(57)【特許請求の範囲】
【請求項１】
絶縁ゲート形半導体素子であって、第１伝導形キャリアおよび第２伝導形キャリアの流路側面に電気的絶縁膜を伴ったゲート電極を設け、ゲート電圧によって、エミッタ電極、第１伝導形エミッタ領域、前記電気的絶縁膜上の第２伝導形ベース領域、第１伝導形ベース領域の経路で前記第１伝導形キャリアが流れ、ゲート電圧によって、コレクタ電極から第２伝導形コレクタ領域、前記第１伝導形ベース領域、前記第２伝導形ベース領域、前記エミッタ電極の経路で流れる電流を制御する絶縁ゲート形半導体素子において、
前記電気的絶縁膜を伴った前記ゲート電極は、その上面が前記第２伝導形ベース領域の下面に接合し、前記コレクタ電極から前記エミッタ電極に向けて、前記コレクタ電極の主面に垂直方向に流れる電流路を、前記主面に平行な面の中央部において狭めるように、水平方向に一定の厚さを有して、前記絶縁ゲート形半導体素子の周辺部から伸長して形成され、
前記エミッタ電極は、狭められた前記電流路の上部を含み、前記第１伝導形エミッタ領域、前記２伝導形ベース領域の上面の全面に接合され、
前記コレクタ電極は、前記第２伝導形コレクタ領域の下面の全面に形成され、
前記第２伝導形ベース領域と前記エミッタ電極との接合面において、前記第２伝導形ベース領域は、その中央部側が厚く前記第１伝導形エミッタ領域側が薄くなる段差を有し、
前記第１伝導形エミッタ領域は、前記エミッタ電極と対面する前記ゲート電極の前記電気的絶縁膜上であって、前記電気的絶縁膜上に反転層が形成される位置において、前記エミッタ電極と前記第２伝導形ベース領域に接合して形成されているとともに、
前記第１伝導形エミッタ領域の厚さは、前記段差により、前記第２伝導形ベース領域の中央部における厚さよりも薄いことを特徴とする絶縁ゲート形半導体素子。
【請求項２】
前記第１伝導形ベース領域の前記第２伝導形ベース領域との接合付近に、前記コレクタ領域から注入された前記第２伝導形キャリアの前記第２伝導形ベース領域へ至る前記電流路を狭くするよう電気的絶縁領域を形成したことを特徴とする請求項１に記載の絶縁ゲート形半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート電極に電圧を与える事によって他の両極間を流れる電流を制御する半導体素子に関する。特に、高ラッチアップ耐量化および低オン電圧化を目的とした絶縁ゲート形半導体素子の構造に関する。
【０００２】
【従来の技術】
絶縁ゲート形トランジスタは、ゲート電圧による電界効果によって、半導体の電気伝導度を変化させ、ゲート領域の両端に設けられた他の領域間を流れる電流を制御するものである。例えば、電力用としてはＩＧＢＴ（Ｉnsulated Gate Bipolar Transistor）が知られている。ＩＧＢＴは、十数ボルトの制御電圧で数十アンペアの電流を制御するものである。しかしながら、大電流を流すと内部構造上、後述する寄生トランジスタが作動しラッチアップ状態となる。そのため、従来から高ラッチアップ耐量と低オン電圧が要求されている。例えば、高ラッチ耐量化および低オン電圧化を考慮した半導体素子としては、縦形ＩＧＢＴがある。また、ほぼ同等の構造を持ちトレンチ構造のゲート電極を特徴とした半導体装置（特開平１−１９８０７６）がある。
【０００３】
従来の縦型ＩＧＢＴの構造を図１４に示す。その等価回路は図３と同一である。縦型ＩＧＢＴは、ｐ+ 形不純物がドープされたシリコン基板をコレクタ領域７０とし、その上にエピタキシャル成長技術、リソグラフィ技術、イオン注入技術、拡散技術、エッチング技術等の所謂プレーナー技術によって順次形成された、ｎ+ 形バッファ領域７１、ｎ- 形ベース領域７２、ｐ形ベース領域７３、ｎ+ 形エミッタ領域７４、ｐ+ 形エミッタ領域８０、絶縁ゲート膜７６およびＣＶＤ（Chemical Vapor Deposition ）等によって形成されたゲート電極７５、エミッタ電極７７、コレクタ電極７８から構成される。尚、ｎ形バッファ領域７１は形成しなくてもよい場合もある。
【０００４】
図１４と図３を参照すれば、この素子においてはｎ+ 形エミッタ領域７４，ｐ形ベース領域７３，ｎ- 形ベース領域７２で電界効果形トランジスタ（Ｔｒ１）が形成され、ｐ形ベース領域７３，ｎ- 形ベース領域７２，ｐ+ 形コレクタ領域７０でバイポーラトランジスタ（Ｔｒ２）が形成される。
Ｔｒ１を制御することによって、Ｔｒ２に流れる電流を制御する構造であるが、ｎ+ 形エミッタ領域７４，ｐ形ベース領域７３，ｎ- 形ベース領域７２とで形成されるバイポーラトタンジスタ（Ｔｒ３）が寄生する構造ともなっている。
【０００５】
エミッタ電極７７を接地とし、コレクタ電極７８に例えば数百Ｖの正電圧を、ゲート電極７５に数Ｖ〜十数Ｖの正電圧を印可すると、まず図３に示す電界効果形トランジスタ（Ｔｒ１）がＯＮし、ｎ- 形ベース領域７２に電子が流れ込む。  これにより、ｐ+ 形コレクタ領域からｎ- 形ベース領域７２へホールが注入され、高比抵抗のｎ- 形ベース領域７２の電子濃度とホール濃度を等しく増大させる伝導度変調効果が発生する。
ＩＧＢＴは、この伝導度変調効果により、オン電圧の低減を可能とした素子である。そのスイッチング速度は、パワートランジスタより１桁早く、その電流容量は、ＭＯＳトランジスタより１桁〜２桁大きいことを特徴とする。そして、そのスイッチング速度が速いことから、近年ますますその電流の大容量化が求められている。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＩＧＢＴには上述したように、ｎ+ エミッタ領域７４，ｐ形ベース領域７３，ｎ- 形ベース領域７２からなるｎｐｎ形寄生トランジスタＴｒ３が存在する。Ｔｒ２に大電流を流すと、即ちｎ- 形ベース領域７２からｐ+ エミッタ領域８０に大電流を流すと、ｐ+ エミッタ領域８０に抵抗Ｒｐがあるため、エミッタ電極７７とｐ形ベース領域７３にΔＶ（＝Ｉ・Ｒｐ）の電位差が発生することになる。このΔＶが閾値電圧（約０．７Ｖ）を越えるとＴｒ３がＯＮ状態となる。すなわち、図３で示すＴｒ２とＴｒ３からなる寄生サイリスタがＯＮ状態となり常時電流が流れ、ゲート電圧では、このＩＧＢＴを制御できなくなるという問題があった（ラッチアップ状態）。
【０００７】
そこで従来例では、不純物濃度をさらに高くしたｐ＋エミッタ領域８０を設けて抵抗値Ｒｐを下げたり、場合によってはｐ+ エミッタ領域８０を取り除き、代わりにトレンチ構造の電極とし（例えば、特開平１−１９８０７６）、直接ｐ形ベース領域７３に電極を接合させて、ラッチアップを回避する工夫がなされていた。
しかしながら、従来例のようにｐ形ベース領域７３とｎ+ エミッタ領域７４によるｐｎ接合面にホール電流が注入されやすい構造をとっている以上、より大きい電流が流れるとｐ形ベース領域７３の電位が上昇して以前と同様に寄生サイリスタがＯＮ状態となり、さらなる高ラッチアップ耐量化は実現されるものではなかった。
【０００８】
また、ゲート電極７５間を狭めれば、ｐ+ 形コレクタ領域７０から注入されたホールをｎ- 形ベース領域７２に蓄積して伝導度変調効果を向上させ、その結果オン電圧を低減させることができる。しかしながら、上記ｎ+ エミッタ領域７４，ｐ形ベース領域７３、ｐ+ エミッタ領域８０を上記ゲート電極間に形成する従来の構成では、その狭間隙化にも限界がある。即ち、低オン電圧化にも限界があった。
【０００９】
本発明は、上記の課題を解決するためになされたものでありその目的は、絶縁ゲート形半導体素子とくにＩＧＢＴにおいて、ｎ+ エミッタ領域とゲート電極およびｐ形ベース領域の位置関係によって、およびｎ+ エミッタ領域とｐ形ベース領域の接合形状によって、ホール電流の流れ方を抑制して高ラッチアップ耐量、低オン電圧および高耐圧に優れた絶縁ゲート形半導体素子を提供することである。
【００１０】
【課題を解決するための手段】
この目的を達成するために、請求項１に記載の絶縁ゲート形半導体素子は、絶縁ゲート形半導体素子であって、第１伝導形キャリアおよび第２伝導形キャリアの流路側面に電気的絶縁膜を伴ったゲート電極を設け、ゲート電圧によって、エミッタ電極、第１伝導形エミッタ領域、電気的絶縁膜上の第２伝導形ベース領域、第１伝導形ベース領域の経路で第１伝導形キャリアが流れ、ゲート電圧によって、コレクタ電極から第２伝導形コレクタ領域、第１伝導形ベース領域、第２伝導形ベース領域、エミッタ電極の経路で流れる電流を制御する絶縁ゲート形半導体素子において、電気的絶縁膜を伴ったゲート電極は、その上面が第２伝導形ベース領域の下面に接合し、コレクタ電極からエミッタ電極に向けて、コレクタ電極の主面に垂直方向に流れる電流路を、主面に平行な面の中央部において狭めるように、水平方向に一定の厚さを有して、絶縁ゲート形半導体素子の周辺部から伸長して形成され、エミッタ電極は、狭められた電流路の上部を含み、第１伝導形エミッタ領域、２伝導形ベース領域の上面の全面に接合され、コレクタ電極は、第２伝導形コレクタ領域の下面の全面に形成され、第２伝導形ベース領域とエミッタ電極との接合面において、第２伝導形ベース領域は、その中央部側が厚く第１伝導形エミッタ領域側が薄くなる段差を有し、第１伝導形エミッタ領域は、エミッタ電極と対面するゲート電極の電気的絶縁膜上であって、電気的絶縁膜上に反転層が形成される位置において、エミッタ電極と第２伝導形ベース領域に接合して形成されているとともに、第１伝導形エミッタ領域の厚さは、段差により、第２伝導形ベース領域の中央部における厚さよりも薄いことを特徴とする。
【００１１】
【００１２】
また、請求項２に記載の絶縁ゲート形半導体素子は、第１伝導形ベース領域の第２伝導形ベース領域との接合付近に、コレクタ領域から注入された第２伝導形キャリアの第２伝導形ベース領域へ至る電流路を狭くするよう電気的絶縁領域を形成したことを特徴とする。
【００１３】
【作用および発明の効果】
請求項１に記載の絶縁ゲート形半導体素子は、電気的絶縁膜を伴ったゲート電極が、エミッタ電極に近い領域において第１伝導形キャリアおよび第２伝導形キャリアの流路を狭めるように所定の形状で所定の深さに形成されている。
そして、第２伝導形コレクタ領域から第１伝導形ベース領域へ注入された第２伝導形キャリアが第２伝導形ベース領域への拡散時に、第１伝導形エミッタ領域への到達が困難となり、エミッタ電極への到達が容易になるように、第１伝導形エミッタ領域をエミッタ電極と対面するゲート電極の電気的絶縁膜上にエミッタ電極と第２伝導形ベース領域に接合して形成されている。
また、その第１伝導形エミッタ領域の電流方向への厚さが第２伝導形ベース領域の厚さ以下に設定されている。
【００１４】
上記ゲート電極に電圧を印可すると、まず第１伝導形エミッタ領域、第２伝導形ベース領域、第１伝導形ベース領域から構成される電界効果形トランジスタがＯＮされ、第１伝導形エミッタ領域から第１伝導形キャリヤが第２伝導形ベース領域に注入される。それに伴って、上記第２伝導形コレクタ領域から第１伝導形ベース領域に第２伝導形キャリアが注入され、この第１伝導形ベース領域内に拡散する。拡散した第２伝導形キャリアは電気的絶縁膜を伴った上記ゲート電極によって狭められた流路を通過し、拡散の位置および方向が制限される。
【００１５】
一方、第１伝導形エミッタ領域、第２伝導形ベース領域および第１伝導形ベース領域は寄生トランジスタを構成する。この寄生トランジスタのエミッタともなる第１伝導形エミッタ領域は、この拡散流から離れた箇所、すなわちエミッタ電極側と対面するゲート電極の電気的絶縁膜上に形成されている。
従って、この制限を受けた少数キャリヤは、第１伝導形エミッタ領域にはほとんど流れず、大多数は直接エミッタ電極へ流入する。即ち、寄生トランジスタのベースである第２伝導形ベース領域の電位は上昇することはない。即ち、所定の最大電流値内では寄生トランジスタはＯＮすることはない。よって、高ラッチアップ化が実現される。
【００１６】
さらにこの時、第１伝導形エミッタ領域の電流方向への厚さは上記第２伝導形ベース領域の厚さ以下に設定するのが望ましい。第１伝導形エミッタ領域の電流方向への厚さを薄くすればその抵抗成分も小さくなり、第１伝導形キャリアによる第２伝導形ベース領域の電位上昇が抑制される。よって、より大電流化が可能となる。換言すれば、オン電圧をより低減することができる。
【００１７】
また、電気的絶縁膜を伴ったゲート電極により流路を狭められることにより、第１伝導形ベース領域におけるこの流路内の第２伝導形キャリアの密度が高まるので、第１伝導形ベース領域内のエミッタ電極に近い領域の伝導度変調効果も高まり、実質的にオン電圧を低減することができる。
【００１８】
また、第２伝導形ベース領域がその端部において段差形状に形成され第１伝導形エミッタ領域と等しい厚さで接合されている。
第１伝導形ベース領域から第２伝導形ベース領域に拡散した第２伝導形キャリアは、大部分はエミッタ電極に向かうが一部は、第１伝導形エミッタ領域に向かう。
この時、第２伝導形ベース領域の厚さは一様ではなく、その端部において段差形状に形成されている。即ち、エミッタ電極が第２伝導形キャリアの経路を狭めるように形成されている。従って、第１伝導形エミッタ領域に向かう上記キャリアは途中でそのエミッタ電極に吸収される。換言すれば、第２伝導形ベース領域と第１伝導形エミッタ領域間の抵抗が低減される。即ち、第２伝導形キャリアによる第２伝導形ベース領域の電位上昇が抑制される。よって、同上の理由によりラッチアップ耐量が向上せられ、さらに大電流化が可能となる。
また、第２伝導形ベース領域を厚くすることができるので、高耐圧とすることができる。これにより、高耐圧で高ラッチアップ耐量を実現する絶縁ゲート形半導体素子となる。
【００１９】
また、請求項２に記載の絶縁ゲート形半導体素子は、第１伝導形ベース領域の第２伝導形ベース領域との接合付近に、コレクタ領域から注入された第２伝導形キャリアが第２伝導形ベース領域へ至る電流路を狭くする電気的絶縁領域を形成している。
電気的絶縁領域が、ゲート電極によって狭められた第１伝導形ベース領域の第２伝導形キャリアの流路内に形成されているので、コレクタ領域から注入された少数キャリアである第２伝導形キャリアは第１伝導形ベース領域である高抵抗ベース領域内に蓄積され、その濃度が向上する。エミッタ領域に近い領域の高抵抗ベース領域内において、少数キャリアの濃度が向上する結果、伝導度変調度が高くなり、結果的にオン電圧が低下される。
従って、請求項１記載の絶縁ゲート形半導体素子と同様、ラッチアップ耐量の高度化が保持されるとともに、さらなる低オン電圧化が実現できる。
尚、上記の説明において、第１伝導形をｎ形とすれば第１伝導形キャリアは電子、第２伝導形はｐ形、第２伝導形キャリアはホールである。逆に、第１伝導形をｐ形とすれば、第１伝導形キャリアはホール、第２伝導形はｎ形、第２伝導形キャリアは電子である。
【００２０】
【発明の実施の形態】
以下、本発明を具体的な実施例に基づいて説明する。尚、本発明は下記実施例に限定されるものではない。
第１実施例
以下の説明では、第１伝導形はｎ形、第１伝導形キャリアは電子、第２伝導形はｐ形、第２伝導形キャリアはホールである。
図１に、本発明によるＩＧＢＴの第１実施例を示す。図は、セル構造を示す断面図である。本実施例の絶縁ゲート形半導体素子は、ｐ+ 形コレクタ領域１０の上にｎ+ 形バッファ領域１１を、そのｎ+ 形バッファ領域１１の上に高抵抗領域であるｎ- ベース領域１２を有している。また、そのセルピッチｗは、約４μｍである。
【００２１】
更に、ｎ- ベース領域１２の上部両側面には電気的絶縁膜１４ａ，１４ｂを伴ったゲート電極１３ａ，１３ｂを有し、両電極はキャリアの流路を狭めるようにｎ- ベース領域１２中に電極間距離Ｌを伴って形成されている。
また、電気的絶縁膜１４ａ、１４ｂの一部とｎ- 形ベース領域１２上に密着してｐ形ベース領域１６を有し、その両側の電気的絶縁膜１４ａ，１４ｂ上にｎ＋形エミッタ領域１５ａ、１５ｂを有している。この時、ｐ形ベース領域１６の端部は、段差を有してｎ＋形エミッタ領域１５ａ、１５ｂに接合されている。
さらに、そのｎ+ 形エミッタ領域１５ａ、１５ｂおよび隣接したｐ形ベース領域１６上にはエミッタ電極１８が、ｐ+ コレクタ領域１０にはコレクタ電極１９が形成されている。本実施例の絶縁ゲート形半導体素子は、このような構造となっている。
【００２２】
図２に上記絶縁ゲート形半導体素子の製造方法を示す。上記構造は、リソグラフィ技術、固相エピタキシャル技術を中心としたプレーナー技術によって作製される。本実施例では、以下の（ａ）〜（ｄ）の４工程に分けられる。尚、図２は製造工程の主要部分を示したものであり、図示されない箇所は図１と同様である。
工程（ａ）では、先ず図１に示すｐ+ シリコン基板のｐ+ コレクタ領域１０上に、例えば厚さ15μｍのn + エピタキシャル層１１を形成する。次に、このn + エピタキシャル層１１上に例えば厚さ60μｍのn - エピタキシャル層を形成し、ｎ- 形ベース領域１２を形成する（図２）。この時のｎ- 形ベース領域１２の不純物濃度は１×１０14  ／ｃｍ3 である。
次いで、この状態で熱処理をする。これにより、ｎ- 形ベース領域１２の表面に例えば厚さ１００ｎｍのシリコン酸化膜が形成される。シリコン酸化膜は後述する電気的絶縁膜１４ｂの一部となる。
その後、厚さ例えば２００ｎｍのリンドープの多結晶Si，及び１００ｎｍのシリコン酸化膜を順次堆積させ、パターニング技術およびエッチング技術により中央部を削除する。これにより、上下が電気的絶縁膜１４ａ，１４ｂに挟まれたゲート電極１３ａ、１３ｂが形成される（図２(a) ) 。
【００２３】
次に、工程（ｂ）ではこの基板上にシリコン酸化膜等を５０〜２００ｎｍ堆積させる。次いで、ＲＩＥ(Reactive lon Etching)によりゲート電極１３ａ，１３ｂの側壁にシリコン酸化膜を形成し、電気的絶縁膜としてのサイドウォール１４ｃを形成する( 図２(b) ) 。
次いで、工程（ｃ）に移る。尚、電気的絶縁膜１４ａ、１４ｂ、１４ｃの厚さは、共に約約０．１μｍである。
【００２４】
工程（ｃ）では、この後、例えば厚さ１μｍのアモルファスＳｉをＣＶＤ等により形成し、ＳＰＥ(Solid Phase Epitaxy) 技術等により単結晶Si層１６Ａを形成する。その後、この単結晶Si層１６Ａを例えばＲＩＥにより厚さ0 ．5 μｍまで薄くする( 図２(c) ) 。次いで、工程（ｄ）に移る。
【００２５】
工程（ｄ）では、レジストパターン技術とイオン注入技術等により、中央部に例えばボロンをイオン注入しｐベース領域１６を形成する。さらに、両側端部に例えばリンをイオン注入してｎ+ エミッタ領域１５ａ、１５ｂを形成する。そして、熱拡散等により所望の不純物プロファイルが得られるようにする。
その後、上述のＲＩＥ技術等によりｎ+ 形エミッタ領域１５ａ、１５ｂ領域を所定の厚さ、例えば厚さ約０．３μｍまでエッチングする。この時の、ｎ+ 形エミッタ領域１５ａ、１５ｂの不純物表面濃度は１×１０20／ｃｍ3 である。このようにして絶縁ゲート形半導体素子の基本構造を作製する。( 図２(d) ) 。
尚、工程（ｄ）のエッチングは、ｐ形ベース領域１６とｎ+ 形エミッタ領域１５ａ，１５ｂの境界に跨って行ってもよい。詳細は後述するが、このような構造にすれば高耐圧化と、高ラッチアップ耐量化が実現される。
尚、このエッチングは上記ｐベース領域１６及びｎ+ エミッタ領域１５ａ、１５ｂの形成前に行なっても良い。以上が、本実施例の絶縁ゲート形半導体素子の製造方法である。
【００２６】
次に、図１，図３を用いて上記絶縁ゲート形半導体素子の動作を説明する。図３は、上記構成の絶縁ゲート形半導体素子の等価回路である。本素子は、耐圧６００Ｖ、カットオフ電圧４Ｖに設計されている。エミッタ電極１８を接地とし、コレクタ電極１９に例えば数百Ｖの正電圧を、ゲート電極１３ａ，１３ｂにカットオフ電圧よりも十分に高い数Ｖ〜十数Ｖの正電圧を印可する。この時、まずｐ形ベース領域１６と電気的絶縁膜１４ａ，１４ｂの境界面に、電界効果により反転層１７ａ、１７ｂができる（図１）。電子はその反転層１７ａ、１７ｂを通してそれぞれｎ+ エミッタ領域１５ａ，１５ｂからｎ- 形ベース領域１２へ流れ込み（即ち図３に示す等価回路のＴｒ１がＯＮし）、強い電界によってコレクタ領域１０の方向へ拡散される。
【００２７】
一方、電子の拡散が十分進むと、ｎ- 形ベース領域１２の電位が低下する。ｎ- 形ベース領域１２の電位が低下すると、ｐｎ接合が順方向にバイアスされるため、ｐ+ 形のコレクタ領域１０からホールがｎ- 形ベース領域１２に注入される。注入されたホールは、ｎ- 形ベース領域１２をエミッタ電極１８の方向へ拡散され、ゲート電極１３ａ，１３ｂで狭められたキャリア蓄積領域１２Ａに集められる。その結果、その領域においてキャリア濃度が高くなり、伝導度変調によりｎ- 形ベース領域１２の抵抗値を下げることになる。これにより、大電流がエミッタ領域１５ａ、１５ｂに流れ込み、またｎ- 形ベース領域１２のホールも大電流としてｐ形ベース領域１６に流れ込む。即ち、Ｔｒ２がＯＮ状態となる。
【００２８】
この際、通常、ｐ形ベース領域１６には、エミッタ電極１８方向への抵抗Ｒｐが存在する。キャリアの通過経路は、直接エミッタ電極１８に向かう経路とｎ+ 形エミッタ領域１５ａ，１５ｂを経由する経路の２経路がある。即ち、上記抵抗Ｒｐはこの２経路の抵抗値の合成抵抗である。
これにより、大電流が流れるとｐ形ベース領域１６の電位が上昇し、ｎ+ 形エミッタ領域１５ａ，１５ｂ、ｐ形ベース領域１６、およびｎ- 形ベース領域１２からなる寄生Ｔｒ３がＯＮ状態となる。即ち、Ｔｒ１からは制御できず電流が流れ続けるラッチアップ状態となる。
【００２９】
大電流を確保しつつ、この電位差を発生させないようにするためには、このＲｐをできる限り小さくする必要がある。そこで、本発明では、抵抗値Ｒｐを極力小さくするため、ｐ形ベース領域１６とエミッタ電極１８との接合面積を従来の縦型ゲート構造に比較して３倍以上とする構造とした。抵抗値は、面積に逆比例するので従来よりＲｐが低減され、ラッチアップが発生し難くなる。即ち、ラッチアップ耐量が向上される。
【００３０】
また、ｐ形べース領域１６の厚さを耐圧限界まで薄く（約０．５μｍ）している。抵抗値は、抵抗長さに比例するので、ｐ形べース領域１６の厚さを耐圧限界まで薄くすると従来よりＲｐが低減される。
また、ｎ+ 形エミッタ領域１５ａ，１５ｂを電気的絶縁膜１４ａ、１４ｂ上の両端に設け、キャリア流路より遠ざける構造をとっている。ホールの一部はｎ+ 形エミッタ領域１５ａ，１５ｂに流れるが、その厚さは０．３μｍと加工限界に近い薄さで構成されている。よって、それによる抵抗成分は限界まで低減されることになる。よって、高耐圧性能を保持するとともに、ラッチアップ耐量をより向上させることができる。
【００３１】
さらに、ｐ形べース領域１６はその端部で段差構造を有し、０．３μｍの厚さでｎ+ 形エミッタ領域１５ａ，１５ｂと接合している。従って、ｎ+ 形エミッタ領域１５ａ，１５ｂに向かうホールの一部は、この段差部で吸収される。即ち、ｐ形べース領域１６の電位上昇が抑えられる。即ち、この構造によってもラッチアップ耐量が向上される。
【００３２】
この結果、コレクタ電流密度２００Ａ／ｃｍ2 、フォールタイム３００nsecで、ラッチアップ耐量が従来と比較して１０％以上向上させることができた。
尚、上記例ではＲＩＥによりｐ形べース領域１６を段差形状にしてｎ+ 形エミッタ領域１５ａ，１５ｂと接合したが、図４に示すようにその接合部分をテーパ形状としてもよい。このテーパ形状は、ＬＯＣＯＳ酸化およびその酸化膜除去によって形成できる。この場合は、エミッタ電極１８の埋め込み不良が低減されるいう効果がある。
【００３３】
また、本実施例における絶縁ゲート形半導体素子の構成は、よりオン電圧を低減することができる。それは、上記ｎ+ 形エミッタ領域１５ａ，１５ｂの構成と並んで電極間距離Ｌ（キャリア蓄積領域１２Ａ）も加工限界まで狭くすることができるからである。
キャリア蓄積領域１２Ａを狭めると、ホールの蓄積が十分に行われる。即ち、伝導度変調がより十分に行われ、素子のオン電圧が大幅に低減される。電極間距離Ｌとオン電圧の関係を図５に示す。横軸が電極間距離Ｌであり、縦軸がオン電圧である。
図５から分かるように、電極間距離Ｌが約０．２μｍの時、オン電圧は１．１５Ｖとなる。これにより、従来より２０％近くオン電圧が低減された。
従って、上述の様に絶縁ゲート形半導体素子を構成すれば、高耐圧、高ラッチアップ耐量、低オン電圧が同時に実現される優れた半導体素子となる。
【００３４】
第２実施例
図６に本発明の絶縁ゲート形半導体素子の第２実施例を示す。図は、構成断面図である。本実施例の特徴は、第１実施例の複数のゲート電極１３ａ、１３ｂによって狭められたｎ- 形ベース領域１２のキャリア流路内１２Ａに、電気的絶縁物２０を埋設して、キャリア流路を狭めたことである。このような構造にすると、ｐ+ コレクタ領域１０から拡散されたホールが、さらに狭められた流路に蓄積されるため、伝導度変調効果がさらに高まる。従って、第１実施例よりオン電圧を低減することができる。尚、この場合もｐ形べース領域１６とｎ+ 形エミッタ領域１５ａ，１５ｂとの接合部はテーパ形状であってもよい。上記接合形状に係わらず、電気的絶縁物２０をキャリア流路中に埋設にすれば、オン電圧を低減することができる。
【００３５】
第３実施例
図７に、本発明の絶縁ゲート形半導体素子の第３実施例を示す。図は、構成断面図である。本実施例は、第１実施例の複数のゲート電極１３ａ、１３ｂを図の様な楔形状に形成し、エミッタ領域１５ａ，１５ｂをそれぞれ電気的絶縁膜１４ａ、１４ｂ上の両端部に形成したことが特徴である。このような構成にしても、エミッタ領域１５ａ，１５ｂはホールの流路から離れた箇所に位置されるので、Ｒｐを低減することができる。また、ｐベース領域を厚く設定することができるので、高ラッチアップ耐量化とともに高耐圧化が実現される。
また、第１実施例と同様、狭められたキャリア蓄積領域１２Ａに少数キャリアのホールが蓄積されるため、伝導度変調効果が高まりオン電圧を低減することができる。
絶縁ゲート形半導体素子に特に高耐圧を要求する場合は、このような構成が有効である。
【００３６】
第４実施例
図８に、本発明の絶縁ゲート形半導体素子の第４実施例を示す。図は、構成断面図である。本実施例の特徴は、図のように、第１実施例のｐ形ベース領域１６をゲート電極１３ａ、１３ｂによって狭められたキャリア蓄積領域１２Ａまで拡張し、作動時には流路側の電気的絶縁膜１４ａ、１４ｂ上に反転層１７ａ，１７ｂを形成させるようにしたことである。また、ｎ+ 形エミッタ領域１５ａ、１５ｂは同様にエミッタ電極１８側の電気的絶縁膜１４ａ、１４ｂ上に形成されている。
このような構成にしても、ｐベース領域１６のｎ+ エミッタ領域１５ａ、１５ｂと接している部分の厚さを加工限界まで薄くできることから、Ｒｐを小さくすることができる。よって、同様に高ラッチアップ耐量が得られる。
また実施例１と同様、狭められたキャリア蓄積領域１２Ａに少数キャリアのホールが蓄積される。よって、オン電圧の低減効果は第１実施例と同等である。
【００３７】
第５実施例
図９に、本発明の絶縁ゲート形半導体素子の第５実施例を示す。図は、構成断面図である。本実施例の特徴は、図示するように、第１実施例のｎ+ バッファ領域１１を取り除き、ｐ+ コレクタ領域１０の代わりに、ｎ+ 形ドレイン領域５０を形成し、ｎ- 形ベース領域１２をｎ- 形ドレイン領域５１とし、エミッタ電極１８をソース電極１８０に、コレクタ電極１９をドレイン電極１９０とし、素子全体を電界効果トランジスタ（ＭＯＳＦＥＴ）としたものである。
【００３８】
ＭＯＳＦＥＴでは、インダクタンス負荷の駆動において、寄生バイポーラトランジスタの動作に伴って発生するアバランシェ破壊が大きな問題であり、これに対する耐量を向上させることが非常に重要である。このアバランシェ耐量向上のための一手法として、ｎ+ 形ソース領域５５ａ、５５ｂとｐ形ベース領域５６とｎ- 形ドレイン領域５１とで構成される寄生のバイポーラｎｐｎトランジスタをオンさせ難くする方法が上げられる。
本実施例のＭＯＳＦＥＴでは、第１実施例のように、ｐ形ベース領域５６の抵抗Ｒｐを非常に小さくできることから、従来に比べて寄生のバイポーラｎｐｎトランジスタがオンし難く、素子破壊を防止することができる。
よって、従来のＭＯＳＦＥＴに比べて高アバランシェ耐量、かつ低オン電圧化が実現できる。同様に、図６、図７、図８に示した実施例をソース、ゲート、チャネル構造のＭＯＳＦＥＴとしてもよい。
尚、この場合もｐ形べース領域５６はその端部において、テーパ形状でｎ+ 形エミッタ領域５５ａ，５５ｂと接合してもよい。上記接合形状に係わらず、高アバランシェ耐量、かつ低オン電圧化が実現できる。
【００３９】
変形例
また、本発明は、その他いろいろな変形が可能である。例えば、第１実施例においては、ｐ+ コレクタ領域１０の上部にｎ+ バッファ領域１１を設けたが、これを取り除いて図１０に示す様な絶縁ゲート形半導体素子に対しても本構成は同等の作用をし、高耐圧化、高ラッチアップ大量化、低オン電圧化を実現することができる。ｎ+ バッファ領域１１を取り除いた第２実施例〜第４実施例の絶縁ゲート形半導体素子に対しても同様の効果がある。
【００４０】
また、第１実施例、第２実施例、第５実施例においては、高耐圧化と高ラッチアップ耐量化を図るため、ｐ形ベース領域の端部を段差形状あるいはテーパー形状としｎ+ エミッタ領域と接合させた。しかしながら、高耐圧化が要求されない場合は、図１１，図１２，図１３に示すようにｐ形ベース領域１６（或いは５６）の厚さをｎ+ エミッタ領域１５ａ、１５ｂ（或いは５５ａ、５５ｂ）と同等の厚さとしてもよい。この場合、ＲＩＥによるエッチング工程が簡略化され、低コスト化される。
【００４１】
また、実施例１乃至実施例５までは、複数のゲート電極と複数のエミッタ領域を形成し左右対称の構造としたが、大電流を得る必要がない場合、片側だけの構造としてもよい。
【００４２】
また、本実施例では、ｎ形電界効果トランジスタＴｒ１およびｐｎｐ形バイポーラトランジスタＴｒ２からなるＩＧＢＴおよびＭＯＳＦＥＴを例にとって説明したが、これらの極性を逆にし、ｐ形電界効果トランジスタＴｒ１およびｎｐｎ形バイポーラトランジスタＴｒ２からなるＩＧＢＴおよびＭＯＳＦＥＴとしてもよい。
【００４３】
さらに、本実施例では、縦型のＩＧＢＴについて説明したが、本発明の主張する特徴的な動作原理が同じであれば、縦型に限定するものではなく、横形ＩＧＢＴなど、その他様々な形態を持つ絶縁ゲート形半導体素子に適用することができる。
【図面の簡単な説明】
【図１】  本発明の第１実施例に係る絶縁ゲート形半導体素子の構成断面図。
【図２】  本発明の第１実施例に係る絶縁ゲート形半導体素子の製造工程図。
【図３】  本発明の第１実施例に係る絶縁ゲート形半導体素子の等価回路図。
【図４】  第１実施例に係る絶縁ゲート形半導体素子の変形例を示す構成断面図。
【図５】  第１実施例の絶縁ゲート形半導体素子における、電極間距離とオン電圧の関係を表す特性図。
【図６】  本発明の第２実施例に係る絶縁ゲート形半導体素子の構成断面図。
【図７】  本発明の第３実施例に係る絶縁ゲート形半導体素子の構成断面図。
【図８】  本発明の第４実施例に係る絶縁ゲート形半導体素子の構成断面図。
【図９】  本発明の第５実施例に係る絶縁ゲート形半導体素子の構成断面図。
【図１０】  第１実施例の変形例に係わり、ｎ+ バッファ層を除いた絶縁ゲート形半導体素子の構成断面図。
【図１１】  第１実施例の変形例に係わり、ｐベース領域とｎ+ エミッタ領域の厚さを等しくした絶縁ゲート形半導体素子の構成断面図。
【図１２】  第２実施例の変形例に係わり、ｐベース領域とｎ+ エミッタ領域の厚さを等しくした絶縁ゲート形半導体素子の構成断面図。
【図１３】  第５実施例の変形例に係わり、ｐベース領域とｎ+ エミッタ領域の厚さを等しくした絶縁ゲート形半導体素子の構成断面図。
【図１４】従来の絶縁ゲート形半導体素子の構成断面図。
【符号の説明】
１０    ｐ+ 形コレクタ領域
１１    ｎ+ 形バッファ領域
１２    ｎ- 形ベース領域
１２Ａ  キャリア蓄積領域
１３ａ  ゲート電極
１３ｂ  ゲート電極
１４ａ  電気的絶縁膜
１４ｂ  電気的絶縁膜
１５ａ  ｎ+ エミッタ領域
１５ｂ  ｎ+ エミッタ領域
１６    ｐ形ベース領域
１７ａ  反転層
１７ｂ  反転層
１８    エミッタ電極
１９    コレクタ電極
２０    電気的絶縁物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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