(57)【特許請求の範囲】
【請求項１】
複数の入力にそれぞれ固定の乗数を乗算し、すべての各乗算出力を加算する演算器であって、
各々が乗算における部分積生成に相当する機能を達成する複数のエンコーダ部よりなり、その複数の入力の各々が該各エンコーダ部の入力であり、各々が該各エンコーダ部の多ビット出力である複数の出力を有する多入力エンコーダと、
各々が前記各エンコーダ部の多ビット出力である、前記多入力エンコーダの複数の出力、および定数を、加算する多入力加算回路とを備えた、
ことを特徴とする多入力符号化加算器。
【請求項２】
複数の入力にそれぞれ固定の乗数を乗算し、すべての各乗算出力を加算する演算器であって、
各々が乗算における部分積生成に相当する機能を達成する複数のエンコーダ部よりなり、その複数の入力の各々が該各エンコーダ部の入力であり、各々が該各エンコーダ部の多ビット出力である複数の出力を有する多入力エンコーダと、
各々が前記各エンコーダ部の多ビット出力である、前記多入力エンコーダの複数の出力を、加算する多入力加算回路とを備え、
前記多入力エンコーダを構成する各エンコーダ部は、前記固定の乗数のビットパターンを複数ビット毎に区切って得られる複数の係数パターンのそれぞれに応じた部分積をそれぞれ生成する複数のエンコーダユニットを含み、
前記複数のエンコーダユニットの少なくとも１つは、
入力信号の各ビットを反転するインバータと、
前記インバータの出力に定数を加算する加算回路と、
前記入力信号と、前記加算回路の出力信号とのいずれかを、前記係数パターンに応じて選択し出力する選択回路と、
前記選択回路の出力信号の、ビットのシフトを行うビットシフト回路と、からなる、
ことを特徴とする多入力符号化加算器。
【請求項３】
複数の入力にそれぞれ固定の乗数を乗算し、すべての各乗算出力を加算し出力する演算器であって、
各々が乗算における部分積生成に相当する機能を達成する複数のエンコーダ部よりなり、その複数の入力の各々が該各エンコーダ部の入力であり、各々が該各エンコーダ部の多ビット出力である複数の出力を有する多入力エンコーダと、
前記多入力エンコーダを構成する各エンコーダ部の多ビット出力を入力とし、該各入力の桁位置の調整を行う桁位置調整回路とを備えた、
ことを特徴とする多入力符号化加算器。
【請求項４】
請求項３に記載の多入力符号化加算器において、
前記多入力エンコーダを構成する各エンコーダ部は、前記固定の乗数のビットパターンを複数ビット毎に区切って得られる複数の係数パターンのそれぞれに応じた部分積をそれぞれ生成する複数のエンコーダユニットを含み、
前記複数のエンコーダユニットの少なくとも１つは、
入力信号の各ビットを反転するインバータと、
前記インバータの出力に定数を加算する加算回路と、
前記入力信号と、前記加算回路の出力信号とのいずれかを、前記係数パターンに応じて選択し出力する選択回路と、からなる、
ことを特徴とする多入力符号化加算器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多入力符号化加算器に関し、特に、複数の入力にそれぞれ固定乗数を乗算しその乗算した複数の乗算出力を加算する多入力乗算加算器と同等の演算をより小さな回路構成で行なうことのできる多入力符号化加算器に関する。
【背景技術】
【０００２】
入力信号に定数を乗算し、それら複数の出力の総和を求める回路は、さまざまな信号処理や、デジタルフィルタなどで使用され、多くの応用例がある。
【０００３】
上述のような回路は、定数乗算器や、多入力加算器などで構成されており、小型化や、高速化が要求されている。
【０００４】
これまでも、定数乗算器や、多入力加算器の構成については、様々な特許が出願されている（例えば、特許文献１、特許文献２、特許文献３参照。）。
【０００５】
図９は、従来例による多入力乗算加算器の構成を示すものである。図９において、２０ａ、２０ｂ、２０ｃ、…２０ｎは、部分積生成回路、９２は、多入力加算回路、９３ａ、９３ｂ、９３ｃ、…９３ｎは、多入力加算回路９２を構成する２入力加算器ブロックである。図９に示す多入力乗算加算器は、入力信号にそれぞれ固定乗数を乗算し、その乗算した複数の乗算出力を加算する回路である。
【０００６】
入力信号に固定乗数を乗算するには、通常、論理積演算を用い、それぞれの部分積を求める。部分積生成回路２０ａ、２０ｂ、２０ｃ、２０ｎは、それぞれの入力信号と、固定乗数とのビット毎の部分積を生成する。多入力加算回路９２を構成する２入力加算器ブロック９３ａ、９３ｂ、９３ｃ、９３ｎは、それぞれ２入力１出力の加算器を複数個設けて構成されており、これらを複数段用いることで、部分積生成回路２０ａ、２０ｂ、２０ｃ、２０ｎの出力の総和を求める。最終段の２入力加算器ブロック２ｎにおける、２入力１出力の加算器の数は、１個である。
【０００７】
また、図１０に入力数が４つの場合の、多入力乗算加算器の例を示す。図１０に示す回路は通常のＦＩＲフィルタであり、図１０において、２１ａ、２１ｂ、２１ｃ、２１ｄは、乗算回路、５ａ、５ｂ、５ｃは、加算回路である。
【０００８】
乗算回路２１ａ、２１ｂ、２１ｃ、２１ｄは、４つの入力に、それぞれ係数１、係数２、係数３、係数４を乗算し、出力する。加算回路５ａ、５ｂ、５ｃは、２入力１出力の加算器で、乗算回路２１ａ、２１ｂ、２１ｃ、２１ｄの出力の総和を求める。
【特許文献１】特許第３５５８４３６号公報
【特許文献２】特開平５−２３３２２６号公報
【特許文献３】特開平１０−１２４２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の乗数固定の多入力符号化加算器は、入力数が多くなると、部分積生成回路が増え、加算ブロックの段数も増える、という課題があった。ここで、１つの部分積生成回路は、例えば入力がｊビット、係数がｋビットであれば、ｊ×ｋ個のＡＮＤ回路が必要であり、入力が増えるごとに回路規模が非常に大きくなる。
【００１０】
この発明は、前記従来技術における課題を解決するためになされたもので、その回路構成において、回路規模を削減することが可能な、多入力符号化加算器、およびその合成装置、合成プログラム、合成プログラム記録媒体を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本願の請求項１の発明に係る多入力符号化加算器は、複数の入力にそれぞれ固定の乗数を乗算し、すべての各乗算出力を加算する演算器であって、各々が乗算における部分積生成に相当する機能を達成する複数のエンコーダ部よりなり、その複数の入力の各々が該各エンコーダ部の入力であり、各々が該各エンコーダ部の多ビット出力である複数の出力を有する多入力エンコーダと、各々が前記各エンコーダ部の多ビット出力である、前記多入力エンコーダの複数の出力、および定数を、加算する多入力加算回路とを備えた、ことを特徴とするものである。
【００１２】
これにより、部分積生成回路を用いず、小型の多入力エンコーダと、多入力加算器を用いることで、回路規模の削減が可能となり、小型な回路構成で、従来の多入力乗算加算器と同等の演算が可能な演算器を実現できる。
【００１３】
また、本願の請求項２の発明に係る多入力符号化加算器は、複数の入力にそれぞれ固定の乗数を乗算し、すべての各乗算出力を加算する演算器であって、各々が乗算における部分積生成に相当する機能を達成する複数のエンコーダ部よりなり、その複数の入力の各々が該各エンコーダ部の入力であり、各々が該各エンコーダ部の多ビット出力である複数の出力を有する多入力エンコーダと、各々が前記各エンコーダ部の多ビット出力である、前記多入力エンコーダの複数の出力を、加算する多入力加算回路とを備え、前記多入力エンコーダを構成する各エンコーダ部は、前記固定の乗数のビットパターンを複数ビット毎に区切って得られる複数の係数パターンのそれぞれに応じた部分積をそれぞれ生成する複数のエンコーダユニットを含み、前記複数のエンコーダユニットの少なくとも１つは、入力信号の各ビットを反転するインバータと、前記インバータの出力に定数を加算する加算回路と、前記入力信号と、前記加算回路の出力信号とのいずれかを、前記係数パターンに応じて選択し出力する選択回路と、前記選択回路の出力信号の、ビットのシフトを行うビットシフト回路と、からなる、ことを特徴とするものである。
【００１４】
これにより、前記多入力エンコーダを構成する各エンコーダ部の回路規模を削減でき、小型な多入力符号化加算器が得られる。
【００１５】
また、本願の請求項３の発明に係る多入力符号化加算器は、複数の入力にそれぞれ固定の乗数を乗算し、すべての各乗算出力を加算し出力する演算器であって、各々が乗算における部分積生成に相当する機能を達成する複数のエンコーダ部よりなり、その複数の入力の各々が該各エンコーダ部の入力であり、各々が該各エンコーダ部の多ビット出力である複数の出力を有する多入力エンコーダと、前記多入力エンコーダを構成する各エンコーダ部の多ビット出力を入力とし、該各入力の桁位置の調整を行う桁位置調整回路とを備えた、ことを特徴とするものである。
【００１６】
これにより、部分積生成回路を用いず、小型の多入力エンコーダと、多入力加算器を用いることで、回路規模の削減が可能となり、小型な回路構成で、従来の多入力乗算加算器と同等の演算が可能な演算器を実現できる。
【００１７】
また、本願の請求項４の発明に係る多入力符号化加算器は、請求項３に記載の多入力符号化加算器において、前記多入力エンコーダを構成する各エンコーダ部は、前記固定の乗数のビットパターンを複数ビット毎に区切って得られる複数の係数パターンのそれぞれに応じた部分積をそれぞれ生成する複数のエンコーダユニットを含み、前記複数のエンコーダユニットの少なくとも１つは、入力信号の各ビットを反転するインバータと、前記インバータの出力に定数を加算する加算回路と、前記入力信号と、前記加算回路の出力信号とのいずれかを、前記係数パターンに応じて選択し出力する選択回路と、からなる、ことを特徴とするものである。
【００１８】
これにより、前記多入力エンコーダを構成する各エンコーダ部の回路規模を削減でき、小型な多入力符号化加算器が得られる。
【発明の効果】
【００１９】
この発明に係る多入力符号化加算器によれば、回路を構成する際に、部分積生成回路を用いず、小型の多入力エンコーダと多入力加算器を用いるようにしたので、小型な回路構成で従来の多入力乗算加算器と同等の演算を行なうことのできる演算器を実現できる効果がある。
【００２０】
また、この発明に係る多入力符号化加算器の合成装置，合成プログラム，合成プログラム記録媒体によれば、多入力符号化加算器を合成する際に、部分積生成回路を用いず、小型の多入力エンコーダと、多入力加算器とを用いるようにしたので、小型な多入力符号化加算器を合成することが可能な合成装置，合成プログラム，合成プログラム記録媒体を得られる効果がある。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
本発明の実施の形態１による多入力符号化加算器について、図１、図２、図３、図４、図１１、図１２を用いて説明する。
【００２２】
図１は、本発明の実施の形態１による多入力符号化加算器のブロック図である。図１において、１１は、多入力エンコーダ、１２は、多入力加算回路である。
【００２３】
多入力エンコーダ１１は、複数の入力１ａ，１ｂ，１ｃ，…１ｎのそれぞれを、各エンコーダ部１１ａによりエンコードし、それぞれ複数のエンコード信号２ａ，２ｂ，２ｃ，…，２ｎを出力する。
【００２４】
多入力加算回路１２は、多入力エンコーダ１１の各エンコーダ部１１ａの出力よりなる複数の出力２ａ，２ｂ，２ｃ，…，２ｎを入力とし、それらの総和を求める。多入力加算回路１２は、図９に示す従来の多入力乗算加算器の多入力加算回路９２と同様、２入力加算器ブロックを複数段備えた構成のものを用いることができる。また、多入力加算回路１２は、多入力のウォレスツリー加算回路などを用いることで、加算回路の小型化が可能である。
【００２５】
図２は、前記多入力エンコーダ１１内の各エンコーダ部１１ａの構成を示すブロック図である。図２において、エンコーダ部１１ａは、更に複数のエンコーダユニット１１ｂで構成されており、各エンコーダユニット１１ｂのそれぞれが、入力信号を、１ビット、あるいは数ビット毎にエンコードし、複数ビットよりなるエンコード信号２ａを出力する。
【００２６】
図３は、前記多入力エンコーダ１１を構成する各エンコーダ部１１ａ内のエンコーダユニット１１ｂの構成例を示すブロック図である。図３において、３は、インバータ、４は、定数、５は、加算回路、６は、選択回路、７は、係数パターン、８は、ビットシフト回路である。
【００２７】
インバータ３は、入力信号のビット毎の反転信号を生成し、インバータ３の出力に、加算回路５により定数４を加算する。ここで、定数４の値は、“１”であり、インバータ３、定数４、加算回路５を用いて、入力の２の補数（符号反転）を求めている。
【００２８】
次に、乗数である固定乗数から区分された係数パターン７に応じて、選択回路６により、入力信号１ａか、加算回路５の出力信号５ａか、のいずれかを選択し、これに１または０を乗じた信号を出力する。また、ビットシフト回路８は、係数パターン７に応じて、選択回路６の出力信号６ａのビットシフト量を変えて、出力する。
【００２９】
図３の例で示したエンコーダユニット１１ｂには、２次のブースのアルゴリズムを用いている。
通常、ブースのアルゴリズムは、乗数をｎビット毎に区切ったビットパターンに応じて、入力の（０、＋ｋ倍、−ｋ倍）の信号を出力する。ここでｋは１以上ｎ−１以下の整数である。２次のブースのアルゴリズムでは、乗数２ビットに対し部分積を生成する。しかし、１ビットがオーバーラップするので、乗数Ｙの連続する３ビットのビットパターンに対応して図１２に示すように、入力Ｘに対して０、±Ｘ、±２Ｘの部分積を生成する。このとき、乗数の一番下の桁はさらにその下に“０”があるものとみなして３ビットを区切る。負数の生成は被乗数Ｘが２の補数表現であるのでＸの各ビットを反転させ、最下位ビットに１を加えればよい。また、２Ｘの生成は１ビットのシフトにより実現される。
【００３０】
図１１は、例えば、被乗数である入力Ｘが４ビット（ｘ3ｘ2ｘ1ｘ0）であり、固定乗数Ｙが４ビット（ｙ3ｙ2ｙ1ｙ0）である場合の、２次のブースのアルゴリズムを用いた演算を説明するための図である。固定乗数Ｙの最下位ビットの下に“０”を付加して、３ビットずつ区切り、各ビットパターンをｒ0およびｒ1に記号化し、部分積ｒ0（ｘ3ｘ2ｘ1ｘ0）とｒ1（ｘ3ｘ2ｘ1ｘ0）を求めこれらを加算して入力Ｘと固定乗数Ｙの乗算値を算出する。
【００３１】
具体的に、固定乗数Ｙが（１０１０）の４ビットである場合のエンコーダ部１１ａの構成と動作について説明する。固定乗数Ｙが（１０１０）である場合、この固定乗数Ｙの最下位ビットの下に“０”を付加して、３ビットずつ区切ると、下位側から（１００）、（１０１）の係数パターンとなる。従って、エンコーダ部１１ａは、係数パターン７が（１００）である下位側のエンコーダユニット１１ｂ、及び係数パターン７が（１０１）である上位側のエンコーダユニット１１ｂの２つのエンコーダユニット１１ｂにより構成される。係数パターン７が（１００）である下位側のエンコーダユニット１１ｂでは、図１２より、入力Ｘに対し−２Ｘの部分積を生成するために、選択回路６は加算回路５の出力信号５ａを選択しこれに１を乗じて出力し、ビットシフト回路８は選択回路６の出力信号６ａを１ビットシフトさせて出力する。一方、係数パターン７が（１０１）である上位側のエンコーダユニット１１ｂでは、図１２より、入力Ｘに対し−Ｘの部分積を生成するために、選択回路６は加算回路５の出力信号５ａを選択しこれに１を乗じて出力し、ビットシフト回路８は選択回路６の出力信号６ａをビットシフトさせずにそのまま出力する。
【００３２】
このように、乗数固定の乗算において、ブースのアルゴリズムを用いたエンコーダユニット１１ｂを用いることで、論理積演算を用いた部分積生成回路を用いずに、小型の回路で、図１に示す多入力符号化加算器１０を、構成することが可能となる。
【００３３】
図４（ａ）、（ｂ）は、前記多入力エンコーダ１１を構成する各エンコーダ部１１ａ内のエンコーダユニット１１ｂの他の構成例１１ｂ‐２、１１ｂ‐３を示すブロック図である。
図４（ａ）に示されるエンコーダユニット１１ｂ‐２において、３は、インバータ、４は、定数、５は、加算回路、８ａは、ビットシフト回路である。
図４（ｂ）に示されるエンコーダユニット１１ｂ‐３において、８ｂは、ビットシフト回路である。
【００３４】
図４（ａ）に示すエンコーダユニット１１ｂ‐２、図４（ｂ）に示すエンコーダユニット１１ｂ‐３におけるインバータ３等の各回路の動作は、図３に示すエンコーダユニット１１ｂにおける各回路の動作と同じである。
【００３５】
２次のブースのアルゴリズムを用いた場合、図１２に示すように、乗数の係数パターンによって、入力Ｘに対して０、±Ｘ、±２Ｘのいずれの部分積を生成するかが決まっているので、図３に示すエンコーダユニット１１ｂは、乗数のビットパターンに応じて図４（ａ）に示すエンコーダユニット１１ｂ‐２、あるいは図４（ｂ）に示すエンコーダユニット１１ｂ‐３により置き換えることができる。このように図２のエンコーダ部１１ａのエンコーダユニット１１ｂを、乗数の係数パターンによって、図４（ａ）に示すエンコーダユニット１１ｂ‐２、あるいは図４（ｂ）に示すエンコーダユニット１１ｂ‐３で、構成することにより、各エンコーダユニットが、使用しない回路を含まないものとすることができ、回路の最小化を図ることができる。
【００３６】
なお、本実施の形態１による多入力符号化加算器は、これを専用のハードウェアによって実現するようにしてもよく、また、専用のハードウェアによって実現する代わりに、汎用のコンピュータよりなり、プログラムの実行により本実施の形態の多入力符号化加算器を合成する、合成装置により実現するようにしてもよい。本実施の形態の多入力符号化加算器を合成装置により実現する場合には、コンピュータにより実行されることによって当該コンピュータが本実施の形態の多入力符号化加算器を合成する合成プログラムをＣＤ等の情報記録媒体に記録しておき、コンピュータよりなる合成装置が、該合成プログラムを記録した記録媒体からプログラムを読み出してこれを実行することによって本実施の形態の多入力符号化加算器を合成する構成とすることができる。
【００３７】
また、本実施の形態１による多入力符号化加算器は、従来の多入力乗算加算器と同様、複数の入力に固定の乗数を乗算し、すべての乗算出力を加算する処理を含む信号処理を行なう信号処理装置を構成するために用いることができ、また、複数の入力に固定の乗数を乗算し、すべての乗算出力を加算する手段を備えたデジタルフィルタにおける、当該複数の入力に固定の乗数を乗算し、すべての乗算出力を加算する手段として、使用することも可能である。
【００３８】
このように、本実施の形態１による多入力符号化加算器によれば、上記のような構成とすることにより、部分積生成回路を用いず、小型の多入力エンコーダと、多入力加算器を用いて、これと同等の機能を達成する回路を構成することにより、回路の削減が可能となり、小型な回路構成で従来の多入力乗算加算器と同等の演算を行なうことのできる演算器を実現できる効果が得られる。
【００３９】
（実施の形態２）
本発明の実施の形態２による多入力符号化加算器について、図５、図６、図１３を用いて説明する。
図５は、本実施の形態２による多入力符号化加算器のブロック図である。
図５において、５０は、本実施の形態２の多入力符号化加算器であり、５１は、多入力エンコーダ、５１ａは、該多入力エンコーダ５１内のエンコーダ部、５２は、多入力加算回路、５４は、定数である。また、図１３は、前記多入力エンコーダ５１内の各エンコーダ部５１ａの構成を示すブロック図である。図１３において、エンコーダ部５１ａは、更に複数のエンコーダユニット５１ｂで構成されており、各エンコーダユニット５１ｂのそれぞれが、入力信号を、１ビット、あるいは数ビット毎にエンコードし、複数ビットよりなるエンコード信号２ａを出力する。
【００４０】
図５において、本実施の形態２の、図１に示される実施の形態１の構成との違いは、多入力加算回路５２の入力に、定数５４を追加したことである。
【００４１】
そして、本実施の形態２においては、多入力加算回路５２は、多入力エンコーダ５１の複数の出力である複数のエンコード信号２ａ，２ｂ，２ｃ，…，２ｎと、定数５４との総和を求める。
【００４２】
次に、図５の本実施の形態２の多入力符号化加算器５０の構成における、多入力エンコーダ５１内部のエンコーダ部５１ａを構成するエンコーダユニット５１ｂの構成について説明する。
図６は、本実施の形態２における、多入力エンコーダ５１の内部のエンコーダ部５１ａを構成するエンコーダユニット５１ｂの構成例を示すブロック図である。
図６において、３は、インバータ、６は、選択回路、７は、係数パターン、８は、ビットシフト回路である。
【００４３】
図６に示される本実施の形態２のエンコーダユニット５１ｂと、図３に示される実施の形態１のエンコーダユニット１１ｂとの違いは、図６に示すエンコーダユニット５１ｂにおいては、図３に示すエンコーダユニット１１ｂにおける、定数４と、加算回路５とを省略していることである。
【００４４】
上記実施の形態１では、定数４と、加算回路５とを、エンコーダユニット１１ｂの内部に設けていたが、本実施の形態２では、定数４と、加算回路５による、複数のエンコーダユニット１１ｂでの定数加算をまとめて、１つの定数で置き換え、図５における定数５４として加算している。
【００４５】
このような本実施の形態２では、個々のエンコーダユニット５１ｂでの定数加算をまとめて、１つの定数加算５４とし、多入力加算回路５２の入力とすることにより、個々のエンコーダユニット５１ｂがその内部に定数と加算回路を持たないものとできるので、回路規模をより削減することが可能となるものである。
【００４６】
また、本実施の形態２による多入力符号化加算器においては、上記のような構成とすることにより、部分積生成回路を用いず、小型の多入力エンコーダと、多入力加算器とを用いることにより、回路の削減が可能となり、小型な回路構成で従来の多入力乗算加算器と同等の演算を行なうことのできる演算器を実現できる効果が得られる。
【００４７】
（実施の形態３）
本発明の実施の形態３による多入力符号化加算器について、図７、図８、図１４を用いて説明する。
図７は、本実施の形態３による多入力符号化加算器のブロック図である。
図７において、７０は、本実施の形態３の多入力符号化加算器であり、７１は多入力エンコーダ、７１ａは、該多入力エンコーダ７１内のエンコーダ部、７９は、桁位置調整回路、７２は多入力加算回路である。また、図１４は、前記多入力エンコーダ７１内の各エンコーダ部７１ａの構成を示すブロック図である。図１４において、エンコーダ部７１ａは、更に複数のエンコーダ７１ｂで構成されており、各エンコーダ７１ｂのそれぞれが、入力信号を、１ビット、あるいは数ビット毎にエンコードし、複数ビットよりなるエンコード信号２ａを出力する。
【００４８】
図７において、本実施の形態３の、図１に示される実施の形態１の構成との違いは、多入力エンコーダ７１の内部に、桁位置調整回路７９を追加したことである。
【００４９】
次に、図７の実施の形態３の多入力符号化加算器７０の構成における、多入力エンコーダ７１内部のエンコーダ部７１ａの構成について説明する。
図８は、本実施の形態３における、多入力エンコーダ７１の内部のエンコーダ部７１ａを構成するエンコーダ７１ｂの構成例を示すブロック図である。
図８において、３は、インバータ、４は、定数、５は、加算回路、６は、選択回路、７は、係数パターンである。
【００５０】
図８に示される本実施の形態３のエンコーダユニット７１ｂと、図３に示される実施の形態１のエンコーダユニット１１ｂとの違いは、図８に示すエンコーダユニット７１ｂにおいては、図３に示すエンコーダユニット１１ｂにおける、ビットシフト回路８を省略していることである。
【００５１】
本実施の形態３においては、図８に示されるように、エンコーダユニットからビットシフト回路８を省略した代わりに、図７に示されるように、多入力エンコーダ７１内において、桁位置調整回路７９を追加している。
【００５２】
図３に示されるビットシフト回路８によるビットシフトは、多入力加算回路１２の桁位置を調整することに対応しており、桁位置調整回路７９は、各エンコーダ部７１ａよりの複数の出力の桁位置を、それぞれ調整し、多入力加算回路７２へ出力する。この桁位置調整回路７９は、乗数が固定乗数でそのパターンが決まっているときは、桁調整位置が一意に決まっており、その乗算における加算の経路（桁位置）を指定しているだけであり、余分な回路の追加は生じない。
【００５３】
このような本実施の形態３では、桁位置調整回路７９により、個々のエンコーダ７１部ａの出力の桁位置を調整することにより、個々のエンコーダユニット７１ｂがその内部にビットシフト回路を持たないものとできるので、回路規模をより削減することが可能となるものである。
【００５４】
このような本実施の形態３による多入力符号化加算器によれば、上記のような構成とすることにより、部分積生成回路を用いず、小型の多入力エンコーダと、多入力加算器とを用いて構成しているので、回路の削減が可能となり、小型な回路構成で従来の多入力乗算加算器と同等の演算を行なうことのできる演算器を実現できる効果が得られる。
【００５５】
なお、上記各実施の形態では、エンコーダに、２次のブースのアルゴリズムを用いて構成したエンコーダを用いるものについて説明したが、本発明で用いるエンコーダは２次ブースのアルゴリズムを用いたものに限られるものではなく、３次のブースのアルゴリズム等、他のアルゴリズムを用いたエンコーダも使用可能なものである。
【産業上の利用可能性】
【００５６】
本発明にかかる多入力符号化加算器は、小型の多入力エンコーダ、多入力加算器を用いることにより、小型な多入力乗算加算器を実現することが可能であり、各種信号処理や、デジタルフィルタなどの多入力乗算加算器として有用である。また光学式記録情報装置等や、通信等の用途の他、あらゆるデジタル信号処理の基本演算装置として利用可能である。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明の実施の形態１による多入力符号化加算器１０の構成を示すブロック図である。
【図２】図２は、実施の形態１の多入力エンコーダ１１内部のエンコーダ部１１ａの構成を示すブロック図である。
【図３】図３は、実施の形態１の多入力エンコーダ１１内部のエンコーダ部１１ａ内のエンコーダユニット１１ｂの構成例を示すブロック図である。
【図４】図４は、実施の形態１の多入力エンコーダ１１内部のエンコーダ部１１ａ内のエンコーダユニットの他の構成例１１ｂ‐２,１１ｂ‐３を示すブロック図である。
【図５】図５は、本発明の実施の形態２による多入力符号化加算器５０の構成を示すブロック図である。
【図６】図６は、実施の形態２の多入力エンコーダ５１内部のエンコーダ部５１ａ内のエンコーダユニット５１ｂの構成例を示すブロック図である。
【図７】図７は、本発明の実施の形態３による多入力符号化加算器７０の構成を示すブロック図である。
【図８】図８は、実施の形態３の多入力エンコーダ７１内部のエンコーダ部７１ａ内のエンコーダユニット７１ｂの構成例を示すブロック図である。
【図９】図９は、従来の多入力乗算加算器の構成を示すブロック図である。
【図１０】図１０は、従来の多入力乗算加算器の例を示す図である。
【図１１】図１１は、２次のブースのアルゴリズムを用いた演算を説明するための図である。
【図１２】図１２は、２次のブースのアルゴリズムにおいてビットパターンに対応して生成される部分積を示す図である。
【図１３】図１３は、実施の形態２の多入力エンコーダ５１内部のエンコーダ部５１ａの構成を示すブロック図である。
【図１４】図１４は、実施の形態３の多入力エンコーダ７１内部のエンコーダ部７１ａの構成を示すブロック図である。
【符号の説明】
【００５８】
１１、５１、７１  多入力エンコーダ
１１ａ、５１ａ、７１ａ  エンコーダ部
１１ｂ、５１ｂ、７１ｂ  エンコーダユニット
１２、５２、７２  多入力加算回路
２ａ、２ｂ、２ｃ、２ｎ  ２入力加算器ブロック
３  インバータ
４、５４  定数
５、５ａ、５ｂ、５ｃ  加算回路
６  選択回路
７  係数パターン
８、８ａ、８ｂ  ビットシフト回路
９  桁位置調整回路
１０ａ、１０ｂ、１０ｃ、１０ｄ  部分積生成回路
１１ａ、１１ｂ、１１ｃ、１１ｄ  乗算回路
【図１】
0004640858.tif 000002
【図２】
0004640858.tif 000003
【図３】
0004640858.tif 000004
【図４】
0004640858.tif 000005
【図５】
0004640858.tif 000006
【図６】
0004640858.tif 000007
【図７】
0004640858.tif 000008
【図８】
0004640858.tif 000009
【図９】
0004640858.tif 000010
【図１０】
0004640858.tif 000011
【図１１】
0004640858.tif 000012
【図１２】
0004640858.tif 000013
【図１３】
0004640858.tif 000014
【図１４】
0004640858.tif 000015