(57)【特許請求の範囲】
【請求項１】
半導体基板に第１の絶縁層を介してフローティングゲートと、ゲート間絶縁層と、コントロールゲートを順次積層して有するメモリセルと、前記半導体基板に第２の絶縁層を介してロジックゲートを有するロジック回路とを有する不揮発性半導体記憶装置の製造方法であって、
第１の絶縁層を形成するための第１層と、フローティングゲートを形成するための第２層と、ゲート間絶縁層を形成するための第３層と、コントロールゲートを形成するための第４層と、メモリセル領域の前記各ゲートを形成するための第１のマスク層をメモリセル領域に順次積層して有すると共に、第２の絶縁層を形成するための第５層と、ロジックゲートを形成するための第６層と、コントロールゲートを形成する際に前記第６層を保護する保護層と、ロジックゲートを形成するための第２のマスク層をロジック領域に順次積層して有する積層基板における、前記第２層、前記第３層、前記第４層、前記第６層及び前記保護層から、共通のリソグラフィ工程で形成された前記第１のマスク層と前記第２のマスク層をマスクとしてパターンを形成する、第１のマスク層と第２のマスク層を用いるパターン形成工程を有し、
前記パターン形成工程は、前記第１のマスク層をマスクとして、前記第４層を選択的にパターニングしてパターンを形成する第１のパターニング工程と、
前記第１のパターニング工程よりも後において、前記第１のマスク層及び前記第２のマスク層をマスクとして、前記第３層と前記保護層をパターニングしてパターンを形成し、前記第２層の側壁に形成された前記第３層の部分を除去する程度の深さまで前記第２層と前記第６層をパターニングしてパターンを形成する第２のパターニング工程と、
前記第２のパターニング工程よりも後において、前記第１のマスク層及び前記第２のマスク層をマスクとして、前記第２層と前記第６層を選択的にパターニングしてパターンを形成する第３のパターニング工程を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１のパターニング工程は、前記第４層を選択的にエッチングできる条件でエッチングしてパターンを形成する工程であり、
前記第２のパターニング工程は、前記第３層と、前記保護層と、前記第２層と、前記第６層をエッチングできる条件でエッチングしてパターンを形成する工程であり、
前記第３のパターニング工程は、前記第２層と前記第６層を選択的にエッチングできる条件でエッチングしてパターンを形成する工程であることを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記パターン形成工程よりも前に、前記保護層を形成する保護層形成工程を有することを特徴とする請求項１〜２のいずれか一に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記保護層形成工程と前記パターン形成工程の間に、前記第１のマスク層と前記第２のマスク層を形成するリソグラフィ工程を有することを特徴とする請求項１〜３のいずれか一に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記パターン形成工程よりも後に、前記保護層から残存して形成されたパターンを、前記第６層から残存して形成されたパターンから除去する、保護層の残存パターン除去工程を有することを特徴とする請求項１〜４のいずれか一に記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記保護層の残存パターン除去工程よりも後に、前記第４層から形成されたパターン及び前記第６層から形成されたパターンの少なくとも一に、自己整合的に層を形成する工程を有することを特徴とする請求項１〜５のいずれか一に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記自己整合的に層を形成する工程において自己整合的に形成される層として、形成対象の抵抗を低下させる層を形成することを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記形成対象の抵抗を低下させる層としてシリサイド層を形成することを特徴とする請求項７に記載の不揮発性半導体記憶装置の製造方法。
【請求項９】
前記保護層は、前記パターン形成工程と前記自己整合的に層を形成する工程の間の少なくとも一のいずれかのエッチング工程で除去できる材質及び厚さであることを特徴とする請求項１〜８のいずれか一に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記第６層から形成されたパターンに積層する、前記保護層から形成されたパターンを、前記パターン形成工程と前記自己整合的に層を形成する工程の間の少なくとも一のいずれかのエッチング工程に便乗して除去することを特徴とする請求項６〜９のいずれか一に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記保護層の厚さは、５００オングストローム以下であることを特徴とする請求項１〜９のいずれか一に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に関する。より詳細には、論理回路を有する不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
論理回路を有するフラッシュメモリ等の不揮発性半導体記憶装置の従来の製法では、メモリセル領域においてはコントロールゲートと、ロジック領域におけるゲートのパターニングは、それぞれ別々のリソグラフィ工程で形成したマスクを用いて行われていた。この製造方法を従来の製法例１とする。なお、本願明細書において、メモリセル領域にはメモリセルの形成予定ないし形成途中の領域が含まれ、ロジック領域には論理回路の形成予定ないし形成途中の領域が含まれる。
【０００３】
従来の製法例１における、メモリセルゲートとロジックゲートをパターニングにより形成するための工程数を削減する製法としては、特開平７−１９３１９８号公報に記載の製法がある。この製法を従来の製法例２とする。図１０〜１５に基づいて、従来の製法例２を説明すると次のとおりである。なお、図１０〜１５は、従来の製法例２の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中ないし実質的に完成した不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示している。
【０００４】
図１０の断面図を説明すると、次のとおりである。ｐ型シリコン基板等のような半導体基板である基板１０１には、シリコン酸化膜１０２が形成されている。メモリセル領域のシリコン酸化膜１０２には、第１のポリシリコン層１０３、ＯＮＯ膜１０４、第２のポリシリコン層１０５、及びＷＳｉ膜１０６がこの順に積層している。一方、ロジック領域のシリコン酸化膜１０２には、第２のポリシリコン層１０５及びＷＳｉ膜１０６がこの順に積層している。
【０００５】
シリコン酸化膜１０２は、メモリセル領域においてはトンネル膜のパターンを、ロジック領域においてはゲート酸化膜のパターンを、形成するための膜である。第１のポリシリコン層１０３は、メモリセル領域においてフローティングゲートのパターンを形成するためのポリシリコン層である。ＯＮＯ膜は、ＳｉＯ２膜、Ｓｉ３Ｎ４膜及びＳｉＯ２膜がこの順に積層する３層構造の積層膜である。第２のポリシリコン層１０５は、メモリセル領域においてはコントロールゲートのパターンを、ロジック領域においてはロジックゲートのパターンを、形成するためのポリシリコン層である。なお、第１のポリシリコン層及び第２のポリシリコン層は、それぞれ、アモルファスシリコン層などでもよい。
【０００６】
なお、従来の製法例２における、図１０に示す断面を形成するまでの概略の製造工程としては、例えば、次のような工程がある。基板１０１にシリコン酸化膜１０２を形成する。シリコン酸化膜１０２の上にポリシリコン膜を形成しレジストマスクを用いたエッチングによりロジック領域から第１のポリシリコン層を除去し、メモリセル領域のポリシリコンをパターニングして、第１のポリシリコン層１０３を形成する。メモリセル領域とロジック領域にＯＮＯ膜を形成しレジストマスクを用いたエッチングによりメモリセル領域のみにＯＮＯ膜１０４を残存させる。そして、メモリセル領域及びロジック領域に、第２のポリシリコン層１０５とＷＳｉ膜１０６をこの順に形成する。
【０００７】
次に、ＷＳｉ膜１０６の上に厚いシリコン酸化膜１１１及びレジスト膜を積層して形成し、図１１に示すように、前記レジスト膜をメモリセル領域とロジック領域の双方でパターニングしてシリコン酸化膜１１１の上にレジストパターン１１２ａ、１１２ｂを残存させて形成する。次に、レジストパターン１１２ａ、１１２ｂをマスクにして、メモリセル領域とロジック領域のシリコン酸化膜１１１とＷＳｉ膜１０６と第２のポリシリコン層１０５をエッチングする。
【０００８】
図１２に示すように、このエッチング後のメモリセル領域には、ＯＮＯ膜１０４に近いほうから順に、コントロールゲートに相当する第２のポリシリコン層の残存部１０５ａと、ＷＳｉ膜の残存部１０６ａと、シリコン酸化膜１１１の残存部１１１ａが積層して残存する。また、図１２に示すように、このエッチング後のロジック領域には、シリコン酸化膜１０２に近いほうから順に、ロジックゲートに相当する第２のポリシリコン層の残存部１０５ｂと、ＷＳｉ膜の残存部１０６ｂと、シリコン酸化膜１１１の残存部１１１ｂが積層して残存する。
【０００９】
次に、一旦レジストパターン１１２ａ、１１２ｂを除去して、図１３に示すように、ロジック領域の全体を新たなマスクであるレジストパターン１３１で覆う。図１３に示す状態で、既にパターニングしてある厚いシリコン酸化膜１１１の残存部１１１ａをマスクにして、メモリセル領域のＯＮＯ膜１０４と、フローティングゲートとなる第１のポリシリコン層１０３をエッチングする。
【００１０】
このエッチング後でレジストマスク１３１を除去した後の断面を図１４に示す。このエッチングにより、メモリセル領域には、シリコン酸化膜１０２に近いほうから順に、フローティングゲートに相当する第１のポリシリコン層の残存部１０３ａと、ゲート間絶縁層に相当するＯＮＯ膜の残存部１０４ａが積層して残存する。図１４に示すように、メモリセル領域でマスクとしたシリコン酸化膜１１１の残存部１１１ａの厚さは、エッチング前よりも薄くなっている。
【００１１】
この後は、既知の方法を用いて図１５に示すようなフラッシュメモリを形成する。なお、図１５において、符号１０２ａはトンネル膜を、符号１０２ｂはゲート酸化膜を、符号１５０はシリコン酸化膜サイドウォールを、符号１５１、１５３はソースを、符号１５２、１５４はドレインを、符号１５５はシリコン酸化膜を、符号１５６はコンタクトを、符号１５７は配線を、それぞれ示す。
【００１２】
【発明が解決しようとする課題】
上記従来の製法例１では、アライメント誤差を考慮しチップサイズを大きくして製造しなければならないという欠点を有する。また、上記従来の製法例２では、メモリセルサイズを小さくして製造することはできるが、ゲートをパターニングにより形成した後では、ゲートをシリサイド化することができないため、サリサイドプロセスには向かないという欠点を有する。なお、サリサイド（salicide）は、自己整合シリサイド（self-aligned silicide）の略である。
【００１３】
従来の製法例１及び従来の製法例２の各製造方法が上記欠点を生じる理由を図１６〜１８により説明すると次のとおりである。図１６は、フラッシュメモリの一部分を基板に対して垂直な方向に視た平面図である。図１７は、ロジック領域のロジックトランジスタを基板に対して垂直な方向に視た平面図である。図１８は、メモリセル領域のフローティングゲートの側壁に沿って形成された絶縁膜の断面を含む、メモリセル領域の基板厚さ方向の部分断面図である。
【００１４】
従来の製法例１では、メモリセル領域のコントロールゲートとロジック領域のロジックゲートが、別々のリソグラフィ工程で別々にマスクを形成し別々にエッチングして形成されるので、後工程のコンタクトホールはどちらか一方にしかアライメントできない。そのため、ロジックゲートにコンタクトをアライメントさせると、図１６のコンタクトとコントロールゲート間のマージン１６１を広く取る必要がある。具体的には、ロジックゲートもコントロールゲートも拡散層にアライメントするため、コントロールゲートとコンタクトの間は、リソグラフィ工程３回分のズレが生じる。１回につき０．０５μｍ以内に押さえ込めても、最大で０．１５μｍのズレが生じる可能性があるため、その分の面積を広げる必要が生じ、チップ面積が大きくなる。このことは、コントロールゲートにコンタクトをアライメントさせても同様である。
【００１５】
汎用や、ファイル用のフラッシュメモリでは、搭載されるロジックトランジスタはメモリセルを動作させるだけのものなので、メモリセルが占める面積の割合が大きく、コントロールゲートにコンタクトをアライメントさせて、トランジスタ部分にしわ寄せをしてもチップサイズはそれほど大きくならない。しかし、最近では、十分な機能を持ったロジックとプログラム格納用のフラッシュメモリを一つのチップに形成した、ロジック混載フラッシュメモリが注目を浴びており、このロジック混載フラッシュメモリでは、ミスアライメントマージンを取ることによる面積増加の悪影響は非常に大きなものとなる。
【００１６】
そこで従来の製法例２の様に、共通のリソグラフィ工程で形成されたマスクを用いたエッチングにより、コントロールゲートとロジックゲートを同時に形成する方法が考えられたが、これには以下の様な問題点があった。図１８に示すように、積層型のフラッシュメモリのもう一つの断面を見ると、コントロールゲートとフローティングゲートの間の絶縁膜（一般的にはＯＮＯ膜）には、フローティングゲートの側面に基板（図示せず）に対して垂直に形成されている絶縁膜部分１８１がある。
【００１７】
前記側面に垂直に形成されている絶縁膜部分１８１を十分に除去するためには、従来の製法例２でコントロールゲート上のレジストマスク、即ち、レジストパターン１１２ａを除去した後、ＯＮＯ膜１０４と、第１のポリシリコン層１０３をまとめてエッチングする工程では、ＯＮＯ膜のエッチング時間を十分長くする必要がある。例えば、前記側面に垂直に形成されている絶縁膜部分が厚さ０．０２μｍ（２００オングストローム）のＯＮＯ膜の場合、厚さ０．０６μｍ（６００オングストローム）以上のＯＮＯ膜を厚さ方向にエッチングする時間が必要である。
【００１８】
このエッチングの際にコントロールゲート上のマスクとなるシリコン酸化膜の残存部１１１ａは、ＯＮＯ膜に対して選択比が無いため、最低でも０．０６μｍ（６００オングストローム）以上の厚さは必要となる。さらに、エッチングマスクとなるシリコン酸化膜の残存部１１１ａの厚さが薄いとコントロールゲート上部の角や、側面がエッチングされてしまうため、それを防ぐためにはマスクとなるシリコン酸化膜の残存部１１１ａを形成するためのシリコン酸化膜１１１をさらに厚く形成しておく必要がある。
【００１９】
例えば、前記シリコン酸化膜１１１を０．１５μｍ（１５００オングストローム）以上にする必要がある。この厚さ０．１５μｍ（１５００オングストローム）のシリコン酸化膜１１１は、ロジック領域ではロジックゲート上にシリコン酸化膜１１１の残存部１１１ｂとして製膜時のままの厚さで残るため、ロジックのゲート上をシリサイド化するにはこのシリコン酸化膜の残存部１１１ｂをエッチングしなくてはならない。
【００２０】
しかし、シリコン酸化膜の残存部１１１ｂを全てエッチングして除去する場合には、素子分離の酸化膜も０．１５μｍ（１５００オングストローム）以上の厚さでエッチングされてしまうため、シリコン酸化膜の残存部１１１ｂをエッチングする手段を採用することはできない。そのため、従来の製法例２では、ロジックトランジスタの標準的な形成方法であるサリサイドプロセスと組み合わせることができない。
【００２１】
本発明の一視点における目的は、アライメント誤差を最小限に抑えチップサイズを最小限に抑えて製造することができる不揮発性半導体記憶装置の製造方法であって、従来の製造方法以外の新規な不揮発性半導体記憶装置の製造方法を提供することである。また、本発明の他の視点における目的は、アライメント誤差を最小限に抑えチップサイズを最小限に抑えて製造することができると共に、少なくとも一のゲート電極に対して層を自己整合的に形成して製造することができる不揮発性半導体記憶装置の製造方法を提供することである。
【００２２】
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板に第１の絶縁層を介してフローティングゲートと、ゲート間絶縁層と、コントロールゲートを順次積層して有するメモリセルと、前記半導体基板に第２の絶縁層を介してロジックゲートを有するロジック回路とを有する不揮発性半導体記憶装置の製造方法であって、第１の絶縁層を形成するための第１層と、フローティングゲートを形成するための第２層と、ゲート間絶縁層を形成するための第３層と、コントロールゲートを形成するための第４層と、メモリセル領域の前記各ゲートを形成するための第１のマスク層をメモリセル領域に順次積層して有すると共に、第２の絶縁層を形成するための第５層と、ロジックゲートを形成するための第６層と、コントロールゲートを形成する際に前記第６層を保護する保護層と、ロジックゲートを形成するための第２のマスク層をロジック領域に順次積層して有する積層基板における、前記第２層、前記第３層、前記第４層、前記第６層及び前記保護層から、共通のリソグラフィ工程で形成された前記第１のマスク層と前記第２のマスク層をマスクとしてパターンを形成する、第１のマスク層と第２のマスク層を用いるパターン形成工程を有し、前記パターン形成工程は、前記第１のマスク層をマスクとして、前記第４層を選択的にパターニングしてパターンを形成する第１のパターニング工程と、前記第１のパターニング工程よりも後において、前記第１のマスク層及び前記第２のマスク層をマスクとして、前記第３層と前記保護層をパターニングしてパターンを形成し、前記第２層の側壁に形成された前記第３層の部分を除去する程度の深さまで前記第２層と前記第６層をパターニングしてパターンを形成する第２のパターニング工程と、前記第２のパターニング工程よりも後において、前記第１のマスク層及び前記第２のマスク層をマスクとして、前記第２層と前記第６層を選択的にパターニングしてパターンを形成する第３のパターニング工程を含むことを特徴とする。
【００２４】
【発明の実施の形態】
［不揮発性半導体記憶装置］
本発明の製造方法によって製造される不揮発性半導体記憶装置は、不揮発性のメモリセル回路とロジック回路を有する。メモリセル回路は、半導体基板に第１の絶縁層を介してフローティングゲートと、ゲート間絶縁層と、コントロールゲートを順次積層して有する。ロジック回路は、前記半導体基板に第２の絶縁層を介してロジックゲートを有する。
【００２５】
前記コントロールゲート及び前記ロジックゲートは、共通のリソグラフィ工程により形成されたマスクを用いたパターニングにより形成されている。前記コントロールゲート及び前記ロジックゲートの少なくとも一は、自己整合的に形成された層を積層して有する。
【００２６】
前記メモリセル及び前記ロジック回路の少なくとも一は、自己整合的に形成された層が積層するソース及びドレインのうちの少なくとも一を有することができる。前記自己整合的に形成された層は、形成対象の抵抗を低下させる層にすることができる。前記形成対象の抵抗を低下させる層は、シリサイド層にすることができる。シリサイドとしては、例えば、ＷＳｉ２、ＭｏＳｉ２、ＴａＳｉ２、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ２、ＰｔＳｉ２がある。
【００２７】
［不揮発性半導体記憶装置の製造方法］
本発明の不揮発性半導体記憶装置の製造方法のパターン形成工程における積層基板は、第１の絶縁層を形成するための第１層と、フローティングゲートを形成するための第２層と、ゲート間絶縁層を形成するための第３層と、コントロールゲートを形成するための第４層と、メモリセル領域の前記各ゲートを形成するための第１のマスク層をメモリセル領域に順次積層して有すると共に、第２の絶縁層を形成するための第５層と、ロジックゲートを形成するための第６層と、コントロールゲートを形成する際に前記第６層を保護する保護層と、ロジックゲートを形成するための第２のマスク層をロジック領域に順次積層して有する積層基板である。
【００２８】
パターン形成工程は、前記積層基板における、前記第２層、前記第３層、前記第４層、前記第６層及び前記保護層から、共通のリソグラフィ工程で形成された前記第１のマスク層と前記第２のマスク層をマスクとしてパターンを形成する工程である。
【００２９】
前記パターン形成工程は、第１のパターニング工程と、第２のパターニング工程と、第３のパターニング工程をこの順に有することができる。第１のパターニング工程は、前記第１のマスク層をマスクとして、前記第４層を選択的にパターニングしてパターンを形成する工程である。第１のパターニング工程は、前記第４層を選択的にエッチングできる条件でエッチングしてパターンを形成する工程にすることができる。
【００３０】
第２のパターニング工程は、第１のパターニング工程よりも後において、第１のマスク層及び第２のマスク層をマスクとして、前記第３層と前記保護層をパターニングしてパターンを形成し、前記第２層の側壁に形成された前記第３層の部分を除去する程度の深さまで前記第２層と前記第６層をパターニングしてパターンを形成する工程である。第２のパターニング工程は、前記第３層と、前記保護層と、前記第２層と、前記第６層をエッチングできる条件でエッチングしてパターンを形成する工程にすることができる。
【００３１】
第３のパターニング工程は、第２のパターニング工程よりも後において、前記第１層と前記第５層をパターニングせずに、第１のマスク層及び第２のマスク層をマスクとして、前記第２層と前記第６層を選択的にパターニングしてパターンを形成する工程である。第３のパターニング工程は、前記第１層と前記第５層をエッチングしにくい条件であって、前記第２層と前記第６層を選択的にエッチングできる条件でエッチングしてパターンを形成する工程にすることができる。
【００３２】
本発明の製造方法は、パターン形成工程よりも前に、前記保護層を形成する保護層形成工程を有することができる。本発明の製造方法は、保護層形成工程とパターン形成工程の間に、第１のマスク層と第２のマスク層を形成するリソグラフィ工程を有することができる。本発明の製造方法は、パターン形成工程よりも後に、前記保護層から残存して形成されたパターンを、前記第６層から残存して形成されたパターンから除去する保護層の残存パターン除去工程を有することができる。
【００３３】
本発明の製造方法は、前記保護層の残存パターン除去工程よりも後に、前記第４層から形成されたパターン及び前記第６層から形成されたパターンの少なくとも一に、自己整合的に層を形成する工程を有することができる。前記自己整合的に層を形成する工程において自己整合的に形成される層として、形成対象の抵抗を低下させる層を形成することができる。前記形成対象の抵抗を低下させる層としてシリサイド層を形成することができる。
【００３４】
前記保護層は、前記パターン形成工程と前記自己整合的に層を形成する工程の間の少なくとも一のいずれかのエッチング工程で除去できる材質及び厚さにすることができる。前記第６層から形成されたパターンに積層する、前記保護層から形成されたパターンは、前記パターン形成工程と前記自己整合的に層を形成する工程の間の少なくとも一のいずれかの前記保護層以外の層のエッチング工程に便乗して除去することができる。
【００３５】
【実施例】
図１〜９に基づいて、本発明の実施例を説明する。なお、図１〜９は、本発明の一実施例の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中ないし実質的に完成した不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示している。
【００３６】
まず、図１の断面図を説明すると、次のとおりである。ｐ型シリコン基板等のような半導体基板である基板１には、シリコン酸化膜２が形成されている。メモリセル領域のシリコン酸化膜２には、第１のポリシリコン層３、ＯＮＯ膜４、及び第２のポリシリコン層５がこの順に積層している。一方、ロジック領域のシリコン酸化膜２には、第２のポリシリコン層５が積層している。
【００３７】
シリコン酸化膜２は、メモリセル領域においてはトンネル膜のパターンを、ロジック領域においてはゲート酸化膜のパターンを、形成するための膜である。第１のポリシリコン層３は、メモリセル領域においてフローティングゲートのパターンを形成するためのポリシリコン層である。ＯＮＯ膜は、ＳｉＯ２膜、Ｓｉ３Ｎ４膜及びＳｉＯ２膜がこの順に積層する３層構造の積層膜であり、ゲート間絶縁膜のパターンを形成するための膜である。第２のポリシリコン層５は、メモリセル領域においてはコントロールゲートのパターンを、ロジック領域においてはロジックゲートのパターンを、形成するためのポリシリコン層である。なお、第１のポリシリコン層及び第２のポリシリコン層は、それぞれ、アモルファスシリコン層などでもよい。
【００３８】
図１に示す断面を形成するまでの製造工程は、従来から知られている工程でよく、例えば、次のような工程がある。基板１の主表面上の一部に素子分離を形成した後、前記素子分離間にシリコン酸化膜２を形成する。シリコン酸化膜２の上にポリシリコン膜を形成しレジストマスクを用いたエッチングによりロジック領域のポリシリコン膜を除去し、メモリセル領域のポリシリコン膜をパターニングして、第１のポリシリコン層３を形成する。メモリセル領域とロジック領域にＯＮＯ膜を形成しレジストマスクを用いたエッチングによりロジック領域のＯＮＯ膜を除去しメモリセル領域のＯＮＯ膜４を残存させる。そして、メモリセル領域及びロジック領域に、第２のポリシリコン層５を形成する。
【００３９】
なお、レジストマスクは、レジスト膜を形成することができる液状体を基板に塗布し乾燥させてレジスト膜を形成し、レジスト膜をパターニングすることにより形成することができる。レジスト膜のパターニングは、例えば、レジスト膜に紫外線等の露光パターンを照射して感光させた感光部又は非感光部のいずれか一方を所定の溶剤に溶解して基板から除去し、他の一方を基板に残存させることにより行うことができる。
【００４０】
図１の第２のポリシリコン層５を形成した後、図２に示すように、第２のポリシリコン層５の上に０．０５μｍ以下（例えば０．０３μｍ、３００オングストローム）程度のシリコン酸化膜２１を形成する。次に、シリコン酸化膜２１の上にレジスト膜を形成しこのレジスト膜をパターニングして、メモリセル領域のレジスト膜を除去しロジック領域のシリコン酸化膜２１の上にレジストパターン３１を残存させる。レジストパターン３１をマスクにしてメモリセル領域のシリコン酸化膜をエッチングにより除去すると、図３に示されるような断面になる。
【００４１】
次に、レジスト層３１を除去し、メモリセル領域及びロジック領域に新たなレジスト膜を形成し、このレジスト膜を同一の露光マスクを用いて同時に露光しパターニングして、図４に示すように、レジストパターン４１ａ、４１ｂを残存させる。そして、レジストパターン４１ａをマスクとして、第２のポリシリコン層５をパターニングしてパターンを形成する。即ち、レジストパターン４１ａをマスクとして、ＨＢｒやＣｌ２などシリコン酸化膜に対して選択比の高いエッチングガス、及びエッチング条件によって、メモリセル領域の第２のポリシリコン層５をエッチングして、図４に示すように、第２のポリシリコン層の残存部５ａを残存させる。このエッチング時には、ロジック領域の表面はシリコン酸化膜２１で覆われているので、シリコン酸化膜２１の下部に形成されている第２のポリシリコン層５はエッチングされない。
【００４２】
次に、ＣＦ４など、ポリシリコンとシリコン酸化膜の選択比の小さいエッチングガス及びエッチング条件を用い、図５に示すように、メモリセル領域のＯＮＯ膜４とロジック領域のシリコン酸化膜２１をエッチングしてＯＮＯ膜の残存部４ａとシリコン酸化膜の残存部２１ａを残存させ、引き続き、前記ＯＮＯ膜４の下の第１のポリシリコン層３と、シリコン酸化膜２１の下の第２のポリシリコン層５を、それぞれ０．０５〜０．１μｍ（５００〜１０００オングストローム）程度の厚さだけエッチングする。なお、ＯＮＯ膜は、Oxide-Nitride-Oxide膜のことであり、具体的には、ＳｉＯ２膜、Ｓｉ３Ｎ４膜及びＳｉＯ２膜がこの順に積層する３層構造の積層膜である。
【００４３】
ポリシリコンとシリコン酸化膜の選択比の無いないし小さいエッチングガス及びエッチング条件を用いて上記のようにエッチングするのは、第１のポリシリコン層３の側壁に形成されたＯＮＯ膜の陰に、第１のポリシリコン層３の本来除去すべき一部分が入り込んで残ってしまうのを防ぐために、第１のポリシリコン層３のエッチングによる残存部分５１の厚さ、即ち、第１のポリシリコン層３のエッチング厚さが０．０５〜０．１μｍ（５００〜１０００オングストローム）程度になるまでＯＮＯ膜４と第１のポリシリコン層３の一部を一緒にエッチングする必要があるからである。その結果、ＯＮＯ膜４とロジック領域のシリコン酸化膜２１との０．０１〜０．０４μｍ（１００〜４００オングストローム）程度の膜厚差は無視することができる。
【００４４】
次に、図６に示すように、再びＨＢｒやＣｌ２などのガスを用いてメモリセル領域の第１のポリシリコン層３と、ロジック領域の第２のポリシリコン層５を同時にエッチングして、メモリセル領域のシリコン酸化膜２に、第１のポリシリコン層３の残存部３ａを残存させ、ロジック領域のシリコン酸化膜２に第２のポリシリコン層５の残存部５ｂを残存させる。
【００４５】
その後、フローティングゲートの側面からのリークを防ぐための酸化を行い、厚さ約０．０１μｍ（約１００オングストローム）のシリコン酸化膜等の酸化膜を形成し、メモリセルや、トランジスタのソース・ドレインを形成するためのイオン注入を行う。そして、図７に示すように、ロジック部の拡散層をＬＤＤ（Lightly Doped Drain）構造にするために、前記酸化膜を異方性エッチングして酸化膜サイドウォール７１を形成するが、前記サイドウォール７１になる酸化膜をエッチバックする際に、ロジックゲート上のシリコン酸化膜２１の残存部２１ｂを完全に除去しておく。
【００４６】
次に、図８に示すように、ゲートや拡散層の抵抗を下げるために、ＴｉやＣｏなどとシリコンを反応させて金属シリサイド層８１を、第２のポリシリコン層５の残存部５ａ、５ｂ、ソース７２、７４、ドレイン７３、７５のそれぞれの表面に積層するように形成する。その後、メモリセル領域及びロジック領域にシリコン酸化膜等８２を形成することにより、前記金属シリサイド層８１以下の層を埋め込んで、前記シリコン酸化膜等の表面をＣＭＰを用いて平坦化し、レジストマスクを用いたエッチングによりコンタクトホール８３を形成する。なお、ＣＭＰとは、化学的機械研磨（Chemical Mechanical Polishing）のことである。その後は既知の製造工程により、例えばアルミニウム、タングステン等の導電性材料でコンタクト９１及び配線９２を形成し、図９に示すようなメモリセルとロジックを形成する。
【００４７】
本実施例における、図８のコンタクトホールの形成においては、メモリセル領域のコントロールゲートの近傍のコンタクトホールのアライメントと、ロジック領域のロジックゲートの近傍のコンタクトホールのアライメントを、同時に行うことができ、従来は十分に広くする必要があったコンタクトホールとコントロールゲート（又はロジックゲート）とのミスアライメントマージンをより小さくできる。
【００４８】
［フラッシュメモリの動作］
図９に基づいて、本発明の一実施例の製造方法で製造したフラッシュメモリの動作を説明する。フラッシュメモリの書込消去方式は複数あるが、ここではチャネルホットエレクトロン注入で書込を行い、ＦＮトンネル電流で消去を行う方式で説明する。
【００４９】
書込時には、ドレイン７３に正の電圧（例えば５Ｖ）を印加し、コントロールゲート５ａに正の電圧（例えば９Ｖ）を印加し、ソース７２と基板１は０Ｖにしておく。この時に、チャネルのドレイン７３近傍の電界によって高いエネルギーを持った電子（ホットエレクトロン）がフローティングゲート３ａに注入されることにより、メモリセルのしきい値が上昇して書込状態となる。
【００５０】
消去時にはコントロールゲート５ａに負の電圧（例えば−８Ｖ）を印加し、基板１に正の電圧（例えば７Ｖ）を印加する。この時発生した電界によってトンネル膜２ａにＦＮトンネル電流が発生し、フローティングゲート３ａから基板１へ電子を引き抜かれ、メモリセルのしきい値が下がって消去状態になる。
【００５１】
実際の消去の際には、消去初期にトンネル膜２ａに掛かる電圧が高くなるのを避けるため、複数回に分けて、徐々に電圧を上げて電子を引き抜く様な方法も用いられる。
【００５２】
メモリセルの読み出し時は、ドレイン７３に正の電圧（例えば１Ｖ）を印加し、コントロールゲート５ａに正の電圧（例えば４Ｖ）を印加し、ソース７２と基板１は０Ｖにしておく。メモリセルが書込状態であれば、ドレイン−ソース間を電流が流れず、消去状態であれば流れるため、メモリセル内を流れる電流によって書込状態か、消去状態かを判定する。
【００５３】
［実施例の効果］
上記本発明の実施例の製造方法によれば、サリサイドプロセスを可能にしてゲートの抵抗を下げながら、コンタクトホールとセルゲート、又は、コンタクトホールとロジックゲートのミスアライメントマージンを小さくして、チップサイズを小さくして、ロジック混載フラッシュメモリを製造することができる。
【００５４】
上記効果が得られる理由をより詳細に説明すると、次のとおりである。本発明の上記実施例では、セルゲートとロジックゲートのリソグラフィを同時に行うため、コンタクトホールのリソグラフィでは、セルゲートとロジックゲートに同時にアライメントできる。さらに、ゲート上に形成するシリコン酸化膜の厚さを０．０５μｍ以下（５００オングストローム以下）程度に薄く設定することができるため、酸化膜サイドウォールを形成する工程や、ロジック用トランジスタのソース・ドレインへの注入の際に形成する酸化膜を除去する工程など、シリサイド形成工程までの少なくとも一のいずれかのエッチング工程で、ロジックゲート上に残存する前記シリコン酸化膜の除去が可能である。このため、本発明では特別な工程を追加することなく、サリサイドプロセスを組み込むことが可能である。
【００５５】
本発明の製造方法によって製造される不揮発性半導体記憶装置は、アライメント誤差を最小限に抑えチップサイズを最小限に抑えて製造することができると共に、少なくとも一のゲート電極に対して層を自己整合的に形成して製造することができるという効果を奏することができる。その理由は、本発明の製造方法によって製造される不揮発性半導体記憶装置が、半導体基板に第１の絶縁層を介してフローティングゲートと、ゲート間絶縁層と、コントロールゲートを順次積層して有するメモリセルと、前記半導体基板に第２の絶縁層を介してロジックゲートを有するロジック回路を有し、前記コントロールゲート及び前記ロジックゲートは、共通のリソグラフィ工程により形成されたマスクを用いたパターニングにより形成されており、前記コントロールゲート及び前記ロジックゲートの少なくとも一は、自己整合的に形成された層を積層して有するようにしているからである。
【００５６】
【発明の効果】
本発明の不揮発性半導体記憶装置の製造方法は、アライメント誤差を最小限に抑えてチップサイズを最小限に抑えて製造することができると共に、少なくとも一のゲート電極に対して層を自己整合的に形成して製造することができるという効果を奏することができる。その理由は、本発明の不揮発性半導体記憶装置の製造方法が、半導体基板に第１の絶縁層を介してフローティングゲートと、ゲート間絶縁層と、コントロールゲートを順次積層して有するメモリセルと、前記半導体基板に第２の絶縁層を介してロジックゲートを有するロジック回路とを有する不揮発性半導体記憶装置の製造方法であって、第１の絶縁層を形成するための第１層と、フローティングゲートを形成するための第２層と、ゲート間絶縁層を形成するための第３層と、コントロールゲートを形成するための第４層と、メモリセル領域の前記各ゲートを形成するための第１のマスク層をメモリセル領域に順次積層して有すると共に、第２の絶縁層を形成するための第５層と、ロジックゲートを形成するための第６層と、コントロールゲートを形成する際に前記第６層を保護する保護層と、ロジックゲートを形成するための第２のマスク層をロジック領域に順次積層して有する積層基板における、前記第２層、前記第３層、前記第４層、前記第６層及び前記保護層から、共通のリソグラフィ工程で形成された前記第１のマスク層と前記第２のマスク層をマスクとしてパターンを形成する、第１のマスク層と第２のマスク層を用いるパターン形成工程を有し、前記パターン形成工程は、前記第１のマスク層をマスクとして、前記第４層を選択的にパターニングしてパターンを形成する第１のパターニング工程と、前記第１のパターニング工程よりも後において、前記第１のマスク層及び前記第２のマスク層をマスクとして、前記第３層と前記保護層をパターニングしてパターンを形成し、前記第２層の側壁に形成された前記第３層の部分を除去する程度の深さまで前記第２層と前記第６層をパターニングしてパターンを形成する第２のパターニング工程と、前記第２のパターニング工程よりも後において、前記第１のマスク層及び前記第２のマスク層をマスクとして、前記第２層と前記第６層を選択的にパターニングしてパターンを形成する第３のパターニング工程を含むようにしているからである。
【図面の簡単な説明】
【図１】図１は、本発明の一実施例の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図２】図２は、本発明の一実施例の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図３】図３は、本発明の一実施例の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図４】図４は、本発明の一実施例の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図５】図５は、本発明の一実施例の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図６】図６は、本発明の一実施例の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図７】図７は、本発明の一実施例の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図８】図８は、本発明の一実施例の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図９】図９は、本発明の一実施例の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、実質的に完成した不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図１０】図１０は、従来の製法例２の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図１１】図１１は、従来の製法例２の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図１２】図１２は、従来の製法例２の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図１３】図１３は、従来の製法例２の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図１４】図１４は、従来の製法例２の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、製造途中の不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図１５】図１５は、従来の製法例２の不揮発性半導体記憶装置の製造方法における製造工程の概略断面図であり、実質的に完成した不揮発性半導体記憶装置のメモリセル領域及びロジック領域の基板厚さ方向の部分的な断面を示す。
【図１６】図１６は、フラッシュメモリの一部分を基板に対して垂直な方向に視た平面図である。
【図１７】図１７は、ロジック領域のロジックトランジスタを基板に対して垂直な方向に視た平面図である。
【図１８】図１８は、メモリセル領域のフローティングゲートの側壁に沿って形成された絶縁膜の断面を含む、メモリセル領域の基板厚さ方向の部分断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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