(57)【特許請求の範囲】
【請求項１】
差動増幅動作をなすよう設けられた２つのＭＯＳトランジスタにより入力段が構成されてなる差動増幅回路であって、
前記２つのＭＯＳトランジスタのそれぞれに対して、それぞれのゲートに印加される入力信号のレベルに応じてＭＯＳトランジスタのバックゲート電位を制御し、同相入力電圧範囲の拡大を可能としてなる閾値電圧制御回路が設けられてなり、
前記閾値電圧制御回路は、制御回路用第１のＰチャンネルＭＯＳトランジスタと制御回路用第２のＮチャンネルＭＯＳトランジスタがプッシュプル接続されて設けられ、各々のゲートは相互に接続されて入力信号が印加される一方、ドレインは相互に接続されると共に、同じくプッシュプル接続されて設けられた制御回路用第３のＰチャンネルＭＯＳトランジスタと制御回路用第４のＮチャンネルＭＯＳトランジスタの相互に接続されたゲートに接続され、当該制御回路用第３のＰチャンネルＭＯＳトランジスタと制御回路用第４のＮチャンネルＭＯＳトランジスタのドレインは相互に接続されて制御回路用第５のＰチャンネルＭＯＳトランジスタのゲートに接続され、
前記制御回路用第１、第３及び第５のＰチャンネルＭＯＳトランジスタの各々のソース並びにバックゲートには電源電圧が印加される一方、前記制御回路用第２及び第４のＮチャンネルＭＯＳトランジスタのソースとグランドとの間には、定電流源が設けられ、
前記制御回路用第５のＰチャンネルＭＯＳトランジスタのドレインは、差動増幅回路の入力段を構成する前記ＭＯＳトランジスタのバックゲートに接続されると共に、抵抗器を介して差動増幅回路の入力段を構成する前記ＭＯＳトランジスタのソースに接続されてなることを特徴とする差動増幅回路。
【請求項２】
差動増幅動作をなすよう設けられた２つのＭＯＳトランジスタにより入力段が構成されてなる差動増幅回路であって、
前記２つのＭＯＳトランジスタのそれぞれに対して、それぞれのゲートに印加される入力信号のレベルに応じてＭＯＳトランジスタのバックゲート電位を制御し、同相入力電圧範囲の拡大を可能としてなる閾値電圧制御回路が設けられてなり、
前記閾値電圧制御回路は、制御回路用第１のＰチャンネルＭＯＳトランジスタと制御回路用第２のＮチャンネルＭＯＳトランジスタがプッシュプル接続されて設けられ、各々のゲートは相互に接続されて入力信号が印加される一方、ドレインは相互に接続されると共に、同じくプッシュプル接続されて設けられた制御回路用第３のＰチャンネルＭＯＳトランジスタと制御回路用第４のＮチャンネルＭＯＳトランジスタの相互に接続されたゲートに接続され、当該制御回路用第３のＰチャンネルＭＯＳトランジスタと制御回路用第４のＮチャンネルＭＯＳトランジスタのドレインは相互に接続されて制御回路用第５のＰチャンネルＭＯＳトランジスタのゲートに接続され、
前記制御回路用第１及び第３のＰチャンネルＭＯＳトランジスタの各々のソース並びに前記制御回路用第１、第３及び第５のＰチャンネルＭＯＳトランジスタのバックゲートには電源電圧が印加される一方、前記制御回路用第２及び第４のＮチャンネルＭＯＳトランジスタのソースとバックゲートは相互に接続され、当該相互の接続点とグランドとの間には、定電流源が設けられ、
前記制御回路用第５のＰチャンネルＭＯＳトランジスタのソースには、前記電源電圧以上の電圧が印加される一方、ドレインは、差動増幅回路の入力段を構成する前記ＭＯＳトランジスタのバックゲートに接続されると共に、抵抗器を介してグランドに接続されてなることを特徴とする差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に係り、特に、同相入力電圧範囲の拡大を図ったものに関する。
【背景技術】
【０００２】
従来、Ｃ−ＭＯＳ半導体素子を用いて構成された演算増幅器（以下、「Ｃ−ＭＯＳ演算増幅器」と称する）において、入力段のＰチャンネルＭＯＳトランジスタの閾値電圧Ｖｔｈが同相入力電圧範囲を決定する要因の一つとなることは既に知られている通りである。
通常、Ｃ−ＭＯＳ演算増幅器の入力段に用いられるトランジスタの閾値電圧は、その使用プロセスで定まるゼロバイアス時の閾値電圧ＶTH0と、バックゲート電位ＶBGで定まる基板バイアス時の閾値電圧ＶTH1の２種類のデータに基づいて定まるものとなっている。そして、従来、基板バイアス時のＶTH1を決定する一つの要因であるバックゲート電圧ＶBGは、従来、ソース電位≦ＶBG≦電源電圧の間で固定されており、それに伴い、基板バイアス時の閾値電圧ＶTH1も固定されていたために、同相入力電圧範囲は、入力信号に関係無く、そのＶTH1で一定となっていた。
【０００３】
図９及び図１０には、このような従来のＣ−ＭＯＳ演算増幅器の回路構成例が示されている。
すなわち、図９に示された差動増幅回路は、その入力段が２つのＰチャンネルＭＯＳトランジスタＴｒ１５，Ｔｒ１６により構成されており、双方のトランジスタＴｒ１５，Ｔｒ１６のバックゲートが共にソースに接続されて、バックゲート電位がソース電位に固定されたものとなっている。
【０００４】
また、図１０に示された差動増幅回路においては、入力段を構成する２つのＰチャンネルＭＯＳトランジスタＴｒ１５，Ｔｒ１６のバックゲートが電源ラインに接続されて、バックゲート電位が電源電圧Ｖ＋に固定された構成となっている。
【０００５】
一方、従来、Ｃ−ＭＯＳ演算増幅器の入力段がＮチャンネルＭＯＳトランジスタにより構成される場合、基板バイアス時のＶTH1を決定する一つの要因であるバックゲート電圧ＶBGは、最低電位≦ＶBG≦ソース電圧となるように設定されていた。
図１１及び図１２には、このように入力段がＮチャンネルＭＯＳトランジスタにより構成されたＣ−ＭＯＳ演算増幅器におけるバックゲートの電位設定の例が示されている。
すなわち、図１１に示された差動増幅回路においては、入力段を構成する２つのＮチャンネルＭＯＳトランジスタＴｒ１７，Ｔｒ１８のバックゲートがソースに接続されて、バックゲート電位は、ソース電位に固定されるよう構成されたものとなっている。
また、図１２に示された差動増幅回路においては、ＮチャンネルＭＯＳトランジスタＴｒ１７，Ｔｒ１８のバックゲートがグランドに接続されて、バックゲート電位は、最低電位、すなわち、グランド電位に固定されるよう構成されたものとなっている。
【０００６】
このように、従来、Ｃ−ＭＯＳ演算増幅器において、入力段を構成するトランジスタのバックゲート電位ＶBGが、ソース電位≦ＶBG≦電源電圧、又は、最低電位≦ＶBG≦ソース電圧、のいずれかを満たす電圧に固定されていたため、それにより、入力段を構成するトランジスタの基板バイアス時の閾値電圧も固定され、同相入力電圧範囲は入力信号に関係無く一定となり、入力信号のダイナミックレンジが充分ではない。
【０００７】
このような問題を解決する方策として、例えば、ソースフォロワ回路を入力バッファ回路として設け、このソースフォロワ回路を介して差動増幅器の入力段を構成する２つのトランジスタに入力信号が印加されるよう構成されたものなどが提案されている（例えば、特許文献１等参照）。
【０００８】
【特許文献１】特開平８−３７４３１号公報（第２−５頁、図１−図５）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記公報に開示された回路では、差動増幅回路の入力段を構成する２つのトランジスタのバックゲート電位は依然として固定状態であり、入力バッファ回路としてのソースフォロワ回路によって、入力段を構成する２つのトランジスタの入力範囲が見かけ上拡大されるだけであり、入力段を構成する２つのトランジスタの本来の入力範囲が本質的に拡大されるものではない。
【００１０】
本発明は、上記実状に鑑みてなされたもので、入力段の同相入力電圧範囲を従来に比してより拡大することができる差動増幅回路を提供するものである。
本発明の他の目的は、入力段における同相入力電圧範囲を本質的に拡大することのできる差動増幅回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記本発明の目的を達成するため、本発明に係る差動増幅回路は、
差動増幅動作をなすよう設けられた２つのＭＯＳトランジスタにより入力段が構成されてなる差動増幅回路であって、
前記２つのＭＯＳトランジスタのそれぞれに対して、それぞれのゲートに印加される入力信号のレベルに応じてＭＯＳトランジスタのバックゲート電位を制御し、同相入力電圧範囲の拡大を可能としてなる閾値電圧制御回路が設けられてなり、
前記閾値電圧制御回路は、制御回路用第１のＰチャンネルＭＯＳトランジスタと制御回路用第２のＮチャンネルＭＯＳトランジスタがプッシュプル接続されて設けられ、各々のゲートは相互に接続されて入力信号が印加される一方、ドレインは相互に接続されると共に、同じくプッシュプル接続されて設けられた制御回路用第３のＰチャンネルＭＯＳトランジスタと制御回路用第４のＮチャンネルＭＯＳトランジスタの相互に接続されたゲートに接続され、当該制御回路用第３のＰチャンネルＭＯＳトランジスタと制御回路用第４のＮチャンネルＭＯＳトランジスタのドレインは相互に接続されて制御回路用第５のＰチャンネルＭＯＳトランジスタのゲートに接続され、
前記制御回路用第１、第３及び第５のＰチャンネルＭＯＳトランジスタの各々のソース並びにバックゲートには電源電圧が印加される一方、前記制御回路用第２及び第４のＮチャンネルＭＯＳトランジスタのソースとグランドとの間には、定電流源が設けられ、
前記制御回路用第５のＰチャンネルＭＯＳトランジスタのドレインは、差動増幅回路の入力段を構成する前記ＭＯＳトランジスタのバックゲートに接続されると共に、抵抗器を介して差動増幅回路の入力段を構成する前記ＭＯＳトランジスタのソースに接続されてなるものである。
また、差動増幅動作をなすよう設けられた２つのＭＯＳトランジスタにより入力段が構成されてなる差動増幅回路であって、
前記２つのＭＯＳトランジスタのそれぞれに対して、それぞれのゲートに印加される入力信号のレベルに応じてＭＯＳトランジスタのバックゲート電位を制御し、同相入力電圧範囲の拡大を可能としてなる閾値電圧制御回路が設けられてなり、
前記閾値電圧制御回路は、制御回路用第１のＰチャンネルＭＯＳトランジスタと制御回路用第２のＮチャンネルＭＯＳトランジスタがプッシュプル接続されて設けられ、各々のゲートは相互に接続されて入力信号が印加される一方、ドレインは相互に接続されると共に、同じくプッシュプル接続されて設けられた制御回路用第３のＰチャンネルＭＯＳトランジスタと制御回路用第４のＮチャンネルＭＯＳトランジスタの相互に接続されたゲートに接続され、当該制御回路用第３のＰチャンネルＭＯＳトランジスタと制御回路用第４のＮチャンネルＭＯＳトランジスタのドレインは相互に接続されて制御回路用第５のＰチャンネルＭＯＳトランジスタのゲートに接続され、
前記制御回路用第１及び第３のＰチャンネルＭＯＳトランジスタの各々のソース並びに前記制御回路用第１、第３及び第５のＰチャンネルＭＯＳトランジスタのバックゲートには電源電圧が印加される一方、前記制御回路用第２及び第４のＮチャンネルＭＯＳトランジスタのソースとバックゲートは相互に接続され、当該相互の接続点とグランドとの間には、定電流源が設けられ、
前記制御回路用第５のＰチャンネルＭＯＳトランジスタのソースには、前記電源電圧以上の電圧が印加される一方、ドレインは、差動増幅回路の入力段を構成する前記ＭＯＳトランジスタのバックゲートに接続されると共に、抵抗器を介してグランドに接続されてなるものも好適である。
【発明の効果】
【００１２】
本発明によれば、入力信号の大きさに応じてバックゲート電位を変えて、基板バイアス時におけるＭＯＳトランジスタの閾値電圧を変え得るように構成したので、入力段における同相入力電圧範囲を、従来と異なり、見かけ上ではなく、本質的に拡大することができ、より大きな同相信号に対応できる差動増幅回路を提供することができるという効果を奏するものである。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における差動増幅回路の第１の基本構成例について、図１を参照しつつ説明する。
図１は、特に、差動増幅回路の入力段における基本構成例を示すものであり、かかる入力段は、差動動作するよう接続された第１及び第２のトランジスタ（図１においては、それぞれ「Ｔｒ１」、「Ｔｒ２」と表記）１，２と、これら第１及び第２のトランジスタ１，２に対応してそれぞれ設けられ、詳細は後述するが入力信号の大きさに応じてトランジスタの閾値電圧を制御する第１及び第２の閾値電圧制御回路（図１においては、それぞれ「ＶTHＣＯＮＴ（１）」、「ＶTHＣＯＮＴ（２）」と表記）１０１ａ，１０１ｂとを主たる構成要素として構成されたものとなっている。
【００１４】
以下、かかる回路構成について具体的に説明する。
まず、第１及び第２のトランジスタ１，２は、ＰチャンネルＭＯＳトランジスタが用いられており、これら第１及び第２のトランジスタ１，２は、ソースが相互に接続されると共に、電源電圧Ｖ＋で動作し定電流Ｉ1を出力する第１の定電流源２１に接続されている。
また、第１のトランジスタ１のドレインは、第１の抵抗器（図１においては「Ｒ１」と表記）２５を介して、第２のトランジスタ２のドレインは、第２の抵抗器（図１においては「Ｒ２」と表記）２６を介して、それぞれグランドに接続されると共に、後段のアンプ（図１においては「Ａ１」と表記）１１の入力段に接続されている。
そして、第１のトランジスタ１のゲートは、第１の差動入力端子（図１においては「ＩＮ１」と表記）３１に、第２のトランジスタ２のゲートは、第２の差動入力端子（図１においては「ＩＮ２」と表記）３２に、それぞれ接続されており、外部から入力信号が印加されるようになっている。
【００１５】
第１の閾値電圧制御回路１０１ａは、その入力段が第１のトランジスタ１のゲートに、そして、出力段が第１のトランジスタ１のバックゲートに、それぞれ接続される一方、第２の閾値電圧制御回路１０１ｂは、その入力段が第２のトランジスタ２のゲートに、そして、出力段が第２のトランジスタ２のバックゲートに、それぞれ接続されている。これら第１及び第２の閾値電圧制御回路１０１ａ，１０１ｂは、基本的に同一の回路構成を有してなるものである。
【００１６】
かかる構成において、第１及び第２の差動入力端子３１，３２へ印加された入力信号のレベルが高い場合、第１及び第２の閾値電圧制御回路１０１ａ，１０１ｂにより第１及び第２のトランジスタ１，２のバックゲート電位が低くなるよう制御される一方、逆に入力信号のレベルが低い場合、第１及び第２の閾値電圧制御回路１０１ａ，１０１ｂにより第１及び第２のトランジスタ１，２のバックゲート電位が高くなるよう制御され、それに伴い第１及び第２のトランジスタ１，２の閾値電圧が制御されることによって制御同相入力電圧範囲が従来に比して広く確保されるようになっている。
【００１７】
次に、本発明の実施の形態における差動増幅回路の第２の基本構成例について、図２を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の基本構成例は、先の図１に示された第１の基本構成例において、第１及び第２のトランジスタ１，２のドレイン側に設けられた抵抗負荷に代えて、いわゆるアクティブ負荷を設けた構成とした点が異なるものである。
【００１８】
以下、具体的に説明すれば、まず、第１及び第２のトランジスタ１，２のドレイン側には、第３及び第４のトランジスタ３，４が次述するように接続されて
アクティブ負荷を構成するようにして設けられている。
すなわち、第３及び第４のトランジスタ（図２においては、それぞれ「Ｔｒ３」、「Ｔｒ４」と表記）３，４は、ＮチャンネルＭＯＳトランジスタが用いられており、第３のトランジスタ３のドレインは、第３及び第４のトランジスタ３，４の各々のゲートと共に第１のトランジスタ１のドレインに接続されている。一方、第４のトランジスタ４のドレインは、第２のトランジスタ２のドレインに接続されると共に、後段のアンプ（図２においては「Ａ２」と表記）１２の入力段に接続されている。
さらに、第３及び第４のトランジスタ３，４の各々のソースとバックゲートは、共にグランドに接続されたものとなっている。
【００１９】
かかる構成においても、第１及び第２のトランジスタ１，２の閾値電圧が、それぞれに対応する第１及び第２の閾値電圧制御回路１０１ａ，１０１ｂによって制御されて、同相入力電圧範囲の拡大がなされる点については、基本的に先の図１に示された基本構成例と同一である。
【００２０】
次に、第１及び第２の閾値電圧制御回路１０１ａ，１０１ｂの具体回路例について、図３及び図４を参照しつつ説明する。なお、以下の説明において、第１の閾値電圧制御回路１０１ａと第２の閾値電圧制御回路１０１ｂを区別する必要のない場合には、閾値電圧制御回路１０１と称することとする。
最初に、図３を参照しつつ閾値電圧制御回路の第１の具体回路構成例について説明する。
この第１の具体回路構成例において、閾値電圧制御回路１０１は、ＰチャンネルＭＯＳトランジスタである第５、第７及び第９のトランジスタ（図３においては、それぞれ「Ｔｒ５」、「Ｔｒ７」、「Ｔｒ９」と表記）５，７，９と、ＮチャンネルＭＯＳトランジスタである第６及び第８のトランジスタ（図３においては、それぞれ「Ｔｒ６」、「Ｔｒ８」と表記）６，８と、第２の定電流源２２とを主たる構成要素として構成されたものとなっている。
【００２１】
以下、具体的な回路接続について説明すれば、まず、閾値電圧制御回路１０１の入力段を構成する第５及び第６のトランジスタ５，６は、いわゆるプッシュプル接続されて設けられている。すなわち、第５及び第６のトランジスタ５，６は、ゲートが相互に接続されて、入力端子として先の図１において説明したように、第１の差動入力端子３１又は第２の差動入力端子３２に接続されるものとなっている。
そして、第５のトランジスタ（制御回路用第１のＰチャンネルＭＯＳトランジスタ）５のソース及びバックゲートには、電源電圧Ｖ＋が印加されるようになっている一方、ドレインは、第６のトランジスタ６のドレインと共に、第７及び第８のトランジスタ７，８のゲートに接続されている。
第６のトランジスタ（制御回路用第２のＮチャンネルＭＯＳトランジスタ）６は、バックゲートが開放状態とされる一方、ソースは、第８のトランジスタ８のソースと接続されて、その接続点とグランドとの間には、定電流Ｉ２を出力する第２の定電流源２２に接続されている。
【００２２】
第７及び第８のトランジスタ（制御回路用第３のＰチャンネルＭＯＳトランジスタ及び制御回路用第４のＮチャンネルＭＯＳトランジスタ）７，８は、第５及び第６のトランジスタ５，６同様、いわゆるプッシュプル接続されて設けられている。すなわち、第７及び第８のトランジスタ７，８は、ドレイン同士が接続されると共に、第９のトランジスタ（制御回路用第５のＰチャンネルＭＯＳトランジスタ）９のゲートに接続される一方、第７のトランジスタ７のソース及びバックゲートには、第５のトランジスタ５同様に電源電圧Ｖ＋が印加されるようになっている。また、第８のトランジスタ８のバックゲートは、開放状態とされている。
【００２３】
第９のトランジスタ９は、ソース及びバックゲートに、電源電圧Ｖ＋が印加されるようになっている一方、ドレインには第３の抵抗器（図３においては「Ｒ３」と表記）２７の一端が接続されている。
そして、第９のトランジスタ９のドレインと第３の抵抗器２７の接続点は、閾値電圧の制御対象となるトランジスタのバックゲート、すなわち、先の図１に示された第１又は第２のトランジスタ１、２のバックゲートに接続される一方、第３の抵抗器２７の他端は、閾値電圧の制御対象となるトランジスタのソース、すなわち、第１又は第２のトランジスタ１、２のソースに接続されるものとなっている。
なお、上記構成において、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタには、適宜、Ｃ−ＭＯＳトランジスタを用いるようにすると好適である。
【００２４】
次に、かかる構成における動作について説明する。
まず、第５及び第６のトランジスタ５，６のゲートに、第１又は第２の差動入力端子３１、３２を介して入力信号が印加されると、その信号レベルに応じて第５又は第６のトランジスタ５、６のいずれかが導通状態となる。すなわち、信号レベルが高い場合には、第６のトランジスタ６が導通状態となる一方、第５のトランジスタ５は非導通状態となる。そのため、次段の第７のトランジスタ７は導通状態となる一方、第８のトランジスタ８は非導通状態となる。その結果、第９のトランジスタ９は非導通状態となる。
【００２５】
第９のトランジスタ９が非導通状態となることで、そのドレイン電位は第３の抵抗器２７を介して接続される第１又は第２のトランジスタ１、２のソースとほぼ同電位となる。
また、第９のトランジスタ９のドレインは、第１又は第２のトランジスタ１、２のソースと直列に接続されているため、最終的に、第１又は第２のトランジスタ１、２のソースとバックゲートが同電位となる。
かかる状態において、ＰチャンネルＭＯＳトランジスタの閾値電圧ＶTHは、下記する式によって表される。
【００２６】
ＶTH＝ＶTH0−γ｛（｜２φF＋ＶSB｜）１／２−（｜２φF｜）１／２｝・・・式１
【００２７】
ここで、ＶTH0は、ゼロバイアス時の閾値電圧であり、ＶTH0＝φMS＋２φF＋Ｑdep／Ｃoxと求められるものである。
そして、Ｑdep＝（４ｑεsi｜φF｜Ｐsub）１／２と表され、また、φF＝（ＫＴ／ｑ）ｌｎ（Ｐsub／ｎi）と表される。
なお、ここで、γは再結合の割合、φFはフェルミ準位、ＶSBはソース・バックゲート間電圧、φMSはポリゲートとシリコン基板の仕事関数の差、Ｑdepは空乏層の電荷量、Ｃoxはゲート酸化膜の容量、εsiはシリコンの比誘電率、ＰsubはＰ基板の不純物濃度、ｎiは真性半導体中の正孔密度である。
【００２８】
上述したように、第１又は第２のトランジスタ１、２のソースとバックゲートが同電位となるため、式１において、ＶSB＝０である。したがって、信号レベルが高い場合には、ＶTH＝ＶTH0となることが解る。
ところで、ゲート・ソース間電位ＶGSは、下記する式によって表される。
【００２９】
ＶGS＝（２ＩD／Ｋ）１／２（Ｌ／Ｗ）１／２−ＶTH・・・式２
【００３０】
ここで、ＩD  はドレイン電流、Ｋはボルツマン定数、Ｌはチャンネル長、Ｗはチャンネル幅である。
上述したように、入力信号のレベルが高い場合、ＶTH＝ＶTH0となるので、この場合、ゲート・ソース間電位ＶGSは、ＶGS＝（２ＩD／Ｋ）１／２（Ｌ／Ｗ）１／２−ＶTH0となる。
【００３１】
一方、上述とは逆に、第１又は第２の差動入力端子３１、３２への入力信号レベルが低い場合、第５のトランジスタ５が導通状態となる一方、第６のトランジスタ６は非導通状態となる。そして、第５のトランジスタ５の導通により、次段の第８のトランジスタ８が導通状態となる一方、第７のトランジスタ７は非導通状態となる。これにより、第９のトランジスタ９は、導通状態となる。第９のトランジスタ９の導通により、ドレイン電位は、最高電位、すなわち、電源電圧Ｖ＋とほぼ同電位となる。その結果、第１又は第２のトランジスタ１、２のバックゲート電位も電源電圧Ｖ＋と同電位となる。
【００３２】
したがって、ＶSB≠０であるので、これを先の式１に当てはめると、ＶTH≦ＶTH0となる。
このため、先の式２で求められるゲート・ソース間電位ＶGSは、先に述べた入力信号レベルが高い場合のゲート・ソース間電位ＶGSに比して低くなる。
このように、入力信号レベルが高い場合には、バックゲート電位が引き下げられてゲート・ソース間電位ＶGSが低下せしめられる一方、入力信号レベルが低い場合には、バックゲート電位が引き上げられてゲート・ソース間電位ＶGSが上昇せしめられることで、入力信号に応じて同相入力電圧範囲が拡大されることとなる。
【００３３】
次に、閾値電圧制御回路１０１の第２の具体回路構成例について、図４を参照しつつ説明する。
なお、図３に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、先の図３に示された回路を基本として、次述するような点が異なるものである。
すなわち、まず、第６及び第８のトランジスタ６，８の各々のバックゲートは、それぞれのソースに接続されたものとなっている。
また、第９のトランジスタ９は、ソースに最高電位が印加されるものとなっている。なお、最高電位は、この構成例の場合、電源電圧Ｖ＋以上の電圧であればよい。
さらに、第３の抵抗器２７の他端、すなわち、先の図３において、第１又は第２のトランジスタ１、２のソースに接続されていた他端は、グランド（最低電位）に接続されたものとなっている。
【００３４】
かかる構成においても、基本的には、図３で説明したと同様に、入力信号レベルが高い場合には、バックゲート電位が引き下げられてゲート・ソース間電位ＶGSが低下せしめられる一方、入力信号レベルが低い場合には、バックゲート電位が引き上げられてゲート・ソース間電位ＶGSが上昇せしめられることで、入力信号に応じて同相入力電圧範囲が拡大されるよう動作するものとなっている。
【００３５】
図５乃至図８には、本発明の実施の形態における差動増幅回路の種々の特性例が示されており、以下、これらの特性例について説明する。
最初に、図５には、閾値電圧制御回路１０１として図３に示された回路構成を用いた場合の差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化特性を示す特性例が、従来回路における特性例と共に示されており、同図において、縦軸は入力オフセット電圧を、横軸は同相入力電圧を、それぞれ示している。なお、図６乃至図８についても、縦軸、横軸は図５同様であるとする。
【００３６】
図５において、実線で表された特性線（図５において「Variable ＶTH Circuit」と表記）は、図３に示された回路構成を用いた本発明の実施の形態における差動増幅回路の同相入力電圧に対する入力オフセット電圧の変化を、また、点線で表された特性線（図５において「ＶBG＝Ｖsource」と表記）は、図９に示された回路構成の従来の差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化を、それぞれ示すものである。なお、図５に示された特性は、Ｖ＋＝７Ｖ、雰囲気温度２５℃の条件下で測定されたものである。かかる測定条件は、後述する図６乃至図８についても同様である。
しかして、図５によれば、本発明の実施の形態における差動増幅回路では、従来回路に比して同相入力電圧の入力範囲が負極側へ大凡０．８Ｖ程拡大されていることが確認できる（図５の符号Ａの箇所参照）。
【００３７】
次に、図６について説明する。同図には、図１０に示された従来回路の特性例が、本発明の実施の形態における差動増幅回路の特性例と共に示されている。
この図６に示された本発明の実施の形態における差動増幅回路の特性例は、図５に示されたものと同一であるので、ここでの再度の詳細な説明は省略することとする。
一方、図６において、図１０に示された回路構成を有する従来の差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化が点線の特性線（図６において「ＶBG＝Ｖ＋」と表記）で示されている。
【００３８】
図６によれば、本発明の実施の形態における差動増幅回路では、従来回路に比して同相入力電圧の入力範囲が正極側へ大凡０．５Ｖ程拡大されていることが確認できる（図６の符号Ｂの箇所参照）。
【００３９】
次に、図７について説明する。同図には、図４に示された回路構成を用いた場合の差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化特性を示す特性線が、従来回路における特性線と共に示されている。
同図において、実線で表された特性線（図７において「Variable ＶTH Circuit」と表記）は、図４に示された回路構成を用いた本発明の実施の形態における差動増幅回路の同相入力電圧に対する入力オフセット電圧の変化を、また、点線で表された特性線（図７において「ＶBG＝Ｖsource」と表記）は、図１１に示された回路構成の従来の差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化を、それぞれ示すものである。  
【００４０】
図７によれば、本発明の実施の形態における差動増幅回路では、従来回路に比して同相入力電圧の入力範囲が正極側へ大凡０．６Ｖ程拡大されていることが確認できる（図７の符号Ｃの箇所参照）。
【００４１】
次に、図８について説明する。同図には、図１２に示された従来回路の特性例が、本発明の実施の形態における差動増幅回路の特性例と共に示されている。
この図８に示された本発明の実施の形態における差動増幅回路の特性例は、図７に示されたものと同一であるので、ここでの再度の詳細な説明は省略することとする。
一方、図１２に示された回路構成の従来の差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化が点線の特性線（図８において「ＶBG＝Ｖ＋」と表記）で示されている。
【００４２】
図８によれば、本発明の実施の形態における差動増幅回路では、従来回路に比して同相入力電圧の入力範囲が負極側へ大凡０．４Ｖ程拡大されていることが確認できる（図８の符号Ｄの箇所参照）。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態における差動増幅回路の第１の基本回路構成例を示す構成図である。
【図２】本発明の実施の形態における差動増幅回路の第２の基本回路構成例を示す構成図である。
【図３】本発明の実施の形態における差動増幅回路に用いられる閾値電圧制御回路の第１の具体回路構成例を示す回路図である。
【図４】本発明の実施の形態における差動増幅回路に用いられる閾値電圧制御回路の第２の具体回路構成例を示す回路図である。
【図５】図３に示された閾値電圧制御回路を用いた差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化特性を、図９に示された従来回路の特性と共に示す特性線図である。
【図６】図３に示された閾値電圧制御回路を用いた差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化特性を、図１０に示された従来回路の特性と共に示す特性線図である。
【図７】図４に示された閾値電圧制御回路を用いた差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化特性を、図１１に示された従来回路の特性と共に示す特性線図である。
【図８】図４に示された閾値電圧制御回路を用いた差動増幅回路における同相入力電圧に対する入力オフセット電圧の変化特性を、図１２に示された従来回路の特性と共に示す特性線図である。
【図９】従来の差動増幅回路の第１の回路構成例を示す回路図である。
【図１０】従来の差動増幅回路の第２の回路構成例を示す回路図である。
【図１１】従来の差動増幅回路の第３の回路構成例を示す回路図である。
【図１２】従来の差動増幅回路の第４の回路構成例を示す回路図である。
【符号の説明】
【００４４】
５…第５のトランジスタ（制御回路用第１のＰチャンネルＭＯＳトランジスタ）
６…第６のトランジスタ（制御回路用第２のＮチャンネルＭＯＳトランジスタ）
７…第７のトランジスタ（制御回路用第３のＰチャンネルＭＯＳトランジスタ）
８…第８のトランジスタ（制御回路用第４のＮチャンネルＭＯＳトランジスタ）
８…第９のトランジスタ（制御回路用第５のＰチャンネルＭＯＳトランジスタ）
１０１ａ…第１の閾値電圧制御回路
１０１ｂ…第２の閾値電圧制御回路
【図１】
0004829650.tif 000002
【図２】
0004829650.tif 000003
【図３】
0004829650.tif 000004
【図４】
0004829650.tif 000005
【図５】
0004829650.tif 000006
【図６】
0004829650.tif 000007
【図７】
0004829650.tif 000008
【図８】
0004829650.tif 000009
【図９】
0004829650.tif 000010
【図１０】
0004829650.tif 000011
【図１１】
0004829650.tif 000012
【図１２】
0004829650.tif 000013