(57)【特許請求の範囲】
【請求項１】
書込イネーブル信号及びチップ選択信号を合成した書込制御信号と外部の第１データパッドに入力された第１データ信号とを否定論理和する第１ＮＯＲゲートと、該第１ＮＯＲゲートからの出力信号を反転させて第１データ制御信号を出力する第１インバータと、前記第１データ制御信号の遷移を検出して第１データ遷移検出信号を出力する第１データ遷移検出部と、を備えた第１基本データ入力バッファ回路と、
該第１基本データ入力バッファ回路と同様に構成され第２〜第ｎデータ信号がそれぞれ入力されて第２〜第ｎデータ制御信号を出力する第２〜第ｎ基本データ入力バッファ回路と、
上記の第１〜第ｎ基本データ入力バッファ回路の各第１〜第ｎデータ遷移検出部からそれぞれ出力された第１〜第ｎデータ遷移検出信号を合成するデータ遷移検出信号合成部と、を備えたデータ入力バッファ回路において、
前記データ遷移検出信号合成部からの出力信号を所定時間だけ遅延させて第１伝送制御信号を出力する第１遅延部と、
前記第１伝送制御信号と前記書込イネーブル信号及び前記チップ選択信号により得られた第２伝送制御信号とにより制御され、前記第１〜第ｎデータ制御信号を前記書込制御信号のイネーブル区間で遷移された状態に維持する第１〜第ｎデータ維持部と、
を包含して構成したことを特徴とするデータ入力バッファ回路。
【請求項２】
前記第１〜第ｎデータ維持部は、
前記第１伝送制御信号とその信号を反転させた信号とにより制御され前記データ制御信号を選択して伝送する第１伝送ゲートと、
該第１伝送ゲートから伝送された信号をラッチする第１ラッチ部と、前記第２伝送制御信号とその信号を反転させた信号とにより制御され前記第１ラッチ部によりラッチされた信号を選択して伝送する第２伝送ゲートと、
該第２伝送ゲートから伝送された信号をラッチする第２ラッチ部と、該第２ラッチ部によりラッチされた信号を順次反転させて入力データ信号として出力する第４インバータ及び第５インバータと、を包含して構成された
ことを特徴とする請求項１記載のデータ入力バッファ回路。
【請求項３】
前記第２伝送制御信号は、制御信号発生部から出力される短いパルス信号であることを特徴とする請求項２記載のデータ入力バッファ回路。
【請求項４】
前記制御信号発生部は、
前記書込イネーブル信号及び前記チップ選択信号を否定論理積する第２ＮＡＮＤゲートと、
該第２ＮＡＮＤゲートからの出力信号を遅延させて反転する第４遅延部と、
前記第２ＮＡＮＤゲートからの出力信号と前記第４遅延部からの出力信号とを否定論理積して前記第２伝送制御信号を出力する第３ＮＡＮＤゲートと、を包含して構成される
ことを特徴とする請求項３記載のデータ入力バッファ回路。
【請求項５】
前記第１〜第ｎ基本データ入力バッファ回路の数は、チップの入出力ピンの個数に従って決定されることを特徴とする請求項１記載のデータ入力バッファ回路。
【請求項６】
データ信号の遷移をそれぞれ検出するそれぞれのデータ遷移検出部と、
それぞれの前記データ遷移検出部の出力を合成するデータ遷移検出信号合成部と、
書込イネーブル信号及びチップ選択信号を合成して生成された第１制御信号によって制御されたそれぞれの前記データ信号を、前記データ遷移検出信号合成部の出力を遅延した第２制御信号と第３制御信号とに応答してそれぞれラッチした後出力するそれぞれのデータ維持部と、を含み、
それぞれの前記データ維持部は、前記第２制御信号と前記第１制御信号とに応答して前記書込イネーブル信号がディスエーブルされる区間で前記データ信号が遷移してもそれぞれの前記データ維持部へ前記データ信号が入力されないようにしつつ、遷移前の前記データ信号をそのまま維持することを特徴とするデータ入力バッファ回路。
【請求項７】
前記データ維持部のぞれぞれは、
前記第２制御信号とその信号を反転させた信号とに応じて前記データ信号を伝達するための第１伝送ゲートと、
前記第１伝送ゲートによって伝送された信号をラッチするための第１ラッチ部と、
前記第３制御信号とその信号を反転させた信号とに応答して前記第１ラッチ部の出力を伝達するための第２伝送ゲートと、
前記第２伝送ゲートによって伝送された信号をラッチするための第２ラッチ部と、を含むことを特徴とする請求項６に記載のデータ入力バッファ回路。
【請求項８】
前記第３制御信号は、制御信号発生部から発生される短いパルス信号であることを特徴とする請求項７記載のデータ入力バッファ回路。
【請求項９】
前記制御信号発生部は、
前記書込イネーブル信号及びチップ選択信号を否定論理積する第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートからの出力信号を遅延させて反転する遅延部と、
前記第１ＮＡＮＤゲートからの出力信号と前記遅延部からの出力信号とを否定論理積する第２ＮＡＮＤゲートと、を含む
ことを特徴とする請求項８記載のデータ入力バッファ回路。
【請求項１０】
前記データ維持部及びデータ遷移検出部を含む基本回路の数は、チップの入出力ピンの個数に従って決定されることを特徴とする請求項６記載のデータ入力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置が書込動作を行うとき制御信号を一時的に保持するデータ入力バッファ回路に関するもので、詳しくは、データ信号が書込イネーブル区間において遷移された状態を書込ディスエーブル区間においても維持して、書込ディスエーブル区間におけるデータ信号の遷移により発生する電力の消耗を減少させることができ、充分なデータホールド時間tDHのマージンを確保し正確なデータの読込み及び書込みができるデータ入力バッファ回路に関するものである。
【０００２】
【従来の技術】
従来のデータ入力バッファ回路は、図８に示したように、書込イネーブル信号WE及びチップ選択信号CSが合成された書込制御信号WECSと外部の第１データパッドに入力された第１データ信号DIN1とを否定論理和する第１ＮＯＲゲートNOR1と、該第１ＮＯＲゲートNOR1からの出力信号を反転させて第１データ制御信号DINT1を出力する第１インバータINV1と、前記第１データ制御信号DINT1を所定時間Td1だけ遅延させて第１入力データ信号DATAIN1を出力する第１遅延部DE1と、前記第１データ制御信号DINT1の遷移を検出して第１データ遷移検出信号DTD1を出力する第１データ遷移検出部２１と、を備えた第１基本データ入力バッファ回路１１と；該第１基本データ入力バッファ回路１１と同様に構成され第２〜第ｎデータ信号DIN2〜DINnがそれぞれ入力された第２〜第ｎ基本データ入力バッファ回路１２〜１ｎと；上記の第１〜第ｎ基本データ入力バッファ回路１１〜１ｎにおける第１〜第ｎデータ遷移検出部２１〜２ｎから出力された第１〜第ｎデータ遷移検出信号DTD1〜DTDnを合成するデータ遷移検出信号合成部３０と；を包含して構成されていた。なお、前記基本データ入力バッファ回路１１〜１ｎの個数は、チップの入出力ピンの個数ｎによって決定される。
【０００３】
そして、前記第１データ遷移検出部２１は、図９に示したように、前記第１データ制御信号DINT1を反転させる第２インバータINV２と、該第２インバータINV２からの出力信号を所定時間遅延させる第２遅延部DE２と、該第２遅延部DE２からの出力信号を反転させる第３インバータINV３と、前記第２遅延部DE２からの出力信号とその信号を前記第３インバータINV３により反転させた信号とにより制御されており前記第１データ制御信号DINT1又はその信号を反転させた信号をそれぞれ選択して伝送する第１伝送ゲートTG１及び第２伝送ゲートTG２と、上記の第１伝送ゲートTG１及び第２伝送ゲートTG2からの出力信号を反転させる第４インバータINV４と、ソースに接地電圧VSSが接続されてゲートに前記第４インバータINV4からの出力信号が印加されてドレインから前記第１データ遷移検出信号DTD１が出力する第１ＮＭＯＳトランジスタNM1と、を包含して構成されていた。なお、図８に示した前記第２〜第ｎ基本データ入力バッファ回路１２〜１ｎにおいても、第２〜第ｎデータ遷移検出部２２〜２ｎは、前記第１データ遷移検出部２１と同様に構成されている。
【０００４】
また、前記データ遷移検出信号合成部３０は、図１０に示したように、電源電圧VCCと接地電圧VSSの間に直列に接続されており共通に接続されたドレインに前記第１〜第ｎ検出信号DTD1〜DTDnが印加された第１ＰＭＯＳトランジスタPM１及び第２ＮＭＯＳトランジスタNM2と、該第１ＰＭＯＳトランジスタPM1と並列に接続された第２〜第４ＰＭＯＳトランジスタPM2〜PM4と、チップ選択信号CSを反転させ前記第２ＮＭＯＳトランジスタNM2及び第３ＰＭＯＳトランジスタPM3のそれぞれのゲートにその反転させた信号を印加する第５インバータINV5と、前記第１〜第４ＰＭＯＳトランジスタPM1〜PM4及び第２ＮＭＯＳトランジスタNM2の共通に接続されたドレインの電圧を反転させて前記第４ＰＭＯＳトランジスタPM4のゲートに印加する第６インバータINV6と、該第６インバータINV6からの出力を反転させる第７インバータINV7と、該第７インバータINV7からの出力を所定時間遅延させる第３遅延部DE3と、該第３遅延部DE3からの出力と前記第７インバータINV7からの出力とを否定論理和する第２ＮＯＲゲートNOR2と、該第２ＮＯＲゲートNOR2からの出力と前記チップ選択信号CSとを否定論理積して前記第１ＰＭＯＳトランジスタPM１及び第２ＰＭＯＳトランジスタPM2のそれぞれのゲートに出力する第１ＮＡＮＤゲートND1と、前記第１〜第４ＰＭＯＳトランジスタPM1〜PM4及び第2ＮＭＯＳトランジスタNM2の共通に接続されたドレインの電圧を反転させてデータ遷移検出信号の合成信号DTDSUMを出力する第８インバータINV8と、を包含して構成されていた。
【０００５】
このように構成された従来のデータ入力バッファ回路の動作について、図１１を用いて以下に説明する。まず、図８に示したように、書込イネーブル信号WE（図11（Ａ）参照）及びチップ選択信号CS（図11（Ｂ）参照）を合成して生成された書込制御信号WECS（図11（Ｃ）参照）と、外部の第１データパッドに入力された第１データ信号DIN1（図11（Ｄ）参照）とが合成され第１データ制御信号DINT1（図11（Ｅ）参照）を生成し、該第１データ制御信号DINT1は、第１遅延部DE1により所定時間Td1だけ遅延されて第１入力データ信号DATAIN1（図11（Ｈ）参照）として出力する。
【０００６】
また、図９に示した前記第１データ遷移検出部21は、前記第１データ制御信号DINT1の遷移を検出して第１データ遷移検出信号DTD1（図11（Ｆ）参照）を出力し、同様に、第２〜第ｎ基本データ入力バッファ12〜1nにおける第２〜第ｎデータ遷移検出部22〜2n（図示省略）が第２〜第nデータ遷移検出信号DTD2〜DTDnを出力すると、図１０に示したデータ遷移検出信号合成部30は、前記第１〜第ｎデータ遷移検出信号DTD1〜DTDnを合成してデータ遷移検出信号の合成信号DTDSUM（図11（Ｇ）参照）を出力する。このように出力されたデータ遷移検信号の出合成信号DTDSUMは、半導体メモリ装置が書込動作を行うときの制御信号として使用される。
【０００７】
【発明が解決しようとする課題】
しかし、このような従来のデータ入力バッファ回路においては、図１１（Ｃ）に示した前記書込制御信号WECSがイネーブルされるときだけでなくディスエーブルされローレベルからハイレベルに遷移するときにも電流経路が生成されるため、電力の消耗量が多くなるという問題点があった。また、図１１（Ｈ）に示したように、第１遅延部DE1によりデータ制御信号DINT1を所定時間Td1だけ遅延させる際、書込ディスエーブル区間において入力データ信号DATAIN1が遷移されて不必要なデータが書込まれるおそれがあるため、その第１遅延部DE1の工程マージンを確保するために多数のインバータを使用しなければならないという問題点があった。
【０００８】
そこで、本発明は、このような従来の問題点に鑑みてなされたもので、書込制御信号WECSがディスエーブルされるときには、ローレベルからハイレベルに遷移しても電流経路が生成されないようにすることにより、電力の消耗を減少させることができ、遅延素子を増加せずに充分なデータホールド時間tDHを確保して不必要なデータが書込まれることを防止することができるデータ入力バッファ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
このような目的を達成するため、本発明によるデータ入力バッファ回路は、書込イネーブル信号WE及びチップ選択信号CSを合成した書込制御信号WECSと外部の第１データパッドに入力された第１データ信号DIN11とを否定論理和する第１ＮＯＲゲートと、該第１ＮＯＲゲートからの出力信号を反転させて第１データ制御信号DINT11を出力する第１インバータと、前記第１データ制御信号DINT11の遷移を検出して第１データ遷移検出信号DTD11を出力する第１データ遷移検出部と、を備えた第１基本データ入力バッファ回路と；該第１基本データ入力バッファ回路と同様に構成され第２〜第ｎデータ信号DIN12〜DIN1nがそれぞれ入力されて第２〜第ｎデータ制御信号DINT12〜DINT1nを出力する第２〜第ｎ基本データ入力バッファ回路と；上記の第１〜第ｎ基本データ入力バッファ回路の各第１〜第ｎデータ遷移検出部からそれぞれ出力された第１〜第ｎデータ遷移検出信号DTD11〜DTD1nを合成するデータ遷移検出信号合成部と；を備えたデータ入力バッファ回路において、前記データ遷移検出信号合成部からの出力信号を所定時間だけ遅延させて第１伝送制御信号DTDSUMDを出力する第１遅延部と、前記第１伝送制御信号ＤＴＤＳＵＭＤと前記書込イネーブル信号ＷＥ及び前記チップ選択信号ＣＳにより得られた第２伝送制御信号ＷＤＳＰとにより制御され、前記第１〜第ｎデータ制御信号DINT11〜DINT1nを前記書込制御信号WECSのイネーブル区間で遷移された状態に維持する第１〜第ｎデータ維持部とを包含して構成する。
【００１０】
そして、本発明の特徴的な構成要素の一つである上記の第１〜第ｎデータ維持部は、第１伝送制御信号DTDSUMDとその信号を反転させた信号とにより制御され前記データ制御信号DINT11を選択して伝送する第１伝送ゲートと、該第１伝送ゲートから伝送された信号をラッチする第１ラッチ部と、第２伝送制御信号WDSPとその信号を反転させた信号とにより制御され前記第１ラッチ部によりラッチされた信号を選択して伝送する第２伝送ゲートと、該第２伝送ゲートから伝送された信号をラッチする第２ラッチ部と、該第２ラッチ部によりラッチされた信号を順次反転させて入力データ信号DATAIN1nとして出力する第４インバータ及び第５インバータと、を包含して構成される。
【００１１】
このとき、前記送制御信号WDSPは、制御信号発生部から出力される短いパルス信号であるものとする。
【００１２】
また、本発明のもう一つの特徴的な構成要素である上記の前記第２伝送制御信号発生部は、書込イネーブル信号WE及びチップ選択信号CSを否定論理積する第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートからの出力信号を遅延させて反転する第４遅延部と、前記第２ＮＡＮＤゲートからの出力信号と前記第４遅延部からの出力信号とを否定論理積して前記第２伝送制御信号WDSPを出力する第３ＮＡＮＤゲートと、を包含して構成される。
【００１３】
また、前記第１〜第ｎ基本データ入力バッファ回路の数は、チップの入出力ピンの個数に従って決定されるものとする。
また、上記のような目的を達成するため、本発明の別の側面によるデータ入力バッファ回路は、データ信号（ＤＩＮＴ１）の遷移をそれぞれ検出するそれぞれのデータ遷移検出部（１２１）と、それぞれの前記データ遷移検出部の出力を合成するデータ遷移検出信号合成部（３００）と、書込イネーブル信号（ＷＥ）及びチップ選択信号（ＣＳ）を合成して生成された第１制御信号（ＷＥＣＳ）によって制御されたそれぞれの前記データ信号を、前記データ遷移検出信号合成部の出力を遅延した第２制御信号（ＤＴＤＳＵＭＤ）と第３制御信号（ＷＤＳＰ）とに応答してそれぞれラッチした後出力するそれぞれのデータ維持部（１０１〜１０ｎ）と、を含み、それぞれの前記データ維持部は、前記第２制御信号（ＤＴＤＳＵＭＤ）と前記第１制御信号（ＷＥＣＳ）に応答して前記書込イネーブル信号がディスエーブルされる区間で前記データ信号が遷移してもそれぞれの前記データ維持部へ前記データ信号が入力されないようにしつつ、遷移前の前記データ信号をそのまま維持することを特徴とする。
そして、上記のデータ維持部のぞれぞれは、前記第２制御信号（ＤＴＤＳＵＭＤ）とその信号を反転させた信号とに応じて前記データ信号を伝達するための第１伝送ゲートと、前記第１伝送ゲートによって伝送された信号をラッチするための第１ラッチ部と、前記第３制御信号（ＷＤＳＰ）とその信号を反転させた信号とに応答して前記第１ラッチ部の出力を伝達するための第２伝送ゲートと、前記第２伝送ゲートによって伝送された信号をラッチするための第２ラッチ部と、を含む。
このとき、前記第３制御信号（ＷＤＳＰ）は、制御信号発生部から発生される短いパルス信号であるものとする。また、前記制御信号発生部は、前記書込イネーブル信号及びチップ選択信号を否定論理積する第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートからの出力信号を遅延させて反転する遅延部と、前記第１ＮＡＮＤゲートからの出力信号と前記遅延部からの出力信号とを否定論理積する第２ＮＡＮＤゲートと、を含む。
また、前記データ維持部及びデータ遷移検出部を含む基本回路の数は、チップの入出力ピンの個数に従って決定されるものとする。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面に基づいて詳細に説明する。本発明によるデータ入力バッファ回路は、図１に示したように、書込イネーブル信号WE及びチップ選択信号CSが合成された書込制御信号WECSと外部の第１データパッドに入力された第１データ信号DIN11とを否定論理和する第１ＮＯＲゲートNOR101と、該第１ＮＯＲゲートNOR101からの出力信号を反転させて第１データ制御信号DINT11を出力する第１インバータINV101と、前記第１データ制御信号DINT11を前記書込制御信号WECSのイネーブル区間で遷移された状態に維持し第１入力データ信号DATAIN11として出力する第１データ維持部111と、前記第１データ制御信号DINT11の遷移を検出して第１データ遷移検出信号DTD11を出力する第１データ遷移検出部121と、を備えた第１基本データ入力バッファ回路101と；該第１基本データ入力バッファ回路101と同様に構成されており第２〜第ｎデータ信号DIN12〜DIN1nがそれぞれ入力され第２〜第ｎデータ制御信号DINT12〜DINT1nを出力する第２〜第ｎ基本データ入力バッファ回路102〜10nと；上記の第１〜第ｎ基本データ入力バッファ回路101〜10nにおける第１〜第ｎデータ遷移検出部121〜12nから出力された第１〜第ｎデータ遷移検出信号DTD11〜DTD1nを合成するデータ遷移検出信号合成部300と；該データ遷移検出信号合成部300の出力を遅延させて第１伝送制御信号DTDSUMDを出力する第１遅延部DE101と；を包含して構成されている。なお、前記基本データ入力バッファ回路101〜10nの個数は、チップの入出力ピンの個数ｎに従って決定される。
【００１５】
そして、前記第1データ維持部111は、図２に示したように、前記データ遷移検出信号合成部300から出力した合成信号DTDSUMを前記第１遅延部DE101により遅延させた第１伝送制御信号DTDSUMDと該第１伝送制御信号DTDSUMDを第２インバータINV102により反転させた信号とにより制御され前記第１データ制御信号DINT11を選択して伝送する第１伝送ゲートTG101と、該第１伝送ゲートTG101から伝送された信号をラッチする第１ラッチ部LAT1と、第２伝送制御信号WDSPと該第２伝送制御信号WDSPを第3インバータINV103により反転させた信号とにより制御され前記第1ラッチ部LAT1がラッチした信号を選択して伝送する第２伝送ゲートTG102と、該第２伝送ゲートTG102から伝送された信号をラッチする第２ラッチ部LAT2と、該第２ラッチ部LAT2がラッチした信号を順次反転させて第１入力データ信号DATAIN11として出力する第４インバータINV104及び第５インバータINV105と、を包含して構成されている。
【００１６】
なお、図１に示した前記第２〜第ｎ基本データ入力バッファ回路102〜10nにおいても、第２〜第ｎデータ維持部112〜11n（図示省略）は、それぞれ前記第１データ維持部111と同様に、第２〜第ｎデータ制御信号DINT12〜DINT1nが入力され第２〜第ｎ入力データ信号DATAIN12〜DATAIN1nを出力するように構成されている。
【００１７】
また、前記第１データ遷移検出部121は、図３に示したように、第１データ制御信号DINT11を反転させる第６インバータINV106と、該第６インバータINV106からの出力信号を所定時間遅延させる第２遅延部DE102と、該第２遅延部DE102からの出力信号を反転させる第７インバータINV107と、前記第２遅延部DE102からの出力信号とその信号を前記第７インバータINV107により反転させた信号とにより制御されており前記第１データ制御信号DINT11又はその信号を反転させた信号をそれぞれ選択して伝送する第３伝送ゲートTG103及び第４伝送ゲートTG104と、上記の第３伝送ゲートTG103及び第４伝送ゲートTG104からの出力信号を反転させる第８インバータINV108と、ゲートに前記第８インバータINV108からの出力信号が印加されてソースに接地電圧VSSが接続されてドレインから前記第１データ遷移検出信号DTD11が出力する第１ＮＭＯＳトランジスタNM101と、を包含して構成されている。
【００１８】
なお、図１に示した前記第２〜第ｎ基本データ入力バッファ回路102〜10nにおいいても、第２〜第ｎデータ遷移検出部122〜12n（図示省略）は、それぞれ前記第１データ遷移検出部121と同様に、第２〜第ｎデータ制御信号DINT12〜DINT1nの遷移を検出し第２〜第ｎデータ遷移検出信号DTD12〜DTD1nを出力するように構成されている。
【００１９】
次に、前記データ遷移検出信号合成部300は、図４に示したように、電源電圧VCCと接地電圧VSSの間に直列に接続されており共通に接続されたドレインに前記第１〜第ｎデータ遷移検出信号DTD11〜DTD1nがそれぞれ印加される第1ＰＭＯＳトランジスタPM101及び第２ＮＭＯＳトランジスタNM102と、該第1ＰＭＯＳトランジスタPM101と並列に接続された第２〜第４ＰＭＯＳトランジスタPM102〜PM104と、チップ選択信号CSを反転させ前記第２ＮＭＯＳトランジスタNM102及び第３ＰＭＯＳトランジスタPM103のそれぞれのゲートにその反転させた信号を印加する第９インバータINV109と、前記第１〜第４ＰＭＯＳトランジスタPM101〜PM104及び第２ＮＭＯＳトランジスタNM102の共通に接続されたドレインの電圧を反転させて前記第４ＰＭＯＳトランジスタPM104のゲートに印加する第１０インバータINV110と、該第１０インバータINV110からの出力を反転する第１１インバータINV111と、該第１１インバータINV111からの出力を所定時間遅延させる第３遅延部DE103と、該第３遅延部DE103からの出力と前記第１１インバータINV111からの出力とを否定論理和する第２ＮＯＲゲートNOR102と、該第２ＮＯＲゲートNOR102からの出力信号と前記チップ選択信号CSとを否定論理積して前記第１ＰＭＯＳトランジスタPM101及び第２ＰＭＯＳトランジスタPM102のそれぞれのゲートに出力する第１ＮＡＮＤゲートND101と、前記第１〜第４ＰＭＯＳトランジスタPM101〜PM104及び第２ＮＭＯＳトランジスタNM102の共通に接続されたドレインの電圧を反転させてデータ遷移検出信号の合成信号DTDSUMを出力する第１２インバータINV112と、を包含して構成されている。
【００２０】
そして、前記各データ維持部111〜11nにおいて、図２に示した第３インバータINV103及び第２伝送ゲートTG102に入力される第２伝送制御信号WDSPを生成する制御信号発生部400は、図５に示したように、書込イネーブル信号WE及びチップ選択信号CSを否定論理積する第２ＮＡＮＤゲートND102と、該第２ＮＡＮＤゲートND102からの出力信号を遅延し反転させて出力する第４遅延部DE104と、前記第２ＮＡＮＤゲートND102からの出力信号と前記第４遅延部DE104からの出力信号とを否定論理積して第２伝送制御信号WDSPを出力する第３ＮＡＮＤゲートND103と、を包含して構成されている。
【００２１】
以下、このように構成された本発明によるデータ入力バッファ回路の動作について、図６及び図７を用いて説明する。まず、図1に示したように、外部の第１データ入力パッドに第１データ信号DIN11（図７（Ａ）参照）が入力されると、前記第１ＮＯＲゲートNOR101により前記第１データ信号DIN11と書込制御信号WECS（図７（Ｂ）参照）とが否定論理和された後、第１インバータINV101により反転されて第１データ制御信号DINT11（図７（Ｃ）参照）が生成する。
【００２２】
次に、図３に示した第１データ遷移検出部121は、前記第1データ制御信号DINT11の遷移を検出して、第１データ遷移検出信号DTD11（図７（Ｄ）参照）を出力する。また、前記第２〜第ｎ基本データバッファ回路102〜10nにおける第２〜第ｎデータ遷移検出部122〜12n（図１に図示せず）についても、それぞれ前記第１データ遷移検出部121と同様に、第２〜第ｎデータ制御信号DINT12〜DINT1nの遷移を検出し第２〜第ｎデータ遷移検出信号DTD12〜DTD1n（図７に図示せず）を出力する。
【００２３】
すると、図４に示したデータ遷移検出信号合成部300は、前記各第1〜第nデータ遷移検出信号DTD11〜DTD1nを合成して、データ遷移検出信号の合成信号DTDSUM（図７（Ｅ）参照）を出力する。
【００２４】
このとき、前記データ遷移検出信号の合成信号DTDSUMは、図１に示した前記第１遅延部DE101により所定時間Ｔdだけ遅延され図２に示した第１データ維持部111の第1伝送ゲートTG101を制御するための第1伝送制御信号DTDSUMD（図７（Ｆ）参照）として出力される。
【００２５】
よって、前記第１伝送制御信号DTDSUMDの立ち上がり（Rising edge）において、図２に示した前記第１データ維持部111の第１伝送ゲートTG101がターンオンして前記第１ラッチ部LAT1に前記第１データ制御信号DINT11が伝送されると、該第１ラッチ部LAT1は、前記第１データ制御信号DINT11をラッチする。
【００２６】
次に、図５に示した制御信号発生部400から出力された図２に示した制御信号WDSP（図７（Ｇ）参照）の立ち下がりにおいて、前記第１データ維持部111の第２伝送ゲートTG102がターンオンして第２ラッチ部LAT2に前記第１ラッチ部LAT1がラッチした前記第1データ制御信号DINT11が伝送されると、書込イネーブル信号WEがローレベルに遷移し書込ディスエーブル状態になっても前記第２ラッチ部LAT2は、前記第１データ制御信号DINT11を遷移せずに以前のラッチした状態をそのまま維持する。
【００２７】
即ち、図５に示したように、前記第２伝送制御信号WDSPは、前記書込イネーブル信号WE（図６（Ａ）参照）とチップ選択信号CS（図６（Ｂ）参照）とが第２ＮＡＮＤゲートND102により否定論理積されて出力された信号Ａ（図６（Ｃ）参照）と、該信号Ａが第４遅延部DE104により所定時間Ｔdoだけ遅延、反転されて出力された信号Ｂ（図６（Ｄ）参照）とが第３ＮＡＮＤゲートND103により否定論理積された信号であり、前記第４遅延部DE104の所定時間Tdoだけの短いパルス幅を有する信号である。
【００２８】
そして、前記第２ラッチ部LAT2によりラッチされた信号は、図２に示したように、第４インバータINV104及び第５インバータINV105により安定化されて第１入力データ信号DATAIN11として出力され、該第１入力データ信号DATAIN11（図７（Ｈ）参照）は、書込制御信号WECSの書込イネーブル状態において遷移された状態を書込ディスエーブル状態においてもそのまま維持することができるので、書込動作を行うとき、充分なデータホールド時間tDHを確保することができる。
【００２９】
【発明の効果】
以上説明したように、本発明によるデータ入力バッファ回路は、第１〜第ｎデータ制御信号を前記書込制御信号のイネーブル区間で遷移された状態に維持する第１〜第ｎデータ維持部と、データ遷移検出信号合成部からの出力信号を所定時間だけ遅延させて第１伝送制御信号を出力する第１遅延部とを包含して構成したことにより、データ信号が書込イネーブル区間において遷移された状態を書込ディスエーブル区間においても維持して、書込ディスエーブル区間におけるデータ信号の遷移により発生する電力の消耗を減少させることができ、充分なデータホールド時間のマージンを確保し正確なデータの読込み及び書込みができる。また、書込制御信号がディスエーブルされるときにおいて入力データ信号が遷移しないので電力の消耗を低減することができ、書込イネーブル区間で入力されたデータ信号が書込ディスエーブル区間においてもラッチされているので充分なデータホールド時間のマージンを確保して不必要なデータが書込まれることを防止し書込動作を安定させることができる。
【図面の簡単な説明】
【図１】本発明によるデータ入力バッファ回路を示したブロック図である。
【図２】図１のデータ維持部の内部構成を示した回路図である。
【図３】図１のデータ遷移検出部の内部構成を示した回路図である。
【図４】図１のデータ遷移検出信号合成部の内部構成を示した回路図である。
【図５】本発明における制御信号発生部を示した回路図である。
【図６】上記制御信号発生部の動作を示したタイミング図である。
【図７】本発明によるデータ入力バッファ回路の動作を示したタイミング図である。
【図８】従来のデータ入力バッファ回路を示したブロック図である。
【図９】図８のデータ遷移検出部の内部構成を示した回路図である。
【図１０】図８のデータ遷移検出信号合成部の内部構成を示した回路図である。
【図１１】従来のデータ入力バッファ回路の動作を示したタイミング図である。
【符号の説明】
101〜10n：第１基本データ入力バッファ回路〜第ｎ基本データ入力バッファ回路
111〜11n：第１データ維持部〜第ｎデータ維持部
121〜12n：第１データ遷移検出部〜第ｎデータ遷移検出部
300：データ遷移検出信号合成部
400：制御信号発生部
DE101〜DE104：第１遅延部〜第４遅延部
NOR101，NOR102：第１ＮＯＲゲート、第２ＮＯＲゲート
INV101〜INV112：第１インバータ〜第１２インバータ
TG101〜TG104：第１伝送ゲート〜第４伝送ゲート
LAT1，LAT2：第１ラッチ部、第２ラッチ部
NM101，NM102：第１ＮＭＯＳトランジスタ，第２ＮＭＯＳトランジスタ
PM101〜PM104：第１ＰＭＯＳトランジスタ〜第４ＰＭＯＳトランジスタ
ND101〜ND103：第１ＮＡＮＤゲート〜第３ＮＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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