(57)【特許請求の範囲】
【請求項１】
相補な第１および第２の信号の振幅が規定値より大きいか否かを検出する微小信号検出回路を備え、
前記微小信号検出回路は、
前記第１および第２の信号を受け、互いに逆方向に変化する第３の信号および第４の信号を出力する信号変換部を含み、
前記信号変換部は、
前記第３の信号の中心電位を前記第１および第２の信号の中心電位よりも前記規定値だけシフトさせ、前記第４の信号の振幅の中心電位を前記第１および第２の信号の中心電位よりも前記規定値だけ前記第３の信号と逆方向にシフトさせ、
前記第３および第４の信号に応じ、前記第３および第４の信号の周期ごとに、前記振幅が前記規定値よりも大きい状態が生じているか否かを検出する検出部をさらに含む、半導体装置。
【請求項２】
前記検出部から出力される検出信号を受け、前記振幅が前記規定値より大きいことを前記検出信号が示す場合に、第１および第２の信号によって与えられるデータを処理する処理部をさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記信号変換部には、第１の定電位と、前記第１の定電位に対して前記規定値だけ電位が異なる第２の定電位がさらに印加され、
前記第２の信号および前記第２の定電位の一方と前記第１の信号との第１の電位差に応じ、互いに逆方向に変化する第１および第２の中間信号を出力する第１の変換部と、
前記第２の信号および前記第２の定電位の他方と前記第１の定電位との第２の電位差に応じ、互いに逆方向に変化する第３および第４の中間信号を出力する第２の変換部と、
前記第１および第３の中間信号に応じ、出力する前記第３の信号の電位と前記第１および第２の信号の中心電位との電位差の値を、前記第１の電位差の値と前記第２の電位差の値との和に設定する第３の変換部と、
前記第２および第４の中間信号に応じ、出力する第４の信号の電位と前記第１および第２の信号の中心電位との電位差の値を、前記第１の電位差の値と前記第２の電位差の値との和に設定する第４の変換部とを有する、請求項１に記載の半導体装置。
【請求項４】
前記第１および第２の変換部の各々は、
電源ノードから第１のノードに向けて、第１の定電流が流れる第１の電流源と、
電源ノードから第２のノードに向けて、第２の定電流が流れる第２の電流源と、
前記第１のノードと第２のノードとの間に接続される第１の抵抗と、
対応する２つの入力のうちの一方がゲートに入力され、前記第１のノードにソースが接続され、第３のノードにドレインが接続され、前記対応する２つの入力の電位差に応じて変化する第１の電流が流れる第１のＰチャネルＭＯＳトランジスタと、
前記第３のノードにドレインおよびゲートが接続され、ソースが接地ノードに接続されて前記第１の電流が流れる第１のＮチャネルＭＯＳトランジスタと、
前記対応する２つの入力のうちの他方がゲートに入力され、前記第２のノードにソースが接続され、第４のノードにドレインが接続され、前記対応する２つの入力の電位差に応じて前記第１の電流と逆方向に変化する第２の電流が流れる第２のＰチャネルＭＯＳトランジスタと、
前記第４のノードにドレインおよびゲートが接続され、ソースが接地ノードに接続され、前記第２の電流が流れる第２のＮチャネルＭＯＳトランジスタとを有し、
前記第３および第４のノードからは、前記第１および第２の電流に応じた２つの中間信号がそれぞれ出力され、
前記第３および第４の変換部の各々は、
信号を出力する第５のノードと電源ノードとの間に接続される第２の抵抗と、
前記第５のノードにドレインが接続され、ソースが接地ノードに接続され、ゲートに入力される中間信号に応じて前記第１または第２の電流と等しい電流が流れる第３のＮチャネルＭＯＳトランジスタと、
前記第５のノードにドレインが接続され、ソースが接地ノードに接続され、ゲートに入力される中間信号に応じて前記第１または第２の電流と等しい電流が流れる第４のＮチャネルＭＯＳトランジスタとを有する、請求項３に記載の半導体装置。
【請求項５】
前記検出部は、
前記第３の信号と前記第４の信号との電位差を増幅する差動増幅回路と、
前記差動増幅回路の出力に応じ、前記第３および第４の信号の周期ごとに、電位レベルが第１の電位レベルか第２の電位レベルかのいずれかである検出信号を出力する検出信号出力回路とを有し、
前記検出信号出力回路は、前記第３および第４の信号の電位差の最大値が前記規定値より大きいことを前記差動増幅回路の出力が示す場合には、前記検出信号の電位レベルを前記第１の電位レベルに設定し、前記第３および第４の信号の振幅の最大値が前記規定値以下であることを示す場合には、前記検出信号の電位レベルを前記第２の電位レベルに設定する、請求項３に記載の半導体装置。
【請求項６】
前記第１の変換部には、前記第１および第２の信号が入力され、
前記微小信号検出回路は、
前記第１および第２の中間信号に応じてデータ信号を出力するデータ信号出力回路をさらに含み、
前記半導体装置は、
前記検出部から出力される検出信号を受け、前記振幅が前記規定値より大きいことを前記検出信号が示す場合に、前記データ信号に応じて処理を行なう処理部をさらに備える、請求項３に記載の半導体装置。
【請求項７】
前記微小信号検出回路は、
前記第１および第２の信号に応じてデータ信号を出力するデータ信号出力回路をさらに含み、
前記半導体装置は、
前記検出部から出力される検出信号を受け、前記振幅が前記規定値より大きいことを前記検出信号が示す場合に、前記データ信号に応じて処理を行なう処理部をさらに備える、請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、高速データ通信においてデータ受信側に用いられる半導体装置に関する。
【背景技術】
【０００２】
通信分野（特に高速デジタル信号の通信）において、データ送信あるいはデータ受信を行なう半導体装置は一般的にクロック信号に基づいて各種の処理を行なっている。送信側の半導体装置と受信側の半導体装置の間で通信処理を正常に行なうには互いのクロック信号を同期させる必要がある。クロック信号を同期させるため、各半導体装置間でクロック信号を独立した状態でデータの送受信を行なわず、送信データ列にクロック信号を重畳させた信号を送受信するという方法がある。
【０００３】
この方法が用いられる場合、送受信するデータがない場合にも、通信が正常に実行されていることを確認するための特定のデータ列の信号を送受信することが規定されている。「特定のデータ列」とは、たとえば「０」が並んだデータである。
【０００４】
受信側の半導体装置では、通信が正常でない状態を検知する必要がある。通信が正常でない状態とは、たとえば送信側の半導体装置が伝送線に未接続の状態や、伝送線が断線した状態、あるいは送信側の装置が故障した状態などである。よって、受信側の半導体装置には、入力された信号の振幅と規定値とを比較し、振幅が規定値以下であることに応じて通信が正常状態でないことを検出する回路が一般的に設けられている。
【０００５】
たとえば、特開２０００−８３０６９号公報（特許文献１）では、相補信号線対と、この相補信号線対間の電位差を検知する入力回路とを設けることにより、低ノイズ、低消費電力の伝送方式を実現することができる信号伝送回路が開示されている。
【特許文献１】特開２０００−８３０６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１５は、特開２０００−８３０６９号公報（特許文献１）に開示される入力回路を説明する図である。図１５を参照して、受信側装置における入力回路１３０は、信号ＤＴｒ，ＤＢｒからなる相補信号を受け取り、信号ＤＴ１を論理回路１４０に送る。入力回路１３０は受信検知回路１３１と入力バッファ１３２とを含む。入力バッファ１３２は受信検知回路１３１からの受信信号ＡＣＴに同期して相補信号を取り込む。
【０００７】
受信検知回路１３１は受信信号ＡＣＴを生成するため、２つのＮチャネルＭＯＳトランジスタＭ１Ｔ，Ｍ１Ｂおよびトランジスタ導通検知回路３１０とを含む。ＮチャネルＭＯＳトランジスタＭ１Ｔ，Ｍ１Ｂのソースおよびゲートは互いにたすきがけに接続されている。待機時には、ＮチャネルＭＯＳトランジスタＭ１Ｔ，Ｍ１Ｂのいずれも非導通状態にある。なお、ＮチャネルＭＯＳトランジスタＭ１Ｔ，Ｍ１Ｂのドレインはトランジスタ導通検知回路３１０を介して高電位ＶＨに接続しており、ソース・ドレイン関係が逆転することはない。
【０００８】
データ受信の際に相補信号線対が待機状態から送信状態に遷移すると、ＮチャネルＭＯＳトランジスタＭ１Ｔ，Ｍ１Ｂのいずれか一方が導通状態となり、トランジスタ導通検知回路３１０がこれを検知して受信信号ＡＣＴを生成する。
【０００９】
なお、相補信号線対では、一方の信号線の電位が立ち上がると他方の信号線電位は立ち下がる。このため高周波信号に対する応答を速くできる。また信号線が長くなることで一方の信号線に電磁ノイズが生じても、他方の信号線によりこのノイズを相殺することができる。
【００１０】
図１６は、図１５のトランジスタ導通検知回路３１０の具体例を示す図である。図１６を参照して、カレントミラー回路を構成する２つのＰチャネルＭＯＳトランジスタの一方のドレインがＮチャネルＭＯＳトランジスタＭ１Ｔ，Ｍ１Ｂのドレインに接続される。信号ＤＴｒ，ＤＢｒが同電位でありＮチャネルＭＯＳトランジスタＭ１Ｔ，Ｍ１Ｂがいずれも非導通状態の時には、ソースの電位が電位ＶＬであり、ゲートの電位が電位ＶＢであるＮチャネルＭＯＳトランジスタ３１１を流れる電流が小さくなるようにノードＮ１の電位は低下する。この結果、受信信号ＡＣＴはＬ（論理ロー）レベルである。信号ＤＴｒ，ＤＢｒがそれぞれ電位ＶＨ，ＶＬになり、ＮチャネルＭＯＳトランジスタＭ１Ｔ，Ｍ１Ｂのいずれかが導通状態の時にはノードＮ１の電位は上昇する。この結果、受信信号ＡＣＴはＨ（論理ハイ）レベルである。
【００１１】
なお、遅延回路Ｄ１およびＡＮＤ回路ＡＮＤ１は一定時間以上、ノードＮ１の電位レベルがＨレベルとなった場合に、受信信号ＡＣＴをＨレベルに遷移させるように作用し、ショットノイズを除去する働きをする。
【００１２】
しかしながら図１５に示す入力回路１３０では微小な振幅の信号ＤＴｒ，ＤＢｒの変化を直接検出する。このため、通信速度が高速化された場合に相補信号の変化を検出しようとすれば以下のような課題が生じ得る。
【００１３】
まず、ノードＮ１の電位レベルの切換を速くするため、ＮチャネルＭＯＳトランジスタＭ１Ｔ，Ｍ１Ｂの各々においてソースとドレインとの間のインピーダンスを低くしなければならない。インピーダンスを低くするとＮチャネルＭＯＳトランジスタＭ１Ｔ，Ｍ１Ｂの導通時に相補信号線対の中心電位が共に電位ＶＨ側に上昇しやすくなる。よって入力されるデータが破壊される可能性がある。
【００１４】
さらに、ＮチャネルＭＯＳトランジスタＭ１Ｔ，Ｍ１Ｂのソースおよびゲートは互いにたすきがけに接続されている。よって、ソースとドレインとの間のインピーダンスを低くしてもノードＮ１の電位レベルを切換えるにはある程度の時間が必要になる。
【００１５】
また、微小な振幅の信号に応じてトランジスタＭ１Ｔ，Ｍ１Ｂを導通させるにはトランジスタＭ１Ｔ，Ｍ１Ｂのしきい値電圧を下げる必要がある。しかし、しきい値電圧を下げるためにはトランジスタＭ１Ｔ，Ｍ１Ｂのチャネル領域に追加のイオン注入を行なう等の余分な製造工程が必要になり、コストが上昇する。
【００１６】
本発明の目的は、微小な信号の入力を高速に検知することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１７】
本発明は要約すれば、半導体装置であって、相補な第１および第２の信号の振幅が規定値より大きいか否かを検出する微小信号検出回路を備える。微小信号検出回路は、第１および第２の信号を受け、互いに逆方向に変化する第３の信号および第４の信号を出力する信号変換部を含む。信号変換部は、第３の信号の中心電位を第１および第２の信号の中心電位よりも規定値だけシフトさせ、第４の信号の振幅の中心電位を第１および第２の信号の中心電位よりも前記規定値だけ前記第３の信号と逆方向にシフトさせる。微小信号検出回路は、第３および第４の信号に応じ、第３および第４の信号の周期ごとに、振幅が規定値より大きい状態が生じているか否かを検出する検出部をさらに含む。
【発明の効果】
【００１８】
本発明の半導体装置によれば、相補な第１、第２の信号の中心電位を規定値だけシフトさせた第３，第４の信号に応じて第１、第２の信号の振幅が規定値より大きいか否かを検出することにより、微小な振幅の信号の入力を高速に検知することが可能になる。
【発明を実施するための最良の形態】
【００１９】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２０】
［実施の形態１］
図１は、本発明の半導体装置の構成例を示す図である。図１を参照して、半導体装置１００は、たとえば通信分野や電算機等において使用され、高速（たとえばギガビット／秒級以上の速度）でデータ伝送を行なうインターフェース装置の受信部に内蔵される。このように高速でデータ伝送を行なうインターフェースの規格としては、たとえばＰＣＩ−Ｅｘｐｒｅｓｓが挙げられる。
【００２１】
半導体装置１００は相補信号線対２を伝送する信号Ｓ１，Ｓ２の入力を検出する入力検出回路４と、入力検出回路４の検出結果に応じて動作する処理部６とを含む。相補信号線対２は信号Ｓ１，Ｓ２をそれぞれ伝送する信号線Ｌ１，Ｌ２からなる。
【００２２】
信号Ｓ１，Ｓ２は相補に変化する。入力検出回路４は本発明における「微小信号検出回路」に相当し、相補信号線対２における信号Ｓ１，Ｓ２の振幅が規定値より大きいか否かを検出する。なお入力検出回路４は検出結果を示す検出信号を出力する。
【００２３】
処理部６は、検出信号を受けるとともに、相補信号線対２から信号Ｓ１，Ｓ２を受ける。信号Ｓ１，Ｓ２は処理部６が内蔵する入力バッファ（図示せず）に送られる。検出信号が信号Ｓ１，Ｓ２の振幅が規定値より大きいことを示す場合に、処理部６は信号Ｓ１，Ｓ２によって与えられるデータを処理する。また、通信が異常である、すなわち信号Ｓ１，Ｓ２が入力されていないことを入力検出回路４が検出した場合、処理部６は検出信号に応じ、たとえば送信側に再送信を指示したり、接続される表示装置（図示せず）に通信異常を示すメッセージを表示させたりする。処理部６が検出信号に応じて動作を適切に切換えることにより、半導体装置１００は信号Ｓ１，Ｓ２の受信状況に応じて最適な処理を実行できる。
【００２４】
図２は、図１の入力検出回路４の構成を示す図である。図２を参照して、入力検出回路４は信号Ｓ１と信号Ｓ２を受け、互いに逆方向に変化する信号Ｓ３，Ｓ４を出力する信号変換部１１と、信号Ｓ３，Ｓ４に応じ、信号Ｓ３，Ｓ４の周期ごとに、信号Ｓ１，Ｓ２の振幅が信号変換部１１に印加される定電位ＶＲ１と定電位ＶＲ２との電位差ＶＲよりも大きい状態が生じているか否かを検出する検出部１２とを備える。信号Ｓ３は信号Ｓ１，Ｓ２の中心電位よりも電位差−ＶＲ／２だけシフトし、信号Ｓ４の中心電位は信号Ｓ１，Ｓ２の中心電位よりも電位差＋ＶＲ／２だけシフトしている。信号Ｓ３，Ｓ４の電位差がＳ１，Ｓ２の電位差よりも大きくなることにより、信号Ｓ３，Ｓ４の変化に基づいて信号Ｓ１，Ｓ２の入力を高速に検知することができる。なお電位差ＶＲの値は本発明における「規定値」に相当する。
【００２５】
なお入力検出回路４は信号線Ｌ１，Ｌ２にそれぞれ接続されるパッドＰＡ，ＰＢを介して信号Ｓ１，Ｓ２を受ける。また定電位ＶＲ１，ＶＲ２はたとえば図示しない定電位発生源から入力される。検出部１２は検出結果として信号ＩＤＥＴを図１の処理部６に送る。
【００２６】
信号変換部１１は変換回路２１〜２４を含む。変換回路２１は信号Ｓ１，Ｓ２を受けて信号Ｓ１１（第１の中間信号）と、信号Ｓ１２（第２の中間信号）とを出力する。信号Ｓ１１，Ｓ１２は信号Ｓ１と信号Ｓ２との電位差ＶＤＩＦＦに応じ、互いに逆方向に変化する。
【００２７】
変換回路２２は定電位ＶＲ１と、定電位ＶＲ２とを受け、出力側の電位を電位ＶＲ１１，ＶＲ１２に設定する。変換回路２２は変換回路と同様に、入力される２つの信号の電位差に応じて互いに逆方向に変化する２つの中間信号（第３および第４の中間信号）を出力する。ただし実施の形態１では定電位ＶＲ１，ＶＲ２が入力されるので、電位ＶＲ１１，ＶＲ１２は定電位である。
【００２８】
なお、電位差ＶＤＩＦＦ，ＶＲは本発明における「第１の電位差」および「第２の電位差」にそれぞれ相当する。
【００２９】
２つの入力の電位差に応じて変換回路２１，２２の各々には互いに逆方向に変化する第１および第２の電流が流れるが、言わば、変換回路２１，２２はこれら第１および第２の電流の値を変換回路２３，２４に伝達する役割を果たす。よって、図２では変換回路２１，２２を「Ｖ−Ｉ」回路（電圧／電流変換回路）として示す。
【００３０】
変換回路２３は信号Ｓ１１と電位ＶＲ１２とに応じ、出力する信号Ｓ３の電位と、信号Ｓ１と信号Ｓ２の中心電位との電位差の値を、電位差ＶＤＩＦＦの値と電位差ＶＲの値との和に設定する。変換回路２４は信号Ｓ１２と電位ＶＲ１１とに応じ、出力する信号Ｓ４の電位と、信号Ｓ１と信号Ｓ２の中心電位との電位差の値を、電位差ＶＤＩＦＦの値と電位差ＶＲの値との和に設定する。
【００３１】
なお、変換回路２３，２４は、言わば変換回路２１，２２から伝達された電流を加算し、加算後の電流を電位に変換する役割を果たす。図２では変換回路２３，２４を「Ｉ−Ｖ」回路（電流／電圧変換回路）として示す。このように電圧／電流変換回路と電流／電圧変換回路とを組み合わせることにより、信号Ｓ３，Ｓ４の電位を設定することが可能になる。
【００３２】
検出部１２は、信号Ｓ３と信号Ｓ４との電位差を増幅する差動増幅回路２５と、検出信号出力回路２６とを含む。検出信号出力回路２６は差動増幅回路２５から出力される信号Ｓ５に応じ、信号Ｓ３，Ｓ４の周期ごとに、電位レベルが第１の電位レベル（たとえば接地電位レベル）か、第２の電位レベル（たとえば、電源電位レベル）かのいずれかである信号ＩＤＥＴを出力する。信号ＩＤＥＴは上述の「検出信号」である。なお、第１の電位レベルを以後「Ｌレベル」と称し、第２の電位レベルを以後「Ｈレベル」と称する。
【００３３】
検出信号出力回路２６は、信号Ｓ３，Ｓ４間の電位差の最大値が電位差ＶＲの値（規定値）よりも大きいことを信号Ｓ５が示す場合には、信号ＩＤＥＴの電位レベルをＬレベルに設定し、信号Ｓ３，Ｓ４間の振幅の最大値が電位差ＶＲの値以下であることを示す場合には、信号ＩＤＥＴの電位レベルをＨレベルに設定する。信号Ｓ１，Ｓ２の振幅が規定値（電位差ＶＲの値）より大きい場合に信号Ｓ３，Ｓ４間の電位差の最大値が電位差ＶＲの値よりも大きくなる。よって、信号ＩＤＥＴはその電位レベルにより信号Ｓ１，Ｓ２の振幅が規定値（電位差ＶＲの値）より大きいか否かを示す。
【００３４】
また、差動増幅回路２５の入力インピーダンスが高いことで相補信号線対２の中心電位（信号Ｓ１，Ｓ２の中心電位）が共に電源電位に上昇することを防ぐことができる。よって入力データの破壊を防ぐことができる。
【００３５】
また、通信が正常な状態では、信号Ｓ１，Ｓ２の振幅が電位差ＶＲよりも大きくなる状態が信号Ｓ１，Ｓ２の周期ごとに発生する。差動増幅回路２５および検出信号出力回路２６により、信号Ｓ３，Ｓ４の周期ごとに振幅が規定値よりも大きい状態が生じているか否かが検出されることで、通信が正常に行なわれているか否かを検知することができる。
【００３６】
また、入力検出回路４（特に検出部１２）は図１５の入力回路１３０のようなＮチャネルＭＯＳトランジスタＭ１Ｔ，Ｍ１Ｂのソースおよびゲートが互いにたすきがけに接続された構成を有していない。よって信号Ｓ１，Ｓ２の入力の検知に要する時間を短くすることができる。
【００３７】
また、入力検出回路４では、回路を構成するＭＯＳトランジスタのしきい値電位を下げる等の余分な製造工程が不要になるのでコスト上昇を抑えることができる。
【００３８】
図３は、図２に示される各信号の波形図である。図３を参照して、通信が正常の場合における信号Ｓ１〜Ｓ５，ＩＤＥＴの波形、および信号Ｓ３に対する信号Ｓ４の電位差（図３においてＳ４−Ｓ３と示す）の変化が示される。なお、以後では信号Ｓ１，Ｓ２の１周期（時刻ｔ１〜時刻ｔ３の期間）における各信号の波形の変化について説明する。時刻ｔ３以後は時刻ｔ１〜時刻ｔ３の期間における各信号の波形の変化が繰り返されるので、時刻ｔ３以後の各信号の波形の変化の説明は繰り返さない。
【００３９】
信号Ｓ１，Ｓ２は電位Ｖｍａｘと電位Ｖｍｉｎとの間で変化する。信号Ｓ１，Ｓ２の電位は時刻ｔ１〜時刻ｔ２の期間には、それぞれＶｍｉｎ，Ｖｍａｘであり、時刻ｔ２〜時刻ｔ３の期間には、それぞれＶｍａｘ，Ｖｍｉｎである。なお、図３において電位差ＶＡ（電位差ＤＩＦＦの最大値）は電位Ｖｍａｘと電位Ｖｍｉｎとの差（Ｖｍａｘ−Ｖｍｉｎ）であり、信号Ｓ１，Ｓ２の振幅である。なお、本発明における「振幅」とは、信号の最大電位と最小電位との電位差を意味する。
【００４０】
また、電位Ｖｃｏｍは信号Ｓ１，Ｓ２の中心電位であり、Ｖｃｏｍ＝（Ｖｍａｘ＋Ｖｍｉｎ）／２である。このように本発明における「中心電位」とは、信号の最大電位と最小電位とのちょうど中間の電位を意味する。なお以下ではＶｃｏｍ＝０（Ｖ）として説明する。
【００４１】
さらに、図３では信号Ｓ１，Ｓ２の波形に重ねて定電位ＶＲ１，ＶＲ２を示す。具体例を示すとＶＡ＝３７．５（ｍＶ）であり、ＶＲ＝５０（ｍｖ）である。
【００４２】
信号Ｓ３，Ｓ４の電位は、時刻ｔ１〜時刻ｔ２の期間にはそれぞれ−（ＶＡ＋ＶＲ），ＶＡ＋ＶＲであり、時刻ｔ２〜時刻ｔ３の期間には、それぞれ（ＶＡ−ＶＲ），−（ＶＡーＶＲ）である。つまり、信号Ｓ３の振幅は電位差ＶＡに等しく、信号Ｓ３の中心電位は電位Ｖｃｏｍに対して電位差−ＶＲだけ異なる。同様に、信号Ｓ４の振幅は電位差ＶＡに等しく、信号Ｓ４の中心電位は電位Ｖｃｏｍに対して電位差ＶＲだけ異なる。
【００４３】
信号Ｓ３に対する信号Ｓ４の電位差（Ｓ４−Ｓ３）は、時刻ｔ１〜時刻ｔ２の期間には２ＶＡ＋２ＶＲであり、時刻ｔ２〜時刻ｔ３の期間には−２ＶＡ＋２ＶＲである。ＶＡ＞ＶＲであり、Ｖｃｏｍ＝０であるので２ＶＡ＋２ＶＲ＞Ｖｃｏｍ、−２ＶＡ＋２ＶＲ＜Ｖｃｏｍとなる。また、２ＶＡ＋２ＶＲ＞４ＶＲである。
【００４４】
差動増幅回路２５から出力される信号Ｓ５は時刻ｔ１〜時刻ｔ２の期間、電源電位ＶＤＤ（たとえば３．３Ｖ）となり、時刻ｔ１〜時刻ｔ２の期間には電位Ｖｍｉｎとなる。信号ＩＤＥＴは信号Ｓ５に応じ、電位ＶＨと電位ＶＬとの間で変化する。電位ＶＨはＨレベルの電位（たとえば電源電位ＶＤＤ）であり、電位ＶＬはＬレベルの電位（たとえば接地電位）である。電位ＶＨと電位ＶＬとの中間の電位である電位１／２（ＶＨ＋ＶＬ）を信号ＩＤＥＴのレベルの判定基準電位とする。信号Ｓ５の電位が電源電位ＶＤＤである期間、信号ＩＤＥＴはＬレベルである。なお、時刻ｔ２〜時刻ｔ３の期間には信号ＩＤＥＴのレベルはＬレベルのまま変化しない。
【００４５】
図４は、図２に示される各信号の別の波形図である。図４を参照して、通信が正常でない状態における各信号の波形が示される。「通信が正常でない状態」とは、たとえば送信側の半導体装置が伝送線に未接続の状態や、伝送線が断線した状態などである。
【００４６】
この場合、信号Ｓ１，Ｓ２の振幅は電位差ＶＡよりも小さくなる。図４では信号Ｓ１，Ｓ２の振幅が電位差ＶＲに等しい状態を示す。なお、図３と同様に、図４においても各信号の波形の説明は時刻ｔ１〜時刻ｔ３の期間についてのみ行ない、時刻ｔ３以後の各信号の変化については説明を繰り返さない。
【００４７】
この場合、信号Ｓ３，Ｓ４の電位は時刻ｔ１〜時刻ｔ２の期間にはそれぞれ−２ＶＲ，２ＶＲ（＝ＶＲ＋ＶＲ）であり、時刻ｔ２〜時刻ｔ３の期間にはともに０である。信号Ｓ３に対する信号Ｓ４の電位差（Ｓ４−Ｓ３）は時刻ｔ１〜時刻ｔ２の期間には４ＶＲであり、時刻ｔ２〜時刻ｔ３の期間には０になる。
【００４８】
差動増幅回路２５では時刻ｔ１〜時刻ｔ２の期間、電位差４ＶＲを増幅した信号Ｓ５を出力する。ただし、この場合、信号Ｓ５の電位は電源電位ＶＤＤよりも低い電位ＶＭとなる。また、時刻ｔ２〜時刻ｔ３の期間には信号Ｓ５の電位は０になる。
【００４９】
この電位ＶＭが検出信号出力回路２６に入力された場合、信号ＩＤＥＴの電位はＨレベルを示す電位ＶＨになる。図３と同様に時刻ｔ２〜時刻ｔ３の期間には信号ＩＤＥＴのレベルは変化しない。
【００５０】
次に、図２の入力検出回路４における主要な構成要素について回路例を示す。
図５は、図２の変換回路２１の回路例を示す図である。図５を参照して、変換回路２１は、電源ノードとノードＮ１との間に接続される電流源ＣＳ１と、電源ノードとノードＮ２との間に接続される電流源ＣＳ２と、ノードＮ１とノードＮ２との間に接続される抵抗３１とを含む。電流源ＣＳ１，ＣＳ２からはともに電流Ｉ１が流れる。
【００５１】
変換回路２１は、さらに、ノードＮ１にソースが接続され、ノードＮ３にドレインが接続され、ゲートに信号Ｓ１を受けるＰチャネルＭＯＳトランジスタ３２と、ドレインおよびゲートがノードＮ３に接続され、ソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ３３とを含む。ＰチャネルＭＯＳトランジスタ３２に電流ＩＰ１が流れることに応じ、ノードＮ３から信号Ｓ１１が出力される。
【００５２】
変換回路２１は、さらに、ノードＮ２にソースが接続され、ノードＮ４にドレインが接続され、ゲートに信号Ｓ２を受けるＰチャネルＭＯＳトランジスタ３４と、ドレインおよびゲートがノードＮ４に接続され、ソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ３５とを含む。ＰチャネルＭＯＳトランジスタ３４に電流ＩＮ１が流れることに応じ、ノードＮ４からは信号Ｓ１２が出力される。
【００５３】
なお、変換回路２２は信号Ｓ１に代えて定電位ＶＲ１が入力され、信号Ｓ２に代えて定電位ＶＲ２が入力され、信号Ｓ１１に代えて電位ＶＲ１１が出力され、信号Ｓ１２に代えて電位ＶＲ１２が出力される点で変換回路２１と異なるが、他の部分は同様であるので変換回路２２の構成に関する以後の説明は繰り返さない。
【００５４】
図６は、図５の変換回路２１の動作を説明するための図である。図６を参照して電位Ｖ１，Ｖ２，Ｖ１１，Ｖ１２は図５における信号Ｓ１，Ｓ２，Ｓ１１，Ｓ１２の電位を示す。
【００５５】
電流ＩＰ１，ＩＮ１の値は以下の式（１）〜（３）に示すように電位差（Ｖ１−Ｖ２）に応じて互いに逆方向に変化する。ここでＫは定数である。
【００５６】
ＩＰ１∝Ｋ（Ｖ２−Ｖ１）＋Ｉ１  …（１）
ＩＮ１∝Ｋ（Ｖ１−Ｖ２）＋Ｉ１  …（２）
ＩＰ１＋ＩＮ１＝２Ｉ１  …（３）
また、ＮチャネルＭＯＳトランジスタ３３，３５のしきい値電位をＶｔｈとすると、ＩＰ１，ＩＮ１は以下の式（４），（５）で一般的に表わされる。ここでβは、ＭＯＳトランジスタのゲート幅（チャネル幅）Ｗとゲート長（チャネル長）Ｌの比Ｗ／Ｌに比例する定数である。
【００５７】
ＩＰ１＝β（Ｖ１１−Ｖｔｈ）2  …（４）
ＩＮ１＝β（Ｖ１２−Ｖｔｈ）2  …（５）
式（４），（５）より電位Ｖ１１，Ｖ１２はそれぞれ以下の式（６），（７）の関係を満たす。
【００５８】
Ｖ１１＝｛β-1×ＩＰ１＋Ｖｔｈ｝1/2  …（６）
Ｖ１２＝｛β-1×ＩＮ１＋Ｖｔｈ｝1/2  …（７）
式（１），（６）より、信号Ｓ１１の電位Ｖ１１は電位差（Ｖ１−Ｖ２）に応じた電位となる。式（２），（７）より、信号Ｓ１２の電位Ｖ１２は電位差（Ｖ１−Ｖ２）に応じた電位となる。なお、電位Ｖ１１と電位Ｖ１２とは電位差（Ｖ１−Ｖ２）に対して互いに逆方向に変化する。
【００５９】
変換回路２２には図６の電位Ｖ１，Ｖ２に代えて定電位ＶＲ１，ＶＲ２がそれぞれ入力される。ＰチャネルＭＯＳトランジスタ３２，３４に流れる電流をそれぞれＩＲ１，ＩＲ２とする。式（１），（２）よりＩＲ１，ＩＲ２は以下の式（８），（９）で示される。
【００６０】
ＩＲ１∝Ｋ（ＶＲ２−ＶＲ１）＋Ｉ１  …（８）
ＩＲ２∝Ｋ（ＶＲ１−ＶＲ２）＋Ｉ１  …（９）
また、図２に示す電位ＶＲ１１，ＶＲ１２は式（６），（７）から、以下の式（１０），（１１）のように示される。
【００６１】
ＶＲ１１＝｛β-1×ＩＲ１＋Ｖｔｈ｝1/2  …（１０）
ＶＲ１２＝｛β-1×ＩＲ２＋Ｖｔｈ｝1/2  …（１１）
電流ＩＰ１，ＩＲ１は本発明における「第１の電流」に相当し、電流ＩＰ１，ＩＲ２は本発明における「第２の電流」に相当する。
【００６２】
図７は、電流ＩＰ１と電流ＩＮ１との関係を示す図である。図７を参照して、電流ＩＰ１，ＩＮ１は電位差（Ｖ１−Ｖ２）に対し、互いに逆方向に変化する。電位差（Ｖ１−Ｖ２）が０の時にＩＰ１＝ＩＮ１＝Ｉ１となる。また、電流ＩＲ１，ＩＲ２の値は一定値になる。なお図７では電流ＩＰ１，ＩＮ１と電流ＩＲ１，ＩＲ２とを重ねて示す。
【００６３】
図８は、図２の変換回路２３の回路例を示す図である。図８を参照して、変換回路２３は電源ノードとノードＮ１１との間に接続される抵抗４１と、ノードＮ１１にドレインが接続され、接地ノードにソースが接続され、ドレインに信号Ｓ１１を受けるＮチャネルＭＯＳトランジスタ４２と、ノードＮ１１にドレインが接続され、接地ノードにソースが接続され、ゲートに電位ＶＲ１２を受けるＮチャネルＭＯＳトランジスタ４３とを含む。ノードＮ１１からは信号Ｓ３が出力される。
【００６４】
変換回路２４には信号Ｓ１１に代えて信号Ｓ１２が入力され、電位ＶＲ１２に代えてＮチャネルＭＯＳトランジスタ４３のゲートに電位ＶＲ１１が印加され、信号Ｓ３に代えて信号Ｓ４が出力される点で変換回路２３と異なるが他の部分の構成は同様であるので以後の説明は繰り返さない。
【００６５】
ＮチャネルＭＯＳトランジスタ４２，４３に流れる電流をそれぞれＩＡ，ＩＢとする。また、各ＮチャネルＭＯＳトランジスタのしきい値電位はＮチャネルＭＯＳトランジスタ３３，３５のしきい値電圧に等しくＶｔｈである。このとき電流ＩＡはβ（Ｖ１１−Ｖｔｈ）2と表わされるので、電流ＩＰ１に等しい。同様に電流ＩＢはβ（ＶＲ１１−Ｖｔｈ）2と表わされるので電流ＩＲ２に等しい。
【００６６】
抵抗４１の抵抗値をＲとすると、信号Ｓ３の電位Ｖ３および信号Ｓ４の電位Ｖ４は以下の式（１２），（１３）のように示される。
【００６７】
Ｖ３＝ＶＤＤ−Ｒ１（ＩＡ＋ＩＢ）＝ＶＤＤ−Ｒ１（ＩＰ１＋ＩＲ２）  …（１２）
Ｖ４＝ＶＤＤ−Ｒ１（ＩＡ＋ＩＢ）＝ＶＤＤ−Ｒ１（ＩＮ１＋ＩＲ１）  …（１３）
すなわち変換回路２３は電流ＩＰ１と電流ＩＲ２とを加算する。同様に変換回路２４は電流ＩＮ１と電流ＩＲ１とを加算する。
【００６８】
式（１），（２），（８），（９）より電位Ｖ３，Ｖ４は以下の式（１４），（１５）で示される。なお、ＶＲ１−ＶＲ２＝ＶＲである。
【００６９】
Ｖ３∝−｛（Ｖ２−Ｖ１）−ＶＲ｝  …（１４）
Ｖ４∝（Ｖ２−Ｖ１）＋ＶＲ  …（１５）
式（１４），（１５）に示されるように電位Ｖ３，Ｖ４は電位差（Ｖ１−Ｖ２）の値と電位差ＶＲの値との和に比例する。
【００７０】
図９は、変換回路２３，２４での電流の変化を説明する図である。図９を参照して、電位Ｖ１と電位Ｖ２との電位差（Ｖ１−Ｖ２）に対する変換回路２３により加算された電流値（＝ＩＰ１＋ＩＲ２）の変化、および変換回路２４により加算された電流値（＝ＩＮ１＋ＩＲ１）の変化が示される。各電流値はＶ１−Ｖ２＝ＶＲのときに等しくなる。一方、電流ＩＰ１，ＩＮ１はＶ１−Ｖ２＝０のときに等しくなる。
【００７１】
このことは、電位差ＶＲの値が規定値であり、信号Ｓ１，Ｓ２の振幅が電位差ＶＲの値よりも大きい場合（ＶＡ＞ＶＲの場合）に差動増幅回路２５が信号Ｓ３の電位と信号Ｓ４の電位との電位差を増幅可能なことを示す。
【００７２】
図１０は、図２の検出信号出力回路２６の回路例を示す図である。図１０を参照して、検出信号出力回路２６は、電源ノードとノードＮ２１との間に接続される電流源ＣＳ３と、ノードＮ２１にドレインが接続され、接地ノードにソースが接続され、差動増幅回路２５からの信号Ｓ５をゲートに受けるＮチャネルＭＯＳトランジスタ５１と、ノードＮ２１とノードＮ２２との間に接続される抵抗５２と、ノードＮ２２にゲートが接続され、ドレインおよびソースがともに接地ノードに接続されるＮチャネルＭＯＳトランジスタ５３とを含む。ノードＮ２２からは信号ＩＤＥＴが出力される。なお、ＮチャネルＭＯＳトランジスタ５３はノードＮ２２と接地ノードとの間に接続されるコンデンサとして機能する。
【００７３】
信号Ｓ５の電位がＮチャネルＭＯＳトランジスタ５１を導通させるのに十分な電位（たとえば電源電位ＶＤＤ）である場合には、コンデンサ（ＮチャネルＭＯＳトランジスタ５３）から放電が行なわれ、信号ＩＤＥＴの電位レベルはＬレベル（ほぼ接地電位レベル）に低下する。コンデンサの放電が行なわれた後にＮチャネルＭＯＳトランジスタ５１が非導通になった場合、電流源ＣＳ３から流れ出る電流ＩＬによりコンデンサの充電が行なわれる。しかし電流ＩＬは微小であるためノードＮ２２の電位レベルがＨレベル（ほぼ電源電位ＶＤＤのレベル）に達するまでコンデンサを充電するには時間を要する。
【００７４】
図３に示す信号Ｓ５の変化においては、時刻ｔ２〜時刻ｔ３の間ではＮチャネルＭＯＳトランジスタ５１が非導通になりコンデンサが充電され、ノードＮ２２の電位がごくわずか上昇する。しかし時刻ｔ３で再びＮチャネルＭＯＳトランジスタ５１が導通するとコンデンサが放電し、ノードＮ２２の電位レベルは再び接地電位レベルに戻る。
【００７５】
なお、図４においては、時刻ｔ１以前および時刻ｔ１〜時刻ｔ６の期間、ＮチャネルＭＯＳトランジスタ５１が非導通状態のままである。よって、信号ＩＤＥＴの電位レベルはＨレベル（ほぼ電源電位ＶＤＤのレベル）のまま保たれる。上述のように、信号ＩＤＥＴの電位レベルがＨレベルかＬレベルかのいずれになるかは、信号Ｓ３，Ｓ４間の電位差の最大値が規定値以上（たとえば電位差ＶＲの値の４倍以上）であるか否かにより定められる。
【００７６】
なお、変換回路２１，２２の各々に入力される２つの信号の組み合わせは１通りに限定されるものではない。信号Ｓ１，Ｓ２のうちの一方（第１の信号）が変換回路２１，２２の一方に入力され、定電位ＶＲ１，ＶＲ２のうちの一方（第１の定電位）が変換回路２１，２２の他方に入力されればよい。この場合、信号Ｓ１，Ｓ２のうちの他方（第２の信号）と定電位ＶＲ１，ＶＲ２のうちの他方（第２の定電位）は変換回路２１，２２のいずれか一方および他方にそれぞれ入力される。以下にこのような条件を満たす変形例について説明する。
【００７７】
図１１は、実施の形態１の変形例を示す図である。図１１を参照して入力検出回路４Ａは変換回路２１において、信号Ｓ２に代えて定電位ＶＲ１が入力され、変換回路２２において定電位ＶＲ１に代えて信号Ｓ２が入力される点で図２に示す入力検出回路４と異なる。入力検出回路４Ａの他の部分の構成は入力検出回路４と同様であるので以後の説明は繰り返さない。このように信号Ｓ１，Ｓ２、定電位ＶＲ１，ＶＲ２が入力される場合においても信号Ｓ３，Ｓ４は図３の信号Ｓ３，Ｓ４と同様に変化する。
【００７８】
以上のように実施の形態１によれば、入力される相補信号の振幅が規定値より大きいか否かを検出する微小信号検出回路において、相補信号の中心電位をその規定値だけ互いに逆方向にシフトさせた２つの信号を生成し、この２つの信号に応じて相補信号の振幅が規定値より大きいか否かを検出することにより微小な振幅の信号の入力を高速に検知することが可能になる。
【００７９】
［実施の形態２］
図１２は、実施の形態２の半導体装置の全体構成を示す図である。図１２を参照して半導体装置１００Ａは入力検出回路４に代えて入力検出回路４Ｂを備える点で図１の半導体装置１００の構成と異なるが他の部分の構成は同様であるので、以後の説明は繰り返さない。
【００８０】
実施の形態１では、処理部６が信号Ｓ１，Ｓ２を受信する。入力検出回路４Ｂが入力バッファを含む点で実施の形態２は実施の形態１と異なる。なお処理部６は入力検出回路４Ｂから出力される検出信号（信号ＩＤＥＴ）を受け、信号Ｓ１，Ｓ２の振幅が規定値以上であることを検出信号が示す場合に、入力検出回路４Ｂ内の入力バッファから送られるデータ信号に応じて処理を行なう。
【００８１】
入力検出回路４Ｂが入力バッファを含むことにより、信号線の容量に起因する伝送遅延を低減することができる。たとえばギガｂｉｔ／秒級の高速データ通信においては数１００ピコ秒程度の伝送遅延が生じても各種処理に影響が生じる可能性がある。実施の形態２によればこの伝送遅延を減少させることが可能になる。
【００８２】
図１３は、図１２の入力検出回路４Ｂの構成を示す図である。図１３を参照して、入力検出回路４Ｂは変換回路２１の後段に設けられ、信号Ｓ１１，Ｓ１２に応じて「１」、「０」からなるデジタル信号であるデータ信号ＤＴを生成する入力バッファ６１をさらに含む点で図２に示す入力検出回路４と異なる。入力バッファ６１は本発明におけるデータ信号出力回路に相当する。なお入力検出回路４Ｂの他の部分の構成については入力検出回路４と同様であるので以後の説明は繰り返さない。
【００８３】
図１４は、実施の形態２の入力検出回路の変形例を示す図である。図１４を参照して、入力検出回路４Ｃは入力バッファ６１Ａが変換回路２１の前段に設けられ、信号Ｓ１，Ｓ２を受けてデータ信号ＤＴを生成する点で図１３に示す入力検出回路４Ｃと異なる。入力検出回路４Ｃの他の部分の構成は入力検出回路４Ｂと同様であるので以後の説明は繰り返さない。なお入力バッファ６１Ａは本発明におけるデータ信号出力回路に相当する。
【００８４】
入力バッファ６１Ａが変換回路２１の前段に設けられることで入力容量がさらに低減される。よって入力検出回路４Ｂに比較して、入力検出回路４Ｃでは伝送遅延をさらに低減できる。
【００８５】
以上のように実施の形態２によれば、信号線の容量に起因する伝送遅延の影響を低減することが可能になる。
【００８６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００８７】
【図１】本発明の半導体装置の構成例を示す図である。
【図２】図１の入力検出回路４の構成を示す図である。
【図３】図２に示される各信号の波形図である。
【図４】図２に示される各信号の別の波形図である。
【図５】図２の変換回路２１の回路例を示す図である。
【図６】図５の変換回路２１の動作を説明するための図である。
【図７】電流ＩＰ１と電流ＩＮ１との関係を示す図である。
【図８】図２の変換回路２３の回路例を示す図である。
【図９】変換回路２３，２４での電流の変化を説明する図である。
【図１０】図２の検出信号出力回路２６の回路例を示す図である。
【図１１】実施の形態１の変形例を示す図である。
【図１２】実施の形態２の半導体装置の全体構成を示す図である。
【図１３】図１２の入力検出回路４Ｂの構成を示す図である。
【図１４】実施の形態２の入力検出回路の変形例を示す図である。
【図１５】特開２０００−８３０６９号公報（特許文献１）に開示される入力回路を説明する図である。
【図１６】図１５のトランジスタ導通検知回路３１０の具体例を示す図である。
【符号の説明】
【００８８】
２  相補信号線対、４，４Ａ〜４Ｃ  入力検出回路、６  処理部、１１  信号変換部、１２  検出部、２１〜２４  変換回路、２５  差動増幅回路、２６  検出信号出力回路、３１，４１，５２  抵抗、３２，３４  ＰチャネルＭＯＳトランジスタ、３３，３５，４２，４３，５１，５３，３１１，Ｍ１Ｔ，Ｍ１Ｂ  ＮチャネルＭＯＳトランジスタ、６１，６１Ａ，１３２  入力バッファ、１００，１００Ａ  半導体装置、１３０  入力回路、１３１  受信検知回路、１４０  論理回路、３１０  トランジスタ導通検知回路、ＡＮＤ１  ＡＮＤ回路、ＣＳ１〜ＣＳ３  電流源、Ｄ１  遅延回路、Ｌ１，Ｌ２  信号線、Ｎ１〜Ｎ４，Ｎ１１，Ｎ２１，Ｎ２２  ノード、ＰＡ，ＰＢ  パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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