(57)【特許請求の範囲】
【請求項１】
ベースフィルムと、
前記ベースフィルム上に形成され、半導体チップが実装されるチップ実装部内に前記チップ実装部の第１の辺から、前記第１の辺と隣接する前記チップ実装部の第２の辺の方向に延びた第１の配線と、
前記ベースフィルム上に形成され、前記チップ実装部内に前記第２の辺と隣接する前記チップ実装部の第３の辺から、前記第２の辺の方向に延びた第２の配線と、
前記ベースフィルム上に形成され、前記第２の辺に平行に延びた第４の配線と、を含み、
前記ベースフィルム上に形成され、前記チップ実装部内に前記第１の辺と隣接する前記チップ実装部の第４の辺から前記第２の辺の方向に延びた第３の配線をさらに含み、
前記第４の配線は、前記チップ実装部内および外部に形成されることを特徴とするテープ配線基板。
【請求項２】
前記ベースフィルムは、絶縁性材料よりなることを特徴とする請求項１に記載のテープ配線基板。
【請求項３】
前記第２の辺は、前記第１の辺と直交することを特徴とする請求項１または２に記載のテープ配線基板。
【請求項４】
前記第３の辺は、前記第１の辺と平行なことを特徴とする請求項１〜３のいずれか一項に記載のテープ配線基板。
【請求項５】
前記第４の辺は、前記第１の辺と直交することを特徴とする請求項１〜４のいずれか一項に記載のテープ配線基板。
【請求項６】
前記テープ配線基板は、ディスプレイパネルと電気的に接続され、前記半導体チップは、ディスプレイパネル駆動チップであり、前記第１及び第２の配線は、前記ディスプレイパネルの電極端子と電気的に接続されることを特徴とする請求項１〜５のいずれか一項に記載のテープ配線基板。
【請求項７】
ベースフィルムと、前記ベースフィルム上に形成され、半導体チップが実装されるチップ実装部内に前記チップ実装部の第１の辺から前記第１の辺と隣接する前記チップ実装部の第２の辺の方向に延びた第１の配線と、前記ベースフィルム上に形成され、前記チップ実装部内に前記第２の辺と隣接する前記チップ実装部の第３の辺から前記第２の辺の方向に延びた第２の配線と、前記ベースフィルム上に形成され、前記第２の辺に平行に延びた第４の配線と、を含むテープ配線基板と、
周面に配置された複数の電極パッドを有し、前記電極パッドが前記第１及び第２の配線の先端部と電気的に接続されて実装された半導体チップと、を含み、
前記テープ配線基板は、前記ベースフィルム上に形成され、前記チップ実装部内に前記第１の辺と隣接する前記チップ実装部の第４の辺から前記第２の辺の方向に延びた第３の配線をさらに含み、
前記第４の配線は、前記チップ実装部内および外部に形成されることを特徴とする半導体チップパッケージ。
【請求項８】
前記ベースフィルムは、絶縁性材料よりなることを特徴とする請求項７に記載の半導体チップパッケージ。
【請求項９】
前記第２の辺は、前記第１の辺と直交し、前記第３の辺は、前記第１の辺と平行なことを特徴とする請求項７または８に記載の半導体チップパッケージ。
【請求項１０】
前記第４の辺は、前記第１の辺と直交することを特徴とする請求項７〜９のいずれか一項に記載の半導体チップパッケージ。
【請求項１１】
前記第４の配線と前記半導体チップは、電気的に絶縁されることを特徴とする請求項７〜１０のいずれか一項に記載の半導体チップパッケージ。
【請求項１２】
前記テープ配線基板は、ディスプレイパネルと電気的に接続され、前記半導体チップは、ディスプレイパネル駆動チップであり、前記第１及び第２の配線は、前記ディスプレイパネルの電極端子と電気的に接続されることを特徴とする請求項７〜１１のいずれか一項に記載の半導体チップパッケージ。
【請求項１３】
縁に沿って複数の電極端子を有し、前記電極端子を通じて外部から駆動信号を入力されて情報をディスプレイするディスプレイパネルと、前記ディスプレイパネルを駆動するための駆動用半導体チップを実装し、一端が前記ディスプレイパネルの一側面と垂直な他側面に形成された電極端子に付着されて前記駆動信号を前記ディスプレイパネルに印加する半導体チップパッケージと、を含み、
前記半導体チップパッケージは、ベースフィルムと、前記ベースフィルム上に形成され、半導体チップが実装されるチップ実装部内に前記チップ実装部の第１の辺から前記第１の辺と隣接する前記チップ実装部の第２の辺の方向に延びた第１の配線と、前記ベースフィルム上に形成され、前記チップ実装部内に前記第２の辺と隣接する前記チップ実装部の第３の辺から前記第２の辺の方向に延びた第２の配線と、前記ベースフィルム上に形成され、前記第２の辺に平行に延びた第４の配線と、を含むテープ配線基板と、周面に配置された複数の電極パッドを有し、前記電極パッドが前記第１及び第２の配線の先端部と電気的に接続されて実装された半導体チップと、を含み、
前記半導体チップは、前記ベースフィルム上に形成され、前記チップ実装部内に前記第１の辺と隣接する前記チップ実装部の第４の辺から前記第２の辺の方向に延びた第３の配線をさらに含み、
前記第４の配線は、前記チップ実装部内および外部に形成されることを特徴とするディスプレイパネルアセンブリ。
【請求項１４】
前記ベースフィルムは、絶縁性材料よりなることを特徴とする請求項１３に記載のディスプレイパネルアセンブリ。
【請求項１５】
前記第２の辺は、前記第１の辺と直交し、前記第３の辺は、前記第１の辺と平行なことを特徴とする請求項１３または１４に記載のディスプレイパネルアセンブリ。
【請求項１６】
前記第４の辺は、前記第１の辺と直交することを特徴とする請求項１３〜１５のいずれか一項に記載のディスプレイパネルアセンブリ。
【請求項１７】
前記第４の配線と前記半導体チップとは、電気的に絶縁されることを特徴とする請求項１３〜１６のいずれか一項に記載のディスプレイパネルアセンブリ。
【請求項１８】
前記テープ配線基板は、ディスプレイパネルと電気的に接続され、前記半導体チップは、ディスプレイパネル駆動チップであり、前記第１及び第２の配線は、前記ディスプレイパネルの電極端子と電気的に接続されることを特徴とする請求項１３〜１７のいずれか一項に記載のディスプレイパネルアセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テープ配線基板に係り、より詳しくは、チップ実装部の外部に配置される配線を最小化してベースフィルムのサイズを縮小させたテープ配線基板と、それを用いた半導体チップパッケージ及びそれを用いたディスプレイパネルアセンブリ（Ｄｉｓｐｌａｙ  Ｐａｎｅｌ  Ａｓｓｅｍｂｌｙ）に関する。
【背景技術】
【０００２】
最近、例えば携帯電話、携帯情報端末機、液晶表示用パネル、ノートブック型コンピュータ等の電子機器での小型化、薄型化、軽量化が進展されている。これにより、これら機器に搭載される半導体装置を始めとして、各種部品も同様に小型化、軽量化、高機能化、高性能化、高密度化が進行されている。
【０００３】
ところで、液晶表示装置の場合、ワンチップ化技術を基盤として、ゲート印刷回路基板が除去される構造で変化されているものに反して、ゲート駆動用チップパッケージは、こうした変化に弾力的に対応することができない問題が発生されている。
【０００４】
これに、韓国特許公報２０００−６６４９３号の「テープキャリヤパッケージ、それを含んだ液晶表示パネルアセンブリ、それを採用した液晶表示装置及びこれらの組立方法」と韓国特許公報２００１−９１６４６号の「駆動時点印加時点決定モジュール、これを適用した液晶表示パネルアセンブリ及びこの液晶表示パネルアセンブリの駆動信号検査方法」及び韓国特許公報２００１−９０４４号の「液晶表示装置用信号連結部材及びこれに装着されたドライブＩＣ」では、ゲート印刷回路基板が除去された液晶表示装置の構造に対応することができる新しい形態のゲート駆動用チップテープキャリヤパッケージ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ；以下、「ＴＣＰ」と称する。）構造を提案したことがある。
【０００５】
ところで、前述した公報に開示されているゲート駆動用チップを載置するためのＴＣＰ１２０の場合、図１に示されたように、入力配線１２２とバイパス配線１２５及び出力配線１２４が、半導体チップ１４０の外郭ラインに沿って曲がるように配置される構造でベースフィルム１２１の右側と上側及び左側にかけて長く延びるため、半導体チップ１４０の外側のベースフィルム１２１の面積が広くなる短所が発生する。すなわち、図１のベースフィルム１２１の長さＬ１が長くなってベースフィルム１２１の面積が広まれる。このように、ベースフィルム１２１の面積が広まれる場合、ＴＣＰ１２０の全体サイスが広まれる結果が招来され、これにより液晶表示装置の小型化が難しくなる。それに、高価のフィルム使用量が多くなるため、フィルムのコスト節減側面でも不利である。ここで、未説明符号１２３は、ゲート駆動信号出力配線であり、未説明符号１４２ａ及び１４２ｂは、入力パッドであり、未説明符号１４３は、出力パッドである。
【特許文献１】米国特許第６，４５６，３５３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の技術的課題は、より狭い面積のベースフィルムを使用することができるテープ配線基板を提供するところにある。
【０００７】
本発明の他の技術的課題は、前述した構造のテープ配線基板に半導体チップを実装し、小型化された半導体チップパッケージを提供するところにある。
【０００８】
本発明のさらに他の技術的課題は、前述した構造の小型化された半導体チップパッケージを含んで、製造コストを節減し、ディスプレイ装置を小型化することができるディスプレイパネルアセンブリを提供するところにある。
【課題を解決するための手段】
【０００９】
前述した技術的課題を達成するための本発明の一実施形態によるテープ配線基板は、ベースフィルムと、前記ベースフィルム上に形成され、半導体チップが実装されるチップ実装部内に前記チップ実装部の第１の辺から前記第１の辺と隣接する前記チップ実装部の第２の辺の方向に延びた第１の配線と、前記ベースフィルム上に形成され、前記チップ実装部内に前記第２の辺と隣接する前記チップ実装部の第３の辺から前記第２の辺の方向に延びた第２の配線と、前記ベースフィルム上に形成され、前記第２の辺に平行に延びた第４の配線と、を含み、前記ベースフィルム上に形成され、前記チップ実装部内に前記第１の辺と隣接する前記チップ実装部の第４の辺から前記第２の辺の方向に延びた第３の配線をさらに含み、前記第４の配線は、前記チップ実装部内および外部に形成される。
【００１０】
また、前述した他の技術的課題を達成するための本発明の一実施形態による半導体チップパッケージは、ベースフィルムと、前記ベースフィルム上に形成され、半導体チップが実装されるチップ実装部内に前記チップ実装部の第１の辺から前記第１の辺と隣接する前記チップ実装部の第２の辺の方向に延びた第１の配線と、前記ベースフィルム上に形成され、前記チップ実装部内に前記第２の辺と隣接する前記チップ実装部の第３の辺から前記第２の辺の方向に延びた第２の配線と、前記ベースフィルム上に形成され、前記第２の辺に平行に延びた第４の配線と、を含むテープ配線基板と、周面に配置された複数の電極パッドを有し、前記電極パッドが前記第１及び第２の配線の先端部と電気的に接続されて実装された半導体チップと、を含み、前記テープ配線基板は、前記ベースフィルム上に形成され、前記チップ実装部内に前記第１の辺と隣接する前記チップ実装部の第４の辺から前記第２の辺の方向に延びた第３の配線をさらに含み、前記第４の配線は、前記チップ実装部内および外部に形成される。
【００１１】
また、前述したさらに他の技術的課題を達成するための本発明の一実施形態によるディスプレイパネルアセンブリは、縁に沿って複数の電極端子を有し、電極端子を通じて外部から駆動信号を入力されて情報をディスプレイするディスプレイパネルと、ディスプレイパネルを駆動するための駆動用半導体チップを実装し、一端がディスプレイパネルの一側面と垂直な他側面に形成された電極端子に付着されて駆動信号をディスプレイパネルに印加する半導体チップパッケージと、を含む。
【００１２】
ここで、半導体チップパッケージは、ベースフィルムと、前記ベースフィルム上に形成され、半導体チップが実装されるチップ実装部内に前記チップ実装部の第１の辺から前記第１の辺と隣接する前記チップ実装部の第２の辺の方向に延びた第１の配線と、前記ベースフィルム上に形成され、前記チップ実装部内に前記第２の辺と隣接する前記チップ実装部の第３の辺から前記第２の辺の方向に延びた第２の配線と、前記ベースフィルム上に形成され、前記第２の辺に平行に延びた第４の配線と、を含むテープ配線基板と、周面に配置された複数の電極パッドを有し、前記電極パッドが前記第１及び第２の配線の先端部と電気的に接続されて実装された半導体チップと、を含み、前記半導体チップは、前記ベースフィルム上に形成され、前記チップ実装部内に前記第１の辺と隣接する前記チップ実装部の第４の辺から前記第２の辺の方向に延びた第３の配線をさらに含み、前記第４の配線は、前記チップ実装部内および外部に形成される。
【００１３】
その他、実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１４】
前述したように、本発明に従うテープ配線基板と、それを用いた半導体チップパッケージ及びそれを用いたディスプレイパネルアセンブリによれば、半導体チップが実装される部分に入出力配線及び／又はバイパス配線を形成して、ベースフィルムに通過する回路パターンを最小化することによって、ベースフィルムのサイズを従来より縮めることができる。従って、小型化されたテープ配線基板と、それを用いた半導体チップパッケージ及びそれを用いたディスプレイパネルアセンブリを得ることができ、高価のベースフィルム使用量減少により製造コストを低めることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
【００１６】
本発明のディスプレイパネルアセンブリ（Ｄｉｓｐｌａｙ  Ｐａｎｅｌ  Ａｓｓｅｍｂｌｙ）は、ＴＦＴ−ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ−Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）また有機ＥＬ（Ｏｒｇａｎｉｃ  ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）などの表示装置に使用することができるが、これは例示的なことに過ぎない。
【００１７】
また、本発明のテープ配線基板は、テープキャリヤパッケージ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ；以下、「ＴＣＰ」と称する。）、チップオンフィルム（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ；以下、「ＣＯＦ」と称する。）などのようにベースフィルム上に配線パターンが形成されたフレキシブル印刷回路基板（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ；以下、「ＦＰＣ」と称する。）として使用することができる。さらに、本発明におけるテープ配線基板は、ポリイミド樹脂などの絶縁材料から構成された薄いフィルムに配線パターン層及びそれと接続された内部リード（ｉｎｎｅｒ  ｌｅａｄ）が形成された構造として、半導体チップ上に予め形成されたバンプとテープ配線基板の内部リードを一括的に接続させるタブ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ；ＴＡＢ）技術が適用される配線基板を含む。またこれらはテープ配線基板の例示的なことに過ぎない。
【００１８】
以下、本発明の実施形態は、説明の便宜のためにディスプレイパネルアセンブリとしては、ＴＦＴ−ＬＣＤを、パネル駆動用半導体チップが実装された半導体チップパッケージとしては、ゲート駆動用半導体チップパッケージを、テープ配線基板としては、ＣＯＦを例に取って説明する。
【００１９】
以下、本発明の第１の実施形態を図２Ａ乃至図４に基づいて説明する。
【００２０】
図２Ａは、本発明の一実施形態によるゲート半導体チップパッケージ２２０を示した斜視図である。図面では半導体チップ２４０の入出力パッド２４２ａ，２４２ｂ，２４３とベースフィルム２２１に形成された信号伝送配線との接続状態が具体的によく示されている。
【００２１】
そして、本発明によるゲート半導体チップパッケージ２２０は、軟性材質のベースフィルム２２１と、このベースフィルム２２１の一面に形成された入力配線２２２と、第１の出力配線２２３と、第２の出力配線２２４と、バイパス配線２２５と、前述した各配線２２２，２２３，２２４と電気的に接続されたゲート駆動用半導体チップ２４０の組合から構成される。この際、ゲート駆動用半導体チップ２４０は、ベースフィルム２２１にフリップチップ方式で実装される。したがって、この半導体チップパッケージ２２０は半導体チップにゲート駆動用半導体チップ２４０を備えた半導体装置でありうる。
【００２２】
またここで、ベースフィルム２２１と、このベースフィルム２２１の一面に形成された入力配線２２２、第１の出力配線２２３、第２の出力配線２２４、及びバイパス配線２２５とによってゲートテープ配線基板が構成される。そして、ベースフィルム２２１上の半導体チップ２４０が実装される部分をチップ実装部２２６という。
【００２３】
チップ実装部２２６には、入力配線２２２、第１の出力配線２２３、第２の出力配線２２４の先端部２２２ｂ，２２３ａ，２２４ａがベースフィルム２２１上に形成されている。外部衝撃からテープ配線基板に形成された配線２２２，２２３，２２４の保護とこの配線２２２，２２３，２２４と半導体チップ２４０との必要としない電気的短絡を防止するために、チップ実装部２２６以外の部分は、保護膜に覆われていることが望ましい。こうした保護膜としては、ソルダレジストが代表的に使用される。
【００２４】
ここで、ベースフィルム２２１は、厚さ２０μｍ〜１００μｍの絶縁性材料より成っている。こうした絶縁性のベースフィルム２２１には、ポリイミド樹脂、ポリエステル樹脂などの絶縁材料を主材料として用いることができる。
【００２５】
入力配線２２２、第１の出力配線２２３、第２の出力配線２２４、及びバイパス配線２２５のような配線層は、５μｍ〜２０μｍ程度の厚さで形成されており、一般に銅箔（Ｃｕ）などの金属材料が用いられている。望ましくは、銅箔の表面に真鍮、金、ニッケル又は半田の鍍金を実施する。
【００２６】
ベースフィルム２２１上に配線層の一例である銅箔を形成する方法は、キャスティング（ｃａｓｔｉｎｇ）、ラミネーティング（ｌａｍｉｎａｔｉｎｇ）、電気鍍金（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）などがある。キャスティングは、圧延銅箔上に液相ベースフィルムを播いて熱硬化させる方法である。ラミネーティングは、ベースフィルム圧延銅箔を置いて熱圧着する方法である。電気鍍金は、ベースフィルム上に銅シード層（ｓｅｅｄ  ｌａｙｅｒ）を蒸着し、銅が溶けている電解質内にベースフィルムを入れ、電気を流して銅箔を形成する方法である。
【００２７】
銅箔に配線をパターンする方法は、銅箔に写真／エッチング（ｐｈｏｔｏ／ｅｔｃｈｉｎｇ）工程を進行して銅箔を選択的にエッチングして所定回路を構成する配線を形成する。
【００２８】
図２Ａに示されたように、入力配線２２２は、チップ実装部２２６の一側面例えば、右側面でベースフィルム２２１の外郭に沿って並んで途中から曲がるように配置されて、チップ実装部２２６の右側辺を通過した後、チップ実装部２２６内に配列され、その末端は、図示後方のｂ方向、すなわち、チップ実装部２２６の右側辺に隣接する辺の方向に延びている。したがってチップ実装部２２６内での入力配線２２２は、チップ実装部２２６の右側辺に対して垂直方向に進行しつつ後方ｂの方向に折れる構造を有する。
【００２９】
入力配線２２２の一端２２２ａは、ディスプレイパネルのゲート駆動信号伝送線（図４の１０１ａ参照）と電気的に接続され、チップ実装部２２６内の他端２２２ｂは、半導体チップ２４０において後方ｂ方向側に設けられている入力パッド２４２ａと電気的に接続される。なお、半導体チップ２４０においては、この入力パッド２４２ａ（及び後述の出力パッド４３４）ような電極パッドが、半導体チップ２４０の周面に複数配置されている。
【００３０】
バイパス配線２２５は、チップ実装部２２６の一側辺、例えば、右側辺に迂回した状態でベースフィルム２２１の右側外郭に沿って並んで曲がっていて、半導体チップ２４０の長辺と平行に延びるようにベースフィルム１２１の下側外郭に沿って並んで一列に配置され、半導体チップ２４０の他側辺、例えば、左側辺を迂回した状態でベースフィルム２２１の左側外郭に沿って並んで曲がる構造を成す。バイパス配線２２５の一端２２５ａと他端２２５ｂは、全てゲート駆動信号伝送線（図４の１０１ａ，１０１ｂ参照）と接続される。
【００３１】
第１の出力配線２２３は、ベースフィルム２２１上でチップ実装部２２６の図示前方ｆから後方ｂ方向に向けて直線状に並んで延びてチップ実装部２２６の辺を通過した後、さらにチップ実装部２２６内にまで延びて配置されている。第１の出力配線２２３の一端２２３ａは、半導体チップ２４０の出力パッド２４３と電気的に接続接続され、第１の出力配線２２３の他端２２３ｂは、ディスプレイパネルのゲートライン（図４の１２６参照）と電気的に接続接続される。
【００３２】
第２の出力配線２２４は、チップ実装部２２６の他側辺、例えば、左側辺でベースフィルム２２１の外郭に沿って並んで途中から曲がり、チップ実装部２２６の左側辺を通過した後、チップ実装部２２６内に配列され、その末端は、後方ｂ方向、すなわち、チップ実装部２２６の左側辺と隣接する辺の方向に延びている。したがって、チップ実装部２２６内において第２の出力配線２２４は、チップ実装部２２６の左側辺と垂直方向に進行しつつ後方ｂの方向に折れる構造を有する。
【００３３】
第２の出力配線２２４の一端２２４ａは、半導体チップ２４０の入力パッド２４２ｂと電気的に接続され、第２の出力配線２２４の他端２２４ｂは、ディスプレイパネルのゲート駆動信号伝送線（図４の１０１ｂ参照）と電気的に接続される。
【００３４】
ここで、入力配線２２２の他端２２２ｂ及び第２の出力配線の一端２２４ａと半導体チップ２４０の周面に形成された入力パッド２４２ａ，２４２ｂとは、それぞれ接合部（図示せず）により電気的に接続される。また、第１の出力配線の一端２２３ａと出力パッド２４３は、接合部（図示せず）により電気的に接続される。この接合部は、電気的に接続する金属バンプが使用されることができる。この接合部は１０μｍ〜１８μｍ程度の厚さで形成されており、金（Ａｕ）、銅（Ｃｕ）及びソルダ（ｓｏｌｄｅｒ）などの導電性材料が用いている。この接合部と入出力配線２２２ｂ，２２３ａ，２２４ａとの接合は、熱圧着により成されることができる。
【００３５】
こうした入出力配線２２２，２２３，２２４の強度と安定性のため半導体チップ２４０の入出力パッド２４２ａ，２４２ｂ，２４３と接合する入出力配線の先端部２２２ｂ，２２４ａ，２２３ａを除外した他の部分の入出力配線は、保護膜、例えばソルダレジストに覆われることが望ましい。
【００３６】
図２Ｂは、図２ＡのＩ−Ｉ’線を基準に切断した半導体チップパッケージ２２０の断面図である。そして、図２Ｃは、図２ＡのＩＩ−ＩＩ’線を基準に切断した半導体チップパッケージ２２０の断面図である。
【００３７】
図２Ｂ及び図２Ｃに示されたように、半導体チップ２４０が実装されるチップ実装部２２６内に入力配線２２２と第２の出力配線２２４が形成されている。
【００３８】
そして、チップ実装部２２６の内部で半導体チップ２４０の入出力パッド２４２ａ，２４２ｂ，２４３と入出力配線２２２，２２３，２２４の先端部が電気的に接続され、かつその他の部分において不要な短絡を防止するために、チップ実装部２２６の外部に形成された入出力配線２２２，２２３，２２４とバイパス配線２２５は、保護膜２５０、例えばソルダレジストに覆われている。
【００３９】
より望ましくは、半導体チップ２４０の入出力パッド２４２ａ，２４２ｂ，２４３と接続される入出力配線２２２，２２３，２２４の強度と安定性とをさらに図るために、この入出力配線の先端部２２２ｂ，２２４ａ，２２３ａを除外した他の部分は保護膜（図示せず）に覆われる。こうした保護膜としては、ソルダレジストが代表的に使用される。
【００４０】
そして、半導体チップパッケージ２２０は、テープ配線基板上において、保護膜２５０から露出されてチップ実装部２２６に形成された入力配線２２２と第２の出力配線２２４と、半導体チップ２４０の周面に形成された入出力パッド２４２ａ，２４２ｂ，２４３は、絶縁性密封樹脂２５１で封じられることが望ましい。この絶縁性密封樹脂２５１は、エポキシ樹脂又はシリコン樹脂が使用されることができる。
【００４１】
図２Ａを参照すれば、本発明の一実施形態によるゲート駆動用半導体チップ２４０は、回路が内蔵された本体２４１と、本体２４１の後方ｂの長辺に一列に配列された複数の入力パッド２４２ａ，２４２ｂと、本体２４１の前方ｆの長辺に一列に配列された複数の出力パッド２４３と、の組合から構成されるものが分かる。
【００４２】
この際、後方ｂの長辺に配列された入力パッド２４２ａ，２４２ｂは、本体２４１の一定位置例えば、本体の中央を基準に二つ以上のグループに分割される構造を成す。図２Ａには、一例として、各入力パッド２４２ａ，２４２ｂが二つのグループに分割された場合が示されている。この中、第１の入力パッド２４２ａは、前述した入力配線２２２と電気的に接続され、第２の入力パッド２４２ｂは、第２の出力配線２２４と電気的に接続される構造を成す。これに比べて、出力パッド２４３は、別途の分割構造なしで全て第１の出力配線２２３と接続される構造を成す。
【００４３】
ここで、第１の入力パッド２４２ａと第２の入力パッド２４２ｂは、一対一電気接続関係を維持する。従って、第１の入力パッド２４２ａと第２の入力パッド２４２ｂは、いわゆる、ミラー構造（ｍｉｒｒｏｒ  ｓｔｒｕｃｔｕｒｅ）を成し、半導体チップ２４０内に実装された回路を通じて一対一接続された各入力パッド２４２ａ，２４２ｂは、互いに同一な種類の信号を出力する。
【００４４】
このように、入力配線２２２と第２の出力配線２２４がベースフィルム２２１の上側外郭ラインを経ず、チップ実装部２２６の側辺を通過してチップ実装部２２６内に形成することによって、半導体チップ２４０の後方ｂのベースフィルム２２１のサイズＬ２を縮めることができる。従って、ゲート半導体チップパッケージ２２０とディスプレイパネルアセンブリ２００の小型化を成すことができる。それに、高価なベースフィルムの使用量を減らすことができて、フィルムのコスト節減側辺でも有利である。
【００４５】
例えば、本発明の一実施形態として半導体チップパッケージ２２０に使用される入力配線２２２又は第２の出力配線２２４が約１０本〜２０本である場合、望ましくは１５本である場合、そして、入力配線２２２又は第２の出力配線２２４のピッチ（ｐｉｔｃｈ）が約３０μｍ〜１００μｍである場合、望ましくは、４０μｍである場合に、入力配線２２２と第２の出力配線２２４がチップ実装部２２６の側辺を通過し、その内部に配置されることで、約６００μｍ程度のベースフィルム２２１のサイズＬ２を縮めることができる。
【００４６】
ここで、従来半導体チップパッケージ１２０のベースフィルム１２１の長さＬ１が約５０００μｍ〜１５０００μｍである場合、望ましくは、６０００μｍである場合、第１の実施形態によるベースフィルム２２１のサイズＬ２は、約５４００μｍになる。すなわち、約１０％程度ベースフィルム２２１のサイズＬ２が縮まれる効果がある。
【００４７】
図３は、本発明の第１の実施形態による半導体チップパッケージが用いられたディスプレイパネルアセンブリを示した斜視図である。
【００４８】
図３を参照すれば、本発明のディスプレイパネルアセンブリ２００は、ディスプレイパネル１１０、ゲート半導体チップパッケージ２２０、ソース半導体チップパッケージ１３２，１３３、及び統合印刷回路基板１３０の組み合わせより成っているものである。
【００４９】
ここで、ディスプレイパネル１１０は、ゲートライン、データライン、薄膜トランジスタ、画素電極などを備える下部基板１１１と、この下部基板１１１より小さいサイズで下部基板１１１に対向するように積層され、ブラックマトリックス、カラー画素、共通電極などを備える上部基板１１２から構成される。そして、上部基板１１２と下部基板１１１との間には液晶（図示せず）が介在される。
【００５０】
この際、ゲート半導体チップパッケージ２２０は、下部基板１１１に形成されたゲートライン１２６と接続され、ソース半導体チップパッケージ１３２，１３３は、下部基板１１１に形成されたデータライン１３４と接続される。
【００５１】
統合印刷回路基板１３０は、複数個の駆動部品１３１を実装しているが、こうした駆動部品１３１は、前述したワンチップ化技術により設計された半導体チップであるので、ゲート半導体チップパッケージ２２０及びソース半導体チップパッケージ１３２，１３３のそれぞれにゲート駆動信号及びデータ駆動信号を一括的に入力させ得る。
【００５２】
この際、ゲートライン１２６は、実質的な画像がディスプレイされる有効ディスプレイ領域では、等間隔を成しているが、下部基板１１１の枠に該当する非有効ディスプレイ領域では、ゲート半導体チップパッケージ２２０との接続を容易にするために、狭い間隔に集まった一連のグループを形成している。図３では、一例として、三つのゲートライングループがゲートライン１２６として示されている。
【００５３】
同様に、データライン１３４は、実質的な画像がディスプレイされる有効ディスプレイ領域では、等間隔を成しているが、下部基板１１１の枠に該当する非有効ディスプレイ領域では、ソース半導体チップパッケージ１３２，１３３との接続を容易にするために狭い間隔に集まる。図３では、一例として、５本のデータライン１３４のグループが示されている。
【００５４】
また、互いに最短距離の隣接されたゲート半導体チップパッケージ２２０とソース半導体チップパッケージ１３２との下部基板１１１の角部分には、第１のゲート駆動信号伝送線１０１ａが配置される。このゲート駆動信号伝送線１０１ａは、一側端部は、データライン１３４側に延び、他側端部は、ゲートライン１２６側に延びる。
【００５５】
ゲートライン１２６の各グループの間には、前述したゲート駆動信号伝送線１０１ａと分離されたさらに他のゲート駆動信号伝送線例えば、第２乃至第４のゲート駆動信号伝送線１０１ｂ，１０１ｃ，１０１ｄがさらに配置される。これら第２乃至第４のゲート駆動信号伝送線１０１ｂ，１０１ｃ，１０１ｄは、全て下部基板１１１の側面から延び、一連のグループを成すゲートライン１２６と平行を成しつつ約９０°角度に２回折曲がった後、再び隣接した他のゲートライン１２６と平行を成し下部基板１１１の他側面に延びる構造を成す。
【００５６】
そして、ソース半導体チップパッケージ１３２，１３３は、ゲート及びデータ駆動信号兼用半導体チップパッケージ１３２とデータ駆動信号専用半導体チップパッケージ１３３とに分けられて配置される。
【００５７】
ここで、ゲート及びデータ駆動信号兼用半導体チップパッケージ１３２は、複数本の駆動信号伝送配線１３５及びこの駆動信号伝送配線１３５と電気的に接続されたデータ駆動用半導体チップ１３６とから構成され、データ駆動用半導体チップ１３６は、ベースフィルム１３９にフリップチップ方式で実装される。
【００５８】
この際、駆動信号伝送配線１３５の一部は、データ駆動用半導体チップ１３６と接続されない状態に下部基板１１１の第１のゲート駆動信号伝送線１０１ａと接続される構造を成して、統合印刷回路基板１３０から出力されるゲート駆動信号をゲート半導体チップパッケージ２２０に伝送する役割をする。そして、残り一部は、データ駆動用半導体チップ１３６と接続された状態に下部基板１１１のデータライン１３４と接続される構造を成して、統合印刷回路基板１３０から出力されるデータ駆動信号を薄膜トランジスタに伝達する役割を遂行する。
【００５９】
また、ゲート及びデータ駆動信号兼用半導体チップパッケージ１３２と隣接配置されたデータ駆動信号専用半導体チップパッケージ１３３は、ゲート及びデータ駆動信号兼用半導体チップパッケージ１３２と同様に複数本の駆動信号伝送配線１３７及びこの駆動信号伝送配線１３７と電気的に接続されたデータ駆動用半導体チップ１３８とから構成され、チップ１３８は、ベースフィルム１３９にフリップチップ方式で実装される。
【００６０】
図４は、図３のＢ部分を拡大示した分解斜視図であって、ディスプレイパネルの下部基板１１１にゲート半導体チップパッケージ２２０がどのように装着され、またゲート半導体チップパッケージ２２０のベースフィルム２２１に形成された信号伝送配線がディスプレイパネル１１０の下部基板１１１に形成された信号伝送配線とどのように接続されるかが具体的によく示している。
【００６１】
前述したように、本発明の一実施形態によるディスプレイパネルアセンブリ構造では、図３で分かるように統合印刷回路基板１３０からゲート半導体チップパッケージ２２０への信号供給が次の通りの方式より成る。
【００６２】
外部情報処理装置、例えば、コンピュータ本体から出力される画像信号が統合印刷回路基板１３０に入力されれば、統合印刷回路基板１３０は、この入力された画像信号に対応してゲート駆動信号及びデータ駆動信号を発生させる。
【００６３】
この際、統合印刷回路基板１３０から発生されたデータ駆動信号は、ゲート・データ駆動信号兼用半導体チップパッケージ１３２及びデータ駆動信号専用半導体チップパッケージ１３３の駆動信号伝送配線１３５，１３７を経由してデータ駆動用半導体チップ１３６，１３８に入力されて処理される。以後、処理完了されたデータ駆動信号は、駆動信号伝送配線１３５，１３７を再度経由して下部基板１１１のデータライン１３４に入力される。
【００６４】
これと同時に、統合印刷回路基板１３０から発生されたゲート駆動信号は、ゲート及びデータ駆動信号兼用半導体チップパッケージ１３２により形成された駆動信号伝送配線１３５を経由して下部基板１１１の第１のゲート駆動信号伝送線１０１ａに入力される。
【００６５】
第１のゲート駆動信号伝送線１０１ａに沿ってバイパス配線２２５に入力されたゲート駆動信号は、半導体チップ２４０を経ず下部基板１１１の第２のゲート駆動信号伝送線１０１ｂに伝達される。
【００６６】
第１のゲート駆動信号伝送線１０１ａに沿って入力配線２２２を経由して第１の入力パッド２４２ａに入力されたゲート駆動信号は、図４に示されたように、ゲート駆動用半導体チップ２４０に伝達される。このゲート駆動信号は、半導体チップ２４０内の回路に伝達されて出力信号に変換されて、出力パッド２４３−第１の出力配線２２３の信号ラインに沿って下部基板１１１のゲートライン１２６に伝達される。
【００６７】
そして、第２の入力パッド２４２ｂに伝達されたゲート駆動信号は、第２の出力配線２２４を経由して次の半導体チップパッケージを駆動するために、第２のゲート駆動信号伝送線１０１ｂに出力される。このように、このゲート駆動信号伝送線１０１ｂに出力された信号は、下部基板１１１のエッジに沿って並んで形成された各ゲート半導体チップパッケージ２２０の入力配線−第１の入力パッド−第２の入力パッド−第２の出力配線の信号ラインに沿って反復的に流れる。
【００６８】
前述した原理により、統合印刷回路基板１３０から伝送されたゲート駆動信号をゲート半導体チップパッケージ２２０内の半導体チップ１４０に連続的に供給することができる。
【００６９】
前述した過程を通じて、下部基板１１１のゲートライン１２６へゲート出力信号が印加されれば、このゲート出力信号により一つの列の全ての薄膜トランジスタは、ターンオンされ、こうした薄膜トランジスタのターンオンによりデータ駆動用半導体チップ１３６，１３８に印加されていた電圧は、迅速に画素電極に出力される。その結果、画素電極と共通電極との間には、電界が形成される。こうした電界の形成により上部基板１１２と下部基板１１１との間に介在されていた液晶は、その配列が変わり、結局一定した画像情報を外部にディスプレイする。
【００７０】
以下、本発明の第２の実施形態を図５Ａ乃至図５Ｃに基づいて説明する。図５Ａは、本発明の一実施形態によるゲート半導体チップパッケージ３２０を示した斜視図である。図５Ｂは、図５ＡのＩＩＩ−ＩＩＩ’線を基準に切断した半導体チップパッケージ３２０の断面図である。そして、図５Ｃは、図５ＡのＩＶ−ＩＶ’線を基準に切断した半導体チップパッケージ３２０の断面図である。
【００７１】
図５Ａ乃至図５Ｃに示されたゲート半導体チップパッケージ及びこれを用いたディスプレイパネルアセンブリの基本構造は、第１の実施形態で提案された図２Ａ乃至図４の構造と同一なので前述した実施形態では、これと関連された言及を避け、図５Ａ及び図５Ｃを参照して第１の実施形態と対比されるゲート半導体チップパッケージ３２０の構造を中心に説明する。図５Ａ乃至図５Ｃにおいて、図２Ａ乃至図４と同一又は当該部分には同一符号を付けて説明を省略する。
【００７２】
第２の実施形態の場合には、バイパス配線３２５がチップ実装部３２６を通過するように配列されることにおいて、第１の実施形態と差異がある。従って、第１の実施形態のベースフィルムの長さＬ２よりさらに短い長さＬ３にチップパッケージを構成することができる。
【００７３】
具体的に図５Ａを参照して、第２の実施形態で提案されたゲート半導体チップパッケージ３２０は、軟性材質のベースフィルム３２１と、このベースフィルム３２１の一面に形成された入力配線３２２、第１の出力配線３２３、第２の出力配線３２４及びバイパス配線３２５と、前述した各配線（例えば、入力配線、第１及び第２の出力配線）と電気的に接続されたゲート駆動用半導体チップ３４０の組み合わせから構成されている。この際、ゲート駆動用半導体チップ３４０は、ベースフィルム３２１にフリップチップ方式で実装される。ここで、ベースフィルム３２１と、このベースフィルム３２１の一面に形成された入力配線３２２と、第１の出力配線３２３と、第２の出力配線３２４と、バイパス配線３２５と、をゲートテープ配線基板という。また、ベースフィルム３２１上に半導体チップ３４０が実装される部分をチップ実装部３２６という。
【００７４】
入力配線３２２、第１の出力配線３２３、第２の出力配線３２４及びバイパス配線３２５のような配線パターン層は、５μｍ〜２０μｍ程度の厚さで形成されており、一般に銅箔（Ｃｕ）などの金属材料が用いられている。望ましくは、銅箔の表面に真鍮、金、ニッケル又は半田の鍍金を実施する。
【００７５】
図５Ａに示されたように、入力配線３２２は、チップ実装部３２６の一側辺例えば、右側辺でベースフィルム３２１の外郭に沿って並んで延び、途中で曲がりチップ実装部３２６の右側辺を通過した後、チップ実装部３２６内に配列され、その末端は、後方ｂ方向にさらに曲がって延びて配置されている。したがって、チップ実装部３２６内で入力配線３２２は、チップ実装部３２６の右側辺と垂直方向に進行しつつ後方ｂの方向に折れる構造を有する。この際、入力配線３２２の一端３２２ａは、ディスプレイパネルのゲート駆動信号伝送線（図４の１０１ａ参照）と電気的に接続され、チップ実装部３２６内の他端３２２ｂは、半導体チップ３４０の後方ｂに設けた入力パッド３４２ａと電気的に接続される。
【００７６】
バイパス配線３２５は、チップ実装部３２６の一側辺例えば、右側辺に迂回した状態にベースフィルム３２１の右側外郭に沿って並んで、途中で曲がり、チップ実装部３２６の右側辺を通過した後、半導体チップ３４０の長辺と平行にチップ実装部３２６内に配列され、再びチップ実装部３２６の左側辺を通過してベースフィルム３２１の左側辺で外郭に沿って並んで、途中で曲がる構造を成す。この際、バイパス配線３２５の一端３２５ａと他端３２５ｂは全てゲート駆動信号伝送線（図４の１０１ａ，１０１ｂ参照）と接続される。そして、バイパス配線３２５は半導体チップ３４０と電気的に接続されない。
【００７７】
第１の出力配線３２３は、ベースフィルム３２１上でチップ実装部３２６の前方ｆから後方ｂを向いて直線状に並んで延びてチップ実装部３２６の一つの長辺を通過した後、チップ実装部３２６内で後方ｂ方向に延びて配置されている。。この際、第１の出力配線３２３の一端３２３ａは、半導体チップ３４０の出力パッド３４３と電気的に接続され、第１の出力配線３２３の他端３２３ｂは、ディスプレイパネルのゲートライン（図４の１２６参照）と電気的に接続される。
【００７８】
第２の出力配線３２４は、チップ実装部３２６の他側辺、例えば、左側辺でベースフィルム３２１の外郭に沿って並んで、途中で曲がり、チップ実装部３２６の左側辺を通過した後、チップ実装部３２６内に配列され、その末端は後方ｂ方向に再び曲がって配置されている。したがって、チップ実装部３２６内での第２の出力配線３２４は、チップ実装部３２６の左側辺と垂直方向に進行しつつ後方ｂの方向に折れる構造を有する。この際、第２の出力配線３２４の一端３２４ａは、半導体チップ３４０の入力パッド３４２ｂと電気的に接続され、第２の出力配線３２４の他端３２４ｂは、ディスプレイパネルのゲート駆動信号伝送線（図４の１０１ｂ参照）と電気的に接続される。
【００７９】
ここで、入力配線の他端３２２ｂ及び第２の出力配線の一端３２４ａの先端部と半導体チップ３４０の周面に形成された入力パッド３４２ａ，３４２ｂとはそれぞれ接合部（図示せず）により電気的に接続される。また、第１の出力配線の一端３２３ａの先端部と出力パッド３４３は、接合部（図示せず）により電気的に接続される。この接合部は、電気的に接続する金属バンプが使用されることができる。この接合部は、１０μｍ〜１８μｍ程度の厚さで形成されており、金（Ａｕ）、銅（Ｃｕ）及びソルダなどの導電性材料が用いられている。この接合部と入出力配線の先端部３２２ｂ，３２３ａ，３２４ａとの接合は、熱圧着により成されることができる。
【００８０】
こうした入出力配線３２２，３２３，３２４の強度と安定性とのため半導体チップ３４０の入出力パッド３４２ａ，３４２ｂ，３４３と接合する入出力配線の先端部３２２ｂ，３２４ａ，３２３ａを除外した他部分の入出力配線は、保護膜、例えばソルダレジストに覆われることが望ましい。
【００８１】
図５Ｂは、図５ＡのＩＩＩ−ＩＩＩ’線を基準に切断した半導体チップパッケージ３２０の断面図である。そして、図５Ｃは、ＩＶ−ＩＶ線を基準に切断した半導体チップパッケージ３２０の断面図である。
【００８２】
第２の実施形態の場合も、統合印刷回路基板１３０からゲート半導体チップパッケージ３２０への信号供給は、第１の実施形態と同一なルートを経て進行されるため、説明を省略する。
【００８３】
このように、ゲート駆動用半導体チップ３４０とゲート半導体チップパッケージ３２０のベースフィルム３２１に形成される入出力配線３２２，３２４及びバイパス配線３２５の形状を変形して、入力配線３２２、第２の出力配線３２４及びバイパス配線３２５がベースフィルム３２１の下側外郭ラインを経ず、チップ実装部３２６の側辺を通過するように形成する。
【００８４】
従って、半導体チップ後方ｂのベースフィルムサイズＬ３を従来より縮小させ得る。これにより、ベースフィルム３２１の使用面積を縮小させることができるため、高価のフィルム使用量を減らすことができてコストを節減することができ、ゲート半導体チップパッケージ３２０とディスプレイパネルアセンブリ２００の小型化を成し得る。
【００８５】
例えば、本発明の一実施形態として半導体チップパッケージ３２０に使用される入力配線３２２、第２の出力配線３２４又はバイパス配線３２５が約１０本〜２０本である場合、望ましくは、１５本である場合、そして、入力配線３２２、第２の出力配線３２４又はバイパス配線３２５のピッチが約３０μｍ〜１００μｍである場合、望ましくは、４０μｍである場合に、入力配線３２２、第２の出力配線３２４及びバイパス配線３２５がチップ実装部３２６の側辺を通過することによって、約１２００μｍ程度のベースフィルム３２１のサイズＬ３を縮めることができる。
【００８６】
ここで、従来テープ配線基板１２０のベースフィルム１２１の長さＬ１が約５０００μｍ〜１５０００μｍである場合、望ましくは、６０００μｍである場合、第２の実施形態によるベースフィルム３２１のサイズＬ３は、約４８００μｍになる。すなわち、約２０％程度ベースフィルム３２１のサイズＬ３が縮まれる効果がある。
【００８７】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００８８】
本発明は、チップ実装部の外部に配置される配線を最小化してベースフィルムのサイズを縮小させたテープ配線基板と、それを用いた半導体チップパッケージ及びそれを用いたディスプレイパネルアセンブリを含む。
【図面の簡単な説明】
【００８９】
【図１】従来のディスプレイパネルアセンブリのゲート駆動用チップＴＣＰを示した斜視図である。
【図２Ａ】本発明の第１の実施形態による半導体チップパッケージを示した斜視図である。
【図２Ｂ】図２ＡのＩ−Ｉ’線を基準に切断した半導体チップパッケージの断面図である。
【図２Ｃ】図２ＡのＩＩ−ＩＩ’線を基準に切断した半導体チップパッケージの断面図である。
【図３】本発明の第１の実施形態による半導体チップパッケージが用いられたディスプレイパネルアセンブリを示した斜視図である。
【図４】図３のＢ部分を拡大示した分解斜視図である。
【図５Ａ】本発明の第２の実施形態による半導体チップパッケージを示した斜視図である。
【図５Ｂ】図５ＡのＩＩＩ−ＩＩＩ’線を基準に切断した半導体チップパッケージの断面図である。
【図５Ｃ】図５ＡのＩＶ−ＩＶ’線を基準に切断した半導体チップパッケージの断面図である。
【符号の説明】
【００９０】
２２０：半導体チップパッケージ
２２１：ベースフィルム
２２２：入力配線
２２３：第１の出力配線
２２４：第２の出力配線
２２５：バイパス配線
２２６：チップ実装部
２４０：半導体チップ
【図１】
0004708770.tif 000002
【図２Ａ】
0004708770.tif 000003
【図２Ｂ】
0004708770.tif 000004
【図２Ｃ】
0004708770.tif 000005
【図３】
0004708770.tif 000006
【図４】
0004708770.tif 000007
【図５Ａ】
0004708770.tif 000008
【図５Ｂ】
0004708770.tif 000009
【図５Ｃ】
0004708770.tif 000010