(57)【特許請求の範囲】
【請求項１】
絶縁性基板と、
前記絶縁性基板上に畝状に並べて形成される３次元構造を有し、第１の第１導電型領域、第１の第２導電型領域、第２の第１導電型領域および第２の第２導電型領域によるメモリ用のサイリスタ構成を有する複数の畝状の半導体部と、
前記絶縁性基板上に畝状に並べられる前記複数の畝状の半導体部と交差し、交差する複数の畝状の半導体部の前記第１の第２導電型領域に対して絶縁膜を介して接続されるゲート電極と、
前記絶縁性基板上に畝状に並べられる前記複数の畝状の半導体部と交差し、交差する複数の畝状の半導体部についての一端側の前記第１の第１導電型領域に接続されるカソード電極、または他端側の前記第２の第２導電型領域に接続されるアノード電極と
を有し、
前記畝状の半導体部には、
畝状の延設方向に沿って、前記第１の第１導電型領域、前記第１の第２導電型領域、前記第２の第１導電型領域および前記第２の第２導電型領域が一列に並んだ横型のサイリスタを有し、
前記ゲート電極は、
前記絶縁性基板上に形成される前記複数の畝状の半導体部についての、前記第１の第１導電型領域と前記第２の第１導電型領域とに挟まれている前記第１の第２導電型領域に対して前記絶縁膜を介して重ねて形成され、
前記複数の畝状の半導体部による畝の間において前記絶縁性基板と接し、前記絶縁性基板上で前記第１の第１導電型領域と前記第２の第１導電型領域とに挟まれている３次元構造の前記第１の第２導電型領域についての３方の面に対向する
メモリ用の半導体装置。
【請求項２】
前記絶縁性基板上で畝状の３次元構造を有する前記畝状の半導体部には、
前記横型のサイリスタが畝状の延設方向に沿って２個形成され、
当該２個の横型のサイリスタは、
前記第２の第２導電型領域を共用する
請求項１記載のメモリ用の半導体装置。
【請求項３】
前記絶縁性基板上で畝状の３次元構造を有する前記畝状の半導体部は、
前記横型のサイリスタとともに、前記第１の第１導電型領域を当該横型のサイリスタと共用するＭＯＳトランジスタを有する
請求項１記載のメモリ用の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタ構成のメモリ用の半導体装置に関する。
【背景技術】
【０００２】
図１８（１）に示すように、サイリスタ構成の半導体装置は、ｐ型領域ｐ１，ｐ２とｎ型領域ｎ１，ｎ２とを交互に４層設けてｐ１／ｎ１／ｐ２／ｎ２構造としている。そして、外側に配置されたｐ型領域ｐ１にアノード電極Ａを接続し、対する外側に配置されたｎ型領域ｎ２にカソード電極Ｋを接続し、さらに中央に配置されたｐ型領域ｐ２にゲート電極Ｇを接続してなる。このようなサイリスタは、シリコン基板の表面層にｐ１／ｎ１／ｐ２／ｎ２構造を縦型に設けた構成、およびＳＯＩ基板を用いてｐ１／ｎ１／ｐ２／ｎ２構造を横型に設けた構成がある。
【０００３】
以上のような構成の半導体装置においては、図１８（２）に示すように、アノード電極Ａ−カソード電極Ｋ間に順バイアスを印加するとアノード電極Ａに接続されたｐ型領域ｐ１からｎ型領域ｎ１へホールが供給され、カソード電極Ｋに接続されたｎ型領域ｎ２からｐ型領域ｐ２へ電子が供給される。そして、これらのホールと電子とがｎ型領域ｎ１／ｐ型領域ｐ２間のｎｐ接合部で再結合することによって電流が流れ、オン状態となる。
【０００４】
また、図１８（３）に示すように、アノード電極Ａ−カソード電極Ｋ間に逆バイアスを印加することによりオフ状態とするが、これだけだと実質的なオフ状態となるのに数ｍｓ程度の時間を要してしまう。つまり、一度オン状態になると、アノード電極Ａ−カソード電極Ｋ間に逆バイアス印加しただけでは自発的にオフ状態になる事はなく、電流を保持電流未満にするか、電源を落とすことにより、ｎ型領域ｎ１およびｐ型領域ｐ２に流れている過剰なキャリアを全てこれらの領域から掃き出させるか、または再結合させる必要がある。
【０００５】
このため、オン状態からオフ状態とする場合には、アノード電極Ａ−カソード電極Ｋ間に逆バイアス印加すると共に、ｐ型領域ｐ２に設けたゲート電極に電圧を印加する。これにより、ｐ型領域ｐ２中に電界を発生させて強制的に過剰キャリアである電子を吐き出させ、より速く実質的なオフ状態となるように動作させている。
【０００６】
尚、図１９には、このような構成の半導体装置におけるアノード電極Ａ−カソード電極Ｋ間の電圧（ＶAK）と、この半導体装置に流れる電流（Ｉ）との関係を示した。ここで示すように、アノードＡに正の電圧を印加していくと、電圧（ＶAK）が臨界電圧（ＶFB）に達したところでｎ型領域ｎ１／ｐ型領域ｐ２間のｐｎ接合が順バイアスとなり、電圧（ＶAK）が低下して保持電流（ＩH）以上の電流が流れ始める。ただし、臨界電圧（ＶFB）までは、保持電流（ＩH）よりも低いスイッチング電流（ＩS）しか流れず、これを越えたところで保持電流（ＩH）よりも高い電流が流れ始める。
【０００７】
また以上のようなスイッチング動作を早めるために、ゲート電極の構成を、ｐ型領域ｐ２上に絶縁膜を介して電極を配置したＭＯＳ構造とする構成が提案されている（下記特許文献１および下記非特許文献１〜３参照）。
【０００８】
【特許文献１】US patents 6,462,359 B1
【非特許文献１】F. Nemati and J. plummer, 1998, VLSI Tech., pp.66
【非特許文献２】F. Nemati and J. plummer, 1999, IEDM Tech., pp.283
【非特許文献３】F. Nemati et.al., 2004, IEDM Tech., pp.273
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述したように、ゲート電極をＭＯＳ構造とした場合であっても、ｐ型領域ｐ２中のキャリアを吐き出させるには、ある程度の時間を要することは同様である。
【００１０】
近年、上述した構成のサイリスタをメモリーに用いる素子構成が提案されている。これは、サイリスタのオフ状態を”０“、オン状態を”１“としてメモリー動作させるものである。そして、このような素子を実現するにあたり、メモリーとして用いられるサイリスタのスイッチング速度にさらなる高速化が求められている。
【００１１】
そこで本発明は、スイッチング速度、とくにオン状態からオフ状態への高速でのスイッチングが可能なサイリスタ構成のメモリ用の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
このような目的を達成するための本発明のメモリ用の半導体装置は、絶縁性基板と、絶縁性基板上に畝状に並べて形成される３次元構造を有し、第１の第１導電型領域、第１の第２導電型領域、第２の第１導電型領域および第２の第２導電型領域によるメモリ用のサイリスタ構成を有する複数の畝状の半導体部と、絶縁性基板上に畝状に並べられる複数の畝状の半導体部と交差し、交差する複数の畝状の半導体部の第１の第２導電型領域に対して絶縁膜を介して接続されるゲート電極と、絶縁性基板上に畝状に並べられる複数の畝状の半導体部と交差し、交差する複数の畝状の半導体部についての一端側の第１の第１導電型領域に接続されるカソード電極、または他端側の第２の第２導電型領域に接続されるアノード電極とを有し、畝状の半導体部には、畝状の延設方向に沿って、第１の第１導電型領域、第１の第２導電型領域、第２の第１導電型領域および第２の第２導電型領域が一列に並んだ横型のサイリスタを有し、ゲート電極は、絶縁性基板上に形成される複数の畝状の半導体部についての、第１の第１導電型領域と第２の第１導電型領域とに挟まれている第１の第２導電型領域に対して絶縁膜を介して重ねて形成され、複数の畝状の半導体部による畝の間において絶縁性基板と接し、絶縁性基板上で第１の第１導電型領域と第２の第１導電型領域とに挟まれている第１の第２導電型領域についての３方の面に対向する。
【００１４】
以上のような構成の半導体装置では、従来のサイリスタ構成の半導体装置と同様の駆動が行われる。すなわち、半導体装置をオン状態とする場合には、両端部に配置された第１導電型領域と第２導電型領域との電極間に、順バイアスを印加することにより、中央に配置された第１導電領域と第２導電領域との接合部でホールと電子とが再結合することによって電流が流れる。またその後、この半導体装置をオフ状態とする場合には、両端部に配置された第１導電型領域と第２導電型領域との電極間に逆バイアスを印加すると共に、ゲート電極に対して両端部の電極の中間の電位を印加する。これにより、ゲート電極が接続された領域に電界を印加して小数キャリアを電極側に掃き出させる。この際、本発明の半導体装置においては、ゲート電極が、中央に配置された第２導電型領域または第１導電型領域を構成する半導体層部分の複数面に設けられているため、このゲート電極が設けられた領域の全体に対して効率良く電界が印加される。このため、この中央の領域中にある小数キャリアを、素早く端部の電極側に掃き出すことができる。
【発明の効果】
【００１５】
以上説明したように本発明によれば、オン状態からオフ状態に切り換えた際に、中央に配置された領域の全体に対して効率よく電界を印加して少数キャリアを掃き出すことが可能になるため、オン状態から実効的なオフ状態へのスイッチング速度の向上を図ることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、以下の各実施形態においては、第１導電型をｐ型、第２導電型をｎ型として説明を行うが、逆であっても良く、この場合には以下の説明におけるｐ型とｎ型とを入れ換えれば良い。
【００１７】
＜第１実施形態＞
図１は、本発明の半導体装置の概略を示す構成図である。この図に示す半導体装置１と、図１８を用いて説明した従来の半導体装置との異なるところは、中央に配置されたｐ型領域ｐ２を挟んだ２つの面に、それぞれ独立して制御可能なゲート電極Ｇ１，Ｇ２を設けたところにある。
【００１８】
すなわち、この半導体装置１は、第１のｐ型領域ｐ１（以下、単にｐ型領域ｐ１と記す）、第１のｎ型領域ｎ１（以下、単にｎ型領域ｎ１と記す）、第２のｐ型領域ｐ２（以下、単にｐ型領域ｐ２と記す）、第２のｎ型領域ｎ２（以下、単にｎ型領域ｎ２と記す）を、この順に隣接して設けた半導体層１０１を備えている。そして、外側に配置されたｐ型領域ｐ１にアノード電極Ａが接続され、対する外側に配置されたｎ型領域ｎ２にカソード電極Ｋが接続されている。また、中央に配置されたｐ型領域ｐ２には、ｐ型領域ｐ２を狭持する状態で２つのゲート電極Ｇ１，Ｇ２が設けられた構成となっている。
【００１９】
これらのゲート電極Ｇ１，Ｇ２は、上述したように独立して制御可能に設けられており、ｐ型領域ｐ２に対して、異なる電位を印加することが可能である。また、これらのゲート電極Ｇ１，Ｇ２は、半導体層１０１に対してゲート絶縁膜を介して電極膜を設けた、いわゆるＭＯＳ構成であっても良い。尚、ゲート電極Ｇ１，Ｇ２の両方が、ＭＯＳ構造であっても良く、一方のみがＭＯＳ構造であっても良く、さらに両方ともが半導体層１０１に対する金属材料の拡散接合によって構成されていても良い。
【００２０】
ここで、半導体層１０１が、例えば絶縁性基板上に設けられた半導体薄膜である場合、ゲート電極Ｇ１，Ｇ２は、半導体薄膜に設けられたｐ型領域ｐ２を上下方向から狭持する状態で設けられる。
【００２１】
このような構成の半導体装置１は、次のように駆動させる。先ず、この半導体装置１をオン状態とするには、アノード電極Ａとカソード電極Ｋとの間に順バイアスを印加する。この際、ゲート電極Ｇ１，Ｇ２がＭＯＳ構造である場合は、反転層が形成されるように、金属接合の場合はｐ型領域ｐ２にホールが供給されるように、ゲート電極Ｇ１，Ｇ２、に正の電位を印加することが好ましい。
【００２２】
ここでは上記オン状態の一例として、アノード電位ＶA＝０．６Ｖとし、カソード電位ＶK＝０Ｖとする。また、ゲート電位ＶＧ１＝０．６Ｖとし、ゲート電位ＶＧ２＝０．３Ｖとする。
【００２３】
これにより、アノード電極Ａに接続されたｐ型領域ｐ１からｎ型領域ｎ１へホールが供給され、カソード電極Ｋに接続されたｎ型領域ｎ２からｐ型領域ｐ２へ電子が供給される。そして、これらのホールと電子とがｎ型領域ｎ１／ｐ型領域ｐ２間のｎｐ接合部で再結合することによって電流が流れ、オン状態となる。
【００２４】
次に、上述したオン状態からオフ状態へのスイッチングについて説明する。
【００２５】
この場合、アノード電極Ａ／カソード電極Ｋ間に逆バイアスを印加する。ここでは、ｎ型領域ｎ１／ｐ型領域ｐ２間が逆バイアスとなるように、アノード電極Ａに印加するアノード電位ＶAとカソード電極Ｋに印加するカソード電位ＶKとを設定することが重要である。またこれと同時に、ｐ型領域ｐ２に設けられたゲート電極Ｇ１，Ｇ２とに、アノード電位ＶAとカソード電位ＶKとの中間の電位を印加する。つまり、ＶA＜ＶＧ１，ＶＧ２＜ＶKとする。
【００２６】
ここでは上記オフ状態の一例として、アノード電位ＶA＝０．６Ｖとし、カソード電位ＶK＝１．２Ｖとする。また、ゲート電位ＶＧ１，ＶＧ２＝０．９Ｖとする。
【００２７】
これにより、ＶA＜ＶＧ１，ＶＧ２＜ＶKであるため、ｐ型領域ｐ２／ｎ型領域ｎ２間が逆バイアスになる。そして、オン状態の際にｎ型領域ｎ２からｐ型領域ｐ２中に供給された少数キャリア（電子）がｎ型領域ｎ２側に掃き出され、ｎ型領域ｎ１／ｐ型領域ｐ２間のｐｎ接合部で少数キャリアが結合して電流が流れることが停止される。
【００２８】
そして特に、上述した第１実施形態の半導体装置１においては、中央のｐ型領域ｐ２を挟んだ２つの面にゲート電極Ｇ１，Ｇ２が設けられた構成であるため、これらのゲート電極Ｇ１，Ｇ２からｐ型領域ｐ２全体に対して効率良く電界を印加することができる。したがって、このｐ型領域ｐ２中の小数キャリア（電子）を、素早く端部のカソード電極Ｋ側に掃き出すことができる。この結果、オン状態から実効的なオフ状態へのスイッチング速度の向上を図ることができる。
【００２９】
また、本第１実施形態の半導体装置１においては、ｐ型領域ｐ２に設けた２つのゲート電極Ｇ１，Ｇ２が、それぞれ独立して制御可能に接続されている場合、ゲート電極Ｇ１とゲート電極Ｇ２とには、この範囲でそれぞれ別の電位を印加しても良い。こうすることで、ｐ型領域ｐ２中の電界を細かく制御することが出来る。
【００３０】
次に、第１実施形態の半導体装置１の製造方法を図２〜図４の断面工程図を用いて説明する。
【００３１】
先ず、図２（１）に示すように、単結晶シリコンからなる半導体基板（半導体層）１０１の表面側に、酸化シリコンからなる素子分離１０３を形成し、半導体基板１０１の表面側を各活性領域１０１ａに分離する。この素子分離１０３は、ＬＯＣＯＳ（local oxidation of silicon）またはＳＴＩ（shallow trench isolation）のどちらでも良いが、後に半導体基板１０１を裏面側からＣＭＰ（chemical mechanical polishing）する際に、この素子分離１０３をストッパとして用いるため、３０〜３００ｎｍ程度の深さに形成すると良い。
【００３２】
その後、この活性領域１０１ａの表面層に、イオン注入によってｐ型領域ｐ２を形成する。この際、ｐ型領域ｐ２に導入するｐ型ドーパントのドーズ量は、例えばボロン（Ｂ）５Ｅ１８個／ｃｍ3であり、１Ｅ１８〜１Ｅ１９個／ｃｍ3程度が好ましい。尚、ｐ型ドーパントはインジウム（Ｉｎ）でも良い。
【００３３】
次に、図２（２）に示すように、半導体基板１０１の表面層にゲート絶縁膜１０５を形成する。このゲート絶縁膜１０５は、例えばＳｉＯ2膜を１〜１０ｎｍ程度の膜厚で成膜したものであることとする。尚、ゲート絶縁膜１０５は、ＳｉＯ2からなるものに限定されることはなく、ＳｉＯＮはもちろんのこと、ＨｆＯ2、ＨｆＯＮ、Ａｌ2Ｏ3、ＨｆＳｉＯ、ＨｆＳｉＯＮ、Ｌａ2Ｏ3など、通常のＣＭＯＳにおいて検討されているゲート絶縁膜であればよい。
【００３４】
次に、ゲート絶縁膜１０５上に、ｐ型領域ｐ２に電圧を印加するためのゲート電極Ｇ１を、第１ゲート電極Ｇ１として形成する。この第１ゲート電極Ｇ１は、ｐ型領域ｐ２（活性領域１０１ａ）の中央を横切る状態で配置される。この第１ゲート電極Ｇ１は、ポリシリコン、シリコン−ゲルマニウム、または金属によって形成する。この際、第１ゲート電極Ｇ１上に、オフセット絶縁膜１０７が積層されるように、電極材料膜と絶縁膜との積層構造をパターニングすることにより、第１ゲート電極Ｇ１を形成することとする。尚、オフセット絶縁膜１０７としては、ＳｉＯ2またはＳｉ3Ｎ4を用いることとする。
【００３５】
次いで、第１ゲート電極Ｇ１およびその上部のオフセット絶縁膜１０７の側壁に、絶縁性のサイドウォール１０９を形成する。このサイドウォール１０９は、ＳｉＯ2、Ｓｉ3Ｎ4どちらでもよく、またそれらの積層膜でもよい。
【００３６】
次に図２（３）に示すように、第１ゲート電極Ｇ１の一方側における活性領域１０１ａ上（ｐ型領域ｐ２上）を開口し、他の部分を覆う形状のレジストパターン１１１を形成する。そして、このレジストパターン１１１，オフセット絶縁膜１０７，およびサイドウォール１０９をマスクにしたイオン注入により、先に形成されたｐ型領域ｐ２に接する形状で、ｎ型領域ｎ２を形成する。この際、ｎ型領域ｎ２に導入するｎ型ドーパントのドーズ量は、例えばリン（Ｐ）１Ｅ１９個／ｃｍ3であり、１Ｅ１８〜１Ｅ２１個／ｃｍ3程度が好ましい。ただし、このｎ型領域ｎ２に導入されるｎ型ドーパントの濃度は、先に形成されたｐ型領域ｐ２内に設けられるため、ｐ型領域ｐ２に導入したｐ型ドーパントの濃度より高いことが必要である。尚、ｎ型ドーパントはリン（Ｐ）の代わりに砒素（Ａｓ）、アンチモン（Ｓｂ）等でも良い。
【００３７】
続いて、レジストパターン１１１を除去した後、以上の工程で半導体基板１０１に導入したドーパントの活性化アニールを行う。ここでは、例えば１０５０℃、０秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲で良い。
【００３８】
次に、図２（４）に示すように、先に形成したｎ型領域ｎ２を覆い、かつ第１ゲート電極Ｇ１の一方側における活性領域１０１ａ上（ｐ型領域ｐ２上）を開口する形状のレジストパターン１１３を形成する。そして、このレジストパターン１１３，オフセット絶縁膜１０７，およびサイドウォール１０９をマスクにしたイオン注入により、先に形成されたｐ型領域ｐ２に接する形状で、ｎ型領域ｎ１を形成する。この際、ｎ型領域ｎ１に導入するｎ型ドーパントのドーズ量は、例えばリン（Ｐ）１．５Ｅ１９個／ｃｍ3であり、１Ｅ１８〜１Ｅ２０個／ｃｍ3程度が好ましい。ただし、このｎ型領域ｎ２に導入されるｎ型ドーパントの濃度は、先に形成されたｐ型領域ｐ２内に設けられるため、ｐ型領域ｐ２に導入したｐ型ドーパントの濃度より高いことが必要である。尚、ｎ型ドーパントはリン（Ｐ）の代わりに砒素（Ａｓ）、アンチモン（Ｓｂ）等でも良い。
【００３９】
続いて、レジストパターン１１３を除去した後、以上の工程で半導体基板１０１に導入したドーパントの活性化アニールを行う。ここでは、例えば１０５０℃、０秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲で良い。
【００４０】
尚、先に形成したサイドウォール１０９は、このｎ型領域ｎ１の形成後に形成しても良い。
【００４１】
次に、図３（５）に示すように、第１ゲート電極Ｇ１と、ｎ型領域ｎ２の全面、さらには第１ゲート電極Ｇ１側方のｎ型領域ｎ１部分を覆い、素子分離１０３に接するｎ型領域ｎ１部分を露出させる形状のレジストパターン１１５を形成する。そして、このレジストパターン１１５をマスクにしたイオン注入により、先に形成されたｎ型領域ｎ１の表面層に、ｐ型領域ｐ１を形成する。この際、ｐ型領域ｐ１に導入するｐ型ドーパントのドーズ量は、例えばボロン（Ｂ）１Ｅ２０個／ｃｍ3であり、１Ｅ１８〜１Ｅ２１個／ｃｍ3程度が好ましい。ただし、このｐ型領域ｐ１に導入されるｐ型ドーパントの濃度は、先に形成されたｎ型領域ｎ１内に設けられるため、ｎ型領域ｎ１に導入したｎ型ドーパントの濃度より高いことが必要である。尚、ｐ型ドーパントはボロン（Ｂ）の代わりにインジウム（Ｉｎ）でも良い。
【００４２】
続いて、レジストパターン１１５を除去した後、ｐ型領域ｐ１に導入したｐ型ドーパントの活性化アニールを行う。ここでは、例えば１０００℃、０秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲で良い。
【００４３】
次に、図３（６）に示すように、第１ゲート電極Ｇ１、オフセット絶縁膜１０７、およびサイドウォール１０９を覆う状態で、平坦化絶縁膜１１７を形成する。この平坦化絶縁膜１１７は、例えばＣＶＤ成膜した酸化シリコン膜をＣＭＰにより平坦化することにより形成する。
【００４４】
次に、図３（７）に示すように、単結晶シリコンからなる半導体基板をハンドル基板１２１として用意する。そして、このハンドル基板１２１の表面に酸化シリコン膜１２３を形成する。次に、ハンドル基板１２１側の酸化シリコン膜１２３と、半導体基板１０１側の酸化シリコン膜からなる平坦化絶縁膜１１７とを対向配置した状態で、ハンドル基板１２１と半導体基板１０１とを貼り合わせる。
【００４５】
次に、図４（８）に示すように、半導体基板１０１をその裏面側から研磨し、半導体基板１０１を半導体薄膜からなる半導体層とする。この際、酸化シリコンからなる素子分離１０３をストッパとした研磨を行い、ｐ型領域ｐ１，ｐ２をｎ型領域ｎ１によって分離し、かつｎ型領域ｎ１，ｎ２をｐ型領域ｐ２によって分離する。
【００４６】
次に、図４（９）に示すように、半導体基板（半導体層）１０１の研磨面（裏面）に、ゲート絶縁膜１２５を形成する。このゲート絶縁膜１２５は、例えばＳｉＯ2膜を１〜１０ｎｍ程度の膜厚で成膜したものであることとする。尚、このゲート絶縁膜１２５は、先に形成したゲート絶縁膜１０５と同様に、通常のＣＭＯＳにおいて検討されているゲート絶縁膜であればよい。
【００４７】
次に、ゲート絶縁膜１２５上に、ｐ型領域ｐ２に電圧を印加するためのゲート電極Ｇ２を、第２ゲート電極Ｇ２として形成する。この第２ゲート電極Ｇ２は、ｐ型領域ｐ２（活性領域１０１ａ）の中央を横切る状態で、ｐ型領域ｐ２を挟んで第１ゲート電極Ｇ１と対向配置される。この第２ゲート電極Ｇ２は、第１ゲート電極Ｇ１と同様に、ポリシリコン、シリコン−ゲルマニウム、または金属によって形成する。
【００４８】
以上の後には、ｐ型領域ｐ１に接続されたアノード電極Ａと、ｎ型領域ｎ２に接続されたカソード電極Ｋとをそれぞれ形成する。この際、両端部のｐ型領域ｐ１とｎ型領域ｎ２の露出部にサリサイド工程によってシリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）を形成し、以降は通常のＣＭＯＳ工程と同様の配線工程を行う。
【００４９】
以上により、図１を用いて説明したように、中央に配置されたｐ型領域ｐ２を狭持する状態で、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とを設けてなる実施形態の半導体装置１を完成させることができる。
【００５０】
尚、以上説明した第１実施形態の製造方法においては、図３（７）および図４（８）を用いて説明したように貼り合わせと研磨によって、半導体基板１０１を半導体薄膜からなる半導体層とする前に、ｎ型領域ｎ１，ｎ２およびｐ型領域ｐ１，ｐ２を形成する手順を説明した。しかしながら、ｎ型領域ｎ１，ｎ２およびｐ型領域ｐ１，ｐ２の形成は、半導体基板１０１を半導体薄膜からなる半導体層とした後に行っても良い。
【００５１】
この場合、半導体基板１０１に素子分離１０３を形成し、ｐ型領域ｐ２を形成した後、さらにゲート絶縁膜１０５を介して第１ゲート電極Ｇ１を形成する。その後、平坦化絶縁膜の形成を経て貼り合わせ工程を行う。次いで、半導体基板１０１を研磨して半導体薄膜とする。次に、ｐ型領域ｐ２を横切るようにゲート絶縁膜を介して第２ゲート電極を形成し、さらに図２（２）〜図３（５）で説明したと同様の手順でｎ型領域ｎ２，ｎ１、ｐ型領域ｐ１を形成する。
【００５２】
また、この他にも、半導体基板１０１に素子分離１０３を形成し、ｐ型領域ｐ２を形成せずに、ゲート絶縁膜１０５を介して第１ゲート電極Ｇ１を形成する。その後、平坦化絶縁膜の形成を経て貼り合わせ工程を行う。次いで、半導体基板１０１を研磨して半導体薄膜とする。次に、ｐ型領域ｐ２を形成し、その後、ｐ型領域ｐ２を横切るようにゲート絶縁膜を介して第２ゲート電極を形成し、さらに図２（２）〜図３（５）で説明したと同様の手順でｎ型領域ｎ２，ｎ１、ｐ型領域ｐ１を形成しても良い。
【００５３】
＜第２実施形態＞
図５は、第２実施形態の半導体装置の概略を示す構成図である。この図に示す半導体装置２と、図１を用いて説明した第１実施形態の半導体装置との異なるところは、ｐ型領域ｐ２の３方向の面にゲート電極Ｇ３を設けたところにある。
【００５４】
すなわち、この半導体装置２は、ｐ型領域ｐ１、ｎ型領域ｎ１、ｐ型領域ｐ２、およびｎ型領域ｎ２を、この順に隣接して設けた半導体層２０１を備えている。この半導体層２０１は、例えばＳＯＩ基板の半導体薄膜を一方向に延設された畝状に加工してなる３次元のフィン構造に成形されたもので、絶縁膜（例えば埋め込み酸化膜Buried Oxide：BOX）２００の上部に設けられている。そして、このような半導体層２０１の延設方向に、上記のｐ型領域ｐ１，ｎ型領域ｎ１，ｐ型領域ｐ２，ｎ型領域ｎ２が順次配設されている。
【００５５】
そして、ここでの図示は省略したが、外側に配置されたｐ型領域ｐ１にアノード電極Ａが接続され、対する外側に配置されたｎ型領域ｎ２にカソード電極Ｋが接続されている。また、中央に配置されたｐ型領域ｐ２の３方の面にわたって連続した形状で、ゲート電極Ｇ３が設けられた構成となっている。尚、このゲート電極Ｇ３は、例えば半導体層２０１に対して、ここでの図示を省略したゲート絶縁膜を介して電極膜を設けたＭＯＳ構成であっても良く、半導体層２０１に対する金属材料の拡散接合によって構成されていても良い。
【００５６】
以上のような構成の半導体装置２の駆動方法は、第１実施形態の半導体装置の駆動方法と同様である。
【００５７】
以上のような構成の半導体装置２では、中央に配置されたｐ型領域ｐ２の複数面にわたってゲート電極Ｇ３が設けられている。このため、第１実施形態と同様に、このゲート電極Ｇ３からｐ型領域ｐ２全体に対して効率良く電界を印加することができるため、オン状態から実効的なオフ状態へのスイッチング速度の向上を図ることができる。
【００５８】
次に、第２実施形態の半導体装置２の製造方法を図６〜図７の工程図を用いて説明する。
【００５９】
先ず、図６（１）に示すように、ＳＯＩ基板における絶縁膜２００上に形成された半導体薄膜２０１ａを一方向に延設された畝状にパターニングし、３次元のフィン構造に成形された半導体層２０１を形成する。この半導体層２０１が活性領域となる。
【００６０】
その後、この半導体層２０１の全領域に、イオン注入によってｐ型領域ｐ２を形成する。この際、ｐ型領域ｐ２に導入するｐ型ドーパントのドーズ量は、例えばボロン（Ｂ）５Ｅ１８個／ｃｍ3であり、１Ｅ１８〜１Ｅ１９個／ｃｍ3程度が好ましい。尚、ｐ型ドーパントはインジウム（Ｉｎ）でも良い。
【００６１】
次に、必要に応じて半導体層２０１のダメージを取り除くための犠牲酸化膜の形成とそのエッチング除去を行う。その後、ここでの図示を省略したが、半導体層２０１の表面層にゲート絶縁膜を形成する。このゲート絶縁膜は、例えばＳｉＯ2膜を１〜１０ｎｍ程度の膜厚で成膜したものであることとする。尚、ゲート絶縁膜１０５は、ＳｉＯ2からなるものに限定されることはなく、ＳｉＯＮはもちろんのこと、ＨｆＯ2、ＨｆＯＮ、Ａｌ2Ｏ3、ＨｆＳｉＯ、ＨｆＳｉＯＮ、Ｌａ2Ｏ3など、通常のＣＭＯＳにおいて検討されているゲート絶縁膜であればよい。
【００６２】
次に、図６（２）に示すように、半導体層２０１上に、ゲート絶縁膜を介してｐ型領域ｐ２に電圧を印加するためのゲート電極Ｇ３を形成する。このゲート電極Ｇ３は、ｐ型領域ｐ２（半導体層２０１）の中央を横切る状態で配置される。この第１ゲート電極Ｇ３は、ポリシリコン、シリコン−ゲルマニウム、または金属によって形成する。
【００６３】
以降の工程は、断面図を用いて説明する。以降の断面図は、図６（２）における面Ｓを矢印方向から見た断面図に相当する。
【００６４】
先ず、図６（３）に示すように、ゲート電極Ｇ３の側壁に絶縁性のサイドウォール２０３を形成する。このサイドウォール２０３は、ＳｉＯ2、Ｓｉ3Ｎ4どちらでもよく、またそれらの積層膜でもよい。尚、この工程では半導体層２０１の側壁にも図示を省略したサイドウォールが形成されることになる。また、図５においては、このサイドウォール２０３の図示を省略した。ただし、この工程は必要なければ行わなくても良い。
【００６５】
その後、図７（４）に示すように、ゲート電極Ｇ３の一方側における半導体層２０１上を開口し、他の部分を覆う形状のレジストパターン２０５を形成する。そして、このレジストパターン２０５、ゲート電極Ｇ３、およびサイドウォール２０３をマスクにしたイオン注入により、先に形成されたｐ型領域ｐ２に接する形状で、ｎ型領域ｎ１を形成する。この際、ｎ型領域ｎ２に導入するｎ型ドーパントのドーズ量は、例えばリン（Ｐ）１．５Ｅ１９個／ｃｍ3であり、１Ｅ１８〜１Ｅ２０個／ｃｍ3程度が好ましい。ただし、このｎ型領域ｎ２に導入されるｎ型ドーパントの濃度は、先に形成されたｐ型領域ｐ２内に設けられるため、ｐ型領域ｐ２に導入したｐ型ドーパントの濃度より高いことが必要である。尚、ｎ型ドーパントはリン（Ｐ）の代わりに砒素（Ａｓ）、アンチモン（Ｓｂ）等でも良い。
【００６６】
続いて、レジストパターン２０５を除去した後、以上の工程で半導体層２０１に導入したドーパントの活性化アニールを行う。ここでは、例えば１０５０℃、０秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲で良い。
【００６７】
次に、図７（５）に示すように、先に形成したｎ型領域ｎ１を覆い、かつゲート電極Ｇ３の一方側における半導体層２０１上を開口する形状のレジストパターン２０７を形成する。そして、このレジストパターン２０７、ゲート電極Ｇ３、およびサイドウォール２０３をマスクにしたイオン注入により、先に形成されたｐ型領域ｐ２に接する形状で、ｎ型領域ｎ２を形成する。この際、ｎ型領域ｎ２に導入するｎ型ドーパントのドーズ量は、例えばリン（Ｐ）１Ｅ１９個／ｃｍ3であり、１Ｅ１８〜１Ｅ２１個／ｃｍ3程度が好ましい。ただし、このｎ型領域ｎ２に導入されるｎ型ドーパントの濃度は、先に形成されたｐ型領域ｐ２内に設けられるため、ｐ型領域ｐ２に導入したｐ型ドーパントの濃度より高いことが必要である。尚、ｎ型ドーパントはリン（Ｐ）の代わりに砒素（Ａｓ）、アンチモン（Ｓｂ）等でも良い。
【００６８】
続いて、レジストパターン２０７を除去した後、以上の工程で半導体層２０１に導入したドーパントの活性化アニールを行う。ここでは、例えば１０５０℃、０秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲で良い。
【００６９】
次に、図７（６）に示すように、ゲート電極Ｇ３と、ｎ型領域ｎ２の全面、さらにはゲート電極Ｇ３側方のｎ型領域ｎ１部分を覆い、半導体層２０１の端部を露出させる形状のレジストパターン２０９を形成する。そして、このレジストパターン２０９をマスクにしたイオン注入により、先に形成されたｎ型領域ｎ１の端部にｐ型領域ｐ１を形成する。この際、ｐ型領域ｐ１に導入するｐ型ドーパントのドーズ量は、例えばボロン（Ｂ）１Ｅ２０個／ｃｍ3であり、１Ｅ１８〜１Ｅ２１個／ｃｍ3程度が好ましい。ただし、このｐ型領域ｐ１に導入されるｐ型ドーパントの濃度は、先に形成されたｎ型領域ｎ１内に設けられるため、ｎ型領域ｎ１に導入したｎ型ドーパントの濃度より高いことが必要である。尚、ｐ型ドーパントはボロン（Ｂ）の代わりにインジウム（Ｉｎ）でも良い。
【００７０】
続いて、レジストパターン２０９を除去した後、ｐ型領域ｐ１に導入したｐ型ドーパントの活性化アニールを行う。ここでは、例えば１０００℃、０秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲で良い。
【００７１】
以上の後には、ｐ型領域ｐ１に接続されたアノード電極Ａと、ｎ型領域ｎ２に接続されたカソード電極Ｋとをそれぞれ形成する。この際、両端部のｐ型領域ｐ１とｎ型領域ｎ２の露出部にサリサイド工程によってシリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）を形成し、以降は通常のＣＭＯＳ工程と同様の配線工程を行う。
【００７２】
以上により、図５を用いて説明したように、第２実施形態の半導体装置２を完成させることができる。
【００７３】
＜第３実施形態＞
図８は、第３実施形態の半導体装置の概略を示す構成図である。このうち、図８（１）は第３実施形態の半導体装置の斜視図であり、図８（２）は（１）の斜視図における面Ｓを矢印方向から見た断面図である。これらの図に示す半導体装置３と、図５を用いて説明した第２実施形態の半導体装置２との異なるところは、半導体層２０１の上面にオフセット絶縁膜３０１を設けたことにより、半導体層２０１の両側面側からのみ、ｐ型領域ｐ２に対してゲート電極Ｇ３が作用する構成としたところにある。
【００７４】
すなわち、この半導体装置３においては、ｐ型領域ｐ２を構成する半導体層２０１を両側から狭持する状態でゲート電極Ｇ３が設けられ、このゲート電極Ｇ３が半導体層２０１の上方でオフセット酸化膜３０１を介して接続されているのである。尚、このゲート電極Ｇ３は、例えば半導体層２０１に対して、ここでの図示を省略したゲート絶縁膜を介して電極膜を設けたＭＯＳ構成であっても良く、半導体層２０１に対する金属材料の拡散接合によって構成されていても良い。
【００７５】
以上のような構成の半導体装置３の駆動方法は、第１実施形態の半導体装置の駆動方法と同様である。
【００７６】
以上のような構成の半導体装置３であっても、中央のｐ型領域ｐ２を両側から挟んだ２つの面にわたってゲート電極Ｇ３が設けられた構成であるため、このゲート電極Ｇ３からｐ型領域ｐ２全体に対して効率良く電界を印加することができる。したがって、第１実施形態と同様に、オン状態から実効的なオフ状態へのスイッチング速度の向上を図ることができる。
【００７７】
そして、本第３実施形態の半導体装置３の製造は、第２実施形態の半導体装置の製造方法において、図６（１）を用いて説明した半導体層２０１のパターン形成の際に、半導体層２０１上にオフセット絶縁膜３０１を設けること以外は、第２実施形態の製造方法と同様に行って良い。ただし、各ｐ型領域ｐ１，ｐ２およびｎ型領域ｎ１，ｎ２の形成に際しては、オフセット絶縁膜３０１の下層の半導体層２０１内に充分に各導電型のドーパント材料が導入されるように、イオン注入のエネルギーおよびドーズ量を調整することが重要である。また、半導体層２０１上にオフセット絶縁膜３０１を設ける際には、半導体薄膜とその上部に成膜した絶縁膜とを同一形状にパターニングする。オフセット絶縁膜３０１としては、例えば膜厚５０−２００ｎｍ程度の酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）を用いる。これにより、半導体層２０１の上部に位置するゲート電極Ｇ３部分からの電界は、このオフセット絶縁膜３０１に遮断されて半導体層２０１（ｐ型領域ｐ２）に及ぶことはなく、半導体層２０１の側壁に位置するゲート電極Ｇ３部分からの電界のみが半導体層２０１（ｐ型領域ｐ２）に作用するようになる。
【００７８】
＜第４実施形態＞
図９は、第４実施形態の半導体装置の概略を示す構成図である。この図に示す半導体装置４と、図８を用いて説明した第３実施形態の半導体装置３との異なるところは、半導体層２０１におけるｐ型領域ｐ２の両側面に、独立したゲート電極Ｇ１’，Ｇ２’が設けられているところにある。
【００７９】
すなわち、この半導体装置４においては、ｐ型領域ｐ２を構成する半導体層２０１を両側から狭持する状態でゲート電極Ｇ１’，Ｇ２’が、半導体層２０１上のオフセット絶縁膜３０１の上部において除去された構成となっているのである。尚、これらのゲート電極Ｇ１’，Ｇ２’は、例えば半導体層２０１に対して、ここでの図示を省略したゲート絶縁膜を介して電極膜を設けたＭＯＳ構成であっても良く、半導体層２０１に対する金属材料の拡散接合によって構成されていても良い。
【００８０】
以上のような構成の半導体装置４の駆動方法は、第１実施形態の半導体装置の駆動方法と同様である。
【００８１】
以上のような構成の半導体装置４であっても、中央のｐ型領域ｐ２を挟んだ２つの面にゲート電極Ｇ１’，Ｇ２’が設けられた構成であるため、これらのゲート電極Ｇ１’，Ｇ２’からｐ型領域ｐ２全体に対して効率良く電界を印加することができる。したがって、第１実施形態と同様に、オン状態から実効的なオフ状態へのスイッチング速度の向上を図ることができる。また、２つのゲート電極Ｇ１’，Ｇ２’が、それぞれ独立して制御可能に接続されている場合、ゲート電極Ｇ１’とゲート電極Ｇ２’とに、それぞれ別の電位を印加することで、ｐ型領域ｐ２中の電界を細かく制御することが出来ることも、第１実施形態と同様である。
【００８２】
そして、本第４実施形態の半導体装置４の製造は、例えば第３実施形態の半導体装置の製造に続けて、図１０の断面工程図に示す以下の工程を行えば良い。すなわち、図８（２）に示すように第３実施形態の半導体装置３を形成した後、図１０（１）に示すようにゲート電極Ｇ３、オフセット絶縁膜３０１、および半導体層２０１、さらにサイドウォール２０３などを埋め込む状態で絶縁膜４０１を成膜する。次いで、この絶縁膜４０１をＣＭＰ研磨により平坦化する。この際、ポリシリコンや金属材料からなるゲート電極Ｇ３をストッパにしたＣＭＰ研磨を行い、オフセット絶縁膜３０１上のゲート電極Ｇ３部分を露出させる。
【００８３】
次に、図１０（２）に示すように、ゲート電極Ｇ３を露出部分からエッチング除去し、オフセット絶縁膜３０１を露出させる。これにより、オフセット絶縁膜３０１およびその下方の半導体層２０１の側壁のみにゲート電極Ｇ３を残し、このゲート電極Ｇ３の残った部分を、この断面図では図示されないゲート電極Ｇ１’，Ｇ２’としてパターン形成する。
【００８４】
以上の後、必要に応じてオフセット絶縁膜３０１上の絶縁膜４０１、さらにはサイドウォール２０３の研磨除去を行う。ただし、絶縁膜４０１およびサイドウォールを、そのまま層間絶縁膜として用いる場合には、このまま残して良い。そして、ここでの図示は省略したが、ゲート電極（Ｇ１’，Ｇ２’）、ｐ型領域ｐ１、およびｎ型領域ｎ２にコンタクトを開けてメタル配線を行い、図９を用いて説明した第４実施形態の半導体装置４を完成させることができる。
【００８５】
尚、以上の第１実施形態〜第４実施形態においては、ｐ型領域ｐ２に対してゲート電極を接続させた構成の半導体装置を説明した。しかしながら、本発明の半導体装置は、中央に配置されるｎ型領域ｎ１に対してゲート電極を接続させた構成であっても良い。
【００８６】
以上説明した第１実施形態〜第４実施形態の半導体装置の製造において、ゲート電極が接続されるｐ型領域ｐ２以外の、ｐ型領域ｐ１、ｎ型領域ｎ１，ｎ２の形成順は、必要に応じて変更可能である。また、ｎ型領域ｎ１，ｎ２は、それぞれのキャリア濃度により同時に形成しても良い。
【００８７】
以上説明した第２実施形態〜第４実施形態においては、例えばＳＯＩ基板の半導体薄膜を一方向に延設された畝状に加工してなる３次元のフィン構造に成形された半導体層を用いた構成の半導体装置を説明した。しかしながら、これら第２実施形態〜第４実施形態の半導体装置は、半導体ウェハ（バルクウェハ）を用いても構成できる。
【００８８】
例えば、第２実施形態の半導体装置を製造する場合には、先ず、図１１（１）に示すように、半導体ウェハ２０１ａの表面をパターニングすることにより、半導体ウェハ２０１ａの表面に３次元のフィン構造２０１を形成する。次に、図１１（２）に示すように、フィン構造２０１を埋め込む酸化シリコン膜２１１を成膜し、フィン構造２０１が露出するまでこの酸化シリコン膜２１１をＣＭＰ研磨した後、酸化シリコン膜２１１をエッチバックすることにより、フィン構造２０１の上部を露出させてその周辺を酸化シリコン膜２１１で埋め込む。次に、このフィン構造２０１の部分を半導体ウェハ２０１ａの基板部分から電気的に分離するために、フィン構造２０１の下部に斜めイオン注入によってリン、ヒ素、アンチモン等の不純物を導入し、ｎ型の擬似ウェル層２１３を形成する。この際、半導体ウェハ表面にロジック回路を混載する場合には、ロジック回路の形成領域をレジストパターンで覆っておく。これにより、擬似ウェル層２１３によって基板部分と分離されたフィン構造２０１の部分を独立した半導体層２０１とする。そして、この半導体層２０１に対して、第２実施形態で説明した製造手順を行うことで、第２実施形態の半導体装置を形成する。ただし、図１１（３）に示すように、ｐ型領域ｐ２の表面層にｎ型領域ｎ１，ｎ２が設けられ、さらにｎ型領域ｎ１の表面層にｐ型領域ｐ１が設けられるように、各ｐ型領域ｐ１，ｐ２およびｎ型領域ｎ１，ｎ２の形成の際のイオン注入の際の不純物の導入深さを調整する。そして、最も浅く形成されるｐ型領域ｐ１の下層にまで達するように、酸化シリコン膜２１１が形成されていることが好ましい。これにより、後に各領域に接続形成する電極が、フィン構造の側壁に形成された場合であっても、各領域間のショートを防止できる。また、上記斜めイオン注入の際にフィン構造に導入されたｎ型不純物量を考慮して、各ｎ型領域およびｐ型領域を形成する場合のイオン注入量を設定する。
【００８９】
また、第３実施形態および第４実施形態の半導体装置を製造する場合には、先ず、半導体ウェハ上にオフセット絶縁膜を形成した後、オフセット絶縁膜と半導体ウェハの表面とをパターニングすることにより、半導体ウェハの表面にオフセット絶縁膜が積層された３次元のフィン構造を形成する。次に、上述と同様にｎ形の擬似ウェル層を形成し、その後は擬似ウェル層によって基板部分と分離されたフィン構造の半導体層に対して、第３，４実施形態で説明した製造手順を行うことで、第３，４実施形態の半導体装置を形成する。ただし、上記斜めイオン注入の際にフィン構造に導入されたｎ型不純物量を考慮して、各ｎ型領域およびｐ型領域を形成する場合のイオン注入量を設定することは、上述と同様である。
【００９０】
以上のように半導体ウェハを用いることにより、例えば混載ロジックなど混載品に対して、応用性が広がると共に製造コストを大幅に削減できる。
【００９１】
＜第５実施形態＞
本第５実施形態においては、第１実施形態〜第４実施形態で説明したサイリスタ構成の半導体装置を１つのＤＲＡＭセルとし、複数のＤＲＡＭセルを同一基板上に複数配列してなる半導体装置を説明する。尚ここでは、第２実施形態で説明した構成の半導体装置を１つのＤＲＡＭセルとする場合を例示するが、第１実施形態および第３、第４実施形態の半導体装置であっても同様に適用することができる。
【００９２】
図１２は、第５実施形態の半導体装置の概略構成を示す斜視図であり、図１３は図１２の断面図である。これらの図に示す半導体装置５は、図５に示した半導体装置（２）を１つのＤＲＡＭセル２’としている。
【００９３】
各ＤＲＡＭセル２’，２’は、第２実施形態でも述べたように、ｐ型領域ｐ１、ｎ型領域ｎ１、ｐ型領域ｐ２、およびｎ型領域ｎ２をこの順に隣接して設けた半導体層２０１を備えている。この半導体層２０１は、第２実施形態と同様に半導体薄膜を一方向に延設された畝状に加工してなる３次元のフィン構造に成形されたものである。
【００９４】
そして、特に本第５実施形態においては、２つのＤＲＡＭセル２’，２’が、それぞれのセルの端部に設けられたｐ型領域ｐ１を共有しているところが特徴的である。このため、この半導体層２０１は、各ＤＲＡＭセル２’，２’の端部に設けられたｐ型領域ｐ１を中央に配置した状態で、当該ｐ型領域ｐ１を挟んで左右対称に、ｎ型領域ｎ１、ｐ型領域ｐ２、およびｎ型領域ｎ２が、この順に隣接して設けられた一体構成となっている。
【００９５】
また、各ＤＲＡＭセル２’，２’におけるそれぞれのｐ型領域ｐ２，ｐ２には、それぞれ個別にゲート電極Ｇ３，Ｇ３が設けられている。これらのゲート電極Ｇ３，Ｇ３は、本発明の特徴でもあるｐ型領域ｐ２の３方の面にわたって連続した形状で設けられた構成となっている。尚、このゲート電極Ｇ３は、例えば半導体層２０１に対して、ここでの図示を省略したゲート絶縁膜を介して電極膜を設けたＭＯＳ構成であっても良く、半導体層２０１に対する金属材料の拡散接合によって構成されていても良い。
【００９６】
同様に、各ＤＲＡＭセル２’，２’におけるもう一方の端部を構成する２つのｎ型領域ｎ２，ｎ２にも、それぞれ個別にカソード電極Ｋが接続されている。一方、２つのＤＲＡＭセル２’，２’で共有するｐ型領域ｐ１に接続されたアノード電極Ａは、ビットラインとして用いられ、２つのＤＲＡＭセル２’，２’で共有される(図１３参照）。
【００９７】
ここで、図１４には、本第５実施形態の半導体装置５の平面図を示す。尚、図１３は、図１４のＸ−Ｘ’断面に対応している。
【００９８】
図１４に示すように、この半導体装置５における絶縁膜２００上には、２つのＤＲＡＭセル２’，２’が作り込まれた複数の半導体層２０１を、その延設方向と垂直な方向に配列させている。そして、各ゲート電極Ｇ３，Ｇ３は、複数の半導体層２０１，２０１，…の各ｐ型領域ｐ２を横切るように配線され、複数の半導体層２０１，２０１，…における各ＤＲＡＭセル２’で共有されている。
【００９９】
そして、図１３および図１４に示すように、半導体層２０１およびゲート電極Ｇ３が形成された絶縁膜２００上には、これらを覆う状態で第１層間絶縁膜５０１が設けられ、この第１層間絶縁膜５０１上にカソード電極Ｋが配線されている。各カソード電極Ｋは、複数の半導体層２０１，２０１，…の各ｎ型領域ｎ２を横切るように配線され、第１層間絶縁膜５０１に設けた接続孔を介して各ｎ型領域ｎ２に接続されている。これにより、各カソード電極Ｋは、複数の半導体層２０１，２０１，…における各ＤＲＡＭセル２’で共有された状態となっている。
【０１００】
さらに、第１層間絶縁膜５０１上にはカソード電極Ｋを覆う状態で第２層間絶縁膜５０２が設けられ、この第２層間絶縁膜５０２上に、アノード電極(ビットライン）Ａが配線されている。アノード電極(ビットライン）Ａは、各半導体層２０１，２０１，…に沿って配線され、第２層間絶縁膜５０２に設けた接続孔を介して各ｐ型領域ｐ１に接続されている。
【０１０１】
以上のような構成の半導体装置５の駆動を駆動する場合には、アノード電極(ビットライン）Ａとゲート電極Ｇ３とで選択されたＤＲＡＭセル２’に対して、データの書き込みまたは消去が行われる。選択されたＤＲＡＭセル２’の駆動は、第１実施形態の半導体装置の駆動方法と同様であり、オン状態とオフ状態とに対応させてデータの書き込みと消去を行う。
【０１０２】
尚、以上のような構成の半導体装置５の製造方法は、第２実施形態で説明したと同様に行われる。そして、これによりＤＲＡＭセル２’，２’を形成した後には、第１層間絶縁膜５０１の成膜、カソード電極Ｋの形成、第２層間絶縁膜５０２の形成、アノード電極(ビットライン）Ａの形成を、通常と同様の多層配線プロセスを適用して行う。ただし、半導体層２０１におけるアノード電極（ビットライン）Ａとのコンタクト部分をシリサイド化する場合にサリサイド工程を行う場合には、アノード電極（ビットライン）Ａを形成する前に、ｎ型領域ｎ１のシリサイド化を防止するためのサリサイドブロック層を、ｎ型領域ｎ１上部に形成する必要がある。このようなサリサイドブロック層の形成は、ｎ型領域ｎ１の形成工程とｐ型領域ｐ１の形成工程との間に、サイドウォールプロセスを利用して行われる。すなわち、ｎ型領域ｎ１を形成した後、全面にシリコン窒化膜、シリコン酸化膜等の絶縁膜を成膜する。そして、ｎ型領域ｎ１の全面とゲート電極Ｇ３にかけてを覆うレジストパターンを絶縁膜上に形成し、このレジストパターン上から絶縁膜を全面エッチバックする。これにより、ゲート電極Ｇ３およびフィン構造の側壁に絶縁膜からなるサイドウォールを残すと共にｎ型領域ｎ１上に絶縁膜からなるサリサイドブロック層を形成する。
【０１０３】
以上のような構成の半導体装置５では、サイリスタ構成の２つのＤＲＡＭセル２’，２’が、１つのｐ型領域ｐ１を共有している。これにより、複数のＤＲＡＭセル２’，２’を配列した半導体装置の高集積化を図ることが可能になる。これにより、特に３２ｎｍ世代以降のＤＲＡＭにおいてもスケーリング則に従ったデバイスの構築・作成が可能になる。
【０１０４】
＜第６実施形態＞
本第６実施形態においては、上述したサイリスタ構成の半導体装置を用いたＳＲＡＭセルを有する半導体装置を説明する。尚ここでは、第２実施形態で説明した構成の半導体装置(サイリスタ）を用いた場合を例示するが、第１実施形態および第３、第４実施形態の半導体装置を用いる場合も同様に適用することができる。
【０１０５】
図１５は、第６実施形態の半導体装置の概略構成を示す斜視図であり、図１６は図１５における断面図である。これらの図に示す半導体装置６は、図５に示した半導体装置（２）すなわちサイリスタ２”とＭＯＳトランジスタ６１とで構成されたＳＲＡＭセル６２を備えている。
【０１０６】
ＭＯＳトランジスタ６１は、ソース／ドレインを構成する２つのｎ型領域ｎ（ｓ／ｄ），ｎ２（ｓ／ｄ）間に、チャネル部を構成するｐ型領域ｐ（ｃｈ）を狭持してなる半導体層を備えている。この半導体層は、サイリスタ２”が作り込まれた半導体層と同様に、半導体薄膜を一方向に延設された畝状に加工してなる３次元のフィン構造に成形されたものである。
【０１０７】
そして、特に本第６実施形態においては、サイリスタ２”とＭＯＳトランジスタ６１とが、それぞれの素子の端部に設けられたｎ型領域を共有しているところが特徴的である。ここでは図示したように、サイリスタ２”におけるｎ型拡散層ｎ２と、ＭＯＳトランジスタ６１におけるｎ型領域ｎ２（ｓ／ｄ）とが、同一領域として設けられている。このため、この半導体層２０１は、一方側の端部から(図面上においては左端部から）、ｐ型領域ｐ１、ｎ型領域ｎ１、ｐ型領域ｐ２、ｎ型領域ｎ２（ｓ／ｄ）、ｐ型領域ｐ（ｃｈ）、およびｎ型領域ｎ（ｓ／ｄ）が、この順に隣接して設けられて一体に構成されている。
【０１０８】
また、ＭＯＳトランジスタ６１のチャネル部のｐ型領域ｐ（ｃｈ）には、ゲート絶縁膜を介してゲート電極Ｇmosが設けられている。このゲート電極Ｇmosは、サイリスタ２”に設けられたゲート電極Ｇ３と同様の構成で有って良い。すなわち、これらのゲート電極Ｇ３，Ｇmosは、本発明の特徴でもあるｐ型領域ｐ２とチャネル部のｐ型領域ｐ（ｃｈ）の３方の面にわたって連続した形状で設けられた構成となっている。そして、これらのゲート電極Ｇ３，Ｇmosが同一工程で形成されたものである場合には、ゲート電極Ｇ３，Ｇmosは、ゲート絶縁膜を介して電極膜を設けたＭＯＳ構成であることとする。尚、これらのゲート電極Ｇ３，Ｇmosは別工程で形成されたものである場合には、ゲート電極Ｇ３は半導体層２０１に対する金属材料の拡散接合によって構成されていても良い。
【０１０９】
また、ＭＯＳトランジスタ６１のみを構成するｎ型領域ｎ（ｓ／ｄ)には、ビットラインＢが接続されている。さらに、サイリスタ２”のｐ型領域ｐ１にはアノード電極Ａが接続されている。
【０１１０】
また本第６実施形態においては、上記のように構成されたＳＲＡＭセル６２の２つが、それぞれのＳＲＡＭセル６２，６２の端部に設けられたＭＯＳトランジスタ６１のｎ型領域ｎ（ｓ／ｄ）を共有しているところがもう一つの特徴的な点である。このため、半導体層２０１は、ＳＲＡＭセル６２の端部に設けられたｎ型領域ｎ（ｓ／ｄ）を挟んで左右対称に、ｐ型領域ｐ（ｃｈ）、ｎ型領域ｎ２（ｓ／ｄ）、ｐ型領域ｐ２、ｎ型領域ｎ１、およびｐ型領域ｐ１が、この順に隣接して設けられた一体構成となっている。
【０１１１】
また、２つのＳＲＡＭセル６２，６２で共有するｎ型領域ｎ（ｓ／ｄ）に接続されたビットラインＢも、２つのＳＤＲＡＭセル６２，６２で共有されることする。一方、ビットラインＢ以外のゲートＧ３，Ｇmos、およびアノード電極Ａは、各ＳＲＡＭセル６２，６２に個別に設けられることになる。
【０１１２】
ここで、図１７には、本第６実施形態の半導体装置６の平面図を示す。尚、図１６は、図１７のＸ−Ｘ’断面に対応している。
【０１１３】
図１７に示すように、この半導体装置６における絶縁膜２００上には、２つのＳＲＡＭセル６２，６２が作り込まれた一連の半導体層２０１を、その延設方向と垂直な方向に複数配列させている。そして、各ゲート電極Ｇ３は、複数の半導体層２０１，２０１，…の各ｐ型領域ｐ２を横切るように配線され、各ゲート電極Ｇmosは、複数の半導体層２０１，２０１，…の各ｐ型領域ｐ（ｃｈ）を横切るように配線され、複数の半導体層２０１，２０１，…における各ＳＲＡＭセル６２で共有されている。
【０１１４】
また、半導体層２０１およびゲート電極Ｇ３，Ｇmosが形成された絶縁膜２００上には、これらを覆う状態で第１層間絶縁膜５０１が設けられ、この第１層間絶縁膜５０１上に２本のアノード電極Ａが配線されている。これらのアノード電極Ａは、複数の半導体層２０１，２０１，…の各ｐ型領域ｐ１をそれぞれ横切るように配線され、第１層間絶縁膜５０１に設けた接続孔を介して各ｐ型領域ｐ１，ｐ１に接続されている。これにより、２本のアノード電極Ａは、複数の半導体層２０１，２０１，…における各ＳＲＡＭセル６２で共有された構成となっている。
【０１１５】
そして、第１層間絶縁膜５０１上にはアノード電極Ａを覆う状態で第２層間絶縁膜５０２が設けられ、この第２層間絶縁膜５０２上に、ビットラインＢが配線されている。ビットラインＢは、各半導体層２０１，２０１，…に沿って配線され、第２層間絶縁膜５０２に設けた接続孔を介して各ｎ型領域ｎ（ｓ／ｄ）に接続されている。これにより、ビットラインＢは、１つの半導体層２０１に作り込まれた２つのＳＲＡＭセル６２，６２で共有されたものとなる。
【０１１６】
以上のような構成の半導体装置６を駆動する場合には、ビットラインＢとゲート電極Ｇmosとで選択されたＳＲＡＭセル６２に対して、データの書き込みまたは消去が行われる。選択されたＳＲＡＭセル６２の駆動は、ＭＯＳトランジスタ６１のゲート電極Ｇmosへの電圧印加によってｎ型領域ｎ２（ｓ／ｄ）に加わる電位をカソード電位として、第１実施形態の半導体装置の駆動方法と同様にサイリスタ２”を駆動させる。そして、このサイリスタ２”のオン状態とオフ状態とに対応させてデータの書き込みと消去を行う。
【０１１７】
尚、以上のような構成の半導体装置６の製造方法は、第２実施形態で説明した製造手順における下記の２工程に変更を加えれば良い。
【０１１８】
先ず、図６(２)を用いて説明したゲート電極Ｇ３を形成する工程では、ＭＯＳトランジスタ６１のゲート電極Ｇmosを同時に形成する。この場合、ゲート電極Ｇmos下方のチャネル部のｐ型領域ｐ（ｃｈ）は、ｐ型領域ｐ２と同様の不純物濃度で形成されることになる。
【０１１９】
さらに、図７（５）を用いて説明したｎ型領域ｎ２を形成する工程では、ＭＯＳトランジスタ６１を形成する領域を開口したレジストパターンを形成し、このレジストパターンとゲート電極Ｇ３，Ｇmosとをマスクに用いたイオン注入とその後のアニール処理により、ＭＯＳトランジスタ６１のｎ型領域ｎ（ｓ／ｄ），ｎ２（ｓ／ｄ）を形成する。ただしこの工程では、ｎ型領域ｎ（ｓ／ｄ），ｎ２（ｓ／ｄ）に導入するｎ型ドーパントのドーズ量は、例えばリン（Ｐ）５Ｅ２０個／ｃｍ3であり、１Ｅ１８〜５Ｅ２１個／ｃｍ3程度が好ましい。また、これらのｎ型領域ｎ（ｓ／ｄ），ｎ２（ｓ／ｄ）に導入されるｎ型ドーパントの濃度は、先に形成されたｐ型領域ｐ２内に設けられるため、ｐ型領域ｐ２に導入したｐ型ドーパントの濃度より高いことが必要であること、さらにｎ型ドーパントはリン（Ｐ）の代わりに砒素（Ａｓ）、アンチモン（Ｓｂ）等でも良いことは、同様である。また、この工程では、必要に応じて、斜めイオン注入により、ゲート電極Ｇmos下へのポケット注入、Hello注入またはＬＤＤ、Extension注入を行っても良い。
【０１２０】
以上によりＳＲＡＭセル６１，６１を形成した後には、第１層間絶縁膜５０１の成膜、アノード電極Ａの形成、第２層間絶縁膜５０２の形成、ビットラインＢの形成を、通常と同様の多層配線プロセスを適用して行う。ただし、半導体層２０１におけるアノード電極Ａとのコンタクト部分をシリサイド化する場合にサリサイド工程を行う場合には、ｎ型領域ｎ１のシリサイド化を防止するためのサリサイドブロック層を設けることは、第５実施形態と同様である。
【０１２１】
以上のような構成の半導体装置６では、１つのＳＲＡＭセル６２を構成するサイリスタ２”とＭＯＳトランジスタ６１とが、１つのｎ型領域ｎ２（ｓ／ｄ）を共有している。またさらに、上記構成の２つのＳＲＡＭセル６２，６２が、それぞれのＭＯＳトランジスタ６１における他方のｎ型領域ｎ（ｓ／ｄ）を共有している。これにより、複数のＳＲＡＭセル６２，６２を配列した半導体装置６の高集積化を図ることが可能になる。これにより、次世代以降、特に３２ｎｍ世代以降のＳＲＡＭセルにおいてもスケーリング則に従ったデバイスの構築・作成が可能になる。
【０１２２】
以上説明した第６実施形態においては、サイリスタとＭＯＳトランジスタとを組み合わせたＳＲＡＭセルにおいて、サイリスタの一端側の領域とＭＯＳトランジスタのソース／ドレインの一方とを同一領域として、一連の半導体層にＳＲＡＭセルを作り込む構成を説明した。しかしながら、サイリスタを構成する半導体層とＭＯＳトランジスタを構成する半導体層とを、完全に分離したＳＲＡＭセルの構成であっても良い。この場合、サイリスタのｎ型領域ｎ２と、ＭＯＳトランジスタにおけるソース・ドレインの一方のｎ型領域ｎ２（ｓ／ｄ）とは、コンタクトを介して接続するか、ローカル配線にて接続する。
【０１２３】
このような構成にすることで、サイリスタ−ＭＯＳトランジスタ間において、寄生サイリスタや寄生バイポーラが形成されることを完全に防止することが可能になる。
【０１２４】
尚、上述した第１実施形態〜第６実施形態において、ｐ型とｎ型とを入れ換えた場には、アノードＡの記載をカソードＫに、カソードＫの記載をアノードＡに読み換える他は同様で良い。ただし、入力および出力信号のはHigh、Low（極性）が逆になるため、これに合わせて周辺回路等の構成を適宜変更することとする。
【図面の簡単な説明】
【０１２５】
【図１】第１実施形態の半導体装置の構成を示す構成図である。
【図２】第１実施形態の半導体装置の製造方法を示す工程図（その１）である。
【図３】第１実施形態の半導体装置の製造方法を示す工程図（その２）である。
【図４】第１実施形態の半導体装置の製造方法を示す工程図（その３）である。
【図５】第２実施形態の半導体装置の構成を示す構成図である。
【図６】第２実施形態の半導体装置の製造方法を示す工程図（その１）である。
【図７】第２実施形態の半導体装置の製造方法を示す工程図（その２）である。
【図８】第３実施形態の半導体装置の構成を示す構成図である。
【図９】第４実施形態の半導体装置の構成を示す構成図である。
【図１０】第４実施形態の半導体装置の製造方法を示す工程図である。
【図１１】第２実施形態〜第４実施形態の変形例を示す図である。
【図１２】第５実施形態の半導体装置の構成を示す要部斜視図である。
【図１３】第５実施形態の半導体装置の構成を示す要部断面図である。
【図１４】第５実施形態の半導体装置の構成を示す平面図である。
【図１５】第６実施形態の半導体装置の構成を示す要部斜視図である。
【図１６】第６実施形態の半導体装置の構成を示す要部断面図である。
【図１７】第６実施形態の半導体装置の構成を示す平面図である。
【図１８】従来のサイリスタ構成の半導体装置の構成図である。
【図１９】図１８の半導体装置におけるＶ−Ｉ特性を示す図である。
【符号の説明】
【０１２６】
１，２，３，４，５，６…半導体装置、２’…ＤＲＡＭセル（サイリスタ）、６１…ＭＯＳトランジスタ、６２…ＳＲＡＭセル、１０１…半導体層（半導体基板）、１２１…ハンドル基板、２０１…半導体層、Ａ…アノード電極、Ｋ…カソード電極、Ｇ１，Ｇ１’Ｇ２，Ｇ２’，Ｇ３，Ｇ３’，Ｇmos…ゲート電極、ｐ１…ｐ型領域、ｎ１…ｎ型領域、ｐ２…ｐ型領域、ｎ２…ｎ型領域、ｎ２（ｓ／ｄ）…ｎ型領域、ｎ（ｓ／ｄ）…ｎ型領域、ｐ（ｃｈ）…チャネル部のｐ型領域、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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