(57)【特許請求の範囲】
【請求項１】
同一の入力信号が入力されるそれぞれ独立した複数の入力回路と、前記入力回路のいずれか１つの入力回路の出力信号をプロセス値として出力する出力回路と、前記各入力回路の出力信号に基づいて前記入力信号の異常の有無を診断する診断回路と、この診断回路の診断の結果信号を受け、当該結果信号が前記入力信号の異常を示すとき前記出力回路を遮断する遮断手段と、を備えたことを特徴とする入力制御装置において、
前記各入力回路のそれぞれに対応して設けられ、前記各入力回路の出力信号に基づいて前記入力信号の変化を検出する変化検出回路と、
前記変化検出回路のそれぞれに対して設けられ、前記変化検出回路の出力信号を受け、所定のパルス信号を出力する第１のパルス信号発生回路と、
前記第１のパルス信号発生回路の出力信号の論理積を演算する第１の演算回路と、
前記第１の演算回路の出力信号の反転を行う反転回路と、
前記反転回路の出力信号と前記診断回路の出力信号との論理積を演算し、その演算結果信号を前記遮断手段の開閉命令信号として当該遮断手段に出力する第２の演算回路と、
を備えることを特徴とする入力制御装置。
【請求項２】
請求項１に記載の入力制御装置において、
前記第１のパルス信号発生回路は、少なくとも前記入力信号のサンプリング時間分のパルス信号を出力することを特徴とする入力制御装置。
【請求項３】
請求項１又は２に記載の入力制御装置において、
前記第１の演算回路の論理積演算により出力されるアサートされた結果信号を受けると出力を開始し、当該アサートされた結果信号がネゲートされたときから所定時間出力を継続する第２のパルス信号発生回路を更に備えることを特徴とする入力制御装置。
【請求項４】
請求項３に記載の入力制御装置において、
前記第２のパルス信号発生回路がパルスを発生する前記所定時間は、少なくとも前記複数の入力回路の個体差から生じる前記入力信号を出力するタイミングの差分であることを特徴とする入力制御装置。  
【請求項５】
請求項４に記載の入力制御装置において、
前記診断回路から出力される前記入力信号の異常を示す結果信号を所定時間受けることで、前記入力信号のフェイル信号を出力するフェイル信号出力回路を更に備え、
前記フェイル信号出力回路は、前記第２の演算回路から出力されるパルス信号を受け、前記所定時間をクリアすることを特徴とする入力制御装置。
【請求項６】
請求項１から５のいずれか一項に記載の入力制御装置において、
前記入力信号は、アナログ信号又はデジタル信号であることを特徴とする入力制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に異常がある場合、異常となる前の入力信号をホールドする入力制御装置に関し、特にプロセス制御装置の入力制御装置に用いて好適な入力信号のホールドを実現可能とする入力制御装置に関する。
【背景技術】
【０００２】
プラントを始めとする各種のプロセス制御では、プラント側からの入力信号に対して予め所定の制御データが設定され、これに基づいてプラントの各種装置の制御を行うように構成されている。このため制御系に異常な入力信号が入力されるとプラントの運転を停止しなければならないという虞もある。そこで、プラント側から入力される入力信号の異常を常に検出するために、入力信号を監視する入力制御モジュールにおける技術分野では、入力信号を２系統の回路を通じて入力し、一方をプロセス値（以下、「ＰＶ値」という。）として制御コンピュータ側で利用し、他方を診断系として監視する構成を取るのが一般的である。即ち、診断系が入力の異常を検出する場合、コンピュータ側に入力されるＰＶ値をホールドし、出力先であるコンピュータ側でこの異常なＰＶ値へと更新されるのを防止するようになっている（以下、異常なＰＶ値を検出する場合にＰＶ値をホールドする機構を有する入力制御モジュールを「入力制御装置」という）。
【０００３】
図６から図９を用いて、従来の入力制御装置５０、６０、７０について説明する。なお、以下の説明で、同一の機能を有するものは同一の符号を付して説明する。
【０００４】
図６に示す入力制御装置５０において、入力信号は２系統に分かれて入力される。一方は主回路１、他方は副回路２と個別に入力される。コンピュータ側には、主回路１及び副回路２の２系統から入力信号が入力され、通常、主回路１側の入力がＰＶ値として利用される。即ち、コンピュータ側では、所定の周期で送られたＰＶ値をメモリ（不図示）上に記憶し、この記憶されたＰＶ値の値を随時更新してプラントの制御に利用するようになっている。一方、副回路２側から取得した入力信号はＰＶ値と比較され、入力信号に異常があるか否かを診断するための診断系として使用される。
【０００５】
コンパレータ３は、主回路１と副回路２とから出力された入力信号が入力され、両入力信号の電圧値が比較される比較器である。両入力信号の値を比較し、その差分が所定の閾値以上に変化するとステータス信号がフィルタ回路４に出力される。フィルタ回路４はタイマを備え、コンパレータ３から出力されたステータス信号を所定時間継続して検出すると、エラーステータスフラグ（フェイル信号）がコンピュータ側に出力されるようになっている。コンピュータ側では、このエラーステータスフラグを検出すると入力制御装置５０の故障を判断（診断）することができるようになっている。
【０００６】
しかしながら、入力制御装置５０では、副回路２側からの入力に対し診断時間を必要とする。即ちコンピュータ側がコンパレータ３からのエラーステータスフラグを取得するまでの間、主回路１からＰＶ値を取得するタイミングとエラーステータスフラグを取得するタイミングにタイムラグが生ずるという問題がある。図８に、ＰＶ値の変化と診断時間の関係を模式的に示す。図８において、グラフ中の曲線はＰＶ値の変化率の遷移を表す。当初正常であったＰＶ値が、例えば主回路１の故障等により時間ｔａで急激に変化したとする。この時間ｔａでのＰＶ値の変化はコンパレータ３により検出され、ステータス信号が出力されるわけであるが、フィルタ回路４でのタイマによりコンピュータ側にエラーステータス信号が入力されるまでに時間Ｎを要する。この時間Ｎの間、主回路１側からは異常な入力信号がＰＶ値としてコンピュータ側に出力される。しかしながら、コンピュータ側は、エラーステータスフラグを未だ取得できない状態にある間は、主回路１から入力されるＰＶ値が異常なＰＶ値であると判断することができず、メモリ上で異常なＰＶ値を更新してプラントの制御を実行することとなる。その結果、この異常なＰＶ値によってその後の各種制御に外乱が生ずるという問題が発生する。
【０００７】
そこで、コンピュータ側の異常なＰＶ値の更新を防止するために、主回路１側のＰＶ値の出力を診断系の診断時間に応じて遅延させる方法が一般に行われている。図７に示す入力制御装置６０は、主回路１側のＰＶ値の出力を、診断系の診断時間（仮にｔ３［ｓ］と設定するものとする）分遅延するように構成し、更にエラーステータスフラグの入力によって主回路１側の導通を遮断するスイッチ６を設ける構成としている。より詳細には、入力制御装置６０では、主回路１側と副回路２側との間で生ずるｔ３［ｓ］のタイムラグの間にコンピュータ側へと異常なＰＶ値が入力されることを防止するため、主回路１側から出力される信号に対してｔ３［ｓ］分に相当する遅延を行うバッファ装置を設ける構成としている（図７示す複数の『ＰＶ』は、バッファ装置により遅延されたｔ３［ｓ］分のＰＶ値を示す）。例えば、主回路１側の故障等により異常なＰＶ値が発生しても、診断系の診断時間中（ｔ３［ｓ］）はバッファリング装置にバッファリングされた正常なＰＶ値（異常ＰＶ値となる前のＰＶ値）がコンピュータ側に入力されることとなる。ｔ３［ｓ］後に、診断系によりエラーステータスフラグがフィルタ回路４から出力されると、スイッチ６が開放して主回路１側から異常なＰＶ値が導通する前にコンピュータ側への入力を遮断する。エラーステータスフラグの入力を受けたコンピュータ側では、それまで正常に出力されていたＰＶ値（以下、「前回ＰＶ値」という。）を保持（ホールド）するようになっている。即ち、コンパレータ３から出力されるエラーステータスフラグによりスイッチ６が開放された時点では、主回路１から出力されていたＰＶ値は正常なものであるため、コンピュータ側のメモリではスイッチ６が開放される前の正常なＰＶ値がホールド（メモリ上で更新）されることとなる。
【０００８】
しかしながら、この入力制御装置６０は、バッファ装置としてＲＡＭ（Random Access Memory）を設ける必要があるため、ハードウェア資源を確保する上でのコスト負担が生ずるという問題がある。更には、バッファリングによりプラント側からの一次応答が悪化するという問題がある。
【０００９】
そこで、入力制御装置５０及び６０における診断時間の問題やプラント側からの一次応答を確保するという問題を解決するために、図９に示すような入力制御装置７０の構成が考えられる。入力制御装置７０では、入力制御装置６０のように主回路１側にバッファ装置を設けずにコンパレータ３から出力されるステータス信号に基づいて即座にスイッチ６が開放される構成となっている。即ち、主回路１から異常なＰＶ値がコンピュータ側に出力される前に、コンピュータ側で前回ＰＶ値のままホールドすることができるように構成されている。
【００１０】
しかしながら、入力制御装置７０の構成では、入力信号の変化に対して装置の反応が敏感となり過ぎて入力信号の制御が困難になるという問題がある。即ち、実際の回路構成では主回路１側と副回路２側の回路の個体差等に起因して入力制御装置の各回路素子に流れる信号に微細な変化やタイミングの誤差が生ずるのが通常である。コンパレータ３が、この信号の微細な変化やタイミングの誤差おも異常なＰＶ値であるとして誤認識する可能性も十分考えられる。この誤認識の度にスイッチ６を開放してＰＶ値をホールドするとなると、コンピュータ側でプラント側からの一次応答を得られなくなるという問題がある。即ち、プラントの運転に対する外乱を防止することは可能であるとしても、コンピュータ側に入力された入力信号が一次応答でない場合も少なからず発生し、精度の高いプラント制御を実現することができなくなるという問題がある。
また、このようなコンパレータ３の誤認識の問題を防止するために、入力制御装置７０を構成する各回路素子をより精度の高い素子から構成することで解消することも考えられるが、コスト負担上の問題から実用上は困難であるという問題もある。
【特許文献１】特開２００４−２０７８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上記課題を解決するために行われたものであり、第１の目的とするところは、入力制御装置の故障等の発生時に、前回ＰＶ値のホールド又はリセット等を確実に行うことで、プラントの制御システムをフェイルセイフすることができるようにすることであり、第２の目的は、プラント側からの入力信号自体の変化に対し、入力制御装置を構成する各回路の個体差等に影響されることなく確実にＰＶ値のホールド動作を実現することでコンピュータ側に精度の高い通常の一次応答を得られるようにすることであり、そして第３の目的はこれらを低コストで実現することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、請求項１に記載の発明は、同一の入力信号が入力されるそれぞれ独立した複数の入力回路（例えば、図１に示す主回路１及び副回路２）と、前記入力回路のいずれか１つの入力回路の出力信号をプロセス値として出力する出力回路と、前記各入力回路の出力信号に基づいて前記入力信号の異常の有無を診断する診断回路（例えば、図１に示すコンパレータ３）と、この診断回路の診断の結果信号を受け、当該結果信号が前記入力信号の異常を示すとき前記出力回路を遮断する遮断手段（例えば、図１に示すスイッチ６）と、を備えたことを特徴とする入力制御装置において、
前記各入力回路のそれぞれに対応して設けられ、前記各入力回路の出力信号に基づいて前記入力信号の変化を検出する変化検出回路（例えば、図１に示す第１変化検出部７及び第２変化検出部８）と、
前記変化検出回路のそれぞれに対して設けられ、前記変化検出回路の出力信号を受け、所定のパルス信号を出力する第１のパルス信号発生回路（例えば、図１に示すパルス出力部９及び１０）と、
前記第１のパルス信号発生回路の出力信号の論理積を演算する第１の演算回路（例えば、図１に示す論理演算回路１１）と、
前記第１の演算回路の出力信号の反転を行う反転回路（例えば、図１に示す否定演算回路１３）と、
前記反転回路の出力信号と前記診断回路の出力信号との論理積を演算し、その演算結果信号を前記遮断手段の開閉命令信号として当該遮断手段に出力する第２の演算回路（例えば、図１に示す論理演算回路１４）と、
を備えることを特徴とする。
【００１４】
請求項２に記載の発明は、請求項１に記載の入力制御装置において、
前記第１のパルス信号発生回路は、少なくとも前記入力信号のサンプリング時間分のパルス信号を出力することを特徴とする。
【００１５】
請求項３に記載の発明は、請求項１又は２に記載の入力制御装置において、前記第１の演算回路の論理積演算により出力されるアサートされた結果信号を受けると出力を開始し、当該アサートされた結果信号がネゲートされたときから所定時間出力を継続する第２のパルス信号発生回路（例えば、図１に示すパルス出力部１２）を更に備えることを特徴とする。
【００１６】
請求項４に記載の発明は、請求項３に記載の入力制御装置において、前記第２のパルス信号発生回路がパルスを発生する前記所定時間は、少なくとも前記複数の入力回路の個体差から生じる前記入力信号を出力するタイミングの差分であることを特徴とする。
【００１７】
請求項５に記載の発明は、請求項４に記載の入力制御装置において、
前記診断回路から出力される前記入力信号の異常を示す結果信号を所定時間受けることで、前記入力信号のフェイル信号を出力するフェイル信号出力回路（例えば、図１に示すフィルタ回路４）を更に備え、
前記フェイル信号出力回路は、前記第２の演算回路から出力されるパルス信号を受け、前記所定時間をクリアすることを特徴とする。
【００１８】
請求項６に記載の発明は、請求項１から５のいずれか一項に記載の入力制御装置において、前記入力信号は、アナログ信号又はデジタル信号であることを特徴とする。
【発明の効果】
【００１９】
請求項１に記載の発明では、同一の入力信号が入力されるそれぞれ独立した複数の入力回路と、前記入力回路のいずれか１つの入力回路の出力信号をプロセス値として出力する出力回路と、前記各入力回路の出力信号に基づいて前記入力信号の異常の有無を診断する診断回路と、この診断回路の診断の結果信号を受け、当該結果信号が前記入力信号の異常を示すとき前記出力回路を遮断する遮断手段と、を備えたことを特徴とする入力制御装置において、
前記各入力回路のそれぞれに対応して設けられ、前記各入力回路の出力信号に基づいて前記入力信号の変化を検出する変化検出回路と、
前記変化検出回路のそれぞれに対して設けられ、前記変化検出回路の出力信号を受け、所定のパルス信号を出力する第１のパルス信号発生回路と、
前記第１のパルス信号発生回路の出力信号の論理積を演算する第１の演算回路と、
前記第１の演算回路の出力信号の反転を行う反転回路と、
前記反転回路の出力信号と前記診断回路の出力信号との論理積を演算し、その演算結果信号を前記遮断手段の開閉命令信号として当該遮断手段に出力する第２の演算回路と、を備えることを特徴とした。
【００２０】
このため、複数の入力回路の何れかが故障等により機能しなくなり、プロセス値が異常となっても、診断回路がこの異常を診断してその結果信号を出力し、遮断手段により出力回路を遮断するため、異常となったプロセス値をプラントの制御コンピュータ側に出力することを防止することができるという効果がある。
【００２１】
また、各入力回路のそれぞれに対応して設けられ、各入力回路の出力信号に基づいて入力信号の変化を検出する変化検出回路と、この変化検出回路の出力信号を受け、所定のパルス信号を出力する第１のパルス信号発生回路と、この第１のパルス信号発生回路の出力信号の論理積を演算する第１の演算回路とを設けることで、入力回路の個体差等により各入力信号に生じるタイミングの誤差に起因して診断回路で入力制御装置の故障と誤認識した場合であっても、このような誤差が入力回路の個体差等により生じた誤認識であると判別することができる。即ち、各入力回路のそれぞれに対応して設けられた変化検出から出力された信号に基づいて、入力信号の変化が故障等にあるか否かを判断する第１の演算回路と、この第１の演算回路の結果信号と、診断回路から出力される出力信号に基づいて遮断手段により出力回路の遮断を制御する制御信号を出力する第２の演算回路を設けることで、正確に遮断手段の動作を制御することができ、正常なプロセス値のホールド処理をより的確に行うことができるという効果がある。
【００２３】
また、請求項２に記載の発明は、請求項１に記載の入力制御装置において、前記第１のパルス信号発生回路は、少なくとも前記入力信号のサンプリング時間分のパルス信号を出力することを特徴としている。
【００２４】
請求項２に記載の発明によれば、変化検出回路からの出力信号を第１の論理演算回路に入力するに際し、確実に同期又は同期するタイミングが有る状態で入力することができる。即ち、入力回路の個体差等により各入力回路から出力される入力信号のタイミングの誤差により、変化検出回路からの出力信号が第１の論理演算回路に同期又は同期するタイミングがある状態で入力されない虞もある。通常、この誤差は、各入力回路で入力信号をサンプリングするサンプリング間隔内での誤差に収めることが可能である。したがって、このような誤差は最大でも各入力回路でのサンプリング周期分以内に収まる。そこで、各変化検出回路で少なくともサンプリング時間分のパルス信号を発生させることで、変化検出回路から出力されたアサートされた信号を確実に同期又は同期するタイミングが有る状態で第１の論理演算回路に入力させることができるという効果がある。
【００２５】
請求項３に記載の発明は、請求項１又は２に記載の入力制御装置において、前記第１の演算回路の論理積演算により出力されるアサートされた結果信号を受けると出力を開始し、当該アサートされた結果信号がネゲートされたときから所定時間出力を継続する第２のパルス信号発生回路を更に備えることを特徴としている。
【００２６】
また、請求項４に記載の発明は、請求項３に記載の入力制御装置において、前記第２のパルス信号発生回路がパルスを発生する前記所定時間は、少なくとも前記複数の入力回路の個体差から生じる前記入力信号を出力するタイミングの差分であることを特徴としている。
【００２７】
請求項３及び４に記載の発明によれば、反転回路を介し第２の論理演算回路に対して第１の論理演算回路の出力結果を確実に入力することができる。即ち、第２の論理演算回路では、反転回路を介して入力された第１の論理演算回路からの出力信号と診断回路から出力された結果信号とに基づいて論理積演算が行われる。診断回路では複数の入力回路から出力された信号の変化に基づいて結果信号を第２の論理演算回路に出力する。このとき複数の入力回路の個体差から生じた複数の入力回路から出力された信号の出力タイミングの誤差を入力制御装置の故障等と誤認識して第２の論理演算回路に入力信号の異常を通知する旨の結果信号を出力することで、第２の論理演算回路では、論理積演算の結果遮断手段を開放する制御信号を出力してしまう虞がある（即ち不要なＰＶ値のホールド処理を行ってしまう。）。この制御信号の出力を停止させるために、第２のパルス信号発生回路から所定時間パルスを発生し続けることで第１の論理演算回路からの出力信号を確実に第２の論理演算回路に入力することができる。
【００２８】
特に、第１の論理演算回路から出力される出力信号は、変化検出回路及び第１のパルス信号発生回路からそれぞれ出力された信号に基づいて論理積演算を行うものである。この変化検出回路及び第１のパルス信号発生回路からそれぞれ出力された信号も、複数の入力回路から出力された入力信号に基づいてそれぞれ第１の論理演算回路に出力されるものである。これらそれぞれの信号も入力回路毎の個体差に起因する信号の出力タイミングの誤差の影響を受けるため、それぞれの信号が第１の論理演算回路に入力されるタイミングが極短時間となってしまう虞もある。
そこで、たとえ第１の論理演算回路から出力されるアサート信号が極短時間のものであっても、このアサート信号の入力を受けると出力を開始し、その後、アサートされた信号結果がネゲートされたときから所定時間出力を継続する第２のパルス信号発生回路を設けることで、第２の論理演算回路から遮断手段の開放を指示する制御信号の出力を停止する信号を確実に入力し続けることができるようになる。
【００２９】
更に、この所定時間は、少なくとも前記複数の入力回路の個体差から生じる前記入力信号を出力するタイミングの差分の時間分と設定することで、この差分により入力制御装置の各回路で生ずる信号の入出力タイミングの過渡状態中は、確実に第２の論理演算回路からの制御信号の出力を停止させることができる。この結果、不要なＰＶ値のホールドを解除して、コンピュータ側にプラント側からの一次応答を精度よく入力することができる。
【００３０】
請求項５に記載の発明は、請求項４に記載の入力制御装置において、
前記診断回路から出力される前記入力信号の異常を示す結果信号を所定時間受けることで、前記入力信号のフェイル信号を出力するフェイル信号出力回路を更に備え、
前記フェイル信号出力回路は、前記第２の演算回路から出力されるパルス信号を受け、前記所定時間をクリアすることを特徴としている。
【００３１】
請求項５に記載の発明によれば、診断回路から出力される結果信号を受け、この結果信号を所定時間受けることで入力信号が異常であることを示すステータス信号を出力するフェイル信号出力回路を更に備えることで、入力信号の微細な変化によってフェイル信号が必要以上に頻繁にコンピュータ側へと出力されるのを防ぐことができる。
更に、このフェイル信号出力回路で計時される所定時間を、第２のパルス発生回路から出力されるパルス信号によってクリアすることで、診断回路から入力された結果信号に基づいて、フェイル信号がコンピュータ側に入力されることを停止し続けることができる。即ち、コンピュータ側には、プラント側からの正常な一次応答が入力され続け、フェイル信号が入力されることも無く精度の高い入力が行われるという効果がある。
【００３２】
請求項６の発明によれば、本発明は入力信号がアナログ信号であってもデジタル信号であっても精度の高い入力制御を行うことができるという効果を奏する。
【発明を実施するための最良の形態】
【００３３】
以下に、本発明を実施するための最良の形態について説明する。図１は、本発明を適用した入力制御装置４０の概要構成を示した回路図である。
入力制御装置４０は、２系統に入力された入力信号ａのうち、一方の入力信号を入力する主回路１、他方の入力信号を入力する副回路２、主回路１及び副回路２からの入力信号ｂ及びｃを比較して、ＰＶ値の異常を検出する場合に信号ｉ（ステータス信号）を出力するコンパレータ３、コンパレータ３から出力された信号ｉを所定時間の検出するとコンピュータ側にエラーステータスフラグを出力するフィルタ回路４、主回路１から出力される信号ｂの変化を監視する第１変化検出部７、第１変化検出部７から出力される信号ｄをうけ所定のパルス信号ｄ´を発生させるパルス出力部９、副回路２から出力される信号ｃの変化を監視する第２変化検出部８、第２変化検出部８から出力される信号ｅを受け所定のパルス信号ｅ´を発生させるパルス出力部１０、パルス出力部９とパルス出力部１０から出力されるパルス信号に基づいて論理積演算を行う論理演算回路１１、論理演算回路１１からの出力信号ｆを受け、その後信号ｆがネゲートされると所定のパルス信号ｇを所定時間出力するパルス出力部１２、パルス出力部１２から出力されるパルス信号ｇに対して否定演算を行う否定演算回路１３、コンパレータ３のステータス信号の出力信号ｉ及び否定演算回路１３からの出力ｈに基づいて論理積演算を行う論理演算回路１４及びこの論理演算回路１４の演算結果信号ｋに基づいて主回路１からコンピュータ側に出力されるＰＶ値の導通及び遮断を行うスイッチ６から構成される。
以下に、各部のより具体的な構成について説明する。
【００３４】
入力制御装置４０では、入力された入力信号ａのうち、一方の入力信号が入力される主回路１と他方の入力信号が入力される副回路２との２系統に入力が行われる。主回路１に入力された入力信号ａは、その後、信号ｂとして出力され、ＰＶ値としてコンピュータ側に入力される。副回路２に入力された入力信号ａは、その後、信号ｃとして出力され、診断系の入力としてコンピュータ側に入力される。
【００３５】
また、主回路１及び副回路２から出力される信号ｂ及びｃは、コンパレータ３にも入力されるようになっている。
コンパレータ３では、信号ｂ及びｃの値（電圧値）が比較され、両者に所定値以上の変化が生じた場合に、信号ｉ即ちステータス信号を出力する。なお、両者に所定値以上の変化が生じていない場合は、ＰＶ値と同様の信号を出力する。
コンパレータ３からステータス信号（信号ｉ）が出力される場合、フィルタ回路４及び後述する論理演算回路１４に入力される。
【００３６】
フィルタ回路４には、入力されたステータス信号（信号ｉ）の検出時間を計時するタイマが設けられる。ステータス信号（信号ｉ）が入力されてから所定時間が経過するとエラーステータスフラグ（信号ｊ）がコンピュータ側に出力される。コンピュータ側では、この信号ｊに基づいて入力信号の異常を判断するようになっている。
【００３７】
また、主回路１から出力された信号ｂは、第１変化検出部７にも入力される。第１変化検出部７は、主回路１から入力された信号ｂの値（電圧値）の変化を監視するものである、所定の閾値以上の変化を検出する場合、パルス出力部９に所定のパルスの発生を指示する指示信号ｄが出力される。
更に、副回路２から出力された信号ｃは、第２変化検出部８にも入力される。第２変化検出部８も、第１変化検出部７と同様に構成されるものであり、副回路２から入力された信号ｃの値（電圧値）の変化を監視するものである。所定の閾値以上の変化を検出する場合、パルス出力部１０に所定のパルスの発生を指示する指示信号ｅが出力されるようになっている。
【００３８】
図２に第１変化検出部７及び第２変化検出部８の一構成例を示す。第１変化検出部７及び第２変化検出部８では、主回路１又は副回路２から入力される信号ｂ又はｃが２系統に分かれて入力される。分かれて入力された信号ｂ又はｃは、一方の信号がバッファ２０に入力されて所定時間の遅延が行われる。その後、分かれて入力された他方の信号とバッファ２０からから出力された信号とがコンパレータ２１に入力され、バッファ２０で遅延された信号と他方の信号との電圧値の変化が比較される。この両者の変化の差分が所定の閾値以上である場合に、パルス出力部９又は１０を介して論理演算回路１１に信号ｄ´及び信号ｅ´がそれぞれ出力されるようになっている。
【００３９】
パルス出力部９及びパルス出力部１０は、指示信号ｄ又はｅの入力を受け、所定のパルス信号ｄ´及びｅ´を発生するものである。パルス出力部９及び１０は、第１変化検出部７や第２変化検出部８より入力された信号ｄや信号ｅの入力がアサートしてから少なくとも入力制御装置４０のサンプリング時間分の間パルスを発生し続けるように構成することが好ましい。即ち、後述する論理演算回路１１では、主回路１側よりの入力と副回路２側からの入力とに基づいて論理積演算を行い、両入力が互いに「真」（論理的に「１」）である場合に、信号ｆを出力するようになっている。このため、主回路１及び副回路２の回路素子等の個体差に起因して、第１変化検出部７及び第２変化検出部８から出力された信号ｄ及び信号ｅにタイミング上のズレが生ずる場合もある。このタイミング上のズレにより、論理演算回路１１で論理積演算を行うタイミングで両信号が同期するタイミングが無いことが考えられる。
そこで入力制御装置４０では、信号ｄ及び信号ｅの入力がネゲートしてから少なくとも入力信号のサンプリング間隔分のパルス信号（ｄ´及びｅ´）をパルス出力部９及び１０から発生させ、上述したタイミング上のズレが生じても、論理演算回路１１で論理積演算を行うタイミングで両信号が同期する時間を確保するようになっている。
【００４０】
パルス出力部９及び１０から出力されたパルス信号は、論理演算回路１１に入力される。論理演算回路１１は、パルス出力部９及び１０から入力されたパルス信号に基づいて論理積演算が行われるＡＮＤ回路である。より詳細には、両パルス信号の入力を受けると、アサートされた信号ｆが出力されるようになっている。
【００４１】
パルス出力部１２は、論理演算回路１１より入力された信号ｆの入力をうけ、この信号ｆがアサートされるとパルス信号ｇを出力し、その後、ネゲートされた瞬間から所定時間の間、否定演算回路１３及びフィルタ回路４にパルス信号ｇの出力を継続するものである。フィルタ回路４は、コンパレータ３からのステータス信号（信号ｉ）が入力されている場合、このパルス信号ｇの入力を受けることでそれまで計時を行っていたタイマがクリアされるようになっている。即ち、フィルタ回路４がパルス信号ｇの入力を受ける場合とは、コンパレータ３が主回路１及び副回路２を構成する回路素子等の個体差によって生じた信号ｂ及び信号ｃの入力誤差により入力制御装置４０の故障と誤認識し、フィルタ回路４にステータス信号（信号ｉ）が出力され且つ信号ｂ側と信号ｃ側との変化を監視する論理演算回路１１等から入力された信号ｆに基づいてパルス出力部１２からパルス信号ｇが出力された場合である。フィルタ回路４は、タイマによる所定時間の経過を待ってからエラーステータスフラグ（信号ｊ）を出力するわけであるから、このタイマをパルス信号ｇの入力によりクリアすることで、コンパレータ３の誤認識によって論理演算回路１４に出力したステータス信号（信号ｉ）をマスクすることができる。
【００４２】
否定演算回路１３は、パルス出力部１２から入力されたパルス信号ｇに対し否定演算を行うＮＯＴ回路である。この否定演算回路１３により反転された信号は論理演算回路１４に出力される。
【００４３】
論理演算回路１４は、コンパレータ３及び否定演算回路１３から出力された信号に基づいて論理積演算を行うＡＮＤ回路である。否定演算回路１３及びコンパレータ３から出力された信号が「（論理的に）１」である場合に、信号ｋをスイッチ６に出力して開放させ、主回路１からのＰＶ値を遮断するようになっている。この遮断が行われると、コンピュータ側では、メモリ上で遮断前のＰＶ値を更新するようになっている（つまり前回ＰＶ値をホールドする）。
【００４４】
次に、以上の構成を有する入力制御装置４０の動作について説明する。なお、入力制御装置４０は、主回路１又は副回路２の故障等に起因してＰＶ値に異常が生じた場合に
、スイッチ６を開放して異常となる前の正常なＰＶ値を確実にホールドさせること及びＰＶ値に異常が生じていなくても、主回路１や副回路２を構成する各回路素子の個体差に起因してＰＶ値の異常と誤認識してスイッチ６の開放動作を過剰に行うことを防止し、プラント側からの一次応答を確保することを主要な目的とする。
従って、以下の説明では、（１）実際に故障等が生じた場合のＰＶ値ホールド動作及び（２）故障等と誤認識した場合の動作のそれぞれについて説明を行う。
【００４５】
（１）〔実際に故障等が生じたＰＶ値ホールド動作〕
先ず、主回路１側又は副回路２側に故障が発生した場合の動作について説明する。なお、主回路１側が故障した場合を例として説明するが、副回路２側が故障した場合も同様の結論となる。
【００４６】
コンパレータ３は、主回路１側と副回路２側とから出力される入力信号ｂとｃとに一定以上差分が発生すると、ＰＶ値の異常を示すステータス信号（論理的に「１」）を論理演算回路１４に出力する。論理演算回路１４は、ステータス信号及び否定演算回路１３から出力された信号ｈに基づいて論理積演算を行う。
【００４７】
ここで、否定演算回路１３から出力される信号ｈは「１」である。即ち、主回路１の故障時には信号ｂに変化が生ずることから、第１変化検出部７が活性化し、パルス出力部９にパルスの発生を指示する信号（信号ｄ）が出力される。これに対し第２変化検出部８は、副回路２側の信号は正常（信号に変化が無い）であるために活性化しない。更にパルス出力部１０からパルス信号の発生もない。従って、論理演算回路１１には、パルス出力部９から論理的に「１」、パルス出力部１０から論理的に「０」の信号が入力され、論理演算回路１１で行われる論理積演算の結果は「０」となる。従って、論理演算回路１１からパルス出力部１２に対してパルスの発生を指示する信号（信号ｆ）は出力されない。
パルス出力部１２は、パルスの発生を指示する信号（信号ｆ）の入力を受けないため、パルス出力部１２から出力される信号ｇは変化することなく（論理的に「０」）否定演算回路１３及びフィルタ回路４に出力される。否定演算回路１３に出力された信号ｇは否定演算により「１」に反転され、この結果が信号ｈとして論理演算回路１４に出力される。
【００４８】
なお、フィルタ回路４でも、パルス出力部１２から入力された信号ｇは「（論理的に）０」の信号であるため、タイマはクリアされず、所定時間の経過後にエラーステータスフラグがコンピュータ側に出力される。
【００４９】
論理演算回路１４では、否定演算回路１３から出力された信号ｈ（論理的に「１」）と、コンパレータ３から出力された信号ｉ（論理的に「１」）とに基づき、論理演算回路１４は論理積演算により「１」を導き、この結果を信号ｋとしてスイッチ６に出力する。信号ｋの入力を受けたスイッチ６は、スイッチの開放を行うこととなる。即ち、これ以降コンピュータ側では前回ＰＶ値を更新するホールド処理が行われる。
【００５０】
以上のように、主回路１又は副回路２の何れかの故障時において、入力制御装置４０は確実にＰＶ値のホールドを実現することができる。
【００５１】
（２）〔故障等と誤認識した場合の動作〕
次いで、コンパレータ３が故障等と誤認識した場合における入力制御装置４０の動作について説明する。従来技術として入力制御装置７０の説明で述べたように、通常、実際の回路構成では主回路１側と副回路２側の回路の個体差等により主回路１及び副回路２の入力値に微細な変化やタイミングの誤差が生ずる場合が殆どである。本実施の形態における入力制御装置４０では、コンパレータ３が、この微細な変化やタイミングの誤差に対して装置の故障等と誤認識してスイッチ６を開放（つまりＰＶ値ホールド）してしまうことを防止することができるようになっている。これにより不要なＰＶ値のホールドが行われることを防止し、プラント側からの一次応答をコンピュータ側に入力することができる。
【００５２】
図３のタイミングチャートに、入力制御装置４０の各部に入（出）力される信号が変化するタイミングを示す。
なお、以下の説明では副回路２側の信号検出が主回路１側の信号検出に比して遅れる場合を例として説明するものとして説明する。
先ず、タイミングｔ０の前で、入力信号ａに変化が生じたとする。この変化に対し、主回路１から出力される信号ｂは、タイミングｔ０からｔ１の間で現れる。
また、このタイミングｔ０からｔ１の間では副回路２から出力される信号ｃに変化は生じていない。即ち、回路素子の個体差等に起因するタイムラグのためである。
なお、図３において、信号ｂ及び信号ｃの変化は、実際の電圧値の変化と同様に、徐々に変化するように表している。
【００５３】
タイミングｔ１で、第１変化検出部７は、主回路１から出力された信号ｂの変化（点Ａ）を検出し、パルス出力部９に対しパルスを発生させる指示信号（信号ｄ）を出力する（点Ａ´）。このタイミングｔ１の時点でも、副回路２から出力される信号ｃには依然として変化が生じていない状態である。
【００５４】
これに対し、コンパレータ３は、信号ｂ及び信号ｃの変化（電圧値の変化）を検出しステータス信号（信号ｉ）を論理演算回路１４及びフィルタ回路４に出力する。このステータス信号（論理的に）「１」の信号の入力を受けた論理演算回路１４では、否定演算回路１３から入力された（論理的に）「１」の信号との論理積演算から、（論理的に）「１」となる信号ｋをスイッチ６に出力する。信号ｋの入力を受けたスイッチ６はスイッチを開放し、ＰＶ値のホールドが行われることとなる。
ステータス信号（信号ｉ）の入力を受けたフィルタ回路４のタイマでも、エラーステータスフラグ（信号ｊ）をコンピュータ側に出力するまでの所定時間の計時が開始される。
【００５５】
一方、パルス出力部９は、第１変化検出部７から入力されたパルスの発生を指示する信号（信号ｄ）を受け、論理演算回路１１にパルス信号を出力する。なお、パルス信号の出力時間は、少なくとも入力信号のサンプリング周期分であることが好ましい。即ち、主回路１と副回路２との回路素子等の違い等に起因して生ずるタイミング誤差により、論理演算回路１１にアサートされたパルス信号が同一のタイミングで入力されない（又は論理演算回路１１にアサートされた両パルス信号が入力されているタイミングが無い）場合も考えられる。
そこで、第１変化検出部７（又は第２変化検出部８）で検出した信号の変化に対し、パルス出力部９（又は１０）によって少なくとも入力信号のサンプリング周期分のアサート信号ｄ´（又はｅ´）の出力を行うことで、第１変化検出部７及び第２変化検出部８で検出した信号ｄ及び信号ｅの変化時間と加えて、論理演算回路１１に対してサンプリング周期以上のアサート信号の出力を補償することが可能となる。この結果、論理演算回路１１に論理的に「１」となる信号を同時に入力（又は同時に入力されているタイミングが有る）することができる。
【００５６】
次に、タイミングｔ１からｔ２の間で、副回路２から出力する信号ｃに、入力信号ａに応じた変化が生ずる。
タイミングｔ２で、信号ｃの変化（点Ｂ）を第２変化検出部８が検出し（点Ｂ´）、パルス出力部１０にパルス出力指示信号（信号ｅ）を出力する。パルスの出力を指示する信号（信号ｅ）が入力されたパルス出力部１０は、第２変化検出部８より入力されたアサートされた信号がネゲートされた後も、少なくともサンプリング周期分のパルスを発生する。
【００５７】
タイミング２で、論理演算回路１１では、パルス出力部９及び１０から入力されたアサートされたパルス信号を検出する。図３において、時間ｔｘはパルス出力部９及び１０から出力されたパルス信号ｄ´及びｅ´が論理演算回路１１で同時期に入力されている時間間隔を示している。論理演算回路１１では、このｔｘの間に入力されたパルス信号ｄ´（論理上「１」）及び信号ｅ´（論理上「１」）に基づいて論理積演算を行い、「１」の結果を導く。即ち、論理上「１」となり、アサートされた信号をパルス出力部１２（信号ｆ）に出力する。
【００５８】
パルス出力部１２は、この信号ｆの入力を受け、その後所定時間パルス信号（信号ｇ）を発生し、否定演算回路１３及びフィルタ回路４に出力する。より詳細には、信号ｆがアサートされた時点で信号ｇがアサートし、信号ｆがネゲートされた後、所定時間パルス信号ｇを発生し続ける。
否定演算回路１３では、信号ｇを論理的に「０」にする否定演算を行い、その結果として信号ｈを論理演算回路１４に出力する。論理演算回路１４には、タイミングｔ１の段階でコンパレータ３から信号ｉ（論理的に「１」の信号）が既に入力されている。従って論理演算回路１４で行われる論理積演算の結果は、信号ｉ（「１」）と信号ｈ（「０」）による論理積であるから「０」となる。この結果が導かれた瞬間に、論理演算回路１４は、タイミングｔ１でコンパレータ３から信号ｉの入力を受けたときから出力していたスイッチ６に対する開放を指示する信号（信号ｋ）の出力を停止することとなる。これにより信号ｋの入力が停止されたスイッチ６は閉じ、主回路１から出力された信号ｂ（ＰＶ値）がコンピュータ側に再び入力されることとなる。
【００５９】
一方、パルス出力部１２から出力された信号ｇの入力を受けたフィルタ回路４では、タイミングｔ１でコンパレータ３からステータス信号（信号ｉ）が入力されることにより計時を開始していたタイマがクリアされる（タイミングｔ２）。また、その後もパルス出力部１２から信号ｇが出力され続ける間は、フィルタ回路４のタイマをクリアし続けることとなり、コンパレータ３からフィルタ回路４に出力されたステータス信号（信号ｉ）がエラーステータス信号（信号ｊ）としてコンピュータ側に出力されることがない。
【００６０】
以上のように、入力制御装置４０によれば、主回路１又は副回路２の故障等が生じた場合に、ＰＶ値のホールド処理を確実に行うことができるという効果がある。
【００６１】
また、入力信号ａに変化が生じた場合に、信号ｂの変化を検出して出力する第１変化検出部７及びパルス出力部９、信号ｃの変化を検出して出力する第２変化検出部８及びパルス出力部１０、これらから出力される信号が同時に入力されることで、入力信号ａ自体の変化であるか装置の故障等に起因する信号の変化であるか否かを判断する論理演算回路１１、この論理演算回路１１から出力される信号に基づいて所定時間パルスを出力するパルス出力部１２によってこの変化が入力信号ａ自体の変化であるか装置の故障等に起因する信号の変化であるか否かを自動的に判断することができる。この判断が入力信号ａ自体の変化である場合に、論理演算回路１４の論理積演算結果を「０」にしてスイッチ６を閉じさせ、フィルタ回路４のタイマをクリアさせてエラーステータスフラグがコンピュータ側に出力されることを防止することができる。
この結果、主回路１側又は副回路２側の故障等である場合には、前回ＰＶ値の更新処理を行うことができ、各回路素子の個体差により入力信号ａ自体の変化を故障等と誤認識する場合には、この誤認識に対してマスクを施し、即座にスイッチ６を開放してプラント側からの一次応答をコンピュータ側に入力することが確実にでき、コンピュータ側で利用されるＰＶ値の精度を向上させることができるという効果がある。
【００６２】
更に、このような効果を有する入力制御装置４０は、比較的簡便な回路構成により低コストで実現することができるため、実用性が向上するという効果がある。
【００６３】
〔応用例１〕
次に、上記説明を行った入力制御装置４０を用いた応用例１について図４を用いて説明する。応用例１の入力制御モジュール４１では、主回路１及び副回路２に独立して入力を行い、入力制御装置４０で入力信号の診断及び異常時のＰＶ値ホールド処理が行われるように構成されている。異常発生時には、スイッチ６を開放して異常となる前の前回ＰＶ値がホールドされるようになっている。
【００６４】
セレクタ８５は、前回ＰＶ値がホールドされた後、論理演算回路８６からの指示信号に基づいて、そのまま前回ＰＶ値を使用するか、ユーザが予め指定した値に変更するかあるいはリセットするかの何れかに切換えを行うことができるようになっている。
【００６５】
論理演算回路８６は論理積演算を行う論理回路であり、ユーザは上述のそのまま前回ＰＶ値の使用、指定値への変更又はリセットを予め設定しておくことができる。入力制御装置４０からエラーステータスフラグが出力されると論理積演算を行い、セレクタ８５にこれら何れかの設定を指示する指示信号を出力するようになっている。
一般に、プラント制御の技術分野では、プラント側からの入力信号に異常を検出したとしてもプラントの運転を停止させないようにする場合が多い。このため入力信号に異常を検出した場合には、代替として使用する入力信号を設定することができるようになっている。更に、この代替として使用される入力信号には複数の選択肢が設けられ、製造工程や製造している製品等の状況に応じてこれら選択肢を適宜選択してプラントの運転を継続させる方が実用上好ましいという事情がある。
【００６６】
そこで、入力制御モジュール４１では、故障等により入力信号に異常を検出する場合には、前回ＰＶ値を更新することもできるし、指定値８２やリセット値（デフォルト値）８３のように、ユーザの設定に従ってＰＶ値を代替してフェイルセイフすることができるように構成されている。
【００６７】
以上のように、入力制御装置４０を入力制御モジュール４１に適用することで、プラント制御系に異常となったＰＶ値が入力されることを確実に防ぐことができ且つＰＶ値に代替する入力信号を前回ＰＶ値にする事もユーザが所望する任意の値に設定することが可能となり、プラントのシステム管理において入力信号の制御の精度が格段に向上するという効果がある。
【００６８】
〔応用例２〕
次に、プラント側からの入力信号が多重化された場合の応用例として、入力制御装置４６について説明する。図５に示す入力制御モジュール４２は、プラント側からの入力信号が３系統以上に入力されるように構成されている。入力制御装置４６は、このような入力系統が多重化（３以上）された場合でも好適な入力制御を行うことができるようになっている。図１０に、入力系統が多重化（本応用例では入力回路が３つの例を示す）された場合の入力制御装置４６の回路構成の一例を示す。
【００６９】
入力制御装置４６と入力制御装置４０との構成上の相違点は、コンパレータ３に代えてコンパレータ１０４を、論理演算回路１１に代えて論理演算回路１０３を備え、更に、第３変化検出部１０１及びパルス出力部１０２が追加された点である。
【００７０】
コンパレータ１０４は、主回路１、副回路２及び副回路１００から出力される信号を入力する。コンパレータ１０４は、入力されたこれら３つの信号の変化を比較し、所定の値以上に電圧値が変化する場合に論理演算回路１０３に論理的に「１」となるステータス信号を出力し、同時にフィルタ回路４にもステータス信号を送信する。より詳細には、これら３つの信号の全てが変化する場合のみならず、いずれか１つの信号が他の２つの信号と異なる電圧値に変化する場合にも信号を出力するようになっている。
【００７１】
第３変化検出部１０１は、第１変化検出部７及び第２変化検出部８と同様の構成を有するものであり、副回路１００から入力された信号の変化を監視するものである。副回路１００から入力された信号に変化がある場合は、パルス発生指示信号をパルス出力部１０２に送信し、パルス出力部１０２から少なくとも入力信号のサンプリング時間分のアサートされたパルス信号が論理演算回路１０３に出力される。論理演算回路１０３では、パルス出力部９、１０及び１０２から出力されたパルス信号に基づいて論理積演算が行われる。論理演算回路１０３では、パルス出力部９、１０及び１０２の全てからパルス信号が入力される場合、論理演算回路１１にパルスの発生を指示するパルス発生指示信号を出力するようになっている。
【００７２】
即ち、主回路１、副回路２及び副回路１００を構成する各回路素子の個体差により生ずる信号検出のタイミングの誤差が生じても、パルス出力部９、１０及び１０２からこのタイミングの誤差分の時間を補償するパルス信号が出力される。このため、コンパレータ１０４で認識した信号の変化が、プラント側から入力された入力信号そのものの変化であるのか、あるいは回路の故障等に起因する信号の変化であるのか否かを判別を確実に行うことができる。
【００７３】
以上のように、入力系統が多重化（３つ以上）されても、入力制御装置４６の機能は十分に効果を発揮し、プラントの制御管理システムにおいて、精度の高い一次応答を入力することができる。
【００７４】
以上、本発明を実施するための最良の形態について説明したが、本発明は上記種々の例に限定されるものではない。
【図面の簡単な説明】
【００７５】
【図１】本発明の最良の形態における入力制御装置の概を示した回路図である。
【図２】図１に示す入力制御装置の回路図における第１変化検出部及び第２変化検出部の一構成例を示した回路図である。
【図３】図１に示す入力制御装置における動作を示したタイミングチャートである。
【図４】図１に示す入力制御装置を用いた一応用例を示したブロック図である。
【図５】図１０に示す入力制御装置を用いた一応用例を示したブロック図である。
【図６】従来の入力制御装置の一例を示した回路図である。
【図７】従来の入力制御装置の一例を示した回路図である。
【図８】入力信号の変化及びその診断時間との関係を示したグラフである。
【図９】従来の入力制御装置の一例を示した回路図である。
【図１０】図１に示す入力制御装置を応用例２の態様で使用する際の回路構成の一例を示した模式図である。
【符号の説明】
【００７６】
１  主回路
２、１００  副回路
３、１０４  コンパレータ
４  フィルタ回路
６  スイッチ
７  第１変化検出部
８  第２変化検出部
９、１０、１２、１０２  パルス出力部
１１、１４、８６、１０３  論理演算回路
１３  否定演算回路
２０  バッファ
２１  コンパレータ
４０、４６、５０、６０、７０  入力制御装置
４１、４２  入力制御モジュール
８１  前回ＰＶ値
８２  指定値
８３  リセット
８５  セレクタ
１０１  第３変化検出部
【図１】
0004640251.tif 000002
【図２】
0004640251.tif 000003
【図３】
0004640251.tif 000004
【図４】
0004640251.tif 000005
【図５】
0004640251.tif 000006
【図６】
0004640251.tif 000007
【図７】
0004640251.tif 000008
【図８】
0004640251.tif 000009
【図９】
0004640251.tif 000010
【図１０】
0004640251.tif 000011