(57)【特許請求の範囲】
【請求項１】
入力信号を遅延する遅延回路であって、
前記入力信号が入力される入力端子と、
複数の遅延素子を有し、前記入力端子に対して並列に接続される複数の遅延経路と、
前記複数の遅延経路における第１遅延経路に含まれる遅延素子の出力と、前記第１遅延経路とは異なる第２遅延経路に含まれる遅延素子の入力とを電気的に接続する接続経路と
を備え、
前記接続経路は、遅延素子を有し、
前記接続経路が有する前記遅延素子は、前記第１遅延経路または前記第２遅延経路が有する前記複数の遅延素子の遅延量よりも大きい遅延量を有する
遅延回路。
【請求項２】
入力信号を遅延する遅延回路であって、
前記入力信号が入力される入力端子と、
複数の遅延素子を有し、前記入力端子に対して並列に接続される複数の遅延経路と、
前記複数の遅延経路における第１遅延経路に含まれる遅延素子の出力と、前記第１遅延経路とは異なる第２遅延経路に含まれる遅延素子の入力とを電気的に接続する接続経路と
を備え、
前記接続経路は、遅延素子を有し、
前記接続経路が有する前記遅延素子は、遅延量が可変の可変遅延素子である
遅延回路。
【請求項３】
前記第２遅延経路に含まれる遅延素子の出力と、前記第１遅延経路に含まれる遅延素子の入力とを電気的に接続する接続経路を備える請求項１又は２に記載の遅延回路。
【請求項４】
前記複数の遅延経路のうち、少なくとも一つの遅延経路に含まれる前記遅延素子の出力と、前記少なくとも一つの遅延経路の次段に設けられた遅延経路に含まれる前記遅延素子の入力とを電気的に接続する少なくとも一つの接続経路と、
最終段の遅延経路に含まれる前記遅延素子の出力と、第１段の遅延経路に含まれる前記遅延素子の入力とを電気的に接続する接続経路と
を更に備える請求項１から３のいずれか１項に記載の遅延回路。
【請求項５】
前記遅延素子は、少なくとも第１入力および第２入力の２つの入力を有する論理ゲート回路を含む請求項１から４のいずれか１項に記載の遅延回路。
【請求項６】
前記遅延経路は、前記入力信号を遅延させる遅延量に基づいて、前記第１入力または前記第２入力のいずれか一方を入力とする前記論理ゲート回路を有する請求項５に記載の遅延回路。
【請求項７】
前記遅延素子のそれぞれの入力負荷を実質的に均一にするように、予め定められた前記遅延素子の入力に、付加素子が設けられる請求項１から６のいずれか１項に記載の遅延回路。
【請求項８】
前記付加素子は、前記遅延素子と同一の素子である請求項７に記載の遅延回路。
【発明の詳細な説明】
技術分野
本発明は、遅延回路およびリング発振器に関する。また本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２０００−１０６４４３      出願日平成１２年４月７日
背景技術
図１は、従来の可変遅延回路１０のブロック図である。従来の可変遅延回路１０は、入力端子１２、粗遅延回路１４、精遅延回路１６、粗遅延回路１４および精遅延回路１６をそれぞれ制御するデータを格納したメモリ１８、２０、および出力端子２２を備える。粗遅延回路１４は、大きな粗遅延量を生成し、精遅延回路１６は、微小な精遅延量を生成する。
図２は、従来の可変遅延回路１０に含まれる粗遅延回路１４の構成を示す。図２（ａ）は、（ｎ−１）段のバッファを縦続接続した粗遅延回路１４を示す。初段のバッファの入力と、各段のバッファの出力が、セレクタ３０に接続される。セレクタ３０は、供給される制御信号ＣＴＲＬに基づいて、接続されたｎ本の信号線のいずれかを選択する。図２（ａ）に示される粗遅延回路１４は、バッファ１つ分、すなわちインバータ２個分の粗遅延分解能を有する。
図２（ｂ）は、複数のＮＡＮＤ回路を用いて形成した粗遅延回路１４を示す。この粗遅延回路１４において、入力が、ｎ段の経路に分岐し、それぞれＮＡＮＤ回路に接続している。各経路の初段に設けられたＮＡＮＤ回路には、それぞれ、制御信号ＣＴＲＬ（１）〜（ｎ）が入力される。粗遅延回路１４がＮＡＮＤ回路２個分の粗遅延分解能を有するように、ｎ段の経路に複数のＮＡＮＤ回路が配置される。
図３は、従来の可変遅延回路１０に含まれる精遅延回路１６の構成を示す。図３（ａ）は、信号線に、トランスファゲート３２及びトランジスタのゲート３４より構成されるコンデンサを複数段並列に接続した精遅延回路１６を示す。各トランスファゲート３２は、制御信号を供給されて、互いに独立してオンオフを行う。オンとなるトランスファゲート３２の個数を可変とすることで、複数段のコンデンサ列が容量可変のコンデンサとして利用される。精遅延回路１６は、この可変コンデンサを用いて、立ち上がり／立ち下がり波形をなまらせることにより、微小な精遅延を生成することができる。
図３（ｂ）は、インバータの電源供給部に、複数段のトランジスタ３６を挿入した精遅延回路１６を示す。各トランジスタ３６のゲートは、制御信号を供給されて、互いに独立してオンオフを行う。オンとなるゲートの個数を可変とすることで、複数段のトランジスタ列が、可変抵抗として利用される。精遅延回路１６は、この可変抵抗を用いて、インバータの負荷容量を充電する際の時定数を変えることにより、微小な精遅延を生成することができる。
図１に示される従来の可変遅延回路１０は、粗遅延回路１４と精遅延回路１６の直列接続された２段の遅延回路を有しているので、その回路規模は大きくなる。その結果、可変遅延回路１０において、消費電力が大きくなり、また遅延量の精度を劣化させる可能性が高くなるという問題を有している。さらに、図２（ａ）に示される粗遅延回路１４は、オフセットｔｐｄが長いという欠点を有する。また、図２（ｂ）に示される粗遅延回路１４、図３（ａ）および（ｂ）に示される精遅延回路１６は、各遅延素子の入力負荷が均一でないという欠点を有する。
図４は、複数のバッファが縦続接続された回路の消費電流波形について説明するための説明図である。図４（ａ）は、各バッファの入力負荷が均一な場合の消費電流波形を示す。この場合、消費電流が、平坦な波形を有していることが示される。図４（ｂ）は、各バッファの入力負荷が均一でない場合の消費電流波形を示す。ここでは、一部のバッファ間に、コンデンサを付加した回路を例として示す。この回路に信号が入力されると、コンデンサが充電および放電するために、消費電流は、平坦な波形を保てず、電源電流に変動が生じることとなる。消費電流波形に現れるノイズは、可変遅延回路１０に含まれる他の回路に対して悪影響を与え、特に、立ち上がり／立ち下がり時間の遅い回路に対して、このノイズは、動作特性を変動させやすい。このため、図２（ｂ）に示される粗遅延回路１４、図３（ａ）および（ｂ）に示される精遅延回路１６は、正確な遅延量を生成することが困難であるという課題を有していた。
そこで本発明は、上記課題を解決することのできる遅延回路および該遅延回路を備えたリング発振器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
発明の開示
上記課題を解決するために、本発明の第１の形態は、入力信号を遅延する遅延回路であって、入力信号が入力される入力端子と、複数の遅延素子を有し、入力端子に対して並列に接続される複数の遅延経路と、複数の遅延経路における第１遅延経路に含まれる遅延素子の出力と、第１遅延経路とは異なる第２遅延経路に含まれる遅延素子の入力とを電気的に接続する接続経路とを備えることを特徴とする遅延回路を提供する。この遅延回路は、第２遅延経路に含まれる遅延素子の出力と、第１遅延経路に含まれる遅延素子の入力とを電気的に接続する接続経路を備えてもよい。
また、第１の形態における遅延回路は、複数の遅延経路のうち、少なくとも一つの遅延経路に含まれる遅延素子の出力と、少なくとも一つの遅延経路の次段に設けられた遅延経路に含まれる遅延素子の入力とを電気的に接続する少なくとも一つの接続経路と、最終段の遅延経路に含まれる遅延素子の出力と、第１段の遅延経路に含まれる遅延素子の入力とを電気的に接続する接続経路とを更に備えてもよい。このとき、複数の接続経路により、第１段から最終段までの遅延経路が順に接続され、最終段と第１段の遅延経路が接続されることが望ましい。
遅延素子は、少なくとも第１入力および第２入力の２つの入力を有する論理ゲート回路を含んでもよい。また、全ての遅延素子が、論理ゲート回路により構成されてもよい。遅延経路は、入力信号を遅延させる所望の遅延量に基づいて、第１入力または第２入力のいずれか一方を入力とする論理ゲート回路を有するのが好ましい。また、論理ゲート回路は、ＮＡＮＤ回路であってよい。
また、遅延素子のそれぞれの入力負荷を実質的に均一にするように、所定の遅延素子の入力に、付加素子が設けられてもよい。付加素子は、遅延素子と同一の素子であることが好ましい。遅延素子が論理ゲート回路により構成されている場合には、付加素子が、同様に論理ゲート回路により構成されるのが好ましい。また、接続経路は、遅延素子を有してもよい。また、論理ゲート回路は、ＮＡＮＤ回路であってよい。
本発明の第２の形態は、入力信号を遅延する遅延回路であって、入力信号が入力される入力端子と、複数の遅延素子を有し、入力端子に接続される遅延経路と、遅延経路に含まれるそれぞれの遅延素子の入力負荷を実質的に均一にするように、所定の遅延素子の入力に設けられる付加素子とを備えることを特徴とする遅延回路を提供する。付加素子は、遅延素子と同一の素子であるのが好ましい。
また、本発明の第３の形態は、発振周波数を可変させるリング発振器であって、複数の遅延素子を有する遅延経路と、遅延経路の出力を、遅延経路の入力に帰還させる帰還線と、遅延経路に含まれるそれぞれの遅延素子の入力負荷を実質的に均一にするように、所定の遅延素子の入力に設けられる付加素子とを備えたことを特徴とするリング発振器を提供する。付加素子は、遅延素子と同一の素子であるのが好ましい。また、リング発振器は、複数段に並列接続された複数の遅延経路を備え、複数の遅延経路における第１遅延経路に含まれる遅延素子の出力と、第１遅延経路とは異なる第２遅延経路に含まれる遅延素子の入力とを電気的に接続する接続経路を備えることが好ましい。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
発明を実施するための最良の形態
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図５は、本発明の第１実施形態である入力信号を遅延する可変遅延回路１００を示す。可変遅延回路１００は、所定の遅延分解能を有し、所望の可変遅延量を生成することができる。可変遅延回路１００は、入力信号が入力される入力端子１０２、複数の遅延経路１０４、複数の接続経路１０６、遅延経路１０４の出力のＯＲ論理をとるＯＲ回路１１６、及び出力端子１２０を備える。複数の遅延経路１０４ａ〜１０４ｎは、入力端子１０２に対して並列に接続される。第１遅延経路１０４ａは、複数の遅延素子１１０ａ、１１２ａおよび１１４ａを有する。同様に、他の遅延経路１０４ｂ〜１０４ｎも、それぞれ複数の遅延素子１１０ｂ〜１１０ｎ、１１２ｂ〜１１２ｎ、１１４ｂ〜１１４ｎを有する。ＯＲ回路１１６は、複数の遅延経路１０４の出力部として機能する。別の実施例においては、ＯＲ回路１１６は、他の回路構成を有していてもよい。
接続経路１０６ａは、複数の遅延経路１０４における第１遅延経路１０４ａに含まれる遅延素子１１２ａの出力と、第１遅延経路１０４ａとは異なる第２遅延経路１０４ｂに含まれる遅延素子１１２ｂの入力とを電気的に接続する。本実施形態においては、接続経路１０６が、少なくとも一つの遅延経路１０４に含まれる遅延素子１１２の出力と、当該遅延経路１０４の次段に設けられた遅延経路１０４に含まれる遅延素子１１２の入力とを電気的に接続する。また、接続経路１０６ｎが、最終段の第ｎ遅延経路１０４ｎに含まれる遅延素子１１２ｎの出力と、第１段の第１遅延経路１０４ａに含まれる遅延素子１１２ａの入力とを電気的に接続する。別の実施形態においては、各遅延経路１０４が、次段に位置しない別の段の遅延経路に接続されてもよい。接続経路１０６ａ〜１０６ｎは、それぞれ可変遅延素子１０８ａ〜１０８ｎを有してもよい。
本実施形態において、遅延経路１０４に含まれる遅延素子１１０および１１４は、微小な遅延量を生成する精遅延回路として機能し、可変遅延素子１０８は、大きな遅延量を生成する粗遅延回路として機能してもよい。例えば、遅延素子１１０および１１４は、Δｔを遅延分解能とする精遅延量を生成することができ、可変遅延素子１０８は、ΔＴを遅延分解能とする粗遅延量を生成することができる。図示される例においては、遅延素子１１０および１１４がＡＮＤ回路として構成されており、このＡＮＤ回路自身が有する遅延量は、粗遅延量として用いられてもよい。このとき、精遅延量は、遅延素子１１０および１１４に供給する電圧などを調整することによって、生成されてもよく、また別の方法により生成されてもよい。可変遅延素子１０８は、遅延分解能ΔＴを有するように形成された複数の経路Ｃ０〜Ｃｎから一つの経路を選択し、所望の遅延量を得てもよい。
制御信号ＳＡが、ＡＮＤ回路である遅延素子１１０に入力され、制御信号ＳＢが、ＡＮＤ回路である遅延素子１１４に入力される。制御信号ＳＡおよびＳＢは、信号の通過ルートを定めるように、各遅延素子１１０および１１４に供給される。また、図示していないが、接続経路１０６ａ〜１０６ｎを信号が通過するか否かを制御するための、例えばＡＮＤ回路などの回路が、各接続経路１０６ａ〜１０６ｎに対して設けられ、当該回路に対して、信号の通過または非通過を定める制御信号が供給されるのが好ましい。
図６は、図５に示された可変遅延回路１００の各素子に供給される制御信号の論理値と、出力端子１２０から出力される遅延信号の波形の関係を示す。遅延経路１０４は、Δｔの遅延分解能を有し、少なくとも｛（ｎ−１）×Δｔ｝の範囲内の精遅延量を生成することができる。具体的には、第２遅延経路１０４ｂは、第１遅延経路１０４ａよりもΔｔだけ多い遅延量を生成し、第ｎ遅延経路１０４ｎは、第１遅延経路１０４ａよりも（ｎ−１）×Δｔだけ多い遅延量を生成することができる。また、可変遅延素子１０８ａ〜１０８ｎは、ΔＴの遅延分解能を有する。具体的には、可変遅延素子１０８は、遅延量０の経路Ｃ０、遅延量ΔＴの経路Ｃ１、遅延量２ΔＴの経路Ｃ２などを有し、制御信号に基づいて、いずれか一つの経路を選択することができる。ここで、粗遅延量ΔＴは、ｎ×Δｔよりも小さいことが好ましい。
（１ １）は、論理値”１”の制御信号ＳＡ１およびＳＢ１をＡＮＤ回路である遅延素子１１０ａおよび１１４ａに供給し、可変遅延素子１０８の遅延量を０（経路Ｃ０）に設定したときの遅延信号波形を示す。以下において、（１ １）の条件において生成される遅延信号を、基準遅延信号と呼ぶ。
（１ ２）は、論理値”１”の制御信号ＳＡ２およびＳＢ２をＡＮＤ回路である遅延素子１１０ｂおよび１１４ｂに供給し、可変遅延素子１０８の遅延量を０（経路Ｃ０）に設定したときの遅延信号波形を示す。（１ ２）に示される遅延信号は、基準遅延信号に対して、相対的にΔｔの遅延量を有する。（１ ｎ）は、論理値”１”の制御信号ＳＡｎおよびＳＢｎをＡＮＤ回路である遅延素子１１０ｎおよび１１４ｎに供給し、可変遅延素子１０８の遅延量を０（経路Ｃ０）に設定したときの遅延信号波形を示す。（１ ｎ）に示される遅延信号は、基準遅延信号に対して、相対的に、（ｎ−１）×Δｔの遅延量を有する。
（２ １）は、論理値”１”の制御信号ＳＡ１を遅延素子１１０ａに供給し、論理値”１”の制御信号ＳＢ２を遅延素子１１４ｂに供給し、可変遅延素子１０８ａの遅延量をΔＴ（経路Ｃ１）に設定したときの遅延信号波形を示す。このとき、入力端子１０２から入力された信号は、遅延素子１１０ａ、１１２ａ、可変遅延素子１０８ａを含む接続経路１０６ａ、遅延素子１１２ｂ、１１４ｂおよびＯＲ回路１１６を通って、出力端子１２０から出力される。（２ １）に示される遅延信号は、基準遅延信号に対して、相対的にΔＴの遅延量を有する。同様に、（２ ２）に示される遅延信号は、基準遅延信号に対して、相対的に（ΔＴ＋Δｔ）の遅延量を有し、（２ ｎ）に示される遅延信号は、基準遅延信号に対して、相対的に（ΔＴ＋（ｎ−１）×Δｔ）の遅延量を有する。
（３ １）は、論理値”１”の制御信号ＳＡ１を遅延素子１１０ａに供給し、論理値”１”の制御信号ＳＢ２を遅延素子１１４ｂに供給し、可変遅延素子１０８ａの遅延量を２ΔＴ（経路Ｃ２）に設定したときの遅延信号波形を示す。（３ １）に示される遅延信号は、基準遅延信号に対して、相対的に２ΔＴの遅延量を有する。
このようにして、可変遅延回路１００は、遅延分解能Δｔの遅延量を生成することが可能となる。図６では、例えば（２ １）に示されるように、隣り合った２つの遅延経路１０４（１０４ａ、１０４ｂ）を用いて所望の遅延量を生成する方法について説明したが、別の例では、隣り合わない複数の遅延経路を用いて所望の遅延量を生成しても良い。例えば、遅延経路１０４ｂと、遅延経路１０４ｂに隣り合わない遅延経路１０４ｎと、遅延経路１０４ｂから遅延経路１０４ｎの間に存在する接続経路１０６を用いて、所望の遅延量を生成してもよい。
本実施形態における可変遅延回路１００は、粗遅延回路としての可変遅延素子１０８と、精遅延回路としての遅延経路１０４とを接続経路１０６を利用して一体として形成することにより、従来よりも小さな回路規模を有することが可能となる。
図７は、本発明の第２実施形態である入力信号を遅延する可変遅延回路１００を示す。可変遅延回路１００は、所定の遅延分解能を有し、所望の可変遅延量を生成することができる。可変遅延回路１００は、入力信号が入力される入力端子１０２、複数の遅延経路１０４ａ、１０４ｂ、複数の接続経路１０６ａ、１０６ｂ、遅延経路１０４ａおよび１０４ｂの出力のＮＡＮＤ論理をとるＮＡＮＤ回路１４６、及び出力端子１２０を備える。複数の遅延経路１０４ａおよび１０４ｂは、入力端子１０２に対して並列に接続される。第１遅延経路１０４ａは、複数の遅延素子１３０、１３２および１３４を有する。同様に、第２遅延経路１０４ｂも、複数の遅延素子１３８、１４０および１４２を有する。ＮＡＮＤ回路１４６は、複数の遅延経路１０４の出力部として機能する。別の実施例においては、ＮＡＮＤ回路１４６は、他の論理ゲート回路であってよい。
接続経路１０６ａは、複数の遅延経路１０４における第１遅延経路１０４ａに含まれる遅延素子１３２の出力と、第２遅延経路１０４ｂに含まれる遅延素子１４０の入力とを電気的に接続する。また、接続経路１０６ｂは、第２遅延経路１０４ｂに含まれる遅延素子１４０の出力と、第１遅延経路１０４ａに含まれる遅延素子１３２の入力とを電気的に接続する。本実施例においては、接続経路１０６ａは、遅延素子１３６を有し、接続経路１０６ｂは、遅延素子１４４を有している。本実施形態における可変遅延回路１００においては、全ての遅延素子が、少なくとも第１入力および第２入力の２つの入力を有するＮＡＮＤ回路として形成されるのが好ましい。別の実施例においては、接続経路１０６が、遅延素子を有さない配線であってもよい。
本実施形態において、各遅延素子が、微小な精遅延量を生成する精遅延回路として機能する。また、複数段の遅延素子が、大きな粗遅延量を生成する粗遅延回路として機能する。また、信号の通過ルートが接続経路１０６ａまたは１０６ｂを含むか否かによって、粗遅延分解能を生成することができる。ここで、遅延素子１３６および１４０は、ＮＡＮＤ回路であり、可変遅延回路１００における粗遅延分解能は、ＮＡＮＤ回路２個分である。
図８は、２入力ＮＡＮＤ回路が微小な精遅延量を生成する原理を説明するための説明図である。図８（ａ）は、第１入力Ａ１、第２入力Ａ２、および出力Ｘを有する２入力ＮＡＮＤ回路の論理記号を示す。図８（ｂ）は、図８（ａ）に示されたＮＡＮＤ回路の回路図を示す。図示されるように、ＮＡＮＤ回路は、出力に寄生容量Ｃ１を有し、第１入力Ａ１と第２入力Ａ２の間に寄生容量Ｃ２を有する。以下に、寄生容量Ｃ２が存在することにより、信号が第１入力Ａ１と、第２入力Ａ２に入力された場合に、出力Ｘから出力される信号の遅延量が異なる理由について説明する。
まず、第２入力Ａ２に論理値Ｈを供給し、第１入力Ａ１にパルス信号を供給する場合の、出力Ｘから出力される出力信号の遅延量について説明する。このとき、トランジスタＴｒ２のゲートは常にオンしているため、寄生容量Ｃ２は、放電した状態にある。この状態で、トランジスタＴｒ１にパルス信号が供給されても、出力信号の遅延量は、寄生容量Ｃ２によっては殆ど影響を受けない。
次に、第１入力Ａ１に論理値Ｈを供給し、第２入力Ａ２に対してパルス信号を供給する場合の、出力Ｘから出力される出力信号の遅延量について説明する。このとき、トランジスタＴｒ１のゲートはオンしているが、トランジスタＴｒ２がオフしているため、寄生容量Ｃ２は、チャージされている。この状態で、トランジスタＴｒ２のゲートにパルス信号が供給され、トランジスタＴｒ２がオンすると、寄生容量Ｃ２が放電するのに僅かな時間がかかるため、出力Ｘから出力される出力信号は、その分だけ僅かに遅延する。つまり、トランジスタＴｒ２に立ち上がりのパルスが入力されるとき、出力信号の立ち下がり時間に遅延が生じる。このように、第２入力Ａ２に信号を入力すると、第１入力Ａ１に信号を入力する場合に対して、僅かな遅延を生成することができる。
図７に示された可変遅延回路１００は、各遅延素子の第１入力または第２入力のいずれかを、信号の入力端子として利用し、信号経路に接続された第１入力および第２入力の個数によって、微小な精遅延量を生成することが可能である。そのため、本実施形態における遅延経路１０４ａおよび１０４ｂは、入力信号を遅延させるべき所望の遅延量に基づいて、第１入力または第２入力のいずれか一方を入力とするＮＡＮＤ回路を有する。また、接続経路１０６ａおよび１０６ｂも、入力信号を遅延させるべき所望の遅延量に基づいて、第１入力または第２入力のいずれか一方を入力とするＮＡＮＤ回路を有する。すなわち、ＮＡＮＤ回路の第１入力または第２入力のいずれを入力端子として用いるかは、所望の遅延量または精遅延分解能に基づいて定められるのが好ましい。
図９は、図７に示された可変遅延回路１００において、各遅延素子に供給される制御信号Ｓ１〜Ｓ６と、出力信号の遅延量との関係を説明するための説明図である。図８に関連して説明したように、ＮＡＮＤ回路の２入力のうち、上側に図示される入力を第１入力Ａ１、下側に図示される入力を第２入力Ａ２と定義する。第２入力Ａ２に信号が入力されると、第１入力Ａ１に信号が入力される場合よりも、出力信号は僅かに遅延する。ＮＡＮＤ回路において、第１入力Ａ１に入力された信号の遅延量と、第２入力Ａ２に入力された信号の遅延量の差分に相当する遅延量をΔｔとする。
（１）は、論理値”１”の制御信号Ｓ１およびＳ３を、遅延素子１３０および１３４のそれぞれに供給した場合の遅延量を示す。入力端子１０２から入力された入力信号は、遅延素子１３０、１３２、１３４および１４６を通過して、出力端子１２０から出力される。従って、（１）の経路においては、出力信号が、ＮＡＮＤ回路４段分の粗遅延量を有する。図７に示されるように、信号は、各遅延素子１３０、１３２、１３４および１４６の第１入力Ａ１に入力される。
（２）は、論理値”１”の制御信号Ｓ２およびＳ５を、遅延素子１３８および１４２のそれぞれに供給した場合の遅延量を示す。入力信号は、遅延素子１３８、１４０、１４２および１４６を通過して、出力端子１２０から出力される。そのため、（２）の経路においては、出力信号が、ＮＡＮＤ回路４段分の粗遅延量を有する。図７に示されるように、信号は、遅延素子１４２の第１入力Ａ１に入力され、遅延素子１３８、１４０および１４６の第２入力Ａ２に入力される。
（１）および（２）を比較すると、信号が通過するＮＡＮＤ回路の段数（粗遅延量）は同じであるが、信号が第２入力Ａ２に入力される回数が異なっている。この例では、（２）に示された制御信号による信号の通過ルートの方が、（１）に示された信号の通過ルートよりも、信号が第２入力Ａ２に入力される回数が３回多い。従って、（２）における出力信号は、（１）における出力信号よりも、３Δｔだけ遅延する。
（３）は、論理値”１”の制御信号Ｓ１、Ｓ４およびＳ５を、遅延素子１３０、１３６および１４２のそれぞれに供給した場合の遅延量を示す。入力信号は、遅延素子１３０、１３２、１３６、１４０、１４２および１４６を通過して、出力端子１２０から出力される。そのため、（３）の経路においては、出力信号が、ＮＡＮＤ回路６段分の粗遅延量を有する。（１）および（２）の経路における粗遅延量と比較して、（３）の経路における粗遅延量は、ＮＡＮＤ回路２段分だけ多い。すなわち、本実施形態における可変遅延回路１００は、ＮＡＮＤ回路２段分の粗遅延分解能を有している。図７に示されるように、信号は、遅延素子１３０、１３２、１３６、１４０および１４２の第１入力Ａ１に入力され、遅延素子１４６の第２入力Ａ２に入力される。
（４）は、論理値”１”の制御信号Ｓ２、Ｓ３およびＳ６を、遅延素子１３８、１３４および１４４のそれぞれに供給した場合の遅延量を示す。入力信号は、遅延素子１３８、１４０、１４４、１３２、１３４および１４６を通過して、出力端子１２０から出力される。そのため、（４）の経路においては、出力信号が、ＮＡＮＤ回路６段分の粗遅延量を有する。図７に示されるように、信号は、遅延素子１３４および１４６の第１入力Ａ１に入力され、遅延素子１３８、１４０、１４４および１３２の第２入力Ａ２に入力される。
（３）および（４）を比較すると、信号が通過するＮＡＮＤ回路の段数（粗遅延量）は同じであるが、信号が第２入力Ａ２に入力される回数が異なっている。この例では、（４）に示された制御信号による信号の通過ルートの方が、（３）に示された信号の通過ルートよりも、信号が第２入力Ａ２に入力される回数が３回多い。従って、（４）における出力信号は、（３）における出力信号よりも、３Δｔだけ遅延する。
以上のように、本実施形態における可変遅延回路１００は、ＮＡＮＤ回路２段分の粗遅延分解能と、３Δｔの精遅延分解能を有している。別の実施形態においては、ＮＡＮＤ回路の数および配置位置を調整し、また、ＮＡＮＤ回路の２入力の組み合わせ方法を調整することによって、本実施形態とは異なる粗遅延分解能および精遅延分解能を得ることが可能である。
図１０は、本発明の第３実施形態である入力信号を遅延する可変遅延回路１００を示す。可変遅延回路１００は、所定の遅延分解能を有し、所望の可変遅延量を生成することができる。第３実施形態における可変遅延回路１００は、図７に関連して説明した第２実施形態における可変遅延回路１００の構成に加えて、複数の付加素子１５０、１５２、１５４、１５６、１５８および１６０を備える。図１０において、図７における符号と同一の符号を付された構成は、図７において対応する構成と同一または同様の機能を有する。
例えば、遅延素子１３２の出力は、遅延素子１３４および１３６の入力に接続されている。また、遅延素子１４０の出力は、遅延素子１４２および１４４の入力に接続されている。各付加素子１５０、１５２、１５４、１５６、１５８および１６０は、遅延素子のそれぞれの入力負荷を実質的に均一にするように、所定の遅延素子の入力に設けられるのが好ましい。具体的には、付加素子１５０を遅延素子１３２の入力に設け、遅延素子１３０の出力が、遅延素子１３２と付加素子１５０の入力に接続されるようにする。従って、遅延素子１３２は、付加素子１５０と、遅延素子１３０の出力を共有する。その結果、遅延素子１３２と、遅延素子１３４の入力負荷が実質的に等しくなる。同様に、他の付加素子１５２、１５４、１５６、１５８および１６０も、所定の遅延素子の入力に設けられ、各遅延素子の出力が、２つの遅延素子（または、遅延素子および付加素子）の入力に接続されるようにする。付加素子は、遅延素子と同一の回路であることが望ましい。本実施形態では、全ての遅延素子および付加素子が、ＮＡＮＤ回路として形成されている。全ての遅延素子の入力負荷を均一にすることによって、消費電流の波形を平坦にすることができ、各遅延素子に供給される電源電流にノイズを生じさせなくすることが可能となる。そのため、本実施形態における可変遅延回路１００は、電源電流の変動に基づく遅延量の変動を小さくすることが可能となる。
本実施形態では、各遅延素子の入力負荷を均一にするために、所定の遅延素子の入力に一つの付加素子を設けたが、別の実施例では、複数個の付加素子を設けてもよい。さらに別の実施例では、各遅延素子の出力に接続された遅延素子の最大個数に基づいて、接続された遅延素子数が当該最大個数に満たない遅延素子の出力に、付加素子が設けられてもよい。
図１１は、本発明の第４実施形態である発振周波数を可変させるリング発振器２００を示す。リング発振器２００は、本発明の第１実施形態〜第３実施形態に関して説明した可変遅延回路１００を備える。また、リング発振器２００は、可変遅延回路２１０、２１２および２１４、帰還線２３２、複数のＮＡＮＤ回路２２０、２２２、２２４、２２６、２２８および２３０を備える。ＮＡＮＤ回路２２０、２２２および２２６は、入力される信号を遅延させる遅延素子としての機能を有する。図示されるように、ＮＡＮＤ回路２２０、２２２および２２６、可変遅延回路２１０、２１２、２１４および１００は、入力信号を遅延させる遅延経路２４０を構成する。帰還線２３２は、遅延経路２４０の出力を、遅延経路２４０の入力に帰還させる。図１１において、ＮＡＮＤ回路２２４および２２８は、第３実施形態において説明した、遅延素子の入力負荷を均一にする付加素子として機能する。付加素子は、遅延素子と同一の構成を有することが望ましい。この例においては、ＮＡＮＤ回路２２４が、ＮＡＮＤ回路２２２の入力に設けられ、同様に、ＮＡＮＤ回路２２８が、ＮＡＮＤ回路２２６の入力に設けられる。本実施形態におけるリング発振器２００において、１つの遅延素子の出力を、２つの遅延素子が共有することが望ましい。具体的には、遅延経路２４０の内部において、遅延素子の全てがＮＡＮＤ回路により構成され、且つ、遅延素子の入力負荷が実質的に均一になるように構成されるのが好ましい。
図１２は、図１１に示された可変遅延回路２１０の一例を示す。可変遅延回路２１０は、（ｎ＋１）段の遅延経路を構成する複数の遅延素子を有する。また、可変遅延回路２１０は、各遅延経路に含まれるそれぞれの遅延素子の入力負荷を実質的に均一にするように、遅延素子の入力に設けられた付加素子を有する。具体的には、可変遅延回路２１０が、付加素子２５０、２５２、２５４、２５６、２５８、２６０、２６２、２６４、２６６、２６８、２７０、２７２、２７４および２７６を有する。各付加素子を、所定の遅延素子の入力に設けることによって、電源電流を平坦にすることが可能となる。そのために、可変遅延回路２１０が正確な遅延量を生成することが可能となり、リング発振器２００が、正確な発振周波数を有する信号を出力することが可能となる。
図１３は、図１２に示された可変遅延回路２１０に含まれる遅延経路を選択する制御信号ＳＡ１〜ＳＡｎおよびＳＢ０〜ＳＢｎの組み合わせと、選択された遅延経路の遅延量の関係を示す。可変遅延回路２１０は、リング発振器２００において、大きな遅延量を生成する粗遅延回路として機能することができ、この例においては、ＮＡＮＤ回路４段分を遅延分解能とする可変遅延量を生成することができる。
図１４は、図１１に示された可変遅延回路２１２の一実施例を示す。尚、図１１に示された可変遅延回路２１４は、可変遅延回路２１２と同様の構成を有していてもよい。可変遅延回路２１２は、所定の遅延分解能を有し、所望の可変遅延量を生成することができる。可変遅延回路２１２は、入力信号が入力される入力端子１０２、複数の遅延経路１０４ａ、１０４ｂ、複数の接続経路１０６ａ、１０６ｂ、遅延経路１０４ａおよび１０４ｂの出力のＮＡＮＤ論理をとるＮＡＮＤ回路３２６、及び出力端子１２０を備える。複数の遅延経路１０４ａおよび１０４ｂは、入力端子１０２に対して並列に接続される。第１遅延経路１０４ａは、複数の遅延素子３０２、３０４および３０６を有する。同様に、第２遅延経路１０４ｂも、複数の遅延素子３１４、３１６および３１８を有する。ＮＡＮＤ回路３２６は、複数の遅延経路１０４の出力部として機能する。別の実施例においては、ＮＡＮＤ回路１４６は、他の回路構成を有していてもよい。
接続経路１０６ａは、第１遅延経路１０４ａに含まれる遅延素子３０４の出力と、第２遅延経路１０４ｂに含まれる遅延素子３１６の入力とを電気的に接続する。また、接続経路１０６ｂは、第２遅延経路１０４ｂに含まれる遅延素子３１６の出力と、第１遅延経路１０４ａに含まれる遅延素子３０４の入力とを電気的に接続する。本実施例においては、接続経路１０６ａは、遅延素子３０８、３１０および３１２を有し、接続経路１０６ｂは、遅延素子３２０、３２２および３２４を有している。本実施形態における可変遅延回路２１２においては、全ての遅延素子が、少なくとも第１入力および第２入力の２つの入力を有するＮＡＮＤ回路として形成されるのが好ましい。別の実施例においては、接続経路１０６が、遅延素子を有さない配線であってもよい。
可変遅延回路２１２は、各遅延素子の第１入力または第２入力のいずれかを、信号の入力端子として利用し、信号の通過ルートに接続された第１入力および第２入力の個数によって、微小な精遅延量を生成することが可能である。そのため、本実施形態における遅延経路１０４ａおよび１０４ｂは、入力信号を遅延させるべき所望の遅延量に基づいて、第１入力または第２入力のいずれか一方を入力とするＮＡＮＤ回路を有するのが好ましい。すなわち、ＮＡＮＤ回路の第１入力または第２入力のいずれを入力端子として用いるかは、所望の遅延量または精遅延分解能に基づいて定められるのが好ましい。
図１５は、図１４に示された可変遅延回路２１２において、各遅延素子に供給される制御信号Ｓ１〜Ｓ６と、出力信号の遅延量との関係を説明するための説明図である。図８に関連して説明したように、ＮＡＮＤ回路の２入力のうち、上側に図示される入力を第１入力Ａ１、下側に図示される入力を第２入力Ａ２と定義する。第２入力Ａ２に信号が入力されると、第１入力Ａ１に信号が入力される場合よりも、出力信号は僅かに遅延する。ＮＡＮＤ回路において、第１入力Ａ１に入力された信号の遅延量と、第２入力Ａ２に入力された信号の遅延量の差分に相当する遅延量をΔｔとする。
（１）は、論理値”１”の制御信号Ｓ１およびＳ３を、遅延素子３０２および３０６のそれぞれに供給した場合の遅延量を示す。入力端子１０２から入力された入力信号は、遅延素子３０２、３０４、３０６および３２６を通過して、出力端子１２０から出力される。従って、（１）の経路においては、出力信号が、ＮＡＮＤ回路４段分の粗遅延量を有する。図１４に示されるように、信号は、各遅延素子３０２、３０４、３０６および３２６の第１入力Ａ１に入力される。
（２）は、論理値”１”の制御信号Ｓ２およびＳ５を、遅延素子３１４および３１８のそれぞれに供給した場合の遅延量を示す。入力信号は、遅延素子３１４、３１６、３１８および３２６を通過して、出力端子１２０から出力される。そのため、（２）の経路においては、出力信号が、ＮＡＮＤ回路４段分の粗遅延量を有する。図１４に示されるように、信号は、遅延素子３１４、３１６、３１８および３２６の第２入力Ａ２に入力される。
（１）および（２）を比較すると、信号が通過するＮＡＮＤ回路の段数（粗遅延量）は同じであるが、信号が第２入力Ａ２に入力される回数が異なっている。この例では、（２）に示された制御信号による信号の通過ルートの方が、（１）に示された信号の通過ルートよりも、信号が第２入力Ａ２に入力される回数が４回多い。従って、（２）における出力信号は、（１）における出力信号よりも、４Δｔだけ遅延する。
（３）は、論理値”１”の制御信号Ｓ１、Ｓ４およびＳ５を、遅延素子３０２、３０８および３１８のそれぞれに供給した場合の遅延量を示す。入力信号は、遅延素子３０２、３０４、３０８、３１０、３１２、３１６、３１８および３２６を通過して、出力端子１２０から出力される。そのため、（３）の経路においては、出力信号が、ＮＡＮＤ回路８段分の粗遅延量を有する。（１）および（２）の経路における粗遅延量と比較して、（３）の経路における粗遅延量は、ＮＡＮＤ回路４段分だけ多い。すなわち、本実施形態における可変遅延回路２１２は、ＮＡＮＤ回路４段分の粗遅延分解能を有している。図１４に示されるように、信号は、遅延素子３０２、３０４、３０８、３１０、３１２および３１６の第１入力Ａ１に入力され、遅延素子３１８および３２６の第２入力Ａ２に入力される。
（４）は、論理値”１”の制御信号Ｓ２、Ｓ３およびＳ６を、遅延素子３１４、３０６および３２０のそれぞれに供給した場合の遅延量を示す。入力信号は、遅延素子３１４、３１６、３２０、３２２、３２４、３０４、３０６および３２６を通過して、出力端子１２０から出力される。そのため、（４）の経路においては、出力信号が、ＮＡＮＤ回路８段分の粗遅延量を有する。図１４に示されるように、信号は、遅延素子３０６および３２６の第１入力Ａ１に入力され、遅延素子３１４、３１６、３２０、３２２、３２４および３０４の第２入力Ａ２に入力される。
（３）および（４）を比較すると、信号が通過するＮＡＮＤ回路の段数（粗遅延量）は同じであるが、信号が第２入力Ａ２に入力される回数が異なっている。この例では、（４）に示された制御信号による信号の通過ルートの方が、（３）に示された信号の通過ルートよりも、信号が第２入力Ａ２に入力される回数が４回多い。従って、（４）における出力信号は、（３）における出力信号よりも、４Δｔだけ遅延する。
以上のように、本実施形態における可変遅延回路２１２は、ＮＡＮＤ回路４段分の粗遅延分解能と、４Δｔの精遅延分解能を有している。別の実施形態においては、ＮＡＮＤ回路の数および配置位置を調整し、また、ＮＡＮＤ回路の２入力の組み合わせ方法を調整することによって、本実施形態とは異なる粗遅延分解能および精遅延分解能を得ることが可能である。
上記説明から明らかなように、本発明によれば、正確に遅延量を生成することのできる遅延回路を提供することができる。以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれることが、特許請求の範囲の記載から明らかである。
産業上の利用可能性
本発明によると、正確に遅延量を生成することのできる遅延回路を提供することができる、という効果を奏する。
【図面の簡単な説明】
図１は、従来の可変遅延回路１０のブロック図である。
図２は、従来の可変遅延回路１０に含まれる粗遅延回路１４の構成を示す。
図３は、従来の可変遅延回路１０に含まれる精遅延回路１６の構成を示す。
図４は、複数のバッファが縦続接続された回路の消費電流波形について説明するための説明図である。
図５は、本発明の第１実施形態である入力信号を遅延する可変遅延回路１００を示す。
図６は、図５に示された可変遅延回路１００の各素子に供給される制御信号の論理値と、出力端子１２０から出力される遅延信号の波形の関係を示す。
図７は、本発明の第２実施形態である入力信号を遅延する可変遅延回路１００を示す。
図８は、２入力ＮＡＮＤ回路が微小な精遅延量を生成する原理を説明するための説明図である。
図９は、図７に示された可変遅延回路１００において、各遅延素子に供給される制御信号Ｓ１〜Ｓ６と、出力信号の遅延量との関係を説明するための説明図である。
図１０は、本発明の第３実施形態である入力信号を遅延する可変遅延回路１００を示す。
図１１は、本発明の第４実施形態である発振周波数を可変させるリング発振器２００を示す。
図１２は、図１１に示された可変遅延回路２１０の一例を示す。
図１３は、図１２に示された可変遅延回路２１０に含まれる遅延経路を選択する制御信号ＳＡ１〜ＳＡｎおよびＳＢ０〜ＳＢｎの組み合わせと、選択された遅延経路の遅延量の関係を示す。
図１４は、図１１に示された可変遅延回路２１２の一実施例を示す。
図１５は、図１４に示された可変遅延回路２１２において、各遅延素子に供給される制御信号Ｓ１〜Ｓ６と、出力信号の遅延量との関係を説明するための説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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