(57)【特許請求の範囲】
【請求項１】
第１及び第２のビット数によって指定される上位及び下位アドレス信号からなるアドレス信号に対応して設けられる複数のメモリセルを有するメモリセルアレイと、
前記上位アドレス信号に基づき、前記メモリセルアレイから所定数のメモリセル情報を読み出す読み出し制御部と、
前記所定数のメモリセル情報それぞれに対しセンスアンプ動作を行い所定ビット数のセンスデータを得るセンスアンプと、
第１のラッチ信号の指示するタイミングで前記所定ビット数のセンスデータをラッチするセンスデータ用ラッチと、
第２のラッチ信号の指示するタイミングで前記センスデータ用ラッチに格納された前記所定ビット数のセンスデータをページデータとしてラッチするページデータ用ラッチとを備え、前記ページデータは前記下位アドレス信号に対応してｎ個の部分ページデータに分類可能であり、
前記第１及び第２のラッチ信号を出力するページモード制御回路と、
ページモード読み出し期間中において、ｎ回変化する前記下位アドレス信号に基づき、前記ｎ個の部分ページデータを順次ページ選択データとして出力するセレクタ回路とをさらに備え、前記ページ選択データが外部データとして出力され、
前記ページモード制御回路は、
第１のアドレスを規定する前記上位アドレス信号に基づき前記メモリセルアレイから読み出された前記所定数のメモリセル情報である第１のメモリセル情報群が、前記センスアンプ及び前記センスデータ用ラッチを介して、前記ページデータとして前記ページデータ用ラッチにラッチされた後、前記上位アドレス信号によって規定される前記第１のアドレスの所定ビットを反転させるビット反転処理を行い前記第１のアドレスに続く第２のアドレスを発生させ、
前記第１のメモリセル情報群に基づく前記ページモード読み出し期間中に、前記第２のアドレスを規定する前記上位アドレス信号に基づき前記メモリセルアレイから読み出された前記所定数のメモリセル情報である第２のメモリセル情報群を、前記センスアンプを介して前記所定ビット数のセンスデータとして前記センスデータ用ラッチに格納させ、
前記第１のメモリセル情報群に関する前記ページモード読み出し期間終了後、前記センスデータ用ラッチに格納された前記第２のメモリセル情報群に基づく前記所定ビット数のセンスデータを、前記ページデータとして前記ページデータ用ラッチにラッチさせることにより、前記第１のメモリセル情報群に基づく前記ページモード読み出し期間後に前記第２のメモリセル情報群に基づくページモード読み出し期間を設定したことを特徴とし、
前記ページモード制御回路は、前記上位アドレス信号のアドレス遷移を検出するアドレス遷移検出部を含み、
前記アドレス遷移検出部は、
前記上位アドレス信号のアドレス遷移を検出して第１のアドレス遷移検出信号を出力する第１のＡＴＤ回路と、
前記上位アドレス信号の前記所定ビットに対応する反転処理アドレス信号のアドレス遷移を検出して第２のアドレス遷移検出信号を出力する第２のＡＴＤ回路と、
前記第１及び第２のアドレス遷移検出信号のうち一方がアドレス遷移を指示するときアドレス遷移を指示する第３のアドレス遷移検出信号を出力するアドレス遷移信号発生手段と含み、
前記ページモード制御回路は、
前記第３のアドレス遷移検出信号に基づき、前記センスアンプを活性化させるセンス信号及び前記第１のラッチ信号を生成する第１の信号制御回路と、
前記第１のアドレス遷移検出信号と前記第１のラッチ信号とを受け、前記第１のアドレス遷移検出信号に基づき前記第２のラッチ信号を生成し、前記第１のアドレス遷移検出信号がアドレス遷移を指示した後における前記第１のラッチ信号による最初のラッチタイミング指示発生時に、前記ビット反転処理の実行を指示する反転指示信号と前記第２のラッチ信号とを生成する第２の信号制御回路とを含む、
半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記ページモード制御回路は、
外部アドレス信号の少なくとも一部を前記上位アドレス信号としてラッチし、ラッチ内容に基づく前記上位アドレス信号を前記メモリセルアレイに付与するアドレスラッチ回路を含み、
前記アドレスラッチ回路は、
前記第１のアドレス遷移検出信号がアドレス遷移を指示したとき前記外部アドレス信号における所定ビット対応部分の非反転信号を前記上位アドレス信号の前記所定ビットとしてラッチし、前記反転指示信号が前記ビット反転処理の実行を指示したとき前記所定ビット対応部分の反転信号を前記所定ビットとしてラッチする、
半導体記憶装置。
【請求項３】
請求項１あるいは請求項２に記載の半導体記憶装置であって、
前記所定数のメモリセル情報はそれぞれ３値以上の多値情報を含み、
前記センスアンプは、前記所定数のメモリセル情報それぞれに対し第１〜第ｍ（≧２）のセンスアンプ動作を実行することにより、第１〜第ｍの前記所定数のセンスデータを得、前記所定ビット数は前記所定数のｍ倍のビット数を含み、
前記センスデータ用ラッチは第１〜第ｍのセンスデータ用ラッチ部を含み、前記第１〜第ｍのセンスデータ用ラッチ部は前記第１〜第ｍの前記所定数のセンスデータをラッチし、
前記ページデータ用ラッチは第１〜第ｍのページデータ用ラッチ部を含み、前記ページデータは第１〜第ｍのページデータを含み、前記第１〜第ｍのページデータ用ラッチ部は前記第１〜第ｍの前記所定数のセンスデータを前記第１〜第ｍのページデータとしてラッチし、前記第１〜第ｍのページデータはｎ個の第１〜第ｍの部分ページデータとして分類可能であり、
前記セレクタ回路は第１〜第ｍのセレクタ回路を含み、前記第１〜第ｍのセレクタ回路は、ページモード読み出し期間中において、ｎ回変化する前記下位アドレス信号に基づき、前記ｎ個の第１〜第ｍの部分ページデータを順次第１〜第ｍのページ選択データとして出力し、前記ページ選択データは前記第１〜第ｍのページ選択データを含む、
半導体記憶装置。
【請求項４】
請求項１〜請求項３のうち、いずれか１項に記載の半導体記憶装置であって、
複数のスペアメモリセルを有するスペアメモリセルアレイと、
前記上位アドレス信号の一部である第１の信号部分及びスペア選択信号に基づき所定のスペア数のスペア情報を読み出すスペア読み出し制御部と、
前記センスアンプと共通に制御され、前記所定のスペア数のスペア情報それぞれに対しセンスアンプ動作を行い所定スペアビット数のスペアセンスデータを得る置換用センスアンプと、
前記第１のラッチ信号の指示するタイミングで前記所定スペアビット数のスペアセンスデータをラッチ数するスペアセンス用ラッチと、
前記第２のラッチ信号の指示するタイミングで前記スペアセンス用ラッチに格納された前記所定スペアビット数のスペアセンスデータをスペアデータとしてラッチするスペアデータ用ラッチと、
前記第１の信号部分を除き、前記所定ビットを含む前記上位アドレス信号の一部に基づき前記スペア選択信号と冗長置換情報とを生成するスペア制御回路とを備え、前記冗長置換情報は前記下位アドレス信号に対応するアドレス置換情報及び冗長置換情報を含み、
前記冗長置換情報の前記アドレス置換情報と前記下位アドレス信号との比較結果に基づき置換実行の有無を判定する置換判定処理を実行し、置換実行時に前記ページ選択データのうち前記冗長置換情報で規定されるビットを前記スペアデータに置き換える置換実行回路をさらに備える、
半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置であって、
前記置換実行回路は、冗長置換情報取り込み制御信号に基づくタイミングで前記冗長置換情報を取り込み、
前記ページモード制御回路は、
前記ビット判定処理に先がけて取り込みを指示する前記冗長置換情報取り込み制御信号をさらに出力する置換情報制御機能をさらに有する、
半導体記憶装置。
【請求項６】
第１及び第２のビット数によって指定される上位及び下位アドレス信号からなるアドレス信号に対応して設けられる複数のメモリセルを有するメモリセルアレイと、
前記上位アドレス信号に基づき、前記メモリセルアレイから所定数のメモリセル情報を読み出す読み出し制御部と、
前記所定数のメモリセル情報それぞれに対しセンスアンプ動作を行い所定ビット数のセンスデータを得るセンスアンプと、
第１のラッチ信号の指示するタイミングで前記所定ビット数のセンスデータをラッチするセンスデータ用ラッチと、
第２のラッチ信号の指示するタイミングで前記センスデータ用ラッチに格納された前記所定ビット数のセンスデータをページデータとしてラッチするページデータ用ラッチとを備え、前記ページデータは前記下位アドレス信号に対応してｎ個の部分ページデータに分類可能であり、
前記第１及び第２のラッチ信号を出力するページモード制御回路と、
ページモード読み出し期間中において、ｎ回変化する前記下位アドレス信号に基づき、前記ｎ個の部分ページデータを順次ページ選択データとして出力するセレクタ回路とをさらに備え、前記ページ選択データが外部データとして出力され、
前記ページモード制御回路は、前記上位アドレス信号のアドレス遷移を検出するアドレス遷移検出部を含み、
前記アドレス遷移検出部は、
前記上位アドレス信号のアドレス遷移を検出して第１のアドレス遷移検出信号を出力する第１のＡＴＤ回路と、
前記上位アドレス信号の所定ビットに対応する反転処理アドレス信号のアドレス遷移を検出して第２のアドレス遷移検出信号を出力する第２のＡＴＤ回路と、
前記第１及び第２のアドレス遷移検出信号のうち一方がアドレス遷移を指示するときアドレス遷移を指示する第３のアドレス遷移検出信号を出力するアドレス遷移信号発生手段と含み、
前記ページモード制御回路は、
前記第３のアドレス遷移検出信号に基づき、前記センスアンプを活性化させるセンス信号及び前記第１のラッチ信号を生成する第１の信号制御回路と、
前記第１のアドレス遷移検出信号と前記第１のラッチ信号とを受け、前記第１のアドレス遷移検出信号に基づき、前記第２のラッチ信号を生成し、前記第１のアドレス遷移検出信号がアドレス遷移を指示した後における前記第１のラッチ信号による最初のラッチタイミング指示発生時に、前記上位アドレス信号の前記所定ビットを反転させるビット反転処理の実行を指示する反転指示信号と前記第２のラッチ信号とを生成する第２の信号制御回路と、
前記ページモード制御回路は、
外部アドレス信号の少なくとも一部を前記上位アドレス信号としてラッチし、ラッチ内容に基づく前記上位アドレス信号を前記メモリセルアレイに付与するアドレスラッチ回路を含み、
前記アドレスラッチ回路は、
前記第１のアドレス遷移検出信号がアドレス遷移を指示したとき前記外部アドレス信号における所定ビット対応部分の非反転信号を前記上位アドレス信号の前記所定ビットとしてラッチし、前記反転指示信号が前記ビット反転処理の実行を指示したとき前記所定ビット対応部分の反転信号を前記所定ビットとしてラッチする、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ページモード読み出し機能を有する半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセル自体は“Ｈ”，“Ｌ”レベルの論理出力機能を有さないＤＲＡＭ等の半導体記憶装置では、メモリセルに記憶されたデータを検知・増幅して論理値（“Ｈ”，“Ｌ”）に変換させるセンスアンプ動作が必要となる。このセンスアンプ動作を１ワード単位に行っていたのでは著しくデータアクセスが遅くなることから、複数ワード分のメモリセルに記録されたデータを同時に読み出し（センスアンプ動作を含む）て一旦ラッチに蓄えておき、２回目以降のアクセスに対しては上記ラッチからの読み出し時間でアクセス可能になるページモード読み出し機能が広く使用されている。なお、ページモード読み出し機能を備えた半導体記憶装置として、例えば、特許文献１あるいは特許文献２に開示された半導体記憶装置がある。
【０００３】
半導体記憶装置がページモード読み出し機能を有している場合、例えば、１６バイト（１２８ビット（１バイト＝８ビット））のデータを一度に処理可能なＬＳＩからのアクセス要求に対して、半導体記憶装置がデータ出力ピンを１６本（１６ビット分）有している場合、８ワード（１２８ビット（１ワード＝１６ビットで換算））分のページモード機能、すなわち、ページ長が８ワードのページモード機能を有しておれば、１度のセンスアンプ動作によって１２８ビットのデータ読み出しが実現できるため、当該ＬＳＩとの間で高速なデータ送信が可能となる。なお、ページモード読み出し機能を有する半導体記憶装置を用いた電子機器としては例えば携帯電話等が考えられる。
【０００４】
【特許文献１】特開平７−７３３６４号公報
【特許文献２】特開平１１−３９８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ページモードのワード長を長くすることは、同時に活性化するセンスアンプ数を増加させることなり、かつ、一時的にデータを蓄えるラッチの記憶容量も増加させることになるため、ピーク電流の電流値の増大をもとらし、また、トランジスタや配線のレイアウト面積も増大されるという問題点があった。
【０００６】
この発明は上記問題点を解決するためになされたもので、ピーク電流及びレイアウト面積の増大を最小限に抑えたページモード読み出し機能を有する半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る請求項１記載の半導体記憶装置は、第１及び第２のビット数によって指定される上位及び下位アドレス信号からなるアドレス信号に対応して設けられる複数のメモリセルを有するメモリセルアレイと、前記上位アドレス信号に基づき、前記メモリセルアレイから所定数のメモリセル情報を読み出す読み出し制御部と、前記所定数のメモリセル情報それぞれに対しセンスアンプ動作を行い所定ビット数のセンスデータを得るセンスアンプと、第１のラッチ信号の指示するタイミングで前記所定ビット数のセンスデータをラッチするセンスデータ用ラッチと、第２のラッチ信号の指示するタイミングで前記センスデータ用ラッチに格納された前記所定ビット数のセンスデータをページデータとしてラッチするページデータ用ラッチとを備え、前記ページデータは前記下位アドレス信号に対応してｎ個の部分ページデータに分類可能であり、前記第１及び第２のラッチ信号を出力するページモード制御回路と、ページモード読み出し期間中において、ｎ回変化する前記下位アドレス信号に基づき、前記ｎ個の部分ページデータを順次ページ選択データとして出力するセレクタ回路とをさらに備え、前記ページ選択データが外部データとして出力され、前記ページモード制御回路は、第１のアドレスを規定する前記上位アドレス信号に基づき前記メモリセルアレイから読み出された前記所定数のメモリセル情報である第１のメモリセル情報群が、前記センスアンプ及び前記センスデータ用ラッチを介して、前記ページデータとして前記ページデータ用ラッチにラッチされた後、前記上位アドレス信号によって規定される前記第１のアドレスの所定ビットを反転させるビット反転処理を行い前記第１のアドレスに続く第２のアドレスを発生させ、前記第１のメモリセル情報群に基づく前記ページモード読み出し期間中に、前記第２のアドレスを規定する前記上位アドレス信号に基づき前記メモリセルアレイから読み出された前記所定数のメモリセル情報である第２のメモリセル情報群を、前記センスアンプを介して前記所定ビット数のセンスデータとして前記センスデータ用ラッチに格納させ、前記第１のメモリセル情報群に関する前記ページモード読み出し期間終了後、前記センスデータ用ラッチに格納された前記第２のメモリセル情報群に基づく前記所定ビット数のセンスデータを、前記ページデータとして前記ページデータ用ラッチにラッチさせることにより、前記第１のメモリセル情報群に基づくページモード読み出し期間後に前記第２のメモリセル情報群に基づく前記ページモード読み出し期間を設定しており、前記ページモード制御回路は、前記上位アドレス信号のアドレス遷移を検出するアドレス遷移検出部を含み、前記アドレス遷移検出部は、前記上位アドレス信号のアドレス遷移を検出して第１のアドレス遷移検出信号を出力する第１のＡＴＤ回路と、前記上位アドレス信号の前記所定ビットに対応する反転処理アドレス信号のアドレス遷移を検出して第２のアドレス遷移検出信号を出力する第２のＡＴＤ回路と、前記第１及び第２のアドレス遷移検出信号のうち一方がアドレス遷移を指示するときアドレス遷移を指示する第３のアドレス遷移検出信号を出力するアドレス遷移信号発生手段と含み、前記ページモード制御回路は、前記第３のアドレス遷移検出信号に基づき、前記センスアンプを活性化させるセンス信号及び前記第１のラッチ信号を生成する第１の信号制御回路と、前記第１のアドレス遷移検出信号と前記第１のラッチ信号とを受け、前記第１のアドレス遷移検出信号に基づき前記第２のラッチ信号を生成し、前記第１のアドレス遷移検出信号がアドレス遷移を指示した後における前記第１のラッチ信号による最初のラッチタイミング指示発生時に、前記ビット反転処理の実行を指示する反転指示信号と前記第２のラッチ信号とを生成する第２の信号制御回路とを含む。
【発明の効果】
【０００８】
この発明における請求項１記載の半導体記憶装置は、第１のメモリセル情報群に基づく前記ページモード読み出し期間中に、第２のメモリセル情報群を前記センスアンプを介して前記所定ビット数のセンスデータとしてセンスデータ用ラッチに格納させていることにより、第１及び第２のメモリセル情報群によるページモード読み出しを連続的に行える。
【０００９】
したがって、連続してページ選択データが読み出せる数であるワード長は、センスアンプ、センスデータ用ラッチ及びページデータ用ラッチに必要な能力に対し２倍となる。
【００１０】
その結果、ページモード読み出し時のピーク電流及びページモード読み出し機能を実現する回路のレイアウト面積の増大を最小限に抑えた半導体記憶装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
＜原理＞
所定のページ長のページモード読み出し機能を有する半導体記憶装置において、上記ページモード読み出し機能を連続的に複数回動作させることができれば、実質的なページ長を複数倍にするページモード（以下、「シーケンシャルページモード」と呼ぶ）が実現することになり、上述したピーク電流の電流値増大やレイアウト面積増大問題を緩和しつつ高速なデータ転送を確保することが可能となる。しかしながら、本来、外部からのアクセス要求に非同期に動作するページモード読み出し動作時に、内部で自動的にページモード読み出し機能を継続させることは非常に複雑な動作を強いられるため、従来は実現性に乏しかった。特に冗長データとの整合性を実現するのは難しい。このような問題を解消を目指したのが本願発明である。
【００１２】
また、本発明は、ＤＲＡＭ等の揮発性半導体記憶装置は勿論、不揮発性半導体記憶装置にも適用可能である。例えば、コントロールゲート，フローティングゲートを有するメモリセルトランジスタで構成されるフラッシュメモリにおけるぺージモード読み出し動作に対しても適用することができる。すなわち、フラッシュメモリのように、複数のビット線のうちＹゲートで選択された所定数のビット線に対し、４ワードあるいは８ワード程度の所定数のセンスアンプを設ける構成において、本発明は特に有効である。
【００１３】
＜実施の形態１＞
図１はこの発明の実施の形態１である半導体記憶装置のメモリセルアレイ周辺部の構成を示すブロック図である。同図において、内部アドレスＩＡＤ＜７：５＞によってＸ選択信号ＳＸが選択され、内部アドレスＩＡＤ＜４：３＞及び反転処理アドレスＲＡＤ＜２＞によりＹ選択信号ＳＹが選択され、６４ビットのセンスデータＳＤが出力され、ページアドレスとして２ビットの内部アドレスＩＡＤ＜１：０＞が用いられる４ワードページの場合が示されている。
【００１４】
メモリセルアレイ１はマトリクス状に配置された複数のメモリセルを有し、Ｘ選択信号ＳＸに基づき、複数のメモリセルのうちより選択されたメモリセルからの記憶データを、総計５１２本のメインビット線ＭＢａそれぞれに読み出す。
【００１５】
Ｙゲート２はＹ選択信号ＳＹに基づき、５１２本のメインビット線ＭＢａのうち６４本（所定数）を選択してセンスアンプ３に電気的に接続する。
【００１６】
すなわち、内部アドレスＩＡＤ＜７：３＞及び反転処理アドレスＲＡＤ＜２＞からなる上位アドレス信号により、メモリセルアレイ１における６４個（所定数）のメモリセル情報がセンスアンプ３に読み出される。なお、反転処理アドレスＲＡＤ＜２＞が上位アドレスにおけるビット反転対象の所定ビットとなる。
【００１７】
センスアンプ３は、センス信号＃ＳＳが“Ｌ”のとき活性状態となり、活性状態時にＹゲート２より選択された６４本のメインビット線ＭＢａに現れる記憶データを検知・増幅するセンスアンプ動作を実行し、６４ビット（所定ビット数）構成のセンスデータＳＤを得る。
【００１８】
センスデータ用ラッチ４は、ラッチ信号ＳＬ１が“Ｈ”のとき活性状態となり、活性状態時にセンスアンプ３により得られた６４ビット構成のセンスデータＳＤとしてラッチする。以降、ラッチ信号ＳＬ１が再び“Ｈ”になるまでラッチしたセンスデータＳＤを保持する。したがって、センスアンプ３が非活性状態になっても、センスデータ用ラッチ４にラッチされたセンスデータＳＤは保持される。
【００１９】
ページデータ用ラッチ５は、ラッチ信号ＳＬ２が“Ｈ”のとき活性状態となり、活性状態時にセンスデータ用ラッチ４に格納されたセンスデータＳＤをページデータＰＤとしてラッチする。このページデータＰＤは下位アドレスである内部アドレスＩＡＤ＜１：０＞に対応して４個の１ワード構成の部分ページデータに分類可能である。
【００２０】
セレクタ回路６は、内部アドレスＩＡＤ＜１：０＞で選択されるアドレスに基づき、６４ビットのページデータＰＤ（４個の部分ページデータ）から、一の部分ページデータを１ワード（１６ビット）のページ選択データＰＳＤとして出力する。すなわち、センスアンプ３，センスデータ用ラッチ４、ページデータ用ラッチ５及びセレクタ回路６による従来レベルのハードウェア構成としては、ページ長が４ワード構成のページモード読み出し機能を有している。
【００２１】
出力バッファ７はページ選択データＰＳＤをバッファリングし、外部データＤＯとして出力する。
【００２２】
Ｘデコーダ８は内部アドレスＩＡＤ＜７：５＞に基づきＸ選択信号ＳＸを出力し、Ｙデコーダ９は内部アドレスＩＡＤ＜４：３＞及び反転処理アドレスＲＡＤ＜２＞に基づきＹ選択信号ＳＹを出力する。したがって、Ｙゲート２、Ｘデコーダ８及びＹデコーダ９によってメモリセルアレイ１から６４ビットのメモリセル情報を読み出す読み出し制御部が構成される。
【００２３】
図２は内部アドレスＩＡＤ＜７：５＞、内部アドレスＩＡＤ＜４：３＞及び反転処理アドレスＲＡＤ＜２＞からなる内部アドレスを供給する内部アドレス供給部の構成を示すブロック図である。
【００２４】
同図において、ＣＥバッファ１１は外部チップイネーブル信号＃ＥＣＥをバファリングして内部チップイネーブル信号＃ＩＣＥとして出力する。ＡＤＶバッファ１２は外部アドレスバリッド（address valid）信号＃ＥＡＤＶ及び内部チップイネーブル信号＃ＩＣＥをバファリングして受け内部アドレスバリッド信号＃ＩＡＤＶとして出力する。アドレスバッファ１３は外部アドレスＥＡＤ＜７：０＞及び内部チップイネーブル信号＃ＩＣＥをバッファリングし外部アドレスＥＡＤ＜７：０＞をアドレスラッチ回路１０に出力する。
【００２５】
アドレスラッチ回路１０は内部アドレスバリッド信号＃ＩＡＤＶ、外部アドレスＥＡＤ＜７：０＞及び内部チップイネーブル信号＃ＩＣＥを受け、外部アドレスバリッド信号＃ＥＡＤＶ及び内部チップイネーブル信号＃ＩＣＥが“Ｌ”のとき、外部アドレスＥＡＤ＜７：０＞及び反転指示信号＃ＳＲに基づき、内部アドレスＩＡＤ＜７：２＞、内部アドレスＩＡＤ＜１：０＞及び反転処理アドレスＲＡＤ＜２＞を出力する。
【００２６】
図３はアドレスラッチ回路１０の内部構成を示す回路図である。同図に示すように、外部アドレスＥＡＤ＜７：３＞をインバータＧ２３が受け、インバータＧ２４の入力がインバータＧ２３の出力及びラッチ６４に接続される。そして、インバータＧ２４の出力が内部アドレスＩＡＤ＜７：３＞となる。インバータＧ２３は制御入力に内部アドレスバリッド信号＃ＩＡＤＶを受け、内部アドレスバリッド信号＃ＩＡＤＶが“Ｌ”のときに活性状態となる。
【００２７】
なお、実際には外部アドレスＥＡＤ＜７：３＞は５ビットであるため、インバータＧ２３，Ｇ２４及びラッチ６４も外部アドレスＥＡＤ＜７：３＞の各アドレス信号（１ビット分）に対応して総計５つずつ設けられる。本明細書中では、外部アドレスＥＡＤ＜７：３＞等の複数ビットの信号を並列に受ける際に、対応する構成が各ビットにおいて同じ場合、便宜上、１ビット分の構成を代表的に示している場合がある。
【００２８】
外部アドレスＥＡＤ＜１：０＞をインバータＧ３１が受け、インバータＧ３２の入力がインバータＧ３１の出力及びラッチ６７に接続される。そして、インバータＧ３２の出力が内部アドレスＩＡＤ＜１：０＞となる。インバータＧ３１は制御入力に内部アドレスバリッド信号＃ＩＡＤＶを受け、内部アドレスバリッド信号＃ＩＡＤＶが“Ｌ”のときに活性状態となる。
【００２９】
反転対象ビットである外部アドレスＥＡＤ＜２＞をインバータＧ２５、Ｇ２７及びＧ３０の入力が共通に受ける。インバータＧ２６の入力がインバータＧ２５の出力及びラッチ６５に接続され、インバータＧ２６の出力がラッチ６６及びインバータＧ２９の入力に接続される。インバータＧ２７〜Ｇ２９は直列に接続され、インバータＧ２９の入力はインバータＧ２６の出力及びラッチ６６にも接続される。そして、インバータＧ２９の出力が反転処理アドレスＲＡＤ＜２＞となり、インバータＧ３０の出力が内部アドレスＩＡＤ＜２＞となる。
【００３０】
このような構成において、アドレスラッチ回路１０は、内部アドレスバリッド信号＃ＩＡＤＶが“Ｌ”のとき、外部アドレスＥＡＤ＜７：３＞及び外部アドレスＥＡＤ＜１：０＞を内部アドレスＩＡＤ＜７：３＞及び内部アドレスＩＡＤ＜１：０＞として出力する。
【００３１】
そして、アドレスラッチ回路１０は、アドレス遷移検出信号＃ＡＴＤ１の“Ｌ”立ち下がりをトリガとして、外部アドレスＥＡＤ＜２＞を反転処理アドレスＲＡＤ＜２＞として出力し、反転指示信号＃ＳＲの“Ｌ”立ち下がりをトリガとして外部アドレスＥＡＤ＜２＞の反転信号を反転処理アドレスＲＡＤ＜２＞として出力する。
【００３２】
図４は図１で示したメモリセルアレイ１のメモリセルアレイ周辺部に対し各種制御信号を出力するページモード制御回路の主要部の構成を示す回路図である。同図において、ＡＴＤ回路部１４（アドレス遷移検出部）は内部チップイネーブル信号＃ＩＣＥ、内部アドレスＩＡＤ＜７：２＞及び反転処理アドレスＲＡＤ＜２＞を受け、アドレス遷移検出信号＃ＡＴＤ１及び＃ＡＴＤ３を出力する。
【００３３】
図５はＡＴＤ回路部１４の内部構成を示す回路図である。同図に示すように、ＡＴＤ回路３１は内部アドレスＩＡＤ＜７：２＞及び内部チップイネーブル信号＃ＩＣＥを受け、アドレス遷移検出信号＃ＡＴＤ１を出力し、ＡＴＤ回路３２は反転処理アドレスＲＡＤ＜２＞を受け、アドレス遷移検出信号＃ＡＴＤ２を出力する。ＡＮＤゲートＧ１はアドレス遷移検出信号＃ＡＴＤ１及びアドレス遷移検出信号＃ＡＴＤ２を受け、アドレス遷移検出信号＃ＡＴＤ３を出力する。
【００３４】
図６はＡＴＤ回路３１の内部構成を示す回路図である。同図に示すように、遷移パルス発生回路３３は内部アドレスＩＡＤ＜７：２＞を受け、内部アドレスＩＡＤ＜７：２＞のいずれかのアドレス遷移を検出すると“Ｈ”の遷移パルスを発生する。遷移パルス発生回路３４は内部チップイネーブル信号＃ＩＣＥを受け、内部チップイネーブル信号＃ＩＣＥのエッジ変化を検出すると“Ｈ”の遷移パルスを発生する。
【００３５】
ＮＭＯＳトランジスタＱ１及びＱ２はそれぞれ信号線７１と接地レベル間に介挿され、ＮＭＯＳトランジスタＱ１のゲートが遷移パルス発生回路３３の出力に接続され、ＮＭＯＳトランジスタＱ２のゲートが遷移パルス発生回路３４の出力に接続される。
【００３６】
直列に接続されるインバータＧ１１，Ｇ１２のインバータＧ１１の入力が信号線７１に接続され、ＰＭＯＳトランジスタＱ１１は信号線７１，電源Ｖdd間に介挿され、ＰＭＯＳトランジスタＱ１１のゲートがインバータＧ１２の出力に接続される。そして、信号線７１より得られる信号がアドレス遷移検出信号＃ＡＴＤ１となる。なお、遷移パルス発生回路３３及びＮＭＯＳトランジスタＱ１は内部アドレスＩＡＤ＜７：２＞の各ビットに対応すべく実際にはそれぞれ６個設けられる。
【００３７】
図７は遷移パルス発生回路の内部構成を示す回路図である。同図に示す遷移パルス発生回路は、遷移パルス発生回路３３，３４に相当し、遷移パルス発生回路３３の場合、内部アドレスＩＡＤ＜７：２＞の各アドレスビットを入力信号ＩＮ１として受け、出力信号ＯＵＴ１を出力する１ビット分の構成に相当し、遷移パルス発生回路３４の場合、内部チップイネーブル信号＃ＩＣＥを入力信号ＩＮ１として受け、出力信号ＯＵＴ１を出力する構成に相当する。
【００３８】
同図に示すように、直列に接続されるインバータＧ１５，Ｇ１６において、インバータＧ１５の入力に入力信号ＩＮ１を受ける。ＮＭＯＳトランジスタＱ４，ＰＭＯＳトランジスタＱ１４，抵抗Ｒ１，及びキャパシタＣ１により構成されるＬ出力遅延インバータ６１において、ＰＭＯＳトランジスタＱ１４のソースは電源Ｖddに接続され、ドレイン（ノードＮ１）は抵抗Ｒ１の一端及びキャパシタＣ１の一方電極に接続される。抵抗Ｒ１の他端はＮＭＯＳトランジスタＱ４のドレインに接続され、ＮＭＯＳトランジスタＱ４のソースは接地され、キャパシタＣ１の他方電極は接地される。そして、インバータＧ１５の出力がＰＭＯＳトランジスタＱ１４及びＮＭＯＳトランジスタＱ４のゲートに共通に接続される。
【００３９】
ＮＭＯＳトランジスタＱ５，ＰＭＯＳトランジスタＱ１５，抵抗Ｒ２，及びキャパシタＣ２により構成されるＬ出力遅延インバータ６２において、ＰＭＯＳトランジスタＱ１５のソースは電源Ｖddに接続され、ドレイン（ノードＮ２）は抵抗Ｒ２の一端及びキャパシタＣ２の一方電極に接続される。抵抗Ｒ２の他端はＮＭＯＳトランジスタＱ５のドレインに接続され、ＮＭＯＳトランジスタＱ５のソースは接地され、キャパシタＣ２の他方電極は接地される。そして、インバータＧ１６の出力がＰＭＯＳトランジスタＱ１５及びＮＭＯＳトランジスタＱ５のゲートに共通に接続される。
【００４０】
Ｌ出力遅延インバータ６１は入力（インバータＧ１５の出力）の“Ｈ”立ち上がり時は、入力の“Ｌ”立ち下がり時に比べて抵抗Ｒ１，キャパシタＣ１の第１のＲＣ時定数で決定される遅延時間分遅れて“Ｌ”の反転遅延信号を出力し、Ｌ出力遅延インバータ６２は入力（インバータＧ１６の出力）の“Ｈ”立ち上がり時に、入力が“Ｌ”立ち下がり時に比べて抵抗Ｒ２，キャパシタＣ２の第２のＲＣ時定数で決定される遅延時間分遅れて“Ｌ”の反転遅延信号を出力する。
【００４１】
ＮＡＮＤゲートＧ２はノードＮ１，Ｎ２を一方入力，他方入力として受け、その出力がインバータＧ１７の入力に接続され、インバータＧ１７の出力が出力信号ＯＵＴ１となる。
【００４２】
このような構成の遷移パルス発生回路において、通常は、Ｌ出力遅延インバータ６１，６２のうち一方の出力が必ず“Ｌ”のため、出力信号ＯＵＴ１は“Ｌ”となっている。
【００４３】
そして、入力信号ＩＮ１の“Ｈ”立ち上がり時において、Ｌ出力遅延インバータ６１の出力の“Ｌ”→“Ｈ”への変化に対し、Ｌ出力遅延インバータ６２の出力の“Ｈ”→“Ｌ”への変化が第２のＲＣ時定数分遅れて生じるため、上記第２のＲＣ時定数分の“Ｈ”パルスが出力信号ＯＵＴ１から発生する。
【００４４】
同様にして、入力信号ＩＮ１の“Ｌ”立ち下がり時において、Ｌ出力遅延インバータ６２の出力の“Ｌ”→“Ｈ”への変化に対し、Ｌ出力遅延インバータ６１の出力における“Ｈ”→“Ｌ”へ変化が第１のＲＣ時定数分遅れて生じるため、上記第１のＲＣ時定数分の“Ｈ”パルスが出力信号ＯＵＴ１から発生する。
【００４５】
このように、遷移パルス発生回路は、入力信号ＩＮ１の“Ｈ”立ち上がり及び“Ｌ”立ち下がりの信号遷移時に“Ｈ”パルスを発生する出力信号ＯＵＴ１を出力する。
【００４６】
図６に戻って、上記構成のＡＴＤ回路３１は、通常は、ＰＭＯＳトランジスタＱ１１により、信号線７１は“Ｈ”に設定されているため、“Ｈ”のアドレス遷移検出信号＃ＡＴＤ１を出力する。そして、内部アドレスＩＡＤ＜７：２＞のアドレス遷移時にＮＭＯＳトランジスタＱ１が、遷移パルス発生回路３３からの“Ｈ”の遷移パルス発生時間オンするため、アドレス遷移検出信号＃ＡＴＤ１が所定期間“Ｌ”に立ち下がり、同様にして内部チップイネーブル信号＃ＩＣＥの信号遷移時にＮＭＯＳトランジスタＱ２が、遷移パルス発生回路３４の“Ｈ”の遷移パルス発生時間オンするため、アドレス遷移検出信号＃ＡＴＤ１が所定期間“Ｌ”に立ち下がる。
【００４７】
図８はＡＴＤ回路３２の内部構成を示す回路図である。同図に示すように、遷移パルス発生回路３５は反転処理アドレスＲＡＤ＜２＞を受け、反転処理アドレスＲＡＤ＜２＞のアドレス遷移を検出すると“Ｈ”の遷移パルスを発生する。
【００４８】
ＮＭＯＳトランジスタＱ３は信号線７２と接地レベル間に介挿され、ＮＭＯＳトランジスタＱ３のゲートが遷移パルス発生回路３５の出力に接続される。
【００４９】
直列に接続されるインバータＧ１３，Ｇ１４のインバータＧ１３の入力が信号線７２に接続され、ＰＭＯＳトランジスタＱ１２は信号線７２，電源Ｖdd間に介挿され、ＰＭＯＳトランジスタＱ１２のゲートがインバータＧ１４の出力に接続される。そして、信号線７２より得られる信号がアドレス遷移検出信号＃ＡＴＤ２となる。
【００５０】
なお、遷移パルス発生回路３５は図７で示した構成を呈しており、遷移パルス発生回路３５に入力される反転処理アドレスＲＡＤ＜２＞を入力信号ＩＮ１として受け、出力信号ＯＵＴ１を出力する構成に相当する。
【００５１】
このような構成において、ＡＴＤ回路３２は通常は、ＰＭＯＳトランジスタＱ１２により、信号線７２は“Ｈ”に設定されているため、“Ｈ”のアドレス遷移検出信号＃ＡＴＤ２を出力する。そして、反転処理アドレスＲＡＤ＜２＞の遷移時にＮＭＯＳトランジスタＱ３が、遷移パルス発生回路３５からの“Ｈ”の遷移パルス発生時間オンするため、アド
【００５２】
図５に戻って、上述したＡＴＤ回路３１，３２及びＡＮＤゲートＧ１からなるＡＴＤ回路部１４は、内部アドレスＩＡＤ＜７：２＞あるいは内部チップイネーブル信号＃ＩＣＥの信号遷移時に“Ｌ”パルスを発生するアドレス遷移検出信号＃ＡＴＤ１を出力し、内部アドレスＩＡＤ＜７：２＞、内部チップイネーブル信号＃ＩＣＥあるいは反転処理アドレスＲＡＤ＜２＞の信号遷移時に“Ｌ”パルスを発生するアドレス遷移検出信号＃ＡＴＤ３を出力している。
【００５３】
図４に戻って、アドレス反転制御回路１５（第２の信号制御回路）は、アドレス遷移検出信号＃ＡＴＤ１及びラッチ信号ＳＬ１に基づき、反転指示信号＃ＳＲ及びラッチ信号ＳＬ２を出力する。センス制御回路１６（第１の信号制御回路）はアドレス遷移検出信号＃ＡＴＤ３に基づきセンス信号＃ＳＳ及びラッチ信号ＳＬ１を出力する。
【００５４】
図９はセンス制御回路１６の内部構成を示す回路図である。同図に示すように、３段直列に接続される遅延ユニット３６〜３８のうち初段の遅延ユニット３６はアドレス遷移検出信号＃ＡＴＤ３を受け、最終段の遅延ユニット３８の出力がセンス信号＃ＳＳとなる。３段直列に接続されるインバータＧ１８〜Ｇ２０のうち初段のインバータＧ１８がセンス信号＃ＳＳを受ける。ＮＡＮＤゲートＧ３は一方入力にセンス信号＃ＳＳを他方入力にインバータＧ２０の出力を受ける。ＮＡＮＤゲートＧ３の出力はインバータＧ２１を介してラッチ信号ＳＬ１として出力される。
【００５５】
図１０は遅延ユニット３６（３７，３８）の内部構成を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＱ６，ＰＭＯＳトランジスタＱ１６，抵抗Ｒ３，及びキャパシタＣ３により構成されるＬ出力遅延インバータ６３において、ＰＭＯＳトランジスタＱ１６のソースは電源Ｖddに接続され、ドレイン（ノードＮ３）は抵抗Ｒ３の一端及びキャパシタＣ３の一方電極に接続される。抵抗Ｒ３の他端はＮＭＯＳトランジスタＱ６のドレインに接続され、ＮＭＯＳトランジスタＱ６のソースは接地され、キャパシタＣ３の他方電極は接地される。インバータＧ２２の入力がノードＮ３に接続される。
【００５６】
そして、入力信号ＩＮ２がＰＭＯＳトランジスタＱ１６及びＮＭＯＳトランジスタＱ６のゲートに共通に接続され、インバータＧ２２の出力が出力信号ＯＵＴ２となる。なお、入力信号ＩＮ２は遅延ユニット３６，３７及び３８において、アドレス遷移検出信号＃ＡＴＤ３、遅延ユニット３６の出力信号、及び遅延ユニット３７の出力信号に相当し、出力信号ＯＵＴ２は遅延ユニット３６の出力信号、遅延ユニット３７の出力信号、遅延ユニット３８の出力信号（センス信号＃ＳＳ）に相当する。
【００５７】
このような構成において、遅延ユニット３６のＬ出力遅延インバータ６３は入力信号ＩＮ２が“Ｈ”立ち上がり時に、入力が“Ｌ”立ち下がり時に比べて抵抗Ｒ３，キャパシタＣ３の第３のＲＣ時定数で決定される遅延時間分遅れて“Ｌ”の反転遅延信号を出力するため、入力信号ＩＮ２から出力信号ＯＵＴ２への“Ｈ”立ち上がりの信号伝搬遅延が生じる。一方、入力信号ＩＮ２の“Ｌ”立ち下がり時は、Ｌ出力遅延インバータ６３も速やかに“Ｈ”の反転信号を出力するため、“Ｌ”立ち下がりの信号伝搬遅延が生じない。このように、遅延ユニット３６は入力信号ＩＮ２の“Ｈ”立ち上がり時間を所定時間遅延させて出力信号ＯＵＴ２を出力する。
レス遷移検出信号＃ＡＴＤ２が所定期間“Ｌ”に立ち下がる。
【００５８】
図９に戻って、センス信号＃ＳＳは、アドレス遷移検出信号＃ＡＴＤ３の“Ｌ”立ち下がりをトリガとして速やかに“Ｌ”に立ち下がり、アドレス遷移検出信号＃ＡＴＤ３の“Ｈ”立ち上がりをトリガとし、遅延ユニット３６〜３８による遅延時間後に“Ｈ”に立ち上がる信号として出力される。
【００５９】
一方、ラッチ信号ＳＬ１は、通常はＮＡＮＤゲートＧ３の一方の入力が“Ｌ”のため“Ｌ”の信号となり、センス信号＃ＳＳの“Ｈ”立ち上がり時から所定期間（インバータＧ１８〜Ｇ２０の信号伝搬遅延時間）のみ“Ｈ”パルスを発生する信号となる。
【００６０】
図１１はアドレス反転制御回路１５の内部構成を示す回路図である。同図に示すように、アドレス反転制御回路１５はインバータＧ３３、ＲＳフリップフロップ３９、１ショットパルス発生回路４０、ＮＡＮＤゲートＧ７及び遅延回路４７により構成される。
【００６１】
インバータＧ３３はラッチ信号ＳＬ１を受け、その出力がＲＳフリップフロップ３９のＳ（セット）入力部に入力される。一方、アドレス遷移検出信号＃ＡＴＤ１がＲＳフリップフロップ３９のＲ（リセット）入力部に入力される。
【００６２】
ＲＳフリップフロップ３９はＮＡＮＤゲートＧ４，Ｇ５及びインバータＧ３４より構成され、ＮＡＮＤゲートＧ４，Ｇ５の一方入力がそれぞれＳ入力部、Ｒ入力部となり、ＮＡＮＤゲートＧ４の出力がＮＡＮＤゲートＧ５の他方入力として帰還し、ＮＡＮＤゲートＧ５の出力がＮＡＮＤゲートＧ４の他方入力として帰還する。インバータＧ３４は入力がＮＡＮＤゲートＧ５の出力に接続され、インバータＧ３４からの出力信号がＦＦ出力信号Ｓ３９となる。
【００６３】
このような構成のＲＳフリップフロップ３９において、ラッチ信号ＳＬ１の“Ｈ”立ち上がりをトリガとしてＦＦ出力信号Ｓ３９が“Ｈ”にセットされ、アドレス遷移検出信号＃ＡＴＤ１の“Ｌ”立ち下がりをトリガとして“Ｌ”にリセットされる。
【００６４】
１ショットパルス発生回路４０は直列に接続されたインバータＧ３５〜Ｇ３７及びＮＡＮＤゲートＧ６より構成され、インバータＧ３５の入力がＦＦ出力信号Ｓ３９を受ける。ＮＡＮＤゲートＧ６は一方入力にＦＦ出力信号Ｓ３９を受け、他方入力がインバータＧ３７の出力に接続される。そして、ＮＡＮＤゲートＧ６の出力信号が遅延回路４７を介し反転指示信号＃ＳＲとして出力される。なお、アドレス反転制御回路１５では遅延回路４７を介して反転指示信号＃ＳＲを出力する例を示したが、１ショットパルス発生回路４０の出力をそのまま反転指示信号＃ＳＲとして出力させても良い。
【００６５】
ＮＡＮＤゲートＧ７は一方入力にＮＡＮＤゲートＧ６の出力を受け、他方入力にアドレス遷移検出信号＃ＡＴＤ１を受け、その出力をラッチ信号ＳＬ２として出力する。
【００６６】
このような構成において、１ショットパルス発生回路４０から遅延回路４７を介して出力される反転指示信号＃ＳＲは、通常はＮＡＮＤゲートＧ６の一方の入力が“Ｌ”のため“Ｈ”の信号となり、ＦＦ出力信号Ｓ３９の“Ｈ”立ち上がり時から遅延回路４７により遅延時間経過後の所定期間（インバータＧ３５〜Ｇ３７の信号伝搬遅延時間）のみ“Ｌ”パルスを発生する信号となる。
【００６７】
したがって、アドレス反転制御回路１５は、アドレス遷移検出信号＃ＡＴＤ１の“Ｌ”立ち下がりによってＲＳフリップフロップ３９がリセットされた後にラッチ信号ＳＬ１の最初の“Ｈ”立ち上がりよってＲＳフリップフロップ３９がセットされると、１ショットパルス発生回路４０から遅延回路４７を介して得られる反転指示信号＃ＳＲとして、ビット反転処理を指示する“Ｌ”のパルスを発生する。
【００６８】
さらに、アドレス反転制御回路１５は、１ショットパルス発生回路４０の出力信号Ｓ４０（反転指示信号＃ＳＲの遅延前の信号）及びアドレス遷移検出信号＃ＡＴＤ１のうち一方が“Ｌ”パルスを発生したとき、ラッチ信号ＳＬ２として“Ｌ”パルスを発生する。
【００６９】
図１２はアドレス反転制御回路１５及びその周辺回路の動作を示すタイミング図である。同図に示すように、時刻ｔ１において、内部アドレスＩＡＤ＜７：２＞のアドレス遷移をＡＴＤ回路部１４が検出すると、アドレス遷移検出信号＃ＡＴＤ１が“Ｌ”に立ち下がる。
【００７０】
このアドレス遷移検出信号＃ＡＴＤ１の“Ｌ”立ち下がりをトリガとして内部アドレスＩＡＤ＜２＞が反転処理アドレスＲＡＤ＜２＞としてアドレスバッファ１３より出力される。同時に、アドレス反転制御回路１５のＲＳフリップフロップ３９がリセットされ、ＦＦ出力信号Ｓ３９が“Ｌ”となる。
【００７１】
そして、時刻ｔ１から所定時間経過後の時刻ｔ２にラッチ信号ＳＬ１の“Ｈ”立ち上がりをトリガとしてＲＳフリップフロップ３９がセットされＦＦ出力信号Ｓ３９が“Ｈ”となり、その結果、反転指示信号＃ＳＲが“Ｌ”に立ち下がる。なお、図１２では説明の都合上、１ショットパルス発生回路４０の出力信号Ｓ４０が遅延回路４７を介することなくそのまま反転指示信号＃ＳＲとして出力される場合を示している。
【００７２】
この反転指示信号＃ＳＲの“Ｌ”立ち下がりをトリガとして内部アドレスＩＡＤ＜２＞の反転信号が反転処理アドレスＲＡＤ＜２＞としてアドレスバッファ１３より出力される。
【００７３】
その後、時刻ｔ２から所定時間経過後の時刻ｔ３にラッチ信号ＳＬ１が再び“Ｈ”に立ち上がる。しかし、ＦＦ出力信号Ｓ３９が時刻ｔ２から“Ｈ”であるため、ＦＦ出力信号Ｓ３９が“Ｈ”を維持するに留まるため、反転指示信号＃ＳＲが“Ｌ”に立ち下がることはない。
【００７４】
その後、時刻ｔ４において、内部アドレスＩＡＤ＜７：２＞のアドレス遷移をＡＴＤ回路部１４が検出すると、アドレス遷移検出信号＃ＡＴＤ１が“Ｌ”に立ち下がる。このアドレス遷移検出信号＃ＡＴＤ１の“Ｌ”立ち下がりをトリガとして内部アドレスＩＡＤ＜２＞が反転処理アドレスＲＡＤ＜２＞としてアドレスバッファ１３より出力される。同時に、アドレス反転制御回路１５のＲＳフリップフロップ３９がリセットされ、ＦＦ出力信号Ｓ３９が“Ｌ”となる。
【００７５】
図１３は図１のセレクタ回路６の内部構成を示す回路図である。同図において、１６ビットのページ選択データＰＳＤのうち、所定ビットＰＳＤ＜ｋ＞（ｋ＝０〜１５のいずれか）に対応し、内部アドレスＩＡＤ＜１：０＞により識別可能なアドレス毎に分類される部分ページデータＤＩ＜０＞〜ＤＩ＜３＞の選択回路を示している。実際には、図１３のような構成がページ選択データＰＳＤの１６ビット分存在する。ただし、ページ選択データＰＳＤの各ビットにおいて選択信号ＳＥＬ＜３：０＞を生成する回路部分（Ｇ１０１〜Ｇ１０４，Ｇ４０〜Ｇ４３）は共有することができる。
【００７６】
ＮＡＮＤゲートＧ１０１は一方入力に内部アドレスＩＡＤ＜１＞を受け、他方入力に内部アドレスＩＡＤ＜０＞を受け、インバータＧ４０はＮＡＮＤゲートＧ１０１の出力を受ける。
【００７７】
ＮＡＮＤゲートＧ１０２は一方入力に内部アドレスＩＡＤ＜１＞を受け、他方入力に反転内部アドレス＃ＩＡＤ＜０＞を受け、インバータＧ４１はＮＡＮＤゲートＧ１０２の出力を受ける。なお、反転内部アドレス＃ＩＡＤ＜０＞は内部アドレスＩＡＤ＜０＞を受けるインバータＧ３９の出力として得ることができる。
【００７８】
ＮＡＮＤゲートＧ１０３は一方入力に反転内部アドレス＃ＩＡＤ＜１＞を受け、他方入力に内部アドレスＩＡＤ＜０＞を受け、インバータＧ４２はＮＡＮＤゲートＧ１０３の出力を受ける。なお、反転内部アドレス＃ＩＡＤ＜１＞は内部アドレスＩＡＤ＜１＞を受けるインバータＧ３８の出力として得ることができる。
【００７９】
ＮＡＮＤゲートＧ１０４は一方入力に反転内部アドレス＃ＩＡＤ＜１＞を受け、他方入力に反転内部アドレス＃ＩＡＤ＜０＞を受け、インバータＧ４３はＮＡＮＤゲートＧ１０４の出力を受ける。
【００８０】
ＮＡＮＤゲートＧ１０５は一方入力に部分ページデータＤＩ＜３＞を受け、他方入力にインバータＧ４０の出力信号である選択信号ＳＥＬ＜３＞を受ける。
【００８１】
ＮＡＮＤゲートＧ１０６は一方入力に部分ページデータＤＩ＜２＞を受け、他方入力にインバータＧ４１の出力信号である選択信号ＳＥＬ＜２＞を受ける。
【００８２】
ＮＡＮＤゲートＧ１０７は一方入力に部分ページデータＤＩ＜１＞を受け、他方入力にインバータＧ４２の出力信号である選択信号ＳＥＬ＜１＞を受ける。
【００８３】
ＮＡＮＤゲートＧ１０８は一方入力に部分ページデータＤＩ＜０＞を受け、他方入力にインバータＧ４３の出力信号である選択信号ＳＥＬ＜０＞を受ける。
【００８４】
ＮＡＮＤゲートＧ１０９は一方入力及び他方入力にＮＡＮＤゲートＧ１０５及びＧ１０６の出力が接続され、ＮＡＮＤゲートＧ１１０は一方入力及び他方入力にＮＡＮＤゲートＧ１０７及びＮＡＮＤゲートＧ１０８の出力が接続される。ＮＡＮＤゲートＧ１０９及びＧ１１０の出力がインバータＧ４４及びＧ４５の入力に接続される。
【００８５】
ＮＡＮＤゲートＧ１１１は一方入力及び他方入力がインバータＧ４４及びＧ４５の出力に接続され、ＮＡＮＤゲートＧ１１１の出力がページ選択データＰＳＤ＜ｋ＞となる。
【００８６】
このような構成において、内部アドレスＩＡＤ＜１：０＞によって選択信号ＳＥＬ＜３：０＞のうち一の選択信号のみ“Ｈ”となる。ここで、“Ｈ”になった選択信号を選択信号ＳＥＬ＜ｊ＞（ｊ＝０〜３のいずれか）とすると、ページ選択データＰＳＤ＜ｋ＞として部分ページデータＤＩ＜ｊ＞が出力される。
【００８７】
図１４はこの発明の実施の形態１による半導体記憶装置のページモード読み出し動作を示すタイミング図である。以下、同図を参照して実施の形態１のページモード読み出し動作を説明する。
【００８８】
まず、時刻ｔ０１で内部チップイネーブル信号＃ＩＣＥ及び内部アドレスバリッド信号＃ＩＡＤＶが“Ｌ”に立ち下がり、アドレスバッファ１３が活性状態となり、半導体記憶装置が動作状態となる。
【００８９】
そして、時刻ｔ０２で、内部アドレスＩＡＤ＜７：２＞のアドレス遷移がＡＴＤ回路部１４によって検出され、アドレス遷移検出信号＃ＡＴＤ１及び＃ＡＴＤ３が“Ｌ”に立ち下がり、同時にセンス信号＃ＳＳの“Ｌ”立ち下がり、ラッチ信号ＳＬ２の“Ｈ”立ち上がりが生じる。
【００９０】
このときの内部アドレスＩＡＤ＜２＞を“０”とすると、アドレス遷移検出信号＃ＡＴＤ１の“Ｌ”立ち下がりをトリガとして、内部アドレスＩＡＤ＜２＞が反転処理アドレスＲＡＤ＜２＞としてアドレスラッチ回路１０から出力される。
【００９１】
また、上記動作と並行して、Ｘデコーダ８は内部アドレスＩＡＤ＜７：５＞に基づきＸ選択信号ＳＸを出力し、Ｙデコーダ９は内部アドレスＩＡＤ＜４：３＞及び反転処理アドレスＲＡＤ＜２＞に基づきＹ選択信号ＳＹを出力する。そして、メモリセルアレイ１からＸ選択信号ＳＸによって選択されたメモリセルの記憶データが５１２ビットのメインビット線ＭＢａに読み出され、Ｙ選択信号ＳＹに基づきＹゲート２により選択された６４ビットのデータ（第１のメモリセル情報群）がセンスアンプ３に付与される。
【００９２】
センスアンプ３はセンス信号＃ＳＳの“Ｌ”立ち下がりにより活性状態となり、センスアンプ動作を行い、時刻ｔ０２から時間ＴＳ経過後の時刻ｔ０３に付与された６４ビットのデータのセンス結果（Ｄ０ｘｘ）が現れる。その後、センス信号＃ＳＳが“Ｈ”に立ち上がる。
【００９３】
その後、時刻ｔ０４にラッチ信号ＳＬ１が“Ｈ”に立ち上がると、これをトリガとしてラッチ信号ＳＬ２の“Ｈ”立ち上がりが生じる。センスアンプ３のセンス結果がセンスデータＳＤとしてセンスデータ用ラッチ４にラッチされ、センスデータＳＤがページデータＰＤ（Ｄ０ｘｘ）としてページデータ用ラッチ５にラッチされる。
【００９４】
その結果、ページデータ用ラッチ５にラッチされたページデータＰＤは、セレクタ回路６によって、内部アドレスＩＡＤ＜１：０＞によって最初に指定されるアドレスに対応するページ選択データＰＳＤ（Ｄ０００）が出力バッファ７を介して外部データＤＯとして出力される。
【００９５】
このように、センスアンプ３によるセンスアンプ動作が必要なため、最初の外部データＤＯ（Ｄ０００）が得られるのは、時刻ｔ０１〜時刻ｔ０４間の時間を要する。
【００９６】
その後、ページデータ用ラッチ５にラッチされたページデータＰＤは、セレクタ回路６により、内部アドレスＩＡＤ＜１：０＞によって指定される順に上述した“Ｄ０００”以降も、“Ｄ００１”“Ｄ０１０”“Ｄ０１１”の順に選択された後、出力バッファ７により外部データＤＯとして連続的に出力するページモード読み出し出力が行われる。すなわち、時刻ｔ０４以降、４ワード分のデータが連続して読み出されることになる。
【００９７】
一方、時刻ｔ０４のラッチ信号ＳＬ１の“Ｈ”立ち上がりから、遅延回路４７による遅延時間経過後の時刻ｔ０５に反転指示信号＃ＳＲの“Ｌ”立ち下がる。この時刻ｔ０５において、アドレスラッチ回路１０から、内部アドレスＩＡＤ＜２＞の反転信号が反転処理アドレスＲＡＤ＜２＞として出力させることにより、上位アドレスの所定ビットである反転処理アドレスＲＡＤ＜２＞を“０”から“１”擬似的（一時的）に反転するビット反転処理が実行される。なお、ここでいう擬似的に反転するとは、時刻ｔ０５〜時刻ｔ０８までの一時的な期間において、内部アドレスＩＡＤ＜２＞の“１”を反転させて反転処理アドレスＲＡＤ＜２＞を得ていることを意味する。
【００９８】
その結果、反転処理アドレスＲＡＤ＜２＞のアドレス遷移によって変更されたＹ選択信号ＳＹに基づき、Ｙゲート２により選択された新たな６４ビットのメモリセル情報（第２のメモリセル情報群）のセンスアンプ３への付与が速やかに行われる。
【００９９】
そして、反転処理アドレスＲＡＤ＜２＞のアドレス遷移をトリガとしてアドレス遷移検出信号＃ＡＴＤ３が“Ｌ”に立ち下がり、センス信号＃ＳＳが“Ｌ”に立ち下がり、センスアンプ３が再び活性状態となる。
【０１００】
そして、時刻ｔ０５から時間ＴＳ経過後の時刻ｔ０６に、反転処理アドレスＲＡＤ＜２＞が“１”の場合の（第２のメモリセル情報群に基づく）新たなセンス結果（Ｄ１ｘｘ）が現れる。その後、センス信号＃ＳＳが“Ｈ”に立ち上がる。
【０１０１】
時刻ｔ０６から所定時間経過後の時刻ｔ０７において、ラッチ信号ＳＬ１が“Ｈ”に立ち上がり、センスデータ用ラッチ４にラッチされるセンスデータＳＤがＤ０ｘｘ（第１のメモリセル情報群のデータ）からＤ１ｘｘ（第２のメモリセル情報群のデータ）に変更される。
【０１０２】
このように、ラッチ信号ＳＬ１はアドレス遷移検出信号＃ＡＴＤ３の“Ｌ”立ち下がりに応答して、所定時間経過後“Ｈ”となりため、反転処理アドレスＲＡＤ＜２＞のアドレス遷移後のセンスアンプ３より得られるセンス結果を速やかにラッチすることができる。
【０１０３】
このとき、ラッチ信号ＳＬ２は反転処理アドレスＲＡＤ＜２＞のアドレス遷移に関係なく“Ｌ”を維持するため、ページデータ用ラッチ５のページデータＰＤが更新されることなく上述したページモード読み出し出力が支障無く行われる。
【０１０４】
このように、ラッチ信号ＳＬ１及びＳＬ２のラッチタイミングに連動してビット反転処理を実行する反転指示信号＃ＳＲを生成することにより、時刻ｔ０４以降において、ページデータ用ラッチ５、セレクタ回路６及び出力バッファ７による前半の４ワード分のデータ（第１のメモリセル情報群に基づくデータ）のページモード読み出し動作に並行して、メモリセルアレイ１、Ｙゲート２、センスアンプ３、及びセンスデータ用ラッチ４による後半の４ワード分のデータ（第２のメモリセル情報群に基づくデータ）のセンス動作を行うことができる。
【０１０５】
そして、Ｄ０００〜Ｄ００３の４ワード分の外部データＤＯの出力が終える時刻ｔ０８に内部アドレスＩＡＤ＜２＞がアドレス変化（“０”→“１”）する。この時刻ｔ０８時点において、既にセンスデータ用ラッチ４には次の読み出しデータ（Ｄ１ｘｘ）がラッチされている。
【０１０６】
内部アドレスＩＡＤ＜２＞のアドレス遷移検出によるアドレス遷移検出信号＃ＡＴＤ１の“Ｌ”立ち下がりに伴い、反転処理アドレスＲＡＤ＜２＞として内部アドレスＩＡＤ＜２＞が出力されるが、時刻ｔ０５の際に既に反転処理アドレスＲＡＤ＜２＞は“１”となっているため、結果的に反転処理アドレスＲＡＤ＜２＞は“１”を維持することになる。
【０１０７】
このとき、ラッチ信号ＳＬ２の“Ｈ”立ち上がりが生じるため、センスデータＳＤがページデータ用ラッチ５にラッチされ、ページデータＰＤが更新されるが、前述したように、時刻ｔ０８には外部データＤＯから“Ｄ０００”“Ｄ００１”“Ｄ０１０”“Ｄ０１１”のデータが既に読み出されているため、ページモード読み出し動作に支障は来さない。
【０１０８】
そして、時刻ｔ０８でページデータ用ラッチ５にラッチされたページデータＰＤは、セレクタ回路６によって、内部アドレスＩＡＤ＜１：０＞によって指定される順に“Ｄ１００”“Ｄ１０１”“Ｄ１１０”“Ｄ１１１”の順に選択された後、出力バッファ７より外部データＤＯとして連続的に出力するページモード読み出し出力が行われる。すなわち、時刻ｔ０４から８ワードの外部データＤＯ（第１及び第２のメモリセル情報群に基づくデータ）が“Ｄ０００”“Ｄ００１”“Ｄ０１０”“Ｄ０１１，“Ｄ１００”“Ｄ１０１”“Ｄ１１０”“Ｄ１１１”の順で連続的に読み出されることになる。
【０１０９】
なお、時刻ｔ０８後の時刻ｔ０９にラッチ信号ＳＬ１及びラッチ信号ＳＬ２の“Ｈ”立ち上がりにより、センスアンプ３によるセンス結果でセンスデータ用ラッチ４及びページデータ用ラッチ５の内容が更新されるが、センス結果は時刻ｔ０７時点の内容と同様の（Ｄ１ｘｘ）であるため、実質的にはページデータ用ラッチ５のラッチ内容に変化はないため、動作に支障を来すことはない。
【０１１０】
このように、アドレスラッチ回路１０、ＡＴＤ回路部１４、アドレス反転制御回路１５、及びセンス制御回路１６等から構成されるページモード制御回路によって以下の動作が行われる。
【０１１１】
前半４ワードのアドレス（第１のアドレス）を規定する内部アドレスＩＡＤ＜７：３＞及び反転処理アドレスＲＡＤ＜２＞に基づきメモリセルアレイ１から読み出された第１のメモリセル情報群が、センスアンプ３及びセンスデータ用ラッチ４を介して、ページデータＰＤとしてページデータ用ラッチ５にラッチされた後、反転処理アドレスＲＡＤ＜２＞を擬似的に反転させるビット反転処理を行い前半４ワードのアドレスに続く後半４ワードのアドレス（第２のアドレス）をアドレスラッチ回路１０から発生させる。
【０１１２】
そして、第１のメモリセル情報群に基づくページモード読み出し期間中に、後半４ワードのアドレスを規定する上位アドレス信号に基づきメモリセルアレイ１から読み出された第２のメモリセル情報群を、センスアンプ３を介して６４ビット構成のセンスデータＳＤとしてセンスデータ用ラッチ４に格納させる。
【０１１３】
その後、上記第１のメモリセル情報群に関するページモード読み出し期間終了後、センスデータ用ラッチ４に格納された上記第２のメモリセル情報群に基づく６４ビット構成のセンスデータＳＤを、ページデータＰＤとしてページデータ用ラッチ５にラッチさせることにより、第１のメモリセル情報群に基づくページモード読み出し期間後に第２のメモリ
【０１１４】
その結果、従来レベルのハードウェア構成としては、ページ長が４ワード構成のページモード読み出し機能に抑えながら、実質的にはページ長が８ワード構成のページモード読み出し動作を実現することができる。
【０１１５】
したがって、実施の形態１の半導体記憶装置は、同時に活性化するセンスアンプ３のビット数及びラッチ４，５の記憶容量を４ワードページ分に抑えながら、８ワードページ分のページモード読み出し機能を有することになるため、ページモード読み出し時のピーク電流及びページモード読み出し機能を実現する回路のレイアウト面積の増大を最小限に抑えることができる。
【０１１６】
本実施の形態では、前半の４ワード分の外部へのページモード読み出し期間中に、後半の４ワード分のデータを読み出している。後半の４ワード分のセンスデータＳＤが確定すれば直ちに後半の４ワード分の外部へのページモード読み出し期間に移行することも考えられる。
【０１１７】
しかしながら、前半の４ワード分の外部へのページモード読み出し動作が確実に行われることを保証するため、前半の４ワード分の外部へのページモード読み出し動作が完了した時刻ｔ０８にラッチ信号ＳＬ２を“Ｈ”にして、後半の４ワード分の外部へのページモード読み出し期間に移行する方が適切である。
【０１１８】
なお、本実施の形態では、内部アドレスＩＡＤ＜１：０＞の出力順が“００”，“０１”，“１０”，“１１”の場合を示したが、この順は任意である。
【０１１９】
＜実施の形態２＞
図１５はこの発明の実施の形態２である半導体記憶装置のメモリセルアレイ周辺部の構成を示すブロック図である。同図において、内部アドレスＩＡＤ＜７：５＞によってＸ選択信号ＳＸが選択され、内部アドレスＩＡＤ＜４：３＞及び反転処理アドレスＲＡＤ＜２＞によりＹ選択信号ＳＹが選択され、Ｘ選択信号ＳＸ及びＹ選択信号ＳＹによって３２ビット（所定数）の多値データが読み出され、ページアドレスとして２ビットの内部アドレスＩＡＤ＜１：０＞が用いられる４ワードページの場合が示されている。
【０１２０】
メモリセルアレイ２１はマトリクス状に配置され、各々が４値の多値情報が記憶可能な複数のメモリセルを有し、Ｘ選択信号ＳＸに基づき、複数のメモリセルのうちより選択されたメモリセルからの記憶データを、総計２５６本のメインビット線ＭＢｂそれぞれに読み出す。
【０１２１】
Ｙゲート２２はＹ選択信号ＳＹに基づき、２５６本のメインビット線ＭＢｂのうち３２本（所定数）を選択してセンスアンプ２３に電気的に接続する。
【０１２２】
センスアンプ２３は、センス信号＃ＳＳ２が“Ｌ”のとき活性状態となり、活性状態時にＹゲート２２より選択された、３２本のメインビット線ＭＢｂに現れる記憶データを検知・増幅するセンスアンプ動作を実行する。センスアンプ動作はセンスアンプ期間中に連続して行う第１及び第２のセンスアンプ動作からなり、センス信号＃ＳＳ１が“Ｌ”のときに行われる第１のセンスアンプ動作により上記記憶データの上位ビット情報が得られ、センス信号＃ＳＳ１が“Ｈ”の時に行われる第２のセンスアンプ動作により上記記憶データの下位ビット情報が得られる。センスアンプ２３より得られた３２単位のセンス結果（上位ビット情報あるいは下位ビット情報）はセンスデータ用ラッチ２４に付与される。
【０１２３】
センスデータ用ラッチ２４は第１センス用ラッチ部２４ａ及び第２センス用ラッチ部２４ｂにより構成される。第１センス用ラッチ部２４ａは、ラッチ信号ＳＬ１１が“Ｈ”のとき活性状態となり、活性状態時にセンスアンプ２３により増幅された３２個の上位ビット情報をセンスデータＳＤ１としてラッチする。第２センス用ラッチ部２４ｂは、ラッチ信号ＳＬ１２が“Ｈ”のとき活性状態となり、活性状態時にセンスアンプ２３により増幅された３２個の下位ビット情報をセンスデータＳＤ２としてラッチする。したがって、センスデータ用ラッチ２４は３２×２＝６４ビット（所定ビット数）のセンスデータＳＤ１＋ＳＤ２をラッチすることになる。
【０１２４】
以降、第１センス用ラッチ部２４ａ及び第２センス用ラッチ部２４ｂは、それぞれラッチ信号ＳＬ１１及びＳＬ１２が再び“Ｈ”になるまでラッチしたセンスデータＳＤ１，ＳＤ２を保持する。したがって、センスアンプ２３が非活性状態になっても、センスデータ用ラッチ２４にラッチされたセンスデータＳＤ１，ＳＤ２は保持される。
【０１２５】
ページデータ用ラッチ２５は、第１センス用ラッチ部２５ａ及び第２センス用ラッチ部２５ｂにより構成され、ラッチ信号ＳＬ２０が“Ｈ”のとき活性状態となり、活性状態時に、センスデータ用ラッチ２４に格納されたセンスデータＳＤ１及びＳＤ２を第１及び第２のセンス用ラッチ部２５ａ及び２５ｂにラッチする。そして、第１センス用ラッチ部２５ａにラッチされたデータが第１ページデータＰＤ１として出力され、第２センス用ラッチ部２５ｂにラッチされたデータが第２ページデータＰＤ２として出力される。第１ページデータＰＤ１及び第２ページデータＰＤ２はそれぞれ４個の部分ページデータに分類可能である。
【０１２６】
セレクタ回路２６は第１センス用セレクト部２６ａ及び第２センス用セレクト部２６ｂから構成され、第１センス用セレクト部２６ａ及び第２センス用セレクト部２６ｂは、共通に入力される内部アドレスＩＡＤ＜１：０＞で選択されるアドレスに基づき、ページデータＰＤ１，ＰＤ２から８ビットのページ選択データＰＳＤ１，ＰＳＤ２をそれぞれ出力する。すなわち、センスアンプ２３，センスデータ用ラッチ２４、ページデータ用ラッチ２５及びセレクタ回路２６による従来レベルのハードウェア構成としては、ページ長が４ワード構成の多値データのページモード読み出し機能を有している。
【０１２７】
出力バッファ２７は第１センス用バッファ部２７ａ及び第２センス用バッファ部２７ｂより構成され、第１及び第２のセンス用バッファ部２７ａ及び２７ｂは、ページ選択データＰＳＤ１及びＰＳＤ２をバッファリングし、第１及び第２の外部データＤＯ１及びＤＯ２として出力し、第１外部データＤＯ１及び第２外部データＤＯ２からなる外部データＤＯ１２が外部データとして最終的に出力される。
【０１２８】
Ｘデコーダ２８は実施の形態１のＸデコーダ８同様、内部アドレスＩＡＤ＜７：５＞に基づきＸ選択信号ＳＸを出力し、Ｙデコーダ２９は実施の形態１のＹデコーダ９同様、内部アドレスＩＡＤ＜４：３＞及び反転処理アドレスＲＡＤ＜２＞に基づきＹ選択信号ＳＹを出力する。したがって、Ｙゲート２２、Ｘデコーダ２８及びＹデコーダ２９によってメモリセルアレイ２１から３２単位の多値メモリセル情報を読み出す読み出し制御部が構成される。
【０１２９】
なお、内部アドレス供給部の構成は、図２で示した実施の形態１と同様であるため、説明を省略する。
【０１３０】
図１６は図１５で示したメモリセルアレイ２１の周辺部に対し各種制御信号を出力するページモード制御回路の主要部の構成を示す回路図である。同図において、ＡＴＤ回路部１７は図４で示した実施の形態１のＡＴＤ回路部１４と同様、内部チップイネーブル信号＃ＩＣＥ、内部アドレスＩＡＤ＜７：２＞及び反転処理アドレスＲＡＤ＜２＞を受け、アドレス遷移検出信号＃ＡＴＤ１及び＃ＡＴＤ３を出力する。
【０１３１】
センス制御回路１９はアドレス遷移検出信号＃ＡＴＤ３に基づきセンス信号＃ＳＳ１及び＃ＳＳ２並びにラッチ信号ＳＬ１１及びＳＬ１２を出力する。
セル情報群に基づくページモード読み出し期間を連続的に設定する。
【０１３２】
図１７はセンス制御回路１９の内部構成を示す回路図である。同図に示すように、３段直列に接続される遅延ユニット４１〜４３のうち初段の遅延ユニット４１はアドレス遷移検出信号＃ＡＴＤ３を受け、最終段の遅延ユニット４３の出力がセンス信号＃ＳＳ１となる。３段直列に接続されるインバータＧ４６〜Ｇ４８のうち初段のインバータＧ４６がセンス信号＃ＳＳ１を受ける。ＮＡＮＤゲートＧ１１２は一方入力にセンス信号＃ＳＳ１を他方入力にインバータＧ４８の出力を受ける。ＮＡＮＤゲートＧ１１２の出力はインバータＧ４９を介してラッチ信号ＳＬ１１として出力される。
【０１３３】
さらに、３段直列に接続される遅延ユニット４４〜４６のうち初段の遅延ユニット４４はセンス信号＃ＳＳ１を受け、最終段の遅延ユニット４６の出力がセンス信号＃ＳＳ２となる。３段直列に接続されるインバータＧ５０〜Ｇ５２のうち初段のインバータＧ５０がセンス信号＃ＳＳ２を受ける。ＮＡＮＤゲートＧ１１３は一方入力にセンス信号＃ＳＳ２を他方入力にインバータＧ５２の出力を受ける。ＮＡＮＤゲートＧ１１３の出力はインバータＧ５３を介してラッチ信号ＳＬ１２として出力される。なお、遅延ユニット４１〜４６の内部構成は、図１０で示した実施の形態１の遅延ユニット３６〜３８の内部構成と同様である。
【０１３４】
このような構成において、センス信号＃ＳＳ１及び＃ＳＳ２は、アドレス遷移検出信号＃ＡＴＤ３の“Ｌ”立ち下がりをトリガとして共に速やかに“Ｌ”に立ち下がり、アドレス遷移検出信号＃ＡＴＤ３の“Ｈ”立ち上がりをトリガとし、遅延ユニット４１〜４３及び遅延ユニット４１〜４６による遅延時間後にそれぞれ“Ｈ”に立ち上がる信号として出力される。
【０１３５】
一方、ラッチ信号ＳＬ１１及びＳＬ１２は、通常はＮＡＮＤゲートＧ１１２及びＧ１１３の一方の入力が“Ｌ”のため“Ｌ”の信号となり、センス信号＃ＳＳ１及び＃ＳＳ２の“Ｈ”立ち上がり時から所定期間（インバータＧ４６〜Ｇ４８及びインバータＧ５０〜５２の信号伝搬遅延時間）のみそれぞれ“Ｈ”パルスを発生する信号となる。
【０１３６】
図１６に戻って、アドレス反転制御回路１８は、アドレス遷移検出信号＃ＡＴＤ１及びラッチ信号ＳＬ１２に基づき、反転指示信号＃ＳＲ及びラッチ信号ＳＬ２０を出力する。内部構成は、入力信号となるラッチ信号ＳＬ１がラッチ信号ＳＬ１２に置き換わり、出力信号となるラッチ信号ＳＬ２がラッチ信号ＳＬ２０に置き換わった点を除き、図１１で示して実施の形態１のアドレス反転制御回路１５と同様である。
【０１３７】
上述したアドレスラッチ回路１０（実施の形態１と同じ）、ＡＴＤ回路部１７、アドレス反転制御回路１８及びセンス制御回路１９等により、実施の形態１と同様なページモード制御が可能なページモード制御回路を構成する。
【０１３８】
図１８はこの発明の実施の形態２による半導体記憶装置のページモード読み出し動作を示すタイミング図である。以下、同図を参照して実施の形態２のページモード読み出し動作を説明する。
【０１３９】
まず、時刻ｔ１１で内部チップイネーブル信号＃ＩＣＥ及び内部アドレスバリッド信号＃ＩＡＤＶが“Ｌ”に立ち下がり、アドレスバッファ１３が活性状態となり、半導体記憶装置が動作状態となる。
【０１４０】
そして、時刻ｔ１２で、内部アドレスＩＡＤ＜７：２＞のアドレス遷移がＡＴＤ回路部１７によって検出され、アドレス遷移検出信号＃ＡＴＤ１及び＃ＡＴＤ３が“Ｌ”に立ち下がり、同時にセンス信号＃ＳＳ２（＃ＳＳ１）の“Ｌ”立ち下がり、ラッチ信号ＳＬ２０の“Ｈ”立ち上がりが生じる。
【０１４１】
このときの内部アドレスＩＡＤ＜２＞を“０”とすると、アドレス遷移検出信号＃ＡＴＤ１の“Ｌ”立ち下がりをトリガとして、内部アドレスＩＡＤ＜２＞が反転処理アドレスＲＡＤ＜２＞としてアドレスラッチ回路１０から出力される。
【０１４２】
また、上記動作と並行して、Ｘデコーダ２８は内部アドレスＩＡＤ＜７：５＞に基づきＸ選択信号ＳＸを出力し、Ｙデコーダ２９は内部アドレスＩＡＤ＜４：３＞及び反転処理アドレスＲＡＤ＜２＞に基づきＹ選択信号ＳＹを出力する。そして、メモリセルアレイ２１からＸ選択信号ＳＸによって選択されたメモリセルの記憶データが２５６ビットのメインビット線ＭＢｂに読み出され、Ｙ選択信号ＳＹに基づきＹゲート２２により選択された３２単位の多値データがセンスアンプ２３に付与される。
【０１４３】
センスアンプ２３はセンス信号＃ＳＳ２の“Ｌ”立ち下がりにより活性状態となり、第１のセンスアンプ動作を行い、時刻ｔ１２から時間ＴＳ１経過後の時刻ｔ１３に、Ｙゲート２２より付与された３２単位のデータの上位ビット情報のセンス結果（Ｄ０ｘｘＦ）が現れ、このとき、ラッチ信号ＳＬ１１の“Ｈ”立ち上がりによりセンス結果が第１センスデータＳＤ１としてラッチされる。
【０１４４】
時刻ｔ１３とほぼ同時にセンス信号＃ＳＳ１が“Ｈ”に立ち上がり、センスアンプ２３は第２のセンスアンプ動作を開始し、時刻ｔ１３から時間ＴＳ２経過後の時刻ｔ１４に、Ｙゲート２２より付与された３２単位のデータの下位ビット情報のセンス結果（Ｄ０ｘｘＳ）が現れ、このとき、第１ラッチ信号ＳＬ１２の“Ｈ”立ち上がりによりセンス結果が第２センスデータＳＤ２としてラッチされる。
【０１４５】
時刻ｔ１４にラッチ信号ＳＬ１２が“Ｈ”に立ち上がると、これをトリガとして反転指示信号＃ＳＲの“Ｌ”立ち下がり及びラッチ信号ＳＬ２０の“Ｈ”立ち上がりが生じる。その結果、ページデータ用ラッチ２５における第１及び第２センス用ラッチ部２５ａ及び２５ｂの第１及び第２のページデータＰＤ１及びＰＤ２として、第１及び第２のセンスデータＳＤ１及びＳＤ２がラッチされる。
【０１４６】
そして、ページデータ用ラッチ２５にラッチされたページデータＰＤ１及びＰＤ２は、セレクタ回路２６によって、内部アドレスＩＡＤ＜１：０＞によって最初に指定されるアドレスに対応するページ選択データＰＳＤ（Ｄ０００（Ｄ０００Ｆ，Ｄ０００Ｓ））が出力バッファ２７を介して外部データＤＯ１２として出力される。
【０１４７】
このように、センスアンプ２３によるセンスアンプ動作が必要なため、最初の外部データＤＯ１２（Ｄ０００）が得られるのは、時刻ｔ１１〜時刻ｔ１４間の時間を要する。
【０１４８】
その後、ページデータ用ラッチ２５にラッチされたページデータＰＤは、セレクタ回路２６により、内部アドレスＩＡＤ＜１：０＞によって指定される順に上述した“Ｄ０００”以降も、“Ｄ００１（Ｄ００１Ｆ，Ｄ００１Ｓ）”“Ｄ０１０（Ｄ０１０Ｆ，Ｄ０１０Ｓ）”“Ｄ０１１（Ｄ０１１Ｆ，Ｄ０１１Ｓ）”の順に選択された後、出力バッファ２７により外部データＤＯ１２として連続的に出力するページモード読み出し出力が行われる。すなわち、時刻ｔ１４以降、４ワード分のデータが連続して読み出されることになる。
【０１４９】
一方、時刻ｔ１４から少し遅れた時刻ｔ１５において反転指示信号＃ＳＲの“Ｌ”立ち下がりにより、内部アドレスＩＡＤ＜２＞の反転信号が反転処理アドレスＲＡＤ＜２＞として出力されることにより、反転処理アドレスＲＡＤ＜２＞が“０”から“１”に反転される。
【０１５０】
その結果、反転処理アドレスＲＡＤ＜２＞のアドレス遷移によって変更されたＹ選択信号ＳＹに基づき、Ｙゲート２２により選択された新たな３２単位の多値データがセンスアンプ２３に付与される。
【０１５１】
そして、反転処理アドレスＲＡＤ＜２＞のアドレス遷移をトリガとしてアドレス遷移検出信号＃ＡＴＤ３が“Ｌ”に立ち下がり、第２のセンス信号＃ＳＳ２が“Ｌ”に立ち下がり、センスアンプ２３が再び活性状態となり、第１のセンスアンプ動作を開始する。
【０１５２】
そして、時刻ｔ１５から時間ＴＳ１経過後の時刻ｔ１６に、反転処理アドレスＲＡＤ＜２＞が“１”の場合の新たなセンス結果（Ｄ１ｘｘＦ）が現れる。このとき、ラッチ信号ＳＬ１１の“Ｈ”立ち上がりによりセンス結果が第１センスデータＳＤ１としてラッチされる。すなわち、第１センス用ラッチ部２４ａにラッチされる第１センスデータＳＤ１がＤ０ｘｘＦからＤ１ｘｘＦに変更される。
【０１５３】
時刻ｔ１６とほぼ同時に、センス信号＃ＳＳ１が“Ｈ”に立ち上がり、センスアンプ２３は第２のセンスアンプ動作を開始する。センス信号＃ＳＳ１の“Ｈ”立ち上がり後、時間ＴＳ２経過後の時刻ｔ１７に、Ｙゲート２２より付与された３２単位のデータの下位ビット情報のセンス結果（Ｄ１ｘｘＳ）が現れ、このとき、ラッチ信号ＳＬ１２の“Ｈ”立ち上がりによりセンス結果が第２センスデータＳＤ２としてラッチされる。すなわち、第２センス用ラッチ部２４ｂにラッチされる第２センスデータＳＤ２がＤ０ｘｘＳからＤ１ｘｘＳに変更される。
【０１５４】
このとき、ラッチ信号ＳＬ２０は“Ｌ”を維持するため、ページデータ用ラッチ２５のページデータＰＤ１及びＰＤ２が更新されることなく上述したページモード読み出し出力が支障無く行われる。
【０１５５】
このように、時刻ｔ１４以降において、ページデータ用ラッチ２５、セレクタ回路２６及び出力バッファ２７による前半の４ワード分のデータの外部データＤＯ１２としての出力動作に並行して、メモリセルアレイ２１、Ｙゲート２２、センスアンプ２３、及びセンスデータ用ラッチ２４による後半の４ワード分のデータのセンス動作が行われる。
【０１５６】
そして、Ｄ０００〜Ｄ００３の４ワード分の外部データＤＯ１２の出力が終える時刻ｔ１８に内部アドレスＩＡＤ＜２＞がアドレス変化（“０”→“１”）する。この時刻ｔ１８時点において、既にセンスデータ用ラッチ２４には次の読み出しデータ（Ｄ１ｘｘ（Ｄ１ｘｘＦ，Ｄ１ｘｘＳ））がラッチされている。
【０１５７】
内部アドレスＩＡＤ＜２＞のアドレス遷移検出によるアドレス遷移検出信号＃ＡＴＤ１の“Ｌ”立ち下がりに伴い、反転処理アドレスＲＡＤ＜２＞として内部アドレスＩＡＤ＜２＞が出力されるが、時刻ｔ１５の際に既に反転処理アドレスＲＡＤ＜２＞は“１”となっているため、結果的に反転処理アドレスＲＡＤ＜２＞は“１”を維持することになる。
【０１５８】
このとき、ラッチ信号ＳＬ２０の“Ｈ”立ち上がりが生じるため、センスデータＳＤ１，ＳＤ２がページデータ用ラッチ２５にラッチされ、ページデータＰＤ１，ＰＤ２が更新されるが、前述したように、時刻ｔ１８には外部データＤＯ１２から“Ｄ０００”“Ｄ００１”“Ｄ０１０”“Ｄ０１１”のデータが既に読み出されているため、ページモード読み出し動作に支障は来さない。
【０１５９】
そして、時刻ｔ１８でページデータ用ラッチ２５にラッチされたページデータＰＤ１，ＰＤ２は、セレクタ回路２６によって、内部アドレスＩＡＤ＜１：０＞によって指定される順に“Ｄ１００（Ｄ１００Ｆ，Ｄ１００Ｓ）”，“Ｄ１０１（Ｄ１０１Ｆ，Ｄ１０１Ｓ）”，“Ｄ１１０（Ｄ１１０Ｆ，Ｄ１１０Ｓ）”，“Ｄ１１１（Ｄ１１１Ｆ，Ｄ１１１Ｓ）”の順に選択された後出力バッファ２７により外部データＤＯ１２として連続的に出力するページモード読み出し出力が行われる。すなわち、時刻ｔ１４から８ワードの外部データＤＯ１２が“Ｄ０００”“Ｄ００１”“Ｄ０１０”“Ｄ０１１，“Ｄ１００”“Ｄ１０１”“Ｄ１１０”“Ｄ１１１”の順で連続的に読み出されることになる。
【０１６０】
なお、時刻ｔ１８後の時刻ｔ１９における第１ラッチ信号ＳＬ１１の“Ｈ”立ち上がりにより第１センス用ラッチ部２４ａの内容が更新され、時刻ｔ２０におけるラッチ信号ＳＬ１２及びラッチ信号ＳＬ２０の“Ｈ”立ち上がりにより、第２センス用ラッチ部２４ｂ及びページデータ用ラッチ２５の内容が更新されるが、センス結果は時刻ｔ１７時点の内容と同様の（Ｄ１ｘｘ（Ｄ１ｘｘＦ，Ｄ１ｘｘＳ））であるため、実質的にはページデータ用ラッチ２５のラッチ内容に変化はないため、動作に支障を来すことはない。
【０１６１】
このように、実施の形態２の半導体記憶装置は、ラッチ信号ＳＬ１２及びラッチ信号ＳＬ２０の“Ｈ”立ち上りによってページデータ用ラッチ２５へのラッチ完了時を基準として、反転指示信号＃ＳＲを“Ｌ”の活性状態とすることにより、前半のページデータのページモード読み出し機能に支障無く、かつ後半のページデータのセンス動作を実行している。
【０１６２】
その結果、実施の形態２の半導体記憶装置は、実施の形態１と同様、同時に活性化するセンスアンプ２３のビット数及びラッチ２４，２５の記憶容量を４ワードページ分に抑えながら、８ワードページ分のページモード読み出し機能を有することになるため、ページモード読み出し時のピーク電流及びページモード読み出し機能を実現する回路のレイアウト面積の増大を最小限に抑えることができる。
【０１６３】
なお、実施の形態２では、実施の形態１同様、内部アドレスＩＡＤ＜１：０＞の出力順が“００”，“０１”，“１０”，“１１”の場合を示したが、この順は任意である。
【０１６４】
加えて、実施の形態２の半導体記憶装置は、３ビット以上の多値情報を記憶するメモリセルから構成されるメモリセルアレイ２１に対し、上記した効率的なページモード読み出し機能を有するという効果を奏している。
【０１６５】
なお、実施の形態２では多値情報として４値記憶の場合を示したが、３値、５値以上の多値記憶に応用することができる。例えば、８値の場合は各構成部の個数ｍを現在の“２”から“３”（（２3）＝８）に拡張することにより実現することができる。
【０１６６】
＜実施の形態３＞
図１９はこの発明の実施の形態３である半導体記憶装置のメモリセルアレイ周辺部の構成を示すブロック図である。同図において、構成要素１〜９は実施の形態１で示した構成と同様であり、同一符号を付している。
【０１６７】
スペアメモリセルアレイ５１は複数のスペアメモリセルを有し、Ｘ選択信号ＳＸに基づき、複数のスペアメモリセルのうちより選択されたスペアメモリセルからの記憶データ（スペア情報）を、総計８本のメインビット線ＭＢｓそれぞれに読み出す。
【０１６８】
Ｙゲート５２はスペアＹ選択信号ＳＳＹに基づき、８本のメインビット線ＭＢｓのうち１本（所定のスペア数）を選択してセンスアンプ３に電気的に接続する。
【０１６９】
センスアンプ５３（置換用センスアンプ）は、センス信号＃ＳＳが“Ｌ”のとき活性状態となり、活性状態時にＹゲート５２より選択された１本のメインビット線ＭＢｓに現れる記憶データを検知・増幅するセンスアンプ動作を実行する。
【０１７０】
センスデータ用ラッチ５４（スペアセンス用ラッチ）は、ラッチ信号ＳＬ１が“Ｈ”のとき活性状態となり、活性状態時にセンスアンプ５３により増幅された１本（所定スペアビット数）のメインビット線ＭＢｓ上の信号をスペアセンスデータＳＳＤ１としてラッチする。以降、ラッチ信号ＳＬ１が再び“Ｈ”になるまでラッチしたスペアセンスデータＳＳＤ１を保持する。したがって、センスアンプ５３が非活性状態になっても、センスデータ用ラッチ５４にラッチされたスペアセンスデータＳＳＤ１は保持される。
【０１７１】
ページデータ用ラッチ５５（スペアデータ用ラッチ）は、ラッチ信号ＳＬ２が“Ｈ”のとき活性状態となり、活性状態時にセンスデータ用ラッチ５４に格納されたスペアセンスデータＳＳＤ１をスペアデータＳＳＤ２としてラッチする。
【０１７２】
図２０はスペアＹ選択信号ＳＳＹを発生するスペア制御回路２０の構成を示すブロック図である。同図に示すように、スペア制御回路２０は内部アドレスＩＡＤ＜４：３＞及び反転処理アドレスＲＡＤ＜２＞に基づきスペアＹ選択信号ＳＳＹを決定し出力する。また、スペアＹ選択信号ＳＳＹより選択されたデータにおける置換情報を示す冗長置換情報ＲＤを出力する。
【０１７３】
したがって、Ｘデコーダ８（実施の形態１と同じ）、スペア制御回路２０及びＹゲート５２によりスペアメモリセルアレイ５１からスペア情報を読み出すスペア読み出し制御部を構成することになる。
【０１７４】
スワップ回路５６（置換実行回路）はページ選択データＰＳＤを受け、冗長置換情報ＲＤ及び冗長情報シフト信号ＲＳＦ（置換情報取り込み制御信号）に規定された指示に従い、置換が必要な場合、ページ選択データＰＳＤのうちの所定ビットデータを置換用１ビットデータであるスペアデータＳＳＤ２に置換して、置換済みページ選択データＳ５６を出力する。
【０１７５】
出力バッファ７は置換済みページ選択データＳ５６をバッファリングして外部データＤＯとして出力する。
【０１７６】
図２１はスワップ回路５６の内部構成を示す回路図である。同図に示すように、インバータＧ５４（実際は１６個あり、代表的に１つを示す）は、ページ選択データＰＳＤを入力し、インバータＧ５５（実際は１６個あり、代表的に１つを示す）はスペアデータＳＳＤ２を受ける。すなわち、１６個のインバータＧ５５は全て同じスペアデータＳＳＤ２を受ける。
【０１７７】
一方、ラッチ６８はＮＭＯＳトランジスタＱ７（実際は６個あり、代表的に１つを示す）を介して冗長置換情報ＲＤを受ける。冗長置換情報ＲＤには２ビットのアドレス置換情報ＲＡ＜１：０＞と４ビットの冗長置換情報ＲＤ＜３：０＞からなる６ビット情報であり、ＮＭＯＳトランジスタＱ７がオン状態時にラッチ６８に取り込まれる。
【０１７８】
ＮＭＯＳトランジスタＱ７はゲートに冗長情報シフト信号ＲＳＦを受ける。したがって、冗長情報シフト信号ＲＳＦが“Ｈ”のとき冗長置換情報ＲＤがラッチ６８に取り込まれる。判定回路６９はラッチ６８の出力と内部アドレスＩＡＤ＜１：０＞とを受け、置換信号ＨＩＴ＜１５：０＞を出力する。
【０１７９】
置換信号ＨＩＴ＜１５：０＞は、１６個のインバータＧ５４及びＧ５５の反転制御入力及び制御入力に付与される。置換信号ＨＩＴ＜１５：０＞は通常、全て“０”であり、置換が必要な際は所定ビットのみ“１”となる。
【０１８０】
したがって、通常はページ選択データＰＳＤがそのまま置換済みページ選択データＳ５６をして出力され、置換時はページ選択データＰＳＤのうち置換信号ＨＩＴ＜１５：０＞の指示する所定ビットがスペアデータＳＳＤ２に置換されて得られるデータが置換済みページ選択データＳ５６として出力される。
【０１８１】
図２２は判定回路６９の内部構成を示す回路図である。同図に示すように、冗長置換情報ＲＤ＜３：０＞はインバータＧ５６〜Ｇ５９によりそれぞれ反転され、反転冗長置換情報＃ＲＤ＜３：０＞が得られている。
【０１８２】
ＮＡＮＤゲートＧ１１４は一方入力及び他方入力に反転冗長置換情報＃ＲＤ＜０＞及び反転冗長置換情報＃ＲＤ＜１＞を受ける。ＮＡＮＤゲートＧ１１５は一方入力及び他方入力に冗長置換情報ＲＤ＜０＞及び反転冗長置換情報＃ＲＤ＜１＞を受ける。ＮＡＮＤゲートＧ１１６は一方入力及び他方入力に反転冗長置換情報＃ＲＤ＜０＞及び冗長置換情報ＲＤ＜１＞を受ける。ＮＡＮＤゲートＧ１１７は一方入力及び他方入力に冗長置換情報ＲＤ＜０＞及び冗長置換情報ＲＤ＜１＞を受ける。
【０１８３】
ＮＡＮＤゲートＧ１１８は一方入力及び他方入力に反転冗長置換情報＃ＲＤ＜２＞及び反転冗長置換情報＃ＲＤ＜３＞を受ける。ＮＡＮＤゲートＧ１１９は一方入力及び他方入力に冗長置換情報ＲＤ＜２＞及び反転冗長置換情報＃ＲＤ＜３＞を受ける。ＮＡＮＤゲートＧ１２０は一方入力及び他方入力に反転冗長置換情報＃ＲＤ＜２＞及び冗長置換情報ＲＤ＜３＞を受ける。ＮＡＮＤゲートＧ１２１は一方入力及び他方入力に冗長置換情報ＲＤ＜２＞及び冗長置換情報ＲＤ＜３＞を受ける。
【０１８４】
ＮＯＲゲートＧ１３１〜Ｇ１３４は実際には４個存在するが説明の都合上、１ビット代表させて示している。ＮＯＲゲートＧ１３１〜Ｇ１３４の一方入力にはＮＡＮＤゲートＧ１１４〜Ｇ１１７の出力であるヒット検出信号＃ＨＩＴＤ＿Ｌ＜３：０＞が共通に入力される。
【０１８５】
ＮＯＲゲートＧ１３１の他方入力はＮＡＮＤゲートＧ１１８の出力であるヒット検出信号＃ＨＩＴＤ＿Ｕ＜０＞が４ビット分共通に入力され、ＮＯＲゲートＧ１３２の他方入力はＮＡＮＤゲートＧ１１９の出力であるヒット検出信号＃ＨＩＴＤ＿Ｕ＜１＞が４ビット分共通に入力され、ＮＯＲゲートＧ１３３の他方入力はＮＡＮＤゲートＧ１２０の出力であるヒット検出信号＃ＨＩＴＤ＿Ｕ＜２＞が４ビット分共通に入力され、ＮＯＲゲートＧ１３４の他方入力はＮＡＮＤゲートＧ１２１の出力であるヒット検出信号＃ＨＩＴＤ＿Ｕ＜３＞が４ビット分共通に入力される。
【０１８６】
その結果、ＮＯＲゲートＧ１３１〜Ｇ１３４の出力として、冗長置換情報ＲＤ＜３：０＞より規定される１ビットのみを“１”とした検出用置換信号ＨＩＴＤ＜１５：０＞（ＨＩＴＤ＜１５：１２＞，ＨＩＴＤ＜１１：８＞，ＨＩＴＤ＜７：４＞，ＨＩＴＤ＜３：０＞）を得ることができる。
【０１８７】
一方、排他的論理和ゲートＧ１４１は一方入力に内部アドレスＩＡＤ＜１＞を受け、他方入力アドレス置換情報ＲＡ＜１＞を受け、排他的論理和ゲートＧ１４２は一方入力に内部アドレスＩＡＤ＜０＞を受け、他方入力にアドレス置換情報ＲＡ＜０＞を受ける。ＮＯＲゲートＧ１４３は一方入力及び他方入力に排他的論理和ゲートＧ１４１及びＧ１４２の出力を受ける。
【０１８８】
その結果、アドレス置換情報ＲＡ＜１：０＞と内部アドレスＩＡＤ＜１：０＞とが完全一致したときのみ“Ｈ”の置換アドレス信号ＨＩＴ＿ＡがＮＯＲゲートＧ１４３から出力される。なお、置換アドレス信号ＨＩＴ＿Ａは検出用置換信号ＨＩＴＤ＜１５：０＞に対応させるべく１６ビットに拡張される。
【０１８９】
ＮＡＮＤゲートＧ１２２（実際は１６個あり、代表的に１つを示す）は検出用置換信号ＨＩＴＤ＜１５：０＞及び置換アドレス信号ＨＩＴ＿Ａを受ける。インバータＧ６０（実際は１６個あり、代表的に１つを示す）はＮＡＮＤゲートＧ１２２の出力をうける。このインバータＧ６０の出力が置換信号ＨＩＴ＜１５：０＞となる。
【０１９０】
したがって、置換信号ＨＩＴ＜１５：０＞は内部アドレスＩＡＤ＜１：０＞がアドレス置換情報ＲＡ＜１：０＞に一致したとき、冗長置換情報ＲＤ＜３：０＞の指示するビットを置換すべく、所定のビットのみが“１”となる。
【０１９１】
図２３はスワップ回路５６による冗長置換動作を示すタイミング図である。上述したように、スペア制御回路２０が反転処理アドレスＲＡＤ＜２＞によってスペアＹ選択信号ＳＳＹ及び冗長置換情報ＲＤを生成するため、スワップ回路５６において冗長置換情報ＲＤが正しく認識される必要がある。
【０１９２】
このため、冗長置換情報ＲＤの確定後、反転指示信号＃ＳＲの“Ｌ”立ち下がりより先に冗長情報シフト信号ＲＳＦの“Ｈ”立ち上がりが生じるようにし、同図に示すように、ラッチ６８に格納されるシフト後の冗長置換情報ＲＤが常に、ページ選択データＰＳＤに対応する内容にすることができる。例えば、反転処理アドレスＲＡＤ＜２＞の“１”への変化により冗長置換情報ＲＤ（シフト前）の内容は内部アドレスＩＡＤ＜２＞＝１対応の内容に変化するが、冗長置換情報ＲＤ（シフト後）の内容は次に冗長情報シフト信号ＲＳＦが“Ｈ”に立ち上がるまで内部アドレスＩＡＤ＜２＞＝“０”対応の内容を維持する。したがって、内部アドレスＩＡＤ＜２：０＞の変化が“０”〜“３”の期間は内部アドレスＩＡＤ＜２＞＝“０”対応の情報がラッチ６８にラッチされ続ける。
【０１９３】
図２４は実施の形態３で用いられるアドレス反転制御回路の一例を示す回路図である。同図に示すように、ＮＡＮＤゲートＧ６の出力を遅延回路４７を介して得られる信号を反転指示信号＃ＳＲとし、ラッチ信号ＳＬ２と同じ信号を冗長情報シフト信号ＲＳＦとしても出力する。なお、他の構成は図１１で示したページモード制御回路におけるアドレス反転制御回路１５と同様であるため説明を省略する。
【０１９４】
同図に示すようにアドレス反転制御回路３０を構成することにより、図２３に示すように、ラッチ信号ＳＬ１の“Ｈ”立ち上がりと同時に冗長情報シフト信号ＲＳＦの“Ｈ”立ち上がりが生じ、ラッチ信号ＳＬ１の“Ｈ”立ち上がりから遅延回路４７による遅延時間Ｔ４７遅れて反転指示信号＃ＳＲの“Ｌ”立ち下がりを生じさせることができる。
【０１９５】
このように、実施の形態３では、実施の形態１の効率的なページモード読み出し機能を維持した上、さらに冗長置換機能も兼ね備えるという効果を奏する。
【０１９６】
また、アドレス反転制御回路３０によって、反転指示信号＃ＳＲの“Ｌ”立ち下がりに先がけて冗長情報シフト信号ＲＳＦの“Ｈ”立ち上がりを実現することにより、反転処理アドレスＲＡＤ＜２＞の反転処理が生じても、スワップ回路５６のラッチ６８には常に正しい内容の冗長置換情報ＲＤがラッチされるため、正確に冗長置換動作を行うことができる。
【０１９７】
なお、実施の形態３では、実施の形態１の構成に冗長データ置換機能を持たせた半導体記憶装置を示したが、同様にして実施の形態２の構成に冗長データ置換機能を持たせても良い。
【図面の簡単な説明】
【０１９８】
【図１】この発明の実施の形態１である半導体記憶装置のメモリセルアレイ周辺部の構成を示すブロック図である。
【図２】実施の形態１の内部アドレス供給部の構成を示すブロック図である。
【図３】図２のアドレスラッチ回路の内部構成を示す回路図である。
【図４】ページモード制御回路の主要部の構成を示す回路図である。
【図５】図４で示したＡＴＤ回路部の内部構成を示す回路図である。
【図６】図５で示したＡＴＤ回路（その１）の内部構成を示す回路図である。
【図７】遷移パルス発生回路の内部構成を示す回路図である。
【図８】図５で示したＡＴＤ回路（その２）の内部構成を示す回路図である。
【図９】図４で示したセンス制御回路の内部構成を示す回路図である。
【図１０】図９で示した遅延ユニットの内部構成を示す回路図である。
【図１１】図４で示したアドレス反転制御回路の内部構成を示す回路図である。
【図１２】アドレス反転制御回路及びその周辺回路の動作を示すタイミング図である。
【図１３】図１で示したのセレクタ回路の内部構成を示す回路図である。
【図１４】この発明の実施の形態１による半導体記憶装置のページモード読み出し動作を示すタイミング図である。
【図１５】この発明の実施の形態２である半導体記憶装置のメモリセルアレイ周辺部の構成を示すブロック図である。
【図１６】ページモード制御回路の主要部の構成を示す回路図である。
【図１７】図１６で示したセンス制御回路の内部構成を示す回路図である。
【図１８】この発明の実施の形態２による半導体記憶装置のページモード読み出し動作を示すタイミング図である。
【図１９】この発明の実施の形態３である半導体記憶装置のメモリセルアレイ周辺部の構成を示すブロック図である。
【図２０】スペアＹ選択信号を発生するスペア制御回路の構成を示すブロック図である。
【図２１】図１９で示したスワップ回路の内部構成を示す回路図である。
【図２２】図２１で示した判定回路の内部構成を示す回路図である。
【図２３】スワップ回路による冗長置換動作を示すタイミング図である。
【図２４】実施の形態３で用いられるアドレス反転制御回路の一例を示す回路図である。
【符号の説明】
【０１９９】
１，２１  メモリセルアレイ、２，２２，５２  Ｙゲート、３，２３，５３  センスアンプ、４，２４，５４  センスデータ用ラッチ、５，２５，５５  ページデータ用ラッチ、６，２６  セレクタ回路、７，２７  出力バッファ、８，２８  Ｘデコーダ、９，２９  Ｙデコーダ、１０  アドレスラッチ回路、１１  ＣＥバッファ、１２  ＡＤＶバッファ、１３  アドレスバッファ、１４，１７  ＡＴＤ回路部、１５，１８，３０  アドレス反転制御回路、１６，１９  センス制御回路、２０  スペア制御回路、３１，３２  ＡＴＤ回路、３３〜３５  遷移パルス発生回路、３６〜３８，４１〜４６  遅延ユニット、４７  遅延回路、５１  スペアメモリセルアレイ、５６  スワップ回路、６９  判定回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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