(57)【特許請求の範囲】
【請求項１】
半導体チップを含む半導体基板の第１面上に、バリア層およびシード層を順次形成するステップと、
前記シード層上に、前記シード層から突出しかつ側壁面を有するバンプを形成するステップと、
前記バンプ直下の前記シード層および前記バリア層が残存するように、前記バンプ直下以外の前記シード層および前記バリア層を除去するステップと、
少なくとも、前記バリア層、前記シード層、および前記バンプを覆うように保護層を形成するステップと、
前記バンプの側壁面に覆われた前記保護層を残すように前記保護層の一部を除去するステップと、
少なくとも、前記バリア層、前記シード層、前記バンプ、および前記保護層の露出面を接合材で付着し、前記接合材に、前記半導体基板の第１面を支持するための支持体を接合するステップと、
前記半導体基板の前記第１面を前記支持体で支持した状態で、前記第１面とは異なる前記半導体基板の第２面を研削するステップと、
前記第２面を研削した後、前記支持体および前記接合材を剥離するステップと、を含む、
半導体装置の製造方法。
【請求項２】
前記保護層を形成するステップでは、前記バリア層、前記シード層、および前記バンプを覆う保護層の厚みは、前記バリア層および前記シード層の厚みよりも大きくする、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記保護層を形成するステップでは、逆テーパ状である前記形成したバンプの側壁面が正テーパ状になるように前記保護層を形成する、
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記接合材を剥離した後、前記バンプに外部端子を設けるステップ、をさらに含む、
請求項１ないし請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板に、前記第１面および前記第２面の間を貫通する貫通電極が形成されており、
前記接合材を剥離した後、前記貫通電極が形成されている半導体基板に含まれる前記半導体チップ同士を、前記バンプを介して積層するステップ、をさらに含む、
請求項１ないし請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体チップを含む半導体基板の第１面上に、バリア層およびシード層を順次形成するステップと、
前記シード層上に、前記シード層から突出しかつ側壁面を有するバンプを形成するステップと、
少なくとも、前記バリア層、前記シード層、および前記バンプを覆うように保護層を形成するステップと、
前記バンプの側壁面に覆われた前記保護層を残すように前記保護層の一部を除去するステップと、
前記保護層の一部を除去した後、前記支持体を接合する前に、残存する前記保護層直下の前記シード層および前記バリア層と、前記バンプ直下の前記シード層および前記バリア層と、が残存するように、残存する前記保護層直下及び前記バンプ直下以外の前記バリア層および前記シード層を除去するステップと、
少なくとも、前記バリア層、前記シード層、前記バンプ、および前記保護層の露出面を接合材で付着し、前記接合材に、前記半導体基板の第１面を支持するための支持体を接合するステップと、
前記半導体基板の前記第１面を前記支持体で支持した状態で、前記第１面とは異なる前記半導体基板の第２面を研削するステップと、
前記第２面を研削した後、前記支持体および前記接合材を剥離するステップと、を含む、
半導体装置の製造方法。
【請求項７】
前記保護層を形成するステップでは、前記バリア層、前記シード層、および前記バンプを覆う保護層の厚みは、前記バリア層および前記シード層の厚みよりも大きくする、
請求項６に記載の半導体装置の製造方法。
【請求項８】
前記保護層を形成するステップでは、逆テーパ状である前記形成したバンプの側壁面が正テーパ状になるように前記保護層を形成する、
請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特にバンプを含む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来の半導体装置の製造方法では、半導体基板の主面から突出する突出部を形成した後、その半導体基板の裏面を研削することにより、半導体装置を得ることができた（例えば、特許文献１）。
【特許文献１】特開２００５−１２０２４号公報（段落００１８、００２４、００４０参照）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述の半導体装置の製造方法では、半導体装置を得ることができるものの、突起部といったバンプの歩留まりを高くすることが望まれていた。
【課題を解決するための手段】
【０００４】
この発明の半導体装置の製造方法は、前述の課題を解決するために、半導体基板の第１面上に、バリア層およびシード層を順次形成するステップと、シード層上に、シード層から突出しかつ側壁面を有するバンプを形成するステップと、バンプ直下のシード層およびバリア層が残存するように、バンプ直下以外のシード層およびバリア層を除去するステップと、を含む。そして、バリア層、シード層、および、バンプを覆うように保護層を形成するステップと、バンプの側壁面に覆われた保護層を残すように保護層の一部を除去するステップと、を含む。さらに、バリア層、シード層、バンプおよび保護層の露出面を接合材で付着し、接合材に、半導体基板の第１面を支持するための支持体を接合するステップと、半導体基板の第１面を支持体で支持した状態で第１面とは異なる半導体基板の第２面を研削するステップと、第２面を研削した後、支持体および接合材を剥離するステップと、を含む。
この発明の半導体装置の製造方法は、バンプの側壁面に覆われた保護層に沿って、保護層に付着した接合材が、半導体基板の第１面を支持した支持体と一体となって剥離される。
【発明の効果】
【０００５】
この発明によれば、バンプの側壁部に覆われた絶縁層を残した後、半導体基板の第２面を研削し、バンプに付着した接合材を剥離するため、バンプの歩留まりを向上させることができる半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【０００６】
（実施の形態１）
本発明の実施の形態１を図１Ａないし図３に基づいて説明する。
図１Ａないし図１Ｊは、本発明の実施の形態１における半導体装置の製造工程を示す図である。図１Ａないし図１Ｊには、半導体チップを組み込んだ半導体基板１１を含む半導体装置の一部の断面が示されている。半導体基板として、例えば、厚さが３５０μｍ程度のシリコン基板を用いる。なお、半導体チップには、集積回路（不図示）や電極パッド（不図示）、配線（不図示）が形成されているが、これらの点は、後述する図２で説明する。また、半導体基板には、貫通電極（不図示）が形成されていてもよいが、この点は、後述する図３で説明する。
【０００７】
まず、半導体基板１１の主面（第１面）１１１上に、絶縁層１２、バリア層１３、シード層１４の順に形成する（図１Ａ）。
実施の形態１では、絶縁層１２として、ＳｉＯ２を例に説明するが、ＳｉＮなどを適用してもよい。また、バリア層１３として、Ｔｉｎを例に説明するが、ＴｉＷなどを適用してもよい。さらに、シード層１４として、Ｃｕを例に説明するが、Ｗなどを適用してもよい。
この場合、図１Ａでは、半導体基板１１の主面１１１上に、まず、絶縁層１２をＣＶＤ(Chemical Vapor Deposition)法により形成する。このとき、絶縁層１２は、例えば１μｍ程度の厚さｔ１を有する。続いて、絶縁層１２上に、バリア層１３およびシード層１４をスパッタ法により形成する。このとき、バリア層１３は、例えば０．２μｍ程度の厚さｔ２を有し、シード層１４は、例えば０．２μｍ程度の厚さｔ３を有する。実施の形態１では、上述した３つの層１２〜１４のうち、バリア層１３およびシード層１４を総称して外層部という。なお、バリア層１３のみが絶縁層１２上に形成されている場合、バリア層１３を外層部という。
【０００８】
続いて、後述するバンプ２２（図１Ｃ参照）を形成するためのレジスト層２１をホトリソグラフィにより形成する（図１Ｂ）。このとき、レジスト層２１は、バンプ２２を形成する開口部２１１を有するように形成される。
【０００９】
次に、レジスト層２１をマスクにして、開口部２１１にバンプ２２を形成する（図１Ｃ）。具体的には、開口部２１１内にＳｎＡｇを充填し、ＳｎＡｇの電解メッキでバンプ２２が形成される。実施の形態１では、バンプ２２の材質として、ＳｎＡｇを例に説明するが、金、銀または銅を適用してもよい。
【００１０】
次に、レジスト層２１のマスクを除去し、シード層１４から突出したバンプ２２の側壁部２２１を露出させる（図１Ｄ）。このとき、例えば、バンプ２２は円筒状になるようにするが、バンプ２２の側壁面２２１は、逆テーパ状となる傾向がある。バンプ２２の形状は、突起状（凸状）であれば、特にその形態を問わない。
【００１１】
次に、バリア層１３およびシード層１４をウェットエッチングにより除去する（図１Ｅ）。ウェットエッチングは、水酸化カリウム（ＫＯＨ）水溶液などのエッチング溶液を用いる。このとき、バンプ２２の直下に形成されていたシード層１４およびバリア層１３が取り残され、それ以外に形成されていたシード層１４およびバリア層１３が除去される。
【００１２】
次に、絶縁層１２、バリア層１３、シード層１４およびバンプ２２を覆うように保護層１５を、ＣＶＤ法により形成する（図１Ｆ）。実施の形態１では、保護層１５として、ＳｉＮを例に説明するが、ＳｉＯ２などを適用してもよい。また、保護層１５は、例えば２μｍ程度の厚さｔ４のものを形成する。
保護層１５は、上述した逆テーパ状となる傾向にあるバンプ２２の側壁面２２１のテーパ（段差を含む）を付けないようにするためのものである。この点で、保護層１５の厚さｔ４は、バリア層１３の厚さｔ２（例えば０．２μｍ）とシード層１４の厚さｔ３（例えば０．４μｍ）との合計値（外層部の厚さ）よりも大きくすることが好ましい。
つまり、図１Ｆでは、バンプ２２の側壁面２２１が正テーパ状になるように保護層１５を形成することが好ましい。
【００１３】
次に、保護層１５の一部をドライエッチングにより除去し、バンプ２２の側壁面２２１に覆われた保護層１５を残す（図１Ｇ）。ドライエッチングに用いられるエッチングガスとしては、例えば四フッ化硫黄（ＳＦ４）などを用いる。そして、ドライエッチングでは、保護層１５を全面エッチバックし、絶縁層１２およびバンプ２２の上面に形成されていた保護層１５（保護層１５の一部）を除去する。
【００１４】
さらに詳述する。図１Ｇでは、エッチング装置として、例えば、平行平板電極型のリアクティブエッチング装置を用いる。そして、このときのエッチング条件として、次のようにする。すなわち、エッチングガスの流量は、Ａｒで１０００ｓｃｃｍ、ＣＨＦ３で３０ｓｃｃｍ、ＣＦ４で５０ｓｃｃｍ、Ｏ２で３０ｓｃｃｍとする。また、圧力を１Ｔｏｏｒ、ＲＦパワーを１４００Ｗ、エッチング時間を３分（２μｍのＳｉＮをエッチバックする場合）とする。
【００１５】
次に、バンプ２２の上部から、接合材３１を介して支持体３２で半導体基板１１の主面１１１を押さえる（図１Ｈ）。実施の形態１では、接合材３１としては、例えばＵＶ接着材などの接着材を用いる。支持体３２としては、例えば、ガラス材、プラスチック材などのものを用いる。支持体３２は、半導体基板１１の主面１１１を支持するためのものであるから、支持体３２の面（主面１１１側）が平坦なものが好ましい。
このとき、接合材３１は、絶縁層１２、保護層１５およびバンプ２２の露出面に付着し、この接合材３１および絶縁層１２を介して、支持体３２が、半導体基板１１の主面１１１に貼り付けられる（接合する）。
【００１６】
次に、支持体３２で保持した半導体基板１１が所定の厚さｔ５（例えば５０μｍ）になるまで、半導体基板１１の裏面１１２を研削し、半導体基板１１を薄くする（図１Ｉ）。研削方法としては、例えば、機械的研削または化学的機械研削のいずれの方法を使用してもよい。あるいは、これらの方法を組み合わせて研削を行ってもよい。
【００１７】
そして、上述した研削を行った後、支持体３２および接合材３１を剥離する（図１Ｊ）。このとき、バンプ２２の側壁面２２１（図１Ｅ参照）には、保護層１５が形成されているので、側壁面２２２の形状が、図１Ｅに示した側壁面２２１の場合に比べて、段差のない正テーパ状となっている。このため、支持体３２および接合材３１は一体となって、正テーパ状の側壁面２２２に沿って、剥離される。したがって、この剥離後、側壁面２２２の形状に起因して、接合材３１が付着したままの状態になったり、バンプ２２が剥がれたりすることが少なくなる。よって、バンプ２２の歩留まりが向上する。
【００１８】
その後、バンプ２２に外部端子４０を設けた半導体装置を得る。この構成例を図２に示す。
図２に示した半導体装置では、バンプ２２の上部に外部端子４０が接続されている。また、半導体チップ１１（半導体基板の一部）には、集積回路１００が形成されており、集積回路１００面に設けられた電極パッド５０が配線５１を介してバンプ２２に機械的および電気的に接続されている。集積回路１００として、例えばメモリなどの回路がある。また、電極パッド５０として、アルミなどの金属パッドを用いる。これら電極パッド５０、配線５１および集積回路１００は、図１Ａに示した半導体チップ１１にあらかじめ設けられている。このため、図１Ｂにおいてレジスト層２１を形成する際、電極パッド５０、配線５１および集積回路１００の位置などを考慮して、レジスト層２１の配置が決定される。このようにすることにより、バンプ２２に外部端子４０を設けた半導体装置を得ることも可能となる。
【００１９】
（変形例）
さらに、図２に示した外部端子４０に代えて、図１Ｊに示した製造工程により得られたバンプ２２を含む半導体チップ１１同士を積層した例を図３に示す。なお、図３に示した各半導体チップ１１は、図２の場合と異なり、集積回路１００、電極パッド５０および配線５１のほかにも、貫通電極５２も形成されている。貫通電極５２は、半導体チップ１１の両面（主面および裏面を意味）を貫通している。貫通電極５２は、Ｃｕなどの金属メッキ法により形成されるが、この貫通電極５２も、図１Ａに示した半導体チップ１１にあらかじめ設けられている。
【００２０】
図３に示した半導体装置は、２つの半導体チップ１１を含み、これらの半導体チップ１１が対向して配置されている。そして、最下層に位置する半導体チップ１１（図３中の下位に位置するもの）は、その上部に形成されたバンプ２２を介して、最下層の上位に位置する半導体チップ１１（図２中の上位に位置するもの）の貫通電極５２と係合している。これにより、２つの半導体チップ１１の導通経路が確保される。このようにして、複数の半導体チップ１１を積層した半導体装置を得ることも可能となる。
【００２１】
さらに、最下位に位置する半導体チップ１１には、その下部にバンプ６１が形成され、そのバンプ６１が、回路基板６０に設けられている。バンプ６１は、例えばＣｕで形成されている。また、回路基板６０は、例えば、ガラスエポキシ基板などの有機系基板を用いる。回路基板６０には、所定の回路が形成されている。例えば、回路基板６０は、マザーボードなどである。これにより、複数の半導体チップ１１を実装した回路基板６０を得ることが可能となる。
なお、図３では、２つの半導体チップ１１の一部が記載されているが、３つ以上の半導体チップ１１を積層するようにしてもよい。
【００２２】
（実施の形態２）
本発明の実施の形態２を図４Ａないし図４Ｃに基づいて説明する。なお、実施の形態１と同一の部分は、実施の形態１と同一の符号（用語を含む）を付して、適宜、重複説明を省略する。
実施の形態２における半導体装置の製造方法では、バリア層１３およびシード層１４の一部を除去するタイミングが、図１Ａないし図１Ｊに示した実施の形態１の場合と異なる。すなわち、実施の形態１では、バリア層１３およびシード層１４の一部を除去する（図１Ｅ参照）タイミングが、保護層１５を形成する（図１Ｆ参照）前であるのに対し、実施の形態２では、保護層１５を形成した後である。言い換えると、実施の形態２は、図１Ａないし図１Ｊのうち、図１Ｅ、図１Ｆおよび図１Ｇの順序を、図１Ｆ、図１Ｇおよび図１Ｅの順序に変更したものである。そこで、以下では、図１Ｆ、図１Ｇおよび図１Ｅの順序に相当する工程を図４Ａないし図４Ｃを参照して主に説明する。
【００２３】
図４Ａないし図４Ｃは、実施の形態２における半導体装置の製造工程の一部を示す図である。
図１Ｄに示した工程後、シード層１４およびバンプ２２を覆うように保護層１５を、ＣＶＤ法により形成する（図４Ａ：図１Ｆに相当）。
続いて、シード層１４およびバンプ２２を覆う保護層１５の一部をドライエッチングにより全面エッチバックして除去し、バンプ２２の側壁面２２１に覆われた保護層１５を残す（図４Ｂ：図１Ｇに相当）。このとき、ドライエッチングによりシード層１４の表面が削れることになるが、絶縁層１２上には、シード層１４およびバリア層１３が形成されているので、絶縁層１２の表面は保護される。この点が、絶縁層１２の表面を露出した状態でドライエッチングを行う実施の形態１の場合（図１Ｇ参照）と異なる。
したがって、実施の形態２のドライエッチング時においては、絶縁層１２が、実施の形態１の場合に比べて、ドライエッチングにより削られるという不都合を回避でき、有益である。また、ドライエッチング時に絶縁層１２の表面が、シード層１４で保護されるので、それ以降の工程において、サイドエッチの影響を受けにくくなる。よって、リフロー時においてもボイドの発生量を抑止することが可能となる。
【００２４】
なお、本発明は、上記実施の形態に限られるものではなく、種々の変形が可能である。例えば、半導体基板は、ガリウム砒素（ＧａＡｓ）やＩｎＰなどの半導体基板を用いてもよい。
【図面の簡単な説明】
【００２５】
【図１Ａ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｂ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｃ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｄ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｅ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｆ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｇ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｈ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｉ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図１Ｊ】本発明の実施の形態１を示す半導体装置の製造工程の一部を示す図。
【図２】外部端子をバンプに設けた半導体装置の構成図。
【図３】貫通電極およびバンプを含む半導体チップを積層した半導体装置の構成図。
【図４Ａ】本発明の実施の形態２を示す半導体装置の製造工程の一部を示す図。
【図４Ｂ】本発明の実施の形態２を示す半導体装置の製造工程の一部を示す図。
【図４Ｃ】本発明の実施の形態２を示す半導体装置の製造工程の一部を示す図。
【符号の説明】
【００２６】
１１        半導体基板（半導体チップ）
１２        絶縁層
１３        バリア層
１４        シード層
１５        保護層
２２        バンプ
３１        接合材
４０        外部端子
５２        貫通電極
【図１Ａ】
0004768491.tif 000002
【図１Ｂ】
0004768491.tif 000003
【図１Ｃ】
0004768491.tif 000004
【図１Ｄ】
0004768491.tif 000005
【図１Ｅ】
0004768491.tif 000006
【図１Ｆ】
0004768491.tif 000007
【図１Ｇ】
0004768491.tif 000008
【図１Ｈ】
0004768491.tif 000009
【図１Ｉ】
0004768491.tif 000010
【図１Ｊ】
0004768491.tif 000011
【図２】
0004768491.tif 000012
【図３】
0004768491.tif 000013
【図４Ａ】
0004768491.tif 000014
【図４Ｂ】
0004768491.tif 000015
【図４Ｃ】
0004768491.tif 000016