(57)【特許請求の範囲】
【請求項１】
コンデンサを用いて入力電圧を昇圧して、該入力電圧より高い昇圧電圧を生成する昇圧回路において、
前記入力電圧が印加される入力端子と、
前記昇圧電圧が出力される出力端子と、
前記入力端子と前記出力端子との間に直列接続されたｎ個（ただし、ｎは１以上の整数）のＮチャネル型トランジスタと、
前記複数のＮチャネル型トランジスタと並列接続されたｎ個の第１のＰチャネル型トランジスタと、
前記Ｎチャネルトランジスタ各々の一方の電極及び該Ｎチャネル型トランジスタに対応する前記第１のＰチャネル型トランジスタ各々の一方の電極にそれぞれ接続され、所望の昇圧電圧に応じてコンデンサが接続される複数のコンデンサ接続用端子と、
前記複数のＮチャネル型トランジスタの各ゲート電極及び前記複数の第１のＰチャネル型トランジスタの各ゲート電極に対応する制御信号を出力する制御回路と、
を有し、
前記制御回路は活性化信号に応じて、前記Ｎチャネル型トランジスタ及び前記第１のＰチャネル型トランジスタがいずれも非活性化状態とするように、前記制御信号の各々の電圧レベルを設定可能とする活性化回路を有する
ことを特徴とする昇圧回路。
【請求項２】
前記制御回路は、ｋ個（ただし、ｋはｎが２以上の時にｎより小さい整数）の選択信号に応じて、前記Ｎチャネル型トランジスタのうち所望のＮチャネル型トランジスタのゲート電極及び前記第１のＰチャネル型トランジスタのうち該所望のＮチャネル型トランジスタに対応するＰチャネル型トランジスタのゲート電極に供給される前記制御信号の電圧レベルを固定可能な固定回路を有することを特徴とする請求項１記載の昇圧回路。
【請求項３】
コンデンサを用いて入力電圧を昇圧して、該入力電圧より高い昇圧電圧を生成する昇圧回路において、
前記入力電圧が印加される入力端子と、
前記昇圧電圧が出力される出力端子と、
前記入力端子と前記出力端子との間に直列接続されたｎ個（ただし、ｎは１以上の整数）のＮチャネル型トランジスタと、
前記複数のＮチャネル型トランジスタと並列接続されたｎ個の第１のＰチャネル型トランジスタと、
前記Ｎチャネルトランジスタ各々の一方の電極及び該Ｎチャネル型トランジスタに対応する前記第１のＰチャネル型トランジスタ各々の一方の電極にそれぞれ接続され、所望の昇圧電圧に応じてコンデンサが接続される複数のコンデンサ接続用端子と、
前記複数のＮチャネル型トランジスタの各ゲート電極及び前記複数の第１のＰチャネル型トランジスタの各ゲート電極に対応する制御信号を出力する制御回路と、
を有し、
前記制御回路は、ｋ個（ただし、ｋはｎが２以上の時にｎより小さい整数）の選択信号に応じて、前記Ｎチャネル型トランジスタのうち所望のＮチャネル型トランジスタのゲート電極及び前記第１のＰチャネル型トランジスタのうち該所望のＮチャネル型トランジスタに対応するＰチャネル型トランジスタのゲート電極に供給される前記制御信号の電圧レベルを固定可能な固定回路を有する
ことを特徴とする昇圧回路。
【請求項４】
前記出力端子と前記Ｎチャネル型トランジスタの１つとの間に、前記Ｎチャネル型トランジスタと直列接続されており、前記制御回路により導通状態が制御される第２のＰチャネル型トランジスタを有することを特徴とする請求項１〜３のいずれか１つに記載の昇圧回路。
【請求項５】
前記複数のコンデンサ接続用端子は、前記昇圧回路を内蔵する半導体装置の外部端子として設けられ、任意にコンデンサを接続可能であることを特徴とする請求項１〜４のいずれか１つに記載の昇圧回路を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、昇圧回路に関するものであり、特に、コンデンサの充放電を利用して入力電圧を昇圧して所望の昇圧電圧を生成する昇圧回路とこれを内蔵する半導体装置に関する。
【０００２】
【従来の技術】
電源電圧の低電圧化や低消費電流化に伴い、各種の半導体装置では電源電圧あるいは電源電圧から生成された電源電圧より低い内部電源電圧を昇圧して、電源電圧あるいは内部電源電圧より高い昇圧電圧を生成する昇圧回路を内蔵するものが増えている。
【０００３】
特に、多種類の電圧を用いる液晶表示用の半導体装置においては、液晶電源用として昇圧回路を設けることは必須である。
【０００４】
従来の昇圧回路としては、例えば、コンデンサを用いてその充放電を利用して電源電圧あるいは内部電源電圧を昇圧するものがある。
【０００５】
上記のような昇圧回路は、例えば、複数のＮチャネル型ＭＯＳトランジスタを入力端子と出力端子との間に直列接続し、Ｎチャネル型ＭＯＳトランジスタ同士の接続点にコンデンサが接続されている。信号Φの電圧レベルに応じて、直列接続されたＮチャネルトランジスタの偶数番目のものと奇数番目のものが交互に導通状態が制御されるとともに、コンデンサの充放電も交互に制御される。これを繰り返すことにより、順次昇圧していくことで、出力電圧として所望の昇圧電圧を得るものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような昇圧回路の構成の場合には、動作初期時、つまり、電源投入後、昇圧回路の起動が安定化しない可能性がある。つまり、昇圧回路を構成する各トランジスタに供給される電圧として昇圧回路にて生成された昇圧電圧を用いるようにしているため、この昇圧電圧が各トランジスタへ供給されないことにより、起動されないことがあるためである。この原因としては、Ｎチャネル型ＭＯＳトランジスタを直列に接続しているため、電源投入直後等は、Ｎチャネル型ＭＯＳトランジスタはいずれも非導通状態となっていることによる。このため、入力端子に入力電圧が印加されても、出力端子にこの電圧が伝達されないこととなるからである。
【０００７】
このような不具合の対策として、Ｎチャネル型ＭＯＳトランジスタにデプレション型のトランジスタを使用することが考えられる。しかしながら、半導体装置の製造工程において、デプレション型のトランジスタを作成するための工程を追加する必要が生ずることとなり、半導体装置のコストが増加することとなる。また、デプレション型のトランジスタは常時導通状態であることから、昇圧レベルに損失が生じたり、消費電流が増加することとなる。
【０００８】
また、近年においては、ユーザーにて所望の昇圧電圧に設定できるようにすることが要求されている。コンデンサを外付けで行うことで対応可能であるが、この外付けのコンデンサを接続するにあたり、その接続をより容易にできるように配線に対する配慮も必要となってきている。
【０００９】
上記のような問題点を解決するため、本発明では、消費電流を増加することなく起動時の安定性を向上した昇圧回路を提供することを目的とする。
【００１０】
また、上記の昇圧回路を、コストアップを極力低減して実現することも目的とする。
【００１１】
また、本発明の昇圧回路を内蔵する半導体装置を用いて、より容易でコストアップを極力低減して任意の昇圧電圧が得られることを可能とする半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明にて講じた手段は、コンデンサを用いて入力電圧を昇圧して、この電圧より高い昇圧電圧を生成する昇圧回路において、入力電圧が印加される入力端子と、昇圧電圧が出力される出力端子と、入力端子と出力端子との間に直列接続されたｎ個（ただし、ｎは２以上の整数）のＮチャネル型トランジスタと、このＮチャネル型トランジスタと並列接続されたｎ個の第１のＰチャネル型トランジスタと、Ｎチャネルトランジスタ各々の一方の電極及びこのャネル型トランジスタに対応する第１のＰチャネル型トランジスタ各々の一方の電極にそれぞれ接続され、所望の昇圧電圧に応じてコンデンサが接続される複数のコンデンサ接続用端子と、複数のＮチャネル型トランジスタの各ゲート電極及び複数の第１のＰチャネル型トランジスタの各ゲート電極に対応する制御信号を出力する制御回路と、を有するものとしている。
【００１３】
上記のように構成することで、第1のＰチャネル型ＭＯＳトランジスタを介して入力端子からの入力電圧を出力端子に伝達することができ、昇圧回路を構成する各トランジスタへも起動時に必要な電圧が与えられることとなる。よって、昇圧回路の起動時の安定性を向上できる。
【００１４】
また、本発明においては、制御回路に工夫を施すことにより、任意の昇圧レベルを選択可能としたり、昇圧回路を非活性化状態とすることも可能である。
【００１５】
このようにすることで、容易に昇圧レベルを設定することを実現することや低消費電流を実現することができる。
【００１６】
【発明の実施の形態】
本発明の第1の実施の形態における昇圧回路を、以下、図面を用いて詳細に説明する。図１は第１の実施の形態における昇圧回路の回路図である。
【００１７】
図１において、昇圧回路は、２つのレベルシフト回路１１，２１と、２つのＮＯＲゲート１３，２３と、６つのインバータ１５，１７，１９，２５，２７，２９と、５つのＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳと称する）４１，４３，４５，４７，４９と、７つのＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと称する）３１，３３，５１，５３，５５，５７，５９とで構成されている。
【００１８】
ＮＭＯＳ４１，４３，４５，４７，４９及びＰＭＯＳ３１，３３は、入力電圧が印加される入力端子Ｖｉｎと昇圧電圧を出力する出力端子Ｖｏｕｔとの間に直列接続されている。ＰＭＯＳ３１，３３はゲート回路として、出力端子側に位置している。ＮＭＯＳ各々の基板電圧は基準電圧、本実施例では接地電圧に設定されている。ＰＭＯＳ３１，３３の基板電圧は出力端子Ｖｏｕｔからの昇圧電圧に設定される。
【００１９】
ＰＭＯＳ５１，５３，５５，５７，５９は、それぞれ対応するＮＭＯＳ４１，３，４５，４７，４９と並列接続されている。これらＰＭＯＳ各々の基板電圧も出力端子Ｖｏｕｔからの昇圧電圧に設定される。
【００２０】
レベルシフト回路１１，２１はそれぞれ、電源電圧レベル（あるいは内部電源電圧レベル）と接地電圧レベルとの間で遷移する駆動信号Ｔ１，Ｔ２の高電圧側の電圧レベルを、電源電圧レベル（あるいは内部電源電圧レベル）から昇圧電圧レベルへとレベルシフトするものである。なお、駆動信号Ｔ１，Ｔ２は、本実施例においてはわずかに同じ電圧レベルとなる時間を有するものであるが、相補的な電圧レベルを取り得るような信号である。
【００２１】
ＮＯＲゲート１３，２３の一方の入力端子にはそれぞれレベルシフト回路１１，２１からの出力信号が入力されている。ＮＯＲゲート１３，２３の他方の入力端子には、昇圧回路の活性化を制御する活性化信号ＣＮが入力されている。後述するが、ＮＯＲゲート１３，２３からの出力信号はそれぞれインバータを介して各ＰＭＯＳやＮＭＯＳのゲート電極に与えられるものであるが、活性化信号ＣＮの電圧レベルを高電圧レベル（以下、Ｈレベルと称する）にすることにより、低電圧レベル（以下、Ｌレベルと称する）に固定することができる。このようにすることで、各ＮＭＯＳ、ＰＭＯＳともに非導通状態に維持することができる。また、活性化信号ＣＮがＬレベルの時には、各ＮＯＲゲート１３，２３ともにレベルシフト回路１１，２１からの出力信号の電圧レベルに応じた電圧レベルの信号を出力する。つまり、ＮＯＲゲート１３，２３は、昇圧回路の活性化を制御する活性化回路として機能するものである。
【００２２】
ＮＯＲゲート１３の出力信号はインバータ１５を介してＰＭＯＳ３１のゲート電極に供給されるとともに、インバータ１７を介してＰＭＯＳ５１，５５，５９のゲート電極に供給される。さらに、ＮＯＲゲート１３の出力信号はインバータ１７とインバータ１９とを介してＮＭＯＳ４１，４５，４９のゲート電極に供給される。
【００２３】
ＮＯＲゲート２３の出力信号はインバータ２５を介してＰＭＯＳ３３のゲート電極に供給されるとともに、インバータ２７を介してＰＭＯＳ５３，５７のゲート電極に供給される。さらに、ＮＯＲゲート２３の出力信号はインバータ２７とインバータ２９とを介してＮＭＯＳ４３，４７のゲート電極に供給される。
【００２４】
前述したように、駆動信号Ｔ1，Ｔ２は相補的な電圧レベルを持つような信号であるため、活性化信号ＣＮがＬレベルであって、駆動信号Ｔ１がＨレベルで、駆動信号Ｔ２がＬレベルの時には、ＮＯＲゲート１３からの信号が供給されるＰＭＯＳ３１，５１，５５，５９及びＮＭＯＳ４１，４５，４９は非導通状態となり、ＮＯＲゲート２３からの信号が供給されるＰＭＯＳ３３，５３，５７及びＮＭＯＳ４３，４７が導通状態となる。また、逆に、駆動信号Ｔ１がＬレベルで、駆動信号Ｔ２がＨレベルの時には、ＮＯＲゲート１３からの信号が供給されるＰＭＯＳ３１，５１，５５，５９及びＮＭＯＳ４１，４５，４９は導通状態となり、ＮＯＲゲート２３からの信号が供給されるＰＭＯＳ３３，５３，５７及びＮＭＯＳ４３，４７が非導通状態となる。
【００２５】
なお、上記インバータ１５，１７，１９，２７，２５，２９及びＮＯＲゲート１３，２３には出力端子Ｖｏｕｔからの昇圧電圧が供給されており、これらインバータ及びＮＯＲゲートからの出力信号の高電圧レベルはいずれも、出力端子Ｖｏｕｔからの昇圧電圧が用いられているものである。
【００２６】
このように、ＮＯＲゲートとインバータは、インバータからの出力信号である制御信号により各トランジスタの導通状態を制御する制御回路を構成している。
【００２７】
各ＮＭＯＳ４１，４３，４５，４７，４９の一方の電極並びに各ＰＭＯＳ５１，５３，５５，５７，５９の一方の電極にはそれぞれコンデンサ接続用の端子ＶＣ１〜ＶＣ５が接続されている。また、ＰＭＯＳ３１とＰＭＯＳ３３との間の接続点にもコンデンサ接続用の端子ＶＣ６が接続されている。
【００２８】
これら端子ＶＣ１〜ＶＣ６は、外付けのコンデンサを接続可能なように、この昇圧回路を内蔵する半導体装置の外部端子として用いられている。コンデンサの接続と昇圧電圧との関係については後述する。
【００２９】
本発明の昇圧回路においてはさらに、図３に示すような、外付けのコンデンサの充放電を制御するための電圧を供給する電圧供給回路が設けられている。
【００３０】
図３において、電圧供給回路は、２つのレベルシフト回路６１，７１と、１０個のインバータ６３，６５，６７，６８，６９，７３，７５，７７，７８，７９並びにＰＭＯＳ８１とＮＭＯＳ９１からなるインバータ及び、ＰＭＯＳ８３とＮＭＯＳ９３からなるインバータと、ダイオード接続された保護回路としてのＮＭＯＳ９４，９６とで構成されている。
【００３１】
レベルシフト回路６１，７１はそれぞれ、電源電圧レベル（あるいは内部電源電圧レベル）と接地電圧レベルとの間で遷移する電圧生成制御信号Ｓ１，Ｓ２の高電圧側の電圧レベルを、電源電圧レベル（あるいは内部電源電圧レベル）から入力端子Ｖｉｎに入力される入力電圧レベルへとレベルシフトするものである。なお、電圧生成制御信号Ｓ１，Ｓ２は、本実施例においてはわずかに異なる電圧レベルとなる時間を有するものであるが、同様なな電圧レベルを取り得るような信号である。
【００３２】
レベルシフト回路６１から出力された信号はインバータ６３，６５，６７，６８を介してＮＭＯＳ９１のゲート電極に供給されるとともに、インバータ６３，６５，６９を介してＰＭＯＳ８３のゲート電極に供給される。
【００３３】
レベルシフト回路７１から出力された信号はインバータ７３，７５，７７，７８を介してＰＭＯＳ８１のゲート電極に供給されるとともに、インバータ７３，７５，７９を介してＮＭＯＳ９３のゲート電極に供給される。
【００３４】
ＰＭＯＳ８１とＮＭＯＳ９１、並びにＰＭＯＳ８３とＮＭＯＳ９３は、それぞれ入力端子Ｖｉｎからの入力電圧に設定された端子と接地電圧に設定された端子との間に直列接続されている。
【００３５】
なお、インバータ６３，６５，６７，６８，６９，７３，７５，７７，７８，７９にも、入力端子Ｖｉｎからの入力電圧が供給されており、これらインバータから出力される信号の高電圧レベルは入力端子Ｖｉｎからの入力電圧レベルに応じたものとなる。
【００３６】
ＰＭＯＳ８１とＮＭＯＳ９１の接続点から出力電圧ＶＳ１が出力され、ＰＭＯＳ８３とＮＭＯＳ９３の接続点から出力電圧ＶＳ２が出力される。なお、各接続点と接地との間にはゲート電極が接地されるとともに、基板電圧として接地電圧が与えられたダイオード接続された保護回路としてのＮＭＯＳ９４，９６がそれぞれ設けられている。
【００３７】
図３における電圧供給回路は、電圧生成制御信号Ｓ１がＨレベルで、電圧生成制御信号Ｓ２がＨレベルの時には、ＰＭＯＳ８３とＮＭＯＳ９１が導通状態となり、ＰＭＯＳ８１とＮＭＯＳ９３が非導通状態となるため、出力信号ＶＳ１がＬレベル、出力信号ＶＳ２が入力電圧に応じたＨレベルとなる。また、逆に、電圧生成制御信号Ｓ１がＬレベルで、電圧生成制御信号Ｓ２がＬレベルの時には、ＰＭＯＳ８３とＮＭＯＳ９１が非導通状態となり、ＰＭＯＳ８１とＮＭＯＳ９３が導通状態となるため、出力信号ＶＳ１が入力電圧に応じたＨレベル、出力信号ＶＳ２がＬレベルとなる。この出力信号ＶＳ１，ＶＳ２はともに外付けのコンデンサに与えられるように、外部端子から外部へ出力可能なようになっている。
【００３８】
以上のような構成の昇圧回路の昇圧動作についてを以下に説明する。図２は、外付けのコンデンサを用いて所望の昇圧電圧を得るための外部端子とコンデンサとの接続を示す図である。図２において、（ａ）〜（ｆ）はそれぞれ２〜７倍昇圧をするための接続例を示す図である。（ａ）〜（ｆ）はそれぞれ半導体装置の外観の一部を示して、その外部端子として、入力電圧が供給されるＶｉｎ、接地電圧が供給されるＶｓｓ、昇圧電圧のＶｏｕｔとともに、図１と図３にて示される各端子ＶＣ１〜ＶＣ６とＶＳ１及びＶＳ２用端子が示されている。
【００３９】
また、（ａ）〜（ｆ）のいずれの各昇圧電圧の場合においても、入力端子Ｖｉｎには電源が接続され、端子Ｖｓｓは接地され、端子Ｖｓｓと出力端子Ｖｏｕｔの間にはコンデンサが接続されている。
【００４０】
まず、図２（ａ）においては、２倍昇圧のために、コンデンサを端子ＶＣ５と信号ＶＳ１用の端子との間に外付けで接続する。また、入力端子Ｖｉｎと端子ＶＣ４とを接続する。また、出力端子Ｖｏｕｔと端子ＶＣ６とは短絡するように接続されている。
【００４１】
このように接続することで、端子ＶＣ４が入力端子Ｖｉｎと同等の役割を果たすので、ＮＭＯＳ４１とＰＭＯＳ３３，５１のみが昇圧動作に寄与する構成となる。
【００４２】
次に動作を説明する。図４は駆動信号Ｔ１，Ｔ２及び電圧生成制御信号Ｓ１，Ｓ２の動作時の電圧レベルを示すタイミングチャートである。なお、図４に示すタイミングチャートは、以降に示す他の倍数の昇圧電圧生成時においても同じである。なお、活性化信号ＣＮの電圧レベルはＬレベルであるとする。
【００４３】
図４において、まず、電圧生成信号Ｓ１，Ｓ２がともにＨレベルで、駆動信号Ｔ１がＬレベル、駆動信号Ｔ２がＨレベルの時には、ＶＳ１用端子は接地電圧が供給される。また、ＮＭＯＳ４１及びＰＭＯＳ５１は導通状態、ＰＭＯＳ３３は非導通状態となる。このため、コンデンサには入力電圧ＶＣ４から供給される入力端子Ｖｉｎからの入力電圧に応じた電圧が一方の電極に与えられ、他方の電極は接地となるので、入力電圧に応じた充電がなされることとなる。
【００４４】
次に、電圧生成信号Ｓ１，Ｓ２がともにＬレベルで、駆動信号Ｔ１がＨレベル、駆動信号Ｔ２がＬレベルとなると、ＶＳ１用端子には入力電圧が供給される。また、ＮＭＯＳ４１及びＰＭＯＳ５１は非導通状態、ＰＭＯＳ３３は導通状態となる。このため、コンデンサの一方の電極は入力電圧が維持されているとともに、他方の電極には入力電圧が供給されるため、放電を開始することにより、一方の電極側の電圧を蓄積した電荷分昇圧することとなる。蓄積した電荷が入力電圧相当分であるとすれば、入力電圧を２倍に昇圧することとなる。この昇圧された電圧は端子ＶＣ６と短絡された出力端子Ｖｏｕｔへと供給される。このようにして入力電圧を２倍に昇圧した電圧を得ることができる。このような動作を繰り返すことで、この昇圧電圧を安定して維持することとなる。
【００４５】
なお、図４において、駆動信号Ｔ１と駆動信号Ｔ２がともにＨレベルの期間を一時的に設けているのは、コンデンサの放電時において、コンデンサの一方の電極の電圧レベルを入力電圧あるいは以降に説明する途中までの昇圧電圧に維持しておくことで確実に所望の昇圧を実現するため、及びコンデンサの充電時において、昇圧された電圧に基づいて充電を開始できることで、充電時間をより高速にするとともに確実に所望の電荷分の充電を行えるようにするためである。
【００４６】
次に、図２（ｂ）においては、３倍昇圧のために、図２（ａ）と異なる接続として、新たにコンデンサを端子ＶＣ４と信号ＶＳ２用の端子との間に外付けで接続するとともに、端子ＶＣ４に接続されていた入力端子Ｖｉｎを端子ＶＣ３に接続するようにしている。
【００４７】
このように接続することで、端子ＶＣ３が入力端子Ｖｉｎと同等の役割を果たすので、ＮＭＯＳ４１，４３とＰＭＯＳ３３，５１，５３のみが昇圧動作に寄与する構成となる。
【００４８】
動作としては、まず、電圧生成信号Ｓ１，Ｓ２がともにＬレベルで、駆動信号Ｔ１がＨレベル、駆動信号Ｔ２がＬレベルの時には、ＶＳ１用端子は入力電圧に応じた電圧が供給される。ＶＳ２用端子には接地電圧が供給される。また、ＮＭＯＳ４１及びＰＭＯＳ５１は非導通状態、ＰＭＯＳ３３，ＮＭＯＳ４３及びＰＭＯＳ５３は導通状態となる。このため、端子ＶＣ４に接続されたコンデンサには入力電圧ＶＣ３から供給される入力端子Ｖｉｎからの入力電圧に応じた電圧が一方の電極に与えられ、他方の電極は接地となるので、入力電圧に応じた充電がなされることとなる。
【００４９】
次に、電圧生成信号Ｓ１，Ｓ２がともにＨレベルで、駆動信号Ｔ１がＬレベル、駆動信号Ｔ２がＨレベルの時には、ＶＳ１用端子は接地電圧が供給される。ＶＳ２用端子には入力電圧に応じた電圧が供給される。また、ＮＭＯＳ４１及びＰＭＯＳ５１は導通状態、ＰＭＯＳ３３，ＮＭＯＳ４３及びＰＭＯＳ５３は非導通状態となる。このため、端子ＶＣ４に接続されたコンデンサを放電を開始して、端子ＶＣ４の電圧を昇圧するとともに、端子ＶＣ５に接続されたコンデンサは充電をする。
【００５０】
次に、再び電圧生成信号Ｓ１，Ｓ２がともにＬレベルで、駆動信号Ｔ１がＨレベル、駆動信号Ｔ２がＬレベルとなると、ＶＳ１用端子は入力電圧に応じた電圧が供給される。ＶＳ２用端子には接地電圧が供給される。また、ＮＭＯＳ４１及びＰＭＯＳ５１は非導通状態、ＰＭＯＳ３３，ＮＭＯＳ４３及びＰＭＯＳ５３は導通状態となる。このため、端子ＶＣ５に接続されたコンデンサは放電を開始する。この時、端子ＶＣ５は先の端子ＶＣ４に接続されたコンデンサの放電によりおよそ２倍の昇圧された電圧となっているので、これに放電した電荷分の電圧が加算された昇圧電圧となる。端子ＶＣ５に接続されたコンデンサに蓄積された電荷分は入力電圧相当であるとすれば、入力電圧を３倍に昇圧した電圧が得られることとなる。この昇圧された電圧は、ＰＭＯＳ３３を介して出力端子Ｖｏｕｔへ供給されることとなる。
【００５１】
同様に、図２（ｃ）では、端子ＶＣ２と入力端子Ｖｉｎとを接続し、図２（ｂ）にて接続したコンデンサに加えて、さらに端子ＶＣ３とＶＳ１用端子との間にコンデンサを設けることで、４倍昇圧を実現するものである。動作としては、図２（ａ）や図２（ｂ）と同様に、コンデンサの充電と放電を交互に繰り返しながら、順次各々のコンデンサにて入力電圧分の昇圧をしていき、それを加算しながら所望の昇圧した電圧を生成していくことで４倍の昇圧電圧を得るようにしている。
【００５２】
図２（ｄ）では、端子ＶＣ１と入力端子Ｖｉｎとを接続し、図２（ｃ）にて接続したコンデンサに加えて、さらに端子ＶＣ２とＶＳ２用端子との間にコンデンサを設けることで、５倍昇圧を実現するものである。
【００５３】
図２（ｅ）では、図２（ｄ）に比べて、入力端子Ｖｉｎは他の端子と接続しないものとし、さらに新たなコンデンサを端子ＶＣ１とＶＳ１端子との間に設けることで、６倍昇圧を実現するものである。
【００５４】
図２（ｆ）では、図２（ｅ）に比べて、さらに新たなコンデンサを端子ＶＣ２とＶＳ２端子との間に設けることで、７倍昇圧を実現するものである。
【００５５】
動作は、図４に示したタイミングチャートに基づいて、隣り合うコンデンサが一方が充電で他方が放電というような異なる動作を繰り返しながら、順次昇圧していくことで所望の昇圧電圧を得られるようになるものであり、いずれの倍数の昇圧回路においても動作としては大きく変わるものではない。
【００５６】
次に、昇圧回路を起動する場合の動作についてを説明する。電源投入された際、各図１に示す各インバータからの出力信号の電圧レベルはＬレベルであり、ＮＭＯＳはいずれも非導通状態となっている。しかしながら、本発明の昇圧回路においては、ＮＭＯＳそれぞれに対応して、並列にＰＭＯＳが設けられている。ＰＭＯＳは、インバータの出力信号の電圧レベルがＬレベルで導通状態とすることができるので、入力端子Ｖｉｎから入力された入力電圧を出力端子Ｖｏｕｔへ供給することができる。このため、出力端子Ｖｏｕｔからの出力電圧が供給される各インバータやＮＯＲゲートはいずれも活性化されることとなる。よって、昇圧回路は、以降、正常な起動が可能となる。
【００５７】
また、本発明の昇圧回路においては、通常動作時においてはＰＭＯＳをＮＭＯＳと同様に動作制御するため、誤動作を生じさせたり、消費電流を増加させるようなこともない。また、ＰＭＯＳであれば、ＭＯＳトランジスタの製造時に他のトランジスタと同時に形成することができるので、製造工程が増加することやマスクを増加することも低減できるので、コスト低減も望める。さらに、上述しましたように、活性化信号ＣＮにより昇圧電圧の生成動作を制御することができるので、無駄な動作を低減することが出来、るので、低消費電流が求められる半導体装置に好適である。
【００５８】
また、本発明の昇圧回路を適用した半導体装置であれば、起動時の安定性を確保し、かつ、外部端子にコンデンサを接続することで、ユーザにて所望の昇圧電圧とすることが容易に可能となる。
【００５９】
以上のように、本発明の第１の実施の形態における昇圧回路においては、起動時の安定性を確実に向上させることができるものである。また、デプレション型のトランジスタも用いる必要がないので、消費電流の低減及び製造工程増加によるコストアップも極力低減することが可能である。
【００６０】
次に、本発明の第２の実施の形態における昇圧回路についてを説明する。図５は、本発明の第２の実施の形態における昇圧回路の回路図である。説明簡略化のため、図１と同様な構成には同じ符号を付けている。また、説明を簡略化するため、図１に比べてＮＭＯＳ及びＰＭＯＳをそれぞれ１つずつ削除しているが、同じにしてもよいことは言うまでもない。また、ＮＭＯＳ１４１，１４３，１４５，１４７は図１にけるＮＭＯＳと同様に出力端子Ｖｏｕｔと入力端子Ｖｉｎとの間に直列接続され、ＰＭＯＳ１５１，１５３，１５５，１５７は対応するＮＭＯＳと並列接続されている。
【００６１】
図５において特徴的なのは、選択信号ＳＬ１〜ＳＬ３の高電圧側のレベルシフトをするレベルシフト回路１１１，１２１，１３１が設けられているとともに、ＮＯＲゲート１０３，１１３，１２３が追加されている。また、図１に設けられていたインバータのうち、新たに追加されたＮＯＲゲート１０３，１１３，１２３にて同様な作用を奏するため、一部置き換えられているため、削除された構成となっている。
【００６２】
レベルシフト回路１１１，１２１，１３１はレベルシフト回路１１，２１と同様に、電源電圧レベル（あるいは内部電源電圧レベル）と接地電圧レベルとの間で遷移する選択信号ＳＬ１〜ＳＬ３の高電圧側の電圧レベルを、電源電圧レベル（あるいは内部電源電圧レベル）から昇圧電圧レベルへとレベルシフトするものである。このため、レベルシフト回路１１１，１２１，１３１には出力端子Ｖｏｕｔからの出力電圧が供給されている。
【００６３】
ＮＯＲゲート１０３はレベルシフト回路１１１からの出力信号とＮＯＲゲート１３からの出力信号とが入力されている。ＮＯＲゲート１０３の出力信号はＰＭＯＳ１５３のゲート電極に供給されるとともに、インバータ１０５を介してＮＭＯＳ１４３のゲート電極に供給される。
【００６４】
ＮＯＲゲート１１３はレベルシフト回路１１１，１２１の出力信号とＮＯＲゲート２３の出力信号とが入力されている。ＮＯＲゲート１１３の出力信号はＰＭＯＳ１５５のゲート電極に供給されるとともに、インバータ１１５を介してＮＭＯＳ１４５のゲート電極に供給される。
【００６５】
ＮＯＲゲート１２３はレベルシフト回路１２１，１３１の出力信号とインバータ１０５の出力信号とが入力されている。ＮＯＲゲート１２３の出力信号はＰＭＯＳ１５７のゲート電極に供給されるとともに、インバータ１２５を介してＮＭＯＳ１４７のゲート電極に供給される。
【００６６】
なお、ＮＯＲゲート２３の出力信号は、インバータ１１７とインバータ１１９を介してＮＭＯＳ１４１のゲート電極に供給されるとともに、インバータ１５を介してＰＭＯＳ１５１に供給されている。また、図５における各ＮＯＲゲート及びインバータはいずれも高電圧レベルが出力端子Ｖｏｕｔからの出力電圧に応じたものとなるように、出力端子Ｖｏｕｔからの出力電圧が供給されている。
【００６７】
このように構成された昇圧回路においては、選択信号ＳＬ１〜ＳＬ３によって入力端子Ｖｉｎの入力電圧を供給する位置を任意に変更することができる。
【００６８】
例えば、３倍昇圧したい場合に、端子ＶＣ５と端子ＶＣ４とにそれぞれコンデンサを接続し、入力電圧を端子ＶＣ３に供給することが考えられる。第１の実施の形態においては、図２（ｂ）に示すように、入力端子Ｖｉｎと端子ＶＣ３とを配線にて接続しているが、この配線は他の配線を横切る（例えば、端子ＶＣ４とコンデンサを接続する配線や端子ＶＣ６と出力端子Ｖｏｕｔとを短絡するための配線等）ように配置せねばならない。このため、配線を設けるために、この半導体装置を実装する基板を多層基板にしたり、あるいは迂回させるために基板に余計な面積を必要とし、基板自体が大型化する必要が生ずる。
【００６９】
そこで、図５においては、選択信号によりこれを回路上で実現できるようにした。上記の例の場合、選択信号ＳＬ１をＨレベルとし、選択信号ＳＬ２，ＳＬ３をＬレベルとする。このようにすることで、ＮＯＲゲート１０３，１１３の出力信号の電圧レベルはＬレベルに固定される。また、ＮＯＲゲート１０３の出力信号をインバータ１０５を介して入力されるＮＯＲゲート１２３の出力信号の電圧レベルもＬレベルに固定される。このため、ＮＭＯＳ１４３，１４５，１４７及びＰＭＯＳ１５３，１５５，１５７はいずれも導通状態となるため、入力端子Ｖｉｎからの入力電圧は端子ＶＣ３に伝達されることとなる。なお、ＮＭＯＳ１５３，１５５，１５７を導通状態にする信号（インバータからの信号）は昇圧前においては、電源電圧程度であったとしても、ＰＭＯＳが並列接続されているので、ＮＭＯＳのスレッショルド電圧３段分の低減がなされることなく、初期状態であっても端子ＶＣ３へ入力電圧を与えることができるので、高速な昇圧動作の開始が可能となる。
【００７０】
同様に、選択信号ＳＬ２をＨレベルとし、選択信号ＳＬ１，ＳＬ３をＬレベルとすれば、端子ＶＣ２に入力端子Ｖｉｎの入力電圧を伝達することができる。このため、４倍昇圧時に上記と同様な効果を得ることができる。また、選択信号ＳＬ３をＨレベルとし、選択信号ＳＬ１，ＳＬ２をＬレベルとすれば、端子ＶＣ１に入力端子Ｖｉｎの入力電圧を伝達することができる。このため、５倍昇圧時に上記と同様な効果を得ることができる。
【００７１】
このように、第２の実施の形態における昇圧回路を用いることで、第１の実施の形態と同様な効果が得られるとともに、この昇圧回路を内蔵した半導体装置においては、昇圧レベルを設定して、外付けでのコンデンサ等の接続配線時における複雑さを低減し、容易に所望の昇圧レベルの設定が可能となる。よって、外部での配線が削減できる分、基板を小さくすることができる。
【００７２】
以上、本発明の昇圧回路とこれを内蔵する半導体装置についてを説明したが、本発明の構成は上記実施の形態のものに限定されるものではない。
【００７３】
例えば、第１の実施の形態においては、７倍昇圧まで可能とするものを例として、ＮＭＯＳを５つ直列接続した構成としたが、これに限らず、７倍を超える倍数の昇圧を実現するために、ＮＭＯＳの直列接続数をさらに増やすようにしてもよい。ただし、本発明の効果を得るためには、各ＮＭＯＳに対して並列にＰＭＯＳを設ける必要がある。つまり、本発明の昇圧回路においては、ｎ個（ただし、ｎは１以上の整数）のＮＭＯＳとＰＭＯＳを設けた構成とすることができる。
【００７４】
また、第２の実施の形態においても、昇圧倍数を増加したのに伴い、配線が交差するケースがさらに増加した場合、選択信号を増加して、第２の実施の形態と同様な効果を得られるようにさらに変更可能である。なお、配線を横切るケースが生ずるとすれば、ＮＭＯＳが２以上直列する場合であるため、選択信号の数は直列するＮＭＯＳの数より小さい場合に効果があるものである。
【００７５】
また、本発明においては、正の電圧側へ昇圧させるため、直列接続されたＮＭＯＳと並列にＰＭＯＳを設けるものを示したが、負の電圧側に昇圧（降圧）する場合においては、直列接続されたＰＭＯＳと並列にＮＭＯＳを設けるようにしてもよい。
【００７６】
また、各実施の形態におけるＮＯＲゲートとインバータとの関係も、同様な論理にてＮＭＯＳやＰＭＯＳの導通状態を制御可能であれば、上記実施例のものに限らず、ＯＲゲートやＡＮＤゲートを用いて制御回路を構成してもよい。
【００７７】
このように、本発明の昇圧回路とこれを内蔵する半導体装置は、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。
【００７８】
【発明の効果】
以上のように、本発明によって、消費電流を増加することなく起動時の安定性を向上した昇圧回路を提供することができる。
【００７９】
また、本発明の昇圧回路により、コストアップを極力低減して前記の効果を得ることができる。
【００８０】
また、本発明の昇圧回路を内蔵する半導体装置を用いて、より容易でコストアップを極力低減して任意の昇圧電圧が得られることを可能とする半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明における第１の実施の形態における昇圧回路の回路図である。
【図２】外付けのコンデンサを用いて所望の昇圧電圧を得るための外部端子とコンデンサとの接続を示す図である。
【図３】外付けのコンデンサの充放電を制御するための電圧を供給する電圧供給回路の回路図である。
【図４】駆動信号Ｔ１，Ｔ２及び電圧生成制御信号Ｓ１，Ｓ２の動作時の電圧レベルを示すタイミングチャートである。
【図５】本発明における第２の実施の形態における昇圧回路の回路図である。
【符号の説明】
４１，４３，４５，４７，４９，１４１，１４３，１４５，１４７    Ｎチャネル型ＭＯＳトランジスタ
５１，５３，５５，５７，５９，１５１，１５３，１５５，１５７    Ｐチャネル型ＭＯＳトランジスタ
１３，２３，１０３，１１３，１２３    ＮＯＲゲート
【図１】
0004746205.tif 000002
【図２】
0004746205.tif 000003
【図３】
0004746205.tif 000004
【図４】
0004746205.tif 000005
【図５】
0004746205.tif 000006