(57)【特許請求の範囲】
【請求項１】
ＩＩＩ族窒化物半導体からなる電界効果トランジスタであって、
基板上に形成されたＧａＮからなる電子走行層と、
前記電子走行層上に形成され、該電子走行層とはバンドギャップエネルギーが異なるＡｌｘＧａ１−ｘＮ（０．０１≦ｘ≦０．４）からなり、該電子走行層に到る深さまで形成されたリセス部によって分離した電子供給層と、
前記分離した電子供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、
前記各電子供給層上にわたって前記リセス部内における前記電子走行層の表面を覆うように形成されたゲート絶縁膜と、
前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記電子供給層の層厚は、５．５ｎｍ以上４０ｎｍ以下であり、
前記電子走行層は、アクセプタが添加された下部層と、該下部層上に形成した該下部層とはアクセプタの濃度が異なる上部層とを有し、
前記リセス部は前記下部層に到る深さまで形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記ドレイン電極直下に位置するドレイン側電子供給層は、前記ドレイン電極側から前記ゲート電極側にむかって層厚が薄くなるように形成した３段以下の階段構造を有することを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記ドレイン側電子供給層は、前記ドレイン電極側に位置するドレイン側領域と前記ゲート電極側に位置し該ドレイン側領域よりも層厚が薄いゲート側領域とを有し、前記ドレイン側領域の層厚は、前記電子走行層の界面に形成される２次元電子ガスのシートキャリア濃度が６〜８×１０１２ｃｍ−２となる厚さであり、前記ゲート側領域の層厚は、前記電子走行層の界面に形成される２次元電子ガスのシートキャリア濃度が２〜４×１０１２ｃｍ−２となる厚さであることを特徴とする請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記ドレイン電極直下に位置するドレイン側電子供給層は、前記ドレイン電極側から前記ゲート電極側にむかってＡｌ組成比が段階的に小さくなるように形成した複数の領域を有することを特徴とする請求項１〜３のいずれか一つに記載の電界効果トランジスタ。
【請求項５】
前記電子走行層は、アクセプタとしてＭｇ、Ｂｅ、Ｚｎ、Ｃのいずれかを添加したものであることを特徴とする請求項１〜４のいずれか一つに記載の電界効果トランジスタ。
【請求項６】
前記電子走行層のアクセプタの添加濃度は、１×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下であることを特徴とする請求項１〜５のいずれか一つに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＩＩ族窒化物半導体からなる電界効果トランジスタに関するものである。
【背景技術】
【０００２】
ＩＩＩ族窒化物半導体を用いた電界効果トランジスタとして、ＡｌＧａＮ／ＧａＮ系材料を用いたＨＥＭＴ（High  Electron  Mobility  Transistor）やＧａＮ系材料を用いたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field  Effect  Transistor）が開示されている（たとえば非特許文献１、２、特許文献１参照）。これらのデバイスはＳｉやＧａＡｓ、ＩｎＰなどの他のＩＩＩ族化合物半導体材料を用いた電界効果トランジスタよりも高い絶縁破壊電圧（以下、耐圧と称する）と飽和移動度（以下、単に移動度と称する）とを有しており、さらにノーマリオフ型の動作をするので、パワーデバイスに適している。
【０００３】
【非特許文献１】M.Kuraguchi  et  al.,  “Normally-off  GaN-MISFET  with  well-controlled  threshold  voltage”  International  Workshop  on  Nitride  Semiconductors    2006  (IWN2006),  Oct.  22-27,  2006,  Kyoto,  Japan,  WeED1-4.
【非特許文献２】Huang  W,  Khan  T,  Chow  T  P:  Enhancement-Mode  n-Channel  GaN  MOFETs  on  p  and  n-  GaN/Sapphire  substrates.  In:  18th  International  Symposium  on  Power  Semiconductor  Devices  and  ICs  (ISPSD)  2006  (Italy),  10-1.
【特許文献１】国際公開第２００３／０７１６０７号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＧａＮ系ＭＯＳＦＥＴに関しては，移動度が１６７ｃｍ２／Ｖｓと高いデバイスや耐圧が１０００Ｖに近いデバイスなどが報告されているが、高移動度と高耐圧とを両立した電界効果トランジスタは実現されていないという課題があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、高移動度と高耐圧とを両立したノーマリオフ型の電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、ＩＩＩ族窒化物半導体からなる電界効果トランジスタであって、基板上に形成されたＧａＮからなる電子走行層と、前記電子走行層上に形成され、該電子走行層とはバンドギャップエネルギーが異なるＡｌｘＧａ１−ｘＮ（０．０１≦ｘ≦０．４）からなり、該電子走行層に到る深さまで形成されたリセス部によって分離した電子供給層と、前記分離した各電子供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記各電子供給層上にわたって前記リセス部内における前記電子走行層の表面を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記電子供給層の層厚は、５．５ｎｍ以上４０ｎｍ以下であることを特徴とする。
【０００７】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記電子走行層は、アクセプタとしてＭｇ、Ｂｅ、Ｚｎ、Ｃのいずれかを添加したものであることを特徴とする。
【０００８】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記電子走行層のアクセプタの添加濃度は、１×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下であることを特徴とする。
【０００９】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記電子走行層は、下部層と、該下部層上に形成した該下部層とはアクセプタの濃度が異なる上部層とを有し、前記リセス部は前記下部層に到る深さまで形成されていることを特徴とする。
【００１０】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記ドレイン電極直下に位置するドレイン側電子供給層は、前記ドレイン電極側から前記ゲート電極側にむかって層厚が薄くなるように形成した３段以下の階段構造を有することを特徴とする。
【００１１】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記ドレイン側電子供給層は、前記ドレイン電極側に位置するドレイン側領域と前記ゲート電極側に位置し該ドレイン側領域よりも層厚が薄いゲート側領域とを有し、前記ドレイン側領域の層厚は、前記電子走行層の界面に形成される２次元電子ガスのシートキャリア濃度が６〜８×１０１２ｃｍ−２となる厚さであり、前記ゲート側領域の層厚は、前記電子走行層の界面に形成される２次元電子ガスのシートキャリア濃度が２〜４×１０１２ｃｍ−２となる厚さであることを特徴とする。
【００１２】
また、本発明に係る電界効果トランジスタは、上記の発明において、前記ドレイン電極直下に位置するドレイン側電子供給層は、前記ドレイン電極側から前記ゲート電極側にむかってＡｌ組成比が段階的に小さくなるように形成した複数の領域を有することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、高移動度と高耐圧とを両立したノーマリオフ型の電界効果トランジスタを実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を参照して本発明に係る電界効果トランジスタの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。なお、以下の図面において、同一または対応する要素には同一符号を付している。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。図１に示すように、このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、ＺｒＢ２、Ｓｉなどからなる基板１０１上に、バッファ層１０２を介して形成された、アンドープのＧａＮからなる電子走行層１０３を備えている。バッファ層１０２は、たとえば厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層だけ積層したものである。また、電子走行層１０３は、その厚さが２μｍ程度のものである。
【００１６】
また、ＭＯＳＦＥＴ１００は、電子走行層１０３上に形成された電子供給層１０４、１０５を備えている。これらの電子供給層１０４、１０５は、電子走行層１０３とはバンドギャップエネルギーが異なるＡｌｘＧａ１−ｘＮ（０．０１≦ｘ≦０．４）からなり、いわゆる変調ドープ構造を形成している。ここで、ＡｌｘＧａ１−ｘＮ層の組成範囲を上記範囲とするのは、ＡｌｘＧａ１−ｘＮ層とＧａＮ層とのヘテロ接合面のバンドオフセットを形成することにより、２次元電子ガスを生成するためである。また、これらの電子供給層１０４、１０５は、電子走行層１０３に到る深さまで形成されたリセス部１０６によって分離している。リセス部１０６はその幅がたとえば２μｍ程度であり、電子供給層１０４、１０５の上面からの深さがたとえば６０ｎｍである。
【００１７】
さらに、ＭＯＳＦＥＴ１００は、電子供給層１０４、１０５上に、リセス部１０６を挟んで形成されたソース電極１０７およびドレイン電極１０８を備えている。さらに、ＭＯＳＦＥＴ１００は、電子供給層１０４、１０５上にわたって、リセス部１０６内における電子走行層１０３の表面を覆うように形成された、ＳｉＯ２などからなるゲート絶縁膜１０９を備えるとともに、リセス部１０６においてゲート絶縁膜１０９上に形成されたゲート電極１１０を備えている。なお、ソース電極１０７とドレイン電極１０８間の間隔はたとえば３０μｍ程度である。
【００１８】
ここで、このＭＯＳＦＥＴ１００においては、ドレイン電極１０８の直下に位置する電子供給層１０４は、ドレイン電極１０８側に位置するドレイン側領域１０４ａと、ゲート電極１１０側に位置し、ドレイン側領域１０４ａよりも層厚が薄いゲート側領域１０４ｂとを有する。すなわち、電子供給層１０４は、ドレイン電極１０８側からゲート電極１１０側にむかって層厚が薄くなるように形成した２段の階段構造を有している。なお、ドレイン側領域１０４ａおよびゲート側領域１０４ｂの層厚はいずれも５．５〜４０ｎｍの範囲内にある。電子供給層の層厚を前記５．５〜４０ｎｍの範囲内にすることにより、２次元電子ガスの量を３〜７×１０１２／ｃｍ２にすることができる。また、電子供給層１０５の層厚はドレイン側領域１０４ａとほぼ同じである。
【００１９】
図２は、電子供給層１０４およびその周辺部の構造について説明する説明図である。図２に示すように、ドレイン側領域１０４ａの厚さはｔ２、長さはＬ２である。また、ゲート側領域１０４ｂの厚さはｔ１、長さはＬ１である。また、電子走行層１０３の電子供給層１０４との界面近傍には、電子走行層１０３を構成するＧａＮと電子供給層１０４を構成するＡｌｘＧａ１−ｘＮとのバンドギャップエネルギーの差異により、ドレイン側領域１０４ａ、ゲート側領域１０４ｂそれぞれの直下に高移動度の２次元電子ガス１０３ａ、１０３ｂが発生している。２次元電子ガス１０３ａ、１０３ｂの濃度は、それぞれＮｓ１、Ｎｓ２である。
【００２０】
つぎに、ＭＯＳＦＥＴ１００にドレイン電圧を印加した場合の空乏層の変化について説明する。図３は、ＭＯＳＦＥＴ１００にドレイン電圧を印加した場合の空乏層の変化の説明図である。なお、図３においては、電子供給層１０４およびその周辺部の構造と、電子走行層１０３と電子供給層１０４との界面近傍の伝導帯のポテンシャルＥｃとが示されている。
【００２１】
はじめに、ドレイン側領域１０４ａにおける空乏層の変化について説明する。まず、ゲート電圧およびドレイン電圧が０Ｖの場合、電子走行層１０３とドレイン側領域１０４ａとの界面に三角ポテンシャルＰ１が形成されている。この状態でゲート電圧を０Ｖとしたままドレイン電圧を印加し、電圧を増加していくと、ドレイン側領域１０４ａ側の電位が高くなるため伝導帯のポテンシャルが下がる。その結果、矢印Ａｒ１が示すように電子走行層１０３において伝導帯のポテンシャルが上がるため、界面近傍の２次元電子ガスがピンチオフして電子が無くなり、矢印Ａｒ２が示すように空乏層がゲート側にむかって伸びる。
【００２２】
つぎに、ゲート側領域１０４ｂにおける空乏層の変化について説明する。まず、ゲート電圧およびドレイン電圧が０Ｖの場合、ゲート電極１１０とゲート絶縁膜１０９と電子走行層１０３とが形成するＭＯＳ構造において蓄積モードとなっている。この状態でゲート電圧を０Ｖとしたままドレイン電圧を印加し、電圧を増加していくと、電子走行層１０３側の電位が高くなるため、矢印Ａｒ３が示すように伝導帯のポテンシャルが下がる。その結果、矢印Ａｒ４が示すように空乏層がドレイン側にむかって伸びる。
【００２３】
すなわち、このＭＯＳＦＥＴ１００においては、電子走行層１０３と電子供給層１０４との界面においてドレイン側とゲート側とから空乏層が伸びるため、高耐圧が実現される。最近の結果では、ゲートとドレイン間の長さを調整して、１００Ｖ／μｍが実現している。それとともに、２次元電子ガスをキャリアとして利用しているので、１０００ｃｍ２／Ｖｓ以上の高移動度も実現される。また、電子走行層１０３がアンドープのＧａＮであるため、ノーマリオフ型動作も実現される。
【００２４】
さらに、このＭＯＳＦＥＴ１００においては、ゲート側領域１０４ｂの層厚がドレイン側領域１０４ａの層厚よりも薄いため、これらの直下の２次元電子ガス１０３ａ、１０３ｂの濃度については、Ｎｓ１＜Ｎｓ２となっている。その結果、２−ｚｏｎｅのリサーフ（REduced  SURface  Field、ＲＥＳＵＲＦ）領域が形成され、ドレイン側領域１０４ａにおいては２次元電子ガスのピンチオフが促進され、同時にゲート側領域１０４ｂにおいては空乏層の伸びが促進されるようなＮｓ１、Ｎｓ２とすることできるので、より高耐圧のＭＯＳＦＥＴとなる。
【００２５】
なお、２次元電子ガス１０３ａ、１０３ｂの濃度Ｎｓ１、Ｎｓ２については、Ｎｓ１＜Ｎｓ２であれば高耐圧化を実現できるが、シートキャリア濃度としてＮｓ１を２〜４×１０１２ｃｍ−２、特には約３×１０１２ｃｍ−２、Ｎｓ２を６〜８×１０１２ｃｍ−２、特には約７．５×１０１２ｃｍ−２とすることが、高耐圧を実現する上では好ましい。また、ゲート側領域１０４ｂの長さＬ１、ドレイン側領域１０４ａの長さＬ２については、それぞれＬ１＝１２μｍ、Ｌ２＝８μｍとすることが、高耐圧を実現する上では好ましい。
【００２６】
上記の濃度Ｎｓ１、Ｎｓ２については、電子供給層１０４の層厚およびこれを構成するＡｌｘＧａ１−ｘＮのＡｌ組成比ｘを適宜することで実現できる。図４は、異なるＡｌ組成比を有する電子供給層１０４の層厚と２次元電子ガスのシートキャリア濃度との関係を示す図である。なお、範囲Ｒ２、Ｒ１は、それぞれ濃度Ｎｓ２、Ｎｓ１の好ましい範囲を示す。図２に示すように、シートキャリア濃度は主に電子供給層１０４の層厚に依存する。そして、たとえばＡｌ組成比ｘが０．２の場合は、ゲート側領域１０４ｂの厚さｔ１を７．５〜８．８ｎｍ、ドレイン側領域１０４ａの厚さｔ２を１１.０〜１６.０ｎｍとすれば、上記濃度Ｎｓ１、Ｎｓ２の好ましい値を実現できる。
【００２７】
つぎに、このＭＯＳＦＥＴ１００の製造方法について説明する。図５〜７は、ＭＯＳＦＥＴ１００の製造方法の一例を説明する説明図である。なお、以下では、半導体層を成長させる方法として有機金属気相成長（ＭＯＣＶＤ）法を用いた場合について説明するが、特に限定はされない。すなわち、たとえばハライド気相エピタキシ（ＨＶＰＥ）法や分子線エピタキシ（ＭＢＥ）法を用いてもよい。
【００２８】
はじめに、図５に示すように、たとえば（１１１）面を主表面とするＳｉからなる基板１０１上に、バッファ層１０２、電子走行層１０３を順次エピタキシャル成長させる。さらに、電子供給層１０４、１０５を形成すべく、電子走行層１０３上にＡｌ組成比がたとえば０．２のＡｌＧａＮ層１１１を、ドレイン側領域１０４ａの層厚に対応するたとえば３０ｎｍの厚さだけエピタキシャル成長させる。なお、ＡｌＧａＮ層１１１を成長させる際には、ｎ型の不純物としてたとえばシランを用いてＳｉを１×１０１７ｃｍ−３程度の濃度で添加する。つぎに、ＡｌＧａＮ層１１１の表面にフォトレジストを塗布し、フォトリソグラフィ工程を用いて素子分離用のパターンを形成した後、反応イオンエッチング（ＲＩＥ）法等のドライエッチング法を用いて、深さ２００ｎｍ程度の素子分離用の溝（不図示）を形成する。その後、アセトンによりフォトレジストを除去する。
【００２９】
つぎに、図６に示すように、たとえばプラズマ化学気相成長（ＰＥＣＶＤ）法を用いて、ＡｌＧａＮ層１１１上に、ＳｉＯ２からなるマスク層１１２を厚さ３００ｎｍで形成し、フォトリソグラフィ工程を用いてパターニングを行い、フッ酸系水溶液を用いてゲート側領域１０４ｂを形成すべき領域に開口部１１２ａを形成する。その後、ドライエッチング装置を用いて、ＡｌＧａＮ層１１１を開口部１１２ａにおいて深さ２０ｎｍだけエッチングし、ゲート側領域１０４ｂに対応する薄層部１１１ａを形成する。その後、フッ酸系水溶液を用いてマスク層１１２を除去する。
【００３０】
つぎに、図７に示すように、たとえばＰＥＣＶＤ法を用いて、全面にＳｉＯ２からなるマスク層１１３を厚さ３００ｎｍで形成し、フォトリソグラフィ工程を用いてパターニングを行い、フッ酸系水溶液を用いてリセス部１０６を形成すべき領域に開口部１１３ａを形成する。その後、ドライエッチング装置を用いて、ＡｌＧａＮ層１１１および電子走行層１０３を開口部１１３ａにおいて深さ６０ｎｍだけエッチングし、リセス部１０６を形成する。このリセス部の形成により、ＡｌＧａＮ層１１１は分離し、電子供給層１０４、１０５が形成される。その後、フッ酸系水溶液を用いてマスク層１１３を除去する。
【００３１】
つぎに、ＰＥＣＶＤ法を用いて、電子供給層１０４、１０５上にわたって、リセス部１０６内における電子走行層１０３の表面を覆うように、ＳｉＯ２からなる厚さ６０ｎｍのゲート絶縁膜１０９を形成する。つぎに、ゲート絶縁膜１０９の一部をフッ酸系水溶液を用いて除去し、リフトオフ法を用いて電子供給層１０４、１０５上にそれぞれドレイン電極１０８、ソース電極１０７を形成する。なお、ドレイン電極１０８、ソース電極１０７は、電子供給層１０４、１０５とオーミック接触するものとし、たとえば厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、電極とすべき金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極１０７、ドレイン電極１０８を形成後、６００℃、１０分のアニールを行なう。
【００３２】
つぎに、低圧化学気相成長（ＬＰＣＶＤ）やスパッタ法などを用いてポリシリコン（ｐｏｌｙ−Ｓｉ）を全面に形成する。つぎに、ＰＯＣｌ３ガスが封入された熱拡散炉を用いて、９００℃の熱処理を２０分間行い、熱拡散法によりｐｏｌｙ−ＳｉにＰをドーピングする。なお、ドーピング源として、Ｐを蒸着させてものを用いても良い。つぎに、ｐｏｌｙ−Ｓｉにフォトリソグラフィ工程を施し、ゲート電極１１０を形成し、図１に示すＭＯＳＦＥＴ１００が完成する。なお、ゲート電極１１０は、Ａｕ、Ｐｔ、Ｎｉなどからなるものをリフトオフ法などを用いて形成してよい。
【００３３】
以上説明したように、本実施の形態１に係るＭＯＳＦＥＴ１００は、高移動度と高耐圧とを両立したノーマリオフ型のＭＯＳＦＥＴとなる。
【００３４】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。本実施の形態２に係るＭＯＳＦＥＴは、電子走行層が下部層と上部層とを有し、それぞれに異なる濃度のＭｇが添加されている。
【００３５】
図８は、本実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ２００は、実施の形態１に係るＭＯＳＦＥＴ１００において、電子走行層１０３を下部層２０３ａ、上部層２０３ｂ、２０３ｃからなるものに置き換え、さらに対応する要素をそれぞれリセス部２０６、ゲート絶縁膜２０９に置き換えた構造をしている。リセス部２０６は下部層２０３ａに到る深さまで形成されている。また、ゲート絶縁膜２０９はリセス部２０６内における下部層２０３ａの表面を覆うように形成されている。
【００３６】
下部層２０３ａ、上部層２０３ｂ、２０３ｃは、それぞれｐ型のドーパントであるＭｇが異なる濃度で添加されたｐ−ＧａＮからなり、その層厚は下部層２０３ａが５００ｎｍ、上部層２０３ｂ、２０３ｃが５０ｎｍ程度である。
【００３７】
このＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様の構成により、高移動度と高耐圧とを両立するものである。さらに、このＭＯＳＦＥＴ２００は、下部層２０３ａ、上部層２０３ｂ、２０３ｃが、Ｍｇの添加濃度が異なるｐ−ＧａＮからなることによって、ノーマリオフ型動作を実現するとともに、所望の２次元電子ガス濃度をより高精度かつ容易に実現でき、さらにしきい値電圧が高いものとなる。ここで、ドーパントとして、Ｍｇを採用したのは、Ｍｇの場合はアクセプタレベルがＢｅを除く他のＩＩ族元素に比べて浅く、またＩＩ族元素の中で最も活性化しやすいためである。
【００３８】
以下、具体的に説明する。上述したように、ＭＯＳＦＥＴ１００においては、Ａｌ組成比ｘが０．２の場合において、ゲート側領域１０４ｂの厚さｔ１を７．５〜８．８ｎｍ、ドレイン側領域１０４ａの厚さｔ２を１１．０〜１６．０ｎｍとすれば、上記濃度Ｎｓ１、Ｎｓ２の好ましい値を実現できる。しかしながら、ドライエッチングを用いてゲート側領域１０４ｂを所望の層厚にする場合、エッチング深さの厳密な管理が必要となる。
【００３９】
これに対して、ＭＯＳＦＥＴ２００においては、上部層２０３ｂ、２０３ｃが、Ｍｇが添加されたｐ−ＧａＮからなることによって、所望の濃度Ｎｓ１、Ｎｓ２を実現できるゲート側領域１０４ｂおよびドレイン側領域１０４ａの層厚のトレランスを大きくすることができる。
【００４０】
すなわち、電子供給層と電子走行層とがＡｌＧａＮ／ＧａＮ構造を有するにおいては、式（１）で表される電荷中性条件が成立している。
ρ＋＋ＮＤ＋＝ρ−＋Ｎ２Ｄ−   ・・・  （１）
ただし、式（１）において、ρ＋、ρ−はそれぞれ正、負のピエゾ分極によって発現する電荷であり、ＮＤ＋はＡｌＧａＮ層のドナー濃度であり、Ｎ２Ｄ−は２次元電子ガスの濃度である。式（１）においては左辺がＡｌＧａＮ層側の電荷、右辺がＧａＮ層側の電荷であり、界面で境界条件が成り立つように、電荷中性条件が保たれている。
【００４１】
つぎに、ＧａＮ層にＭｇを添加した場合、電荷中性条件は式（２）で表される。
ρ＋＋ＮＤ＋＝ρ−＋Ｎ２Ｄ−＋ＮＡ−  ・・・  （２）
ただし，ＮＡ−はＭｇによるアクセプタイオン濃度である。式（１）、（２）において、ρ＋、ＮＤ＋、ρ−は同じ値である。したがって、Ｍｇの添加によりＮＡ−が増えるため、Ｎ２Ｄ−が減少する。
【００４２】
図９は、電子走行層がアンドープあるいはＭｇを含むＧａＮである場合の電子供給層の層厚と２次元電子ガスのシートキャリア濃度との関係を示す図である。なお、図９において電子供給層のＡｌ組成比ｘは０．３５である。また、図９において、曲線Ｃ１は電子走行層がアンドープのＧａＮの場合であり、曲線Ｃ２、Ｃ３は電子走行層がＭｇを含むＧａＮであり、層厚がそれぞれ１μｍ、２μｍの場合を示している。また、図９においては、Ｍｇは電子走行層にほぼ一様の濃度で添加されており、アクセプタイオン濃度は１．５×１０１６ｃｍ−３になっている。図９に示すように、電子走行層がＭｇを含む場合は、アンドープの場合に比べてシートキャリア濃度が全体的に減少するとともに、層厚の変動に対する濃度の変動も緩やかになっている。したがって、電子走行層がＭｇを含むものであれば、電子供給層の層厚の製造誤差等の誤差に対するシートキャリア濃度の変動が小さくなるため、電子供給層の厚さのトレランスが大きくなり、エッチング等による作製が容易になる。また電子走行層の層厚やＭｇの添加濃度によってシートキャリア濃度の大きさや濃度変化率も調整することができる。その結果、所望の２次元電子ガス濃度をより高精度かつ容易に実現できることとなる。
【００４３】
例えば、Ａｌ組成０．３５（Ａｌ：３５％）の場合のノンドープの曲線Ｃ１と電子走行層の膜厚が２μｍでアクセプタ濃度が１×１０１７／ｃｍ３になるようにＭｇをドーピングした曲線Ｃ３とを比較すると、シートキャリア濃度として２〜４×１０１２ｃｍ−２を実現したい場合、曲線Ｃ１の場合は電子供給層の層厚を６．５〜７．５ｎｍにする必要があるが、曲線Ｃ３の場合は電子供給層の層厚を８．５〜１２．０ｎｍにすればよい。
【００４４】
また、電子走行層がＭｇを含むＧａＮの場合、Ｍｇの添加濃度（アクセプタ濃度）とＭｇによるアクセプタイオン濃度は所定の関係にある。一方、ＭＯＳＦＥＴのしきい値電圧はＭｇによるアクセプタイオン濃度であるＮＡ−によって一意的に決まる。したがって、Ｍｇのアクセプタ濃度の調整によってしきい値電圧を変化させることができる。図１０は、アクセプタイオン濃度およびしきい値電圧のアクセプタ濃度依存性を示す図である。なお、横軸がアクセプタ濃度ＮＡを示し、左縦軸がアクセプタイオン濃度ＮＡ−を示し、右縦軸がしきい値電圧Ｖｔｈを示している。また、図１０においては、ゲート絶縁膜の膜厚を５０ｎｍ、ゲート電極の仕事関数を４．１ｅＶ、Ｍｇのアクセプタレベルを２００ｍｅＶ、温度を３００Ｋとして計算している。図１０に示すように、アクセプタ濃度を１×１０１７ｃｍ−３とし、アクセプタイオン濃度を１．５×１０１６ｃｍ−３とすれば、パワーデバイスとして用いる際に要求されるしきい値電圧である＋３Ｖを実現できる。ちなみに、従来のＡｌＧａＮ／ＧａＮ系ＨＥＭＴの場合はしきい値電圧が＋１Ｖ程度と小さいが、本実施の形態２によればこれよりも大幅に高いしきい値電圧を実現できる。
【００４５】
なお、本実施の形態２に係るＭＯＳＦＥＴ２００においては、しきい値電圧は下部層２０３ａにおけるＭｇによるアクセプタイオン濃度によって決定される。一方、２次元電子ガスのシートキャリア濃度に影響するのは上部層２０３ｂ、２０３ｃにおけるＭｇによるアクセプタイオン濃度である。したがって、このＭＯＳＦＥＴ２００においては、下部層２０３ａと上部層２０３ｂ、２０３ｃとにおけるＭｇの添加濃度をそれぞれ独立に最適化することによって、耐圧としきい値電圧とを独立に所望の値に制御することができる。なお、耐圧としきい値電圧との観点から、下部層２０３ａと上部層２０３ｂとのＭｇの添加濃度は、しきい値電圧を３〜５Ｖにする場合には、いずれも１×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下であることが好ましい。
【００４６】
本実施の形態２に係るＭＯＳＦＥＴ２００は、上述したＭＯＳＦＥＴ１００の製造方法と同様の方法で製造できる。なお、Ｍｇの添加にはたとえばビスシクロペンタディエニルマグネシウム（Ｃｐ２Ｍｇ）を用いる。
【００４７】
また、本実施の形態２に係るＭＯＳＦＥＴ２００では、下部層２０３ａと上部層２０３ｂ、２０３ｃとにおけるＭｇの添加濃度を異なるものとしたが、同一の濃度としても電子供給層の厚さのトレランスが大きくなる効果を得られる。
【００４８】
また、上記実施の形態１、２では、電子供給層１０４は２段の階段構造を有しているが、３段の階段構造としてもよい。２〜３段の階段構造であれば、その作製も容易である。
【００４９】
（実施の形態３）
つぎに、本発明の実施の形態３について説明する。図１１は、本実施の形態３に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ３００は、実施の形態２に係るＭＯＳＦＥＴ２００において、対応する要素をそれぞれ電子供給層３０４、３０５、リセス部３０６、ゲート絶縁膜３０９、ゲート電極３１０に置き換えた構造をしている。
【００５０】
電子供給層３０４は、ＡｌｘＧａ１−ｘＮからなり、ドレイン電極１０８側に位置するドレイン側領域３０４ａとゲート電極３１０側に位置するゲート側領域３０４ｂとを有している。また、電子供給層３０５はＡｌｘＧａ１−ｘＮからなる。また、リセス部３０６は下部層２０３ａに到る深さまで形成されている。また、ゲート絶縁膜３０９は電子供給層３０４、３０５上にわたって、リセス部３０６内における下部層２０３ａの表面を覆うように形成されている。ここで、ドレイン側領域３０４ａとゲート側領域３０４ｂとはほぼ同じ層厚であるが、ゲート側領域３０４ｂのＡｌ組成比はドレイン側領域３０４ａのＡｌ組成比よりも小さい。その結果、ＭＯＳＦＥＴ１００、２００と同様に、２−ｚｏｎｅのＲＥＳＵＲＦ領域が形成されるため、高移動度であるとともに、より高耐圧のＭＯＳＦＥＴとなる。なお、ドレイン側領域３０４ａとゲート側領域３０４ｂのＡｌ組成比については、たとえばそれぞれ０．４、０．２であるが、０．０１〜０．４の範囲内であれば特に限定はされない。また、電子供給層３０５の層厚と組成比とはドレイン側領域３０４ａと同じものとするが、特に限定されない。
【００５１】
本実施の形態３に係るＭＯＳＦＥＴ３００は、上述したＭＯＳＦＥＴ１００の製造方法と同様の方法で製造できる。なお、電子供給層３０４を形成するには、たとえば再成長法を用いることができる。
【００５２】
なお、実施の形態３に係るＭＯＳＦＥＴ３００は、電子供給層３０４が２つの領域を有しているが、ドレイン電極側からゲート電極側にむかってＡｌ組成比が段階的に小さくなるように形成した２以上の領域を有する電子供給層としてもよい。なお、領域の数については、２〜３であればその作製も容易である。
【００５３】
（実施の形態４）
つぎに、本発明の実施の形態４について説明する。図１２は、本実施の形態４に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ４００は、実施の形態３に係るＭＯＳＦＥＴ３００において、対応する要素をそれぞれ電子供給層４０４、４０５に置き換えた構造をしている。
【００５４】
電子供給層４０４、４０５は、いずれもＡｌｘＧａ１−ｘＮ（０．０１≦ｘ≦０．４）からなり、５．５〜４０ｎｍの範囲内の同一の層厚を有している。このＭＯＳＦＥＴ４００においては、ＭＯＳＦＥＴ１００〜３００とは異なり、１−ｚｏｎｅのＲＥＳＵＲＦ領域が形成されている。そして、このＭＯＳＦＥＴ４００においても、上部層２０３ｂと電子供給層４０４との界面においてドレイン側とゲート側とから空乏層が伸びるため、高耐圧が実現される。それとともに、２次元電子ガスをキャリアとして利用しているので、１０００ｃｍ２／Ｖｓ以上の高移動度も実現される。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１に係るＭＯＳＦＥＴの模式的な断面図である。
【図２】図１に示す電子供給層およびその周辺部の構造について説明する説明図である。
【図３】図１に示すＭＯＳＦＥＴにドレイン電圧を印加した場合の空乏層の変化の説明図である。
【図４】異なるＡｌ組成比を有する電子供給層の層厚と２次元電子ガスのシートキャリア濃度との関係を示す図である。
【図５】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する説明図である。
【図６】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する説明図である。
【図７】図１に示すＭＯＳＦＥＴの製造方法の一例を説明する説明図である。
【図８】本発明の実施の形態２に係るＭＯＳＦＥＴの模式的な断面図である。
【図９】電子走行層がアンドープあるいはＭｇを含むＧａＮである場合の電子供給層の層厚と２次元電子ガスのシートキャリア濃度との関係を示す図である。
【図１０】アクセプタイオン濃度およびしきい値電圧のアクセプタ濃度依存性を示す図である。
【図１１】本発明の実施の形態３に係るＭＯＳＦＥＴの模式的な断面図である。
【図１２】本発明の実施の形態４に係るＭＯＳＦＥＴの模式的な断面図である。
【符号の説明】
【００５６】
１００〜４００  ＭＯＳＦＥＴ
１０１  基板
１０２  バッファ層
１０３  電子走行層
１０３ａ、１０３ｂ  ２次元電子ガス
１０４、１０５、３０４、３０５、４０４、４０５  電子供給層
１０４ａ、３０４ａ  ドレイン側領域
１０４ｂ、３０４ｂ  ゲート側領域
１０６〜３０６  リセス部
１０７  ソース電極
１０８  ドレイン電極
１０９〜３０９  ゲート絶縁膜
１１０〜３１０  ゲート電極
１１１  ＡｌＧａＮ層
１１１ａ  薄層部
１１２、１１３  マスク層
１１２ａ、１１３ａ  開口部
２０３ａ  下部層
２０３ｂ、２０３ｃ  上部層
Ａｒ１〜Ａｒ４  矢印
Ｃ１〜Ｃ３  曲線
Ｐ１、Ｐ２  三角ポテンシャル
Ｒ１、Ｒ２  範囲
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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