(57)【特許請求の範囲】
【請求項１】
ダイナミック型のメモリセルを含む内部回路と、
電源線に接続され、該電源線に供給される電荷の一部を蓄える安定化容量と、
前記内部回路と前記電源線との間に配置され、前記メモリセルのリフレッシュ動作を禁止することによって前記メモリセルがデータを保持しない低消費電力モード中にオフし、通常動作モード中にオンする第１スイッチと、
前記内部回路と接地線との間に配置され、前記低消費電力モード中にオンし、前記通常動作モード中にオフする第２スイッチと、
を備え、
前記低消費電力モードに移行するためのコマンド信号を外部から受けたときに、前記電源線と前記安定化容量との接続を維持するとともに、チップを前記低消費電力モードに移行させることを特徴とする半導体記憶装置。
【請求項２】
ダイナミック型のメモリセルを含む内部回路と、
電源線に接続され、該電源線に供給される電荷の一部を蓄える安定化容量と、
前記内部回路と前記電源線との間に配置され、前記メモリセルのリフレッシュ動作を禁止することによって前記メモリセルがデータを保持しない低消費電力モード中にオフし、通常動作モード中にオンする第１スイッチと、
前記内部回路と接地線との間に配置され、前記低消費電力モード中にオンし、前記通常動作モード中にオフする第２スイッチとを備え、
前記低消費電力モードに移行するためのコマンド信号を外部から受けたときに、前記電源線と前記安定化容量との接続を維持するとともに、チップを前記低消費電力モードに移行させることを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力モードを有する半導体記憶装置に関する。
【背景技術】
【０００２】
近時、携帯電話は、単に音声により会話をする機能だけでなく、文字データあるいは画像データを伝送する機能を有するようになってきている。さらに、携帯電話は、今後インターネットサービスが多様化することで一種の情報端末（携帯型のパーソナルコンピュータ）になると予想されている。このように、携帯電話で扱うデータの情報量は、大幅に増加する傾向にある。従来、携帯電話は、4Mビット程度の記憶容量を有するSRAMをワークメモリに使用している。ワークメモリは、携帯電話の動作中に必要なデータを保持するためのメモリである。今後、ワークメモリの記憶容量が不足することは明らかである。
【０００３】
また、携帯電話の通信速度は、向上する傾向にある。携帯電話の大きさが小さくなることで、内蔵するバッテリーも小さくなる傾向にある。したがって、携帯電話で使用されるワークメモリは、高速、低消費電力、大容量でなければならない。また、価格競争の激しい携帯電話では、部品コストを極力低減する必要がある。このため、ワークメモリは、低価格でなければならない。
【０００４】
従来よりワークメモリに使用されているSRAMは、DRAMに比べてビット単価が高い。また、生産数量が少ないためその価格が下がりにくい。さらに、記憶容量の大きい製品（例えば、64Mビット）は、開発されていない。
【特許文献１】特開平７−１６９２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような中、SRAMに代わり、フラッシュメモリあるいはDRAMを携帯電話のワークメモリに使用することが検討されている。
【０００６】
フラッシュメモリは、スタンバイ時の消費電力が数μWと少ない。一方、データの書き込み動作には、数μsから数十μsが必要である。このため、携帯電話のワークメモリにフラッシュメモリを使用した場合、大量のデータを高速に送受信することは困難である。また、フラッシュメモリは、書き込み動作をセクタ単位で行うため、例えば、動画像のデータのように、画像データを少しずつ書き換えていく用途には不向きである。
【０００７】
これに対して、DRAMは、読み出し動作および書き込み動作とも数十nsで実行できる。動画像のデータも容易に扱うことができる。一方、スタンバイ時の消費電力がフラッシュメモリに比べ大きい。現状のDRAMでは待機時の消費電力は、書き込まれたデータを保持するセルフリフレッシュモード時で約１mW、書き込まれたデータの保持が不要なスタンバイモード時で約300μWである。
【０００８】
スタンバイモード時の消費電力をフラッシュメモリ程度に低減できれば、携帯電話のワークメモリに使用可能となるが、そのような、回路技術は提案されていない。
【０００９】
なお、DRAMの消費電力は、DRAMへの電源の供給を停止することでゼロすることが可能である。しかしながら、DRAMのアドレス端子、データ端子等は、回路基板上の配線パターンを介して他の電子部品の端子にも接続されているため、DRAMへの電源の供給を停止するには、携帯電話の大幅なシステム変更（回路基板のパターン変更、再レイアウト等）が必要になる。
【００１０】
さらに、スタンバイモード時に電源の供給を停止し、内部回路を停止した後、内部回路を誤動作させることなくスタンバイモードから解除する技術は提案されていない。
【００１１】
また、内部回路で使用する内部電圧をデバイスの内部で生成している場合、スタンバイモード（低消費電力モード）から解除する際に、内部電圧を所定の電圧に迅速に復帰させなくてはならない。しかし、このような技術は、提案されていない。
【００１３】
本発明の目的は、スタンバイ時の消費電流を従来に比べ大幅に低減できる半導体記憶装置およびその制御方法を提供することにある。
【００１４】
本発明の別の目的は、外部からの制御信号により、チップを容易に低消費電力モードにすることにある。
【００１５】
本発明の別の目的は、低消費電力モード時に、内部回路の貫通電流（リークパス）を防止することにある。
【００１７】
本発明の別の目的は、コマンド入力により、チップを容易に低消費電力モードにすることにある。
【００１９】
本発明の別の目的は、低消費電力モードからの復帰を高速に行うことにある。
【課題を解決するための手段】
【００２１】
本発明では、外部電圧供給回路は、低消費電力モード時に電源電圧を内部電圧として内部回路に供給する。このため、内部電圧発生回路の非活性化時に、各内部回路の電源端子には、所定の電源電圧が供給される。この結果、内部回路の各要素は、所定の状態に固定され、リークパスの発生が防止される。すなわち、貫通電流が流れることが防止される。
【００３１】
本発明では、電源線に接続された安定化容量は、電源線に供給される電荷の一部を蓄える。半導体記憶装置は、制御信号を外部から受けたときに、電源線と安定化容量との接続を維持するとともに、電源線と内部回路との接続を遮断し、低消費電力モードに移行する。このため、低消費電力モード中に内部回路の消費電力をゼロにできる。低消費電力モードの解除後、電源線と内部回路とを接続したときに、安定化容量に蓄えられた電荷に対応する電圧が、電源線を介して内部回路に与えられる。この結果、内部回路は、低消費電力モードの解除後すぐに動作できる。
【発明の効果】
【００４０】
本発明では、低消費電力モード中に内部回路の消費電力をゼロにでき、かつ低消費電力モードの解除後すぐに内部回路を動作できる。本発明では、低消費電力モード中に、内部電圧検出回路の消費電流を低下させることができ、消費電力を低減できる。
【００４１】
本発明では、低消費電力モード中に、内部電圧のレベルが下がり、この結果、内部回路のトランジスタ等のリーク電流を下げることができ、消費電力を低減できる。本発明では、外部からの制御信号によりチップを容易に低消費電力モードにできる。低消費電力モードには、内部電圧発生回路が停止するためは、消費電力を大幅に低減できる。本発明では、コマンド入力により、チップを低消費電力モードに移行できる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施形態を図面を用いて説明する。
【００４３】
図１は、本発明に関連する半導体記憶装置の状態遷移図を示している。まず、半導体記憶装置は、パワーオンにより、アイドルモードになる。そして、アイドルモード中に読み出しコマンドまたは書き込みコマンドを受け付けると、動作モードに移行し、読み出し動作または書き込み動作が実行される。読み出し動作または書き込み動作の実行後は、自動的にアイドルモードに戻る。また、アイドルモード中にセルフリフレッシュコマンドを受け付けると、セルフリフレッシュモードに移行し、セルフリフレッシュを実行する。ここで、セルフリフレッシュモードでは、リフレッシュアドレスが自動で発生され、メモリセルのリフレッシュ動作が順次に実行される。
【００４４】
また、半導体記憶装置は、アイドルモード中に所定の信号の状態を検出して低消費電力モードに移行する。後述する第１の実施形態では、チップイネーブル信号CE2を受けて低消費電力モードに移行する。すなわち、チップイネーブル信号CE2は、所定の内部回路を非活性化するリセット機能とともに、チップを低消費電力モードに移行する機能を有している。第２の実施形態では、チップイネーブル信号/CE1、CE2によるコマンド入力を受けて、低消費電力モードに移行する。第３の実施形態では、専用の低消費電力モード信号/LPを受けて、低消費電力モードに移行する。半導体記憶装置は、低消費電力モード中に所定の信号の状態を検出して低消費電力モードを解除する。
【００４５】
図２は、本発明に関連する半導体記憶装置の基本原理を示している。半導体記憶装置は、エントリ回路１、内部電圧発生回路２、外部電圧供給回路３、および内部回路４を有している。
【００４６】
内部電圧発生回路２は、パワーオン後の各モードにおいて、内部電圧を発生し、この内部電圧を内部回路４に供給している。エントリ回路１は、制御信号を受け、制御信号の所定の状態を検出したときに、内部電圧発生回路２を非活性化する。内部電圧発生回路２の非活性化により、内部電圧の発生は停止される。同時に、エントリ回路１は、外部電圧供給回路３を活性化する。外部電圧供給回路３は、電源電圧を内部電圧として内部回路に供給する。そして、半導体記憶装置は、低消費電力モードに移行する。
【００４７】
図３は、本発明に関連する半導体記憶装置、その動作方法、その制御方法、メモリシステムおよびメモリの制御方法の第１の実施形態を示している。この実施形態の半導体記憶装置は、p形シリコン基板上にCMOSプロセス技術を使用して、DRAMとして形成されている。
【００４８】
DRAMは、VII起動回路１０、VDD起動回路１２、ローパワーエントリ回路１４、コマンドデコーダ１６、内部電圧発生回路１８、およびチップ本体２０を備えている。内部電圧発生回路１８は、ローパスフィルタ２２、参照電圧発生回路２４、VDD供給回路２６、昇圧回路２８、プリチャージ電圧発生回路３０、内部電源電圧発生回路３２、基板電圧発生回路３４、およびVSS供給回路３６を有している。チップ本体２０は、メモリコア３８および周辺回路４０を有している。ここで、ローパワーエントリ回路１４は、図２に示したエントリ回路１に対応し、VDD供給回路２６およびVSS供給回路３６は、図２に示した外部電圧供給回路３に対応している。
【００４９】
DRAMには、外部から電源電圧VDD（例えば2.5V）、接地電圧VSS、制御信号であるチップイネーブル信号/CE1、CE2、および複数のアドレス信号AD、データ入出力信号DQ、他の制御信号CNが供給されている。このDRAMは、アドレスマルチプレクス方式を採用していないため、アドレス信号ADは、読み出し動作毎および書き込み動作毎に一度に供給される。電源電圧VDDおよび接地電圧VSSは、メモリコア３８の一部の回路を除いて、ほとんどの回路に供給されている。なお、信号名の頭に“/”が付く信号は、負論理の信号である。また、以降の説明では、“アドレス信号AD”を“AD信号”のように、信号名を略して称する場合がある。
【００５０】
/CE1信号は、読み出し動作および書き込み動作等を実行するときに低レベルにされ、DRAMを活性化する信号である。CE2信号は、リセット信号として機能し、低レベルの時にチップ本体２０の所定の内部回路を非活性化する信号である。
【００５１】
VII起動回路１０は、内部電源電圧VIIおよび接地電圧VSSを受け、起動信号STTVIIをチップ本体２０に出力している。VII起動回路１０は、パワーオン後に内部電源電圧VIIが所定の電圧になるまでチップ本体２０をリセットしその誤動作を防止するための回路である。VDD起動回路１２は、電源電圧VDDおよび接地電圧VSSを受け、起動信号STTCRXを出力している。VDD起動回路１２は、パワーオン後に電源電圧VDDが所定の電圧になるまでローパワーエントリ回路１４を非活性化し、その誤動作を防止するための回路である。
【００５２】
ローパワーエントリ回路１４は、起動信号STTCRXおよびCE2信号を受け、ローパワー信号ULPを活性化する回路である。
【００５３】
コマンドデコーダ１６は、/CE1信号および他の制御信号CNを受けてコマンドを解読し、解読したコマンドを内部コマンド信号として周辺回路４０に出力している。
【００５４】
ローパスフィルタ２２は、電源電圧VDDを受け、これに含まれるノイズを除去する機能を有している。ノイズの除去された電源電圧VDDは、参照電圧発生回路２４等に供給されている。低消費電力モードでは、ローパスフィルタ２２内にあるスイッチがオフし、参照電圧発生回路２４に電源電圧VDDが供給されなくなり、電流の消費がなくなる。
【００５５】
参照電圧発生回路２４は、電源電圧VDDを受け、参照電圧VPREF（例えば1.5V）、VPRREFL（例えば0.8V）、VPRREFH（例えば1.2V）およびVRFV（例えば2.0V）を発生している。
【００５６】
VDD供給回路２６は、低消費電力モード時に、ブースト電圧VPPおよび内部電源電圧VIIを電源電圧VDDにする回路である。
【００５７】
昇圧回路２８は、参照電圧VPREFを受け、ブースト電圧VPP（例えば3.7V）を発生し、メモリコア３８に供給している。プリチャージ電圧発生回路３０は、参照電圧VPRREFLおよび参照電圧VPRREFHを受け、メモリコア３８に供給するためのプリチャージ電圧VPR（例えば1.0V）を発生ししている。内部電源電圧発生回路３２は、参照電圧VRFVを受け、メモリコア３８および周辺回路４０に供給するための内部電源電圧VII（例えば2.0V）を発生している。
【００５８】
基板電圧発生回路３４は、参照電圧VRFVを受け、基板およびメモリセルのpウエルに供給するための基板電圧VBB（例えば-1.0V）を発生している。VSS供給回路３６は、低消費電力モード時に、プリチャージ電圧VPRおよび基板電圧VBBを接地電圧VSSにする回路である。
【００５９】
図４は、昇圧回路２８およびプリチャージ電圧発生回路３０の詳細を示している。昇圧回路２８は、直列に接続された抵抗R1、R2と、差動増幅器２８ａと、ポンプ回路２８ｂと、nMOS２８ｃと、nMOS２８ｃのゲートを制御するスイッチ回路２８ｄとで構成されている。抵抗R1の一端には、ブースト電圧VPPが供給され、抵抗R2の一端には、nMOS２８ｃを介して接地電圧VSSが供給されている。抵抗R1、R2の接続ノードからは、分圧された電圧V1が生成されている。nMOS２８ｃは、低消費電力モード時にスイッチ回路２８ｄからの電源電圧VDDを受ける。差動増幅器２８ａは、例えば、カレントミラー回路を電流源とするMOS差動増幅回路により形成されている。差動増幅器２８ａは、電圧V1が参照電圧VPREFより低い場合に高レベルを出力する。ポンプ回路２８ｂは差動増幅器２８ａからの高レベルを受け、ポンピング動作を開始する。このポンピング動作によりVPPが上昇し、電圧V1が上昇する。電圧V1が参照電圧VPREFと一致すると（すなわち1.5V）、差動増幅器２８ａの出力は、低レベルになりポンピング動作が停止する。この動作を繰り返すことでブースト電圧VPPが一定の電圧に保持される。
【００６０】
プリチャージ電圧発生回路３０は、出力が互いに接続された２つの差動増幅器３０ａ、３０ｂで構成されている。差動増幅器３０ａには、参照電位VPRREFLとプリチャージ電圧VPRが供給されている。差動増幅器３０ｂには、参照電位VPRREFHとプリチャージ電圧VPRが供給されている。そして、これ等差動増幅器３０ａ、３０ｂにより、参照電圧VPRREFL、VPRREFHの中間の値のプリチャージ電圧VPRが生成されている。
【００６１】
図５は、内部電源電圧発生回路３２および基板電圧発生回路３４の詳細を示している。内部電源電圧発生回路３２は、負帰還型の差動増幅器３２ａと、補償回路３２ｂと、nMOSからなるレギュレータ３２ｃと、nMOS３２ｄと、nMOSのゲートを制御するスイッチ回路３２ｅとで構成されている。差動増幅器３２ａは、参照電圧VRFVおよび補償回路３２ｂで生成される電圧V2を受け、ノードVGに所定の電圧を与える回路である。補償回路３２ｂは、ダイオード接続されたnMOSおよび抵抗R3、R4を、ノードVGと接地VSSとの間に直列に配置している。電圧V2は、抵抗R3、R4の接続ノードに発生する電圧である。レギュレータ３２ｃは、ゲートがノードVGに接続され、ドレインが電源電圧VDDを受け、ソースが内部電源電圧VIIを発生している。
【００６２】
nMOS３２ｄは、ソースが接地され、ドレインがノードVGに接続されている。スイッチ回路３２ｅは、低消費電力モード時にnMOS３２ｄのゲートに電源電圧VDDを与える回路である。nMOS３２ｄは、低消費電力モード時にスイッチ回路３２ｅからの電源電圧VDDを受け、ノードVGを接地レベルに固定する。
【００６３】
この内部電源電圧発生回路３２では、例えば、周囲温度の上昇により、レギュレータ３２ｃの閾値が下がった際に、補償回路３２ｂのnMOSの閾値がともに下がるため電圧V2が上昇する。差動増幅器３２ａは、電圧V2の上昇を受けてノードVGの電圧を下げる。そして、nMOS３２ｃのソース・ドレイン間電流が一定にされ、内部電源電圧VIIは、一定になる。
【００６４】
基板電圧発生回路３４は、発振回路３４ａとポンピング回路３４ｂとで構成されている。発振回路３４ａは、制御信号VBBENの高レベルを受け、発振動作を開始し、発振信号OSCを出力する回路である。ポンピング回路３４ｂは、発振回路３４ａからの発振信号OSCを受けて電荷の充放電を繰り返すキャパシタと、キャパシタの一端に接続され、ダイオード接続されたnMOSトランジスタとを有している。そして、アノードに接続されたp形基板の電荷をポンピング動作で引き抜くことで基板電圧VBBを下げている。基板電圧VBBを負にすることで、基板効果によるメモリセルの閾値の変動の影響が小さくなる等の効果が得られるので、メモリセルの特性が向上する。
【００６５】
図６は、メモリコア３８の要部の詳細を示している。メモリコア３８は、メモリセルMC、nMOSスイッチ４２ａ、４２ｂ、プリチャージ回路４４およびセンスアンプ４６を備えている。メモリセルMCは、データ転送用のnMOSとキャパシタとで構成されている。nMOSのゲートには、ワード線WL0（またはWL1）が接続されている。nMOSスイッチ４２ａ、４２ｂは、メモリセルMC側のビット線BL（または/BL）と、センスアンプSA側のビット線BL（または/BL）との接続を制御している。nMOSスイッチ４２ａ、４２ｂのゲートには、制御信号BTが供給されている。
【００６６】
プリチャージ回路４４は、３つのnMOS４４ａ、４４ｂ、４４ｃで構成されている。nMOS４４ａのソース・ドレインは、ビット線BL、/BLにそれぞれ接続されている。nMOS４４ｂ、４４ｃのソース・ドレインの一方は、それぞれビット線BL、/BLに接続され、他方には、プリチャージ電圧VPRが供給されている。nMOS４４ａ、４４ｂ、４４ｃのゲートには、ビット線制御信号BRSが供給されている。
【００６７】
センスアンプ４６は、２つのCMOSインバータの入力と出力を互いに接続して構成されている。各CMOSインバータの出力は、それぞれビット線/BL、BLに接続されている。各CMOSインバータのpMOSのソースおよびnMOSのソースは、電源線PSA、NSAにそれぞれ接続されている。各電源線PSA、NSAは、スタンバイ時とセンスアンプの非活性時にVPRレベルになり、ビット線の増幅時には、内部電源電圧VIIおよび接地電圧VSSにそれぞれ変化する。
【００６８】
図７は、上述した半導体記憶装置のパワーオン、低消費電力モードへの移行（エントリ）、および低消費電力モードからの解除（イグジット）の動作を示している。まず、パワーオンにより電源電圧VDDが徐々に上昇する（図７(a)）。図３に示したVDD起動回路１２は、電源電圧VDDが所定の電圧になるまで、起動信号STTCRXを非活性化（低レベル）している（図７(b)）。この制御により、パワーオン時にローパワーエントリ回路１４が誤動作してULP信号が活性化することが防止される。DRAMを制御する外部のコントローラ（CPU、メモリコントローラ等）は、CE2信号を電源電圧VDDが動作保証電圧VDDmin.になってから所定の期間T0後に高レベルにする（図７(c)）。
【００６９】
この後、DRAMは、スタンバイ状態になり、あるいは通常動作を実行する。外部のコントローラは、DRAMを低消費電力モードに移行する際、CE2信号を低レベルにする（図７(d)）。ローパワーエントリ回路１４は、STTCRX信号の高レベル時にCE2信号の立ち下がりエッジを受けて、ULP信号を活性化（高レベル）する（図７(e)）。
【００７０】
内部電圧発生回路１８のローパスフィルタ２２は、ULP信号の高レベルを受けて、参照電圧発生回路２４への電源電圧VDDの供給を停止し、代わりにVSS供給回路３６からの接地電圧VSSを供給する。参照電圧発生回路２４は、この接地電圧VSSを受けて、参照電圧VPREF、VPRREFL、VPRREFH、VRFVを接地レベルにする。図４に示した昇圧回路２８のnMOS２８ｃ、および図５に示した内部電源電圧発生回路３２のnMOS３２ｄはオフになる。この結果、昇圧回路２８、プリチャージ電圧発生回路３０、内部電源電圧発生回路３２、および基板電圧発生回路３４が非活性化され、動作を停止する。このため、低消費電力モード時には、従来動作していた全ての回路が停止する。したがって、低消費電力モード時の消費電力は、従来に比べ大幅に低減される。
【００７１】
これ等回路の非活性化により、ブースト電圧VPP、プリチャージ電圧VPR、内部電源電圧VII、基板電圧VBBの生成は停止される。しかし、ブースト電圧VPPおよび内部電源電圧VIIは、VDD供給回路２６により電源電圧VDDになり、基板電圧VBBおよびプリチャージ電圧VPRは、VSS供給回路３６により接地電圧VSSになる。したがって、チップ本体２０の内部回路にリークパスが生じることが防止される。
【００７２】
外部のコントローラは、低消費電力モードを解除する際、CE2信号を高レベルにする（図７(f)）。ローパワーエントリ回路１４は、CE2信号の高レベルを受けてULP信号を非活性化（低レベル）する（図７(g)）。ローパスフィルタ２２は、ULP信号の非活性化を受け、参照電圧発生回路２４に電源電圧VDDを供給する。VDD供給回路２６およびVSS供給回路３６は、ULP信号の非活性化を受け、電源電圧VDDおよび接地電圧VSSの供給を停止する。そして、昇圧回路２８、プリチャージ電圧発生回路３０、内部電源電圧発生回路３２、および基板電圧発生回路３４が再び活性化され、動作を開始する。ここで、DRAMは、CE2信号の高レベルから時間T1後にアイドルモードになる。時間T1は、各内部電圧VPP、VPR、VII、VBBが所定の電圧に安定するまでの時間である。
【００７３】
図８は、第１の実施形態の半導体記憶装置を携帯電話に使用した例を示している。この携帯電話は回路基板上に本実施形態のDRAM、およびCPU、フラッシュメモリを搭載している。CPUは、DRAMおよびフラッシュメモリに対するデータの読み書きを制御している。DRAMは、ワークメモリとして使用され、フラッシュメモリは、携帯電話のオフ時および待ち状態時のバックアップメモリとして使用されている。
【００７４】
図９は、図８に示した携帯電話の使用状態を示している。この例では、携帯電話が待ち状態のときにDRAMは、CPUの制御により低消費電力モードになっている。このとき、DRAMの消費電力は、フラッシュメモリのスタンバイ時の消費電力と同程度である。
【００７５】
この後、携帯電話が待ち状態から通話状態になると、CPUは、図８に示したCE2信号を高レベルにする。DRAMがアイドルモードになった後、フラッシュメモリに保持されているデータがDRAMに転送される（図９(a)）。そして、通話中は、DRAMがワークメモリとして使用される。ここで、通話状態とは、データの伝送を含んでいる。
【００７６】
通話状態から待ち状態になると、DRAMのデータのうち保持の必要データがフラッシュメモリに待避される（図９(b)）。この後、CPUは、CE2信号を低レベルにし、DRAMを低消費電力モードに移行させる。DRAMは、低消費電力モードにリフレッシュ動作を行わないため、不要なデータは消失される。電源のオフ時には、必要なデータは、フラッシュメモリに保持されている。
【００７７】
このように、第１の実施形態のDRAMを携帯電話のワークメモリに適用することで、携帯電話の待ち状態時の消費電力は、大幅に低減される。なお、DRAMおよびフラッシュメモリの制御は、CPUではなく、専用のメモリコントローラ等を使用して行ってもよい。また、データの転送は、待ち状態と通話状態の切り替え時に限らず、通話中に必要に応じて行ってもよい。さらに、データのバックアップ用のメモリは、フラッシュメモリに限らずSRAMでもよい。データを携帯電話の基地局等のサーバに待避してもよい。
【００７８】
図１０は、図８に示した携帯電話の制御状態を示すフローチャートである。まず、ステップS1において、パワーオン時に低消費電力モードへ移行することが防止される。具体的には、図７に示したように、VDD起動回路１２のSTTCRX信号の活性化タイミングにより誤動作が防止される。
【００７９】
次に、ステップS2において、CPUは、CE2信号を低レベルにし、DRAMを低消費電力モードに移行させる。ステップS3において、携帯電話は、待ち状態になる。次に、ステップS4において、CPUは、電源がオフされたかどうかを検出する。電源がオフされたときには、制御が終了する。電源がオフされないときには、制御はステップS5に移行する。
【００８０】
ステップS5において、CPUは、通話状態になるまで待ち状態を繰り返す。通話状態になった場合、制御は、ステップS6に移行される。ステップS6において、CPUは、CE2信号を高レベルにし、DRAMを低消費電力モードからアイドルモードに移行させる。そして、図３に示した各電源回路２８、３０、３２、３４が再起動される。
【００８１】
次に、ステップS7において、CPUは、フラッシュメモリ（Flash）に保持されているデータをDRAMに転送（復帰）する。次に、ステップS8において、通話あるいはデータ伝送が行われる。
【００８２】
ステップS9において、CPUは、待ち状態になったかどうかを検出する。待ち状態にならないときに、制御は再びステップS7に移行する、待ち状態になったときに、制御はステップS10に移行する。ステップS10において、CPUは、DRAMのデータのうち保持が必要データをフラッシュメモリに転送（待避）する。そして、制御は再びステップS2に移行され、携帯電話は、再び待ち状態になる。DRAMは低消費電力モードになる。
【００８３】
以上、本発明に関連する半導体記憶装置およびその制御方法では、低消費電力モード時に、昇圧回路２８、プリチャージ電圧発生回路３０、内部電源電圧発生回路３２、および基板電圧発生回路３４の動作を停止した。このため、低消費電力モード時の消費電力を従来に比べ大幅に低減できる。低消費電力モード時に、ブースト電圧VPP、内部電源電圧VII、および基板電圧VBB、プリチャージ電圧VPRを、それぞれ電源電圧VDDおよび接地電圧VSSにした。このため、チップ本体２０の内部回路にリークパスが生じることを防止でき、消費電力を低減できる。
【００８４】
従来より存在するCE2信号を利用してDRAMを低消費電力モードに移行した。このため、外部端子の種類および数を従来と同一にできる。したがって、DRAMを使用するユーザは、低消費電力モードの追加により、回路基板の大幅な変更を行う必要はない。パワーオン時に、VDD起動回路１２は、電源電圧VDDが所定の電圧になるまで、起動信号STTCRXを非活性化（低レベル）した。このため、パワーオン時にローパワーエントリ回路１４が誤動作してULP信号が活性化し、DRAMが低消費電力モードに移行することを防止できる。
【００８５】
パワーオン時に、CE2信号を電源電圧VDDが動作保証電圧VDDmin.になってから所定の期間T0後に高レベルにする仕様とした。このため、パワーオン時に誤って低消費電力モードに移行することを防止できる。したがって、上述したDRAMを携帯電話のワークメモリに適用することで、携帯電話の待ち状態時の消費電力を大幅に低減できる。また、誤動作を防止できる。
【００８６】
図１１は、本発明に関連する半導体記憶装置、その動作方法およびその制御方法の第２の実施形態を示している。なお、第１の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００８７】
この実施形態では、ローパワーエントリ回路５０には、/CE1信号およびCE2信号が供給されている。コマンドデコーダ５２には、/CE1信号、CE2信号および他の制御信号CNが供給されている。それ以外の構成は、上述した第１の実施形態と同一である。
【００８８】
図１２は、ローパワーエントリ回路５０の詳細を示している。ローパワーエントリ回路５０は、タイミング調整回路５４ａ、５４ｂと、レベルシフタ５６と、RSフリップフロップ５８と、組み合わせ回路６０とを有している。
【００８９】
タイミング調整回路５４ａは、一方の入力に遅延回路５４ｃを接続した２入力NORゲートと、一方の入力に遅延回路５４ｃを接続した２入力NANDゲートとを複数縦続に接続して形成されている。各遅延回路５４ｃは、縦属接続された偶数個のインバータの間にMOS容量を配置している。タイミング調整回路５４ａは、チップイネーブル信号CE2Zの立ち下がりエッジを約100ns遅らせてノードND1に出力する機能を有している。CE2Z信号は、外部から供給されたCE2信号を入力バッファ（図示せず）で受けた信号である。タイミング調整回路５４ｂは、タイミング調整回路５４ａと同一の回路である。タイミング調整回路５４ｂは、ノードND3に伝達される信号の立ち下がりエッジを約100ns遅らせる機能を有している。
【００９０】
レベルシフタ５６は、直列に接続されたpMOSおよびnMOSを２組有している。各nMOSのゲートは、ロウアドレスストローブ信号RASXの反転信号および同相の信号をそれぞれ受けている。RASX信号の反転信号および同相の信号を生成するインバータには、内部電源電圧VIIおよび接地電圧VSSが供給されている。RASX信号は、ワード線を活性化するときに低レベルになる制御信号である。pMOSのゲートには、対向するpMOSのドレインがそれぞれ接続されており、RASX信号の正論理をゲートで受けるnMOSのドレイン（出力ノード）は、RSフリップフロップ５８に接続されている。各pMOSのソースには、電源電圧VDDが供給され、各nMOSのソースには、接地電圧VSSが供給されている。
【００９１】
RSフリップフロップ５８は、２つの２入力NORゲートで構成されている。出力ノードND2に対応する一方の入力には、起動信号STTCRXが供給され、他方の入力には、レベルシフタ５６の出力信号が供給されている。
【００９２】
組み合わせ回路６０は、ノードND1、ND2、およびチップイネーブル信号CE1Xの低レベルを受けて、出力ノードND3を低レベルにする回路である。CE1X信号は、外部から供給された/CE1信号を入力バッファ（図示せず）で受けた信号であり、負論理の信号である。そしてタイミング調整回路５４ｂは、ノードND3の低レベルを受けて約100ns後にインバータを介してULP信号を活性化（高レベル）している。
【００９３】
図１３は、ローパワーエントリ回路５０の動作を示している。まず、パワーオン時にSTTCRX信号が低レベルになり、/CE1信号の電圧が電源電圧VDDに追従して上昇される。このようにすることで、誤動作が防止される。
【００９４】
パワーオンから所定時間後にSTTCRXが高レベルになる（図１３(a)）。この後、DRAMを制御する外部のコントローラは、CE2信号を高レベルにする（図１３(b)）。ここまでのタイミングは、第１の実施形態と同一である。CE2Z信号の高レベルにより、図１２に示したノードND1は高レベルになる（図１３(c)）。
【００９５】
この後、イニシャルサイクルが実行され、RASX信号が低レベルになる（図１３(d)）。RSフリップフロップ５８は、RASX信号の低レベルを受けて、ノードND2を高レベルにする（図１３(e)）。この後、図１１に示した内部電圧発生回路１８の動作が開始される。
【００９６】
次に、低消費電力モードに移行するためのエントリコマンドが供給される。この実施形態では、CE2信号を低レベルにした後、所定時間後に/CE1信号を低レベルにすることで、DRAMは低消費電力モードに移行する。
【００９７】
タイミング調整回路５４ａは、CE2Z信号の低レベルを受け、約100ns後にノードND1を低レベルにする（図１３(f)）。CE2Z信号の立ち下がりエッジから、100ns以上後にCE1X信号が低レベルにされる（図１３(g)）。図１２に示した組み合わせ回路６０は、CE1Z信号の低レベルおよびノードND1の低レベルを受けて、ノードND3を低レベルにする（図１３(h)）。タイミング調整回路５４ｂは、ノードND3の低レベルを受け、約100ns後にインバータを介してULP信号を高レベルにする（図１３(i)）。そして、DRAMは、低消費電力モードになる。
【００９８】
このように、DRAMは、コマンド入力により、低消費電力モードに移行する。このとき、図１２に示したレベルシフタ５６のインバータには、内部電源電圧VIIの代わりに電源電圧VDDが供給される。このため、レベルシフタ５６は、nMOSのゲートが確実にオフすることで、リークパスの発生が防止される。
【００９９】
また、低消費電力モードから解除する際は、まず、CE1X信号が高レベルにされる（図１３(j)）。組み合わせ回路６０は、CE1Xの高レベルを受け、ノードND3を高レベルになり（図１３(k)）、ULP信号が低レベルになる（図１３(l)）。CE1X信号の立ち上がりエッジから、200μs後にCE2Z信号が高レベルにされる（図１３(m)）。CE2Z信号が高レベルにより、ノードND1が高レベルになる。この200μsの期間に内部電圧発生回路１８が活性化され、各内部電圧VPP、VPR、VII、VBBが所定の電圧に安定する。
【０１００】
なお、内部電圧発生回路１８の活性化動作、非活性化動作は、第１の実施形態と同様に行われる。すなわち、本実施形態における各回路の制御は、低消費電力モードのエントリ、イグジットがコマンド入力で行われることを除き、第１の実施形態と同一である。
【０１０１】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、/CE1信号およびCE2信号を使用したコマンド入力により、DRAMを低消費電力モードに移行でき、低消費電力モードを解除できる。
【０１０２】
図１４は、本発明に関連する半導体記憶装置、その動作方法およびその制御方法の第３の実施形態を示している。なお、第１および第２の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１０３】
この実施形態では、ローパワーエントリ回路６２に、低消費電力モード信号/LPが供給されている。低消費電力モード信号/LPは、DRAMを低消費電力モードに移行するための専用信号である。ローパワーエントリ回路６２は、/LP信号の立ち下がりエッジを検出してDRAMを低消費電力モードに移行する。コマンドデコーダ５２には、/CE1信号、CE2信号および他の制御信号CNが供給されている。それ以外の構成は、上述した第１の実施形態と同一である。
【０１０４】
この実施形態のDRAMのパワーオン時および低消費電力モードへのエントリ時、イグジット時の動作タイミングは、図７に示したタイミング図において、CE2信号を/LP信号に置き換えた場合と同一である。この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、専用の低消費電力モード信号/LPにより、確実にDRAMを低消費電力モードの移行・解除を行うことができる。
【０１０５】
図１５および図１６は、本発明に関連する半導体記憶装置、その動作方法およびその制御方法の第４の実施形態におけるVII起動回路を示している。なお、第１の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１０６】
この実施形態では、図３（第１の実施形態）のVII起動回路１０の代わりにVII起動回路７０が、形成されている。その以外の構成は、図３と同一である。すなわち、この実施形態のDRAMは、図７に示したように、/CE1信号の高レベル期間に、CE2信号を低レベルに変化させることで低消費電力モードに移行し、低消費電力モード中に、CE2信号を高レベルに変化させることで低消費電力モードから解除される。
【０１０７】
VII起動回路７０は、図１５に示す解除検出回路７２と、図１６に示すレベル検出回路７４およびパワーオン回路７６とを有している。図１５および図１６において、論理回路には、電源電圧を示したものを除き電源電圧VDDが供給されている。
【０１０８】
解除検出回路７２は、検出回路７２ａと、レベルシフタ７２ｂと、フリップフロップ７２ｃとを有している。検出回路７２ａは、図３に示したローパワー信号ULPを受け、このULP信号の立ち下がりエッジに同期して低レベルのパルスLPLSを出力する。レベルシフタ７２ｂは、ロウアドレスストローブ信号RASZの高レベル電圧（内部電源電圧VII）を外部電源電圧VDDに変換し、論理を反転させたロウアドレスストローブ信号RASX1を出力する。レベルシフタ７２ｂは、図１２に示したレベルシフタ５６と同一の回路である。フリップフロップ７２ｃは、検出回路７２ａからの低パルスを受けたとき、解除信号RELを高レベルにし、レベルシフタ７２ｂからの低レベル（RASZ=高レベル）を受けたとき、解除信号RELを低レベルにする。
【０１０９】
図１６において、レベル検出回路７４は、カレントミラー回路を含む差動増幅回路７４ａと、奇数個のインバータを含み差動増幅回路７４ａの出力を受けるインバータ列７４ｂとを有している。差動増幅回路７４ａは、解除信号RELの高レベル時に活性化され、内部電源電圧VIIと参照電圧VREFとを比較し、比較結果をインバータ列７４ｂに出力する。ここで、内部電源電圧VIIの生成回路は、外部から供給される電源電圧VDDの変動に依存せず、一定の値の内部電源電圧VIIを生成する。一方、参照電圧VREFは、電源電圧VDDに依存して変化する。
【０１１０】
差動増幅回路７４ａからの出力電圧は、内部電源電圧VIIが参照電圧VREFより低いときに低くなる。差動増幅回路７４ａは、参照電圧VREFの微変動に差動増幅回路７４ａが応答することを防止するため、参照電圧VREFを受けるMOS容量７４ｃを有している。また、差動増幅回路７４ａの動作中に、接地線に流れる電流を制限し、消費電力を低減するために、参照電圧VREFを受けるnMOS７４ｄが、接地線への経路に配置されている。nMOS７４ｄは、高抵抗として作用する。インバータ列７４ｂの初段のインバータ７４ｅは、入力信号の論理閾値を差動増幅回路７４ａの出力に合わせるために、nMOSを直列に接続している。
【０１１１】
パワーオン回路７６は、DRAMに電源電圧が供給されてから所定の期間、起動信号STTを高レベルにする。OR回路７８は、高レベルの起動信号STTPZ、または高レベルのSTTを受けたとき、高レベルの起動信号STTVII（リセット信号）を出力する。起動信号STTVIIは、図３と同様に、チップ本体２０に供給され、所定の内部回路を初期化する。
【０１１２】
図１７は、上述したDRAMの低消費電力モードへの移行（エントリ）、および低消費電力モードからの解除（イグジット）の動作を示している。まず、CE2信号が低レベルにされると、図３に示したローパワーエントリ回路１４により、DRAMは低消費電力モードに移行し、内部電源電圧VIIの生成回路は、動作を停止する。内部電源電圧VII（例えば通常動作時に2.0V）は、電源電圧VDD（例えば2.5V）になり（図１７(a)）、ULP信号は、高レベルになる（図１７(b)）。
【０１１３】
この後、CE2信号（図示せず）が高レベルにされると、DRAMが低消費電力モードから解除され、ULP信号は低レベルになる（図１７(c)）。すなわち、低消費電力モード中に受けたCE2信号の状態に応じて、DRAMは低消費電力モードから解除される。低消費電力モードの解除は、図３に示したローパワーエントリ回路１４の制御により行われる。
【０１１４】
図１５の検出回路７２ａは、ULP信号の立ち下がりエッジを受けてLPLS信号を低レベル（パルス）にする（図１７(d)）。図１５のフリップフロップ７２ｃは、低レベルのLPLS信号を受けて、REL信号を高レベルにする（図１７(e)）。
【０１１５】
一方、低消費電力モードからの解除により、内部電源電圧VIIの電源線と電源電圧VDDの電源線との接続が解除され、同時に、内部電源電圧VIIの生成回路が動作を開始する。生成回路が動作を開始してからしばらくの間、内部電源電圧VIIは、低下する（図１７(f)）。図１６の差動増幅回路７４ａは、内部電源電圧VIIが参照電圧VREF（例えば1.25V）より低いとき、インバータ列７４ｂに低レベルを出力する。インバータ列７４ｂは、差動増幅回路７４ａからの低レベルを受けて、高レベルのSTTPZ信号を出力する（図１７(g)）。OR回路７８は、高レベルのSTTPZ信号を受けて起動信号STTVIIを高レベルにする。起動信号STTVIIは、リセット信号として作用し、図３に示したチップ本体２０の所定の内部回路が初期化される。
【０１１６】
低消費電力モードから解除された後、DRAMに動作コマンドが供給されることで、RASZ信号は高レベルにされ（図１７(h)）、REL信号は低レベルにされる（図１７(i)）。REL信号の低レベルにより、差動増幅回路７４ａは非活性化される。このように、内部電源電圧VIIが所定の電圧（参照電圧VREF）より低く、内電源電圧VIIが供給される内部回路の動作が保証できないときに、内部回路を初期化しておくことで、低消費電力モードからの解除時に、内部回路の誤動作が防止される。
【０１１７】
以上、この実施形態では、低消費電力モード中に受けたCE2信号の状態が、低消費電力モードの解除を求めているときに、低消費電力モードを解除した。したがって、外部からの制御信号により、チップを容易に低消費電力モードから解除できる。低消費電力モードの解除時に、内部電源電圧VIIが参照電圧VREFより低い期間、内部回路を初期化するためのリセット信号である起動信号STTVIIを活性化した。このため、低消費電力モードから通常の動作モードに移行する際に、内部回路を確実にリセットすることができ、内部回路の誤動作を防止できる。１つの制御信号（CE2信号）だけで、チップを低消費電力モードに移行し、チップを低消費電力モードから解除できる。
【０１１８】
図１８は、本発明に関連する半導体記憶装置、その動作方法およびその制御方法の第５の実施形態におけるレベル検出回路８０を示している。なお、第１および第４の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、上述した第４の実施形態のレベル検出回路７４の代わりにレベル検出回路８０が形成されている。その以外の構成は、第４の実施形態と同一である。
【０１１９】
レベル検出回路８０は、内部電源電圧VIIと参照電圧VREFとを比較する差動増幅回路８０ａ、偶数個のインバータを含むインバータ列８０ｂと、ワード線（図示せず）の昇圧電圧VPPと外部からの電源電圧VDDとを比較する差動増幅回路８０ｃ、偶数個のインバータを含むインバータ列８０ｄと、NANDゲート８０ｅとを有している。昇圧電圧VPPは、チップ内部に形成された昇圧回路により生成される。差動増幅回路８０ａ、８０ｃは、図１６の差動増幅回路７４ａと同一であり、高レベルのREL信号を受けて活性化される。インバータ列８０ｂ、８０ｄは、図１６のインバータ列７４ｂの初段のインバータと次段のインバータとで構成されている。インバータ列８０ｂは、差動増幅回路８０ａの出力を受け、受けた論理レベルを起動信号STT1XとしてNANDゲート８０ｅに出力している。インバータ列８０ｄは、差動増幅回路８０ｃの出力を受け、受けた論理レベルを起動信号STT2XとしてNANDゲート８０ｅに出力している。NANDゲート８０ｅは、負論理のOR回路として動作し、起動信号STTPZを出力している。
【０１２０】
図１９は、上述したDRAMの低消費電力モードへの移行（エントリ）、および低消費電力モードからの解除（イグジット）の動作を示している。まず、CE2信号が低レベルにされ、DRAMが低消費電力モードに移行すると、内部電源電圧VIIの生成回路および昇圧電圧VPPの生成回路は、動作を停止する。内部電源電圧VII（例えば通常動作時に2.0V）および昇圧電圧VPP（例えば通常動作時に3.7V）は、電源電圧VDD（例えば2.5V）になる（図１９(a)）。ULP信号は、高レベルになる（図１９(b)）。
【０１２１】
この後、CE2信号が高レベルにされると、DRAMが低消費電力モードから解除され、ULP信号は低レベルになる（図１９(c)）。そして、図１７と同様に、LPLS信号が低レベル（パルス）にされ（図１９(d)）、REL信号が高レベルにされる（図１９(e)）。
【０１２２】
一方、低消費電力モードからの解除により、内部電源電圧VIIの電源線と電源電圧VDDの電源線との接続が解除され、内部電源電圧VIIの生成回路が動作を開始する。生成回路が動作を開始してからしばらくの間、内部電源電圧VIIは、低下する（図１９(f)）。内部電源電圧VIIが参照電圧VREF（例えば1.25V）より低い期間、低レベルのSTT1X信号が出力される（図１９(g)）。同様に、昇圧電圧VPPの電源線と電源電圧VDDの電源線との接続が解除され、昇圧電圧VPPの生成回路が動作を開始する。生成回路が動作を開始してからしばらくの間、昇圧電圧VPPは、低下する（図１９(h)）。昇圧電圧VPPが電源電圧VDDより低い期間、低レベルのSTT2X信号が出力される（図１９(i)）。
【０１２３】
図１８のNANDゲート８０ｅは、STT1X信号またはSTT2X信号が低レベルの期間、高レベルのSTTPZ信号を出力する（図１９(j)）。STTPZ信号が高レベルの期間、起動信号STTVII（図１６）が高レベルにされる。起動信号STTVIIは、リセット信号として作用し、図３に示したチップ本体２０の所定の内部回路を初期化する。
【０１２４】
低消費電力モードから解除された後、DRAMが動作することで、図１７と同様にRASZ信号は高レベルにされ（図１９(k)）、REL信号は低レベルにされる（図１９(l)）。REL信号の低レベルにより、差動増幅回路８０ａ、８０ｃは非活性化される。
【０１２５】
この実施形態においても、上述した第４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、低消費電力モードの解除時に、内部で生成される昇圧電圧VPPが外部からの電源電圧VDDより低い期間、内部回路を初期化するための起動信号STTVIIを活性化した。より具体的には、低消費電力モードの解除時に、内部電源電圧VIIおよび内部で生成される昇圧電圧VPPの少なくとも一方が、それぞれ参照電圧VREFおよび電源電圧VDDより低い期間、内部回路を初期化するための起動信号STTVIIを活性化した。このため、低消費電力モードから通常の動作モードに移行する際に、内部回路をさらに確実にリセットすることができ、内部回路の誤動作を防止できる。
【０１２６】
図２０は、本発明に関連する半導体記憶装置、その動作方法およびその制御方法の第６の実施形態における起動信号生成回路を示している。なお、第１および第４の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のDRAMは、第４の実施形態の解除検出回路７２およびレベル検出回路７２の代わりに、起動信号生成回路８２が形成されている。その以外の構成は、図３（第１の実施形態）と同一である。
【０１２７】
起動信号生成回路８２は、CE2信号の反転信号であるCE2X信号（内部信号）を受けるCMOSインバータ８２ａと、CMOSインバータの出力に接続されたMOS容量８２ｂと、CMOSインバータの出力および参照電圧VREFを受ける差動増幅回路８２ｃとで構成されている。差動増幅回路８２ｃは、カレントミラー回路を有しており、ノードND4の電圧が参照電圧VREFより低いときに、起動信号STTPZを高レベルにする。
【０１２８】
CMOSインバータ８２ａのpMOSは、チャネル長を長くしてオン抵抗が高くされている。そして、CMOSインバータ８２ａのpMOSとMOS容量８２ｂとでＣＲ時定数回路が構成されている。トランジスタのオン抵抗を利用してＣＲ時定数回路を構成することで、拡散抵抗を利用した場合に比べレイアウト面積を小さくできる。
【０１２９】
図２１は、上述したDRAMの低消費電力モードへの移行（エントリ）、および低消費電力モードからの解除（イグジット）の動作を示している。まず、CE2信号が低レベルにされると、CE2X信号が高レベルになり、DRAMが低消費電力モードに移行する。内部電源電圧VIIの生成回路および昇圧電圧VPPの生成回路は、動作を停止する。図２０のCMOSインバータ８２ａは、高レベルのCE2X信号を受け、nMOSをオンし、ノードND4を低レベルにする（図２１(a)）。差動増幅回路８２ｃは、ノードND4の電圧が参照電圧VREFより低いときに、STTPZ信号を高レベルにする（図２１(b)）。
【０１３０】
この後、/CE2信号が高レベルにされ、CE2X信号が低レベルにされると、DRAMが低消費電力モードから解除される（図２１(c)）。図２０のCMOSインバータ８２は、低レベルのCE2X信号を受け、pMOSをオンし、ノードND4を高レベルにする（図２１(d)）。このとき、pMOSのオン抵抗とCMOS容量による時定数に応じて、ノードND4の電圧は、徐々に上昇する。差動増幅回路８２ｃは、ノードND4の電圧が参照電圧VREFより高くなったときに、STTPZ信号を低レベルにする（図２１(e)）。
【０１３１】
この結果、低消費電力モードの解除から期間T2の間、STTPZ信号（リセット信号）は活性化（高レベル）され、内部回路は初期化される。期間T2は、低消費電力モードの解除後に、内部電源電圧VIIが所定の電圧より低く、内電源電圧VIIが供給される内部回路の動作が保証できない期間に対応して設定される。すなわち、起動信号生成回路８２は、期間T2を生成するタイマとして動作する。
【０１３２】
この実施形態においても、上述した第４の実施形態と同様の効果を得ることができる。さらに、この実施形態では、低消費電力モードの解除時に、起動信号生成回路８２をタイマとして動作させてSTTPZ信号を生成し、低消費電力モードの解除後に期間T2の間、内部回路を初期化した。このため、低消費電力モードから通常の動作モードに移行する際に、内部回路を確実にリセットすることができ、内部回路の誤動作を防止できる。
【０１３３】
起動信号生成回路８２を、ＣＲ時定数回路として動作させたので、期間T2を、ＣＲ時定数回路に伝搬される信号の伝搬遅延時間に基づいて設定することができる。このため、内部回路のリセット期間を簡易な回路で設定できる。pMOSのオン抵抗を利用してＣＲ時定数回路を形成したため、起動信号生成回路８２のレイアウト面積を小さくできる。
【０１３４】
図２２は、本発明の半導体記憶装置、その動作方法およびその制御方法の第７の実施形態を示している。なお、第１の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等については、詳細な説明を省略する。
【０１３５】
この実施形態では、DRAMは、VII起動回路１０、VDD起動回路１２、ローパワーエントリ回路８４、コマンドデコーダ１６、内部電圧発生回路８６、およびチップ本体８８を備えている。内部電圧発生回路８６は、ローパスフィルタ２２、参照電圧発生回路２４、VPP検出回路９０、昇圧回路９２、プリチャージ電圧発生回路９４、内部電源電圧発生回路９６、VBB検出回路９８、および基板電圧発生回路１００を有している。チップ本体８８は、メモリコア３８、周辺回路４０、分周回路１０２、および発振回路１０４を有している。分周回路１０２および発振回路１０４は、セルフリフレッシュモード時に自動的にリフレッシュ動作を実行するためのタイミング信号を生成する制御回路である。
【０１３６】
図２３は、参照電圧発生回路２４の詳細を示している。参照電圧発生回路２４は、参照電圧VREFを生成する基準電圧発生回路２４ａ、pMOSからなるスタータ回路２４ｂ、差動増幅器２４ｃ、およびレギュレータ２４ｄを有している。
【０１３７】
基準電圧発生回路２４ａは、pMOSで構成されるカレントミラー回路、カレントミラー回路と直列にそれぞれ接続された２つのnMOS、および一方のnMOSのソースと接地線VSSとの間に接続された抵抗を有している。基準電圧発生回路２４ａの出力は、一方のnMOSのゲートおよび他方のnMOSのドレインに接続されており、このノードから参照電圧VREFが発生している。他方のnMOSのゲートは、一方のnMOSのソースに接続されている。
【０１３８】
スタータ回路２４ｂは、パワーオン後に起動信号STTCRXが活性化されている期間、参照電圧VREFを高レベルにする。差動増幅器２４ｃは、pMOSで構成されたカレントミラー部、nMOSで構成された差動入力部、およびゲートに参照電圧VREFが供給され、差動入力部を接地線VSSに接続するnMOSを有している。差動入力部の一方のnMOSのゲートには、基準電圧VREFが供給され、他方のnMOSのゲートには、参照電圧VRFVが供給されている。
【０１３９】
レギュレータ２４ｄは、電源線VDDと接地線VSSの間に、pMOSと５つの抵抗を直列に接続して構成されている。各素子の接続ノードからは、それぞれ参照電圧VRFV、VPREF、VPRREFL、VPRREFHが出力されている。接地線VSSに接続された抵抗の両端には、ローパワー信号NAPXで制御されたnMOSのソースおよびドレインが接続されている。接地線VSSに接続された抵抗は、ローパワー信号NAPXが活性化（低レベル）されたときバイパスされる。このため、低消費電力モード中に、参照電圧VRFV、VPREF、VPRREFL、VPRREFHのレベルは低下する。
【０１４０】
図２４は、内部電源電圧発生回路９６の詳細を示している。内部電源電圧発生回路９６は、図５に示した第１の実施形態のVII内部電源電圧発生回路３２からスイッチ回路３２ｅおよびnMOS３２ｄを削除し、安定化容量９６ａ、スイッチ９６ｂ、およびnMOS９６ｃを追加して形成されている。安定化容量９６ａは、内部電源線VIIに供給される電荷の一部を蓄え、電源ノイズ等による電源電圧VIIの変動を小さくする。スイッチ９６ｂは、例えば、CMOS伝達ゲートで形成されている。内部電源線VIIと接地線VSSとの間に配置されたnMOS９６ｃのゲートは、インバータを介してローパワー信号NAPXの反転論理が入力されている。
【０１４１】
スイッチ９６ｂは、ローパワー信号NAPXの活性化時にオフされ、レギュレータ３２ｃと内部回路との接続を遮断する。このとき、nMOS９６ｃはオンし、内部電源線VIIは、接地電圧（０Ｖ）になる。内部回路に電源電圧VIIが供給されないため、低消費電力モード中に内部回路のトランジスタ等のリーク電流は発生しない。すなわち、内部回路の消費電力をゼロにできる。この時、レギュレータ３２ｃと安定化容量９６ａとの接続は維持されており、安定化容量９６ａは、通常動作時と同様に電荷を蓄えられる。
【０１４２】
低消費電力モードの解除後、ローパワー信号NAPXの非活性化により、スイッチ９６ｂがオンし、同時にnMOS９６ｃがオフし、レギュレータ３２ｃと内部回路とが接続される。このとき、レギュレータ３２ｃから与えられる電荷の他に、安定化容量に蓄えられた電荷が、内部電源線VIIに供給され、内部電源電圧VIIが上昇し、内部回路に供給される。この結果、内部回路は、低消費電力モードの解除後すぐに動作できる。
【０１４３】
図２５は、昇圧回路９２、VPP検出回路９０、基板電圧発生回路１００、およびVBB検出回路９８を示している。
【０１４４】
昇圧回路９２は、昇圧イネーブル信号VPPENの活性化により動作する発振回路１０６、および複数のユニット１０８、１１０を有している。ユニット１０８は、発振回路１０６からのパルス信号PLS1〜PLS6を受け、ローパワー信号NAPXの活性化時にブースト電圧VPPを生成する。ユニット１１０は、ローパワー信号NAPXにかかわらず、発振回路１０６からのパルス信号PLS1〜PLS6を受けたとき常にブースト電圧VPPを生成する。ローパワー信号NAPXの活性化に基づいてユニット１０８が動作を停止することで、低消費電力モード時に昇圧回路９２の消費電力が下がる。後述するように、低消費電力モード中、リフレッシュ動作は実行されないため、昇圧回路９２の駆動能力は低下しても問題ない。動作モードにかかわらず常時動作させるユニット１１０の数は、低消費電力モードからの復帰後、通常動作またはリフレッシュ動作を実行するまで時間（製品仕様）に応じて決められる。
【０１４５】
基板電圧発生回路１００は、基板電圧検知信号VBBDETの活性化およびローパワー信号NAPXの非活性化により動作する複数のユニット１１２、および基板電圧検知信号VBBDETの活性化により動作する複数のユニット１１４を有している。ローパワー信号NAPXの活性化に基づいてユニット１１２が動作を停止することで、低消費電力モード中に基板電圧発生回路１００の消費電力が下がる。動作モードにかかわらず常時動作させるユニット１１４の数は、低消費電力モードからの復帰後、通常動作またはリフレッシュ動作を実行するまで時間（製品仕様）に応じて決められる。
【０１４６】
図２６は、昇圧回路９２のユニット１０８の詳細を示している。ユニット１０８は、nMOSからなる４つのキャパシタ１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ、およびスイッチとして動作するpMOS１０８ｅ、１０８ｆを有している。キャパシタ１０８ａ、１０８ｂ、１０８ｃ、１０８ｄの一端は、ローパワー信号NAPXの非活性化時に、それぞれパルス信号PLS1、PLS2、PLS3、PLS4の反転論理を受ける。キャパシタ１０８ａ〜１０８ｄの他端は、ダイオード接続された複数のnMOSを介して電源線VDDに接続されている。pMOS１０８ｅ、１０８ｆのゲートは、ローパワー信号NAPPXの非活性化時に、論理ゲートを介してそれぞれパルス信号PLS5、PLS6を受ける。
【０１４７】
パルス信号PLS1、PLS2、PLS5と、パルス信号PLS3、PLS4、PLS6とは互いに逆相である。ローパワー信号NAPXおよびパルス信号PLS5、PLS6の高レベル電圧は、pMOS１０８ｅ、１０８ｆは、確実にオフするためにブースト電圧VPPと同一にされている。キャパシタ１０８ａ、１０８ｂおよび１０８ｃ、１０８ｄは、入力されたパルス信号PLS1、PLS2、PLS3、PLS4に応じて交互に充放電される。pMOS１０８ｅ、１０８ｆは、キャパシタ１０８ａ、１０８ｂ、キャパシタ１０８ｃ、１０８ｄのポンピング動作に同期して交互にオンする。そして、このポンピング動作により、電源電圧VDDがブースト電圧VPPに昇圧される。ユニット１０８は、ローパワー信号NAPXの活性化時に動作を停止する。
【０１４８】
図２７は、昇圧回路９２のユニット１１０の詳細を示している。ユニット１１０は、ユニット１０８からローパワー信号NAPX、NAPPXの論理を除いた回路である。すなわち、ユニット１１０は、電源オンの後、常に動作し、ブースト電圧VPPを生成する。
【０１４９】
図２８は、VPP検出回路９０の詳細を示している。VPP検出回路９０は、差動増幅回路９０ａおよびこの差動増幅回路９０ａの一方の入力に電圧を与える電圧発生回路９０ｂを有している。
【０１５０】
差動増幅回路９０ａは、pMOSで構成されたカレントミラー部９０ｃ、およびnMOSで構成された１対の差動入力部９０ｄ、９０ｅを有している。差動入力部９０ｄ、９０ｅの入力は、ともに参照電圧VPREFと、電圧発生回路９０ｂからブースト電圧VPPのレベルをシフトして生成した制御電圧VPP2とを受けている。差動入力部９０ｄは、常時オンしているnMOSを介して接地線VSSに接続され、差動入力部９０ｅは、ローパワー信号NAPXの非活性化時にオンするnMOSを介して接地線VSSに接続されている。
【０１５１】
すなわち、差動入力部９０ｄは、常に動作し、差動入力部９０ｅは、ローパワー信号NAPXの非活性化時のみ動作する。低消費電力モード中に、差動入力部９０ｅが動作を停止するため、消費電力が低減される。差動増幅回路９０ａは、制御電圧VPP2が参照電圧VPREFより低いときに、昇圧イネーブル信号を活性化（高レベル）する。
【０１５２】
電圧発生回路９０ｂは、ブースト電圧VPPの発生ノードと接地線VSSとの間に、３つの抵抗を直列に接続して構成されている。ブースト電圧VPPの発生ノード側の抵抗の他端から、制御電圧VPP2が出力されている。接地線VSSに接続された抵抗の両端には、ローパワー信号NAPXで制御されるnMOSのソースおよびドレインがそれぞれ接続されている。接地線VSSに接続された抵抗は、ローパワー信号NAPXが活性化されたときバイパスされる。このため、低消費電力モード中に、制御電圧VPP2のレベルは低下する。
【０１５３】
図２９は、基板電圧発生回路１００のユニット１１２の詳細を示している。ユニット１１２は、発振回路１１２ａと、ポンピング回路１１２ｂとを有している。発振回路１１２ａは、奇数段の論理ゲートからなるリングオシレータとして構成されている。発振回路１１２ａは、基板電圧検知信号VBBDETが活性化され、ローパワー信号NAPXが非活性化されたときに動作する。
【０１５４】
ポンピング回路１１２ｂは、電源線VDDとポンピングノードPNDの間に３つのpMOSおよび１つのnMOSを直列に接続した電圧供給部１１２ｃ、ポンピングノードPNDにゲートが接続されたpMOSからなるキャパシタ１１２ｄ、ポンピングノードPNDが高レベルのときにポンピングノードPNDと接地線VSSとを接続するnMOS１１２ｅ、およびポンピングノードPNDと基板ノードVBBとを接続するダイオード接続されたnMOS１１２ｆを有している。
【０１５５】
ポンピング回路１１２ｂでは、電圧供給部１１２ｃのpMOSおよびnMOSと、キャパシタ１１２ｄとが発振回路１１２ａからのクロック信号を受けることで、ポンピングノードPNDは、交互に接地電圧および負電圧になる。そして、ポンピングノードPNDが負電圧になったときに、基板ノードVBBの電荷が引き抜かれ、基板ノードVBBが負電圧になる。ユニット１１２は、低消費電力モード中（ローパワー信号NAPXが活性化中）、動作を停止する。
【０１５６】
図３０は、基板電圧発生回路１００のユニット１１４の詳細を示している。ユニット１１４は、発振回路１１４ａと、ポンピング回路１１４ｂとで構成されている。発振回路１１４ａは、ユニット１１２の発振回路１１２ａからローパワー信号NAPXの論理を除いた回路である。すなわち、発振回路１１４ａは、低消費電力モード中も基板電圧検知信号VBBDETに応じて動作し基板電圧VBBを生成する。ポンピング回路１１４ｂは、ユニット１１２のポンピング回路１１２ｂと同一の回路である。
【０１５７】
図３１は、VBB検出回路９８の詳細を示している。VBB検出回路９８は、２つの検出ユニット９８ａ、９８ｂ、およびこれ等ユニット９８ａ、９８ｂの検出結果のOR論理を基板電圧検知信号VBBDETとして出力するOR回路９８ｃを有している。
【０１５８】
検出ユニット９８ａは、内部電源線VIIと接地線VSSとの間に抵抗、pMOS、抵抗を直列に接続した基準電圧発生部９８ｄ、２つのnMOSが直列に接続されたレベル検出部９８ｅ、pMOS負荷回路を介してpMOSが電源線VIIに接続されたCMOSインバータ９８ｆ、およびレベル検出部９８ｆの出力ノードNOUT1を接地線VSSに接続するnMOS９８ｇを有している。基準電圧発生部９８ｄのpMOSのゲートおよびnMOS９８ｇｎゲートは、ローパワー信号NAPXを受けている。このため、検出ユニット９８ａは、通常動作モード時に非活性化され、低消費電力モード時に活性化される。レベル検出部９８ｅの出力ノードNOUT1の電圧は、活性化時に基板電圧VBBの上昇とともに上昇する。この実施例では、CMOSインバータ９８ｆは、基板電圧VBBが−0.5Vまで上昇したとき、レベル検出部９８ｄでの検出結果（出力ノードNOUT1の電圧）を受けて低レベルを出力する。OR回路９８ｃは、CMOSインバータ９８ｆからの低レベルを受けたとき、基板電圧検知信号VBBDETを活性化する。
【０１５９】
検出ユニット９８ｂは、基準電圧発生部９８ｄのpMOSのゲートおよびnMOS９８ｇのゲートにローパワー信号NAPXの反転論理が供給されている。それ以外の構成は、検出ユニット９８ａと同一である。この実施例では、CMOSインバータ９８ｆは、通常動作モード時に、基板電圧VBBが−1.0Vまで上昇したとき、レベル検出部９８ｅでの検出結果（出力ノードNOUT1の電圧）を受けて低レベルを出力する。検出ユニット９８ｂの基準電圧発生部９８ｄの出力は、ローパワー信号NAPXの低レベル時（低消費電力モード中）に接地電圧VSS（0V）になる。このため、レベル検出部９８ｅの出力ノードNOUT2は、常に低レベルになる。すなわち、検出ユニット９８ｂは、低消費電力モード中、非活性化される。
【０１６０】
したがって、VBB検出回路９８は、通常動作モード時に、検出ユニット９８ｂのみを使用して、基板電圧VBBが−1.0Vまで上昇したときに基板電圧検知信号VBBDETを活性化する。基板電圧検知信号VBBDETの活性化により、図２９および図３０に示した基板電圧発生回路１００のユニット１１２、１１４が動作し、基板電圧VBBは、低下する。
【０１６１】
また、VBB検出回路９８は、低消費電力モード時に、ローパワー信号NAPXの活性化を受けて、検出ユニット９８ａを活性化し、検出ユニット９８ｂを非活性化する。この結果、VBB検出回路９８の消費電力が低減される。基板電圧VBBのレベルは、低消費電力モード中、検出ユニット９８ａのみで検出されるため、基板電圧VBBが−0.5Vまで上昇したときに基板電圧検知信号VBBDETが活性化される。基板電圧VBBの検出レベル（絶対値）が低くなるため、基板電圧発生回路１００が生成する基板電圧VBBの絶対値が小さくなる。すなわち、低消費電力モード中は、通常動作モード時に比べ基板電圧発生回路１００の動作が抑えられる。この結果、消費電力を低減できる。基板電圧VBBと接地電圧VSSとの差が小さくなるため、基板リークの量は減る。したがって、基板電圧検知信号VBBDETの発生頻度は下がり、基板電圧発生回路１００の動作頻度は下がる。この結果、消費電力をさらに低減できる。
【０１６２】
図３２は、プリチャージ電圧発生回路９４の詳細を示している。プリチャージ電圧発生回路９４は、差動増幅回路９４ａ、９４ｂ、およびVPR発生部９４ｃを有している。
【０１６３】
差動増幅回路９４ａは、pMOSで構成されたカレントミラー部９４ｄと、nMOSで構成された１対の差動入力部９４ｅ、９４ｆを有している。差動入力部９４ｅ、９４ｆの入力は、ともに参照電圧VPRREFLとプリチャージ電圧VPRとを受けている。差動入力部９４ｅは、常時オンしているnMOSを介して接地線VSSに接続され、差動入力部９４ｆは、ローパワー信号NAPXの非活性化時にオンするnMOSを介して接地線VSSに接続されている。
【０１６４】
すなわち、差動入力部９４ｅは、常に動作し、差動入力部９４ｆは、ローパワー信号NAPXの非活性化時のみ動作する。低消費電力モード中に、差動入力部９４ｆが動作を停止するため、消費電力が低減される。差動増幅回路９４ａは、参照電圧VPRREFLがプリチャージ電圧VPRより高いときに、出力ノードNOUT3を低レベルにする。
【０１６５】
差動増幅回路９４ｂは、nMOSで構成されたカレントミラー部９４ｇと、pMOSで構成された１対の差動入力部９４ｈ、９４ｉを有している。差動入力部９４ｈ、９４ｉの入力は、ともに参照電圧VPRREFHとプリチャージ電圧VPRとを受けている。差動入力部９４ｇは、常時オンしているpMOSを介して電源線VDDに接続され、差動入力部９４ｉは、ローパワー信号NAPXの非活性化時にオンするpMOSを介して電源線VDDにに接続されている。
【０１６６】
差動入力部９４ｈは、常に動作し、差動入力部９４ｉは、ローパワー信号NAPXの非活性化時のみ動作する。低消費電力モード中に、差動入力部９４ｉが動作を停止するため、消費電力が低減される。差動増幅回路９４ｂは、参照電圧VPRREFHがプリチャージ電圧VPRより低いときに、出力ノードNOUT4を低レベルにする。
【０１６７】
VPR発生部９４ｃは、電源線VDDと接地線VSSの間に直列に接続されたpMOSとnMOSとを有している。pMOSのゲートは、出力ノードNOUT3を接続している。nMOSのゲートは、出力ノードNOUT4を接続している。pMOSおよびnMOSのドレインからプリチャージ電圧VPRが出力されている。プリチャージ電圧VPRは、メモリコア３８におけるビット線対のイコライズ電圧およびメモリセルのプレート電圧として使用される。
【０１６８】
低消費電力モード中に差動入力部９４ｆ、９４ｉを非活性化することで、プリチャージ電圧VPRの変化に対するプリチャージ電圧発生回路９４の応答は悪くなる。しかし、後述するように、低消費電力モード中、読み書き動作およびリフレッシュ動作は実行されないため、プリチャージ電圧発生回路９４の応答が低下しても問題ない。
【０１６９】
図３３は、発振回路１０４の詳細を示している。発振回路１０４は、奇数段のCMOSインバータを縦続接続したリングオシレータ１０４ａ、およびリングオシレータ１０４ａから発振信号OSCZを取り出すためのバッファ１０４ｂを有している。図中の破線枠は、リングオシレータ１０４ａの段数（セルフリフレッシュの周期）を調整するスイッチである。これ等スイッチのオン、オフは、ポリシリコンヒューズの溶断、あるいは配線層のホトマスクのレイアウトパターンにより設定される。この例では、リングオシレータ１０４ａの段数は、７段に設定されている。CMOSインバータのpMOSおよびnMOSのソースは、それぞれpMOS負荷およびnMOS負荷を介して内部電源線VIIおよび接地線VSSに接続されている。pMOS負荷およびnMOS負荷のゲートは、それぞれ制御電圧PCNTL、NCNTLで制御されている。
【０１７０】
また、発振回路１０４は、ローパワー信号NAPXの制御を受けるpMOSおよびnMOSを有している。ローパワー信号NAPXの活性化時に、これ等pMOSがオンすることで、リングオシレータ１０４ａの所定のノードは、高レベルに固定され、これ等nMOSがオフすることで、CMOSインバータのnMOSと接地線VSSとの接続が遮断される。この結果、低消費電力モード中、発振回路１０４は動作を停止する。
【０１７１】
図３４は、発振回路１０４に内蔵された制御電圧PCNTL、NCNTLの生成回路１１６を示している。生成回路１１６は、内部電源線VIIと接地線VSSとの間に直列に接続されたpMOS、pMOSダイオード、および抵抗と、内部電源線VIIと接地線VSSとの間に直列に接続された抵抗、nMOSダイオード、およびnMOSと、制御電圧PCNTLを発生するノードと内部電源線VIIとの間に配置されたMOS容量と、制御電圧NCNTLを発生するノードと接地線VSSとの間に配置されたMOS容量とを有している。
【０１７２】
制御電圧PCNTLは、pMOSダイオードと抵抗との接続ノードから発生しており、内部電源電圧VIIの変動に対応して変化する。制御電圧NCNTLは、nMOSダイオードと抵抗との接続ノードから発生しており、接地電圧VSSの変動に対応して変化する。このため、図３３に示したCMOSインバータのpMOSおよびnMOSのソース・ゲート間電圧は常に一定になり、リングオシレータ１０４ａの発振周期は、内部電源電圧VIIの変動によらず一定になる。MOS容量は、内部電源線VIIおよび接地線VSSに発生する高周波ノイズが、制御電圧PCNTLおよび制御電圧NCNTLに影響することを防止する。この結果、内部電源電圧VIIおよび接地電圧VSSの変動がキャンセルされ、発振回路１０４の動作中（セルフリフレッシュモード中）、常に所定の周期で発振信号OSCZが生成される。
【０１７３】
pMOSおよびnMOSは、ローパワー信号NAPXの活性化時にオフする。すなわち、低消費電力モード中、生成回路１１６は非活性化される。このとき、制御電圧PCNTL、NCNTLは、それぞれ低レベル、高レベルになる。
【０１７４】
上述したDRAMでは、第１の実施形態と同様に、図２２に示したローパワーエントリ回路８４は、外部から低レベルのチップイネーブル信号CE2を受けたときにローパワー信号NAPXを活性化（低レベル）し、チップを低消費電力モードに移行させる。
【０１７５】
ローパワー信号NAPXの活性化により、図２３に示した参照電圧発生回路２４は、参照電圧VRFV、VPREF、VPREFL、VPREFHのレベルを下げる。図２８に示したVPP検出回路９０は、差動入力部９０ｅを非活性化し、同時に差動入力部９０ｄに与える制御電圧VPP2のレベルを下げる。図２５に示した昇圧回路９２のユニット１０８および基板電圧発生回路１００のユニット１１２は、動作を停止する。図３１に示したVBB検出回路９８は、検出ユニット９８ｂを非活性化し、検出ユニット９８ａを活性化し、基板電圧VBBの検出レベルを上げる。すなわち、基板電圧検知信号VBBDETは、基板電圧VBBが−0.5Vまで上昇したときに活性化される。図３２に示したプリチャージ電圧発生回路９４の差動増幅回路９４ａ、９４ｂは、それぞれ差動入力部９４ｆ、９４ｉを非活性化する。図３３に示した発振回路１０４は、動作を停止する。図３４に示した生成回路１１６は、非活性化される。
【０１７６】
図３５は、発振回路１０４および分周回路１０２の動作を示している。ローパワー信号NAPXが活性化すると、発振回路１０４は、発振信号OSCZを低レベルにする。発振信号OSCZがの発振が停止するため、分周回路１０２による分周動作が停止し、セルフリフレッシュのタイマ信号SRTZは低レベルになる。このため、分周回路１０２の消費電力はほぼゼロになる。
【０１７７】
このように、複数の制御回路が動作を停止し、または能力を低下することで、低消費電力モード中の消費電力が、従来に比べ大幅に低減される。一部の制御回路は、能力を低下した状態で動作し続けているため、低消費電力モードからの解除後、すぐに通常動作が開始可能である。
【０１７８】
以上、この実施形態では、低消費電力モード中にセルフリフレッシュ用の発振回路１０４を停止し、セルフリフレッシュモードの動作を停止した。この結果、低消費電力モード中の消費電力を低減できる。リフレッシュが実行されないため、内部電圧発生回路８６は、周辺回路４０で消費する電力（リーク電流）を補う程度の能力で動作させればよい。この結果、低消費電力モード中の消費電力を低減できる。
【０１７９】
内部電圧VPP、VBB、VPRは、低消費電力モード中も内部回路（周辺回路４０およびメモリコア３８等）に供給されている。このため、低消費電力モードの解除後すぐに周辺回路４０およびメモリコア３８を動作できる。低消費電力モード中に、昇圧回路９２のユニット１０８および基板電圧発生回路１００のユニット１１２の動作を停止したので、低消費電力モード中の消費電力をさらに低減できる。
【０１８０】
低消費電力モード中に、内部電源線VIIと安定化容量９６ａとの接続を維持するとともに、内部電源線VIIと内部回路（周辺回路４０およびメモリコア３８）との接続を遮断した。周辺回路４０への電源の供給が停止するため、周辺回路４０のリーク電流はなくなり、消費電力をゼロにできる。低消費電力モードの解除後、内部電源線VIIと内部回路とを接続したときに、安定化容量に蓄えられた電荷に対応する電圧が、内部電源線VIIを介して内部回路に与えられる。このため、低消費電力モードの解除後、内部電源電圧発生回路９６が所定の内部電源電圧VIIを発生する前に、安定化容量９６ａに蓄えられた電荷に対応する電圧を、内部回路に与えることができる。この結果、内部回路は、低消費電力モードの解除後すぐに動作できる。
【０１８１】
低消費電力モード中に、VPP検出回路９０の差動増幅回路９０ａにおける差動入力部９０ｅおよびプリチャージ電圧発生回路９４の差動増幅回路９４ａ、９４ｂにおける差動入力部９４ｆ、９４ｉを非活性化したので、差動増幅回路９０ａ、９４ａ、９４ｂの消費電力を低減できる。低消費電力モード中に、昇圧回路９２のユニット１０８および基板電圧発生回路１００のユニット１１２の動作を停止したので、ブースト電圧VPPおよび基板電圧VBBの過渡的なばらつきが抑えられる。すなわち、ブースト電圧VPPおよび基板電圧VBBの最大値と最小値との差を小さくできるため、リーク電流の削減が可能になる。
【０１８２】
参照電圧発生回路２４が発生する参照電圧VPREF、VRFV（VII）、VPRREFH、VPRREFLのレベルを低くすることで、VPP検出回路９０、VBB検出回路９８、およびプリチャージ電圧発生回路９４の検出レベルの絶対値を小さくし、昇圧回路９２、基板電圧発生回路１００、およびプリチャージ電圧発生回路９４が生成する昇圧電圧VPP、基板電圧VBB、プリチャージ電圧VPRのレベル（絶対値）を小さくした。電圧が低下することでリーク電流を削減できるため、消費電力を低減できる。
【０１８３】
なお、上述した実施形態では、本発明をDRAMに適用した例について述べた。本発明はこれに限定されず、例えば、SDRAM（Synchronous DRAM）、DDR SDRAM（Double Data Rate SDRAM）、あるいはFCRAM（Fast Cycle RAM）に適用してもよい。
【０１８４】
本発明が適用される半導体製造プロセスは、CMOSプロセスに限られず、Bi-CMOSプロセスでもよい。
【０１８５】
また、上述した第２の実施形態では、複数の遅延回路５４ｃを直列に接続してローパワーエントリ回路５０を形成した例について述べた。しかし、例えば、STTCRX信号で制御されるラッチ回路を使用してローパワーエントリ回路を形成してもよい。この場合には、回路規模が小さくなる。
【０１８６】
上述した第３の実施形態では、専用の低消費電力モード信号/LPを使用した例について述べた。例えば、チップ内部で/LP信号をプルアップし、/LP信号用の端子を設けないことで、低消費電力モードが必要のないユーザに対しても、このDRAMを供給できる。/LP信号は、ボンディングまたはヒューズを溶断により電源電圧VDDに接続してもよい。あるいは、配線層のホトマスクの切り替えにより、/LP信号を電源電圧VDDに接続してもよい。
【０１８７】
上述した第５の実施形態では、昇圧電圧VPPを電源電圧VDDと比較した例について述べた。しかし、例えば、昇圧電圧VPPを電源電圧VDDを降圧して生成される参照電圧VREFと比較してもよい。
【０１８８】
上述した第６の実施形態では、低消費電力モードの解除時に、起動信号生成回路８２を期間T2を生成するタイマとして動作させ、この期間T2に内部回路を初期化するためのSTTPZ信号（リセット信号）を活性化した例について述べた。しかし、例えば、低消費電力モードの解除時に、通常動作時に動作するカウンタをタイマとして動作させ、このカウンタが所定の数を計数している期間に、内部回路を初期化するためのリセット信号を活性化してもよい。カウンタとして、例えば、メモリセルのリフレッシュアドレスを示すリフレッシュカウンタ等を利用できる。
【０１８９】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０１９０】
以上の実施形態において説明した発明を整理して以下の付記を開示する。
（付記１）  電源電圧を外部から受け、所定の内部回路に供給する内部電圧を発生する内部電圧発生回路と、
制御信号を外部から受け、前記内部電圧発生回路を非活性化し、チップを低消費電力モードに移行させるエントリ回路とを備えたことを特徴とする半導体記憶装置。
（付記２）  付記１記載の半導体記憶装置において、
メモリセルに接続されるワード線を備え、
前記内部電圧発生回路は、前記ワード線に供給するブースト電圧を発生する昇圧回路を含むことを特徴とする半導体記憶装置。
（付記３）  付記１記載の半導体記憶装置において、
前記内部電圧発生回路は、基板に供給する基板電圧を発生する基板電圧発生回路を含むことを特徴とする半導体記憶装置。
（付記４）  付記１記載の半導体記憶装置において、
複数のメモリセルを有するメモリコアを備え、
前記内部電圧発生回路は、前記電源電圧より低く前記メモリコアに供給される内部電源電圧を発生する内部電源電圧発生回路を含むことを特徴とする半導体記憶装置。
（付記５）  付記１記載の半導体記憶装置において、
メモリセルと、該メモリセルに接続されるビット線を有するメモリコアを備え、
前記内部電圧発生回路は、前記ビット線に供給するプリチャージ電圧を発生するプリチャージ電圧発生回路を含むことを特徴とする半導体記憶装置。
（付記６）  付記１記載の半導体記憶装置において、
前記低消費電力モード時に、前記電源電圧を、前記内部電圧として前記所定の内部回路に供給する外部電圧供給回路を備えたことを特徴とする半導体記憶装置。
（付記７）  付記１記載の半導体記憶装置において、
前記エントリ回路は、所定の内部回路を非活性化するリセット信号を外部から受けてチップを低消費電力モードに移行させることを特徴とする半導体記憶装置。
（付記８）  付記１記載の半導体記憶装置において、
前記エントリ回路は、複数の制御信号を外部から受け、これ等制御信号の状態が低消費電力コマンドであるときに、チップを低消費電力モードに移行させることを特徴とする半導体記憶装置。
（付記９）  付記８記載の半導体記憶装置において、
前記エントリ回路は、チップ内の所定の回路を非活性化するリセット信号と、読み書き動作時にチップの各回路を活性化するチップイネーブル信号とを外部から受け、これ等信号の状態が低消費電力コマンドであるときに、チップを低消費電力モードに移行させることを特徴とする半導体記憶装置。
（付記１０）  付記９記載の半導体記憶装置において、
前記エントリ回路は、前記リセット信号が所定の期間非活性化にされ、さらに前記チップイネーブル信号が所定の期間活性化されたときに低消費電力モードに移行することを特徴とする半導体記憶装置。
（付記１１）  付記８記載の半導体記憶装置において、
前記エントリ回路は、低消費電力モード中に、前記複数の制御信号を受け、これ等制御信号の状態が低消費電力モードの解除を求めているときに、低消費電力モードを解除させることを特徴とする半導体記憶装置。
（付記１２）  付記１記載の半導体記憶装置において、
前記エントリ回路は、低消費電力モード信号の所定のレベルまたは遷移エッジを受けてチップを低消費電力モードに移行させることを特徴とする半導体記憶装置。
（付記１３）  電源電圧を外部から受け、所定の内部回路に供給する内部電圧を発生する内部電圧発生回路と、
制御信号を外部から受け、前記内部電圧発生回路を非活性化し、チップを低消費電力モードに移行させるエントリ回路とを備え、
前記エントリ回路は、前記低消費電力モード中に、前記制御信号を受け、該制御信号の状態が該低消費電力モードの解除を求めているときに、該低消費電力モードを解除させることを特徴とする半導体記憶装置。
（付記１４）  付記１３記載の半導体記憶装置において、
前記低消費電力モードの前記解除時に、前記内部電圧が所定の電圧より低い期間、内部回路を初期化するためのリセット信号が活性化されることを特徴とする半導体記憶装置。
（付記１５）  付記１４記載の半導体記憶装置において、
前記所定の電圧は、前記電源電圧を降圧して生成される参照電圧であることを特徴とする半導体記憶装置。
（付記１６）  付記１３記載の半導体記憶装置において、
前記低消費電力モードの前記解除時に、内部で生成される昇圧電圧が所定の電圧より低い期間、内部回路を初期化するためのリセット信号が活性化されることを特徴とする半導体記憶装置。
（付記１７）  付記１６記載の半導体記憶装置において、
前記所定の電圧は、前記電源電圧であることを特徴とする半導体記憶装置。
（付記１８）  付記１６記載の半導体記憶装置において、
前記所定の電圧は、前記電源電圧を降圧して生成される参照電圧であることを特徴とする半導体記憶装置。
（付記１９）  付記１３記載の半導体記憶装置において、
前記低消費電力モードの前記解除時に、前記内部電圧および内部で生成される昇圧電圧の少なくとも一方が、それぞれ所定の電圧より低い期間、内部回路を初期化するためのリセット信号が活性化されることを特徴とする半導体記憶装置。
（付記２０）  付記１３記載の半導体記憶装置において、
前記低消費電力モードの前記解除時に、所定の時間を計測するタイマを備え、
前記タイマが計測している期間に、内部回路を初期化するためのリセット信号が活性化されることを特徴とする半導体記憶装置。
（付記２１）  付記２０記載の半導体記憶装置において、
前記タイマは、ＣＲ時定数回路を有し、
前記所定の時間は、前記ＣＲ時定数回路に伝搬される信号の伝搬遅延時間に基づいて計測されることを特徴とする半導体記憶装置。
（付記２２）  付記２０記載の半導体記憶装置において、
前記タイマは、通常の動作時に動作するカウンタを有し、
前記所定の時間は、前記カウンタのカウント値に基づいて計測されることを特徴とする半導体記憶装置。
（付記２３）  付記２２記載の半導体記憶装置において、
前記カウンタは、メモリセルのリフレッシュアドレスを示すリフレッシュカウンタであることを特徴とする半導体記憶装置。
（付記２４）  メモリセルを所定の周期で自動的にリフレッシュするセルフリフレッシュ制御回路と、
電源電圧を外部から受け、所定の内部回路に供給する内部電圧を発生する内部電圧発生回路とを備え、
制御信号を外部から受けたときに、前記セルフリフレッシュ制御回路を非活性化するとともに、前記内部電圧発生回路の前記内部電圧の供給能力を低くし、チップを低消費電力モードに移行させることを特徴とする半導体記憶装置。
（付記２５）  付記２４記載の半導体記憶装置において、
前記内部電圧発生回路は、前記内部電圧を発生する複数のユニットを備え、
前記ユニットのうち一部は、前記低消費電力モード中に停止することを特徴とする半導体記憶装置。
（付記２６）  電源線に接続され、該電源線に供給される電荷の一部を蓄える安定化容量と、
前記電源線に接続された内部回路とを備え、
制御信号を外部から受けたときに、前記電源線と前記安定化容量との接続を維持するとともに、前記電源線と前記内部回路との接続を遮断し、チップを低消費電力モードに移行させることを特徴とする半導体記憶装置。
（付記２７）  付記２６記載の半導体記憶装置において、
電源電圧を外部から受け、内部電圧を発生する内部電圧発生回路を備え、
前記内部電圧は、前記電源線を介して前記内部回路に供給されることを特徴とする半導体記憶装置。
（付記２８）  電源電圧を外部から受け、所定の内部回路に供給する内部電圧を発生する内部電圧発生回路と、
前記内部電圧のレベルを検出し、その検出結果に基づいて前記内部電圧発生回路を制御する内部電圧検出回路とを備え、
制御信号を外部から受けたときに、前記内部電圧検出回路の能力を低下させ、チップを低消費電力モードに移行させることを特徴とする半導体記憶装置。
（付記２９）  付記２８記載の半導体記憶装置において、
前記内部電圧検出回路は、前記内部電圧のレベルを検出する複数のユニットを備え、
前記ユニットのうち一部は、前記低消費電力モード中に停止することを特徴とする半導体記憶装置。
（付記３０）  電源電圧を外部から受け、所定の内部回路に供給する内部電圧を発生する内部電圧発生回路と、
前記内部電圧のレベルを検出し、その検出結果に基づいて前記内部電圧発生回路を制御する内部電圧検出回路とを備え、
制御信号を外部から受けたときに、前記内部電圧検出回路における前記内部電圧の検出レベルを低くすることで、前記内部電圧発生回路が生成する前記内部電圧の絶対値を小さくし、チップを低消費電力モードに移行させることを特徴とする半導体記憶装置。
（付記３１）  付記３０記載の半導体記憶装置において、
参照電圧を発生する参照電圧発生回路を備え、
前記内部電圧検出回路は、前記内部電圧と前記参照電圧とを比較することで、前記内部電圧のレベルを検出し、
制御信号を外部から受けたときに、前記参照電圧発生回路が発生する前記参照電圧のレベルを低くすることで、前記内部電圧検出回路における前記内部電圧の検出レベルを低くすることを特徴とする半導体記憶装置。
（付記３２）  外部から電源電圧を受け、所定の内部回路に供給する内部電圧を発生する内部電圧発生回路を備え、
外部から制御信号を受けたときに、前記内部電圧発生回路を非活性化し、チップを低消費電力モードに移行させることを特徴とする半導体記憶装置の制御方法。
（付記３３）  付記３２記載の半導体記憶装置の制御方法において、
複数の制御信号を外部から受け、これ等制御信号の状態が低消費電力コマンドであるときに、チップを低消費電力モードに移行させることを特徴とする半導体記憶装置の制御方法。
（付記３４）  付記３３記載の半導体記憶装置の制御方法において、
チップ内の所定の回路を非活性化するリセット信号が所定の期間非活性化にされ、さらに読み書き動作時にチップの各回路を活性化するチップイネーブル信号が所定の期間活性化されたときに低消費電力モードに移行し、
パワーオン時には、前記リセット信号を所定の期間非活性化することを特徴とする半導体記憶装置の制御方法。
（付記３５）  外部から電源電圧を受け、所定の内部回路に供給する内部電圧を発生する内部電圧発生回路を備え、
外部から制御信号を受けたときに、前記内部電圧発生回路を非活性化し、チップを低消費電力モードに移行させ、
前記低消費電力モード中に、前記制御信号を受け、該制御信号の状態が該低消費電力モードの解除を求めているときに、該低消費電力モードを解除させることを特徴とする半導体記憶装置の制御方法。
（付記３６）  付記３５記載の半導体記憶装置の制御方法において、
前記低消費電力モードの前記解除時に、前記内部電圧が所定の電圧より低い期間、内部回路を初期化するためのリセット信号を活性化することを特徴とする半導体記憶装置の制御方法。
（付記３７）  メモリセルを所定の周期で自動的にリフレッシュするセルフリフレッシュ制御回路と、
電源電圧を外部から受け、所定の内部回路に供給する内部電圧を発生する内部電圧発生回路とを備え、
制御信号を外部から受けたときに、前記セルフリフレッシュ制御回路を非活性化するとともに、前記内部電圧発生回路の前記内部電圧の供給能力を低くし、チップを低消費電力モードに移行させることを特徴とする半導体記憶装置の制御方法。
（付記３８）  電源線に接続され、該電源線に供給される電荷の一部を蓄える安定化容量と、
前記電源線に接続された内部回路とを備え、
制御信号を外部から受けたときに、前記電源線と前記安定化容量との接続を維持するとともに、前記電源線と前記内部回路との接続を遮断し、チップを低消費電力モードに移行させることを特徴とする半導体記憶装置の制御方法。
（付記３９）  電源電圧を外部から受け、所定の内部回路に供給する内部電圧を発生する内部電圧発生回路と、
前記内部電圧のレベルを検出し、その検出結果に基づいて前記内部電圧発生回路を制御する内部電圧検出回路とを備え、
制御信号を外部から受けたときに、前記内部電圧検出回路の能力を低下させ、チップを低消費電力モードに移行させることを特徴とする半導体記憶装置の制御方法。
（付記４０）  電源電圧を外部から受け、所定の内部回路に供給する内部電圧を発生する内部電圧発生回路と、
前記内部電圧のレベルを検出し、その検出結果に基づいて前記内部電圧発生回路を制御する内部電圧検出回路とを備え、
制御信号を外部から受けたときに、前記内部電圧検出回路における前記内部電圧の検出レベルを低くすることで、前記内部電圧発生回路が生成する前記内部電圧の絶対値を小さくし、チップを低消費電力モードに移行させることを特徴とする半導体記憶装置の制御方法。
【０１９１】
付記２の半導体記憶装置では、エントリ回路は、外部からの制御信号を受けて、昇圧回路の動作を停止し、ワード線に供給するブースト電圧の生成を停止させる。低消費電力モード時に、定常的に電力を消費する昇圧回路が停止するため、消費電力が大幅に低減される。
【０１９２】
付記３の半導体記憶装置では、エントリ回路は、外部からの制御信号を受けて、基板電圧発生回路の動作を停止し、基板に供給する基板電圧の生成を停止させる。低消費電力モード時に、定常的に電力を消費する基板電圧発生回路が停止するため、消費電力が大幅に低減される。
【０１９３】
付記４の半導体記憶装置では、エントリ回路は、外部からの制御信号を受けて、内部電源電圧発生回路の動作を停止し、メモリコアに供給される内部電源電圧の生成を停止させる。低消費電力モード時に、定常的に電力を消費する内部電源電圧発生回路が停止するため、消費電力が大幅に低減される。
【０１９４】
付記５の半導体記憶装置では、エントリ回路は、外部からの制御信号を受けて、プリチャージ電圧発生回路の動作を停止し、ビット線に供給されるプリチャージ電圧の生成を停止させる。低消費電力モード時に、定常的に電力を消費するプリチャージ電圧発生回路が停止するため、消費電力が大幅に低減される。
【０１９５】
付記９の半導体記憶装置では、エントリ回路は、外部からリセット信号とチップイネーブル信号とを受ける。エントリ回路は、これ等制御信号の状態が低消費電力コマンドであるときを認識したときに、チップを低消費電力モードに移行させる。このため、コマンド入力により、チップを低消費電力モードに移行できる。
【０１９６】
付記１０の半導体記憶装置では、リセット信号が所定の期間非活性化にされ、この状態でさらにチップイネーブル信号が所定の期間活性化されたときに低消費電力モードに移行する。このため、電源ノイズ等でリセット信号またはチップイネーブル信号にグリッチが発生した場合にも、誤って低消費電力モードに移行することが防止される。
【０１９７】
付記１１の半導体記憶装置では、エントリ回路は、低消費電力モード中に外部から複数の制御信号を受ける。エントリ回路は、制御信号の状態が低消費電力モードの解除を求めているときに、チップを低消費電力モードから解除する。このため、コマンド入力により、低消費電力モードを解除できる。
【０１９８】
付記１９の半導体記憶装置では、低消費電力モードの解除時に、内部電圧および内部で生成される昇圧電圧の少なくとも一方が、それぞれ所定の電圧より低い期間、内部回路を初期化するためのリセット信号が活性化される。このため、低消費電力モードから通常の動作モードに移行する際に、内部回路をさらに確実にリセットすることができ、内部回路の誤動作を防止できる。
【０１９９】
付記２１の半導体記憶装置では、タイマは、ＣＲ時定数回路を有している。タイマは、ＣＲ時定数回路に伝搬される信号の伝搬遅延時間に基づいて、所定の時間を計測する。このため、リセット信号の活性化期間を簡易な回路で設定できる。
【０２００】
付記２２および付記２３の半導体記憶装置では、低消費電力モードの解除時に、通常動作時に動作するカウンタが所定の数を計数している期間に、内部回路を初期化するためのリセット信号が活性化される。このため、低消費電力モードから通常の動作モードに移行する際に、内部回路を確実にリセットすることができ、内部回路の誤動作を防止できる。カウンタとして、例えば、メモリセルのリフレッシュアドレスを示すリフレッシュカウンタ等が使用される。
【０２０１】
付記２５の半導体記憶装置では、内部電圧発生回路は、前記内部電圧を発生する複数のユニットを備えている。低消費電力モード中に、ユニットのうち一部は、動作を停止するため、低消費電力モード中の消費電力をさらに低減できる。
【０２０２】
付記２７の半導体記憶装置では、内部電圧発生回路は、電源電圧を外部から受け、内部電圧を発生する。内部電圧は、電源線を介して前記内部回路に供給される。このため、低消費電力モードの解除後、安定化容量に蓄えられた電荷に対応する電圧を、内部回路に与えることができる。
【０２０３】
付記２９の半導体記憶装置では、内部電圧検出回路は、内部電圧のレベルを検出する複数のユニットを備えている。低消費電力モード中に、ユニットのうち一部は、動作を停止するため、低消費電力モード中の消費電力をさらに低減できる。
【０２０４】
付記３１の半導体記憶装置では、参照電圧発生回路は、参照電圧を発生する。内部電圧検出回路は、内部電圧と参照電圧とを比較することで、内部電圧のレベルを検出する。
半導体記憶装置は、制御信号を外部から受けたときに、参照電圧発生回路が発生する参照電圧のレベルを低くすることで、内部電圧検出回路における前記内部電圧の検出レベルを低くする。この結果、内部電圧のレベルが低下し、内部回路のトランジスタ等のオフ電流が減少するので、消費電力を低減できる。
【０２０５】
付記３４の半導体記憶装置の制御方法では、パワーオン時に電源電圧が所定の電圧になるまで、チップイネーブル信号が非活性化される。このため、パワーオン時に誤って低消費電力モードに移行することが防止される。
【図面の簡単な説明】
【０２０６】
【図１】本発明の半導体記憶装置の状態遷移図である。
【図２】第１の実施形態の基本原理を示すブロック図である。
【図３】第１の実施形態を示すブロック図である。
【図４】図３の昇圧回路およびプリチャージ電圧発生回路の詳細を示す回路図である。
【図５】図３の内部電源電圧発生回路および基板電圧発生回路の詳細を示す回路図である。
【図６】図３のメモリコアの要部の詳細を示す回路図である。
【図７】第１の実施形態におけるパワーオン時および低消費電力モードへのエントリ時、イグジット時の動作を示すタイミング図である。
【図８】第１の実施形態の半導体記憶装置を携帯電話に使用した例を示すブロック図である。
【図９】図８に示した携帯電話の使用状態を示す説明図である。
【図１０】図８に示した携帯電話の制御状態を示すフローチャートである。
【図１１】第２の実施形態を示すブロック図である。
【図１２】図１１のローパワーエントリ回路の詳細を示す回路図である。
【図１３】図１２のローパワーエントリ回路の動作を示すタイミング図である。
【図１４】第３の実施形態を示すブロック図である。
【図１５】第４の実施形態におけるVII起動回路を示す回路図である。
【図１６】第４の実施形態におけるVII起動回路を示す回路図である。
【図１７】第４の実施形態における低消費電力モードへのエントリ時、およびイグジット時の動作を示すタイミング図である。
【図１８】第５の実施形態におけるレベル検出回路を示す回路図である。
【図１９】第５の実施形態における低消費電力モードへのエントリ時、およびイグジット時の動作を示すタイミング図である。
【図２０】第６の実施形態における起動信号生成回路を示す回路図である。
【図２１】第６の実施形態における低消費電力モードへのエントリ時、およびイグジット時の動作を示すタイミング図である。
【図２２】第７の実施形態を示すブロック図である。
【図２３】図２２の参照電圧発生回路の詳細を示す回路図である。
【図２４】図２２の内部電源電圧発生回路の詳細を示す回路図である。
【図２５】昇圧回路、VPP検出回路、基板電圧発生回路、およびVBB検出回路を示すブロック図である。
【図２６】図２５の昇圧回路のユニットの詳細を示す回路図である。
【図２７】図２５の昇圧回路のユニットの詳細を示す回路図である。
【図２８】図２２のVPP検出回路の詳細を示す回路図である。
【図２９】図２５の基板電圧発生回路のユニットの詳細を示す回路図である。
【図３０】図２５の基板電圧発生回路のユニットの詳細を示す回路図である。
【図３１】図２２のVBB検出回路の詳細を示す回路図である。
【図３２】図２２のプリチャージ電圧発生回路の詳細を示す回路図である。
【図３３】図２２の発振回路の詳細を示す回路図である。
【図３４】図２３の発振回路に内蔵される生成回路の詳細を示す回路図である。
【図３５】第７の実施形態における発振回路および分周回路の動作を示すタイミング図である。
【符号の説明】
【０２０７】
１０  VII起動回路
１２  VDD起動回路
１４  ローパワーエントリ回路
１６  コマンドデコーダ
１８  内部電圧発生回路
２０  チップ本体
２２  ローパスフィルタ
２４  参照電圧発生回路
２６  VDD供給回路
２８  昇圧回路
３０  プリチャージ電圧発生回路
３２  内部電源電圧発生回路
３４  基板電圧発生回路
３６  VSS供給回路
３８  メモリコア
４０  周辺回路
５０  ローパワーエントリ回路
５２  コマンドデコーダ
６２  ローパワーエントリ回路
７０  VII起動回路
７２  解除検出回路
７２ａ  検出回路
７２ｂ  レベルシフタ
７２ｃ  フリップフロップ
７４  レベル検出回路
７４ａ  差動増幅回路
７４ｂ  インバータ列
７６  パワーオン回路
７８  OR回路
８０  レベル検出回路
８０ａ、８０ｃ  差動増幅回路
８０ｂ、８０ｄ  インバータ列
８０ｅ  NANDゲート
８２  起動信号生成回路
８２ａ  CMOSインバータ
８２ｂ  MOS容量
８２ｃ  差動増幅回路
８４  ローパワーエントリ回路
８６  内部電圧発生回路
８８  チップ本体８８
９０  VPP検出回路
９２  昇圧回路
９４  プリチャージ電圧発生回路
９６  内部電源電圧発生回路
９８  VBB検出回路
１００  基板電圧発生回路
１０２  分周回路
１０４  発振回路１０４
１０６  発振回路
１０８、１１０  ユニット
１１２、１１４  ユニット
１１６  生成回路
AD  アドレス信号
BL、/BL  ビット線
/CE1、CE2  チップイネーブル信号
CE2X  チップイネーブル信号
CN  制御信号
DQ  データ入出力信号
/LP  低消費電力モード信号
LPLS  パルス
MC  メモリセル
NAPX、NAPPX  ローパワー信号
NCNTL  制御電圧
OSCZ  発振信号
PCNTL  制御電圧
PLS1〜PLS6  パルス信号
REL  解除信号
SRTZ  タイマ信号
STTCRX  起動信号
STTPZ、STT  起動信号
STTVII  起動信号
ULP  ローパワー信号
VBB  基板電圧
VDD  電源電圧
VII  内部電源電圧
VPP  ブースト電圧
VPPEN  昇圧イネーブル信号
VPR  プリチャージ電圧
VPREF、VPRREFL、VPRREFH、VRFV  参照電圧
VREF  参照電圧
VSS  接地電圧
WL0、WL1  ワード線
VBBDET  基板電圧検知信号
【図１】
0004704389.tif 000002
【図２】
0004704389.tif 000003
【図３】
0004704389.tif 000004
【図４】
0004704389.tif 000005
【図５】
0004704389.tif 000006
【図６】
0004704389.tif 000007
【図７】
0004704389.tif 000008
【図８】
0004704389.tif 000009
【図９】
0004704389.tif 000010
【図１０】
0004704389.tif 000011
【図１１】
0004704389.tif 000012
【図１２】
0004704389.tif 000013
【図１３】
0004704389.tif 000014
【図１４】
0004704389.tif 000015
【図１５】
0004704389.tif 000016
【図１６】
0004704389.tif 000017
【図１７】
0004704389.tif 000018
【図１８】
0004704389.tif 000019
【図１９】
0004704389.tif 000020
【図２０】
0004704389.tif 000021
【図２１】
0004704389.tif 000022
【図２２】
0004704389.tif 000023
【図２３】
0004704389.tif 000024
【図２４】
0004704389.tif 000025
【図２５】
0004704389.tif 000026
【図２６】
0004704389.tif 000027
【図２７】
0004704389.tif 000028
【図２８】
0004704389.tif 000029
【図２９】
0004704389.tif 000030
【図３０】
0004704389.tif 000031
【図３１】
0004704389.tif 000032
【図３２】
0004704389.tif 000033
【図３３】
0004704389.tif 000034
【図３４】
0004704389.tif 000035
【図３５】
0004704389.tif 000036