(57)【特許請求の範囲】
【請求項１】
４ｍ−１個(ｍは１以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする４ｍ個のタップを有する第１遅延部を有し、４ｍ／２番目の上記遅延素子を中心として、フィルタ係数の値が対称であるＦＩＲフィルタと、
上記ＦＩＲフィルタからの上記単位時間毎の出力信号を１つおきに間引く間引き回路と
を備え、
上記ＦＩＲフィルタは、
上記単位時間毎の時刻Ｔｎ(ｎは１以上の整数)において、ｎが偶数のときは上記第１遅延部の(２ｍ＋２ｋ)番目(ｋ＝１(ｍ＝１のとき)またはｋ＝１,２(ｍ＝２のとき)またはｋ＝１,…,ｍ−１,ｍ(ｍ≧３のとき))のタップからの出力信号を選択して出力する一方、ｎが奇数のときは上記第１遅延部の(２ｍ＋２ｋ−２)番目のタップからの出力信号を選択して出力する第１信号選択部と、
上記第１遅延部の(２ｍ−２ｋ＋１)番目のタップからの出力信号と、上記第１信号選択部からのｎが偶数のときの上記第１遅延部の(２ｍ＋２ｋ)番目のタップの出力信号かまたは上記第１信号選択部からのｎが奇数のときの上記第１遅延部の(２ｍ＋２ｋ−２)番目のタップの出力信号とを加算して、第(ｍ−ｋ＋１)番目の加算信号を出力する第１加算部と、
上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋１)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋１)番目の乗算信号を出力すると共に、上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋２)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋２)番目の乗算信号を出力する乗算部と、
ｍが１の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記乗算部からの第１番目の乗算信号を選択して出力する一方、ｎが奇数のときは第２番目の乗算信号を選択して出力し、ｍが２以上の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記乗算部からの第(２ｍ−２ｋ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第(２ｍ−２ｋ＋２)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第２信号選択部と、
上記第２信号選択部からの出力信号を上記単位時間だけ遅延させる第２遅延部と、
上記第２信号選択部からの出力信号と上記第２遅延部からの出力信号とを加算する第２加算部と
を含み、
上記間引き回路は、
上記時刻Ｔｎにおいて、ｎが奇数のときは上記第２加算部からの出力信号を間引く一方、ｎが偶数のときは上記第２加算部からの出力信号を出力することによって、上記ＦＩＲフィルタの上記第２加算部からの上記単位時間毎の出力信号を１つおきに間引いて、上記第２加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の１／２に周波数変換して出力することを特徴とする信号処理回路。
【請求項２】
４ｍ個(ｍは１以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする４ｍ＋１個のタップを有する第１遅延部を有し、４ｍ／２＋１番目のタップを中心として、フィルタ係数の値が対称であるＦＩＲフィルタと、
上記ＦＩＲフィルタからの上記単位時間毎の出力信号を１つおきに間引く間引き回路と
を備え、
上記ＦＩＲフィルタは、
上記単位時間毎の時刻Ｔｎ(ｎは１以上の整数)において、ｎが偶数のときは上記第１遅延部の(２ｍ＋２ｋ＋１)番目(ｋ＝１(ｍ＝１のとき)またはｋ＝１,２(ｍ＝２のとき)またはｋ＝１,…,ｍ−１,ｍ(ｍ≧３のとき))のタップからの出力信号を選択して出力する一方、ｎが奇数のときは上記第１遅延部の(２ｍ＋２ｋ−１)番目のタップからの出力信号を選択して出力する第１信号選択部と、
上記第１遅延部の(２ｍ−２ｋ＋１)番目のタップからの出力信号と、上記第１信号選択部からのｎが偶数のときの上記第１遅延部の(２ｍ＋２ｋ＋１)番目のタップの出力信号かまたは上記第１信号選択部からのｎが奇数のときの上記第１遅延部の(２ｍ＋２ｋ−１)番目のタップの出力信号とを加算して、第(ｍ−ｋ＋１)番目の加算信号を出力する第１加算部と、
上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋１)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋１)番目の乗算信号を出力すると共に、上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋２)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋２)番目の乗算信号を出力する第１乗算部と、
上記第１遅延部の(２ｍ＋１)番目のタップからの出力信号に第(２ｍ＋１)番目の上記フィルタ係数を乗算して第(２ｍ＋１)番目の乗算信号を出力する第２乗算部と、
ｍが１の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記第１乗算部からの第１番目の乗算信号を選択して出力する一方、ｎが奇数のときは第２番目の乗算信号を選択して出力し、ｍが２以上の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記第１乗算部からの第(２ｍ−２ｋ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第(２ｍ−２ｋ＋２)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第２信号選択部と、
上記時刻Ｔｎにおいて、ｎが偶数のときは上記第２乗算部からの上記第(２ｍ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは定数０を表す信号を選択して、選択された信号と上記第２信号選択部からの出力信号とを加算して出力する第３信号選択部と、
上記第３信号選択部からの出力信号を上記単位時間だけ遅延させる第２遅延部と、
上記第３信号選択部からの出力信号と上記第２遅延部からの出力信号とを加算する第２加算部と
を含み、
上記間引き回路は、
上記時刻Ｔｎにおいて、ｎが奇数のときは上記第２加算部からの出力信号を間引く一方、ｎが偶数のときは上記第２加算部からの出力信号を出力することによって、上記ＦＩＲフィルタの上記第２加算部からの上記単位時間毎の出力信号を１つおきに間引いて、上記第２加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の１／２に周波数変換して出力することを特徴とする信号処理回路。
【請求項３】
４ｍ＋１個(ｍは１以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする４ｍ＋２個のタップを有する第１遅延部を有し、(４ｍ＋２)／２番目の上記遅延素子を中心として、フィルタ係数の値が対称であるＦＩＲフィルタと、
上記ＦＩＲフィルタからの上記単位時間毎の出力信号を１つおきに間引く間引き回路と
を備え、
上記ＦＩＲフィルタは、
上記単位時間毎の時刻Ｔｎ(ｎは１以上の整数)において、ｎが偶数のときは上記第１遅延部の(２ｍ＋２ｋ＋２)番目(ｋ＝１(ｍ＝１のとき)またはｋ＝１,２(ｍ＝２のとき)またはｋ＝１,…,ｍ−１,ｍ(ｍ≧３のとき))のタップからの出力信号を選択して出力する一方、ｎが奇数のときは上記第１遅延部の(２ｍ＋２ｋ)番目のタップからの出力信号を選択して出力する第１信号選択部と、
上記第１遅延部の(２ｍ−２ｋ＋１)番目のタップからの出力信号と、上記第１信号選択部からのｎが偶数のときの上記第１遅延部の(２ｍ＋２ｋ＋２)番目のタップの出力信号かまたは上記第１信号選択部からのｎが奇数のときの上記第１遅延部の(２ｍ＋２ｋ)番目のタップの出力信号とを加算して、第(ｍ−ｋ＋１)番目の加算信号を出力する第１加算部と、
上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋１)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋１)番目の乗算信号を出力すると共に、上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋２)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋２)番目の乗算信号を出力する第１乗算部と、
上記第１遅延部の(２ｍ＋１)番目のタップからの出力信号に第(２ｍ＋１)番目の上記フィルタ係数を乗算して第(２ｍ＋１)番目の乗算信号を出力する第２乗算部と、
ｍが１の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記第１乗算部からの第１番目の乗算信号を選択して出力する一方、ｎが奇数のときは第２番目の乗算信号を選択して出力し、ｍが２以上の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記第１乗算部からの第(２ｍ−２ｋ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第(２ｍ−２ｋ＋２)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第２信号選択部と、
上記第２信号選択部からの出力信号と上記第２乗算部からの上記第(２ｍ＋１)番目の乗算信号信号を加算して出力する第２加算部と、
上記第２加算部からの出力信号を上記単位時間だけ遅延させる第２遅延部と、
上記第２加算部からの出力信号と上記第２遅延部からの出力信号とを加算する第３加算部と
を含み、
上記間引き回路は、
上記時刻Ｔｎにおいて、ｎが奇数のときは上記第３加算部からの出力信号を間引く一方、ｎが偶数のときは上記第３加算部からの出力信号を出力することによって、上記ＦＩＲフィルタの上記第３加算部からの上記単位時間毎の出力信号を１つおきに間引いて、上記第３加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の１／２に周波数変換して出力することを特徴とする信号処理回路。
【請求項４】
４ｍ＋２個(ｍは１以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする４ｍ＋３個のタップを有する第１遅延部を有し、(４ｍ＋２)／２＋１番目のタップを中心として、フィルタ係数の値が対称であるＦＩＲフィルタと、
上記ＦＩＲフィルタからの上記単位時間毎の出力信号を１つおきに間引く間引き回路と
を備え、
上記ＦＩＲフィルタは、
上記単位時間毎の時刻Ｔｎ(ｎは１以上の整数)において、ｎが偶数のときは上記第１遅延部の(２ｍ＋２ｋ＋３)番目(ｋ＝１(ｍ＝１のとき)またはｋ＝１,２(ｍ＝２のとき)またはｋ＝１,…,ｍ−１,ｍ(ｍ≧３のとき))のタップからの出力信号を選択して出力する一方、ｎが奇数のときは上記第１遅延部の(２ｍ＋２ｋ＋１)番目のタップからの出力信号を選択して出力する第１信号選択部と、
上記第１遅延部の(２ｍ−２ｋ＋１)番目のタップからの出力信号と、上記第１信号選択部からのｎが偶数のときの上記第１遅延部の(２ｍ＋２ｋ＋３)番目のタップの出力信号かまたは上記第１信号選択部からのｎが奇数のときの上記第１遅延部の(２ｍ＋２ｋ＋１)番目のタップの出力信号とを加算して、第(ｍ−ｋ＋１)番目の加算信号を出力すると共に、上記第１遅延部の(２ｍ＋１)番目のタップからの出力信号と上記第１遅延部の(２ｍ＋３)番目のタップからの出力信号とを加算して、第(ｍ＋１)番目の加算信号を出力する第１加算部と、
上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋１)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋１)番目の乗算信号を出力すると共に、上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋２)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋２)番目の乗算信号を出力する第１乗算部と、
上記第１加算部からの上記第(ｍ＋１)番目の加算信号に第(２ｍ＋１)番目の上記フィルタ係数を乗算して第(２ｍ＋１)番目の乗算信号を出力すると共に、上記第１遅延部の(２ｍ＋１)番目のタップからの出力信号に第(２ｍ＋２)番目の上記フィルタ係数を乗算して第(２ｍ＋２)番目の乗算信号を出力する第２乗算部と、
ｍが１の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記第１乗算部からの第１番目の乗算信号を選択して出力する一方、ｎが奇数のときは第２番目の乗算信号を選択して出力し、ｍが２以上の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記第１乗算部からの第(２ｍ−２ｋ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第(２ｍ−２ｋ＋２)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第２信号選択部と、
上記時刻Ｔｎにおいて、ｎが偶数のときは上記第２乗算部からの第(２ｍ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは上記第２乗算部からの第(２ｍ＋２)番目の乗算信号を選択して、選択された信号と上記第２信号選択部からの出力信号とを加算して出力する第３信号選択部と、
上記第３信号選択部からの出力信号を上記単位時間だけ遅延させる第２遅延部と、
上記第３信号選択部からの出力信号と上記第２遅延部からの出力信号とを加算する第２加算部と
を含み、
上記間引き回路は、
上記時刻Ｔｎにおいて、ｎが奇数のときは上記第２加算部からの出力信号を間引く一方、ｎが偶数のときは上記第２加算部からの出力信号を出力することによって、上記ＦＩＲフィルタの上記第２加算部からの上記単位時間毎の出力信号を１つおきに間引いて、上記第２加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の１／２に周波数変換して出力することを特徴とする信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、信号処理回路に関し、詳しくは、ＦＩＲデジタルフィルタの回路規模を削減する技術、およびそのＦＩＲ(Finite Impulse Response：有限インパルス応答)フィルタを使用した信号処理回路に関するものである。
【背景技術】
【０００２】
従来、信号処理回路としては、図５に示すサンプリング周波数変換回路がある。このサンプリング周波数変換回路(以下、ｆｓ変換回路という)は、８タップのＦＩＲフィルタ５と、１／２間引き回路５１で構成されている。このＦＩＲフィルタ５は、７個の連続するフリップフロップＤ１〜Ｄ７を用いた遅延器と、乗算する係数がそれぞれａ１，ａ２，ａ３，ａ４，ａ５，ａ６，ａ７，ａ８である８個の乗算器３１〜３８と、各乗算器の出力信号を加算する７個の加算器２１〜２７で構成されている。
【０００３】
図５のｆｓ変換回路は、外部から入力された信号に対してＦＩＲフィルタ５により帯域制限された信号Ｆ(Ｔ)を、１／２間引き回路５１で間引き処理することにより１／２ダウンサンプリングのｆｓ変換を行う。
【０００４】
図５において、特にＦＩＲフィルタ５の乗算器の係数の並びが対称である場合、つまりａ１＝ａ８、ａ２＝ａ７、ａ３＝ａ６、ａ４＝ａ５である場合、図６に示すｆｓ変換回路のように乗算器の数を削減した回路に代替できる。
【０００５】
図６のＦＩＲフィルタ６は、同じ係数のタップの出力信号を先に加算しておき、その後に乗算器で係数を乗算する。これにより、回路全体の乗算器の個数を８個から４個に削減している。図６において、Ｄ１〜Ｄ７はフリップフロップ、２１〜２７は加算器、３１〜３４は乗算器、５１は１／２間引き回路である。
【０００６】
以下に図６のｆｓ変換回路の動作について説明する。
【０００７】
まず、図６のＦＩＲフィルタ６に外部からデータを入力したときのフィルタ出力Ｆ(Ｔ)について説明する。
【０００８】
外部からデータｄ１、ｄ２、…、ｄ８、ｄ９、ｄ１０、…、ｄｎ、…を単位時間ごとに順次入力し、ある時刻Ｔ１において各タップの出力が右から順に、ｄ１、ｄ２、…、ｄ８である場合、このときのフィルタ出力Ｆ(Ｔ１)は次の式で表せる。
Ｆ(Ｔ１)＝  ａ１(ｄ８＋ｄ１)＋ａ２(ｄ７＋ｄ２)
＋ａ３(ｄ６＋ｄ３)＋ａ４(ｄ５＋ｄ４)
また、Ｔ１の単位時間後のＴ２においては、各タップの出力が右から順に、ｄ２、ｄ３、…、ｄ９となるから、
Ｆ(Ｔ２)＝  ａ１(ｄ９＋ｄ２)＋ａ２(ｄ８＋ｄ３)
＋ａ３(ｄ７＋ｄ４)＋ａ４(ｄ６＋ｄ５)
となる。つまり時刻Ｔｎでは、ＦＩＲフィルタ６の出力Ｆ(Ｔｎ)は、
Ｆ(Ｔｎ)＝  ａ１(ｄｎ＋７＋ｄｎ)
＋ａ２(ｄｎ＋６＋ｄｎ＋１)
＋ａ３(ｄｎ＋５＋ｄｎ＋２)
＋ａ４(ｄｎ＋４＋ｄｎ＋３)    ………  ［式１］
と表せる。
【０００９】
したがって、時刻Ｔｎ以降、ＦＩＲフィルタ６からはＦ(Ｔｎ)、Ｆ(Ｔｎ＋１)、Ｆ(Ｔｎ＋２)、Ｆ(Ｔｎ＋３)、Ｆ(Ｔｎ＋４)、Ｆ(Ｔｎ＋５)、Ｆ(Ｔｎ＋６)、…が単位時間ごとに順次出力される。
【００１０】
図６のｆｓ変換回路は、ＦＩＲフィルタ６からの出力Ｆ(Ｔ)のデータに対して、１／２間引き回路５１に入力されるデータを１個毎に間引き外部に出力する。ここで、奇数番目のデータを間引くようにしておけば、Ｆ(Ｔｎ)、Ｆ(Ｔｎ＋２)、Ｆ(Ｔｎ＋４)、Ｆ(Ｔｎ＋６)、…(ただしｎは偶数)のように偶数番目のデータのみがｆｓ変換回路外部に２単位時間ごとに順次出力される。
【００１１】
以上のようにして、図６のｆｓ変換回路は外部からの入力データに対して、１／２ダウンサンプリングのｆｓ変換を行ったデータを出力する。
【００１２】
しかし、図６に示す構成のｆｓ変換回路は、ＦＩＲフィルタのタップ数が増えるにしたがい必要となる乗算器および加算器の数が増大するため、回路全体の規模が増大し、消費電力も大きくなるという問題がある。
【００１３】
この問題に対して、従来から種々の方法でＦＩＲフィルタを簡素化して回路全体の規模を削減する技術が実施されている。
【００１４】
その従来からの技術として、図７および図８にカイザー(Kaizer)窓を用いて、１／２間引きしてダウンサンプリングするｆｓ変換に利用するフィルタ回路およびカイザーフィルタの係数を示している。図７において、Ｄ１６２〜Ｄ７はフリップフロップ、２１〜２６は加算器、３１〜３４は乗算器である。
【００１５】
なお、これと同様の回路および係数は、特開２００１−３５８５６２号公報(特許文献１)にも示されている。
【００１６】
このカイザーフィルタの１６３個の係数は、図８から明らかなように、１タップ毎に値が「０」であるという特徴がある(ただし中心のタップである８２タップ目の係数を除く)。
【００１７】
図７に示すフィルタ回路は、１６２個の遅延器を有する１６３タップのＦＩＲフィルタである。このＦＩＲフィルタは図６に示す回路のＦＩＲフィルタと同様に係数が同じ値のタップの出力を加算し、その後に係数を乗算しているが、図８の係数表に記載されている係数の値が「０」であるタップの出力信号は演算処理する必要がないので、そのタップの加算器と乗算器を省略している。具体的には２番目、４番目、６番目、…、１６０番目、１６２番目の偶数番目のタップ(ただし中心の８２番目を除く)の加算器と乗算器を省略している。
【００１８】
このように、図７のＦＩＲフィルタは、不要な加算器と乗算器を省略することにより回路規模の削減を図っている。
【００１９】
しかしながら、図７に示すＦＩＲフィルタは、その係数が「１タップ毎に値が「０」である」という特徴、つまり一部の係数が「０」であるという特徴を有する場合にのみ適応可能であり回路規模を削減できるが、そうではないフィルタ係数の場合は適応できない。
【特許文献１】特開２００１−３５８５６２号公報(図３および図５)
【発明の開示】
【発明が解決しようとする課題】
【００２０】
そこで、この発明の課題は、ＦＩＲフィルタを用いた信号処理回路において、ＦＩＲフィルタのフィルタ係数に関わらず、構成を簡略化して回路規模を削減できる信号処理回路を提供することにある。
【課題を解決するための手段】
【００２１】
【００２２】
【００２３】
上記課題を解決するため、この発明の信号処理回路は、
４ｍ−１個(ｍは１以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする４ｍ個のタップを有する第１遅延部を有し、４ｍ／２番目の上記遅延素子を中心として、フィルタ係数の値が対称であるＦＩＲフィルタと、
上記ＦＩＲフィルタからの上記単位時間毎の出力信号を１つおきに間引く間引き回路と
を備え、
上記ＦＩＲフィルタは、
上記単位時間毎の時刻Ｔｎ(ｎは１以上の整数)において、ｎが偶数のときは上記第１遅延部の(２ｍ＋２ｋ)番目(ｋ＝１(ｍ＝１のとき)またはｋ＝１,２(ｍ＝２のとき)またはｋ＝１,…,ｍ−１,ｍ(ｍ≧３のとき))のタップからの出力信号を選択して出力する一方、ｎが奇数のときは上記第１遅延部の(２ｍ＋２ｋ−２)番目のタップからの出力信号を選択して出力する第１信号選択部と、
上記第１遅延部の(２ｍ−２ｋ＋１)番目のタップからの出力信号と、上記第１信号選択部からのｎが偶数のときの上記第１遅延部の(２ｍ＋２ｋ)番目のタップの出力信号かまたは上記第１信号選択部からのｎが奇数のときの上記第１遅延部の(２ｍ＋２ｋ−２)番目のタップの出力信号とを加算して、第(ｍ−ｋ＋１)番目の加算信号を出力する第１加算部と、
上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋１)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋１)番目の乗算信号を出力すると共に、上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋２)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋２)番目の乗算信号を出力する乗算部と、
ｍが１の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記乗算部からの第１番目の乗算信号を選択して出力する一方、ｎが奇数のときは第２番目の乗算信号を選択して出力し、ｍが２以上の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記乗算部からの第(２ｍ−２ｋ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第(２ｍ−２ｋ＋２)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第２信号選択部と、
上記第２信号選択部からの出力信号を上記単位時間だけ遅延させる第２遅延部と、
上記第２信号選択部からの出力信号と上記第２遅延部からの出力信号とを加算する第２加算部と
を含み、
上記間引き回路は、
上記時刻Ｔｎにおいて、ｎが奇数のときは上記第２加算部からの出力信号を間引く一方、ｎが偶数のときは上記第２加算部からの出力信号を出力することによって、上記ＦＩＲフィルタの上記第２加算部からの上記単位時間毎の出力信号を１つおきに間引いて、上記第２加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の１／２に周波数変換して出力する。
【００２４】
上記構成の信号処理回路によれば、４ｍ−１個(ｍは１以上の整数)の遅延素子が直列に接続された第１遅延部を有し、フィルタ係数の値が対称であるＦＩＲフィルタにより、所定の帯域制限された出力信号をサンプリング周波数に基づく単位時間毎に出力する。そして、上記ＦＩＲフィルタからの上記単位時間毎の出力信号を、間引き回路により１つおきに間引くことによって、上記所定の帯域制限された出力信号を上記サンプリング周波数の１／２に周波数変換して出力する。これによって、従来は２つの別々の加算器で加算処理していた特定の連続する２個のタップの出力の加算処理を１つの加算器で行うことによって、加算器の数を削減できる。したがって、ＦＩＲフィルタの第１遅延部が、４ｍ−１個(ｍは１以上の整数)の遅延素子が直列に接続された構成の信号処理回路において、ＦＩＲフィルタのフィルタ係数に関わらず、構成を簡略化して回路規模を削減できる。
【００２５】
また、この発明の信号処理回路は、
４ｍ個(ｍは１以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする４ｍ＋１個のタップを有する第１遅延部を有し、４ｍ／２＋１番目のタップを中心として、フィルタ係数の値が対称であるＦＩＲフィルタと、
上記ＦＩＲフィルタからの上記単位時間毎の出力信号を１つおきに間引く間引き回路と
を備え、
上記ＦＩＲフィルタは、
上記単位時間毎の時刻Ｔｎ(ｎは１以上の整数)において、ｎが偶数のときは上記第１遅延部の(２ｍ＋２ｋ＋１)番目(ｋ＝１(ｍ＝１のとき)またはｋ＝１,２(ｍ＝２のとき)またはｋ＝１,…,ｍ−１,ｍ(ｍ≧３のとき))のタップからの出力信号を選択して出力する一方、ｎが奇数のときは上記第１遅延部の(２ｍ＋２ｋ−１)番目のタップからの出力信号を選択して出力する第１信号選択部と、
上記第１遅延部の(２ｍ−２ｋ＋１)番目のタップからの出力信号と、上記第１信号選択部からのｎが偶数のときの上記第１遅延部の(２ｍ＋２ｋ＋１)番目のタップの出力信号かまたは上記第１信号選択部からのｎが奇数のときの上記第１遅延部の(２ｍ＋２ｋ−１)番目のタップの出力信号とを加算して、第(ｍ−ｋ＋１)番目の加算信号を出力する第１加算部と、
上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋１)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋１)番目の乗算信号を出力すると共に、上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋２)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋２)番目の乗算信号を出力する第１乗算部と、
上記第１遅延部の(２ｍ＋１)番目のタップからの出力信号に第(２ｍ＋１)番目の上記フィルタ係数を乗算して第(２ｍ＋１)番目の乗算信号を出力する第２乗算部と、
ｍが１の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記第１乗算部からの第１番目の乗算信号を選択して出力する一方、ｎが奇数のときは第２番目の乗算信号を選択して出力し、ｍが２以上の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記第１乗算部からの第(２ｍ−２ｋ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第(２ｍ−２ｋ＋２)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第２信号選択部と、
上記時刻Ｔｎにおいて、ｎが偶数のときは上記第２乗算部からの上記第(２ｍ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは定数０を表す信号を選択して、選択された信号と上記第２信号選択部からの出力信号とを加算して出力する第３信号選択部と、
上記第３信号選択部からの出力信号を上記単位時間だけ遅延させる第２遅延部と、
上記第３信号選択部からの出力信号と上記第２遅延部からの出力信号とを加算する第２加算部と
を含み、
上記間引き回路は、
上記時刻Ｔｎにおいて、ｎが奇数のときは上記第２加算部からの出力信号を間引く一方、ｎが偶数のときは上記第２加算部からの出力信号を出力することによって、上記ＦＩＲフィルタの上記第２加算部からの上記単位時間毎の出力信号を１つおきに間引いて、上記第２加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の１／２に周波数変換して出力する。
【００２６】
上記構成の信号処理回路によれば、４ｍ個(ｍは１以上の整数)の遅延素子が直列に接続された第１遅延部を有し、フィルタ係数の値が対称であるＦＩＲフィルタにより、所定の帯域制限された出力信号をサンプリング周波数に基づく単位時間毎に出力する。そして、上記ＦＩＲフィルタからの上記単位時間毎の出力信号を、間引き回路により１つおきに間引くことによって、上記所定の帯域制限された出力信号を上記サンプリング周波数の１／２に周波数変換して出力する。これによって、従来は２つの別々の加算器で加算処理していた特定の連続する２個のタップの出力の加算処理を１つの加算器で行うことによって、加算器の数を削減できる。したがって、ＦＩＲフィルタの第１遅延部が、４ｍ個(ｍは１以上の整数)の遅延素子が直列に接続された構成の信号処理回路において、ＦＩＲフィルタのフィルタ係数に関わらず、構成を簡略化して回路規模を削減できる。
【００２７】
また、この発明の信号処理回路は、
４ｍ＋１個(ｍは１以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする４ｍ＋２個のタップを有する第１遅延部を有し、(４ｍ＋２)／２番目の上記遅延素子を中心として、フィルタ係数の値が対称であるＦＩＲフィルタと、
上記ＦＩＲフィルタからの上記単位時間毎の出力信号を１つおきに間引く間引き回路と
を備え、
上記ＦＩＲフィルタは、
上記単位時間毎の時刻Ｔｎ(ｎは１以上の整数)において、ｎが偶数のときは上記第１遅延部の(２ｍ＋２ｋ＋２)番目(ｋ＝１(ｍ＝１のとき)またはｋ＝１,２(ｍ＝２のとき)またはｋ＝１,…,ｍ−１,ｍ(ｍ≧３のとき))のタップからの出力信号を選択して出力する一方、ｎが奇数のときは上記第１遅延部の(２ｍ＋２ｋ)番目のタップからの出力信号を選択して出力する第１信号選択部と、
上記第１遅延部の(２ｍ−２ｋ＋１)番目のタップからの出力信号と、上記第１信号選択部からのｎが偶数のときの上記第１遅延部の(２ｍ＋２ｋ＋２)番目のタップの出力信号かまたは上記第１信号選択部からのｎが奇数のときの上記第１遅延部の(２ｍ＋２ｋ)番目のタップの出力信号とを加算して、第(ｍ−ｋ＋１)番目の加算信号を出力する第１加算部と、
上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋１)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋１)番目の乗算信号を出力すると共に、上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋２)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋２)番目の乗算信号を出力する第１乗算部と、
上記第１遅延部の(２ｍ＋１)番目のタップからの出力信号に第(２ｍ＋１)番目の上記フィルタ係数を乗算して第(２ｍ＋１)番目の乗算信号を出力する第２乗算部と、
ｍが１の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記第１乗算部からの第１番目の乗算信号を選択して出力する一方、ｎが奇数のときは第２番目の乗算信号を選択して出力し、ｍが２以上の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記第１乗算部からの第(２ｍ−２ｋ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第(２ｍ−２ｋ＋２)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第２信号選択部と、
上記第２信号選択部からの出力信号と上記第２乗算部からの上記第(２ｍ＋１)番目の乗算信号信号を加算して出力する第２加算部と、
上記第２加算部からの出力信号を上記単位時間だけ遅延させる第２遅延部と、
上記第２加算部からの出力信号と上記第２遅延部からの出力信号とを加算する第３加算部と
を含み、
上記間引き回路は、
上記時刻Ｔｎにおいて、ｎが奇数のときは上記第３加算部からの出力信号を間引く一方、ｎが偶数のときは上記第３加算部からの出力信号を出力することによって、上記ＦＩＲフィルタの上記第３加算部からの上記単位時間毎の出力信号を１つおきに間引いて、上記第３加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の１／２に周波数変換して出力する。
【００２８】
上記構成の信号処理回路によれば、４ｍ＋１個(ｍは１以上の整数)の遅延素子が直列に接続された第１遅延部を有し、フィルタ係数の値が対称であるＦＩＲフィルタにより、所定の帯域制限された出力信号をサンプリング周波数に基づく単位時間毎に出力する。そして、上記ＦＩＲフィルタからの上記単位時間毎の出力信号を、間引き回路により１つおきに間引くことによって、上記所定の帯域制限された出力信号を上記サンプリング周波数の１／２に周波数変換して出力する。これによって、従来は２つの別々の加算器で加算処理していた特定の連続する２個のタップの出力の加算処理を１つの加算器で行うことによって、加算器の数を削減できる。したがって、ＦＩＲフィルタの第１遅延部が、４ｍ＋１個(ｍは１以上の整数)の遅延素子が直列に接続された構成の信号処理回路において、ＦＩＲフィルタのフィルタ係数に関わらず、構成を簡略化して回路規模を削減できる。
【００２９】
また、この発明の信号処理回路は、
４ｍ＋２個(ｍは１以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする４ｍ＋３個のタップを有する第１遅延部を有し、(４ｍ＋２)／２＋１番目のタップを中心として、フィルタ係数の値が対称であるＦＩＲフィルタと、
上記ＦＩＲフィルタからの上記単位時間毎の出力信号を１つおきに間引く間引き回路と
を備え、
上記ＦＩＲフィルタは、
上記単位時間毎の時刻Ｔｎ(ｎは１以上の整数)において、ｎが偶数のときは上記第１遅延部の(２ｍ＋２ｋ＋３)番目(ｋ＝１(ｍ＝１のとき)またはｋ＝１,２(ｍ＝２のとき)またはｋ＝１,…,ｍ−１,ｍ(ｍ≧３のとき))のタップからの出力信号を選択して出力する一方、ｎが奇数のときは上記第１遅延部の(２ｍ＋２ｋ＋１)番目のタップからの出力信号を選択して出力する第１信号選択部と、
上記第１遅延部の(２ｍ−２ｋ＋１)番目のタップからの出力信号と、上記第１信号選択部からのｎが偶数のときの上記第１遅延部の(２ｍ＋２ｋ＋３)番目のタップの出力信号かまたは上記第１信号選択部からのｎが奇数のときの上記第１遅延部の(２ｍ＋２ｋ＋１)番目のタップの出力信号とを加算して、第(ｍ−ｋ＋１)番目の加算信号を出力すると共に、上記第１遅延部の(２ｍ＋１)番目のタップからの出力信号と上記第１遅延部の(２ｍ＋３)番目のタップからの出力信号とを加算して、第(ｍ＋１)番目の加算信号を出力する第１加算部と、
上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋１)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋１)番目の乗算信号を出力すると共に、上記第１加算部からの上記第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋２)番目の上記フィルタ係数を乗算して第(２ｍ−２ｋ＋２)番目の乗算信号を出力する第１乗算部と、
上記第１加算部からの上記第(ｍ＋１)番目の加算信号に第(２ｍ＋１)番目の上記フィルタ係数を乗算して第(２ｍ＋１)番目の乗算信号を出力すると共に、上記第１遅延部の(２ｍ＋１)番目のタップからの出力信号に第(２ｍ＋２)番目の上記フィルタ係数を乗算して第(２ｍ＋２)番目の乗算信号を出力する第２乗算部と、
ｍが１の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記第１乗算部からの第１番目の乗算信号を選択して出力する一方、ｎが奇数のときは第２番目の乗算信号を選択して出力し、ｍが２以上の場合は、上記時刻Ｔｎにおいて、ｎが偶数のときは上記第１乗算部からの第(２ｍ−２ｋ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第(２ｍ−２ｋ＋２)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第２信号選択部と、
上記時刻Ｔｎにおいて、ｎが偶数のときは上記第２乗算部からの第(２ｍ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは上記第２乗算部からの第(２ｍ＋２)番目の乗算信号を選択して、選択された信号と上記第２信号選択部からの出力信号とを加算して出力する第３信号選択部と、
上記第３信号選択部からの出力信号を上記単位時間だけ遅延させる第２遅延部と、
上記第３信号選択部からの出力信号と上記第２遅延部からの出力信号とを加算する第２加算部と
を含み、
上記間引き回路は、
上記時刻Ｔｎにおいて、ｎが奇数のときは上記第２加算部からの出力信号を間引く一方、ｎが偶数のときは上記第２加算部からの出力信号を出力することによって、上記ＦＩＲフィルタの上記第２加算部からの上記単位時間毎の出力信号を１つおきに間引いて、上記第２加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の１／２に周波数変換して出力する。
【００３０】
上記構成信号処理回路によれば、４ｍ＋２個(ｍは１以上の整数)の遅延素子が直列に接続された第１遅延部を有し、フィルタ係数の値が対称であるＦＩＲフィルタにより、所定の帯域制限された出力信号をサンプリング周波数に基づく単位時間毎に出力する。そして、上記ＦＩＲフィルタからの上記単位時間毎の出力信号を、間引き回路により１つおきに間引くことによって、上記所定の帯域制限された出力信号を上記サンプリング周波数の１／２に周波数変換して出力する。これによって、従来は２つの別々の加算器で加算処理していた特定の連続する２個のタップの出力の加算処理を１つの加算器で行うことによって、加算器の数を削減できる。したがって、ＦＩＲフィルタの第１遅延部が、４ｍ＋２個(ｍは１以上の整数)の遅延素子が直列に接続された構成の信号処理回路において、ＦＩＲフィルタのフィルタ係数に関わらず、構成を簡略化して回路規模を削減できる。
【発明の効果】
【００３１】
以上より明らかなように、この発明の信号処理回路によれば、ＦＩＲフィルタを用いた信号処理回路において、ＦＩＲフィルタのフィルタ係数に関わらず、構成を簡略化して回路規模を削減できる信号処理回路を実現することができる。
【発明を実施するための最良の形態】
【００３２】
以下、この発明の信号処理回路を図示の実施の形態により詳細に説明する。
【００３３】
（第１実施形態）
図１Ａはこの発明の第１実施形態の信号処理回路の構成を示している。図１Ａに示す信号処理回路は、４ｍ−１個(ｍ＝２)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えている。この第１実施形態のＦＩＲフィルタは、４番目の遅延素子を中心としてフィルタ係数の値が対称である。
【００３４】
図１Ａに示す信号処理回路は、８タップのＦＩＲフィルタ１と１／２間引き回路５１で構成されており、外部から入力部５４に入力されたデータに対して、１／２ダウンサンプリングのサンプリング周波数変換(ｆｓ変換)を行った信号を出力部５５から外部へ出力するｆｓ変換回路である。
【００３５】
以下に図１Ａに示す信号処理回路の構成および動作を詳細に説明する。
【００３６】
まず、ＦＩＲフィルタ１Ａの構成について説明する。ＦＩＲフィルタ１Ａは、７個の連続する遅延素子の一例としてのフリップフロップＤ１〜Ｄ７と、第１信号選択部の一例としてのセレクタ４１,４２と、第１加算部の一例としての加算器２１,２２と、乗算部の一例としての乗算器３１〜３４と、セレクタ４３,４４と、加算器２６と、第２遅延部の一例としてのフリップフロップＤ１０１と、第２加算部の一例としての加算器５２とを備えている。
【００３７】
上記フリップフロップＤ１〜Ｄ７で第１遅延部を構成している。上記セレクタ４３,４４と加算器２６で第２信号選択部を構成している。さらに、上記フリップフロップＤ１０１と加算器５２で帯域制限出力部を構成している。
【００３８】
上記ＦＩＲフィルタ１Ａにおいて、第１遅延部の入力側の１番目のタップを加算器２１の一方の入力端子に接続し、３番目のタップを加算器２２の一方の入力端子に接続している。
【００３９】
また、４番目のタップをセレクタ４１の入力端子Ａに接続し、６番目のタップをセレクタ４１の入力端子Ｂに接続し、セレクタ４１の出力端子ＯＰを加算器２２の他方の入力端子に接続している。また、６番目のタップをセレクタ４２の入力端子Ａに接続し、８番目のタップをセレクタ４２の入力端子Ｂに接続し、セレクタ４２の出力端子ＯＰを加算器２１の他方の入力端子に接続している。
【００４０】
また、上記加算器２１の出力端子を、乗算器３１,３２の夫々の入力端子に接続すると共に、加算器２２の出力端子を、乗算器３３,３４の夫々の入力端子に接続している。
【００４１】
上記乗算器３１の出力端子をセレクタ４３の入力端子Ｂに接続し、乗算器３２の出力端子をセレクタ４３の入力端子Ａに接続している。また、上記乗算器３３の出力端子をセレクタ４４の入力端子Ｂに接続し、乗算器３４の出力端子をセレクタ４４の入力端子Ａに接続している。
【００４２】
上記セレクタ４３の出力端子ＯＰを加算器２６の一方の入力端子に接続し、セレクタ４４の出力端子ＯＰを加算器２６の他方の入力端子に接続している。さらに、上記加算器２６の出力端子を、フリップフロップＤ１０１の入力端子および加算器５２の一方の入力端子に接続している。上記フリップフロップＤ１０１の出力端子を加算器５２の他方の入力端子に接続している。そして、上記加算器５２の出力端子を１／２間引き回路５１の入力端子に接続している。
【００４３】
なお、セレクタ４１〜４４は、ＡおよびＢの２個の入力端子と１個の出力端子ＯＰを有しており、外部から与えられる切換え制御信号(図示しない)の設定により、２個の入力端子から入力される信号のうちＡまたはＢのいずれか一方の入力信号を選択し、出力端子ＯＰに出力する出力切換えスイッチの機能を有するセレクタである。
【００４４】
また、乗算器３１〜３４は、乗算器に入力される信号に対して、ＦＩＲフィルタの係数としてそれぞれ、ａ１、ａ２、ａ３、ａ４を乗算した結果を出力する。
【００４５】
なお、ここで、係数ａ１、ａ２、ａ３、ａ４は任意の実数であり、図８に示す従来の技術におけるフィルタ係数のように一部が「０」である必要はない。
【００４６】
次に、ＦＩＲフィルタ１Ａの動作について説明する。
【００４７】
外部から入力部５４にデータｄ１、ｄ２、…、ｄ８、ｄ９、ｄ１０、…、ｄｎ、…を単位時間ごとに順次入力されると、ある時刻Ｔ１において各タップの出力は図１Ａに示すように右から順に、ｄ１、ｄ２、…、ｄ８となる。
【００４８】
なお、時刻Ｔｎにおける各セレクタ４１〜４４の切換え設定は、ｎが奇数のときは入力端子Ａからの入力を選択し出力端子ＯＰから出力するように設定し、ｎが偶数の時はＢからの入力を選択し出力端子ＯＰから出力するように設定する。
【００４９】
ここで、時刻Ｔｎのときの加算器２６の出力をＧ(Ｔｎ)とすると、時刻Ｔ１では、セレクタ４１〜４４はＡの入力が選択されるから、時刻Ｔ１の加算器２６の出力Ｇ(Ｔ１)は次の式で表せる。
Ｇ(Ｔ１)＝  ａ２(ｄ８＋ｄ３)
＋ａ４(ｄ６＋ｄ５)
次に、時刻Ｔ２の時、セレクタ４１〜４４はＢの入力が選択されるから、加算器２６の出力Ｇ(Ｔ２)は次の式で表せる。
Ｇ(Ｔ２)＝  ａ１(ｄ９＋ｄ２)
＋ａ３(ｄ７＋ｄ４)
次に、時刻Ｔ３のとき、セレクタ４１〜４４はＡの入力が選択されるから、加算器２６の出力Ｇ(Ｔ３)は次の式で表せる。
Ｇ(Ｔ３)＝  ａ２(ｄ１０＋ｄ５)
＋ａ４(ｄ８＋ｄ７)
また、時刻ＴｎのときのＦＩＲフィルタ１Ａの出力Ｆ(Ｔｎ)は、加算器２６の出力Ｇ(Ｔｎ)と、フリップフロップＤ１０１の出力Ｇ(Ｔｎ−１)が加算器５２で加算されたものであるから、Ｆ(Ｔｎ)は次の式で表される。
Ｆ(Ｔｎ)＝Ｇ(Ｔｎ−１)＋Ｇ(Ｔｎ)
したがって、時刻Ｔ２および時刻Ｔ３でのＦＩＲフィルタ１Ａの出力はそれぞれ次の式で表せる。
Ｆ(Ｔ２)＝Ｇ(Ｔ１)＋Ｇ(Ｔ２)
＝  ａ１(ｄ９＋ｄ２)
＋ａ２(ｄ８＋ｄ３)
＋ａ３(ｄ７＋ｄ４)
＋ａ４(ｄ６＋ｄ５)
Ｆ(Ｔ３)＝Ｇ(Ｔ２)＋Ｇ(Ｔ３)
＝  ａ１(ｄ９＋ｄ２)
＋ａ２(ｄ１０＋ｄ５)
＋ａ３(ｄ７＋ｄ４)
＋ａ４(ｄ８＋ｄ７)
【００５０】
つまり、Ｆ(Ｔｎ)は次の式で表される。ただし、ｎが偶数の場合と奇数の場合とでセレクタ４１〜４４の設定が異なるので、ｎの値により２通りに分けられる。
［ｎが偶数のとき］
Ｆ(Ｔｎ)＝  ａ１(ｄｎ＋７＋ｄｎ)
＋ａ２(ｄｎ＋６＋ｄｎ＋１)
＋ａ３(ｄｎ＋５＋ｄｎ＋２)
＋ａ４(ｄｎ＋４＋ｄｎ＋３)    ………  ［式２］
［ｎが奇数のとき］
Ｆ(Ｔｎ)＝  ａ１(ｄｎ＋６＋ｄｎ−１)
＋ａ２(ｄｎ＋７＋ｄｎ＋２)
＋ａ３(ｄｎ＋４＋ｄｎ＋１)
＋ａ４(ｄｎ＋５＋ｄｎ＋４)    ………  ［式３］
したがって、ＦＩＲフィルタ１Ａの出力Ｆ(Ｔｎ)としては、［式２］の演算結果と［式３］の演算結果とが、単位時刻ごとに交互に出力される。
【００５１】
次に、図１Ａの１／２間引き回路５１の動作について説明する。
【００５２】
１／２間引き回路５１には、ＦＩＲフィルタ１Ａからの出力データＦ(Ｔｎ)が単位時間ごとに１個ずつ連続して入力される。この入力されるデータＦ(Ｔｎ)に対して、連続する２個のデータのうち１個を間引き、残りの１個のデータはそのまま出力する。ここで、データを間引くときはｎが奇数のときのＦ(Ｔｎ)を間引く。したがって、１／２間引き回路５１は、［式２］に示した、Ｆ(Ｔｎ)、Ｆ(Ｔｎ＋２)、Ｆ(Ｔｎ＋４)、Ｆ(Ｔｎ＋６)、…(ただしｎは偶数)のデータを、２単位時間ごとに１個ずつ順次出力する。
【００５３】
さらに、この１／２間引き回路５１の出力は、図１Ａの信号処理回路の出力として外部に出力される。
【００５４】
ここで、［式２］の演算結果は、従来の技術で説明した図６のｆｓ変換回路に使用されているＦＩＲフィルタの出力である［式１］と同じである。
【００５５】
したがって、この発明の第１実施形態の図１Ａに示す信号処理回路は、図６に示すｆｓ変換回路と同様に外部からの入力データに対して、１／２ダウンサンプリングのｆｓ変換を行ったデータを出力するｆｓ変換回路であることは明らかである。
【００５６】
なお、上記図１Ａに示す信号処理回路では、４ｍ−１個(ｍ＝２)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えた信号処理回路について説明したが、４ｍ−１個(ｍが１または３以上)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えた信号処理回路にこの発明を適用してもよい。
【００５７】
この場合の信号処理回路の構成としては、
ＦＩＲフィルタは、
サンプリング周波数に基づく単位時間毎の時刻Ｔｎ(ｎは１以上の整数)において、ｎが偶数のときは第１遅延部の(２ｍ＋２ｋ)番目(ｋ＝１(ｍ＝１のとき)またはｋ＝１,２(ｍ＝２のとき)またはｋ＝１,…,ｍ−１,ｍ(ｍ≧３のとき))のタップからの出力信号を選択して出力する一方、ｎが奇数のときは第１遅延部の(２ｍ＋２ｋ−２)番目のタップからの出力信号を選択して出力する第１信号選択部を含み、
ＦＩＲフィルタの第１加算部は、第１遅延部の(２ｍ−２ｋ＋１)番目のタップからの出力信号と、第１信号選択部からのｎが偶数のときの第１遅延部の(２ｍ＋２ｋ)番目のタップの出力信号かまたは第１信号選択部からのｎが奇数のときの第１遅延部の(２ｍ＋２ｋ−２)番目のタップの出力信号とを加算して、第(ｍ−ｋ＋１)番目の加算信号を出力し、
ＦＩＲフィルタの乗算部は、第１加算部からの第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋１)番目のフィルタ係数を乗算して第(２ｍ−２ｋ＋１)番目の乗算信号を出力すると共に、第１加算部からの第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋２)番目のフィルタ係数を乗算して第(２ｍ−２ｋ＋２)番目の乗算信号を出力し、
さらに、ＦＩＲフィルタは、
ｍが１の場合は、時刻Ｔｎにおいて、ｎが偶数のときは乗算部からの第１番目の乗算信号を選択して出力する一方、ｎが奇数のときは第２番目の乗算信号を選択して出力し、ｍが２以上の場合は、時刻Ｔｎにおいて、ｎが偶数のときは乗算部からの第(２ｍ−２ｋ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第(２ｍ−２ｋ＋２)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第２信号選択部を含み、
ＦＩＲフィルタの帯域制限出力部は、第２信号選択部からの出力信号を単位時間だけ遅延させる第２遅延部と、第２信号選択部からの出力信号と第２遅延部からの出力信号とを加算する第２加算部とを有し、
間引き回路は、時刻Ｔｎにおいて、ｎが奇数のときは第２加算部からの出力信号を間引く一方、ｎが偶数のときは第２加算部からの出力信号を出力するものであればよい。
【００５８】
例えば、図１Ｂには、４ｍ−１個(ｍ＝３)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えた信号処理回路の構成を示している。この図１Ｂに示す信号処理回路は、タップ数が８から１２に増加したことによるフィルタ特性の違いを除いて図１Ａに示す信号処理回路と同様の効果を有する。
【００５９】
図１Ｂに示す信号処理回路のＦＩＲフィルタ１Ｂは、１１個の連続する遅延素子の一例としてのフリップフロップＤ１〜Ｄ１１と、第１信号選択部の一例としてのセレクタ４１〜４３と、第１加算部の一例としての加算器２１〜２３と、乗算部の一例としての乗算器３１〜３６と、セレクタ４４〜４６と、加算器２６と、第２遅延部の一例としてのフリップフロップＤ１０１と、第２加算部の一例としての加算器５２とを備えている。
【００６０】
上記フリップフロップＤ１〜Ｄ１１で第１遅延部を構成している。上記セレクタ４４〜４６と加算器２５,２６で第２信号選択部を構成している。さらに、上記フリップフロップＤ１０１と加算器５２で帯域制限出力部を構成している。
【００６１】
（第２実施形態）
図２Ａはこの発明の第２実施形態の信号処理回路の構成を示している。図２Ａに示す信号処理回路は、４ｍ個(ｍ＝２)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えている。この第２実施形態のＦＩＲフィルタは、５番目のタップを中心としてフィルタ係数の値が対称である。
【００６２】
図２Ａに示す信号処理回路は、９タップのＦＩＲフィルタ２Ａと１／２間引き回路５１で構成されており、外部から入力部５４に入力されたデータに対して、１／２ダウンサンプリングのサンプリング周波数変換(ｆｓ変換)を行った信号を出力部５５から外部へ出力するｆｓ変換回路である。
【００６３】
以下に、図２Ａに示す信号処理回路の構成および動作を詳細に説明する。
【００６４】
まず、ＦＩＲフィルタ２Ａの構成について説明する。ＦＩＲフィルタ２Ａは、８個の連続する遅延素子の一例としてのフリップフロップＤ１〜８と、第１信号選択部の一例としてのセレクタ４１,４２と、第１加算部の一例としての加算器２１,２２と、乗算器３１〜３５と、セレクタ４３〜４５と、加算器２５,２６と、第２遅延部の一例としてのフリップフロップＤ１０１と、第２加算部の一例としての加算器５２と、定数０を発生する手段である定数発生回路５６とを備えている。
【００６５】
上記フリップフロップＤ１〜８で第１遅延部を構成している。上記乗算器３１〜３４で第１乗算部を構成し、乗算器３５で第２乗算部を構成している。上記セレクタ４３,４４と加算器２５で第２信号選択部を構成している。上記セレクタ４５と加算器２６で第３信号選択部を構成している。さらに、上記フリップフロップＤ１０１と加算器５２で帯域制限出力部を構成している。
【００６６】
上記ＦＩＲフィルタ２Ａにおいて、第１遅延部の入力側の１番目のタップを加算器２１の一方の入力端子に接続し、３番目のタップを加算器２２の一方の入力端子に接続している。
【００６７】
また、５番目のタップをセレクタ４１の入力端子Ａに接続し、７番目のタップをセレクタ４１の入力端子Ｂに接続し、セレクタ４１の出力端子ＯＰを加算器２２の他方の入力端子に接続している。また、７番目のタップをセレクタ４２の入力端子Ａに接続し、９番目のタップをセレクタ４２の入力端子Ｂに接続し、セレクタ４２の出力端子ＯＰを加算器２１の他方の入力端子に接続している。
【００６８】
また、上記加算器２１の出力端子を、乗算器３１,３２の夫々の入力端子に接続すると共に、加算器２２の出力端子を、乗算器３３,３４の夫々の入力端子に接続している。また、５番目のタップを乗算器３５の入力端子に接続している。
【００６９】
上記乗算器３１の出力端子をセレクタ４３の入力端子Ｂに接続し、乗算器３２の出力端子をセレクタ４３の入力端子Ａに接続している。また、上記乗算器３３の出力端子をセレクタ４４の入力端子Ｂに接続し、乗算器３４の出力端子をセレクタ４４の入力端子Ａに接続している。上記セレクタ４３の出力端子ＯＰを加算器２５の一方の入力端子に接続し、セレクタ４４の出力端子ＯＰを加算器２５の他方の入力端子に接続している。
【００７０】
上記乗算器３５の出力端子をセレクタ４５の入力端子Ｂに接続し、定数発生回路５６の出力端子をセレクタ４５の入力端子Ａに接続している。さらに、上記加算器２５の出力端子を加算器２６の一方の入力端子に接続し、セレクタ４５の出力端子ＯＰを加算器２６の他方の入力端子に接続している。
【００７１】
上記加算器２６の出力端子を、フリップフロップＤ１０１の入力端子および加算器５２の一方の入力端子に接続している。上記フリップフロップＤ１０１の出力端子を加算器５２の他方の入力端子に接続している。そして、上記加算器５２の出力端子を１／２間引き回路５１の入力端子に接続している。
【００７２】
なお、セレクタ４１〜４５は、ＡおよびＢの２個の入力端子と１個の出力端子ＯＰを有しており、外部から与えられる切換え制御信号(図示しない)の設定により、２個の入力端子から入力される信号のうちＡまたはＢのいずれか一方の入力信号を選択し、出力端子ＯＰに出力する出力切換えスイッチの機能を有するセレクタである。
【００７３】
また、乗算器３１〜３５は、乗算器に入力される信号に対して、ＦＩＲフィルタの係数としてそれぞれ、ａ１、ａ２、ａ３、ａ４、ａ５を乗算した結果を出力する。
【００７４】
次に、ＦＩＲフィルタ２Ａの動作について説明する。
【００７５】
外部から入力部５４にデータｄ１、ｄ２、…、ｄ８、ｄ９、ｄ１０、…、ｄｎ、…を単位時間ごとに順次入力されると、ある時刻Ｔ１において各タップの出力は、図２Ａに示すように右から順に、ｄ１、ｄ２、…、ｄ９となる。
【００７６】
なお、時刻Ｔｎにおける各セレクタ４１〜４５の切換え設定は、ｎが奇数のときは入力端子Ａからの入力を選択し出力端子ＯＰから出力するように設定し、ｎが偶数のときはＢからの入力を選択し出力端子ＯＰから出力するように設定する。
【００７７】
ここで、時刻Ｔｎのときの加算器２６の出力をＧ(Ｔｎ)とすると、時刻Ｔ１およびＴ３では、セレクタ４１〜４５はＡの入力が選択され、時刻Ｔ２では、セレクタ４１〜４５はＢの入力が選択されるから、時刻Ｔ１、Ｔ２、Ｔ３の加算器２６の出力Ｇ(Ｔ１)、Ｇ(Ｔ２)、Ｇ(Ｔ３)はそれぞれ次の式で表せる。
Ｇ(Ｔ１)＝  ａ２(ｄ９＋ｄ３)
＋ａ４(ｄ７＋ｄ５)
＋０
Ｇ(Ｔ２)＝  ａ１(ｄ１０＋ｄ２)
＋ａ３(ｄ８＋ｄ４)
＋ａ５(ｄ６)
Ｇ(Ｔ３)＝  ａ２(ｄ１１＋ｄ５)
＋ａ４(ｄ９＋ｄ７)
＋０
また、時刻ＴｎのときのＦＩＲフィルタ２Ａの出力Ｆ(Ｔｎ)は、加算器２６の出力Ｇ(Ｔｎ)と、フリップフロップＤ１０１の出力Ｇ(Ｔｎ−１)が加算器５２で加算されたものであるから、Ｆ(Ｔｎ)は次の式で表される。
Ｆ(Ｔｎ)＝Ｇ(Ｔｎ−１)＋Ｇ(Ｔｎ)
したがって、時刻Ｔ２および時刻Ｔ３でのＦＩＲフィルタ２Ａの出力はそれぞれ次の式で表せる。
Ｆ(Ｔ２)＝Ｇ(Ｔ１)＋Ｇ(Ｔ２)
＝  ａ１(ｄ１０＋ｄ２)
＋ａ２(ｄ９＋ｄ３)
＋ａ３(ｄ８＋ｄ４)
＋ａ４(ｄ７＋ｄ５)
＋ａ５(ｄ６)
Ｆ(Ｔ３)＝Ｇ(Ｔ２)＋Ｇ(Ｔ３)
＝  ａ１(ｄ１０＋ｄ２)
＋ａ２(ｄ１１＋ｄ５)
＋ａ３(ｄ８＋ｄ４)
＋ａ４(ｄ９＋ｄ７)
＋ａ５(ｄ６)
【００７８】
つまり、Ｆ(Ｔｎ)は次の式で表される。ただし、ｎが偶数の場合と奇数の場合とでセレクタ４１〜４５の設定が異なるので、ｎの値により２通りに分けられる。
［ｎが偶数のとき］
Ｆ(Ｔｎ)＝  ａ１(ｄｎ＋８＋ｄｎ)
＋ａ２(ｄｎ＋７＋ｄｎ＋１)
＋ａ３(ｄｎ＋６＋ｄｎ＋２)
＋ａ４(ｄｎ＋５＋ｄｎ＋３)
＋ａ５(ｄｎ＋４)    ………  ［式４］
［ｎが奇数のとき］
Ｆ(Ｔｎ)＝  ａ１(ｄｎ＋７＋ｄｎ−１)
＋ａ２(ｄｎ＋８＋ｄｎ＋２)
＋ａ３(ｄｎ＋５＋ｄｎ＋１)
＋ａ４(ｄｎ＋６＋ｄｎ＋４)
＋ａ５(ｄｎ＋３)     ………  ［式５］
したがって、ＦＩＲフィルタ２Ａの出力Ｆ(Ｔｎ)としては、［式４］の演算結果と［式５］の演算結果とが、単位時刻ごとに交互に出力される。
【００７９】
また、図２Ａの１／２間引き回路５１は、図１Ａの１／２間引き回路５１と同様に動作する。つまり、［式４］に示した、Ｆ(Ｔｎ)、Ｆ(Ｔｎ＋２)、Ｆ(Ｔｎ＋４)、Ｆ(Ｔｎ＋６)、…(ただしｎは偶数)のデータを、２単位時間ごとに１個ずつ順次出力する。そしてそのデータは、１／２ダウンサンプリングのｆｓ変換の演算処理結果として図２Ａの信号処理回路の外部に出力される。
【００８０】
以上に説明した通り、図２Ａに示す信号処理回路は、外部からの入力データに対して、１／２ダウンサンプリングのｆｓ変換を行ったデータを出力するｆｓ変換回路である
なお、上記図２Ａに示す信号処理回路では、４ｍ個(ｍ＝２)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えた信号処理回路について説明したが、４ｍ個(ｍが１または３以上)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えた信号処理回路にこの発明を適用してもよい。
【００８１】
この場合の信号処理回路の構成としては、
ＦＩＲフィルタは、
サンプリング周波数に基づく単位時間毎の時刻Ｔｎ(ｎは１以上の整数)において、ｎが偶数のときは第１遅延部の(２ｍ＋２ｋ＋１)番目(ｋ＝１(ｍ＝１のとき)またはｋ＝１,２(ｍ＝２のとき)またはｋ＝１,…,ｍ−１,ｍ(ｍ≧３のとき))のタップからの出力信号を選択して出力する一方、ｎが奇数のときは第１遅延部の(２ｍ＋２ｋ−１)番目のタップからの出力信号を選択して出力する第１信号選択部を含み、
ＦＩＲフィルタの第１加算部は、第１遅延部の(２ｍ−２ｋ＋１)番目のタップからの出力信号と、第１信号選択部からのｎが偶数のときの第１遅延部の(２ｍ＋２ｋ＋１)番目のタップの出力信号かまたは第１信号選択部からのｎが奇数のときの第１遅延部の(２ｍ＋２ｋ−１)番目のタップの出力信号とを加算して、第(ｍ−ｋ＋１)番目の加算信号を出力し、
ＦＩＲフィルタの乗算部は、第１加算部からの第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋１)番目のフィルタ係数を乗算して第(２ｍ−２ｋ＋１)番目の乗算信号を出力すると共に、第１加算部からの第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋２)番目のフィルタ係数を乗算して第(２ｍ−２ｋ＋２)番目の乗算信号を出力する第１乗算部と、第１遅延部の(２ｍ＋１)番目のタップからの出力信号に第(２ｍ＋１)番目のフィルタ係数を乗算して第(２ｍ＋１)番目の乗算信号を出力する第２乗算部とを含み、
さらに、ＦＩＲフィルタは、
ｍが１の場合は、時刻Ｔｎにおいて、ｎが偶数のときは第１乗算部からの第１番目の乗算信号を選択して出力する一方、ｎが奇数のときは第２番目の乗算信号を選択して出力し、ｍが２以上の場合は、時刻Ｔｎにおいて、ｎが偶数のときは第１乗算部からの第(２ｍ−２ｋ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第(２ｍ−２ｋ＋２)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第２信号選択部と、
時刻Ｔｎにおいて、ｎが偶数のときは第２乗算部からの第(２ｍ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは定数０を表す信号を選択して、選択された信号と第２信号選択部からの出力信号とを加算して出力する第３信号選択部とを含み、
ＦＩＲフィルタの帯域制限出力部は、第３信号選択部からの出力信号を単位時間だけ遅延させる第２遅延部と、第３信号選択部からの出力信号と第２遅延部からの出力信号とを加算する第２加算部とを有し、
間引き回路は、時刻Ｔｎにおいて、ｎが奇数のときは第２加算部からの出力信号を間引く一方、ｎが偶数のときは第２加算部からの出力信号を出力するものであればよい。
【００８２】
例えば、図２Ｂには、４ｍ個(ｍ＝３)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えた信号処理回路の構成を示している。この図２Ｂに示す信号処理回路は、タップ数が９から１３に増加したことによるフィルタ特性の違いを除いて図２Ａに示す信号処理回路と同様の効果を有する。
【００８３】
図２Ｂに示す信号処理回路のＦＩＲフィルタ２Ｂは、１２個の連続する遅延素子の一例としてのフリップフロップＤ１〜１２と、第１信号選択部セレクタ４１〜４３と、第１加算部加算器２１〜２３と、乗算器３１〜３７と、セレクタ４４〜４７と、加算器２５,２６と、第２遅延部の一例としてのフリップフロップＤ１０１と、第２加算部の一例としての加算器５２と、定数０を発生する手段である定数発生回路５６とを備えている。
【００８４】
上記フリップフロップＤ１〜１２で第１遅延部を構成している。上記乗算器３１〜３６で第１乗算部を構成し、乗算器３７で第２乗算部を構成している。上記セレクタ４〜４６と加算器２５,２６で第２信号選択部を構成している。上記セレクタ４７と加算器２７で第３信号選択部を構成している。さらに、上記フリップフロップＤ１０１と加算器５２で帯域制限出力部を構成している。
【００８５】
（第３実施形態）
図３Ａはこの発明の第３実施形態の信号処理回路の構成を示している。図３Ａに示す信号処理回路は、４ｍ＋１個(ｍ＝２)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えている。この第３実施形態のＦＩＲフィルタは、５番目の遅延素子を中心としてフィルタ係数の値が対称である。
【００８６】
図３Ａに示す信号処理回路は、１０タップのＦＩＲフィルタ３Ａと１／２間引き回路５１で構成されており、外部から入力部５４に入力されたデータに対して、１／２ダウンサンプリングのサンプリング周波数変換(ｆｓ変換)を行った信号を出力部５５から外部へ出力するｆｓ変換回路である。
【００８７】
以下に図３Ａに示す信号処理回路の構成および動作を詳細に説明する。
【００８８】
まず、ＦＩＲフィルタ３Ａの構成について説明する。ＦＩＲフィルタ３Ａは、９個の連続する遅延素子の一例としてのフリップフロップＤ１〜９と、第１信号選択部の一例としてのセレクタ４１,４２と、第１加算部の一例としての加算器２１,２２と、乗算器３１〜３５と、セレクタ４３,４４と、加算器２５,２６と、第２遅延部の一例としてのフリップフロップＤ１０１と、第３加算部の一例としての加算器５２とを備えている。
【００８９】
上記フリップフロップＤ１〜９で第１遅延部を構成している。上記乗算器３１〜３４で第１乗算部を構成し、乗算器３５で第２乗算部を構成している。上記セレクタ４３,４４と加算器２５で第２信号選択部を構成している。上記加算器２６で第２加算部を構成している。さらに、上記フリップフロップＤ１０１と加算器５２で帯域制限出力部を構成している。
【００９０】
上記ＦＩＲフィルタ３Ａにおいて、第１遅延部の入力側の１番目のタップを加算器２１の一方の入力端子に接続し、３番目のタップを加算器２２の一方の入力端子に接続している。
【００９１】
また、６番目のタップをセレクタ４１の入力端子Ａに接続し、８番目のタップをセレクタ４１の入力端子Ｂに接続し、セレクタ４１の出力端子ＯＰを加算器２２の他方の入力端子に接続している。また、８番目のタップをセレクタ４２の入力端子Ａに接続し、１０番目のタップをセレクタ４２の入力端子Ｂに接続し、セレクタ４２の出力端子ＯＰを加算器２１の他方の入力端子に接続している。
【００９２】
また、上記加算器２１の出力端子を、乗算器３１,３２の夫々の入力端子に接続すると共に、加算器２２の出力端子を、乗算器３３,３４の夫々の入力端子に接続している。また、５番目のタップを乗算器３５の入力端子に接続している。
【００９３】
上記乗算器３１の出力端子をセレクタ４３の入力端子Ｂに接続し、乗算器３２の出力端子をセレクタ４３の入力端子Ａに接続している。また、上記乗算器３３の出力端子をセレクタ４４の入力端子Ｂに接続し、乗算器３４の出力端子をセレクタ４４の入力端子Ａに接続している。
【００９４】
上記セレクタ４３の出力端子ＯＰを加算器２５の一方の入力端子に接続し、セレクタ４４の出力端子ＯＰを加算器２５の他方の入力端子に接続している。さらに、上記加算器２５の出力端子を加算器２６の一方の入力端子に接続し、乗算器３５の出力端子を加算器２６の他方の入力端子に接続している。
【００９５】
上記加算器２６の出力端子を、フリップフロップＤ１０１の入力端子および加算器５２の一方の入力端子に接続している。上記フリップフロップＤ１０１の出力端子を加算器５２の他方の入力端子に接続している。そして、上記加算器５２の出力端子を１／２間引き回路５１の入力端子に接続している。
【００９６】
なお、セレクタ４１〜４４は、ＡおよびＢの２個の入力端子と１個の出力端子ＯＰを有しており、外部から与えられる切換え制御信号(図示しない)の設定により、２個の入力端子から入力される信号のうちＡまたはＢのいずれか一方の入力信号を選択し、出力端子ＯＰに出力する出力切換えスイッチの機能を有するセレクタである。
【００９７】
また、乗算器３１〜３５は、乗算器に入力される信号に対して、ＦＩＲフィルタの係数としてそれぞれ、ａ１、ａ２、ａ３、ａ４、ａ５を乗算した結果を出力する。
【００９８】
次に、ＦＩＲフィルタ３Ａの動作について説明する。
【００９９】
外部から入力部５４にデータｄ１、ｄ２、…、ｄ８、ｄ９、ｄ１０、…、ｄｎ、…を単位時間ごとに順次入力されると、ある時刻Ｔ１において各タップの出力は、図３Ａに示すように、右から順に、ｄ１、ｄ２、…、ｄ１０となる。
【０１００】
なお、時刻Ｔｎにおける各セレクタ４１〜４４の切換え設定は、ｎが奇数のときは、入力端子Ａからの入力を選択して出力端子ＯＰから出力するように設定し、ｎが偶数のときは、Ｂからの入力を選択して出力端子ＯＰから出力するように設定する。
【０１０１】
ここで、時刻Ｔｎのときの加算器２６の出力をＧ(Ｔｎ)とすると、時刻Ｔ１およびＴ３では、セレクタ４１〜４４はＡの入力が選択され、時刻Ｔ２では、セレクタ４１〜４４はＢの入力が選択されるから、時刻Ｔ１、Ｔ２、Ｔ３の加算器２６の出力Ｇ(Ｔ１)、Ｇ(Ｔ２)、Ｇ(Ｔ３)はそれぞれ次の式で表せる。
Ｇ(Ｔ１)＝  ａ２(ｄ１０＋ｄ３)
＋ａ４(ｄ８＋ｄ５)
＋ａ５(ｄ６)
Ｇ(Ｔ２)＝  ａ１(ｄ１１＋ｄ２)
＋ａ３(ｄ９＋ｄ４)
＋ａ５(ｄ７)
Ｇ(Ｔ３)＝  ａ２(ｄ１２＋ｄ５)
＋ａ４(ｄ１０＋ｄ７)
＋ａ５(ｄ８)
また、時刻ＴｎのときのＦＩＲフィルタ３Ａの出力Ｆ(Ｔｎ)は、加算器２６の出力Ｇ(Ｔｎ)と、フリップフロップＤ１０１の出力Ｇ(Ｔｎ−１)が加算器５２で加算されたものであるから、Ｆ(Ｔｎ)は次の式で表される。
Ｆ(Ｔｎ)＝Ｇ(Ｔｎ−１)＋Ｇ(Ｔｎ)
したがって、時刻Ｔ２および時刻Ｔ３でのＦＩＲフィルタ３Ａの出力はそれぞれ次の式で表せる。
Ｆ(Ｔ２)＝Ｇ(Ｔ１)＋Ｇ(Ｔ２)
＝  ａ１(ｄ１１＋ｄ２)
＋ａ２(ｄ１０＋ｄ３)
＋ａ３(ｄ９＋ｄ４)
＋ａ４(ｄ８＋ｄ５)
＋ａ５(ｄ７＋ｄ６)
Ｆ(Ｔ３)＝Ｇ(Ｔ２)＋Ｇ(Ｔ３)
＝  ａ１(ｄ１１＋ｄ２)
＋ａ２(ｄ１２＋ｄ５)
＋ａ３(ｄ９＋ｄ４)
＋ａ４(ｄ１０＋ｄ７)
＋ａ５(ｄ８＋ｄ７)
【０１０２】
つまり、Ｆ(Ｔｎ)は次の式で表される。ただし、ｎが偶数の場合と奇数の場合とでセレクタ４１〜４４の設定が異なるので、ｎの値により２通りに分けられる。
［ｎが偶数のとき］
Ｆ(Ｔｎ)＝  ａ１(ｄｎ＋９＋ｄｎ)
＋ａ２(ｄｎ＋８＋ｄｎ＋１)
＋ａ３(ｄｎ＋７＋ｄｎ＋２)
＋ａ４(ｄｎ＋６＋ｄｎ＋３)
＋ａ５(ｄｎ＋５＋ｄｎ＋４)    ………  ［式６］
［ｎが奇数のとき］
Ｆ(Ｔｎ)＝  ａ１(ｄｎ＋８＋ｄｎ−１)
＋ａ２(ｄｎ＋９＋ｄｎ＋２)
＋ａ３(ｄｎ＋６＋ｄｎ＋１)
＋ａ４(ｄｎ＋３＋ｄｎ＋４)
＋ａ５(ｄｎ＋２＋ｄｎ＋１)    ………  ［式７］
したがって、ＦＩＲフィルタ３Ａの出力Ｆ(Ｔｎ)としては、［式６］の演算結果と［式７］の演算結果とが、単位時刻ごとに交互に出力される。
【０１０３】
また、図３Ａの１／２間引き回路５１は、図１Ａの１／２間引き回路５１と同様に動作する。つまり、［式６］に示した、Ｆ(Ｔｎ)、Ｆ(Ｔｎ＋２)、Ｆ(Ｔｎ＋４)、Ｆ(Ｔｎ＋６)、…(ただしｎは偶数)のデータを、２単位時間ごとに１個ずつ順次出力する。そして、そのデータは、１／２ダウンサンプリングのｆｓ変換の演算処理結果として図３Ａの信号処理回路の外部に出力される。
【０１０４】
以上に説明した通り、図３Ａに示す信号処理回路は、外部からの入力データに対して、１／２ダウンサンプリングのｆｓ変換を行ったデータを出力するｆｓ変換回路である。
【０１０５】
なお、上記図２Ａに示す信号処理回路では、４ｍ＋１個(ｍ＝２)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えた信号処理回路について説明したが、４ｍ＋１個(ｍが１または３以上)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えた信号処理回路にこの発明を適用してもよい。
【０１０６】
この場合の信号処理回路の構成としては、
ＦＩＲフィルタは、
サンプリング周波数に基づく単位時間毎の時刻Ｔｎ(ｎは１以上の整数)において、ｎが偶数のときは第１遅延部の(２ｍ＋２ｋ＋２)番目(ｋ＝１(ｍ＝１のとき)またはｋ＝１,２(ｍ＝２のとき)またはｋ＝１,…,ｍ−１,ｍ(ｍ≧３のとき))のタップからの出力信号を選択して出力する一方、ｎが奇数のときは第１遅延部の(２ｍ＋２ｋ)番目のタップからの出力信号を選択して出力する第１信号選択部を含み、
ＦＩＲフィルタの第１加算部は、第１遅延部の(２ｍ−２ｋ＋１)番目のタップからの出力信号と、第１信号選択部からのｎが偶数のときの第１遅延部の(２ｍ＋２ｋ＋２)番目のタップの出力信号かまたは第１信号選択部からのｎが奇数のときの第１遅延部の(２ｍ＋２ｋ)番目のタップの出力信号とを加算して、第(ｍ−ｋ＋１)番目の加算信号を出力し、
ＦＩＲフィルタの乗算部は、第１加算部からの第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋１)番目のフィルタ係数を乗算して第(２ｍ−２ｋ＋１)番目の乗算信号を出力すると共に、第１加算部からの第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋２)番目のフィルタ係数を乗算して第(２ｍ−２ｋ＋２)番目の乗算信号を出力する第１乗算部と、第１遅延部の(２ｍ＋１)番目のタップからの出力信号に第(２ｍ＋１)番目のフィルタ係数を乗算して第(２ｍ＋１)番目の乗算信号を出力する第２乗算部とを有し、
さらに、ＦＩＲフィルタは、
ｍが１の場合は、時刻Ｔｎにおいて、ｎが偶数のときは第１乗算部からの第１番目の乗算信号を選択して出力する一方、ｎが奇数のときは第２番目の乗算信号を選択して出力し、ｍが２以上の場合は、時刻Ｔｎにおいて、ｎが偶数のときは第１乗算部からの第(２ｍ−２ｋ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第(２ｍ−２ｋ＋２)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第２信号選択部と、
第２信号選択部からの出力信号と第２乗算部からの第(２ｍ＋１)番目の乗算信号信号を加算して出力する第２加算部とを含み、
ＦＩＲフィルタの帯域制限出力部は、第２加算部からの出力信号を単位時間だけ遅延させる第２遅延部と、第２加算部からの出力信号と第２遅延部からの出力信号とを加算する第３加算部とを有し、
間引き回路は、時刻Ｔｎにおいて、ｎが奇数のときは第３加算部からの出力信号を間引く一方、ｎが偶数のときは第３加算部からの出力信号を出力するものであればよい。
【０１０７】
例えば、図３Ｂには、４ｍ＋１個(ｍ＝３)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えた信号処理回路の構成を示している。この図３Ｂに示す信号処理回路は、タップ数が１０から１４に増加したことによるフィルタ特性の違いを除いて図３Ａに示す信号処理回路と同様の効果を有する。
【０１０８】
図３Ｂに示す信号処理回路のＦＩＲフィルタ３Ｂは、１３個の連続する遅延素子の一例としてのフリップフロップＤ１〜１３と、第１信号選択部の一例としてのセレクタ４１〜４３と、第１加算部の一例としての加算器２１〜２３と、乗算器３１〜３５と、セレクタ４４〜４６と、加算器２４〜２６と、第２遅延部の一例としてのフリップフロップＤ１０１と、第３加算部の一例としての加算器５２とを備えている。
【０１０９】
上記フリップフロップＤ１〜１３で第１遅延部を構成している。上記乗算器３１〜３６で第１乗算部を構成し、乗算器３７で第２乗算部を構成している。上記セレクタ４４〜４６と加算器２４,２５で第２信号選択部を構成している。上記加算器２６で第２加算部を構成している。さらに、上記フリップフロップＤ１０１と加算器５２で帯域制限出力部を構成している。
【０１１０】
（第４実施形態）
図４Ａはこの発明の第４実施形態の信号処理回路の構成を示している。図４Ａに示す信号処理回路は、４ｍ＋２個(ｍ＝２)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えている。この第４実施形態のＦＩＲフィルタは、６番目のタップを中心としてフィルタ係数の値が対称である。
【０１１１】
図４Ａに示す信号処理回路は、１１タップのＦＩＲフィルタ４Ａと１／２間引き回路５１で構成されており、外部から入力部５４に入力されたデータに対して、１／２ダウンサンプリングのサンプリング周波数変換(ｆｓ変換)を行った信号を出力部５５から外部へ出力するｆｓ変換回路である。
【０１１２】
以下に図４Ａに示す信号処理回路の構成および動作を詳細に説明する。
【０１１３】
まず、ＦＩＲフィルタ４Ａの構成について説明する。ＦＩＲフィルタ４Ａは、１０個の連続する遅延素子の一例としてのフリップフロップＤ１〜１０と、第１信号選択部の一例としてのセレクタ４１,４２と、第１加算部の一例としての加算器２１〜２３と、乗算器３１〜３６と、セレクタ４３〜４５と、加算器２５,２６と、第２遅延部の一例としてのフリップフロップＤ１０１と、第２加算部の一例としての加算器５２とを備えている。
【０１１４】
上記フリップフロップＤ１〜１０で第１遅延部を構成している。上記乗算器３１〜３４で第１乗算部を構成し、乗算器３５,３６で第２乗算部を構成している。上記セレクタ４３,４４と加算器２５で第２信号選択部を構成している。上記セレクタ４５と加算器２６で第３信号選択部を構成している。さらに、上記フリップフロップＤ１０１と加算器５２で帯域制限出力部を構成している。
【０１１５】
上記ＦＩＲフィルタ４Ａにおいて、第１遅延部の入力側の１番目のタップを加算器２１の一方の入力端子に接続し、３番目のタップを加算器２２の一方の入力端子に接続している。また、５番目のタップを加算器２３の一方の入力端子に接続し、７番目のタップを加算器２３の他方の入力端子に接続している。
【０１１６】
また、７番目のタップをセレクタ４１の入力端子Ａに接続し、９番目のタップをセレクタ４１の入力端子Ｂに接続し、セレクタ４１の出力端子ＯＰを加算器２２の他方の入力端子に接続している。また、９番目のタップをセレクタ４２の入力端子Ａに接続し、１１番目のタップをセレクタ４２の入力端子Ｂに接続し、セレクタ４２の出力端子ＯＰを加算器２１の他方の入力端子に接続している。
【０１１７】
また、上記加算器２１の出力端子を、乗算器３１,３２の夫々の入力端子に接続すると共に、加算器２２の出力端子を、乗算器３３,３４の夫々の入力端子に接続している。また、加算器２３の出力端子を乗算器３５の入力端子に接続し、５番目のタップを乗算器３６の入力端子に接続している。
【０１１８】
上記乗算器３１の出力端子をセレクタ４３の入力端子Ｂに接続し、乗算器３２の出力端子をセレクタ４３の入力端子Ａに接続している。また、上記乗算器３３の出力端子をセレクタ４４の入力端子Ｂに接続し、乗算器３４の出力端子をセレクタ４４の入力端子Ａに接続している。また、上記乗算器３５の出力端子をセレクタ４５の入力端子Ｂに接続し、乗算器３６の出力端子をセレクタ４５の入力端子Ａに接続している。
【０１１９】
上記セレクタ４３の出力端子ＯＰを加算器２５の一方の入力端子に接続し、セレクタ４４の出力端子ＯＰを加算器２５の他方の入力端子に接続している。さらに、上記加算器２５の出力端子を加算器２６の一方の入力端子に接続し、セレクタ４５の出力端子ＯＰを加算器２６の他方の入力端子に接続している。
【０１２０】
上記加算器２６の出力端子を、フリップフロップＤ１０１の入力端子および加算器５２の一方の入力端子に接続している。上記フリップフロップＤ１０１の出力端子を加算器５２の他方の入力端子に接続している。そして、上記加算器５２の出力端子を１／２間引き回路５１の入力端子に接続している。
【０１２１】
なお、セレクタ４１〜４５は、ＡおよびＢの２個の入力端子と１個の出力端子ＯＰを有しており、外部から与えられる切換え制御信号(図示しない)の設定により、２個の入力端子から入力される信号のうちＡまたはＢのいずれか一方の入力信号を選択し、出力端子ＯＰに出力する出力切換えスイッチの機能を有するセレクタである。
【０１２２】
また、乗算器３１〜３６は、乗算器に入力される信号に対して、ＦＩＲフィルタの係数としてそれぞれ、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６を乗算した結果を出力する。
【０１２３】
次に、ＦＩＲフィルタ４Ａの動作について説明する。
【０１２４】
外部から入力部５４にデータｄ１、ｄ２、…、ｄ８、ｄ９、ｄ１０、…、ｄｎ、…を単位時間ごとに順次入力されると、ある時刻Ｔ１において各タップの出力は、図２Ａに示すように、右から順に、ｄ１、ｄ２、…、ｄ１１となる。
【０１２５】
なお、時刻Ｔｎにおける各セレクタ４１〜４５の切換え設定は、ｎが奇数のときは、入力端子Ａからの入力を選択して出力端子ＯＰから出力するように設定し、ｎが偶数のときは、Ｂからの入力を選択して出力端子ＯＰから出力するように設定する。
【０１２６】
ここで、時刻Ｔｎのときの加算器２６の出力をＧ(Ｔｎ)とすると、時刻Ｔ１およびＴ３では、セレクタ４１〜４５はＡの入力が選択され、時刻Ｔ２では、セレクタ４１〜４５はＢの入力が選択されるから、時刻Ｔ１、Ｔ２、Ｔ３の加算器２６の出力Ｇ(Ｔ１)、Ｇ(Ｔ２)、Ｇ(Ｔ３)はそれぞれ次の式で表せる。
Ｇ(Ｔ１)＝  ａ２(ｄ１１＋ｄ３)
＋ａ４(ｄ９＋ｄ５)
＋ａ６(ｄ７)
Ｇ(Ｔ２)＝  ａ１(ｄ１２＋ｄ２)
＋ａ３(ｄ１０＋ｄ４)
＋ａ５(ｄ８＋ｄ６)
Ｇ(Ｔ３)＝  ａ２(ｄ１３＋ｄ５)
＋ａ４(ｄ１１＋ｄ７)
＋ａ５(ｄ９)
また、時刻ＴｎのときのＦＩＲフィルタ４Ａの出力Ｆ(Ｔｎ)は、加算器２６の出力Ｇ(Ｔｎ)と、フリップフロップＤ１０１の出力Ｇ(Ｔｎ−１)が加算器５２で加算されたものであるから、Ｆ(Ｔｎ)は次の式で表される。
Ｆ(Ｔｎ)＝Ｇ(Ｔｎ−１)＋Ｇ(Ｔｎ)
したがって、時刻Ｔ２および時刻Ｔ３でのＦＩＲフィルタ４Ａの出力はそれぞれ次の式で表せる。
Ｆ(Ｔ２)＝Ｇ(Ｔ１)＋Ｇ(Ｔ２)
＝  ａ１(ｄ１２＋ｄ２)
＋ａ２(ｄ１１＋ｄ３)
＋ａ３(ｄ１０＋ｄ４)
＋ａ４(ｄ９＋ｄ５)
＋ａ５(ｄ８＋ｄ６)
＋ａ６(ｄ７)
Ｆ(Ｔ３)＝Ｇ(Ｔ２)＋Ｇ(Ｔ３)
＝  ａ１(ｄ１２＋ｄ２)
＋ａ２(ｄ１３＋ｄ５)
＋ａ３(ｄ１０＋ｄ４)
＋ａ４(ｄ１１＋ｄ７)
＋ａ５(ｄ８＋ｄ６)
＋ａ６(ｄ９)
【０１２７】
つまり、Ｆ(Ｔｎ)は次の式で表される。ただし、ｎが偶数の場合と奇数の場合とでセレクタ４１〜４５の設定が異なるので、ｎの値により２通りに分けられる。
［ｎが偶数のとき］
Ｆ(Ｔｎ)＝  ａ１(ｄｎ＋９＋ｄｎ)
＋ａ２(ｄｎ＋８＋ｄｎ＋１)
＋ａ３(ｄｎ＋７＋ｄｎ＋２)
＋ａ４(ｄｎ＋６＋ｄｎ＋３)
＋ａ５(ｄｎ＋５＋ｄｎ＋４)    ………  ［式８］
［ｎが奇数のとき］
Ｆ(Ｔｎ)＝  ａ１(ｄｎ＋８＋ｄｎ−１)
＋ａ２(ｄｎ＋９＋ｄｎ＋２)
＋ａ３(ｄｎ＋６＋ｄｎ＋１)
＋ａ４(ｄｎ＋３＋ｄｎ＋４)
＋ａ５(ｄｎ＋２＋ｄｎ＋１)    ………  ［式９］
したがって、ＦＩＲフィルタ４Ａの出力Ｆ(Ｔｎ)としては、［式８］の演算結果と［式９］の演算結果とが、単位時刻ごとに交互に出力される。
【０１２８】
また、図４Ａの１／２間引き回路５１は、図１Ａの１／２間引き回路５１と同様に動作する。つまり［式８］に示した、Ｆ(Ｔｎ)、Ｆ(Ｔｎ＋２)、Ｆ(Ｔｎ＋４)、Ｆ(Ｔｎ＋６)、…(ただしｎは偶数)のデータを、２単位時間ごとに１個ずつ順次出力する。そして、そのデータは、１／２ダウンサンプリングのｆｓ変換の演算処理結果として図４Ａの信号処理回路の外部に出力される。
【０１２９】
以上に説明した通り、図４Ａに示す信号処理回路は、外部からの入力データに対して、１／２ダウンサンプリングのｆｓ変換を行ったデータを出力するｆｓ変換回路である。
【０１３０】
なお、上記図２Ａに示す信号処理回路では、４ｍ＋１個(ｍ＝２)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えた信号処理回路について説明したが、４ｍ＋１個(ｍが１または３以上)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えた信号処理回路にこの発明を適用してもよい。
【０１３１】
この場合の信号処理回路の構成としては、
ＦＩＲフィルタは、
サンプリング周波数に基づく単位時間毎の時刻Ｔｎ(ｎは１以上の整数)において、ｎが偶数のときは第１遅延部の(２ｍ＋２ｋ＋３)番目(ｋ＝１(ｍ＝１のとき)またはｋ＝１,２(ｍ＝２のとき)またはｋ＝１,…,ｍ−１,ｍ(ｍ≧３のとき))のタップからの出力信号を選択して出力する一方、ｎが奇数のときは第１遅延部の(２ｍ＋２ｋ＋１)番目のタップからの出力信号を選択して出力する第１信号選択部を含み、
ＦＩＲフィルタの第１加算部は、第１遅延部の(２ｍ−２ｋ＋１)番目のタップからの出力信号と、第１信号選択部からのｎが偶数のときの第１遅延部の(２ｍ＋２ｋ＋３)番目のタップの出力信号かまたは第１信号選択部からのｎが奇数のときの第１遅延部の(２ｍ＋２ｋ＋１)番目のタップの出力信号とを加算して、第(ｍ−ｋ＋１)番目の加算信号を出力すると共に、第１遅延部の(２ｍ＋１)番目のタップからの出力信号と第１遅延部の(２ｍ＋３)番目のタップからの出力信号とを加算して、第(ｍ＋１)番目の加算信号を出力し、
ＦＩＲフィルタの乗算部は、第１加算部からの第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋１)番目のフィルタ係数を乗算して第(２ｍ−２ｋ＋１)番目の乗算信号を出力すると共に、第１加算部からの第(ｍ−ｋ＋１)番目の加算信号に第(２ｍ−２ｋ＋２)番目のフィルタ係数を乗算して第(２ｍ−２ｋ＋２)番目の乗算信号を出力する第１乗算部と、第１加算部からの第(ｍ＋１)番目の加算信号に第(２ｍ＋１)番目のフィルタ係数を乗算して第(２ｍ＋１)番目の乗算信号を出力すると共に、第１遅延部の(２ｍ＋１)番目のタップからの出力信号に第(２ｍ＋２)番目のフィルタ係数を乗算して第(２ｍ＋２)番目の乗算信号を出力する第２乗算部とを有し、
さらに、ＦＩＲフィルタは、
ｍが１の場合は、時刻Ｔｎにおいて、ｎが偶数のときは乗算部からの第１番目の乗算信号を選択して出力する一方、ｎが奇数のときは第２番目の乗算信号を選択して出力し、ｍが２以上の場合は、時刻Ｔｎにおいて、ｎが偶数のときは乗算部からの第(２ｍ−２ｋ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第(２ｍ−２ｋ＋２)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第２信号選択部と、
時刻Ｔｎにおいて、ｎが偶数のときは第２乗算部からの第(２ｍ＋１)番目の乗算信号を選択する一方、ｎが奇数のときは第２乗算部からの第(２ｍ＋２)番目の乗算信号を選択して、選択された信号と第２信号選択部からの出力信号とを加算して出力する第３信号選択部とを含み、
ＦＩＲフィルタの帯域制限出力部は、第３信号選択部からの出力信号を単位時間だけ遅延させる第２遅延部と、第３信号選択部からの出力信号と第２遅延部からの出力信号とを加算する第２加算部とを有し、
間引き回路は、時刻Ｔｎにおいて、ｎが奇数のときは第２加算部からの出力信号を間引く一方、ｎが偶数のときは第２加算部からの出力信号を出力するものであればよい。
【０１３２】
例えば、図４Ｂには、４ｍ＋２個(ｍ＝３)の遅延素子が直列に接続された第１遅延部を有するＦＩＲフィルタを備えた信号処理回路の構成を示している。この図４Ｂに示す信号処理回路は、タップ数が１１から１５に増加したことによるフィルタ特性の違いを除いて図４Ａに示す信号処理回路と同様の効果を有する。
【０１３３】
図４Ｂに示す信号処理回路のＦＩＲフィルタ４Ｂは、１４個の連続する遅延素子の一例としてのフリップフロップＤ１〜１４と、第１信号選択部の一例としてのセレクタ４１〜４３と、第１加算部の一例としての加算器２１〜２４と、乗算器３１〜３８と、セレクタ４４〜４７と、加算器２５〜２７と、第２遅延部の一例としてのフリップフロップＤ１０１と、第２加算部の一例としての加算器５２とを備えている。
【０１３４】
上記フリップフロップＤ１〜１４で第１遅延部を構成している。上記乗算器３１〜３６で第１乗算部を構成し、乗算器３７,３８で第２乗算部を構成している。上記セレクタ４４〜４６と加算器２５,２６で第２信号選択部を構成している。上記セレクタ４７と加算器２７で第３信号選択部を構成している。さらに、上記フリップフロップＤ１０１と加算器５２で帯域制限出力部を構成している。
【０１３５】
上記第１〜第４実施形態の図１Ａ,図１Ｂ,図２Ａ,図２Ｂ,図３Ａ,図３Ｂ,図４Ａ,図４Ｂに示す信号処理回路のＦＩＲフィルタ１Ａ,１Ｂ,２Ａ,２Ｂ,３Ａ,３Ｂ,４Ａ,４Ｂは、図６に示す従来の信号処理回路において、２個の別々の加算器で加算処理していた特定の連続する２個のタップの出力の加算処理を、１個の加算器で共通化して加算処理している。例えば、図１Ａの１番目と２番目のタップの加算処理を加算器２１の１個で兼用することにより加算器の数を削減している。回路全体では、図６は加算器を７個使用しているが図１Ａでは４個に削減している。
【０１３６】
つまり、図６に示す従来の技術における信号処理回路と、図１Ａに示すこの発明における信号処理回路は同じ動作を行う信号処理回路でありながら、この発明である図１Ａの信号処理回路は図６の信号処理回路と比べてその回路規模を削減している。
【０１３７】
しかも、信号処理回路図７に示す回路規模を削減する従来技術は信号処理回路のＦＩＲフィルタ係数の一部が「０」であるフィルタでないと適応できないのという欠点があるが、この発明はその必要はなく、一般的なフィルタに適応することができる。
【０１３８】
したがって、この発明の第１〜第４実施形態の信号処理回路によれば、ＦＩＲフィルタを用いた信号処理回路において、ＦＩＲフィルタのフィルタ係数に関わらず、構成を簡略化して回路規模を削減することができる。
【図面の簡単な説明】
【０１３９】
【図１Ａ】図１Ａはこの発明の第１実施形態の信号処理回路の構成を示すブロック図である。
【図１Ｂ】図１Ｂは遅延素子が４ｍ−１個(ｍ＝３)のときの信号処理回路の構成を示すブロック図である。
【図２Ａ】図２Ａはこの発明の第２実施形態の信号処理回路の構成を示すブロック図である。
【図２Ｂ】図２Ｂは遅延素子が４ｍ個(ｍ＝３)のときの信号処理回路の構成を示すブロック図である。
【図３Ａ】図３Ａはこの発明の第３実施形態の信号処理回路の構成を示すブロック図である。
【図３Ｂ】図３Ｂは遅延素子が４ｍ＋１個(ｍ＝３)のときの信号処理回路の構成を示すブロック図である。
【図４Ａ】図４Ａはこの発明の第４実施形態の信号処理回路の構成を示すブロック図である。
【図４Ｂ】図４Ｂは遅延素子が４ｍ＋２個(ｍ＝３)のときの信号処理回路の構成を示すブロック図である。
【図５】図５は一般的なＦＩＲフィルタを使用した信号処理回路である。
【図６】図６は従来の技術における回路規模を削減した信号処理回路の例である。
【図７】図７は従来の技術における回路規模を削減した信号処理回路のもう一つの例である。
【図８】図８は図７に示す信号処理回路で使用しているカイザーフィルタの係数を示す表である。
【符号の説明】
【０１４０】
１Ａ,１Ｂ,２Ａ,２Ｂ,３Ａ,３Ｂ,４Ａ,４Ｂ…ＦＩＲフィルタ
Ｄ１〜Ｄ１４,Ｄ１０１…フリップフロップ
２１〜２７,５２…加算器
３１〜３８…乗算器
４１〜４７…セレクタ
５１…１／２間引き回路
５４…入力部
５５…出力部
５６…定数発生回路
【図１Ａ】
0004838030.tif 000002
【図１Ｂ】
0004838030.tif 000003
【図２Ａ】
0004838030.tif 000004
【図２Ｂ】
0004838030.tif 000005
【図３Ａ】
0004838030.tif 000006
【図３Ｂ】
0004838030.tif 000007
【図４Ａ】
0004838030.tif 000008
【図４Ｂ】
0004838030.tif 000009
【図５】
0004838030.tif 000010
【図６】
0004838030.tif 000011
【図７】
0004838030.tif 000012
【図８】
0004838030.tif 000013