(57)【特許請求の範囲】
【請求項１】
被検査対象に与える検査信号の連続したＮ（Ｎは２以上の整数）周期の値をそれぞれ規定するＮ個の第１制御信号に基づいて前記検査信号を生成する検査信号生成装置において、
前記検査信号を生成するためのパターンデータを記憶する記憶部と、
前記第１制御信号を所定の変換規則に基づいて変換して前記第１制御信号と同数の第２制御信号を生成する演算制御部と、
前記第２制御信号の各々に対応して並列にＮ個設けられており、前記記憶部の前記パターンデータが記憶された領域を指定するアドレスを、対応する前記第２制御信号に基づいて、並列に設けられたＮ個の内の何れか１つが前記記憶部に先に指定したアドレスを用いて生成するアドレス生成部と、
前記アドレス生成部で生成されたアドレスによって前記記憶部から読み出された前記パターンデータに基づいて前記検査信号を生成する検査信号生成部と
を備えることを特徴とする検査信号生成装置。
【請求項２】
前記記憶部、前記演算制御部、及び前記アドレス生成部は、前記検査信号の周波数を前記アドレス生成部の数で分周して得られる周波数のクロック信号に同期して動作することを特徴とする請求項１記載の検査信号生成装置。
【請求項３】
前記演算制御部は、前記複数の第１制御信号の内の少なくとも１つを遅延させる遅延回路と、
前記遅延回路を介した前記第１制御信号と前記遅延回路を介していない残りの前記第１制御信号とを用いて前記第２制御信号を生成する演算制御信号生成器と
を備えることを特徴とする請求項１又は請求項２記載の検査信号生成装置。
【請求項４】
被検査対象の検査を行う半導体検査装置において、
請求項１から請求項３の何れか一項に記載の検査信号生成装置を備え、前記検査信号生成装置で生成された前記検査信号を前記被検査対象に与えて得られる信号を用いて前記被検査対象の検査を行うことを特徴とする半導体検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integraton）等の被検査対象に与える検査信号を生成する検査信号生成装置、及び当該検査信号生成装置で生成された信号を用いて被検査対象を検査する半導体検査装置に関する。
【背景技術】
【０００２】
半導体検査装置は、ＩＣ，ＬＳＩ等の被検査対象（以下、ＤＵＴ（Device Under Test）という）に検査信号（テストパターン）を与え、ＤＵＴから出力される信号が予め定められた期待値と一致するか否かにより良否の判定を行う。半導体検査装置がＤＵＴに与えるテストパターンには、いくつかのフォーマット（波形フォーマット）が存在するが、このフォーマットの代表的なものに、例えばＲＺ（Return to Zero）、ＮＲＺ（Non Return to Zero）等がある。半導体検査装置は、このようなフォーマットのテストパターンを生成する検査信号生成装置を備えている。
【０００３】
図１０は、従来の検査信号生成装置の構成を示すブロック図である。図１０に示す通り、従来の検査信号生成装置１００は、パターン生成部１１０と検査信号生成部１２０とを含んで構成される。パターン生成部１１０は、パターンアドレス演算器１１１、パターンアドレスレジスタ１１２、及びパターンメモリ１１３を備えており、入力されるクロック信号ＣＬＫ及び１ビットのパターンアドレス制御信号Ｃ１００に従ってパターンデータＤ１００を生成して検査信号生成部１２０に出力する。尚、パターンアドレス制御信号Ｃ１００は、クロック信号ＣＬＫに同期して入力される。
【０００４】
パターンアドレス演算器１１１は、入力されるパターンアドレス制御信号Ｃ１００に従って、パターンアドレスレジスタ１１２に保持されているアドレスＡ１１２を用いてパターンメモリ１１３からパターンデータＤ１００を読み出すためのアドレスＡ１１１を演算により求める。パターンアドレスレジスタ１１２は、パターンアドレス演算器１１１で演算されたアドレスＡ１１１を一時的に記憶する。このパターンアドレスレジスタ１１２は、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレス演算器１１１からのアドレスＡ１１１を取り込み、クロック信号ＣＬＫの次の立ち上がりエッジまで保持する。尚、パターンアドレスレジスタ１１２が保持しているアドレスは、アドレスＡ１１２としてパターンメモリ１１３に出力される。
【０００５】
パターンメモリ１１３は、パターンデータＤ１００を生成するための複数のパターンを複数の記憶領域に記憶しているシングルポートメモリである。パターンが記憶された各々の記憶領域には各々異なるアドレスが割り当てられている。このパターンメモリ１１３は、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレスレジスタ１１２から出力されるアドレスＡ１１２に格納されているパターンをパターンデータＤ１００として出力する。検査信号生成部１２０はパターンメモリ１１３から出力されるパターンデータＤ１００を用いて検査信号Ｓ１００を生成する。
【０００６】
ここで、パターンアドレス演算器１１１は、上述した通り、入力されるパターンアドレス制御信号Ｃ１００に従って、パターンアドレスレジスタ１１２に保持されているアドレスＡ１１２を用いてアドレスＡ１１１を演算により求めている訳であるが、具体的には以下の演算規則に従ってアドレスＡ１１１を演算により求めている。
・入力されたアドレス制御信号Ｃ１００の値が「０」の場合には、その時点において入力されているアドレスＡ１１２を次の時点のアドレスＡ１１１とする。
・入力されたアドレス制御信号Ｃ１００の値が「１」の場合には、その時点において入力されているアドレスＡ１１２の値をインクリメントした値を次の時点のアドレスＡ１１１とする。
【０００７】
次に、従来の検査信号生成装置１００の動作について説明する。図１１は、従来の検査信号生成装置１００の動作を説明するタイミングチャートである。尚、初期状態においては、パターンアドレス制御信号Ｃ１００の値は「Ｃ０」であり、アドレスＡ１１１，Ａ１１１の値は「ＰＡ０」であり、パターンデータＤ１００の値は「ＰＡＴ（ＰＡ０）」であるとする。
【０００８】
時刻ｔ１００においてクロック信号ＣＬＫが立ち上がると、このクロック信号ＣＬＫに同期してパターンアドレス制御信号Ｃ１００がパターンアドレス演算器１１１に入力される。尚、ここで入力されるパターンアドレス制御信号Ｃ１００の値は「Ｃ１」であるとする。パターンアドレス制御信号Ｃ１００が入力されると、パターンアドレス演算器１１１は上述した演算規則に従って演算を行いアドレスＡ１１１を求める。ここで求められたアドレスＡ１１１の値は「ＰＡ１」であるとする。
【０００９】
次に、時刻ｔ１０１においてクロック信号ＣＬＫが立ち上がると、パターンアドレス演算器１１１で先に求められたアドレスＡ１１１（値「ＰＡ１」）がパターンアドレスレジスタ１１２に取り込まれて、アドレスＡ１１２の値が「ＰＡ１」になる。また、クロック信号ＣＬＫに同期してパターンアドレス制御信号Ｃ１００がパターンアドレス演算器１１１に入力される。尚、ここで入力されるパターンアドレス制御信号Ｃ１００の値は「Ｃ２」であるとする。このパターンアドレス制御信号Ｃ１００が入力されると、パターンアドレス演算器１１１は上述した演算規則に従って演算を行いアドレスＡ１１１を求める。ここで求められたアドレスＡ１１１の値は「ＰＡ２」であるとする。
【００１０】
次いで、時刻ｔ１０２においてクロック信号ＣＬＫが立ち上がると、パターンアドレスレジスタ１１２から出力されるアドレスＡ１１２（値「ＰＡ１」）がパターンメモリ１１３に入力され、これによりアドレスＡ１１２（値「ＰＡ１」）に記憶されているパターンがパターンデータＤ１００として出力される。尚、こので出力されるパターンデータＤ１００の値は「ＰＡＴ（ＰＡ１）」であるとする。また、パターンアドレス演算器１１１で先に求められたアドレスＡ１１１（値「ＰＡ２」）がパターンアドレスレジスタ１１２に取り込まれて、アドレスＡ１１２の値が「ＰＡ２」になる。
【００１１】
更に、クロック信号ＣＬＫに同期してパターンアドレス制御信号Ｃ１００がパターンアドレス演算器１１１に入力される。尚、ここで入力されるパターンアドレス制御信号Ｃ１００の値は「Ｃ３」であるとする。このパターンアドレス制御信号Ｃ１００が入力されると、パターンアドレス演算器１１１は上述した演算規則に従って演算を行いアドレスＡ１１１を求める。ここで求められたアドレスＡ１１１の値は「ＰＡ３」であるとする。以下、以上説明した動作が繰り返されてパターンデータＤ１００が順次生成されて検査信号生成部１２０に入力され、パターンデータＤ１００から検査信号Ｓ１００が生成される。
【００１２】
尚、従来の半導体検査装置の詳細については、例えば以下の特許文献１〜３を参照されたい。
【特許文献１】特表２００３−５０５６９３号公報
【特許文献２】特開２００２−１３１３９３号公報
【特許文献３】特開平５−１９６６８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、図１０に示す従来の検査信号生成装置１００においては、パターンアドレス制御信号Ｃ１００はクロック信号ＣＬＫに同期して入力され、またパターン生成部１１０はクロック信号ＣＬＫに同期して動作する。ここで、クロック信号ＣＬＫの周波数は、ＤＵＴに与える検査信号の周波数と同じ周波数である。近年においては、ＤＵＴの動作周波数が向上しているため、ＤＵＴに与える検査信号の周波数を高める必要性が生じている。
【００１４】
図１０に示す検査信号生成装置１００において、例えば検査信号Ｓ１００の周波数を２８０ＭＨｚに上昇させると、パターンアドレス制御信号Ｃ１００の周波数も２８０ＭＨｚにする必要があるとともに、パターン生成部１１０の動作周波数も２８０ＭＨｚにする必要がある。このように、図１０に示す従来の検査信号生成装置１００は、検査信号Ｓ１００の周波数が上昇すると、パターンアドレス制御信号Ｃ１００の周波数を上昇させ、且つパターン生成部１１０の動作周波数を上昇させる必要があり、多大な設計工数を要するという問題があった。
【００１５】
この問題を解決するために、パターンアドレス演算器１１１及びパターンアドレスレジスタ１１２を並列に２系統設けて動作周波数の上昇を抑える構成とすることが考えられる。図１２は、従来の検査信号生成装置１００の変形例を示す図である。図１２に示す検査信号生成装置２００は、パターン生成部２１０と検査信号生成部２２０とを含んで構成される。パターン生成部２１０は、パターンアドレス演算器２１１ａ，２１１ｂ、パターンアドレスレジスタ２１２ａ，２１２ｂ、及びパターンメモリ２１３を備えている。パターンアドレス演算器２１１ａ及びパターンアドレスレジスタ２１２ａと、パターンアドレス演算器２１１ｂ及びパターンアドレスレジスタ２１２ｂとは並列に設けられている。
【００１６】
パターンアドレス生成部２１０は、入力されるクロック信号ＣＬＫ及び１ビットのパターンアドレス制御信号Ｃ２０１，Ｃ２０２に従ってパターンデータＤ２０１，Ｄ２０２を生成して検査信号生成部２２０に出力する。また、検査信号生成部２２０は、パターン生成部２０１からのパターンデータＤ２０１，Ｄ２０２から検査信号Ｓ２００を生成する。
【００１７】
ここで、パターンアドレス制御信号Ｃ２０１，Ｃ２０２は、クロック信号ＣＬＫの立ち上がりエッジで入力される信号であり、各々の１周期が検査信号Ｓ２００の２周期分に設定された信号である。パターンアドレス制御信号Ｃ２０１は検査信号Ｓ２００の２周期の内の前半１周期分のパターンデータを生成するためのものであり、パターンアドレス制御信号Ｃ２０２は後半１周期分のパターンデータを生成するためのものである。これら、パターンアドレス制御信号Ｃ２０１，Ｃ２０２によって、パターンデータＤ２０１，Ｄ２０２が生成される。パターンデータＤ２０１，Ｄ２０２はクロック信号ＣＬＫの立ち上がりエッジで出力される検査信号Ｓ２００の２周期分のパターンデータであり、各々が検査信号生成部２２０でまとめられて検査信号Ｓ２００が生成される。
【００１８】
図１２に示す構成とすることで、パターンアドレス制御信号Ｃ２０１，Ｃ２０２の周波数、及びパターン生成部２１０の動作周波数を検査信号Ｓ２００の半分に抑えることができると考えられる。ところで、パターン生成部２００に設けられたパターンアドレス演算器２１１ａ，２１１ｂは、図１０に示すパターンアドレス演算器１１１と同様の演算規則に従って、アドレスＡ２１１ａ，Ａ２１１ｂをそれぞれ生成している。パターンアドレス演算器１１１の演算規則は、ある時点で入力されたアドレス制御信号Ｃ１００と、その時点においてパターンアドレスレジスタ１１２から出力されているアドレスＡ１１２とを用いて次の時点のアドレスＡ１１１を求めるものであった。図１２に示す構成にすると、パターンアドレス制御信号Ｃ２０１，Ｃ２０２がパターンアドレス演算器２１１ａ，２１１ｂに交互に入力されるため、上述の演算規則を用いた場合にはユーザが必要とする検査信号を得ることができない。
【００１９】
本発明は上記事情に鑑みてなされたものであり、設計の工数増加を抑え、高周波数で動作可能な検査信号生成装置、及び当該検査信号生成装置を備える半導体検査装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記課題を解決するために、本発明の検査信号生成装置は、被検査対象に与える検査信号（Ｓ１０）の連続したＮ（Ｎは２以上の整数）周期の値をそれぞれ規定するＮ個の第１制御信号（Ｃ１１、Ｃ１２、Ｃ２１〜Ｃ２４）に基づいて前記検査信号を生成する検査信号生成装置（１０、４０、７０）において、前記検査信号を生成するためのパターンデータを記憶する記憶部（２４、５４）と、前記第１制御信号を所定の変換規則に基づいて変換して前記第１制御信号と同数の第２制御信号（ＣＳ１、ＣＳ２、ＣＳ１１〜ＣＳ１２）を生成する演算制御部（２１、５１、８１）と、前記第２制御信号の各々に対応して並列にＮ個設けられており、前記記憶部の前記パターンデータが記憶された領域を指定するアドレスを、対応する前記第２制御信号に基づいて、並列に設けられたＮ個の内の何れか１つが前記記憶部に先に指定したアドレスを用いて生成するアドレス生成部（２２ａ、２２ｂ、５２ａ〜５２ｄ）と、前記アドレス生成部で生成されたアドレスによって前記記憶部から読み出された前記パターンデータに基づいて前記検査信号を生成する検査信号生成部（３０、６０）とを備えることを特徴としている。
この発明によると、所定の変換規則に従ってＮ個の第１制御信号が同数の第２制御信号に変換され、この第２制御信号に基づいて、Ｎ個のアドレス生成部の内の何れか１つが記憶部に先に指定したアドレスを用いてパターンデータを読み出すアドレスがアドレス生成部の各々で生成される。そして、アドレス生成部の各々で生成されたアドレスで指定される領域に記憶されているパターンデータが読み出され、このパターンデータを用いて検査信号が生成される。
ここで、本発明の検査信号生成装置は、前記記憶部、前記演算制御部、及び前記アドレス生成部は、前記検査信号の周波数を前記アドレス生成部の数で分周して得られる周波数のクロック信号に同期して動作することを特徴としている。
更に、本発明の検査信号生成装置は、前記演算制御部が、前記複数の第１制御信号の内の少なくとも１つを遅延させる遅延回路（２５、５５、５５ａ，５５ｂ）と、前記遅延回路を介した前記第１制御信号と前記遅延回路を介していない残りの前記第１制御信号とを用いて前記第２制御信号を生成する演算制御信号生成器（２６、５６）とを備えることを特徴としている。
本発明の半導体検査装置は、被検査対象の検査を行う半導体検査装置において、上記の何れかに記載の検査信号生成装置を備え、前記検査信号生成装置で生成された前記検査信号を前記被検査対象に与えて得られる信号を用いて前記被検査対象の検査を行うことを特徴としている。
【発明の効果】
【００２１】
本発明によれば、変換された複数の第２制御信号に基づいて複数のアドレス生成部で生成されるアドレスで指定されている領域に記憶されているパターンデータが読み出されるため、検査信号生成装置の動作周波数を検査信号の半分の周波数に抑えることができる。また、検査信号生成装置の動作周波数が上昇しないため、多大な設計工数を必要とせずに検査信号生成装置を設計することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施形態による検査信号生成装置及び半導体検査装置について詳細に説明する。
【００２３】
〔第１実施形態〕
図１は、本発明の第１実施形態による検査信号生成装置の構成を示すブロック図である。図１に示す通り、本発明の第１実施形態による検査信号生成装置１０は、パターン生成部２０と検査信号生成部３０とを含んで構成される。パターン生成部２０は、演算制御部２１、パターンアドレス演算器２２ａ，２２ｂ、パターンアドレスレジスタ２３ａ，２３ｂ、及びパターンメモリ２４を備えており、入力されるクロック信号ＣＬＫ及び１ビットのパターンアドレス制御信号Ｃ１１，Ｃ１２に従ってパターンデータＤ１１，Ｄ１２を生成して検査信号生成部３０に出力する。
【００２４】
尚、クロック信号ＣＬＫの周波数は検査信号Ｓ１０の半分の周波数である。また、パターンアドレス制御信号Ｃ１１，Ｃ１２は、クロック信号ＣＬＫの立ち上がりエッジで入力される信号であり、各々の１周期が検査信号Ｓ１０の２周期分に設定された信号である。パターンアドレス制御信号Ｃ１１は検査信号Ｓ１０の２周期の内の前半１周期分のパターンデータを生成するためのものであり、パターンアドレス制御信号Ｃ１２は後半１周期分のパターンデータを生成するためのものである。これら、パターンアドレス制御信号Ｃ１１，Ｃ１２によって、パターンデータＤ１１，Ｄ１２が生成される。パターンデータＤ１１，Ｄ１２はクロック信号ＣＬＫの立ち上がりエッジで出力される検査信号Ｓ１０の２周期分のパターンデータであり、各々が検査信号生成部３０でまとめられて検査信号Ｓ１０が生成される。
【００２５】
演算制御部２１は、遅延回路２５及び演算制御信号生成器２６から構成されており、パターンアドレス制御信号Ｃ１１，Ｃ１２からユーザが必要とする検査信号Ｄ１１，Ｄ１２を連続的に得るための演算制御信号ＣＳ１，ＣＳ２を生成する。遅延回路２５は、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレス制御信号Ｃ１２を取り込んで保持することで、パターンアドレス制御信号Ｃ１２をクロック信号ＣＬＫの１周期分だけ遅延させたパターンアドレス制御信号Ｃ１２′を生成する。
【００２６】
演算制御信号生成器２６は、パターンアドレス制御信号Ｃ１１と遅延回路２５から出力されるパターンアドレス制御信号Ｃ１２′とからパターンアドレス演算器２２ａ，２２ｂに出力する演算制御信号ＣＳ１，ＣＳ２を生成する。ここで、演算制御信号ＣＳ１は１ビットの信号であり、演算制御信号ＣＳ２は２ビットの信号である。図２は、演算制御信号生成器２６の入出力関係を示す図である。
【００２７】
図２に示す通り、演算制御信号生成器２６はパターンアドレス制御信号Ｃ１２′と同一の値を演算制御信号ＣＳ１として出力する。即ち、パターンアドレス制御信号Ｃ１２′の値が「０」の場合には演算制御信号ＣＳ１の値を「０」とし、パターンアドレス制御信号Ｃ１２′の値が「１」の場合には演算制御信号ＣＳ１の値を「１」とする。これに対し、演算制御信号生成器２６は、パターンアドレス制御信号Ｃ１１，Ｃ１２′の値が共に「０」である場合には演算制御信号ＣＳ２の値を「００」とし、共に「１」である場合には演算制御信号ＣＳ２の値を「１０」とする。また、パターンアドレス制御信号Ｃ１１，Ｃ１２′の値が異なる場合には、演算制御信号ＣＳ２の値を「０１」とする。
【００２８】
パターンアドレス演算器２２ａは、演算制御部２１からの演算制御信号ＣＳ１に従って、パターンアドレスレジスタ２３ｂに保持されているアドレスＡ２３ｂを用いてパターンメモリ２４からパターンデータＤ１１を読み出すためのアドレスＡ２２ａを演算により求める。また、パターンアドレス演算器２２ｂは、演算制御部２１からの演算制御信号ＣＳ２に従って、パターンアドレスレジスタ２３ｂに保持されているアドレスＡ２３ｂを用いてパターンメモリ２４からパターンデータＤ１２を読み出すためのアドレスＡ２２ｂを演算により求める。
【００２９】
図３はパターンアドレス演算器２２ａの入出力関係を示す図であり、図４はパターンアドレス演算器２２ｂの入出力関係を示す図である。尚、図３，図４では、パターンアドレスレジスタ２３ｂから出力されているアドレスＡ２３ｂの値を「Ｐ」としている。図３に示す通り、入力される演算制御信号ＣＳ１の値が「０」の場合には、パターンアドレス演算器２２ａは、その時点において入力されているアドレスＡ２３ｂの値「Ｐ」と同じ値を次の時点のアドレスＡ２２ａとして出力する。また、入力される演算制御信号ＣＳ１の値が「１」の場合には、パターンアドレス演算器２２ａは、その時点において入力されているアドレスＡ２３ｂの値「Ｐ」をインクリメントした値「Ｐ＋１」を次の時点のアドレスＡ２２ａとして出力する。
【００３０】
図４に示す通り、入力される演算制御信号ＣＳ２の値が「００」の場合には、パターンアドレス演算器２２ｂは、その時点において入力されているアドレスＡ２３ｂの値「Ｐ」と同じ値を次の時点のアドレスＡ２２ｂとして出力する。また、入力される演算制御信号ＣＳ２の値が「０１」の場合には、その時点において入力されているアドレスＡ２３ｂの値「Ｐ」をインクリメントした値「Ｐ＋１」を次の時点のアドレスＡ２２ｂとして出力する。更に、入力される演算制御信号ＣＳ２の値が「１０」の場合には、パターンアドレス演算器２２ｂは、その時点において入力されているアドレスＡ２３ｂの値「Ｐ」に値「２」を加算した値「Ｐ＋２」を次の時点のアドレスＡ２２ｂとして出力する。尚、入力される演算制御信号ＣＳ２の値が「１１」の場合の出力は定義されていない。
【００３１】
パターンアドレスレジスタ２３ａは、パターンアドレス演算器２２ａで演算されたアドレスＡ２２ａを一時的に記憶する。このパターンアドレスレジスタ２３ａは、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレス演算器２２ａからのアドレスＡ２２ａを取り込み、クロック信号ＣＬＫの次の立ち上がりエッジまで保持する。尚、パターンアドレスレジスタ２３ａが保持しているアドレスは、アドレスＡ２３ａとしてパターンメモリ２４に出力される。同様に、パターンアドレスレジスタ２３ｂは、パターンアドレス演算器２２ｂで演算されたアドレスＡ２２ｂを一時的に記憶する。このパターンアドレスレジスタ２３ｂは、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレス演算器２２ｂからのアドレスＡ２２ｂを取り込み、クロック信号ＣＬＫの次の立ち上がりエッジまで保持する。尚、パターンアドレスレジスタ２３ｂが保持しているアドレスは、アドレスＡ２３ｂとしてパターンメモリ２４に出力される。このように、本実施形態においては、パターンアドレス演算器２２ａ及びパターンアドレスレジスタ２３ａからなる構成と、パターンアドレス演算器２２ｂ及びパターンアドレスレジスタ２３ｂからなる構成とが並列に２系統設けられている。
【００３２】
パターンメモリ２４は、パターンデータＤ１１，Ｄ１２を生成するための複数のパターンを複数の記憶領域に記憶しているデュアルポートメモリである。パターンが記憶された各々の記憶領域には各々異なるアドレスが割り当てられている。このパターンメモリ２４は、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレスレジスタ２３ａから出力されるアドレスＡ２３ａで指定される記憶領域に格納されているパターンをパターンデータＤ１１として出力する。また、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレスレジスタ２３ｂから出力されるアドレスＡ２３ｂで指定される記憶領域に格納されているパターンをパターンデータＤ１２として出力する。検査信号生成部３０はパターンメモリ２４から出力されるパターンデータＤ１１，Ｄ１２を用いて検査信号Ｓ１０を生成する。
【００３３】
ここで、図１に示す本実施形態の検査信号生成装置１０と、図１２に示す検査信号生成装置２００とを比較すると、本実施形態の検査信号生成装置１０が、パターンアドレス制御信号Ｃ１１，Ｃ１２から演算制御信号ＣＳ１，ＣＳ２を生成する演算制御部２１を備えており、パターンアドレス演算器２２ａにパターンアドレスレジスタ２３ｂから出力されるアドレスＡ２３ｂを入力させている点において図１２に示す検査信号生成装置２００と相違する。
【００３４】
かかる構成の相違点は、パターンアドレス演算器２２ａ，２２ｂで用いる演算規則を変えることなく、パターンアドレス制御信号Ｃ１１，Ｃ１２からユーザが必要とする検査信号Ｄ１１，Ｄ１２を連続的に得るためである。ここで、パターンアドレス演算器２２ａ，２２ｂで用いる演算規則とは以下の通りである。
・入力されたアドレス制御信号Ｃ１１，Ｃ１２の値が「０」の場合には、その時点においてパターンアドレス演算器２２ａ，２２ｂに入力されているアドレスと同一のアドレスを次の時点のアドレスとして出力する。
・入力されたアドレス制御信号Ｃ１１，Ｃ１２の値が「１」の場合には、その時点においてパターンアドレス演算器２２ａ，２２ｂに入力されているアドレスをインクリメントしたアドレスを次の時点のアドレスとして出力する。
【００３５】
パターンアドレス制御信号Ｃ１１，Ｃ１２からユーザが必要とする検査信号Ｄ１１，Ｄ１２を連続的に得るためには、例えば図５に示すタイミングでアドレス及びパターンデータを生成する必要がある。図５は、図１に示す検査信号生成装置１０で生成すべきアドレス及びパターンデータを示すタイミングチャートである。図５に示す通り、初期状態においては、パターンアドレス制御信号Ｃ１１，Ｃ１２の値は共に「Ｃ０」であり、アドレスＡ２３ａ，２３ｂの値は「ＰＡ０」であり、パターンデータＤ１１，Ｄ１２値は「ＰＡＴ（ＰＡ０）」であるとする。
【００３６】
いま、図５に示す通り、値が「Ｃ１」，「Ｃ３」，「Ｃ５」，…と順に変化するパターンアドレス制御信号Ｃ１１がパターン生成部２０に入力され、また、値が「Ｃ２」，「Ｃ４」，「Ｃ６」，…と順に変化するパターンアドレス制御信号Ｃ１２がパターン生成部２０に入力されるとする。これらのパターンアドレス制御信号Ｃ１１，Ｃ１２から、値が「ＰＡ２」，「ＰＡ４」，「ＰＡ６」，…と順に変化するアドレスＡ２３ａが生成され、また、値が「ＰＡ１」，「ＰＡ３」，「ＰＡ５」，…と順に変化するアドレスＡ２３ｂが生成されるとする。そして、値が「ＰＡＴ（ＰＡ２）」，「ＰＡＴ（ＰＡ４）」，…と順に変化するパターンデータＤ１１が生成され、また、値が「ＰＡＴ（ＰＡ１）」，「ＰＡＴ（ＰＡ３）」，…と順に変化するパターンデータＤ１２が生成されるとする。
【００３７】
図５に示すタイミングチャートにおいて、上記の演算規則が適用されるとすると、値が「ＰＡ１」であるアドレスＡ２３ｂは、値が「ＰＡ０」であるアドレスＡ２３ａと値が「Ｃ１」であるパターンアドレス制御信号Ｃ１１とから決定される必要がある。また、値が「ＰＡ２」であるアドレスＡ２３ａは、値が「ＰＡ１」であるアドレスＡ２３ｂと値が「Ｃ２」であるパターンアドレス制御信号Ｃ１２とから決定される必要がある。更に、値が「ＰＡ３」であるアドレスＡ２３ｂは、値が「ＰＡ２」であるアドレスＡ２３ａと値が「Ｃ３」であるパターンアドレス制御信号Ｃ１１とから決定される必要がある。以下、同様の関係で、アドレスＡ２３ａ，Ａ２３ｂの値が決定される必要がある。
【００３８】
図５を参照すると、上記の関係は以下の関係に変えることができる。値が「ＰＡ１」であるアドレスＡ２３ｂは、１つ前の時点の値が「ＰＡ０」であるアドレスＡ２３ｂと、値が「Ｃ１」であるパターンアドレス制御信号Ｃ１１とから決定される。また、値が「ＰＡ２」であるアドレスＡ２３ａは、値が「ＰＡ１」であるアドレスＡ２３ｂと値が「Ｃ２」であるパターンアドレス制御信号Ｃ１２とから決定され、値が「ＰＡ３」であるアドレスＡ２３ｂは、１つ前の時点の値が「ＰＡ１」であるアドレスＡ２３ｂと値が「Ｃ３」であるパターンアドレス制御信号Ｃ１１とから決定される。同様に、値が「ＰＡ４」であるアドレスＡ２３ａは、値が「ＰＡ３」であるアドレスＡ２３ｂと値が「Ｃ４」であるパターンアドレス制御信号Ｃ１２とから決定され、値が「ＰＡ５」であるアドレスＡ２３ｂは、１つ前の時点の値が「ＰＡ３」であるアドレスＡ２３ｂと値が「Ｃ５」であるパターンアドレス制御信号Ｃ１１とから決定される。
【００３９】
これらの関係を参照すると、アドレスＡ２３ｂと、パターンアドレス制御信号Ｃ１１と、１つ前の時点のパターンアドレス制御信号Ｃ１２（即ち、パターンアドレス制御信号Ｃ１２′）とから、次にクロック信号ＣＬＫが立ち上がった時のアドレスＡ２３ａ，Ａ２３ｂが決定されていることが分かる。このため、図１に示す通り、パターンアドレスレジスタ２３ｂから出力されるアドレスＡ２３ｂがパターンアドレス演算器２２ａ，２２ｂに入力される構成になっている。
【００４０】
図６は、パターンアドレス制御信号Ｃ１１，Ｃ１２′とアドレスＡ２３ａ，Ａ２３ｂとの関係を示す図である。尚、図６においては、パターンアドレスレジスタ２３ｂから出力されているアドレスＡ２３ｂの値を「Ｐ」としている。図６に示す通り、パターンアドレス制御信号Ｃ１１，Ｃ１２′の値が共に「０」である場合には、次にクロック信号ＣＬＫが立ち上がった時のアドレスＡ２３ａ，Ａ２３ｂの値は「Ｐ」のままである。
【００４１】
また、パターンアドレス制御信号Ｃ１２′の値が「０」であり、パターンアドレス制御信号Ｃ１１の値が「１」である場合には、次にクロック信号ＣＬＫが立ち上がった時には、アドレスＡ２３ａの値は「Ｐ」のままであるが、アドレスＡ２３ｂの値は「Ｐ＋１」となる。これに対し、パターンアドレス制御信号Ｃ１２′の値が「１」であり、パターンアドレス制御信号Ｃ１１の値が「０」である場合には、次にクロック信号ＣＬＫが立ち上がった時には、アドレスＡ２３ａ，Ａ２３ｂの値が共に「Ｐ＋１」となる。更に、パターンアドレス制御信号Ｃ１１，Ｃ１２′の値が共に「１」である場合には、次にクロック信号ＣＬＫが立ち上がった時のアドレスＡ２３ａの値は「Ｐ＋１」となり、アドレスＡ２３ｂの値は「Ｐ＋２」となる。
【００４２】
この図６に示す関係を用いて前述した図２の演算制御信号生成器２６の入出力関係が決定されている。また、図６を参照すると、アドレスＡ２３ａは値「Ｐ」及び値「Ｐ＋１」の２値を取るのに対し、アドレスＡ２３ｂは、値「Ｐ」、値「Ｐ＋１」、及び値「Ｐ＋３」の３値を取る。このため、演算制御信号ＣＳ１は１ビットの信号とされ、演算制御信号ＣＳ２は２ビットの信号とされている。
【００４３】
次に、本発明の第１実施形態による検査信号生成装置１０の動作について説明する。図７は、本発明の一実施形態による検査信号生成装置１０の動作を説明するタイミングチャートである。尚、初期状態においては、パターンアドレス制御信号Ｃ１１，Ｃ１２の値は「Ｃ０」であり、パターンアドレス制御信号Ｃ１２′の値は「０」であり、演算制御信号ＣＳ１，ＣＳ２の値は「Ａ０」であり、アドレスＡ２２ａ，Ａ２２ｂ，Ａ２３ａ，Ａ２３ｂの値は「ＰＡ０」であり、パターンデータＤ１１，Ｄ１２の値は「ＰＡＴ（ＰＡ０）」であるとする。
【００４４】
時刻ｔ１０においてクロック信号ＣＬＫが立ち上がると、パターンアドレス制御信号Ｃ１２′の値は、パターンアドレス制御信号Ｃ１２の初期値である「Ｃ０」になる。また、このクロック信号ＣＬＫに同期して、値が「Ｃ１」であるパターンアドレス制御信号Ｃ１１が演算制御部２１の演算制御信号生成器２６に入力され、値が「Ｃ２」であるパターンアドレス制御信号Ｃ１２が演算制御部２１の遅延回路２５に入力される。演算制御信号生成器２６は、図２に示す入出力関係に基づいて演算を行い、値が「Ａ０」である演算制御信号ＣＳ１と値が「Ａ１」である演算制御信号ＣＳ２とを生成し、パターンアドレス演算器２２ａ，２２ｂにそれぞれ出力する。パターンアドレス演算器２２ａ，２２ｂは、これら演算制御信号ＣＳ１，ＣＳ２と、パターンアドレスレジスタ２３ｂから出力されるアドレスＡ２３ｂとに基づいて、それぞれ図３，図４に示す入出力関係に基づいて演算を行い、値が「ＰＡ０」であるアドレスＡ２２ａと、値が「ＰＡ１」であるアドレスＡ２２ｂとを出力する。
【００４５】
次に、時刻ｔ１１においてクロック信号ＣＬＫが立ち上がると、上記のアドレスＡ２２ａ，Ａ２２ｂがパターンアドレスレジスタ２３ａ，２３ｂにそれぞれ取り込まれ、これによりアドレスＡ２３ａの値が「ＰＡ０」になり、アドレスＡ２３ｂの値が「ＰＡ１」なる。また、パターンアドレス制御信号Ｃ１２′の値は、前の時点におけるパターンアドレス制御信号Ｃ１２の値である「Ｃ２」になる。また、クロック信号ＣＬＫに同期して、値が「Ｃ３」であるパターンアドレス制御信号Ｃ１１が演算制御部２１の演算制御信号生成器２６に入力され、値が「Ｃ４」であるパターンアドレス制御信号Ｃ１２が演算制御部２１の遅延回路２５に入力される。
【００４６】
演算制御信号生成器２６は、図２に示す入出力関係に基づいて演算を行い、値が「Ａ２」である演算制御信号ＣＳ１と値が「Ａ３」である演算制御信号ＣＳ２とを生成し、パターンアドレス演算器２２ａ，２２ｂにそれぞれ出力する。パターンアドレス演算器２２ａ，２２ｂは、これら演算制御信号ＣＳ１，ＣＳ２と、パターンアドレスレジスタ２３ｂから出力されるアドレスＡ２３ｂとに基づいて、それぞれ図３，図４に示す入出力関係に基づいて演算を行い、値が「ＰＡ２」であるアドレスＡ２２ａと、値が「ＰＡ３」であるアドレスＡ２２ｂとを出力する。
【００４７】
次いで、時刻ｔ１２においてクロック信号ＣＬＫが立ち上がると、パターンアドレスレジスタ２３ａ，２３ｂから出力されるアドレスＡ２３ａ，Ａ２３ｂで指定されている記憶領域に記憶されているパターンデータがパターンメモリ２４から読み出され、値が「ＰＡＴ（ＰＡ０）」であるパターンデータＤ１１及び値が「ＰＡＴ（ＰＡ１）」であるパターンデータＤ１２がそれぞれ出力される。また、パターンアドレス演算器２２ａ，２２ｂから出力されるアドレスＡ２２ａ，Ａ２３ｂがパターンアドレスレジスタ２３ａ，２３ｂにそれぞれ取り込まれ、アドレスＡ２３ａの値は「ＰＡ２」になり、アドレスＡ２３ｂの値は「ＰＡ３」になる。
【００４８】
また、パターンアドレス制御信号Ｃ１２′の値は、前の時点におけるパターンアドレス制御信号Ｃ１２の値である「Ｃ４」になる。また、クロック信号ＣＬＫに同期して、値が「Ｃ５」であるパターンアドレス制御信号Ｃ１１が演算制御部２１の演算制御信号生成器２６に入力され、値が「Ｃ６」であるパターンアドレス制御信号Ｃ１２が演算制御部２１の遅延回路２５に入力される。
【００４９】
演算制御信号生成器２６は、図２に示す入出力関係に基づいて演算を行い、値が「Ａ４」である演算制御信号ＣＳ１と値が「Ａ５」である演算制御信号ＣＳ２とを生成し、パターンアドレス演算器２２ａ，２２ｂにそれぞれ出力する。パターンアドレス演算器２２ａ，２２ｂは、これら演算制御信号ＣＳ１，ＣＳ２と、パターンアドレスレジスタ２３ｂから出力されるアドレスＡ２３ｂとに基づいて、それぞれ図３，図４に示す入出力関係に基づいて演算を行い、値が「ＰＡ４」であるアドレスＡ２２ａと、値が「ＰＡ５」であるアドレスＡ２２ｂとを出力する。
【００５０】
次に、時刻ｔ１４においてクロック信号ＣＬＫが立ち上がると、パターンアドレスレジスタ２３ａ，２３ｂから出力されるアドレスＡ２３ａ，Ａ２３ｂで指定されている記憶領域に記憶されているパターンデータがパターンメモリ２４から読み出され、値が「ＰＡＴ（ＰＡ２）」であるパターンデータＤ１１及び値が「ＰＡＴ（ＰＡ３）」であるパターンデータＤ１２がそれぞれ出力される。また、パターンアドレス演算器２２ａ，２２ｂから出力されるアドレスＡ２２ａ，Ａ２３ｂがパターンアドレスレジスタ２３ａ，２３ｂにそれぞれ取り込まれ、アドレスＡ２３ａの値は「ＰＡ４」になり、アドレスＡ２３ｂの値は「ＰＡ５」になる。
【００５１】
また、パターンアドレス制御信号Ｃ１２′の値は、前の時点におけるパターンアドレス制御信号Ｃ１２の値である「Ｃ６」になる。また、クロック信号ＣＬＫに同期して、値が「Ｃ７」であるパターンアドレス制御信号Ｃ１１が演算制御部２１の演算制御信号生成器２６に入力され、値が「Ｃ８」であるパターンアドレス制御信号Ｃ１２が演算制御部２１の遅延回路２５に入力される。
【００５２】
演算制御信号生成器２６は、図２に示す入出力関係に基づいて演算を行い、値が「Ａ６」である演算制御信号ＣＳ１と値が「Ａ７」である演算制御信号ＣＳ２とを生成し、パターンアドレス演算器２２ａ，２２ｂにそれぞれ出力する。パターンアドレス演算器２２ａ，２２ｂは、これら演算制御信号ＣＳ１，ＣＳ２と、パターンアドレスレジスタ２３ｂから出力されるアドレスＡ２３ｂとに基づいて、それぞれ図３，図４に示す入出力関係に基づいて演算を行い、値が「ＰＡ６」であるアドレスＡ２２ａと、値が「ＰＡ７」であるアドレスＡ２２ｂとを出力する。以下、以上説明した動作が繰り返されてパターンデータＤ１１，Ｄ１２が順次生成されて検査信号生成部３０に入力され、これらパターンデータＤ１１，Ｄ１２から検査信号Ｓ１０が生成される。
【００５３】
以上説明した本実施形態の検査信号生成装置１０では、検査信号Ｓ１０の半分の周波数を有するクロック信号ＣＬＫでパターン生成部２０を動作させることができる。このため、検査信号Ｓ１０の周波数が上昇しても、パターン生成部２０の動作周波数は上げずに検査信号生成部３０の動作周波数を上げるだけで高周波数の動作が可能である。また、パターン生成部２０の動作周波数は上昇しないため、多大な設計工数を必要とせずに検査信号生成装置１０を設計することができる。
【００５４】
〔第２実施形態〕
図８は、本発明の第２実施形態による検査信号生成装置の構成を示すブロック図である。図８に示す通り、本発明の第２実施形態による検査信号生成装置４０は、パターン生成部５０と検査信号生成部６０とを含んで構成される。パターン生成部５０は、演算制御部５１、パターンアドレス演算器５２ａ〜５２ｄ、パターンアドレスレジスタ５３ａ〜５３ｄ、及びパターンメモリ５４を備えており、入力されるクロック信号ＣＬＫ及び１ビットのパターンアドレス制御信号Ｃ１１〜Ｃ１４に従ってパターンデータＤ２１〜Ｄ２４を生成して検査信号生成部６０に出力する。
【００５５】
即ち、本実施形態では、パターンアドレス演算器５２ａ及びパターンアドレスレジスタ５３ａからなる構成、パターンアドレス演算器５２ｂ及びパターンアドレスレジスタ５３ｂからなる構成、パターンアドレス演算器５２ｃ及びパターンアドレスレジスタ５３ｃからなる構成、及びパターンアドレス演算器５２ｄ及びパターンアドレスレジスタ５３ｄからなる構成が並列に４系統設けられている。かかる構成においては、クロックＣＬＫの周波数は、検査信号Ｓ１０の１／４の周波数である。
【００５６】
また、パターンアドレス制御信号Ｃ２１〜Ｃ２４は、クロック信号ＣＬＫの立ち上がりエッジで入力される信号であり、各々の１周期が検査信号Ｓ１０の４周期分に設定された信号である。パターンアドレス制御信号Ｃ２１〜Ｃ２４は検査信号Ｓ１０の４周期の内の第１〜第４周期目のパターンデータをそれぞれ生成するためのものである。これら、パターンアドレス制御信号Ｃ２１〜Ｃ２４によって、パターンデータＤ２１〜Ｄ２４が生成される。パターンデータＤ２１〜Ｄ２４はクロック信号ＣＬＫの立ち上がりエッジで出力される検査信号Ｓ１０の４周期分のパターンデータであり、各々が検査信号生成部３０でまとめられて検査信号Ｓ１０が生成される。
【００５７】
尚、検査信号生成部６０は、第１入力端Ｔ１〜第４入力端Ｔ４を備えており、パターンメモリ５４から読み出されたパターンデータＤ２１〜Ｄ２４は第１入力端Ｔ１〜第４入力端Ｔ４にそれぞれ入力される。検査信号生成部６０は、第１入力端Ｔ１に入力されるパターンデータＤ２１、第２入力端Ｔ２に入力されるパターンデータＤ２２、第３入力端Ｔ３に入力されるパターンデータＤ２３、第４入力端Ｔ４に入力されるパターンデータＤ２４、第１入力端Ｔ１に入力されるパターンデータＤ２１、…を順に用いて検査信号を生成し、生成した各々の検査信号を検査信号Ｓ１０として出力する。
【００５８】
演算制御部５１は、遅延回路５５及び演算制御信号生成器５６から構成されており、パターンアドレス制御信号Ｃ２１〜Ｃ２４からユーザが必要とする検査信号Ｄ２１〜Ｄ２４を連続的に得るための演算制御信号ＣＳ１１〜ＣＳ１４を生成する。遅延回路５５は、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレス制御信号Ｃ２４を取り込んで保持することで、パターンアドレス制御信号Ｃ２４をクロック信号ＣＬＫの１周期分だけ遅延させたパターンアドレス制御信号Ｃ２４′を生成する。
【００５９】
また、本実施形態においては、パターンアドレスレジスタ５３ｄから出力されるアドレスＡ５３ｄが、パターンアドレス演算器５２ａ〜５２ｄにそれぞれ入力されている。従って、パターンアドレス演算器５２ａ〜５２ｄは、演算制御部５１からの演算制御信号ＣＳ１１〜ＣＳ１４にそれぞれ従って、入力されるアドレスＡ５３ｄを用いてパターンメモリ５４からパターンデータＤ２１〜Ｄ２４を読み出すためのアドレスＡ５２ａ〜Ａ５２ｄをそれぞれ演算により求める。
【００６０】
本実施形態においても、図５を用いて説明した方法と同様の方法を用いて、前述した演算規則が適用されるように演算制御信号生成器５６で生成される演算制御信号ＣＳ１１〜ＣＳ１４を適宜求めることで、パターンアドレス制御信号Ｃ２１〜Ｃ２４からユーザが必要とする検査信号Ｄ２１〜Ｄ２４を連続的に得ることができる。また、本実施形態ではクロック信号ＣＬＫの周波数を検査信号Ｓ１０の周波数の１／４にすることができるため、パターン生成部５０の動作周波数をより抑えることができる。
【００６１】
〔第３実施形態〕
図９は、本発明の第３実施形態による検査信号生成装置の構成を示すブロック図である。尚、図９においては、図８に示す本発明の第２実施形態による検査信号生成装置４０が備える構成と同一のものには同一の符号を付してある。図９に示す通り、本発明の第３実施形態による検査信号生成装置７０は、パターン生成部８０と検査信号生成部６０とを含んで構成される。図９に示すパターン生成部８０が図８に示すパターン生成部５０と相違する点は、パターンアドレスレジスタ５３ｃから出力されるアドレスＡ５３ｃがパターンアドレス演算器５２ａ〜５２ｄの各々に入力されている点、及び演算制御部５１に代えて演算制御部８１を備える点である。また、パターンメモリ５４と検査信号生成部６０との間の接続が変更されている。
【００６２】
演算制御部８１は、２つの遅延回路５５ａ，５５ｂと演算制御信号生成器５６とから構成されている。遅延回路５５ａは、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレス制御信号Ｃ２３を取り込んで保持することで、パターンアドレス制御信号Ｃ２３をクロック信号ＣＬＫの１周期分だけ遅延させたパターンアドレス制御信号Ｃ２３′を生成する。遅延回路５５ｂは、図８に示す遅延回路５５ｃと同様に、クロック信号ＣＬＫの立ち上がりエッジに同期してパターンアドレス制御信号Ｃ２４を取り込んで保持することで、パターンアドレス制御信号Ｃ２４をクロック信号ＣＬＫの１周期分だけ遅延させたパターンアドレス制御信号Ｃ２４′を生成する。
【００６３】
本実施形態において、遅延回路５５ａ，５５ｂを設ける理由は、パターンアドレスレジスタ５３ｃから出力されるアドレスＡ５３ｃをパターンアドレス演算器５２ａ〜５２ｄの各々に入力させたからである。また、パターンアドレスレジスタ５３ｃから出力されるアドレスＡ５３ｃをパターンアドレス演算器５２ａ〜５２ｄの各々に入力させたため、パターンメモリ５４と検査信号生成部６０との間の接続を変更している。
【００６４】
本実施形態においても、図８に示す検査信号生成装置４０と同様に、パターンアドレス制御信号Ｃ２１〜Ｃ２４からユーザが必要とする検査信号Ｄ２１〜Ｄ２４を連続的に得ることができる。また、本実施形態においてもクロック信号ＣＬＫの周波数を検査信号Ｓ１０の周波数の１／４にすることができるため、パターン生成部５０の動作周波数をより抑えることができる。尚、パターンアドレス制御信号Ｃ２２を遅延させる遅延回路を更に設け、パターンメモリ５４と検査信号生成部６０との間の接続を変更すれば、パターンアドレスレジスタ５３ｂから出力されるアドレスＡ５３ｂをパターンアドレス演算器５２ａ〜５２ｄの入力とすることも可能である。
【００６５】
以上本発明の実施形態による検査信号生成装置について説明したが、本実施形態の半導体検査装置は、以上の検査信号生成装置を備えている。そして、検査信号生成装置で生成された検査信号をＤＵＴに印加するとともに、その検査信号をＤＵＴに印加したときにＤＵＴから出力される信号の期待値を求め、この期待値と実際にＤＵＴから出力される信号とを比較し、ＤＵＴの良否を判定する。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１実施形態による検査信号生成装置の構成を示すブロック図である。
【図２】演算制御信号生成器２６の入出力関係を示す図である。
【図３】パターンアドレス演算器２２ａの入出力関係を示す図である。
【図４】パターンアドレス演算器２２ｂの入出力関係を示す図である。
【図５】図１に示す検査信号生成装置１０で生成すべきアドレス及びパターンデータを示すタイミングチャートである。
【図６】パターンアドレス制御信号Ｃ１１，Ｃ１２′とアドレスＡ２３ａ，Ａ２３ｂとの関係を示す図である。
【図７】本発明の一実施形態による検査信号生成装置１０の動作を説明するタイミングチャートである。
【図８】本発明の第２実施形態による検査信号生成装置の構成を示すブロック図である。
【図９】本発明の第３実施形態による検査信号生成装置の構成を示すブロック図である。
【図１０】従来の検査信号生成装置の構成を示すブロック図である。
【図１１】従来の検査信号生成装置１００の動作を説明するタイミングチャートである。
【図１２】従来の検査信号生成装置１００の変形例を示す図である。
【符号の説明】
【００６７】
１０                    検査信号生成装置
２１                    演算制御部
２２ａ，２２ｂ          パターンアドレス演算器（アドレス生成部）
２４                    パターンメモリ（記憶部）
２５                    遅延回路
２６                    演算制御信号生成器
３０                    検査信号生成部
４０                    検査信号生成装置
５１                    演算制御部
５２ａ〜５２ｄ          パターンアドレス演算器（アドレス生成部）
５４                    パターンメモリ（記憶部）
５５，５５ａ，５５ｂ    遅延回路
５６                    演算制御信号生成器
６０                    検査信号生成部
７０                    検査信号生成装置
８１                    演算制御部
Ｓ１０                  検査信号
Ｃ１１，Ｃ１２          パターンアドレス制御信号（第１制御信号）
Ｃ２１〜Ｃ２４          パターンアドレス制御信号（第１制御信号）
ＣＳ１，ＣＳ２          パターンアドレス制御信号（第１制御信号）
ＣＳ１１〜ＣＳ１２      演算制御信号（第２制御信号）
【図１】
0004640086.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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