(57)【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素からなる基板（５）と、前記基板表面上の第１導電型の炭化珪素からなるドリフト層（６）と、前記ドリフト層上の第１導電型の炭化珪素からなる第１の半導体層（７）とを備える半導体基板（１）を用意する工程と、
前記半導体基板におけるセル部（２）の形成予定領域に、前記第１の半導体層の表面から前記ドリフト層に到達する深さである複数の第１のトレンチ（８）を形成する工程と、
エピタキシャル成長法により、前記第１のトレンチの内壁上に、第２導電型の炭化珪素からなるゲート層（９）を形成する工程と、
前記半導体基板の表面上における前記ゲート層の上方の位置に第１の絶縁膜（１４）を形成する工程と、
前記第１の絶縁膜上に、前記ゲート層に電気的に接続されたゲート電極（２１）を形成する工程と、
前記第１の絶縁膜上に、前記セル部の形成予定領域における前記第１の半導体層に電気的に接続されたソース電極（１６）を形成する工程と、
前記基板と電気的に接続されたドレイン電極（１９）を形成する工程とを有する炭化珪素半導体装置の製造方法であって、
前記半導体基板を用意する工程と前記ソース電極を形成する工程との間に、前記半導体基板のセル部の形成予定領域と異なる領域に、隣合う前記第１のトレンチ（８）の間隔（５５）よりも、隣同士の間隔（５４）が広い複数の第２のトレンチ（８）を形成する工程と、
エピタキシャル成長法により、前記第２のトレンチの内壁上に第２導電型の炭化珪素からなる第２の半導体層（５３）を形成する工程とを有し、
前記ソース電極を形成する工程では、前記第２の半導体層と電気的に接続させて前記ソース電極を形成することで、前記半導体基板のセル部の形成予定領域と異なる領域に、前記ソース電極に電気的に接続され、かつ、前記ドリフト層と前記第２の半導体層から構成されたダイオードを形成し、
前記ソース電極を形成する工程および前記ゲート電極を形成する工程では、前記半導体基板の前記ダイオードの形成予定領域における前記第１の半導体層と絶縁させて、前記ソース電極および前記ゲート電極を形成することで、前記ダイオードの形成予定領域における前記第１の半導体層（７ｄ）を前記ソース電極および前記ゲート電極に対して電気的に孤立させることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記第１のトレンチを形成する工程と前記第２のトレンチを形成する工程とを同時に行い、
前記ゲート層を形成する工程と、前記第２の半導体層を形成する工程とを同時に行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記半導体基板を用意する工程と前記ソース電極を形成する工程との間に、前記半導体基板における前記セル部の形成予定領域と前記ダイオードの形成予定領域との間の領域に、第３のトレンチ（８）を形成する工程と、
エピタキシャル成長法により、前記第３のトレンチの内壁上に、第２導電型の炭化珪素からなる第３の半導体層（５６）を形成する工程とを有し、
前記ソース電極を形成する工程では、前記第３の半導体層と絶縁させて前記ソース電極を形成し、
前記ゲート電極を形成する工程では、前記第３の半導体層と絶縁させて前記ゲート電極を形成することを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第１のトレンチを形成する工程と、前記第３のトレンチを形成する工程とを同時に行い、
前記ゲート層を形成する工程と、前記第３の半導体層を形成する工程とを同時に行うことを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記ゲート層を形成する工程では、前記第１のトレンチの内壁に沿った形状のゲート層を形成し、
前記ゲート層を形成する工程と、前記第１の絶縁膜を形成する工程との間に、前記第１のトレンチを埋め込むように、前記ゲート層（９）の上に第２の絶縁膜（１２、１３）を形成する工程を有することを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記半導体基板を用意する工程では、前記基板の主表面が（０００１）Ｓｉ面である前記半導体基板を用意し、
前記第１のトレンチを形成する工程では、前記半導体基板の主表面に対して底面（８ａ）が平行となり、側面（８ｂ）が前記半導体基板の主表面に対して垂直となるように、前記第１のトレンチを形成することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記第１のトレンチを形成する工程では、前記半導体基板のうち、前記ゲート電極の形成予定領域にも前記第１のトレンチを形成し、
前記ゲート層を形成する工程では、前記ゲート電極の形成予定領域にも、前記第１のトレンチの内壁上に、前記第１のトレンチの内壁に沿った形状の前記ゲート層を形成し、
前記第２の絶縁膜を形成する工程では、前記ゲート電極の形成予定領域にも、前記第１のトレンチを埋め込むように、前記ゲート層の上に前記第２の絶縁膜を形成しており、
前記第２の絶縁膜を形成する工程では、前記第２の絶縁膜としてシリコン酸化膜（１２、１３）を用い、
前記ゲート電極を形成する工程では、前記シリコン酸化膜上にＡｌを含む金属層（２５）を形成し、前記金属層中のＡｌを前記シリコン酸化膜に拡散させることで前記シリコン酸化膜を導電体化させ、前記シリコン酸化膜と電気的に接続させて前記ゲート電極を形成することを特徴とする請求項５または６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記ゲート層を形成する工程では、前記第１のトレンチを第２導電型の半導体層で完全に埋め込むことで、前記ゲート層を形成することを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記第１のトレンチを形成する工程では、前記半導体基板のうち、前記ゲート電極の形成予定領域にも、前記第１のトレンチを形成し、
前記ゲート層を形成する工程では、前記ゲート電極の形成予定領域において、前記第１のトレンチの内壁上に前記ゲート層を形成すると同時に、前記ゲート電極の形成予定領域における前記第１の半導体層の表面上に、第２導電型の炭化珪素からなる第４の半導体層（２４）を形成し、
前記ゲート電極を形成する工程では、前記ゲート電極の形成予定領域における前記第１の半導体層の表面が前記第４の半導体層で覆われた状態で、前記第４の半導体層上に前記ゲート電極を形成することで、前記第４の半導体層を介して、前記ゲート層と電気的に接続された前記ゲート電極を形成することを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１０】
第１導電型の炭化珪素からなる基板（５）と、前記基板表面上の第１導電型の炭化珪素からなるドリフト層（６）と、前記ドリフト層上の第１導電型の炭化珪素からなる第１の半導体層（７）とを備える半導体基板（１）を用意する工程と、
前記半導体基板におけるセル部（２）の形成予定領域に、前記第１の半導体層の表面から前記ドリフト層に到達する深さである複数の第１のトレンチ（８）を形成する工程と、
エピタキシャル成長法により、前記第１のトレンチの内壁上に、第２導電型の炭化珪素からなるゲート層（９）を形成する工程と、
前記半導体基板の表面上における前記ゲート層の上方の位置に第１の絶縁膜（１４）を形成する工程と、
前記第１の絶縁膜上に、前記ゲート層に電気的に接続されたゲート電極（２１）を形成する工程と、
前記第１の絶縁膜上に、前記セル部の形成予定領域における前記第１の半導体層に電気的に接続されたソース電極（１６）を形成する工程と、
前記基板と電気的に接続されたドレイン電極（１９）を形成する工程とを有する炭化珪素半導体装置の製造方法であって、
前記ゲート層を形成する工程では、前記第１のトレンチの内壁に沿った形状のゲート層を形成し、
前記ゲート層を形成する工程と、前記第１の絶縁膜を形成する工程との間に、前記第１のトレンチを埋め込むように、前記ゲート層（９）の上に第２の絶縁膜（１２、１３）を形成する工程を有し、
前記第１のトレンチを形成する工程では、前記半導体基板のうち、前記ゲート電極の形成予定領域にも前記第１のトレンチを形成し、
前記ゲート層を形成する工程では、前記ゲート電極の形成予定領域にも、前記第１のトレンチの内壁上に、前記第１のトレンチの内壁に沿った形状の前記ゲート層を形成し、
前記第２の絶縁膜を形成する工程では、前記ゲート電極の形成予定領域にも、前記第１のトレンチを埋め込むように、前記ゲート層の上に前記第２の絶縁膜を形成しており、
前記第２の絶縁膜を形成する工程では、前記第２の絶縁膜としてシリコン酸化膜（１２、１３）を用い、
前記ゲート電極を形成する工程では、前記シリコン酸化膜上にＡｌを含む金属層（２５）を形成し、前記金属層中のＡｌを前記シリコン酸化膜に拡散させることで前記シリコン酸化膜を導電体化させ、前記シリコン酸化膜と電気的に接続させて前記ゲート電極を形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項１１】
第１導電型の炭化珪素からなる基板（５）の表面上に、第１導電型の炭化珪素からなるドリフト層（６）と、第１導電型の炭化珪素からなる第１の半導体層（７）とが順に形成された半導体基板（１）と、
前記半導体基板のセル部（２）であって、前記第１の半導体層の表面から前記ドリフト層に到達する深さで、前記半導体基板の断面をみたときの底面と側面とのなす形状（８ｃ）が略矩形形状である複数の第１のトレンチ（８）の内壁上に、前記第１のトレンチの内壁に沿ってエピタキシャル成長法により形成された第２導電型の炭化珪素からなるゲート層（９）と、
前記ドリフト層のうち、隣合う前記ゲート層の間に位置するチャネル領域（１７）と、
前記半導体基板の表面上における前記ゲート層の上方の位置に形成された第１の絶縁膜（１４）と、
前記絶縁膜上に形成され、前記ゲート層に電気的に接続されたゲート電極（２１）と、
前記セル部に位置する前記第１の半導体層に電気的に接続されたソース電極（１６）と、
前記基板と電気的に接続されたドレイン電極（１９）とを有する炭化珪素半導体装置であって、
前記半導体基板のうち、前記セル部と異なる領域（５１）であって、前記第１の半導体層の表面から前記ドリフト層に到達する深さであり、隣合う前記第１のトレンチの間隔（５５）よりも隣同士の間隔（５４）が広い複数の第２のトレンチ（８）の内壁上に形成され、かつ、前記ソース電極と電気的に接続されている第２導電型の炭化珪素からなる第２の半導体層（５３）を有し、
前記第２のトレンチ内に形成された前記第２の半導体層と前記ドリフト層とによりダイオードが構成されており、
前記半導体基板の前記ダイオードが形成されている領域（５１）における前記第１の半導体層（７ｄ）は、前記ソース電極および前記ゲート電極と電気的に孤立していることを特徴とする炭化珪素半導体装置。
【請求項１２】
前記半導体基板における前記セル部と前記ダイオードとの間の領域に、前記第１の半導体層の表面から前記ドリフト層に到達する深さである第３のトレンチ（８）の内壁上に沿って形成され、かつ、前記ゲート電極および前記ソース電極と電気的に孤立した第２導電型の炭化珪素からなる第３の半導体層（５６）を有することを特徴とする請求項１１に記載の炭化珪素半導体装置。
【請求項１３】
前記ゲート層は、前記第１のトレンチの内壁に沿った形状であり、前記ゲート層上に形成された第２の絶縁膜（１２、１３）により前記第１のトレンチが埋め込まれていることを特徴とする請求項１１または１２に記載の炭化珪素半導体装置。
【請求項１４】
前記半導体基板の主表面は（０００１）Ｓｉ面であり、前記第１のトレンチの底面（８ａ）は前記半導体基板の主表面と平行であり、前記第１のトレンチの側面（８ｂ）は前記半導体基板の主表面に対して垂直であることを特徴とする請求項１３に記載の炭化珪素半導体装置。
【請求項１５】
前記半導体基板のうち、前記ゲート電極が形成されている領域（３）にも、前記第１のトレンチ（８）と、前記第１のトレンチの内壁に沿った形状の前記ゲート層（９）と、前記第２の絶縁膜とが形成されており、
前記第２の絶縁膜はシリコン酸化膜（１２ａ、１３ａ）であり、
前記ゲート電極が形成されている領域では、前記シリコン酸化膜上に形成されたＡｌを含む金属層（２５）を介して前記ゲート電極が形成されており、前記シリコン酸化膜中に前記金属層中の前記Ａｌが拡散していることで、前記ゲート電極と前記ゲート層とが、前記シリコン酸化膜を介して電気的に接続されていることを特徴とする請求項１３または１４に記載の炭化珪素半導体装置。
【請求項１６】
前記ゲート層は、前記第１のトレンチが第２導電型の半導体層で完全に埋め込まれた構造であることを特徴とする請求項１１または１２に記載の炭化珪素半導体装置。
【請求項１７】
前記半導体基板のうち、前記ゲート電極が形成されている領域にも、前記第１のトレンチと、前記ゲート層とが形成されており、
前記ゲート電極が形成されている領域では、前記半導体基板の表面上に、前記第１の半導体層を覆って、前記ゲート層と接続された第２導電型の炭化珪素からなる第４の半導体層（２４）が形成されており、
前記第４の半導体層を介して、前記ゲート電極が前記ゲート層と電気的に接続されていることを特徴とする請求項１１ないし１６のいずれか１つに記載の炭化珪素半導体装置。
【請求項１８】
前記第４の半導体層（２４）は、前記ゲート電極の真下に位置する領域内にのみ配置されていることを特徴とする請求項１７に記載の炭化珪素半導体装置。
【請求項１９】
第１導電型の炭化珪素からなる基板（５）の表面上に、第１導電型の炭化珪素からなるドリフト層（６）と、第１導電型の炭化珪素からなる第１の半導体層（７）とが順に形成された半導体基板（１）と、
前記半導体基板のセル部（２）であって、前記第１の半導体層の表面から前記ドリフト層に到達する深さで、前記半導体基板の断面をみたときの底面と側面とのなす形状（８ｃ）が略矩形形状である複数の第１のトレンチ（８）の内壁上に、前記第１のトレンチの内壁に沿ってエピタキシャル成長法により形成された第２導電型の炭化珪素からなるゲート層（９）と、
前記ドリフト層のうち、隣合う前記ゲート層の間に位置するチャネル領域（１７）と、
前記半導体基板の表面上における前記ゲート層の上方の位置に形成された第１の絶縁膜（１４）と、
前記絶縁膜上に形成され、前記ゲート層に電気的に接続されたゲート電極（２１）と、
前記セル部に位置する前記第１の半導体層に電気的に接続されたソース電極（１６）と、
前記基板と電気的に接続されたドレイン電極（１９）とを有する炭化珪素半導体装置であって、
前記ゲート層は、前記第１のトレンチの内壁に沿った形状であり、前記ゲート層上に形成された第２の絶縁膜（１２、１３）により前記第１のトレンチが埋め込まれており、
前記半導体基板のうち、前記ゲート電極が形成されている領域（３）にも、前記第１のトレンチ（８）と、前記第１のトレンチの内壁に沿った形状の前記ゲート層（９）と、前記第２の絶縁膜とが形成されており、
前記第２の絶縁膜はシリコン酸化膜（１２ａ、１３ａ）であり、
前記ゲート電極が形成されている領域では、前記シリコン酸化膜上に形成されたＡｌを含む金属層（２５）を介して前記ゲート電極が形成されており、前記シリコン酸化膜中に前記金属層中の前記Ａｌが拡散していることで、前記ゲート電極と前記ゲート層とが、前記シリコン酸化膜を介して電気的に接続されていることを特徴とする炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
図２０に従来におけるＪ−ＦＥＴを備える炭化珪素半導体装置の断面図を示す。この炭化珪素半導体装置は、ドレイン領域であるＮ+基板Ｊ１と、Ｎ-型ドリフト層Ｊ２と、Ｎ+型ソース層Ｊ３と、Ｐ+型ボディ層Ｊ５と、Ｐ+型ゲート層Ｊ６と、パッシベーション膜Ｊ７と、ゲート配線Ｊ８と、シリコン酸化膜Ｊ９と、ソース電極Ｊ１０と、ドレイン電極Ｊ１１とを備えている。
【０００３】
これは、以下に説明する方法により製造される。Ｎ+型基板Ｊ１上にＮ-型ドリフト層Ｊ２、Ｎ+型ソース層Ｊ３を順に形成した後、Ｎ+型ソース層Ｊ３の表面からＮ-型ドリフト層Ｊ２に至ってトレンチＪ４を形成する。そして、基板表面に対して注入角度が斜めである斜めイオン注入を行い、Ｎ-型ドリフト層Ｊ２内でトレンチＪ４の側面に面する領域に、Ｐ+型ゲート層Ｊ６を形成する。続いて、基板表面に対して注入角度が垂直である垂直イオン注入を行い、Ｎ-型ドリフト層Ｊ２内でトレンチＪ４の底面に面する領域にＰ+型ボディ層Ｊ５を形成する。
【０００４】
その後、トレンチＪ４の側壁上にパッシベーション膜Ｊ７を形成し、トレンチＪ４の底面上にゲート配線Ｊ８を形成する。さらに、トレンチＪ４の内部を埋め込むように、ゲート配線Ｊ８の上にシリコン酸化膜Ｊ９を形成する。そして、Ｎ+型ソース層Ｊ３に接続させるようにソース電極Ｊ１０を形成する。また、Ｎ+基板Ｊ１に接続させるようにドレイン電極Ｊ１１を形成する。このようにして、図２０に示す炭化珪素半導体装置が製造される（例えば、非特許文献１参照）。
【０００５】
このように製造される炭化珪素半導体装置は、電流をドレイン電極Ｊ１１からソース電極Ｊ１０に向かって縦方向に流す構造であり、横方向に流す構造に比べセルサイズを微細化し集積化することができる。また、この炭化珪素半導体装置は、ゲート配線Ｊ８の上にシリコン酸化膜Ｊ９を形成しているので、この酸化膜Ｊ９は厚くなっている。このため、ゲートの入力容量が低いという利点がある。
【非特許文献１】Zhao，J.H.ets、3.6ｍΩcm2，1726V  4H-SiC  Normally-off  Trenched-and          -Implanted  Vertical  JFETs、“Power  Semiconductor  Device  and  Ics，          2003,Proceedings，ISPSD'03．2003  IEEE  15th  International  Symposium          ”、IEEE、14-17  April  2003、ｐ.50-53
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記した炭化珪素半導体装置は、以下に説明する４つの問題点がある。
【０００７】
１つ目の問題点は、ゲートの入力抵抗が高いことである。上記したように、この炭化珪素半導体装置は、イオン注入によりＰ+型ボディ層Ｊ５およびＰ+型ゲート層Ｊ６が形成されていたため、Ｐ+型ボディ層Ｊ５の膜厚Ｊ５ａと、Ｐ+型ゲート層Ｊ６の膜厚Ｊ６ａとはイオン注入の飛程により決まる。また、炭化珪素半導体基板に対してイオン注入を施した場合、通常、不純物イオンの飛程は小さい。したがって、Ｐ+型ボディ層Ｊ５およびＰ+型ゲート層Ｊ６の膜厚Ｊ５ａ、Ｊ６ａは１μｍ以下と膜厚が薄く、このため、ゲートの入力抵抗が高くなっていた。
【０００８】
なお、Ｐ+型ボディ層の膜厚と、Ｐ+型ゲート層の膜厚とを厚くする方法として、加速電圧を数ＭｅＶという高エネルギーとしたイオン注入を行う方法がある。しかし、この方法では、高エネルギーのイオン注入装置が必要となる。また、高エネルギーのイオン注入を行った場合、イオン注入時におけるダメージが残留し、ゲート、ドレイン間の接合が破壊されるおそれがあるため好ましくない。
【０００９】
２つ目の問題点は、ゲート、ドレイン間の耐圧が低いことである。この炭化珪素半導体装置では、Ｐ+型ゲート層Ｊ６は図中横方向に広がった形状であり、Ｐ+型ボディ層Ｊ５は図中下方向に広がった形状である。すなわち、Ｐ+型ゲート層Ｊ６とＰ+型ボディ層Ｊ５の基板表面に平行および垂直な方向における幅が異なっている。このため、この半導体装置は、Ｐ+型ゲート層Ｊ６とＰ+型ボディ層Ｊ５とのが隣接する部分に段差Ｊ１２が生じている。これにより、この半導体装置に電圧が印加された場合、図示しないが、等電位分布では、この段差部分で等電位線が曲げられた状態となり、この段差部分Ｊ１２で電界集中が起きるため、ゲート、ドレイン間の耐圧が低くなっている。
【００１０】
３つ目の問題点は、ゲート層とゲート電極のコンタクト抵抗が高いことである。これは、図２０に示すように、この炭化珪素半導体装置は、トレンチＪ４の底面で、ゲート配線Ｊ８とＰ+型ボディ層Ｊ５とが接続されていた構造であり、ゲート配線Ｊ８とＰ+型ボディ層Ｊ５との接続だけでは接触面積が小さいためである。このような構造では、スイッチング速度を速くする目的で、ゲートの入力抵抗を下げようとしても、セルサイズが例えば３、４μｍの場合、十分に下げることができなかった。
【００１１】
４つ目の問題点は、モータ等を接続してこの炭化珪素半導体装置を駆動させた場合、Ｌ負荷から生じる逆起電力のようなサージエネルギーがこの半導体装置に印加されたとき、ドレイン電極Ｊ１１からＰ+ボディ層Ｊ５を介してゲート配線Ｊ８にサージエネルギーが引き抜かれ、ゲート駆動回路が破壊されるおそれがあることである。これは、上記非特許文献１に記載された構造の炭化珪素半導体装置では、トレンチＪ４の底面でＰ+ボディ層Ｊ５がゲート配線Ｊ８と接続されており、特にサージエネルギーに対する対策が行われていないためである。
【００１２】
本発明は、上記点に鑑み、１つ目および２つ目の問題点を解決し、従来の炭化珪素半導体装置と比較して、ゲートの入力抵抗が低く、かつ、ゲート、ドレイン間の耐圧が高いＪＦＥＴを備える炭化珪素半導体装置およびその製造方法を提供することを第１の目的とする。
【００１３】
また、第１の目的に加えて、３つ目の問題点を解決し、第１の目的に加えて、従来の炭化珪素半導体装置と比較して、ゲート電極とゲート層のコンタクト抵抗が低いＪＦＥＴを備える炭化珪素半導体装置およびその製造方法を提供することを第２の目的とする。
【００１４】
また、第１、第２の目的に加えてもしくは第１の目的に加えて、４つ目の問題点を解決し、従来の炭化珪素半導体装置と比較して、サージエネルギーが印加された場合におけるゲート駆動回路の破壊を抑制することができるＪＦＥＴを備える炭化珪素半導体装置およびその製造方法を提供することを第３の目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、請求項１に記載の発明では、特に、半導体基板におけるセル部（２）の形成予定領域に、第１の半導体層の表面からドリフト層に到達する深さである複数の第１のトレンチ（８）を形成する工程と、エピタキシャル成長法により、第１のトレンチの内壁上に、第２導電型の炭化珪素からなるゲート層（９）を形成する工程とを有する炭化珪素半導体装置の製造方法であって、
半導体基板を用意する工程とソース電極を形成する工程との間に、半導体基板のセル部の形成予定領域と異なる領域に、隣合う第１のトレンチ（８）の間隔（５５）よりも、隣同士の間隔（５４）が広い複数の第２のトレンチ（８）を形成する工程と、
エピタキシャル成長法により、第２のトレンチの内壁上に第２導電型の炭化珪素からなる第２の半導体層（５３）を形成する工程とを有し、
ソース電極を形成する工程では、第２の半導体層と電気的に接続させてソース電極を形成することで、半導体基板のセル部の形成予定領域と異なる領域に、ソース電極に電気的に接続され、かつ、ドリフト層と第２の半導体層から構成されたダイオードを形成し、
ソース電極を形成する工程およびゲート電極を形成する工程では、半導体基板のダイオードの形成予定領域における第１の半導体層と絶縁させて、ソース電極およびゲート電極を形成することで、ダイオードの形成予定領域における第１の半導体層（７ｄ）をソース電極およびゲート電極に対して電気的に孤立させることを特徴としている。
【００１６】
このように、エピタキシャル成長法により、トレンチの内壁上にゲート層を形成するので、上記した従来のイオン注入でゲート層を形成する方法と比較して、ゲート層の膜厚を厚くすることができる。この結果、従来の炭化珪素半導体装置の製造方法と比較して、ゲートの入力抵抗が低い炭化珪素半導体装置を製造することができる。
【００１７】
また、エピタキシャル成長法により、トレンチの内壁上にゲート層を形成するので、ゲート層の輪郭をトレンチの断面形状と同じ形状とすることができる。例えば、半導体基板の表面に対して垂直な方向における断面をみたときにおいて、底面と側面とのなす形状（８ｃ）が、略矩形形状となるように第１のトレンチを形成した場合、ゲート層の底面とゲート層の側面とのなす形状を略矩形形状とすることができる。この場合、ゲート層には上記したようなＰ+型ボディ層Ｊ５とＰ+型ゲート層Ｊ６との間の段差Ｊ１２が無い。
【００１８】
これにより、上記した従来の炭化珪素半導体装置と比較して、ゲート層の底面コーナ部近傍での電界集中を抑制することができる。この結果、本発明によれば、ゲート、ドレイン間の耐圧が従来よりも高い炭化珪素半導体装置を製造することができる。
【００１９】
ゲート層として、例えば、請求項５に示すように、第１のトレンチの内壁に沿った形状のゲート層を形成することができる。また、請求項８に示すように、第１のトレンチを第２導電型の半導体層で完全に埋め込むことで、ゲート層を形成することもできる。
【００２０】
前者の場合では、ゲート層の厚さを確保しつつ、第２の絶縁膜を厚くすることができるので、ゲートの入力抵抗を従来よりも低くすることと、ゲートの入力容量を低くすることとの両立が可能である。また、後者の場合では、前者と比較して、ゲート層の体積が大きいため、ゲートの入力抵抗をより低くすることができる。
【００２１】
請求項１に記載の発明では、半導体基板のセル部の形成予定領域と異なる領域に、ソース電極に電気的に接続され、かつ、ドリフト層と第２の半導体層から構成されたダイオードを形成する。
【００２２】
隣合う第２のトレンチ（８）の間隔（５４）は、隣合う第１のトレンチ（８）の間隔（５５）よりも広いことから、第２の半導体層同士の間隔（５４）はゲート層同士の間隔（５５）よりも広い。このため、ダイオードの耐圧は、セル部の耐圧よりも低い。これにより、ドレイン電極に逆起電力のようなサージエネルギーが印加された場合、セル部が降伏する前にダイオードを降伏させることができ、ソース電極よりサージエネルギーを引き抜くことができる。
【００２３】
したがって、本発明によれば、従来の炭化珪素半導体装置と比較して、サージエネルギーが印加された場合におけるゲート駆動回路の破壊を抑制できる炭化珪素半導体装置を製造することができる。
【００２４】
また、本発明では、セル部とダイオードとを同一の半導体基板、すなわち、同一チップ内に形成することから、セル部とダイオードとを別々のチップに形成する場合と比較して、製造コストを削減することができる。
また、半導体基板のうち、ダイオードが形成されている領域において、第１の半導体層がソース電極と電気的に接続されている場合、第１の半導体層と、第２の半導体層と、ドリフト層とによる寄生トランジスタがオンすることで、セル部が破壊されてしまう恐れがある。
これに対して、請求項１に記載の発明では、ダイオードの形成予定領域における第１の半導体層を電気的に孤立させて炭化珪素半導体装置を製造していることから、寄生トランジスタによるセル部の破壊を防止することができる。
【００２５】
また、請求項２に示すように、第１のトレンチを形成する工程と第２のトレンチを形成する工程とを同時に行い、ゲート層を形成する工程と、第２の半導体層を形成する工程とを同時に行うこともできる。
【００２６】
これにより、セル部とダイオードとを別々の工程で製造した場合と比較して、製造工程を簡略化することができる。
【００２７】
請求項３に記載の発明では、半導体基板におけるセル部の形成予定領域とダイオードの形成予定領域との間の領域に、第３のトレンチ（８）を形成する工程と、エピタキシャル成長法により、第３のトレンチの内壁上に、第２導電型の炭化珪素からなる第３の半導体層（５６）を形成する工程とを有し、ソース電極を形成する工程では、第３の半導体層と絶縁させてソース電極を形成し、ゲート電極を形成する工程では、第３の半導体層と絶縁させてゲート電極を形成することを特徴としている。
【００２８】
請求項１、２に記載の発明において、半導体基板にセル部とダイオードとを隣接して形成した場合、ゲート層に電圧が印加されたとき、ゲート層から延びる空乏層がダイオードを構成する第２の半導体層に達し、ゲート電極とソース電極とが短絡するおそれがある。
【００２９】
これに対して、請求項３に記載の発明では、半導体基板のセル部とダイオードとの間にフローティング層を形成しているので、ゲート層にゲート電圧が印加されたとき、ゲート電極とソース電極とが短絡するのを防止することができる。
【００３０】
また、請求項４に示すように、第１のトレンチを形成する工程と、第３のトレンチを形成する工程とを同時に行い、ゲート層を形成する工程と、第３の半導体層を形成する工程とを同時に行うこともできる。
【００３１】
これにより、セル部と、他の電極に対して電気的に孤立した第３の半導体層とを別々の工程で製造した場合と比較して、製造工程を簡略化することができる。
【００３５】
請求項６に示すように、第１のトレンチの内壁に沿った形状のゲート層を形成する場合では、基板の主表面が（０００１）Ｓｉ面である半導体基板を用意して、半導体基板の主表面に対して底面（８ａ）が平行となり、側面（８ｂ）が半導体基板の主表面に対して垂直となるように、第１のトレンチを形成することが好ましい。
【００３６】
エピタキシャル成長により炭化珪素からなる半導体層を形成したとき、成長レートおよびキャリア濃度の面方位依存性により、（０００１）Ｓｉ面上に形成された半導体層の方が、（０００１）Ｓｉ面に対して垂直な面上に形成された半導体層よりも膜厚が厚く、かつ、キャリア濃度も高くなる。
【００３７】
このことから、エピタキシャル成長法により、第１のトレンチの内壁上に、トレンチの内壁に沿った形状でゲート層を形成する場合、ゲート層のトレンチ側面上の部分よりも、ゲート層のトレンチ底面上の部分を厚くし、この部分のキャリア濃度を高くすることができる。
【００３８】
この結果、ゲート層のトレンチ側面上の部分とトレンチ底面上の部分とを同じ厚さで、かつ、同じキャリア濃度となるように、ゲート層を形成した場合と比較して、ゲートの入力抵抗を下げることができる。また、ゲート配線をゲート層のトレンチ底面上の部分と接続させるように形成することで、ゲート配線とゲート層とのオーミック特性を良好にし、ゲート層とゲート電極のコンタクト抵抗を低くすることができる。
【００３９】
請求項７に記載の発明では、第２の絶縁膜を形成する工程では、ゲート電極の形成予定領域における第２の絶縁膜としてシリコン酸化膜（１２、１３）を用い、ゲート電極を形成する工程では、シリコン酸化膜上にＡｌを含む金属層（２５）を形成し、金属層中のＡｌをシリコン酸化膜に拡散させることでシリコン酸化膜を導電体化させ、シリコン酸化膜と電気的に接続させてゲート電極を形成することを特徴としている。
【００４０】
このように第１のトレンチ内に形成される第２の絶縁膜を導電体化することで、この第２の絶縁膜をオーミック電極として機能させることができる。これにより、上記した従来の半導体装置と比較して、ゲート層とゲート電極との接触面積を大きくすることができる。したがって、本発明によれば、従来の炭化珪素半導体装置と比較して、ゲート層とゲート電極のコンタクト抵抗が低い炭化珪素半導体装置を製造することができる。
【００４１】
また、請求項９に示すように、第１のトレンチを形成する工程では、半導体基板のうち、ゲート電極の形成予定領域にも、第１のトレンチを形成し、ゲート層を形成する工程では、ゲート電極の形成予定領域において、第１のトレンチの内壁上にゲート層を形成すると同時に、ゲート電極の形成予定領域における第１の半導体層の表面上に、第２導電型の炭化珪素からなる第４の半導体層（２４）を形成する。そして、ゲート電極を形成する工程で、ゲート電極の形成予定領域における第１の半導体層の表面が第４の半導体層で覆われた状態で、第４の半導体層上にゲート電極を形成することで、第４の半導体層を介して、ゲート層と電気的に接続されたゲート電極を形成することもできる。
【００４２】
このとき、第４の半導体層（２４）と第１の半導体層との対向面積を小さくして入力容量を低減するという観点から、ゲート電極の形成予定領域にのみ第４の半導体層（２４）を形成することが好ましい。
請求項１０に記載の発明は、第１導電型の炭化珪素からなる基板（５）と、基板表面上の第１導電型の炭化珪素からなるドリフト層（６）と、ドリフト層上の第１導電型の炭化珪素からなる第１の半導体層（７）とを備える半導体基板（１）を用意する工程と、
半導体基板におけるセル部（２）の形成予定領域に、第１の半導体層の表面からドリフト層に到達する深さである複数の第１のトレンチ（８）を形成する工程と、
エピタキシャル成長法により、第１のトレンチの内壁上に、第２導電型の炭化珪素からなるゲート層（９）を形成する工程と、
半導体基板の表面上におけるゲート層の上方の位置に第１の絶縁膜（１４）を形成する工程と、
第１の絶縁膜上に、ゲート層に電気的に接続されたゲート電極（２１）を形成する工程と、
第１の絶縁膜上に、セル部の形成予定領域における第１の半導体層に電気的に接続されたソース電極（１６）を形成する工程と、
基板と電気的に接続されたドレイン電極（１９）を形成する工程とを有する炭化珪素半導体装置の製造方法であって、
ゲート層を形成する工程では、第１のトレンチの内壁に沿った形状のゲート層を形成し、
ゲート層を形成する工程と、第１の絶縁膜を形成する工程との間に、第１のトレンチを埋め込むように、ゲート層（９）の上に第２の絶縁膜（１２、１３）を形成する工程を有し、
第１のトレンチを形成する工程では、半導体基板のうち、ゲート電極の形成予定領域にも第１のトレンチを形成し、
ゲート層を形成する工程では、ゲート電極の形成予定領域にも、第１のトレンチの内壁上に、第１のトレンチの内壁に沿った形状のゲート層を形成し、
第２の絶縁膜を形成する工程では、ゲート電極の形成予定領域にも、第１のトレンチを埋め込むように、ゲート層の上に第２の絶縁膜を形成しており、
第２の絶縁膜を形成する工程では、第２の絶縁膜としてシリコン酸化膜（１２、１３）を用い、
ゲート電極を形成する工程では、シリコン酸化膜上にＡｌを含む金属層（２５）を形成し、金属層中のＡｌをシリコン酸化膜に拡散させることでシリコン酸化膜を導電体化させ、シリコン酸化膜と電気的に接続させてゲート電極を形成することを特徴としている。
本発明は、請求項７に記載の発明と同様の効果を有している。
【００４３】
請求項１１〜１９に記載の発明は、請求項１〜１０に記載の発明に関するものであり、請求項１〜１０に記載の発明と同様の効果を有している。請求項１１、１２、１３、１４、１５、１６に記載の半導体装置は、それぞれ、請求項１、３、５、６、７、８に記載の製造方法により製造されるものである。また、請求項１７、１８に記載の半導体装置は、請求項９に記載の製造方法により製造されるものである。
【００４４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００４５】
（第１実施形態）
図１に本発明の第１実施形態におけるＪ−ＦＥＴを備える炭化珪素半導体装置の平面図を示す。また、図２に図１中の半導体装置のＡ−Ａ’線断面図を示す。
【００４６】
本実施形態の半導体装置は、図１、２に示すように、半導体基板１の中央に位置するセル部２と、その外周側に順に位置するゲート配線部３および外周部４とを備えている。
【００４７】
半導体基板１は、図２に示すように、Ｎ+型基板５の主表面上にＮ-型ドリフト層６と、第１の半導体層としてのＮ+型半導体層７とが順に形成されている。本実施形態では、第１導電型をＮ型とし、第２導電型をＰ型としている。Ｎ+型基板５、Ｎ-型ドリフト層６およびＮ+型半導体層７は炭化珪素から構成されており、半導体基板１は主表面が（０００１）Ｓｉ面となっている。また、Ｎ+型基板５の裏面側には、ドレイン電極１９が形成されている。
【００４８】
セル部２は、半導体基板１のうち、トランジスタ動作をする領域である。セル部２では、Ｎ+型基板５がドレイン層となり、Ｎ+型半導体層７がソース層７ａとなっている。
【００４９】
セル部２では、半導体基板１に、ソース層７ａの表面からＮ-型ドリフト層６に到達する深さのトレンチ８が互いに離間して複数形成されている。このトレンチ８が本発明の第１のトレンチに相当する。このトレンチ８は、底面８ａが（０００１）Ｓｉ面となっており、側面８ｂが底面８ａに対して垂直になっている。すなわち、トレンチ８の底面コーナ部８ｃは直角となっている。なお、底面８ａと側面８ｂとがなす形状は、略矩形形状であれば良く、トレンチ８の底面コーナ部８ｃに丸みを持たせることもできる。ここで、略矩形形状とは、角が直角である形状だけでなく、その角を丸くした形状を含む形状を意味する。
【００５０】
そして、セル部２では、トレンチ８の内壁上に炭化珪素からなるＰ型ゲート層９が形成されている。Ｐ型ゲート層９はエピタキシャル成長法により形成されたものであり、Ｐ型ゲート層９はトレンチ８の内壁８ａ、８ｂに沿った形状となっている。つまり、Ｐ型ゲート層９はＵ字型形状となっている。そして、Ｐ型ゲート層９の底面９ｄと側面９ｅがなす輪郭はトレンチ８の断面形状と同様に略矩形形状となっている。
【００５１】
Ｐ型ゲート層９は、トレンチ８の底面８ａ上に形成された部分の底面側Ｐ++型ゲート層９ａと、トレンチ８の側面８ｂ上に形成された部分の側面側Ｐ+型ゲート層９ｂとにより構成されている。底面側Ｐ++型ゲート層９ａにおけるトレンチ８の底面８ａに対して垂直な方向の厚さ１０ａは、側面側Ｐ+型ゲート層９ｂにおけるトレンチ８の側面８ｂに対して垂直な方向の厚さ１０ｂよりも厚くなっている。また、底面側Ｐ++型ゲート層９ａの方が、側面側Ｐ+型ゲート層９ｂよりもキャリア濃度が高くなっている。
【００５２】
セル部２のトレンチ８の内部には、底面側Ｐ++型ゲート層９ａの表面上にゲート配線用金属１１が形成されている。ゲート配線用金属１１は、後述するゲート配線部３におけるゲート配線用金属１１を介して、ゲート電極２１と電気的に接続されているものであり、ゲート配線用金属１１は底面側Ｐ++型ゲート層９ａと接続されている。ゲート配線用金属１１は例えばＴｉにより構成されている。
【００５３】
さらに、セル部２のトレンチ８の内部には、側面側Ｐ+型ゲート層９ｂ上にのみ絶縁膜からなるサイドウォール１２が形成されており、さらに、サイドウォール１２およびゲート配線用金属１１上に埋め込み絶縁膜１３が形成されている。すなわち、サイドウォール１２および埋め込み絶縁膜１３により、トレンチ８が完全に塞がれている。サイドウォール１２および埋め込み絶縁膜１３は例えばシリコン酸化膜で構成されている。サイドウォール１２および埋め込み絶縁膜１３が、本発明の第２の絶縁膜に相当する。
【００５４】
セル部２では、半導体基板１の表面上に層間絶縁膜１４とソース電極１６とが順に形成されている。そして、層間絶縁膜１４のコンタクトホール１４ａ内に形成されたオーミック電極１５を介してソース電極１６とソース層７ａとが電気的に接続されている。具体的には、層間絶縁膜１４はシリコン酸化膜により構成され、オーミック電極１５はＮｉにより構成され、ソース電極１６はＡｌにより構成されている。
【００５５】
また、ソース電極１６は、図１に示すように、セル部２の図中上側に位置するソース電極パッド部１８と電気的に接続されている。
【００５６】
ゲート配線部３は、ゲート電極２１が形成されている領域である。ゲート配線部３における半導体基板１の構造は、セル部２と同様の構造となっている。すなわち、ゲート配線部３は、半導体基板１にトレンチ８が形成されている。そして、トレンチ８の内部には、Ｐ型ゲート層９が形成されており、このＰ型ゲート層９はセル部２のＰ型ゲート層９と電気的に接続されている。さらに、トレンチ８の内部にサイドウォール１２および埋め込み絶縁膜１３が形成されている。Ｎ+型半導体層７のうち、ゲート配線部３に位置するＮ+型半導体層７ｂはソース電極１６およびゲート電極２１に対して電気的に孤立している。
【００５７】
ゲート配線部３では、半導体基板１の表面上の層間絶縁膜１４に形成されているコンタクトホール１４ｂ内であって、Ｎ+型半導体層７ｂの表面上に、そのＮ+型半導体層７ｂを完全に覆って、コンタクト用のＰ型半導体層２４が形成されている。コンタクト用のＰ型半導体層２４は、Ｎ+型半導体層７ｂの両側に位置するＰ型半導体層２２と接続されている。Ｐ型半導体層２４はゲート配線部３にのみ、すなわち、ゲート電極２１の下側に位置する領域内にのみ配置されている。このＰ型半導体層２４が本発明の第４の半導体層に相当する。
【００５８】
また、ゲート配線部３では、サイドウォール１２ａおよび埋め込み絶縁膜１３ａがＰ型半導体層２４の表面と同じ高さとなっており、Ｐ型半導体層２４の一部、サイドウォール１２および埋め込み絶縁膜１３の表面上にＡｌ金属層２５が形成されている。さらに、Ｐ型半導体層２４のＡｌ金属層２５に覆われていない部分と、Ａｌ金属層２５の表面上にＮｉ電極２６が形成されている。
【００５９】
また、ゲート電極２１は、図１に示すように、セル部２の図中下側に位置するゲート電極パッド部２７と電気的に接続されている。
【００６０】
外周部４は、耐圧を保持するための領域である。外周部４における半導体基板１の構造も、セル部２と同様の構造となっている。ただし、外周部４でトレンチ８内に形成されているＰ型半導体層２３は、電気的に孤立している。このＰ型半導体層２３はガードリングとして機能する。また、外周部に位置するＮ+型半導体層７のうち、最外周に位置するＮ+型半導体層７ｃは、Ｎｉ電極３１を介して、金属電極３２と電気的に接続されており、等電位リングとして機能する。また、Ｎ+型半導体層７のうち、Ｎ+型半導体層７ｃよりもセル部２側に位置するＮ+型半導体層７ｂは、ソース電極１６およびゲート電極に対して電気的に孤立している。
【００６１】
このように構成された炭化珪素半導体装置において、セル部２は例えば以下に説明するようにノーマリオフで作動する。Ｎ-型ドリフト層６のうち、隣合うＰ型ゲート層９の間に位置し、ソース層７ａの下側に位置する部位がチャネル領域１７である。そして、隣合うＰ型ゲート層９に電圧が印加されていない場合、チャネル領域１７が隣合うＰ型ゲート層９の双方から延びる空乏層によってピンチオフされる。これにより、ソース、ドレイン間に電流が流れない。そして、隣合うＰ型ゲート層９に電圧が印加された場合、チャネル領域１７に延びる空乏層の延び量が縮小されることで、ソース、ドレイン間に電流が流れる。
【００６２】
次にこの炭化珪素半導体装置の製造方法を説明する。図３〜図１６にこの炭化珪素半導体装置の製造工程を示す。
【００６３】
まず、図３に示す工程で、半導体基板１を用意する工程を行う。すなわち、主表面が（０００１）Ｓｉ面であるＮ+型基板５の表面上に、Ｎ-型ドリフト層６とＮ+型半導体層７とを順にエピタキシャル成長法により形成する。このとき、半導体基板１は主表面が（０００１）Ｓｉ面となっている。
【００６４】
続いて、図４に示す工程で、フォトリソグラフィおよびエッチングにより、半導体基板１のセル部２の形成予定領域、ゲート配線部３の形成予定領域および外周部４の形成予定領域のそれぞれに、互いに離間する複数のトレンチ８を同時に形成する。このとき、トレンチ８の深さをＮ+型半導体層７の表面からＮ-型ドリフト層６に到達する深さとする。また、トレンチ８の底面８ａを半導体基板１表面と平行とし、トレンチ８の側面８ｂを半導体基板１表面に対して垂直とする。なお、ゲート配線部３の形成予定領域が、本発明のゲート電極の形成予定領域に相当する。
【００６５】
これにより、トレンチ８の底面８ａは（０００１）Ｓｉ面となり、トレンチ８の側面８ｂはａ面となる。ａ面とは（１１−２０）面もしくは（１−１００）面のことである。ここでは、表記上の制限より、通常、数字の上に表記される−（バー）を数字の前に表記している。なお、この場合、トレンチ８の底面８ａと側面８ｂとがなす形状は矩形形状となっているが、トレンチ８を形成した後、トレンチ８の底面コーナ部を丸める処理を行うこともできる。
【００６６】
続いて、図５に示す工程で、トレンチ８の内壁上から半導体基板１の表面上に至って、炭化珪素からなるＰ型半導体層４１をエピタキシャル成長法により形成する。このとき、トレンチ８の内部をＰ型半導体層４１で完全に埋め込まないようにする。
【００６７】
これにより、セル部２の形成予定領域に、トレンチ８の内壁に沿った形状のＰ型ゲート層９が形成される。このＰ型ゲート層９は、トレンチ底面８ａ上の底面側Ｐ++型ゲート層９ａと、トレンチ側面８ｂ上の側面側Ｐ+型ゲート層９ｂとにより構成され、底面側Ｐ++型ゲート層９ａの方が側面側Ｐ+型ゲート層９ｂよりも厚く、キャリア濃度も高くなる。これは、トレンチ底面８ａとトレンチ側面８ｂとは面方位が異なっており、底面８ａ上と側面８ｂ上とでは、成膜レートやキャリア濃度が異なるからである。また、Ｐ型ゲート層９が形成されると同時に、ゲート配線部３の形成予定領域にトレンチ８の内壁に沿った形状のＰ型半導体層２２が、外周部４の形成予定領域にトレンチ８の内壁に沿った形状のＰ型半導体層２３が形成される。
【００６８】
続いて、図６に示す工程で、Ｐ型半導体層４１の表面上に絶縁膜として、例えばシリコン酸化膜４２を成膜する。その後、シリコン酸化膜４２を平坦化し、さらにその上にシリコン酸化膜４２を成膜する。これにより、トレンチ８の内部がＰ型半導体層４１とシリコン酸化膜４２ａとで完全に塞がれ、半導体基板１上のＰ型半導体層４１の表面上にシリコン酸化膜４２ｂが形成される。
【００６９】
続いて、図７に示す工程で、フォトレジスト４３をシリコン酸化膜４２の表面上に形成する。そして、フォトリソグラフィおよびエッチングにより、半導体基板１表面上のシリコン酸化膜４２ｂのうち、ゲート配線部３の形成予定領域のシリコン酸化膜４２ｂのみを残し、他の領域のシリコン酸化膜４２ｂを除去する。
【００７０】
続いて、図８に示す工程で、シリコン酸化膜４２ｂをマスクとして半導体基板１の表面上のＰ型半導体層４１をエッチングする。その後、シリコン酸化膜４２ｂと、トレンチ８内部のシリコン酸化膜４２ａの上部を除去する。これにより、ゲート配線部３の形成予定領域にのみ、Ｎ+型半導体層７の表面上にＰ型半導体層４１を残し、他の領域では、Ｎ+型半導体層７をＰ型半導体層４１から露出させる。この残されたＰ型半導体層４１がＰ型半導体層２４となる。
【００７１】
続いて、図９に示す工程で、トレンチ８の内部のシリコン酸化膜４２ａをエッチングし、トレンチ８内部からシリコン酸化膜４２ａを完全に除去する。
【００７２】
続いて、図１０に示す工程で、トレンチ８の内部を含む半導体基板の表面上にシリコン酸化膜を成膜し、エッチバックすることで、トレンチ８の内部にサイドウォール１２を形成する。
【００７３】
続いて、図１１に示す工程で、トレンチ８の内部を含む半導体基板１の表面上にＴｉ膜およびフォトレジストを順に成膜し、エッチバックにより、トレンチ８の内部にのみフォトレジスト４４を残す。次に、フォトレジスト４４をマスクとして、Ｔｉ膜をエッチングする。これにより、トレンチ８の内部にゲート配線用金属膜１１を形成する。
【００７４】
続いて、図１２に示す工程で、トレンチ８内部のフォトレジスト４４を除去する。そして、トレンチ８の内部を含む半導体基板１の表面上にシリコン酸化膜を形成し、エッチバックによる平坦化を経て、さらにシリコン酸化膜を形成する。これにより、トレンチ８の内部に埋め込みシリコン酸化膜１３が形成され、半導体基板１の表面上に層間絶縁膜１４が形成される。
【００７５】
続いて、図１３に示す工程で、層間絶縁膜１４の表面上にフォトレジスト４５を成膜する。そして、フォトリソグラフィおよびドライエッチングにより、セル部２の形成予定領域において、Ｎ+型半導体層７が露出するように層間絶縁膜１４にコンタクトホール１４ａを形成する。その後、フォトレジスト４５を除去する。
【００７６】
続いて、図１４に示す工程で、層間絶縁膜１４の表面上に、再度、フォトレジスト４６を成膜する。そして、フォトリソグラフィおよびエッチングにより、ゲート配線部３の形成領域において、Ｎ+型半導体層７の表面上に形成されているＰ型半導体層２４が露出するように、層間絶縁膜１４にコンタクトホール１４ｂを形成する。また、同時に外周部４の形成予定領域において、最外周に位置するＮ+型半導体層７が露出するように、層間絶縁膜１４にコンタクトホール１４ｃを形成する。
【００７７】
続いて、図１５に示す工程で、コンタクトホール１４ａ、１４ｂ、１４ｃの内部を含む層間絶縁膜１４の表面上に、Ａｌを含む金属を蒸着する。そして、ゲート配線部３の形成予定領域におけるＡｌを含む金属の表面上にフォトレジスト４７を成膜し、フォトリソグラフィおよびウェットエッチングにより、Ａｌを含む金属をパターニングする。これにより、ゲート配線部３の形成領域において、Ｐ型半導体層２４の一部および埋め込み絶縁膜１３の表面上にＡｌ金属層２５が形成される。その後、フォトレジスト４７を除去する。
【００７８】
続いて、図１６に示す工程で、コンタクトホール１４ａ、１４ｂ、１４ｃの内部を含む層間絶縁膜１４の表面上にＮｉを蒸着し、フォトリソグラフィおよびエッチングを施す、もしくはリフトオフ法を施す。その後、シンタ処理を施す。これにより、コンタクトホール１４ａ、１４ｂ、１４ｃの内部にそれぞれＮｉ電極１５、２６、３１が形成される。
【００７９】
また、Ｎ+型基板５の裏面側にもＮｉを成膜する。これにより、Ｎ+型基板５の裏面側にドレイン電極１９が形成される。
【００８０】
その後、コンタクトホール１４ａ、１４ｂ、１４ｃの内部を含む層間絶縁膜１４の表面上にＡｌ金属膜を成膜し、パターニングする。これにより、図２に示すように、セル部２の形成予定領域にＮ+型半導体層７ａと電気的に接続されたソース電極配線１６が形成される。また、ゲート配線部３の形成予定領域にＰ型ゲート層９に電気的に接続されたゲート電極２１が形成される。また、外周部４の形成予定領域に最外周に位置するＮ+型半導体層７と電気的に接続された金属電極３２が形成される。以上の製造工程を経ることで、図２に示す構造の炭化珪素半導体装置が完成する。
【００８１】
本実施形態では図４に示す工程で、半導体基板１にトレンチ８を形成し、図５に示す工程で、エピタキシャル成長法により、セル部２の形成予定領域にトレンチ８の内壁に沿った形状のＰ型ゲート層９を形成している。
【００８２】
エピタキシャル成長法は基板上に半導体層を堆積させる方法であり、炭化珪素基板中の不純物イオンの飛程および拡散距離と無関係であるため、上記背景技術の欄で説明したイオン注入でゲート層を形成する従来の製造方法と比較して、Ｐ型ゲート層９を厚くすることができる。すなわち、底面側Ｐ++型ゲート層９ａの厚さ１０ａおよび側面側Ｐ+型ゲート層９ｂの厚さ１０ｂを１μｍよりも大きくすることができる。
【００８３】
また、上記した従来のイオン注入でゲート層を形成する方法では、イオン注入時に欠陥が生じ、その欠陥が残留するため、イオン注入したイオン全てを炭化珪素の格子位置に置換することができなかった。すなわち、イオン注入では不純物の活性化率が低く、不純物を本来のドーパントとして機能を機能させることができず、ゲート層のキャリア濃度を高くすることが容易でなかった。
【００８４】
これに対して、本実施形態で用いるエピタキシャル成長法では、イオン注入時のような欠陥を生じさせることなく、不純物全てを炭化珪素の格子位置でＳｉもしくはＣと置換することができる。すなわち、不純物全てをドーパントとして機能させることができる。このため、イオン注入によりゲート層を形成する従来の製造方法と比較して、ゲート層のキャリア濃度を容易に高くすることができる。
【００８５】
これらのことから、本実施形態によれば、従来の製造方法と比較して、ゲートの入力抵抗が低いＪＦＥＴを備える炭化珪素半導体装置を製造することができる。
【００８６】
さらに、本実施形態では、エピタキシャル成長法でトレンチ８の内壁上にＰ型ゲート層９を形成しているので、トレンチ８の側面８ｂ上に付いた原子が、トレンチ８の底面８ａに移動する。すなわち、マイグレーションが起きるため、Ｐ型ゲート層９のうち、トレンチ底面側ゲート層９ａの厚さ１０ａをトレンチ側面側ゲート層９ｂの厚さ１０ｂよりも大きくすることができる。
【００８７】
また、図４に示す工程で、主表面が（０００１）Ｓｉ面である半導体基板１に、底面８ａを半導体基板１表面と平行とし、側面８ｂを半導体基板１に対して垂直としてトレンチ８を形成している。すなわち、トレンチ８の底面８ａを（０００１）Ｓｉ面とし、トレンチ８の側面８ｂをａ面としている。このため、図５に示す工程で、エピタキシャル成長法でＰ型ゲート層９を形成したとき、成長レートおよびキャリア濃度の面方位依存性により、Ｐ型ゲート層９のトレンチ底面側ゲート層９ａがトレンチ側面側ゲート層９ｂよりも厚く、キャリア濃度が高くなる。
【００８８】
これにより、Ｐ型ゲート層９のトレンチ側面側ゲート層９ｂの厚さ１０ｂおよびキャリア濃度を主体にプロセス設計するだけで、Ｐ型ゲート層９のトレンチ底面側ゲート層９ａをトレンチ側面側ゲート層９ｂよりも厚くし、トレンチ底面側ゲート層９ａのキャリア濃度をトレンチ側面側ゲート層９ｂよりも高くすることができる。キャリア濃度が高いほど抵抗は低く、また、Ｐ型ゲート層９のトレンチ底面側ゲート層９ａとゲート配線用金属１１とが接続されていることから、トレンチ底面側ゲート層９ａとゲート配線用金属１１とのオーミック特性を良好にすることができる。
【００８９】
これらの結果、本実施形態によれば、Ｐ型ゲート層９のトレンチ底面側ゲート層９ａとトレンチ側面側ゲート層９ｂとが同じ厚さ、同じキャリア濃度である半導体装置と比較して、ゲートの入力抵抗が低いＪＦＥＴを備える炭化珪素半導体装置を製造することができる。
【００９０】
また、本実施形態では、Ｐ型ゲート層９のトレンチ底面側ゲート層９ａをトレンチ側面側ゲート層９ｂよりも厚くし、トレンチ８をＰ型半導体層４１で完全に塞ぐことなく、Ｐ型ゲート層９の形状をＵ字型形状としている。そして、トレンチ８の内部に埋め込み絶縁膜１３を形成している。
【００９１】
ここで、ゲートの入力容量はトレンチ８の図中上側に位置する層間絶縁膜１４の膜厚により決まる。ゲートの入力容量は小さいことが好ましく、そのためには層間絶縁膜１４が厚いことが要求される。したがって、本実施形態によれば、トレンチ８をＰ型半導体層４１で完全に塞ぐことでＰ型ゲート層９を形成した場合と比較して、層間絶縁膜１４の膜厚を実質的に厚くすることができ、ゲートの入力容量が小さくすることができる。
【００９２】
以上のことから、本実施形態では、Ｐ型ゲート層９のトレンチ底面側ゲート層９ａを厚くしつつ、埋め込み絶縁膜１３を形成することができるので、ゲートの入力抵抗を従来よりも低くすることと、ゲートの入力容量を低くすることとの両立が可能である。
【００９３】
また、本実施形態によれば、上記したように、従来の製造方法よりもＰ型ゲート層９のキャリア濃度を高くすることができるので、Ｐ型ゲート層９からＮ-型ドリフト層６に向けて延びる空乏層の延びを大きくすることができ、ピンチオフをしやすくできる。したがって、本実施形態によれば、ノーマリオフを実現するためのゲート層の間隔を、従来の製造方法と比較して、広く設計することができる。この結果、従来の製造方法と比較して、オン抵抗が低いＪＦＥＴを備える炭化珪素半導体装置を製造することができる。
【００９４】
また、本実施形態では、エピタキシャル成長法により、トレンチ８の内壁上にＰ型ゲート層９を形成しているので、Ｐ型ゲート層９の輪郭をトレンチの断面形状と同じ、略矩形形状とすることができる。すなわち、ゲート層の形状を、上記したようなＰ+型ボディ層Ｊ５とＰ+型ゲート層Ｊ６との段差が無い形状とすることができる。
【００９５】
これにより、図２０に示す従来の半導体装置と比較して、Ｐ型ゲート層９の底面コーナ部近傍での電界集中を抑制することができる。この結果、ゲート、ドレイン間の耐圧を従来よりも高くすることができる。なお、耐圧を高くするという観点では、Ｐ型ゲート層９の底面コーナ部９ｃが丸いことが好ましい。底面コーナ部９ｃが丸い場合、底面コーナ部９ｃが矩形形状である場合よりも、電界集中が緩和されるからである。
【００９６】
本実施形態では、図５に示す工程で、トレンチ８の内壁上から半導体基板１表面上に至ってＰ型半導体層４１を形成し、図８に示す工程で、ゲート配線部３の形成予定領域にのみ、Ｎ+型半導体層７の表面上にＰ型半導体層４１を残す。これにより、ゲート配線部３にＮ+型半導体層７を覆って、Ｐ型半導体層２２と接続されているＰ型半導体層２４を形成している。そして、図１５、１６に示す工程で、Ａｌ金属層２５、Ｎｉ電極２６、ゲート電極２１を形成する。これにより、Ｐ型半導体層２４とゲート電極２１とを、Ａｌ金属層２５、Ｎｉ電極２６を介して電気的に接続している。
【００９７】
このように、ゲート配線部３において、半導体基板１の表面上のＰ型半導体層２４を介して、トレンチ８内のＰ型半導体層２２とゲート電極２１とを電気的に接続することで、図２０に示すように、トレンチＪ４の底面で、Ｐ+型ボディ層Ｊ５とゲート配線Ｊ８とが接続されていた従来の半導体装置と比較して、Ｐ型ゲート層９とゲート電極２１とのコンタクト面積を大きくすることができる。
【００９８】
なお、本実施形態では、ゲート配線部３の形成予定領域にのみ、Ｎ+型半導体層７の表面上にＰ型半導体層４１を残す場合を例として説明したが、ゲート配線部３以外の領域にＰ型半導体層４１を残し、ゲート配線部３以外の領域にＰ型半導体層２４を配置しても良い。
【００９９】
ただし、Ｐ型半導体層２４はＮ+型半導体層７と対向しているため、入力容量を低減するという観点では、Ｐ型半導体層２４とＮ+型半導体層７とが対向する面積は小さい方が良い。
【０１００】
したがって、ゲート配線部３以外の領域にＰ型半導体層４１を残し、ゲート配線部３以外の領域にＰ型半導体層２４を配置するよりも、ゲート配線部３の形成予定領域にのみ、Ｐ型半導体層４１を残し、ゲート電極２１の真下に位置する領域内にのみＰ型半導体層２４を配置することが好ましい。
【０１０１】
なお、本本実施形態では、ゲート配線部３の形成予定領域におけるＮ+型半導体層７の表面がＰ型半導体層２４で完全に覆われた状態となっているので、Ｎ+型半導体層７とゲート電極２１との短絡が問題となることはない。
【０１０２】
また、本実施形態では、図１５に示す工程で、埋め込み絶縁膜１３の表面上にＡｌ金属層２５を形成している。酸化膜中ではＡｌが拡散しやすい。このため、本実施形態では、Ａｌ金属層２５に含まれるＡｌが埋め込み絶縁膜１３中に拡散する。これにより、埋め込み絶縁膜１３が導電体化し、埋め込み絶縁膜１３をオーミック電極として機能させることができる。このことから、上記した従来の製造方法と比較して、Ｐ型ゲート層９とゲート電極２１とのコンタクト面積を大きくすることができる。
【０１０３】
これらの結果、本実施形態によれば、従来の製造方法と比較して、ゲート層とゲート電極のコンタクト抵抗が低いＪＦＥＴを備える炭化珪素半導体装置を製造することができる。
【０１０４】
（第２実施形態）
図１７に第２実施形態における炭化珪素半導体装置の平面図を示し、図１８に図１７中のＢ−Ｂ’線断面図を示す。図１７、１８では、図１、２と同様の構造部には、図１、２と同じ符合を付している。
【０１０５】
本実施形態の半導体装置が第１実施形態の半導体装置と主に異なる点は、第１実施形態の半導体装置に対して、図１７、１８に示すように、セル部２と外周部４との間にボディダイオード部５１およびフローティングＰ型層領域５２を有している点である。
【０１０６】
本実施形態では、図１７に示すように、ボディダイオード部５１は、セル部２とゲート配線部３との間に配置されている。より詳細に説明すると、ボディダイオード部５１は、セル部２やソース電極パッド部１８と異なる領域５１ａと、ソース電極パッド部１８の下の領域５１ｂに配置されている。
【０１０７】
ボディダイオード部５１は、半導体基板１の構造がセル部２とほぼ同様であり、セル部２のＰ型ゲート層９やソース層７ａに相当する構造部と各電極との電気的な接続がセル部２と異なっている。
【０１０８】
すなわち、ボディダイオード部５１では、図１８に示すように、半導体基板１において、セル部２と同様に、Ｎ+型半導体層７ｄの表面からＮ-型ドリフト層６に到達する深さのトレンチ８の内壁上に、Ｐ型半導体層５３が形成されている。このＰ型半導体層５３とＮ-型ドリフト層６とによりボディダイオードが構成されている。本実施形態では、ボディダイオード部５１のトレンチ８と、セル部２のトレンチ８とは半導体基板１表面からの深さが同じとなっている。なお、ボディダイオード部５１のトレンチ８とＰ型半導体層５３とが、それぞれ本発明の第２のトレンチと第２の半導体層とに相当する。
【０１０９】
Ｐ型半導体層５３は、トレンチ８の底面上に形成されているＰ++型層５３ａと、トレンチ８の側面上に形成されているＰ+型層５３ｂとにより構成されている。Ｐ++型層５３ａおよびＰ+型層５３ｂは、それぞれ、セル部２の底面側Ｐ++型ゲート層９ａおよび側面側Ｐ+型ゲート層９ｂと同じ構造となっている。そして、Ｐ型半導体層５３の表面上に、セル部２と同様に、ゲート配線用金属１１およびサイドウォール１２が形成されている。
【０１１０】
ボディダイオード部５１のトレンチ８は、セル部２のトレンチ８と同じ形状であるが、ボディダイオード部５１での隣合うトレンチ８の間隔５４は、セル部２での隣合うトレンチ８の間隔５５よりも広くなっている。言い換えると、隣合うＰ型半導体層５３の間隔５４は、隣合うＰ型ゲート層９の間隔５５よりも広くなっている。
【０１１１】
また、半導体基板１の表面上に、層間絶縁膜１４とソース電極１６とが順に形成されており、層間絶縁膜１４のコンタクトホール１４ｄを介して、Ｐ型半導体層５３はソース電極１６と電気的に接続されている。
【０１１２】
また、ボディダイオード部５１のＮ+型半導体層７ｄは、ソース電極１６と接続されておらず、フローティングとなっている。フローティングとは他の電極に対して電気的に孤立した状態をいう。
【０１１３】
フローティングＰ型層領域５２は、図１８に示すように、セル部２とボディダイオード部５１との間に配置されている。フローティングＰ型層領域５２も半導体基板１の構造がセル部２と同様であり、セル部２のＰ型ゲート層９やソース層７ａに相当する構造部がフローティングとなっている。
【０１１４】
すなわち、フローティングＰ型層領域５２では、半導体基板１にセル部２と同様にトレンチ８が形成されており、トレンチ８の表面上に、フローティングＰ型層５６が形成されている。本実施形態では、フローティングＰ型層領域５２のトレンチ８と、セル部２のトレンチ８とは、半導体基板１表面からの深さが同じとなっている。なお、フローティングＰ型層領域５２のトレンチ８とフローティングＰ型層５６とが、それぞれ本発明の第３のトレンチと第３の半導体層に相当する。
【０１１５】
フローティングＰ型層５６は、トレンチ８の底面上に形成されているＰ++型層５６ａと、トレンチ８の側面上に形成されているＰ+型層５６ｂとにより構成されている。Ｐ++型層５３ａおよびＰ+型層５３ｂは、それぞれ、セル部２の底面側Ｐ++型ゲート層９ａおよび側面側Ｐ+型ゲート層９ｂと同じ構造となっている。
【０１１６】
このフローティングＰ型層５６の表面上に、セル部２と同様に、ゲート配線用金属１１およびサイドウォール１２が形成されており、埋め込み絶縁膜１３によりトレンチ８が塞がれている。さらに、半導体基板１の表面上に層間絶縁膜１４が形成されている。
【０１１７】
そして、フローティングＰ型層５６は、セル部２のＰ型ゲート層９と電気的に接続されておらず、つまり、ゲート電極２１と電気的に接続されておらず、フローティングとなっている。また、半導体基板１の表層のＮ+型半導体層７ｄも、ソース電極１６と接続されておらず、フローティングとなっている。
【０１１８】
セル部２の構造は、第１実施形態と同様である。ただし、セル部２では、フローティングＰ型層領域５２と隣接する領域でも、ソース電極１６と電気的に接続されたＮ+型半導体層７の隣に位置するＰ型半導体層９は、ゲート電極２１と電気的に接続されている。すなわち、ソース層７ａの両側には必ずＰ型ゲート層９が配置されている。トランジスタとして有効に作動させるためである。
【０１１９】
なお、図示していないが、ボディダイオード部５１とゲート配線部３との間にも、フローティングＰ型層領域が配置されている。
【０１２０】
次に、本実施形態の半導体装置の製造方法を説明する。ここでは、セル部２と同一の製造工程でボディダイオード部５１およびフローティングＰ型層領域５２を形成する場合を例として説明する。
【０１２１】
本実施形態の製造工程は、以下に説明するように、第１実施形態における製造工程の一部を変更したものである。図４に示す工程で、セル部２の形成予定領域にトレンチ８を形成すると同時に、ボディダイオード部５１およびフローティングＰ型層領域５２の形成予定領域にもトレンチ８を複数形成する。このとき、ボディダイオード部５１の形成予定領域におけるトレンチ８の隣同士の間隔を、セル部２の形成予定領域におけるトレンチ８のそれよりも広くする。なお、ボディダイオード部５１の形成予定領域が、本発明のセル部の形成予定領域と異なる領域に相当する。
【０１２２】
図５に示す工程で、セル部２の形成予定領域にＰ型ゲート層９を形成すると同時に、ボディダイオード部５１の形成予定領域に、Ｐ型ゲート層９と同一の形状であるＰ型半導体層５３を形成し、フローティングＰ型層領域５２の形成予定領域に、Ｐ型ゲート層９と同一の形状であるフローティングＰ型層５６を形成する。
【０１２３】
図１１〜１３に示す工程で、セル部２、ボディダイオード部５１およびフローティングＰ型層領域５２の形成予定領域にゲート配線用金属１１、１２、埋め込み絶縁膜１３、層間絶縁膜１４を形成する。
【０１２４】
そして、図１３〜１６に示す工程で、ソース電極１６とゲート電極２１とを形成する。具体的には、図１３〜１５に示す工程で、ボディダイオード部５１の形成予定領域において、層間絶縁膜１４のうち、Ｐ型半導体層５３上に位置する部位にコンタクトホール１４ｄを形成する。このとき、層間絶縁膜１４のうち、フローティングＰ型層領域５２の形成予定領域におけるＮ+型半導体層７ｄ上とフローティングＰ型層５６上、ボディダイオード部５１の形成予定領域におけるＮ+型半導体層７ｄ上には、コンタクトホールを形成しない。
【０１２５】
図１６に示す工程で、層間絶縁膜１４の表面上に金属膜を成膜することで、ソース層７ａおよびＰ型半導体層５３と電気的に接続させ、かつ、Ｎ+型半導体層７ｄと電気的に絶縁させてソース電極１６を形成する。また、同時に、Ｐ型ゲート層９と電気的に接続させ、かつ、フローティングＰ型層５６と絶縁させてゲート電極２１を形成する。
【０１２６】
本実施形態では、上記したように、セル部２とゲート配線部３との間に、ソース電極１６と電気的に接続されたＰ型半導体層５３が配置されており、このＰ型半導体層５３とＮ-型ドリフト層６とによりボディダイオードが構成されている。そして、隣合うＰ型半導体層５３の間隔５４は、セル部２における隣合うＰ型ゲート層９の間隔５５よりも広くなっている。
【０１２７】
このため、本実施形態の半導体装置は、ボディダイオード部５１におけるＰ型半導体層５３の底面コーナ部で、セル部２におけるＰ型ゲート層９の底面コーナ部と比較して、電界集中し、セル部２よりもボディダイオード部５１の方が、耐圧が低い構造となっている。したがって、ドレイン電極に逆起電力のようなサージエネルギーが印加された場合、セル部２が降伏する前にボディダイオードを降伏させることができる。
【０１２８】
これにより、サージエネルギーがドレイン電極１９に印加された場合に、セル部２のゲート電極２１にサージエネルギーが集中するのを回避することができ、従来と比較して、ゲート駆動回路の破壊を抑制できる。
【０１２９】
また、本実施形態では、セル部２とボディダイオード部５１との間にフローティングＰ型層領域５２を設けている。仮に、フローティングＰ型層領域５２を設けない場合、チップ面積を小さくすることができる。しかし、セル部２とボディダイオード部５１とが隣接している場合、ゲート電極２１に電圧が印加されたとき、セル部２のＰ型ゲート層９から延びる空乏層が、ボディダイオード部５１のＰ型半導体層５３とＮ-型ドリフト層６との接合における空乏層とつながってしまう。このように、パンチスルーが発生すると、ゲート電極２１と、ソース電極１６とが短絡し、耐圧が低下してしまう。
【０１３０】
これに対して、本実施形態では、フローティングＰ型層領域５２に、フローティングＰ型層５６を配置しているので、ゲート電極に２１に電圧が印加されても、上記したパンチスルーの発生を防止でき、ゲート電極とソース電極とが短絡するのを防止することができる。これにより、フローティングＰ型層領域５２を設けない場合のように、耐圧が低下するのを防止することができる。すなわち、本実施形態の構造であれば、耐圧を維持することができる。
【０１３１】
また、本実施形態では、ボディダイオード部５１におけるＮ+型半導体層７ｄをフローティングとしている。仮に、このＮ+型半導体層７ｄをソース層７ａと同様に、ソース電極１６と電気的に接続した場合では、Ｎ+型半導体層７ｄと、Ｐ型半導体層５３と、Ｎ-型ドリフト層６とによる寄生バイポーラトランジスタがオンし、セル部２が破壊されてしまう恐れがある。
【０１３２】
これに対して、本実施形態では、Ｎ+型半導体層７ｄをフローティングとすることで、寄生バイポーラトランジスタの誤作動によるセル部２の破壊を防止することができる。
【０１３３】
また、ボディダイオード部５１におけるこのＮ+型半導体層７ｄをソース電極１６と電気的に接続した場合、ボディダイオード部５１でのソース電極１６、ドレイン電極１９間の電流流出は、Ｐ型半導体層５３同士間の空乏層のピンチオフによりなされる。
【０１３４】
しかし、ボディダイオード部５１における隣合うＰ型半導体層５３の間隔５４は、隣合うＰ型ゲート層９の間隔５５よりも広くなっている。このため、製造工程における工程ばらつきにより、Ｐ型半導体層５３の間隔５４やＰ型ゲート層９の間隔５５にばらつきが発生した場合、Ｐ型半導体層５３の方がＰ型ゲート層９よりも空乏層を接続できない場合が発生しやすい。このようにＰ型半導体層５３同士間の空乏層を接続できない場合、Ｎ+型半導体層７ｄ層から電流が流出してしまう。
【０１３５】
そこで、本実施形態では、Ｎ+型半導体層７ｄをフローティングにしているので、工程ばらつきにより、Ｐ型半導体層５３等の間隔にばらつきが生じても、このような電流の漏れを確実に防止することができる。
【０１３６】
また、本実施形態では、セル部２とボディダイオード部５１とを同一の半導体基板１、すなわち、同一チップ内に形成しているので、セル部２とボディダイオード部５１とを別々のチップに形成する場合と比較して、製造コストを削減することができる。
【０１３７】
また、本実施形態では、セル部２と、ボディダイオード部５１およびフローティングＰ型層領域５２とを同一の工程で製造していることから、セル部２と、ボディダイオード部５１と、フローティングＰ型層領域５２とを別々の工程で製造した場合と比較して、製造工程を簡略化することができる。
【０１３８】
なお、本実施形態では、ボディダイオード部５１をセル部２とゲート配線部３との間に配置する場合を例として説明したが、これに限らず、セル部２と外周部４との間の領域であれば他の領域に配置することもできる。例えば、ゲート配線部３と外周部４との間にボディダイオード部５１を配置することもできる。
【０１３９】
また、本実施形態では、セル部２の形成と同時に、ボディダイオード部５１およびフローティングＰ型層領域５２を形成する場合を説明したが、セル部２を形成する工程とは別の工程で、ボディダイオード部５１、フローティングＰ型層領域５２を形成することもできる。
【０１４０】
すなわち、セル部２のトレンチ８と、ボディダイオード部５１およびフローティングＰ型層領域５２のトレンチ８とを別々の工程で形成することができる。また、セル部２のＰ型ゲート層９と、ボディダイオード部５１およびフローティングＰ型層領域５２のＰ型半導体層５３、フローティングＰ型層５６とを別々の工程で形成することもできる。
【０１４１】
（第３実施形態）
図１９に第３実施形態における炭化珪素半導体装置の断面図を示す。図１９では、図２と同様の構造部には、図２と同一の符合を付している。第１、第２実施形態では、セル部２にＵ字型形状のＰ型ゲート層９を形成する場合を説明したが、トレンチ８の内部をＰ型半導体層で完全に埋め込むことで、Ｐ型ゲート層９を形成することもできる。すなわち、Ｐ型ゲート層９の形状を、半導体基板１にトレンチ８を形成したときに、半導体基板１におけるトレンチ８の形成によって除去された部分と同じ形状とすることもできる。
【０１４２】
次にこの半導体装置の製造方法を説明する。第１実施形態の製造工程を以下のように変更する。図５に示す工程で、トレンチ８の内部がＰ型半導体層４１で完全に塞がるまで、Ｐ型半導体層４１を半導体基板１の表面上に形成する。なお、図１０、図１１に示す工程は不要である。このようにして、図１９に示す構造の炭化珪素半導体装置が製造される。
【０１４３】
本実施形態では、Ｐ型ゲート層９は、トレンチ８の内部がＰ型半導体層で完全に埋め込まれた構造となっている。このため、本実施形態のＰ型ゲート層９は、第１、第２実施形態と比較して、体積が大きくなっている。これにより、本実施形態によれば、第１、第２実施形態と比較して、ゲートの入力抵抗を低くすることができる。
【０１４４】
（他の実施形態）
なお、上記した各実施形態では、Ｎ-型チャネル層１７というＮ型不純物層がチャネルとなるＪ−ＦＥＴを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型を反転させ、Ｐ型不純物層がチャネルとなるＪ−ＦＥＴを備えた炭化珪素半導体装置についても本発明を適用することができる。
【０１４５】
また、上記実施形態では、ノーマリオフ型のＪ−ＦＥＴを例に挙げて説明したが、ノーマリオフ型に限らず、ノーマリオン型のＪ−ＦＥＴにも本発明を適用することができる。
【図面の簡単な説明】
【０１４６】
【図１】本発明の第１実施形態における炭化珪素半導体装置の平面図である。
【図２】図１中の炭化珪素半導体装置のＡ−Ａ’線断面図である。
【図３】図２に示す炭化珪素半導体装置の製造工程を説明するための断面図である。
【図４】図３に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図５】図４に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図６】図５に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図７】図６に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図８】図７に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図９】図８に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図１０】図９に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図１１】図１０に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図１２】図１１に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図１３】図１２に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図１４】図１３に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図１５】図１４に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図１６】図１５に続く炭化珪素半導体装置の製造工程を説明するための断面図である。
【図１７】本発明の第２実施形態における炭化珪素半導体装置の平面図である。
【図１８】図１７中の炭化珪素半導体装置のＢ−Ｂ’線断面図である。
【図１９】本発明の第３実施形態における炭化珪素半導体装置の断面図である。
【図２０】従来における炭化珪素半導体装置の断面図である。
【符号の説明】
【０１４７】
１…半導体基板、２…セル部２、３…ゲート配線部、４…外周部、５…Ｎ+型基板、
６…Ｎ-型ドリフト層、７…Ｎ+型半導体層、７ａ…ソース層、８…トレンチ、
９…Ｐ型ゲート層、９ａ…底面側Ｐ++型ゲート層、９ｂ…側面側Ｐ+型ゲート層、
１１…ゲート配線用金属、１２…サイドウォール、１３…埋め込み絶縁膜、
１４…層間絶縁膜、１５…オーミック電極、１６…ソース電極、
１７…チャネル領域、１８…ソース電極パッド部、２１…ゲート電極、
２３、２４…Ｐ型半導体層、２５…Ａｌ金属層、２６…Ｎｉ電極、
５１…ボディダイオード部、５２…フローティングＰ型層領域、
５３…Ｐ型半導体層、５６…フローティングＰ型層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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