(57)【特許請求の範囲】
【請求項１】
コア主面及びコア裏面を有する基板コアと、
キャパシタ主面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設された複数のセラミックキャパシタと、
層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面における異なる箇所に複数の半導体集積回路素子搭載領域が設定されたビルドアップ層と
を備え、
前記複数のセラミックキャパシタは、前記基板コアにおいて前記複数の半導体集積回路素子搭載領域に対応した領域にそれぞれ配置され、
前記半導体集積回路素子搭載領域の面積は、対応するセラミックキャパシタの前記キャパシタ主面の面積と同等またはそれよりも小さくなるように設定され、
前記半導体集積回路素子搭載領域は、前記セラミックキャパシタの厚さ方向から見たときに、対応するセラミックキャパシタの前記キャパシタ主面内に位置する
ことを特徴とする配線基板。
【請求項２】
前記基板コアは、前記コア主面にて開口する複数の収容穴部を有し、
前記セラミックキャパシタは、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記複数の収容穴部内にそれぞれ収容される
ことを特徴とする請求項１に記載の配線基板。
【請求項３】
前記基板コアは、隣接する前記収容穴部の間の領域に、前記コア主面側と前記コア裏面側とを導通させる導体部を有することを特徴とする請求項２に記載の配線基板。
【請求項４】
前記基板コアは、前記コア主面にて開口する収容穴部を有し、
前記セラミックキャパシタは、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記収容穴部内に複数収容される
ことを特徴とする請求項１に記載の配線基板。
【請求項５】
隣接する前記セラミックキャパシタの間の領域を埋める充填剤が設けられ、その充填剤に前記コア主面側と前記コア裏面側とを導通させる導体部が形成されていることを特徴とする請求項４に記載の配線基板。
【請求項６】
前記半導体集積回路素子搭載領域の面積は、対応するセラミックキャパシタの前記キャパシタ主面の面積の５０％以上９０％以下に設定されていることを特徴とする請求項１乃至５のいずれか１項に記載の配線基板。
【請求項７】
前記ビルドアップ層は第１ビルドアップ層であり、
層間絶縁層及び導体層を前記コア裏面及び前記キャパシタ裏面の上にて交互に積層した構造を有する第２ビルドアップ層を備えることを特徴とする請求項１乃至６のいずれか１項に記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板コアにセラミックキャパシタを埋め込み、さらにその表面にビルドアップ層を積層形成した構造であって、その上に半導体集積回路素子が搭載される配線基板に関するものである。
【背景技術】
【０００２】
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなるパッケージを作製し、そのパッケージをマザーボード上に搭載するという手法が採用される。この種のパッケージを構成するＩＣチップ搭載用配線基板としては、例えば、高分子材料製の基板コア内にチップ状のセラミックキャパシタを埋め込んでコア部を構成し、そのコア部の表面及び裏面にビルドアップ層を形成したものが従来提案されている（例えば、特許文献１参照）。
【０００３】
ところで、最近ではマイクロプロセッサを１つのみ搭載した構造のパッケージよりも高いパフォーマンスを実現可能なシステムに対する要望が強く、その一例として、マイクロプロセッサを複数搭載した構造のパッケージが提案されている。つまり、このようなマルチ・マイクロプロセッサ構造のパッケージであれば、シングル・マイクロプロセッサ構造では達成できなかった複数のスレッド（タスク）の並行処理などが可能になり、システム全体の処理能力が向上するからである。また、シングル・マイクロプロセッサ構造に比べて耐障害性も向上するからである。
【特許文献１】特開２００５−３９２４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、マルチ・マイクロプロセッサ構造のパッケージを具体化するにあたっては、例えば、特許文献１に記載の配線基板におけるセラミックキャパシタを大型化し、その大型化したセラミックキャパシタの埋設領域内の複数箇所にマイクロプロセッサを搭載することが考えられる。しかしながら、この構造を採用した場合には、基板コアにおいてスルーホールや導体パターン等の導体部を形成可能な部分が減ってしまう。このため、コア部表裏両面の導通を図るうえで導体層の引き回しが困難になるばかりでなく、配線基板全体の小型化も達成しにくくなる。
【０００５】
また、特許文献１に記載の配線基板は、複数のマイクロプロセッサの電源系統を共通化できるような場合には、一応マルチ・マイクロプロセッサ構造のパッケージの構成部品として流用できる余地がある。しかし、電源系統の共通化ができずマイクロプロセッサごとに異なる電源系統を設定すべき場合には、これを流用したとしても個々のマイクロプロセッサを十分に動作させることができない。それゆえ、マルチ・マイクロプロセッサ構造のメリットを最大限引き出すことができないと考えられる。
【０００６】
また、この種のパッケージにおいては、マイクロプロセッサの発熱量も増大するため、マイクロプロセッサと配線基板との間で熱膨張係数のマッチングをとっておくことが非常に重要になってくる。即ち、マイクロプロセッサと配線基板との間で熱膨張係数のマッチングがとれていないと、マイクロプロセッサに大きな熱応力が働き、マイクロプロセッサにクラックや接続不良が起こりやすくなる。よって、このような熱応力の影響を軽減しうる構造を採用する必要性がある。
【０００７】
本発明は上記の課題に鑑みてなされたものであり、その目的は、半導体集積回路素子を複数搭載する構造を採用するような場合にそのメリットを最大限引き出すことができるとともに、小型化が容易でコスト性や信頼性に優れた配線基板を提供することにある。
【課題を解決するための手段】
【０００８】
そして上記課題を解決するための手段（手段１）としては、コア主面及びコア裏面を有する基板コアと、キャパシタ主面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設された複数のセラミックキャパシタと、層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面における異なる箇所に複数の半導体集積回路素子搭載領域が設定されたビルドアップ層とを備え、前記複数のセラミックキャパシタは、前記基板コアにおいて前記複数の半導体集積回路素子搭載領域に対応した領域にそれぞれ配置され、前記半導体集積回路素子搭載領域の面積は、対応するセラミックキャパシタの前記キャパシタ主面の面積と同等またはそれよりも小さくなるように設定され、前記半導体集積回路素子搭載領域は、前記セラミックキャパシタの厚さ方向から見たときに、対応するセラミックキャパシタの前記キャパシタ主面内に位置することを特徴とする配線基板がある。
【０００９】
従って、手段１の配線基板によると、ビルドアップ層に半導体集積回路素子が搭載可能な複数の半導体集積回路素子搭載領域が設定され、基板コアにおいて複数の半導体集積回路素子搭載領域に対応した領域に、複数のセラミックキャパシタがそれぞれ配置されている。このため、隣接するセラミックキャパシタの間の領域に、スルーホール導体や導体パターン等の導体部を形成することができる。その結果、半導体集積回路素子を複数搭載する構造を採用するような場合であっても、基板コアの表裏両面の導通を図るうえで導体層の引き回しが可能となり、配線基板全体の大型化も防止することが可能となる。
【００１０】
また、複数の半導体集積回路素子の電源系統の共通化ができず、半導体集積回路素子ごとに異なる電源系統を設定すべき場合であっても、複数のセラミックキャパシタを複数の半導体集積回路素子搭載領域にそれぞれ電気的に接続できるため、個々の半導体集積回路素子を十分に動作させることができる。従って、半導体集積回路素子を複数搭載する構造を採用するような場合にそのメリットを最大限引き出すことができる。
【００１１】
しかも、この構成によると、各セラミックキャパシタ上にて各半導体集積回路素子がそれぞれ支持された状態となる。このため、１つの大きなセラミックキャパシタ上にて各半導体集積回路素子がそれぞれ支持された従来構造に比べて、半導体集積回路素子との熱膨張係数のマッチングがとりやすくなり、熱応力の影響が軽減される。よって、大きな熱応力に起因する半導体集積回路素子のクラックや接続不良を防止することができる。
上記のように、複数のセラミックキャパシタは、基板コアにおいて複数の半導体集積回路素子搭載領域に対応した領域にそれぞれ配置されている。ここで「複数の半導体集積回路素子搭載領域に対応した領域」とは、複数の半導体集積回路素子搭載領域に対応して存在する内部領域のことをいう。より具体的にいうと、複数のセラミックキャパシタは、基板コアにおいて複数の半導体集積回路素子搭載領域の略直下にある内部領域にそれぞれ配置されている。このように配置された複数のセラミックキャパシタは、キャパシタ厚さ方向から見たときに、その一部または全体が複数の集積回路素子搭載領域にそれぞれ重なり合っている。なお、キャパシタ厚さ方向から見たときの個々のセラミックキャパシタの面積及び個々の半導体集積回路素子搭載領域の面積の大小関係は任意であるが、前者の面積は後者の面積と同等またはそれよりも大きいことがよい。
【００１２】
ここで、本発明における「半導体集積回路素子」とは、主として、コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子をいう。また、半導体集積回路素子は、半導体集積回路素子搭載領域に例えばフリップチップ実装される。なお、「半導体集積回路素子搭載領域」とは、ビルドアップ層の表面上において端子パッド群が配置されている領域をいう。半導体集積回路素子搭載領域の数（即ち、半導体集積回路素子の数）は、２でもよいし、３以上でもよい。
【００１３】
上記配線基板を構成する基板コアは、配線基板におけるコア部の一部分をなすものであって、例えばコア主面及びその反対側に位置するコア裏面を有する板状に形成される。かかる基板コアは、セラミックキャパシタを収容するための収容穴部を１つまたは２つ以上有していてもよい。この収容穴部は、コア主面のみにて開口する非貫通穴であってもよく、あるいはコア主面及びコア裏面の両方にて開口する貫通穴であってもよい。
【００１４】
基板コアを形成する材料は特に限定されないが、好ましい基板コアは高分子材料を主体として形成される。基板コアを形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。
【００１５】
上記配線基板を構成するセラミックキャパシタは、キャパシタ主面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有しており、好ましくはキャパシタ主面及びその反対側面に位置するキャパシタ裏面を有している。ここでいうセラミックキャパシタには、基板（セラミックに限らない基板）上にセラミック材料により薄膜を形成したキャパシタも含まれる。セラミックキャパシタは、コア主面とキャパシタ主面とを同じ側に向けた状態で基板コア内に埋設されている。「埋設」とは、セラミックキャパシタの少なくとも一部が基板コアの収容穴部に収まっている状態を意味するため、セラミックキャパシタが基板コアの収容穴部に完全に収まっている状態も含む。また、セラミックキャパシタは、基板コア内に埋設された状態で、例えば高分子材料製の充填剤により固定される。
【００１６】
なお、セラミックキャパシタは、２個あってもよいし、３個以上あってもよいが、半導体集積回路素子搭載領域と同数存在することが好ましい。このように構成することで、全てのセラミックキャパシタを全ての半導体集積回路素子搭載領域に電気的にそれぞれ接続することができる。また、好適なセラミックキャパシタの例としては、ビアアレイタイプのセラミックキャパシタを挙げることができる。即ち、セラミックキャパシタは、前記第１内部電極層同士を導通させる複数の電源用ビア導体と、前記第２内部電極層同士を導通させる複数のグランド用ビア導体とを有し、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体は、全体としてアレイ状に配置されていることが好ましい。このように構成すれば、キャパシタ自体の小型化が図りやすくなり、ひいては配線基板全体の小型化も図りやすくなる。しかも、小さいわりに高静電容量が達成しやすく、より安定した電源供給が可能となる。
【００１７】
なお、前記基板コアが前記コア主面にて開口する複数の収容穴部を有している場合、前記セラミックキャパシタは、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記複数の収容穴部内にそれぞれ収容されることが好ましい。このように構成すれば、基板コアにおいて、隣接する収容穴部の間の領域に、スルーホール導体や導体パターン等の導体部を形成可能な部分を確保しやすくなる。その結果、半導体集積回路素子を複数搭載する構造を採用するような場合であっても、基板コアの表裏両面の導通を図るうえで導体層の引き回しが容易になる。即ち、前記基板コアは、隣接する前記収容穴部の間の領域に、前記コア主面側と前記コア裏面側とを導通させる導体部を有していてもよい。
【００１８】
一方、前記基板コアが前記コア主面にて開口する収容穴部を１つだけ有している場合、前記セラミックキャパシタは、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記収容穴部内に複数収容されることが好ましい。このように構成すれば、全てのセラミックキャパシタを収容するにあたり、セラミックキャパシタと同数の収容穴部を設けなくても済むため、基板コアの形成が容易になり、ひいては配線基板の形成が容易になる。なお、基板コアは、隣接する前記セラミックキャパシタの間の領域に、前記コア主面側と前記コア裏面側とを導通させる導体部を有していてもよい。この場合、隣接するセラミックキャパシタの間の領域は、充填剤によって埋められており、スルーホール導体や導体パターン等の導体部は充填剤の部分に形成される。よって、充填剤は、絶縁性を有する樹脂材料からなることが好ましい。
ところで、先に述べたスルーホール導体や導体パターン等の導体部は、例えば、配線基板における信号用導体層に電気的に接続されることがよい。この場合には配線の自由度を向上させることができる。あるいは、スルーホール導体や導体パターン等の導体部は、例えば、配線基板におけるグランド用導体層に電気的に接続されることがよい。この場合にはシールド効果が得られるため、隣接しているセラミックキャパシタ同士の干渉を防止でき、ノイズを低減することができる。導体層がスルーホール導体である場合、複数のスルーホール導体を列状に配置することが好ましく、より高いシールド効果を得ることが可能となる。なお、かかる導体部は、信号用導体層、電源用導体層及びグランド用導体層のいずれにも電気的に接続しない、いわゆるダミー導体層であってもよい。
【００１９】
前記セラミック誘電体層としては、アルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用されるほか、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体が好適に使用される。この場合、用途に応じて、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックの焼結体を使用することも好ましい。誘電体セラミックの焼結体を使用した場合、静電容量の大きなセラミックキャパシタを実現しやすくなる。
【００２０】
第１内部電極層及び第２内部電極層を形成する材料としては特に限定されないが、セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、低温焼成セラミックの焼結体を選択した場合、第１内部電極層及び第２内部電極層を形成する材料として、さらに銅や銀などの使用が可能となる。
【００２１】
前記セラミックキャパシタには、前記第１内部電極層及び前記第２内部電極層を構成する材料よりも抵抗値が高い材料からなる抵抗体が形成されていてもよい。このように構成すれば、例えば同一のセラミックキャパシタ内において異なる電位を設定すること等が可能となり、配線基板の高機能化を図ることができる。仮に、セラミックキャパシタに抵抗体を形成しなければ、基板コア内においてセラミックキャパシタとは別の箇所に抵抗体を埋設するか、ビルドアップ層側に抵抗体を設けなければならないため、抵抗体の形成が困難になる可能性がある。なお、抵抗体を形成する材料は、第１内部電極層及び第２内部電極層よりも抵抗値が高い導電性を有する材料であればよく、例えば金属材料やセラミック材料などが挙げられる。
【００２２】
上記配線基板を構成するビルドアップ層は、高分子材料を主体とする層間絶縁層及び導体層を交互に接続した構造を有している。ビルドアップ層（第１ビルドアップ層）はコア主面及び前記キャパシタ主面の上にのみ形成されるが、層間絶縁層及び導体層をコア裏面及び前記キャパシタ裏面の上にて交互に積層した構造を有する第２ビルドアップ層がさらに形成されていてもよい。このように構成すれば、第１ビルドアップ層のみではなく、第２ビルドアップ層にも電気回路を形成できるため、配線基板のよりいっそうの高機能化を図ることができる。
【００２３】
なお、コア主面及び前記キャパシタ主面の上に形成されたビルドアップ層（第１ビルドアップ層）については、その表面における異なる箇所に複数の半導体集積回路素子搭載領域が設定される。このような半導体集積回路素子搭載領域に半導体集積回路素子が搭載可能であるため、基板コアに半導体集積回路素子搭載領域を設けた場合に比べて半導体集積回路素子との熱膨張係数差を小さくすることができる。従って、半導体集積回路素子に作用する熱応力の影響を軽減しやすい構造となっている。
【００２４】
手段１の配線基板では、前記半導体集積回路素子搭載領域の面積は、対応するセラミックキャパシタの前記キャパシタ主面の面積と同等またはそれよりも小さくなるように設定され、前記半導体集積回路素子搭載領域は、前記セラミックキャパシタの厚さ方向から見たときに、対応するセラミックキャパシタの前記キャパシタ主面内に位置している。このように構成すれば、半導体集積回路素子搭載領域がセラミックキャパシタの真上の領域内に位置するため、半導体集積回路素子搭載領域に搭載される半導体集積回路素子は高剛性で熱膨張率が小さいセラミックキャパシタによって支持される。よって、上記半導体集積回路素子搭載領域においては、ビルドアップ層が変形しにくくなるため、半導体集積回路素子搭載領域に搭載される半導体集積回路素子をより安定的に支持できる。上記のごとく半導体集積回路素子搭載領域の面積は、対応するセラミックキャパシタのキャパシタ主面の面積よりも小さく設定されることがよいが、具体的にはキャパシタ主面の面積の９０％以下に設定されることが好ましい。最も好ましいのは５０％以上９０％以下に設定されることである。９０％以下であると、半導体集積回路素子を安定的に支持しやすくなるからである。また、５０％以上であれば、半導体集積回路素子搭載領域の面積が小さくなりすぎることもないからである。
【発明を実施するための最良の形態】
【００２５】
［第１実施形態］
【００２６】
以下、本発明の配線基板を具体化した第１実施形態を図面に基づき詳細に説明する。
【００２７】
図１に示されるように、本実施形態の配線基板１０は、ＩＣチップ搭載用の配線基板であって、ガラスエポキシからなる略矩形板状の基板コア１１と、基板コア１１の上面１２（コア主面）上に形成される第１ビルドアップ層３１（ビルドアップ層）と、基板コア１１の下面１３（コア裏面）上に形成される第２ビルドアップ層３２とからなる。基板コア１１における複数箇所にはスルーホール導体１６が形成されている。かかるスルーホール導体１６は、基板コア１１の上面１２側と下面１３側とを接続導通している。なお、スルーホール導体１６の内部は、例えばエポキシ樹脂などの閉塞体１７で埋められている。また、基板コア１１の上面１２及び下面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、スルーホール導体１６に電気的に接続されている。
【００２８】
基板コア１１の上面１２上に形成された第１ビルドアップ層３１は、エポキシ樹脂からなる２層の樹脂絶縁層３３，３５（いわゆる層間絶縁層）と、銅からなる導体層４２とを交互に積層した構造を有している。本実施形態において、第１ビルドアップ層３１の熱膨張係数は、３０〜４０ｐｐｍ／℃程度であり、具体的には３５ｐｐｍ／℃程度となっている。なお、第１ビルドアップ層３１の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。また、第１層の樹脂絶縁層３３の表面上にある導体層４２の一部は、スルーホール導体１６の上端に電気的に接続されている。第２層の樹脂絶縁層３５の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。また、樹脂絶縁層３５の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。端子パッド４４の表面上には、複数のはんだバンプ４５が配設されている。各はんだバンプ４５は、２つのＩＣチップ２０，２１（半導体集積回路素子）の面接続端子２２に電気的に接続されている。本実施形態のＩＣチップ２０，２１は、矩形平板状をなし、熱膨張係数が３．５ｐｐｍ／℃程度のシリコンからなっている。なお、各端子パッド４４及び各はんだバンプ４５は、第１ビルドアップ層３１においてセラミックキャパシタ１００，１０１の真上の領域内にそれぞれ位置しており、これらの領域がＩＣチップ搭載領域２３，２４（半導体集積回路素子搭載領域）となる。ＩＣチップ搭載領域２３，２４は、第１ビルドアップ層３１の表面３９上の異なる２箇所に設定されている。また、樹脂絶縁層３３，３５内には、それぞれビア導体４３，４７が設けられている。これらのビア導体４３，４７のほとんどは同軸上に配置されるとともに、それらを介して導体層４１，４２及び端子パッド４４が相互に電気的に接続されている。
【００２９】
図１に示されるように、基板コア１１の下面１３上に形成された第２ビルドアップ層３２は、上述した第１ビルドアップ層３１とほぼ同じ構造を有している。即ち、第２ビルドアップ層３２は、熱膨張係数が３０〜４０ｐｐｍ／℃程度であり、エポキシ樹脂からなる２層の樹脂絶縁層３４，３６（いわゆる層間絶縁層）と、導体層４２とを交互に積層した構造を有している。第１層の樹脂絶縁層３４の下面上にある導体層４２の一部は、スルーホール導体１６の下端に電気的に接続されている。第２層の樹脂絶縁層３６の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８が格子状に形成されている。また、樹脂絶縁層３６の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示される配線基板１０は図示しないマザーボード上に実装される。
【００３０】
前記基板コア１１は、平面方向（ＸＹ方向）における熱膨張係数が１０〜１５ｐｐｍ／℃程度となっている。なお、基板コア１１の熱膨張係数は、３０℃〜ガラス転移温度（Ｔｇ）間の測定値の平均値をいう。基板コア１１は、上面１２の中央部及び下面１３の中央部にて開口する平面視で矩形状の収容穴部９０を１つ有している。即ち、収容穴部９０は貫通穴部である。収容穴部９０内には、図２〜図４等に示す２つのセラミックキャパシタ１００，１０１が、埋め込まれた状態で収容されている。なお、各セラミックキャパシタ１００，１０１は、上面１０２（キャパシタ主面）を基板コア１１の上面１２と同じ側に向けた状態で横並びに収容されている。本実施形態のセラミックキャパシタ１００，１０１は、縦１２．０ｍｍ×横６．０ｍｍ×厚さ０．８ｍｍの矩形平板状である。なお、セラミックキャパシタ１００，１０１の厚さは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。仮に、０．２ｍｍ未満であると、ＩＣチップ搭載領域２３，２４上にＩＣチップ２０，２１を接合する際の応力をセラミックキャパシタ１００，１０１によって低減することができず、支持体として不十分となる。一方、１．０ｍｍよりも大きいと、配線基板１０が肉厚になってしまう。より好ましくは、セラミックキャパシタ１００，１０１の厚さは、０．４ｍｍ以上０．８ｍｍ以下であることがよい。セラミックキャパシタ１００は、基板コア１１において前記ＩＣチップ搭載領域２３の真下の領域に配置されており、セラミックキャパシタ１０１は、前記ＩＣチップ搭載領域２４の真下の領域に配置されている。なお、ＩＣチップ搭載領域２３の面積（ＩＣチップ２０において面接続端子２２が形成される面の面積）は、対応するセラミックキャパシタ１００の上面１０２の面積よりも小さくなるように設定されている。同様に、ＩＣチップ搭載領域２４の面積（ＩＣチップ２１において面接続端子２２が形成される面の面積）も、対応するセラミックキャパシタ１０１の上面１０２よりも小さくなるように設定されている。セラミックキャパシタ１００，１０１の厚さ方向から見た場合、ＩＣチップ搭載領域２３は、対応するセラミックキャパシタ１００の上面１０２内に位置しており、ＩＣチップ搭載領域２４は、対応するセラミックキャパシタ１０１の上面１０２内に位置している。
【００３１】
図１に示されるように、収容穴部９０の内面とセラミックキャパシタ１００，１０１の側面１０６との隙間や、隣接するセラミックキャパシタ１００，１０１の間の領域は、高分子材料（本実施形態ではエポキシ等の熱硬化性樹脂）からなる充填剤９２によって埋められている。この充填剤９２は、各セラミックキャパシタ１００，１０１を基板コア１１に固定するとともに、各セラミックキャパシタ１００，１０１及び基板コア１１の面方向や厚さ方向への変形を自身の弾性変形により吸収する機能を有している。なお、各セラミックキャパシタ１００，１０１は、平面視略正方形状をなしており、四隅にＣ０．６のテーパを有している。これにより、温度変化に伴う充填剤９２の変形時において、各セラミックキャパシタ１００，１０１の角部への応力集中を緩和できるため、充填剤９２のクラックの発生を防止できる。
【００３２】
図１〜図４に示されるように、本実施形態のセラミックキャパシタ１００，１０１は、いわゆるビアアレイタイプのセラミックキャパシタである。セラミックキャパシタ１００，１０１を構成するセラミック焼結体１０４は、熱膨張係数が、ＩＣチップ２０，２１の熱膨張係数とビルドアップ層３１，３２の熱膨張係数との中間値であることが好ましく、さらにＩＣチップ２０，２１の熱膨張係数に近い値であることが好ましい。本実施形態において、セラミック焼結体１０４の熱膨張係数は、８〜１２ｐｐｍ／℃程度であり、具体的には９．５ｐｐｍ／℃程度となっている。なお、セラミック焼結体１０４の熱膨張係数は、３０℃〜２５０℃間の測定値の平均値をいう。また、セラミック焼結体１０４は、上面１０２及び下面１０３（キャパシタ裏面）を有する板状物である。なお、セラミック焼結体１０４の上面１０２上には、前記第１ビルドアップ層３１を構成する前記樹脂絶縁層３３が形成され、セラミック焼結体１０４の下面１０３には、前記第２ビルドアップ層３２を構成する前記樹脂絶縁層３４が形成されている。セラミック焼結体１０４は、セラミック誘電体層１０５を介して第１内部電極層１４１と第２内部電極層１４２とを交互に積層配置した構造を有している。セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、第１内部電極層１４１及び第２内部電極層１４２間の誘電体（絶縁体）として機能する。第１内部電極層１４１及び第２内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体１０４の内部において一層おきに配置されている。
【００３３】
図２〜図４に示されるように、セラミックキャパシタ１００のセラミック焼結体１０４には、多数のビアホール１３０が形成されている。これらのビアホール１３０は、セラミック焼結体１０４をその厚さ方向に貫通するとともに、全面にわたって格子状（アレイ状）に配置されている。各ビアホール１３０内には、セラミック焼結体１０４の上面１０２及び下面１０３間を連通する複数のビア導体１３１，１３２が、ニッケルを主材料として形成されている。各第１電源用ビア導体１３１は、各第１内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各第１グランド用ビア導体１３２は、各第２内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。各第１電源用ビア導体１３１及び各第１グランド用ビア導体１３２は、全体としてアレイ状に配置されている。なお、説明の便宜上、ビア導体１３１，１３２を３列×３列（または５列×５列）で図示したが、実際にはさらに多くの列が存在している。
【００３４】
そして図２〜図４に示されるように、セラミックキャパシタ１００におけるセラミック焼結体１０４の上面１０２上には、複数の第１電源用電極端子１１１及び複数の第１グランド用電極端子１１２が突設されている。また、セラミックキャパシタ１００におけるセラミック焼結体１０４の下面１０３上には、複数の第１電源用電極端子１２１及び複数の第１グランド用電極端子１２２が突設されている。上面１０２側にある電極端子１１１，１１２は、前記ビア導体４７に対して電気的に接続される。一方、下面１０３側にある電極端子１２１，１２２は、図示しないマザーボードが有する電極（接触子）に対して、ビア導体４７、導体層４２、ビア導体４３、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、電極端子１１１，１１２の底面略中央部は、ビア導体１３１，１３２における上面１０２側の端面に対して直接接続されており、電極端子１２１，１２２の底面略中央部は、ビア導体１３１，１３２における下面１０３側の端面に対して直接接続されている。よって、電源用電極端子１１１，１２１は第１電源用ビア導体１３１及び第１内部電極層１４１に導通しており、グランド用電極端子１１２，１２２は第１グランド用ビア導体１３２及び第２内部電極層１４２に導通している。
【００３５】
同様に、図２〜図４に示されるセラミックキャパシタ１０１のセラミック焼結体１０４にも、多数のビアホール１３０が形成されている。各ビアホール１３０内には、セラミック焼結体１０４の上面１０２及び下面１０３間を連通する複数のビア導体１３３，１３４が、ニッケルを主材料として形成されている。各第２電源用ビア導体１３３は、各第１内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各第２グランド用ビア導体１３４は、各第２内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。各第２電源用ビア導体１３３及び各第２グランド用ビア導体１３４は、全体としてアレイ状に配置されている。なお、説明の便宜上、ビア導体１３３，１３４を３列×３列（または５列×５列）で図示したが、実際にはさらに多くの列が存在している。
【００３６】
そして、セラミックキャパシタ１０１におけるセラミック焼結体１０４の上面１０２上には、複数の第２電源用電極端子１１３及び複数の第２グランド用電極端子１１４が突設されている。また、セラミックキャパシタ１０１におけるセラミック焼結体１０４の下面１０３上には、複数の第２電源用電極端子１２３及び複数の第２グランド用電極端子１２４が突設されている。上面１０２側にある電極端子１１３，１１４は、前記ビア導体４７に対して電気的に接続される。一方、下面１０３側にある電極端子１２３，１２４は、図示しないマザーボードが有する電極（接触子）に対して、ビア導体４７、導体層４２、ビア導体４３、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、電極端子１１３，１１４の底面略中央部は、ビア導体１３３，１３４における上面１０２側の端面に対して直接接続されており、電極端子１２１，１２２の底面略中央部は、ビア導体１３３，１３４における下面１０３側の端面に対して直接接続されている。よって、電源用電極端子１１３，１２３は第２電源用ビア導体１３３及び第１内部電極層１４１に導通しており、グランド用電極端子１１４，１２４は第２グランド用ビア導体１３４及び第２内部電極層１４２に導通している。
【００３７】
図２に示されるように、電極端子１１１，１１２，１１３，１１４は、ニッケルを主材料として形成され、表面が図示しない銅めっき層によって全体的に被覆されている。同様に、電極端子１２１，１２２，１２３，１２４も、ニッケルを主材料として形成され、表面が図示しない銅めっき層によって被覆されている。なお本実施形態では、電極端子１１１〜１１４，１２１〜１２４の直径が約５００μｍに設定され、ピッチの最小長さが約５８０μｍに設定されている。
【００３８】
マザーボード側から電極端子１２１，１２２（または電極端子１２３，１２４）を介して通電を行い、第１内部電極層１４１−第２内部電極層１４２間に電圧を加えると、第１内部電極層１４１に例えばプラスの電荷が蓄積し、第２内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、セラミックキャパシタ１００，１０１がキャパシタとして機能する。また、セラミックキャパシタ１００では、第１電源用ビア導体１３１及び第１グランド用ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、第１電源用ビア導体１３１及び第１グランド用ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。同様に、セラミックキャパシタ１０１では、第２電源用ビア導体１３３及び第２グランド用ビア導体１３４がそれぞれ交互に隣接して配置され、かつ、第２電源用ビア導体１３３及び第２グランド用ビア導体１３４を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。
【００３９】
また、各第１電源用ビア導体１３１の一部は、第１電源用電極端子１１１、ビア導体４７、導体層４２、ビア導体４３、端子パッド４４及びはんだバンプ４５からなる第１電源導通経路を介して、ＩＣチップ２０の面接続端子２２に電気的に接続されている。各第１グランド用ビア導体１３２の一部は、第１グランド用電極端子１１２、ビア導体４７、導体層４２、ビア導体４３、端子パッド４４及びはんだバンプ４５からなる第１グランド導通経路を介して、ＩＣチップ２０の面接続端子２２に電気的に接続されている。これにより、セラミックキャパシタ１００からＩＣチップ２０への電源供給が可能となる。
【００４０】
同様に、各第２電源用ビア導体１３３の一部は、第２電源用電極端子１１３、ビア導体４７、導体層４２、ビア導体４３、端子パッド４４及びはんだバンプ４５からなる第２電源導通経路を介して、ＩＣチップ２１の面接続端子２２に電気的に接続されている。各第２グランド用ビア導体１３４の一部は、第２グランド用電極端子１１４、ビア導体４７、導体層４２、ビア導体４３、端子パッド４４及びはんだバンプ４５からなる第２グランド導通経路を介して、ＩＣチップ２１の面接続端子２２に電気的に接続されている。これにより、セラミックキャパシタ１０１からＩＣチップ２１への電源供給が可能となる。
【００４１】
従って、本実施形態の配線基板１０では、ＩＣチップ２０，２１ごとに独立した電源系統が設定されている。ゆえに、各セラミックキャパシタ１００，１０１は、互いに物理的に独立しているだけでなく、互いに電気的にも独立している。
【００４２】
次に、本実施形態の配線基板１０の製造方法について述べる。
【００４３】
準備工程では、１つの基板コア１１と２つのセラミックキャパシタ１００，１０１とを、それぞれ従来周知の手法により作製し、あらかじめ準備しておく。
【００４４】
基板コア１１は以下のように作製される。まず、縦４００ｍｍ×横４００ｍｍ×厚み０．８ｍｍの基材の両面に銅箔が貼付された銅張積層板を準備する。なお、基材の厚みは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。次に、銅張積層板に対してルータを用いて孔あけ加工を行い、収容穴部９０となる貫通孔を所定位置にあらかじめ形成しておく（図５参照）。なお、収容穴部９０となる貫通孔は、縦１４．０ｍｍ×横３０．０ｍｍで、四隅に半径１．５ｍｍのアールを有する断面略正方形状の孔である。そして、銅張積層板の両面の銅箔のエッチングを行って導体層４１を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離することにより基板コア１１を得る。
【００４５】
また、セラミックキャパシタ１００，１０１は以下のように作製される。即ち、セラミックのグリーンシートを形成し、このグリーンシートに内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に第１内部電極層１４１となる第１内部電極部と、第２内部電極層１４２となる第２内部電極部とが形成される。次に、第１内部電極部が形成されたグリーンシートと第２内部電極部が形成されたグリーンシートとを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシートを一体化してグリーンシート積層体を形成する。
【００４６】
さらに、レーザー加工機を用いてグリーンシート積層体にビアホール１３０を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビアホール１３０内に充填する。次に、グリーンシート積層体の上面上にペーストを印刷し、グリーンシート積層体の上面側にて各導体部の上端面を覆うように第１電源用電極端子１１１及び第１グランド用電極端子１１２（または、第２電源用電極端子１１３及び第２グランド用電極端子１１４）を形成する。また、グリーンシート積層体の下面上にペーストを印刷し、グリーンシート積層体の下面側にて各導体部の下端面を覆うように第１電源用電極端子１２１及び第１グランド用電極端子１２２（または、第２電源用電極端子１２３及び第２グランド用電極端子１２４）を形成する。
【００４７】
この後、グリーンシート積層体の乾燥を行い、表面端子部をある程度固化させる。次に、グリーンシート積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体１０４となる。
【００４８】
次に、得られたセラミック焼結体１０４が有する各電極端子１１１，１１２，１２１，１２２（または各電極端子１１３，１１４，１２３，１２４）に対して無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各電極端子１１１，１１２，１２１，１２２（または各電極端子１１３，１１４，１２３，１２４）の上に銅めっき層が形成され、セラミックキャパシタ１００（またはセラミックキャパシタ１０１）が完成する。なお、無電解銅めっきの代わりに電解銅めっきを行ってもよい。
【００４９】
続く固定工程では、マウント装置（ヤマハ発動機株式会社製）を用いて、収容穴部９０内に２つのセラミックキャパシタ１００，１０１を収容する（図６参照）。このとき、収容穴部９０の下面１３側開口は、剥離可能な粘着テープ１５２でシールされている。この粘着テープ１５２は、支持台１５１によって支持されている。かかる粘着テープ１５２の粘着面１５３には、各セラミックキャパシタ１００，１０１が貼り付けられて仮固定されている。
【００５０】
そして、この状態において、収容穴部９０の内面とセラミックキャパシタ１００，１０１の側面１０６との隙間や、隣接するセラミックキャパシタ１００，１０１の間の領域に、ディスペンサ装置（Ａｓｙｍｔｅｋ社製）を用いて、熱硬化性樹脂製の充填剤９２（株式会社ナミックス製  アンダフィル材）を充填する。その後、加熱処理を行うと、充填剤９２が硬化して、各セラミックキャパシタ１００，１０１が収容穴部９０内に固定される。そして、この時点で、粘着テープ１５２を剥離する。
【００５１】
その後、ビルドアップ層形成工程を実施する。ビルドアップ層形成工程では、従来周知の手法に基づいて上面１２及び上面１０２の上に第１ビルドアップ層３１を形成するとともに、下面１３及び下面１０３の上に第２ビルドアップ層３２を形成する。具体的には、上面１２及び上面１０２に感光性エポキシ樹脂を被着するとともに、下面１３及び下面１０３に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、ビア導体４７が形成されるべき位置に盲孔を有する第１層の樹脂絶縁層３３，３４を形成する。さらに、ＹＡＧレーザーまたは炭酸ガスレーザーを用いてレーザー孔あけ加工を行い、基板コア１１及び樹脂絶縁層３３，３４を貫通する貫通孔を所定位置にあらかじめ形成しておく。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール導体１６を形成した後、そのスルーホール導体１６内に閉塞体１７を充填形成する。次に、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部にビア導体４７を形成するとともに、第１層の樹脂絶縁層３３，３４上に第２層の導体層４２を形成する。
【００５２】
次に、第１層の樹脂絶縁層３３，３４上に感光性エポキシ樹脂を被着し、露光及び現像を行うことにより、ビア導体４３が形成されるべき位置に盲孔を有する第２層の樹脂絶縁層３５，３６を形成する。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、第２層の樹脂絶縁層３５上に端子パッド４４を形成し、第２層の樹脂絶縁層３６上にＢＧＡ用パッド４８を形成する。
【００５３】
次に、第２層の樹脂絶縁層３５，３６上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト３７，３８を形成する。次に、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト３７，３８に開口部４０，４６をパターニングする。さらに、端子パッド４４上にはんだバンプ４５を形成し、かつ、ＢＧＡ用パッド４８上にはんだバンプ４９を形成する。その結果、基板コア１１及びビルドアップ層３１，３２からなる配線基板１０が完成する。
【００５４】
従って、本実施形態によれば以下の効果を得ることができる。
【００５５】
（１）本実施形態の配線基板１０によれば、第１ビルドアップ層３１に２箇所のＩＣチップ搭載領域２３，２４が設定され、基板コア１１において各ＩＣチップ搭載領域２３，２４に対応した領域に、２つのセラミックキャパシタ１００，１０１がそれぞれ配置されている。このため、隣接するセラミックキャパシタ１００，１０１の間の領域に、例えばスルーホール導体１６Ｂ等の導体部（図９参照）を形成でき、これにより配線基板１０内の有効利用が図られる。その結果、本実施形態のような、２つのＩＣチップ２０，２１が搭載されるいわゆるマルチ・マイクロプロセッサ構造の配線基板１０であっても、基板コア１１の表裏両面の導通を図るうえで導体層の引き回しが可能となり、設計の自由度が高くなる。そして、このことは、配線基板１０全体の小型化につながり、コスト低減にもつながる。
【００５６】
また、各ＩＣチップ２０，２１の電源系統の共通化ができず、ＩＣチップ２０，２１ごとに異なる電源系統を設定すべき場合であっても、２つのセラミックキャパシタ１００，１０１を２箇所のＩＣチップ搭載領域２３，２４にそれぞれ電気的に接続できるため、個々のＩＣチップ２０，２１を十分に動作させることができる。従って、本実施形態のようなマルチ・マイクロプロセッサ構造を採用するような場合に、そのメリットを最大限引き出すことができる。
【００５７】
（２）本実施形態では、第１ビルドアップ層３１の２箇所のＩＣチップ搭載領域２３，２４が２つのセラミックキャパシタ１００，１０１の真上の領域内にそれぞれ位置しているため、各ＩＣチップ搭載領域２３，２４は高剛性で熱膨張率が小さい２つのセラミックキャパシタ１００，１０１によってそれぞれ支持される。よって、上記ＩＣチップ搭載領域２３，２４においては、第１ビルドアップ層３１が変形しにくくなるため、各ＩＣチップ搭載領域２３，２４にそれぞれ搭載されるＩＣチップ２０，２１をより安定的に支持できる。従って、大きな熱応力に起因するＩＣチップ２０，２１のクラックや接続不良を防止することができる。ゆえに、ＩＣチップ２０，２１として、熱膨張差による応力（歪）が大きくなり熱応力の影響が大きく、かつ発熱量が大きく使用時の熱衝撃が厳しい１０ｍｍ角以上の大型のＩＣチップや、脆いとされるＬｏｗ−ｋ（低誘電率）のＩＣチップを用いることができる。
【００５８】
さらに、本実施形態の配線基板１０は２つのセラミックキャパシタ１００，１０１を有するため、各セラミックキャパシタ１００，１０１にてノイズを除去することで各ＩＣチップ２０，２１へ良好な電源供給を行うことができる。しかも、各ＩＣチップ２０，２１が各ＩＣチップ搭載領域２３，２４にそれぞれ搭載されるため、各ＩＣチップ２０，２１は各セラミックキャパシタ１００，１０１の真上にそれぞれ配置される。これにより、各ＩＣチップ２０，２１と各セラミックキャパシタ１００，１０１とを電気的に接続する導通経路（コンデンサ接続配線）が最短となる。ゆえに、各ＩＣチップ２０，２１に対する電源供給をスムーズに行うことができる。また、各ＩＣチップ２０，２１と各セラミックキャパシタ１００，１０１との間で侵入するノイズを極めて小さく抑えることができるため、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。
【００５９】
（３）ところで、特開２００２−４３７５４号公報の［００６３］段落には、基板コア内に複数のチップコンデンサを埋設する技術が開示されている。しかし、チップコンデンサでは、たとえ複数存在しているとしても、電源の安定化等による高機能化を図ることが困難である。また、チップコンデンサの上面の面積はＩＣチップ搭載領域よりもかなり小さいため、チップコンデンサをＩＣチップ２０，２１の支持体として機能させることができない。
【００６０】
一方、本実施形態では、単なるチップコンデンサではなく、静電容量の大きいビアアレイタイプのセラミックキャパシタ１００，１０１を用いているため、高機能化を図ることが容易である。また、本実施形態では、ＩＣチップ搭載領域２３，２４の面積が、対応するセラミックキャパシタ１００，１０１の上面１０２の面積よりも小さくなるように設定されている。言い換えると、ＩＣチップ搭載領域２３，２４よりも広面積のセラミックキャパシタ１００，１０１が用いられている。しかも、厚さ方向から見たときに、ＩＣチップ搭載領域２３，２４が、対応するセラミックキャパシタ１００，１０１の上面１０２内に位置している。従って、セラミックキャパシタ１００，１０１をＩＣチップ２０，２１の支持体として機能させることができる。
【００６１】
（４）例えば、セラミックキャパシタ１００，１０１の代わりにチップコンデンサを用い、そのチップコンデンサを、配線基板１０におけるＩＣチップ２０，２１の裏側（第２ビルドアップ層３２の表面側）に配置することが考えられる。この場合、チップコンデンサのインダクタンスが７．２ｐＨとなり、チップコンデンサとＩＣチップ２０，２１とをつなぐ電気経路のインダクタンスが２．８ｐＨとなるため、合計のインダクタンスは１０．０ｐＨとなり、比較的大きくなってしまう。
【００６２】
一方、本実施形態では、チップコンデンサよりも低インダクタンス（１．２ｐＨ）のセラミックキャパシタ１００，１０１が用いられている。しかも、セラミックキャパシタ１００，１０１は基板コア１１内に埋設されるため、セラミックキャパシタ１００，１０１とＩＣチップ２０，２１とをつなぐ電気経路は、チップコンデンサとＩＣチップ２０，２１とをつなぐ電気経路よりも短くなる。このため、電気経路のインダクタンスも低くなり、０．６ｐＨとなる。その結果、合計のインダクタンスは１．８ｐＨとなるため、チップコンデンサを用いる場合よりもインダクタンス成分を低減させることができる。これにより、電源供給をスムーズに行うことが可能となり、ノイズ発生を抑えることができる。
【００６３】
（５）本実施形態のセラミックキャパシタ１００では、複数の第１電源用ビア導体１３１及び複数の第１グランド用ビア導体１３２が、全体としてアレイ状に配置されている。同様に、本実施形態のセラミックキャパシタ１０１では、複数の第２電源用ビア導体１３３及び複数の第２グランド用ビア導体１３４が、全体としてアレイ状に配置されている。即ち、セラミックキャパシタ１００，１０１は、ビアアレイタイプのキャパシタである。このため、セラミックキャパシタ１００，１０１自体の小型化が図りやすくなり、ひいては配線基板１０全体の小型化も図りやすくなる。しかも、小さいわりに高静電容量が達成しやすく、より安定した電源供給が可能となる。
［第２実施形態］
【００６４】
以下、本発明の配線基板を具体化した第２実施形態を図面に基づき詳細に説明する。
【００６５】
図８に示されるように、本実施形態の配線基板１０Ａは、上面１２にて開口する２つの収容穴部９１を基板コア１１に有している。各セラミックキャパシタ１００，１０１は、上面１２と上面１０２とを同じ側に向けた状態で各収容穴部９１内にそれぞれ収容されている。また、基板コア１１は、前記第１実施形態にて示すスルーホール導体１６に加え、隣接する収容穴部９１の間の領域にもスルーホール導体１６Ａ（導体部）を有している。スルーホール導体１６，１６Ａの内部は、例えばエポキシ樹脂などの閉塞体１７で埋められている。スルーホール導体１６，１６Ａの上端は、第１ビルドアップ層３１の樹脂絶縁層３３上に形成された導体層４２に電気的に接続されており、スルーホール導体１６，１６Ａの下端は、第２ビルドアップ層３２の樹脂絶縁層３４上に形成された導体層４２に電気的に接続されている。即ち、スルーホール導体１６，１６Ａは、第１ビルドアップ層３１と第２ビルドアップ層３２とを導通させる機能を有している。なお、隣接する収容穴部９１の間にあるスルーホール導体１６Ａは、前記第１実施形態に記載のスルーホール導体１６の形成方法と同じ方法を用いて、他のスルーホール導体１６と同時に形成される。
【００６６】
従って、本実施形態においては、隣接するセラミックキャパシタ１００，１０１の間の領域に、スルーホール導体１６Ａを形成可能な部分を確保しやすくなる。その結果、２つのＩＣチップ２０，２１が搭載されるマルチ・マイクロプロセッサ構造を採用するような場合であっても、基板コア１１の表裏両面の導通を図るうえで導体層の引き回しが容易になる。
【００６７】
また、隣接するセラミックキャパシタ１００，１０１の間の領域にスルーホール導体１６Ａを形成することで、セラミックキャパシタ１００，１０１内や基板コア１１内に信号用の導体をわざわざ形成しなくても済むようになる。よって、セラミックキャパシタ１００，１０１の小型化や基板コア１１の小型化を図ることができる。さらに、セラミックキャパシタ１００，１０１の小型化により、スルーホール導体１６Ａを形成するためのスペースが広くなるため、スルーホール導体１６Ａの形成が容易になる。
【００６８】
なお、本発明の各実施形態は以下のように変更してもよい。
【００６９】
・上記第１実施形態において、隣接するセラミックキャパシタ１００，１０１の間の領域を埋める充填剤９２に、スルーホール導体１６Ｂ等の導体部（図９の配線基板１０Ｂを参照）を形成してもよい。このようにすれば、基板コア１１の表裏両面の導通を図るうえで導体層の引き回しが容易になる。なお、充填剤９２のスルーホール導体１６Ｂは以下のように形成される。即ち、レーザー孔あけ加工を行って基板コア１１及び樹脂絶縁層３３，３４を貫通する貫通孔を形成すると同時に、充填剤９２を貫通する貫通孔を形成しておく。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、セラミックキャパシタ１００，１０１の間の領域を埋める充填剤９２にスルーホール導体１６Ｂが形成される。
【００７０】
・上記各実施形態の収容穴部９０，９１は、上面１２及び下面１３にて開口する貫通穴部であった。しかし、収容穴部９０，９１は、基板コア１１の上面１２のみにて開口する有底の凹部（非貫通穴部）であってもよい。
【００７１】
・上記各実施形態の基板コア１１内に配線パターン（内層パターン）が形成されていてもよい。このように構成すれば、配線基板１０内により複雑な電気回路を形成できるため、配線基板１０のよりいっそうの高機能化を図ることができる。また、基板コア１１は、コアに対して薄い絶縁層を積層することで形成されていてもよい。
【００７２】
・図１０〜図１２に示されるように、セラミックキャパシタ２００，２０１の上面１０２上などに、抵抗体１６１を形成してもよい。例えば、抵抗体１６１は、第１電源用電極端子１１１（第２電源用電極端子１１３）と他の第１電源用電極端子１１１（第２電源用電極端子１１３）とを電気的に接続している。なお、抵抗体１６１は、電源用電極端子１１１，１１３、第１内部電極層１４１及び第２内部電極層１４２などを構成する材料よりも抵抗値が高いセラミックなどからなっている。なお、好適な抵抗体１６１は、例えばセラミックキャパシタ２００，２０１の完成後に、セラミックペーストを上面１０２側に塗布して所定時間焼成し、不要部分を除去して抵抗値を調整することなどにより形成される。
【００７３】
このように構成すれば、例えば同一のセラミックキャパシタ２００，２０１内において異なる電位を設定すること等が可能となり、配線基板１０の高機能化を図ることが容易になる。仮に、セラミックキャパシタ２００，２０１に抵抗体１６１を形成しなければ、基板コア１１内においてセラミックキャパシタ２００，２０１とは別の箇所に抵抗体１６１を埋設するか、ビルドアップ層３１，３２側に抵抗体１６１を設けなければならない。
【００７４】
・セラミックキャパシタ１００，１０１の間に、ダミービア電極（グランドビア電極）を複数配置してもよい。このように構成すれば、セラミックキャパシタ１００とセラミックキャパシタ１０１との干渉によるノイズを低減できる。特に、セラミックキャパシタ１００，１０１が大容量部とそれよりも小容量の小容量部とを含む場合、大容量部と小容量部との間に、ダミービア電極（グランドビア電極）を複数配置するとよい。これにより、大容量部の干渉を受けやすい小容量部のノイズを低減することができる。さらに、放熱性を考慮して、セラミックキャパシタ１００，１０１を囲む位置にダミービア電極（グランドビア電極）を複数配置してもよい。
また、図１３に示す別の実施形態の配線基板１０Ｃのように、セラミックキャパシタ１００Ｃ，１０１Ｃにおける上面１０２及び下面１０３以外の面（つまり側面１０６）に、側面ダミー電極１５１，１５２が形成されていてもよい。このように構成しても、上記の場合と同様にセラミックキャパシタ１００Ｃ，１０１Ｃ間の干渉によるノイズの低減が可能である。図１３において示す側面ダミー電極１５１，１５２は、どの導体層にも電気的に接続しない導体であってもよいが、例えばビルドアップ層３１，３２におけるグランド用導体層に電気的に接続されていることがよい。この構成によるとシールド効果を高めることができる。なお、このような側面ダミー電極１５１，１５２は、例えば、セラミックキャパシタ１００Ｃ，１０１Ｃの有する電極端子と同じ金属材料により形成される。
【００７５】
・図１４に示されるように、セラミックキャパシタ３００，３０１の一部に、ＩＣチップ２０，２１用とは別系統の（Ｉ／Ｏ等への電源供給のための）キャパシタ部１６２を設けてもよい。このようにすれば、配線基板１０のよりいっそうの高機能化を図ることができる。
【００７６】
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
【００７７】
（１）コア主面及びコア裏面を有する基板コアと、キャパシタ主面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有し、前記第１内部電極層同士を導通させる複数の電源用ビア導体と、前記第２内部電極層同士を導通させる複数のグランド用ビア導体とを有し、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体が、全体としてアレイ状に配置され、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設された複数のセラミックキャパシタと、層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面における異なる箇所に複数の半導体集積回路素子搭載領域が設定されたビルドアップ層とを備え、前記複数のセラミックキャパシタは、前記基板コアにおいて前記複数の半導体集積回路素子搭載領域に対応した領域にそれぞれ配置されていることを特徴とする配線基板。
【００７８】
（２）上記（１）において、前記複数の電源用ビア導体における前記キャパシタ主面側の端部に位置する電源用電極端子と、前記複数のグランド用ビア導体における前記キャパシタ主面側の端部に位置するグランド用電極端子とを有することを特徴とする配線基板。
【００７９】
（３）上記（１）または（２）において、前記複数の電源用ビア導体及び前記複数のグランド用ビア導体は、前記キャパシタ主面と前記キャパシタ裏面とを連通させていることを特徴とする配線基板。よって、技術的思想（３）によれば、セラミックキャパシタ自体の小型化が図りやすくなり、ひいては配線基板全体の小型化も図りやすくなる。
【００８０】
（４）コア主面及びコア裏面を有する基板コアと、キャパシタ主面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設された複数のセラミックキャパシタと、層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面における異なる箇所に複数の半導体集積回路素子搭載領域が設定されたビルドアップ層と、前記複数の半導体集積回路素子搭載領域上にそれぞれ搭載された複数の半導体集積回路素子とを備え、前記複数の半導体集積回路素子及び前記複数のセラミックキャパシタは、前記ビルドアップ層の導体部を介してそれぞれ個別に電気的に接続され、前記複数のセラミックキャパシタは、前記基板コアにおいて前記複数の半導体集積回路素子搭載領域に対応した領域にそれぞれ配置されていることを特徴とするマルチ・マイクロプロセッサ構造のパッケージ。
【００８１】
（５）コア主面及びコア裏面を有する基板コアと、キャパシタ主面及びキャパシタ裏面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設された複数のセラミックキャパシタと、層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面における複数の箇所に複数の半導体集積回路素子搭載領域が設定された第１ビルドアップ層と、層間絶縁層及び導体層を前記コア裏面及び前記キャパシタ裏面の上にて交互に積層した構造を有する第２ビルドアップ層とを備え、前記複数のセラミックキャパシタは、前記基板コアにおいて前記複数の半導体集積回路素子搭載領域に対応した領域にそれぞれ配置されていることを特徴とする配線基板。
【００８２】
（６）コア主面及びコア裏面を有する基板コアと、キャパシタ主面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設された複数のセラミックキャパシタと、層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面における異なる箇所に複数の半導体集積回路素子搭載領域が設定されたビルドアップ層とを備え、前記複数のセラミックキャパシタは、キャパシタ厚さ方向から見たときに前記複数の半導体集積回路素子搭載領域に重なる位置にそれぞれ配置されていることを特徴とする配線基板。
【００８３】
（７）コア主面及びコア裏面を有する基板コアと、キャパシタ主面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設された複数のセラミックキャパシタと、層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面における異なる箇所に複数の半導体集積回路素子搭載領域が設定されたビルドアップ層とを備え、前記複数のセラミックキャパシタは、前記基板コアにおいて前記複数の半導体集積回路素子搭載領域の略直下にある内部領域にそれぞれ配置されていることを特徴とする配線基板。
【００８４】
（８）上記（１）乃至（７）のいずれか１項において、前記複数のセラミックキャパシタのうちの少なくとも１つは、隣接する前記セラミックキャパシタと対向する側面に側面ダミー電極を備えることを特徴とする配線基板。
【００８５】
（９）上記（８）において、前記側面ダミー電極はビルドアップ層におけるグランド用導体層に電気的に接続されていることを特徴とする配線基板。
【図面の簡単な説明】
【００８６】
【図１】本発明を具体化した第１実施形態の配線基板を示す概略断面図。
【図２】同じく、セラミックキャパシタを示す概略断面図。
【図３】同じく、セラミックキャパシタの内層における接続を説明するための概略説明図。
【図４】同じく、セラミックキャパシタの内層における接続を説明するための概略説明図。
【図５】同じく、配線基板の製造方法の説明図。
【図６】同じく、配線基板の製造方法の説明図。
【図７】同じく、配線基板の製造方法の説明図。
【図８】第２実施形態の配線基板を示す概略断面図。
【図９】他の実施形態の配線基板を示す概略断面図。
【図１０】他の実施形態の抵抗体付近を示すセラミックキャパシタの概略平面図。
【図１１】同じく、抵抗体付近を示すセラミックキャパシタの概略断面図。
【図１２】同じく、抵抗体付近を示すセラミックキャパシタの概略断面図。
【図１３】他の実施形態の配線基板を示す概略断面図。
【図１４】他の実施形態のキャパシタ部付近を示すセラミックキャパシタの概略平面図。
【符号の説明】
【００８７】
１０，１０Ａ，１０Ｂ，１０Ｃ…配線基板
１１…基板コア
１２…コア主面としての上面
１３…コア裏面としての下面
１６，１６Ａ，１６Ｂ…導体部としてのスルーホール導体
２３，２４…半導体集積回路素子搭載領域としてのＩＣチップ搭載領域
３１…ビルドアップ層としての第１ビルドアップ層
３３，３４，３５，３６…層間絶縁層としての樹脂絶縁層
３９…ビルドアップ層の表面
４２…導体層
９０，９１…収容穴部
９２…充填剤
１００，１０１，１００Ｃ，１０１Ｃ，２００，２０１，３００，３０１…セラミックキャパシタ
１０２…キャパシタ主面としての上面
１０３…キャパシタ裏面としての下面
１０５…セラミック誘電体層
１４１…第１内部電極層
１４２…第２内部電極層
１６１…抵抗体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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