(57)【特許請求の範囲】
【請求項１】
半導体基板に形成され、高位となる第１の電圧、低位となる第２の電圧、該第１、第２の電圧の中間の電圧の３つの電圧を切替えていずれか１つの電圧を出力電圧とするＣＭＯＳ構成の電圧信号出力回路において、前記中間電圧の電源と出力端子との間に設けられ該中間電圧を選択接続するトランジスタで構成される選択接続手段と、前記出力電圧の切替えに応じてトランジスタの基板電位を供給する半導体ウェルへの印加電圧を切り替えるウェル電圧切替手段とを備え、
前記選択接続手段は前記中間電圧の電源と前記出力端子との間に並列に接続されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成され、
前記ウェル電圧切替手段は、前記出力電圧の切替えに応じて前記ＰＭＯＳトランジスタの基板電位を供給するＮ型ウェルへの印加電圧および／または前記ＮＭＯＳトランジスタの基板電位を供給するＰ型ウェルへの印加電圧を切り替えることを特徴とする電圧信号出力回路。
【請求項２】
前記ウェル電圧切替手段は、前記出力電圧が前記中間電圧より低い電圧レベルから該中間電圧に切替わる第１の期間において前記ＰＭＯＳトランジスタの基板電位を供給するＮ型ウェルに前記中間電圧を接続し、前記出力電圧が前記中間電圧より高い電圧レベルから該中間電圧に切替わる第２の期間において前記ＮＭＯＳトランジスタの基板電位を供給するＰ型ウェルを前記中間電圧に接続することを特徴とする請求項１に記載の電圧信号出力回路。
【請求項３】
前記ウェル電圧切替手段は、前記第１の期間に前記ＮＭＯＳトランジスタの基板電位を供給するＰ型ウェルを前記出力電圧に接続し、前記第２の期間において前記ＰＭＯＳトランジスタの基板電位を供給するＮ型ウェルを前記出力電圧に接続することを特徴とする請求項２に記載の電圧信号出力回路。
【請求項４】
前記中間電圧は、前記第１の電圧と前記第２の電圧の間にある複数の電圧レベルとすることを特徴とする請求項１乃至請求項３のいずれかに記載の電圧信号出力回路。
【請求項５】
前記第１の電圧と前記第２の電圧と前記中間電圧とが駆動電圧として印加される電荷転送路を備えるＣＣＤ型固体撮像素子と、請求項１乃至請求項４のいずれかに記載の電圧信号出力回路とを備えることを特徴とするＣＣＤ型固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧信号出力回路及びＣＣＤ（Charge Coupled Devices：電荷結合素子）型固体撮像装置に係り、より詳細には、信号レベルを３値に切り替えて出力することができる電圧信号出力回路及びこの電圧信号出力回路を垂直転送電極の駆動電圧出力回路として用いたＣＣＤ型固体撮像装置に関する。
【背景技術】
【０００２】
一般的に、論理集積回路などのデジタル回路は、ハイレベル（通常は正の電圧）とローレベル（通常は接地電圧（０Ｖ））の２値の電圧信号により動作される。このため、２値の電圧信号を発生することができる２値電圧信号発生回路が必要になる。
【０００３】
これに対し、ＣＣＤ型の固体撮像素子は、光電変換素子で発生した信号電荷を転送するための垂直転送路と水平転送路を有しており、垂直転送路を構成する垂直転送電極に駆動電圧を与えるドライバ回路には、負電圧を含む３値の電圧（高電圧ＶＨ，中間電圧ＶＭ，負電圧ＶＬ）を出力する回路が設けられている。
【０００４】
ドライバ回路を制御するための入力信号は、電源電圧ＶＤＤとして３Ｖ程度の低電圧をハイレベルとしているのに対し、出力電圧は、高電圧ＶＨとして＋１５Ｖ程度、負電圧ＶＬとして−８Ｖ程度の高い電圧が一般的に必要とされる。そのため、ドライバ回路の出力回路には、低電圧から高電圧へ信号レベルを切替えるためのレベルシフト回路と、高電圧の印加が可能な高耐圧トランジスタとが使用される。
【０００５】
図１０は、従来の３値電圧を出力する回路を示す図である。この３値電圧出力回路は、レベルシフト回路を含む制御ロジック１０と、高耐圧トランジスタによって各電源（ＶＨ，ＶＭ，ＶＬ）を出力端子に選択接続するためのスイッチ機能を有する出力部２０とを備える。制御ロジック１０と出力部２０とは、同一半導体チップ上に形成される場合もあり、別チップ上に形成され配線で接続される場合もある。
【０００６】
３値の高電圧ＶＨ（＝＋１５Ｖ），中間電圧ＶＭ（＝０Ｖ），低電圧ＶＬ（＝−８Ｖ）の中から１つの出力（ＴＯ）を選択するには２ビットの信号が必要なため、制御ロジック１０には、２つの信号ＴＩ，ＰＧが入力される。
【０００７】
出力部２０を構成する高耐圧のＰＭＯＳトランジスタＰ０，Ｐ１及びＮＭＯＳトランジスタＮ０，Ｎ１は、その制御ゲートに制御ロジック１０の出力が接続される。ＰＭＯＳトランジスタＰ０は出力端子ＴＯと高電圧（ＶＨ）電源との間に接続され、ＮＭＯＳトランジスタＮ０は出力端子ＴＯと低電圧（ＶＬ）電源との間に接続され、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１は出力端子ＴＯと中間電圧（ＶＭ）電源との間に並列に接続され、夫々の接続をオン／オフ制御する。
【０００８】
図１１は、図１０に示す３値出力回路による垂直転送路の駆動タイミングを示すタイミングチャートである。電荷転送は、３値出力回路から、中間電圧ＶＭと低電圧ＶＬの２値信号でなるクロック信号が出力ＴＯとして出力されたとき行われ、このとき入力信号ＰＧはハイ（Ｈ）レベルに固定され、入力信号ＴＩはロー（Ｌ）レベルとハイ（Ｈ）レベルとの間で切替え制御される。
【０００９】
信号電荷を光電変換素子から垂直転送路に読み出す時は、出力ＴＯとして中間電圧ＶＭと高電圧ＶＨの２値制御が行われる。このとき入力信号ＴＩはＬレベルに固定され、入力信号ＰＧはＨレベルからＬレベルに切替えられる。
【００１０】
図１２は、上述した制御動作を実現する制御ロジック１０の構成例を示す図である。この制御ロジック１０は、入力信号ＴＩ，ＰＧの論理合成を行う論理回路１１と、論理回路１１の出力信号をレベル変換するレベルシフト回路１２とを備える。論理回路１１は、低電圧電源ＶＤＤのレベル（３Ｖ程度）と接地電位ＧＮＤのレベル（０Ｖ）との間を振幅とする２値信号を入力信号ＴＩ，ＰＧから論理合成して出力し、レベルシフト回路１２は、この低電圧２値信号を、高電圧ＶＨのレベルと負電圧ＶＬのレベルとの間を振幅とする高電圧２値信号にレベル変換し出力する。
【００１１】
図１０に示す従来のＣＭＯＳ構成の３値電圧出力回路を構成するＰＭＯＳトランジスタＰ０は、ソースに印加される最高電圧ＶＨを選択し、ＮＯＳトランジスタＮ０は、ソースに印加される最低電圧ＶＬを選択する。このトランジスタＰ０，Ｎ０を半導体基板に形成した場合、ＰＭＯＳトランジスタＰ０を構成するＮ型ウェルに基板バイアスを印加する接続線２１にはソースと等しい高電圧ＶＨが印加され、ＮＭＯＳトランジスタＮ０を構成するＰ型ウェルに基板バイアスを印加する接続線２２にはソースと等しい負電圧ＶＬが印加される。このため、両トランジスタＰ０，Ｎ０に基板バイアス効果が生じることはない。
【００１２】
しかし、中間電圧ＶＭを選択するＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１は、各々基板バイアスが印加されるＮ型ウェルとＰ型ウェルを夫々高電圧ＶＨと負電圧ＶＬに接続しているため、基板バイアス効果がかかった状態になる。
【００１３】
基板バイアス効果がかかったトランジスタでは、閾値電圧Ｖthは増大し、その結果としてオン抵抗が増大し、出力の応答特性が低下する。このため、規定の出力抵抗を得るには、トランジスタＰ１，Ｎ１のチャネル幅ＷをトランジスタＰ０，Ｎ０に比べて長く設計する必要がある。
【００１４】
特に高耐圧トランジスタでは、規定の耐圧を得るためにゲート酸化膜の膜厚が厚くなっており、基板バイアス効果が顕著となる。また、デザイン寸法を低電圧プロセスに比して大きくとる必要があるので、トランジスタのチャネル幅を増大すると占有面積が更に増大してしまうという問題がある。
【００１５】
更に、固体撮像素子の画素（光電変換素子）の高密度実装化、駆動周波数の高周波化が進んでおり、このため、より低い出力抵抗が求められている。これは、出力トランジスタによる占有面積の更なる増大、レイアウト面積の更なる増大を意味し、固体撮像装置を製造する半導体チップのチップコストを上昇させる要因となっている。
【００１６】
尚、３値電圧信号発生回路として、例えば下記特許文献１記載のものがある。
【００１７】
【特許文献１】特開２００１―１２８０７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、中間電圧ＶＭを選択するトランジスタの基板バイアス効果を無くし、トランジスタの占有面積を増大させなくても規定の出力抵抗を得ることができる電圧信号出力回路及びこの電圧信号出力回路を用いたＣＣＤ型固体撮像装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の電圧信号出力回路は、半導体基板に形成され、高位となる第１の電圧、低位となる第２の電圧、該第１,第２の電圧の中間の電圧の３つの電圧を切替えていずれか１つの電圧を出力電圧とするＣＭＯＳ構成の電圧信号出力回路において、前記中間電圧の電源と出力端子との間に設けられ該中間電圧を選択接続するトランジスタで構成される選択接続手段と、前記出力電圧の切替えに応じてトランジスタの基板電位を供給する半導体ウェルへの印加電圧を切り替えるウェル電圧切替手段とを備えることを特徴とする。
【００２０】
本発明の電圧信号出力回路の前記選択接続手段は、前記中間電圧の電源と前記出力端子との間に並列に接続されるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成され、前記ウェル電圧切替手段は、前記出力電圧の切替えに応じて前記ＰＭＯＳトランジスタの基板電位を供給するＮ型ウェルへの印加電圧および／または前記ＮＭＯＳトランジスタの基板電位を供給するＰ型ウェルへの印加電圧を切り替えることを特徴とする。
【００２１】
本発明の電圧信号出力回路の前記ウェル電圧切替手段は、前記出力電圧が前記中間電圧より低い電圧レベルから該中間電圧に切替わる第１の期間において前記ＰＭＯＳトランジスタの基板電位を供給するＮ型ウェルに前記中間電圧を接続し、前記出力電圧が前記中間電圧より高い電圧レベルから該中間電圧に切替わる第２の期間において前記ＮＭＯＳトランジスタの基板電位を供給するＰ型ウェルを前記中間電圧に接続することを特徴とする。
【００２２】
本発明の電圧信号出力回路の前記ウェル電圧切替手段は、前記第１の期間に前記ＮＭＯＳトランジスタの基板電位を供給するＰ型ウェルを前記出力電圧に接続し、前記第２の期間において前記ＰＭＯＳトランジスタの基板電位を供給するＮ型ウェルを前記出力電圧に接続することを特徴とする。
【００２３】
本発明の電圧信号出力回路の前記中間電圧は、前記第１の電圧と前記第２の電圧の間にある複数の電圧レベルとすることを特徴とする。
【００２４】
本発明のＣＣＤ型固体撮像装置は、前記第１の電圧と前記第２の電圧と前記中間電圧とが駆動電圧として印加される電荷転送路を備えるＣＣＤ型固体撮像素子と、上述したいずれかに記載の電圧信号出力回路とを備えることを特徴とする。
【発明の効果】
【００２５】
本発明によれば、中間電圧を選択する期間ではトランジスタの基板電位を供給するＮ型ウェルとＰ型ウェルをこれに等しい中間電圧あるいは出力電圧と接続するため、トランジスタに基板バイアス効果が生じることが無くなり、オン抵抗を低減することができ、また、出力の応答特性を低下させることが無くなる。更に、オン抵抗削減のためのチャネル長増大によるトランジスタの占有面積を増大させる必要がなくなり、チップコストの上昇が抑制することが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の一実施形態について、図面を参照して説明する。
【００２７】
（第１実施形態）
図１は、本発明の第１実施形態に係る３値電圧信号を切り替えて出力する電圧信号出力回路の回路図である。この電圧信号出力回路は、固体撮像装置を構成するＣＣＤ型固体撮像素子の垂直転送路に３値の駆動電圧を出力する。
【００２８】
本実施形態の電圧信号出力回路は、図１０で説明した制御ロジック１０，出力部２０の他に、ウェル電圧切替回路３０を設けている。このウェル電圧切替回路３０は、２本の出力線３１，３２を備える。出力線３１はトランジスタＰ１に基板バイアスを印加するノードＶＭ＿ｎｗに接続され、出力線３２はトランジスタＮ１に基板バイアスを印加するノードＶＭ＿ｐｗに接続される。
【００２９】
出力線３１は、ウェル電圧切替回路３０内において高電圧ＶＨまたは中間電圧ＶＭに切り替え接続され、出力線３２は、ウェル電圧切替回路３０内において中間電圧ＶＭまたは低電圧ＶＬに切り替え接続される。出力線３１，３２の夫々の切り替えは、入力信号ＴＩ，ＰＧによって制御される。
【００３０】
図２は、図１に示すＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１が形成された半導体基板の断面模式図である。本実施形態では、トランジスタＰ１，Ｎ１の夫々に基板バイアスを印加するＮ型ウェル，Ｐ型ウェルともバイアス電圧を切り替えることができる構造を実現するため、高耐圧のトリプルウェル構造になっている。
【００３１】
トランジスタＰ１，Ｎ１は、接地されたＰ型半導体基板５０に形成される。ＰＭＯＳトランジスタＰ１は、Ｐ型半導体基板５０に設けられた高耐圧のＮ型ウェル５１の表面部に形成された２つのＰ型拡散層５２，５３及びＮ型拡散層５４を備え、Ｐ型拡散層５２，５３間の上に絶縁層を介してゲート電極５５が設けられる。
【００３２】
ゲート電極５５に制御ゲート信号φＶＭ＿ｐが印加され、拡散層５３（ドレイン）に出力端子ＴＯが接続され、拡散層５２（ソース）に中間電圧ＶＭが接続され、拡散層５４にノードＶＭ＿ｎｗ（出力線３１）が接続される。拡散層５４を介しＮ型ウェル５１に基板バイアスを印加するノードＶＭ＿ｎｗが、後述のスイッチＳｎにより、高電圧ＶＨまたは中間電圧ＶＭに切替接続される。
【００３３】
Ｐ型半導体基板５０には、高耐圧のＮ型ウェル６１が設けられ、このＮ型ウェル６１の上部には更に高耐圧のＰ型ウェル６２が設けられる。ＮＭＯＳトランジスタＮ１は、Ｐ型ウェル６２の表面部に設けられた２つのＮ型拡散層６３，６４及びＰ型拡散層６５を備え、Ｎ型拡散層６３，６４間の上に絶縁層を介してゲート電極６６が設けられる。Ｎ型ウェル６１の表面部には、Ｎ型拡散層６７が設けられる。
【００３４】
ゲート電極６６に制御ゲート信号φＶＭ＿ｎが印加され、拡散層６３（ドレイン）に出力端子ＴＯが接続され、拡散層６４（ソース）に中間電圧ＶＭが接続され、拡散層６５にノードＶＭ＿ｐｗ（出力線３２）が接続される。拡散層６５を介しＰ型ウェル６２に基板バイアスを印加するノードＶＭ＿ｐｗが、後述のスイッチＳｐにより、低電圧ＶＬまたは中間電圧ＶＭに切替接続される。
【００３５】
図示する例では、拡散層６７を介しＮ型ウェル６１の電位を高電圧ＶＨに接続しているが、このＮ型ウェル６１の電位は、Ｐ型ウェル６２あるいは基板５０の電位より低くならない電圧であれば良い。
【００３６】
図３は、図１に示すウェル電圧切替回路３０の詳細回路図である。このウェル電圧切替回路３０は、入力信号ＴＩ，ＰＧを取り込んで後述するように論理演算を行う論理回路３３と、論理回路３３の出力をレベル変換するレベルシフト回路３４と、レベルシフト回路３４の出力信号Ａ，Ｂによってスイッチ動作するスイッチＳｎ，Ｓｐとを備える。
【００３７】
スイッチＳｎは、高耐圧のＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２で構成される。トランジスタＰ２のソースに高電圧ＶＨが接続され、トランジスタＮ２のソースに中間電圧ＶＭが接続され、両トランジスタＰ２，Ｎ２のドレイン同士が共に出力線３１（ノードＶＭ＿ｎｗ）に接続され、両トランジスタＰ２，Ｎ２のゲートに印加されるレベルシフト回路３４の出力信号Ａに応じて、出力線３１の電圧を高電圧ＶＨあるいは中間電圧ＶＭに切替える機能を有する。
【００３８】
スイッチＳｐは、高耐圧のＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３で構成される。トランジスタＰ３のソースに中間電圧ＶＭが接続され、トランジスタＮ３のソースに低電圧ＶＬが接続され、両トランジスタＰ３，Ｎ３のドレイン同士が共に出力線３２（ノードＶＭ＿ｐｗ）に接続され、両トランジスタＰ３，Ｎ３のゲートに印加されるレベルシフト回路３４の出力信号Ｂに応じて、出力線３２の電圧を中間電圧ＶＭあるいは負電圧ＶＬに切替える機能を有する。
【００３９】
スイッチＳｎ，Ｓｐの前段に設けられたレベルシフト回路３４は、論理回路３３が入力信号ＴＩと入力信号ＰＧとを論理合成して生成した低電圧２値信号ａ，ｂを高電圧振幅ＶＨ―ＶＬにレベル変換して制御信号Ａ，Ｂとし、これを夫々、スイッチＳｎ，Ｓｐに出力する。
【００４０】
論理回路３３は、インバータ３３ａ，３３ｂ，３３ｃと、２入力のアンドゲート３３ｄと、Ｄ―Ｆ／Ｆ３３ｅと、２入力のノアゲート３３ｆと、２入力のナンドゲート３３ｇとを備える。
【００４１】
入力信号ＴＩはインバータ３３ａに入力され、インバータ３３ａの出力はＤ―Ｆ／Ｆ３３ｅのリセット入力端子（「Ｌ」リセット）とアンドゲート３３ｄの一方入力端に接続される。入力信号ＰＧはインバータ３３ｂとアンドゲート３３ｄの他方の入力端とに接続され、インバータ３３ｂの出力がＤ―Ｆ／Ｆ３３ｅのクロック入力に接続される。Ｄ―Ｆ／Ｆ３３ｅのＤ端子は、電源電圧ＶＤＤに接続される。
【００４２】
アンドゲート３３ｄの出力ノードｓ０がインバータ３３ｃに接続されると共にナンドゲート３３ｇの一方の入力端に接続される。インバータ３３ｃの出力はノアゲート３３ｆの一方の入力端に接続され、ナンドゲート３３ｇとノアゲート３３ｆの他方の入力端子が、Ｄ―Ｆ／Ｆ３３ｅのＱ出力ノードｓ１に接続される。ノアゲート３３ｆから信号ａが出力され、ナンドゲート３３ｇから信号ｂが出力される。
【００４３】
斯かる構成のウェル電圧切替回路３０の入力信号ＰＧがＨレベルに設定されているときに入力信号ＴＩがＨレベルになると、Ｄ−Ｆ／Ｆ３３ｅの出力ｓ１は「Ｌ」となるが、入力信号ＰＧの値に関わりなくアンドゲート３３ｄの出力ノードｓ０が「Ｌ」となるため、ノアゲート３３ｆから出力される低電圧論理信号ａはＬレベル、ナンドゲート３３ｇから出力される信号ｂはＨレベルとなる。
【００４４】
このため、レベル変換された信号Ａは「ＶＬ」、信号Ｂは「ＶＨ」となり、スイッチＳｎはトランジスタＰ２を選択接続して出力線３１（ＶＭ＿ｎｗ）に高電圧ＶＨを出力する。また、スイッチＳｐはトランジスタＮ３を選択接続して出力線３２（ＶＭ＿ｐｗ）に負電圧ＶＬを出力する。
【００４５】
入力信号ＴＩがＬレベルに変化すると、Ｄ―Ｆ／Ｆ３３ｅの出力ｓ１は「Ｌ」のままアンドゲート３３ｄの出力ノードｓ０は「Ｈ」となる。これにより、信号ａはＨレベル、信号ｂはＨレベルで変化なく、信号Ａは「ＶＨ」に変化する。これにより、トランジスタＮ２がオンし、出力線３１（ＶＭ＿ｎｗ）には中間電圧ＶＭが出力され、出力線３２（ＶＭ＿ｐｗ）の出力電圧は低電圧ＶＬを維持する。
【００４６】
入力信号ＴＩがＬレベルにある状態で、入力信号ＰＧがＬレベルになると、Ｄ―Ｆ／Ｆ３３ｅの出力ｓ１は「Ｈ」に設定されるが、アンドゲート３３ｄの出力ｓ０が「Ｌ」となるので、出力ｓ１の値に関わりなく低電圧論理信号ａはＬレベルとなり、信号ｂはＨレベルのままとなる。
【００４７】
これにより、スイッチＳｎへの入力信号Ａは「ＶＬ」に変化してトランジスタＰ２がオンし、出力線３１（ＶＭ＿ｎｗ）には高電圧ＶＨが出力される。また、出力線３２（ＶＭ＿ｐｗ）の出力電圧は低電圧ＶＬを維持する。
【００４８】
入力信号ＰＧが「Ｈ」に変化すると、Ｄ―Ｆ／Ｆ３３ｅの出力ｓ１は「Ｈ」のままなので、信号ａはＬレベルのままとなり、信号Ａは「ＶＬ」のままトランジスタＰ２をオンし、出力線３１（ＶＭ＿ｎｗ）の電圧は高電圧ＶＨを維持する。アンドゲート３３ｄの出力ノードｓ０は「Ｈ」となるので信号ｂは「Ｌ」に変化し、信号Ｂは「ＶＬ」となり、出力線３２（ＶＭ＿ｐｗ）の出力電圧は中間電圧ＶＭになる。
【００４９】
次に入力信号ＴＩがＨレベルになると、ノードｓ０は「Ｌ」となり、Ｄ−Ｆ／Ｆの出力ノードｓ１は「Ｌ」となって、信号ａはＬレベル、信号ｂはＨレベルとなる。これにより、信号Ａは「ＶＬ」、信号Ｂは「ＶＨ」となり、出力線３１（ＶＭ＿ｎｗ）は「ＶＨ」、出力線３２（ＶＭ＿ｐｗ）は「ＶＬ」となって、最初の状態に戻る。
【００５０】
次に、本実施形態の電圧信号出力回路を構成する制御ロジック１０の動作について、上述した図１２により説明する。入力信号ＰＧがＨレベルに設定されると、レベルシフト回路１２によりＶＨ―ＶＬにレベル変換された制御信号φＶＨ＿ｐは「ＶＨ」となり、ＰＭＯＳトランジスタＰ０はオフする。
【００５１】
このとき、入力信号ＴＩがＨレベルならば、各レベル変換された制御信号φＶＬ＿ｎとφＶＭ＿ｐは「ＶＨ」、φＶＭ＿ｎは「ＶＬ」となり、ＮＭＯＳトランジスタＮ０がオン、トランジスタＰ１，Ｎ１はオフして、出力ＴＯは負電圧ＶＬとなる。
【００５２】
入力信号ＴＩがＬレベルとなると、制御信号φＶＬ＿ｎとφＶＭ＿ｐは「ＶＬ」、φＶＭ＿ｎは「ＶＨ」となり、ＮＭＯＳトランジスタＮ０がオフ、トランジスタＰ１，Ｎ１はオンして、出力ＴＯは中間電圧ＶＭへ上昇する。
【００５３】
出力ＴＯが中間電圧ＶＭの状態にあるとき、入力信号ＰＧをＬレベルにすると、制御信号φＶＬ＿ｎは「ＶＬ」のまま変化無く、φＶＨ＿ｐは「ＶＬ」、φＶＭ＿ｐは「ＶＨ」、φＶＭ＿ｎは「ＶＬ」となる。これにより、トランジスタＰ０はオン、トランジスタＰ１，Ｎ１はオフして、出力ＴＯは中間電圧ＶＭから高電圧ＶＨへと変化し、入力信号ＰＧをＨレベルに戻すと、φＶＨ＿ｐは「ＶＨ」、φＶＭ＿ｐは「ＶＬ」、φＶＭ＿ｎは「ＶＨ」となり、出力ＴＯは中間電圧ＶＭに戻る。
【００５４】
尚、図１に示す電圧信号出力回路では、入力信号ＴＩをＨレベルに固定すると、入力信号ＰＧの状態に関わり無く制御信号φＶＬ＿ｎ，φＶＨ＿ｐ及びφＶＭ＿ｐは高電圧ＶＨに固定され、φＶＭ＿ｎは負電圧ＶＬに固定され、トランジスタＮ０のみオンして出力は低電圧ＶＬに固定される。
【００５５】
図４は、図１の電圧信号出力回路によって駆動される垂直転送路の駆動タイミングチャートである。入力信号ＴＩ，ＰＧは、３Ｖ程度の低電源電圧ＶＤＤをＨレベル、接地電圧ＧＮＤ（＝０Ｖ）をＬレベルとしている。この２つの入力信号ＴＩ，ＰＧにより、出力ＴＯが、高電圧ＶＨ（例えば＋１５Ｖ），負電圧ＶＬ（例えば−８Ｖ），中間電圧ＶＭ（例えば０Ｖ）の３値のうちの１つに選択される。
【００５６】
電荷転送を行う場合、入力信号ＰＧはＨレベルに固定される。このとき、入力信号ＴＩがＨレベルになると出力ＴＯは低電圧ＶＬを出力し、Ｌレベルになると中間電圧ＶＭを出力する。即ち、ＶＬ―ＶＭ間を振幅とするクロック出力ＴＯによって垂直転送路が２値駆動される。
【００５７】
出力ＴＯが負電圧ＶＬを出力するとき、トランジスタＮ０のゲート制御信号φＶＬ＿ｎは「ＶＨ」となってトランジスタＮ０はオン（導通）になる。他のトランジスタＰ０，Ｐ１，Ｎ１は、各ゲート制御信号φＶＨ＿ｐ，φＶＭ＿ｐ，φＶＭ＿ｎが夫々「ＶＨ」「ＶＨ」「ＶＬ」に制御され、全てオフ（遮断）となる。
【００５８】
このとき、本実施形態の電圧信号出力回路では、ウェル電圧切替回路３０の切替動作により、ＰＭＯＳトランジスタＰ１の基板ノードＶＭ＿ｎｗを「ＶＨ」、ＮＭＯＳトランジスタＮ１の基板ノードＶＭ＿ｐｗを「ＶＬ」にしている。
【００５９】
出力ＴＯを低電圧ＶＬから中間電圧ＶＭに変化させるとき、トランジスタＮ０をオフにし、トランジスタＰ１，Ｎ１をオンにする。即ち、ゲート制御信号φＶＬ＿ｎを「ＶＬ」、ゲート制御信号φＶＭ＿ｐ，φＶＭ＿ｎを夫々「ＶＬ」「ＶＨ」にする。
【００６０】
このとき、本実施形態の電圧信号出力回路では、Ｐウェル電圧切替回路３０の切替動作により、トランジスタＰ１の基板ノードＶＭ＿ｎｗが電圧ＶＭに制御され、トランジスタＮ１の基板ノードＶＭ＿ｐｗは低電圧ＶＬのままに制御される。
【００６１】
これにより、トランジスタＰ１においては、ソースに接続する中間電圧ＶＭと基板のＮ型ウェルとの間に電位差が無くなる。即ち、トランジスタＰ１は、基板バイアス効果の影響を受けずに、出力ＴＯに中間電圧ＶＭを出力することができる。
【００６２】
ここで、トランジスタＮ１の基板ノードＶＭ＿ｐｗを「ＶＭ」に切り替えないのは、次の理由による。出力ＴＯが低電圧ＶＬから中間電圧ＶＭに立ち上がる時、出力ＴＯに接続されるＮ型となるドレイン電位が、Ｐ型ウェルとなる基板ノードの電位より下がることにより、ＰＮ接合部で順方向電流が流れ、ラッチアップなどの危険が生じるためである。
【００６３】
光電変換素子の信号電荷を垂直転送路に読み出すときは、入力信号ＴＩはＬレベルに固定され、入力信号ＰＧはＨレベルからＬレベルに変化される。これにより、出力ＴＯは、中間電圧ＶＭから高電圧ＶＨへと変化する。その後、入力信号ＰＧが再びＨレベルになると、出力ＴＯは中間電圧ＶＭに戻り、次の電荷転送状態に入る。
【００６４】
出力ＴＯが高電圧ＶＨへ変化するとき、ＰＭＯＳトランジスタＰ０をオンにするためゲート制御信号φＶＨ＿ｐを「ＶＬ」、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の各ゲート制御信号φＶＭ＿ｐ，φＶＭ＿ｎを夫々「ＶＨ」「ＶＬ」にしてオフする。
【００６５】
このとき、本実施形態の電圧信号出力回路では、ウェル電圧切替回路３０の切替動作により、トランジスタＰ１の基板ノードＶＭ＿ｎｗが「ＶＨ」に制御され、ＮＭＯＳトランジスタＮ１の基板ノードＶＭ＿ｐｗは「ＶＬ」のままに制御される。
【００６６】
出力ＴＯが高電圧ＶＨから中間電圧ＶＭへ変化するとき、トランジスタＰ０をオフするためにゲート制御信号φＶＨ＿ｐは「ＶＨ」に制御され、トランジスタＰｌ，Ｎ１をオンするための各制御信号φＶＭ＿Ｐ，φＶＭ＿ｎは夫々「ＶＬ」「ＶＨ」に制御される。
【００６７】
このとき、本実施形態の電圧信号出力回路では、ウェル電圧切替回路３０の切替動作により、トランジスタＰ１の基板ノードＶＭ＿ｎｗの印加電圧は高電圧ＶＨのままに制御され、トランジスタＮ１の基板ノードＶＭ＿ｐｗの印加電圧は中間電圧ＶＭに制御される。
【００６８】
これにより、トランジスタＮ１においては、ソースに接続する中間電圧ＶＭと基板のＰ型ウェルとの間に電位差が無くなり、基板バイアス効果の影響を受けずにオンし、出力端ＴＯに中間電圧ＶＭを出力することができる。
【００６９】
ここで、トランジスタＰ１の基板ノードＶＭｎ＿ｗを中間電圧ＶＭに切り替えないのは、出力ＴＯが高電圧ＶＨから中間電圧ＶＭに立ち下がるとき、出力ＴＯに接続するＰ型ドレインの電位が、Ｎ型ウェルとなる基板ノードの電位より上がることによってＰＮ接合部で順方向電流が流れ、ラッチアップなどの危険が生じるためである。
【００７０】
上述した信号電荷の垂直転送路への読み出し期間において、トランジスタＮ０のゲート制御信号φＶＬ＿ｎは「ＶＬ」のままで変化なく、トランジスタＮ０はオフしている。
【００７１】
次の電荷転送期間に移り、入力信号ＰＧがＨレベルのまま入力信号ＴＩがＨレベルになると、ゲート制御信号φＶＭ＿ｐは「ＶＨ」、φＶＭ＿ｎは「ＶＬ」へと変化する。これにより、トランジスタＰ１，Ｎ１は共にオフする。トランジスタＮ０のゲート制御信号φＶＬ＿ｎは「ＶＨ」となってオンし、出力ＴＯからは低電圧ＶＬが出力される。
【００７２】
このとき、トランジスタＰ１の基板ノードＶＭ＿ｎｗは「ＶＨ」のまま変化なく、トランジスタＮ１の基板ノードＶＭ＿ｐｗは「ＶＭ」から「ＶＬ」へと変化するようにウェル電圧切替回路３０が動作する。その後は上述した動作を繰り返す。
【００７３】
以上述べた第１実施形態によれば、電荷転送期間において、出力ＴＯが負電圧ＶＬから中間電圧ＶＭに移るときにオンするＰＭＯＳトランジスタＰ１は、Ｎウェル基板ノードＶＭ＿ｎｗが中間電圧ＶＭに切り替えられるため基板バイアス効果が発生しない。
【００７４】
また、信号電荷の読み出し期間において、出力ＴＯが高電圧ＶＨから中間電圧ＶＭに移るときにオンするＮＭＯＳトランジスタＮｌは、Ｐウェル基板ノードＶＭ＿ｐｗが中間電圧ＶＭに切り替えられるため基板バイアス効果を生じることが無い。従って、チャネル幅を大きくしなくとも中間電圧ＶＭに対してオン抵抗を小さくすることができる。
【００７５】
（第２実施形態）
図５は、本発明の第２実施形態に係る電圧信号出力回路の構成図である。本実施形態の電圧信号出力回路も、ＣＣＤ型固体撮像装置の垂直転送路の駆動に用いられる。
【００７６】
本実施形態の電圧信号出力回路は、第１実施形態と同じ制御ロジック１０及び出力部２０を備えると共に、ウェル電圧切替回路４０を備える。第１の実施形態のウェル電圧切替回路３０は、トランジスタＰ１の基板バイアス電圧を高電圧ＶＨまたは中間電圧ＶＭに切り替え、トランジスタＮ１の基板バイアス電圧を低電圧ＶＬまたは中間電圧ＶＭに切り替えている。
【００７７】
これに対し、本実施形態のウェル電圧切替回路４０は、トランジスタＰ１の基板バイアス電圧を高電圧ＶＨ，中間電圧ＶＭ，出力電圧ＴＯの３つの中から選択した電圧に切り替え、トランジスタＮ１の基板バイアス電圧を低電圧ＶＬ，中間電圧ＶＭ，出力電圧ＴＯの３つの中から選択した電圧に切り替える構成になっている。
【００７８】
図６は、図５に示すＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１が形成された半導体基板の断面模式図である。図２の第１実施形態に比較して、出力ＴＯ線を、スイッチＳｎ’とスイッチＳｐ’の位置まで延ばし、基板バイアス電圧を３つの中から選択できる様にした点が異なり、他の構成は第１実施形態と同じであるので、同一部材には同一符号を付してその説明は省略する。
【００７９】
図７は、図５に示すウェル電圧切替回路４０の詳細図である。ウェル電圧切替回路４０は、入力信号ＴＩ，ＰＧを取り込んで後述するように論理演算を行う論理回路４１と、論理回路４１の出力をレベル変換するレベルシフト回路４２と、レベルシフト回路４２の出力信号によってスイッチ動作するスイッチＳｎ’，Ｓｐ’とを備える。
【００８０】
論理回路４１は、３つのインバータ４１ａ，４１ｂ，４１ｃと、２入力のアンドゲート４１ｄと、Ｄ―Ｆ／Ｆ４１ｅと、２入力のノアゲート４１ｆと、２入力のナンドゲート４１ｇとを備え、２つの信号ＴＩ，ＰＧを入力信号とし、４つの信号ａ’，ｂ’，ｃ’，ｄ’をレベルシフト回路４２に出力する。
【００８１】
入力信号ＴＩはインバータ４１ａに入力され、インバータ４１ａの出力はＤ―Ｆ／Ｆ４１ｅのリセット入力端子（「Ｌ」リセット）とアンドゲート４１ｄの一方入力端に接続される。入力信号ＰＧはインバータ４１ｂとアンドゲート４１ｄの他方の入力端に接続され、インバータ４１ｂの出力がＤ―Ｆ／Ｆ４１ｅのクロック入力に接続される。Ｄ―Ｆ／Ｆ４１ｅのＤ端子は、電源電圧ＶＤＤに接続される。
【００８２】
アンドゲート４１ｄの出力端がインバータ４１ｃの入力端に接続され、インバータ４１ｃの出力が、ノアゲート４１ｆの一方の入力端に接続される。また、ノアゲート４１ｆの他方の入力端に、Ｄ―Ｆ／Ｆ４１ｅの出力ノードｓ１’が接続される。ナンドゲート４１ｇの２つの入力端には、アンドゲート４１ｄの出力とＤ―Ｆ／Ｆ４１ｅの出力とが接続される。
【００８３】
上記の信号ａ’はアンドゲート４１ｄから出力され、信号ｂ’はインバータ４１ｃから出力され、信号ｃ’はノアゲート４１ｆから出力され、信号ｄ’はナンドゲート４１ｇから出力される。
【００８４】
レベルシフト回路４２は、入力信号ＴＩ，ＰＧを論理回路４１が論理合成した低電圧振幅（ＶＤＤ―ＧＮＤ）による出力信号ａ’，ｂ’，ｃ’，ｄ’を、高電圧振幅（ＶＨ―ＶＬ）の信号Ａ’，Ｂ’，Ｃ’，Ｄ’にレベル変換する。
【００８５】
スイッチＳｎ’は、高耐圧のＰＭＯＳトランジスタＰ２’，ＮＭＯＳトランジスタＮ２’，ＰＭＯＳトランジスタＰ４で構成される。トランジスタＰ２’のソースが高電圧ＶＨに接続され、そのゲートに信号Ａ’が入力される。トランジスタＮ２’のソースは中間電圧ＶＭに接続され、そのゲートに信号Ｃ’が入力される。トランジスタＰ４のソースが出力ＴＯに接続され、そのゲートに信号Ｄ’が入力される。３つのトランジスタＰ２’，Ｎ２’，Ｐ４のドレインが共通に基板ノードＶＭ＿ｎｗに接続される。
【００８６】
スイッチＳｐ’は、高耐圧のＰＭＯＳトランジスタＰ３’，ＮＭＯＳトランジスタＮ３’，ＮＭＯＳトランジスタＮ４で構成される。トランジスタＰ３’のソースが中間電圧ＶＭに接続され、そのゲートに信号Ｄ’が入力される。トランジスタＮ３’のソースは低電圧ＶＬに接続され、そのゲートに信号Ｂ’が入力される。トランジスタＮ４のソースが出力ＴＯに接続され、そのゲートに信号Ｃ’が入力される。３つのトランジスタＰ３’，Ｎ３’，Ｎ４のドレインが共通に基板ノードＶＭ＿ｐｗに接続される。
【００８７】
斯かる構成のウェル電圧切替回路４０では、入力信号ＰＧがＨレベルに設定されているときに入力信号ＴＩがＨレベルになると、入力信号ＰＧの値に関わり無く、Ｄ―Ｆ／Ｆ４１ｅの出力ノードｓ１’はＬレベルになる。従って、低電圧論理信号ａ’，ｃ’はＬレベル、信号ｂ’，ｄ’はＨレベルとなり、レベル変換された信号Ａ’，Ｃ’は「ＶＬ」、信号Ｂ’，Ｄ’は「ＶＨ」となる。
【００８８】
これにより、スイッチＳｎ’ではトランジスタＰ２’が選択接続されて基板ノードＶＭ＿ｎｗは高電圧ＶＨとなり、スイッチＳｐ’ではトランジスタＮ３’が選択接続されて基板ノードＶＭ＿ｐｗは負電圧ＶＬになる。
【００８９】
入力信号ＴＩがＬレベルに変化すると、信号ａ’はＨレベル、信号ｂ’はＬレベル、Ｄ―Ｆ／Ｆ４１ｄの出力ｓ１’はＬレベルのままなので、信号ｃ’はＨレベル、信号ｄ’はＨレベルのままとなり、信号Ａ’，Ｃ’，Ｄ’は「ＶＨ」、信号Ｂ’は「ＶＬ」となる。
【００９０】
これにより、スイッチＳｎ’では、トランジスタＮ２’が選択接続されて基板ノードＶＭ＿ｎｗは中間電圧ＶＭになり、スイッチＳｐ’では、トランジスタＮ４が選択接続されて基板ノードＶＭ＿ｐｗは出力電圧ＴＯとなる。
【００９１】
入力信号ＴＩがＬレベルにある状態で、入力信号ＰＧがＬレベルになると、Ｄ―Ｆ／Ｆ４１ｅの出力ｓ１’はＨレベルに設定されるが、出力ｓ１’の値に関わりなく、低電圧論理信号ａ’，ｃ’はＬレベル、信号ｂ’，ｄ’はＨレベルとなり、レベル変換された信号Ａ’，Ｃ’は「ＶＬ」、信号Ｂ’，Ｄ’は「ＶＨ」となる。
【００９２】
これにより、スイッチＳｎ’ではトランジスタＰ２’が選択接続されて基板ノードＶＭ＿ｎｗは高電圧ＶＨとなり、スイッチＳｐ’ではトランジスタＮ３’が選択接続されて基板ノードＶＭ＿ｐｗは負電圧ＶＬとなる。
【００９３】
入力信号ＰＧがＨレベルに変化すると、Ｄ―Ｆ／Ｆ４１ｅの出力ｓ１’は「Ｈ」のままであり、信号ａ’はＨレベル、信号ｂ’，ｃ’，ｄ’はＬレベルとなり、信号Ａ’は「ＶＨ」、信号Ｂ’，Ｃ’，Ｄ’は「ＶＬ」となる。
【００９４】
これにより、スイッチＳｎ’ではトランジスタＰ４が選択接続されて基板ノードＶＭ＿ｎｗは出力電圧ＴＯとなり、スイッチＳｐ’ではトランジスタＰ３’が選択接続されて基板ノードＶＭ＿ｐｗは中間電圧ＶＭとなる。
【００９５】
次に入力信号ＰＧがＨレベルに設定され、入力信号ＴＩがＨレベルになると、入力信号ＰＧの値に関わり無くＤ−Ｆ／Ｆ４１ｅの出力ｓ１’は「Ｌ」となり、信号ａ’，ｃ’はＬレベル、信号ｂ’，ｄ’はＨレベルとなり、ノードＶＭ＿ｎｗは高電圧ＶＨ、ノードＶＭ＿ｐｗは低電圧ＶＬとなって最初の状態に戻る。
【００９６】
図８は、図５の電圧信号出力回路によって駆動される垂直転送路の駆動タイミングチャートである。電荷転送時においては、入力信号ＰＧをＨレベルに固定した状態で入力信号ＴＩをＨレベルとすると出力ＴＯは「ＶＬ」を出力し、入力信号ＴＩをＬレベルにすると出力ＴＯは「ＶＭ」を出力する。この「ＶＬ―ＶＭ」を振幅とするクロック出力によって、垂直転送路は２値駆動される。
【００９７】
出力ＴＯが負電圧ＶＬを出力するとき、中間電圧ＶＭを選択するＰＭＯＳトランジスタＰ１の基板ノードＶＭ＿ｎｗの印加電圧は「ＶＨ」、ＮＭＯＳトランジスタＮ１の基板ノードＶＭ＿ｐｗの印加電圧は「ＶＬ」となる。また、出力ＴＯが中間電圧ＶＭを出力するときは、トランジスタＰ１の基板ノードＶＭ＿ｎｗの印加電圧は「ＶＭ」、トランジスタＮ１の基板ノードＶＭ＿ｐｗの印加電圧は出力電圧ＴＯとなる。
【００９８】
これにより、トランジスタＰ１と同様にトランジスタＮ１においてもドレインに接続する出力ＴＯと基板のＰ型ウェルとの間に電位差が無くなり、基板バイアス効果を無くすことができ、「ＶＭ」に対し一層低いオン抵抗を実現することができる。
【００９９】
電荷転送時においては、出力ＴＯは中間電圧ＶＭより高電位になることが無いため、トランジスタＮ１の基板ノードＶＭ＿ｐｗを、ドレイン即ち出力ＴＯに接続しても、中間電圧ＶＭが接続されるソースからＰ型ウェルへの順方向電流が流れることは無く、ラッチアップなどの危険無く低いオン抵抗が実現できる。
【０１００】
信号電荷を光電変換素子から垂直転送路に読み出すときには、入力信号ＴＩをＬレベルに設定し、入力信号ＰＧをＨレベルからＬレベルにする。これにより、出力ＴＯは中間電圧ＶＭから高電圧ＶＨへ変化し、電荷読み出しが行われる。
【０１０１】
入力信号ＰＧを再びＨレベルとすると、出力ＴＯは中間電圧ＶＭに戻り、次の電荷転送状態に移行する。
【０１０２】
出力ＴＯが高電圧ＶＨに変化するとき、中間電圧ＶＭを選択接続するＰＭＯＳトランジスタＰ１の基板ノードＶＭ＿ｎｗの印加電圧は、中間電圧ＶＭから高電圧ＶＨに変わり、ＮＭＯＳトランジスタＮ１の基板ノードＶＭ＿ｐｗは出力電圧ＴＯから低電圧ＶＬに変わる。また、出力ＴＯが高電圧ＶＨから中間電圧ＶＭに変化するとき、トランジスタＰ１の基板ノードＶＭ＿ｎｗの印加電圧は、高電圧ＶＨから出力電圧ＴＯに切り替わり、トランジスタＮ１の基板ノードＶＭ＿ｐｗの印加電圧は低電圧ＶＬから中間電圧ＶＭへと変わる。
【０１０３】
これにより、トランジスタＮ１と同様にトランジスタＰ１においても基板バイアス効果を無くすことができ、中間電圧ＶＭに対し一層低いオン抵抗を実現することができる。信号電荷の読み出し時には、出力ＴＯは中間電圧ＶＭより低電位になることが無いため、トランジスタＰ１の基板ノードＶＭ＿ｎｗとドレイン即ち出力ＴＯとを接続しても、中間電圧ＶＭに接続されるソースからＮ型ウェルへの順方向電流が流れることは無く、ラッチアップなどの危険無く低いオン抵抗が実現できる。
【０１０４】
以上述べた様に、第２実施形態によれば、電荷転送期間において出力ＴＯが負電圧ＶＬから中間電圧ＶＭに変化するとき、ＮＭＯＳトランジスタＮ１のＰ型ウェル接続ノードＶＭ＿ｐｗを、ドレイン即ち出力ＴＯと接続するため、トランジスタＰ１と同様に基板バイアス効果の発生を防ぐことができる。
【０１０５】
また、電荷読出期間において、出力ＴＯが高電圧ＶＨから中間電圧ＶＭに変化するとき、ＰＭＯＳトランジスタＰｌのＮ型ウェル接続ノードＶＭ＿ｎｗを、ドレイン即ち出力ＴＯと接続するため、トランジスタＮ１と同様に基板バイアス効果の発生を防ぐことができ、中間電圧ＶＭに対してより一層オン抵抗を小さくすることができる。
【０１０６】
上述した実施形態では、中間電圧を選択接続していない期間、即ち、出力ＴＯが高電圧ＶＨまたは低電圧ＶＬを出力する期間において、トランジスタＰ１，Ｎ１の基板ノードの電圧（基板バイアス電圧）を「ＶＨ」，「ＶＬ」としているが、この基板ノードの電圧はソース或いはドレインに順方向の電流が流れずにオフできる電圧であれば良い。
【０１０７】
このため、例えば図９に示すように、出力ＴＯがＶＬ／ＶＭを出力する垂直電荷転送期間においては、ＰＭＯＳトランジスタＰ１のＮウェル基板ノードＶＭ＿ｎｗの印加電圧を中間電圧ＶＭに設定し、出力ＴＯがＶＭ／ＶＨを出力する読み出し期間においては、ＮＭＯＳトランジスタＮ１のＰウェル基板ノードＶＭ＿ｐｗの印加電圧を中間電圧ＶＭに設定しても良い。
【０１０８】
尚、上述した実施形態では、中間電圧ＶＭが１つの場合を説明したが、中間電圧の電圧値が複数ある場合でも、上述した実施形態と同様の構成により、各中間電圧の選択接続時にオンするトランジスタの基板バイアス効果を無くすことが可能である。
【０１０９】
以上述べた様に、本発明の各実施形態によれば、中間電圧を選択する期間ではトランジスタの基板電位を供給するＮ型ウェルとＰ型ウェルをこれに等しい中間電圧あるいは出力電圧と接続するため、トランジスタに基板バイアス効果が生じることが無くなり、オン抵抗を低減することができ、また、出力の応答特性を低下させることが無くなる。更に、オン抵抗削減のためのチャネル幅増大によるトランジスタの占有面積を増大させる必要がなくなり、チップコストの上昇が抑制することが可能となる。
【産業上の利用可能性】
【０１１０】
本発明に係る電圧信号出力回路は、トランジスタの基板バイアス効果を生じさせることがないため、ＣＣＤ型固体撮像装置に適用すると有用である。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１実施形態に係る電圧信号出力回路の構成図である。
【図２】図１に示すトランジスタＰ１，Ｎ１を形成した半導体基板の断面模式図である。
【図３】図１に示すウェル電圧切替回路の詳細構成図である。
【図４】図１の電圧信号出力回路の３値出力を用いてＣＣＤ型固体撮像素子を駆動するときのタイミングチャートである。
【図５】本発明の第２実施形態に係る電圧信号出力回路の構成図である。
【図６】図５に示すトランジスタＰ１，Ｎ１を形成した半導体基板の断面模式図である。
【図７】図５に示すウェル電圧切替回路の詳細構成図である。
【図８】図５の電圧信号出力回路の３値出力を用いてＣＣＤ型固体撮像素子を駆動するときのタイミングチャートである。
【図９】図８のタイミングチャートの変形例を示すタイミングチャートである。
【図１０】従来の電圧信号出力回路の構成図である。
【図１１】図１０の電圧信号出力回路の３値出力を用いてＣＣＤ型固体撮像素子を駆動するときのタイミングチャートである。
【図１２】図１０に示す制御ロジックの一例を示す図である。
【符号の説明】
【０１１２】
Ｐ０〜Ｐ４，Ｐ２’，Ｐ３’，Ｐ４  高耐圧ＰＭＯＳトランジスタ
Ｎ０〜Ｎ４，Ｎ２’，Ｎ３’，Ｎ４  高耐圧ＮＭＯＳトランジスタ
Ｓｎ，Ｓｎ’，Ｓｐ，Ｓｐ’  スイッチ
１０  制御ロジック回路
１１，３３，４１  論理回路
２０  出力部
３０，４０  ウェル電圧切替回路
３４，４２  レベルシフト回路（レベル変換回路）
【図１】
0004696006.tif 000002
【図２】
0004696006.tif 000003
【図３】
0004696006.tif 000004
【図４】
0004696006.tif 000005
【図５】
0004696006.tif 000006
【図６】
0004696006.tif 000007
【図７】
0004696006.tif 000008
【図８】
0004696006.tif 000009
【図９】
0004696006.tif 000010
【図１０】
0004696006.tif 000011
【図１１】
0004696006.tif 000012
【図１２】
0004696006.tif 000013