(57)【特許請求の範囲】
【請求項１】
ＲＦ信号またはＩＦ信号を入力として、これを第１のデジタルローカル発振器出力を基準信号として動作する位相ロックループの出力信号によりＩＦ信号に変換する第１のミキサーと、
該第１のミキサーの出力信号をＡＤ変換器にてデジタル信号に変換して、このデジタル信号を、デジタルダウンコンバータに設けられて、第２のデジタルローカル発振器の出力により検波器処理周波数に変換する第２のミキサーとを備えた受信機であって、
前記第１のミキサーとＡＤ変換器との間もしくは該ＡＤ変換器と前記第２のミキサーとの間に、帯域制限を目的としたフィルタが設けられ、
前記第１のデジタルローカル発振器の発振可能な周波数ステップを、前記第２のデジタルローカル発振器の発振可能な周波数ステップより大きく設定し、
前記第１のデジタルローカル発振器および第２のデジタルローカル発振器は正弦波／余弦波を出力するダイレクトデジタルシンセサイザであり、
前記第１のデジタルローカル発振器としてのダイレクトデジタルシンセサイザの位相演算語長が、位相データを正弦波／余弦波に変換する正弦波／余弦波テーブルの入力語長に一致する
ことを特徴とする受信機。
【請求項２】
前記第１のデジタルローカル発振器が位相を正弦波／余弦波に変換するための正弦波／余弦波テーブルを順次読み出すことを特徴とする請求項１に記載の受信機。
【請求項３】
正弦波／余弦波テーブル長が可変長であることを特徴とする請求項２に記載の受信機。
【請求項４】
複数周期のデータを持つ正弦波／余弦波テーブルを用いることを特徴とする請求項２または請求項３に記載の受信機。
【請求項５】
帯域制限を目的とした前記フィルタが、前記ＡＤ変換器と第２のミキサーとの間に設けられて、前記フィルタ出力のサンプリング周波数を下げるデシメーションフィルタであることを特徴とする請求項１乃至請求項４のいずれかに記載の受信機。
【請求項６】
前記フィルタの帯域幅が、通信チャンネル帯域幅＋ローカル発振器の出力周波数ステップであることを特徴とする請求項１乃至請求項５のいずれかに記載の受信機。
【請求項７】
前記フィルタがＦＩＲフィルタであり、デジタルダウンコンバータ周波数の設定時に、通信チャンネル帯域幅の半分の帯域を持つ基準ＬＰＦ係数に、ｃｏｓ（ｎω）（ωはフィルタのあるＩＦ周波数）を乗じてフィルタ用ＢＰＦ係数としたことを特徴とする請求項１〜請求項６のいずれかに記載の受信機。
【請求項８】
前記ＬＰＦ係数に乗算するｃｏｓ（ｎω）を得るために、デジタルローカル発振器を用いることを特徴とする請求項７に記載の受信機。
【請求項９】
前記フィルタがＦＩＲフィルタであり、デジタルダウンコンバータ周波数の設定時に、通信チャンネル帯域幅の半分の帯域を持つ基準ＬＰＦ係数に、ｅのｉ（ｎω）乗の値（ωはフィルタのあるＩＦ周波数）を乗じてフィルタ用ＢＰＦ係数としたことを特徴とする請求項１〜請求項６のいずれかに記載の受信機。
【請求項１０】
前記ＬＰＦ係数に乗算するｅのｉ（ｎω）乗の値を得るために、デジタルローカル発振器を用いることを特徴とする請求項９に記載の受信機。
【請求項１１】
前記第１のデジタルローカル発振器のサンプリングクロックは、水晶発振器の出力として得ることを特徴とする請求項１乃至請求項１０のいずれかに記載の受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号発生器の消費電力を増大させることなくＩＦ（中間周波数）信号をデジタル信号処理する受信機に関する。
【０００２】
【従来の技術】
従来の受信機として、受信信号をＲＦ部やＩＦ部にてサンプリングし、デジタル信号処理によって信号の選択および検波を行うものがある。図４は、従来の受信機を示すブロック図である。この従来の受信機では、デジタル信号処理による信号発生器１０３からの出力信号をリファレンスとして、位相ロックループ（ＰＬＬ）１０２からローカル信号を出力させ、このローカル信号により前記受信したＲＦ信号等を第１のミキサー１０１でＩＦ変換し、このＩＦ変換出力をサンプリングしたデジタル信号を、デジタルダウンコンバータ（ＤＤＣ）１１０内の第２のミキサー１１１によるデジタル信号処理によってベースバンド信号に変換している。ところがこのような受信機においては、第１のミキサー１０１に用いるローカル発振器に、リファレンス信号発生部での演算処理によってスプリアスが発生し、これらのうち、ローカル周波数から離れているスプリアスは、ＰＬＬ１０２の作用によって抑圧されるものの、ローカル周波数に近いスプリアスは抑圧されず、結果として隣接チャンネルに対する妨害特性を悪化させていた。
【０００３】
一方、このような問題に対し、（１）デジタル信号処理による信号発生器のスプリアスを問題ないレベルまで下げるために演算精度の向上を図ったり、（２）デジタル信号処理による信号発生器にローカル発振器（ＤＤＳ）を用いたとき、このローカル発振器において発生するスプリアスを拡散して、スプリアスのピークレベルを軽減するＤｉｔｈｅｒ法を採用したり、（３）ローカル発振器（ＤＤＳ）のスプリアス発生がローカル発振器（ＤＤＳ）の発振周波数に依存することを利用してスプリアスが発生しない周波数で使用したりするなどの対応策が取られていた。この、スプリアスが発生しない周波数で使用する方法としては、ＰＬＬでの分周及び逓倍値とＤＤＳの出力周波数の組合せの内、最もよい組合せを選択して使用する方法などが知られている。
なお、上記ＰＬＬ１０２のようなＤＤＳ駆動ＰＬＬでは、ＰＬＬのループフィルタの帯域を狭くすると、スプリアスが抑圧されない帯域を狭くすることができるが、その代わりにＰＬＬの応答速度が遅くなることが知られている。
【０００４】
【発明が解決しようとする課題】
しかしながら、このようなスプリアス対策にあっても、それぞれ（１）回路規模と消費電力の増大を招いたり、（２）スプリアスレベルを下げる前記方法を採用した場合よりは少ないが、依然として回路規模および消費電力の増大とＣ／Ｎの悪化とを招き、さらに（３）利用可能な周波数が制限されるといった問題があった。
特に、ＰＬＬの応答特性やＣ／Ｎ特性を良くするために、前記デジタル信号処理による信号発生器の出力周波数を高くするほど、デジタル信号処理部における消費電力のウェイトが大きくなるために大きな問題となっていた。
【０００５】
本発明は、前記のような問題を解決するものであり、デジタル信号処理による信号発生器の消費電力を増大させることなく、低いスプリアスレベルと高い周波数精度を得ることができる受信機を得ることを目的とする。
【０００６】
【課題を解決するための手段】
前記目的達成のため、請求項１に記載の受信機は、ＲＦ信号またはＩＦ信号を入力として、これを第１のデジタルローカル発振器出力を基準信号として動作する位相ロックループの出力によりＩＦ信号に変換する第１のミキサーと、該第１のミキサーの出力信号をＡＤ変換器にてデジタル信号に変換して、このデジタル信号を、デジタルダウンコンバータに設けられて、第２のデジタルローカル発振器の出力により検波器処理周波数に変換する第２のミキサーとを備えた受信機であって、前記第１のミキサーとＡＤ変換器との間、もしくは該ＡＤ変換器と前記第２のミキサーとの間に帯域制限を目的としたフィルタを設け、前記第１のデジタルローカル発振器の発振可能な周波数ステップを、前記第２のデジタルローカル発振器の発振可能な周波数ステップより大きい設定としたものである。
【０００７】
また、請求項２に記載の受信機は、請求項１に記載の受信機において、前記第１のデジタルローカル発振器および第２のデジタルローカル発振器を正弦波／余弦波を出力するダイレクトデジタルシンセサイザとしたものである。
【０００８】
また、請求項３に記載の受信機は、請求項２に記載の受信機において、前記第１のデジタルローカル発振器としてのダイレクトデジタルシンセサイザの位相演算語長を、位相データを正弦波／余弦波に変換する正弦波／余弦波テーブルの入力語長に一致させるようにしたものである。
【０００９】
また、請求項４に記載の受信機は、請求項１に記載の受信機において、前記第１のデジタルローカル発振器においてはテーブル読み出し方式（テーブルルックアップ方式）を用いて、位相を正弦波／余弦波に変換するための正弦波／余弦波テーブルを順次読み出すようにしたものである。
【００１０】
また、請求項５に記載の受信機は、請求項４に記載の受信機において、正弦波／余弦波テーブル長を可変長としたものである。
【００１１】
また、請求項６に記載の受信機は、請求項４または請求項５に記載の受信機において、複数周期のデータを持つ正弦波／余弦波テーブルを用いるようにしたものである。
【００１２】
また、請求項７に記載の受信機は、請求項１乃至請求項６のいずれかに記載の受信機において、帯域制限を目的とした前記フィルタを、前記ＡＤ変換器と第２のミキサーとの間に設けられて、前記フィルタ出力のサンプリング周波数を下げるデシメーションフィルタとしたものである。
【００１３】
また、請求項８に記載の受信機は、請求項１乃至請求項７のいずれかに記載の受信機において、前記フィルタの帯域幅を、通信チャンネル帯域幅＋ローカル発振器の出力周波数ステップとしたものである。
【００１４】
また、請求項９に記載の受信機は、請求項１乃至請求項８のいずれかに記載の受信機において、前記フィルタをＦＩＲフィルタとし、デジタルダウンコンバータ周波数の設定時に、通信チャンネル帯域幅の半分の帯域を持つ基準ＬＰＦ係数に、ｃｏｓ（ｎω）（ωはフィルタのあるＩＦ周波数）を乗じてフィルタ用ＢＰＦ係数としたものである。
ここでいう基準ＬＰＦ係数に、ｃｏｓ（ｎω）を乗じたフィルタ用ＢＰＦ係数とは、実係数実／複素ＢＰＦの係数のことを指す。この実／複素ＢＰＦとは、係数が実数または複素数であることと、信号パスが実数または複素数であることとを含むＢＰＦである。
また、請求項１０に記載の受信機は、請求項９に記載の受信機において、前記ＬＰＦ係数に乗算するｃｏｓ（ｎω）を得るために、デジタルローカル発振器を用いたものである。
【００１５】
また、請求項１１に記載の受信機は、請求項１乃至請求項８のいずれかに記載の受信機において、前記フィルタをＦＩＲフィルタとし、デジタルダウンコンバータ周波数の設定時に、通信チャンネル帯域幅の半分の帯域を持つ基準ＬＰＦ係数に、ｅのｉ（ｎω）乗の値（ωはフィルタのあるＩＦ周波数）を乗じてフィルタ用ＢＰＦ係数としたものである。
ここでいう基準ＬＰＦ係数に、ｅのｉ（ｎω）乗の値を乗じたフィルタ用ＢＰＦ係数とは、複素係数実／複素ＢＰＦの係数のことを指す。この実／複素ＢＰＦとは、係数が実数または複素数であることと、信号パスが実数または複素数であることとを含むＢＰＦである。
また、請求項１２に記載の受信機は、請求項１１に記載の受信機において、前記ＬＰＦ係数に乗算するｅのｉ（ｎω）乗の値を得るために、デジタルローカル発振器を用いたものである。
【００１６】
また、請求項１３に記載の受信機は、請求項１乃至請求項１２のいずれかに記載の受信機において、前記第１のデジタルローカル発振器のサンプリングクロックを、水晶発振器の出力として得るようにしたものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施の一形態を図について説明する。図１は本発明の受信機を示すロック図である。この受信機においては、アンテナ２０１により受信された受信信号ｆａ１（ｔ）がＲＦ部２０２を通して第１のミキサー２０３に入力されて、ＡＤ変換器（ＡＤＣ）２０４に入力すべきＩＦ周波数に変換される。また、前記第１のミキサー２０３には、デジタル信号処理部２０５内のダイレクトデジタルシンセサイザとしての第１のデジタルローカル発振器（ＤＤＳ１）２０６の出力（周波数Ｆｃ１）にもとづき、デジタルアナログ変換器（ＤＡＣ）２０７を通して得た信号をリファレンス信号Ｃ１（ｔ）として動作するＰＬＬ２０８の出力信号が、ローカル信号として入力される。ここで、受信信号ｆａ１（ｔ）は、ＰＬＬ２０８の出力周波数ｋＦｃ１の出力ｐｃ１（ｔ）により第１のＩＦ周波数に変換されて、ｆａ２（ｔ）とされる。
【００１８】
続いて、この第１のＩＦ周波数ｆａ２（ｔ）の信号は、バンドパスフィルタ（ＢＰＦ）２０９を通してアナログデジタル変換器（ＡＤＣ）２０４に入力され、サンプリング周波数Ｆｓ１でサンプリングされてデジタルｆｄ１（ｔ）に変換される。さらに、このデジタル信号はデジタル信号処理部２０５のデジタルダウンコンバータ（ＤＤＣ）２１０に設けられた、図２に示すようなＢＰＦ特性を持つＦＩＲフィルタ３０１に入力される。このＦＩＲフィルタ３０１では、デジタル信号ｆａ１（ｔ）はダウンサンプル時のエイリアシング発生周波数等の目的チャンネル帯以外の周波数成分を抑圧し、１／ｎダウンサンプルされてサンプリング周波数Ｆｓ２となる。なお、図１において、符号２１２は発振器（水晶発振器）、２１３はローカル信号を基準信号に一致させるＰＬＬ、２１４はベースバンド（ＢＢ）回路２１１で用いるクロックを生成する分周回路（１／ｉ）である。
【００１９】
また、本発明では、ＡＤ変換器２０４によるＡＤ変換出力をダウンサンプリング処理しやすい周波数とするために、デジタルダウンコンバータ２１０内に乗算器３０２、３０３からなる第２のミキサー３０４を設けて、この第２のミキサー３０４により別のＩＦ周波数に変換した受信ＩＦ信号からそれぞれバンドパスフィルタ３０５、３０６により目的チャンネル帯域の受信ＩＦ信号のみを取り出して、ダウンサンプリングを行う構成としている。
【００２０】
すなわち、図２において、サンプリング周波数Ｆｓ２にダウンサンプリングされた受信ＩＦ信号ｆｄ２（ｔ）は、第２のミキサー３０４にて第２のデジタルローカル発振器（ＤＤＳ２）３０７からの周波数Ｆｃ２のローカル信号ｃ２（ｔ）および−ｓ２（ｔ）とそれぞれ乗算されて複素化され、ベースバンド周波数Ｆｂの信号ｆ３（ｔ）となる。そして、このベースバンド信号は、ロールオフフィルタとしての前記フィルタ３０５、３０６を通過して、図１のベースバンド処理部２１１へ出力される。
ＦＩＲフィルタ３０１の係数は、デジタルダウンコンバータ２１０のスタートアップ時または第１のデジタルローカル発振器（ＤＤＳ１）２０６の周波数設定時（チャンネル設定時）に、基準ローパスフィルタ（ＬＰＦ）３０８の係数と第２のデジタルローカル発振器（ＤＤＳ２）３０７出力の実数成分である信号ｃ２（ｔ）とを乗算器３０９にて乗算して得る。ここで得られたＦＩＲフィルタ３０１の係数は実係数となる。なお、基準ローパスフィルタ（ＬＰＦ）３０８の係数と第２のデジタルローカル発振器（ＤＤＳ２）３０７出力の複素信号ｃ２（ｔ）および−ｓ２（ｔ）とを乗算器３０９にて乗算するようにすれば、ＦＩＲフィルタ３０１の係数は複素係数となる。また、ＦＩＲフィルタ３０１は、演算量を低減するためにポリフェーズフィルタとすることもできる。
【００２１】
また、前記ＤＤＳ１、ＤＤＳ２におけるスプリアスの発生とそのレベルは以下の理論式で説明される。すなわち、位相誤差によるスプリアスの最悪値（Ｃ／Ｓ）は、下式のようになる。
【００２２】
【数１】
0004652546.tif 000002
【００２３】
また、振幅誤差によるスプリアスの最悪値（Ｃ／Ｓ）は、下式のようになる。
【００２４】
【数２】
0004652546.tif 000003
【００２５】
なお、これらの理論式については、「Spurreduction techniques in sine output direct digital synthesis, Proceedings of the IEEE International Frequency Control Symposium, 1996」に記載されている。本発明は、図１及び図２に示されたように、二つのミキサー２０３、３０２と、各ミキサーに信号を印加する別の第１及び第２のデジタルローカル発振器２０６，３０７を備え、ミキサーの間に帯域フィルタを設ける。そして、本発明は、周波数ステップは粗いがスプリアスが少ない第１のデジタルローカル発振器（ＤＤＳ１）をリファレンスとするＰＬＬ２０８と、周波数ステップは細かいがスプリアス特性は必ずしも良くない第２のデジタルローカル発振器（ＤＤＳ２）３０７を用いて２段階で周波数変換を行うことで、回路規模や消費電力を増大させることなく、所望の周波数ステップの受信機を構成できる。第１のデジタルローカル発振器２０６および第２のデジタルローカル発振器３０７を正弦波／余弦波を出力するダイレクトデジタルシンセサイザで構成することができる。また他の例として考えられるＣＯＲＤＩＣでは、演算量を減らすとスプリアスが増大するため、本発明に単純には適用できない。しかし、ＰＬＬ２０８のリファレンス用デジタルローカル発振器をＤＤＳとし、第２のデジタルローカル発振器３０７にＣＯＲＤＩＣを用いることは可能であり、本発明の趣旨にも適っている。なお、上記ＣＯＲＤＩＣとは、「COordinate Rotation DIgital Computer」のことであり、三角関数の演算を行うためのデジタル回路として知られている。
【００２６】
また、第１のローカル発振器により正弦波／余弦波テーブルを順次読み出すことで、第１のローカル発振器２０６を、位相誤差を原因とするスプリアス発生のない条件にて使用することができる。ここで、正弦波／余弦波テーブルにはテーブルデータを書き込んだＲＯＭ（リードオンリメモリ）を使用するが、ＲＡＭ（ランダムアクセスメモリ）を使用して、電源投入時にテーブルデータを書き込むようにしてもよい。
また、第１のデジタルローカル発振器（ＤＤＳ１）２０６において、位相誤差を原因とするスプリアス特性は、位相演算部とＲＯＭの位相語長（アドレス長＝ＲＯＭサイズ）の差を（＝再量子化ｅｒｒｏｒ）１ｂｉｔ減じる毎に６．０２ｄＢ改善される。位相演算語長を固定としたとき、スプリアス改善のために１ｂｉｔＲＯＭのアドレス語長を増す毎に回路規模（ＲＯＭ）サイズが２倍となり、消費電力もほぼ２倍となる。
ＤＤＳの出力語長（＝ＲＯＭデータ長）を原因とするスプリアス特性はＤＤＳの出力語長により決まり、１ｂｉｔ長くする毎に６．０２ｄＢ改善される。ＲＯＭデータ長は１ｂｉｔ増しても、回路規模／消費電力ともに語長の比で変化する１１ｂｉｔ出力を１２ｂｉｔ出力としても回路規模／消費電力増大は１２／１１＝１．０９１（＝１．０＋１．０／ＬＳＢ）倍に過ぎず、２倍の変化がある位相スプリアス改善と大きな差がある。
ＤＤＳの出力ステップを粗くすることで位相演算語長とＲＯＭの位相語長を一致させても短いＲＯＭアドレス長で済む。また、回路規模増大に対するスプリアス改善効果に優れたＤＤＳ出力語長を決定することによりスプリアスレベルが決定できるために、低いスプリアスレベルが実現できる。これにより、第１のデジタルローカル発振器（ＤＤＳ１）２０６を、位相誤差を原因とするスプリアス発生のない条件にて使用することができる。
【００２７】
ところで、ＤＤＳの位相演算語長とＲＯＭの入力語長が一致するときに、スプリアスレベルはＤＤＳ出力語長のみに依存する。また、ＤＤＳの位相演算語長がＲＯＭの入力語長より大きい場合であっても、発振周波数の設定によりＲＯＭの入力語長への丸め誤差が発生しなければ、スプリアスレベルはＤＤＳ出力語長のみに依存する。この知見に基づき第１のデジタルローカル発振器（ＤＤＳ１）２０６において、回路簡略化の手段としてのテーブル読み出し方式（テーブルルックアップ方式）を用いるようにすれば、スプリアスレベルは位相誤差の無いＤＤＳと同様に、テーブルに用いるＲＯＭの出力語長（データビット長）のみに依存する。ここでのテーブル読み出し方式とは、正弦波／余弦波テーブルを順次読み出していくことによって、ＤＤＳのもつ位相誤差によるスプリアス発生のない正弦波／余弦波を出力する方式のことである。
なお、正弦波／余弦波テーブル長をＮ、ＰＬＬ２０８による第１のデジタルローカル発振器２０６の逓倍比をｋとしたとき、出力周波数はｆｏｕｔ＝ｆｓ＊ｋ／Ｎとなる。さらに、第１のデジタルローカル発振器２０６の出力周波数Ｆｃ１と逓倍比ｋの組合せを適切に選択すれば、第１のミキサー２０３での周波数誤差を最小にすることができる。
さらに、正弦波／余弦波テーブル長を可変長とすることで、ｆｏｕｔ＝ｆｓ＊ｋ／３、ｆｓ＊ｋ／４、ｆｓ＊ｋ／５、…といったステップでの可変が可能となるほか、長さＮのテーブルにＭ周期分のデータを書きこむことで、出力周波数はｆｏｕｔ＝ｆｓ＊（Ｍ＊ｋ／Ｎ）となり、ｆｏｕｔ＝ｆｓ＊７ｋ／１６、ｆｓ＊６ｋ／１６、ｆｓ＊５ｋ／１６、ｆｓ＊４ｋ／１６といったステップでの可変が可能になる。Ｎを固定としたとき、ＤＤＳのように等間隔なステップでの出力周波数設定が可能となる。
【００２８】
また、帯域制限を目的とした前記フィルタ３０１が、前記ＡＤ変換器２０４と第２のミキサー３０２との間に設けられて、前記フィルタ出力のサンプリング周波数を下げるデシメーションフィルタとしてある。デジタルダウンコンバータ２１０内の第２のミキサー３０４に入力される信号のサンプリング周波数を下げることにより、次段のミキサーとローカル発振器のサンプリング周波数（動作周波数）を下げることができる。これにより、第１のデジタルローカル発振器２０６と同じ演算を行ってもサンプリング周波数低下に比例して消費電力が下がる。また、出力周波数ステップもサンプリング周波数低下に比例して細かくなる。この結果、第１のデジタルローカル発振器２０６と同一構成の発振器を用いても周波数誤差を縮小できる。
【００２９】
第１のデジタルローカル発振器２０６により駆動されるＰＬＬ２０８においては、第１のデジタルローカル発振器２０６のスプリアスが大きな問題となるのは近接チャンネルとスプリアスとの乗算により目的外信号が帯域内に発生することによる妨害である（ＰＬＬ２０８の作用でローカル周波数より離れたスプリアスは低減される）。デシメーションフィルタの帯域幅をチャンネル帯域幅とすることで、目的チャンネルのみを通過させ、第２のデジタルローカル発振器３０７の出力にスプリアスを許容したとしてもＣ／Ｎやコンスタレーションの悪化にとどまり、目的外信号による妨害という大きな影響を回避できる。
【００３０】
また、フィルタ２０９の通過帯域幅は、チャンネル帯域幅であることが理想であるが、第１のデジタルローカル発振器２０６の出力周波数ステップが粗いために、受信するチャンネル毎にＩＦ信号の中心周波数にずれが生じる。そこで、チャンネル帯域の上下にそれぞれ、第１のデジタルローカル発振器２０６の出力周波数ステップの１／２を広げてフィルタ通過帯域幅とする。
【００３１】
また、チャンネル帯域幅の半分の帯域幅をもつＬＰＦ特性のＦＩＲフィルタ係数にｃｏｓ（ｎω）を乗じると、フィルタ帯域がωシフトされてＬＰＦ通過帯域の２倍＝チャンネル帯域幅の通過帯域を持つＢＰＦを得る。これをダウンサンプリングフィルタとして利用することで、目的チャンネル信号のみの通過とダウンサンプルのエイリアシング発生抑圧をかねることができる。
また、周波数シフトステップは周波数シフトのために用いる複素信号発生器の発生可能ステップによって決まり、目的チャンネルより第１のデジタルローカル発振器２０６によるオフセット分中心周波数をずらしたフィルタをチャンネル毎に得ることも可能であるので、このときはＢＰＦの帯域幅に第１のデジタルローカル発振器２０６の周波数誤差を加算する必要がない。
【００３２】
このフィルタの阻止帯域減衰量がダウンサンプルによるエイリアシング防止には不足するとき、ダウンサンプル時のエイリアシング発生ポイントに大きな減衰量を持つ（実係数）フィルタをカスケード接続したフィルタをデシメーションフィルタとすると効果的である。
なお、第１のミキサー２０３が直交変換器で、ＤＤＣ２１０が複素入力であるとき、ＦＩＲフィルタは複素係数複素ＦＩＲフィルタとなる。また、アナログミキサーがＲｅａｌミキサーで、ＤＤＣのサンプリングが実サンプリングであるとき、すなわち、ＦＩＲフィルタが実係数ＦＩＲフィルタ（実係数実／複素ＢＰＦ）であるときには、基準ＬＰＦ３０８の係数にＣＯＳ（ｎω）を乗算することで、実係数ＦＩＲフィルタのためのＢＰＦ用複素係数が得られる。また、アナログミキサーが複素ミキサーで、ＤＤＣのサンプリングが複素サンプリングであるとき、すなわち、ＦＩＲフィルタが複素係数ＦＩＲフィルタ（複素係数実／複素ＢＰＦ）であるときには、基準ＬＰＦ３０８の係数にｅのｉ（ｎω）乗の値を乗算することで、複素係数ＦＩＲフィルタのためのＢＰＦ用複素係数が得られる。なお、上記実／複素ＢＰＦとは、係数が実数または複素数であることと、信号パスが実数または複素数であることとを含むＢＰＦである。
さらに、基準ＬＰＦ係数に乗算するｃｏｓ（ｎω）の値にローカル発振器を用いることによっても、実係数ＦＩＲフィルタのためのＢＰＦ用複素係数を得ることができる。同様に、基準ＬＰＦ係数に乗算するｅのｊ（ｎω）乗の値にローカル発振器を用いることによっても、複素係数ＦＩＲフィルタのためのＢＰＦ用複素係数を得ることができる。
なお、基準ＬＰＦ３０８を複素ＢＰＦとして構成するようにしてもよいが、この場合にはフィルタ帯域シフトのための乗算が複素演算になるので、新たに乗算器が４個加えて加算器が２個必要になる。
【００３３】
ローカル発振器出力に良好なＣ／Ｎ特性を求めるには、ＰＬＬのリファレンス信号には高い信号純度が求められる。ＤＤＣ２１０のサンプリング周波数は、数十ＭＨｚの高い周波数であることと、受信信号のシンボル／チップレートの整数倍であることを要求されるために、サンプリングクロックの発生にはＰＬＬやバイナリ・レイト・マルチプライヤが用いられる。これらの方法では、クロックのＣ／Ｎ低下が避けられないめに、第１のデジタルローカル発振器２０６のサンプリングクロックには前記のような発振器２１２としてＴＣＸＯ（水晶発振器）を用いている。
【００３４】
なお、第１のミキサー２０３とＤＤＣ２１０内の第２のミキサー３０４との間に、アナログフィルタとデジタルフィルタが混在している場合には、アナログフィルタは、エイリアシングやＡＤ変換器２０４への目的外信号による負荷を軽減するための通信チャネル帯域幅に、第１のデジタルローカル発振器２０６の出力周波数ステップを加えたステップより広くする。
一方、デジタルフィルタにおいては、目的チャンネルより第１のデジタルローカル発振器２０６によるオフセット分中心周波数をずらすようにすれば、第１のローカル発振器の出力周波数ステップが粗いために生じたＩＦ信号の中心周波数のずれを吸収するために、デジタルフィルタの通信チャネル帯域幅を広げる必要はない。
【００３５】
【発明の効果】
以上のように、本発明によれば、第１のミキサーとＡＤ変換器との間、もしくは該ＡＤ変換器と前記第２のミキサーとの間に、帯域制限を目的としたフィルタが設けられ、第１のデジタルローカル発振器の発振可能な周波数ステップを、第２のデジタルローカル発振器の発振可能な周波数ステップより大きい設定としたので、回路規模および消費電力、とりわけローカル発振器での消費電力を抑制して、低いスプリアスレベルと高い周波数変換精度、さらにはＣ／Ｎの劣化の少ない受信機を提供できるという効果が得られる。
【図面の簡単な説明】
【図１】  本発明の実施の一形態による受信機を示すブロック図である。
【図２】  本発明の受信機におけるデジタルダウンコンバータの構成を示すブロック図である。
【図３】  本発明におけるローカル発振器の基本原理を説明するブロック図である。
【図４】  従来の受信機を示すブロック図である。
【符号の説明】
２０３  第１のミキサー
２０４  ＡＤ変換器
２０６  ＤＤＳ１（第１のデジタルローカル発振器）
２０８  ＰＬＬ（位相ロックループ）
２０９、３０１  ＢＰＦ（フィルタ）
２１０  デジタルダウンコンバータ
３０４  第２のミキサー
３０７  ＤＤＳ２（第２のデジタルローカル発振器）
【図１】
0004652546.tif 000004
【図２】
0004652546.tif 000005
【図３】
0004652546.tif 000006
【図４】
0004652546.tif 000007