(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の第１導電型または第２導電型のウェル領域上に形成された金属配線パッド下に複数の保護素子を備え、前記金属配線パッドが２層以上から構成され、前記金属配線パッドの最下層金属配線パッドと同一層に前記最下層金属配線パッドを所定間隙で囲むリング状の放電線が形成され、前記金属配線パッドの縁部領域下に、前記複数の保護素子が上から見て前記最下層金属配線パッドの中心点に対して点対称的に配置され、前記複数の保護素子が前記ウェル領域内に形成された第１および第２の拡散層を有し、前記第１の拡散層が前記放電線に接続され、前記第２の拡散層が前記最下層金属配線パッドに接続されていることを特徴とする半導体装置。
【請求項２】
前記最下層金属配線パッド下に配置される前記複数の保護素子が、ＢＶＤＳトランジスタ，パンチスルー素子，ダイオード素子の少なくとも２種類の保護素子から構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数の前記保護素子が上から見て前記最下層金属配線パッドの中心点を通る線に対して線対称的に前記最下層金属配線パッドしたに配置されていることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記複数の前記保護素子が上から見て前記最下層金属配線パッドの中心点に点対称的に前記最下層金属配線パッド下に配置されていることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項５】
前記放電線が該放電線と同一層に形成された共通放電線に接続されていることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記リング状の前記放電線が電源端子、グランドまたは前記半導体基板に接続されることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記金属配線パッドおよび前記リング状の前記放電線がＡｌ，Ａｌ合金，ＣｕまたはＣｕ合金から構成されることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記最下層金属配線パッドおよび前記リング状の前記放電線が正n角形（nは４以上の偶数）または円形であることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にパッドの金属配線下に静電破壊防止素子やパンチスルー素子を配置した半導体装置の入出回路の保護素子の配置構造に関するものである。
【０００２】
【従来の技術】
近年、トランジスタの微細化が進み、チャネル長の減少などの要因により、トランジスタ自体のサージ入力に対する破壊強度が著しく弱くなってくるため、半導体装置と外部を接続するボンディングパッドに保護素子を接続配置し、過大な入力によって内部回路が破壊されることを防ぐ必要がある。
【０００３】
図１４（ａ）は従来の半導体装置の保護素子の接続例を示す概略回路図である。符号２００は半導体装置の内部回路であり、この内部回路に平面的に入力端子となるパッド１００が配線５００によって接続されている。さらにパッド１００に平面的にダイオード等から構成される保護素子３００を接続している。保護素子３００は共通放電線４００に接続されている。
【０００４】
【発明が解決しようとする課題】
図１４（ａ）のような保護素子の配置構造では、パッド自体の面積に加え保護素子の面積が必要となる。半導体装置のパッド数が増えれば、保護素子領域も増加するため、保護素子面積の増加が半導体装置全体の面積の増加に直接影響を与える問題があった。
【０００５】
各パッドに配置している保護素子には過大な入力に対する耐圧を上げるために大きな素子面積を必要とするので、保護素子自体の面積削減は難しい。
【０００６】
上記の従来技術の問題点を解決する技術が、特開平６―２５２３５５号公報や特開平１１―３０７７２４号公報に開示されている。
【０００７】
特開平６―２５２３５５号公報の技術では、図１４（ｂ）のように、パッド１００（ボンディングパッド）下にダイオード素子のみから構成される保護素子３００を配置し、保護素子配置による素子面積増加を抑制しているが、ボンディングパッドへのワイヤボンディングの際のボンディングダメージによってパッド下に配置した素子が破壊される場合があった。また、特開平６―２５２３５５号公報ではパッドの耐圧が方向によって変化する問題があり、またパッドに印加される負の異常電圧に対しては対応が難しかった。
【０００８】
特開平１１―３０７７２４号公報の技術では、ボンディングパッド下に保護素子を配置すると同時に、パッドの構造を多層化して、保護素子配置による素子面積増加の抑制とボンディングパッドへのワイヤボンディングの際のボンディングダメージを防止しているが、上記の特開平６―２５２３５５号公報の技術と同様にパッドの耐圧が方向によって変化する問題があった。
【０００９】
従って、本発明の目的は上記の従来技術の問題点を解決した素子密度の向上とパッドの方向による耐圧の差を抑制した半導体装置の保護素子の配置構造を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体装置の構成は、第１導電型の半導体基板の第１導電型または第２導電型のウェル領域上に形成された金属配線パッド下に複数の保護素子を備え、前記金属配線パッドが２層以上から構成され、前記金属配線パッドの最下層金属配線パッドと同一層に前記最下層金属配線パッドを所定の間隙で囲むリング状の放電線が形成され、前記金属配線パッドの縁部領域下に前記保護素子が配置されていることを特徴とする。
【００１１】
本発明の半導体装置の第２の構成は、第１導電型の半導体基板の第２導電型のウェル領域上に形成された金属配線パッド下に保護素子を備え、前記金属配線パッドが複層から構成され、前記金属配線パッドの最下層金属配線パッドと同一層に前記最下層金属配線パッドを所定の間隙で囲むリング状の放電線が形成され、前記金属配線パッドの縁部領域下に前記保護素子が配置されていることを特徴とする。
【００１２】
上記の第１および第２の構成の半導体装置において、前記保護素子は前記ウェル領域内に形成された第１および第２の拡散層を有し、前記第１の拡散層は前記放電線に接続され、前記第２の拡散層は前記最下層金属配線パッドに接続される。
【００１３】
上記の第１および第２の構成の半導体装置の前記保護素子は、ＢＶＤＳトランジスタ（トランジスタがＯＦＦ状態であってもドレイン電圧がある値以上になるとドレイン―基板間に急激で過大な電流が流れる。この現象を利用した保護素子のトランジスタをＢＶＤＳトランジスタという），パンチスルー素子，ダイオード素子の少なくとも２種類の保護素子から構成され、これらの保護素子は、点対称的かまたは点対称的かつ線対称的に前記下層金属配線パッド下に配置される。
【００１４】
上記の本発明の第１および第２の構成の半導体装置において前記下層金属配線パッドおよび前記および前記リング状の前記放電線の形状としてはパッドの方向による異常電圧に対する耐圧差を抑制するために、正ｎ角形（ｎは４以上の偶数）または円形とすることが好ましい。
【００１５】
本発明の特徴は、活性領域内のパッド下にＢＶＤＳトランジスタ、ダイオード素子、パンチスルー素子等を配置することにより、入力、入出力保護素子のチップ上の面積を実質的に減少させることができる。
【００１６】
本発明では、下層金属配線の最外周にチャージ引抜きのための放電線を配置することにより、パッドに印加された異常電圧をパッドのすべての方向に対して同様の耐圧を持たせ、パッドに印加される正または負の異常電圧の影響をパッド部内ですべて吸収することができる。また、放電線までの配線長はすべてのパッドで等しくなり、各々のパッド間の耐圧差を抑えることができる。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は本発明の第１の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図１（ａ）はパッド構造を示す透視平面図、図１（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。なお、図１（ｂ）にはパッドと素子との位置関係がわかるように、下層金属配線１と下層金属配線放電線３の配置位置を示した。
【００１９】
図１（ａ）を参照すると、パッド形状は正８角形であり、パッド部の下層金属配線１および上層金属配線２の形状は正８角形である。上層金属配線２のパッドの大きさは下層金属配線１のパッドの大きさよりも大きく同軸状に配置されている。
【００２０】
下層金属配線１のパッドの周りには同一面にチャージ引抜きための放電線（下層金属配線放電線３で示す）が配置されている。この下層金属配線放電線３は共通放電線１３に接続されている。なお、上層金属配線２と下層金属配線１はスルーホール（表示していない）で電気的に接続され、下層金属配線放電線３は、ＶＤＤ（電源端子）、ＧＮＤ（グランド端子）、または半導体基板に接続することができる。なお、図１（ａ）中、符号４はパッド開口を示す。
【００２１】
素子の配置としては、図１（ｂ）のように、正８角形のパッド下（パッドの縁部領域下）にパッドの各辺に沿ってＢＶＤＳトランジスタ５とパンチスルー素子６を交互に点対称的かつ線対称的に配置する。この素子配置構造により、パッドのすべての方向に対して均等な耐圧を保証できる。
【００２２】
ＢＶＤＳトランジスタ５では、Ｎ型拡散層９とゲート７でＮ型トランジスタを構成する。ＢＶＤＳトランジスタ５のドレインをコンタクト８ａを介して下層金属配線１（パッド）に接続し、ＢＶＤＳトランジスタ５のソースをコンタクト８ｄにより下層金属配線放電線３に接続する。ＢＶＤＳトランジスタ５のゲート７はＧＮＤへ接続し、ＢＶＤＳトランジスタ５をＯＦＦ状態にする。
【００２３】
パンチスルー素子６では、Ｎ型拡散層９とＰ型ウェル（図２のＰ型ウェル１６参照）を組み合わせて、ＮＰＮ型バイポーラトランジスタを構成する。ＮＰＮ型バイポーラトランジスタのコレクタをコンタクト８ｂを介して下層金属配線１（パッド）に接続し、エミッタをコンタクト８ｃを介して下層金属配線放電線３に接続する。
【００２４】
図２（ａ）は、図１（ｂ）のＡ―Ａ’線に沿った半導体装置の断面図である。Ｐ型Ｓｉ基板上１１のＰ型ウェル１６領域に形成したＮ型拡散層９とゲート７によりＢＶＤＳトランジスタ５を構成している。
【００２５】
図２（ｂ）は、図１（ｂ）のＢ―Ｂ’線に沿った半導体装置の断面図である。Ｐ型Ｓｉ基板上１１のＰ型ウェル１６とＮ型拡散層９によりＮＰＮ型パイポーラトランジスタであるパンチスルー素子６を構成している。
【００２６】
図２の断面図より、下層金属配線１、上層金属配線２のパッド下の領域にＢＶＤＳトランジスタ５、パンチスルー素子６が配置可能であり、パッド下の領域が有効に利用できることが分かる。なお、図２における符号１４および１７はＳｉ酸化膜（ＳｉＯ2膜）、１５は素子分離膜、１８は保護膜を示す。
【００２７】
次に、上記の第１の実施の形態の半導体装置の動作について図１および図２を参照して説明する。
【００２８】
図１，図２のパッドに過大な入力（例えば静電気などのサージ入力）が印加された場合、パッドの下層金属配線１に接続されているパンチスルー素子６であるＮＰＮ型バイポーラトランジスタのコレクタ側（コンタクト８ｂ側のＮ型拡散層９）に電圧が加わることになる。ここで、バイポーラトランジスタのコレクタ側に電圧を加えていくとコレクタ近傍の空乏層が少しずつ広がっていき、ついには、空乏層がエミッタ域に達してゲート電圧を加えなくてもコレクタ―エミッタ間に電流が流れる「パンチスルー」現象が発生する。この現象を利用することによって、パッドに印加された過大な入力をパンチスルー素子６のエミッタ側（コンタクト８ｃ側のＮ型拡散層９）に接続している下層金属配線放電線３に逃がすことができ、内部回路を保護できる。
【００２９】
一方、ＢＶＤＳトランジスタ５は、トランジスタがＯＦＦ状態であってもドレイン電圧がある値以上になるとドレイン―基板間に急激で過大な電流が流れる現象を利用した保護素子である。パッドの下層金属配線１に接続されているドレイン（コンタクト８ａ側のＮ型拡散層９）に過大な入力が印加された場合、ゲート７がグランド（ＧＮＤ）に接続されているのでトランジスタはＯＦＦであるが、ブレイクダウンし、ドレイン―ソース間に電流が流れ、放電経路が確保される。ソース側に流れた電流はコンタクト８ｄを介して下層金属配線放電線３に流れる。
【００３０】
次に上記の本発明の第１の実施の形態の半導体装置の保護素子の形成方法について、図１および図２を参照して説明する。
【００３１】
まず、Ｐ型Ｓｉ基板１１にホウ素を２×１０12ｃｍ-2イオン注入してＰ型ウェル１６を形成する。次にＬＯＣＯＳ法によって素子分離膜１５を形成した後、熱酸化法によってＳｉ酸化膜１７を形成する。
【００３２】
次に、ＢＶＤＳトランジスタ用のゲート７を形成した後、Ｐイオン等を注入してＢＶＤＳトランジスタのソース・ドレイン用のＮ型拡散層９とパンチスルー素子用のＮ型拡散層９を同時に形成する。
【００３３】
次にＣＶＤ法によりＳｉ酸化膜１４を形成した後、下層金属配線１および下層金属配線放電線３と拡散層を接続するための開口をＳｉ酸化膜１４およびＳｉ酸化膜１７に形成した後、ＡｌまたはＡｌ合金の金属膜をスパッタ法により堆積する。この金属膜の堆積と同時に、下層金属配線１および下層金属配線放電線３と拡散層を接続するための開口にも金属膜が充填されコンタクト８ａ，８ｂ，８ｃ，８ｄが形成される。
【００３４】
次に、この金属膜をフォトリソグラフィ技術によりパターニングして正八角形のパッドの下層金属配線１とその周囲に所定の間隙で所定の幅の下層金属配線放電線３を形成する。このパターニングにより同時に下層金属配線放電線３に接続された共通放電線１３を形成する。
【００３５】
次にＣＶＤ法によりＳｉ酸化膜を全面に堆積した後、スパッタ法によりＡｌ，Ａｌ合金，Ｃｕ，またはＣｕ合金などの金属膜をＳｉ酸化膜１４上に堆積した後パターニングして、図１（ａ）のような正八角形状の上層金属配線２のパッドを形成する。なお、上層金属配線２と下層金属配線１を接続するために下層金属配線１上に形成されたＳｉ酸化膜に開口を形成し、上層金属配線用の金属膜のスパッタと同時に、この開口に金属膜を充填してコンタクト（表示していない）が形成される。続いて、Ｓｉ酸化膜（ＳｉＯ2膜）やＳｉＮ膜の保護膜１８をスパッタ法で形成した後、保護膜１８を選択的にエッチングして上層金属配線２のパッド表面を露出させる。この露出した上層金属配線２のパッドは入力端子に使用される。
【００３６】
以上の工程により図１，図２のような正八角形のパッド下に保護素子を形成することができる。
【００３７】
次に、本発明の第２の実施の形態の半導体装置について図３および図４を参照して説明する。
【００３８】
図３は本発明の第２の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図３（ａ）はパッド構造を示す透視平面図、図３（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。また、図４（ａ）および図４（ｂ）は、それぞれ図３（ｂ）のＡ―Ａ’線およびＢ―Ｂ’線に沿った半導体装置の断面図である。
【００３９】
本実施の形態は、図３（ｂ）のように、上記の第１の実施の形態の図１（ｂ）におけるＢＶＤＳトランジスタ５をダイオード素子１２に代替した場合である。
【００４０】
図３（ａ）のパッド形状は、図１（ａ）を同様に正８角形とし、パッドの下層金属配線１および上層金属配線２の形状は正８角形である。そして、上記の第１の実施の形態と同様に、チャージ引抜きための放電線（下層金属配線放電線３で示す）をパッドの下層金属配線１の周囲に配置している。
【００４１】
図３（ｂ）のように、ダイオード素子１２は、Ｎ型拡散層９とＰ型拡散層１０で構成する。ダイオード素子１２のカソード（コンタクト８ｅ側のＮ型拡散層９）をパッドの下層金属配線１に接続し、アノード（コンタクト８ｆ側のＰ型拡散層１０）を下層金属配線放電線３に接続する。パンチスルー素子６は、図１（ｂ）と同様な構成である。
【００４２】
素子の配置としては、正８角形のパッド下にパッドの各辺に沿ってダイオード素子１２とパンチスルー素子６を交互に点対称的かつ線対称的に配置する。
【００４３】
図３および図４より、下層金属配線１および上層金属配線２のパッド下の領域にダイオード素子１２およびパンチスルー素子６が配置可能であり、パッド下の領域が有効に利用でき、かつ各素子のパッドのすべての方向に対して均等な耐圧を保証できる。
【００４４】
本実施の形態のダイオード素子１２およびパンチスルー素子６を用いた場合の動作について図３を参照して説明する。
【００４５】
パッドに過大な入力が印加された場合、パッドの下層金属配線１に接続されているダイオード素子１２のカソード側（コンタクト８ｅ側の拡散層９）に電圧が加わることになる。ダイオードには、逆バイアス電圧以上がある一定の電圧（降伏電圧）を超えると、逆方向にも大きな電流を流す降伏現象があり、図３（ｂ）のような素子配置にすると、パッドの下層金属配線１に加わった電圧は、ダイオード素子１２の降伏現象により、ダイオード素子１２のアノード側であるＰ型拡散層１０に接続されている下層金属配線放電線３に放電することができ、放電経路を確保することができる。
【００４６】
各パッドの下層金属配線放電線３は、チップ周囲を囲っている共通放電線１３と接続されており、共通放電線を介して、電荷を放電することができる。
【００４７】
図３のパンチスルー素子６の動作については上記の第１の実施の形態と同様である。
【００４８】
上記の第１および第２の実施の形態では、上層金属配線のパッド形状は正８角形としたが、パッドの上層金属配線は保護素子の配置に直接影響しないため、正方形でもよい。図５は第３の実施の形態として上記の第１の実施の形態における上層金属配線のパッド形状を正方形とした場合の半導体装置の保護素子の配置構造を示す透視平面図である。このような構造でも上記の実施の形態と同様な効果が得られる。なお、図５（ａ）はパッド構造を示す透視平面図、図５（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。
【００４９】
次に本発明の第４の実施の形態の半導体装置について図６を参照して説明する。
【００５０】
図６は本発明の第４の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図６（ａ）はパッド構造を示す透視平面図、図６（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。
【００５１】
本実施の形態では、パッドの下層金属配線１および上層金属配線２の形状を正６角形としパッドの６辺領域の下層に図６のように、ＢＶＤＳトランジスタ５とパンチスルー素子６を配置した場合である。本実施の形態の半導体装置でも、上記の第１の実施の形態と同様な効果を得ることができる。
【００５２】
図７は本発明の第５の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図７（ａ）はパッド構造を示す透視平面図、図７（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態は、図６の本発明の第５の実施の形態の半導体装置において、ＢＶＤＳトランジスタ５をダイオード素子１２に代替した場合である。本実施の形態の半導体装置でも、上記の第２の実施の形態と同様な効果を得ることができる。
【００５３】
図８は本発明の第６の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図８（ａ）はパッド構造を示す透視平面図、図８（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態では、パッドの下層金属配線１および上層金属配線２の形状を矩形とし４辺すべてにＢＶＤＳトランジスタ５とパンチスルー素子６を交互に配置する構成である。本実施の形態ではパンチスルー素子の拡散層の長さを長くして耐圧を向上させ、また、コンタクトを多く形成して下層金属配線１および上層金属配線２との接続抵抗を下げた。
本実施の形態の半導体装置でも、上記の第１及び第３の実施の形態と同様な効果を得ることができる。
【００５４】
図９は本発明の第７の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図９（ａ）はパッド構造を示す透視平面図、図９（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態は、図８の本発明の第６の実施の形態の半導体装置において、ＢＶＤＳトランジスタ５をダイオード素子１２に代替した場合である。本実施の形態の半導体装置でも、上記の第２の実施の形態と同様な効果を得ることができる。
【００５５】
図１０は本発明の第８の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図１０（ａ）はパッド構造を示す透視平面図、図１０（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態は、図１の本発明の第１の実施の形態の半導体装置において、正八角形のパッドを円形パッドに置換えた場合である。本実施の形態の半導体装置では、上記の第１の実施の形態と同様な効果が得られる。
【００５６】
図１１は本発明の第９の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図１１（ａ）はパッド構造を示す透視平面図、図１１（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態は、図１０の本発明の第８の実施の形態の半導体装置において、ＢＶＤＳトランジスタ５をダイオード素子１２に代替した場合である。本実施の形態の半導体装置でも、上記の第２の実施の形態と同様な効果を得ることができる。
【００５７】
図１２は本発明の第１０の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図１２（ａ）はパッド構造を示す透視平面図、図１２（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態は、図１の本発明の第１の実施の形態の半導体装置において、正八角形のパッドを八角形のパッドに置換えた場合である。本実施の形態の半導体装置では、上記の第１の実施の形態と同様な効果が得られ、また上記の第１の実施の形態の半導体装置よりもＢＶＤＳトランジスタの拡散層の長さを広げることができる。
【００５８】
図１３は本発明の第１１の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図であり、図１３（ａ）はパッド構造を示す透視平面図、図１３（ｂ）は下層金属配線のパッド下の保護素子透視平面図である。本実施の形態は、図１２の本発明の第１０の実施の形態の半導体装置において、ＢＶＤＳトランジスタ５をダイオード素子１２に代替した場合である。本実施の形態の半導体装置は、上記の第２の実施の形態と同様な効果を得ることができ、また、上記の第２の実施の形態の半導体装置よりもＢＶＤＳトランジスタの拡散層の長さを広げることができる。
【００５９】
上記の本発明の実施の形態の半導体装置では、Ｐ型Ｓｉ基板１１上にＰ型ウェルを形成し、このＰ型ウェル領域内にＮＰＮバイポーラトランジスタのパンチスルー素子６、Ｎ型拡散層のソース・ドレインを有するＢＶＤＳトランジスタ５、Ｎ型拡散層９とＰ型拡散層１０から構成されたダイオード素子の保護素子について説明したが、Ｐ型Ｓｉ基板にＮ型ウェル領域を形成し、この領域内にＰＮＰバイポーラトランジスタのパンチスルー素子、Ｐ型拡散層のソース・ドレインを有するＢＶＤＳトランジスタやＮ型拡散層とＰ型拡散層から構成されたダイオード素子の保護素子を形成する場合にも、本発明は適用できる。
【００６０】
上記の本発明の第１〜第１１の実施の形態の半導体装置における上層金属配線のパッド形状は上記の説明に限定されるものでなく、自由なパッド形状を選択でき、また上層金属配線のパッドの層数は、さらに任意に増加することができる。
【００６１】
また、上記の本発明の各実施の形態では、２種類の保護素子を配置したが、３種類の保護素子を配置することもできる。
【００６２】
【発明の効果】
以上説明したように、本発明では次の効果が得られる。
（１）保護素子は、パッド縁部領域下に配置され、パッドが多層構造のために、パッド中心部に対してボンディングする場合の衝撃の影響を受けにくい。
（２）多角形パッドの辺すべてまたは円形パッドの円周領域下に保護素子を配置し、最下層金属配線のパッドの周りに放電線を配置することによって、パッドに印加された異常電圧をパッドのすべての方向に対して同様の耐圧を持たせ、異常電圧の影響をパッド内で吸収でき、内部回路への影響を極力抑えることができる。
（３）各パッド下の保護素子の放電線までの配線長が等しくできるために、各パッド間で耐圧の差を抑制できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図２】図１のＡ―Ａ’およびＢ―Ｂ’線に沿った断面図である。
【図３】本発明の第２の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図４】図３のＡ―Ａ’およびＢ―Ｂ’線に沿った断面図である。
【図５】本発明の第３の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図６】本発明の第４の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図７】本発明の第５の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図８】本発明の第６の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図９】本発明の第７の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図１０】本発明の第８の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図１１】本発明の第９の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図１２】本発明の第１０の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図１３】本発明の第１１の実施の形態の半導体装置の保護素子の配置構造を示す透視平面図である。
【図１４】従来の半導体装置の保護素子の接続例を示す概略回路図である。
【符号の説明】
１    下層金属配線
２    上層金属配線
３    下層金属配線放電線
４    パッド開口
５    ＢＶＤＳトランジスタ
６    パンチスルー素子
７    ゲート
８ａ〜８ｆ    コンタクト
９    Ｎ型拡散層
１０    Ｐ型拡散層
１１    Ｐ型Ｓｉ基板
１２    ダイオード素子
１３，４００    共通放電線
１４，１７    Ｓｉ酸化膜
１５    素子分離膜
１６    Ｐ型ウェル
１８    保護膜
１００    パッド
２００    内部回路
３００    保護素子
５００    配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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