(57)【特許請求の範囲】
【請求項１】
ＡＨＢ（ａｄｖａｎｃｅｄ  ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  ｂｕｓ）バスと、
バーストサイクル制御信号、転送スタート信号及び前記ＡＨＢバスの制御を要請するバス要請信号を発生させ、バス承認信号に応答して活性化され、前記ＡＨＢバスを介してデータを取り交わす少なくとも一つのバスマスタと、
前記バス要請信号に応答して前記バス承認信号を発生させ、前記少なくとも一つのバスマスタに提供するバスアービタと、
前記少なくとも一つのバスマスタのバーストモード動作が終わる前に前記バス承認信号が非活性化された時、前記少なくとも一つのバスマスタのバーストモードをシングルモードに転換し、選択信号を発生させる少なくとも一つの転送モード選択回路と、を具備し、
前記少なくとも一つの転送モード選択回路は、ＡＭＢＡ２．０規格による非順次方式を示すように前記転送スタート信号が２であり、前記バス承認信号が非活性化された時、前記バーストサイクル制御信号をシングルモードに転換して、前記選択信号を発生させ、
前記少なくとも一つの転送モード選択回路は、
前記ＡＭＢＡ２．０規格による非順次方式を示すように前記転送スタート信号が非シークエンスであり２であることを検出し、前記バス承認信号がデセイブルされた時、非活性化されたものを検出する場合に、検出信号を活性化させ出力する検出回路と、
前記検出信号が活性化されたとき前記バーストサイクル制御信号を前記シングルモードに転換し前記選択信号を発生させるマルチプレクサと、を具備し、
前記検出回路は、
システムクロックと前記バス承認信号に応じて前記システムクロックの一つの周期の間イネイブル活性化されるパルス信号を発生させるパルス発生回路と、
前記パルス信号と前記転送スタート信号とに対して論理積演算を実施する第１ＡＮＤゲートと、を具備し、
前記パルス発生回路は、
前記バス承認信号を反転させるインバータと、
前記システムクロックの先端上昇エッジで前記バス承認信号を出力するフリップ・フロップと、
前記インバータの出力信号と前記フリップ・フロップの出力信号とに対して論理積演算を実施する第２ＡＮＤゲートと、を具備することと、を特徴とするバスシステム。
【請求項２】
前記バスシステムは、前記選択信号に応答して前記ＡＨＢバスを介して前記少なくとも一つのバスマスタと前記データを取り交わす少なくとも一つのバススレイブをさらに具備することを特徴とする請求項１記載のバスシステム。
【請求項３】
ＡＨＢ（ａｄｖａｎｃｅｄ  ｈｉｇｈ-ｐｅｒｆｏｒｍａｎｃｅ  ｂｕｓ）バスと、
バーストサイクル制御信号、転送スタート信号及び前記ＡＨＢバスの制御を要請するバス要請信号を発生させ、バス承認信号に応答して活性化され、前記ＡＨＢバスを介してデータを取り交わす少なくとも一つのバスマスタと、
前記バス要請信号に応答して前記バス承認信号を発生させ、前記少なくとも一つのバスマスタに提供するバスアービタと、
前記少なくとも一つのバスマスタのバーストモード動作が終わる前に前記バス承認信号が非活性化された時、前記少なくとも一つのバスマスタのバーストモードをシングルモードに転換し、選択信号を発生させる少なくとも一つの転送モード選択回路と、を具備し、
前記少なくとも一つの転送モード選択回路は、
前記バーストサイクル制御信号を構成する各ビットに対して前記バス承認信号と、論理積演算を実施して前記バーストサイクル制御信号と同一のビットを有する前記選択信号とを発生させ、
前記少なくとも一つの転送モード選択回路は、
前記バス承認信号と前記バーストサイクル制御信号との第１ビットに対して論理積演算を実施し前記選択信号の第１ビットを発生させる第１ＡＮＤゲートと、
前記バス承認信号と前記バーストサイクル制御信号の第２ビットに対して論理積演算を実施し前記選択信号の第２ビットを発生させる第２ＡＮＤゲートと、
前記バス承認信号と前記バーストサイクル制御信号の第３ビットに対して論理積演算を実施し前記選択信号の第３ビットを発生させる第３ＡＮＤゲートと、を具備することを特徴とするバスシステム。
【請求項４】
前記少なくとも一つのバスマスタは前記ＡＨＢバスの制御を要請するバス要請信号、バーストサイクル制御信号、及び転送スタート信号を発生させバス承認信号を受信し、前記ＡＨＢバスを介してデータを取り交わす複数のバスマスタであり、
前記バスアービタは前記複数のバスマスタから出力される複数のバス要請信号に対して仲裁決定して複数のバス承認信号のうち一つのバス承認信号を活性化させ与えられた時間に前記複数のバスマスタのうち一つのバスマスタを活性化させ、
前記少なくとも一つの転送モード選択回路は、前記バスマスタそれぞれのバースト動作が終わる前に前記バス承認信号が非活性化されたとき、前記バスマスタそれぞれのバーストモードをシングルモードに転換し選択信号を発生させる複数の転送モード選択回路であり、
前記バスシステムは前記複数の転送モード選択回路から発生される複数の選択信号のうち一つを選択して第１スレイブ制御信号を発生させる第１選択回路をさらに具備することを特徴とする請求項３記載のバスシステム。
【請求項５】
前記第１スレイブ制御信号に応答して前記ＡＨＢバスを介して前記複数のバスマスタと前記データを取り交わすバススレイブをさらに具備することを特徴とする請求項４記載のバスシステム。
【請求項６】
前記バスシステムは、
前記バスマスタから転送スタート信号を受信し、前記転送スタート信号のうち一つを選択し、第２スレイブ制御信号を発生させる第２選択回路をさらに具備することを特徴とする請求項４記載のバスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバスシステムに係り、特に、マスタを複数具備したＡＨＢバスシステムにおいてバーストモード動作の際、早期終了が発生した場合、動作誤謬を防止することができるバスシステムに関する。
【背景技術】
【０００２】
コンピュータシステムが複雑になり、チップ内部でまたはチップと外部装置との間でデータを転送するために複数のプロセッサと多様な周辺装置が使用される。このようなコンピュータシステムでは、データの転送のために多様な分離されたバスが使用される。多重バスシステムは分離されたバスの間で衝突のない通信のためのバスコントローラを提供しなければならない。このような目的のためにマイクロコントローラが使用されており、これらのマイクロコントローラは与えられた時間にどの装置がバスの制御権を有するかを決定するバス仲裁を提供する。高性能マイクロコントローラ設計のための標準バスシステムが必要となる。
【０００３】
標準ＡＭＢＭシステムはＡＨＢ（Ａｄｖａｎｃｅｄ  Ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  Ｂｕｓ）バスとＡＰＢ（Ａｄｖａｎｃｅｄ  Ｐｅｒｉｐｈｅｒａｌ  Ｂｕｓ）バスの２つのメインバスを有する。ＡＨＢバスはメインメモリバスとして、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と外部メモリコントローラとを含む。
【０００４】
図１は一つのマスタ、一つのスレイブ、及びアービタを具備した従来のＡＨＢバスシステムである。
【０００５】
図１のＡＨＢバスシステムはＡＨＢバス制御を要請するマスタ、仲裁決定を実行するアービタ、及びマスタによって選択されたスレイブの間の信号の流れを示している。ＡＨＢアービタ１１０、ＡＨＢマスタ２００及びＡＨＢスレイブ２１０はそれぞれリセット信号（ＨＲＥＳＥＴ）２２２とクロック信号（ＨＣＬＯＣＫ）２２３とを受信する。ＡＨＢマスタ２００は（ＨＢＵＳＲＥＱＸ）２３１信号を活性化させることでＡＨＢアービタ１１０に要請をし、ＨＧＲＡＮＴＸ２３２信号によってＡＨＢアービタ１１０から承認を受ける。ＡＨＢマスター２００はこの承認を確認し、ＨＬＯＣＫＸ２３３信号によって仲裁決定をロックさせる。それから、ＡＨＢマスタ２００はＡＨＢデコーダ１１１にアドレス２０５を送る。ＡＨＢデコーダ１１１は選択信号１１２を活性化させＡＨＢスレイブ２１０に提供する。
【０００６】
ＡＨＢマスタ２００とＡＨＢスレイブ２１０との間の相互作用は制御信号２１３を介して完成され、ＨＲＥＳＰ２１１信号とＨＲＥＡＤＹ２１２信号とによって認知される。読出（ｒｅａｄ）と書き込み（ｗｒｉｔｅ）動作のためのデータはＡＨＢバス１００を介してマスタとスレイブとの間で転送される。ＡＨＢスレイブ２１０はＨＲＤＡＴＡバス２０６を介してＡＨＢバス１００にデータを提供し、ＨＷＤＡＴＡバス２０７を介してＡＨＢバス１００からデータを受信する。同様に、ＡＨＢマスタ２００はＨＲＤＡＴＡバス２０６を介してＡＨＢバス１００からデータを受信し、ＨＷＤＡＴＡバス２０７を介してＡＨＢバス１００にデータを提供する。与えられた時間に一つのマスタが活性化され、この活性化されたマスタは読出コマンドまたは書き込みコマンドを実行するただ一つのスレイブを選択する。
【０００７】
ＡＭＢＡ規格Ｒｅｖ．２．０によると、早期終了を支援するように設計されたメモリコントローラはバーストモード動作の際、毎サイクル毎にアドレスと制御信号とを監視しなければならない。従って、早期終了を支援するように設計されたメモリコントローラは早期終了を支援しないメモリコントローラに比べて回路が複雑で、早期終了を支援するように設計されたメモリコントローラを含むシステムは高速動作の際性能が低下する。
【０００８】
従って、コンピュータシステムの動作速度を向上させるためにスレイブ装置であるメモリコントローラは早期終了を支援しないように設計する場合がある。また、大部分のＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）でＡＲＭ９系列のプロセッサを除いたＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｅｓｓ）、ＬＣＤＣ（ＬＣＤ  Ｃｏｎｔｒｏｌｌｅｒ）、ＥＭＡＣ（Ａｐｐｌｅ‘ｓ  ｃｏｍｐｕｔｅｒ）などのマスタは早期終了を支援しないように設計される。
【０００９】
ＡＲＭ社の製品であるＡＲＭ９系列のプロセッサとＤＭＡなどのマスタ、及びメモリコントローラのようなスレイブを含むシステムにおいて、マスタの間にＡＨＢバス使用に対する優先権が異なることがあり得る。ＡＨＢバス使用に対するマスタの優先権が異なる場合、ＡＨＢアービタは優先権によってＡＨＢバスの使用権限を仲裁する。従って、マスタはそれぞれＡＨＢスレイブであるメモリコントローラをアクセスする毎にＡＨＢアービタにＡＨＢバス制御要請信号を送り、ＡＨＢアービタからバス制御承認信号を受けＡＨＢバスを介してメモリコントローラをアクセスする。
【００１０】
ところで、ＡＲＭプロセッサがＡＨＢバスの制御承認信号を受信しバーストモード動作をするとき、ＡＲＭプロセッサより優先権の高い他のマスタがＡＨＢバスの使用権を要請することができる。この際、ＡＨＢアービタはＡＲＭプロセッサに付与されたＡＨＢバス制御承認信号を取り消し優先権のさらに高い他のマスタにＡＨＢバスの使用権を与える。ところで、ＡＲＭプロセッサがバーストモード動作をするときには、データの読出しまたはデータの書き込みの終了する前にＡＨＢバスの制御権を他のマスタに譲渡することができる。このような現象を早期終了という。このような早期終了が発生した場合、メモリコントローラが早期終了を支援しないと、メモリコントローラはバーストモード動作が始まる一番目のサイクルでバーストの個数を確認し、自動的にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの外部メモリからデータを持ってくる。この際、メモリコントローラは二番目のサイクルでバスの使用権が変更されたことが考慮できず、持ってきたデータをＡＲＭプロセッサに伝送しないで優先権の高い他のマスタに伝送することがある。従って、早期終了が発生すると、データの伝送誤謬が発生することがある。
ＡＨＢバス及びＡＢＭバスシステムについては、特許文献１及び特許文献２に詳細に開示されている。
【特許文献１】米国特許第５、７４０、４６１号明細書
【特許文献２】米国特許第６、７７５、７３２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、マスタを複数具備したＡＨＢバスシステムにおいて、バーストモード動作の際早期終了が発生した場合、動作誤謬を防止することができるバスシステムを提供することにある。
【００１２】
本発明の他の目的は、マスタを複数具備したＡＨＢバスシステムにおいて、バーストモード動作の際早期終了が発生した場合、動作誤謬を防止することができるバス仲裁方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記目的を達成するために本発明の一つの実施形態によるバスシステムは、ＡＨＢバス、バスマスタ、バスアービタ、及び転送モード選択回路を具備する。
【００１４】
バスマスタはバーストサイクル制御信号、転送スタート信号、及びＡＨＢバスの制御を要請するバス要請信号を発生させバス承認信号に応答して活性化され、ＡＨＢバスを介してデータを取り交わす。バスアービタはバス要請信号に応答してバス承認信号を発生させバスマスタに提供する。転送モード選択回路はバスマスタのバースト動作が終わる前にバス承認信号がデセイブルされたとき、バスマスタのバーストモードをシングルモードに転換し選択信号を発生させる。
【００１５】
本発明の一つの実施形態によるバスシステムは選択信号に応答してＡＨＢバスを介してバスマスタとデータを取り交わすバススレイブをさらに具備することができる。
【００１６】
本発明の一つの実施形態によるバスシステムの転送モード選択回路は検出回路及びマルチプレクサを具備する。検出回路は転送スタート信号が非シークエンスであり、バス承認信号がデセイブルされたときイネイブルされる検出信号を発生させる。マルチプレクサは検出信号がイネイブルされたときバーストサイクル制御信号をシングルモード信号に転換し選択信号を発生させる。
【００１７】
本発明の一つの実施形態によるバスシステムの転送モード選択回路は、第１ないし第３ＡＮＤゲートを具備する。第１ＡＮＤゲートはバス承認信号とバーストサイクル制御信号の第１ビットに対して論理積演算を実施し、選択信号の第１ビットを発生させる。第２ＡＮＤゲートはバス承認信号とバーストサイクル制御信号の第２ビットに対して論理積演算を実施し、選択信号の第２ビットを発生させる。第３ＡＮＤゲートはバス承認信号とバーストサイクル制御信号の第３ビットに対して論理積演算を実施し、選択信号の第３ビットを発生させる。
【００１８】
本発明の一つの実施形態によるバスシステムは、ＡＨＢバス、複数のバスマスタ、バスアービタ、複数の転送モード選択回路、及び第１選択回路を具備する。
【００１９】
複数のバスマスタはＡＨＢバスの制御を要請するバス要請信号、バーストサイクル制御信号、及び転送スタート信号を発生させバス承認信号を受信し、ＡＨＢバスを介してデータを取り交わす。バスアービタは複数のバスマスタから出力される複数のバス要請信号に対して仲裁決定して複数のバス承認信号のうち一つのバス承認信号をイネイブルさせ、与えられた時間に複数のバーストマスターのうち一つのバスマスタを活性化させる。複数の転送モード選択回路はバスマスタそれぞれのバースト動作が終わる前にバス承認信号がデセイブルされたとき、バスマスタそれぞれのバーストモードをシングルモードに転換し選択信号を発生させる。第１選択回路は複数の転送モード選択回路部から発生される複数の選択信号のうち一つを選択して第１スレイブ制御信号を発生させる。
【００２０】
本発明の一つの実施形態によるバス仲裁方法は、バーストサイクル制御信号、転送スタート信号、及びＡＨＢバス制御を要請するバス要請信号を発生させる段階、バス要請信号に応答してバス承認信号をイネイブルさせバスマスタを活性化させる段階、バス承認信号に応答してＡＨＢバスの使用権限を獲得する段階、及びバスマスタのバースト動作が終わる前にバス承認信号がデセイブルされたとき、バスマスタのバーストモードをシングルモードに転換しスレイブ制御信号を発生させる段階を含む。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
【００２２】
図２は本発明の一つの実施形態によるＡＨＢバスシステムを示すブロック図である。
【００２３】
図２に示すように、ＡＨＢバスシステム３００はＡＨＢバス３９１、バスマスタ３１０、３３０、バスアービタ３２０及び転送モード選択回路３４０、３５０を具備することができる。また、ＡＨＢバスシステム３００はＡＨＢバス３９１に結合されたスレイブ３８０を具備することができる。バスマスタ３１０、３３０、バスアービタ３２０及び転送モード選択回路３４０、３５０にはシステムクロック（ＨＣＬＫ）を印加することができる。バスマスタ３１０はＨＲＤＡＴＡバス３９２を介してＡＨＢバス３９１からデータを受信し、ＨＷＤＡＴＡバス３９３を介してＡＨＢバス３９１にデータを提供することができる。同様に、バスマスタ３３０はＨＲＤＡＴＡバス３９４を介してＡＨＢバス３９１からデータを受信し、ＨＷＤＡＴＡバス３９５を介してＡＨＢバス３９１にデータを提供することができる。ＡＨＢスレイブ３８０はＨＲＤＡＴＡバス３９７を介してＡＨＢバス３９１にデータを提供し、ＨＷＤＡＴＡバス３９６を介してＡＨＢバス３９１からデータを受信することができる。
【００２４】
バスマスタ３１０はＡＲＭ９系列のプロセッサとして、早期終了を支援するプロセッサである。バスマスタ３３０はＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）として早期終了を支援しないマスタである。また、バスマスタ３３０はＡＨＢバス３９１の使用においてバスマスタ３１０に比べて優先権が高い。
【００２５】
バスマスタ３１０はバーストのサイクル制御信号（ＨＢＵＲＳＴ１）、転送スタート信号（ＨＴＲＡＮ１）、及びＡＨＢバス３９１の制御を要請するバス要請信号（ＨＲＥＱ１）を発生させる。また、バスマスタ３１０はバスアービタ３２０からバス承認信号（ＨＧＲ１）を受信しＡＨＢバス３９１を介してデータを取り交わす。
【００２６】
バスマスタ３３０はバーストサイクル制御信号（ＨＢＵＲＳＴ２）、転送スタート信号（ＨＴＲＡＮ２）、及びＡＨＢバス３９１の制御を要請するバス要請信号（ＨＲＥＱ２）を発生させる。また、バスマスタ３３０はバスアービタ３２０からバス承認信号（ＨＧＲ２）を受信しＡＨＢバス３９１を介してデータを取り交わす。
【００２７】
バスアービタ３２０はバス要請信号（ＨＲＥＱ１、ＨＲＥＱ２）に対して仲裁決定をし、バス承認信号（ＨＲＧ１）またはバス承認信号（ＨＧＲ２）をイネイブルさせ、与えられた時間に前記バスマスタ３１０、３３０のうち一つのバスマスタを活性化させる。
【００２８】
転送モード選択回路３４０は転送スタート信号（ＨＴＲＡＮ１）及びバス承認信号（ＨＧＲ１）に応答してバーストサイクル制御信号（ＨＢＵＲＳＴ１）をシングルモード信号に転換し選択信号（ＭＳＥＬ１）を発生させる。また、転送モード選択回路３４０はバーストサイクル制御信号（ＨＢＵＲＳＴ１）をシングルモード信号に転換するために［０、０、０］のビット構造を有するシングル信号（ＳＩＮＧＬＥ）を受信することができる。
【００２９】
転送モード選択回路３５０は転送スタート信号（ＨＴＲＡＮ２）及びバス承認信号（ＨＧＲ２）に応答してバーストサイクル制御信号（ＨＢＵＲＳＴ２）をシングルモード信号に転換し選択信号（ＭＳＥＬ２）を発生させる。また、転送モード選択回路３５０はバーストサイクル制御信号（ＨＢＵＲＳＴ２）をシングルモード信号に転換するために［０、０、０］のビット構造を有するシングル信号（ＳＩＮＧＬＥ）を受信することができる。
【００３０】
転送モード選択回路３４０、３５０はバスマスタ３１０、３３０それぞれのバースト動作が終わる前にバス承認信号（ＨＧＲ１またはＨＧＲ２）がデセイブルされたとき、バスマスタ３１０、３３０それぞれのバーストモードをシングルモードに転換することができる。
【００３１】
ＡＨＢバスシステム３００は選択信号（ＭＳＥＬ１、ＭＳＥＬ２）のうち一つを選択してスレイブ制御信号（ＣＯＮＴ）を発生させる選択回路３６０を具備することができる。選択回路３６０は図２に示されたようにマルチプレクサで構成することができる。
【００３２】
以下、図２に示された本発明の一つの実施形態に対して説明する。
【００３３】
バスマスタ３１０がバーストモード動作をする途中、ＡＨＢバス３９１に対して優先権を有するバスマスタ３３０がＡＨＢバス３９１の使用を要請すると、バスアービタ３２０はバスマスタ３１０に挙げていたバス承認信号ＨＧＲ１をデセイブルさせ、バス承認信号（ＨＧＲ２）をイネイブルさせバスマスタ３３０を活性化させる。
【００３４】
ところで、スレイブ３８０であるメモリコントローラは二番目のサイクルでバスの使用権が変わることを考慮できず持ってきたデータをバスマスタ３１０に伝達しないで優先権の高いバスマスタ３３０に伝達することができる。
【００３５】
図２に示された本発明によるバスシステムは転送モード選択回路３４０、３５０を具備してバスマスタ３１０のバースト動作が終わる前にバス承認信号（ＨＧＲ１）がデセイブルされたとき、バスマスタ３１０のバーストモードをシングルモードに転換して動作誤謬を防止することができる。
【００３６】
マルチプレクサ３６０は転送モード選択回路３４０、３５０の出力信号である選択信号ＭＳＥＬ１、ＭＳＥＬ２のうち一つを選択してスレイブ制御信号（ＣＯＮＴ）として出力することができる。スレイブ制御信号はシングル信号であるので、スレイブ３８０は処理するデータをシングルデータとして認識することができる。従って、マスタとスレイブとの間のデータ転送で動作誤謬は発生しない。
【００３７】
図３と図４は図２のＡＨＢバスシステムに含まれている転送モード選択回路を示す回路図である。
【００３８】
図３に示すように、転送モード選択回路３４０は検出回路３４２及びマルチプレクサ３４７を具備することができる。検出回路３４２は、転送スタート信号（ＨＴＲＡＮ１）が非シークエンスでありバス承認信号（ＨＧＲ１）がデセイブルされたとき、イネイブルされる検出信号（ＥＴＤＥＴ１）を発生させる。マルチプレクサ３４７は、検出信号（ＥＴＤＥＴ１）がイネイブルされたときバーストサイクル制御信号（ＨＢＵＲＳＴ１）をシングルモード信号（ＳＩＮＧＬＥ）に転換し選択信号（ＭＳＥＬ１）を発生させる。バーストサイクル制御信号（ＨＢＵＲＳＴ１）、シングルモード信号（ＳＩＮＧＬＥ）、及び選択信号（ＭＳＥＬ１）は３ビットのビット構造を有する信号である。ＡＭＢＡ規格２．０によると、バーストサイクル制御信号（ＨＢＵＲＳＴ１）はＩＮＣＲ４の場合［１、１、１］のビット構造を有し、シングルモード信号（ＳＩＮＧＬＥ）の場合［０、０、０］のビット構造を有する。バーストサイクル制御信号（ＨＢＵＲＳＴ１）がシングルモード信号（ＳＩＮＧＬＥ）であると、バスマスタ（図２の３１０）はバーストモード動作をしないことを意味し、処理されるデータはバーストデータではなくシングルデータとすることができる。
【００３９】
検出回路３４２はパルス発生回路３４７、及びＡＮＤゲート３４６を具備することができる。パルス発生回路３４７はシステムクロック（ＨＣＬＫ）とバス承認信号（ＨＧＲ１）とに応答してシステムクロック（ＨＣＬＫ）の一つの周期の間イネイブルされるパルス信号を発生させる。ＡＮＤゲート３４６はパルス発生回路３４７の出力信号と転送スタート信号（ＨＴＲＡＮ１）とに対して論理積演算を実施することができる。
【００４０】
パルス発生回路３４７はインバータ３４３、フリップ・フロップ３４４、及びＡＮＤゲート３４５を具備することができる。インバータ３４３はバス承認信号（ＨＧＲ１）を反転させる。フリップ・フロップ３４４はシステムクロック（ＨＣＬＫ）の先端でバス承認信号（ＨＧＲ１）を出力することができる。ＡＮＤゲート３４５はインバータ３４３の出力信号とフリップ・フロップ３４４の出力信号とに対して論理積演算を実施することができる。
【００４１】
図４に示すように、転送モード選択回路３５０は検出回路３５２及びマルチプレクサ３５７を具備することができる。検出回路３５２は転送スタート信号（ＨＴＲＡＮ２）が非シークエンスでありバス承認信号（ＨＧＲ２）がデセイブルされたとき、イネイブルされる検出信号（ＥＴＤＴＥ２）を発生させる。マルチプレクサ３５７は検出信号（ＥＴＤＴＥ２）がイネイブルされたときバーストサイクル制御信号（ＨＢＵＲＳＴ２）をシングルモード信号（ＳＩＮＧＬＥ）に転換し選択信号（ＭＳＥＬ２）を発生させる。
【００４２】
バーストサイクル制御信号（ＨＢＵＲＳＴ２）、シングルモード信号（ＳＩＮＧＬＥ）、及び選択信号（ＭＳＥＬ２）は３ビットのビット構造を有する信号である。ＡＭＢＡ規格２．０によると、バーストサイクル制御信号（ＨＢＵＲＳＴ２）はＩＮＣＲ４の場合［１、１、１］のビット構造を有し、シングルモード信号（ＳＩＮＧＬＥ）の場合［０、０、０］のビット構造を有する。バーストサイクル制御信号（ＨＢＵＲＳＴ２）がシングルモード信号（ＳＩＮＧＬＥ）であると、バスマスタ（図３の３３０）はバーストモード動作をしないことを意味し、処理されるバーストデータはバーストデータではなくシングルデータとすることができる。
【００４３】
検出回路３５２はパルス発生回路３５７、及びＡＮＤゲート３５６を具備することができる。パルス発生回路３５７はシステムクロック（ＨＣＬＫ）とバス承認信号（ＨＧＲ２）とに応答してシステムクロック（ＨＣＬＫ）の一つの周期の間イネイブルされるパルス信号を発生させる。ＡＮＤゲート３５６はパルス発生回路３５７の出力信号と転送スタート信号（ＨＴＲＡＮ２）とに対して倫理積演算を実施することができる。
【００４４】
パルス発生回路３４７はインバータ３５３、フリップ・フロップ３５４、及びＡＮＤゲート３５５を具備することができる。インバータ３５３はバス承認信号（ＨＧＲ２）を反転させる。フリップ・フロップ３５４はシステムクロック（ＨＣＬＫ）の先端でバス承認信号（ＨＧＥ２）を出力することができる。ＡＮＤゲート３５５はインバータ３５３の出力信号とフリップ・フロップ３５４の出力信号とに対して論理積演算を実施することができる。
【００４５】
図５は図３の第１転送モード選択回路のタイミングを例示したタイミング図である。
【００４６】
以下、図３ないし図５に示すように、転送モード選択回路３４０、３５０の動作を説明する。図５に示すように、バス承認信号（ＨＧＲ１）がロジック“ハイ”状態からロジック“ロー”状態に変わると、システムクロック（ＨＣＬＫ）の先端で検出信号（ＥＴＤＥＴ１）がロジック“ロー”状態からロジック“ハイ”状態に変わり、システムクロック（ＨＣＬＫ）の一つの周期の間ロジック“ハイ”状態を保持し、システムクロック（ＨＣＬＫ）の先端でロジック“ロー”状態に変わる。結局、検出信号（ＥＴＤＥＴ１）はシステムクロック（ＨＣＬＫ）の一つの周期の間ロジック“ハイ”状態を保持するパルス信号になることができる。
【００４７】
検出信号（ＥＴＤＥＴ１）の下降エッジでバーストサイクル制御信号（ＨＢＵＲＳＴ１）は「３」から「０」に変わり、転送スタート信号（ＨＴＲＡＮ１）は「２」から「０」に変わる。ＡＭＢＡ２．０規格によると、バーストサイクル制御信号（ＨＢＵＲＳＴ１）が「３」であるとバーストモード（ＩＮＣＲ４）を示し、バーストサイクル制御信号（ ＨＢＵＲＳＴ１）が「０」であるとシングルモードを示す。転送スタート信号（ＨＴＲＡＮ１）が「２」であると非シークエンスを示し、転送スタート信号（ＨＴＲＡＮ１）が「０」であるとシークエンスを示す。従った、バス承認信号（ＨＧＲ１）がデセイブルされたとき、バーストサイクル制御信号（ＨＢＵＲＳＴ１）はバーストモードでシングルモードに変わり、転送スタート信号（ＨＴＲＡＮ１）は非シークエンスからシークエンスに変わる。
【００４８】
図６は本発明の他の一つの実施形態によるＡＨＢバスシステムを示すブロック図である。図６に示すように、ＡＨＢバスシステム４００はＡＨＢバス４９１、バスマスタ４１０、４３０、バスアービタ４２０、及び転送モード選択回路４４０、４５０を具備することができる。また、ＡＨＢバスシステム４００はＡＨＢバス４９１に結合されたスレイブ４８０を具備することができる。バスマスタ４１０、４３０、バスアービタ４２０、及び転送モード選択回路４４０、４５０にはシステムクロックＨＣＬＫが印加される。バスマスタ４１０はＨＲＤＡＴＡバス４９２を介してＡＨＢバス４９１からデータを受信し、ＨＷＤＡＴＡバス４９３を介してＡＨＢバス４９１にデータを提供することができる。同様に、バスマスタ４３０はＨＲＤＡＴＡバス４９４を介してＡＨＢバス４９１からデータを受信し、ＨＷＤＡＴＡバス４９５を介してＡＨＢバス４９１にデータを提供することができる。ＡＨＢスレイブ４８０はＨＲＤＡＴＡバス４９７を介してＡＨＢバス４９１にデータを提供し、ＨＷＤＡＴＡバス４９６を介してＡＨＢバス４９１からデータを受信することができる。
【００４９】
バスマスタ４１０はＡＲＭ９系列のプロセッサで、早期終了を支援するプロセッサである。バスマスタ４３０はＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）で早期終了を支援しないマスタである。また、バスマスタ４３０はＡＨＢバス４９１の使用においてバスマスタ３１０に比べて優先権が高い。
【００５０】
バスマスタ４１０はバーストサイクル制御信号（ＨＢＵＲＳＴ１）、転送スタート信号（ＨＴＲＡＮ１）、及びＡＨＢバス４９１の制御を要請するバス要請信号（ＨＲＥＱ１）を発生させる。また、バスマスタ４１０はバスアービタ４２０からバス承認信号（ＨＧＲ１）を受信しＡＨＢバス４９１を介してデータを取り交わす。
【００５１】
バスマスタ４３０はバーストのサイクル制御信号（ＨＢＵＲＳＴ２）、転送スタート信号（ＨＴＲＡＮ２）、及びＡＨＢバス４９１の制御を要請するバス要請信号（ＨＲＥＱ２）を発生させる。また、バスマスタ４３０はバスアービタ４２０からバス承認信号（ＨＧＲ２）を受信しＡＨＢバス４９１を介しデータを取り交わす。
【００５２】
バスアービタ４２０はバス要請信号（ＨＲＥＱ１、ＨＲＥＱ２）に対して仲裁決定をし、バス承認信号（ＨＧＲ１）またはバス承認信号（ＨＧＲ２）をイネイブルさせ、与えられた時間にバスマスタ４１０、４３０のうち一つのバスマスタを活性化させる。
【００５３】
転送モード選択回路４４０は、転送スタート信号（ＨＴＲＡＮ１）及びバス承認信号（ＨＧＲ１）に応答してバーストサイクル制御信号（ＨＢＵＲＳＴ１）をシングルモード信号に転換し、選択信号（ＭＳＥＬ１）を発生させる。
【００５４】
転送モード選択回路４５０は、転送スタート信号（ＨＴＲＡＮ２）及びバス承認信号（ＨＧＲ２）に応答してバーストサイクル制御信号（ＨＢＵＲＳＴ２）をシングルモード信号に転換し、選択信号（ＭＳＥＬ２）を発生させる。
【００５５】
転送モード選択回路４４０、４５０は、バスマスタ４１０、４３０それぞれのバースト動作が終わる前にバス承認信号（ＨＧＲ１またはＨＧＲ２）がデセイブルされたとき、バスマスタ４１０、４３０それぞれのバーストモードをシングルモードに転換することができる。
【００５６】
ＡＨＢバスシステム４００は選択信号（ＭＳＥＬ１、ＭＳＥＬ２）のうち一つを選択してスレイブ制御信号（ＣＯＮＴ１）を発生させる選択回路４６０を具備することができる。選択回路４６０は図６に示されたようにマルチプレクサで構成することができる。また、ＡＨＢバスシステム４００は転送スタート信号（ＨＴＲＡＮ１、ＨＴＲＡＮ２）のうち一つを選択してスレイブ制御信号（ＣＯＮＴ２）を発生させる選択回路４６５を具備することができる。
【００５７】
以下、図６に示された本発明の一つに実施形態について説明する。
【００５８】
図６のＡＨＢバスシステムで転送モード選択回路４４０、４５０は図２の転送モード選択回路３４０、３５０と異なり、バーストサイクル制御信号（ＨＢＵＲＳＴ１またはＨＢＵＲＳＴ２）とバス承認信号（ＨＧＲ１またはＨＧＲ２）とを使用して選択信号（ＭＳＥＬ１、ＭＳＥＬ２）を発生させる。そして、ＡＨＢバスシステム４００は転送スタート信号（ＨＴＲＡＮ１、ＨＴＲＡＮ２）のうち一つを選択してスレイブ制御信号（ＣＯＮＴ２）を発生させる選択回路４６５を具備する点が図２のＡＨＢバスシステムと異なる。
【００５９】
図７及び図８は図６のＡＨＢバスシステムに含まれている転送モード選択回路を示す例示的な回路図である。
【００６０】
図７に示すように、転送モード選択回路４４０はＡＮＤゲート４４１〜４４３を具備することができる。ＡＮＤゲート４４３はバス承認信号（ＨＧＲ１）とバーストサイクル制御信号（ＨＢＵＲＳＴ１）の第１ビット（ＨＢＵＲＳＴ１[０]）に対して論理積演算を実施し、選択信号（ＭＳＥＬ１）の第１ビット（ＭＳＥ１[０]）を発生させる。
【００６１】
以下、図７の転送モード選択回路４４０の動作を説明する。
【００６２】
転送モード選択回路４４０はバーストサイクル制御信号（ＨＢＵＲＳＴ１）及びバス承認信号（ＨＧＲ１）に応答してバス承認信号（ＨＧＲ１）がデセイブルされたとき、シングルモード信号である選択信号（ＭＳＥＬ１）を発生させる。バス承認信号（ＨＧＲ１）がデセイブルされたとき、ＡＮＤゲート４４１、４４３の出力はバーストサイクル制御信号（ＨＢＵＲＳＴ１）のビット値に無関係にロジック“ロー”状態になることができる。即ち、転送モード選択回路４４０はバーストサイクル制御信号（ＨＢＵＲＳＴ１）の各ビットを“０”の値を有するバス承認信号（ＨＧＲ１）と論理積することで選択信号（ＭＳＥＬ１）の各ビットを“０”にし選択信号（ＭＳＥＬ１）をシングルモード信号にする。
【００６３】
結局、バスマスタ４１０が発生させたバーストサイクル制御信号（ＨＢＵＲＳＴ１）はバーストモード動作を完了する以前にバス承認信号（ＨＧＲ１）がデセイブルされたとき、転送モード選択回路４４０をシングルモード信号に転換してスレイブ４８０に伝達される。バーストサイクル制御信号（ＨＢＵＲＳＴ１）がシングルモード信号（ＳＩＮＧＬＥ）であると、バスマスタ（図６の４１０）はバーストモード動作をしないことを意味し、処理されるデータはバスデータではなくシングルデータになることができる。
【００６４】
図８に示すように、転送モード選択回路４５０はＡＮＤゲート４５１〜４５３を具備することができる。ＡＮＤゲート４５３はバス承認信号ＨＧＲ２とバーストサイクル制御信号（ＨＢＵＲＳＴ２）の第１ビット（ＨＢＵＲＳＴ２[０]）に対して論理積演算を実施し、選択信号（ＭＳＥＬ２）の第１ビット（ＭＳＥＬ２[０]）を発生させる。ＡＮＤゲート４５２はバス承認信号（ＨＧＲ２）とバーストサイクル制御信号（ＨＢＵＲＳＴ２）の第２ビット（ＨＢＵＲＳＴ２[１]）に対して論理積演算を実施し、選択信号（ＭＳＥＬ２）の第２ビット（ＭＳＥＬ２[１]）を発生させる。ＡＮＤゲート４５１はバス承認信号（ＨＧＲ２）とバーストサイクル制御信号（ＨＢＵＲＳＴ２）の第３ビット（ＨＢＵＲＳＴ２[２]）に対して論理積演算を実施し、選択信号（ＭＳＥＬ２）の第３ビット（ＭＳＥＬ２[２]）を発生させる。
【００６５】
以下、図８の転送モード選択回路４４０の動作を説明する。
【００６６】
転送モード選択回路４５０はバーストサイクル制御信号（ＨＢＵＲＳＴ２）及びバス承認信号（ＨＧＲ２）に応答してバス承認信号（ＨＧＲ２）デセイブルされたとき、シングルモード信号である選択信号（ＭＳＥＬ２）を発生させる。バス承認信号（ＨＧＲ２）がデセイブルされたとき、ＡＮＤゲート４５１〜４５３の出力はバーストサイクル制御信号（ＨＢＵＲＳＴ２）のビット値に無関係にロジック“ロー”状態になることができる。即ち、転送モード選択回路４５０はバーストサイクル制御信号（ＨＢＵＲＳＴ２）の各ビットを“０”の値を有するバス承認信号（ＨＧＲ２）と論理積することで選択信号（ＭＳＥＬ２）の各ビットを“０”にし選択信号（ＭＳＥＬ２）をシングルモード信号にする。
【００６７】
結局、バスマスタ（図６の４３０）が発生させたバーストサイクル制御信号（ＨＢＵＲＳＴ２）はバーストモード動作を完了する以前にバス承認信号（ＨＧＲ２）デセイブルされたとき、転送モード選択回路４５０をシングルモード信号に転換してスレイブ４８０に伝達されることができる。バーストサイクル制御信号（ＨＢＵＲＳＴ２）がシングルモード信号（ＳＩＮＧＬＥ）であると、バスマスタ（図６の４３０）はバーストモード動作をしないことを意味し、処理されるデータはバーストデータではなくシングルデータになることができる。
【００６８】
本発明の実施形態が主にＡＨＢシステムとＡＨＢバスを用いて説明されたが、本発明の思想はいかなるバスやバスシステムにも適用することができる。
【産業上の利用可能性】
【００６９】
前述したように、本発明によるバスシステムは第１マスタがバーストモードとして動作するとき第１マスタよりバス使用に対する優先権の高い第２マスタがアービタにバス使用の要請をした場合、第１マスタの動作をシングルモードに転換することでバーストモード動作の際早期終了が発生した場合、動作誤謬を防止することができる。本発明によるバスシステムは転送モード選択回路を具備するバーストサイクル制御信号（ＨＢＵＲＳＴ１）をシングルモード信号に転換してスレイブに転送することができる。
【００７０】
以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００７１】
【図１】一つのマスタ、一つのスレイブ、及びアービタを具備した従来のＡＨＢバスシステムを示すブロック図である。
【図２】本発明の一つの実施形態によるＡＨＢバスシステムを示すブロック図である。
【図３】図２のＡＨＢバスシステムに含まれている転送モード選択回路を示す回路図である。
【図４】図２のＡＨＢバスシステムに含まれている転送モード選択回路を示す回路図である。
【図５】図３の第１転送モード選択回路のタイミング図である。
【図６】本発明の他の一つの実施形態によるＡＨＢバスシステムを示すブロック図である。
【図７】図６のＡＨＢバスシステムに含まれている転送モード選択回路を示す回路図である。
【図８】図６のＡＨＢバスシステムに含まれている転送モード選択回路を示す回路図である。
【符号の説明】
【００７２】
３００、４００                      ＡＨＢバスシステム
３１０、３３０、４１０、４３０      バスマスタ
３２０、４２０                      バスアービタ
３４０、３５０、４４０、４５０      転送モード選択回路
３６０、４６０、４６５              マルチプレクサ
３８０、４８０                      スレイブ
【図１】
0004787092.tif 000002
【図２】
0004787092.tif 000003
【図３】
0004787092.tif 000004
【図４】
0004787092.tif 000005
【図５】
0004787092.tif 000006
【図６】
0004787092.tif 000007
【図７】
0004787092.tif 000008
【図８】
0004787092.tif 000009