(57)【特許請求の範囲】
【請求項１】
複数の配線層を有する半導体チップについて、当該半導体チップが形成されたウエハー上の位置を示すチップＩＤを付与してその位置を特定するチップ形成位置特定方法において、
前記複数の配線層のうち第１の配線層を形成するのに使用される転写用マスク（以下、「第１のマーク形成マスク」と称する）に、通常の機能配線の他にチップ毎に異なるマークを形成し、
前記複数の配線層のうち前記第１の配線層の上層に形成される第２の配線層を形成するのに使用される転写用マスク（以下、「第２のマーク形成マスク」と称する）に、通常の機能配線の他にチップ毎に異なるマークを形成し、
前記第１及び第２のマーク形成マスクは、複数のチップ領域をマトリックス状に配列した構成とし、各チップ領域に直線状マークを１本ずつ形成し、
前記第１及び第２のマーク形成マスクの間で、前記直線状マークは互いに直交する方向に延びてウエハー上に転写したときに交差し、前記ウエハー上のチップ形成位置によって前記交差位置が異なる構成とし、
前記交差位置において前記直交する直線状マークを導通させ、
前記第１及び第２のマーク形成マスクの間での、前記直線状マークの導通状態に基づいて前記ウエハー上のチップ位置を特定することを特徴とするチップ形成位置特定方法。
【請求項２】
前記第１及び第２のマーク形成マスクを用いて形成される配線層の層間に、これらマスクに形成された直線状マークに沿った位置に垂直方向に延びる貫通配線層を有する他の配線層を形成し、
前記第１及び第２のマーク形成マスクに形成された直線状マークの交差位置において互いのマークを前記貫通配線によって導通させ、
前記第１のマーク形成マスクに形成された直線状マーク；前記貫通配線；前記第２のマーク形成マスクに形成された直線状マークを流れる電流又は電圧を測定することにより、前記ウエハー上における当該チップの形成位置を特定することを特徴とする請求項１に記載のチップ形成位置特定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップが作製されたウエハー上の位置を特定するチップＩＤ付加方法に関する。
【背景技術】
【０００２】
一般に集積回路は次のようなフローで製造される。
（１）ウエハー上に多数のチップを作りこむ。
（２）ウエハー上に回路作成後、ウエハー状態のままで各種電気的機能テストを行う。
ここまでの工程（１），（２）は一般に前工程と呼ばれる。以下の工程（３）−（５）は、一般に後工程と呼ばれる。
（３）１つ１つのチップを切り離し、個片化する。
（４）個片化した各チップをプラスチックやセラミックパッケージに封入する。
（５）パッケージに封入後、最終テストを経て集積回路として完成する。
【０００３】
次に、先にあげた工程（１）に示したウエハー内に多数のチップを作りこむ前工程について説明する。通常、前工程においてウエハーに回路を作りこむには、フォトリソグラフィーと呼ばれる技術を利用する。この技術はマスク（レチクル）に作成された回路パターンを、光を利用してウエハー上に露光させ、回路パターンを転写する技術である。通常、マスクには同一の回路パターンを持った複数チップ分の回路パターンが作成されている(例：横４チップ×縦４チップ)ため、一回の露光(ショット)で複数チップ(例：４×４＝１６チップ)分の回路パターンを転写することが出来る。
【０００４】
なお、通常１回のショットでは１枚のウエハー全ての領域に渡って回路パターンを転写することは出来ないため、１枚のウエハー全てにわたって回路パターンを転写するためには、ウエハーをのせたステージを横方向や縦方向に動かして、複数回ショットを繰り返すことでウエハー全面に対して回路パターンを転写している。この方式をステップ・アンド・リピート方式と呼ぶ。このフォトリソグラフィー工程では、最大でも１回の工程あたり配線１層分の回路パターンのみ転写可能である。しかし、何度もフォトリソグラフィー工程を繰り返すことにより、配線層を何層も持った複雑な構造や回路を作ることが可能になる。集積回路の製造工程では、このように何回もリソグラフィー工程を繰り返しながら、全く同一の回路パターンもったチップを１枚のウエハー上に数十から数百個作りこんでいる。
【０００５】
なお、完成した個々の集積回路において、ウエハー上のどの位置で作られたチップかを知ることが出来れば、各種電気的特性のバラツキ具合のウエハー面内位置依存性などを調査できる。このため、個々のチップがウエハー面内のどこで作られたチップかという情報は、品質管理のうえで重要な情報となる。このような情報は、チップ毎に異なる製造履歴を記した情報のため、個々のチップのＩＤという意味でチップＩＤと呼ばれ、各集積回路の中に電気的に消えない情報として作りこまれる。
【０００６】
既に述べたように、従来の集積回路製造法では同一のチップを一度に大量に製造するため、このチップＩＤを前工程の段階で作りこむことは困難であった。このため、従来の半導体集積回路の製造方法においては、専用の特別な工程を後工程内に設けなくてはならなかった。具体的には、それぞれのチップ毎にチップ内部に設けられたレーザーヒューズや電気ヒューズを切断することで、個々のチップごとのＩＤを書き込んでいる。
【０００７】
例えば、ウエハー上の位置Ａで製造された場合、１本目のヒューズのみを切断し、位置Ｃで製造された場合、１本目と２本目のヒューズを切断する。このヒューズを切断する工程は、通常、先に上げた工程（２）での電気的機能テストに付随する工程として実施される。このヒューズ切断工程は個々のチップ毎に異なるヒューズを切断しなくてはならないため、１チップずつ順に行わなければならず、長時間を要するという問題があった。
【０００８】
特許文献１には、ヒューズを用いることなくウエハー内でのチップの位置を特定する方法が示されている。ここでは、ウエハー内チップの最終配線工程の露光処理において、ウエハー内チップ位置表示パターンの下地マークを各チップのデバイス領域の一部に露光により形成する。その後、下地マークに対して位置の異なるショットを露光により形成し、下地マークとショットの位置の組み合わせによりウエハー内でのチップの位置を特定している。
【特許文献１】特開平５−１７５０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記のような特許文献１に示された方法の場合、下地マークの上に露光されるショットの転写位置を順に変えるため、専用のパターンが必要となる他、専用の工程を実施する必要がある。その結果、製造工程の複雑化及び製造コストの増大を招く恐れがある。
【００１０】
本発明は上記のような状況に鑑みてなされたものであり、簡易な方法により製造コストの増大を最小限に抑えつつ、ウエハー内でのチップの位置を特定可能な方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の第１の態様は、半導体チップが形成されたウエハー上の位置を示すチップＩＤを付与してその位置を特定するチップ形成位置特定方法において、配線層を形成するのに使用される転写用マスクに、通常の機能配線の他にチップ毎に異なるマークを形成し（以下、当該転写用マスクを「マーク形成マスク」と称する）、前記マーク形成マスクを複数用意し、複数の前記マーク形成マスクによってウエハー上に転写された複数のマークの組み合わせによって当該ウエハー上におけるチップの位置を特定する。
【００１２】
本発明の第２の態様は、半導体チップが形成されたウエハー上の位置を示すチップＩＤを付与してその位置を特定するチップ形成位置特定方法において、絶縁層に複数のコンタクトホールを形成するのに使用される転写用マスクに、機能パターン（コンタクトホール等）の他にチップ毎に異なるマークを形成し（以下、当該転写用マスクを「マーク形成マスク」と称する）、前記マーク形成マスクを複数用意し、複数の前記マーク形成マスクによってウエハー上に転写された複数のマークの組み合わせによって当該ウエハー上におけるチップの位置を特定する。上記第１の態様においては配線層にＩＤ用のマークを形成しているが、第２の態様においては絶縁膜用のマスクパターンにＩＤ用のマークを形成している。
【００１３】
好ましくは、前記マーク形成マスクは、複数のチップ領域をマトリックス状に配列した構成であり、各チップ領域には直線状マークが１本ずつ形成され、前記マーク形成マスクの間で、前記直線状マークは互いに直交する方向に延びてウエハー上に転写したときに交差し、前記ウエハー上のチップ形成位置によって前記交差位置が異なる構成であり、前記交差位置に基づいて前記ウエハー上のチップ位置を特定する。
【００１４】
本発明の第３の態様は、複数の配線層を有する半導体チップについて、当該半導体チップが形成されたウエハー上の位置を示すチップＩＤを付与してその位置を特定するチップ形成位置特定方法において、前記複数の配線層のうち第１の配線層を形成するのに使用される転写用マスク（以下、「第１のマーク形成マスク」と称する）に、通常の機能配線の他にチップ毎に異なるマークを形成し、前記複数の配線層のうち前記第１の配線層の上層に形成される第２の配線層を形成するのに使用される転写用マスク（以下、「第２のマーク形成マスク」と称する）に、通常の機能配線の他にチップ毎に異なるマークを形成し、前記第１及び第２のマーク形成マスクは、複数のチップ領域をマトリックス状に配列した構成とし、各チップ領域に直線状マークを１本ずつ形成し、前記第１及び第２のマーク形成マスクの間で、前記直線状マークは互いに直交する方向に延びてウエハー上に転写したときに交差し、前記ウエハー上のチップ形成位置によって前記交差位置が異なる構成とし、前記交差位置において前記直交する直線状マークを導通させ、前記第１及び第２のマーク形成マスクの間での、前記直線状マークの導通状態に基づいて前記ウエハー上のチップ位置を特定する。
【００１５】
ここで、前記第１及び第２のマーク形成マスクを用いて形成される配線層の層間に、これらマスクに形成された直線状マークに沿った位置に垂直方向に延びる貫通配線層を有する他の配線層を形成し、前記第１及び第２のマーク形成マスクに形成された直線状マークの交差位置において互いのマークを前記貫通配線によって導通させ、前記第１のマーク形成マスクに形成された直線状マーク；前記貫通配線；前記第２のマーク形成マスクに形成された直線状マークを流れる電流又は電圧を測定することにより、前記ウエハー上における当該チップの形成位置を特定することができる。
【発明の効果】
【００１６】
上述したように、本発明においては、通常のデバイス形成用マスクを用いてチップＩＤ用のマークを転写することができ、チップＩＤ用に特別のマスクを用意しあるいは、特別の工程を付加する必要がない。その結果、チップＩＤ作製による製造コストの増大を最小限に抑えることが可能となる。
【００１７】
更に、一つの配線層に形成されたマークと、他の配線層に形成されたマークとの電気的な導通状態に基づいて、完成した半導体チップのウエハー上での位置を特定する方法によれば、電子顕微鏡などを用いた目視によらず、自動的に検出を行うことができ、半導体チップの機能テストの合理化を図ることが可能となる。さらに、モールドパッケージから半導体チップを取り出すことなくチップＩＤを確認できるというメリットがある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態について、実施例に沿って詳細に説明する。図１は、本発明に適用可能なウエハーの構造を示す概略平面図である。ウエハーＷ上には、同一構造の多数の半導体チップ１０が形成される。半導体チップ１０は、複数の積層された配線層を有する構造とすることができる。
【００１９】
図２は、本発明の第１実施例に係る方法に適用可能なマスクパターンを示す平面図である。本実施例に係る半導体装置の製造方法においては、一つの配線層のフォトリソグラフィー工程の際に、図２（Ａ）に示す構成のマスク１１０を用いてウエハーＷ全面に回路パターンを転写する。この例では、１ショットあたり４×４＝１６チップ分の転写ができるマスク（レチクル）を用いて、１ウエハーあたり９ショット行う。
【００２０】
マスク１１０は、同一の機能配線（デバイス形成用配線）を有する１６のチップ領域をマトリックス状に配置してなり、各チップ領域には異なるマークが形成されている。本実施例においては、マークとして大文字のアルファベットＡ−Ｐを採用しているが、アルファベット以外の文字又は記号などを用いることもできる。また、マークの位置及び大きさは、機能配線に影響を及ぼさない位置・大きさであればチップ領域の端部でなくてもよい。図２（Ａ）においては、半導体チップの機能に関わる配線（機能配線）については、便宜上図示を省略する。
【００２１】
図２（Ｂ）に示すマスクパターン１２０は、図２（Ａ）に示すマスクパターン１１０と異なる配線層を形成する際に使用される。例えば、マスクパターン１１０を使用した配線層の上層に絶縁層を介してマスクパターン１２０を使用した配線層を形成することができる。マスクパターン１１０と同様に、リソグラフィー工程によりウエハー全面に回路パターンを転写する。
【００２２】
この例では、１ショットあたり３×３＝９チップ分の転写ができるマスクを用い、１ウエハーあたり１６ショット行う。マスク１２０は、同一の機能配線を有する９のチップ領域をマトリックス状に配置してなり、各チップ領域には異なるマークが形成されている。本実施例においては、マークとして小文字のアルファベットａ−ｉを採用しているが、アルファベット以外の文字又は記号などを用いることもできる。また、マークの位置及び大きさは、機能配線に影響を及ぼさない位置・大きさであればチップ領域の端部でなくてもよい。図２（Ｂ）においても、半導体チップの機能に関わる配線（機能配線）については、便宜上図示を省略する。
【００２３】
図３は、実際にウエハーＷ上にマスクパターン１１０を用いてマークを転写した様子を第１の配線層パターン１１４として示す。また、図４は、図３の第１の配線層パターン１１４の上にマスクパターン１２０を用いてマークを転写することによって形成される第２の配線層パターン１１８を示す。本実施例の製造方法においては、各チップに形成されたマークを確認することにより、個々のチップがウエハーＷ上のどの位置で製造されたものなのか知ることが出来る。例えば、今回の例において、第１の配線層１１４で「G」というマークが確認され、第２の配線層１１８で更に「g」というマークを確認された場合、その半導体チップはウエハーＷの中央で形成されたチップであることがわかる。
【００２４】
本実施例においては、第１の配線層に縦４列×横４行＝１６チップを一度に露光できるマスクと、第２の配線層に縦３列×横３行＝９チップを一度に露光できるマスクとを用いているため、最大で縦１２列×横１２行＝１４４チップまで区別することが出来る。この計算における「１２」という数字は、第１の配線層のマスク１１０の縦（若しくは横）４列（行）という値と、第２の配線層のマスク１２０の縦（若しくは横）３列（行）という値の最小公倍数である。仮に、第１の配線層に縦Y1列×横X1行＝Y1X1チップを一度に露光できるマスクと、第２の配線層に縦Y2列×横X2行＝Y2X2チップを一度に露光できるマスクを用いた場合、最大で(Y1とY2の最小公倍数)×(X1とX2の最小公倍数)チップまで区別することが可能となる。
【００２５】
また、更に第３の配線層に縦Y3列×横X3行＝Y3X3チップを一度に露光できるマスクを用いれば、区別できるチップ数を最大(Y1とY2とY3の最小公倍数)×(X1とX2とX3の最小公倍数)チップまで増やすことが出来る。本実施例の方法では、前工程内で転写する第１の配線層のマーク１１０と第２の配線層のマーク１２０がチップＩＤの役割を果たす。すなわち、マスクパターン１１０に形成されたマークとマスクパターン１２０に形成されたマークとの組み合わせによって、製造された半導体チップのウエハー上での位置を特定することが可能となる。このため、従来のように時間のかかるヒューズ切断工程を後工程内に設ける必要がない。
【００２６】
なお、上述した第１の実施例においてはＩＤ用のマークを形成するマスクパターンを２種類（１１０，１２０）を使用しているが、３種類以上（３層以上）使用することも可能である。また、マスク１１０，１２０を形成する層の位置は、特に限定されないが、後に目視（電子顕微鏡）によって確認するためには、上側（最上層を含む）の層に形成することが好ましい。
【００２７】
図９は、第１実施例に係る方法の別の態様（変形例）に使用される絶縁膜用マスクパターンを示す平面図である。上記実施例においては配線層にＩＤ用のマークを形成しているが、図９に示すような絶縁膜用のマスクパターンにＩＤ用のマークを形成することができる。使用するＩＤ用マークは図２〜図４に示すものを採用することができる。図９の例の場合には、２枚のマスク１５０Ａ、１５０Ｂを用いて単一の絶縁層に複数のコンタクトホールを形成するようになっている。マスク１５０Ａのパターン１５２ｂと、マスク１５０Ｂのパターン１５４ａがコンタクトホール形成位置に対応し、マスク１５０Ａのパターン１５２ａと、マスク１５０Ｂのパターン１５４ｂはコンタクトホール形成に寄与しない。図９の例においては、１回目の露光でマスク１５０Ａを使用し、その後の２回目の露光でマスク１５０Ｂを使用することになる。すなわち、マスク１５０Ａを使用して半数のコンタクトホールを形成（露光）し、マスク１５０Ｂを使用して残りの半数のコンタクトホールを形成（露光）する。
【００２８】
配線層にＩＤ用のマークを形成する場合においても、複数枚のマスクを持ち単一の配線層にＩＤ用のマークを形成するように構成することもできる。この場合、図９に示す絶縁層の場合と同様な手順でＩＤ用のマークを形成することができる。
【００２９】
なお、絶縁層にＩＤ用のマークを形成するよりも、配線層にＩＤ用のマークを形成した方が視認性が良いため、実際には配線層に形成する方が好ましい。
【００３０】
実際のウエハープロセスにおいては、予めマスクパターン１１０を構成する各チップ領域に機能配線（デバイス）及びアルファベットマークを形成しておく。例えば、透明なガラス基板上にクロムなどの金属を用いて描画する。マスクパターン１２０を同様の方法により、機能配線及びアルファベットマーク（小文字）を形成する。最初に、マスクパターン１１０を用いて縮小投影露光装置（ステッパー）によるステップ・アンド・リピートにより、ウエハーＷ上に図３に示すパターンを転写する。その後、マスクパターン１２０を用いて、同様な方法により図４に示すようなパターンをウエハーＷに転写する。
【００３１】
その後、周知の工程を経て個別の半導体チップを完成させる。次に、個片化した各半導体チップをプラスチックやセラミックパッケージに封入し、最終テストを経て集積回路として完成させる。完成した半導体集積回路に対して品質テストを行い、不良又は欠陥の発見された半導体集積回路は、例えば、光学顕微鏡により目視観察され、ウエハー上のどの位置で形成されたものか判別される。なお、実際にチップＩＤを確認する際には、半導体チップをモールドパッケージから取り出して確認する。あるいは、モールドパッケージに封入する前に確認する。
【００３２】
図５は、本発明の第２実施例に係る方法に適用可能なマスクパターン（２１０，２２０）を示す平面図である。基本的に、本実施例と上述した第１の実施例との違いはチップＩＤを構成するマークの形状である。本実施例のマーク２１０，２２０によれば、第１の実施例に示したアルファベットマーク（文字マーク）に比べ、視認性がよいというメリットがある。第２実施例では、垂直方向に延びるライン状のマークを有するマスクパターン２１０と、水平方向に延びるライン状のマークを有するマスクパターン２２０を使用する。
【００３３】
マスクパターン２１０の各チップ領域には、各々本数の異なるライン状マークが形成されている。同様に、マスクパターン２２０の各チップ領域にも、各々本数の異なるライン状マークが形成されている。これら２つのパターン２１０，２２０の組み合わせによって半導体チップのウエハーＷ上での位置が特定される。組み合わせた（重ね合わせた）様子を図５（Ｃ）に示す。
【００３４】
本実施例に係る半導体装置の製造方法においては、一つの配線層のフォトリソグラフィー工程の際に、図５（Ａ）に示したようなマスク２１０を用いてウエハーＷ全面に回路パターンを転写する。この例では、１ショットあたり４×４＝１６チップ分の転写ができるマスク（レチクル）を用いて、１ウエハーあたり９ショット行う。マスク２１０は、同一の機能配線（デバイス）を有する１６のチップ領域をマトリックス状に配置してなる。マークの位置、幅、長さなどは、機能配線（デバイス）に影響を及ぼさない位置・形状であればチップ領域の端部でなくてもよい。なお、図５（Ａ）においては、半導体チップの機能に関わる配線（機能配線）については、便宜上図示を省略する。
【００３５】
図５（Ｂ）に示すマスクパターン２２０は、図５（Ａ）に示すマスクパターン２１０と異なる配線層を形成する際に使用される。例えば、マスクパターン２１０を使用した配線層の上層に絶縁層を介してマスクパターン２２０を使用した配線層を形成することができる。マスクパターン２１０と同様に、リソグラフィー工程によりウエハー全面に回路パターンを転写する。この例では、１ショットあたり３×３＝９チップ分の転写ができるマスクを用い、１ウエハーあたり１６ショット行う。マスク２２０は、同一の機能配線を有する９のチップ領域をマトリックス状に配置してなる。マスクパターン２１０と同様に、マークの位置、幅、長さなどは、機能配線（デバイス）に影響を及ぼさない位置・形状であればチップ領域の端部でなくてもよい。また、図５（Ｂ）においても、半導体チップの機能に関わる配線（機能配線）については、便宜上図示を省略する。
【００３６】
本実施例によれば、上述した第１実施例に比べ、２つのマークが重なった場合でも認識することが容易である。このため、２つのマークが重なるようにマスクパターン２１０，２２０を設計することができ、チップＩＤ用のマークを形成するスペースを最小限に抑えることが可能となる。
【００３７】
図６は、本発明の第３実施例に係る方法に適用可能なマスクパターン３１０，３２０を示す平面図である。本実施例と上述した第１及び第２の実施例とでは、チップＩＤを構成するマークの形状が異なる。後に詳細に説明するが、本実施例においてはチップＩＤ用のマーク３１０ａ，３２０ａは、目視によらず電気的に検出する。本実施例では、チップ領域ごとに垂直方向に延びる１本のライン状のマークを有するマスクパターン３１０と、チップ領域ごとに水平方向に延びる１本のライン状のマークを有するマスクパターン３２０を使用する。これら２つのパターン３１０，３２０の組み合わせによって半導体チップのウエハーＷ上での位置が特定される。組み合わせた（重ね合わせた）様子を図６（Ｃ）に示す。
【００３８】
本実施例に係る半導体装置の製造方法においては、一つの配線層のフォトリソグラフィー工程の際に、図６（Ａ）に示したようなマスク３１０を用いてウエハーＷ全面に回路パターンを転写する。この例では、１ショットあたり４×４＝１６チップ分の転写ができるマスク（レチクル）を用いて、１ウエハーあたり９ショット行う。マスク３１０は、同一の機能配線（デバイス）を有する１６のチップ領域をマトリックス状に配置してなる。マークの位置、幅、長さなどは、機能配線（デバイス）に影響を及ぼさない位置・形状であればチップ領域の端部でなくてもよい。なお、図６（Ａ）においては、半導体チップの機能に関わる配線（機能配線）については、便宜上図示を省略する。
【００３９】
図６（Ｂ）に示すマスクパターン３２０は、図６（Ａ）に示すマスクパターン３１０と異なる配線層を形成する際に使用される。例えば、マスクパターン３１０を使用した配線層の上層に絶縁層を介してマスクパターン３２０を使用した配線層を形成することができる。マスクパターン３１０と同様に、リソグラフィー工程によりウエハー全面に回路パターンを転写する。この例では、１ショットあたり３×３＝９チップ分の転写ができるマスクを用い、１ウエハーあたり１６ショット行う。マスク３２０は、同一の機能配線を有する９のチップ領域をマトリックス状に配置してなる。マスクパターン３１０と同様に、マークの位置、幅、長さなどは、機能配線（デバイス）に影響を及ぼさない位置・形状であればチップ領域の端部でなくてもよい。また、図６（Ｂ）においても、半導体チップの機能に関わる配線（機能配線）については、便宜上図示を省略する。
【００４０】
図７（Ａ）は第３実施例に係る方法に適用可能なマスクパターン３３０を示す平面図であり、図７（Ｂ）は第３実施例に係る方法によって形成されたパターンの一部を示す拡大説明図である。マスクパターン３３０は、図６（Ａ）に示すマスクパターン３１０を用いた配線層と、図６（Ｂ）に示すマスクパターン３２０を用いた配線層との間の配線層を形成する際に使用される。マスクパターン３３０には、マスクパターン３１０及び３２０に形成されたライン状マークのピッチ（チップ領域間のずれ量）に対応した間隔をもってマトリックス状に配置・形成されたドットパターン３３２を有する。また、ドットパターン３３２は、ライン状マーク３１０ａ，３２０ａの交点に対応する位置に形成される。
【００４１】
ドットパターン３３２は、ライン状マーク３１０ａ，３２０ａに対応する位置に形成されていれば足り、チップ領域全体にわたって形成する必要はない。マスクパターン３３０は、機能配線（デバイス）に影響を及ぼさない位置・形状であれば、機能配線と同一のマスクに形成することが可能である。あるいは、専用のマスクを使用することも可能である。マスクパターン３３０は、マスクパターン３１０と同様に４×４の配列や、マスクパターン３２０と同様に３×３の配列で構成することができる。
【００４２】
図７（Ｂ）に示すように、ドットパターン３３２によって円柱状の貫通配線３３２ａが形成され、ライン状マーク３１０ａと３２０ａとを電気的に接続可能となっている。
【００４３】
図８は、第３実施例に係る方法に適用可能なチップＩＤ検出用回路の構成を示す回路図である。マスクパターン３１０に形成されたライン状マーク３１０ａによって形成される配線には、チップＩＤ用デコーダ３３４の出力端子Ｄ１−Ｄ１６が接続される。また、マスクパターン３２０に形成されたライン状マーク３２０ａによって形成される配線には、チップＩＤ検出用アンプ３３６の入力端子Ａ１−Ａ９が接続される。マスクパターン３１０によって形成されるチップＩＤ検出用配線は、図６（Ａ）に示すようにマスク上のどの位置のチップかによって作りこまれる位置が異なる。その結果、マスク上のどの位置のチップかにより、接続されるチップＩＤ用デコーダ３３４の出力端子Ｄ１−Ｄ１６が異なるように製造される。例えば、図６（Ａ）に示すマスクパターン３１０の左上角のチップの場合、接続されるチップＩＤ検出用デコーダ３３４の出力端子はＤ１となる。また、マスクパターン３１０の一番左上の一つ右隣のチップの場合、接続されるチップＩＤ検出用デコーダ３３４の出力端子はＤ２となる。
【００４４】
マスクパターン３２０によって形成されるチップＩＤ検出用配線は、図６（Ｂ）に示すようにマスク上のどの位置のチップかによって作りこまれる位置が異なる。その結果、マスク上のどの位置のチップかにより、接続されるチップＩＤ検出用アンプ３３６の入力端子Ａ１−Ａ９が異なるように製造される。例えば、図６（Ｂ）に示すマスクパターン３２０の左上角のチップの場合、接続されるチップＩＤ検出用アンプ３３６の入力端子はＡ１となる。また、マスクパターン３２０の一番左上の一つ右隣のチップの場合、接続されるチップＩＤ検出用アンプ３３６の入力端子はＡ２となる。
【００４５】
次に、図８に示した回路の動作について説明する。まず、チップＩＤ用デコーダ３３４の複数ある出力のうちD1を動作させる。例えば、出力D1の電圧を３Vまで上げる。次に、チップＩＤ検出用アンプ３３６を動作させ、端子Ａ１〜Ａ９のどのアンプから信号が出力されるかを確認する。例えば、３Ｖの電圧が検出できたかを確認する。次に、デコーダ３３４に接続された配線Ｄ１での確認が終了したら、以降は同様に、デコーダ３３４の出力をＤ２からＤ１６まで変更したうえで、上記の動作を繰り返す。
【００４６】
例えば、チップＩＤ検出用配線（Ｄ１−Ｄ１６，Ａ１−Ａ９）がそれぞれ、チップＩＤ用デコーダ３３４の出力端子Ｄ８と、チップＩＤ用検出用アンプ３３６の入力端子Ａ３とが接続されているようなチップＩＤをもつ集積回路については、次のような挙動を示すことになる。
１）チップＩＤ検出用回路のうち、デコーダ３３４の出力Ｄ１〜Ｄ７までと、Ｄ９〜Ｄ１６までのいずれかを動作させている(電圧を上げている)場合は、チップＩＤ用検出用アンプ３３６のＡ１〜Ａ９までの何れのアンプからも信号は出力されない。
２）チップＩＤ検出用回路のうち、デコーダ３３４の出力Ｄ８を動作させている場合は、チップＩＤ用検出用アンプ３３６のＡ３からのみ信号が出力される。
このように、どのデコーダ出力（Ｄ１−Ｄ１６）を動作させているときに、どのアンプ（Ａ１−Ａ９）から信号が出力されるかを確認すれば、対象の集積回路がどのようなチップＩＤをもっているかを知ることが出来る。
【００４７】
一般に半導体集積回路は、半導体チップをモールドパッケージ内に封入した状態になっている。このため、第１及び第２の実施例でチップＩＤを確認するためには、モールドパッケージ内から半導体チップを取り出した上で観察を行わなければいけない。これに対し、本実施例を用いればモールドパッケージから半導体チップを取り出す必要なく、電気的にチップＩＤを確認することができる。
【図面の簡単な説明】
【００４８】
【図１】図１は、本発明に適用可能なウエハーの構造を示す概略平面図である。
【図２】図２は、本発明の第１実施例に係る方法に適用可能なマスクパターンを示す平面図である。
【図３】図３は、第１実施例に係る方法の位置工程を示す説明図である。
【図４】図４は、第１実施例に係る方法の位置工程を示す説明図である。
【図５】図５は、本発明の第２実施例に係る方法に適用可能なマスクパターンを示す平面図である。
【図６】図６は、本発明の第３実施例に係る方法に適用可能なマスクパターンを示す平面図である。
【図７】図７（Ａ）は第３実施例に係る方法に適用可能なマスクパターンを示す平面図であり、図７（Ｂ）は第３実施例に係る方法によって形成されたパターンの一部を示す拡大説明図である。
【図８】図８は、第３実施例に係る方法に適用可能な回路構成を示す回路図である。
【図９】図９は、第１実施例に係る方法の別の態様に使用される絶縁膜用マスクパターンを示す平面図である。
【符号の説明】
【００４９】
１０      半導体チップ
１１０，１２０，２１０，２２０，３１０，３２０      チップＩＤ用マスクパターン
３３４      チップＩＤ用デコーダ
３３６      チップＩＤ検出用アンプ
Ｗ      ウエハー
【図１】
0004838061.tif 000002
【図２】
0004838061.tif 000003
【図３】
0004838061.tif 000004
【図４】
0004838061.tif 000005
【図５】
0004838061.tif 000006
【図６】
0004838061.tif 000007
【図７】
0004838061.tif 000008
【図８】
0004838061.tif 000009
【図９】
0004838061.tif 000010