(57)【特許請求の範囲】
【請求項１】
逆相関係にある２つの入力信号の差動電圧を同期信号に応答して増幅するセンスアンプ
部と、
前記同期信号が無効な間は出力（内部ノード）を電源電位に保持し前記同期信号が有効
になると前記センスアンプ部の出力信号を更に増幅するラッチ部と、
前記ラッチ部の出力信号を前記電源電位または接地電位までのフル振幅状態で保持して
出力するセット・リセット型ラッチ部とから構成され；
前記センスアンプ部は、
ゲートが前記入力信号、ドレインが前記出力信号に接続された第１，第２のNMOSトラン
ジスタと、
ドレインが前記第１，第２のNMOSトランジスタの各ソース、ソースが接地電位、ゲート
がクロック信号に接続された第３のNMOSトランジスタとで構成され；
前記ラッチ部は、
ソースが前記電源電位、ドレインが前記第１，第２のNMOSトランジスタのドレイン、ゲ
ートが前記クロック信号に接続された第１，第２のPMOSトランジスタと、
ソースが前記電源電位、ドレインが前記第１，第２のNMOSトランジスタのドレイン、ゲ
ートが前記第２，第１のNMOSトランジスタのドレインに接続された第３，第４のPMOSトラ
ンジスタと、
ドレインが前記第１，第２のNMOSトランジスタのドレイン、ゲートが前記第２，第１の
NMOSトランジスタのドレインに接続された第４，第５のNMOSトランジスタと、
ドレインが前記第４，第５のNMOSトランジスタの各ソース、ソースが接地電位、ゲート
が前記クロック信号に接続された第６のNMOSトランジスタとで構成されることを特徴とす
るセンスアンプ回路。
【請求項２】
前記ラッチ部は、前記内部ノードが前記電源電位にプリチャージされた状態（ハイ電位
）からロウ電位に遷移する際に前記ハイ電位とロウ電位を識別する閾値電位を高めるため
のトランジスタを設けたことを特徴とする請求項１に記載のセンスアンプ回路。
【請求項３】
前記ラッチ部は、前記第３のPMOSトランジスタに並列接続された第５のPMOSトランジス
タと、第４のPMOSトランジスタに並列接続された第６のPMOSトランジスタとを有すること
を特徴とする請求項２に記載のセンスアンプ回路。
【請求項４】
前記ラッチ部は、前記センスアンプ部の出力信号をより遅れて更に増幅するためのトラ
ンジスタを設けたことを特徴とする請求項１ないし請求項３のいずれかに記載のセンスア
ンプ回路。
【請求項５】
前記ラッチ部は、前記第４，第５のNMOSトランジスタのソースと前記第６のNMOSトラン
ジスタの間に挿入された第７のNMOSトランジスタと、前記クロック信号を遅延させて前記
第７のNMOSトランジスタのゲートに供給するバッファとを有することを特徴とする請求項
４記載のセンスアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センスアンプ回路、特にクロック信号に同期した半導体記憶回路や高速なLSI間転送を実現する入出力回路に好適なセンスアンプ回路に関する。
【背景技術】
【０００２】
この種のセンスアンプ回路は、従来、入力信号の電位と基準電位とを比較し増幅するセンスアンプ部と、センスアンプ部に分離可能に接続されセンスアンプ部の出力信号を電源電位または接地電位までのフル振幅状態で保持して出力するラッチ部とで構成し、ラッチモード時には出力レベルをフル振幅して保持することにより、ノイズ耐性を向上させるようにしている（例えば、特許文献１参照）。
【０００３】
図８はこのセンスアンプ回路を示す回路図である。図８において、センスアンプ部１１
は、電源電位Vddと接地電位Vssとの間に挿入された２つのPMOSトランジスタTP11，TP12と
、３つのNMOSトランジスタTN11〜TN13とで構成されている。また、ラッチ部１２は、電源
電位Vddと接地電位Vssとの間に挿入された５つのPMOSトランジスタTP13〜TP17と、２つの
NMOSトランジスタTN14，TN15とで構成されている。以下、参照記号から自明であるのでPM
OSおよびNMOSの表記は省略する。
【０００４】
センスアンプ部１１において、トランジスタTP11，TP12は、ソースが電源電位Vdd、ドレインがトランジスタTN12，TN13のドレインに接続され、トランジスタTN11はソースが接地電位Vss、ドレインがトランジスタTN12，TN13のソースに接続されている。トランジスタTP11，TP12の各ゲートにはクロック信号CKが入力され、トランジスタTN11のゲートにはクロック信号CKの反転信号／CKが入力され、トランジスタTN12，TN13のゲートには基準電位Vref、データ入力信号INが入力される。トランジスタTP11とトランジスタTN12のドレインおよびトランジスタTP12とトランジスタTN13のドレインはラッチ部１２に導かれている。
【０００５】
ラッチ部１２において、トランジスタTP17は、ソースが電源電位Vdd、ドレインがトラ
ンジスタTP15，TP16のソースに接続されている。また、トランジスタTP15のドレインはTP
16のゲートとトランジスタTP13のソース、トランジスタTP16のドレインはTP15のゲートと
トランジスタTP14のソースに接続されている。これらの接続点にはセンスアンプ部１１の
出力が入力する。
【０００６】
トランジスタTP13，TP14は、ドレインがトランジスタTN14，TN15のドレインに接続され、トランジスタTN14，TN15のソースは接地電位Vssに接続されている。トランジスタTP17のゲートには、クロック信号CKの反転信号／CKが入力され、トランジスタTP13，TP14，TN14，TN15の各ゲートは、共通にトランジスタTN14のドレインに接続されている。そして、トランジスタTN15の一方から出力信号OUTを取り出している。
【０００７】
センスアンプ部１１のトランジスタTP11とTP12はクロック信号CK、トランジスタTN11は反転信号／CKにより制御され、クロック信号CKがロウ電位の時はセンスアンプモードに設定される。また、ラッチ部１２のトランジスタTP17は反転信号／CKにより制御され、反転信号／CKがロウ電位の時はデータ保持モードに設定される。
【０００８】
センスアンプモードにおいては、クロック信号CKで制御されるトランジスタTP11，TP12およびTN11がON状態となり、センスアンプ部１１が動作する。すなわち、入力信号INを受け入れ、入力信号INの電位と基準電位Vrefを比較し、電位差に比例して増幅した出力を得る。センスアンプモード時には、トランジスタTP17がOFF状態なのでラッチ部１２は動作しない。
【０００９】
データ保持モードにおいては、トランジスタTP17がON状態となり、ラッチ部１２が動作する。すなわち、センスアンプ部１１から増幅された信号を受け入れ、この信号の電位を電源電位Vddまたは接地電位Vssまでのフル振幅状態で保持し出力する。データ保持モード時は、トランジスタTP11，TP12およびTN11がOFF状態なのでセンスアンプ部１１は動作しない。
【００１０】
【特許文献１】特開2002-93177号公報（第４頁−第５頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述した従来のセンスアンプ回路では、センスアンプ部１１において基準電位Vrefと入力信号INとの比較を行い、論理“０”と“１”の判断をしているため、入力信号INの電圧が微小変化しても、それが基準電位Vrefを横切ならければデータのロウ電位またはハイ電位として認識されず、この状態でクロック信号CKが入力されると、正常に動作できないという第１の問題点がある。
【００１２】
また、同様な理由から、入力信号INの電位にセンスアンプ回路の外からのノイズが加わると、入力信号INが本来の論理“０”から“１”、または本来の論理”１”から”０”に変化し、この状態でクロック信号CKが入力されると正常な動作ができなくなるという第２の問題点がある。
【００１３】
また、基準電位Vrefは固定電位、入力信号INの電位は変化する構成であるから、センスアンプ部１１において入力信号INの電圧に応答してトランジスタTN13がON/OFFした後にトランジスタTN12がOFF/ONし、その後にラッチ部１２に増幅された信号が伝搬するため、回路内部の動作が遅いという第３の問題点がある。
【００１４】
更に、センスアンプモード時にはセンスアンプ部１１が動作して電源電流が流れ、データ保持モード時にはラッチ部１２が動作して電源電流が流れ、従って常時電源電流が流れていることになるため、消費電力が大きいという第４の問題点がある。
【００１５】
そこで、本発明の目的は、入力信号感度が良くノイズ耐性に優れたセンスアンプ回路を提供することにある。
【００１６】
また、本発明の他の目的は、動作速度が速く消費電力が少ないセンスアンプ回路を提供することにある。
【課題を解決するための手段】
【００１７】
本発明のセンスアンプ回路は、逆相関係にある２つの入力信号（図１のＤＢ，ＤＴ）の差動電圧を同期信号（図１のＣＫ）に応答して増幅するセンスアンプ部（図１の１１）と、同期信号が無効な間は出力（内部ノード）を電源電位（図１のVdd）に保持し同期信号が有効になるとセンスアンプ部の出力信号を更に増幅するラッチ部（図１の１２）と、ラッチ部の出力信号を電源電位または接地電位（図１のVss）までのフル振幅状態で保持して出力するセット・リセット型ラッチ部とから構成されることを特徴とする。
【００１８】
具体的には、センスアンプ部は、ゲートが入力信号、ドレインが出力信号に接続された
第１，第２のNMOSトランジスタ（図１，図４，図６，図７のTN12，TN13）と、ドレインが
第１，第２のNMOSトランジスタの各ソース、ソースが接地電位、ゲートがクロック信号に
接続された第３のNMOSトランジスタ（図１，図４，図６，図７のTN11）とで構成される。
【００１９】
また、ラッチ部は、ソースが電源電位、ドレインが第１，第２のNMOSトランジスタのドレイン、ゲートがクロック信号に接続された第１，第２のPMOSトランジスタ（図１，図４，図６，図７のTP11，TP14）と、ソースが電源電位、ドレインが第１，第２のNMOSトランジスタのドレイン、ゲートが第２，第１のNMOSトランジスタのドレインに接続された第３，第４のPMOSトランジスタ（図１，図４，図６，図７のTP12，TP13）と、ドレインが第１，第２のNMOSトランジスタのドレイン、ゲートが第２，第１のNMOSトランジスタのドレインに接続された第４，第５のNMOSトランジスタ（図１，図４，図６，図７のTN15，TN16）と、ドレインが第４，第５のNMOSトランジスタの各ソース、ソースが接地電位、ゲートがクロック信号に接続された第６のNMOSトランジスタ（図１，図４，図６，図７のTN14）とで構成される。
【００２０】
本発明の他のセンスアンプ回路におけるラッチ部は、内部ノードが電源電位にプリチャージされた状態（ハイ電位）からロウ電位に遷移する際にハイ電位とロウ電位を識別する閾値電位を高めるためのトランジスタを設けたことを特徴とする。
【００２１】
具体的には、ラッチ部は、第３のPMOSトランジスタ（図４，図７のTP121）に並列接続された第５のPMOSトランジスタ（図４，図７のTP122）と、第４のPMOSトランジスタ（図４，図７のTP131）に並列接続された第６のPMOSトランジスタ（図４，図７のTP132）とを有する。
【００２２】
本発明の更に他のセンスアンプ回路におけるラッチ部は、センスアンプ部の出力信号をより遅れて更に増幅するためのトランジスタを設けたことを特徴とする。
【００２３】
具体的には、ラッチ部は、第４，第５のNMOSトランジスタのソースと第６のNMOSトランジスタ（図６，図７のTN142）のドレインの間に挿入された第７のNMOSトランジスタ（図６，図７のTN141）と、クロック信号を遅延させて第７のNMOSトランジスタのゲートに供給するバッファ（図６，図７のBF11）とを有する。
【発明の効果】
【００２４】
本発明の第１の効果は、センスアンプ部において、入力電圧と基準電位との差電圧ではなく、逆相関係にある２つの入力信号の差動電圧を増幅し、更なる増幅はラッチ部に委ねているため、入力信号の微小な電圧差でも正常に動作でき、また入力信号の電位が互いに横切る電位を任意にすることができるということである。
【００２５】
また、第２の効果は、上記の理由から、入力信号にノイズが加わっても、そのノイズは同相となるため相殺され、ノイズ耐性が優れているということである。
【００２６】
また、第３の効果は、上記の理由から、センスアンプ部の入力信号が同時に相反する論理“０”または“１”に変化するので、一方のトランジスタがON、他方のトランジスタがOFFし、センスアンプ部内の比較動作が速く、出力遅延を短くすることができるということである。
【００２７】
また、第４の効果は、ラッチ部において、クロック信号がハイ電位の場合にのみ電源電流が接地電位に流れるので、消費電力を低減できるということである。
【発明を実施するための最良の形態】
【００２８】
本発明のセンスアンプ回路は、逆相関係にある２つの入力信号の差動電圧をクロック信号に応答して増幅するセンスアンプ部と、クロック信号が無効な間は出力（内部ノード）を電源電位に保持し同期信号が有効になるとセンスアンプ部の出力信号を更に増幅するラッチ部と、ラッチ部の出力信号を電源電位または接地電位までのフル振幅状態で保持して出力するセット・リセット型ラッチ部とから構成されることを特徴とする。以下、本発明の実施例について図面を参照して詳細に説明する。
【実施例１】
【００２９】
[構成の説明]
図１は、本発明のセンスアンプ回路の実施例１を示す回路図である。このセンスアンプ回路は、センスアンプ部１１，ラッチ部１２およびセット・リセット型ラッチ部１３から成り、各部におけるトランジスタはCMOS(Complementary Metal Oxide Semiconductor)で構成されている。
【００３０】
センスアンプ部１１は３つのトランジスタTN11〜TN13だけで構成されている。トランジ
スタTN11のソースは接地電位に接続され、ドレインはトランジスタTN12とTN13のソースに共通接続されている。トランジスタTN11のゲートにはクロック信号CKが入力されている。トランジスタTN12，TN13のドレインは、ノードＢ，Ａに接続されてラッチ部１２に導かれている。トランジスタTN11〜TN13のゲートにはそれぞれ、クロック信号CK，入力信号DB，入力信号DTが入力される。入力信号DTと入力信号DBは逆相関係にあり、一方が論理“０”なら他方は必ず論理“１”となる。
【００３１】
ラッチ部１２は、７個のトランジスタTP11〜TP14，TN14〜TN16から構成されている。トランジスタTP11〜TP14のソースは電源電位Vddに接続され、トランジスタTP11とTP12のドレインはノードＢに接続され、トランジスタTP13とTP14のドレインはノードＡに接続されている。トランジスタTP11とTP14のゲートはクロック信号CKに接続され、トランジスタTP12のゲートはノードＡ、トランジスタTP14のゲートはノードＢに接続されている。
【００３２】
トランジスタTN14のソースは接地電位Vssに接続され、ドレインはトランジスタTN15とTN16のソースに接続されている。トランジスタTN15，TN16のドレインは、ノードＢ，ノードＡに接続され、各ゲートはノードＡ，ノードＢに接続されている。トランジスタTN14のゲートにはクロック信号CKが入力されている。
【００３３】
セット・リセット型ラッチ部１３は、トランジスタを使用した２入力のNAND回路ND１１とND１２から構成されている。NAND回路ND１１は入力をノードＡとNAND回路ND１２の出力に接続され、出力を出力信号OUTに接続されている。NAND回路ND１２は入力をノードＢと出力信号OUTに接続されている。
[動作の説明]
次に、図１のセンスアンプ回路の動作について説明する。このセンスアンプ回路は、同期信号であるクロック信号CKがハイ電位の時はセンスアンプモードに設定され、ロウ電位の時はデータ保持モードに設定される。
【００３４】
先ず、データ保持モードにおける動作を説明する。この場合はクロック信号CKがロウ電位であるため、トランジスタTN11がOFF状態となってセンスアンプ部１１が動作せず入力信号DT，DBの入力信号を受け入れない。ラッチ部１２では、トランジスタTP11とTP14がON状態なのでノードＡとノードＢが電源電位Vddまで電圧がプリチャージされてハイ電位となり、またトランジスタTN14はOFF状態なので電源電位Vddから接地電位Vssに向かう電源電流は流れない。
【００３５】
ノードＡとノードＢが共にハイ電位なので、セット・リセット型ラッチ部１３のNAND回路ND１１とND１２の出力にフル振幅の状態でデータを保持する。そのため、セット・リセット型ラッチ部１３の電源電流も流れない。よって、このセンスアンプ回路はデータ保持モードでは消費電力が無く、データをフル振幅で保持し、入力信号DT，DBで信号を受け入れない動作状態にある。
【００３６】
次に、センスアンプモードにおける動作を説明する。この場合はクロック信号CKがハイ電位になるので、トランジスタTN11がON状態になり、センスアンプ部１１に電源電流が流れてセンスアンプ１１が動作する。センスアンプ部１１では、入力信号DT，DBを受け入れ、入力信号DTと入力信号DBの電位を比較し、その電位差に比例し増幅した出力信号をノードＡとノードＢに伝搬する。
【００３７】
ラッチ部１２では、トランジスタTP11とTP14がOFF状態となり、トランジスタTN14がON状態になることで電源電流が流れ、トランジスタTP12とTP13においてゲートに接続されているノードＡとノードＢの電位の低い方のトランジスタがON状態となり他方がOFF状態となる。トランジスタTN15とTN16においてゲートに接続されているノードＡとノードＢの電位の低い方のトランジスタがOFF状態となり他方がON状態となる。この結果、センスアンプ部１１で増幅されたノードＡとノードＢの電圧差がラッチ部１２において更に増幅され保持される。
【００３８】
セット・リセット型ラッチ部１３では、NAND回路ND１１とND１２のうちノードＡとノードＢの電位の高い方のNAND回路がロウ電位を出力し、他方のNAND回路がハイ電位を出力する。この両者の出力はフル振幅の状態にあり、出力信号OUTに出力する。更に、ノードＡとノードＢが共にハイ電位にプリチャージされてもデータ出力を保持する。セット・リセット型ラッチ部１３の出力変化時には電源電流が過度的に流れる。
【００３９】
実際にこのセンスアンプ回路を組み合わせ、Ｓｐｉｃｅシミュレーションにて算出した電圧波形を図２に示す。また、図２に対応して、データ保持モード，センスアンプモード，データ保持モード，センスアンプモード，データ保持モードの順序で遷移した場合のクロック信号CKの電位と、入力信号DT，DBの電位VDT，VDBと、ノードＡ，Ｂの電位VA，VBと、出力信号OUTと、各トランジスタのON/OFF状態とを図３に纏めて示す。
【実施例２】
【００４０】
このセンスアンプ回路は、基本的構成は図１に示したセンスアンプ回路と同様であるが、ラッチ部１２においてデータを保持する際のハイ電位とロウ電位を分ける閾値電位を高くし、ノードＡとノードＢがプリチャージ状態のハイ電位からどちら一方がロウ電位に下がるまでの遅延時間を短くすることで、出力信号OUTをより高速に得ることができるように工夫をしている。その構成を図４に示す。
【００４１】
図４を参照すると、図１におけるトランジスタTP12に代わって並列接続したTO121とTP122とし、TP13に代わって並列接続したTP131とTP132としている。このような回路構成にすることで、トランジスタTP12，TP13のゲート幅を広くしたのと同様な効果を得ることができる。
【００４２】
実際、先に示した図２のＳｐｉｃｅシミュレーションにて算出した出力信号OUT電圧波形と、この実施例のＳｐｉｃｅシミュレーションにて算出した出力信号OUT電圧波形を示す図５を参照すると、後者の遅延時間が短いことが分かる。なお、同様な効果はトランジスタTP12とTP13のゲート幅を広げた構成やゲート長を短くした構成を採用することによっても得ることができる。
【実施例３】
【００４３】
このセンスアンプ回路は、基本的構成は図１に示したセンスアンプ回路と同様であるが、ラッチ部１２においてセンス部１１より同期させる時間を遅らせることで、より微小電圧差の入力信号DT，DBが入力された場合であって、ノードＡとノードＢに一方がハイ電位、他方がロウ電位に電圧差が生じ、ラッチ部１２内部の動作が安定するとともに遅延時間が短くなるように工夫がされている。その構成を図６に示す。
【００４４】
図６を参照すると、図１に示したセンスアンプ回路に対し、トランジスタTN14に代って、トランジスタTN141とTN142の２個を直列接続され、また同期信号を遅らせるバッファ回路BF11を設けている。
【００４５】
トランジスタTN141のドレインはトランジスタTN15とTN16のソースに接続され、ソースはトランジスタTN142のドレインに接続されている。トランジスタTN142のソースは接地電位Vssに接続されている。トランジスタTN141のゲートは同期信号CKにバッファ回路BF11を介して接続され、トランジスタTN142のゲートはクロック信号CKに接続されている。なお、トランジスタTN141とTN142の直列接続を逆の構成にしても同様の効果を得ることができる。
【００４６】
このような回路構成にすることで、クロック信号CKがハイ電位となっても、バッファ回路BF11の遅延時間が経過するまではラッチ部１２は機能しない。そして、この間に、微小電圧差の入力信号DT，DBがトランジスタTP12とTP13で増幅され、より大きなノードＡとノードＢの電位差を得ることができるのである。一方、ロック信号CKがロウ電位となるときはトランジスタTN142がトランジスタTN141より先にOFF状態となるので、バッファ回路BF11による弊害を回避することができる。
【実施例４】
【００４７】
このセンスアンプ回路は、図４に示した実施例と、図６に示した実施例を組み合わせた回路構成にすることで、より微小電圧差の入力信号を入力することができ、出力を高速化するものである。その構成を図７に示す。構成の説明と動作の説明は、先の記載から明らかであるで省略する。
【図面の簡単な説明】
【００４８】
【図１】本発明のセンスアンプ回路の実施例１を示す回路図
【図２】図１に示したセンスアンプ回路の電圧波形
【図３】本発明のセンスアンプ回路の実施例１のタイムチャートを表示する図
【図４】本発明のセンスアンプ回路の実施例１を示す回路図
【図５】本発明のセンスアンプ回路の実施例２の電圧波形図
【図６】本発明のセンスアンプ回路の実施例３を示す回路図
【図７】本発明のセンスアンプ回路の実施例４を示す回路図
【図８】従来技術におけるセンスアンプ回路を示す回路図
【符号の説明】
【００４９】
１１          センスアンプ部
１２          ラッチ部
１３          セット・リセット型ラッチ部
TP11〜TP17    PMOSトランジスタ
TP121,TP122   PMOSトランジスタ
TP131,TP132   PMOSトランジスタ
TN11〜TN15    NMOSトランジスタ
TN141,TN142   NMOSトランジスタ
BF11          バッファ回路
ND11〜ND12    NAND回路
Vdd           電源電位
Vss           接地電位
【図１】
0004746976.tif 000002
【図２】
0004746976.tif 000003
【図３】
0004746976.tif 000004
【図４】
0004746976.tif 000005
【図５】
0004746976.tif 000006
【図６】
0004746976.tif 000007
【図７】
0004746976.tif 000008
【図８】
0004746976.tif 000009