(57)【特許請求の範囲】
【請求項１】
おおまかな軟判定処理ビット数の削減処理を行う第１の軟判定処理ビット数削減回路と、詳細な軟判定処理ビット数の削減処理を行う第２の軟判定処理ビット数削減回路と、を用いて、後段の誤り訂正復号装置の軟判定処理ビット数を送信機から受け取った受信ビット数よりも少なくする軟判定処理ビット数削減装置において、
前記第１の軟判定処理ビット数削減回路は、
前記受信ビットの信頼度の平均値を計算し、当該計算結果から第１のビット数削減制御信号を生成する第１の制御信号生成手段と、
前記第１のビット数削減制御信号に基づいて、前記受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第１のビット数削減手段と、
を備え、
前記第２の軟判定処理ビット数削減回路は、
前記削減処理後の受信ビットの信頼度の平均値を計算し、当該計算結果から第２のビット数削減制御信号を生成する第２の制御信号生成手段と、
前記削減処理後の受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記第２のビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第２のビット数削減手段と、
を備えることを特徴とする軟判定処理ビット数削減装置。
【請求項２】
おおまかな軟判定処理ビット数の削減処理を行う第１の軟判定処理ビット数削減回路と、詳細な軟判定処理ビット数の削減処理を行う第２の軟判定処理ビット数削減回路と、を用いて、後段の誤り訂正復号装置の軟判定処理ビット数を送信機から受け取った受信ビット数よりも少なくする軟判定処理ビット数削減装置において、
前記第１の軟判定処理ビット数削減回路は、
前記受信ビットの信頼度の平均値を計算し、当該計算結果から第１のビット数削減制御信号を生成する第１の制御信号生成手段と、
前記第１のビット数削減制御信号に基づいて、前記受信ビットから軟判定処理対象のビット位置を選択する第１のビット数削減手段と、
を備え、
前記第２の軟判定処理ビット数削減回路は、
前記削減処理後の受信ビットの信頼度の平均値を計算し、当該計算結果から第２のビット数削減制御信号を生成する第２の制御信号生成手段と、
前記削減処理後の受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記第２のビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットから軟判定処理対象のビット位置を選択する第２のビット数削減手段と、
を備えることを特徴とする軟判定処理ビット数削減装置。
【請求項３】
前記第１の制御信号生成手段が、第１のビット数削減制御信号とともに、第２のビット数削減制御信号を生成し、
前記第２の制御信号生成手段が、前記第１の制御信号生成手段にて生成した第２のビット数削減制御信号に対して前記ビットデインタリーブ処理時間分の遅延を付加することを特徴とする請求項１または２に記載の軟判定処理ビット数削減装置。
【請求項４】
前記制御信号生成手段における平均値の更新周期は、前記誤り訂正復号装置による誤り訂正復号周期の整数倍とすることを特徴とする請求項１、２または３に記載の軟判定処理ビット数削減装置。
【請求項５】
前記制御信号生成手段は、保護回路として平均化回路を備えることを特徴とする請求項１〜４のいずれか一つに記載の軟判定処理ビット数削減装置。
【請求項６】
誤り訂正符号の符号化装置およびビットインタリーブ装置を含む送信機から送られてくる送信ビットを受信し、当該受信ビットに対して所定のビットデインタリーブ処理を行い、その後、当該ビットデインタリーブ処理後の受信ビットを復号する受信機において、
前記受信ビットの信頼度の平均値を計算し、当該計算結果から第１のビット数削減制御信号を生成する第１の制御信号生成手段と、
前記第１のビット数削減制御信号に基づいて、前記受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第１のビット数削減手段と、
前記削減処理後の受信ビットの信頼度の平均値を計算し、当該計算結果から第２のビット数削減制御信号を生成する第２の制御信号生成手段と、
前記削減処理後の受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記第２のビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第２のビット数削減手段と、
前記第２のビット数削減手段の出力ビットに対して誤り訂正復号処理を行う誤り訂正復号手段と、
を備えることを特徴とする受信機。
【請求項７】
誤り訂正符号の符号化装置およびビットインタリーブ装置を含む送信機から送られてくる送信ビットを受信し、当該受信ビットに対して所定のビットデインタリーブ処理を行い、その後、当該ビットデインタリーブ処理後の受信ビットを復号する受信機において、
前記受信ビットの信頼度の平均値を計算し、当該計算結果から第１のビット数削減制御信号を生成する第１の制御信号生成手段と、
前記第１のビット数削減制御信号に基づいて、前記受信ビットから軟判定処理対象のビット位置を選択する第１のビット数削減手段と、
前記削減処理後の受信ビットの信頼度の平均値を計算し、当該計算結果から第２のビット数削減制御信号を生成する第２の制御信号生成手段と、
前記削減処理後の受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記第２のビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットから軟判定処理対象のビット位置を選択する第２のビット数削減手段と、
前記第２のビット数削減手段の出力ビットに対して誤り訂正復号処理を行う誤り訂正復号手段と、
を備えることを特徴とする受信機。
【請求項８】
送信機から受け取った受信ビットの信頼度の平均値を計算し、当該計算結果から第１のビット数削減制御信号を生成する第１の工程と、
前記第１のビット数削減制御信号に基づいて、前記受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第２の工程と、
前記削減処理後の受信ビットの信頼度の平均値を計算し、当該計算結果から第２のビット数削減制御信号を生成する第３の工程と、
前記削減処理後の受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記第２のビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第４の工程と、
を含むことを特徴とする軟判定処理ビット数削減方法。
【請求項９】
送信機から受け取った受信ビットの信頼度の平均値を計算し、当該計算結果から第１のビット数削減制御信号を生成する第１の工程と、
前記第１のビット数削減制御信号に基づいて、前記受信ビットから軟判定処理対象のビット位置を選択する第２の工程と、
前記削減処理後の受信ビットの信頼度の平均値を計算し、当該計算結果から第２のビット数削減制御信号を生成する第３の工程と、
前記削減処理後の受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記第２のビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットから軟判定処理対象のビット位置を選択する第４の工程と、
を含むことを特徴とする軟判定処理ビット数削減方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、誤り訂正符号装置およびビットインタリーブ装置を備えた送信機から送られてくるデータを復号する受信機に関するものであり、特に、誤り訂正復号装置における軟判定処理ビット数の削減を実現する軟判定処理ビット数削減装置、前記軟判定処理ビット数削減装置と誤り訂正復号装置とを備えた受信機、および軟判定処理ビット数削減方法に関するものである。
【０００２】
【従来の技術】
以下、従来の受信機について説明する。 無線通信の受信機、特に、移動通信用の受信機においては、復調処理後の受信ビットの軟判定値がフェージングや距離変動などの伝播路に依存した振幅値変動が大きく、広範なダイナミックレンジとなっている。一般に、広範なダイナミックレンジの受信信号を劣化なく復調するためには、回路規模や消費電流などの増大が伴う。たとえば、受信機におけるディジタル部において、強大な信号から微弱な信号までを劣化なく表現するためには、軟判定処理ビット数を増やす必要が生じてしまう。そのため、誤り訂正復号装置においても、軟判定処理ビット数削減のための措置が必要となる。
【０００３】
つぎに、従来の受信機における軟判定処理ビット数の削減方法について説明する。図１９は、特開２００１−７７７０４号公報に開示されている、従来の受信機における誤り訂正復号装置（本例では誤り訂正符号としてターボ符号が取り上げられている）の構成を示す図である。２００は誤り訂正復号装置であり、２０１は受信ビットの信頼度（軟判定情報の絶対値）について平均値を計算する平均値計算回路であり、２０２は受信ビットを記憶するための記憶回路であり、２０３は復号する受信ビット列に対して信頼度の補正を行う復号用軟判定情報計算回路であり、２０４は誤り訂正復号処理を行う軟判定情報計算回路であり、２０５は軟判定情報計算回路２０４の出力から硬判定値を計算する硬判定回路である。
【０００４】
ここで、図１９に示す誤り訂正復号装置２００の動作概要について説明する。前段の無線復調部によって検波された軟判定の受信ビットが、図中左から、誤り訂正復号装置２００中の平均値計算回路２０１と記憶回路２０２に入力される。平均値計算回路２０１では、軟判定値となっている受信ビットの平均レベルを計算し、その結果を復号用軟判定情報計算回路２０３に対して出力する。同時に、記憶回路２０２では、平均値計算回路２０１の平均化処理に要した時間だけ受信ビットを遅延させて、その結果を復号用軟判定情報計算回路２０３に対して出力する。
【０００５】
復号用軟判定情報計算回路２０３では、平均値計算回路２０１の出力である平均値を用いて、記憶回路２０２の出力である遅延後の受信ビットを調整し、その結果を軟判定情報計算回路２０４に対して出力する。そして、軟判定情報計算回路２０４では、誤り訂正符号の復号処理を行い、最後に、硬判定回路２０５では、復号結果を硬判定し、復調データを出力する。
【０００６】
このような構成によって、従来の受信機では、入力される受信ビットが伝送路変動などによるレベル変動を受けた場合であっても、軟判定情報計算回路２０４にて受信ビットの信頼度情報を誤り訂正復号性能上好適な入力レベル（平均値）に調整する。これにより、軟判定情報計算回路２０４における軟判定処理ビット数を必要最小限に抑えることが可能となり、さらに回路規模削減や消費電流削減をもたらす。
【０００７】
また、無線通信の受信機においては、フェージングによる受信信号のレベル変動による受信ビット判定誤りを防ぐため、誤り訂正復号装置と共にビットインタリーブ／デインタリーブ装置（ビットインタリーバ／デインタリーバ）が広く用いられる。図２０は、第３世代移動通信システムの国際標準であるＩＭＴ−２０００の規格書３ＧＰＰ  ＴＳ２５．２１２中に示されている下り回線（基地局→移動機）の送信フォーマットに対応した、受信機のベースバンド処理部の一部を示す図である。図２０において、３００と４００はデインタリーバであり、３０１はフレーム化器であり、３０２，４０２はデインタリーバであり、４０１はブロック化器である。ここでは、前段の検波装置から受け取った検波後ビット列に対して、ビットデインタリーブ処理を行ってバースト誤りをランダム誤りへ変換する。その後、これらのデインタリーバ出力に対して誤り訂正復号処理が行われる。一般に、誤り訂正符号／復号装置は、ランダム誤りについての誤り訂正能力が高いため、デインタリーバを用いることで伝送路変動による受信誤りを効果的に抑えることができる。
【０００８】
なお、図２０に示されるように、上記の規格における下り回線の受信機には、複数のビットデインタリーバを接続することが可能であり、これにより、バースト誤りのランダム誤りへの変換をさらに効果的に実現する。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記、従来の受信機の誤り訂正復号装置においては、伝播路等による受信ビットの振幅値変動においても、最善の誤り復号能力を得るための処理が可能となるが、この場合、平均化処理に要する時間に相当する時間遅延を付加する記憶素子の追加が必要になる。そのため、特に今後需要増が予想される高速伝送時においては、この記憶素子の追加が、受信機ディジタル部全体の回路規模増加の要因になってしまう、という問題点があった。
【００１０】
本発明は、上記に鑑みてなされたものであって、受信ビットの振幅値変動を吸収するための時間（平均化処理時間）に対応する遅延時間を付加する記憶素子を新たに追加することなく、誤り訂正復号装置の軟判定処理ビット数を削減可能な軟判定処理ビット数削減装置、受信機、および軟判定処理ビット数削減方法を得ることを目的とする。
【００１１】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる軟判定処理ビット数削減装置にあっては、受信ビットの信頼度の平均値を計算し、当該計算結果からビット数削減制御信号を生成する制御信号生成手段と、前記ビット数削減制御信号に基づいて、ビットデインタリーブ処理後の受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行うビット数削減手段と、を備えることを特徴とする。
【００１２】
つぎの発明にかかる軟判定処理ビット数削減装置にあっては、受信ビットの信頼度の平均値を計算し、当該計算結果からビット数削減制御信号を生成する制御信号生成手段と、前記ビット数削減制御信号に基づいて、ビットデインタリーブ処理後の受信ビットから軟判定処理対象のビット位置を選択するビット数削減手段と、を備えることを特徴とする。
【００１３】
つぎの発明にかかる軟判定処理ビット数削減装置にあっては、受信ビットの信頼度の平均値を計算し、当該計算結果からビット数削減制御信号を生成する制御信号生成手段と、前記ビット数削減制御信号に基づいて、前記受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行うビット数削減手段と、を備えることを特徴とする。
【００１４】
つぎの発明にかかる軟判定処理ビット数削減装置にあっては、受信ビットの信頼度の平均値を計算し、当該計算結果からビット数削減制御信号を生成する制御信号生成手段と、前記ビット数削減制御信号に基づいて、前記受信ビットから軟判定処理対象のビット位置を選択するビット数削減手段と、を備えることを特徴とする。
【００１５】
つぎの発明にかかる軟判定処理ビット数削減装置において、第１の軟判定処理ビット数削減回路は、受信ビットの信頼度の平均値を計算し、当該計算結果から第１のビット数削減制御信号を生成する第１の制御信号生成手段と、前記第１のビット数削減制御信号に基づいて、前記受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第１のビット数削減手段と、を備え、第２の軟判定処理ビット数削減回路は、前記削減処理後の受信ビットの信頼度の平均値を計算し、当該計算結果から第２のビット数削減制御信号を生成する第２の制御信号生成手段と、前記削減処理後の受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記第２のビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第２のビット数削減手段と、を備えることを特徴とする。
【００１６】
つぎの発明にかかる軟判定処理ビット数削減装置において、第１の軟判定処理ビット数削減回路は、受信ビットの信頼度の平均値を計算し、当該計算結果から第１のビット数削減制御信号を生成する第１の制御信号生成手段と、前記第１のビット数削減制御信号に基づいて、前記受信ビットから軟判定処理対象のビット位置を選択する第１のビット数削減手段と、を備え、第２の軟判定処理ビット数削減回路は、前記削減処理後の受信ビットの信頼度の平均値を計算し、当該計算結果から第２のビット数削減制御信号を生成する第２の制御信号生成手段と、前記削減処理後の受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記第２のビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットから軟判定処理対象のビット位置を選択する第２のビット数削減手段と、を備えることを特徴とする。
【００１７】
つぎの発明にかかる軟判定処理ビット数削減装置にあっては、前記第１の制御信号生成手段が、第１のビット数削減制御信号とともに、第２のビット数削減制御信号を生成し、前記第２の制御信号生成手段が、前記第１の制御信号生成手段にて生成した第２のビット数削減制御信号に対して前記ビットデインタリーブ処理時間分の遅延を付加することを特徴とする。
【００１８】
つぎの発明にかかる軟判定処理ビット数削減装置において、前記制御信号生成手段における平均値の更新周期は、前記誤り訂正復号装置による誤り訂正復号周期の整数倍とすることを特徴とする。
【００１９】
つぎの発明にかかる軟判定処理ビット数削減装置において、前記制御信号生成手段は、保護回路として平均化回路を備えることを特徴とする。
【００２０】
つぎの発明にかかる受信機にあっては、受信ビットの信頼度の平均値を計算し、当該計算結果からビット数削減制御信号を生成する制御信号生成手段と、前記ビット数削減制御信号に基づいて、ビットデインタリーブ処理後の受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行うビット数削減手段と、前記ビット数削減手段の出力ビットに対して誤り訂正復号処理を行う誤り訂正復号手段と、を備えることを特徴とする。
【００２１】
つぎの発明にかかる受信機にあっては、受信ビットの信頼度の平均値を計算し、当該計算結果からビット数削減制御信号を生成する制御信号生成手段と、前記ビット数削減制御信号に基づいて、ビットデインタリーブ処理後の受信ビットから軟判定処理対象のビット位置を選択するビット数削減手段と、前記ビット数削減手段の出力ビットに対して誤り訂正復号処理を行う誤り訂正復号手段と、を備えることを特徴とする。
【００２２】
つぎの発明にかかる受信機にあっては、受信ビットの信頼度の平均値を計算し、当該計算結果からビット数削減制御信号を生成する制御信号生成手段と、前記ビット数削減制御信号に基づいて、前記受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行うビット数削減手段と、前記ビット数削減手段の出力ビットに対して所定のビットインタリーブ処理を行うビットインタリーブ処理手段と、前記ビットインタリーブ処理後の出力ビットに対して誤り訂正復号処理を行う誤り訂正復号手段と、を備えることを特徴とする。
【００２３】
つぎの発明にかかる受信機にあっては、受信ビットの信頼度の平均値を計算し、当該計算結果からビット数削減制御信号を生成する制御信号生成手段と、前記ビット数削減制御信号に基づいて、前記受信ビットから軟判定処理対象のビット位置を選択するビット数削減手段と、前記ビット数削減手段の出力ビットに対して所定のビットインタリーブ処理を行うビットインタリーブ処理手段と、前記ビットインタリーブ処理後の出力ビットに対して誤り訂正復号処理を行う誤り訂正復号手段と、を備えることを特徴とする。
【００２４】
つぎの発明にかかる受信機にあっては、受信ビットの信頼度の平均値を計算し、当該計算結果から第１のビット数削減制御信号を生成する第１の制御信号生成手段と、前記第１のビット数削減制御信号に基づいて、前記受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第１のビット数削減手段と、前記削減処理後の受信ビットの信頼度の平均値を計算し、当該計算結果から第２のビット数削減制御信号を生成する第２の制御信号生成手段と、前記削減処理後の受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記第２のビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第２のビット数削減手段と、前記第２のビット数削減手段の出力ビットに対して誤り訂正復号処理を行う誤り訂正復号手段と、を備えることを特徴とする。
【００２５】
つぎの発明にかかる受信機にあっては、受信ビットの信頼度の平均値を計算し、当該計算結果から第１のビット数削減制御信号を生成する第１の制御信号生成手段と、前記第１のビット数削減制御信号に基づいて、前記受信ビットから軟判定処理対象のビット位置を選択する第１のビット数削減手段と、前記削減処理後の受信ビットの信頼度の平均値を計算し、当該計算結果から第２のビット数削減制御信号を生成する第２の制御信号生成手段と、前記削減処理後の受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記第２のビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットから軟判定処理対象のビット位置を選択する第２のビット数削減手段と、前記第２のビット数削減手段の出力ビットに対して誤り訂正復号処理を行う誤り訂正復号手段と、を備えることを特徴とする。
【００２６】
つぎの発明にかかる軟判定処理ビット数削減方法にあっては、送信機から受け取った受信ビットの信頼度の平均値を計算し、当該計算結果からビット数削減制御信号を生成する第１の工程と、前記受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記ビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第２の工程と、を含むことを特徴とする。
【００２７】
つぎの発明にかかる軟判定処理ビット数削減方法にあっては、送信機から受け取った受信ビットの信頼度の平均値を計算し、当該計算結果からビット数削減制御信号を生成する第１の工程と、前記受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記ビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットから軟判定処理対象のビット位置を選択する第２の工程と、を含むことを特徴とする。
【００２８】
つぎの発明にかかる軟判定処理ビット数削減方法にあっては、送信機から受け取った受信ビットの信頼度の平均値を計算し、当該計算結果からビット数削減制御信号を生成する第１の工程と、前記ビット数削減制御信号に基づいて、前記受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第２の工程と、を含むことを特徴とする。
【００２９】
つぎの発明にかかる軟判定処理ビット数削減方法にあっては、送信機から受け取った受信ビットの信頼度の平均値を計算し、当該計算結果からビット数削減制御信号を生成する第１の工程と、前記ビット数削減制御信号に基づいて、前記受信ビットから軟判定処理対象のビット位置を選択する第２の工程と、を含むことを特徴とする。
【００３０】
つぎの発明にかかる軟判定処理ビット数削減方法にあっては、送信機から受け取った受信ビットの信頼度の平均値を計算し、当該計算結果から第１のビット数削減制御信号を生成する第１の工程と、前記第１のビット数削減制御信号に基づいて、前記受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第２の工程と、前記削減処理後の受信ビットの信頼度の平均値を計算し、当該計算結果から第２のビット数削減制御信号を生成する第３の工程と、前記削減処理後の受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記第２のビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットの信頼度の補正処理、および軟判定処理ビット数の削減処理、を行う第４の工程と、を含むことを特徴とする。
【００３１】
つぎの発明にかかる軟判定処理ビット数削減方法にあっては、送信機から受け取った受信ビットの信頼度の平均値を計算し、当該計算結果から第１のビット数削減制御信号を生成する第１の工程と、前記第１のビット数削減制御信号に基づいて、前記受信ビットから軟判定処理対象のビット位置を選択する第２の工程と、前記削減処理後の受信ビットの信頼度の平均値を計算し、当該計算結果から第２のビット数削減制御信号を生成する第３の工程と、前記削減処理後の受信ビットに対して所定のビットデインタリーブ処理を行い、その後、前記第２のビット数削減制御信号に基づいて、前記ビットデインタリーブ処理後の受信ビットから軟判定処理対象のビット位置を選択する第４の工程と、を含むことを特徴とする。
【００３２】
【発明の実施の形態】
以下に、本発明にかかる軟判定処理ビット数削減装置、受信機および軟判定処理ビット数削減方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００３３】
実施の形態１．
図１は、本発明にかかる受信機における実施の形態１の軟判定処理ビット数削減装置１の構成を示す図である。図１において、１は後段の誤り訂正復号装置の軟判定処理ビット数を削減するための軟判定処理ビット数削減装置であり、１０はビットデインタリーブ回路であり、２０は平均レベル検出回路であり、３０はビット数削減回路である。また、ビットデインタリーブ回路１０において、１１はデインタリーブ単位であるブロック毎に受信ビットを集めるブロック化器であり、１２はデインタリーバである。
【００３４】
ここで、上記軟判定処理ビット数削減装置１の動作を説明する。まず、前段の無線復調部によって検波された軟判定の受信ビットが、図中左から、ビットデインタリーブ回路１０と平均レベル検出回路２０に入力される。
【００３５】
ビットデインタリーブ回路１０では、ビットデインタリーブ単位になるまで受信ビットをブロック化器１１で蓄積し、蓄積した受信ビット数が当該単位に達した段階で、デインタリーバ１２が、蓄積した受信ビットに対してビットデインタリーブ処理を行う。なお、このビットデインタリーブ処理、およびそれに対応した送信機のビットインタリーブ処理については、一般にその通信システムによって処理時間長（すなわちブロック化器１１で蓄積する時間）が定められている。
たとえば、第３世代移動通信システムの国際標準規格であるＩＭＴ−２０００においては、ＴＴＩ（Transmission Time Interval）長として規定されており、フレーム長（１０ｍｓ）の１倍（１０ｍｓ）、２倍（２０ｍｓ）、４倍（４０ｍｓ）、８倍（８０ｍｓ）の４通りが用いられる。
【００３６】
平均レベル検出回路２０では、軟判定の受信ビットの振幅レベル（信頼度）の平均値を算出し、その平均値と所望のレベル（平均値）とを比較し、前者を後者に最も近づけるための制御信号をビット数削減回路３０に対して出力する。
【００３７】
ビット数削減回路３０では、受け取った制御信号に応じて、ビットデインタリーブ回路１０から出力されたデインタリーブ処理後の受信ビットの軟判定処理ビット数を削減する。
【００３８】
以上の動作により、軟判定処理ビット数削減装置１では、検波後の受信ビット列の平均値を所望レベル（信頼度）の近傍に補正しつつ、軟判定処理ビット数を削減できる。
【００３９】
また、図２は、上記平均レベル検出回路２０とビット数削減回路３０の内部構成を示す図である。図２の平均レベル検出回路２０において、２１はブロック内信頼度加算回路であり、２２はブロック内データ数カウント回路であり、２３は除算器であり、２４は平均値変換係数生成回路である。また、図２のビット数削減回路３０において、３１は乗算器であり、３２は上位ｎビット選択回路である。
【００４０】
ここで、平均レベル検出回路２０とビット数削減回路３０の動作を詳細に説明する。平均レベル検出回路２０では、まず、検波後の受信ビット列を受け取ったブロック内信頼度加算回路２１が、受信ビット列の振幅値（信頼度）を１ブロック（ビットインタリーバ／デインタリーバでの１処理時間長あるいは誤り訂正符号の１周期、すなわち、ＩＭＴ−２０００規格においてはＴＴＩ長に相当）間にわたって加算する。同時に、ブロック内データ数カウント回路２２では、１ブロック内に含まれる受信ビットの到来数（図示のｂに相当）をカウントする。
【００４１】
除算器２３では、その到来数でブロック内信頼度加算回路２１の出力（図示のａに相当）を除算し、１ブロック内の受信ビットの平均レベル（図示のａ／ｂに相当）を求める。
【００４２】
平均値変換係数生成回路２４では、上記平均レベルに基づいて、受信ビット列の平均レベルを後段の誤り訂正復号部における所望の値に変換するための変換係数を求める。図３は、平均値変換係数生成回路２４の内部構成を示す図であり、１０１は除算器である。この平均値変換係数生成回路２４では、後段の誤り訂正復号部における所望の値（図示のｙに相当）を受信ビット列の平均レベル（図示のｘに相当）で除算し、その結果を変換係数、すなわち、平均値変換信号（図示のｙ／ｘに相当）とする。
【００４３】
また、ビット数削減回路３０では、乗算器３１が、上記平均値変換信号をビットデインタリーブ回路１０の出力と乗算し、ビットインタリーブ処理後の受信ビットの平均値を所望の値の近傍に補正する。上位ｎビット選択回路３２（ｎはｍ未満の自然数）では、出力ビット数を、軟判定処理ビット数削減装置１の入力ビット数ｍより少ない軟判定ビット数ｎに変換する。
【００４４】
なお、上記の動作において、平均レベル検出回路２０における平均値の更新周期は任意の値を取り得るが、ブロック化器１１における蓄積時間（遅延時間）毎に更新を行った場合には、ビットデインタリーブ処理対象の受信ビットから得られる平均化情報に基づいて、当該ビットインタリーブ処理後の受信ビットの平均値を補正することとなるため、後段の誤り訂正復号部における受信性能が好適となる。
【００４５】
図４は、ビットデインタリーブ処理および平均化処理のタイミングを示す図である。ここでは、１０ｍｓの受信フレームの４倍長（４０ｍｓ）がブロック長（ビットインタリーブ／デインタリーブ処理の単位）である場合について示している。たとえば、図４では、受信フレームが４つまとまって（（ａ）参照）ビットデインタリーバ処理の対象となり（（ｂ）参照）、その区間で平均化が行われる（（ｃ）参照）。また、平均化処理はデインタリーブ処理単位に行われ（（ｄ）参照）、得られるビットデインタリーブ処理後の平均値は、当該ビットデインタリーブ処理対象の受信ビット列の平均化結果に基づいて補正される（（ｅ）参照）。
【００４６】
なお、平均レベル検出回路２０での平均値の更新周期は、ブロック化器１１での蓄積時間毎の更新だけでなく、当該蓄積時間の整数倍を用いることとしてもよい。たとえば、図４は、平均化時間をビットインタリーブ／デインタリーブ処理単位の２倍すなわち８０ｍｓとして実施することも可能である。
【００４７】
以上、本実施の形態においては、受信ビットの振幅レベル（信頼度）の平均値を計算し、この計算結果に基づいて、ビットデインタリーブ処理後の受信ビットの信頼度を補正しつつ、かつ軟判定ビット数の削減を行う構成とした。これにより、ダイナミックレンジを確保しつつ、かつ遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減することができる。また、記憶素子を新たに追加する必要がないため、受信機全体として、回路規模および消費電力を削減できる。
【００４８】
実施の形態２．
実施の形態２では、前述の実施の形態１のビット数削減回路３０にて実現する機能を、乗算器を包含しない、より簡易な構成で実現する。
【００４９】
図５は、本発明にかかる受信機における実施の形態２の軟判定処理ビット数削減装置１ａの構成を示す図である。図５において、１ａは後段の誤り訂正復号装置の軟判定処理ビット数を削減するための実施の形態２の軟判定処理ビット数削減装置であり、２０ａは実施の形態２の平均レベル検出回路であり、３０ａは前述のビット数削減回路３０の機能を異なる方法で実現するビット位置選択回路である。なお、前述の実施の形態１と同様の構成については、同一の符号を付してその説明を省略する。本実施の形態では、ビット数削減回路３０がビット位置選択回路３０ａに置き換わり、平均レベル検出回路２０が平均レベル検出回路２０ａに置き換わっている。
【００５０】
図６は、上記平均レベル検出回路２０ａの内部構成を示す図である。図２の平均レベル検出回路２０ａにおいて、２４ａはビット位置選択信号生成回路である。また、図７は、ビット位置選択信号生成回路２４ａの内部構成を示す図であり、１０３は対数計算回路である。
【００５１】
上記ビット位置選択信号生成回路２４ａの除算器１０１では、受信ビット列の平均レベル（図示のｘに相当）を後段の誤り訂正復号部における所望の入力平均値（図示のｙに相当）で除算し、両者の比（図示のｘ／ｙに相当）を得る。対数計算回路１０３では、上記比の値をビット位置選択信号に変換する。ビット位置選択回路３０ａでは、その情報に基づいて、出力ビット数を入力ビット数ｍより少ない軟判定ビット数ｎに変換する。
【００５２】
なお、図７のビット位置選択信号生成回路２４ａは、図８に示すような構成によっても同様に実現可能である。図８において、１０４，１０５は対数計算回路であり、１０６はビット位置選択信号を生成する減算器である。また、図５に示す軟判定処理ビット数削減装置１ａの後段に接続される誤り訂正復号部の入力ダイナミックレンジの急激な変動を抑える目的で、図７の除算器１０１や図８の減算器１０６や対数計算回路１０４の前または後ろに、保護回路として平均化回路などを入れることとしてもよい。
【００５３】
図９は、上記ビット位置選択回路３０ａの内部構成を示す図であり、１０２は多ビット入出力セレクタである。ここでは、入力が２０ビット（ｍ）であり、出力が８ビット（ｎ）であり、ビット位置選択信号が４ビット（ｐ）である場合の回路構成を示している。たとえば、ビット位置選択信号が０の場合には、入力２０ビット中の下位８ビットを選択／出力し、ビット位置選択信号が１の場合には、入力２０ビット中の最下位１ビットを除いた下位８ビット、すなわち、下位から数えて１ビット目から８ビット目までの８ビットを選択／出力する。以降、ビット位置選択信号が１増える毎に入力より切り出すビット位置を上位へ１ビットずつシフトする。また、ビット位置選択信号入力がＤｈ以上となった場合には、上位に符号ビット（図中では＜１９＞と記載）を繰り返し出力する。このように、多ビット入出力セレクタ１０２を用いて、入力信号より少ないビット数を選択して出力することによって、軟判定処理ビット数の削減を実現できる。
【００５４】
以上、本実施の形態においては、受信ビットの振幅レベル（信頼度）の平均値からビット位置選択信号を生成し、このビット位置選択信号に基づいて軟判定ビット数の削減を行う構成とした。これにより、ダイナミックレンジを確保しつつ、かつ遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減することができる。また、記憶素子を新たに追加する必要がないため、受信機全体として、回路規模および消費電力を削減できる。
【００５５】
実施の形態３．
先に説明した実施の形態１および２では、受信機中のビットデインタリーブ回路を、受信ビットの信頼度の平均化処理による遅延時間分の記憶素子（遅延回路）として使用し、ビットデインタリーブ処理後に軟判定処理ビット数の削減を実現していた。実施の形態３では、ビットデインタリーブ回路の処理ビット数も削減する。
【００５６】
図１０は、本発明にかかる受信機における実施の形態３の軟判定処理ビット数削減装置２の構成を示す図である。なお、先に説明した実施の形態１または２と同様の構成については、同一の符号を付してその説明を省略する。
【００５７】
本実施の形態では、軟判定処理ビット数削減装置２が、平均レベル検出回路２０とビット数削減回路３０によって構成され、ビットデインタリーブ回路１０を包含しない。
【００５８】
図１１は、上記軟判定処理ビット数削減装置２の処理タイミングを示す図である。ここでは、図４と同様に、１０ｍｓの受信フレームの４倍長（４０ｍｓ）がブロック長（後段のビットデインタリーブ／インタリーブ処理単位）である場合について示している。たとえば、平均レベル検出回路２０では、連続４つの受信フレーム（（ａ）参照）で構成されるビットデインタリーブ処理の対象ブロックに対して平均化処理を行う（（ｃ）参照）。そして、ビット数削減回路３０では、得られた平均値を用いて、前記ビットデインタリーブ処理の対象ブロックの次のブロックに対して信頼度情報の補正を行う。
【００５９】
なお、平均レベル検出回路２０における平均値の更新周期は、ブロック化器１１における蓄積時間（遅延時間）毎の更新だけでなく、当該蓄積時間の整数倍を用いることとしてもよい。たとえば、図１１は、平均化処理時間をビットインタリーブ／デインタリーブ処理単位の２倍、すなわち、８０ｍｓとして実施することもできる。
【００６０】
また、図１０では、軟判定処理ビット数削減装置２の出力をビットデインタリーブ回路１０に入力する構成とした。これによって、ビットデインタリーブ回路１０の後段の誤り訂正復号部の軟判定処理ビット数を削減することができる。
【００６１】
また、ＩＭＴ−２０００の標準化規格として規定されているような変調／復調処理において、たとえば、図２０に示すようなビットインタリーブ／デインタリーブ処理を複数回にわたって行う場合には、図１２に示すように、複数のビットデインタリーブ回路（４０，５０）の前段に、軟判定処理ビット数削減装置２を配置する。これにより、信頼度情報の補正、および複数のビットデインタリーブ回路（４０，５０）の後段に配置される誤り訂正復号部の軟判定処理ビット数の削減、を実現できる。ただし、図１２において、４１はフレーム化器であり、４２，５２はデインタリーバであり、５１はブロック化器である。
【００６２】
また、図１３は、上記軟判定処理ビット数削減装置２の内部構成を示す図である。ただし、軟判定処理ビット数削減装置２は、図１４に示すように、多入出力セレクタ（図５参照）を用いた構成でも実現できる。この場合、図１０の平均レベル検出回路２０が平均レベル検出回路２０ａに置き換えられ、図１０のビット数削減回路３０がビット位置選択回路３０ａに置き換えられる。
【００６３】
また、ビット数削減回路３０およびビット位置選択回路３０ａへの制御信号の急激な変動を抑える目的で、図１０や図１２の軟判定処理ビット数削減装置２や、図１３の平均値変換係数生成回路２４や、図１４のビット位置選択信号生成回路２４ａの前または後ろに、保護回路として平均化回路などを入れることとしてもよい。
【００６４】
以上、本実施の形態においては、軟判定処理ビット数削減装置を平均レベル検出回路とビット数削減回路のみによって構成し、ビットデインタリーブ回路を包含しない構成とした。これにより、ダイナミックレンジを確保しつつ、かつ遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減することができる。また、記憶素子を新たに追加する必要がないため、受信機全体として、回路規模および消費電力を削減できる。
【００６５】
実施の形態４．
実施の形態４では、前述の実施の形態１または２の軟判定処理ビット数削減装置（１または１ａ）と、実施の形態３の軟判定処理ビット数削減装置２（図１０または図１２）と、を併用して、１つの軟判定処理ビット数削減装置を構成する。
【００６６】
図１５は、本発明にかかる受信機における実施の形態４の軟判定処理ビット数削減装置の構成を示す図である。図１５において、２ｃは実施の形態３の軟判定処理ビット数削減装置と同様の第１の軟判定処理ビット数削減回路であり、１ｃは、たとえば、実施の形態１の軟判定処理ビット数削減装置１と同様の第２の軟判定処理ビット数削減回路である。なお、先に説明した実施の形態１〜３と同様の構成については、同一の符号を付してその説明を省略する。
【００６７】
図１５に示す２つの軟判定処理ビット数削減回路（２ｃ，１ｃ）は、先に説明した軟判定処理ビット数削減装置２および１と構成は同一であるが、処理ビット数が異なっている。この構成では、第１の軟判定処理ビット数削減回路２ｃが、図１５左より入力される受信ビット列に対して過去の情報によるおおまかな処理ビット数の削減処理を行い、後続の第２の軟判定処理ビット数削減回路１ｃが、第１の軟判定処理ビット数削減回路２ｃ出力の受信ビット列に対してビットデインタリーブ処理のブロック単位に詳細な処理ビット数の削減処理を行う。
【００６８】
また、ＩＭＴ−２０００の標準化規格として規定されているような変調／復調処理において、たとえば、図２０に示すようなビットインタリーブ／デインタリーブ処理を複数回にわたって行う場合には、図１６に示すように、第２の軟判定処理ビット数削減回路１ｃの前段にビットインタリーブ回路４０を配置し、さらにビットデインタリーブ回路４０の前段に第１の軟判定処理ビット数削減回路２ｃを配置する。これにより、信頼度情報の補正、および複数のビットデインタリーブ回路（４０，５０）の後段に配置される誤り訂正復号部の軟判定処理ビット数の削減、を実現できる。
【００６９】
また、図１５と図１６における第１の軟判定処理ビット数削減回路２ｃ内の平均レベル検出回路２０と、第２の軟判定処理ビット数削減回路１ｃ内の平均レベル検出回路２０と、を一つに統合することもできる。図１７および図１８は、上記２つの平均レベル検出回路２０を統合した場合の軟判定処理ビット数削減装置の構成を示す図である。図１７および図１８において、１ｄは第２の軟判定処理ビット数削減回路であり、２０ｄは平均レベル検出回路であり、６０ｄは遅延回路である。第１の軟判定処理ビット数削減回路２ｃ内の平均レベル検出回路２０ｄは、ビット数削減回路３０の出力である受信ビットの平均レベルを認識できるため、上記第２の軟判定処理ビット数削減回路１ｃ内（平均レベル検出回路２０）で算出されていた平均レベルを、ビット数（精度の）換算などを行って得ることができる。したがって、図１７および図１８における平均レベル検出回路２０ｄでは、両方のビット数削減回路３０へのビット数削減制御信号を生成することができる。
【００７０】
なお、図１５および図１６における２つの平均レベル検出回路の各ビット数削減制御信号の更新タイミングには、ビットデインタリーブ処理に伴う時間差がある。具体的にいうと、図１５では、ビットデインタリーブ回路１０による処理分の時間差があり、図１６では、ビットデインタリーブ回路４０および５０による処理分の時間差がある。したがって、これらの時間差を吸収するために、図１７および図１８では、遅延回路６０ｄを平均レベル検出回路２０ｄの出力に挿入する。
【００７１】
また、第１の軟判定処理ビット数削減回路２ｃ、第２の軟判定処理ビット数削減回路１ｃおよび第２の軟判定処理ビット数削減回路１ｄは、多入出力セレクタ（図５参照）を用いた構成でも実現できる。この場合、対応するビット数削減回路３０がビット位置選択回路３０ａに置き換えられる。
【００７２】
また、ビット数削減回路３０およびビット位置選択回路３０ａへの制御信号の急激な変動を抑える目的で、図１５〜図１８の各平均レベル検出回路の前または後ろに、保護回路として平均化回路などを入れることとしてもよい。
【００７３】
以上、本実施の形態においては、第１の軟判定処理ビット数削減回路が、受信ビット列に対して過去の情報によるおおまかな処理ビット数の削減処理を行い、後続の第２の軟判定処理ビット数削減回路が、第１の軟判定処理ビット数削減回路出力の受信ビット列に対してビットデインタリーブ処理のブロック単位に詳細な処理ビット数の削減処理を行う構成とした。これにより、より詳細な軟判定ビット数削減処理を実現できる。
【００７４】
【発明の効果】
以上、説明したとおり、本発明によれば、受信ビットの振幅レベルの平均値を計算し、この処理と並行して所定のビットデインタリーブ処理を行い、前記計算結果に基づいて、ビットデインタリーブ処理後の受信ビットの信頼度を補正しつつ、かつ軟判定ビット数の削減を行う構成とした。これにより、遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減することが可能な軟判定処理ビット数削減装置を得ることができる、という効果を奏する。
【００７５】
つぎの発明によれば、受信ビットの振幅レベルの平均値からビット位置選択信号を生成し、この処理と並行して所定のビットデインタリーブ処理を行い、前記ビット位置選択信号に基づいて軟判定ビット数の削減を行う構成とした。これにより、遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減することが可能な軟判定処理ビット数削減装置を得ることができる、という効果を奏する。
【００７６】
つぎの発明によれば、軟判定処理ビット数削減装置を平均レベル検出回路とビット数削減回路によって構成し、ビットデインタリーブ回路を包含しない構成とした。また、受信ビットの振幅レベルの平均値から平均値変換信号（ビット数削減制御信号）を生成し、この平均値変換信号に基づいて軟判定ビット数を削減する構成とした。これにより、遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減することが可能な軟判定処理ビット数削減装置を得ることができる、という効果を奏する。
【００７７】
つぎの発明によれば、軟判定処理ビット数削減装置を平均レベル検出回路とビット数削減回路によって構成し、ビットデインタリーブ回路を包含しない構成とした。また、受信ビットの振幅レベルの平均値からビット位置選択信号（ビット数削減制御信号）を生成し、このビット位置選択信号に基づいて軟判定ビット数を削減する構成とした。これにより、遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減することが可能な軟判定処理ビット数削減装置を得ることができる、という効果を奏する。
【００７８】
つぎの発明によれば、第１の軟判定処理ビット数削減回路が、受信ビット列に対して過去の情報によるおおまかな処理ビット数の削減処理を行い、後続の第２の軟判定処理ビット数削減回路が、第１の軟判定処理ビット数削減回路出力の受信ビット列に対してビットデインタリーブ処理のブロック単位に詳細な処理ビット数の削減処理を行う構成とした。また、上記各回路では、受信ビットの振幅レベルの平均値から平均値変換信号（ビット数削減制御信号）を生成し、この平均値変換信号に基づいて軟判定ビット数を削減する構成とした。これにより、より詳細な軟判定ビット数削減処理を実現可能な軟判定処理ビット数削減装置を得ることができる、という効果を奏する。
【００７９】
つぎの発明によれば、第１の軟判定処理ビット数削減回路が、受信ビット列に対して過去の情報によるおおまかな処理ビット数の削減処理を行い、後続の第２の軟判定処理ビット数削減回路が、第１の軟判定処理ビット数削減回路出力の受信ビット列に対してビットデインタリーブ処理のブロック単位に詳細な処理ビット数の削減処理を行う構成とした。また、上記各回路では、受信ビットの振幅レベルの平均値からビット位置選択信号（ビット数削減制御信号）を生成し、このビット位置選択信号に基づいて軟判定ビット数を削減する構成とした。これにより、より詳細な軟判定ビット数削減処理を実現可能な軟判定処理ビット数削減装置を得ることができる、という効果を奏する。
【００８０】
つぎの発明によれば、第１の制御信号生成手段にて、第１のビット数削減制御信号と第２のビット数削減制御信号の両方を生成する構成とした。これにより、同一処理の回路を共用化できるため、回路規模を削減できる、という効果を奏する。
【００８１】
つぎの発明によれば、制御信号生成手段における平均値の更新周期を誤り訂正復号周期の整数倍としたため、伝送路の状況に応じて、平均値の更新周期を変更できる、という効果を奏する。
【００８２】
つぎの発明によれば、制御信号生成手段に保護回路（平均化回路）を備える構成としたため、ビット数削減制御信号の急激な変動を抑えることができる、という効果を奏する。
【００８３】
つぎの発明によれば、受信ビットの振幅レベルの平均値を計算し、この処理と並行して所定のビットデインタリーブ処理を行い、前記計算結果に基づいて、ビットデインタリーブ処理後の受信ビットの信頼度を補正しつつ、かつ軟判定ビット数を削減する軟判定処理ビット数削減装置を備える構成とした。これにより、遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減することが可能な受信機を得ることができる、という効果を奏する。また、記憶素子を新たに追加する必要がないため、回路規模および消費電力を大幅に削減することが可能な受信機を得ることができる、という効果を奏する。
【００８４】
つぎの発明によれば、受信ビットの振幅レベル（信頼度）の平均値からビット位置選択信号を生成し、この処理と並行して所定のビットデインタリーブ処理を行い、前記ビット位置選択信号に基づいて軟判定ビット数を削減する軟判定処理ビット数削減装置を備える構成とした。これにより、遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減することが可能な受信機を得ることができる、という効果を奏する。また、記憶素子を新たに追加する必要がないため、回路規模および消費電力を大幅に削減することが可能な受信機を得ることができる、という効果を奏する。
【００８５】
つぎの発明によれば、軟判定処理ビット数削減装置を平均レベル検出回路とビット数削減回路によって構成し、ビットデインタリーブ回路を包含しない構成とした。また、軟判定処理ビット数削減装置では、受信ビットの振幅レベルの平均値から平均値変換信号（ビット数削減制御信号）を生成し、この平均値変換信号に基づいて軟判定ビット数を削減する構成とした。これにより、遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減することが可能な受信機を得ることができる、という効果を奏する。また、記憶素子を新たに追加する必要がないため、回路規模および消費電力を大幅に削減することが可能な受信機を得ることができる、という効果を奏する。
【００８６】
つぎの発明によれば、軟判定処理ビット数削減装置を平均レベル検出回路とビット数削減回路によって構成し、ビットデインタリーブ回路を包含しない構成とした。また、軟判定処理ビット数削減装置では、受信ビットの振幅レベルの平均値からビット位置選択信号（ビット数削減制御信号）を生成し、このビット位置選択信号に基づいて軟判定ビット数を削減する構成とした。これにより、遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減することが可能な受信機を得ることができる、という効果を奏する。また、記憶素子を新たに追加する必要がないため、回路規模および消費電力を大幅に削減することが可能な受信機を得ることができる、という効果を奏する。
【００８７】
つぎの発明によれば、第１の軟判定処理ビット数削減回路が、受信ビット列に対して過去の情報によるおおまかな処理ビット数の削減処理を行い、後続の第２の軟判定処理ビット数削減回路が、第１の軟判定処理ビット数削減回路出力の受信ビット列に対してビットデインタリーブ処理のブロック単位に詳細な処理ビット数の削減処理を行う構成とした。また、上記各回路では、受信ビットの振幅レベルの平均値から平均値変換信号（ビット数削減制御信号）を生成し、この平均値変換信号に基づいて軟判定ビット数を削減する構成とした。これにより、より詳細な軟判定ビット数削減処理を実現可能な受信機を得ることができる、という効果を奏する。
【００８８】
つぎの発明によれば、第１の軟判定処理ビット数削減回路が、受信ビット列に対して過去の情報によるおおまかな処理ビット数の削減処理を行い、後続の第２の軟判定処理ビット数削減回路が、第１の軟判定処理ビット数削減回路出力の受信ビット列に対してビットデインタリーブ処理のブロック単位に詳細な処理ビット数の削減処理を行う構成とした。また、上記各回路では、受信ビットの振幅レベルの平均値からビット位置選択信号（ビット数削減制御信号）を生成し、このビット位置選択信号に基づいて軟判定ビット数を削減する構成とした。これにより、より詳細な軟判定ビット数削減処理を実現可能な受信機を得ることができる、という効果を奏する。
【００８９】
つぎの発明によれば、受信ビットの振幅レベルの平均値を計算し、この処理と並行して所定のビットデインタリーブ処理を行い、前記計算結果に基づいて、ビットデインタリーブ処理後の受信ビットの信頼度を補正しつつ、かつ軟判定ビット数の削減を行う。これにより、遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減できる、という効果を奏する。
【００９０】
つぎの発明によれば、受信ビットの振幅レベルの平均値からビット位置選択信号を生成し、この処理と並行して所定のビットデインタリーブ処理を行い、前記ビット位置選択信号に基づいて軟判定ビット数の削減を行う。これにより、遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減できる、という効果を奏する。
【００９１】
つぎの発明によれば、受信ビットの振幅レベルの平均値から平均値変換信号（ビット数削減制御信号）を生成し、この平均値変換信号に基づいて軟判定ビット数を削減する。これにより、遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減できる、という効果を奏する。
【００９２】
つぎの発明によれば、受信ビットの振幅レベルの平均値からビット位置選択信号（ビット数削減制御信号）を生成し、このビット位置選択信号に基づいて軟判定ビット数を削減する。これにより、遅延時間を付加するための記憶素子を新たに追加することなく、後続の誤り訂正復号部の軟判定処理ビット数を削減できる、という効果を奏する。
【００９３】
つぎの発明によれば、受信ビット列に対して過去の情報によるおおまかな処理ビット数の削減処理を行った後、前記削減処理後の受信ビット列に対してさらに詳細な処理ビット数の削減処理を行う。また、各削減処理では、受信ビットの振幅レベルの平均値から平均値変換信号（ビット数削減制御信号）を生成し、この平均値変換信号に基づいて軟判定ビット数を削減する。これにより、より詳細な軟判定ビット数削減処理を実現できる、という効果を奏する。
【００９４】
つぎの発明によれば、受信ビット列に対して過去の情報によるおおまかな処理ビット数の削減処理を行った後、前記削減処理後の受信ビット列に対してさらに詳細な処理ビット数の削減処理を行う。また、各削減処理では、受信ビットの振幅レベルの平均値からビット位置選択信号（ビット数削減制御信号）を生成し、このビット位置選択信号に基づいて軟判定ビット数を削減する。これにより、より詳細な軟判定ビット数削減処理を実現できる、という効果を奏する。
【図面の簡単な説明】
【図１】  本発明にかかる受信機における実施の形態１の軟判定処理ビット数削減装置１の構成を示す図である。
【図２】  平均レベル検出回路２０とビット数削減回路３０の内部構成を示す図である。
【図３】  平均値変換係数生成回路２４の内部構成を示す図である。
【図４】  ビットデインタリーブ処理および平均化処理のタイミングを示す図である。
【図５】  本発明にかかる受信機における実施の形態２の軟判定処理ビット数削減装置の構成を示す図である。
【図６】  平均レベル検出回路２０ａの内部構成を示す図である。
【図７】  ビット位置選択信号生成回路２４ａの内部構成を示す図である。
【図８】  ビット位置選択信号生成回路２４ａの内部構成を示す図である。
【図９】  ビット位置選択回路３０ａの内部構成を示す図である。
【図１０】  本発明にかかる受信機における実施の形態３の軟判定処理ビット数削減装置２の構成を示す図である。
【図１１】  軟判定処理ビット数削減装置２の処理タイミングを示す図である。
【図１２】  本発明にかかる受信機における実施の形態３の軟判定処理ビット数削減装置２の構成を示す図である。
【図１３】  軟判定処理ビット数削減装置２の内部構成を示す図である。
【図１４】  軟判定処理ビット数削減装置２の内部構成を示す図である。
【図１５】  本発明にかかる受信機における実施の形態４の軟判定処理ビット数削減装置の構成を示す図である。
【図１６】  本発明にかかる受信機における実施の形態４の軟判定処理ビット数削減装置の構成を示す図である。
【図１７】  本発明にかかる受信機における実施の形態４の軟判定処理ビット数削減装置の構成を示す図である。
【図１８】  本発明にかかる受信機における実施の形態４の軟判定処理ビット数削減装置の構成を示す図である。
【図１９】  従来の受信機における誤り訂正復号装置の構成を示す図である。
【図２０】  従来の受信機の構成を示す図である。
【符号の説明】
１，１ａ，２  軟判定処理ビット数削減装置、１ｃ，１ｄ  第２の軟判定処理ビット数削減装回路、２ｃ  第１の軟判定処理ビット数削減回路、１０  ビットデインタリーブ回路、２０，２０ａ，２０ｄ  平均レベル検出回路、２１  ブロック内信頼度加算回路、２２  ブロック内データ数カウント回路、２３  除算器、２４  平均値変換係数生成回路、２４ａ  ビット位置選択信号生成回路、３０ビット数削減回路、３０ａ  ビット位置選択回路、３１  乗算器、３２  上位ｎビット選択回路、４１  フレーム化器、４２，５２  デインタリーバ、５１  ブロック化器、６０ｄ  遅延回路、１０１  除算器、１０２  多ビット入出力セレクタ、１０３  対数計算回路、１０４，１０５  対数計算回路、１０６  減算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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