(57)【特許請求の範囲】
【請求項１】
相対的に不純物濃度が低い第１導電型の低濃度コレクタ層と、
前記低濃度コレクタ層の上面に形成された相対的に不純物濃度が高い第１導電型の高濃度コレクタ層と、
前記低濃度コレクタ層及び前記高濃度コレクタ層を所定の位置で貫通する第２導電型のコレクタ短絡領域と、
前記高濃度コレクタ層及び前記コレクタ短絡領域の上面に形成された第２導電型のドリフト層と、
前記ドリフト層の表面領域側に形成された第１導電型のベース領域、第２導電型のエミッタ領域、及びゲート電極を含むＭＯＳゲート構造と、
前記ベース領域及び前記エミッタ領域と電気的に接続するように形成されたエミッタ電極と、
前記低濃度コレクタ層及び前記コレクタ短絡領域の下面に形成されたコレクタ電極とを具備することを特徴とする半導体装置において、
第１の基板の第１の面に相対的に不純物濃度が低い第１導電型の低濃度コレクタ層を形成する工程と、
前記低濃度コレクタ層の所定の位置に一部を開口させたマスクを形成する工程と、
前記マスクの開口部から前記低濃度コレクタ層の深さ方向に第２導電型の不純物を拡散させてコレクタ短絡領域を形成する工程と、
前記マスクを除去する工程と、
前記低濃度コレクタ層上に相対的に不純物濃度が高い第１導電型の高濃度コレクタ層を形成する工程と、
前記高濃度コレクタ層及び前記コレクタ短絡領域の上面に第２導電型のドリフト層をエピタキシャル成長で形成する工程と、
前記ドリフト層の表面領域側に第１導電型のベース領域、第２導電型のエミッタ領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
前記ベース領域及び前記エミッタ領域と電気的に接続するエミッタ電極を形成する工程と、
前記第１の基板及び前記低濃度コレクタ層を前記第１の基板の前記第１の面と反対の第２の面から前記低濃度コレクタ層が所定の厚みになるまで除去して前記コレクタ短絡領域を露出させる工程と、
前記低濃度コレクタ層及び前記コレクタ短絡領域の露出面にコレクタ電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記コレクタ電極はアルミニウムを含んでいることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記高濃度コレクタ層及び前記コレクタ短絡領域のうち少なくとも前記高濃度コレクタ層の上面に形成され、前記ドリフト層よりも不純物濃度が高い第２導電型のバッファ層をさらに備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
第１の基板の第１の面の所定の位置に一部を開口させたマスクを形成する工程と、
前記マスクの開口部から前記第１の基板の深さ方向に第２導電型の不純物を拡散させて高濃度領域を形成する工程と、
前記マスクを除去する工程と、
前記第１の基板の前記第１の面に相対的に不純物濃度が低い第１導電型の低濃度コレクタ層をエピタキシャル成長で形成する工程と、
前記高濃度領域の不純物を前記低濃度コレクタ層に拡散させてコレクタ短絡領域を形成する熱処理工程と、
前記低濃度コレクタ層上に相対的に不純物濃度が高い第１導電型の高濃度コレクタ層を形成する工程と、
前記高濃度コレクタ層及び前記コレクタ短絡領域の上面に第２導電型のドリフト層をエピタキシャル成長で形成する工程と、
前記ドリフト層の表面領域側に第１導電型のベース領域、第２導電型のエミッタ領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
前記ベース領域及び前記エミッタ領域と電気的に接続するエミッタ電極を形成する工程と、
前記第１の基板及び前記低濃度コレクタ層を前記第１の基板の前記第１の面と反対の第２の面から前記低濃度コレクタ層が所定の厚みになるまで除去して前記コレクタ短絡領域を露出させる工程と、
前記低濃度コレクタ層及び前記コレクタ短絡領域の露出面にコレクタ電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項５】
第１の基板の第１の面に相対的に不純物濃度が低い第１導電型の第１の低濃度コレクタ層を形成する工程と、
前記第１の低濃度コレクタ層の所定の位置に一部を開口させたマスクを形成する工程と、
前記マスクの開口部から前記第１の低濃度コレクタ層の深さ方向に第２導電型の不純物を拡散させて高濃度領域を形成する工程と、
前記マスクを除去する工程と、
前記第１の低濃度コレクタ層上に前記第１の低濃度コレクタ層と略同一の不純物濃度を有する第１導電型の第２の低濃度コレクタ層をエピタキシャル成長で形成する工程と、
前記高濃度領域の不純物を前記第２の低濃度コレクタ層に拡散させてコレクタ短絡領域を形成する熱処理工程と、
前記第２の低濃度コレクタ層上に相対的に不純物濃度が高い第１導電型の高濃度コレクタ層を形成する工程と、
前記高濃度コレクタ層及び前記コレクタ短絡領域の上面に第２導電型のドリフト層をエピタキシャル成長で形成する工程と、
前記ドリフト層の表面領域側に第１導電型のベース領域、第２導電型のエミッタ領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
前記ベース領域及び前記エミッタ領域と電気的に接続するエミッタ電極を形成する工程と、
前記第１の基板及び前記第１の低濃度コレクタ層を前記第１の基板の前記第１の面と反対の第２の面から前記第１の低濃度コレクタ層が所定の厚みになるまで除去して前記コレクタ短絡領域を露出させる工程と、
前記第１の低濃度コレクタ層及び前記コレクタ短絡領域の露出面にコレクタ電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記ドリフト層をエピタキシャル成長で形成する工程が、前記ドリフト層よりも不純物濃度が高い第２導電型のバッファ層と前記ドリフト層とを順次形成する工程から成る請求項３乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記ドリフト層をエピタキシャル成長で形成する工程において、前記ベース領域の略底部の位置に前記ドリフト層よりも不純物濃度が高い第２導電型の埋め込み層をエピタキシャル成長で形成する工程をさらに備えることを特徴とする請求項３乃至６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にフリーホイーリングダイオード（ＦＷＤ）を一体化した絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の製造方法に関する。
【背景技術】
【０００２】
近年、ＩＧＢＴのコレクタ領域に厚みの薄い低注入効率の構造を採用することにより、オン電圧とターンオフ時間のトレードオフ関係が改善されることが知られるようになってきている。これは、いわゆるトランスペアレント効果により、ライフタイム制御を行わずにＩＧＢＴの高速化が図れるためである。
【０００３】
一方、インバータ等の電力変換装置を小型軽量化するために、ＩＧＢＴにおいて、コレクタ短絡領域を設けてドリフト層をコレクタ電極にショートさせる等の方法でＦＷＤとの一体化を図る試みがなされている（例えば、特許文献１、特許文献２参照。）。
【０００４】
図２１乃至図２３は、いわゆるノンパンチスルー（ＮＰＴ）型のＩＧＢＴに厚みの薄いコレクタ層を形成するための一般的なプロセスを示したものである。
【０００５】
まず、ｎ−ドリフト層１１４に相当する半導体基板１０９を用意し、次に、この基板１０９の表面側にＭＯＳゲート構造等を形成する。続いて、素子の耐圧クラスに応じた厚さまで基板１０９を研削する（図２１）。この後、基板裏面側にｐ型不純物をイオン注入し、素子表面側のデバイス構造に影響を与えない程度の熱処理（アニール）でイオンを活性化してｐ＋コレクタ層１１２を形成する（図２２）。最後に、コレクタ電極１３１を形成して素子を完成させる（図２３）。
【０００６】
ここで裏面のイオン注入時に、図２４に示すように、ｎ型不純物をｐ型不純物と別の領域に打ち込む工程を追加することにより、ｎ＋コレクタ短絡領域１１３が形成され、ＦＷＤ一体型のＩＧＢＴを作製することもできる。
【０００７】
しかしながら、この構造においては、例えば耐圧１２００Ｖ系の素子の場合、ＩＧＢＴの総厚は１５０μｍ程度と極めて薄い構造となるために、裏面イオン注入処理工程においてウェハの割れや欠けが生じ易いという問題がある。耐圧６００Ｖ系の素子の場合は、さらに厚みの薄い構造となるために、通常のイオン注入装置では処理できなくなるという場合も生じる。
【０００８】
さらに、裏面イオン注入後のアニール工程では、素子表面側のエミッタ電極に影響を与えない程度までしか処理温度を上げることができず、注入イオンの活性化率が低い。そのため、十分な活性化を行うためには、レーザアニール装置などの特殊な装置を必要とする。
【０００９】
次に、図２５及び図２６は、いわゆるパンチスルー（ＰＴ）型のＩＧＢＴに厚みの薄いコレクタ層を形成するために提案されている方法の一つを示したものである。
【００１０】
まず、厚いｐ＋基板２０９を使って作製されたＰＴ型ＩＧＢＴを用意する。通常は、この後、重金属拡散や粒子線照射などによるライフタイムコントロールを行ってＩＧＢＴを完成させるが、ここでは行わない。次に、裏面側からｐ＋基板２０９の研削を行い、所定の厚みのｐ＋コレクタ層２１２を形成する（図２５）。最後にコレクタ電極２３１を形成して素子を完成させる（図２６）。
【００１１】
この構造においては、素子の厚みが薄くなった後にイオン注入工程を行う必要が無いため、ウェハの割れや欠けが生じる機会が減少する。また、裏面イオン注入に伴うアニール工程も不要となるため、レーザアニール装置等の高価な装置が不要となる。
【００１２】
しかしながらこの場合、裏面研削量のばらつきにより、最終的なｐ＋コレクタ層２１２の厚みが変化してしまう。そうすると、ｐ＋コレクタ層２１２の最も不純物濃度の高い領域の厚みが変化するので、正孔の注入量が大きく変化してしまう。その結果、裏面研削量のばらつきが±５μｍであるとしても、得られる素子の電気的特性が目標値より大きくはずれてしまうという問題が生じる。
【００１３】
この問題に対しては、ウェハの裏面研削量のばらつきを吸収するｐ−低濃度コレクタ層３１１を備えた図２７の構造が、本願発明者によって提案されている（例えば、特許文献３参照。）。
【００１４】
しかしながら、裏面研削でコレクタ層を形成する従来の方法では、コレクタ短絡領域を形成することができず、ＦＷＤ一体型のＩＧＢＴを作製することが困難であった。
【００１５】
【特許文献１】特開昭６１−１５３７０号公報
【特許文献２】特開２００４−３６３３２８号公報
【特許文献３】特願２００４−６５６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記のように、従来の厚みの薄いコレクタ層を有するＩＧＢＴでは、ウェハの厚みを薄くした後にイオン注入及び熱処理が必要であり、薄いウェハに対応した特殊な製造装置を必要としたり、ウェハの割れや欠けが生じ易いという問題点を有していた。そのため、ＦＷＤ一体型のＩＧＢＴの作製が困難であった。
【００１７】
また、ウェハを薄くした後にイオン注入を行わないようにした従来構造では、コレクタ短絡領域の形成ができず、やはりＦＷＤ一体型のＩＧＢＴの作製が困難であった。
【００１８】
本発明の目的は、良好な電気的特性を有する薄い構造のＦＷＤ一体型ＩＧＢＴを安定して作製することが可能な製造方法を提供するものである。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の半導体装置の製造方法は、相対的に不純物濃度が低い第１導電型の低濃度コレクタ層と、前記低濃度コレクタ層の上面に形成された相対的に不純物濃度が高い第１導電型の高濃度コレクタ層と、前記低濃度コレクタ層及び前記高濃度コレクタ層を所定の位置で貫通する第２導電型のコレクタ短絡領域と、前記高濃度コレクタ層及び前記コレクタ短絡領域の上面に形成された第２導電型のドリフト層と、前記ドリフト層の表面領域側に形成された第１導電型のベース領域、第２導電型のエミッタ領域、及びゲート電極を含むＭＯＳゲート構造と、前記ベース領域及び前記エミッタ領域と電気的に接続するように形成されたエミッタ電極と、前記低濃度コレクタ層及び前記コレクタ短絡領域の下面に形成されたコレクタ電極とを具備する半導体の製造方法を提供している。
【００２０】
従って、ウェハを薄くする際の研削量がばらついても、素子の電気的特性の変化は小さい。また、ウェハを薄くした後に、イオン注入及びそれに伴う熱処理（アニール）を行う必要がない。
【発明の効果】
【００２１】
本発明によれば、厚みの薄いコレクタ層を有し且つ電気的特性のそろった素子が得られる。また、薄いウェハの搬送に対処した特殊なイオン注入装置等を必要としない。さらに、アニール処理時に伴うウェハの割れや欠けの機会も無くなる。従って、良好且つばらつきの少ない電気的特性を有するＦＷＤ一体型のＩＧＢＴを、低コストで安定して作製することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【実施例１】
【００２３】
図１は、本発明の第１の実施例に係るＦＷＤ一体型ＩＧＢＴの構成を示している。ｎ−ドリフト層１４の表面領域側には、ｐベース領域１５、ｎ＋エミッタ領域１６、ゲート絶縁膜２１、層間絶縁膜２２、ゲート電極３２及びエミッタ電極３３が形成されている。一方、ｎ−ドリフト層１４の下には、ｐ＋高濃度コレクタ層１２、ｎ＋コレクタ短絡領域１３、ｐ−低濃度コレクタ層１１及びコレクタ電極３１が形成されている。
【００２４】
上記構成の半導体装置をＩＧＢＴ方向にオンさせると、まず、ｎ＋エミッタ領域１６から、ｐベース領域１５の反転層を通ってｎ−ドリフト層１４に電子が注入され、ｎ＋コレクタ短絡領域１３を通って排出される。従って、最初はＭＯＳＦＥＴ動作を示す。その後、電流が増加してくると、ｎ−ドリフト層１４内においてｐ＋高濃度コレクタ層１２の上を横方向に流れる電流も増加し、この部分での電圧降下によりｐ＋高濃度コレクタ層１２が順バイアス状態になる。その結果、このｐ＋高濃度コレクタ層１２からｎ−ドリフト層１４に正孔が注入され、伝導度変調が生じてＩＧＢＴ動作を示すようになる。
【００２５】
このように、ＭＯＳＦＥＴ動作からＩＧＢＴ動作に移行する際には、図２８に示すようないわゆるスナップバックと呼ばれる負性抵抗特性を示すが、この負性抵抗領域が大きいと電力ロスにつながる。そのため、ｐ＋高濃度コレクタ層１２の横方向の大きさを適切な値に設定することによって、上記負性抵抗領域を小さくする必要がある。ｎ＋コレクタ短絡領域１３は、このことを考慮した所定の位置に形成されている。
【００２６】
次に上記構成の半導体装置をＦＷＤ方向にオンさせると、エミッタ電極３３がアノード電極、コレクタ電極３１がカソード電極となるダイオード特性を示す。このとき、カソード領域としてはｎ＋コレクタ短絡領域１３が動作するが、アノード領域としては、ｐベース領域１５と図示していない部分でエミッタ電極３３と電気的に接続されているｐ型領域が動作する。
【００２７】
図２乃至図７は、図１のＦＷＤ一体型ＩＧＢＴの製造方法の一例を示すものである。まず、図２に示すように、基板９を用意し、エピタキシャル成長によりｐ−低濃度コレクタ層１１が形成される。この場合、拡散等によってもｐ−低濃度コレクタ層１１を形成することは可能であるが、一定の濃度のｐ−低濃度コレクタ層１１を形成するためには、エピタキシャル成長法の利用が望ましい。また、基板９自体がｐ−低濃度コレクタ層１１に相当するｐ型の不純物濃度を有している場合には、上記工程は省略可能であることは容易に理解されよう。
【００２８】
次に、図３に示すように、ｐ−低濃度コレクタ層１１の表面に例えば２μｍの厚みの酸化膜２３が形成される。そして、この酸化膜２３に、ｎ＋コレクタ短絡領域１３を形成するための開口部が形成される。
【００２９】
次いで、図４に示すように、酸化膜２３の開口部に燐が導入され、１２５０℃で１２時間程度の拡散が行われる。その結果、約３０μｍの深さのｎ＋コレクタ短絡領域１３が形成される。ここで、燐の導入後に酸化膜２３を除去して、再度ｐ−低濃度コレクタ層１１の表面に薄い酸化膜（図示せず）を形成してから高温長時間の熱処理を行うようにしてもよい。この薄い酸化膜は、高温長時間拡散の間に燐が外方拡散されることを防止し、また、次工程のイオン注入時に結晶欠陥の発生を防止することにも使うことができる。さらに、ｎ＋コレクタ短絡領域１３は、コレクタ電極とのオーミックコンタクトの観点から高濃度であることが好ましいので、燐の導入には、イオン注入法よりも固体拡散源や液体拡散源を用いる方が望ましい。また、図８に示すように、ｎ＋コレクタ短絡領域１３が基板９に達していてもよい。
【００３０】
続いて、図５に示すように、酸化膜２３の除去後、イオン注入及び熱処理によりｐ＋高濃度コレクタ層１２が形成される。この際、写真工程を追加して、ｎ＋コレクタ短絡領域１３の上部にｐ型不純物が入らないようにすることも可能であるが、工程が煩雑になる。そのため、ｎ＋コレクタ短絡領域１３の上部がｐ型に反転しない程度のドーズ量で全面にイオン注入を行えば、写真工程を追加することなくｐ＋高濃度コレクタ層１２を部分的に形成することが可能となる。また、エピタキシャル成長等によってもｐ＋高濃度コレクタ層１２を形成することは可能であるが、高濃度で厚みの薄い層を精度良く形成するためには、イオン注入法の利用が望ましい。
【００３１】
次に、図６に示すように、ｐ＋高濃度コレクタ層１２及びｎ＋コレクタ短絡領域１３の上に、エピタキシャル成長でｎ−ドリフト層１４が形成される。この際、図９に示すように、ｎバッファ層１７とｎ−ドリフト層１４を順次エピタキシャル成長で形成させると、パンチスルー（ＰＴ）型の素子が得られる。ただし、この場合のｎ−ドリフト層１４の不純物濃度や厚みは、ＰＴ型として適切な値に調整される。
【００３２】
次いで、図７に示すように、ｎ−ドリフト層１４の表面領域側に、ＭＯＳゲート構造等が周知のプロセスにより形成される。この後、基板９の裏面側から研削やエッチング等が施され、ｎ＋コレクタ短絡領域１３が裏面に露出されると同時に、所定の厚みのｐ−低濃度コレクタ層１１が形成される。
【００３３】
この時、上記所定の厚みは、基板裏面の研削やエッチングのばらつき量から決定される。ｐ−低濃度コレクタ層１１は不純物濃度は低いものの、厚みが増してくるとコレクタ層としてのトランスペアレント性に影響を与えるようになってくる。従って、できるだけ厚みの薄い方が望ましいが、基板裏面の研削やエッチングのばらつきにより、ｐ＋高濃度コレクタ層１２の一部まで除去されてしまうと、素子の電気的特性が大幅に変化してしまう。このようなことの無いように、例えば基板裏面の研削やエッチングのばらつき量を±５μｍとすると、ｐ−低濃度コレクタ層１１の所定の厚みは５μｍ程度に設定される。
【００３４】
また、基板９自体がｐ−低濃度コレクタ層１１に相当するｐ型の不純物濃度を有している場合には、上記所定の厚みの一部或いは全部が基板９の残存部分で構成されていてもよい。
【００３５】
最後に、ｐ−低濃度コレクタ層１１及びｎ＋コレクタ短絡領域１３にコレクタ電極３１が形成され、図１のＦＷＤ一体型ＩＧＢＴが完成される。
【００３６】
上記構成のＩＧＢＴによれば、ｎ＋コレクタ短絡領域１３の形成によりＦＷＤとの一体化が図られている。また、基板裏面研削量がばらついても、ｐ＋高濃度コレクタ層１２の厚みが変化することはなく、ｐ−低濃度コレクタ層１１の厚みがばらつくだけである。そのため、正孔の注入量のばらつきも小さい。さらに、基板を薄くした後にイオン注入を行う工程が無く、製造プロセスが極めて容易となる。
【００３７】
ここで、コレクタ電極３１がｐ−低濃度コレクタ層１１及びｎ＋コレクタ短絡領域１３に対して、ショットキ接合とならずにオーミック接合を形成することにより、上記構成のＦＷＤ一体型ＩＧＢＴが実施可能となる。この条件を満たす電極材料は種々知られているが、その一つとしてアルミニウムがある。
【００３８】
例えばアルミニウムの場合では、非特許文献１等に開示されているように、不純物濃度の低い側で、１．５×１０１６ｃｍ−３のｐ型シリコンに対してはオーミック接合を形成し、１．０×１０１９ｃｍ−３のｎ型シリコンに対しては、非オーミック接合とはならないことが知られている。従って、オーミック接合の観点から、ｐ−低濃度コレクタ層１１の不純物濃度は、１．５×１０１６ｃｍ−３以上であることが望ましく、ｎ＋コレクタ短絡領域１３の底部露出面での不純物濃度は、１．０×１０１９ｃｍ−３より高いことが望ましい。また、このために、ｎ＋コレクタ短絡領域１３の拡散深さはかなり大きな値としている。
【００３９】
【非特許文献１】コロナ社、パワーデバイス・パワーＩＣハンドブック、２４頁、表２．１
【００４０】
さらに、コレクタ電極３１は、通常、異種金属による多層構造で形成される。そのため、アルミニウムを用いたコレクタ電極３１では、ｐ−低濃度コレクタ層１１及びｎ＋コレクタ短絡領域１３に直接接触する金属層にアルミニウムを含んでいることが必要で、この層は純アルミニウム又はアルミニウムシリコン合金であることが望ましい。また、このアルミニウムを含む金属層を形成した後に、例えば４００℃程度の熱処理を施して、よりオーミック性を向上させることもできる。
【実施例２】
【００４１】
次に、本発明の第２の実施例について説明する。図１０乃至図１２は、本発明の第２の実施例に係る半導体装置の製造方法を示すものである。まず、図１０に示すように、基板９を用意し、その表面に例えば２μｍの厚みの酸化膜２３が形成される。そして、この酸化膜２３に形成された開口部に燐が導入され、ｎ＋高濃度領域４３が形成される。
【００４２】
次いで、図１１に示すように、酸化膜２３の除去後、基板９の表面にエピタキシャル成長によりｐ−低濃度コレクタ層１１が形成され、その後、１２５０℃で１２時間程度の熱処理が行われる。その結果、ｎ＋高濃度領域４３の不純物がｐ−低濃度コレクタ層１１に拡散され、ｎ＋コレクタ短絡領域１３が形成される。ここで、実施例１と同様に、ｐ−低濃度コレクタ層１１の表面に薄い酸化膜を形成してから高温長時間の熱処理を行うようにしてもよい。この後、実施例１の図５乃至図７と同様のプロセスを経て、図１２に示すＦＷＤ一体型ＩＧＢＴが完成される。
【００４３】
実施例２では、実施例１に対して、ｎ＋コレクタ短絡領域１３の形状が異なり、その結果、ｐ−低濃度コレクタ層１１の領域がウェハ裏面に近づくにつれて小さくなっている。そのため、基板裏面の研削やエッチングの量がばらついても、ｐ−低濃度コレクタ層１１の領域の変化量は僅かであり、実施例１よりもさらに電気的特性のそろった素子が得られる。
【実施例３】
【００４４】
続いて、本発明の第３の実施例について説明する。図１３乃至図１６は、本発明の第３の実施例に係る半導体装置の製造方法を示すものである。まず、図１３に示すように、基板９を用意し、エピタキシャル成長により第１のｐ−低濃度コレクタ層４１が形成される。この場合、実施例１と同様に、拡散等によっても第１のｐ−低濃度コレクタ層４１を形成することは可能であるが、一定の濃度の第１のｐ−低濃度コレクタ層４１を形成するためには、エピタキシャル成長法の利用が望ましい。また、基板９自体が第１のｐ−低濃度コレクタ層４１に相当するｐ型の不純物濃度を有している場合には、上記工程が省略可能であることも実施例１と同様である。
【００４５】
次に、図１４に示すように、第１のｐ−低濃度コレクタ層４１の表面に例えば２μｍの厚みの酸化膜２３が形成される。そして、この酸化膜２３に形成された開口部に燐が導入され、ｎ＋高濃度領域４３が形成される。
【００４６】
次いで、図１５に示すように、酸化膜２３の除去後、第１のｐ−低濃度コレクタ層４１の上にエピタキシャル成長により第２のｐ−低濃度コレクタ層４２が形成され、その後、１２５０℃で３時間程度の熱処理が行われる。その結果、ｎ＋高濃度領域４３の不純物が第２のｐ−低濃度コレクタ層４２に拡散されると同時に第１のｐ−低濃度コレクタ層４１にも拡散され、ｎ＋コレクタ短絡領域１３が形成される。ここでも、実施例１と同様に、第２のｐ−低濃度コレクタ層４２の表面に薄い酸化膜を形成してから高温の熱処理を行うようにしてもよい。この後、実施例１の図５乃至図７と同様のプロセスを経て、図１６に示すＦＷＤ一体型ＩＧＢＴが完成される。
【００４７】
実施例３では、ｎ＋コレクタ短絡領域１３の形成が、第１のｐ−低濃度コレクタ層４１と第２のｐ−低濃度コレクタ層４２の界面からの上下両方向の拡散によって行われる。そのため、ｎ＋コレクタ短絡領域１３を形成するための熱処理時間が、実施例１及び実施例２の場合と比較して大幅に短縮される。また、ｎ＋コレクタ短絡領域１３の横方向拡散の量も抑制されるので、ｎ＋コレクタ短絡領域１３の微細化が可能となる。
【００４８】
さらに、図１５の工程で写真工程を追加して、スーパージャンクション構造の作製法のように拡散及びエピタキシャル成長を繰り返せば、図１７に示すように、深さ方向に対して横方向への拡散量の極めて少ないｎ＋コレクタ短絡領域１３を形成することも可能である。
【実施例４】
【００４９】
次に、本発明の第４の実施例について説明する。図１８は、本発明の第４の実施例に係るＦＷＤ一体型ＩＧＢＴの構成を示している。図１の第１の実施例に対して、ｐ＋高濃度コレクタ層１２の上に、ｎ−ドリフト層１４よりも不純物濃度の高いｎバッファ層１７を備えている。
【００５０】
このような構成とすることにより、ＩＧＢＴとしてはパンチスルー（ＰＴ）型となるために、性能が向上する。これは、ＮＰＴ−ＩＧＢＴではｐベース領域１５から伸びた空乏層がｐ＋高濃度コレクタ層１２に届かないように、ｎ−ドリフト層１４を十分な厚みにする必要があるのに対して、ＰＴ−ＩＧＢＴではｎバッファ層１７があるために、ｎ−ドリフト層１４を必要最低限の厚みにすればよいからである。
【００５１】
一方、上記構成では、ｎ−ドリフト層１４より高不純物濃度のｎバッファ層１７があるために、このままではｐ＋高濃度コレクタ層１２の上を横方向に流れる電流による電圧降下が小さくなる。従って、ｐ＋高濃度コレクタ層１２の横方向の大きさを、図２８に示した電気的特性における負性抵抗領域が大きくならないように設定しておく必要がある。
【００５２】
また、図１９は、上記第４の実施例の他の例を示すものである。ｎバッファ層１７がｐ＋高濃度コレクタ層１２及びｎ＋コレクタ短絡領域１３の上に形成された後、ｎ−ドリフト層１４やＭＯＳゲート構造等を形成するための熱処理によって、ｎ＋コレクタ短絡領域１３がｎバッファ層１７を追い越してｎ−ドリフト層１４側に拡散された場合に相当する。
【実施例５】
【００５３】
続いて、本発明の第５の実施例について説明する。図２０は、本発明の第５の実施例に係るＦＷＤ一体型ＩＧＢＴの構成を示している。図１の第１の実施例に対して、ｐベース領域１５の略底部の位置に、ｎ−ドリフト層１４よりも不純物濃度が高いｎ埋め込み層１８が形成されている。
【００５４】
このような構成とすることにより、ｐ＋高濃度コレクタ層１２からｎ−ドリフト層１４に注入された正孔が、ｎ埋め込み層１８より下のｎ−ドリフト層１４の内部に蓄積される効果が高まり、伝導度変調が促進されてＩＧＢＴのオン電圧が小さくなる。特に、ｎ−ドリフト層１４の厚みが大きくなるＮＰＴ型で有効である。
【００５５】
しかしながら、ｎ−ドリフト層１４の表面からの拡散でｐベース領域１５より深い位置まで高濃度化させる従来方法では、耐圧の低下が著しく、また、ｐベース領域１５との二重拡散の条件を出すのが難しいという問題があった。
【００５６】
従って、本発明では、ｎ−ドリフト層１４のエピタキシャル成長時に、同じくエピタキシャル成長でより不純物濃度の高いｎ埋め込み層１８が形成され、さらにその上に、残りのｎ−ドリフト層１４が形成されるという構成となっている。
【００５７】
以上、プレーナゲート型を例にとって説明したが、本発明は、上記実施形態にのみ限定されるものではなく、トレンチゲート型についても同等の効果が得られることは明らかである。また、本発明のＦＷＤ一体型ＩＧＢＴにおいて、ＦＷＤとしてのリカバリー特性を調整するために、重金属拡散や粒子線照射等のライフタイムコントロールを施してもよい。さらに、本発明のＦＷＤ一体型ＩＧＢＴを、ＦＷＤ動作させることなくいわゆるコレクタショート型ＩＧＢＴとして使用してもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施例に係る半導体装置の断面図である。
【図２】図１に示した半導体装置の製造工程を示す断面図である。
【図３】図２に続く製造工程を示す断面図である。
【図４】図３に続く製造工程を示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】図６に続く製造工程を示す断面図である。
【図８】図３に続く製造工程を示す他の断面図である。
【図９】図５に続く製造工程を示す他の断面図である。
【図１０】本発明の第２の実施例に係る半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く製造工程を示す断面図である。
【図１２】図１１に続く製造工程を示す断面図である。
【図１３】本発明の第３の実施例に係る半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く製造工程を示す断面図である。
【図１５】図１４に続く製造工程を示す断面図である。
【図１６】図１５に続く製造工程を示す断面図である。
【図１７】図１４に続く製造工程を示す他の断面図である。
【図１８】本発明の第４の実施例に係る半導体装置の断面図である。
【図１９】本発明の第４の実施例に係る半導体装置の他の断面図である。
【図２０】本発明の第５の実施例に係る半導体装置の断面図である。
【図２１】従来構造の半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く製造工程を示す断面図である。
【図２３】図２２に続く製造工程を示す断面図である。
【図２４】図２１に続く製造工程を示す他の断面図である。
【図２５】別の従来構造の半導体装置の製造方法を示す断面図である。
【図２６】図２５に続く製造工程を示す断面図である。
【図２７】さらに別の従来構造の半導体装置の断面図である。
【図２８】出力特性における負性抵抗領域を模式的に示す図である。
【符号の説明】
【００５９】
９、１０９、２０９  基板
１１、３１１  低濃度コレクタ層
１２、３１２  高濃度コレクタ層
１３、１１３  コレクタ短絡領域
１４、１１４、２１４、３１４  ドリフト層
１５、１１５、２１５、３１５  ベース領域
１６、１１６、２１６、３１６  エミッタ領域
１７、２１７、３１７  バッファ層
１８  埋め込み層
２１、１２１、２２１、３２１  ゲート絶縁膜
２２、１２２、２２２、３２２  層間絶縁膜
２３  酸化膜
３１、１３１、２３１、３３１  コレクタ電極
３２、１３２、２３２、３３２  ゲート電極
３３、１３３、２３３、３３３  エミッタ電極
４１  第１の低濃度コレクタ層
４２  第２の低濃度コレクタ層
４３  高濃度領域
１１２、２１２  コレクタ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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