(57)【特許請求の範囲】
【請求項１】
電圧供給ラインと接地との間に直列に接続されたＭＯＳ（金属酸化物半導体）選択トランジスタおよびＭＯＳメモリ・トランジスタを備え、前記選択トランジスタのゲート、前記メモリ・トランジスタのゲート、および前記電圧供給ラインに電圧を加えるプログラミング手段をさらに備え、前記加えられた電圧が、前記メモリ・トランジスタを強制的にスナップバック・モードに入れ、結果として前記メモリ・トランジスタのドレイン接合を熱的に損傷させる電流を生じさせ、
前記プログラミング手段が、最初に所定の電圧を前記メモリ・トランジスタの前記ゲートに加え、それから、前記メモリ・トランジスタの前記ゲートに加えられた前記所定の電圧を、前記メモリ・トランジスタが前記スナップバック・モードに入るまで減少させていく、ワンタイム・プログラマブル・メモリ・デバイス。
【請求項２】
前記ＭＯＳトランジスタが、ＮＭＯＳ（Ｎチャネル金属酸化物半導体）トランジスタである、請求項１に記載のワンタイム・プログラマブル・メモリ・デバイス。
【請求項３】
前記プログラミング手段が、通常の動作電圧よりも高いプログラミング電圧を、前記電圧供給ラインに加える、請求項１または２に記載のワンタイム・プログラマブル・メモリ・デバイス。
【請求項４】
前記選択トランジスタがオンになるように前記選択トランジスタの前記ゲートに高電圧を加え、前記メモリ・トランジスタがオフになるように前記メモリ・トランジスタの前記ゲートに低電圧を加え、前記電圧供給ラインに読出し電圧を加え、前記加えられた電圧で生じる前記トランジスタを流れる電流を検出し、前記検出された電流を所定の電流値と比較し、そして、前記検出された電流が前記所定の電流値を超えたことが決定された場合には、前記メモリ・トランジスタにプログラムが書き込まれているという表示を与える読出し手段をさらに備える、請求項１から３の一項に記載のワンタイム・プログラマブル・メモリ・デバイス。
【請求項５】
複数のメモリ・セルを備え、前記メモリ・セルの各々が、前記電圧供給ラインと接地との間に直列に接続されたそれぞれの選択トランジスタおよびそれぞれのメモリ・トランジスタを含み、前記プログラミング手段が、前記メモリ・トランジスタのうちのいずれか選ばれた１つを強制的にスナップバック・モードに入れ、結果としてそれぞれのメモリ・トランジスタのドレイン接合を熱的に損傷させる電流を生じさせる電圧を、前記メモリ・セルに加えるのに適している、請求項１から４の一項に記載のワンタイム・プログラマブル・メモリ・デバイス。
【請求項６】
請求項１から５の一項に記載のワンタイム・プログラマブル・メモリ・デバイスを備えるＣＭＯＳ回路。
【請求項７】
ワンタイム・プログラマブル・メモリにプログラムを書き込む方法であって、前記メモリは電圧供給ラインと接地との間に直列に接続されたＭＯＳ（金属酸化物半導体）選択トランジスタおよびＭＯＳメモリ・トランジスタを備えるものであり、前記選択トランジスタのゲート、前記メモリ・トランジスタのゲート、および前記電圧供給ラインに電圧を加えることを備え、前記加えられた電圧が、前記メモリ・トランジスタを強制的にスナップバック・モードに入れ、結果として前記メモリ・トランジスタのドレイン接合を熱的に損傷させる電流を生じさせ、
前記選択トランジスタの前記ゲート、前記メモリ・トランジスタの前記ゲート、および前記電圧供給ラインに電圧を加えることは、最初に所定の電圧を前記メモリ・トランジスタの前記ゲートに加え、それから、前記メモリ・トランジスタの前記ゲートに加えられた前記所定の電圧を、前記メモリ・トランジスタが前記スナップバック・モードに入るまで減少させていくことを有する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はワンタイム・プログラマブル（ＯＴＰ）メモリ・デバイスおよびワンタイム・プログラマブル・メモリ・デバイスにプログラムを書き込む方法に関する。
【背景技術】
【０００２】
ＯＴＰメモリは、たとえ電源がオフになっても情報を保存する不揮発性記憶要素を構成する。従来のＯＴＰメモリは、従来のＣＭＯＳ（相補型金属酸化物半導体）技術で使用される構造と異なった構造を有している。その結果、従来のＯＴＰメモリは、ＣＭＯＳ回路と一体化するとき、ウェーハ製造での修正または高価な余分な処理ステップを必要とする。
【０００３】
文献US5,943,264では、標準ＣＭＯＳ技術でＯＴＰメモリ・デバイスを実現する方法が示されている。ここでは、ＮＭＯＳ（Ｎチャネル金属酸化物半導体）トランジスタがＰＮ接合と直列に接続され、このＰＮ接合がメモリとして機能する。このメモリは、ＰＮ接合を融合させることで、プログラムを書き込まれる。このために、トランジスタは、いわゆるスナップバック・モードにされる。このモードは、ドレイン−ソース電圧が固有の絶縁破壊電圧に達したときに実現される。スナップバック・モードでは、トランジスタの電流利得は非常に高く、かつその直列抵抗は非常に低い。それによって、トランジスタは、たとえトランジスタがかなり小さい場合でも、ＰＮ接合を融合させるのに適した高電流を供給することができる。しかし、この方法には、トランジスタ自体がスナップバック・モードで損傷を受けるかもしれないという不都合がある。したがって、トランジスタの破壊を防ぐために、追加のプログラミング電流制限手段を設けることが提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ワンタイム・プログラマブル・メモリにプログラムを書き込むための、特に簡単で信頼性の高い選択肢を提供することである。
【課題を解決するための手段】
【０００５】
この目的は、本発明に従って、電圧供給ラインと接地との間に直列に接続されたＭＯＳ選択トランジスタおよびＭＯＳメモリ・トランジスタを備えるＯＴＰメモリ・デバイスを用いて達成される。本デバイスは、さらに、選択トランジスタのゲート、メモリ・トランジスタのゲート、および電圧供給ラインに所定の電圧を加えるプログラミング手段を備え、この加えられた電圧は、メモリ・トランジスタを強制的にスナップバック・モードに入れ、結果としてメモリ・トランジスタのドレイン接合を熱的に損傷させる電流を生じさせる。
【０００６】
本発明の目的は、電圧供給ラインと接地との間に直列に接続されたＭＯＳ選択トランジスタおよびＭＯＳメモリ・トランジスタを備えるＯＴＰメモリ・デバイスにプログラムを書き込む対応する方法を用いて、同等に達成される。
【０００７】
本発明は、ＭＯＳトランジスタがメモリとして使用された場合、このメモリ・トランジスタは、それ自体をスナップバック・モードの状態にすることで、プログラムを書き込むことができるという概念から生まれている。スナップバック・モードでは、トランジスタのドレイン接合が熱的に損傷される。それによって、そのプロセス技術のスナップバック保持電圧を超える電圧を加える必要なしに、ＯＴＰメモリ・デバイスにプログラムを書き込むことができる。
【０００８】
本発明の有利な点は、メモリ・トランジスタにプログラムを書き込むための電流を供給する選択トランジスタにストレスをかけることなしに、使用されるメモリ要素にプログラムを書き込むことができることである。
【０００９】
本発明は、ＣＭＯＳ技術に基づいたＯＴＰメモリの用途に低コストの選択肢を提供する。ＣＭＯＳ製造プロセスを変えることは必要でない。
【００１０】
本発明の好ましい実施形態は、添付の特許請求の範囲から明らかになる。
【００１１】
有利なことには、メモリ・トランジスタのゲートに最初に加えられた電圧を減少させていくことによって、メモリ・トランジスタは、強制的にスナップバック・モードに入れられる。それによって、ドレイン融合機構の効果が増し、このために、選択トランジスタの必要な大きさが制限される。
【００１２】
使用されるメモリ・トランジスタは、必要なプログラミング電流を小さくしておくために、むしろ小さくあるべきであるが、一方で、選択トランジスタは、必要なプログラミング電流をメモリ・トランジスタに供給することができるほど大きくなければならない。必要なプログラミング電流は約１０ｍＡであるかもしれないが、使用される技術で変化する。選択トランジスタの必要な大きさのために、本発明は、少数のビットだけを格納する必要がある用途に特に適している。
【００１３】
本メモリ・デバイスは、好ましいことには、メモリ・デバイスの十分な信頼性を保証する様々な要求条件を満たす。そのような要求条件には、ＥＳＤ（静電放電）耐性、ラッチアップ耐性、最小限の復号器および選択トランジスタ劣化、未プログラム・セルのデータ保持およびプログラム済みセルのデータ保持が含まれる。
【００１４】
デバイスに電源が接続されていないとき、通常そのデバイスの取り扱い中に起こるＥＳＤストレスで、特殊な保護が施されていない場合、メモリ・トランジスタのドレインが溶けるかも知れない。したがって、本発明の好ましい実施形態では、ＲＣユニットがメモリ・デバイスに実現される。このユニットのＲＣ時定数によって、メモリ・デバイスの電源が投入されているときでも、選択トランジスタのゲートに加えられた電圧およびメモリ・トランジスタのゲートに加えられた電圧は、ＥＳＤ事象の通常の継続時間を超える時間にわたって低いことが保証される。すなわち、メモリ・デバイスの電源を投入した後の、例えば１０ｍｓのタイマー期間で、これらのトランジスタのゲートは接地されたままになっている。これによって、ＥＳＤ事象中にプログラミング手段のプログラミング・パッドで生じる高電圧は、メモリ・トランジスタに達しないことが保証される。このように、本発明の提案された実施形態は、ＥＳＤストレスに対して有効な保護を実現する。
【００１５】
対照的に、ラッチアップは、デバイスの電源が投入されている通常の動作中に起こる可能性がある。具体的には、外部過電圧パルスがＯＴＰメモリ・デバイスのプログラミング・モードを活動化するという危険がある。したがって、通常動作中にプログラミング電流経路を積極的にオフに切り換える機構が設けられるべきである。本発明の好ましい実施形態では、そのような機構は、プログラミング・モードを活動化させる十分に複雑な設定手順によって与えられる。これによって、単一の外部過電圧パルスではプログラミング・モードが活動化されないことが、十分に高い確率で保証される。
【００１６】
本発明の同様に好ましい実施形態では、セルの大きさを適度に小さくしておくために、通常の動作電圧レベルより上のプログラミング電圧レベルが使用される。高電圧レベルは、キャリアの加熱の増加によってメモリ・デバイスの劣化の原因になる可能性がある。例えば、トランジスタでの強いピンチオフ条件で、ホット・キャリア効果が起こる。そして今度は、このピンチオフ条件は、トランジスタの高ドレイン電圧および中位のゲート電圧から低いゲート電圧の間で起こる。したがって、メモリ回路の過度の劣化が提案された高いプログラミング電圧のために起こることはないことが保証されなければならない。しかし、劣化の原因となるホット・キャリア条件は、メモリ・トランジスタのゲートに加えられた電圧を減少させていくことを含む提案されたプログラミング・サイクルで、効果的に回避される。
【００１７】
さらに、未プログラム・メモリ・トランジスタのデータ保持を保証するために、メモリ・トランジスタは、通常の供給電圧、例えばメモリ読出しのために加えられる電圧に、損傷を受けることなく耐えることができるように、設計されるべきである。
【００１８】
メモリ・トランジスタのプログラミングによって、結果としてトランジスタに漏れが生じ、この漏れは、後の読出しで漏れ電流の形で検出することができる。読出しで保証されるべきであることは、検出された漏れが、本当に、ドレインをソース拡散と接続する損傷をもたらすハードなドレイン融合によって生じており、次第に減少する可能性があるＥＳＤで生じたソフトなドレイン接合損傷だけによっていないことである。ハードなドレイン接合融合に起因する漏れ電流はｍＡの範囲にあるが、ソフトな損傷に起因するものはμＡの範囲にあるので、読出しのために適切な電流検出制限を設定することで、これらを容易に区別することができる。
【００１９】
本発明は、特に、ＣＭＯＳ技術で設計され、かつ低ビット・メモリを必要とするどんな製品でも、例えば、いくつかの発振器周波数の調整にＯＴＰメモリを使用する、例えば腕時計用ＩＣ、電圧レベルの調整にＯＴＰメモリを使用するディスプレイ・ドライバ・チップ、その他で使用するのに適している。
【００２０】
本発明の他の目的および特徴は、添付図面に関連して考察される以下の詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００２１】
図１は、本発明に従ったＣＭＯＳメモリ・デバイスの部分を形成するＯＴＰメモリ・セルを示す。メモリ・セルは、選択トランジスタＴ１およびメモリ・トランジスタＴ２を備える。両方のトランジスタＴ１,Ｔ２は、ＮＭＯＳトランジスタである。選択トランジスタＴ１のドレインはビット・ラインＢＬに接続され、選択トランジスタＴ１のゲートは、電圧Ｖｓｅｌを供給する電圧供給（図示しない）に接続されている。選択トランジスタＴ１のソースは、メモリ・トランジスタＴ２のドレインに接続され、一方で、メモリ・トランジスタＴ２のソースは接地Ｇｎｄに接続されている。メモリ・トランジスタＴ１のゲートは、電圧Ｖｃｔｒｌを供給する電圧供給（図示しない）に接続されている。
【００２２】
メモリ・セルの未プログラム状態では、メモリ・トランジスタＴ２のドレイン接合は完全な状態のままであるが、一方で、メモリ・セルのプログラム済み状態では、メモリ・トランジスタＴ２のドレイン接合は熱的に損傷されている。
【００２３】
メモリ・セルにプログラムを書き込む場合、選択トランジスタＴ１のゲートおよびメモリ・トランジスタＴ２のゲートにそれぞれ加えられる電圧ＶｓｅｌおよびＶｃｔｒｌは、プログラミング手段（図示しない）によって、プログラムを書き込むために予め決められた電圧レベルに設定される。したがって、トランジスタＴ１,Ｔ２はオンに切り換わる。さらに、所定のプログラミング電圧Ｖｐｒｏｇが、プログラミング手段によって、ビット・ラインＢＬに加えられる。プログラミング電圧Ｖｐｒｏｇは、使用されたＣＭＯＳ技術の許容最大動作電圧を超えるが、使用されたＣＭＯＳ技術のスナップバック電圧より下のレベルに設定される。
【００２４】
印加電圧Ｖｓｅｌ,ＶｃｔｒｌおよびＶｐｒｏｇの結果として、電流がメモリ・セルを通して、すなわちビット・ラインＢＬから選択トランジスタＴ１およびメモリ・トランジスタＴ２を介して接地Ｇｎｄに流れる。トランジスタＴ１,Ｔ２は、ビット・ラインＢＬに加えられる電圧Ｖｐｒｏｇの大部分がメモリ・トランジスタＴ２に加わるような寸法に作られる。選択トランジスタＴ１は、この時点でメモリ・トランジスタＴ２のドレイン接合を熱的に損傷させるのに十分な電流を、メモリ・トランジスタＴ２に供給できるほど十分に強い必要はない。
【００２５】
メモリ・トランジスタＴ２のドレイン接合が確実に熱的に損傷されるようにするために、メモリ・トランジスタＴ２のゲートに加えられた電圧Ｖｃｔｒｌは、今、プログラム手段によって減少されていく。これによって、メモリ・トランジスタＴ２は、たとえドレイン−ソース電圧がスナップバック電圧より下であっても、強制的に強いピンチオフに、そして最終的にはスナップバック・モードに入れられる。
【００２６】
説明のために、図２は、ＮＭＯＳトランジスタのドレイン−ソース電圧ＶＤにわたってのドレイン電流ＩＤを示す。第１の曲線１は、トランジスタのゲートが接地されている場合のトランジスタの挙動を示す。トランジスタは電圧Ｖｓｂで切り換わって逆戻りし、すなわちスナップバックし、そしてより低いスナップバック保持電圧Ｖｓｂｈで高電流モードに入る。トランジスタのゲートがオンになったとき、トランジスタは、最初にスナップバック電圧Ｖｓｂに達する必要なく、直接スナップバック保持電圧Ｖｓｂｈで高電流モードに進む。これを、図２で第２の曲線により示す。これによって、電力損失はトランジスタのドレイン接合にさらに集中し、このことが有効なドレイン接合融合機構を実現する。
【００２７】
メモリ・トランジスタＴ２のゲートに加えられる電圧Ｖｃｔｒｌを減少していくことで、ドレイン融合機構の効果がさらに高くなる。
【００２８】
メモリ・トランジスタＴ２のその後の読出しは、メモリ・セルの漏れ電流を感知する読出し手段（図示しない）によって行われる。
【００２９】
このために、読出し手段は、動作電圧Ｖｏｐをビット・ラインＢＬに加える。さらに、選択トランジスタＴ１に加えられる電圧Ｖｓｅｌはハイに設定されるが、一方で、メモリ・トランジスタＴ２のゲートに加えられる電圧Ｖｃｔｒｌはローに設定される。すなわち、選択トランジスタＴ１は、読出しのために予め決められたゲート電圧でオンになるが、一方で、メモリ・トランジスタＴ２はオンされない。
【００３０】
メモリ・セルにプログラムが書き込まれていない場合には、基本的にはセルを電流が流れない。というのは、メモリ・トランジスタＴ２は完全な状態のままであり、オフになっているからである。セルにプログラムが書き込まれている場合、対照的に、たとえメモリ・トランジスタＴ２がオフになっても電流はセルを流れる。というのは、メモリ・トランジスタＴ２の融合されたドレイン接合によって漏れ電流が通過することができるからである。
【００３１】
読出し手段の感知回路で検出される電流の流量は、セルをプログラム済みであるとみなすか否かを決定する基準として使用することができる。検出電流が所定の検出レベルより下であるセルは、プログラム済みでないとみなされるが、検出電流が所定の検出レベルより上にあるセルは、プログラム済みであるとみなされる。
【００３２】
実験によって、追加のゲート酸化物絶縁の破壊なしに、９０％の確実性レベルでドレイン融合が起こることが明らかになった。しかし、たとえプログラム済みメモリ・トランジスタのゲート酸化物が破壊された場合でも、このセルは、やはり漏れ電流を可能にし、プログラム済みとみなされる。したがって、提案されたメモリは、プログラム済みセルでのゲート酸化膜絶縁破壊に敏感でない。
【００３３】
図１を参照して説明したメモリ・セルに対応する複数のメモリ・セルは、メモリ・セルのアレイに組み合わせることができる。メモリ・セル領域は、選択トランジスタおよびそれの保護リングの大きさが支配的である。そのような保護リングは、メモリ・セルの十分なＥＳＤ耐性を保証するために必要である。選択トランジスタに要求されるスペースは、約２０μｍ×８．２μｍ＝１６４μｍ２であるとみなすことができ、またメモリ・トランジスタに要求されるスペースは、約８μｍ×８μｍ＝６４μｍ２であるとみなすことができ、結果として、推定されるセルの大きさは約２２０μｍ２となる。したがって、３２ビット・メモリ・セル・アレイは、７０４０μｍ２、すなわち例えば７０μｍ×１００μｍの面積を必要とするかもしれない。異なるセルのプログラミングおよび読出しを処理するマルチプレクサ回路に必要な面積を、この面積に加えなければならない。
【００３４】
留意されるべきことであるが、示された実施形態は、様々に変化し得る本発明のただ選ばれた実施形態を構成するに過ぎない。特に、メモリ・セルを望ましくないプログラミングから保護する適切な保護機構を設けることができる。
【図面の簡単な説明】
【００３５】
【図１】本発明に従ったメモリ・デバイスのメモリ・セルを模式的に示す図である。
【図２】ＮＭＯＳトランジスタのスナップバック・モードを示す図である。
【図１】
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【図２】
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