(57)【特許請求の範囲】
【請求項１】
半導体基板（１）の上に第１導電型のエピタキシャル層（２）が形成されるとともに、該エピタキシャル層（２）の表層部に第２導電型の不純物拡散領域（６）が形成され、このエピタキシャル層（２）と前記不純物拡散領域（６）による内蔵ダイオードの電流経路が形成される半導体装置を用いた半導体装置の駆動方法であって、
前記半導体装置は、前記エピタキシャル層（２）の表層部にホール注入用不純物拡散領域（２１，２２）と低電圧側不純物拡散領域（３１，３２）が設けられてなり、
前記半導体装置の前記エピタキシャル層（２）と前記不純物拡散領域（６）との間のｐｎ接合が順方向の導通状態から逆方向の阻止状態に切り換わった時に、前記エピタキシャル層（２）と前記不純物拡散領域（６）による内蔵ダイオードの逆回復過程の途中において前記ホール注入用不純物拡散領域（２１，２２）と低電圧側不純物拡散領域（３１，３２）との間に電圧を印加することによりエピタキシャル層（２）のｐｎ接合部にホールを供給することを特徴とする半導体装置の駆動方法。
【請求項２】
前記エピタキシャル層（２）のｐｎ接合部にホールを供給する時間を１μｓ以上とする請求項１に記載の半導体装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置の駆動方法に係り、詳しくは、例えば自動車用インバータやモータ制御回路でのスイッチング素子として使用される低耐圧パワーＭＯＳ、より具体的には耐圧が約１００ボルト程度の低耐圧パワーＭＯＳに適用すると好適なものである。
【０００２】
【従来の技術】
図１３は、およそ耐圧が５００ボルト以上の、いわゆる高耐圧パワーＭＯＳの逆回復時間を短縮する技術を説明するための構成例である。素子のスイッチング損失を減らすために電子線やＨｅ線を素子全体に照射、あるいは金（Ａｕ）などの重金属を拡散させて結晶欠陥を作り、ｎ- エピ層に溜まるホールのライフタイムを制御してホール濃度を減らすことで内蔵ダイオードの逆回復時間（ｔrr）や逆方向ピーク電流（Ｉpk）を小さくしている。
【０００３】
このように結晶欠陥を導入して少数キャリアのライフタイム制御ができるのは、もともと高耐圧パワーデバイスのｎ- エピ厚が５０μｍ以上と厚く、注入されたホールが十分蓄積できる構造が前提になっている。つまり、高耐圧パワーデバイスは、豊富なホールを放射線照射などで最適な濃度にまで下げられるというエピ構造上のマージン（設計余裕）がある。
【０００４】
しかし、耐圧が１００ボルト程度の低耐圧パワーＭＯＳはエピ厚がおよそ１０μｍ以下と薄いため、高耐圧ＭＯＳと異なり注入したホールは殆ど溜まらない。このため、ライフタイム制御をしなくても逆回復時間（ｔrr）は短く、逆方向ピーク電流（Ｉpk）も小さい。しかし、その反面、逆回復時の電流・電圧波形が激しく振動し、ラジオノイズ源となって回路誤動作や素子破壊を引き起こすという問題がある。
【０００５】
こうした低耐圧パワーＭＯＳに顕著な逆回復時の振動現象は、残留ホールが急激に低下してダイオードの接合容量（Ｃ）が低下し外部インダクタンス（Ｌ）との共振周波数ｆが上がることが原因であり、ホール濃度をさらに減少させるための放射線照射を行っても当然、振動は収まらない。その上、ゲート酸化膜界面や酸化膜中に電荷がトラップされ易くなり、ＭＯＳの閾値Ｖthが変動したり、ダイオードの接合リーク電流が増加するという問題がある。このため、低耐圧パワーＭＯＳの内蔵ダイオードで逆回復特性が良好（振動しない、リークなし）なものはいままで実現できていなかった。
【０００６】
【発明が解決しようとする課題】
そこで、この発明の目的は、逆回復過程の電流・電圧振動現象を抑えることができる半導体装置の駆動方法を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明では、エピタキシャル層の表層部にホール注入用不純物拡散領域と低電圧側不純物拡散領域が設けられた半導体装置を用い、第１導電型のエピタキシャル層と第２導電型の不純物拡散領域との間のｐｎ接合が順方向の導通状態から逆方向の阻止状態に切り換わった時に、エピタキシャル層と不純物拡散領域による内蔵ダイオードの逆回復過程の途中においてホール注入用不純物拡散領域と低電圧側不純物拡散領域との間に電圧を印加することによりエピタキシャル層のｐｎ接合部にホールを供給するようにしている。これにより、ホール濃度が上がり、半導体装置（例えば低耐圧パワーＭＯＳ）の接合容量Ｃが増加して共振条件を崩すことで、逆回復過程の電流・電圧振動現象が抑えられる。
【０００８】
つまり、
・半導体装置の逆回復過程での電流・電圧振動現象が、外部回路のインダクタンスＬと半導体装置の接合容量Ｃの共振現象であり、接合容量Ｃを大きくすれば回路の共振条件が変わり振動が消せるという点と、
・接合容量Ｃがエピタキシャル層の残留ホール濃度によって決まる点
に着目し、ホール供給によってホール濃度を上げることで接合容量Ｃを増加して、共振条件を崩すことで逆回復過程の電流・電圧振動現象を抑えることができる。
【０００９】
このとき、請求項２に記載のように、エピタキシャル層のｐｎ接合部にホールを供給する時間を１μｓ以上とするとよい。
【００１０】
【発明の実施の形態】
（実施の形態）
以下、この発明を具体化した一実施の形態を図面に従って説明する。
【００１１】
図１は、本実施形態の半導体装置の駆動方法において駆動対象となる半導体装置の縦断面図である。この半導体装置として本例ではパワーＭＯＳに適用している。詳しくは、自動車用インバータやモータ制御回路のスイッチング素子として使用される耐圧が約１００ボルト程度の低耐圧パワーＭＯＳである。
【００１２】
図１において、ｎ+ 型シリコン基板１の上に、ｎ- エピタキシャル層２が形成されている。ｎ- エピタキシャル層２は、厚さが約１０μｍで、不純物濃度が約１×１５ｃｍ- 3 である。このｎ- エピタキシャル層２を形成したシリコンチップ３には、デバイスが作り込まれている。詳しくは、ｎ- エピタキシャル層２の上面にはゲート酸化膜４を介してポリシリコンゲート電極５が配置されている。また、ｎ- エピタキシャル層２の表層部にはチャネルｐウェル領域６が形成されるとともに、チャネルｐウェル領域６においてその表層部にはｎ+ 領域７とｐ+ 領域８が形成されている。このチャネルｐウェル領域６とｎ+ 領域７とｐ+ 領域８によりソースセルが構成され、このソースセルがｎ- エピタキシャル層２の表層部に多数形成されている。また、ポリシリコンゲート電極５はＢＰＳＧ膜９で覆われている。さらに、ｎ- エピタキシャル層２の上面にはアルミよりなるソース電極（アルミ配線）１０が形成され、同ソース電極１０はｎ+ 領域７とｐ+ 領域８に接触している。また、チップ３（基板１）の下面（裏面）にはドレイン電極１１が形成されている。
【００１３】
なお、ｎ- エピタキシャル層２の上面の所定領域にはＬＯＣＯＳ酸化膜（図示略）が形成されている。
本パワーＭＯＳの製造の際には、通常のデバイス工程、即ち、ＬＯＣＯＳ酸化を行った後、ポリシリコンゲート電極５を形成し、チャネルｐウェル、ｐ+ ，ｎ+ の各領域６，７，８となるイオン種を順次、注入するとともに拡散を行い、その後に、配線工程（ＢＰＳＧデポ、コンタクト、アルミ配線の形成）を経ることによりデバイスが作られる。
【００１４】
このように、半導体基板としてのｎ+ 型シリコン基板１の上にｎ- エピタキシャル層（第１導電型のエピタキシャル層）２が形成されるとともに、ｎ- エピタキシャル層２の表層部にチャネルｐウェル領域（第２導電型の不純物拡散領域）６が形成され、このｎ- エピタキシャル層２とチャネルｐウェル領域６による内蔵ダイオードの電流経路が形成される半導体装置となっている。
【００１５】
ここで、従来のパワーＭＯＳであれば、チップ全体にチャネルｐウェル領域６、ｐ+ ，ｎ+ 領域７，８からなるソースセルをストライプ構造あるいはメッシュ構造で均等に配置するが、本実施形態では次のようにしている。横方向の３つのソースセルを挟んで左右にインジェクタ部２０とインジェクタグランド部３０を配置している。詳しくは、図１においては左側にインジェクタ部２０を、右側にインジェクタグランド部３０を形成している。インジェクタ部２０は、ｎ- エピタキシャル層２の表層部に形成したｐウェル領域２１と、その表層部に形成したｐ+ 領域２２で構成されている。また、インジェクタグランド部３０は、ｎ- エピタキシャル層２の表層部に形成したｎ+ 領域３１と、その周囲に形成したｐウェル領域３２で構成されている。さらに、アルミ配線２３とアルミ配線３３との間には外部電源（インジェクタ電源）４０が接続され、ｐウェル領域２１とｐ+ 領域２２に正の電圧を、ｎ+ 領域３１とｐウェル領域３２に負の電圧を印加できるようにしている。つまり、ｐウェル領域２１とｐ+ 領域２２でホールを注入するためのインジェクタ部２０を構成し、ｎ+ 領域３１とｐウェル領域３２でグランド電位とするためのインジェクタグランド部３０を構成し、インジェクタ部２０をインジェクタグランド部３０に対して正（＋）にバイアスするための外部電源４０を接続している。これにより、ｎ- エピタキシャル層２とチャネルｐウェル領域６との間のｐｎ接合が順方向の導通状態から逆方向の阻止状態に切り換わった時に、所定時間だけインジェクタ部２０とインジェクタグランド部３０との間に電圧を印加して図１のごとくｎ- エピタキシャル層２でのチャネルｐウェル領域６の下にホール電流を流してｎ- エピタキシャル層２のｐｎ接合部（チャネルｐウェル領域６との界面）にホールを供給することができるようになっている。
【００１６】
今、このパワーＭＯＳがフライホイールダイオードとして動作する場合を考える。
外部負荷のインダクタンスＬに蓄えられた電流（エネルギー）をダイオードの順方向動作で流している状態（ドレイン・ソース間に負のドレイン電圧が印加された状態）から、ドレイン・ソース間に正のドレイン電圧が印加された場合、ｎ- エピタキシャル層２に注入されたホールは電界によってｎ- エピタキシャル層２からチャネルｐウェル領域６側に排出される。ここで、インジェクタ部２０（電極２３）からホールを注入しなければホールは即座に（約０．５μｓ）無くなり、ダイオードの接合容量Ｃは拡散容量Ｃｄ（約１×１０-4Ｆ、チップ面積＝約７ｍｍ2 ）から空乏層容量Ｃｊ（約１×１０-9Ｆ）へと急減する。すると、配線の寄生インダクタンスＬとダイオードの接合容量Ｃで決まる共振周波数ｆ＝１／（２π√ＬＣ）が急に高くなる。この共振周期Ｔ（＝１／ｆ）が逆回復時間ｔrr（主に、外部インダクタンスＬとホールの残留時間で決まる）と同程度かそれより小さくなると、逆回復過程で電圧・電流の振動現象が観測される。
【００１７】
本実施の形態では、こうならないように、逆回復過程の途中にインジェクタ部２０（電極２３）からホールを注入し、ダイオードの接合容量Ｃを維持し、逆回復時間ｔrrより十分長い共振周期Ｔを確保している。従って、ノイズ、素子破壊の要因になる電圧・電流の振動現象は完全に防止できる。
【００１８】
以上のごとく本実施形態は、回路誤動作や素子破壊の原因になるパワーＭＯＳ内蔵ダイオードの逆回復過程で生じる電流・電圧の振動現象を抑えるために、パワーＭＯＳにホール注入のための不純物拡散領域２１，２２，３１，３２を設けることで、残留ホール濃度を最適に制御して電流・電圧振動が無く、かつ、回復時間の短い理想的な逆回復特性を実現できる。
【００１９】
次に、効果確認のために行ったシミュレーションの結果について説明する。
図２にはシミュレーションで使用したモデル（回路）を示す。この図２の回路を使って、図３のように、ドレイン電圧が−２００ボルトから４０ボルトに切り換わった時から０．３μｓ後に、所定時間ｔf （例えば０．２μｓ）だけインジェクタ電圧（４０ボルト）を供給してその後、所定時間（ｔf ＝０．２μｓの時には３μｓ間）にわたりインジェクタ電圧の印加状態が継続するものとする。図４には、インジェクタ電圧の印加時間＝０の比較例と、インジェクタ電圧の印加時間ｔf ＝０．５μｓ、１μｓ、２μｓ、３μｓにおける電流の変化を示す。
【００２０】
ホールを注入すると、ホールの注入時間を長くするにつれてｎ- エピタキシャル層２のホール濃度が増加し、それにつれて接合容量Ｃも増加する。ホール注入が無い従来の場合では、残留ホールがすぐに消滅するため、接合容量Ｃは空乏層容量となり、Ｃの値は１×１０-9Ｆと小さく、外部回路の配線インダクタンスＬとの共振周波数ｆは非常に高くなり、ｆ値が約５ＭＨｚ（周期Ｔ＝約０．２μｓ）である。一方、図２において、減衰時間τは２Ｌ／Ｒ＝０．３μｓであり、従って、共振周期Ｔが減衰時間相当なため、図４の比較例で示すように、電圧・電流波形は振動している。
【００２１】
これに対し、ホールを２μｓｅｃ以上注入した場合では、ｎ- エピタキシャル層２のホール濃度は高く維持できるので（１×１０11ｃｍ- 3 以上）、接合容量Ｃは１００ｎＦ以上に保つことができる。すると、周期Ｔが１μｓ以上と減衰時間を超えるので、図４にインジェクタ電圧の印加時間ｔf ＝２μｓ、３μｓで示すように、実質振動波形は見えなくなる。このように、ホールを最適な時間注入してやれば、ダイオードの逆回復波形を任意に制御して、所望の波形を得ることができる。
【００２２】
このように、本実施の形態は下記の特徴を有する。
（イ）図１のｎ- エピタキシャル層２の表層部に、ホール注入用不純物拡散領域としてのｐウェル領域２１およびｐ+ 領域２２と、低電圧側不純物拡散領域としてのｎ+ 領域３１およびｐウェル領域３２を設け、ｎ- エピタキシャル層２とチャネルｐウェル領域６との間のｐｎ接合が順方向の導通状態から逆方向の阻止状態に切り換わった時に、ホール注入用不純物拡散領域２１，２２と低電圧側不純物拡散領域３１，３２との間に電圧を印加することによりｎ- エピタキシャル層２のｐｎ接合部にホールを供給するようにした。これにより、ホール濃度が上がり、パワーＭＯＳの接合容量Ｃが増加して共振条件を崩すことで、逆回復過程の電流・電圧振動現象を抑制することができる。
【００２３】
即ち、低耐圧パワーＭＯＳの逆回復過程での電流・電圧振動現象が、外部回路のインダクタンスＬとＭＯＳの接合容量Ｃの共振現象であり、接合容量Ｃを大きくすれば回路の共振条件が変わり振動が消え、かつ、接合容量Ｃがｎ- エピタキシャル層２の残留ホール濃度によって決まるので、ホール注入によってホール濃度を上げることで接合容量Ｃを増加して共振条件を崩すことで逆回復過程の電流・電圧振動現象を抑えることができる。
【００２４】
その結果、低耐圧パワーＭＯＳの内蔵ダイオードでの逆回復特性が良好なものとなる。（第１の参考例）
次に、第１の参考例を、先の実施の形態との相違点を中心に説明する。
【００２５】
図５には、第１の参考例において対象となる半導体装置の縦断面図を示す。
本参考例においては、ホール蓄積領域５４を設けることで残留ホール濃度を最適に制御して電流・電圧振動が無く、かつ、回復時間の短い理想的な逆回復特性を実現できるようにしている。
【００２６】
図５において、ＬＯＣＯＳ酸化膜５０の上に電極用金属５１を配置し、この電極用金属５１とドレイン電極１１との間に外部電源５３を接続している。そして、電極用金属５１に負の電圧を、ドレイン電極１１に正の電圧を印加している。つまり、ホール蓄積用ゲート電源５３で電極５１を負にしてホールをＬＯＣＯＳ酸化膜５０の直下のｎ- 領域５４に閉じ込めておき、逆回復過程で電極５１を正にしてホールを開放する。なお、電極用金属５１は絶縁膜５２で覆われている。
【００２７】
このように、ｎ- エピタキシャル層２の上に絶縁膜としてのＬＯＣＯＳ酸化膜５０を介して電極５１を設け、該電極５１とｎ+ 型シリコン基板１との間に電圧印加することにより電極５１の下のｎ- エピタキシャル層２の表層部にホールを蓄積しておき、ｎ- エピタキシャル層２とチャネルｐウェル領域６との間のｐｎ接合が順方向の導通状態から逆方向の阻止状態に切り換わった時に、電極５１とｎ+ 型シリコン基板１との間に逆向きの電圧を印加することにより、蓄積したホールをｎ- エピタキシャル層２のｐｎ接合部に供給する構成としても、先の実施の形態と同様、ホール濃度の低下を防げるので振動現象は防止できる。
【００２８】
また、図５の変形例として、ホール蓄積用ゲート電源５３を図６に示すように省いて、ＬＯＣＯＳ酸化膜５０の下のｎ- エピ層２全体をホール蓄積領域としてもよい。即ち、ｎ- エピタキシャル層２の上にＬＯＣＯＳ酸化膜（絶縁膜）５０を介して電極５１を設け、電極５１とｎ+ 型シリコン基板１を電気的に接続することにより電極５１の下のｎ- エピタキシャル層２にホールを蓄積しておき、ｎ- エピタキシャル層２とチャネルｐウェル領域６との間のｐｎ接合が順方向の導通状態から逆方向の阻止状態に切り換わった時に、蓄積したホールをｎ- エピタキシャル層２のｐｎ接合部に供給するようにする。この図６の場合には、図５に比べホール蓄積効果は低下するが電源が省ける点で便利である。
【００２９】
次に、図６の構成とした場合における、効果確認のために行ったシミュレーションの結果について説明する。
図７には、電圧の変化を示す。この際、図６の電極５１の幅Ｗを変えた場合（Ｗ＝７μｍ，１４μｍ，２４μｍ，３４μｍ）を示す。同じく、図８には、電流の変化を、図９には容量の変化を示す。
【００３０】
ホール蓄積領域の幅Ｗを増やすに従って、振動波形（例えば図８の電流振動波形）のピーク値が減少していく様子が分かる。これは、ホール蓄積領域に溜められたホールが徐々に減少していくので、接合容量Ｃが拡散容量から急激に空乏層容量に低下しないためである。接合容量Ｃが大きいと、共振条件Ｃ＜４Ｌ／Ｒ2 を満足しなくなるので、振動波形が徐々に減少していく。
【００３１】
なお、図５の構成とした場合については、図６の構成とした場合に比べホール蓄積電源５３を持つので、ホール蓄積効果はより大きく、振動波形改善効果は図６の構成とした場合より大きいことは自明であり、その計算は省略する。
（第２の参考例）
次に、第２の参考例を、先の実施の形態との相違点を中心に説明する。
【００３２】
図１０には、第２の参考例において対象となる半導体装置の縦断面図を示す。
図１０において、ｎ+ 型シリコン基板１とｎ- エピタキシャル層２の間に、より濃度の低いｎ--エピタキシャル層６０をホール井戸層として設けている。ホール井戸層（ｎ--エピ層）６０とｎ- エピタキシャル層２とのエネルギーギャップΔＥｃは約０．２ｅＶであり、熱エネルギー（ｋＴ）よりも十分に大きい値である。これを利用して、ｎ--エピタキシャル層６０にホールが閉じ込められる。そして、ホール井戸層６０において、注入したホールを一時的に蓄積し、逆回復時にホールが開放される。なお、ｎ- エピタキシャル層２の表層側にはｎウェル領域６１を形成している。
【００３３】
このように、ｎ+ 型シリコン基板１とｎ- エピタキシャル層２との間にホール井戸層６０を設け、ｎ- エピタキシャル層２とチャネルｐウェル領域６との間のｐｎ接合が順方向の導通状態から逆方向の阻止状態に切り換わった時に、ホール井戸層６０に蓄積したホールをｎ- エピタキシャル層２のｐｎ接合部に供給するようにしても、第１の参考例と同様、ホール閉じ込め効果によってホール濃度の低下が防止でき、応答波形の振動を緩和することができる。
【００３４】
次に、効果確認のために行ったシミュレーションの結果について説明する。
図１１には電圧の変化を示し、図１２には電流の変化を示す。ここで、比較例としてのホール井戸層（ｎ--層）が無い場合と、ホール井戸層（ｎ--層）が有る場合とを示す。図１１，１２において、ホール井戸層（ｎ--層）の厚さは３μｍとしている。
【００３５】
図１１において、電圧応答波形にも電圧ピーク（一番大きいノイズに対応）が２０ボルト程度減少しており、効果が見られる。また、図示はしないが、ホール蓄積領域のホール濃度は約３倍になっており、ある程度のホール蓄積が認められた。
【００３６】
なお、図１０ではｎ- エピタキシャル層中にｎ--型領域６０を部分的に入れ込んだ構成としたが、ｎ--型領域６０の代わりにｐ型領域を部分的に入れ込んでもよい。
【００３７】
また、ｎ- エピタキシャル層にｎ--あるいはｐ層を部分的に入れるので、通常ＭＯＳ動作時には電流経路が絞られ、実質、ｎ- エピタキシャル層での抵抗が増加し、オン抵抗も増加するので、ｎ--，ｐ層といったホール蓄積領域は、回復特性とオン抵抗の両方のトレードオフ関係で決まる、最適な比率（ｎ- の面積比率）を設計する必要がある。
【００３８】
以上、ＮチャネルＭＯＳについて説明したが、ｐ，ｎを反転させれば、ＰチャネルＭＯＳについても同様な効果が得られることはいうまでもない。
【図面の簡単な説明】
【図１】  一実施形態において対象となる半導体装置の縦断面図。
【図２】  シミュレーションで使用したモデル（回路）を示す図。
【図３】  シミュレーションで使用した波形を示す図。
【図４】  シミュレーション結果の電流の変化を示す図。
【図５】  第１の参考例において対象となる半導体装置の縦断面図。
【図６】  第１の参考例において対象となる半導体装置の縦断面図。
【図７】  シミュレーション結果の電圧の変化を示す図。
【図８】  シミュレーション結果の電流の変化を示す図。
【図９】  シミュレーション結果の容量の変化を示す図。
【図１０】  第２の参考例において対象となる半導体装置の縦断面図。
【図１１】  シミュレーション結果の電圧の変化を示す図。
【図１２】  シミュレーション結果の電流の変化を示す図。
【図１３】  従来の半導体装置を説明するための縦断面図。
【符号の説明】
１…ｎ+ 型シリコン基板、２…ｎ- エピタキシャル層、３…ウエハ、４…ゲート酸化膜、５…ポリシリコンゲート電極、６…チャネルｐウェル領域、７…ｎ+ 領域、８…ｐ+ 領域、９…ＢＰＳＧ膜、１０…ソース電極、１１…ドレイン電極、２０…インジェクタ部、２１…ｐウェル領域、２２…ｐ+ 領域、２３…アルミ配線、３０…インジェクタグランド部、３１…ｎ+ 領域、３２…ｐウェル領域、３３…アルミ配線、４０…外部電源（インジェクタ電源）、５０…ＬＯＣＯＳ酸化膜、５１…電極用金属、５３…外部電源、５４…ｎ- 領域、６０…ｎ--エピタキシャル層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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