(57)【特許請求の範囲】
【請求項１】
所望の素子及び配線が形成され且つ外形形状が矩形又は正方形である半導体チップの表面に２次元的に配列された複数の外部接続用バンプ電極を有し、前記チップの互いに直交する２辺の方向をＸ方向及びＹ方向としたとき、前記バンプ電極は全て、前記Ｘ方向の格子間距離Ｓx1，前記Ｙ方向の格子間距離Ｓy1の格子で定まる格子点のいずれかに配置され、且つ前記バンプ電極が第１のバンプ電極群，この第１のバンプ電極群の外周部に配列された第２のバンプ電極群，及びこの第２のバンプ電極群の外周部に配列された第３のバンプ電極群を含み、前記第１のバンプ電極群及び前記第２のバンプ電極群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy1で格子状に配列され、前記第３のバンプ電極群は、前記チップの対角線及び前記Ｘ方向に平行な辺に囲まれる第１領域に配置された前記第３のバンプ電極群の前記Ｘ方向の配列間隔距離をＳx2、前記チップの対角線及び前記Ｙ方向に平行な辺に囲まれる第２領域に配置された前記第３のバンプ電極群のＹ方向の配列間隔距離をＳy2としたとき、Ｓx2＝２×Ｓx1且つＳy2＝２×Ｓy1を満足する構成であることを特徴とする半導体装置。
【請求項２】
所望の素子及び配線が形成され且つ外形形状が矩形又は正方形である半導体チップの表面にこのチップを動作させる第１の電源供給用バンプ電極のみを含む第１のバンプ電極群，この第１のバンプ電極群の外周部に配列された第２のバンプ電極群，及びこの第２のバンプ電極群の外周部に配列された第３のバンプ電極群を含む２次元的に配列された複数の外部接続用バンプ電極を有し、前記チップの互いに直交する２辺の方向をＸ方向及びＹ方向としたとき、前記第１のバンプ電極群及び前記第２のバンプ電極群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy1で格子状に配列し、前記チップの対角線及び前記Ｘ方向に平行な辺に囲まれる第１領域に配置された前記第３のバンプ電極群の前記Ｘ方向の配列間隔距離をＳx2、前記チップの対角線及び前記Ｙ方向に平行な辺に囲まれる第２領域に配置された前記第３のバンプ電極群のＹ方向の配列間隔距離をＳy2としたとき、Ｓx2＝２×Ｓx1且つＳy2＝２×Ｓy1を満足する構成であることを特徴とする半導体装置。
【請求項３】
前記第１のバンプ電極群は、前記チップを動作させる第１の電源供給用バンプ電極のみを含む請求項１に記載の半導体装置。
【請求項４】
前記第１領域に配置された前記第３のバンプ電極群は前記Ｙ方向に配列間隔距離Ｓy1で格子状に配列し、前記第２領域に配置された前記第３のバンプ電極群は前記Ｘ方向に配列間隔距離Ｓx1で格子状に配列した請求項２に記載の半導体装置。
【請求項５】
前記チップに信号を入／出力する信号用バンプ電極は、全て前記第２のバンプ電極群又は前記第３のバンプ電極群のいずれかに含まれる請求項１乃至４いずれか１項に記載の半導体装置。
【請求項６】
前記第３のバンプ電極群の最内周列一列が、全て前記チップの入／出力バッファ回路部を動作させる第２の電源供給用バンプ電極である請求項１又は２に記載の半導体装置。
【請求項７】
前記第３のバンプ電極群の最外周列二列が、全て前記チップの入／出力バッファ回路部を動作させる第２の電源供給用バンプ電極である請求項１又は２に記載の半導体装置。
【請求項８】
半導体チップを搭載し且つ外形形状が矩形又は正方形であるパッケージの一主面に２次元的に配列された複数の外部接続端子を有し、前記一主面の互いに直交する２辺の方向をＸ方向及びＹ方向としたとき、前記外部接続端子は全て、前記Ｘ方向の格子間距離Ｓx1，前記Ｙ方向の格子間距離Ｓy1の格子で定まる格子点のいずれかに配置し、且つ前記外部接続端子が第１の外部接続端子群，この第１の外部接続端子群の外周部に配列された第２の外部接続端子群，及びこの第２の外部接続端子群の外周部に配列された第３の外部接続端子群を含み、前記第１の外部接続端子群及び前記第２の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy1で格子状に配列し、前記第３の外部接続端子群は、前記一主面の対角線及び前記Ｘ方向に平行な辺に囲まれる第１領域に配置された前記第３の外部接続端子群の前記Ｘ方向の配列間隔距離をＳx2、前記一主面の対角線及び前記Ｙ方向に平行な辺に囲まれる第２領域に配置された前記第３の外部接続端子群のＹ方向の配列間隔距離をＳy2としたとき、Ｓx2＝２×Ｓx1且つＳy2＝２×Ｓy1を満足する構成であることを特徴とする半導体装置。
【請求項９】
前記第１の外部接続端子群は、前記チップを動作させる電源供給用外部接続端子群のみを含む請求項８記載の半導体装置。
【請求項１０】
半導体チップを搭載し且つ外形形状が矩形又は正方形であるパッケージの一主面に前記チップを動作させる第１の電源供給用外部接続端子のみを含む第１の外部接続端子群，この第１の外部接続端子群の外周部に配列された第２の外部接続端子群，及びこの第２の外部接続端子群の外周部に配列された第３の外部接続端子群を含むいずれもバンプ形状の外部接続用の端子群を有し、この外部接続用の端子群が形成された前記一主面の互いに直交する２辺の方向をＸ方向及びＹ方向としたとき、前記第１の外部接続端子群及び前記第２の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy1で格子状に配列し、前記一主面の対角線及び前記Ｘ方向に平行な辺に囲まれる第１領域に配置された前記第３の外部接続端子群の前記Ｘ方向の配列間隔距離をＳx2、前記外部端子形成面の対角線及び前記Ｙ方向に平行な辺に囲まれる第２領域に配置された前記第３の外部接続端子群のＹ方向の配列間隔距離をＳy2としたとき、Ｓx2＝２×Ｓx1且つＳy2＝２×Ｓy1を満足する構成であることを特徴とする半導体装置。
【請求項１１】
前記第１領域に配置された前記第３の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx2で、又前記Ｙ方向には配列間隔距離Ｓy1で格子状に配列し、前記第２領域に配置された前記第３の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy2で格子状に配列した請求項１０記載の半導体装置。
【請求項１２】
前記第１領域に配置された前記第３の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx2で、又前記Ｙ方向には配列間隔距離Ｓy1で千鳥状に配列し、前記第２領域に配置された前記第２の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy2で千鳥状に配列した請求項１０記載の半導体装置。
【請求項１３】
前記チップに信号を入／出力する信号用外部接続端子群は、全て前記第２の外部接続端子群又は前記第３の外部接続端子群のいずれかに含まれる請求項８乃至１２いずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多端子で高密度実装に好適な半導体装置（以下、ＬＳＩとする）に関し、特に半導体チップの表面に外部接続バンプ電極群を有するフリップチップ型ＬＳＩ（以下、ＦＣＬＳＩとする）の外部接続用バンプ電極群の配列構成、或いはパッケージの一表面上にバンプ形状の外部接続端子群を備えたボール・グリッド・アレイ型ＬＳＩ（以下、ＢＧＡとする）の外部接続端子群の配列構成に関する。
【０００２】
【従来の技術】
ＬＳＩの大規模化、高密度化に伴い、従来複数のＬＳＩで構成されていたようなシステムを１つの半導体チップに組み込むことができるようになった。特に通信系のシステムに用いられるＬＳＩでは、１つのチップで複数のチャネルの信号処理が可能となったため、１つのチップから引き出される信号線の数、従って外部接続電極の数が飛躍的に増加している。一方、特に携帯電話を初めとするモバイル機器に適用するＬＳＩ等には一層の小型化が求められており、多端子と小型化を両立させるため外部接続端子を２次元的に配列したＦＣＬＳＩやＢＧＡが提案され、端子数の一層の増加に伴ってその端子配列ピッチを小さくすると共に、配置方法の工夫が成されている。
【０００３】
例えば、特開平５−６２９７８号公報（以下、公知例とする）には、バンプを等ピッチの千鳥格子状に配置することで、バンプ間距離を保ちながら配置密度を向上させたフリップチップが記載されている。
【０００４】
【発明が解決しようとする課題】
しかし、例えば従来のＦＣＬＳＩやＢＧＡでは、全ての外部接続端子を単純格子状配列或いは公知例のような千鳥格子状配列にしており、その配列ピッチが小さくなってくると、ＬＳＩは実現できてもＬＳＩの実用の際の実装で新たな問題が生じてきた。すなわち、外部接続端子を単純格子状であれ千鳥格子状であれ２次元的に配列したＬＳＩをプリント配線基板（以下、ＰＷＢとする）に実装した場合、内周側の信号端子との接続が困難になってきた。図２０は、この問題を説明するための図で，（ａ）は従来のＬＳＩ９００を含む電子部品を実装したＰＷＢ９３０の実装面の模式的な平面図、（ｂ）は（ａ）のＰ部を拡大した模式的な平面図である。例えばＦＣＬＳＩやバンプ配列ピッチの最も小さいＢＧＡ等では、実装用ＰＷＢに形成されたＬＳＩの各外部接続端子に対応する接続電極の間を通過できる配線本数は限られて（通常１本）いる。従って、例えば図２０に示すように接続電極間を通過可能な配線本数が１本の場合、最外周側２列に収容されている信号端子を接続する接続電極９５７については、ＬＳＩ搭載部９００ｐの領域外への引出配線９３５を全て単一配線層で形成できるが、それより内周側の信号端子をＬＳＩ領域外へ引き出すには、そのためだけでもＰＷＢを多層化する必要がありＰＷＢのコストアップにつながる。
【０００５】
又、ＦＣＬＳＩの場合、外部と信号を授受するための入／出力バッファ回路部（以下、Ｉ／Ｏ回路部とする）をチップ縁端に沿って配置し、そこから外部接続端子までの間をチップ上で再配線することが一般的である。しかし、チップ上の配線は、チップを実装するＰＷＢの配線に比べ、その断面積が極端に小さいため、Ｉ／Ｏ回路部と当該回路部に電源を供給する電源端子との間で配線による電圧降下が発生し、その量は配線長に比例して大きくなるという問題がある。
【０００６】
本発明は、上記の問題点に鑑みて成されたもので、同一面上に２次元的に配列されたバンプ電極等の外部接続端子を有するＬＳＩで、信号端子数を増加させても当該ＬＳＩを実装するＰＷＢにおいて、ＬＳＩの信号用外部接続端子を接続する信号用接続電極からＬＳＩ搭載部領域外への引出配線を単一配線層で容易に形成できる外部接続端子配置を備えたＬＳＩを提供する。
【０００７】
又、ＦＣＬＳＩにおいては、チップ上でのＩ／Ｏ回路部の配置位置に関わらず電源配線によるＩ／Ｏ回路部の電圧降下を抑制することができるＬＳＩを提供する。
【０００８】
【課題を解決するための手段】
そのため、本発明による半導体装置は、所望の素子及び配線が形成され且つ外形形状が矩形又は正方形である半導体チップの表面に２次元的に配列された複数の外部接続用バンプ電極を有し、
前記チップの互いに直交する２辺の方向をＸ方向及びＹ方向としたとき、
前記バンプ電極は全て、前記Ｘ方向の格子間距離Ｓx1，前記Ｙ方向の格子間距離Ｓy1の格子で定まる格子点のいずれかに配置され、
且つ前記バンプ電極が第１のバンプ電極群，この第１のバンプ電極群の外周部に配列された第２のバンプ電極群，及びこの第２のバンプ電極群の外周部に配列された第３のバンプ電極群を含み、
前記第１のバンプ電極群及び前記第２のバンプ電極群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy1で格子状に配列され、
前記第３のバンプ電極群は、
前記チップの対角線及び前記Ｘ方向に平行な辺に囲まれる第１領域に配置された前記第３のバンプ電極群の前記Ｘ方向の配列間隔距離をＳx2、前記チップの対角線及び前記Ｙ方向に平行な辺に囲まれる第２領域に配置された前記第３のバンプ電極群のＹ方向の配列間隔距離をＳy2としたとき、Ｓx2＞Ｓx1且つＳy2＞Ｓy1を満足する構成であることを特徴とする。
【０００９】
又、本発明の他の半導体装置は、所望の素子及び配線が形成され且つ外形形状が矩形又は正方形である半導体チップの表面に第１のバンプ電極群，この第１のバンプ電極群の外周部に配列された第２のバンプ電極群，この第２のバンプ電極群の外周部に配列された第３のバンプ電極群，及びこの第３のバンプ電極群の外周部に配列された第４のバンプ電極群を含む２次元的に配列された複数の外部接続用バンプ電極を有し、
前記チップの互いに直交する２辺の方向をＸ方向及びＹ方向としたとき、
前記第１のバンプ電極群及び前記第２のバンプ電極群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy1で格子状に配列され、
前記チップの対角線及び前記Ｘ方向に平行な辺に囲まれる第１領域に配置された前記第３のバンプ電極群の前記Ｘ方向の配列間隔距離をＳx2、前記チップの対角線及び前記Ｙ方向に平行な辺に囲まれる第２領域に配置された前記第３のバンプ電極群のＹ方向の配列間隔距離をＳy2としたとき、Ｓx2＞Ｓx1且つＳy2＞Ｓy1を満足し、
前記第１領域に配置された前記第４のバンプ電極群は前記Ｘ方向に配列間隔距離Ｓx1で、又前記第２領域に配置された前記第４のバンプ電極群は前記Ｙ方向に配列間隔距離Ｓy1でいずれも単列で構成されていることを特徴とする。
【００１０】
このとき、前記第１のバンプ電極群は、前記チップを動作させる第１の電源供給用バンプ電極のみを含むようにすることができる。又、前記第１領域に配置された前記第３のバンプ電極群は前記Ｙ方向に配列間隔距離Ｓy1で格子状に配列し、前記第２領域に配置された前記第３のバンプ電極群は前記Ｘ方向に配列間隔距離Ｓx1で格子状に配列することができる。或いは、前記第１領域に配置された前記第３のバンプ電極群は前記Ｘ方向には配列間隔距離Ｓx2で、又前記Ｙ方向には配列間隔距離Ｓy1で千鳥状に配列し、前記第２領域に配置された前記第３のバンプ電極群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy2で千鳥状に配列してもよい。又、前記チップに信号を入／出力する信号用バンプ電極は、全て前記第２のバンプ電極群又は前記第３のバンプ電極群のいずれかに含まれるようにすることもできる。又、前記第４のバンプ電極群は、全て前記チップの入／出力バッファ回路部を動作させる第２の電源供給用バンプ電極とすることができる。又、前記第３のバンプ電極群の最内周列一列が、全て前記チップの入／出力バッファ回路部を動作させる第２の電源供給用バンプ電極としてもよい。更に、前記第３のバンプ電極群の最外周列二列を、全て前記チップの入／出力バッファ回路部を動作させる第２の電源供給用バンプ電極とすることもできる。
【００１１】
又、本発明の他の半導体装置は、半導体チップを搭載し且つ外形形状が矩形又は正方形であるパッケージの一主面に２次元的に配列された複数の外部接続端子を有し、
前記一主面の互いに直交する２辺の方向をＸ方向及びＹ方向としたとき、
前記外部接続端子は全て、前記Ｘ方向の格子間距離Ｓx1，前記Ｙ方向の格子間距離Ｓy1の格子で定まる格子点のいずれかに配置され、
且つ前記外部接続端子が第１の外部接続端子群，この第１の外部接続端子群の外周部に配列された第２の外部接続端子群，及びこの第２の外部接続端子群の外周部に配列された第３の外部接続端子群を含み、
前記第１の外部接続端子群及び前記第２の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy1で格子状に配列され、
前記第３の外部接続端子群は、
前記一主面の対角線及び前記Ｘ方向に平行な辺に囲まれる第１領域に配置された前記第３の外部接続端子群の前記Ｘ方向の配列間隔距離をＳx2、前記一主面の対角線及び前記Ｙ方向に平行な辺に囲まれる第２領域に配置された前記第３の外部接続端子群のＹ方向の配列間隔距離をＳy2としたとき、Ｓx2＞Ｓx1且つＳy2＞Ｓy1を満足する構成であることを特徴とする。
【００１２】
このとき、前記第１の外部接続端子群は、前記チップを動作させる電源供給用外部接続端子群のみを含むようにすることができる。
【００１３】
又、本発明の更に他の半導体装置は、半導体チップを搭載し且つ外形形状が矩形又は正方形であるパッケージの一主面に前記チップを動作させる第１の電源供給用外部接続端子のみを含む第１の外部接続端子群，この第１の外部接続端子群の外周部に配列された第２の外部接続端子群，及びこの第２の外部接続端子群の外周部に配列された第３の外部接続端子群を含むいずれもバンプ形状の外部接続用の端子群を有し、この外部接続用の端子群が形成された前記一主面の互いに直交する２辺の方向をＸ方向及びＹ方向としたとき、
前記第１の外部接続端子群及び前記第２の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy1で格子状に配列され、
前記一主面の対角線及び前記Ｘ方向に平行な辺に囲まれる第１領域に配置された前記第３の外部接続端子群の前記Ｘ方向の配列間隔距離をＳx2、前記外部端子形成面の対角線及び前記Ｙ方向に平行な辺に囲まれる第２領域に配置された前記第３の外部接続端子群のＹ方向の配列間隔距離をＳy2としたとき、Ｓx2＞Ｓx1且つＳy2＞Ｓy1を満足する構成であることを特徴とする。
【００１４】
このとき、前記第１領域に配置された前記第３の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx2で、又前記Ｙ方向には配列間隔距離Ｓy1で格子状に配列し、前記第２領域に配置された前記第３の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy2で格子状に配列することができる。又、前記第１領域に配置された前記第３の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx2で、又前記Ｙ方向には配列間隔距離Ｓy1で千鳥状に配列し、前記第２領域に配置された前記第２の外部接続端子群は前記Ｘ方向には配列間隔距離Ｓx1で、又前記Ｙ方向には配列間隔距離Ｓy2で千鳥状に配列してもよい。
【００１５】
又、前記チップに信号を入／出力する信号用外部接続端子群は、全て前記第２の外部接続端子群又は前記第３の外部接続端子群のいずれかに含まれるようにすることができる。
【００１６】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００１７】
先ず、後の説明を分かり易くするため、図４を参照して、以下の各実施形態の説明で共通的に用いるチップの辺、辺の方向、領域等の定義を説明する。チップ１００の表面に仮想的な線として対角線１２１，１２３と、第１境界線１６１、第２境界線１６３、第３境界線１６５線及びエッジ境界線１７１を設定する。又、第１境界線１６１の外周に第２境界線１６３があり、その外周に第３境界線１６５線があり、更にその外周にエッジ境界線１７１がある。エッジ境界線１７１はチップ１００の縁端部と略一致する。又、Ｘ方向の辺である第１の辺１１１と対角線１２１，１２３で囲まれる領域及び第１の辺１１２と対角線１２１，１２３で囲まれる領域をそれぞれ第１領域１３１，１３３とし、Ｙ方向の辺である第２の辺１１６と対角線１２１，１２３で囲まれる領域及び第２の辺１１７と対角線１２１，１２３で囲まれる領域をそれぞれ第２領域１４１，１４３とする。
【００１８】
続いて、本発明の第１の実施形態について説明する。
【００１９】
図１は、本発明のＬＳＩの第１の実施形態を説明するための図で、外部接続用バンプ電極の配置を模式的に示す平面図である。又、図２（ａ），（ｂ）はそれぞれ図１のＡ１−Ａ１’線及びＡ２−Ａ２’線に沿った断面を模式的に示す断面図である。図３は、本実施形態に好適なＬＳＩのチップ構成概要を模式的に示す平面図である。
【００２０】
図１，２及び３を参照すると、本実施形態のＬＳＩ１は、チップ１００内に所望の機能を実現する内部回路部８０及び外部と信号の入／出力を行うＩ／Ｏ回路部８５を含み、Ｉ／Ｏ回路部８５は内部回路部８０を略取り囲むように配置される。又、Ｉ／Ｏ回路部８５は、複数の入／出力バッファセル（以下、Ｉ／Ｏセルとする）８２を含み構成される。尚、チップ１００のＩ／Ｏ回路部８５はエッジ境界線１７１から離間してチップ１００の中央寄りに配置され、Ｉ／Ｏ回路部８５とエッジ境界線１７１との間に必要に応じて例えばボンディングパッド（図示せず）等を配置できる周辺領域８８を備えている。
【００２１】
所望の素子及び配線を形成したチップ１００の表面（素子及び配線形成面側）に、例えばポリイミド樹脂等の絶縁膜１１０を介して２次元的に配列した外部接続用の端子（図示せず）を備え、更にこの端子の上に半田ボール等の外部接続用バンプ電極１６０を有している。尚、バンプ電極１６０を搭載する各端子は、再配置配線によりチップ１００のＩ／Ｏセル８２を含む対応する各電極と接続されているが、本発明の構成には直接関係しないので図示は省略する。
【００２２】
先ず、このバンプ電極１６０の配置構成の概要を説明する。本実施形態のＬＳＩ１のバンプ電極１６０は、チップ１００の表面全面にＸ方向の格子間距離Ｓx1、Ｙ方向の格子間距離Ｓy1で設定される仮想的なマトリックス状格子のいずれかの格子点に配置され、チップ１００の中央部に配置した第１のバンプ電極群１６２と、この第１のバンプ電極群１６２の外周部に配列した第２のバンプ電極群１６４と、更にこの第２のバンプ電極群１６４の外周部に配列した第３のバンプ電極群１６６とを含んでいる。より具体的には、第１のバンプ電極群１６２は例えば仮想的な第１境界線１６１で囲まれる領域内に配置し、第２のバンプ電極群１６４は第１境界線１６１と第２境界線１６３とで挟まれた環状領域内に配置し、第３のバンプ電極群１６６は第２境界線１６３とエッジ境界線１７１とで挟まれた環状領域内に配置する。又、第１のバンプ電極群１６２及び第２のバンプ電極群１６４は、いずれもそれぞれの配置領域の領域内全面に、Ｘ方向の配列間隔距離Ｓx1，Ｙ方向の配列間隔距離Ｓy1でマトリックス状に配列する。第３のバンプ電極群１６６は、例えば第１領域１３１，１３３では、Ｘ方向の配列間隔距離Ｓx2，Ｙ方向の配列間隔距離Ｓy1でマトリックス状に配列し、第２領域１４１，１４３ではＸ方向の配列間隔距離Ｓx1，Ｙ方向の配列間隔距離Ｓy2でマトリックス状に配列する。尚、本実施形態ではＳx2＝２×Ｓx1、Ｓy2＝２×Ｓy1となる。
【００２３】
次に、各バンプ電極群の機能概略を説明する。第１のバンプ電極群１６２は、ＬＳＩ１の内部回路部８０を動作させる例えば高電位側電源を供給する第１の電源供給用バンプ電極１５１Ｖと低電位側電源を供給する第１の電源供給用バンプ電極１５１Ｇとを交互に配置して構成される。第２のバンプ電極群１６４は、最内周列にＬＳＩ１のＩ／Ｏ回路部８５を動作させる例えば高電位側電源を供給する第２の電源供給用バンプ電極１５３Ｖと低電位側電源を供給する第２の電源供給用バンプ電極１５３Ｇとを交互に単列で配置すると共に、第２の電源供給用バンプ電極１５３Ｖ，１５３Ｇの外周にチップ１００の信号を入／出力する信号用バンプ電極１５７を配置して構成される。更に、第３のバンプ電極群１６６は、ＬＳＩ１の信号を入／出力する信号用バンプ電極１５７のみを配置して構成される。
【００２４】
次に、このＬＳＩ１を実装するＰＷＢについて説明する。図５はＰＷＢを説明するための図で、（ａ）はＬＳＩ１０を含む各種電子部品を搭載したＰＷＢ３０の模式的な平面図、（ｂ）は（ａ）のＺ１−Ｚ１’線での模式的な断面図である。又、図６はＰＷＢ３０上の接続電極３２及び引出配線３５のパターンを説明するための図で、図５（ａ）のＱ部の模式的な拡大平面図である。このＰＷＢ３０にＬＳＩ１を搭載するとき、ＬＳＩ搭載部１００ｐに形成される接続電極３２は、ＬＳＩ１の第１の電源供給用バンプ電極１５１Ｖ，１５１Ｇ、第２の電源供給用バンプ電極１５３Ｖ，１５３Ｇ、及び信号用バンプ電極１５７にそれぞれ対応する第１の電源供給用接続電極２５１Ｖ，２５１Ｇ、第２の電源供給用接続電極２５３Ｖ，２５３Ｇ、及び信号用接続電極２５７を含み構成されている。尚、このＰＷＢ３０では、電源は異なる配線層から供給され、第１の電源供給用接続電極２５１Ｖ，２５１Ｇ及び第２の電源供給用接続電極２５３Ｖ，２５３Ｇはいずれもスルーホール３７により対応する配線層（図示せず）に接続されている。又、これらの各接続電極の配置間隔はそれぞれ対応するバンプ電極の配置間隔と同じになっていることは言うまでもない。尚、以下の説明を簡単にするため、ＰＷＢ３０のＬＳＩ搭載部１００ｐ内部に、ＬＳＩ１のバンプ電極配置の説明に用いた仮想的な第１境界線１６１，第２境界線１６３，及びエッジ境界線１７１に対応する位置にそれぞれＰＷＢ側仮想第１境界線１６１ｐ，ＰＷＢ側仮想第２境界線１６３ｐ，及びＰＷＢ側仮想エッジ境界線１７１ｐを設定する。又、ＬＳＩ搭載部１００ｐの対角線と端部で区画される各領域において、ＬＳＩ搭載部１００ｐの端部に平行する方向、すなわちチップ１００の第１領域１３１，１３３ではＸ方向を，又第２領域１４１，１４３ではＹ方向を横方向とし、ＬＳＩ搭載部１００ｐの端部から中心部に向かう方向、すなわちチップ１００の第１領域１３１，１３３ではＹ方向を，又第２領域１４１，１４３ではＸ方向を縦方向としてもよいことにする。
【００２５】
このＰＷＢ３０における接続電極を含む配線パターンの設計基準を、例えば
接続電極の大きさ          ：  １００μｍφ
引出配線幅                ：    ３０μｍ
接続電極〜配線間絶縁間隔  ：    ６０μｍ以上
配線〜配線間絶縁間隔      ：    ３０μｍ以上
としたとき、接続電極の間を通過できる配線本数は、接続電極配置間隔が２５０μｍの場所では１本であり、５００μｍの場所では５本となる。従って、ＬＳＩ１の各バンプ電極の配置間隔を、例えばＳx1＝Ｓy1＝２５０μｍ，Ｓx2＝Ｓy2＝５００μｍとすると、ＰＷＢ側仮想エッジ境界線１７１ｐとＰＷＢ側仮想第２境界線１６３ｐで挟まれる領域の最外周２列の横方向配置間隔は５００μｍに、縦方向配置間隔は２５０μｍになる。又、ＰＷＢ側仮想第２境界線１６３ｐで囲まれる領域内の接続電極配置間隔は横方向、縦方向いずれも２５０μｍとなる。従って、ＰＷＢ側仮想第２境界線１６３ｐで囲まれる領域内の最外周側２列に配置された接続電極までは、図６に示すように配線パターンの設計基準に従いながら一層の配線層のみでＬＳＩ搭載部１００ｐの外へ引き出す引出配線３５を設けることができる。すなわち、ＰＷＢ３０における配線パターンの設計基準に従いながら一層の配線層のみでＬＳＩ１の信号用バンプ電極１５７を接続する全ての信号用接続電極２５７に引出配線３５を設けることができる。
【００２６】
ここで、本実施形態による信号端子数の増加について検証する。但し、接続電極間隔がＳ及び２Ｓのときの通過可能配線数が、それぞれ１本及び５本と仮定する。先ず、従来のように通過可能配線数が１本の間隔Ｓでマトリックス状に接続電極を配置し、最外周側２列を信号用接続電極として、最外周１列の接続電極数をｍとすると、従来の単純マトリックス配置で得られる信号用接続電極数従って信号用バンプ電極数は、（２ｍ−８）個となる。一方、本実施形態の図１の配置では、（３ｍ−４４）となる。従って、ｍ＞３６であれば本実施形態のバンプ電極配置により実装基板上の配線基準を変更することなく信号端子数を増加させることができる。
【００２７】
更に、本実施形態の例では、角部において最外周２列のバンプ電極及びＰＷＢ３０の対応する接続電極の横方向配置間隔を２５０μｍにして、例えば図７に示すように接続電極２８０を追加してもＰＷＢ３０の内周側からの引出配線には影響を及ぼさないことが分かる。尚、図７は図５（ａ）のＲ部に相当する部分の拡大平面図である。この配置を用いた場合に使用できる信号用信号用接続電極数，従って信号用バンプ電極数は、（３ｍ−２４）個となり、ｍ＞１６で実装基板上の配線基準を変更することなく信号端子数を更に増加させることができる。
【００２８】
次に本実施形態の変形例について説明する。図８はこの変形例のＬＳＩ２における外部接続用バンプ電極配置を模式的に示す平面図、図９は図５（ａ）のＱ部に相当する部分の拡大平面図でこのＬＳＩ２をＰＷＢ３０に搭載する場合のＬＳＩ搭載部の接続電極及び引出配線の配置を模式的に示す。更に図１０はＬＳＩ２の角部のバンプ電極を増加させたときの図５（ａ）Ｒ部に相当する部分の拡大平面図である。この変形例のＬＳＩ２では、図８に示すように第３のバンプ電極群１６６を第２境界線１６３とエッジ境界線１７１とで挟まれた環状領域内で千鳥状に配置する。この場合も、第１領域１３１，１３３では、Ｘ方向及びＹ方向の配列間隔距離はそれぞれＳx2及びＳy1であり、第２領域１４１，１４３ではＸ方向及びＹ方向の配列間隔距離はそれぞれＳx1及びＳy2である。又、第３のバンプ電極群１６６を千鳥状に配列したＬＳＩ２を搭載する場合のＰＷＢ３０の信号用接続電極からの引出配線も図８のように配置すれば、ＰＷＢ３０における配線パターンの設計基準に従いながら一層の配線層のみでＬＳＩ２の信号用バンプ電極１５７を接続する全ての信号用接続電極２５７に引出配線３５を設けることができ、信号端子数を増加させることができる。又、この変形例の場合の角部も本実施形態と同様であり、バンプ電極の配置間隔及び対応するＰＷＢの接続電極の配置間隔並びに接続電極間の通過配線数等に上記と同じ数値を仮定すると、図１０に示すようにＰＷＢの内周側接続電極からの引出配線に影響を及ぼすことなく最外周２列に接続電極２８０を追加して横方向配置間隔を２５０μｍにでき、この場合に使用できる信号用信号用接続電極数，従って信号用バンプ電極数は、（３ｍ−２４）個となり、ｍ＞１６で実装基板上の配線基準を変更することなく信号端子数を更に増加させることができる。
【００２９】
又、特に図３に示すようなＩ／Ｏ回路部８５がチップの中央寄りに設けられたＬＳＩにおいては、本実施形態のバンプ電極配置を行うことにより、Ｉ／Ｏ回路部８５に電源を供給するための第２の電源供給用バンプ電極１５３Ｖ，１５３ＧをＩ／Ｏ回路部８５の近傍に配置できるので、第２の電源供給用バンプ電極１５３Ｖ，１５３ＧとＩ／Ｏ回路部８５を接続する配線による電圧降下を緩和できるという効果もある。
【００３０】
次に、本発明の第２の実施形態について説明する。
【００３１】
図１１は、本実施形態に好適なチップの概略構成を模式的に示す平面図であり、図１２は本実施形態のＬＳＩを説明するための図で、外部接続用バンプ電極の配置を模式的に示す平面図である。又、図１３（ａ），（ｂ），（ｃ）はそれぞれ図１２のＣ１−Ｃ１’線，Ｃ２−Ｃ２’線及びＣ３−Ｃ３’線に沿った断面を模式的に示す断面図である。
【００３２】
図１１，１２及び１３を参照すると、本実施形態のＬＳＩ３は、チップ１０２内に所望の機能を実現する内部回路部８０及びＩ／Ｏ回路部８５を含み、Ｉ／Ｏ回路部８５は内部回路部８０を略取り囲むように配置され、Ｉ／Ｏ回路部８５は、複数のＩ／Ｏセル８２を含み構成される。本実施形態のチップ１０２は、Ｉ／Ｏ回路部８５とエッジ境界線１７１との間にデッドスペースとなる周辺領域８８を設けず、エッジ境界線１７１の近傍にＩ／Ｏ回路部８５を配置しているので、第１の実施形態のチップ１００とチップサイズが同一でも内部回路部８０の面積を大きく取ることができる。但し、チップ１００の場合、例えば周辺領域８８に予めボンディングパッドを作り込んでおけば、ワイヤボンディング接続用のチップとしてもそのまま用いることができるという利点を有している。
【００３３】
以下、第１の実施形態と同様の構成部分については同じ参照符号を用いて説明を省略し、主な相違点であるバンプ電極配置について説明する。
【００３４】
本実施形態のＬＳＩ３のバンプ電極１６０も、チップ１０２の表面全面にＸ方向の格子間距離Ｓx1、Ｙ方向の格子間距離Ｓy1で設定される仮想的なマトリックス状格子のいずれかの格子点に配置され、チップ１０２の中央部に配置した第１のバンプ電極群１６２と、この第１のバンプ電極群１６２の外周部に配列した第２のバンプ電極群１６４と、この第２のバンプ電極群１６４の外周部に配列した第３のバンプ電極群１６６と、更にこの第３のバンプ電極群１６４の外周部に配列した第４のバンプ電極群１６８とを含んでいる。より具体的には、第１のバンプ電極群１６２は第１境界線１６１で囲まれる領域内に配置し、第２のバンプ電極群１６４は第１境界線１６１と第２境界線１６３とで挟まれた環状領域内に配置し、第３バンプ電極群１６６は第２境界線１６３と第３境界線１６５とで挟まれた環状領域内に配置し、第４バンプ電極群１６８は第３境界線１６５とエッジ境界線１７１とで挟まれた環状領域内に配置する。又、第１のバンプ電極群１６２及び第２のバンプ電極群１６４は、いずれもそれぞれの配置領域の領域内全面に、Ｘ方向の配列間隔距離Ｓx1，Ｙ方向の配列間隔距離Ｓy1でマトリックス状に配列する。第３のバンプ電極群１６６は、例えば第１領域１３１，１３３では、Ｘ方向の配列間隔距離Ｓx2の単列で配置し、第２領域１４１，１４３ではＹ方向の配列間隔距離Ｓy2の単列で配置する。第４のバンプ電極群１６８は、例えば第１領域１３１，１３３では、Ｘ方向の配列間隔距離Ｓx2，Ｙ方向の配列間隔距離Ｓy1でマトリックス状に配列し、第２領域１４１，１４３ではＸ方向の配列間隔距離Ｓx1，Ｙ方向の配列間隔距離Ｓy2でマトリックス状に配列する。尚、本実施形態においても、Ｓx2＝２×Ｓx1、Ｓy2＝２×Ｓy1となる。
【００３５】
次に、各バンプ電極群の機能概略を説明する。本実施形態においても第１のバンプ電極群１６２は、ＬＳＩ３の内部回路部８０を動作させる第１の電源供給用バンプ電極１５１Ｖ，１５１Ｇを交互に配置して構成される。本実施形態の第２のバンプ電極群１６４及び第３のバンプ電極群１６６は、チップ１０２の信号を入／出力する信号用バンプ電極１５７のみを配置して構成される。第４のバンプ電極群１６８は、ＬＳＩ３のＩ／Ｏ回路部８５を動作させる第２の電源供給用バンプ電極１５３Ｖ，１５３Ｇを、例えば第１領域１３１，１３３ではＹ方向に組にして並べて、又第２領域１４１，１４３ではＸ方向に組にして並べてそれぞれ配置する。
【００３６】
本実施形態のＬＳＩ３では、Ｉ／Ｏ回路部８５をエッジ境界線１７１に近接して配置したチップ１０２に対応して、第２の電源供給用バンプ電極１５３Ｖ，１５３Ｇを最外周２列に配置し、且つこれらの横方向配置間隔を広くしておくことで、第２の電源供給用バンプ電極１５３Ｖ，１５３ＧとＩ／Ｏ回路部８５を接続する配線による電圧降下を緩和しながらこのＬＳＩ３を実装するＰＷＢにおいては、第２の電源供給用バンプ電極１５３Ｖ，１５３Ｇを接続する第２の電源供給用接続電極２５３Ｖ，２５３Ｇよりも内周側に設けられたＬＳＩ３の信号用バンプ電極１５７を接続する全ての信号用接続電極２５７の引出配線を、ＰＷＢにおける配線パターンの設計基準に従いながら一層の配線層のみで設けることができる。図１４に、図５（ａ）のＲ部に相当する部分を拡大したこの引出配線パターンの一例の模式的な平面図を示す。図１４において、信号用接続電極２５８は、角部の特性で追加できる接続電極である。
【００３７】
第１の実施形態において信号用接続電極数の増加について検証した際の接続電極間隔及び通過可能配線数等の前提条件用いたときの本実施形態のＬＳＩ３に設けることができる信号用バンプ電極の数は、（２．５ｍ−６４）となる。これに対し、第２の電源供給用バンプ電極１５３Ｖ，１５３Ｇの内周側２列に信号用バンプ電極１５７を設けたときの信号用バンプ電極の数は（２ｍ−４０）となるので、ｍ＞４８であれば本実施形態のＬＳＩ３のほうがより多くの信号用バンプ電極を設けることができる。
【００３８】
次に第２の実施形態の変形例について説明する。
【００３９】
図１５はこの変形例のＬＳＩを説明するための図で、外部接続用バンプ電極の配置を模式的に示す平面図である。又、図１６（ａ），（ｂ），（ｃ）はそれぞれ図１５のＤ１−Ｄ１’線，Ｄ２−Ｄ２’線及びＤ３−Ｄ３’線に沿った断面を模式的に示す断面図である。本変形例は、ＬＳＩを実装するＰＷＢが、例えば外部からの電磁ノイズの影響を極力抑制するために少なくとも当該ＬＳＩ搭載領域の周囲領域全面に例えば低電位側電源電位（通常接地電位）に接続した金属等の導電性パターンを備えているような場合に好適な構成となっている。
【００４０】
図１５及び１６を参照すると、本変形例のＬＳＩ４も第２の実施形態と同じ構成のチップ１０２を含み構成される。本変形例のＬＳＩ４が第２の実施形態のＬＳＩ３と異なっているのは、第４のバンプ電極群１６８の配置方法のみであるのでこの点を中心に説明する。本変形例の第４のバンプ電極群１６８は、第３境界線１６５とエッジ境界線１７１とで挟まれた環状領域内に、第１領域１３１，１３３ではＸ方向の配列間隔距離Ｓx1の単列で配置し、第２領域１４１，１４３ではＹ方向の配列間隔距離Ｓy1の単列で配置する。又、この第４のバンプ電極群１６８は、第２の電源供給用バンプ電極１５３Ｖ，１５３Ｇのみを含み、これらを交互に配置する。
【００４１】
次にこのＬＳＩ４を実装するＰＷＢについて説明する。図１７は、ＬＳＩ４を実装するＰＷＢの一例を説明するための図で、（ａ）は部品実装面の模式的な概略平面図、（ｂ）は（ａ）のＺ１−Ｚ２’線での概略断面をＬＳＩ４を実装した状態で示す断面図、（ｃ）は（ａ）のＨ部の模式的な拡大平面図である。図１７を参照すると、このＰＷＢ４０は、例えばＬＳＩ４を含む各種電子部品を搭載する部品実装面側の部品搭載領域を除く全面に例えば銅からなる金属膜４１を備えている。又、この金属膜４１は例えば低電位側電源電位に接続してある。従って、（ｃ）に示すように低電位側電源に接続する第２の電源供給用接続電極２５７３ＧもＰＷＢ４０の表面で金属膜４１と直接接続する。金属膜４１と信号用接続電極４２を含む各接続電極とは同一配線層且つ同一材料で形成するのが通常である。このＰＷＢ４０では、他の接続電極は全て他の配線層を介して他と接続するようになっており、ＬＳＩ４の各信号用バンプ電極１５７を接続する信号用接続電極４２からＬＳＩ搭載部１０２ｐの外へ引き出す引出配線４５は下層の配線層５０を一層だけ用いて形成される。又、信号用接続電極４２と引出配線４５はスルーホール４７を介して接続する。
【００４２】
従って、ＰＷＢ４０にＬＳＩ４を実装したときの信号用バンプ電極１５７を接続する信号用接続電極２５７からの引出配線は配線層５０で構成され、この配線層５０での配線パターンは、第１の実施形態の変形例に対応する図９と実質的に同様のパターンとなり、全ての信号線を引き出すことができる。
【００４３】
又、第２の実施形態の場合と同じ前提条件のときの本変形例のＬＳＩ４に設けることができる信号用バンプ電極の数は、（２．５ｍ−４４）となり、第２の電源供給用バンプ電極１５３Ｖ，１５３Ｇの内周側２列に信号用バンプ電極１５７を設けたときの信号用バンプ電極の数は（２ｍ−２４）となるので、ｍ＞４０であれば本変形例のＬＳＩ４のほうがより多くの信号用バンプ電極を設けることができる。
【００４４】
以上説明したように、本発明のＬＳＩは、チップ全面に最小格子ピッチ（Ｓx1，Ｓy1）で仮想的に作る格子点のいずれかに全てのバンプ電極が配置され、且つＩ／Ｏ回路部８５のチップ内での位置に応じてこのＩ／Ｏ回路部８５に電源を供給する第２の電源供給用バンプ電極１５３Ｖ，１５３ＧをＩ／Ｏ回路部８５の近傍に配置することで第２の電源供給用バンプ電極とＩ／Ｏ回路部との配線距離を短くして配線による電圧降下を抑制しながら、外周側バンプ電極の横方向配置間隔を広くしておくことにより、このＬＳＩを実装するＰＷＢにおいて、ＰＷＢの配線パターンの設計基準に従いながら一層の配線層のみで内周側に設けた信号用バンプ電極を接続するＰＷＢの信号用接続電極からＬＳＩ搭載部領域外への引出配線を設けることができるので信号端子の数も増加させることができるという効果が得られる。
【００４５】
尚、本発明は上記実施形態の説明に限定されるものでなく、その要旨の範囲内において種々変更が可能であることは言うまでもない。
【００４６】
例えば、上記実施形態はチップ表面に２次元的に配置されたバンプ電極を有するＦＣＬＳＩを例として説明したが、ＢＧＡの外部接続端子についても同様に適用できることは言うまでもない。具体的には、図１８に示すＢＧＡの一例の模式的な断面図を参照すると、外部接続用端子であるバンプ電極２６０に対して、特に第１の実施形態及びその変形例をそのまま応用できる。尚、このＢＧＡ２０は、チップ１００或いはチップ１０２を搭載基板２２に搭載した例を示しているが、これに限定されるものでなく、チップを搭載基板２２にフェイスアップで搭載しワイヤボンディングで接続するようにしてもよい。又、ＦＣＬＳＩを搭載基板２２に搭載する場合は、搭載基板２２を上記実施形態の説明におけるＰＷＢとすることもできる。
【００４７】
又、第１のバンプ電極群１６２は、第１境界線１６１で囲まれる領域内全面に配置した例で説明したが、例えば図１９に一例を示すように必要に応じて一部の格子点のバンプ電極を除いた配置方法としてもよい。
【００４８】
更に、上記実施形態及びそれらの変形例を、必要に応じて同一チップ内で混在させることもできる。
【００４９】
【発明の効果】
以上説明したとおり、本発明のＬＳＩは、同一面上に２次元的に配列されたバンプ電極等の外部接続端子を有するＬＳＩで、信号端子数を増加させても当該ＬＳＩを実装するＰＷＢにおいて、ＬＳＩの信号用外部接続端子を接続する信号用接続電極からＬＳＩ搭載部領域外への引出配線を単一配線層で容易に形成できるという効果が得られる。
【００５０】
又、ＦＣＬＳＩにおいては、チップ上でのＩ／Ｏ回路部の配置位置に関わらず電源配線によるＩ／Ｏ回路部の電圧降下を抑制することができるという効果も得られる。
【図面の簡単な説明】
【図１】本発明のＬＳＩの第１の実施形態を説明するための図で、外部接続用バンプ電極の配置を模式的に示す平面図である。
【図２】（ａ），（ｂ）はそれぞれ図１のＡ１−Ａ１’線及びＡ２−Ａ２’線に沿った断面を模式的に示す断面図である。
【図３】本実施形態に好適なＬＳＩのチップ構成概要を模式的に示す平面図である。
【図４】チップの辺、辺の方向、領域等の定義を説明するための平面図である。
【図５】ＰＷＢを説明するための図で、（ａ）はＬＳＩを含む各種電子部品を搭載したＰＷＢの模式的な平面図、（ｂ）は（ａ）のＺ１−Ｚ１’線での模式的な断面図である。
【図６】図５（ａ）のＱ部の模式的な拡大平面図である。
【図７】図５（ａ）のＲ部に相当する部分の拡大平面図である。
【図８】第１の実施形態の変形例のＬＳＩにおける外部接続用バンプ電極配置を模式的に示す平面図である。
【図９】図５（ａ）のＱ部に相当する部分の拡大平面図である。
【図１０】図５（ａ）Ｒ部に相当する部分の拡大平面図である。
【図１１】本発明の第２の実施形態のＬＳＩのチップの概略構成を模式的に示す平面図である。
【図１２】本発明の第２の実施形態のＬＳＩを説明するための図で、外部接続用バンプ電極の配置を模式的に示す平面図である。
【図１３】（ａ），（ｂ），（ｃ）はそれぞれ図１２のＣ１−Ｃ１’線，Ｃ２−Ｃ２’線及びＣ３−Ｃ３’線に沿った断面を模式的に示す断面図である。
【図１４】図５（ａ）のＲ部に相当する部分を拡大した模式的な平面図である。
【図１５】第２の実施形態の変形例のＬＳＩを説明するための図で、外部接続用バンプ電極の配置を模式的に示す平面図である。
【図１６】１６（ａ），（ｂ），（ｃ）はそれぞれ図１５のＤ１−Ｄ１’線，Ｄ２−Ｄ２’線及びＤ３−Ｄ３’線に沿った断面を模式的に示す断面図である。
【図１７】第２の実施形態の変形例のＬＳＩを実装するＰＷＢの一例を説明するための図で、（ａ）は部品実装面の模式的な概略平面図、（ｂ）は（ａ）のＺ１−Ｚ２’線での概略断面をＬＳＩ４を実装した状態で示す断面図、（ｃ）は（ａ）のＨ部の模式的な拡大平面図である。
【図１８】ＢＧＡの一例の模式的な断面図である。
【図１９】第１のバンプ電極群の配置方法の一例を示す平面図である。
【図２０】（ａ）は従来のＬＳＩを含む電子部品を実装したＰＷＢの実装面の模式的な平面図、（ｂ）は（ａ）のＰ部を拡大した模式的な平面図である。
【符号の説明】
１，２，３，４，１０    ＬＳＩ
２０    ＢＧＡ
２２    搭載基板
３０，４０    ＰＷＢ
３２，４２    接続電極
３５，４５    引出配線
３７，４７    スルーホール
５０    下層の配線層
８０    内部回路部
８２    Ｉ／Ｏセル
８５    Ｉ／Ｏ回路部
８８    周辺領域
１００，１０２    チップ
１１０    絶縁膜
１１１，１１２    第１の辺
１１６，１１７    第２の辺
１２１，１２３    対角線
１３１，１３３    第１領域
１４１，１４３    第２領域
１５１Ｖ，１５１Ｇ    第１の電源供給用バンプ電極
１５３Ｖ，１５３Ｇ    第２の電源供給用バンプ電極
１５７    信号用バンプ電極
１６０，２６０    バンプ電極
１６１    第１境界線
１６１ｐ    ＰＷＢ側仮想第１境界線
１６２    第１のバンプ電極群
１６３    第２境界線
１６３ｐ    ＰＷＢ側仮想第２境界線
１６４    第２のバンプ電極群
１６５    第３境界線
１６６    第３のバンプ電極群
１６８    第４のバンプ電極群
１７１    エッジ境界線
１７１ｐ    ＰＷＢ側仮想エッジ境界線
２５１Ｖ，２５１Ｇ    第１の電源供給用接続電極
２５３Ｖ，２５３Ｇ    第２の電源供給用接続電極
２５７，２５８    信号用接続電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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