(57)【特許請求の範囲】
【請求項１】
第１のＳＲＡＭと、
前記第１のＳＲＡＭよりもしきい値の高い第２のＳＲＡＭと、
少なくとも一部の回路の動作を停止させるスタンバイ状態にするか否かを制御するスタンバイ制御回路と、
前記スタンバイ制御回路からの信号に基づいて前記第１のＳＲＡＭ及び前記第２のＳＲＡＭに供給する電源を制御する電源制御回路と、
前記スタンバイ制御回路からの信号に基づいて前記第１のＳＲＡＭと前記第２のＳＲＡＭとの間のデータ転送を制御するメモリコントローラとを備え、
前記スタンバイ制御回路からのスタンバイ起動要求信号に基づいて、前記電源制御回路が前記第２のＳＲＡＭに電源供給を開始した後、前記メモリコントローラが前記第１のＳＲＡＭから前記第２のＳＲＡＭにデータを転送させ、
前記スタンバイ制御回路からのスタンバイ解除要求信号に基づいて、前記メモリコントローラが前記第２のＳＲＡＭから前記第１のＳＲＡＭにデータを転送した後、前記電源制御回路が前記第２のＳＲＡＭに対して電源供給を停止する半導体装置。
【請求項２】
前記メモリコントローラが前記第１のＳＲＡＭから前記第２のＳＲＡＭにデータを転送させた後、前記電源制御回路が前記第１のＳＲＡＭへの電源を遮断し、
前記スタンバイ制御回路からのスタンバイ解除要求信号に基づいて、前記第１のＳＲＡＭに対して前記電源制御回路が電源供給を再開した後、前記メモリコントローラが前記第２のＳＲＡＭから前記第１のＳＲＡＭにデータを転送される請求項１記載の半導体装置。
【請求項３】
前記第１のＳＲＡＭと前記第２のＳＲＡＭとの間でデータが一括して転送されることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１のＳＲＡＭと前記第２のＳＲＡＭがシングルチップ・マイクロコンピュータに設けられていることを特徴とする請求項１乃至３いずれかに記載の半導体装置。
【請求項５】
第１のＳＲＡＭと、
前記第１のＳＲＡＭよりもしきい値の高い第２のＳＲＡＭとを備える半導体装置に対して少なくとも一部の回路の動作を停止させるスタンバイモードの制御を行う半導体装置の制御方法であって、
前記スタンバイモードを起動させるスタンバイ起動要求信号に基づいて前記第２のＳＲＡＭに電源供給を開始するステップと、
前記電源が供給された第２のＳＲＡＭに前記第１のＳＲＡＭからデータを転送するステップと、
前記スタンバイモード起動要求信号に基づいて起動されたスタンバイモードを解除するスタンバイモード解除要求信号に基づいて、前記第２のＳＲＡＭから前記第１のＳＲＡＭにデータを転送するステップと、
前記第１のＳＲＡＭにデータ転送が完了した前記第２のＳＲＡＭに対する電源供給を停止するステップとを備える半導体装置の制御方法。
【請求項６】
前記第２のＳＲＡＭに前記第１のＳＲＡＭからデータが転送された後、前記第１のＳＲＡＭの電源供給を停止するステップをさらに備え、
前記スタンバイモード解除要求信号に基づいて、前記第１のＳＲＡＭに電源供給を再開した後、前記第２のＳＲＡＭから前記第１のＳＲＡＭにデータを転送することを特徴とする請求項５記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその制御方法に関し、特にメモリを備えた半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
シングルチップ・マイクロコンピュータでは従来、消費電力を低減するため、スタンバイモードとして、メモリへの電源供給を停止している（特許文献１）。すなわち、マイクロコンピュータの動作が必要ないとき、ＣＰＵやクロック発生器などの動作を停止させて、マイクロコンピュータの消費電流を動作時から減少させている。
【０００３】
この従来のシングルチップ・マイクロコンピュータについて図１を用いて説明する。図1に従来のシングルチップ・マイクロコンピュータのブロック図を示す。マイクロコンピュータ２０内のＣＰＵ２１はバスライン２２を介して、ＲＯＭ２３、不揮発性メモリ２４、Ｉ／Ｏポート２５とそれぞれ接続されている。
【０００４】
ＣＰＵ２１はクロック発生器(以下「ＣＧ」という))２６よりクロック信号を供給されて動作を行い、ＲＯＭ２３に格納されているプログラムを順次読み出して実行する。ＣＰＵ２１は、プログラムの実行の際に不揮発性メモリ２４にデータの書き込み及び読み出しを行う。また、ＣＰＵ２１はＩ／Ｏポート２５を介して入出力端子２７よりデータの入出力を行う。
【０００５】
上記の不揮発性メモリ２４はＳＲＡＭ２４ａとＥ２ＰＲＯＭ２４ｂから構成されている。ＳＲＡＭ２４ａとＥ２ＰＲＯＭ２４ｂとはそれぞれの記憶領域が1対1に対応している。両者間のデータ転送は一括して行われる.
【０００６】
スタンバイ制御回路３０はＣＰＵ２１よりスタンバイ起動要求があったとき、または電源電圧検出回路３１からスタンバイに切り替える検出信号が供給されたときに起動する。電源電圧検出回路３１はマイクロコンピュータ２０に供給される電源の電圧低下を検出した時にスタンバイに切り替える検出信号をスタンバイ制御回路１３０に出力する。スタンバイ制御回路３０はクロック信号よりスタンバイ起動を行う制御信号を生成して、不揮発性メモリ２４及びＣＰＵ２１、ＣＧ２６、などのマイクロコンピュータ全回路それぞれに供給する。
【０００７】
これによって、ＳＲＡＭ２４ａのデータが一括してＥ２ＰＲＯＭ２４ｂに転送されて保持され、ＣＰＵ２１、ＣＧ２６等の全回路はその動作を一時停止する。また、ＣＧ２６はスタンバイモードによって、動作を継続する場合もある。
【０００８】
また、スタンバイ制御回路３０は、スタンバイ動作中に、端子３２よりスタンバイ解除要求があったときにスタンバイ解除を行う制御信号を生成して不揮発性メモリ２４及びＣＰＵ２１、ＣＧ２６等の全回路にそれぞれ供給する.
【０００９】
これによってＣＰＵ２１、ＣＧ２６等の全回路はその動作を再開し、Ｅ２ＰＲＯＭ２４ｂのデータが一括してＳＲＡＭ２４ａに転送されてＣＰＵ２１によるアクセスが可能になる。この構成により、動作の必要がないときは、ＣＰＵ、ＣＧ２６などの各回路を停止することができるため、マイクロコンピュータの消費電力を低減することができる。
【００１０】
ところで、ＬＳＩの微細化が進むにつれて、ＬＳＩを構成するトランジスタからのリーク電流が増大し、消費電力が大きくなることが問題になっている。リーク電流はスタンバイ時にも流れるため、スタンバイモードによる消費電力低減効果が低くなる。従って、消費電力低減効果を向上するためには、細かな電源管理を行い、頻繁にスタンバイモードの使用する必要がある。
【００１１】
しかしながら、上述のシングルチップ・マイクロコンピュータでは、以下のような問題点があった。従来技術では、図１に示したようにスタンバイ時の揮発性メモリであるＳＲＡＭデータの保全にＥ２ＰＲＯＭのような不揮発性メモリを使用している。Ｅ２ＰＲＯＭのように不揮発性メモリには書き込み/消去回数に制限がある。不揮発性メモリの書き込み消去回数はＥ２ＰＲＯＭの場合１０５〜１０６回までと限られており、スタンバイモードの利用回数に上限が生じる。従って、スタンバイ時におけるＳＲＡＭ２４ａからＥ２ＰＲＯＭへのデータ転送回数が制限される。このため、スタンバイモードの使用回数に制限が発生し、スタンバイモードを頻繁に使用して、細かな電源管理を行うことが困難になる。
【００１２】
また、スタンバイモード時にＳＲＡＭを別のメモリにデータ退避せず、ＳＲＡＭのみをスタンバイモードに入れない場合、リーク電流が発生する。高速なＳＲＡＭでは閾値電圧が低くスタンバイ時のリーク電流が大きい。リーク電流を低減するためにはＳＲＡＭの閾値電圧を高くすれば良いが、アクセススピードが低下してしまう。
【特許文献１】特開昭６３−１５７２５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
このように従来のシングルチップ・マイクロコンピュータでは消費電力を低減することが困難であるという問題点があった。
本発明はこのような問題点に鑑みてなされたものであり消費電力を低減することができるシングルチップ・マイクロコンピュータを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の第１の態様にかかる半導体装置は、第１のＳＲＡＭ（例えば、本発明の実施の形態におけるＳＲＡＭ１２４ａ）と、前記第１のＳＲＡＭよりもしきい値の高い第２のＳＲＡＭ（例えば、本発明の実施の形態における第２のＳＲＡＭ１２４ａ）と、少なくとも一部の回路の動作を停止させるスタンバイ状態にするか否かを制御するスタンバイ制御回路（例えば、本発明の実施の形態におけるスタンバイ制御回路１３０）と、前記スタンバイ制御回路からの信号に基づいて前記第１のＳＲＡＭ及び前記第２のＳＲＡＭに供給する電源を制御する電源制御回路（例えば、本発明の実施の形態における電源制御回路１４０）と、前記スタンバイ制御回路からの信号に基づいて前記第１のＳＲＡＭと前記第２のＳＲＡＭとの間のデータ転送を制御するメモリコントローラ（例えば、本発明の実施の形態におけるＭＥＭＣ１５０）とを備え、前記スタンバイ制御回路からのスタンバイ起動要求信号（例えば、本発明の実施の形態におけるスタンバイ起動要求信号１４４）に基づいて、前記電源制御回路が前記第２のＳＲＡＭに電源供給を開始した後、前記メモリコントローラが前記第１のＳＲＡＭから前記第２のＳＲＡＭにデータを転送させ、前記スタンバイ制御回路からのスタンバイ解除要求信号（例えば、本発明の実施の形態におけるスタンバイ解除要求信号１４５）に基づいて、前記メモリコントローラが前記第２のＳＲＡＭから前記第１のＳＲＡＭにデータを転送した後、前記電源制御回路が前記第２のＳＲＡＭに対して電源供給を停止するものである。これにより、頻繁にスタンバイモードに切り替えることができ、細かな電源管理が可能になるため、消費電力を低減することができる。
【００１５】
本発明の第二の態様にかかる半導体装置は、上述の半導体装置において、前記メモリコントローラが前記第１のＳＲＡＭから前記第２のＳＲＡＭにデータを転送させた後、前記電源制御回路が前記第１のＳＲＡＭへの電源を遮断し、前記スタンバイ制御回路からのスタンバイ解除要求信号に基づいて、前記第１のＳＲＡＭに対して前記電源制御回路が電源供給を再開した後、前記メモリコントローラが前記第２のＳＲＡＭから前記第１のＳＲＡＭにデータを転送されるものである。これにより、スタンバイ時におけるリーク電流を低減することができ、スタンバイモードによる消費電力低減効果を向上することができる。
【００１６】
本発明の第三の態様にかかる半導体装置は、上述の半導体装置において、前記第１のＳＲＡＭと前記第２のＳＲＡＭとの間でデータが一括して転送されることを特徴とするものである。これにより、早くスタンバイモードへの切り替えを行うことができる。
【００１７】
本発明の第四の態様にかかる半導体装置は、上述の半導体装置において、前記第１のＳＲＡＭと前記第２のＳＲＡＭがシングルチップ・マイクロコンピュータに設けられていることを特徴とするものである。
【００１８】
本発明の第五の態様にかかる半導体装置の制御方法は、第１のＳＲＡＭと、前記第１のＳＲＡＭよりもしきい値の高い第２のＳＲＡＭとを備える半導体装置に対して少なくとも一部の回路の動作を停止させるスタンバイモードの制御を行う半導体装置の制御方法であって、前記スタンバイモードを起動させるスタンバイ起動要求信号に基づいて前記第２のＲＡＭに電源供給を開始するステップと、前記電源が供給された第２のＳＲＡＭに前記第１のＳＲＡＭからデータを転送するステップと、前記スタンバイモード起動要求信号に基づいて起動されたスタンバイモードを解除するスタンバイモード解除要求信号に基づいて、前記第２のＲＡＭから前記第１のＲＡＭにデータを転送するステップと、前記第１のＲＡＭにデータ転送が完了した前記第２のＲＡＭに対する電源供給を停止するステップとを備えるものである。
【００１９】
本発明の第六の態様にかかる半導体装置は、上述の制御方法において、前記第２のＳＲＡＭに前記第１のＳＲＡＭからデータが転送された後、前記第１のＳＲＡＭの電源供給を停止するステップをさらに備え、前記スタンバイモード解除要求信号に基づいて、前記第１のＲＡＭに電源供給を再開した後、前記第２のＲＡＭから前記第１のＲＡＭにデータを転送することを特徴とするものである。
【発明の効果】
【００２０】
本発明によれば、消費電力が低減された半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明は以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。
【００２２】
本発明にかかるシングルチップ・マイクロコンピュータについて図２を用いて説明する。図２はシングルチップ・マイクロコンピュータの構成を示すブロック図である。シングルチップ・マイクロコンピュータは例えば、ＣＭＯＳ構成のものである。本実施の形態では揮発性メモリ１２４には、第１のＳＲＡＭ（スタティックＲＡＭ）１２４ａと第２のＳＲＡＭ１２４ｂとが設けられている。すなわち、図１に示した、従来のマイクロコンピュータにおけるＥ２ＰＲＯＭ２４ｂに代えてＳＲＡＭ１２４ｂを使用している。ＳＲＡＭ１２４ｂにはＳＲＡＭ１２４ａよりもしきい値電圧が高いものを用いている。ＳＲＡＭ１２４ａとＳＲＡＭ１２４ｂとはそれぞれの記憶領域が1対1に対応している。両者間のデータ転送はバスラインを介して一括して行われる
【００２３】
マイクロコンピュータ１２０内のＣＰＵ１２１はバスライン１２２を介して、ＲＯＭ１２３、揮発性メモリ１２４、Ｉ／Ｏポート１２５とそれぞれ接続されている。
【００２４】
ＣＰＵ１２１はクロック発生器(以下「ＣＧ」という)１２６よりクロック信号を供給されて動作を行い、ＲＯＭ１２３に格納されているプログラムを順次読み出して実行する。ＣＰＵ１２１は、プログラムの実行の際に揮発性メモリ１２４にデータの書き込み及び読み出しを行う。また、ＣＰＵ１２１はＩ／Ｏポート１２５を介して入出力端子１２７よりデータの入出力を行う。
【００２５】
通常動作時ＳＲＡＭ１２４ｂは使用しないため、消費電流を低減するために、ＳＲＡＭ１２４ｂに対する電源供給を遮断する。スタンバイ制御回路１３０はＣＰＵ１２１よりスタンバイ起動要求があったとき、または電源電圧検出回路１３１からスタンバイに切り替える検出信号が供給されたときに起動する。電源電圧検出回路１３１はマイクロコンピュータ１２０に供給される電源の電圧低下を検出した時にスタンバイに切り替える検出信号をスタンバイ制御回路１３０に出力する。スタンバイ制御回路１３０はクロック信号よりスタンバイ起動を行う制御信号を生成する。スタンバイ制御回路１３０よりスタンバイ起動制御信号が生成されると、ＳＲＡＭ１２４ｂへの電源供給を開始する。
【００２６】
ＳＲＡＭ１２４ｂへの電源供給開始後、ＳＲＡＭ１２４ａからＳＲＡＭ１２４ｂへデータを一括して転送する。転送完了後、ＳＲＡＭ１２４ａ及びＣＰＵ１２１、ＣＧ１２６、などのマイクロコンピュータの各回路に対して電源供給を遮断して、動作を停止させる。ただし、ＳＲＡＭ１２４ｂのみ、スタンバイ動作時に常に電源を供給しデータを保持し続ける。
【００２７】
また、スタンバイ制御回路１３０は、スタンバイ動作中に、端子１３２よりスタンバイ解除要求があったときにスタンバイ解除を行う制御信号を生成して揮発性メモリ１２４及びＣＰＵ１２１、ＣＧ１２６等の全回路にそれぞれ電源供給する。そして、ＳＲＡＭ１２４ｂからＳＲＡＭ１２４ａにデータが一括転送される。データ転送が完了した後、第２のＳＲＡＭ１２４ｂへの電源供給を停止する。
【００２８】
これによってＣＰＵ１２１、ＣＧ１２６等の全回路はその動作を再開し、ＳＲＡＭ１２４ｂのデータが一括してＳＲＡＭ１２４ａに転送されてＣＰＵ１２１によるアクセスが可能になる。データ転送完了後ＳＲＡＭ１２４ｂへの電源供給を遮断する。この構成により、動作の必要がないときは、ＣＰＵ１２１、ＣＧ１２６などの各回路を停止することができるため、マイクロコンピュータの消費電力を低減することができる。
【００２９】
本発明では、スタンバイモード時におけるＳＲＡＭのデータ退避先を不揮発性メモリからしきい値電圧の高いＳＲＡＭに変更している。これにより、データ転送回数の制限が解消され、スタンバイモードを使って細かな電源管理を行い低消費電力化が可能である。また、通常はしきい値電圧が低く高速なＳＲＡＭ１２４ａを使用し、スタンバイモード時のデータ保護時のみしきい値電圧の高いＳＲＡＭ１２４ｂを使用している。これにより、通常動作時では、ＳＲＡＭへのアクセススピードを損なわず書き込みできるとともに、スタンバイ時ではリーク電流を低減して消費電力低減効果を得ることができる。
【００３０】
次に、通常動作とスタンバイとの切り替えについて図３及び図４を用いて説明する。図３は本発明にかかるシングルチップ・マイクロコンピュータの揮発性メモリ１２４の構成を示すブロック図である。図４は通常動作とスタンバイとの切り替えにおけるデータ転送のタイミングチャートである。図３において、１４０は電源制御回路、１４２はメイン電源、１４３はバックアップ電源、１４４はスタンバイ起動要求信号、１４５はスタンバイ解除要求信号、１５０はメモリコントローラ（以下、ＭＥＭＣとする。）、１５１ａはＲｅａｄ／Ｗｒｉｔｅ制御信号（以下、Ｒ／Ｗとする。）、１５２はデータ転送完了信号である。
【００３１】
ＭＥＭＣ１５０は通常動作とスタンバイモード切り替えるため、ＳＲＡＭ１２４ａとＳＲＡＭ１２４ｂとの間でデータ転送を制御する。ＭＥＭＣ１５０によるデータ転送はスタンバイ起動要求信号及びスタンバイ解除要求信号に基づいて行われる。すなわち、スタンバイ起動要求信号１４４が入力された場合、通常動作からスタンバイに切り替えるため、ＳＲＡＭ１２４ａからＳＲＡＭ１２４ｂにデータを転送する。一方、スタンバイ解除要求信号１４５が入力された場合、スタンバイから通常動作に切り替えるため、ＳＲＡＭ１２４ｂからＳＲＡＭ１２４ａにデータを転送する。ＳＲＡＭ１２４ａとＳＲＡＭ１２４ｂとはバスラインにより接続されており、データが一括転送される。ＭＥＭＣ１５０はデータの転送が完了すると、データ転送完了信号１５２を電源制御回路１４０に出力する。
【００３２】
電源制御回路１４０はＳＲＡＭ１２４ａ及びＳＲＡＭ１２４ｂに供給する電源を制御する。すなわち、通常動作時にはしきい値の低いＳＲＡＭ１２４ａにメイン電源１４２を供給し、しきい値の高いＳＲＡＭ１２４ｂに対する電源供給を停止する。一方、スタンバイ時には、しきい値の高いＳＲＡＭ１２４ｂにバックアップ電源１４３を供給し、しきい値の低いＳＲＡＭ１２４ａに対する電源供給を停止する。電源制御回路１４０による電源の切り替えはスタンバイ起動要求信号１４４又はスタンバイ解除要求信号１４５並びにＭＥＭＣ１５０に基づいて行われる。
【００３３】
まず、通常動作からスタンバイモードに切り替える場合について説明する。スタンバイ制御回路１３０から、図４（ａ）に示すスタンバイ起動要求信号１４４が揮発性メモリ１２４に設けられた電源制御回路１４０及びＭＥＭＣ１５０に入力される。電源制御回路１４０は入力されたスタンバイ起動要求信号１４４に基づいて、図４（ｈ）に示すようバックアップ電源１４３の供給を開始する。これにより、バックアップ電源１４３がＭＥＭＣ１５０及びＳＲＡＭ１２４ｂに供給される。この時、図４（ｉ）に示すようメイン電源１４２は通常動作時からＳＲＡＭ１２４ａに供給され続けている。
【００３４】
ＭＥＭＣ１５０はスタンバイ起動要求信号１４４に基づいて図４（ｃ）に示すＲ／Ｗ１５１ａをＳＲＡＭ１２４ａに出力し、図４（ｄ）に示すＲ／Ｗ１５１ｂをＳＲＡＭ１２４ｂに出力する。ＳＲＡＭ１２４ａはＲ／Ｗ１５１ａによって、図４（ｆ）に示すデータ出力状態となる。一方、ＳＲＡＭ１２４ｂはＲ／Ｗ１５１ｂによって、図４（ｇ）に示すデータ入力状態となる。これにより、ＳＲＡＭ１２４ａに記憶されていたデータがＳＲＡＭ１２４ａからＳＲＡＭ１２４ｂに一括転送される。転送完了後、ＭＥＭＣ１５０から電源制御回路１４０に図４（ｅ）に示すデータ転送完了信号１５２を出力する。データ転送完了信号１５２に基づいて電源制御回路１４０は、図４（ｉ）に示すようＳＲＡＭ１２４ａに対してメイン電源１４２の供給を停止する。
【００３５】
これにより、シングルチップ・マイクロコンピュータがスタンバイモードとなり、しきい値の低いＳＲＡＭ１２４ａのメイン電源の供給が停止される。さらに、ＣＰＵ、ＣＧ１２６等についても動作が停止するため、消費電力を低減することができる。この時、図４（ｈ）に示すようにバックアップ電源がＳＲＡＭ１２４ｂに供給されている。従って、ＳＲＡＭ１２４ｂは図４（ｇ）に示すようにＳＲＡＭ１２４ａから転送されたデータが保持されている。ＳＲＡＭ１２４ｂはしきい値が高いため、スタンバイ時におけるリーク電流を低減することができる。これにより、消費電力低減効果を向上することができる。
【００３６】
次にスタンバイモードから通常動作に切り替える場合について説明する。スタンバイ制御回路１３０から、図４（ｂ）に示すスタンバイ解除要求信号１４５が揮発性メモリ１２４に設けられた電源制御回路１４０及びＭＥＭＣ１５０に入力される。スタンバイモード時にスタンバイ解除要求信号１４５が入力されると、電源制御回路１４０はスタンバイ解除要求信号１４５に基づいて、図４（ｉ）に示すようメイン電源１４２の供給を再開する。これにより、メイン電源１４２がＳＲＡＭ１２４ａに供給される。この時、図４（ｈ）に示すようバックアップ電源１４３はスタンバイモード時からＳＲＡＭ１２４ｂに供給され続けている。
【００３７】
ＭＥＭＣ１５０はスタンバイ解除要求信号１４５に基づいて図４（ｃ）に示すＲ／Ｗ１５１ａをＳＲＡＭ１２４ａに出力し、図４（ｄ）に示すＲ／Ｗ１５１ｂをＳＲＡＭ１２４ｂに出力する。ＳＲＡＭ１２４ａはＲ／Ｗ１５１ａによって、図４（ｆ）に示すようデータ入力状態となる。一方、ＳＲＡＭ１２４ｂはＲ／Ｗ１５１ｂによって、図４（ｇ）に示すようデータ出力状態となる。これにより、ＳＲＡＭ１２４ｂに記憶されていたデータがＳＲＡＭ１２４ｂからＳＲＡＭ１２４ａに一括転送される。転送完了後、ＭＥＭＣ１５０から電源制御回路１４０に図４（ｅ）に示すデータ転送完了信号１５２を出力する。データ転送完了信号１５２に基づいて電源制御回路１４０は、図４（ｈ）に示すようＳＲＡＭ１２４ｂ及びＭＥＭＣ１５０に対してバックアップ電源１４３の供給を停止する。
【００３８】
このようにして、ＳＲＡＭ１２４ａにメイン電源１４２の供給され、ＣＰＵ１２１、ＣＧ１２６等の全回路はその動作が再開される。また、ＳＲＡＭ１２４ｂからデータが転送されるため、通常動作再開時にＳＲＡＭ１２４ａに記憶されるデータはスタンバイ前と同じデータとなる。また、ＳＲＡＭ１２４ａにしきい値の低いものを用いているため、通常動作時における揮発性メモリ１２４へのアクセススピードを損なわずにリーク電流を低減することができる。
【００３９】
本発明にかかるシングルチップ・マイクロコンピュータはしきい値の低いＳＲＡＭ１２４ａ及びしきい値の高いＳＲＡＭ１２４ｂとを備えている。このような、しきい値の異なるＳＲＡＭはチャネル幅を異なるＲＡＭを搭載することにより、実現することができる。そして、通常動作時は高速動作可能なＳＲＡＭ１２４ａを使用し、スタンバイ時はリーク電流の少ないＳＲＡＭ１２４ｂを使用している。これにより、アクセススピードを損なわずにリーク電流を低減することができ、スタンバイモードによる消費電力低減を向上することができる。また、揮発性メモリ１２４に対して書き換え回数に制限のないＳＲＡＭを使用しているため、スタンバイモードを頻繁に使用して細かな電力制御を行うことが可能になる。
【００４０】
本発明では、上述のように、不揮発性メモリに代えてバックアップ電源付きの揮発性メモリを使用している。そして、バックアップ電源付きの揮発性メモリはスタンバイモード時にデータ退避元の揮発性メモリよりもしきい値電圧（Ｖｔｈ）が高いものを使用することでリーク電流を低減している。上述に示した制御方法により半導体装置のスタンバイモードを制御することにより、消費電力を低減することができる。
【００４１】
メモリを備えたＬＳＩにおいて、ＲＡＭへのアクセススピードを損なうことなく、スタンバイ時におけるリーク電流を低減することが可能になり、低消費電力化を図ることができる。Ｅ２ＰＲＯＭのような不揮発性メモリにある消去、書き込み回数制限がＳＲＡＭのような揮発性メモリにはないため、スタンバイモードを頻繁に使用することができる。よって、細かな電力制御を行うことが可能になり、消費電力を低減することができる。
【図面の簡単な説明】
【００４２】
【図１】従来のシングルチップ・マイクロコンピュータの構成を示すブロック図である。
【図２】本発明にかかるシングルチップ・マイクロコンピュータの構成を示すブロック図である。
【図３】本発明のシングルチップ・マイクロコンピュータにおけるＳＲＡＭの構成を示すブロック図である。
【図４】本発明のマイクロコンピュータの動作を示すタイミングチャートである。
【符号の説明】
【００４３】
２０  シングルチップ・マイクロコンピュータ、２１  ＣＰＵ、２２  バスライン、
２３  ＲＯＭ、２４  不揮発性メモリ、２４ａ  ＳＲＡＭ、２４ｂ  Ｅ２ＰＲＯＭ、
２５  Ｉ／Ｏポート、２６  クロック発生器、２７  入出力端子、
３０  スタンバイ制御回路、３１  電源電圧検出回路、３２  入力端子、
１２０  シングルチップ・マイクロコンピュータ、１２１  ＣＰＵ、１２２  バスライン
１２３  ＲＯＭ、１２４  揮発性メモリ、１２４ａ  第１のＳＲＡＭ、
１２４ｂ  第２のＳＲＡＭ、１２５  Ｉ／Ｏポート、１２６  クロック発生器、
１２７  入出力端子、１３０  スタンバイ制御回路、１３１  電源電圧検出回路、
１３２  入力端子、１４０  電源制御回路、１４２  メイン電源、
１４３  バックアップ電源、１４４  スタンバイ起動要求信号、
１４５  スタンバイ解除要求信号、１５０  メモリコントローラ（ＭＥＭＣ）、
１５１  Ｒｅａｄ／Ｗｒｉｔｅ制御信号（Ｒ／Ｗ）、
１５１  Ｒｅａｄ／Ｗｒｉｔｅ制御信号（Ｒ／Ｗ）、１５２  データ転送完了信号
【図１】
0004684575.tif 000002
【図２】
0004684575.tif 000003
【図３】
0004684575.tif 000004
【図４】
0004684575.tif 000005