(57)【特許請求の範囲】
【請求項１】
パワーデバイスをそれぞれオン状態・オフ状態に制御するためのオン信号とオフ信号とをレベルシフトして出力するレベルシフト回路と、
前記オン信号と前記オフ信号が両方とも第１の閾値レベルより低い場合に、前記オン信号と前記オフ信号の伝達を阻止するマスク回路と、
前記マスク回路の前段に設けられ、前記オン信号と前記オフ信号が両方とも第２の閾値レベルより低い場合に、前記オン信号の伝達経路と前記オフ信号の伝達経路を短絡する短絡回路とを有し、
前記第２の閾値レベルは前記第１の閾値レベルよりも高いことを特徴とするパワーデバイスの駆動回路。
【請求項２】
前記短絡回路は、
ソース・ドレインがそれぞれ前記オン信号の伝達経路と前記オフ信号の伝達経路に接続されたＮＭＯＳトランジスタと、
前記オン信号と前記オフ信号とをそれぞれインバータゲートを介して入力し、前記ＮＭＯＳトランジスタのゲートに出力するＡＮＤゲートとを有することを特徴とする請求項１に記載のパワーデバイスの駆動回路。
【請求項３】
前記短絡回路は、
ドレインとゲートが前記オン信号の伝達経路に接続された第１のＰＭＯＳトランジスタと、
ドレインとゲートが前記オフ信号の伝達経路に接続され、ソースが前記第１のＰＭＯＳトランジスタのソースに接続された第２のＰＭＯＳトランジスタとを有することを特徴とする請求項１に記載のパワーデバイスの駆動回路。
【請求項４】
前記短絡回路と前記マスク回路の間に設けられた遅延回路を更に有することを特徴とする請求項１〜３の何れか１項に記載のパワーデバイスの駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴやＭＯＳＦＥＴ等のパワーデバイスを駆動するための駆動回路に関し、特に高電位側基準電位の負ノイズ、ｄｖ／ｄｔによる誤信号の伝達を防ぐことができるパワーデバイスの駆動回路に関するものである。
【背景技術】
【０００２】
図１１は従来のパワーデバイスの駆動回路を示す図である。この駆動回路は、レベルシフト回路１０と、伝達回路１１と、ドライバ回路１２とを有する。そして、レベルシフト回路１０は、抵抗Ｒ１、Ｒ２と、高耐圧ＮＭＯＳトランジスタＴ１、Ｔ２とを有する。また、伝達回路１１は、ＲＳ型フリップフロップ１６と、マスク回路１７とを有する。そして、マスク回路１７は、図２に示すように、インバータゲート１８、１９と、ＮＡＮＤゲート２０、２１と、ＮＯＲゲート２２、２３と、ＡＮＤゲート２４とを有する。
【０００３】
レベルシフト回路１０に対して、パワーデバイスのオン・オフ動作を制御するためのオン信号とオフ信号が入力される。オン信号とオフ信号は、低電位側の制御回路３２から出力されるパルス状の信号であり、レベルシフト回路１０の高耐圧ＮＭＯＳトランジスタＴ１、Ｔ２に入力され、高電位にレベルシフトされる。レベルシフトされたオン信号とオフ信号は、伝達回路１１及びドライバ回路１２を介してパワーデバイス（図示せず）に伝達される。
【０００４】
一般に、駆動回路により駆動されるパワーデバイスの負荷はモータや蛍光灯等のインダクタンス負荷である場合が多い。これらのインダクタンス負荷や、プリント基板上の配線等による寄生インダクタンス成分等に影響されて、スイッチング時に駆動回路のグランド３３の電位（高電位側基準電位）の負ノイズやｄｖ／ｄｔにより高電位側基準電位がグランド１４の電位に対して負側へ変動する場合がある。
【０００５】
この場合、高耐圧ＮＭＯＳトランジスタＴ１、Ｔ２の寄生容量、寄生ダイオード等によってグランド３３に接続された抵抗Ｒ１、Ｒ２に電流が流れ、電圧降下が生じ、オン信号とオフ信号が急激に低下して誤信号となる。この誤信号が伝達されてパワーデバイスの誤動作を招くという問題があった。
【０００６】
そこで、この誤動作を防ぐために、マスク回路１７を設けて、オン信号とオフ信号が両方とも第１の閾値レベルより低い場合に、オン信号とオフ信号のＲＳ型フリップフロップ１６への伝達を阻止していた（例えば、特許文献１参照）。
【０００７】
【特許文献１】特開２００３−２７３７１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここで、レベルシフト回路１０の出力、即ちオン信号とオフ信号がｄｖ／ｄｔ等の影響により図１２（ａ）に示すように急激に低下した場合を考える。図中で、マスク回路１７のインバータゲート１８、１９の閾値レベル（第１の閾値レベル）を破線Ａで示す。インバータゲート１８、１９の出力信号、ＡＮＤゲート２４の出力信号は、それぞれ図１２（ｂ）〜（ｄ）に示すように変化する。
【０００９】
高耐圧ＮＭＯＳトランジスタＴ１、Ｔ２の寄生容量のバラツキ等により、オン信号とオフ信号に電位差が生じた場合、ＡＮＤゲートの出力信号がアクティブ（ハイ）になる範囲が、インバータゲート１８又は１９の出力信号がアクティブ（ハイ）になる範囲よりも狭くなる。このため、図１２（ｅ）に示すように、オン側のＮＯＲゲート２２からＲＳ型フリップフロップ１６に誤信号が伝達されるという問題があった。
【００１０】
本発明は、上述のような課題を解決するためになされたもので、その目的は、高電位側基準電位の負ノイズ、ｄｖ／ｄｔによる誤信号の伝達を防ぐことができるパワーデバイスの駆動回路を得るものである。
【課題を解決するための手段】
【００１１】
本発明に係るパワーデバイスの駆動回路は、パワーデバイスをそれぞれオン状態・オフ状態に制御するためのオン信号とオフ信号とをレベルシフトして出力するレベルシフト回路と、オン信号とオフ信号が両方とも第１の閾値レベルより低い場合に、オン信号とオフ信号の伝達を阻止するマスク回路と、マスク回路の前段に設けられ、オン信号とオフ信号が両方とも第２の閾値レベルより低い場合に、オン信号の伝達経路とオフ信号の伝達経路を短絡する短絡回路とを有し、第２の閾値レベルは第１の閾値レベルよりも高い。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１２】
本発明により、高電位側基準電位の負ノイズ、ｄｖ／ｄｔによる誤信号の伝達を防ぐことができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
図１は本発明の実施の形態１に係るパワーデバイスの駆動回路を示す図である。この駆動回路は、パワーデバイスの駆動信号を生成する回路であって。レベルシフト回路１０と、伝達回路１１と、ドライバ回路１２と、短絡回路１３とを有する。なお、この駆動回路は高耐圧集積回路（ＨＶＩＣ）により実現される。
【００１４】
レベルシフト回路１０は、抵抗Ｒ１、Ｒ２と、高耐圧ＮＭＯＳトランジスタＴ１、Ｔ２とを有する。このトランジスタＴ１、Ｔ２のソースは共にグランド１４に接続され、ドレインはそれぞれ抵抗Ｒ１、Ｒ２を介して高電位側電源１５に接続されている。そして、トランジスタＴ１、Ｔ２のゲートに対してパワーデバイスのオン・オフ動作を制御するための低電位のオン信号とオフ信号が入力される。この信号によりトランジスタＴ１、Ｔ２が動作して抵抗Ｒｌ、Ｒ２に電位差が発生することで、オン信号とオフ信号が高電位にレベルシフトされて、トランジスタＴ１、Ｔ２のドレイン側から出力される。
【００１５】
伝達回路１１は、ＲＳ型フリップフロップ１６と、マスク回路１７とを有する。そして、マスク回路１７は、図２に示すように、インバータゲート１８、１９と、ＮＯＲゲート２０、２１と、ＮＡＮＤゲート２２、２３と、ＡＮＤゲート２４とを有する。
【００１６】
レベルシフトされたオン信号とオフ信号は、それぞれマスク回路１７のインバータゲート１８、１９に入力される。このインバータゲート１８、１９は、第１の閾値レベルで論理反転する。そして、インバータゲート１８、１９の出力は、それぞれＮＡＮＤゲート２２、２３を介してＮＯＲゲート２０、２１に入力される。また、インバータゲート１８、１９の出力は共にＡＮＤゲート２４にも入力され、このＡＮＤゲート２４の出力がＮＯＲゲート２０、２１に入力される。このＡＮＤゲート２４は、インバータゲート１８、１９の出力が両方ともアクティブのときに、インバータゲート１８、１９の出力、即ちオン信号とオフ信号がＲＳ型フリップフロップ１６に伝達されないようマスクするためのマスク信号を生成する。これにより、マスク回路１７は、オン信号とオフ信号が両方とも第１の閾値レベルより低い場合に、オン信号とオフ信号の伝達を阻止する。
【００１７】
マスク回路１７のＮＡＮＤゲート２２の出力はＲＳ型フリップフロップ１６のセット入力Ｓに入力され、ＮＡＮＤゲート２３出力はＲＳ型フリップフロップ１６のリセット入力Ｒに入力される。そして、ＲＳ型フリップフロップ１６の出力は、ドライバ回路１２を介してパワーデバイス（図示せず）に伝達される。
【００１８】
さらに、本発明では、マスク回路１７の前段に短絡回路１３を設けている。短絡回路１３は、ＮＭＯＳトランジスタ２５と、ＡＮＤゲート２５と、インバータゲート２７、２８を有する。このインバータゲート２７、２８は、第２の閾値レベルで論理反転する。そして、このＮＭＯＳトランジスタ２５は、ソース・ドレインがそれぞれオン信号の伝達経路（トランジスタＴ１のドレイン端子とインバータゲート１８の間）とオフ信号の伝達経路（トランジスタＴ２のドレイン端子とインバータゲート１９の間）に接続されている。また、ＡＮＤゲート２５は、オン信号とオフ信号とをそれぞれインバータゲート２７、２８を介して入力し、ＮＭＯＳトランジスタ２５のゲートに出力する。これにより、短絡回路１３は、オン信号とオフ信号が両方とも第２の閾値レベルより低い場合に、オン信号の伝達経路とオフ信号の伝達経路を短絡する。
【００１９】
ただし、第２の閾値レベルを第１の閾値レベルよりも高く設定する。これにより、伝達回路１１よりも短絡回路１３が先に動作する。
【００２０】
ここで、レベルシフト回路１０の出力、即ちオン信号とオフ信号がｄｖ／ｄｔ等の影響により図３（ａ）に示すように急激に低下した場合を考える。図中で、第１の閾値レベルを破線Ａで示し、第２の閾値レベルを破線Ｂで示し、オン信号を線Ｘで示し、オフ信号を線Ｙで示す。また、図３（ａ）の要部を図４に拡大して示す。
【００２１】
オフ信号がオン信号よりも大きい場合、オン信号が入力されたインバータゲート２７は、オフ信号が入力されたインバータゲート２８よりも先に論理反転のための第２の閾値レベルに達する。このため、図３（ｂ）（ｃ）に示すように、オン信号がオフ信号よりも先にＡＮＤゲート２５に入力される。
【００２２】
そして、オン信号とオフ信号がどちらもインバータゲート２７、２８の論理反転のための第２の閾値レベルに達すると、図３（ｄ）に示すように、ＡＮＤゲート２５から信号が出力される。これにより、ＮＭＯＳトランジスタ２５のゲートがターンオンして、オン信号の伝達経路とオフ信号の伝達経路が短絡される。これは図３（ａ）のＥ点に該当する。
【００２３】
この短絡動作によりオン信号とオフ信号の間の電位差が無くなり、線Ｘ（オン信号）と線Ｙ（オフ信号）が重なって理想的な線Ｚになる。この状態でオン信号とオフ信号の電位降下が大きくなって伝達回路１１のインバータゲート１８、１９の第１の閾値レベルに達すると、図３（ｅ）（ｆ）に示すように、インバータゲート１８、１９から同時に信号が出力され、図３（ｇ）に示すように、これと同時にＡＮＤゲート２４の出力信号（マスク信号）も出力される。このため、図３（ｈ）に示すように、ＡＮＤゲート２４の立ち上がり時にＮＯＲゲート２２から誤信号は出力されない。
【００２４】
次に、オン信号・オフ信号がＶＳ電位から上昇していき、伝達回路１１のインバータゲート１８、１９の第１の閾値レベルを越えると、図３（ｄ）（ｆ）に示すようにインバータゲート１８、１９からの出力信号が同時にオフになり、図３（ｇ）に示すように、これと同時にＡＮＤゲート２４の出力信号（マスク信号）もオフになる。このため、図３（ｈ）に示すように、ＡＮＤゲート２４の立ち下り時にＮＯＲゲート２２から誤信号は出力されない。
【００２５】
次に、オン信号・オフ信号が短絡回路１３のインバータゲート２７、２８の第２の閾値レベルを越えると、図３（ｄ）に示すように、ＡＮＤゲート２５からＮＭＯＳトランジスタ２５のゲートをターンオンさせる信号がオフになり、ＮＭＯＳトランジスタ２５ターンオフする。これにより、オン信号の伝達経路とオフ信号の伝達経路が再び電気的に絶縁される。これは図３（ａ）のＦ点に該当する。この動作により、図４に示すように線Ｚは再び線Ｘ（オン信号）と線Ｙ（オフ信号）に分離する。分離直後は、オン信号とオフ信号の何れか一方が第２の閲値レベルを越えているので、ＡＮＤゲート２５から信号は出力しない。
【００２６】
以上説明したように、本実施の形態の駆動回路では、マスク回路１７が誤信号をマスクする電位になる前に、マスク回路に入力されるオン信号とオフ信号の電位差が無い理想状態にすることで、マスク回路１７からＲＳ型フリップフロップ１６に誤信号が伝達されるのを確実に防ぐことができる。ただし、オン信号とオフ信号の電位差ΔＶが大きくなっても伝達回路１１よりも短絡回路１３が先に動作するように、第１の閾値レベルと第２の閾値レベルの差を設定する必要がある。
【００２７】
また、ＮＭＯＳトランジスタ２５を示す断面図を図５に示す。Ｎ型半導体基板１０１上に、埋め込み酸化膜１０２、Ｎ−エピ層１０３、Ｐウェル１０４が順番に形成されている。そして、Ｐウェル１０４上に酸化膜１０５を介してゲートポリシリコン１０６が形成されている。このゲートポリシリコン１０６の両サイドのＰウェル１０４にＮ＋拡散層１０７、１０８が設けられ、これとは離れたＰウェル１０４にＰ＋拡散層１０９が設けられ、それぞれアルミ電極１１０、１１１、１１２が接続されている。そして、アルミ電極１１０、１１１にそれぞれオン信号とオフ信号が入力され、アルミ電極１１２にＶＳ電位が印加され、バックゲートであるＮ−エピ層１０３にＶＢ電位が印加される。これにより、オン信号とオフ信号がＶＳ電位以下になると、Ｎ＋拡散層１０７、１０８とＰウェル１０４とで形成される寄生ダイオードが順バイアスされる。このため、レベルシフト回路１０のトランジスタＴ１、Ｔ２のドレインはＶＳ電位にクランプされる。この構成は図１１に示す従来の回路のクランプダイオードＤ１、Ｄ２と同じ機能を発揮するため、ＮＭＯＳトランジスタ２５を導入することでクランプダイオードＤ１、Ｄ２を省略することができる。
【００２８】
実施の形態２．
図６は本発明の実施の形態２に係るパワーデバイスの駆動回路を示す図である。この駆動回路は、短絡回路１３とマスク回路１７の間に設けられた遅延回路２９を更に有する。その他の構成は実施の形態１と同様である。
【００２９】
一般に、ｄｖ／ｄｔ等による誤信号は、図７（ａ）に示すように、立ち下がりは急峻で立ち上がりは緩やかである。そこで、遅延回路２９を設けて、図７（ｅ）（ｆ）に示すように、短絡回路１３が確実に動作してから伝達回路１１に信号を入力させる。これにより、立ち下がり時の急激な変化による誤動作を確実に防止することができる。ただし、遅延回路２９による遅延時間は、伝達回路１１において誤信号が伝達される最小パルス幅より小さいことが望ましい。
【００３０】
実施の形態３．
図８は本発明の実施の形態３に係るパワーデバイスの駆動回路を示す図である。この駆動回路は、短絡回路１３の構成が実施の形態１とは異なるが、その他の構成は実施の形態１と同様である。
【００３１】
短絡回路１３は、ドレインとゲートがオン信号の伝達経路に接続された第１のＰＭＯＳトランジスタ３０と、ドレインとゲートがオフ信号の伝達経路に接続され、ソースが第１のＰＭＯＳトランジスタ３０のソースに接続された第２のＰＭＯＳトランジスタ３１とを有する。
【００３２】
ここで、第１のＰＭＯＳトランジスタ３０と第２のＰＭＯＳトランジスタ３１を示す断面図を図９に示す。Ｎ型半導体基板１０１上に、埋め込み酸化膜１０２、Ｎ−エピ層１０３が順番に形成されている。そして、Ｎ−エピ層１０３上に酸化膜１０５を介してゲートポリシリコン１１３、１１４が形成されている。このゲートポリシリコン１１３、１１４の間のＮ−エピ層１０３に、両トランジスタのソースとしてＰ＋拡散層１１５が設けられている。そして、ゲートポリシリコン１１３の反対側のＮ−エピ層１０３に第１のＰＭＯＳトランジスタ３０のドレインとしてＰ＋拡散層１１６が設けられ、ゲートポリシリコン１１４の反対側のＮ−エピ層１０３に第２のＰＭＯＳトランジスタ３１のドレインとしてＰ＋拡散層１１７が設けられている。また、ゲートポリシリコン１１３とＰ＋拡散層１１６にはアルミ電極１１８が接続され、ゲートポリシリコン１１４とＰ＋拡散層１１７にはアルミ電極１１９が接続されている。そして、アルミ電極１１７、１１９にそれぞれオン信号とオフ信号が入力され、バックゲートであるＮ−エピ層１０３にＶＢ電位が印加される。
【００３３】
この短絡回路１３のＰＭＯＳトランジスタ３０、３１の動作について図１０を用いて明する。図中で実線はオン信号・オフ信号の変化を示し、破線はＰＭＯＳトランジスタ３０、３１の閾値レベルを示している。オン信号・オフ信号がｄＶ／ｄｔ等の影響でＶＢ電位より低下すると、その伝達経路に接続されたＰＭＯＳトランジスタ３０、３１のゲートとドレインの電位が低下してＰＭＯＳトランジスタ３０、３１が自動的にオン状態になる。オン側とオフ側のＰＭＯＳトランジスタ３０、３１の両方がオン状態になることで、オン信号の伝達経路とオフ信号の伝達経路が短絡される。ここで、ＰＭＯＳトランジスタ３０、３１の閾値レベルを示す破線ｃのレベルがオン信号・オフ信号の変化に伴って低下するのは、ＰＭＯＳトランジスタ３０、３１のソース及びドレインの電位がバックゲートに対し見かけ上低下するバックゲートバイアス効果の影響を受けるためである。
【００３４】
本実施の形態によれば、ＰＭＯＳトランジスタ３０、３１がオン信号・オフ信号の電位変化に伴って自動的にオン／オフする。従って、実施の形態１と同様の効果を奏するだけでなく、駆動デバイスが不要であるため極めて単純に短絡回路を構成することができる。
【００３５】
なお、実施の形態２と同様に短絡回路１３とマスク回路１７の間に遅延回路２９を設けてもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１に係るパワーデバイスの駆動回路を示す図である。
【図２】マスク回路を示す図である。
【図３】図１の駆動回路のタイミングチャートである。
【図４】図３（ａ）の要部示す拡大図である。
【図５】短絡回路のＮＭＯＳトランジスタを示す断面図である。
【図６】本発明の実施の形態２に係るパワーデバイスの駆動回路を示す図である。
【図７】図６の駆動回路のタイミングチャートである。
【図８】本発明の実施の形態３に係るパワーデバイスの駆動回路を示す図である。
【図９】短絡回路の２つのＰＭＯＳトランジスタを示す断面図を示す図である。
【図１０】短絡回路のＰＭＯＳトランジスタの動作を示す図である。
【図１１】従来のパワーデバイスの駆動回路を示す図である。
【図１２】図１１の駆動回路のタイミングチャートである。
【符号の説明】
【００３７】
１０  レベルシフト回路
１３  短絡回路
１７  マスク回路
２５  ＮＭＯＳトランジスタ
２６  ＡＮＤゲート
２７、２８  インバータゲート
２９  遅延回路
３０  第１のＰＭＯＳトランジスタ
３１  第２のＰＭＯＳトランジスタ 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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