(57)【特許請求の範囲】
【請求項１】
通信機能を有するネットワークインタフェースをそれぞれに内蔵する複数の処理要素と、当該処理要素それぞれを接続する少なくとも一つのスイッチャとを備え、前記スイッチャは複数の前記処理要素を周囲に配置してその中央部分に配置されることを特徴とする半導体装置。
【請求項２】
請求項１において、複数の前記処理要素および前記スイッチャは一つの半導体チップに搭載されていることを特徴とする半導体装置。
【請求項３】
請求項１において、複数の前記処理要素および前記スイッチャは一つのパッケージに搭載されていることを特徴とする半導体装置。
【請求項４】
請求項１において、前記処理要素と前記スイッチャとの間は少なくとも一つの伝送線路によりピア・ツー・ピア接続されていることを特徴とする半導体装置。
【請求項５】
請求項１において、構成要素としての前記処理要素は、同一階層化レベルの機能を有することを特徴とする半導体装置。
【請求項６】
請求項１において、少なくとも一つの前記処理要素と前記スイッチャとを光を閉じ込める空間内に配置し、それぞれに発光素子および受光素子を備えてこれら相互間に光通信を実現することを特徴とする半導体装置。
【請求項７】
請求項１において、それぞれに複数の前記処理要素および前記スイッチャを備える複数の半導体チップと前記スイッチャを介して前記半導体チップを相互接続する少なくとも一つのインタースイッチャとを備えることを特徴とする半導体装置。
【請求項８】
請求項７において、複数の前記半導体チップと少なくとも一つの前記インタースイッチャとは二次元実装されていることを特徴とする半導体装置。
【請求項９】
請求項７において、一つの前記インタースイッチャは複数の前記半導体チップから選択された一つに形成され、当該半導体チップを含む複数の前記半導体スイッチは三次元実装されていることを特徴とする半導体装置。
【請求項１０】
請求項７において、前記スイッチャおよび前記インタースイッチャは回線交換装置であることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、チップまたはパッケージを構成する処理要素となるブロックまたはモジュールを接続して、ある一つのシステムを形成する半導体装置に関し、特に、設計の柔軟性および設計単位規模の適正化を図ることができる半導体装置に関する。
【０００２】
【従来の技術】
従来、この種の半導体装置では、システムＬＳＩ（大規模集積回路）としてセットトップボックス、ゲーム機、デジタルカメラなどの民生機器に要求される小型化、省電力化、低コスト化というニーズを満たす商品が、重要製品として位置づけられている。
【０００３】
しかし、従来の汎用部品とは異なり、システムＬＳＩに対するビジネスの特徴は異種の多方面にわたり市場窓口が非常に狭いことである。従って、市場投入のタイミングが重要である。このために、迅速な設計および製造処理時間（ＴＡＴ：Turn Around Time)の短縮が求められている。
【０００４】
近年、半導体の微細化と高性能化が進み、マルチメディアへの対応が必要になってくるので、より多彩な機能の集積化が要求されるようになった。また、設計の複雑化に伴ない、ＩＰ（Intellectual Property：設計資産）と呼ばれる予め設計済みの大規模なマクロセルを統合する手法が採られるようになった。この結果、設計期間は大幅に短縮可能となったが、多様化された機能に対応する全てのＩＰを自社で揃えるには、例え大企業でも、限界が生じる。従って、これらのニーズに応えるため、ＩＰプロバイダと呼ばれる、ＩＰを設計して提供する企業が次々と誕生しつつある。
【０００５】
これらのＩＰを自由に組み合わせてシステムＬＳＩを構成するためには、今後、ＩＰの汎用性を更に高め、インタフェースを共通にする必要がある。そのための試みとして現在、ＶＳＩ（Virtual Socket Interface)と呼ばれる組織でＩＰを含めた設計環境の共通化が進められている。この共通化により複数の異なったＬＳＩ設計メーカからＩＰを購入しそれらを共通バスで接続することにより、ＬＳＩ上にシステムを構築可能にしようとする試みである。
【０００６】
例えば、図７に示されるシステムＬＳＩ７００では、それぞれがＩＰにより設計済みのコアプロセッサ７０１、およびペリフェラルＩ／Ｏ（入出力）プロセッサ７０２，７０３が一つのチップ上に搭載されている。ペリフェラルＩ／Ｏプロセッサ７０２，７０３それぞれはＩ／Ｏポート７１２，７１３を介して外部と接続される。
【０００７】
コアプロセッサ７０１は内部にＣＰＵ（中央処理装置)、ＤＭＡ（ダイレクト・メモリ・アクセス）、およびＭＥＭ（メモリ）を有し、それぞれが共通バスであるローカルプロセッサバス７２１で接続されている。各ペリフェラルＩ／Ｏプロセッサ７０２，７０３それぞれはチップ内部に対して共通バスインタフェース７２２，７２３を有し、共通バスインタフェース７２２，７２３がチップ内部で共通バスとなるオンチップペリフェラルバス７２４に接続している。更に、システムＬＳＩ７００の内部では、プロセッサ７０１のローカルプロセッサバス７２１がオンチップペリフェラルバス７２４にブリッジ７２０により結合されており、チップ内の共通バスを形成している。
【０００８】
このような共通バスを用いて各処理モジュールであるプロセッサを接続する構成では、処理モジュール間の接続が重要であり、配置に伴なう配線も多層化されるなど、複雑化は免れない。他方、構成要素の処理モジュールのうち一つに設計変更が生じた場合には配線構造の変更を伴ないシステムＬＳＩ全体の設計変更が発生し、そのコストは少なくない。
【０００９】
このような問題点を解決するため、各ＬＳＩに通信機能を内蔵して独立性を実現すると共に、システムのネットワーク化を図ることが実行されている。例えば、実公平７-４６９９２号公報では、一つの通信インタフェースを内蔵してゲートウェイとしても機能する通信機能内蔵型ＬＳＩが開示されている。
【００１０】
例えば、図８に示されるように、この通信機能内蔵型ＬＳＩ８１０は内部にマイクロコンピュータ８１１および通信インタフェース８１２を備え、複数の通信機能内蔵型ＬＳＩ（８１０）それぞれの通信インタフェース８１２が共通バスとなる一つのネットワーク用通信路８２０に接続してサブネットワークを形成している。サブネットワークは上位ネットワークに対して複数の通信機能内蔵型ＬＳＩ８１０から一つをゲートウェイとして選択し上位ＬＳＩのマイクロコンピュータの外部データ端子および外部アドレス端子に接続している。
【００１１】
【発明が解決しようとする課題】
上述した従来の半導体装置では、システムを構成する処理要素の配置およびこれらを接続する配線に関する設計の複雑化が免れないという問題点がある。
【００１２】
その理由は、例えばマルチチップモジュール内で複数のチップを処理要素として配置し共通バスを用いて接続する上述した前者の場合、またはシステムのサブネットワーク内で複数の通信機能内蔵型ＬＳＩ（チップであるとする）を処理要素として配置して一つのネットワーク用通信路を用いて接続する後者の場合がある。これら何れの場合も、接続されるチップ間の距離はチップの位置とチップ間を結ぶ配線の位置とで決められるので高速化が進む近年でその設計は複雑化し、困難さを増している。
【００１３】
本発明の課題は、このような問題点を解決し、システムの構成要素の配置および配線に伴なう設計の柔軟性を向上し簡素化を図ることができる半導体装置を提供することである。この結果コストの低減も図ることができる。
【００１４】
【課題を解決するための手段】
本発明による半導体装置は、基本的に、通信機能を有するネットワークインタフェースをそれぞれに内蔵する複数の処理要素と、当該処理要素それぞれを接続する少なくとも一つのスイッチャとを備えている。このような構成により、各処理要素間の接続が簡明化し、配線長を低減することもできる。
【００１５】
更に、前記スイッチャは複数の前記処理要素を周囲に配置してそのほぼ中央部分に配置されることが望ましい。このように、スイッチャの周囲に複数の処理要素を配置する構成により、全ての処理要素の間でスイッチャを介した最短距離の接続が実現できる。
【００１６】
複数の前記処理要素および前記スイッチャは一つの半導体チップに搭載されても、または一つのパッケージに搭載されてもよい。更に、前記処理要素と前記スイッチャとの間を少なくとも一つの伝送線路がピア・ツー・ピア（peer-to-peer）接続することができる。また、構成要素としての前記処理要素は異なる階層化レベルの機能を有していてもよいが、構成要素としての前記処理要素が同一階層化レベルの機能を有する場合、スイッチャを含む通信処理の簡素化が実現できるので好ましい。
【００１７】
また、少なくとも一つの前記処理要素と前記スイッチャとを光を閉じ込める空間内に配置し、それぞれに発光素子および受光素子を備えてこれら相互間に光通信を実現することは、集積度の向上と、クロックスキューの低減とを実現できるので好ましい。
【００１８】
また、それぞれに複数の前記処理要素および前記スイッチャを備える複数の半導体チップと前記スイッチャを介して前記半導体チップを相互接続する少なくとも一つのインタースイッチャとを備えることは、多数の半導体チップにより複数パッケージ構成とする場合に好ましい。
【００１９】
また、複数の前記半導体チップと少なくとも一つの前記インタースイッチャとは二次元実装することができ、更に、一つの前記インタースイッチャは一つの前記半導体チップに搭載され、当該半導体チップを含む複数の前記半導体スイッチは三次元実装することができる。これらインタースイッチャは回線交換装置であってもよい。
【００２０】
【発明の実施の形態】
まず、本発明による半導体装置は、システムＬＳＩ（大規模集積回路）として形成されるものが対象である。システムＬＳＩの設計には、まず、要求される仕様に従って、抽象度の高いアルゴリズムから階層設計が開始される。このアルゴリズムの階層設計の段階で、最下位機能の論理レベルから上位機能の機能レベルまで、必要な機能レベルが定義される。機能レベルには、例えば、音声符号化、フィルタリングなど、論理的な機能単位とした抽象的に定義されたものがある。
【００２１】
半導体切片（ダイ：ｄｉｅ）であるチップは、ブロックレベル、サブブロックレベル、およびセルレベルにより物理的な階層化レベルが形成される。回路部品としてのモジュールはいわゆるＬＳＩと称されており、一つのチップを搭載するシングルチップモジュールおよび複数のチップを搭載するマルチチップモジュールがある。少なくとも一つのモジュールが一つのパッケージに搭載されてＬＳＩが形成され、更に複数のパッケージによりより大きな規模のシステムＬＳＩが形成される。機能ブロックレベルはサブ機能ブロックに分割されることもある一方、複数の機能ブロックにより上位の機能ブロックを形成することもある。このように、まずシステムは機能レベルにより階層化される。階層化された機能レベル毎に処理要素が設計される。
【００２２】
次に、例えば、処理要素として必要な機能ブロックを実現するために、アーキテクチャとして処理モジュールのマッピングを行なう。ここでいう処理モジュールは、少なくとも一つの機能ブロックを実現するための物理的な実体であるものとする。従って、処理モジュールに対して回路設計、プログラミング、などのインプルメンテーションが実行される。処理モジュールには、例えば、コアプロセッサ、ペリフェラルＩ／Ｏ（入出力）プロセッサなどがある。処理モジュールも、ＣＰＵ（中央処理装置）、メモリ、ハード・ワイヤード・ロジックなどの集合体であり、上述したように機能ブロックと同様に階層化される。
【００２３】
ある階層の機能ブロックとある階層の処理モジュールとが一対一に対応しているということは、システムの見通しをよくするので、モジュールとしての独立性・汎用性を高めるために望ましい。しかし、必ずしもこれらを対応させる必要はない。
【００２４】
他方、処理モジュールの独立性および汎用性を失わないようにするため、ある複数の論理的な機能ブロックに跨るような処理モジュールへのマッピングは行なわないようにしている。
【００２５】
次に、本発明の実施の形態について図面を参照して説明する。
【００２６】
図１は本発明の実施の一形態を示す平面図である。図１には半導体装置として、システムＬＳＩ１００が図示されている。システムＬＳＩ１００は、図７に対応する各プロセッサとして、また処理要素として処理モジュールであるコアプロセッサ１０１およびペリフェラルＩ／Ｏプロセッサ１０２，１０３，１０４それぞれがこれも処理モジュールの一つであるスイッチャ１１０を中心としてその周囲に配置されている。
【００２７】
コアプロセッサ１０１およびペリフェラルＩ／Ｏプロセッサ１０２，１０３，１０４それぞれには、スイッチャ１１０と直接接続され配線されるネットワークインタフェース１１１，１１２，１１３，１１４がサブモジュールとして通信用に内蔵されている。また、ペリフェラルＩ／Ｏプロセッサ１０２，１０３，１０４それぞれには、外部との接続用にＩ／Ｏ（入出力用）ポート１０５，１０６，１０７が設けられている。
【００２８】
スイッチャ１１０は、各プロセッサ１０１，１０２，１０３，１０４それぞれのネットワークインタフェース１１１，１１２，１１３，１１４と直接接続し、通信機能により相互接続する。ここで使用される通信システムは一つの統一されたディジタル方式であれば何れの方式でもよい。
【００２９】
このような構成では、処理モジュールである各プロセッサ間の接続路は、システムＬＳＩを形成する、例えば、パッケージの中心部のスイッチャを中継した二つのリンクのみである。また、各リンクを形成するネットワークは電源線を除き、通信用の信号およびデータを伝送するピア・ツー・ピア（peer-to-peer）接続される通信路すなわち伝送線路であり、その芯線の数は一つか二つで済む。
【００３０】
上記説明では、システムＬＳＩが複数の処理モジュールで形成されるパッケージであるとしたが、複数のチップを搭載し中央部分の一つのチップをスイッチャとするモジュールＬＳＩであっても、複数のブロックを搭載するチップＬＳＩに適用してスイッチャを備える構成としてもよい。スイッチャは一つのＩＰを有し、かつ処理モジュールそれぞれがその固有の機能のＩＰおよびスイッチャとインタフェースするサブ処理モジュールのＩＰを有することとなり、処理モジュールそれぞれの独立性および汎用性の向上が確保できる。
【００３１】
また、図１に示されるように、システムＬＳＩ１００には、ルータ１１５が更に備えられており、一方では内部でスイッチャ１１０と接続し、他方では外部のシステムＬＳＩのルータと外部通信ポート１２０により接続している。
【００３２】
次に、図２を参照して積層されたＬＳＩについて説明する。
【００３３】
図２は、複数のパッケージ２０１，２０２をパッケージ面に垂直方向に積層しそれぞれの層間を一つの通信路２０３で配線結合して形成した一つのシステムＬＳＩ２００を示した概念図である。
【００３４】
パッケージ２０１は、ＬＳＩとして図１に示されると同様な構成および配置を有するものとする。図２に示されるレイアウトは接続を単純化した説明用である。すなわち、パッケージ２０１は、複数の処理モジュール２１１，２１２、スイッチャ２１３、およびルータ２１４により構成されている。複数の処理モジュール２１１，２１２それぞれはネットワークインタフェース２１５，２１６を内蔵し、ネットワークインタフェース２１５，２１６それぞれはスイッチャ２１３を介して相互接続される。スイッチャ２１３は、接続先アドレスを他のパッケージのものと判別した際には、更にルータ２１４を介して外部通信ポート２２０に接続し、接続先パッケージのルータを介してパッケージ内部の宛先へデータを転送できる。
【００３５】
この構成によるシステムＬＳＩも、それぞれの機能を発揮するサブ機能ブロックとなるパッケージ内部では中央部分にスイッチャが配置されるので図１と同様な効果を発揮できると共に、パッケージ間では配線長の相違を生じるが少ない配線で結合することができる。
【００３６】
次に、図３を参照して図２とは別の積層型のＬＳＩについて説明する。
【００３７】
図３のシステムＬＳＩ３００では、図２に示されるパッケージ２０１，２０２にパッケージ３０１が積層されている。
【００３８】
図３で図２と相違する点は、パッケージ３０１と複数のパッケージ２０１，２０２それぞれとの間をパッケージ外通信ポート３２０で接続していることである。従って、パッケージ３０１は、複数の処理モジュール３１１，３１２を内部接続するイントラスイッチャ３１３およびパッケージ間を相互接続するインタースイッチャ３１４を備えている。
【００３９】
パッケージ３０１では、上述したパッケージと同様に中央部にイントラスイッチャ３１３を配置して配線長の短縮を図ると共に、ルータ２１４に代わるインタースイッチャ３１４が他のパッケージ２０１，２０２それぞれのルータ２１４とパッケージ外通信ポート３２０で接続している。
【００４０】
イントラスイッチャは上述したスイッチャと同様の機能でよいが、インタースイッチャはこのパッケージのゲートウェイであると共に回線交換装置の機能を要求される。
【００４１】
図２および図３で示される三次元実装では、電源線を除けば基本的に１本の伝送線路でパッケージ間を結合可能であり、配線に対する制約を低減することができる。
【００４２】
図４は、シリコンウェーハ４００から得られる一つのダイ（切片）４１０を一つのパッケージ４２０に形成したシングルチップモジュールにより構成されるシステムＬＳＩを示したものである。ダイ４１０は周辺に配置される複数の処理モジュール４１１それぞれと接続して中央部分に配置されるスイッチャ４１２を有して、図１と同様の機能を発揮することができる。
【００４３】
図５は、複数のシリコンウェーハ５０１，５０２それぞれから処理モジュールとして得られる一つずつのダイ（切片）５１１，５１２を一つのパッケージ５２０に形成したマルチチップモジュールにより構成されるシステムＬＳＩを示したものである。パッケージ５２０は周辺に配置される複数のダイ（処理モジュールとなる）５１１それぞれと接続して中央部分に配置されるダイ（スイッチャとなる）５１２を有して、図１と同様の機能を発揮することができる。
【００４４】
図６は、パッケージ内の接続を配線でなく、光通信による実施例を示したものである。
【００４５】
図６に示されるパッケージ６００はパッケージ基板６０１の一表面に複数の半導体チップ６１０を形成するマルチチップモジュールを基体とし、その周囲を封止樹脂６０２で封止し、更のその外周部に封止樹脂６０３を形成し、信号光を封止樹脂６０２の内部に封じ込めている。図６では明示されていないが、複数の半導体チップ６１０は中央部分の一つを図１に示すようにスイッチャとして構成し、半導体チップ６１０それぞれには光の送受信機能を有する発光素子６１１および受光素子６１２が設けられる。
【００４６】
上記実施例では図面を参照して具体的に説明されたが、例えば、スイッチャが配備される処理要素はウェーハの切片であるダイまたはチップでも、モジュールでもよい。また、積層されたパッケージ間の接続にルータまたはインタースイッチを用いるとしたが、モジュールの積層でもよい。このように、上述した機能を満たす構成であれば階層化レベルが相違しても適用可能である。
【００４７】
【発明の効果】
以上説明したように本発明によれば、階層化レベルを伴なう処理要素を周辺に配置し、中央部分に配置されるスイッチャを介して相互接続しているので、次のような効果を得ることができる。
【００４８】
第１に、処理要素間の配線がスイッチャを介しているので、ほぼ最短距離となり、処理要素のレイアウトに配線遅延の配慮を不要にできる。
【００４９】
第２に、処理要素間のデータの授受が信号およびデータの通信処理によるので、伝送線路の数が１〜２本と、少なくて済み、配線の簡素化を実現できる。
【００５０】
第３に、通信処理を含む処理要素間のインタフェースが明確なプロトコルに従うこととなるので、処理要素の独立性および可換性が向上し、処理要素単位での再利用および新システム構成への組合わせ利用が容易となる。
【００５１】
第4に、上記第３の効果により、良品のみを各種組み合わせることにより多種の製品が完成できるので、製造の分業化が進み、製品歩留まりの向上を図ることができると共に、製造コストの削減を実現することができる。
【００５２】
第５に、各処理要素がスイッチにより切り離され、独立させることができるので、システムＬＳＩに組み込まれた処理要素の単体テストが容易となる。
【００５３】
上記第1および第２の効果である配線の短距離化および簡素化により伝送線路による信号の高速伝送が可能となり、特に長距離間の配線密度を減少させることができるのでクロストークおよび配線遅延などの問題を回避することができる。
【００５４】
以上を総合して、システムＬＳＩのような複雑な回路構成を有する半導体装置のレイアウト、配線などにおける設計の柔軟性の向上、並びに検査を含む製造作業の簡素化の実現を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示す平面図である。
【図２】図１に示されると同等の複数のパッケージを積層し結合した一形態を示す概念図である。
【図３】図２とは別の、パッケージを積層し結合した一形態を示す概念図である。
【図４】シングルチップモジュールにより形成された本発明の実施の一形態を示す平面図である。
【図５】マルチチップモジュールにより形成された本発明の実施の一形態を示す平面図である。
【図６】光通信を利用した本発明の実施の一形態を示す断面説明図である。
【図７】従来の一例を示す平面図である。
【図８】図７とは異なる従来の一例を示す平面図である。
【符号の説明】
１００、２００、３００    システムＬＳＩ
１０１、１０２、１０３、１０４    プロセッサ
１０５、１０６、１０７    Ｉ／Ｏポート
１１０、２１３、４１２    スイッチャ
１１１、１１２、１１３、１１４、２１５、２１６、３１５、３１６    ネットワークインタフェース
１１５、２１４    ルータ
１２０、２２０    外部通信ポート
２０１、２０２、３０１、４２０、５２０、６００    パッケージ
２１１、２１２、３１１、３１２、４１１    処理モジュール
３１３    イントラスイッチャ
３１４    インタースイッチャ
４００、５０１、５０２    シリコンウェーハ
４１０、５１１、５１２    ダイ
６０１    パッケージ基板
６０２、６０３    封止樹脂
６１０    半導体チップ
６１１    発光素子
６１２    受光素子
【図１】
0004638005.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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