(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、第１導電膜からなるゲートを有する２個の伝送トランジスタおよび２個の駆動トランジスタと、
前記２個の伝送トランジスタおよび前記２個の駆動トランジスタの上に形成され、前記２個の伝送トランジスタおよび前記２個の駆動トランジスタと絶縁される第２導電膜からなる２本の電源線と、
前記２本の電源線の上に前記２本の電源線と絶縁して形成され、前記２個の伝送トランジスタのゲートと接続され、第３導電膜からなる２本のワードラインと、
を含むメモリセルを備え、
前記２本のワードラインは、前記２本のワードラインに対して膜の積層方向の基板側に形成された導電領域から前記２本の電源線によってシールドされることを特徴とするＳＲＡＭ装置。
【請求項２】
前記メモリセルの前記２本の電源線は、前記２本のワードラインに対して膜の積層方向の基板側に前記２本のワードラインとそれぞれ平行に形成されることを特徴とする請求項１記載のＳＲＡＭ装置。
【請求項３】
前記メモリセルは、２個の負荷素子をさらに備えることを特徴とする請求項１記載のＳＲＡＭ装置。
【請求項４】
前記メモリセルの前記２個の負荷素子はＰＭＯＳ型薄膜トランジスタであり、前記２個の電源線はそれぞれ前記２個のＰＭＯＳ型薄膜トランジスタの活性領域と接続されることを特徴とする請求項３記載のＳＲＡＭ装置。
【請求項５】
前記メモリセルの前記２個の負荷素子は２個の高抵抗の多結晶シリコン負荷であり、前記２本の電源線はそれぞれ前記２個の高抵抗の多結晶シリコン負荷と接続されることを特徴とする請求項３記載のＳＲＡＭ装置。
【請求項６】
前記メモリセルの前記ワードラインを構成する第３導電膜と同一の導電膜からなり、前記２個の駆動トランジスタの活性領域と接続する接地線をさらに備えることを特徴とする請求項１記載のＳＲＡＭ装置。
【請求項７】
前記メモリセルの前記２本のワードラインと絶縁され、前記２本のワードラインと垂直に形成される２本のビットラインをさらに備えることを特徴とする請求項１記載のＳＲＡＭ装置。
【請求項８】
前記メモリセルの前記２本のビットラインは、
前記半導体基板、前記電源線および前記ワードラインをそれぞれ絶縁させるために第１および第２層間絶縁膜内に形成されるコンタクトプラグと、
前記ワードラインと前記ビットラインとを絶縁させるために第３層間絶縁膜内に形成され、前記コンタクトプラグを露出させるコンタクトホール内に蒸着された第４導電膜パターンと、
から構成されることを特徴とする請求項７記載のＳＲＡＭ装置。
【請求項９】
半導体基板と、
前記半導体基板上に形成され第１導電膜からなるゲートを有する２個の伝送トランジスタおよび２個の駆動トランジスタと、
前記２個の伝送トランジスタおよび前記２個の駆動トランジスタの上に形成され、前記２個の伝送トランジスタおよび前記２個の駆動トランジスタと絶縁される第２導電膜からなる電源線と、
前記電源線の上にそれぞれ前記電源線と絶縁して形成され、前記２個の伝送トランジスタのゲートとそれぞれ接続され、第３導電膜からなるワードラインと、
を含むメモリセルを備え、
前記ワードラインは、前記ワードラインに対して膜の積層方向の基板側に形成された導電領域から前記電源線によってシールドされることを特徴とするＳＲＡＭ装置。
【請求項１０】
半導体基板上に第１導電膜パターンを形成する段階と、
前記第１導電膜パターンが形成された結果物全面に不純物を注入し、前記第１導電膜パターンをそれぞれゲート電極とする２個の伝送トランジスタおよび２個の駆動トランジスタを形成する段階と、
前記２個の伝送トランジスタおよび前記２個の駆動トランジスタが形成された結果物上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜上に第２導電膜パターンからなる２本の電源線を形成する段階と、
前記２本の電源線の上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜および前記第１層間絶縁膜を蝕刻し、前記２個の伝送トランジスタのゲートをそれぞれ露出させる２個のコンタクトホールを形成する段階と、
前記２個のコンタクトホールを埋め立てる第３導電膜パターンを形成し、前記２個の伝送トランジスタのゲートと接続する２本のワードラインを前記２本の電源線に対して膜の積層方向の反基板側に前記第２層間絶縁膜を間に介在させて前記２本の電源線と平行に形成する段階と、
を含むことを特徴とするＳＲＡＭ装置の製造方法。
【請求項１１】
前記電源線を構成する第２導電膜パターンと前記ワードラインを構成する第３導電膜パターンは、それぞれ長手方向に平行に形成されることを特徴とする請求項１０に記載のＳＲＡＭ装置の製造方法。
【請求項１２】
第１層間絶縁膜を形成する段階以後に、
前記第１層間絶縁膜上に２個の薄膜トランジスタのゲート電極２個を形成する段階と、
前記２個の薄膜トランジスタのゲート電極が形成された結果物上にゲート絶縁膜を形成する段階とをさらに含み、
前記２本の電源線を形成する段階は
前記ゲート絶縁膜上に第２導電膜パターンを形成する段階と、
前記第２導電膜パターンの薄膜トランジスタのチャンネルとして形成される領域を除いた領域に不純物を注入し２個の薄膜トランジスタからなる負荷素子と２本の電源線を形成する段階とからなることを特徴とする請求項１０に記載のＳＲＡＭ装置の製造方法。
【請求項１３】
前記２本の電源線を形成する段階は、
前記第１層間絶縁膜上に多結晶シリコンからなる第２導電膜パターンを形成する段階と、
前記第２導電膜パターンの中高抵抗負荷として形成される領域を除いた領域に不純物を注入し、２個の高抵抗負荷および２本の電源線を形成する段階とからなることを特徴とする請求項１０に記載のＳＲＡＭ装置の製造方法。
【請求項１４】
前記第２層間絶縁膜を形成する段階後に、
前記第２層間絶縁膜を平坦化する段階と、
ダマシン工程で平坦化された前記第２層間絶縁膜を部分的に蝕刻し、２本のワードラインが形成される２個のダマシン領域を形成する段階とをさらに含み、
前記蝕刻段階は、
前記ダマシン領域が形成された第２層間絶縁膜および前記第１層間絶縁膜を蝕刻し、前記２個の伝送トランジスタのゲートをそれぞれ露出させる２個のコンタクトホールを形成する段階を含み、
前記第３導電膜パターンを形成する段階は、
前記２個のコンタクトホールおよび前記２個のダマシン領域を埋め立てる第３導電膜を形成する段階と、
前記第２層間絶縁膜表面が露出するまで前記第３導電膜を平坦化し、前記２個の伝送トランジスタのゲートと接続する２本のワードラインを形成する段階とを含むことを特徴とする請求項１０に記載のＳＲＡＭ装置の製造方法。
【請求項１５】
前記第２層間絶縁膜を形成する段階後に、
前記第２層間絶縁膜を平坦化する段階と、
ダマシン工程で平坦化された前記第２層間絶縁膜を部分的に蝕刻し２本のワードラインが形成される２個のダマシン領域および接地線が形成されるダマシン領域を形成する段階とをさらに含み、
前記蝕刻段階は、
前記ダマシン領域が形成された第２層間絶縁膜および前記第１層間絶縁膜を蝕刻し、前記２個の伝送トランジスタのゲートをそれぞれ露出させる２個のコンタクトホールおよび前記２個の駆動トランジスタの活性領域を露出させる２個のコンタクトホールを形成する段階を含み、
前記第３導電膜パターンを形成する段階は、
前記コンタクトホールおよび前記ダマシン領域を埋め立てる第３導電膜を形成する段階と、
前記第２層間絶縁膜表面が露出するまで前記第３導電膜を平坦化し前記２個の伝送トランジスタのゲートと接続する２本のワードラインおよび前記２個の駆動トランジスタの活性領域と接続する接地線を形成する段階とを含むことを特徴とする請求項１０に記載のＳＲＡＭ装置の製造方法。
【請求項１６】
前記２本のワードラインを形成する段階以後に、
第３層間絶縁膜を形成する段階と、
前記第３、第２および第１層間絶縁膜を蝕刻し前記半導体基板の活性領域を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールを埋め立て前記第３層間絶縁膜上に形成され、前記２本のワードラインとそれぞれ垂直な第４導電膜パターンを形成し２本のビットラインを形成する段階とを備えることを特徴とする請求項１０に記載のＳＲＡＭ装置の製造方法。
【請求項１７】
前記蝕刻段階は、
前記ダマシン領域が形成された第２層間絶縁膜および前記第１層間絶縁膜を蝕刻し前記２個の伝送トランジスタのゲートをそれぞれ露出させる２個のコンタクトホールおよび前記半導体基板の活性領域を露出させる２個のコンタクトホールを形成する段階を含み、
前記第３導電膜パターンを形成する段階は、
前記コンタクトホールおよび前記２個のダマシン領域を埋め立てる第３導電膜を形成する段階と、
前記第２層間絶縁膜表面が露出するまで前記第３導電膜を平坦化し、前記２個の伝送トランジスタのゲートと接続する２本のワードラインおよび前記半導体基板上の活性領域と接続する２個のコンタクトプラグを形成する段階を含み、
前記第３導電膜パターンを形成する段階後に、
前記２本のワードラインおよび前記２個のコンタクトプラグが形成された結果物全面に第３層間絶縁膜を形成する段階と、
前記第３層間絶縁膜を蝕刻し、前記２個のコンタクトプラグを露出させる２個のコンタクトホールを形成する段階と、
前記２個のコンタクトプラグを露出させる２個のコンタクトホールを埋め立てる第４導電膜パターンを形成し２本のビットラインを形成する段階とを含むことを特徴とする請求項１４に記載のＳＲＡＭ装置の製造方法。
【請求項１８】
半導体基板上に第１導電膜パターンを形成する段階と、
前記第１導電膜パターンが形成された結果物全面に不純物を注入し前記第１導電膜パターンをそれぞれゲート電極として有する２個の伝送トランジスタと２個の駆動トランジスタを形成する段階と、
前記２個の伝送トランジスタおよび前記２個の駆動トランジスタが形成された結果物上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜上に第２導電膜パターンからなる電源線を形成する段階と、
前記電源線上に第２層間絶縁膜を形成する段階と、
前記第２層間絶縁膜および前記第１層間絶縁膜を蝕刻し、前記２個の伝送トランジスタのゲートをそれぞれ露出させる２個のコンタクトホールを形成する段階と、
前記２個のコンタクトホールを埋め立てる第３導電膜パターンを形成し、前記２個の伝送トランジスタのゲートと接続するワードラインを前記電源線に対して膜の積層方向の反基板側に前記第２層間絶縁膜を間に介在させて前記電源線と平行に形成する段階とを含むことを特徴とするＳＲＡＭ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＲＡＭ（Static Random Access Memory）装置およびその製造方法に関する。
【０００２】
【従来の技術】
一般に、ＳＲＡＭはＤＲＡＭに比べ集積度は劣るが、高速に動作するため中型または小型コンピュータの分野で広く使われている。ＳＲＡＭのメモリセルは通常２個の伝送トランジスタと２個の駆動トランジスタ、そして２個の負荷素子から構成されるフリップフロップ回路から構成されている。記憶情報はフリップフロップの入力、出力端子間の電圧差、すなわちセルのＮＯＤＥに蓄積された電荷として保存される。この電荷は電源Ｖｃｃから負荷素子であるＰＭＯＳ(P-Metal-Oxide-Semiconductor)トランジスタや負荷抵抗を通じて常に補充されているので、ＳＲＡＭではＤＲＡＭのようにリフレッシュ機能が要求されない。
ＳＲＡＭの高速動作特性を維持し向上させるためにはチップの構造、メモリセルを構成する回路の構成または配線構成を最適化する必要がある。特に配線をどのように配列するかによって配線抵抗と配線間の寄生容量が決定する。
【０００３】
図１は、従来のＳＲＡＭにおいてワードラインに発生する寄生容量をＰＭＯＳＴＦＴを使用するＣＭＯＳ型ＳＲＡＭチップから隣接した二つのＳＲＡＭセルをワードライン方向を追って切断した断面図である。
半導体基板１０上に形成された素子分離膜１２により活性領域と非活性領域が区別されており、ゲート絶縁膜１３を介在し伝送トランジスタのゲート１４と駆動トランジスタのゲート１６が形成されている。ゲート１４、１６上に第１層間絶縁膜１８とワードライン２０が順序通り積層されている。ワードライン２０は第１層間絶縁膜１８内に形成されたコンタクトホールを通じ伝送トランジスタのゲート１４と連結されている。ワードライン２０上に第２層間絶縁膜２２およびＰＭＯＳ  ＴＦＴのゲート絶縁膜２４が順序通り積層されている。ゲート絶縁膜２４の上部にはＰＭＯＳ  ＴＦＴのソース領域と一体で形成される電源線２６がワードライン２０と平行に形成されている。電源線２６の上部に第３層間絶縁膜２８が積層されており、第３層間絶縁膜２８の上部にワードライン２０と垂直になるように配置された複数本のビットライン３０が形成されている。
【０００４】
【発明が解決しようとする課題】
ところが、図１に示されているものと同じ構造のＳＲＡＭセルにおいてはワードライン２０と電源線２６間Ｃ１、ワードライン２０と基板１０間Ｃ２、ワードライン２０と駆動トランジスタのゲート電極１６間Ｃ３に寄生容量が発生するようになる。
【０００５】
各ワードラインは横方向に隣接した全てのセルに共通で連結されるという点を考慮する時、ワードライン２０と電源線２６の全面に渡り形成される寄生容量Ｃ１およびワードライン２０と基板１０間、そしてワードライン２０と駆動トランジスタのゲート電極１６間で発生する寄生容量Ｃ２、Ｃ３はワードラインの抵抗係数（以下、ＲＣ）遅延を起こすに十分に大きな値になる。また、従方向に隣接した全てのセルごとにそれぞれ２本のワードラインが配置されるということを考慮する時、ワードラインの寄生容量はチップの動作速度を顕著に減少させチップ性能を劣化させる。
【０００６】
本発明の目的は、ワードラインに発生する寄生容量を最小化することができるＳＲＡＭ装置を提供することにある。
本発明の別の目的は、ＳＲＡＭ装置を製造することに適合する製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明のＳＲＡＭ装置によると、ＳＲＡＭを構成するメモリセルは２個の伝送トランジスタ、２個の駆動トランジスタ、２本の電源線および２本のワードラインから構成される。２個の伝送トランジスタと２個の駆動トランジスタは半導体基板上に形成され第１導電膜からなる。２本の電源線は４個のトランジスタ上に４個のトランジスタとそれぞれ絶縁されて形成され第２導電膜からなる。２本のワードラインは２本の電源線上に２本の電源線とそれぞれ絶縁されて形成され、２個の伝送トランジスタのゲートとそれぞれ接続され、第３導電膜からなる。
【０００８】
本発明において、２本の電源線と２本のワードラインはそれぞれ長手方向に平行に形成されている。
メモリセルは２個の負荷素子をさらに備えている。２個の負荷素子はＰＭＯＳ型薄膜トランジスタであり、２本の電源線はそれぞれ２個のＰＭＯＳ型薄膜トランジスタの活性領域と連結されて形成される。また、２個の負荷素子は２個の高抵抗の多結晶シリコン負荷であり、２本の電源線はそれぞれ２個の高抵抗の多結晶シリコン負荷と連結され形成される場合もある。
【０００９】
また、メモリセルはワードラインを構成する第３導電膜と同一な導電膜からなり、半導体基板上の活性領域と接続する接地線をさらに備えている。
２本のワードラインと絶縁され２本のワードラインと垂直に形成される２本のビットラインをさらに備えることができ、２本のビットラインはそれぞれ半導体基板、電源線およびワードラインをそれぞれ絶縁させるために形成された第１および第２層間絶縁膜内に形成されたコンタクトプラグとワードラインとビットラインを絶縁させるため形成された第３層間絶縁膜内に形成され、コンタクトプラグを露出させるコンタクトホール内に蒸着された第４導電膜パターンからなることが望ましい。
【００１０】
また、ＳＲＡＭを構成するメモリセルは２個の伝送トランジスタ、２個の駆動トランジスタ、電源線およびワードラインから構成されている。２個の伝送トランジスタと２個の駆動トランジスタは半導体基板上に形成され第１導電膜からなる。電源線は４個のトランジスタ上に４個のトランジスタとそれぞれ絶縁されて形成され第２導電膜からる。ワードラインは電源線上に電源線とそれぞれ絶縁されて形成され、２個の伝送トランジスタのゲートとそれぞれ接続され、第３導電膜からる。
【００１１】
本発明のＳＲＡＭ装置の製造方法によれば、まず半導体基板上に第１導電膜パターンを形成する。次に第１導電膜パターンが形成された結果物全面に不純物を注入し第１導電膜パターンをそれぞれゲート電極として備える２個の伝送トランジスタと２個の駆動トランジスタを形成する。続いて、４個のトランジスタが形成された結果物上に第１層間絶縁膜を形成した後、第１層間絶縁膜上に第２導電膜パターンからなる２本の電源線を形成する。２本の電源線上に第２層間絶縁膜を形成した後、第２層間絶縁膜および第１層間絶縁膜を蝕刻し２個の伝送トランジスタのゲートをそれぞれ露出させる２個のコンタクトホールを形成する。最後に２個のコンタクトホールを埋め立てる第３導電膜パターンを形成し２個の伝送トランジスタのゲートと接続する２本のワードラインを形成する。
【００１２】
本発明において、電源線を構成する第２導電膜パターンとワードラインを構成する第３導電膜パターンはそれぞれ長さ方向に平行に形成される。
第１層間絶縁膜を形成する段階以後は、次のような段階を進行することが望ましい。すなわち、第１層間絶縁膜上に２個の薄膜トランジスタのゲート電極２個を形成した後、２個の薄膜トランジスタのゲート電極が形成された結果物上にゲート絶縁膜を形成する。そして、ゲート絶縁膜上に第２導電膜パターンを形成した後、第２導電膜パターンの中薄膜トランジスタのチャンネルとして形成される領域を除いた領域に不純物を注入し２個の薄膜トランジスタからなる負荷素子と２本の電源線を形成する。
【００１３】
２本の電源線を形成する他の方法によれば、第１層間絶縁膜上に多結晶シリコンからなる第２導電膜パターンを形成した後、第２導電膜パターンの高抵抗負荷として形成される領域を除いた領域に不純物を注入し２個の高抵抗負荷および２本の電源線を形成する段階を含むことが望ましい。
【００１４】
そして、上記の製造方法において第２層間絶縁膜を形成する段階以後は、次のような段階を進行することが望ましい。まず、第２層間絶縁膜を形成した後、第２層間絶縁膜を平坦化した後、ダマシン（damascene）工程で平坦化された第２層間絶縁膜を部分的に蝕刻し、２本のワードラインが形成される２個のダマシン領域を形成する。そして、ダマシン領域が形成された第２層間絶縁膜および第１層間絶縁膜を蝕刻し２個の伝送トランジスタのゲートをそれぞれ露出させる２個のコンタクトホールを形成する。次に２個のコンタクトホールおよび２個のダマシン領域を埋め立てる第３導電膜を形成した後、第２層間絶縁膜表面が露出されるまで第３導電膜を平坦化し、２個の伝送トランジスタのゲートと接続する２本のワードラインを形成する。
【００１５】
また、上記の製造方法において第２層間絶縁膜を形成する段階以後は、次のような段階を進行する場合もある。まず第２層間絶縁膜を平坦化した後、ダマシン工程で平坦化した第２層間絶縁膜を部分的に蝕刻しワードラインが形成される２個のダマシン領域および接地線が形成されるダマシン領域を形成する。次に、ダマシン領域が形成された第２層間絶縁膜および第１層間絶縁膜を蝕刻し、２個の伝送トランジスタのゲートをそれぞれ露出させる２個のコンタクトホールおよび２個の駆動トランジスタの活性領域を露出させる２個のコンタクトホールを形成する。引続き、コンタクトホールおよびダマシン領域を埋め立てる第３導電膜を形成した後、第２層間絶縁膜表面が露出するまで第３導電膜を平坦化し、２個の伝送トランジスタのゲートと接続する２本のワードラインおよび２個の駆動トランジスタの活性領域と接続する接地線を形成する。
【００１６】
本発明はまた、２本のワードラインを形成する段階以後は、次のような段階をさらに遂行することが望ましい。まず、第３層間絶縁膜を形成した後、第３、第２および第１層間絶縁膜を蝕刻し、半導体基板の活性領域を露出させるコンタクトホールを形成する。次にコンタクトホールを埋め立て第３層間絶縁膜上に形成され、２本のワードラインとそれぞれ垂直な第４導電膜パターンを形成し２本のビットラインを形成する。
【００１７】
また、第２層間絶縁膜を形成する段階以後の工程は、次の通り進行する場合もある。まず第２層間絶縁膜を平坦化した後、ワードラインが形成されるダマシン領域が形成された第２層間絶縁膜および第１層間絶縁膜を蝕刻し、２個の伝送トランジスタのゲートをそれぞれ露出させる２個のコンタクトホールおよび半導体基板の活性領域を露出させる２個のコンタクトホールを形成する。続いて、コンタクトホールおよび２個のダマシン領域を埋め立てる第３導電膜を形成した後、第２層間絶縁膜表面が露出するまで第３導電膜を平坦化し、２個の伝送トランジスタのゲートと接続する２本のワードラインおよび基板上の活性領域と接続するコンタクトプラグを形成する。次に、２本のワードラインおよび２個のコンタクトプラグが形成された結果物全面に第３層間絶縁膜を形成する。続いて、第３層間絶縁膜を蝕刻し、２個のコンタクトプラグを露出させる２個のコンタクトホールを形成した後、２個のコンタクトプラグを露出させる２個のコンタクトホールを埋め立てる２個の第４導電膜パターンを形成し、２本のビットラインを形成する。
【００１８】
また、本発明のＳＲＡＭ装置の製造方法によれば、まず半導体基板上に第１導電膜パターンを形成する。次に第１導電膜パターンが形成された結果物全面に不純物を注入し第１導電膜パターンをそれぞれゲート電極として備える２個の伝送トランジスタと２個の駆動トランジスタを形成する。続いて、４個のトランジスタが形成された結果物上に第１層間絶縁膜を形成した後、第１層間絶縁膜上に第２導電膜パターンからなる電源線を形成する。電源線上に第２層間絶縁膜を形成した後、第２層間絶縁膜および第１層間絶縁膜を蝕刻し２個の伝送トラジスタのゲートをそれぞれ露出させる２個のコンタクトホールを形成する。最後に２個のコンタクトホールを埋め立てる第３導電膜パターンを形成し２個の伝送トランジスタのゲートと接続するワードラインを形成する。
本発明のＳＲＡＭ装置によると、ワードラインの寄生容量が減少するためにＳＲＡＭ装置の動作時ワードラインで発生するＲＣ遅延問題を解決でき、ＳＲＡＭ装置の動作特性を向上させることができる。
【００１９】
【発明の実施の形態】
以下添付した図面を参照して本発明の望ましい実施例を説明することによって本発明を詳細に説明する。しかし本発明は以下に開示される実施例に限らず相異なる多様な形態で具現されることであり、単に本実施例は本発明の開示が完全なるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されることである。添付された図面における多様な膜と領域の厚さは明瞭性のため強調された。また、ある一膜が他の膜または基板上に存在することと指称される時、他の膜または基板の真上にあることもあり、層間膜が存在する場合もある。図面で同一参照符号は同一部材を示す。
【００２０】
<ＳＲＡＭセル>
（第１実施例）
本発明の第１実施例にともなうＳＲＡＭチップにおいてワードライン方向を追って隣接した二つのセルを切断した断面図が図２に示されている。第１実施例はＰＭＯＳ型ＴＦＴを負荷素子として使用するＳＲＡＭセルを具現する。
図２を参照すれば、素子分離膜１０２により半導体基板１００が活性領域と非活性領域に区別されており、同一導電膜からなる伝送トランジスタのゲート１０４と駆動トランジスタのゲート１０６が半導体基板１００上に形成されている。ゲート１０４、１０６上に第１層間絶縁膜１０７とＰＭＯＳ  ＴＦＴのゲート絶縁膜１１１が順序通り積層されている。ゲート絶縁膜１１１上面にＰＭＯＳ  ＴＦＴの活性領域および電源線として使われる導電膜パターン１１４が形成されており、導電膜パターン１１４が形成された結果物全面に第２層間絶縁膜１１５が積層されている。第２層間絶縁膜１１５、ゲート絶縁膜１１１および第１層間絶縁膜１０７を貫通し伝送トランジスタのゲート１０４を露出させるコンタクトホールを通じ伝送トランジスタのゲート１０４と接続するワードライン１２２が第２層間絶縁膜１１５上に形成されている。最後に第３層間絶縁膜１２５によりワードライン１２２と絶縁され、ワードライン１２２と垂直に配列された複数本のビットライン１２８が形成されている。
【００２１】
図２に示されているように本発明の第１実施例にともなうＰＭＯＳ  ＴＦＴを負荷抵抗として使用するＣＭＯＳＳＲＡＭではワードライン１２２が電源線１１４により下部導電領域、例えばゲートから遮られるシールディング効果があるためワードライン１２２と半導体基板１００間の寄生容量（図１のＣ２参考）およびワードライン１２２と駆動トランジスタのゲート電極１０６間の寄生容量（図１のＣ３）が発生しない。すなわち、従来のＳＲＡＭセルに比べワードライン１２２の寄生容量が減少するので動作速度もさらに速くなり高速動作特性を要求するＳＲＡＭの性能を向上させることができる。
【００２２】
また、電源線１１４とワードライン１２２間の寄生容量Ｃ１も電源線１１４からワードライン１２２を絶縁させる第２層間絶縁膜１１５の厚さを増やすことによって従来の寄生容量（図１のＣ１参考）より効果的に減少させることができる。その理由は段差に多くの影響を受けるＰＭＯＳ  ＴＦＴが既に電源線１１４下に形成されているため第２層間絶縁膜１１５の厚さを増やしてもワードライン１２２とビットライン１２８のみ段差による影響を受けるためである。
【００２３】
ただし、本発明の構造にしたがう場合従来のＳＲＡＭにはなかったワードライン１２２とビットライン１２８間の寄生容量Ｃ４が形成されることがあるが、このような寄生容量Ｃ４は第３層間絶縁膜１２５の厚さを増やすことによって十分に減らすことができる。第３層間絶縁膜１２５の厚さを増やす場合段差が増えることはあるが、段差による影響を受けることはビットライン１２８のみである。そして第３層間絶縁膜１２５の増加により発生する段差問題は半導体基板１００上の活性領域とビットライン１２８を接触させるためのコンタクトホールをコンタクトプラグ（図１１Ｂの１２０Ｐ参考）を用いて形成すれば減らすことができる。
【００２４】
反面、図１に示されている従来のＳＲＡＭ構造においては寄生容量Ｃ２およびＣ３を減らすため第１層間絶縁膜１８および第２層間絶縁膜２２の厚さを増やす場合ワードライン２０形成時段差が増えてワードライン２０上に形成されるＰＭＯＳ  ＴＦＴの活性領域用導電膜形成時には段差がさらに加重される。したがって寄生容量を減らすため層間絶縁膜の厚さを増やすことには限界が伴うようになる。
【００２５】
（第２実施例）
図３には本発明の第２実施例によるＳＲＡＭチップからワードライン方向を追って隣接した二つのセルを切断した断面図が示されている。第２実施例が第１実施例と異なる点は負荷素子としてＰＭＯＳ  ＴＦＴを使用することでなく高抵抗の多結晶シリコンからなる高抵抗負荷を使用するということである。
それゆえにその他構成要素および構造は図２とほとんど同一であり、ただしＰＭＯＳ  ＴＦＴゲート（図示せず）および絶縁膜１１１が要らなく、第１層間絶縁膜１０７上にＰＭＯＳ  ＴＦＴ活性領域と連結された電源線１１４が形成される代わりに高抵抗の負荷と連結された電源線１１４Ｒが形成されるという点に差がある。
【００２６】
第２実施例においても第１実施例と同じく、ワードライン１２２が電源線１１４Ｒ上に形成されるためワードライン１２２と駆動トランジスタのゲート１０６およびワードライン１２２と基板１００間に寄生容量が発生しないのでＳＲＡＭセルの動作速度を向上させることができる。
図面には示しなかったが本発明にともなう構造を負荷素子としてＰＭＯＳトランジスタを使用する完全ＣＭＯＳ型ＳＲＡＭに適用できることはもちろんである。
【００２７】
<ＳＲＡＭセルの製造方法>
図４ないし図１３には本発明の第１実施例によるＳＲＡＭセルを製造するための工程に必要であるマスクパターンのレイアウト図を示した。各レイアウト図において、斜線影を付けた部分はそれぞれフォトマスク上に形成されたマスクパターンを意味する。説明の便宜のため隣接した４個のＳＲＡＭセルを基準としてレイアウト図を示した。また、図４Ａないし図１３Ａおよび図４Ｂないし図１３Ｂはそれぞれ、前記図４ないし図１３のＡＡ’線およびＢＢ’線を切って見た断面図であり、各レイアウト図に描いたマスクパターンを用いてＳＲＡＭセルを製造する工程の中間段階構造物の断面図を示す。
【００２８】
図４、図４Ａおよび図４Ｂは活性領域を限定するマスクパターン１０２Ｍを用いて半導体基板１００上にフィールド酸化膜１０２を形成する段階を示す。フィールド酸化膜１０２は通常の方式、例えば局部的酸化方式（ＬＯＣＯＳ）によって形成する。この時、一つのメモリセルのフィールド酸化膜１０２は隣接するメモリセルのフィールド酸化膜と鏡上対称である。
図５、図５Ａおよび図５Ｂは伝送トランジスタのゲートと駆動トランジスタのゲートを限定するマスクパターン１０４Ｍおよび１０６Ｍを用いて、伝送トランジスタおよび駆動トランジスタを形成する段階を示す。
【００２９】
フィールド酸化膜１０２が形成された半導体基板１００全面に、ゲート絶縁膜（図示せず）を形成した次に、ゲート絶縁膜上に導電物質、例えば多結晶シリコンをデポジットしたりあるいは多結晶シリコンとシリサイドを積層し導電層を形成する。続いて、マスクパターン１０４Ｍおよび１０６Ｍを用いた写真蝕刻工程で導電層をパターニングする。その結果一つのメモリセルには２個の伝送トランジスタのゲート１０４および２個の駆動トランジスタのゲート１０６がそれぞれ形成される。
【００３０】
次に、トランジスタのゲート１０４、１０６が形成された結果物全面に不純物、例えば燐または砒素をイオン注入し伝送トランジスタおよび駆動トランジスタの活性領域すなわち、ソースおよびドレーン領域をそれぞれ形成することによって各トランジスタを完成する。
図６、図６Ａおよび図６Ｂはセルをラッチ形態で連結するためのセルノード用コンタクトホールを限定するマスクパターン１０８Ｍを用いてコンタクトホール１０８を形成する段階を示す。
【００３１】
まず伝送トランジスタおよび駆動トランジスタが形成された結果物全面に第１層間絶縁膜１０７を形成する。次に、図６に示されたようなマスクパターン１０８Ｍを用いた写真蝕刻工程で第１層間絶縁膜１０７を部分的に取り除くことによって、駆動トランジスタのゲート１０６の一部および伝送トランジスタのソース領域を露出させるセルノード用コンタクトホール１０８を形成する。
図７、図７Ａおよび図７ＢはＰＭＯＳ  ＴＦＴのゲートを限定するマスクパターン１１０Ｍを用いてＰＭＯＳ  ＴＦＴのゲート１１０を形成する段階を示す。
【００３２】
セルノード用コンタクトホール１０８が形成された結果物全面に導電膜を蒸着した後、図７に示されているマスクパターン１１０Ｍを用いた写真蝕刻工程で導電膜をパターニングしＰＭＯＳ  ＴＦＴのゲート１１０を形成する。各メモリセル別に２個のＰＭＯＳ  ＴＦＴのゲート１１０が形成される。ＰＭＯＳ  ＴＦＴのゲート１１０はセルノード用コンタクトホール１０８を通じ駆動トランジスタのゲート１０６の一部および伝送トランジスタのソース領域と接触するようになる。
【００３３】
図８、図８Ａおよび図８Ｂはノードコンタクトホールを限定するマスクパターン１１２Ｍを用いてＰＭＯＳ  ＴＦＴのドレーンをセルのノードに連結するコンタクトホール１１２を形成する段階を示す。
ＰＭＯＳ  ＴＦＴのゲート１１０が形成された結果物全面にゲート絶縁膜１１１を形成した後ゲート絶縁膜を図８に示されているマスクパターン１１２Ｍを用いて写真蝕刻工程で蝕刻し駆動トランジスタのドレーン領域と接触しているＰＭＯＳ  ＴＦＴのゲート１１０一部を露出させるコンタクトホール１１２を形成する。
【００３４】
図９、図９Ａおよび図９ＢはＰＭＯＳ  ＴＦＴの活性領域と電源線を限定するマスクパターン１１４Ｍを用いてＰＭＯＳ  ＴＦＴの活性領域と電源線１１４を形成する段階を示す。
ＰＭＯＳ  ＴＦＴのゲート１１０一部を露出させるコンタクトホール１１２が形成された結果物全面に非晶質シリコン膜のような導電膜を蒸着した後、図９に示されているマスクパターン１１４Ｍを用いて写真蝕刻工程で導電膜をパターニングする。その結果、各メモリセル別に２個のＰＭＯＳ  ＴＦＴの活性領域と２本の電源線１１４が形成される。
次に図面には示されていないが、ＰＭＯＳ  ＴＦＴのソースおよびドレーン領域を限定するマスクパターンを用いてＰＭＯＳ  ＴＦＴのチャンネル領域になる領域を除いた領域に不純物、例えばボロンをイオン注入しＰＭＯＳ  ＴＦＴのソース、ドレーン領域を形成する。
【００３５】
図１０、図１０Ａおよび図１０Ｂは接地線およびワードラインを限定するマスクパターン１１６Ｍ、１１８Ｍを用いて接地線が形成されるダマシン領域１１６およびワードラインが形成されるダマシン領域１１８を形成する段階を示す。
ＰＭＯＳ  ＴＦＴの活性領域と電源線１１４が形成された結果物全面に第２層間絶縁膜１１５を蒸着する。第２層間絶縁膜１１５はＰＭＯＳ  ＴＦＴの活性領域および電源線を後続工程で形成されるワードラインおよび接地線と絶縁させるため形成することである。第２層間絶縁膜１１５は高温酸化膜のような酸化膜を単一層でデポジットして形成する事もでき、高温酸化膜上にＢＰＳＧまたはＰＳＧのような流動性絶縁膜を形成した後、化学機械的平坦化（ＣＭＰ）方法などを用いて平坦化することによって形成することもできる。
【００３６】
次に図１０に示されているマスクパターン１１６Ｍ、１１８Ｍを用いたダマシン方法により第２層間絶縁膜１１５を部分的に蝕刻し接地線が形成されるダマシン領域１１６およびワードラインが形成されるダマシン領域１１８を形成する。
図１１、図１１Ａおよび図１１Ｂは複数個のコンタクトホールマスクパターン１２０Ｍ、１２１Ｍ、１２２Ｍを用いて後続工程で形成されるビットラインと活性領域を連結させるためのコンタクトホール１２０Ｃ、後続工程で形成される接地線と活性領域を連結させるためのコンタクトホール（図示せず）および後続工程で形成されるワードラインと伝送トランジスタのゲート１０４を連結させるためのコンタクトホール１２２Ｃを形成した後、ビットライン用コンタクトプラグ１２０Ｐ、ワードライン１２２および接地線１２４を形成する段階を示す。
【００３７】
接地線が形成されるダマシン領域１１６およびワードラインが形成されるダマシン領域１１８を形成した後、図１１に示されているコンタクトホールマスクパターン１２０Ｍ、１２１Ｍ、１２２Ｍを用いて第２層間絶縁膜１１５を写真蝕刻工程で取り除いてワードラインと伝送トランジスタのゲート１０４を連結させるためのコンタクトホール１２２Ｃ、ビットラインと活性領域を連結するためのコンタクトホール１２０Ｃおよび接地線と活性層を連結するためのコンタクトホール（図示せず）を形成する。
【００３８】
続いて結果物全面に金属膜例えばタングステン膜を形成した後、第２層間絶縁膜１１５の表面が露出される時まで金属膜をＣＭＰ等により平坦化する。平坦化結果、ワードラインと伝送トランジスタのゲート１０４を連結させるためのコンタクトホール１２２Ｃおよびワードラインが形成されるダマシン領域１１８に金属膜が埋込められワードライン１２２が形成され、接地線が形成されるダマシン領域１１６に金属膜が埋込められ接地線１２４が形成されるのみならず、後続工程で形成されるビットライン用コンタクトプラグ１２０Ｐがビットラインと活性領域を連結するためのコンタクトホール１２０Ｃに形成される。その結果、各メモリセル別に２本のワードライン１２２と１個の接地線１２４および２本のビットライン用コンタクトプラグ１２０Ｐが形成される。
【００３９】
図１１Ａに示されているようにワードライン１２２は第２層間絶縁膜１１５を間に介在し電源線１１４上に電源線１１４と平行に形成される。したがってワードライン１２２と基板１００そしてワードライン１２２と駆動トランジスタのゲート１０６間に寄生容量（図１のＣ２、Ｃ３参考）が形成されない。
そしてワードライン１２２と電源線１１４間に発生する寄生容量Ｃ１は第２層間絶縁膜１１５の厚さを増やすことによってＳＲＡＭセルの動作特性を劣化させない範囲まで減らすことができる。このように第２層間絶縁膜１１５の厚さを増やしてもビットラインを除いた下部構造物が既に形成されているため第２層間絶縁膜１１５の厚さ増加による段差増加は後続工程進行に特別な影響を及ぼさない。
【００４０】
図１２、図１２Ａおよび図１２Ｂにはビットライン用コンタクトプラグ１２０Ｐを露出させるコンタクトホールを限定するマスクパターン１２６Ｍを用いてビットライン用コンタクトホール１２６を形成する段階を示す。
ビットライン用コンタクトプラグ１２０Ｐ、ワードライン１２２および接地線１２４が形成された結果物全面に第３層間絶縁膜１２５を形成する。第３層間絶縁膜１２５はワードライン１２２および接地線１２４を後続工程で形成されるビットラインと絶縁させるため形成する。
【００４１】
続いて、図１２に示されているマスクパターン１２６Ｍを用いて第３層間絶縁膜１２５を写真蝕刻工程で蝕刻しビットライン用コンタクトプラグ１２０Ｐを露出させるコンタクトホール１２６を形成する。
図１３、図１３Ａおよび図１３Ｂはビットラインを限定するマスクパターン１２８Ｍを用いてビットライン１２８を形成する段階を示す。
【００４２】
ビットライン用コンタクトプラグ１２０Ｐを露出させるビットライン用コンタクトホール１２６が形成された結果物全面に金属膜、例えばアルミニウム膜を蒸着した後図１３に示されているようなマスクパターン１２８Ｍを用いて金属膜をパターニングすることによってビットライン用コンタクトホール１２６を充填しビットライン用コンタクトプラグ１２０Ｐを通じ基板上の活性領域と接触するビットライン１２８が各メモリセル別に２個ずつ形成される。
図１３Ａに示されているように、ワードライン１２２とビットライン１２８間に寄生容量Ｃ４が発生するが、これは第３層間絶縁膜１２５の厚さを増やすことによって減らすことができる。第２層間絶縁膜１１５および第３層間絶縁膜１２５の厚さ増加にともなう段差増加によってビットラインを活性領域と接触させるためのコンタクトホール形成時横縦比が増えることによって発生する問題点は図１１Ｂと図１２Ｂに示されている工程により解決される。すなわち、ビットラインを基板上の活性領域と接触させるためのコンタクトホールを第２層間絶縁膜１１５と第３層間絶縁膜１２５内に同時に形成することでなく第２層間絶縁膜１１５内にまずコンタクトプラグ１２０Ｐを形成した後、第３層間絶縁膜１２５のみ蝕刻しコンタクトプラグ１２０Ｐを露出させるコンタクトホール１２６を形成することによって完成するため、段差増加による問題点を容易に解決できる。
【００４３】
また、本発明の製造方法において、図９に示されている電源線を限定するマスクパターンまたは図１０に示されているワードラインを限定するマスクパターンを変形し各セル別に電源線またはワードラインがそれぞれ一つずつのみ形成されるようにし、図２に示されている本発明にともなうＳＲＡＭの単位メモリセルがそれぞれ一本の電源線または一本のワードラインを備えるようにすることもできる。
【００４４】
そして、図３に示されている本発明の第２実施例による高抵抗負荷型ＳＲＡＭセルの製造工程は単に図７ないし図８Ｂに示されているＰＭＯＳ  ＴＦＴのゲートおよびゲート絶縁膜形成工程が要らなく、図９、図９Ａおよび図９Ｂに示されているＰＭＯＳ  ＴＦＴの活性領域および電源線形成工程が高抵抗負荷領域および電源線形成工程に置き換えるという点のみ差があり、その他工程は図４ないし図１３Ｂに示されている工程と同一な工程により進行される。
【００４５】
【発明の効果】
本発明にともなうＳＲＡＭ装置においてはワードラインが電源線によりゲートのような導電領域または下部不純物領域から遮られる効果がある。したがってワードラインと半導体基板の不純物領域との間の寄生容量およびワードラインと駆動トランジスタのゲートとの間の寄生容量が発生しない。また、電源線とワードライン間の寄生容量も効果的に省くことができる。したがって、従来のＳＲＡＭセルに比べワードラインの寄生容量が減少するので動作速度もさらに速くなり高速動作特性を要求するＳＲＡＭ装置の性能を向上させることができる。
【図面の簡単な説明】
【図１】従来のＰＭＯＳトランジスタを負荷素子として使用するＳＲＡＭチップから隣接した２個のセルをワードライン方向に切断した断面図である。
【図２】本発明の第１実施例にともなうＰＭＯＳトランジスタを負荷素子として使用するＳＲＡＭチップから隣接した２個のセルをワードライン方向に切断した断面図である。
【図３】本発明の第２実施例にともなう高抵抗多結晶シリコンを負荷素子として使用するＳＲＡＭチップから隣接した２個のセルをワードライン方向に切断した断面図である。
【図４】本発明の第１実施例によるＳＲＡＭチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で切断した断面図である。
【図５】本発明の第１実施例によるＳＲＡＭチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で切断した断面図である。
【図６】本発明の第１実施例によるＳＲＡＭチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で切断した断面図である。
【図７】本発明の第１実施例によるＳＲＡＭチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で切断した断面図である。
【図８】本発明の第１実施例によるＳＲＡＭチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で切断した断面図である。
【図９】本発明の第１実施例によるＳＲＡＭチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で切断した断面図である。
【図１０】本発明の第１実施例によるＳＲＡＭチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で切断した断面図である。
【図１１】本発明の第１実施例によるＳＲＡＭチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で切断した断面図である。
【図１２】本発明の第１実施例によるＳＲＡＭチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で切断した断面図である。
【図１３】本発明の第１実施例によるＳＲＡＭチップを製造するための工程に必要とするマスクパターンのレイアウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で切断した断面図である。
【符号の説明】
１００    半導体基板
１０２    素子分離膜
１０４    ゲート
１０６    ゲート
１０７    第１層間絶縁膜
１１１    ゲート絶縁膜
１１４    電源線として使われる導電膜パターン
１１５    第２層間絶縁膜
１２２    ワードライン
１２５    第３層間絶縁膜
１２８    ビットライン
【図１】
0004704529.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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