(57)【特許請求の範囲】
【請求項１】
入力端子および出力端子と、これらの端子間に接続されたダイオードと、前記入力端子と前記ダイオードとの間に接続された制御電圧端子とを有し、前記制御電圧端子に所定電圧以上の電圧が印加された際に、前記入力端子から入力されたＲＦ電力が前記出力端子に出力されるダイオードスイッチであって、
前記ダイオードは、３個以上のベース−コレクタ間ダイオードが並列に接続された複数段で構成され、後段のダイオードのカソードが、第１キャパシタを介して前段のダイオードのアノードに接続され、前記３個以上のベース−コレクタ間ダイオードは直流電流を共有するように接続されていることを特徴とするダイオードスイッチ。
【請求項２】
前記第１キャパシタは、可変容量であることを特徴とする請求項１に記載のダイオードスイッチ。
【請求項３】
前記第１キャパシタと直列に、前記第１キャパシタと所定周波数で直列共振するインダクタを挿入したことを特徴とする請求項１又は２に記載のダイオードスイッチ。
【請求項４】
前記ダイオードと並列に、所定周波数で前記ダイオードおよび前記第１キャパシタと並列共振するインダクタを挿入したことを特徴とする請求項１に記載のダイオードスイッチ。
【請求項５】
入力端子および出力端子と、これらの端子間に接続されたダイオードと、前記入力端子と前記ダイオードとの間に接続された制御電圧端子とを有し、前記制御電圧端子に所定電圧以上の電圧が印加された際に、前記入力端子から入力されたＲＦ電力が前記出力端子に出力されるダイオードスイッチであって、
前記ダイオードは、複数のダイオードが並列に接続された複数段で構成され、後段のダイオードのカソードが、第１キャパシタ及び第２キャパシタを介して前段のダイオードのアノードに接続され、前記前段のダイオードと前記後段のダイオードとが、直流電流を共有するように接続され、前記入力端子は前記第１キャパシタと前記第２キャパシタの間に接続されていることを特徴とするダイオードスイッチ。
【請求項６】
前記第１キャパシタおよび前記第２キャパシタは、可変容量であることを特徴とする請求項５に記載のダイオードスイッチ。
【請求項７】
前記ダイオードと並列に、前記ダイオード、前記第１キャパシタ、前記第２キャパシタと所定周波数で並列共振するインダクタを挿入したことを特徴とする請求項５又は６に記載のダイオードスイッチ。
【請求項８】
入力端子および出力端子と、
これらの間に接続された第１ダイオードと、
前記入力端子と前記第１ダイオードとの間に接続された第１制御電圧端子と、
前記第１ダイオードに接続された抵抗素子と、
前記抵抗素子に接続された第２制御電圧端子および第２ダイオードとを有し、前記第１制御電圧端子に印加される電圧が所定電圧以下、かつ前記第２制御電圧端子に印加される電圧が所定電圧以上である際に前記入力端子から入力されたＲＦ電力が減衰されて前記出力端子に出力される減衰器であって、
前記第１ダイオードは、３個以上のベース−コレクタ間ダイオードが並列に接続された複数段で構成され、後段のダイオードのカソードが、第１キャパシタを介して前段のダイオードのアノードに接続され、前記３個以上のベース−コレクタ間ダイオードは直流電流を共有するように接続され、
前記第２ダイオードは、３個以上のベース−コレクタ間ダイオードが並列に接続された複数段で構成され、キャパシタを介して前記抵抗素子と接続され、前記３個以上のベース−コレクタ間ダイオードは直流電流を共有するように接続されていることを特徴とする減衰器。
【請求項９】
前記第１キャパシタと直列に、前記第１キャパシタと所定周波数で直列共振するインダクタを挿入し、
前記第２ダイオードと並列に、前記第２ダイオードおよびこれに接続された前記キャパシタと所定周波数で並列共振するインダクタを挿入したことを特徴とする請求項８に記載の減衰器。
【請求項１０】
入力端子および出力端子と、
これらの間に接続された第１ダイオードと、
前記入力端子と前記第１ダイオードとの間に接続された第１制御電圧端子と、
前記第１ダイオードに接続された抵抗素子と、
前記抵抗素子に接続された第２制御電圧端子および第２ダイオードとを有し、前記第１制御電圧端子に印加される電圧が所定電圧以下、かつ前記第２制御電圧端子に印加される電圧が所定電圧以上である際に前記入力端子から入力されたＲＦ電力が減衰されて前記出力端子に出力される減衰器であって、
前記第１ダイオードは、複数のダイオードが並列に接続された複数段で構成され、後段のダイオードのカソードが、第１キャパシタ及び第２キャパシタを介して前段のダイオードのアノードに接続され、前記複数のダイオードは直流電流を共有するように接続され、
前記第２ダイオードは、複数のダイオードが並列に接続された複数段で構成され、キャパシタを介して前記抵抗素子と接続され、前記複数のダイオードは直流電流を共有するように接続され、
前記入力端子は前記第１キャパシタと前記第２キャパシタの間に接続されていることを特徴とする減衰器。
【請求項１１】
前記第１ダイオードと並列に、前記第１ダイオード、前記第１キャパシタ、前記第２キャパシタと所定周波数で並列共振するインダクタを挿入し、
前記第２ダイオードと並列に、前記第２ダイオードおよびこれに接続された前記キャパシタと所定周波数で並列共振するインダクタを挿入したことを特徴とする請求項１０に記載の減衰器。
【請求項１２】
前記第１キャパシタおよび前記第２キャパシタは可変容量であり、前記抵抗素子は、第３キャパシタを介して前記入力端子に接続され、第４キャパシタを介して前記出力端子に接続されていることを特徴とする請求項１０に記載の減衰器。
【請求項１３】
前記抵抗素子は、第３キャパシタを介して前記入力端子に接続され、第４キャパシタを介して前記出力端子に接続されていることを特徴とする請求項８に記載の減衰器。
【請求項１４】
前記第１キャパシタは、可変容量であることを特徴とする請求項１３に記載の減衰器。
【請求項１５】
前記抵抗素子は、第３キャパシタを介して前記入力端子に接続され、第４キャパシタを介して前記出力端子に接続されていることを特徴とする請求項１１に記載の減衰器。
【請求項１６】
請求項８〜１５の何れか１項に記載の減衰器を複数段接続し、
前記複数段の減衰器の前段の前記第２制御電圧端子が、後段の減衰器の前記第１制御電圧端子に接続されていることを特徴とする減衰器。
【請求項１７】
請求項８〜１５の何れか１項に記載の減衰器の前記入力端子と前記第１ダイオードとの間にヘテロ接合バイポーラトランジスタが挿入され、
前記ヘテロ接合バイポーラトランジスタのベースは前記入力端子に接続され、
前記へテロ接合バイポーラトランジスタのコレクタは前記第２制御電圧端子に接続されていることを特徴とする減衰器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はダイオードスイッチおよび減衰器に関し、特に、GaAs基板を用いて作製されるダイオードスイッチ、および許容送信電力を保ちながらバイアス電流を低減できる減衰器に関するものである。
【背景技術】
【０００２】
近年、ＣＤＭＡ（Code Division Multiple Access；符号分割多重接続）をはじめとする携帯電話用電力増幅器や、無線LAN用電力増幅器として、GaAs-HBT電力増幅器（HBT：ヘテロ接合バイポーラトランジスタ）が広く用いられている。
GaAs-HBTは、負のゲートバイアス電圧を必要としないため、単一電源で動作可能であり、且つFET系より均一なデバイス特性を提供することができる。このため、近年盛んに携帯電話や無線LANをはじめとするGaAs系電力増幅器に適用されている。
【０００３】
しかし、通常のGaAs-HBTプロセスでRF（高周波）スイッチ素子を構成する際には、ゲート電圧印加だけでチャネルをONできるFETスイッチを形成できない。そのため、p-i-n接合に近い接合を持つベース-コレクタ間接合を用いたダイオードスイッチが代用される（例えば、特許文献１参照）。
【０００４】
上記ベース-コレクタ間のダイオード(BCダイオード)を用いたスイッチ及びアッテネータ（減衰器）を用いた回路の例を、それぞれ図１９（ａ）、（ｂ）に示す。これらの図において、D1、D2はBCダイオード、L1〜L3はRF阻止インダクタ、R1、R2、R01、R02は抵抗、C1、C2はキャパシタ、IN、OUTは入力及び出力端子、Vc1、Vc2は制御電圧端子を示している。
【０００５】
図１９（ａ）に示す回路では、Vc1にD1のON電圧(約1.25V)以上の電圧を印加すると、抵抗R1で決まる電流Idcが流れる。すると、D1がOFF状態からON状態になり、INから入力されたRF電力がOUTに伝達される。逆に、Vc1をON電圧以下(負のバイアスも含む)にするとOFF状態になり、RF電力の伝達を阻止する。
【０００６】
図１９(ｂ)に示す回路では、Vc1をD1のON電圧以上、Vc2をD2のON電圧以下(負のバイアスも含む)にすると、通過状態となる。逆に、Vc1をD1のON電圧以下、Vc2をD2のON電圧以上にすると、抵抗R01、R02、D2のON抵抗で決まる減衰状態になる。ただし、キャパシタC1、C2をGaAsチップ上に作製する場合は、そのキャパシタ値が比較的小容量に制限される。そのため、C1、C2の動作周波数帯域におけるインピーダンス値も減衰量を決定する要因になる。
【０００７】
ここで、ダイオードスイッチの通過電力特性例は、図２０、図２１に示すようになる。あるバイアス電流IdcをダイオードD1に流した場合、そのバイアス電流値で挿入損失が増加しないレベルの許容入力電力が制限される。
図２０（ｂ）の式(1)は、その制限を示している。式（１）の左辺は、ダイオードを通過する電流I(t)の半波の時間積分値、つまり半波中の総電荷量に相当する値である。式（１）の右辺は、ダイオードの接合材料と接合状態、（i層（高抵抗層）の濃度、厚み等）で決定される時定数τと、バイアス電流値Idcとの積である。
すなわち、上記許容入力電力は、時定数τと、バイアス電流値Idcとの積より小さい値に制限される。
【０００８】
その結果、同じバイアス電流値の条件下では、周波数が低いほど小さな電力しか通過できなくなる。特に、GaAs-HBTプロセスでBCダイオードを作製する場合、HBTのRF特性でBC層が決定されるので、BC層の構造設計に自由度が小さくなる。
また、Si系p-i-nダイオードと比較すると、元々GaAs系の時定数τは約２桁程度小さいため、許容入力電力（スイッチでは許容送信電力）もかなり小さくなる。その結果、BCダイオードをRFスイッチやRF減衰器に適用する場合、所望の許容送信電力を得るには、大きなバイアス電流を流す必要が生じる。
【０００９】
【特許文献１】特開２００４−３２０３５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記従来のダイオードスイッチおよび減衰器において、GaAs-HBTプロセスを用いたBCダイオードをRFスイッチやRF減衰器に適用する場合、所望の許容送信電力を得るには、Si系p-i-nダイオードを用いる場合に比べて、かなり大きなバイアス電流を必要とするという問題があった。
【００１１】
本発明は、上記課題を解決するためになされたもので、GaAs-HBTプロセスを用いたBCダイオードをRFスイッチやRF減衰器に適用する際に、従来構成のRFスイッチや減衰器に比べて、小さいバイアス電流で動作できるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係るダイオードスイッチは、入力端子および出力端子と、これらの端子間に接続されたダイオードと、前記入力端子と前記ダイオードとの間に接続された制御電圧端子とを有し、前記制御電圧端子に所定電圧以上の電圧が印加された際に、前記入力端子から入力されたRF電力が前記出力端子に出力されるダイオードスイッチであって、前記ダイオードは、複数のダイオードが並列に接続された複数段で構成され、後段のダイオードのカソードが、第１キャパシタを介して前段のダイオードのアノードに接続されていることを特徴とする。
【００１３】
また、本発明に係る減衰器は、入力端子および出力端子と、これらの間に接続された第１ダイオードと、前記入力端子と前記第１ダイオードとの間に接続された第１制御電圧端子と、前記第１ダイオードに接続された抵抗素子と、前記抵抗素子に接続された第２制御電圧端子および第２ダイオードとを有し、前記第１制御電圧端子に印加される電圧が所定電圧以下、かつ前記第２制御電圧端子に印加される電圧が所定電圧以上である際に前記入力端子から入力されたRF電力が減衰されて前記出力端子に出力される減衰器であって、前記第１ダイオードは、複数のダイオードが並列に接続された複数段で構成され、後段のダイオードのカソードが、第１キャパシタを介して前段のダイオードのアノードに接続され、前記第２ダイオードは、複数のダイオードが並列に接続された複数段で構成され、キャパシタを介して前記抵抗素子と接続されていることを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【００１４】
本発明によれば、所望の許容送信電力を得るために、従来構成のRFスイッチや減衰器と比較して、約半分以下のバイアス電流で動作させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００１６】
実施の形態１．
本実施の形態に係るダイオードスイッチの基本回路構成を図１（ａ）、（ｂ）に示す。これらの図において、D1、D2はベース-コレクタ間ダイオード(以下、「BCダイオード」、又は単に「ダイオード」という)を示している。L1、L2は、RF（高周波）阻止インダクタを示す。R1、R2は抵抗を示す。C1、C2は、キャパシタを示す。
【００１７】
図１（ａ）に示すように、入力端子（IN）と出力端子（OUT）との間に、ダイオードD1、D2が接続されている。これらのダイオードは並列に接続され、後段のダイオード（D2）のカソードが、第１キャパシタ（C1）を介して、前段のダイオード（D1）のアノードに接続されている。入力端子（IN）とダイオードD1、D2との間には、制御電圧端子（Vc1）が接続されている。このスイッチでは、制御電圧端子（Vc1）に所定電圧以上の電圧が印加された際に、入力端子（IN）から入力されたRF電力が出力端子（OUT）に出力される。
図１（ｂ）に示す回路では、初段のダイオード（D1）と入力端子（IN）との間に、第２キャパシタ（C1）が設けられている。後段のダイオードD2と入力端子（IN）との間に、第１キャパシタ（C2）が設けられている（説明の都合上、図１（ｂ）では、第１キャパシタをC2、第２キャパシタをC1としている）。その他の構成は、図１（ａ）と同様である。
【００１８】
図１（ａ）、（ｂ）に示したダイオードD1、D2はDC（直流）的には直列に接続され、AC（交流）的には、キャパシタC1（又はC1、C2）を介して、並列に接続されている。この構成とすることにより、制御電圧端子Vc1をHighにした際、DCバイアス電流Idcは、D1とD2で共通に流れる。しかし、AC的にはIdcが２倍流れていることと等価になるため、図２０（ｂ）に示した式(1)のIdcは、見かけ上、Idcの２倍になる。
その結果、許容送信電力は従来技術（図１９参照）の回路でIdcが流れている場合の約４倍に向上する．これは、図２０（ａ）のRF電流のImaxが約２倍となり、許容送信電力はRo・Imax・Imax/2（Roは系の特性インピーダンス）で表されることから分かる。
【００１９】
図１の回路構成の入力電力（Pin）に対する挿入損失（Loss）を、図２に示す。図１（ａ）、（ｂ）の特性を比較すると、図１（ａ）の方が、挿入損失はやや小さくなる。また、図１（ｂ）の方が、アイソレーションはやや向上する。これらの回路構成とすることにより、同じ許容入力電力を得るためのバイアス電流は、従来構成のRFスイッチに比べて、約半分とすることができる。
なお、図１（ａ）、（ｂ）では、２段のダイオードを使った例を示した。しかし、３段のダイオード或いはそれ以上の段数のダイオードを用いた場合でも、許容送信電力の改善効果が得られる。
【００２０】
実施の形態２．
本実施の形態に係るダイオードスイッチの基本回路構成を図３（ａ）、（ｂ）に示す。
図３(ａ)は、図１(ａ)に示した第１キャパシタ（C1）を可変容量化したものである。例えば、第１キャパシタC1を、点線３ａ内に示す逆直列ダイオードによって構成する。そして、共通端子Vcv1を介して、逆直列ダイオードに逆バイアスが印加されるようにする。
図３(ｂ)は、図１(ｂ)に示した第２キャパシタ（C1）、第１キャパシタ（C2）を可変容量化したものである。例えば、これらのキャパシタを、それぞれ点線４ａ、５ａ内に示す逆直列ダイオードによって構成する。そして、共通端子Vcv1、Vcv2を介して、逆直列ダイオードに逆バイアスが印加されるようにする。
【００２１】
上記回路構成で、RF通過状態のVcv1、Vcv2に印加する逆バイアス電圧に対して、RF阻止状態の逆バイアス電圧をより大きな電圧にすると、C1、C2の容量が減少する。これにより、アイソレーションを向上させることができる。
【００２２】
上記構成とすることにより、実施の形態１の効果に加えて、スイッチの阻止状態におけるアイソレーションを向上させることができる。
【００２３】
実施の形態３．
本実施の形態に係るダイオードスイッチの基本回路構成を図４に示す。この回路は、実施の形態１の図１（ａ）に示した回路において、第１キャパシタ（C1）と直列に、これと所望周波数で直列共振するインダクタLs1を挿入したものである。
【００２４】
上記回路構成で、所望周波数でLs1とC1を直列共振させると、図１（ａ）の場合よりもインピーダンスを（C1単独の場合よりも）低減させることができる。これにより、実施の形態１の効果に加え、ダイオードD2側を経由するRF電力の通過損失を改善することができる。従って、スイッチ全体の挿入損失を低減させることができる。
【００２５】
実施の形態４．
本実施の形態に係るダイオードスイッチの基本回路構成を図５に示す。この回路は、実施の形態３で示した回路（図４参照）において、第１キャパシタ（C1）を可変容量化したものである。
【００２６】
上記構成とすることにより、実施の形態２と同様に、スイッチのRF阻止状態におけるアイソレーションを向上させることができる。従って、実施の形態１、３の効果に加えて、スイッチのRF阻止状態におけるアイソレーションを改善することができる。
【００２７】
実施の形態５．
本実施の形態に係るダイオードスイッチの基本回路構成を図６に示す。この回路は、実施の形態１の図１（ａ）に示した回路において、ダイオードD1、D2と並列の位置に、キャパシタCp1およびインダクタLp1を直列に挿入したものである。
Cp1の容量は、所望周波数において十分に低いインピーダンスを呈する値とする。また、Lp1は、所望周波数においてダイオードD1、D2、第１キャパシタC1のRF阻止状態における接合容量と並列共振するように選択する。
【００２８】
上記構成とすることにより、RF阻止状態でダイオードD1、D2、第１キャパシタC1、インダクタLp1が並列共振する。これにより、実施の形態１で示した図１（ａ）の回路と比較して、RF阻止状態のアイソレーション特性を大幅に改善することができる。
従って、実施の形態１の効果に加えて、RF阻止状態におけるアイソレーションも大幅に改善することができる。
【００２９】
実施の形態６．
本実施の形態に係るダイオードスイッチの基本回路構成を図７に示す。この回路は、実施の形態１の図１（ｂ）に示した回路において、ダイオードD1、D2と並列に、インダクタL3を挿入したものである。L3の一方の端子は第２キャパシタC1と第１キャパシタC2の間に接続され、他方の端子は、ダイオードD1、D2の間に接続されている。
L3は、所望周波数においてC1、D1、C2、D2のOFF状態（RF阻止状態）における接合容量と並列共振するように選択する。
【００３０】
上記構成とすることにより、RF阻止状態でダイオードD1、D2、第１キャパシタ（C2）、第２キャパシタ（C1）、インダクタL3が並列共振する。これにより、実施の形態１で示した図１（ｂ）の回路と比較して、RF阻止状態のアイソレーション特性を大幅に改善することができる。
従って、実施の形態１の効果に加えて、RF阻止状態におけるアイソレーションも大幅に改善することができる。
【００３１】
実施の形態７．
本実施の形態に係るダイオードスイッチの基本回路構成を図８に示す。この回路は、実施の形態６に示した回路（図７参照）において第１キャパシタC2、第２キャパシタC1を可変容量化したものである。
【００３２】
上記構成とすることにより、RF通過状態の通過損失を変えることができる。これにより、実施の形態６の効果に加えて、RF通過状態における挿入損失を可変とすることができる。
【００３３】
実施の形態８．
本実施の形態に係るダイオード減衰器の基本回路構成を図９に示す。この回路では、３段のダイオードスイッチを用いた場合を示している。D1〜D6はダイオードを示す。C1〜C7はキャパシタを示す。R1〜R4、R01、R02は抵抗を示す。L1〜L4はRF阻止インダクタを示す。Vc1〜Vc4は、制御電圧端子を示す。
【００３４】
図９に示すように、入力端子（IN）と出力端子（OUT）との間に、第１ダイオードD1、D2、D3が接続されている。これらのダイオードは、並列に接続された複数段のダイオードである。第１ダイオードD1、D2、D3と入力端子（IN）との間には、第１制御電圧端子（Vc1）が接続されている。
ダイオードD2のカソードが、第１キャパシタC1を介して、ダイオードD1のアノードに接続されている。同様に、ダイオードD3のカソードが、第１キャパシタC2を介して、ダイオードD2のアノードに接続されている。つまり、後段のダイオードのカソードが、第１キャパシタを介して、前段のダイオードのアノードに接続されている（ここでは、説明の都合上、C1、C2のいずれをも第１キャパシタと称している）。
第１ダイオードD1、D2、D3には、抵抗R01、R02が接続されている。これらの抵抗には、第２制御電圧端子Vc2が接続されている。
また、抵抗R01、R02には、キャパシタC4、C5を介して、第２ダイオードD4、D5、D6が接続されている。これらのダイオードは、並列に接続された複数段のダイオードである。ダイオードD4とキャパシタC4との間には、第３制御電圧端子Vc3が接続されている。ダイオードD6には、第４制御電圧端子Vc4が接続されている。
すなわち、上記回路は、図１９(b)のダイオードD1を第１ダイオードD1〜D3（縦積みダイオード）に置き換え、図１９（ｂ）のダイオードD2を第２ダイオードD4、D5、D6（縦積みダイオード）に置き換えたものである。
【００３５】
以下、この回路の動作について説明する。第１制御電圧端子Vc1、第４制御電圧端子Vc4に印加される電圧をHigh、第２制御電圧端子Vc2、第３制御電圧端子Vc3に印加される電圧をLowとすると、第１ダイオードD1〜D3はON状態、第２ダイオードD4〜D6はOFF状態となり、RF通過状態になる。一方、第１制御電圧端子Vc1、第４制御電圧端子Vc4をLow、第２制御電圧端子Vc2、第３制御電圧端子Vc3をHighとすると、第１ダイオードD1、D2、D3はOFF状態、第２ダイオードD4、D5、D6はON状態となり、RF減衰状態になる。
【００３６】
このとき、キャパシタC4、C5を図９のように接続することにより、R01、R02の共通ノードとダイオードD4、D5をDC的に分離し（即ち、第１ダイオードD1、D2、D3からなるDC経路と、第２ダイオードD4、D5、D6からなるDC経路を分離する）、かつダイオードD4とD5の間をDC的に分離することができる。
また、上記構成とすることにより、実施の形態１と同様に、同じ許容送信電力を得るためのバイアス電流を小さくすることができる。
なお、ここで示した回路は、第１ダイオード、第２ダイオードが３段である例を示したが、これらのダイオードが２段の場合であっても、同様の効果を有する。
【００３７】
実施の形態９．
本実施の形態に係るダイオード減衰器の基本回路構成を図１０に示す。この回路は、実施の形態８で示した回路（図９参照）において、第１キャパシタC1、C2と直列の位置に、それぞれインダクタLs1、Ls2を挿入したものである。さらに、第２ダイオードD4、D5、D6と並列の位置に、インダクタLp1、キャパシタCp1を直列に挿入したものである。
インダクタLs1、Ls2は、それぞれ第１キャパシタC1、C2と所望周波数で直列共振するように選択する。また、インダクタLp1は、第２ダイオードD4、D5、D6、キャパシタC4、C5と所望周波数で並列共振するように選択する。また、Cp1は所望周波数でAC短絡となるように選択する。
【００３８】
上記Ls1、Ls2、Lp1を装荷することにより、実施の形態３、４と同様に、RF通過状態における挿入損失を改善することができる。
また、実施の形態８と同様に、同じ許容送信電力を得るためのバイアス電流を小さくすることができる。従って、実施の形態８の効果に加えて、RF通過状態における挿入損失を改善することができる。
【００３９】
実施の形態１０．
本実施の形態に係るダイオード減衰器の基本回路構成を図１１に示す。この回路は、実施の形態１で示した図１(ｂ)のRFスイッチを、図１９（ｂ）の減衰器に適用した場合である。すなわち、図９に示した回路において、ダイオードD1と入力端子（IN）との間に、第２キャパシタC1を設けた構造である。
【００４０】
ここで、C4、C5を図１１のように接続することにより、R01、R02の共通ノードとダイオードD4、D5とをDC的に分離し（即ちダイオードD1、D2からなるDC経路とダイオードD4、D5からなるDC経路を分離する）、かつダイオードD4、D5の間をDC的に分離することができる。
さらに、上記構成とすることにより、実施の形態１と同様に、同じ許容送信電力を得るためのバイアス電流を小さくすることができる。
【００４１】
実施の形態１１．
本実施の形態に係るダイオード減衰器の基本回路構成を図１２に示す。この回路は、実施の形態１０に示した回路（図１１参照）において、実施の形態５、６に示したインダクタによる並列共振回路を適用したものである。
つまり、ダイオードD1、D2と並列に、ダイオードD1、D2およびこれに接続された第１キャパシタC2、第２キャパシタC1と所定周波数で並列共振するインダクタLs1を挿入した。さらに、ダイオードD4、D5と並列の位置に、ダイオードD4、D5およびこれらに接続されたキャパシタC4、C5と所定周波数で並列共振するインダクタLp1、キャパシタCp1を直列に挿入した。
【００４２】
上記構成とすることにより、RF通過状態ではインダクタLp1とダイオードD4、D5、キャパシタC4、C5間の並列共振により挿入損失が低減する。また、RF減衰状態ではインダクタLs1、第１キャパシタC2、第２キャパシタC1、ダイオードD1、D2間の並列共振により、入力端子（IN）と出力端子（OUT）間のアイソレーションが向上する。従って、同一のバイアス電流において、より大きな減衰状態を得ることができる。
さらに、実施の形態１と同様に、同じ許容送信電力を得るためのバイアス電流を小さくすることができる。
【００４３】
実施の形態１２．
本実施の形態に係るダイオード減衰器の基本回路構成を図１３に示す。この回路は、実施の形態１０に示した回路（図１１参照）において、第１キャパシタC2および第２キャパシタC1を可変容量としたものである。さらに、抵抗R01が第３キャパシタC31を介して入力端子（IN）に接続され、抵抗R02が第４キャパシタC32を介して出力端子（OUT）に接続されている。
【００４４】
上記構成とすることにより、実施の形態１０の効果に加えて、ダイオードD1、D2の通過用ブロックと、ダイオードD4、D5の減衰用ブロックとをAC的にも完全に分離できる。これにより、C1、C2、C3の値と無関係に、減衰ブロックの素子定数を設定することが可能となる。
【００４５】
また、C1、C2を可変容量化したことにより、RF通過状態における挿入損失を可変とすることができる。これにより、実施の形態１１に示したインダクタLs1を装荷したことと同様に、より大きな減衰状態を同じバイアス電流において得ることができる。
さらに、実施の形態１と同様に、同じ許容送信電力を得るためのバイアス電流を小さくすることができる。
【００４６】
実施の形態１３．
本実施の形態に係るダイオード減衰器の基本回路構成を図１４に示す。この回路は、実施の形態８に示した回路（図９参照）において、抵抗R01が第３キャパシタC31を介して入力端子（IN）に接続され、抵抗R02が第４キャパシタC32を介して出力端子（OUT）に接続されたものである。
【００４７】
上記構成とすることにより、実施の形態８の効果に加えて、ダイオードD1、D2、D3の通過用ブロックと、ダイオードD4、D5、D6の減衰用ブロックとをAC的にも完全に分離できる。これにより、C1、C2、C3の値と無関係に、減衰ブロックの素子定数を設定することが可能となる。
また、実施の形態１２と同様に、同じ許容送信電力を得るためのバイアス電流を小さくすることができる。
【００４８】
実施の形態１４.
本実施の形態に係るダイオード減衰器の基本回路構成を図１５に示す。この回路は、実施の形態１３に示した回路（図１４参照）において、通過ブロックのダイオードD1、D2、D3を繋ぐ第１キャパシタC1、C2を可変容量化したものである。
【００４９】
C1、C2を可変容量化したことにより、より大きな減衰状態を同じバイアス電流で得ることができる。
また、実施の形態１２と同様に、同じ許容送信電力を得るためのバイアス電流を小さくすることができる。
【００５０】
実施の形態１５．
本実施の形態に係るダイオード減衰器の基本回路構成を図１６に示す。この回路は、実施の形態１１に示した回路（図１２参照）において、抵抗R01が第３キャパシタC31を介して入力端子（IN）に接続され、抵抗R02が第４キャパシタC32を介して出力端子（OUT）に接続されたものである。
【００５１】
上記構成とすることにより、ダイオードD1、D2の通過用ブロックと、ダイオードD4、D5の減衰用ブロックとをAC的にも完全に分離できる。これにより、実施の形態１１の効果に加えて、C1、C2の値と無関係に、減衰ブロックの素子定数を設定することが可能となる。
さらに、実施の形態１と同様に、同じ許容送信電力を得るためのバイアス電流を小さくすることができる。
【００５２】
実施の形態１６．
本実施の形態に係るダイオード減衰器の基本回路構成を図１７に示す。この減衰器は、実施の形態８〜１５（図９〜図１６）に示した、いずれかの減衰器を複数段接続したものである。前段の減衰器の第２制御電圧端子Vc2が、後段の減衰器の第１制御電圧端子Vc1に接続されている。また、前段の減衰器の第４制御電圧端子Vc4が、後段の減衰器の第３制御電圧端子Vc3に接続されている。
この回路では、0/6dB減衰器（前段の減衰器）と0/12dB減衰器（後段の減衰器）とをRF的には縦続接続し、DC的には縦積みとなるようにしたものである。
【００５３】
上記構成とすることにより、これらの減衰器のバイアス電流を共有することができる。すなわち、バイアス電流の増加を抑制しつつ、多段の減衰器回路を構成することができる。
また、実施の形態１〜１５と同様に、従来技術（図１９参照）と比較して、同じ許容送信電力を得るためのバイアス電流を小さくすることができる。
【００５４】
実施の形態１７．
本実施の形態に係るダイオード減衰器の基本回路構成を図１８に示す。この減衰器は、実施の形態８〜１５（図９〜図１６）に示した、いずれかの減衰器を用いて構成されている。ここでは、実施の形態１４（図１５参照）で示した減衰器を用いた例を示す。Tr1は、HBT（ヘテロ接合バイポーラトランジスタ）を示す。Lo1は、Tr1のインダクタ負荷を示す。Cd1は、バイパス容量を示す。Cc1は、Tr1と減衰器部との間の整合用キャパシタを示す。
入力端子（IN）と第１ダイオードD1、D2、D3との間に、Tr1が挿入されている。Tr1のベースは入力端子（IN）に接続され、Tr1のコレクタは第２制御電圧端子Vc2、第４制御電圧端子Vc4に接続されている。
この回路は、本発明のダイオードスイッチとRF増幅器の出力側を組み合わせ、かつ、Tr1のコレクタ端子と、第２制御電圧端子Vc2、第４制御電圧端子Vc4とを接続するようにしたものである。また、この回路は、実施の形態８〜１５（図９〜図１６）に示したいずれかの減衰器を用いて構成することが可能である。
【００５５】
上記構成とすることにより、Tr1動作時のコレクタ電流の一部を減衰器のバイアス電流で補うことができる。これにより、上記回路全体の低電流化を図ることができる。
また、実施の形態１〜１５と同様に、従来技術（図１９参照）と比較して、同じ許容送信電力を得るためのバイアス電流を小さくすることができる。
【図面の簡単な説明】
【００５６】
【図１】実施の形態１に係る回路構成を示す図。
【図２】実施の形態１に係る出力特性を示す図。
【図３】実施の形態２に係る回路構成を示す図。
【図４】実施の形態３に係る回路構成を示す図。
【図５】実施の形態４に係る回路構成を示す図。
【図６】実施の形態５に係る回路構成を示す図。
【図７】実施の形態６に係る回路構成を示す図。
【図８】実施の形態７に係る回路構成を示す図。
【図９】実施の形態８に係る回路構成を示す図。
【図１０】実施の形態９に係る回路構成を示す図。
【図１１】実施の形態１０に係る回路構成を示す図。
【図１２】実施の形態１１に係る回路構成を示す図。
【図１３】実施の形態１２に係る回路構成を示す図。
【図１４】実施の形態１３に係る回路構成を示す図。
【図１５】実施の形態１４に係る回路構成を示す図。
【図１６】実施の形態１５に係る回路構成を示す図。
【図１７】実施の形態１６に係る回路構成を示す図。
【図１８】実施の形態１７に係る回路構成を示す図。
【図１９】従来のダイオードスイッチおよび減衰器の回路構成を示す図。
【図２０】従来のダイオードスイッチの通過電力特性を示す図。
【図２１】従来のダイオードスイッチの送信電力特性を示す図。
【符号の説明】
【００５７】
D1〜D6  ダイオード、C1〜C7  キャパシタ、L1〜L4、Ls1、Lp1  インダクタ、Vc1〜Vc4  制御電圧端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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