(57)【特許請求の範囲】
【請求項１】
ハイサイド半導体素子とロウサイド半導体素子とを有するＭＯＳ型整流ブリッジと、前記ＭＯＳ型整流ブリッジを制御するための集積回路とを有し、前記ＭＯＳ型整流ブリッジに供給された交流電力を、２次電池に供給するための直流電力に変換するＭＯＳ整流装置であって、
前記集積回路は、
交流電力の各相の電圧と上記２次電池の正極電圧との大小関係、および前記各相の電圧と２次電池の負極電圧との大小関係を比較する比較回路と、
相電圧が２次電池の正極電圧より高い条件で、前記ＭＯＳ型整流ブリッジのハイサイド半導体素子のゲートに対し導通となるためのゲート信号を出力し、相電圧が２次電池の正極電圧とほぼ等しい電圧まで低くなると、前記ハイサイド半導体素子のゲートに非導通となるためのゲート信号を印加する、第１のゲート回路と、
前記ＭＯＳ型整流ブリッジのロウサイド半導体素子に対し、相電圧が２次電池の負極電圧より低い条件で、導通となるためのゲート信号を出力し、相電圧が２次電池の負極電圧とほぼ等しい電圧まで高くなると非導通となるためのゲート信号を出力する第２のゲート回路と、を有することを特徴とするＭＯＳ整流装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳ型全波整流器を備えたＭＯＳ整流装置に関する。
【背景技術】
【０００２】
ＭＯＳ型全波整流器を備えたオルタネータが、特開平４−１３８０３０号公報や特開平７−３３７０２０号公報に開示されている。上記公報には３相全波整流器を構成する６個のＭＯＳＦＥＴをオン、オフにする駆動信号をＣＰＵを含むコントローラから供給する形の原理構成が開示されている。
【０００３】
【特許文献１】特開平４−１３８０３０号公報
【特許文献２】特開平７−３３７０２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の整流ダイオードに換えてＭＯＳＦＥＴを整流素子とする場合、オンオフ制御を不適切に行うとバッテリから交流発電機への逆流電流の問題や遮断ノイズの問題を引き起す。またＭＯＳＦＥＴの寄生ダイオードにはＭＯＳＦＥＴの不適切な導通制御によりリカバリー電流が流れラジオノイズの原因になる。また、ＭＯＳＦＥＴの駆動回路は通常動作時には同一相のハイサイドＭＯＳとロウサイドＭＯＳを仮に誤指令やノイズによる誤動作が例え有ったとしても同時に導通にすることによるバッテリ短絡の事態は回避しなければならない。さらに整流用ＭＯＳＦＥＴの駆動回路は車両用に要求されるダンプサージの抑制やジャンプスタート時の制御に対応できる構成が不可欠である。
【０００５】
本発明の目的は、ＭＯＳＦＥＴ特有の双方向導通特性や寄生ダイオードのリカバリ電流に起因する問題点を解消したＭＯＳ型整流器の駆動方法の提供である。
【課題を解決するための手段】
【０００６】
上記目的は、ハイサイド半導体素子とロウサイド半導体素子とを有するＭＯＳ型整流ブリッジと、前記ＭＯＳ型整流ブリッジを制御するための集積回路とを有し、前記ＭＯＳ型整流ブリッジに供給された交流電力を、２次電池に供給するための直流電力に変換するＭＯＳ整流装置であって、前記集積回路は、交流電力の各相の電圧と上記２次電池の正極電圧との大小関係、および前記各相の電圧と２次電池の負極電圧との大小関係を比較する比較回路と、相電圧が２次電池の正極電圧より高い条件で、前記ＭＯＳ型整流ブリッジのハイサイド半導体素子のゲートに対し導通となるためのゲート信号を出力し、相電圧が２次電池の正極電圧とほぼ等しい電圧まで低くなると、前記ハイサイド半導体素子のゲートに非導通となるためのゲート信号を印加する、第１のゲート回路と、前記ＭＯＳ型整流ブリッジのロウサイド半導体素子に対し、相電圧が２次電池の負極電圧より低い条件で、導通となるためのゲート信号を出力し、相電圧が２次電池の負極電圧とほぼ等しい電圧まで高くなると非導通となるためのゲート信号を出力する第２のゲート回路と、を有することを特徴とするＭＯＳ整流装置により達成される。
【発明の効果】
【０００９】
本発明によればＭＯＳＦＥＴを３相整流器として用いる場合の不正駆動の防止，ノイズによる誤動作防止，駆動回路の故障検出と報知ができ、ダンプサージやジャンプスタート時の各種制御に対応できる。
【発明を実施するための最良の形態】
【００１０】
図１は本発明のＭＯＳ型オルタネータの第１の実施例である。図１において符号１００は交流発電機であり、１ａ，１ｂ，１ｃはステータコイル、１ｆは界磁コイルである。符号１０１〜１０３はハイサイドＭＯＳＦＥＴ、１１１〜１１３はロウサイドＭＯＳＦＥＴであり、ハイサイドＭＯＳＦＥＴの各ドレインは共通接続されてバッテリＶＢの正極に接続され、ロウサイドＭＯＳＦＥＴの各ソースは共通接続されてバッテリＶＢの負極に接続されていて、これらのハイサイドＭＯＳＦＥＴとロウサイドＭＯＳＦＥＴとで全波整流器を構成する。
【００１１】
Ｕ相Ｖ相Ｗ相それぞれの相のハイサイドＭＯＳＦＥＴのソースと、対応するロウサイドＭＯＳＦＥＴのドレインとは共通接続され、交流発電機の出力Ｕ，Ｖ，Ｗに接続する。なお、バッテリＶＢの正極と負極の間には負荷ＲＬを接続する。符号１６０は３相全波整流器駆動装置であり、好ましくは１チップの集積回路で実現される。３相全波整流器駆動装置１６０中、符号１２１〜１２３はロウサイド駆動回路、１３１〜１３３はハイサイド駆動回路、１４１〜１４３は診断論理回路である。また、符号１５０は過電圧，過電流，過熱などを判定する保護診断回路である。
【００１２】
ロウサイド駆動回路１２１は交流発電機１００の出力ＵとバッテリＶＢの負極電位とからロウサイドＭＯＳＦＥＴ１１１のオンタイミングとオフタイミングを判定し、さらにロウサイド駆動回路１２２，１２３の出力１２２ａ，１２３ａ及び後述するハイサイド駆動回路１３１の出力１３１ａとから前述の判定結果の妥当性をチェックして最終的なオンオフのタイミングを決定し、決定結果１２１ａをハイサイド駆動回路１３１，他のロウサイド駆動回路１２２と１２３に出力すると共に最終ゲート駆動信号ＵＬＤをロウサイドＭＯＳＦＥＴ１１１のゲートに出力する。
【００１３】
ロウサイド駆動回路１２１はこの他に強制オン信号１５１と強制オフ信号１５２を入力できて、前述の決定結果を無効にしてロウサイドＭＯＳＦＥＴ１１１を必要に応じて強制的にオン又はオフにできる。ロウサイド駆動回路１２２，１２３についても同様であるので説明は省略する。
【００１４】
ハイサイド駆動回路１３１は交流発電機の出力ＵとバッテリＶＢの正極電位とからハイサイドＭＯＳＦＥＴ１０１のオンタイミングとオフタイミングを判定し、さらにハイサイド駆動回路１３２，１３３の出力１３２ａ，１３３ａと、ロウレベルサイド駆動回路１２１の出力１２１ａとから前述の判定結果の妥当性をチェックして最終的なオンオフのタイミングを決定し、決定結果１３１ａを他のハイサイド駆動回路１３２と１３３に出力すると共にゲート駆動信号ＵＨＤをハイサイドＭＯＳＦＥＴ１０１のゲートに出力する。
【００１５】
ハイサイド駆動回路１３１はこの他に強制オン信号１５１と強制オフ信号１５２を入力できて、前述の決定結果を無効にしてハイサイドＭＯＳＦＥＴ１０１を必要に応じて強制的にオン又はオフにできる。ハイサイド駆動回路１３２，１３３についても同様であるので説明は省略する。
【００１６】
ロウサイド駆動回路１２１のオン判定は交流発電機の出力Ｕがバッテリの負極電位より低くなり、且つロウサイドＭＯＳＦＥＴの寄生ダイオードの順バイアスがサブスレッシュホールド電流領域を越えない所定の電位になったタイミングで行う。図１２に示すようにダイオードに所定の順バイアス電圧をかけた時の電流、例えば１００Ａを１.０とした時、順バイアス電圧が１００Ａの場合より０.６ボルトだけ小さい場合の電流は１００Ａの１.０×１０-12以下になる。このような小電流領域では小数キャリヤの蓄積が微小であるため寄生ダイオードのリカバリ電流も無視できる大きさになり、バッテリから交流発電機への逆流によるラジオノイズの問題が解消される。
【００１７】
ロウサイド駆動回路１２１のオフ判定は交流発電機の出力Ｕが上昇しバッテリの負極電位に等しくなるタイミングすなわちＭＯＳＦＥＴ１１１のソース・ドレイン間電圧がゼロになるタイミングで行う。ＭＯＳＦＥＴの特性からソース・ドレイン間電圧がゼロになるとゲート・ソース間電圧にオンバイアスを加えていてもドレイン電流は自動的にゼロになる。従ってこのタイミングでＭＯＳＦＥＴ１１１をオフにすると遮断時のｄｉ／ｄｔノイズを無くすことができる。
【００１８】
ハイサイド駆動回路１３１のオン判定は交流発電機の出力Ｕがバッテリ電位ＶＢより高くなり、且つハイサイドＭＯＳＦＥＴの寄生ダイオードの順バイアスがサブスレッシュホールド電流領域を越えない所定の電位になったタイミングで行う。この場合、ロウサイド駆動回路１２１のオン判定と同様の理由でバッテリから交流発電機への逆流によるラジオノイズの問題が解消される。
【００１９】
ハイサイド駆動回路１３１のオフ判定は交流発電機の出力Ｕが下降してバッテリ電位に等しくなるタイミングすなわちＭＯＳＦＥＴ１０１のソース・ドレイン間電圧がゼロになるタイミングで行う。ＭＯＳＦＥＴの特性からソース・ドレイン間電圧がゼロになるとゲート・ソース間電圧にオンバイアスを加えていてもドレイン電流は自動的にゼロになる。従ってこのタイミングでＭＯＳＦＥＴ１０１をオフにすると遮断時のｄｉ／ｄｔノイズを無くすことができる。
【００２０】
図１０に以上で説明した交流発電機のＵ相Ｖ相Ｗ相の電圧とハイサイドＭＯＳＦＥＴ，ロウサイドＭＯＳＦＥＴのそれぞれに印加されるゲート電圧のタイムチャートを示す。
【００２１】
図１の符号１４１〜１４３はハイサイド駆動回路とロウサイド駆動回路の一方又は両方の故障を診断する論理回路である。論理回路１４１の一つの入力はロウサイドＭＯＳＦＥＴ１１１のゲート信号ＵＬＤであり、他の一つの入力はハイサイドＭＯＳＦＥＴ１０１のゲート信号ＵＨＤである。論理回路１４１〜１４３の出力はオープンドレイン又はオープンコレクタ形式の出力回路になっており、それぞれの出力がワイヤードＯＲされて端子Ｌに接続する。
【００２２】
正常な動作ではＵＬＤ・ＵＨＤ＝１の論理状態はあり得ないが、故障によりＵＬＤ・ＵＨＤ＝１となった場合は端子Ｌに異常状態を出力する。ただし、強制オン信号１５１を印加する場合はＵＬＤ・ＵＨＤ＝１となるので異常状態を出力しないようにマスクする。論理回路１４２，１４３についても同様である。
【００２３】
図２は本発明のハイサイド駆動回路の第１実施例である。図２において、符号２００はソースが交流発電機のＵ相に接続し、ドレインがバッテリＶＢの正極に接続したＭＯＳＦＥＴであり、寄生ダイオードＤ１も示してある。符号２０１はハイサイドステータ電圧取り込み回路であり、Ｕ相の電圧を取り込み出力する。符号２０２はハイサイドバッテリ電圧取り込み回路であり、バッテリＶＢの正極電圧を取り込み出力する。
【００２４】
符号２０３は比較器であり、その反転入力に前記ハイサイドステータ電圧取り込み回路２０１の出力を入力し、非反転入力にハイサイドバッテリ電圧取り込み回路２０２の出力を入力して、反転入力の電圧が非反転入力の電圧より高い場合にロウレベルを出力し、低い場合にハイレベルを出力する。この比較器の出力信号がＭＯＳＦＥＴ２００のオンオフタイミングを判定する信号であり、次段の論理ゲート２０４に出力されるが、この段階ではまだオンオフを決定する信号ではない。
【００２５】
論理ゲート２０４は負論理のＮＡＮＤゲートであり、比較器２０３の出力の他に強制オフ信号２０４ａと、後述するロウサイド論理回路からの出力２０４ｂと、論理ゲート２０７の出力２０７ｃとを入力し、全ての入力がロウレベルの時にハイレベルを出力し、それ以外はロウレベルを出力する決定論理回路である。
【００２６】
すなわち、比較器２０３からのオンオフ判定信号がロウレベルであっても前記信号２０４ａ，２０４ｂ，２０４ｃの少なくとも一つがハイレベルの時は論理ゲート２０４の出力はロウレベルになる。論理ゲート２０７は負論理のＯＲゲートであり、信号２０７ａと２０７ｂは他の相の決定論理回路の出力であり、少なくともどちらか一方がロウレベルで無い時はオンオフを判定する比較回路２０３からのオン指令信号は不正信号として無視される。
【００２７】
論理ゲート２０４の出力はハイサイドＭＯＳＦＥＴのオンオフ決定信号であり、論理ゲート２０５に出力される他に後述するロウサイド駆動回路の論理ゲートに出力される。論理ゲート２０５は正論理のＯＲゲートであり、論理ゲート２０４の出力の他に強制オン信号２０５ａを入力し、少なくとも一方の入力がハイレベルの時にハイレベルを出力し、それ以外はロウレベルを出力する論理回路である。すなわち、論理ゲート２０４からの信号２０４ｃがハイレベルの時は論理ゲート２０５の出力はハイレベルになり、強制オン信号２０５ａがハイレベルの時もハイレベルになる。論理ゲート２０５の出力はハイサイドＭＯＳＦＥＴの最終オンオフ決定信号であり、バッファ回路２０６を介してハイサイドＭＯＳＦＥＴ２００のゲートに供給され、オンオフを制御する。
【００２８】
符号２０８はオープンドレイン又はオープンコレクタ出力形式の論理ゲートであり、回路の故障などによる同一相のハイサイドＭＯＳＦＥＴとロウサイドＭＯＳＦＥＴの同時オンを検出する。論理ゲートの入力であるバッファ回路２０６の出力２０６ａと後述するロウサイド駆動回路からの出力２０８ａが共にハイレベルの時、出力２０８ｂから電流をシンクし、少なくともどちらか一方がロウレベルの時及び強制オン信号２０５ａがハイレベルの時、出力はハイインピーダンス状態になる。
【００２９】
図３は本発明のロウサイド駆動回路の第１実施例である。図３において、符号３００はソースがバッテリＶＢの負極にドレインが交流発電機のＵ相に接続したＭＯＳＦＥＴであり、寄生ダイオードＤ２も付記する。符号３０１はロウサイドステータ電圧取り込み回路であり、Ｕ相の電圧を取り込み出力する。符号３０２はロウサイドバッテリ電圧取り込み回路であり、バッテリＶＢの負極電圧を取り込み出力する。
【００３０】
符号３０３は比較器であり、その非反転入力に前記ロウサイドステータ電圧取り込み回路３０１の出力を入力し、反転入力にロウサイドバッテリ電圧取り込み回路３０２の出力を入力する。比較器の非反転入力の電圧が反転入力の電圧より低い場合にロウレベルを出力し、高い場合はハイレベルを出力する。この出力信号はＭＯＳＦＥＴ３００のオンオフタイミングを判定する信号であり、次段の論理ゲート３０４に出力されるが、この段階ではまだオンオフを決定する信号ではない。
【００３１】
論理ゲート３０４は負論理のＮＡＮＤゲートであり、比較器３０３の出力の他に強制オフ信号３０４ａと、前述したハイサイド論理回路からの出力３０４ｂと、論理ゲート３０７の出力３０７ｃとを入力し、全ての入力がロウレベルの時にハイレベルを出力し、それ以外はロウレベルを出力するオンオフ決定論理回路である。
【００３２】
すなわち、比較器３０３からのオンオフ判定信号がロウレベルであっても前記信号３０４ａ，３０４ｂ，３０７ｃの少なくとも一つがハイレベルの時は論理ゲート３０４の出力はロウレベルになる。
【００３３】
論理ゲート３０７は負論理のＯＲゲートであり、信号３０７ａと３０７ｂは他の相の決定論理回路の出力であり、少なくともどちらか一方がロウレベルで無い時はオンオフ判定回路３０３からのオン指令信号は不正信号として無視される。論理ゲート３０４の出力はロウサイドＭＯＳＦＥＴのオンオフ決定信号であり、論理ゲート３０５に出力される他に前述したハイサイド駆動回路の論理ゲートに出力される。
【００３４】
論理ゲート３０５は正論理のＯＲゲートであり、論理ゲート３０４の出力の他に強制オン信号３０５ａを入力し、少なくとも一方の入力がハイレベルの時にハイレベルを出力し、それ以外はロウレベルを出力する。すなわち、論理ゲート３０４からの信号３０４ｃがハイレベルの時は論理ゲート３０５の出力はハイレベルになり、強制オン信号３０５ａがハイレベルの時もハイレベルになる。
【００３５】
論理ゲート３０５の出力はロウサイドＭＯＳＦＥＴの最終オンオフ決定信号であり、バッファ回路３０６を介してロウサイドＭＯＳＦＥＴ３００のゲートに供給され、オンオフを制御する。符号３０８はオープンドレイン又はオープンコレクタ出力形式の論理ゲートであり、回路の故障などによる同一相のハイサイドＭＯＳＦＥＴとロウサイドＭＯＳＦＥＴの同時オンを検出する。論理ゲートの入力であるバッファ回路３０６の出力３０６ａと前述したハイサイド駆動回路からの出力３０８ａとが共にハイレベルの時、出力３０８ｂから電流をシンクし、少なくともどちらか一方がロウレベルの時及び強制オン信号３０５ａがハイレベルの時、出力はハイインピーダンス状態になる。
【００３６】
図４は本発明のハイサイド駆動回路の第２実施例である。図４において、符号４００はソースが交流発電機のＵ相に接続し、ドレインがバッテリＶＢの正極に接続したＭＯＳＦＥＴであり、寄生ダイオードＤ１も示す。電圧シフト手段４０１，逆流阻止ダイオード４１０，定電流源４１１がハイサイドステータ電圧取り込み回路であり、Ｕ相の電圧を所定電圧ＶＸだけシフトダウンして比較器に出力する。
【００３７】
電圧シフト手段４０２，４０８，定電流源４１２はハイサイドバッテリ電圧取り込み回路であり、バッテリＶＢの正極電圧を電圧シフト手段４０２で所定電圧ＶＹ１だけシフトダウンし、さらに電圧シフト手段４０８で所定電圧ＶＹ２だけシフトダウンしてアナログマルチプレクサ４０９に出力する。なお、ＶＸ＝ＶＹ１＋ＶＹ２の関係である。符号４０９はアナログマルチプレクサであり、制御信号により入力信号ａ，ｂのどちらかを選択して信号ｃとして出力する。
【００３８】
符号４０３は比較器であり、その反転入力に電圧シフト手段４０１の出力を、非反転入力にアナログマルチプレクサ４０９の出力を入力し、反転入力の電圧が非反転入力の電圧より高い場合にロウレベルを出力し、低い場合にハイレベルを出力する。この出力信号は次段の論理ゲート４０４に出力され、ＭＯＳＦＥＴ４００のオンオフタイミングを判定する信号となるが、この段階ではまだオンオフを決定する信号ではない。
【００３９】
論理ゲート４０４は負論理のＮＡＮＤゲートであり、比較器４０３の出力の他に強制オフ信号４０４ａ、後述するロウサイド論理回路からの出力４０４ｂ及び論理ゲート４０７の出力４０７ｃを入力し、全ての入力がロウレベルの時にハイレベルを出力し、それ以外はロウレベルを出力するオンオフタイミング決定論理回路である。すなわち、比較器４０３からのオンオフ判定信号がロウレベルであっても信号４０４ａ，４０４ｂ，４０４ｃの少なくとも一つがハイレベルの時は論理ゲート４０４の出力はロウレベルになる。
【００４０】
論理ゲート４０７は負論理のＯＲゲートであり、信号４０７ａと４０７ｂは他の相の決定論理回路の出力であり、少なくともどちらか一方がロウレベルで無い時は比較器４０３からのオン指令信号は不正信号として無視される。論理ゲート４０４の出力４０４ｃはハイサイドＭＯＳＦＥＴのオンオフ決定信号であり、論理ゲート４０５に出力される他に後述するロウサイド駆動回路のオンオフタイミング決定論理回路に出力され、さらにアナログマルチプレクサ４０９の制御信号として出力される。
【００４１】
論理ゲート４０４の出力４０４ｃがロウレベルの時、比較器４０３の非反転入力にはアナログマルチプレクサ４０９のａ入力が供給される。従って、比較器４０３の出力はステータ電圧Ｕがバッテリの正極電圧より所定電圧ＶＹ２だけ高くなったタイミングでロウレベルに反転する。論理ゲート４０４の出力４０４ｃがハイレベルに反転すると比較器４０３の非反転入力にはアナログマルチプレクサ４０９のｂ入力が供給される。従って、比較器４０３の出力はステータ電圧Ｕがバッテリの正極電圧と同じ電位まで低下しタイミングでハイレベルに反転する。
【００４２】
なお、ここで所定電圧ＶＹ２はゼロボルトより大きく、且つ寄生ダイオードＤ１の電流がサブスレッシュホールド電流領域を越えない範囲の順方向電圧領域に設定する。論理ゲート４０５は正論理のＯＲゲートであり、論理ゲート４０４の出力の他に強制オン信号４０５ａを入力し、少なくとも一方の入力がハイレベルの時にハイレベルを出力し、それ以外はロウレベルを出力する。すなわち、論理ゲート４０４からの信号４０４ｃがハイレベルの時は論理ゲート４０５の出力はハイレベルになり、強制オン信号４０５ａがハイレベルの時にもハイレベルになる。論理ゲート４０５の出力はハイサイドＭＯＳＦＥＴの最終オンオフ決定信号であり、バッファ回路４０６を介してハイサイドＭＯＳＦＥＴ４００のゲートに供給され、オンオフを制御する。
【００４３】
図５は本発明のロウサイド駆動回路の第２実施例である。図５において、符号５００はドレインが交流発電機のＵ相に接続し、ソースがバッテリＶＢの負極に接続したＭＯＳＦＥＴであり、寄生ダイオードＤ２も付記してある。電圧シフト手段５０１と、逆流阻止ダイオード５１０と、定電流源５１１とがロウサイドステータ電圧取り込み回路であり、Ｕ相の電圧を所定電圧ＶＸだけシフトアップして比較器５０３に出力する。
【００４４】
電圧シフト手段５０２，定電流源５１２はロウサイドバッテリ電圧取り込み回路であり、バッテリＶＢの負極電圧を電圧シフト手段５０２で所定電圧ＶＹだけシフトアップしてアナログマルチプレクサ５０９に出力する。なお、ここではＶＸ＝ＶＹの関係である。
【００４５】
符号５０９のアナログマルチプレクサは、制御信号により入力信号ａ，ｂのどちらかを選択して信号ｃとして出力する。符号５０３は比較器であり、その非反転入力に電圧シフト手段５０１の出力を、反転入力にアナログマルチプレクサ５０９の出力を入力し、非反転入力の電圧が反転入力の電圧より低い場合にロウレベルを出力し、高い場合はハイレベルを出力する。この出力信号は次段の論理ゲート５０４に出力され、ＭＯＳＦＥＴ５００のオンオフタイミングを判定する信号となるが、この段階ではまだオンオフを決定する信号ではない。
【００４６】
論理ゲート５０４は負論理のＮＡＮＤゲートであり、比較器５０３の出力の他に強制オフ信号５０４ａと、ハイサイド論理回路からの出力５０４ｂと、論理ゲート５０７の出力５０７ｃとを入力し、全ての入力がロウレベルの時にハイレベルを出力し、それ以外はロウレベルを出力するオンオフタイミング決定論理回路である。
【００４７】
すなわち、比較器５０３からのオンオフ判定信号がロウレベルであっても信号５０４ａ，５０４ｂ，５０４ｃの少なくとも一つがハイレベルの時は論理ゲート５０４の出力はロウレベルになる。論理ゲート５０７は負論理のＯＲゲートであり、信号５０７ａと５０７ｂは他の相の決定論理回路の出力であり、少なくともどちらか一方がロウレベルで無い時は比較器５０３からのオン指令信号は不正信号として無視される。
【００４８】
論理ゲート５０４の出力５０４ｃはロウサイドＭＯＳＦＥＴのオンオフ決定信号であり、論理ゲート５０５に出力される他にハイサイド駆動回路のオンオフタイミング決定論理回路に出力され、さらにアナログマルチプレクサ５０９の制御信号として出力される。論理ゲート５０４の出力５０４ｃがロウレベルの時、比較器５０３の反転入力にはアナログマルチプレクサ５０９のｂ入力が供給される。
【００４９】
従って、比較器５０３の出力はステータ電圧Ｕがバッテリの負極電圧より所定電圧ＶＹだけ低くなったタイミングでロウレベルに反転する。論理ゲート５０４の出力５０４ｃがハイレベルに反転すると比較器４０３の非反転入力にはアナログマルチプレクサ５０９のａ入力が供給される。従って、比較器５０３の出力はステータ電圧Ｕがバッテリの負極電圧と同じ電位まで上昇したタイミングでハイレベルに反転する。
【００５０】
なお、ここで所定電圧ＶＹはゼロボルトより大きく、且つ寄生ダイオードＤ２の電流がサブスレッシュホールド電流領域を越えない範囲の順方向電圧領域に設定する。論理ゲート５０５は正論理のＯＲゲートであり、論理ゲート５０４の出力の他に強制オン信号５０５ａを入力し、少なくとも一方の入力がハイレベルの時にハイレベルを出力し、それ以外はロウレベルを出力する論理回路である。すなわち、論理ゲート５０４からの信号５０４ｃがハイレベルの時は論理ゲート５０５の出力はハイレベルになり、強制オン信号５０５ａがハイレベルの時もハイレベルになる。論理ゲート５０５の出力はロウサイドＭＯＳＦＥＴの最終オンオフ決定信号であり、バッファ回路５０６を介してハイサイドＭＯＳＦＥＴ５００のゲートに供給され、オンオフを制御する。
【００５１】
図６は本発明のハイサイド駆動回路の第３実施例である。図６において、符号６００は、ソースが交流発電機のＵ相に接続し、ドレインがバッテリＶＢの正極に接続したＭＯＳＦＥＴであり、寄生ダイオードＤ１も付記する。電圧シフト手段である抵抗６０１と、逆流阻止ダイオード６１０と、定電流源としてのＭＯＳＦＥＴ６１４とがハイサイドステータ電圧取り込み回路であり、Ｕ相の電圧を所定電圧ＶＸだけシフトダウンして比較器６０３に出力する。
【００５２】
電圧シフト手段である抵抗６０２，６０８と、定電流源としてのＭＯＳＦＥＴ６１３とがハイサイドバッテリ電圧取り込み回路であり、バッテリＶＢの正極電圧を６０２で所定電圧ＶＹ１だけ、６０８で所定電圧ＶＹ２だけシフトダウンしてアナログマルチプレクサ６０９に出力する。なお、ＶＸ＝ＶＹ１＋ＶＹ２の関係である。
【００５３】
符号６０９のアナログマルチプレクサは、制御信号により入力信号ａ，ｂのどちらかを選択して信号ｃとして出力する。なお、本実施例の電圧シフト手段６０１，６０２，６０８は抵抗である。定電流源６１１，ＭＯＳＦＥＴ６１２は基準電流発生回路である。
【００５４】
符号６０３は比較器であり、その反転入力に電圧シフト手段である抵抗６０１の出力を、非反転入力にアナログマルチプレクサ６０９の出力を入力し、反転入力の電圧が非反転入力の電圧より高い場合にロウレベルを出力し、低い場合にハイレベルを出力する。この出力信号は次段の論理ゲート６０４に出力され、ＭＯＳＦＥＴ６００のオンオフタイミングを判定する信号となるが、この段階ではまだオンオフを決定する信号ではない。
【００５５】
論理ゲート６０４は負論理のＮＡＮＤゲートであり、比較器６０３の出力の他に強制オフ信号６０４ａ，ロウサイド論理回路からの出力６０４ｂ及び論理ゲート６０７の出力６０７ｃを入力し、全ての入力がロウレベルの時にハイレベルを出力し、それ以外はロウレベルを出力するオンオフタイミング決定論理回路である。すなわち、比較器６０３からのオンオフ判定信号がロウレベルであっても信号６０４ａ，６０４ｂ，６０４ｃの少なくとも一つがハイレベルの時は論理ゲート６０４の出力はロウレベルになる。
【００５６】
論理ゲート６０７は負論理のＯＲゲートであり、信号６０７ａと６０７ｂは他の相の決定論理回路の出力であり、少なくともどちらか一方がロウレベルで無い時は比較器６０３からのオン指令信号は不正信号として無視される。論理ゲート６０４の出力６０４ｃはハイサイドＭＯＳＦＥＴのオンオフ決定信号であり、論理ゲート６０５に出力される他に後述するロウサイド駆動回路のオンオフタイミング決定論理回路に出力され、さらにアナログマルチプレクサ６０９の制御信号として出力される。
【００５７】
論理ゲート６０４の出力６０４ｃがロウレベルの時、比較器６０３の非反転入力にはアナログマルチプレクサ６０９のａ入力が供給される。従って、比較器６０３の出力はステータ電圧Ｕがバッテリの正極電圧より所定電圧ＶＹ２だけ高くなったタイミングでロウレベルに反転する。
【００５８】
論理ゲート６０４の出力６０４ｃがハイレベルに反転すると比較器６０３の非反転入力にはアナログマルチプレクサ６０９のｂ入力が供給される。従って、比較器６０３の出力はステータ電圧Ｕがバッテリの正極電圧と同じ電位まで低下したタイミングでハイレベルに反転する。なお、ここで所定電圧ＶＹ２はゼロボルトより大きく、且つ寄生ダイオードＤ１の電流がサブスレッシュホールド電流領域を越えない範囲の順方向電圧領域に設定する。
【００５９】
論理ゲート６０５は正論理のＯＲゲートであり、論理ゲート６０４の出力の他に強制オン信号６０５ａを入力し、少なくとも一方の入力がハイレベルの時にハイレベルを出力し、それ以外はロウレベルを出力する論理回路である。すなわち、論理ゲート６０４からの信号６０４ｃがハイレベルの時は論理ゲート６０５の出力はハイレベルになり、強制オン信号６０５ａがハイレベルの時もハイレベルになる。論理ゲート６０５の出力はハイサイドＭＯＳＦＥＴの最終オンオフ決定信号であり、バッファ回路６０６を介してハイサイドＭＯＳＦＥＴ６００のゲートに供給され、オンオフを制御する。
【００６０】
図７は本発明のロウサイド駆動回路の第３実施例である。図７において、符号７００はドレインが交流発電機のＵ相にソースがバッテリＶＢの負極に接続したＭＯＳＦＥＴであり、寄生ダイオードＤ２も付記した。電圧シフト手段である抵抗７０１と、逆流阻止ダイオード７１０と、定電流源としてのＭＯＳＦＥＴ７１４とがロウサイドステータ電圧取り込み回路であり、Ｕ相の電圧を所定電圧ＶＸだけシフトアップして比較器に出力する。電圧シフト手段である抵抗７０２と、定電流源としてのＭＯＳＦＥＴ７１３とがロウサイドバッテリ電圧取り込み回路であり、バッテリＶＢの負極電圧を７０２で所定電圧ＶＹだけシフトアップしてアナログマルチプレクサに出力する。なお、ここではＶＸ＝ＶＹの関係がある。
【００６１】
符号７０９はアナログマルチプレクサであり、制御信号により入力信号ａ，ｂのどちらかを選択して信号ｃとして出力する。符号７０３は比較器であり、その非反転入力に電圧シフト手段である抵抗７０１の出力を、反転入力にアナログマルチプレクサ７０９の出力を入力し、非反転入力の電圧が反転入力の電圧より低い場合にロウレベルを出力し、高い場合はハイレベルを出力する。この出力信号は次段の論理ゲート７０４に出力され、ＭＯＳＦＥＴ７００のオンオフタイミングを判定する信号となるが、この段階ではまだオンオフを決定する信号ではない。
【００６２】
論理ゲート７０４は負論理のＮＡＮＤゲートであり、比較器７０３の出力の他に強制オフ信号７０４ａと、ハイサイド論理回路からの出力７０４ｂと、論理ゲート７０７の出力７０７ｃとを入力し、全ての入力がロウレベルの時にハイレベルを出力し、それ以外はロウレベルを出力するオンオフタイミング決定論理回路である。
【００６３】
すなわち、比較器７０３からのオンオフ判定信号がロウレベルであっても信号７０４ａ，７０４ｂ，７０４ｃの少なくとも一つがハイレベルの時は論理ゲート７０４の出力はロウレベルになる。論理ゲート７０７は負論理のＯＲゲートであり、信号７０７ａと７０７ｂは他の相の決定論理回路の出力であり、少なくともどちらか一方がロウレベルで無い時は比較器７０３からのオン指令信号は不正信号として無視される。
【００６４】
論理ゲート７０４の出力７０４ｃはロウサイドＭＯＳＦＥＴのオンオフ決定信号であり、論理ゲート７０５に出力される他に前述したハイサイド駆動回路のオンオフタイミング決定論理回路に出力され、さらにアナログマルチプレクサ７０９の制御信号として出力される。論理ゲート７０４の出力７０４ｃがロウレベルの時、比較器７０３の反転入力にはアナログマルチプレクサ７０９のｂ入力が供給される。
【００６５】
従って、比較器７０３の出力はステータ電圧Ｕがバッテリの負極電圧より所定電圧ＶＹだけ低くなったタイミングでロウレベルに反転する。論理ゲート７０４の出力７０４ｃがハイレベルに反転すると比較器７０３の非反転入力にはアナログマルチプレクサ７０９のａ入力が供給される。従って、比較器７０３の出力はステータ電圧Ｕがバッテリの負極電圧と同じ電位まで上昇したタイミングでハイレベルに反転する。
【００６６】
なお、ここで所定電圧ＶＹはゼロボルトより大きく、且つ寄生ダイオードＤ２の電流がサブスレッシュホールド電流領域を越えない範囲の順方向電圧領域に設定する。論理ゲート７０５は正論理のＯＲゲートであり、論理ゲート７０４の出力の他に強制オン信号７０５ａを入力し、少なくとも一方の入力がハイレベルの時にハイレベルを出力し、それ以外はロウレベルを出力する論理回路である。すなわち、論理ゲート７０４からの信号７０４ｃがハイレベルの時は論理ゲート７０５の出力はハイレベルになり、強制オン信号７０５ａがハイレベルの時もハイレベルになる。論理ゲート７０５の出力はロウサイドＭＯＳＦＥＴの最終オンオフ決定信号であり、バッファ回路７０６を介してロウサイドＭＯＳＦＥＴ７００のゲートに供給され、オンオフを制御する。
【００６７】
図８は本発明のＭＯＳ型オルタネータの第２の実施例である。図８で図１と同じ符号は同じ構成要素である。符号１６１は３相全波整流器駆動装置であり、好ましくは１チップの集積回路で実現される。
【００６８】
ロウサイド駆動回路１２１は交流発電機の出力Ｕとバッテリの負極電位とからロウサイドＭＯＳＦＥＴ１１１のオンタイミングとオフタイミングを判定し、さらにロウサイド駆動回路１２２，１２３の出力１２２ａ，１２３ａとハイサイド駆動回路１３１の出力１３１ａとから前述の判定結果の妥当性をチェックして最終的なオンオフのタイミングを決定し、決定結果１２１ａをハイサイド駆動回路１３１、他のロウサイド駆動回路１２２と１２３に出力すると共に最終ゲート駆動信号ＵＬＤをロウサイドＭＯＳＦＥＴ１１１のゲートに出力する。
【００６９】
ロウサイド駆動回路１２１はこの他に強制オン信号１５１とＰＷＭ（Pulse width Modulation）信号１５３を入力できるように構成されており、強制オン信号１５１が印加されると前述の決定結果を無効にしてロウサイドＭＯＳＦＥＴ１１１を強制的にオンにできる。また、ＰＷＭ信号１５３を印加すると前述の決定結果に対してパルス幅変調をかけロウサイドＭＯＳＦＥＴ１１１のオン期間を変え、出力電流を調整できる。なお、本実施例ではロウサイド駆動回路１２１〜１２３には強制オフ信号１５２が供給されていないが、ＰＷＭ信号１５３のパルスデューティをゼロにすることにより強制オフ動作ができる。また、ＰＷＭ信号をハイサイド駆動回路側に入れても同様に整流器の出力電流を調整できる。ロウサイド駆動回路１２２，１２３についても同様であるので説明は省略する。ハイサイド駆動回路１３１〜１３３，診断論理回路１４１〜１４３は、構成及び動作が図１の実施例と同一なので説明を省略する。
【００７０】
図９は本発明のＭＯＳ型オルタネータの第３の実施例である。図９で図１と同じ符号は同じ構成要素である。符号１６２は３相全波整流器駆動装置であり、好ましくは１チップの集積回路で実現される。本実施例において、ロウサイド駆動回路１２１〜１２３は外部のコントローラ９０１からの駆動信号ＵＬＧ，ＶＬＧ，ＷＬＧによって駆動され、ロウサイドＭＯＳＦＥＴ１１１〜１１３のオンオフを制御する。同様に、ハイサイド駆動回路１３１〜１３３は外部のコントローラ９００の駆動信号ＵＨＧ，ＶＨＧ，ＷＨＧで駆動され、ハイサイドＭＯＳＦＥＴ１０１〜１０３のオンオフを制御する。
【００７１】
ロウサイド駆動回路１２１は上記外部信号ＵＬＧによってロウサイドＭＯＳＦＥＴ１１１のオンタイミングとオフタイミングを判定し、さらにロウサイド駆動回路１２２，１２３の出力１２２ａ，１２３ａとハイサイド駆動回路１３１の出力１３１ａとから前述の判定結果の妥当性をチェックして最終的なオンオフのタイミングを決定し、決定結果１２１ａをハイサイド駆動回路１３１，他のロウサイド駆動回路１２２と１２３に出力すると共に最終ゲート駆動信号ＵＬＤをロウサイドＭＯＳＦＥＴ１１１のゲートに出力する。
【００７２】
ロウサイド駆動回路１２１はこの他に強制オン信号１５１と強制オフ信号１５２を入力できるように構成されており、強制オン信号１５１が印加されると前述の決定結果を無効にしてロウサイドＭＯＳＦＥＴ１１１を強制的にオンにできる。また、強制オフ信号１５２を印加すると前述の決定結果を無視してロウサイドＭＯＳＦＥＴ１１１を強制的にオフにできる。なお、図８の実施例で説明したように強制オフ信号１５２に換えてＰＷＭ信号を印加しても良い。ロウサイド駆動回路１２２，１２３についても同様であるので説明は省略する。
【００７３】
ハイサイド駆動回路１３１は上記外部信号ＵＨＧによってハイサイドＭＯＳＦＥＴ１０１のオンタイミングとオフタイミングを判定し、さらにハイサイド駆動回路１３２，１３３の出力１３２ａ，１３３ａ及びロウサイド駆動回路１２１の出力１２１ａとから前述の判定結果の妥当性をチェックして最終的なオンオフのタイミングを決定し、決定結果１３１ａをロウサイド駆動回路１２１，他のハイサイド駆動回路１３２と１３３に出力すると共に最終ゲート駆動信号ＵＨＤをハイサイドＭＯＳＦＥＴ１０１のゲートに出力する。
【００７４】
ハイサイド駆動回路１３１はこの他に強制オン信号１５１と強制オフ信号１５２を入力できるように構成されており、強制オン信号１５１が印加されると前述の決定結果を無効にしてハイサイドＭＯＳＦＥＴ１０１を強制的にオンにできる。また、強制オフ信号１５２を印加すると前述の決定結果を無視してハイサイドＭＯＳＦＥＴ１０１を強制的にオフにできる。ハイサイド駆動回路１３２，１３３についても同様であるので説明は省略する。
【００７５】
なお、診断論理回路１４１〜１４３については、構成及び動作の説明が図１の実施例と同一なので省略する。本実施例によれば、整流用ＭＯＳＦＥＴを外部コントローラからの駆動信号でオンオフ制御する場合、仮にコントローラ９００からの誤指令があった場合でもＭＯＳ整流器の誤動作を抑止できる。また、コントローラ９００と全波整流器駆動装置を接続する配線の故障や、配線に結合したノイズによる不正動作を抑止できる。
【００７６】
図１１はＭＯＳ整流型オルタネータにおける交流発電機の出力電圧モニタ回路の実施例である。図１１において、符号１１０１〜１１０３はダイオードであり、ダイオード１１０１のアノードが交流発電機のＵ相に接続し、カソードが共通接続点に接続する。同様にダイオード１１０２のアノードは交流発電機のＶ相に、カソードは共通接続点に接続され、ダイオード１１０３のアノードは交流発電機のＷ相に、カソードは共通接続点に接続する。
【００７７】
カソード共通接続点とＧＮＤの間に、抵抗１１０４と１１０５とからなる分圧器が設けられている。分圧器の出力は比較器１１０６の非反転入力と比較器１１０７の反転入力に接続する。また、比較器１１０６の反転入力には第１の参照電圧Ｖｒｅｆ１が接続し、比較器１１０７の非反転入力には第２の参照電圧Ｖｒｅｆ２が接続する。
【００７８】
この回路では３相交流電圧Ｕ，Ｖ，Ｗがダイオード１１０１，１１０２，１１０３によって半波整流され、分圧器１１０４，１１０５から直流電圧が取り出される。この電圧は比較器１１０６で参照電圧Ｖｒｅｆ１と比較され、より高い場合は出力１１０６ａにハイレベルを出力し、低い場合はロウレベルを出力する。この出力は例えば発電機出力の過電圧モニタとして利用され、この状態が起きた時、例えば発電機の出力を抑制制御したり、整流ＭＯＳの駆動回路のオンオフを制御したりする。また、比較器１１０７の出力１１０７ａは発電機出力の低電圧モニタとして利用され、この状態が起きた時、発電機の出力を増大制御したり、整流ＭＯＳの駆動回路のオンオフを制御したりする。なお、分圧器の出力はリップル成分を含むため、必要に応じて抵抗１１０５と並列にキャパシタを設ける。
【図面の簡単な説明】
【００７９】
【図１】本発明のＭＯＳ整流型オルタネータの第１実施例の説明図である。
【図２】本発明のハイサイド駆動回路の第１実施例の説明図である。
【図３】本発明のロウサイド駆動回路の第１実施例の説明図である。
【図４】本発明のハイサイド駆動回路の第２実施例の説明図である。
【図５】本発明のロウサイド駆動回路の第２実施例の説明図である。
【図６】本発明のハイサイド駆動回路の第３実施例の説明図である。
【図７】本発明のロウサイド駆動回路の第３実施例の説明図である。
【図８】本発明のＭＯＳ整流型オルタネータの第２実施例の説明図である。
【図９】本発明のＭＯＳ整流型オルタネータの第３実施例の説明図である。
【図１０】ＭＯＳ整流器の入力波形とＭＯＳゲート駆動波形の説明図である。
【図１１】交流発電機の出力電圧モニタ回路の実施例の説明図である。
【図１２】接合ダイオードの電圧−電流特性の説明図である。
【符号の説明】
【００８０】
１００…交流発電機、１０１，１０２，１０３，１１１，１１２，１１３…ＭＯＳＦＥＴ、１２１，１２２，１２３…ロウサイド駆動回路、１３１，１３２，１３３…ハイサイド駆動回路、１４１，１４２，１４３…論理ゲート回路、１５０…保護回路、１６０，１６１，１６２…３相全波整流器駆動装置、２０１…ハイサイドステータ電圧取り込み部、２０２…ハイサイドバッテリ電圧取り込み部、２０３…比較回路、２０４，２０５，２０７，２０８…論理ゲート回路、２０６…バッファ回路、３０１…ロウレベルサイドステータ電圧取り込み部、３０２…ロウサイドバッテリ電圧取り込み部、４０１，４０２，４０８，５０１，５０２…電圧シフト手段、４０９，５０９，６０９，７０９…アナログマルチプレクサ、４１０，５１０，１１０１，１１０２，１１０３…ダイオード、４１１，４１２，５１１，５１２，６１１，７１１…定電流源、６０１，６０２，７０１，７０２…抵抗、６０３，１１０６，１１０７…比較器、６１２，６１３，６１４…ＮＭＯＳＦＥＴ、７１２，７１３，７１４…ＰＭＯＳＦＥＴ、９００…コントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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