(57)【特許請求の範囲】
【請求項１】
制御電極に駆動信号が供給されたとき導電路が導通状態に変化させられる２つの電力半導体素子の前記導電路を直列に接続した直列回路を少なくとも１つ有し、前記直流回路の両端が、電源スイッチの閉成に応動して動作する電力半導体素子用直流電源に接続され、前記２つの電力半導体素子の導電路の相互接続点が負荷の一端に接続され、前記制御電極に交互に駆動信号が供給される出力段と、
前記各電力半導体素子の制御電極に前記駆動信号を供給する駆動手段と、
前記電源スイッチの閉成に応動し最終値まで過渡的に電圧が変化し、この電圧を前記駆動手段に動作電圧として供給する駆動手段用直流電源と、
前記駆動手段用直流電源の電圧が動作電圧として供給され、前記駆動手段用直流電源の電圧の変化時に、前記最終値よりも小さくかつ前記最終値の近傍に予め定めた閾値に前記電圧が到達するまで、前記２つの電力半導体素子の少なくとも一方の前記制御電極への前記駆動信号の供給を阻止する阻止手段とを、
具備する直流−交流変換器。
【請求項２】
請求項１記載の直流−交流変換器において、前記阻止手段が、前記電力半導体素子の制御電極とこの制御電極に対する基準電位点との間に接続された常閉型スイッチング素子と、前記電圧の値が閾値に到達すると、前記常閉型スイッチング素子を開放する制御手段とを、具備する直流−交流変換器。
【請求項３】
請求項２記載の直流−交流変換器において、前記常閉型スイッチング素子が、第１導電路と第１制御電極とを有し、第１導電路を前記電力半導体素子の制御電極と前記基準電位点との間に接続し、第１制御電極に供給される制御信号の値の増加に応じて前記第１導電路の導電度を増加させる第１の半導体素子であって、第１制御電極に前記駆動手段用直流電源からの電圧に関連した電圧が供給され、前記制御手段が、第２導電路と第２制御電極とを有し、第２導電路を前記第１の半導体素子の第１制御電極と前記基準電位点との間に接続し、第２制御電極に供給される制御信号の値の増加に応じて前記第２導電路の導電度を増加させる第２の半導体素子であって、第２の制御電極に前記駆動手段用直流電源の電圧増加に応じて値が増加する制御信号が供給される直流−交流変換器。
【請求項４】
請求項１記載の直流−交流変換器において、前記阻止手段が、前記電力半導体素子の制御電極と前記駆動手段との間に介在する常閉型スイッチング素子と、前記駆動手段用直流電源の電圧の値が前記閾値に到達すると、前記常開型スイッチング素子を閉成する制御手段とを、具備する直流−交流変換器。
【請求項５】
請求項１記載の直流−交流変換器において、前記電力半導体素子が、制御電極として前記導電路から絶縁された絶縁ゲートを有し、前記駆動信号として駆動電圧が供給される直流−交流変換器。
【請求項６】
請求項１記載の直流−交流変換器において、前記出力段が２つの前記電力半導体素子を有するハーフブリッジ型である直流−交流変換器。
【請求項７】
請求項１記載の直流−交流変換器において、前記出力段が４つの前記電力半導体素子を有するフルブリッジ型である直流−交流変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電流を交流電流に変換する直流−交流変換器に関する。
【背景技術】
【０００２】
上記の直流−交流変換器としては、例えばデジタルアンプがある。このデジタルアンプの一例が特許文献１に開示されている。この特許文献１の技術では、複数のパワーＭＯＳＦＥＴで構成されたブリッジ回路を備えたデジタルアンプにおいて、音量制御部によって音量が小さく制御されると、パワーＭＯＳＦＥＴのデッドタイムを小さくし、音量が大きく制御されると、デッドタイムを大きくするものである。
【０００３】
一般に、デジタルアンプでは、ブリッジ回路のハイサイドとローサイドのパワーＭＯＳＦＥＴが同時にオン状態となり、高電位側から低電位側に貫通電流が流れ、パワーＭＯＳＦＥＴを破壊することがある。これを防止するために、ハイサイド及びローサイドのパワーＭＯＳＦＥＴの立ち上がり及び立ち下がりに時間差を設けるために、デッドタイムを設けることが行われている。このデッドタイムを大きく設定すると再生信号の歪みの程度が大きくなる。また、ハイパワー出力で再生する場合、パワーＭＯＳＦＥＴの発熱によって、パワーＭＯＳＦＥＴのスイッチング速度が遅くなり、デッドタイムが短いと、貫通電流が流れる。そこで、特許文献１の技術では、小音量の場合には、デッドタイムを短くして、再生信号の歪みの発生を防止し、大音量の場合（ハイパワー出力の場合）には、デッドタイムを長くして、貫通電流によるパワーＭＯＳＦＥＴの損傷を防止しようとしている。
【０００４】
【特許文献１】特開２００４−１７９９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、音量が大きい場合に、デッドタイムを大きくすることによって貫通電流が流れることを防止することはできる。上記のような場合の他に、例えば電源装置がオンとなった直後の過渡状態では、ハイサイド及びローサイドのパワーＭＯＳＦＥＴの状態がオンであるか、オフであるか不定であり、ハイサイド及びローサイドのパワーＭＯＳＦＥＴが共にオンになると、貫通電流が流れ、パワーＭＯＳＦＥＴを損傷することになる。
【０００６】
本発明は、電源装置がオンとなった直後の過渡状態においても、貫通電流が流れることを確実に防止することができる直流−交流変換器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による直流−交流変換器は、出力段を備えている。出力段は、２つの電力半導体素子の導電路を直列に接続した少なくとも１つの直列回路を有している。この直流回路の両端が、電源スイッチの閉成に応動して動作する電力半導体素子用直流電源に接続されている。前記２つの電力半導体素子の導電路の相互接続点が負荷の一端に接続されている。電力用半導体素子としては、例えばパワーＭＯＳＦＥＴ、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）、パワーバイポーラトランジスタ等を使用することができる。これら電力半導体素子には前記制御電極に交互に駆動信号が供給される。前記各電力半導体素子の制御電極に前記駆動信号を駆動手段が供給する。駆動手段用直流電源が前記電源スイッチの閉成に応動し所定値まで過渡的に変化する電圧を出力し、この電圧を前記駆動手段に動作電圧として供給する。前記駆動手段用直流電源の電圧が動作電圧として供給される阻止手段が、前記駆動手段用直流電源の電圧の変化時に、零から、前記所定値よりも絶対値を小さくかつ前記所定値記の近傍に予め定めた閾値に、前記駆動手段用直流電源の電圧が到達するまで、前記電力半導体素子の少なくとも一方の前記制御電極への前記駆動信号の供給を阻止する。
【０００８】
このように構成すると、少なくとも一方の電力半導体素子が確実に非導通状態とされるので、駆動手段用直流電源の電圧が過渡的に変化している状態において、貫通電流が流れることを確実に阻止することができる。
【０００９】
前記阻止手段は、前記電力半導体素子の制御電極と基準電位点との間に接続された常閉型スイッチング素子を含むものとできる。この場合、上記電圧の値が閾値に到達すると、前記常閉型スイッチング素子を開放する制御手段が設けられている。
【００１０】
このように構成すると、駆動手段用直流電源の電圧が過渡状態にある間、常閉スイッチング素子が閉成され、電力半導体素子の制御電極を基準電位点に接続しているので、電力半導体素子は非導通状態を維持し、貫通電流が流れることを確実に阻止することができる。
【００１１】
前記常閉型スイッチング素子としては、第１導電路と第１制御電極とを有する第１の半導体素子を使用することができる。この場合、第１の半導体素子は、第１制御電極に供給される制御信号の値の増加に応じて前記第１導電路の導電度を増加させるもので、第１導電路を前記電力半導体素子の制御電極と前記基準電位点との間に接続している。第１制御電極には前記駆動手段用直流電源からの電圧に関連した電圧が供給されている。前記制御手段としては、第２導電路と第２制御電極とを有し、第２制御電極に供給される制御信号の値の増加に応じて前記導電路の導電度を増加させる第２の半導体素子を使用する。第２導電路が前記第１の半導体素子の第１制御電極と前記基準電位点との間に接続され、第２の制御電極に前記駆動手段用直流電源の電圧の値の増加に応じて値が増加する制御信号が供給される。
【００１２】
このように構成すると、駆動手段用直流電源の電圧が零から変化し始めた直後には、第１及び第２の半導体素子は共に非導通状態であるが、やがて第１の半導体素子が導通状態となり、貫通電流が流れることを阻止する。そして、直流電圧供給手段の電圧が閾値になったとき、第２の半導体素子が導通状態となり、第１の半導体素子を非導通状態として、以後、駆動信号に従って電力半導体素子が導通、非導通を繰り返す。
【００１３】
或いは、前記阻止手段は、前記電力半導体素子の制御電極と前記駆動手段との間に介在する常開型スイッチング素子を含むものとすることも可能である。この場合、駆動手段用直流電源の電圧の値が閾値に到達すると、制御手段が常開型スイッチング素子を閉成する。
【００１４】
このように構成すると、駆動手段用直流電源の電圧が過渡状態にある間、常開スイッチング素子が開放されているので、電力半導体素子は非導通状態を維持し、貫通電流が流れることを確実に阻止することができる。
【００１５】
また、前記電力半導体素子が、制御電極として前記導電路から絶縁された絶縁ゲートを有し、前記駆動信号として駆動電圧が供給される、例えばパワーＭＯＳＦＥＴやＩＧＢＴを使用することができる。
【００１６】
また、前記出力段は、２つの前記電力半導体素子を有するハーフブリッジ型としたり、４つの前記電力半導体素子を有するフルブリッジ型としたりすることもできる。
【発明の効果】
【００１７】
以上のように、本発明によれば、駆動手段用直流電源の電圧が過渡状態で変化しているとき、電力半導体素子への駆動信号を遮断しているので、貫通電流が流れることを確実に阻止することができ、電力半導体素子の損傷を防止することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の第１の実施の形態の直流−交流変換器は、Ｄ級デジタルアンプに実施されており、図１に示すように、出力段２を有している。
【００１９】
出力段２は、例えばハーフブリッジ型に構成され、電力半導体素子、例えばＮチャンネルパワーＭＯＳＦＥＴ（以下、ＭＯＳＦＥＴと称する。）４及び６を有している。これらＭＯＳＦＥＴ４及び６は、導電路、例えばドレイン−ソース導電路と、制御電極、例えばゲートとを有している。このゲートは、ドレイン−ソース導電路と絶縁されている。ＭＯＳＦＥＴ４、６のドレイン−ソース導電路が直列に接続されている。例えば、ＭＯＳＦＥＴ４のソースと、ＭＯＳＦＥＴ６のドレインとが接続され、ＭＯＳＦＥＴ４のドレインは、直流電圧供給手段、例えば直流電源回路８の第１の正電源端子８Ｐ１に接続されている。また、ＭＯＳＦＥＴ６のソースは、直流電源回路８の負の電源端子８Ｎに接続されている。直流電源回路８は、直列に接続された２つの直流電源８ａ、８ｂを有し、直流電源８ａの正極が第１の正電源端子８Ｐ１に接続され、直流電源８ｂの負極が直流電源回路８の負電源端子８Ｎに接続されている。直流電源８ａの負極と直流電源８ｂの正極とが接続され、その接続点が電源回路８の中点端子８Ｍに接続されている。ＭＯＳＦＥＴ４のソースとＭＯＳＦＥＴ６のドレインとの接続点が負荷１０の一端に接続され、負荷１０の他端は直流電源回路８の中点端子８Mに接続されている。負荷１０は、例えばスピーカと出力フィルタとから構成されている。
【００２０】
ＭＯＳＦＥＴ４が導通し、ＭＯＳＦＥＴ６が非導通の状態では、電流が正の電源端子８Ｐから、ＭＯＳＦＥＴ４及び負荷１０を介して中点端子８Mに流れる。逆にＭＯＳＦＥＴ４が非導通で、ＭＯＳＦＥＴ６が導通状態では、中点端子８Mから負荷１０、ＭＯＳＦＥＴ６を介して負の電源端子８Ｎに電流が流れる。このようにＭＯＳＦＥＴ４及び６は、負荷８に対して互いに異なる方向に電流が流れる電流路を形成している。
【００２１】
これらＭＯＳＦＥＴ４及び６を導通及び非導通に駆動するために、ＭＯＳＦＥＴ４に駆動手段、例えば駆動部１１が、ＭＯＳＦＥＴ６に駆動手段、例えば駆動部１１ａが設けられている。駆動部１１、１１ａの構成は、実質的に同一であるので、駆動部１１についてのみ詳細に説明する。
【００２２】
駆動部１１では、ＭＯＳＦＥＴ４のゲートにバッファ１４を介して制御信号、例えば駆動電圧が供給される。この駆動電圧は、例えばＭＯＳＦＥＴ４のソースに対して正の予め定めた値の電圧である。駆動部１１は、バッファ１４の他に、例えばインバータ１６も含んでいる。インバータ１６には、図示していない入力段から、バッファ１４が駆動電圧を発生する基礎となるパルス信号が供給されている。ＭＯＳＦＥＴ６にも、そのソースに対して正の予め定めた値の電圧が駆動電圧として駆動部１１ａによって供給される。例えばＭＯＳＦＥＴ４が導通しているとき、ＭＯＳＦＥＴ６が非導通となり、ＭＯＳＦＥＴ４が非導通のとき、ＭＯＳＦＥＴ６が導通するように、即ち位相が互いに逆相である２つの駆動電圧を駆動部１１、１１ａが発生するように、入力段からパルス信号が駆動部１１、１１ａに供給されている。
【００２３】
駆動部１１は正電源端子１７Ｐと負電源端子１７Ｎとを有し、正電源端子１７Ｐはバッファ１４とインバータ１６の正電源端子に接続され、負電源端子１７Ｎはバッファ１４とインバータ１６の負電源端子に接続され、負電源端子１７Ｎは、ＭＯＳＦＥＴ４のソースにも接続されている。正電源端子１７Ｐに負電源端子１７Ｎよりも高い電圧を供給するために、正及び負電源端子１７Ｐ、１７Ｎ間に電源用電解コンデンサ１８が接続され、正電源端子１７Ｐには、逆流防止用ダイオード１９のカソードが接続され、このダイオード１９のアノードは、直流電源回路８の正電源端子８Ｐに接続されている。
【００２４】
直流電源回路８の正電源端子８Ｐには、直流電源回路８が内蔵する直流電源８ｃの正極が接続されている。直流電源８ｃの負極が直流電源回路８の負電源端子８Ｎに接続されている。また、正電源端子８Ｐは駆動部１１ａの正電源端子２０Ｐに、負電源端子８Ｎは駆動部１１ａにそれぞれ接続されている。
【００２５】
ＭＯＳＦＥＴ６が導通し、ＭＯＳＦＥＴ４が非導通の状態では、正電源端子８Ｐからダイオード１９、電解コンデンサ１８、ＭＯＳＦＥＴ６と電流が流れ、電解コンデンサ１８が充電される。ＭＯＳＦＥＴ６が非導通となると、電解コンデンサ１８の正極からインバータ１６、バッファ１４を流れて、電解コンデンサ１８の負極に帰還する電流によってインバータ１６、バッファ１４が動作する。
【００２６】
直流電源回路８は、電源スイッチ２１も有し、この電源スイッチ２１が開放されている状態では、正の電源端子８Ｐ、８Ｐ１の負電源端子８Ｎに対する電圧は零で、電源スイッチ２１が閉じられると、例えば正電源端子８Ｐの電圧は所定値、例えば＋Ｖｃｃまで過渡的に、例えば指数関数的に図２に実線で示すように増加していく。
【００２７】
従って、正電源端子８Ｐの電圧が＋Ｖｃｃに安定するまでの間、ＭＯＳＦＥＴ４及び６が導通状態となるか、非導通状態となるか不定である。もし、ＭＯＳＦＥＴ４及び６が同時に導通状態になると、ＭＯＳＦＥＴ４及び６に大きな貫通電流が流れ、ＭＯＳＦＥＴ４及び６が損傷する可能性がある。
【００２８】
そこで、この実施の形態では、駆動部１１に阻止手段が設けられている。阻止手段は、常閉スイッチング手段、例えば第１の半導体素子、具体的にはＮＰＮバイポーラトランジスタ２２（以下、トランジスタ２２と称する。）を有している。このトランジスタ２２の出力電極、例えばコレクタは、ＭＯＳＦＥＴ４のゲートに接続されているバッファ１４の入力側に接続されている。またトランジスタ２２の共通電極、例えばエミッタは、基準電位点、例えば負の電源端子１７Ｎに接続されている。このトランジスタ２２の制御電極、例えばベースは、電流制限用抵抗器２４を介して正電源端子１７Ｐに接続されている。
【００２９】
この阻止手段は、さらに制御手段、例えば制御回路２５も有している。制御回路２５は、第２の半導体素子、例えばＮＰＮバイポーラトランジスタ２６（以下、トランジスタ２６と称する）を有し、その出力電極、例えばコレクタが、トランジスタ２２のベースに接続されている。このトランジスタ２６の共通電極、例えばエミッタは、基準電位点、例えば負電源端子１７Ｎに接続されている。トランジスタ２６のベースは、電流制限用抵抗器２８を介して付勢回路３０に接続されている。付勢回路３０は、正電源端子１７Ｐと負電源端子１７Ｎとの間に接続されている。付勢回路３０では、定電圧素子、例えばツェナーダイオード３２のカソードが正の電源端子１７Ｐに接続され、アノードが抵抗器３４の一端に接続され、この抵抗器３４の他端が負電源端子１７Ｎに接続されている。ツェナーダイオード３２のアノードと抵抗器３４の一端との接続点が、電流制限用抵抗器２８を介してトランジスタ２６のベースに接続されている。
【００３０】
このように構成したＤ級デジタルアンプでは、電源スイッチ２１を閉成すると、図２に示すように負電源端子８Ｎに対する正電源端子８Ｐの電圧が上昇を開始する。このとき、ＭＯＳＦＥＴ６が導通しているとすると、電源端子１７Ｎに対する正電源端子１７Ｐの電圧も上昇する。これに伴ってトランジスタ２２のベース・エミッタ間電圧も上昇するが、図２の期間ｔ１の間には、トランジスタ２２のベース・エミッタ間電圧は、トランジスタ２２を導通させるのに必要な設定電圧Ｖ１にまで上昇せず、トランジスタ２２は非導通状態である。期間ｔ１の間には、トランジスタ２６のベース・エミッタ間電圧も、トランジスタ２６を導通させるのに必要な閾値にまで上昇せず、トランジスタ２６も非導通状態である。
【００３１】
期間ｔ１を超え、期間ｔ２に入ると、負電源端子８Ｎに対する正電源端子８Ｐの電圧が上昇し、負電源端子１７Ｎに対する正電源端子１７Ｐの電圧も上昇する。これによって、トランジスタ２２のベース・エミッタ間電圧は、上記設定電圧Ｖ１を超え、トランジスタ２２が導通する。その結果、バッファ１４の入力側が基準電位に接続され、ＭＯＳＦＥＴ４のゲート電圧も基準電位に近い値となり、ＭＯＳＦＥＴ４は非導通状態を維持する。従って、たとえ何らかの原因でＭＯＳＦＥＴ６が導通していたとしても、ＭＯＳＦＥＴ４及び６には貫通電流は流れない。
【００３２】
なお、期間ｔ２では、トランジスタ２６のベース・エミッタ間の電圧は、トランジスタ２６を導通させるのに必要な電圧である閾値Ｖｂｅにまで達していなく、トランジスタ２６は非導通状態を維持する。
【００３３】
期間ｔ３では、負電源端子８Ｎに対する正電源端子８Ｐの電圧の増加により、所定値である＋Ｖｃｃに近い値となり、ひいては負電源端子１７Ｎに対する正電源端子８Ｐの電圧も＋Ｖｃｃに近い値となり、バッファ１４等が安定した動作を行うようになる。このとき、負電源端子１７Ｎに対する正電源端子８Ｐの電圧は、図２に示すように、ツェナーダイオード３２のツェナー電圧Ｖｚｄとトランジスタ２６を導通するさせるために必要なベース・エミッタ間電圧である閾値Ｖｂｅとを加算した値となり、トランジスタ２６のベース。エミッタ間電圧がＶｂｅに到達し、トランジスタ２６が導通する。これによって、トランジスタ２２のベース・エミッタ電圧が低下し、トランジスタ２２が非導通となる。以後、バッファ１４から供給される駆動電圧に従って、ＭＯＳＦＥＴ４は、導通及び非導通を繰り返す。このときには、駆動部１１ａにも＋Ｖｃｃに近い値の電圧が供給されており、バッファ１４及びインバータ１６に相当するバッファ１４及びインバータが正常に動作し、ＭＯＳＦＥＴ６は導通及び非導通を正常に繰り返す。
【００３４】
第２の実施形態のＤ級デジタルアンプを図３に示す。このデジタルアンプは、駆動段２ａが、フルブリッジ型のもので、第１の実施の形態のデジタルアンプと同様なＮチャンネルＭＯＳＦＥＴ（以下ＭＯＳＦＥＴと称する）４ａ、４ｂ、６ａ及び６ｂを有している。ハイサイドのＭＯＳＦＥＴ４ａとローサイドのＭＯＳＦＥＴ６ａとのドレイン−ソース導電路を直列に接続し、同様にハイサイドのＭＯＳＦＥＴ４ｂとローサイドのＭＯＳＦＥＴ６ｂとのドレイン−ソース導電路を直列に接続し、これら直列回路を並列にかつ直流電源回路８の正の電源端子８Ｐ１と負の電源端子８Ｎとの間に接続してある。ＭＯＳＦＥＴ４ａ及び６ａの導電路の接続点と、ＭＯＳＦＥＴ４ｂ及び６ｂの接続点との間に、負荷１０が接続されている。負荷１０の構成は、第１の実施の形態と同様である。
【００３５】
各ＭＯＳＦＥＴ４ａ、４ｂ、６ａ及び６ｂのゲートには、対応する駆動部１１０ａ、１１０ｂ、１１０ｃ、１１０ｄから駆動電圧が供給される。これら駆動電圧は、一方の対角に位置するＭＯＳＦＥＴ４ａ、６ｂが導通しているとき、他方の対角に位置するＭＯＳＦＥＴ４ｂ、６ａが非導通となるように、逆にＭＯＳＦＥＴ４ａ、６ｂが非導通のとき、ＭＯＳＦＥＴ４ｂ、６ａが導通するように供給される。
【００３６】
これら駆動部１１０ａ、１１０ｂには、第１の実施の形態と同様に、電解コンデンサ１８ａ、１８ｂ、逆流防止ダイオード１９ａ、１９ｂを介して電源回路８の正電源端子８Ｐ、負電源端子８Ｎから動作電圧が供給されている。駆動部１１０ｃ、１００ｄには、電源回路８の正電源端子８Ｐ、負電源端子８Ｎから動作電圧が直接に供給されている。
【００３７】
これらＭＯＳＦＥＴ４ａ、４ｂ、６ａ、６ｂのうち、ハイサイド側のＭＯＳＦＥＴ４ａ、６ｂの駆動部１１０ａ、１１０ｂに、阻止手段が設けられている。これら阻止手段は、常閉スイッチング素子２２ａ、２２ｂを有している。これら常閉スイッチング素子２２ａ、２２ｂは、第１の実施形態のトランジスタ２２及びその付属回路と同様に構成され、駆動部１１０ａ、１１０ｂに含まれるバッファ１４に相当するバッファの入力側を基準電位点に接続したり、開放したりする。電解コンデンサ１８ａ、１８ｂの両端に常閉スイッチング素子２２ａ、２２ｂの電源端子が接続されて、これらに動作電圧が電解コンデンサ１８ａ、１８ｂから供給されている。これらスイッチング素子２２ａ、２２ｂを制御するために制御回路２５ａ、２５ｂが設けられている。これら制御回路２５ａ、２５ｂは、第１実施形態の制御回路２５に対応するものである。これら制御回路２５ａ、２５ｂも、電解コンデンサ１８ａ、１８ｂの両端から動作電圧の供給を受けている。
【００３８】
このＤ級デジタルアンプにおいても、直流電源回路８の電源スイッチが閉成されてから一定期間ｔ１の間には、常閉スイッチング素子２２ａ、２２ｂは非導通状態であるが、期間ｔ２の間には導通状態を維持し、貫通電流がＭＯＳＦＥＴ４ａ、６ａ間、４ｂ、６ｂ間にそれぞれ流れることを阻止する。そして、期間ｔ３に入ると、常閉スイッチング素子２２ａ、２２ｂが開放され、各ＭＯＳＦＥＴ４ａ、４ｂ、６ａ、６ｂに駆動部１１０ａ、１１０ｂ、１１０ｃ、１１０ｄから供給される駆動電圧に従って、各ＭＯＳＦＥＴ４ａ、４ｂ、６ａ、６ｂの導通、非導通が制御される。
【００３９】
第１及び第２の実施形態では、常閉スイッチング素子２２、２２ａ、２２ｂを使用したが、例えば第１の実施形態で言えば、ＭＯＳＦＥＴ６のゲートとバッファ１４との間に、常開スイッチング素子、例えばＳＳＲやリレー接点を設置し、負の電源端子８Ｎに対する正の電源端子８Ｐの電圧が予め設定した値を超えるまで、常閉スイッチング素子を開放し、その後に閉成するように構成することもできる。第２の実施の形態においても同様に常開スイッチング素子を使用することができる。
【００４０】
第１の実施の形態では、トランジスタ２２をバッファ１４の入力側に設けたが、ＭＯＳＦＥＴ４のゲート側に設けることもできる。第２の実施の形態においても同様である。
【００４１】
上記の２つの実施の形態では、阻止手段は、ハイサイド側の駆動部に設けたが、例えば図４に示す第３の実施形態のＤ級デジタルアンプのような駆動部２１０によって、ＭＯＳＦＥＴ４、６を駆動すると、阻止手段は、ローサイド側に設けることもできる。即ち、駆動部２１０は、ＭＯＳＦＥＴ４、６を駆動する駆動電圧を発生するバッファ２１２、２１４を有し、これらには、パルストランス２１６が備える２つの二次巻線２１８、２２０から互いに逆相のパルス信号が供給される。一次巻線２２２には、パルス増幅器２２４からパルス信号を供給する。このパルス増幅器２２４の入力側に、常閉スイッチング素子２２ａ、２２ｂと同様な常閉スイッチング素子２２６が設けられ、常閉スイッチング素子２２６を制御する、制御回路２５ａ、２５ｂに相当する制御回路２２８が設けられる。常閉スイッチング素子２２６、制御回路２２８、パルス増幅器２２４は、直流電源回路８の正電源端子８Ｐ、負電源端子８Ｎから動作電圧が供給される。
【００４２】
上記の各実施の形態では、本発明をＤ級デジタルアンプに実施したが、これに限ったものではなく、例えばインバータのような直流を交流に変換する機器にも実施することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態のＤ級デジタルアンプのブロック図である。
【図２】図１のＤ級デジタルアンプの動作説明図である。
【図３】本発明の第２の実施形態のＤ級デジタルアンプのブロック図である。
【図４】本発明の第３の実施形態のＤ級デジタルアンプのブロック図である。
【符号の説明】
【００４４】
２  ２ａ  出力段
４  ４ａ  ４ｂ  ６  ６ａ  ６ｂ  ＭＯＳＦＥＴ（電力半導体素子）
８  直流電源回路（直流電圧供給手段）
１０  負荷
２２  トランジスタ（常閉スイッチング素子）
２５  制御回路（制御手段）
【図１】
0004679302.tif 000002
【図２】
0004679302.tif 000003
【図３】
0004679302.tif 000004
【図４】
0004679302.tif 000005