(57)【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
試験周期毎に、前記被試験デバイスを試験するための試験パターンを発生する試験パターン発生部と、
当該試験装置の動作の基準となる基準クロックのサイクル期間毎に、前記試験パターンに基づいて前記被試験デバイスに供給する試験信号の立上りエッジをそれぞれ発生する複数のセット側のエッジ発生器と、
サイクル期間毎に、前記試験パターンに基づいて前記被試験デバイスに供給する試験信号の立下りエッジをそれぞれ発生する複数のリセット側のエッジ発生器と、
現在のサイクル期間において発生するエッジのパターンに基づいて、次のサイクル期間において出力すべき試験信号の各エッジをそれぞれいずれのエッジ発生器により発生するかを選択する選択部と、
選択された前記エッジ発生器により生成された各エッジに応じた前記試験信号を前記被試験デバイスに供給する試験信号供給部と
を備え、
前記選択部は、
サイクル期間内に発生すべき複数のエッジを、発生する時刻順に並べ替えるソート部と、
試験信号がハイレベルの状態において更に立上りエッジを発生することを指示する試験パターンが供給された場合、または、試験信号がローレベルの状態において更に立下りエッジを発生することを指示する試験パターンが供給された場合に、当該立上りエッジまたは当該立下りエッジを発生しないようにマスクするエッジ消去部と、
を有し、
前記エッジ消去部は、
直前のサイクル期間における最終エッジが立上りであったのか立下りであったのかを示す直前エッジ情報を記憶する最終エッジ記憶部と、
サイクル期間毎に、直前のサイクル期間の最終エッジが立上りであった場合におけるサイクル期間内に発生すべきエッジの入力パターンとそれぞれの入力パターンに対応する不要エッジが削除された後のエッジの出力パターンとを示す変換テーブル、および、直前のサイクル周期の最終エッジが立下りであった場合におけるサイクル期間内に発生すべきエッジの入力パターンとそれぞれの入力パターンに対応する不要エッジが削除された後のエッジの出力パターンとを示す変換テーブルの一方を、前記直前エッジ情報に応じて選択し、選択した変換テーブルに応じて不要なエッジが発生されないようにマスクするマスク部と、
を含み、
前記選択部は、次のサイクル期間において出力すべき、マスクされていない各エッジをそれぞれいずれの前記エッジ発生器により発生するかを選択する
試験装置。
【請求項２】
前記選択部は、立上りエッジおよび立下りエッジのそれぞれ毎に、前記基準クロックのサイクル期間内に発生すべき２以上のエッジを、それぞれ異なる前記エッジ発生器により発生するように選択する請求項１に記載の試験装置。
【請求項３】
前記選択部は、
立上りエッジおよび立下りエッジのそれぞれ毎に、現在のサイクル期間において最後にエッジを発生する前記エッジ発生器を記憶する記憶部と、
立上りエッジおよび立下りエッジのそれぞれ毎に、次のサイクル期間における最初のエッジを、前記記憶部に記憶された前記エッジ発生器とは異なる前記エッジ発生器により発生するように選択するインタリーブ部と
を更に有する請求項２に記載の試験装置。
【請求項４】
前記選択部は、
前記インタリーブ部は、立上りエッジおよび立下りエッジのそれぞれ毎に、前記記憶部に記憶された前記エッジ発生器の次の前記エッジ発生器から順に、予め定められた順序でそれぞれのエッジを発生すべき前記エッジ発生器を割り当てる
請求項３に記載の試験装置。
【請求項５】
当該試験装置は、立上りエッジおよび立下りエッジのそれぞれ毎に、試験周期毎に１つのエッジを生成する前記エッジ発生器を２つ備えるものであり、
前記選択部は、
立上りエッジおよび立下りエッジのそれぞれ毎に、現在のサイクル期間における試験パターンが奇数個のエッジを発生させるものである場合に、直前のサイクル期間において前記記憶部に記憶された前記エッジ発生器とは異なる前記エッジ発生器を前記記憶部に記憶させ、
立上りエッジおよび立下りエッジのそれぞれ毎に、現在のサイクル期間における試験パターンが偶数個のエッジを発生させるものである場合に、直前のサイクル期間において前記記憶部に記憶された前記エッジ発生器を前記記憶部に記憶させた状態を保持する
請求項３に記載の試験装置。
【請求項６】
前記エッジ消去部は、同一タイミングにおいて立上りエッジおよび立下りエッジの両方を発生することを指示する試験パターンが供給された場合、当該立上りエッジおよび当該立下りエッジを発生しないようにマスクする請求項１から５のいずれかに記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置及び試験方法に関する。特に本発明は、半導体デバイス等の被試験デバイスの試験装置及び試験方法に関する。
【背景技術】
【０００２】
半導体デバイス等の試験装置は、例えば所定レベルの試験信号を半導体デバイスに供給する。試験装置は、立上りエッジタイミングを発生する立上りエッジ発生器及び立下りエッジタイミングを発生する立下りエッジ発生器を備え、これらから発生されたエッジタイミングに従った波形の試験信号を生成する（例えば、特許文献１参照。）。各エッジ発生器は、基準クロックの周期である基準クロック周期の開始時刻からの遅延時間及びエッジ種別が示されたエッジ情報に基づき、エッジタイミングを発生する。
【０００３】
エッジ発生器は、遅延時間が可変である遅延器を有しており、当該遅延器を制御することにより所定のタイミングでエッジを発生する。エッジ発生器は、基準クロック周期毎に、遅延器の遅延量を設定する。このため、基準クロック周期中に２回の立上りエッジ及び２回の立下りエッジが含まれた試験信号を生成するために、従来の試験装置は、立上りエッジ用及び立下りエッジ用に、それぞれ２個ずつのエッジ発生器を備えて、先のエッジ及び後のエッジを異なるエッジ発生器により発生していた。
なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。
【０００４】
【特許文献１】特開平８−１４６０９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、試験装置は、ユーザにより設定された試験周期の単位で表された試験パターンを、基準クロック周期毎のエッジ情報に変換し、その変換後のエッジ情報に基づき上記の試験信号を生成している。従って、試験装置は、試験周期の変動により試験周期に対する基準クロック周期の位相がずれた場合、エッジの発生タイミングによっては、２つの立上りエッジ発生器及び２つの立下りエッジ発生器を有したとしても、基準クロック周期中の２つの立上りエッジ又は立下りエッジを同一のエッジ発生器により発生させる必要が生じてしまう。この場合、試験装置は、基準クロック周期中には１つのエッジ発生器から１つのエッジしか発生させないという制限（近接制限）に違反する。
【０００６】
そこで本発明は、上記の課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、試験周期毎に、被試験デバイスを試験するための試験パターンを発生する試験パターン発生部と、当該試験装置の動作の基準となる基準クロックのサイクル期間毎に、試験パターンに基づいて被試験デバイスに供給する試験信号のエッジをそれぞれ発生する複数のエッジ発生器と、現在のサイクル期間において発生するエッジのパターンに基づいて、次のサイクル期間において出力すべき試験信号の各エッジをそれぞれいずれのエッジ発生器により発生するかを選択する選択部と、選択されたエッジ発生器により生成された各エッジに応じた試験信号を被試験デバイスに供給する試験信号供給部とを備える試験装置を提供する。
【０００８】
選択部は、基準クロックのサイクル期間内に発生すべき２以上のエッジを、それぞれ異なるエッジ発生器により発生するように選択してよい。
選択部は、現在のサイクル期間において最後にエッジを発生するエッジ発生器を記憶する記憶部と、次のサイクル期間における最初のエッジを、記憶部に記憶されたエッジ発生器とは異なるエッジ発生器により発生するように選択するインタリーブ部とを有してよい。
【０００９】
選択部は、サイクル期間内に発生すべき複数のエッジを、発生する時刻順に並べ替えるソート部を更に有し、インタリーブ部は、記憶部に記憶されたエッジ発生器の次のエッジ発生器から順に、予め定められた順序でそれぞれのエッジを発生すべきエッジ発生器を割り当ててよい。
【００１０】
当該試験装置は、試験周期毎に１つのエッジを生成するエッジ発生器を２つ備えるものであり、選択部は、現在のサイクル期間における試験パターンが奇数個のエッジを発生させるものである場合に、直前のサイクル期間において記憶部に記憶されたエッジ発生器とは異なるエッジ発生器を記憶部に記憶させ、現在のサイクル期間における試験パターンが偶数個のエッジを発生させるものである場合に、直前のサイクル期間において記憶部に記憶されたエッジ発生器を記憶部に記憶させた状態を保持してよい。
【００１１】
サイクル期間毎に試験信号の立上りエッジをそれぞれ発生する複数のセット側のエッジ発生器と、サイクル期間毎に試験信号の立下りエッジをそれぞれ発生する複数のリセット側のエッジ発生器と、試験信号がハイレベルの状態において更に立上りエッジを発生することを指示する試験パターンが供給された場合、または、試験信号がローレベルの状態において更に立下りエッジを発生することを指示する試験パターンが供給された場合に、当該立上りエッジまたは当該立下りエッジを発生しないようにマスクするエッジ消去部とを更に備え、選択部は、次のサイクル期間において出力すべき、マスクされていない各エッジをそれぞれいずれのエッジ発生器により発生するかを選択してよい。
【００１２】
エッジ消去部は、同一タイミングにおいて立上りエッジおよび立下りエッジの両方を発生することを指示する試験パターンが供給された場合、当該立上りエッジおよび当該立下りエッジを発生しないようにマスクしてよい。
【００１３】
本発明の第２の形態によると、被試験デバイスを試験する試験装置であって、試験周期毎に、被試験デバイスを試験するための試験パターンを発生する試験パターン発生段階と、当該試験装置の動作の基準となる基準クロックのサイクル期間毎に、試験パターンに基づいて被試験デバイスに供給する試験信号のエッジを複数のエッジ発生器によりそれぞれ発生するエッジ発生段階と、現在のサイクル期間において発生するエッジのパターンに基づいて、次のサイクル期間において出力すべき試験信号の各エッジをそれぞれいずれのエッジ発生器により発生するかを選択する選択段階と、選択されたエッジ発生器により生成された各エッジに応じた試験信号を被試験デバイスに供給する試験信号供給段階とを備える試験方法を提供する。
【００１４】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１５】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１６】
図１は、本実施形態にかかる試験装置１０の構成を示す。
本実施形態にかかる試験装置１０は、半導体デバイス等の被試験デバイス（以下、ＤＵＴ１と称する。）を試験する。より具体的には、試験装置１０は、当該試験装置１０の動作の基準となる基準クロックのサイクル周期（以下、基準クロック周期と称する。）毎に、４以下のエッジを含んだ試験信号をＤＵＴ１に供給する。試験装置１０によれば、エッジの近接制限違反の発生を少なくすることができ、確実に試験することができる。
【００１７】
試験装置１０は、試験パターン発生部１２と、選択部１４と、波形成形部１６と、試験信号供給部１８とを備える。
試験パターン発生部１２は、ユーザにより設定される周期である試験周期毎に、ＤＵＴ１を試験するための試験信号の波形が示された試験パターンを発生する。さらに、試験パターン発生部１２は、発生した試験パターンを、基準クロック周期におけるエッジタイミングを示したエッジ情報（ＳＥＴ［３：０］，ＲＥＳＥＴ［３：０］，ＨＲＥＳ０［３：０］）に変換する。試験パターン発生部１２は、当該エッジ情報を基準クロック周期毎に出力する。
【００１８】
選択部１４は、試験パターン発生部１２から基準クロック周期毎にエッジ情報が入力される。選択部１４は、入力されたエッジ情報に基づき、基準クロック周期に含まれるそれぞれのエッジについて、波形成形部１６内のいずれのエッジ発生器により発生させるかを決定する。このとき、選択部１４は、現在の基準クロック周期において発生するエッジのパターンに基づいて、次の基準クロック周期において出力すべき試験信号の各エッジをそれぞれいずれのエッジ発生器により発生するかを選択して、近接制限違反を回避する。そして、選択部１４は、基準クロック周期毎に、波形成形部１６内のそれぞれのエッジ発生器に対して、１ビットの各エッジ発生フラグ（ＳＥＴ１，ＳＥＴ２，ＲＥＳＥＴ１，ＲＥＳＥＴ２）及び各エッジの基準クロックからの遅延時間を表した遅延時間情報（ＨＲＥＳＯＳ１，ＨＲＥＳＯＳ２，ＨＲＥＳＯＲ１，ＨＲＥＳＯＲ２）を供給する。
【００１９】
波形成形部１６は、選択部１４から各エッジ発生フラグ及び遅延時間情報が入力される。波形成形部１６は、基準クロック周期毎に、試験パターンに基づいてＤＵＴ１に供給する試験信号のエッジをそれぞれ発生する複数のエッジ発生器を有し、これらのエッジ発生器により発生されたエッジタイミングに基づき試験信号を発生する。
試験信号供給部１８は、波形成形部１６により発生された試験信号をＤＵＴ１に供給する。
【００２０】
図２は、波形成形部１６の具体的な構成を示す。
波形成形部１６は、セット側第１エッジ発生器２１と、セット側第２エッジ発生器２２と、リセット側第１エッジ発生器２３と、リセット側第２エッジ発生器２４と、セット側ＯＲ回路２５と、リセット側ＯＲ回路２６と、ＳＲフリップフロップ回路２７とを有する。
【００２１】
セット側第１エッジ発生器２１は、エッジ発生フラグ（ＳＥＴ１）及び遅延時間情報（ＨＲＥＳＯＳ１）に基づき、基準クロック周期毎に試験信号の立上りエッジを発生する。セット側第２エッジ発生器２２は、エッジ発生フラグ（ＳＥＴ２）及び遅延時間情報（ＨＲＥＳＯＳ２）に基づき、基準クロック周期毎に試験信号の立上りエッジを発生する。リセット側第１エッジ発生器２３は、エッジ発生フラグ（ＲＥＳＥＴ１）及び遅延時間情報（ＨＲＥＳＯＲ１）に基づき、基準クロック周期毎に試験信号の立下りエッジを発生する。リセット側第２エッジ発生器２４は、エッジ発生フラグ（ＲＥＳＥＴ２）及び遅延時間情報（ＨＲＥＳＯＲ２）に基づき、基準クロック周期毎に試験信号の立下りエッジを発生する。
【００２２】
具体的に、セット側第１エッジ発生器２１は、第１フリップフロップ３１と、ＡＮＤ論理演算回路３２と、遅延素子３３とを含む。第１フリップフロップ３１は、入力されたエッジ発生フラグ（ＳＥＴ１）及び遅延時間情報（ＨＲＥＳＯＳ１）を格納する。ＡＮＤ論理演算回路３２は、基準クロック及びエッジ発生フラグ（ＳＥＴ１）をＡＮＤ論理演算する。遅延素子３３は、遅延時間情報（ＨＲＥＳＯＳ１）に示された時間分、ＡＮＤ論理演算回路３２の出力信号を遅延して出力する。これにより、セット側第１エッジ発生器２１は、基準クロック周期の開始時刻から、遅延時間（ＨＲＥＳＯＳ１）が経過したタイミングにおいて、エッジタイミングを示すパルスを出力することができる。
なお、セット側第２エッジ発生器２２、リセット側第１エッジ発生器２３及びリセット側第２エッジ発生器２４は、入力される信号が異なるがセット側第１エッジ発生器２１と全て同一の回路を含むので、説明を省略する。
【００２３】
セット側ＯＲ回路２５は、セット側第１エッジ発生器２１及びセット側第２エッジ発生器２２の出力信号をＯＲ論理演算して、ＳＲフリップフロップ回路２７のセット端子に入力する。リセット側ＯＲ回路２６は、リセット側第１エッジ発生器２３及びリセット側第２エッジ発生器２４の出力信号をＯＲ論理演算して、ＳＲフリップフロップ回路２７のリセット端子に入力する。ＳＲフリップフロップ回路２７は、セット端子にパルスが入力した時に、出力端子から出力される試験信号をローレベルからハイレベルに立ち上げ、リセット端子にパルスが入力した時に、出力端子から出力される試験信号をハイレベルからローレベルに立ち下げる。
【００２４】
以上のように、波形成形部１６は、立上りエッジ用及び立下りエッジ用として、それぞれ２個ずつのエッジ発生器を有するので、１つの基準クロック周期に２つの立上りエッジ及び２つの立下りエッジを含む試験信号を出力することができる。
【００２５】
図３（Ａ）は、試験周期毎に発生される試験パターンを示し、図３（Ｂ）は、基準クロック周期毎に発生されるエッジ情報を示す。
試験パターンは、試験周期毎に、立上り及び立下りタイミング（Ｔ１〜Ｔ４）を特定した情報である。試験周期は、ユーザにより任意に設定される。
【００２６】
エッジ情報は、基準クロック周期内における立上りエッジの有無を示す１ビットの立上りエッジ位置情報（ＳＥＴ［３：０］）、基準クロック周期内における立下りエッジの有無を示す１ビットの立下りエッジ位置情報（ＲＥＳＥＴ［３：０］）、及び、基準クロック周期内における各エッジの遅延時間を示す所定ビットの遅延時間情報（ＨＲＥＳＯ［３：０］）が含まれる。なお、１の基準クロック周期中には最大４つのエッジが含まれる。従って、本明細書においては、エッジ情報を構成する各情報（ＳＥＴ，ＲＥＳＥＴ，ＨＲＥＳＯ）に、それぞれ配列記号［３：０］を付加することにより、１つのエッジ情報に含まれるそれぞれ４つの情報を表現する。
【００２７】
図４は、選択部１４の具体的な構成を示す。
選択部１４は、ソート部４２と、エッジ消去部４４と、分配部４６とを有する。
ソート部４２は、基準クロック周期内に発生すべき複数のエッジを、発生する時刻順に並べ替える。エッジ消去部４４は、立上りエッジが連続した場合、立下りエッジが連続した場合及び立上りエッジ及び立下りエッジが同時であった場合において発生する不要エッジを検出して、当該不要エッジを消去する。すなわち、エッジ消去部４４は、試験信号がハイレベルの状態において更に立上りエッジを発生することを指示する試験パターンが供給された場合、または、試験信号がローレベルの状態において更に立下りエッジを発生することを指示する試験パターンが供給された場合に、当該立上りエッジまたは当該立下りエッジを発生しないようにマスクする。
【００２８】
分配部４６は、基準クロック周期に含まれるそれぞれのエッジについて、波形成形部１６内のいずれのエッジ発生器により発生させるかを分配する。このとき、分配部４６は、基準クロック周期内に発生すべき２以上の立上りエッジをそれぞれ異なるセット側第１エッジ発生器２１又はセット側第２エッジ発生器２２により発生するように選択するとともに、基準クロック周期内に発生すべき２以上の立下りエッジをそれぞれ異なるリセット側第１エッジ発生器２３又はリセット側第２エッジ発生器２４により発生するように選択する。そして、分配部４６は、選択した各エッジ発生器に対して、エッジ発生フラグ（ＳＥＴ１，ＳＥＴ２，ＲＥＳＥＴ１，ＲＥＳＥＴ２）及び遅延時間情報（ＨＲＥＳＯＳ１，ＨＲＥＳＯＳ２，ＨＲＥＳＯＲ１，ＨＲＥＳＯＲ２）を出力する。
【００２９】
このような選択部１４によれば、基準クロック周期内に同一種類のエッジが発生する場合において、それぞれ異なるエッジ発生器に割り当てるので、エッジの近接制限違反の発生を少なくすることができる。
なお、本明細書において、ソート部４２により時間順に並び替えられた後のエッジ情報は、ＳＥＴＡ［３：０］，ＲＥＳＥＴＡ［３：０］，ＨＲＥＳＯＡ［３：０］と表す。本明細書において、エッジ消去部４４により不要エッジが消去された後のエッジ情報は、ＳＥＴＢ［３：０］，ＲＥＳＥＴＢ［３：０］，ＨＲＥＳＯＢ［３：０］と表す。
【００３０】
図５は、ソート部４２に入力されるエッジ情報、及び、ソート部４２から出力されるエッジ情報を示す。
ソート部４２は、図５に示すように、基準クロック周期毎に入力されるエッジ情報における、４つの遅延時間情報（ＨＲＥＳＯ［０］，ＨＲＥＳＯ［１］，ＨＲＥＳＯ［２］，ＨＲＥＳＯ［３］）の値を参照し、これらの値の配置を時間順に並べ替える。すなわち、ソート部４２は、エッジを発生する順に配置を並べ替える。さらに、ソート部４２は、立上りエッジ位置情報（ＳＥＴ［３：０］）及び立下りエッジ位置情報（ＲＥＳＥＴ［３：０］）も、遅延時間情報（ＨＲＥＳＯ［３：０］）に連動させて同様に並べ替える。なお、４つの遅延時間情報に同一の値が含まれている場合には、順序はどちらでもよい。
【００３１】
このようなソート部４２によれば、試験周期毎に表されていた試験パターンを基準クロック周期毎のエッジ情報に変換する場合において１つのエッジ情報内における各エッジの配列がローテーションしたとしても、基準クロック周期内のエッジを時間ソートするので、以後のエッジ情報の取り扱いが容易となる。
【００３２】
図６は、エッジ消去部４４の具体的な構成を示す。
エッジ消去部４４は、第２フリップフロップ５１と、第３フリップフロップ５２と、最終エッジ記憶部５３と、マスク部５４と、第４フリップフロップ５５と、第５フリップフロップ５６とを含む。
最終エッジ記憶部５３は、第２フリップフロップ５１に格納されている立上り，立下りエッジ位置情報（ＳＥＴＡ［３：０］，ＲＥＳＥＴＡ［３：０］）が入力され、直前の基準クロック周期における最終エッジが立上り（ＥＮＤＥＤ＿ＢＹ＿ＳＥＴ）であったのか、又は、立下り（ＥＮＤＥＤ＿ＢＹ＿ＲＥＳＥＴ）であったのかを示す直前エッジ情報を記憶する。
【００３３】
マスク部５４は、第２フリップフロップ５１に格納されている立上り及び立下りエッジ位置情報（ＳＥＴＡ［３：０］，ＲＥＳＥＴＡ［３：０］）、及び、最終エッジ記憶部５３から直前エッジ情報を入力する。そして、マスク部５４は、これらの情報に基づき不要エッジを検出し、検出した不要エッジが発生されないようにマスクする。
第４フリップフロップ５５は、マスク部５４によりマスクされた後の立上りエッジ位置情報（ＳＥＴＡ［３：０］）及び立下りエッジ位置情報（ＲＥＳＥＴＡ［３：０］）を格納する。第５フリップフロップ５６は、第３フリップフロップ５２に格納されている遅延時間情報（ＨＲＥＳＯＡ［３：０］）がそのまま転送され、格納する。そして、エッジ消去部４４は、第４フリップフロップ５５及び第５フリップフロップ５６に格納されている情報を、分配部４６に出力する。
以上のように、エッジ消去部４４によれば、不要エッジを消去することにより、エッジ発生器が不要な動作をしなくなり、不要なエッジを出力することに伴う近接制限の違反の発生の防止ができる。
【００３４】
図７は、直前の基準クロック周期の最終エッジが立上りであった場合（ＥＮＤＥＴ＿ＢＹ＿ＳＥＴである場合）における、最終エッジ記憶部５３により参照される不要エッジ消去のための変換テーブルを示す。図８は、直前の基準クロック周期の最終エッジが立下りであった場合（ＥＮＤＥＴ＿ＢＹ＿ＲＥＳＥＴである場合）における、最終エッジ記憶部５３により参照される不要エッジ消去のための変換テーブルを示す。
【００３５】
図７及び図８に示す変換テーブルは、１つの基準クロック周期に含まれる４つのエッジの入力パターン、及び、当該入力パターンに対応する不要エッジが削除された後のエッジの出力パターンを示している。なお、これらの変換テーブルは、立上りエッジを「Ｓ」、立下りエッジを「Ｒ」、エッジなしを「Ｎ」、立上りエッジではない場合（Ｒ又はＮの場合）を「！Ｓ」、立下りエッジではない場合（Ｓ又はＮの場合）を「！Ｒ」と表している。
マスク部５４は、直前のエッジが立上りであるか立下りであるがに応じて一方のテーブルを選択する。そして、マスク部５４は、選択したテーブルに応じてビット変換する。このとき、マスク部５４は、テーブルの上に記述されているものほど優先度を高く変換する。このように変換テーブルを参照することにより簡易に不要エッジを消去することができる。
【００３６】
図９は、最終エッジ記憶部５３が有するステートマシーン６１を示す。
最終エッジ記憶部５３は、一例として、ＥＮＤＥＤ＿ＢＹ＿ＲＥＳＥＴステートＳＴ１及びＥＮＤＥＤ＿ＢＹ＿ＳＥＴステートＳＴ２とを含むステートマシーン６１を有する。ＥＮＤＥＤ＿ＢＹ＿ＲＥＳＥＴステートＳＴ１は、最終エッジが立下りであった状態を示す。ＥＮＤＥＤ＿ＢＹ＿ＳＥＴステートＳＴ２は、直前の基準クロック周期における最終エッジが立上りであった状態を示す。
【００３７】
ステートマシーン６１は、動作が開始すると、まず、ＥＮＤＥＤ＿ＢＹ＿ＲＥＳＥＴステートＳＴ１に遷移する。ステートマシーン６１は、ＥＮＤＥＤ＿ＢＹ＿ＲＥＳＥＴステートＳＴ１の状態において、基準クロック周期における最終エッジが立上りエッジ（Ｓ）となった場合、ＥＮＤＥＤ＿ＢＹ＿ＳＥＴステートＳＴ２に遷移する。また、ステートマシーン６１は、ＥＮＤＥＤ＿ＢＹ＿ＳＥＴステートＳＴ２の状態において、基準クロック周期における最終エッジが立下りエッジ（Ｒ）となった場合、ＥＮＤＥＤ＿ＢＹ＿ＳＥＴステートＳＴ２に遷移する。このようにステートマシーン６１を用いることにより、非常に簡易に最終エッジを記憶することができる。
【００３８】
図１０は、分配部４６の具体的な構成を示す。
分配部４６は、セット側分配部７１と、リセット側分配部７２とを含む。
セット側分配部７１は、立上りエッジ位置情報（ＳＥＴＢ［３：０］）及び遅延時間情報（ＨＲＥＳＯＢ［３：０］）を基準クロック周期毎に入力し、セット側のエッジ発生フラグ（ＳＥＴ１，ＳＥＴ２）及び遅延時間情報（ＨＲＥＳＯＳ１，ＨＲＥＳＯＳ２）を出力する。
【００３９】
リセット側分配部７２は、立下りエッジ位置情報（ＲＥＳＥＴＢ［３：０］）及び遅延時間情報（ＨＲＥＳＯＢ［３：０］）が基準クロック周期毎に入力され、リセット側のエッジ発生フラグ（ＲＥＳＥＴ１，ＲＥＳＥＴ２）及び遅延時間情報（ＨＲＥＳＯＲ１，ＨＲＥＳＯＲ２）を出力する。
なお、セット側分配部７１及びリセット側分配部７２は、立上りエッジ位置情報（ＳＥＴＢ［３：０］）又は立下りエッジ情報（ＲＥＳＥＴ［３：０］）の取り扱う情報の違いはあるが、内部構成は同一であるので、以下、リセット側分配部７２については説明を省略する。
【００４０】
セット側分配部７１は、第６フリップフロップ７４と、第７フリップフロップ７５と、エッジ発生器記憶部７６と、インタリーブ部７７とを有する。エッジ発生器記憶部７６は、直前の基準クロック周期において最後にエッジを発生するエッジ発生器を記憶しており、第６フリップフロップ７４に格納されている立上りエッジ位置情報（ＳＥＴＢ［３：０］）を参照して、記憶するエッジ発生器を更新する、具体的には、直前の基準クロック周期において最後に立上りエッジを発生したのはセット側第１エッジ発生器２１又はセット側第２エッジ発生器２２のいずれであるかを記憶する。
【００４１】
インタリーブ部７７は、第６フリップフロップ７４のエッジ位置情報（ＳＥＴＢ［３：０］）及び第７フリップフロップ７５の遅延時間情報（ＨＲＥＳＯＢ［３：０］）を参照して、エッジ発生フラグ（ＳＥＴ１，ＳＥＴ２）及び遅延時間情報（ＨＲＥＳＯＳ１，ＨＲＥＳＯＳ２）を生成する。このとき、インタリーブ部７７は、現在の基準クロック周期における最初の立上りエッジをエッジ発生器記憶部７６に記憶されたエッジ発生器とは異なるエッジ発生器により発生するように選択するとともに、基準クロック周期内に２以上の立上りエッジを発生する場合にはそれぞれ異なるエッジ発生器により発生するように選択する。
【００４２】
図１１（Ａ）は、エッジ発生器記憶部７６が有するステートマシーン８１を示す。図１１（Ｂ）は、当該ステートマシーン８１の状態遷移の条件を示す。このステートマシーン８１は、その遷移状態が、直前の基準クロック周期において最後にエッジを発生したエッジ発生器を示している。
エッジ発生器記憶部７６は、一例として、ＯＤＤステートＳＴ１１及びＥＶＥＮステートＳＴ１２を含むステートマシーン８１を有する。ＯＤＤステートＳＴ１１は、直前の基準クロック周期の試験パターンが奇数個の立上りエッジを発生させるものであった状態を示す。ＥＶＥＮステートＳＴ１２は、直前の基準クロック周期の試験パターンが偶数個の立上りエッジを発生させるものであった状態を示す。
【００４３】
ステートマシーン８１は、動作が開始すると、まず、ＯＤＤステートＳＴ１１に遷移する。ステートマシーン８１は、ＯＤＤステートＳＴ１１の状態において、奇数個の立上りエッジを発生する試験パターンとなった場合（ｆｌｉｐ）にはＥＶＥＮステートＳＴ１２に遷移し、それ以外の場合（ｋｅｅｐ）にはＯＤＤステートＳＴ１１に留まる。また、ステートマシーン８１は、ＥＶＥＮステートＳＴ１２の状態において、奇数個の立上りエッジを発生する試験パターンとなった場合（ｆｌｉｐ）にはＯＤＤステートＳＴ１１に遷移し、それ以外の場合（ｋｅｅｐ）にはＥＶＥＮステートＳＴ１２に留まる。
【００４４】
このようなステートマシーン８１を有するエッジ発生器記憶部７６は、ＯＤＤステートＳＴ１１の場合には、直前の基準クロック周期に記憶したエッジ発生器とは異なるエッジ発生器を記憶し、ＥＶＥＮステートＳＴ１２の場合には、直前の基準クロック周期に記憶したエッジ発生器を記憶させた状態を保持する。
このようにステートマシーン８１を用いることにより、非常に簡易に直前のエッジ発生器を記憶することができる。
【００４５】
図１２は、インタリーブ部７７の一例としての回路構成を示す。
インタリーブ部７７は、一例として、ＳＥＴ１用切替選択部９１と、ＳＥＴ２用切替選択部９２と、ＳＥＴ１用制御部９３と、ＳＥＴ２用制御部９４とを有する。
ＳＥＴ１用切替選択部９１及びＳＥＴ２用切替選択部９２は、第１入力端子に一番目の立上りエッジ位置情報（ＳＥＴＢ［０］）及び遅延時間情報（ＨＲＥＳＯＢ［０］）、第２入力端子に二番目の立上りエッジ位置情報（ＳＥＴＢ［１］）及び遅延時間情報（ＨＲＥＳＯＢ［１］）、第３入力端子に三番目の立上りエッジ位置情報（ＳＥＴＢ［２］）及び遅延時間情報（ＨＲＥＳＯＢ［２］）、第４入力端子に四番目の立上りエッジ位置情報（ＳＥＴＢ［３］）及び遅延時間情報（ＨＲＥＳＯＢ［３］）が、それぞれ入力される。
【００４６】
ＳＥＴ１用切替選択部９１は、ＳＥＴ１用制御部９３からの指示に応じて、４つの入力端子に入力された情報のいずれか一つを選択して、セット側第１エッジ発生器２１に供給するエッジ発生フラグ（ＳＥＴ１）及び遅延時間情報（ＨＲＥＳＯＳ１）として出力する。ＳＥＴ２用切替選択部９２は、ＳＥＴ２用制御部９４からの指示に応じて、４つの入力端子に入力された情報のいずれか一つを選択して、セット側第２エッジ発生器２２に供給するエッジ発生フラグ（ＳＥＴ２）及び遅延時間情報（ＨＲＥＳＯＳ２）として出力する。
【００４７】
ＳＥＴ１用制御部９３及びＳＥＴ用制御部９４は、ステートマシーン８１のステート（ＯＤＤステートＳＴ１１又はＥＶＥＮステートＳＴ１２）、及び、立上りエッジ位置情報（ＳＥＴＢ［３：０］）に応じて、ＳＥＴ１用切替選択部９１及びＳＥＴ２用切替選択部９２の入力端子を切替制御する。
【００４８】
図１３は、ＯＤＤステートＳＴ１１の場合におけるＳＥＴ１用切替選択部９１及びＳＥＴ２用切替選択部９２が選択する入力端子を示すテーブルである。図１４は、ＥＶＥＮステートＳＴ１２の場合におけるＳＥＴ１用切替選択部９１及びＳＥＴ２用切替選択部９２が選択する入力端子を示すテーブルである。
図１３及び図１４に示すテーブルには、入力されるエッジパターンに対する入力端子が示されている。ＳＥＴ１用制御部９３及びＳＥＴ２用制御部９４は、ＯＤＤステートＳＴ１１の場合には、図１３に示すテーブルを参照して、ＳＥＴ１用切替選択部９１が選択する入力端子を制御する。ＳＥＴ１用制御部９３及びＳＥＴ２用制御部９４は、ＥＶＥＮステートＳＴ１２の場合には、図１４に示すテーブルを参照して、ＳＥＴ２用切替選択部９２が選択する入力端子を制御する。
【００４９】
図１３及び図１４のテーブルを参照すると、同一のエッジパターンの場合に、ＯＤＤステートＳＴ１１の場合とＥＶＥＮステートＳＴ１２の場合とで、セット側第１エッジ発生器２１とセット側第２エッジ発生器２２とが入れ替わっている。このため、セット側第１エッジ発生器２１及びセット側第２エッジ発生器２２は、当該テーブルに従って制御がされることにより、どのようなエッジパターンが発生しても、交互にエッジを発生することができる。
従って、試験装置１０によれば、１つの基準レート期間内において、同一のエッジ発生器が連続して２回エッジを発生してしまう近接制限違反を発生せず、確実に試験信号を生成することができる。
【００５０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５１】
【図１】本実施形態の試験装置１０の構成を示す。
【図２】波形成形部１６の具体的な構成を示す。
【図３】（Ａ）は試験周期毎に発生される試験パターンを示し、（Ｂ）は基準クロック周期毎に発生されるエッジ情報を示す。
【図４】選択部１４の具体的な構成を示す。
【図５】ソート部４２に入力されるエッジ情報、及び、ソート部４２から出力されるエッジ情報を示す。
【図６】エッジ消去部４４の具体的な構成を示す。
【図７】直前の基準クロック周期の最終エッジが立上りであった場合における、最終エッジ記憶部５３により参照される不要エッジ消去のための変換テーブルを示す。
【図８】直前の基準クロック周期の最終エッジが立下りであった場合における、最終エッジ記憶部５３により参照される不要エッジ消去のための変換テーブルを示す。
【図９】最終エッジ記憶部５３の一例としてのステートマシーン６１を示す。
【図１０】分配部４６の具体的な構成を示す。
【図１１】（Ａ）は、エッジ発生器記憶部７６が有するステートマシーン８１を示す。（Ｂ）は、当該ステートマシーン８１の状態遷移の条件を示す。
【図１２】インタリーブ部７７の一例としての回路構成を示す。
【図１３】ＯＤＤステートの場合におけるＳＥＴ１用切替選択部９１及びＳＥＴ２用切替選択部９２が選択する入力端子を示す。
【図１４】ＥＶＥＮステートの場合におけるＳＥＴ１用切替選択部９１及びＳＥＴ２用切替選択部９２が選択する入力端子を示す。
【符号の説明】
【００５２】
１  ＤＵＴ
１０  試験装置
１２  試験パターン発生部
１４  選択部
１６  波形成形部
１８  試験信号供給部
２１  セット側第１エッジ発生器
２２  セット側第２エッジ発生器
２３  リセット側第１エッジ発生器
２４  リセット側第２エッジ発生器
２５  セット側ＯＲ回路
２６  リセット側ＯＲ回路
２７  ＳＲフリップフロップ回路
３１  第１フリップフロップ
３２  ＡＮＤ論理演算回路
３３  遅延素子
４２  ソート部
４４  エッジ消去部
４６  分配部
５１  第２フリップフロップ
５２  第３フリップフロップ
５３  最終エッジ記憶部
５４  マスク部
５５  第４フリップフロップ
５６  第５フリップフロップ
６１  ステートマシーン
７１  セット側分配部
７２  リセット側分配部
７４  第６フリップフロップ
７５  第７フリップフロップ
７６  エッジ発生器記憶部
７７  インタリーブ部
８１  ステートマシーン
９１  ＳＥＴ１用切替選択部
９２  ＳＥＴ２用切替選択部
９３  ＳＥＴ１用制御部
９４  ＳＥＴ２用制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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