(57)【特許請求の範囲】
【請求項１】
支持基板上に島状の単結晶シリコン層を含むアクティブ領域を形成するステップと、
前記単結晶シリコン層の上面および側面を第１絶縁膜で覆うステップと、
前記第１絶縁膜の側面に多結晶シリコン膜をサイドウォール状に形成するステップと、
その後、全面にＣＶＤ酸化膜を形成した後、前記単結晶シリコン層上の前記第１絶縁膜が露出するまで前記ＣＶＤ酸化膜を平坦化して前記アクティブ領域の周囲を囲むようにフィールド領域を形成するステップと、
前記単結晶シリコン層の表面及び側面にある前記第１絶縁膜を取り除くことにより前記アクティブ領域と前記フィールド領域との境界において間隙部を形成するステップと、
前記間隙部を形成した後に、残留蒸発物を排出するために前記フィールド領域を熱処理するステップと、
前記間隙部を熱酸化により埋め込むステップと、
を含み、
前記間隙部を熱酸化により埋め込むステップは、前記間隙部に露出または前記間隙部に形成された前記多結晶シリコン膜を酸化することを含む半導体装置の製造方法。
【請求項２】
支持基板上に島状の単結晶シリコン層を含むアクティブ領域を形成するステップと、
前記単結晶シリコン層の上面および側面を第１絶縁膜で覆うステップと、
全面にＣＶＤ酸化膜を形成した後、前記単結晶シリコン層上の前記第１絶縁膜が露出するまで前記ＣＶＤ酸化膜を平坦化して前記アクティブ領域の周囲を囲むようにフィールド領域を形成するステップと、
前記単結晶シリコン層の表面及び側面にある前記第１絶縁膜を取り除くことにより前記アクティブ領域と前記フィールド領域との境界において間隙部を形成するステップと、
前記間隙部を形成した後に、残留蒸発物を排出するために前記フィールド領域を熱処理するステップと、
前記間隙部を熱酸化により埋め込むステップと、
を含み、
前記間隙部を熱酸化により埋め込むステップは、
前記間隙部内壁に沿って第２絶縁膜を形成した後、多結晶シリコン膜を前記第２絶縁膜上に形成するステップと、
前記間隙部に露出または前記間隙部に形成された前記多結晶シリコン膜を熱酸化して前記間隙部を埋め込むステップと、
を含む半導体装置の製造方法。
【請求項３】
前記アクティブ領域を形成するステップは、
前記支持基板上に形成された単結晶シリコン層の表面を熱酸化して第１熱酸化膜を形成するステップと、
前記第１熱酸化膜上に第３絶縁膜を形成するステップと、
前記第３絶縁膜、前記第１熱酸化膜及び前記単結晶シリコン層をエッチングすることにより、前記単結晶シリコン層を島状に形成するステップと、
を含む請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記単結晶シリコン層を島状に形成するステップは、
前記第３絶縁膜上に第４絶縁膜を形成するステップと、
前記第４絶縁膜上にレジストパターンを形成し、前記レジストパターンをマスクとして、前記第４絶縁膜、前記第３絶縁膜及び前記第１熱酸化膜をエッチングし、前記単結晶シリコン層を露出するステップと、
前記エッチングされた第４絶縁膜をハードマスクとして、前記単結晶シリコン層をエッチングするステップと、
前記第４絶縁膜を除去するステップと、
を含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記単結晶シリコン層の上面および側面を第１絶縁膜で覆うステップの前に、前記単結晶シリコン層の側面を薄く熱酸化するステップをさらに含む請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記支持基板と前記単結晶シリコン層及び前記ＣＶＤ酸化膜との間にシリコン酸化膜を形成するステップをさらに含む請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記支持基板はサファイア基板である請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１絶縁膜はＣＶＤ窒化膜である請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第２絶縁膜はＣＶＤ窒化膜である請求項２に記載の半導体装置の製造方法。
【請求項１０】
前記第３絶縁膜はＣＶＤ窒化膜である請求項３または４に記載の半導体装置の製造方法。
【請求項１１】
前記第４絶縁膜はＣＶＤ酸化膜である請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特に、島状のアクティブ領域がフィールド領域に囲まれる半導体装置の製造方法に関する。
【背景技術】
【０００２】
基板と配線等との間の対基板容量を低減することによってさらなる動作速度の高速化を図る半導体装置として、従来からＳＯＳ（Silicon On Sapphire）構造が提案されている。また、今後の急拡大が予想される５ＧＨｚ帯ＬＡＮ（IEE80.2 11a）、ＵＷＢ（Ultra Wide Band）関連のＲＦトランシーバチップ、ＧＰＳシステム及び高速オペアンプ等には、ＦＥＴに比較して高駆動能力、低ノイズ特性を有するバイポーラトランジスタが有利であり、今後、ＳＯＳ基板上にバイポーラトランジスタを形成した半導体装置の必要性が高まると予想される。
【０００３】
現在、高周波動作で主流のバイポーラトランジスタは、縦型構造のものであるが、縦型構造ではアクティブ領域の膜厚が最低２マイクロメートル程度必要であり、ＣＯＭＳの場合の０．１マイクロメートルと比較するとかなり厚い膜厚が必要である。従って、このような縦型構造では、アクティブ領域を囲むフィールド領域の絶縁膜も最低２マイクロメートル程度必要となるが、絶縁膜の膜厚が大きくなるとその体積も大きくなり、絶縁膜の体積が大きいほど熱処理時の膜収縮量が大きくなる。その結果、製造工程中の熱処理において、フィールド領域の絶縁膜にストレスが発生し、アクティブ領域の結晶構造に転位を誘発させる虞がある。
【０００４】
半導体基板を構成する膜間のストレスを緩和する方法が、例えば特許文献１に記載されている。この方法では、化合物半導体基板に化合物エピタキシャル層及び多結晶シリコン膜を成長させ、化合物エピタキシャル層及び多結晶シリコン膜に碁盤格子状の溝を形成した後、多結晶シリコン膜上に単結晶シリコン基板を貼り合わせる。これにより、その後の熱処理において、化合物半導体基板と単結晶シリコン基板との熱膨張係数の違いに基づく界面応力を溝によって吸収させている。
【特許文献１】特開平０５−１３６０１７号公報（第３−４頁、第１−９図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の方法では、貼り合わせた基板同士の熱膨張係数の違いに基づく界面応力を低減し、基板同士が界面に沿って剥離することを防止することを目的としているが、縦型構造のバイポーラプロセスのように異なる物性を有する領域（アクティブ領域及びフィールド領域）を同一層内に形成する場合のストレスについては記載されていない。
【０００６】
本発明は、半導体装置において、フィールド領域でのストレスの発生を防止し、アクティブ領域に転位が誘発されることを防止することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の態様に係る半導体装置の製造方法は、支持基板上に島状の単結晶シリコン層を含むアクティブ領域を形成するステップと、単結晶シリコン層の上面および側面を第１絶縁膜で覆うステップと、第１絶縁膜の側面に多結晶シリコン膜をサイドウォール状に形成するステップと、その後、全面にＣＶＤ酸化膜を形成した後、単結晶シリコン層上の第１絶縁膜が露出するまでＣＶＤ酸化膜を平坦化してアクティブ領域の周囲を囲むようにフィールド領域を形成するステップと、単結晶シリコン層の表面及び側面にある第１絶縁膜を取り除くことによりアクティブ領域とフィールド領域との境界において間隙部を形成するステップと、間隙部を形成した後に、残留蒸発物を排出するためにフィールド領域を熱処理するステップと、間隙部を熱酸化により埋め込むステップと、を含み、間隙部を熱酸化により埋め込むステップは、間隙部に露出または間隙部に形成された多結晶シリコン膜を酸化することを含む。
本発明の第２の態様に係る半導体装置の製造方法は、支持基板上に島状の単結晶シリコン層を含むアクティブ領域を形成するステップと、単結晶シリコン層の上面および側面を第１絶縁膜で覆うステップと、全面にＣＶＤ酸化膜を形成した後、単結晶シリコン層上の第１絶縁膜が露出するまでＣＶＤ酸化膜を平坦化してアクティブ領域の周囲を囲むようにフィールド領域を形成するステップと、単結晶シリコン層の表面及び側面にある第１絶縁膜を取り除くことによりアクティブ領域とフィールド領域との境界において間隙部を形成するステップと、間隙部を形成した後に、残留蒸発物を排出するためにフィールド領域を熱処理するステップと、間隙部を熱酸化により埋め込むステップと、を含み、間隙部を熱酸化により埋め込むステップは、間隙部内壁に沿って第２絶縁膜を形成した後、多結晶シリコン膜を第２絶縁膜上に形成するステップと、間隙部に露出または間隙部に形成された多結晶シリコン膜を熱酸化して間隙部を埋め込むステップと、を含む。
【発明の効果】
【０００９】
本発明に係る半導体装置の製造方法によれば、アクティブ領域とフィールド領域とを間隙部により離して配置した状態で熱処理を行うことにより、フィールド領域を構成する材料のストレスを解放して予め膜収縮させた後、間隙部を熱酸化により埋め込むため、フィールド領域にストレスが発生することを防止し、フィールド領域の膜収縮によってアクティブ領域の結晶構造に転位が誘発されることを防止できる。
【発明を実施するための最良の形態】
【００１１】
（１）第１実施形態
〔製造方法〕
図１乃至図１０は、本発明の第１実施形態に係る半導体装置の製造方法を説明する断面図である。
【００１２】
まず、図１に示すように、ＳＯＳ（Silicon On Sapphire）基板を準備する。このＳＯＳ基板は、サファイア基板１０１と、サファイア基板１０１の上層のアモルファスシリコンからなるシリコン層１０２と、シリコン層１０２の上層に約０．１マイクロメートルの膜厚で形成された＜１００＞面の単結晶シリコン層１０３とからなる。
【００１３】
次に、図２に示すように、１Ｅ２０／ｃｍ３程度のＡｓを含む単結晶シリコン層１０４を２．０マイクロメートルの膜厚でエピタキシャル成長させ、引き続き、ドーピングガスを切り、残留Ａｓ濃度が５Ｅ１６／ｃｍ３以下の単結晶シリコン層１０５を５００ｎｍの膜厚で成長させる。さらに、エピタキシャル層１０５の表面を２０ｎｍ程度の膜厚分を熱酸化させて熱酸化膜１０６を形成し、ＣＶＤ（Chemical Vapor Deposition）法によりＣＶＤ窒化膜１０７を２００ｎｍの膜厚で形成した後、ＣＶＤ酸化膜１０８を１００ｎｍ程度形成する。
【００１４】
次に、ＣＶＤ酸化膜１０８上にアクティブ領域を露出するレジストパターンを形成し、このレジストパターンをマスクとして、ＣＶＤ酸化膜１０８、ＣＶＤ窒化膜１０７及び熱酸化膜１０６を順次エッチングし、図３に示すように、単結晶シリコン層１０５の表面を露出させる。
【００１５】
次に、ＣＶＤ酸化膜１０８をマスクとして、単結晶シリコン１０５、１０４、１０３、シリコン層１０２を順次エッチングし、図４に示すようにサファイア基板１０１を露出させる。これにより、アクティブ領域１０とフィールド領域２０が区分される。
【００１６】
その後、図５に示すように、マスクとして使用したＣＶＤ酸化膜１０８を除去し、側面に露出したシリコン面を薄く熱酸化して熱酸化膜１０９を形成した後、全面にＣＶＤ窒化膜１１０を１００ｎｍ程度形成する。
【００１７】
次に、全面にＨＤＰ（High Density Plasma）ＣＶＤ（Chemical Vapor Deposition）法により、酸化膜を３．０マイクロメートルの膜厚形成した後、ＣＭＰ（Chemical Mechanical Polishing）法によりウエハ表面を研磨して、ＣＶＤ窒化膜１１０により終点検出し、図６に示すようにフィールド酸化膜１１１を形成する。ここでは、フィールド酸化膜１１１を２マイクロメートル以上に形成する。
【００１８】
次に、熱リン酸処理により、アクティブ領域１０の表面に残存するＣＶＤ窒化膜１０７、１１０及びアクティブ領域１０の側面に形成されたＣＶＤ窒化膜１１０を除去する。これにより、図７に示すように、アクティブ領域１０とフィールド領域２０との間に間隙部１１２を形成する。
【００１９】
次に、この半導体装置製造において最大の熱負荷（温度）、もしくは、フィールド酸化膜１１１から内部の残留水分等の蒸発物を十分に排出させることができるアニール工程によって、熱処理を施し、フィールド酸化膜１１１内部のストレスを緩和させる。上記アニール工程の条件は、例えば、１０００℃のＮ２雰囲気で３０分間である。この熱処理の結果、フィールド酸化膜１１１から蒸発物が十分に排出され、フィールド酸化膜１１１が膜収縮するため、アクティブ領域１０とフィールド領域２０との間の間隙部１１２は、図８に示すように拡大する。
【００２０】
次に、熱酸化させることにより、図９に示すように、間隙部１１２を熱酸化膜１１３によって埋め込む。なお、間隙部１１２の幅が０．８マイクロメートル以下の場合は、ＬＰ−ＴＥＯＳ（Low Pressure-Tetra Ethyl OrthoSilicate）膜を埋め込み、アニール、エッチバックによって形成しても良い。また、間隙部１１２の埋め込みでは、ボイドが発生しても良い。
【００２１】
以後は、周知のバイポーラトランジスタの製造方法を用いて縦型のバイポーラトランジスタ及び基板電位とは完全分離されたフィールド領域２０を形成する（図１０）。
【００２２】
具体的には、例えば、以下のように製造する。まず、熱酸化膜１１３に開口部１１４を形成して単結晶シリコン層１０５を露出させた後、全面にボロンＢを含んだシリコン層１１５を堆積させる。この時、絶縁膜（熱酸化膜１１３及びフィールド酸化膜１１１）上には多結晶シリコンが堆積し、単結晶シリコン層１０５上部には単結晶シリコンが堆積するようにする。その後、このシリコン層を同図に示すようにパターニングする。続いて、露出しているシリコン表面層を薄く酸化し、全面にシリコン窒化膜１１６を堆積する。次に、シリコン窒化膜１１６をパターニングしてエミッタ電極用の開口部１１７を形成し、続いてコレクタ電極用の開口部１１８を形成する。
【００２３】
次に、全面に砒素Ａｓドープの多結晶シリコン１１９を堆積し、この多結晶シリコン層１１９をパターニングしてエミッタ電極及びコレクタ電極を形成する。その後、熱処理を加えて活性エミッタ層１２０を拡散させる。最後に、図示しない層間絶縁膜を形成した後、層間絶縁膜に開口部を形成してシリコン層１１５を露出させてこの開口部にベース電極を形成する。
【００２４】
〔作用効果〕
本実施形態のように縦型のバイポーラトランジスタを形成する場合には、対基板容量低減の目的でフィールド領域を完全にＣＶＤ酸化膜で形成する必要があり、フィールド酸化膜の膜厚が２マイクロメートル以上にもなる。このようにフィールド酸化膜が厚く体積が大きい場合には、ＣＶＤ酸化膜として良好なＨＤＰ酸化膜を使用したとしても、以後の高温の熱処理においてフィールド酸化膜の残留水分等の蒸発に伴って膜収縮を引き起こす虞がある。フィールド酸化膜の膜収縮は、アクティブ領域に多大なストレスを引き起こして、アクティブ領域の転位を誘発し、半導体装置の歩留を極端に低下させる虞がある。これに対して、本実施形態では、アクティブ領域１０とフィールド領域２０との間に間隙部１１２を形成し、アクティブ領域１０がフィールド領域２０に接触しない状態で、フィールド酸化膜１１１の残留水分等の蒸発物を十分に排出させて膜収縮させるので、アクティブ領域１０にストレスを与えることなく、フィールド酸化膜１１１内部のストレスを緩和させることができる。この結果、縦型バイポーラトランジスタをＳＯＳ基板１００上に製造する場合に、膜厚の大きいフィールド酸化膜１１１のストレスを緩和し、アクティブ領域１０に結晶転位が誘発されることを防止できる。この結果、半導体装置において、歩留の低下を抑制しつつ、基板間容量を低減できる。
【００２５】
なお、特開平０５−１３６０１７号公報に記載されている構造では、ウエハを半導体チップに分割するためのスクライブ線として、ウエハ上に溝を形成することにより、貼り合わせた基板同士の界面方向に働く応力を低減しているが、このような構成では、各半導体チップ単位よりも遙かに小さい単位であるアクティブ領域のストレスについては全く想定しておらず、このような構成によってはアクティブ領域のストレスを緩和することができない。これに対して、本実施形態では、上述したように、アクティブ領域とフィールド領域との間に間隙を設けることにより、アクティブ領域へのストレスを抑制することができる。
【００２６】
（２）第２実施形態
〔製造方法〕
図１１乃至図１４は、本発明の第２実施形態に係る半導体装置の製造方法である。本実施形態の製造方法は、図５に示す工程までは上記第１実施形態の製造方法と同じである。
【００２７】
本実施形態では、図５に示す工程においてＣＶＤ窒化膜１１０を全面に形成した後、ＣＶＤ窒化膜１１０の全面に多結晶シリコンを１５０ｎｍ程度形成した後、エッチバックして、図１１に示すように、アクティブ領域１０の側壁部のみに多結晶シリコン膜２０１をサイドウォール状に残存させる。
【００２８】
次に、全面にフィールド酸化膜を３マイクロメートル程度形成した後、ＣＭＰにより研磨し、ＣＶＤ窒化膜１０７により終点検出し、フィールド酸化膜２０２を形成する。ここでは、フィールド酸化膜１１１を２マイクロメートル以上に形成する。
【００２９】
次に、熱リン酸処理により、アクティブ領域１０表面に露出したＣＶＤ窒化膜１０７、１１０と、アクティブ領域１０の側面のＣＶＤ窒化膜１１０とを除去する。これにより、図１３に示すように、アクティブ領域１０とフィールド領域２０との間に間隙部２０３が形成される。
【００３０】
次に、上記実施形態と同様の熱処理を行うことにより、フィールド酸化膜２０２は若干の膜収縮を起こし、フィールド酸化膜２０２の内部ストレスを緩和させる。ただし、本実施形態では、フィールド酸化膜２０２の間隙部２０３に露出する壁面に多結晶シリコン膜２０１が埋め込まれているため、間隙部２０３側においてフィールド酸化膜２０２の収縮が小さく、間隙部２０３が上記第１実施形態の場合ほどは拡大されない。
【００３１】
その後、図１４に示すように、露出したアクティブ領域１０の側面及び多結晶シリコン膜２０９を熱酸化し、間隙部２０３を完全に埋め込む。このときの酸化膜厚は、上記第１実施形態の半分程度で良い。
【００３２】
〔作用効果〕
本実施形態でも、上記第１実施形態と同様にして、縦型バイポーラトランジスタをＳＯＳ基板１００上に製造する場合に、膜厚の大きいフィールド酸化膜のストレスを緩和し、アクティブ領域１０に結晶転位が誘発されることを防止できる。
【００３３】
さらに、本実施形態では、フィールド酸化膜２０２を熱処理する際に、上記第１実施形態ほど間隙部２０３が拡大しないので、間隙部２０３を埋め込むための熱酸化膜２０４の厚さを薄くすることができ、熱酸化により間隙部２０３を確実に埋め込むことができる。
【００３４】
（３）第３実施形態
〔製造方法〕
図１５乃至図１６は、本発明の第３実施形態に係る半導体装置の製造方法である。本実施形態の製造方法は、図８に示す工程までは上記第１実施形態の製造方法と同じである。
【００３５】
図８においてフィールド酸化膜１１１を熱処理して間隙部１１２を拡大した後、図１５に示すように、全面に薄いＣＶＤ窒化膜３０１を５０ｎｍ形成し、連続して多結晶シリコン層３０２を１００ｎｍ程度形成する。
【００３６】
次に、表面の多結晶シリコン層３０２を２５０ｎｍ程度まで熱酸化することにより、図１６に示すように、熱酸化膜３０３を形成する。これにより、アクティブ領域１０の多結晶シリコン層３０２は全て熱酸化され、アクティブ領域１０の側面の間隙部１１２も熱酸化膜３０３によって埋め込まれる。このとき、多結晶シリコンが一部に残留しても良い。
【００３７】
〔作用効果〕
本実施形態でも、上記第１実施形態と同様にして、縦型バイポーラトランジスタをＳＯＳ基板１００上に製造する場合に、膜厚の大きいフィールド酸化膜のストレスを緩和し、アクティブ領域１０に結晶転位が誘発されることを防止できる。
【００３８】
さらに、本実施形態では、ＣＶＤ窒化膜３０１をアクティブ領域１０の全面に残留させたまま、その上層の多結晶シリコン層３０２を熱酸化するため、アクティブ領域１０が酸化により受ける影響を抑制できる。また、間隙部１１２が大きい場合でも、多結晶シリコン層３０２の膜厚とその熱酸化の量とを調節することによって、間隙部１１２を確実に埋め込むことができる。
【００３９】
（４）第４実施形態
図１７乃至図２２は、本発明の第４実施形態に係る半導体装置の製造方法である。本実施形態の製造方法は、図４に示す断面を形成するまでは上記第１実施形態の製造方法と同じである。その後、マスクとして使用したＣＶＤ酸化膜１０８を除去し、側面に露出したシリコン面を薄く熱酸化して熱酸化膜１０９を形成する。
【００４０】
次に、図１７に示すように、全面にＨＤＰ  ＣＶＤ法によりＨＤＰ酸化膜を３．０マイクロメートル程度形成した後、ＣＭＰによってウエハ表面を研磨して、ＣＶＤ窒化膜１０７により終点検出し、フィールド酸化膜４０１を形成する。
【００４１】
その後、全面にＣＶＤ窒化膜４０２を２００ｎｍ程度形成した後、ＣＶＤ窒化膜４０２及びフィールド酸化膜４０１に、図２２の平面図に示すように、アクティブ領域１０を取り囲むようトレンチパターン４０３を形成するためのレジストパターンを形成する。このレジストパターンを用いて、ＣＶＤ窒化膜４０２及びフィールド酸化膜４０１をエッチングすることにより、図１９に示すようにトレンチパターン４０３（溝部）を形成する。
【００４２】
次に、この半導体装置製造において最大の熱負荷（温度）、もしくは、フィールド酸化膜４０１から内部の残留水分等の蒸発物を十分に排出させることができるアニール工程によって、熱処理を施し、フィールド酸化膜４０１内部のストレスを緩和させる。上記アニール工程の条件は、例えば、１０００℃のＮ２雰囲気で３０分間である。このとき、トレンチパターン４０３よりも外側のフィールド酸化膜４０１は熱処理によって膜収縮し、トレンチパターン４０３が拡大される。一方、アクティブ領域１０に接触するフィールド酸化膜４０１はトレンチパターン４０３により小体積の領域に分離されているため、フィールド酸化膜４０１は熱処理によって大きな膜収縮が生じず、アクティブ領域１０に与えるストレスを抑制できる。また、表面のＣＶＤ窒化膜４０２、１０７を除去する（図２０）。
【００４３】
トレンチパターン４０３にＬＰ−ＴＥＯＳ膜４０４を埋め込み、アニール及びエッチバックして、図２１に示すようにトレンチパターン４０３内にのみＬＰ−ＴＥＯＳ膜４０４を残存させる。なお、ＬＰ−ＴＥＯＳ膜４０４の代わりにＣＶＤ窒化膜によって埋め込みを行っても良い。この場合には、ＣＶＤ窒化膜を堆積した後に、フィールド酸化膜４０１の表面に残ったＣＶＤ窒化膜のみを熱リン酸により除去すれば良い。また、トレンチパターン４０４の埋め込みでは、ＬＰ−ＴＥＯＳ膜４０４内にボイドが形成されても良い。
【００４４】
〔作用効果〕
本実施形態では、アクティブ領域１０とフィールド領域２０との境界に間隙部を形成するのではなく、フィールド領域２０中にトレンチパターン４０３を形成し、アクティブ領域に接触するフィールド酸化膜４０１の体積を低減し、これによりアクティブ領域に接触するフィールド酸化膜４０１の膜収縮率を低減し、アクティブ領域１０に結晶転位が誘発されることを防止できる。
【００４５】
さらに本実施形態では、アクティブ領域１０の側面を酸化しないので、この熱酸化によるアクティブ領域１０に与える影響がなくなる。また、間隙部を形成するために長時間の熱リン酸による処理を行う必要もないので、この熱リン酸処理によるアクティブ領域１０に与える影響もなくなる。
【００４６】
なお、上記第１実施形態におけるアクティブ領域１０とフィールド領域２０との境界における間隙部１１２と併用して、上記トレンチパターン４０３を形成しても良い。この場合には、フィールド酸化膜のストレス緩和の際に、アクティブ領域１０に接触するフィールド酸化膜の体積が小さいため、間隙部１１２の拡大量が小さくなり、間隙部１１２内部の熱酸化により間隙部１１２を埋め込み易くなる。
【００４７】
（５）第５実施形態
本実施形態は、第４実施形態と同様にフィールド領域２０中にトレンチパターン５０１を形成するが、平面視におけるトレンチパターン５０１が第４実施形態の場合（図２２）と異なる。本実施形態では、図２３に示すように、トレンチパターン５０１の４カ所においてπｒａｄ以上の角度を持つ脆弱部としての角部５０２を形成する。このようなトレンチパターン５０１を形成した後に、フィールド酸化膜のストレス緩和のための熱処理を行うと、角部５０２から溝が拡張された拡張部分（クラック）５０３が延びて、フィールド酸化膜のストレスが速やかに緩和される。このクラック５０３は、トレンチパターン５０１の埋め込みでＬＰ−ＴＥＯＳ膜又はＣＶＤ窒化膜によって同時に埋め込まれる。
【００４８】
本実施形態では、フィールド酸化膜中に故意に脆弱部（ウィークポイント）を形成しておくことにより、角部５０２から溝が拡張された拡張部分（クラック）５０３を発生させることにより、アクティブ領域１０の周辺に発生するストレスをさらに緩和することができる。また、拡張部分５０３は、トレンチパターン５０１の埋め込みの際に同時に埋め込まれるので、上記第４実施形態に比較して工程を増加させることなく、アクティブ領域１０周辺に発生するストレスを速やかに緩和することができる。
【００４９】
（６）第６実施形態
本実施形態は、第４実施形態と同様にフィールド領域２０中にトレンチパターン６０１を形成するが、平面視におけるトレンチパターン６０１に特徴がある。具体的には、図２４に示すように、トレンチパターン６０１が格子状（グリッド状）に形成されている。
【００５０】
本実施形態によれば、アクティブ領域１０近傍のみだけでなく、フィールド酸化膜全体を小体積の部分に分割して、フィールド酸化膜全体の膜収縮率を低減し、膜剥がれを防止できる。
【００５１】
（７）第７実施形態
本実施形態は、第６実施形態と同様にフィールド領域２０全体にトレンチパターンを形成するが、トレンチパターン７０１を四角形の格子状ではなく、最も対称性の高い六角形からなる蜂の巣型にしている。本実施形態によれば、トレンチパターン７０１により分割されるフィールド酸化膜の各小体積部分の対称性が高くなり、局所的な残留ストレスをより低減し、意図しないクラック等の発生確率がより小さくなる。
【００５２】
（８）第８実施形態
上記第１乃至第７実施形態では、膜厚の厚いフィールド酸化膜を構成するフィールド酸化膜の膜収縮に起因するストレスによりアクティブ領域にストレスが誘発されることを防止する製造方法を示したが、フィールド酸化膜によるストレスに加えて、別のストレス発生要因もある。サファイア基板１０１上にシリコン層を形成するため、これらの熱膨張係数の違いにより界面にストレスが発生し、この結果として、単結晶シリコン１０３中に転位が誘発される可能性が高い。
【００５３】
この対策として本実施形態では、上記第１乃至第７実施形態において、図１のＳＯＳ基板にエピタキシャル層を形成する前に、ＳＩＭＯＸウエハ形成と同等なプロセスを用いて、サファイア基板１０１と単結晶シリコン層１０３との間にシリコン酸化膜層８０１を形成する。具体的には、図２６（ａ）に示すように、シリコン層１０２に高濃度に酸素イオン注入し、その後熱処理することにより、同図（ｂ）に示すようにアモルファスシリコン層１０２を熱酸化膜８０１に形成する。
【００５４】
本実施形態では、サファイア基板１０１と単結晶シリコン１０３との間に熱酸化膜８０１が介在するので、熱処理の際には９００℃以上において熱酸化膜８０１が粘性を有するようになり、単結晶シリコン層１０３とサファイア基板１０１との熱膨張係数の違いに起因する高温での素子形成工程における界面ストレスを緩和することができ、サファイア基板１０１から上層へのストレスを効果的に抑制できる。従って、第１乃至第７実施形態と本実施形態とを組み合わせることにより、フィールド酸化膜のストレスに起因する単結晶シリコン層への影響及びサファイア基板１０１との界面でのストレスに起因する単結晶シリコン層への影響のいずれをも抑制し得る。
【００５５】
（９）その他の実施形態
上記第１乃至第８実施形態では、ＳＯＳ基板にバイポーラトランジスタを形成する半導体装置について説明したが、ＳＯＳ基板以外にもＳＯＩ基板やバルクシリコン基板に縦型構造等により厚いフィールド領域を形成する場合にも、同様の構成を適用することができる。これらの場合にも、上記同様の作用効果を奏し得る。
【図面の簡単な説明】
【００５６】
【図１】第１実施形態に係る半導体装置の製造方法（その１）。
【図２】第１実施形態に係る半導体装置の製造方法（その２）。
【図３】第１実施形態に係る半導体装置の製造方法（その３）。
【図４】第１実施形態に係る半導体装置の製造方法（その４）。
【図５】第１実施形態に係る半導体装置の製造方法（その５）。
【図６】第１実施形態に係る半導体装置の製造方法（その６）。
【図７】第１実施形態に係る半導体装置の製造方法（その７）。
【図８】第１実施形態に係る半導体装置の製造方法（その８）。
【図９】第１実施形態に係る半導体装置の製造方法（その９）。
【図１０】第１実施形態に係る半導体装置の製造方法を説明する断面図（その１０）。
【図１１】第２実施形態に係る半導体装置の製造方法を説明する断面図（その１）。
【図１２】第２実施形態に係る半導体装置の製造方法を説明する断面図（その２）。
【図１３】第２実施形態に係る半導体装置の製造方法を説明する断面図（その３）。
【図１４】第２実施形態に係る半導体装置の製造方法を説明する断面図（その４）。
【図１５】第３実施形態に係る半導体装置の製造方法を説明する断面図（その１）。
【図１６】第３実施形態に係る半導体装置の製造方法を説明する断面図（その２）。
【図１７】第４実施形態に係る半導体装置の製造方法を説明する断面図（その１）。
【図１８】第４実施形態に係る半導体装置の製造方法を説明する断面図（その２）。
【図１９】第４実施形態に係る半導体装置の製造方法を説明する断面図（その３）。
【図２０】第４実施形態に係る半導体装置の製造方法を説明する断面図（その４）。
【図２１】第４実施形態に係る半導体装置の製造方法を説明する断面図（その５）。
【図２２】第４実施形態に係る半導体装置の平面図。
【図２３】第５実施形態に係る半導体装置の平面図。
【図２４】第６実施形態に係る半導体装置の平面図。
【図２５】第７実施形態に係る半導体装置の平面図。
【図２６】第８実施形態に係る半導体装置の製造方法を説明する断面図。
【符号の説明】
【００５７】
１００  ＳＯＩ基板
１０１  サファイア基板
１０２  アモルファスシリコン層
１０３  単結晶シリコン層
１０４，１０５  単結晶シリコン
１０６  熱酸化膜
【図１】
0004746262.tif 000002
【図２】
0004746262.tif 000003
【図３】
0004746262.tif 000004
【図４】
0004746262.tif 000005
【図５】
0004746262.tif 000006
【図６】
0004746262.tif 000007
【図７】
0004746262.tif 000008
【図８】
0004746262.tif 000009
【図９】
0004746262.tif 000010
【図１０】
0004746262.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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