(57)【特許請求の範囲】
【請求項１】
第１抵抗素子を介して第１電位電源にソースを接続された第１導電型の第１ＭＯＳトランジスタと、
第２電位電源にソースを接続された第２導電型の第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとの間に接続された第２抵抗素子と、
第３抵抗素子を介して前記第１電位電源にソースを接続された第１導電型の第３ＭＯＳトランジスタと、
前記第２電位電源にソースを接続された第２導電型の第４ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタとの間に接続された第４抵抗素子と、
前記第１抵抗素子と前記第１ＭＯＳトランジスタのソースとの接続ノードに一端が接続され、高周波成分をバイパスする容量素子と、
前記第３抵抗素子と前記第３ＭＯＳトランジスタのソースとの接続ノードに一端が接続され、高周波成分をバイパスする容量素子と
を具備し、
前記第１ＭＯＳトランジスタと前記第２抵抗素子との接続ノードは、前記第４ＭＯＳトランジスタのゲートに接続され、
前記第３ＭＯＳトランジスタと前記第４抵抗素子との接続ノードは、前記第２ＭＯＳトランジスタのゲートに接続され、
前記第１ＭＯＳトランジスタのゲートと前記第３ＭＯＳトランジスタのゲートとに印加される差動入力信号に応答して、前記第４ＭＯＳトランジスタと前記第４抵抗素子とが接続された第１接続ノードと、前記第２ＭＯＳトランジスタと前記第２抵抗素子とが接続された第２接続ノードとから差動出力信号を出力する
差動出力回路。
【請求項２】
並列に接続された第１抵抗素子と、第１容量素子とを備える第１バイアス回路を介して第１電位電源にソースを接続された第１導電型の第１ＭＯＳトランジスタと、
第２電位電源にソースを接続された第２導電型の第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとの間に接続された第２抵抗素子と、
並列に接続された第３抵抗素子と、第２容量素子とを備える第２バイアス回路を介して前記第１電位電源にソースを接続された第１導電型の第３ＭＯＳトランジスタと、
前記第２電位電源にソースを接続された第２導電型の第４ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタとの間に接続された第４抵抗素子と
を具備し、
前記第１ＭＯＳトランジスタと前記第２抵抗素子との接続ノードは、前記第４ＭＯＳトランジスタのゲートに接続され、
前記第３ＭＯＳトランジスタと前記第４抵抗素子との接続ノードは、前記第２ＭＯＳトランジスタのゲートに接続され、
前記第１ＭＯＳトランジスタのゲートと前記第３ＭＯＳトランジスタのゲートとに印加される差動入力信号に応答して、前記第４ＭＯＳトランジスタと前記第４抵抗素子とが接続された第１接続ノードと、前記第２ＭＯＳトランジスタと前記第２抵抗素子とが接続された第２接続ノードとから差動出力信号を出力する
差動出力回路。
【請求項３】
前記第１容量素子と前記第２容量素子とは、ＭＯＳトランジスタのゲート容量により形成される
請求項２に記載の差動出力回路。
【請求項４】
第１抵抗素子を介して第１電位電源にソースを接続された第１導電型の第１ＭＯＳトランジスタと、
第２電位電源にソースを接続された第２導電型の第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとの間に接続された第２抵抗素子と、
第３抵抗素子を介して前記第１電位電源にソースを接続された第１導電型の第３ＭＯＳトランジスタと、
前記第２電位電源にソースを接続された第２導電型の第４ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタと前記第４ＭＯＳトランジスタとの間に接続された第４抵抗素子と、
前記第１抵抗素子と前記第１ＭＯＳトランジスタのソースとの接続ノードと、前記第３抵抗素子と前記第３ＭＯＳトランジスタのソースとの接続ノードとの間に接続される容量素子と
を具備し、
前記第１ＭＯＳトランジスタと前記第２抵抗素子との接続ノードは、前記第４ＭＯＳトランジスタのゲートに接続され、
前記第３ＭＯＳトランジスタと前記第４抵抗素子との接続ノードは、前記第２ＭＯＳトランジスタのゲートに接続され、
前記第１ＭＯＳトランジスタのゲートと前記第３ＭＯＳトランジスタのゲートとに印加される差動入力信号に応答して、前記第４ＭＯＳトランジスタと前記第４抵抗素子とが接続された第１接続ノードと、前記第２ＭＯＳトランジスタと前記第２抵抗素子とが接続された第２接続ノードとから差動出力信号を出力する
差動出力回路。
【請求項５】
前記容量素子は、ＭＯＳトランジスタのゲート容量により形成される
請求項４に記載の差動出力回路。
【請求項６】
前記第１抵抗素子と、前記第２抵抗素子と、前記第３抵抗素子と、前記第４抵抗素子とは、ゲートに所定の電圧が印加されたＭＯＳトランジスタにより形成される
請求項１から請求項５のいずれかに記載の差動出力回路。
【請求項７】
前記第１接続ノードと前記第２接続ノードとの間に帰還抵抗素子を備える
請求項１から請求項６のいずれかに記載の差動出力回路。
【請求項８】
前記帰還抵抗素子は、ゲートに所定の電圧が印加されたＭＯＳトランジスタにより形成される
請求項７に記載の差動出力回路。
【請求項９】
前記第１ＭＯＳトランジスタに並列に接続される第１入力論理回路と、
前記第３ＭＯＳトランジスタに並列に接続される第２入力論理回路と
を備える
請求項１から請求項８のいずれかに記載の差動出力回路。
【請求項１０】
前記第１入力論理回路は、前記第１ＭＯＳトランジスタに並列に接続される第５ＭＯＳトランジスタを備え、
前記第２入力論理回路は、前記第３ＭＯＳトランジスタに並列に接続される第６ＭＯＳトランジスタを備え、
前記第５ＭＯＳトランジスタのゲートと、前記第６ＭＯＳトランジスタのゲートとに第２差動入力信号が印加され、
前記差動入力信号と前記第２差動入力信号とに応答して、前記第１接続ノードと前記第２接続ノードとから差動出力信号を出力する
請求項９に記載の差動出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号が入力され、その入力信号に応答して差動信号を出力する差動出力回路に関する。
【背景技術】
【０００２】
半導体集積回路は、扱う信号の高速化に伴い、回路間インターフェースに差動信号を用いることが多くなってきている。差動信号は、耐雑音に優れ、回路の製造ばらつきの影響を受けにくい。この差動信号を生成する差動出力回路は、例えば、特開２００４−１２８７４７号公報に開示されている。図１にその回路図が示される。差動出力回路は、ＮチャネルＭＯＳトランジスタＮ１１ａ、Ｎ１１ｂ、Ｎ１２ａ、Ｎ１２ｂと、ＰチャネルＭＯＳトランジスタＰ１１ａ、Ｐ１１ｂと、抵抗素子Ｒとを備える。
【０００３】
低電位電源ＶＳＳと高電位電源ＶＤＤとの間にＮチャネルＭＯＳトランジスタＮ１１ａ、Ｎ１２ａ、Ｐ１１ａが直列に接続される。即ち、ＮチャネルＭＯＳトランジスタＮ１１ａのソースは低電位電源ＶＳＳに接続され、ＮチャネルＭＯＳトランジスタＮ１１ａのドレインはＮチャネルＭＯＳトランジスタＮ１２ａのソースに接続される。ＰチャネルＭＯＳトランジスタＰ１１ａのソースは高電位電源ＶＤＤに接続され、ＰチャネルＭＯＳトランジスタＰ１１ａのドレインはＮチャネルＭＯＳトランジスタＮ１２ａのドレインに接続される。
【０００４】
同じように、低電位電源ＶＳＳと高電位電源ＶＤＤとの間にＮチャネルＭＯＳトランジスタＮ１１ｂ、Ｎ１２ｂ、Ｐ１１ｂが直列に接続される。即ち、ＮチャネルＭＯＳトランジスタＮ１１ｂのソースは低電位電源ＶＳＳに接続され、ＮチャネルＭＯＳトランジスタＮ１１ｂのドレインはＮチャネルＭＯＳトランジスタＮ１２ｂのソースに接続される。ＰチャネルＭＯＳトランジスタＰ１１ｂのソースは高電位電源ＶＤＤに接続され、ＰチャネルＭＯＳトランジスタＰ１１ｂのドレインはＮチャネルＭＯＳトランジスタＮ１２ｂのドレインに接続される。
【０００５】
ＮチャネルＭＯＳトランジスタＮ１２ａのゲートとＮチャネルＭＯＳトランジスタＮ１２ｂのゲートは高電位電源ＶＤＤに接続される。したがって、ＮチャネルＭＯＳトランジスタＮ１２ａとＮチャネルＭＯＳトランジスタＮ１２ｂは常時オン状態にあり、抵抗素子として動作する。
【０００６】
入力端子ＩＮａは、ＮチャネルＭＯＳトランジスタＮ１１ａのゲートと接続される。入力端子ＩＮｂは、ＮチャネルＭＯＳトランジスタＮ１１ｂのゲートに接続される。入力端子ＩＮａから入力される入力信号と入力端子ＩＮｂから入力される入力信号とは、差動信号をなし、逆相の関係にある。
【０００７】
ＮチャネルＭＯＳトランジスタＮ１１ａのドレインとＮチャネルＭＯＳトランジスタＮ１２ａとの接続ノードは、ＰチャネルＭＯＳトランジスタＰ１１ｂのゲートに接続される。ＮチャネルＭＯＳトランジスタＮ１１ｂのドレインとＮチャネルＭＯＳトランジスタＮ１２ｂとの接続ノードは、ＰチャネルＭＯＳトランジスタＰ１１ａのゲートに接続される。ＮチャネルＭＯＳトランジスタＮ１２ａとＰチャネルＭＯＳトランジスタＰ１１ａとの接続ノードは、出力端子ＯＵＴｂに接続される。ＮチャネルＭＯＳトランジスタＮ１２ｂとＰチャネルＭＯＳトランジスタＰ１１ｂとの接続ノードは、出力端子ＯＵＴａに接続される。抵抗素子Ｒは、出力端子ＯＵＴａと出力端子ＯＵＴｂとの間に接続される。
【０００８】
次に回路の動作が説明される。図１に示される回路は、動作を考える場合、２つの信号経路の回路の合成と見ることができる。第１の信号経路は、入力端子ＩＮａから信号を入力し、出力端子ＯＵＴａから信号を出力する信号経路である。第２の信号経路は、入力端子ＩＮｂから信号を入力し、出力端子ＯＵＴｂから信号を出力する信号経路である。
【０００９】
第１の信号経路において、ＮチャネルＭＯＳトランジスタＮ１１ａは、ＮチャネルＭＯＳトランジスタＮ１２ａとＰチャネルＭＯＳトランジスタＰ１１ａを負荷抵抗とするソース接地増幅回路を構成している。その出力は、負荷抵抗とＮチャネルＭＯＳトランジスタＮ１１ａとの接続ノードａから得られる。このノードａに現れる信号は、ＰチャネルＭＯＳトランジスタＰ１１ｂのゲートに入力される。ＰチャネルＭＯＳトランジスタＰ１１ｂは、ＮチャネルＭＯＳトランジスタＮ１１ｂとＮチャネルＭＯＳトランジスタＮ１２ｂとを負荷抵抗とするソース接地増幅回路を構成している。したがって、入力端子ＩＮａから入力される信号は、ＮチャネルＭＯＳトランジスタＮ１１ａとＰチャネルＭＯＳトランジスタＰ１１ｂとの２段の増幅回路により増幅され、出力端子ＯＵＴａから出力される。出力端子ＯＵＴａに出力される出力信号は、抵抗素子Ｒを介して入力側に負帰還される。そのため、２段の増幅回路の利得が抑制され、周波数特性の平坦な帯域が広がる。
【００１０】
同様に、第２の信号経路において、ＮチャネルＭＯＳトランジスタＮ１１ｂは、ＮチャネルＭＯＳトランジスタＮ１２ｂとＰチャネルＭＯＳトランジスタＰ１１ｂを負荷抵抗とするソース接地増幅回路を構成している。その出力は、負荷抵抗とＮチャネルＭＯＳトランジスタＮ１１ｂとの接続ノードｂから得られる。このノードｂに現れる信号は、ＰチャネルＭＯＳトランジスタＰ１１ａのゲートに入力される。ＰチャネルＭＯＳトランジスタＰ１１ａは、ＮチャネルＭＯＳトランジスタＮ１１ａとＮチャネルＭＯＳトランジスタＮ１２ａを負荷抵抗とするソース接地増幅回路を構成している。したがって、入力端子ＩＮｂから入力される信号は、ＮチャネルＭＯＳトランジスタＮ１１ｂとＰチャネルＭＯＳトランジスタＰ１１ａとの２段の増幅回路により増幅され、出力端子ＯＵＴｂから出力される。出力端子ＯＵＴｂに出力される出力信号は、抵抗素子Ｒを介して入力側に負帰還される。そのため、２段の増幅回路の利得が抑制され、周波数特性の平坦な帯域が広がる。
【００１１】
入力端子ＩＮａに入力される信号と、入力端子ＩＮｂに入力される信号とは、差動信号であり、互いに逆相の関係にある。また、これらの入力信号は、オフセット電圧に小信号が重畳している。したがって、入力端子ＩＮａに入力される信号がそのオフセット電圧より高いレベルのとき、入力端子ＩＮｂに入力される信号はオフセット電圧より低いレベルになる。そのため、ノードｂの電圧は入力端子ＩＮｂにオフセット電圧が印加されるときより高くなる。ＮチャネルＭＯＳトランジスタＮ１１ａの負荷抵抗となっているＰチャネルＭＯＳトランジスタＰ１１ａのゲートにはノードｂの電圧が印加されている。ＰチャネルＭＯＳトランジスタＰ１１ａのオン抵抗は高くなる。したがって、ＮチャネルＭＯＳトランジスタＮ１１ａによる入力端子ＩＮａから入力される信号の増幅率は大きくなる。つまり、ＮチャネルＭＯＳトランジスタＮ１１ａ単独の場合に比べてより増幅作用が強化されることになる。この回路の周波数特性は、適当なパラメータを設定してＳＰＩＣＥを用いてシミュレーションすると、図３の破線により示されるように、２ＧＨｚ付近まで平坦に約１２ｄＢの利得を有する。
【００１２】
【特許文献１】特開２００４−１２８７４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述のように、図１に示される差動出力回路は、広い周波数帯域の信号を扱うことが可能となる。通常、入力端子ＩＮａ、ＩＮｂに入力される差動信号は、ほぼ同一レベルのオフセットを有している。しかし、図４（ａ）に示されるように、入力端子ＩＮａと入力端子ＩＮｂとに入力される差動信号のオフセットが異なる場合（差分ｘ）、この差動出力回路は、直流成分から交流成分まで広い周波数帯域において平坦な増幅特性を有しているため、オフセットも増幅される。そのため、オフセットの差分も増幅されることになり、差分は大きくなる。特に、小信号の周波数が、２ＧＨｚを超える成分を含む場合、直流成分の増幅率より小信号の増幅率が低下する。したがって、その出力波形は、図４（ｃ）に示されるように、オフセットの差分はｘ”に増幅され、信号成分はｙ”に増幅される。この場合、差動信号のデューティは、劣化することになる。
【００１４】
本発明は、差動信号のデューティの劣化を補正する差動出力回路を提供する。
【課題を解決するための手段】
【００１５】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本発明の観点では、差動出力回路は、第１導電型の第１ＭＯＳトランジスタ（Ｎ１ａ）と、第２導電型の第２ＭＯＳトランジスタ（Ｐ１ａ）と、第２抵抗素子（Ｒ１ａ）と、第１導電型の第３ＭＯＳトランジスタ（Ｎ１ｂ）と、第２導電型の第４ＭＯＳトランジスタ（Ｐ１ｂ）と、第４抵抗素子（Ｒ１ｂ）と、容量素子（Ｃ１ａ、Ｃ２、Ｃ１ｂ）とを具備する。第１ＭＯＳトランジスタ（Ｎ１ａ）は、第１抵抗素子（Ｒ２ａ）を介して第１電位電源（ＶＳＳ）にソースを接続される。第２ＭＯＳトランジスタ（Ｐ１ａ）は、第２電位電源（ＶＤＤ）にソースを接続される。第２抵抗素子（Ｒ１ａ）は、第１ＭＯＳトランジスタ（Ｎ１ａ）と第２ＭＯＳトランジスタ（Ｐ１ａ）との間に接続される。第３ＭＯＳトランジスタ（Ｎ１ｂ）は、第３抵抗素子（Ｒ２ｂ）を介して第１電位電源（ＶＳＳ）にソースを接続される。第４ＭＯＳトランジスタ（Ｐ１ｂ）は、第２電位電源（ＶＤＤ）にソースを接続される。第４抵抗素子（Ｒ１ｂ）は、第３ＭＯＳトランジスタ（Ｎ１ｂ）と第４ＭＯＳトランジスタ（Ｐ１ｂ）との間に接続される。容量素子（Ｃ１ａ、Ｃ２）は、第１抵抗素子（Ｒ２ａ）と第１ＭＯＳトランジスタ（Ｎ１ａ）のソースとの接続ノードに一端が接続され、高周波成分をバイパスし、また、容量素子（Ｃ１ｂ、Ｃ２）は、第３抵抗素子（Ｒ２ｂ）と第３ＭＯＳトランジスタ（Ｎ１ｂ）のソースとの接続ノードに一端が接続され、高周波成分をバイパスする。さらに、第１ＭＯＳトランジスタ（Ｎ１ａ）と第２抵抗素子（Ｒ１ａ）との接続ノードは、第４ＭＯＳトランジスタ（Ｐ１ｂ）のゲートに接続される。第３ＭＯＳトランジスタ（Ｎ１ｂ）と第４抵抗素子（Ｒ１ｂ）との接続ノードは、第２ＭＯＳトランジスタ（Ｐ１ａ）のゲートに接続される。この差動出力回路は、第１ＭＯＳトランジスタ（Ｎ１ａ）のゲートと第３ＭＯＳトランジスタ（Ｎ１ｂ）のゲートとに印加される差動入力信号に応答して、第４ＭＯＳトランジスタ（Ｐ１ｂ）と第４抵抗素子（Ｒ１ｂ）とが接続された第１接続ノード（ＯＵＴａ）と、第２ＭＯＳトランジスタ（Ｐ１ａ）と第２抵抗素子（Ｒ１ａ）とが接続された第２接続ノード（ＯＵＴｂ）とから差動出力信号を出力する。
【発明の効果】
【００１７】
本発明によれば、デューティ比が改善される差動出力回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
図を参照して発明を実施するための最良の形態が説明される。図２は、実施の形態に係る差動出力回路の回路図である。差動出力回路は、ＮチャネルＭＯＳトランジスタＮ１ａ、Ｎ１ｂと、ＰチャネルＭＯＳトランジスタＰ１ａ、Ｐ１ｂと、抵抗素子Ｒ１ａ、Ｒ２ａ、Ｒ１ｂ、Ｒ２ｂと、容量素子Ｃ１ａ、Ｃ１ｂとを備える。
【００１９】
低電位電源ＶＳＳと高電位電源ＶＤＤとの間に、容量素子Ｃ１ａと並列に接続される抵抗素子Ｒ２ａと、ＮチャネルＭＯＳトランジスタＮ１ａと、抵抗素子Ｒ１ａと、ＰチャネルＭＯＳトランジスタＰ１ａとが直列に接続される。即ち、ＮチャネルＭＯＳトランジスタＮ１ａのソースは、並列に接続される抵抗素子Ｒ２ａと容量素子Ｃ１ａとを介して低電位電源ＶＳＳに接続される。並列に接続される容量素子Ｃ１ａと抵抗素子Ｒ２ａは、ＮチャネルＭＯＳトランジスタＮ１ａのバイアス回路となる。接続ノード１ａは、ＮチャネルＭＯＳトランジスタＮ１ａのソースとこのバイアス回路との接続ノードである。
【００２０】
ＮチャネルＭＯＳトランジスタＮ１ａのドレインは、抵抗素子Ｒ１ａを介してＰチャネルＭＯＳトランジスタＰ１ａのドレインに接続される。接続ノード２ａは、ＮチャネルＭＯＳトランジスタＮ１ａのドレインと抵抗素子Ｒ１ａとの接続ノードであり、さらにＰチャネルＭＯＳトランジスタＰ１ｂのゲートに接続される。ＮチャネルＭＯＳトランジスタＮ１ａのゲートは、入力端子ＩＮａに接続される。ＰチャネルＭＯＳトランジスタＰ１ａのソースは、高電位電源ＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＰ１ａのドレインと抵抗素子Ｒ１ａとの接続ノードは、出力端子ＯＵＴｂに接続される。
【００２１】
対称的に、低電位電源ＶＳＳと高電位電源ＶＤＤとの間に、容量素子Ｃ１ｂと並列に接続される抵抗素子Ｒ２ｂと、ＮチャネルＭＯＳトランジスタＮ１ｂと、抵抗素子Ｒ１ｂと、ＰチャネルＭＯＳトランジスタＰ１ｂとが直列に接続される。即ち、ＮチャネルＭＯＳトランジスタＮ１ｂのソースは、並列に接続される抵抗素子Ｒ２ｂと容量素子Ｃ１ｂとを介して低電位電源ＶＳＳに接続される。並列に接続される容量素子Ｃ１ｂと抵抗素子Ｒ２ｂは、ＮチャネルＭＯＳトランジスタＮ１ｂのバイアス回路となる。接続ノード１ｂは、ＮチャネルＭＯＳトランジスタＮ１ｂのソースとこのバイアス回路との接続ノードである。
【００２２】
ＮチャネルＭＯＳトランジスタＮ１ｂのドレインは、抵抗素子Ｒ１ｂを介してＰチャネルＭＯＳトランジスタＰ１ｂのドレインに接続される。接続ノード２ｂは、ＮチャネルＭＯＳトランジスタＮ１ｂのドレインと抵抗素子Ｒ１ｂとの接続ノードであり、さらにＰチャネルＭＯＳトランジスタＰ１ａのゲートに接続される。ＮチャネルＭＯＳトランジスタＮ１ｂのゲートは、入力端子ＩＮｂに接続される。ＰチャネルＭＯＳトランジスタＰ１ｂのソースは、高電位電源ＶＤＤに接続される。ＰチャネルＭＯＳトランジスタＰ１ｂのドレインと抵抗素子Ｒ１ｂとの接続ノードは、出力端子ＯＵＴａに接続される。
【００２３】
入力端子ＩＮａから入力される信号は、ＰチャネルＭＯＳトランジスタＰ１ａと抵抗素子Ｒ１ａとを負荷回路とし、抵抗素子Ｒ２ａと容量素子Ｃ１ａとをバイアス回路とするＮチャネルＭＯＳトランジスタＮ１ａのゲートに供給され、増幅される。この増幅回路は、ノード２ａに接続されるＰチャネルＭＯＳトランジスタＰ１ｂのゲートに出力を印加する。ＰチャネルＭＯＳトランジスタＰ１ｂは、ＮチャネルＭＯＳトランジスタＮ１ｂと抵抗素子Ｒ１ｂ、Ｒ２ｂと容量素子Ｃ１ｂとを負荷回路とする増幅回路を構成する。ＰチャネルＭＯＳトランジスタＰ１ｂにより増幅された信号は、出力端子ＯＵＴａに出力される。
【００２４】
入力端子ＩＮｂから入力される信号は、同じように、ＰチャネルＭＯＳトランジスタＰ１ｂと抵抗素子Ｒ１ｂとを負荷回路とし、抵抗素子Ｒ２ｂと容量素子Ｃ１ｂとをバイアス回路とするＮチャネルＭＯＳトランジスタＮ１ｂのゲートに供給され、増幅される。この増幅回路は、ノード２ｂに接続されるＰチャネルＭＯＳトランジスタＰ１ａのゲートに出力を印加する。ＰチャネルＭＯＳトランジスタＰ１ａは、ＮチャネルＭＯＳトランジスタＮ１ａと抵抗素子Ｒ１ａ、Ｒ２ａと容量素子Ｃ１ａとを負荷回路とする増幅回路を構成する。ＰチャネルＭＯＳトランジスタＰ１ａにより増幅された信号は、出力端子ＯＵＴｂに出力される。
【００２５】
このＮチャネルＭＯＳトランジスタＮ１ａ、Ｎ１ｂを増幅素子とする増幅回路は、バイアス回路としてそのソースと低電位電源ＶＳＳとの間に抵抗素子Ｒ２ａ、Ｒ２ｂ及び容量素子Ｃ１ａ、Ｃ１ｂとを備える。このバイアス回路では、直流成分に対して抵抗素子Ｒ２ａ、Ｒ２ｂが支配的に動作し、高い周波数成分に対して容量素子Ｃ１ａ、Ｃ１ｂがバイパス容量として支配的に動作する。ＮチャネルＭＯＳトランジスタＮ１ａ、Ｎ１ｂのソースと低電位電源ＶＳＳ間にバイアス抵抗がある場合、ノード２ａ、２ｂに出力される信号は、入力信号に対して減衰した信号となる。直流成分に対して抵抗素子Ｒ２ａ、Ｒ２ｂが支配的に動作するため、抵抗素子Ｒ２ａ、Ｒ２ｂの抵抗値により大きく減衰させることが可能となる。また、高周波成分に対しては、ＮチャネルＭＯＳトランジスタＮ１ａ、Ｎ１ｂのソースは低電位電源ＶＳＳに短絡状態になるため、この回路は入力信号を増幅する。したがって、この差動出力回路の周波数特性は、図３の実線で示されるように、直流成分に対して減衰、高周波成分に対して増幅のピークを有するような特性となる。
【００２６】
入力端子ＩＮａ、ＩＮｂに入力される信号は、差動信号であり、図４（ａ）に示されるように、それぞれオフセット電圧に逆相の信号が重畳している。オフセット電圧が同一（ｘ＝０）で、重畳信号の振幅ｙも同一であれば、デューティ５０％の信号が得られる。通常状態ではそれぞれのオフセット電圧はほぼ同じ電圧であるが、図４（ａ）に示されるように、オフセット電圧に差ｘが生じることがある。その場合、重畳信号の振幅ｙが同一であっても差動信号のデューティ比は、例えば６０：４０となり、対称性が保てなくなる。
【００２７】
この差動信号が図２に示される差動出力回路に入力されると、直流成分は、減衰され、高周波成分は増幅される。即ち、オフセット電圧の差ｘ’は、それぞれのオフセット電圧が減衰されるため、図４（ｂ）に示されるように、減少する。さらに、重畳信号の振幅ｙ’は、信号が高周波成分であるため、図４（ｂ）に示されるように増幅される。したがって、差動出力信号のデューティ比は、５０：５０に近づき、改善されることになる。
【００２８】
図５は、集積回路における実現方法として、図２における抵抗素子Ｒ１ａ、Ｒ２ａ、Ｒ１ｂ、Ｒ２ｂをＮチャネルＭＯＳトランジスタＮ２ａ、３ａ、２ｂ、３ｂに置き換えた例を示す。抵抗素子Ｒ１ａ、Ｒ２ａ、Ｒ１ｂ、Ｒ２ｂは、ＮチャネルＭＯＳトランジスタのチャネル抵抗により実現される。即ち、ＮチャネルＭＯＳトランジスタＮ２ａ、３ａ、２ｂ、３ｂの各ゲートは、それぞれ高電位電源ＶＤＤに接続され、各トランジスタは常時オン状態になっている。各トランジスタのオン抵抗値は、トランジスタのサイズにより設定される。
【００２９】
図６は、図５の容量素子Ｃ１ａ、Ｃ１ｂを容量素子Ｃ２に置き換えた差動出力回路例の回路図である。容量素子Ｃ１ａ、Ｃ１ｂは、重畳信号に対して充放電する。入力端子ＩＮａ側の信号と入力端子ＩＮｂ側の信号は、互いに逆相の信号であり、振幅もほぼ同じである。即ち、容量素子Ｃ１ａの充電と容量素子Ｃ１ｂの放電、容量素子Ｃ１ａの放電と容量素子Ｃ１ｂの充電が交互に行われ、この容量素子間を充放電の電荷が移動すると見ても良い。したがって、容量素子Ｃ１ａ、Ｃ１ｂの低電位電源ＶＳＳとの接続端を互いに接続してもその接続ノードは仮想的に低電位電源ＶＳＳと接続されて見える。これは、容量素子Ｃ１ａ、Ｃ１ｂを容量素子Ｃ２に置き換えることが可能であることを意味し、容量素子を１つにすることが可能となる。
【００３０】
図７は、出力端子から入力側に負帰還回路を備える差動出力回路例の回路図である。この差動出力回路は、図２に示される差動出力回路の出力端子ＯＵＴａ、ＯＵＴｂとの間に帰還抵抗素子Ｒ１が挿入された構成である。抵抗素子Ｒ１によって負帰還がかかり、利得が制限される。したがって、利得の周波数特性の平坦な周波数帯域が広がる。
【００３１】
図８は、図７に示される差動出力回路と同様に、出力端子から入力側に負帰還回路を備える差動出力回路例の回路図である。この差動出力回路は、図６に示される差動出力回路の出力端子ＯＵＴａ、ＯＵＴｂとの間に帰還抵抗素子Ｒ１が挿入された構成である。抵抗素子Ｒ１によって負帰還がかかり、利得が制限される。したがって、利得の周波数特性の平坦な周波数帯域が広がる。図３において実線で示される利得の周波数特性は、この回路において回路定数を設定してシミュレーションした結果である。したがって、平坦な周波数特性である帯域も広く、また、直流成分に対する利得も−１０ｄＢと大きな減衰が得られる。
【００３２】
図９は、図８に示される差動出力回路の信号入力部分において、２つの差動信号の和を入力する回路例を示す回路図である。ＮチャネルＭＯＳトランジスタＮ１ａに対して並列にＮチャネルＭＯＳトランジスタＮ４ａが接続される。ＮチャネルＭＯＳトランジスタＮ４ａのゲートは、第２の差動信号が入力される入力端子ＩＮ２ａに接続される。また、ＮチャネルＭＯＳトランジスタＮ１ｂに対して並列にＮチャネルＭＯＳトランジスタＮ４ｂが接続される。ＮチャネルＭＯＳトランジスタＮ４ｂのゲートは、第２の差動信号が入力される入力端子ＩＮ２ｂに接続される。このように、トランジスタが並列に接続されることにより入力信号の論理和を求めることができる。さらにトランジスタが並列接続されることにより多数の信号の論理和を求めることができる。また、図示されないが、トランジスタが直列に接続されることにより、論理積を求めることが可能になる。トランジスタを直列、並列に組み合せることにより他の論理を組み合せることが可能である。
【００３３】
上述の容量素子Ｃ１ａ、Ｃ１ｂ、Ｃ２は、図１０に示されるように、ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳトランジスタにより実現できる。即ち、低電位電源ＶＳＳに接続される容量素子Ｃ１ａ、Ｃ１ｂは、図１０（ａ）に示されるように、ＮチャネルＭＯＳトランジスタＮ７のゲート容量により実現されことが好ましい。また、高電位電源ＶＤＤに接続される容量素子は、図１０（ｂ）に示されるように、ＰチャネルＭＯＳトランジスタＰ７のゲート容量により実現されることが好ましい。さらに、容量素子Ｃ２は、図１０（ｃ）に示されるように、ＮチャネルＭＯＳトランジスタＮ８、Ｎ９のゲート容量により実現されることが好ましい。
【００３４】
このように、本発明の差動出力回路は、高い周波数帯域で高い利得を有し、直流成分に対して減衰させる。この特性により、差動入力信号のオフセット差が出力信号では小さくなる。したがって、デューティ比の歪み補正がなされることになる。
【図面の簡単な説明】
【００３５】
【図１】従来の差動出力回路の回路図である。
【図２】本発明の実施の形態に係る差動出力回路の回路図である。
【図３】同差動出力回路の利得の周波数特性を示す図である。
【図４】同差動出力回路の入出力波形を示す図である。
【図５】同抵抗素子をトランジスタにより実現した例を示す回路図である。
【図６】同容量素子を削減した例を示す回路図である。
【図７】同帰還抵抗を備えた例を示す回路図である。
【図８】同帰還抵抗を備えた例を示す回路図である。
【図９】同複数の入力信号を処理する差動出力回路の例を示す回路図である。
【図１０】容量素子をＭＯＳトランジスタにより構成する例を示す図である。
【符号の説明】
【００３６】
Ｎ１ａ、Ｎ１ｂ  ＮチャネルＭＯＳトランジスタ
Ｎ２ａ、Ｎ２ｂ、Ｎ３ａ、Ｎ３ｂ  ＮチャネルＭＯＳトランジスタ
Ｐ１ａ、Ｐ１ｂ  ＰチャネルＭＯＳトランジスタ
Ｒ１ａ、Ｒ１ｂ、Ｒ２ａ、Ｒ２ｂ  抵抗素子
Ｃ１ａ、Ｃ１ｂ  容量素子
Ｒ１  抵抗素子
Ｃ２  容量素子
Ｎ４ａ、Ｎ４ｂ  ＮチャネルＭＯＳトランジスタ
Ｎ７、Ｎ８、Ｎ９  ＮチャネルＭＯＳトランジスタ
Ｐ７  ＰチャネルＭＯＳトランジスタ
ＶＤＤ  高電位電源
ＶＳＳ  低電位電源
ＩＮａ、ＩＮｂ  入力端子
ＯＵＴａ、ＯＵＴｂ  出力端子
Ｎ１１ａ、Ｎ１１ｂ、Ｎ１２ａ、Ｎ１２ｂ  ＮチャネルＭＯＳトランジスタ
Ｐ１１ａ、Ｐ１１ｂ  ＰチャネルＭＯＳトランジスタ
Ｒ  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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