(57)【特許請求の範囲】
【請求項１】
各々が２ビット以上のデータを保持する複数のメモリセルを備えた半導体記憶装置の制御方法であって、
前記半導体記憶装置が前記データの入力を受け付け可能なレディ状態になったことを受けて、制御装置が、前記半導体記憶装置に関する第１信号処理を開始し、前記データの下位ビットを前記半導体記憶装置に入力するステップと、
遅くとも前記下位ビットの前記メモリセルへの書き込みが終了した時点で、前記半導体記憶装置が前記データの入力を受け付けないビジー状態から前記レディ状態になったことを受けて、前記制御装置が前記第１信号処理を終了すると共に、前記半導体記憶装置に関する第２信号処理を開始し、且つ前記データの上位ビットを前記半導体記憶装置に入力するステップと、
遅くとも前記上位ビットの前記メモリセルへの書き込みが終了した時点で、前記制御装置が前記第２信号処理を終了するステップと
を具備し、前記上位ビットの書き込みに要する期間は前記下位ビットの書き込みに要する期間よりも長く、前記第２信号処理に要する期間は前記第１信号処理に要する期間よりも長い
ことを特徴とする半導体記憶装置の制御方法。
【請求項２】
各々が２ビット以上のデータを保持する複数のメモリセルを備えた半導体記憶装置の制御方法であって、
前記半導体記憶装置が前記データの入力を受け付け可能なレディ状態になったことを受けて、制御装置が、前記半導体記憶装置に関する第１信号処理を開始し、前記データの下位ビットを前記半導体記憶装置に入力するステップと、
遅くとも前記下位ビットの前記メモリセルへの書き込みが終了した時点で、前記半導体記憶装置が前記データの入力を受け付けないビジー状態から前記レディ状態になったことを受けて、前記制御装置が前記第１信号処理を終了すると共に、前記半導体記憶装置に関する第２信号処理を開始し、且つ前記データの上位ビットを前記半導体記憶装置に入力するステップと、
遅くとも前記上位ビットの前記メモリセルへの書き込みが終了した時点で、前記制御装置が前記第２信号処理を終了するステップと
を具備し、前記上位ビットの書き込みに要する期間は前記下位ビットの書き込みに要する期間よりも長く、前記第２信号処理で処理されるデータ量は前記第１信号処理で処理されるデータ量よりも多い
ことを特徴とする半導体記憶装置の制御方法。
【請求項３】
各々が２ビット以上のデータを保持する複数のメモリセルを備えた半導体記憶装置の制御方法であって、
前記半導体記憶装置が前記データの入力を受け付け可能なレディ状態になったことを受けて、制御装置が、前記半導体記憶装置に関する第１信号処理を開始し、前記データの上位ビットを前記半導体記憶装置の第１レジスタ回路に入力するステップと、
前記半導体記憶装置において前記データの前記上位ビットが前記第１レジスタ回路から第２レジスタ回路へ転送されて前記第１レジスタ回路が空になった時点で、前記半導体記憶装置が前記データの入力を受け付けないビジー状態から前記レディ状態になったことを受けて、前記制御装置が前記第１信号処理を終了すると共に、前記半導体記憶装置に関する第２信号処理を開始し、且つ前記データの下位ビットを前記半導体記憶装置の前記第１レジスタ回路に入力するステップと、
前記半導体記憶装置において前記データの前記下位ビットが前記第１レジスタ回路から前記第２レジスタ回路へ転送されて前記第１レジスタ回路が空になった時点で、前記半導体記憶装置が前記ビジー状態から前記レディ状態になったことを受けて、前記制御装置が前記第２信号処理を終了するステップと
を具備し、前記上位ビットの書き込みに要する期間は前記下位ビットの書き込みに要する期間よりも長く、前記第２信号処理に要する期間は前記第１信号処理に要する期間よりも長い
ことを特徴とする半導体記憶装置の制御方法。
【請求項４】
各々が２ビット以上のデータを保持する複数のメモリセルを備えた半導体記憶装置の制御方法であって、
前記半導体記憶装置が前記データの入力を受け付け可能なレディ状態になったことを受けて、制御装置が、前記半導体記憶装置に関する第１信号処理を開始し、前記データの上位ビットを前記半導体記憶装置の第１レジスタ回路に入力するステップと、
前記半導体記憶装置において前記データの前記上位ビットが前記第１レジスタ回路から第２レジスタ回路へ転送されて前記第１レジスタ回路が空になった時点で、前記半導体記憶装置が前記データの入力を受け付けないビジー状態から前記レディ状態になったことを受けて、前記制御装置が前記第１信号処理を終了すると共に、前記半導体記憶装置に関する第２信号処理を開始し、且つ前記データの下位ビットを前記半導体記憶装置の前記第１レジスタ回路に入力するステップと、
前記半導体記憶装置において前記データの前記下位ビットが前記第１レジスタ回路から前記第２レジスタ回路へ転送されて前記第１レジスタ回路が空になった時点で、前記半導体記憶装置が前記ビジー状態から前記レディ状態になったことを受けて、前記制御装置が前記第２信号処理を終了するステップと
を具備し、前記上位ビットの書き込みに要する期間は前記下位ビットの書き込みに要する期間よりも長く、前記第２信号処理で処理されるデータ量は前記第１信号処理で処理されるデータ量よりも多い
ことを特徴とする半導体記憶装置の制御方法。
【請求項５】
前記半導体記憶装置はメモリカードに搭載され、
前記制御装置は、前記メモリカードに接続可能なコンピュータに搭載される
ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置の制御方法。
【請求項６】
前記第１、第２信号処理の少なくともいずれかは音声の符号化処理であり、前記半導体記憶装置に書き込まれる前記データは、前記符号化処理によって得られた符号化音声データである
ことを特徴とする請求項１乃至５いずれか１項記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置の制御方法に関する。例えば、フラッシュメモリの読み出し時及び書き込み時に行われる信号処理に関する。
【背景技術】
【０００２】
従来、１つのメモリセルで２ビットの情報を保持出来るＮＡＮＤ型フラッシュメモリが知られている（以下、多値ＮＡＮＤ型フラッシュメモリと呼ぶ、例えば特許文献１参照）。多値ＮＡＮＤ型フラッシュメモリへのデータの書き込みは、まず下位ビットを書き込み、次に上位ビットを書き込む順序で行われる。データはページ単位で書き込まれるが、通常、下位ビットよりも上位ビットの書き込みに時間がかかる。
【０００３】
また多値ＮＡＮＤ型フラッシュメモリを搭載したシステムＬＳＩ等では、多値ＮＡＮＤ型フラッシュメモリにおけるデータの書き込み及び読み出しと連動して、種々の信号処理が行われる。
【０００４】
従来の方法であると、多値ＮＡＮＤ型フラッシュメモリにおいて上位ビットを書き込む際と下位ビットを書き込む際とで、信号処理の１サイクルの期間は同じ長さであることが通常である。しかし、上位ビットと下位ビットとでは書き込みに必要な時間が異なるため、信号処理には無駄な待ち時間が発生する等、処理効率が低いという問題があった。
【特許文献１】特開２００１−９３２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、処理効率を向上出来る半導体記憶装置の制御方法を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体記憶装置の制御方法は、各々が２ビット以上のデータを保持する複数のメモリセルを備えた半導体記憶装置の制御方法であって、前記半導体記憶装置が前記データの入力を受け付け可能なレディ状態になったことを受けて、制御装置が、前記半導体記憶装置に関する第１信号処理を開始し、前記データの下位ビットを前記半導体記憶装置に入力するステップと、遅くとも前記下位ビットの前記メモリセルへの書き込みが終了した時点で、前記半導体記憶装置が前記データの入力を受け付けないビジー状態から前記レディ状態になったことを受けて、前記制御装置が前記第１信号処理を終了すると共に、前記半導体記憶装置に関する第２信号処理を開始し、且つ前記データの上位ビットを前記半導体記憶装置に入力するステップと、遅くとも前記上位ビットの前記メモリセルへの書き込みが終了した時点で、前記制御回路が前記第２信号処理を終了するステップとを具備し、前記上位ビットの書き込みに要する期間は前記下位ビットの書き込みに要する期間よりも長く、前記第２信号処理に要する期間は前記第１信号処理に要する期間よりも長い。
【発明の効果】
【０００７】
本発明によれば、処理効率を向上出来る半導体記憶装置の制御方法を提供出来る。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
この発明の第１の実施形態に係る半導体記憶装置の制御方法について図１を用いて説明する。図１は、本実施形態に係るメモリカードのブロック図である。図示するようにメモリカード１は、ＣＰＵ２及び多値ＮＡＮＤ型フラッシュメモリ３を備えている。ＣＰＵ２及びフラッシュメモリ３はそれぞれ独立した半導体チップである。勿論、両者が同一のＬＳＩに含まれる場合であっても良い。そして、図示せぬホスト（例えばコンピュータ等）の要求に応じて、ホストとフラッシュメモリ３との間のデータの授受がＣＰＵ２を介して行われる。ＣＰＵ２は、フラッシュメモリ３との間でデータの授受を行い、またフラッシュメモリ３内のデータに基づく信号処理やフラッシュメモリ３の監視を行う。
【００１０】
フラッシュメモリ３は、メモリセルアレイ１０、ロウデコーダ２０、センスアンプ３０、シフトレジスタ４０、電圧発生回路５０、ライトステートマシーン６０、及び入出力バッファ７０を備えている。メモリセルアレイ１０の構成について図２を用いて説明する。図２はメモリセルアレイ１０の一部領域の回路図である。
【００１１】
図示するようにメモリセルアレイ１０は、マトリクス状に配置された複数のＮＡＮＤセルを有している。図２では１行のＮＡＮＤセルのみを示している。以下、説明の簡単化のため、ＮＡＮＤセルが１行の場合を例に説明を行う。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１２】
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ７のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のいずれかに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
【００１３】
次に上記構成のＮＡＮＤセルの断面構成について図３を用いて説明する。図３は、ＮＡＮＤセルのビット線方向に沿った断面図である。図示するように、ｐ型半導体基板９０の表面領域内にｎ型ウェル領域９１が形成され、ｎ型ウェル領域９１の表面領域内にｐ型ウェル領域９２が形成されている。ｐ型ウェル領域９２上にはゲート絶縁膜９３が形成され、ゲート絶縁膜９３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜９３上に形成された多結晶シリコン層９４、多結晶シリコン層９４上に形成されたゲート間絶縁膜９５、及びゲート間絶縁膜９５上に形成された多結晶シリコン層９６を有している。ゲート間絶縁膜９５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。
【００１４】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層９４はフローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層９６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層９４、９６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層９４、９６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層９４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層９６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置するｐ型ウェル領域９２表面内には、ｎ＋型不純物拡散層９７が形成されている。不純物拡散層９７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。
【００１５】
ｐ型ウェル領域９２上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜９８が形成されている。層間絶縁膜９８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）９７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜９８上には、コンタクトプラグＣＰ１に接続される金属配線層９９が形成されている。金属配線層９９はソース線ＳＬとして機能する。また層間絶縁膜９８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）９７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜９８上に、コンタクトプラグＣＰ２に接続される金属配線層１００が形成されている。
【００１６】
層間絶縁膜９８上には、金属配線層９９、１００を被覆するようにして、層間絶縁膜１０１が形成されている。そして層間絶縁膜１０１中に、金属配線層１００に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜１０１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層１０２が形成されている。金属配線層１０２はビット線ＢＬとして機能する。以下では、メモリセルトランジスタＭＴを単にメモリセルと呼ぶことがある。
【００１７】
図１に戻ってフラッシュメモリ３の構成についての説明を続ける。ロウデコーダ２０は、書き込み時において、ロウアドレス信号に基づいてワード線ＷＬ０〜ＷＬ７のいずれか、及びセレクトゲート線ＳＧＤを選択し、選択したワード線及びセレクトゲート線ＳＧＤに電圧を供給する。またロウデコーダ２０は、読み出し時においてロウアドレス信号に基づいて、ワード線ＷＬ０〜ＷＬ７のいずれか、及びセレクトゲート線ＳＧＳ、ＳＧＤを選択し、選択したワード線及びセレクトゲート線に電圧を供給する。更にロウデコーダ２０は、消去時において全ビット線ＷＬ０〜ＷＬ７を０Ｖにすると共に、メモリセルが形成されている半導体基板（ｐ型ウェル領域９２）に電圧を印加する。
【００１８】
センスアンプ３０は、ビット線ＢＬ０〜ＢＬｎに読み出されたデータを増幅する。  
シフトレジスタ４０は、複数の書き込みデータを保持する。  
電圧発生回路５０は正のチャージポンプ回路を有している。そして、外部から与えられる電圧Ｖcc１に基づいて正電圧（例えば２０Ｖ、７Ｖ、５Ｖ等）を発生する。電圧発生回路５０の発生する正電圧は、ロウデコーダ２０やメモリセルアレイ１０等に供給される。
【００１９】
ライトステートマシーン６０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
【００２０】
入出力バッファ７０は、ＣＰＵ２とのデータの授受を司る。例えばセンスアンプ３０で増幅した読み出しデータを保持し、更にＣＰＵ２へ出力する。また入出力バッファ７０は、ＣＰＵ２より受け取った書き込みデータ及びアドレス信号を保持する。そしてアドレス信号をロウデコーダ２０へ供給し、書き込みデータをシフトレジスタ４０へ供給する。
【００２１】
次に上記構成のフラッシュメモリの動作について簡単に説明する。フラッシュメモリ３は、１つのメモリセルで４種のデータ（２ビットデータ）を保持出来る。図４はメモリセルの閾値分布を示すグラフであり、横軸が閾値電圧Ｖthを示し、縦軸がメモリセルの存在確率を示す。図示するようにメモリセルは、閾値電圧Ｖthの低い順に“１１”、“０１”、“１０”、“００”の４つのデータを保持出来る。“１１”データを保持するメモリセルの閾値電圧Ｖthは、Ｖth＜０Ｖである。“０１”データを保持するメモリセルの閾値電圧Ｖthは、０Ｖ＜Ｖth＜Ｖth１である。“１０”データを保持するメモリセルの閾値電圧Ｖthは、Ｖth１＜Ｖth＜Ｖth２である。“００”データを保持するメモリセルの閾値電圧Ｖthは、Ｖth２＜Ｖth＜Ｖth３である。
【００２２】
＜書き込み動作＞
データの書き込み動作について図２、図４及び図５を用いて説明する。図５はメモリセルの閾値分布を示すグラフであり、書き込み時おけるメモリセルの閾値電圧Ｖthの変化の様子を示している。データは、いずれか１本のワード線に共通接続された複数のメモリセル（これを１ページと呼ぶ）に対して一括して書き込まれる。
【００２３】
まずデータの書き込みにあたり、ライトステートマシーン６０の命令に従って電圧発生回路５０が正電圧（２０Ｖ、７Ｖ）を発生する。またＣＰＵ２からは、アドレス信号及び書き込みデータが入出力バッファ７０に与えられる。アドレス信号は入出力バッファ７０からロウデコーダ２０へ与えられ、書き込みデータはシフトレジスタ４０へ与えられる。例えば５１２本のビット線に接続されたメモリセルに一括してデータを書き込む場合、各メモリセルに対応した５１２個の書き込みデータがシフトレジスタ４０に与えられる。なお、データの書き込みは、２ビットデータのうち、下位ビット、上位ビットの順に行われる。
【００２４】
書き込みデータが“０”データの場合、シフトレジスタ４０はビット線に０Ｖを与え、“１”データの場合、シフトレジスタ４０はビット線に例えば７Ｖを与える。ロウデコーダ２０は、ワード線ＷＬ０〜ＷＬ７のいずれかを選択し、選択ワード線に２０Ｖを印加し、その他の非選択ワード線に例えば７Ｖを印加する。またロウデコーダ２０は、セレクトゲート線ＳＧＤに５Ｖを与え、セレクトゲート線ＳＧＳに０Ｖを与える。
【００２５】
その結果、“０”データが与えられたメモリセルにおいては、ゲート・チャネル間の電位差が十分である（２０Ｖ）であるのため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。よって、メモリセルＭＣの閾値は増大する方向に変化する。他方、“１”データが与えられたメモリセルにおいては、ゲート・チャネル間の電位差が十分でない（２０Ｖ−７Ｖ＝１３Ｖ）ため、フローティングゲートに電子は注入されない。よってメモリセルＭＣは従前の閾値を維持する。  
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
【００２６】
本実施形態に係る多値ＮＡＮＤ型フラッシュメモリであると、メモリセルは２ビットのデータを保持する。データの書き込みは、書き込むべき２ビットデータのうち、まず下位ビットを書き込み（これを第１の書き込みと呼ぶことがある）、次に上位ビットを書き込む（これを第２の書き込みと呼ぶことがある）順番で行われる。この様子を示しているのが図５である。
【００２７】
書き込みにあたって、メモリセルは消去状態にある。すなわち、メモリセルの閾値電圧Ｖthは負の値であり、“１１”データを保持した状態である。その状態で、まず下位ビットについてデータの書き込みを行う。下位ビットが“１”の場合には、フローティングゲートに電子は注入されないので閾値電圧Ｖthは不変である。下位ビットが“０”の場合には、フローティングゲートに電子が注入されるため、閾値電圧Ｖthは正の方向へ変化し、約Ｖth１＜Ｖth＜Ｖth２となる。つまり、メモリセルは“１０”を保持している時とほぼ同じ閾値となる。
【００２８】
次に上位ビットの書き込みを行う。まず下位ビットが“１”であった場合について説明する。下位ビットが“１”で、なおかつ上位ビットも“１”である場合、第２の書き込みにおいてもフローティングゲートに電子は注入されないので、閾値電圧Ｖthは負の値を維持する。その結果、メモリセルには“１１”が書き込まれる。上位ビットが“０”の場合、第２の書き込みでフローティングゲートに電子が注入される。その結果、閾値電圧Ｖthは負から正の方向へ変化し、０Ｖ＜Ｖth＜Ｖth１となる。すなわち、メモリセルには“０１”が書き込まれる。
【００２９】
次に下位ビットが“０”であった場合について説明する。下位ビットが“０”で、上位ビットが“１”である場合、第２の書き込みにおいてはフローティングゲートに電子が注入されないので、閾値電圧Ｖthは第１の書き込みの結果の値を維持する。すなわち、Ｖth１＜Ｖth＜Ｖth２であり、その結果メモリセルには“１０”が書き込まれる。上位ビットが“０”の場合、第２の書き込みで更にフローティングゲートに電子が注入される。その結果、閾値電圧Ｖthは更に正の方向へ変化し、Ｖth２＜Ｖth＜Ｖth３となる。すなわち、メモリセルには“００”が書き込まれる。
【００３０】
＜読み出し動作＞
次に読み出し動作について図２及び図４を用いて説明する。読み出し時には、ビット線が所定の電圧にプリチャージされる。また、ロウデコーダ２０によってセレクトゲート線ＳＧＤ、ＳＧＳに例えば５Ｖが印加され、選択トランジスタＳＴ１、ＳＴ２がオン状態とされる。更に、非選択ワード線に例えば７Ｖが印加され、選択ワード線にＶth１が印加される。これが第１の読み出しであり、保持されるデータの下位ビットが“１”であるか“０”であるかを判定する。ビット線に電流が流れれば、メモリセルがＶth１でオン状態となっているということであるので、下位ビットが“１”であることが分かる。逆に流れなければ“０”であることが分かる。
【００３１】
次に第２の読み出しを行う。第１の読み出しで下位ビットが“１”であると判定された場合、ロウデコーダ２０によって選択ワード線に印加される電圧は０Ｖとされる。ビット線に電流が流れれば、メモリセルの閾値電圧Ｖthは負であるので、“１１”と判定される。電流が流れなければ、メモリセルの閾値電圧Ｖthは０Ｖ＜Ｖth＜Ｖth１であるので、“０１”と判定される。
【００３２】
第１の読み出しで“０”であると判定された場合、ロウデコーダ２０によって選択ワード線に印加される電圧はＶth２とされる。ビット線に電流が流れれば、メモリセルの閾値電圧ＶthはＶth１＜Ｖth＜Ｖth２であるので、“１０”と判定される。逆に流れなければ、メモリセルの閾値電圧ＶthはＶth＞Ｖth２であるので“００”と判定される。
【００３３】
＜消去動作＞
次にデータの消去動作について説明する。データは、ｐ型ウェル領域９２を共用する全てのメモリセルから一括して消去される。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。
【００３４】
消去の際、ロウデコーダ２０によって全ワード線に０Ｖが与えられ、ｐ型ウェル領域９２には例えば２０Ｖが与えられる。その結果、フローティングゲートから電子がｐ型ウェル領域９２に引き抜かれる。これにより、全メモリセルからデータが消去され、メモリセルの閾値電圧Ｖthは負の値となる。
【００３５】
次に、ＣＰＵ２において行われる信号処理とそのタイミングについて図６乃至図８を用いて説明する。図６はＣＰＵ２とフラッシュメモリ３のブロック図であり、両者の間で授受が行われるデータや信号について示している。図７はフラッシュメモリ３における書き込み動作とフラッシュメモリ３における信号処理のフローチャートであり、図８はその際のタイミングチャートである。
【００３６】
まず図６に示すように、ＣＰＵ２はデータ生成プログラム４、データ処理プログラム５及びメモリ監視プログラム６などを有している。ＣＰＵ２は、データ生成プログラム４に基づいてフラッシュメモリ３に書き込むべきデータ７を生成する。またＣＰＵ２は、データ処理プログラム５に基づいてフラッシュメモリ３から読み出されたデータ８を処理する。更にＣＰＵ２は、メモリ監視プログラム６に基づいて、フラッシュメモリ３の状態をモニタする。フラッシュメモリ３はデータ９を保持し、またＲ／Ｂ（Ready/Busy）信号をＣＰＵ２へ出力する。Ｒ／Ｂ信号は、“Ｈ”レベルであるときにフラッシュメモリ３がアクセス可能（Ready：レディ状態）であることを示し、“Ｌ”レベルであるときにアクセス不可能（Busy：ビジー状態）であることを示す信号である。
【００３７】
以上のように、ＣＰＵ２はフラッシュメモリ３の書き込みデータまたは読み出しデータに基づく処理等を行う。そしてその処理はＲ／Ｂ信号に同期して行われる。これらの処理を以下では一括して「信号処理」と呼ぶことにする。フラッシュメモリ３へのデータの書き込み時を例に挙げて、書き込みタイミングと信号処理タイミングとにつき図７及び図８を用いて説明する。
【００３８】
まず書き込みの開始時、フラッシュメモリ３はレディ状態にあるとする（図７のステップＳ１０、図８の時刻ｔ０）。すると、ＣＰＵ２は信号処理を開始する（ステップＳ１１：第１処理ステージ）。またＣＰＵ２は書き込みデータをフラッシュメモリ３へ入力する。前述の通り、まずデータの下位ビットをフラッシュメモリ３へ入力する（ステップＳ１２、時刻ｔ０〜ｔ１）。この際入力されるデータは、一括して書き込まれる１ページ分のデータである。この下位ビットデータがフラッシュメモリ３のシフトレジスタ４０に１ページ分転送されると、次にこの下位ビットデータがメモリセルに書き込まれる（ステップＳ１３、時刻ｔ１）。メモリセルにデータを書き込んでいる間、フラッシュメモリ３はビジー状態となり、Ｒ／Ｂ信号は“Ｌ”レベルとなる（ステップＳ１４、時刻ｔ１）。メモリセルへのデータの書き込みは、時刻ｔ１から時刻ｔ２までの期間で行われる。この期間、フラッシュメモリ３はビジー状態を継続する（ステップＳ１５、Ｓ１６）。
【００３９】
下位ビットデータのメモリセルへの書き込みが終了すると（ステップＳ１５）、フラッシュメモリ３はビジー状態からレディ状態へ遷移する（ステップＳ１６、時刻ｔ２）。またＣＰＵ２も、第１処理ステージを終了し（ステップＳ１７）、次の信号処理（第２処理ステージ）を開始する（ステップＳ１８）。またＣＰＵ２は書き込みデータをフラッシュメモリ３へ入力する。ここで入力されるデータは２ビットデータのうちの上位ビットである（ステップＳ１９、時刻ｔ２〜ｔ３）。この際入力されるデータも、一括して書き込まれる１ページ分のデータである。この上位ビットデータがフラッシュメモリ３のシフトレジスタ４０に１ページ分転送されると、次にこの上位ビットデータがメモリセルに書き込まれる（ステップＳ２０、時刻ｔ３）。メモリセルにデータを書き込んでいる間、フラッシュメモリ３はビジー状態となり、Ｒ／Ｂ信号は“Ｌ”レベルとなる（ステップＳ２１）。メモリセルへのデータの書き込みは、時刻ｔ３から時刻ｔ４までの期間で行われる。この期間、フラッシュメモリ３はビジー状態を継続する（ステップＳ２２、Ｓ２１）。
【００４０】
なお前述の通り、上位ビットを書き込むために必要な期間Δｔ１は、下位ビットを書き込むために必要な期間Δｔ２よりも長い。従って、第２信号処理ステージが行われる期間も、第１信号処理ステージが行われる期間よりも長い。換言すれば、第２信号処理ステージで処理出来るデータ量は、第１信号処理ステージで処理出来るデータ量よりも多い。
【００４１】
上位ビットデータのメモリセルへの書き込みが終了すると（ステップＳ２２）、フラッシュメモリ３はビジー状態からレディ状態へ遷移する（ステップＳ２３、時刻ｔ４）。またＣＰＵ２も第２処理ステージを終了する（ステップＳ２４）。以上により、２ビットのデータが１ページのメモリセルに一括して書き込まれる。更に別のページにデータを書き込む場合は（ステップＳ２５）、ステップＳ１１に戻って同様の処理を繰り返す。書き込まない場合は（ステップＳ２６）、処理は終了である。
【００４２】
図８の例は、更に別のページにデータを書き込む場合について示している。フラッシュメモリ３に下位ビットデータが書き込まれている間、ＣＰＵ２は第３処理ステージを行う。また上位ビットデータが書き込まれている間、ＣＰＵ２は第４処理ステージを行う。この際もやはり第４信号処理ステージが行われる期間Δｔ１は、第３信号処理ステージが行われる期間Δｔ２よりも長い。すなわち、第４信号処理ステージで処理出来るデータ量は、第３信号処理ステージで処理出来るデータ量よりも多い。
【００４３】
以上のように、本実施形態に係る半導体記憶装置の制御方法であると、フラッシュメモリの処理効率を向上出来る。本効果について、以下詳細に説明する。図９は、図８と同様の処理を従来の処理方法により行った際のタイミングチャートである。背景技術の項で述べたように、従来の方法であると、ＣＰＵにおける信号処理の１サイクルの長さは、上位ビット書き込み時も下位ビット書き込み時も同じである。その長さは、図９では期間Δｔ１０である。すなわち、例えば下位ビットについてのデータが入力されてから書き込みが終了するまでに必要な期間（時刻ｔ０〜ｔ２）よりも長く、上位ビットについてのデータが入力されてから書き込みが終了するまでに必要な期間（時刻ｔ３〜ｔ６）よりも短い期間である。
【００４４】
すると、図９に示すように、時刻ｔ０で下位ビットについてのデータ入力が開始され、時刻ｔ２で下位ビットについてのデータ書き込みが終了しても、この時点では第１処理ステージは終了していない。従って、時刻ｔ２でフラッシュメモリがレディ状態になっても、次に書き込むべき上位ビットのデータ入力は、第１処理ステージが終了する時刻ｔ３まで待たなければならない。
【００４５】
また、時刻ｔ３で上位ビットについてのデータ入力と第２処理ステージが開始され、時刻ｔ５で第２処理ステージが終了しても、この時点では上位ビットについてのデータ書き込みは終了していない。従って、次の第３処理ステージは、上位ビットについてのデータ書き込みが終了する時刻ｔ６まで待たなければならない。
【００４６】
以上のように、従来方法であると、下位ビットの書き込みが終わってからＣＰＵにおける信号処理が終わるまでの期間Δｔ１１（時刻ｔ２〜ｔ３）の待ち時間が発生する。また上位ビット書き込み時の信号処理が終わってから上位ビットの書き込みが終わるまでの期間Δｔ１２（時刻ｔ５〜ｔ６）の待ち時間が発生する。
【００４７】
仮に、信号処理の１サイクルの長さを時刻ｔ０〜ｔ２の期間と同じくした場合には、下位ビット書き込み時の待ち時間Δｔ１１をゼロにすることは出来るが、上位ビット書き込み時の待ち時間Δｔ１２が長くなる。逆に、信号処理の１サイクルの長さを時刻ｔ３〜ｔ６の期間と同じくした場合には、上位ビット書き込み時の待ち時間Δｔ１２をゼロにすることは出来るが、下位ビット書き込み時の待ち時間Δｔ１１が長くなる。
【００４８】
しかし本実施形態に係る方法であると、図８で説明したように、上位ビット書き込み時における信号処理期間Δｔ１は、下位ビット書き込み時における信号処理期間Δｔ２よりも長くされている。つまり、図９の従来方法において、第１処理ステージの期間Δｔ１０を短縮し、第２処理ステージの期間Δｔ１０を延長したものと言うことが出来る。従って、下位ビット書き込み終了後の待ち時間Δｔ１１及び上位ビット書き込み終了後の待ち時間Δｔ１２を短く出来る。特に上記実施形態では、信号処理の終了タイミングを、データの書き込み終了タイミングと一致させている。従って、待ち時間Δｔ１１、Δｔ１２をほぼゼロに出来る。その結果、フラッシュメモリの処理効率を向上出来る。
【００４９】
次にこの発明の第２の実施形態に係る半導体記憶装置の制御方法について説明する。本実施形態は、上記第１の実施形態においてフラッシュメモリ３がキャッシュレジスタを備えている場合に係るものである。図１０は本実施形態に係るフラッシュメモリ３のブロック図である。
【００５０】
図示するようにフラッシュメモリ３は、上記第１の実施形態で説明した図１の構成において、更にキャッシュレジスタ８０を備えている。ＣＰＵ２から入出力バッファ７０に与えられた書き込みデータは、まずキャッシュレジスタ８０に入力される。キャッシュレジスタ８０に１ページ分の書き込みデータが入力されると、それらのデータは次にシフトレジスタ４０に与えられる。従って第１の実施形態と異なり、データの書き込み中であってもキャッシュレジスタ８０が空いていればフラッシュメモリ３はレディ状態であり、次のデータを受け取ることが出来る。その他の構成は第１の実施形態と同様であるので説明は省略する。
【００５１】
次に本実施形態に係るフラッシュメモリの動作タイミングとＣＰＵ２で行われる信号処理タイミングとについて図１１を用いて説明する。図１１はフラッシュメモリ３における書き込み動作とフラッシュメモリ３における信号処理のタイミングチャートである。なおフローチャートは、図７で説明したものにおいて、下位ビットの入力タイミング及び書き込みタイミングを変更した以外は同様である。
【００５２】
まず時刻ｔ０において、ＣＰＵ２から入出力バッファ７０を介してキャッシュレジスタ８０へ上位ビットデータが入力される。引き続き上位ビットデータはキャッシュレジスタ８０からシフトレジスタ４０へ転送される。そして、時刻ｔ１において、上位ビットデータがメモリセルにページ単位で一括して書き込まれる。時刻ｔ１でフラッシュメモリ３はビジー状態となる（Ｒ／Ｂ信号＝“Ｌ”）が、上位ビットデータの書き込み中であっても、キャッシュレジスタ８０が空くと（時刻ｔ２）、レディ状態となる（Ｒ／Ｂ信号＝“Ｈ”）。また時刻ｔ０〜ｔ２の期間、ＣＰＵ２は第１処理ステージを行う。
【００５３】
時刻ｔ２においてフラッシュメモリ３がレディ状態になると、ＣＰＵ２からフラッシュメモリ３へ下位ビットデータが入力される。またＣＰＵ２は第１処理ステージを終了して、第２処理ステージを開始する。この間、メモリセルへの上位ビットデータの書き込みが行われている。時刻ｔ４で上位ビットデータの書き込みが終了すると、引き続き時刻ｔ２で入力された下位ビットデータがメモリセルへ書き込まれる（時刻ｔ４〜ｔ５）。
【００５４】
時刻ｔ５でフラッシュメモリ３がレディ状態になると、ＣＰＵ２からフラッシュメモリ３へ次に書き込むべき上位ビットデータが入力される。またＣＰＵ２は第２処理ステージを終了して、第３処理ステージを開始する。この間、メモリセルへの下位ビットデータの書き込みが行われている。その後は上記と同様にしてデータが書き込まれる。
【００５５】
なお、本実施形態に係る方法においても、上位ビット書き込み時におけるＣＰＵ２の信号処理（第２、第４、第６…処理ステージ）期間Δｔ３は、下位ビット書き込み時における信号処理（第１、第３、第５…処理ステージ）期間Δｔ４よりも長くされている。
【００５６】
以上のように、キャッシュレジスタを備えたフラッシュメモリであっても、上記第１の実施形態と同様の効果が得られる。キャッシュレジスタ８０を備えたフラッシュメモリであると、キャッシュレジスタ８０からシフトレジスタ４０へのデータの転送が完了してキャッシュレジスタ８０が空になれば、データの書き込み中であってもフラッシュメモリはレディ状態となってデータの受付が可能となる。しかし、上位ビットと下位ビットとでは書き込みに必要な時間が異なるため、これに起因してフラッシュメモリがビジー状態となる期間も異なる。つまり、図１１に示すように、上位ビットの入力が完了してから下位ビットを受け付けるまでの期間（Δｔ２０）と、下位ビットの入力が完了してから上位ビットを受け付けるまでの期間（Δｔ２１）は異なる。従って、従来のようにＣＰＵ２における信号処理期間の長さを同じにすると、無駄な待ち時間が発生する。しかし本実施形態であると、第１の実施形態と同様に上位ビット書き込み時における信号処理期間を、下位ビット書き込み時における信号処理期間よりも長くしているため、フラッシュメモリの処理効率を向上出来る。
【００５７】
次に、この発明の第３の実施形態に係る半導体記憶装置の制御方法について説明する。本実施形態は、上記第１、第２の実施形態において、ＣＰＵ２で行われる信号処理に関する具体例を示すものである。図１２乃至図１５はそれぞれ、第１の実施形態に係る半導体記憶装置の制御方法が適用されたフラッシュメモリ３における書き込み動作とフラッシュメモリ３における信号処理のタイミングチャートである。
【００５８】
［ＥＣＣの例］  
図１２はＥＣＣ（Error Checking and Correcting）の例について示している。図示するように、ＣＰＵ２は時刻ｔ０〜ｔ２の期間、メモリセルに時刻ｔ４以降で書き込まれるべき下位ビットデータを、データ生成プログラム４に基づいて生成する（第１処理ステージ）。また時刻ｔ２〜ｔ４の期間、メモリセルに時刻ｔ６以降で書き込まれるべき上位ビットデータを、データ生成プログラム４に基づいて生成する（第２処理ステージ）。第２処理ステージにおいてＣＰＵ２は、第１処理ステージに生成された下位ビットデータについてのＥＣＣデータと、第２処理ステージにおいて生成された上位ビットデータについてのＥＣＣデータもあわせて生成する。そして、下位ビットデータの書き込み時（時刻ｔ５）に、下位ビットについてのＥＣＣデータもメモリセルに書き込まれる。また、上位ビットデータの書き込み時（時刻ｔ７）に、上位ビットについてのＥＣＣデータもメモリセルに書き込まれる。
【００５９】
［音声符号化処理］  
図１３は音声符号化処理（ＭＰ３：MPEG-3 Audio Layer-III）の例について示している。図示するようにＣＰＵ２は、データ生成プログラム４に基づいてＭＰ３エンコード処理を行う。エンコードされた音声データは、フラッシュメモリ３へ書き込まれる。なおＭＰ３だけでなく、ＭＰＥＧ−２、ＭＰＥＧ−４等の画像処理であっても良いのは言うまでもない。
【００６０】
［まとめ処理］  
図１４はまとめ処理の例について示している。複数のデータを生成した後、これらの複数のデータに関してまとめて別の処理を行うことがある。本例はこのような場合に係るものである。時刻ｔ０〜ｔ２においてＣＰＵ２は、データ生成プログラム４に基づいてデータ１を生成する（第１処理ステージ）。次に時刻ｔ２〜ｔ４においてＣＰＵ２は、データ生成プログラム４に基づいてデータ２を生成する（第２処理ステージ）。引き続き時刻ｔ４〜ｔ６においてＣＰＵ２は、データ生成プログラム４に基づいてデータ３を生成する（第３処理ステージ）。更に時刻ｔ６〜ｔ８においてＣＰＵ２は、データ生成プログラム４に基づいてデータ４を生成する（第４処理ステージ）。第４処理ステージにおいてＣＰＵ２は、第１乃至第４処理ステージで生成したデータ１〜４についてのまとめ処理も合わせて行う。
【００６１】
［監視処理］  
図１５は監視処理の例について示している。ＣＰＵ２は、メモリ監視プログラム６に基づいて、一定の時間間隔でフラッシュメモリ３の状態を監視していても良い。
【００６２】
［メモリカード］  
図１６はパーソナルコンピュータ、メモリカード、及びメモリカードリーダ／ライタ（reader/writer）の外観図である。図示するように、リーダ／ライタに１１０にメモリカード１２０が挿入される。リーダ／ライタ１１０は接続ケーブル１３０によってパーソナルコンピュータ１４０に接続される。メモリカード１２０は内部に上記実施形態で説明したＮＡＮＤ型フラッシュメモリ３を備えている。またパーソナルコンピュータ１４０は上記実施形態で説明したＣＰＵ２の機能を有し、リーダ／ライタ１１０を用いてメモリカード１２０からデータを読み出し、且つデータを書き込む。本例のように、メモリカードはＣＰＵを保持せずにフラッシュメモリ３のみを搭載するものであっても良い。
【００６３】
［ＵＳＢメモリ］  
ＣＰＵ２及びフラッシュメモリ３は、例えばＵＳＢメモリに設けられても良い。ＵＳＢメモリは内部に上記実施形態で説明したＣＰＵ２及びＮＡＮＤ型フラッシュメモリ３を含み、ＵＳＢ端子によってパーソナルコンピュータに接続される。
【００６４】
［ポータブル音楽プレーヤ］  
ＣＰＵ２及びフラッシュメモリ３はそれぞれ、例えばパーソナルコンピュータ及びポータブル音楽プレーヤであっても良い。ポータブル音楽プレーヤは、内部に上記実施形態で説明したＮＡＮＤ型フラッシュメモリ３を備えており、音楽データを保持する。そしてポータブル音楽プレーヤは接続ケーブル等によってパーソナルコンピュータに接続される。パーソナルコンピュータは上記実施形態で説明したＣＰＵ２の機能を有し、エンコードした音楽データをポータブル音楽プレーヤに書き込む。
【００６５】
なお、ポータブル音楽プレーヤ自身が内部にＣＰＵ２の機能を有していても良い。この場合、例えばポータブル音楽プレーヤ内部の機能が、音楽データのエンコード処理等を行うことが出来る。
【００６６】
［ＩＣカード］  
ＣＰＵ２及びフラッシュメモリ３は、例えばＩＣカードであっても良い。図１７及び図１８は、ＩＣカードの外観図及び内部ブロック図である。図示するように、ＩＣカード１５０はＭＣＵ１６０及びプレーンターミナル１７０を備えている。ＭＣＵ１６０は、フラッシュメモリ１６１と、その他の回路、例えばＲＯＭ１６２、ＲＡＭ１６３、及びＣＰＵ１６４を備えている。フラッシュメモリ１６１及びＣＰＵ１６４が、上記実施形態で説明したフラッシュメモリ３及びＣＰＵ２に相当する。ＣＰＵ１６４は、例えば制御部１６５及び計算部１６６を備えている。そして制御部１６５によって各回路ブロックの接続などが制御され、計算部１６６によって信号処理等が行われる。  
上記第１乃至第３の実施形態は、例えば上記のようなアプリケーションに適用することが出来る。
【００６７】
上記のように、この発明の第１乃至第４の実施形態によれば、多値ＮＡＮＤ型フラッシュメモリとそれを制御するＣＰＵとを備えたシステムにおいて、書き込みに長時間を要する上位ビット書き込み時に対応した信号処理時間を、下位ビット書き込み時に対応した信号処理時間よりも長くしている。換言すれば、データ処理量を多くしている。その結果、下位ビット書き込み後のデータ入力時の待ち時間、及び上位ビットに対応した信号処理後の待ち時間を削減出来、フラッシュメモリの使用効率を向上出来る。
【００６８】
なお、上記実施形態では１つのメモリセルが２ビットのデータを保持する場合を例に挙げて説明した。しかしメモリセルが３ビット以上のデータを保持する場合にも適用出来る。すなわち、各ビットの書き込み時間に合わせて信号処理時間を決めれば良い。また、上記実施形態において信号処理の開始及び終了タイミングは、Ｒ／Ｂ信号の立ち上がり及び立ち下がりに完全に一致している場合を例に挙げて説明した。しかし両者は必ずしも一致している必要は無く、時間差があっても良い。また信号処理として第３の実施形態にいくつかの例を挙げたが、勿論、これらの例に限られるものではなく、Ｒ／Ｂ信号に同期しつつ、フラッシュメモリ３に関連した処理を行うものであれば良い。そして、信号処理はページ単位で行われるものだけではなく、複数ページ単位でまとめて処理しても良い。音楽データや画像データの処理は、このような例に相当することが一般的である。更に、データのフォーマットを変換処理、例えばメディア毎のインターフェースプロトコルに変換する処理であっても良い。この場合、例えばメモリカードやＵＳＢメモリ内に含まれるコントローラが、上記実施形態におけるＣＰＵ２に相当する。また、ＮＡＮＤ型フラッシュメモリに限らず、１つのメモリセルが複数ビットのデータを保持し、且つ各ビット毎に書き込みが行われ、その書き込み時間に差が生じる半導体メモリであれば、上記実施形態が適用出来る。更に上記実施形態では、書き込み時に行われる信号処理の場合について説明した。しかし書き込みだけでなく、読み出し時に行われる信号処理についても適用出来る。すなわち、上記実施形態で説明した図８、図１１乃至図１５において、「データの書き込み」を「データの読み出し」に置き換えれば良い。
【００６９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００７０】
【図１】この発明の第１の実施形態に係るメモリカードのブロック図。
【図２】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。
【図３】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの断面図。
【図４】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフ。
【図５】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、データの書き込み時における閾値の変化を示す図。
【図６】この発明の第１の実施形態に係るメモリカードのブロック図。
【図７】この発明の第１の実施形態に係るメモリカードにおけるデータの書き込みと信号処理のフローチャート。
【図８】この発明の第１の実施形態に係るメモリカードにおけるデータの書き込みと信号処理のタイミングチャート。
【図９】メモリカードにおけるデータの書き込みと信号処理のフローチャート。
【図１０】この発明の第２の実施形態に係るフラッシュメモリのブロック図。
【図１１】この発明の第２の実施形態に係るメモリカードにおけるデータの書き込みと信号処理のタイミングチャート。
【図１２】この発明の第３の実施形態に係るメモリカードにおけるデータの書き込みと信号処理のタイミングチャートであり、ＥＣＣデータ生成の例を示す図。
【図１３】この発明の第３の実施形態に係るメモリカードにおけるデータの書き込みと信号処理のタイミングチャートであり、音声データのエンコードの例を示す図。
【図１４】この発明の第３の実施形態に係るメモリカードにおけるデータの書き込みと信号処理のタイミングチャートであり、複数データのまとめ処理の例を示す図。
【図１５】この発明の第３の実施形態に係るメモリカードにおけるデータの書き込みと信号処理のタイミングチャートであり、監視処理の例を示す図。
【図１６】この発明の第４の実施形態に係るフラッシュメモリを備えたメモリカード、接続装置、パーソナルコンピュータの外観図。
【図１７】この発明の第４の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。
【図１８】この発明の第４の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
【符号の説明】
【００７１】
１…メモリカード、２、１６４…ＣＰＵ、３、１６１…フラッシュメモリ、４…データ生成プログラム、５…データ処理プログラム、６…メモリ監視プログラム、７…書き込みデータ、８…読み出しデータ、１０…メモリセルアレイ、２０…ロウデコーダ、３０…センスアンプ、４０…シフトレジスタ、５０…電圧発生回路、６０…ライトステートマシーン、７０…入出力バッファ、８０…キャッシュレジスタ、１１０…接続装置、１２０…メモリカード、１３０…接続ケーブル、１４０…パーソナルコンピュータ、１５０…ＩＣカード、１６０…ＭＣＵ、１６２…ＲＯＭ、１６３…ＲＡＭ、１６５…制御部、１６６…計算部、１７０…プレーンターミナル
【図１】
0004693675.tif 000002
【図２】
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【図３】
0004693675.tif 000004
【図４】
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【図５】
0004693675.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0004693675.tif 000014
【図１４】
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【図１５】
0004693675.tif 000016
【図１６】
0004693675.tif 000017
【図１７】
0004693675.tif 000018
【図１８】
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