(57)【特許請求の範囲】
【請求項１】
固定レートデジタル信号源と、
バーストクロックを受け、シンボルレートを表す制御信号を生成するよう同期サンプリングモードで動作する信号プロセッサと、
前記制御信号を受け、前記固定レートデジタル信号を処理して前記シンボルレートで標本値を与え、さらに前記シンボルレートでの前記標本値が前記信号プロセッサによって処理される準備ができるのに応答してバーストクロックをイネーブルするよう動作する補間器とを有する、信号処理装置。
【請求項２】
前記補間器が前記固定レートデジタル信号を処理して前記シンボルレートで標本値を与えることが、シンボル位置に隣接する複数の固定レート標本値を補間することによって該シンボル位置におけるシンボル値を計算することによって行われることを特徴とする、請求項１記載の信号処理装置。
【請求項３】
前記固定レートデジタル信号源がアナログ‐デジタル・コンバータであることを特徴とする、請求項１記載の信号処理装置。
【請求項４】
前記補間器が三次補間器または線形補間器または区分放物補間器であることを特徴とする、請求項１記載の信号処理装置。
【請求項５】
前記補間器が集積回路内にあることを特徴とする、請求項１記載の信号処理装置。
【請求項６】
前記補間器がソフトウェアを用いて実装されることを特徴とする、請求項１記載の信号処理装置。
【請求項７】
複数のデジタル値を固定レートの時間で受け取り、
同期サンプリングモードで動作する信号プロセッサからの制御信号を受け取り、前記信号プロセッサはバーストクロックに応じるものであり、
前記複数のデジタル値から信号レベルを補間することによって信号レベルを計算し、
前記計算された信号レベルが前記信号プロセッサに利用可能となるのに応答してバーストクロックをイネーブルする、ステップを有することを特徴とする信号処理方法。
【請求項８】
前記信号プロセッサからの前記制御信号がシンボルレートであることを特徴とする、請求項７記載の信号処理方法。
【請求項９】
固定レートの時間での前記複数のデジタル値の源がアナログ‐デジタル・コンバータであることを特徴とする、請求項７記載の信号処理方法。
【請求項１０】
前記複数のデジタル値から信号レベルを補間することによって信号レベルを計算する前記ステップが三次補間器または線形補間器または区分放物補間器を使って実行されることを特徴とする、請求項７記載の信号処理方法。
【請求項１１】
アナログ信号源と、
前記アナログ信号を固定レートのデジタル信号に変換するアナログ‐デジタル・コンバータと、
同期サンプリングモードで動作する復調器と、
バーストクロックを受け、シンボルレートを表す制御信号を生成するプロセッサと、
前記制御信号を受け、シンボル位置に隣接する複数の固定レート標本値を補間することによって該シンボル位置におけるシンボル値を計算することによって前記固定レートデジタル信号を処理して前記シンボルレートで標本値を与え、該標本値を前記復調器に出力する補間器とを有し、前記補間器は前記シンボルレートでの前記標本値が前記信号プロセッサによって処理される準備ができるのに応答してバーストクロックをイネーブルするよう動作することを特徴とする、
信号処理装置。
【請求項１２】
前記補間器が三次補間器または線形補間器または区分放物補間器であることを特徴とする、請求項１１記載の信号処理装置。
【請求項１３】
前記補間器が集積回路内にあることを特徴とする、請求項１１記載の信号処理装置。
【請求項１４】
前記補間器がソフトウェアを用いて実装されることを特徴とする、請求項１１記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００３年１月１７日に出願され、「固定レートサンプリングモードにおいて同期サンプリング設計を使用する方法」と題する米国特許仮出願６０／４４０，７３４の利益を主張するものである。前記仮出願は参照によってその全体が本出願に組み込まれる。
【０００２】
本出願は一般にはテレビ信号処理装置のような無線周波信号を処理する装置に関するものである。より具体的には、本出願は、同期サンプリングモードで動作している回路が固定レートサンプリングモードのアプリケーションと組み合わせてともに用いるために適応する必要のあるような集積回路において特に有用である。
【背景技術】
【０００３】
本出願は一般にはテレビ信号処理装置のような無線周波信号を処理する装置に関するものである。より具体的には、本出願は、同期サンプリングモードで動作している回路が固定レートサンプリングモードのアプリケーションと組み合わせてともに用いるために適応する必要のあるような集積回路において特に有用である。
【０００４】
現代の信号処理装置は典型的にはＮＴＳＣ、ＡＴＳＣ、ＱＡＭ、衛星信号といった多数の信号フォーマットを処理するための信号処理回路を有している。そのような信号処理装置は典型的には、当該装置によって受信された複数の信号またはチャンネルから特定の信号またはチャンネルを選択するチューナーのような、さまざまな要素を有している。ＡＴＳＣまたは衛星信号のようなデジタル信号を処理するためには、前記信号処理回路、特にチューナーはこれらの機能を高速デジタル回路を用いて実行する必要がある。いくつかのデジタル信号処理装置は同期サンプリングモードで動作する。ＡＤコンバータのほうはデジタルシンボル位置と一致して標本値を採る。そのデジタルシンボル、そしてその後はサンプリング周波数が復調器によって計算され、この復調器から前記ＡＤのサンプリングレートを制御するレート制御信号が出力される。ＡＤコンバータを固定時間間隔で使って標本値を採ることも可能である。
【０００５】
元来同期サンプリングモードで動作するよう意図されていた設計を固定レートサンプリングモードで動作するよう転換するのは、時間の面からも費用の面からもしばしば大がかりな設計変更である。これは主として設計中のメモリ要素すべてにイネーブル信号を提供しなければならないことによる。イネーブル信号が設計全体を通じて必要となるのは、復調器が高レートで走っており、すべてのクロック信号にデジタルシンボルが付随しているとは限らないため、いつ処理を進めるべきかを識別するためである。前記設計変更を実施するためには通例元来の設計に精通している必要があり、再度の検証を実行することも必要になる。設計の再利用という状況では、イネーブルラインの必要性を課して、固定レートサンプルを同期サンプルに変換できる前処理ブロックを導入することが有益であろう。
【０００６】
さらに、デジタル信号処理アプリケーションでは、処理回路を駆動するために典型的には多くの異なるクロックが使われている。これらのクロックは典型的には位相ロックループ（ＰＬＬ）から導かれる。データがＡＤコンバータを通じて集められるとき、ＡＤコンバータのクロックにＰＬＬ出力を使うことはその性能を劣化させうる。高速ＡＤコンバータはクロックジッターに敏感だからである。ＡＤコンバータを駆動するのに外部クロックを用いる場合、ＡＤクロックとＰＬＬ出力クロックとの間の未知位相のために同期の問題が生じる。以前には、設計者たちはクロック再同期回路、あるいは二段重ねフリップフロップを参照クロックとＰＬＬクロック線に対して用いてきた。この解決法は、「悪い位相」が時間の一部の間にのみ生じるという仮定に基づいている。しかし、もしシステムが始動したときに「悪い位相」であった場合、常時その悪い位相で動作し続けることになる。これはデータ・ラッチングの原因となり、システムを不安定状態にする。したがって、二段重ねフリップフロップ法の堅牢さには疑問符が付く。ＰＬＬ出力クロックと同期したＡＤクロックをデジタル信号処理回路が使うことが、ＡＤ出力のラッチングを楽にし、クロックジッターに付随する問題を防ぐために望ましい。
【０００７】
本発明のある側面は、固定レートデジタル信号源、シンボルレートを表す制御信号を生成するための同期サンプリングモードで動作する信号プロセッサ、および前記制御信号を受け、前記固定レートデジタル信号を処理して前記シンボルレートで標本値を与える補間器を有する信号処理装置である。
【０００８】
上述したことを含めこの発明のさまざまな特徴や利点、そしてそれを実現する仕方は、以下に付属の図面との関連で述べる本発明の実施形態によってより明らかとなり、本発明がよりよく理解されることであろう。
【発明の開示】
【課題を解決するための手段】
【０００９】
ここに述べる例示は本発明の好ましい実施形態を解説するものであって、そのような例示を本発明の範囲をいかなる形であれ限定するものと解釈してはならない。
【００１０】
図１を参照すると、図１のテレビ信号処理装置１００の代表例としての実施形態のブロック図が示されている。図１では、テレビ信号処理装置１００は、信号受信要素１１０のような信号受信手段、チューナー１３０のような同調手段、復調器１４０のような復調手段、デコーダ１７０のような復号手段、プロセッサおよびメモリ１８０のような処理手段および記憶手段、オーディオアンプ１９０のようなオーディオ増幅手段、スピーカー１３５のようなオーディオ出力手段、ビデオプロセッサ１４５のようなビデオ処理手段、ディスプレイ１５５のような表示出力手段、プロセッサおよびメモリ１８０に応ずる電源およびスイッチを有している。前述の要素のいくつかはたとえば集積回路（ＩＣ）を用いて具体化することができる。説明を簡明にするため、テレビ信号処理装置１００の従来からの要素のうちのあるものは各種制御信号も含めて図１では示していない。ある実施例によると、テレビ信号処理装置１００は信号の受信および処理をアナログおよびデジタルフォーマットの両方または一方においてすることができる。
【００１１】
信号受信要素１１０はオーディオ、ビデオ、および補助データまたはそのいずれかを信号源から受信するよう動作する。信号源とは、無線周波放送信号送信源またはケーブルテレビ送信といったものである。信号受信要素１１０はアンテナ、入力端子その他の要素のようないかなる信号受信要素として具体化してもよい。
【００１２】
チューナー１３０はオーディオ、ビデオ、および補助データまたはそのいずれかの信号を含む信号を同調させるよう動作する。したがって、チューナー１３０はテレビ信号処理装置１００の主たる画像の信号を同調させることもできる。ある実施例によると、テレビ信号処理装置１００はさらにピクチャー・イン・ピクチャー（ＰＩＰ）機能を含むこともある。その場合、第一のチャンネルがメイン画面のためのオーディオ・ビデオ信号を含んでおり、第二のチャンネル（図示せず）がＰＩＰ機能用のオーディオ・ビデオ信号を含んでいる。復調器１４０はチューナー１３０から与えられる信号を復調するよう動作し、アナログとデジタルの両方または一方の送信フォーマットの信号を復調することができる。
【００１３】
デコーダ１７０は、前記復調器１４０から与えられるオーディオ、ビデオ、および補助データまたはそのいずれかの信号を含む信号を復号するよう動作する。ある実施例によると、デコーダ１７０は番組案内データを表すデジタルデータや緊急事態を示す緊急警報信号を復号する。デコーダ１７０は、アナログテレビ信号の垂直帰線期間（ＶＢＩ）に含まれる補助データ信号を表すデータを復号するなど、その他の復号機能をも実行してもよい。
【００１４】
プロセッサおよびメモリ１８０は、テレビ信号処理装置１００のさまざまな処理、制御、データ保存機能を実行するよう動作する。ある実施例では、プロセッサ１８０はデコーダ１７０から与えられるオーディオ・ビデオ信号を処理するよう動作し、たとえばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｔａｎｄａｒｄｓ  Ｃｏｍｍｉｔｔｅｅ「全国テレビ方式委員会」）信号処理のようなアナログ処理およびＭＰＥＧ（Ｍｏｔｉｏｎ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔ  Ｇｒｏｕｐ「動画専門家グループ」）のようなデジタル処理の両方または一方を実行することができる。
【００１５】
プロセッサおよびメモリ１８０はまた、デコーダ１７０から補助データ信号を受信するよう動作し、受信した補助データに基づいてどのような作用が必要とされているかを判断する。たとえば、ＥＰＧ〔電子番組表〕データが受信された場合、プロセッサ１８０はそのＥＰＧデータを整理してプロセッサに付随するメモリ１８０に保存するよう決定することができる。プロセッサ１８０がテレビ信号処理装置１００の緊急警報機能に関連する補助データを受信した場合、その緊急警報信号中のデータをメモリ１８０に保存されているユーザー設定データと比較し、緊急警報信号を作動させるよう緊急警報機能が作動されるかどうかを決定することができる。
【００１６】
オーディオアンプ１９０は、プロセッサ１８０から与えられるオーディオ信号を増幅するよう動作する。スピーカー１３５はオーディオアンプ１９０から与えられる増幅されたオーディオ信号を耳に聞こえる音として出力するよう動作する。
【００１７】
ビデオプロセッサ１４５はプロセッサ１８０から与えられるビデオ信号を処理するよう動作する。ある実施例によると、そのようなビデオ信号は、ＥＰＧ情報や緊急警報情報のような受信補助データ信号中に含まれるデータに基づく情報を含んでいることがある。ビデオプロセッサ１４５は、クローズドキャプションの表示を可能にするクローズドキャプション回路を含んでいてもよい。ディスプレイ１５５はビデオプロセッサ１４５から与えられる処理済み信号に対応する視覚表示を与えるよう動作する。
【００１８】
図２を参照すると、固定レートサンプリングモードに従って動作するＡＤコンバータ２２０と、その後段で同期サンプリングモードに従って同時に動作する復調器２４０のような信号処理回路とを有するデジタル信号処理回路２００の代表例としての実施形態のブロック図が示されている。該デジタル信号処理回路はさらに、チューナー２１０、補間器２３０、クロック生成器２６０および位相ロックループ（ＰＬＬ）２５０と固定レートクロック２７０を有している。
【００１９】
図２に示されたこの代表例としての実施形態において、チューナー２１０は中間周波（ＩＦ）アナログ信号を出力する。ＡＤコンバータ２２０はＩＦアナログ信号の標本値を固定サンプリングレートで採取する。これらの固定レート標本値の採取は、固定レートクロック２７０によってＡＤコンバータ２２０に入力されるデジタルクロック信号に対応する時点において行われる。この固定レート標本値は、補間器２３０によって固定レートで読まれ、離散的な数の標本値が該補間器２３０によって保存される。標本値の数は補間器２３０が使っている補間法に依存する。
【００２０】
次に補間された標本値から補間値が採られて、シンボルレートまたはその整数倍の標本値が得られる。これは補間器２３０において、復調器２４０からのレート制御信号に基づいて行われる。同期サンプリング動作モードでは、もともと電圧制御発信器（ＶＣＸＯ）というものの周波数を制御するためにレート制御信号が使われていた場合がある。そのような場合、補間器２３０は、そのレート制御入力が、ＶＣＸＯに行くこのレート制御信号の効果を模倣して復調器２４０に届けられるデータ標本値に作用するように設計される。補間器２３０は固定レートクロック２７０を用いて動作し、一方、復調器２４０はクロック生成器２６０によって生成されるバーストクロックに基づいて動作する。補間器２３０によってバーストクロックがイネーブルされるのは、補間器２３０内に復調器２４０によって処理する準備のできた標本値があるときである。復調器２４０およびその後の同期サンプリングモード回路にはいって行くクロック生成器２６０によって生成されるクロック周波数は複数可能である。これらのクロックはすべて、補間器２３０から引き出される各シンボルに対して１シンボルの時間進むことが許される。たとえば、シンボルレートの８倍で走るクロックは、補間器２３０から採られた各シンボルに対して８周期進むことが許される。
【００２１】
図３を参照すると、本発明の代表例としての実施形態に基づくクロック生成回路のブロック図が示されている。図３では、クロック生成回路３００は、ＡＤコンバータ３１０、ＰＬＬ３５０、クロック分割器３６０、および復調器３４０を有している。クロック分割器３６０はＰＬＬによって生成されるクロックと参照クロックとを同期させるのに使われるが、これについては図４においてさらに説明する。クロック分割器３６０はまた、後続の信号処理回路によって使われる同期されたクロック信号の整数倍を生成する。
【００２２】
図４を参照すると、本発明の代表例としての実施形態に基づくクロック生成器のクロック分割回路４００の図が示されている。図４では、クロック分割回路４００は、複数のＤフリップフロップ４０５、４１０、４１５、４２０、４２５、４６０、４６５、４７０、複数のＡＮＤゲート４３０、４３５、４４０、４４５、複数のＯＲゲート４５０、４５５を有している。図４に示した本発明の代表例としての実施形態では、５つのＤフリップフロップ４０５、４１０、４１５、４２０、４２５は参照クロックのための遅延線をつくるために使われている。ＰＬＬクロックは遅延線の状態を進めるのに使われる。ＡＮＤゲート４３０、４３５、４４０、４４５およびＯＲゲート４５０、４５５を有する論理素子の組は遅延線４０５、４１０、４１５、４２０、４２５のさまざまな出力段を比較する手段として使われる。たとえば、１倍クロックを生成するには、第一のＤフリップフロップ４０５、第二のＤフリップフロップ４１０、第四のＤフリップフロップ４２０、および第五のＤフリップフロップの出力の状態が、論理素子の組４３０、４３５、４４０、４４５、４５０、４５５を使って比較される。この１倍クロックは次に最終Ｄフリップフロップ４６０に通され、参照クロックのＰＬＬクロックとの同期が完了する。
【００２３】
図５を参照すると、本発明の代表例としての実施形態に基づくクロック分割回路のタイミング図が示されている。ここで示されているタイミング図は図４のクロック分割回路４００にて示されている点における信号状態を表している。
【００２４】
この発明は好ましい設計をもつ形で記述されてきたが、この開示の精神と範囲から外れることなくさらに修正することもできる。よってこの出願は、本発明の一般原理を使った本発明のいかなる変異形、使用、改変をもカバーするものである。さらに、この出願は、本開示から離れるがこの発明が関する業界において既知あるいは習慣的な慣行であるようなものについても、付属の特許請求の範囲にはいる限りカバーするものである。
【図面の簡単な説明】
【００２５】
【図１】本発明の代表例としての実施形態に基づくテレビの信号処理装置のブロック図である。
【図２】固定レートサンプリングモードで動作するＡＤコンバータとその後段で同期サンプリングモードに従って同時に動作する信号処理回路とを用いたデジタル信号処理回路の代表例としての実施形態のブロック図である。
【図３】本発明の代表例としての実施形態に基づくクロック生成回路のブロック図である。
【図４】本発明の代表例としての実施形態に基づくクロック生成器のクロック分割回路の図である。
【図５】本発明の代表例としての実施形態に基づくクロック分割回路のタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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