(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、ＳｒＴｉＯ３−ｘ（０＜ｘ≦１）を含む導電性金属酸化物で形成された電荷保持層と、
前記電荷保持層上に形成され、７．８以上の比誘電率を有し、常誘電体の絶縁性金属酸化物で形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成され、金属又は導電性金属酸化物で形成された制御ゲート電極と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第２の絶縁膜の構成材料は、アルカリ土類金属、希土類金属、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ａｌの中から選択された元素を含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記制御ゲート電極の構成材料は、前記電荷保持層の構成材料と同じであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記電荷保持層の構成材料は、前記第２の絶縁膜の構成材料より単位酸素当たりの標準生成エンタルピーが大きいことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記制御ゲート電極の構成材料は、前記第２の絶縁膜の構成材料より単位酸素当たりの標準生成エンタルピーが大きいことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第２の絶縁膜の構成材料は、ＬａＡｌＯ３であり、
前記制御ゲート電極の構成材料は、Ａｌである
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記第２の絶縁膜の構成材料は、ＨｆＯ２であり、
前記制御ゲート電極の構成材料は、Ｐｔである
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項８】
前記第２の絶縁膜の構成材料は、ＳｒＺｒＯ３であり、
前記制御ゲート電極の構成材料は、ＳｒＲｕＯ３である
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項９】
前記第２の絶縁膜の構成材料は、ＬａＡｌＯ３であり、
前記制御ゲート電極の構成材料は、ＳｒＲｕＯ３である
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１０】
前記第２の絶縁膜の構成材料は、Ｌａ及びＡｌの酸化物、Ｈｆの酸化物、Ｓｒ及びＺｒの酸化物、Ｌａ及びＺｒの酸化物、Ｌａ及びＨｆの酸化物、Ｚｒの酸化物のいずれかである
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】
前記制御ゲート電極の結晶構造は、前記電荷保持層の結晶構造と同じであることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極と制御ゲート電極とを備えた２重ゲート構造の半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの一種であるフラッシュメモリのセルトランジスタは、浮遊ゲート電極と制御ゲート電極とを備えた２重ゲート構造からなる。このフラッシュメモリでは、メモリセルの微細化とともに周辺回路のトランジスタの耐圧が低下し、最大動作電圧の低下が避けられず、書き込み・消去電圧の低電圧化が重要な課題となっている。そこで、Ｓｉ基板から浮遊ゲート電極へ、低電圧でも効率よく電荷を注入できる方法として、（ａ）トンネル絶縁膜を薄膜化することや、（ｂ）電極間絶縁膜の容量を増加し、トンネル絶縁膜に高い電界をかけること、が考えられている。
【０００３】
しかしながら、（ａ）に関しては、電荷保持を考慮すると、トンネル絶縁膜の薄膜化に限界がある。（ｂ）に関しては、具体的には、（１）浮遊ゲート電極と電極間絶縁膜の接触面積を増加させる方法（例えば、特許文献１参照）、（２）電極間絶縁膜を薄膜化する方法（例えば、特許文献２参照）、（３）電極間絶縁膜に高誘電体絶縁膜を用いる方法（例えば、特許文献３参照）が考えられる。
【０００４】
ここで、（１）については、浮遊ゲート電極を取り囲むようにして制御ゲート電極を設置しているため、セル間隔の縮小が困難である。つまり、単位セル面積のスケーリングルール（４Ｆ２）を満たすことが原理的に不可能で、上記問題を打開することは難しい。（２）については、浮遊ゲート電極と制御ゲート電極との間のリーク電流を抑制することが困難になり、様々な誤動作が生じる。（３）については、従来使われているポリシリコンからなる浮遊ゲート電極上に酸化物からなる高誘電体絶縁膜を成膜すると、ポリシリコンが酸化されてＳｉＯ２を主成分とする低誘電率界面層が形成され易く、またこれを取り除くことがプロセス上難しい。この低誘電率界面層が形成されると、低誘電率界面層と高誘電体絶縁膜の容量が直列接続するため、電極間絶縁膜の実効容量は小さくなる。また、特許文献２のように浮遊ゲート電極としてポリシリコン上にＲｕＯ２やＩｒＯ２等の導電性酸化物を形成する方法を採用しても、ポリシリコンとこれら酸化物が反応して新たに低誘電率界面層が形成され易い。また、低誘電率界面層の形成を防ぐために浮遊ゲート電極をポリシリコンから金属や導電性金属窒化物に変更したとしても、この金属がトンネル絶縁膜や電極間絶縁膜の界面で反応層を形成したり、この金属がトンネル絶縁膜に拡散して絶縁不良を起こしたりする問題が生じる可能性がある。このように、（３）の方法は、プロセス上の困難が残っている。
【０００５】
ところで、電極間絶縁膜に強誘電体材料を用いるＭＦＭＩＳＦＥＴ（Metal Ferro electric Metal Insulator Semiconductor FET）構造が知られている。しかし、強誘電体は、分極を生じるために過剰な電荷を保持してしまう問題に加えて、浮遊ゲート電極に電荷を注入、放出する際に分極反転を繰り返すことで誘電体膜自体が疲労して分極量が減少する、いわゆる疲労特性がある。このことから、閾値制御が難しくなり、信頼性の問題が生じる。
【０００６】
また、特許文献４に開示されているようなＳＩＭＩＳ（Silicon Insulator Metal Insulator Silicon）型トランジスタがある。このＳＩＭＩＳ型トランジスタにおいて、浮遊ゲート電極は導電性酸化物（Ｍ）からなり、制御ゲート電極はシリコン（Ｓ）からなり、電極間絶縁膜はシリコン（Ｓ）と導電性酸化物（Ｍ）から分離した酸素との化合物（Ｉ）からなる。しかし、ＳＩＭＩＳ型トランジスタでは、次のような問題が生じる。第１に、制御ゲート電極に半導体を用いると、この制御ゲート電極に電圧を印加したときに空乏層が形成される。その結果、この空乏層と電極間絶縁膜の容量が直列接続となり、電極間絶縁膜の実効容量が低下する。第２に、制御ゲート電極の半導体が絶縁膜と反応することで、制御ゲート電極と電極間絶縁膜との界面にＳｉＯ２またはシリケートといった低誘電率の界面酸化層が形成される。このため、この界面酸化層と電極間絶縁膜の容量が直列接続となり、この場合も実効容量が低下する。第３に、電極間絶縁膜に制御ゲート電極の半導体材料、例えばシリコンが含まれると電極間絶縁膜がシリケート化して誘電率が低下し、その結果、電極間絶縁膜の容量が低下する。
【特許文献１】特開２００２−５０７０３号公報
【特許文献２】特開平８−１７９４５号公報
【特許文献３】特開２００３−１６８７４９号公報
【特許文献４】特開２００３−４６００４号公報
【非特許文献１】「躍進するフラッシュメモリ」、舛岡富士夫著、工業調査会
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、電極間絶縁膜の容量の低下を抑制し、低消費電力かつ高速動作が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一視点による半導体記憶装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、ＳｒＴｉＯ３−ｘ（０＜ｘ≦１）を含む導電性金属酸化物で形成された電荷保持層と、前記電荷保持層上に形成され、７．８以上の比誘電率を有し、常誘電体の絶縁性金属酸化物で形成された第２の絶縁膜と、前記第２の絶縁膜上に形成され、金属又は導電性金属酸化物で形成された制御ゲート電極とを具備する。
【発明の効果】
【０００９】
本発明によれば、電極間絶縁膜の容量の低下を抑制し、低消費電力かつ高速動作が可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
１．  実施形態
１．１  構造
図１（ａ）及び（ｂ）は、本発明の一実施形態に係るフラッシュメモリセルの概略的な断面図を示す。図１（ａ）は、ワード線に垂直な方向（ビット線方向）の断面図である。図１（ｂ）は、ワード線に平行な方向（ワード線方向）の断面図である。以下に、本発明の一実施形態に係るメモリセルの概略的な構造について説明する。尚、メモリセル以外のフラッシュメモリの一般的な構造に関しては、例えば非特許文献１等に記述されているものと同様であるため、説明は省略する。
【００１２】
図１（ａ）及び（ｂ）に示すように、Ｓｉ基板１上にトンネル絶縁膜２、浮遊ゲート電極ＦＧ、電極間絶縁膜ＩＮ、制御ゲート電極ＣＧ及びワード線９が順次積層され、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとを備えた２重ゲート構造のセルトランジスタＴｒが形成されている。ここで、浮遊ゲート電極ＦＧは、導電性金属酸化膜３からなる。電極間絶縁膜ＩＮは、高誘電率（例えば比誘電率が７．８以上）を有し、常誘電体の絶縁性金属酸化膜４からなる。制御ゲート電極ＣＧは、導電性金属含有膜５からなる。
【００１３】
図１（ａ）に示すように、Ｓｉ基板１内には所定の不純物が注入されたソース／ドレイン拡散層１０が形成されている。このソース／ドレイン拡散層１０は、図示するように隣り合うセルで共有してもよい。また、隣り合うセル間は、素子分離絶縁膜１１で埋め込まれている。
【００１４】
図１（ｂ）に示すように、Ｓｉ基板１内には溝７が形成され、この溝７内に素子分離絶縁膜８が埋め込まれている。この素子分離絶縁膜８は、トンネル絶縁膜２、浮遊ゲート電極ＦＧ、電極間絶縁膜ＩＮ及び制御ゲート電極ＣＧの側面を覆っている。また、隣り合うセルは、ワード線９で接続されている。
【００１５】
以上のように、電極間絶縁膜ＩＮは高誘電率を有する常誘電体の絶縁性金属酸化物で構成し、浮遊ゲート電極ＦＧは導電性金属酸化物で構成する。このため、電極間絶縁膜ＩＮと浮遊ゲート電極ＦＧを形成したとき、またその後に必要な加熱プロセスで電極間絶縁膜ＩＮの酸素が浮遊ゲート電極ＦＧと反応したとしても、浮遊ゲート電極ＦＧは導電性酸化物であるために酸化が進んだとしても導電性を保つ。従来のポリシリコンで形成された浮遊ゲート電極ＦＧは電極間絶縁膜ＩＮの酸素によってポリシリコン電極が酸化反応を起こし、ＳｉＯ２が形成されていた。本実施形態は、浮遊ゲート電極ＦＧと電極間絶縁膜ＩＮを酸化物にすることで浮遊ゲート電極ＦＧと電極間絶縁膜ＩＮで相互拡散して酸化もしくは還元反応が起きたとしても、共に酸化物であるので界面酸化層は形成されない。逆に、浮遊ゲート電極ＦＧからの酸素が電極間絶縁膜ＩＮに拡散して反応したとしても、酸素欠損が補償されることになり、電極間絶縁膜ＩＮを流れるリーク電流量が減少し、信頼性が向上する。つまり、電極間絶縁膜ＩＮと浮遊ゲート電極ＦＧとの間にＳｉＯ２やシリケートのような低誘電率の絶縁膜の酸化物界面層が形成されることがないため、電極間絶縁膜ＩＮの容量の低下を抑制することが可能となる。従って、トンネル絶縁膜１に高い電界をかけることが可能となり、Ｓｉ基板１から浮遊ゲート電極ＦＧへ、低電圧でも効率よく電荷を注入でき、低消費電力かつ高速動作が可能な半導体記憶装置を提供できる。
【００１６】
１．２  製造方法
図２乃至図４は、本発明の一実施形態に係るフラッシュメモリセルの製造工程の概略的な断面図を示す。図２乃至図４は、図１（ｂ）と同様、ワード線方向の断面図である。以下に、本発明の一実施形態に係るメモリセルの製造方法について説明する。
【００１７】
最初に、ワード線方向のセルの加工が行われる。まず、図２に示すように、弗化水素酸によりＳｉ基板１の表面のダングリングボンド（dangling bond）が水素終端された後、酸化炉において酸素雰囲気で加熱することによりＳｉ基板１上にトンネル絶縁膜（ＳｉＯ２膜）２が形成される。続いて、スパッタ法等の成膜方法を用いて、トンネル絶縁膜２上に、導電性金属酸化膜３、絶縁性金属酸化膜４及び導電性金属含有膜５が順次成膜される。次に、図３に示すように、例えばフォトレジストからなるマスク６が導電性金属含有膜５上に塗布され、リソグラフィ工程によりマスク６がパターニングされる。続いて、図４に示すように、ＲＩＥ（Reactive Ion Etching）のような異方性エッチングにより、マスク６で覆われていない領域の導電性金属含有膜５、絶縁性金属酸化膜４、導電性金属酸化膜３、トンネル絶縁膜２及びＳｉ基板１の一部がエッチングされる。その結果、Ｓｉ基板１内に溝７が形成される。次に、ＣＶＤ（Chemical Vapor Deposition）法により、溝７を埋めるようにして素子分離絶縁膜８が形成される（図１（ｂ）参照）。そして、ＣＭＰ（Chemical Mechanical Polishing）で素子分離絶縁膜８及びマスク６が研磨され、素子分離が完了する。次に、ＣＶＤ法により、導電性金属含有膜５上にワード線９が形成される（図１（ｂ）参照）。
【００１８】
次に、ビット線方向のセルの加工が行われる。まず、例えばフォトレジストからなるマスク（図示せず）がワード線９上に塗布され、リソグラフィ工程により前記マスク（図示せず）がパターニングされる。次に、ＲＩＥのような異方性エッチングにより、前記マスク（図示せず）で覆われていない領域のワード線９、導電性金属含有膜５、絶縁性金属酸化膜４、導電性金属酸化膜３及びトンネル絶縁膜２がエッチングされ、Ｓｉ基板１の表面が露出される。続いて、Ｓｉ基板１の表面に不純物イオンが注入され、ソース／ドレイン拡散層１０が形成される（図１（ａ）参照）。次に、前記マスク（図示せず）、ワード線９、導電性金属含有膜５、絶縁性金属酸化膜４、導電性金属酸化膜３及びトンネル絶縁膜２が素子分離絶縁膜１１で埋め込まれる。そして、ＣＭＰで素子分離絶縁膜１１及び前記マスク（図示せず）が除去される。
【００１９】
以上の結果、図１（ａ）及び（ｂ）に示すように、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとを備えた２重ゲート構造のセルトランジスタＴｒが完成する。
【００２０】
尚、上述する製造方法は一例であり、図１（ａ）及び（ｂ）の構造が形成されれば、どのような成膜方法、成膜手順でも構わない。例えば、メモリセルの各層の成膜方法としてスパッタリング法やＣＶＤ法だけでなく、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition）、ＰＬＤ（Pulse Laser Deposition）法、ＡＬＤ（Atomic Layer Deposition）法等を用いてもよいし、メモリセルの各層を積層する前にソース／ドレイン拡散層１０を形成するゲートラスト法を用いることで成膜手順を変更してもよい。
【００２１】
１．３  材料
（１）材料
電極間絶縁膜ＩＮは、高誘電率を有する絶縁性金属酸化物からなる。このような電極間絶縁膜ＩＮの構成材料は、アルカリ土類金属、希土類金属、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ａｌの中から選択された少なくとも１つの元素を含む。より具体的には、例えば、ＬａＡｌＯ、ＬａＺｒＯ、ＬａＨｆＯ、ＨｆＡｌＯ、ＺｒＡｌＯ、ＺｒＯ、ＨｆＯ、ＡｌＯ等のようなＬａ、Ａｌ、Ｚｒ、Ｈｆのいずれかの元素を含む化合物等が考えられる。但し、上記材料のうち、強誘電体ではなく、常誘電体である材料が望ましい。強誘電体材料を電極間絶縁膜ＩＮに用いると、上述するように素子の信頼性が低下する恐れがあるからである。また、電極間絶縁膜ＩＮの材料として低誘電率材料ではなく高誘電体材料を用いるのは、電極間絶縁膜ＩＮの容量の低下を防ぐためである。
【００２２】
電極間絶縁膜ＩＮの材料の比誘電率は、７．８以上７８以下が好ましい。この下限値及び上限値は、トンネル絶縁膜２のＳｉＯ２（比誘電率３．９）を基準として規定している。ここで、トンネル絶縁膜２は後述するようにＳｉＯＮでもよいが、ＳｉＯＮではなくＳｉＯ２を基準としたのは、ＳｉＯＮは酸素と窒素の組成比によって比誘電率が変化（５〜７程度まで変化）するのに対しＳｉＯ２の比誘電率が３．９と一定であること、ＳｉＯ２の方がＳｉＯＮより比誘電率が低いこと、からである。
【００２３】
まず、下限値は、トンネル絶縁膜２であるＳｉＯ２（比誘電率３．９）との容量の比を２倍以上とることが望ましいためである。例えば電極間絶縁膜ＩＮとトンネル絶縁膜２が同じ膜厚、同じＳｉＯ２である場合と比べて、トンネル絶縁膜２に対して電極間絶縁膜ＩＮの比誘電率を２倍にすれば、電極間絶縁膜ＩＮにかける必要のある電圧を半分にすることができて、制御ゲート電極ＣＧにかける電圧を抑制することができる。以上のことから、電極間絶縁膜ＩＮの比誘電率の下限値は、ＳｉＯ２の比誘電率３．９の２倍の「７．８」と規定される。
【００２４】
一方、上限値は、電極間絶縁膜ＩＮに比誘電率の高い材料を用いたとしても書き込み、消去に必要な電圧は限界があることから規定される。例えば、電極間絶縁膜ＩＮとトンネル絶縁膜２に同じ膜厚、同じ材料を用いて、書き込み及び消去に必要な制御ゲート電圧は２０Ｖの場合を考える。この場合、電極間絶縁膜ＩＮとトンネル絶縁膜２にはそれぞれ１０Ｖ、１０Ｖの電圧がかかる。つまり、書き込み、消去に必要なトンネル絶縁膜２の電圧は１０Ｖである。ここで、電極間絶縁膜ＩＮの比誘電率を２０倍にすれば、電極間絶縁膜ＩＮに必要な電圧は０．５Ｖまで低下できる。つまり、制御ゲート電圧は１０．５Ｖで消去、書き込みができるようになる。しかしながら、電極間絶縁膜ＩＮとして、さらに比誘電率の高い材料を用いた場合、例えば５０倍以上も大きな比誘電率の材料を用いたとすると、電極間絶縁膜ＩＮにかける電圧は０．２５Ｖになるが、制御ゲート電極ＣＧにかける必要がある電圧は１０．２５Ｖ程度と、ほとんどメリットがなくなる。加えて、誘電体材料は比誘電率の上昇とともにバンドギャップが小さくなる傾向があり、リーク電流を抑制し難くなる。例えば、比誘電率が８０のＴｉＯ２ではバンドギャップが３．５ｅＶ、比誘電率が２００のＳｒＴｉＯではバンドギャップが３．１ｅＶとなるために、絶縁膜としての使用が困難になる。以上のことから、電極間絶縁膜ＩＮの比誘電率の上限値は、ＳｉＯ２の比誘電率３．９の２０倍の「７８」と規定される。
【００２５】
尚、電極間絶縁膜ＩＮとして考えられる材料の比誘電率を検討すると、例えば、Ｌａ２Ｏ３は３０、ＺｒＯ２、ＨｆＯ２は２５、Ａｌ２Ｏ３は８．５なので、これらの化合物（ＬａＡｌＯ３など）が用いられると考えると、電極間絶縁膜ＩＮの材料の比誘電率は８．５〜３０程度となる。また、電極間絶縁膜ＩＮとして考えられるＳｒＺｒＯ３の比誘電率は６０であることから、電極間絶縁膜ＩＮの材料の比誘電率は８．５〜６０程度となる。
【００２６】
浮遊ゲート電極ＦＧは、導電性金属酸化物からなる。このような浮遊ゲート電極ＦＧの構成材料は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ａｌの中から選択された少なくとも１つの元素を含む。
【００２７】
制御ゲート電極ＣＧは、金属又は導電性金属酸化物からなる。このような制御ゲート電極ＣＧの構成材料は、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ａｌの中から選択された少なくとも１つの元素を含む。尚、制御ゲート電極ＣＧは浮遊ゲート電極ＦＧと同じ構成材料で形成してもよく、両者を同じ材料とすることでプロセスが容易になる利点がある。
【００２８】
トンネル絶縁膜２は、例えばＳｉＯ２、ＳｉＯＮ等の絶縁膜からなる。尚、フラッシュメモリの動作原理に基づけば、トンネル絶縁膜２の容量を電極間絶縁膜ＩＮの容量よりも下げてトンネル絶縁膜２に高い電圧が印加されるようにすることが望ましいため、トンネル絶縁膜２の比誘電率は電極間絶縁膜ＩＮの比誘電率より小さいことが望ましい。
【００２９】
（２）標準生成エンタルピー（standard entropy of formation）
浮遊ゲート電極ＦＧの構成材料の単位酸素当たりの標準生成エンタルピーＳＥＦＧは、電極間絶縁膜ＩＮの構成材料の単位酸素当たりの標準生成エンタルピーＳＥＩＮより大きいことが望ましい。また、制御ゲート電極ＣＧの構成材料の単位酸素当たりの標準生成エンタルピーＳＥＣＧは、電極間絶縁膜ＩＮの構成材料の単位酸素当たりの標準生成エンタルピーＳＥＩＮより大きいことが望ましい。このような構成材料からなる電極間絶縁膜ＩＮは、浮遊ゲート電極ＦＧや制御ゲート電極ＣＧよりも酸化物として安定であることから、酸素欠損が形成され難く、絶縁性に対する信頼度を向上できるからである。例えば、電極間絶縁膜ＩＮの膜質改善の熱プロセスを行なうと、単位酸素当たりの標準生成エンタルピーが大きい材料を含む浮遊ゲート電極ＦＧの酸素が解離して電極間絶縁膜ＩＮへ拡散する。単位酸素当たりの標準生成エンタルピーが小さい材料を含む電極間絶縁膜ＩＮは酸素が解離し難いことから酸素欠損は増加し難いだけでなく、浮遊ゲート電極ＦＧの酸素により酸素欠損が補償されることで絶縁性が良化し、信頼性が向上する。浮遊ゲート電極ＦＧは酸素欠損しても導電性は保たれる。浮遊ゲート電極ＦＧと電極間絶縁膜ＩＮを形成した後に熱が加わるプロセスは、配線形成、層間絶縁膜形成などの熱が加わる工程があり、同様の効果が期待できる。
【００３０】
表１は、本発明の一実施形態に係る金属酸化物からなる絶縁膜材料及び電極材料の標準生成エンタルピーの一例を示す。ここで、単位酸素当たりの標準生成エンタルピーが大きい材料であれば酸素を解離し易く酸素欠損ができ易いことを示し、単位酸素当たりの標準生成エンタルピーが小さい材料であれば酸素欠損ができ難いことを示している。
【００３１】
【表１】
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【００３２】
尚、表１からも分かるように、金属酸化物の中には、絶縁膜材料及び電極材料の両方に用いられる材料（ＴｉＯ２、ＺｒＯ２、ＨｆＯ２等）がある。このような材料は、本来絶縁性を示すストイキオメトリーから酸素が欠損する量によって、電極として使用したり、絶縁膜として使用したりすることがある。酸素欠損によって電極及び絶縁膜のどちらとして機能しているかは、酸素欠損量等を陽電子消滅法等の物理分析により検査したり、絶縁膜に流れる電流量を測定したりすることで分かる。
【００３３】
上記の単位酸素当たりの標準生成エンタルピーの観点に基づいた具体的な例は以下の通りである。
【００３４】
（具体例１）
電極間絶縁膜ＩＮの材料としては、Ｃｅ以外の希土類金属（Ｓｃ、Ｙ、ランタノイド）とＡｌの中から元素を１つ選択した場合の２元系酸化物、又は前記希土類金属とＡｌの中から元素を２つ選択した場合の３元系酸化物、もしくはより多い元素で構成した酸化物が望ましい。これらの材料は、単位酸素当たりの標準生成エンタルピーが十分小さいからである。
【００３５】
浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの電極材料としては、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｒｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉの中から選択された１つ以上の元素を主成分とするものが望ましい。これらの材料は、単位酸素当たりの標準生成エンタルピーが十分大きいからである。
【００３６】
尚、この具体例１で述べた全ての材料は、電極間絶縁膜ＩＮと浮遊ゲート電極ＦＧの単位酸素当たりの標準生成エンタルピーの関係（ＳＥＦＧ＞ＳＥＩＮ）を満たす組み合わせとなり、電極間絶縁膜ＩＮと制御ゲート電極ＣＧの単位酸素当たりの標準生成エンタルピーの関係（ＳＥＣＧ＞ＳＥＩＮ）を満たす組み合わせとなる。
【００３７】
（具体例２）
具体例２では、電極間絶縁膜ＩＮがＣａ、Ｓｒ、Ｂａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｅの中から選択されたいずれかの元素で構成され、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧがＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｎｂ、Ｆｅの中から選択されたいずれかの元素で構成された場合の組み合わせについて説明する。
【００３８】
これらの材料を単位酸素当たりの標準生成エンタルピーの順番に並べると、以下のようになる。尚、「絶縁膜」は電極間絶縁膜ＩＮを意味し、「電極」は浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧを意味する。
【００３９】
絶縁膜：Ｃａ＜Ｓｒ＜Ｈｆ＜Ｚｒ＜Ｂａ＜Ｃｅ＜Ｔｉ
電極：Ｔａ＜Ｎｂ＜Ｖ＜Ｈｆ＜Ｚｒ＜Ｆｅ＜Ｔｉ
絶縁膜＋電極：Ｔａ＜Ｎｂ＜Ｃａ＜Ｖ＜Ｓｒ＜Ｈｆ＜Ｚｒ＜Ｆｅ＜Ｂａ＜Ｃｅ＜Ｔｉ
（ａ）上記元素において、「絶縁膜／電極」の２元系酸化物の組み合わせとしては、以下のように１２通りある。
【００４０】
「ＣａＯ／ＶＯ」、「ＣａＯ／ＨｆＯ」、「ＣａＯ／ＺｒＯ」、「ＣａＯ／ＴｉＯ」
「ＳｒＯ／ＨｆＯ」、「ＳｒＯ／ＺｒＯ」、「ＳｒＯ／ＴｉＯ」
「ＨｆＯ／ＺｒＯ」、「ＨｆＯ／ＴｉＯ」
「ＺｒＯ／ＴｉＯ」、「ＢａＯ／ＴｉＯ」、「ＣｅＯ／ＴｉＯ」
（ｂ）希土類金属及びＡｌの中から一つの元素を選択し、この元素を上記（ａ）等の絶縁膜と電極の両方に加えた３元系酸化物も考えられる。例えば、「絶縁膜／電極」の組み合わせは以下の通りである。
【００４１】
「ＣａＡｌＯ／ＶＡｌＯ」、「ＣａＡｌＯ／ＨｆＡｌＯ」、「ＣａＡｌＯ／ＺｒＡｌＯ」、「ＣａＡｌＯ／ＴｉＡｌＯ」
「ＬａＡｌＯ／ＬａＶＯ」、「ＬａＡｌＯ／ＬａＨｆＯ」、「ＬａＡｌＯ／ＬａＺｒＯ」、「ＬａＡｌＯ／ＬａＴｉＯ」
「ＨｆＡｌＯ／ＺｒＡｌＯ」、「ＨｆＡｌＯ／ＴｉＡｌＯ」
「ＬａＺｒＯ／ＬａＴｉＯ」、「ＬａＢａＯ／ＬａＴｉＯ」、「ＬａＣｅＯ／ＬａＴｉＯ」
（ｃ）上記元素のみの３元系酸化物の「絶縁膜／電極」の組み合わせは、以下の通りである。
【００４２】
「ＣａＳｒＯ／ＣａＴｉＯ」、「ＣａＨｆＯ／ＣａＴｉＯ」、「ＣａＺｒＯ／ＣａＴｉＯ」、「ＣａＢａＯ／ＣａＴｉＯ」、「ＣａＣｅＯ／ＣａＴｉＯ」
「ＳｒＨｆＯ／ＳｒＴｉＯ」、「ＳｒＺｒＯ／ＳｒＴｉＯ」、「ＳｒＢａＯ／ＳｒＴｉＯ」、「ＳｒＣｅＯ／ＳｒＴｉＯ」
「ＨｆＺｒＯ／ＨｆＴｉＯ」、「ＨｆＢａＯ／ＨｆＴｉＯ」、「ＨｆＣｅＯ／ＨｆＴｉＯ」
「ＺｒＢａＯ／ＺｒＴｉＯ」、「ＺｒＣｅＯ／ＺｒＴｉＯ」
「ＢａＣｅＯ／ＢａＺｒＯ」
（ｄ）「絶縁膜／電極」が２元系酸化物と３元系酸化物の組み合わせからなる例は、以下の通りである。
【００４３】
「ＨｆＯ／ＬｎＴｉＯ」、「ＨｆＯ／ＡｌＴｉＯ」、「ＨｆＯ／ＳｒＴｉＯ」、「ＺｒＯ／ＬｎＴｉＯ」、「ＺｒＯ／ＡｌＴｉＯ」、「ＺｒＯ／ＳｒＴｉＯ」
（ｅ）「絶縁膜／電極」が３元系酸化物と２元系酸化物との組み合わせからなる例は、以下の通りである。
【００４４】
「ＬａＡｌＯ／ＴｉＯ」、「ＬａＡｌＯ／ＺｒＯ」、「ＬａＨｆＯ／ＴｉＯ」、「ＬａＨｆＯ／ＺｒＯ」
尚、単位酸素当たりの標準生成エンタルピーの観点において、「絶縁膜／電極」の組み合わせとして適していない例としては、「ＨｆＴｉＯ／ＨｆＴａＯ」、「ＨｆＴｉＯ／ＨｆＮｂＯ」、「ＨｆＢａＯ／ＨｆＴａＯ」、「ＨｆＢａＯ／ＨｆＮｂＯ」のような材料があげられる。Ｔｉ、Ｂａの単位酸素当たりの標準生成エンタルピーが、Ｔａ、Ｎｂ、Ｈｇの単位酸素当たりの標準生成エンタルピーよりも小さいからである。
【００４５】
また、上述した電極の材料は、通常絶縁性を示すものも多く、酸素欠損を導入するか遷移金属をドーピングする必要がある。酸素欠損を導入するのであれば、低酸素で成膜する等工夫が必要となる。遷移金属をドーピングするのであれば、電極の材料に用いた金属をドーピングすることで導電性を持たすことができる。
【００４６】
（３）仕事関数（work function）と電子親和力（electron affinity）
浮遊ゲート電極ＦＧの構成材料の仕事関数φｍＦＧ［ｅＶ］、制御ゲート電極ＣＧの構成材料の仕事関数φｍＣＧ［ｅＶ］、電極間絶縁膜ＩＮの構成材料の電子親和力ＥＡＩＮ［ｅＶ］に着目した場合、次の２つの条件が考えられる。但し、以下の全ての条件を必ずしも満たす必要はない。尚、ここで述べる仕事関数とは、ＵＰＳ（Ultraviolet Photoemission Spectroscopy）や熱電子放出といった電極にエネルギーを与える等により得た仕事関数の値であり、データブックに記載されているような仕事関数を指し、電極と半導体を接触させたときのショットキー高さのような界面の状態で変化する仕事関数は意図せず、理想的な仕事関数（ショットキーパラメータが１）の場合を意味する。
【００４７】
第１の条件は、主にメモリセルの電荷保持特性の観点に基づいて規定する。
【００４８】
メモリセルトランジスタＴｒがｎチャネル型ＭＩＳＦＥＴの場合、浮遊ゲート電極ＦＧの構成材料の仕事関数φｍＦＧは、電極間絶縁膜ＩＮの構成材料の電子親和力ＥＡＩＮよりも１．０ｅＶ以上大きいことが望ましい。制御ゲート電極ＣＧの構成材料の仕事関数φｍＣＧは、電極間絶縁膜ＩＮの構成材料の電子親和力ＥＡＩＮよりも１．０ｅＶ以上大きいことが望ましい。浮遊ゲート電極ＦＧと電極間絶縁膜ＩＮとの間、制御ゲート電極ＣＧと電極間絶縁膜ＩＮとの間で、１．０ｅＶ以上の差の電子障壁が存在することで、浮遊ゲート電極ＦＧ内に注入された電荷を浮遊ゲート電極ＦＧ内に閉じ込める効果を向上できるからである。
【００４９】
一方、メモリセルトランジスタＴｒがｐチャネル型ＭＩＳＦＥＴの場合、正孔を浮遊ゲート電極ＦＧに蓄積することになるため、浮遊ゲート電極ＦＧの構成材料の仕事関数φｍＦＧ、制御ゲート電極ＣＧの構成材料の仕事関数φｍＣＧは、電極間絶縁膜ＩＮの電子親和力ＥＡＩＮと電極間絶縁膜ＩＮのバンドギャップＥｇＩＮとの和の値よりも１．０ｅＶ以上小さいことが望ましい。
【００５０】
第２の条件は、主に消費電力の観点に基づいて規定する。この第２の条件の原理については、特開２００５−１９１３５４号公報に詳細が記載されている。
【００５１】
メモリセルトランジスタＴｒがｎチャネル型ＭＩＳＦＥＴの場合、浮遊ゲート電極ＦＧの構成材料の仕事関数φｍＦＧは、φｍＦＧ≦４．４５ｅＶであることが望ましい。特開２００５−１９１３５４号公報では、ｎチャネル型ＭＩＳＦＥＴの場合、ゲート電極の仕事関数φｍは、φｍ≦４．４５ｅＶである導電性酸化物膜を含むことが望ましいとされている。この仕事関数φｍの上限値は、閾値電圧が少なくとも０．４Ｖ以下にできるための条件であり、この値から外れた場合は、消去時により大きな電圧が必要となることで消費電力が増加してしまう。従って、４．４５ｅＶ以下の仕事関数φｍＦＧを有する材料を浮遊ゲート電極ＦＧに用いれば、基板側に電荷を放出する際の消去電圧を低くでき、低電圧で消去できるからである。
【００５２】
メモリセルトランジスタＴｒがｎチャネル型ＭＩＳＦＥＴの場合、浮遊ゲート電極ＦＧの構成材料の仕事関数φｍＦＧは、３．６５ｅＶ≦φｍＦＧである導電性酸化物膜はさらに望ましい。それは、仕事関数φｍＦＧがＳｉ基板のチャネル部の仕事関数とほぼ等しいことで、従来のポリシリコンを浮遊ゲート電極ＦＧに用いたフラッシュメモリと同様の回路設計ができることや、浮遊ゲート電極ＦＧの仕事関数が大きすぎると電子障壁が小さくなり、トンネル絶縁膜の直接トンネル確率が大きくなることでメモリセルの電荷保持特性が劣化するからである。
【００５３】
一方、メモリセルトランジスタＴｒがｐチャネル型ＭＩＳＦＥＴの場合、浮遊ゲート電極ＦＧの構成材料の仕事関数φｍＦＧは、４．７７ｅＶ≦φｍＦＧが望ましい。これは、ｎチャネル型ＭＩＳＦＥＴの場合の仕事関数φｍＦＧの上限値を規定した趣旨と同様で、消費電力の低減のためである。
【００５４】
メモリセルトランジスタＴｒがｐチャネル型ＭＩＳＦＥＴの場合、浮遊ゲート電極ＦＧの構成材料の仕事関数φｍＦＧは、φｍＦＧ≦５．５７ｅＶである導電性酸化物膜はさらに望ましい。これは、ｎチャネル型ＭＩＳＦＥＴの場合の仕事関数φｍＦＧの下限値を規定した趣旨と同様で、仕事関数φｍＦＧが小さいと浮遊ゲート電極ＦＧと電極間絶縁膜ＩＮ間の正孔の障壁が小さくなって電荷保持特性が劣化するためである。
【００５５】
尚、第２の条件については、浮遊ゲート電極ＦＧの仕事関数φｍＦＧの規定を、制御ゲート電極ＣＧの仕事関数φｍＣＧの規定に適用することも可能である。
【００５６】
上記の観点に基づいた具体的な例は以下の通りである。ここでは、上述する第１及び第２の条件の両方を満たす例をあげるが、一方を満たす材料でも勿論よい。
【００５７】
電子親和力が小さい電極間絶縁膜ＩＮの材料としては、Ａｌ２Ｏ３（１．０ｅＶ）、Ｙ２Ｏ３（２．０ｅＶ）、Ｌａ２Ｏ３（２．０ｅＶ）、ＺｒＯ２（２．５ｅＶ）、ＨｆＯ２（２．５ｅＶ）、ＢａＺｒＯ３（２．５ｅＶ）、ＬａＡｌＯ３（２．５ｅＶ）等があげられる。これらのような材料とほぼ同じ電子親和力を有するＣｅＯ２以外の希土類酸化物でもよい。また、ＬａＨｆＯやＬａＺｒＯのような希土類金属とＺｒとＨｆの化合物は、ＨｆＯ２やＺｒＯ２とほぼ同じ電子親和力を有するため好ましい。
【００５８】
電極の材料としては、仕事関数がφｍ≦４．４５ｅＶでは、２元系酸化物の例としてはＴｉＯ、ＶＯ、ＮｂＯがあげられる。３元系のＡＢＯ３型では、Ａ＝Ｃａ、Ｓｒ、Ｂａ、Ｌａ、Ｂ＝Ｔａ、Ｎｂ、Ｖ、Ｔｉの組み合わせの酸化物があげられる。３元系酸化物の例としては、ＳｒＴｉＯ３、ＣａＴｉＯ３、ＬａＴｉＯ３等がある。
【００５９】
尚、ここで述べた電極材料と絶縁材料の組み合わせであれば、仕事関数と電子親和力の差は必ず１ｅＶ以上ある。
【００６０】
（４）標準生成エンタルピー＋仕事関数と電子親和力
ここでは、上述した（２）標準生成エンタルピー、（３）仕事関数と電子親和力の両方の条件を考慮した場合の材料の組み合わせの一例について説明する。
【００６１】
まず、電極間絶縁膜ＩＮ、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの材料の組み合わせについては、電極間絶縁膜ＩＮの材料を基準にして検討する。さらに、標準生成エンタルピーの大きい酸化物が酸素との結合の安定度を決めるので、電極間絶縁膜ＩＮの材料は元素周期表の族に基づいて分類する。
【００６２】
電極間絶縁膜ＩＮを構成する高誘電体金属酸化物は、次の元素周期表における（ａ）３族とＡｌ、（ｂ）４族、（ｃ）２族に分類できる。ここで、１族及び５族以上の材料をあげなかったのは、１族及び５族以上の材料は電子親和力が大きすぎるために電極間絶縁膜ＩＮとして適用が困難であるか、バンドギャップが小さいために導電体として働いてしまうからである。
【００６３】
（ａ）３族：希土類金属（Ｃｅを除く）とＡｌ
（ｂ）４族：４族の金属（Ｔｉを除く）
（ｃ）２族：アルカリ土類金属
これらの分類に基づくそれぞれの特徴及び具体例は、次の通りである。
【００６４】
（ａ）３族及びＡｌは、電子親和力、単位酸素当たりの標準生成エンタルピーが小さい。このため、このような絶縁膜材料に対しては、全ての酸化物電極材料が使用可能である。具体例は以下の通りである。
【００６５】
この材料としては、ＬｎＯ（Ｌｎ：Ｃｅを除く希土類金属とＡｌ）があげられ、例えば、Ｌａ２Ｏ３、ＬａＡｌＯ３、Ｐｒ２Ｏ３、ＰｒＡｌＯ３等である。尚、希土類金属のうちＣｅを除く理由は、Ｃｅは、４価のＣｅＯ２が安定で、さらに単位酸素当たりの電子親和力が大きいためである。
【００６６】
（ｂ）４族の材料は、電子親和力は小さいが、単位酸素当たりの標準生成エンタルピーが電極材料より大きいものがある。従って、このような絶縁膜材料に対しては、単位酸素当たりの標準生成エンタルピーが大きい酸化物を含む電極材料が必要となる。具体例は以下の通りである。
【００６７】
４族の材料としては、ＸＯ（Ｘ＝Ｚｒ、Ｈｆ）があげられ、例えば、ＺｒＯ２、ＨｆＯ２、ＺｒｘＨｆ（１−ｘ）Ｏ２等である。尚、４族の金属のうちＴｉを除く理由は、Ｔｉは電子親和力が大きすぎるからである。
【００６８】
３族と４族の組み合せの材料としては、ＬｎＸＯ（Ｌｎ＝Ｃｅを除く希土類金属とＡｌ：Ｘ＝Ｚｒ、Ｈｆ）があげられ、例えば、Ｌａ２Ｈｆ２Ｏ７、Ｈｆ２Ａｌ２Ｏ７等である。
【００６９】
（ｃ）２族の材料は、電子親和力、単位酸素当たりの標準生成エンタルピーが３族、４族と比較して大きい。従って、このような絶縁膜材料に対しては、単位酸素当たりの標準生成エンタルピーが大きい酸化物を含み、電子親和力の大きい電極材料が必要となる。具体例は以下の通りである。
【００７０】
２族の材料としては、ＡＯ（Ａ＝Ｃａ、Ｂａ、Ｓｒ）があげられ、例えば、ＣａＯ、ＳｒＯ、ＢａＯ等である。
【００７１】
２族と３族の組み合せの材料としては、ＬｎＡＯ（Ｌｎ＝Ｃｅを除く希土類金属とＡｌ：Ａ＝Ｃａ、Ｂａ、Ｓｒ）があげられ、例えば、ＣａＬａ２Ｏ４、ＳｒＡｌ２Ｏ４等である。
【００７２】
２族と４族の組み合せの材料としては、ＡＸＯ（Ａ＝Ｃａ、Ｂａ、Ｓｒ：Ｘ＝Ｚｒ、Ｈｆ）があげられ、例えば、ＳｒＺｒＯ３、ＣａＺｒＯ３、ＢａＺｒＯ３等である。
【００７３】
以上の（ａ）から（ｃ）のような電極間絶縁膜ＩＮの材料を基準とした場合、電極間絶縁膜ＩＮは、Ｌａ及びＡｌの酸化物（例えばＬａＡｌＯ３）、Ｈｆの酸化物（例えばＨｆＯ２）、Ｓｒ及びＺｒの酸化物（例えばＳｒＺｒＯ３）、Ｌａ及びＺｒの酸化物（例えばＬａＺｒＯ３）、Ｌａ及びＨｆの酸化物（例えばＬａＨｆＯ３）、Ｚｒの酸化物（例えばＺｒＯ２）のいずれかからなり、浮遊ゲート電極ＦＧは、ＬａがドープされたＳｒ及びＴｉの酸化物（例えばＬａ−ＳｒＴｉＯ３−ｘ（０≦ｘ≦１））、ＮｂがドープされたＳｒ及びＴｉの酸化物（例えばＮｂ−ＳｒＴｉＯ３−ｘ（０≦ｘ≦１））、ＶがドープされたＳｒ及びＴｉの酸化物（例えばＶ−ＳｒＴｉＯ３−ｘ（０≦ｘ≦１））、Ｓｒ及びＲｕの酸化物（例えばＳｒＲｕＯ３）、Ｔｉの酸化物（例えばＴｉＯ２−ｘ（０＜ｘ≦１））のいずれかからなることが望ましい。
【００７４】
より具体的には、制御ゲート電極ＣＧ／電極間絶縁膜ＩＮ／浮遊ゲート電極ＦＧの組み合わせは次のようになる。尚、ここでは、電極間絶縁膜ＩＮとして、大気で安定な材料、言い換えると吸湿性や炭酸ガスを吸収しない等、大気の成分で反応しない材料を選択した。
【００７５】
例１：Ａｌ／ＬａＡｌＯ３／ＳｒＴｉＯ３−ｘ（０＜ｘ≦１）
例２：Ｐｔ／ＨｆＯ２／ＳｒＴｉＯ３−ｘ（０＜ｘ≦１）
例３：ＳｒＲｕＯ３／ＳｒＺｒＯ３／ＳｒＲｕＯ３
上記例１において、電極間絶縁膜ＩＮのＬａＡｌＯ３は、上記（ａ）３族の材料から選んだ。ここで、Ｌｎ２Ｏ３の２元系酸化物の場合は、Ａｌを除いて全て吸湿性があるので、大気に放置すると変質したり、半導体プロセスのウェット工程を使うときは工夫が必要になったりするが、ＬｎＡｌＯ３を用いるとこれらが安定になることからＬａＡｌＯ３を選んだ。浮遊ゲート電極ＦＧのＳｒＴｉＯ３−ｘ（０＜ｘ≦１）は、仕事関数がＳｉの電子親和力とほぼ等しいことから選んだ。Ｓｉ基板の電子親和力と浮遊ゲート電極ＦＧの仕事関数に差がない方が、浮遊ゲート電極ＦＧにおける電荷を出し入れする際の閾値電圧を等しくできるからである。制御ゲート電極ＣＧのＡｌは、現在の半導体記憶装置の配線材料としてよく使用されていることから選んだ。尚、この例１の詳細については、後述する実施例１を参照されたい。
【００７６】
上記例２において、電極間絶縁膜ＩＮのＨｆＯ２は、上記（ｂ）４族の材料から、高誘電体絶縁膜の候補の一つを選んだ。浮遊ゲート電極ＦＧのＳｒＴｉＯ３−ｘ（０＜ｘ≦１）は、上記例１と同様の理由である。制御ゲート電極ＣＧのＰｔは、酸素との反応性が低いことから選んだ。尚、この例２の詳細については、後述する実施例２を参照されたい。
【００７７】
上記例３において、電極間絶縁膜ＩＮのＳｒＺｒＯ３は、上記（ｃ）２族と４族の組み合せの材料から選んだ。ここで、ＡＯ（Ａ＝Ｃａ、Ｓｒ、Ｂａ）の２元系酸化物は、吸湿性と炭酸ガスを吸収するため大気に放置すると変質するので、上述した（ａ）のＬｎ２Ｏ３と同じ理由でプロセスに工夫が必要になるが、ＡＸＯ３（Ｘ＝Ｚｒ、Ｈｆ）にするとこれらが安定になることからＳｒＺｒＯ３を選んだ。浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの材料は、電極間絶縁膜ＩＮのＳｒＺｒＯ３の電子親和力（３．１ｅＶ）と差がとれる仕事関数の大きなＳｒＲｕＯ３（５．１ｅＶ）を選んだ。尚、この例３の詳細については、後述する実施例３を参照されたい。
【００７８】
（５）結晶構造
浮遊ゲート電極ＦＧ、電極間絶縁膜ＩＮ及び制御ゲート電極ＣＧは、成膜後の膜質改善のためやイオン注入後の活性化プロセス等で加熱される。その際、それぞれの膜の結晶状態は、非晶質、多結晶、配向膜（エピタキシャル膜を含む）等の結晶状態となることがあるが、どのような結晶状態でもよい。
【００７９】
ここでは、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの結晶構造の具体例をあげる。尚、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの結晶構造は、同じであっても異なってもよい。特に各層の結晶の格子定数の差が小さく、半導体基板から全て配向したエピタキシャル膜であるときは、多結晶の粒界によるリーク電流が減少することや、粒径による電気特性のばらつきなどが抑制できることにより、信頼性を向上できる。
【００８０】
（具体例１）
具体例１では、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧが多結晶化した場合の例を示す。
【００８１】
２元系の結晶構造としては、例えば、ＢＯ型の岩塩構造、Ｂ２Ｏ３型のコランダム構造、ＢＯ２のルチル構造、及びＲｅＯ３型等があげられる。ここで、Ｂは、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ａｌの中から選択される。
【００８２】
３元系の結晶構造としては、例えば、ＡＢＯ３のペロブスカイト構造、Ａ２Ｂ２Ｏ７のパイロクロア構造、及びＡ２ＢＯ４のＫ２ＮｉＦ４構造等があげられる。ここで、Ａは、アルカリ土類金属及び希土類金属の中から選択される。Ｂは、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ａｌの中から選択される。
【００８３】
（具体例２）
具体例２では、具体例１の例よりも酸素欠損した場合の例を示す。
【００８４】
２元系の結晶構造としては、例えば、ＢＯ１−ｘ型の岩塩構造、Ｂ２Ｏ３−ｘ型のコランダム構造、ＢＯ２−ｘのルチル構造、及びＲｅＯ３−ｘ型等があげられる。ここで、Ｂは、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ａｌの中から選択される。上記ｘは、０＜ｘ≦０．５が望ましい。
【００８５】
３元系の結晶構造としては、例えば、ＡＢＯ３−ｙのペロブスカイト構造、Ａ２Ｂ２Ｏ７−ｙのパイロクロア構造、及びＡ２ＢＯ４−ｙのＫ２ＮｉＦ４構造等があげられる。ここで、Ａは、アルカリ土類金属及び希土類金属の中から選択される。Ｂは、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｍｎ、Ｔｃ、Ｒｅ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕ、Ａｌの中から選択される。上記ｙは、０＜ｙ≦０．５が望ましい。
【００８６】
２．  実施例、比較例
ここでは、上述するフラッシュメモリセルの具体的な材料を用いた実施例及び比較例を説明する。
【００８７】
２．１  実施例１
実施例１は、上述した例１（Ａｌ／ＬａＡｌＯ３／ＳｒＴｉＯ３−ｘ（０＜ｘ≦１））の材料からなるフラッシュメモリセルである。
【００８８】
（実施例１Ａ）
実施例１Ａでは、電極間絶縁膜ＩＮにＣｅを除く希土類又はＡｌを主成分とした酸化物の適用例としてＬａＡｌＯ３（以下、ＬＡＯ）を用い、浮遊ゲート電極ＦＧにランタンを０．０５ｗｔ％ドーピングしたＳｒＴｉＯ３（以下、Ｌａ−ＳＴＯ）を用い、制御ゲート電極ＣＧにＡｌを用いている。
【００８９】
実施例１Ａのフラッシュメモリセルは、半導体基板１にシリコン、トンネル絶縁膜２にＳｉＯ２、浮遊ゲート電極ＦＧにＬａ−ＳＴＯ、電極間絶縁膜ＩＮにＬＡＯ、制御ゲート電極ＣＧにＡｌの積層構造とした。
【００９０】
（１）標準生成エンタルピー
表１に示すように、浮遊ゲート電極ＦＧ及び電極間絶縁膜ＩＮに用いる元素の標準生成エンタルピーは、浮遊ゲート電極ＦＧ（ＳＴＯ）のＳｒ（ＳｒＯ）、Ｔｉ（ＴｉＯ２）がそれぞれ−５９２、−９４４［ＫＪｍｏｌ−１］であり、電極間絶縁膜ＩＮ（ＬＡＯ）のＬａ（Ｌａ２Ｏ３）、Ａｌ（Ａｌ２Ｏ３）がそれぞれ−１７９３．７、−１６７５．７［ＫＪｍｏｌ−１］である。
【００９１】
Ｓｒ、Ｔｉ、Ｌａ、Ａｌの標準生成エンタルピーを単位酸素当たりの標準生成エンタルピーに換算した値は、Ｓｒ：−５９２．０、Ｔｉ：−４７２．０、Ｌａ：−１１９５．８、Ａｌ：−１１１７．１［ＫＪｍｏｌ−１］になる。この単位酸素当たりの標準生成エンタルピーを、小さい順に並べると、Ｌａ＜Ａｌ＜Ｓｒ＜Ｔｉとなる。
【００９２】
単位酸素当たりの標準生成エンタルピーが小さい材料ほど酸素との結合が安定となる。このことから、メモリセル作成時に熱が加えられてＳＴＯ（浮遊ゲート電極ＦＧ）とＬＡＯ（電極間絶縁膜ＩＮ）との間で酸素の相互拡散が起きた場合でも、Ｌａ及びＡｌと酸素との結合は安定となり、ＬＡＯ（電極間絶縁膜ＩＮ）の絶縁性が保たれる。一方、ＳＴＯ（浮遊ゲート電極ＦＧ）は、酸素欠損が形成されても導電性を保つことができる。
【００９３】
（２）比誘電率
比誘電率は、トンネル絶縁膜２（ＳｉＯ２）が３．９、電極間絶縁膜ＩＮ（ＬＡＯ）が２２である。従って、両者の比誘電率に基づく容量の差から、制御ゲート電極ＣＧと基板１間に印加する電圧が小さくても、トンネル絶縁膜２に印加される電圧を大きくすることができる。
【００９４】
（３）仕事関数と電子親和力
電極間絶縁膜ＩＮ（ＬＡＯ）の電子親和力は２．５ｅＶ、浮遊ゲート電極ＦＧ（Ｌａ−ＳＴＯ）の仕事関数は４．０ｅＶである。従って、両者の差は１．５ｅＶとなる。このため、書き込み、消去時の電極間絶縁膜ＩＮを流れる電流を十分抑制でき、かつ浮遊ゲート電極ＦＧに注入された電荷は長期に渡って保持することができる。
【００９５】
（４）成膜方法
フラッシュメモリセルの各層の成膜方法は、次の通りである。トンネル絶縁膜２のＳｉＯ２は、熱酸化炉にＳｉ基板１を導入し、酸素雰囲気下で９５０℃、１０分加熱することにより形成した。浮遊ゲート電極ＦＧ（Ｌａ−ＳＴＯ）、電極間絶縁膜ＩＮ（ＬＡＯ）、制御ゲート電極ＣＧ（Ａｌ）は、スパッタ法により形成した。ここで、Ｌａ−ＳＴＯとＬＡＯは、成膜温度を３００〜８００℃、酸素分圧１×１０−８〜１×１０−４ｔｏｒｒの酸素雰囲気で形成した。Ａｌは、１×１０−５ｔｏｒｒ以下の真空度にて形成した。
【００９６】
各層の膜厚は、次の通りである。トンネル絶縁膜２（ＳｉＯ２）は１０ｎｍ、浮遊ゲート電極ＦＧ（Ｌａ−ＳＴＯ）は１０ｎｍ、電極間絶縁膜ＩＮ（ＬａＡｌＯ３）は２２ｎｍ、制御ゲート電極ＣＧ（Ａｌ）は１０ｎｍとした。
【００９７】
（５）効果
以上の積層構造のフラッシュメモリセルを形成し、制御ゲート電極ＣＧのゲート電圧を±１３Ｖで動作させた。その結果、書き込み時間は２．１μｓｅｃ、消去時の時間は１０．３μｓｅｃとなり、低電圧駆動での高速書き込み及び高速消去を実現した。
【００９８】
（実施例１Ｂ）
実施例１Ｂでは、上記実施例１Ａの浮遊ゲート電極ＦＧの材料を、Ｎｂ、Ｖを０．０５ｗｔ％ドーピングしたＳＴＯ（以下、Ｎｂ−ＳＴＯ、Ｖ−ＳＴＯ）に変更した場合の検証を行なった。Ｎｂ−ＳＴＯ、Ｖ−ＳＴＯの仕事関数は、共に上記実施例１ＡのＬａ−ＳＴＯとほぼ同じ４．１ｅＶである。
【００９９】
実施例１Ｂによれば、Ｎｂ−ＳＴＯ及びＶ−ＳＴＯを浮遊ゲート電極ＦＧに用いた場合、書き込み時間は２．０、２．３μｓｅｃ、消去時の時間は１０．２、１０．８μｓｅｃとなり、上記実施例１ＡのＬａ−ＳＴＯの場合とほぼ同じ書き込み及び消去を実現した。
【０１００】
（実施例１Ｃ）
実施例１Ｃは、上記実施例１Ａの浮遊ゲート電極ＦＧの材料を、酸素欠損を導入したチタン酸ストロンチウム（ＳｒＴｉＯ３−ｘ）に変更した場合の検証を行なった。スパッタリング法によりドーピングされていないＳＴＯを成膜し、続いて２０ｋＶの加速電圧のＡｒイオンスパッタリングを１０分行なった。このＡｒイオンスパッタリングによりＳＴＯの酸素欠損が形成されることで、ＳＴＯの抵抗率は０．３Ω・ｃｍと小さくすることができた。
【０１０１】
実施例１Ｃによれば、メモリセルを動作させたところ、書き込み時間は２．５μｓｅｃ、消去時の時間は１０．５μｓｅｃと、上記実施例１Ａとほぼ同じ高速書き込み及び消去を実現できた。
【０１０２】
以上のような実施例１Ａから実施例１Ｃでは、浮遊ゲート電極ＦＧとしてＳＴＯを主成分とした材料を用いている。このような浮遊ゲート電極ＦＧにドーパントや酸素欠損を導入すると、浮遊ゲート電極ＦＧの仕事関数は４．０〜４．１ｅＶ程度となり、シリコンの電子親和力の４．０５ｅＶとほぼ等しくなる。従って、浮遊ゲート電極ＦＧにおける電荷の出し入れの際の閾値電圧を安定化することができ、さらに、従来のフラッシュメモリの回路設計をそのまま用いることができる。
【０１０３】
尚、本実施例では、ＳＴＯの成膜にスパッタリング法を用いたが、ＣＶＤ法やＭＯＣＶＤ法、ＡＬＤ法やＰＬＤ法等を用いても構わない。ＳＴＯに酸素欠損を導入する方法は、成膜時の酸素分圧を低下させることや、エキシマレーザー等を用いても構わない。つまり、ＳＴＯが酸素欠損によって導電性を示したらよいものとする。ＳＴＯのドーパントは、Ｌａ、Ｎｂ、Ｖ以外にも、表１の電極材料に示される金属を用いても構わない。また、浮遊ゲート電極ＦＧは、ＳＴＯに限定されず、表１に示す他の導電性酸化物で仕事関数がＳＴＯと大きく異なる場合でも、制御ゲート電極ＣＧに印加する電圧を変更すればメモリ動作が可能である。
【０１０４】
また、電極間絶縁膜ＩＮとしてＬＡＯを用いたが、Ｌａの代わりに表１に示したＣｅ以外の他の希土類元素を用いてもよい。また、電極間絶縁膜ＩＮとして、希土類元素のみの酸化物、Ａｌのみの２元系酸化物で形成しても構わない。但し、希土類元素のみで用いるときは、吸湿性、つまりＨ２Ｏを吸収し易いことから、吸湿性を抑制するために希土類元素にＡｌを加えた材料が望ましいが、水分に触れないようなプロセス、例えば成膜プロセスを全て１つの真空チャンバー内で行なえば、希土類元素のみの２元系酸化物でもメモリセルを形成することは可能である。
【０１０５】
２．２  実施例２
実施例２は、上述した例２（Ｐｔ／ＨｆＯ２／ＳｒＴｉＯ３−ｘ（０＜ｘ≦１））の材料からなるフラッシュメモリセルである。すなわち、電極間絶縁膜ＩＮに４族の金属を主成分とした酸化物の適用例としてＨｆＯ２を用い、浮遊ゲート電極ＦＧにランタンを０．０５ｗｔ％ドーピングしたＳｒＴｉＯ３（以下、Ｌａ−ＳＴＯ）用い、制御ゲート電極ＣＧにＰｔを用いている。
【０１０６】
実施例２のフラッシュメモリセルは、半導体基板１にシリコン、トンネル絶縁膜２にＳｉＯ２、浮遊ゲート電極ＦＧにＬａ−ＳＴＯ、電極間絶縁膜ＩＮにＨｆＯ２、制御ゲート電極ＣＧにＰｔの積層構造とした。
【０１０７】
（１）標準生成エンタルピー
表１に示すように、浮遊ゲート電極ＦＧ及び電極間絶縁膜ＩＮに用いる元素の標準生成エンタルピーは、浮遊ゲート電極ＦＧ（ＳＴＯ）のＳｒ（ＳｒＯ）、Ｔｉ（ＴｉＯ２）がそれぞれ−５９２、−９４４［ＫＪｍｏｌ−１］であり、電極間絶縁膜ＩＮ（ＨｆＯ２）のＨｆＯ２は−１１４４．７［ＫＪｍｏｌ−１］である。
【０１０８】
Ｓｒ、Ｔｉ、Ｈｆの標準生成エンタルピーを単位酸素当たりの標準生成エンタルピーに換算した値は、Ｓｒ：−５９２．０、Ｔｉ：−４７２．０、Ｈｆ：−５７２．４［ＫＪｍｏｌ−１］になる。この単位酸素当たりの標準生成エンタルピーを、小さい順に並べると、Ｓｒ＜Ｈｆ＜Ｔｉとなる。
【０１０９】
メモリセル作成後に熱が加えられてＳＴＯ（浮遊ゲート電極ＦＧ）とＨｆＯ２（電極間絶縁膜ＩＮ）間での酸素の相互拡散が起きた場合には、ＳＴＯのＴｉと酸素との結合よりも、Ｈｆと酸素との結合が安定であるため、ＨｆＯ２（電極間絶縁膜ＩＮ）は絶縁性が保たれ、ＳＴＯ（浮遊ゲート電極ＦＧ）は酸素欠損が形成されて導電性を保つことができる。つまり、浮遊ゲート電極ＦＧに単位酸素当たりの標準生成エンタルピーの大きいものが主成分として含まれていればよい。
【０１１０】
（２）比誘電率
比誘電率は、トンネル絶縁膜２（ＳｉＯ２）が３．９、電極間絶縁膜ＩＮ（ＨｆＯ２）が実施例１のＬＡＯと同じく２２である。従って、両者の比誘電率に基づく容量の差から、トンネル絶縁膜２に印加される電圧を大きくすることができる。
【０１１１】
（３）仕事関数と電子親和力
電極間絶縁膜ＩＮ（ＬＡＯ）の電子親和力は２．５ｅＶ、浮遊ゲート電極ＦＧ（Ｌａ−ＳＴＯ）の仕事関数は４．０ｅＶである。従って、両者の差は１．５ｅＶとなる。このため、書き込み、消去時の電極間絶縁膜ＩＮを流れる電流を十分抑制でき、浮遊ゲート電極ＦＧに注入された電荷は長期に渡って保持することができる。
【０１１２】
（４）成膜方法
フラッシュメモリセルの各層の成膜方法は、次の通りである。トンネル絶縁膜２のＳｉＯ２は、熱酸化炉にＳｉ基板を導入し、酸素雰囲気下で９５０℃、１０分加熱することにより形成した。浮遊ゲート電極ＦＧ（Ｌａ−ＳＴＯ）、電極間絶縁膜ＩＮ（ＨｆＯ２）、制御ゲート電極ＣＧ（Ｐｔ）は、電子線蒸着法により形成した。ここで、Ｌａ−ＳＴＯとＨｆＯ２は、成膜温度を３００〜８００℃、酸素分圧１×１０−８〜１×１０−４ｔｏｒｒの酸素雰囲気で形成した。Ｐｔは、１×１０−６ｔｏｒｒ以下の真空度にて形成した。
【０１１３】
各層の膜厚は、次の通りである。トンネル絶縁膜２（ＳｉＯ２）を１０ｎｍ、浮遊ゲート電極ＦＧ（Ｌａ−ＳＴＯ）を１０ｎｍ、電極間絶縁膜ＩＮ（ＨｆＯ２）を１８ｎｍ、制御ゲート電極ＣＧ（Ｐｔ）を３０ｎｍとした。
【０１１４】
（５）効果
以上の積層構造のフラッシュメモリセルを形成し、制御ゲート電極ＣＧのゲート電圧を±１３Ｖで動作させた。その結果、書き込み時間は２．０μｓｅｃ、消去時の時間は１０．２μｓｅｃと、実施例１のＬＡＯ（電極間絶縁膜ＩＮ）の場合と同様の高速書き込み及び消去を実現できた。
【０１１５】
２．３  実施例３
実施例３は、上述した例３（ＳｒＲｕＯ３／ＳｒＺｒＯ３／ＳｒＲｕＯ３）の材料からなるフラッシュメモリセルである。すなわち、電極間絶縁膜ＩＮにアルカリ土類金属を含む場合の適用例としてＳｒＺｒＯ３（以下、ＳＺＯ）を用い、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧにＳｒＲｕＯ３を（以下、ＳＲＯ）用いている。
【０１１６】
実施例３のフラッシュメモリセルは、半導体基板１にシリコン、トンネル絶縁膜２にＳｉＯ２、浮遊ゲート電極ＦＧにＳＲＯ、電極間絶縁膜ＩＮにＳＺＯ、制御ゲート電極ＣＧにＳＲＯの積層構造とした。
【０１１７】
（１）標準生成エンタルピー
表１に示すように、浮遊ゲート電極ＦＧ及び電極間絶縁膜ＩＮに用いる元素の標準生成エンタルピーは、浮遊ゲート電極ＦＧ（ＳＲＯ）のＳｒ（ＳｒＯ）、Ｒｕ（ＲｕＯ２）がそれぞれ−５９２、−３０５［ＫＪｍｏｌ−１］であり、電極間絶縁膜ＩＮ（ＳＺＯ）のＺｒＯ２は−１１００．６［ＫＪｍｏｌ−１］である。
【０１１８】
Ｓｒ、Ｒｕ、Ｚｒの標準生成エンタルピーを単位酸素当たりの標準生成エンタルピーに換算した値は、Ｓｒ：−５９２．０、Ｒｕ：−１５２．５、Ｚｒ：−５５０．３［ＫＪｍｏｌ−１］になる。この単位酸素当たりの標準生成エンタルピーを、小さい順に並べると、Ｓｒ＜Ｚｒ＜Ｒｕとなる。
【０１１９】
従って、ＳＺＯ（電極間絶縁膜ＩＮ）よりもＳＲＯ（浮遊ゲート電極ＦＧ）の方がアニール等によって酸素を解離し易く、ＳＺＯ（電極間絶縁膜ＩＮ）は絶縁性が保たれ、ＳＲＯ（浮遊ゲート電極ＦＧ）は酸素欠損が形成されて導電性を保つことができる。
【０１２０】
（２）比誘電率
比誘電率は、トンネル絶縁膜２（ＳｉＯ２）が３．９、電極間絶縁膜ＩＮ（ＳＺＯ）が６０である。従って、両者の比誘電率に基づく容量の差から、トンネル絶縁膜２に印加される電圧を大きくすることができる。
【０１２１】
（３）仕事関数と電子親和力
電極間絶縁膜ＩＮ（ＳＺＯ）の電子親和力は３．１ｅＶ、浮遊ゲート電極ＦＧ（ＳＲＯ）の仕事関数は５．１ｅＶである。従って、両者の差は、２．０ｅＶとなる。このため、書き込み、消去時の電極間絶縁膜ＩＮを流れる電流を十分抑制でき、浮遊ゲート電極ＦＧに注入された電荷は長期に渡って保持することができる。
【０１２２】
（４）成膜方法
フラッシュメモリセルの各層の成膜方法は、次の通りである。トンネル絶縁膜２のＳｉＯ２は、熱酸化炉にＳｉ基板を導入し、酸素雰囲気下で９５０℃、１０分加熱することにより形成した。浮遊ゲート電極ＦＧ（ＳＲＯ）、電極間絶縁膜ＩＮ（ＳＺＯ）、制御ゲート電極ＣＧ（ＳＲＯ）は、スパッタ法により形成した。ここで、ＳＺＯとＳＲＯは、成膜温度を３００〜８００℃、酸素分圧１×１０−８〜１×１０−４ｔｏｒｒの酸素雰囲気で形成した。
【０１２３】
各層の膜厚は、次の通りである。トンネル絶縁膜２（ＳｉＯ２）を１０ｎｍ、浮遊ゲート電極ＦＧ（ＳＲＯ）を１０ｎｍ、電極間絶縁膜ＩＮ（ＳＺＯ）を２０ｎｍ、制御ゲート電極ＣＧ（ＳＲＯ）を１０ｎｍとした。
【０１２４】
（５）効果
以上の積層構造のフラッシュメモリセルを形成し、制御ゲート電極ＣＧのゲート電圧を±１３Ｖで動作させた。書き込み時間は２．６μｓｅｃ、消去時の時間は１０．４μｓｅｃと、他の実施例とほぼ同様の動作を実証できた。
【０１２５】
２．４  実施例４
実施例４は、トンネル絶縁膜２としてＳｉＯ２、浮遊ゲート電極ＦＧとしてランタンを０．０５ｗｔ％ドーピングしたＬａ−ＳｒＴｉＯ３−ｘ（０≦ｘ≦１）（以下、Ｌａ−ＳＴＯ）、電極間絶縁膜ＩＮとしてＬａＡｌＯ３（以下、ＬＡＯ）、制御ゲート電極ＣＧとしてＳｒＲｕＯ３（以下、ＳＲＯ）を用いている。
【０１２６】
（１）標準生成エンタルピー
表１に示すように、電極間絶縁膜ＩＮの材料であるＬａとＡｌの単位酸素当たりの標準生成エンタルピーは、−１１９５、−１１１６［ＫＪｍｏｌ−１］である。これに対して、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧの材料のＳｒ、Ｔｉ、Ｒｕの単位酸素当たりの標準生成エンタルピーは、−５９２、−４７２、−１５３［ＫＪｍｏｌ−１］である。従って、前者よりも後者の方が大きい。このため、電極間絶縁膜ＩＮのＬＡＯは、制御ゲート電極ＣＧのＳＲＯや浮遊ゲート電極ＦＧのＬａ−ＳＴＯよりも酸化物として安定であることから、酸素欠損が形成され難く、絶縁性に対する信頼性を高くできる。
【０１２７】
（２）比誘電率
比誘電率は、トンネル絶縁膜２（ＳｉＯ２）が３．９、電極間絶縁膜ＩＮ（ＬＡＯ）が２２である。従って、両者の比誘電率に基づく容量の差から、トンネル絶縁膜２に印加される電界を大きくすることができる。
【０１２８】
（３）仕事関数と電子親和力
図５は、本発明の実施例４に係るフラッシュメモリセルの各層のバンド図を示す。ここで、数字は、仕事関数又は電子親和力［ｅＶ］を示す。図５に示すように、ｐ−Ｓｉ基板１の電子親和力は４．０５ｅＶ、トンネル絶縁膜２（ＳｉＯ２）の電子親和力は０．９ｅＶ、浮遊ゲート電極ＦＧ（Ｌａ−ＳＴＯ）の仕事関数は４．０ｅＶ、電極間絶縁膜ＩＮ（ＬＡＯ）の電子親和力は２．５ｅＶ、制御ゲート電極ＣＧ（ＳＲＯ）の仕事関数は５．２ｅＶである。
【０１２９】
従って、浮遊ゲート電極ＦＧ（Ｌａ−ＳＴＯ）の仕事関数（４．０ｅＶ）は、リンをドーピングしたｎチャネル型ポリシリコン電極の仕事関数（４．０５ｅＶ）とほぼ等しい。このため、浮遊ゲート電極ＦＧにおける電荷の出し入れの際の閾値電圧を安定化することができ、さらに、従来のフラッシュメモリセルと同じ回路設計を用いることができる。
【０１３０】
また、浮遊ゲート電極ＦＧ（Ｌａ−ＳＴＯ）に対するトンネル絶縁膜２（ＳｉＯ２）及び電極間絶縁膜ＩＮ（ＬＡＯ）の電子障壁は、それぞれ３．１、１．５５［ｅＶ］と十分大きい。このため、浮遊ゲート電極ＦＧ（Ｌａ−ＳＴＯ）に電荷が注入されると、浮遊ゲート電極ＦＧに長期に渡って電荷を保持することが可能となる。
【０１３１】
（４）成膜方法
フラッシュメモリセルの各層の成膜方法は、次の通りである。トンネル絶縁膜２のＳｉＯ２は、Ｓｉ基板１を酸素雰囲気中で加熱することによる熱酸化により形成した。浮遊ゲート電極ＦＧのＬａ−ＳＴＯ、電極間絶縁膜ＩＮのＬＡＯ及び制御ゲート電極ＣＧとのＳＲＯは、スパッタリング法により形成した。
【０１３２】
各層の膜厚は、次の通りである。トンネル絶縁膜２（ＳｉＯ２）は１０ｎｍ、浮遊ゲート電極ＦＧ（Ｌａ−ＳＴＯ）は１０ｎｍ、電極間絶縁膜ＩＮ（ＬＡＯ）は２２ｎｍ、制御ゲート電極ＣＧ（ＳＲＯ）は２０ｎｍとした。
【０１３３】
（５）効果
以上の積層構造のフラッシュメモリセルを形成し、制御ゲート電極ＣＧのゲート電圧を±１２Ｖで動作させ、書き込み、消去を行なった。その結果、書き込み時間は２．０μｓｅｃ、消去時間は１０．６μｓｅｃとなり、低電圧駆動での高速書き込み及び高速消去を実現した。
【０１３４】
２．５  比較例
ここでは、標準生成エンタルピーの観点に基づき、浮遊ゲート電極ＦＧと電極間絶縁膜ＩＮの構成材料の組み合わせについて説明する。
【０１３５】
最初に、浮遊ゲート電極ＦＧより電極間絶縁膜ＩＮの単位酸素当たりの標準生成エンタルピーが大きい構成材料を用いた比較例について示す。
【０１３６】
比較例では、Ｓｉ基板１の上にトンネル絶縁膜２として熱酸化によりＳｉＯ２膜を形成し、浮遊ゲート電極ＦＧとしてＳｒＶＯ３（ＳｒＯ：−５９２．０［ＫＪｍｏｌ−１］、Ｖ２Ｏ３：−１２１８．８［ＫＪｍｏｌ−１］）、電極間絶縁膜ＩＮとしてＴｉＯ２（ＴｉＯ２：−９４４［ＫＪｍｏｌ−１］）、制御ゲート電極ＣＧとしてＬａ−ＳＴＯをスパッタ法によって成膜する。その後は、実施例１等と同様の製造工程を経た。
【０１３７】
このような比較例において、書き込み動作を行なったが、メモリセルに書き込むことができなかった。これは、電極間絶縁膜ＩＮのＴｉＯ２が導電性を示し、電極間絶縁膜ＩＮと浮遊ゲート電極ＦＧ間や電極間絶縁膜ＩＮと制御ゲート電極ＣＧ間が通電したためと考えられる。
【０１３８】
電極間絶縁膜ＩＮのＴｉＯ２が導電性を示した理由について述べる。まず、単位酸素当たりの標準生成エンタルピーは、表１に示すように、Ｓｒは−５９２．０［ＫＪｍｏｌ−１］、Ｖは−６２０．２［ＫＪｍｏｌ−１］、Ｔｉは−４７２．０［ＫＪｍｏｌ−１］である。従って、ＴｉＯ２は、ＳｒＶＯ３と比べて、単位酸素当たりの標準生成エンタルピーが大きい。単位酸素当たりの標準生成エンタルピーが大きいということは、酸素を放出し易いことになる。ＴｉＯ２が酸素を放出し易いということは、ＴｉＯ２膜中の酸素が欠損し易いことになる。ＴｉＯ２は、酸素欠損を形成すると、抵抗率が著しく低下する。例えばＴｉＯ２がＴｉＯまでの組成になると、このＴｉＯの導電率は３×１０−６Ω・ｍまで下がる。酸素欠損を形成すると、たとえ絶縁材料であっても導電性を示すことから、酸素欠損を形成し易い構成材料を含む材料を電極間絶縁膜ＩＮに使用することは難しい。逆に、浮遊ゲート電極ＦＧは酸素欠損があっても問題ないことから、電極間絶縁膜ＩＮと浮遊ゲート電極ＦＧの選定基準として電極間絶縁膜ＩＮよりも浮遊ゲート電極ＦＧに単位酸素当たりの標準生成エンタルピーの大きい材料を用いるとよいと言える。
【０１３９】
このような組み合わせの例として、電極間絶縁膜ＩＮと浮遊ゲート電極ＦＧに用いることができる酸化物材料の標準生成エンタルピーを表１に示している。例えば、表１より得られる浮遊ゲート電極ＦＧと電極間絶縁膜ＩＮの組み合わせの例として、浮遊ゲート電極ＦＧの材料として、ＴｉＯ２、ＩｒＯ２、ＲｅＯ２、ＲｕＯ２、ＳｒＴｉＯ３、ＳｒＲｕＯ３等の標準生成エンタルピーの大きい構成材料を含む酸化物を選択し、電極間絶縁膜ＩＮの材料として、Ｌａ２Ｏ３、Ｐｒ２Ｏ３等の希土類酸化物や、ＬａＡｌＯ３、Ｌａ２Ｚｒ２Ｏ７、Ｌａ２Ｈｆ２Ｏ７等の希土類元素とＡｌ、Ｚｒ、Ｈｆの化合物、そして、Ａｌ２Ｏ３、ＨｆＯ２やＺｒＯ２等の標準生成エンタルピーの小さい構成材料の酸化物を選択することが考えられる。ここで、標準生成エンタルピーの大小は、単位酸素当たりの大きさを基準とする。例えば、単位酸素当たりの標準生成エンタルピーの小さいＬａ２Ｏ３（−１１９５．８ＫＪｍｏｌ−１）を電極間絶縁膜ＩＮに選択し、単位酸素当たりの標準生成エンタルピーの大きいＲｕＯ２（−１５２．５ＫＪｍｏｌ−１）を浮遊ゲート電極ＦＧに選択することが考えられえる。但し、閾値電圧の信頼性に影響するような強誘電体材料、例えば、ＢａＴｉＯ３やＰｂＺｒＯ３等を除いた常誘電体材料であることが重要である。ここで、上記の組み合わせは一例であって、単位酸素当たりの標準生成エンタルピーの大小で組み合わせは決めればよいものとする。
【０１４０】
３．  効果等
以上のような本発明の一実施形態によれば、電極間絶縁膜ＩＮは高誘電率を有する常誘電体の絶縁性金属酸化物で構成し、浮遊ゲート電極ＦＧは導電性金属酸化物で構成する。このため、電極間絶縁膜ＩＮとして高誘電体酸化物を用いた場合であっても、電極間絶縁膜ＩＮと浮遊ゲート電極ＦＧとの間に低誘電率の酸化物界面層が形成されることを抑制でき、電極間絶縁膜ＩＮの容量の低下を抑制することが可能となる。従って、トンネル絶縁膜１に高い電界をかけることが可能となり、Ｓｉ基板１から浮遊ゲート電極ＦＧへ、低電圧でも効率よく電荷を注入でき、低消費電力かつ高速動作が可能な半導体記憶装置を提供できる。
【０１４１】
また、電極間絶縁膜ＩＮとして常誘電体材料を用いることで、酸素欠損が形成され易い強誘電体材料を用いた場合と比べて、閾値電圧が安定し、信頼性の向上を図ることができる。
【０１４２】
また、浮遊ゲート電極ＦＧと電極間絶縁膜ＩＮの単位酸素当たりの標準生成エンタルピーＳＥＦＧ、ＳＥＩＮの関係に考慮し、ＳＥＦＧ＞ＳＥＩＮの関係を満たす材料を選択することで、電極間絶縁膜ＩＮの絶縁性の信頼度を向上できる。同様に、制御ゲート電極ＣＧと電極間絶縁膜ＩＮの単位酸素当たりの標準生成エンタルピーＳＥＣＧ、ＳＥＩＮの関係に考慮し、ＳＥＣＧ＞ＳＥＩＮの関係を満たす材料を選択することで、電極間絶縁膜ＩＮの絶縁性の信頼度を向上できる。
【０１４３】
また、ｎチャネル型ＭＩＳＦＥＴのセルトランジスタＴｒの場合、浮遊ゲート電極ＦＧの仕事関数φｍＦＧと電極間絶縁膜ＩＮの電子親和力ＥＡＩＮとの関係に考慮し、φｍＦＧ≧ＥＡＩＮ＋１．０ｅＶの関係を満たす材料を選択することで、電荷保持特性を向上できる。同様に、制御ゲート電極ＣＧの仕事関数φｍＣＧと電極間絶縁膜ＩＮの電子親和力ＥＡＩＮとの関係に考慮し、φｍＣＧ≧ＥＡＩＮ＋１．０ｅＶの関係を満たす材料を選択することで、電荷保持特性を向上できる。
【０１４４】
ｐチャネル型ＭＩＳＦＥＴのセルトランジスタＴｒの場合、浮遊ゲート電極ＦＧの仕事関数φｍＦＧと電極間絶縁膜ＩＮの電子親和力ＥＡＩＮとバンドギャップＥｇＩＮの関係に考慮し、φｍＦＧ≦ＥｇＩＮ+ＥＡＩＮ＋１．０ｅＶの関係を満たす材料を選択することで、電荷保持特性を向上できる。同様に、制御ゲート電極ＣＧの仕事関数φｍＣＧと電極間絶縁膜ＩＮの電子親和力ＥＡＩＮとバンドギャップＥｇＩＮの関係に考慮し、φｍＣＧ≦ＥｇＩＮ＋ＥＡＩＮ＋１．０ｅＶの関係を満たす材料を選択することで、電荷保持特性を向上できる。
【０１４５】
また、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧにおいて、ｎチャネル型ＭＩＳＦＥＴのセルトランジスタＴｒの場合は、φｍ≦４．４５ｅＶとなる仕事関数φｍの材料を選択し、ｐチャネル型ＭＩＳＦＥＴのセルトランジスタＴｒの場合は、４．７７ｅＶ≦φｍとなる仕事関数φｍの材料を選択することで、消費電力を低減することができる。さらに、浮遊ゲート電極ＦＧ及び制御ゲート電極ＣＧにおいて、ｎチャネル型ＭＩＳＦＥＴのセルトランジスタＴｒの場合は、３．６５ｅＶ≦φｍとなる仕事関数φｍの材料を選択し、ｐチャネル型ＭＩＳＦＥＴのセルトランジスタＴｒの場合は、φｍ≦５．５７ｅＶとなる仕事関数φｍの材料を選択することで、電荷保持特性の劣化を抑制することができる。
【０１４６】
尚、半導体基板は、Ｓｉ基板に限定されず、例えば、ＳＯＩ（Silicon On Insulator）基板、ＳＧＯＩ（Silicon Germanium On Insulator）基板等を用いることも可能である。本実施形態は、例えば３Ｘｎｍ世代（例えば３２ｎｍ世代）等のフラッシュメモリで適用される。フラッシュメモリとしては、例えば、ＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリ等があげられる。また、このようなフラッシュメモリ等を搭載したＬＳＩ（Large-Scale Integration）にも適用可能である。本実施形態は、セルトランジスタＴｒ１、このセルトランジスタＴｒ１を選択するための選択トランジスタＴｒ２、これらのトランジスタＴｒ１、Ｔｒ２を制御するための周辺回路のトランジスタＴｒ３、ロジック回路のトランジスタＴｒ４等のうち少なくとも１つのトランジスタを備えた半導体記憶装置に適用できる。また、選択トランジスタのゲート電極、周辺回路のゲート電極、ロジック回路のゲート電極等の材料として、浮遊ゲート電極ＦＧ又は制御ゲート電極ＣＧと同じ材料を用いることも可能である。
【０１４７】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１４８】
【図１】本発明の一実施形態に係るフラッシュメモリセルの概略的な断面図であり、図１（ａ）はワード線に垂直な方向（ビット線方向）の断面図、図１（ｂ）はワード線に平行な方向（ワード線方向）の断面図。
【図２】本発明の一実施形態に係わるフラッシュメモリセルの製造工程を示す概略的な断面図。
【図３】図２に続く、本発明の一実施形態に係わるフラッシュメモリセルの概略的な製造工程を示す断面図。
【図４】図３に続く、本発明の一実施形態に係わるフラッシュメモリセルの概略的な製造工程を示す断面図。
【図５】本発明の実施例４に係わるフラッシュメモリセルの各層を示すバンド図。
【符号の説明】
【０１４９】
１…Ｓｉ基板、２…トンネル絶縁膜、３…導電性金属酸化膜、４…絶縁性金属酸化膜、５…導電性金属含有膜、７…溝、８，１１…素子分離絶縁膜、９…ワード線、１０…ソース／ドレイン拡散層、ＦＧ…浮遊ゲート電極、ＩＮ…電極間絶縁膜、ＣＧ…制御ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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