(57)【特許請求の範囲】
【請求項１】
ソースと、絶縁ゲートと、本体と、ドレインとを具え、前記ドレイン及びソース及び本体が２つの本体ダイオードを形成する第１の出力ＭＯＳトランジスタと、
前記出力ＭＯＳトランジスタのソースに接続され、前記出力ＭＯＳトランジスタに供給電圧を印加する供給ターミナルと、
前記出力ＭＯＳトランジスタのドレインに接続され、印加された入力ゲート電圧に応じて出力電圧を生成する出力ターミナルと、
前記出力ＭＯＳトランジスタの絶縁ゲートに接続され、ゲート電圧信号を受信するゲートターミナルとを具えるバスドライバ回路において、
前記ゲートに接続され、入力信号と前記出力信号を受信し、バスの休止時にはこの２つの受信信号のうち大きい方を前記ゲートターミナルに接続するフローティングゲート制御回路と、
前記ゲートターミナル、前記出力ＭＯＳトランジスタの本体、及び前記供給ターミナルに接続され、伝送時に前記供給電圧を前記出力ＭＯＳトランジスタのウェルに接続して、伝送時に電荷注入による本体電圧の変調を防止するとともに休止時に出力トランジスタ本体を浮動状態とするウェルプルアップ回路とを具え、
前記ウェルプルアップ回路が、２つの同じ導電型の出力ＭＯＳトランジスタと１つの別の逆導電型のトランジスタと計３つのトランジスタを具えており、前記同じ導電型のトランジスタの一方（第１のトランジスタ）が前記出力ＭＯＳトランジスタ回路の供給ターミナル及び本体に接続され；前記別の逆導電型のトランジスタ（第２のトランジスタ）がエネイブル信号を受信するゲートを具えアースと前記第１のトランジスタのゲート間に接続されており；前記同じ導電型のトランジスタの他方（第３のトランジスタ）のゲートが前記エネイブル信号に接続され、ソース及びドレインが前記第１のトランジスタのゲートと前記フローティングゲート回路の出力との間に接続されていることを特徴とするバスドライバ回路。
【請求項２】
請求項１に記載のバスドライバ回路において、前記入力信号を受信し、エネイブルターミナルにてエネイブル信号を生成するエネイブル制御回路を具えることを特徴とするバスドライバ回路。
【請求項３】
請求項１に記載のバスドライバ回路において、前記ドライバトランジスタはＰＭＯＳ又はＮＭＯＳトランジスタであることを特徴とするバスドライバ回路。
【請求項４】
請求項１に記載のバスドライバ回路において、前記第１の出力トランジスタとは逆導電型の第２の出力トランジスタと、この第２の出力トランジスタを制御するための対応するフローティングゲートと、フローティングウェル回路と、ウェルプルアップ回路とを具えることを特徴とするバスドライバ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路を制御する装置及び方法に関する。特に、３．３ボルト電源により駆動されるが、時に５ボルト程度のより高い電圧に接続されるＭＯＳ出力ドライバに関する。
【０００２】
【従来の技術】
集積回路やシステムには相補型金属酸化膜半導体（ＣＭＯＳ）が用いられている。ＣＭＯＳ技術では小型化が進んでおり、小型化が進むにつれＣＭＯＳデバイスを駆動する電源も小型化されている。現在では、殆どのＣＭＯＳデバイスが３．３ボルト電源で駆動される。しかしながら、これらのデバイスはしばしばシステム内の周辺装置に接続されたりあるいは同じチップ上でも５ボルト程度のより高い電圧で動作したり、通電する場合がある。回路の出力ドライバが当該ドライバに通常用いられる電源より高電圧の電源に接続されると、システムがドライバをオフ又は休止状態としたいときであってもドライバが偶発的にオンとなってしまう場合がある。
【０００３】
【発明が解決しようとする課題】
駆動トランジスタのウェルの電圧を制御するのと同様に駆動トランジスタのゲート電圧を制御するようにして、この問題を解決しようとする試みがある。これら双方の電圧が適切に制御されなければ、駆動トランジスタの２つの本体ダイオードの１又はそれ以上がオンとなるか、あるいはＭＯＳＦＥＴ自身がオンとなる。米国特許5,160,855の明細書には、駆動トランジスタのウェルの電圧を制御するウェル電圧制御回路が開示されている。このウェル電圧制御回路は少なくとも４つのトランジスタを具えている。しかしながら、このウェル電圧制御回路では、伝送時の出力電圧が供給電圧の値に近似している場合に出力トランジスタ本体を適切に制御できないと思われる。
【０００４】
【課題を解決するための手段】
本発明は、
ソースと、絶縁ゲートと、本体と、ドレインとを具え、前記ドレイン及びソース及び本体が２つの本体ダイオードを形成する第１の出力ＭＯＳトランジスタと、
前記出力ＭＯＳトランジスタのソースに接続され、この出力ＭＯＳトランジスタに供給電圧を印加する供給ターミナルと、
前記出力ＭＯＳトランジスタのドレインに接続され、印加された入力ゲート電圧に応じて出力電圧を生成する出力ターミナルと、
前記出力ＭＯＳトランジスタの絶縁ゲートに接続され、ゲート電圧信号を受信するゲートターミナルとを具えるバスドライバ回路において、
前記ゲートに接続され、入力信号と前記出力信号を受信し、バスの休止時にはこの２つの受信信号のうち大きい方をゲートターミナルに接続するフローティングゲート制御回路と、前記ゲートターミナル、前記出力ＭＯＳトランジスタ本体、及び前記供給ターミナルへ接続され、伝送時に供給電圧を前記出力ＭＯＳトランジスタのウェルに接続して、
伝送時に電荷注入による本体電圧の変調を防止するとともに休止時に出力トランジスタ本体を浮動状態とするウェルプルアップ回路とを具えることを特徴とする。
【０００５】
好適には、本発明は従来よりも簡単な構成で、伝送時に出力電圧が供給電圧に近くなる浮動ウェル電圧の問題を解決するバスドライバを提供する。本発明は、ソースと、絶縁ゲートと、本体と、ドレインとを具える第１の出力ドライバＭＯＳトランジスタを提供する。この構成は２つの固有のダイオードを含む。前記ドレインと本体が一方のダイオードを形成し、本体とソースが他方のダイオードを形成する。低電圧供給ターミナルがＭＯＳトランジスタのソースに接続され、ドレインが出力ターミナルを構成する。ゲートターミナルは、バスドライバＭＯＳトランジスタをオン又はオフに切り換えるゲート電圧信号を受信する。フローティングゲート制御回路が前記ゲートに接続されており、ドレインの出力電圧が一次供給電圧を越えた場合にドレインの出力電圧が上がるにつれてゲート電圧を上げる。これにより通常のＭＯＳＦＥＴ通電は生じなくなる。ウェルプルアップ回路はフローティングゲート制御回路、ＭＯＳトランジスタ本体、及び一次供給ターミナルに接続されている。このウェルプルアップ回路はウェルをフロートさせ、偶発的にＭＯＳトランジスタの一方の本体ダイオードがオンになってしまう動作を防止する。エネイブル制御回路がウェルプルアップ回路を制御する。このエネイブル制御回路は、バス出力ドライバの動作中はハイに、バスの休止時にはローになる、
【０００６】
本発明はさらに、ソースと、絶縁ゲートと、本体と、ドレインとを具えるバスドライバＭＯＳトランジスタの供給電圧の制御方法であって、前記ドレイン及びソース及び本体が本体ダイオードを形成し、伝送時には前記供給電圧を前記本体に印加し、休止時には出力電圧又はゲートへの供給電圧の大きい方を印加し、休止時に前記本体ダイオードを電気的に浮動状態とすることを特徴とする方法に関する。
【０００７】
【発明の実施の形態】
本発明の実施の形態を、添付の図面を参照しながら詳細に説明する。
図１（ａ）、図１（ｂ）、図２及び図３はバスドライバが直面している問題を示す図であり、米国特許5,160,855の明細書に開示された回路がどのようにしてこの問題にとり組んでいるかを説明する図である。図１（ａ）はバスドライバの等価回路図である。駆動トランジスタＱBUSは入力信号ＶINを受信する。ＱBUSは電源ＶDDと出力ターミナルＶOUTの間に接続されている。このトランジスタＱBUSはＰＭＯＳトランジスタである。ＰＭＯＳトランジスタは、実質的にＮ型ドーピングされた基体表面にＰ型拡散領域を具えている。結果として、トランジスタＱBUSは、図１（ｂ）に示すような２つの内部ダイオードとしての構成を有するものといえる。ソースが本体に接続されているので、一方のダイオードは、事実上、ドレインに短絡している。他方のダイオードはＶOUTにより制御される。ここで、それぞれＰ型拡散領域で形成されるこれらのダイオードとトランジスタＱBUS本体とは、オンとならないよう維持されることが重要である。ＶOUTがＶDDを越えると、本体ダイオードＤ2はオンとなってしまう。実際にＱBUSはターミナルＶINがハイである場合にオンとなり得るので、これは好ましくない。理想的なバスドライバでは、ＱBUSはＶINがローになるまで決してオンとならない。当業者であれば、ＣＭＯＳデバイスでは、図１（ａ）に示す出力回路に対応するＮＭＯＳ出力トランジスタは自明である。
【０００８】
米国特許5,160,855の明細書及び図２に示す回路には、フローティングゲート電圧回路（ＶＦＧ）とフローティングウェル電圧回路（ＶＦＷ）とが設けられている。ＶＦＧ回路は入力ＶINと出力トランジスタＱBUSのゲートの間に接続されている。ＶＦＷ回路は出力ＶOUTとＱBUSの本体タイの間に接続されている。休止時にはＶＦＧへの入力は供給電圧ＶDDと連結される。ＶOUTがＶDDより低い限り、ゲート電圧はＶDDに連結されている。ＶＧＦは出力電圧をモニタし、ＶOUTがＶDDより高くなった場合にゲート電圧を出力電圧ＶDDに追従するよう調節する。伝送時には、フローティングゲート回路の入力がアースと供給電圧との間で変化し、駆動トランジスタのオンオフを切換える。このように、ＶOUTが高くなりＶDDを越えた場合でもトランジスタＱBUSのゲート及びドレインが同じ電位に保たれる。これにより、トランジスタＱBUSがオンとなるのが防止される。勿論、フローティング出力電圧ＶOUTの問題は出力トランジスタＱBUSのウェルにも影響を及す。図３に示す公知の解決法では、ＶＦＷ回路がトランジスタＱBUSのウェルに印加される電圧を調整して所望しない動作を防ぐようにしている。この従来技術の回路はＶOUTがＶDDよりかなり下回った場合、及びＶOUTがＶDDよりかなり上回った場合に好適に機能する。しかしながら、ＶOUTがＶDDとほぼ同じ値である場合に問題が生ずる。
【０００９】
ＶOUTがＶDDより低い場合、トランジスタＱ４がオンとなり、ＶＦＷはＶDDに有効に接続される。これにより、本体タイのダイオードは逆バイアスとなり、導通しない。これは通常の伝送の状態である。バスがオフとなり伝送が行われないときに、ＶOUTの電圧がＶDDを越えて上昇する場合がある。例えば、バス用のＶDDは通常３．３ボルトであるが、このバスで駆動される素子やデバイスは５ｖで駆動される。従って、ＶOUTがＶDDよりはるかに大きくなる場合がある。このような場合、Ｑ４がオフ、Ｑ１及びＱ２がオンとなり、ＶＦＷはＶOUTに追従する。ＶOUTと等しい電圧が本体タイダイオードＤ2に印加される。この本体タイダイオードの両ターミナルは同じ電圧となるため、ダイオードはオフのままとなる。
【００１０】
しかしながら、図３に示す回路はＶOUTがＶDDと近い場合にＶＦＷの制御を行わない。ＶOUTがＶDDとほぼ等しい場合、全てのトランジスタＱ１〜Ｑ４はオフになる。この時点でＶＦＷの制御は行われない。その結果、伝送時には本体が高インピーダンスノードとなりドレインを介して本体キャパシタンスへ電荷注入可能となる。この注入された電荷が本体の電圧を変化させ、これによりＱBUSのしきい値電圧が変化する。このようなしきい値電圧の変化により信号の歪みが発生する。
【００１１】
図４及び図５を参照すると、本発明では、図３に示す回路にウェルプルアップ（ＷＰＵ）回路を付加するとともに、ＶＦＷ回路を取去することによりこの従来技術の欠点を改善している。ＷＰＵ回路（ＷＰＵ）はＱBUS本体、ＶＦＧ回路の出力、及びＶDDに接続されている。この回路は、バスをオンにする１又はそれ以上のエネイブル信号から生じる入力エネイブル信号を受信する。動作時において、バスがエネイブルのときにウェルプルアップ回路により出力トランジスタＱBUSが本体をＶDDに確実に接続する。その他の場合には、ウェルプルアップ回路はＱBUSの本体を電気的に浮動状態とし、ＱBUSのドレインダイオードは導通することができない。
【００１２】
図５を参照すると、エネイブル信号がハイである場合、Ｑ５はオンとなりＱ６をオンにする。これにより、ＶDDがＱ６を介してＶＦＧに接続され、ＱBUSの本体にＶDDが印加される。伝送時に供給電圧ＶDDはダイオードＤ2の一端に接続され、及び、伝送時にはＶOUTがＶDDより低いため、このダイオードは逆バイアスとなって導通しない。エネイブル信号がローであってバスが休止状態の場合、Ｑ５及びＱ６はオフでありＱ７はオンとなる。Ｑ７はＶＦＧのノードをＱ６のゲートに接続する。これはＶOUTがＶDD以上でバックワード駆動される場合に、Ｑ６をオフにしておくために必要となる。従って、回路がエネイブルでない場合は、ＱBUSの本体は浮動状態となり導通しない。
【００１３】
すなわち、動作中は、信号ＥＮＡＢＬＥがハイである場合に、Ｑ５及びＱ６がオンとなりＶＦＧがＶDDに接続される。これにより伝送時の本体ダイオードのフローティングが防止され、本体への電荷注入による信号の歪みが防止される。信号ＥＮＡＢＬＥは出力ステージに負荷がかかっている場合にオンとなる。出力ステージをディスエーブルとし高インピーダンス状態をつくるため、ＶINはハイに、すなわちＶDDに設定され、信号ＥＮＡＢＬＥがローに、すなわちゼロボルトに設定される。これによりＱ５がオフとなり、Ｑ７がオンとなる。電圧ＶＦＧはＱ６をオフにするのに用いられる。設計によっては、ＶＦＧはＶINと同等あるいはＶINより大きくても良い。Ｑ６がオフのときには、出力ＰＭＯＳ ＱBUSデバイスの本体は浮動状態となり、導通することができない。
【００１４】
図６を参照すると、ＣＭＯＳ出力ドライバが示されている。この実施例は２つの出力トランジスタＱPBUS及びＱNBUSを具えている。これらトランジスタは直列に接続され、ＱPBUSはＶDDに、ＱNBUSはアースに接続されている。出力電圧ＶOUTはトランジスタＱPBUSとＱNBUSを直列に接続するラインから取り出されている。ＱPBUSのゲート電圧はフローティングゲート回路ＶＦＧ／Ｐによりモニタされ制御される。対応するフローティングゲート回路ＶＦＧ／ＮがＱNBUSのゲート電圧を制御する。ＱPBUSのウェル電圧はウェルプルアップ回路ＷＰＵ／Ｐにより制御される。同様に、ＱNBUSのウェル電圧は他方のウェルプルアップ回路ＷＰＵ／Ｎにより制御される。エネイブル制御回路６０がＷＰＵ／Ｐ及びＷＰＵ／Ｎに接続されている。このエネイブル制御回路６０はＷＰＵ／Ｐにエネイブル信号を供給し、ＷＰＵ／Ｎに信号反転エネイブル信号を供給する。図６に示すＷＰＵ／Ｐ及びＷＰＵ／Ｎの動作は、図４及び図５に示すＷＰＵ回路の動作と実質的に対応するものとする。
【００１５】
本発明のバスドライバ回路は、出力ドライバのゲート電圧を制御するフローティングゲート回路と、前記出力ドライバの本体電圧を制御するフローティングウェル回路を具えるバスドライバ回路であって、前記出力ドライバに接続され、伝送時には前記本体に供給電圧を印加し、休止時には前記フローティングゲート回路の出力を前記本体に供給するウェルプルアップ回路を具えることを特徴とする。
【図面の簡単な説明】
【図１】  図１（ａ）はバスドライバトランジスタ単体の構成を示す図であり、図１（ｂ）は図１（ａ）に関連して２つの固有本体ダイオードを示す図である。
【図２】  図２はバスドライバ回路の従来例を示す図である。
【図３】  図３は図２に示すフローティングゲート回路を示す別の図である。
【図４】  図４はウェルプルアップ回路を有する本発明を示す図である。
【図５】  図５はウェルプルアップ回路をより詳細に示す図である。
【図６】  図６はＮＭＯＳ及びＰＭＯＳトランジスタに本発明のＣＭＯＳ出力ドライバを用いた図である。
【符号の説明】
ＶＦＧ      フローティングゲート電圧回路
ＶＦＷ      フローティングウェル電圧回路
ＷＰＵ      ウェルプルアップ回路
【図１】
0004729165.tif 000002
【図２】
0004729165.tif 000003
【図３】
0004729165.tif 000004
【図４】
0004729165.tif 000005
【図５】
0004729165.tif 000006
【図６】
0004729165.tif 000007