(57)【特許請求の範囲】
【請求項１】
基板に形成された第１導電型の第１半導体領域と、
前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、
前記第１半導体領域の前記第２半導体領域と異なる表層部に形成され、アノードとなる第２導電型の第３半導体領域と、
前記第１半導体領域の前記第２半導体領域及び前記第３半導体領域と異なる表層部に形成され、アノードゲートとなる第１導電型の第４半導体領域と、
前記第２半導体領域の表層部に形成され、カソードとなる第１導電型の第５半導体領域と、
前記第２半導体領域の前記第５半導体領域と異なる表層部に形成され、カソードゲートとなり、低電位又は高電位が印加される第２導電型の第６半導体領域と、
前記第１半導体領域と前記第２半導体領域の境界から前記第２半導体領域と前記第５半導体領域の境界までの領域における前記第２半導体領域の上層に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、オフ電位又はオン電位が印加されるゲート電極と、
前記第４半導体領域、前記第６半導体領域及び前記第５半導体領域のそれぞれに接続する入出力用の導電層と、
前記第３半導体領域に接続されて形成された負荷素子と
を有し、前記第３半導体領域、前記第１半導体領域、前記第２半導体領域及び前記第５半導体領域からサイリスタが構成されている半導体装置において、
前記サイリスタをオフからオンにする際に、前記ゲート電極にオン電位が印加され、前記第６半導体領域に高電位が印加され、
前記サイリスタをオンからオフにする際に、前記アノードよりも高い電位を前記アノードゲートに印加し、前記アノードと前記アノードゲートで前記サイリスタ内部に構成されるダイオードを降伏させることにより前記アノードの電位を制御して駆動する
半導体装置の駆動方法。
【請求項２】
前記負荷素子は、容量性負荷素子である
請求項１に記載の半導体装置の駆動方法。
【請求項３】
前記半導体装置において、第２アノードと第２カソードを有する外部ダイオード素子が前記基板に形成されており、前記第２アノードが前記アノードゲートに、前記第２カソードが前記アノードに、それぞれ接続されている
請求項１に記載の半導体装置の駆動方法。
【請求項４】
前記半導体装置において、前記基板と前記第１半導体領域の境界に底部絶縁層が形成されており、サイリスタの領域を分離するようなパターンで、前記底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている
請求項１に記載の半導体装置の駆動方法。
【請求項５】
前記サイリスタをオンからオフにする際に、前記カソードゲートをオンからオフにするタイミングよりも早いタイミングから、前記アノードよりも高い電位を前記アノードゲートに印加して駆動する
請求項１に記載の半導体装置の駆動方法。
【請求項６】
前記サイリスタをオフからオンにする際に、前記カソードゲートをオフからオンにするタイミングを含む期間において、前記ゲート電極にオン電位を印加するように駆動する
請求項１に記載の半導体装置の駆動方法。
【請求項７】
ＳＯＩ基板の主面に絶縁膜によって画定された第１導電型の第１の半導体層と、
上記第１の半導体層の主面に形成され、当該第１の半導体層よりも高不純物濃度の第１導電型の第２の半導体層と、
上記第１の半導体層の主面に上記第２の半導体層と離間して形成された第２導電型の第３の半導体層と、
上記第２の半導体層の主面に形成された第２導電型の第４の半導体層と、
上記第２の半導体層の主面に上記第４の半導体層と離間して形成され、上記第２の半導体層よりも高不純物濃度の第１導電型の第５の半導体層と、
上記第３の半導体層の主面に形成された第１導電型の第６の半導体層と、
上記第３の半導体層の主面に上記第６の半導体層と離間して形成され、上記第３の半導体層よりも高不純物濃度であり、高電位又は低電位が印加される第２導電型の第７の半導体層と、
上記第１の半導体層と上記第３の半導体層の境界部から上記第３の半導体層と上記第６の半導体層との境界部に亙る上記第３の半導体層の主面上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成され、オフ電位又はオン電位が印加されるゲート電極と、
を有し、上記第１、第２、第３、第４及び第６の半導体層によりサイリスタ構造が構成され、上記第４の半導体層のみが負荷素子に接続される半導体装置において、
上記サイリスタを非導通状態から導通状態に遷移させる際に、上記ゲート電極にオン電位が印加され、上記第７の半導体層に高電位が印加され、
上記サイリスタを導通状態から非導通状態に遷移させる際に、上記第５の半導体層に印加される電圧を上記第４の半導体層の電圧よりも高く制御して上記第４の半導体層と上記第５の半導体層との間のダイオード構造を逆バイアス状態とする、
半導体装置。
【請求項８】
上記サイリスタを非導通状態から導通状態に遷移させる際に、上記ゲート電極にオン電圧を印加した状態で上記第７の半導体層に印加する電圧を低電圧から高電圧に切り替える
請求項７に記載の半導体装置。
【請求項９】
上記サイリスタを導通状態から非導通状態に遷移させる際に、上記第７の半導体層に印加する電圧を高電圧から低電圧に切り替える
請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその駆動方法に関し、特にサイリスタを有する半導体装置及びその駆動方法に関する。
【背景技術】
【０００２】
サイリスタは、ＰＮＰＮ構造を有してスイッチング動作をする半導体素子であり、特に大電力制御素子として重要な素子である。
【０００３】
例えば、図６は従来例に係るサイリスタを有する半導体装置の断面図である。
Ｐ型半導体基板１００に、第１Ｎ型半導体領域１０１（Ｎ１）が形成されており、第１Ｎ型半導体領域１０１の表層部において素子を分離するための素子分離絶縁膜１０２が形成されている。
また、第１Ｎ型半導体領域１０１中の所定領域において、所定の深さで、第２Ｎ型半導体領域１０３（Ｎ２）と第１Ｐ型半導体領域１０４（Ｐ１）が形成されている。
さらに、第２Ｎ型半導体領域１０３の表層部においてアノードＡＮとなる第２Ｐ型半導体領域１０５が形成されている。
また、第１Ｐ型半導体領域１０４の表層部における素子分離絶縁膜１０２で分離された領域においいて、ゲートＧとなる第３Ｐ型半導体領域１０７と、カソードＣＡとなる第３Ｎ型半導体領域１０８が形成されている。
【０００４】
また、第２Ｐ型半導体領域１０５、第３Ｐ型半導体領域１０７、第３Ｎ型半導体領域１０８を被覆して全面に酸化シリコンなどからなる第１層間絶縁膜１１０が形成され、第２Ｐ型半導体領域１０５、第３Ｐ型半導体領域１０７、第３Ｎ型半導体領域１０８に達するコンタクトホールＣＴ１が開口されており、第１導電層１１１が埋め込まれて形成され、これに接続して第１層間絶縁膜１１０上に第２導電層１１２が形成されている。
さらに、これらを被覆して酸化シリコンなるからなる第２層間絶縁膜１１３が形成されており、第２導電層１１２などに達するコンタクトホールＣＴ２が開口されており、第３導電層１１４が埋め込まれて形成され、これに接続して第２層間絶縁膜１１３上に第４導電層１１５が形成されている。
【０００５】
上記のように、このサイリスタは、ＰＮＰＮ構造における両端のＰ型半導体をアノードＡＮ、Ｎ型半導体をカソードＣＡとし、これらで挟まれているうちのＰ型半導体をゲートＧとする３端子を有する。
例えば、ゲートＧに電流を印加することでアノードＡＮからのホールの注入とカソードＣＡからの電子の注入を発生させ、サイリスタを導通させる。
【０００６】
上記の構造を有するサイリスタにおいては、ＯＮからＯＦＦさせる際に、第１Ｎ型半導体領域１０１に注入されたホールの引き抜きに時間がかかることによって、ターンオフ（ｔｕｒｎ−ｏｆｆ）時間が長くなってしまう不利益がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、ターンオフ時間を短くできるサイリスタを有する半導体装置及びその駆動方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の駆動方法は、基板に形成された第１導電型の第１半導体領域と、前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、前記第１半導体領域の前記第２半導体領域と異なる表層部に形成され、アノードとなる第２導電型の第３半導体領域と、前記第１半導体領域の前記第２半導体領域及び前記第３半導体領域と異なる表層部に形成され、アノードゲートとなる第１導電型の第４半導体領域と、前記第２半導体領域の表層部に形成され、カソードとなる第１導電型の第５半導体領域と、前記第２半導体領域の前記第５半導体領域と異なる表層部に形成され、カソードゲートとなる第２導電型の第６半導体領域と、前記第１半導体領域と前記第２半導体領域の境界から前記第２半導体領域と前記第５半導体領域の境界までの領域における前記第２半導体領域の上層に形成されたゲート絶縁膜及びゲート電極と、前記第４半導体領域、前記第６半導体領域及び前記第５半導体領域のそれぞれに接続する入出力用の導電層と、前記第３半導体領域に接続されて形成された負荷素子とを有し、前記第３半導体領域、前記第１半導体領域、前記第２半導体領域及び前記第５半導体領域からサイリスタが構成されている半導体装置において、前記サイリスタをオンからオフにする際に、前記アノードよりも高い電位を前記アノードゲートに印加し、前記アノードと前記アノードゲートで前記サイリスタ内部に構成されるダイオードを降伏させることにより前記アノードの電位を制御して駆動する。
【０００９】
上記の本発明の半導体装置の駆動方法は、基板に第１導電型の第１半導体領域が形成され、第１半導体領域の表層部に第２導電型の第２半導体領域が形成され、第１半導体領域の第２半導体領域と異なる表層部にアノードとなる第２導電型の第３半導体領域が形成され、第１半導体領域の第２半導体領域及び第３半導体領域と異なる表層部にアノードゲートとなる第１導電型の第４半導体領域が形成され、第２半導体領域の表層部にカソードとなる第１導電型の第５半導体領域が形成され、第２半導体領域の第５半導体領域と異なる表層部にカソードゲートとなる第２導電型の第６半導体領域が形成され、第１半導体領域と第２半導体領域の境界から第２半導体領域と第５半導体領域の境界までの領域における第２半導体領域の上層にゲート絶縁膜及びゲート電極が形成され、記第４半導体領域、第６半導体領域及び第５半導体領域のそれぞれに入出力用の導電層が接続して形成され、第３半導体領域に負荷素子が接続して形成され、第３半導体領域、第１半導体領域、第２半導体領域及び第５半導体領域からサイリスタが構成されている半導体装置を駆動する方法であって、サイリスタをオンからオフにする際に、アノードよりも高い電位をアノードゲートに印加し、アノードとアノードゲートでサイリスタ内部に構成されるダイオードを降伏させることによりアノードの電位を制御して駆動する。
【００１０】
上記の本発明の半導体装置の駆動方法は、好適には、前記負荷素子は、容量性負荷素子である。
【００１１】
上記の本発明の半導体装置の駆動方法は、好適には、前記半導体装置において、第２アノードと第２カソードを有する外部ダイオード素子が前記基板に形成されており、前記第２アノードが前記アノードゲートに、前記第２カソードが前記アノードに、それぞれ接続されている。
【００１２】
上記の本発明の半導体装置の駆動方法は、好適には、前記半導体装置において、前記基板と前記第１半導体領域の境界に底部絶縁層が形成されており、サイリスタの領域を分離するようなパターンで、前記底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている。
【００１３】
上記の本発明の半導体装置の駆動方法は、好適には、前記サイリスタをオンからオフにする際に、前記カソードゲートをオンからオフにするタイミングよりも早いタイミングから、前記アノードよりも高い電位を前記アノードゲートに印加して駆動する。
【００１４】
上記の本発明の半導体装置の駆動方法は、好適には、前記サイリスタをオフからオンにする際に、前記カソードゲートをオフからオンにするタイミングを含む期間において、前記ゲート電極にオン電位を印加するように駆動する。
【００１５】
また、本発明の半導体装置の半導体装置は、ＳＯＩ基板の主面に絶縁膜によって画定された第１導電型の第１の半導体層と、上記第１の半導体層の主面に形成され、当該第１の半導体層よりも高不純物濃度の第１導電型の第２の半導体層と、上記第１の半導体層の主面に上記第２の半導体層と離間して形成された第２導電型の第３の半導体層と、上記第２の半導体層の主面に形成された第２導電型の第４の半導体層と、上記第２の半導体層の主面に上記第４の半導体層と離間して形成され、上記第２の半導体層よりも高不純物濃度の第５の半導体層と、上記第３の半導体層の主面に形成された第１導電型の第６の半導体層と、上記第３の半導体層の主面に上記第６の半導体層と離間して形成され、上記第３の半導体層よりも高不純物濃度の第２導電型の第７の半導体層と、上記第１の半導体層と上記第３の半導体層の境界部から上記第３の半導体層と上記第６の半導体層との境界部に亙る上記第３の半導体層の主面上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、を有し、上記第１、第２、第３、第４及び第６の半導体層によりサイリスタ構造が構成される半導体装置において、上記サイリスタを導通状態から非導通状態に遷移させる際に、上記第５の半導体層に印加される電圧を上記第４の半導体層の電圧よりも高く制御して上記第４の半導体層と上記第５の半導体層との間のダイオード構造を逆バイアス状態とする。
【００１６】
上記の本発明の半導体装置の半導体装置は、好適には、上記サイリスタを非導通状態から導通状態に遷移させる際に、上記ゲート電極にオン電圧を印加した状態で上記第７の半導体層に印加する電圧を低電圧から高電圧に切り替える。
【００１７】
上記の本発明の半導体装置の半導体装置は、好適には、上記サイリスタを導通状態から非導通状態に遷移させる際に、上記第７の半導体層に印加する電圧を高電圧から低電圧に切り替える。
【発明の効果】
【００１８】
本発明の半導体装置及びその駆動方法によれば、アノードゲートを積極的に制御することにより、サイリスタのターンオフ時間を短くできる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明に係る半導体装置及びその駆動方法の実施の形態について、図面を参照して説明する。
【００２０】
第１実施形態
図１は、本実施形態に係る半導体装置におけるサイリスタの等価回路図である。
サイリスタＳＣＲ（Semiconductor Controlled Rectifier）は、例えば２つのバイポーラトランジスタを有する構成であり、本実施形態においては、さらにＭＯＳトランジスタが図のように構成され、アノードゲートＡＧ、カソードゲートＣＧ、ＭＯＳ型のゲート電極ＭＧにそれぞれ、アノードゲート制御部ＡＧＣ、カソードゲート制御部ＣＧＣ、ＭＯＳゲート制御部ＭＧＣが接続され、所定の信号が入力される。
一方、カソードＣＡは接地されており、また、アノードＡＮには負荷素子として、例えば容量性負荷素子ＣＬが接続して形成されている。
【００２１】
図２は本実施形態に係るサイリスタを有する半導体装置の駆動方法を実施する半導体装置の平面図であり、図３は図２中のＸ−Ｘ’における断面図である。
図２に示すように、平面図においてアノードやカソードなどの各領域が左右対称に配置されており、図３の断面図においてはその一方（左側）の構成を示しているものである。
例えば、Ｐ型半導体基板１０上に、酸化シリコンからなる底部絶縁膜１１が形成されており、その上層にシリコンなどからなる第１Ｎ型半導体領域（第１半導体領域）２０（Ｎ１）が形成されており、いわゆるＳＯＩ（semiconductor on insulator）基板が構成されている。
【００２２】
例えば、第１Ｎ型半導体領域２０を貫通して素子分離するトレンチ型の素子分離絶縁膜１２と、第１Ｎ型半導体領域２０の表層部にＬＯＣＯＳ（local oxidation of silicon）法による素子分離絶縁膜１３が形成されて素子分離がなされている。素子分離絶縁膜（１２，１３）はそれぞれ酸化シリコンなどからなる。この第１Ｎ型半導体領域２０は、底部絶縁膜１１に達する素子分離絶縁膜１２により、他の半導体領域から完全に分離、独立した構造としてよい。
【００２３】
また、例えば、第１Ｎ型半導体領域２０中の所定領域における表層部において所定の深さで、第１Ｎ型半導体領域２０と不純物濃度が異なる第２Ｎ型半導体領域（第７半導体領域）２１（Ｎ２）が形成されており、第２Ｎ型半導体領域２１と異なる領域において、第１Ｐ型半導体領域（第２半導体領域）２２（Ｐ１）が形成されている。ここで、第２Ｎ型半導体領域２１の不純物濃度は、第１Ｎ型半導体領域２０の不純物濃度よりも高く設定される。
【００２４】
また、例えば、第２Ｎ型半導体領域２１の表層部における素子分離絶縁膜１３で分離された領域において、アノードＡＮとなる第２Ｐ型半導体領域（第３半導体領域）２３と、アノードゲートＡＧとなる第３Ｎ型半導体領域（第４半導体領域）２４が形成されている。ここで、第３Ｎ型半導体領域２４の不純物濃度は、第２Ｎ型半導体領域２１の不純物濃度よりも高く設定される。
【００２５】
また、例えば、第１Ｐ型半導体領域２２の表層部における素子分離絶縁膜１３で分離された領域において、カソードゲートＣＧとなる第３Ｐ型半導体領域（第６半導体領域）２５と、カソードＣＡとなる第４Ｎ型半導体領域（第５半導体領域）２６が形成されている。ここで、第３Ｐ型半導体領域２５の不純物濃度は、第１Ｐ型半導体領域２２の不純物濃度よりも高く設定される。
【００２６】
上記のようにして、第２Ｐ型半導体領域２３、第１Ｎ型半導体領域２０及び第２Ｎ型半導体領域２１、第１Ｐ型半導体領域２２及び第４Ｎ型半導体領域２６からサイリスタが構成されている。
また、第３Ｎ型半導体領域２４及び第３Ｐ型半導体領域２５は、それぞれ、第１Ｎ型半導体領域２０及び第１Ｐ型半導体領域２２に接続されている構成となっている。
【００２７】
また、例えば、少なくとも第１Ｎ型半導体領域２０と第１Ｐ型半導体領域２２の境界から第１Ｐ型半導体領域２２と第４Ｎ型半導体領域２６の境界までの領域における第１Ｐ型半導体領域２２の上層に、ゲート絶縁膜３０及びゲート電極３１（ＭＧ）が形成されており、ＭＯＳトランジスタが構成されている。
【００２８】
また、第２Ｐ型半導体領域２３、第３Ｎ型半導体領域２４、第３Ｐ型半導体領域２５、第４Ｎ型半導体領域２６及びゲート電極３１を被覆して全面に酸化シリコンなどからなる第１層間絶縁膜３２が形成され、第２Ｐ型半導体領域２３、第３Ｎ型半導体領域２４、第３Ｐ型半導体領域２５及び第４Ｎ型半導体領域２６などに達するコンタクトホールＣＴ１が開口されており、第１導電層３３が埋め込まれて形成され、これに接続して第１層間絶縁膜３２上に第２導電層３４が形成されている。
【００２９】
さらに、これらを被覆して酸化シリコンなるからなる第２層間絶縁膜３５が形成されており、第２導電層３４などに達するコンタクトホールＣＴ２が開口されており、第３導電層３６が埋め込まれて形成され、これに接続して第２層間絶縁膜３５上に第４導電層３７が形成されている。
【００３０】
上記のようにして、第３Ｎ型半導体領域２４（アノードゲートＡＧ）、第３Ｐ型半導体領域２５（カソードゲートＣＧ）、第４Ｎ型半導体領域２６（カソードＣＡ）のそれぞれに接続する入出力用の導電層が形成されており、特にカソードＣＡは接地されている。
【００３１】
また、第２Ｐ型半導体領域２３はアノードＡＮとなる領域であり、例えば、第４導電層３７などを介して、不図示の領域において負荷素子である容量性負荷素子に接続されている。
【００３２】
図４は、本実施形態に係る半導体装置におけるサイリスタの駆動方法を示すタイミングチャートである。
本実施形態に係る半導体装置において、サイリスタのカソードゲートＣＧのオン／オフ制御により、サイリスタの出力により、アノードＡＮの電位を制御する、即ち、容量性負荷素子ＣＬを充放電する構成となっている。
【００３３】
容量性負荷素子ＣＬの放電は、サイリスタＳＣＲをオンとして容量性負荷素子ＣＬの電荷をカソードＣＡに引き抜くことで行う。
例えばサイリスタをオフからオンにするには、アノードゲートＡＧを開放とし、カソードゲートＣＧをオフからオンとする、即ち、カソードより高電位とする。ここで、図４に示すように、カソードゲートＣＧをオフからオンにするタイミングを含む期間Ｔにおいて、ゲート電極ＭＧにオン電位を印加するように駆動する。
【００３４】
サイリスタのオン時にＭＯＳトランジスタを先にオンさせ、即ち、第１Ｎ型半導体領域２０／ゲート電極ＭＧ／カソードＣＡのＭＯＳトランジスタにおいて制限された電流でオンさせることで、サイリスタ内部のＭＯＳトランジスタの働きでアノードゲートＡＧの電位がアノードＡＮより低い電位に引き下げられる。この結果、アノードＡＮとアノードゲートＡＧのＰＮ接合が順バイアスされ、カソードゲートＣＧをオンとして電流を流し込んでサイリスタをオンさせることで、立ち上がりの急峻な電流増加を抑制することができ、ＥＭＩ（Electro Magnetic Interference：不要輻射ノイズ）などの対策に有効である。
【００３５】
容量性負荷素子ＣＬの充電は、サイリスタＳＣＲをオフにすることで行う。
本実施形態のサイリスタではアノードゲートＡＧが設けられており、サイリスタをオンからオフにする際に、アノードＡＮよりも高い電位をアノードゲートＡＧに印加し、アノードとアノードゲートで構成されるダイオードを降伏させることによりアノードＡＮの電位を制御して駆動する。また、このとき、サイリスタをオンからオフにする際には、カソードゲートをオンからオフにするタイミングよりも早いタイミングから、アノードゲートの電位がアノードより高いまたは同じ電位になるように駆動する。
アノードゲートＡＧをアノードＡＮより高電位とすることで、アノードゲートＡＧとアノードＡＮで構成されるサイリスタ内部のダイオードが短絡状態または逆バイアス状態となり、サイリスタＳＣＲはオフする。
この過程において、ゲート電極ＭＧをオフとし、カソードゲートＣＧをカソードＣＡと同電位とすることでサイリスタＳＣＲをオンさせないようにする。
【００３６】
アノードゲートＡＧを追加することで、サイリスタがオンした際に注入された第１Ｎ型半導体領域２０内のホールを効果的に排出することができる。オフ時には、アノードゲートＡＧを介して第１Ｎ型半導体領域２０をアノードＡＮより高い電位にすることで、第１Ｎ型半導体領域２０内のホールはアノードより排出されやすくなるため、カソードゲートＣＧをグラウンドあるいは負の電位に下げたことによるホールの引き抜き効果だけの場合よりもオフ時間が短縮される。また、アノードゲートＡＧを追加しても耐圧を決定付ける空乏層の広がりに悪影響を与えず、耐圧を維持したままオフ時間の短縮が可能となる。
また、オフ時においても、ＭＯＳトランジスタを一定期間オンさせることで、第１Ｎ型半導体領域２０の電子の引き抜きを早めることができ、オフ時間の短縮に寄与する。
【００３７】
上記のように、サイリスタが短いターンオフ時間でオフとなり、さらに、アノードＡＮよりも高い電位をアノードゲートＡＧに印加してアノードＡＮとアノードゲートＡＧでサイリスタＳＣＲ内部に構成されるダイオードを降伏させることにより、アノードＡＮの電位を制御して駆動する。
上記のアノードＡＮとアノードゲートＡＧで構成されるダイオードの耐圧をαとすると、アノードゲートＡＧに印加される電位ＶＨに対して、アノードＡＮの電位をＶＨ−αまで上昇させることができる。
【００３８】
上記のように、本実施形態の半導体装置におけるサイリスタは、アノードＡＮが負荷素子に接続されているのみであり、アノードゲート制御部ＡＧＣ、カソードゲート制御部ＣＧＣ及びＭＯＳゲート制御部ＭＧＣからの３つの所定の信号によってサイリスタを駆動することができる。
例えば、容量性負荷素子を充電するためにアノードＡＮに直接入力できるアノード制御部を接続して設けるような場合と比べて、制御部の数を減らしてサイリスタを駆動することができ、装置の小型化や高集積化などを達成することができる。
【００３９】
また、本実施形態の半導体装置におけるサイリスタは、サイリスタを底部絶縁膜及びトレンチ状の素子分離絶縁膜で完全に素子分離した構成となっており、これによってオフ時のホール引き抜きにかかる時間を短縮することにより、サイリスタのターンオフ時間を短くできる。
尚、図４において、カソードゲートＣＧのオン電位、ゲート電極ＭＧのオン電位は、接地電位ＧＮＤをオフ電位とした場合に、それぞれ、０．８Ｖ程度、５Ｖ程度であり、電位ＶＨは１００Ｖ程度である。
例えば、アノードＡＮとアノードゲートＡＧで構成されるダイオードの耐圧が１０Ｖ程度であるとすると、サイリスタのオフ時にアノードＡＮの電位は９０Ｖ程度に上昇する。
【００４０】
第２実施形態
図５は、本実施形態に係る半導体装置におけるサイリスタの等価回路図である。
第１実施形態と同様に、サイリスタＳＣＲは、例えば２つのバイポーラトランジスタを有する構成であり、本実施形態においては、さらにＭＯＳトランジスタが図のように構成され、アノードゲートＡＧ、カソードゲートＣＧ、ＭＯＳ型のゲート電極ＭＧにそれぞれ、アノードゲート制御部ＡＧＣ、カソードゲート制御部ＣＧＣ、ＭＯＳゲート制御部ＭＧＣが接続され、所定の信号が入力される。
一方、カソードＣＡは接地されており、また、アノードＡＮには負荷素子として、例えば容量性負荷素子ＣＬが接続して形成されている。
【００４１】
ここで、第１実施形態と異なり、アノードゲートＡＧとアノードＡＮの間に外部ダイオード素子Ｄが形成されている。
外部ダイオード素子Ｄは、第２アノードと第２カソードを有するとすると、第２アノードがサイリスタＳＣＲのアノードゲートＡＧに、第２カソードがサイリスタＳＣＲのアノードＡＮに、それぞれ接続されて形成されている。
【００４２】
例えば、外部ダイオード素子は、上記のサイリスタが形成されている基板と同一の基板に形成されているものであって、図３と同様の断面図において不図示の配線によってサイリスタに接続して形成されている。尚、当該ダイオード素子の形成領域は、底部絶縁膜１１に達する素子分離絶縁膜によって、サイリスタの形成領域から完全に分離、独立した構成としてよい。
【００４３】
上記の容量性負荷素子ＣＬへの充電は、アノードゲートから外部ダイオード素子Ｄを通して行うことができ、例えば０．８Ｖ程度の順方向のダイオードの電位の降下のみでアノードＡＮの電位を上昇させることが可能となる。
容量性負荷素子ＣＬからの放電は、第１実施形態と同様にサイリスタＳＣＲをオンにすることで行う。
【００４４】
本実施形態の半導体装置の駆動方法においても、第１実施形態と同様に、アノードゲートＡＧを追加することで、サイリスタがオンした際に注入された第１Ｎ型半導体領域２０内のホールを効果的に排出することができ、耐圧を維持したままオフ時間の短縮が可能となる。
さらに、アノードＡＮが負荷素子に接続されているのみであり、アノードゲート制御部ＡＧＣ、カソードゲート制御部ＣＧＣ及びＭＯＳゲート制御部ＭＧＣからの３つの所定の信号によってサイリスタを駆動することができ、容量性負荷素子を充電するためにアノードＡＮに直接入力できるアノード制御部を接続して設けるような場合と比べて、制御部の数を減らしてサイリスタを駆動することができ、装置の小型化や高集積化などを達成することができる。
【００４５】
本発明は上記の説明に限定されない。
例えば、アノードに接続されている負荷素子は、容量性負荷素子の他、抵抗性負荷素子、誘導性負荷素子にも適用可能である。
また、例えば、サイリスタを実現する半導体装置の平面図や断面図は、上記の実施形態に示したものに限定されず、図１に示す回路図を実現し、上記の駆動が可能な半導体装置に適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００４６】
本発明の半導体装置及びその駆動方法は、電源制御装置などにおけるハーフブリッジ回路を構成する素子を有する半導体装置とその駆動方法として適用できる。
【図面の簡単な説明】
【００４７】
【図１】図１は本発明の第１実施形態に係る半導体装置におけるサイリスタの等価回路図である。
【図２】図２は本発明の第１実施形態に係るサイリスタを有する半導体装置の平面図である。
【図３】図３は図２中のＸ−Ｘ’における断面図である。
【図４】図４は本発明の第１実施形態に係る半導体装置におけるサイリスタの駆動方法を示すタイミングチャートである。
【図５】図５は本発明の第２実施形態に係る半導体装置におけるサイリスタの等価回路図である。
【図６】図６は従来例に係るサイリスタを有する半導体装置の断面図である。
【符号の説明】
【００４８】
１０…Ｐ型半導体基板、１１…底部絶縁膜、１２…トレンチ型素子分離絶縁膜、１３…ＬＯＣＯＳ素子分離絶縁膜、２０，Ｎ１…第１Ｎ型半導体領域、２１，Ｎ２…第２Ｎ型半導体領域、２２，Ｐ１…第１Ｐ型半導体領域、２３…第２Ｐ型半導体領域、２４…第３Ｎ型半導体領域、２５…第３Ｐ型半導体領域、２６…第４（第３）Ｎ型半導体領域、３０…ゲート絶縁膜、３１…ゲート電極、３２…第１層間絶縁膜、３３…第１導電層、３４…第２導電層、３５…第２層間絶縁膜、３６…第３導電層、３７…第４導電層、ＣＴ１，ＣＴ２…コンタクトホール、ＡＮ…アノード、ＡＧ…アノードゲート、ＡＧＣ…、アノードゲート制御部、ＣＡ…カソード、ＣＧ…カソードゲート、ＣＧＣ…カソードゲート制御部、ＭＧ…ゲート電極、ＭＧＣ…ＭＯＳゲート制御部、Ｄ…ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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