(57)【特許請求の範囲】
【請求項１】
第１電源が供給される第１電源端子と、
第２電源が供給される第２電源端子と、
前記第１電源により動作する内部回路と、
前記第２電源により動作し、外部と前記内部回路との間で信号の入出力を行うポート回路部と、
前記第２電源から前記ポート回路部への電圧供給を切替えるスイッチング回路と、
前記第１電源の投入を検出し、前記第１電源の投入を検出した時に前記スイッチング回路に電圧検出信号を供給する電圧検出回路と、
前記第１電源が投入されてからの経過時間をカウントし、所定の第１時間経過後に前記スイッチング回路に時間経過信号を供給する時間計測回路と、
を具備し、
前記スイッチング回路は、前記電圧検出信号と前記時間経過信号に基いて、前記第１および第２電源端子に供給される前記第１および第２電源の投入順序に関わらず、前記第１電源が投入されてから前記第１時間経過以降に、前記第２電源から前記ポート回路部への電圧供給を許容する
マイクロコンピュータ。
【請求項２】
請求項１に記載されたマイクロコンピュータであって、
前記時間計測回路は、
前記第１電源の投入により起動してクロックを生成するクロックジェネレータと、
前記クロックジェネレータのクロックをカウントし、カウント結果に基いて前記時間経過信号をスイッチング回路に供給する発振時間計測タイマとを備える
マイクロコンピュータ。
【請求項３】
請求項２に記載されたマイクロコンピュータであって、
前記内部回路は、ＣＰＵと、信号の入出力モードを制御する入出力ロジック部とを備え、
前記入出力ロジック部の入出力モードは、前記ＣＰＵにより決定され、
前記発振時間計測タイマは、前記クロックジェネレータがクロックの生成を開始してから所定の第２時間経過後に、前記ＣＰＵに対して前記ＣＰＵを動作状態とするためのＣＰＵ命令実行トリガ信号を供給し、前記第２時間経過以降に前記時間経過信号を前記スイッチング回路に供給する
マイクロコンピュータ。
【請求項４】
請求項１乃至３のいずれかに記載されたマイクロコンピュータであって、
前記電圧検出回路は、前記第１電源から供給される電圧を参照電圧と比較するコンパレータを備える
マイクロコンピュータ。
【請求項５】
請求項１乃至４のいずれかに記載されたマイクロコンピュータであって、
前記スイッチング回路は、
前記第２電源から前記ポート回路部への電圧供給を切替えるように設けられたｐチャネル型トランジスタと、
出力端が前記ｐチャネル型トランジスタのゲート電極に接続されたＮＡＮＤ回路と、
を備え、
前記ＮＡＮＤ回路の２つの入力端のうちの一方は、前記電圧検出信号が入力される様に前記電圧検出回路に接続され、前記入力端のうちの他方は、前記時間経過信号が入力される様に前記時間計測回路に接続される
マイクロコンピュータ。
【請求項６】
請求項１乃至５のいずれかに記載されたマイクロコンピュータであって、
前記第１電源の電圧は、前記第２電源の電圧よりも低い
マイクロコンピュータ。
【請求項７】
第１電源が供給される第１電源端子と、
第２電源が供給される第２電源端子と、
前記第１電源の投入より動作する内部回路と、
前記第２電源の投入により動作し、外部と前記内部回路との間で信号の入出力を行うポート回路部と、
前記第２電源から前記ポート回路部への電圧供給を切替えるスイッチング回路と、
前記第１電源が投入されると起動してクロックを生成するクロックジェネレータと、
ＣＰＵに対して前記ＣＰＵを動作状態とするためのＣＰＵ命令実行トリガ信号を供給するとともに、前記スイッチング回路に時間経過信号を供給する発振時間計測タイマと、
を具備し、
前記発振時間計測タイマは、前記クロックジェネレータのクロックをカウントして、前記クロックジェネレータがクロックの生成を開始してから所定の第２時間が経過した時に、前記ＣＰＵ命令実行トリガ信号を供給し、前記ＣＰＵ命令実行トリガ信号の供給以降に、前記時間経過信号を供給し、
前記スイッチング回路は、前記第１および第２電源端子に供給される前記第１および第２電源の投入順序に関わらず、前記時間経過信号が供給されたときに、前記第２電源から前記ポート回路部への電圧供給を許容する
マイクロコンピュータ。
【請求項８】
第１電源が供給される第１電源端子と、第２電源が供給される第２電源端子と、前記第１電源が投入されると動作する内部回路と、前記第２電源が投入されると動作して外部と前記内部回路との間で信号の入出力を行うポート回路部と、を具備するマイクロコンピュータの起動方法であって、
前記第１電源を投入するステップと、
前記第１電源の電圧を検出して、電圧検出信号を生成するステップと、
前記第１電源の投入により、クロックジェネレータがクロックの生成を開始するステップと、
前記クロックジェネレータのクロックをカウントし、所定の第１時間経過後に、時間経過信号を生成するステップと、
前記電圧検出信号と前記時間経過信号とに基いて、前記第１および第２電源端子に供給される前記第１および第２電源の投入順序に関わらず、前記第１電源が投入されてから所定の第１時間経過後に、前記第２電源から前記ポート回路部への電圧供給を許容するステップと、
を具備する
マイクロコンピュータの起動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータに関し、特に、複数の電源により動作するマイクロコンピュータとその起動方法に関する。
【背景技術】
【０００２】
近年、高性能化の要求されるマイクロコンピュータでは、内部回路の微細化が進んでおり、ＣＰＵ等の内部ロジック部は低い電源電圧で動作することが求められている。一方、マイクロコンピュータとの間で信号の入出力が行われる外部装置には、マイクロコンピュータほどの低電圧は要求されておらず、比較的高い電圧で動作する仕様の装置が用いられる事もある。特に、車両に搭載される電子機器では、マイクロコンピュータと周辺の外部装置との間で、動作電圧が異なる場合が多い。
【０００３】
マイクロコンピュータ側と外部装置側とで動作電圧が異なる場合、マイクロコンピュータ側で信号の電圧を変換して外部装置に入出力することが求められる。この場合、マイクロコンピュータ内の回路の一部分は、外部装置に対応した電圧で動作する様に設計される。
【０００４】
その為、マイクロコンピュータ内部には、比較的低電圧で動作する回路と、外部装置に対応した比較的高電圧で動作する回路との双方が存在することになる。このようなマイクロコンピュータを動作させるためには、複数種類の電圧を供給する必要がある。
【０００５】
複数種類の電圧によって動作するマイクロコンピュータでは、誤動作防止などのために、起動時に、特定の順序で電圧が回路に供給される事が求められる。
【０００６】
電圧の供給順序に関連して、一つの外部電源から複数の電圧を出力する際に、出力される複数の電圧に時間差を設けるようにする技術が、特許文献１、２に記載されている。
【０００７】
特許文献１には、電源投入検知回路と、ＶＰＰ電源回路と、ＶＩＮＴ電源回路と、起動順序制御回路とを備える強誘電体半導体メモリが記載されている。この強誘電体半導体メモリでは、電源投入検知回路が外部電源ＶＤＤの投入を検知すると、ＶＰＰ起動信号及びＶＩＮＴ起動信号を出力する。ＶＰＰ起動信号は、ＶＰＰ電源回路に供給され、ＶＩＮＴ起動信号は、起動順序制御回路に供給される。ＶＰＰ起動信号がＶＰＰ電源回路に供給されると、ＶＰＰ電源回路の起動が開始され、内部電源ＶＰＰの電位が上昇していく。一方、起動順序制御回路は、内部電源ＶＰＰの電位が十分に高い電位まで達した後に、ＶＩＮＴ電源回路の起動を開始する。これにより、ＶＩＮＴ電源回路は、ＶＰＰ電源回路の電位が十分に高い電位に達した後、起動される事となる。
【０００８】
また、特許文献２には、電源ＬＳＩの投入順序を自由に変更することのできる電源装置を提供する事を目的とした技術が記載されている。特許文献３の電源ＬＳＩは、複数の電圧を出力する定電圧レギュレータ群と、電圧検出部と、ＥＥＰＲＯＭと、クロックジェネレータと、レギュレータ制御回路とを有している。ＥＥＰＲＯＭは、各レギュレータの名前と投入タイミングを組にして保持している。この電源ＬＳＩでは、電源が投入されると、電圧検出部が電源の電圧を検出する。そして、所定の値以上の電圧値を検出した場合に、検出信号をレギュレータ制御回路に出力する。レギュレータ制御回路は、検出信号を基準に、クロックジェネレータのクロックによりカウントを開始する。そして、カウント値とＥＥＰＥＯＭの値を比較して、カウントが一致した場合に該当する定電圧レギュレータを順次ＯＮにする。この様に、ＥＥＰＲＯＭへカウント値を設定することにより、各レギュレータの電圧供給の順序が制御される。
【０００９】
一方、特許文献３には、２つの電源が別々に投入される表示駆動集積回路において、電圧の供給順序を制御するようにした技術が記載されている。図１は、特許文献１に記載された表示駆動集積回路のブロック図である。この表示駆動集積回路は、電源ＶＤＤが供給される内部ロジック回路ブロックと、電源ＶＳＨが供給されるアナログ回路ブロックとを備えている。ＶＳＨとアナログ回路ブロックとの間には、電源接続用スイッチが設けられている。内部ロジック回路ブロックに電源ＶＤＤが投入されると、その時だけＶＤＤによって電源接続スイッチがオンとなり、アナログ回路ブロックに電源ＶＳＨが投入される。これにより、ＶＤＤが先にオンとなり、次にＶＳＨがオンとなる。
【００１０】
【特許文献１】特開２００３−１９６９７４号  公報
【特許文献２】特開２００６−２０４０１３号  公報
【特許文献３】特開２０００−１０５５６６号  公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、マイクロコンピュータの中には、複数の電源のうちの異なる２つの電源に関して、電圧の供給順序のみならず、供給間隔も制御される必要があるものもある。
【００１２】
図２は、こうしたマイクロコンピュータの一例を示す概略ブロック図である。図２に示されるマイクロコンピュータには、２種類の電源端子（ＶＤＤ−Ｓ用とＶＤＤ−Ｌ用）が設けられている。このマイクロコンピュータは、２種類の電源端子から２種類の外部電源（ＶＤＤ−Ｓ及びＶＤＤ−Ｌ）が供給される事で、動作する。このマイクロコンピュータの内部回路は、ＶＤＤ−Ｓによって動作するＶＤＤ−Ｓ系回路と、ＶＤＤ−Ｌによって動作するレベルシフタ及びポートバッファとを有している。ＶＤＤ−Ｓ系回路は、外部装置と、レベルシフタ及びポートバッファを介して信号の授受を行う。出力時には、ＶＤＤ−Ｓ系回路により生成された信号の電圧が、レベルシフタにより外部装置に対応する電圧に変換され、ポートバッファ及びポート端子を介して外部装置にされる。
【００１３】
図２のマイクロコンピュータにおいて、ＶＤＤ−Ｌ用の電源端子に、ＶＤＤ−Ｓ用の電源端子よりも先に電源が投入されるとする。ＶＤＤ−Ｌ用の電源端子からマイクロコンピュータに電源が投入されると、レベルシフタ及びポートバッファが起動し、有効な状態となる。続いて、ＶＤＤ−Ｓ用の電源端子から電源が投入されると、ＶＤＤ−Ｓ系回路が起動する。ＶＤＤ−Ｓの投入直後ではＶＤＤ−Ｓ系回路が不安定な状態であり、安定状態となるまでには一定の時間を要する。ＶＤＤ−Ｓ系回路が不安定な状態となっている間は、ＶＤＤ−Ｓ系回路において期待しない信号が生成される可能性がある。この期待しない信号が、既に起動しているレベルシフタやポートバッファに供給されてしまうと、そのままポート端子から外部装置に向けて出力されてしまう。
【００１４】
従って、図２のマイクロコンピュータに対しては、ＶＤＤ−Ｓ用の電源端子に先に電源ＶＤＤ−Ｓを投入し、一定期間の後（ＶＤＤ−Ｓ系内部回路が安定した後）に、ＶＤＤ−Ｌ用の電源端子に電源ＶＤＤ−Ｌを投入する必要がある。
【００１５】
特許文献１、２に記載されるように、電圧の発生順序や発生間隔を制御する技術を適用すれば、図２のようなマイクロコンピュータに対して、各電源端子に対する電源の供給順序そのものを制御することができる。すなわち、マイクロコンピュータの外部（電源端子の外部）において一つの電源から２つの電圧を時間差で発生させ、発生した２つの電圧の各々をＶＤＤ−Ｓ用の電源端子やＶＤＤ−Ｌ用の電源端子に供給すればよい。しかしながら、投入順序制御用の装置をマイクロコンピュータ外部に設けることは、コスト削減、小型化といった観点から不利となる。また、マイクロコンピュータのユーザにとっては、投入順序制御用の装置を新たに開発する必要が生じるなど、負担となってしまう。従って、２つの電源端子に対して、２つの電源がどのようなタイミングで供給されるか分からない場合であっても、矛盾無く、電圧が内部回路へ供給される様にする技術が望まれる。
【００１６】
一方、特許文献３に記載された技術を用いれば、電源の供給順序に関しては制御できる。しかしながら、電源供給の間隔に所望の時間差を設けることはできない。
【００１７】
従って、２つの電源が、それぞれ、どのようなタイミングで電源端子に供給されるか分からない場合であっても、マイクロコンピュータ内の回路に対しては、所定の順番で所定の間隔を空けて電圧が供給されるようにする技術が望まれる。
【課題を解決するための手段】
【００１８】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１９】
本発明のマイクロコンピュータ（１）は、第１電源（ＶＤＤ−Ｓ）の投入より動作する内部回路（１０−１〜１０−３）と、第２電源（ＶＤＤ−Ｌ）の投入により動作し、外部と内部回路（１０−１〜１０−３）との間で信号の入出力を行うポート回路部（２０）と、第２電源（ＶＤＤ−Ｌ）からポート回路部（２０）への電圧供給を切替えるスイッチング回路（３０）と、第１電源（ＶＤＤ−Ｓ）が投入されてからの経過時間をカウントし、所定の第１時間経過後にスイッチング回路（３０）に時間経過信号（Ｓ１）を供給する時間計測回路（５０）と、を具備する。スイッチング回路（３０）は、時間経過信号（Ｓ１）に基いて、第２電源（ＶＤＤ−Ｌ）からポート回路部（２０）への電圧供給を許容する。
【００２０】
この発明によれば、第２電源（ＶＤＤ−Ｌ）が第１電源（ＶＤＤ−Ｓ）よりも先に投入されたとしても、第１電源（ＶＤＤ−Ｓ）が投入されてから第１時間が経過するまでは、スイッチング回路（３０）によってポート回路部（２０）への電圧供給が制限される。第１時間経過前であればポート回路部（２０）が起動していないので、内部回路（１０−１〜１０−３）において期待しない信号が出力されたとしても、ポート回路部（２０）から外部へその期待しない信号が出力されてしまう事は無い。これにより、第１電源（ＶＤＤ−Ｓ）と第２電源（ＶＤＤ−Ｌ）の投入される順序、タイミングによらず、先に内部回路（１０−１〜１０−３）に電圧が供給され、第１時間の経過以降に、ポート回路部（２０）に電圧が供給されることとなる。
【発明の効果】
【００２１】
従って、本発明によれば、２つの電源がどのようなタイミングで投入されるか分からない場合であっても、所定の順番で所定の間隔を設けて、電圧を内部回路に供給させることのできるマイクロコンピュータが提供される。
【発明を実施するための最良の形態】
【００２２】
図面を参照しつつ、本発明の実施形態について説明する。
【００２３】
図３は、本実施形態のマイクロコンピュータ１の構成を示す概略ブロック図である。マイクロコンピュータ１は、内部回路１０と、ポート回路部２０と、スイッチング回路３０と、電圧検出回路４０と、時間計測回路５０と、第１の電源（以下、ＶＤＤ−Ｓ）用の電源端子と、第２の電源（以下、ＶＤＤ−Ｌ）用の電源端子と、を備えている。第１の電源用の電源端子からは、電源ＶＤＤ−Ｓが投入される。第２の電源用の電源端子からは、電源ＶＤＤ−Ｌが投入される。内部回路（１０−１、１０−２、１０−３）はＶＤＤ−Ｓにより動作し、ポート回路部２０はＶＤＤ−Ｌにより動作する。尚、ＶＤＤ−Ｓの電源電圧は、ＶＤＤ−Ｌのそれよりも低いものとする。
【００２４】
このマイクロコンピュータ１は、概略以下の様に動作する。ＶＤＤ−Ｓが投入されていない場合、スイッチング回路３０は、ＶＤＤ−Ｌが投入されているか否かに関わらず、ＶＤＤ−Ｌからポート回路部２０への電圧供給を遮断する。ＶＤＤ−Ｓが投入されると、電圧検出回路４０が、ＶＤＤ−Ｓが投入されたことを検出する。電圧検出回路４０は、ＶＤＤ−Ｓの投入を検出すると電圧検出信号Ｓ１を生成し、スイッチング回路３０に供給する。また、時間計測回路４０は、ＶＤＤ−Ｓが投入されてからの経過時間をカウントし、所定の時間（以下、第１時間とする）が経過すると、時間経過信号Ｓ２を生成してスイッチング回路３０に供給する。スイッチング回路３０は、電圧検出信号Ｓ１及び時間経過信号Ｓ２の両方が供給された時に、ＶＤＤ−Ｌからポート回路部２０への電圧供給を許容する。これにより、ＶＤＤ−Ｌがどのようなタイミングで投入されようが、ポート回路部２０への電圧供給は、ＶＤＤ−Ｓが投入されてから少なくとも第１時間が経過した後に行われることとなる。
【００２５】
続いて、各部の具体的構成について説明する。
【００２６】
内部回路１０は、ＶＤＤ−Ｓ系内部回路１０−１、ＣＰＵ１０−２、及びＩ／Ｏロジック部１０−３を有している。
【００２７】
ＣＰＵ１０−２は、ＶＤＤ−Ｓ系内部回路１０−１及びＩ／Ｏロジック部１０−３の動作を制御する。ＣＰＵ１０−２は、時間計測回路５０より供給されるＣＰＵ命令実行トリガ信号（詳細は後述）に基いて、Ｉ／Ｏロジック部１０−３等に対する命令の実行を開始する。また、時間計測回路５０より供給されるクロック信号に同期して、Ｉ／Ｏロジック部１０−３やＶＤＤ−Ｓ系内部回路１０−１に制御信号を供給する。
【００２８】
ポート回路部２０は、内部回路１０と外部装置との間で信号の授受を行うにあたってのインターフェース機能を有する回路である。ポート回路部２０は、内部回路１０で生成された信号を外部装置に供給する。また、ポート回路部２０は、外部装置から受け取った信号を内部回路１０へ供給する。このポート回路部２０は、レベルシフタ２１、ポートバッファ２２、及びポート端子２３を有している。
【００２９】
図４は、Ｉ／Ｏロジック部１０−３、レベルシフタ２１、及びポートバッファ２２部分の構成例を示す概略回路図である。Ｉ／Ｏロジック部１０−３は、信号の入出力を許可したり禁止する回路である。Ｉ／Ｏロジック部１０−３の入出力モードは、ＣＰＵ１０−２からのＩ／Ｏロジック部制御信号により切替えられる。この図の例では、Ｉ／Ｏロジック部１０−３にｉｎｐｕｔ  ｅｎａｂｌｅ信号が供給されると、ポート端子２３側からの入力が許可される。また、ｏｕｔｐｕｔ  ｄｉｓａｂｌｅ信号が供給されると、ポート端子２３から外部への信号の出力が禁止される。また、レベルシフタ２１は、Ｉ／Ｏロジック部１０−３とポートバッファ２２との間に設けられ、Ｉ／Ｏロジック部１０−３とポートバッファ２２との間で信号の電圧を変換する。
【００３０】
再び図３を参照して、スイッチング回路３０について説明する。スイッチング回路３０は、Ｐチャネル型トランジスタ３１、３２（以下、ｐ−ｃｈ３１、３２と記載する）、ＮＡＮＤ回路３３、及びレベルシフタ３４を備えている。
【００３１】
ｐ−ｃｈ３１は、ＶＤＤ−Ｌからレベルシフタ２１への電圧供給をスイッチするように設けられている。ｐ−ｃｈ３２は、ＶＤＤ−Ｌからポートバッファ２２ヘの電圧供給をスイッチするように設けられている。ｐ−ｃｈ３１及びｐ−ｃｈ３２のゲートは、ＮＡＮＤ回路３３の出力端に接続されている。
【００３２】
ＮＡＮＤ回路３３は、ＶＤＤ−Ｌを電源として動作する。ＮＡＮＤ回路３３の２つの入力端のうち、一方は電圧検出回路４０に接続されている。他方はレベルシフタ３４を介して時間計測回路５０に接続されている。ＮＡＮＤ回路３３の出力端は、既述の様に、ｐ−ｃｈ３１、３２のゲートに接続されている。
【００３３】
電圧検出回路４０は、コンパレータ４１を備えている。コンパレータ４１は、ＶＤＤ−Ｌを電源として動作する。コンパレータ４１は、ＶＤＤ−Ｓの電位を参照電位ＶＳＳ（接地）と比較する様に設けられている。また、コンパレータ４１の出力端は、ＮＡＮＤ回路３３の入力端に接続されている。コンパレータ４１は、ＶＤＤ−Ｓが投入されたことを検出すると、ハイレベル信号である電圧検出信号Ｓ１を生成して、ＮＡＮＤ回路３３の入力端に供給する。
【００３４】
時間計測回路５０は、クロックジェネレータ５１と、発振安定時間計測タイマ５２とを備えている。
【００３５】
クロックジェネレータ５１は、ＶＤＤ−Ｓを電源として動作する。クロックジェネレータ５１は発振子５３に接続されており、ＶＤＤ−Ｓが投入されると発振子５３を発振させてクロック信号を生成する。また、クロックジェネレータ５１は、分周器など（図示せず）を介してＣＰＵ１０−２にクロック信号を供給する。
【００３６】
発振安定時間計測タイマ５２は、ＶＤＤ−Ｓによって動作する。発振安定時間計測タイマ５２は、クロックジェネレータ５１が生成したクロック信号のクロックをカウントする。そして、クロックジェネレータ５１がクロックの生成を開始してから予め設定された所定時間が経過すると、ＣＰＵ１０−２に対してＣＰＵ命令実行トリガ信号を供給する。これは、発振子５３の発振が安定するまでには時間を要するからである。すなわち、発振安定時間計測タイマ５２は、発振子５３の発振が安定した後に、ＣＰＵ命令実行トリガ信号を供給し、ＣＰＵ１０−２に対して命令の実行を開始させる。発振子５３は、ＶＤＤ−Ｓが投入されると発振を開始するので、ＣＰＵ命令実行トリガ信号が供給されるのは、ＶＤＤ−Ｓが投入されてから一定時間の経過後となる。以下の説明では、ＶＤＤ−Ｓが投入されてからＣＰＵ命令実行トリガ信号が供給されるまでの時間を、第２時間と記載することにする。
【００３７】
また、発振安定時間計測タイマ５２は、ＶＤＤ−Ｓが投入されてから所定の時間（第１時間ｔ１）が経過すると、ハイレベル信号である時間経過信号Ｓ２を生成し、レベルシフタ３４を介してＮＡＮＤ回路３３に供給する。尚、第１時間ｔ１は、第２時間ｔ２以降に設定される。すなわち、発振安定時間計測タイマ５２は、ＣＰＵ命令実行トリガ信号を供給した以降に、時間経過信号Ｓ２を供給する。
【００３８】
また、発振安定時間計測タイマ５２は、ＣＰＵ１０−２へのクロック信号の供給開始、停止をコントロールしている。
【００３９】
続いて、本実施形態のマイクロコンピュータの起動方法について説明する。本実施形態のようなマイクロコンピュータでは、ＶＤＤ−ＬがＶＤＤ−Ｓより先に投入される場合と、ＶＤＤ−Ｓが先に投入される場合が想定される。ＶＤＤ−Ｓが先に投入された場合、ポート回路部２０が動作する前に、内部回路１０が起動する。この場合、内部回路１０が安定する前に、内部回路１０において期待しない信号が発生したとしても、ポート回路部２０が動作していないので、期待しない信号がポート端子２３から外部に出力されることは無い。従って問題は無い。
【００４０】
一方、ＶＤＤ−Ｌが先に投入される場合の動作について、図５を参照して説明する。
【００４１】
ＶＤＤ−Ｌの投入される時刻をｔ０とする。また、ＶＤＤ−Ｓが投入される時刻をｔ１とする。また、発振安定時間計測タイマ５２が、ＣＰＵ命令実行トリガ信号を供給する時刻を、ｔ２とする。
【００４２】
時刻ｔ０においてＶＤＤ−Ｌが投入されると、コンパレータ４１及びＮＡＮＤ回路３３が起動する。コンパレータ４１は、未だＶＤＤ−Ｓが投入されていないので、電圧検出信号を出力していない。すなわち、ＮＡＮＤ回路３３の入力端の一方には、ロウレベルの信号が供給される。時間計測回路５０は起動していないので、時間経過信号も供給されておらず、ＮＡＮＤ回路３３の入力端の他方にもロウレベルの信号が供給される。従って、ＮＡＮＤ回路３３の出力端からはハイレベルの信号が出力される。これにより、ｐ−ｃｈ３１及び３２のゲートにはハイレベルの電圧が印加されることとなり、スイッチの状態はオフとなる。従って、ＶＤＤ−Ｌは投入されているものの、ポート回路部２０は起動していない。内部回路１０は未だ起動していないので、ポート回路部２０から外部に向けて期待しない信号が出力されてしまうことは無い。また、ＣＰＵ１０−２は、ＶＤＤ−Ｓが投入されていないので、動作停止状態である。
【００４３】
時刻ｔ１において、ＶＤＤ−Ｓが投入される。ＶＤＤ−Ｓの投入により、クロックジェネレータ５１、発振安定時間計測タイマ５２、及び内部回路１０が起動する。また、コンパレータ４１が、ＶＤＤ−Ｓの投入を検出する。
【００４４】
コンパレータ４１は、ＶＤＤ−Ｓの投入を検出すると、ハイレベル信号を電圧検出信号（Ｓ１）として生成し、ＮＡＮＤ回路３３の入力端に供給する。尚、実際には、コンパレータ４１がＶＤＤ−Ｓの投入を検出するのは、ＶＤＤ−Ｓから供給される電圧が予め設定された閾値電圧を超えた段階であるが、ここでは実質的に時刻ｔ１でコンパレータ４１がＶＤＤ−Ｓの投入を検出し、電圧検出信号Ｓ１を供給するものとする。
【００４５】
また、クロックジェネレータ５１は、発振子５３を発振させてクロックの生成を開始する。発振安定時間計測タイマ５２は、クロックジェネレータ５１のクロックをカウントする。尚、カウントしたクロック数が所定の数になるまでは、発振安定時間計測タイマ５２は、ＮＡＮＤ回路３３の入力端に対してハイレベル信号（時間経過信号Ｓ２）を供給しいない。すなわち、ロウレベルの信号を供給している。従って、ＮＡＮＤ回路３３の出力端からは、依然としてハイレベルの信号が出力される。ｐ−ｃｈ３１、３２は、未だオフ状態であり、ＶＤＤ−Ｌからポート回路部２０への電圧供給を遮断している。
【００４６】
発振安定時間計測タイマ５２は、ＶＤＤ−Ｓが投入されてから第２時間が経過した段階（時刻ｔ２）で、ＣＰＵ命令実行開始トリガ信号を供給する。ＣＰＵ１０−２は、ＣＰＵ命令実行開始トリガ信号を受け取ると、ＶＤＤ−Ｓ系内部回路１０−１及びＩ／Ｏロジック部１０−３に対する命令実行を開始し、動作中となる。特に、Ｉ／Ｏロジック部１０−３に対して、Ｉ／Ｏロジック制御信号を供給して、Ｉ／Ｏロジック部１０−２における入出力モードを制御する。これにより、ポート端子からの出力状態（ポート出力状態）は、制御されている状態となる。
【００４７】
また、発振安定時間計測タイマ５２は、時刻ｔ２以降に、ハイレベルの時間経過信号Ｓ２を生成して、ＮＡＮＤ回路３３の入力端に供給する。図５の例では、時刻ｔ２に、時間経過信号Ｓ２がＮＡＮＤ回路３３に供給される。これにより、ＮＡＮＤ回路３３の２つの入力端には、何れも、ハイレベルの信号（電圧検出信号Ｓ１及び時間経過信号Ｓ２）が供給される事になる。よって、ＮＡＮＤ回路３３の出力端からは、ローレベルの信号が出力される。これにより、ｐ−ｃｈ３１及びｐ−３２がオン状態（スイッチの状態がオン）とされ、ポート回路部２０に対してＶＤＤ−Ｌからの電圧が供給される。
【００４８】
ここで、ポート回路部２０に対して電源ＶＤＤ−Ｌからの電圧が供給される時刻は、ＣＰＵ１０−２がＩ／Ｏロジック部１０−３の入出力モードを制御する時刻（ｔ２）以降となる。すなわち、ポート回路部２０に電圧が供給される時には、Ｉ／Ｏロジック部１０−３がＣＰＵ１０−２によってコントロールされた状態になっている。従って、内部回路１０から外部に向けて期待しない信号が出力される事は無い。
【００４９】
（比較例）
続いて、本実施形態の作用を、比較例を挙げてより具体的に説明する。図６は、比較例のマイクロコンピュータの構成を示す概略ブロック図である。図６に示されるように、比較例のマイクロコンピュータには、電圧検出回路及びスイッチング回路が設けられていない。レベルシフタ及びポートバッファには、ＶＤＤ−Ｌが投入されると同時に電圧が供給される。
【００５０】
図７は、比較例のマイクロコンピュータの動作を示すタイミングチャートである。本発明の実施形態と同様に、時刻ｔ０にＶＤＤ−Ｌが投入され、時刻ｔ１にＶＤＤ−Ｓが投入されるものとする。また、時刻ｔ２に、発振安定時間計測タイマがＣＰＵ命令実行トリガ信号を供給するものとする。
【００５１】
時刻ｔ０においてＶＤＤ−Ｌが投入されると、同時に、ポートバッファ及びレベルシフタにも電圧が供給される。これにより、ポート回路部２０は起動状態となる。
【００５２】
時刻ｔ０〜ｔ１までの期間は、未だＶＤＤ−Ｓが投入されていないので、内部回路１０にも電圧は供給されていない。従って、時刻ｔ０からｔ１までの期間は、ポート回路部２０からの信号の出力はない。
【００５３】
時刻ｔ１において、ＶＤＤ−Ｓが投入されると、内部回路１０に電圧が供給される。また、クロックジェネレータが起動し、発振子が発振を開始する。発振安定時間計測タイマも起動し、クロックジェネレータのクロックをカウントし始める。ここで、発振安定時間計測タイマは、時刻ｔ２になるまでＣＰＵ命令実行トリガ信号をＣＰＵに供給しない。従って、時刻ｔ１〜ｔ２の期間において、ＣＰＵの動作は停止した状態であり、Ｉ／Ｏロジック部の入出力モードも制御されない。時刻ｔ２においてＣＰＵ命令実行トリガ信号がＣＰＵに供給され、ようやくＩ／Ｏロジック部の入出力モードが制御される。
【００５４】
時刻ｔ１〜時刻ｔ２までの期間では、内部回路１０に電圧が供給されているので、ＶＤＤ−Ｓ系内部回路等から予期しない信号が生成されてしまう可能性がある。そして、Ｉ／Ｏロジック部の入出力モードが制御されていない状態であるので、生成した予期しない信号が、Ｉ／Ｏロジック部からポートバッファ側へと供給されてしまう可能性がある。レベルシフタやポートバッファは、時刻ｔ０以降に、ＶＤＤ−Ｌからの電圧が供給されており、起動状態となっている。従って、ポートバッファ側へと供給されてしまった信号は、そのままポート端子から外部へと出力されてしまう。
【００５５】
以上説明したように、比較例のマイクロコンピュータでは、電源端子にＶＤＤ−Ｓが投入されてから（時刻ｔ１から）、ＣＰＵ命令実行開始トリガ信号が供給されるまで（時刻ｔ２まで）の期間、ポート端子から期待しない信号が外部へ出力されてしまう可能性がある。
【００５６】
これに対して、本発明の実施形態では、時刻ｔ１からｔ２までの期間において、スポート回路部２０への電圧供給が遮断されているので（図５参照）、ポート端子から期待しない信号が外部へ出力されてしまうことがない。すなわち、各電源端子にＶＤＤ−ＬとＶＤＤ−Ｓがどのようなタイミングで投入されようが、ポート回路部２０に対する電圧の供給時刻を、Ｉ／Ｏロジック部１０−３がコントロール下におかれる時刻以降に制御することができる。
【図面の簡単な説明】
【００５７】
【図１】従来例の構成を示すブロック図である。
【図２】マイクロコンピュータの概略ブロック図である。
【図３】本発明の実施形態のマイクロコンピュータの概略ブロック図である。
【図４】Ｉ／Ｏロジック部の構成を説明する為の説明図である。
【図５】本発明の実施形態のマイクロコンピュータの動作を示すタイミングチャートである。
【図６】比較例の概略ブロック図である。
【図７】比較例の動作を示すタイミングチャートである。
【符号の説明】
【００５８】
１    マイクロコンピュータ
１０  内部回路
２０  ポート回路部
２１  レベルシフタ
２２  ポートバッファ
２３  ポート端子
３０  スイッチング回路
３１  ｐチャネル型トランジスタ
３２  ｐチャネル型トランジスタ
３３  ＮＡＮＤ回路
４０  電圧検出回路
４１  コンパレータ
５０  時間計測回路
５１  クロックジェネレータ
５２  発振安定時間計測タイマ
５３  発振子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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