(57)【特許請求の範囲】
【請求項１】
半導体基板（１）でのデバイス形成領域の周囲における基板表層部に形成され、半導体基板（１）との界面でボディーダイオードを形成するとともに、デバイスの第１端子と電気的に接続された不純物拡散領域（９）と、
前記デバイス形成領域の周囲における前記半導体基板（１）の上に形成された絶縁膜（１０）と、
多重の導電性リングよりなり、前記絶縁膜（１０）の上におけるデバイス形成領域の外周側に配置され、最も内周側のリング（ＧＦＰ）がデバイスの第２端子と電気的に接続されるとともに最も外周側のリング（ＦＰ５）がデバイスの第３端子と電気的に接続されたフィールドプレートリング群（１１）と、
前記絶縁膜（１０）の上において前記フィールドプレートリング群（１１）での内外のフィールドプレートリングの間のそれぞれに配置され、一端が内周側のフィールドプレートリングと電気的に接続され、他端が外周側のフィールドプレートリングと電気的に接続された保護素子としてのポリシリコン・ツェナーダイオード（１２ａ〜１２ｅ）と、
を備えた半導体装置であって、
前記フィールドプレートリング群（１１）での最も内周側のフィールドプレートリング（ＧＦＰ）を、前記半導体基板（１）における前記不純物拡散領域（９）の外周側端部（Ｅ１）よりも内側に配置するとともに、前記不純物拡散領域（９）の外周側端部（Ｅ１）の上に、最も内周側のフィールドプレートリング（ＧＦＰ）よりも外側のフィールドプレートリング（ＦＰ１）を配置したことを特徴とする半導体装置。
【請求項２】
前記最も外周側のフィールドプレートリング（ＦＰ５）と、デバイスの第３端子との間の配線部に、インダクタンス成分（３０）を挿入したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板（１）でのデバイス形成領域の周囲における基板表層部に形成され、半導体基板（１）との界面でボディーダイオードを形成するとともに、デバイスの第１端子と電気的に接続された不純物拡散領域（９）と、
前記デバイス形成領域の周囲における前記半導体基板（１）の上に形成された絶縁膜（１０）と、
多重の導電性リングよりなり、前記絶縁膜（１０）の上におけるデバイス形成領域の外周側に配置され、最も内周側のリング（ＧＦＰ）がデバイスの第２端子と電気的に接続されるとともに最も外周側のリング（ＦＰ４）がデバイスの第３端子と電気的に接続されたフィールドプレートリング群（１１）と、
前記絶縁膜（１０）の上において前記フィールドプレートリング群（１１）での内外のフィールドプレートリングの間のそれぞれに配置され、一端が内周側のフィールドプレートリングと電気的に接続され、他端が外周側のフィールドプレートリングと電気的に接続された保護素子としてのポリシリコン・ツェナーダイオード（１２ａ〜１２ｄ）と、
を備えた半導体装置であって、
前記フィールドプレートリング群（１１）での最も内周側のフィールドプレートリング（ＧＦＰ）として、抵抗成分を有するものを用い、この最も内周側のフィールドプレートリングを、前記半導体基板（１）における前記不純物拡散領域（９）の外周側端部（Ｅ１）の内側から外側に延設し、かつ、当該外周側端部（Ｅ１）の内側でデバイスの第２端子とコンタクトをとるとともに外周側端部（Ｅ１）の外側でポリシリコン・ツェナーダイオード（１２ａ）と接続したことを特徴とする半導体装置。
【請求項４】
前記絶縁膜（１０）の厚さを１μｍ以上にしたことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関するものである。
【０００２】
【従来の技術】
従来、パワーＭＯＳやＩＧＢＴといった高耐圧パワーデバイスでは、図１０に示すように、耐圧を上げるために半導体基板１００の外周部に工夫をしている。詳しくは、図１０のＩＧＢＴでは、シリコン基板１０１の上のエピ層１０２に形成したウェル領域１０３に対しポリシリコン層（あるいはアルミ）１０４を外側に延ばした、いわゆるフィールドプレート構造が採用されている。さらに、基板１上のＬＯＣＯＳ酸化膜１０５の上において多重のフィールドプレートリング（ＧＦＰ、ＦＰ１〜ＦＰ４）の間に保護素子としてのポリシリコン・ツェナーダイオードを配置し、最も内周側のリングＧＦＰをゲート端子と接続するとともに最も外周側のリングＦＰ４を等電位リング１０６を介してコレクタ端子に接続している。
【０００３】
この構造では、ｎ- エピ層１０２とｐウェル領域１０３との間のｐｎ接合に逆バイアスをかけた場合に空乏層がフィールドプレートリングＧＦＰ，ＦＰ１〜ＦＰ４に沿って横方向に広がり、表面付近の電界緩和効果でシリコン表面の耐圧が向上するが、電界分布は内部拡散層のように平坦にはならないので、結局、ｐウェル領域１０３の外周側端部でアバランシェブレークが発生する。サージ電圧の立ち上がりが遅く、変位電流が殆ど無視できる場合は、上記のようにｐウェル領域１０３とｎ型エピ層１０２で形成される、いわゆるボディーダイオードがブレークしてサージ電流を流す役目をする。このため、サージでフィールドプレートリングＧＦＰが破壊されることはない。しかし、サージ電圧の立ち上がり速度が速いと、変位電流がコレクタからｎ- エピ層１０２を介してフィールドプレートリングＦＰ１に流れ、ツェナーダイオードを形成するポリシリコン層のシート抵抗の影響でフィールドプレートリングＦＰ１の電位が上昇する。すると、ｐウェル領域１０３の外周側端部の上に位置するフィールドプレートリングＧＦＰとその一つ外側のフィールドプレートリングＦＰ１との間の電位差が大きくなり、最も内周側のフィールドプレートリングＧＦＰの外周側エッジの下のＬＯＣＯＳ酸化膜１０５やシリコン層の電界強度が上がり、ここで、アバランシェブレークが起きる。その結果、最も内周側のフィールドプレートリングＧＦＰの下のＬＯＣＯＳ酸化膜１０５に大量のサージ電流が流れ、ＬＯＣＯＳ酸化膜１０５中の電界強度が絶縁破壊電界を超え、ＬＯＣＯＳ酸化膜１０５が永久破壊するという問題があった。
【０００４】
【発明が解決しようとする課題】
そこで、この発明の目的は、高速サージに対する耐量を高めることができる半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
請求項１に記載の発明によれば、デバイスの第３端子に高速サージ電圧が印加された時に、変位電流が保護素子としてのポリシリコン・ツェナーダイオードを介してデバイスの第３端子から第２端子へと流れる。このとき、フィールドプレートリング群での最も内周側のフィールドプレートリングが半導体基板における不純物拡散領域の外周側端部よりも内側に配置されるとともに、不純物拡散領域の外周側端部の上に、最も内周側のフィールドプレートリングよりも外側のフィールドプレートリングが配置されているので、保護素子（ポリシリコン・ツェナーダイオード）によって不純物拡散領域の外周側端部の上のフィールドプレートリングでの電位が上昇して当該フィールドプレートリングとその外側のフィールドプレートリングとの間の電位差が小さくなり、その下の電界強度の上昇は抑えられ、不純物拡散領域の外側のフィールドプレートリング下でのアバランシェブレークを回避して本来の不純物拡散領域の外周側端部でアバランシェブレークが起き、フィールドプレートリングの下の絶縁膜破壊を防止できる。このようにして高速サージに対する耐量を高めることができる。
【０００６】
請求項２に記載のように、最も外周側のフィールドプレートリングと、デバイスの第３端子との間の配線部に、インダクタンス成分を挿入すると、サージ印加時に保護素子（ポリシリコン・ツェナーダイオード）に流れる電流を減らすことができ、フィールドプレートリングの電位上昇をより抑えることができる。
【０００７】
請求項３に記載の発明によれば、デバイスの第３端子に高速サージ電圧が印加された時に、変位電流が保護素子としてのポリシリコン・ツェナーダイオードを介してデバイスの第３端子から第２端子へと流れる。このとき、フィールドプレートリング群での最も内周側のフィールドプレートリングとして、抵抗成分を有するものが用いられ、この最も内周側のフィールドプレートリングが、半導体基板における不純物拡散領域の外周側端部の内側から外側に延設され、かつ、当該外周側端部の内側でデバイスの第２端子とコンタクトがとられるとともに外周側端部の外側で保護素子（ポリシリコン・ツェナーダイオード）と接続されていることにより、最も内周側のフィールドプレートリングの抵抗成分によって不純物拡散領域の外周側端部の上のフィールドプレートリングでの電位が上昇して当該フィールドプレートリングとその外側のフィールドプレートリングとの間の電位差が小さくなり、その下の電界強度の上昇は抑えられ、不純物拡散領域の外側のフィールドプレートリング下でのアバランシェブレークを回避して本来の不純物拡散領域の外周側端部でアバランシェブレークが起き、フィールドプレートリングの下の絶縁膜破壊を防止できる。このようにして高速サージに対する耐量を高めることができる。
【０００８】
請求項４に記載の発明によれば、請求項１〜３のいずれかに記載の発明の作用・効果に加え、絶縁膜の厚さを１μｍ以上に厚くしているので、電位電流で、不純物拡散領域の外周側端部の上のフィールドプレートリングに対しその外側のフィールドプレートリングの電位が上昇しても厚い絶縁膜により、不純物拡散領域の外周側端部の上のフィールドプレートリングとその外側のフィールドプレートリングの下の電界強度が緩和され、アバランシェブレークは不純物拡散領域の外周側端部で起きる。従って、絶縁膜破壊が防止でき、高速サージ耐量を上げることができる。
【０００９】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
【００１０】
図１は、本実施形態における半導体装置（チップ１）の平面図を示す。また、図２にはチップ１の一部拡大図を示す。さらに、図２のＡ−Ａ線での縦断面を図３に示す。チップ１に形成したデバイスはＩＧＢＴである。
【００１１】
図３の半導体基板１において、ｐ+ シリコン基板２の上にはｎ- エピタキシャル層３が形成されている。図１での基板１の中央の部位（図３では右寄りの部位）がセル領域となっている。このセル領域には、図３に示すように、チャネルｐウェル領域４が形成されるとともにチャネルｐウェル領域４内の表層部にはｎ領域５が形成されている。また、半導体基板１（ｎ- エピタキシャル層３）の上面にはゲート酸化膜２０を介してゲート電極２１が配置されている。さらに、ｎ- エピタキシャル層３の上面には絶縁膜６が形成され、その上にはアルミよりなるエミッタ配線７が配置されている。このエミッタ配線７は絶縁膜６に形成したコンタクトホール８を通してチャネルｐウェル領域４及びｎ領域５と接触している。さらに、基板２の下面（裏面）にはコレクタ電極が全面に形成されている。
【００１２】
このような半導体基板（チップ）１でのデバイス形成領域（セル領域）の周囲における基板表層部（ｎ- エピタキシャル層３の表層部）には、ｐウェル領域（不純物拡散領域）９が形成され、ｐウェル領域９と半導体基板１（ｎ- エピタキシャル層３）との界面でボディーダイオードが形成される。ｐウェル領域９はエミッタ配線（エミッタ端子；デバイスの第１端子）７と電気的に接続されている。また、デバイス形成領域の周囲における半導体基板（チップ）１の上には、絶縁膜としてのＬＯＣＯＳ酸化膜１０が形成されている。さらに、ＬＯＣＯＳ酸化膜１０の上におけるデバイス形成領域の外周側には、フィールドプレートリング群１１が配置されている。フィールドプレートリング群１１は、多重の導電性リングよりなり、最も内周側のフィールドプレートリングＧＦＰに対しその外周側に、第１，第２，第３，第４および第５のフィールドプレートリングＦＰ１〜ＦＰ５が位置している。フィールドプレートリング群１１は、アルミまたはポリシリコンよりなる。
【００１３】
ＬＯＣＯＳ酸化膜１０の上においてフィールドプレートリング群１１での内外のフィールドプレートリングＧＦＰ，ＦＰ１〜ＦＰ５の間には、図２に示すように、保護素子としてのポリシリコン・ツェナーダイオード１２ａ〜１２ｅが配置され、一端が内周側のフィールドプレートリングと電気的に接続され、他端が外周側のフィールドプレートリングと電気的に接続されている。詳しくは、ポリシリコン・ツェナーダイオード１２ａ〜１２ｅは、図２に示すように、帯状のポリシリコン層に対しＢ（ボロン）、Ｐ（リン）を互い違いにインプラしてｎ領域１３とｐ領域１４とが接合するツェナーダイオードを直列接続したものであり、最も内周側のフィールドプレートリングＧＦＰとその外側のフィールドプレートリングＦＰ１との間にはポリシリコン・ツェナーダイオード１２ａが、同じく、フィールドプレートリングＦＰ１とフィールドプレートリングＦＰ２との間にはポリシリコン・ツェナーダイオード１２ｂが、フィールドプレートリングＦＰ２とフィールドプレートリングＦＰ３との間にはポリシリコン・ツェナーダイオード１２ｃが、フィールドプレートリングＦＰ３とフィールドプレートリングＦＰ４との間にはポリシリコン・ツェナーダイオード１２ｄが、フィールドプレートリングＦＰ４とフィールドプレートリングＦＰ５との間にはポリシリコン・ツェナーダイオード１２ｅが、接続されている。また、図３に示すように、フィールドプレートリング群１１およびポリシリコン・ツェナーダイオード１２ａ〜１２ｅは、保護膜としてのＢＰＳＧ膜１５によって被覆されている。
【００１４】
図２，３に示すように、最も内周側のフィールドプレートリングＧＦＰは、ｐウェル領域９の外周側端部Ｅ１よりも内側に位置し、アルミよりなるゲート配線（ゲート端子；デバイスの第２端子）１９と電気的に接続されている。また、図３に示すように、フィールドプレートリングＧＦＰと、図１０のリングＦＰ１に相当する図３のフィールドプレートリングＦＰ２との間に、中間電位となるフィールドプレートリングＦＰ１を配置しており、最も内周側のフィールドプレートリングＧＦＰよりも一つ外側のフィールドプレートリングＦＰ１がｐウェル領域９の外周側端部Ｅ１の上に位置している。
【００１５】
さらに、図１，３に示すように、基板１（ｎ- エピタキシャル層３）の外周側端部での表層部にはｎ+ 領域１６がチップ全周にわたり形成されている。また、基板１（ｎ- エピタキシャル層３）上での外周側端部には、アルミよりなる等電位リング（ＥＱＲ）１７が形成され、等電位リング１７は最も外周側のフィールドプレートリングＦＰ５と電気的に接続されるとともに、ｎ+ 領域１６と電気的に接続されている。さらに、等電位リング（ＥＱＲ）１７はダイオードパッドを兼ねており、アルミボンディングワイヤー１８（図３参照）にてＩＧＢＴのコレクタ電極（ｐ+ シリコン基板２）と接続されている。このように、最も外周側のフィールドプレートリングＦＰ５はコレクタ端子（デバイスの第３端子）と電気的に接続されている。
【００１６】
ここで、ツェナーダイオード１２ａ〜１２ｅの段数（すなわち耐圧）は、コレクタ・エミッタ間に逆バイアスが印加された時に空乏層が延びて電界緩和ができるよう適切に配分しており、本例では、等電位リング１７側から「２９」，「２０」，「１６」，「１０」，「５」段にしている。一段あたりの耐圧は、６．６ボルトで、トータルで約５００ボルトである。従って、このＩＧＢＴはコレクタ・エミッタ間は５００ボルトでクランプされる。
【００１７】
一方、ｎ- エピタキシャル層３の濃度および膜厚は約２×１０14ｃｍ-3、７０μｍで、ｐウェル／ｎ- エピ間の耐圧は約６００ボルトである。
今、ゲート配線（ゲート端子）１９がグランド電位にされた状態において、立ち上がりの速いＥＳＤサージ（ｄＶ／ｄｔが約３ｋＶ／０．１ｎｓ）がコレクタに印加されると、変位電流がコレクタからｎ- エピタキシャル層３を介してフィールドプレートリングＦＰ１〜ＦＰ５，ＧＦＰ側に流れる。そして、各ツェナーダイオード１２ａ〜１２ｅ、フィールドプレートリングＦＰ１〜ＦＰ５，ＧＦＰを経由してゲート配線（ＧＮＤ）１９へと流れていく。
【００１８】
この時、図１０の従来の構造ではフィールドプレートリングＦＰ１の電位が上がり、グランド電位のフィールドプレートリングＧＦＰとの間の電位差が大きくなるので、図１０の従来例に示すように、ここでアバランシェブレークが発生し、ホールがＬＯＣＯＳ酸化膜１０の下に蓄積されることでＬＯＣＯＳ酸化膜１０５中の電界強度が上がるため酸化膜１０５の絶縁性が破れサージ電流の一部がｎ- エピタキシャル層１０２から、最も内周側のフィールドプレートリングＧＦＰへと流れ、最後に、永久破壊に至る。
【００１９】
しかし、図３の本実施形態では、最も内周側のフィールドプレートリングＧＦＰをｐウェル領域９の外周側端部Ｅ１より内側に配置するとともに、ｐウェル領域９の外周側端部Ｅ１の上に、最も内周側のフィールドプレートリングＧＦＰよりも外側のフィールドプレートリングＦＰ１を配置している。これにより、高速サージ印加時に変位電流が流れた際にポリシリコン・ツェナーダイオード１２ａ〜１２ｅによってｐウェル領域９の外周側端部Ｅ１上のフィールドプレートリングＦＰ１での電位が上昇してグランド電位より高くなる。即ち、高速サージがコレクタに印加され、変位電流がフィールドプレートリングに流れてもｐウェル領域９の外周側端部Ｅ１上でのフィールドプレートリングＦＰ１の電位はグランド電位以上に上昇するためｐウェル領域９の外周側端部Ｅ１上に位置するフィールドプレートリングＦＰ１とその外側のフィールドプレートリングＦＰ２との間の電位差が小さくなり、その下の電界強度の上昇は抑えられ、ｐウェル領域９の外側のフィールドプレートリング下でのアバランシェブレークを回避してフィールドプレートリングＦＰ１の外周側エッジの直下ではなく本来のｐウェル領域９の外周側端部Ｅ１でアバランシェブレークが起きる。従って、サージ電流は、拡散層深さの厚い（約７μｍ）ｐウェル／ｎ- ダイオードを流れて安全にサージを吸収でき、フィールドプレートリングの下の酸化膜破壊を防止できる。このようにして高速サージに対する耐量を高めることができる。
【００２０】
なお、第１の実施形態よりさらにフィールドプレートリングＧＦＰを内側（セル側）にずらし、フィールドプレートリングをその間に追加すれば電界強度がさらに低下する（耐量が上がる）。
【００２１】
図４には、シミュレーションによるフィールドプレートリングの数に対する酸化膜破壊電界の計算結果を示す。フィールドプレートリングＧＦＰを内側（セル側）にズラしてフィールドプレートリングの本数を増やしていくと、ＬＯＣＯＳ酸化膜１０中の電界強度が低下し、同時にアバランシェブレークの起きる場所もフィールドプレートリング側からｐウェル領域９側にシフトしていく様子が分かる。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００２２】
図５には、第２の実施の形態における半導体装置の縦断面を示す。本装置においては、基板（コレクタ）２と表面の等電位リング１７をつなぐアルミ配線長を意図的に延ばして、配線部に寄生インダクタンス３０を作り込んでいる。インダクタンス３０は、特に高速サージに対して高インピーダンスとなるため、等電位リング１７から直接、ポリシリコン・ツェナーダイオード１２ａ〜１２ｅを流れるサージ電流は減る。すると、電圧降下は小さくなるので、フィールドプレートリングＦＰ１の電位上昇は抑えられる。従って、フィールドプレートリングＦＰ１の外周側エッジの下の電界は小さくなり、この場所でのアバランシェブレークを抑えることができる。このため、ＬＯＣＯＳ酸化膜破壊をより防止することができる。
【００２３】
なお、インダクタンス３０は配線を延ばすことで入れてもよいが、インダクタンスをコイルのような部品として入れれば、よりインダクタンスが大きくなり、より効果的である。図６，７は、サージ印加後の時間に対する、各フィールドプレートリングの下のＬＯＣＯＳ酸化膜中の電界強度の計算の結果を示す。図６は従来の場合であり、図７は本実施形態の場合である。この図６，７からも従来構造に比べ本実施形態の方が電界の最大強度を低くすることができることが分かる。
【００２４】
このように、第２の実施形態では、等電位リング１７とコレクタ間にコイル（インダクタンス）３０を直列に入れることで、サージ印加時に等電位リング１７からポリシリコン・ツェナーダイオード１２ａ〜１２ｅに流れる電流を減らすことができ、フィールドプレートリングの電位上昇を抑えることができる。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
【００２５】
図８には、第３の実施の形態における半導体装置の縦断面を示す。本装置においては、ポリシリコン・ツェナーダイオードをｐウェル領域９の上には設けず、代わりに、フィールドプレートリング群１１での最も内周側のフィールドプレートリングＧＦＰとして、抵抗成分を有するポリシリコン層４０を用い、この最も内周側のフィールドプレートリングを、半導体基板１におけるｐウェル領域９の外周側端部Ｅ１の内側から外側に延設し、かつ、外周側端部Ｅ１の内側でゲート端子とコンタクトをとるとともに外周側端部Ｅ１の外側でポリシリコン・ツェナーダイオード１２ａと接続した。つまり、フィールドプレートリングＧＦＰとアルミ（ＧＮＤ）１９をつなぐコンタクト位置を、図１０の従来構造ではｐウェル領域９より外側にあったものを内側（ｐウェル領域９上）に配置し、ポリシリコン層４０（フィールドプレートリングＧＦＰ）の外周側エッジの電位が上昇する構造にしている。
【００２６】
フィールドプレートリングＧＦＰとしてのポリシリコン層４０としては、リンデポを行わないポリシリコン、あるいは、ドーズ量を減らしたあるいはイオン注入しないポリシリコンなど、抵抗成分を有するものであればよい。
【００２７】
この場合には、サージの変位電流はコレクタから最も内側のフィールドプレートリングＧＦＰ（ポリシリコン層４０）へ流れるが、ポリシリコン層４０のシート抵抗Ｒによって電位降下が起き、ｐウェル領域９の外周側端部Ｅ１の上のフィールドプレートリングＧＦＰでの電位が上昇する。こうして、最も内側のフィールドプレートリング（ポリシリコン層）ＧＦＰとその外側のフィールドプレートリングＦＰ１との間の電位差が小さくなり、その下の電界強度の上昇は抑えられ、ｐウェル領域９の外側のフィールドプレートリングでのアバランシェブレークを回避して本来のｐウェル領域９の外周側端部Ｅ１でアバランシェブレークが起き、フィールドプレートリングの下のＬＯＣＯＳ酸化膜の破壊を防止できる。このようにして高速サージに対する耐量を高めることができる。
（第４の実施の形態）
次に、第４の実施の形態を、第１〜第３の実施の形態との相違点を中心に説明する。
【００２８】
第４の実施の形態では、上記各実施形態の特徴的構成に加え、ＬＯＣＯＳ酸化膜１０の厚さを１μｍ以上にしている。つまり、ＬＯＣＯＳ酸化膜１０を従来例（図１０のＬＯＣＯＳ酸化膜１０５の膜厚は約０．７μｍ）より厚くしている。具体的には約１．４μｍにしている。これにより、上記各実施形態との組み合せにより相乗効果が生じる。つまり、サージ印加時に、変位電流が流れ、フィールドプレートリングＦＰ１の電位が上昇しても厚いＬＯＣＯＳ酸化膜１０により、電界が緩和され、フィールドプレートリングＦＰ１の下のシリコン中の電界強度の上昇が抑えられるので、フィールドプレートリングＧＦＰのエッジ下でのアバランシェブレークは防止でき、ｐウェル領域９で起きる。従って、ＬＯＣＯＳ酸化膜１０の破壊は防止できる。
【００２９】
図９に、ＬＯＣＯＳ酸化膜の膜厚とＬＯＣＯＳ酸化膜中の電界強度の依存性（シミュレーション結果）を示す。
なお、これまでの説明（各実施形態）ではＩＧＢＴ素子について述べてきたが、これに限らず、パワーＭＯＳ等の一般にフィールドプレート構造を持つ高耐圧デバイス全般に適用可能である。
【図面の簡単な説明】
【図１】  第１の実施形態における半導体装置（チップ）の平面図。
【図２】  チップの一部拡大図。
【図３】  図２のＡ−Ａ線での縦断面図。
【図４】  フィールドプレートリングの数と酸化膜破壊電界の関係を示す図。
【図５】  第２の実施形態における半導体装置の縦断面図。
【図６】  酸化膜破壊電界の変化を示す図。
【図７】  酸化膜破壊電界の変化を示す図。
【図８】  第３の実施形態における半導体装置の縦断面図。
【図９】  第４の実施形態におけるＬＯＣＯＳ酸化膜の膜厚とＬＯＣＯＳ酸化膜中の電界強度の関係を示す図。
【図１０】  従来の半導体装置を示す縦断面図。
【符号の説明】
１…半導体基板、２…ｐ+ シリコン基板、３…ｎ- エピタキシャル層、４…チャネルｐウェル領域、５…ｎ領域、６…絶縁膜、７…エミッタ電極、８…コンタクトホール、９…ｐウェル領域、１０…ＬＯＣＯＳ酸化膜、１１…フィールドプレートリング群、１２ａ〜１２ｅ…ポリシリコン・ツェナーダイオード、１３…ｐ領域、１４…ｎ領域、１５…ＢＰＳＧ膜、１６…ｎ+ 領域、１７…等電位リング、１８…アルミボンディングワイヤー、１９…アルミ配線、３０…インダクタンス、４１…ポリシリコン層、ＧＦＰ…フィールドプレートリング、ＦＰ１〜ＰＰ５…フィールドプレートリング。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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