(57)【特許請求の範囲】
【請求項１】
メモリセルアレイ部と、
前記メモリセルアレイ部のビットライン電圧と相補ビットライン電圧との間の電圧差を増幅するビットライン増幅部と、
カラム選択ライン信号により活性化され、データライン及び相補データラインをビットライン及び相補ビットラインにそれぞれ電気的に連結させるスイッチング部と、
書き込みイネーブル信号により活性化され、マスタクロック信号に同期して書き込みデータ電圧を前記データラインと前記相補データラインとに供給する書き込みドライバと、
を含み、
前記カラム選択ライン信号は、内部クロック信号及び前記書き込みイネーブル信号によりカラム選択ラインイネーブル信号が活性化されることにより活性化され、前記マスタクロック信号の状態が転移される毎に入力されるクロックイネーブル信号と書き込み周期モードを設定するモードレジスタセット信号とによりカラム選択ラインディスエイブル信号がハイ状態からロー状態へ転移されることにより非活性化されることにより活性化される時間が決定されることを特徴とする半導体メモリ装置。
【請求項２】
前記カラム選択ライン信号は、前記クロックイネーブル信号と前記モードレジスタセット信号とのＮＡＮＤ演算信号により前記カラム選択ラインディスエイブル信号がハイ状態からロー状態へ転移されることにより非活性化されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
カラム選択ライン信号が、内部クロック信号及び書き込みイネーブル信号によりカラム選択ラインイネーブル信号が活性化されることにより活性化される段階と、
前記カラム選択ライン信号が、マスタクロック信号の状態が転移される毎に入力されるクロックイネーブル信号及び書き込み周期モードを設定するモードレジスタセット信号によりカラム選択ラインディスエイブル信号がハイ状態からロー状態へ転移されることにより非活性化される段階と、
前記カラム選択ライン信号の活性化される時間が少なくとも一つの前記クロックイネーブル信号及び前記モードレジスタセット信号により前記カラム選択ラインディスエイブル信号を制御することにより決定される段階と、を含むことを特徴とする半導体メモリ装置の書き込み制御方法。
【請求項４】
前記カラム選択ラインディスエイブル信号が前記クロックイネーブル信号と前記モードレジスタセット信号とのＮＡＮＤ演算により提供される段階をさらに含むことを特徴とする請求項３に記載の半導体メモリ装置の書き込み制御方法。
【請求項５】
カラム選択ライン信号の活性化される時間がマスタクロック信号に同期されず、前記マスタクロック信号の状態が転移される毎に入力される少なくとも一つのクロックイネーブル信号及び書き込み周期モードを設定するモードレジスタセット信号によりカラム選択ラインディスエイブル信号が制御されることにより決定されることを特徴とする書き込み制御回路。
【請求項６】
前記カラム選択ライン信号の活性化される時間は、少なくとも一つの前記クロックイネーブル信号と前記モードレジスタセット信号とのＮＡＮＤ演算により調節されることを特徴とする請求項５に記載の書き込み制御回路。
【請求項７】
カラム選択ライン信号の活性化される時間がマスタクロック信号に同期されず、前記マスタクロック信号の状態が転移される毎に入力される少なくとも一つのクロックイネーブル信号及び書き込み周期モードを設定するモードレジスタセット信号によりカラム選択ラインディスエイブル信号が制御されることにより決定される段階を含むことを特徴とする書き込み制御方法。
【請求項８】
前記カラム選択ライン信号の活性化される時間が決定される段階は、少なくとも一つの前記クロックイネーブル信号と前記モードレジスタセット信号とのＮＡＮＤ演算を実行する段階をさらに含むことを特徴とする請求項７に記載の書き込み制御方法。
【請求項９】
少なくとも一つの入力信号を伝達され、第１の出力信号を提供する第１の回路部と、
前記第１の出力信号を伝達され、第２の出力信号を提供する第２の回路部と、
前記第１の出力信号を伝達され、第３の出力信号を提供する第３の回路部と、
マスタクロック信号の状態が転移される毎に入力されるクロックイネーブル信号と書き込み周期モードを設定するモードレジスタセット信号とにより第４の出力信号を提供する第４の回路部と、を含み、
前記第３の回路部は、前記第１の出力信号と前記第４の出力信号と書き込みイネーブル信号とについて、前記第３の出力信号を提供する第１のＮＡＮＤ演算を実行し、
前記第２の出力信号と前記第３の出力信号とについて、カラム選択ラインディスエイブル信号を提供する第２のＮＡＮＤ演算が実行されることを特徴とする書き込み制御回路。
【請求項１０】
前記第１の回路部は、内部クロック信号及びアドレス信号を伝達され、前記内部クロック信号及び前記アドレス信号について第３のＮＡＮＤ演算を実行することを特徴とする請求項９に記載の書き込み制御回路。
【請求項１１】
前記第２の回路部は、前記第１の出力信号及び前記書き込みイネーブル信号について第４のＮＡＮＤ演算を実行することを特徴とする請求項９に記載の書き込み制御回路。
【請求項１２】
前記第４の出力信号は、少なくとも一つの前記クロックイネーブル信号と前記モードレジスタセット信号とについて第５のＮＡＮＤ演算が実行されて調節されることを特徴とする請求項９に記載の書き込み制御回路。
【請求項１３】
第１の回路部で少なくとも一つの入力信号を伝達され、第１の出力信号を提供する段階と、
第２の回路部で前記第１の出力信号を伝達され、第２の出力信号を提供する段階と、
第３の回路部で前記第１の出力信号を伝達され、第３の出力信号を提供する段階と、
第４の回路部で書き込み周期モードを設定するモードレジスタセット信号とマスタクロック信号の状態が転移される毎に入力されるクロックイネーブル信号とにより第４の出力信号を提供する段階と、を含み、
前記第１の出力信号と前記第４の出力信号と書き込みイネーブル信号とについて前記第３の出力信号を提供する第１のＮＡＮＤ演算を実行する段階と、
前記第２の出力信号と前記第３の出力信号とについてカラム選択ラインディスエイブル信号を提供する第２のＮＡＮＤ演算を実行する段階と、を含むことを特徴とする書き込み制御方法。
【請求項１４】
前記第１の回路部で内部クロック信号及びアドレス信号を伝達され、前記内部クロック信号及び前記アドレス信号について第３のＮＡＮＤ演算を実行する段階をさらに含むこと
を特徴とする請求項１３に記載の書き込み制御方法。
【請求項１５】
前記第２の回路部で前記第１の出力信号及び前記書き込みイネーブル信号について第４のＮＡＮＤ演算を実行する段階をさらに含むことを特徴とする請求項１３に記載の書き込み制御方法。
【請求項１６】
少なくとも一つの前記クロックイネーブル信号と前記モードレジスタセット信号とについて第５のＮＡＮＤ演算を実行して前記第４の出力信号を調節する段階をさらに含むことを特徴とする請求項１３に記載の書き込み制御方法。
【請求項１７】
請求項３に記載の前記書き込み制御方法を遂行することを特徴とする半導体メモリ装置。
【請求項１８】
請求項３に記載の前記書き込み制御方法を遂行することを特徴とする書き込み制御回路。
【請求項１９】
請求項９に記載の前記書き込み制御回路を含むことを特徴とする半導体メモリ装置。
【請求項２０】
請求項１３に記載の前記書き込み制御方法を遂行することを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置、書き込み制御回路及びその書き込み制御方法に係り、より詳しくは、書き込み不良を検出するための半導体メモリ装置、書き込み制御回路及びその書き込み制御方法に関する。
【背景技術】
【０００２】
最近、半導体メモリ装置のアクセス時間（Ａｃｃｅｓｓ  Ｔｉｍｅ）を改善するために、外部システムクロックと半導体メモリ装置の動作とを同期化させた同期式半導体メモリ装置（例えば、Ｓｉｎｇｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が開発されている。
【０００３】
同期式半導体メモリ装置は、外部システムで入力されるシステムクロック信号を基準としてデータの書き込み（Ｗｒｉｔｅ  ｉｎｔｏ）や読み出し（Ｒｅａｄ  ｏｕｔ）動作が制御されるため、外部システムクロックが増加すると、同期式半導体メモリ装置の動作も高速化される。
【０００４】
一般に、半導体メモリ装置の製造工程（Ｆａｂｒｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓ）が全て完了すれば、パッケージ（Ｐａｃｋａｇｅ）工程のための切削（Ｓａｗｉｎｇ）段階に入る前に、半導体基板上に形成されたそれぞれの半導体メモリ装置の様々な特性を測定する半導体メモリ装置テストを経る。
【０００５】
半導体メモリ装置テストは、半導体基板の製造工程やアセンブリ工程などの過程での欠陥を発見して不良品を除去して良品のみを選ぶための過程である。
【０００６】
半導体メモリ装置テストを通じて製造工程上の欠陥や設計との機能上の不一致が発見されれば、その正確な原因を調査するために、不良分析（Ｆａｉｌｕｒｅ  Ａｎａｌｙｓｉｓ）を遂行し、これにより、半導体メモリ装置の生産性（Ｔｈｒｏｕｇｈ−ｐｕｔ）を高めることができる。
【０００７】
半導体メモリ装置テストでは、テスト装備を用いて半導体メモリ装置のＤＣ特性、ＡＣ特性を測定する。半導体メモリ装置テストのＤＣ特性を測定する場合には、半導体メモリ装置の各電極毎に電圧を印加して電流を測定するか、或いは電流を印加して電圧を測定して半導体メモリ装置の内部に電源配線の安定性、消耗電流及び漏洩（Ｌｅａｋａｇｅ）電流などを測定する。
【０００８】
また、半導体メモリ装置テストでは、メモリセルにデータを書き込むか、或いは読み出す動作を測定する機能テスト（Ｆｕｎｃｔｉｏｎ  Ｔｅｓｔ）を遂行する。
【０００９】
特に、半導体メモリ装置の書き込み動作をテストする場合には、書き込み回復時間（Ｗｒｉｔｅ  ｉｎｔｏ  Ｒｅｃｏｖｅｒｙ  Ｔｉｍｅ；ｔＷＲ）を規定し、書き込み回復時間中にいろいろの書き込み不良（例えば、カラムライン選択信号のコンタクト抵抗不良）を検出する。
【００１０】
書き込み回復時間は、半導体メモリ装置の書き込み動作後に読み出し動作又は書き込み動作が可能となる時点までの時間として規定することができる。すなわち、最後データが書き込まれる時間からプリチャージコマンド信号が入力される時間（Ｌａｓｔ  ｄａｔａ＿ｉｎ  ｔｏ  ｒｏｗ＿ｐｒｅｃｈａｒｇｅ；Ｗｒｉｔｅ  ｉｎｔｏ  Ｒｅｃｏｖｅｒｙ  Ｔｉｍｅ）として規定することができる。
【００１１】
書き込み回復時間は、カラム選択ライン信号が活性化されてビットラインに有効な書き込みデータを印加する時間（ＣＳＬ  Ｅｎａｂｌｅ  Ｔｉｍｅ）とカラム選択ライン信号が非活性化された後にワードラインがプリチャージされる時点までメモリセルに有効な書き込みデータを貯蔵する時間（Ａｃｔｉｖｅ  Ｒｅｓｔｏｒｅ  Ｔｉｍｅ）とから構成することができる。
【００１２】
同期式半導体装置の場合には、書き込み回復時間（ｔＷＲ）は、クロックの数（例えば、ｔＷＲ＝２クロック、ｔＷＲ＝３クロック）で表現されており、高速動作同期式半導体メモリ装置の場合には、書き込み回復時間（ｔＷＲ）は数クロック水準である。
【００１３】
書き込み回復時間が数クロック水準である高速動作同期式半導体メモリ装置について書き込み動作をテストする場合には、高速動作同期式半導体メモリ装置の書き込み動作周波数と同一の周波数でテストを遂行し、実際の書き込み動作状態を点検して見ることができるため、これに合う周波数のテスト装備を使用することが望ましい。
【００１４】
従って、同期式半導体メモリ装置の書き込み動作が高速化されることによって、それに相応するテスト装備の開発が必要になったが、技術の進歩が非常に早いこの分野の特性上、そのとき毎に別途にテスト装備を開発するのは経済的にみて、効率的とはいえない。従って、可能な限り従来のテスト装備を用いて書き込み動作をテストし、書き込み不良を検出することができれば非常に経済的である。
【００１５】
しかしながら、従来の書き込み制御方法をそのまま用いて書き込み動作をテストすれば、書き込み不良を正確に検出することができないため、半導体メモリ装置の生産性を高めることができない。
【特許文献１】大韓民国特開第２００１−００３９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の技術的課題は、半導体メモリ装置のカラムライン選択信号の活性化される時間を調節して書き込み不良を検出する半導体メモリ装置を提供することにある。
【００１７】
本発明の他の技術的課題は、半導体メモリ装置のカラムライン選択信号の活性化される時間を調節して書き込み不良を検出する書き込み制御回路を提供することにある。
【００１８】
本発明のさらに他の技術的課題は、半導体メモリ装置のカラムライン選択信号の活性化される時間を調節して書き込み不良を検出する書き込み制御方法を提供することにある。
【課題を解決するための手段】
【００１９】
前述した技術的課題を達成するための本発明の一実施形態による半導体メモリ装置は、メモリセルアレイ部と、メモリセルアレイ部のビットライン電圧と相補ビットライン電圧との間の電圧差を増幅するビットライン増幅部と、カラム選択ライン信号により活性化され、データライン及び相補データラインをビットライン及び相補ビットラインにそれぞれ電気的に連結させるスイッチング部と、書き込みイネーブル信号により活性化され、マスタクロック信号に同期して書き込みデータ電圧をデータラインと相補データラインとに供給する書き込みドライバと、を含み、カラム選択ライン信号は、少なくとも一つのクロックイネーブル信号及びモードレジスタセット信号により活性化される時間が決定される。
【００２０】
前述した他の技術的課題を達成するための本発明の一実施形態による書き込み制御回路は、少なくとも一つの入力信号を伝達され、第１の出力信号を提供する第１の回路部と、第１の出力信号を伝達され、第２の出力信号を提供する第２の回路部と、第１の出力信号を伝達され、第３の出力信号を提供する第３の回路部と、クロックイネーブル信号とモードレジスタセット信号とにより第４の出力信号を提供する第４の回路部と、を含み、第３の回路部は、第１の出力信号、第４の出力信号及び第３の出力信号を提供するための書き込みイネーブル信号について第１のＮＡＮＤ演算を実行し、第２の出力信号と、カラムライン選択信号又はカラムライン選択ディスエイブル信号のうち少なくとも一つを提供する第３の出力信号とについて第２のＮＡＮＤ演算が実行される。
【００２１】
前述したさらに他の技術的課題を達成するための本発明の一実施形態による書き込み制御方法は、第１の回路部で少なくとも一つの入力信号を伝達され、第１の出力信号を提供する段階と、第２の回路部で第１の出力信号を伝達され、第２の出力信号を提供する段階と、第３の回路部で第１の出力信号を伝達され、第３の出力信号を提供する段階と、第４の回路部でモードレジスタセット信号とクロックイネーブル信号とにより第４の出力信号を提供する段階と、を含み、第１の出力信号、第４の出力信号及び第３の出力信号を提供するための書き込みイネーブル信号について第１のＮＡＮＤ演算を実行する段階と、第２の出力信号と、カラムライン選択信号又はカラムライン選択ディスエイブル信号のうち少なくとも一つを提供する第３の出力信号とについて第２のＮＡＮＤ演算を実行する段階と、を含む。
【発明の効果】
【００２２】
本発明の一実施形態によれば、半導体メモリ装置のカラムライン選択信号の活性化される時間を調節して書き込み不良を検出する半導体メモリ装置を提供することができる。
【００２３】
また、本発明の一実施形態によれば、半導体メモリ装置のカラムライン選択信号の活性化される時間を調節して書き込み不良を検出する書き込み制御方法を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
【００２５】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で実現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
【００２６】
図１は、半導体メモリ装置の構成を示すブロック構成図である。一般に、半導体メモリ装置は、図１に示すように、行と列とで配列された多数のメモリセルを備えるメモリセルアレイ部１０と、メモリセルアレイ部１０のビットラインＢＬの電圧と相補ビットライン／ＢＬ電圧との間に電圧差を増幅するビットライン増幅部２０と、データラインＤＬ及び相補データライン／ＤＬをビットラインＢＬ及び相補ビットライン／ＢＬにそれぞれ電気的に連結させるスイッチング部ＭＮ１，ＭＮ２及び書き込みデータＤＱの電圧をデータラインＤＬと相補データライン／ＤＬとに供給する書き込みドライバ部３０と、を含む。
【００２７】
メモリセルアレイ部１０は、ワードライン信号ＷＬによりワードラインが活性化されれば、ビットラインＢＬとメモリセルとが電気的に導通され、書き込みドライバ部３０から供給された書き込みデータＤＱの電圧がビットラインＢＬを介してメモリセルに伝達されて書き込まれる。
【００２８】
ビットライン増幅部２０は、書き込みドライバ部３０から供給された書き込みデータＤＱの電圧がビットラインＢＬに伝達されれば、ビットラインＢＬの電圧と相補ビットライン／ＢＬの電圧との間の電圧差を増幅してビットラインＢＬに供給する。
【００２９】
スイッチング部ＭＮ１，ＭＮ２は、カラム選択ライン信号ＣＳＬにより活性化されてビットラインＢＬ及び相補ビットライン／ＢＬとデータラインＤＬ及び相補データライン／ＤＬとをそれぞれ電気的に連結させる。
【００３０】
書き込みドライバ部３０は、書き込みイネーブル信号ＰＷＲにより活性化され、マスタクロック信号に同期して入力された書き込みデータＤＱの電圧をデータラインＤＬと相補データライン／ＤＬとに供給する。
【００３１】
図２は、従来の半導体メモリ装置のカラム選択ライン信号ＣＳＬの制御を示すブロック構成図である。
【００３２】
従来には、マスタクロック信号ＣＬＫが伝達されて提供される内部クロック信号ＰＣＬＫ及び書き込みイネーブル信号ＰＷＲによりカラム選択ラインイネーブル信号ＰＣＬＫＣＤが活性化され、内部クロック信号ＰＣＬＫ及びプリチャージイネーブル信号によりカラム選択ラインディスエイブル信号ＰＣＳＬＰがハイ状態からロー状態へ転移される。
【００３３】
カラム選択ラインイネーブル信号ＰＣＬＫＣＤが活性化されれば、カラム選択ライン信号ＣＳＬは活性化され、カラム選択ラインディスエイブル信号ＰＣＳＬＰがハイ状態からロー状態へ転移すれば、カラム選択ライン信号ＣＳＬは非活性化される。
【００３４】
書き込みイネーブル信号ＰＷＲは、入力される多数のコマンド信号の中で書き込み動作を定義する書き込みコマンド信号ＷＲＩＴＥにより活性化され、プリチャージイネーブル信号は、入力される多数のコマンド信号の中でプリチャージ動作を定義するプリチャージコマンド信号ＰＲＥにより活性化される。
【００３５】
図３は、従来の半導体メモリ装置のカラム選択ライン信号ＣＳＬを提供する回路を示す図である。
【００３６】
前述した回路は、カラム選択ラインイネーブル信号ＰＣＬＫＣＤが入力される第１のＰＭＯＳトランジスタＭＰ１と、カラム選択ラインイネーブル信号ＰＣＬＫＣＤが入力されるＮＭＯＳトランジスタＭＮ３と、カラム選択ラインディスエイブル信号ＰＣＳＬＰが入力され、第１のＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ３との間に連結される第２のＰＭＯＳトランジスタＭＰ２と、第２のＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ３とが連結される地点に連結される第１のインバータ５１及び第１のインバータ５１にラッチで連結されている第２のインバータ５２と、を含む。
【００３７】
カラム選択ラインイネーブル信号ＰＣＬＫＣＤが活性化されれば、第１のＰＭＯＳトランジスタＭＰ１は、ターンオフされ、ＮＭＯＳトランジスタＭＮ３は、ターンオンされて第１のインバータ５１の入力端と接地電極とが電気的に導通される。したがって、第１のインバータ５１の入力端がロー状態を維持するため、カラム選択ライン信号ＣＳＬは活性化される。
【００３８】
カラム選択ラインディスエイブル信号ＰＣＳＬＰがハイ状態を維持する場合には、第１のＰＭＯＳトランジスタＭＰ１は、ターンオフされて第１のインバータ５１の入力端に電荷を供給することができない。しかしながら、カラム選択ラインディスエイブル信号ＰＣＳＬＰがロー状態を維持しつつカラム選択ラインイネーブル信号ＰＣＬＫＣＤがロー状態を維持する場合には、第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタＭＰ２とはターンオンされ、ＮＭＯＳトランジスタＭＮ３はターンオフされて電源電圧電極と電気的に導通される。したがって、第１のインバータ５１の入力端に電荷が供給されて第１のインバータ５１の入力端がハイ状態を維持するため、カラム選択ライン信号ＣＳＬは非活性化される。
【００３９】
第２のインバータ５２は、第１のインバータ５１にラッチで連結されることによって、第２のＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ３とが連結される地点で電荷が分配（Ｃｈａｒｇｅ  Ｓｈａｒｉｎｇ）されてカラム選択ライン信号ＣＳＬがフローティング（ｆｌｏａｔｉｎｇ；ハイ状態であるか、或いはロー状態であるかを決定することができない状態）されることを防止することができる。
【００４０】
図４は、本発明に従う半導体メモリ装置のカラム選択ライン信号ＣＳＬの制御を示すブロック構成図である。
【００４１】
カラム選択ラインイネーブル信号ＰＣＬＫＣＤは、内部クロック信号ＰＣＬＫ及び書き込みイネーブル信号ＰＷＲにより活性化され、カラム選択ラインディスプレイ信号ＰＣＳＬＰは、マスタクロック信号ＣＬＫの状態が転移される毎に入力されるクロックイネーブル信号ＰＣＫＥ及び書き込み周期モードを設定するモードレジスタセット信号ＰＭＲＳによりハイ状態からロー状態へ転移される。
【００４２】
カラム選択ラインイネーブル信号ＰＣＬＫＣＤが活性化されれば、カラム選択ライン信号ＣＳＬは活性化され、カラム選択ラインディスエイブル信号ＰＣＳＬＰがハイ状態からロー状態へ転移されれば、カラム選択ライン信号ＣＳＬは非活性化される。
【００４３】
クロックイネーブル信号ＰＣＫＥは、ハイ状態である場合には、マスタクロック信号ＣＬＫがロー状態からハイ状態へ転移される毎に入力され、内部クロック信号ＰＣＬＫを活性化させる。マスタクロック信号ＣＬＫがロー状態からハイ状態へ転移されるときにクロックイネーブル信号ＰＣＫＥがロー状態を維持すれば、内部クロック信号ＰＣＬＫは動作を止め、他の全ての入力信号は無視され、半導体メモリ装置は、パワーダウン（Ｐｏｗｅｒ  Ｄｏｗｎ）モードやセルフリフレッシュ（Ｓｅｌｆ  Ｒｅｆｒｅｓｈ）モードで進行される。
【００４４】
また、クロックイネーブル信号ＰＣＫＥは、マスタクロック信号ＣＬＫがハイ状態からロー状態へ転移される毎に入力されるようにすることも可能である。
【００４５】
モードレジスタセット（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）信号は、半導体メモリ装置の多様な動作モードを制御するために、多様なオプション（例えば、ＣＡＳ  Ｌａｔｅｎｃｙ，  Ｂｕｒｓｔ  Ｔｙｐｅ，Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）を設定する信号として、半導体メモリ装置が書き込み動作を遂行する場合には書き込み周期モードを設定する。
【００４６】
本発明に従う半導体メモリ装置のカラム選択ライン信号ＣＳＬは、クロックイネーブル信号ＰＣＫＥだけではなく、モードレジスタセット信号ＰＭＲＳにより、非活性化される時点が決定されるため、マスタクロック信号ＣＬＫに同期されず非活性化される時点が決定される。これにより、クロックイネーブル信号ＰＣＫＥ及びモードレジスタセット信号ＰＭＲＳを調整してカラム選択ライン信号ＣＳＬが活性化される時間を調節することができる。
【００４７】
図５は、本発明の一実施形態による半導体メモリ装置の書き込み制御回路を示す図である。書き込み制御回路は、多数の回路部４００〜４０３を含む。
【００４８】
多数のメモリセルのうち一つのセルを選択するアドレス信号ＢＣＡ及び内部クロック信号ＰＣＬＫがハイ状態でクロックイネーブル信号ＰＣＫＥにより活性化されれば、内部クロック信号ＰＣＬＫとアドレス信号ＢＣＡの反転信号とが入力される第１のＮＡＮＤゲート３１０の出力信号はハイ状態を維持する。
【００４９】
第１のＮＡＮＤゲート３１０の出力信号は、偶数に直列連結されたインバータ１０５〜１１０により第２のＮＡＮＤゲート３２０に伝達され、書き込みイネーブル信号ＰＷＲの反転信号が入力されるため、書き込みイネーブル信号ＰＷＲが活性化されれば、第２のＮＡＮＤゲート３２０の出力信号はハイ状態を維持する。
【００５０】
第３のＮＡＮＤゲート３４０は、第１のＮＡＮＤゲート３１０の出力信号が偶数に直列連結されたインバータ１０５，１０６，１１２乃至１１５により伝達され、書き込みイネーブル信号ＰＷＲ及びクロックイネーブル信号ＰＣＫＥとモードレジスタセット信号ＰＭＲＳとの第４のＮＡＮＤゲート３３０の出力信号が入力される。
【００５１】
従って、書き込みイネーブル信号ＰＷＲが活性化され、クロックイネーブル信号ＰＣＫＥとモードレジスタセット信号ＰＭＲＳが活性化されて第４のＮＡＮＤゲート３３０の出力がロー状態を維持すれば、第３のＮＡＮＤゲート３４０の出力はハイ状態を維持する。
【００５２】
第２のＮＡＮＤゲート３２０の出力信号と第３のＮＡＮＤゲート３４０の出力信号ＰＣＳＬＰＤは、第５のＮＡＮＤゲート３５０に入力されてカラム選択ラインディスエイブル信号ＰＣＳＬＰを提供するため、カラム選択ラインディスエイブル信号ＰＣＳＬＰはロー状態を維持する。結局、カラム選択ラインディスエイブル信号ＰＣＳＬＰは、クロックイネーブル信号ＰＣＫＥとモードレジスタセット信号ＰＭＲＳとのＮＡＮＤ演算により提供される。
【００５３】
図６は、本発明の一実施形態による半導体メモリ装置の書き込み動作（Ｂｕｒｓｔ  Ｌｅｎｇｔｈ  １クロック、ｔＷＲ  １クロック）を示すタイミング構成図である。
【００５４】
本発明の一実施形態による半導体メモリ装置は、アクティブコマンド信号ＡＣＴＩＶＥが入力されれば、アクティブ動作モードで設定され、ワードライン信号ＷＬが活性化される。ワードライン信号ＷＬは、プリチャージコマンド信号ＰＲＥにより非活性化される。
【００５５】
書き込みコマンド信号ＷＲＩＴＥが書き込みデータＤＱと共に入力されれば、書き込みイネーブル信号ＰＷＲが活性化され、書き込みイネーブル信号ＰＷＲによりカラム選択ラインイネーブル信号ＰＣＬＫＣＤが活性化される。
【００５６】
クロックイネーブル信号ＰＣＫＥとモードレジスタセット信号ＰＭＲＳとのＮＡＮＤ演算信号ＰＣＳＬＰＤがハイ状態からロー状態へ転移されれば、カラム選択ラインディスエイブル信号ＰＣＳＬＰは、ハイ状態からロー状態へ転移される。
【００５７】
カラム選択ラインイネーブル信号ＰＣＬＫＣＤが活性化されれば、カラム選択ライン信号ＣＳＬは活性化され、カラム選択ラインディスエイブル信号ＰＣＳＬＰがハイ状態からロー状態へ転移されれば、カラム選択ライン信号ＣＳＬは非活性化される。
【００５８】
カラム選択ライン信号ＣＳＬが活性化されれば、ビットラインＢＬ及び相補ビットラインとデータライン及び相補データラインとがそれぞれ電気的に導通される。
【００５９】
そして、書き込みドライバ３０は、書き込みイネーブル信号ＰＷＲにより活性化され、書き込みデータＤＱをデータラインＤＬと相補データライン／ＤＬとに供給する。
【００６０】
カラム選択ライン信号ＣＳＬが活性化される時間中は、書き込みドライバ３０によりビットラインＢＬと相補ビットライン／ＢＬに書き込みデータＤＱが伝達される。
【００６１】
そして、カラム選択ライン信号ＣＳＬが活性化される時点からワードライン信号ＷＬが非活性化される時点（Ａｃｔｉｖｅ  Ｒｅｓｔｏｒｅ  Ｔｉｍｅ）までは、ビットライン増幅部２０により書き込みデータＤＱがメモリセルに伝達される。
【００６２】
従って、本発明に従う一実施形態による半導体装置は、クロックイネーブル信号ＰＣＫＥとモードレジスタセット信号ＰＭＲＳとによりカラム選択ラインディスエイブル信号ＰＣＳＬＰがハイ状態からロー状態へ転移される時点を調節することによって、カラム選択ライン信号ＣＳＬが活性化される時間（ＣＳＬ  Ｅｎａｂｌｅ  Ｔｉｍｅ）を調節することができる。
【００６３】
従って、カラム選択ライン信号ＣＳＬと関連する工程不良（例えば、カラム選択ライン信号コンタクト抵抗不良）を検出することができるため、半導体メモリ装置の書き込み動作の信頼性を高めることができる。
【００６４】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００６５】
本発明は、ＤＲＡＭ及びＤＲＡＭとロジックが融合された装置を含むロジック、アナログ、又はこれらの融合回路に適用されうる。
【図面の簡単な説明】
【００６６】
【図１】半導体メモリ装置の構成を示すブロック構成図である。
【図２】従来の半導体メモリ装置のカラム選択ライン信号の制御を示すブロック構成図である。
【図３】従来の半導体メモリ装置のカラム選択ライン信号を提供する回路を示す図である。
【図４】本発明に従う半導体メモリ装置のカラム選択ライン信号の制御を示すブロック構成図である。
【図５】本発明の一実施形態による半導体メモリ装置の書き込み制御回路を示す図である。
【図６】本発明の一実施形態による半導体メモリ装置の書き込み動作を示すタイミング構成図である。
【符号の説明】
【００６７】
１０：メモリセルアレイ部
２０：ビットライン増幅部
３０：書き込みドライバ部
ＭＮ１，ＭＮ２，ＭＮ３：ＮＭＯＳトランジスタ
ＭＰ１，ＭＰ２：ＰＭＯＳトランジスタ
５１，５２，１０１〜１１５：インバータ
３１０，３２０，３３０，３４０，３５０：ＮＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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