(57)【特許請求の範囲】
【請求項１】
クロック信号に応じてメインスイッチングトランジスタを制御する電流モード制御型ＤＣ−ＤＣコンバータ制御回路において、
前記メインスイッチングトランジスタが第２導通状態から第１導通状態へ移行するタイミングを決めるタイミング信号を出力するタイミング調整回路と、
前記タイミング信号と前記クロック信号との位相差を検出し、該位相差に応じた位相差信号を前記タイミング調整回路へ出力する位相比較器とを備え、
前記タイミング調整回路は、前記タイミング信号の位相が前記クロック信号の位相よりも進んでいる場合には、前記メインスイッチングトランジスタが前記第１導通状態から前記第２導通状態へ移行した時点から前記タイミング調整回路が前記タイミング信号を出力するまでの遅延時間を前記位相の進み量に応じて長くし、前記タイミング信号の位相が前記クロック信号の位相よりも遅れている場合には、前記遅延時間を前記位相の遅れ量に応じて短くすることを特徴とする電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
【請求項２】
前記第１導通状態は導通状態であり、
前記第２導通状態は非導通状態であり、
前記メインスイッチングトランジスタは、インダクタ電流が設定値よりも高くなることに応じて前記第１導通状態から前記第２導通状態へ移行することを特徴とする請求項１に記載の電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
【請求項３】
前記第１導通状態は非導通状態であり、
前記第２導通状態は導通状態であり、
前記メインスイッチングトランジスタは、インダクタ電流が設定値よりも低くなることに応じて前記第１導通状態から前記第２導通状態へ移行することを特徴とする請求項１に記載の電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
【請求項４】
前記タイミング調整回路は、
前記メインスイッチングトランジスタのゲート端子に入力されるゲート入力信号が入力され、
前記ゲート入力信号のエッジであって前記メインスイッチングトランジスタを前記第１導通状態から前記第２導通状態へ移行させるエッジに対して前記遅延時間を付与し、該遅延時間の付与後の信号を前記タイミング信号として出力することを特徴とする請求項１に記載の電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
【請求項５】
前記タイミング調整回路は、
前記位相差信号に応じて電流量を変化させる電流源と、
前記電流源と直列接続され、一端が接地されるキャパシタと、
前記キャパシタと並列接続され、前記ゲート入力信号が入力され、前記メインスイッチングトランジスタが前記第２導通状態とされることに応じて非導通状態とされ、前記メインスイッチングトランジスタが前記第１導通状態とされることに応じて導通状態とされる第１スイッチと、
前記キャパシタの電圧と第１設定電圧との比較結果を出力する第１比較器と、
を備えることを特徴とする請求項４に記載の電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
【請求項６】
前記位相比較器は、
積分器と、
該積分器と接地電圧とを接続する第２スイッチと、
該積分器と電源電圧とを接続する第３スイッチとを備え、
前記タイミング信号の立ち上がりエッジの位相が前記クロック信号の立ち上がりエッジの位相に比して進んでいる場合には、位相の進み量に応じて前記第２スイッチを導通状態とし、前記タイミング信号の立ち上がりエッジの位相が前記クロック信号の立ち上がりエッジの位相に比して遅れている場合には、位相の遅れ量に応じて前記第３スイッチを導通状態とすることを特徴とする請求項１に記載の電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
【請求項７】
前記メインスイッチングトランジスタを制御するフリップフロップの前記タイミング信号が入力される入力端子とＤＣ−ＤＣコンバータの出力端子との間に接続され、前記ＤＣ−ＤＣコンバータの出力電圧が第２設定電圧を超えることに応じて、前記タイミング信号と同レベルの信号を前記タイミング信号が入力される入力端子へ出力する第２比較器を備えることを特徴とする請求項１に記載の電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
【請求項８】
第３設定電圧とＤＣ−ＤＣコンバータの出力電圧との誤差増幅により得られる誤差増幅信号と、第４設定電圧と、前記タイミング信号とが入力され、前記誤差増幅信号が前記第４設定電圧よりも高い期間においては前記メインスイッチングトランジスタを制御するフリップフロップの前記タイミング信号が入力される入力端子へ前記タイミング信号を入力し、前記誤差増幅信号が前記第４設定電圧よりも低い期間においては前記タイミング信号をマスクする監視回路を備えることを特徴とする請求項１に記載の電流モード制御型ＤＣ−ＤＣコンバータ制御回路。
【請求項９】
クロック信号に応じてメインスイッチングトランジスタを制御する電流モード制御型ＤＣ−ＤＣコンバータ制御方法において、
前記メインスイッチングトランジスタが第２導通状態から第１導通状態へ移行する移行タイミングと前記クロック信号との位相差を検出するステップと、
前記メインスイッチングトランジスタが前記第１導通状態へ移行した後に、インダクタ電流が設定値を超えることに応じて、前記メインスイッチングトランジスタを前記第１導通状態から前記第２導通状態へ移行させるステップと、
その後の前記移行タイミングの決定時において、以前の前記移行タイミングの位相が前記クロック信号の位相よりも進んでいる場合には、前記位相の進み量に応じて前記移行タイミングを遅らせ、以前の前記移行タイミングの位相が前記クロック信号の位相よりも遅れている場合には、前記位相の進み量に応じて前記移行タイミングを早めるステップと
を備えることを特徴とする電流モード制御型ＤＣ−ＤＣコンバータ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流モード制御型ＤＣ−ＤＣコンバータの制御回路および制御方法に関し、特にオンデューティが５０％を超えた場合における低調波発振の防止に関するものである。
【背景技術】
【０００２】
図９は、固定オフ時間制御の電流モードＤＣ−ＤＣコンバータ１００である。メインスイッチングトランジスタＦＥＴ１がターンオンすると、チョークコイルＬ１に流れるインダクタ電流が増加する。入力端子ＦＢ１を介して帰還されたインダクタ電流が、誤差増幅信号Ｖｃより大きくなると、トランジスタＦＥＴ１は固定時間だけターンオフする。そして固定のオフ時間の後、トランジスタＦＥＴ１は再度ターンオンする。
【０００３】
尚、上記の関連技術として特許文献１、２が開示されている。
【特許文献１】特開２００２−２２３５６２号公報
【特許文献２】特開２００５−１４３１９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしＤＣ−ＤＣコンバータ１００は、トランジスタＦＥＴ１のオフ時間は固定であるが、オン時間は入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの比で決まる。するとトランジスタＦＥＴ１のスイッチング周波数が、入力電圧Ｖｉｎに依存して変動するため問題である。
【０００５】
またＤＣ−ＤＣコンバータ１００のトランジスタＦＥＴ１のオンサイクルの開始は、固定のオフ時間の終了後に行われる。すなわち、ＤＣ−ＤＣコンバータ１００の負荷が急増した場合においても、トランジスタＦＥＴ１のオフ時間が終了するまではトランジスタＦＥＴ１をターンオンすることができない。すると、負荷の急変に対して、ＤＣ−ＤＣコンバータ１００の応答遅延が発生するため問題である。
【０００６】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、オンデューティが５０％を超える領域においても、出力電流の低下を防止すること、および、コイル電流の低調波発振を防止することが可能であるＤＣ−ＤＣコンバータ制御回路およびＤＣ−ＤＣコンバータの制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明における電流モード制御型ＤＣ−ＤＣコンバータ制御回路では、クロック信号に応じてメインスイッチングトランジスタを制御する電流モード制御型ＤＣ−ＤＣコンバータ制御回路において、メインスイッチングトランジスタが第２導通状態から第１導通状態へ移行するタイミングを決めるタイミング信号を出力するタイミング調整回路と、タイミング信号とクロック信号との位相差を検出し、該位相差に応じた位相差信号をタイミング調整回路へ出力する位相比較器とを備え、タイミング調整回路は、タイミング信号の位相がクロック信号の位相よりも進んでいる場合には、メインスイッチングトランジスタが第１導通状態から第２導通状態へ移行した時点からタイミング調整回路がタイミング信号を出力するまでの遅延時間を位相の進み量に応じて長くし、タイミング信号の位相がクロック信号の位相よりも遅れている場合には、遅延時間を位相の遅れ量に応じて短くすることを特徴とする。
【０００８】
第１導通状態が導通状態であり、第２導通状態が非導通状態であり、メインスイッチングトランジスタがインダクタ電流が設定値よりも高くなることに応じて第１導通状態から第２導通状態へ移行する場合には、いわゆる固定オフ時間式の電流モード制御方式ＤＣ−ＤＣコンバータが構成される。一方、第１導通状態が非導通状態であり、第２導通状態が導通状態であり、メインスイッチングトランジスタがインダクタ電流が設定値よりも低くなることに応じて第１導通状態から第２導通状態へ移行する場合には、いわゆる固定オン時間式の電流モード制御方式ＤＣ−ＤＣコンバータが構成される。
【０００９】
タイミング調整回路は、メインスイッチングトランジスタが第２導通状態から第１導通状態へ移行するタイミングを決めるタイミング信号を出力する。位相比較器は、タイミング信号とクロック信号との位相差を検出し、該位相差に応じた位相差信号をタイミング調整回路へ出力する。
【００１０】
メインスイッチングトランジスタが第１導通状態から第２導通状態へ移行した時点から、タイミング調整回路がタイミング信号を出力するまでの時間を、遅延時間と定義する。位相比較器は、あるスイッチング周期において、タイミング信号の位相がクロック信号の位相よりも進んでいることを検知すると、タイミング信号の周期がクロック信号の周期よりも短いと判断する。そして位相比較器は、位相差信号によりその旨をタイミング調整回路へ伝達する。よってタイミング調整回路は、次のスイッチング周期以降において、位相の進み量に応じて遅延時間を長くすることにより、タイミング信号の周期を長くする。同様にして位相比較器は、あるスイッチング周期において、タイミング信号の位相がクロック信号の位相よりも遅れている場合には、タイミング信号の周期がクロック信号の周期よりも長いと判断し、その旨を位相差信号によりタイミング調整回路へ伝達する。よってタイミング調整回路は次のスイッチング周期以降において、位相の遅れ量に応じて遅延時間を短くすることによりタイミング信号の周期を短くする。以上のように位相比較器とタイミング調整回路とにより、遅延時間のフィードバック制御が行われる。
【００１１】
これにより第１に、現在のスイッチング周期における遅延時間は、現在のスイッチング周期以前の周期におけるタイミング信号とクロック信号との位相差に応じて定められる。よって現在のスイッチング周期において発生したタイミング信号とクロック信号との位相差は、現在のスイッチング周期における遅延時間には影響を与えない。すると、現在のスイッチング周期における第２導通状態の終了時のインダクタ電流値は、それ以前のスイッチング周期における第２導通状態の終了時のインダクタ電流値の平均値と略等しくされる。すなわち、現在のスイッチング周期における負荷変動に起因して発生したインダクタ電流の乱れが、次以降のスイッチング周期に伝播することが防止される。これにより、固定周波数で動作する電流モード制御型ＤＣ−ＤＣコンバータ制御回路において、オンデューティが５０％以上の場合にも、低調波発振を防止することができる。
【００１２】
またこれにより第２に、クロック信号の周期とタイミング信号の周期とが一致し、かつ、クロック信号とタイミング信号との位相差がゼロとなるように、遅延時間を調整することができる。よって、本発明に係るＤＣ−ＤＣコンバータ制御回路を備えたＤＣ−ＤＣコンバータのスイッチング周期を、クロック信号に同期させることができる。これにより、メインスイッチングトランジスタのスイッチング周波数が入力電圧に依存して変動する事態を防止することができる。
【００１３】
また本発明における電流モード制御型ＤＣ−ＤＣコンバータ制御方法では、クロック信号に応じてメインスイッチングトランジスタを制御する電流モード制御型ＤＣ−ＤＣコンバータ制御方法において、メインスイッチングトランジスタが第２導通状態から第１導通状態へ移行する移行タイミングとクロック信号との位相差を検出するステップと、メインスイッチングトランジスタが第１導通状態へ移行した後に、インダクタ電流が設定値を超えることに応じて、メインスイッチングトランジスタを第１導通状態から第２導通状態へ移行させるステップと、その後の移行タイミングの決定時において、以前の移行タイミングの位相がクロック信号の位相よりも進んでいる場合には、位相の進み量に応じて移行タイミングを遅らせ、以前の移行タイミングの位相がクロック信号の位相よりも遅れている場合には、位相の進み量に応じて移行タイミングを早めるステップとを備えることを特徴とする。
【００１４】
位相差を検出するステップは、メインスイッチングトランジスタが第２導通状態から第１導通状態へ移行する移行タイミングとクロック信号との位相差を検出する。メインスイッチングトランジスタを第１導通状態から第２導通状態へ移行させるステップは、位相差を検出するステップの後に行われる。移行は、インダクタ電流が設定値を超えることに応じて行われる。移行タイミングを調整するステップは、第１導通状態から第２導通状態へ移行させるステップの後に行われる。以前の移行タイミングの位相がクロック信号の位相よりも進んでいる場合には、位相の進み量に応じて移行タイミングが遅らせられる。一方、以前の移行タイミングの位相がクロック信号の位相よりも遅れている場合には、位相の進み量に応じて移行タイミングが早められる。
【００１５】
以上のステップにより、移行タイミングのフィードバック制御が行われる。そしてこれにより第１に、固定周波数で動作する電流モード制御型ＤＣ−ＤＣコンバータ制御回路において、オンデューティが５０％以上の場合にも、低調波発振を防止することができる。
またこれにより第２に、メインスイッチングトランジスタのスイッチング周波数が入力電圧に依存して変動する事態を防止することができる。
【発明の効果】
【００１６】
本発明の電流モード制御型ＤＣ−ＤＣコンバータの制御回路および制御方法によれば、メインスイッチングトランジスタのオンデューティが５０％以上の場合にも低調波発振を防止することができ、かつ、スイッチング周波数が入力電圧に依存して変動する事態を防止することが可能となる。
【発明を実施するための最良の形態】
【００１７】
本発明の第１実施形態に係るＤＣ−ＤＣコンバータ１を、図１を用いて説明する。ＤＣ−ＤＣコンバータ１は、制御部３、チョークコイルＬ１、メインスイッチングトランジスタＦＥＴ１、同期整流トランジスタＦＥＴ２、平滑コンデンサＣ１、電流センス抵抗Ｒｓを備える。
【００１８】
図１において、トランジスタＦＥＴ１の入力端子に入力電圧Ｖｉｎが接続され、トランジスタＦＥＴ１の出力端子にチョークコイルＬ１の入力端子が接続される。チョークコイルＬ１の出力端子からは出力電圧Ｖｏｕｔが出力される。またトランジスタＦＥＴ１の制御端子には制御部３の出力端子ＤＨが接続される。同期整流スイッチ回路であるトランジスタＦＥＴ２の入力端子はグランドに接地され、出力端子はチョークコイルＬ１の入力端子に接続される。またトランジスタＦＥＴ２の制御端子には制御部３の出力端子ＤＬが接続される。チョークコイルＬ１の出力端子とグランドとの間には、平滑コンデンサＣ１が接続される。またチョークコイルＬ１の出力端子は、制御部３の入力端子ＦＢ１に接続される。
【００１９】
制御部３は、電圧増幅器ＡＭＰ１、誤差増幅器ＥＲＡ１、電圧比較器ＣＯＭＰ１、フリップフロップＦＦ、発振器ＯＳＣ、位相比較器ＦＣ、遅延回路ＤＬＹを備える。制御部３のＦＢ１端子に与えられたＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔは、ＦＢ１端子とグランド間に直列接続される入力抵抗Ｒ１と接地抵抗Ｒ２との接続ノードＮ２で分圧される。そしてノードＮ２における分圧電圧は、誤差増幅器ＥＲＡ１の反転入力端子に入力される。誤差増幅器ＥＲＡ１の非反転入力端子には、グランドからの基準電圧ｅ１が入力される。誤差増幅器ＥＲＡ１から出力される誤差増幅信号Ｖｃは、電圧比較器ＣＯＭＰ１の反転入力端子に入力される。電流センス抵抗Ｒｓに流れる電流により発生する電圧降下を測定するために、電圧増幅器ＡＭＰ１の非反転入力端子には入力端子ＣＳ１が接続され、反転入力端子には入力端子ＦＢ１が接続される。電圧増幅器ＡＭＰ１から出力されるインダクタ電流信号ＶＩＬは、電圧比較器ＣＯＭＰ１の非反転入力端子に入力される。フリップフロップＦＦのリセット入力端子Ｒには、電圧比較器ＣＯＭＰ１から出力される出力信号Ｖｏ１が入力される。フリップフロップＦＦの非反転出力端子Ｑは、制御部３の出力端子ＤＨを介してトランジスタＦＥＴ１に接続される。フリップフロップＦＦの反転出力端子＊Ｑは、制御部３の出力端子ＤＬを介してトランジスタＦＥＴ２に接続される。位相比較器ＦＣの一方の入力端子には、遅延回路ＤＬＹの出力端子が接続され、遅延信号ＦＰが入力される。また位相比較器ＦＣの他方の入力端子には、発振器ＯＳＣの出力端子が接続され、基準クロック信号ＦＲが入力される。位相比較器ＦＣの出力端子は遅延回路ＤＬＹに接続され、位相比較器ＦＣから出力される比較結果信号ＣＯＮＴは遅延回路ＤＬＹに入力される。そして遅延回路ＤＬＹから出力される遅延信号ＦＰは、フリップフロップＦＦのセット入力端子Ｓおよび位相比較器ＦＣに入力される。
【００２０】
位相比較器ＦＣの構成を図２に示す。位相比較器ＦＣは、位相検出部２１と積分部２２とを備える。位相検出部２１はフリップフロップＦＦ１１およびＦＦ１２、アンドゲートＡＮＤ１およびＡＮＤ２、トランジスタＭ１およびＭ２を備える。フリップフロップＦＦ１２のリセット入力端子Ｒには、基準クロック信号ＦＲが入力され、またセット入力端子Ｓには、アンドゲートＡＮＤ２の出力端子が接続される。アンドゲートＡＮＤ２には、フリップフロップＦＦ１１の出力端子＊Ｑから出力される信号ΦＰ、および遅延信号ＦＰが入力される。フリップフロップＦＦ１２の非反転出力端子Ｑからは、信号ΦＲが出力される。電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に、トランジスタＭ１およびＭ２が接続される。トランジスタＭ１のゲートには、信号ΦＰが入力される。トランジスタＭ２のゲートには、信号ΦＲが入力される。両トランジスタのドレインは共通に接続された上で、積分部２２に接続される。積分部２２は抵抗素子ＲＩとキャパシタＣＩとを備える。積分部２２からは、比較結果信号ＣＯＮＴが出力される。また、フリップフロップＦＦ１１についての接続関係については、フリップフロップＦＦ１２と同様であるため、ここでは詳細な説明を省略する。
【００２１】
遅延回路ＤＬＹの構成を図３を用いて説明する。遅延回路ＤＬＹは、遅延時間制御回路３１と遅延時間発生回路３２を備える。遅延時間制御回路３１は抵抗素子Ｒ１１、トランジスタＭ１１乃至Ｍ１４を備える。トランジスタＭ１１とＭ１２、およびトランジスタＭ１３とＭ１４はそれぞれカレントミラ回路を構成する。抵抗素子Ｒ１１には比較結果信号ＣＯＮＴが入力される。また遅延時間発生回路３２は、定電流回路ＣＧ、コンデンサＣ１１、電圧比較器ＣＯＭＰ１１、基準電圧Ｖｒｅｆ、トランジスタＭ１５を備える。電圧比較器ＣＯＭＰ１１の非反転入力端子には、定電流回路ＣＧの出力端子、トランジスタＭ１５のドレイン端子、およびコンデンサＣ１１の一端が接続される。トランジスタＭ１５のソース端子は接地される。トランジスタＭ１５のゲート端子には、出力信号ＳＱ１が入力される。また電圧比較器ＣＯＭＰ１１の反転入力端子には、基準電圧Ｖｒｅｆが入力される。電圧比較器ＣＯＭＰ１１からは、遅延信号ＦＰが出力される。
【００２２】
ＤＣ−ＤＣコンバータ１の動作を説明するにあたり、まず比較として、スイッチング周期が完全に固定される電流モード制御型ＤＣ−ＤＣコンバータの動作を、図４の波形図を用いて説明する。スイッチング周期固定の電流モード制御型ＤＣ−ＤＣコンバータは、図１に示すＤＣ−ＤＣコンバータ１において、発振器ＯＳＣの出力信号が直接フリップフリップＦＦのセット入力端子Ｓに入力される構成を有する。そしてトランジスタＦＥＴ１のオンタイミングが発振器ＯＳＣにより制御される。
【００２３】
スイッチング周期固定の電流モード制御型ＤＣ−ＤＣコンバータの出力電圧が安定して出力されている定常状態時における、インダクタ電流信号ＶＩＬ１００の波形を図４（点線）に示す。スイッチング周期ＴＴ１００は常に一定とされる。そしてトランジスタＦＥＴ１がターンオンされる時間である時間ｔ１００乃至ｔ１０３におけるインダクタ電流信号ＶＩＬ１００の下限値は、全て一定のボトム電圧Ｖｏｎとなる。
【００２４】
トランジスタＦＥＴ１のオン期間Ｔｏｎ１００には、インダクタ電流信号ＶＩＬ１００は時間の経過と共に一次関数の直線の傾きｍ１でもって増加する。このとき傾きｍ１は、トランジスタＦＥＴ１のオン期間Ｔｏｎ１００、オフ期間Ｔｏｆｆ１００、チョークコイルＬ１のインダクタンスＬを用いて下式（１）で表される。
ｍ１＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌ×Ｔｏｎ１００  ・・・式（１）
【００２５】
一方、トランジスタＦＥＴ１のオフ期間Ｔｏｆｆ１００には、インダクタ電流信号ＶＩＬは一次関数の直線の傾きｍ２でもって減少する。傾きｍ２は、下式（２）で表される。
ｍ２＝Ｖｏｕｔ／Ｌ×Ｔｏｆｆ１００  ・・・式（２）
【００２６】
ここで、時間ｔ１００において負荷が変動し、インダクタ電流に乱れが発生した場合を考える。時間ｔ１００において、インダクタ電流信号に、ボトム電圧Ｖｏｎからのずれ量ΔＶ０が発生したとする。この場合のインダクタ電流信号ＶＩＬ１０１（実線）は、オン期間において傾きｍ１で増加し、オフ期間において傾きｍ２で減少する。すると次の時間ｔ１０１において、インダクタ電流信号ＶＩＬ１０１には、ボトム電圧Ｖｏｎからのずれ量ΔＶ１が発生する。そしてずれ量ΔＶ１は、下式（３）で表せる。
ΔＶ１＝（ｍ２／ｍ１）×ΔＶ０・・・式（３）
【００２７】
トランジスタＦＥＴ１のオンデューティが５０％以上であるときには、傾きｍ１の絶対値は傾きｍ２の絶対値よりも小さい。よって式（３）より、トランジスタＦＥＴ１のオン時におけるインダクタ電流信号ＶＩＬ１０１のボトム電圧Ｖｏｎからのずれ量は、トランジスタＦＥＴ１がスイッチオンする度に大きくなり収束しないことが分かる。よって低調波発振が発生する。
【００２８】
本発明に係るＤＣ−ＤＣコンバータ１の動作を図５乃至図８を用いて説明する。ＤＣ−ＤＣコンバータ１は、定常状態時においてはトランジスタＦＥＴ１の非固定オフ時間の動作を行い、スイッチング周波数を発振器ＯＳＣのクロック周波数に一致させる動作を行う。一方、負荷変動時には、トランジスタＦＥＴ１の固定オフ時間の動作を行い、低調波発振を防止する動作を行う。
【００２９】
まず図５において、出力電圧Ｖｏｕｔが安定して出力されている定常状態時におけるＤＣ−ＤＣコンバータ１の動作を説明する。基準クロック信号ＦＲのクロック周期ＴＴ１１よりもスイッチング周期ＴＴ１２の方が短い場合を説明する。説明の便宜のため、時間ｔ１０においては基準クロック信号ＦＲの立ち上がりエッジと遅延信号ＦＰの立ち上がりエッジとの位相は一致し、時間ｔ１２においては遅延信号ＦＰの立ち上がりエッジの位相が基準クロック信号ＦＲの立ち上がりエッジの位相よりも進んでいる場合を説明する。
【００３０】
時間ｔ１０においてスイッチング周期ＴＴ１２が開始すると、遅延回路ＤＬＹはハイレベルの遅延信号ＦＰを出力してフリップフロップＦＦをセットする。フリップフロップＦＦがセットされるとトランジスタＦＥＴ１がオンし、入力電圧ＶｉｎからチョークコイルＬ１を介して負荷に電流が供給されるため、インダクタ電流信号ＶＩＬ１１が上昇する（矢印Ｙ１０）。
【００３１】
またフリップフロップＦＦがセット状態とされることに応じて、非反転出力端子Ｑから出力される出力信号ＳＱ１はハイレベルへ遷移する。ローレベルからハイレベルへ遷移した出力信号ＳＱ１が遅延回路ＤＬＹに入力されると、遅延回路ＤＬＹは後述するように、時間遅延することなく遅延信号ＦＰをローレベルへ遷移させる。
【００３２】
時間ｔ１１において、インダクタ電流信号ＶＩＬ１１の電圧値が、誤差増幅信号Ｖｃに到達すると、電圧比較器ＣＯＭＰ１の出力信号Ｖｏ１がローレベルからハイレベルへ遷移する。ハイレベルへ遷移した出力信号Ｖｏ１がリセット入力端子Ｒに入力されることで、フリップフロップＦＦはリセットされる。そして出力信号ＳＱ１はローレベルとされ、メイントランジスタＦＥＴ１が非導通状態とされる。また出力信号ＳＱＢ１はハイレベルとされ、同期整流トランジスタＦＥＴ２が導通状態とされる。
【００３３】
時間ｔ１１においてローレベルの出力信号ＳＱ１が遅延回路ＤＬＹに入力されると、遅延回路ＤＬＹで決められた所定の遅延時間ＤＴ１２が経過した後の時間ｔ１２において、遅延回路ＤＬＹからはハイレベルのパルス信号である遅延信号ＦＰが出力される（領域Ａ１）。
【００３４】
ここで時間ｔ１１からｔ１２における遅延回路ＤＬＹの動作を、図３を用いて説明する。遅延回路ＤＬＹは、出力信号ＳＱ１の立ち下がりエッジの入力時から所定の遅延時間ＤＴの経過後に、ハイレベルのパルス信号である遅延信号ＦＰを出力する回路である。そしてさらに遅延回路ＤＬＹは、遅延時間ＤＴの値を比較結果信号ＣＯＮＴの値に応じて調整する機能を有する。
【００３５】
後述するように遅延時間ＤＴ１２の値は、時間ｔ１０における基準クロック信号ＦＲと遅延信号ＦＰとの位相差に応じて、一つ前の周期における遅延時間ＤＴ１１の値を増減することにより求められる。ここで時間ｔ１０では、基準クロック信号ＦＲと遅延信号ＦＰとの位相が揃っているため、増減量はゼロであり、遅延時間ＤＴ１２の値はＤＴ１１の値と等しくされる。
【００３６】
時間ｔ１２からｔ１３における位相比較器ＦＣの動作を、図２を用いて説明する。時間ｔ１２においてスイッチング周期ＴＴ１３が開始すると、アンドゲートＡＮＤ２には、ハイレベルの遅延信号ＦＰと、ハイレベルの信号ΦＰが入力される。よってアンドゲートＡＮＤ２から出力されるハイレベルの信号が、フリップフロップＦＦ１２のセット入力端子Ｓに入力される。すると信号ΦＲはハイレベルに遷移し（矢印Ｙ１２）、トランジスタＭ２が導通する。
【００３７】
次に時間ｔ１３において、遅延信号ＦＰに対して期間Ｐ２分遅れたハイレベルの基準クロック信号ＦＲが、フリップフロップＦＦ１２のリセット入力端子Ｒに入力される。よって信号ΦＲはローレベルに遷移し（矢印Ｙ１３）、トランジスタＭ２が非導通状態とされる。これによりフリップフロップＦＦ１２によって、遅延信号ＦＰの立ち上がりエッジから基準クロック信号ＦＲの立ち上がりエッジまでの位相遅れ量である期間Ｐ２と同時間の正のパルス信号である、信号ΦＲが生成される。信号ΦＲがハイレベルである期間中は、位相検出部２１から出力されるＰＭＷ信号ＤＯがローレベルとされる。以上より位相検出部２１は、遅延信号ＦＰの位相が基準クロック信号ＦＲよりも進んでいるとき、その時間差分の長さのローレベル信号を出力するＰＷＭ回路の働きを行うことが分かる。
【００３８】
積分部２２のキャパシタＣＩは、期間Ｐ２においてローレベルのＰＭＷ信号ＤＯが入力されることに応じて放電される。よって積分部２２の出力である比較結果信号ＣＯＮＴの電圧値は、ＰＭＷ信号ＤＯに応じて下降する。
【００３９】
次に時間ｔ１４からｔ１５における遅延回路ＤＬＹの動作を図３を用いて説明する。遅延回路ＤＬＹの遅延時間制御回路３１には比較結果信号ＣＯＮＴが入力され、トランジスタＭ１１には比較結果信号ＣＯＮＴに比例した電流ｉ２が流れる。トランジスタＭ１１とＭ１２はカレントミラ回路であるのでトランジスタＭ１２にも電流ｉ２が流れる。トランジスタＭ１２の流れる電流とトランジスタＭ１３に流れる電流は同じであるのでトランジスタＭ１３にも電流ｉ２が流れ、トランジスタＭ１３とＭ１４はカレントミラ回路であるのでトランジスタＭ１４にも電流ｉ２が流れる。トランジスタＭ１４は定電流回路ＣＧに並列に接続されているので、遅延回路のコンデンサＣ１１を充電する電流は、定電流回路ＣＧの電流ｉ１と電流ｉ２との合計となる。
【００４０】
時間ｔ１４において出力信号ＳＱ１がハイレベルからローレベルに遷移すると、トランジスタＭ１５がオフするので、定電流回路ＣＧの電流ｉ１と電流ｉ２とがコンデンサＣ１１を充電する。コンデンサＣ１１の電圧は、流入する電流ｉ１、ｉ２とコンデンサＣ１１の時定数で決まる時間で上昇する。そしてコンデンサＣ１１の電圧が基準電圧Ｖｒｅｆ以上になったときに、電圧比較器ＣＯＭＰ１１はハイレベルの遅延信号ＦＰを出力し（領域Ａ２）、遅延時間ＤＴ１３が終了する。以上より、コンデンサＣ１１の充電時間により、遅延時間ＤＴが定められることが分かる。そして比較結果信号ＣＯＮＴの電圧値が高くなると電流ｉ２が増加するため遅延時間ＤＴが短くなり、比較結果信号ＣＯＮＴの電圧値が低くなると電流ｉ２が減少するため遅延時間ＤＴが長くなることが分かる。ここで時間ｔ１４における比較結果信号ＣＯＮＴの電圧値は、時間ｔ１１における比較結果信号ＣＯＮＴの電圧値に比して、期間Ｐ２の長さに応じて低くなっている。よって遅延時間ＤＴ１３は、遅延時間ＤＴ１２に比して長くされる。
【００４１】
以上より制御部３では、現在のスイッチング周期ＴＴ１３以前のスイッチング周期ＴＴ１２における遅延信号ＦＰと基準クロック信号ＦＲとの位相差に応じて、現在のスイッチング周期ＴＴ１３における遅延時間ＤＴ１３が調整されるフィードバック制御が行われる。これによりある程度の時間が経過すると、時間ｔ１６からｔ１７に示すように、基準クロック信号ＦＲのクロック周期ＴＴ１１と遅延信号ＦＰの周期ＴＴ１２ａとが一致し、かつ、基準クロック信号ＦＲと遅延信号ＦＰとの位相差がゼロとなるような遅延時間ＤＴ１４が得られる。
【００４２】
次に、出力電圧Ｖｏｕｔが安定して出力されている定常状態時において、基準クロック信号ＦＲのクロック周期ＴＴ１１よりもスイッチング周期ＴＴ２２の方が長い場合のＤＣ−ＤＣコンバータ１の動作を、図６を用いて説明する。時間ｔ２０において、遅延回路ＤＬＹはハイレベルの遅延信号ＦＰを出力してフリップフロップＦＦをセットするため、インダクタ電流信号ＶＩＬ２１が上昇する（矢印Ｙ２０）。時間ｔ２１において、フリップフロップＦＦはリセットされ、ローレベルの出力信号ＳＱ１が遅延回路ＤＬＹに入力される。すると遅延回路ＤＬＹで決められた所定の遅延時間ＤＴ２２が経過した後の時間ｔ２３において、遅延回路ＤＬＹからはハイレベルのパルス信号である遅延信号ＦＰが出力される（領域Ａ２１）。
【００４３】
後述するように、遅延時間ＤＴ２２の値は、一つ前のスイッチング周期ＴＴ２１における遅延時間ＤＴ２１の値を、時間ｔ２０における基準クロック信号ＦＲと遅延信号ＦＰとの位相差に応じて増減することにより求められる。ここで時間ｔ２０では、基準クロック信号ＦＲと遅延信号ＦＰとの位相が揃っているため、増減量はゼロとされる。よって遅延時間ＤＴ２２の値はＤＴ２１の値と等しくされる。
【００４４】
時間ｔ２２からｔ２３において、位相比較器ＦＣによって、遅延信号ＦＰの基準クロック信号ＦＲからの位相遅れ量である期間Ｐ３と同時間の正のパルス信号である、信号ΦＰを作ることが可能となる。信号ΦＰがハイレベルである期間中は、位相検出部２１から出力されるＰＭＷ信号ＤＯがハイレベルとされる。よって積分部２２の出力である比較結果信号ＣＯＮＴの電圧値は、ＰＭＷ信号ＤＯに応じて上昇する。よって時間ｔ２３以降のスイッチング周期における遅延時間は、遅延時間ＤＴ２２に比して短くされる。ここで時間ｔ１３における比較結果信号ＣＯＮＴの電圧値は、時間ｔ１０における比較結果信号ＣＯＮＴの電圧値に比して、期間Ｐ２の長さに応じて低くなっている。よって遅延時間ＤＴ１３は、遅延時間ＤＴ１２に比して長くされる。
【００４５】
以上のフィードバック制御により、位相にずれが発生した時間ｔ２２からある程度の時間が経過すると、時間ｔ２６からｔ２７に示すように、基準クロック信号ＦＲのクロック周期ＴＴ１１と遅延信号ＦＰの周期ＴＴ１２ａとが一致し、かつ、基準クロック信号ＦＲと遅延信号ＦＰとの位相差がゼロとなるような遅延時間ＤＴ１４が得られる。
【００４６】
次に図７を用いて、負荷変動等によりインダクタ電流に乱れが発生した場合におけるＤＣ−ＤＣコンバータ１の動作を説明する。説明の便宜のため、基準クロック信号ＦＲの立ち上がりエッジと遅延信号ＦＰの立ち上がりエッジとの位相が一致しているときに負荷変動が発生した場合を説明する。
【００４７】
時間ｔ３０において、インダクタ電流信号がボトム電圧Ｖｏｎからずれ量ΔＶ０分増加することで、定常時のインダクタ電流信号ＶＩＬ１（波線）からインダクタ電流信号ＶＩＬ３２（実線）へ変化したとする。トランジスタＦＥＴ１のオン期間Ｔｏｎ１に、インダクタ電流信号ＶＩＬ３２は傾きｍ１で増加する。時間ｔ３１において、インダクタ電流信号ＶＩＬ３２の電圧値が、誤差増幅信号Ｖｃに到達すると、電圧比較器ＣＯＭＰ１の出力信号Ｖｏ１がローレベルからハイレベルへ遷移し、フリップフロップＦＦはリセットされ、出力信号ＳＱ１はローレベルへ反転する。出力信号ＳＱ１は、遅延回路ＤＬＹで決められた所定の遅延時間ＤＴ３１の間はローレベルとされ、トランジスタＦＥＴ１は遅延時間ＤＴ３１の間はターンオフされる。そしてインダクタ電流信号ＶＩＬ３２は遅延時間ＤＴ３１の間は傾きｍ２で減少する。
【００４８】
スイッチング周期ＴＴ３１における遅延時間ＤＴ３１は、スイッチング周期ＴＴ３１以前の周期におけるタイミング信号とクロック信号との位相差をフィードバックすることで求められる。よってスイッチング周期ＴＴ３１において、負荷変動等により遅延信号ＦＰと基準クロック信号ＦＲとの位相差が発生した場合においても、スイッチング周期ＴＴ３１における遅延時間ＤＴ３１は変動せず、遅延時間ＤＴ３０と等しくなる。そしてインダクタ電流信号ＶＩＬ３２は、遅延時間ＤＴ３１の間、傾きｍ２で減少するため、遅延時間ＤＴ３１の終了時の時間ｔ３３において、インダクタ電流信号ＶＩＬ３２の値はボトム電圧Ｖｏｎと等しくなる（領域Ａ３０）。以上より、時間ｔ３０で発生したトランジスタＦＥＴ１のオン時におけるインダクタ電流信号ＶＩＬ３２のボトム電圧Ｖｏｎからのずれ量は、時間ｔ３３で収束する。
【００４９】
以上詳細に説明したとおり、第１実施形態に係るＤＣ−ＤＣコンバータ１は、現在のスイッチング周期以前のスイッチング周期における遅延信号ＦＰと基準クロック信号ＦＲとの位相差に応じて、現在のスイッチング周期における遅延時間ＤＴが調整されるフィードバック制御が行われる。これにより第１に、現在のスイッチング周期における負荷変動に起因して発生したインダクタ電流の乱れが、次以降のスイッチング周期に伝播することが防止される。これにより、固定周波数で動作する電流モード制御型ＤＣ−ＤＣコンバータ制御回路において、オンデューティが５０％以上の場合にも、低調波発振を防止することができる。
【００５０】
またこれにより第２に、基準クロック信号ＦＲのクロック周期とＤＣ−ＤＣコンバータのスイッチング周期とが一致し、かつ、基準クロック信号ＦＲとスイッチングタイミングとの立ち上がりエッジの位相差が揃うように、トランジスタＦＥＴ１のオフ期間Ｔｏｆｆを調整することができる。よって、本発明に係るＤＣ−ＤＣコンバータ制御回路を備えたＤＣ−ＤＣコンバータのスイッチング周期をクロック周期に同期させることができる。よって、スイッチング周期が入力電圧Ｖｉｎに依存して変動してしまう事態を防止することができる。
【００５１】
すなわち本発明における電流モード制御型ＤＣ−ＤＣコンバータ制御回路は、ＤＣ−ＤＣコンバータの出力電圧が安定して出力されている定常状態時においては、基準クロック信号ＦＲに応じてメインスイッチングトランジスタＦＥＴ１を制御するため、オフ時間は固定されず、スイッチング周波数を基準クロック信号ＦＲに同期させることが可能となる。一方、負荷変動により出力電圧が変化した場合の過渡応答時においては、位相比較器ＦＣと遅延回路ＤＬＹとのフィードバック制御により、スイッチング周期ごとにオフ時間が固定され、低調波発振を防止することが可能となる。このようにオフ時間が準固定状態とされることで、トランジスタＦＥＴ１のオンデューティが５０％以上の場合にも低調波発振を防止することができ、かつ、スイッチング周波数が入力電圧Ｖｉｎに依存して変動する事態を防止することが可能となる。
【００５２】
本発明の第２実施形態に係るＤＣ−ＤＣコンバータ１ａを、図８を用いて説明する。ＤＣコンバータ制御回路１ａは、図１に示すＤＣ−ＤＣコンバータ１の制御部３に代えて制御部３ａを備える。制御部３ａには、制御部３に対して、電圧比較器ＣＯＭＰ２およびＣＯＭＰ３、アンドゲートＡＮＤ３、オアゲートＯＲ１が追加して備えられる。
【００５３】
誤差増幅器ＥＲＡ１の出力端子が、電圧比較器ＣＯＭＰ１の反転入力端子および電圧比較器ＣＯＭＰ３の非反転入力端子に接続される。電圧比較器ＣＯＭＰ３の反転入力端子には基準電圧ｅ３が接続される。アンドゲートＡＮＤ３の一方の入力端子には電圧比較器ＣＯＭＰ３の出力端子が接続され、他方の入力端子には遅延回路ＤＬＹの出力端子が接続される。電圧比較器ＣＯＭＰ２の反転入力端子にはノードＮ２が接続され、非反転入力端子には基準電圧ｅ２が接続される。オアゲートＯＲ１の入力端子には、アンドゲートＡＮＤ３の出力端子および電圧比較器ＣＯＭＰ２の出力端子が接続される。オアゲートＯＲ１の出力端子は、フリップフロップＦＦのセット入力端子Ｓに接続される。電圧比較器ＣＯＭＰ２およびＣＯＭＰ３からはそれぞれ出力信号Ｖｏ２、Ｖｏ３が出力される。また基準電圧ｅ２、ｅ３は予め定められる所定値である。なおその他の構成は図１の制御部３と同様であるため、ここでは詳細な説明を省略する。
【００５４】
まず電圧比較器ＣＯＭＰ２による作用を説明する。電圧比較器ＣＯＭＰ２は、負荷急変に対してＤＣ−ＤＣコンバータ１ａの高速応答を可能とすることを目的とする回路である。フリップフロップＦＦのリセット入力端子Ｒにハイレベルの出力信号Ｖｏ１が入力されてから、セット入力端子Ｓにハイレベルの遅延信号ＦＰが入力されるまでの期間であるオフ期間Ｔｏｆｆ内に、負荷急変によりＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔが低下する場合を考える。出力電圧Ｖｏｕｔが低下することに従い、出力電圧ＶｏｕｔのノードＮ２における分圧値が低下する。そしてオフ期間Ｔｏｆｆ内に当該分圧値が基準電圧ｅ２よりも低下すると、電圧比較器ＣＯＭＰ２からはハイレベルの出力信号Ｖｏ２が出力される。なお基準電圧ｅ２は、出力電圧Ｖｏｕｔの下限値に応じて予め定められる電圧値である。するとセット入力端子Ｓには、ハイレベルの遅延信号ＦＰが入力されるタイミングよりも前に、ハイレベルの出力信号Ｖｏ２が入力されることになる。これによりフリップフロップＦＦはオフ期間Ｔｏｆｆの経過前に強制的にセットされ、オフ期間Ｔｏｆｆが強制終了される。
【００５５】
また、フリップフロップＦＦがオフ期間Ｔｏｆｆ内に強制的にセットされると、出力信号ＳＱ１はローレベルからハイレベルへ遷移し、ハイレベルの出力信号ＳＱ１が遅延回路ＤＬＹに入力される。ハイレベルの出力信号ＳＱ１に応じてトランジスタＭ１５（図３）が導通し、充電状態とされていたコンデンサＣ１１が即時に放電される。これにより遅延回路ＤＬＹ内で生成されていた遅延時間はキャンセルされ、遅延信号ＦＰはローレベルに維持される。その後、ハイレベルの出力信号Ｖｏ１がリセット入力端子Ｒに入力されることにより、フリップフロップＦＦはリセットされる。以後、上記の動作が繰り返される。
【００５６】
以上よりＤＣ−ＤＣコンバータ１ａでは、オフ期間Ｔｏｆｆの期間中において、負荷急変によりＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔが基準電圧ｅ２で定められた所定値よりも低下すると、強制的にトランジスタＦＥＴ１をオン状態にすることが出来る。これにより、負荷急変に対する高速応答が可能となる。
【００５７】
次に、電圧比較器ＣＯＭＰ３とアンドゲートＡＮＤ３とによる作用を説明する。これらの回路は、軽負荷時における出力電圧Ｖｏｕｔの上昇を防止することを目的とする回路である。誤差増幅器ＥＲＡ１は、出力電圧ＶｏｕｔのノードＮ２における分圧値と、基準電圧ｅ１の差を増幅し、誤差増幅信号Ｖｃを出力する。また電圧比較器ＣＯＭＰ３は、誤差増幅信号Ｖｃと基準電圧ｅ３とを比較する。ここで基準電圧ｅ３は、出力電圧Ｖｏｕｔの上限値に応じて予め定められる電圧値である。そして出力電圧Ｖｏｕｔがその上限値よりも高いときには、誤差増幅信号Ｖｃが基準電圧ｅ３よりも低くなり、電圧比較器ＣＯＭＰ３はローレベルの出力信号Ｖｏ３を出力する。ローレベルの出力信号Ｖｏ３がアンドゲートＡＮＤ３に入力されると、アンドゲートＡＮＤ３は遅延信号ＦＰをマスクする。その結果、トランジスタＦＥＴ１のオフ期間Ｔｏｆｆが終了し、ハイレベルの遅延信号ＦＰが遅延回路ＤＬＹから出力されても、当該遅延信号ＦＰはマスクされるため、フリップフロップＦＦはリセット状態が維持され、トランジスタＦＥＴ１はオフ状態が維持される。よってＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔの上昇を防止する。
【００５８】
そしてＤＣ−ＤＣコンバータ１ａの出力電圧Ｖｏｕｔがその上限値よりも低くなると、誤差増幅信号Ｖｃが基準電圧ｅ３よりも高くなり、電圧比較器ＣＯＭＰ３はハイレベルの出力信号Ｖｏ３を出力する。するとアンドゲートＡＮＤ３は遅延信号ＦＰのマスクをやめる。よってフリップフロップＦＦはハイレベルの遅延信号ＦＰに応じてセット状態とされ、ＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔが上昇する。
【００５９】
効果を説明する。図１のＤＣ−ＤＣコンバータ１においては、トランジスタＦＥＴ１のスイッチング周期と発振器ＯＳＣの基準クロック信号ＦＲの周期とが一致するように制御される。よって無負荷状態であっても、トランジスタＦＥＴ１は定期的に導通状態とされる。するとチョークコイルＬ１に蓄えられたエネルギは全て、平滑コンデンサＣ１の電圧を上昇させるだけに使用されるため、出力電圧Ｖｏｕｔが設定電圧値よりも上昇する。一方、図８のＤＣ−ＤＣコンバータ１ａにおいては、電圧比較器ＣＯＭＰ３とアンドゲートＡＮＤ３を備えることにより、出力電圧Ｖｏｕｔが基準電圧ｅ３で設定された設定値を超えて上昇する期間においては、トランジスタＦＥＴ１を強制的にオフ状態に維持することができる。よって出力電圧Ｖｏｕｔが設定電圧値よりも上昇することを防止できる。
【００６０】
以上詳細に説明したとおり、第２実施形態に係るＤＣ−ＤＣコンバータ１ａでは、第１に負荷急変によりＤＣ−ＤＣコンバータの出力電圧Ｖｏｕｔが低下すると、オフ期間Ｔｏｆｆの期間中であっても強制的にトランジスタＦＥＴ１をオン状態にすることが出来る。よって負荷急変に対する高速応答が可能となる。また第２に、出力電圧Ｖｏｕｔが基準電圧ｅ３で設定された設定値を超えて上昇する期間においては、トランジスタＦＥＴ１を強制的にオフ状態に維持することができる。よって出力電圧Ｖｏｕｔが設定電圧値よりも上昇することを防止できる。
【００６１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態では固定オフ時間式の電流モード制御方式ＤＣ−ＤＣコンバータについて説明したが、この形態に限られない。固定オン時間式の電流モード制御方式ＤＣ−ＤＣコンバータにも本発明を適用できることは言うまでもない。この場合、図１に示すＤＣ−ＤＣコンバータ１において、電圧比較器ＣＯＭＰ１の非反転入力端子には誤差増幅器ＥＲＡ１が接続され、反転入力端子には電圧増幅器ＡＭＰ１が接続される。電圧比較器ＣＯＭＰ１の出力端子はフリップフロップＦＦ１のセット入力端子Ｓに入力される。また非反転出力端子Ｑは出力端子ＤＨに接続されると共に、遅延回路ＤＬＹを介して、フリップフロップＦＦ１のリセット入力端子Ｒに接続される。なおその他の構成については、ＤＣ−ＤＣコンバータ１と同様であるため、ここでは詳細な説明は省略する。
【００６２】
インダクタ電流信号ＶＩＬが誤差増幅信号Ｖｃまで低下すると、電圧比較器ＣＯＭＰ１はハイレベルの出力信号Ｖｏ１を出力してフリップフロップＦＦ１をセットする。そして遅延回路ＤＬＹが遅延時間ＤＴの経過後にハイレベルの遅延信号ＦＰを出力することに応じて、フリップフロップＦＦ１がリセットされる。この動作が繰り返されることで、固定オン時間式のＤＣ−ＤＣコンバータが構成される。
【００６３】
また本実施形態の遅延回路ＤＬＹ（図３）では、出力段に電圧比較器ＣＯＭＰ１１を使用しているが、この形態に限られない。電圧比較器ＣＯＭＰ１１に代えてドライバ回路を用いてもよい。出力信号ＳＱ１がハイレベル状態であるとき、ドライバ回路にはグランド電位が入力されるため、ドライバ回路からはローレベルの遅延信号ＦＰが出力される。そして出力信号ＳＱ１がローレベルへ遷移してから所定時間経過後に、コンデンサＣ１１の電圧がドライバ回路のしきい値電圧以上まで上昇すると、ドライバ回路からはハイレベルの遅延信号ＦＰが出力される。これにより、回路を簡略化することが可能となる。
【００６４】
また本実施形態では、降圧型のＤＣ−ＤＣコンバータについて説明した。ここで本発明のポイントは、現在のスイッチング周期以前のスイッチング周期における遅延信号ＦＰと基準クロック信号ＦＲとの位相差に応じて、現在のスイッチング周期における遅延時間ＤＴが調整されるフィードバック制御が行われる点である。よって、昇圧型のＤＣ−ＤＣコンバータにおいても本発明を適用することができることは言うまでもない。
【００６５】
なお、遅延信号ＦＰはタイミング信号の一例、遅延回路ＤＬＹはタイミング調整回路の一例、基準クロック信号はＦＲクロック信号の一例、比較結果信号ＣＯＮＴは位相差信号の一例、トランジスタＭ２は第２スイッチの一例、トランジスタＭ１は第３スイッチの一例、基準電圧Ｖｒｅｆは第１設定電圧の一例、基準電圧ｅ２は第２設定電圧の一例、電圧比較器ＣＯＭＰ１１は第１比較器の一例、電圧比較器ＣＯＭＰ２は第２比較器の一例、電圧比較器ＣＯＭＰ３は監視回路のそれぞれ一例である。
【図面の簡単な説明】
【００６６】
【図１】ＤＣ−ＤＣコンバータ１の回路図
【図２】位相比較器ＦＣの回路図
【図３】遅延回路ＤＬＹの回路図
【図４】電流モード制御型ＤＣ−ＤＣコンバータのタイミングチャート
【図５】ＤＣ−ＤＣコンバータ１のタイミングチャート（その１）
【図６】ＤＣ−ＤＣコンバータ１のタイミングチャート（その２）
【図７】ＤＣ−ＤＣコンバータ１のタイミングチャート（その３）
【図８】ＤＣ−ＤＣコンバータ１ａの回路図
【図９】固定オフ時間制御の電流モードＤＣ−ＤＣコンバータ１００の回路図
【符号の説明】
【００６７】
３、３ａ  制御部
ＤＬＹ  遅延回路
ＤＴ  遅延時間
ＦＣ  位相比較器
ＦＦ  フリップフロップ
ＦＰ  遅延信号
ＦＲ  基準クロック信号
ＯＳＣ  発振器
Ｖｃ  誤差増幅信号
【図１】
0004640984.tif 000002
【図２】
0004640984.tif 000003
【図３】
0004640984.tif 000004
【図４】
0004640984.tif 000005
【図５】
0004640984.tif 000006
【図６】
0004640984.tif 000007
【図７】
0004640984.tif 000008
【図８】
0004640984.tif 000009
【図９】
0004640984.tif 000010