(57)【特許請求の範囲】
【請求項１】
高耐圧電界効果トランジスタの第１導電型のチャネル領域のゲート幅方向の両端の溝型の分離部と半導体基板との境界領域に、前記チャネル領域と同一導電型であり、前記チャネル領域よりも高不純物濃度の第１導電型の半導体領域を、前記高耐圧電界効果トランジスタの前記第１導電型とは逆の第２導電型のドレイン用の半導体領域に接しないように、前記ドレイン用の半導体領域から離れた位置に配置したことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１導電型の半導体領域を、前記半導体基板の主面から前記溝型の分離部よりも深い位置まで延在させて形成したことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記半導体基板に、前記高耐圧電界効果トランジスタよりも動作電圧の低い低耐圧電界効果トランジスタを設けたことを特徴とする半導体装置。
【請求項４】
半導体基板の主面に溝型の分離部で規定された活性領域を備え、前記活性領域に高耐圧電界効果トランジスタのチャネル領域を配置した構成を有する半導体装置であって、
前記高耐圧電界効果トランジスタは、
（ａ）前記活性領域上にゲート絶縁膜を介して設けられたゲート電極と、
（ｂ）前記活性領域のゲート長方向の両側に前記溝型の分離部を介して設けられたソースおよびドレイン用の第１導電型の第１半導体領域と、
（ｃ）前記ソースおよびドレイン用の第１導電型の第１半導体領域よりも低不純物濃度の半導体領域であって、前記ソースおよびドレイン用の第１導電型の第１半導体領域の各々と前記活性領域のチャネル領域とを電気的に接続するように設けられたソースおよびドレイン用の第１導電型の第２半導体領域と、
（ｄ）前記第１導電型とは逆の第２導電型の半導体領域であって、前記活性領域の前記ソースおよびドレイン用の第１導電型の第２半導体領域の間に一部が介在され、前記ソースおよびドレイン用の第１導電型の第１、第２半導体領域を内包するように設けられた第３半導体領域とを有し、
前記活性領域のゲート幅方向の両端の前記溝型の分離部と前記半導体基板との境界領域に、前記第３半導体領域よりも高不純物濃度の第２導電型の第４半導体領域を、前記ソースおよびドレイン用の第１導電型の第１、第２半導体領域に接しないように、前記ソースおよびドレイン用の第１導電型の第１、第２半導体領域から離れた位置に配置したことを特徴とする半導体装置。
【請求項５】
半導体基板の主面に溝型の分離部で規定された活性領域を備え、前記活性領域に高耐圧電界効果トランジスタのチャネル領域を配置した構成を有する半導体装置であって、
前記高耐圧電界効果トランジスタは、
（ａ）前記活性領域上にゲート絶縁膜を介して設けられたゲート電極と、
（ｂ）前記活性領域のゲート長方向の一方の片側に前記溝型の分離部を介して設けられた第１導電型のドレイン用の第１導電型の第１半導体領域と、
（ｃ）前記活性領域のゲート長方向の他方の片側に前記溝型の分離部を介さずに隣接して設けられた第１導電型のソース用の第１導電型の第１半導体領域と、
（ｄ）前記ドレイン用の第１導電型の第１半導体領域よりも低不純物濃度の半導体領域であって、前記ドレイン用の第１導電型の第１半導体領域を内包し、かつ、前記ドレイン用の第１導電型の第１半導体領域と前記活性領域のチャネル領域とを電気的に接続するように設けられたドレイン用の第１導電型の第２半導体領域と、
（ｅ）前記第１導電型とは逆の第２導電型の半導体領域であって、前記活性領域の前記ソース用の第１導電型の第１半導体領域と前記ドレイン用の第２半導体領域との間に一部が介在され、前記ソース用の第１導電型の第１半導体領域と前記ドレイン用の第１導電型の第２半導体領域とを内包するように設けられた第３半導体領域とを有し、
前記活性領域のゲート幅方向の両端の前記溝型の分離部と前記半導体基板との境界領域に、前記第３半導体領域よりも高不純物濃度の第２導電型の第４半導体領域を、前記ドレイン用の第１導電型の第１、第２半導体領域に接しないように、前記ドレイン用の第１導電型の第１、第２半導体領域から離れた位置に配置したことを特徴とする半導体装置。
【請求項６】
請求項４または５記載の半導体装置において、前記第４半導体領域を、前記半導体基板の主面から前記溝型の分離部よりも深い位置まで延在させて形成したことを特徴とする半導体装置。
【請求項７】
請求項４または５記載の半導体装置において、前記半導体基板に、前記高耐圧電界効果トランジスタよりも動作電圧の低い低耐圧電界効果トランジスタを設けたことを特徴とする半導体装置。
【請求項８】
半導体基板の主面に溝型の分離部で規定された第１、第２活性領域を備え、前記第１、第２活性領域の各々に第１、第２高耐圧電界効果トランジスタのそれぞれのチャネル領域を配置した構成を有する半導体装置であって、
前記第１高耐圧電界効果トランジスタは、
（ａ）前記第１活性領域上にゲート絶縁膜を介して設けられたゲート電極と、
（ｂ）前記第１活性領域のゲート長方向の両側に前記溝型の分離部を介して設けられたソースおよびドレイン用の第１導電型の第１半導体領域と、
（ｃ）前記ソースおよびドレイン用の第１半導体領域よりも低不純物濃度の半導体領域であって、前記ソースおよびドレイン用の第１導電型の第１半導体領域の各々と前記第１活性領域のチャネル領域とを電気的に接続するように設けられたソースおよびドレイン用の第１導電型の第２半導体領域と、
（ｄ）前記第１導電型とは逆の第２導電型の半導体領域であって、前記第１活性領域の前記ソースおよびドレイン用の第１導電型の第２半導体領域の間に一部が介在され、前記ソースおよびドレイン用の第１導電型の第１、第２半導体領域を内包するように設けられた第３半導体領域と、
（ｅ）前記第３半導体領域よりも高不純物濃度の半導体領域であって、前記第１活性領域のゲート幅方向の両端の前記溝型の分離部と前記半導体基板との境界領域に、前記ソースおよびドレイン用の第１導電型の第１、第２半導体領域に接しないように、前記ソースおよびドレイン用の第１導電型の第１、第２半導体領域から離れた状態で設けられた第２導電型の第４半導体領域とを有し、
前記第２高耐圧電界効果トランジスタは、
（ａ）前記第２活性領域上にゲート絶縁膜を介して設けられたゲート電極と、
（ｂ）前記第２活性領域のゲート長方向の一方の片側に前記溝型の分離部を介して設けられたドレイン用の第１導電型の第１半導体領域と、
（ｃ）前記第２活性領域のゲート長方向の他方の片側に前記溝型の分離部を介さずに隣接して設けられたソース用の第１導電型の第１半導体領域と、
（ｄ）前記第２高耐圧電界効果トランジスタの前記ドレイン用の第１導電型の第１半導体領域よりも低不純物濃度の半導体領域であって、前記第２高耐圧電界効果トランジスタの前記ドレイン用の第１導電型の第１半導体領域と前記第２活性領域のチャネル領域とを電気的に接続するように設けられたドレイン用の第１導電型の第２半導体領域と、
（ｅ）前記第１導電型とは逆の第２導電型の半導体領域であって、前記第２活性領域の前記ソース用の第１導電型の第１半導体領域と前記第２高耐圧電界効果トランジスタの前記ドレイン用の第１導電型の第２半導体領域との間に一部が介在され、前記第２高耐圧電界効果トランジスタの前記ソース用の第１導電型の第１半導体領域と前記ドレイン用の第１導電型の第１、第２半導体領域とを内包するように設けられた第３半導体領域とを有し、
（ｆ）前記第２高耐圧電界効果トランジスタの前記第３半導体領域よりも高不純物濃度の半導体領域であって、前記第２活性領域のゲート幅方向の両端の前記溝型の分離部と前記半導体基板との境界領域に、前記第２高耐圧電界効果トランジスタの前記ソースおよびドレイン用の第１導電型の第１、第２半導体領域に接しないように、前記第２高耐圧電界効果トランジスタの前記ソースおよびドレイン用の第１導電型の第１、第２半導体領域から離れた状態で設けられた第２導電型の第４半導体領域とを有することを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、前記第１、第２高耐圧電界効果トランジスタの前記第４半導体領域を、前記半導体基板の主面から前記溝型の分離部よりも深い位置まで延在させて形成したことを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置において、前記半導体基板に、前記第１、第２高耐圧電界効果トランジスタよりも動作電圧の低い低耐圧電界効果トランジスタを設けたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、高耐圧電界効果トランジスタを有する半導体装置およびその製造技術に関するものである。
【背景技術】
【０００２】
近年、半導体装置では、素子分離構造として、分離幅を小さくできる等、素子集積度を向上させる上で有利なＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離構造が採用されている。しかし、素子サイズが小さく、印加電圧の低い、低耐圧ＭＩＳ・ＦＥＴのチャネル領域を溝型の分離部で規定すると、正常なターンオン波形の他に、異常なキンク現象が生じ易くなる。キンク現象は、ドレイン電流のドレイン電圧依存性を測定したときに、ドレイン電流が、ある電圧値から不規則なこぶ状に変化し、階段状の波形が形成される現象である。低耐圧ＭＩＳ・ＦＥＴで上記キンク現象が生じる主な原因は、半導体基板の主面と上記溝型の分離部の側面とのなす肩部に、溝型の分離部からの機械的な応力が集中し、その肩部のシリコンの格子定数が変化する結果、その肩部でのキャリアの移動度が部分的に上昇してしまうことによるものであることが知られている。
【０００３】
このように、低耐圧ＭＩＳ・ＦＥＴのキンク発生の原因は、分離部の側壁の半導体基板の肩部の形状が急峻であるためなので、その肩部に丸みを持たせることがキンク現象の対策の主流となっている。
【０００４】
また、それ以外の低耐圧ＭＩＳ・ＦＥＴのキンク対策として、例えば特開平９−２３７８２９号公報には、溝型の分離部と半導体基板との境界部にウエルと同一導電型の高濃度の不純物領域を設ける技術が開示されている（特許文献１参照）。
【０００５】
また、例えば特開２００１−１４４１８９号公報には、トレンチ素子分離領域により区画された低耐圧ＭＯＳＦＥＴにおいて、チャネル領域の中央部をしきい値電圧が低いｐ-型のチャネル領域にし、トレンチ素子分離領域との境界近傍の両端部分をそれぞれしきい値電圧の高いｐ+型のチャネル領域にする技術が開示されている（特許文献２参照）。
【０００６】
また、例えば特開平１０−６５１５３号公報には、溝型の素子分離膜により画定された活性領域の外周部に、低耐圧ＭＩＳ・ＦＥＴのソース／ドレイン接合より浅く、チャネル領域と同一導電型で、チャネル領域より高濃度の不純物層を設ける技術が開示されている（特許文献３参照）。
【０００７】
また、例えば特開２００１−１６０６２３号公報には、トレンチ素子分離法で形成された素子分離膜で画定された活性領域に低耐圧ＭＯＳＦＥＴを形成し、そのＭＯＳＦＥＴのゲート電極下の活性領域のチャネルエッジ部分が、ソース・ドレイン領域を形成するための高濃度不純物イオンの注入領域の外に配置されるようにし、チャネルエッジが動作部から外れるようにすることでキンク現象を防止する技術が開示されている（特許文献４参照）。
【０００８】
また、キンク現象のさらに他の対策方法として、ｎチャネル型のＭＯＳ・ＦＥＴにおいて、溝型の分離部と接する半導体基板とのエッジ部に窒素をイオン注入してＳｉＮ領域を形成することにより、エッジ部でのホウ素の濃度低下を防ぎ、キンク現象に起因するリーク電流を低減する方法や溝型の分離部近傍の酸化膜を厚くすることによりキンク現象を改善する方法等が提案されている。
【特許文献１】特開平９−２３７８２９号公報
【特許文献２】特開２００１−１４４１８９号公報
【特許文献３】特開平１０−６５１５３号公報
【特許文献４】特開２００１−１６０６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、高耐圧ＭＩＳ・ＦＥＴでも上記キンク現象が生じるが、その原因が低耐圧ＭＩＳ・ＦＥＴで生じるキンク現象とは異なっており、高耐圧ＭＩＳ・ＦＥＴの場合、上記半導体基板の肩部に丸みを形成するだけではキンク現象を充分に抑制することができない、という問題があることを本発明者は新たに見出した。従って、後述するように高耐圧ＭＩＳ・ＦＥＴにおいて、如何にしてキンク現象を抑制するかが重要な課題となっている。
【００１０】
本発明の目的は、高耐圧電界効果トランジスタのキンク現象を抑制または防止することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明は、高耐圧電界効果トランジスタのゲート幅方向の両端の分離部と半導体基板との境界領域に、高耐圧電界効果トランジスタのドレイン用の半導体領域とは逆の導電型の半導体領域であってチャネル領域よりも不純物濃度の高い領域を設け、その不純物濃度の高い領域を、高耐圧電界効果トランジスタのドレイン用の半導体領域から離して配置するものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
すなわち、高耐圧電界効果トランジスタでのキンク現象を抑制または防止することができる。また、高耐圧電界効果トランジスタを有する半導体装置の特性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、電界効果トランジスタであるＭＩＳ・ＦＥＴ(Metal Insulator Semiconductor・Field Effect Transistor)をＭＩＳと略し、ｎチャネル型ＭＩＳをｎＭＩＳと略し、ｐチャネル型ＭＩＳをｐＭＩＳと略す。以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、上記のＭＩＳの中で、相対的に高い電圧で駆動するＭＩＳを高耐圧ＭＩＳと称し、相対的に低い電圧で駆動するＭＩＳを低耐圧ＭＩＳと称する。高耐圧ＭＩＳはそのドレイン領域に、例えば４０Ｖ程度の電位が加えられて動作するＭＩＳであり、耐圧１００Ｖを実現可能な構造とされている。低耐圧ＭＩＳはそのドレイン領域に、例えば１．５Ｖ程度の電位が加えられて動作するＭＩＳである。
【００１７】
はじめに、本発明者が新たに見出した高耐圧ＭＩＳにおける上記キンク現象について説明する。高耐圧ＭＩＳでも上記キンク現象が生じるが、その原因が低耐圧ＭＩＳで生じるキンク現象とは異なっており、高耐圧ＭＩＳの場合、上記半導体基板の肩部に丸みを形成するだけではキンク現象を充分に抑制することができない、という問題があることを本発明者は見出した。
【００１８】
図１０７は、高耐圧ＭＩＳのゲート電圧ＶＧに対するドレイン電流ＩＤの実際の測定波形の一例を示している。また、図１０８は、図１０７の測定波形の説明図を示している。図１０８の実線Ａは、高耐圧ＭＩＳのチャネル電流を示し、破線Ｂは、高耐圧ＭＩＳのチャネル領域の長手方向（ゲート幅方向）の両端部分でのエッジ電流を示している。上記のように特に分離部を溝型で形成した場合、チャネル領域の長手方向両端にストレスや不純物濃度低下によって、その両端の活性領域と分離部との境界部に沿って微小なリーク電流（〜μＡ）が流れ、キンク現象が生じている。上記のように半導体基板の肩部に丸みを形成するだけでは、高耐圧ＭＩＳでのキンク現象を充分に抑制できない理由は、高耐圧ＭＩＳでのキンク現象の原因が、高耐圧ＭＩＳの持つ特有の構成に起因するものがあり、低耐圧ＭＩＳのキンク現象の原因とは異なる部分があるからである。
【００１９】
第１の理由は、高耐圧ＭＩＳではゲート絶縁耐圧を確保するためにゲート絶縁膜の厚さを、低耐圧ＭＩＳのそれよりもはるかに厚くしなければならないが、そのような厚いゲート絶縁膜でも正常に動作させるために、しきい値電圧を低くしなければならず、そのために、チャネル領域の不純物濃度（ドレイン領域とは逆の導電型を形成する不純物の濃度）を低く設定しなければならない。このため、キンク現象が発生し易い。
【００２０】
第２の理由は、図１０９および図１１０を用いて説明する。図１０９はキンク対策が適用されていない高耐圧ＭＩＳ５０の一例の平面図、図１１０は図１０９のＹ５０−Ｙ５０線の断面図をそれぞれ示している。また、符号のＶ０は、高耐圧ＭＩＳ５０の電界緩和機能を持つ半導体領域、Ｓ０はソース領域、Ｄ０はドレイン領域を示している。キンク現象はチャネル領域の長手方向（ゲート幅方向）両端の領域Ｃで発生し易い。これは、次のような理由からである。すなわち、溝型の分離部５１の上面がウエットエッチング処理等により半導体基板５２の上面よりも窪む（リセス）場合があるが、その場合に、ゲート電極５３の両端部と溝型の分離部５１の側壁の半導体基板５２部分との距離Ｅが短くなる結果、ゲート電極５３による電界が溝型の分離部５１の側壁の半導体基板５２部分に印加され、その半導体基板５２部分にキャリアが誘起され、溝型の分離部５１の側壁の半導体基板５２部分にもチャネルが形成される。ところが、高耐圧ＭＩＳでは深いウエル５４の不純物濃度プロファイルが半導体基板５２の主面から深くなるにつれて次第に低くなるようになっているので、溝型の分離部５１の側壁の半導体基板５２部分でのしきい値電圧が、半導体基板５２の主面部分でのしきい値電圧よりも低くなる。そして、その分離部５１の側壁の半導体基板５２部分でのチャネル幅は狭いために、飽和電流も少なく、ゲート電極５３による電界の印加により、２種類のＭＩＳ（半導体基板５２の主面部と側壁部）の電流の和として見られ、階段状のキンク波形が発生する。
【００２１】
また、上記特許文献１〜３のように、ゲート幅方向両端に高濃度領域を設けることにより、低耐圧ＭＩＳでのキンク現象を抑制または防止する方法がある。しかし、上記のように高耐圧ＭＩＳと低耐圧ＭＩＳとでは構成が異なるし、また、それによりキンク現象の原因に違いがあるので、上記ゲート幅方向の両端に高濃度領域を形成する技術を、ただ単純に高耐圧ＭＩＳにそのまま適用することはできない。例えば上記特許文献１，２の技術では、高濃度領域をソースおよびドレインに接するように設けているので、そのまま高耐圧ＭＩＳに適用すると、高耐圧ＭＩＳに必要なドレイン耐圧を確保できない等のような不具合が生じるからである。
【００２２】
（実施の形態１）
図１は本実施の形態１の高耐圧ｐＭＩＳＱＨｐ１の一例の要部平面図、図２は図１と同一箇所の平面図であって特に高耐圧ｐＭＩＳＱＨｐ１の電界緩和機能を持つｐ-型の半導体領域ＰＶ１とｎ+型の半導体領域ＮＶｋとの配置関係を示した要部平面図、図３は図１と同一箇所の平面図であって特に高耐圧ｐＭＩＳＱＨｐ１のゲート電極ＨＧと活性領域Ｌとｎ+型の半導体領域ＮＶｋとの配置関係を示した要部平面図、図４は図１と同一箇所の平面図であって特に分離領域および活性領域Ｌを示した要部平面図、図５は図１〜図４のＸ１−Ｘ１線の断面図、図６は図１〜図４のＸ２−Ｘ２線の断面図、図７は図１〜図４のＹ１−Ｙ１線の断面図をそれぞれ示している。なお、ここでは、高耐圧ｐＭＩＳに本発明を適用した場合について説明するが、ｐ、ｎの導電型を逆にすることで、高耐圧ｎＭＩＳに適用することもできる。また、図４は平面図であるが図面を見易くするため分離領域にハッチングを付す。また、第１方向Ｘは、各図の左右横方向であってゲート長方向（チャネル長方向）またはゲート電極ＨＧの短方向を示し、第２方向Ｙは、上記第１方向Ｘに直交する方向であり各図の上下縦方向であってゲート幅方向またはゲート電極ＨＧの長手方向を示している。
【００２３】
本実施の形態１の半導体装置の高耐圧ｐＭＩＳ（第１、第５、第６高耐圧電界効果トランジスタ）ＱＨｐ１は、例えば液晶表示装置のドライバ回路や高電流制御を行うモータ制御ドライバ回路等に適用されている。高電位側の電源電圧は、例えば４０Ｖ程度、低電位（基準電位）側の電源電圧は、例えば１．５（零）Ｖであり、例えば耐圧１００Ｖを実現可能な構造とされている。
【００２４】
半導体基板（以下、単に基板という）１Ｓは、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面（デバイス形成面）には、上記高耐圧ｐＭＩＳＱＨｐ１が配置されている。この高耐圧ｐＭＩＳＱＨｐ１は、深いｎ型ウエル（第３、第７、第８半導体領域）ＤＮＷと、これに電気的に接続された平面枠状のｎ+型ウエルＮＷ１とによって平面的にも断面的にも取り囲まれている。これにより、高耐圧ｐＭＩＳＱＨｐ１は、基板１Ｓと電気的に分離されている。深いｎ型ウエルＤＮＷおよびｎ+型ウエルＮＷ１には、共に、例えばリン（Ｐ）等のような不純物が導入されているが、ｎ+型ウエルＮＷ１の不純物濃度の方が、深いｎ型ウエルＤＮＷの不純物濃度よりも高くなるようにされている。また、ｎ+型ウエルＮＷ１の上部には、配線層であるメタル配線とのオーミックコンタクトを取るために、さらに不純物濃度の高いｎ+型の半導体領域Ｎ１が形成されている。このｎ+型の半導体領域Ｎ１の上面には、例えばコバルトシリサイド（ＣｏＳｉ2等）のようなシリサイド層２が形成されている。シリサイド層２は、コバルトシリサイドに代えて、チタンシリサイド（ＴｉＳｉ2）、プラチナシリサイド（ＰｔＳｉ2）、ニッケルシリサイド（ＮｉＳｉ2）またはタングステンシリサイド（ＷＳｉ2）等、各種のシリサイド層を使用しても良い。
【００２５】
図４に示すように、上記基板１Ｓの主面には、素子分離領域として例えばＳＴＩ（Shallow trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離部３が形成されており、これにより活性領域Ｌ（Ｌ１〜Ｌ４）が規定されている。図４において、ハッチングを施した領域が分離部３が形成されている領域である。この溝型の分離部３は、基板１Ｓの主面に掘られた溝内に、例えば酸化シリコン（ＳｉＯ2等）のような絶縁膜が埋め込まれることで形成されている。
【００２６】
図５〜７に示すように、分離部３の上部に接する基板１Ｓの肩部（基板１Ｓの主面と分離部３の上部側面とで形成される角部）は丸みをおびるように形成されている。分離部３を溝型構造とすると、上記基板１Ｓの肩部に機械的応力が集中するため、その肩部でのシリコンの格子定数が変化し、その肩部でキャリアの移動度が上昇する結果、キンク現象（kink effect）が生じ易いことが知られている。そこで、上記基板１Ｓの肩部に丸みを形成することにより、その肩部に加わる機械的応力を緩和することができるので、高耐圧ｐＭＩＳＱＨｐ１でのキンク現象の発生を抑制できる。しかし、上記のように、この構成のみでは高耐圧ＭＩＳでのキンク現象を充分に抑制することはできない。なお、分離部３の溝の底部は、上記深いｎ型ウエルＤＮＷよりも浅い位置で終端されている。
【００２７】
このような分離部３で規定された上記活性領域Ｌのうち、中央の平面帯状の活性領域Ｌ１は、上記高耐圧ｐＭＩＳＱＨｐ１のチャネルが形成される領域（チャネル領域）を含む領域である。この活性領域Ｌ１のチャネル領域には、上記深いｎ型ウエルＤＮＷが配置されている。すなわち、チャネル領域は非動作時はｎ型にされている。この活性領域Ｌ１のチャネル領域における深いｎ型ウエルＤＮＷの不純物濃度と、そこに導入される不純物濃度とを制御することにより、高耐圧ｐＭＩＳＱＨｐ１のしきい値電圧が決定されている。
【００２８】
この中央の活性領域Ｌ１の左右の活性領域Ｌ２，Ｌ３には、高耐圧ｐＭＩＳＱｐ１のソースおよびドレイン用のｐ+型の半導体領域（第１、第１１、第１２半導体領域）Ｐ１，Ｐ１が配置されている。このソースおよびドレイン用のｐ+型の半導体領域Ｐ１，Ｐ１は、中央の活性領域Ｌ１とその左右の活性領域Ｌ２，Ｌ３との間の分離部３の存在により、中央の活性領域Ｌ１のチャネル領域と分離されているが、そのｐ+型の半導体領域Ｐ１，Ｐ２を内包する電界緩和機能を持つｐ-型の半導体領域（第２半導体領域）ＰＶ１，ＰＶ１を通じて上記チャネル領域と電気的に接続されている。
【００２９】
このｐ-型の半導体領域ＰＶ１，ＰＶ１は、平面で見ると、第１方向Ｘの一端が活性領域Ｌ１と活性領域Ｌ２，Ｌ３との間の分離部３を跨いで活性領域Ｌ１側に（すなわち、ゲート電極ＨＧ下に）、ｐ-型の半導体領域ＰＶ１，ＰＶ１の間にチャネル領域分の深いｎ型ウエルＤＮＷが残されるように、所望の長さ分だけはみ出している。一方、ｐ-型の半導体領域ＰＶ１，ＰＶ１の第１方向Ｘの他端および第２方向Ｙの両端は、上記ｎ+型ウエルＮＷ１に接しない位置で終端している。また、このｐ-型の半導体領域ＰＶ１，ＰＶ１は、断面で見ると、その底部が分離部３よりも深い位置まで延びているが、上記深いｎ型ウエルＤＮＷよりは浅い位置で終端している。このような構成にすることにより、高耐圧ｐＭＩＳＱＨｐ１のドレイン耐圧を確保することができる。
【００３０】
上記ソースおよびドレイン用のｐ+型の半導体領域Ｐ１，Ｐ１およびｐ-型の半導体領域ＰＶ１，ＰＶ１には、共に、例えばホウ素（Ｂ）等のような不純物が導入されているが、ｐ+型の半導体領域Ｐ１，Ｐ１の不純物濃度の方が、メタル配線とのオーミックコンタクトを取るために、ｐ-型の半導体領域ＰＶ１，ＰＶ１の不純物濃度よりも高くなるようにされている。また、ソースおよびドレイン用のｐ+型の半導体領域Ｐ１，Ｐ１の上面には、上記シリサイド層２が形成されている。
【００３１】
上記中央の活性領域Ｌ１上には、活性領域Ｌ１の全領域を覆うように高耐圧ｐＭＩＳＱＨｐ１のゲート電極ＨＧが配置されている。このゲート電極ＨＧの第２方向Ｙ（ゲート幅方向）の両端は、その一部が上記ｎ+型ウエルＮＷ１に平面的に重なる位置まで延びており、これより、高耐圧ｐＭＩＳＱＨｐ１の耐圧を下げることなく、ゲート電極ＨＧが対向する深いｎ型ウエルＤＮＷの表面に寄生ＭＩＳが発生するのを抑制または防止することが可能となっている。ゲート電極ＨＧは導体膜から形成されており、例えばリン等をドーピングした低抵抗な多結晶シリコン等からなり、その上面には、上記シリサイド層２が形成されている。本実施の形態１では、このシリサイド層２を図示して示しているが、必ずしも形成されている必要はなく、例えば、ゲート電極ＨＧを、リン等をドーピングした低抵抗な多結晶シリコンのみで形成してもよい。
【００３２】
また、ゲート電極ＨＧの側面には、絶縁膜として例えば酸化シリコンからなるサイドウォール５が形成されている。このゲート電極ＨＧと基板１Ｓの主面との間には、ゲート絶縁膜６が形成されている。ゲート絶縁膜６は、例えば熱酸化法等により基板１Ｓの主面上に形成された酸化シリコン等からなる絶縁膜６ａと、その上に、化学気相成長法（Chemical Vapor Deposition：ＣＶＤ、ここでは、例えば減圧ＣＶＤ法）法により堆積された酸化シリコン等からなる絶縁膜６ｂとの積層膜で形成されている。ゲート絶縁膜６のＣＶＤ法で形成された絶縁膜６ｂは、その外周が平面で見ると、ゲート電極ＨＧの外周から若干はみ出すように形成されている。
【００３３】
上記活性領域Ｌのうち最外周の平面枠状の活性領域Ｌ４には、上記ｎ+型の半導体領域Ｎ１が配置されている。なお、実際の半導体装置では、活性領域Ｌ４、ｎ+型の半導体領域Ｎ１およびｎ+型ウエルＮＷ１は、複数の高耐圧ＭＩＳを取り囲むのが一般的である。ここでは説明を簡単にするため、１個の高耐圧ｐＭＩＳＱＨｐ１を取り囲む様子を例示している。
【００３４】
ところで、上記のように高耐圧ＭＩＳの場合、低耐圧ＭＩＳでのキンク現象対策として例示された、分離部３の上部に接する基板１Ｓの肩部（基板１Ｓの主面と分離部３の上部側面とで形成される角部）に丸みを形成する技術だけでは、キンク現象を充分に抑制することができない。そこで、本実施の形態１では、図１〜図５および図７に示すように、中央の活性領域Ｌ１の第２方向Ｙの両端に、すなわち、高耐圧ｐＭＩＳＱＨｐ１のチャネル領域の第２方向Ｙの両端の溝型の分離部３と基板１Ｓとの境界領域（特に上記分離部３の側壁に接する基板１Ｓ部分）に、上記ソースおよびドレイン用のｐ+型の半導体領域Ｐ１，Ｐ１とは逆の導電型のｎ+型の半導体領域（第４、第１３、第１４半導体領域）ＮＶｋを部分的に形成した。これにより、上記チャネル領域の第２方向Ｙの両端（すなわち、上記側壁部）でのしきい値電圧を、チャネル領域の中央（すなわち、上記主面部）でのしきい値電圧よりも高くすることができる。すなわち、チャネル領域の中央ではＭＩＳが動作し易いのに対して、チャネル領域の第２方向Ｙの両端ではＭＩＳが動作し難くなる。このため、たとえ分離部３の上面が窪んだとしても、上記キンク現象の発生を抑制または防止できる。したがって、高耐圧ＭＩＳの特性を向上させることができる。なお、ここで、しきい値電圧が高いと表現したが、ここでは高耐圧ｐＭＩＳを例に説明しているので、ソース電位（例えば０Ｖ）から見て、負側を高いと表現している。
【００３５】
また、低耐圧ＭＩＳでのキンク現象対策としてチャネル幅方向（第２方向Ｙ）の両端に高濃度領域を形成する技術を、本実施の形態１の高耐圧ＭＩＳにそのまま適用することはできない。すなわち、本実施の形態１のような高耐圧ＭＩＳにおいて、低耐圧ＭＩＳでのキンク現象対策をそのまま踏襲し、ｎ+型の半導体領域ＮＶｋとｐ-型の半導体領域ＰＶ１，ＰＶ１とを接触させてしまうと高濃度領域が接するため、高耐圧ＭＩＳに必要なドレイン耐圧を確保できないという問題が生じるからである。特に目標とするドレイン耐圧が高い製品の場合には、チャネル幅方向の両端部の不純物濃度を下げる必要があるので、ただ単純にｎ+型の半導体領域ＮＶｋを配置できないのである。そこで、本実施の形態１では、キンク対策用のｎ+型の半導体領域ＮＶｋが、上記電界緩和機能を持つｐ-型の半導体領域ＰＶ１，ＰＶ１（特にドレイン側）に接しないように、ｐ-型の半導体領域ＰＶ１，ＰＶ１から離された位置に配置されている。これにより、高耐圧ｐＭＩＳＱＨｐ１のドレイン耐圧の低下を防止できる。したがって、本実施の形態１によれば、キンク現象の抑制または防止と、ドレイン耐圧の確保との両立が可能である。
【００３６】
キンク対策用のｎ+型の半導体領域ＮＶｋ１は、活性領域Ｌ１と分離部３との双方の領域に跨るように配置されている。このｎ+型の半導体領域ＮＶｋのｎ型不純物の濃度は、チャネル領域の深いｎ型ウエルＤＮＷのｎ型不純物の濃度よりも高く設定されている。また、ｎ+型の半導体領域ＮＶｋ１は、断面で見ると、基板１Ｓの主面から分離部３の底部よりも深い位置まで延び、ほぼ上記ｐ+型の半導体領域Ｐ１，Ｐ１の底部と同程度の深さまで達しているが、上記深いｎ型ウエルＤＮＷよりは浅い位置で終端されている。このようにキンク対策用のｎ+型の半導体領域ＮＶｋ１を分離部３よりも深い位置まで形成することにより、キンク現象の発生を抑制または防止する能力を高めることができる。すなわち、分離部３の上部に接する基板１Ｓの肩部におけるしきい値を高くすることができるので、キンク現象の発生を抑制することができる。
【００３７】
また、ソースおよびドレイン用のｐ+型の半導体領域Ｐ１，Ｐ１のうちのソース用のｐ+型の半導体領域Ｐ１の電位が常にｎ型ウェルＤＮＷと同電位で使用する場合においては、上記キンク対策用のｎ+型の半導体領域ＮＶｋを、そのソース用のｐ+型の半導体領域Ｐ１と接触させても構わない。これにより、キンク対策用のｎ+型の半導体領域ＮＶｋの位置合わせ余裕を増やすことができるので、その配置を容易にすることができる。
【００３８】
次に、図８および図９は、高耐圧ＭＩＳを用いた回路の一例を示している。図８および図９は、高耐圧ＭＩＳを用いた差動回路を有する定電流回路を示している。図８は、アナログ回路で多用される定電流源押し出し回路を示している。この図８では、定電流源押し出し回路が、ゲート電極と高電位側の電源電位Ｖｃｃとを共通とする複数の高耐圧ｎＭＩＳＱＨｎで構成されている場合が例示されている。すなわち、電源電位Ｖｃｃは高耐圧ｎＭＩＳＱＨｎのドレイン領域に印加される。また、図９は、アナログ回路で多用される定電流源引き込み回路を示している。この図９では、定電流源引き込み回路が、ゲート電極と基準電位側の電源電位ＧＮＤを共通とする複数の高耐圧ｐＭＩＳＱＨｐで形成されている場合が例示されている。すなわち、電源電位Ｖｃｃは高耐圧ｐＭＩＳＱＨｐのゲート電極及びドレイン領域に印加される。高電位側の電源電位Ｖｃｃは、例えば２０〜１００Ｖ程度、基準電位側の電源電位ＧＮＤは、例えば０（零）Ｖである。図８および図９の符号Ｒ１，Ｒ２は抵抗を示している。これらの回路の場合、キンク現象が特に問題となる。これは、これらの回路では、上記キンク対策を何ら施さないとすると、所定の電流値を高耐圧ＭＩＳのサイズ（チャネル長およびチャネル幅）で設計しようとしても、実際の電流値が前記チャネル幅方向の両端部（分離部３の側壁部）で流れる電流のため設計値からずれてしまうからである。これに対して、本実施の形態１では、キンク現象を抑制または防止できるので、上記回路の所定の電流値の設計値と実測値との誤差を低減することができる。したがって、これらの回路の特性を向上させることができる。
【００３９】
次に、図１１１は、高耐圧ｐＭＩＳＱＨｐ３を複数配置した場合の要部平面図の一例を示している。高耐圧ｐＭＩＳＱＨｐ３は、各々のチャネルの方向（電流が流れる方向）が第１方向Ｘに沿うような状態で隣接して配置されている。互いに隣接する高耐圧ｐＭＩＳＱＨｐ３は、ソースおよびドレイン用のｐ+型の半導体領域Ｐ１，Ｐ２を共有するように配置されている。そして、ｎ+型の半導体領域Ｎ１およびｎ型ウエルＮＷ１は、その複数の高耐圧ｐＭＩＳＱＨｐ３の一群を取り囲むように配置されている。
【００４０】
本実施の形態１では微細化により高耐圧ｐＭＩＳＱＨｐ３のサイズの縮小を促進する場合においても、ｎ+型の半導体領域ＮＶｋ１を設けたことによりキンク現象を抑制または防止できるので、高耐圧ｐＭＩＳＱＨｐ３のサイズの縮小には有効である。したがって、個々の高耐圧ｐＭＩＳＱＨｐ３のサイズ縮小量は小さいとしても全体として大きなサイズ縮小が可能になるので、高耐圧ｐＭＩＳＱＨｐ３を有する半導体チップのサイズを大幅に縮小させることができる。
【００４１】
（実施の形態２）
前記実施の形態１では、ソースおよびドレインの両方ともがウエルとの間で耐圧を確保できる構成について説明したが、本実施の形態２では、ソース−ウエル間に大きな耐圧を必要としない場合の高耐圧ＭＩＳ構造の一例を説明する。すなわち、ｎＭＩＳの場合、ｐ型ウェルが共通のＧＮＤ (ｐＭＩＳの場合はｎ型ウエルが共通のＶｃｃ)に接続されているような回路では、ソース電位がｐ型ウェル電位と異なるため、ソース−ウエル間の耐圧を確保するために逆バイアス耐圧が必要となるので、ソース側をドレイン側と同じ構造としている。すなわち、例えばｎＭＩＳの場合、ｐ型ウエルに逆バイアス耐圧として−１６．５Ｖ程度、ｎＭＩＳのソースに１．５Ｖ程度が印加されるのでソース−ウエル間の耐圧を確保するためソース側をドレイン側と同じ構造されており、４０Ｖ以上の耐圧を確保できる構造とされている。このとき、低耐圧ＭＩＳのソース−ウエル間の耐圧は１０Ｖ程度を確保できる構造となっている。すなわち、高耐圧ＭＩＳのソース−ウエル間の耐圧は、低耐圧ＭＩＳのソース−ウエル間の耐圧よりも大きくなるように形成されている。このような回路としては、例えば出力回路や昇圧回路等が例示できる。しかしながら、ソース−ウエル間で電位差の生じないような回路では、ソース−ウエル間の耐圧を確保するための逆バイアス耐圧が必要とならないので、ドレイン側のみを高耐圧構造とすることができる。このような構造とすることで、ＭＩＳのサイズを縮小することが可能となり、半導体チップ面積のサイズを縮小することができる。
【００４２】
図１０はその高耐圧ｐＭＩＳＱＨｐ２の一例の要部平面図、図１１は図１０と同一箇所の平面図であって特に高耐圧ｐＭＩＳＱＨｐ２の電界緩和機能を持つｐ-型の半導体領域ＰＶ１と、ソース用のｐ+型の半導体領域Ｐ１ｓと、ｎ+型の半導体領域ＮＶｋとの配置関係を示した要部平面図、図１２は図１０と同一箇所の平面図であって特に高耐圧ｐＭＩＳＱＨｐ２のゲート電極ＨＧと活性領域Ｌとｎ+型の半導体領域ＮＶｋとの配置関係を示した要部平面図、図１３は図１０と同一箇所の平面図であって分離領域および活性領域Ｌを示した要部平面図、図１４は図１０〜図１３のＸ３−Ｘ３線の断面図、図１５は図１０〜図１３のＸ４−Ｘ４線の断面図をそれぞれ示している。なお、図１０〜図１３のＹ３−Ｙ３線の断面図は、図１〜４に示すＹ１−Ｙ１の断面図である前記図７と同じなので省略する。また、図１３は平面図であるが図面を見易くするため分離領域にハッチングを付す。また、本実施の形態２でも、高耐圧ｐＭＩＳを例に説明するが、前記実施の形態１と同様に、高耐圧ｎＭＩＳにも適用できる。
【００４３】
本実施の形態２の高耐圧ｐＭＩＳ（第２、第７、第８電界効果トランジスタ）ＱＨｐ２では、ドレイン用のｐ+型の半導体領域Ｐ１ｄとチャネル領域との間には、前記実施の形態１と同様に分離部３が介在され、ドレイン用のｐ+型の半導体領域Ｐ１ｄは電界緩和機能を持つｐ-型の半導体領域ＰＶ１を通じて活性領域Ｌ５のチャネル領域と電気的に接続されているのに対して、ソース用のｐ+型の半導体領域Ｐ１ｓとチャネル領域との間には分離部３が介在されておらず、ソース用のｐ+型の半導体領域Ｐ１ｓとチャネル領域とが１つの活性領域Ｌ５内において隣接して配置され電界緩和機能を持つｐ-型の半導体領域ＰＶ１を介在せずに互いに電気的に接続されている。ゲート電極ＨＧは、活性領域Ｌ５の全面を覆うようには形成されておらず、活性領域Ｌ５において、ゲート電極ＨＧが平面的に重なる部分（ドレイン側の電界緩和機能を持つｐ-型の半導体領域ＰＶ１が配置された部分を除く）にチャネル領域が形成され、ゲート電極ＨＧが平面的に重なっていない部分にソース用のｐ+型の半導体領域Ｐ１ｓが配置されている。また、この構造では、ソース用のｐ+型の半導体領域Ｐ１ｓおよび深いｎ型ウエルＤＮＷへの供給電位が等しくなるように、すなわち、ｐ+型の半導体領域Ｐ１ｓと深いｎ型ウエルＤＮＷとの間に電位差が生じないような回路構成とされる。
【００４４】
このような本実施の形態２では、ソース用のｐ+型の半導体領域Ｐ１ｓとチャネル領域との間に分離部３を設けなくて良いし、ソース用のｐ+型の半導体領域Ｐ１ｓ側に電界緩和機能を持つｐ-型の半導体領域ＰＶ１を設けなくて良いので、高耐圧ｐＭＩＳＱＨｐ２のサイズを縮小させることができる。前記したように実際の半導体装置では、基板１Ｓの主面に複数の高耐圧ＭＩＳを集積して配置している。回路の出力当たる箇所では、１０００出力（１０００個）の高耐圧ＭＩＳを配置する場合もある。したがって、たとえ１つの高耐圧ｐＭＩＳＱＨｐ２では小さなサイズ縮小であっても全体としては大きなサイズ縮小を実現することができるので、高耐圧ｐＭＩＳＱＨｐ２を有する半導体チップのサイズを縮小させることができる。
【００４５】
また、この構成の場合は、キンク対策用のｎ+型の半導体領域ＮＶｋを、ソース用のｐ+型の半導体領域Ｐ１ｓと接触させても構わない。これにより、キンク対策用のｎ+型の半導体領域ＮＶｋの位置合わせ余裕を増やすことができるので、その配置を容易にすることができる。
【００４６】
また、前述の実施の形態１と同様に、キンク対策用のｎ+型の半導体領域ＮＶｋ１は、活性領域Ｌ１と分離部３との双方の領域に跨るように配置されている。このｎ+型の半導体領域ＮＶｋのｎ型不純物の濃度は、チャネル領域の深いｎ型ウエルＤＮＷのｎ型不純物の濃度よりも高く設定されている。また、ｎ+型の半導体領域ＮＶｋ１は分離部３よりも深い位置まで形成されており、これによりキンク現象の発生を更に抑制または防止する能力を高めることができる。
【００４７】
（実施の形態３）
本実施の形態３では、前記実施の形態１，２の構造の高耐圧ＭＩＳと、低耐圧ＭＩＳとを同一の基板１Ｓに持つ半導体装置の製造方法の一例を図１６〜図６３により説明する。なお、図１６〜図６３中の符号ＨＲ１は前記実施の形態１の構造の高耐圧ＭＩＳの形成領域、符号ＨＲ２は前記実施の形態２の構造の高耐圧ＭＩＳの形成領域、符号ＬＲは低耐圧ＭＩＳの形成領域をそれぞれ示している。また、高耐圧ＭＩＳの形成領域ＨＲ１，ＨＲ２の断面は、それぞれ図１のＸ−Ｘ１線、図１０のＸ３−Ｘ３線に相当する箇所の断面図を示している。
【００４８】
まず、図１６〜図１９の同一製造工程中の基板１Ｓの要部断面に示すように、例えば抵抗率が１０Ω・ｃｍ以下のｐ型のシリコン（Ｓｉ）単結晶からなる基板１Ｓ（ここでは平面円形状のウエハ）に対して熱酸化処理を施すことにより、基板１Ｓの主面上に、例えば酸化シリコンからなる薄い絶縁膜８（図１９参照）を形成する。続いて、絶縁膜８上に、例えば窒化シリコン（Ｓｉ3Ｎ4等）からなる絶縁膜９をＣＶＤ法等により堆積した後、さらに、その上にフォトレジスト膜（以下、単にレジスト膜という）を塗布、露光および現像等のような一連のフォトリソグラフィ（以下、単にリソグラフィという）工程を経て、ドライエッチング処理を施すことにより、上記活性領域の形成領域に絶縁膜８，９の重ねパターンを形成する。なお、図１９は図１６〜図１８の要部拡大断面図を示している。
【００４９】
次いで、図２０〜図２３の同一製造工程中の基板１Ｓの要部断面に示すように、絶縁膜９をエッチングマスクとして基板１Ｓの主面（デバイス形成面）に溝３ａを形成する。この段階では、溝３ａの側壁と基板１Ｓの主面とのなす肩部が角張っている。図２３は図２０〜図２２の要部拡大断面図を示している。続いて、図２４〜図２７の同一製造工程中の基板１Ｓの要部断面に示すように、基板１Ｓ（すなわち、ウエハ）に対してドライ酸化処理を施すことにより、溝３ａの内面等、基板１Ｓの露出面に酸化シリコン等からなる絶縁膜１０を形成する。これにより、溝３ａの側壁と基板１Ｓの主面とのなす肩部に丸みを形成する。
【００５０】
次いで、図２８〜図３０の同一製造工程中の基板１Ｓの要部断面に示すように、基板１Ｓ（すなわち、ウエハ）の主面上に、例えば酸化シリコンからなる絶縁膜３ｂをＣＶＤ法等によって堆積した後、これを化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法等により研磨することにより溝３ａの外の絶縁膜３ｂを除去し、溝３ａ内のみに絶縁膜３ｂを埋め込むことで分離部３を形成する。続いて、絶縁膜９を熱リン酸等により除去し、その下層の絶縁膜８をウエットエッチング法により除去し、活性領域の主面を露出させた後、基板１Ｓに対して熱酸化処理を施すことにより、活性領域の主面に、例えば酸化シリコンからなる薄い絶縁膜を形成する。この薄い絶縁膜は、イオン打ち込み工程時のスルー膜となる。
【００５１】
次いで、レジスト膜をマスクとして基板１Ｓの深いｎ型ウエル形成領域に、例えばリンを選択的にイオン注入した後、そのレジスト膜を除去する。続いて、別のレジスト膜をマスクとして基板１Ｓの深いｐ型ウエル形成領域および分離用のｐ型半導体領域に、例えばホウ素（Ｂ）を選択的にイオン注入した後、そのレジスト膜を除去する。その後、基板１Ｓに導入された上記リンおよびホウ素が、例えば基板１Ｓの主面から１０μｍ程度の深さまで拡散するように、基板１Ｓ（すなわち、ウエハ）に対して熱処理を施すことにより、図３１〜図３３の同一製造工程中の基板１Ｓの要部断面に示すように、基板１Ｓに深いｎ型ウエルＤＮＷ、深いｐ型ウエル（第３、第７、第８半導体領域）ＤＰＷおよび分離用のｐ型の半導体領域ＰＩＳを形成する。
【００５２】
次いで、図３４〜図３６の同一製造工程中の基板１Ｓの要部断面に示すように、基板１Ｓの主面上に、レジスト膜ＰＲ１のパターンを上記リソグラフィ工程により形成する。このレジスト膜ＰＲ１のパターンは、高耐圧ｎＭＩＳ形成領域の電界緩和機能を持つｎ-型の半導体領域（第２、第９、第１０半導体領域）ＮＶ１と高耐圧ｐＭＩＳ形成領域のキンク対策用のｎ+型の半導体領域ＮＶｋとの双方の形成領域が露出され、それ以外が覆われるように形成されている。続いて、レジスト膜ＰＲ１のパターンをマスクとして基板１Ｓに、例えばリンをイオン注入法等により選択的に導入する。このとき、半導体領域ＮＶ１および半導体領域ＮＶｋは分離部３よりも深くなるように形成する。このように半導体領域ＮＶ１を形成することで、キンク現象の発生を抑制または防止する能力を高めることができる。なお、この段階では高耐圧ｎＭＩＳ形成領域の電界緩和機能を持つｎ-型の半導体領域ＮＶ１および高耐圧ｐＭＩＳ形成領域のキンク対策用のｎ+型の半導体領域ＮＶｋは、それらを形成する不純物が導入された段階でそれらの領域が完全に形成されているわけではないが説明を分かり易くするためにそれらの領域も図示する。
【００５３】
次いで、レジスト膜ＰＲ１を除去した後、図３７〜図３９の同一製造工程中の基板１Ｓの要部断面に示すように、基板１Ｓの主面上に、レジスト膜ＰＲ２のパターンを上記リソグラフィ工程により形成する。このレジスト膜ＰＲ２のパターンは、高耐圧ｐＭＩＳ形成領域の電界緩和機能を持つｐ-型の半導体領域ＰＶ１と高耐圧ｎＭＩＳ形成領域のキンク対策用のｐ+型の半導体領域（第４、第１３、第１４半導体領域）ＰＶｋとの双方の形成領域が露出され、それ以外が覆われるように形成されている。続いて、レジスト膜ＰＲ２のパターンをマスクとして基板１Ｓに、例えばホウ素をイオン注入法等により選択的に導入する。このとき、半導体領域ＮＶ１および半導体領域ＮＶｋと同様に、半導体領域ＰＶ１および半導体領域ＰＶｋは分離部３よりも深くなるように形成することで、キンク現象の発生を抑制または防止する能力を高めることができる。なお、この段階では、高耐圧ｎＭＩＳ形成領域の電界緩和機能を持つｎ-型の半導体領域ＮＶ１、高耐圧ｐＭＩＳ形成領域のキンク対策用のｎ+型の半導体領域ＮＶｋ、高耐圧ｐＭＩＳ形成領域の電界緩和機能を持つｐ-型の半導体領域ＰＶ１および高耐圧ｎＭＩＳ形成領域のキンク対策用のｐ+型の半導体領域ＰＶｋは完全に形成されているわけではないが、説明を分かり易くするためにそれらの領域も図示する。
【００５４】
次いで、レジスト膜ＰＲ２を除去した後、基板１Ｓに対して引き延ばし拡散処理（熱処理）を施すことにより、図４０〜図４２の同一製造工程中の基板１Ｓの要部断面に示すように、高耐圧ｎＭＩＳ形成領域の電界緩和機能を持つｎ-型の半導体領域ＮＶ１、高耐圧ｎＭＩＳ形成領域のキンク対策用のｐ+型の半導体領域ＰＶｋ、高耐圧ｐＭＩＳ形成領域の電界緩和機能を持つｐ-型の半導体領域ＰＶ１および高耐圧ｐＭＩＳ形成領域のキンク対策用のｎ+型の半導体領域ＮＶｋを形成する。このように本実施の形態３では、キンク対策用のｐ+型の半導体領域ＰＶｋおよびｎ+型の半導体領域ＮＶｋを、電界緩和機能を持つｐ-型の半導体領域ＰＶ１およびｎ-型の半導体領域ＮＶ１と同一形成工程時に形成するので、キンク対策用のｐ+型の半導体領域ＰＶｋおよびｎ+型の半導体領域ＮＶｋを設けたからといって製造工程が増えるわけでもない。したがって、半導体装置の製造時間やコストを増大させることなく、性能および信頼性の高い半導体装置を提供することができる。その後、高耐圧ＭＩＳのチャネル領域に浅いチャネル打ち込みを行って、各々の高耐圧ＭＩＳのしきい値電圧を調整しても良い。その後、上記イオン打ち込み時のスルー膜用の絶縁膜をウエットエッチング処理によって除去する。その後、基板１Ｓに対して熱酸化処理を施すことにより、基板１Ｓの主面（活性領域の主面）上に、例えば厚さが二酸化シリコン換算膜厚で１０ｎｍ程度の酸化シリコン等からなる絶縁膜６ａ（本実施の形態３では図面を見易くするため図示を省略する）を形成する。この時、要求されるゲート絶縁耐圧が低い場合は、この熱酸化法による酸化シリコン膜のみでゲート絶縁膜を形成することも可能であるが、ゲート電極にもドレインと同様の高電圧が印加される場合には、上記熱酸化法による酸化シリコン膜上にＣＶＤ法等で形成された酸化シリコン等からなる絶縁膜６ｂを堆積し、熱酸化法による酸化シリコン膜とＣＶＤ法による酸化シリコン膜との積層膜でゲート絶縁膜６を形成する。ここでは、その積層膜でゲート絶縁膜６を形成した場合を示している。これにより、ゲート絶縁膜厚が大幅に異なる高耐圧ＭＩＳと低耐圧ＭＩＳとを同一の基板１Ｓに共存させることができる。また、このようなＣＶＤ法で形成された絶縁膜６ｂは、活性領域上のみならず分離部３上にも形成されている。このＣＶＤ法による絶縁膜６ｂの堆積により、分離部３の上部が後の工程でエッチングされてしまう量を低減できるので、分離部３の耐圧を確保でき、また、寄生ＭＩＳの発生を抑制または防止できる。したがって、半導体装置の信頼性を向上させることができる。
【００５５】
次いで、上記ゲート絶縁膜６のＣＶＤ法で形成された絶縁膜６ｂのうち、低耐圧ＭＩＳの形成領域、高耐圧ＭＩＳの形成領域でもオーミックコンタクトを取るｎ+型の半導体領域やｐ+型の半導体領域が形成される部分等のような不要部分を上記リソグラフィ工程およびウエットエッチング工程を経て選択的に除去する。このエッチング処理の際、上記ゲート絶縁膜形成用のＣＶＤ法による絶縁膜６ｂは、熱酸化膜（絶縁膜６ａ）に比べてエッチング速度が速い。エッチングが進んでＣＶＤ法による絶縁膜６ｂの下の熱酸化膜（絶縁膜６ａ）が露出された時点で、エッチング速度が著しく遅くなるため、分離部３の絶縁膜３ｂの膜厚の低下を防止できる。したがって、低耐圧ＭＩＳの形成領域等のようにレジスト膜で覆われていない分離部３は、ゲート絶縁膜６用のＣＶＤ法による絶縁膜６ｂが堆積される前の状態に戻るだけで済む。すなわち、高耐圧ＭＩＳと低耐圧ＭＩＳとを同一の基板１Ｓに形成する場合において、低耐圧ＭＩＳ形成領域の分離部３の厚さを確保できるので、低耐圧ＭＩＳへの悪影響を回避できる。したがって、同一の基板１Ｓに高耐圧ＭＩＳと低耐圧ＭＩＳとを有する半導体装置の信頼性を向上させることができる。続いて、デンシファイ工程（熱処理工程）を経ることにより、上記ＣＶＤ法による絶縁膜６ｂは、膜堆積時に持っていた電子、正孔等のようなトラップや膜中に含まれていた水分（膜組成によっては反応により生成される水分）も減少するので、熱酸化膜とほぼ同質の膜に変わる。その後、基板１Ｓに対して軽い熱酸化処理を施す。
【００５６】
次いで、基板１Ｓ（すなわち、ウエハ）の主面上に、例えば低抵抗な多結晶シリコンからなる導体膜をＣＶＤ法により堆積し、その表面を酸化した後、その上に窒化シリコン等からなる絶縁膜を堆積しさらにその表面を酸化することで絶縁膜を形成する。続いて、その導体膜と絶縁膜との積層膜を、上記リソグラフィ工程およびドライエッチング工程を経てパターニングすることにより、図４３〜図４５の同一製造工程中の基板１Ｓの要部断面に示すように、上記導体膜１３と絶縁膜１４との積層パターンを形成する。この導体膜１３と絶縁膜１４との積層パターンは、高耐圧ＭＩＳの形成領域ＨＲ１，ＨＲ２を覆い、低耐圧ＭＩＳの形成領域ＬＲは覆わないように形成されている。この導体膜１３は高耐圧ＭＩＳのゲート電極を形成するための導体膜である。この段階で個々の高耐圧ＭＩＳ毎にゲート電極としてパターニングしない理由は、低耐圧ＭＩＳのゲート電極を形成する際に、特に高耐圧ＭＩＳの形成領域ＨＲ２で生じる不具合を回避するためである。これについては低耐圧ＭＩＳのゲート電極の形成工程時に説明する。
【００５７】
次いで、上記リソグラフィ工程で形成されたレジスト膜のパターンをマスクとして、例えばホウ素をイオン注入法等によって基板１Ｓに導入することにより、図４６〜図４８の同一製造工程中の基板１Ｓの要部断面に示すように、高耐圧ｎＭＩＳ形成領域のｐ+型ウエルＰＷ１および低耐圧ＭＩＳのｐ+型ウエルＰＷ２を形成する。ここで、高耐圧ｐＭＩＳ側では上記ホウ素を導体膜１３を通過させて基板１Ｓに導入する。続いて、ｐ+型ウエルＰＷ１，ＰＷ２の形成用のレジスト膜を除去した後、基板１Ｓの主面上に別のレジスト膜のパターンを上記リソグラフィ工程により形成し、さらにそのレジスト膜のパターンをマスクとして、例えばリンをイオン注入法等によって基板１Ｓに導入することにより、高耐圧ｐＭＩＳ形成領域のｎ+型ウエルＮＷ１および低耐圧ｐＭＩＳ形成領域のｎ+型ウエルＮＷ２を形成する。ここで、高耐圧ｎＭＩＳ側では上記リンを導体膜１３を通過させて基板１Ｓに導入する。その後、レジスト膜を除去後、基板１Ｓに対して熱処理を施すことにより、ｐ+型ウエルＰＷ１，ＰＷ２およびｎ+型ウエルＮＷ１，ＮＷ２を活性化させる。このように、本実施の形態３では高耐圧ＭＩＳのウエルと低耐圧ＭＩＳのウエルとの形成工程を同一工程で行うことにより、高耐圧ＭＩＳのウエルと低耐圧ＭＩＳのウエルとを別々のレジスト膜をマスクとして形成した場合に比べて、レジスト塗布、露光および現像等のような一連のリソグラフィ工程を低減できるので、高耐圧ＭＩＳと低耐圧ＭＩＳとを同一の基板１Ｓに持つ半導体装置の製造工程の大幅な増大を回避できる。そして、高耐圧ＭＩＳと低耐圧ＭＩＳとを共存させることができる。
【００５８】
次いで、低耐圧ＭＩＳの形成領域ＬＲの酸化シリコン膜をウエットエッチング法等により除去した後、熱酸化処理を施すことにより、低耐圧ＭＩＳの形成領域に低耐圧ＭＩＳ用のゲート絶縁膜１５を形成する。ゲート絶縁膜１５は、例えば酸化シリコンからなり、その厚さは、二酸化シリコン換算膜厚で、例えば７ｎｍ程度である。その後、基板１Ｓ（すなわち、ウエハ）の主面上に、例えば多結晶シリコン膜１６をＣＶＤ法等により堆積する。この時、多結晶シリコン膜１６は、高耐圧ＭＩＳの形成領域の導体膜１３および絶縁膜１４の積層パターンの表面にも堆積されている。その後、その多結晶シリコン膜１６において、ｎＭＩＳ形成領域には、例えばリンを、ｐＭＩＳ形成領域には、例えばホウ素をそれぞれ別々のレジスト膜のパターンをマスクとしてイオン注入法等により導入した後、多結晶シリコン膜１６を上記リソグラフィ工程およびドライエッチング工程を経てパターニングすることにより、図４９〜図５１の同一製造工程中の基板１Ｓの要部断面に示すように、低耐圧ＭＩＳ用のゲート電極ＬＧ（１６）を形成する。低耐圧ｎＭＩＳのゲート電極ＬＧはｎ型にされ、低耐圧ｐＭＩＳのゲート電極ＬＧはｐ型にされている。このエッチング工程では、高耐圧ＭＩＳの形成領域の導体膜１３および絶縁膜１４の積層パターンの表面に堆積されている多結晶シリコン膜１６も除去する。上記のように高耐圧ＭＩＳのゲート電極を形成しておかなかったのは、例えば以下の理由からである。すなわち、この低耐圧ＭＩＳのゲート電極ＬＧのパターニング工程前に、高耐圧ＭＩＳのゲート電極を形成してしまうと、低耐圧ＭＩＳのゲート電極ＬＧをパターニングした時に、既に形成されている高耐圧ＭＩＳのゲート電極の側壁に、低耐圧ＭＩＳのゲート電極ＬＧを形成するための多結晶シリコン膜１６が残ってしまう場合がある。高耐圧ＭＩＳの形成領域ＨＲ１では、ゲート電極の側面に多結晶シリコン膜１６が残されても、その下は厚い分離部３があるので特に問題は生じないが、高耐圧ＭＩＳの形成領域ＨＲ２では、ゲート電極の一方の側面側には分離部３が配置されておらず、その下はゲート絶縁膜６のみとなる。したがって、その高耐圧ＭＩＳの形成領域ＨＲのゲート電極の一方側に多結晶シリコン膜１６が残されると、その高耐圧ＭＩＳのソース用の半導体領域を形成するときに、そのソース用の半導体領域が多結晶シリコン膜１６のエッチ残りがあるためにその分だけその高耐圧ＭＩＳのゲート電極の側面から離れてしまう問題が生じる。このような問題を回避するために、本実施の形態３では、低耐圧ＭＩＳのゲート電極ＬＧをパターニングする前に、高耐圧ＭＩＳのゲート電極をパターニングしないようにしている。
【００５９】
次いで、導体膜１３、絶縁膜１４、ゲート絶縁膜６のＣＶＤ法による絶縁膜６ｂを上記リソグラフィ工程およびドライエッチング工程を経てパターニングすることにより、図５２〜図５４の同一製造工程中の基板１Ｓの要部断面に示すように、高耐圧ＭＩＳの形成領域ＨＲ１，ＨＲ２に、ゲート電極ＨＧ（１３）を形成する。ゲート絶縁膜６のＣＶＤ法による絶縁膜６ｂは、高耐圧ＭＩＳの形成領域ＨＲ１ではゲート電極ＨＧの全外周からはみ出すように、また、高耐圧ＭＩＳの形成領域ＨＲ２ではゲート電極ＨＧのソース側の辺を除いた外周からはみ出すように形成する。続いて、例えばホウ素を基板１Ｓの主面にイオン注入法等により導入することにより、高耐圧ＭＩＳの形成領域ＨＲ２に高耐圧ｐＭＩＳ用のエクステンション部となるｐ-型の半導体領域１８をゲート電極ＨＧに対して自己整合的に形成する。続いて、基板１Ｓの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成後、これをマスクとして、例えばリンを基板１Ｓの主面にイオン注入法等により導入することにより、高耐圧ＭＩＳの形成領域ＨＲ２に高耐圧ｎＭＩＳ用のエクステンション部となるｎ-型の半導体領域１９をゲート電極ＨＧに対して自己整合的に形成する。続いて、上記レジスト膜を除去後、基板１Ｓの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成し、これをマスクとして、例えばホウ素を基板１Ｓの主面にイオン注入法等により導入することにより、低耐圧ＭＩＳの形成領域ＬＲに、低耐圧ｐＭＩＳ用のエクステンション部となるｐ-型の半導体領域２０をゲート電極ＬＧに対して自己整合的に形成する。この時、リンをイオン注入法等により導入することにより、ｐ-型の半導体領域２０の下部に、低耐圧ｐＭＩＳのパンチスルーストッパ用のｎ型の半導体領域（ハロー領域）を形成しても良い。その後、上記レジスト膜を除去後、基板１Ｓに対して熱処理を施す。続いて、基板１Ｓの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成し、これをマスクとして、例えばリンを基板１Ｓの主面にイオン注入法等により導入することにより、低耐圧ＭＩＳの形成領域ＬＲに、低耐圧ｎＭＩＳ用のエクステンション部となるｎ-型の半導体領域２１をゲート電極ＬＧに対して自己整合的に形成する。この時、ホウ素をイオン注入法等により導入することにより、ｎ-型の半導体領域２０の下部に、低耐圧ｎＭＩＳのパンチスルーストッパ用のｐ型の半導体領域（ハロー領域）を形成しても良い。
【００６０】
次いで、基板１Ｓ（すなわち、ウエハ）の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチングによりエッチバックすることにより、図５８〜図６０の同一製造工程中の基板１Ｓの要部断面に示すように、ゲート電極ＨＧ，ＬＧの側面に、例えば酸化シリコン等からなるサイドウォール５を形成する。この時、ゲート電極ＨＧ上の絶縁膜１４も除去してしまう。続いて、基板１Ｓの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成後、これをマスクとして、例えばリンを基板１Ｓの主面にイオン注入法等により導入することにより、ｎ+型の半導体領域Ｎ１，Ｎ２，Ｎ３を形成する。ｎ+型の半導体領域Ｎ１は、ｎ+型ウエルＮＷ１の引き出し領域である。ｎ+型の半導体領域（第１、第１１、第１２半導体領域）Ｎ２は、高耐圧ｎＭＩＳＱＨｎ１，ＱＨｎ２のソースおよびドレイン用の半導体領域である。ｎ+型の半導体領域Ｎ３は、低耐圧ｎＭＩＳＱＬｎ１のソースおよびドレイン用の半導体領域である。続いて、上記レジスト膜を除去後、基板１Ｓの主面上に上記リソグラフィ工程を経てレジスト膜のパターンを形成し、これをマスクとして、例えばホウ素を基板１Ｓの主面にイオン注入法等により導入することにより、ｐ+型の半導体領域Ｐ１，Ｐ２，Ｐ３を形成する。ｐ+型の半導体領域Ｐ１は、高耐圧ｐＭＩＳＱＨｐ１，ＱＨｐ２のソースおよびドレイン用の半導体領域である。ｐ+型の半導体領域Ｐ２は、ｐ+型ウエルＰＷ１の引き出し領域である。ｐ+型の半導体領域Ｐ３は、低耐圧ｐＭＩＳＱＬｐ１のソースおよびドレイン用の半導体領域である。その後、基板１Ｓに対して熱処理を施すことにより、ｎ+型の半導体領域Ｎ１，Ｎ２，Ｎ３およびｐ+型の半導体領域Ｐ１，Ｐ２，Ｐ３を活性化する。このようにして同一の基板１Ｓに、高耐圧ｎＭＩＳ（第５高耐圧電界効果トランジスタ）ＱＨｎ１、高耐圧ｎＭＩＳ（第７高耐圧電界効果トランジスタ）ＱＨｎ２、高耐圧ｐＭＩＳ（第６高耐圧電界効果トランジスタ）ＱＨｐ１、高耐圧ｐＭＩＳ（第８高耐圧電界効果トランジスタ）ＱＨｐ２、低耐圧ｎＭＩＳＱＬｎ１および低耐圧ｐＭＩＳＱＬｐ１を形成する。ここでは、低耐圧ｎＭＩＳＱＬｎ１および低耐圧ｐＭＩＳＱＬｐ１のソースおよびドレイン用の半導体領域が、ＬＤＤ（Lightly Doped Drain）構成を有している場合が例示されている。低耐圧ｎＭＩＳＱＬｎ１および低耐圧ｐＭＩＳＱＬｐ１の動作電圧は、上記高耐圧ｎＭＩＳＱＨｐ１，ＱＨｐ２，ＱＨｎ１，ＱＨｎ２よりも低く、その基準電位側の電源電圧は、例えば０Ｖ、高電位側の電源電圧は、例えば１．５Ｖ程度である。
【００６１】
次いで、基板１Ｓの主面に対してライトエッチング処理を施すことにより、基板１Ｓの主面（活性領域の主面）およびゲート電極ＨＧ，ＬＧの上面を露出させた後、図６１〜図６３の同一製造工程中の基板１Ｓの要部断面に示すように、サリサイド（Self Align Silicide）プロセスにより、例えばコバルトシリサイド等のようなシリサイド層２をｎ+型の半導体領域Ｎ１，Ｎ２，Ｎ３およびｐ+型の半導体領域Ｐ１，Ｐ２，Ｐ３およびゲート電極ＨＧ，ＬＧの上面に自己整合的に形成する。上記サリサイドプロセスは、例えば次のようにする。まず、上記ライトエッチング処理後、基板１Ｓの主面上に、例えばコバルト（Ｃｏ）等のような金属膜をスパッタリング法等により堆積する。続いて、基板１Ｓに対して、例えば４００〜５５０度の温度範囲で数十秒程度の熱処理を施すことにより、金属膜のコバルトと基板１Ｓおよびゲート電極ＨＧ，ＬＧのシリコンとを反応させて、金属膜と基板１Ｓおよびゲート電極ＨＧ，ＬＧとの接触部にコバルトとシリコンとの混晶で形成されるシリサイド層を形成する。その後、例えばアンモニア過酸化水等のような水溶液を用いて、未反応のコバルトのみを選択的にウエットエッチングする。この時、上記シリサイド層は、エッチングされずに残留する。その後、基板１Ｓに対して、例えば８００度、９０秒程度の熱処理を施すことにより、コバルトとシリコンとの混晶をＣｏＳｉ2に相変化させ低抵抗化する。このようにして上記シリサイド層２を自己整合的に形成する。上記金属膜は、コバルトに限定されるものではなく種々変更可能であり、例えばチタン（Ｔｉ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）またはタングステン（Ｗ）でも良い。金属膜としてチタンを選択した場合、シリサイド層２はチタンシリサイド（ＴｉＳｉ2）とされ、金属膜としてプラチナを選択した場合、シリサイド層２は、プラチナシリサイド（ＰｔＳｉ2）とされ、金属膜としてニッケルを選択した場合、シリサイド層２は、ニッケルシリサイド（ＮｉＳｉ2）とされ、金属膜としてタングステンを選択した場合は、シリサイド層２は、タングステンシリサイド（ＷＳｉ2）とされる。
【００６２】
これ以降は、半導体装置の通常のメタル配線形成工程を経る。すなわち、層間絶縁膜の堆積工程、層間絶縁膜の平坦化工程、コンタクトホールまたはスルーホールの形成工程、プラグ形成工程、配線用メタルの堆積工程および配線用メタルのパターニング工程等を必要とする配線層数に応じて繰り返し行い、その後、保護膜の形成工程、パッド開口部形成工程を経る。その後、検査工程およびウエハダイシング工程を経て、ウエハを個々の半導体チップに分割して、同一の基板１Ｓに高耐圧ＭＩＳと低耐圧ＭＩＳとの両方を持つ半導体装置を製造する。
【００６３】
このように、本実施の形態３によれば、前記実施の形態１，２で得られた効果の他に、以下の効果を得ることができる。
【００６４】
すなわち、低耐圧ＭＩＳと高耐圧ＭＩＳとを同一の基板１Ｓに形成することができる。また、製造工程の大幅な増大を招くことなく、低耐圧ＭＩＳと高耐圧ＭＩＳとを同一の基板１Ｓに持つ半導体装置を製造することができる。すなわち、製造工程において、低耐圧ＭＩＳ製造プロセスと高耐圧ＭＩＳ製造プロセスとを共用させることにより、製造工程を低減でき、低耐圧ＭＩＳと高耐圧ＭＩＳとを同一の基板１Ｓに持つ半導体装置の製造工程の低減を図ることができる。
【００６５】
（実施の形態４）
本実施の形態４では、高耐圧ＭＩＳの変形例について説明する。図６４はその高耐圧ｐＭＩＳＱＨｐ３の一例の要部平面図、図６５は図６４と同一箇所の平面図であって特に高耐圧ｐＭＩＳＱＨｐ３の電界緩和機能を持つｐ-型の半導体領域ＰＶ１とカウンタードープ領域ＤＲとの配置関係を示した要部平面図、図６６は図６４と同一箇所の平面図であって特に高耐圧ｐＭＩＳＱＨｐ３の各半導体領域の様子を示した要部平面図、図６７は図６４と同一箇所の平面図であって特に活性領域Ｌ内における半導体領域の様子を示した要部平面図、図６８は図６４〜図６７のＸ５−Ｘ５線の断面図、図６９は図６４〜図６７のＸ６−Ｘ６線の断面図、図７０は図６４〜図６７のＹ４−Ｙ４線の断面図をそれぞれ示している。なお、ここでも、高耐圧ｐＭＩＳに本発明を適用した場合について説明するが、ｐ、ｎの導電型を逆にすることで、高耐圧ｎＭＩＳに本発明を適用することもできるのは実施の形態１と同様である。また、図６６および図６７は平面図であるが図面を見易くするため各半導体領域にハッチングを付す。
【００６６】
本実施の形態４の半導体装置の高耐圧ｐＭＩＳ（第３、第９、第１０高耐圧電界効果トランジスタ）ＱＨｐ３は、例えば耐圧６０Ｖを実現可能な構造とされている。高電位側の電源電圧は、例えば３７Ｖ程度、低電位（基準電位）側の電源電圧は、例えば０（零）Ｖである。この高耐圧ｐＭＩＳＱＨｐ３では、電界緩和機能を持つｐ-型の半導体領域ＰＶ１以外の素子領域にチャネル領域（活性領域Ｌ１）も含めてｎ+型の半導体領域（第５、第１５、第１７半導体領域）ＮＶ１ｐが形成されている。このｎ+型の半導体領域ＮＶ１ｐにより高耐圧ｐＭＩＳＱＨｐ３のｎ型ウエルが形成されている。この高耐圧ｐＭＩＳＱＨｐ３のしきい値電圧は、主として、チャネル領域における上記ｎ型ウエルの不純物濃度（ｎ-型の半導体領域ＮＶ１と深いｎ型ウエルＤＮＷとの不純物濃度の和、すなわち、ｎ+型の半導体領域ＮＶ１ｐの不純物濃度）と、基板１Ｓのチャネル領域に導入されたカウンタードープ用の不純物（例えばホウ素）の濃度と、ゲート絶縁膜６の厚さとにより決定されている。上記カウンタードープ領域ＤＲは、そのカウンタードープ用の不純物が導入された領域を示している。本実施の形態４では、そのカウンタードープ用の不純物が、活性領域Ｌ１の第２方向Ｙの両端（すなわち、活性領域Ｌ１と分離部３との境界であって分離部３の側壁が接する基板１Ｓ部分）には導入されていないが、それに挟まれた活性領域Ｌ１には導入されている。その結果、カウンタードープ用の不純物が導入されなかった領域はｎ+型の半導体領域ＮＶ１ｐとされているのに対して、カウンタードープ用の不純物が導入された領域（活性領域Ｌ１の電界緩和機能を持つｐ-型の半導体領域ＰＶ１，ＰＶ１の配置された領域を除く）はｎ-型の半導体領域（第６、第１６、第１８半導体領域）ＮＶ１ｍとされている。すなわち、このｎ-型の半導体領域ＮＶ１ｍが高耐圧ｐＭＩＳＱＨｐ３の実効的なチャネル領域となる。また、このｎ-型の半導体領域ＮＶ１ｍは半導体基板表面付近に形成されており、ｎ+型の半導体領域ＮＶ１ｐの上部に形成されている。すなわち、ｎ-型の半導体領域ＮＶ１ｍはｎ+型の半導体領域ＮＶ１ｐよりも浅い位置に形成されている。これにより、上記活性領域Ｌ１のチャネル領域の中央（基板１Ｓの主面部）でのしきい値電圧を、活性領域Ｌ１の第２方向Ｙの両端（分離部３の側壁に接する基板１Ｓ部分）でのしきい値電圧よりも低くすることができる。すなわち、チャネル領域の中央ではＭＩＳが動作し易いのに対して、チャネル領域の第２方向Ｙの両端ではＭＩＳが動作し難くなる。このため、たとえ分離部３の上面が窪んだとしても、上記キンク現象の発生を抑制または防止することができる（しきい値電圧については前記実施の形態１で説明したのと同じである）。
【００６７】
ここで、図７０に示すように、活性領域Ｌ１内のゲート電極の幅方向（第２方向Ｙ）において、ゲート電極ＨＧ下のチャネル領域を形成するｎ-型の半導体領域ＮＶ１ｍの長さとｎ+型の半導体領域ＮＶ１ｐの長さは、ｎ-型の半導体領域ＮＶ１ｍの長さの方が長くなるように形成されている。すなわち、低濃度領域の半導体領域ＮＶ１ｍが、チャネル領域の半分以上を占めるように形成されている。これにより、チャネル領域の第２方向Ｙの両端に形成される動作し難いＭＩＳの領域を減らすことができるので、本実施の形態における高耐圧ＭＩＳ（例えば、高耐圧ｐＭＩＳＱＨｐ３）の実効的な動作速度の低減を防止することができる。
【００６８】
このとき、ゲート電極ＨＧのゲート幅方向において、相対的に低濃度の半導体領域ＮＶ１ｍは、相対的に高濃度の半導体領域ＮＶ１ｐによって囲まれており、高濃度の半導体領域ＮＶ１ｐは基板１Ｓの主面から低濃度の半導体領域ＮＶ１ｍよりも深い位置になるように形成されている。
【００６９】
また、ｎ+型の半導体領域ＮＶｐ１は分離部３よりも深くなるように形成されている。このように半導体領域ＮＶｐ１を形成することで、分離部３の上部に接する基板１Ｓの肩部におけるしきい値を高くすることができる。これによりキンク現象の発生を抑制することができる。
【００７０】
また、本実施の形態４の高耐圧ｐＭＩＳＱＨｐ３では、断面で見ると、チャネルが形成されるｎ-型の半導体領域ＮＶ１ｍの下にｎ+型の半導体領域ＮＶ１ｐが配置されている。これにより、ソースおよびドレイン用のｐ+型の半導体領域Ｐ１，Ｐ１（ｐ-型の半導体領域ＰＶ１，ＰＶ１）間のパンチスルーを抑制または防止する能力を向上させることができる。すなわち、高耐圧ｐＭＩＳＱＨｐ３の動作時の実効的なチャネル長の短縮を抑えることができる。このため、高耐圧ｐＭＩＳＱＨｐ３の設計上のチャネル長（第１方向Ｘの長さ）を短くすることができる。また、上記カウンタドープ領域ＤＲは、パターンが大きい上、左右の領域がカウンタードープ用の不純物が形成するのと同じ導電型のｐ型の半導体領域ＰＶ１，ＰＶ１なので第１方向Ｘに多少ずれても問題なく、前記実施の形態１の場合よりも位置合わせ余裕を大きくとることができる。すなわち、このカウンタードープ技術は、高耐圧ｐＭＩＳＱＨｐ３のサイズを小さくしても充分対応できる。これらにより、本実施の形態４では、高耐圧ｐＭＩＳＱＨｐ３のサイズを前記実施の形態１の場合よりも縮小させることができる。したがって、本実施の形態４の高耐圧ｐＭＩＳＱＨｐ３を有する半導体チップのサイズを縮小させることができる。
【００７１】
次に、図７１は、高耐圧ｐＭＩＳＱＨｐ３を複数配置した場合の要部平面図の一例を示している。高耐圧ｐＭＩＳＱＨｐ３は、各々のチャネルの方向（電流が流れる方向）が第１方向Ｘに沿うような状態で隣接して配置されている。互いに隣接する高耐圧ｐＭＩＳＱＨｐ３は、ソースおよびドレイン用のｐ+型の半導体領域Ｐ１，Ｐ２を共有するように配置されている。そして、ｎ+型の半導体領域Ｎ１およびｎ型ウエルＮＷ１は、その複数の高耐圧ｐＭＩＳＱＨｐ３の一群を取り囲むように配置されている。したがって、個々の高耐圧ｐＭＩＳＱＨｐ３のサイズ縮小量は小さいとしても全体として大きなサイズ縮小が可能になるので、高耐圧ｐＭＩＳＱＨｐ３を有する半導体チップのサイズを大幅に縮小させることができる。
【００７２】
（実施の形態５）
本実施の形態５では、前記実施の形態４の高耐圧ＭＩＳの変形例であって、ソース−ウエル間に大きな耐圧を必要としない場合の高耐圧ＭＩＳ構造の一例を説明する。
【００７３】
図７２はその高耐圧ｐＭＩＳＱＨｐ４の一例の要部平面図、図７３は図７２と同一箇所の平面図であって特に高耐圧ｐＭＩＳＱＨｐ４の電界緩和機能を持つｐ-型の半導体領域ＰＶ１とカウンタードープ領域ＤＲとの配置関係を示した要部平面図、図７４は図７２と同一箇所の平面図であって特に高耐圧ｐＭＩＳＱＨｐ４の各半導体領域の様子を示した要部平面図、図７５は図７２と同一箇所の平面図であって特に活性領域内における半導体領域の様子を示した要部平面図、図７６は図７２〜図７５のＸ７−Ｘ７線の断面図、図７７は図７２〜図７５のＸ８−Ｘ８線の断面図をそれぞれ示している。なお、図７２〜図７５のＹ５−Ｙ５線の断面図は前記図７０と同じなので省略する。また、図７４および図７５は平面図であるが図面を見易くするため分離領域にハッチングを付す。また、本実施の形態５でも、高耐圧ｐＭＩＳを例に説明するが、前記実施の形態１〜４と同様に、高耐圧ｎＭＩＳにも適用できる。
【００７４】
本実施の形態５の半導体装置の高耐圧ｐＭＩＳ（第４、第１１、第１２高耐圧電界効果トランジスタ）ＱＨｐ４は、例えば耐圧６０Ｖを実現可能な構造とされている。高電位側の電源電圧は、例えば３７Ｖ程度、低電位（基準電位）側の電源電圧は、例えば０（零）Ｖである。本実施の形態５においては、キンク対策は、前記実施の形態４と同じなので説明を省略する。前記実施の形態４と異なるのは、以下の通りである。すなわち、本実施の形態５では、ドレイン用のｐ+型の半導体領域Ｐ１ｄとチャネル領域との間には前記実施の形態４と同様に分離部３が介在され、ドレイン用のｐ+型の半導体領域Ｐ１ｄは電界緩和機能を持つｐ-型の半導体領域ＰＶ１を通じて活性領域Ｌ５のチャネル領域と電気的に接続されているのに対して、ソース用のｐ+型の半導体領域Ｐ１ｓとチャネル領域との間には分離部３が介在されておらず、ソース用のｐ+型の半導体領域Ｐ１ｓとチャネル領域とが１つの活性領域Ｌ５内において隣接して配置され電界緩和機能を持つｐ-型の半導体領域ＰＶ１を介在せずに互いに電気的に接続されている。ゲート電極ＨＧは、活性領域Ｌ５の全面を覆うようには形成されておらず、活性領域Ｌ５において、ゲート電極ＨＧが平面的に重なる部分（ドレイン側の電界緩和機能を持つｐ-型の半導体領域ＰＶ１が配置された部分を除く）にチャネル領域が形成され、ゲート電極ＨＧが平面的に重なっていない部分にソース用のｐ+型の半導体領域Ｐ１ｓが配置されている。ただし、本実施の形態５では、前記実施の形態４と同様に、活性領域Ｌ５においてカウンタードープ用の不純物が導入されなかった活性領域Ｌ５の第２方向Ｙの両端の領域はｎ+型の半導体領域ＮＶ１ｐとされている一方、カウンタードープ用の不純物が導入された領域（電界緩和機能を持つｐ-型の半導体領域ＰＶ１，ＰＶ１の配置された領域を除く）はｎ-型の半導体領域ＮＶ１ｍとされている。また、このｎ-型の半導体領域ＮＶ１ｍは基板１Ｓ表面付近に形成されており、ｎ+型の半導体領域ＮＶ１ｐの上部に形成されている。すなわち、ｎ-型の半導体領域ＮＶ１ｍはｎ+型の半導体領域ＮＶ１ｐよりも浅い位置に形成されている。このため、ゲート電極ＨＧが平面的に重なる活性領域Ｌ５であっても、上記活性領域Ｌ５のチャネル領域の中央（基板１Ｓの主面部）でのしきい値電圧を、活性領域Ｌ５の第２方向Ｙの両端（分離部３の側壁に接する基板１Ｓ部分）でのしきい値電圧よりも低くすることができるので、前記実施の形態４と同様に上記キンク現象の発生を抑制または防止することができる（しきい値電圧については前記実施の形態１で説明したのと同じである）。
【００７５】
ここでも、前述の実施の形態４と同様に、図７０に示すように、活性領域Ｌ５内のゲート電極の幅方向（第２方向Ｙ）において、ゲート電極ＨＧ下のチャネル領域を形成するｎ-型の半導体領域ＮＶ１ｍの長さとｎ+型の半導体領域ＮＶ１ｐの長さは、ｎ-型の半導体領域ＮＶ１ｍの長さの方が長くなるように形成されている。すなわち、ｎ-型の半導体領域ＮＶ１ｍは、チャネル領域の半分以上を占めるように形成されている。これにより、チャネル領域の第２方向Ｙの両端に形成される動作し難いＭＩＳの領域を減らすことができるので、本実施の形態における高耐圧ＭＩＳ（例えば、高耐圧ｐＭＩＳＱＨｐ３）の実効的な動作速度の低減を防止することができる。
【００７６】
このとき、ゲート電極ＨＧのゲート幅方向において、相対的に低濃度の半導体領域ＮＶ１ｍは、相対的に高濃度の半導体領域ＮＶ１ｐに囲まれており、高濃度の半導体領域ＮＶ１ｐは基板１Ｓの主面から低濃度の半導体領域ＮＶ１ｍよりも深い位置になるように形成されている。
【００７７】
また、ｎ+型の半導体領域ＮＶｐ１は分離部３よりも深くなるように形成されている。このように半導体領域ＮＶｐ１を形成することで、分離部３の上部に接する基板１Ｓの肩部におけるしきい値を高くすることができる。これによりキンク現象の発生を抑制することができる。
【００７８】
また、本実施の形態５の構造では、ソース用のｐ+型の半導体領域Ｐ１ｓ、深いｎ型ウエルＤＮＷ、ｎ+型の半導体領域ＮＶ１ｐおよびｎ-型の半導体領域ＮＶ１ｍへの供給電位が等しくなるように、すなわち、ソース用のｐ+型の半導体領域Ｐ１ｓ、深いｎ型ウエルＤＮＷ、ｎ+型の半導体領域ＮＶ１ｐおよびｎ-型の半導体領域ＮＶ１ｍの間に電位差が生じないような回路構成とされる。
【００７９】
このような本実施の形態５では、前記実施の形態２で説明したのと同じ理由から高耐圧ｐＭＩＳＱＨｐ４のサイズを縮小することができる。特に本実施の形態５では、前記実施の形態４で説明したように、パンチスルーの抑制または防止能力を向上できること等から前記実施の形態２の場合よりもさらに高耐圧ｐＭＩＳＱＨｐ４のサイズを縮小させることができる。したがって、本実施の形態５の高耐圧ｐＭＩＳＱＨｐ４を有する半導体チップのサイズを前記実施の形態２の場合よりもさらに縮小させることができる。
【００８０】
（実施の形態６）
本実施の形態６では、前記実施の形態４，５の構造の高耐圧ＭＩＳと、低耐圧ＭＩＳとを同一の基板１Ｓに持つ半導体装置の製造方法の一例を図７８〜図１０１により説明する。なお、図７８〜図１０１中の符号ＨＲ３は前記実施の形態４の構造の高耐圧ＭＩＳの形成領域（Ｘ５−Ｘ５）、符号ＨＲ４は前記実施の形態５の構造の高耐圧ＭＩＳの形成領域（Ｘ７−Ｘ７）、符号ＬＲは低耐圧ＭＩＳの形成領域をそれぞれ示している。
【００８１】
まず、前記実施の形態３の図１６〜図３３で説明したのと同じ工程を経た後、図７８〜図８０の同一製造工程中の基板１Ｓの要部断面に示すように、基板１Ｓの主面上に、レジスト膜ＰＲ３のパターンを上記リソグラフィ工程により形成する。このレジスト膜ＰＲ３のパターンは、高耐圧ｎＭＩＳ形成領域の電界緩和機能を持つｎ-型の半導体領域と高耐圧ｐＭＩＳ形成領域のｎ+型の半導体領域との双方の形成領域が露出され、それ以外が覆われるように形成されている。続いて、レジスト膜ＰＲ３のパターンをマスクとして基板１Ｓに、例えばリンをイオン注入法等により選択的に導入する。これにより、高耐圧ｎＭＩＳ形成領域では、深いｐ型ウエルＤＰＷが形成されているので、ｎ-型の半導体領域ＮＶ１が形成され、高耐圧ｐＭＩＳ形成領域では、深いｎ型ウエルＤＮＷが形成されているので、ｎ+型の半導体領域ＮＶ１ｐが形成される。このとき、半導体領域ＮＶ１および半導体領域ＮＶ１ｐは分離部３よりも深くなるように形成する。このように半導体領域ＮＶ１ｐを形成することで、キンク現象の発生を抑制または防止する能力を高めることができる。なお、この段階では高耐圧ｎＭＩＳ形成領域の電界緩和機能を持つｎ-型の半導体領域ＮＶ１および高耐圧ｐＭＩＳ形成領域のｎ+型の半導体領域ＮＶ１ｐは、それらを形成する不純物が導入された段階でそれらの領域が完全に形成されているわけではないが説明を分かり易くするためにそれらの領域も図示する。
【００８２】
次いで、レジスト膜ＰＲ３を除去した後、図８１〜図８３の同一製造工程中の基板１Ｓの要部断面に示すように、基板１Ｓの主面上に、レジスト膜ＰＲ４のパターンを上記リソグラフィ工程により形成する。このレジスト膜ＰＲ４のパターンは、高耐圧ｐＭＩＳ形成領域の電界緩和機能を持つｐ-型の半導体領域と高耐圧ｎＭＩＳ形成領域のｐ+型の半導体領域との双方の形成領域が露出され、それ以外が覆われるように形成されている。続いて、レジスト膜ＰＲ４のパターンをマスクとして基板１Ｓに、例えばホウ素をイオン注入法等により選択的に導入する。これにより、高耐圧ｐＭＩＳ形成領域では、深いｎ型ウエルＤＮＷが形成されているので、ｐ-型の半導体領域ＰＶ１が形成され、高耐圧ｎＭＩＳ形成領域では、深いｐ型ウエルＤＰＷが形成されているので、ｐ+型の半導体領域（第５、第１５、第１７半導体領域）ＰＶ１ｐが形成される。このとき、半導体領域ＰＶ１および半導体領域ＰＶ１ｐは分離部３よりも深くなるように形成する。このように半導体領域ＮＶ１ｐを形成することで、キンク現象の発生を抑制または防止する能力を高めることができる。なお、この段階では、高耐圧ｎＭＩＳ形成領域の電界緩和機能を持つｎ-型の半導体領域ＮＶ１、高耐圧ｐＭＩＳ形成領域のｎ+型の半導体領域ＮＶ１ｐ、高耐圧ｐＭＩＳ形成領域の電界緩和機能を持つｐ-型の半導体領域ＰＶ１および高耐圧ｎＭＩＳ形成領域のｐ+型の半導体領域ＰＶ１ｐは完全に形成されているわけではないが、説明を分かり易くするためにそれらの領域も図示する。
【００８３】
次いで、レジスト膜ＰＲ４を除去した後、基板１Ｓに対して引き延ばし拡散処理（熱処理）を施すことにより、図８４〜図８６の同一製造工程中の基板１Ｓの要部断面に示すように、高耐圧ｎＭＩＳ形成領域の電界緩和機能を持つｎ-型の半導体領域ＮＶ１、高耐圧ｎＭＩＳ形成領域のｐ+型の半導体領域ＰＶ１ｐ、高耐圧ｐＭＩＳ形成領域の電界緩和機能を持つｐ-型の半導体領域ＰＶ１および高耐圧ｐＭＩＳ形成領域のｎ+型の半導体領域ＮＶ１ｐを分離部３よりも深く、深いｎ型ウエルＤＮＷおよび深いｐ型ウエルＤＰＷよりは浅い位置位置まで引き伸ばした状態で形成する。このように本実施の形態６では、ｐ+型の半導体領域ＰＶ１ｐおよびｎ+型の半導体領域ＮＶ１ｐを、電界緩和機能を持つｐ-型の半導体領域ＰＶ１およびｎ-型の半導体領域ＮＶ１と同一形成工程時に形成するので、ｐ+型の半導体領域ＰＶ１ｐおよびｎ+型の半導体領域ＮＶ１ｐを形成するからといって半導体装置の製造工程を増やすこともない。したがって、半導体装置の製造時間やコストを大幅に増大させることなく、性能および信頼性の高い半導体装置を提供することができる。
【００８４】
次いで、カウンタードープ工程に移行する。図８７〜図９２は、高耐圧ｎＭＩＳ形成領域に対するカウンタードープ工程時の基板１Ｓの要部断面図を示している。図８７は図６４〜図６７のＸ５−Ｘ５線に相当する箇所を含む断面図、図８８は図６４〜図６７のＸ６−Ｘ６線に相当する箇所を含む断面図、図８９は図７２〜図７５のＸ７−Ｘ７線に相当する箇所を含む断面図、図９０は図７２〜図７５のＸ８−Ｘ８線に相当する箇所を含む断面図、図９１は図６４〜図６７のＹ４−Ｙ４線または図７２〜図７５のＹ５−Ｙ５線に相当する断面図、図９２はカウンタードープ工程時の低耐圧ＭＩＳの形成領域の要部断面図をそれぞれ示している。なお、このカウンタードープ工程時の図６４〜図６７のＹ４−Ｙ４線および図７２〜図７５のＹ５−Ｙ５線に相当する箇所の断面図は同じなので、説明を簡単にするため図９１の１図のみにその断面図を示す。
【００８５】
まず、基板１Ｓ（すなわち、ウエハ）の主面上に、レジスト膜ＰＲ５のパターンを上記リソグラフィ工程を経て形成する。レジスト膜ＰＲ５のパターンは、高耐圧ｎＭＩＳ形成領域のカウンタードープ領域ＤＲが開口され、それ以外が覆われるように形成されている。すなわち、形成領域ＨＲ３では、図８７および図９１に示すように、高耐圧ｎＭＩＳ側の活性領域Ｌ１の第２方向Ｙの両端一部がレジスト膜ＰＲ５で覆われ、図８８および図９１に示すように、それ以外の高耐圧ｎＭＩＳ側の活性領域Ｌ１がレジスト膜ＰＲ５から露出されている。また、形成領域ＨＲ４では、図８９および図９１に示すように、高耐圧ｎＭＩＳ側の活性領域Ｌ５の第２方向Ｙの両端一部がレジスト膜ＰＲ５で覆われ、図９０および図９１に示すように、それ以外の高耐圧ｎＭＩＳ側の活性領域Ｌ５がレジスト膜ＰＲ５から露出されている。続いて、レジスト膜ＰＲ５のパターンをマスクとして基板１Ｓに、例えばリンまたはヒ素（Ａｓ）をイオン注入法等により選択的に、かつ、浅く導入する。これにより、レジスト膜ＰＲ５から露出された高耐圧ｎＭＩＳ側の活性領域Ｌ１，Ｌ５のｐ+型の半導体領域ＰＶ１ｐの上部にｐ-型の半導体領域（第６、第１６、第１８半導体領域）ＰＶ１ｍを形成する。一方、同じ高耐圧ｎＭＩＳ側の活性領域Ｌ１，Ｌ５でも第２方向Ｙの両端部のレジスト膜ＰＲ５で覆われた領域のｐ+型の半導体領域ＰＶ１ｐの上部はｐ+型のままになる。また、このｐ-型の半導体領域ＰＶ１ｍは半導体基板１Ｓ表面付近に形成されており、ｐ+型の半導体領域ＰＶ１ｐの上部に形成されている。すなわち、ｐ-型の半導体領域ＰＶ１ｍはｐ+型の半導体領域ＰＶ１ｐよりも浅い位置に形成されている。このため、高耐圧ｎＭＩＳ側の活性領域Ｌ１，Ｌ５のチャネル領域の中央（基板１Ｓの主面部）でのしきい値電圧を、活性領域Ｌ１，Ｌ５の第２方向Ｙの両端（分離部３の側壁に接する基板１Ｓ部分）でのしきい値電圧よりも低くすることができるので、上記キンク現象の発生を抑制または防止することができる。
【００８６】
ここで、後に形成されるゲート電極の幅方向（第２方向Ｙ）において、ゲート電極ＨＧ下のチャネル領域を形成する半導体領域ＰＶ１ｍの長さと半導体領域ＰＶ１ｐの長さは、半導体領域ＰＶ１ｍの長さの方が長くなるように形成されている。これにより、チャネル領域の第２方向Ｙの両端に形成される動作し難いＭＩＳの領域を減らすことができるので、本実施の形態における高耐圧ｎＭＩＳの実効的な動作速度の低減を防止することができる。
【００８７】
また、このとき、半導体領域ＰＶｐ１は分離部３よりも深くなるように形成されている。このように半導体領域ＰＶｐ１を形成することで、分離部３の上部に接する基板１Ｓの肩部におけるしきい値を高くすることができる。これによりキンク現象の発生を抑制することができる。
【００８８】
次いで、レジスト膜ＰＲ５を除去した後、高耐圧ｐＭＩＳ形成領域に対するカウンタードープ工程に移行する。図９３〜図９８は、高耐圧ｐＭＩＳ形成領域に対するカウンタードープ工程時の基板１Ｓの要部断面図を示している。図９３は図６４〜図６７のＸ５−Ｘ５線に相当する箇所を含む断面図、図９４は図６４〜図６７のＸ６−Ｘ６線に相当する箇所を含む断面図、図９５は図７２〜図７５のＸ７−Ｘ７線に相当する箇所を含む断面図、図９６は図７２〜図７５のＸ８−Ｘ８線に相当する箇所を含む断面図、図９７は図６４〜図６７のＹ４−Ｙ４線または図７２〜図７５のＹ５−Ｙ５線に相当する断面図、図９８はカウンタードープ工程時の低耐圧ＭＩＳの形成領域の要部断面図をそれぞれ示している。なお、このカウンタードープ工程時の図６４〜図６７のＹ４−Ｙ４線および図７２〜図７５のＹ５−Ｙ５線に相当する箇所の断面図も同じなので、説明を簡単にするため図９７の１図のみにその断面図を示す。
【００８９】
まず、基板１Ｓ（すなわち、ウエハ）の主面上に、レジスト膜ＰＲ６のパターンを上記リソグラフィ工程を経て形成する。レジスト膜ＰＲ６のパターンは、高耐圧ｐＭＩＳ形成領域のカウンタードープ領域ＤＲが開口され、それ以外が覆われるように形成されている。すなわち、形成領域ＨＲ３では、図９３および図９７に示すように、高耐圧ｐＭＩＳ側の活性領域Ｌ１の第２方向Ｙの両端一部がレジスト膜ＰＲ６で覆われ、図９７および図９７に示すように、それ以外の高耐圧ｐＭＩＳ側の活性領域Ｌ１がレジスト膜ＰＲ６から露出されている。また、形成領域ＨＲ４では、図９５および図９７に示すように、高耐圧ｐＭＩＳ側の活性領域Ｌ５の第２方向Ｙの両端一部がレジスト膜ＰＲ６で覆われ、図９６および図９７に示すように、それ以外の高耐圧ｐＭＩＳ側の活性領域Ｌ５がレジスト膜ＰＲ６から露出されている。続いて、レジスト膜ＰＲ６のパターンをマスクとして基板１Ｓに、例えばホウ素をイオン注入法等により選択的に、かつ、浅く導入する。これにより、レジスト膜ＰＲ６から露出された高耐圧ｐＭＩＳ側の活性領域Ｌ１，Ｌ５のｎ+型の半導体領域ＮＶ１ｐの上部にｎ-型の半導体領域ＮＶ１ｍを形成する。一方、同じ高耐圧ｐＭＩＳ側の活性領域Ｌ１，Ｌ５でも第２方向Ｙの両端部のレジスト膜ＰＲ６で覆われた領域のｎ+型の半導体領域ＮＶ１ｐの上部はｎ+型のままになる。また、このｎ-型の半導体領域ＮＶ１ｍは半導体基板１Ｓ表面付近に形成されており、ｎ+型の半導体領域ＮＶ１ｐの上部に形成されている。すなわち、ｎ-型の半導体領域ＮＶ１ｍはｎ+型の半導体領域ＮＶ１ｐよりも浅い位置に形成されている。このため、高耐圧ｐＭＩＳの活性領域Ｌ１，Ｌ５のチャネル領域の中央（基板１Ｓの主面部）でのしきい値電圧を、高耐圧ｐＭＩＳの活性領域Ｌ１，Ｌ５の第２方向Ｙの両端（分離部３の側壁に接する基板１Ｓ部分）でのしきい値電圧よりも低くすることができるので、上記キンク現象の発生を抑制または防止することができる。
【００９０】
ここで、後に形成されるゲート電極の幅方向（第２方向Ｙ）において、ゲート電極ＨＧ下のチャネル領域を形成する半導体領域ＮＶ１ｍの長さと半導体領域ＮＶ１ｐの長さは、半導体領域ＮＶ１ｍの長さの方が長くなるように形成されている。すなわち、半導体領域ＮＶ１ｍは、チャネル領域の半分以上を占めるように形成されている。これにより、チャネル領域の第２方向Ｙの両端に形成される動作し難いＭＩＳの領域を減らすことができるので、本実施の形態における高耐圧ｐＭＩＳの実効的な動作速度の低減を防止することができる。
【００９１】
また、このとき、半導体領域ＮＶｐ１は分離部３よりも深くなるように形成されている。このように半導体領域ＮＶｐ１を形成することで、分離部３の上部に接する基板１Ｓの肩部におけるしきい値を高くすることができる。これによりキンク現象の発生を抑制することができる。
【００９２】
その後、レジスト膜ＰＲ６を除去した後、前記実施の形態３と同様の工程を経て、図９９〜図１０１の同一製造工程中の基板１Ｓの要部断面に示すように、同一の基板１Ｓに、高耐圧ｎＭＩＳ（第９、第１０高耐圧電界効果トランジスタ）ＱＨｎ３、高耐圧ｎＭＩＳ（第１１、第１２高耐圧電界効果トランジスタ）ＱＨｎ４、高耐圧ｐＭＩＳＱＨｐ３，ＱＨｐ４、低耐圧ｎＭＩＳＱＬｎ１および低耐圧ｐＭＩＳＱＬｐ１を形成する。なお、本実施の形態６においても、図面を見易くするため絶縁膜６ａの図示を省略する。これにより、製造工程において、低耐圧ＭＩＳ製造プロセスと高耐圧ＭＩＳ製造プロセスとを共用させることにより、低耐圧ＭＩＳと高耐圧ＭＩＳとを同一の基板１Ｓに持つ半導体装置の製造工程の低減を図ることができる。
【００９３】
（実施の形態７）
本実施の形態７では、前記実施の形態４の半導体装置の溝型の分離部３を、ＬＯＣＯＳ（Local Oxidization of Silicon）法で形成した分離部に代えた場合について説明する。
【００９４】
本実施の形態７の高耐圧ＭＩＳの一例の要部断面図を図１０２〜図１０４に示す。平面図は、前記実施の形態４の図６４〜図６７と同じである。図１０２は図６４〜図６７のＸ５−Ｘ５線に相当する箇所の断面図、図１０３は図６４〜図６７のＸ６−Ｘ６線に相当する箇所の断面図、図１０４は図６４〜図６７のＹ４−Ｙ４線に相当する箇所の断面図をそれぞれ示している。なお、ここでも、高耐圧ｐＭＩＳＱＨｐ５に本発明を適用した場合について説明するが、高耐圧ｎＭＩＳに適用することもできる。
【００９５】
本実施の形態７の高耐圧ｐＭＩＳＱＨｐ５は、分離部３がＬＯＣＯＳ法で形成されている以外は前記実施の形態４と同じである。すなわち、基板１Ｓの主面に溝を掘って絶縁膜で埋めることで分離部を形成するのではなく、基板１Ｓの主面上の活性領域に、薄い酸化シリコン等からなる絶縁膜とその上に堆積された窒化シリコン等からなる耐酸化性の絶縁膜との積層パターンを形成した後、基板１Ｓに対して熱酸化処理を施すことにより、上記積層パターンから露出された分離領域に酸化シリコン等からなる分離部３を形成する。
【００９６】
本実施の形態７においても、前記実施の形態４で説明したように、ソースおよびドレイン用のｐ+型の半導体領域Ｐ１，Ｐ１（ｐ-型の半導体領域ＰＶ１，ＰＶ１）間のパンチスルーを抑制または防止する能力を向上させることができるので、高耐圧ｐＭＩＳＱＨｐ５の設計上のチャネル長（第１方向Ｘの長さ）を短くすることができる。すなわち、分離部３がＬＯＣＯＳ法で形成されている高耐圧ｐＭＩＳＱＨ５であっても、そのサイズの縮小が可能であり、その高耐圧ｐＭＩＳＱＨｐ５を有する半導体チップのサイズを縮小させることが可能となる。
【００９７】
また、分離部３以外の構造および製造方法は、前述の実施の形態４および６と同様であり、同様の効果を得ることができるので、その説明は省略する。
【００９８】
（実施の形態８）
本実施の形態８では、前記実施の形態５の半導体装置の溝型の分離部３を、ＬＯＣＯＳ法で形成した分離部に代えた場合について説明する。
【００９９】
本実施の形態８の高耐圧ＭＩＳの一例の要部断面図を図１０５、図１０６に示す。平面図は、前記実施の形態５の図７２〜図７５と同じである。図１０５は図７２〜図７５のＸ７−Ｘ７線に相当する箇所の断面図、図１０６は図７２〜図７５のＸ８−Ｘ８線に相当する箇所の断面図をそれぞれ示している。図７２〜図７５のＹ５−Ｙ５線の断面図は、前記実施の形態７の図１０４と同じなので省略する。なお、ここでも、高耐圧ｐＭＩＳＱＨｐ５に本発明を適用した場合について説明するが、高耐圧ｎＭＩＳに適用することもできる。
【０１００】
本実施の形態８の高耐圧ｐＭＩＳＱＨｐ６は、分離部３がＬＯＣＯＳ法で形成されている以外は前記実施の形態５と同じである。すなわち、前記実施の形態７と同様に、基板１Ｓの主面上の活性領域に、薄い酸化シリコン等からなる絶縁膜とその上に堆積された窒化シリコン等からなる耐酸化性の絶縁膜との積層パターンを形成した後、基板１Ｓに対して熱酸化処理を施すことにより、上記積層パターンから露出された分離領域に、酸化シリコン等からなる分離部３を形成する。
【０１０１】
本実施の形態８においても、前記実施の形態４〜６と同様に、高耐圧ｐＭＩＳＱＨｐ６のパンチスルーを抑制または防止する能力を向上させることができるので、高耐圧ｐＭＩＳＱＨｐ６の設計上のチャネル長（第１方向Ｘの長さ）を短くすることができる。したがって、分離部３がＬＯＣＯＳ法で形成されている高耐圧ｐＭＩＳＱＨ６のサイズの縮小させることができるので、その高耐圧ｐＭＩＳＱＨｐ６を有する半導体チップのサイズを縮小させることができる。
【０１０２】
また、分離部３以外の構造および製造方法は、前述の実施の形態５および６と同様であり、同様の効果を得ることができるので、その説明は省略する。
【０１０３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０４】
例えば前記実施の形態１〜８では、高耐圧ＭＩＳのゲート電極と低耐圧ＭＩＳのゲート電極とを別工程で形成した場合について説明したが、これに限定されるものではなく、高耐圧ＭＩＳのゲート電極と低耐圧ＭＩＳのゲート電極とを同一工程で形成しても良い。この場合は、例えば次のようにする。まず、前記実施の形態３，６のように高耐圧ＭＩＳのＣＶＤ法による絶縁膜６ｂをパターニングした後、高耐圧ＭＩＳの形成領域をレジスト膜で覆う。続いて、低耐圧ＭＩＳの形成領域の基板１Ｓの主面の活性領域のシリコンが露出するようにエッチングした後、レジスト膜を除去する。その後、低耐圧ＭＩＳのゲート絶縁膜を熱酸化法等により形成した後、基板１Ｓの主面全面に、ゲート電極形成用の導体膜を堆積し、これを上記リソグラフィ工程およびドライエッチング工程を経てパターニングすることにより、高耐圧ＭＩＳと低耐圧ＭＩＳの形成領域にゲート電極を形成する。
【０１０５】
また、高耐圧ＭＩＳのドレイン耐圧が、例えば７〜３０Ｖ程度の比較的低い場合、低耐圧ＭＩＳのウエルを形成するためのイオン注入法等による不純物導入を、高耐圧ＭＩＳの電界緩和機能を持つ半導体領域（ＰＶ１，ＮＶ１）およびチャネルストッパを形成するためのイオン注入法等による不純物導入と兼ねても良い。この場合、１回の導入工程で低耐圧ＭＩＳのウエル、高耐圧ＭＩＳの電界緩和機能を持つ半導体領域およびチャネルストッパを形成できる。すなわち、レジスト塗布、現像、露光といった一連の処理を伴うリソグラフィ工程を削減できるので、半導体装置の製造工程を大幅に低減できる。
【０１０６】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である液晶表示装置のドライバ回路や高電流制御を行うモータ制御ドライバ回路等に適用される半導体装置の製造方法に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば自動車の各種回路等に用いる等、他の電子機器の半導体装置の製造方法にも適用できる。
【産業上の利用可能性】
【０１０７】
本発明は、半導体装置の製造業に適用できる。
【図面の簡単な説明】
【０１０８】
【図１】本発明の一実施の形態である半導体装置の高耐圧電界効果トランジスタの要部平面図である。
【図２】図１と同一箇所の平面図であって特に高耐圧電界効果トランジスタの電界緩和用の半導体領域と主要部の半導体領域との配置関係を示した要部平面図である。
【図３】図１と同一箇所の平面図であって特に高耐圧電界効果トランジスタのゲート電極と活性領域と主要部の半導体領域との配置関係を示した要部平面図である。
【図４】図１と同一箇所の平面図であって特に分離領域および活性領域を示した要部平面図である。
【図５】図１〜図４のＸ１−Ｘ１線の断面図である。
【図６】図１〜図４のＸ２−Ｘ２線の断面図である。
【図７】図１〜図４のＹ１−Ｙ１線の断面図である。
【図８】高耐圧電界効果トランジスタを用いた回路の一例の回路図である。
【図９】高耐圧電界効果トランジスタを用いた回路の他の例の回路図である。
【図１０】本発明の他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例の要部平面図である。
【図１１】図１０と同一箇所の平面図であって特に高耐圧電界効果トランジスタの電界緩和機能を持つ半導体領域と、ソース用のｐ+型の半導体領域と、ｎ+型の半導体領域との配置関係を示した要部平面図である。
【図１２】図１０と同一箇所の平面図であって特に高耐圧電界効果トランジスタのゲート電極と活性領域とｎ+型の半導体領域との配置関係を示した要部平面図である。
【図１３】図１０と同一箇所の平面図であって特に分離領域および活性領域を示した要部平面図である。
【図１４】図１０〜図１３のＸ３−Ｘ３線の断面図である。
【図１５】図１０〜図１３のＸ４−Ｘ４線の断面図である。
【図１６】本発明の一実施の形態である半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図１７】図１６と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図１８】図１６と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図１９】図１６〜図１８の要部拡大断面図である。
【図２０】図１６〜図１９に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図２１】図２０と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図２２】図２０と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図２３】図２０〜図２２の要部拡大断面図である。
【図２４】図２０〜図２２に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図２５】図２４と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図２６】図２４と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図２７】図２４〜図２６の要部拡大断面図である。
【図２８】図２３〜図２７に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図２９】図２８と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図３０】図２８と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図３１】図２８〜図３０に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図３２】図３１と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図３３】図３１と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図３４】図３１〜図３３に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図３５】図３４と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図３６】図３４と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図３７】図３４〜図３６に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図３８】図３７と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図３９】図３７と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図４０】図３７〜図３９に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図４１】図４０と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図４２】図４０と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図４３】図４０〜図４２に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図４４】図４３と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図４５】図４３と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図４６】図４３〜図４５に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図４７】図４６と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図４８】図４６と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図４９】図４６〜図４８に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図５０】図４９と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図５１】図４９と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図５２】図４９〜図５１に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図５３】図５２と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図５４】図５２と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図５５】図５２〜図５４に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図５６】図５５と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図５７】図５５と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図５８】図５５〜図５７に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図５９】図５８と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図６０】図５８と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図６１】図５８〜図６０に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第１形成領域の要部断面図である。
【図６２】図６１と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第２形成領域の要部断面図である。
【図６３】図６１と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図６４】本発明の他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例の要部平面図である。
【図６５】図６４と同一箇所の平面図であって特に高耐圧電界効果トランジスタの電界緩和機能を持つｐ-型の半導体領域とカウンタードープ領域との配置関係を示した要部平面図である。
【図６６】図６４と同一箇所の平面図であって特に高耐圧電界効果トランジスタの各半導体領域の様子を示した要部平面図である。
【図６７】図６４と同一箇所の平面図であって活性領域内における半導体領域の様子を示した要部平面図である。
【図６８】図６４〜図６７のＸ５−Ｘ５線の断面図である。
【図６９】図６４〜図６７のＸ６−Ｘ６線の断面図である。
【図７０】図６４〜図６７のＹ４−Ｙ４線の断面図である。
【図７１】図６４の高耐圧電界効果トランジスタを複数配置した場合の一例の要部平面図である。
【図７２】本発明のさらに他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例の要部平面図である。
【図７３】図７２と同一箇所の平面図であって特に高耐圧電界効果トランジスタの電界緩和機能を持つｐ-型の半導体領域とカウンタードープ領域との配置関係を示した要部平面図である。
【図７４】図７２と同一箇所の平面図であって特に高耐圧電界効果トランジスタの各半導体領域の様子を示した要部平面図である。
【図７５】図７２と同一箇所の平面図であって特に活性領域内における半導体領域の様子を示した要部平面図である。
【図７６】図７２〜図７５のＸ７−Ｘ７線の断面図である。
【図７７】図７２〜図７５のＸ８−Ｘ８線の断面図である。
【図７８】本発明の一実施の形態である半導体装置の製造工程中の高耐圧電界効果トランジスタの第３形成領域の要部断面図である。
【図７９】図７８と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第４形成領域の要部断面図である。
【図８０】図７８と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図８１】図７８〜図８０に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第３形成領域の要部断面図である。
【図８２】図８１と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第４形成領域の要部断面図である。
【図８３】図８１と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図８４】図８１〜図８３に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第３形成領域の要部断面図である。
【図８５】図８４と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第４形成領域の要部断面図である。
【図８６】図８４と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図８７】図８４〜図８６に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第３形成領域の図６４〜図６７のＸ５−Ｘ５線に相当する箇所を含む断面図である。
【図８８】図８７と同一製造工程であって図６４〜図６７のＸ６−Ｘ６線に相当する箇所を含む断面図である。
【図８９】図８７と同一製造工程であって図７２〜図７５のＸ７−Ｘ７線に相当する箇所を含む断面図である。
【図９０】図８７と同一製造工程であって図７２〜図７５のＸ８−Ｘ８線に相当する箇所を含む断面図である。
【図９１】図８７と同一製造工程であって図６４〜図６７のＹ４−Ｙ４線または図７２〜図７５のＹ５−Ｙ５線に相当する断面図である。
【図９２】図８７と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図９３】図８７〜図９２に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第３形成領域の図６４〜図６７のＸ５−Ｘ５線に相当する箇所を含む断面図である。
【図９４】図９３と同一製造工程であって図６４〜図６７のＸ６−Ｘ６線に相当する箇所を含む断面図である。
【図９５】図９３と同一製造工程であって図７２〜図７５のＸ７−Ｘ７線に相当する箇所を含む断面図である。
【図９６】図９３と同一製造工程であって図７２〜図７５のＸ８−Ｘ８線に相当する箇所を含む断面図である。
【図９７】図９３と同一製造工程であって図６４〜図６７のＹ４−Ｙ４線または図７２〜図７５のＹ５−Ｙ５線に相当する断面図である。
【図９８】図９３と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図９９】図９３〜図９９に続く半導体装置の製造工程中の高耐圧電界効果トランジスタの第３形成領域の図６４〜図６７のＸ５−Ｘ５線に相当する箇所を含む断面図である。
【図１００】図９９と同一製造工程であって半導体装置の高耐圧電界効果トランジスタの第４形成領域の要部断面図である。
【図１０１】図９９と同一製造工程であって半導体装置の低耐圧電界効果トランジスタの形成領域の要部断面図である。
【図１０２】本発明のさらに他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例であって図６４〜図６７のＸ５−Ｘ５線に相当する箇所の断面図である。
【図１０３】図１０２の高耐圧電界効果トランジスタであって図６４〜図６７のＸ６−Ｘ６線に相当する箇所の断面図である。
【図１０４】図１０２の高耐圧電界効果トランジスタであって図６４〜図６７のＹ４−Ｙ４線に相当する箇所の断面図である。
【図１０５】本発明のさらに他の実施の形態である半導体装置の高耐圧電界効果トランジスタの一例であって図７２〜図７５のＸ７−Ｘ７線に相当する箇所の断面図である。
【図１０６】図１０５の高耐圧電界効果トランジスタであって図７２〜図７５のＸ８−Ｘ８線に相当する箇所の断面図である。
【図１０７】高耐圧電界効果トランジスタで生じたキンク波形の波形図である。
【図１０８】図１０７のキンク波形の説明図である。
【図１０９】キンク対策の無い高耐圧電界効果トランジスタの要部平面図である。
【図１１０】図１０９のＹ５０−Ｙ５０線の断面図である。
【図１１１】本発明の一実施の形態である半導体装置の図１の高耐圧電界効果トランジスタを複数配置した場合の一例の要部平面図である。
【符号の説明】
【０１０９】
１Ｓ  半導体基板
２  シリサイド層
３  分離部
３ａ  溝
３ｂ  絶縁膜
５  サイドウォール
６  ゲート絶縁膜
６ａ，６ｂ  絶縁膜
８  絶縁膜
９  絶縁膜
１０  絶縁膜
１３  導体膜
１４  絶縁膜
１５  ゲート絶縁膜
１６  多結晶シリコン膜
１８  ｐ-型の半導体領域
１９  ｎ-型の半導体領域
２０  ｐ-型の半導体領域
２１  ｎ-型の半導体領域
５０  高耐圧ＭＩＳ・ＦＥＴ
５１  溝型の分離部
５２  半導体基板
５３  ゲート電極
５４  深いウエル
ＱＨｐ，ＱＨｐ１，ＱＨｐ２，ＱＨｐ３，ＱＨｐ４  高耐圧ｐチャネル型ＭＩＳ・ＦＥＴ
ＱＨｐ５，ＱＨｐ６  高耐圧ｐチャネル型ＭＩＳ・ＦＥＴ
ＱＨｎ，ＱＨｎ１，ＱＨｎ２，ＱＨｎ３，ＱＨｎ４  高耐圧ｎチャネル型ＭＩＳ・ＦＥＴ
ＱＬｎ１  低耐圧ｎチャネル型ＭＩＳ・ＦＥＴ
ＱＬｐ１  低耐圧ｐチャネル型ＭＩＳ・ＦＥＴ
ＤＮＷ  深いｎ型ウエル
ＤＰＷ  深いｐ型ウエル
ＰＩＳ  分離用のｐ型の半導体領域
ＰＷ１，ＰＷ２  ｐ+型ウエル
ＮＷ１，ＮＷ２  ｎ+型ウエル
Ｐ１，Ｐ１ｓ，Ｐ１ｄ，Ｐ２，Ｐ３  ｐ+型の半導体領域
ＰＶ１  ｐ-型の半導体領域
ＰＶ１ｐ  ｐ+型の半導体領域
ＰＶ１ｍ  ｐ-型の半導体領域
Ｎ１，Ｎ１ｓ，Ｎ１ｄ，Ｎ２，Ｎ３  ｎ+型の半導体領域
ＮＶ１  ｎ-型の半導体領域
ＮＶ１ｐ  ｎ+型の半導体領域
ＮＶ１ｍ  ｎ-型の半導体領域
Ｌ，Ｌ１〜Ｌ５  活性領域
ＨＧ  ゲート電極
ＬＧ  ゲート電極
ＮＶｋ  ｎ+型の半導体領域
ＰＶｋ  ｐ+型の半導体領域
Ｖｃｃ  高電位側の電源電位
ＧＮＤ  基準電位側の電源電位
Ｒ１，Ｒ２  抵抗
ＰＲ１〜ＰＲ６  フォトレジスト膜
ＤＲ  カウンタードープ領域
Ｓ０  ソース領域
Ｄ０  ドレイン領域
Ｖ０  半導体領域
【図１】
0004707947.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004707947.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0004707947.tif 000031
【図３１】
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【図３２】
0004707947.tif 000033
【図３３】
0004707947.tif 000034
【図３４】
0004707947.tif 000035
【図３５】
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【図３６】
0004707947.tif 000037
【図３７】
0004707947.tif 000038
【図３８】
0004707947.tif 000039
【図３９】
0004707947.tif 000040
【図４０】
0004707947.tif 000041
【図４１】
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【図４２】
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【図４３】
0004707947.tif 000044
【図４４】
0004707947.tif 000045
【図４５】
0004707947.tif 000046
【図４６】
0004707947.tif 000047
【図４７】
0004707947.tif 000048
【図４８】
0004707947.tif 000049
【図４９】
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【図５０】
0004707947.tif 000051
【図５１】
0004707947.tif 000052
【図５２】
0004707947.tif 000053
【図５３】
0004707947.tif 000054
【図５４】
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【図５５】
0004707947.tif 000056
【図５６】
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【図５７】
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【図５８】
0004707947.tif 000059
【図５９】
0004707947.tif 000060
【図６０】
0004707947.tif 000061
【図６１】
0004707947.tif 000062
【図６２】
0004707947.tif 000063
【図６３】
0004707947.tif 000064
【図６４】
0004707947.tif 000065
【図６５】
0004707947.tif 000066
【図６６】
0004707947.tif 000067
【図６７】
0004707947.tif 000068
【図６８】
0004707947.tif 000069
【図６９】
0004707947.tif 000070
【図７０】
0004707947.tif 000071
【図７１】
0004707947.tif 000072
【図７２】
0004707947.tif 000073
【図７３】
0004707947.tif 000074
【図７４】
0004707947.tif 000075
【図７５】
0004707947.tif 000076
【図７６】
0004707947.tif 000077
【図７７】
0004707947.tif 000078
【図７８】
0004707947.tif 000079
【図７９】
0004707947.tif 000080
【図８０】
0004707947.tif 000081
【図８１】
0004707947.tif 000082
【図８２】
0004707947.tif 000083
【図８３】
0004707947.tif 000084
【図８４】
0004707947.tif 000085
【図８５】
0004707947.tif 000086
【図８６】
0004707947.tif 000087
【図８７】
0004707947.tif 000088
【図８８】
0004707947.tif 000089
【図８９】
0004707947.tif 000090
【図９０】
0004707947.tif 000091
【図９１】
0004707947.tif 000092
【図９２】
0004707947.tif 000093
【図９３】
0004707947.tif 000094
【図９４】
0004707947.tif 000095
【図９５】
0004707947.tif 000096
【図９６】
0004707947.tif 000097
【図９７】
0004707947.tif 000098
【図９８】
0004707947.tif 000099
【図９９】
0004707947.tif 000100
【図１００】
0004707947.tif 000101
【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
0004707947.tif 000107
【図１０７】
0004707947.tif 000108
【図１０８】
0004707947.tif 000109
【図１０９】
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【図１１０】
0004707947.tif 000111
【図１１１】
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