(57)【特許請求の範囲】
【請求項１】
半導体基板上に所定間隔を空けて、下から順に積層された第１の絶縁膜、電荷蓄積層、金属酸化物を含む第２の絶縁膜、及び制御ゲート電極をそれぞれ含む複数のワードラインを形成する工程と、
前記ワードライン及び前記ワードライン間の前記半導体基板表面を覆うように膜厚１５ｎｍ以下のシリコン酸窒化膜を形成する工程と、
前記ワードライン間に、ＴＥＯＳ、Ｏ３、及びＨ２Ｏガス雰囲気で温度３８０℃〜４８０℃、圧力５００Ｔｏｒｒ〜６５０Ｔｏｒｒの条件下でＣＶＤ膜を形成する工程と、
を備え、
前記ＣＶＤ膜を形成する工程では、前記金属酸化物の箇所において前記ＣＶＤ膜を他箇所より早く成長させて、前記金属酸化物より低い領域を空洞にすることを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板上に所定間隔を空けて、下から順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、制御ゲート電極、及び金属酸化物膜をそれぞれ含む複数のワードラインを形成する工程と、
前記ワードライン及び前記ワードライン間の前記半導体基板表面を覆うように膜厚１５ｎｍ以下のシリコン酸窒化膜を形成する工程と、
前記ワードライン間に、ＴＥＯＳ、Ｏ３、及びＨ２Ｏガス雰囲気で温度３８０℃〜４８０℃、圧力５００Ｔｏｒｒ〜６５０Ｔｏｒｒの条件下でＣＶＤ膜を形成する工程と、
を備え、
前記ＣＶＤ膜を形成する工程では、前記金属酸化物膜の箇所において前記ＣＶＤ膜を他箇所より早く成長させて、前記金属酸化物膜より低い領域を空洞にすることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来の不揮発性半導体記憶装置では、順に積層されたトンネル酸化膜、浮遊ゲート電極、インターポリ絶縁膜、及び制御ゲート電極を有するワードラインのワードライン間は酸化膜又は窒化膜により埋め込まれていた。しかし、素子の微細化に伴いワードライン間隔が短くなり、隣接するワードラインの浮遊ゲート電極間に発生する寄生容量による浮遊ゲートの閾値電圧のばらつきの増大や、隣接するワードライン間及び浮遊ゲート−拡散層間に発生する寄生容量による書き込み速度の低下が問題になっている。また、電極間に印加される高電界により、電極間埋め込み材が破壊されるという問題があった。
【０００３】
このような問題を解決するため、ワードライン間にエアギャップ（空洞）を設けることが提案されている。例えば、犠牲膜として有機系材料を用い、犠牲膜を灰化により除去することでエアギャップを形成する方法が知られている（例えば特許文献１参照）。しかし、このような方法をワードライン間におけるエアギャップ形成に適用した場合、有機系材料に含まれる炭素などがトンネル酸化膜を劣化させるという問題がある。
【０００４】
また、ワードライン及びワードライン間に埋め込み性の悪い酸化膜を堆積し、隣接する浮遊ゲート電極間に空隙を設ける方法が知られている（例えば特許文献２参照）。しかし、このような方法では空隙の位置や形状にばらつきが生じ、セル毎の閾値電圧にばらつきが発生して信頼性を低下させるという問題がある。
【０００５】
このように従来のエアギャップの形成方法では半導体記憶装置の信頼性を低下させるという問題を有していた。
【特許文献１】特開平１−１３７６５１号公報
【特許文献２】米国特許出願公開第２００６／０００１０７３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は閾値電圧のばらつきを低減し、動作速度を向上させる信頼性の高い半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に所定間隔を空けて形成され、下から順に積層された第１の絶縁膜、電荷蓄積層、金属酸化物を含む第２の絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、前記ワードラインの側面及び前記ワードライン間の前記半導体基板表面を覆う膜厚が１５ｎｍ以下の第３の絶縁膜と、互いに隣接する前記ワードライン間に、前記金属酸化物による触媒効果を用いて前記金属酸化物より低い領域が空洞となるように埋め込まれた第４の絶縁膜と、を備えるものである。
【０００８】
また、本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に所定間隔を空けて形成され、下から順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、制御ゲート電極、及び金属酸化物膜をそれぞれ有する複数のワードラインと、前記ワードラインの側面及び前記ワードライン間の前記半導体基板表面を覆う膜厚が１５ｎｍ以下の第３の絶縁膜と、互いに隣接する前記ワードライン間に、前記金属酸化物膜による触媒効果を用いて前記金属酸化物膜より低い領域が空洞となるように埋め込まれた第４の絶縁膜と、を備えるものである。
【０００９】
また、本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に所定方向に沿って所定間隔を空けて形成された複数の第１の絶縁膜と、それぞれ前記複数の第１の絶縁膜上に形成され、下から順に積層された第１の電荷蓄積膜、金属酸化物膜、及び第２の電荷蓄積膜を含む複数の電荷蓄積層と、前記複数の第１の絶縁膜の間の前記半導体基板表面部に形成された溝を含む空洞であり、上面が前記電荷蓄積層の上面より低く形成された素子分離領域と、前記電荷蓄積層及び前記素子分離領域を覆うように前記所定方向に沿って帯状に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、をそれぞれ有し、所定間隔を空けて形成された複数のワードラインと、互いに隣接する前記ワードライン間に、前記金属酸化物膜による触媒効果を用いて前記金属酸化物膜より低い領域が空洞となるように埋め込まれた第３の絶縁膜と、を備えるものである。
【００１０】
本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に所定間隔を空けて、下から順に積層された第１の絶縁膜、電荷蓄積層、金属酸化物を含む第２の絶縁膜、及び制御ゲート電極をそれぞれ含む複数のワードラインを形成する工程と、前記ワードライン及び前記ワードライン間の前記半導体基板表面を覆うように膜厚１５ｎｍ以下の第３の絶縁膜を形成する工程と、ＣＶＤ法により、前記ワードライン間に、前記金属酸化物による触媒効果を用いて前記金属酸化物より低い領域が空洞となるように第４の絶縁膜を埋め込む工程と、を備えるものである。
【００１１】
また、本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に所定間隔を空けて、下から順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、制御ゲート電極、及び金属酸化物膜をそれぞれ含む複数のワードラインを形成する工程と、前記ワードライン及び前記ワードライン間の前記半導体基板表面を覆うように膜厚１５ｎｍ以下の第３の絶縁膜を形成する工程と、ＣＶＤ法により、前記ワードライン間に、前記金属酸化物膜による触媒効果を用いて前記金属酸化物膜より低い領域が空洞となるように第４の絶縁膜を埋め込む工程と、を備えるものである。
【発明の効果】
【００１２】
本発明によれば、閾値電圧のばらつきを低減し、動作速度を向上させ、信頼性を高くすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
（第１の実施形態）図１乃至図３に本発明の第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図を示す。各図はメモリセルアレイ部のビットライン方向に沿った縦断面を示す。
【００１５】
図１に示すように、半導体基板１０１上にシリコン酸化膜からなるトンネル酸化膜１０２、ポリシリコン膜からなる浮遊ゲート電極１０３を形成する。
【００１６】
そして、所定方向（ビットライン方向）に沿って所定間隔を空けて浮遊ゲート電極１０３、トンネル酸化膜１０２、及び半導体基板１０１を除去して溝（図示せず）を形成する。この溝にシリコン酸化膜を所定の高さまで埋め込んで素子分離領域（図示せず）を形成する。
【００１７】
そして、浮遊ゲート電極１０３及び素子分離領域を覆うようにインターポリ絶縁膜１０４を形成する。インターポリ絶縁膜１０４は金属酸化物を含む。金属酸化物は例えばＺｒＯ２やＰｂＺｒＯ２、ＢａＺｒＯ３などのＺｒ系酸化物、ＨｆＯ２やＨｆＯＮ、ＨｆＡｌＯなどのＨｆ系酸化物、ＬａＯ３などのＬａ系酸化物、Ａｌ２Ｏ３やＡｌＺｒＯ５などのＡｌ系酸化物、Ｔａ２Ｏ５などのＴａ系酸化物、ＴｉＯ２などのＴｉ系酸化物、Ｙ２Ｏ３などのＹ系酸化物を用いることができる。
【００１８】
インターポリ絶縁膜１０４は例えば窒化膜／酸化膜／金属酸化物／酸化膜／窒化膜を積層した構造とすることができる。
【００１９】
インターポリ絶縁膜１０４上に第１のポリシリコン膜を形成する。選択トランジスタ及び周辺トランジスタ（共に図示せず）が形成される領域の第１のポリシリコン膜及びインターポリ絶縁膜１０４の一部を除去して溝を形成する。この溝を埋め込むように第１のポリシリコン膜上に第２のポリシリコン膜を形成する。
【００２０】
メモリセルアレイ部では制御ゲート電極１０５は第１のポリシリコン膜及び第２のポリシリコン膜からなる。また、選択ゲートトランジスタ及び周辺トランジスタではインターポリ絶縁膜１０４の上下のポリシリコン膜（電極層）が接続されたエッチングインターポリ構造になっている。
【００２１】
そして、制御ゲート電極１０５上にシリコン窒化膜１０６を形成する。続いて、シリコン窒化膜１０６上にレジスト１０７を形成し、所定間隔を空けて前記所定方向に直交する方向（ワードライン方向）に沿った帯状となるようにパターニングする。
【００２２】
図２に示すように、レジスト１０７をマスクとして、シリコン窒化膜１０６をＲＩＥ（反応性イオンエッチング）加工する。そして、レジスト１０７の除去を行い、シリコン窒化膜１０６をマスクとして、制御ゲート電極１０５、インターポリ絶縁膜１０４、浮遊ゲート電極１０３、及びトンネル酸化膜１０２をＲＩＥで除去し、ワードラインＷＬ及び選択トランジスタ（図示せず）を加工する。
【００２３】
続いて、ワードラインＷＬ及び半導体基板１０１を覆うようにシリコン酸窒化膜１１０をＡＬＤ（Atomic Layer Deposition）法により形成する。ここで、シリコン酸窒化膜１１０の膜厚は１５ｎｍ以下となるようにする。表面リークを防止するため、ワードラインを覆うように必ず酸化膜等を形成する必要があり、シリコン酸窒化膜１１０を形成するのはこのためである。
【００２４】
図３に示すように、準常圧熱ＣＶＤ（Chemical Vapor Deposition：化学気相成長）膜１１１を成膜する。準常圧熱ＣＶＤ膜１１１は例えばＴＥＯＳ（テトラエトキシシラン：Ｓｉ（ＯＣ２Ｈ５）４）、Ｏ３、及びＨ２Ｏガス雰囲気で温度３８０℃〜４８０℃、圧力５００〜６５０Ｔｏｒｒで成膜される。
【００２５】
インターポリ絶縁膜１０４には金属酸化物が含まれている。この金属酸化物付近では酸素分子が解離吸着を起こし、活性化された酸素によって反応が促進される。この現象は触媒効果とも言われる。
【００２６】
この触媒効果により準常圧熱ＣＶＤ膜１１１の化学反応（ＴＥＯＳの酸化）が促進される。つまり金属酸化物が含まれているインターポリ絶縁膜１０４の箇所においてＣＶＤ膜１１１が早く成長する。
【００２７】
従って、インターポリ絶縁膜１０４より下のワードラインＷＬ間、すなわち浮遊ゲート電極１０３間が埋め込まれずに空洞１１２が形成される。
【００２８】
インターポリ絶縁膜１０４の側面にはシリコン酸窒化膜１１０が存在するが、シリコン酸窒化膜１１０は膜厚が１５ｎｍ以下であるため、インターポリ絶縁膜１０４に含まれる金属酸化物の触媒効果がＣＶＤ膜１１１の成長に影響を与えることができる。
【００２９】
浮遊ゲート電極１０３間に空洞部を有するため、浮遊ゲート電極１０３間の寄生容量を低減し、動作速度を向上させることができる。
【００３０】
また、インターポリ絶縁膜１０４に含まれる金属酸化物の触媒効果でＣＶＤ膜１１１の成長を早くして空洞１１２を形成するため、各ワードラインＷＬ間の空洞１１２の位置や形状に生じるばらつきを小さくできる。従って、セル毎の閾値電圧のばらつきの発生が抑制され、信頼性の高い半導体記憶装置が得られる。
【００３１】
（第２の実施形態）図４乃至図６に本発明の第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図を示す。各図はメモリセルアレイ部のビットライン方向に沿った縦断面を示す。
【００３２】
図４に示すように、半導体基板２０１上にシリコン酸化膜からなるトンネル酸化膜２０２、ポリシリコン膜からなる浮遊ゲート電極２０３を形成する。
【００３３】
そして、所定方向（ビットライン方向）に沿って所定間隔を空けて浮遊ゲート電極２０３、トンネル酸化膜２０２、及び半導体基板２０１を除去して溝（図示せず）を形成する。この溝にシリコン酸化膜を所定の高さまで埋め込んで素子分離領域（図示せず）を形成する。
【００３４】
そして、浮遊ゲート電極２０３及び素子分離領域を覆うようにインターポリ絶縁膜２０４を形成する。
【００３５】
インターポリ絶縁膜２０４上に第１のポリシリコン膜を形成する。選択トランジスタ及び周辺トランジスタ（共に図示せず）が形成される領域の第１のポリシリコン膜及びインターポリ絶縁膜２０４の一部を除去して溝を形成する。この溝を埋め込むように第１のポリシリコン膜上に第２のポリシリコン膜を形成する。
【００３６】
メモリセルアレイ部では制御ゲート電極２０５は第１のポリシリコン膜及び第２のポリシリコン膜からなる。また、選択ゲートトランジスタ及び周辺トランジスタではインターポリ絶縁膜２０４の上下のポリシリコン膜（電極層）が接続されたエッチングインターポリ構造になっている。
【００３７】
そして、制御ゲート電極２０５上にＡＬＤ法で金属酸化物膜２０６を形成する。金属酸化物は例えばＺｒＯ２やＰｂＺｒＯ２、ＢａＺｒＯ３などのＺｒ系酸化物、ＨｆＯ２やＨｆＯＮ、ＨｆＡｌＯなどのＨｆ系酸化物、ＬａＯ３などのＬａ系酸化物、Ａｌ２Ｏ３やＡｌＺｒＯ５などのＡｌ系酸化物、Ｔａ２Ｏ５などのＴａ系酸化物、ＴｉＯ２などのＴｉ系酸化物、Ｙ２Ｏ３などのＹ系酸化物を用いることができる。
【００３８】
続いて、金属酸化物膜２０６上にレジスト２０７を形成し、所定間隔を空けて前記所定方向に直交する方向（ワードライン方向）に沿った帯状となるようにパターニングする。
【００３９】
図５に示すように、レジスト２０７をマスクとして、金属酸化物膜２０６、制御ゲート電極２０５、インターポリ絶縁膜２０４、浮遊ゲート電極２０３、及びトンネル酸化膜２０２をＲＩＥで除去し、ワードラインＷＬ及び選択トランジスタ（図示せず）を加工する。そしてレジスト２０７を剥離する。
【００４０】
続いて、ワードラインＷＬ及び半導体基板２０１を覆うようにシリコン酸窒化膜２０８をＡＬＤ（Atomic Layer Deposition）法により形成する。ここで、シリコン酸窒化膜２０８の膜厚は１５ｎｍ以下となるようにする。シリコン酸窒化膜２０８は表面リーク防止用に必ず形成されるものである。
【００４１】
図６に示すように、準常圧熱ＣＶＤ膜２０９を成膜する。準常圧熱ＣＶＤ膜２０９は例えばＴＥＯＳ、Ｏ３、及びＨ２Ｏガス雰囲気で温度３８０℃〜４８０℃、圧力５００〜６５０Ｔｏｒｒで成膜される。
【００４２】
金属酸化物膜２０６に含まれる金属酸化物の触媒効果により準常圧熱ＣＶＤ膜２０９の化学反応（ＴＥＯＳの酸化）が促進される。つまり金属酸化物膜２０６の箇所においてＣＶＤ膜２０９が早く成長する。
【００４３】
従って、金属酸化物膜２０６より下のワードラインＷＬ間、すなわち制御ゲート電極２５間、浮遊ゲート電極２０３間が埋め込まれずに空洞２００が形成される。
【００４４】
金属酸化物膜２０６はシリコン酸窒化膜２０８に覆われているが、シリコン酸窒化膜２０８は膜厚が１５ｎｍ以下であるため、金属酸化物の触媒効果がＣＶＤ膜２０９の成長に影響を与えることができる。
【００４５】
浮遊ゲート電極２０３間に空洞部を有するため、浮遊ゲート電極２０３間の寄生容量を低減し、動作速度を向上させることができる。
【００４６】
また、制御ゲート電極２０５間にも空洞部が存在するため、電極間に印加される高電界に対する耐圧が向上し、信頼性の高い半導体記憶装置となる。
【００４７】
また、金属酸化物膜２０６の触媒効果でＣＶＤ膜２０９の成長を促進して空洞２００を形成するため、各ワードラインＷＬ間の空洞２００の位置や形状に生じるばらつきを小さくできる。従って、セル毎の閾値電圧のばらつきの発生が抑制され、信頼性の高い半導体記憶装置となる。
【００４８】
（第３の実施形態）図７乃至図９に本発明の第３の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図を示す。各図において（ａ）はメモリセルアレイ部のビットライン方向に沿った縦断面、（ｂ）はワードライン方向に沿った縦断面を示す。
【００４９】
図７に示すように、半導体基板３０１上にシリコン酸化膜からなるトンネル酸化膜３０２を形成し、トンネル酸化膜３０２上にポリシリコン膜３０３ａ、金属酸化物層３０３ｂ、及びポリシリコン膜３０３ｃの積層構造を有する浮遊ゲート電極３０３を形成する。
【００５０】
金属酸化物層３０３ｂは例えばＺｒＯ２やＰｂＺｒＯ２、ＢａＺｒＯ３などのＺｒ系酸化物、ＨｆＯ２やＨｆＯＮ、ＨｆＡｌＯなどのＨｆ系酸化物、ＬａＯ３などのＬａ系酸化物、Ａｌ２Ｏ３やＡｌＺｒＯ５などのＡｌ系酸化物、Ｔａ２Ｏ５などのＴａ系酸化物、ＴｉＯ２などのＴｉ系酸化物、Ｙ２Ｏ３などのＹ系酸化物を用いることができる。
【００５１】
そして、ビット線方向に沿って所定間隔を空けて浮遊ゲート電極３０３、トンネル酸化膜３０２、及び半導体基板３０１を除去して溝を形成する。この溝にシリコン酸化膜を所定の高さまで埋め込んで、上面が浮遊ゲート電極３０３上面より低い素子分離領域３０４を形成する。
【００５２】
そして、浮遊ゲート電極３０３及び素子分離領域３０４を覆うようにインターポリ絶縁膜３０５を形成する。
【００５３】
インターポリ絶縁膜３０５上に第１のポリシリコン膜を形成する。選択トランジスタ及び周辺トランジスタ（共に図示せず）が形成される領域の第１のポリシリコン膜及びインターポリ絶縁膜３０５の一部を除去して溝を形成する。この溝を埋め込むように第１のポリシリコン膜上に第２のポリシリコン膜を形成する。
【００５４】
メモリセルアレイ部では制御ゲート電極３０６は第１のポリシリコン膜及び第２のポリシリコン膜からなる。また、選択ゲートトランジスタ及び周辺トランジスタではインターポリ絶縁膜３０５の上下のポリシリコン膜（電極層）が接続されたエッチングインターポリ構造になっている。
【００５５】
そして、制御ゲート電極３０６上にシリコン窒化膜３０７を形成する。続いて、シリコン窒化膜３０７上にレジスト３０８を形成し、所定間隔を空けてワードライン方向に沿った帯状となるようにパターニングする。
【００５６】
図８に示すように、レジスト３０８をマスクとして、シリコン窒化膜３０７をＲＩＥ（反応性イオンエッチング）加工する。そして、レジスト３０８の除去を行い、シリコン窒化膜３０７をマスクとして、制御ゲート電極３０６、インターポリ絶縁膜３０５、浮遊ゲート電極３０３、及びトンネル酸化膜３０２をＲＩＥで除去し、ワードラインＷＬ及び選択トランジスタ（図示せず）を加工する。さらに、ワードラインＷＬを覆うように表面リーク防止用の酸化膜（図示せず）を形成する。
【００５７】
図９に示すように、ウェットエッチングにより素子分離領域３０４のシリコン酸化膜の一部を除去する。
【００５８】
続いて、準常圧熱ＣＶＤ膜３１１を成膜する。準常圧熱ＣＶＤ膜３１１は例えばＴＥＯＳ、Ｏ３、及びＨ２Ｏガス雰囲気で温度３８０℃〜４８０℃、圧力５００〜６５０Ｔｏｒｒで成膜される。
【００５９】
浮遊ゲート電極３０３には金属酸化物層３０３ｂが含まれている。この金属酸化物の触媒効果により準常圧熱ＣＶＤ膜３１１の化学反応（ＴＥＯＳの酸化）が促進される。つまり金属酸化物層３０３ｂの箇所においてＣＶＤ膜３１１が早く成長する。
【００６０】
従って、金属酸化物層３０３ｂより下のワードラインＷＬ間、すなわち浮遊ゲート電極３０３間の下方部分が埋め込まれずに空洞３１２が形成される。
【００６１】
浮遊ゲート電極３０３間に空洞部を有するため、浮遊ゲート電極３０３間の寄生容量を低減し、動作速度を向上させることができる。また、素子分離領域にも空洞が形成されるため、浮遊ゲート電極と基板との間に生じる寄生容量も低減することができる。
【００６２】
また、金属酸化物層３０３ｂの触媒効果でＣＶＤ膜３１１の成長を早くして空洞３１２を形成するため、各ワードラインＷＬ間の空洞３１２の位置や形状に生じるばらつきを小さくできる。従って、セル毎の閾値電圧のばらつきの発生が抑制され、信頼性の高い半導体記憶装置となる。
【００６３】
上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。例えば上記実施形態による半導体記憶装置は制御ゲート電極／インターポリ絶縁膜／浮遊ゲート電極／トンネル酸化膜のスタック・ゲート型メモリセル構造であったが、ＭＯＮＯＳ構造にも適用することができる。
【００６４】
上記第２の実施形態におけるエアギャップ（空洞）の形成方法をＭＯＮＯＳ構造に適用した場合、図１０に示すような半導体記憶装置が得られる。
【００６５】
ここでワードラインＷＬは半導体基板４００上に順に積層されたトンネル酸化膜４０１、トラップ窒化膜４０２、インターポリ絶縁膜（高誘電体膜）４０３、制御ゲート電極４０４、及び金属酸化物膜４０５を有する。制御ゲート電極４０４はメタル膜４０４ａ及びポリシリコン膜４０４ｂを含む。
【００６６】
ワードラインＷＬ及びワードラインＷＬ間の半導体基板を覆うように表面リーク防止用のシリコン酸窒化膜４０６が膜厚１５ｎｍ以下で形成されている
上記実施形態で説明したように、金属酸化物膜４０５に含まれる金属酸化物の触媒効果により準常圧熱ＣＶＤ膜４０７の化学反応（ＴＥＯＳの酸化）が促進される。つまり金属酸化物膜４０５の箇所においてＣＶＤ膜４０７が早く成長し、金属酸化物膜４０５より下方のワードラインＷＬ間が埋め込まれず空洞４０８となる。
【００６７】
このようなＭＯＮＯＳ構造の半導体記憶装置も、上記第２の実施形態と同様に動作速度及び高電界に対する耐圧が向上し、信頼性の高いものとなる。
【００６８】
また、ＭＯＮＯＳ構造の半導体記憶装置の素子分離領域を空洞にする一例を図１１〜図１３を用いて説明する。図１１に示すように、半導体基板５０１上にトンネル酸化膜５０２、トラップ窒化膜５０３、金属酸化物（例えばアルミナ）を含むブロック膜５０４、メタル（例えばＴｉＮ）膜５０５ａ及びポリシリコン膜５０５ｂからなる制御ゲート電極５０５、シリコン窒化膜５０６を順に形成する。そしてシリコン窒化膜５０６上にレジスト５０７を形成し、所定間隔を空けてビットライン方向に沿って帯状となるようにリソグラフィ処理する。
【００６９】
図１２に示すように、レジスト５０７をマスクとしてシリコン窒化膜５０６をＲＩＥ加工し、レジスト５０７を剥離する。そして、シリコン窒化膜５０６をマスクとして、制御ゲート電極５０５、ブロック膜５０４、トラップ窒化膜５０３、トンネル酸化膜５０２、半導体基板５０１をＲＩＥ加工し、溝を形成する。
【００７０】
図１３に示すように、準常圧熱ＣＶＤ膜５０８を成膜する。ブロック膜５０４には金属酸化物が含まれている。この金属酸化物の触媒効果により準常圧熱ＣＶＤ膜５０８の化学反応（ＴＥＯＳの酸化）が促進される。つまりブロック膜５０４の箇所においてＣＶＤ膜５０８が早く成長する。従って、ブロック膜５０４より下に位置する溝が埋め込まれずに空洞５０９が形成される。このようにして素子分離領域を空洞にしてもよい。
【００７１】
また、上記第３の実施形態では金属酸化物層を浮遊ゲート電極内に形成していたが、図１４に示すように、制御ゲート電極ＣＧ内に形成するようにしてもよい。これにより、隣接するワードラインＷＬ間において、浮遊ゲート電極ＦＧ間及び制御ゲート電極ＣＧ下部間に空洞６００が形成される。
【００７２】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図２】同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図３】同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図４】本発明の第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図５】同第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図６】同第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図７】本発明の第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図８】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図９】同第３の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【図１０】変形例による半導体記憶装置の概略構成図である。
【図１１】変形例による半導体記憶装置の製造方法を説明する工程断面図である。
【図１２】変形例による半導体記憶装置の製造方法を説明する工程断面図である。
【図１３】変形例による半導体記憶装置の製造方法を説明する工程断面図である。
【図１４】変形例による半導体記憶装置の概略構成図である。
【符号の説明】
【００７４】
１０１  半導体基板
１０２  トンネル酸化膜
１０３  浮遊ゲート電極
１０４  インターポリ絶縁膜
１０５  制御ゲート電極
１０６  シリコン窒化膜
１１０  シリコン酸窒化膜
１１１  準常圧熱ＣＶＤ膜
１１２  空洞
【図１】
0004729060.tif 000002
【図２】
0004729060.tif 000003
【図３】
0004729060.tif 000004
【図４】
0004729060.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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