(57)【特許請求の範囲】
【請求項１】
ループ状に配置された複数のインバータを備える集積回路ジャイレータであって、
前記複数のインバータのそれぞれは、
第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ、入力端子及び出力端子を有するプッシュプル構成を備え、
前記第１トランジスタと前記第２トランジスタとは、前記出力端子と接地との間に直列に接続され、
前記第３トランジスタと前記第４トランジスタとは、前記出力端子と電源電圧との間に直列に接続され、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタのそれぞれのベース／ゲートは前記入力端子に接続され、
前記第１トランジスタと前記第２トランジスタとの間の第１ノードは第１キャパシタを介して接地に接続され、
前記第３トランジスタと前記第４トランジスタとの間の第２ノードは第２キャパシタを介して前記電源電圧に接続される
ことを特徴とする集積回路ジャイレータ。
【請求項２】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタは、金属−酸化物−半導体デバイスであり、
前記第１キャパシタは、前記第１トランジスタ及び前記第２トランジスタ又はそれ以外の金属−酸化物−半導体デバイスの寄生容量により実現され、
前記第２キャパシタは、前記第３トランジスタ及び前記第４トランジスタ又はそれ以外の金属−酸化物−半導体デバイスの寄生容量により実現される
ことを特徴とする請求項１に記載の集積回路ジャイレータ。
【請求項３】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタは、バイポーラ半導体デバイスであることを特徴とする請求項１に記載の集積回路ジャイレータ。
【請求項４】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタは、ＢｉＣＭＯＳデバイスであることを特徴とする請求項１に記載の集積回路ジャイレータ。
【請求項５】
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ及び前記第４トランジスタは、ＡＢ級に従って動作し、位相進み補償を提供することを特徴とする請求項１に記載の集積回路ジャイレータ。
【請求項６】
請求項１に記載の集積回路ジャイレータを備えることを特徴とする電子信号フィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子インピーダンス変換回路に関するものであり、特に、インピーダンスインバータまたはジャイレータに関するものであり、更に、詳細には、位相補償型ジャイレータ及び積分器に関するものである。
【０００２】
【従来の技術】
電子集積回路（ＩＣ）の利点の一つは、小型であることであり、それゆえに電子集積回路は、ハンドヘルドの装置及びその他の装置に広く普及している。しかし、回路の中には集積が困難な素子を必要とするものがある。特に、数ナノヘンリー（ｎＨ）よりも大きいインピーダンスを有する受動インダクタを集積するのは困難である。従って、例えば、オンチップ受動信号フィルタは、数ｎＨのインダクタ（コイル）が効果的である非常に高い周波数に対して設計されたフィルタを除いて、通常は抵抗−キャパシタ（ＲＣ）フィルタに限られる。
【０００３】
通信やエレクトロニクスにおいて、フィルタは、一般に、信号の所定の成分を選択的に通し、他の成分を除去するか或いは最小化するハードウェアまたはソフトウェアである。電気通信回路網でのフィルタは、例えば、所定の周波数以下の信号成分を伝送してそれより上の信号成分を減衰（抑える）させる（ローパスフィルタ）か、所定の以上の信号成分を伝送してそれより下の信号成分を減衰させる（ハイパスフィルタ）か、もしくは周波数帯の範囲内の信号成分伝送する（バンドパスフィルタ）かのいずれかである。
【０００４】
容易に集積可能な能動素子（例えばオペアンプ）、抵抗、及びキャパシタの組み合わせを用いることによって、集積可能な受動インダクタの制限されたインピーダンスを克服することができる。受動インダクタの特性を真似ることができる組み合わせの１つは積分器である。積分器は、一般的に、インピーダンスを逆数に変換するものだと考えられる。積分器は、離散時間型（デジタル）フィルタで用いられることが多い。積分器で実現される連続時間（アナログ）フィルタは、典型的には、このような構成要素をループ内で用いる。これらのループは、折り返しで接続されることが多い。ロープ内の２つの積分器は、実際にはジャイレータを形成し、前向き及び後ろ向きの積分器が同じ伝達特性を持つ場合は、これらは受動ジャイレータを形成し、そうでない場合は、これらは能動（または非対称）ジャイレータを形成する。
【０００５】
ジャイレータは、P.Horowitz et al., The Art of Electronics 2d ed., pp.266-267, 281 Cambridge University Press (1989); Fink et al., Electronic Engineer's Handbook 4th ed. (D. Christiansen et al. eds.), pp. 16.38-16.39 McGrawHill, New York (1997); 及び B. Nauta,“A CMOS Transconductance-C Filter Technique for Very High Frequencies”, IEEE J. Solid-State Circuits, vol. 27, no.2, pp. 142-153 (Feb. 1992) を含む文献に記載されている。ジャイレータ及び積分器を用いた各種回路は、S. Mattisson によって1999年８月３日に“Analog Filter”として出願された German Patent Application No. 199 364 30-3 及び S.Mattisson によって1999年３月23日に“Demodulator Circuits”として出願された米国特許第09/274,327号に記載されおり、これらは共に参照により本明細書に明確に組み入れられる。
【０００６】
一般的に、ジャイレータによって作り出される出力信号は、ジャイレータに与えられる入力信号を基準にして、時間が遅れ、位相がシフトする。図１Ａ、図１Ｂに示すように、ジャイレータは、一般的には、入力電圧信号ｖ１、ｖ２を受信し、結合された出力電流信号を生成する正の相互コンダクタンスｇｍ及び負の相互コンダクタンス−ｇｍを備える。
【０００７】
ジャイレータは、各種回路で実現される。例えば、ジャイレータは、図２に示されるインバータ回路の組み合わせで実現可能である。図２は、上記の Nauta の論文に記載されているように配置された４つのインバータ１２、１４、１６、１８を有するジャイレータコア１０を図示している。負の相互コンダクタンスは、差動入力信号ｉ_１、１_２及び差動出力信号ｏ_１、ｏ_２を用いて、出力から入力への接続の一組を交差させることによって実現される。この交差は、４つのインバータ（相互コンダクタンス）を通るループを形成する。図２は、インバータ１８の出力とインバータ１４の入力との間の接続と交差するインバータ１２の出力とインバータ１６の入力との間の接続を示しているが、インバータ１２の入力とインバータ１６の出力との間の接続と、インバータ１４の出力とインバータ１８の入力との間の接続と、を交差させることによってループが形成されうることが理解されよう。
【０００８】
このようなフィルタは、典型的には、同相モード電圧をフィードバックするための部分２０、３０を含んでもよい。図２に示すように、部分２０は４つのインバータ２２、２４、２６、２８を含み、部分３０は４つのインバータ３２、３４、３６、３８を含む。
【０００９】
図２に示す交差接続は、このようなジャイレータコアを用いた回路に安定性の問題を引き起こしうる。図２に示すようなジャイレータベースのフィルタの安定解析は、積分器ベースのフィルタの安定解析と実質的に同じであると考えられる。積分器はジャイレータループの一部だからである。Nauta の論文に記載されているような一次の安定解析は、安定、すなわち非再生的な動きが、ジャイレータコア１０中にインバータが用いられる場合にだけ得られうることを示している。例えば、相互コンダクタンス、例えばインバータ１２、１４、１６、１８は、相補型ＭＯＳ（ＣＭＯＳ）を含めて、単独の金属−酸化物−半導体（ＭＯＳ）トランジスタであってもよい。ＭＯＳ素子、特にＣＭＯＳ素子を用いることは、特に低電力消費であるという点で多くの利点がある。
【００１０】
しかしながら、ＭＯＳトランジスタの更に詳細な解析は、各々のＭＯＳデバイス中のチャネル電荷の非準静的（non-quasi-static）動作が、各々のデバイスの相互コンダクタンスの周波数応答における寄生極によって近似可能な遅延を加えることを示している。この余分な極または遅延は、適切に設計されなければ、ジャイレータを不安定にする。Nauta の論文に記載される単純なフィルタの実際の動作は、一般的には、Nauta の予想と一致する。しかし、Nauta によって示されている複雑なフィルタの実際の動作は、予想された挙動から１０ｄＢほど外れる場合がある。
【００１１】
Nauta のフィルタは、外部調整可能な分離型Ｑ同調回路（例えば、同相モードフィードバック回路網中のバラストインバータのための分離供給電圧）によって安定化されうるが、フィルタの伝達特性は予想から大きく変化する。ジャイレータのＱは、ジャイレータトランジスタの出力コンダクタンスだけでなく、チャネル遅延及び外部共振器（負荷容量）にも依存するからである。更に低次のフィルタが動作する可能性があるが、外部端子が安定化させるために十分なジャイレータの負荷を提供するからである。しかし、更に高次のフィルタは、共振周波数がジャイレータコア中のデバイスの遷移周波数ｆTと比較して非常に低いか、或いは、全てのジャイレータが分離型Ｑ同調回路を与えられているのでなければ、フィルタを安定化させるのに十分な負荷が得られない内部ノードを有し、実用的ではないだろう。
【００１２】
1999年12月２日に S.Mattisson によって出願された German Patent Application No. 199 580 96-0 “High-Q Gyrator Structures”は、ジャイレータ構造において位相のずれと位相の進み項とを平衡させることによって、ジャイレータ共振器のＱファクターを高めるための方法を開示している。これは、並列ＬＣ共振器をエミュレートする比較的狭い帯域幅を持つ並列共振器に対して非常に役立つ。しかしながら、汎用インピーダンスインバータは、広い帯域幅を持つのが好ましく、平衡項の役割はジャイレータ端子に存在するキャパシタンスによって複雑化する。一般に、他の設計制約に反することなく、ジャイレータに接続されたインピーダンスのこれらのキャパシタンスを完全に“吸収”することは難しく、最終的にはジャイレータが余分な位相のずれを持つことになる。広い帯域幅のジャイレータ中のこのような位相のずれは、信号損失となって表れ、その結果、フィルタの全ての挿入損失は過大となりうる。この特許明細書は、参照により本願明細書に明示的に取り入れられる。
【００１３】
1999年７月16日に United Kingdom で S.Mattisson によって出願された Patent Application No. 9916808.0 “Integrated Circuit”は、ＭＯＳデバイスのチャネル遅延を考慮することによって、Nauta ジャイレータまたはインバータに基づくフィルタの有効な周波数帯域幅を広げる方法を開示している。この特許は、ジャイレータの安定性を損なうのは、ジャイレータコア伝達アドミタンス（図２を参照）の位相のずれである、ということを開示している。ＭＯＳデバイスの伝達アドミタンスｙｍは、通常は、純粋に伝導性であると考えられ、安定なシステムの母体となるが、図２に示すようなフィルタは、非準静的チャネル遅延のために実際には不安定になることがよくある。この特許明細書も、参照により本願明細書に明示的に取り入れられる。
Park et al. に対する U.S.Patent No.4,760,349 は、ＣＭＯＳ線形相互コンダクタンスの構成要素を開示している。この構成要素は、交互のＮ−Ｐ−Ｎ−Ｐ形構造を持つ４つの積み重ねられたデバイスを用いる。例示的な実施形態は、図３ｂに示される。当業者は、Ｍ４がソースホロアとして働き、Ｍ３のゲイン・ソース電圧を調節することが理解できよう。Ｍ１及びＭ２は同様に配置される。ソースフローの各ゲートは、バイアス線を分離するために接続される。その結果、ＰＭＯＳソースホロアのドレイン・ソース間の電流は、共通ノードとゲートバイアス電圧との間の電圧差に依存し、供給電圧には無関係である。従って、 Park による相互コンダクタンスの構成要素の供給電圧の動作範囲は制限されるために、構成要素はＶｄｄ＜２×（｜ＶｔｈＮ＋ＶｔｈＰ｜の場合に正常に機能しないと考えられる。
【００１４】
更に、出願人は、ジャイレータセルの信頼性の欠如のために、複雑な能動高周波連続時間オンチップＭＯＳの製造にいまだ成功していないと考えている。うまく行ったフィルタは、単純で低次のフィルタ、又は、低次のフィルタの縦続接続（低い感度特性を持つ）、或いは、低い周波数でのより複雑なフィルタに限られている。従って、広い周波数帯域幅に渡ってジャイレータの位相補償を行う方法を考え出し、そのような位相補償を持つ回路を提供することが望まれる。
概要
出願人の発明は、従来技術のこれらの限界を克服し、広い周波数帯域に渡ってジャイレータ及び類似のデバイスが位相補償されることを可能にする。
【００１５】
出願人の発明の第１の側面において、集積回路ジャイレータはジャイレータ中の少なくとも一部のトランジスタに付随する直列フィードバックを備え、この直列フィードバックはジャイレータ中のトランジスタの非準静的遅延の効果を補償するために、個別にサイズが決められており、容量的に補償された複数のフィードバックトランジスタの少なくとも一群によって提供される。ジャイレータは、ループ状に配置され、交差接続された複数のインバータを含み、ジャイレータ中のトランジスタ及びフィードバックトランジスタは、金属−酸化物−半導体デバイス、バイポーラ半導体デバイス、ＢｉＣＭＯＳデバイスであってもよい。フィードバックトランジスタの一群は、ＡＢ級に従って動作し、位相進み補償を提供することもできる。
【００１６】
出願人の発明の第２の側面において、集積回路ジャイレータはジャイレータ中の少なくとも一部の半導体デバイスに付随する直列フィードバックを備え、この直列フィードバックはジャイレータ中の半導体デバイスの非準静的遅延の効果を補償するために、個別にサイズが決められており、容量的に補償されたフィードバック回路網の少なくとも一群によって提供される。ジャイレータは、ループ状に配置され、交差接続された複数のインバータを含み、ジャイレータ中の半導体デバイスは、金属−酸化物−半導体デバイス、バイポーラ半導体デバイス、ＢｉＣＭＯＳデバイスであってもよい。フィードバック回路網の一群は、抵抗及びキャパシタの複数の並列接続を含みうる。
【００１７】
出願人の発明の第３の側面において、電子信号フィルタはループ状に交差接続された複数の金属−酸化物−半導体（ＭＯＳ）デバイスを含むコアを備え。各々の一群は、コア中のＭＯＳデバイスの非準静的チャネル遅延に起因する位相の遅れが減少するように選択されたパラメータを有する少なくとも２つのＭＯＳデバイスを含む。
詳細な説明
出願人の発明は、本願明細書中では、図２によって図示されるように相互接続された構造を有するジャイレータのコンテクストにおいて記載されているが、本発明は一般的にそのコンテクストに限られるものではないと理解されよう。例えば、本明細書に示される分析は、積分器にも適用され、従って、積分器により形成されるフィルタにも適用される。更に、本明細書は、従来型のＣＭＯＳインバータＩＣを用いることを想定しているが、これは手に入りやすいからである。しかし、出願人の発明の実施の形態は、他のタイプのデバイス、例えば、バイポーラ及び電解効果型（ユニポーラ）デバイス、並びにバイポーラＣＭＯＳ（ＢｉＣＭＯＳ）デバイスにも用いられうる。
【００１８】
出願人の発明は、ＭＯＳ形デバイスは純粋に伝導性のアドミタンスを持つと仮定する従来のフィルタの一次安定解析は、不十分であるという認識に基づく。この認識の結果の一部は、Patent Application No.9916808.0 の“Integrated Circuit”に開示されており、上述のように参照により引用されて取り入れられる。
【００１９】
この明細書に記載されるように、このようなデバイスを用いるフィルタは、非準静的チャネル遅延に基づいて解析されなければならない。これは以下の式によって近似できる。
【００２０】
【数１】
0004768186.tif 000002
【００２１】
ここで、ｇｍはデバイスのトランスコンダクタンス、Ｃｍ＝２Ｃｇｓ／ε、Ｃｇｓはデバイスのゲート・ソース間キャパシタンス、εはチャネルのエルモア定数、τｇｍ＝２／（εωT）、ωTは遷移角周波数、すなわち電流ゲインが１の場合の角周波数である。この表記は従来のものであり、例えば、Y.P. Tsvidis, Operation and Modeling of the MOS Transistor, McGraw-Hill, New York (1988) に記されている。典型的には、εは約５である（以後、本書ではε〜５のように記す）。
【００２２】
第１次近似は純遅延であり、第２近似は極であり、第３近似は複素平面の右半面におけるゼロである。純遅延近似は、指数が超越関数であるので、現在のところ解析に用いるのは困難である。極時定数とゼロ時定数とが実質的に同一である場合、他の２つの近似は同じ位相のずれをを与え、このことは安定解析にとても重要となる。ゼロ近似は、|ｙｍ|にハイパス振幅特性を与え、極近似は|ｙｍ|にローパス振幅特性を与える。現在では、極近似は、より現実的であると考えられているので、極近似はここで記した解析に用いられると考えられる。
【００２３】
Patent Application No.9916808.0 に示されるように、ジャイレータコア中の各々のＭＯＳデバイスは、直列フィードバックを有利に備えうる。図３Ａは、トランジスタ４２及び抵抗ｒｆを持つフィードバック抵抗Ｒｆと容量値ｃｆを持つフィードバックキャパシタＣｆとの並列結合を含むフィードバック回路網４４を示す図である。フィードバック回路網４４は、トランジスタ４２のソース端子と直列接続され、Ｚｆ＝ｒｆ||ｃｆ＝ｒｆ／（１＋ｓ・Ｔｆ）で与えられるインピーダンスを持つ。
トランジスタ４２は、図３Ａでは便宜上、単体のトランジスタとして示したが、一般的には積分回路を表すと解される。図３Ｂは、一組のＣＭＯＳデバイス４２−１、４２−２の配置を示す図である。各々のデバイスは、それぞれのフィードバック回路網４４−１、４４−２を備える。例えば、極端な場合には、フィードバック抵抗ｒｆａ＝ｒｆｂ＝０を持つ。当業者は、一般的に、両方のフィードバック抵抗ｒｆａ、ｒｆｂが同じ値を持つか、或いは、両方のフィードバック容量ｃｆａ、ｃｆｂが同じ値を持つことは必ずしも必要ではないことを理解できよう。これらの値は、それらが含まれるデバイス及び回路の周波数応答を調整するか、そうでなければ決定するよう選択されうる。
極近似を用いて、図３Ａ、図３Ｂに示すソース端子の直列インピーダンスによってＭＯＳトランジスタに直列フィードバックを付加することによって、ジャイレータの閉ループ伝達アドミタンスＧＴは以下に与えられるものに決定できる。
【００２４】
【数２】
0004768186.tif 000003
【００２５】
ｇｍ≫ｒｆの範囲では、低周波に対してＧＴ≒１／Ｚｆのように近似されることが分かる。これは、ＧＴは複素平面の左半面に第１の極を持ち、直列フィードバックが与えられるときに初期位相の進みを与える。位相のずれはフィードバックなしで生じるので、位相のずれが所定の周波数より低く抑えられうる平衡条件を見出だすために、直列フィードバックを用いることができる。
【００２６】
パラメータＴ＝ｇｍｒｆ及びＺ＝１／Ｔｆの各種パラメータ値の前述の数式に従って、図４は、正規化された伝達アドミタンスＧＴの大きさを示す図であり、図５は、ＧＴの正規化された位相を示す図である。これらの図は、適度なループゲインが伝達アドミタンス帯域幅を実質的に広げることができ、例えば寄生起因の位相のずれを補償するために所望の位相の進みも作り出すことを示す。
【００２７】
これらの解析の応用例では、特性パラメータ（ここでは、ｇｍ、ｒｆ、Ｔｇｍ、及びＴｆ）を互いに追跡する、すなわち、生産、温度、及び供給電圧の変化について実質的に一定の関係を維持することが大切であると現在では考えられている。集積回路では、これはフィードバック回路網４４として三極管領域で動作するＭＯＳデバイスを用いることによって達成されうる。そのような配置は図６Ａに示される。ここでは、回路網４４はＭＯＳデバイスＭｆｂとして示されており、ＭＯＳデバイスＭｆｂは、ゲートに接続された電圧電源Ｖｂｉａｓによって適切にバイアスされ、ＭＯＳデバイスＭｇｍによって図示されているジャイレータトランスコンダクタに直列接続されている。図３Ａに示すように、デバイスＭｇｍは単体のトランジスタとして図６Ａに示されているが、一般的には、集積回路を示すことが分かるだろう。図６Ｂは、一組のＣＭＯＳデバイスＭｇｍ−１、Ｍｇｍ−２として配置を示し、各々のＣＭＯＳデバイスは、適当なＭＯＳチャネルのそれぞれのＭＯＳフィードバック回路網Ｍｆｂ−１、Ｍｆｂ−２を備える。このようなＭＯＳフィードバック回路網を用いると、ｒｆ＝１／ｇｄ、ｃｆ＝ｃｇｄであり、ここでｇｄはデバイス／回路網Ｍｆｂの出力コンダクタンス、ｃｇｄはデバイス／回路網Ｍｆｂのゲート−ドレイン間のキャパシタンスである。
【００２８】
Nauta の論文に記載されるジャイレータコアは、その供給電圧によって調整されるので、バイアス電圧Ｖｂｉａｓがジャイレータに与えられる供給電圧中の変化を追跡することも好ましい。バイアス電圧Ｖｂｉａｓがセル調節電圧を追跡するならば、ｒｆ∝１／ｇｍ及びＴｆ∝Ｔｇｍは通常のプロセス、温度、及び供給電圧の変化について保証される。図３及び図６に示すような直列フィードバック回路網は、ジャイレータセルに位相補償を提供することができ、結果として生じるジャイレータは補償されていない Nauta ジャイレータよりも低い補償点を持つ。補償点が低くなるのは、前述の直列フィードバック回路網がＡ級で動作し、その結果入力信号の大きさがフィードバック抵抗ＲｆまたはフィードバックＭＯＳデバイスＭｆｂにかかる電圧降下に近づくときに、線形領域を離れる。補償されていないジャイレータセルは、ＡＢ級で動作し、さらにもっと広い入力電圧範囲に渡って線形となる。従って、図３Ａ．図３Ｂ．図６Ａ．図６Ｂの回路網は、小信号問題を改善するものの、大信号性能を低下させる。
【００２９】
出願人は、このトレードオフは、フィードバックＭＯＳデバイスを複数の部分（例えば、図７Ａに示されるような二等分Ｍ１，Ｍ２）に分割し、図７Ａに示されるような補償キャパシタＣｆを提供し、その結果図３及び図６に示される回路網を含むジャイレータによって示されるのと同様の小信号動作を示す応答で仮のゼロを作り出すことによって、避けられうるということが分かっている。図７Ａに示すフィードバック回路網は、図７Ｂに示すようにモデル化されうる。ここでは、ｇｍ１は相互コンダクタンス、ｃ１はデバイスＭ１のゲート・ソース間のキャパシタンスであり、ｒ１はｃ１に直列な抵抗である。同様に、ｇｍ２は相互コンダクタンス、ｃ２はゲート・ソース間のキャパシタンス、ｇｄ２はデバイスＭ２の出力コンダクタンス、ｒ２はｃ２に直列な抵抗である。図７Ｂは２つのｒ２及びｃ２を示している。これは、三極管領域では、デバイスＭ２のゲート・ソース間のキャパシタンスｃ２は、デバイスＭ２のゲート・ドレイン間のキャパシタンスとほとんど同じであり、これらのキャパシタンスと直列の抵抗もほとんど同じである。図７Ａに示され、図７Ｂにモデル化されたカスケード補償されたジャイレータの伝達アドミタンスＧＴの簡略化された数式は以下のとおりである。
【００３０】
【数３】
0004768186.tif 000004
ここで、図７Ｂに示す量は、下付き文字で表され、一般性を失うことなく、ｇｍ１＞＞ｇｄ２＞＞ｇｍ２とみなせる。この数式は、ＧＴに対する前の数式と構造が似ていることが分かり、Ｍ１，Ｍ２、及びＣｆを適切な大きさにすることによって、図４及び図５と同様の伝達関数の図を得ることができる。デバイスＭ１に対するこれらのパラメータの典型的な値には、ｇｍ〜５０マイクロジーメンス（μＳ）、ｇｄ〜５０ナノジーメンス（ｎＳ）、ｒｆ〜２０キロオーム（ｋΩ）、ｃｆ〜１ピコファラッド（ｐＦ）、飽和領域でのキャパシタンスｃｇｓ〜１ピコファラッド（ｐＦ）及びｃｇｄ〜３０ピコファラッド（ｐＦ）、三極管領域でのキャパシタンスｃｇｓ〜０．７５ｐＦ及びｃｇｄ〜０．７５ｐＦがある。出願人の発明は、当然にこれらの値を持つデバイスに限られないことが分かるだろう。
【００３１】
低周波では、補償キャパシタＣｆは、伝達関数（周波数応答）を大きくは変えない。その結果、大信号動作は、補償されていないトランスアドミッタンス、すなわち、ＡＢ級の動作と実質的に同じである。高周波では、キャパシタＣｆは、短絡回路として実質的に働くので、デバイスＭ１だけがゲイン要素としてアクティブであり、Ｍ１のソース端子は実質的に接地されているので、デバイスＭ１はＡＢ級で動作する。再度、大信号動作は、補償されていないトランスアドミタンスの動作と実質的に同じである。
【００３２】
図７Ａに示すようにトランジスタを積み重ねることにより、結果として好適な直列フィードバック回路網の小信号特性の利点と、好適な非直列フィードバック構造の大信号特性とを結び付ける。さらに、１つのタイプだけ、例えば、ＭＯＳだけが全ての積重ねデバイスに用いられる場合は、デバイスパラメータは同じプロセスや環境の変化にさらされ、Ｍ１及びＭ２のパラメータは一致する。従って、積重ねデバイス（例えばＭＯＳ）のタイプもジャイレータコア中のデバイスのタイプと同じであるのが好ましいが、少なくとも原理的には混合タイプが考えられうる。
【００３３】
図７Ａに示される２つのデバイスよりも多くのデバイスを積み重ねることは可能であり、異なるＭＯＳチャネルタイプを有するデバイス、すなわち、ＰＭＯＳデバイスとＮＭＯＳデバイスとを積み重ねて交互に配置することができる。こうすることによって、様々なアプリケーションで利点を得ることができる。例えば、２つ以上のデバイスを積み重ねること及び／又はデバイスのタイプを交互に配置することによって、積み重なったデバイスにぞれぞれ起因するずれ時定数をずらすことができ、それによって回路の周波数応答をさらに広げるかあるいは他の形状にすることを容易にする。
【００３４】
補償容量Ｃｆは、マッチングが向上するように、外部からＩＣに接続されたキャパシタによって、或いは、好適には別のＭＯＳゲート又はデバイスによって実現されうる。補償容量Ｃｆがソース／ドレインからバルクへの寄生ダイオード容量に並列接続される点にも留意したい。２つ以上のデバイスが積み重なると、補償容量Ｃｆは、それぞれ異なる容量を有する複数のキャパシタとして実現され、積み重なったデバイスＭ１、Ｍ２の各々の１つをはさんで接続される。このような積み重なったデバイスは、異なる周波数で積み重なったデバイスを接地させるように選択され、回路の周波数応答が選択的に形成されうる。
【００３５】
出願人の発明は、特定の実施の形態を参照して前述のように記載した。当業者は、前述の方法以外の方法で本発明を具体化することができることは容易に理解できよう。前述の特定の実施形態は、単に例として挙げたものであり、如何なる方法においても限定的にみなされるべきではない。本発明の範囲は、特許請求の範囲によって判断され、特許請求の範囲に逸脱しない限りにおいて全ての変形物や相当物は、その中に包含されることを意図している。
【図面の簡単な説明】
【図１Ａ】  ジャイレータ回路の概略図である。
【図１Ｂ】  ジャイレータ回路の概略図である。
【図２】  ジャイレータ回路の回路図である。
【図３Ａ】  直列フィードバック回路網を示す回路図である。
【図３Ｂ】  直列フィードバック回路網を示す回路図である。
【図４】  伝達アドミタンスＧＴの正規化された大きさを示す図である。
【図５】  正規化された伝達アドミタンスＧＴの正規化された位相を示す図である。
【図６Ａ】  他の直列フィードバック回路網の回路図である。
【図６Ｂ】  他の直列フィードバック回路網の回路図である。
【図７Ａ】  分割されたＭＯＳデバイスを有する直列フィードバック回路網の概略図である。
【図７Ｂ】  図７Ａの直列フィードバック回路網の小信号モデルを示す図である。
【図１Ａ】
0004768186.tif 000005
【図１Ｂ】
0004768186.tif 000006
【図２】
0004768186.tif 000007
【図３Ａ】
0004768186.tif 000008
【図３Ｂ】
0004768186.tif 000009
【図４】
0004768186.tif 000010
【図５】
0004768186.tif 000011
【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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