(57)【特許請求の範囲】
【請求項１】
第１の電位レベルおよび前記第１の電位レベルよりも大きい第２の電位レベルにより二値データを保持する、強誘電体キャパシタとセルトランジスタとからなるメモリセルと、
前記メモリセルに保持された前記二値データを読み出すためのビット線と、
前記ビット線を介して、前記メモリセルより読み出された前記二値データの誤りを訂正するための訂正回路と、
前記訂正回路に前記二値データを転送した後に、少なくとも前記二値データが読み出された前記メモリセルにつながる前記ビット線の電位を前記第１の電位レベルに設定するための設定回路と、
前記訂正回路での前記二値データの訂正処理が終了した後に、その訂正処理の結果に応じて、前記二値データが読み出された前記メモリセルにつながる前記ビット線の電位を制御する制御回路と
を具備したことを特徴とする半導体記憶装置。
【請求項２】
前記ビット線はビット線対からなり、対のビット線の一方には前記メモリセルが接続され、対のビット線の他方にはリファレンス電位を与えるためのリファレンスセルが接続されてなる場合、
前記設定回路は、前記メモリセルが接続された前記ビット線の電位をＶＳＳに、前記リファレンスセルが接続された前記ビット線の電位をＶＡＡ（ＶＡＡ＞ＶＳＳ）に設定することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記訂正回路での訂正処理の結果、前記メモリセルに書き戻される二値データが前記第２の電位レベルの場合にのみ、前記制御回路の制御により、前記二値データが読み出された前記メモリセルにつながる前記ビット線に電位ＶＡＡが与えられることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記ビット線はビット線対からなり、対のビット線の一方には前記メモリセルが接続され、対のビット線の他方には相補的なデータを保持するためのデータセルが接続されてなる場合、
前記設定回路は、前記メモリセルが接続された前記ビット線の電位、および、前記データセルが接続された前記ビット線の電位を、それぞれＶＳＳに設定することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記訂正回路での訂正処理の結果、前記メモリセルに書き戻される二値データが前記第２の電位レベルの場合には、前記制御回路の制御により、前記二値データが読み出された前記メモリセルにつながる前記ビット線に電位ＶＡＡが、前記メモリセルに書き戻される二値データが前記第１の電位レベルの場合には、前記制御回路の制御により、前記相補的なデータが読み出された前記データセルにつながる前記ビット線に電位ＶＡＡが、それぞれ与えられることを特徴とする請求項１または４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＣＣ（Ｅｒｒｏｒ  Ｃｈｅｃｋｉｎｇ  ａｎｄ  Ｃｏｒｒｅｃｔｉｎｇ）回路を搭載した半導体記憶装置に関するもので、特に、強誘電体キャパシタ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｃａｐａｃｉｔｏｒ）を用いた強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
近年、不揮発性の半導体記憶装置として、強誘電体キャパシタを用いた強誘電体メモリが注目されている。強誘電体メモリとは、強誘電体の特性の一つである自発分極がヒステリシス特性を示すことを利用し、強誘電体の異なる二つの分極の大きさ（残留分極量）によって二値データを不揮発に記憶するようにしたものである。
【０００３】
従来の強誘電体メモリのメモリセル（ユニットセル）は、一般に、ＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）と同様のアーキテクチャを採用している。つまり、ＤＲＡＭの常誘電体キャパシタが強誘電体キャパシタ（Ｃ）に置き換えられ、その強誘電体キャパシタをセルトランジスタ（Ｔ）と直列に接続することにより、強誘電体メモリのユニットセルは構成されている。また、このような構成の複数のユニットセルを二次元状に配置することにより、大容量のメモリセルアレイが実現されている。
【０００４】
なお、強誘電体メモリには、二つのユニットセルを用いてデータの読み出しを行う、いわゆる２Ｔ／２Ｃ方式と、一つのユニットセルを用いてデータの読み出しを行う、いわゆる１Ｔ／１Ｃ方式とがある。
【０００５】
ここで、強誘電体メモリは、強誘電体キャパシタに電圧を印加し、分極反転させることにより、データを読み出す。つまり、強誘電体メモリでのデータの読み出しは、破壊読み出しとなる。そのため、データの読み出し後にデータを書き戻す動作が必要である。強誘電体メモリの場合、一般的には、読み出したデータの比較増幅した状態をセンスアンプ（Ｓ／Ａ）により維持することによって、“０”データの書き込みが行われる。さらに、この状態からプレート線の電位をＶＳＳに落とすことによって、“１”データの書き込みが行われる。このように、まずは“０”データの書き込みを行い、その後に“１”データの書き込みを行うほうが、データを書き戻す動作としては効率的である。
【０００６】
上記したように、破壊読み出し型の強誘電体メモリにあっては、データを読み出すたびに、データの書き込みが繰り返し行われる。特に、ＥＣＣ回路を搭載した強誘電体メモリにおいては、読み出したデータを、誤り訂正処理の結果に応じて書き戻すことにより、常に、誤りのない正しいデータによる書き込みが可能となる。すなわち、ＥＣＣ回路を搭載することにより、強誘電体メモリの信頼性を向上させることができる。
【０００７】
しかしながら、ＥＣＣ回路での誤り訂正処理には、それなりの時間を要する。そのため、誤り訂正処理の終了後に、データの書き戻しを行うようにした場合においては、誤り訂正処理にかかる時間に応じて、誤り訂正処理を含めたデータの書き戻しに要する時間が長くなるという問題があった。つまり、ＥＣＣ回路での誤り訂正処理の結果に応じてデータの書き戻しを行う場合、データの書き戻しに誤り訂正処理の結果を反映させることができるものの、サイクルタイムの終了が遅くなる。
【０００８】
ところで、データの書き戻しを、まずは“０”データの書き込みを行い、続いて“１”データの書き込みを行うようにした場合において、誤り訂正処理の結果を反映させるためには、少なくとも“０”データの書き込みが終了するまでの間に、ＥＣＣ回路での誤り訂正処理を終わらせるようにすればよい。つまり、ＥＣＣ回路での誤り訂正処理が、“０”データの書き込み時間よりも短ければ、サイクルタイムを長くすることなしに、“１”データの書き込みに誤り訂正処理の結果を反映させることが可能となる。しかし、ＥＣＣ回路での誤り訂正処理が、“０”データの書き込み時間よりも長くなると、その分だけ、サイクルタイムが長くなってしまうという問題があった。
【０００９】
なお、この種の関連技術として、データの誤り検出の精度を向上させる技術がすでに提案されている（たとえば、特許文献１参照）。
【特許文献１】特開平１１−１６３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、データの書き戻しを高効率化でき、書き戻し動作にかかるサイクルタイムを短縮することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
本願発明の一態様によれば、第１の電位レベルおよび前記第１の電位レベルよりも大きい第２の電位レベルにより二値データを保持する、強誘電体キャパシタとセルトランジスタとからなるメモリセルと、前記メモリセルに保持された前記二値データを読み出すためのビット線と、前記ビット線を介して、前記メモリセルより読み出された前記二値データの誤りを訂正するための訂正回路と、前記訂正回路に前記二値データを転送した後に、少なくとも前記二値データが読み出された前記メモリセルにつながる前記ビット線の電位を前記第１の電位レベルに設定するための設定回路と、前記訂正回路での前記二値データの訂正処理が終了した後に、その訂正処理の結果に応じて、前記二値データが読み出された前記メモリセルにつながる前記ビット線の電位を制御する制御回路とを具備したことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１２】
上記の構成により、読み出したデータの訂正回路への転送が完了した時点でメモリセルには“０”データを一時的に書き込み、誤り訂正処理が終了した時点で、“１”データを書き込む必要があるメモリセルに対してのみ“１”データの書き込みを行うようにしたので、データの書き戻しを高効率化でき、書き戻し動作にかかるサイクルタイムを短縮することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、各図面間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１４】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、半導体記憶装置の基本構成を示すものである。なお、この実施形態では、ＥＣＣ回路を搭載した強誘電体メモリ（ＦｅＲＡＭ）を例に示すとともに、データの読み出しを１Ｔ／１Ｃ方式とした場合について説明する。また、図１においては、説明を簡略化するために、１組のビット線（１つのビット線対）のみを例示している。
【００１５】
本実施形態の場合、たとえば図１に示すように、対のビット線（ビット線対）ＢＬの一方（この例の場合、ＢＬ０）には、メモリセルとなるユニットセル（ＦｅＲＡＭセル）ＵＣが接続されている。このユニットセルＵＣは、“０”データ（たとえば、第１の電位レベル）、または、“１”データ（たとえば、第１の電位レベルよりも大きい第２の電位レベル）の、ニ値データを不揮発に記憶する。
【００１６】
ユニットセルＵＣは、セルトランジスタＣＴと強誘電体キャパシタＦＣとから構成されている。つまり、セルトランジスタＣＴのゲート電極はワード線ＷＬ（この例の場合、ＷＬ０）に接続され、ソース端子は一方のビット線ＢＬ０に接続されている。セルトランジスタＣＴのドレイン端子には、強誘電体キャパシタＦＣの一方の電極が接続されている。強誘電体キャパシタＦＣの他方の電極は、プレート線ＰＬ（この例の場合、ＰＬ０）に接続されている。
【００１７】
一方、対のビット線ＢＬの他方（この例の場合、／ＢＬ０）には、リファレンスセルＲＣが接続されている。リファレンスセルＲＣは、ダミーのトランジスタｄＴとダミーのキャパシタｄＣとから構成されている。つまり、ダミーのトランジスタｄＴのゲート電極はダミーのワード線ＤＷＬに接続され、ソース端子は他方のビット線／ＢＬ０に接続されている。ダミーのトランジスタｄＴのドレイン端子には、ダミーのキャパシタｄＣの一方の電極が接続されている。ダミーのキャパシタｄＣの他方の電極は、ダミーのプレート線ＤＰＬに接続されている。
【００１８】
また、リファレンスセルＲＣには、リセットトランジスタＲＴが接続されている。リセットトランジスタＲＴのゲート電極は、ダミーのリセット線ＤＲＳＴに接続されている。リセットトランジスタＲＴのドレイン端子は、リファレンスセルＲＣにおけるダミーのトランジスタｄＴのドレイン端子とダミーのキャパシタｄＣの一方の電極との接続点に接続され、ソース端子は接地（たとえば、第１の電位レベルＶＳＳに接続）されている。
【００１９】
このように、ユニットセルＵＣは、セルトランジスタＣＴと強誘電体キャパシタＦＣとが直列に接続されてなる構成とされている。そして、対のビット線ＢＬの一方にそれぞれ接続された複数のユニットセルＵＣと、対のビット線ＢＬの他方にそれぞれ接続された複数のリファレンスセルＲＣとを二次元状に配置することにより、大容量のメモリセルアレイ（図示していない）が実現されている。
【００２０】
対のビット線ＢＬの一方（ＢＬ０）および他方（／ＢＬ０）には、プリチャージ回路１１およびセンスアンプ回路１２が接続されている。プリチャージ回路１１は、信号線ＢＥＱＬの電位レベルに応じて、ビット線ＢＬ０，／ＢＬ０の電位をＶＳＳに設定するための回路である。センスアンプ回路１２は、センスアンプ駆動信号線ＳＥＮ，／ＳＥＰの電位レベルに応じて、ビット線ＢＬ０，／ＢＬ０に読み出されたデータを増幅するための回路である。
【００２１】
ビット線ＢＬ０，／ＢＬ０には、それぞれ、接続切り替え用の選択トランジスタ１３ａ，１３ｂを介して、ローカルデータ線ＬＤＱ０，／ＬＤＱ０が接続されている。つまり、選択トランジスタ１３ａは、信号線ＣＳＬの電位レベルに応じて、ビット線ＢＬ０とローカルデータ線ＬＤＱ０との接続または非接続を切り替えるためのスイッチであり、選択トランジスタ１３ｂは、信号線ＣＳＬの電位レベルに応じて、ビット線／ＢＬ０とローカルデータ線／ＬＤＱ０との接続または非接続を切り替えるためのスイッチである。
【００２２】
ローカルデータ線ＬＤＱ０，／ＬＤＱ０には、“０”書き込み回路（“０”ｗｒｉｔｅ  Ｂｕｆｆｅｒ）１４が接続されている。“０”書き込み回路１４は、後述するＥＣＣ回路にデータを転送した後に、そのデータが読み出されたユニットセルＵＣにつながるビット線ＢＬ０の電位をＶＳＳに設定するための設定回路である。
【００２３】
ローカルデータ線ＬＤＱ０，／ＬＤＱ０には、それぞれ、パスゲート回路１５を介して、メインデータ線ＭＤＱ０，／ＭＤＱ０が接続されている。つまり、パスゲート回路１５は、信号線ＤＱｇａｔｅ，／ＤＱｇａｔｅの電位レベルに応じて、ローカルデータ線ＬＤＱ０とメインデータ線ＭＤＱ０との接続または非接続、および、ローカルデータ線／ＬＤＱ０とメインデータ線／ＭＤＱ０との接続または非接続を切り替えるためのスイッチである。
【００２４】
メインデータ線ＭＤＱ０，／ＭＤＱ０には、ＥＣＣ回路（訂正回路）１６が接続されている。ＥＣＣ回路１６は、ユニットセルＵＣから読み出された複数の読み出しデータ内に誤りデータが存在するか否かを検査（ｃｈｅｃｋ）し、もし誤りデータが存在する場合には、その誤りデータを正しいデータに訂正（ｃｏｒｒｅｃｔ）する機能をもつ回路である。たとえば、ある確立で誤りデータが読み出されてしまうような場合には、ＥＣＣ回路１６を搭載することによって、その誤りデータを訂正して出力できるため、メモリとしての信頼性を向上させることができる。
【００２５】
ここで、ＥＣＣ回路は、主に、パリティ計算回路、シンドローム計算回路、および、データ訂正回路により構成される（いずれも図示していない）。ＥＣＣ回路は、たとえばパリティ信号をデータとは別にメモリ内に記憶しておき、パリティ信号とデータとを比較することにより、読み出しデータ内の誤りデータを検出する。一般に、１ビットのパリティ信号に対応する情報量（データ数）が多いほど、パリティ信号のメモリに占める容量を抑えることができる。そのため、より多くのデータが読み出され、ＥＣＣ回路により誤り訂正処理がなされた後、訂正されたデータの一部が出力される。なお、バーストモードの場合には、すべてのデータが読み出されることもある。
【００２６】
データの書き込み動作では、まず、データを書き込む前に読み出し動作が行われ、パリティ信号と読み出しデータとがシンドローム計算回路に入力される。これにより、シンドローム信号が求められた後、データ訂正回路によって、読み出しデータ内の誤りデータの誤り訂正処理が行われる。パリティ信号に対応するデータ数が書き込みデータの数よりも多い場合には、読み出しデータの一部が書き込みデータに書き換えられた後、パリティ計算回路によって、新規にパリティ信号の生成が行われる。そして、訂正された読み出しデータの一部、書き込みデータ、および、パリティ信号が、メモリセルに書き込まれる。
【００２７】
一方、データの読み出し動作では、パリティ信号および読み出しデータがシンドローム計算回路に入力され、シンドローム信号が生成される。そして、そのシンドローム信号を用いて読み出しデータ内の誤りデータの有無を検査し、誤りデータがあった場合には、データ訂正回路によって誤り訂正処理が行われる。この訂正されたデータの一部がＥＣＣ回路から出力されることにより、データの書き戻しが行われる。
【００２８】
次に、上記した構成の、ＥＣＣ回路を搭載した強誘電体メモリの動作について説明する。図２は、データの読み出し動作にかかる動作シーケンスを示すものである。すなわち、データの読み出し動作時には、たとえば図２に示すように、ビット線ＢＬ０，／ＢＬ０の電位をＶＳＳにプリチャージするためのプリチャージ回路１１の、信号線ＢＥＱＬの電位レベルを“ＬＯＷ（以下、Ｌ）”にし、ビット線ＢＬ０，／ＢＬ０をフローティング状態にする。その後、選択したユニットセルＵＣのデータを読み出すために、対応するワード線ＷＬ０の電位を“ＨＩＧＨ（以下、Ｈ）”にし、ビット線ＢＬ０とユニットセルＵＣとを接続させる。
【００２９】
一方、リファレンスセルＲＣのビット線／ＢＬ０側のノードをＶＳＳにプリチャージするためのリセット線ＤＲＳＴの電位レベルを“Ｌ”にし、フローティング状態にした後、リファレンス電位を与えるリファレンスセルＲＣをビット線／ＢＬ０に接続するために、ダミーのワード線ＤＷＬの電位を“Ｈ”にする。
【００３０】
また、それぞれのプレート線ＰＬ０，ＤＰＬの電位を、第２の電位レベルであるＶＡＡ（ビット線振幅電圧）にする。これにより、ユニットセルＵＣおよびリファレンスセルＲＣに電圧ＶＡＡが印加されて、ビット線ＢＬ０にユニットセルＵＣのデータが、ビット線／ＢＬ０にリファレンスセルＲＣのデータが、それぞれ読み出される。
【００３１】
その後、センスアンプ駆動信号線ＳＥＮ，／ＳＥＰを活性化させることで、センスアンプ回路１２により、ビット線ＢＬ０，／ＢＬ０の電位が比較増幅される。ここでは、ユニットセルＵＣのデータが第２の電位レベルである“１”データである場合を想定すると、ビット線ＢＬ０の電位がＶＡＡ、ビット線／ＢＬ０の電位がＶＳＳとなる。
【００３２】
この後、信号線ＣＳＬの電位レベルが“Ｈ”となって、ビット線ＢＬ０の電位ＶＡＡは選択トランジスタ１３ａを介して、ローカルデータ線ＬＤＱ０に転送される。ビット線ＢＬ０の電位ＶＡＡは、さらに、ローカルデータ線ＬＤＱ０からメインデータ線ＭＤＱ０を通って、ＥＣＣ回路１６に転送される。そして、ビット線ＢＬ０の電位ＶＡＡがＥＣＣ回路１６に転送された後、ローカルデータ線ＬＤＱ０，／ＬＤＱ０とメインデータ線ＭＤＱ０，／ＭＤＱ０とを繋ぐパスゲート回路１５が切断される（この場合、信号線ＤＱｇａｔｅの電位レベルを“Ｌ”，／ＤＱｇａｔｅの電位レベルを“Ｈ”）。これにより、ユニットセルＵＣのデータは、ＥＣＣ回路１６によって保持されることになる。なお、信号線ＣＳＬの電位レベルが“Ｈ”となった後、それぞれのプレート線ＰＬ０，ＤＰＬの電位は“Ｌ”になる。
【００３３】
その後、“０”書き込み回路１４によって、ユニットセルＵＣが接続されたビット線ＢＬ０の電位がＶＳＳに設定される（ビット線／ＢＬ０の電位はＶＡＡ（ＶＡＡ＞ＶＳＳ））。そして、ＥＣＣ回路１６に送られたユニットセルＵＣのデータが誤りデータであれば、このまま、ＥＣＣ回路１６からは反転したデータが出力される。誤りデータでなければ、再び、ビット線ＢＬ０の電位をＶＡＡに書き戻し、対応するユニットセルＵＣに“１”データの再書き込み（リストア）が行われる。
【００３４】
ここで、従来方式では、データの読み出し動作時にプレート線ＰＬ０の電位を“Ｈ”に保持したまたにしなければならない。これに対し、本実施形態においては、プレート線ＰＬ０の電位を“Ｌ”にした状態で、ＥＣＣ回路１６での誤り訂正処理の終了を待つことが可能となる。つまり、ＥＣＣ回路１６での誤り訂正処理に要する時間を延ばすことができるので、サイクルタイムを長くすることなしに、ユニットセルＵＣへのデータの書き戻しを実現できる。
【００３５】
上記したように、ユニットセルＵＣより読み出したデータのＥＣＣ回路１６への転送が完了した時点で、そのユニットセルＵＣには“０”データを一時的に書き込み、ＥＣＣ回路１６での誤り訂正処理が終了した時点で、“１”データを書き込む必要がある場合にのみ“１”データの再書き込みを行うようにしている。これにより、データの書き戻しを、まずは“０”データの書き込みを行い、続いて“１”データの書き込みを行うようにした場合においては、サイクルタイムを長くすることなく、誤り訂正処理の結果を反映させることが可能となる。よって、データの書き戻しを高効率化でき、書き戻し動作にかかるサイクルタイムを短縮することが可能となるものである。
【００３６】
なお、上記した第１の実施形態においては、データの読み出しを１Ｔ／１Ｃ方式とした、ＥＣＣ回路を搭載した強誘電体メモリに適用した場合を例に説明したが、これに限らず、たとえば２Ｔ／２Ｃ方式とされた、ＥＣＣ回路を搭載した強誘電体メモリにも同様に適用できる。
【００３７】
［第２の実施形態］
図３は、この発明の第２の実施形態にしたがった、半導体記憶装置の基本構成を示すものである。なお、この実施形態では、ＥＣＣ回路を搭載した強誘電体メモリを例に示すとともに、データの読み出しを２Ｔ／２Ｃ方式とした場合について説明する。また、図３においては、説明を簡略化するために、１組のビット線（１つのビット線対）のみを例示している。さらに、図１と同一部分には同一符号を付し、詳しい説明は割愛する。
【００３８】
すなわち、本実施形態の場合、対のビット線の他方にリファレンスセルに代えてデータセル（メモリセル）が接続されているとともに、ローカルデータ線に接続された“０”書き込み回路が存在しない点で、図１に示した強誘電体メモリと相違している。つまり、本実施形態のＥＣＣ回路を搭載した強誘電体メモリは、たとえば図３に示すように、対のビット線ＢＬの一方（ＢＬ０）に、メモリセルとなるユニットセルＵＣが接続されている。また、対のビット線ＢＬの他方（／ＢＬ０）には、相補的なデータを保持するためのデータセルＤＣが接続されている。データセルＤＣは、セルトランジスタＣＴと強誘電体キャパシタＦＣとから構成されている。つまり、セルトランジスタＣＴのゲート電極はワード線ＷＬ（この例の場合、／ＷＬ０）に接続され、ソース端子は他方のビット線／ＢＬ０に接続されている。セルトランジスタＣＴのドレイン端子には、強誘電体キャパシタＦＣの一方の電極が接続されている。強誘電体キャパシタＦＣの他方の電極は、プレート線ＰＬ（この例の場合、／ＰＬ０）に接続されている。
【００３９】
このようにして、対のビット線ＢＬの一方にそれぞれ接続された複数のユニットセルＵＣと、対のビット線ＢＬの他方にそれぞれ接続された複数のデータセルＤＣとを二次元状に配置することにより、大容量のメモリセルアレイ（図示していない）が実現されている。
【００４０】
対のビット線ＢＬの一方（ＢＬ０）および他方（／ＢＬ０）には、設定回路としてのプリチャージ回路１１およびセンスアンプ回路１２が接続されている。また、ビット線ＢＬ０，／ＢＬ０には、それぞれ、接続切り替え用の選択トランジスタ１３ａ，１３ｂを介して、ローカルデータ線ＬＤＱ０，／ＬＤＱ０が接続されている。ローカルデータ線ＬＤＱ０，／ＬＤＱ０には、それぞれ、パスゲート回路１５を介して、メインデータ線ＭＤＱ０，／ＭＤＱ０が接続されている。メインデータ線ＭＤＱ０，／ＭＤＱ０には、ＥＣＣ回路（訂正回路）１６が接続されている。
【００４１】
次に、上記した構成の、ＥＣＣ回路を搭載した強誘電体メモリの動作について説明する。図４は、データの読み出し動作にかかる動作シーケンスを示すものである。すなわち、データの読み出し動作時には、たとえば図４に示すように、ビット線ＢＬ０，／ＢＬ０の電位をＶＳＳにプリチャージするためのプリチャージ回路１１の、信号線ＢＥＱＬの電位レベルを“Ｌ”にし、ビット線ＢＬ０，／ＢＬ０をフローティング状態にする。その後、選択したユニットセルＵＣのデータを読み出すために、対応するワード線ＷＬ０，／ＷＬ０の電位を“Ｈ”にし、ビット線ＢＬ０とユニットセルＵＣおよびビット線／ＢＬ０とデータセルＤＣとを接続させる。ビット線／ＢＬ０に接続されたデータセルＤＣは、ビット線ＢＬ０に接続されたユニットセルＵＣのデータと相補的なデータを保持している。
【００４２】
また、それぞれのプレート線ＰＬ０，／ＰＬ０の電位を、第２の電位レベルであるＶＡＡ（ビット線振幅電圧）にする。これにより、ユニットセルＵＣおよびデータセルＤＣに電圧ＶＡＡが印加されて、ビット線ＢＬ０にユニットセルＵＣのデータが、ビット線／ＢＬ０にデータセルＤＣのデータが、それぞれ読み出される。
【００４３】
その後、センスアンプ駆動信号線ＳＥＮ，／ＳＥＰを活性化させることで、センスアンプ回路１２により、ビット線ＢＬ０，／ＢＬ０の電位が比較増幅される。ここでは、ユニットセルＵＣのデータが第２の電位レベルである“１”データである場合を想定すると、ビット線ＢＬ０の電位がＶＡＡ、ビット線／ＢＬ０の電位がＶＳＳとなる（ＶＡＡ＞ＶＳＳ）。
【００４４】
この後、信号線ＣＳＬの電位レベルが“Ｈ”となって、ビット線ＢＬ０の電位ＶＡＡは選択トランジスタ１３ａを介して、ローカルデータ線ＬＤＱ０に転送される。ビット線ＢＬ０の電位ＶＡＡは、さらに、ローカルデータ線ＬＤＱ０からメインデータ線ＭＤＱ０を通って、ＥＣＣ回路１６に転送される。そして、ビット線ＢＬ０の電位ＶＡＡがＥＣＣ回路１６に転送された後、ローカルデータ線ＬＤＱ０，／ＬＤＱ０とメインデータ線ＭＤＱ０，／ＭＤＱ０とを繋ぐパスゲート回路１５が切断される（この場合、信号線ＤＱｇａｔｅの電位レベルを“Ｌ”、／ＤＱｇａｔｅの電位レベルを“Ｈ”）。これにより、ユニットセルＵＣのデータは、ＥＣＣ回路１６によって保持されることになる。なお、信号線ＣＳＬの電位レベルが“Ｈ”となった後、それぞれのプレート線ＰＬ０，／ＰＬ０の電位は“Ｌ”になる。
【００４５】
その後、第１の実施形態の場合とは異なり、センスアンプ駆動信号線ＳＥＮ，／ＳＥＰを非活性状態とし、信号線ＢＥＱＬの電位レベルを“Ｈ”にすることで、プリチャージ回路１１によって、ビット線ＢＬ０，／ＢＬ０の電位がともにＶＳＳに設定される。そして、ＥＣＣ回路１６に送られたユニットセルＵＣのデータが誤りデータであれば、ビット線／ＢＬ０の電位が“Ｈ”になるように書き戻しが行われる。誤りデータでなければ、ビット線ＢＬ０の電位が“Ｈ”になるように書き戻しが行われる。
【００４６】
第１の実施形態の場合と同様に、従来方式では、データの読み出し動作時にプレート線ＰＬ０，／ＰＬ０の電位を“Ｈ”に保持したままにしなければならない。これに対し、本実施形態においては、プレート線ＰＬ０，／ＰＬ０の電位を“Ｌ”にした状態で、ＥＣＣ回路１６での誤り訂正処理の終了を待つことが可能となる。つまり、ＥＣＣ回路１６での誤り訂正処理に要する時間を伸ばすことができるので、サイクルタイムを長くすることなしに、ユニットセルＵＣへのデータの書き戻しを実現できる。
【００４７】
上記したように、本実施形態の場合のように、データの読み出しが２Ｔ／２Ｃ方式とされた、ＥＣＣ回路を搭載した強誘電体メモリによっても、データの書き戻しを高効率化でき、書き戻し動作にかかるサイクルタイムを短縮することが可能となるものである。すなわち、２Ｔ／２Ｃ方式の場合には、ユニットセルＵＣより読み出したデータのＥＣＣ回路１６への転送が完了した時点で、プリチャージ回路１１によって、ユニットセルＵＣおよびデータセルＤＣに“０”データを一時的に書き込むことが可能である。
【００４８】
なお、上記した第２の実施形態においては、ローカルデータ線ＬＤＱ０とメインデータ線ＭＤＱ０およびローカルデータ線／ＬＤＱ０とメインデータ線／ＭＤＱ０との接続を、パスゲート回路１５を用いて制御するようにした場合を例に説明した。これに限らず、２Ｔ／２Ｃ方式の場合には、パスゲート回路１５を省略することも可能である。
【００４９】
［第３の実施形態］
図５は、この発明の第３の実施形態にしたがった、半導体記憶装置の基本構成を示すものである。なお、この実施形態では、ＥＣＣ回路を搭載した強誘電体メモリを例に示すとともに、データの読み出しを２Ｔ／２Ｃ方式とした場合について説明する。また、図５においては、説明を簡略化するために、１組のビット線（１つのビット線対）のみを例示している。さらに、図３と同一部分には同一符号を付し、詳しい説明は割愛する。
【００５０】
すなわち、本実施形態の場合、ローカルデータ線とメインデータ線との接続を制御するためのパスゲート回路が存在しない点で、図３に示した強誘電体メモリと相違している。つまり、本実施形態のＥＣＣ回路を搭載した強誘電体メモリは、たとえば図５に示すように、対のビット線ＢＬの一方（ＢＬ０）に、メモリセルとなるユニットセルＵＣが接続されている。また、対のビット線ＢＬの他方（／ＢＬ０）には、相補的なデータを保持するためのデータセルＤＣが接続されている。
【００５１】
このようにして、対のビット線ＢＬの一方にそれぞれ接続された複数のユニットセルＵＣと、対のビット線ＢＬの他方にそれぞれ接続された複数のデータセルＤＣとを二次元状に配置することにより、大容量のメモリセルアレイ（図示していない）が実現されている。
【００５２】
対のビット線ＢＬの一方（ＢＬ０）および他方（／ＢＬ０）には、設定回路としてのプリチャージ回路１１およびセンスアンプ回路１２が接続されている。また、ビット線ＢＬ０，／ＢＬ０には、それぞれ、接続切り替え用の選択トランジスタ１３ａ，１３ｂを介して、データ線ＤＱ０，／ＤＱ０が接続されている。データ線ＤＱ０，／ＤＱ０には、ＥＣＣ回路（訂正回路）１６が接続されている。
【００５３】
次に、上記した構成の、ＥＣＣ回路を搭載した強誘電体メモリの動作について説明する。図６は、データの読み出し動作にかかる動作シーケンスを示すものである。すなわち、データの読み出し動作時には、たとえば図６に示すように、ビット線ＢＬ０，／ＢＬ０の電位をＶＳＳにプリチャージするためのプリチャージ回路１１の、信号線ＢＥＱＬの電位レベルを“Ｌ”にし、ビット線ＢＬ０，／ＢＬ０をフローティング状態にする。その後、選択したユニットセルＵＣのデータを読み出すために、対応するワード線ＷＬ０，／ＷＬ０の電位を“Ｈ”にし、ビット線ＢＬ０とユニットセルＵＣおよびビット線／ＢＬ０とデータセルＤＣとを接続させる。ビット線／ＢＬ０に接続されたデータセルＤＣは、ビット線ＢＬ０に接続されたユニットセルＵＣのデータと相補的なデータを保持している。
【００５４】
また、それぞれのプレート線ＰＬ０，／ＰＬ０の電位を、第２の電位レベルであるＶＡＡ（ビット線振幅電圧）にする。これにより、ユニットセルＵＣおよびデータセルＤＣに電圧ＶＡＡが印加されて、ビット線ＢＬ０にユニットセルＵＣのデータが、ビット線／ＢＬ０にデータセルＤＣのデータが、それぞれ読み出される。
【００５５】
その後、センスアンプ駆動信号線ＳＥＮ，／ＳＥＰを活性化させることで、センスアンプ回路１２により、ビット線ＢＬ０，／ＢＬ０の電位が比較増幅される。ここでは、ユニットセルＵＣのデータが第２の電位レベルである“１”データである場合を想定すると、ビット線ＢＬ０の電位がＶＡＡ、ビット線／ＢＬ０の電位がＶＳＳとなる。
【００５６】
この後、信号線ＣＳＬの電位レベルが“Ｈ”となって、ビット線ＢＬ０の電位ＶＡＡは選択トランジスタ１３ａを介して、データ線ＤＱ０に転送される。ビット線ＢＬ０の電位ＶＡＡは、さらに、このデータ線ＤＱ０を通って、ＥＣＣ回路１６に転送される。そして、ビット線ＢＬ０の電位ＶＡＡがＥＣＣ回路１６に転送された後、ビット線ＢＬ０，／ＢＬ０とデータ線ＤＱ０，／ＤＱ０とを繋ぐ選択トランジスタ１３ａ，１３ｂがオフされる（この場合、信号線ＣＳＬの電位レベルを“Ｌ”）。これにより、ユニットセルＵＣのデータは、ＥＣＣ回路１６によって保持されることになる。なお、信号線ＣＳＬの電位レベルが“Ｌ”になると、それぞれのプレート線ＰＬ０，／ＰＬ０の電位も“Ｌ”になる。
【００５７】
その後、第１の実施形態の場合とは異なり、センスアンプ駆動信号線ＳＥＮ，／ＳＥＰを非活性状態とし、信号線ＢＥＱＬの電位レベルを“Ｈ”にすることで、プリチャージ回路１１によって、ビット線ＢＬ０，／ＢＬ０の電位がともにＶＳＳに設定される。そして、ＥＣＣ回路１６に送られたユニットセルＵＣのデータが誤りデータであれば、ビット線／ＢＬ０の電位が“Ｈ”になるように書き戻しが行われる。誤りデータでなければ、ビット線ＢＬ０の電位が“Ｈ”になるように書き戻しが行われる。
【００５８】
このように、信号線ＣＳＬを制御して選択トランジスタ１３ａ，１３ｂをオフさせることによっても、ＥＣＣ回路１６との伝達パス（データ線ＤＱ０，／ＤＱ０との接続）を切断することができる。すなわち、パスゲート回路をなくすようにした場合にも、第２の実施形態の場合と同様に、ＥＣＣ回路１６によって保持されたデータに影響を与えることなく、ビット線ＢＬ０，／ＢＬ０の電位をＶＳＳにした状態で、ＥＣＣ回路１６での誤り訂正処理の終了を待つことが可能となる。
【００５９】
なお、上述したいずれの実施形態においても、１つのユニットセルを備えてなる場合を例に説明したが、これに限らず、たとえば複数のユニットセルがチェーン状に接続されてなる、いわゆるＣｈａｉｎ構造のＦｅＲＡＭにも同様に適当可能である。
【００６０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施形態にしたがった、ＥＣＣ回路を搭載した強誘電体メモリの構成例を示す回路図。
【図２】図１に示したＥＣＣ回路を搭載した強誘電体メモリの、データ読み出し動作を説明するために示すタイミングチャート。
【図３】本発明の第２の実施形態にしたがった、ＥＣＣ回路を搭載した強誘電体メモリの構成例を示す回路図。
【図４】図３に示したＥＣＣ回路を搭載した強誘電体メモリの、データ読み出し動作を説明するために示すタイミングチャート。
【図５】本発明の第３の実施形態にしたがった、ＥＣＣ回路を搭載した強誘電体メモリの構成例を示す回路図。
【図６】図５に示したＥＣＣ回路を搭載した強誘電体メモリの、データ読み出し動作を説明するために示すタイミングチャート。
【符号の説明】
【００６２】
１１…プリチャージ回路、１２…センスアンプ回路、１３ａ，１３ｂ…選択トランジスタ、１４…“０”書き込み回路、１５…パスゲート回路、１６…ＥＣＣ回路、ＵＣ…ユニットセル、ＣＴ…セルトランジスタ、ＦＣ…強誘電体キャパシタ、ＲＣ…リファレンスセル、ＤＣ…データセル、ＢＬ０，／ＢＬ０…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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