(57)【特許請求の範囲】
【請求項１】
入力電圧レンジがプログラム可能なアナログデジタルコンバータであって：
特徴的なダイナミックレンジを有する逐次比較型アナログデジタルコンバータ（ＳＡＲＡＤＣ）；
入力電圧が一つまたは二つ以上の選択されたサンプリングキャパシターにサンプリングされて、入力電圧をＳＡＲＡＤＣの特徴的なダイナミックレンジに実質的に適合するようにスケーリングをする入力電圧スケーリングネットワーク；および
一つまたは二つ以上の選択されたサンプリングキャパシターに入力電圧を供給する、複数のハイボルテージサンプリングスイッチを含む入力電圧と入力電圧スケーリングネットワークの間に挿入されたネットワーク
を含む、前記アナログデジタルコンバータ。
【請求項２】
入力電圧スケーリングネットワークがＳＡＲＡＤＣの一部を構成する容量性再配分デジタルアナログコンバータである、請求項１に記載の入力レンジがプログラム可能なアナログデジタルコンバータ。
【請求項３】
入力電圧スケーリングネットワークの一つまたは二つ以上の、入力電圧がサンプリングされる要素を選択するレンジデコーダーロジックをさらに含む、請求項１に記載の入力レンジがプログラム可能なアナログデジタルコンバータ。
【請求項４】
入力電圧レンジがバイポーラである、請求項１に記載の入力レンジがプログラム可能なアナログデジタルコンバータ。
【請求項５】
ローボルテージからハイボルテージへのレベルシフターのネットワークが制御信号をハイボルテージサンプリングスイッチに接続する請求項４に記載の入力レンジがプログラム可能なアナログデジタルコンバータ。
【請求項６】
レンジデコーダーロジックが関連するレンジレジスタに書き込まれたレンジ選択制御ワードに応答する請求項１に記載の入力レンジがプログラム可能なアナログデジタルコンバータ。
【請求項７】
レンジレジスタがデジタル通信インターフェイスを通じてプログラム可能である、請求項６に記載の入力レンジがプログラム可能なアナログデジタルコンバータ。
【請求項８】
デジタル通信インターフェイスがシリアル通信インターフェイスである、請求項７に記載の入力レンジがプログラム可能なアナログデジタルコンバータ。
【請求項９】
シリアル通信インターフェイスが双方向である、請求項８に記載の入力レンジがプログラム可能なアナログデジタルコンバータ。
【請求項１０】
ＳＡＲＡＤＣであって：
コンパレータに接続された出力を有する容量性再配分デジタルアナログコンバータ（ＣａｐＤＡＣ）；
ＳＡＲＡＤＣ入力信号の反復的なサンプリングを制御し、コンパレータの出力をモニターするＳＡＲロジック；
入力電圧スケーリングネットワークであって、そのネットワークにおいて入力電圧が選択された一つまたは二つ以上のサンプリングキャパシターにサンプリングされＳＡＲＡＤＣの特徴的なダイナミックレンジに実質的に適合するように入力電圧がスケーリングされる、前記入力電圧スケーリングネットワーク；および
入力電圧を選択的にＣａｐＤＡＣアレーの一つまたは二つ以上のキャパシターにサンプリングする、入力電圧と容量性再配分ＤＡＣとの間に挿入された複数のハイボルテージサンプリングスイッチを含む入力電圧と容量性再配分ＤＡＣとの間に挿入されたネットワーク
を含む、前記ＳＡＲＡＤＣ。
【請求項１１】
容量性再配分ＤＡＣが入力電圧スケーリングネットワークの少なくとも一部を形成する、請求項１０に記載のＳＡＲＡＤＣ。
【請求項１２】
入力電圧のサンプリングのためにＣａｐＤＡＣの一つまたは二つ以上の要素を選択するレンジデコーダーロジックをさらに含む、請求項１０に記載のＳＡＲＡＤＣ。
【請求項１３】
入力電圧レンジがバイポーラである、請求項１２に記載のＳＡＲＡＤＣ。
【請求項１４】
ローボルテージからハイボルテージへのレベルシフターのネットワークが制御信号をハイボルテージサンプリングスイッチに接続する、請求項１１に記載のＳＡＲＡＤＣ。
【請求項１５】
レンジデコーダーロジックが関連するレンジレジスタに書き込まれたレンジ選択制御ワードに応答する、請求項１2に記載のＳＡＲＡＤＣ。
【請求項１６】
レンジレジスタがデジタル通信インターフェイスを通じてプログラム可能である、請求項１５に記載のＳＡＲＡＤＣ。
【請求項１７】
デジタル通信インターフェイスがシリアル通信インターフェイスである、請求項１６に記載のＳＡＲＡＤＣ。
【請求項１８】
シリアル通信インターフェイスが双方向である、請求項１７に記載のＳＡＲＡＤＣ。
【請求項１９】
ＳＡＲＡＤＣであって：
コンパレータに接続された出力を有する容量性再配分デジタルアナログコンバータ（ＣａｐＤＡＣ）；
ＳＡＲＡＤＣ入力信号の反復的なサンプリングを制御し、コンパレータの出力をモニターするＳＡＲロジック；
入力電圧スケーリングネットワークであって、そのネットワークにおいて入力電圧が選択された一つまたは二つ以上のサンプリングキャパシターにサンプリングされ、ＳＡＲＡＤＣの特徴的なダイナミックレンジに適合するように入力電圧がスケーリングされる、前記入力電圧スケーリングネットワーク；
入力電圧を選択的にＣａｐＤＡＣアレーの一つまたは二つ以上のキャパシターにサンプリングするために、複数のハイボルテージサンプリングスイッチを含む入力電圧と容量性再配分ＤＡＣとの間に挿入されたネットワーク；
ハイボルテージサンプリングスイッチのネットワークを前記一つまたは二つ以上のサンプリングキャパシターを選択するように制御するレンジデコーダーロジック；および
レンジデコーダーロジックがレンジ選択制御ワードに応答し、該レンジ選択制御ワードを書き込むためのレンジレジスタ
を含む、前記ＳＡＲＡＤＣ。
【請求項２０】
レンジレジスタがインテグラルデジタル通信インターフェイスを通じてプログラム可能である、請求項１９に記載のＳＡＲＡＤＣ。
【請求項２１】
デジタル通信インターフェイスはシリアル通信インターフェイスである、請求項２０に記載のＳＡＲＡＤＣ。
【請求項２２】
ＣａｐＤＡＣは入力電圧スケーリングネットワークの少なくとも一部を構成し、入力電圧はＣａｐＤＡＣの一つまたは二つ以上の選択されたサンプリングキャパシターにサンプリングされてＳＡＲＡＤＣの特徴的なダイナミックレンジに実質的に適合するようにスケーリングされる、請求項１９に記載のＳＡＲＡＤＣ。
【請求項２３】
入力電圧スケーリングネットワークがＣａｐＤＡＣから独立したサンプリングキャパシターのネットワークを含む、請求項１９に記載のＳＡＲＡＤＣ。
【請求項２４】
入力電圧レンジがバイポーラである、請求項１９に記載のＳＡＲＡＤＣ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
発明の分野
本発明は一般的にアナログ入力信号のスケーリングに関し、特にバイポーラとユニポーラの入力信号の両方を、取得および変換の前にＡＤＣのダイナミックレンジにスケーリングすることに関する。より詳細には、サンプリングキャパシターの選択された組み合わせに対して、ハイボルテージ伝送ゲートを通じてアナログ入力信号をサンプリングし、ＳＡＲ（逐次比較型）ＡＤＣの入力レンジをプログラムすることに関する。
【０００２】
発明の背景
多入力、ワイドダイナミックレンジのバイポーラおよびユニポーラの逐次比較型アナログデジタルコンバータ（ＡＤＣ）は伝統的にアナログ入力についてレジスタデバイダーネットワークを使用し、取得および変換が実行される前に、入力信号をコンバータのダイナミックレンジにスケーリングする。従来、ＡＤＣによる変換の前に入力信号を減衰させる方法はうまく利用されてきた。しかし、それは多くの明らかな不都合がある。
【０００３】
第一に、伝統的なレジスタデバイダーの方法では、アナログ入力ソースは常にグラウンドまたはある参照電圧に対する負荷抵抗（resistive load）を見なくてはならない。ソースはこの負荷を移動させることができなければならない。第二に、レジスタデバイダーネットワークは内部基準（internal reference）および外部入力ソースの両方から電力を消費する。第三の問題は、この従来技術では、許容されたアナログ入力レンジをプログラムする簡単な方法を使用者に提供できないことである。第四の不都合は、入力レジスタの大きさがコンバーターのフルパワー帯域幅（full power bandwidth）によって制限されるという事実である。
【０００４】
レジスタデバイダーを形成するレジスタネットワークのノードは集積回路（IC）のピンを通じて使用者がアクセスできるように作ることができる。これで、使用者はハードウエアの接続を通じてレジスタデバイダーネットワークを要求されるアナログ入力レンジに適するように設定する事ができる。しかしながら、使用者がレンジを変更したい場合には、ハードウエアを再度接続しなければならない。
【０００５】
従って、集積回路のアプリケーションに容易に適応でき、入力信号に負荷抵抗をグラウンドへ移動させることを要求せず、電力消費を最小化し、アナログ入力電圧のレンジの修正が要求されるようなイベントにおいて容易にプログラム可能な、アナログ入力電圧のスケーリング技術の需要が生じる。
【０００６】
発明の概要
これらおよびそのほかの需要は、本発明のプログラム可能な入力電圧レンジシステムおよび方法によって満足される。そこでは、スプリットゲートオキサイドプロセスが、標準的なサブミクロンの５ボルトＣＭＯＳデバイスとして、同一のシリコン基板上のハイボルテージ（±１５ボルト）スイッチの使用を可能にする。このプロセスによって、アナログ入力電圧は、事前減衰回路を用いることなく、直接サンプリングキャパシターにサンプリングされる。サンプリングキャパシターの既定の比率によってサンプリングすることのみによって、アナログ入力はＳＡＲ（逐次比較型レジスタ）ＡＤＣそれ自体のダイナミックレンジに適応するようにスケーリングないしは減衰される。
【０００７】
本発明のシステムにおいて、サンプリングキャパシターはＳＡＲＡＤＣそれ自体に使われている実際の容量性再配分デジタルアナログコンバータ（ＣａｐＤＡＣ：capacitive redistribution digital-to-analog converter）または独立したキャパシターアレーとすることができる。ＣａｐＤＡＣまたは独立したアレーのどのビットにサンプリングするかを選択する事で、入力レンジをプログラムすることができる。一度アナログ入力信号がＳＡＲコンバータのダイナミックレンジに適応するように減衰されると、入力信号をデジタルワードに変換するために伝統的なＳＡＲ技術を使用することができる。
【０００８】
これによって、伝統的な方法の問題点のうちの多くは克服される。アナログソースはグラウンドに対する負荷抵抗ではなく、容量性電荷（capacitive load）を見ており、それゆえ、ソースにＤＣ電力を要求しない。第二に、レジスタデバイダーネットワークをバイアスする際にさらなる電力を消費しない。最後に、容量性再配分ＤＡＣまたは独立したアレーのどのビットにサンプリングするかを選択する事で、ソフトウェアを通じて入力レンジをプログラムすることができる。
【０００９】
本発明の一側面に従って、入力電圧レンジがプログラム可能なアナログデジタルコンバータは、特徴的なダイナミックレンジを有する逐次比較型アナログデジタルコンバータ（ＳＡＲ  ＡＤＣ）および入力電圧のスケーリングネットワーク含み、入力電圧のスケーリングネットワーク内では、入力電圧が一つまたは二つ以上のサンプリングキャパシターにサンプリングされて、入力電圧をＳＡＲＡＤＣの特徴的なダイナミックレンジに適合するようにスケーリングをする。
【００１０】
レンジデコーダーロジックが入力電圧スケーリングネットワークの一つまたは二つ以上の入力電圧がサンプリングされる要素を選択するように、ハイボルテージのサンプリングスイッチのネットワークは入力電圧と入力電圧スケーリングネットワークの間に挿入しても良い。入力電圧のレンジはバイポーラでも良い。
【００１１】
本発明の他の形態では、ローボルテージからハイボルテージへのレベルシフターのネットワークは制御信号をハイボルテージサンプリングスイッチに接続する。好ましくは、レンジデコーダーロジックは関連するレンジレジスタに書き込まれたレンジ選択制御ワードに応答する。レンジレジスタはデジタル通信インターフェイス（digital communication interface）を通じてプログラム可能としても良い。デジタル通信インターフェイスは、シリアルであって、使用者によってレンジレジスタの両プログラミングを適応させるために双方向通信インターフェイスであって、ＳＡＲＡＤＣそれ自体の他の関数をプログラムするためであると同時に検証のためにレジスタのコンテンツのリードバックであることが好ましい。
【００１２】
本発明の他の側面に従って、ＳＡＲＡＤＣは、
コンパレータに接続された出力、
ＡＤＣ入力信号の反復的なサンプリングを制御し、コンパレータの出力をモニターするＳＡＲロジック、
入力電圧スケーリングネットワークであって、該ネットワークでは、入力電圧が一つまたは二つ以上の選択されたサンプリングキャパシターにサンプリングされて入力電圧をＳＡＲＡＤＣの特徴的なダイナミックレンジに適合するようにスケーリングをする、前記入力電圧スケーリングネットワーク、
入力電圧が一つまたは二つ以上のサンプリングキャパシターに選択的にサンプリングされるように、入力電圧と入力電圧スケーリングネットワークの間に挿入されたハイボルテージサンプリングスイッチのネットワーク、
ハイボルテージサンプリングスイッチのネットワークを一つまたは二つ以上のサンプリングキャパシターを選択するように制御するレンジデコーダーロジック、および
レンジデコーダーロジックがレンジ選択制御ワードに応答し、該レンジ選択制御ワードを書き込むためのレンジレジスタ
を有する逐次比較型アナログデジタルコンバータ（ＳＡＲＡＤＣ）を含む。
【００１３】
ＣａｐＤＡＣは入力電圧スケーリングネットワークの少なくとも一部を構成しても良く、入力電圧はＣａｐＤＡＣの一つまたは二つ以上の選択されたサンプリングキャパシターにサンプリングされて、ＳＡＲＡＤＣの特徴的なダイナミックレンジに実質的に適合するように入力電圧がスケーリングされても良い。別法では、入力電圧スケーリングネットワークは、ＣａｐＤＡＣのアレーから独立したサンプリングキャパシターのネットワークを含んでもよい。
【００１４】
本発明のさらなる目的、特徴、および利点は、以下の説明および図面により明らかになるであろう。
【００１５】
発明の詳細な説明
先行技術に比して明らかな利点を提供する入力レンジがプログラム可能なＳＡＲ（逐次比較型）ＡＤＣをここに記述する。図１は、ワイドレンジのバイポーラおよびユニポーラのアナログ入力信号を変換の前に減衰させる、従来の方法を示す。この例では＋２．５ボルトとなっている参照電圧Ｖｒｅｆがバッファ１０２に入力として適用される。バッファされた参照電圧は、抵抗Ｒ１、Ｒ２、Ｒ３からなるレジスタデバイダーの上端に適用される。
【００１６】
この例示回路では−１０ボルトから＋１０ボルトの間のレンジとなっているアナログ入力信号Ａｉｎが、ボルテージデバイダー入力１０３に適用される。参照電圧Ｖｒｅｆは、デバイダーネットワークが入力信号をスケーリングおよびレベルシフトした結果と共に、ボルテージデバイダーのバイアス電圧として機能する。アナログ入力電圧は、−１０ボルトから＋１０ボルトまで変化するので、コモンノード１０４において０ボルトから＋２．５ボルトまでの変動を生み出す。
そのスケーリングされた出力電圧と共に、一般的にＳＡＲＡＤＣのサンプリング／ホールディング入力に連結するのが、この出力ノード１０４である。本先行技術のネットワークにおいてアナログ入力信号Ａｉｎはグラウンドに対して４０ｋ（キロオーム）の印加をしなければならないことに留意すべきである。
【００１７】
図２は、本発明の原理に従って８ビットのＣａｐＤＡＣアレーにサンプリングされたバイポーラ（±１０ボルト）のアナログ入力信号を示す。アナログ入力信号のスイッチは±１５ボルトのスイッチであって、バイポーラの入力信号を直接サンプリングすることができる。以下にスイッチについてより詳細に記載する。
【００１８】
図２に関連して、コンパレータおよび全てのＳＡＲロジックは５ボルトのサブミクロンのＣＭＯＳテクノロジーにより導入できることに留意すべきである。アナログ入力スイッチだけは、より高いゲート電圧を扱うためにより厚いオキサイドゲートを用いる±１５ボルトのＣＭＯＳデバイスを用いて作られる必要がある。
【００１９】
±１０ボルトの入力レンジのサンプリング中の電荷の等式は、
Ｑｎｃｐ＝Ｃｔｏｔ＊｛−Ａｉｎ＊（３２Ｃ／２５６Ｃ）＋Ｖｃｏｍ｝＝Ｃｔｏｔ＊Ｖｎｃｐ  （１）
であり、ここで、
Ｃｔｏｔ＝２５６Ｃ
である。
すなわち、サンプリングされたアナログ入力電圧は、
Ｖｎｃｐ＝−Ａｉｎ／８＋Ｖｃｏｍ                                （２）
となる。
【００２０】
Ｖｃｏｍが１．２５ボルトである場合には、±１０ボルトのレンジ内のあらゆるアナログ入力電圧に対して、サンプリングされたアナログ入力が０ボルトから２．５ボルトの間である。参照電圧が２．５ボルトである場合には、アナログ入力はコンバータのダイナミックレンジ内に保たれ、バイポーラの入力信号は通常のＳＡＲ技術を用いて変換できる。
【００２１】
入力レンジをプログラムするために、単にＣａｐＤＡＣアレーのどのビットをサンプリングするかを選択すればよい。８ビットの例が以下の表１に示される。
【表１】
0004707396.tif 000002
【００２２】
この例では、レンジを選択するために必要とされるのは３ビットのみである：一つの極性ビット（polarity bit）（入力信号がバイポーラかユニポーラかを示す）と二つのレンジビットである。以下の表２に種々の入力レンジにおける選択されるビット値を示す。
【表２】
0004707396.tif 000003
【００２３】
バイポーラの信号に対しては最上位ビット（極性ビット）はサンプリング中参照電圧に保持されることに留意すべきである。その理由は本説明により後に明らかとなるであろう。
【００２４】
上述のように、図２は、バイナリーの重み付けをされたキャパシターＣ７〜Ｃ０およびコンパレータ２０４に最も近い部分に備えられた「ダミー」キャパシター（すなわち終端キャパシター）ＣＤを含んでなる容量性再配分ＤＡＣ、すなわちＣａｐＤＡＣを示す。ＣＤの値は最下位ビットキャパシターＣ０の電気容量と実質的に等しい。図２の回路において、終端キャパシターはアナログ入力をサンプリングしないが、グラウンドに保持されてオフセットを最小化する。図２の８ビットキャパシターアレーは例示の形態である。アレーの総電気容量は２５６Ｃであり、ここでＣは記載の態様における単位電気容量である。
【００２５】
この典型的な態様では、最上位ビットＢ７はスイッチＳ７によってサンプリング中参照電圧に接続される。スイッチ７は以下でさらに議論するアナログスイッチのアレーの一部である。上位第３位ビットＢ５はスイッチＳ５を通じてアナログ入力電圧２０１に接続される。サンプリング期間が完了するとアナログ入力により累積された電荷は、Ｓ５をグラウンドにスイッチすることによってキャパシターアレーのトッププレートに運ばれる。サンプリングキャパシターの全電荷を保存するために、コモンモードスイッチ２０６が最初に開く。
【００２６】
従ってこの例では、アナログ入力信号は８つのファクターによって減衰される。従って、＋１０ボルトから−１０ボルトまで変化する入力信号を推定するとき、コンパレータ２０４は±１．２５ボルトを見ている。コモンモード電圧Ｖｃｏｍが１．２５ボルトである場合、入力信号はコンパレータ２０４のコモンモードレンジ内に保たれる。既知の逐次比較技術が入力信号をデジタル化するために使用できる。
【００２７】
最上位ビットトライアルの試験は有用である。先述の通り、サンプリング中最上位ビットはＶｒｅｆ（２．５ボルト）に接続された。サンプリング後は、最上位ビットについて何をするのか決定がされるまで、最上位ビットはＶｒｅｆのままにされる。一例として、アナログ入力信号が正（例えば、＋１０ボルト）であった場合、コンパレータの非反転入力の電圧（ＮＣＰノード２０５）は上記の式（２）で、−Ａｉｎ／８＋Ｖｃｏｍと与えられる。コモンモード電圧Ｖｃｏｍが＋１．２５ボルトの場合、Ｖｎｃｐ＝０ボルトである。コンパレータ２０４の出力はロジックローレベルになる。
【００２８】
ＮＣＰノードをコモンモード電圧に収束させることが期待される。これを達成するために、最上位ビットがＶｒｅｆに接続されたままにされる。この部分をグラウンドに切り換えると負電荷がキャパシターアレーのトッププレートに運ばれてＮＣＰ電圧がコモンモード電圧から離れる原因となるからである。ロジックは入力がバイポーラであると判断するであろうから、ＳＡＲロジックはこのような状況下で出力データの第一ビットをロジック１に設定するように構成することができる。
【００２９】
上位第２位ビットＢ６のトライアルはスイッチＳ６を用いてＢ６をグラウンドからＶｒｅｆに切り換えることによって開始される。これによって Ｖｒｅｆ／４ と重み付けられた正電荷がキャパシターアレーのトッププレートに運ばれる。これによりＮＣＰ電圧２０５の等式は、
Ｖｎｃｐ＝−Ａｉｎ／８＋Ｖｃｏｍ＋Ｖｒｅｆ／４              （３）
となる。
【００３０】
この例ではサンプリングされたアナログ入力信号は＋１０ボルトであったので、コモンモード電圧は＋１．２５ボルトであり、参照電圧が＋２．５ボルトであるので、ＮＣＰノード２０５における電圧は０．６２５ボルトである。コンパレータ出力は依然としてロジックローであるが、ＮＣＰ電圧はコモンモード電圧に収束し始めている。従って、上位２番目のビットＢ６はＶｒｅｆに接続されたままになる。ＳＡＲロジックはこれをロジック１であると解釈し、出力データの二番目のビットを１に設定する。８ビット全てがテストされるまで残りのビットのトライアルも同様に行われ、ＮＰＣノード２０５はコモンノード電圧から最下位ビット１つ分以内になる。
【００３１】
アナログ入力電圧が負であるイベントでは逆のことが起こる。アナログ入力信号として−１０ボルトの入力電圧が適用された場合、上記の等式（２）はＮＣＰノード電圧が２．５ボルトであることを示す。コンパレータ出力はロジックハイとなり、ＳＡＲロジックはこれを解釈し、最上位ビット（ＭＳＢ）をＶｒｅｆからグラウンドに切り換え、出力データの第一のビットをロジック０に設定する。上位２番目のビットのトライアルでは、Ｂ６はＶｒｅｆに切れ替えられ、ＮＣＰノードは＋１．８７５ボルトになり、コンパレータアウトプットはロジックハイのままである。ＳＡＲロジックはグラウンドへ切り換えることでこれを拒否する。従って、ＳＡＲプロセスはＮＣＰノードがコモンモード電圧に収束するまで続けられる。ビットトライアル中のＮＣＰ電圧の等式は以下のように与えられる：
【００３２】
【化１】
0004707396.tif 000004
【００３３】
Ｖｒｅｆ／２ の項（最上位ビット）は負号を有しビット７の論理補数（inverse）を乗じる。これは、Ｖｒｅｆ／２ の項はＢ７がロジック０のとき（すなわち、実際のアナログ入力電圧が負の極性の場合）にのみ含まれるからである。従って、最上位ビットは符号ビットのように振る舞う。
【００３４】
図３は、本発明の使用に適したスイッチング配置の略図である。アナログ入力信号を−１０ボルトから＋１０ボルトの範囲に適応させるために、トランスミッションゲートが一組の平行な関連するハイボルテージＰＭＯＳ３０１およびＮＭＯＳ３０２から形成される。好ましくは、図示のデバイスはあらゆる端末間の３０ボルトの変動に耐え、±１０ボルトのレンジを扱う際に適切なマージンを提供する。ハイボルテージデバイス３０１、３０２はアナログ入力信号を取得しサンプリングキャパシター３０３に直接切り換える。もちろん、ハイボルテージ制御信号はハイボルテージトランジスター３０１、３０２のゲートとして要求されるが、これらの制御信号は５ボルトのＣＭＯＳレベルからの単純なレベルシフトによって提供されうる。
【００３５】
図４は本発明に従ってプログラム可能な入力レンジの特徴を取り入れたＳＡＲＡＤＣの全体のブロック図であり、一般的に図番４００で示される。アナログ入力信号４０１が、ハイボルテージスイッチ４０２を通じてＣａｐＤＡＣアレーの一つまたは二つ以上のキャパシターに適用される。信号の取得および変換をも制御するＳＡＲロジック４０６は、入力信号がサンプリングされたＣａｐＤＡＣアレーのキャパシターを制御する。
【００３６】
ＳＡＲロジック４０６は、レンジプログラミング入力をレンジレジスタ４０９から受け取るレンジデコーダーロジック４０７に基づいてこれを実行する。レンジデコーダーロジック４０７については後にさらに詳細に述べる。当面、レンジレジスタ４０９の内容は既知のシリアルポート上のレジスタに書き込むことで変化し得る点に留意すれば足りる。レンジレジスタ４０９へのアクセスを使用者に許可することで、ＳＡＲＡＤＣ４００のレンジのソフトウェアによるプログラム能力が備えられる。
【００３７】
図５はレンジデコーダーロジックの詳細を提供する。もちろん、多数のロジック装置がこの用途を満足させる。図５の装置は、単にＳＡＲＡＤＣに対する適切なレンジの設定を生成する十分な方法の一つである。ＳＡＲＡＤＣのレンジを制御する三つの入力信号がある。これらは極性ビット５０１、レンジ１ビット５０２、レンジ０ビット５０３である。これらはそれぞれインバーター５０４に適用され、信号およびその論理補数はデーコーダセクションに入手可能となる。
【００３８】
デコーダーそれ自体は、入力信号とその論理補数という独自の組み合わせが適用されるＮＯＲゲートのアレーである。例えば、アナログ入力信号がバイポーラであって予想される電圧が−１０ボルトと＋１０ボルトの間であるイベント時には、レンジ１およびレンジ２ビットと共に極性ビット５０１の補数がＮＯＲゲート５０５に適用される。説明したように、適切なスケーリングのためにこのケースでは上位３番目のビットに入力信号がサンプリングされる。制御ビットの独自の組み合わせは異なるＮＯＲゲートの入力としてマッピングされ、ソフトウェアプログラミングを通じてＳＡＲＡＤＣの六つの異なる入力レンジを選択し得る。
【００３９】
図６は本発明の他の態様を示し、この態様では、ＣａｐＤＡＣの変換アレー６０２の選択されたキャパシターに直接サンプリングする代わりに、アナログ入力信号は分離したサンプルアレー６０１にサンプリングされる。この装置では、選択ロジックは、ＳＡＲ
ＡＤＣのレンジをプログラムするために、サンプルアレー６０１の一つまたは二つ以上の要素を選択する。本構成の主要な利点は必要とされるハイボルテージスイッチの数を大幅に減らすことである。期待されるとおり、分離したサンプリングアレーを使う場合には、関連するダイエリアを省くことにもなる。
【００４０】
従来技術に比して明らかな有利な効果を提供する入力レンジがプログラム可能なＳＡＲＡＤＣについてここに説明した。本発明の精神および範囲から離れることなく変更が成されうることを当業者は理解するであろう。したがって、本発明が添付の請求の範囲によって必要とされるものを超えて限定されることを意図するものではない。
【図面の簡単な説明】
【００４１】
【図１】アナログ入力信号を変換の前に減衰させるために使用される、従来のレジスタデバイダー回路を示す図である。
【図２】本発明の原理に従ってＣａｐＤＡＣアレーにサンプリングされたバイポーラのアナログ入力信号を示す図である。
【図３】本発明の使用に適したスイッチングトランジスター配置の略図である。
【図４】本発明の原理を取り入れた逐次比較型ＡＤＣの全体のブロック図である。
【図５】本発明と共に使用するのに適したレンジデコーダーロジックを示す図である。
【図６】本発明の他の態様に従った、変換アレーから分離したサンプルアレーを示す図である。
【図１】
0004707396.tif 000005
【図２】
0004707396.tif 000006
【図３】
0004707396.tif 000007
【図４】
0004707396.tif 000008
【図５】
0004707396.tif 000009
【図６】
0004707396.tif 000010