(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と
を含み、
前記上部電極は、ＩｒＯ2の組成に結晶化された第１のイリジウム酸化物層と、前記第１のイリジウム酸化物層上に形成された、前記第１のイリジウム酸化物層よりも酸化度の低い第２のイリジウム酸化物層との積層構造を含み、
前記第２のイリジウム酸化物層は、その表層が当該表層の直下の部分よりもイリジウム酸化度の高い高酸化度層とされていることを特徴とする半導体装置。
【請求項２】
前記高酸化度層は、ＩｒＯ2の組成に結晶化されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記上部電極上にイリジウムを有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記キャパシタ膜は、強誘電体材料から形成されてなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、
前記上部電極を、ＩｒＯ2の組成に結晶化された第１のイリジウム酸化物層と、前記第１のイリジウム酸化物層上に形成された、前記第１のイリジウム酸化物層よりも酸化度の低い第２のイリジウム酸化物層との積層構造を含むように形成する工程と、
前記第２のイリジウム酸化物層を酸化性雰囲気において急速アニールで熱処理し、前記第２のイリジウム酸化物層の表層のみに、当該第２のイリジウム酸化物層における前記表層の直下の部分よりもイリジウムの酸化度の高い高酸化度層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記熱処理により、前記表層をＩｒＯ2の組成に結晶化された状態に前記高酸化度層を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１のイリジウム酸化物層の成膜温度が前記第２のイリジウム酸化物層の成膜温度よりも高いことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記上部電極上にイリジウムを形成する工程を更に含むことを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記キャパシタ膜を、強誘電体材料から形成することを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記熱処理を、６００℃以上７５０℃以下の範囲の温度で行うことを特徴とする請求項５〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部電極と上部電極との間に誘電体材料からなるキャパシタ膜が挟持されてなるキャパシタ構造を有する半導体装置に関し、特にキャパシタ膜が強誘電体材料からなる強誘電体キャパシタ構造に適用して好適である。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタ構造に保持する強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）の開発が進められている。強誘電体メモリは、電源を断っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力の実現が期待できることから特に注目されている。
【０００３】
強誘電体キャパシタ構造は、外部からの水素ガスや水分により容易にその特性が劣化する。また、エッチング加工などによっても容易にその特性が劣化してしまう。そのため、高温アニールによるキャパシタ特性の回復が必須となっている。そこで、強誘電体キャパシタ構造を構成する上部電極及び下部電極の材料として、例えば特許文献１に開示されているように、高温アニールに耐える貴金属や貴金属酸化物が多用されている。特に上部電極の材料としては、導電性酸化物であるイリジウム酸化物が特性劣化の抑止に有望である。
【０００４】
【特許文献１】特開２００３−１７４０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
強誘電体キャパシタ構造において、上部電極は、キャパシタ電極としての本来の役割に加えて、以下の２つの機能が要求される。
（１）キャパシタ膜と上部電極との間で良好な界面を形成し、優れた強誘電特性を得る。（２）製造工程が進むにつれて強誘電体キャパシタ構造の強誘電体特性が劣化することを防止する。
【０００６】
（１）の機能については、より結晶化された酸化度の高い酸化イリジウム（第１の酸化イリジウム膜）をキャパシタ膜上に形成する。この第１の酸化イリジウム膜により、優れた強誘電特性を得ることができる。
（２）の機能については、第１の酸化イリジウム膜が上記の機能を有する反面、モホロジーが劣る点で上層としては好ましくないことから、第１の酸化イリジウム膜に比べて酸化度が低く完全には結晶化していないアモルファス状態の酸化イリジウム（第２の酸化イリジウム膜）を第１の酸化イリジウム膜の上層に形成する。この第２の酸化イリジウム膜は、モホロジーに優れた均一な膜に形成されるため、強誘電特性の劣化を抑止することができる。
【０００７】
従って、強誘電体キャパシタ構造の上部電極としては、第１の酸化イリジウム膜と第２の酸化イリジウム膜との積層構造を含む構成に形成することが望ましい。
【０００８】
しかしながら、アモルファス状態の酸化イリジウムで上層の第２の酸化イリジウム膜を形成した場合、成膜当初ではモホロジーに優れた均一な膜に形成されるものの、製造工程が進むにつれて酸化イリジウムが還元されてゆく。これにより、内部に多数の空孔（ボイド）が発生し、密度が疎ないわゆるポーラス状の酸化イリジウムとなってしまう。その結果、シリコン酸化膜等を形成する工程を経るにつれて、第２の酸化イリジウム膜内のボイドを通じて水素拡散が助長され、酸化イリジウムの更なる還元及び強誘電体特性の劣化を増長させることになる。
【０００９】
本発明は、上記の課題に鑑みてなされたものであり、キャパシタ構造の上部電極の材料に酸化イリジウムを採用して特性劣化の防止を図るも、酸化イリジウムの還元を抑止してポーラス化を防止し、結果として高い特性確保を可能とする、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。      
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造とを含み、前記上部電極は、ＩｒＯ2の組成に結晶化された第１のイリジウム酸化物層と、前記第１のイリジウム酸化物層上に形成された、前記第１のイリジウム酸化物層よりも酸化度の低い第２のイリジウム酸化物層との積層構造を含み、前記第２のイリジウム酸化物層は、その表層が当該表層の直下の部分よりもイリジウム酸化度の高い高酸化度層とされている。
【００１１】
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、前記上部電極を、ＩｒＯ2の組成に結晶化された第１のイリジウム酸化物層と、前記第１のイリジウム酸化物層上に形成された、前記第１のイリジウム酸化物層よりも酸化度の低い第２のイリジウム酸化物層との積層構造を含むように形成する工程と、前記第２のイリジウム酸化物層を酸化性雰囲気において急速アニールで熱処理し、前記第２のイリジウム酸化物層の表層のみに、当該第２のイリジウム酸化物層における前記表層の直下の部分よりもイリジウムの酸化度の高い高酸化度層を形成する工程とを含む。
【発明の効果】
【００１２】
本発明によれば、キャパシタ構造の上部電極の材料に酸化イリジウムを採用して特性劣化の防止を図るも、酸化イリジウムの還元を抑止してポーラス化を防止し、結果として高い特性確保を可能とする、信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１３】
−本発明の基本骨子−
本発明者は、ＩｒＯ2の組成に結晶化された第１の酸化イリジウム膜上に形成する第２の酸化イリジウム膜について、第１の酸化イリジウム膜に比べて低酸化度としてアモルファス状に形成するも、当該第２の酸化イリジウム膜自身の耐還元性を強める構成について鋭意検討した結果、本発明に想到した。
【００１４】
本発明において、第２の酸化イリジウム膜には、モホロジーに優れた均一な膜であることに加えて、耐還元性に優れた膜であることが要求される。これら２つの要件は、一見相反する関係にあるが、後者の要件を満たすには、第２の酸化イリジウム膜の表層が強い耐還元性を示せば十分である。そこで本発明では、第２の酸化イリジウム膜を、第１の酸化イリジウム膜に比べて酸化度の低いアモルファス状に成膜した後、その表層のみを耐還元性の強い状態、即ち酸化度の高い高酸化度層とする。具体的には、第２の酸化イリジウム膜を酸化性雰囲気（ここではＯ2雰囲気）で適宜の温度（６００℃〜７５０℃）にて熱処理（アニール処理）、例えば急速アニール（ＲＴＡ）することにより、その表層のみを高酸化度層とする。ここで、６００℃より低い処理温度では表層の十分な高酸化度が得られず、また７５０℃より高い処理温度ではキャパシタ膜等への悪影響が無視できなくなる。
【００１５】
実際に、第１及び第２の酸化イリジウム膜を形成し、その組成をＸ線回折装置（ＸＲＤ）により調べた結果を図１に示す。
第１の酸化イリジウム膜と第２の酸化イリジウム膜と比較を図１（ａ）に示し、第１及び第２の酸化イリジウム膜をアニール前後で比較したＸＲＤパターンをそれぞれ図１（ｂ），（ｃ）に示す。それぞれ、シリコン酸化膜上に酸化イリジウムを成膜し、アニール前後でＸＲＤ測定を行った。
その結果、第２の酸化イリジウム膜は第１の酸化イリジウム膜に比べ、ＩｒＯ2 (２００)のピーク強度が低く、ＩｒＯ2 (１１０)のピーク強度は若干高い程度である。
【００１６】
次に、それぞれ第１及び第２の酸化イリジウム膜をアニール前後のＸＲＤパターンで比較した。その結果、第１の酸化イリジウム膜はアニールによって変化しないが、第２の酸化イリジウム膜はアニールすることでＩｒ（１１０）及びＩｒ（２００）共にピーク強度が増加した。
【００１７】
従って、アニール後でＩｒ（１１０）及びＩｒ（２００）のピーク強度が著しく増加する第２の酸化イリジウム膜は、アニールにより結晶化が進んでいることから、成膜後はＩｒに対して酸化度が低い。これに対して、第１の酸化イリジウム膜は、アニール前後でＩｒ（１１０）及びＩｒ（２００）のピーク強度が変化していないことから、成膜後に完全に結晶化しており、成膜後でもＩｒに対して酸化度が高いと言える。また、第２の酸化イリジウム膜は、アニールにより酸化が進むことから、表面近傍が特に結晶化が進んでおり、内部に比べて表層の酸化イリジウムはより結晶化が進み、酸化度が高いと言える。
【００１８】
本発明の構成により、上部電極を構成する上層に要求される、優れたモホロジー及び高い耐酸化性の双方の要件を共に満たすことができ、上部電極の材料に酸化イリジウムを採用して特性劣化の防止を図るも、酸化イリジウムの還元を抑止してポーラス化を防止し、結果として高い特性確保を可能とする、信頼性の高い半導体メモリが実現する。
【００１９】
−本発明を適用した具体的な緒実施形態−
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の緒実施形態では、本発明をＦｅＲＡＭに適用した場合について例示するが、キャパシタ構造に通常の誘電体膜を用いた半導体メモリにも適用可能である。
【００２０】
（第１の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極及び上部電極の導通を強誘電体キャパシタ構造の上方でとる、いわゆるプレーナ型のＦｅＲＡＭを例示する。なお、説明の便宜上、ＦｅＲＡＭの構造をその製造方法と共に説明する。
図２〜図７は、第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００２１】
先ず、図２（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
【００２２】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００２３】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。
【００２４】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００２５】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。
【００２６】
続いて、図２（ｂ）に示すように、ＭＯＳトランジスタ２０の保護膜２１及び層間絶縁膜２２ａを順次形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１及び層間絶縁膜２２ａを順次堆積する。ここで、保護膜２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜２２ａとしては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００２７】
続いて、図２（ｃ）に示すように、層間絶縁膜２２ｂ及び保護膜２３を順次形成する。なお、図２（ｃ）以下の各図では、図示の便宜上、層間絶縁膜２２ａから上部の構成のみを示し、シリコン半導体基板１０やＭＯＳトランジスタ２０等の図示を省略する。
詳細には、先ず、層間絶縁膜２２ａ上に例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１００ｎｍ程度に堆積し、層間絶縁膜２２ｂを形成する。その後、層間絶縁膜２２ｂをアニール処理する。このアニール処理の条件としては、Ｎ2ガスを２０リットル／分の流量で供給しながら、例えば６５０℃で２０分間〜４５分間実行する。
【００２８】
次に、層間絶縁膜２２ｂ上に、後述する強誘電体キャパシタ構造の強誘電体膜への水素・水の浸入を防止するための保護膜２３を形成する。保護膜２３としては、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積する。その後、保護膜２３をアニール処理する。このアニール処理の条件としては、Ｏ2ガスを２リットル／分の流量で供給しながら、例えば６５０℃で３０秒間〜１２０秒間実行する。
【００２９】
続いて、図２（ｄ）に示すように、下部電極層２４及びキャパシタ膜２５を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１００ｎｍ程度にＩｒを堆積し、下部電極層２４を形成する。
次に、ＭＯＣＶＤ法により、下部電極層２４上に強誘電体である例えばＰｂＺｒ1-xＴｉxＯ3（０＜ｘ＜１）（ＰＺＴ）を膜厚５ｎｍ程度に堆積し、その上に連続してＭＯＣＶＤ法により、ＰＺＴを膜厚１１５ｎｍ程度に堆積し、キャパシタ膜２５を形成する。キャパシタ膜２５形成時の基板温度を６２０℃、圧力を６．７×１０2Ｐａ（５Torr）程度とする。なお、キャパシタ膜２５の材料としては、ＰＺＴの代わりに、Ｐｂ1-xＬａxＺｒ1-yＴｉyＯ3（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０＜ｘ＜１）、Ｂｉ4Ｔｉ2Ｏ12等を用いても良い。
【００３１】
続いて、図３（ａ）に示すように、キャパシタ膜２５上に上部電極層２６の構成要素であるＩｒＯ2膜２６ａ及びＩｒＯx膜２６ｂを順次形成する。
詳細には、先ず、基板温度を１００℃〜３００℃、ここでは３００℃に調節したスパッタ法により、導電性酸化物であるイリジウム酸化物を膜厚３０ｎｍ〜７０ｎｍ、ここでは５０ｎｍ程度に形成する。当該基板温度でスパッタ成膜することにより、ＩｒＯ2の組成に結晶化されてなるＩｒＯ2膜２６ａが形成される。ＩｒＯ2膜２６ａにより、キャパシタ膜２５との間で良好な界面が形成され、優れた強誘電特性が得られる。
【００３２】
次に、基板温度をＩｒＯ2膜２６ａの成膜時よりも低い温度である２０℃〜１００℃、ここでは３０℃に調節したスパッタ法により、導電性酸化物であるイリジウム酸化物をＩｒＯ2膜２６ａよりも厚く膜厚５０ｎｍ〜２００ｎｍ、ここでは１００ｎｍ程度に形成する。当該基板温度でスパッタ成膜することにより、ＩｒＯ2膜２６ａよりも酸化度の低いアモルファス状態（ＩｒＯx：０＜ｘ＜２）のＩｒＯx膜２６ｂが形成される。ＩｒＯx膜２６ｂは、モホロジーに優れた均一な膜に形成されるため、強誘電特性の劣化を抑止することができる。
【００３３】
続いて、図３（ｂ）に示すように、ＩｒＯx膜２６ｂの表層をアニール処理する。
詳細には、Ｏ2雰囲気で６００℃〜７５０℃、ここでは７２５℃で１分間程度のＲＴＡ処理により、ＩｒＯx膜２６ｂの表層のみを酸化し、ＩｒＯx膜２６ｂの他の部分に比べて酸化度の高い、厚み３０ｎｍ程度の高酸化度層１９を形成する。ＩｒＯx膜２６ｂの表層に高酸化度層１９が存在することにより、続く緒工程を経てもＩｒＯx膜２６ｂの還元が抑止され、ポーラス化が防止される。
【００３４】
続いて、図３（ｃ）に示すように、高酸化度層１９上に、ＩｒＯx膜２６ｂのキャップ膜として機能する貴金属膜、ここではＩｒ膜２６ｃをスパッタ法により膜厚５０ｎｍ程度に形成する。ＩｒＯ2膜２６ａ，ＩｒＯx膜２６ｂ（表層に高酸化度層１９を含む）、及びＩｒ膜２６ｃから上部電極層２６が構成される。なお、Ｉｒ膜２６ｃの形成を省略することも可能である。
【００３５】
続いて、図４（ａ）に示すように、上部電極３１をパターン形成する。
詳細には、上部電極層２６をリソグラフィー及びそれに続くドライエッチングにより複数の電極形状に加工して、上部電極３１をパターン形成する。
【００３６】
続いて、図４（ｂ）に示すように、キャパシタ膜２５を加工する。
詳細には、キャパシタ膜２５を上部電極３１に整合させて、リソグラフィー及びそれに続くドライエッチングにより加工する。このキャパシタ膜２５のパターニングの後に、キャパシタ膜２５をアニール処理して当該キャパシタ膜２５の機能回復を図る。
【００３７】
続いて、図４（ｃ）に示すように、キャパシタ膜２５への水素・水の浸入を防止するための保護膜２７を形成する。
詳細には、キャパシタ膜２５及び上部電極３１を覆うように下部電極層２４上に、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚５０ｎｍ程度に堆積し、保護膜２７を形成する。その後、保護膜２７をアニール処理する。
【００３８】
続いて、図４（ｄ）に示すように、保護膜２７と共に下部電極層２４を加工し、強誘電体キャパシタ構造３０を完成させる。
詳細には、保護膜２７及び下部電極層２４を、加工されたキャパシタ膜２５に整合させて下部電極層２４がキャパシタ膜２５よりも大きいサイズに残るように、リソグラフィー及びそれに続くドライエッチングにより加工し、下部電極３２をパターン形成する。これにより、下部電極３２上にキャパシタ膜２５、上部電極３１が順次積層され、キャパシタ膜２５を介して下部電極３２と上部電極３１とが容量結合する強誘電体キャパシタ構造３０を完成させる。このとき同時に、上部電極３１の上面から上部電極３１及びキャパシタ膜２５の側面、下部電極層２４の上面にかけて覆うように保護膜２７が残る。その後、保護膜２７をアニール処理する。
【００３９】
続いて、図５（ａ）に示すように、保護膜２８を形成する。
詳細には、強誘電体キャパシタ構造３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜２８を形成する。その後、保護膜２８をアニール処理する。
【００４０】
続いて、図５（ｂ）に示すように、層間絶縁膜３３を成膜する。
詳細には、強誘電体キャパシタ構造３０を保護膜２７，２８を介して覆うように、層間絶縁膜３３を形成する。ここで、層間絶縁膜３３としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜３３の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４１】
続いて、図５（ｃ）に示すように、トランジスタ構造２０のソース／ドレイン領域１８と接続されるプラグ３６を形成する。
詳細には、先ず、ソース／ドレイン領域１８をエッチングストッパーとして、当該ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜３３、保護膜２８，２７、層間絶縁膜２２ｂ，２２ａ、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔３６ａを形成する。
【００４２】
次に、ビア孔３６ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）３６ｂを形成する。そして、ＣＶＤ法によりグルー膜３６ｂを介してビア孔３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより層間絶縁膜３３をストッパーとしてＷ膜及びグルー膜３６ｂを研磨し、ビア孔３６ａ内をグルー膜３６ｂを介してＷで埋め込むプラグ３６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４３】
続いて、図６（ａ）に示すように、ハードマスク３７及びレジストマスク３８を形成した後、強誘電体キャパシタ構造３０へのビア孔３４ａ，３５ａを形成する。
詳細には、先ず、ＣＶＤ法により、層間絶縁膜３３上にシリコン窒化膜を膜厚１００ｎｍ程度に堆積し、ハードマスク３７を形成する。次に、ハードマスク３７上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、開口３８ａ，３８ｂを有するレジストマスク３８を形成する。
【００４４】
次に、レジストマスク３８を用いてハードマスク３７をドライエッチングし、ハードマスク３７の開口３８ａ，３８ｂに整合する部位に開口３７ａ，３７ｂを形成する。
そして、主にハードマスク３７を用い、上部電極３１及び下部電極３２をそれぞれエッチングストッパーとして、層間絶縁膜３３及び保護膜２８，２７をドライエッチングする。このドライエッチングでは、上部電極３１の表面の一部が露出するまで層間絶縁膜３３及び保護膜２８，２７に施す加工と、下部電極３２の表面の一部が露出するまで層間絶縁膜３３及び保護膜２８，２７に施す加工とが同時に実行され、それぞれの部位に例えば約０．５μｍ径のビア孔３４ａ，３５ａが同時形成される。
【００４５】
続いて、図６（ｂ）に示すように、レジストマスク３８及びハードマスク３７を除去する。
詳細には、先ず、残存したレジストマスク３８を灰化処理等により除去する。その後、強誘電体キャパシタ構造３０の形成後の諸工程により強誘電体キャパシタ構造３０の受けたダメージを回復するためのアニール処理を行う。そして、全面異方性エッチング、いわゆるエッチバックにより、ハードマスク３７を除去する。
【００４６】
続いて、図６（ｃ）に示すように、強誘電体キャパシタ構造３０と接続されるプラグ３４，３５を形成する。
詳細には、先ず、ビア孔３４ａ，３５ａの壁面を覆うように下地膜（グルー膜）３４ｂ，３５ｂを形成した後、ＣＶＤ法によりグルー膜３４ｂ，３５ｂを介してビア孔３４ａ，３５ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜３３をストッパーとして例えばＷ膜及びグルー膜３４ｂ，３５ｂをＣＭＰにより研磨し、ビア孔３４ａ，３５ａ内をグルー膜３４ｂ，３５ｂを介してＷで埋め込むプラグ３４，３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４７】
続いて、図７（ａ）に示すように、プラグ３４，３５，３６とそれぞれ接続される第１の配線４５を形成する。
詳細には、先ず、層間絶縁膜３３上の全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００４８】
次に、反射防止膜として例えばＳｉＯＮ膜または反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、プラグ３４，３５，３６とそれぞれ接続される各第１の配線４５をパターン形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線４５としてＣｕ配線を形成しても良い。
【００４９】
続いて、図７（ｂ）に示すように、第１の配線４５と接続される第２の配線５４を形成する。
詳細には、先ず、第１の配線４５を覆うように層間絶縁膜４６を形成する。層間絶縁膜４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【００５０】
次に、第１の配線４５と接続されるプラグ４７を形成する。
先ず、第１の配線４５の表面の一部が露出するまで、層間絶縁膜４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔４７ａを形成する。
次に、このビア孔４７ａの壁面を覆うように下地膜（グルー膜）４８を形成した後、ＣＶＤ法によりグルー膜４８を介してビア孔４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜４６をストッパーとして例えばＷ膜及びグルー膜４８を研磨し、ビア孔４７ａ内をグルー膜４８を介してＷで埋め込むプラグ４７を形成する。
【００５１】
次に、プラグ４７とそれぞれ接続される第２の配線５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜５１、配線膜５２及びバリアメタル膜５３を堆積する。バリアメタル膜５１としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜５３としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００５２】
次に、反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜５３、配線膜５２及びバリアメタル膜５１を配線形状に加工し、第２の配線５４をパターン形成する。なお、配線膜５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線５４としてＣｕ配線を形成しても良い。
【００５３】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるプレーナ型のＦｅＲＡＭを完成させる。
【００５４】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造３０の上部電極３１の酸化イリジウムをＩｒＯ2膜２６ａ及びＩｒＯx膜２６ｂの積層構造として特性劣化の防止を図るも、ＩｒＯx膜２６ｂの表層に高酸化度層１９を形成することによりＩｒＯx膜２６ｂの還元を抑止してポーラス化を防止する。この構成により、高い特性確保を可能とする、信頼性の高いプレーナ型のＦｅＲＡＭを実現することができる。
【００５５】
（第２の実施形態）
本実施形態では、強誘電体キャパシタ構造の下部電極の導通を強誘電体キャパシタ構造の下方で、上部電極の導通を強誘電体キャパシタ構造の上方でそれぞれとる、いわゆるスタック型のＦｅＲＡＭを例示する。なお、説明の便宜上、ＦｅＲＡＭの構造をその製造方法と共に説明する。
図８〜図１３は、第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００５６】
先ず、図８（ａ）に示すように、シリコン半導体基板１１０上に選択トランジスタとして機能するＭＯＳトランジスタ１２０を形成する。
詳細には、シリコン半導体基板１１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１１２を形成する。
【００５７】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１１３を形成し、ゲート絶縁膜１１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１１３上にゲート電極１１４をパターン形成する。このとき同時に、ゲート電極１１４上にはシリコン窒化膜からなるキャップ膜１１５がパターン形成される。
【００５８】
次に、キャップ膜１１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１１６を形成する。
【００５９】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１１４及びキャップ膜１１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１１７を形成する。
【００６０】
次に、キャップ膜１１５及びサイドウォール絶縁膜１１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域１１６と重畳されるソース／ドレイン領域１１８を形成して、ＭＯＳトランジスタ１２０を完成させる。
【００６１】
続いて、図８（ｂ）に示すように、ＭＯＳトランジスタ１２０の保護膜１２１、層間絶縁膜１２２、及び上部絶縁膜１２３ａを順次形成する。
詳細には、ＭＯＳトランジスタ１２０を覆うように、保護膜１２１、層間絶縁膜１２２、及び上部絶縁膜１２３ａを順次形成する。ここで、保護膜１２１としては、シリコン酸化膜を材料とし、ＣＶＤ法により膜厚２０ｎｍ程度に堆積する。層間絶縁膜１２２としては、例えばプラズマＳｉＯ膜(膜厚２０ｎｍ程度)、プラズマＳｉＮ膜(膜厚８０ｎｍ程度)及びプラズマＴＥＯＳ膜(膜厚１０００ｎｍ程度)を順次成膜した積層構造を形成し、積層後、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。上部絶縁膜１２３ａとしては、シリコン窒化膜を材料とし、ＣＶＤ法により膜厚１００ｎｍ程度に堆積する。
【００６２】
続いて、図８（ｃ）に示すように、トランジスタ構造１２０のソース／ドレイン領域１１８と接続されるプラグ１３６を形成する。なお、図８（ｃ）以下の各図では、図示の便宜上、層間絶縁膜１２２から上部の構成のみを示し、シリコン半導体基板１１０やＭＯＳトランジスタ１２０等の図示を省略する。
詳細には、先ず、ソース／ドレイン領域１１８をエッチングストッパーとして、当該ソース／ドレイン領域１１８の表面の一部が露出するまで上部絶縁膜１２３ａ、層間絶縁膜１２２、及び保護膜１２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔１３６ａを形成する。
【００６３】
次に、ビア孔１３６ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１３６ｂを形成する。そして、ＣＶＤ法によりグルー膜１３６ｂを介してビア孔１３６ａを埋め込むように例えばＷ膜を形成する。その後、ＣＭＰにより上部絶縁膜１２３ａをストッパーとしてＷ膜及びグルー膜１３６ｂを研磨し、ビア孔１３６ａ内をグルー膜１３６ｂを介してＷで埋め込むプラグ１３６を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００６４】
続いて、図８（ｄ）に示すように、配向性向上膜１２３ｂ及び酸素バリア膜１２３ｃを順次形成する。
詳細には、先ず、強誘電体キャパシタ構造の配向性を向上させるため、例えばＴｉを膜厚２０ｎｍ程度に堆積した後、Ｎ2雰囲気で６５０℃の急速アニール（ＲＴＡ）処理によりＴｉを窒化してＴｉＮとし、導電性の配向性向上膜１２３ｂを形成する。
次に、例えばＴｉＡｌＮを膜厚１００ｎｍ程度に堆積し、導電性の酸素バリア膜１２３ｃを形成する
【００６５】
続いて、図９（ａ）に示すように、下部電極層１２４及びキャパシタ膜１２５を順次形成する。
詳細には、先ず、スパッタ法により例えば膜厚が１００ｎｍ程度にＩｒを堆積し、下部電極層１２４を形成する。
次に、ＭＯＣＶＤ法により、下部電極層１２４上に強誘電体である例えばＰｂ（Ｎｂ，Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）を膜厚５ｎｍ程度に堆積し、その上に連続してＭＯＣＶＤ法により、ＰＺＴを膜厚１１５ｎｍ程度に堆積し、キャパシタ膜１２５を形成する。キャパシタ膜１２５形成時の基板温度を６２０℃、圧力を６．７×１０2Ｐａ（５Torr）程度とする。なお、キャパシタ膜１２５の材料としては、ＰＺＴの代わりに、Ｐｂ1-xＬａxＺｒ1-yＴｉyＯ3（０＜ｘ＜１，０＜ｙ＜１）、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０＜ｘ＜１）、Ｂｉ4Ｔｉ2Ｏ12等を用いても良い。
【００６７】
続いて、図９（ｂ）に示すように、キャパシタ膜１２５上に上部電極層１２６の構成要素であるＩｒＯ2膜１２６ａ及びＩｒＯx膜１２６ｂを順次形成する。
詳細には、先ず、基板温度を１００℃〜３００℃、ここでは３００℃に調節したスパッタ法により、導電性酸化物であるイリジウム酸化物を膜厚３０ｎｍ〜７０ｎｍ、ここでは５０ｎｍ程度に形成する。当該基板温度でスパッタ成膜することにより、ＩｒＯ2の組成に結晶化されてなるＩｒＯ2膜１２６ａが形成される。ＩｒＯ2膜１２６ａにより、キャパシタ膜１２５との間で良好な界面が形成され、優れた強誘電特性が得される。
【００６８】
次に、基板温度をＩｒＯ2膜１２６ａの成膜時よりも低い温度である２０℃〜１００℃、ここでは３０℃に調節したスパッタ法により、導電性酸化物であるイリジウム酸化物をＩｒＯ2膜１２６ａよりも厚く膜厚５０ｎｍ〜２００ｎｍ、ここでは１００ｎｍ程度に形成する。当該基板温度でスパッタ成膜することにより、ＩｒＯ2膜１２６ａよりも酸化度の低いアモルファス状態（ＩｒＯx：０＜ｘ＜２）のＩｒＯx膜１２６ｂが形成される。ＩｒＯx膜１２６ｂは、モホロジーに優れた均一な膜に形成されるため、強誘電特性の劣化を抑止することができる。
【００６９】
続いて、図９（ｃ）に示すように、ＩｒＯx膜１２６ｂの表層をアニール処理する。
詳細には、Ｏ2雰囲気で６００℃〜７５０℃、ここでは７２５℃で１分間程度のＲＴＡ処理により、ＩｒＯx膜１２６ｂの表層のみを酸化し、ＩｒＯx膜１２６ｂの他の部分に比べて酸化度の高い、厚み３０ｎｍ程度の高酸化度層１１９を形成する。ＩｒＯx膜１２６ｂの表層に高酸化度層１１９が存在することにより、続く緒工程を経てもＩｒＯx膜１２６ｂの還元が抑止され、ポーラス化が防止される。
【００７０】
続いて、図９（ｄ）に示すように、高酸化度層１１９上に、ＩｒＯx膜１２６ｂのキャップ膜として機能する貴金属膜、ここではＩｒ膜１２６ｃをスパッタ法により膜厚５０ｎｍ程度に形成する。ＩｒＯ2膜１２６ａ，ＩｒＯx膜１２６ｂ（表層に高酸化度層１１９を含む）、及びＩｒ膜１２６ｃから上部電極層１２６が構成される。なお、Ｉｒ膜１２６ｃの形成を省略することも可能である。
【００７１】
続いて、図１０（ａ）に示すように、ＴｉＮ膜１２８及びシリコン酸化膜１２９を形成する。
詳細には、ＴｉＮ膜１２８については、上部電極層１２６上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜１２９については、ＴｉＮ膜１２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚１０００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。なお、シリコン酸化膜１２９上に更にシリコン窒化膜を形成しても好適である。
【００７２】
続いて、図１０（ｂ）に示すように、レジストマスク１０１を形成する。
詳細には、シリコン酸化膜１２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、レジストマスク１０１を形成する。
【００７３】
続いて、図１０（ｃ）に示すように、シリコン酸化膜１２９を加工する。
詳細には、レジストマスク１０１をマスクとしてシリコン酸化膜１２９をドライエッチングする。このとき、レジストマスク１０１の電極形状に倣ってシリコン酸化膜１２９がパターニングされ、ハードマスク１２９ａが形成される。また、レジストマスク１０１のエッチングされて厚みが減少する。
【００７４】
続いて、図１０（ｄ）に示すように、ＴｉＮ膜１２８を加工する。
詳細には、レジストマスク１０１及びハードマスク１２９ａをマスクとして、ＴｉＮ膜１２８をドライエッチングする。このとき、ハードマスク１２９ａの電極形状に倣ってＴｉＮ膜１２８がパターニングされ、ハードマスク１２８ａが形成される。また、レジストマスク１０１は、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク１０１を除去する。
【００７５】
続いて、図１１（ａ）に示すように、上部電極層１２６、キャパシタ膜１２５、下部電極層１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂを加工する。
詳細には、ハードマスク１２８ａ，１２９ａをマスクとし、上部絶縁膜１２３ａをエッチングストッパーとして、上部電極層１２６、キャパシタ膜１２５、下部電極層１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂをドライエッチングする。このとき、ハードマスク１２８ａの電極形状に倣って、上部電極層１２６、キャパシタ膜１２５、下部電極層１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂがパターニングされる。また、ハードマスク１２９ａは、当該エッチング中に自身がエッチングされて薄くなる。その後、ハードマスク１２９ａを全面ドライエッチング（エッチバック）によりエッチング除去する。
【００７６】
続いて、図１１（ｂ）に示すように、強誘電体キャパシタ構造１３０を完成させる。
詳細には、マスクとして用いられたハードマスク１２８ａをウェットエッチングにより除去する。このとき、下部電極１３１上にキャパシタ膜１２５、上部電極１３２が順次積層され、キャパシタ膜１２５を介して下部電極１３１と上部電極１３２とが容量結合する強誘電体キャパシタ構造１３０を完成させる。この強誘電体キャパシタ構造１３０においては、下部電極１３１が導電性の配向性向上膜１２３ｂ及び酸素バリア膜１２３ｃを介してプラグ１３６と接続され、当該プラグ１３６、配向性向上膜１２３ｂ、及び酸素バリア膜１２３ｃを介してソース／ドレイン１１８と下部電極１３１とが電気的に接続される。
【００７７】
続いて、図１１（ｃ）に示すように、保護膜１３３及び層間絶縁膜１３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造１３０の全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、スパッタ法により膜厚２０ｎｍ〜５０ｎｍ程度に堆積し、保護膜１３３を形成する。その後、保護膜１３３をアニール処理する。
【００７８】
次に、強誘電体キャパシタ構造１３０を保護膜１３３を介して覆うように、層間絶縁膜１３４を形成する。ここで、層間絶縁膜１３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜１３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００７９】
続いて、図１２（ａ）に示すように、強誘電体キャパシタ構造１３０の上部電極１３２へのビア孔１３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜１３４及び保護膜１３３をパターニングし、上部電極１３２の表面の一部を露出させるビア孔１３５ａを形成する。
【００８０】
続いて、図１２（ｂ）に示すように、強誘電体キャパシタ構造１３０との上部電極１３２と接続されるプラグ１３５を形成する。
詳細には、先ず、ビア孔１３５ａの壁面を覆うように下地膜（グルー膜）１３５ｂを形成した後、ＣＶＤ法によりグルー膜１３５ｂを介してビア孔１３５ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜１３４をストッパーとして例えばＷ膜及びグルー膜１３５ｂをＣＭＰにより研磨し、ビア孔１３５ａ内をグルー膜１３５ｂを介してＷで埋め込むプラグ１３５を形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００８１】
続いて、図１３（ａ）に示すように、プラグ１３５とそれぞれ接続される第１の配線１４５を形成する。
詳細には、先ず、層間絶縁膜１３４上の全面にスパッタ法等によりバリアメタル膜１４２、配線膜１４３及びバリアメタル膜１４４を堆積する。バリアメタル膜１４２としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜１４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜１４４としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜１４３の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００８２】
次に、反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１４４、配線膜１４３及びバリアメタル膜１４２を配線形状に加工し、プラグ１３５と接続される第１の配線１４５をパターン形成する。なお、配線膜１４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第１の配線１４５としてＣｕ配線を形成しても良い。
【００８３】
続いて、図１３（ｂ）に示すように、第１の配線１４５と接続される第２の配線１５４を形成する。
詳細には、先ず、第１の配線１４５を覆うように層間絶縁膜１４６を形成する。層間絶縁膜１４６としては、シリコン酸化膜を膜厚７００ｎｍ程度に成膜し、プラズマＴＥＯＳ膜を形成して膜厚を全体で１１００ｎｍ程度とした後に、ＣＭＰにより表面を研磨して、膜厚を７５０ｎｍ程度に形成する。
【００８４】
次に、第１の配線１４５と接続されるプラグ１４７を形成する。
第１の配線１４５の表面の一部が露出するまで、層間絶縁膜１４６をリソグラフィー及びそれに続くドライエッチングにより加工して、例えば約０．２５μｍ径のビア孔１４７ａを形成する。次に、このビア孔１４７ａの壁面を覆うように下地膜（グルー膜）１４８を形成した後、ＣＶＤ法によりグルー膜１４８を介してビア孔１４７ａを埋め込むようにＷ膜を形成する。そして、層間絶縁膜１４６をストッパーとして例えばＷ膜及びグルー膜１４８を研磨し、ビア孔１４７ａ内をグルー膜１４８を介してＷで埋め込むプラグ１４７を形成する。
【００８５】
次に、プラグ１４７とそれぞれ接続される第２の配線１５４を形成する。
先ず、全面にスパッタ法等によりバリアメタル膜１５１、配線膜１５２及びバリアメタル膜１５３を堆積する。バリアメタル膜１５１としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。配線膜１５２としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚３５０ｎｍ程度に成膜する。バリアメタル膜１５３としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚１５０ｎｍ程度に積層成膜する。ここで、配線膜１５２の構造は、同一ルールのＦｅＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００８６】
次に、反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜１５３、配線膜１５２及びバリアメタル膜１５１を配線形状に加工し、第２の配線１５４をパターン形成する。なお、配線膜１５２としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、第２の配線１５４としてＣｕ配線を形成しても良い。
【００８７】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型のＦｅＲＡＭを完成させる。
【００８８】
以上説明したように、本実施形態によれば、強誘電体キャパシタ構造１３０の上部電極１３２の酸化イリジウムをＩｒＯ2膜１２６ａ及びＩｒＯx膜１２６ｂの積層構造として特性劣化の防止を図るも、ＩｒＯx膜１２６ｂの表層に高酸化度層１１９を形成することによりＩｒＯx膜１２６ｂの還元を抑止してポーラス化を防止する。この構成により、高い特性確保を可能とする、信頼性の高いスタック型のＦｅＲＡＭを実現することができる。
【００８９】
更に、本実施形態では、強誘電体キャパシタ構造１３０を形成する際に、上部電極層１２６、キャパシタ膜１２５、下部電極層１２４、酸素バリア膜１２３ｃ、及び配向性向上膜１２３ｂのドライエッチングにＴｉＮからなるハードマスク１２８ａを用いる。
【００９０】
例えば従来技術において、ＩｒＯx膜１２６ｂの表層に高酸化度層１１９を形成することなく、ＩｒＯx膜１２６ｂ上にＴｉＮからなるハードマスクを形成した場合、ＩｒＯx膜１２６ｂが還元してゆき、ＩｒＯx膜１２６ｂのハードマスクとの界面に酸化チタンの如き異層が形成される。これによりハードマスクのエッチングレートが高くなってエッチングマスクとしての機能が低下してしまう。
【００９１】
本実施形態では、ＩｒＯx膜１２６ｂの表層に高酸化度層１１９を形成し、更にＩｒ膜１２６ｃを形成して、高酸化度層１１９及びＩｒ膜１２６ｃを介してＩｒＯx膜１２６ｂのＩｒＯxとＴｉＮからなるハードマスク１２８ａが形成される。この構成により、ハードマスク１２８ａが酸化されることなく、強誘電体キャパシタ構造１３０を形成するための所期のドライエッチングを実行することができる。
【００９２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００９３】
（付記１）半導体基板と、
前記半導体基板の上方に形成されており、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造と
を含み、
前記上部電極は、イリジウム酸化物膜を有しており、
前記イリジウム酸化物膜の表層は、その直下の部分よりもイリジウムの酸化度の高い高酸化度層とされていることを特徴とする半導体装置。
【００９４】
（付記２）前記高酸化度層は、ＩｒＯ2の組成に結晶化されていることを特徴とする付記１に記載の半導体装置。
【００９５】
（付記３）前記イリジウム酸化物膜は、ＩｒＯ2の組成に結晶化された第１のイリジウム酸化物層と、前記第１のイリジウム酸化物層よりも酸化度の低い第２のイリジウム酸化物層との積層構造を含み、
前記第２のイリジウム酸化物層の表層が前記高酸化度層とされていることを特徴とする付記１又は２に記載の半導体装置。
【００９６】
（付記４）前記上部電極は、前記イリジウム酸化物膜上にイリジウム膜を有することを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００９７】
（付記５）前記キャパシタ膜は、強誘電体材料から形成されてなることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００９８】
（付記６）前記キャパシタ構造は、前記下部電極下及び前記上部電極上の各々で電気的に接続されてなるスタック型であることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【００９９】
（付記７）前記キャパシタ構造は、前記下部電極上及び前記上部電極上の各々で電気的に接続されてなるプレーナ型であることを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【０１００】
（付記８）半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、
前記上部電極を形成するに際して、
イリジウム酸化物膜を形成する工程と、
前記イリジウム酸化物膜を酸化性雰囲気で熱処理して、前記イリジウム酸化物膜の表層に、その直下の部分よりもイリジウムの酸化度の高い高酸化度層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【０１０１】
（付記９）前記熱処理により、前記表層をＩｒＯ2の組成に結晶化された状態に前記高酸化度層を形成することを特徴とする付記８に記載の半導体装置の製造方法。
【０１０２】
（付記１０）前記イリジウム酸化物膜を、ＩｒＯ2の組成に結晶化された第１のイリジウム酸化物層と、前記第１のイリジウム酸化物層よりも酸化度の低い第２のイリジウム酸化物層との積層構造を含むように形成し、
前記第２のイリジウム酸化物層を前記熱処理し、前記第２のイリジウム酸化物層の表層に前記高酸化度層を形成することを特徴とする付記８又は９に記載の半導体装置の製造方法。
【０１０３】
（付記１１）前記第１のイリジウム酸化物層の成膜温度が前記第２のイリジウム酸化物層の成膜温度よりも高いことを特徴とする付記１０に記載の半導体装置の製造方法。
【０１０４】
（付記１２）前記イリジウム酸化物膜上にイリジウム膜を形成する工程を更に含むことを特徴とする付記８〜１１のいずれか１項に記載の半導体装置の製造方法。
【０１０５】
（付記１３）前記キャパシタ膜を、強誘電体材料から形成することを特徴とする付記８〜１２のいずれか１項に記載の半導体装置の製造方法。
【０１０６】
（付記１４）前記熱処理を、６００℃以上７５０℃以下の範囲の温度で行うことを特徴とする付記８〜１３のいずれか１項に記載の半導体装置の製造方法。
【０１０７】
（付記１５）前記キャパシタ構造は、前記下部電極下及び前記上部電極上の各々で電気的に接続されてなるスタック型であることを特徴とする付記８〜１４のいずれか１項に記載の半導体装置の製造方法。
【０１０８】
（付記１６）前記キャパシタ構造は、前記下部電極上及び前記上部電極上の各々で電気的に接続されてなるプレーナ型であることを特徴とする付記８〜１４のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１０９】
【図１】第１及び第２の酸化イリジウム膜を形成し、その組成をＸ線回折装置（ＸＲＤ）により調べた結果を示す特性図である。
【図２】第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図３】第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図４】第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図５】第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図６】第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図７】第１の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図８】第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図９】第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１０】第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１１】第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１２】第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１３】第２の実施形態によるＦｅＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【符号の説明】
【０１１０】
１０，１１０  シリコン半導体基板
２０，１２０  ＭＯＳトランジスタ
１９，１１９  高酸化度層
２４，１２４  下部電極層
２５，１２５  キャパシタ膜
２６，１２６  上部電極層
２６ａ，１２６ａ  ＩｒＯ2膜
２６ｂ，１２６ｂ  ＩｒＯx膜
２６ｃ，１２６ｃ  Ｉｒ膜
【図１】
0004690234.tif 000002
【図２】
0004690234.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004690234.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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