(57)【特許請求の範囲】
【請求項１】
データを保持するメモリセルを含み、DDRモードのデータサンプリング方式を用いる半導体メモリ装置におけるデータサンプリング方法において、
ライト命令信号における外部クロック信号の１番目の上昇エッジまたは下降エッジに同期して第１乃至第４データを連続して入力する段階と、
外部クロック信号の２番目の下降エッジに同期して発生された第１パス制御信号に応じて前記第１データを第１パスにサンプリングし、前記第２データを第２パスにサンプリングする段階と、
外部クロック信号の３番目の上昇エッジに同期して発生されたライトクロック信号に応じて前記第１パスの第１データ及び前記第２パスの第２データを前記メモリセルに書き込む段階と、
外部クロック信号の３番目の下降エッジに同期して発生された第２パス制御信号に応じて前記第３データを第２パスにサンプリングし、前記第４データを第１パスにサンプリングする段階と、
外部クロック信号の４番目の上昇エッジに同期して発生されたライトクロック信号に応じて前記第１パスの第４データ及び前記第２パスの第３データを前記メモリセルに書き込む段階と、
を含むことを特徴とする半導体メモリ装置におけるデータサンプリング方法。
【請求項２】
前記外部クロック信号は、デュティ比が４０％〜６０％のクロック信号であることを特徴とする請求項１に記載の半導体メモリ装置におけるデータサンプリング方法。
【請求項３】
前記第１及び第２パス制御信号は、外部クロック信号の下降エッジに同期して発生されるクロック信号であることを特徴とする請求項１に記載の半導体メモリ装置におけるデータサンプリング方法。
【請求項４】
第１パス制御信号は、前記半導体メモリ装置に印加されるアドレス信号が“１”状態である場合に、前記第１データを第１パスにサンプリングし、前記第２データを第２パスにサンプリングするように制御する信号であることを特徴とする請求項１に記載の半導体メモリ装置におけるデータサンプリング方法。
【請求項５】
第２パス制御信号は、前記半導体メモリ装置に印加されるアドレス信号が“０”状態である場合に、前記第３データを第２パスにサンプリングし、前記第４データを第１パスにサンプリングするように制御することを特徴とする請求項１に記載の半導体メモリ装置におけるデータサンプリング方法。
【請求項６】
前記DDRモードは、外部クロック信号の上昇エッジまたは下降エッジに同期して外部クロック信号の中心でデータを入力されるCC（Clock Centered）モードを含むことを特徴とする請求項１に記載の半導体メモリ装置におけるデータサンプリング方法。
【請求項７】
CCモードにおいて、前記ライトクロック信号は、前記パスにサンプリングされた第１乃至第４データの中心で発生されることを特徴とする請求項１に記載の半導体メモリ装置におけるデータサンプリング方法。
【請求項８】
前記DDRモードは、外部クロック信号の上昇エッジまたは下降エッジに同期して外部クロック信号の上昇エッジまたは下降エッジでデータを入力されるCA（Clock Aligned）モードを含むことを特徴とする請求項１に記載の半導体メモリ装置におけるデータサンプリング方法。
【請求項９】
CAモードにおいて、前記ライトクロック信号は、前記パスにサンプリングされた第１乃至第４データの１/４の位置で発生することを特徴とする請求項１に記載の半導体メモリ装置におけるデータサンプリング方法。
【請求項１０】
前記半導体メモリ装置は、SRAM装置であることを特徴とする請求項１に記載の半導体メモリ装置におけるデータサンプリング方法。
【請求項１１】
前記半導体メモリ装置のライト動作は、３度の外部クロック信号を一つのサイクルとしてなされることを特徴とする請求項１に記載の半導体メモリ装置におけるデータサンプリング方法。
【請求項１２】
CC及びCAモードにおいて、前記半導体メモリ装置のライト動作の際、少なくとも１/４サイクル以上のセットアップマージン及びホールドマージンを確保することを特徴とする請求項１に記載の半導体メモリ装置におけるデータサンプリング方法。
【請求項１３】
データを保持するメモリセルを含み、DDRモードのデータサンプリング方式を用いる半導体メモリ装置におけるデータサンプリング方法において、
ライト命令信号における外部クロック信号の１番目の上昇エッジまたは下降エッジに同期して第１乃至第４データを連続して入力する段階と、
外部クロック信号の２番目の上昇エッジに同期して第１サンプリングクロック信号が発生されて第１データをサンプリングする段階と、
外部クロック信号の２番目の下降エッジに同期して第２サンプリングクロック信号が発生されて第２データをサンプリングし、第１パス制御信号が発生されて前記第１データを第１パスにサンプリングし、前記第２データを第２パスにサンプリングする段階と、
外部クロック信号の３番目の上昇エッジに同期して第１サンプリングクロック信号が発生されて第３データをサンプリングし、ライトクロック信号が発生されて前記第１パスの第１データ及び前記第２パスの第２データを前記メモリセルに書き込む段階と、
外部クロック信号の３番目の下降エッジに同期して第２サンプリングクロック信号が発生されて第４データをサンプリングし、第２パス制御信号が発生されて前記第３データを第２パスにサンプリングし、前記第４データを第１パスにサンプリングする段階と、
外部クロック信号の４番目の上昇エッジに同期してライトクロック信号が発生されて前記第１パスの第４データ及び前記第２パスの第３データを前記メモリセルに書き込む段階と、
を含むことを特徴とする半導体メモリ装置でのデータサンプリング方法。
【請求項１４】
データを保持するメモリセルを含み、DDRモードのデータサンプリング方式を用いる半導体メモリ装置でのデータサンプリング回路において、
アドレス信号、及び外部クロック信号に同期して発生されるサンプリングクロック信号に応じて、互いに異なったタイミングを有するクロック信号の第１及び第２パス制御信号を発生するパス制御信号発生回路と、
前記第１及び第２パス制御信号に応じて入力データを第１または第２パスにサンプリングするパス制御回路と、
ライトクロック信号に応じて前記サンプリングされた前記第１及び第２パスのデータを前記メモリセルに書き込むライト制御回路と、
を含み、
ライト命令信号における外部クロック信号の１番目の上昇エッジまたは下降エッジに同期して第１乃至第４データを連続して入力され、
前記パス制御回路は、前記第１パス制御信号に応じて前記第１データを前記第１パスにサンプリングするとともに前記第２データを前記第２パスにサンプリングし、前記第２パス制御信号に応じて前記第３データを前記第２パスにサンプリングするとともに前記第４データを前記第１パスにサンプリングする
ことを特徴とする半導体メモリ装置におけるデータサンプリング回路。
【請求項１５】
前記入力データは、ライト命令信号の外部クロック信号の上昇エッジまたは下降エッジに同期して入力されることを特徴とする請求項１４に記載の半導体メモリ装置におけるデータサンプリング回路。
【請求項１６】
前記サンプリングクロック信号は、ライト命令信号の外部クロック信号の上昇エッジまたは下降エッジに同期して発生されて入力データをサンプリングすることを特徴とする請求項１４に記載の半導体メモリ装置におけるデータサンプリング回路。
【請求項１７】
前記第１及び第２パス制御信号は、ライト命令信号の外部クロック信号の下降エッジに同期して発生されることを特徴とする請求項１４に記載の半導体メモリ装置におけるデータサンプリング回路。
【請求項１８】
前記ライトクロック信号は、ライト命令信号の外部クロック信号の上昇エッジに同期して発生されることを特徴とする請求項１４に記載の半導体メモリ装置におけるデータサンプリング回路。
【請求項１９】
前記半導体メモリ装置は、SRAM装置であることを特徴とする請求項１４に記載の半導体メモリ装置におけるデータサンプリング回路。
【請求項２０】
前記データサンプリング回路のライト動作は、３度の外部クロック信号を一つのサイクルとしてなされることを特徴とする請求項１４に記載の半導体メモリ装置におけるデータサンプリング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係るもので、詳しくは、ダブルデータレート方式の半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路に関する。
【背景技術】
【０００２】
最近では、半導体デバイスに対する高速化の要求にともなって、外部クロック信号の上昇エッジだけでなく、下降エッジでもデータの入出力が可能なダブルレート（以下、DDRという）モードのデータサンプリング方式が用いられている。即ち、１サイクルの間に2個のデータをリード動作またはライト動作し得るようにデータがサンプリングされる。
【０００３】
DDRモードを有する半導体メモリ装置、例えば、SRAM（Static Random Access Memory）装置の場合、バースト形式のデータが外部クロック信号の上昇エッジ及び下降エッジにそれぞれ同期して伝達或いは入出力される。SRAM装置のライト動作は、ライト命令信号に応じて入力されるデータは２番目のライト命令信号に応じてテンポラリレジスタに格納され、その格納されたデータは３番目のライト命令信号に応じてメモリセルに書き込まれる。一般に、DDR  SRAM装置は、データの書き込みの際に、ライト命令信号の入力後、次のサイクルの外部クロック信号に同期して４個のデータが連続して入力され、外部クロック信号の上昇エッジまたは下降エッジに同期して外部クロック信号の中心でデータが入力され、外部クロック信号の上昇エッジまたは下降エッジでサンプリングクロック信号を発生するCC（Clock Centered）モードと、外部クロック信号の上昇エッジまたは下降エッジに同期して外部クロック信号の上昇エッジまたは下降エッジでデータが入力され、外部クロック信号の中心でサンプリングクロック信号を発生するCA（Clock Aligned）モードとを用いる。
【０００４】
半導体メモリ装置におけるデータサンプリング方法及び装置は、特許文献１（米国特許第６５３８４８３号公報）に“Method and apparatus for data sampling”のタイトルで開示されている。半導体メモリ装置におけるセットアップマージン及びホールドマージンを制御するための回路は、特許文献２（米国特許第６２３２８１１号公報）に“Circuit for controlling setup/hold time of semiconductor device”のタイトルで開示されている。
【０００５】
図６は、従来のDDR  SRAM装置におけるデータサンプリング方法を説明する部分的回路図であり、図７は、従来のDDR  SRAM装置のCCモードでのデータサンプリング動作を示す動作タイミング図であり、図８は、従来のDDR  SRAM装置のCAモードでのデータサンプリング動作を示す動作タイミング図である。
【０００６】
以下、従来のDDR  SRAM装置のデータサンプリングのためのパス制御信号発生回路及びデータサンプリング方法を添付図を参照して説明する。
【０００７】
図６に示すように、従来のデータサンプリングのためのパス制御信号発生回路１００は、印加されるサンプリングクロック信号CLKを反転する第１反転部１１２と、サンプリングクロック信号CLKが印加された場合にアドレス信号を通過させる第１パスゲート１０２と、第１パスゲート１０２の出力をラッチするとともに第１パスゲート１０２の出力を反転させる第１ラッチ１１０と、第１ラッチ１１０の出力を連続して反転させる第２、第３反転部１１４、１１６と、サンプリングクロック信号CLKが印加された場合に第３反転部１１６の出力を通過させる第２パスゲート１０４と、第２パスゲート１０４の出力をラッチするとともに第２パスゲートの出力を反転させる第２ラッチ１２０と、第２ラッチ１２０の出力を反転して出力する第４反転部１１８と、から構成される。パス制御信号発生回路１００は、外部クロック信号に同期して発生されるサンプリングクロック信号CLK及びアドレス信号A0の論理状態に従って一つのパス制御信号PSを発生する。
【０００８】
図７に示すように、従来のDDR  SRAM装置のCCモードでは、ライト命令の１番目外部クロック信号（ECLK; External clock）に応じて外部クロック信号ECLKの上昇エッジまたは下降エッジに同期して、外部クロック信号の中心で４個の第１乃至第４データD1_H、D1_L、D2_H、D2_Lが連続して入力される。また、外部クロック信号ECLKの２番目の上昇エッジに同期して第１サンプリングクロック信号SCLK1(Sampling clock 1)が発生すると、それに従って、第１データD1_Hがサンプリングされ、第１サンプリングクロック信号SCLK1に同期して“０”状態のパス制御信号(Path control signal)が発生すると、それに従って、第１データD1_Hを第１パスPath1に連結させる。次いで、外部クロック信号ECLKの２番目の下降エッジに同期して第２サンプリングクロック信号SCLK1が発生すると、それに従って、第２データD1_Lがサンプリングされ、第２サンプリングクロック信号SCLK1に同期して“０”状態のパス制御信号が発生すると、それに従って、第２データD1_Lを第２パスPath２に連結させる。次いで、外部クロック信号ECLKの３番目の上昇エッジに同期して第１サンプリングクロック信号SCLK1が発生すると、それに従って、第３データD2_Hがサンプリングされ、第１サンプリングクロック信号SCLK１に同期して“１”状態のパス制御信号が発生すると、それに従って、第３データD2_Hを第２パスPath2に連結させ、第２データD1_Lを第１パスPath１に連結させる。そして、外部クロック信号ECLKの３番目の上昇エッジに同期してライトクロック信号WCLK(Writing clock)が発生すると、それに従って、第１パスの第１データD1_H及び第２パスの第２データD1_Lがメモリセルに書き込まれる。
【０００９】
その結果として、メモリセルに書き込まれたデータがライトクロック信号WCLKの発生時点において既に第１パスPath1は第１データD1_Hから第２データD1_Lに変えられ、第２パスPath2は第２データD1＿Lから第３データD2＿Hに変えられて、このためにホールドマージンが不足し、データ書き込みの際にエラーが発生することになる。そこで、このような問題点を解決するため第１及び第２パスのデータを一定時間だけ遅延させて用いることになる。
【００１０】
図８に示すように、従来のDDR  SRAM装置のCAモードでは、ライト命令の１番目の外部クロック信号ECLKに応じて外部クロックECLKの上昇エッジまたは下降エッジに同期して、外部クロック信号ECLKの上昇エッジまたは下降エッジで４個の第１乃至第４データD1_H、D1_L、D2_H、D2_Lが連続して入力される。外部クロック信号ECLKの２番目の上昇エッジに同期して外部クロック信号ECLKの２番目の第１中心で第１サンプリングクロック信号SCLK1が発生すると、それに従って、第１データD1_Hがサンプリングされ、第１サンプリングクロック信号SCLK1に同期して“０”状態のパス制御信号が発生すると、それに従って、第１データD1_Hを第１パスPath1にサンプリングされる。次いで、外部クロック信号ECLKの２番目の下降エッジに同期して外部クロック信号ECLKの２番目の第２中心で第２サンプリングクロック信号SCLK１が発生すると、それに従って、第２データD1_Lがサンプリングされ、前記第２サンプリングクロック信号SCLK1に同期して“０”状態のパス制御信号が発生すると、それに従って、前記第２データD１_Lを第２パスPath2に連結させる。次いで、クロック信号ECLKの３番目の上昇エッジに同期して外部クロック信号ECLKの3番目の第１中心で第１サンプリングクロック信号SCLK１が発生すると、それに従って、第３データD2_Hがサンプリングされ、第１サンプリングクロック信号SCLK1に同期して“１”状態のパス制御信号が発生すると、それに従って、第３データD2_Hを第２パスPath2に連結させ、第２データD1_Lを第１パスPath１に連結させる。そして、外部クロック信号ECLKの３番目の上昇エッジに同期してライトクロック信号WCLKが発生すると、それに従って、第１パスの第１データD１_H及び前記第２パスの第２データD1_Lがメモリセルに書き込まれる。
【００１１】
その結果として、ライトクロック信号WCLKの発生時点において既に第２パスPath2の第２データD1_Lが１/４サイクル以下の位置に位置することにより、セットアップマージンM１を充分に確保できないという問題が発生する。また、SRAM装置の動作周波数が高く、上述のCCモードでホールドマージンを確保するために第１及び第２パスのデータを一定時間だけ遅延させて用いる場合、CAモードでのようにセットアップマージンが不足になって、データ書込みの際にエラーが誘発されるとの問題点があった。
【特許文献１】米国特許第６５３８４８３号公報
【特許文献２】米国特許第６２３２８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、本発明の第１の目的は、上記の従来の問題点を解決することができる半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路を提供することにある。
【００１３】
本発明の第２の目的は、DDRデータサンプリング方式を用いる半導体メモリ装置において、互いに異なったタイミングを有するクロック信号の第１及び第２パス制御信号を用いてデータをサンプリングすることにより、動作周波数にかかわらずに一定したセットアップマージン及びホールドマージンを確保できる半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路を提供することにある。
【００１４】
本発明の第３の目的は、外部クロック信号の下降エッジに同期して第１及び第２パス制御信号を発生させてデータのパスを指定することにより、ライトクロック信号WCLKがサンプリングすべきデータの中心または１/４の位置に位置するようにして、全ての動作モードで少なくとも１/４サイクル以上のセットアップマージン及びホールドマージンを確保できる半導体メモリ装置でのデータサンプリング方法及びそのデータサンプリング回路を提供することにある。
【００１５】
本発明の第４の目的は、外部クロック信号の下降エッジに同期するパス制御信号を用いてデータをサンプリングすることにより、全ての動作モードで充分なセットアップマージン及びホールドマージンを確保して、セットアップ及びホールドの際に発生する内部エラーを低減または最小化し、半導体メモリ装置の動作速度を最大化することができる半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路を提供することにある。
【課題を解決するための手段】
【００１６】
このような目的を達成するため本発明によるデータサンプリング方法は、データを保持するメモリセルを含み、DDRモードのデータサンプリング方式を用いる半導体メモリ装置におけるデータサンプリング方法において、ライト命令信号の、１番目の外部クロック信号の上昇エッジまたは下降エッジに同期して第１乃至第４データを連続して入力する段階と、外部クロック信号の２番目の下降エッジに同期して発生した第１パス制御信号に応じて前記第１データを第１パスにサンプリングし、前記第２データを第２パスにサンプリングする段階と、外部クロック信号の３番目の上昇エッジに同期して発生したライトクロック信号に応じて前記第１パスの第１データ及び前記第２パスの第２データを前記メモリセルに書き込む段階と、外部クロック信号の３番目の下降エッジに同期して発生した第２パス制御信号に応じて前記第３データを第２パスにサンプリングし、前記第４データを第１パスにサンプリングする段階と、外部クロック信号の４番目の上昇エッジに同期して発生したライトクロック信号に応じて前記第１パスの第４データ及び前記第２パスの第３データを前記メモリセルに書き込む段階と、を含む。
【００１７】
また、本発明によるデータサンプリング方法は、データを保持するメモリセルを含み、DDRモードのデータサンプリング方式を用いる半導体メモリ装置におけるデータサンプリング方法において、ライト命令信号の、１番目の外部クロック信号の上昇エッジまたは下降エッジに同期して第１乃至第４データを連続して入力する段階と、外部クロック信号の２番目の上昇エッジに同期して第１サンプリングクロック信号が発生されて第１データをサンプリングする段階と、外部クロック信号の２番目の下降エッジに同期して第２サンプリングクロック信号が発生されて第２データをサンプリングし、第１パス制御信号が発生されて前記第１データを第１パスにサンプリングし、前記第２データを第２パスにサンプリングする段階と、外部クロック信号の３番目の上昇エッジに同期して第１サンプリングクロック信号が発生されて第３データをサンプリングし、ライトクロック信号が発生されて前記第１パスの第１データ及び前記第２パスの第２データを前記メモリセルに書き込む段階と、外部クロック信号の３番目の下降エッジに同期して第２サンプリングクロック信号が発生されて第４データをサンプリングし、第２パス制御信号が発生されて前記第３データを第２パスにサンプリングし、前記第４データを第１パスにサンプリングする段階と、外部クロック信号の４番目の上昇エッジに同期してライトクロック信号が発生されて前記第１パスの第４データ及び前記第２パスの第３データを前記メモリセルに書き込む段階と、を含む。
【００１８】
また、本発明によるデータサンプリング回路は、データを保持するメモリセルを含み、DDRモードのデータサンプリング方式を用いる半導体メモリ装置でのデータサンプリング回路において、アドレス信号及びサンプリングクロック信号に応じて互いに異なったタイミングを有するクロック信号の第１及び第２パス制御信号を発生するパス制御信号発生回路と、前記第１及び第２パス制御信号に応じて入力データを第１または第２パスにサンプリングするパス制御回路と、ライトクロック信号に応じて前記サンプリングされたデータを前記メモリセルに書き込むライト制御回路と、を含む。
【発明の効果】
【００１９】
本発明によれば、DDRデータサンプリング方式を用いる半導体メモリ装置において、互いに異なったタイミングを有するクロック信号の第１及び第２パス制御信号を用いてデータをサンプリングすることにより、動作周波数にかかわらずに一定したセットアップマージン及びホールドマージンを確保できるとの効果がある。
【００２０】
また、本発明によれば、外部クロック信号の下降エッジに同期して第１及び第２パス制御信号を発生させてデータのパスを指定することにより、ライトクロック信号WCLKがサンプリングすべきデータの中心または１/４の位置に位置するようにして、全ての動作モードで少なくとも１/４サイクル以上のセットアップマージン及びホールドマージンを確保できるとの効果がある。
【００２１】
また、本発明によれば、外部クロック信号の下降エッジに同期するパス制御信号を用いてデータをサンプリングすることにより、全ての動作モードで充分なセットアップマージン及びホールドマージンを確保して、セットアップ及びホールドの際に発生される内部エラーを最小化し、半導体メモリ装置の動作速度を最大化できるとの効果がある。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について図面を用いて詳しく説明する。なお、以下の例示的な説明は、本発明が属する技術分野の通常の知識を有する者に本発明のより徹底した理解を提供するものに過ぎず、本発明の範囲を制限するものとして用いられるべきではない。
【００２３】
図１乃至図３は、本発明の１つの実施形態としてのDDR  SRAM装置におけるデータサンプリング回路を示す回路図である。以下、図１乃至図３を参照して具体的に説明する。
【００２４】
図１乃至図３に示すように、本発明の１つの実施形態としてのデータサンプリング回路は、パス制御信号発生回路２００、パス制御信号３００、及びライト制御回路４００を含む。
【００２５】
パス制御信号発生回路２００は、図１に示すように、印加されるサンプリングクロック信号SCLKを反転させる第１反転部２１２と、反転されたサンプリングクロック信号/SCLK及びアドレス信号A0を入力とする第１NANDゲート２０２と、第１NANDゲート２０２の出力を反転させる第２反転部２１６と、アドレス信号A0を反転させる第３反転部２１４と、サンプリングクロック信号SCLKの反転信号/SCLK及びアドレス信号A0の反転信号/A０を入力とする第２NANDゲート２０４と、第２NANDゲート２０４の出力を反転させる第４反転部２１８とを含む。
【００２６】
パス制御信号発生回路２００は、外部クロック信号に同期して発生されるサンプリングクロック信号SCLK及びアドレス信号A0の論理状態に従ってパス制御信号PS1、PS2を発生する。例えば、アドレス信号A0が“１”状態として入力され、サンプリングクロック信号SCLKが“１”状態から“０”状態に遷移すると、アドレス信号A0及びサンプリングクロック信号SCLKの反転信号/SCLKが入力される第１NANDゲート２０２は“０”状態の第１パス制御信号PS1を発生し、アドレス信号の反転信号/A0及びサンプリングクロック信号の反転信号/SCLKが入力される第２NANDゲート２０４は“１”状態の第２パス制御信号PS2を発生する。また、アドレス信号A0が“０”状態として入力され、サンプリングクロック信号SCLKが“１”状態から“０”状態に遷移すると、アドレス信号A0及びサンプリングクロック信号の反転信号SCLKが入力される第１NANDゲート２０２は“１”状態の第１パス制御信号PS1を発生し、アドレス信号の反転信号/A0及びサンプリングクロック信号の反転信号/SCLKが入力される第２NANDゲート２０４は“０”状態の第２パス制御信号PS2を発生する。
【００２７】
図２に示すように、パス制御回路３００は、第１データSD1を入力信号とし、反転された第１パス制御信号/PS1をクロック信号とする第１及び第３クロックインバーター３０２、３０６と、第２データSD2を入力信号とし、反転された第２パス制御信号/PS2をクロック信号とする第２及び第４クロックインバーター３０４、３０８と、第１及び第２クロックインバーター３０２、３０４の出力をラッチ（保持）するとともに第１及び第２クロックインバーター３０２、３０４の出力を反転させる第１ラッチ３１０と、第３及び第４クロックインバーター３０６、３０８の出力をラッチ（保持）するとともに第３及び第４クロックインバーター３０６、３０８の出力を反転させる第２ラッチ３２０と、を含む。
【００２８】
例えば、パス制御信号発生回路２００が“０”状態の第１パス制御信号PS1及び“１”状態の第２パス制御信号PS2を発生すると、第１クロックインバーター３０２は第１データSD1を反転して出力し、第２クロックインバーター３０４の出力はフローティング状態となり、第１ラッチ３１０は第１クロックインバーター３０２の出力を反転出力して、第１データSD１が第１パスPath1上のデータとしてサンプリングされるようにする。そして、第３クロックインバーター３０６は第２データSD2を反転して出力し、第４クロックインバーター３０８の出力はフローティング状態となり、第２ラッチ３２０は第３クロックインバーターの出力を反転出力して、第２データSD２が第２パスPath2上のデータとしてサンプリングされるようにする。また、前ス制御信号発生回路２００が“１”状態の第１パス制御信号PS1及び“０”状態の第２パス制御信号PS2を発生すると、第１クロックインバーター３０２の出力はフローティング状態となり、第２クロックインバーター３０４は第２データSD2を反転して出力し、第１ラッチ３１０は第１クロックインバーター３０２の出力を反転出力して、第２データSD2が第１パスPath1上のデータとしてサンプリングされるようにする。そして、第３クロックインバーター３０６の出力はフローティング状態となり、第４クロックインバーター３０８は第１データSD1を反転して出力し、第２ラッチ３２０は第４クロックインバーター３０８の出力を反転出力して、第１データSD1が第２パスPath2上のデータとしてサンプリングされるようにする。
【００２９】
図３に示すように、ライト制御回路４００は、ライトクロック信号WCLKを反転させる反転部４３０と、第１データD1を入力信号とし、反転されたライトクロック信号/WCLKをクロック信号とする第１クロックインバーター４０２と、第１クロックインバーター４０２の出力をラッチ（保持）するとともに第１クロックインバーター４０２の出力を反転させる第１ラッチ４１０と、第１ラッチ４１０の出力信号を入力信号とし、ライトクロック信号WCLKをクロック信号とする第２クロックインバーター４０４と、第２クロックインバーター４０６の出力をラッチ（保持）するとともに第２クロックインバーター４０６の出力を反転させる第２ラッチ４２０とを含む。
【００３０】
また、ライト制御回路４００は、第２データD2を入力信号とし、反転されたライトクロック信号/WCLKをクロック信号とする第３クロックインバーター４０６と、第３クロックインバーター４０６の出力をラッチ（保持）するとともに第３クロックインバーター４０６の出力を反転させる第３ラッチ４３０と、第３ラッチの出力信号を入力信号とし、ライトクロック信号WCLKをクロック信号とする第４クロックインバーター４０８と、第４クロックインバーター４０８の出力をラッチ（保持）するとともに第４クロックインバーターの出力を反転させる第４ラッチ４４０とを含む。
【００３１】
ライト制御回路４００は、外部クロック信号の上昇エッジに同期して発生されるライトクロック信号WCLKが印加されると、各パスに従って第１及び第２データD1、D2をメモリセルに書き込む。
【００３２】
図４は、上記のDDR  SRAM装置のCCモードにおけるデータサンプリング動作を示す動作タイミング図である。以下、図４を参照して本発明の望ましい実施形態のデータサンプリング方法を説明する。
【００３３】
図４に示すように、本発明の望ましい実施形態のDDR  SRAM装置のCCモードでは、ライト命令における１番目の外部クロック信号ECLK(External clock)に応じて外部クロック信号ECLKの上昇エッジまたは下降エッジに同期して外部クロック信号ECLKの中心で４個の第１乃至第４データD1_H、D1_L、D2_H、D2_Lが連続して入力される。外部クロック信号ECLKは、デュティ比が４０％〜６０％のクロック信号を表す。次いで、外部クロック信号ECLKの２番目の上昇エッジに同期して第１サンプリングクロック信号SCLK1(Sampling clock 1)が発生され、第１データD1_Hがサンプリングされる。次いで、外部クロック信号ECLKの2番目の下降エッジに同期して第２サンプリングクロック信号SCLK2(Sampling clock 2)が発生され、第２データD1_Lがサンプリングされる。そして、外部クロック信号ECLKの２番目の下降エッジに同期して第１パス制御信号PS1(Path control signal 1)が発生されて、第１データD1_Hが第１パスPath1にサンプリングされ、第２データD1_Lが第２パスPath2にサンプリングされる。第１パス制御信号PS1は、アドレス信号(Sampled address)が“１”状態で第１データD1_Hを第１パスPath1に連結させ、第２データD1_Lを第２パスPath2に連結させる。
【００３４】
次いで、外部クロック信号ECLKの３番目の上昇エッジに同期して第１サンプリングクロック信号SCLK1が発生されて第３データD2_Hがサンプリングされる。そして、外部クロック信号ECLKの3番目の上昇エッジに同期してライトクロック信号WCLKが発生されて第１パスPath1の第１データD1_H及び第２パスPath2の第２データD1_Lがメモリセルに書き込まれる。次いで、外部クロック信号ECLKの3番目の下降エッジに同期して第２サンプリングクロック信号SCLK2が発生されて第４データD2_Lがサンプリングされる。そして、外部クロック信号ECLKの３番目の下降エッジに同期して第２パス制御信号PS2が発生されて、第３データD2_Hを第２パスPath2にサンプリングさせ、第４データD2_Lを第１パスPath1にサンプリングさせる。第２パス制御信号PS2は、アドレス信号(Sampled address)が“０”状態で第３データD2_Hを第２パスPath2に連結させ、第４データD2_Lを第１パスPath1に連結させる。
【００３５】
次いで、４番目の外部クロック信号ECLK、即ち、次のサイクルの外部クロック信号ECLKの１番目の上昇エッジに同期してライトクロック信号が発生されて、第１パスの第４データD2_L及び前記第２パスの第３データD2_Hがメモリセルに書き込まれる。
【００３６】
このように外部クロック信号ECLKの下降エッジに同期して発生されるパス制御信号（Path control signal)を用いてデータのパスを指定することにより、ライトクロック信号WCLKがサンプリングすべきデータの中心に位置し、セットアップマージンM1及びホールドマージンM2が充分に確保されるようになる。
【００３７】
図５は、上記のDDR  SRAM装置のCAモードにおけるデータサンプリング動作を示す動作タイミング図である。以下、図５を参照して本発明の望ましい実施形態のデータサンプリング方法を説明する。
【００３８】
図５に示すように、本発明の望ましい実施形態のDDR  SRAM装置のCAモードでは、ライト命令(Write 1)における１番目の外部クロック信号ECLKに応じて外部クロック信号ECLKの上昇エッジまたは下降エッジに同期して、外部クロック信号の上昇エッジまたは下降エッジで４個の第１乃至第４データD1_H、D1_L、D2_H、D2_Lが連続して入力される。外部クロック信号ECLKは、デュティ比が４０％〜６０％のクロック信号を表す。次いで、外部クロック信号ECLKの２番目の上昇エッジに同期して外部クロック信号ECLKの2番目の第１中心で第１サンプリングクロック信号SCLK１が発生されて、第１データD1_Hがサンプリングされる。次いで、外部クロック信号ECLKの２番目の下降エッジに同期して外部クロック信号ECLKの２番目の第２中心で第２サンプリングクロック信号SCLK2が発生されて、第２データD1_Lがサンプリングされる。そして、外部クロック信号ECLKの2番目の下降エッジに同期して外部クロック信号ECLKの２番目の第２中心で第１パス制御信号PS1が発生されて、第１データD1_Hが第１パスPath1にサンプリングされ、第２データD1_Lが第２パスPath2にサンプリングされる。第１パス制御信号PS1は、アドレス信号が“１”状態で第１データD1_Hを第１パスPath1に連結させ、第２データD1_Lを第２パスPath2に連結させる。
【００３９】
次いで、外部クロック信号ECLKの３番目の上昇エッジに同期してライトクロック信号WCLKが発生されて、第１パスの第１データD1_H及び第２パスの第２データD1_Lがメモリセルに書き込まれる。そして、外部クロック信号ECLKの３番目の上昇エッジに同期して外部クロック信号ECLKの３番目の第１中心で第１サンプリングクロック信号SCLK1が発生されて、第３データD2_Hがサンプリングされる。次いで、外部クロック信号ECLKの3番目の下降エッジに同期して外部クロック信号ECLKの３番目の第２中心で第２サンプリングクロック信号SCLK２が発生されて、第４データD2_Lがサンプリングされる。そして、外部クロック信号ECLKの３番目の下降エッジに同期して外部クロック信号ECLKの３番目の第２中心で第２パス制御信号PS２が発生されて、第３データD2_Hを第２パスPath２にサンプリングさせ、第４データD2_Lを第１パスPath１にサンプリングさせる。第２パス制御信号PS2は、アドレス信号が“０”状態で第３データD2_Hを第２パスPath２に連結させ、第４データD2_Lを第１パスPath１に連結させる。
【００４０】
次いで、４番目の外部クロック信号ECLK、即ち、次のサイクルの外部クロック信号ECLKの１番目の上昇エッジに同期してライトクロック信号が発生されて、第１パスの第４データD2_L及び第２パスの第３データD2_Hがメモリセルに書き込まれる。
【００４１】
このように外部クロック信号の下降エッジに同期して外部クロック信号の第２中心で発生されるパス制御信号を用いてデータのパスを指定することにより、ライトクロック信号WCLKがサンプリングすべきデータの１/４の位置（当該データの区間の先頭から当該区間の１／４の位置）に位置されるようにして、少なくとも１/４サイクル以上のセットアップマージンM１及びホールドマージンM２を有するようになる。
【００４２】
上述のように、本発明の望ましい実施形態のデータサンプリング方法及びデータサンプリング回路によると、DDRデータサンプリング方式を用いる半導体メモリ装置において、互いに異なったタイミングを有するクロック信号の第１及び第２パス制御信号を用いてデータをサンプリングすることにより、動作周波数にかかわらずに一定したセットアップマージン及びホールドマージンを確保することができる。
【００４３】
また、外部クロック信号の下降エッジに同期して第１及び第２パス制御信号を発生させてデータのパスを指定することにより、ライトクロック信号WCLKがサンプリングすべきデータの中心または１/４の位置に位置されるようにして、全ての動作モードで少なくとも１/４サイクル以上のセットマージン及びホールドマージンを確保することができる。
【００４４】
また、外部クロック信号の下降エッジに同期するパス制御信号を用いてデータをサンプリングすることにより、全ての動作モードで充分なセットアップマージン及びホールドマージンを確保してセットアップ及びホールドの際に発生される内部エラーを低減または最小化し、半導体メモリ装置の動作速度を最大化することができる。
【００４５】
本発明の望ましい実施形態の半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路は、上記の実施形態に限定されず、本発明の基本原理を逸脱しない範囲で多様に設計及び応用可能なことは、本発明の属する技術分野で通常の知識を有する者には明らかなものである。例えば、本発明によるデータサンプリング回路は、アドレス信号及びサンプリングクロック信号に応じて互いに異なったタイミングを有するクロック信号の第１及び第２パス制御信号を発生させ、第１及び第２パス制御信号に応じてデータを第１または第２パスにサンプリングされるように多様に設計されて適用されることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の望ましい実施形態のDDR  SRAM装置におけるデータサンプリング回路を示す回路図である。
【図２】本発明の望ましい実施形態のDDR  SRAM装置におけるデータサンプリング回路を示す回路図である。
【図３】本発明の望ましい実施形態のDDR  SRAM装置におけるデータサンプリング回路を示す回路図である。
【図４】本発明の望ましい実施形態のDDR  SRAM装置のCCモードにおけるデータサンプリング動作を示す動作タイミング図である。
【図５】本発明の望ましい実施形態のDDR  SRAM装置のCAモードにおけるデータサンプリング動作を示す動作タイミング図である。
【図６】従来技術によるDDR  SRAM装置におけるデータサンプリング方法を説明するための部分的回路図である。
【図７】従来技術によるDDR  SRAM装置のCCモードにおけるデータサンプリング動作を示す動作タイミング図である。
【図８】従来技術によるDDR  SRAM装置のCAモードにおけるデータサンプリング動作を示す動作タイミング図である。
【符号の説明】
【００４７】
２００：パス制御信号発生回路
３００：パス制御回路
４００：ライト制御回路
【図１】
0004672374.tif 000002
【図２】
0004672374.tif 000003
【図３】
0004672374.tif 000004
【図４】
0004672374.tif 000005
【図５】
0004672374.tif 000006
【図６】
0004672374.tif 000007
【図７】
0004672374.tif 000008
【図８】
0004672374.tif 000009