(57)【特許請求の範囲】
【請求項１】
入射した光を光電変換して発生した電荷を蓄積するフォトダイオード、転送ゲート電極を有し、前記フォトダイオードに蓄積された電荷を転送する転送ゲートトランジスタ、及び、リング状ゲート電極を有し、前記転送トランジスタから転送された電荷を蓄積するリング状ゲートトランジスタを含む画素が、行方向及び列方向にマトリクス状に複数配置された画素部と、
前記画素部における前記列方向の一側の周囲に配置され、互いに異なる第１の複数の電位を供給する第１の電源部と、
前記画素部における前記列方向の前記一側とは反対側の周囲に前記第１の電源部とは離間して配置され、前記互いに異なる第１の複数の電位を供給する第２の電源部と、
前記第１の電源部及び前記第２の電源部からそれぞれ供給された前記互いに異なる第１の複数の電位のうちの所定の電位を選択して前記リング状ゲート電極に供給するリング状ゲート電位制御部と、
を備えていることを特徴とする固体撮像装置。
【請求項２】
前記画素部の周囲に配置され、互いに異なる第２の複数の電位を供給する第３の電源部と、
前記画素部の周囲に前記第３の電源部とは離間して配置され、前記互いに異なる第２の複数の電位を供給する第４の電源部と、
前記第３の電源部及び前記第４の電源部からそれぞれ供給された前記互いに異なる第２の複数の電位のうちの所定の電位を選択して前記転送ゲート電極に供給する転送ゲート電位制御部と、
をさらに備えていることを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に係り、画素部の周りに少なくても２箇所以上に電源部を配置し、これにより制御回路の駆動能力を上げ、信号を均一に画素部の各画素に印加するようにした固体撮像装置に関するものである。
【背景技術】
【０００２】
一般に、撮像用の半導体素子としては、フォトダイオードとＭＯＳＦＥＴ等を組み合わせた固体撮像装置が知られている（特許文献１）。この固体撮像装置にはＣＭＯＳイメージセンサなど画素内にアンプを持つ増幅型固体撮像装置がある。このような固体撮像装置は画素敷き詰め領域（画素部）の周辺に、画素を駆動する回路やノイズ抑圧回路などの信号処理回路を持っている。画素を駆動するときには、行単位やあるいは全画素一斉の駆動を行えるようになっている。
【０００３】
図１４はそのような固体撮像装置の例であり、上記特許文献１に開示されたものである。画素敷き詰め領域（画素部）１００内に画素Ｐｘが規則的に配列されている。その図中左側には画素Ｐｘを駆動するための回路群があり、例えば垂直走査回路１０２、電子シャッタ走査回路１０４、マルチプレクサ１０６からなっている。これらの回路は画素Ｐｘの駆動を行単位にするか、全画素一斉にするかを切り替えることができるようになっている。画素敷き詰め領域１００の図中上部には、画素アンプ出力の負荷となる電流源１０８があり、電流源１０８に生じた電圧が各画素Ｐｘの信号になる。各画素Ｐｘの信号出力はノイズ抑圧回路１１０により信号処理され、水平走査回路１１２によりスイッチ１１４が走査され、出力端子１１６から順次出力される。
【０００４】
【特許文献１】特開２００５−６４５５０号公報（図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、近年、固体撮像装置の高微細化が進み、敷き詰める画素数が増えている。例えば１０００万画素以上の固体撮像装置もあり、さらに増える傾向にある。画素数が増えると、駆動回路が行単位、あるいは全画素一斉に駆動しなければならない画素数も増える。この結果、駆動回路から遠い画素では、遅延や信号なまりが発生して、それが画質に影響を与えるという問題が発生している。また画素数が増えた結果、読出し速度を上げるために動作クロック周波数は大きくなり、画素駆動に割り当てる時間も短くなる傾向がある。この傾向も駆動回路から遠い画素の駆動で遅延や信号なまりの問題が生じ易くなっている。このような問題は特に全画素を一斉に駆動するときに、顕著となる。
【０００６】
本発明は、以上のような問題点に着目し、これを有効に解決すべく創案されたものである。本発明の目的は、電源部と制御回路の内、少なくとも電源部を互いに離間させて２個以上設けるようにし、もって画素に供給する所定電位を均一化させることが可能な固体撮像装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１に係る発明は、入射した光を光電変換して発生した電荷を蓄積するフォトダイオード、転送ゲート電極を有し、前記フォトダイオードに蓄積された電荷を転送する転送ゲートトランジスタ、及び、リング状ゲート電極を有し、前記転送トランジスタから転送された電荷を蓄積するリング状ゲートトランジスタを含む画素が、行方向及び列方向にマトリクス状に複数配置された画素部と、前記画素部における前記列方向の一側の周囲に配置され、互いに異なる第１の複数の電位を供給する第１の電源部と、前記画素部における前記列方向の前記一側とは反対側の周囲に前記第１の電源部とは離間して配置され、前記互いに異なる第１の複数の電位を供給する第２の電源部と、前記第１の電源部及び前記第２の電源部からそれぞれ供給された前記互いに異なる第１の複数の電位のうちの所定の電位を選択して前記リング状ゲート電極に供給するリング状ゲート電位制御部と、を備えていることを特徴とする固体撮像装置である。
【０００８】
この場合、例えば請求項２に規定するように、前記画素部の周囲に配置され、互いに異なる第２の複数の電位を供給する第３の電源部と、前記画素部の周囲に前記第３の電源部とは離間して配置され、前記互いに異なる第２の複数の電位を供給する第４の電源部と、前記第３の電源部及び前記第４の電源部からそれぞれ供給された前記互いに異なる第２の複数の電位のうちの所定の電位を選択して前記転送ゲート電極に供給する転送ゲート電位制御部と、をさらに備えている。
【００１０】
本発明の関連技術は、フォトダイオードとトランジスタとを含む画素をマトリクス状に複数個配置してなる画素部と、前記画素部の周囲にそれぞれ配置されており、且つ複数の所定電位をそれぞれ供給する複数の電源部と、前記複数の電源部からそれぞれ供給される前記複数の所定電位を切り替えて選択的に前記画素に供給する少なくとも１つの制御回路と、前記画素部の行を選択する行選択手段と、前記画素部の列を選択する列選択手段と、を有する固体撮像装置の駆動方法であって、前記複数の電源部から前記画素部の画素に対して前記所定電位をそれぞれ供給するステップを有することを特徴とする固体撮像装置の駆動方法である。
【発明の効果】
【００１１】
本発明に係る固体撮像装置によれば、電源部と制御回路の内、少なくとも電源部を互いに離間させて２個以上設けるようにし、もって画素に供給する所定電位を均一化させることができる。
また、制御回路の駆動能力を向上させるようにすれば、画素に供給する所定電位を更に均一化させることができる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明に係る固体撮像装置の一実施例を添付図面に基づいて詳述する。
まず本発明の説明に先立って、一画素の構造と本発明の前提として本出願人が先に出願した特許出願にて開示した技術内容について説明する。図１は一画素分の構造を示す図であり、図１（Ａ）は上面図を示し、図１（Ｂ）は図１（Ａ）中のＸ−Ｘ’線の断面図を示す。また図２は本出願人が先の出願（特願２００４−２１８９５号）において提案したｍ行ｎ列の画素部で構成された固体撮像装置のｓ行ｔ列（ｓ≦ｍ、ｔ≦ｎ）の画素の等価回路を示す。図２に示す画素等価回路において、画素部４３には、複数の画素Ｐｘが縦横に規則的に並べられてマトリクス状に配置され、ｍ行×ｎ列の画素Ｐｘが設けられている。図２では代表としてｓ行目で、ｔ列目の画素を等価的に示している。
【００１３】
ここで図１を参照して一画素の構造について説明する。この固体撮像装置の全体は、ｐ＋ 基板７１上に形成されており、このｐ＋ 基板７１上に全画素が並設させて共通に形成されることになる。具体的には、上記ｐ＋ 基板７１上にｐ− 型エピタキシャル層７２を成長させてある。このｐ− 型エピタキシャル層７２内にｎウエル７３があり、このｎウエル７３上にはゲート酸化膜７４を挟んで第１のゲート電極としてリング状ゲート電極７５がリング状に形成されている。
このリング状ゲート電極７５の中央開口部のｎウエル７３の表面にはｎ＋ 型のソース領域７６が形成されており、このソース領域７６に隣接してｐ型のソース近傍領域７７が形成されている。このソース近傍領域７７はリング状ゲート電極７５の外周部に達していない。
【００１４】
上記ソース領域７６及びソース近傍領域７７から離れたｎウエルの表面にはｎ＋ 型のドレイン領域７８げ設けられている。上記リング状ゲート電極７５から離れた位置であって上記ドレイン領域７８の下部のｎウエル中にはｐ型領域７９が形成され、埋め込みフォトダイオード６を形成している。
この埋め込みフォトダイオード６とリング状ゲート電極７５の間には、第２のゲート電極として転送ゲート電極８１が設けられている。この転送ゲート電極８１の部分が、転送ＭＯＳＦＥＴ４として構成される。そして、ドレイン領域７８、リング状ゲート電極７５、ソース領域７６、転送ゲート電極８１はそれぞれメタル配線８２、８３、８４、８５が形成されている。
各構成の上部には遮光膜８６が形成され、フォトダイオード６の上部には開口部８７が設けられている。そして、上記ソース領域７６、ドレイン領域７８及びリング状ゲート電極７５の部分でリング状ゲートＭＯＳＦＥＴ２を構成している。
【００１５】
上述のように１つの画素Ｐｘはリング状ゲート電極を持つＭＯＳＦＥＴ２、転送ゲートＭＯＳＦＥＴ４、フォトダイオード６から主に形成されており、リング状ゲートＭＯＳＦＥＴ２のゲート電極のドレインがフォトダイオード６のｎ型に接続され、転送ゲートＭＯＳＦＥＴ４のソースがフォトダイオード６のｐ型に接続され、転送ゲートＭＯＳＦＥＴ４のドレインがリング状ゲートＭＯＳＦＥＴ２のバックゲートに接続されている。
ｓ行ｔ列の各画素Ｐｘから信号を読み出すための周辺回路があり、１フレームを読み出すためにフレームスタート信号発生回路４２が設けられている。これより出力されるフレームスタート信号は行選択手段である垂直シフトレジスタ３２に供給される。この垂直シフトレジスタ３２は何行目の画素を読み出すかを指示する信号を出す。
【００１６】
各画素において、リング状ゲートＭＯＳＦＥＴ２のリング状ゲート電極は、リング状ゲート電極配線３３を介してリング状ゲート電位制御回路３１に接続され、転送ゲートＭＯＳＦＥＴ６の転送ゲート電極は転送ゲート電極配線４４を介して転送ゲート電位制御回路４１に接続され、転送ゲートＭＯＳＦＥＴ４のドレインはドレイン電極配線１０を介してドレイン電位制御回路８に接続され、それぞれを必要とする所定電位になるように制御できるようになっている。
【００１７】
上記リング状ゲート電位制御回路３１及びドレイン電位制御回路８には垂直シフトレジスタ３２から信号がそれぞれ供給される。上記リング状ゲート電極は行毎に制御するので、横方向に配線するが、上記転送ゲート電極は全画素一斉に制御するので、縦方向の配線でもよいが、ここでは横方向で配線している。ドレイン電位制御回路８は、全画素一斉に制御する場合と行毎に制御する場合があり、ここでは横方向で配線している。リング状ゲート電位制御回路３１は垂直シフトレジスタ３２と接続され、転送ゲート電位制御回路４１はフレームスタート信号発生回路４２と接続され、ドレイン電位制御回路８は垂直シフトレジスタ３２とフレームスタート信号発生回路４２にそれぞれ接続されている。
【００１８】
リング状ゲートＭＯＳＦＥＴ２のソース電極につながるソース電極配線（出力線）１２は縦方向に配線され、この配線１２の一方はスイッチｓｗ１を介してソース電位制御回路１４に接続され、もう一方はスイッチｓｗ２を介して、信号読み出し回路１６に接続されている。信号を読み出すときにはスイッチｓｗ１をオフ、スイッチｓｗ２をオンにし、他方、ソース電位を制御するときにはスイッチｓｗ１をオン、スイッチｓｗ２をオフにする。
【００１９】
この信号読み出し回路１６は、負荷となる電流源１８と、互いに並列に接続されるキャパシタＣ１、Ｃ２と、これらのキャパシタを切り替えるスイッチｓｃ１、ｓｃ２と上記キャパシタＣ１、Ｃ２の電位差をとる差動アンプ２０とにより構成される。具体的には、上記ソース電極配線１２は負荷となる電流源１８に接続されており、この信号読み出し回路１６は、ソースフォロア回路を形成している。上記電流源１８はスイッチｓｃ１、ｓｃ２を介してキャパシタＣ１、Ｃ２の一端とそれぞれ並列に接続されている。キャパシタＣ１、Ｃ２の他端は接地され、またその一端は差動アンプ２０の反転入力端子及び非反転入力端子にそれぞれ接続され、キャパシタＣ１、Ｃ２の電位差を出力スイッチｓｗｔを介して出力信号Ｖｏｕｔとして出力するようになっている。そして、上記出力スイッチｓｗｔは、列選択手段である水平シフトレジスタ２２により選択的に開閉制御される。尚、上記ソース電位制御回路１４は、フレーム信号発生回路４２及び垂直シフトレジスタ３２にそれぞれ接続される。
【００２０】
図３に各制御回路の信号ならびにＣＭＯＳセンサ等価回路のタイミングチャートを示す。ここでは代表としてｓ行ｔ列目の画素に注目して説明する。
期間（１）はフォトダイオード電荷蓄積期間であり、埋め込みフォトダイオード６に光が入射し、光電効果により電子ホール対が発生し、フォトダイオード６のｐ−型領域にホールが蓄積される。
フレームスタート信号がパルス状に出力されると、まず期間（２）で、全画素で電荷が一斉にフォトダイオード６からリング状ゲートＭＯＳＦＥＴ２のバックゲートへ、ホール電荷が転送される。これは転送ゲート電位制御回路４１の制御信号電位がＶｄｄからＬｏｗ２に下がり、転送ゲートＭＯＳＦＥＴ４がオン状態になることで行われる。このとき、リング状ゲート電極の電位はＬｏｗからＬｏｗ１になるが、Ｌｏｗ２のほうがＬｏｗ１よりも大きい。尚、Ｌｏｗ１はＬｏｗと同じでもよい。もっとも簡便にはＬｏｗ１＝Ｌｏｗ＝０Ｖに設定する。ソース電位はソース電位制御回路１４によりＳ１に設定される。Ｓ１＞Ｌｏｗ１であり、これによりリング状ゲートＭＯＳＦＥＴ２がオフのままであり、電流が流れないようにする。
【００２１】
期間（３）では、転送ゲート電極の電位が再びＶｄｄとなり、転送ゲートＭＯＳＦＥＴ４がオフとなる。フォトダイオード６では再びホール電荷の蓄積が始まり、これは次の転送まで続く。画素の信号読み出しが、各行ごとに順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では待機状態となる。このとき、ｓ行ｔ列目のリング状ゲートＭＯＳＦＥＴ２のゲート電位はＬｏｗ、ソース電位はＳ１であり、オフ状態である。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、さまざまな値を取りえる。また、リング状ゲート電極電位は行毎に、さまざまな電位を取りえる。このような領域は図中、斜線で示される。
期間（４）〜（６）ではｓ行ｔ列目の画素からの読み出しが行われる。
まず期間（４）でリング状ゲート電極の電位がＶｇ１になる。このＶｇ１はＬｏｗ、Ｌｏｗ１、Ｖｄｄとの間で、以下の関係が成り立つ。尚、ここでＶｄｄ＝Ｈｉｇｈ１である。
Ｌｏｗ  ≦  Ｌｏｗ１  ≦  Ｖｇ１  ≦  Ｖｄｄ  （ただしＬｏｗ＜Ｖｄｄ）
【００２２】
一方、スイッチｓｗ１がオフ、スイッチｓｗ２がオン、スイッチｓｃ１がオン、スイッチｓｃ２がオフになっている。この結果、ソースフォロア回路である信号読み出し回路１６が働き、リング状ゲートＭＯＳＦＥＴ２のソース電位はＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここでＶｔｈ１はバックゲート（ソース近傍ｐ型領域）にホールがある状態でのリング状ゲートＭＯＳＦＥＴ２のしきい値電圧である。この値がスイッチｓｃ１を通して、キャパシタＣ１に記憶される。
【００２３】
次に期間（５）では、リング状ゲート電極の電位がＨｉｇｈ１になり、ソース電極の電位はＨｉｇｈｓになる。ここでＨｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１であり、リング状ゲートＭＯＳＦＥＴ２がオンして電流が流れないような電位設定にするのが望ましい。またＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。なおＨｉｇｈ１、Ｈｉｇｈｓ＞Ｖｄｄの時には、画素の駆動にかかる各トランジスタは高耐圧トランジスタにすることが望ましい。
このとき、ソース近傍のｐ型領域のポテンシャルが持ち上げられ、ｎウェルのバリアを越えて、ホールがｐ型エピタキシャル層に排出される（リセット）。
【００２４】
期間（６）では、再びリング状ゲート電極の電位がＶｇ１になる。一方スイッチｓｗ１がオフ、スイッチｓｗ２がオン、スイッチｓｃ１がオフ、スイッチｓｃ２がオンになっている。この結果、ソースフォロア回路（信号読み出し回路１６）が働き、リング状ゲートＭＯＳＦＥＴ２のソース電位はＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０はバックゲート（ソース近傍ｐ型領域）にホールがない状態でのリング状ゲートＭＯＳＦＥＴ２のしきい値電圧である。この値がスイッチｓｃ２を通して、キャパシタＣ２に記憶される。
【００２５】
差動アンプ２０はキャパシタＣ１、Ｃ２の電位差、すなわち”Ｖｔｈ０−Ｖｔｈ１”を出力する。この出力値はホール電荷によるしきい値変化分である。水平シフトレジスタ２２がｔ列目の出力スイッチｓｗｔをオンにすると、ｓ行ｔ列目の画素の信号がセンサ外へ出力される。
期間（７）では、リング状ゲート電極の電位はＬｏｗになり、リング状ゲートＭＯＳＦＥＴ２はオフとなり、ｓ＋１〜ｎ行の画素の信号が読み出されるのを待つ。
すべての画素から信号を読み出すと、再び次のフレームが開始される。
【００２６】
なお、期間（５）のリセット時のソース電位の供給はソース電位制御回路１４から供給する以外の方法もある。期間（５）でスイッチｓｗ１、ｓｗ２を共にＬｏｗとして、ソース電極配線１２をフローティングにする。ここでリング状ゲート電極の電位をＨｉｇｈ１とすると、リング状ゲートＭＯＳＦＥＴ２がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極の電位が上昇し、したがってソース近傍ｐ型領域のポテンシャルが持ち上げられ、ｎウェルのバリアを越えて、ホールがｐ型エピタキシャル層に排出される（リセット）。ホールが完全に排出されたときのソース電極の電位は、”Ｈｉｇｈ１−Ｖｔｈ０”になる。この方法では、ソース電位制御回路１４のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、チップ面積を減らすことができる。
図３のタイミングチャートで説明した毎行の制御または一斉に制御する制御回路と画素部のレイアウトについて次に説明する。
【００２７】
図４に、固体撮像装置上のｓ行目のリング状ゲート電位制御回路のレイアウトを示す。ｓ行目のリング状ゲート制御回路３１は、垂直シフトレジスタ３２に接続している。またリング状ゲート電極配線３３と接続することによりｍ行ｎ列で構成されている画素部３４の同一行にあるｓ行１列目の画素Ｐｘ３５からｎ列目の画素Ｐｘ３６までのｎ個の画素に信号を供給している。そして、画素部４３の周辺部には電源部３８が設けられており、この電源部３８には、ここでは４つの互いに異なる所定電位、すなわちＬｏｗ、Ｌｏｗ１、Ｖｇ１、Ｖｄｄを供給するために４つの電源が含まれる。この電源部３８からリング状ゲート電位制御回路３１に各電源の配線（図では４本の電源配線）をまとめて示した電源配線群３７を通して電圧を供給するようになっている。そして、各行のリング状ゲート電位制御回路３１の電圧は一箇所に配置された上記電源部３８から供給されている。
【００２８】
図５は、固体撮像装置上の転送ゲート電位制御回路４１のレイアウトを示す。図２では、各行に転送ゲート電位制御回路４１があるように描かれているが、実際には、転送ゲート電位制御回路４１は、画素部４３の周辺部において一箇所に配置して画素部４３の全画素Ｐｘの転送ゲート電極を制御している。この理由は、画素の転送ゲート電位制御回路４１の動作は、図３のタイミングチャートから判るように全てのタイミングで全画素同時に動作しているからである。従って図中で示すように一箇所に配置したゲート電位制御回路４１から信号を全ての画素に転送している。転送ゲート電位制御回路４１は、フレームスタート信号発生回路４２と接続している。また転送ゲート電位制御回路４１は画素部４３内のｍ×ｎ個の全画素と行毎に配線した転送ゲート電極配線４４によって接続されている。
【００２９】
そして、画素部４３の周辺部には電源部４６が設けられており、この電源部４６には、ここでは２つの互いに異なる電位、すなわちＬｏｗ２、Ｖｄｄを供給するために２つの電源が含まれる。この電源部４６から転送ゲート電位制御回路４１に対して各電源の配線（図では２本の電源配線）をまとめて示した電源配線群４５を通して電圧を供給するようになっている。
【００３０】
図６に制御回路の構成例としてリング状ゲート電位制御回路３１のブロック図を示す。リング状ゲート電位制御回路３１は画素に供給する信号の電位を切り替えるＣＭＯＳ構造のアナログスイッチ回路５２と、信号の電位を切り替えるタイミングを制御している信号切替制御回路５３とで主に構成されている。この信号切替制御回路５３からアナログスイッチ回路５２へスイッチ切替信号５４が出力している。電源部３８からはアナログスイッチ回路５２に上述したように４種類の所定電位の電圧を供給している。アナログスイッチ回路５２から出力するリング状ゲート電位信号５６は、上記スイッチ切替信号５４によって信号の電位を上記４種類の中で変える。図では構成例としてリング状ゲート電位制御回路３１を説明したが、転送ゲート電位制御回路４１ならびに他の制御回路、すなわちドレイン電位制御回路８及びソース電位制御回路１４も同様の信号切替制御回路５３とアナログスイッチ回路５２から構成されている。ただし、切り替えられる電位の種類は、それぞれの制御回路における種類に対応する。
【００３１】
そして図７に制御回路のアナログスイッチ回路を示す。ここでは代表としてリング状ゲート電位制御回路３１中におけるアナログスイッチ回路５２の構成例を示す。図７に示すように、ここではアナログスイッチ回路５２は４つのアナログスイッチＡ１〜Ａ４よりなる。各々のアナログスイッチＡ１〜Ａ４はｎチャンネルＭＯＳ６１とｐチャンネルＭＯＳ６２とよりなるＣＭＯＳトランジスタ２６から構成されている。
そして、ｎチャンネルＭＯＳ６１のゲートの前段にインバータ２４を介設している。ここで各アナログスイッチＡ１〜Ａ４を構成するＣＭＯＳトランジスタ２６のゲート側に、電位Ｌｏｗ切替信号５４Ａ、電位Ｌｏｗ２切替信号５４Ｂ、電位Ｖｇ１切替信号５４Ｃ、電位Ｖｄｄ切替信号５４Ｄがそれぞれ供給される。また同様に各アナログスイッチＡ１〜Ａ４の一方の端子側に、４つの所定の電位、すなわちＬｏｗ、Ｌｏｗ１、Ｖｇ１、Ｖｄｄがそれそれ供給され、他方の端子側がリング状ゲート電極配線３３へ接続されている。そして各ＣＭＯＳトランジスタ２６のゲート電極を各切替信号６５Ａ〜５４Ｄで制御することで４種類の所定電位を選択的に画素に供給することが出来る。
【００３２】
例えば、リング状ゲート電極の電位をＬｏｗにするには、電位Ｌｏｗ切替信号５４Ａを“Ｌ“にして電源部３８（図４参照）からのＬｏｗ信号の電位が選択されるようにアナログスイッチＡ１をオン状態にする。その時他の切替信号５４Ｂ〜５４Ｄは、”Ｈ“にする。その結果、画素部のリング状ゲート電極配線３３の電位はＬｏｗになる。同様にリング状ゲート電極配線の電位をＬｏｗ１、Ｖｇ１、Ｖｄｄの各電位にするためには、同様のことを行う。尚、他の制御回路８、１４、４１においては、上記ＣＭＯＳトランジスタ２６よりなるアナログスイッチを、設定すべき所定電位の種類の数だけ設けて、同様に所定電位を選択的に出力することになる。
【００３３】
ところで、図４及び図５で説明した固体撮像装置のレイアウトは、一個の制御回路に対して一行分または全画素が接続されており（特徴１）、制御回路から画素までの配線が長い等の制約があり（特徴２）、制御回路に供給される電圧源は一箇所である（特徴３）、という特徴から以下のような問題点が新たに発見された。
【００３４】
図８は、ｓ行のリング状ゲート電位制御回路３１から出力する制御信号の“図３中の期間（４）〜（６）の区間”の問題点を説明する図である。理想のタイミングは図８（Ａ）に示すようにｓ行１列目の画素とｓ行ｔ列目の画素のリング状ゲート電極に供給する制御信号の電位が一致することである。ところが、実際は、図８（Ｂ）に示すように電位がｔ列目の画素ではＨｉｇｈ１まで上がらずＨｉｇｈ１’（Ｈｉｇｈ１＞Ｈｉｇｈ１’）となり、同一行に接続される画素間において制御信号の電位に不一致が生じる。この原因は、制御回路３１から遠い画素においては、制御回路３１の駆動能力（流れる最大電流）が限られているために制御回路３１から遠い画素ほど充電し難くなるためである。
【００３５】
換言すれば、この原因は制御回路３１に供給される電源が一箇所あること、そして一つの制御回路３１で一行分の画素を制御することによる駆動能力の不足が考えられる。この結果、同一行間の画素において、ソース近傍ｐ型領域のポテンシャルが持ち上げられ、ｎウェルのバリアを超えて、ホールがｐ型エピタキシャル層に排出されるリセットにばらつきが生じる。またここでは同一行の画素間で関係する電位”Ｈｉｇｈ１”を問題としたが、Ｖｇ１の電位でも同様な現象が起きると考えられる。このような問題は、容量が大きい全画素を一斉に駆動する場合により顕著になる。
【００３６】
図９は、転送ゲート電位制御回路４１から出力する制御信号の“図３中の期間（２）の区間”の問題点を説明する図である。理想のタイミングは、図９（Ａ）に示すように１行１列目と１行ｎ列目またはｍ行ｎ列目の制御信号のタイミングが一致し、そして電圧降下が一致することである。ところが、実際は図９（Ｂ）に示すように、画素によって信号が遅延（ｄｅｌａｙ）する。また図９（Ｃ）に示すように、画素によって電圧が所定の値まで降下しない。図９（Ｃ）ではｍ行ｎ列の画素がＶｄｄからＬｏｗ２まで降下してないでＬｏｗ２’（Ｌｏｗ２’＞Ｌｏｗ２）までしか低下しない、等の問題が生じる。この原因は、図８で説明した原因に加え、制御回路から各画素に接続される配線長の違い（１行１列目の画素とｍ行ｎ列目の画素では、制御回路からの距離が違う）による信号遅延が考えられる。この結果、配線長の違いによって生じる信号の遅延は画素間でデータ転送のずれ、すなわちホールの転送タイミングが画素毎にずれる現象を起こす。また全画素で一斉に行われるフォトダイオードからのホール電荷の転送の残りによる残像が生じる。
【００３７】
図８及び図９で説明した問題は、先に説明した特徴１〜３の制約によって起こる現象である。そして、これらの問題は、映像の劣化を引き起こす原因となる。
ところで、図４及び図６のリング状ゲート電極の最大電位はＶｄｄであるが、これは、Ｈｉｇｈ１＝Ｖｄｄと設定した場合である。Ｈｉｇｈ１＞Ｖｄｄとした時は、新たにＨｉｇｈ１の電源とアナログスイッチを設ける必要がある。この時、Ｈｉｇｈ１はＶｄｄより大きいので電源・アナログスイッチを高耐圧トランジスタにする必要がある。この高耐圧トランジスタにすると駆動電流は減るのでさらに上記で述べた問題が顕著になる。
【００３８】
本発明は、上記問題点を更に解決するものである。
以下に、具体的に本発明に係る固体撮像装置の一実施例について詳述する。
図１０は本発明に係る固体撮像装置においてリング状ゲート電位制御回路を主として取り上げた時のレイアウトの一例を示す図、図１１は本発明に係る固体撮像装置におけるリング状ゲート電位制御回路のアナログスイッチ回路を示す回路図である。尚、この実施例では主として図８にて説明した問題点を解決するために以下のように構成される。
【００３９】
ここでは一例として、リング状ゲート電位制御回路を用いて説明するが、他の制御回路もこの構成に準じた構成となっている。そして、固体撮像装置の基本構成は、先に説明した図２〜図９と同様なので、ここでは異なる点について主として説明する。
図４と比較して明らかなうに、図１０に示すように、ここではリング状ゲート電位制御回路３１に関して、複数、すなわち２個の電源部３８、３８Ａを互いに離間させて設けている。一方の電源部３８は、図４に示す従来構造のものと同一であり、他方の電源部３８Ａはここでは新たに設けている。この場合、この新たな電源部３８Ａは、画素部４３の周囲に配置され、上記先の電源部３８に対して画素部４３の領域の一辺の長に相当する距離程度だけ離間させて設けられている。
【００４０】
この新たな電源部３８Ａにも、４つの所定電位、すなわちＬｏｗ、Ｌｏｗ１、Ｖｇ１、Ｖｄｄを出力する電源がそれぞれ含まれている。そして、この新たな電源部３８Ａと上記リング状ゲート電位制御回路３１とは４本の配線を束ねた電源配線群３７Ａにより接続されている。尚、上記新たな電源配線群３７Ａと先の電源配線群３７とは、リング状ゲート電位制御回路３１で接続されている。
これにより、従来の固体撮像装置では、電源部３８から物理的に遠い位置にあったｓ行側（図中の下方側）の電位の低下を改善することが可能となる。
尚、上記電源部３８、３８Ａを３個以上用いてこれを上記２つの電源部３８、３８Ａの間に配置するなどして更に電位の低下を改善するようにしてもよい。
【００４１】
次に、図１１を参照してリング状ゲート電位制御回路３１内のアナログスイッチ回路５２（図６参照）の改善について説明する。
図６に示す場合には、４つの各アナログスイッチＡ１〜Ａ４は、１つのｎチャンネルＭＯＳ６１と１つのＰチャンネルＭＯＳ６２とよりなる１つのＣＭＯＳトランジスタ２６により構成していたが、これに対して、図１１に示す本発明の場合には、４つの各アナログスイッチＢ１〜Ｂ４を、それぞれ複数、例えば４つのＣＭＯＳトランジスタ２６で構成している。尚、ＣＭＯＳトランジスタ２６の数は２以上であるならばいくつでもよい。
【００４２】
具体的には、ＣＭＯＳトランジスタ２６は前述したように、１つのｎチャンネルＭＯＳと１つのｐチャンネルＭＯＳとよりなり、例えばアナログスイッチＢ１はこのＣＭＯＳトランジスタ２６を４個並列に接続して構成されており、これにより見かけ上、トランジスタのチャンネル長を広げたように構成されている。これにより、出力できる電流を大きくすることができ、この結果、このアナログスイッチ回路５２の駆動能力を上げることができる。
そして、上記ｎチャンネルＭＯＳ６１の前段にインバータ２４を介設している。他のアナログスイッチＢ１〜Ｂ４も、上記アナログスイッチＢ１と同様に構成されている。
【００４３】
ここで、図７で説明した場合と同様に、各アナログスイッチＢ１〜Ｂ４を構成するＣＭＯＳトランジスタ２６のゲート側に、電位Ｌｏｗ切替信号５４Ａ、電位Ｌｏｗ２切替信号５４Ｂ、電位Ｖｇ１切替信号５４Ｃ、電位Ｖｄｄ切替信号５４Ｄがそれぞれ供給される。また同様に各アナログスイッチＢ１〜Ｂ４の一方の端子側に、４つの所定の電位、すなわちＬｏｗ、Ｌｏｗ１、Ｖｇ１、Ｖｄｄがそれそれ供給され、他方の端子側がリング状ゲート電極配線３３へ接続されている。
【００４４】
以上のように構成することで、図８にて説明した問題点を解決することができる。すなわち、まず図１１で説明した駆動能力をあげたアナログスイッチ回路５２をリング状ゲート電位制御回路３１に用いることで、同一行間の複数の画素に供給する信号の駆動能力上げることができる。また信号の電位に関係する電源部３８を一箇所から複数箇所に配置して、例えば本実施例では電源部３８の他に電源部３８Ａを配置して全体で２箇所設けている。そして、各行（例ではｓ行）のリング状ゲート電位制御回路３１に対して電源部３８及び電源部３８Ａの２箇所から図では４本の電源配線の電源配線群３７及び電源配線群３７Ａで電圧を供給している。この結果、リング状ゲート電位制御回路３１の駆動能力を上げることができ、画素部（ｍ行ｎ列）４３内のｓ行目のｓ行１列目の画素Ｐｘ３５からｓ行ｎ列目の画素Ｐｘ３６に接続したリング状ゲート電極配線３３の信号電位を安定化させることができる。この結果、図８で説明した同一行間の複数画素間におけるリングゲート電極の電位のばらつきを解消して均一化することができる。以上の結果から、ソース近傍のｐ型領域のポテンシャルが持ち上げられ、ｎウェルのバリアを超えて、ホールがｐ型エピタキシャル層に排出されるリセットのばらつきを防ぐことができる。
【００４５】
尚、上記実施例では、リング状電位制御回路３１のアナログスイッチ回路５２として図１１に示す構成を用いた場合を例にとって説明したが、これに替えて図７に示す従来のアナログスイッチ回路５２を用い、複数の電源部３８、３８Ａを設けるようにしてもよい。この場合にも、上記実施例ほどではないが、従来の回路と比較してアナログスイッチ回路５２の動作能力を向上させることができる。
【００４６】
次に、転送ゲート電位制御回路の改善について説明する。図１２は本発明の固体撮像装置の転送ゲート電位制御回路を主として取り上げた時のレイアウトの一例を示す図、図１３は本発明に係る固体撮像装置における転送ゲート電位制御回路のアナログスイッチ回路を示す回路図である。尚、この実施例では主として図９にて説明した問題点を解決するために以下のように構成される。
【００４７】
図５と比較して明らかなように、図１２に示すように、ここでは転送ゲート電位制御回路４１に関して、複数、すなわち４個の転送ゲート電位制御回路４１、４１Ａ、４１Ｂ、４１Ｃと、これらに対応させて４個の電源部４６、４６Ａ、４６Ｂ、４６Ｃを互いに離間させてそれぞれ設けている。新たに印加した転送ゲート電位制御回路４１Ａ〜４１Ｃ及び電源部４６Ａ〜４６Ｃは、図５に示す従来構造のものとそれぞれ同一である。この場合、この転送ゲート電位制御回路４１、４１Ａ〜４１Ｃ及び電源部４６、４６Ａ〜４６Ｃは、画素部４３の周囲の４隅に配置され、上記互いに画素部４３の領域の一辺の長に相当する距離程度だけ離間させて設けられている。
【００４８】
上記新たな電源部４６Ａ〜４６Ｃにも、２つの所定電位、すなわちＬｏｗ２、Ｖｄｄを出力する電源がそれぞれ含まれている。そして、この新たな電源部４６Ａ〜４６Ｃと上記新たな転送ゲート電位制御回路４１Ａ〜４１とは２本の配線を束ねた電源配線群４５Ａ、４５Ｂ、４５Ｃによりそれぞれ接続されている。
また上記各電源配線群４５、４５Ａ〜４５Ｃは、画素部４３の周囲に沿って設けた共通線２５によって互いに接続されている。またフレームスタート信号発生回路４２からのフレームスタート信号は、上記各転送ゲート電位制御回路４１、４１Ａ〜４１Ｃに共通線２７を介して供給されている。また全ての転送ゲート電極配線４４の両端と各転送ゲート電位制御回路４１、４１Ａ〜４１Ｃの各出力を接続するように画素部４３の周囲には共通線２８が接続されている。
【００４９】
これにより、従来の固体撮像装置では、電源部４６及び転送ゲート電位制御回路４１から物理的に遠い位置にあったｓ行側（図中の下方側）及びｎ列側（図中の右側）の電位の低下をそれぞれ改善することが可能となる。
尚、上記転送ゲート電位制御回路４１及びこれに対応する電源部４６は、それぞれ４個に限定されず、少なくとも２個以上設けて、電位の低下を改善するようにしてもよい。例えば２個設ける場合には、画素部４３に対して例えば対角線方向の隅部に位置するように配置すればよい。
【００５０】
次に、図１３を参照して転送ゲート電位制御回路４１、４１Ａ〜４１Ｃ内のアナログスイッチ回路の改善について説明する。
この場合には、図１１に示す４つのアナログスイッチＢ１〜Ｂ４の内の２つのアナログスイッチを用いた構造と同じ構造になっている。すなわち、図１３に示す本発明の場合には、２つの各アナログスイッチＢ１、Ｂ２を、それぞれ複数、例えば４つのＣＭＯＳトランジスタ２６で構成している。尚、ＣＭＯＳトランジスタ２６の数は２以上であるならばいくつでもよい。
【００５１】
具体的には、図１１において説明したと同様に、ＣＭＯＳトランジスタ２６は前述したように、１つのｎチャンネルＭＯＳと１つのｐチャンネルＭＯＳとよりなり、例えばアナログスイッチＢ１はこのＣＭＯＳトランジスタ２６を４個並列に接続して構成されており、これにより見かけ上、トランジスタのチャンネル長を広げたように構成されている。これにより、出力できる電流を大きくすることができ、この結果、このアナログスイッチ回路５２の駆動能力を上げることができる。そして、上記ｎチャンネルＭＯＳ６１の前段にインバータ２４を介設している。
【００５２】
このように、転送ゲート電位制御回路４１を複数個設け、更にこれに対応させて電源部４６を複数個（４個）設けて強化させたので、転送ゲート電極の電位のばらつきを解決して全画素に亘って転送ゲート電極の電位を均一化させることができる。また電源部４６及び転送ゲート電位制御回路４１を複数箇所に複数個配置したのに伴い、フレームスタート信号発生回路４２から各転送ゲート電位制御回路４１、４１Ａ〜４１Ｃに接続するフレームスタート信号用の共通線２７を画素部４３の周辺を囲むように配線しており、同様に電源部４６、４６Ａ〜４６Ｃから転送ゲート電位制御回路４１、４１Ａ〜４１Ｃに接続する図中では２本の電源配線からなる電源用の共通線２５も画素部４３の周辺を囲むように配線し、そして転送ゲート電位制御回路４１、４１Ａ〜４１Ｃから画素部４３の各画素に接続されている転送ゲート電極配線４４の両端を接続した共通線２８も画素部４３の周辺を囲むように配線しているので、これにより転送ゲート電位制御回路から各画素へ接続される配線長のばらつきを押さえて信号の遅延を解決することができる。以上の結果から図９で述べた問題を解決し、全画素で一斉に行われるフォトダイオードからのホール電荷の転送にばらつきを防ぐことができる。また本実施例により、従来装置で生じていた残像現象等の問題を解決することができる。
【００５３】
また本実施例のように、制御回路並びに電源部を分割して配置するようにしたので、信号の伝送並びに電圧降下を均一化させることができるだけでなく、駆動能力を向上するために回路規模の大きくなった制御回路の効率良い配置を実現することができる。
このような、固体撮像装置は周知のように、ビデオカメラ並びにデジタルカメラ等の映像システム等に用いることができる。
尚、上記実施例ではリング状ゲート電位制御回路３１と転送ゲート電位制御回路４１を例にとって説明したが、複数の所定電位を出力するドレイン電位制御回路８及びソース電位制御回路１４についても本発明を適用できるのは勿論である。
【図面の簡単な説明】
【００５４】
【図１】一画素分の構造を示す図である。
【図２】本出願人が先の出願において提案したｍ行ｎ列の画素部で構成された固体撮像装置のｓ行ｔ列の画素を示す等価回路である。
【図３】各制御回路の信号ならびにＣＭＯＳセンサ等価回路のタイミングチャートを示す図である。
【図４】固体撮像装置上のｓ行目のリング状ゲート電位制御回路のレイアウトを示す図である。
【図５】固体撮像装置上の転送ゲート電位制御回路のレイアウトを示す図である。
【図６】リング状ゲート電位制御回路を示すブロック回路である。
【図７】制御回路のアナログスイッチ回路を示す図である。
【図８】リング状ゲート電位制御回路から出力する制御信号の“図３中の期間（４）〜（６）の区間”の問題点を説明する図である。
【図９】転送ゲート電位制御回路から出力する制御信号の“図３中の期間（２）の区間”の問題点を説明する図である。
【図１０】本発明に係る固体撮像装置においてリング状ゲート電位制御回路を主として取り上げた時のレイアウトの一例を示す図である。
【図１１】本発明に係る固体撮像装置におけるリング状ゲート電位制御回路のアナログスイッチ回路を示す回路図である。
【図１２】本発明の固体撮像装置の転送ゲート電位制御回路を主として取り上げた時のレイアウトの一例を示す図である。
【図１３】本発明に係る固体撮像装置における転送ゲート電位制御回路のアナログスイッチ回路を示す回路図である。
【図１４】従来の一般的な画像撮像装置を示す概略ブロック図である。
【符号の説明】
【００５５】
２，４…ＭＯＳＦＥＴ、６…フォトダイオード、８…ドレイン電位制御回路、１４…ソース電位制御回路、２２…水平シフトレジスタ、２６…ＣＭＯＳトランジスタ、３１…リング状ゲート電位制御回路、３２…垂直シフトレジスタ、３８，３８Ａ…電源部、４１，４１Ａ〜４１Ｃ…転送ゲート電位制御回路、４３…画素部（ｍ行ｎ列）、４６，４６Ａ〜４６Ｃ…電源部、５２…アナログスイッチ回路、６１…ｎチャンネルＭＯＳ、６２…ｐチャンネルＭＯＳ、Ｂ１〜Ｂ４…アナログスイッチ、Ｐｘ…画素。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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