(57)【特許請求の範囲】
【請求項１】
複数の電極パッドを有するパッド領域からなる第１の機能ブロックと第１の信号を出力する複数の第１の出力部、第２の信号を出力する複数の第２の出力部、及び第３の信号を出力する複数の第３の出力部を有するドライバセル領域からなる第２の機能ブロックとを接続し、複数の配線層上に形成される複数の配線を有する半導体素子であって、
前記複数の配線層は、前記パッド領域と前記ドライバセル領域とを接続する配線領域に形成されるとともに各配線層毎に一定の配線幅と配線間隔とを有し、
前記各配線層は、各配線層における前記配線幅と前記配線間隔との和についての単位長さ辺りの該配線の割合を前記各配線層の該配線の割合の総和で除算した値と前記複数の配線層の総和とを乗算することによって得られた値に基づいて、該得られた値が整数でない場合には、該各配線層での該得られた値の整数部分の総和と該配線の本数の総和との差の数だけ該各配線層での該得られた値のうち小数部分の大きい順に小数点以下を切り上げ、その他の配線層での該得られた値については小数点以下を切り捨てることによって得られた値に基づいて決定される本数の配線を有し、
前記第１の出力部、前記第２の出力部、及び前記第３の出力部は、それぞれ異なる前記配線層に形成された前記配線に接続されて前記電極パッドに接続する
ことを特徴とする半導体素子。
【請求項２】
請求項１に記載の半導体素子において、
前記配線幅及び配線間隔は、前記各層における最小配線幅及び最小配線間隔であることを特徴とする半導体素子。
【請求項３】
請求項１又は２のいずれか一つに記載の半導体素子において、
前記第１の出力部、前記第２の出力部、及び前記第３の出力部は前記ドライバセル領域の端部に沿って配列され、
前記第１の出力部に隣接して前記第２の出力部が、該第２の出力部に隣接して前記第３の出力部が、該第３の出力部に隣接して該第１の出力部が配列されることを特徴とする半導体素子。
【請求項４】
第１の機能ブロックと第２の機能ブロックとを複数の配線層上に形成される複数の配線によって接続するレイアウト方法であって、
前記複数の配線層は、各配線層毎に一定の配線幅と配線間隔とを有し、
前記各配線層は、各配線層における前記配線幅と前記配線間隔との和についての単位長さ辺りの該配線の割合を前記各配線層の該配線の割合の総和で除算した値と前記複数の配線の総数とを乗算することによって得られた値に基づいて該配線層に形成される配線の本数を決定することを特徴とするレイアウト方法。
【請求項５】
請求項４に記載のレイアウト方法において、
前記得られた値が整数でない場合には、前記各配線層での該得られた値の整数部分の総和と前記配線本数の総和との差の数だけ該各配線での該得られた値のうち小数部分の大きい順に小数点以下を切り上げ、その他の配線層での該得られた値については小数点以下を切り捨てることによって得られた値に基づいて各配線層での配線の本数を決定することを特徴とするレイアウト方法。
【請求項６】
請求項４又は請求項５に記載のレイアウト方法において、
前記配線幅及び配線間隔は、前記各層における最小配線幅及び最小配線間隔であることを特徴とするレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機能ブロックを接続する複数の配線を有する半導体素子、及びそのレイアウト方法に関するものである。
【背景技術】
【０００２】
従来のバス配線を有する半導体素子においては、接続する機能ブロック間の配線抵抗、配線間容量を揃え易くするため、バス配線は同一の配線レイヤを用いて形成することによってバス配線内の配線長の差が大きくならないように設定し、同等の配線抵抗と配線間容量となるよう調整していた。
【０００３】
また、このような半導体素子では、配線の総数が倍になれば配線領域の面積は倍以上となってしまい、半導体回路の回路面積、特に配線領域の面積が大きくなってしまうことから、バス配線を複数層に割り当てて多層配線にてレイアウトすることが行われている。
【０００４】
例えば特許文献１には、バスラインを複数層に分けて配線する際、各ビット線の取り出し口を設けるため、各ビット線を奇数層又は偶数層に割り当てること、ビット線の上層又は下層を空けて配線することが開示されている。
【特許文献１】特開平１１−２３３６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の技術においては、単に配線総数を配線層に応じて均等に割り当て、多層配線とすることを開示するものであって、各配線層の配線幅や配線間隔が異なる場合においては、かかる方法によって割り当てることは、必ずしもレイアウト面積の縮小化及び配線抵抗、配線間容量の適性化には繋がらない。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、各配線層の配線幅や配線間隔が異なる場合であっても、レイアウト面積の縮小化に寄与し、また、配線間容量を適切に調整する半導体素子及びそのレイアウト方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決する半導体素子を提供する。本発明の半導体素子は、複数の電極パッドを有するパッド領域からなる第１の機能ブロックと第１の信号を出力する複数の第１の出力部、第２の信号を出力する複数の第２の出力部、及び第３の信号を出力する複数の第３の出力部を有するドライバセル領域からなる第２の機能ブロックとを接続し、複数の配線層上に形成される複数の配線を有する半導体素子であって、前記複数の配線層は、前記パッド領域と前記ドライバセル領域とを接続する配線領域に形成されるとともに各配線層毎に一定の配線幅と配線間隔とを有し、前記各配線層は、各配線層における前記配線幅と前記配線間隔との和についての単位長さ辺りの該配線の割合を前記各配線層の該配線の割合の総和で除算した値と前記複数の配線層の総和とを乗算することによって得られた値に基づいて、該得られた値が整数でない場合には、該各配線層での該得られた値の整数部分の総和と該配線の本数の総和との差の数だけ該各配線層での該得られた値のうち小数部分の大きい順に小数点以下を切り上げ、その他の配線層での該得られた値については小数点以下を切り捨てることによって得られた値に基づいて決定される本数の配線を有し、前記第１の出力部、前記第２の出力部、及び前記第３の出力部は、それぞれ異なる前記配線層に形成された前記配線に接続されて前記電極パッドに接続することを特徴としている。
【発明の効果】
【０００８】
これにより、本発明は、各配線層の配線幅や配線間隔が異なる場合であっても、レイアウト面積を縮小することができ、また、配線間容量を適切に調整することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、図１及び図２を参照して本発明による半導体素子及びそのレイアウト方法の実施例について説明する。
【実施例１】
【００１０】
図１は実施例１のレイアウト方法によって設計された半導体素子の概略を示す説明図である。図２は図１のＡ−Ａ´断面図である。
図１に示す本実施例の半導体素子は、第１の機能ブロック１００と、第２の機能ブロック２００と、第１の機能ブロック１００と第２の機能ブロック２００とを接続する複数の配線からなるバス配線が形成される配線領域３００とにより構成される。
【００１１】
第１の機能ブロック１００及び第２の機能ブロック２００は、半導体素子の機能によって分けられた領域である。機能ブロックの例としては、ドライバＬＳＩにおけるドライバセル領域、電極パッド領域や、データを保持するメモリ領域、演算を行う演算領域などが挙げられ、バス配線によって他の機能ブロックと接続される領域が該当する。なお、後述する適用例では、第１の機能ブロック１００はドライバセル領域に対応し、第２の機能ブロック２００は電極パッド領域に対応した例を用いて説明する。
【００１２】
配線領域３００は、複数の配線層に形成され、第１の機能ブロック１００と第２の機能ブロック２００とを接続する複数の配線が形成される領域である。
各配線層には、一定の配線幅と配線間隔が設定されている。これは半導体プロセス上での制限やレイアウト設計における配線規則等によって決められた値である。
【００１３】
図２に示す本実施例の半導体素子の断面図は、Ａ−Ａ´での配線領域３００の断面図を示している。
本実施例での配線領域３００について、複数の配線層は、３層からなる配線層であって、最下層となる第１の配線層３１０、第１の配線層３１０上に設けられる第２の配線層３２０、第２の配線層３２０上に設けられる第３の配線層３３０からなる。このとき各配線層の配線幅及び配線間隔は、第１の配線層３１０は配線幅が３μm、配線間隔が３μm、第２の配線層３２０は配線幅が２μm、配線間隔が２μm、第３の配線層３３０は配線幅は１μm、配線間隔が１μmとして与えられる。
本実施例の図１及び図２では、第１の機能ブロック１００と第２の機能ブロック２００とを接続する配線が１０本必要である場合を一例として示しており、このとき各層に割り当てられる配線の本数は、第１の配線層３１０が２本、第２の配線層３２０が３本、第３の配線層３３０が５本となっている。
【００１４】
ここで、図２に示す配線領域３００に形成される複数の配線について、各配線層にどのように割り当てるかを説明する。すなわち、第１の配線層３１０には２本の配線を形成し、第２の配線層３２０には３本の配線を形成し、第３の配線層３３０には５本の配線を形成することを導き出した算出方法について説明する。
【００１５】
まず、各配線層についての配線幅と配線間隔との和を算出する。これは、配線１本を形成するときの必要幅である。次に、この値の逆数を取ることで単位幅あたりの配線の割合を求め、各層での単位幅あたりの配線の割合の和を算出する。次に、割り当てる配線の本数を求めたい配線層の単位幅あたりの配線の割合を、先に算出した各層での単位幅あたりの配線の割合の和で除算する。さらに除算した値に全体としての配線の総数を乗算することによって、割り当てる配線の本数を求めたい配線層の配線本数を算出する。このようにして得られた値に基づいて、各配線層において何本配線を割り当てるかを決定する。
【００１６】
上述のように、本実施例では、各配線層における配線幅及び配線間隔は、第１の配線層３１０においては３μm及び３μm、第２の配線層３２０においては２μm及び２μm、第３の配線層３３０においては１μm及び１μmとなっている。具体的に算出すると、第１の配線層３１０、第２の配線層３２０、及び第３の配線層３３０での単位幅あたりの配線の割合はそれぞれ０．１７、０．２５、及び０．５となり、各配線層での単位幅あたりの配線の割合の和は、０．９２となる。第１の配線層３１０に割り当てられる配線の本数は、第１の配線層３１０での単位幅あたりの配線の割合を各層での単位幅あたりの配線の割合の合計の和で除算し、配線の総数を乗算することにより、１．８と算出される。第２の配線層３２０及び第３の配線層３３０においても同様にして、２．７及び５．４と算出される。
【００１７】
このとき、算出した値が整数であるならば算出された値が各配線層に割り当てられる配線の本数となる。しかしながら、上述のように必ずしも算出される値が整数になるわけではなく、その場合にはそれらの数値を調整していくことが必要となる。得られた値が整数ではない場合については、得られた数値の整数部分の和と配線の総数との差を算出し、差となる本数分について小数点以下の値の大きい順に切り上げ、それ以外は小数点以下を切り捨てる。
【００１８】
上述のように第１の配線層３１０、第２の配線層３２０、及び第３の配線層３３０の算出された値がそれぞれ、１．８、２．７、及び５．４となった場合には、整数部分の和と配線の総数との差から、差となる本数が２本であるとして、小数点以下の値の大きい順に２つ、すなわち、１．８及び２．７について小数点以下を切り上げてそれぞれ２及び３とし、５．４については小数点以下を切り捨てて５とする。このようにして、得られた値が整数でない場合であっても整数値に調整することができ、これによって第１の配線層３１０、第２の配線層３２０、及び第３の配線層３３０に割り当てられる本数を２本、３本、及び５本と導き出すことができる。
【００１９】
このように各配線層に割り当てられる配線の本数を決めることによって、各配線層の配線幅と配線間隔が異なる場合であっても、各配線層に適切に配線を割り当てることができ、レイアウトの面積を縮小することができる。また、このとき、配線幅及び配線間隔を配線層が可能な最小配線幅及び最小配線間隔とすることで、よりレイアウトの面積を縮小することができる。
【００２０】
次に、図３を用いて、実施例１のレイアウト方法を実現するためのフローチャートについて説明する。
【００２１】
図３に示す実施例１のフローチャートは、バス配線認識ステップ４１０、機能ブロック領域抽出ステップ４２０、バス配線分割規則作成ステップ４３０、配線経路定義ステップ４４０、バス配線分割ステップ４５０、配線生成ステップ４６０からなる。
【００２２】
まず、バス配線認識ステップ４１０にて、本実施例における半導体回路のネットリスト４１１を入力し、バス配線として扱う必要がある接続関係の配線を抽出してバス配線データ４１２を生成する。
【００２３】
次に、機能ブロック領域抽出ステップ４２０にて、機能ブロックが配置される位置等の情報を有する機能ブロック配置データ４２１から、バス配線データ４１２と接続される機能ブロックのピンの位置座標及びピン形状の情報を取り出し、バス配線の始点及び終点の位置を認識するためのピン位置データ４２２を生成する。また、機能ブロック配置データ４２１から、機能ブロック内の配線領域に基づいてバス配線に用いる配線層の図形のみを取り出し、バス配線を形成できない領域の情報としての配線禁止領域データ４２３を生成する。
【００２４】
次に、バス配線分割規則作成ステップ４３０にて、各バス配線に対して配線層データ４３１から各配線層に割り当てるバス配線の本数を算出する。配線層データ４３１には各配線層の構造、各配線層に形成可能な最小配線幅及び最小配線間隔等の情報が与えられている。バス配線の本数の算出結果に基づいて、各配線層に割り当てられたバス配線の本数をバス配線分割規則データ４３２として出力する。なお、算出の具体的方法については後述する。
【００２５】
以降のステップである、バス配線経路定義ステップ４４０、バス配線分割ステップ４５０、及びバス配線生成ステップ４６０の各ステップは、バス配線の本数が多い配線層から順番に行われ、バス配線データ４１２で与えられる全てのバス配線に対して行われる。
【００２６】
配線経路定義ステップ４４０では、バス配線データ４１２、ピン位置データ４２２、配線禁止領域データ４２３、及びバス配線分割規則データ４３２を入力し、各配線層に割り当てられた配線本数及び最小配線幅、最小配線間隔から各配線層でのバス配線幅を算出する。各配線層のバス配線幅のうち最も大きい値をバス配線全体に必要な最小のバス配線幅とし、最小のバス配線幅を基準として配線禁止領域を避けつつ最も配線長が短くなるようにバス配線の経路が決定される。このようにしてバス配線経路データ４４１を生成する。
【００２７】
次に、バス配線分割ステップ４５０にて、バス配線分割規則データ４３２に基づいてバス配線を各配線層毎に割り当てるために、バス配線に接続される機能ブロックのピンを各配線層に割り当て、同一の配線層に割り当てられたピンをバス配線グループ４５１として定義する。
【００２８】
機能ブロックのピンの割り振りは、任意に設定することができる。例えばある機能ブロックの複数のピンを端のピンから順番に各配線層に割り当てることや、配線層毎に連続して割り当てることなど、種々の設定が可能である。
【００２９】
次に、バス配線生成ステップ４６０にて、ピン位置データ４２２、バス配線経路データ４３２、及びバス配線グループ４５１に基づき、各配線層のバス配線を重ねてバス配線を形成する。
これらのステップを各配線層にて行うことによってバス配線を多層配線によって形成することができる。
【００３０】
ここで、バス配線分割規則作成ステップでの各配線層へ割り当てるバス配線の本数の算出方法について説明する。
【００３１】
機能ブロック１００と機能ブロック２００とを接続するために必要なバス配線の総本数をＸとし、配線層の総数をｍ層とする。また、最も下層となる配線層を第１の配線層として、第１の層からｎ番目の層となる第ｎの配線層での最小配線幅をａｎ、最小配線間隔をｂｎとする。このとき、第ｎの配線層に割り当てられるバス配線の本数ｘｎは、数１の式に各値を代入することによって与えられる。
【００３２】
【数１】
0004638902.tif 000002
【００３３】
また、数１の式によって与えられた値が整数ではない場合については、それぞれの値を整数に調整する必要がある。この場合、調整する方法としては、小数点第１位を四捨五入する方法や、一番下側に位置する配線層から順次小数点以下を切り上げて総本数を合わせる方法、配線幅と配線間隔との和が一番小さい配線層から順次小数点以下を切り上げて総本数を合わせる方法などが挙げられる。このとき、与えられた数値の整数部分の和とバス配線の総本数Ｘとの差を求め、差となる本数分について小数点以下の値の大きい順に与えられた数値の小数点以下の値を切り上げ、それ以外は小数点以下の値を切り捨てることによって各数値を整数値に調整する方法を用いることによって、単位幅あたりの配線の占める割合に応じた調整をすることが可能となり、かかる方法を用いることによってレイアウト面積の縮小化に寄与することができる。
【００３４】
なお、前述の半導体素子の構造での説明における、各配線層に割り当てられるバス配線の本数は、バス配線の総本数を１０本、配線層の総数を３層、第１の配線層の最小配線幅を３μｍ、最小配線間隔を３μｍとし、第２の配線層の最小配線幅を２μｍ、最小配線間隔を２μｍとし、第３の配線層の最小配線幅を１μｍ、最小配線間隔を１μｍとして数１の式を用いて算出したものである。
【００３５】
このように、各配線層にそれぞれ最小配線幅及び最小配線間隔が設定されている場合においても各配線層に割り当てられるバス配線の本数の算出方法を定式化することによってバス配線の配線本数について自動最適化を図ることができる。このようにして、バス配線の総数、配線層の総数、各配線における最小配線幅及び最小配線間隔について異なる条件が与えられた場合であってもその都度、設計者の知識、経験に基づいて各配線層に割り当てられるバス配線の本数、得られたバス配線幅から経路を設定する等の回路設計を行うことが不要となり、設計工数を減少させることが可能となる。
【００３６】
本実施例においては、バス配線の本数については複数のバス配線を一つの多層配線グループにする場合について説明したが、これに関わらず、複数のバス配線を複数の多層配線グループにまとめる場合の個々の多層配線グループについても本発明を適用することが可能である。
【００３７】
（本発明の第１の実施例の適用例）
次に、本発明を駆動回路に適用した場合の適用例について図４乃至図７を用いて説明する。図４は駆動回路５００についての概略を示した図であり、図５は、図４における円形の破線で囲まれた領域Ｂの部分拡大図であり、図６は、図５におけるＣ−Ｃ´断面であり、図７は、図４における円形の破線で囲まれた領域Ｄの部分拡大図である。
【００３８】
図４に示す本発明の適用例は、駆動回路５００について開示するものであって、ドライバセル領域５１０とドライバセル領域５１０を囲む配線領域５２０と配線領域５２０を囲むパッド領域５３０とにより区画されている。
【００３９】
ドライバセル領域５１０は、ビットセル等の回路素子や階調補正用抵抗などが形成される（図示せず）とともに、それらと電気的に接続されるピン５１１が形成された領域であり、前述の機能ブロック１００に対応する領域である。ドライバセル領域は方形状に画成され、その一つの辺側から入力信号が入力され、その他の辺側から出力信号が出力される。
【００４０】
配線領域５２０は、バス配線５２１が形成された領域であり、前述の配線領域３００に対応する領域である。バス配線５２１は、複数の配線層に形成された複数の配線を有している。配線領域５２０は、パッド領域５３０を介して出力信号を外部へ出力するためのバス配線５２１が形成される第１の配線領域５２２と、外部からパッド領域５３０を介して入力信号を入力するためのバス配線５２１が形成される第２の配線領域５２３とを有している。
【００４１】
パッド領域５３０は、外部パッケージ等に接続される電極パッド５３１が配列された領域であり、前述の機能ブロック２００に対応する領域である。
【００４２】
図５は、図４における破線で囲まれた領域Ｂの部分拡大図であり、図６は、図５におけるＣ−Ｃ´での断面図である。図５にはドライバセル領域５１０における図示しない回路素子等に電気的に接続され、生成された信号をバス配線５２１に出力する出力部としてのピン５１１と、バス配線５２１と、ピン５１１とバス配線５２１とを電気的に接続する第１の導電部５１２とが開示されている。
【００４３】
バス配線５２１は、図６に示すとおり、複数の配線層に形成された複数の配線を有している。配線層は最下層となる第１の配線層６１０と、第１の配線層６１０上に形成される第２の配線層６２０と、第２の配線層６２０上に形成された第３の配線層６３０から構成されている。
【００４４】
第１の導電部５１２は、図５に示すとおり、ピン５１１から配線領域５２０へ延在する第１の引き出し配線５１３と、第１の引き出し配線５１３とバス配線５２１を構成する配線とを接続する第１の接続部５１４とからなる。第１の引き出し配線５１３は、図６に示す第１の配線層６１０、第２の配線層６２０、及び第３の配線層６３０のいずれかの配線層に形成されてもよく、さらにその他の層に形成されてもよい。第１の引き出し配線５１３と第１乃至第３の配線層に形成される配線とは第１の接続部５１４によって接続されるが、第１の接続部５１４は接続すべき配線層まで一括にコンタクトホール等で導通させてもよく、各配線層に順次ビアホール等を形成して導通させてもよい。
【００４５】
ドライバセル領域５１０に形成される出力信号を出力するピン５１１は、ドライバセル領域５１０内に形成される図示しない回路素子からの信号を出力する。このとき出力信号を出力するピン５１１は、ＲＧＢ信号、すなわち、Ｒ信号、Ｇ信号、及びＢ信号などを出力する。
【００４６】
ここで、出力信号と各配線層に形成された配線との関係について説明する。例えば同じＲ信号、Ｇ信号、及びＢ信号を出力するピン５１１については同じ配線層に形成された配線に接続することが好適である。例えばＲ信号については第１の配線層６１０に、Ｇ信号については第２の配線層６２０に、及びＢ信号については第３の配線層６３０にそれぞれ形成された配線に接続することによってバス配線５２１を構成することができる。バス配線５２１の各配線層に形成された配線をこのように接続することによって、ＲＧＢそれぞれの信号について独立に抵抗調整を行うことができ、それぞれの信号毎に出力動作のタイミングを調整することが可能となる。すなわち、ＲＧＢいずれかの信号が遅延等により出力動作のタイミングがずれてしまう不具合が発生した場合であっても、内部回路そのものについての調整をすることなく、バス配線のレイアウトを調整することでより簡単に出力動作のタイミングを調整することが可能となる。このとき、Ｒ信号、Ｇ信号、及びＢ信号を出力するピン５１１の配列としては、例えばＲ信号を出力するピン５１１の隣にＧ信号を出力するピン５１１を配置し、Ｇ信号を出力するピン５１１の隣にＢ信号を出力するピン５１１を配置し、Ｂ信号を出力するピン５１１の隣にＲ信号を出力するピン５１１を配置するように、同じ種類の信号を出力するピンが２つおきに配置されるようにすることが望ましい。このように配列することによって、同じ配線層に設けられた配線に接続させるための第１の導電部５１２について、例えば引き出し配線５１３の形状や、第１の接続部５１４の大きさ、個数などにより抵抗の調整が可能になるなどの設計自由度を高めることができる。
【００４７】
さらに、ＲＧＢ信号が出力されるピン５１１の配列について、Ｒ信号を出力するピン５１１の隣にＧ信号を出力するピン５１１を配置し、Ｇ信号を出力するピン５１１の隣にＢ信号を出力するピン５１１を配置し、Ｂ信号を出力するピン５１１の隣にＲ信号を出力するピン５１１を配置することを繰り返し、３つのピンを一つの組としてＲＧＢ信号が規則的に配列されるものであるときは、例えば一つの信号だけを見た場合に、一つおきの組の同じ出力の信号が同じ配線層の配線に接続されるようにしてもよい。具体的には、例えば、一つおきの組のＲ信号を第１の配線層６１０に、一つおきの組のＧ信号を第２の配線層６２０に、一つおきの組のＢ信号を第３の配線層６３０に、それぞれ形成される配線に接続するようにしても良い。同じ極性のＲＧＢ信号を同じ配線層に形成された配線に接続することによって、隣接するＲＧＢ信号の組がそれぞれ逆極性を有する信号を出力する場合であっても、逆極性のＲＧＢ信号を同じ配線層に隣接して配置した場合に比べ、配線間容量を小さくすることができ、信号の遅延を防止することができる。また、配線間に接地電位となる配線を形成することによっても配線間の特性の影響を抑えることができる。なお、極性の異なるＲ信号、Ｇ信号、Ｂ信号についても、同様にＲＧＢ信号毎に同じ配線層に形成される配線に接続するようにすれば良い。このとき、それぞれの同じ信号の組はそれぞれ異なる配線層に形成された配線に形成されるようにするか、異なるバス配線として、同じ配線層であっても充分離間して設けるようにする。
【００４８】
図７は、図４における破線で囲まれた領域Ｄの部分拡大図である。図７にはパッド領域５３０に形成された電極パッド５３１と、バス配線５２１と、電極パッド５３１とバス配線５２１とを電気的に接続する第２の導電部５３２とが開示されている。
【００４９】
第２の導電部５３２は、電極パッド５３１から配線領域５２０へ延在する第２の引き出し配線５３３と、第２の引き出し配線５３３とバス配線を構成する配線とを接続する第２の接続部５３４とからなる。第２の引き出し配線５３３は、第１の引き出し配線５１３と同様に第１乃至第３の配線層のいずれかの配線層に形成されてもよく、その他の層に形成されてもよい。また、第２の接続部５３４は、第１の接続部５１４と同様にバス配線を構成する配線と接続するが、このとき一括にコンタクトホール等で導通させてもよく、各配線層に順次ビアホール等を形成して導通させてもよい。
【００５０】
このような駆動回路５００においても配線５２１について、本実施例にて説明した多層配線を用いることができる。これによって、バス配線のレイアウト面積を抑えることができるとともに、配線間での配線間容量を抑え、配線遅延を防止することが可能となる。このとき、ＲＧＢ信号を伝送する配線について他の信号を伝送する配線よりも優先的に本実施例の多層配線を適用することによって、各配線層に接続する配線の組み合わせによる配線間容量を抑え、遅延を防止するとともに、レイアウト面積の縮小を達成することができる。
【図面の簡単な説明】
【００５１】
【図１】第１の実施例における半導体素子の概略を示す図
【図２】図１におけるＡ−Ａ´での断面図
【図３】第１の実施例における半導体素子のレイアウト方法のフローチャートを示す図
【図４】第１の実施例を適用した駆動回路の概略図
【図５】図４における領域Ｂの部分拡大図
【図６】図５におけるＣ−Ｃ´での断面図
【図７】図４における領域Ｄの部分拡大図
【符号の説明】
【００５２】
１００    第１の機能ブロック
２００    第２の機能ブロック
３００    配線領域
３１０、６１０    第１の配線層
３２０、６２０    第２の配線層
３３０、６３０    第３の配線層
５００    駆動回路
５１０    ドライバセル領域
５１１    ピン
５１２    第１の導電部
５１３    第１の引き出し配線
５１４    第１の接続部
５２０    配線領域
５２１    バス配線
５２２    第１の配線領域
５２３    第２の敗戦領域
５３０    パッド領域
５３１    電極パッド
５３２    第２の導電部
５３３    第２の引き出し配線
５３４    第２の接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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