(57)【特許請求の範囲】
【請求項１】
所定の素子が形成された半導体基板上に，層間膜と上下２層配線構造の信号ラインを含むマイクロストリップライン線路が形成される半導体装置の製造方法であって，
前記半導体基板をエッチングにより所定位置に所定深さの凹部溝を形成する工程と，
前記半導体基板上の前記凹部溝の形状を維持しながら，均一厚さの第１層間膜を形成する工程と，
前記第１層間膜の凹部溝底部に下層配線を形成する工程と，
前記第１層間膜の凹部溝形状を維持しながら，前記第１層間膜及び前記下層配線上に均一厚さの第２層間膜を形成する工程と，
前記第２層間膜を貫通し，前記下層配線を露出する第２層間コンタクトホールを形成する工程と，
前記第２層間コンタクトホールが形成された前記第２層間膜上に，上層配線用レジスト膜を形成する工程と，
前記上層配線用レジスト膜を前記第２層間コンタクトホールと連通するように，その底部に前記凹部溝の形状を維持するレジスト膜開口部を形成する工程と，
前記上層配線用レジスト膜の前記凹部溝の形状を維持する底部を有する前記レジスト膜開口部に上層配線を形成する工程と，
を有し，
前記上層配線を，前記第２層間膜の前記凹部溝の所定深さ分だけ、前記上層配線用レジスト膜の厚さより厚く形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，半導体装置素子及その製造方法に関し，さらに詳細には，所定の素子が形成された半導体基板上に，層間膜と上下２層配線構造の信号ラインを含むマイクロストリップライン線路が形成される半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来における，例えばＭＭｌＣ（モノリシックマイクロ波ＩＣ）などの半導体装置は，ＦＥＴ等の能動素子やインダクタ等の受動素子が形成された例えばＧａＡｓなどの半導体基板上に，上記素子，キャパシタ，ボンディングパッドなどを電気的に接続して高周波信号が伝送するために，例えば上下２層配線構造の信号ラインが形成される。
【０００３】
以下，図４及び図５に基づいて，ＭＭｌＣなどの半導体装置で形成される信号ラインの構造を説明する。
【０００４】
まず，図４に示すように，上下２層配線構造の信号ラインを有するマイクロストリップライン４００が形成される。以下，かかる信号ラインの配線構造を，図５に基づいて説明する。図５は，図４に示すマイクロストリップラインのＢ−Ｂ’線の横断面図である。
【０００５】
図５に示すように，例えばＧａＡｓ基板４０２上に略均一厚さの第１層間膜４０４が形成され，第１層間膜４０４の所定位置には，蒸着法により下層配線４０６が形成されている。
【０００６】
第１層間膜４０４及び下層配線４０６上には，第２層間膜４０８が形成され，さらに，下層配線４０６を開放するように第２層間コンタクトホール４１０形成されている。第２層間コンタクトホール４１０上には，上層配線４１２がメッキ法により形成され，下層配線４０６と電気的に導通している。また，上層配線４１２が形成された第２層間膜４０８上には，保護膜４１４が形成されている。このとき，上層配線４１２は，第２層間膜４０８上の上層配線形成用レジスト膜（図示せず）の開口部に，上層配線用メタルをメッキ法により埋め込んで形成されるので，上層配線形成用レジスト膜の厚さにより上層配線の厚さが決定される。
【０００７】
従来における信号ラインでは，信号ラインを上下２層配線構造としてし，さらに，上層配線形成用レジスト膜をより高く形成して，上層配線を厚く形成することにより，信号ラインの低抵抗化を図っている。
【０００８】
【発明が解決しようとする課題】
しかしながら，例えば大電力用ＭＭＩＣなどの場合には，従来の配線構造では直列抵抗成分を充分に下げることができないため，ＭＭＩＣの電力利得を上げることができなかった。また，上層配線の厚さを増加させれば直流抵抗値を下げることはできるが，上層配線形成用レジスト膜を形成する厚さにも限界があるため，レジスト膜性能以上に上層配線の厚さを増加させることができない。
【０００９】
したがって，本発明の目的は，信号ラインの直列抵抗成分を充分に下げると共に，例えば大電力用のＭＭＩＣで採用しても電力利得をさらに上げることが可能な新規かつ改良された半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため，請求項１に記載の発明では，所定の素子が形成された半導体基板上に，層間膜と上下２層配線構造の信号ラインを含むマイクロストリップライン線路が形成される半導体装置の製造方法であって，前記半導体基板をエッチングにより所定位置に所定深さの凹部溝を形成する工程と，前記半導体基板上の前記凹部溝の形状を維持しながら，均一厚さの第１層間膜を形成する工程と，前記第１層間膜の凹部溝底部に下層配線を形成する工程と，前記第１層間膜の凹部溝形状を維持しながら，前記第１層間膜及び前記下層配線上に均一厚さの第２層間膜を形成する工程と，前記第２層間膜を貫通し，前記下層配線を露出する第２層間コンタクトホールを形成する工程と，前記第２層間コンタクトホールが形成された前記第２層間膜上に，上層配線用レジスト膜を形成する工程と，前記上層配線用レジスト膜を前記第２層間コンタクトホールと連通するように，その底部に前記凹部溝の形状を維持するレジスト膜開口部を形成する工程と，前記上層配線用レジスト膜の前記凹部溝の形状を維持する底部を有する前記レジスト膜開口部に上層配線を形成する工程と，を有し，前記上層配線を，前記第２層間膜の前記凹部溝の所定深さ分だけ、前記上層配線用レジスト膜の厚さより厚く形成することを特徴とする半導体装置の製造方法が提供される。
【００１３】
本項記載の発明では，上層配線用レジスト膜の開口部底部が略凹部溝形状を維持しているので，上層配線用レジスト膜の厚さ以上の上層配線を形成することができる。したがって，従来と同一厚さの上層配線用レジスト膜を形成しても，上層配線の厚さは，略凹部溝深さ分だけ増加させることができる。このとき，上層配線用レジスト膜の厚さは従来と変わらないので，半導体装置の厚さが増加することはない。この結果，信号ラインの直列抵抗成分は，従来と比較して充分に下げることができると共に，例えば大電力用ＭＭＩＣの電力利得を向上させることができる。
【００１４】
【発明の実施の形態】
以下，本発明の好適な実施の形態について，添付図面を参照しながら詳細に説明する。尚，以下の説明および添付図面において，同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略する。
【００１５】
（第１の実施の形態）
まず，図１及び図２を参照しながら，第１の実施の形態について説明する。本実施形態においては，例えばＭＭｌＣ（モノリシックマイクロ波ＩＣ）などの半導体装置で形成される信号ラインの構造を例にを説明する。
【００１６】
本実施形態にかかるＭＭｌＣ（モノリシックマイクロ波ＩＣ）などの半導体装置は，従来と同様に，ＦＥＴ等の能動素子やインダクタ等の受動素子が形成された例えばＧａＡｓなどの半導体基板上に，上記素子，キャパシタ，ボンディングパッドなどを電気的に接続して高周波信号が伝送するために，例えば上下２層配線構造の信号ラインが形成される。本実施形態にかかる信号ラインは，従来と異なり，ＧａＡｓ基板上の略凹部溝上に形成される。
【００１７】
以下，本実施形態にかかる信号ライン構造を，図１〜図３に基づいて説明する。なお，図１は，本実施形態にかかる半導体装置のマイクロストリップラインを示す上面図である。図２は，本実施形態にかかる半導体装置の信号ラインの構造を説明するための，マイクロストリップラインのＡ−Ａ’線の横断面図である。
【００１８】
本実施形態にかかる半導体装置では，図１に示すように，上下２層配線構造の信号ラインからなるマイクロストリップライン１００が形成される。
【００１９】
このマイクロストリップライン１００の構造は，図２に示すように，従来と異なり，ＧａＡｓ基板１０２上の所定位置に所定深さの略凹部溝１０４が形成され，この略凹部溝１０４上に上下２層配線構造の信号ラインが形成される。
【００２０】
即ち，ＧａＡｓ基板１０２上に形成された略凹部溝１０４が形成され，さらに略凹部形状を維持するように略均一厚さの第１層間膜１０６が形成されている。また，第１層間膜１０６の略凹部溝の底部には例えば蒸着法により下層配線１０８が形成され，第１層間膜１０６及び下層配線１０８上には略凹部溝形状を維持するように略均一厚さの第２層間膜１１０が形成され，さらに下層配線１０８と上層配線１１４を電気的に導通するための第２層間コンタクトホール１１２が形成されている。このとき，下層配線１０８上に形成される第２層間膜１１０は略凹部溝形状であるので，例えばメッキ法により形成される上層配線１１４は，略凹部溝の深さ分だけ厚く形成される。さらに，第２層間膜１１０及び上層配線１１４上には，保護膜１１６が成膜されている。
【００２１】
上記のように，本実施形態においては，信号ラインを半導体基板に形成された略凹部溝上に形成するので，上層配線の厚さのみを従来以上に増加させることができる。
【００２２】
次に，図３に基づいて，本実施形態にかかる半導体装置の製造方法を説明する。図３は，本実施形態にかかる半導体装置の製造方法を示す断面図である。
【００２３】
まず，図３（ａ）に示すように，所定の素子が形成されたＧａＡｓ基板１０２上の所定位置に，エッチングにより所定深さの略凹部溝１０４を形成する。次いで，略凹部溝１０４が形成されたＧａＡｓ基板１０２上に，略凹部溝形状を維持するように略均一厚さの第１層間膜１０６を形成する。
【００２４】
さらに，第１層間膜１０６の略凹部溝底部に，蒸着法により下層配線１０８を形成する。次いで，第１層間膜１０６及び下層配線１０８上に，略凹部溝形状を維持するように略均一厚さの第２層間膜１１０を形成し，さらに，所定の方法で第２層間膜１１０の下層配線１０８を開口するように第２層間コンタクトホール１１２を形成する。
【００２５】
次いで，図３（ｂ）に示すように，第２層間コンタクトホール１１２が形成された第２層間膜１１０上に，上層配線形成用レジスト膜１２０を塗布する。さらに，第２層間コンタクトホール１１２上の上層配線形成用レジスト膜１２０を所定の方法で開口し，その底部が略凹部溝の形状を有するレジスト膜開口部１２２を形成する。
【００２６】
さらに，図３（ｃ）に示すように，レジスト膜開口部１２０に，例えばメッキ法により上層配線１１４を形成する。このとき，第２層間膜１１０は，ＧａＡｓ基板１０２の略凹部溝１０４の形状が維持するように形成されているので，略凹部溝の所定深さ分だけ上層配線１１４のメッキ厚を厚く形成することができる。
【００２７】
その後，上層配線形成用レジスト膜１２０を除去し，保護膜を形成する。
【００２８】
以上のように，本実施形態では，上層配線用レジスト膜の開口部底部が略凹部溝形状を維持しているので，上層配線用レジスト膜の厚さ以上の上層配線を形成することができる。したがって，従来と同一厚さの上層配線用レジスト膜を形成しても，上層配線の厚さは，略凹部溝深さ分だけ増加させることができる。このとき，上層配線用レジスト膜の厚さは従来と変わらないので，半導体装置の厚さが増加することはない。この結果，信号ラインの直列抵抗成分は，従来と比較して充分に下げることができると共に，例えば大電力用ＭＭＩＣの電力利得を向上させることができる。
【００２９】
以上，本発明に係る好適な実施の形態について説明したが，本発明はかかる構成に限定されない。当業者であれば，特許請求の範囲に記載された技術思想の範囲内において，各種の修正例および変更例を想定し得るものであり，それらの修正例および変更例についても本発明の技術範囲に包含されるものと了解される。
【００３０】
例えば，上記実施形態においては，所定の素子が形成される基板としてＧａＡｓ基板を採用した構成を例に挙げて説明したが，Ｓｉ基板，ＩｎＰ基板など他の半導体基板でも実施することができる。
【００３１】
【発明の効果】
以上のように本発明では，半導体基板に形成された略凹部溝上に信号ラインを形成するので，上層配線の厚さのみを従来以上に増加させることができる。この結果，信号ラインの直列抵抗成分を従来と比較して充分に下げることができると共に，例えば大電力用ＭＭＩＣの電力利得を向上させることができる。また，上層配線用レジスト膜の開口部底部が略凹部溝形状を維持しているので，上層配線用レジスト膜の厚さ以上の上層配線を形成することができる。したがって，従来と同一厚さの上層配線用レジスト膜を形成しても，上層配線の厚さは，略凹部溝深さ分だけ増加させることができる。このとき，上層配線用レジスト膜の厚さは従来と変わらないので，半導体装置の厚さが増加することはない。
【図面の簡単な説明】
【図１】本実施形態にかかる半導体装置のマイクロストリップラインを示す上面図である。
【図２】本実施形態にかかる半導体装置の信号ラインの構造を説明するための，マイクロストリップラインのＡ−Ａ’線の横断面図である。
【図３】本実施形態にかかる信号ライン構造を形成するための半導体装置の製造方法を示す断面図である。
【図４】従来における半導体装置のマイクロストリップラインを示す上面図である。
【図５】従来における半導体装置の信号ラインの構造を説明するための，マイクロストリップラインのＢ−Ｂ’線の横断面図である。
【符号の説明】
１００  マイクロストリップライン
１０２  ＧａＡｓ基板
１０４  略凹部溝
１０６  第１層間膜
１０８  下層配線
１１０  第２層間膜
１１２  第２層間コンタクトホール
１１４  上層配線
１１６  保護膜
１２０  上層配線形成用レジスト膜
１２２  レジスト膜開口部
【図１】
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【図２】
0004693959.tif 000003
【図３】
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【図４】
0004693959.tif 000005
【図５】
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