(57)【特許請求の範囲】
【請求項１】
複数の行電極と、前記行電極に交叉して配列された複数の列電極と、前記行電極及び前記列電極の各交叉部に配置された画素セルと、を有する表示パネルを駆動する表示パネルの駆動装置であって、
入力映像信号に基づき１表示ライン上が全て輝度レベル０となる黒表示ラインを検出する黒表示ライン検出部と、
第１電圧を発生する第１電源を備え、前記第１電圧に基づいて前記画素セル各々を点灯状態及び消灯状態のいずれか一方に設定させるべき走査パルスを発生して前記行電極に印加するスキャンドライバと、
第２電圧を発生する第２電源を備え、前記第２電圧に基づいて前記点灯状態に設定された前記画素セルを発光させるべき維持パルスを発生して前記行電極に印加するサスティンドライバと、
第３電圧を発生する第３電源を備え、前記第３電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生しこれを前記黒表示ライン印加する一方、前記第１電圧と前記第３電圧との加算電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生しこれを前記黒表示ライン以外の表示ラインに印加するリセットドライバと、を有することを特徴とする表示パネルの駆動装置。
【請求項２】
前記リセットドライバは、前記第３電源の正端子と前記第１電源の負端子とを第１抵抗を介して接続する第１スイッチング手段と、前記第１電源の負端子を第２抵抗を介して接地せしめる第２スイッチング手段と、を含み、
前記スキャンドライバは、前記第１電源の正端子と前記行電極とを接続する第３スイッチング手段と、前記第１電源の負端子と前記行電極とを接続する第４スイッチング手段とを含むことを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記リセットパルスは、基準電位から前記第１電圧の値まで急峻に電圧値が上昇する第１期間と、前記第１電圧の値から前記加算電圧まで緩やかに電圧値が上昇する第２期間とを有することを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項４】
複数の行電極と、前記行電極に交叉して配列された複数の列電極と、前記行電極及び前記列電極の各交叉部に配置された画素セルと、を有する表示パネルを駆動する表示パネルの駆動装置であって、
入力映像信号に基づき１表示ライン上が全て輝度レベル０となる黒表示ラインを検出する黒表示ライン検出部と、
第１電圧を発生する第１電源を備え、前記第１電圧に基づいて前記画素セル各々を点灯状態及び消灯状態のいずれか一方に設定させるべき走査パルスを発生して前記行電極に印加するスキャンドライバと、
第２電圧を発生する第２電源を備え、前記第２電圧に基づいて前記点灯状態に設定された前記画素セルを発光させるべき維持パルスを発生して前記行電極に印加するサスティンドライバと、
前記第２電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生してこれを前記黒表示ライン印加する一方、前記第１電圧と前記第２電圧との加算電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生してこれを前記黒表示ライン以外の表示ラインに印加するリセットドライバと、を有することを特徴とする表示パネルの駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性発光素子がマトリクス状に配列されている表示パネルの駆動装置に関する。
【背景技術】
【０００２】
現在、上記の如き表示パネルとしてプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている(例えば、特許文献１参照)。
【０００３】
図１は、かかるプラズマディスプレイ装置の概略構成を示す図である。
【０００４】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０には、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ1〜Ｙn及び行電極Ｘ1〜Ｘnが形成されている。更に、これら行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極を為す列電極Ｚ1〜Ｚmが形成されている。この際、１組の行電極対と１つの列電極との交叉部に、容量性発光素子としての画素セルが形成されている。
【０００５】
駆動装置１００は、先ず、図２に示す如き負電圧のリセットパルスＲＰｘを全ての行電極Ｘ1〜Ｘnに印加すると同時に、正電圧のリセットパルスＲＰｙを行電極Ｙ1〜Ｙnの各々に印加する。かかるリセットパルスの印加によりＰＤＰ１０の全ての画素セル内においてリセット放電が生起される。かかるリセット放電により、全画素セル内において荷電粒子が発生し、その放電終息後に壁電荷が蓄積形成される（一斉リセット期間）。
【０００６】
次に、駆動装置１００は、各行毎の画素データに対応した画素データパルスＤＰ1〜ＤＰnを順次、列電極Ｚ1〜Ｚmに印加する。駆動装置１００は、上記画素データパルスＤＰ1〜ＤＰn夫々の印加タイミングに同期して走査パルスＳＰを行電極Ｙ1〜Ｙnへ順次印加して行く。この際、かかる画素データパルスＤＰ及び走査パルスＳＰが夫々列電極及び行電極に同時に印加された画素セルにのみ放電が生じて、上記一斉リセットにて形成された壁電荷の大半が消滅する。一方、走査パルスＳＰが印加されたものの画素データパルスＤＰが印加されない画素セルにおいては、上述の如き放電が生じないので、上記一斉リセットにて形成された所望量の壁電荷はそのまま残留する。つまり、上記一斉リセットにて形成された所望量の壁電荷は、画素データの内容に応じて選択的に消去されるのである（画素データ書込期間）。
【０００７】
次に、駆動装置１００は、正極性の維持パルスＩＰｘを連続して行電極Ｘ1〜Ｘnの夫々に印加すると共に、かかる維持パルスＩＰｘの印加タイミングとは、ずれたタイミングにて正極性の維持パルスＩＰｙを連続して行電極Ｙ1〜Ｙnの夫々に印加する。かかる維持パルスが連続して印加されている期間にわたり上記壁電荷が残留したままになっている画素セルのみが放電発光を維持する（維持放電期間）。
【０００８】
次に、駆動装置１００は、消去パルスＥＰを行電極Ｘ1〜Ｘn夫々に印加することにより、行電極Ｘ1〜Ｘn及びＹ1〜Ｙn上に形成された壁電荷を消滅させ、点灯及び消灯画素セルでの壁電荷の状態を略均一にする（壁電荷消去期間）。
【０００９】
駆動装置１００は、上述した如き一連の駆動動作を繰り返し実行することにより、壁電荷の残留する画素セルのみを上記維持パルスが印加される度に維持放電させる。この際、かかる維持放電に伴う発光の回数に対応した中間輝度が表現される。
【００１０】
ところが、上記の如き駆動によると、全画素セル内において一斉に、表示画像には関与しない発光を伴うリセット放電が周期的に生起されるので、表示画像のコントラストが低下するという問題があった。
【特許文献１】特開平１０−９１１１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、かかる問題を解決すべく為されたものであり、表示画像のコントラストを向上させることが可能な表示パネルの駆動装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
請求項１記載による表示パネルの駆動装置は、複数の行電極と、前記行電極に交叉して配列された複数の列電極と、前記行電極及び前記列電極の各交叉部に配置された画素セルと、を有する表示パネルを駆動する表示パネルの駆動装置であって、入力映像信号に基づき１表示ライン上が全て輝度レベル０となる黒表示ラインを検出する黒表示ライン検出部と、第１電圧を発生する第１電源を備え、前記第１電圧に基づいて前記画素セル各々を点灯状態及び消灯状態のいずれか一方に設定させるべき走査パルスを発生して前記行電極に印加するスキャンドライバと、第２電圧を発生する第２電源を備え、前記第２電圧に基づいて前記点灯状態に設定された前記画素セルを発光させるべき維持パルスを発生して前記行電極に印加するサスティンドライバと、第３電圧を発生する第３電源を備え、前記第３電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生しこれを前記黒表示ライン印加する一方、前記第１電圧と前記第３電圧との加算電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生しこれを前記黒表示ライン以外の表示ラインに印加するリセットドライバと、を有する。
【００１３】
又、請求項４記載による表示パネルの駆動装置は、複数の行電極と、前記行電極に交叉して配列された複数の列電極と、前記行電極及び前記列電極の各交叉部に配置された画素セルと、を有する表示パネルを駆動する表示パネルの駆動装置であって、入力映像信号に基づき１表示ライン上が全て輝度レベル０となる黒表示ラインを検出する黒表示ライン検出部と、第１電圧を発生する第１電源を備え、前記第１電圧に基づいて前記画素セル各々を点灯状態及び消灯状態のいずれか一方に設定させるべき走査パルスを発生して前記行電極に印加するスキャンドライバと、第２電圧を発生する第２電源を備え、前記第２電圧に基づいて前記点灯状態に設定された前記画素セルを発光させるべき維持パルスを発生して前記行電極に印加するサスティンドライバと、前記第２電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生してこれを前記黒表示ライン印加する一方、前記第１電圧と前記第２電圧との加算電圧に基づいて前記画素セルの状態を初期化すべきリセットパルスを発生してこれを前記黒表示ライン以外の表示ラインに印加するリセットドライバと、を有する。
【発明を実施するための最良の形態】
【００１４】
本発明においては、入力映像信号に基づき１表示ライン上が全て黒表示となる表示ラインを検出し、この黒表示ラインに属する行電極には、それ以外の表示ラインに属する行電極に印加すべきリセットパルスに比してそのピーク電圧値が低いリセットパルスを印加する。この際、黒表示ラインに対しては、リセットパルス用の電源にて生成された電圧をピーク電圧値とするリセットパルスを印加する一方、黒表示ライン以外の表示ラインに対しては、走査パルス用の電源にて生成された電圧に、上記リセットパルス用の電源にて生成された電圧を加算した電圧をピーク電圧値とするリセットパルスを印加する。又、本発明においては、黒表示ラインに対しては、維持パルス用の電源にて生成された電圧をピーク電圧値とするリセットパルスを印加する一方、黒表示ライン以外の表示ラインに対しては、維持パルス用の電源にて生成された電圧に、走査パルス用の電源にて生成された電圧を加算した電圧をピーク電圧値とするリセットパルスを印加する。
【００１５】
これにより、リセット放電に伴う発光量を抑制してコントラストの向上を図る。
【実施例】
【００１６】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１７】
図３は、表示パネルとしてＰＤＰを搭載したプラズマディスプレイ装置の概略構成を示す図である。
【００１８】
図３において、プラズマディスプレイパネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各表示ライン(第１表示ライン〜第ｎ表示ライン）に対応した行電極対を為す行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎを備えている。行電極Ｘ１〜Ｘｎ各々の一端は、共通端子ＴＸに共通接続されている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電ガスが封入された放電空間を挟んで、１画面の各列（第１列〜第ｍ列）に対応した列電極Ｄ１〜Ｄｍが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｄとの交叉部に、容量性発光素子としての画素セルが形成される。
【００１９】
黒表示ライン検出回路１５は、入力された映像信号に基づき、ＰＤＰ１０の第１〜第ｎ表示ラインの内から、１表示ライン上が全て輝度レベル０となるいわゆる黒表示ラインを検出し、この黒表示ラインを示す黒表示ライン情報信号ＢＬＤを駆動制御回路５０に供給する。
【００２０】
駆動制御回路５０は、入力された映像信号を各画素毎の画素データに変換し、この画素データを各ビット桁毎に分割して画素データビットを得る。そして、駆動制御回路５０は、同一ビット桁同士にて各表示ライン分(ｍ個)ずつ画素データビットをアドレスドライバ２０に供給する。更に、駆動制御回路５０は、サブフィールド法に基づきＰＤＰ１０を階調駆動させるべく、図４に示す如きサブフィールドＳＦ１〜ＳＦ(Ｎ)各々毎に各種スイッチング信号ＳＷ(後述する)を生成してＸ行電極ドライバ３０及びＹ行電極ドライバ４０に供給する。
【００２１】
図５は、Ｘ行電極ドライバ３０及びＹ行電極ドライバ４０各々の内部構成を示す図である。
【００２２】
図５に示す如く、Ｘ行電極ドライバ３０におけるコンデンサＣ１は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位に接地されている。スイッチング素子Ｓ１は、駆動制御回路５０から供給されたスイッチング信号ＳＷ１が論理レベル０である間はオフ状態となる。一方、スイッチング信号ＳＷ１が論理レベル１である場合には、スイッチング素子Ｓ１はオン状態となり、上記コンデンサＣ１の他端の電圧を、コイルＬ１、ダイオードＤ１、及びＰＤＰ１０の共通端子ＴＸを介して行電極Ｘ１〜Ｘｎ各々に同時印加する。スイッチング素子Ｓ２は、上記駆動制御回路５０から供給されたスイッチング信号ＳＷ２が論理レベル０である間はオフ状態となる。一方、スイッチング信号ＳＷ２が論理レベルが１である場合には、スイッチング素子Ｓ２はオン状態となり、上記共通端子ＴＸの電圧をコイルＬ２及びダイオードＤ２を介して上記コンデンサＣ１の他端に印加する。この際、コンデンサＣ１は、この共通端子ＴＸの電圧に基づいて充電される。スイッチング素子Ｓ３は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ３が供給されている間はオフ状態にある。一方、かかるスイッチング信号ＳＷ３が論理レベル１である場合には、スイッチング素子Ｓ３はオン状態となり、電源Ｂ１が発生した電圧Ｖsを共通端子ＴＸを介して行電極Ｘ１〜Ｘｎ各々に同時印加する。尚、電源Ｂ１は、後述する維持放電パルスＩＰｘのピーク電圧値としての電圧Ｖｓを発生する電源である。スイッチング素子Ｓ４は、上記駆動制御回路５０から供給されたスイッチング信号ＳＷ４が論理レベル０である場合にはオフ状態となる。一方、かかるスイッチング信号ＳＷ４が論理レベル１である場合には、スイッチング素子Ｓ４はオン状態となり、共通端子ＴＸを接地電位に設定する。
【００２３】
Ｙ行電極ドライバ４０は、図５に示すように、サスティンドライバ部ＳＵＤ、及びリセット・スキャンドライバ部ＲＳＤからなる。
【００２４】
サスティンドライバ部ＳＵＤにおけるコンデンサＣ２は、その一端がＰＤＰ１０の接地電位としてのＰＤＰ接地電位に接地されている。スイッチング素子Ｓ１１は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１１が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１１の論理レベルが１である場合にはオン状態となって、上記コンデンサＣ２の他端に生じた電圧をコイルＬ３及びダイオードＤ３を介して接続ライン１２上に印加する。スイッチング素子Ｓ１２は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１２が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１２の論理レベルが１である場合には、スイッチング素子Ｓ１２はオン状態となって接続ライン１２上の電圧をコイルＬ４及びダイオードＤ４を介して上記コンデンサＣ２の他端に印加する。この際、コンデンサＣ２は、この接続ライン１２上の電圧に基づいて充電される。スイッチング素子Ｓ１３は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１３が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１３が論理レベル１である場合には、スイッチング素子Ｓ１３はオン状態となり、電源Ｂ３が発生した電圧Ｖｓを接続ライン１２上に印加する。尚、電源Ｂ３は、後述する維持放電パルスＩＰｙのピーク電圧値としての電圧Ｖsを発生する電源である。スイッチング素子Ｓ１４は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１４が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１４が論理レベル１である場合には、スイッチング素子Ｓ１４はオン状態となり、接続ライン１２をＰＤＰ接地電位に設定する。スイッチング素子Ｓ１５は、駆動制御回路５０から供給されたスイッチング信号ＳＷ１５が論理レベル１である期間中に限りオン状態となって、上記接続ライン１２と後述する接続ライン１３とを接続する。
【００２５】
リセット・スキャンドライバ部ＲＳＤにおけるスイッチング素子Ｓ１７は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１７が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１７が論理レベル１である場合には、スイッチング素子Ｓ１７はオン状態となり、電源Ｂ４が発生した電圧Ｖrを抵抗Ｒ１を介して上記接続ライン１３に印加する。尚、電源Ｂ４は、後述するリセットパルス用の電圧を供給する為の電源である。スイッチング素子Ｓ１８は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１８が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１８が論理レベル１である場合には、スイッチング素子Ｓ１８はオン状態となり、接続ライン１３を抵抗Ｒ２及びダイオードＤ７を介して接地する。
【００２６】
リセット・スキャンドライバ部ＲＳＤにおけるスイッチング素子Ｓ１９及びＳ２０は、上記駆動制御回路５０から論理レベル０のスイッチング信号ＳＷ１９及びＳＷ２０が供給されている間はオフ状態にある。一方、スイッチング信号ＳＷ１９及びＳＷ２０が共に論理レベル１である場合には共にオン状態となり、電源Ｂ５が発生した負の電圧(−Ｖｏｆｆ)を抵抗Ｒ３を介して接続ライン１３上に印加する。
【００２７】
セレクタＳＬ１〜ＳＬｎは、夫々、ＰＤＰ１０の行電極Ｙ1〜Ｙnに対応して設けられている。セレクタＳＬ１〜ＳＬｎの各々は、駆動制御回路５０から供給されたスイッチング信号ＳＷ２１及ＳＷ２２に応じて、電源Ｂ６の正端子に発生した電圧Ｖh及び接続ライン１３上の電圧の内の一方を選択し、これを行電極Ｙに印加する。尚、電源Ｂ６の負端子は上記接続ライン１３に接続されている。電源Ｂ６は、後述するアドレス期間内において全ての行電極Ｙ１〜Ｙｎ上の電圧を正極性の電圧に固定すると共に、走査パルスＳＰのパルス電圧の一部を担うべき電圧Ｖhを発生する電源である。
【００２８】
ここで、各セレクタＳＬは、スイッチング素子Ｓ２１及びＳ２２からなる。スイッチング素子Ｓ２１は、スイッチング信号ＳＷ２１が論理レベル１である場合にオフ状態となる一方、スイッチング信号ＳＷ２１が論理レベル０である場合にオン状態となり、上記電圧Ｖhを行電極Ｙに印加する。一方、スイッチング素子Ｓ２２は、スイッチング信号ＳＷ２２が論理レベル０である場合にオフ状態となる一方、スイッチング信号ＳＷ２２が論理レベル１である場合にオン状態となり、接続ライン１３上の電圧を行電極Ｙに印加する。
【００２９】
よって、例えば、論理レベル０のスイッチング信号ＳＷ２１1及びＳＷ２２1がセレクタＳＬ１に供給された場合には、セレクタＳＬ１は、電源Ｂ６の正端子に発生した電圧Ｖh及び接続ライン１３上の電圧の内から電圧Ｖhを選択し、これを行電極Ｙ1に印加する。一方、論理レベル１のスイッチング信号ＳＷ２１1及びＳＷ２２1がセレクタＳＬ１に供給された場合には、セレクタＳＬ１は、接続ライン１３上の電圧を選択し、これを行電極Ｙ1に印加する。又、この間、論理レベル０のスイッチング信号ＳＷ２１2及びＳＷ２２2がセレクタＳＬ２に供給された場合には、セレクタＳＬ２は、電圧Ｖh及び接続ライン１３上の電圧の内から電圧Ｖhを選択し、これを行電極Ｙ2に印加する。一方、論理レベル１のスイッチング信号ＳＷ２１2及びＳＷ２２2がセレクタＳＬ２に供給された場合には、セレクタＳＬ２は、接続ライン１３上の電圧を選択し、これを行電極Ｙ2に印加する。
【００３０】
次に、かかる構成による動作について、図６のタイミングチャートを参照しつつ説明する。
【００３１】
図６においては、図４に示す先頭のサブフィールドＳＦ１を抜粋して、各サブフィールド内での上記スイッチング素子Ｓ各々の状態推移、並びに列電極Ｄ、行電極Ｘ及びＹ各々に印加される各種駆動パルスを示している。又、図６においては、図７に示す如き１画面内の上側及び下側に夫々帯状の黒表示領域が存在する映像を表す入力映像信号が供給された場合における動作を示している。
【００３２】
図６において、アドレス期間では、駆動制御回路５０は、先ず、リセット・スキャンドライバ部ＲＳＤのスイッチング素子Ｓ１９〜Ｓ２１をオン状態に設定する。これにより、全ての行電極Ｙ１〜Ｙｎは、電源Ｂ６が発生した正極性の電圧Ｖhに電源Ｂ５が発生した負極性の電圧(−Ｖｏｆｆ)を加算した電圧（Ｖh−Ｖｏｆｆ）に設定される。そして、駆動制御回路５０は、セレクタＳＬ１〜ＳＬｎ各々におけるスイッチング素子Ｓ２１の各々を順次択一的に所定期間に亘りオフ状態に設定すると共に、スイッチング素子Ｓ２２の各々を順次択一的に所定期間に亘りオン状態に設定する。すると、スイッチング素子Ｓ２１がオフ状態、Ｓ２２がオン状態にある期間だけ行電極Ｙの電圧が負の電圧−Ｖｏｆｆに推移して走査パルスＳＰが生成される。この間、アドレスドライバ２は映像信号に基づく各画素毎の画素データに対応した画素データパルスＤＰを１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加する。これにより、上記走査パルスＳＰと同時に、高電圧の画素データパルスＤＰが印加された画素セル内において選択的に書込放電が生じ、その放電終息後に壁電荷が形成される。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスが印加されなかった画素セル内では上記の如き書込放電は生起されないので、壁電荷の形成はなされない。かかるアドレス期間において、壁電荷が形成された画素セルは点灯セル状態、壁電荷が消滅してしまった画素セルは消灯セル状態に設定される。
【００３３】
次に、サスティン期間では、駆動制御回路５０は、Ｘ行電極ドライバ３０のスイッチング素子Ｓ１〜Ｓ４各々に対して、図６に示す如きスイッチングシーケンスＳＳＸを断続的に繰り返し実行する。
【００３４】
スイッチングシーケンスＳＳＸの実行により、先ず、スイッチング素子Ｓ１〜Ｓ４の内のＳ１のみがオン状態となり、コンデンサＣ１に蓄えられていた電荷に伴う電流がコイルＬ１、ダイオードＤ１、共通端子ＴＸ及び行電極Ｘ１〜Ｘｎを介して全画素セルに流れ込む。これにより、行電極Ｘ１〜Ｘｎ各々上の電圧は図６に示す如く徐々に上昇して行く。次に、上記スイッチング素子Ｓ１と共にＳ３がオン状態となり、電源Ｂ１による電圧ＶＳがそのまま行電極Ｘ１〜Ｘｎに印加される。これにより、行電極Ｘ１〜Ｘｎ上の電圧は電圧Ｖｓにて固定される。そして、スイッチング素子Ｓ１〜Ｓ４の内のＳ２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ０に蓄えられていた電荷に伴う電流が行電極Ｘ１〜Ｘｎ、共通端子ＴＸ、コイルＬ２、ダイオードＤ２を介してコンデンサＣ１に流れ込む。これにより、行電極Ｘ１〜Ｘｎ上の電圧は図６に示す如く徐々に下降して行く。以上の如きスイッチングシーケンスＳＳＸが断続的に繰り返し実行されることにより、図６に示す如き電圧Ｖｓをピーク電圧値とする維持放電パルスＩＰＸが生成され、これが繰り返し行電極Ｘ１〜Ｘｎ上に印加される。
【００３５】
更に、かかるサスティン期間において、駆動制御回路５０は、サスティンドライバ部ＳＵＤのスイッチング素子Ｓ１１〜Ｓ１４各々に対して、図６に示す如きスイッチングシーケンスＳＳＹを断続的に繰り返し実行する。
【００３６】
スイッチングシーケンスＳＳＹの実行により、先ず、スイッチング素子Ｓ１１〜Ｓ１４及びＳ１７〜Ｓ２２の内のＳ１１のみがオン状態となり、コンデンサＣ２に蓄積されていた電荷に伴う電流がコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１５、スイッチング素子Ｓ２２及び行電極Ｙ１〜Ｙｎを介して全画素セルに流れ込む。これにより、行電極Ｙ１〜Ｙｎ上の電圧は図６に示す如く徐々に上昇して行く。次に、上記スイッチング素子Ｓ１１と共にＳ１３がオン状態となり、電源Ｂ３が発生した電圧Ｖsがスイッチング素子Ｓ１５、及びスイッチング素子Ｓ２２各々を介して行電極Ｙ１〜Ｙｎに印加される。これにより、行電極Ｙ１〜Ｙｎ上の電圧は図６に示す如く電圧ＶＳに固定される。そして、スイッチング素子Ｓ１１〜Ｓ１４の内のＳ１２のみがオン状態となり、行電極Ｘ及びＹ間の負荷容量Ｃ０に蓄えられていた電荷に伴う電流が行電極Ｙ、スイッチング素子Ｓ２２、Ｓ１５、コイルＬ４、ダイオードＤ４を介してコンデンサＣ１に流れ込む。これにより、行電極Ｙ１〜Ｙｎ上の電圧は図６に示す如く徐々に下降して行く。以上の如きスイッチングシーケンスＳＳＹが断続的に繰り返し実行されることにより、図６に示す如き電圧Ｖsをピーク電圧値とする維持放電パルスＩＰｙが生成され、これが繰り返し行電極Ｙに印加される。
【００３７】
かかるサスティン期間内では、壁電荷が存在する画素セル、つまり点灯セル状態に設定されている画素セルのみが、上記の如き維持放電パルスＩＰＸ及びＩＰＹが印加される度に放電(サスティン放電)し、その放電に伴う発光を繰り返す。
【００３８】
そして、図６に示されるリセット期間では、駆動制御回路５０が、リセット・スキャンドライバ部ＲＳＤのスイッチング素子Ｓ１７をオン状態に設定する。更に、かかるリセット期間において、駆動制御回路５０は、黒表示ライン情報信号ＢＬＤに基づいて、セレクタＳＬ１〜ＳＬｎ各々を以下の如く制御する。
【００３９】
すなわち、駆動制御回路５０は、黒表示ライン情報信号ＢＬＤにて示される黒表示ラインに該当する行電極Ｙに接続されているセレクタＳＬに対しては、リセット期間に亘りそのスイッチング素子Ｓ２１をオフ状態、スイッチング素子Ｓ２２をオン状態に設定する。例えば、黒表示ライン情報信号ＢＬＤにて示される黒表示ラインが図７に示す如き第１〜第ｔ及び第ｋ〜第ｎ表示ラインである場合には、駆動制御回路５０は、図６に示す如くセレクタＳＬ1〜ＳＬt及びＳＬk〜ＳＬn各々のスイッチング素子Ｓ２１をオフ状態、スイッチング素子Ｓ２２をオン状態に設定する。これにより、リセットパルス生成用の電源Ｂ４で発生した電圧Ｖｒが抵抗Ｒ１を介して、上記の如き黒表示ラインに属する行電極Ｙ1〜Ｙt及びＹk〜Ｙn各々に印加される。すると、これら行電極Ｙ1〜Ｙt及びＹk〜Ｙn上の電圧は図６に示す如く徐々に上昇する。ここで、黒表示ラインに属する行電極Ｙ1〜Ｙt及びＹk〜Ｙn上の電圧が上記電圧Ｖｒに到達したら、駆動制御回路５０は、スイッチング素子Ｓ１７をオフ状態に切り換えると共に、スイッチング素子Ｓ１８をオフ状態からオン状態に切り換える。これにより、セレクタＳＬ1〜ＳＬt及びＳＬk〜ＳＬn各々のスイッチング素子Ｓ２２、スイッチング素子Ｓ１８、抵抗Ｒ２及びダイオードＤ７なる電流路が形成され、行電極Ｙ1〜Ｙt及びＹk〜Ｙn上の電圧は図６に示す如く徐々に下降する。そして、駆動制御回路５０は、スイッチング素子Ｓ１８をオフ状態に切り替えると共に、スイッチング素子Ｓ１４及びＳ１５をオン状態に設定する。これにより、行電極Ｙ1〜Ｙt及びＹk〜Ｙn各々は接地されて電圧０に設定される。上記の如き一連の動作により、図６に示す如きピーク電圧値(Ｖｒ)を有する、立ち上がり及び立ち下がり推移の緩やかなリセットパルスＲＰＬｙが生成され、これがＰＤＰ１０の黒表示ラインに属する行電極Ｙ1〜Ｙt及びＹk〜Ｙnに印加される。この際、リセットパルスＲＰＬｙの立ち上がり時において、黒表示ラインに属する行電極Ｙ1〜Ｙt及びＹk〜Ｙn各々に属する画素セル内において第１リセット放電(書込放電)が生起され、この放電終息後、各画素セル内に一様に所定量の壁電荷が形成される。そして、リセットパルスＲＰＬｙの立ち下がり時において、これら行電極Ｙ1〜Ｙt及びＹk〜Ｙn各々に属する画素セル内において第２リセット放電(消去放電)が生起され、画素セル内から上記壁電荷が消滅する。すなわち、リセットパルスＲＰＬｙの印加に応じて生起される第１リセット放電及び第２リセット放電により、黒表示ラインに属する各画素セル内の壁電荷形成状態が初期化されるのである。
【００４０】
一方、黒表示ライン情報信号ＢＬＤにて示される黒表示ライン以外の表示ラインに該当する行電極Ｙに接続されているセレクタＳＬに対しては、駆動制御回路５０は、かかるリセット期間中において、以下の如き制御を実行する。すなわち、駆動制御回路５０は、上記スイッチング素子Ｓ１７がオン状態となっている期間に亘りスイッチング素子Ｓ２１をオン状態、Ｓ２２をオフ状態に設定し、その後、Ｓ２１をオフ状態、Ｓ２２をオン状態に切り替えるのである。例えば、黒表示ライン情報信号ＢＬＤにて示される黒表示ライン以外の表示ラインが図７に示す如き第（ｔ＋１）〜第（ｋ−１）表示ラインである場合には、駆動制御回路５０は、先ず、図６に示す如くセレクタＳＬ(t+1)〜ＳＬ(k-1)各々のスイッチング素子Ｓ２１をオン状態、スイッチング素子Ｓ２２をオフ状態に設定する。これにより、電源Ｂ４と電源Ｂ６との直列接続によって生じる電圧(Ｖr＋Ｖh)が、セレクタＳＬ(t+1)〜ＳＬ(k-1)各々のスイッチング素子Ｓ２１を介して行電極Ｙ(t+1)〜Ｙ(k-1)に印加される。すると、これら行電極Ｙ(t+1)〜Ｙ(k-1)上の電圧は図６に示す如く徐々に上昇する。ここで、行電極Ｙ(t+1)〜Ｙ(k-1)上の電圧が上記電圧(Ｖr＋Ｖh)に到達したら、駆動制御回路５０は、セレクタＳＬ(t+1)〜ＳＬ(k-1)各々のスイッチング素子Ｓ２１をオフ状態に切り換えると共に、スイッチング素子Ｓ２２をオフ状態からオン状態に切り換える。これにより、セレクタＳＬ(t+1)〜ＳＬ(k-1)各々のスイッチング素子Ｓ２２、スイッチング素子Ｓ１８、抵抗Ｒ２及びダイオードＤ７なる電流路が形成され、行電極Ｙ(t+1)〜Ｙ(k-1)上の電圧は図６に示す如く徐々に下降する。そして、駆動制御回路５０によって前述した如く、スイッチング素子Ｓ１８がオフ状態、スイッチング素子Ｓ１４及びＳ１５がオン状態に夫々設定されることにより、行電極Ｙ(t+1)〜Ｙ(k-1)各々は接地されて電圧０に設定される。上記の如き一連の動作により、図６に示す如き、急峻に０ボルトから電圧Ｖrに立ち上がった後は、緩やかに電圧(Ｖr＋Ｖh)まで上昇し、その後、緩やかに下降して０ボルトに到る波形を有するリセットパルスＲＰｙが生成され、これが黒表示ライン以外の表示ラインに属する行電極Ｙ(t+1)〜Ｙ(k-1)に印加される。この際、リセットパルスＲＰｙの立ち上がり時において、これら行電極Ｙ(t+1)〜Ｙ(k-1)各々に属する画素セル内において第１リセット放電(書込放電)が生起され、この放電終息後、各画素セル内に一様に所定量の壁電荷が形成される。そして、リセットパルスＲＰｙの立ち下がり時において、これら行電極Ｙ(t+1)〜Ｙ(k-1)各々に属する画素セル内において第２リセット放電(消去放電)が生起され、画素セル内から上記壁電荷が消滅する。すなわち、リセットパルスＲＰｙの印加に応じて生起される第１リセット放電及び第２リセット放電により、黒表示ライン以外の表示ラインに属する各画素セル内の壁電荷形成状態が初期化されるのである。
【００４１】
以上の如く、図３に示されるプラズマディスプレイ装置においては、入力映像信号に基づき１表示ライン上が全て黒表示となる表示ラインを検出し、この黒表示となる表示ラインに属する行電極Ｙにはピーク電圧値Ｖrを有するリセットパルスＲＰＬY、それ以外の表示ラインに属する行電極Ｙにはピーク電圧値（Ｖr＋Ｖh）を有するリセットパルスＲＰYを印加することにより、全画素セルの初期化を行うようにしている。すなわち、１表示ライン上が全て輝度レベル０となる黒表示ラインに属する画素セルは、そもそも発光（サスティン放電）させる必要が無いので、サスティン放電を生起させる際に必要となる荷電粒子の量（つまり、リセット放電に伴って生成される荷電粒子量）が不十分であっても表示に影響を与えることはない。そこで、図３に示されるプラズマディスプレイ装置では、黒表示となる表示ラインに属する行電極に対しては、それ以外の表示ラインに属する行電極に印加するリセットパルスに比してピーク電圧値が低いリセットパルスを印加することにより、リセット放電に伴う発光量を抑制してコントラストを向上させているのである。
【００４２】
尚、上記実施例においては、電源Ｂ４が発生した電圧Ｖrに基づきリセットパルスを生成するようにしているが、かかる電源Ｂ４を用いる代わりに、サスティンドライバ部ＳＵＤの電源Ｂ３が発生した電圧Ｖsに基づいてリセットパルスを生成するようにしても良い。
【００４３】
図８は、かかる点に鑑みて為されたＹ行電極ドライバ４０の内部構成の変形例を示す図である。
【００４４】
図８に示されるＹ行電極ドライバ４０では、図３に示される電源Ｂ４を省くと共に、スイッチング素子Ｓ１７が、そのオン状態時において、電源Ｂ３にて生成された電圧Ｖsを抵抗Ｒ１を介して接続ライン１３に供給するように変形したものである。かかる変更点を除く他の構成及び制御方法は、図３に示されるものと同一である。尚、図８に示される構成を採用した場合、図６に示す如きリセットパルスＲＰY及びＲＰＬYの電圧値Ｖrは電圧Ｖsとなる。
【図面の簡単な説明】
【００４５】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】図１に示されるプラズマディスプレイ装置においてＰＤＰ１０に印加される各種駆動パルスの一例を示す図である。
【図３】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図４】サブフィールド法に基づく発光駆動シーケンスを示す図である。
【図５】図３に示されるプラズマディスプレイ装置のＸ行電極ドライバ３０及びＹ行電極ドライバ４０各々の内部構成を示す図である。
【図６】Ｘ行電極ドライバ３及びＹ行電極ドライバ４の動作を示すタイムチャートである。
【図７】１画面内の上側及び下側に夫々帯状の黒表示領域が存在する映像の一例を示す図である。
【図８】Ｙ行電極ドライバ４０の内部構成の他の一例を示す図である。
【符号の説明】
【００４６】
１０  ＰＤＰ
１５  黒表示ライン検出回路
３０  Ｘ行電極ドライバ
４０  Ｙ行電極ドライバ
５０  駆動制御回路
【図１】
0004716860.tif 000002
【図２】
0004716860.tif 000003
【図３】
0004716860.tif 000004
【図４】
0004716860.tif 000005
【図５】
0004716860.tif 000006
【図６】
0004716860.tif 000007
【図７】
0004716860.tif 000008
【図８】
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