(57)【特許請求の範囲】
【請求項１】
入力電圧が印加される入力端子および共通端子と、
前記共通端子との間に出力電圧を与える出力端子と、
同一方向に巻回され直列接続された第１巻線、第２巻線および第３巻線を有する変圧手段と、
前記入力端子と、前記第１巻線と前記第２巻線の接続部との間に設けられた第１整流手段と、
前記入力端子と、前記第２巻線と前記第３巻線の接続部との間に設けられた第２整流手段と
前記変圧手段の一端と、前記共通端子との間に設けられた第１スイッチ手段と、
前記変圧手段の他端と、前記共通端子との間に設けられた第２スイッチ手段と、
前記変圧手段の一端および前記第１スイッチ手段の接続点と、前記出力端子との間に設けられた第３整流手段と、
前記変圧手段の他端および前記第２スイッチ手段の接続点と、前記出力端子との間に設けられた第４整流手段と、を備え、
前記第１巻線および第３巻線は、その巻き数がほぼ同一であり、
前記第１スイッチ手段と前記第２スイッチ手段は、一対の制御信号に応じて交互に開閉動作を行うことを特徴とする昇圧回路。
【請求項２】
前記入力端子と、前記第１の整流手段および前記第２整流手段の接続点とを接続する導体に挿入されたコイルをさらに備えたことを特徴とする請求項１記載の昇圧回路。
【請求項３】
前記出力電圧を所定の値とするデューティサイクルを有する前記一対の制御信号を生成する手段をさらに備えたことを特徴とする請求項１または２記載の昇圧回路。
【請求項４】
前記入力端子と前記共通端子との間にキャパシタを備えたことを特徴とする請求項１乃至３の何れか一項に記載の昇圧回路。
【請求項５】
前記出力端子と前記共通端子との間にキャパシタを備えたことを特徴とする請求項１乃至４の何れか一項に記載の昇圧回路。
【請求項６】
前記変圧器の一端と、前記第１スイッチ手段および前記第３整流手段の接続点との間に挿入された第１切り替えスイッチ手段と、
前記変圧器の他端と、前記第２スイッチ手段および前記第４整流手段の接続点との間に挿入された第２切り替えスイッチ手段とをさらに備え、
前記第１巻線は、前記第２巻線と直列接続され、かつ前記第２巻線と所定の巻線比を有する第４巻線と、この第４巻線と直列接続された第５巻線からなり、
前記第３巻線は、前記第２巻線と直列接続され、かつ前記第２巻線と前記所定の巻線比を有する第６巻線と、この第６巻線と直列接続された第７巻線からなり、前記第４、第５、第２、第６、第７の巻線は同一方向に巻回され、
前記第４巻線と前記第５巻線との接続部、前記出力端子および前記共通端子の間、および前記第６巻線と前記第７巻線との接続部、前記出力端子および前記共通端子の間にそれぞれ接続され、前記変圧器の一端、前記出力端子および前記共通端子の間に接続されている回路と構成が同じで、第３切り替えスイッチ手段および第４切り替えスイッチ手段をそれぞれ含む２つの回路と、
前記変圧器の一端と前記第１切り替えスイッチ手段との間および前記変圧器の他端と前記第２切り替えスイッチ手段との間にそれぞれ挿入された２つの逆流防止ダイオードとをさらに備え、
前記第１切り替えスイッチ手段と前記第２切り替えスイッチ手段は、出力電圧を切り替えるための切り替え信号により切り替え、前記第３切り替えスイッチ手段と前記第４切り替えスイッチ手段は、前記切り替え信号の反転信号により切り替えることを特徴とする請求項１記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路あるいは電源装置などに使用され、入力電圧を昇圧して出力することができる昇圧回路に関する。
【背景技術】
【０００２】
本出願人は、既に、磁気相殺によって変圧器コアの磁気飽和を生じにくくすることで、変圧器を小型化しても大電力を扱える昇圧型ＤＣ／ＤＣ変換器を提案している（特許文献１参照）。すなわち、この昇圧型ＤＣ／ＤＣ変換器は、第１および第２のコイルが同一のコア上に逆向き（逆位相）に巻かれた変圧器と一組のスイッチを用いて第１のコイルに励磁電流を流すと同時に、第２のコイルにコアの磁束を相殺する方向に電流を発生させ、第２のコイルの電流を出力側にダイオードを介して送ることにより、入力電圧の２倍近い出力電圧を得ることができる。
【０００３】
また、他の昇圧回路の例を図１２に示す。図１２は、従来の昇圧回路の構成を示す電気回路図である。この昇圧回路９は、種々の昇圧型ＤＣ／ＤＣコンバータの原型となる古典的な回路構成である。昇圧回路９は、入力端子Ｖinと共通端子ＣＯＭＭＯＮとの間に挿入されたキャパシタＣ１１、入力端子Ｖinに一端が接続された入力段のインダクタＬ１１、入力段のインダクタＬ１１の他端にアノードが接続され、カソードが出力端子Ｖoutに接続されたダイオードＤ１１、入力段のインダクタＬ１１とダイオードＤ１１との接続点と共通端子ＣＯＭＭＯＮとの間に挿入されたスイッチ素子ＳＷ１１、出力端子Ｖoutと共通端子ＣＯＭＭＯＮとの間に挿入されたキャパシタＣ１２からなる。
【０００４】
さらに、昇圧比が２倍以上の直流電源装置も提案されている（例えば、特許文献２参照）。図１３は、その昇圧回路を示す電気回路図である。この昇圧回路は、変圧器Ｔ１５の巻線にセンタータップＰ１３のほか、そのセンタータップを中心に対称になるように２つのタップＰ１２，Ｐ１４を設け、センタータップＰ１３に入力電圧の一方を、タップＰ１２，Ｐ１４にスイッチ素子ＳＷ１５，ＳＷ１６を介して入力電圧の他方を接続し、巻線の両端からダイオードＤ１５，Ｄ１６を介してワイヤードＯＲ式に出力を取り出すものである。
【特許文献１】特開２００５−２２４０５８号公報（段落００３９、図１）
【特許文献２】特開平１１−１４６６３５号公報（段落００１３、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１の昇圧型ＤＣ／ＤＣ変換器は、変圧器の電圧変換原理を利用するものであるが、さらに高い昇圧比が得られるような構成が望まれていた。
また、図１２に示すような昇圧回路では、リアクトルＬ１１自体で昇圧機能を実現させようという原理上、大きなリアクトルＬ１１が必要であり、かつ、出力平滑コンデンサＣ１２も大きなリップル電流に耐えるべく大容量のものが求められる。したがって、図１２に示すような昇圧回路では回路全体としての小型化が困難であった。
また、特許文献２の直流電源装置では、例えばＳＷ１５をonにすると、変圧器Ｔ１５の端子Ｐ１５に昇圧された電圧が誘起されるが、それと同時に端子Ｐ１１には負電圧が発生してしまい、ダイオードＤ１５（ＳＷ１６がonのときにはＤ１６）に逆電圧が印加されるため、ダイオードＤ１５，Ｄ１６には余分な逆耐圧定格が必要となる。また、ここに発生した負電圧は電流の流出がなく、有害なサージ電圧の原因になりやすい。
【０００６】
以上述べたような、変圧器の変圧機能を利用するチョッパ型昇圧回路の場合、直流磁化された際の磁気飽和を避けるための大きなコアが必要となり、小型化や軽量化が困難であった。
本発明は、前記した問題点に鑑み創案されたものであり、入力電圧の２倍以上の出力電圧を与える小型化かつ軽量化が可能な昇圧回路を提供することを課題とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するため、請求項１記載の発明は、次の昇圧回路として構成した。すなわち、本昇圧回路は、入力電圧が印加される入力端子および共通端子と、前記共通端子との間に出力電圧を与える出力端子と、同一方向に巻回され直列接続された第１巻線、第２巻線および第３巻線を有する変圧手段と、前記入力端子と、前記第１巻線と前記第２巻線の接続部との間に設けられた第１整流手段（Ｄ１）と、前記入力端子と、前記第２巻線と前記第３巻線の接続部との間に設けられた第２整流手段（Ｄ２）と、前記変圧手段の一端と、前記共通端子との間に設けられた第１スイッチ手段と、前記変圧手段の他端と、前記共通端子との間に設けられた第２スイッチ手段と、前記変圧手段の一端および前記第１スイッチ手段の接続点と前記出力端子との間に設けられた第３整流手段（Ｄ３）と、前記変圧手段の他端および前記第２スイッチ手段の接続点と前記出力端子との間に設けられた第４整流手段（Ｄ４）と、を備え、前記第１巻線および第３巻線は、その巻き数がほぼ同一であり、前記第１スイッチ手段と前記第２スイッチ手段は、一対の制御信号に応じて交互に開閉動作を行うことを特徴とする。
【０００８】
この構成の昇圧回路によれば、一方のスイッチ手段がonになり、第１巻線に電流が流れると、第１巻線に印加された電圧と同じ大きさの電圧が第２巻線および第３巻線に発生し、第１巻線に印加された電圧の３倍の電圧が他方のスイッチ手段が接続された経路を介して出力されるので、入力電圧の２倍以上の出力電圧を得ることができる。
【０００９】
請求項２記載の昇圧回路は、前記入力端子と、前記第１整流手段および前記第２整流手段の接続点とを接続する導体に挿入されたチョークコイルをさらに備えたことを特徴とする。
【００１０】
この構成の昇圧回路によれば、電流の急激な変化が発生してもチョークコイルにより、その変化を抑制することができる。
【００１１】
請求項３記載の昇圧回路は、前記出力電圧を所定の値とするデューティサイクルを有する前記一対の制御信号を生成する手段をさらに備えたことを特徴とする。
【００１２】
この構成の昇圧回路によれば、制御信号のデューティサイクルを調整することにより出力電圧を調整することが可能となる。
【００１３】
請求項４記載の昇圧回路は、前記入力端子と前記共通端子との間にキャパシタを備えたことを特徴とする。
この構成の昇圧回路によれば、出力電圧の変動があってもキャパシタがその許容範囲において、その変動を抑制することができる。
【００１４】
請求項５記載の昇圧回路は、前記出力端子と前記共通端子との間にキャパシタを備えたことを特徴とする。この構成の昇圧回路によれば、キャパシタが電圧変動を吸収するためリップル含有率を低減することができる。
【００１５】
請求項６記載の昇圧回路は、前記変圧器の一端と、前記第１スイッチ手段および前記第３整流手段の接続点との間に挿入された第１切り替えスイッチ手段と、前記変圧器の他端と、前記第２スイッチ手段および前記第４整流手段の接続点との間に挿入された第２切り替えスイッチ手段とをさらに備え、前記第１巻線は、前記第２巻線と直列接続され、かつ前記第２巻線と所定の巻線比を有する第４巻線と、この第４巻線と直列接続された第５巻線からなり、前記第３巻線は、前記第２巻線と直列接続され、かつ前記第２巻線と前記所定の巻線比を有する第６巻線と、この第６巻線と直列接続された第７巻線からなり、前記第４、第５、第２、第６、第７の巻線は同一方向に巻回され、前記第４巻線と前記第５巻線との接続部、前記出力端子および前記共通端子の間、および前記第６巻線と前記第７巻線との接続部、前記出力端子および前記共通端子の間にそれぞれ接続され、前記変圧器の一端、前記出力端子および前記共通端子の間に接続されている回路と構成が同じで、第３切り替えスイッチ手段および第４切り替えスイッチ手段をそれぞれ含む２つの回路と、前記変圧器の一端と前記第１切り替えスイッチ手段との間および前記変圧器の他端と前記第２切り替えスイッチ手段との間にそれぞれ挿入された２つの逆流防止ダイオードとをさらに備え、前記第１切り替えスイッチ手段と前記第２切り替えスイッチ手段は、出力電圧を切り替えるための切り替え信号により切り替え、前記第３切り替えスイッチ手段と前記第４切り替えスイッチ手段は、前記切り替え信号の反転信号により切り替えることを特徴とする。
切り替え信号により稼働させる回路部分を選択することにより、出力電圧を変えることが可能となる。
【発明の効果】
【００１６】
本発明に係る昇圧回路は、入力電圧の２倍以上の出力電圧を与えることができ、小型化かつ軽量化が可能となる。したがって、本発明に係る昇圧回路によれば、例えば、昇圧する機能に優れた電源回路および電源装置を得ることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態と添付図面により本発明を詳細に説明する。
なお、複数の図面に同じ要素を示す場合には同一の参照符号を付ける。
＜第１の実施形態＞
【００１８】
図１は、本発明の第１の実施形態による昇圧回路の構成を示す回路図である。図１において、昇圧回路１は、電圧変換するべき入力電圧が印加される入力端子Ｖinおよび共通端子ＣＯＭＭＯＮ、端子Ｖinおよび共通端子ＣＯＭＭＯＮの間に挿入された平滑用のキャパシタＣ１、入力端子ＶinとキャパシタＣ１との接続点に一端が接続された入力段のインダクタＬ１、入力段のインダクタＬ１の他端にアノードが共に接続されたダイオードＤ１，Ｄ２、ダイオードＤ１，Ｄ２のカソードにそれぞれ接続されたタップＰ２，Ｐ３で分割された巻線ｎ１，ｎ２，ｎ３を有する変圧手段としての変圧器Ｔ１、変圧器Ｔ１の巻線ｎ１，ｎ３の両端の導線（以降、タップＰ２，Ｐ３と区別するためｎ１の「リード線」、ｎ３の「リード線」のように記す）と共通端子ＣＯＭＭＯＮとの間にそれぞれ挿入されたスイッチ素子ＳＷ１，ＳＷ２、巻線ｎ１のリード線とスイッチ素子ＳＷ１との接続点にアノードが接続されたダイオードＤ３、巻線ｎ３のリード線とスイッチ素子ＳＷ２との接続点にアノードが接続されたダイオードＤ４、ダイオードＤ３，Ｄ４のカソードが共に接続され共通端子ＣＯＭＭＯＮとの間に出力電圧を与える出力端子Ｖout、および共通端子ＣＯＭＭＯＮと出力端子Ｖoutとの間に挿入された平滑用のキャパシタＣ２を備えている。
【００１９】
変圧手段としての変圧器（変圧器）Ｔ１は、コア（例えば、フェライトコア、鉄心など）に２つのタップＰ２、Ｐ３により３つの巻線ｎ１，ｎ２，ｎ３に分割して巻線を形成したものである。巻線ｎ１，ｎ２，ｎ３からなる巻線全体の両端のリード線または端子をＰ１およびＰ４とする。以降、巻線を単に巻線と称し、巻線全体は、巻線ｎ０と記す。以下において、巻線ｎ１，ｎ２，ｎ３の巻数を、それぞれＮ１，Ｎ２，Ｎ３で表す。本発明によれば、巻線ｎ１とｎ３の巻数は等しくなければならない、すなわちＮ１＝Ｎ３である。この例では、巻線ｎ０の形成過程で巻線ｎ１とｎ３の巻数が等しくなるようにタップＰ２、Ｐ３を設けたのであるから、当然、巻線ｎ１，ｎ２，ｎ３の巻方向は同じであると考える。したがって、巻線ｎ０の両端子Ｐ１，Ｐ４間に電流を流すと、各巻線ｎi（ｉ＝１，２，３）はコア中に同じ方向に磁束を形成するので、このことを示すため、各巻線ｎiの同じ向きに黒丸を付けてある。
【００２０】
入力段のキャパシタＣ１は、昇圧回路１に電力を供給する電源またはバッテリーがごく近くに置かれる場合を除けば、不可欠とまではいえないが、系の電源インピーダンスを下げて動作を安定にするために取り付けている。
【００２１】
入力部の入力段のインダクタＬ１は、チョークコイルとして働く。古典的な昇圧回路のようにこのコイルでエネルギーの蓄積・放出を行って昇圧するわけではなく、スイッチ手段としてのスイッチ素子ＳＷ１（第１スイッチ手段）およびＳＷ２（第２スイッチ手段）のスイッチによって発生する急激な電流の変化率di/dtを一定の範囲内におさめる（なまらせる）ものである。したがって、図１２に示したような従来例のものよりも小型のもので十分である。
【００２２】
整流手段としてのダイオードＤ１およびＤ２は、両アノードが共に入力段のインダクタＬ１側に接続され、それぞれのカソードが変圧器Ｔ１のタップＰ２，Ｐ３に接続されている。図１の昇圧回路１の整流手段Ｄ１〜Ｄ４は、ダイオードを用いているが、他の整流機能を有する適切な素子であれば、任意の素子を用いることができる。
【００２３】
ダイオードＤ１，Ｄ２は、スイッチ素子ＳＷ１，ＳＷ２が交互に動作したときに変圧器への電流流入経路を自動的に切り替えるように働く。図５に模式図を示したように、スイッチ素子ＳＷ１，ＳＷ２がon／offするごとに、シーソーの支点をその都度付け替えるような動作が自動的に起きる。すなわち、スイッチ素子ＳＷ１がonであるときにはＤ１側から変圧器Ｔ１に給電されてｎ１に電圧がかかり、Ｄ２には電流が流れない。変圧器であるからｎ２とｎ３に電圧が誘起されてｎ３側からＤ４を通って出力される。次に、ＳＷ１がoff状態でＳＷ２がonになると、Ｄ２側から給電されてｎ３に電圧がかかり、Ｄ１には電流が流れない。ｎ１とｎ２に電圧が誘起されてｎ１側からＤ３を通って出力される。高速なスイッチ動作が要求される場合は、整流素子であるダイオードＤ１〜Ｄ４は、ファストリカバリダイオード（ＦＲＤ）またはショットキバリアダイオード（ＳＢＤ）とすることが好ましい。
【００２４】
開閉手段であるスイッチ素子ＳＷ１，ＳＷ２として、図１ではＩＧＢＴ（insulated gate bipolar transistor）を用いているが、用途に応じた速度で開閉可能である限りＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）、バイポーラトランジスタなど適切な素子を用いることができる。
要素Ｃ２は、出力段のリップルフィルタ用キャパシタである。本発明の昇圧回路１は、後記のように古典的昇圧回路に比べて、このキャパシタＣ２を充放電する電流リップルが少ないので、小容量のもので十分である。
【００２５】
次に、図３から図５を参照しながら、以上のように構成された昇圧回路１の動作を説明する。図１の昇圧回路１においては、開閉手段であるスイッチ素子ＳＷ１，ＳＷ２の制御端子（図１の例では、ゲート端子）ＡおよびＢには、デューティサイクルが５０％以下で位相がほぼ１８０度異なる矩形波（「駆動信号Ａ」および「駆動信号Ｂ」と称する）を加える。図２に、駆動信号ＡおよびＢの波形例を示す。
【００２６】
図３Ａは、スイッチ素子ＳＷ２がoff状態のときにスイッチ素子ＳＷ１をonにした時の動作を説明する図である。図３Ｂは、スイッチ素子ＳＷ１がoff状態のときにスイッチ素子ＳＷ２をonにした時の動作を説明する図である。図４は、昇圧回路１の各部の信号波形を示すグラフである。図５は、図１の昇圧回路１の動作原理を模式的に表した図である。
【００２７】
なお、図３Ａにおいて、インダクタＬ1を流れる電流をＩin、ダイオードＤ１およびＤ２を流れる電流をＩｄ１，Ｉｄ２、巻線ｎ１を通ってリード線Ｐ１から流れ出る電流をＩ１、巻線ｎ２をタップＰ３からタップＰ２の方向に流れる電流をＩ２、巻線ｎ３を通ってリード線Ｐ４から流れ出る電流をＩ３とする。また、入力電圧をＶin、ダイオードＤ１およびＤ２のカソード電圧をそれぞれＶｄ１，Ｖｄ２、スイッチ素子ＳＷ１，ＳＷ２の変圧器巻線がわの電圧をそれぞれＶsw1，Ｖsw2、出力電圧をＶoutとする。
【００２８】
まず、スイッチ素子ＳＷ１，ＳＷ２がともにoffの場合、図５（ａ）に示すように、入力電圧Ｖinは、入力段のインダクタＬ１、ダイオードＤ１，Ｄ２、巻線ｎ１，ｎ３、およびダイオードＤ３，Ｄ４を通って、電圧降下の分だけ低下するが、ほぼそのまま出力される。
【００２９】
次に、図３Ａおよび７を用いて、スイッチ素子ＳＷ２がoff状態のときにスイッチ素子ＳＷ１をonにした場合を考える。このとき、スイッチ素子ＳＷ１が導通するため、スイッチ素子ＳＷ１と変圧器Ｔ１のＰ１端子との接続点が接地されるので、この接続点の電圧Ｖsw1は、スイッチ素子ＳＷ１がonの期間中、０である。したがって、入力段のインダクタＬ１，ダイオードＤ１，巻線ｎ１およびスイッチ素子ＳＷ１を通って電流Ｉ１が流れる。電流Ｉ１は、スイッチ素子ＳＷ１がonの期間中、増加し続け、ＳＷ１がoffになると減少し、最後に０になる。巻線ｎ１に電流Ｉ１が流れると同時に、相互誘導作用により巻線ｎ２およびｎ３に励起電流（Ｉ３）が生じる。電流Ｉ３は、入力段のインダクタＬ１，ダイオードＤ１，巻線ｎ２，ｎ３およびダイオードＤ４を通って負荷側に供給される。このように、入力電流Ｉin（＝Ｉｄ１（ＳＷ１がonの期間中））は、タップＰ２で２つの電流Ｉ１およびＩ３に分かれる。周知のとおり、磁束経路を共有する巻線については、各巻線を流れる電流と巻数との積である磁気力（アンペア・ターン）が等しい。したがって、仮に、３つの巻線の数が等しいと仮定すると、Ｉ１は巻線ｎ１を流れ、Ｉ３は巻線ｎ２＋ｎ３を流れるので、Ｉ１とＩ３の比は２：１となる。すなわち、入力電流Ｉinの２／３がＩ１となり、１／３がＩ３となる。
【００３０】
ちなみに、巻線ｎ２に流れる電流Ｉ２については、図３Ａに示すようにＰ３からＰ２への方向を正としたので、図４の電流Ｉ２の波形は、ＳＷ１がonの期間とこの期間に続く減衰期間は負であり、電流Ｉ３としてＰ２からＰ３へと流れていることが分かる。
【００３１】
また、ｎ１：ｎ２：ｎ３＝１：１：１とした場合、各巻線ｎiに誘起される電圧もすべて等しい、すなわち、Ｐ１−Ｐ２間電圧＝Ｐ２−Ｐ３間電圧＝Ｐ３−Ｐ４間電圧＝Ｖｄ１となる。電流Ｉ１の経路に沿って電圧を考えると、次の関係がある。
Ｖin＝ＶＬ１＋Ｖｄ１             ・・・・（１）
ただし、ＶＬ１は、入力段のインダクタＬ１の両端の電圧である。一方、電流Ｉ３の経路に沿った電圧には、次の関係がある。
Ｖout＝Ｖin＋ＶＬ１＋２・Ｖｄ１    ・・・・（２）
したがって、式（１）、（２）から、出力電圧は、
Ｖout＝３・Ｖin−ＶＬ１            ・・・・（３）
となることがわかる。本発明の昇圧回路１においては、入力段のインダクタＬ１は、チョークコイルの役割を果たすものである。
【００３２】
周知のように、入力段のインダクタＬ１の電圧は、スイッチ素子ＳＷ１がonである期間、すなわちデューティサイクルに依存するので、入力段のインダクタＬ１がある場合、スイッチ素子ＳＷ１のゲートＡに印加する駆動信号Ａのデューティサイクルを変えることにより、変化させることができる。しかし、入力段のインダクタＬ１を使用しない場合、駆動信号のデューティサイクルに関わりなく、入力電圧Ｖinの３倍となる。以上の説明においては、入力段のインダクタＬ１および変圧器Ｔ１の損失、ならびにダイオードＤ１，Ｄ４およびスイッチ素子ＳＷ１の抵抗はすべて０であると仮定した。実際には、そうではないので、巻線ｎ１〜ｎ３の数がすべて等しいと仮定した場合の出力電圧Ｖoutは、入力電圧Ｖinの３倍には至らない。巻数比を調節することにより、昇圧比を３倍以上にすることができる。
【００３３】
なお、前記のとおり、本発明の昇圧回路１は、タップＰ２を境に逆方向に等しいアンペアターンの電流を流すので、変圧器コアの磁束は相殺されてコアの磁束密度は非常に小さくなる。このように昇圧回路１は、変圧器コアの磁束密度は非常に小さくなるため、磁気飽和が起こる可能性が低い。したがって、変圧器を極めて小型化することが可能となる。
【００３４】
スイッチ素子ＳＷ１がonからoffに変化した場合、巻線ｎ１からリード線Ｐ１を介して流れ出る電流Ｉ１は、減衰して、やがて０になるが、この期間の電流Ｉ１は、ダイオードＤ３を通って負荷に供給される。これにともない、電流Ｉ３も減衰して０になるが、流れる経路はＳＷ１がonの時と同じである。したがって、入力電流Ｉin（＝Ｉｄ１）も、Ｉ１，Ｉ３と同様に減衰し０となる。
【００３５】
また、スイッチ素子ＳＷ１がonからoffに変化すると、入力段のインダクタＬ１に蓄積されたエネルギーにより、ダイオードＤ１のカソードと変圧器Ｔ１のタップＰ２との接続点にフライバック電圧が生じるので、Ｖｄ１は一瞬大きく跳ね上がるが、ダイオードＤ３およびＤ４を通って出力されるので、出力電圧Ｖoutでクランプされる。そして、電圧Ｖｄ１は、出力電圧Ｖoutを下回るようになると、入力段のインダクタＬ１からダイオードＤ3およびＤ４に至るまでの浮遊ＬＣＲ成分により振動しながら消滅する。巻線ｎ１のリード線の電圧Ｖsw1は、スイッチ素子ＳＷ１がoffになると同時に出力電圧Ｖoutまで上昇し、巻線ｎ3のリード線の電圧Ｖsw2は、タップＰ２の電圧Ｖｄ１のほぼ２倍の電圧となる。変圧器Ｔ１のリード線Ｐ１の電圧Ｖsw1とリード線Ｐ４の電圧Ｖsw2は、ダイオードＤ３およびＤ４を介して出力されるので、出力電圧Ｖoutは、電圧Ｖsw1と電圧Ｖsw2の高い方の電圧となる。
【００３６】
以上、スイッチ素子ＳＷ２がoffの場合を説明したが、スイッチ素子ＳＷ２がonの場合は、図３Ｂに示すように、ダイオードＤ２を基準に前記動作と全く対象の動作を行う。したがって、スイッチ素子ＳＷ１がoffでスイッチ素子ＳＷ２がonの場合、変圧器Ｔ１のリード線Ｐ４の電圧Ｖsw2が０となり、ダイオードＤ２のカソード電圧（＝変圧器Ｔ１のタップＰ３の電圧）Ｖｄ２は、ＳＷ２がoffでＳＷ１がonの時のＶｄ１に等しく、変圧器Ｔ１のリード線Ｐ１の電圧Ｖsw1は２Ｖｄ２となる。
【００３７】
以上述べた昇圧回路１の動作は、図５に示すように、シーソーに例えることができる。すなわち、スイッチ素子ＳＷ１がonの場合は、リード線Ｐ１の電圧が０に下がり、ダイオードＤ１を支点とした動作となる。この結果、リード線Ｐ４の電圧がＰ２の電圧Ｖｄ１の３倍となり、ダイオードＤ４を介して出力される。逆に、スイッチ素子ＳＷ２がonの場合は、リード線Ｐ４の電圧が０に下がり、ダイオードＤ２を支点とした動作となり、リード線Ｐ１の電圧がＰ３の電圧Ｖｄ２の３倍となりダイオードＤ３を介して出力される。
＜巻数比＞
【００３８】
以上の説明では、３つの巻線の巻数が等しいと仮定したが、本発明によれば中央の巻線ｎ２を挟む巻線ｎ１，ｎ３の巻数が等しければよいので、巻数比Ｎ２：Ｎ１（＝Ｎ３）を変えることにより昇圧比を制御することができる。巻線ｎ１およびｎ３の巻数をＮ１およびＮ３とすると、前記の式（２）は、次のようになる。
Ｖout＝Ｖin＋ＶＬ１＋（Ｎ２／Ｎ１）・Ｖｄ１＋Ｖｄ１
＝Ｖin＋ＶＬ１＋（１＋Ｎ２／Ｎ１）・Ｖｄ１        ・・・（４）
ここで、式（１）から、Ｖin＝ＶＬ１＋Ｖｄ１であるから、出力電圧は、次のように表すことができる。
Ｖout＝（２＋Ｎ２／Ｎ１）Ｖin−（Ｎ２／Ｎ１）・ＶＬ１   ・・・（５）
例えば、巻数比をＮ２：Ｎ１（＝Ｎ３）＝２：１とした場合、式（５）から出力電圧Ｖoutは、式（５）から（４Ｖin−２ＶＬ１）となる。
このように、本発明によれば、変圧器Ｔ１の巻数比を変えることにより、出力電圧を入力電圧の２倍を超える範囲で調節することが可能である。
＜好ましい実施形態＞
【００３９】
図６は、本発明の第１の実施形態のより実用的な昇圧回路の一構成例を示す回路図である。図６の昇圧回路１ａは、次の４点を除けば、図１の昇圧回路１と同じである。すなわち、
（ａ）スイッチ素子ＳＷ１，ＳＷ２として、ＭＯＳＦＥＴを用いたこと、
（ｂ）スイッチ素子ＳＷ１，ＳＷ２のゲートＡ，Ｂの前に抵抗Ｒ１，Ｒ２を挿入したこと、
（ｃ）挿入した抵抗Ｒ１，Ｒ２のゲートに接続されていない側の端子またはリード線と入出力共通端子との間に抵抗Ｒ３，Ｒ４をそれぞれ挿入したこと、
（ｄ）出力段のキャパシタＣ２に平滑用のキャパシタＣ３を並列に接続したこと。
【００４０】
昇圧回路１ａでは、ゲートの前に挿入した抵抗Ｒ１，Ｒ２がゲート容量充放電電流を制限し、ゲート電圧波形の振動を防止する。さらに昇圧回路１ａが備える抵抗Ｒ１，Ｒ２は、昇圧回路１ａの回路電源オフ時も含めて、ゲート電位が不安定となるのを防止する。また、昇圧回路１ａは、スイッチ素子ＳＷ１，ＳＷ２として、ＭＯＳＦＥＴを用いたので、高速動作が可能となり、スイッチング周波数が高周波になることによって電流リップルが低減される。また、昇圧回路１ａでは、出力段のキャパシタＣ２に平滑用のキャパシタＣ３を並列に接続したので、電流リップルの更なる低減が可能となっている。
＜実施例１＞
【００４１】
我々は、図６の回路構成で、駆動信号Ａ，Ｂの繰り返し周期に対するon期間の比であるデューティ比を、それぞれ２６％とし、３０Ｖの入力電圧を加えた。
【００４２】
この条件で、スイッチ素子ＳＷ１，ＳＷ２を共にoffにした場合、入力電圧ＤＣ３０Ｖは、インダクタＬ１，ダイオードＤ１／Ｄ２，巻線ｎ１／ｎ３，およびダイオードＤ３／Ｄ４を通り、約２８Ｖの出力電圧が得られた。各デバイスを通る際に電圧降下が生じるので、その分低下する。
スイッチ素子ＳＷ１がonで、スイッチ素子ＳＷ２がoffの場合、リード線Ｐ１〜Ｐ４の電圧は、それぞれ０Ｖ，２０Ｖ，４０Ｖおよび６０Ｖであった。
＜実施例２＞
【００４３】
次に、巻線数Ｎ２を巻線数Ｎ１、Ｎ３の２倍、すなわちＮ１：Ｎ２：Ｎ３＝１０Ｔ：２０Ｔ：１０Ｔとしたときの動作例を説明する。駆動信号Ａ，Ｂのデューティ比を、それぞれ２５％とし、入力電圧を２５Ｖとして、６５Ｖの出力電圧と０．５Ａの出力電流を得ることを目指した。図７は、この時の昇圧回路１ａの各部の信号波形を示すグラフである。図７において、ＳＷ１が導通（on）すると、そのドレイン電圧Ｖsw1は０Ｖに下がる（図７では、＃１で示す）。このとき、入力電流ＶinはすべてＤ１を流れて、Ｖｄ１は約１５Ｖとなっている。このとき、図７には示していないが、Ｖｄ２（図６参照）は、スイッチ素子ＳＷ２がonしたときのＶｄ１（＃２）と等しいので、４９Ｖ程度である。また、このときの出力電圧Ｖoutは、図７には図示していないＳＷ２のドレイン電圧Ｖsw2であるが、これはＳＷ２がonのときのＳＷ１のドレイン電圧Ｖsw1（＃３）に等しく、６５Ｖであった。以上のことから、巻線ｎ１、ｎ２、ｎ３には、それぞれ約１５Ｖ、３４Ｖ（＝４９Ｖ−１５Ｖ）、１６Ｖ（＝６５Ｖ−４９Ｖ）がかかっていることになる。すなわち、実験機による実測ゆえに若干の誤差はあるものの、巻線ｎ１、ｎ２、ｎ３の電圧比は、巻数の比にほぼ等しく１：２：１であることが分かる。
【００４４】
巻線ｎ１から流出する電流Ｉ１は、ＳＷ１がonのとき＃４で示され、ＳＷ２がonにより誘起される波形が＃５で示され、そのピーク値の比は、おおむね３：１である。
以上まとめると、ＳＷ１がonして巻線ｎ１に１５Ｖが印加されたとき、巻線ｎ２＋ｎ３には、その約３倍の５０Ｖ（＝３４Ｖ＋１６Ｖ）が誘起される。また、このとき、巻線ｎ２，ｎ３に流れる電流Ｉ３は、巻線ｎ１の電流Ｉ１の約１／３である。したがって、巻線ｎ１の電流と巻線ｎ２，ｎ３の電流は、変圧器Ｔ１のコアに生じる磁束が互いに打ち消
しあう方向であり、等しいアンペアターンを与える。このように、「磁気相殺」がＮ１：Ｎ２：Ｎ３＝１：１：１のときと同様に行われる。
【００４５】
前記の式（５）から明らかなように、中央の巻線ｎ２の巻数を増やせば昇圧比は向上しつつ、磁気相殺の効果は保たれることがわかる。測定画像など省略するが、Ｎ１：Ｎ２：Ｎ３＝１：１．５：１＝１２Ｔ：１８Ｔ：１２Ｔでも、このことが成立することは確認されている。このように、本発明によれば、変圧器の巻線を流れる電流は、全体として変圧器コアの磁束を相殺するように流れるので、コアが磁気飽和するおそれが少なく、変圧器を小型化することができるので、本発明の昇圧回路を用いた電源回路やシステムを小型化することが可能となる。
なお、図７に電圧値を示したが、これらの電圧値は、説明のために前記のような極めて特定の回路定数と動作条件の下での値を示したにすぎず、回路定数および動作条件により大いに変わりうることは明らかである。
＜低リップル性＞
【００４６】
本発明の副次的な効果として、出力電流リップルが非常に少ないことが挙げられる。このことを、図６、図１２、および図８を用いて説明する。図８（ａ）は、図１２の昇圧回路の入力電流Ｉiと出力段のキャパシタＣ１２を流れる電流Ｉc12を示すグラフ図であり、図８（ｂ）は、図６の昇圧回路１ａを後記のような条件で動作させた際の入力電流Ｉinと出力段の平滑キャパシタを流れるリップル電流Ｉｃを示すグラフ図である。
【００４７】
図１２の昇圧回路９は、Ｌ１１を５０μＨ、Ｃ１２を１００μＦとして試作し、入力電圧３０Ｖ、出力６０Ｖ，１Ａで動作させた。一方、図６の昇圧回路１ａは、一実施例として、入力段のインダクタＬ１を２０μＨ、キャパシタＣ２，Ｃ３の並列容量を６６μＦとして試作し、入力電圧３０Ｖ、出力６０Ｖ，１Ａとなるよう動作させた。
【００４８】
このように入力段のインダクタおよび出力平滑キャパシタの回路定数は、従来の昇圧回路９より本発明の昇圧回路１ａの方が小さいが、図８に示すように、従来の昇圧回路９のリップル電流Ｉc12の実効値が２．２Ａrms（root mean square）であるのに対し、本発明の昇圧回路１ａのリップル電流Ｉｃの実効値は、１．２Ａrmsであり、従来型よりもリップルが少ないことを確認した。
【００４９】
また、２個のスイッチ素子ＳＷ１、ＳＷ２には電流Ｉinの２／３の電流（図３ＡのＩ１，図３ＢのＩ３）しか流れないので、ＤＣ／ＤＣコンバータとしての出力電圧・電流（容量）が同じなら、従来型と比べてスイッチ素子がひとまわり小さな電流容量値のもので済むという利点がある。
【００５０】
すなわち、スイッチ素子の導通時にそのスイッチ素子に流れる電流は、図１２の昇圧回路９では図８（ａ）の入力電流Ｉiそのものであり、最大値は８Ａほどである。これに対し、本発明の昇圧回路１ａでは、スイッチ素子ＳＷ１またはスイッチ素子ＳＷ２がonのとき、それぞれのスイッチ素子ＳＷ１またはスイッチ素子ＳＷ２に流れる電流Ｉ１または電流Ｉ３は、入力段のインダクタＬ１入力段のインダクタＬ１の電流Ｉinが最大値６Ａとなるとき、最大値４Ａにとどまる。換言すれば、本発明の一実施形態の昇圧回路によれば、４Ａのスイッチ容量で６Ａのトータル電流をコントロールできるということであり、スイッチ素子を小型化することが可能となる。
以上は、本発明の説明のために一例として具体的な構成による実施例を掲げたに過ぎないため、これに限定されるものではない。
＜第２の実施形態＞
【００５１】
例えば、図９は、本発明の第２の実施形態により出力電圧値を２段に切り替えるようにした昇圧回路の一例を示す回路図である。図９の昇圧回路２は、変圧器Ｔ１を変圧器Ｔ２で置き換え、スイッチ素子ＳＷ３〜ＳＷ８、ダイオードＤ５，Ｄ６，Ｄ７，Ｄ８およびインバータＩＮＶを追加した点を除けば、図１の昇圧回路１と同じである。なお、図９では、図１の巻線ｎ１，ｎ２，ｎ３に対応する巻線をそれぞれｎ２，ｎ１，ｎ２としたが、これは、巻数が同じ巻線に同じ記号を付けるように変更したためである。
【００５２】
変圧器Ｔ２は、変圧器Ｔ１の巻線ｎ０の両端に巻数の等しい巻線ｎ１３を追加し、リード線Ｐ１，Ｐ４をタップとし、新たなリード線Ｐ０およびＰ５を追加したものである。Ｐ０−Ｐ２間の巻線およびＰ３−Ｐ５間の巻線を巻線ｎ４とする。タップＰ１とスイッチ素子ＳＷ１との接続線には巻線選択用のスイッチ素子ＳＷ５が挿入され、タップＰ４とスイッチ素子ＳＷ２との接続線には巻線選択用のスイッチ素子ＳＷ６が挿入される。スイッチ素子ＳＷ５およびＳＷ６は、巻線選択信号ｎ２／ｎ４が例えば論理１の時にonになるようなものである。ここで、図９に示す「ｎ２（Ｈ）／ｎ４（Ｌ）」は、スイッチ素子ＳＷ５，ＳＷ６に関して「Ｈｉｇｈ」が入力されると巻線ｎ２が選択され、「Ｌｏｗ」が入力されると巻線ｎ４が選択されることを意味する。
【００５３】
変圧器Ｔ２のリード線Ｐ０，Ｐ５には、ダイオードＤ７，Ｄ８を介して巻線選択用のスイッチ素子ＳＷ７，ＳＷ８の一端がそれぞれ接続され、スイッチ素子ＳＷ７，ＳＷ８の他端と入出力共通導体との間には、スイッチ素子ＳＷ３，ＳＷ４がそれぞれ挿入され、スイッチ素子ＳＷ３とスイッチ素子ＳＷ７との接続点およびスイッチ素子ＳＷ４とスイッチ素子ＳＷ８との接続点には、ダイオードＤ５，Ｄ６のアノードがそれぞれ接続され、ダイオードＤ５，Ｄ６のカソードは、ダイオードＤ３，Ｄ４のカソードと共に出力導体Ｖoutに接続される。スイッチ素子ＳＷ７およびＳＷ８の制御端子には、巻線選択信号ｎ２（Ｈ）／ｎ４（Ｌ）をインバータＩＮＶで反転した信号が供給される。このように、巻線選択信号ｎ２（Ｈ）／ｎ４（Ｌ）により、変圧器Ｔ２の巻線ｎ２またはｎ４の何れか一方を選択的に使用することが可能となる。したがって、巻線ｎ１，ｎ２，ｎ４の巻数をそれぞれＮ１，Ｎ２，Ｎ４とすると、巻線選択信号ｎ２（Ｈ）／ｎ４（Ｌ）により、２種類の巻数比、すなわちＮ１：Ｎ２およびＮ１：Ｎ４により決定される２種類の出力電圧を切り替えることが可能となる。
【００５４】
なお、本実施形態においては、スイッチ素子ＳＷ１，ＳＷ２によって変圧器Ｔ２のタップＰ１，Ｐ４をチョッピングする場合、リード線Ｐ０／Ｐ５側に負の電圧が発生する。このため、通常のＭＯＳＦＥＴやＩＧＢＴをスイッチ素子として使用した場合、共通端子（ＣＯＭＭＯＮ）からスイッチ素子ＳＷ３，ＳＷ４，ＳＷ７，ＳＷ８の寄生ダイオードを通ってリード線Ｐ０／Ｐ５に電流が流れることになる。ダイオードＤ７，Ｄ８は、この電流を阻止するためのものである。
図１０は、本発明の第２の実施形態による昇圧回路の変形例を示す図である。図１０の昇圧回路２ａは、ダイオードＤ７，Ｄ８が削除された代わりに、スイッチ素子ＳＷ７，ＳＷ８が逆流阻止用のダイオードを備えた逆阻止型ＩＧＢＴに置き換わった点を除けば、図９の昇圧回路２と同じである。したがって、前記の第２の実施形態に関する説明は図１０の昇圧回路２ａに対しても真である。
【００５５】
なお、図９のスイッチ素子ＳＷ１，ＳＷ２への駆動信号Ａ１，Ｂ１のデューティサイクルとスイッチ素子ＳＷ３，ＳＷ４への駆動信号Ａ２，Ｂ２のデューティサイクルは同じでも異なっても良い。
第２の実施形態では、図１に示した変圧器Ｔ１の巻線ｎ０の両端に巻数の等しい巻線を追加するものとしたが、図１のＰ１−Ｐ２間の巻線およびＰ３−Ｐ４間の巻線の分割比が等しくなるように、Ｐ１−Ｐ２間巻線およびＰ３−Ｐ４間巻線にタップＰ０およびＰ５を追加してもよい。
【００５６】
さらに、第２の実施形態では、変圧器Ｔ２の出力側に回路を追加して、元の出力経路と追加した出力経路を切り替えることにより、出力電圧を２段に切り替えた。この代わりに、新たに追加されたリード線またはタップＰ０，Ｐ５を入力段のインダクタＬ１からの入力端子として使用し（新たなダイオードＤ５，Ｄ６をタップＰ０，Ｐ５と入力段のインダクタＬ１との間に挿入する）、元からあるダイオードＤ１，Ｄ２の岐路と追加したダイオードＤ５，Ｄ６の岐路を巻線選択信号により切り替えるように構成することも可能である。図９の変圧器Ｔ２を用いて、このような回路を構成した場合に実現される巻数比は、Ｎ１：Ｎ４と（Ｎ１＋２・Ｎ２）：Ｎ１３である。ここで、Ｎ１３は、巻線ｎ１３の巻数である。
【００５７】
なお、以上述べた実施形態においては、入出力電圧を正の電圧と仮定したが、本発明は、入出力電圧を負として実施することも可能である。この場合、ダイオードおよびスイッチ素子などの半導体素子および電解コンデンサの極性をすべて逆向きにすればよい。
＜第３の実施形態＞
【００５８】
図１１は、本発明の第３の実施形態による電源回路の構成を概念的に示す略ブロック図である。図１１において、電源回路５は、前記の昇圧回路１，１ａ，２または２ａ（以下、これらを代表して、「昇圧回路１／２」と記す）、および駆動信号発生回路１０を備える。昇圧回路は、本発明の原理を用いたものであれば、何でも良い。駆動信号発生回路１０は、昇圧回路１の出力電圧Ｖoutを監視し、出力電圧Ｖoutが所定の電圧範囲に入るような駆動信号Ａ，Ｂ（またはＡ１，Ｂ１，Ａ２，Ｂ２）を昇圧回路１／２に供給する。図１１の電源回路は、図１、図６、図９および図１０の昇圧回路と同様に２倍以上の昇圧比を得ることが可能となる。
また、駆動信号発生回路１０は、外部から与えられる信号（図１１では、出力調整信号と記した）により出力電圧Ｖoutを駆動信号により調節できる範囲で設定できるように構成しても良い。このように構成することにより、出力電圧を微調整することが可能となる。
【００５９】
以上説明した本発明に係る昇圧回路は、技術思想または原理に沿って前記の実施の形態に種々の変更、修正または追加を行うことができるものである。
例えば、図１においては、タップを使用した変圧器Ｔ１の例を掲げたが、変圧器Ｔ１としては、コアに３つの巻線を個別に形成したタイプを用いても良い。この場合、３つの巻線うち、２つの巻線の巻数が等しければ、各巻線の巻方向は任意である。ただし、３つの巻線を直列接続する際に、巻数の等しい巻線が両端に位置し、かつ直列接続した３つの巻線に電流を流した場合、各巻線が形成する磁束の方向が一致するように、結線する必要がある。このように直列接続した３つの巻線を端から順にｎ１，ｎ２，ｎ３とし、巻線ｎ１とｎ２との接続点をＰ２、巻線ｎ２とｎ３との接続点をＰ３、３つの巻線のｎ１側の端とＰ１、ｎ３側の端をＰ４とすると、前段のタップを用いた変圧器と全く同様に扱うことができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態による昇圧回路の構成を示す回路図である。
【図２】図１のスイッチ素子のゲート端子に印加する駆動信号の波形例を示す図である。
【図３Ａ】本発明の第１の実施形態による昇圧回路の第１スイッチ手段がonの場合の電流の流れを示す図である。
【図３Ｂ】本発明の第１の実施形態による昇圧回路の第２スイッチ手段がonの場合の電流の流れを示す図である。
【図４】本発明の第１の実施形態による昇圧回路の各部の信号波形を示すグラフである。
【図５】本発明の第１の実施形態による昇圧回路の動作原理を模式的に表した図である。
【図６】本発明の第１の実施形態による実用的な昇圧回路の一構成例を示す回路図である。
【図７】図１の変圧器の巻数をＮ１：Ｎ２：Ｎ３＝１：２：１としたときの各部の信号波形を示すグラフである。
【図８】図１２の古典的な回路と図６の本発明の昇圧回路のリップル電流を比較する図である。
【図９】本発明の第２の実施形態による昇圧回路の構成を示す回路図である。
【図１０】本発明の第２の実施形態による昇圧回路の変形例を示す図である。
【図１１】本発明の第３の実施形態による電源回路の構成を概念的に示すブロック図である。
【図１２】従来の古典的な昇圧回路の構成を示す電気回路図である。
【図１３】従来の別の昇圧回路の一例を示す電気回路図である。
【符号の説明】
【００６１】
１、１ａ、２  本発明の昇圧回路
５      本発明の電源回路
１０    駆動信号発生回路
Ｌ１    インダクタ（コイル）
Ｔ１〜Ｔ２  変圧器（変圧手段）
Ｄ１〜Ｄ８  ダイオード（整流手段）
ＳＷ１  スイッチ素子（第１スイッチ手段）
ＳＷ２  スイッチ素子（第２スイッチ手段）
ＳＷ３〜ＳＷ８  スイッチ素子
Ｃ１〜Ｃ３  キャパシタ
Ｖin    入力端子
Ｖout   出力端子
ＣＯＭＭＯＮ  共通端子
【図１】
0004746459.tif 000002
【図２】
0004746459.tif 000003
【図３Ａ】
0004746459.tif 000004
【図３Ｂ】
0004746459.tif 000005
【図４】
0004746459.tif 000006
【図５】
0004746459.tif 000007
【図６】
0004746459.tif 000008
【図７】
0004746459.tif 000009
【図８】
0004746459.tif 000010
【図９】
0004746459.tif 000011
【図１０】
0004746459.tif 000012
【図１１】
0004746459.tif 000013
【図１２】
0004746459.tif 000014
【図１３】
0004746459.tif 000015