(57)【特許請求の範囲】
【請求項１】
Ａ／Ｄ変換を行うための演算を行いディジタル信号を出力する複数段の縦列接続されたステージと、前記各ステージからのディジタル信号に基づきＡ／Ｄ変換出力信号を出力する演算処理を行うディジタル演算部と、前記各ステージの動作を制御するためのクロック信号を供給するクロック生成部とを備え、
前記各ステージは、前段の前記ディジタル信号に応じて所定のアナログ基準信号を出力する基準信号出力部と、前段のアナログ出力信号と前記アナログ基準信号の加減算を行い当段の前記アナログ出力信号として出力するアナログ信号処理部と、当段の前記アナログ出力信号に応じて前記ディジタル信号を出力する多値化部とを含み、
前記アナログ信号処理部は、演算増幅器と、第１の受動素子及び第２の受動素子とを含み、第１の期間に前段の前記アナログ出力信号を前記両受動素子にサンプリングし、第２の期間に前記受動素子のいずれか一方を前記演算増幅器の帰還素子として使用して、残余の受動素子にサンプリングされた信号と前記基準信号出力部からのアナログ基準信号の加減算を、前記演算増幅器でそれぞれ行うように構成されたパイプラインＡ／Ｄ変換器において、
前記ディジタル演算部は、前記各ステージの動作の制御を行う第１および第２制御信号を出力し、前記第１および第２制御信号に基づく前記各ステージの動作により得られたディジタル信号に基づき、ディジタル変換誤差の固有値を検出し、前記ディジタル変換誤差を補正して演算処理を行う機能を有し、
前記アナログ信号処理部および前記多値化部は、前記ディジタル演算部からの前記第１制御信号に応じて、前記アナログ出力信号に代えてテスト用信号を選択可能であり、
前記アナログ信号処理部はさらに、前記ディジタル演算部からの前記第２制御信号に応じて、前記第２の期間において前記帰還素子として、前記第１の受動素子および前記第２の受動素子のいずれか一方を選択して使用可能であることを特徴とするパイプラインＡ／Ｄ変換器。
【請求項２】
前記ディジタル演算部からの前記第１および第２制御信号に応じて、前記クロック生成部が供給する前記クロック信号が、前記各ステージの動作に対応するように制御される請求項１に記載のパイプラインＡ／Ｄ変換器。
【請求項３】
前記クロック生成部は、前記ディジタル演算部による前記ディジタル変換誤差の固有値の検出が、前記各ステージのうち、偶数段目または奇数段目のいずれにおいて行わせるかに応じて、前記クロック信号を選択して出力するように構成された請求項２記載のパイプラインＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦列接続された複数段の演算ステージによりＡ／Ｄ変換を行うパイプラインＡ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
ＡＶ分野、情報通信分野のディジタル化に伴い、キーデバイスであるＡ／Ｄ変換器において、高速化、高分解能化が要求されている。
【０００３】
図７は、一般的なパイプラインＡ／Ｄ変換器の構成を示す。このパイプラインＡ／Ｄ変換器は、アナログ入力信号Ａｉｎが入力されるサンプルホールド回路１と、それに縦列接続された（Ｎ−１）段のステージ、すなわち第１ステージ２［１］〜第（Ｎ−１）ステージ２［Ｎ−１］を備えている。なお、以下の説明において、ｋを１〜（Ｎ−１）までの整数として、各ステージ２［１］〜２［Ｎ−１］を、ステージ２［ｋ］により総称して記載する。サンプルホールド回路１および各段のステージ２［ｋ］は、各々ディジタル信号Ｄ１〜ＤＮを出力して、ディジタル演算回路３に供給する。ディジタル演算回路３は、ディジタル信号Ｄ１〜ＤＮに基づき、ＮビットのＡ／Ｄ変換出力信号Ｄｏｕｔを出力する。分解能に応じて縦列接続するステージ２［ｋ］の段数（Ｎ−１）が異なる。
【０００４】
サンプルホールド回路１は、アナログ入力信号Ａｉｎをサンプル・ホールドするサンプル・ホールド部、および３値化回路を有し、サンプル・ホールド部でサンプル・ホールドされた電圧Ｖｏ（１）から３値データであるディジタル信号Ｄ１を決定して、ディジタル演算回路３に出力する。ディジタル信号Ｄ１は、同時に第１ステージ２［１］にも供給される。また、第１ステージ２［１］には、電圧Ｖｏ（１）がアナログ出力信号として供給される。第１ステージ２［１］では、ディジタル信号Ｄ１およびアナログ出力信号Ｖｏ（１）に基づき、ディジタル信号Ｄ２およびアナログ出力信号Ｖｏ（２）を作成して、ディジタル演算回路３および第２ステージ２［２］に出力する。同様に、第ｋステージ２［ｋ］では、ディジタル信号Ｄ（ｋ−１）およびアナログ出力信号Ｖｏ（ｋ−１）に基づき、ディジタル信号Ｄｋおよびアナログ出力信号Ｖｏ（ｋ）を作成して、次段の第（ｋ＋１）ステージ２［ｋ＋１］に出力する。
【０００５】
各段のステージ２［ｋ］は、それぞれ、図８に示すような構成を有し、３値化回路４、アナログ基準信号生成回路５、およびアナログ信号処理回路６からなる。但し、図８では図示の便宜上、３値化回路４は前段である第（ｋ−１）ステージ２［ｋ−１］に属するものが示される。従って、３値化回路４には、第（ｋ−１）ステージ２［ｋ−１］のアナログ出力信号Ｖｏ（ｋ−１）が入力され、それに基きディジタル信号Ｄ（ｋ−１）を出力する。
【０００６】
３値化回路４から出力されるディジタル信号Ｄ（ｋ−１）は、第ｋステージ２［ｋ］のアナログ基準信号生成回路５に入力される。アナログ基準信号生成回路５は、ディジタル信号Ｄ（ｋ−１）に応じてアナログ基準信号＋Ｖｒｅｆ、−Ｖｒｅｆ、または０Ｖを出力し、アナログ信号処理回路６に供給する。アナログ信号処理回路６には更に、前段からのアナログ出力信号Ｖｏ（ｋ−１）が入力され、アナログ出力信号Ｖｏ（ｋ−１）と、アナログ基準信号とに基づく加算増幅処理が行われる。
【０００７】
アナログ信号処理回路６は、容量を用いたスイッチドキャパシタ型の増幅器として構成され、演算増幅器７と、容量Ｃ１，Ｃ２（以下の記載では、各々の容量値もＣ１，Ｃ２で表す）と、スイッチＳＷ１，ＳＷ２，ＳＷ３，Ｓｗ４、ＳＷ５とを有する。スイッチＳＷ１，ＳＷ２，ＳＷ５は、図９に示すクロックタイミングΦ１により、スイッチＳＷ３，Ｓｗ４は、クロックタイミングΦ２によりＯＮ／ＯＦＦ動作する。
【０００８】
次に図８における、アナログ信号処理回路６の動作について説明する。図９のクロックタイミングにおいて、１回のＡ／Ｄ変換が行われる単位の期間がＴで示される。期間Ｔは、期間ＡとＢからなる。クロックタイミングの期間Ａにおいて、図８におけるスイッチＳＷ１，ＳＷ２，ＳＷ５がＯＮし、スイッチＳＷ３，ＳＷ４がＯＦＦして、容量Ｃ１，Ｃ２に、前段からのアナログ出力信号Ｖｏ（ｋ−１）の電荷がサンプリングされる。クロックタイミングの期間Ｂにおいては、図８におけるスイッチＳＷ３，ＳＷ４がＯＮし、スイッチＳＷ１，ＳＷ２，ＳＷ５がＯＦＦする。それにより、期間Ａで容量Ｃ１，Ｃ２にサンプリングされた電荷が再配分され、電荷保存則により、アナログ出力信号Ｖｏ（ｋ−１）にアナログ基準信号を加減算した電圧を（Ｃ１＋Ｃ２）／Ｃ２倍した大きさのアナログ出力信号Ｖｏ（ｋ）が、演算増幅器７から出力される。
【０００９】
各ステージのアナログ信号処理回路６は上述の通りに動作し、上記構成のパイプラインＡ／Ｄ変換器の全体の動作としては、例えば、サンプルホールド回路１と偶数段目ステージは、図９のクロックタイミングの期間Ａにはサンプリング動作し、期間Ｂに（Ｃ１＋Ｃ２）／Ｃ２倍の増幅出力を行い、奇数段目ステージは、図９の期間Ｂにサンプリング動作し、期間Ｂに（Ｃ１＋Ｃ２）／Ｃ２倍の増幅出力を行うように構成される。
【００１０】
非特許文献１にも記載されているように、演算増幅器を構成する容量の相対精度が、Ａ／Ｄ変換器としての分解能を決定付ける。容量の相対精度は一般的に、容量値が大きいほど相対精度が良く、この容量の相対精度から分解能にあった容量値を決定する必要がある事が知られている。
【００１１】
しかしながら、１４ｂｉｔを超えるようなＡ／Ｄ変換器の場合、必要な容量の相対精度は非常に厳しいものとなる。つまり、容量の相対精度の誤差により、各ステージでの誤差が増幅されていき、影響は無視できなくなる。この様な容量の相対精度による誤差累積の影響を解消するために、特許文献１には、図１０〜図１２に示すような各ステージの構成が記載されている。
【００１２】
図１０に示す構成において、３値化回路４およびアナログ基準信号生成回路５は、図８に示した構成と同様である。アナログ信号処理回路６ａの構成が、図８に示した構成と異なり、演算増幅器７および容量Ｃ１，Ｃ２に対して、スイッチＳＷ６〜ＳＷ１２が設けられている。スイッチＳＷ６、７、１２は、図１１に示すクロックタイミングΦ１１により、スイッチＳＷ９、１０は、クロックタイミングΦ２１により、スイッチＳＷ８、１１は、クロックタイミングΦ２２により、各々ＯＮ／ＯＦＦ動作する。
【００１３】
この構成によれば、アナログ信号処理回路６ａは、図１１に示すクロックタイミングの期間Ｔを１／２の期間Ｔ１、Ｔ２に分けて、クロックタイミングΦ１１によりサンプル・ホールド動作を時分割で２回行い、各サンプル・ホールド動作ごとにアナログ出力信号Ｖｏ（ｋ）をそれぞれ出力する。すなわち、図１１の第１の期間Ｔ１と、第２の期間Ｔ２には、前段ステージからのアナログ出力信号を第１と第２の容量でサンプルした後、その両容量のうちいずれか一方を演算増幅器の帰還素子として使用し、他方の容量にサンプリングされたアナログ出力信号と、アナログ基準信号生成回路５からの所定のアナログ基準信号の加減算を演算増幅器７でそれぞれ行う。
【００１４】
また、前段ステージからのアナログ出力信号Ｖｏ（ｋ−１）に基いて、図１１の期間Ｔ１および期間Ｔ２にそれぞれ、３値化回路４による３値化が行われ、図１２に示すように、その論理状態に応じて各ステージの演算増幅器７の構成を切り替えて、容量の相対精度による誤差を極力排除する方向に特性を持たせる方法が用いられる。
【００１５】
すなわち、期間Ｔ１においては、３値化回路４の出力が第１の論理状態の場合には帰還素子として第１の容量を使用し、３値化回路４の出力が第２の論理状態の場合には帰還素子として第２の容量を使用する。一方期間Ｔ２においては、３値化回路４の出力が第１の論理状態の場合には帰還素子として第２の容量を使用し、３値化回路４の出力が第２の論理状態の場合には帰還素子として第１の容量を使用する。さらに各ステージの３値化回路４で３値化された期間Ｔ１、Ｔ２での出力を平均化回路で平均化することで、積分性誤差を極力排除できるようになり、高分解のＡ／Ｄ変換器を実現できる。
【特許文献１】特開２００１−３５２２４４号公報
【非特許文献１】“ＩＥＥＥ  Ｊ．ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，Ｖｏｌ．３６，ｐｐ．１９３１−１９３６，Ｄｅｃ．２００１『Ａ  ３−Ｖ  ３４０−ｍＷ  １４−ｂ  ７５−Ｍｓａｍｐｌｅ／ｓ  ＣＭＯＳ  ＡＤＣ  Ｗｉｔｈ  ８５−ｄＢ  ＳＦＤＲ』”
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、上述の従来例の構成の場合、Ａ／Ｄコンバータの動作周期（図１１のＴの期間）内で、第１の期間Ｔ１と第２の期間Ｔ２の動作を行わせるため、Ａ／Ｄ変換器を高速で動作させる場合には、各ステージの演算増幅器や３値化回路で、非常に動作速度の高い特性が必要となり、高分解能・高速Ａ／Ｄ変換器の実現が困難である。
【００１７】
本発明は、Ａ／Ｄ変換の動作速度を低下させることなく、各ステージのアナログ信号処理に用いられる容量の相対誤差に起因する変換誤差を抑制することが可能で、高分解能なパイプラインＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明のパイプラインＡ／Ｄ変換器は、Ａ／Ｄ変換を行うための演算を行いディジタル信号を出力する複数段の縦列接続されたステージと、前記各ステージからのディジタル信号に基づきＡ／Ｄ変換出力信号を出力する演算処理を行うディジタル演算部と、前記各ステージの動作を制御するためのクロック信号を供給するクロック生成部とを備える。前記各ステージは、前段の前記ディジタル信号に応じて所定のアナログ基準信号を出力する基準信号出力部と、前段のアナログ出力信号と前記アナログ基準信号の加減算を行い当段の前記アナログ出力信号として出力するアナログ信号処理部と、当段の前記アナログ出力信号に応じて前記ディジタル信号を出力する多値化部とを含む。前記アナログ信号処理部は、演算増幅器と、第１の受動素子及び第２の受動素子とを含み、第１の期間に前段の前記アナログ出力信号を前記両受動素子にサンプリングし、第２の期間に前記受動素子のいずれか一方を前記演算増幅器の帰還素子として使用して、残余の受動素子にサンプリングされた信号と前記基準信号出力部からのアナログ基準信号の加減算を、前記演算増幅器でそれぞれ行うように構成される。
【００１９】
そして、上記課題を解決するために、前記ディジタル演算部は、前記各ステージの動作の制御を行う第１および第２制御信号を出力し、前記第１および第２制御信号に基づく前記各ステージの動作により得られたディジタル信号に基づき、ディジタル変換誤差の固有値を検出し、前記ディジタル変換誤差を補正して演算処理を行う機能を有する。前記アナログ信号処理部および前記多値化部は、前記ディジタル演算部からの前記第１制御信号に応じて、前記アナログ出力信号に代えてテスト用信号を選択可能であり、前記アナログ信号処理部はさらに、前記ディジタル演算部からの前記第２制御信号に応じて、前記第２の期間において前記帰還素子として、前記第１の受動素子および前記第２の受動素子のいずれか一方を選択して使用可能である。
【発明の効果】
【００２２】
この構成によれば、ディジタル演算部からの制御信号に従って、各ステージでの容量の相対誤差による変換誤差の固有地を得ることができ、ディジタル演算部にて誤差補正を行うことができる。また、これらの一連の動作は、ディジタル演算部からの制御信号を受けたときだけに動作するために、誤差検出時以外は、背景技術の項で説明した一般的なパイプラインＡ／Ｄ変換器と同様の動作が行われ、一連の各ステージでの動作は、常に動作クロック周期で行われるため、Ａ／Ｄ変換周波数の高速化を実現できる。
【発明を実施するための最良の形態】
【００２３】
本発明のパイプラインＡ／Ｄ変換器において、前記ディジタル演算部からの前記第１および第２制御信号に応じて、前記クロック生成部が供給する前記クロック信号が、前記各ステージの動作に対応するように制御される構成とすることが好ましい。
【００２４】
また、前記クロック生成部は、前記ディジタル演算部による前記ディジタル変換誤差の固有値の検出が、前記各ステージのうち、偶数段目または奇数段目のいずれにおいて行わせるかに応じて、前記クロック信号を選択して出力するように構成されることが好ましい。
【００２５】
以下、本発明の実施形態について、図面を参照して説明する。本発明の実施の形態におけるパイプラインＡ／Ｄ変換器の構成について、図１〜図６を参照して説明する。
【００２６】
本実施形態のパイプラインＡ／Ｄ変換器は、図１に示すように、アナログ入力信号Ａｉｎを、最終的にＮビットのディジタル出力信号ＤｏｕｔにＡ／Ｄ変換するために、サンプルホールド回路１０と、それに縦列接続された（Ｎ−１）段のステージ、すなわち第１ステージ１１［１］〜第（Ｎ−１）ステージ１１［Ｎ−１］を備えている。なお、以下の説明において、ｋを１〜（Ｎ−１）までの整数として、各ステージ１１［１］〜１１［Ｎ−１］を、ステージ１１［ｋ］により総称して記載する。
【００２７】
サンプルホールド回路１０および各段のステージ１１［ｋ］は、基本的な機能は図７に示した従来例と同様であり、各々ディジタル信号Ｄ１〜ＤＮを出力して、ディジタル演算回路１３に供給する。ディジタル演算回路１３は、ディジタル信号Ｄ１〜ＤＮに基づき、ＮビットのＡ／Ｄ変換出力信号Ｄｏｕｔを出力する。本実施の形態のディジタル演算回路１３は、後述する誤差検出補正機能を有する。
【００２８】
クロックジェネレータ１２は、クロック信号ＣＬＫに基づき、各ステージ１１［ｋ］の動作クロックを生成して供給する。ディジタル演算回路１３は、クロックジェネレータ１２に第１制御信号Φ００−０〜Φ００−Ｍ、及び第２制御信号Φ０１−０〜Φ０１−Ｍを供給する。クロックジェネレータ１２は第１および第２制御信号に基づき、通常のＡ／Ｄ変換の動作、および各ステージ１１［ｋ］の出力から各ステージ１１［ｋ］の持つ誤差固有値を検出して補正する動作に各々合わせて、動作クロックを生成する。
【００２９】
図２に、各段のステージ１１［ｋ］の構成を示す。各段のステージ１１［ｋ］は各々、多値化回路１７、アナログ基準信号生成回路１８、およびアナログ信号処理回路１９からなる。但し、図２では図示の便宜上、多値化回路１７は前段である第（ｋ−１）ステージ１１［ｋ−１］に属するものが示される。従って、多値化回路１７には、第（ｋ−１）ステージ１１［ｋ−１］のアナログ出力信号Ｖｏ（ｋ−１）が入力され、それに基きディジタル信号Ｄ（ｋ−１）を出力する。
【００３０】
多値化回路１７は、２個の比較器１４ａ，１４ｂ、デコーダ１５、およびスイッチＳＷ１３〜ＳＷ１８により構成される。スイッチＳＷ１３、ＳＷ１４は、図３に示す動作クロックΦ１２により動作し、テスト用信号Ｔｉｎｋの入力を制御する。スイッチＳＷ１５、ＳＷ１６は動作クロックΦ１１により動作し、アナログ出力信号Ｖｏ（ｋ−１）の入力を制御する。スイッチＳＷ１７、ＳＷ１８は動作クロックΦ２０により動作し、各々、−１／４×Ｖｒｅｆ、＋１／４×Ｖｒｅｆの入力を制御する。
【００３１】
比較器１４ａ、１４ｂの＋側入力端子には、スイッチＳＷ１５、ＳＷ１６を介して前段ステージからのアナログ出力信号Ｖｏ（ｋ−１）が入力されるか、もしくはスイッチＳＷ１３，ＳＷ１４を介してテスト用信号Ｔｉｎｋが入力される。比較器１４ａ、１４ｂの−入力端子には各々、正の閾値電圧（＋１／４×Ｖｒｅｆ）、負の閾値電圧（−１／４×Ｖｒｅｆ）が入力される。比較器１４ａ、１４ｂの出力は、デコーダ１５に入力される。
【００３２】
デコーダ１５は、比較器１４ａ、１４ｂの出力に基づき、ディジタル信号Ｄ（ｋ−１）を生成し、ディジタル演算回路１３およびアナログ基準信号生成回路１８に供給する。ディジタル信号Ｄ（ｋ−１）としては、入力されたアナログ出力信号Ｖｏ（ｋ−１）、もしくはテスト用信号Ｔｉｎｋが（１／４×Ｖｒｅｆ）を上回る場合には「１」が、（１／４×Ｖｒｅｆ）と（−（１／４×Ｖｒｅｆ））との間にある場合には「０」が、（−（１／４×Ｖｒｅｆ））を下回る場合には「−１」が生成される。
【００３３】
アナログ基準信号生成回路１８は、多値化回路１７からのディジタル信号に応じてアナログ基準信号を出力する。すなわち、多値化回路１７からの出力が「１」の場合には（＋Ｖｒｅｆ）を、「０」の場合には（０Ｖ）を、「−１」の場合には（−Ｖｒｅｆ）をそれぞれ選択して出力する。
【００３４】
アナログ信号処理回路１９は、演算増幅器１６、容量Ｃ１，Ｃ２、およびスイッチＳＷ１９〜２７からなり、容量Ｃ１，Ｃ２を受動素子として用いたスイッチドキャパシタ型の増幅器を構成する。スイッチＳＷ１９、ＳＷ２０は、図３に示す動作クロックΦ１２により動作し、テスト用信号Ｔｉｎｋの入力を制御する。スイッチＳＷ２１、ＳＷ２２は動作クロックΦ１１により動作し、アナログ出力信号Ｖｏ（ｋ−１）の入力を制御する。スイッチＳＷ２３、ＳＷ２４はそれぞれ、動作クロックΦ２２、Φ２１により動作し、アナログ基準信号生成回路１８からの出力信号の入力を制御する。スイッチＳＷ２５、ＳＷ２６はそれぞれ、動作クロックΦ２２、Φ２１により動作し、演算増幅器１６の帰還を構成する容量Ｃ１，Ｃ２を切り換える。スイッチＳＷ２７は動作クロックΦ１０により動作し、接地電位との接続を制御する。演算増幅器１６からアナログ出力信号Ｖｏ（ｋ）が出力される。
【００３５】
以上のとおり、サンプルホールド回路１０と各ステージ１１［ｋ］は、クロックジェネレータ１２から供給される、図３に示す動作クロックのタイミングで動作する。サンプルホールド回路１０は、図３に示す期間Ｔの間に実行される１回のサンプル・ホールド動作により、アナログ入力信号Ａｉｎに基づいてアナログ出力信号Ｖｏ（１）を出力する。その出力信号に基づいて、次段の第１ステージ１１［１］の多値化回路１７により、ディジタル信号Ｄ１を決定する。以降のステージ１１［１］〜１１［Ｎ−１］は、サンプルホールド回路１０または前段ステージからのアナログ出力信号Ｖｏ（ｋ−１）に基づき、図３に示す期間Ｔの間に実行される１回のサンプル・ホールド動作により、アナログ出力信号Ｖｏ（ｋ）を出力する。また、多値化回路１７により、そのアナログ出力信号Ｖｏ（ｋ）に基づいてディジタル信号Ｄｋが、誤差検出補正機能を有するディジタル演算回路１３にそれぞれ入力される。
【００３６】
本実施形態のパイプラインＡ／Ｄ変換器では、ディジタル演算回路１３に補正開始信号が入力された際に、ディジタル演算回路１３から、補正対象段の入力信号を制御可能な第１制御信号Φ００−０〜Φ００−Ｍ、および第２制御信号Φ０１−０〜Φ０１−Ｍが、それぞれ数クロック期間の間出力される。
【００３７】
第１制御信号は、例えば、第１ステージ１１［１］から順に後段ステージへの入力信号を制御する場合には、Φ００−０→Φ００−１→  ・・・  →Φ００−Ｍの順で、もしくはＭステージ１１［Ｍ］から順に前段ステージへの入力信号を制御する場合には、Φ００−Ｍ→  ・・・  →Φ００−１→Φ００−０の順で出力される。第１制御信号Φ００−０〜Φ００−Ｍは各々、図３に示すΦ００−ｋの様に、ステージ制御期間はＨｉｇｈレベル、制御終了後Ｌｏｗレベルに切替る波形を有する。この第１制御信号がＨｉｇｈレベルの期間には、後述のように、アナログ出力信号Ｖｏ（１）〜Ｖｏ（Ｍ）の信号入力から、テスト用信号Ｔｉｎ１〜ＴｉｎＭの信号入力に切替る。
【００３８】
また、第２制御信号Φ０１−ｋは、図３に示すようにＨｉｇｈレベル期間と、Ｌｏｗレベル期間を有する。すなわち、第１制御信号Φ００−ｋにより入力信号の制御を受けたステージでは、第１制御信号がＨｉｇｈレベルの期間中に、第２制御信号Φ０１−ｋにより、Ｈｉｇｈレベル期間とＬｏｗレベル期間で、後述の通り、そのステージ内の容量Ｃ１，Ｃ２の接続状態が切り替えられる。それにより、切り替え前後でのディジタル信号Ｄｋの差分を、入力信号の制御を受けたステージの誤差データとして、ディジタル演算回路１３にて検出し、補正分のデータを演算する。これら一連の動作が、第１制御信号Φ００−ｋがＨｉｇｈレベルの期間中に行われ、第１制御信号Φ００−ｋによる補正対象Ｍ段すべてのステージに対しての制御終了後に、ディジタル演算回路１３では、得られた各ステージでの補正分のデータを用いて、Ａ／Ｄ変換の演算処理を行う。
【００３９】
これら、Ｍステージまでの入力信号の制御および、容量Ｃ１，Ｃ２の接続状態の制御は、図１のクロックジェネレータ１２から出力されるクロック信号の動作を、第１および第２制御信号により制御することで行われる。
【００４０】
図１のパイプラインＡ／Ｄ変換器において、補正対象段をＭ段目までとした場合の、ディジタル演算回路１３の動作について、図４に示すフロチャートを参照して説明する。
【００４１】
まず、ディジタル演算回路１３に補正開始信号が入力される（ステップＳ１）。補正開始信号に応じて、ステージの初期化を行う（ステップＳ２）。次に、第１制御信号Φ００−ｋを制御して、補正対象段のステージを選択する（ステップＳ３）。第１制御信号Φ００−ｋが入力されるステージでは、テスト用信号が入力される。次に、Ａ／Ｄ変換誤差の累計値をリセットし（ステップＳ４）、さらに、テスト用信号を初期化する（ステップＳ５）。すなわち、補正動作に伴い、Ａ／Ｄ変換器の入力信号を一定のＤＣステップ（例えば１／８ＬＳＢレベルのＤＣ変化量）で変化させた時のディジタル信号を記録することになるが、このＡ／Ｄ変換器の入力信号を初期値に戻す。
【００４２】
次に、第２制御信号Φ０１−ｋを制御して、補正対象段における容量Ｃ１，Ｃ２の接続を、第１の組み合わせに設定し（ステップＳ６）、補正対象段のステージを動作させて、出力されたディジタル信号Ｄｋ１を記憶する（ステップＳ７）。更に、第２制御信号Φ０１−ｋを制御して、補正対象段における容量Ｃ１，Ｃ２の接続を第２の組み合わせに設定し（ステップＳ８）、補正対象段のステージを動作させる。出力されたディジタル信号Ｄｋ２と、ステップＳ６で記憶されたディジタル信号Ｄｋ１との差分を計算し（ステップＳ９）、差分値を、前段までの累計値に加算する（ステップＳ１０）。
【００４３】
次に、テスト用信号の入力値が最後の値でなければ（ステップＳ１１）、ステップＳ６に戻って上記ステップを繰り返す。テスト用信号の入力値が最後の値であれば（ステップＳ１１）、累計値より誤差の固有値を計算する（ステップ１２）。
【００４４】
次に、補正対象段の選択が全て終了していなければ（ステップＳ１３）、第１制御信号Φ００−ｋを制御して、次の補正対象段のステージを選択し（ステップＳ１４）、ステップＳ４に戻って上記ステップを繰り返す。補正対象段の選択が全て終了していれば（ステップＳ１３）、誤差固有値を検出する動作を終了する。
【００４５】
以上のようにして、ディジタル演算回路１３では、テスト用信号入力を一定のＤＣステップで変化させた時に、第２制御信号の制御により切り替えられた受動素子の接続状態で得られるディジタル出力の間に生ずる差分値を累計し、図５に示す誤差の固有値を算出する。第１制御信号を制御して補正対象Ｍ段全ての誤差固有値が得られた後、下記の（式１）の演算により、誤差補正が完了する。
【００４６】
補正後ディジタル出力＝
（Ａ／Ｄ変換器補正前のディジタル出力）−（Σ誤差固有値計算結果）    
（１）
次に本実施形態のパイプラインＡ／Ｄ変換器における各ステージの動作について、図２および図３を参照してより詳細に説明する。
【００４７】
図２に示すステージの構成では、ディジタル演算回路１３から供給される第１制御信号Φ００−ｋのＨｉｇｈ期間には、動作クロックΦ１１は常にＬｏｗ固定で、Φ１２により動作する。第１制御信号Φ００−ｋのＬｏｗ期間には、Φ１２は常にＬｏｗ固定で、Φ１１により動作する。一方、第２制御信号Φ０１−ｋのＨＩｇｈ期間には、Φ２２は常にＬｏｗ固定で、Φ２１により動作する。第２制御信号Φ０１−ｋのＬｏｗ期間には、Φ２１は常にＬｏｗ固定で、Φ２２により動作する。
【００４８】
図３の動作クロックΦ１０、Φ２０は、ディジタル演算回路１３からの、第１及び第２制御信号の影響を受けず常に動作する。これにより、ステージの動作は、図３の第１制御信号Φ００−ｋがＨＩｇｈ期間で、かつ第２制御信号Φ０１−ｋもＨｉｇｈ期間の場合、多値化回路１７はテスト用信号Ｔｉｎｋの入力に応じて動作し、またアナログ信号処理回路１９もテスト用信号Ｔｉｎｋに基づいて動作する。
【００４９】
まず多値化回路１７は、Φ１２のタイミングでＳＷ１３，ＳＷ１４により、テスト用信号Ｔｉｎｋを比較器１４ａ、１４ｂの＋入力端子に入力し、Φ２０のタイミングでＳＷ１７，ＳＷ１８により、閾値電圧を比較器１４ａ、１４ｂの−入力端子に入力し、この比較器の出力に基づいてデコーダ１５からデコードされた結果が出力される。アナログ信号処理回路１９は、Φ１２のタイミングでＳＷ１９，ＳＷ２０により、テスト用信号Ｔｉｎｋを容量Ｃ１，Ｃ２にサンプリングする。この時Φ１０のタイミングでＳＷ２７により、容量Ｃ１，Ｃ２の反対側電極は接地されている。次にΦ２１のタイミングで、ＳＷ２４により容量Ｃ２の片側には、前述のデコーダ１５出力に応じて選択されたアナログ基準信号生成回路１８からの出力が接続され、またＳＷ２５により容量Ｃ１の片側は演算増幅器１６の出力に接続され帰還を構成する。これによりアナログ信号処理回路１９からは、入力されたテスト用信号Ｔｉｎｋを（Ｃ１＋Ｃ２）／Ｃ１倍したアナログ信号が出力される。
【００５０】
次に図３の第１制御信号Φ００−ｋがＨＩｇｈ期間で、かつ第２制御信号Φ０１−ｋがＬｏｗ期間の場合、多値化回路１７はテスト用信号Ｔｉｎｋの入力に応じて動作し、またアナログ信号処理回路１９もテスト用信号Ｔｉｎｋに基づいて動作する。まず多値化回路１７は、Φ１２のタイミングでＳＷ１３，ＳＷ１４により、テスト用信号Ｔｉｎｋを比較器１４ａ、１４ｂの＋入力端子に入力し、Φ２０のタイミングでＳＷ１７，ＳＷ１８により、閾値電圧を比較器１４ａ、１４ｂの−入力端子に入力し、この比較器の出力に基づいてデコーダ１５からデコードされた結果が出力される。アナログ信号処理回路１９は、Φ１２のタイミングでＳＷ１９，ＳＷ２０により、テスト用信号Ｔｉｎｋを容量Ｃ１，Ｃ２にサンプリングする。この時Φ１０のタイミングでＳＷ２７により、容量Ｃ１，Ｃ２の反対側電極は接地されている。次にΦ２２のタイミングで、ＳＷ２３により容量Ｃ１の片側には、前述のデコーダ１５出力に応じて選択されたアナログ基準信号生成回路１８からの出力が接続され、またＳＷ２６により容量Ｃ２の片側は演算増幅器１６の出力に接続され帰還を構成する。これによりアナログ信号処理回路１９からは、入力されたテスト用信号Ｔｉｎｋを（Ｃ１＋Ｃ２）／Ｃ２倍したアナログ信号が出力される。
【００５１】
次に図３の第１制御信号Φ００−ｋがＬｏｗ期間で、かつ第２制御信号Φ０１−ｋがＨｉｇｈ期間の場合、多値化回路１７およびアナログ信号処理回路１９は、サンプルホールド回路１０からの出力もしくは前段ステージ１１［ｋ−１］からの出力信号に応じて動作する。
【００５２】
まず多値化回路１７、はΦ１１のタイミングでＳＷ１５，ＳＷ１６により、サンプルホールド回路１０からの出力もしくは前段ステージ１１［ｋ−１］からの出力信号を比較器１４ａ、１４ｂの＋入力端子に入力し、Φ２０のタイミングでＳＷ１７，ＳＷ１８により、閾値電圧を比較器１４ａ、１４ｂの−入力端子に入力し、この比較器の出力に基づいてデコーダ１５からデコードされた結果が出力される。アナログ信号処理回路１９は、Φ１１のタイミングでＳＷ２１，ＳＷ２２により、サンプルホールド回路１０からの出力もしくは前段ステージ１１［ｋ−１］からの出力信号を容量Ｃ１，Ｃ２にサンプリングする。この時Φ１０のタイミングでＳＷ２７により、容量Ｃ１，Ｃ２の反対側は接地されている。
【００５３】
次にΦ２１のタイミングで、ＳＷ２４により容量Ｃ２の片側には、デコーダ１５出力に応じて選択されたアナログ基準信号生成回路１８からの出力が接続され、またＳＷ２５により容量Ｃ１の片側は演算増幅器１６の出力に接続され帰還を構成する。これによりアナログ信号処理回路１９からは、入力されたサンプルホールド回路１０からの出力もしくは前段ステージ１１［ｋ−１］からの出力信号を（Ｃ１＋Ｃ２）／Ｃ２倍したアナログ信号が出力される。
【００５４】
次に図３の第１制御信号Φ００−ｋがＬｏｗ期間で、かつ第２制御信号Φ０１−ｋがＬｏｗ期間の場合、多値化回路１７およびアナログ信号処理回路１９は、サンプルホールド回路１０からの出力もしくは前段ステージ１１［ｋ−１］からの出力信号に応じて動作する。
【００５５】
まず多値化回路１７は、Φ１１のタイミングでＳＷ１５，ＳＷ１６により、サンプルホールド回路１０からの出力もしくは前段ステージ１１［ｋ−１］からの出力信号を比較器１４ａ、１４ｂの＋入力端子に入力し、Φ２０のタイミングでＳＷ１７，ＳＷ１８により、閾値電圧を比較器１４ａ、１４ｂの−入力端子に入力し、この比較器の出力に基づいてデコーダ１５からデコードされた結果が出力される。アナログ信号処理回路１９は、Φ１１のタイミングでＳＷ２１，ＳＷ２２により、サンプルホールド回路１０からの出力もしくは前段ステージ１１［ｋ−１］からの出力信号を容量Ｃ１，Ｃ２にサンプリングする。この時Φ１０のタイミングでＳＷ２７により、容量Ｃ１，Ｃ２の反対側は接地されている。
【００５６】
次にΦ２２のタイミングで、ＳＷ２３により容量Ｃ１の片側には、デコーダ１５出力に応じて選択されたアナログ基準信号生成回路１８からの出力が接続され、またＳＷ２６により容量Ｃ２の片側は演算増幅器１６の出力に接続され帰還を構成する。これによりアナログ信号処理回路１９からは、入力されたサンプルホールド回路１０からの出力もしくは前段ステージ１１［ｋ−１］からの出力信号を（Ｃ１＋Ｃ２）／Ｃ２倍したアナログ信号が出力される。
【００５７】
このように補正対象ステージが第ｋステージ１１［ｋ］の場合は、第１制御信号Φ００−ｋがＨｉｇｈレベルの期間中に、第２制御信号Φ０１−ｋがＨｉｇｈレベルの時と、Ｌｏｗレベルの時とで、アナログ信号処理回路１９による増幅は、（Ｃ１＋Ｃ２）／Ｃ１倍と（Ｃ１＋Ｃ２）／Ｃ２倍になり、容量Ｃ１とＣ２が理想的に等しければ、これらの増幅は、ともに２倍となる。しかし、容量Ｃ１とＣ２との間に相対精度の誤差が存在した場合は、信号の増幅に差が生じる。この第ｋステージ１１［ｋ］のアナログ信号処理回路１９の誤差を持った出力を、第（ｋ＋１）ステージ〜第（Ｎ−１）ステージまでを用いてディジタル変換したディジタル出力結果と、テスト用信号をディジタル変換した時の期待ディジタル出力と比較し、演算することにより、第ｋステージ１１［ｋ］での容量相対精度による誤差分を検出することが出来る。
【００５８】
次に、図３に示すようなクロックタイミングで各ステージの動作を制御するクロックジェネレータ１２の構成を、図６を参照して説明する。図６のクロックジェネレータは、クロック生成回路２０、奇数／偶数ステージ設定回路２１、および動作決定回路２２［１］〜２２［Ｍ］から構成される。
【００５９】
クロック生成回路２０は、クロック１出力と、逆相のクロック２出力を生成する。奇数／偶数ステージ設定回路２１は、第１制御信号Φ００−ｋの偶数番目の入力を受けて、クロック１出力とクロック２出力を選択する。動作決定回路２２［１］〜２２［Ｍ］は、第１制御信号Φ００−０〜Φ００−Ｍおよび第２制御信号Φ０１−０〜Φ０１−Ｍを受けて、第１ステージから第Ｍステージまでのそれぞれの動作を設定する動作クロックを出力する。それぞれ２２［１］は第１ステージ用動作決定回路、２２［２］は第２ステージ用動作決定回路、・・・、２２［Ｍ］は第Ｍステージ用動作決定回路である。
【００６０】
図１のディジタル演算回路１３からの第１制御信号Φ００−ｋを受けたとき、奇数番目ステージの誤差検出の場合、すなわち第１制御信号Φ００−０、Φ００−２、Φ００−４・・・の場合なら、奇数／偶数ステージ設定回路２１の出力ＣＬＫＡには、クロック生成回路２０のクロック１出力が、出力ＣＬＫＢには、クロック生成回路２０のクロック２出力が出力される。偶数番目ステージの誤差検出の場合、すなわち第１制御信号Φ００−１、Φ００−３、Φ００−５・・・の場合なら、奇数／偶数ステージ設定回路２１の出力ＣＬＫＡには、クロック生成回路２０のクロック２出力が、出力ＣＬＫＢには、クロック生成回路２０のクロック１出力が出力される。これにより、奇数段のステージを補正対象ステージとした場合と、偶数段ステージを補正対象段ステージとした場合とで、動作クロックの位相を合わせることができる。
【００６１】
動作決定回路２２［１］〜２２［Ｍ］には、それぞれ対応する第１制御信号Φ００−０〜Φ００−Ｍと第２制御信号Φ０１−０〜Φ０１−Ｍが入力され、また、スイッチＯＦＦ信号と、奇数／偶数ステージ設定回路２１の出力ＣＬＫＡおよびＣＬＫＢが入力される。動作決定回路２２［１］〜２２［Ｍ］のうち、奇数ステージ用と偶数ステージ用とでは、ＣＬＫＡとＣＬＫＢの接続は交互に入れ替わっている。例えば第１ステージ用動作決定回路２２［１］においては、第１制御信号Φ００−０がＨｉｇｈレベルの場合、Φ１１−０出力にはスイッチＯＦＦ信号が出力され、Φ１２−０出力にはＣＬＫＡが出力され、第１制御信号Φ００−０がＬｏｗレベルの場合、Φ１２−０出力にはスイッチＯＦＦ信号が出力され、Φ１１−０出力にはＣＬＫＡが出力される。また第２制御信号Φ０１−０がＨｉｇｈレベルの場合、Φ２２−０出力にはスイッチＯＦＦ信号が出力され、Φ２１−０出力にはＣＬＫＢが出力され、第２制御信号Φ０１−０がＬｏｗレベルの場合、Φ２１−０出力にはスイッチＯＦＦ信号が出力され、Φ２２−０出力にはＣＬＫＢが出力される。
【００６２】
また偶数ステージにあたる例えば第２ステージ用動作決定回路２２［２］では、前述の通り、ＣＬＫＡとＣＬＫＢの接続が入れ替わっているため、例えば第１制御信号Φ００−１がＨｉｇｈレベルの場合、Φ１１−１出力にはスイッチＯＦＦ信号が出力され、Φ１２−１出力にはＣＬＫＢが出力され、第１制御信号Φ００−１がＬｏｗレベルの場合、Φ１２−１出力にはスイッチＯＦＦ信号が出力され、Φ１１−１出力にはＣＬＫＢが出力される。また第２制御信号Φ０１−１がＨｉｇｈレベルの場合、Φ２２−１出力にはスイッチＯＦＦ信号が出力され、Φ２１−１出力にはＣＬＫＡが出力され、第２制御信号Φ０１−１がＬｏｗレベルの場合、Φ２１−１出力にはスイッチＯＦＦ信号が出力され、Φ２２−１出力にはＣＬＫＢが出力される。
【００６３】
以上の構成を持つクロックジェネレータ１２を用いることにより、図１に示した本実施の形態のパイプラインＡ／Ｄ変換器では、ディジタル演算回路１３からの第１制御信号Φ００−ｋが補正対象としたステージでは、入力信号として前段からのアナログ出力信号Ｖｏ（ｋ−１）ではなく、テスト用信号Ｔｉｎｋを用い、補正対象のステージ以降のステージを用いて処理されたディジタル信号を、ディジタル演算回路１３に出力する。またディジタル演算回路１３からの第２制御信号Φ０１−ｋにより、補正対象のステージでは受動素子である容量Ｃ１、Ｃ２の接続状態が切替り、入力信号としてテスト用信号Ｔｉｎｋを用い、補正対象のステージ以降のステージを用いて処理されたディジタル信号をディジタル演算回路１３に出力する。この第２制御信号Φ０１−ｋの切り替え前後での演算結果を用いて、ディジタル演算回路１３で誤差検出が行われる。この動作が補正対象段第１ステージから第Ｍステージまですべてにおいて行われた後に、パイプラインＡ／Ｄ変換器としての補正データを決定し、この補正データを用いて、パイプラインＡ／Ｄ変換器のアナログ入力信号Ａｉｎに応じて出力するＮビットのディジタル出力Ｄ１〜ＤＮを補正する。
【００６４】
以上のような構成により、誤差検出をディジタル演算回路１３からの第１制御信号と第２制御信号により各ステージの動作を制御する。各ステージは常に動作クロック周期で動作するため、動作クロック周期内で２つの期間に分けて各ステージを動作させて誤差成分を排除していた従来のパイプラインＡ／Ｄ変換器に比べ、Ａ／Ｄ変換処理の高速化が実現できると共に、各ステージでの誤差を検出し易い構成となっている。
【００６５】
なお、ディジタル演算回路１３に対する補正開始信号の入力、すなわち誤差検出補正の動作開始は、通常は、パイプラインＡ／Ｄ変換器の動作を開始させる時に、通常のＡ／Ｄ変換動作に先立って行われる。但し、使用する状況に応じて、他の種々のタイミングで誤差検出補正の動作を行うことができる。
【産業上の利用可能性】
【００６６】
本発明のパイプラインＡ／Ｄ変換器は、高分解能・高速化が要求される場合に、容量の相対精度による誤差の影響を検出・補正して、高精度を得ることができ、ＡＶ分野、情報通信分野に有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施形態におけるパイプラインＡ／Ｄ変換器の構成を示すブロック図
【図２】図１のパイプラインＡ／Ｄ変換器を構成するステージの例を示す回路図
【図３】図１のパイプラインＡ／Ｄ変換器に用いる動作クロックのタイミングチャート図
【図４】図１のパイプラインＡ／Ｄ変換器を構成するディジタル演算回路の動作を示すフロチャート
【図５】図１のパイプラインＡ／Ｄ変換器のステージの誤差特性を示す図
【図６】図１のパイプラインＡ／Ｄ変換器を構成するクロックジェネレータの構成例を示す回路図
【図７】従来例のパイプラインＡ／Ｄ変換器の構成を示すブロック図
【図８】同パイプラインＡ／Ｄ変換器を構成するステージの例を示すブロック図
【図９】図７のパイプラインＡ／Ｄ変換器に用いる動作クロックのタイミングチャート図
【図１０】他の従来例のパイプラインＡ／Ｄ変換器を構成するステージの例を示す回路図
【図１１】図１０のパイプラインＡ／Ｄ変換器に用いる動作クロックのタイミングチャート図
【図１２】図１０のパイプラインＡ／Ｄ変換器に用いる各ステージに入力されるディジタル信号の状態と、それに対応して生成される制御信号の関係を示す図である。
【符号の説明】
【００６８】
１、１０  サンプルホールド回路
２［１］〜２［Ｎ−１］、１１［１］〜１１［Ｎ−１］  ステージ
３、１３  ディジタル演算回路
４  ３値化回路
５、１８  アナログ基準信号生成回路
６、６ａ、１９  アナログ信号処理回路
７、１６  演算増幅器
１２  クロックジェネレータ
１４ａ，１４ｂ  比較器
１５  デコーダ
１７  多値化回路
２０  クロック生成回路
２１  奇数／偶数ステージ設定回路
２２［１］〜２２［Ｍ］  動作決定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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