(57)【特許請求の範囲】
【請求項１】
それぞれが、ゲート端子をワード線と接続されたセルトランジスタと、前記セルトランジスタのソース端子に一端を接続された強誘電体キャパシタと、を具備する複数のメモリセルと、
前記複数のメモリセルのそれぞれの前記セルトランジスタのドレイン端子をプレート線とし且つそれぞれの前記強誘電体キャパシタの他端をローカルビット線として、ソース端子を前記プレート線と接続され、且つドレイン端子を前記ローカルビット線と接続された、リセットトランジスタと、
ソース端子を前記ローカルビット線と接続され、且つドレイン端子をビット線と接続された、ブロック選択トランジスタと、
を具備するメモリセルブロックを有し、
スタンバイ時、前記セルトランジスタはオン状態とされ、前記リセットトランジスタはオン状態とされ、
アクティブ時、選択された前記メモリセルブロックの選択された前記メモリセルの前記セルトランジスタはオン状態とされ、選択された前記メモリセルブロックの選択されていない前記メモリセルの前記セルトランジスタはオフ状態とされ、選択されていない前記メモリセルブロックの前記セルトランジスタはオン状態とされ、選択された前記メモリセルブロックの前記ブロック選択トランジスタはオン状態とされ、選択されていない前記メモリセルブロックの前記ブロック選択トランジスタはオフ状態とされ、選択された前記メモリセルブロックの前記リセットトランジスタはオフ状態とされ、選択されていない前記メモリセルブロックの前記リセットトランジスタはオン状態とされる、
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、前記ビット線に接続された隣接した２つの前記メモリセルブロックは前記プレート線に接続されることを特徴とする半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、前記ローカルビット線は、前記強誘電体キャパシタより上層に形成されることを特徴とする半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、前記ローカルビット線は、前記強誘電体キャパシタより下層に形成されることを特徴とする半導体集積回路装置。
【請求項５】
半導体基板上に形成された請求項１乃至請求項４のいずれか１項に記載の前記半導体集積回路装置と、
前記半導体基板上に形成された論理回路と、
を具備することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、例えば不揮発性の強誘電体メモリに関する。
【背景技術】
【０００２】
今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static RAM）、不揮発性のＭＲＯＭ（Mask Read Only Memory）、ＦｌａｓｈＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）等が市場に出まわっている。特に、ＤＲＡＭは揮発性メモリであるにも関わらず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４）、高速性の点で優れており、市場の殆どを占めている。書き換え可能で不揮発性のＦｌａｓｈＥＥＰＲＯＭは、不揮発性で、電源を切っても情報の記憶が可能である。しかしながら、書き換え回数（Ｗ／Ｅ回数）が１０の６乗程度である、また書き込む時間がマイクロ秒程度かかる、さらに書き込みに高電圧（１２Ｖ〜２２Ｖ）を印可する必要がある、等の欠点があるため、ＤＲＡＭ程は市場が開けていない。
【０００３】
これに対して、強誘電体キャパシタ（Ferroelectric Capacitor）を用いた不揮発性メモリ（Nonvolatile Ferroelectric Memory）は、不揮発性で、しかも、書き換え回数が１０の１２乗、読みだし・書き込み時間がＤＲＡＭ程度、３Ｖ〜５Ｖ動作等の長所がある。このため、全メモリ市場を置き換える可能性があり、１９８０年に提案されて以来、各メーカが開発を行っている。
【０００４】
図４４に、従来の強誘電体メモリの１トランジスタ＋１キャパシタ構成のメモリセルと、そのセルアレイ構成を示す。従来の強誘電体メモリのメモリセル構成は、トランジスタとキャパシタとを直列接続する構成である。セルアレイは、データを読み出すビット線ＢＬと、メモリセルトランジスタを選択するワード線ＷＬと、強誘電体キャパシタの一端を駆動するプレート線ＰＬから構成される。この強誘電体メモリにおいては、図４５、図４６に示すように、メモリセルは、ワード線とビット線との交点２個に１個配置されるフォールデッドビット線構成である。このため、配線幅、配線間距離をＦとすると、最小のセルサイズは２Ｆｘ４Ｆ＝８Ｆ2に限定される問題があった。
【０００５】
また、非選択セルの強誘電体キャパシタの分極情報の破壊を防ぐために、プレート線は、ワード線毎に分断され、個別に駆動される必要がある。また、個々のプレート線にはワード線方向に複数の強誘電体キャパシタが接続されるため負荷容量が大きい。さらに、プレート線駆動回路のピッチがワード線毎と非常に狭いため、プレート線駆動回路のサイズを大きくできない。これらの理由により、図４７に示すように、プレート線の立ち上がり、立ち下がり時の遅延が大きく、結果として動作が遅い問題があった。
【０００６】
図４８は、プレート線が共有された構成を示している。図４９は、図４８の構成とすることにより生じる、非選択セルの強誘電体キャパシタに発生するディスターブの現象を示している。図４８に示すように、プレート線およびプレート駆動回路を異なるワード線に接続されるセルで共有化することにより、高速化とプレート駆動回路の数を低減できる。
【０００７】
しかしながら、例えばワード線ＷＬ０を選択した場合、プレート線ＰＬを共有化したことにより、非選択のワード線ＷＬ１に接続したセルの強誘電体キャパシタとプレート線ＰＬとの接続ノードもアクティブ時、電位Ｖｓｓから内部電源電位Ｖａａに上がる。この時、強誘電体キャパシタのカップリングにより非選択セルのノードＳＮ１も電位Ｖａａに上がる。ここでノードＳＮ１の寄生容量分のカップリング比により、ノードＳＮ１は電位Ｖａａより僅かだけ小さい値になるが、寄生容量値は強誘電体キャパシタの容量に比べて小さいので問題無い。
【０００８】
しかしながら、図４９に示すように、長いアクティブ時間、短いスタンバイ時間、長いアクティブ時間、短いスタンバイ時間、と繰り返すと、ノードＳＮ１の電位はジャンクションリークにより、少しずつ低下する。よって、次にスタンバイ時間になるとプレート線ＰＬの電位は電位Ｖｓｓに下がり、ノードＳＮ１は負の値になる。スタンバイ時間が長い場合、この負の電位はジャンクションリーク等で０Ｖに戻ろうとする。しかしながら、通常、アクティブ時間は１０μｓ程度であり、スタンバイ時間は最小２０ｎｓ程度であり、時間比は５００である。このため、ノードＳＮ１の電位は、殆ど元に戻らず、非選択の強誘電体キャパシタにスタティックなディスターブ電圧が印加され、セル情報が破壊される。
【０００９】
このように、ノードＳＮ１の電位は、長いアクティブ動作を繰り返すと下がり続けるが、ある程度大きくなるとスタンバイ時のジャンクションリークが順方向になり止まる。埋め込み電位は０．６Ｖ程度であることから、ディスターブ電圧は、０．３Ｖ程度である。なお強誘電体キャパシタからのリーク電流がジャンクションリーク電流より多い場合、ノードＳＮ１の電位の低下は抑えられる。しかし、この場合でも、２つのリークの電流量は各々分布を持つ。すなわち、ＤＲＡＭのポーズ特性のように、欠陥等によってジャンクションリークの多いセルが分布上存在し、強誘電体キャパシにおいても、結晶境界からのリークの少ないセルが分布上存在する。よって２つの悪条件が重なるセルは存在し、結果として、ある程度のセルにおいて分極情報が破壊される。
【００１０】
このことから、図４８の構成とすることは難しい。この結果、従来の強誘電体メモリは、プレート線の駆動スピードが遅く、メモリの動作が遅い問題点があった。
【００１１】
上記問題を解決するため、発明者は、「特開平１０−２５５４８３」、「特開平１１−１７７０３６」、「特開２０００−２２０１０」において、不揮発性の強誘電体メモリを提案している。これらの強誘電体メモリ（以下、先願のメモリ）によれば、（１）小さい４Ｆ2サイズのメモリセル、（２）製造が容易な平面トランジスタ、（３）汎用性のある高速ランダムアクセス機能、の３点を同時に達成できる。
【００１２】
図５０に、先願のメモリの構成を示す。図５０に示すように、１個のメモリセルは並列接続されたセルトランジスタと強誘電体キャパシタにより構成され、１つのメモリセルブロックは、このメモリセルが複数個直列に接続された構成を有する。メモリセルブロックの一端は、ブロック選択トランジスタを介してビット線に接続され、他端はプレートに接続される。この構成により、図５１、図５２に示すように、最小４Ｆ2サイズのメモリセルを実現できる。
【００１３】
この構成のメモリの動作を説明する。スタンバイ時、全てのワード線ＷＬ０〜ＷＬ３をハイレベルとしておくことによりセルトランジスタＱ０〜Ｑ３をオンにしておき、ブロック選択信号ＢＳをローレベルとしておくことによりブロック選択トランジスタをオフにしておく。こうすることにより、強誘電体キャパシタの両端は、オンしているセルトランジスタによりショートされるため、両端の電位差は発生せず、メモリセルの分極情報は安定に保持される。
【００１４】
アクティブ時、読み出したい強誘電体キャパシタに並列接続されるセルトランジスタのみをオフにして、ブロック選択トランジスタをオンにする。その後、プレート線ＰＬをハイレベルにすることにより、プレート線ＰＬとビット線ＢＬとの間の電位差が、オフしたメモリセルトランジスタに並列接続された強誘電体キャパシタの両端にのみ印加される。この結果、強誘電体キャパシタの分極情報がビット線に読み出される。
【００１５】
このように、メモリセルが直列接続されていても、任意のワード線を選択することにより、任意の強誘電体キャパシタが有する情報を読み出すことができる。すなわち、完全なランダムアクセスを実現できる。
【００１６】
なお、非選択セルのセルトランジスタはオンしているため、非選択セルの強誘電体キャパシタの両端はオンしているセルトランジスタによってショートされる。よって、メモリセルブロックの全てのメモリセルでプレート線ＰＬを共有しても、従来の強誘電体メモリにおけるディスターブ電圧の問題は回避できる。よって、プレート線ＰＬを共有することにより、チップサイズを縮小しつつ、プレート線駆動回路の面積を大きくできるため、高速動作が実現できる。例えば１６セルでプレート線を共有すると、（プレート線駆動回路面積）・（プレート線遅延）積を１／１６に低減できる。
【００１７】
先願のメモリにおいては、次のような問題点があった。プレート線ＰＬは大幅な高速動作が実現出来る反面、読み出し電荷、書き込み電荷は、複数の直列接続されたセルトランジスタを介して、メモリセルとビット線ＢＬとの間を移動するため、セルトランジスタの遅延成分が発生する。このため、メモリの高速動作が制限される。メモリセルの数を減らすことによりこの遅延は低減されるが、チップ縮小のメリットは低減する。
【００１８】
以上述べたように、従来の強誘電体メモリでは、プレート線を共有化出来ず、スピードが遅く、セルサイズも大きい問題がある。また、先願のメモリにおいても、セルサイズの縮小化、プレート線の共有化、高速動作が可能な反面、直列接続されたセルの数によって最高スピードが制限される問題があった。
【００１９】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】特開平10-255483号公報
【特許文献２】特開平11-177035号公報
【特許文献３】特開2000−22010号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、ある程度の小さいメモリセルを実現しつつ、プレート線を共有化でき、且つメモリセルの直列接続による遅延を無くして高速動作が可能な半導体集積回路装置を提供しようとするものである。
【課題を解決するための手段】
【００２３】
本発明の第１の視点による半導体集積回路装置は、それぞれが、ゲート端子をワード線と接続されたセルトランジスタと、前記セルトランジスタのソース端子に一端を接続された強誘電体キャパシタと、を具備する複数のメモリセルと、前記複数のメモリセルのそれぞれの前記セルトランジスタのドレイン端子をプレート線とし且つそれぞれの前記強誘電体キャパシタの他端をローカルビット線として、ソース端子を前記プレート線と接続され、且つドレイン端子を前記ローカルビット線と接続された、リセットトランジスタと、ソース端子を前記ローカルビット線と接続され、且つドレイン端子をビット線と接続された、ブロック選択トランジスタと、を具備するメモリセルブロックを有し、スタンバイ時、前記セルトランジスタはオン状態とされ、前記リセットトランジスタはオン状態とされ、アクティブ時、選択された前記メモリセルブロックの選択された前記メモリセルの前記セルトランジスタはオン状態とされ、選択された前記メモリセルブロックの選択されていない前記メモリセルの前記セルトランジスタはオフ状態とされ、選択されていない前記メモリセルブロックの前記セルトランジスタはオン状態とされ、選択された前記メモリセルブロックの前記ブロック選択トランジスタはオン状態とされ、選択されていない前記メモリセルブロックの前記ブロック選択トランジスタはオフ状態とされ、選択された前記メモリセルブロックの前記リセットトランジスタはオフ状態とされ、選択されていない前記メモリセルブロックの前記リセットトランジスタはオン状態とされる、ことを特徴とする。
【発明の効果】
【００２９】
本発明によれば、メモリセルの面積が小さく、高速動作が可能な半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００３０】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００３１】
（第１実施形態）
図１は本発明の第１実施形態に係る半導体集積回路装置（ＦｅＲＡＭ）の回路構成を示している。図１に示すように、１つのメモリセルは、直列接続された１つのセルトランジスタと１つの強誘電体キャパシタにより構成される。すなわち、各メモリセルは、セルトランジスタＱ０〜Ｑ３と強誘電体キャパシタＣ０〜Ｃ３とにより、それぞれ構成される。セルトランジスタＱ０〜Ｑ３のゲートは、ワード線ＷＬ０〜ＷＬ３と接続される。各メモリセルは並列接続され、各メモリセルの一端はプレート線ＰＬ、他端はローカルビット線ＬＢＬと接続される。
【００３２】
プレート線ＰＬとローカルビット線ＬＢＬとの間にはリセットトランジスタＱＲが接続される。リセットトランジスタＱＲは、リセット信号ＲＳＴにより制御される。ローカルビット線ＬＢＬとビット線ＢＬとの間にはブロック選択トランジスタＱＳが接続される。ブロック選択トランジスタＱＳは、ブロック選択信号ＢＳにより制御される。
【００３３】
以上のように、複数のセルトランジスタＱ０〜Ｑ３、複数の強誘電体キャパシタＣ０〜Ｃ３、リセットトランジスタＱＲ、ブロック選択トランジスタＱＳ、ローカルビット線ＬＢＬにより１つのセルブロックＣＢが構成される。ロウデコーダＲＤは、接続された配線（ワード線ＷＬ０〜ＷＬ３等）の電位を制御する。プレート線ドライバＰＬＤは、プレート線を駆動する。
【００３４】
次に、図１の半導体集積回路装置の動作について説明する。スタンバイ時、セルブロックＣＢ内のセルトランジスタＱ０〜Ｑ３はオンとされている。このため、プレート線ＰＬの電位はセルノードＳＮ０〜３に伝わる。また、リセットトランジスタＱＲはオンとされている。このため、セルブロックＣＢ内のローカルビット線ＬＢＬの電位も、プレート線ＰＬの電位と等しい。よって、セルブロックＣＢの全てのメモリセルの強誘電体キャパシタＣ０〜Ｃ３の両端の電位はプレート線ＰＬと同電位となり、スタンバイ時、強誘電体キャパシタＣ０〜Ｃ３には電圧が印加されない。
【００３５】
アクティブ時、セルブロックＣＢ内のリセットトランジスタＱＲがオフとされ、非選択セルのセルトランジスタ（例：セルトランジスタＱ０、Ｑ２、Ｑ３）がオフとされ、ブロック選択トランジスタＱＳがオンとされ、プレート線ＰＬが駆動される。この結果、選択セルのセルトランジスタ（例：セルトランジスタＱ１）のみオンしているため、選択セルの強誘電体キャパシタ（例：強誘電体キャパシタＣ１）の一端にはプレート線ＰＬの電位が印加され、他端はビット線ＢＬの電位が印加される。よって、強誘電体キャパシタＣ１の両端に電圧が印加される。この電圧によって強誘電体キャパシタＣ１が分極反転し、この結果、強誘電体キャパシタＣ１からセル情報が読み出される。このセル情報はローカルビット線ＬＢＬを介してビット線ＢＬに読み出される。この読み出し信号はセンスアンプ（図示せぬ）で増幅される。
【００３６】
セル情報の読み出し後、読み出された情報が、“０”データの場合、プレート線ＰＬの電位がハイレベルの状態でデータが強誘電体キャパシタＣ１に書き戻される。“１”データの場合、プレート線ＰＬの電位がローレベルとされた後、書き戻される。この後、ブロック選択トランジスタＱＳがオフとされ、リセットトランジスタＱＲ、セルトランジスタＱ０〜Ｑ３がオンとされることにより、スタンバイ状態に移行する。
【００３７】
アクティブ時、非選択セルのノード（例：セルノードＳＮ０、ＳＮ２、ＳＮ３）はフローティングとなる。また、プレート線ＰＬがセルブロックＣＢ内の全てのメモリセルで共有化されているため、非選択セルのプレート線ＰＬもハイレベルとなる。この結果、ジャンクションリークにより非選択セルのノードの電位は低下し、非選択セルの強誘電体キャパシタ（例：強誘電体キャパシタＣ０、Ｃ２、Ｃ３）にディスターブ電圧が印加される。しかし、スタンバイ状態に戻ると各強誘電体キャパシタＣ０〜Ｃ３の両端の電位差はリセットされて０Ｖになる。よってディスターブ電圧は、僅か一回のアクティブ時間（最大１０μｓ）の間にセルノードＳＮ０〜ＳＮ３が降下した電圧に制限される。このセルノードＳＮ０〜ＳＮ３の電位の低下はＤＲＡＭ等では、少なくとも数百ｍｓ程度はセル電荷を保持していることを考えると、無視出来る値といえる（０．１Ｖ以下）。
【００３８】
第１実施形態に係る半導体集積回路装置によれば、プレート線ＰＬはセルブロックＣＢの全てのメモリセルによって共有される。よって、プレート線ＰＬの上の信号の遅延の大幅な低減、プレート線ＰＬ駆動回路ＰＬＤの面積の縮小、駆動能力の向上を実現できる。
【００３９】
また、第１実施形態によれば、アクティブ時、非選択セルの強誘電体キャパシタにディスターブ電圧が印加されるが、スタンバイ状態となるごとに、各強誘電体キャパシタＣ０〜Ｃ３の両端の電位差は０Ｖにリセットされる。よって、ディスターブ電圧が印加される期間は短く、非選択セルのセルノードの電位の低下は無視できるほど小さい。このため、メモリセルのデータが、ディスターブ電圧によって破壊されることを回避できる。
【００４０】
また、第１実施形態によれば、上記したアクティブ時の一連の動作において、強誘電体キャパシタＣ０〜Ｃ３とビット線ＢＬとの間には、セルトランジスタＱ０〜Ｑ３とブロック選択トランジスタＱＳの２つトランジスタを介するのみである。したがって、先願のメモリのメモリセルと異なり、複数のメモリセルが直列接続されたことによる遅延の問題は起こらない。よって、プレート線ＰＬを共有化しつつ、直列接続されたセルトランジスタに起因した遅延が発生しないため、従来および先願のメモリより、高速な読み出し、書き込みが可能となる。
【００４１】
また、第１実施形態によれば、セルブロックＣＢ単位でビット線ＢＬに接続されるため、ビット線ＢＬのコンタクト数を大幅に低減できる。よって、ビット線ＢＬの容量を小さくできるため、多くのメモリセルを１つのビット線ＢＬに接続できる。したがって、センスアンプの面積の削減や、ビット線ＢＬ上の信号を増大させることができる。
【００４２】
また、第１実施形態によれば、ビット線ＢＬと各ワード線ＷＬ０〜ＷＬ３の交点に１個セルを配置できるため、最小６Ｆ2程度の小さいメモリセルを実現できる。
【００４３】
（第２実施形態）
第２実施形態は、第１実施形態（図１）の半導体集積回路装置のプレート線ＰＬの駆動方法の一例に関する。より詳しくは、プレート線ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。
【００４４】
図２は本発明の第２実施形態を示しており、図１の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例にとり、以下に動作の説明をする。
【００４５】
図２に示すように、スタンバイ時、リセット信号ＲＳＴ、ワード線ＷＬ０〜ＷＬ３は、電位Ｖｐｐ（ハイレベル）とされ、ブロック選択信号ＢＳは電位Ｖｓｓ（ローレベル）とされている。また、プレート線ＰＬ、ビット線ＢＬは、電位Ｖｓｓとされている。よって、セルトランジスタＱ０〜Ｑ３、リセットトランジスタＱＲはオンとされ、セルブロックＣＢ内のローカルビット線ＬＢＬの電位も、プレート線ＰＬの電位と等しい。したがって、スタンバイ時、セルブロックＣＢの全てのメモリセルの強誘電体キャパシタＣ０〜Ｃ３の両端の電位はプレート線ＰＬと同電位となり、強誘電体キャパシタＣ０〜Ｃ３には電圧が印加されない。
【００４６】
アクティブ時、リセット信号ＲＳＴがローレベルとされ、非選択セルのワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされる。選択セルのワード線ＷＬ１はハイレベルを維持する。よって、リセットトランジスタＱＲがオフとされ、非選択セルのセルトランジスタＱ０、Ｑ２、Ｑ３がオフとされる。次いで、ブロック選択信号ＢＳがハイレベルとされることにより、ブロック選択トランジスタＱＳがオンとされる。
【００４７】
この状態で、プレート線ＰＬが内部電源電位Ｖａａに駆動される。なお、内部電源電位Ｖａａは、電源電位Ｖｄｄから生成される電位であり、電源電位Ｖｄｄを用いることも可能である。プレート線ＰＬの駆動の結果、選択セルの強誘電体キャパシタＣ１のみの両端に電圧が印加されることにより、強誘電体キャパシタＣ１から“０”、または“１”の情報に応じた電位がローカルビット線ＬＢＬを介してビット線ＢＬに読み出される。そして、ビット線ＢＬに読み出された電位は、図示せぬセンスアンプにより増幅される。読み出された情報が“０”の場合、ビット線上の電位は、電位Ｖｓｓ（典型的には接地電位）に増幅される。読み出された情報が“１”の場合、ビット線ＢＬ上の電位は、内部電源電位Ｖａａに増幅される。
【００４８】
“０”情報の場合、ビット線ＢＬが電位Ｖｓｓであるため、プレート線ＰＬが電位Ｖａａの間に、再書き込みが行われる。“１”情報の場合、ビット線ＢＬが電位Ｖａａであるため、プレート線ＰＬが電位Ｖｓｓとされることにより、再書き込みがなされる。この後、ブロック選択信号ＢＳがローレベルとされ、リセット信号ＲＳＴ、ワード線ＷＬ０、ＷＬ２、ＷＬ３がハイレベルとされることによりスタンバイ状態に移行する。
【００４９】
なお、スタンバイ時、リセット信号ＲＳＴおよびワード線ＷＬ０〜ＷＬ３は、比較的高い電位Ｖｐｐとされているため、リセットトランジスタＱＲおよびセルトランジスタＱ０〜Ｑ３のゲート酸化膜に大きな電界が印加され、この部分の信頼性が問題となる。このため、図３に示すように、スタンバイ時は、リセット信号ＲＳＴおよびワード線ＷＬ０〜ＷＬ３を電位Ｖｐｐ以下（例えば電位Ｖａａ）とし、アクティブ時に選択セルトランジスタのワード線の電位をＶｐｐに上げる制御とすることが望ましい。以下の各実施形態においても同様である。
【００５０】
第２実施形態に係る半導体集積回路装置によれば、第１実施形態と同じ効果を得られる。
【００５１】
（第３実施形態）
第３実施形態は、第１実施形態（図１）の半導体集積回路装置のプレート線ＰＬの駆動方法の一例に関する。より詳しくは、プレート線ＰＬの電位を１／２Ｖａａに固定した場合に関する。
【００５２】
図４は、本発明の第３実施形態を示しており、図１の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例に取り、以下に動作の説明をする。
【００５３】
図４に示すように、スタンバイ時の状態は、プレート線ＰＬが１／２Ｖａａに駆動されていることを除いて、第２実施形態と同じである。アクティブ時、リセット信号ＲＳＴ、ワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされる。この状態でブロック選択信号ＢＳがハイレベルとされることにより、強誘電体キャパシタＣ１の一端にプレート線ＰＬの電位（＝１／２Ｖａａ）が印加され、他端にビット線ＢＬの電位（＝Ｖｓｓ）が印加される。よって、強誘電体キャパシタＣ１から、ビット線ＢＬに情報が読み出され、次いでビット線ＢＬの電位が、電位Ｖｓｓまたは電位Ｖａａに増幅される。
【００５４】
“０”情報の場合、ビット線ＢＬが電位Ｖｓｓであり、プレート線ＰＬの電位が１／２Ｖａａであるため、強誘電体キャパシタＣ１に“０”情報が再書き込みされる。“１”情報の場合、ビット線ＢＬが電位Ｖａａであり、プレート線ＰＬの電位が１／２Ｖａａであるため、強誘電体キャパシタＣ１に“１”情報が再書き込みされる。この後、ブロック選択信号ＢＳがローレベルとされ、リセット信号ＲＳＴ、ワード線ＷＬ０、ＷＬ２、ＷＬ３がハイレベルとされることによりスタンバイ状態に移行する。
【００５５】
第３実施形態に係る半導体集積回路装置によれば、第１実施形態と同じ効果を得られる。さらに、第３実施形態によれば、プレート線ＰＬには、電位がＶｓｓより高い電位が常に印加されるため、スタンバイ時、セルトランジスタＱ０〜Ｑ３のソースおよびドレインの電位はプレート線ＰＬと同電位となる。よって、スタンバイ時、セルトランジスタＱ０〜Ｑ３に印加される電圧が下がり、セルトランジスタＱ０〜Ｑ３のゲート酸化膜に係る電界を緩和できる。この結果、半導体集積回路装置の信頼性が低下する問題を回避できる。
【００５６】
（第４実施形態）
第４実施形態は、第１実施形態（図１）の半導体集積回路装置のプレート線ＰＬの駆動方法の一例に関する。
【００５７】
第１実施形態において記載したように、スタンバイ時、強誘電体キャパシタＣ０〜Ｃ３の両端は、同電位に設定される。このため、スタンバイ時にセルノードＳＮ０〜ＳＮ３の電位が低下することにより強誘電体キャパシタＣ０〜Ｃ３が保持する“１”情報が破壊されることはない。したがって、スタンバイ時のプレート線ＰＬの電位は、任意に設定することができる。第４実施形態は、この特徴を利用したものであり、第２実施形態の変形例である。
【００５８】
図５は、本発明の第４実施形態を示しており、図１の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例にとり、以下に動作の説明をする。
【００５９】
図５に示すように、スタンバイ時の状態は、プレート線ＰＬが任意の電位、例えば電位ｒｅｆとされていることを除いて、第２実施形態と同じである。アクティブ時、リセット信号ＲＳＴ、ワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされ、ブロック選択信号ＢＳがハイレベルとされる。この状態で、プレート線ＰＬが内部電源電位Ｖａａへと駆動されることにより、強誘電体キャパシタＣ１から情報が読み出される。“０”情報の場合、プレート線ＰＬが駆動されている間に、再書き込みが行われる。“１”情報の場合、プレート線ＰＬが電位Ｖｓｓとされることにより、再書き込みが行われる。この後、この後、ブロック選択信号ＢＳがローレベルとされ、リセット信号ＲＳＴ、ワード線ＷＬ０、ＷＬ２、ＷＬ３がハイレベルとされ、プレート線ＰＬが電位ｒｅｆに駆動されることによりスタンバイ状態に移行する。
【００６０】
第４実施形態に係る半導体集積回路装置によれば、第１実施形態と同じ効果を得られる。また、第４実施形態によれば、スタンバイ中のプレート線ＰＬの電位を電位Ｖｓｓより高くしている。よって、スタンバイ時、セルトランジスタＱ０〜Ｑ３に印加される電圧が下がるため、セルトランジスタＱ０〜Ｑ３のゲート酸化膜に掛かる電界を緩和することにより、信頼性が低下する問題を回避できる。
【００６１】
（第５実施形態）
第５実施形態は、第１実施形態（図１）の半導体集積回路装置のプレート線ＰＬの駆動方法の一例に関する。第５実施形態は、第４実施形態と同じ特徴を利用しており、第２実施形態の変形例である。
【００６２】
図６は、本発明の第５実施形態を示しており、図１の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例にとり、以下に動作の説明をする。
【００６３】
図６に示すように、スタンバイ時の状態は、プレート線ＰＬが内部電源電位Ｖａａに駆動されていることを除いて、第２実施形態と同じである。アクティブ時、リセット信号ＲＳＴ、ワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされる。この状態で、ブロック選択信号ＢＳがハイレベルとされることにより、強誘電体キャパシタＣ１の両端に電圧が印加され、強誘電体キャパシタＣ１からビット線ＢＬに情報が読み出される。読み出された情報は、センスアンプにより増幅される。“０”情報の場合、プレート線ＰＬが駆動されている間に、再書き込みが行われる。“１”情報の場合、プレート線ＰＬが電位Ｖｓｓとされることにより、再書き込みが行われる。この後、プレート線ＰＬが駆動され、スタンバイ状態に移行する。この後、この後、ブロック選択信号ＢＳがローレベルとされ、リセット信号ＲＳＴ、ワード線ＷＬ０、ＷＬ２、ＷＬ３がハイレベルとされ、プレート線ＰＬが電位Ｖａａに駆動されることによりスタンバイ状態に移行する。
【００６４】
第５実施形態に係る半導体集積回路装置によれば、第１実施形態と第４実施形態とを合せた効果を得られる。
【００６５】
（第６実施形態）
第６実施形態は、フォールデッドビット線構成に関する。図７は、本発明の第６実施形態に係る半導体集積回路装置の回路構成を示している。図７に示すように、図１のセルブロックＣＢと同じ構成のセルブロックＣＢ０、ＣＢ１がビット線／ＢＬ、ＢＬ（ビット線対）に対してそれぞれ設けられる。ビット線ＢＬ、／ＢＬはセンスアンプＳＡと接続される。
【００６６】
セルトランジスタＱ０〜Ｑ３、強誘電体キャパシタＣ０〜Ｃ３、リセットトランジスタＱＲ０、ブロック選択トランジスタＱＳ０、ローカルビット線／ＬＢＬによりセルブロックＣＢ０が構成される。セルトランジスタＱ０〜Ｑ３と強誘電体キャパシタＣ０〜Ｃ３とから構成されたメモリセルが並列接続され、各メモリセルは、プレート線／ＰＬと、ローカルビット線／ＬＢＬとの間に接続される。プレート線／ＰＬとローカルビット線／ＬＢＬとの間には、リセットトランジスタＱＲ０が接続される。ローカルビット線／ＬＢＬとビット線／ＢＬとの間には、ブロック選択トランジスタＱＳ０が接続される。
【００６７】
セルトランジスタＱ４〜Ｑ７、強誘電体キャパシタＣ４〜Ｃ７、リセットトランジスタＱＲ１、ブロック選択トランジスタＱＳ１、ローカルビット線ＬＢＬによりセルブロックＣＢ１が構成される。セルトランジスタＱ４〜Ｑ７と強誘電体キャパシタＣ４〜Ｃ７とから構成されたメモリセルが並列接続され、各メモリセルは、プレート線ＰＬと、ローカルビット線ＬＢＬとの間に接続される。プレート線ＰＬとローカルビット線ＬＢＬとの間には、リセットトランジスタＱＲ１が接続される。ローカルビット線ＬＢＬとビット線ＢＬとの間には、ブロック選択トランジスタＱＳ１が接続される。
【００６８】
セルトランジスタＱ０、Ｑ４のゲートは、ワード線ＷＬ０と接続される。セルトランジスタＱ１、Ｑ５のゲートは、ワード線ＷＬ１と接続される。セルトランジスタＱ２、Ｑ６のゲートは、ワード線ＷＬ２と接続される。セルトランジスタＱ３、Ｑ７のゲートは、ワード線ＷＬ３と接続される。リセットトランジスタＱＲ０、ＱＲ１はリセット信号ＲＳＴにより制御される。ブロック選択トランジスタＱＳ０、ＱＳ１は、ブロック選択信号／ＢＳ、ＢＳによりそれぞれ制御される。
【００６９】
次に、動作について説明する。各セルブロックＣＢ０、ＣＢ１内の動作は、第１実施形態と同じである。セルブロックＣＢ０内のメモリセルの読み出しの場合、ブロック選択トランジスタＱＳ０のみオンとされ、ブロック選択トランジスタＱＳ１はオフのままとされる。この状態で、プレート線／ＰＬのみ駆動され、プレート線ＰＬは駆動されない。この結果、ビット線／ＢＬにセル情報が読み出される。ビット線ＢＬ上の電位は、参照電位として用いられる。ビット線／ＢＬ上の電位は、ビット線ＢＬ上の電位を用いてセンスアンプＳＡにより増幅される。セルブロックＣＢ１内のメモリセルの読み出しの場合も同様である。
【００７０】
第６実施形態に係る半導体集積回路装置によれば、フォールデッドビット線構成を採用することにより、センスアンプの面積の削減、メモリセルアレイのノイズを低減をしつつ、第１実施形態と同じ効果を得られる。
【００７１】
（第７実施形態）
第７実施形態は、第６実施形態（図７）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬ、／ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。動作に関しても、第６実施形態と第２実施形態とを組み合わせた形態と同じである。
【００７２】
図８は本発明の第７実施形態を示しており、図７の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例に取り、以下に動作の説明をする。
【００７３】
図８に示すように、スタンバイ時、リセット信号ＲＳＴ、ワード線ＷＬ０〜ＷＬ３はハイレベルとされ、ブロック選択信号ＢＳ、／ＢＳはローレベルとされている。プレート線ＰＬ、／ＰＬは電位Ｖｓｓとされている。
【００７４】
アクティブ時、リセット信号ＲＳＴがローレベルとされ、非選択セルのワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされる。選択セルのワード線ＷＬ１はハイレベルを維持する。次いで、ブロック選択信号／ＢＳがハイレベルとされることにより、ブロック選択トランジスタＱＳ０がオンとされる。ブロック選択信号ＢＳはローレベルを維持する。
【００７５】
この状態で、プレート線／ＰＬが内部電源電位Ｖａａに駆動されることにより、強誘電体キャパシタＣ１からビット線／ＢＬにセル情報が読み出される。プレート線ＰＬは電位Ｖｓｓを維持する。ビット線／ＢＬに読み出された電位は、センスアンプＳＡにより増幅され、次いで、第２実施形態と同様に再書き込み動作が行われる。この後、リセット信号ＲＳＴ、ワード線ＷＬ０、ＷＬ２、ＷＬ３がハイレベルとされ、ブロック選択信号／ＢＳがローレベルとされることによりスタンバイ状態に移行する。
【００７６】
第７実施形態に係る半導体集積回路装置によれば、第６実施形態と第２実施形態とを合せた効果を得られる。
【００７７】
（第８実施形態）
第８実施形態は、第６実施形態（図７）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第３実施形態と同様に、プレート線ＰＬ、／ＰＬの電位を１／２Ｖａａに固定した場合に関する。
【００７８】
図９は、本発明の第８実施形態を示しており、図７の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例にとり、以下に動作の説明をする。
【００７９】
図９に示すように、スタンバイ時の状態は、プレート線ＰＬ、／ＰＬが電位１／２Ｖａａに駆動されていることを除いて、第７実施形態と同様である。アクティブ時、リセット信号ＲＳＴ、ワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされる。この状態でブロック選択信号／ＢＳがハイレベルとされることにより、ビット線／ＢＬに情報が読み出される。ブロック選択信号ＢＳは、ローレベルを維持する。続いてビット線／ＢＬ上の電位が増幅され、次いで、第３実施形態と同様にして再書き込み動作が行われ、次いで、第７実施形態と同様にしてスタンバイ状態に移行する。
【００８０】
第８実施形態に係る半導体集積回路装置によれば、第６実施形態と同じ効果を得られる。
【００８１】
（第９実施形態）
第９実施形態は、第６実施形態（図７）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第４実施形態と同様にプレート線ＰＬ、／ＰＬが駆動される
図１０は、本発明の第９実施形態を示しており、図７の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例に取り、以下に動作の説明をする。
【００８２】
図１０に示すように、スタンバイ時の状態は、プレート線ＰＬ、／ＰＬが電位ｒｅｆに駆動されていることを除いて、第７実施形態と同様である。アクティブ時、リセット信号ＲＳＴ、ワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされ、ブロック選択信号／ＢＳがハイレベルとされる。ブロック選択信号ＢＳはローレベルを維持する。この状態で、プレート線／ＰＬが内部電源電位Ｖａａへと駆動されることにより、強誘電体キャパシタＣ１から情報が読み出される。プレート線ＰＬは、電位ｒｅｆを維持する。続いて、ビット線／ＢＬ上の電位が増幅され、次いで、第４実施形態と同様にして再書き込み動作が行われ、次いで、第７実施形態と同様にしてスタンバイ状態に移行する。
【００８３】
第９実施形態に係る半導体集積回路装置によれば、第６実施形態と第４実施形態とを合せた効果を得られる。
【００８４】
（第１０実施形態）
第１０実施形態は、第６実施形態（図７）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第５実施形態と同様にプレート線ＰＬ、／ＰＬが駆動される。
【００８５】
図１１は、本発明の第１０実施形態を示しており、図７の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例にとり、以下に動作の説明をする。
【００８６】
図１１に示すように、スタンバイ時の状態は、プレート線ＰＬ、／ＰＬが内部電源電位Ｖａａに駆動されていることを除いて、第７実施形態と同様である。アクティブ時、リセット信号ＲＳＴ、ワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされる。この状態で、ブロック選択信号／ＢＳがハイレベルとされることにより、強誘電体キャパシタＣ１からビット線／ＢＬに情報が読み出される。ブロック選択信号ＢＳはローレベルを維持し、プレート線ＰＬは内部電源電位Ｖａａを維持する。続いて、ビット線／ＢＬ上の電位が増幅され、次いで、第５実施形態と同様にして再書き込み動作が行われ、次いで、第７実施形態と同様にしてスタンバイ状態に移行する。
【００８７】
第１０実施形態に係る半導体集積回路装置によれば、第６実施形態と第５実施形態とを合せた効果を得られる。
【００８８】
（第１１実施形態）
第１１実施形態は、第６実施形態（図７）の構成に加え、プレート線／ＰＬが、ビット線／ＢＬと接続される２つのセルブロックにより共用される。同様に、プレート線ＰＬもビット線ＢＬと接続される２つのセルブロックにより共用される。
【００８９】
図１２は、本発明の第１１実施形態に係る半導体集積回路装置の回路構成を示している。図１２に示すように、図１のセルブロックＣＢと同様のセルブロックＣＢ２、ＣＢ３がビット線／ＢＬ、ＢＬに対してそれぞれ設けられる。
【００９０】
セルブロックＣＢ０、ＣＢ１は、それぞれ、ローカルビット線／ＬＢＬがローカルビット線／ＬＢＬ０とされ、ローカルビット線ＬＢＬがローカルビット線ＬＢＬ０とされた以外は、図７と同じである。選択トランジスタＱＲ０、ＱＲ１はリセット信号ＲＳＴ０により制御される。ブロック選択トランジスタＱＳ０、ＱＳ１は、ブロック選択信号／ＢＳ０、ＢＳ０によりそれぞれ制御される。
【００９１】
セルトランジスタＱ８〜Ｑ１１、強誘電体キャパシタＣ８〜Ｃ１１、リセットトランジスタＱＲ２、ブロック選択トランジスタＱＳ２、ローカルビット線／ＬＢＬ１によりセルブロックＣＢ２が構成される。セルトランジスタＱ８〜Ｑ１１と強誘電体キャパシタＣ８〜Ｃ１１とから構成されたメモリセルが並列接続され、各メモリセルは、プレート線／ＰＬと、ローカルビット線／ＬＢＬ１との間に接続される。プレート線／ＰＬとローカルビット線／ＬＢＬ１との間には、リセットトランジスタＱＲ２が接続される。ローカルビット線／ＬＢＬ１とビット線／ＢＬとの間には、ブロック選択トランジスタＱＳ２が接続される。
【００９２】
セルトランジスタＱ１２〜Ｑ１５、強誘電体キャパシタＣ１２〜Ｃ１５、リセットトランジスタＱＲ３、ブロック選択トランジスタＱＳ３、ローカルビット線ＬＢＬ１によりセルブロックＣＢ３が構成される。セルトランジスタＱ１２〜Ｑ１５と強誘電体キャパシタＣ１２〜Ｃ１５とから構成されたメモリセルが並列接続され、各メモリセルは、プレート線ＰＬと、ローカルビット線ＬＢＬ１との間に接続される。プレート線ＰＬとローカルビット線ＬＢＬ１との間には、リセットトランジスタＱＲ３が接続される。ローカルビット線ＬＢＬ１とビット線ＢＬとの間には、ブロック選択トランジスタＱＳ３が接続される。
【００９３】
セルトランジスタＱ８、Ｑ１２のゲートは、ワード線ＷＬ４と接続される。セルトランジスタＱ９、Ｑ１３のゲートは、ワード線ＷＬ５と接続される。セルトランジスタＱ１０、Ｑ１４のゲートは、ワード線ＷＬ６と接続される。セルトランジスタＱ１１、Ｑ１５のゲートは、ワード線ＷＬ７と接続される。選択トランジスタＱＲ２、ＱＲ３はリセット信号ＲＳＴ１により制御される。ブロック選択トランジスタＱＳ２、ＱＳ３は、ブロック選択信号／ＢＳ１、ＢＳ１によりそれぞれ制御される。
【００９４】
次に、図１２の半導体集積回路装置の動作について説明する。各セルブロックＣＢ０〜ＣＢ３内の動作は、第１実施形態と同様である。アクティブ時、セルブロックＣＢ０内のメモリセルの読み出しの場合、リセットトランジスタＱＲ０（およびＱＲ１）がオフとされるとともに、非選択セルのセルトランジスタがオフとされる。リセットトランジスタＱＲ２（およびＱＲ３）はオンのままとされる。
【００９５】
次に、ブロック選択トランジスタＱＳ０のみオンとされ、ブロック選択トランジスタＱＳ１〜ＱＳ３はオフのままとされる。この状態で、プレート線／ＰＬのみ駆動され、プレート線ＰＬは駆動されない。この結果、ビット線／ＢＬにセル情報が読み出される。ビット線／ＢＬ上の電位は、ビット線ＢＬ上の電位を参照電位として用いて、センスアンプＳＡにより増幅される。セルブロックＣＢ１〜ＣＢ３内のメモリセルの読み出しの場合も同様である。
【００９６】
第１１実施形態に係る半導体集積回路装置によれば、第１実施形態と同じ効果を得られる。なお、セルブロックＣＢ０内の強誘電体キャパシタから情報が読み出される場合、プレート線／ＰＬが駆動されるため、非選択のセルブロックＣＢ２内の強誘電体キャパシタＣ８〜Ｃ１１にもプレート線／ＰＬの電位が印加される。しかしながら、リセットトランジスタＱＲ２、およびセルトランジスタＱ８〜Ｑ１１により、強誘電体キャパシタＣ８〜Ｃ１１の両端は同一電位にショートされている。このため、強誘電体キャパシタＣ８〜Ｃ１１の情報は破壊されない。
【００９７】
また、第１１実施形態によれば、プレート線ＰＬ、／ＰＬが複数のセルブロックにより共用されている。このため、プレート線ＰＬ、／ＰＬの面積の低減、抵抗値の低減が可能となる。この結果、プレート線駆動回路ＤＰＬの駆動能力を第１〜第１０実施形態以上に向上でき、また、プレート線駆動回路ＤＰＬの占有面積の削減を実現できる。
【００９８】
（第１２実施形態）
第１２実施形態は、第１１実施形態（図１２）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬ、／ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。動作に関しても、第１１実施形態と第２実施形態とを組み合わせた形態と同じである。
【００９９】
図１３は本発明の第１２実施形態を示しており、図１２の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例に取り、以下に動作の説明をする。
【０１００】
図１３に示すように、スタンバイ時、リセット信号ＲＳＴ０、ＲＳＴ１、ワード線ＷＬ０〜ＷＬ７はハイレベルとされ、ブロック選択信号ＢＳ０、／ＢＳ０、ＢＳ１、／ＢＳ１はローレベルとされている。プレート線ＰＬ、／ＰＬは電位Ｖｓｓとされている。
【０１０１】
アクティブ時、リセット信号ＲＳＴ０、非選択セルのワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされる。リセット信号ＲＳＴ１、選択セルのワード線ＷＬ１、非選択のセルブロックＣＢ２、ＣＢ３のワード線ＷＬ４〜ＷＬ７はハイレベルを維持する。次いで、ブロック選択信号／ＢＳ０がハイレベルとされることにより、ブロック選択トランジスタＱＳ０がオンとされる。ブロック選択信号ＢＳ０、／ＢＳ１、ＢＳ１はローレベルを維持する。
【０１０２】
この状態で、プレート線／ＰＬが内部電源電位Ｖａａに駆動されることにより、強誘電体キャパシタＣ１からビット線／ＢＬにセル情報が読み出される。プレート線ＰＬは電位Ｖｓｓを維持する。ビット線／ＢＬに読み出された電位は、センスアンプＳＡにより増幅され、次いで、第２実施形態と同様に再書き込み動作が行われる。この後、リセット信号ＲＳＴ０、ＲＳＴ１、ワード線ＷＬ０、ＷＬ２、ＷＬ３がハイレベルとされ、ブロック選択信号／ＢＳ０がローレベルとされることによりスタンバイ状態に移行する。
【０１０３】
第１２実施形態に係る半導体集積回路装置によれば、第１１実施形態と第２実施形態とを合せた効果を得られる。
【０１０４】
（第１３実施形態）
第１３実施形態は、第１１実施形態（図１２）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第３実施形態と同様に、プレート線ＰＬ、／ＰＬの電位を１／２Ｖａａに固定した場合に関する。
【０１０５】
図１４は、本発明の第１３実施形態を示しており、図１２の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例にとり、以下に動作の説明をする。
【０１０６】
図１４に示すように、スタンバイ時の状態は、プレート線ＰＬ、／ＰＬが電位１／２Ｖａａに駆動されていることを除いて、第１２実施形態と同様である。アクティブ時、リセット信号ＲＳＴ０、非選択セルのワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされる。この状態でブロック選択信号／ＢＳ０がハイレベルとされることにより、ビット線／ＢＬに情報が読み出される。次いでビット線／ＢＬ上の電位が増幅される。ワード線ＷＬ４〜ＷＬ７はハイレベルを維持し、ブロック選択信号ＢＳ０、ＢＳ１、／ＢＳ１はローレベルを維持する。続いて、ビット線／ＢＬ上の電位が増幅され、次いで、第３実施形態と同様にして再書き込み動作が行われ、次いで、第１２実施形態と同様にしてスタンバイ状態に移行する。
【０１０７】
第１３実施形態に係る半導体集積回路装置によれば、第１１実施形態と第３実施形態とを合せた効果を得られる。
【０１０８】
（第１４実施形態）
第１４実施形態は、第１１実施形態（図１２）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第４実施形態と同様にプレート線ＰＬ、／ＰＬが駆動される
図１５は、本発明の第１４実施形態を示しており、図１２の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例に取り、以下に動作の説明をする。
【０１０９】
図１５に示すように、スタンバイ時の状態は、プレート線ＰＬ、／ＰＬの電位が電位ｒｅｆに駆動されていることを除いて、第１２実施形態と同様である。アクティブ時、リセット信号ＲＳＴ０、非選択セルのワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされ、ブロック選択信号／ＢＳ０がハイレベルとされる。この状態で、プレート線／ＰＬが内部電源電位Ｖａａへと駆動されることにより、強誘電体キャパシタＣ１から情報が読み出される。ワード線ＷＬ４〜ＷＬ７はハイレベルを維持し、ブロック選択信号ＢＳ０、ＢＳ１、／ＢＳ１はローレベルを維持し、プレート線ＰＬは、電位ｒｅｆを維持する。続いて、ビット線／ＢＬ上の電位が増幅され、次いで、第４実施形態と同様にして再書き込み動作が行われ、次いで、第１２実施形態と同様にしてスタンバイ状態に移行する。
【０１１０】
第１４実施形態に係る半導体集積回路装置によれば、第１１実施形態と第４実施形態とを合せた効果を得られる。
【０１１１】
（第１５実施形態）
第１５実施形態は、第１１実施形態（図１２）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第５実施形態と同様にプレート線ＰＬ、／ＰＬが駆動される。
【０１１２】
図１６は、本発明の第１５実施形態を示しており、図１２の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例にとり、以下に動作の説明をする。
【０１１３】
図１６に示すように、スタンバイ時の状態は、プレート線ＰＬ、／ＰＬが内部電源電位Ｖａａに駆動されていることを除いて、第１２実施形態と同様である。アクティブ時、リセット信号ＲＳＴ０、非選択セルのワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされる。この状態で、ブロック選択信号／ＢＳ０がハイレベルとされることにより、強誘電体キャパシタＣ１からビット線／ＢＬに情報が読み出される。ワード線ＷＬ４〜ＷＬ７はハイレベルを維持し、ブロック選択信号ＢＳ０、ＢＳ１、／ＢＳ１はローレベルを維持し、プレート線ＰＬは内部電源電位Ｖａａを維持する。続いて、ビット線／ＢＬ上の電位が増幅され、次いで、第５実施形態と同様にして再書き込み動作が行われ、次いで、第１２実施形態と同様にしてスタンバイ状態に移行する。
【０１１４】
第１５実施形態に係る半導体集積回路装置によれば、第１１実施形態と第５実施形態とを合せた効果を得られる。
【０１１５】
（第１６実施形態）
第１６実施形態は、第１実施形態（図１）の半導体集積回路装置の構造に関する。図１７は、本発明の第１６実施形態を示しており、図１の半導体集積回路装置に適用可能な、セルブロックの断面構造を概略的に示している。図１７に示すように、半導体基板ｓｕｂの表面に、相互に距離を有してソース／ドレイン領域（アクティブ領域）ＳＤ１〜ＳＤ９が形成される。ソース／ドレイン領域（拡散層）ＳＤ１とＳＤ２との間の半導体基板ｓｕｂ上には、ゲート絶縁膜（図示せぬ）を介してゲート電極（ブロック選択信号線）ＢＳが設けられる。同様に、ソース／ドレイン領域ＳＤ２、ＳＤ３間、ＳＤ４、ＳＤ５間、ＳＤ５、ＳＤ６間、ＳＤ７、ＳＤ８間の半導体基板ｓｕｂ上方に、ゲート電極（ワード線）ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３がそれぞれ設けられる。ソース／ドレイン領域ＳＤ８、ＳＤ９間の半導体基板ｓｕｂ上方に、ゲート電極（リセット信号線）ＲＳＴが設けられる。各ゲート電極と、隣接する２つのソース／ドレイン領域により、セルトランジスタＱＲ、ブロック選択トランジスタＱＳ、セルトランジスタＱ０〜Ｑ３が構成される。
【０１１６】
ゲート電極ＷＬ０〜ＷＬ３上方には、ローカルビット線ＬＢＬが設けられる。ローカルビット線ＬＢＬは、コンタクトＰ１を介してソース／ドレイン領域ＳＤ２、ＳＤ５、ＳＤ８と電気的に接続される。ローカルビット線ＬＢＬの上方には、強誘電体キャパシタＣ０〜Ｃ３が設けられる。強誘電体キャパシタＣ０〜Ｃ３は、それぞれ、下部電極ＢＥ、強誘電体膜ＦＣ、上部電極ＴＥから構成される。強誘電体キャパシタＣ０〜Ｃ３の各下部電極ＢＥは、コンタクトＰ２を介して、ソース／ドレイン領域ＳＤ３、ＳＤ４、ＳＤ６、ＳＤ７と電気的に接続される。コンタクトＰ２は、コンタクトＰ１と異なる面（コンタクトＰ１の手前または奥）に設けられる。
【０１１７】
強誘電体キャパシタＣ０〜Ｃ３の各上部電極ＴＥは、コンタクトＰ３を介して、上部電極ＴＥの上方に設けられたプレート線ＰＬと電気的に接続される。プレート線ＰＬは、コンタクトＰ４を介してソース／ドレイン領域ＳＤ９と電気的に接続される。
【０１１８】
プレート電極ＰＬの上方には、ビット線ＢＬが設けられる。ビット線ＢＬは、コンタクトＰ５を介してソース／ドレイン領域ＳＤ１と電気的に接続される。
【０１１９】
第１６実施形態に係る半導体集積回路装置によれば、第１実施形態の半導体集積回路装置のセルブロックＣＢを実現できる。また、ビット線ＢＬの延在方向において３Ｆ、ワード線ＷＬ０〜ＷＬ３の延在方向においてほぼ２Ｆの６Ｆ2のセルサイズを実現できる。
【０１２０】
（第１７実施形態）
第１７実施形態は、第１６実施形態に適用可能なレイアウトに関する。図１８、図１９は、本発明の第１７実施形態を示しており、図１７の半導体集積回路装置に適用可能なレイアウトを示している。図１８、図１９のＸＶＩＩ−ＸＶＩＩ線に沿った断面図が、図１７に相当する。
【０１２１】
図１８、図１９に示すように、アクティブ領域ＡＡ１は、略Ｖ字形状を有する。Ｖ字の各辺が、ゲート電極ＢＳ、ＷＬ０をそれぞれ横切るように位置する。Ｖ字形状の頂点（２辺のそれぞれの一端）に、ソース／ドレイン領域ＳＤ２が形成され、この位置にコンタクトＰ１が形成される。２辺のそれぞれの他端にソース／ドレイン領域ＳＤ１、ＳＤ３が形成され、これらの位置にコンタクトＰ２、Ｐ５がそれぞれ形成される。アクティブ領域ＡＡ１は、Ｖ字形状に限られず、ソース／ドレイン領域ＳＤ１およびＳＤ３と、ソース／ドレイン領域ＳＤ２と、のゲート電極の延在方向に沿った軸の上の座標の値が異なれば、どのような形状でも構わない。
【０１２２】
また、アクティブ領域ＡＡ２も、ゲート電極ＷＬ１、ＷＬ２に対して、アクティブ領域ＡＡ１と同様に形成される。アクティブ領域ＡＡ２の頂点にソース／ドレイン領域ＳＤ５が形成され、この位置にコンタクトＰ１が形成される。アクティブ領域ＡＡ２の２辺の他端にソース／ドレイン領域ＳＤ４、ＳＤ６がそれぞれ形成され、これらの位置にコンタクトＰ２がそれぞれ形成される。
【０１２３】
また、アクティブ領域ＡＡ３が、ゲート電極ＷＬ３、ＲＳＴに対してアクティブ領域ＡＡ１と同様に形成される。アクティブ領域ＡＡ３の頂点にソース／ドレイン領域ＳＤ８が形成され、この位置にコンタクトＰ１が形成される。アクティブ領域ＡＡ３の２辺の他端にソース／ドレイン領域ＳＤ７、ＳＤ９がそれぞれ形成され、これらの位置にコンタクトＰ２、Ｐ４がそれぞれ形成される。
【０１２４】
第１７実施形態に係る半導体集積回路装置によれば、図１７の半導体集積回路装置を実現でき、また第１６実施形態と同じ効果を得られる。
【０１２５】
（第１８実施形態）
第１８実施形態は、第６実施形態（図７）、第１１実施形態（図１２）の半導体集積回路装置の構造に関する。図２０は、本発明の題１８実施形態を示しており、図７、図１２の半導体集積回路装置に適用可能な、セルブロックＣＢ０の断面構造を概略的に示している。セルブロックＣＢ１〜ＣＢ３も同様の構造によりに実現される。
【０１２６】
図２０に示すように、図１７の半導体集積回路装置とは、プレート線ＰＬ、／ＰＬの構造、およびブロック選択トランジスタＱＳ１が追加されたことが異なる。すなわち、半導体基板ｓｕｂの表面に、ソース／ドレイン領域ＳＤ１と距離を有してソース／ドレイン領域ＳＤ０が形成される。ソース／ドレイン領域ＳＤ０、ＳＤ１間の半導体基板ｓｕｂ上方にゲート絶縁膜（図示せぬ）を介してゲート電極（ブロック選択信号線）ＢＳ１が設けられる。ソース／ドレイン領域ＳＤ０、ＳＤ１、ゲート電極ＢＳ１により、ブロック選択トランジスタＱＳ１が構成される。
【０１２７】
ゲート電極ＢＳ１の上方には、配線層Ｍ１が設けられる。配線層Ｍ１は、コンタクトＰ５を介してソース／ドレイン領域ＳＤ１と電気的に接続される。ビット線／ＢＬは、コンタクトＰ６を介してソース／ドレイン領域ＳＤ０と電気的に接続される。
【０１２８】
図１７のプレート線ＰＬの代わりに配線層Ｍ２が設けられる。配線層Ｍ２は、コンタクトＰ７を介して、ビット線／ＢＬの上方に設けられたプレート線／ＰＬと電気的に接続される。
【０１２９】
図２０のセルブロックＣＢ０と同様の構成のセルブロックＣＢ１が設けられた場合、セルブロックＣＢ１の配線層Ｍ２は、コンタクトＰ７を介してプレート線ＰＬと電気的に接続される。
【０１３０】
プレート線／ＰＬと同じ層（レベル）には、シャント（shunt）用の配線層ＲＳＴ、ＷＬ０〜ＷＬ３、ＢＳ０、ＢＳ１が設けられる。これらのシャント用属配線層ＲＳＴ、ＷＬ０〜ＷＬ３、ＢＳ０、ＢＳ１により、トランジスタのゲート電極ＲＳＴ、ＷＬ０〜ＷＬ３、ＢＳ０、ＢＳ１の抵抗による信号の遅延を緩和することができる。例えば、シャント用配線層ＲＳＴ、ＷＬ０〜ＷＬ３、ＢＳ０、ＢＳ１は、ゲート電極と同方向に延在し、延在方向において一定の間隔を有して対応する（同じ参照符号の）ゲート電極と電気的に接続される（図示せぬ）。
【０１３１】
また、シャント用の金属配線と同じ層には、階層ワード線方式を実現するためのメインブロック選択トランジスタ配線ＭＢＳが設けられる。
【０１３２】
シャント用配線と階層ワード線方式のいずれかを用いた構成とすることももちろん可能である。
【０１３３】
なお、本実施形態および以下の実施形態のうち構造に関するものにおいて、各トランジスタはフィールドトランジスタにより形成された場合を示しているが、ＳＴＩ（Shallow Trench Isolation）によって形成することも可能である。
【０１３４】
第１８実施形態に係る半導体集積回路装置によれば、第６、１１実施形態の半導体集積回路装置のセルブロックＣＢ０〜ＣＢ３を実現でき、フォールデッドビット線構成を実現できる。
【０１３５】
（第１９実施形態）
第１９実施形態は、第１８実施形態に適用可能なレイアウトに関する。図２１、図２２は、本発明の第１９実施形態を示しており、図２０の半導体集積回路装置に適用可能なレイアウトを示している。図２１、図２２のＸＸ−ＸＸ線に沿った断面図が、図２０に相当する。
【０１３６】
図２１、図２２は、アクティブ領域ＡＡ０、コンタクトＰ６が付加されたことを除いて図１８、図１９と同じである。アクティブ領域ＡＡ１と距離を有して、アクティブ領域ＡＡ０が形成され、この位置にコンタクトＰ６が形成される。なお、第１７実施形態と同様に、アクティブ領域ＡＡ１〜ＡＡ３の形状は、略Ｖ字形状に限られない。
【０１３７】
第１９実施形態に係る半導体集積回路装置によれば、図２０の半導体集積回路装置を実現でき、また第１８実施形態と同じ効果を得られる。
【０１３８】
（第２０実施形態）
第２０実施形態は、半導体集積回路装置の構造に関する。第１８実施形態では、プレート線ＰＬ、／ＰＬは、ビット線／ＢＬの上の階層に設けられ、配線層Ｍ２を介在して強誘電体キャパシタＣ０〜Ｃ３と電気的に接続される。これに対して、第２０実施形態では、第１６実施形態と同様に、プレート線ＰＬ、／ＰＬが配線層Ｍ２の階層に設けられる。
【０１３９】
図２３は、本発明の第２０実施形態を示しており、図７、図１２の半導体集積回路装置に適用可能なセルブロックＣＢ０の断面構造を概略的に示している。図２３に示すように、図２０の半導体集積回路装置とは、配線層Ｍ２がプレート線／ＰＬとされていること、およびプレート線／ＰＬと同じ階層にプレート線ＰＬが設けられていることが異なる。プレート線ＰＬは、図２３と異なる平面において、例えばプレート線／ＰＬと同じ方向に延在し、セルブロックＣＢ１（図示せぬ）の上部電極ＴＥとコンタクトＰ３を介して電気的に接続される。
【０１４０】
第２０実施形態によれば、図１７の構造に、さらに上層の配線層を付加することなく、フォールデッドビット線構成を実現できる。
【０１４１】
（第２１実施形態）
第２１実施形態は、第２０実施形態に適用可能なプレート線ＰＬ、／ＰＬの形状に関する。図２４は、本発明の第２１実施形態を示しており、図２３の半導体集積回路装置に適用可能なプレート線ＰＬ、／ＰＬの平面形状を示している。図２４に示すように、プレート線ＰＬ、／ＰＬは、略櫛形状を有する。プレート線ＰＬ、／ＰＬの櫛形状の歯に相当する部分が、図２３で図面の横方向に延在するプレート線ＰＬ、／ＰＬの位置に設けられる。プレート線ＰＬ、／ＰＬは、図２４の横方向においてセルブロック２つに亘り、歯に相当する部分のほぼ中央にコンタクトＰ４が形成される。
【０１４２】
第２１実施形態によれば、第２０実施形態と同じ効果を得られる。
【０１４３】
（第２２実施形態）
第２２実施形態は、半導体集積回路装置の構造に関する。第１６〜第２０実施形態では、ローカルビット線ＬＢＬ（ローカルビット線／ＬＢＬ、ＬＢＬ０）は、ゲート電極ＷＬ０〜ＷＬ３上方に設けられた配線層により実現される。これに対し、第２２実施形態では、アクティブ領域により実現される。
【０１４４】
図２５は、本発明の第２２実施形態を示しており、図７、図１２の半導体集積回路装置に適用可能な、セルブロックの断面構造を概略的に示している。図２５に示すように、ローカルビット線／ＬＢＬ（０）、およびコンタクトＰ１が設けられていない。ソース／ドレイン領域ＳＤ２、ＳＤ５、ＳＤ８は、図２５と異なる面（すなわち、手前または奥の面）のアクティブ領域によって相互に接続されている。これにより、ソース／ドレイン領域ＳＤ２、ＳＤ５、ＳＤ８が電気的に接続される。
【０１４５】
第２２実施形態によれば、ローカルビット線／ＬＢＬがアクティブ領域により実現されている。このため、ローカルビット線／ＬＢＬとして機能する配線層を設ける必要がない。よって、半導体集積回路装置の製造コストを低く抑えながら、第２０実施形態と同じ効果を得られる。
【０１４６】
（第２３実施形態）
第２３実施形態は、第２２実施形態に適用可能なレイアウトに関する。図２６は、本発明の第２３実施形態を示しており、図２５の半導体集積回路装置に適用可能なレイアウトを示している。図２６に示すように、アクティブ領域ＡＡ４は、第１部分と第２部分とを有する。第１部分は、ゲート電極ＢＳ０、ＷＬ０〜ＷＬ３、ＲＳＴを横切る。第２部分は、第１部分から第１部分ゲート電極ＢＳ０、ＷＬ０〜ＷＬ３、ＲＳＴの延在方向に伸びた後、第１部分と同方向に延在し、ゲート電極ＷＬ０〜ＷＬ３を横切る。第１部分の両端は、ソース／ドレイン領域ＳＤ１、ＳＤ９に対応する。第２部分のうち、ゲート電極ＷＬ０の両側は、ソース／ドレイン領域ＳＤ２、ＳＤ３に対応する。ゲート電極ＷＬ１の両側は、ソース／ドレイン領域ＳＤ４、ＳＤ５に対応し、ゲート電極ＷＬ２の両側は、ソース／ドレイン領域ＳＤ５、ＳＤ６に対応する。ゲート電極ＷＬ３の両側は、ソース／ドレイン領域ＳＤ７、ＳＤ８に対応する。
【０１４７】
第２３実施形態によれば、ソース／ドレイン領域ＳＤ２、ＳＤ５、ＳＤ８は、アクティブ領域ＡＡ４の第１部分により電気的に接続される。よって、第２２実施形態と同じ効果を得られる。
【０１４８】
（第２４実施形態）
第２４実施形態は、第１実施形態（図１）の変形例に関わる。図２７は、本発明の第２４実施形態に係る半導体集積回路装置の回路構成を示している。図２７に示すように、リセットトランジスタＱＲの一端（ローカルビット線ＬＢＬと接続された端部と反対の端部）が、第１電源ＶＰＲ１と接続されている。スタンバイ時、この第１電源はプレート線ＰＬの電位と等しくされることにより、第１実施形態と同じ状態を得られる。その他の構成、動作については、第１実施形態と同じである。
【０１４９】
第２４実施形態によれば、第１実施形態と同じ効果を得られる。
【０１５０】
（第２５実施形態）
第２５実施形態は、第２４実施形態（図２７）の半導体集積回路装置のプレート線ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。
【０１５１】
図２８は本発明の第２５実施形態を示しており、図２７の半導体集積回路装置の動作を示している。スタンバイ時、第１電源ＶＰＲ１は電位Ｖｓｓとされる。この状態で、第２実施形態と同様の動作が行われる。
【０１５２】
第２５実施形態によれば、第２実施形態と同じ効果を得られる。
【０１５３】
（第２６実施形態）
第２６実施形態は、第６実施形態（図７）と第２４実施形態（図２７）とを組み合わせた構成を有する。図２９は、本発明の第２６実施形態に係る半導体集積回路装置の回路構成を示している。図２９に示すように、第６実施形態（図７）の構成において、第２４実施形態と同様、リセットトランジスタＱＲ０、ＱＲ１の一端（ローカルビット線／ＬＢＬ、ＬＢＬとそれぞれ接続された端部と反対の端部）は第１電源ＶＰＲ１と接続される。スタンバイ時、第１電源ＶＰＲ１の電位がプレート線ＰＬの電位と等しくされることにより、第６実施形態と同じ状態を得られる。その他の構成、動作については、第６実施形態と同じである。
【０１５４】
第２６実施形態によれば、第６実施形態と同じ効果を得られる。
【０１５５】
（第２７実施形態）
第２７実施形態は、第２６実施形態（図２９）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬ、／ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。
【０１５６】
図３０は本発明の第２７実施形態を示しており、図２９の半導体集積回路装置の動作を示している。スタンバイ時、第１電源ＶＰＲ１の電位はＶｓｓとされる。この状態で、第２、第７実施形態と同様の動作が行われる。
【０１５７】
第２７実施形態によれば、第２６実施形態と２実施形態とを合せた効果を得られる。
【０１５８】
（第２８実施形態）
第２８実施形態は、第２６実施形態（図２９）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第３実施形態と同様に、プレート線ＰＬ、／ＰＬの電位を１／２Ｖａａに固定した場合に関する。
【０１５９】
図３１は本発明の第２８実施形態を示しており、図２９の半導体集積回路装置の動作を示している。スタンバイ時、第１電源ＶＰＲ１の電位は１／２Ｖａａとされる。この状態で、第３、第８実施形態と同様の動作が行われる。
【０１６０】
第２８実施形態によれば、第２６実施形態と３実施形態とを合せた効果を得られる。
【０１６１】
（第２９実施形態）
第２９実施形態は、第２６実施形態（図２９）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第４実施形態と同様に、プレート線ＰＬ、／ＰＬが駆動される。
【０１６２】
図３２は本発明の第２９実施形態を示しており、図２９の半導体集積回路装置の動作を示している。スタンバイ時、第１電源ＶＰＲ１の電位はｒｅｆに駆動されている。この状態で、第４、第９実施形態と同様の動作が行われる。
【０１６３】
第２９実施形態によれば、第２６実施形態と４実施形態とを合せた効果を得られる。
【０１６４】
（第３０実施形態）
第３０実施形態は、第２６実施形態（図２９）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第５、第１０実施形態と同様にプレート線ＰＬ、／ＰＬが駆動される。
【０１６５】
図３３は本発明の第３０実施形態を示しており、図２９の半導体集積回路装置の動作を示している。スタンバイ時、第１電源電位ＶＰＲは内部電源電位Ｖａａに駆動されている。この状態で、第５、第１０実施形態と同様の動作が行われる。
【０１６６】
第３０実施形態によれば、第２６実施形態と５実施形態とを合せた効果を得られる。
【０１６７】
（第３１実施形態）
第３１実施形態では、リセットトランジスタが設けられない。図３４は、本発明の第３１実施形態に係る半導体集積回路装置の回路構成を示している。図３４に示すように、図１の回路構成からリセットトランジスタＱＲが除かれた構成のセルブロックＣＢ０、ＣＢ２が、ビット線ＢＬに接続されている。各強誘電体キャパシタＣ０〜Ｃ３、Ｃ８〜Ｃ１２の一端は、プレート線ＰＬと接続される。次に、強誘電体キャパシタＣ１から情報が読み出される場合を例にとり、以下に動作の説明をする。
【０１６８】
スタンバイ時、プレート線ＰＬおよびビット線ＢＬには、同電位（電位Ｖｓｓ）が印加されている。この状態で、スタンバイ状態の間、セルトランジスタＱ０〜Ｑ３、Ｑ８からＱ１１、およびブロック選択トランジスタＱＳ０、ＱＳ２はオンとされる。したがって、強誘電体キャパシタＣ０〜Ｃ３、Ｃ８〜Ｃ１１の両端は同電位とされる。
【０１６９】
アクティブ時、非選択セルブロックＣＢ２のブロック選択トランジスタＱＳ２がオフとされ、選択セルブロックＣＢ０内の選択セル以外のセルトランジスタＱ０、Ｑ２、Ｑ３がオフとされる。次に、プレート線ＰＬが駆動されることにより、選択セルの強誘電体キャパシタＣ１のみから情報が読み出される。この後、ビット線ＢＬ上の電位の増幅、再書き込みが、第１実施形態と同様に行われる。
【０１７０】
第３１実施形態によれば、第１実施形態と同じ効果を得られる。
【０１７１】
（第３２実施形態）
第３２実施形態は、第３１実施形態（図３４）の半導体集積回路装置のプレート線ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。
【０１７２】
図３５は、本発明の第３２実施形態を示しており、図３４の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報を読み出す場合を例に取り、以下に、動作の説明をする。
【０１７３】
図３５に示すように、スタンバイ時、ワード線ＷＬ０〜ＷＬ７、ブロック選択信号ＢＳ０、ＢＳ１はハイレベルとされている。アクティブ時、選択セルブロックＣＢ０内の選択セル以外のセルトランジスタのワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされる。次に、非選択セルブロックＣＢ１のブロック選択信号ＢＳ１がローレベルとされる。選択されたセルブロックＣＢ０のブロック選択信号ＢＳ０はハイレベルのままとされる。この状態で、プレート線ＰＬが内部電源電位Ｖａａに駆動されることにより、強誘電体キャパシタＣ１からビット線ＢＬにセル情報が読み出される。この後、ビット線ＢＬ上の電位の増幅、再書き込みが、第１実施形態と同様に行われる。そして、ワード線ＷＬ０、ＷＬ２、ＷＬ３、ブロック選択信号ＢＳ１がハイレベルとされることにより、スタンバイ状態へ移行する。
【０１７４】
第３２実施形態によれば、第３１実施形態と同じ効果を得られる。
【０１７５】
（第３３実施形態）
第３３実施形態は、第６実施形態（図７）の構成に加え、ビット線ＢＬ、／ＢＬの電位を増幅する増幅部が設けられた構成に関する。図３６は、本発明の第３３実施形態に係る半導体集積回路装置の回路構成を示している。図３６に示すように、増幅トランジスタＱＡ０、ＱＡ１が、セルブロックＣＢ０（ＣＢ１）内に設けられる。増幅トランジスタＱＡ０の一端はビット線ＢＬと接続され、他端は第２電源ＶＰＲ２と接続され、ゲートはローカルビット線／ＬＢＬと接続される。増幅トランジスタＱＡ１の一端はビット線／ＢＬと接続され、他端は第２電源ＶＰＲ２と接続され、ゲートはローカルビット線ＬＢＬと接続される。増幅トランジスタＱＡ１の他端を第３電源と接続し、第３電源が第２電源と同じ電位となるように制御することも可能である。
【０１７６】
次に、動作について説明する。スタンバイ時の状態は、第６実施形態と同じである。アクティブ時、リセットトランジスタＱＲ０、ＱＲ１、セルトランジスタＱ０、Ｑ２、Ｑ３、Ｑ４、Ｑ６、Ｑ７がオフとされる。この状態で、セルブロックＣＢ０内のセルから情報が読み出される場合、プレート線／ＰＬのみ駆動され、プレート線ＰＬは駆動されない。この結果、ローカルビット線／ＬＢＬにセル情報が読み出される。
【０１７７】
ローカルビット線／ＬＢＬに読み出された電位が増幅トランジスタＱＡ０のゲートに供給され、増幅トランジスタＱＡ０によって増幅される。この結果、ローカルビット線／ＬＢＬに読み出された電位の反転データが増幅された信号がビット線ＢＬ上に現れる。ビット線ＢＬ上の電位、およびビット線／ＢＬ上の参照電位がセンスアンプＳＡにより増幅される。
【０１７８】
センスアンプＳＡによる増幅後、選択セルブロックのブロック選択トランジスタＱＳ０がオンとされる。この結果、ビット線／ＢＬの電位が、ブロック選択トランジスタＱＳ０を介して、ローカルビット線／ＬＢＬに転送される。よって、ビット線／ＢＬの正論理の情報が、選択セルの強誘電体キャパシタに再書き込みされる。すなわち、第１実施形態と同様に、読み出された情報が“０”データの場合、プレート線／ＰＬの電位がハイレベルの状態でデータが強誘電体キャパシタＣ１に書き戻される。“１”データの場合、プレート線／ＰＬの電位がローレベルとされた後、書き戻される。
【０１７９】
一方、セルブロックＣＢ１内のセルから情報が読み出される場合、読み出された電位が増幅トランジスタＱＡ１のゲートに入力され、増幅トランジスタＱＡ１によって増幅される。この結果、読み出された電位の反転データが増幅された信号がビット線／ＢＬ上に現れ、次いで、ビット線ＢＬ、／ＢＬ上の電位がセンスアンプＳＡにより増幅される。
【０１８０】
センスアンプＳＡによる増幅後、選択セルブロックのブロック選択トランジスタＱＳ１がオンとされることにより、ローカルビット線ＬＢＬの電位が、ビット線ＢＬと同電位とされる。よって、ビット線ＢＬの正論理の情報が、選択セルの強誘電体キャパシタに再書き込みされる。
【０１８１】
第３３実施形態によれば、第６実施形態と同じ効果を得られる。さらに、第３３実施形態によれば、ローカルビット線ＬＢＬ、／ＬＢＬ上の読み出し電位を増幅する増幅トランジスタＱＡ０、ＱＡ１が設けられる。よって、ローカルビット線ＬＢＬ、／ＬＢＬの小さい負荷容量で強誘電体キャパシタが分極反転するため、強誘電体キャパシタが小さい場合でも読み出し信号を確保できる。
【０１８２】
（第３４実施形態）
第３４実施形態は、第３３実施形態（図３６）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬ、／ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。
【０１８３】
図３７は本発明の第３４実施形態を示しており、図３６の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報を読み出す場合を例に取り、以下に、動作の説明をする。
【０１８４】
図３７に示すように、スタンバイ時、リセット信号ＲＳＴ、ワード線ＷＬ０〜ＷＬ３はハイレベル（電位Ｖａａ）とされ、ブロック選択信号ＢＳ、／ＢＳはローレベルとされ、プレート線ＰＬ、／ＰＬは電位Ｖｓｓとされている。よって、ローカルビット線／ＬＢＬはローレベルとされ、強誘電体キャパシタＣ０〜Ｃ３の両端は同電位とされている。ローカルビット線ＬＢＬも同様である。
【０１８５】
アクティブ時、リセット信号ＲＳＴ、および非選択セルのワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされ、選択セルのワード線ＷＬ１が電位Ｖｐｐとされる。この状態で、プレート線ＰＬが内部電源電位Ｖａａに駆動されることにより、ローカルビット線／ＬＢＬに強誘電体キャパシタＣ１から情報が読み出される。この読み出された電位が増幅トランジスタＱＡ０によって増幅され、この結果、ローカルビット線／ＬＢＬに読み出された電位の反転データが増幅された信号がビット線ＢＬ上に現れる。ビット線ＢＬ、／ＢＬ上の電位はセンスアンプＳＡにより増幅される。
【０１８６】
増幅後、ブロック選択信号／ＢＳがハイレベルとされる。この結果、ビット線／ＢＬの電位が、ローカルビット線／ＬＢＬに転送されることにより強誘電体キャパシタＣ１に再書き込みされる。この後、リセット信号ＲＳＴ、ワード線ＷＬ０、ＷＬ２、ＷＬ３がハイレベルとされ、ブロック選択信号／ＢＳがローレベルとされることにより、スタンバイ状態へ移行する。
【０１８７】
第３４実施形態によれば、第３３実施形態と第２実施形態とを合せた効果を得られる。
【０１８８】
（第３５実施形態）
第３５実施形態は、第３３実施形態（図３６）と第２４実施形態（図２７）とを組み合わせた構成を有する。図３８は、本発明の第３５実施形態に係る半導体集積回路装置の回路構成を示している。図３８に示すように、第３３実施形態の構成において、第２４実施形態と同様に、リセットトランジスタＱＲ０、ＱＲ１の一端は、第１電源ＶＰＲ１と接続される。スタンバイ時、第１電源ＶＰＲ１の電位がプレート線ＰＬの電位と等しくされる。この結果、第３４実施形態と同じ状態を得られる。その他の構成、動作については、第３４実施形態と同じである。
【０１８９】
第３５実施形態によれば、第３４実施形態と同じ効果を得られる。
【０１９０】
（第３６実施形態）
第３６実施形態は、第３５実施形態（図３８）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬ、／ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。
【０１９１】
図３９は本発明の第３６実施形態を示しており、図３８の半導体集積回路装置の動作を示している。図３９に示すように、スタンバイ時、第１電源ＶＰＲ１は電位Ｖｓｓとされる。この状態で、第３４実施形態と同様の動作が行われる。
【０１９２】
第３６実施形態によれば、第３５実施形態と第２実施形態とを合せた効果を得られる。
【０１９３】
（第３７実施形態）
第３７実施形態は、第１〜第３６実施形態、および後述の第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関する。図４０は、本発明の第３７実施形態に係るデジタル加入者線用モデムのデータパス部分を示すブロック図である。図４０に示すように、このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）１００、アナログ−デジタル（Ａ／Ｄ）コンバータ１１０、デジタル−アナログ（Ｄ／Ａ）コンバータ１２０、送信ドライバ１３０、および受信機増幅器１４０などを含んでいる。
【０１９４】
図４０では、バンドパスフィルタが省略されている。その代わりに回線コードプログラム（ＤＳＰで実行される、コード化された加入者回線情報、伝送条件等（回線コード；ＱＡＭ、ＣＡＰ、ＲＳＫ、ＦＭ、ＡＭ、ＰＡＭ、ＤＷＭＴ等）に応じてモデムを選択、動作させるためのプログラム）を保持するための種々のタイプのオプションのメモリが設けられる。このメモリとして、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置（ＦｅＲＡＭ）１７０を示している。
【０１９５】
なお、本実施形態では、回線コードプログラムを保持するためのメモリとして半導体集積回路装置１７０が用いられているが、半導体集積回路装置１７０のメモリに加えて従来のＭＲＯＭ、ＳＲＡＭ、フラッシュメモリが接続されていてもよい。
【０１９６】
（第３８実施形態）
第３８実施形態は、第１〜第３６実施形態、および第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関する。図４１は本発明の第３８実施形態に係る、携帯電話端末３００を示している。図４１に示すように、通信機能を実現する通信部２００は、送受信アンテナ２０１、アンテナ共用器２０２、受信部２０３、ベースバンド処理部２０４、音声コーデックとし用いられるＤＳＰ２０５、スピーカ（受話器）２０６、マイクロホン（送話器）２０７、送信部２０８、および周波数シンセサイザ２０９等を備えている。
【０１９７】
また、この携帯電話端末３００は、当該携帯電話端末の各部を制御する制御部２２０を有する。制御部２２０は、ＣＰＵ（Central Processing Unit）２２１、ＲＯＭ２２２、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置（ＦｅＲＡＭ）２２３、フラッシュメモリ２２４がＣＰＵバス２２５を介して接続されて形成されたマイクロコンピュータである。ＲＯＭ２２２には、ＣＰＵ２２１において実行されるプログラムや表示用のフォント等に関して必要なデータが予め記憶されている。
【０１９８】
ＦｅＲＡＭ２２３は、主に作業領域と電源オフ直前のデータ保存に用いられ、ＣＰＵ２２１がプログラムの実行中において計算途中のデータなどを必要に応じて記憶したり、制御部２２０と各部との間でやり取りするデータを電源オフの間、一時記憶したりするため等に用いられる。また、フラッシュメモリ２２４は、書き込み速度が遅いため、電源投入のプログラムロード等のデータ記憶に用いられる。また、容量が大きいため、大容量のデータ保存に用いられる。
【０１９９】
また、携帯電話端末３００は、音声データ再生処理部２１１、外部出力端子２１２、ＬＣＤ（Liquid Crystal Display）コントローラ２１３、表示用のＬＣＤ２１４、呼び出し音を発生するリンガ２１５を有する。音声データ再生処理部２１１は、携帯電話端末３００に入力された音声データ（あるいは後述する外部メモリ２４０に記憶された音声データ）を再生する。再生された音声データは、外部出力端子２１２を介してヘッドフォンや携帯型スピーカ等に伝えることにより、外部に取り出される。ＬＣＤコントローラ２１３は、例えばＣＰＵ２２１からの表示情報をＣＰＵバス２２５を介して受け取り、ＬＣＤ２１４を制御するためのＬＣＤ制御情報に変換する。この制御情報によって、ＬＣＤ２１４が駆動され、情報が表示される。
【０２００】
また、携帯電話端末３００は、インターフェース回路（Ｉ／Ｆ）２３１、２３３、２３５、外部メモリ２４０、外部メモリスロット２３２、キー操作部２３４、外部入出力端子２３６を有する。外部メモリスロット２３２にはメモリカード等の外部メモリ２４０が挿入される。外部メモリスロット２３２は、インターフェース回路２３１を介してＣＰＵバス２２５に接続される。このように、携帯電話端末３００にスロット２３２を設けることにより、携帯電話端末３００の内部の情報を外部メモリ２４０に書き込んだり、あるいは外部メモリ２４０に記憶された情報（例えば音声データ）を携帯電話端末３００に入力したりすることが可能となる。キー操作部２３４は、インターフェース回路２３３を介してＣＰＵバス２２５に接続される。キー操作部２３４から入力されたキー入力情報は、例えばＣＰＵ２２１に伝えられる。外部入出力端子２３６は、インターフェース回路２３３を介してＣＰＵバス２２５に接続され、携帯電話端末３００に外部から種々の情報を入力したり、あるいは携帯電話端末３００から外部へ情報を出力したりする際の端子として機能する。
【０２０１】
なお、本実施形態では、ＲＯＭ２２２、ＦｅＲＡＭ２２３、フラッシュメモリ２２４が用いられているが、フラッシュメモリ２２４、ＲＯＭ２２２の両方またはいずれか一方をＦｅＲＡＭに置き換えることもできる。
【０２０２】
（第３９実施形態）
第３９実施形態は、第１〜第３６実施形態、および第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関し、第１〜第３６実施形態、および第４１〜第６６実施形態に係る半導体集積回路装置をスマートメディア等のメディアコンテンツを収納するカードに適用した例に関する。
【０２０３】
図４２は、第３９実施形態に係るメモリカードを示している。図４２に示すように、メモリカード４００には、ＦｅＲＡＭチップ４０１が内蔵されている。ＦｅＲＡＭチップ４０１は、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置を含んでいる。
【０２０４】
（第４０実施形態）
第４０実施形態は、第１〜第３６実施形態、および第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関し、第１〜第３６実施形態、および第４１〜第６６実施形態に係る半導体集積回路装置をシステムＬＳＩに適用した例に関する。メモリおよびロジック等を１つのシステムチップに集積し、１つのシステムを形成する、いわゆるシステムＬＳＩ(Large Scale Integrated Circuit)が知られている。システムＬＳＩでは、図４３に例示するように、ＲＡＭ回路ＲＡＭ、ロジック回路ＬＯＧＩＣ等の複数の機能ブロック５０１（コア、マクロ、ＩＰ（Intellectual property））が半導体チップ（半導体基板）５０２の上に設けられる。そして、これらマクロ５０１により、全体として所望のシステムが構築される。ＲＡＭ回路ＲＡＭは、例えば、ＳＲＡＭ、ＤＲＡＭ等により構成される。
【０２０５】
（第４１実施形態）
第４１実施形態は、フォールデッドビット線構成で、一本のプレート線ＰＬが共用される構成を有する。図５３は、本発明の第４１実施形態に係る半導体集積回路装置の回路構成を示している。図５３に示すように、第４１実施形態の回路構成は、以下の点を除いて、第６実施形態を示す図７と同じである。すなわち、図７では、２つのビット線／ＢＬ、ＢＬ対してプレート線／ＰＬ、ＰＬがそれぞれ設けられている。これに対して、図５３では、１つのプレート線ＰＬが、リセットトランジスタＱＲ０、ＱＲ１を介して、ローカルビット線／ＬＢＬ、ＬＢＬにそれぞれ接続されている。リセットトランジスタＱＲ０、ＱＲ１のゲートには、リセット信号／ＲＳＴ、リセット信号ＲＳＴがそれぞれ供給される。
【０２０６】
動作に関しても第６実施形態と同様である。すなわち、スタンバイ時、リセットトランジスタＱＲ０、ＱＲ１はオンとされている。アクティブ時、セルブロックＣＢ０内のメモリセルの読み出しの場合、リセットトランジスタＱＲ０がオフとされ、非選択セルのセルトランジスタがオフとされる。次に、ブロック選択トランジスタＱＳ０がオンとされ、プレート線ＰＬが駆動される。リセットトランジスタＱＲ１はオンのままとされ、ブロック選択トランジスタＱＳ１はオフのままとされる。セルブロックＣＢ１内のメモリセルの読み出しの場合は、ブロック選択トランジスタＱＳ１がオンとされ、ブロック選択トランジスタＱＳ０がオフのままとされることを除いて、同様に行われる。
【０２０７】
第４１実施形態に係る半導体集積回路装置によれば、第６実施形態と同じ効果を得られる。さらに、第４１実施形態によれば、プレート線ＰＬが２つのセルブロックＣＢ０、ＣＢ１により共用される。このため、プレート線ＰＬが２つ設けられた場合よりもプレート線間のピッチの制限が緩和される。また、フォールデッドビット線構造においても、第６実施形態よりさらにプレート線の数を減少することができるため、プレート線駆動回路ＰＬＤの面積をさらに縮小でき、駆動能力の向上を実現できる。
【０２０８】
（第４２実施形態）
第４２実施形態は、第４１実施形態（図５３）の半導体集積回路装置のプレート線ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。
【０２０９】
図５４は本発明の第４２実施形態を示しており、図５３の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例に取り、以下に動作の説明をする。
【０２１０】
図５４に示すように、スタンバイ時、リセット信号ＲＳＴ、／ＲＳＴ、ワード線ＷＬ０〜ＷＬ３はハイレベルとされ、ブロック選択信号ＢＳ、ＢＳ／はローレベルとされている。プレート線ＰＬは、電位Ｖｓｓとされている。
【０２１１】
アクティブ時、リセット信号／ＲＳＴがローレベルとされ、非選択セルのワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされる。選択セルのワード線ＷＬ１はハイレベルを維持する。次いで、ブロック選択信号／ＢＳがハイレベルとされることにより、ブロック選択トランジスタＱＳ０がオンとされる。この間、リセット信号ＲＳＴはハイレベルを維持し、ブロック選択信号ＢＳはローレベルを維持する。
【０２１２】
この状態で、プレート線ＰＬが内部電源電位Ｖａａに駆動されることにより、強誘電体キャパシタＣ１からビット線／ＢＬにセル情報が読み出される。ビット線／ＢＬ上の電位は、ビット線ＢＬ上の電位を参照電位として用いて、センスアンプＳＡにより増幅される。セルブロックＣＢ１内のメモリセルの読み出しの場合も同様である。
【０２１３】
セルブロックＣＢ０内の強誘電体キャパシタＣ０〜Ｃ３からの情報の読み出しの間、リセット信号ＲＳＴはハイレベルを維持し、ブロック選択信号ＢＳはローレベルを維持する。このため、プレート線ＰＬが駆動されても、ローカルビット線ＬＢＬとプレート線ＰＬは短絡され、且つセルブロックＣＢ１はビット線ＢＬと電気的に分離されている。このため、セルブロックＣＢ１内の強誘電体キャパシタＣ４〜Ｃ７には、電圧が印加されない。
【０２１４】
第４２実施形態に係る半導体集積回路装置によれば、第４１実施形態と第２実施形態とを合せた効果を得られる。
【０２１５】
なお、第４２実施形態は、第４１実施形態の回路構成に、第２実施形態と同様のプレート線駆動方法を合せたものに関わる。しかしながら、第４１実施形態に第８〜第１０実施形態のプレート線駆動方法を適用することも可能である。この場合、第４１実施形態と、第８〜第１０実施形態とをそれぞれ合せた効果を得られる。
【０２１６】
（第４３実施形態）
第４３実施形態は、第１実施形態（図１）の１つのメモリセルにおいて、強誘電体キャパシタとセルトランジスタとの接続関係が逆転した構成を有する。
【０２１７】
図５５は、本発明の第４３実施形態に係る半導体集積回路装置の回路構成を示している。図５５に示すように、第４３実施形態の回路構成は、強誘電体キャパシタＣ０〜Ｃ３と、セルトランジスタＱ０〜Ｑ３と、の接続関係が逆となっている点を除いて、図１と同じである。すなわち、各メモリセルにおいて、セルトランジスタＱ０〜Ｑ３の一端は強誘電体キャパシタＣ０〜Ｃ３とそれぞれ接続され、他端はプレート線ＰＬと接続される。また、強誘電体キャパシタＣ０〜Ｃ３の他端は、ローカルビット線ＬＢＬと接続される。動作に関しては、第１実施形態と全く同じである。
【０２１８】
第４３実施形態に係る半導体集積回路装置によれば、第１実施形態と同じ効果を得られる。なお、第４３実施形態のメモリセルの構成を第６、第１１、第２４、第２６、第３１、第３３、第３８実施形態の回路構成の各メモリセルに適用することが可能である。
【０２１９】
（第４４実施形態）
第４４実施形態は、第４３実施形態（図５５）の半導体集積回路装置のプレート線ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。
【０２２０】
図５６は、本発明の第４４実施形態を示しており、図５５の半導体集積回路装置の動作を示している。図５６に示すように、各信号線の電位の変化は、第２実施形態と同じである。
【０２２１】
第４４実施形態によれば、第４３実施形態と第２実施形態とを合せた効果を得られる。また、
なお、第４４実施形態は、第４３実施形態の回路構成に第２実施形態と同様のプレート線駆動方法を合せたものに関わる。しかしながら、第４３実施形態に第２〜第４実施形態のプレート線駆動方法を適用することも可能である。この場合、第４３実施形態（第６、第１１、第２４、第２６、第３１、第３３、第３８実施形態を含む）と、第２〜第４実施形態とをそれぞれ合せた効果を得られる。
【０２２２】
（第４５実施形態）
第４５実施形態では、第１実施形態（図１）と同じ構成のセルブロックが複数個、直列接続された形態を有する。すなわち、まず第１実施形態と同じく、直列接続された強誘電体キャパシタとセルトランジスタとから１つのメモリセルが構成され、このメモリセルが並列に接続され、さらにこれらメモリセルと並列にリセットトランジスタが接続されることにより１つのメモリセルユニットが構成される。このようなメモリセルユニットが直列接続され、また、端部のメモリセルユニットの端部にメモリセルグループ選択トランジスタが接続されることにより、１つのメモリセルグループ（セルグループ）が構成される。
【０２２３】
図５７は、本発明の第４５実施形態に係る半導体集積回路装置の回路構成を示している。図５７に示すように、セルユニットＣＵ０は、第１実施形態のセルブロックＣＢ０と同様の構成を有する。すなわち、直列接続されたセルトランジスタＱ０〜Ｑ０と強誘電体キャパシタＣ０〜Ｃ３とによりそれぞれ構成された複数のメモリセル、およびリセットトランジスタＱＲ０が並列に接続される。各メモリセルの一端、すなわち、各セルトランジスタＱ０〜Ｑ３の、強誘電体キャパシタＣ０〜Ｃ３との接続ノードと反対の端部は、ローカルビット線ＬＢＬ０と接続される。各メモリセルの他端、すなわち強誘電体キャパシタＣ０〜Ｃ３の、セルトランジスタＱ０〜Ｑ３との接続ノードと反対の端部は、ローカルビット線ＬＢＬ１と接続される。
【０２２４】
ローカルビット線ＬＢＬ１とローカルビット線ＬＢＬ２との間には、セルユニットＣＵ１が設けられる。セルユニットＣＵ１は、セルユニットＣＵ０と同様に、複数のメモリセルとリセットトランジスタＱＲ１が並列に接続された構成を有する。メモリセルは、直列接続されたセルトランジスタＱ４〜Ｑ７と強誘電体キャパシタＣ４〜Ｃ７とにより構成される。セルユニットＣＵ１のメモリセルは、セルトランジスタＱ４〜Ｑ７と強誘電体キャパシタＣ４〜Ｃ７との接続が、セルユニットＣＵ０のものと逆転している。したがって、強誘電体キャパシタＣ４〜Ｃ７の、セルトランジスタＱ４〜Ｑ７との接続ノードと反対の端部が、ローカルビット線ＬＢＬ１と接続される。また、セルトランジスタＱ４〜Ｑ７の、強誘電体キャパシタＣ４〜Ｃ７との接続ノードと反対の端部が、ローカルビット線ＬＢＬ２と接続される。
【０２２５】
ローカルビット線ＬＢＬ２とローカルビット線ＬＢＬ３との間には、セルユニットＣＵ２が設けられる。セルユニットＣＵ２は、セルユニットＣＵ０と同様の構成を有する。すなわち、セルトランジスタＱ８〜Ｑ１１がセルトランジスタＱ０〜Ｑ３に対応し、強誘電体キャパシタＣ８〜Ｃ１１が強誘電体キャパシタＣ０〜Ｃ３に対応し、リセットトランジスタＱＲ２はリセットトランジスタＱＲ０に対応する。
【０２２６】
ローカルビット線ＬＢＬ３とプレート線ＰＬとの間には、セルユニットＣＵ３が設けられる。セルユニットＣＵ３は、セルユニットＣＵ１と同様の構成を有する。すなわち、セルトランジスタＱ１２〜Ｑ１５がセルトランジスタＱ４〜Ｑ７に対応し、強誘電体キャパシタＣ１２〜Ｃ１５が強誘電体キャパシタＣ４〜Ｃ７に対応し、リセットトランジスタＱＲ３はリセットトランジスタＱＲ３に対応する。
【０２２７】
セルトランジスタＱ０、Ｑ４、Ｑ８、Ｑ１２のゲートは、ワード線ＷＬ０と接続される。セルトランジスタＱ１、Ｑ５、Ｑ９、Ｑ１３のゲートは、ワード線ＷＬ１と接続される。セルトランジスタＱ２、Ｑ６、Ｑ１０、Ｑ１４のゲートは、ワード線ＷＬ２と接続される。セルトランジスタＱ３、Ｑ７、Ｑ１１、Ｑ１５のゲートは、ワード線ＷＬ３と接続される。リセットトランジスタＱＲ０〜ＱＲ３は、リセット信号ＲＳＴ０〜ＲＳＴ３により、それぞれ制御される。リセット信号線ＲＳＴ０〜ＲＳＴ３は、リセット信号線デコーダＲＳＤと接続される。
【０２２８】
セルユニットＣＵ０〜ＣＵ３によりセルグループが構成される。セルグループは、セルグループ選択トランジスタＱＳを介してビット線ＢＬと接続される。すなわち、セルグループ選択トランジスタＱＳの一端は、ローカルビット線ＬＢＬ０と接続され、他端はビット線ＢＬと接続され、ゲートには、セルグループ選択信号ＢＳが供給される。
【０２２９】
次に、図５７の半導体集積回路装置の動作について、強誘電体キャパシタＣ６から情報が読み出される場合を例に取り、図５８、図５９を参照して説明する。図５８は、図５７の半導体集積回路装置のスタンバイ時の状態を示しており、図５９はアクティブ時の状態を例示している。
【０２３０】
図５８に示すように、スタンバイ時、セルグループ内の全てのセルトランジスタＱ０〜Ｑ１５はオンとされている。このため、全ての強誘電体キャパシタＣ０〜Ｃ１５の両端の電位はプレート線ＰＬと同電位となり、強誘電体キャパシタＣ０〜Ｃ１５には電圧が印加されない。また、セルグループ選択トランジスタＱＳはオフとされている。
【０２３１】
図５９に示すように、アクティブ時、強誘電体キャパシタＣ６が属するセルユニット内のリセットトランジスタＱＲ１がオフとされ、選択セルと同じ列のセルトランジスタＱ２、Ｑ６、Ｑ１０、Ｑ１４以外のセルトランジスタＱ０、Ｑ１、Ｑ３、Ｑ４、Ｑ５、Ｑ７、Ｑ８、Ｑ９、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１５がオフとされる。次いで、セルグループ選択トランジスタＱＳがオンとされ、プレート線ＰＬが駆動される。
【０２３２】
アクティブ状態の間、リセットトランジスタＱＲ０、ＱＲ２、ＱＲ３はオンを維持するため、ローカルビット線ＬＢＬ０とＬＢＬ１との間、ローカルビット線ＬＢＬ２とＬＢＬ３との間、ローカルビット線ＬＢＬ３とプレート線ＰＬとの間、は同電位となる。よって、セルユニットＣＵ０、ＣＵ２、ＣＵ３内のメモリセルの情報は、読み出されること無く保護される。
【０２３３】
また、リセットトランジスタＱＲ１がオフとされるため、セルユニットＣＵ１内の４つのメモリセルには電圧が印加される。しかしながら、セルユニットＣＵ１内で選択セルのセルトランジスタＱ６のみオンとされるため、プレート線ＰＬの電位とビット線ＢＬの電位がともに印加されるのは、強誘電体キャパシタＣ６のみである。すなわち、プレート線ＰＬの電位が、リセットトランジスタＱＲ３、ＱＲ２、セルトランジスタＱ６を介してセルトランジスタＣ６の一端に印加される。また、ビット線ＢＬの電位が、リセットトランジスタＱＲ０、セルグループ選択トランジスタＱＳを介してセルトランジスタＣ６の他端に印加される。この結果、強誘電体キャパシタＣ６からのセル情報が、ローカルビット線ＬＢＬ０を介してビット線ＢＬに読み出される。この読み出し信号はセンスアンプ（図示せぬ）で増幅される。
【０２３４】
セル情報の読み出し後、読み出された情報が、“０”データの場合、プレート線ＰＬの電位がハイレベルの状態でデータが強誘電体キャパシタＣ６に書き戻される。“１”データの場合、プレート線ＰＬの電位がローレベルとされた後、書き戻される。この際、セルトランジスタＱ０、Ｑ１、Ｑ３、Ｑ４、Ｑ５、Ｑ７、Ｑ８、Ｑ９、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１５はオフとされており、リセットトランジスタＱＲ０、ＱＲ２、ＱＲ３がオンとされているため、選択セルの強誘電体キャパシタＣ６以外の強誘電体キャパシタには電圧が印加されない。
【０２３５】
この後、セルグループ選択トランジスタＱＳがオフとされ、リセットトランジスタＱＲ１、セルトランジスタＱ０、Ｑ１、Ｑ３、Ｑ４、Ｑ５、Ｑ７、Ｑ８、Ｑ９、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１５がオンとされることによりスタンバイ状態に移行する。
【０２３６】
なお、アクティブ状態の間、非選択セル以外の強誘電体キャパシタはフローティングとなっている。このため、これら強誘電体キャパシタの一端の電位が変動すると、強誘電体キャパシタとセルトランジスタ間の寄生容量の比率分だけ、僅かに強誘電体キャパシタに電圧が印加される。しかしながら、強誘電体キャパシタの容量は大きいため、セル情報の破壊等の問題は無い。
【０２３７】
また、非選択セルにおいて強誘電体キャパシタとセルトランジスタとの接続ノードは、フローティングとなる。このため、アクティブ時、ジャンクションリークによって非選択セルの接続ノードの電位が下がり、非選択セルの強誘電体キャパシタにディスターブ電圧が印加される。しかしながら、スタンバイ状態に戻ると各強誘電体キャパシタの両端の電位差はリセットされて０Ｖになるため、第１実施形態と同様に、ディスターブ電圧による問題は、無視できる程度である。
【０２３８】
第４５実施形態に係る半導体集積回路装置によれば、他の実施形態のように１次元にメモリセルが配置されるのではなく、メモリセルが２次元に配置、接続される。このような構成とすることにより、任意のメモリセルの読み出し、書き込みをすることを可能としつつ、第１実施形態と同じ効果を得られる。すなわち、プレート線ＰＬ上の信号の遅延の大幅な低減、プレート線駆動回路ＰＬＤの面積の縮小、駆動能力の向上を実現できる。
【０２３９】
また、第４５実施形態によれば、セルグループＣＧごとにビット線ＢＬに接続されるため、必要なビット線の数が減少し、この結果、ビット線のピッチが大幅に緩和される。ビット線のピッチの緩和（ビット線数の減少）により、センスアンプの数が、ビット線の減少した分、減少する。よって、チップサイズの縮小が可能となる。また、セルグループＣＧ単位でビット線ＢＬに接続されるため、ビット線ＢＬのコンタクトの数を大幅に低減でき、第１実施形態と同じ効果を得られる。１つのビット線に接続されるメモリセルの数は、セルブロックごとに接続される第１実施形態等以上に小さくなるため、ビット線コンタクトの数の低下により得られる効果は、さらに大きい。
【０２４０】
また、第４５実施形態によれば、第１実施形態と同じく、最小６Ｆ2程度の小さいメモリセル実現でき、またメモリセルのデータがディスターブ電圧によって破壊されることを回避できる。
【０２４１】
また、第４５実施形態によれば、アクティブ時に、複数のメモリセルが直列接続されたことによる遅延の問題を先願および従来のメモリより緩和できるため、第１実施形態と同じ効果を得られる。この効果について、セルグループがビット線方向にＮ個、ワード線方向にＭ個のＮ×Ｍ個のメモリセルで構成された場合を例に取り説明する。この場合、アクティブ時に、プレート線ＰＬとビット線ＢＬとの間には、オンしているＭ−１個のリセットトランジスタ、１個のセルトランジスタ、１個のセルグループ選択トランジスタしか直列接続されない。このため、先願のメモリのメモリセルと異なり、セルグループのセル数が同じ場合では、先願のメモリに比べて、直列接続されたトランジスタ数を大幅に低減することができる。
【０２４２】
（第４６実施形態）
第４６実施形態は、第４５実施形態（図５７）の半導体集積回路装置のプレート線ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。動作に関しても、第４６実施形態と第２実施形態とを組み合わせた形態と同じである。
【０２４３】
図６０は、本発明の第４６実施形態を示しており、図５７の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ６から情報が読み出される場合を例に取り、以下に動作の説明をする。
【０２４４】
図６０に示すように、スタンバイ時、リセット信号ＲＳＴ０〜ＲＳＴ３、ワード線ＷＬ０〜ＷＬ３はハイレベルとされ、セルグループ選択信号ＢＳはローレベルとされている。プレート線ＰＬは電位Ｖｓｓとされている。このため、全メモリセルユニットＣＵ０〜ＣＵ３内において、全セルトランジスタＱ０〜Ｑ１５はオンとされ、また、全リセットトランジスタＱＲ０〜ＱＲ３もオンとされている。一方、セルグループ選択トランジスタＱＳはオフとされている。よって、全てのメモリセルの強誘電体キャパシタＣ０〜Ｃ１５の強誘電体キャパシタの両端の電位はプレート線ＰＬと同電位となる。このため、スタンバイ時、プレート線ＰＬの電位に関わらず、強誘電体キャパシタＣ０〜Ｃ１５には電圧が印加されず、分極情報が安定に保持される。
【０２４５】
アクティブ時、非選択セルのワード線ＷＬ０、ＷＬ１、ＷＬ３がローレベルとされ、リセット信号ＲＳＴ１がローレベルとされる。選択セルのワード線ＷＬ２、およびリセット信号ＲＳＴ０、ＲＳＴ２、ＲＳＴ３はハイレベルを維持する。次いで、セルグループ選択信号ＢＳがハイレベルとされることにより、セルグループ選択トランジスタＱＳがオンとされる。
【０２４６】
この状態で、プレート線ＰＬが内部電源電位Ｖａａに駆動されることにより、強誘電体キャパシタＣ６からビット線ＢＬにセル情報が読み出される。ビット線ＢＬに読み出された電位は、センスアンプＳＡにより増幅され、次いで、第２実施形態と同様に再書き込みが行われる。この後、リセット信号ＲＳＴ０、ＲＳＴ２、ＲＳＴ３がハイレベルとされ、ワード線ＷＬ０、ＷＬ１、ＷＬ３がハイレベルとされ、セルグループ選択信号ＢＳがローレベルとされることによりスタンバイ状態に移行する。
【０２４７】
第４６実施形態に係る半導体集積回路装置によれば、第４５実施形態と第２実施形態とを合せた効果を得られる。
【０２４８】
（第４７実施形態）
第４７実施形態は、第４５実施形態（図５７）の半導体集積回路装置のプレート線ＰＬの駆動方法の一例に関する。より詳しくは、第４実施形態と同様にプレート線ＰＬが駆動される。
【０２４９】
図６１は、本発明の第４７実施形態を示しており、図５７の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ６から情報が読み出される場合を例に取り、以下に動作の説明をする。
【０２５０】
図６１に示すように、スタンバイ時の状態は、プレート線ＰＬが電位ｒｅｆに駆動されていることを除いて、第４６実施形態と同様である。アクティブ時、ワード線ＷＬ０、ＷＬ１、ＷＬ３がローレベルとされ、リセット信号ＲＳＴ１がローレベルとされ、セルグループ選択信号ＢＳがハイレベルとされる。この状態で、プレート線ＰＬが内部電源電位Ｖａａへと駆動されることにより、強誘電体キャパシタＣ６から情報が読み出される。続いて、ビット線ＢＬ上の電位が増幅され、次いで、第４実施形態と同様にして再書き込み動作が行われ、次いで、第４６実施形態と同様にしてスタンバイ状態に移行する。
【０２５１】
第４７実施形態に係る半導体集積回路装置によれば、第４５実施形態と第４実施形態とを合せた効果を得られる。
【０２５２】
（第４８実施形態）
第４８実施形態では、第４５実施形態（図５７）と異なり、リセット信号線とワード線とが同じ方向に延在している。
【０２５３】
図６２は、本発明の第４８実施形態に係る半導体集積回路装置の回路構成を示している。ワード線ＷＬ０〜ＷＬ３の延在方向と、リセット信号ＲＳＴ０、ＲＳＴ１を供給するための信号線（リセット信号線）の延在方向と、は実際の半導体集積回路装置での両者の位置関係を象徴している。すなわち、ワード線ＷＬ０〜ＷＬ３とリセット信号線とがチップ上で、実際に同方向に延在している。これに対し、図５７では、リセット信号線は、ワード線ＷＬ０〜ＷＬ３と異なる方向に延在し、ビット線ＢＬ、ローカルビット線ＬＢＬ０〜ＬＢＬ３と同方向に延在している。
【０２５４】
図６２に示すように、第４８実施形態は、第４５実施形態とほぼ同じである。すなわち、セルユニットＣＵ０、ＣＵ１が接続され、セルユニットＣＵ０の一端はセルグループ選択トランジスタＱＳを介してビット線ＢＬと接続される。リセット信号信号線ＲＳＴ０、ＲＳＴ１は、ワード線ＷＬ０〜ＷＬ３と同じ方向に延在する。すなわち、実際の半導体集積回路装置上でも、リセット信号線ＲＳＴ０、ＲＳＴ１とワード線ＷＬ０〜ＷＬ３は同じ方向に沿って設けられる。よって、リセット信号線デコーダ（図ではロウデコーダと一括して図示）は、メモリセルアレイのワード線ＷＬ０〜ＷＬ３の方向の端部に配置される。動作に関しては、第４５実施形態と同じである。
【０２５５】
本発明の第４８実施形態に係る半導体集積回路装置によれば、第４５実施形態と同じ効果を得られる。
【０２５６】
（第４９実施形態）
第４９実施形態は、第４８実施形態（図６２）の半導体集積回路装置のプレート線ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。
【０２５７】
図６３は、本発明の第４９実施形態を示しており、図６２の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ６から情報が読み出される場合を例に取り、以下に動作の説明をする。
【０２５８】
図６３に示すように、スタンバイ時、リセット信号ＲＳＴ０、ＲＳＴ１、ワード線ＷＬ０〜ＷＬ３はハイレベルとされ、セルグループ選択信号ＢＳはローレベルとされている。プレート線ＰＬは電位Ｖｓｓとされている。
【０２５９】
アクティブ時、非選択セルのワード線ＷＬ０、ＷＬ１、ＷＬ３がローレベルとされ、リセット信号ＲＳＴ１がローレベルとされる。選択セルのワード線ＷＬ２、リセット信号ＲＳＴ０はハイレベルを維持する。次いで、セルグループ選択信号ＢＳがハイレベルとされることにより、セルグループ選択トランジスタＱＳがオンとされる。
【０２６０】
この状態で、プレート線ＰＬが内部電源電位Ｖａａに駆動されることにより、強誘電体キャパシタＣ６からビット線ＢＬにセル情報が読み出される。ビット線ＢＬに読み出された電位は、センスアンプＳＡにより増幅され、次いで、第２実施形態と同様に再書き込みが行われる。この後、リセット信号ＲＳＴ１がハイレベルとされ、ワード線ＷＬ０、ＷＬ１、ＷＬ３がハイレベルとされ、セルグループ選択信号ＢＳがローレベルとされることによりスタンバイ状態に移行する。
【０２６１】
第４９実施形態に係る半導体集積回路装置によれば、第４８実施形態と第２実施形態とを合せた効果を得られる。
【０２６２】
（第５０実施形態）
第５０実施形態は、第４８実施形態のフォールデッドビット線構成に関する。図６４は、本発明の第５０実施形態に係る半導体集積回路装置の回路構成を示している。図６４に示すように、図６２のセルユニットＣＵ０、ＣＵ１を有するセルグループと同じ構成のセルグループＣＧ０、ＣＧ１が設けられる。セルグループＣＧ０、ＣＧ１は、ビット線／ＢＬ、ＢＬに対してそれぞれ設けられる。
【０２６３】
図６２のセルユニットＣＵ０と同じ構成のセルユニットＣＵ０がローカルビット線／ＬＢＬ０とローカルビット線／ＬＢＬ１との間に接続される。また、図６２のセルユニットＣＵ１と同じ構成のセルユニットＣＵ１がローカルビット線／ＬＢＬ１とプレート線／ＰＬ（ローカルビット線／ＬＢＬ２）との間に接続される。ローカルビット線／ＬＢＬ０とビット線／ＢＬとの間には、グループ選択トランジスタＱＳ０が接続される。
【０２６４】
セルユニットＣＵ０と同様に、強誘電体キャパシタＣ８〜Ｃ１１、セルトランジスタＱ８〜Ｑ１１、リセットトランジスタＱＲ２から構成されるセルユニットＣＵ２が、ローカルビット線ＬＢＬ０とローカルビット線ＬＢＬ１との間に接続される。セルユニットＣＵ２において、強誘電体キャパシタＣ８〜Ｃ１１は強誘電体キャパシタＣ０〜Ｃ３に対応し、セルトランジスタＱ８〜Ｑ１１はセルトランジスタＱ０〜Ｑ３に対応し、リセットトランジスタＱＲ２はリセットトランジスタＱＲ０に対応する。
【０２６５】
セルユニットＣＵ１と同様に、強誘電体キャパシタＣ１２〜Ｃ１５、セルトランジスタＱ１２〜Ｑ１５、リセットトランジスタＱＲ３から構成されるセルユニットＣＵ３が、ローカルビット線ＬＢＬ１とプレート線ＰＬ（ローカルビット線ＬＢＬ２）との間に接続される。セルユニットＣＵ３において、強誘電体キャパシタＣ１２〜Ｃ１５は強誘電体キャパシタＣ４〜Ｃ７に対応し、セルトランジスタＱ１２〜Ｑ１５はセルトランジスタＱ４〜Ｑ７に対応し、リセットトランジスタＱＲ３はリセットトランジスタＱＲ０に対応する。ローカルビット線ＬＢＬ０とビット線ＢＬとの間には、グループ選択トランジスタＱＳ１が接続される。
【０２６６】
セルトランジスタＱ０、Ｑ４、Ｑ８、Ｑ１２のゲートは、ワード線ＷＬ０と接続される。セルトランジスタＱ１、Ｑ５、Ｑ９、Ｑ１３のゲートは、ワード線ＷＬ１と接続される。セルトランジスタＱ２、Ｑ６、Ｑ１０、Ｑ１４のゲートは、ワード線ＷＬ２と接続される。セルトランジスタＱ３、Ｑ７、Ｑ１１、Ｑ１５のゲートは、ワード線ＷＬ３と接続される。リセットトランジスタＱＲ０、ＱＲ２はリセット信号ＲＳＴ０により制御される。リセットトランジスタＱＲ１、ＱＲ３はリセット信号ＲＳＴ１により制御される。セルグループ選択トランジスタＱＳ０、ＱＳ１は、セルグループ選択信号／ＢＳ、ＢＳによりそれぞれ制御される。
【０２６７】
次に、動作について説明する。各セルグループＣＧ０、ＣＧ１内の動作は、第４７実施形態（第４５実施形態）と同じである。アクティブ時、第４７実施形態と同様にして、リセットトランジスタＱＲ１、セルトランジスタＱ０、Ｑ１、Ｑ３、Ｑ４、Ｑ５、Ｑ７がオフとされる。この後、セルグループＣＧ０内のメモリセルの読み出しの場合、セルグループ選択トランジスタＱＳ０のみオンとされ、セルグループ選択トランジスタＱＳ１はオフのままとされる。次に、プレート線／ＰＬのみ駆動され、プレート線ＰＬは駆動されない。この結果、ビット線／ＢＬにセル情報が読み出される。ビット線ＢＬ上の電位は、参照電位として用いられる。ビット線／ＢＬ上の電位は、ビット線ＢＬ上の電位を用いてセンスアンプＳＡにより増幅される。セルグループＣＧ１内のメモリセルの読み出しの場合も同様である。
【０２６８】
第６実施形態に係る半導体集積回路装置によれば、フォールデッドビット線構成をすることにより、第４５実施形態と第６実施形態を合せた効果を得られる。
【０２６９】
（第５１実施形態）
第５１実施形態は、第５０実施形態（図６４）の半導体集積回路装置のプレート線ＰＬ、／ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬ、／ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。動作に関しても、第５０実施形態と第２実施形態とを組み合わせた形態と同じである。
【０２７０】
図６５は本発明の第５１実施形態を示しており、図６４の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ６から情報が読み出される場合を例に取り、以下に動作の説明をする。
【０２７１】
図６５に示すように、スタンバイ時、リセット信号ＲＳＴ０、ＲＳＴ１、ワード線ＷＬ０〜ＷＬ３はハイレベルとされ、セルグループ選択信号ＢＳ、／ＢＳはローレベルとされている。プレート線ＰＬ、／ＰＬは電位Ｖｓｓとされている。
【０２７２】
アクティブ時、リセット信号ＲＳＴ１がローレベルとされ、非選択セルのワード線ＷＬ０、ＷＬ１、ＷＬ３がローレベルとされる。選択セルのワード線ＷＬ２はハイレベルを維持する。次いで、セルグループ選択信号／ＢＳがハイレベルとされることにより、ブロック選択トランジスタＱＳ０がオンとされる。セルグループ選択信号ＢＳはローレベルを維持する。
【０２７３】
この状態で、プレート線／ＰＬが内部電源電位Ｖａａに駆動されることにより、強誘電体キャパシタＣ６からビット線／ＢＬにセル情報が読み出される。プレート線ＰＬは電位Ｖｓｓを維持する。ビット線／ＢＬに読み出された電位は、センスアンプＳＡにより増幅され、次いで、第２実施形態と同様に再書き込み動作が行われる。この後、リセット信号ＲＳＴ１、ワード線ＷＬ０、ＷＬ１、ＷＬ３がハイレベルとされ、セルグループ選択信号／ＢＳがローレベルとされることによりスタンバイ状態に移行する。
【０２７４】
第５１実施形態に係る半導体集積回路装置によれば、第５０実施形態と第２実施形態とを合せた効果を得られる。
【０２７５】
（第５２実施形態）
第５２実施形態は第４５実施形態と類似しており、異なる点はメモリセルの２つの端子が、一部で入れ替わっていることである。
【０２７６】
図６６は、本発明の第５２実施形態に係る半導体集積回路装置の回路構成を示している。図６６に示すように、図５７と比べて、セルユニットＣＵ１、ＣＵ３のメモリセルの接続が、セルユニットＣＵ０（またはＣＵ２）と同じとなっている。すなわち、セルユニットＣＵ１において、セルトランジスタＱ４〜Ｑ７の、強誘電体キャパシタＣ４〜Ｃ７との接続ノードと反対の端部は、ローカルビット線ＬＢＬ１と接続される。強誘電体キャパシタＣ４〜Ｃ７の、セルトランジスタＱ４〜Ｑ７との接続ノードと反対の端部は、ローカルビット線ＬＢＬ２と接続される。同様に、セルユニットＣＵ３において、セルトランジスタＱ１２〜Ｑ１５の、強誘電体キャパシタＣ１２〜Ｃ１５との接続ノードと反対の端部は、ローカルビット線ＬＢＬ３と接続される。強誘電体キャパシタＣ１２〜Ｃ１５の、セルトランジスタＱ１２〜Ｑ１５との接続ノードと反対の端部は、プレート線ＰＬと接続される。その他の構成は、第４５実施形態と同じである。
【０２７７】
第５２実施形態に係る半導体集積回路装置によれば、第４５実施形態と同じ効果を得られる。
【０２７８】
なお、本実施形態では、セルユニットＣＵ１、ＣＵ３が、第４５実施形態（図５７）のセルユニとＣＵ０（またはＣＵ２）と同じ接続とされた場合を例示している。しかしながら、これらを逆にすることも可能である。また、１つのセルユニット内の、メモリセルの２つの端子の接続を同じとすることも必須ではない。さらに、本実施形態および第４５実施形態から導き出されるように、メモリセルの２つの端子を、各メモリセルにおいて、任意の接続とすることが可能である。例えば、列ごと、行ごとに同じ接続とすることもできるし、このような規則性を持たせずに、全くの任意としても、同じ効果を得られる。
【０２７９】
（第５３実施形態）
第５３実施形態は、第５０実施形態（図６４）の半導体集積回路装置の構造に関する。図６７、図６８、図６９は、本発明の第５３実施形態を示している。図６７、図６８は、図６４の半導体集積回路装置に適用可能なセルユニットＣＵ０、ＣＵ１の断面構造にそれぞれ対応する。図６９は、図６７および図６８の一部の平面構造を概略的に示している。
【０２８０】
図６７の構造は、図１７の構造に類似しており、異なる部分について説明する。ビット線ＢＬは、コンタクトＰ６、配線層Ｍ１を介してソース／ドレイン領域ＳＤ０と接続される。ソース／ドレイン領域ＳＤ０は、半導体基板ｓｕｂの表面においてソース／ドレイン領域ＳＤ１と距離を有して形成される。ソース／ドレイン領域ＳＤ０、ＳＤ１間の半導体基板ｓｕｂ上方には、ゲート電極ＢＳ１が設けられる。ソース／ドレイン領域ＳＤ０、ＳＤ１は、コンタクトＰ５、Ｐ６、配線層Ｍ１により相互に接続されている。ソース／ドレイン領域ＳＤ１、ＳＤ２と、これらの間の半導体基板ｓｕｂ上方のゲート電極ＢＳ０とからなるトランジスタが、セルグループ選択トランジスタＱＳ０に対応する。
【０２８１】
図１７のプレート線ＰＬの位置には、ローカルビット線／ＬＢＬ１が設けられる。ローカルビット線／ＬＢＬ１はコンタクトＰ４を介してソース／ドレイン領域ＳＤ１０と接続される。ソース／ドレイン領域ＳＤ１０は、半導体基板ｓｕｂの表面においてソース／ドレイン領域ＳＤ９と距離を有して形成される。ソース／ドレイン領域ＳＤ１０、ＳＤ９と、これらの間の半導体基板ｓｕｂ上方のゲート電極ＲＳＴ０とからなるトランジスタが、リセットトランジスタＱＲ０に対応する。ソース／ドレイン領域ＳＤ９、ＳＤ８間の半導体基板ｓｕｂ上方には、ゲート電極ＲＳＴ０が設けられる。ソース／ドレイン領域ＳＤ９、ＳＤ８は、コンタクトＰ１、ローカルビット線／ＬＢＬ０により相互に接続されている。
【０２８２】
図６８の構造は、図６７の構造に類似しており、以下の異なる部分を除いて、図６７と同じである。すなわち、この断面構造においてビット線ＢＬが存在せず、また図６７のローカルビット線／ＬＢＬ０の位置にプレート線／ＰＬが設けられている。図６７、図６８のローカルビット線／ＬＢＬ１は、相互に接続されている。
【０２８３】
図６４のセルユニットＣＵ２に対応して、図６７と同様の構造が設けられる。また、図６４のセルユニットＣＵ３に対応して、図６８と同様の構造が設けられる。これらの構造のローカルビット線／ＬＢＬ０（ＬＢＬ０）、プレート線／ＰＬ（ＰＬ）は、図６９に示すように配置されている。すなわち、それぞれ島状のローカルビット線／ＬＢＬ０、プレート線ＰＬ、ローカルビット線／ＬＢＬ０、プレート線／ＰＬが順次、並んで配置される。このような構造が、実際には、複数個配置されている（図示せぬ）。そして、ワード線方向（図の上下方向）に延在する配線により、各プレート線ＰＬが相互に接続される。プレート線／ＰＬに関しても同じである。
【０２８４】
本発明の第５３実施形態に係る半導体集積回路装置によれば、第５０実施形態の半導体集積回路装置のセルユニットＣＵ０〜ＣＵ３を実現できる。
【０２８５】
（第５４実施形態）
第５４実施形態は、第４１実施形態（図５３）の半導体集積回路装置の構造に関する。図７０、図７１は、本発明の第５４実施形態を示しており、図５３の半導体集積回路装置に適用可能なセルブロックの断面構造を概略的に示している。図７０、図７１は、図５３のセルブロックＣＢ０、ＣＢ１に対応する構造をそれぞれ示している。図５３では、１つのセルブロックにおいて４つのメモリセルが例示されているが、図７０、図７１では、８つの場合を例示している。図７０、図７１のメモリセルを構成する構造の繰り返し数を増減することにより、所望のメモリセル数を実現できる。
【０２８６】
図７０に示すように、半導体基板ｓｕｂの表面に、相互に距離を有してソース／ドレイン領域（アクティブ領域）ＳＤ２０〜ＳＤ３６が形成される。ソース／ドレイン領域ＳＤ２０、ＳＤ２１間、およびソース／ドレイン領域ＳＤ２１、ＳＤ２２間の半導体基板ｓｕｂの上方には、ゲート電極（セルグループ選択信号線）ＢＳ、／ＢＳがそれぞれ設けられる。同様に、ソース／ドレイン領域ＳＤ２２、ＳＤ２３間、ＳＤ２４、ＳＤ２５間、ＳＤ２５、ＳＤ２６間、ＳＤ２８、ＳＤ２９間の半導体基板ｓｕｂ上方に、ゲート電極（ワード線）ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３がそれぞれ設けられる。また、ソース／ドレイン領域ＳＤ２７、ＳＤ２８間、ＳＤ３０、ＳＤ３１間、ＳＤ３１、ＳＤ３２間、ＳＤ３３、ＳＤ３４間の半導体基板ｓｕｂ上方に、ゲート電極ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７がそれぞれ設けられる。
【０２８７】
ソース／ドレイン領域ＳＤ３４、ＳＤ３５間、およびソース／ドレイン領域ＳＤ３５、３６間の半導体基板上方には、ゲート電極（リセット信号線）ＲＳＴ、／ＲＳＴがそれぞれ設けられる。
【０２８８】
ソース／ドレイン領域ＳＤ２０、ＳＤ２１の間のチャネル領域には、不純物が注入された不純物領域が形成され、これらソース／ドレイン領域ＳＤ２０、ＳＤ２１と、ゲート電極ＢＳとにより構成されるトランジスタは、デプレーション型とされている。同様に、ソース／ドレイン領域ＳＤ３４、ＳＤ３５とゲート電極ＲＳＴとにより構成されるトランジスタもデプレーション型である。
【０２８９】
ソース／ドレイン領域ＳＤ２３、ＳＤ２４は、コンタクトＰ２１により、これらソース／ドレイン領域ＳＤ２３、ＳＤ２４上方にそれぞれ設けられた強誘電体キャパシタＣの下部電極ＢＥと接続される。各強誘電体キャパシタＣの上部電極ＴＥは、強誘電体キャパシタＣの上方に設けられたプレート線ＰＬと、各上部電極に対して設けられたコンタクトＰ２２を介して接続される。同様に、ソース／ドレイン領域ＳＤ２６、２７、ＳＤ２９、ＳＤ３０、ＳＤ３２、ＳＤ３３は、コンタクトＰ２１を介して、強誘電体キャパシタＣの下部電極ＢＥとそれぞれ接続される。ソース／ドレイン領域ＳＤ２６、２７の上方、ソース／ドレイン領域ＳＤ２９、３０の上方、ソース／ドレイン領域ＳＤ３２、３３の上方、の各位置には、プレート線ＰＬがそれぞれ設けられる。プレート線ＰＬは、コンタクトＰ２２を介して、対応する強誘電体キャパシタＣの上部電極ＴＥとコンタクトＰ２２を介して接続される。
【０２９０】
プレート線ＰＬの上方には、ローカルビット線／ＬＢＬが設けられる。ソース／ドレイン領域ＳＤ２２、ＳＤ２５、ＳＤ２８、ＳＤ３１、ＳＤ３４は、それぞれコンタクトＰ２３と接続される。各コンタクトＰ２３は、配線層Ｍ２１、コンタクトＰ２４を介して、ローカルビット線／ＬＢＬと接続される。配線層Ｍ２１は、プレート線ＰＬと同じ層として設けられる。プレート線ＰＬは、ソース／ドレイン領域ＳＤ３５、ＳＤ３６の上方に亘る位置にも設けられ、コンタクトＰ２５を介してソース／ドレイン領域ＳＤ３６と接続される。
【０２９１】
ローカルビット線／ＬＢＬの上方には、ビット線／ＢＬが設けられる。ソース／ドレイン領域ＳＤ２０は、コンタクトＰ２６、配線層Ｍ２１、コンタクトＰ２７、配線層Ｍ２２、コンタクトＰ２８を介してビット線／ＢＬと接続される。配線層Ｍ２２は、ローカルビット線／ＬＢＬと同じ層として設けられる。
【０２９２】
図７１は、以下の点を除いて、図７０とほぼ同じである。まず、ソース／ドレイン領域ＳＤ２０、ＳＤ２１と、ゲート電極ＢＳとにより構成されるトランジスタ、およびソース／ドレイン領域ＳＤ３４、ＳＤ３５と、ゲート電極ＲＳＴから構成されるトランジスタがエンハンスメント型とされている。一方、ソース／ドレイン領域ＳＤ２１、ＳＤ２２、ゲート電極／ＢＳとにより構成されるトランジスタ、およびソース／ドレイン領域ＳＤ３５、ＳＤ３６、ゲート電極／ＲＳＴとにより構成されるトランジスタがデプレーション型とされている。また、ローカルビット線／ＬＢＬの代わりにローカルビット線ＬＢＬが位置し、ビット線／ＢＬの代わりにビット線ＢＬが位置する。
【０２９３】
本発明の第５４実施形態に係る半導体集積回路装置によれば、第４１実施形態の半導体集積回路装置のセルグループを実現できる。
【０２９４】
また、第５４実施形態によれば、半導体基板ｓｕｂと、下部電極ＢＥの層との間に、配線層が設けられない。すなわち、製造工程において、強誘電体キャパシタの形成前に銅（Ｃｕ）、アルミニウム（Ａｌ）等のメタル配線が形成されない。製造工程において、強誘電体キャパシタの形成前に例えばＣｕ、Ａｌ等のメタル配線層を形成すると、これらのメタル配線層が強誘電体キャパシタ形成時の熱工程に絶えられない。このため、強誘電体キャパシタの形成前に配線層を形成する場合、例えばタングステン（Ｗ）等を用いる必要がある。しかしながら、ＦｅＲＡＭとロジック回路等の混載メモリ等の場合、このタングステン配線はＦｅＲＡＭ形成のために設けられるため、全体でみると余分な配線であり、製造コストの増大につながる。これに対し、第５４実施形態によれば、このような余分な配線層を設ける必要がないので、製造コストの増大を抑制できる。
【０２９５】
また、第５４実施形態によれば、第１７実施形態（図１８）、第１９実施形態（図２１）と異なり、アクティブ領域ＡＡ１〜ＡＡ３を曲げる必要がない。このため、セルサイズをさらに小さくでき、真に６Ｆ2のサイズを実現できる。
【０２９６】
（第５５実施形態）
第５５実施形態は、第５４実施形態（図７０、図７１）に付加して用いられ、シャント用配線、メインブロック選択トランジスタ配線等が付加される。
【０２９７】
図７２、図７３は、本発明の第５５実施形態に係る半導体集積回路装置の断面構造を概略的に示している。図７２は第５４実施形態の図７０と同様の位置に対応し、図７３は第５４実施形態の図７１と同様の位置に対応する。図７２、図７３に示すように、ローカルビット線ＬＢＬ（／ＬＢＬ）と同じ層にメインブロック選択トランジスタ用配線ＭＢＳ、電源強化用の電源線Ｖｓが設けられている。この電源線Ｖｓにより、メモリセルアレイ内に複数の電源線を配置することができ、また、電源抵抗の総計を大幅に低減することができる。これらメインブロック選択トランジスタ用配線ＭＢＳ、電源線Ｖｓは、平面においてローカルビット線／ＬＢＬ（ＬＢＬ）が配置されない空き地を利用して設けられる。
【０２９８】
ビット線／ＢＬ（ＢＬ）の上方には、シャント用配線／ＲＳＴ、ＲＳＴ、ＷＬ０〜ＷＬ７、／ＢＳ、ＢＳが設けられる。シャント用配線／ＲＳＴ、ＲＳＴ、ＷＬ０〜ＷＬ７、／ＢＳ、ＢＳは、これらの延在方向において対応する（同じ参照符号の）ゲート電極と定期的に接続される（図示せぬ）。
【０２９９】
シャント用配線、階層ワード線方式、電源線、のいずれかを任意に採用することももちろん可能である。
【０３００】
本発明の第５５実施形態に係る半導体集積回路装置によれば、第５４実施形態と同じ効果を得られる。さらに、ローカルビット線／ＬＢＬ（ＬＢＬ）のレベルの空き地を利用して、メインブロック選択トランジスタ配線ＭＢＳ、電源線Ｖｓが配置される。このため、これらメインブロック選択トランジスタ配線ＭＢＳ、電源線Ｖｓを、更なる金属配線レベルの増加無しに設けることができる。
【０３０１】
（第５６実施形態）
第５６実施形態は、第５５実施形態（図７２、図７３）の変形例に関わる。
【０３０２】
図７４、図７５は、本発明の第５６実施形態に係る半導体集積回路装置の断面構造を概略的に示している。図７４は、第５５実施形態の図７２と同様の位置に対応し、図７５は第５５実施形態の図７３と同様の位置に対応する。図７４、図７５に示すように、メインブロック選択トランジスタ配線ＭＢＳ、電源線Ｖｓは、シャント用配線／ＲＳＴ、ＲＳＴ、ＷＬ０〜ＷＬ７、／ＢＳ、ＢＳと同じ層に設けられる。
【０３０３】
シャント用配線、階層ワード線方式、電源線、のいずれかを任意に採用することももちろん可能である。
【０３０４】
本発明の第５６実施形態に係る半導体集積回路装置によれば、第５５実施形態と同じ効果を得られる。また、第５６実施形態によれば、１つのセルブロックまたはセルグループが大きくなり、この中で複数の信号線（例えばメインブロック選択トランジスタ配線ＭＢＳ、電源線Ｖｓ等）を高い自由度によって配置できる。これに対して、従来の構造では、１セルが基本単位であり、また１つのセルサイズは小さいため、せいぜい１本の信号線を設けることが限度である。すなわち、信号線の配置の制約が大きい。
【０３０５】
（第５７実施形態）
第５７実施形態は、第４１実施形態（図５３）の構成に加え、プレート線ＰＬが、セルブロックＣＢ０、ＣＢ１、およびビット線ＢＬ、／ＢＬと接続された更なるセルブロックにより共用される。
【０３０６】
図７６は、本発明の第５７実施形態に係る半導体集積回路装置の回路構成を示している。図７６に示すように、図の右半分に図５３と同じ構成が設けられる。ただし、図５３の各部の参照符号の末尾に“Ａ”が付加されたものが用いられる。
【０３０７】
また、図５３のセルブロックＣＢ０、ＣＢ１と同様のセルブロックＣＢ２、ＣＢ３がビット線／ＢＬ、ＢＬのそれぞれに対してさらに設けられる。プレート線ＰＬとローカルビット線／ＬＢＬＢとの間には、リセットトランジスタＱＲ０Ｂ、強誘電体キャパシタＣ８〜Ｃ１１とセルトランジスタＱ８〜Ｑ１１とからなるメモリセルが接続される。ローカルビット線／ＬＢＬＢは、ブロック選択トランジスタＱＳ０Ｂを介してビット線／ＢＬと接続される。
【０３０８】
プレート線ＰＬとローカルビット線ＬＢＬＢとの間には、リセットトランジスタＱＲ１Ｂ、強誘電体キャパシタＣ１２〜Ｃ１５とセルトランジスタＱ１２〜Ｑ１５とからなるメモリセルが接続される。ローカルビット線ＬＢＬＢは、ブロック選択トランジスタＱＳ１Ｂを介してビット線ＢＬと接続される。
【０３０９】
セルトランジスタＱ８、Ｑ１２のゲートは、ワード線ＷＬ０Ｂと接続される。セルトランジスタＱ９、Ｑ１３のゲートは、ワード線ＷＬ１Ｂと接続される。セルトランジスタＱ１０、Ｑ１４のゲートは、ワード線ＷＬ２Ｂと接続される。セルトランジスタＱ１１、Ｑ１５のゲートは、ワード線ＷＬ３Ｂと接続される。リセットトランジスタＱＲ０Ｂ、ＱＲ１Ｂは、リセット信号／ＲＳＴＢ、ＲＳＴＢにより、それぞれ制御される。ブロック選択トランジスタＱＳ０Ｂ、ＱＳ１Ｂは、ブロック選択信号／ＢＳＢ、ＢＳＢにより、それぞれ制御される。
【０３１０】
動作に関しては、第４１実施形態と同様である。すなわち、セルブロックＣＢ０、ＣＢ１内のメモリセルへのアクセスの場合、セルブロックＣＢ２、ＣＢ３はスタンバイ状態を維持し、セルブロックＣＢ０、ＣＢ１に関しては第４１実施形態と同じ制御が行われる。セルブロックＣＢ０、ＣＢ１内のメモリセルへのアクセスの間、セルブロックＣＢ２、ＣＢ３内の強誘電体キャパシタＣ８〜Ｃ１５の両端はショートされているため、情報は破壊されない。セルブロックＣＢ２、ＣＢ３内のメモリセルへのアクセルの場合の動作も同様である。
【０３１１】
本発明の第５７実施形態に係る半導体集積回路装置によれば、第４１実施形態と同じ効果を得られる。さらに、プレート線ＰＬが、第４１実施形態以上のセルブロックにより共用されている。このため、プレート線ＰＬが占める面積の低減、抵抗値の低減が可能となる。また、プレート線駆動回路ＰＬ、／ＰＬの占有面積の削減を実現できる。
【０３１２】
（第５８実施形態）
第５８実施形態は、第５７実施形態（図７６）の半導体集積回路装置のプレート線ＰＬの駆動方法の一例に関する。より詳しくは、第２実施形態と同様に、プレート線ＰＬのスタンバイ時の電位を電位Ｖｓｓ、駆動時の電位を内部電源電位Ｖａａとした場合に関する。
【０３１３】
図７７は本発明の第５８実施形態を示しており、図７６の半導体集積回路装置の動作を示している。強誘電体キャパシタＣ１から情報が読み出される場合を例に取り、以下に動作の説明をする。
【０３１４】
図７７に示すように、スタンバイ時、リセット信号／ＲＳＴＡ、ＲＳＴＡ、／ＲＳＴＢ、ＲＳＴＢ、ワード線ＷＬ０Ａ〜ＷＬ３Ａ、ＷＬ０Ｂ〜ＷＬ３Ｂはハイレベルとされ、ブロック選択信号／ＢＳＡ、ＢＳＡ、／ＢＳＢ、ＢＳＢはローレベルとされている。プレート線ＰＬは、電位Ｖｓｓとされている。
【０３１５】
アクティブ状態を経てスタンバイ状態に戻るまでのリセット信号／ＲＳＴＡ、ＲＳＴＡ、ワード線ＷＬ０Ａ〜ＷＬ３Ａ、ブロック選択信号／ＢＳＡ、ＢＳＡの動作は、第４２実施形態（図５４）と同じである。この間、リセット信号／ＲＳＴＢ、ＲＳＴＢ、ワード線ＷＬ０Ｂ〜ＷＬ３Ｂはハイレベルを維持し、ブロック選択信号／ＢＳＢ、ＢＳＢはローレベルを維持する。
【０３１６】
本発明の第５８実施形態に係る半導体集積回路装置によれば、第５７実施形態と第２実施形態とを合わせた効果を得られる。
【０３１７】
（第５９実施形態）
第５９実施形態は、１ビットが２つのトランジスタおよび２つの強誘電体キャパシタにより記憶される。すなわち、メモリセルがいわゆる２Ｔ２Ｃ型である場合に関する。２Ｔ２Ｃ型では、２つのメモリセルに“０”データ、“１”データがそれぞれ書き込まれた状態と、“１”データ、“０”データがそれぞれ書き込まれた状態と、により情報を記憶する。２Ｔ２Ｃ型とした場合でも、回路の構成は上述の各実施形態と変わらず、読み出し、書き込み時の制御が異なるのみである。例として、第４１実施形態（図５３）の半導体集積回路装置において２Ｔ２Ｃ型メモリセルとし、強誘電体キャパシタＣ１、Ｃ５から情報が読み出される場合を例に取り、以下に説明する。なお、強誘電体キャパシタＣ１、Ｃ５には、相補なデータが既に書き込まれているものとする。
【０３１８】
図７８は、本発明の第５９実施形態に係る半導体集積回路装置を示しており、図５３の半導体集積回路装置を２Ｔ２Ｃ型メモリセル方式とした場合の動作を示している。図７８に示すように、スタンバイ時の状態は、第４２実施形態（図５４）と同じである。
【０３１９】
アクティブ時、リセット信号／ＲＳＴ、ＲＳＴが共にローレベルとされ、非選択のワード線ＷＬ０、ＷＬ２、ＷＬ３がローレベルとされる。次いで、ブロック選択信号／ＢＳ、ＢＳがハイレベルとされる。この状態で、プレート線ＰＬが内部電源電位Ｖａａに駆動されることにより、ビット線／ＢＬ、ＢＬに、強誘電体キャパシタＣ１、Ｃ５からの情報がそれぞれ読み出される。ビット線／ＢＬ、ＢＬ上の電位は、センスアンプＳＡにより増幅され、増幅された２つのデータからメモリセルが保有している情報が判定される。この後、再書き込みが行われ、スタンバイ状態へと移行する。
【０３２０】
なお、第４１実施形態の半導体集積回路装置の場合を例に取り、２Ｔ２Ｃ方式について説明したが、ビット線対を有する第６（図７）、第１１（図１２）、第２６（図２９）、第３３（図３６）、第３５（図３８）、第５０（図６４）実施形態にも同様の手法により適用できる。この場合、本実施形態における説明と同様の制御に加え、プレート線／ＰＬ、ＰＬが共に駆動されることにより、１つのメモリセルを構成する２つの強誘電体キャパシタからビット線／ＢＬ、ＢＬにデータが読み出される。
【０３２１】
本発明の第５９実施形態に係る半導体集積回路装置によれば、第４１実施形態と同じ効果を得られる。さらに、２Ｔ２Ｃ型メモリセル方式とすることにより、１Ｔ１Ｃ型の場合より、読み出しマージンを大きく取ることができる。
【０３２２】
（第６０実施形態）
第６０実施形態では、第２実施形態中で図３を参照して説明した動作と同様に、スタンバイ時のリセット信号／ＲＳＴ、ＲＳＴ、ワード線ＷＬ０〜ＷＬ３の電位が電位Ｖｐｐ以下とされている。スタンバイ時に、リセットトランジスタＱＲ０、ＱＲ１、リセットトランジスタＱ０〜Ｑ７にハイレベルの電位が印加され続けるため、これらトランジスタの信頼性が劣化する。そこで、スタンバイ時に各トランジスタに印加される電位を、電位Ｖｐｐより低くしておき、アクティブ時に必要なトランジスタへの印加される電位を電位Ｖｐｐとする。
【０３２３】
図７９は、本発明の第６０実施形態に係る半導体集積回路装置を示しており、第４２実施形態（図５３）の半導体集積回路装置の制御方法の他の例に関する。図７９に示すように、スタンバイ時、リセット信号／ＲＳＴ、ＲＳＴ、ワード線ＷＬ０〜ＷＬ３の電位が、電位Ｖｐｐ以下（例えばＶａａ）とされている。アクティブ時、選択トランジスタのワード線ＷＬ１、およびリセット信号ＲＳＴが電位Ｖｐｐとされる。その他の具体的な動作は、第４３実施形態（図５４）と同じである。
【０３２４】
本発明の第６０実施形態に係る半導体集積回路装置によれば、第４２、第４３実施形態と同じ効果を得られる。さらに、第６０実施形態によれば、スタンバイ時にオンとされているトランジスタには、電位Ｖｐｐより低い電位が印加される。このため、これらトランジスタに高電圧が印加され続けることにより信頼性が劣化することを防止できる。
【０３２５】
（第６１実施形態）
第６１実施形態は、第５４実施形態（図７０、図７１）に適用可能なレイアウトに関する。図８０〜図８３は、本発明の第６１実施形態を示しており、図７０、図７１の半導体集積回路装置に適用可能なレイアウトを示している。図８０〜図８３は、図７０、図７１の断面構造の高さ方向における各面を半導体基板ｓｕｂの表面から上に向かって順に示している。また、図８０〜図８３のＬＸＸ−ＬＸＸ線に沿った断面図が図７０に相当し、ＬＸＸＩ−ＬＸＸＩ線に沿った断面図が図７１に相当する。
【０３２６】
図８０に示すように、複数のアクティブ領域ＡＡが、相互に分離してマトリックス状に設けられる。ゲート電極／ＲＳＴ、ＲＳＴ、ＷＬ０〜ＷＬ７、／ＢＳ、ＢＳは、アクティブ領域上で図の上下方向に延在する。図の最も右の列のアクティブ領域上には、ゲート電極ＢＳ、／ＢＳ、ＷＬ０が相互に間隔を有して延在する。デプリーション型トランジスタが形成される位置のチャネル領域近傍には、トランジスタの閾値を負とするための不純物注入領域（Ｉｍｐ）が形成される。アクティブ領域ＡＡ内において、ゲート電極ＢＳの両隣には、ソース／ドレイン領域ＳＤ２０、ＳＤ２１が位置する。同様に、ゲート電極／ＢＳの両隣には、ソース／ドレイン領域ＳＤ２１、ＳＤ２２が位置し、ゲート電極ＷＬ０の両隣には、ソース／ドレイン領域ＳＤ２２、ＳＤ２３が位置する。
【０３２７】
同様に、同じ列に属する各アクティブ領域において、ゲート電極ＷＬ１の両隣にはソース／ドレイン領域ＳＤ２４、ＳＤ２５が位置し、ゲート電極ＷＬ２の両隣にはソース／ドレイン領域ＳＤ２５、ＳＤ２６が位置する。同様に、ゲート電極ＷＬ３の両隣にはソース／ドレイン領域ＳＤ２７、ＳＤ２８が位置し、ゲート電極ＷＬ４の両隣にはソース／ドレイン領域ＳＤ２８、ＳＤ２９が位置する。ゲート電極ＷＬ５の両隣にはソース／ドレイン領域ＳＤ３０、ＳＤ３１が位置し、ゲート電極ＷＬ６の両隣にはソース／ドレイン領域ＳＤ３１、ＳＤ３２が位置する。ゲート電極ＷＬ７の両隣にはソース／ドレイン領域ＳＤ３３、ＳＤ３４が位置し、ゲート電極ＲＳＴの両隣には、ソース／ドレイン領域ＳＤ３４、ＳＤ３５が位置する。ゲート電極／ＲＳＴの両隣には、ソース／ドレイン領域ＳＤ３５、ＳＤ３６が位置する。
【０３２８】
ソース／ドレイン領域ＳＤ２０上にはコンタクトＰ２６が形成される。ソース／ドレイン領域ＳＤ２２、ＳＤ２５、ＳＤ２８、ＳＤ３１、ＳＤ３４上にはコンタクトＰ２３が形成される。ソース／ドレイン領域ＳＤ２３、ＳＤ２４、ＳＤ２６、ＳＤ２７、ＳＤ２９、ＳＤ３０、ＳＤ３２、ＳＤ３３上にはコンタクトＰ２１が形成される。ソース／ドレイン領域ＳＤ３６上にはコンタクトＰ２５が形成される。
【０３２９】
図８１に示すように、コンタクトＰ２６上、Ｐ２３上には、例えば方形状の配線層Ｍ２１が設けられる。各コンタクトＰ２１上には、例えば方形状の強誘電体キャパシタＣが設けられる。コンタクトＰ２３相互間の、２列の強誘電体キャパシタＣの上方を覆うように、例えば方形状のプレート線ＰＬが設けられる。各コンタクトＰ２１相互間の各プレート線ＰＬは、プレート線駆動回路ＰＬＤの出力端子に相当する配線層（図示せぬ）と接続されている。
【０３３０】
図８２に示すように、各プレート線ＰＬを図の左右方向に横断するように、ローカルビット線ＬＢＬ、／ＬＢＬが形成される。ローカルビット線ＬＢＬ、／ＬＢＬは、上下方向に相互に間隔を有して設けられる。プレート線ＰＬの相互間に設けられたコンタクトＰ２３は、ローカルビット線ＬＢＬ、／ＬＢＬと配線層Ｍ２１とを接続する。
【０３３１】
図８３に示すように、図の左右方向にビット線ＢＬ、／ＢＬが、相互に間隔を有して延在する。ビット線ＢＬ、／ＢＬは、コンタクトＰ２８を介して配線層Ｍ２２と接続される。
【０３３２】
なお、本実施形態を第５５、第５６実施形態に適用することももちろん可能である。第５５実施形態の場合、メインブロック選択トランジスタ配線ＭＢＳおよび電源線Ｖｓは、図８２のローカルビット線ＬＢＬ、／ＬＢＬの各一端と間隔を有して、図の上下方向にメインブロック選択トランジスタ配線ＭＢＳが延在する。同様に、電源線Ｖｓが、各他端と間隔を有して、図の上下方向に延在する。また、図８３に示す層のさらに上の層に図７１、図７２のシャント用配線／ＲＳＴ、ＲＳＴ、ＷＬ０〜ＷＬ７、／ＢＳ、ＢＳが設けられる。第５６実施形態の場合、シャント用配線／ＲＳＴ、ＲＳＴ、ＷＬ０〜ＷＬ７、／ＢＳ、ＢＳと同じ層に、これらと同方向に沿ってメインブロック選択トランジスタ配線ＭＢＳおよび電源線Ｖｓが設けられる。
【０３３３】
本発明の第６１実施形態に係る半導体集積回路装置によれば、図７０〜７５の半導体集積回路装置を実現でき、第５４〜５６実施形態と同じ効果を得られる。
【０３３４】
（第６２実施形態）
第６２実施形態は、階層ワード線方式の回路構成に関する。図８４は、本発明の第６２実施形態に係る半導体集積回路装置の回路構成を示しており、階層ワード線方式とシャント方式とを組み合わせた場合の回路構成を示している。
【０３３５】
図８４に示すように、例えば第６実施形態（図７）と同じ構成のセルブロックＣＢ０、ＣＢ１、ビット線対ＢＬ、／ＢＬ、センスアンプＳＡ、これらを制御するためのサブロウデコーダ、サブプレート線ドライバＳＲＤからなるサブグループが、複数個（図では２個を例示）設けられている。そして、これらサブグループに対して、メインロウデコーダＭＲＤと接続されたメインブロック選択トランジスタ配線ＭＢＳが設けられる。
【０３３６】
なお、図８４では、第６実施形態と同じ構成によりサブグループを構成した例を示しているが、本発明の他の実施形態の回路構成を用いて構成することももちろん可能である。
【０３３７】
本発明の第６２実施形態に係る半導体集積回路装置によれば、上記各実施形態により得られる効果に加え、信号線の抵抗値の減少等の階層ワード線方式およびシャント方式により得られる効果を得られる。
【０３３８】
（第６３実施形態）
第６３実施形態は、第４１実施形態の半導体集積回路装置の配線の配置方法に関する。図８５は本発明の第６３実施形態に係る半導体集積回路装置を示している。図８５の回路構成は、第４１実施形態（図５３）とほぼ同じである。この回路構成に加えて、第６３実施形態では、カラム選択信号線ＣＳＬやデータ線ＤＱが、ビット線に沿って、ローカルビット線／ＬＢＬ、ＬＢＬと同じ配線層で形成されている（太線により図示）。データ線ＤＱは、センスアンプと周辺回路とのデータのやりとりを行うために設けられる。カラム選択線ＣＳＬは、カラムデコーダ（図示せぬ）と接続され、センスアンプＳＡに読み出されたセルデータのうち選択したカラムのデータをデータ線ＤＱに乗せるための選択信号のための線である。
【０３３９】
本明細書の各実施形態においては、基本的にローカルビット線ＬＢＬ、／ＬＢＬ（以下、各ローカルビット線を個別に区別する場合以外、包括的にローカルビット線ＬＢＬと記載。他の参照符号に関しても同じ）を必要としている。そして、ローカルビット線ＬＢＬとして、例えば図７２、７３、７４、７５で示すように配線層Ｍ２２のレベルの配線層が使用されている。
【０３４０】
第６３実施形態ではクロスポイント型のセルであるため、ローカルビット線ＬＢＬのピッチがセルピッチと同じである。このローカルビット線ＬＢＬのピッチが緩い特徴を用いて、２本のローカルビット線ＬＢＬ毎に１本のカラム選択線ＣＳＬやデータ線ＤＱが設けられることを特長としている。
【０３４１】
なお、変形例として、設計ルールは厳しくなるが、各ローカルビット線ＬＢＬ相互間にカラム選択線ＣＳＬやデータ線ＤＱを設けることも可能である。また別の変形例として、ビット線ＢＬと同じ配線層を用いてカラム選択線ＣＳＬやデータ線ＤＱを構成することも可能であるが。図８５の構成がより優れている。その理由は、以下の通りである。まず、ビット線ＢＬ相互間にカラム選択線ＣＳＬやデータ線ＤＱを設けるとビット線ＢＬのピッチが厳しくなり、配線容量が増大し、しいては読み出し信号の劣化を招く。一方、ローカルビット線ＬＢＬ相互間にカラム選択線ＣＳＬやデータ線ＤＱを設けた場合も、確かにローカルビット線ＬＢＬの容量が増加するデメリットが発生する。しかしながら、ローカルビット線ＬＢＬの長さは短く、全体の読み出し時の負荷容量増加の点でより影響が小さい。なぜならば非選択セルブロックＣＢ内のローカルビット線ＬＢＬの容量は、読み出し時に信号が流れる配線に寄生する負荷容量として寄与しないためである。
【０３４２】
なお、図８５は、図５３の実施形態に本実施形態が適用された場合を例示している。しかしながら、他の実施形態にも同様に本実施形態を適用することにより、ローカルビット線ＬＢＬと同じレベルに、カラム選択線ＣＳＬやデータ線ＤＱを設けることももちろん可能である。
【０３４３】
図８６は、図８５の実施形態におけるカラム選択線ＣＳＬやデータ線ＤＱの複数のアレイマットにおける引き回し例を示す。この例では、以下のような構成をとっている。すなわち、まず、センスアンプＳＡが、２つのメモリセルアレイＭＣＡ間に設けられる。センスアンプＳＡの両側のメモリセルアレイＭＣＡからの読み出しの際、このセンスアンプが動作する。そして、２つのメモリセルアレイＭＣＡに挟まれたセンスアンプＳＡからなる構造が紙面の横方向に複数個（図８６では２個を例示）設けられ、さらに右端にカラムデコーダＣＤが設けられている。各メモリセルアレイＭＣＡの上端には、ロウデコーダＲＤが設けられる。各メモリセルアレイＭＣＡは、例えば図８５の構造が紙面の縦方向に複数個設けられる。
【０３４４】
複数のカラム選択線ＣＳＬ（カラム選択線ＣＳＬ０、ＣＳＬ１のみを代表的に図示）は、紙面の左右方向に延び、各セルアレイＭＣＡを通過して、カラムデコーダＣＤと接続される。データ線ＤＱ、／ＤＱは、紙面の左右方向に延び、各セルアレイＭＣＡを通過して、第２センスアンプＳＡ２と接続される。データ線ＤＱ、／ＤＱは、各センスアンプＳＡと接続されており、カラム選択線ＣＳＬの信号に応じて、センスアンプＳＡにより増幅されたデータを第２センスアンプＳＡに転送する。
【０３４５】
図８７は本発明の第６３の実施形態に係る半導体集積回路装置に適用できるデバイス構造のワード線に沿った方向における断面図を例示している。この例ではプレート線ＰＬがＭ１配線層により構成され、ローカルビット線ＬＢＬがＭ２配線層により構成され、ビット線ＢＬがＭ３配線層により構成され、メインブロック選択トランジスタ配線ＭＢＳおよびシャント用配線ＷＬ０〜ＷＬ７等がＭ４配線層により構成される。すなわち、この例では図８５、８６で示したカラム選択線ＣＳＬおよびデータ線ＤＱがローカルビット線ＬＢＬと同じＭ２配線層で形成されている。
【０３４６】
図８８〜図９０は、本発明の第６３の実施形態に係る半導体集積回路装置に適用できるデバイス構造のビット線に沿った方向における１つのセルブロックの断面図を例示している。図８８は、図８５のローカルビット線／ＬＢＬに沿った断面図であり、図８７のＬＸＸＸＶＩＩＩ−ＬＸＸＸＶＩＩＩに沿った断面構造に対応する。図８９は、図８５のカラム選択線ＣＳＬまたはデータ線ＤＱに沿った断面図であり、図８７のＬＸＸＸＩＸ−ＬＸＸＸＩＸに沿った断面構造に対応する。図９０は、図８５のローカルビット線ＬＢＬに沿った断面図であり、図８７のＸＣ−ＸＣに沿った断面構造に対応する。図８８、図９０は、図７４、図７５と同じである。なお、図８８、図９０において、ゲート電極／ＢＳ、ＢＳの上方の配線層Ｍ２１相互間に、配線層／ＢＳ、ＢＳが設けられている。このように、Ｍ１配線層により、シャント用配線／ＢＳ、ＢＳを実現することもできる。図では、便宜上、Ｍ１配線層、Ｍ４配線層の両方が示されている。
【０３４７】
図８９に示すように、半導体基板ｓｕｂの上方に、ワード線ＢＳ、／ＢＳ、ＷＬ０〜ＷＬ７、ＲＳＴ、／ＲＳＴが設けられる。これらワード線／ＢＳ、ＢＳ、ＷＬ０〜ＷＬ７、ＲＳＴ、／ＲＳＴの上方のＭ１配線層によって、プレート線ＰＬが構成される。プレート線ＰＬは、紙面の横方向に沿って設けられ、また、図８８、図９０のプレート線ＰＬと接続されている。また、Ｍ１配線層において、配線層／ＢＳ、ＢＳが紙面に垂直な方向に延びている。カラム選択線ＣＳＬおよびデータ線ＤＱは、Ｍ１配線層の上方のＭ２配線層、すなわち、ローカルビット線／ＬＢＬ、／ＬＢＬと同じ配線層により構成されている。Ｍ２配線層の上方には、Ｍ４配線層が位置する。Ｍ４配線層は、メインブロック選択トランジスタ配線ＭＢＳ、およびシャント用の配線層Ｖｓ、ＭＢＳ、ＢＳ、／ＢＳ、ＷＬ０〜ＷＬ７、ＲＳＴ、／ＲＳＴを構成する。
【０３４８】
本発明の第６３実施形態に係る半導体集積回路装置によれば、ローカルビット線ＬＢＬが設けられる各実施形態において、カラム選択線ＣＳＬおよびデータ線ＤＱが、ローカルビット線ＬＢＬと同じ配線層により構成される。このため、本実施形態が適用される、各実施形態によって得られる効果と同じ効果を得られる。
【０３４９】
さらに、カラム選択線ＣＳＬおよびデータ線ＤＱが、ローカルビット線ＬＢＬと同じ配線層により構成されることにより、以下の効果を得られる。すなわち、本発明の各実施形態では、ローカルビット線ＬＢＬが設けられるため、４つの配線層が必要である。これらの配線層を用いずにカラム選択線ＣＳＬおよびデータ線ＤＱ等を設けようとすると、さらなる配線層を設ける必要がある。一方、従来の方式（図４８）、発明者の先願のメモリの方式（図５０、５１）の場合、これらの図に示す配線層に加えて設けられた配線層によりカラム選択線ＣＳＬやデータ線ＤＱを構成したとしても、配線層の総数は４つである。これに対して、第６３実施形態によれば、ローカルビット線ＬＢＬ相互間のスペースを有効に活用することにより、カラム選択線ＣＳＬおよびデータ線ＤＱが設けられる。このため、カラム選択線ＣＳＬやデータ線ＤＱまで含めた配線層の数は、従来または発明者の先願の方式と同じである。よって、配線層の増加に起因した製造コストの増加無しに、ローカルビット線ＬＢＬを用いて実現される本発明の各実施形態の効果（高速化等）を得られる。
【０３５０】
また、第６３実施形態によれば、配線層の増加無しにカラム選択線ＣＳＬをメモリセルアレイＭＣＡ上に設けることができるため、カラムデコーダＣＤを複数のメモリセルアレイで共有できる。カラムデコーダからのカラム選択信号をメモリセルアレイ上に配置できない場合、図８６の場合と異なり、カラムデコーダをメモリセルアレイ毎に設ける必要がある。この結果、半導体集積回路装置の面積が増大する。これに対して、本実施形態によれば、カラムデコーダＣＤを複数のメモリセルアレイで共有できるため、カラムデコーダの面積を削減できる。
【０３５１】
また、第６３実施形態によれば、配線層の増加無しにデータ線ＤＱを設けつつ、多数のデータ線ＤＱをメモリセルアレイ上に設けることができる。多数のデータ線をメモリセルアレイ上に配置できない場合、図８６の場合と異なり、少ないデータのみしかメモリセルアレイから周辺回路（第２センスアンプ等）に転送できないため、バンド幅が低下する。または、データ線を設けるための領域が別途必要になるため、半導体集積回路装置の面積が増大する。これに対して、本実施形態によれば、配線層の増加無しに、センスアンプＳＡと周辺回路との間のデータのバンド幅を向上できる。
【０３５２】
（第６４実施形態）
第６４実施形態は、第６３実施形態等（図８８〜図９０）に適用可能なレイアウトに関する。図９１〜図９４は、本発明の第６４実施形態を示しており、図８８〜図９０等の半導体集積回路装置に適用可能なレイアウトを示している。図９１〜図９４は、強誘電体キャパシタの数が異なることを除いて、図８８〜図９０の高さ方向における各面に対応する。より詳しくは、図９１〜図９４は、半導体基板ｓｕｂの表面から上に向かう種々の位置の平面構造を順に示している。図９１〜図９４は、キャパシタの数が異なることを除いて第６１実施形態（図８０〜図８３）とほぼ同じである。
【０３５３】
図９１に示すように、ゲート電極ＢＳ、／ＢＳ、ＷＬ０〜ＷＬ１５、ＲＳＴ、／ＲＳＴが、相互に間隔を有して紙面の上下方向に延在する。複数のアクティブ領域ＡＡが設けられる。アクティブ領域ＡＡは、隣接する２つのゲート電極間からこの２つのゲート電極の両外側に亘る。そして、各ゲート電極相互間のアクティブ領域には、コンタクトＰ２３が設けられる。ゲート電極の外側のアクティブ領域の上方には、強誘電体キャパシタＣが設けられる。ゲート電極の外側の各アクティブ領域と、それらの上方の各強誘電体キャパシタＣの下部電極ＢＥとは、コンタクトＰ２１により接続される。
【０３５４】
図９２は、Ｍ１配線層を中心に示している。図９２に示すように、プレート線ＰＬ、配線層Ｍ２１は、Ｍ１配線層により構成される。また、プレート線ＰＬは、方形状の主要部と、主要部を相互に接続する接続部を有する。プレート線ＰＬの主要部の相互間には、Ｍ１配線層からなる配線層２１が複数設けられる。プレート線ＰＬの主要部は、配線層Ｍ２１相互間の、２列の強誘電体キャパシタＣの上方を覆い、紙面の上下方向に亘る。接続部は、紙面の左右方向に延び、隣接する主要部を相互に接続する。接続部は、例えば、紙面の上下方向の２つの配線層Ｍ２１ごとに設けられる。また、図９１のゲート電極ＢＳ、／ＢＳの上方には、Ｍ１配線層からなる配線層ＢＳ、／ＢＳが設けられる。配線層ＢＳの隣の配線層Ｍ２１は、Ｍ１配線層から構成される。
【０３５５】
図９３は、Ｍ１配線層の上方のＭ２配線層を中心に示している。図９３に示すように、プレート線ＰＬの主要部の上方において、ローカルビット線／ＬＢＬ０、ＬＢＬ０、／ＬＢＬ１、ＬＢＬ１が紙面の左右に亘って延びている。ローカルビット線／ＬＢＬ０、ＬＢＬ０、／ＬＢＬ１、ＬＢＬ１は、Ｍ２配線層により構成される。ローカルビット線／ＬＢＬ０とローカルビット線ＬＢＬ０との間、およびローカルビット線／ＬＢＬ１とローカルビット線ＬＢＬ１との間、に、カラム選択線ＣＳＬまたはデータ線ＤＱが設けられる。カラム選択線ＣＳＬおよびデータ線ＤＱは、Ｍ２配線層により構成される。
【０３５６】
図９４は、Ｍ２配線層の上方のＭ３、Ｍ４配線層を中心に示している。図９４に示すように、紙面の左右方向に亘ってビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１が設けられる。ビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１は、Ｍ３配線層により構成される。ビット線／ＢＬ０、ＢＬ０、／ＢＬ１、ＢＬ１の上方には、シャント用配線Ｖｓ、ＷＬ０〜ＷＬ１５、／ＲＳＴ、ＲＳＴが設けられる。シャント用配線Ｖｓ、ＷＬ０〜ＷＬ１５、／ＲＳＴ、ＲＳＴは、Ｍ４配線層により構成される。なお、本実施形態では、シャント用配線／ＢＳ、ＢＳは、Ｍ４配線層ではなく、Ｍ１配線層（図９２を参照）により構成された場合に対応する。
【０３５７】
本発明の第６４実施形態に係る半導体集積回路装置によれば、第６１実施形態と同じ効果を得られる。また、第６４実施形態によれば、図８８〜図９０の半導体集積回路装置を実現できる。
【０３５８】
また、第６４実施形態によれば、紙面の上下方向に広がるプレート線ＰＬの主要部が、相互に接続される。このため、以下の効果を得られる。すなわち、本発明の各実施形態において、回路図により示されるように、１つのセルブロックＣＢ内の全てのメモリセルは１つのプレート線ＰＬを共有している。このため、これを実現するためのレイアウトとして、プレート線ＰＬとなる配線層が、このプレート線ＰＬと接続される強誘電体キャパシＣタの全てを覆うように広がっていることが、最も簡単な構成である。しかしながら、例えば図８１、図９２に示すように、アクティブ領域ＡＡ（ソース／ドレイン領域ＳＤ）とローカルビット線ＬＢＬを接続するために、Ｍ１配線層からなる配線層Ｍ２１が設けられる必要がある。このため、プレート線ＰＬは、紙面の左右方向において、分断されている。第６４実施形態では、これら分断されたプレート線ＰＬ（プレート線ＰＬの主要部）が相互に接続される。このため、強誘電体キャパシタＣへのアクセスの際、アクセス対象の強誘電体キャパシタＣに流すための電流が、広範囲に分散される。このため、プレート線ＰＬの抵抗が減少することにより遅延を緩和し、エレクトロマイグレーションによる配線の劣化を防止できる。
【０３５９】
なお、プレート線ＰＬの接続部は、紙面の上下に延びる方向において２つ以上の配線層Ｍ２１ごとに設けられていても良い。また、シャント用配線層とゲート電極のシャントごとに設けられていても良い。
【０３６０】
また、本実施形態を用いてＭ１配線層によるプレート線ＰＬが相互に接続されるが、Ｍ２配線層によってカラム選択線ＣＳＬおよびデータ線ＤＱを実現しない構成とすることももちろん可能である。この場合の断面図を図９５に示す。図９５は、図８９の断面図と同様の位置に対応する。図９５に示すように、図８９に比べて、図８８等において紙面の左右方向に分断されたプレート線ＰＬの主要部を接続する、プレート線ＰＬの接続部は設けられているが、カラム選択線ＣＳＬおよびデータ線ＤＱが配線層Ｍ２により構成されていない。
【０３６１】
（第６５実施形態）
第６５実施形態は、各実施形態に適用可能な制御方法に関する。まず、Return to Zero（ＲＴＺ）と呼ばれる方式とNon-return to Zero(ＮＲＴＺ)と呼ばれる、ＦｅＲＡＭの２つの動作方式について説明する。
【０３６２】
ＮＲＴＺ方式は図４４の従来の強誘電体メモリにおいて適用することができる。この方式では、“１”データの再書き込み時の電位状態、すなわちビット線の電位がハイレベルの状態のまま、選択セルのセルトランジスタがスタンバイ時の状態へと移行する。すなわち、ビット線の電位がハイレベルのまま、ワード線がオフとされることにより強誘電体キャパシタがフローティング状態となる。この結果、ハイレベルの電荷が強誘電体キャパシタの電極に閉じ込められる。このため、この電荷により、スタンバイ状態に移行後でも、再書き込みに必要な状態が持続するため、“１”データを確実に再書き込みできる。
【０３６３】
これに対して、ＲＴＺ方式では、“１”データの再書き込みの電位状態となった後、ビット線がローレベルとされた後で、選択セルのセルトランジスタがスタンバイ時の状態へと移行する。図５０の発明者の先願の強誘電体メモリでは、ＲＴＺ方式しか採用できない。その理由は、選択セルの強誘電体キャパシタの一端にハイレベルの電位が印加されている状態で選択セルのセルトランジスタをオンしたとしても、セルトランジスタのオンとともに選択セルの強誘電体キャパシタの両端がショートされるからである。この結果、閉じ込められた電荷が無くなるので、ＮＲＴＺ方式を実現できない。ＲＴＺ方式は、ＮＲＴＺ方式に比べて、“１”データの再書き込み時間を十分に確保できない。
【０３６４】
図９６〜図９８は本発明の第６５の実施形態に係る半導体集積回路装置の動作を示しており、第１実施形態の構成（図１）に本実施形態に係る制御方法を適用した場合である。より詳しくは、図９６は動作履歴を示している。図９７は強誘電体キャパシタＱ３を含むメモリセルを選択後、スタンバイに移行するケースを示している。図９８は強誘電体キャパシタＱ３を含むメモリセルを選択後、強誘電体キャパシタＱ２を含むメモリセルを選択してからスタンバイ状態に移行するケースを示している。以下、第１実施形態の構成に適用された場合を例に取り、第６５実施形態について説明する。
【０３６５】
図９７において、データの読み出しまでの状態は、他の実施形態（図２等）と同じである。読み出し時、メモリセルの保持するデータが“１”の場合、分極状態は、図９６の点Ｄから点Ｅに移動する。一方、“０”の場合、分極状態は、点Ａから点Ｂに移動する。その後、センス動作が行われ、次いで、“０”データの場合、“０”データが再書き込みされ、分極状態は点Ｂから点Ｃへ移動する。次いで、プレート線ＰＬがローレベルとされることにより、“１”データの場合、“１”データが再書き込みされる。この結果、分極状態は、点Ｅから点Ｆに移動する。
【０３６６】
次に、ブロック選択信号ＢＳがローレベルとされ、選択したワード線ＷＬ３がローレベルとされることにより、セルノードＳＮ３に“１”データの電荷を貯める。その後、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ２がハイレベルとされ、リセット信号ＲＳＴがハイレベルとされることにより、セルノードＳＮ３がフローティングのまま、強誘電体キャパシタＣ０、Ｃ１、Ｃ２の両端をショートさせる。
【０３６７】
次に、例えばタイマー回路を用いてワード線ＷＬ３が所定の時間後にハイレベルとされるようにすることにより強誘電体キャパシタＣ３の両端もショートさせる。すなわち、有限の時間後、必ず強誘電体キャパシタの両端の電位差はリセットされる。このため、非選択セルの強誘電体キャパシタＣ０、Ｃ１、Ｃ２へのディスターブ電圧は累積されず、ディスターブ電圧に起因した問題は発生しない。
【０３６８】
本発明の第６５実施形態に係る半導体集積回路装置によれば、第１実施形態と同じ効果を得られる。また、第６５実施形態によれば、セルデータの読み出し後、選択セルの強誘電体キャパシタがフローティングとされ、一定の時間後、選択セルの強誘電体キャパシタの両端がショートされる。このため、選択セルのセルノードに電荷が蓄積された時間を確保することができる。すなわち、ＮＲＴＺ方式を実現することができる。この結果、再書き込みをより確実に行うことが可能となり、半導体集積回路装置の信頼性が向上する。
【０３６９】
次に、第６５実施形態の他の例について、図９８を参照して説明する。図９８に示すように、最初のアクティブ動作でワード線ＷＬ３が選択され、その後ワード線ＷＬ３がローレベルとされることによりセルノードＳＮ３に電荷が蓄積される。次のアクティブ動作では、ワード線ＷＬ３をローレベルに保った状態のまま、ワード線ＷＬ２の読み出し書き込みが行われる。次に、ワード線ＷＬ２がローレベルとされることにより、セルノードＳＮ２に電荷が閉じ込められる。その後、再度、スタンバイ状態に移行する。ワード線ＷＬ３は、ローベルとされた時点から一定の時間経過後、ハイレベルとされる。同様に、ワード線ＷＬ２も、ローレベルとされた時点から一定の時間経過後、ハイレベルとされる。このような制御により、１つのセルブロック内のセルからデータが連続して読み出される場合も、ＮＲＴＺ方式を実現することができる。
【０３７０】
なお、図９８の例では、ワード線ＷＬ２の選択サイクルの最後でワード線ＷＬ３がハイレベルとされている。しかしながら、これに限らず、例えば選択したワード線を可能な限りローレベルに保つことによっても、ＮＲＴＺ方式を実現できる。ワード線ＷＬ２はスタンバイ状態で、ある一定の時間が経過後、ハイレベルに戻される。
【０３７１】
（第６６実施形態）
第６６実施形態は、各実施形態、特に回路構成に関わる各実施形態に適用可能な変形例に関する。本実施形態が第１実施形態に適用された場合を例に取り、図９９を参照して、以下に説明する。
【０３７２】
図９９は、本発明の第６６実施形態に係る半導体集積回路装置の回路構成を示しており、本実施形態が第１実施形態に適用された場合を例示している。図９９に示すように、図１のセルトランジスタＱ０〜Ｑ３、リセットトランジスタＱＲ、ブロック選択トランジスタＱＳは、トランスミッションゲートＴＱ０〜ＴＱ３、ＴＱＲ、ＴＱＳによりそれぞれ置換されている。トランスミッションゲートＴＱ０〜ＴＱ３、ＴＱＲ、ＴＱＳは、それぞれ、並列接続されたＮ型ＭＯＳ（ＮＭＯＳ）トランジスタＱＮ０〜ＱＮ３、ＱＮＲ、ＱＮＳと、Ｐ型ＭＯＳ（ＰＭＯＳ）トランジスタＱＰ０〜ＱＰ３、ＱＰＲ、ＱＰＳと、により構成される。その他に関しては、第１実施形態と同じである。
【０３７３】
図１のように、セルトランジスタＱ０〜Ｑ３、リセットトランジスタＱＲ、ブロック選択トランジスタＱＳとしてＮＭＯＳが用いられる場合、全てのワード線ＷＬ０〜ＷＬ３、リセット信号ＲＳＴ、ブロック選択信号ＢＳの動作振幅を、ビット線ＢＬおよびローカルビット線ＬＢＬより大きくする必要がある。これは、セルトランジスタＱ０〜Ｑ３、リセットトランジスタＱＲ、ブロック選択トランジスタＱＳの閾値電圧が低下すること（いわゆる閾値落ち）を避けるためである。この場合、セルトランジスタＱ０〜Ｑ３、リセットトランジスタＱＲ、ブロック選択トランジスタＱＳの信頼性が低下する可能性がある。これを避けるために、セルトランジスタＱ０〜Ｑ３、リセットトランジスタＱＲ、ブロック選択トランジスタＱＳのゲート酸化膜の膜厚は、耐圧を確保するために、他の周辺回路等のトランジスタより厚くする必要がある場合がある。
【０３７４】
これに対して、第６６実施形態によれば、閾値落ちが発生しないため、全てのワード線ＷＬ、リセット信号ＲＳＴ、ブロック選択信号ＢＳの動作振幅をビット線ＢＬ、ローカルビット線ＬＢＬの振幅と同じにすることが出来る。このため、（１）セルトランジスタＱ０〜Ｑ３、リセットトランジスタＱＲ、ブロック選択トランジスタＱＳの信頼性を向上できる。また、（２）ゲート酸化膜の厚いトランジスタを必要とせずプロセスコストを低減できる。また、（３）セルトランジスタＱ０〜Ｑ３等に微細なトランジスタを適用できるため、動作を高速化できる。
【０３７５】
もちろん、上記のように、第６６実施形態を第１実施形態に適用した場合を例にとり説明したが、他の全ての実施形態に適用することが可能である。また、図１００、図１０１に示すように、トランスミッションゲートではなく、ＰＭＯＳトランジスタを用いることももちろん可能である。
【０３７６】
（第６７実施形態）
第６７実施形態は、第１〜第３６実施形態、第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関し、これら実施形態に係る半導体集積回路装置をデジタルカメラまたはデジタルビデオカメラに適用した例に関する。
【０３７７】
図１０２は、本発明の第６７実施形態に係るデジタルカメラまたはデジタルビデオカメラを示している。図１０２に示すように、デジタルカメラまたはデジタルビデオカメラ６００は、画像入力装置６０１、データ圧縮装置６０２、ＦｅＲＡＭ６０３、入出力装置６０４、表示装置６０５、システムバスＢＵＳ等を含んでいる。システムバスＢＵＳは、画像入力装置６０１、データ圧縮装置６０２、ＦｅＲＡＭ６０３、入出力装置６０４、表示装置６０５を相互に接続する。
【０３７８】
画像入力装置６０１は、例えば画像データを入力するためのＣＣＤ（Charge-Coupled Device）撮像器、ＣＭＯＳ（Complementary MOS）センサ等により構成される。データ圧縮装置６０２は、入力された画像データを圧縮する。ＦｅＲＡＭ６０３は、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置（ＦｅＲＡＭ）により構成される。また、ＦｅＲＡＭ６０３は、圧縮された画像データおよび制御コード等を記憶したり、バッファメモリとして用いられる。入出力装置６０４は、圧縮された画像データを出力したり、画像データを外部から入力したりする。表示装置６０５は、例えばＬＣＤ（Liquid Crystal Display）等から構成され、入力された画像データまたは圧縮された画像データに基づいた画像を表示する。
【０３７９】
従来のＦｅＲＡＭでは十分な高速動作ができなかったため、高速な画像処理が必要なデジタルカメラやデジタルビデオカメラの制御コードや、バッファメモリへ適用しようとすると動作が遅くなるという問題点があった。これに対して、従来のＦｅＲＡＭより高速動作が可能な本発明の各実施形態に係るＦｅＲＡＭを用いることにより、この問題を解決できる。
【０３８０】
（第６８実施形態）
第６８実施形態は、第１〜第３６実施形態、第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関し、これら実施形態に係る半導体集積回路装置をコンピュータシステムに適用した例に関する。
【０３８１】
図１０３は、本発明の第６８実施形態に係るコンピュータシステムを示している。図１０３に示すように、コンピュータシステム７０１は、マイクロプロセッサ７０２、ＦｅＲＡＭ７０３、入出力装置７０４、ＲＡＭ７０５、ＲＯＭ７０５、システムバスＢＵＳ等を含んでいる。システムバスＢＵＳは、マイクロプロセッサ７０２、ＦｅＲＡＭ７０３、入出力装置７０４、ＲＡＭ７０５、ＲＯＭ７０６を相互に接続する。
【０３８２】
マイクロプロセッサ７０２は、各種の演算処理を行う。ＦｅＲＡＭ７０３は、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置（ＦｅＲＡＭ）により構成される。また、ＦｅＲＡＭ７０３は、例えばコンピュータシステムの制御コードを記憶したり、データメモリとして用いられる。入出力装置７０４は、外部機器とのデータの授受を行う。ＲＡＭ７０５は、例えばＦｅＲＡＭより書き換え回数の制限が緩いＲＡＭ等が必要な場合や、より高速なＲＡＭが必要な場合として、例えば高速ＳＲＡＭや高速ＤＲＡＭが用いられる。ＲＯＭ７０６は、例えば、書き換えが不要なＯＳ（Operating System）や漢字等のデータを格納する。
【０３８３】
従来のＦｅＲＡＭでは十分な高速動作ができなかったため、高速な処理が必要なコンピュータシステムの制御コードや、データメモリへ適用しようとすると動作が遅くなるという問題点があった。これに対して、本発明の各実施形態に係るＦｅＲＡＭを用いることにより、この問題を解決できる。
【０３８４】
（第６９実施形態）
第６９実施形態は、第１〜第３６実施形態、第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関し、これら実施形態に係る半導体集積回路装置をシステムＬＳＩに適用した例に関する。
【０３８５】
図１０４は、本発明の第６９実施形態に係るマイクロプロセッサチップを示している。図１０４に示すように、マイクロプロセッサチップ８０１は、マイクロプロセッサコア８０２、マイクロコード（制御コード）メモリ８０３等を含んでいる。マイクロプロセッサコア８０２、マイクロコードメモリ８０３は、１つのチップ上に混載して形成されている。マイクロプロセッサコア８０２は、各種演算処理を行い、他のチップ等とデータの授受を行うためのＩ／Ｏを有する。マイクロコードメモリ８０３は、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置（ＦｅＲＡＭ）により構成され、マイクロプロセッサコア８０２の動作に必要な各種のマイクロコードを記憶する。マイクロコードを変更することにより、マイクロプロセッサコアの命令等を容易に変更することができる。
【０３８６】
従来のＦｅＲＡＭでは十分な高速動作ができなかったため、高速な処理が必要なマイクロプロセッサのマイクロコード等に適用しようとすると動作が遅くなるという問題点があった。これに対して、本発明の各実施形態に係るＦｅＲＡＭを用いることにより、この問題を解決できる。
【０３８７】
（第７０実施形態）
第７０実施形態は、第１〜第３６実施形態、第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関し、これら実施形態に係る半導体集積回路装置を携帯コンピュータシステムに適用した例に関する。
【０３８８】
図１０５は、本発明の第７０実施形態に係る携帯コンピュータシステムを示している。図１０５に示すように、携帯コンピュータシステム９０１は、マイクロプロセッサおよびコントローラ（以下、単にマイクロプロセッサと記載）９０２、入力機器９０３、送受信器９０４、アンテナ９０５、表示機器９０６、ＦｅＲＡＭ９０７等を含んでいる。
【０３８９】
マイクロプロセッサ９０２は、各種の演算処理を行う。入力機器９０３は、マイクロプロセッサ９０２と接続され、データの入力を行う。入力機器９０３に適用される入力手段として、例えばハンドタッチ、キー入力、音声入力、ＣＣＤを用いた画像入力等が用いられる。送受信器９０４は、マイクロプロセッサ９０２と接続され、外部機器とアンテナ９０５を介してデータの授受を行う。送受信器９０４として、例えば携帯電話等で用いられる電波の送受信機能を有するものが用いられる。表示機器９０６は、マイクロプロセッサ９０２と接続され、種々の情報を表示するＬＣＤまたはプラズマディスプレイ等から構成される。ＦｅＲＡＭは、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置（ＦｅＲＡＭ）により構成され、マイクロプロセッサ９０２の動作に必要な各種の制御コードを記憶したり、データメモリ、バッファメモリとして用いられる。
【０３９０】
従来のＦｅＲＡＭでは十分な高速動作ができなかったため、高速な処理が必要な携帯コンピュータシステムの制御コードメモリ、データメモリ、バッファメモリ等に適用しようとすると動作が遅くなる問題点があった。これに対して、本発明の各実施形態に係るＦｅＲＡＭを用いることにより、この問題を解決できる。
【０３９１】
（第７１実施形態）
第７１実施形態は、第１〜第３６実施形態、第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関し、これら実施形態に係る半導体集積回路装置を論理可変ＬＳＩに適用した例に関する。
【０３９２】
図１０６は、本発明の第７１実施形態に係る論理可変ＬＳＩを示している。図１０６に示すように、論理可変ＬＳＩ１０００は、異なる論理演算を行う複数のロジック部１００１と、各ロジック部１００１に対応したＦｅＲＡＭ１００２とを含んでいる。ロジック部１００１、ＦｅＲＡＭ１００２は、１つのチップ上に混載して形成されている。ＦｅＲＡＭ１００２は、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置（ＦｅＲＡＭ）により構成され、論理演算を記憶する。
【０３９３】
例えば、ＦＰＤ（Field Programmable Gate Device）、ＦＰＧＡ（Field Programmable Gate Array）等におけるロジック部は、論理演算の再構成（Reconfiguration）が可能とされている。そして、論理可変ＬＳＩの論理記憶メモリは作製された論理演算の情報を記憶し、記憶された論理演算情報が高速で読み出される必要がある。しかしながら、従来のＦｅＲＡＭでは十分な高速動作ができなかったため、論理可変ＬＳＩの論理記憶メモリに適用しようとすると動作が遅くなるという問題点があった。これに対して、本発明の各実施形態に係るＦｅＲＡＭを用いることにより、この問題を解決できる。
【０３９４】
なお、ＦｅＲＡＭ１００２は、図１０６のように、分割して設けられても良いし、１箇所にまとめられていても良い。また、ロジック部１００１ごとではなく、モジュールごとに設けられていても良い。
【０３９５】
（第７２実施形態）
第７２実施形態は、第１〜第３６実施形態、第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関し、これら実施形態に係る半導体集積回路装置をＩＣカードに適用した例に関する。
【０３９６】
図１０７は、本発明の第７２実施形態に係るＩＣカードを示している。図１０７に示すように、ＩＣカード１１００の本体上に、ＩＣチップ１１０１が設置されている。ＩＣチップ１１０１は、ＦｅＲＡＭ１１０２を内蔵している。ＦｅＲＡＭ１１０２は、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置（ＦｅＲＡＭ）により構成され、ＩＣカード１１００のデータ記憶メモリ等として用いられる。
【０３９７】
従来のＦｅＲＡＭでは高速動作ができなかったため、高速なデータ書き込みが必要な高性能ＩＣカードのデータ記憶メモリ等に適用しようとすると動作が遅くなる問題点があった。これに対して、本発明の各実施形態に係るＦｅＲＡＭを用いることにより、この問題を解決できる。
【０３９８】
（第７３実施形態）
第７３実施形態は、第１〜第３６実施形態、第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関し、これら実施形態に係る半導体集積回路装置をナビゲーションシステムを搭載した自動車に適用した例に関する。
【０３９９】
図１０８は、本発明の第７３実施形態に係るナビゲーションシステムを搭載した自動車を示している。図１０８に示すように、ナビゲーションシステム１２００は、計測装置１２０１、コンピュータ（制御装置）１２０２、ＦｅＲＡＭ１２０３、表示装置１２０４、操作装置１２０５等を含んでいる。自動車１２０６は、このようなナビゲーションシステム１２００を搭載している。
【０４００】
計測装置１２０１は、例えばＧＰＳ（Global Positioning System）による位置測定に必要な情報を収集可能なように構成されている。または、計測装置１２０１は、自動車の各所に埋め込まれたセンサーを含んでいる。または、計測装置１２０１は、例えばＣＣＤ撮像器を含み、自動車の周囲の画像情報を取り込む。
【０４０１】
計測装置１２０１により取り込まれた情報は、コンピュータ１２０２に供給される。コンピュータは１２０２は、これらの情報を、ＦｅＲＡＭ１２０３に記憶されている各種の制御コード等に基づいて処理することにより、自動車の位置の測定、撮像された画像の認識、画像内の障害物の認識等を行う。コンピュータ１２０２は、例えば、図１０３に示すものを用いることができる。
【０４０２】
コンピュータ１２０２はまた、本実施形態に係るナビゲーションシステムが自動運転に対応している場合、取り込まれた画像等を用いて自動車の置かれている状況を判断し、自動車を適切な位置へと導く。
【０４０３】
ＦｅＲＡＭ１２０３は、ＦｅＲＡＭ１２０３は、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置（ＦｅＲＡＭ）により構成される。コンピュータ１２０２は、測定された位置情報等を含む画像を表示装置１２０４に表示する。表示装置１２０４は、例えばＬＣＤ等から構成される。操作装置１２０５からは、例えばハンドタッチ、キー入力、音声入力により、コンピュータ１２０２にデータの入力が行われる。
【０４０４】
従来の強誘電体ＦｅＲＡＭでは十分な高速動作ができなかったため、高速なナビゲーション、自動運転、自動物体認識が困難であった。これに対して、本発明の各実施形態に係るＦｅＲＡＭを用いることにより、この問題を解決できる。
【０４０５】
（第７４実施形態）
第７４実施形態は、第１〜第３６実施形態、第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関し、これら実施形態に係る半導体集積回路装置を産業用および民生用等のロボットに適用した例に関する。
【０４０６】
図１０９は、本発明の第７４実施形態に係るロボットを示している。図１０９に示すように、ロボット１３００は、アーム１３０１、駆動装置１３０２、コンピュータ（制御装置）１３０３、ＦｅＲＡＭ１３０４、センサー装置１３０５等を含んでいる。
【０４０７】
アーム１３０１は、ロボット１３００の用途に応じた各種の作業を行う。駆動装置１３０２は、アーム１３０１を駆動し、アーム１３０１の動作を制御する。ＦｅＲＡＭ１３０４は、例えばコンピュータ１３０３の制御コードを記憶し、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置（ＦｅＲＡＭ）により構成される。コンピュータ１３０２は、ＦｅＲＡＭ１３０４に記憶されている各種の制御コード等の情報に基づいて、駆動装置１３０２を制御する。コンピュータ１３０３は、例えば図１０３に示すものを用いることができる。
【０４０８】
センサー装置１３０５は、作業を施す対象としての物体の位置等を計測したり、アーム１３０１の位置を把握したりする。センサー装置１３０５により取り込まれた情報はコンピュータ１３０３に供給される。コンピュータ１３０３は、この情報とＦｅＲＡＭに記憶されている情報とを用いて物体の位置等を認識し、アーム１３０１の調整等、次のアーム１３０１の動作の決定等を行う。
【０４０９】
従来の強誘電体メモリでは十分な高速動作ができなかったため、高速なアーム動作、物体認識が困難であった。これに対して、本発明の各実施形態に係るＦｅＲＡＭを用いることにより、この問題を解決できる。
【０４１０】
（第７５実施形態）
第７５実施形態は、第１〜第３６実施形態、第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関し、これら実施形態に係る半導体集積回路装置をテレビ、ディスプレイ等の画像表示装置に適用した例に関する。
【０４１１】
図１１０は、本発明の第７５実施形態に係る画像表示装置を示している。図１１０に示すように、画像表示装置１４００は、ＦｅＲＡＭ１４０１、コンピュータ１４０２、画像処理装置１４０３、表示装置１４０４等を含んでいる。
【０４１２】
ＦｅＲＡＭ１４０１は、例えばコンピュータ１４０２の制御コード、および画像処理用のデータ等を記憶し、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置（ＦｅＲＡＭ）により構成される。コンピュータ１４０２は、ＦｅＲＡＭ１４０１に記憶されている各種の制御コードおよび画像処理用のデータ等の情報に基づいて、画像処理装置１４０３を制御する。画像処理装置１４０３は、例えば、インターネット等の通信回線または無線電波等を介して供給されたり、他のデバイスから取り込まれた、映像信号を処理する。画像処理装置１４０３は、また、映像信号を処理した結果としての表示信号を出力する。コンピュータ１４０２は、画像処理装置１４０３から供給された表示信号を用いて、表示装置１４０４を制御する。表示装置１４０４は、ＬＣＤ等のディスプレイおよびその駆動装置を含んでおり、コンピュータ１４０２の制御に基づいた画像を表示する。
【０４１３】
従来の強誘電体メモリでは十分な高速動作ができなかったため、高精細な画像処理を高速で行うことが困難であった。これに対して、本発明の各実施形態に係るＦｅＲＡＭを用いることにより、この問題を解決できる。
【０４１４】
（第７６実施形態）
第７６実施形態は、第１〜第３６実施形態、第４１〜第６６実施形態に係る半導体集積回路装置の適用例に関し、これら実施形態に係る半導体集積回路装置を光ディスク装置に適用した例に関する。
【０４１５】
図１１１は、本発明の第７６実施形態に係る光ディスク装置を示している。図１１１に示すように、光ディスク装置１５０１は、光ヘッド１５０２、駆動装置１５０４、コンピュータ１５０５、ＦｅＲＡＭ１５０６、画像処理装置１５０７等を含んでいる。
【０４１６】
光ヘッド１５０２は、レーザー光線を用いて、光ディスク１５０３への情報の書き込みまたは光ディスク１５０３からの情報の読み出しを行う。駆動装置１５０４は、光ヘッド１５０２を駆動する。コンピュータ１５０５は、ＦｅＲＡＭ１５０６に記憶されている各種の制御コード等の情報に基づいて駆動装置１５０４を制御する。コンピュータ１３０３は、例えば図１０３に示すものを用いることができる。ＦｅＲＡＭ１５０６は、第１〜第３６実施形態、および第４１〜第６６実施形態の半導体集積回路装置（ＦｅＲＡＭ）により構成される。画像処理装置１５０７は、供給された、圧縮された画像データを復元したり、書き込まれる画像データに圧縮処理を施したりする。ＦｅＲＡＭ１５０６はまた、画像処理データを一時的に記憶する機能も有する。
【０４１７】
従来の強誘電体メモリでは十分な高速動作ができなかったため、高速な画像処理、圧縮処理が困難であった。これに対して、本発明の各実施形態に係るＦｅＲＡＭを用いることにより、この問題を解決できる。
【０４１８】
なお、実施形態中で図を用いて説明していないが、全実施形態で用いられる個々の発明を組み合わせることにより、多数の構成を実現できる。従来提案されている多値方式を各実施形態に適用することもできる。
【０４１９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０４２０】
【図１】本発明の第１実施形態に係る半導体集積回路装置の回路構成を示す図。
【図２】本発明の第２実施形態を示しており、図１の半導体集積回路装置の動作を示す図。
【図３】本発明の第２実施形態の変形例を示しており、図１の半導体集積回路装置の動作を示す図。
【図４】本発明の第３実施形態を示しており、図１の半導体集積回路装置の動作を示す図。
【図５】本発明の第４実施形態を示しており、図１の半導体集積回路装置の動作を示す図。
【図６】本発明の第５実施形態を示しており、図１の半導体集積回路装置の動作を示す図。
【図７】本発明の第６実施形態に係る半導体集積回路装置の回路構成を示す図。
【図８】本発明の第７実施形態を示しており、図７の半導体集積回路装置の動作を示す図。
【図９】本発明の第８実施形態を示しており、図７の半導体集積回路装置の動作を示す図。
【図１０】本発明の第９実施形態を示しており、図７の半導体集積回路装置の動作を示す図。
【図１１】本発明の第１０実施形態を示しており、図７の半導体集積回路装置の動作を示す図。
【図１２】本発明の第１１実施形態に係る半導体集積回路装置の回路構成を示す図。
【図１３】本発明の第１２実施形態を示しており、図１２の半導体集積回路装置の動作を示す図。
【図１４】本発明の第１３実施形態を示しており、図１２の半導体集積回路装置の動作を示す図。
【図１５】本発明の第１４実施形態を示しており、図１２の半導体集積回路装置の動作を示す図。
【図１６】本発明の第１５実施形態を示しており、図１２の半導体集積回路装置の動作を示す図。
【図１７】本発明の第１６実施形態を示しており、図１の半導体集積回路装置に適用可能なセルブロックの断面構造を概略的に示す図。
【図１８】本発明の第１７実施形態を示しており、図１７の半導体集積回路装置に適用可能なレイアウトを示す図。
【図１９】本発明の第１７実施形態を示しており、図１７の半導体集積回路装置に適用可能なレイアウトを示す図。
【図２０】本発明の第１８実施形態を示しており、図７、図１２の半導体集積回路装置に適用可能なセルブロックの断面構造を概略的に示す図。
【図２１】本発明の第１９実施形態を示しており、図２０の半導体集積回路装置に適用可能なレイアウトを示す図。
【図２２】本発明の第１９実施形態を示しており、図２０の半導体集積回路装置に適用可能なレイアウトを示す図。
【図２３】本発明の第２０実施形態を示しており、図７、図１２の半導体集積回路装置に適用可能なセルブロックの断面構造を概略的に示す図。
【図２４】本発明の第２１実施形態を示しており、図２３の半導体集積回路装置に適用可能なプレート線の平面形状を示す図。
【図２５】本発明の第２２実施形態を示しており、図７、図１２の半導体集積回路装置に適用可能なセルブロックの断面構造を概略的に示す図。
【図２６】本発明の第２３実施形態を示しており、図２５の半導体集積回路装置に適用可能なレイアウトを示す図。
【図２７】本発明の第２４実施形態に係る半導体集積回路装置の回路構成を示す図。
【図２８】本発明の第２５実施形態を示しており、図２７の半導体集積回路装置の動作を示す図。
【図２９】本発明の第２６実施形態に係る半導体集積回路装置の回路構成を示す図。
【図３０】本発明の第２７実施形態を示しており、図２９の半導体集積回路装置の動作を示す図。
【図３１】本発明の第２８実施形態を示しており、図２９の半導体集積回路装置の動作を示す図。
【図３２】本発明の第２９実施形態を示しており、図２９の半導体集積回路装置の動作を示している。
【図３３】本発明の第３０実施形態を示しており、図２９の半導体集積回路装置の動作を示す図。
【図３４】本発明の第３１実施形態に係る半導体集積回路装置の回路構成を示す図。
【図３５】本発明の第３２実施形態を示しており、図３４の半導体集積回路装置の動作を示す図。
【図３６】本発明の第３３実施形態に係る半導体集積回路装置の回路構成を示している。
【図３７】本発明の第３４実施形態を示しており、図３６の半導体集積回路装置の動作を示す図。
【図３８】本発明の第３５実施形態に係る半導体集積回路装置の回路構成を示す図。
【図３９】本発明の第３６実施形態を示しており、図３８の半導体集積回路装置の動作を示す図。
【図４０】本発明の第３７実施形態に係るデジタル加入者線用モデムのデータパス部分を示すブロック図。
【図４１】本発明の第３８実施形態に係る携帯電話端末を示すブロック図。
【図４２】本発明の第３９実施形態に係るメモリカードを示す図。
【図４３】本発明の第４０実施形態に係るシステムＬＳＩを示す図。
【図４４】従来の半導体集積回路装置の回路構成を示す図。
【図４５】図４４の半導体集積回路装置の平面構造を示す図。
【図４６】図４４の半導体集積回路装置の断面構造を示す図。
【図４７】図４４の半導体集積回路装置の動作を示す図。
【図４８】従来の半導体集積回路装置の問題点を説明するための図。
【図４９】従来の半導体集積回路装置の問題点を説明するための図。
【図５０】先願の半導体集積回路装置の回路構成を示す図。
【図５１】先願の半導体集積回路装置の断面構造を示す図。
【図５２】先願の半導体集積回路装置の平面構造を示す図。
【図５３】本発明の第４１実施形態に係る半導体集積回路装置の回路構成を示す図。
【図５４】本発明の第４２実施形態を示しており、図５３の半導体集積回路装置の動作を示す図。
【図５５】本発明の第４３実施形態に係る半導体集積回路装置の回路構成を示す図。
【図５６】本発明の第４４実施形態を示しており、図５５の半導体集積回路装置の動作を示す図。
【図５７】本発明の第４５実施形態に係る半導体集積回路装置の回路構成を示す図。
【図５８】図５７の半導体集積回路装置の動作を示す図。
【図５９】図５７の半導体集積回路装置の動作を示す図。
【図６０】本発明の第４６実施形態を示しており、図５７の半導体集積回路装置の動作を示す図。
【図６１】本発明の第４７実施形態を示しており、図５７の半導体集積回路装置の動作を示す図。
【図６２】本発明の第４８実施形態に係る半導体集積回路装置の回路構成を示す図。
【図６３】本発明の第４９実施形態を示しており、図６２の半導体集積回路装置の動作を示す図。
【図６４】本発明の第５０実施形態に係る半導体集積回路装置の回路構成を示す図。
【図６５】本発明の第５１実施形態を示しており、図６４の半導体集積回路装置の動作を示す図。
【図６６】本発明の第５２実施形態に係る半導体集積回路装置の回路構成を示す図。
【図６７】本発明の第５３実施形態を示しており、図６４の半導体集積回路装置に適用可能なセルユニットの断面構造を概略的に示す図。
【図６８】本発明の第５３実施形態を示しており、図６４の半導体集積回路装置に適用可能なセルユニットの断面構造を概略的に示す図。
【図６９】本発明の第５３実施形態を示しており、図６４の半導体集積回路装置に適用可能なレイアウトを示す図。
【図７０】本発明の第５４実施形態を示しており、図５３の半導体集積回路装置に適用可能なセルブロックの断面構造を概略的に示す図。
【図７１】本発明の第５４実施形態を示しており、図５３の半導体集積回路装置に適用可能なセルブロックの断面構造を概略的に示す図。
【図７２】本発明の第５５実施形態に係る半導体集積回路装置の断面構造を概略的に示す図。
【図７３】本発明の第５５実施形態に係る半導体集積回路装置の断面構造を概略的に示す図。
【図７４】本発明の第５６実施形態に係る半導体集積回路装置の断面構造を概略的に示す図。
【図７５】本発明の第５６実施形態に係る半導体集積回路装置の断面構造を概略的に示す図。
【図７６】本発明の第５７実施形態に係る半導体集積回路装置の回路構成を示す図。
【図７７】本発明の第５８実施形態を示しており、図７６の半導体集積回路装置の動作を示す図。
【図７８】本発明の第５９実施形態に係る半導体集積回路装置を示しており、図５３の半導体集積回路装置を２Ｔ２Ｃ型メモリセル方式とした場合の動作を示す図。
【図７９】本発明の第６０実施形態に係る半導体集積回路装置を示しており、第４２実施形態の半導体集積回路装置の制御方法の他の例を示す図。
【図８０】本発明の第６１実施形態を示しており、図７０、図７１の半導体集積回路装置に適用可能なレイアウトの一部を示す図。
【図８１】本発明の第６１実施形態を示しており、図７０、図７１の半導体集積回路装置に適用可能なレイアウトの一部を示す図。
【図８２】本発明の第６１実施形態を示しており、図７０、図７１の半導体集積回路装置に適用可能なレイアウトの一部を示す図。
【図８３】本発明の第６１実施形態を示しており、図７０、図７１の半導体集積回路装置に適用可能なレイアウトの一部を示す図。
【図８４】本発明の第６２実施形態に係る半導体集積回路装置の回路構成を示す図。
【図８５】本発明の第６３実施形態に係る半導体集積回路装置の回路構成を示す図。
【図８６】本発明の第６３実施形態に係る半導体集積回路装置の平面図。
【図８７】本発明の第６３の実施形態に係る半導体集積回路装置に適用できるデバイス構造の断面構造を概略的に示す図。
【図８８】本発明の第６３の実施形態に係る半導体集積回路装置に適用できるデバイス構造の断面構造を概略的に示す図。
【図８９】本発明の第６３の実施形態に係る半導体集積回路装置に適用できるデバイス構造の断面構造を概略的に示す図。
【図９０】本発明の第６３の実施形態に係る半導体集積回路装置に適用できるデバイス構造の断面構造を概略的に示す図。
【図９１】本発明の第６４実施形態を示しており、図８７〜図９０の半導体集積回路装置に適用可能なレイアウトの一部を示す図。
【図９２】本発明の第６４実施形態を示しており、図８７〜図９０の半導体集積回路装置に適用可能なレイアウトの一部を示す図。
【図９３】本発明の第６４実施形態を示しており、図８７〜図９０の半導体集積回路装置に適用可能なレイアウトの一部を示す図。
【図９４】本発明の第６４実施形態を示しており、図８７〜図９０の半導体集積回路装置に適用可能なレイアウトの一部を示す図。
【図９５】本発明の第６４実施形態の変形例を示す断面図。
【図９６】本発明の第６５実施形態に係る半導体集積回路装置の動作軌跡を示す図。
【図９７】本発明の第６５実施形態に係る半導体集積回路装置の動作を示す図。
【図９８】本発明の第６５実施形態に係る半導体集積回路装置の動作を示す図。
【図９９】本発明の第６６実施形態に係る半導体集積回路装置の回路構成を示す図。
【図１００】本発明の第６６実施形態に係る半導体集積回路装置の回路構成を示す図。
【図１０１】本発明の第６６実施形態に係る半導体集積回路装置の回路構成を示す図。
【図１０２】本発明の第６７実施形態に係るデジタルカメラまたはデジタルビデオカメラを示す図。
【図１０３】本発明の第６８実施形態に係るコンピュータシステムを示す図。
【図１０４】本発明の第６９実施形態に係るマイクロプロセッサチップを示す図。
【図１０５】本発明の第７０実施形態に係る携帯コンピュータシステムを示す図。
【図１０６】本発明の第７１実施形態に係る論理可変ＬＳＩを示す図。
【図１０７】本発明の第７２実施形態に係るＩＣカードを示す図。
【図１０８】本発明の第７３実施形態に係るナビゲーションシステムを搭載した自動車を示す図。
【図１０９】本発明の第７４実施形態に係るロボットを示す図。
【図１１０】本発明の第７５実施形態に係る画像表示装置を示す図。
【図１１１】本発明の第７６実施形態に係る光ディスク記憶装置を示す図。
【符号の説明】
【０４２１】
Ｑ０〜Ｑ１５…セルトランジスタ、Ｃ、Ｃ０〜Ｃ１５…強誘電体キャパシタ、ＷＬ０〜ＷＬ１５…ワード線、ＢＬ、／ＢＬ…ビット線、ＰＬ、／ＰＬ…プレート線、ＬＢＬ、／ＬＢＬ、ＬＢＬ０、／ＬＢＬ、ＬＢＬ１、／ＬＢＬ１、ＬＢＬ２、／ＬＢＬ２…ローカルビット線、ＱＲ、ＱＲ０〜ＱＲ３…リセットトランジスタ、ＲＳＴ、ＲＳＴ０〜ＲＳＴ３…リセット信号（線）、ＢＬ、／ＢＬ…ビット線、ＱＳ、ＱＳ０〜ＱＳ３…ブロック選択トランジスタ（セルグループ選択トランジスタ）、ＢＳ、／ＢＳ、ＢＳ０、／ＢＳ０、ＢＳ１、／ＢＳ１…ブロック選択信号、ＣＢ、ＣＢ０〜ＣＢ３…セルブロック、ＳＮ０〜ＳＮ３…セルノード、ＣＮＴ…コントローラ、ＰＬＤ…プレート線ドライバ、ＳＡ…センスアンプ、ｓｕｂ…半導体基板、ＳＤ〜ＳＤ１０、ＳＤ２０〜ＳＤ３６…ソース／ドレイン領域、Ｐ１〜Ｐ７、Ｐ２１〜Ｐ２８…コンタクト、ＢＥ…下部電極、Ｆ…強誘電体膜、ＴＥ…上部電極、ＡＡ０〜ＡＡ３…アクティブ領域、Ｍ０〜Ｍ２、Ｍ２１、Ｍ２２…配線層、ＱＡ０、ＱＡ１…増幅トランジスタ、１００…プログラマブルデジタルシグナルプロセッサ、１１０…アナログーデジタルコンバータ、１２０…デジタルーアナログコンバータ、１３０…送信ドライバ、１４０…受信機増幅器、１７０、２２３…半導体集積回路装置、２００…通信部、２０１…送受信アンテナ、２０２…アンテナ共用器、２０３…受信部、２０４…ベースバンド処理部、２０５…ＤＳＰ、２０６…スピーカ、２０７…マイクロホン、２０８…送信部、２０９…周波数シンセサイザ、２１１…音声データ再生処理部、２１２…外部出力端子、２１３…ＬＣＤコントローラ、２１４…ＬＣＤ、２１５…リンガ、２２０…制御部、２２１…ＣＰＵ、２２２…ＲＯＭ、２２４…フラッシュメモリ、２３１、２３３、２３５…インターフェース回路、２３２…外部メモリスロット、２３４…キー操作部、２３６…外部出力端子、２４０…外部メモリ、３００…携帯電話端末、４００…メモリカード、４０１…ＦｅＲＡＭチップ、５０１…マクロ、５０２…半導体チップ、ＣＧ、ＣＧ０、ＣＧ１…セルグループ、ＣＵ０〜ＣＵ３…セルユニット、ＲＳＤ…リセット信号線デコーダ、Ｉｍｐ…不純物注入領域、ＭＢＳ…メインブロック選択トランジスタ配線、Ｖｓｓ…電源線、ＭＲＤ…メインロウデコーダ、ＳＲＤ…サブロウデコーダ、ＣＳＬ…カラム選択線、ＤＱ、／ＤＱＬ…データ線、ＴＱ０〜ＴＱ３、ＴＱＲ、ＴＱＳ…トランスミッションゲート、ＱＮ０〜ＱＮ３、ＱＮＲ、ＱＮＳ…ＮＭＯＳトランジスタ、ＱＰ０〜ＱＰ３、ＱＰＲ、ＱＰＳ…ＰＭＯＳトランジスタ、６００…デジタルカメラまたはデジタルビデオカメラ、６０１…画像入力装置、６０２…データ圧縮装置、６０３、７０３、９０７、１００２、１１０２、１２０３、１３０４、１４０１、１５０６…ＦｅＲＡＭ、６０４…入出力装置、６０５、１２０４、１４０４…表示装置、ＢＵＳ…システムバス、７０１…コンピュータシステム、７０２…マイクロプロセッサ、７０４…入出力装置、７０５…ＲＡＭ、７０５…ＲＯＭ、８０１…マイクロプロセッサチップ、８０２…マイクロプロセッサコア、８０３…マイクロコードメモリ、９０１…携帯コンピュータシステム、９０２…マイクロプロセッサおよびコントローラ、９０３…入力機器、９０４…送受信器、９０５…アンテナ、９０６…表示機器、１０００…論理可変ＬＳＩ、１００１…ロジック部、１１００…ＩＣカード、１１０１…ＩＣチップ、１２００…ナビゲーションシステム、１２０１…計測装置、１２０２、１３０３、１４０２、１５０５…コンピュータ、１２０５…操作装置、１２０６…自動車、１３００…ロボット、１３０１…アーム、１３０２、１５０４…駆動装置、１３０５…センサー装置、１４００…画像表示装置、１４０３…画像処理装置、１５０１…光ディスク装置、１５０２…光ヘッド、１５０３…光ディスク、１５０７…画像処理装置。
【図１】
0004672702.tif 000002
【図２】
0004672702.tif 000003
【図３】
0004672702.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0004672702.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0004672702.tif 000031
【図３１】
0004672702.tif 000032
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
0004672702.tif 000071
【図７１】
0004672702.tif 000072
【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
0004672702.tif 000079
【図７９】
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【図８０】
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【図８１】
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【図８２】
0004672702.tif 000083
【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
0004672702.tif 000088
【図８８】
0004672702.tif 000089
【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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