(57)【特許請求の範囲】
【請求項１】
アナログスイッチによりキャパシタの接続が切り換えられて、入力信号が処理されるよう構成されてなると共に、前記入力信号及び前記アナログスイッチの制御信号が外部から入力されるよう構成されてなるスイッチトキャパシタ回路であって、
前記入力信号及び制御信号が、駆動能力の低い２段以上直列接続されたインバータを介してそれぞれ入力され、通過する信号に生じたオーバーシュートやアンダーシュートを抑圧するよう構成されてなり、
前記直列接続されたインバータの初段は、前記入力信号及び制御信号を生成する回路の電源回路から電源供給を受けると共に、当該電源回路と同一のアースに接続されてなる一方、前記直列接続されたインバータの次段以降は、前記電源回路と別個の電源回路により電源供給され、かつ、別個のアースに接続されてなることを特徴とするスイッチトキャパシタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチトキャパシタ回路に係り、特に、ΔΣ型Ｄ／Ａ変換器に用いられるものにあって、高調波ノイズの低減を図ったものに関する。
【０００２】
【従来の技術】
スイッチトキャパシタ回路は、集積回路化に適することから種々の集積回路に用いられており、例えば、ΔΣ型Ｄ／Ａ変換器を構成する場合等に用いられるものがある。
このΔΣ型Ｄ／Ａ変換器に用いられるスイッチトキャパシタ回路においては、通常、いわゆる相補型のアナログスイッチが用いられるために、論理値Ｈｉｇｈの区間が重なることのない二層クロックが必要とされる。
従来、このスイッチトキャパシタ回路の動作に必要とされる二層クロックは、スイッチトキャパシタ回路へ入力されるΔΣ信号を発生するΔΣ変調器などを有してなるディジタル回路で生成され、図６に示されたようなインバータ回路を介してΔΣ信号と共に、スイッチトキャパシタ回路へ供給されるようになっていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、このインバータ回路を構成する各々のインバータ４１〜４３の電源電圧VDDは、上述したΔΣ信号及び制御信号φ1，φ2を生成するディジタル回路の電源回路から供給されるようになっていたために、この電源回路に生じたいわゆる電源ノイズがΔΣ信号や制御信号φ1，φ2に重畳されるだけでなく、これらΔΣ信号や制御信号φ1，φ2自体には、オーバーシュートやアンダーシュートが生じることが多く、それらによる高調波ノイズを含んだ状態でスイッチトキャパシタ回路へ入力され、誤作動の原因となるという問題があった。
本発明は、上記実状に鑑みてなされたもので、電源ノイズの混入を抑圧し、かつ、オーバーシュートやアンダーシュートに起因する高調波ノイズが少ない制御信号が供給されて動作の確実なスイッチトキャパシタ回路を提供するものである。
【０００４】
【課題を解決するための手段】
上記本発明の目的を達成するため、本発明に係るスイッチトキャパシタ回路は、
アナログスイッチによりキャパシタの接続が切り換えられて、入力信号が処理されるよう構成されてなると共に、前記入力信号及び前記アナログスイッチの制御信号が外部から入力されるよう構成されてなるスイッチトキャパシタ回路であって、
前記入力信号及び制御信号が、駆動能力の低い２段以上直列接続されたインバータを介してそれぞれ入力され、通過する信号に生じたオーバーシュートやアンダーシュートを抑圧するよう構成されてなり、
前記直列接続されたインバータの初段は、前記入力信号及び制御信号を生成する回路の電源回路から電源供給を受けると共に、当該電源回路と同一のアースに接続されてなる一方、前記直列接続されたインバータの次段以降は、前記電源回路と別個の電源回路により電源供給され、かつ、別個のアースに接続されてなるものである。
【０００５】
かかる構成においては、入力信号及び制御信号は、これらの信号を生成する回路へ電源を供給する電源回路と異なる別個の電源回路から電源供給を受けるインバータを通過せしめられるので、電源ノイズやオーバーシュート及びアンダーシュートの低減、抑圧、また、オーバーシュートやアンダーシュートに起因する高調波ノイズの低減、抑圧がなされ、動作の確実な信頼性の高いスイッチトキャパシタ回路が提供されることとなるものである。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるスイッチトキャパシタ回路の構成について、図１を参照しつつ説明する。
このスイッチトキャパシタ回路は、例えば、いわゆるΔΣ型ディジタル・アナログ変換器を構成する回路の一部として用いられるもので、図示されないデジタル回路、すなわち、ΔΣ型ディジタル・アナログ変換器に用いられる場合にあっては、ΔΣ変調器から後述するようにΔΣ信号及び制御信号が入力されるようになっているものである。
【０００７】
かかるスイッチトキャパシタ回路は、演算増幅器１を中心に積分器が構成されたものとなっている。すなわち、演算増幅器１の非反転入力端子はアースに接続される一方、反転入力端子には、サンプリングキャパシタ２の一端が第２のアナログスイッチ６を介して接続されたものとなっており、このサンプリングキャパシタ２の他端には、第１のアナログスイッチ５を介して後述する信号整形部１００を通過したΔΣ信号が印加されるようになっている。
また、第１のアナログスイッチ５が接続されたサンプリングキャパシタ２の他端とアースとの間には、第３のアナログスイッチ７が接続される一方、第２のアナログスイッチ６が接続されたサンプリングキャパシタ２の一端とアースとの間には、第４のアナログスイッチ８が接続されたものとなっている。
一方、演算増幅器１の反転入力端子と出力端子との間には、第１の積分キャパシタ３が次述するようにして接続されると共に、第２の積分キャパシタ４が反転入力端子と出力端子との間に接続されたものとなっている。
【０００８】
第１の積分キャパシタ３の一端は、第５のアナログスイッチ９を介して演算増幅器１の反転入力端子と接続されるようになっている一方、第１の積分キャパシタ３の他端は、第６のアナログスイッチ１０を介して演算増幅器１の出力端子と接続されるようになっている。さらに、第５のアナログスイッチ９が接続された第１の積分キャパシタ３の一端とアースとの間には、第７のアナログスイッチ１１が接続される一方、第６のアナログスイッチ１０が接続された第１の積分キャパシタ３の他端とアースとの間には、第８のアナログスイッチ１２が接続されたものとなっている。
なお、演算増幅器１の出力端子には、外部へ出力信号を取り出すための信号出力端子２５が接続されている。
【０００９】
上述した第１乃至第８のアナログスイッチ５〜１２は、いわゆる相補型であるため、位相が１８０度異なる２種類の制御信号が同時に入力されて動作するものとなっている。
すなわち、第１、第４、第７及び第８のアナログスイッチ５，８，１１，１２は、いずれも第１の制御信号φ1と、この第１の制御信号が反転された信号（以下「第１の反転制御信号」と言う）φ1bとが同時に入力されるようになっており、第１の制御信号φ1が論理値Ｈｉｇｈであって、かつ、第１の反転制御信号φ1bが論理値Ｌｏｗの場合に導通状態となるようになっている。
また、第２、第３、第５及び第６のアナログスイッチ６，７，９，１０は、いずれも第２の制御信号φ2と、この第２の制御信号が反転された信号（以下「第２の反転制御信号」と言う）φ2bとが同時に入力されるようになっており、第２の制御信号φ2が論理値Ｈｉｇｈであって、かつ、第２の反転制御信号φ2bが論理値Ｌｏｗの場合に導通状態となるようになっている。
第１及び第２の制御信号φ1，φ2は、同時に論理値Ｈｉｇｈとなる区間が存在しない、いわゆるノンオーバーラップの２層クロックとなっているものである（図２（Ａ）及び図２（Ｃ）参照）。なお、先に述べたように第１の反転制御信号φ1bは、第１の制御信号φ1を反転したものであり（図２（Ｂ）参照）、第２の反転制御信号φ2bは、第２の制御信号φ2を反転したものである（図２（Ｄ）参照）。
【００１０】
これら第１の制御信号φ1、第１の反転制御信号φ1b、第２の制御信号φ2及び第２の反転制御信号φ2b並びにΔΣ信号は、図示されないディジタル部（例えばΣΔ変調器）において生成され、このスイッチトキャパシタ回路に設けられた信号整形部１００を介して第１乃至第８のアナログスイッチ５〜１２へ適宜入力されるようになっている。なお、ΔΣ信号は、公知・周知のΔΣ変調によって生成される１ビット符号化信号である。
信号整形部１００は、第１の整形部５１と第２の整形部５２とから構成されたものとなっている。
第１の整形部５１は、第１乃至第３のインバータ（反転回路）１３〜１５を有してなり、第１のインバータ１３には、先に述べたように制御信号とΔΣ信号を発生するディジタル部（図示せず）からの第１の制御信号φ1が、第２のインバータ１４には、ディジタル部からの第２の制御信号φ2が、第３のインバータ１５には、ΔΣ信号が、それぞれ入力されるようになっている。そして、これら第１乃至第３のインバータ１３〜１５の電源電圧VDDは、図示されないディジタル部と同一の電源回路（図示せず）から供給されるものとなっていると共に、この第１の整形部５１のアース、換言すれば、第１乃至第３のインバータ１３〜１５のアースは、先の図示されないディジタル部の電源回路と同一のアースに接続されたものとなっている。
【００１１】
一方、第２の整形部５２は、第４乃至第１２のインバータ１６〜２４を有してなるもので、第４のインバータ１６には、上述した第１のインバータ１３の出力信号が、第７のインバータ１９には、上述した第２のインバータ１４の出力信号が、第１０のインバータ２２には、上述した第３のインバータ１５の出力信号が、それぞれ入力されるようになっている。
そして、第４のインバータ１６の出力端子には、第５のインバータ１７の入力端子が接続され、この第５のインバータ１７の出力端子には、第６のインバータ１８の入力端子が接続されたものとなっており、第６のインバータ１８から第１の制御信号φ1が出力されるようになっていると共に、第５のインバータ１７の出力端子から第１の反転制御信号φ1bが出力されるようになっている。
【００１２】
また、第７のインバータ１９の出力端子には、第８のインバータ２０の入力端子が接続され、この第８のインバータ２０の出力端子には、第９のインバータ２１の入力端子が接続されたものとなっており、第９のインバータ２１から第２の制御信号φ2が出力されるようになっていると共に、第８のインバータ２０の出力端子から第２の反転制御信号φ2bが出力されるようになっている。
さらに、第１０のインバータ２２の出力端子には、第１１のインバータ２３の入力端子が接続され、この第１１のインバータ２３の出力端子には、第１２のインバータ２４の入力端子が接続されたものとなっており、第１２のインバータ２４からΔΣ信号が出力されるようになっている。
【００１３】
そして、これら第４乃至第１２のインバータ１６〜２４の電源電圧VDDAは、先の第１の整形部５１の電源電圧VDDを供給するディジタル部の電源回路（図示せず）とは別個に設けられた電源回路（図示せず）から供給されるものとなっていると共に、この第２の整形部５２のアース、換言すれば、第４乃至第１２のインバータ１６〜２４のアースは、先の第１の整形部５１のアースと別個に、換言すれば、ディジタル部の電源回路とは別個のアースに接続されたものとなっている。
なお、第２の整形部５２の電源電圧VDDAを供給する電源回路及びそのアースとしては、現実的には、スイッチトキャパシタ回路の電源回路と共通にするのが好適である。
また、第１乃至第１２のインバータ１３〜２４は、これらを通過する信号に生じたオーバーシュートやアンダーシュートを抑圧するという観点から、比較的駆動能力の低いものを用いるのが好適である。
【００１４】
上記構成においては、第１のインバータ１３と第４乃至第６のインバータ１６〜１８が直列接続されたものとなっており、第１のインバータ１３は、この直列接続部分の初段であり、第４乃至第６のインバータ１６〜１８により次段以降が構成されたものとなっている。
同様に、第２のインバータ１４と第７乃至第９のインバータ１９〜２１が直列接続されたものとなっており、第２のインバータ１４は、この直列接続部分の初段であり、第７乃至第９のインバータ１９〜２１により次段以降が構成されたものとなっている。
さらに、第３のインバータ１５と第１０乃至第１２のインバータ２２〜２４が直列接続されたものとなっており、第３のインバータ１５は、この直列接続部分の初段であり、第１０乃至第１２のインバータ２２〜２４により次段以降が構成されたものとなっている。
【００１５】
次に、かかる構成における動作について説明する。
まず、図示されないディジタル部（例えばΔΣ変調器）からこのスイッチトキャパシタ回路を構成する第１の整形部５１へ第１及び第２の制御信号φ1，φ2並びにΔΣ信号が入力されると、それぞれの信号は反転されて第２の整形部５２の対応するインバータ１６，１９，２２へ入力されることとなる。ディジタル部で生成された第１及び第２の制御信号φ1，φ2並びにΔΣ信号は、いわゆるオーバーシュートやアンダーシュートがないのが理想であるが、現実には、これらを伴った状態で第１の整形部５１へ入力される。また、ディジタル部の電源回路においても種々の原因によりノイズが存在し、このノイズが、同じ電源を用いる第１乃至第３のインバータ１３〜１５へ侵入して出力信号に重畳されることとなる。
結局、第１の整形部５１からの信号は、上述のようなオーバーシュートやアンダーシュートを含み、しかも、いわゆる電源ノイズが重畳されたものとなる。
【００１６】
第２の整形部５２においては、第１の制御信号φ1は、第４乃至第６のインバータ１６〜１８を介して出力されると共に、第５のインバータ１７からは、第１の反転制御信号φ1bが出力されることとなる。
また、第２の制御信号φ2は、第７乃至第９のインバータ１９〜２１を介して出力されると共に、第８のインバータ２０からは、第２の反転制御信号φ2bが出力されることとなる。
そして、ΔΣ信号は、第１０乃至第１２のインバータ２２〜２４を介して出力されることとなる。
ここで、第２の整形部５２は、先に述べたようにディジタル部用の電源回路（図示せず）とは別個の電源回路によりその電源電圧VDDAが供給されると共に、アースも別個となっているため、第１の整形部５１のように電源回路からのノイズの侵入はなく、しかも、先に述べたような第１及び第２の制御信号φ1b，φ2b並びにΔΣ信号のオーバーシュートやアンダーシュートは、第４乃至第１２のインバータ１６〜２４の電源電圧が上述のようにディジタル部の電源回路とは別個の電源回路により供給されることに加えて、各々のインバータ１６〜２４は、駆動能力が比較的に低いものが用いられていることと、それぞれのインバータ１６〜２４自体が有する波形整形機能によって低減、抑圧されることとなる。
【００１７】
そして、第１乃至第８のアナログスイッチ５〜１２には、オーバーシュートやアンダーシュートが殆どなく、誤動作を招くことのない正常な第１及び第２の制御信号φ1b，φ2b並びにΔΣ信号が入力されることとなる。
また、このスイッチトキャパシタ回路において、第１及び第２の制御信号φ1，φ2が通過するインバータの数は、いずれも同一であるため、相互のタイミングが、ディジタル部から出力された時点におけるタイミングからずれることはなく、相互のタイミングのずれによる第１乃至第８のアナログスイッチ５〜１２の誤動作が生ずることがない。
また、このスイッチトキャパシタ回路の第２の整形部５２において生成される第１及び第２の反転制御信号φ1b，φ2bについても、双方の信号が通過するインバータの数は同一であるために、相互のタイミングが本来のタイミングからずれることがなく第１乃至第８のアナログスイッチ５〜１２において用いられることとなる。
【００１８】
そして、第１の制御信号φ1が論理値Ｈｉｇｈとなる一方、第２の制御信号φ2が論理値Ｌｏｗとなると、第１及び第４のアナログスイッチ５，８が導通状態となって、サンプリングキャパシタ２は、第４のアナログスイッチ８に接続された側が第４のアナログスイッチ８を介してアースに接続された状態で、ΔΣ信号による電荷の蓄積がなされる一方、第７及び第８のアナログスイッチ１１，１２が導通状態となるために、第１の積分キャパシタ３は、第７及び第８のアナログスイッチ１１，１２を介して短絡されて放電状態とされることとなる。
次いで、第１の制御信号φ1が論理値Ｈｉｇｈから論理値Ｌｏｗとなる一方、第２の制御信号φ2が論理値Ｌｏｗから論理値Ｈｉｇｈとなると、第１及び第４のアナログスイッチ５，８に代わって第２及び第３のアナログスイッチ６，７が導通状態となって、サンプリングキャパシタ２は、第３のアナログスイッチ７に接続された側が第３のアナログスイッチ７を介してアースに接続され、他端は、第２のアナログスイッチ６を介して演算増幅器１の反転入力端子に接続された状態となる。
一方、このとき同時に、第７及び第８のアナログスイッチ１１，１２に代わって、第５及び第６のアナログスイッチ９，１０が導通状態となって、第１の積分キャパシタ３が演算増幅器１の反転入力端子と出力端子間に接続された状態となり、サンプリングキャパシタ２の電荷が、その充電の際とは逆極性で、このサンプリングキャパシタ２に流入し、演算増幅器１による積分動作により演算増幅器１の出力端子には、入力されたΔΣ信号に応じた電圧信号が得られることとなる。
【００１９】
次に、上述した第２の整形部５２におけるノイズ抑圧の具体的な試験例について、図３乃至図６を参照しつつ説明する。
まず、図３は、ノイズ抑圧の効果を確認するための試験回路を示す回路図であって、特に、この試験例では、ΔΣ信号が通過する先の第３のインバータ１５及び第１０乃至第１２のインバータ２２〜２４が構成されたものとなっており、基本的に先の図１に示されたと同様に、第３のインバータ１５には、ディジタル部（図示せず）の電源電圧VDDが、第１０乃至第１２のインバータ２２〜２４には、別個の電源電圧VDDAが、それぞれ印加されるようにすると共に、アースも先に説明したと同様に別個のものとした。なお、この試験回路においては、電源電圧VDDは、第１の電源用抵抗器３１を介して供給される一方、第３のインバータ１５のアースは、第１のアース用抵抗器３３を介してアースに接続される構成としてある。また、電源電圧VDDAは、第２の電源用抵抗器３２を介して供給される一方、第１０乃至第１２のインバータ２２〜２４のアースは、第２のアース用抵抗器３４を介してアースに接続される構成としてある。
そして、第３のインバータ１５には、ΔΣ信号を印加する一方、電源電圧VDDには、疑似的に発生させたノイズを混入させた。
【００２０】
図４には、上述のような条件下で、各々のインバータ１５，２２〜２４の出力端子において計測された信号波形が示されている。なお、同図において、横軸は時間の経過をΔΣ信号の出力周期ｕを単位として表したものとなっており、第１周期目を１ｕ、第２周期目を２ｕの如くに、ｕに昇順に数字を付して時間経過を表したものとなっている。
同図において、図４（Ａ）は、試験回路へ入力される前で、かつ、疑似的なノイズが重畳される前のΔΣ信号を表すものである。
第３のインバータ１５の出力端子側においては、電源側から混入されたノイズが殆どそのまま現れている状態が計測されたものとなっている（図４（Ｂ）参照）。
一方、第１０乃至第１２のインバータ２２〜２４の各々の出力端子においては、通常の計測状態で計測された信号波形には、ノイズは現れていないように見える（図４（Ｃ）、図４（Ｄ）及び図４（Ｅ）参照）。
【００２１】
しかし、高周波歪みが−８０ｄＢ程度以下の要求がなされる場合には、第２の整形部５２において第１０のインバータ２２を通過した程度では、ノイズの影響は残り、高周波歪みが−８０ｄＢ程度以下の要求を満たすことができない。
このような状態は、それぞれのインバータの出力波形をＦＦＴ(Fast Fourier Transform)解析することで確認することが可能となる。
図５には、第３のインバータ１５に入力される直前におけるΔΣ信号及び各々のインバータにおける出力信号のＦＦＴ解析結果が示されており、以下、同図について説明する。まず、同図において横軸は対数目盛で表された周波数軸であり、縦軸は信号のレベルを表すものとなっている。
そして、同図において、符号Ａが付された特性線は、第３のインバータ１５へ入力される前のΔΣ信号のＦＦＴ解析結果を表しており、符号Ｂが付された特性線は、第３のインバータ１５の出力信号のＦＦＴ解析結果を表しており、符号Ｃが付された特性線は、第１０のインバータ２２の出力信号のＦＦＴ解析結果を表しており、符号Ｄが付された特性線は、第１１のインバータ２３の出力信号のＦＦＴ解析結果を表しており、符号Ｅが付された特性線は、第１２のインバータ２４の出力信号のＦＦＴ解析結果を表している。図５において、１０ＫＨｚ付近のピークは、ΔΣ信号の基本波成分であり、大凡２０ＫＨｚ付近以降の部分が高調波ノイズ成分である。
このＦＦＴ解析結果によれば、第３のインバータ１５の出力側においては、可聴周波数域における高調波のレベルやいわゆるノイズフロア(noise floor)の低減が未だ不十分であるのに対して、第１２のインバータ２４の出力側においては、これらが大きく改善されていることが確認できる。
【００２２】
上述した発明の実施の形態においては、第２の整形部５２は、第１の整形部５１の第１乃至第３のインバータ１３〜１５に対して次段以降となるインバータを、それぞれ３個設けるような構成としたが、インバータの直列数はこれに限定される必要は勿論なく、例えば、要求される高調波歪みのレベルを満足するのであれば、次段となる第４、第７及び第１０のインバータ１６，１９，２２のみとしても良いものである。
また、電源を第１の整形部５１と第２の整形部５２で異なるものを用いたが、同一の電源としてもインバータの多段接続による波形整形の効果は得ることができる。
【００２３】
【発明の効果】
以上、述べたように、本発明によれば、入力信号と制御信号とを、これらの信号を生成する回路の電源とアースとは別個の電源及びアースを用いるインバータを通過せしめた後に用いるようにしたので、従来と異なり、簡易な構成で、電源ノイズの混入を抑圧し、かつ、オーバーシュートやアンダーシュートに起因する高調波ノイズを抑圧することができ、動作の確実な信頼性の高いスイッチトキャパシタ回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるスイッチトキャパシタ回路の構成例を示す構成図である。
【図２】図１に示されたスイッチトキャパシタ回路を構成する第１乃至第８のアナログスイッチの制御に用いられる制御信号を示す波形図であって、図２（Ａ）は、第１の制御信号を示す波形図、図２（Ｂ）は、第１の反転制御信号を示す波形図、図２（Ｃ）は、第２の制御信号を示す波形図、図２（Ｄ）は、第２の反転制御信号を示す波形図である。
【図３】図１に示されたスイッチトキャパシタ回路におけるノイズ抑圧の効果を確認するために用いられた試験回路の構成を示す回路図である。
【図４】図３に示された試験回路の主要部における信号波形を示す波形図であって、図４（Ａ）は、試験回路入力前のΔΣ信号を示す波形図、図４（Ｂ）は、第３のインバータの出力端子における出力信号の波形を示す波形図、図４（Ｃ）は、第１０のインバータの出力端子における出力信号の波形を示す波形図、図４（Ｄ）は、第１１のインバータの出力端子における出力信号の波形を示す波形図、図４（Ｅ）は、第１２のインバータの出力端子における出力信号の波形を示す波形図である。
【図５】図３に示された試験回路の各々のインバータの出力信号をＦＦＴ解析した結果を示す特性線図である。
【図６】従来のスイッチトキャパシタ回路における制御信号の入力部分の回路構成例を示す回路図である。
【符号の説明】
１…演算増幅器
５…第１のアナログスイッチ
６…第２のアナログスイッチ
７…第３のアナログスイッチ
８…第４のアナログスイッチ
９…第５のアナログスイッチ
１０…第６のアナログスイッチ
１１…第７のアナログスイッチ
１２…第８のアナログスイッチ
１００…信号整形部
５１…第１の整形部
５２…第２の整形部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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