(57)【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル信号に変換するパイプラン用Ａ／Ｄ変換器と、
モードに応じてパイプライン用とデルタシグマ変調用に切り替わるＤ／Ａ変換器と、
前記アナログ入力信号から前記Ｄ／Ａ変換器の出力を減算するアナログ加算器と、
前記アナログ加算器の出力を入力としパイプラインモードの時は増幅器として、デルタシグマモードの時は積分器として機能するアナログ演算回路と、
から構成されるハイブリッドステージを備え、
前記ハイブリッドステージは、
アナログ入力信号をデジタル信号に変換するパイプライン用Ａ／Ｄ変換器と、
パイプライン用の第１のＤ／Ａ変換器と、
デルタシグマ変調用の第２のＤ／Ａ変換器と、
前記アナログ入力信号から前記第１及び第２のＤ／Ａ変換器の出力を減算するアナログ加算器と、
前記アナログ加算器の出力を入力としパイプラインモードの時は増幅器として、デルタシグマモードの時は積分器として機能するアナログ演算回路とを備える、
ことを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関し、例えば、携帯電話等の無線通信システムにおける、マルチモード通信システム対応受信機に用いられるハイブリッドＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来、Ａ／Ｄ変換器としては、アナログ入力を微積分処理して１ビット等の少ビットのデジタル出力を送出するデルタシグマ（ΔΣ）変調器を備えたものが知られている。通常、デルタシグマ変調器からの少ビットのデジタル出力は、デジタルフィルタ等のデシメーション回路により多ビットのデジタル出力に変換される。
【０００３】
携帯電話等の無線通信システムにおける受信機は、大きく分けて高周波受信部とＡ／Ｄ変換部と復調部で構成される。高周波受信部は、アンテナで受信された電波の中に含まれる極小な希望波のみを選択し且つ、周波数帯域を下げながら増幅してベースバンドアナログ信号として出力する。このベースバンドアナログ信号は、Ａ／Ｄ変換部でデジタル信号に変換され、復調部に入力される。復調部では誤り訂正を行い、ビット同期、フレーム同期をとり、復調処理が行われる。
【０００４】
全世界における無線通信システムは、国や地域の事情及び事業主の戦略などで採択された様々な方式の通信システムが乱立している。その結果利用者は、国や地域が採用している通信システムの方式に合わせて、異なる無線端末を利用せざるを得ない。２種類以上の通信システムに対応するマルチモード無線端末の存在は、国境を越えて活動する利用者にとってこのような不便を解消するだけでなく、事業主及び端末メーカにとっても、一つの端末で全世界に対応できることから、開発効率の向上と、販売規模の拡大という非常に有益なものである。その中でも、世界の大半を占めるＧＳＭ方式と次世代の世界標準となりつつあるＷ−ＣＤＭＡ方式の両モードに対応した携帯端末が有力視され、近年続々と製品化が進むと共に、更なる小型化と待ち受け及び通話時間の長時間化とローコスト化が望まれている。
【０００５】
このようなマルチモード携帯端末の受信機の一部として用いられるＡ／Ｄ変換器について説明する。説明を簡潔に行うため、Ｗ−ＣＤＭＡ方式とＧＳＭ方式の２つのモード（以下、デュアルモードという）に対応する例を用いて説明する。
【０００６】
従来のデュアルモード対応Ａ／Ｄ変換器の最もシンプルな実現手段は、各々のモードに対応する別々のＡ／Ｄ変換器を備えることである。Ｗ−ＣＤＭＡ方式に対応するＡ／Ｄ変換器にはパイプライン方式Ａ／Ｄ変換器が有効である（例えば、非特許文献１参照）。ＧＳＭ方式に対応するＡ／Ｄ変換器にはデルタシグマ（ΔΣ）変調方式Ａ／Ｄ変換器が有効である（例えば、非特許文献２参照）。
【０００７】
もう一つのデュアルモード対応Ａ／Ｄ変換器の実現手段は、１つのＡ／Ｄ変換器で、両方のモードに切り替えて対応又は区別して対応する手段である。非特許文献３は、デルタシグマ変調方式Ａ／Ｄ変換器の構造を切り替えて実現している例である。また、Ｗ−ＣＤＭＡとＧＳＭ以外も含むマルチモード対応になるが、非特許文献４及び非特許文献５は、デルタシグマ変調方式Ａ／Ｄ変換器のサンプリング周波数とＡ／Ｄ変換後の有効周波数帯域でモードを区別し、マルチモード対応Ａ／Ｄ変換器を実現している例である。
【０００８】
まず、デュアルモード対応Ａ／Ｄ変換器として各々のモードに対応する別々のＡ／Ｄ変換器を備えた場合の従来技術を説明する。
【０００９】
図１３は、従来のパイプライン方式Ａ／Ｄ変換器の構成を示すブロック図であり、Ｗ−ＣＤＭＡ方式向けとして一般的に適用されているパイプライン方式８ビットＡ／Ｄ変換器の一例を示す。
【００１０】
図１３において、パイプライン方式８ビットＡ／Ｄ変換器１０は、６段のパイプラインステージ１１と、最終段の２ビットＡ／Ｄ変換器１２と、各パイプラインステージ１１及び２ビットＡ／Ｄ変換器１２のデジタル出力を加算し、エラー補正をするデジタルエラー補正回路１３とを備えて構成される。
【００１１】
図１４は、上記パイプラインステージ１１の内部構成を示すブロック図である。
【００１２】
図１４において、パイプラインステージ１１は、１．５ビットＡ／Ｄ変換器２１と、１．５ビットＤ／Ａ変換器２２と、アナログ加算器２３と、２倍アンプ２４とを備える。
【００１３】
前段からのアナログ入力信号は、１．５ビットＡ／Ｄ変換器２１により１．５ビットにＡ／Ｄ変換され、この１．５ビットＡ／Ｄ変換器２１の出力がパイプラインステージ１１のデジタル出力信号となる。アナログ入力信号から１．５ビットＡ／Ｄ変換器２１の出力に応じてＤ／Ａ変換された結果をアナログ加算器２３で減算し、２倍アンプ２４で増幅して、次段に転送される。
【００１４】
図１５は、パイプライン方式Ａ／Ｄ変換器のパイプラインステージのアナログ回路を示す図であり、上記パイプラインステージ１１の内部構造を示すスイッチトキャパシタ型アナログ回路図である。図１４と同一構成部分には同一符号を付している。
【００１５】
図１５において、パイプラインステージ１１のアナログ回路は、１．５ビットＡ／Ｄ変換器２１と、アナログスイッチ３１〜３６と、２つの容量Ｃｆ，Ｃｓと、オペアンプ３７と、基準電圧±ＶＲＥＦと接地電圧（以下０）とを入力に応じて切り替えてアナログ信号を出力する１．５ビットＤ／Ａ変換器２２とを備えて構成される。
【００１６】
初めにスイッチ３１とスイッチ３２を入力信号側に接続し、スイッチ３３を閉じる。この状態で容量Ｃｆ，Ｃｓに入力信号が引加される。次いでスイッチ３３を開くと入力信号がサンプリングされ保存される。次いでスイッチ３１をオペアンプ３７の出力に接続し、スイッチ３２を１．５ビットＤ／Ａ変換器２２側に接続する。１．５ビットＤ／Ａ変換器２２は、１．５ビットＡ／Ｄ変換器２１の出力に応じて＋ＶＲＥＦ、０、−ＶＲＥＦの電圧を選択して容量Ｃｓに引加する。Ｃｓ＝Ｃf＝Ｃとすると、この演算の結果Ｖｏｕｔは、次式（１）で示される。
【００１７】
【数１】
0004829695.tif 000002
上記式（１）に示すように、入力信号からＤ／Ａ変換結果を減算し２倍に増幅するという機能を実現する。
【００１８】
Ｗ−ＣＤＭＡ方式のチップレートは、３．８４Ｍ ｃｈｉｐｓ／ｓであるが、ベースバンドアナログ信号を扱うＡ／Ｄ変換器は、その４倍のオーバーサンプリングに相当する１５．３６ＭＨｚでサンプリングし、ビット分解能としては８ビット、有効周波数帯域１．９２ＭＨｚで４４ｄＢ以上のダイナミックレンジが要求される。
【００１９】
パイプライン方式Ａ／Ｄ変換器の消費電力は主としてオペアンプで消費される。変換速度は主としてオペアンプのスルーレートとセトリングで決まる。そのため、消費電力を下げるためには容量を低減することが必要であるが、上述した８ビットという要求であれば、容量のマッチング精度への要求がゆるく極めて小さな容量でよい。その結果、スルーレートとセトリングへの要求も緩和され、オペアンプへの負担は非常に小さい。したがって、１５．３６ＭＨｚサンプリング、８ビット分解能という仕様では、低消費電力の観点からパイプライン方式Ａ／Ｄ変換器は多くのメーカで採用されており、Ｗ−ＣＤＭＡ方式向けのような、高速でありながら比較的低分解能なＡ／Ｄ変換器として最適である。
【００２０】
図１６は、デルタシグマ変調方式Ａ／Ｄ変換器の構成を示すブロック図である。ＧＳＭ方式向けとして一般的に適用されているデルタシグマ変調方式Ａ／Ｄ変換器の一例として非特許文献６のFigure 4.13から参照している。
【００２１】
図１６に示すように、デルタシグマ変調方式Ａ／Ｄ変換器４０は、３つのアナログ積分器４１〜４３と、３つの４ビットＤ／Ａ変換器４４〜４６と、アナログ積分器４１〜４３の入力部にそれぞれ位置し、前段の入力信号からＤ／Ａ変換結果を減算する３つのアナログ加算器４７〜４９と、最終段のアナログ積分器４３の出力をデジタル値に変換する量子化器５０と、量子化器５０とＤ／Ａ変換器４４〜４６で生ずる変換誤差を白色化又はノイズシェーピングするためにデジタル処理するダイナミックエレメントマッチング（以下ＤＥＭ）ロジック回路５２とを備えて構成される。アナログ入力信号をＸとし、量子化器５０の出力をＹとし、量子化器５０が発生する量子化ノイズをＱとしたとき、Ｚ領域における伝達関数は、次式（２）で示される。
【００２２】
【数２】
0004829695.tif 000003
入力されたアナログ信号Ｘはそのままで、量子化ノイズＱだけに、上記式（２）の（１−Ｚ−１）３の項により３次のノイズシェーピング効果を得て、低域のノイズを改善し、オーバーサンプルの効果とあいまって高性能なＡ／Ｄ変換器として機能する。
【００２３】
図１７は、デルタシグマ変調方式Ａ／Ｄ変換器の各段で演算を実行するスイッチトキャパシタ型アナログ回路である。
【００２４】
図１７において、デルタシグマ変調方式Ａ／Ｄ変換器のアナログ回路６０は、１６個のサンプリング容量Ｃｓ１〜Ｃｓ１６と、１個の積分容量Ｃｉと、アナログスイッチ６１〜７１と、オペアンプ７２とを備えて構成される。
【００２５】
初めに、スイッチ６１，６６，６９とスイッチ６２がＯＮし、Ｃｓ１〜Ｃｓ１６のサンプリング容量に入力信号がサンプリングされ保存される。次いで、これらのスイッチをＯＦＦするとほぼ同時にスイッチ６３がＯＮし、同時にＤＥＭロジック回路５２の出力に応じてスイッチ６４，６５，６７，６８，７０，７１までのスイッチ６４，６７，７０又はスイッチ６５，６８，７１のスイッチがＯＮし、これらのスイッチの端に接続された＋ＶＲＥＦ又は-ＶＲＥＦが印加され、サンプリング容量に保存されている電荷をチャージ又はディスチャージし減算処理を行い、積分容量Ｃｉに積分される。すなわち、加算（減算）とＤ／Ａ変換と積分という機能を、このスイッチトキャパシタ型アナログ回路６０で実現している。
【００２６】
ＧＳＭ方式のシンボルレートは２７０．８３３ｋ ｓｙｍｂｏｌ／ｓであるが、ベースバンドアナログ信号を扱うＡ／Ｄ変換器は、ＥＤＧＥと呼ばれる従来のＧＳＭのＧＭＳＫ変調の能力を３倍に向上させる２．５世代のＧＳＭの規格に対応した８ＰＳＫ変調信号の帯域をカバーするため、シンボルレートの２倍のサンプルレートである５４１．６６６ｋＨｚのレートで、有効周波数帯域として１８０ｋＨｚで８４ｄＢ以上のダイナミックレンジが要求される（例えば、非特許文献２参照）。ビット分解能に換算すると１４ビット以上である。非特許文献６のFigure 2.28によると、デルタシグマ変調方式Ａ／Ｄ変換器は、２４倍以上のオーバーサンプリングで、９０ｄＢ以上のダイナミックレンジが実現できる。
【００２７】
ＧＳＭ方式携帯電話では、システムクロックとして１３ＭＨｚを用いる例が多く、このシステムクロックでデルタシグマ変調方式Ａ／Ｄ変換器を動作させれば、有効周波数帯域１８０ｋＨｚに対しては約３６倍のオーバーサンプリングが確保でき、後段のデシメーションデジタルフィルタにより、折り返しイメージを除去しながらサンプリングレートを２倍まで下げることで、要求仕様を満足するＧＳＭ方式向けＡ／Ｄ変換器が実現できる。
【００２８】
このような１２ビット以上の領域では、パイプライン方式Ａ／Ｄ変換器は不向きであり、高性能という観点からデルタシグマ変調方式Ａ／Ｄ変換器は多くのメーカで採用され、ＧＳＭ向けのような、高分解能でありながら比較的低速なＡ／Ｄ変換器として最適である。
【００２９】
次に、デュアルモード対応Ａ／Ｄ変換器として１つのＡ／Ｄ変換器で両方のモードに対応する場合の従来技術を説明する。
【００３０】
前記したとおり図１６を用いてデルタシグマ変調方式Ａ／Ｄ変換器がＧＳＭモードで最適であると既に説明した。このＡ／Ｄ変換器は、非特許文献６のFigure 2.28によると、８倍オーバーサンプルで動作させると６０ｄＢ以上のダイナミックレンジが実現できる。したがって、有効周波数帯域１．９２ＭＨｚの２倍の更に８倍である３０．７２ＭＨｚで動作させ、後段のデシメーションデジタルフィルタにより、折り返しイメージを除去しながらサンプリングレートを４倍まで下げることで、Ｗ−ＣＤＭＡ方式向けの要求仕様を満足するデルタシグマ変調方式Ａ／Ｄ変換器が実現できる。つまり、ＧＳＭモードでは、１３ＭＨｚで動作させ、後段のデシメーションデジタルフィルタで２４分の１にサンプリングレートを下げ、Ｗ−ＣＤＭＡモードでは３０．７２ＭＨｚで動作させ、後段のデシメーションデジタルフィルタで２分の１にサンプリングレートを下げるというように、モードに応じて動作クロックとデシメーション率を切り替えることで、１つのＡ／Ｄ変換器で両方のモードに対応することが可能であり、このような原理を応用したいくつかの実現例がある（例えば、非特許文献３，４，５参照）。
【非特許文献１】A highly Integrated Analog Front-End for 3G  IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.38, NO.5, MAY 2003
【非特許文献２】A 5mW ΣΔ Modulator with 84dB Dynamic Range for GSM/EDGE  IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37, NO.1, JANUARY 2002
【非特許文献３】A 1.2-V Dual-Mode WCDMA/GPRS ΔΣ Modulator  2003 IEEE International Solid-State Circuits Conference, Session 3, Oversampled A/D Converters, 3.3
【非特許文献４】A Tri-Mode Continuous-Time ΣΔ Modulator with Switched-Capacitor Feedback DAC for a GSM-EDGE/CDMA2000/UMTS Receiver  2003 IEEE International Solid-State Circuits Conference, Session 3, Oversampled A/D Converters, 3.4
【非特許文献５】A Multibit Sigma-Delta ADC for Multimode Receivers  IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.38, NO.3, MARCH 2003
【非特許文献６】DESIGN OF MULTI-BIT DELTA-SIGMA A/D CONVERTERS  Kluwer Academic Publishers
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかしながら、このような従来のパイプライン方式Ａ／Ｄ変換器（図１３）とデルタシグマ変調方式Ａ／Ｄ変換器（図１６）の両方を備えることで実現するデュアルモード対応Ａ／Ｄ変換器にあっては、ほぼ同じ規模のＡ／Ｄ変換器を２基備えるために回路面積が大きいという問題がある。
【００３２】
また、図１６で示した両方のモードに一基で対応するデルタシグマ変調方式Ａ／Ｄ変換器にあっては、Ｗ−ＣＤＭＡモード時に３０．７２ＭＨｚという高速なクロックで動作させるために、主要なアナログ回路であるオペアンプと量子化器への要求仕様が厳しく、その結果、Ｗ−ＣＤＭＡモードの消費電力が多いという問題がある。
【００３３】
本発明は、かかる点に鑑みてなされたものであり、２つの異なる方式のＡ／Ｄ変換器を備えながら回路規模の増加を最小にし、且つ、各モードにおける消費電力を最小にすることができるマルチモード対応のＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【００３４】
本発明のＡ／Ｄ変換器は、アナログ入力信号をデジタル信号に変換するパイプラン用Ａ／Ｄ変換器と、モードに応じてパイプライン用とデルタシグマ変調用に切り替わるＤ／Ａ変換器と、前記アナログ入力信号から前記Ｄ／Ａ変換器の出力を減算するアナログ加算器と、前記アナログ加算器の出力を入力としパイプラインモードの時は増幅器として、デルタシグマモードの時は積分器として機能するアナログ演算回路とから構成されるハイブリッドステージを備える構成を採る。
【００３５】
本発明のＡ／Ｄ変換器は、アナログ入力信号をデジタル信号に変換するパイプラン用Ａ／Ｄ変換器と、モードに応じてパイプライン用とデルタシグマ変調用に切り替わるＤ／Ａ変換器と、前記アナログ入力信号から前記Ｄ／Ａ変換器の出力を減算するアナログ加算器と、前記アナログ加算器の出力を入力としパイプラインモードの時は増幅器として、デルタシグマモードの時は積分器として機能するアナログ演算回路とから構成されるハイブリッドステージと、モードに応じてパイプライン用とデルタシグマ変調の量子化器用に切り替わるＡ／Ｄ変換器とを備える構成を採る。
【発明の効果】
【００３６】
本発明によれば、高速でありながら比較的低分解能なＡ／Ｄ変換器の要求に最適なパイプライン方式Ａ／Ｄ変換器と、高分解能でありながら比較的低速なＡ／Ｄ変換器の要求に最適なデルタシグマ変調方式Ａ／Ｄ変換器という２種類の異なるＡ／Ｄ変換器を備えながら、Ａ／Ｄ変換器の主要なアナログ回路であるスイッチトキャパシタ回路の構成要素を共用することで、回路規模の増加を最小にするとともに、高速でありながら比較的低分解能なＡ／Ｄ変換器として機能する時に高オーバーサンプルに必要な高速クロックを必要としないため消費電力を最小にすることができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００３８】
（実施の形態１）
図１は、本発明の実施の形態１に係るハイブリッドＡ／Ｄ変換器の構成を示す回路図である。本実施の形態は、デジタル出力１ビット／６ビットを出力するハイブリッドＡ／Ｄ変換器に適用した例である。
【００３９】
図１において、ハイブリッドＡ／Ｄ変換器１００は、[パイプラインモード]時は増幅器として、[デルタシグマモード]の時は積分器として機能するアナログ演算回路を有する複数段のハイブリッドステージ１０１〜１０３と、[パイプラインモード]時にハイブリッドステージ１０１〜１０３と共にパイプラインステージの最終段を形成するパイプラインステージ１０４と、モードに応じてパイプライン用の１ビットとデルタシグマ変調の量子化器用の２ビットに切り替わる１／２ビットＡ／Ｄ変換器１０５と、各ハイブリッドステージ１０１〜１０３、パイプラインステージ１０４及び１／２ビットＡ／Ｄ変換器１０５のデジタル出力を加算し、エラー補正をするパイプライン用デジタルエラー補正回路１０６と、アナログスイッチ１０７〜１０９とを備えて構成される。
【００４０】
ハイブリッドステージ１０１〜１０３は、同一構成を採り、アナログ入力信号をデジタル信号に変換するパイプライン用１．５ビットＡ／Ｄ変換器１１１，１２１，１３１と、モードに応じてパイプライン用とデルタシグマ変調用に切り替わる１／１．５ビットＤ／Ａ変換器１１２，１２２，１３２と、アナログ入力信号から１／１．５ビットＤ／Ａ変換器１１２，１２２，１３２の出力を減算するアナログ加算器１１３，１２３，１３３と、アナログ加算器１１３，１２３，１３３の出力を入力とし[パイプラインモード]の時は増幅器として、[デルタシグマモード]の時は積分器として機能するアナログ演算回路１１４，１２４，１３４と、アナログスイッチ１１５，１１６，１２５，１２６，１３５，１３６とを備えて構成される。
【００４１】
上記アナログ演算回路１１４，１２４，１３４は、例えば、モード要求特性に応じて消費電流を変更可能な演算増幅器である。
【００４２】
パイプラインステージ１０４は、アナログ入力信号をデジタル信号に変換するパイプラン用１．５ビットＡ／Ｄ変換器１４１と、パイプライン用の１．５ビットＤ／Ａ変換器１４２と、アナログ入力信号から１．５ビットＤ／Ａ変換器１４２の出力を減算するアナログ加算器１４３と、アナログ加算器１４３の出力を入力とし[パイプラインモード]の時に増幅器として機能するアナログ演算回路１４４とを備えて構成される。パイプラインステージ１０４は、アナログ演算回路１４４が増幅器としての機能のみを有し、モード切り替えのためのアナログスイッチがない点が異なる。パイプラインステージ１０４は、[デルタシグマモード]の時は、本パイプラインステージ１０４自体がバイパスされる。
【００４３】
上記アナログスイッチ１０７〜１０９，１１５，１１６，１２５，１２６，１３５，１３６のＯＮ／ＯＦＦ切り替えにより、モードに応じた各回路部の機能切り替えと、それに伴うハイブリッドステージ１０１〜１０３の機能の、パイプライン方式用ステージとデルタシグマ変調方式用ステージとの切り替えが実現される。モードに応じた各回路部の機能切り替えは、具体的には、（１）１／２ビットＡ／Ｄ変換器１０５のパイプライン用の１ビットとデルタシグマ変調の量子化器用の２ビットの切り替え、（２）１／１．５ビットＤ／Ａ変換器１１２，１２２，１３２のパイプライン用とデルタシグマ変調用の切り替え、（３）アナログ演算回路１１４，１２４，１３４の[パイプラインモード]時に増幅器、[デルタシグマモード]時に積分器に切り替えである。上記アナログスイッチは、このアナログスイッチを切り替え制御する制御回路（図示略）とともに、ハイブリッドステージ１０１〜１０３の機能を、モードに応じてパイプライン方式用ステージとデルタシグマ変調方式用ステージとに切り替える切替手段としての機能を有する。
【００４４】
このように、ハイブリッドステージ１０１〜１０３は、従来のパイプライン方式Ａ／Ｄ変換器のパイプラインステージを置換するように、１又は複数の段数が設置される。
【００４５】
図２は、ハイブリッドＡ／Ｄ変換器１００のハイブリッドステージの内部構造を示すスイッチトキャパシタ型アナログ回路図である。ハイブリッドステージ１０１〜１０３は、同一構成を採り、パイプラインステージ１０４は、ハイブリッドステージ１０１〜１０３のアナログスイッチがない点のみが異なるため、ハイブリッドステージ１０１を代表して示す。
【００４６】
図２において、ハイブリッドステージ１０１のアナログ回路は、アナログスイッチ１５１〜１６１と、２つの容量Ｃ１，Ｃ２と、オペアンプ１７０と、基準電圧±ＶＲＥＦと０を入力に応じて切り替えてアナログ信号を出力する１／１．５ビットＤ／Ａ変換器１１２とを備えて構成される。
【００４７】
なお、図２では、[デルタシグマモード]の時のハイブリッドステージ１０１のアナログ回路を示しているため、図１に示す１．５ビットＡ／Ｄ変換器１１１の記載は省略している。また、ハイブリッドＡ／Ｄ変換器１００は、デジタル出力１ビット／６ビットを出力するＡ／Ｄ変換器であるため、前記図１６のＤＥＭロジック回路はなくてもよい。
【００４８】
以下、上述のように構成されたハイブリッドＡ／Ｄ変換器１００の動作について説明する。
【００４９】
ハイブリッドＡ／Ｄ変換器１００は、[パイプラインモード]の時は増幅器として、[デルタシグマモード]の時は積分器として機能するアナログ演算回路１１４，１２４，１３４を有するハイブリッドステージ１０１〜１０３と、[パイプラインモード]の時にハイブリッドステージ１０１〜１０３と共にパイプラインステージを形成するパイプラインステージ１０４とを備えることを特徴としている。したがって、図１及び図２に示す回路構成は、[パイプラインモード]又は[デルタシグマモード]の時でそれぞれアクティブ状態（能動状態）となる回路が異なる。以下、各モードについて動作を説明する。
【００５０】
図３は、図１のハイブリッドＡ／Ｄ変換器１００の[パイプラインモード]の動作を示す回路図である。図４は、図２のハイブリッドステージ１０１の[パイプラインモード]のアナログ回路の動作を示す回路図である。図３及び図４中、アクティブ状態にある機能部は、太実線で示し、非アクティブ状態にある機能部は破線で示す。
【００５１】
[パイプラインモード]
図３に示すように、ハイブリッドステージ１０１〜１０３のスイッチ１１６，１２６，１３６を１．５ビットＡ／Ｄ変換器１１１，１２１，１３１の出力側と接続し、スイッチ１１５，１２５，１３５をＯＮし、スイッチ１０７，１０９をＯＦＦ、スイッチ１０８をＯＮし、各ハイブリッドステージ１０１〜１０３内のアナログ演算回路１１４，１２４，１３４を増幅器として用いるとともに、最終段の１／２ビットＡ／Ｄ変換器１０５を２ビットＡ／Ｄ変換器として用いることで、パイプライン方式Ａ／Ｄ変換器として機能させることができる。
【００５２】
[パイプラインモード]のハイブリッドステージ１０１〜１０３及びパイプラインステージ１０４の動作は、図４で示される。図４では、[パイプラインモード]のハイブリッドステージ１０１の動作を代表して示しているが、ハイブリッドステージ１０２，１０３の動作も同一である。また、最終段のパイプラインステージ１０４は、ハイブリッドステージ１０１のスイッチ１１５，１１６に対応するスイッチはない。しかし[パイプラインモード]では、上記スイッチ１１５，１１６がＯＮであり、且つアナログスイッチ１０８がＯＮ，アナログスイッチ１０７がＯＦＦであることを考慮すると、パイプラインステージ１０４の構成は、[パイプラインモード]時には、ハイブリッドステージ１０１〜１０３の構成と同一となる。したがって、ハイブリッドステージ１０１〜１０３及びパイプラインステージ１０４は、[パイプラインモード]時には４段のパイプラインステージとなる。
【００５３】
図４に示すように、ハイブリッドステージ１０１のアナログ回路は、アナログスイッチ１５３，１５４，１５５，１５６，１５７，１５８，１５９，１６０，１６１，１５１，１５２と、２つの容量Ｃ１，Ｃ２と、オペアンプ１７０と、基準電圧±ＶＲＥＦと０を入力に応じて切り替えてアナログ信号を出力する１／１．５ビットＤ／Ａ変換器１１２を備えており、[パイプラインモード]では、図４の太実線に示す回路をアクティブ状態とするようにアナログスイッチを切り替える。
【００５４】
具体的には、アナログスイッチ１５３，１５９をＯＦＦし、アナログスイッチ１６０をＯＮすることでハイブリッドステージ１０１のアナログ回路は、パイプラインステージとして機能する。
【００５５】
初めに、アナログスイッチ１５８とアナログスイッチ１５１をＯＮし、アナログスイッチ１５７とアナログスイッチ１５２をＯＦＦし、アナログスイッチ１６１をＯＮする。この状態で容量Ｃ１，Ｃ２に入力信号が引加される。次いで、アナログスイッチ１６１をＯＦＦすると入力信号がサンプリングされて保存される。次いで、アナログスイッチ１５７とアナログスイッチ１５２をＯＮし、アナログスイッチ１５８とアナログスイッチ１５１をＯＦＦする。１／１．５ビットＤ／Ａ変換器１１２は、１．５ビットＡ／Ｄ変換器１１１（図３）の出力に応じて＋ＶＲＥＦ，０，−ＶＲＥＦの電圧を選択して容量Ｃ１に引加する。Ｃ１＝Ｃ２＝Ｃとすると、この演算の結果Ｖｏｕｔは、前記式（１）となる。
【００５６】
前記式（１）に示すように、ハイブリッドステージ１０１〜１０３及びパイプラインステージ１０４は、入力信号からＤ／Ａ変換結果を減算し２倍に増幅するというパイプラインステージの機能を実現する。
【００５７】
図５は、図１のハイブリッドＡ／Ｄ変換器１００の[デルタシグマモード]の動作を示す回路図である。図６は、図２のハイブリッドステージ１０１の[デルタシグマモード]のアナログ回路の動作を示す回路図である。図５及び図６中、アクティブ状態にある機能部は、太実線で示し、非アクティブ状態にある機能部は破線で示す。
【００５８】
[デルタシグマモード]
図５に示すように、アナログスイッチ１０９をＯＮし、ハイブリッドステージ１０１〜１０３のアナログスイッチ１１６，１２６，１３６を、このＯＮしたアナログスイッチ１０９側に接続し、アナログスイッチ１１５，１２５，１３５をＯＦＦし、アナログスイッチ１０７をＯＮ、アナログスイッチ１０８をＯＦＦする。これにより、図４の太実線に示すデルタシグマ変調回路が形成される。アナログ入力信号は、アナログ加算器１１４，１２４，１３４によって１／１．５ビットＤ／Ａ変換器（ここでは、１ビットのＤ／Ａ変換器）１１２，１２２，１３２の出力である基準アナログ電圧との差が減算され、その差信号は、ここでは積分器として機能するアナログ演算回路１１４，１２４，１３４により積分される。この積分された信号は、ここでは量子化器として機能する１／２ビットＡ／Ｄ変換器１０５でデジタル信号に量子化される。この量子化信号は、１／１．５ビットＤ／Ａ変換器（いま、１ビットのＤ／Ａ変換器）１１２，１２２，１３２に入力され、基準アナログ電圧として、アナログ加算器１１４，１２４，１３４に入力される。このように、各ハイブリッドステージ１０１〜１０３内のアナログ演算回路１１４〜１３４を積分器として用い、最終段の１／２ビットＡ／Ｄ変換器１０５を１ビットＡ／Ｄ変換器として用いることで、デルタシグマ変調方式Ａ／Ｄ変換器として機能させることができる。この場合、パイプラインステージ１０４は使用しないため、電源をＯＦＦにしておくことが適切である。
【００５９】
また、図６に示すように、アナログスイッチ１６１，１５１，１５８，１５５をＯＦＦし、アナログスイッチ１５２，１５７をＯＮすることでハイブリッドステージのアナログ回路は、デルタシグマ変調方式Ａ／Ｄ変換器の各段で演算を実行するスイッチトキャパシタ型アナログ回路として機能する。
【００６０】
初めに、アナログスイッチ１６０をＯＦＦし、アナログスイッチ１５３とアナログスイッチ１５９をＯＮすることで、容量Ｃ１のサンプリング容量に入力信号がサンプリングされ保存される。次いで、これらのアナログスイッチをＯＦＦするとほぼ同時にアナログスイッチ１６０をＯＮし、量子化器として機能する１／２ビットＡ／Ｄ変換器１０５（図５）の１ビット出力に応じてアナログスイッチ１５４又はアナログスイッチ１５６のスイッチをＯＮすることで、これらのアナログスイッチの端に接続された＋ＶＲＥＦ又は-ＶＲＥＦが印加され、サンプリング容量Ｃ１に保存されている電荷をチャージ又はディスチャージして減算処理を行い、積分容量Ｃ２に積分される。すなわち、加算（減算）とＤ／Ａ変換と積分というデルタシグマ変調用アナログ演算機能を、このスイッチトキャパシタ型アナログ回路で実現することができる。
【００６１】
以上のように、本実施の形態によれば、ハイブリッドＡ／Ｄ変換器１００は、アナログ入力信号をデジタル信号に変換するパイプラン用１．５ビットＡ／Ｄ変換器１１１，１２１，１３１と、モードに応じてパイプライン用とデルタシグマ変調用に切り替わる１／１．５ビットＤ／Ａ変換器１１２，１２２，１３２と、アナログ入力信号から１／１．５ビットＤ／Ａ変換器１１２，１２２，１３２の出力を減算するアナログ加算器１１３，１２３，１３３と、アナログ加算器１１３，１２３，１３３の出力を入力とし[パイプラインモード]の時は増幅器として、[デルタシグマモード]の時は積分器として機能するアナログ演算回路１１４，１２４，１３４とから構成されるハイブリッドステージ１０１〜１０３と、モードに応じてパイプライン用とデルタシグマ変調の量子化器用に切り替わる１／２ビットＡ／Ｄ変換器１０５とを備え、アナログスイッチ１０７〜１０９，１１５，１１６，１２５，１２６，１３５，１３６のＯＮ／ＯＦＦ切り替えにより、モードに応じてパイプライン方式Ａ／Ｄ変換器とデルタシグマ変調方式Ａ／Ｄ変換器に切り替える構成としたので、２つの異なる方式のＡ／Ｄ変換器を備えながら回路規模の増加を最小にすることができ、各モードにおける消費電力を最小にすることができる。このように、マルチモード対応のハイブリッドＡ／Ｄ変換器１００が本実施の形態により初めて実現された。因みに、ハイブリッドＡ／Ｄ変換器という名称自体も本発明者らが初めて使用したものである。
【００６２】
上記効果を更に詳細に説明する。本実施の形態によれば、高速でありながら比較的低分解能なＡ／Ｄ変換器の要求に最適なパイプライン方式Ａ／Ｄ変換器（図３及び図４参照）と、高分解能でありながら比較的低速なＡ／Ｄ変換器の要求に最適なデルタシグマ変調方式Ａ／Ｄ変換器（図５及び図６参照）という２種類の異なるＡ／Ｄ変換器を備えながら、Ａ／Ｄ変換器の主要なアナログ回路であるスイッチトキャパシタ回路の構成要素を共用することで、回路規模の増加を最小にするとともに、高速でありながら比較的低分解能なＡ／Ｄ変換器として機能する時には高オーバーサンプルに必要な高速クロックを必要としないため消費電力を最小にすることができる。
【００６３】
ここで、本実施の形態では、[パイプラインモード]時のパイプラインステージとしては４段、デルタシグマ変調としては３次の構成例であるため、３つのハイブリッドステージ１０１〜１０３と、１つのパイプラインステージ１０４とを備えているが、デルタシグマ変調が４次の場合には、４つのハイブリッドステージ（パイプラインステージ１０４は不要）となる。他の次数についても同様であり、次数とビッドは、どのような組み合わせにおいても有効である。例えば、図１３に示す従来の８ビットのパイプライン方式Ａ／Ｄ変換器を、図１の本実施の形態のハイブリッドＡ／Ｄ変換器１００で実現しようとする場合は、５つのハイブリッドステージと１つのパイプラインステージとなる。
【００６４】
（実施の形態２）
図７は、本発明の実施の形態２に係るハイブリッドＡ／Ｄ変換器の構成を示す回路図である。本実施の形態は、デジタル出力４ビット／６ビットを出力するハイブリッドＡ／Ｄ変換器に適用した例である。
【００６５】
図７において、ハイブリッドＡ／Ｄ変換器２００は、[パイプラインモード]時は増幅器として、[デルタシグマモード]の時は積分器として機能するアナログ演算回路を有する複数段のハイブリッドステージ２０１，２０２と、[パイプラインモード]時にハイブリッドステージ２０１，２０２とパイプラインステージを形成するパイプラインステージ２０３，２０４と、両モード共用の２ビットＡ／Ｄ変換器２０５と、各ハイブリッドステージ２０１，２０２、パイプラインステージ２０３，２０４及び２ビットＡ／Ｄ変換器２０５のデジタル出力を加算し、エラー補正をするパイプライン用デジタルエラー補正回路２０６と、量子化器とＤ／Ａ変換器で生ずる変換誤差を白色化又はノイズシェーピングするためにデジタル処理するＤＥＭロジック回路２０７とを備えて構成される。
【００６６】
ハイブリッドステージ２０１，２０２は、同一構成を採り、アナログ入力信号をデジタル信号に変換するパイプラン用１．５ビットＡ／Ｄ変換器２１１，２２１と、基準電圧±ＶＲＥＦと０を入力に応じて切り替えてアナログ信号を出力する１／１．５ビットＤ／Ａ変換器２１２，２２２と、基準電圧±ＶＲＥＦを入力に応じて切り替えてアナログ信号を出力する３０値Ｄ／Ａ変換器２１５，２２５と、アナログ入力信号から１／１．５ビットＤ／Ａ変換器２１２，２２２又は３０値Ｄ／Ａ変換器２１５，２２５の出力を減算するアナログ加算器２１３，２２３と、アナログ加算器２１３，２２３の出力を入力とし[パイプラインモード]の時は増幅器として、[デルタシグマモード]の時は積分器として機能するアナログ演算回路２１４，２２４と、アナログスイッチ２１６〜２１８，２２６〜２２８とを備えて構成される。
【００６７】
また、[デルタシグマモード]の時に、パイプライン方式Ａ／Ｄ変換器の一部を量子化器として用いる。
【００６８】
パイプラインステージ２０３，２０４は、同一構成を採り、アナログ入力信号をデジタル信号に変換するパイプラン用１．５ビットＡ／Ｄ変換器２３１，２４１と、モードに応じてパイプライン用とデルタシグマ変調用に切り替わる１．５ビットＤ／Ａ変換器２３２，２４２と、アナログ入力信号から１．５ビットＤ／Ａ変換器２３２，２４２の出力を減算するアナログ加算器２３３，２４３と、アナログ加算器２３４，２４３の出力を入力とし[パイプラインモード]の時に増幅器として機能するアナログ演算回路２３４，２４４とを備えて構成される。パイプラインステージ２０３，２０４は、アナログ演算回路２３４，２４４が増幅器としての機能のみを有し、３０値Ｄ／Ａ変換器２１５，２２５及びモード切り替えのためのアナログスイッチがない点が異なる。
【００６９】
図８は、ハイブリッドＡ／Ｄ変換器２００のハイブリッドステージの内部構造を示すスイッチトキャパシタ型アナログ回路図である。ハイブリッドステージ２０１，２０２は、同一構成を採るため、ハイブリッドステージ２０１を代表して示す。図２と同一構成部分には同一符号を付している。
【００７０】
図８において、ハイブリッドステージ２０１のアナログ回路は、図２のハイブリッドステージ１０１のアナログ回路に、３０値Ｄ／Ａ変換器及び複数の容量が付加された構成を採り、アナログスイッチ１５１〜１６１，１７１〜１７７と、１６個のサンプリング容量Ｃ１１，Ｃ１２，…，Ｃ１１６と、オペアンプ１７０と、基準電圧±ＶＲＥＦと０を入力に応じて切り替えてアナログ信号を出力する１／１．５ビットＤ／Ａ変換器２１２と、基準電圧±ＶＲＥＦを入力に応じて切り替えてアナログ信号を出力する３０値Ｄ／Ａ変換器２１５を備えて構成される。
【００７１】
以下、上述のように構成されたハイブリッドＡ／Ｄ変換器２００の動作について説明する。
【００７２】
ハイブリッドＡ／Ｄ変換器２００は、[パイプラインモード]の時は増幅器として、[デルタシグマモード]の時は積分器として機能するアナログ演算回路２１４，２２４を有するハイブリッドステージ２０１，２０２と、[パイプラインモード]の時にハイブリッドステージ２０１，２０２と共にパイプラインステージを形成するパイプラインステージ２０３，２０４とを備えることを特徴としている。したがって、図７及び図８に示す回路構成は、[パイプラインモード]又は[デルタシグマモード]の時でそれぞれアクティブ状態（能動状態）となる回路が異なる。以下、各モードについて動作を説明する。
【００７３】
図９は、図７のハイブリッドＡ／Ｄ変換器２００の[パイプラインモード]の動作を示す回路図である。図１０は、図８のハイブリッドステージ２０１の[パイプラインモード]のアナログ回路の動作を示す回路図である。図９及び図１０中、アクティブ状態にある機能部は、太実線で示し、非アクティブ状態にある機能部は破線で示す。
【００７４】
[パイプラインモード]
[パイプラインモード]のハイブリッドステージ２０１，２０２及びパイプラインステージ２０３，２０４の動作は、図９で示される。図９では、[パイプラインモード]のハイブリッドステージ２０１の動作を代表して示しているが、ハイブリッドステージ２０２の動作も同一である。また、パイプラインステージ２０３，２０４は、[パイプラインモード]時には、ハイブリッドステージ２０１，２０２の構成と同一となる。したがって、ハイブリッドステージ２０１，２０２及びパイプラインステージ２０３，２０４は、[パイプラインモード]時には４段のパイプラインステージとなる。
【００７５】
図９に示すように、アナログスイッチ２１６，２２６を１．５ビットＡ／Ｄ変換器２１１，２２１の出力側と接続し、アナログスイッチ２１８，２２８をＯＮし、アナログスイッチ２１７，２２７をＯＦＦし、各ハイブリッドステージ内のアナログ演算回路２１４，２２４を増幅器として用いることで、パイプライン方式Ａ／Ｄ変換器として機能させることができる。
【００７６】
また、図１０に示すように、ハイブリッドステージ２０１のアナログ回路は、アナログスイッチ１５３，１５４，１５５，１５６，１５７，１５８，１５９，１６０，１６１，１５１，１５２，１７１〜１７７と、１６個の容量Ｃ１１，Ｃ１２，…，Ｃ１１６と、オペアンプ１７０と、基準電圧±ＶＲＥＦと０を入力に応じて切り替えてアナログ信号を出力する１／１．５ビットＤ／Ａ変換器２１２と、基準電圧±ＶＲＥＦを入力に応じて切り替えてアナログ信号を出力する３０値Ｄ／Ａ変換器２１５とを備えており、[パイプラインモード]では、図１０の太実線に示す回路をアクティブ状態とするようにアナログスイッチを切り替える。
【００７７】
具体的には、アナログスイッチ１５３，１５９をＯＦＦし、アナログスイッチ１６０をＯＮすると共に、アナログスイッチ１７７とアナログスイッチ１７１〜１７４をＯＦＦすることでハイブリッドステージのアナログ回路は、パイプラインステージとして機能する。
【００７８】
初めに、アナログスイッチ１５８とアナログスイッチ１５１をＯＮし、アナログスイッチ１５７とアナログスイッチ１５２をＯＦＦし、アナログスイッチ１６１をＯＮする。この状態で容量Ｃ１１，Ｃ２に入力信号が引加される。次いで、アナログスイッチ１６１をＯＦＦすると入力信号がサンプリングされ保存される。次いで、アナログスイッチ１５７とアナログスイッチ１５２をＯＮし、アナログスイッチ１５８とアナログスイッチ１５１をＯＦＦする。１／１．５ビットＤ／Ａ変換器２１２は、１．５ビットＡ／Ｄ変換器２１１の出力に応じて＋ＶＲＥＦ，０，−ＶＲＥＦの電圧を選択して容量Ｃ１１に引加する。Ｃ１＝Ｃ２＝Ｃとすると、この演算の結果Ｖｏｕｔは、前記式（１）となる。
【００７９】
前記式（１）に示すように、ハイブリッドステージ２０２，２０１及びパイプラインステージ２０３，２０４は、入力信号からＤ／Ａ変換結果を減算し２倍に増幅するというパイプラインステージの機能を実現する。
【００８０】
図１１は、図７のハイブリッドＡ／Ｄ変換器２００の[デルタシグマモード]の動作を示す回路図である。図１２は、図８のハイブリッドステージ２０１の[デルタシグマモード]のアナログ回路の動作を示す回路図である。図１１及び図１２中、アクティブ状態にある機能部は、太実線で示し、非アクティブ状態にある機能部は破線で示す。
【００８１】
[デルタシグマモード]
図１１に示すように、アナログスイッチ２１６，２２６をＤＥＭロジック回路２０７側と接続し、アナログスイッチ２１８，２２８をＯＦＦし、アナログスイッチ２１７，２２７をＯＮし、各ハイブリッドステージ２０１，２０２内のアナログ演算回路２１４，２２４を積分器として用いることで、ハイブリッドステージのアナログ回路はデルタシグマ変調方式Ａ／Ｄ変換器の各段で演算を実行するスイッチトキャパシタ型アナログ回路として機能する。
【００８２】
図１２に示すように、初めに、アナログスイッチ１６０をＯＦＦし、アナログスイッチ１５３とアナログスイッチ１７１〜１７４とアナログスイッチ１５９をＯＮすることで、Ｃ１１〜Ｃ１１６の全サンプリング容量に入力信号がサンプリングされ保存される。次いで、これらのアナログスイッチをＯＦＦするとほぼ同時にアナログスイッチ１６０をＯＮし、同時にＤＥＭロジック回路２０７の出力に応じてアナログスイッチ１５４又は１５５及びアナログスイッチ１７２〜１７５までの、−ＶＲＥＦ側のアナログスイッチ１７２，１７５又は＋ＶＲＥＦ側のアナログスイッチ１７３，１７６がＯＮし、これらのアナログスイッチの端に接続された＋ＶＲＥＦ又は-ＶＲＥＦが印加され、サンプリング容量に保存されている電荷をチャージ又はディスチャージして減算処理を行い、積分容量Ｃ２に積分される。すなわち、加算（減算）とＤ／Ａ変換と積分というデルタシグマ変調用アナログ演算機能を、このスイッチトキャパシタ型アナログ回路で実現することができる。
【００８３】
このように、本実施の形態のハイブリッドＡ／Ｄ変換器２００によれば、実施の形態１と同様に、主要なアナログ回路であるスイッチトキャパシタ回路の構成要素をパイプライン方式とデルタシグマ変調方式で共用することで、高速でありながら比較的低分解能なＡ／Ｄ変換器の要求に最適なパイプライン方式Ａ／Ｄ変換器（図９及び図１０）と、高分解能でありながら比較的低速なＡ／Ｄ変換器の要求に最適なデルタシグマ変調方式Ａ／Ｄ変換器（図１１及び図１２）という２種類の異なるＡ／Ｄ変換器を備えながら回路規模の増加を最小にすることが可能である。また、高速でありながら比較的低分解能なＡ／Ｄ変換器としてはパイプライン方式を適用することで、高オーバーサンプルに必要な高速クロックを必要としないためオペアンプのスルーレートやセトリング特性への要求が軽減され、消費電力の増加を最小にすることが可能である。
【００８４】
特に、本実施の形態の特有の効果について述べる。一般的なＡ／Ｄ変換器では、前記図１の最終の１／２ビットＡ／Ｄ変換器１０５のように、１又は２ビット（基本的には１ビット）のＡ／Ｄ変換器を用いる。これに対して、本実施の形態のハイブリッドＡ／Ｄ変換器２００は、量子化器をパイプラインのＡ／Ｄ変換器の一部を使う構成としているので、マルチビットに対応することができ、よりデルタシグマ変調の精度向上を図ることができる。勿論、デルタシグマ変調であっても多ビット化に設計することは可能であるが、そもそもパイプライン方式は比較的費電流が小さく，比較的低ビット，比較的高速な用途に適しており、本実施の形態のハイブリッドＡ／Ｄ変換器２００のようにパイプライン方式としての機能を兼ね備えながらデルタシグマ方式のマルチビット化を適用することができることは、コストと性能の両面で有利である。
【００８５】
ここで、両方式による最終的なＡ／Ｄ変換器としての要求仕様は異なり、更に方式間でも各アナログ回路への要求仕様が異なるため、容量とスイッチの大きさやオペアンプの消費電力を要求仕様に応じて変更する構成を適用することで、更に最適な低消費電力化を図ることが可能である。
【００８６】
以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。
【００８７】
例えば、パイプラインステージとしては４段、デルタシグマ変調としては３次１ビットと２次４ビットの例を説明したが、どのような組み合わせにおいても有効である。一例を挙げると、パイプラインステージとしては８段、デルタシグマ変調としては５次２ビットなど適宜組み合わせが可能である。
【００８８】
また、アナログ回路はシングルエンド型に限らず、差動型（ノイズに強い）においても有効であることは言うまでもない。また、ハイブリッドステージは、オペアンプだけを共用する構成でも、最適な低消費電力という観点では有効である。さらに、アナログスイッチは、スイッチング動作を行う素子であればどのようなスイッチ素子であってもよい。
【００８９】
また、上記各実施の形態では、ハイブリッドＡ／Ｄ変換器という名称を用いたが、これは説明の便宜上のものであり、Ａ／Ｄ変換器、デルタシグマ変調器などであってもよい。
【００９０】
さらに、上記ハイブリッドＡ／Ｄ変換器を構成する各回路部、例えばパイプラインステージの段数，そのビット数及び接続方法などは前述した実施の形態に限られない。
【産業上の利用可能性】
【００９１】
本発明に係るハイブリッドＡ／Ｄ変換器は、回路規模の増加を最小にするとともに、高速でありながら比較的低分解能なＡ／Ｄ変換器として機能する時に高オーバーサンプルに必要な高速クロックを必要としないため消費電力を最小にすることができ、例えば携帯電話等の無線通信システムにおける、マルチモード通信システム対応受信機の一部として用いられる、Ａ／Ｄ変換器として有用である。また、携帯機器等の無線通信システム以外の電子機器におけるＡ／Ｄ変換器にも広く適用され得るものである。
【図面の簡単な説明】
【００９２】
【図１】本発明の実施の形態１に係るハイブリッドＡ／Ｄ変換器の構成を示す回路図
【図２】本実施の形態１に係るハイブリッドＡ／Ｄ変換器のハイブリッドステージの内部構造を示すスイッチトキャパシタ型アナログ回路図
【図３】図１のハイブリッドＡ／Ｄ変換器の[パイプラインモード]の動作を示す回路図
【図４】図２のハイブリッドステージの[パイプラインモード]のアナログ回路の動作を示す回路図
【図５】図１のハイブリッドＡ／Ｄ変換器の[デルタシグマモード]の動作を示す回路図
【図６】図２のハイブリッドステージの[デルタシグマモード]のアナログ回路の動作を示す回路図
【図７】本発明の実施の形態２に係るハイブリッドＡ／Ｄ変換器の構成を示す回路図
【図８】本実施の形態２に係るハイブリッドＡ／Ｄ変換器のハイブリッドステージの内部構造を示すスイッチトキャパシタ型アナログ回路図
【図９】図７のハイブリッドＡ／Ｄ変換器の[パイプラインモード]の動作を示す回路図
【図１０】図８のハイブリッドステージの[パイプラインモード]のアナログ回路の動作を示す回路図
【図１１】図７のハイブリッドＡ／Ｄ変換器の[デルタシグマモード]の動作を示す回路図
【図１２】図８のハイブリッドステージの[デルタシグマモード]のアナログ回路の動作を示す回路図
【図１３】従来のパイプライン方式Ａ／Ｄ変換器の構成を示すブロック図
【図１４】従来のパイプライン方式Ａ／Ｄ変換器のパイプラインステージの内部構成を示すブロック図
【図１５】従来のパイプライン方式Ａ／Ｄ変換器のパイプラインステージのアナログ回路図
【図１６】従来のデルタシグマ変調方式Ａ／Ｄ変換器の構成を示すブロック図
【図１７】従来のデルタシグマ変調方式Ａ／Ｄ変換器の各段で演算を実行するスイッチトキャパシタ型アナログ回路
【符号の説明】
【００９３】
１００，２００  ハイブリッドＡ／Ｄ変換器
１０１〜１０３，２０１，２０２  ハイブリッドステージ
１０４，２０３，２０４  パイプラインステージ
１０５  １／２ビットＡ／Ｄ変換器
１０６，２０６  パイプライン用デジタルエラー補正回路
１０７〜１０９，１１５，１１６，１２５，１２６，１３５，１３６，１５１〜１６１，１７１〜１７７，２１６〜２１８，２２６〜２２８  アナログスイッチ
１１１，１２１，１３１，２１１，２２１  パイプライン用１．５ビットＡ／Ｄ変換器
１１２，１２２，１３２，２１２，２２２  １／１．５ビットＤ／Ａ変換器
１１３，１２３，１３３，１４３，２１３，２２３  アナログ加算器
１１４，１２４，１３４，１４４，２１４，２２４  アナログ演算回路
１４１  パイプラン用１．５ビットＡ／Ｄ変換器
１４２  １．５ビットＤ／Ａ変換器
１７０  オペアンプ
２０５  ２ビットＡ／Ｄ変換器
２０７  ＤＥＭロジック回路
２１５，２２５  ３０値Ｄ／Ａ変換器
Ｃ１，Ｃ２，Ｃ１１，Ｃ１２，…，Ｃ１１６  容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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