(57)【特許請求の範囲】
【請求項１】
（ａ）１３．５６ＭＨｚの高周波電力と、３００ｋＨｚ以上、５００ｋＨｚ以下の高周波電力とを反応室に配置された電極に供給する工程と、
（ｂ）ＴＥＯＳに対する酸素の流量比を３以上、１０未満とし、前記ＴＥＯＳおよび前記酸素を含む混合ガスを前記反応室に供給する工程と、を有するプラズマＣＶＤ法によって、半導体基板の主面上にＴＥＯＳ膜を成膜する半導体装置の製造方法であって、
前記（ｂ）工程により成膜される前記ＴＥＯＳ膜の膜厚をｔ（ｔは自然数）ｎｍとした場合、前記（ｂ）工程における前記ＴＥＯＳ膜の成膜速度をｔ±ｔ／２（ｎｍ／ｍｉｎ）に制御することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記ＴＥＯＳ膜の成膜速度を５０ｎｍ／ｍｉｎ以上、１５０ｎｍ／ｍｉｎ以下に制御することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板の主面上に埋め込み金属配線を形成する工程と、
（ｂ）前記埋め込み金属配線上にバリア絶縁膜を形成する工程と、
（ｃ）前記バリア絶縁膜上に低誘電率材料からなる層間絶縁膜を形成する工程と、
（ｄ）ＴＥＯＳおよび酸素を含む混合ガスを用いたプラズマＣＶＤ法によって、前記層間絶縁膜上にＴＥＯＳ膜を形成する工程と、
（ｅ）前記ＴＥＯＳ膜上に所定のパターンを有するフォトレジスト膜を形成する工程と、
（ｆ）前記フォトレジスト膜をマスクとして前記ＴＥＯＳ膜および前記層間絶縁膜をエッチングし、前記バリア絶縁膜に達する開口部を形成する工程と、を有する半導体装置の製造方法であって、
前記工程（ｄ）は、
（ｄ１）第１周波数の高周波電力と前記第１周波数より低い第２周波数の高周波電力とを反応室に配置された電極に供給する工程と、
（ｄ２）前記混合ガスを前記反応室に供給する工程と、を有し、
前記（ｄ）工程により成膜される前記ＴＥＯＳ膜の膜厚をｔ（ｔは自然数）ｎｍとした場合、前記（ｄ）工程における前記ＴＥＯＳ膜の成膜速度をｔ±ｔ／２（ｎｍ／ｍｉｎ）に制御することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記ＴＥＯＳ膜の成膜速度を５０ｎｍ／ｍｉｎ以上、１５０ｎｍ／ｍｉｎ以下に制御することを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記酸素の流量を前記ＴＥＯＳの流量より多くすることを特徴とする半導体装置の製造方法。
【請求項６】
請求項３記載の半導体装置の製造方法において、
前記ＴＥＯＳに対する前記酸素の流量比を３以上、１０未満とすることを特徴とする半導体装置の製造方法。
【請求項７】
請求項３記載の半導体装置の製造方法において、
前記第１周波数を１３．５６ＭＨｚとし、前記第２周波数を３００ｋＨｚ以上、５００ｋＨｚ以下とすることを特徴とする半導体装置の製造方法。
【請求項８】
請求項３記載の半導体装置の製造方法において、
前記ＴＥＯＳ膜の波長６３２．８ｎｍにおける屈折率が、１．４７以上であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項３記載の半導体装置の製造方法において、
前記低誘電率材料が、誘電率が３．５未満の有機系の絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項３記載の半導体装置の製造方法において、
前記低誘電率材料が、ＳｉＯＣであることを特徴とする半導体装置の製造方法。
【請求項１１】
（ａ）半導体基板の主面上に埋め込み金属配線を形成する工程と、
（ｂ）前記埋め込み金属配線上にＳｉＣＮからなるバリア絶縁膜を形成する工程と、
（ｃ）前記バリア絶縁膜上にＴＥＯＳおよび酸素を含む混合ガスを用いたプラズマＣＶＤ法によって、ＴＥＯＳ膜を形成する工程と、
（ｄ）前記ＴＥＯＳ膜上に低誘電率材料からなる層間絶縁膜を形成する工程と、
（ｅ）前記層間絶縁膜上に所定のパターンを有するフォトレジスト膜を形成する工程と、
（ｆ）前記フォトレジスト膜をマスクとして前記層間絶縁膜および前記ＴＥＯＳ膜をエッチングし、前記バリア絶縁膜に達する開口部を形成する工程と、を有する半導体装置の製造方法であって、
前記工程（ｃ）は、
（ｃ１）第１周波数の高周波電力と前記第１周波数より低い第２周波数の高周波電力とを反応室に配置された電極に供給する工程と、
（ｃ２）前記混合ガスを前記反応室に供給する工程と、を有し、
前記（ｃ）工程により成膜される前記ＴＥＯＳ膜の膜厚をｔ（ｔは自然数）ｎｍとした場合、前記（ｃ）工程における前記ＴＥＯＳ膜の成膜速度をｔ±ｔ／２（ｎｍ／ｍｉｎ）以下に制御することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記ＴＥＯＳ膜の成膜速度を５０ｎｍ／ｍｉｎ以上、１５０ｎｍ／ｍｉｎ以下に制御することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記低誘電率材料が、ＳｉＯＣであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、プラズマＣＶＤ（Chemical Vapor Deposition）法によってＴＥＯＳ（Tetraethoxysilane：Ｓｉ（ＯＣ２Ｈ５）4）を原料として成膜された酸化シリコン膜を備えた半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開平６−１４０３８６号公報（特許文献１）には、ＴＥＯＳ膜の吸湿を少なくするために、プラズマＣＶＤ法によってＯ２／ＴＥＯＳのガス流量比を７３０ｃｃ／３３０ｃｃとして形成する技術が開示されている。
【０００３】
特開２００１−３４５３１５号公報（特許文献２）には、ＴＥＯＳ膜を緻密な膜質に形成するために、プラズマＣＶＤ装置に高周波電源を印加して装置内圧力を７０Ｐａ〜１３０Ｐａにして、Ｏ２／ＴＥＯＳのガス流量比を３０００ｓｃｃｍ／８０ｓｃｃｍとして形成する技術が開示されている。
【０００４】
特開平６−２３６８５３号公報（特許文献３）には、酸窒化薄膜中の窒素に対する水素の比が調整された膜形成のために、プラズマＣＶＤ装置の上下電極に４００ｋＨｚと１３．５６ＭＨｚを印加してプレート温度を４００℃に維持して膜を形成する製造技術が開示されている。
【０００５】
特開２００４−１３３１８４号公報（特許文献４）には、成膜速度を向上した膜形成のために、プラズマＣＶＤ装置の上下電極に３８０ｋＨｚと１３．５６ＭＨｚを印加してＯ２／ＴＥＯＳのガス流量比を１００〜１５００ｓｃｃｍ／５〜４０ｓｃｃｍとして膜を形成する製造技術が開示されている。
【０００６】
特開２００３−２３４３４６号公報（特許文献５）には、膜の緻密性を向上した膜形成のために、プラズマＣＶＤ装置の上下電極に３８０ｋＨｚと１３．５６ＭＨｚを印加して膜を形成する製造する技術が開示されている。
【０００７】
特開２００５−７９２０１号公報（特許文献６）には、ＳｉＯＣ膜のドライエッチングにおいて凹状パターンの配置にかかわらず、エッチングレートのばらつきを低減するために、ＳｉＯＣ膜をフルオロカーボンガスとしてＣＦ４とＣＨ２Ｆ２を含みＡｒを含むガスによってビアをエッチング形成する技術が開示されている。
【０００８】
特開２００５−３３０２７号公報（特許文献７）には、ＳｉＯＣ膜のドライエッチングにおいて、エッチングストップ現象や残渣を生じないために、ＳｉＯＣ膜をフルオロカーボンガスに窒素を３０〜９０％含むガスによりＳｉＯＣ膜中にビアをエッチング形成する技術が開示されている。
【０００９】
特開２００２−８３７９８号公報（特許文献８）には、ＳｉＯＣ膜のドライエッチングにおいて、エッチングストップ現象を生じないために、ＳｉＯＣ膜をアルゴン、Ｃ４Ｆ８、酸素の混合ガスによってビアをエッチング形成する技術が開示されている。
【００１０】
特開２００３−１３３２８７号公報（特許文献９）には、ＳｉＯＣ膜のドライエッチングにおいて、配線溝の底部にラフネスを生じないために、ＳｉＯＣ膜をＣＨＦ３、ＣＦ４、Ｏ２、Ａｒの混合ガスにＣＯを添加してビアをエッチング形成する技術が開示されている。
【００１１】
２００４年春季応用物理学会２８Ｐ−Ｐ３−５（非特許文献１）には、ＳｉＯＣダマシン加工において、ダメージによってＳｉＯＣが吸湿し、ＳｉＯＣ膜の吸湿による電気特性への影響が記載されている。
【特許文献１】特開平６−１４０３８６号公報（段落［００１２］〜［００１４］、図１）
【特許文献２】特開２００１−３４５３１５号公報（段落［００１９］〜［００２１］、図１）
【特許文献３】特開平６−２３６８５３号公報（段落［００１６］〜［００１８］、図１）
【特許文献４】特開２００４−１３３１８４号公報（段落［００１３］〜［００１８］、図１）
【特許文献５】特開２００３−２３４３４６号公報（段落［００２３］、［００２４］、図１１）
【特許文献６】特開２００５−７９２０１号公報（段落［００３２］〜［００３７］、図１、図２）
【特許文献７】特開２００５−３３０２７号公報（段落［００２３］〜［００２５］、図１、図２）
【特許文献８】特開２００２−８３７９８号公報（段落［００１３］〜［００１６］、図１）
【特許文献９】特開２００３−１３３２８７号公報（段落［００１７］〜［００４４］、図１）
【非特許文献１】２００４年春季応用物理学会２８Ｐ−Ｐ３−５「超低誘電率（Ultra Low-k）ＳｉＯＣ層間絶縁膜におけるプラズマ損傷の修復技術」
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明者らは、ダマシン法を用いて、低誘電率材料を層間絶縁膜としたＣｕ（銅）多層配線構造を備えた半導体装置について検討している。図２２は、本発明者らが検討したダマシン法によるビア形成工程中の半導体装置を模式的に示す要部断面図であり、形成した後のビアが密の領域と疎の領域とを示している。ここで、ビア（Ｖｉａ）とは、多層配線における下層の金属配線（Ｍｘ−１）と上層の金属配線（Ｍｘ）とを電気的に導通させるものであって、例えばＭＩＳ（Metal Insulator Semiconductor）トランジスタと金属配線とを電気的に導通するタングステン（Ｗ）などで形成される、いわゆるコンタクト、ローカルインターコネクト、プラグではない。
【００１３】
図２２に示すように、例えばＳｉＯＣからなる層間絶縁膜１１７には、例えばＣｕからなる金属配線（以下、Ｃｕ配線という）１１９が形成されている。また、層間絶縁膜１１７およびＣｕ配線１１９上には、順に例えばＳｉＣＮからなるバリア絶縁膜１２１、例えば低誘電率材料のＳｉＯＣからなる層間絶縁膜１２３、例えば酸化シリコンからなるキャップ絶縁膜１２４およびフォトレジスト膜１２６が形成されている。
【００１４】
フォトレジスト膜１２６は、所定の領域がパターニングされて開口部１２７ａを有しており、キャップ絶縁膜１２４の開口部１２７ｂ、および層間絶縁膜１２３の開口部１２７ｃをエッチングによって形成するためのマスクとして用いられる。なお、フォトレジスト膜１２６は、半導体装置の微細化に伴い、例えば多層配線形成、ビア形成なども微細化して形成するために、所定の領域のパターンを精度良く形成することができる高感度レジストが用いられる。
【００１５】
また、キャップ絶縁膜１２４は、プラズマＣＶＤ（Chemical Vapor Deposition）法によってＴＥＯＳ（Tetraethoxysilane：Ｓｉ（ＯＣ２Ｈ５）4）を原料として成膜された酸化シリコン膜（以下、ＴＥＯＳ膜という）である。
【００１６】
ここで、ＴＥＯＳ膜を層間絶縁膜１２３上のキャップ絶縁膜１２４として用いる理由について、以下に説明する。まず、フォトレジスト膜１２６の剥離防止、エッチング時のダメージ防止のためである。また、ＳｉＯＣからなる層間絶縁膜１２３を保護するためである。言い換えると、２００４年春季応用物理学会２８Ｐ−Ｐ３−５（非特許文献１）のように、キャップ絶縁膜を用いない場合、ＳｉＯＣ表面にダメージが入り、例えば、ビアの抵抗値などの特性が悪化してしまうからである。また、Ｃｕ配線をＣＭＰ（Chemical Mechanical Polishing）によって除去する場合、機械強度を確保するためである。また、ＳｉＣＮからなるバリア絶縁膜１２１からＳｉＯＣからなる層間絶縁膜１２３を拡散するアミン成分が、層間絶縁膜１２３上に形成されたフォトレジスト膜１２６まで到達した場合、フォトレジスト膜１２６と化学反応し、解像度を低下させるためである。
【００１７】
本発明者らが検討したダマシン法のビアホール形成工程では、図２２に示すように、フォトレジスト膜１２６をマスクとしてキャップ絶縁膜１２４および層間絶縁膜１２３を順次ドライエッチングし、バリア絶縁膜１２１に達する開口部１２７ｂ、１２７ｃを形成する。
【００１８】
このようなビアホール形成工程を経て形成されたビアの抵抗値を測定したところ、抵抗値にバラツキが生じる場合があった。ここで、ビアの抵抗値とは、ビアを通じて連結される下層のＣｕ配線（Ｃｕ−Ｍｘ−１）と、その上層のＣｕ配線（Ｃｕ−Ｍｘ）に４端子法を用いて測定される抵抗である。なお、例えば、下層のＣｕ配線（Ｃｕ−Ｍｘ−１）は図２２のＣｕ配線１１９であり、上層のＣｕ配線（Ｃｕ−Ｍｘ）は図２２の製造工程後に、ビアと共に形成されるＣｕ配線１１９の上層のＣｕ配線（Ｃｕ−Ｍｘ）である。
【００１９】
図２３は、本発明者らが検討した半導体装置のビアの抵抗値を示す説明図であり、（ａ）はビア密度が密の領域のビア抵抗値、（ｂ）はビア密度が疎の領域のビア抵抗値を示している。なお、図２３中の抵抗値は、ある領域中における複数のビアの抵抗値の最大値、最小値、平均値を１２枚のウエハ（Wafer）毎に示している。
【００２０】
図２３に示すように、ビアの密度が疎の領域のビア抵抗値は、密の領域のビア抵抗値と大きく異なり、ウエハ面内バラツキ、ウエハ間バラツキも大きい。すなわち、ビア抵抗値の最小値から最大値までのバラツキは、ビア密度が疎の領域のビア抵抗値が、密の領域のビア抵抗値より大きい。また、ビアの抵抗値が高くなりすぎて非導通となった場合、すなわち導通不良となった場合には、半導体装置の製造歩留まりを低下してしまう。
【００２１】
このビア抵抗値にバラツキが生じる原因としては、ビアの製造（加工）バラツキが考えられる。例えば、ＳｉＯＣからなる層間絶縁膜１２３の開口部１２７ｃが十分に開口しなかった場合、この開口部１２７ｃに埋め込まれる金属膜の量が少ないためにビア抵抗が高くなり、また必要以上にＳｉＯＣからなる層間絶縁膜１２３を開口して開口部１２７ｃが形成された場合、この開口部１２７ｃに埋め込まれる金属膜の量が多いためにビア抵抗が低くなることが考えられる。
【００２２】
さらに、このビアの製造バラツキが生じる原因としては、ビア形成工程において、ＳｉＯＣからなる層間絶縁膜１２３のエッチングに問題があることが考えられる。すなわち、本発明者らは、層間絶縁膜１２３をエッチングガスによってエッチングするときに、ＳｉＯＣからなる層間絶縁膜１２３またはＴＥＯＳ膜からなるキャップ絶縁膜１２４からの脱ガス成分によって、エッチングガスの局所的な濃度の変化をもたらし、ビアの製造バラツキを生じさせているのではないかと考えた（図２２参照）。
【００２３】
そこで、層間絶縁膜１２３を構成するＳｉＯＣおよびキャップ絶縁膜１２４を構成するＴＥＯＳ膜についてＴＤＳ（昇温脱離ガス分析）測定を行った。図２４は、ＳｉＯＣおよびＴＥＯＳ膜の水分に着目したＴＤＳ測定結果を示す特性図であり、（ａ）は成膜３６時間経過時のＳｉＯＣのＴＤＳ測定結果、（ｂ）は成膜５００時間経過時のＳｉＯＣのＴＤＳ測定結果、（ｃ）は成膜４８時間経過時のＴＥＯＳ膜のＴＤＳ測定結果を示す。
【００２４】
図２４に示すように、ＳｉＯＣの成膜３６時間後の水分脱離量を１（室温から４００℃までの脱離量の積分値）とした場合（図２４（ａ））、成膜５００時間後経過したときであってもＳｉＯＣの水分脱離量が１．２（室温から４００℃までの脱離量の積分値）倍程度であるのに対し、成膜４８時間経過したときからすでにＴＥＯＳ膜の水分脱離量が２．１（室温から４００℃までの脱離量の積分値）倍程度である。したがって、開口部１２７ｃを形成するための層間絶縁膜１２３のエッチング時において、水分などの脱ガスによるエッチングガスの局所的な濃度の変化は、ＳｉＯＣよりＴＥＯＳ膜の脱ガスによる影響が大きいものと考えられる。また、図２４では、水分について着目したＴＤＳ測定結果を示したが、脱ガスには、水分の他にも、ＴＥＯＳ膜の表面および膜中に有機物が付着したものが考えられる。
【００２５】
本発明の目的は、水分および有機物の吸着量の少ないＴＥＯＳ膜を形成することのできる技術を提供することにある。
【００２６】
また、本発明の他の目的は、ビアの製造バラツキを低減することのできる技術を提供することにある。
【００２７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２９】
本発明は、ＴＥＯＳおよび酸素を含む混合ガスを反応室に供給する工程を有するプラズマＣＶＤ法によって、半導体基板の主面上にＴＥＯＳ膜を成膜する半導体装置の製造方法であって、前記ＴＥＯＳに対する前記酸素の流量比を３以上、１０未満とし、前記ＴＥＯＳ膜の成膜速度を、５０ｎｍ／ｍｉｎ以上、１５０ｎｍ／ｍｉｎ以下とするものである。
【発明の効果】
【００３０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３１】
本発明の半導体装置の製造技術によれば、水分吸着の少ないＴＥＯＳ膜を形成することができる。また、ビアの製造バラツキを低減させることができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
（実施の形態１）
本発明の実施の形態１では、プラズマＣＶＤ（Chemical Vapor Deposition）法によってＴＥＯＳ（Tetraethoxysilane：Ｓｉ（ＯＣ２Ｈ５）4）を原料として成膜された酸化シリコン膜（以下、ＴＥＯＳ膜という）の製造技術について説明する。
【００３４】
図１は、本発明に係るＴＥＯＳ膜を成膜するためのプラズマＣＶＤ製造装置５０を模式的に示す説明図である。プラズマＣＶＤ製造装置５０は、反応室５１と、反応室内にそれぞれ対向して配置されたシャワーヘッド５２およびステージ５３と、シャワーヘッド５２の電極に高周波電力を供給する高周波電源５４、５５と、反応室５１内を真空排気するポンプ５６とを備えている。なお、高周波電源５４、５５をプラズマＣＶＤ製造装置５０に設置することによって２種類の高周波電力を供給することができ、高周波電源５４では例えば１３．５６ＭＨｚ（第１周波数）の高周波電力、高周波電源５５では高周波電源５４の周波数より低い、例えば３００ｋＨｚ以上、５００ｋＨｚ以下（第２周波数）の高周波電力を供給することができる。
【００３５】
このプラズマＣＶＤ製造装置５０を用いて、ステージ５３上に配置された半導体ウエハ１Ｗ（半導体基板）の主面上にＴＥＯＳ膜が形成される。言い換えると、プラズマＣＶＤ製造装置５０は、反応室５１の圧力、ステージ５３の温度、例えば１３．５６ＭＨｚ（第１周波数）の高周波電力、例えば３５０ｋＨｚ（第２周波数）の高周波電力、並びに混合ガス（ＴＥＯＳ、酸素（Ｏ２）およびヘリウム（Ｈｅ）を含む）の流量を調整（制御）して、ステージ５３に配置された半導体ウエハ１Ｗの主面上にＴＥＯＳ膜を成膜するものである。なお、ステージ５３の温度は、ステージ５３に備えるヒータ５７によって調整され、例えば１３．５６ＭＨｚの高周波電力は、高周波電源５４によって調整され、また例えば３５０ｋＨｚの高周波電力は、高周波電源５５によって調整される。
【００３６】
図２は、本発明に係るＴＥＯＳ膜の成膜条件を説明するための表である。なお、図２の表中に記載した各数値は好ましい数値の一例を示したものであって、これらの数値に限定されることを意味するものではない。
【００３７】
図２の表に示す成膜条件１によってＨＤ−ＴＥＯＳ膜、および成膜条件２によってＬＤ−ＴＥＯＳ膜が成膜される。また、これらＴＥＯＳ膜の比較対象として、ＴＥＯＳ、Ｏ２およびＨｅの混合ガスを用いずＳｉＨ４およびＮ２Ｏの混合ガスを用いた成膜条件３によってＳｉＯ膜を成膜している。なお、本願では、ＨＤ−ＴＥＯＳ膜とＬＤ−ＴＥＯＳ膜とは成膜速度において相違するため、成膜速度が高い（速い）ＴＥＯＳ膜をＨＤ（High Depo rate）−ＴＥＯＳ膜とし、成膜速度が低い（遅い）ＴＥＯＳ膜をＬＤ（Low Depo rate）−ＴＥＯＳ膜としている。また、前述の発明が解決しようとする課題のＴＥＯＳ膜は、成膜条件１で成膜されたＴＥＯＳ膜（ＨＤ−ＴＥＯＳ膜）である。
【００３８】
ここで、前述のプラズマＣＶＤ製造装置５０によってＬＤ−ＴＥＯＳ膜が成膜される成膜条件２について説明する。成膜して得るＬＤ−ＴＥＯＳ膜の膜厚は、例えば１００ｎｍ程度とする。ヒータ５７を備えたステージ５３の温度を調整した成膜温度は、例えば４００℃とする。反応室５１内の圧力である成膜圧力は、例えば８．２Ｔｏｒｒとする。前述のシャワーヘッド５２の電極と、ステージ５３の電極との電極間隔は、２９０ｍｉｌとする。１３．５６ＭＨｚおよび３５０ｋＨｚの高周波電力は、それぞれ例えば５００Ｗおよび２００Ｗ程度とする。また、ＴＥＯＳ膜の原料ガス（混合ガス）であるＴＥＯＳ、酸素（Ｏ２）およびヘリウム（Ｈｅ）の流量は、それぞれ１２００ｓｃｃｍ、６０００ｓｃｃｍおよび４０００ｓｃｃｍ程度とする。これらの条件によってＬＤ−ＴＥＯＳ膜の成膜速度が１００ｎｍ／ｍｉｎとなるように制御し、実際の成膜速度は１０３ｎｍ／ｍｉｎ程度であった。
【００３９】
すなわち、ＬＤ−ＴＥＯＳ膜の成膜条件２では、ＴＥＯＳ流量をＨＤ−ＴＥＯＳ膜に比べ小流量とし、成膜速度を１００ｎｍ／ｍｉｎ程度としている。また、酸素（Ｏ２）の流量を、ＴＥＯＳの流量より多くし、例えば原料ガスの酸素／ＴＥＯＳ比を５程度とし、十分な酸素でＴＥＯＳを分解して成膜し、さらに比較的低周波である３５０ｋＨｚの高周波電力を印加することによって、緻密なＴＥＯＳ膜（酸化シリコン膜）を成膜している。
【００４０】
次に、これらＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜についてＦＴ−ＩＲ（フーリエ変換赤外分光）測定を行った結果をそれぞれ図３〜図５に示す。図３〜図５は、それぞれＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜のＦＴ−ＩＲ測定結果を示す説明図であり、成膜直後（Ａ）および経時変化後（Ｂ）の測定結果が示されている。なお、図３〜図５の成膜直後（Ａ）および経時変化後（Ｂ）は、それぞれ成膜後１時間および成膜後９００時間を示している。
【００４１】
図３〜図５に示すように、これらＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜では、化学量論的な酸化シリコン膜のＳｉ−Ｏピーク（１０７０ｃｍ−１程度）近傍にピークを観測することができる。また、Ｓｉ−ＯＨ、Ｏ−Ｈピークも観測することができる。さらに、ＬＤ−ＴＥＯＳ膜では、ＨＤ−ＴＥＯＳ膜およびＳｉＯ膜では観測できないＣＯ２に起因すると思われるピークを観測することができる。
【００４２】
ここで、成膜直後（Ａ）と経時変化後（Ｂ）のそれぞれの膜について観測すると、ＬＤ−ＴＥＯＳ膜では（図４参照）、成膜直後（Ａ）と経時変化後（Ｂ）とでＳｉ−ＯＨ、Ｏ−Ｈピークにほとんど差異が見られないが、ＨＤ−ＴＥＯＳ膜およびＳｉＯ膜では（図３および図５参照）、経時変化後のＳｉ−ＯＨ、Ｏ−Ｈピークが増加している。このことは、ＨＤ−ＴＥＯＳ膜およびＳｉＯ膜では水分吸着による膜質の変化が、Ｓｉ−ＯＨ、Ｏ−Ｈピークの増加として現れているものと考えられる。
【００４３】
したがって、ＬＤ−ＴＥＯＳ膜は、水分吸着のない、あるいは水分吸着量の少ないＴＥＯＳ膜であるといえる。すなわち、ＴＥＯＳ膜の成膜速度が、例えばＨＤ−ＴＥＯＳ膜のような８１０ｎｍ／ｍｉｎ程度のように高くなく、例えばＬＤ−ＴＥＯＳ膜のような１００ｎｍ／ｍｉｎ程度のように成膜速度の低いＴＥＯＳ膜を成膜することによって、水分吸着のない、あるいは水分吸着量の少ないＴＥＯＳ膜を得ることができる。
【００４４】
次に、ＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜について波長６３２．８ｎｍにおける屈折率測定を行った結果を図６に示す。図６は、ＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜の屈折率測定結果を示す説明図であり、成膜からの経時変化が示されている。
【００４５】
図６に示すように、ＬＤ−ＴＥＯＳ膜は成膜から時間が経過しても屈折率が殆ど変化しないが、ＨＤ−ＴＥＯＳ膜およびＳｉＯ膜は屈折率の経時変化がみられ、経過時間と共に屈折率が高くなっている。このことは、ＨＤ−ＴＥＯＳ膜およびＳｉＯ膜では水分吸着および有機物吸着などによる膜質の変化が、屈折率の増加として現れているものと考えられる。
【００４６】
したがって、ＬＤ−ＴＥＯＳ膜は、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜であるといえる。すなわち、ＴＥＯＳ膜の成膜速度が、例えばＨＤ−ＴＥＯＳ膜のような８１０ｎｍ／ｍｉｎ程度のように高くなく、例えばＬＤ−ＴＥＯＳ膜のような１００ｎｍ／ｍｉｎ程度のように成膜速度の低いＴＥＯＳ膜を成膜することによって、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜を得ることができる。
【００４７】
次に、本実施の形態１のＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜について種々の測定を行った。図７は、ＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜の測定結果を説明するための表であり、光学式測定による屈折率、膜厚、ＦＴ−ＩＲによる化学結合情報、ＸＲＲ（Ｘ線反射率法）による膜密度、およびレーザー凹凸測定による膜応力（ストレス）の測定値による比較が示されている。なお、図７の表には、成膜１時間後（成膜直後）および成膜９００時間後（経時変化後）のそれぞれについて、ＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜の測定結果が示されている。
【００４８】
図７の表からＬＤ−ＴＥＯＳ膜（成膜速度が１００ｎｍ／ｍｉｎ程度のＴＥＯＳ膜）では、以下の測定結果が得られた。まず、屈折率が１．４７以上であった。すなわち、プラズマＣＶＤ法によって成膜されるＴＥＯＳ膜としては、屈折率の高い酸化シリコン膜であるといえる。また、ＦＴ−ＩＲ測定によるＳｉ−Ｏピークが１０６０ｃｍ−１以上であった。すなわち、化学量論的な酸化シリコン膜のＳｉ−Ｏピークの１０７０ｃｍ−１に近いことから、ＬＤ−ＴＥＯＳ膜は化学量論的な酸化シリコン膜に近い膜であるといえる。さらに、ＬＤ−ＴＥＯＳ膜では、ＦＴ−ＩＲ測定でＣＯ２に起因すると思われるピークが観測されること、膜密度は２．２５ｇ／ｃｍ３以上、膜応力は圧縮応力として３００ＭＰａ以上という特徴を有していることが分かる。
【００４９】
前述したように、本実施の形態１では、ＴＥＯＳ膜の成膜速度が、例えばＨＤ−ＴＥＯＳ膜のような８１０ｎｍ／ｍｉｎ程度のように高くなく、例えばＬＤ−ＴＥＯＳ膜のような１００ｎｍ／ｍｉｎ程度のように成膜速度の低いＴＥＯＳ膜を成膜することによって、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜を得ることができる。すなわち、ＴＥＯＳ膜の成膜速度が１００ｎｍ／ｍｉｎとなるように制御（調整）し、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜を得ることができる。
【００５０】
ここで、本発明に係るＴＥＯＳ膜は、成膜条件２で示した１００ｎｍ程度の膜厚に限らず、２０〜３００ｎｍ程度の膜厚の場合に適用しても有効である。ＴＥＯＳ膜の膜厚の下限とした２０ｎｍ程度であれば、例えば層間絶縁膜、キャップ絶縁膜などとして、実際上、ＴＥＯＳ膜が役割を果たすことができる。一方、ＴＥＯＳ膜の膜厚の上限とした３００ｎｍ程度であれば、キャップ絶縁膜としてＴＥＯＳ膜を残すこともできる。すなわち、通常、キャップ絶縁膜として用いるＴＥＯＳ膜は誘電率の上昇を懸念し、その後、例えばＣＭＰ（Chemical Mechanical Polishing）などによってすべて除去してしまうが、誘電率の上昇を許容してキャップ絶縁膜を残すプロセスを採用することもできる。
【００５１】
本発明では、ＴＥＯＳ膜の膜厚が２０〜３００ｎｍ程度の場合、それぞれの膜厚に調整した成膜速度とする。すなわち、ＴＥＯＳ膜の膜厚をｔ（ｔは自然数）とした場合、当該ＴＥＯＳ膜の成膜速度をｔ±ｔ／２（ｎｍ／ｍｉｎ）に調整することによって、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜を得ることができる。したがって、ＴＥＯＳ膜の膜厚を２０〜３００ｎｍ程度とする場合、成膜速度を１０〜４５０ｎｍ／ｍｉｎ程度に調整することによって、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜を得ることができる。さらに、ＴＥＯＳ膜の成膜速度の範囲を５０〜１５０ｎｍ／ｍｉｎ程度とすることによって、成膜時間を短縮でき、かつ設計値に対して誤差の少ない膜厚で成膜することができる。
【００５２】
また、本発明に係るＴＥＯＳ膜は、成膜条件２で示したＯ２／ＴＥＯＳ比を５程度することに限らず、３以上、１０未満程度のＯ２／ＴＥＯＳ比としても良い。Ｏ２／ＴＥＯＳ比が、３以上、１０未満程度であれば、前述したＴＥＯＳ膜の成膜速度の範囲を５０〜１５０ｎｍ／ｍｉｎ程度とした場合であっても、十分な酸素（Ｏ２）でＴＥＯＳを分解して成膜することができる。例えば、ＴＥＯＳ流量を１０００〜１５００ｓｃｃｍ程度、Ｏ２流量を５０００〜７５００ｓｃｃｍ程度とすることができる。
【００５３】
また、本実施の形態１では、ＴＥＯＳ膜の成膜速度が１００ｎｍ／ｍｉｎ程度となるように、成膜条件２に示したような条件を適用した。この成膜条件２に限らず、成膜温度を例えば３５０〜４５０℃、成膜圧力を１〜１０Ｔｏｒｒ程度、電極間隔を２５０〜４５０ｍｉｌ程度、１３．５６ＭＨｚの高周波電力を２００〜８００Ｗ程度、３５０ｋＨｚの高周波電力を１００〜１０００Ｗ程度、Ｈｅ流量を３０００〜５０００ｓｃｃｍ程度としても良い。このような条件の範囲内であっても、５０〜１５０ｎｍ／ｍｉｎ程度の成長速度でＴＥＯＳ膜を成膜することができる。
【００５４】
（実施の形態２）
本実施の形態２では、低誘電率材料を層間絶縁膜とした多層配線構造を備えた半導体装置の製造技術について、図８〜図２１を参照して説明する。図８〜図２０は、本発明に係る製造工程中の半導体装置を模式的に示す断面図である。図２１は、本実施の形態２に係る半導体装置のビアの抵抗値を示す説明図であり、（ａ）はビア密度が密の領域のビア抵抗値、（ｂ）はビア密度が疎の領域のビア抵抗値を示している。なお、ビアの抵抗値とは、ビアを通じて連結される下層の金属配線（Ｃｕ−Ｍｘ−１、例えば図２０のＣｕ配線１９）と上層の金属配線（Ｃｕ−Ｍｘ、例えば図２０のＣｕ配線３３）に４端子法を用いて測定される抵抗値である。
【００５５】
まず、図８に示すように、例えば、単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面にｎチャネル型ＭＩＳトランジスタＱｎおよびｐチャネル型ＭＩＳトランジスタＱｐを形成する。なお、図中の符号２は素子分離溝、符号４はｐ型ウエル、符号５はｎ型ウエルをそれぞれ示している。
【００５６】
素子分離溝２は、基板１をエッチングして形成した溝の内部に絶縁膜として、例えば、酸化シリコン膜３を埋め込んで形成する。ｐ型ウエル４およびｎ型ウエル５は、基板１にｐ型不純物（ホウ素）およびｎ型不純物（リン）をイオン注入し、続いて基板１を熱処理してこれらの不純物を基板１中に拡散させることによって形成する。
【００５７】
ｎチャネル型ＭＩＳトランジスタＱｎは、ｐ型ウエル４の表面に形成された酸化シリコン膜または酸窒化シリコン膜からなるゲート絶縁膜６、ゲート絶縁膜６の上部に形成された多結晶シリコン膜などからなるゲート電極７、ゲート電極７の側壁に形成された酸化シリコン膜などからなるサイドウォールスペーサ８、ゲート電極７の両側のｐ型ウエル４に形成された一対のｎ型半導体領域（ソース、ドレイン）１１などによって構成される。ｐチャネル型ＭＩＳトランジスタＱｐは、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ８、ゲート電極７の両側のｎ型ウエル５に形成された一対のｐ型半導体領域（ソース、ドレイン）１２などによって構成される。ｎチャネル型ＭＩＳトランジスタＱｎのゲート電極７を構成する多結晶シリコン膜中にはｎ型不純物（リン）が導入され、ｐチャネル型ＭＩＳトランジスタＱｐのゲート電極７を構成する多結晶シリコン膜中にはｐ型不純物（ホウ素）が導入される。また、ｎチャネル型ＭＩＳトランジスタＱｎのゲート電極７とｎ型半導体領域（ソース、ドレイン）１１のそれぞれの表面、およびｐチャネル型ＭＩＳトランジスタＱｐのゲート電極７とｐ型半導体領域（ソース、ドレイン）１２のそれぞれの表面には、ゲート電極７およびソース、ドレインの低抵抗化を目的としてＣｏ（コバルト）シリサイド膜９が形成される。
【００５８】
続いて、図９に示すように、基板１上にＣＶＤ法で窒化シリコン膜１３と酸化シリコン膜１４とを堆積した後、酸化シリコン膜１４の表面をＣＭＰ（Chemical Mechanical Polishing）法で平坦化する。続いて、ｎチャネル型ＭＩＳトランジスタＱｎのｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳトランジスタＱｐのｐ型半導体領域（ソース、ドレイン）１２のそれぞれの上部の酸化シリコン膜１４をエッチングし、続いてその下層の窒化シリコン膜１３をエッチングしてコンタクトホール１５を形成する。次に、コンタクトホール１５の内部にプラグ１６を形成する。プラグ１６は、例えばＴｉＮ膜とＷ（タングステン）膜との積層膜で構成する。ここで、ＴｉＮ膜はＷ膜のバリアメタル膜として機能する。バリアメタル膜は、窒化チタン膜とＴｉ（チタン）膜との積層膜で構成してもよい。
【００５９】
続いて、図１０に示すように、酸化シリコン膜１４の上部にＣＶＤ法で膜厚２００ｎｍ程度のＳｉＯＣ膜１７と膜厚５０ｎｍ程度の酸化シリコン膜からなるキャップ絶縁膜１８とを堆積した後、フォトレジスト膜をマスクにしてキャップ絶縁膜１８およびＳｉＯＣ膜１７をドライエッチングすることにより、配線溝２０を形成する。ＳｉＯＣ膜１７は、配線間容量を低減するための低誘電率絶縁膜であり、その比誘電率は２．７程度である。ＳｉＯＣ膜１７の上部に形成するキャップ絶縁膜１８は、機械的強度が低いＳｉＯＣ膜１７がＣＭＰによって劣化するのを防ぐ保護膜として機能する。
【００６０】
続いて、図１１に示すように、ダマシン法を用いて配線溝２０の内部に、Ｃｕ（銅）からなる第１層目の金属配線（以下、Ｃｕ配線という）１９を形成する。
【００６１】
Ｃｕ配線１９は、バリアメタル膜とＣｕ膜との積層膜からなる。Ｃｕ配線１９を形成するには、まず、配線溝２０の内部とキャップ絶縁膜１８上に膜厚５０ｎｍ程度のＴｉＮ膜、またはＴｉＮ膜とＴｉ膜との積層膜からなるバリアメタル膜をスパッタリング法で堆積し、続いて配線溝２０の内部を完全に埋め込む厚い（８００ｎｍ〜１６００ｎｍ程度）Ｃｕ膜をスパッタリング法またはメッキ法で堆積する。すなわち、Ｃｕ配線１９は、埋め込み金属配線である。
【００６２】
バリアメタル膜は、Ｃｕ膜が周囲の絶縁膜中に拡散するのを防ぐと共に、Ｃｕ膜とＳｉＯＣ膜１７と接着性を向上させるために形成する。バリアメタル膜としては、ＴｉＮ膜の他、ＷＮ（窒化タングステン）膜やＴａＮ（窒化タンタル）膜のような窒化金属膜またはこれらにＳｉを添加した合金膜、またＴａ膜、Ｔｉ膜、Ｗ膜、ＴｉＷ膜のような高融点金属膜、もしくはこれら高融点金属膜の積層膜など、Ｃｕと反応し難い各種導電膜を使用することができる。
【００６３】
次いで、配線溝２０の外部のＣｕ膜とバリアメタル膜とをＣＭＰ法で除去することにより、配線溝２０の内部に残ったバリアメタル膜とＣｕ膜との積層膜からなるＣｕ配線１９が形成される。なお、Ｃｕ膜は、単体のＣｕ膜の他、Ｃｕを主成分として含むＣｕ合金膜で構成してもよい。
【００６４】
次いで、基板１を洗浄処理部に搬送し、上記ＣＭＰ処理によって基板１の表面に付着したスラリなどの異物を除去するための洗浄を行う。この洗浄工程は、アルカリ洗浄処理とその後の酸洗浄処理とからなる。アルカリ洗浄処理では、基板１の表面に付着した酸化剤を含む酸性のスラリを中和するために弱アルカリ薬液を供給しながら基板１の表面を洗浄する。アルカリ洗浄処理後の酸洗浄処理は、残留金属の除去、絶縁膜の表面のダングリングボンドの低減および絶縁膜の表面の凹凸の除去などを目的とするもので、有機酸を含む水溶液を供給しながら基板１の表面を洗浄する。また、洗浄工程に先だって、ベンゾトリアゾール（ＢＴＡ）のような防蝕剤を含んだ薬液を基板１の表面に供給し、Ｃｕ配線１９の表面に疎水性の保護膜を形成する防食処理を行ってもよい。
【００６５】
続いて、図１２に示すように、基板１上に膜厚５０ｎｍ〜７５ｎｍ程度の窒化シリコン膜２１を堆積することによって、Ｃｕ配線１９の表面を窒化シリコン膜２１で被覆する。窒化シリコン膜２１は、Ｃｕ配線１９の表面からＣｕイオンが拡散するのを防止するバリア絶縁膜として機能する。窒化シリコン膜２１の堆積は、Ｃｕ配線１９の表面の再酸化、腐蝕を最小限に止めるために、上記洗浄工程が完了した後、できるだけ速やかに行うことが望ましい。なお、Ｃｕ配線１９上に形成するバリア絶縁膜は、上記窒化シリコン膜２１に代えて炭窒化シリコン（ＳｉＣＮ）膜で構成することもできる。炭窒化シリコン膜は、窒化シリコン膜に比べてＣｕ配線との密着性が低い反面、窒化シリコン膜に比べて誘電率が低いので、配線間容量の低減に有効である。
【００６６】
続いて、図１３に示すように、Ｃｕ配線１９の上層に層間絶縁膜２３およびキャップ絶縁膜２４を順次堆積する。層間絶縁膜２３は、Ｃｕ配線１９と後の工程で形成する第２層目のＣｕ配線との間に形成される容量を低減するために、誘電率が３．５未満の有機系の低誘電率材料の絶縁膜であり、例えばＳｉＯＣ膜で構成する。ＳｉＯＣ膜はＣＶＤ法で堆積し、その膜厚は４６０ｎｍ程度とする。また、層間絶縁膜２３の上部に形成するキャップ絶縁膜２４は、下層のキャップ絶縁膜１８と同じく、機械的強度が低いＳｉＯＣ膜からなる層間絶縁膜２３を保護するための絶縁膜であり、例えばプラズマＣＶＤ法で堆積した膜厚１００ｎｍ程度の酸化シリコン膜で構成する。
【００６７】
ここで、キャップ絶縁膜２４の酸化シリコン膜として、例えば、前記実施の形態１で示したプラズマＣＶＤ法によってＴＥＯＳを原料として成膜された酸化シリコン膜（以下、ＴＥＯＳ膜という）を用いる。具体的には、図２の表に示した成膜条件２で成膜されたＴＥＯＳ膜（以下、ＬＤ−ＴＥＯＳ膜という）である。このＬＤ−ＴＥＯＳ膜は、例えば、成膜する膜厚を１００ｎｍ程度とし、成膜速度を１００ｎｍ／ｍｉｎ程度となるように制御して成膜されている。また、ＬＤ−ＴＥＯＳ膜は、原料ガスのＯ２／ＴＥＯＳ比を５程度とし、十分な酸素でＴＥＯＳを分解して成膜され、さらに１３．５６ＭＨｚの高周波電力と共に３５０ｋＨｚの高周波電力を印加して成膜されている。
【００６８】
前記実施の形態１で示したように、ＬＤ−ＴＥＯＳ膜は、水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜である。また、ＬＤ−ＴＥＯＳ膜は、緻密な膜となっている。このような水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜をキャップ絶縁膜２４に用いた場合、後述する層間絶縁膜２３をエッチングする際に、水分などを含む脱ガスの放出が少ないため、エッチングが安定して行われることとなる。
【００６９】
続いて、図１４に示すように、キャップ絶縁膜２４上に反射防止膜２５を形成し、反射防止膜２５上にフォトレジスト膜２６を形成する。反射防止膜２５は、フォトレジスト膜２６を露光する際、Ｃｕ配線１９の表面で反射した露光光がフォトレジスト膜２６に入射して解像度を低下させるのを防ぐために形成する。フォトレジスト膜２６は、ビアホールパターンが形成されたフォトマスク（図示せず）を使って露光を行い、続いて現像を行うことにより、ビアホール形成領域が開口されたパターンを転写する。
【００７０】
次に、図１５に示すように、フォトレジスト膜２６をマスクにして反射防止膜２５、キャップ絶縁膜２４および層間絶縁膜２３を順次ドライエッチングすることにより、Ｃｕ配線１９の上部にビアホール２７を形成する。なお、フォトレジスト膜２６は、半導体装置の微細化に伴い、例えば多層配線形成、ビア形成なども微細化して形成するために、所定の領域のパターンを精度良く形成することができる高感度フォトレジストが用いられる。
【００７１】
ここで、フォトレジスト膜２６をマスクとして、反射防止膜２５、ＴＥＯＳ膜からなるキャップ絶縁膜２４およびＳｉＯＣからなる層間絶縁膜２３を例えばＣ４Ｆ８、Ｎ２、Ａｒのエッチングガスを用いてエッチングして、窒化シリコン膜２１の表面を露出するように、ビアホール２７を形成する。本実施の形態２では、キャップ絶縁膜２４に水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜を用いているので、このエッチングの際に、ＴＥＯＳ膜からなるキャップ絶縁膜２４から水分を含む脱ガスがない、あるいは少ないために、エッチングは安定して行われる。すなわち、ビアホール２７の加工が精度良く行われ、その製造バラツキを低くすることができる。
【００７２】
続いて、フォトレジスト膜２６と反射防止膜２５とを除去した後、図１６に示すように、ビアホール２７の内部に埋め込み剤２８を充填する。埋め込み剤２８は、反射防止膜２５とほぼ同一組成の絶縁材料からなる。埋め込み剤２８を充填するには、ビアホール２７の内部を含むキャップ絶縁膜２４上に埋め込み剤２８をスピン塗布して硬化させた後、ビアホール２７の外部の埋め込み剤２８をエッチバックにより除去する。Ｃｕ配線１９と後に形成する第２層目の金属配線とを接続するビアホール２７の径は、比較的小さい。そのため、このエッチバックを行うと、ビアホール２７に充填された埋め込み剤２８の表面は、ほぼ平坦な面となり、かつキャップ絶縁膜２４の表面とほぼ同じ高さになる。
【００７３】
続いて、図１７に示すように、キャップ絶縁膜２４上に反射防止膜３０を形成し、反射防止膜３０上にフォトレジスト膜３１を形成する。フォトレジスト膜３１は、配線溝パターンが形成されたフォトマスク（図示せず）を使って露光を行い、続いて現像を行うことにより、配線溝形成領域が開口されたパターンを転写する。
【００７４】
続いて、図１８に示すように、フォトレジスト膜３１をマスクにして反射防止膜３０およびキャップ絶縁膜２４を順次ドライエッチングし、続いて層間絶縁膜２３をその途中までドライエッチングすることにより、配線溝３２を形成する。
【００７５】
続いて、フォトレジスト膜３１及びビアホール２７に充填された埋め込み剤２８を除去した後、図１９に示すように、キャップ絶縁膜２４上の反射防止膜３０をドライエッチングで除去する。このとき、その下層の窒化シリコン膜２１もエッチングし、ビアホール２７の底部にＣｕ配線１９の表面を露出させる。なお、窒化シリコン膜２１のエッチングには、例えば、ＣＦ４、Ｎ２のエッチングガスが用いられる。
【００７６】
続いて、図２０に示すように、配線溝３２およびビアホール２７の内部に第２層目のＣｕ配線３３を形成する。Ｃｕ配線３３を形成するには、まず、配線溝３２およびビアホール２７の内部を含むキャップ絶縁膜２４上に５０ｎｍ程度の薄いＴｉＮ膜（バリアメタル膜）をスパッタリング法で堆積する。続いて、このＴｉＮ膜上に配線溝３２およびビアホール２７の内部を完全に埋め込む厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝３２の外部のＣｕ膜とバリアメタル膜とをＣＭＰ法によって除去する。すなわち、Ｃｕ配線３３は、埋め込み金属配線である。
【００７７】
次いで、基板１を洗浄処理部に搬送し、上記ＣＭＰ処理によって基板１の表面に付着したスラリなどの異物を除去するための洗浄を行った後、基板１上に膜厚５０ｎｍ〜７５ｎｍ程度の炭窒化シリコン膜３４を堆積することによって、Ｃｕ配線３３の表面を炭窒化シリコン膜３４で被覆する。炭窒化シリコン膜３４は、Ｃｕ配線３３の表面からＣｕイオンが拡散するのを防止するバリア絶縁膜として機能する。
【００７８】
その後、同様に、例えば低誘電率材料からなる層間絶縁膜および金属配線を形成し、多層配線構造を形成して、保護膜（パッシベーション膜）で半導体装置の表面を覆うことによって、半導体装置が略完成する。
【００７９】
次に、本実施の形態２のビアの抵抗値の測定結果について説明する。ここで、本発明に係るビアとは、Ｃｕ多層配線における下層の金属配線（Ｃｕ−Ｍｘ−１）と上層の金属配線（Ｃｕ−Ｍｘ）とを電気的に導通させるものであって、例えばＭＩＳトランジスタとＣｕ配線とを電気的に導通するタングステン（Ｗ）などで形成される、いわゆるコンタクト、ローカルインターコネクト、プラグではない。また、前述したように、ビアの抵抗値とは、ビアを通じて連結される下層の金属配線（Ｃｕ−Ｍｘ−１、例えば図２０のＣｕ配線１９）と上層の金属配線（Ｃｕ−Ｍｘ、例えば図２０のＣｕ配線３３）に４端子法を用いて測定される抵抗値である。
【００８０】
図２１には、本発明に係るビアの特徴を明確にするために、成膜条件ＨＤ−ＴＥＯＳ膜およびＬＤ−ＴＥＯＳ膜からなるキャップ絶縁膜２４を適用した半導体装置のビアの抵抗値が、それぞれ示されている。なお、ウエハスロットＩＤ１〜６がＨＤ−ＴＥＯＳ膜を適用した場合、ウエハスロットＩＤ７〜１２がＬＤ−ＴＥＯＳ膜を適用した場合である。
【００８１】
図２１に示すように、ＨＤ−ＴＥＯＳ膜およびＬＤ−ＴＥＯＳ膜を用いた場合、ビア密度が密の領域では、ビアの抵抗値のバラツキがほぼ同じであるが（図２１（ａ））、疎の領域では、ＨＤ−ＴＥＯＳ膜に比べ、ＬＤ−ＴＥＯＳ膜を適用したビアの抵抗値のバラツキが小さい（図２１（ｂ））。具体的には、ＬＤ−ＴＥＯＳ膜を適用した場合、密の領域のビア抵抗値と、疎の領域のビア抵抗値の差を０．３Ω程度以下に、疎の領域のビア抵抗値の範囲を０．５Ω程度以下にすることができる。
【００８２】
このような効果が得られる理由について説明する。前述の発明が解決しようとする課題で図２２を参照して示したように、ビアを形成するためのエッチングにおいて、キャップ絶縁膜１２４がエッチングされた際、ビアの疎の領域のキャップ絶縁膜１２４のエッチング断面（開口部１２７ｂの断面）から水分、有機成分などの脱ガスが多い。これはビアの密の領域の開口部１２７ｂの数より、疎の領域の開口部１２７ｂの数が圧倒的に少なく、キャップ絶縁膜１２４内部からエッチング断面へ供給されるガス成分が多くなるためであると考えられる。したがって、この脱ガス成分が、ビアを形成するためのエッチングガスの局所的な濃度の変化をもたらし、エッチング加工に変化が生じ、ビアの製造バラツキを生じさせ、さらに、ビアの抵抗値のバラツキを生じさせているものと考えられる。
【００８３】
また、ＴＥＯＳ膜を層間絶縁膜２３上のキャップ絶縁膜２４として用いる理由は、窒化シリコン膜２１からＳｉＯＣからなる層間絶縁膜２３を拡散するアミン成分が、層間絶縁膜２３上に形成されたフォトレジスト膜まで到達した場合、フォトレジスト膜と化学反応し、解像度を低下させるためである。すなわち、ＴＥＯＳ膜からなるキャップ絶縁膜２４は、ビアの加工時において、アミン成分のストッパーとなる。
【００８４】
このように本実施の形態２では、前述したように、キャップ絶縁膜２４に水分、有機物吸着のない、あるいは水分、有機物吸着量の少ないＴＥＯＳ膜（ＬＤ−ＴＥＯＳ膜）を適用しているので、脱離水分ならびに脱離有機成分を少なくでき、ビアを形成するためのエッチングを安定して行うことができる。
【００８５】
また、安定したエッチングによって、ビアの製造バラツキを低減することができる。さらに、ビアの製造バラツキを低減することによって、ビアの抵抗値のバラツキを小さくすることができる。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８７】
例えば、前記実施の形態２では、本発明に係るＴＥＯＳ膜を層間絶縁膜上のキャップ絶縁膜に適用した場合について説明したが、層間絶縁膜としても適用することができる。
【００８８】
例えば、ビアホールを開口した後、Ｃｕ配線（Ｃｕ−Ｍｘ）層の加工をする時のパターニング時には、アミン成分はＳｉＣＮ膜からビアホールに埋め込まれた埋め込み剤を通して、Ｃｕ配線（Ｃｕ−Ｍｘ）加工のためのフォトレジスト膜に到達する。このため、アミン成分のストッパーとして、低誘電率材料であるＳｉＯＣからなる層間絶縁膜とバリア絶縁膜であるＳｉＣＮ膜との間にＴＥＯＳ膜からなる層間絶縁膜（キャップ絶縁膜）を形成することができる。この場合、ＳｉＣＮ膜をドライエッチングする時に局所的な濃度分布を引き起こさないために、本発明に係る脱ガスの少ないＴＥＯＳ膜を用いることは有効である。
【産業上の利用可能性】
【００８９】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。例えば、ビア加工時のアスペクトの大きい配線が必要なＬＳＩ（Large Scale Integration）に利用される。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施の形態１に係るＴＥＯＳ膜を成膜するためのプラズマＣＶＤ製造装置を模式的に示す説明図である。
【図２】本実施の形態１に係るＴＥＯＳ膜の成膜条件を説明するための表である。
【図３】本実施の形態１に係るＨＤ−ＴＥＯＳ膜のＦＴ−ＩＲ測定結果を示す説明図である。
【図４】本実施の形態１に係るＬＤ−ＴＥＯＳ膜のＦＴ−ＩＲ測定結果を示す説明図である。
【図５】本実施の形態１に係るＳｉＯ膜のＦＴ−ＩＲ測定結果を示す説明図である。
【図６】本実施の形態１に係るＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜の屈折率測定結果を示す説明図である。
【図７】本実施の形態１に係るＨＤ−ＴＥＯＳ膜、ＬＤ−ＴＥＯＳ膜およびＳｉＯ膜の測定結果を説明する表である。
【図８】本発明の実施の形態２に係る製造工程中の半導体装置を模式的に示す断面図である。
【図９】図８に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１０】図９に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１１】図１０に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１２】図１１に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１３】図１２に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１４】図１３に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１５】図１４に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１６】図１５に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１７】図１６に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１８】図１７に続く製造工程中の半導体装置を模式的に示す断面図である。
【図１９】図１８に続く製造工程中の半導体装置を模式的に示す断面図である。
【図２０】図１９に続く製造工程中の半導体装置を模式的に示す断面図である。
【図２１】本実施の形態２に係る半導体装置のビアの抵抗値を示す説明図であり、（ａ）はビア密度が密の領域のビア抵抗値、（ｂ）はビア密度が疎の領域のビア抵抗値を示している。
【図２２】本発明者らが検討したビア形成工程中の半導体装置を模式的に示す要部断面図である。
【図２３】本発明者らが検討した半導体装置のビアの抵抗値を示す説明図であり、（ａ）はビア密度が密の領域のビア抵抗値、（ｂ）はビア密度が疎の領域のビア抵抗値を示している。
【図２４】ＳｉＯＣおよびＴＥＯＳ膜の水分に着目したＴＤＳ測定結果を示す特性図であり、（ａ）は成膜３６時間経過時のＳｉＯＣ、（ｂ）は成膜５００時間経過時のＳｉＯＣ、（ｃ）は成膜４８時間経過時のＴＥＯＳ膜を示す。
【符号の説明】
【００９１】
１      基板
１Ｗ    半導体ウエハ
２      素子分離溝
３      酸化シリコン膜
４      ｐ型ウエル
５      ｎ型ウエル
６      ゲート絶縁膜
７      ゲート電極
８      サイドウォールスペーサ
９      Ｃｏシリサイド膜
１１    ｎ型半導体領域（ソース、ドレイン）
１２    ｐ型半導体領域（ソース、ドレイン）
１３    窒化シリコン膜
１４    酸化シリコン膜
１５    コンタクトホール
１６    プラグ
１７    ＳｉＯＣ膜
１８    キャップ絶縁膜
１９    Ｃｕ配線
２０    配線溝
２１    窒化シリコン膜
２３    層間絶縁膜
２４    キャップ絶縁膜
２５    反射防止膜
２６    フォトレジスト膜
２７    ビアホール
２８    埋め込み剤
３０    反射防止膜
３１    フォトレジスト膜
３２    配線溝
３３    Ｃｕ配線
３４    炭窒化シリコン膜
５０    プラズマＣＶＤ製造装置
５１    反応室
５２    シャワーヘッド
５３    ステージ
５４、５５  高周波電源
５６    ポンプ
５７    ヒータ
１１７  層間絶縁膜
１１９  Ｃｕ配線
１２１  バリア絶縁膜
１２３  層間絶縁膜
１２４  キャップ絶縁膜
１２６  フォトレジスト膜
１２７ａ、１２７ｂ、１２７ｃ  開口部
Ｑｎ    ｎチャネル型ＭＩＳトランジスタ
Ｑｐ    ｐチャネル型ＭＩＳトランジスタ
【図１】
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【図２】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図３】
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【図４】
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【図５】
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