(57)【特許請求の範囲】
【請求項１】
入力された第１のバースト信号の直流オフセット電圧を補償して出力するフィードフォワード型のオフセット補償回路を含む増幅回路であって、
前記オフセット補償回路へ入力される前の第２のバースト信号からバースト間区間を検出し、次のバースト波形が到来する前に前記オフセット補償回路で保持している直流オフセット電圧を初期化するためのリセット信号を出力するリセット回路を備え、
前記リセット回路は、基準クロックをカウントするとともに、そのカウント値が、前記第２のバースト信号の最低バースト間区間長より短く、かつ、前記第２のバースト信号の最大同一符号連続区間長を越える規定値に達した時点で、前記リセット信号を出力するカウンタと、前記第２のバースト信号に含まれる各パルスを検出して、前記カウンタのカウンタ値をリセットするためのカウンタリセット信号を前記カウンタへ出力するパルス生成回路とを含む
ことを特徴とする増幅回路。
【請求項２】
請求項１に記載の増幅回路において、
前記パルス生成回路は、前記第２のバースト信号から検出した各パルスを保持出力するラッチ回路と、このラッチ回路の出力信号を所定時間だけ遅延させて前記保持出力をリセットするためのラッチリセット信号として前記ラッチ回路へ出力する遅延回路とを含むことを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路技術に関し、特に同一符号連続区間を含むバースト信号を増幅して出力する技術に関する。
【背景技術】
【０００２】
高速データ伝送を可能とする光伝送システム、光インターコネクション、パッシブオプティカルネットワーク（以下、ＰＯＮという：Passive Optical Network）システム等の光伝送回路では、光信号を電気信号に変換する光受信回路において増幅回路を用いる。この増幅回路としては、振幅が変化する入力信号を増幅してその振幅を飽和させることにより一定の振幅で出力するリミッティングアンプが用いられる場合もある。
【０００３】
ＰＯＮシステムにおいては、高感度で広入力ダイナミックレンジ、かつバースト応答性が要求される。図８にＰＯＮシステムの構成例を示す。このＰＯＮシステムは、１台の局側装置（ＯＬＴ：Optical Line Terminal）６０と複数台の宅側装置（ＯＮＵ：Optical Network Unit）５１とからなり、光カプラ５２などのパッシブデバイスと光ファイバ５３を介して接続されている。
この際、各宅側装置５１から局側装置６０への上り（ＯＮＵからＯＬＴへ）のパケットは、それぞれの経路の違いにより、局側装置６０への到達時の光パワーが異なってくる。このため、局側装置６０の光受信回路には広いダイナミックレンジが要求される。
【０００４】
図９は、ＰＯＮシステムの上りデータとして送信されるパケットの構成例である。ＰＯＮシステムでは、ある宅側装置がパケットを送出している間（パケット期間）は、他の宅側装置はパケットを送出できないので、伝送効率を高めるには、パケット間の時間を短くする必要がある。したがって、図９に示すように、パケット７０の先頭には、プリアンブル７１と呼ばれる特定ビットが用意され、局側装置６０でパケットの同期に使用される。
前述したように、局側装置６０への到達時の光パワーの差Ｐｄに起因して、各パケット７０の信号振幅はパケットごとに異なっている。また、伝送効率を高めるためには、短いプリアンブル７１でパケットを同期させて後続のペイロード７２を受信しなければならず、このプリアンブル７２の期間で利得を切り替えることができる光受信回路が必要となる。
【０００５】
図１０は、局側装置の光受信回路の要部構成例である。図１１は、局側装置の光受信回路の各部における信号波形図である。局側装置６０は、図１０および図１１に示すように、光ファイバ５３を介して受信した光信号をカプラ（ＷＤＭ）６１により分離し、トランスインピーダンスアンプ（ＴＩＡ）６２の受光素子により光電気変換した後、その受信光強度に応じた振幅を有するバースト信号として差動出力し、増幅回路（ＬＡ）６３で一定の振幅となるよう増幅している。
【０００６】
図１２は、フィードフォワード型自動オフセット補償方式の増幅回路を示すブロック図である。増幅回路では、振幅の異なるバースト信号を増幅してその振幅を飽和させることにより一定の振幅で出力する。したがって、歪みのないバースト信号を出力するためには、上記パケットに対応するバースト波形ごとに直流オフセット電圧を適切かつ短期間で自動補償する必要がある。
【０００７】
このような自動オフセット補償方式（AOC: Auto-Offset Compensation）の１つとして、フィードフォワード型方式がある。この方式は、図１２に示すように、例えば直列接続された複数の増幅器（差動増幅器）８１，８２の間にＡＯＣ回路８０を設け、増幅器８１の出力信号から直流オフセット電圧の最高値をトップホールド回路８０Ｂの容量素子で保持し、その直流オフセット電圧で増幅器８０Ｂからの出力信号の直流オフセット電圧を補償するものとなっている。
【０００８】
この際、直流オフセット電圧をバースト波形ごとに精度良く保持するためには、バースト波形の後端から次のバースト波形が到来するまでのバースト間区間（ガードタイム）を検出して、容量素子で保持している直流オフセット電圧を初期化する必要がある。このため、図１２のように、例えば増幅器８１の入力信号に基づきリセット回路９０でバースト間区間を検出し、その検出に応じてトップホールド回路８０Ｂで保持している直流オフセット電圧を初期化するものとなっている。
【０００９】
従来、このようなバースト間区間を検出する技術として、バースト信号のボトムエンベロープ信号を利用する技術が提案されている（例えば、非特許文献１など参照）。図１３は、ボトムエンベロープ信号を用いたリセット回路の構成例である。図１４は、図１３のリセット回路の動作を示す信号波形図である。このリセット回路は、入力されたバースト信号からボトムエンベロープ信号検出回路（BLE Detector）９１によりボトムエンベロープ信号を検出し、これを基準電圧Ｖｒｅｆと比較器９２で比較し、その比較出力をワンショット回路(one-shot)９３を経た出力とゲート回路９４で論理和を取ることにより、リセット信号を生成している。これにより、バースト間区間に応じたリセット信号が得られる。
【００１０】
【非特許文献１】Quan Le, et. al, "A Burst-Mode Receiver for 1.25-Gb/s Ethernet PON with AGC and Intyernally Created Reset Signal", IEEE J. Solid-State Circuits, VOl.39, No.12, pp.2379-2388, Dec 2004.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、このような従来技術では、バースト信号内に発生しうる同一符号連続区間をバースト間区間として誤検出するという問題点があった。
一般に、光信号では、同一符号を連続ビットとして用いることが可能な最大同一符号連続区間が規定されている。したがって、単にバースト信号のボトムエンベロープ信号と基準電圧とを比較した場合、同一符号連続区間でもボトムエンベロープ信号が基準電圧を下回るため同一符号連続区間をバースト間区間として誤検出してしまう。このため、バースト信号の途中で直流オフセット電圧が初期化されてしまい、増幅回路において、歪みのない適切な振幅のバースト信号を増幅出力することができなくなる。
【００１２】
本発明はこのような課題を解決するためのものであり、バースト信号内に同一符号連続区間が含まれている場合でも正確にバースト間区間を検出して、正確に自動オフセット補償を行うことが可能な増幅回路を提供することを目的としている。
【課題を解決するための手段】
【００１３】
このような目的を達成するために、本発明にかかる増幅回路は、入力された第１のバースト信号の直流オフセット電圧を補償して出力するフィードフォワード型のオフセット補償回路を含む増幅回路であって、オフセット補償回路へ入力される前の第２のバースト信号からバースト間区間を検出し、次のバースト波形が到来する前にオフセット補償回路で保持している直流オフセット電圧を初期化するためのリセット信号を出力するリセット回路を備え、リセット回路は、基準クロックをカウントするとともに、そのカウント値が、第２のバースト信号の最低バースト間区間長より短く、かつ、第２のバースト信号の最大同一符号連続区間長を越える規定値に達した時点でリセット信号を出力するカウンタと、第２のバースト信号に含まれる各パルスを検出して、カウンタのカウンタ値をリセットするためのカウンタリセット信号をカウンタへ出力するパルス生成回路とを含む。
【００１４】
この際、パルス生成回路に、第２のバースト信号から検出した各パルスを保持出力するラッチ回路と、このラッチ回路の出力信号を所定時間だけ遅延させて保持出力をリセットするためのラッチリセット信号としてラッチ回路へ出力する遅延回路とを設けてもよい。
【発明の効果】
【００１５】
本発明によれば、入力バースト信号のビット変化が停止した区間長が、最大同一符号連続区間長より長くなった場合、当該ビット変化の停止から最低バースト間区間長より短い規定期間が経過した時点でリセット信号を出力でき、同一符号連続区間をバースト間区間として誤検出することなく、次のバースト波形が到来する前に、オフセット補償回路で保持されている直流オフセット電圧を、正確に初期化することが可能となる。
【００１６】
したがって、最大同一符号連続区間長が比較的長い入力バースト信号であっても、次のバースト波形の先頭から当該バースト波形に最適な直流オフセット電圧を検出してバースト信号を補償することができる。このため、増幅回路において、入力バースト信号を増幅してその振幅を飽和させることにより一定の振幅で出力するような場合であっても、歪みのない適切な振幅のバースト信号を増幅出力することができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる増幅回路について説明する。図１は、本発明の第１の実施の形態にかかる増幅回路の構成を示すブロック図である。
【００１８】
この増幅回路１は、入力バースト信号Ｖｉｎを増幅し出力バースト信号Ｖｏｕｔとして出力する増幅回路である。この増幅回路１の具体的な適用例としては、前述した図８に記載したようなＰＯＮシステムで用いられる宅側装置の光受信回路において、トランスインピーダンスアンプ（ＴＩＡ）により、宅側装置から送信された光信号を光電気変換して、その受信光強度に応じた振幅を有するバースト信号として差動出力した後、そのバースト信号を一定の振幅となるよう増幅するリミッティングアンプ（ＬＡ）がある。
【００１９】
本実施例にかかる増幅回路１には、入力バースト信号を多段増幅する増幅器（差動増幅器）１１，１２の間に、フィードフォワード型のオフセット補償回路（以下、ＡＯＣ回路という）１０が設けられている。
ＡＯＣ回路１０は、増幅器１１の出力信号（第１のバースト信号）から直流オフセット電圧１０Ｓ、ここでは最大直流オフセット電圧を検出して保持するトップホールド回路１０Ａと、このトップホールド回路１０Ａで保持されている直流オフセット電圧１０Ｓに基づいて増幅器１１の出力信号の直流オフセット電圧を補償した後、増幅器１２へ出力するオフセット補償用の回路である。
【００２０】
本実施の形態は、ＡＯＣ回路１０へ入力される前のバースト信号（第２のバースト信号）、ここでは増幅器１１へ入力される入力バースト信号Ｖｉｎからバースト間区間を検出し、ＡＯＣ回路１０で保持している直流オフセット電圧１０Ｓを初期化するためのリセット信号２０Ｓを出力するリセット回路２０を備えている。
【００２１】
次に、図１および図２を参照して、本実施の形態にかかる増幅回路の構成について詳細に説明する。図２は、本発明の第１の実施の形態にかかる増幅回路で用いるリセット回路の構成を示すブロック図である。
【００２２】
リセット回路２０には、パルス生成回路２１と、カウンタ２２とが設けられている。
カウンタ２２は、増幅回路１の外部から供給されている所定周波数の基準クロック２３Ｓを逐次カウントするとともに、そのカウント値がリセット回路２０への入力信号、ここでは入力バースト信号Ｖｉｎに含まれる最大同一符号連続区間長を越える所定値に達した時点でリセット信号２０Ｓを出力する機能を有している。
パルス生成回路２１は、リセット回路２０への入力信号、ここでは入力バースト信号Ｖｉｎに含まれる各パルスを検出して、カウンタ２２のカウンタ値をリセットするためのカウンタリセット信号２１Ｓをカウンタ２２へ出力する機能を有している。
【００２３】
なお、増幅回路１に入力される入力バースト信号Ｖｉｎは、前述の図９で示したような、パケットに対応するビット信号群からなるバースト波形が、所定以上の間隔を持って間欠的に現れる信号をなしている。また、これらバースト波形はそれぞれ振幅が異なっているものとする。また、入力バースト信号Ｖｉｎのバースト波形には、同一符号が連続して含まれる可能性があり、その区間長が最大同一符号連続区間長として予め規定されているものとする。また、最大同一符号連続区間長は、バースト波形の最小間隔すなわち最小バースト間区間長（ガードタイム）よりも短いものとする。
【００２４】
パルス生成回路２１には、図２に示すように、入力バースト信号Ｖｉｎと所定のしきい値電圧Ｖｔｈとを比較し、その比較結果をカウンタリセット信号２１Ｓとして出力する比較器２１Ａが設けられている。この際、比較器２１Ａに入力される信号は、入力バースト信号Ｖｉｎのうちの正極出力および負極出力のいずれか一方を任意に選択すればよい。
【００２５】
カウンタ２２には、基準クロック２３Ｓを逐次カウントする、多段接続された複数のラッチ回路２２Ａ〜２２Ｃと、これらラッチ回路２２Ａ〜２２Ｃのうち所定の規定値に相当するビット出力の論理積をリセット信号２０Ｓとして出力するゲート２２Ｄとが設けられている。図２では、規定値として１２を用いる場合が例として示されているが、上記規定値と基準クロック２３Ｓとの積で求められる規定期間ついては、入力バースト信号Ｖｉｎの最大同一符号連続区間長より長く、入力バースト信号Ｖｉｎの最低バースト間区間長より短い値に設定すればよい。また、この規定値は、基準クロック２３Ｓの周波数変動を考慮して設定すればよい。
【００２６】
これにより、入力バースト信号Ｖｉｎのビット変化が停止した区間長が、最大同一符号連続区間長より長くなった場合、当該ビット変化の停止から最低バースト間区間長より短い期間、すなわち上記規定期間が経過した時点で、リセット信号２０Ｓが出力される。
このため、ＡＯＣ回路１０のトップホールド回路１０Ａで保持されている直流オフセット電圧は、入力バースト信号Ｖｉｎのビット変化が停止した区間長が、最大同一符号連続区間長より長くなった場合に初めて、次のバースト波形が到来する前に初期化されることになる。
【００２７】
［第１の実施の形態の動作］
次に、図３および図４を参照して、本発明の第１の実施の形態にかかる増幅回路の動作について説明する。図３は、本発明の第１の実施の形態にかかる増幅回路の動作（バースト間区間）を示す信号波形図である。図４は、本発明の第１の実施の形態にかかる増幅回路の動作（同一符号連続区間）を示す信号波形図である。
【００２８】
まず、図３を参照して、バースト間区間における増幅回路の動作について詳細に説明する。
時刻Ｔ１以前の期間において、入力バースト信号Ｖｉｎとしてパケットに相当するビットパルス列からなるバースト波形１０Ａが入力されている。リセット回路２０のパルス生成回路２１は、入力バースト信号Ｖｉｎのこれらビットパルスをそれぞれ検出し、カウンタリセット信号２１Ｓとして出力する。
【００２９】
リセット回路２０のカウンタ２２には、基準クロック２３Ｓが常時入力されており、カウンタ２２は、この基準クロック２３Ｓをカウントする。しかしながら、時刻Ｔ１以前の期間の場合、カウンタリセット信号２１Ｓがビットパルスに応じてパルス生成回路２１から入力されて、カウント動作が逐次リセットされるため、カウンタ２２のカウンタ値は、規定値Ｎｔｈまで達しない。このため、時刻Ｔ１以前の期間では、カウンタ２２からリセット信号２０Ｓは出力されず、ＡＯＣ回路１０で保持している直流オフセット電圧１０Ｓは、初期化されずそのままの値が保持されている。
【００３０】
次に、時刻Ｔ１において、バースト波形１０Ａの後端が到来した場合、入力バースト信号Ｖｉｎのビットパルスがなくなるため、パルス生成回路２１からのカウンタリセット信号２１Ｓが停止する。これに応じて、カウンタ２２のカウント動作がリセットされなくなり、そのカウンタ値は徐々に上昇する。
続く、時刻Ｔａにおいて、カウンタ２２のカウンタ値が規定値Ｎｔｈに達した場合、カウンタ２２からリセット信号２０Ｓが出力される。このため、ＡＯＣ回路１０で保持している直流オフセット電圧１０Ｓが初期化される。
【００３１】
その後、時刻Ｔ２において、バースト間区間が終了し、次のバースト波形１０Ｂが到来した場合、入力バースト信号Ｖｉｎのビットパルスに応じてリセット回路２０のパルス生成回路２１からカウンタリセット信号２１Ｓの出力が開始される。これにより、時刻Ｔｂにカウンタ２２のカウント動作およびカウンタ値がリセットされ、リセット信号２０Ｓの出力が停止する。これにより、ＡＯＣ回路１０のトップホールド回路１０Ａでは、新たなバースト波形１０Ｂから最大直流オフセット電圧を検出して保持する動作を開始する。これにより、新たなバースト波形１０Ｂに最適な直流オフセット電圧に基づき補償されたバースト信号が、ＡＯＣ回路１０から増幅器１２へ入力されることになる。
【００３２】
次に、図４を参照して、同一符号連続区間における増幅回路の動作について詳細に説明する。
時刻Ｔ３以前の期間において、入力バースト信号Ｖｉｎとしてパケットに相当するビットパルス列からなるバースト波形１０Ｃが入力されている。リセット回路２０のパルス生成回路２１は、入力バースト信号Ｖｉｎのこれらビットパルスをそれぞれ検出し、カウンタリセット信号２１Ｓとして出力する。
【００３３】
これにより、カウンタ２２のカウント動作が逐次リセットされるため、カウンタ２２のカウンタ値は、規定値Ｎｔｈまで達しない。このため、時刻Ｔ１以前の期間では、カウンタ２２からリセット信号２０Ｓは出力されず、ＡＯＣ回路１０で保持している直流オフセット電圧１０Ｓは初期化されず、そのままの値が保持されている。
【００３４】
次に、時刻Ｔ３において、バースト波形１０Ｃの同一符号連続区間が到来した場合、入力バースト信号Ｖｉｎのビットパルスがなくなるため、パルス生成回路２１からのカウンタリセット信号２１Ｓが停止する。これに応じて、カウンタ２２のカウント動作がリセットされなくなり、そのカウンタ値は徐々に上昇する。
その後、時刻Ｔ４において、後続のバースト波形１０Ｃが到来した場合、入力バースト信号Ｖｉｎのビットパルスに応じてリセット回路２０のパルス生成回路２１からカウンタリセット信号２１Ｓの出力が開始される。
【００３５】
この際、カウンタ２２で計時される規定期間長は、入力バースト信号Ｖｉｎの最大同一符号連続区間より長く設定されているため、カウンタ２２のカウンタ値が規定値Ｎｔｈに達するまえに、同一符号連続区間が終了する。したがって、時刻Ｔ４における後続のバースト波形１０Ｃの到来に応じて、カウンタ２２のカウント値が規定値Ｎｔｈに達するまえにリセットされ、カウンタ２２からリセット信号２０Ｓが出力されることはない。
これにより、後続のバースト波形１０Ｃに最適な直流オフセット電圧がＡＯＣ回路１０で保持されたままとなり、この直流オフセット電圧に基づき補償されたバースト信号が、ＡＯＣ回路１０から増幅器１２へ入力されることになる。
【００３６】
［第１の実施の形態の効果］
このように、本実施の形態では、ＡＯＣ回路１０へ入力される前のバースト信号（第２のバースト信号）、ここでは増幅器１１へ入力される入力バースト信号Ｖｉｎからバースト間区間を検出し、ＡＯＣ回路１０で保持している直流オフセット電圧１０Ｓを初期化するためのリセット信号２０Ｓを出力するリセット回路２０を備えている。
【００３７】
より具体的には、リセット回路２０に、パルス生成回路２１とカウンタ２２とを設け、カウンタ２２で、増幅回路１の外部から供給されている所定周波数の基準クロック２３Ｓを逐次カウントするとともに、そのカウント値がリセット回路２０への入力信号、ここでは入力バースト信号Ｖｉｎに含まれる最大同一符号連続区間長を越える所定値に達した時点でリセット信号２０Ｓを出力し、パルス生成回路２１で、リセット回路２０への入力信号、ここでは入力バースト信号Ｖｉｎに含まれる各パルスを検出して、カウンタ２２のカウンタ値をリセットするためのカウンタリセット信号２１Ｓをカウンタ２２へ出力している。
【００３８】
これにより、入力バースト信号Ｖｉｎのビット変化が停止した区間長が、最大同一符号連続区間長より長くなった場合、当該ビット変化の停止から最低バースト間区間長より短い規定期間が経過した時点でリセット信号２０Ｓを出力でき、同一符号連続区間をバースト間区間として誤検出することなく、次のバースト波形が到来する前に、ＡＯＣ回路１０のトップホールド回路１０Ａで保持されている直流オフセット電圧を、正確に初期化することが可能となる。
【００３９】
したがって、最大同一符号連続区間長が比較的長い入力バースト信号であっても、次のバースト波形の先頭から当該バースト波形に最適な直流オフセット電圧を検出してバースト信号を補償することができる。このため、増幅回路において、入力バースト信号を増幅してその振幅を飽和させることにより一定の振幅で出力するような場合であっても、歪みのない適切な振幅のバースト信号を増幅出力することができる。
【００４０】
［第２の実施の形態］
次に、図５を参照して、本発明の第２の実施の形態にかかる増幅回路について説明する。図５は、本発明の第２の実施の形態にかかる増幅回路で用いるリセット回路の構成を示すブロック図であり、前述した図２と同じまたは同等部分には同一符号を付してある。
【００４１】
第１の実施の形態では、リセット回路２０のパルス生成回路２１において、入力バースト信号Ｖｉｎのビットパルスごとにカウンタリセット信号２１Ｓを出力する場合を例として説明した。本実施の形態では、基準クロック２３Ｓの周期に同期してカウンタリセット信号２１Ｓを出力する場合について説明する。
【００４２】
本実施の形態では、図５に示すように、第１の実施の形態と比較して、リセット回路２０のパルス生成回路２１に、ラッチ回路２１Ｂと遅延回路２１Ｃが追加されている。
ラッチ回路２１Ｂは、リセット回路２０への入力信号、ここでは入力バースト信号Ｖｉｎから比較器２１Ａで検出された各パルスを保持出力する機能を有している。
遅延回路２１Ｃは、ラッチ回路２１Ｂの出力信号を所定時間、ここでは基準クロック２３Ｓの周期長だけ遅延させ、ラッチ回路２１Ｂの保持出力をリセットするためのラッチリセット信号としてラッチ回路２１Ｂへ出力する機能とを有している。
本実施の形態にかかる増幅回路１におけるその他の構成は、第１の実施の形態と同様であり、ここでの詳細な説明は省略する。
【００４３】
［第２の実施の形態の動作］
次に、図６を参照して、本発明の第２の実施の形態にかかる増幅回路の動作について説明する。図６は、本発明の第２の実施の形態にかかる増幅回路の動作（バースト間区間）を示す信号波形図である。
【００４４】
まず、図６を参照して、バースト間区間における増幅回路の動作について詳細に説明する。
時刻Ｔ１以前の期間において、入力バースト信号Ｖｉｎとしてパケットに相当するビットパルス列からなるバースト波形１０Ａが入力されている。リセット回路２０のパルス生成回路２１は、入力バースト信号Ｖｉｎのこれらビットパルスをそれぞれ検出し、ラッチ回路２１Ｂへ出力する。
【００４５】
ラッチ回路２１Ｂは、パルス生成回路２１から入力されたビットパルスの立ち上がりタイミングでラッチし、その出力（Ｈｉｇｈレベル）をカウンタリセット信号２１Ｓとして出力する。この際、遅延回路２１Ｃにもラッチ回路２１Ｂの出力が入力されるが、遅延時間があるため、ラッチ回路２１Ｂにはラッチリセット信号２１Ｄが入力されない。このため、次のビットパルスが入力されても、ラッチ回路２１Ｂの出力は保持されたままとなる。
【００４６】
次に、遅延時間が終了して遅延回路２１Ｃからラッチリセット信号２１Ｄがラッチ回路２１Ｂへ入力された場合、ラッチ回路２１Ｂで保持していた出力がリセット（Ｌｏｗレベル）される。
その後、新たなビットパルスがラッチ回路２１Ｂへ入力された場合、前述と同様にその立ち上がりタイミングでラッチされ、その出力（Ｈｉｇｈレベル）がカウンタリセット信号２１Ｓとして出力される。このようにして、遅延期間ごと、ここでは基準クロック２３Ｓの周期長ごとにカウンタリセット信号２１Ｓとして出力する。
【００４７】
この後の動作は、カウンタリセット信号２１Ｓの出力周期が異なるものの、その他の動作については前述した図３と同様であり、ここでの説明は省略する。
また、同一符号連続区間における動作についても、カウンタリセット信号２１Ｓの出力周期が異なるものの、その他の動作については前述した図４と同様であり、ここでの説明は省略する。
【００４８】
［第２の実施の形態の効果］
このように、本実施の形態では、リセット回路２０のパルス生成回路２１に、ラッチ回路２１Ｂと遅延回路２１Ｃを追加し、ラッチ回路２１Ｂで、リセット回路２０への入力信号、ここでは入力バースト信号Ｖｉｎから比較器２１Ａで検出された各パルスを保持出力し、遅延回路２１Ｃで、ラッチ回路２１Ｂの出力信号を所定時間、ここでは基準クロック２３Ｓの周期長程度遅延させ、ラッチ回路２１Ｂの保持出力をリセットするためのラッチリセット信号としてラッチ回路２１Ｂへ出力している。
【００４９】
これにより、基準クロック２３Ｓの周期長に合わせてカウンタリセット信号２１Ｓが出力されることになり、第１の実施の形態と比較して、カウンタ２２がリセットされる間隔が長くなる。このため、カウンタ２２の動作は基準クロック２３Ｓの周波数で動作させればよくなり、第１の実施の形態のように、入力バースト信号Ｖｉｎのビット周波数と比較して、極めて遅い周波数で動作させることが可能となる。したがって、カウンタ２２の回路構成を簡略化できるとともに、その消費電力を削減することが可能となる。
【００５０】
［第３の実施の形態］
次に、図７を参照して、本発明の第３の実施の形態にかかる増幅回路について説明する。図７は、本発明の第３の実施の形態にかかる増幅回路で用いるリセット回路の構成を示すブロック図であり、前述した図２と同じまたは同等部分には同一符号を付してある。
【００５１】
第１の実施の形態では、基準クロック２３Ｓが増幅回路１の外部から供給される場合を例として説明した。本実施の形態では、リセット回路２０に基準クロック発生回路２３を設け、この基準クロック発生回路２３で生成された基準クロック２３Ｓをカウンタ２２へ入力している。
これにより、増幅回路１の外部から所望周波数の基準クロック２３Ｓを供給できない場合でも、前述と同様に適用でき、同様の作用効果が得られる。
【００５２】
［各実施の形態の拡張］
以上の各実施の形態では、ＰＯＮシステムで用いられる宅側装置の光受信回路において用いられる増幅回路を前提とし、またバースト信号が差動信号からなる場合さらには振幅を飽和させることにより一定の振幅を得るリミッティングアンプを前提として説明したが、具体的な適用例としてはこれに限定されるものではなく、前述と同様の最小バースト間区間長や最大同一符号連続区間長が規定されているバースト信号を増幅する増幅回路に対して、本発明の各実施の形態を前述と同様にして適用でき、同様の作用効果が得られる。
【００５３】
また、各実施の形態では、図１に示したように、入力バースト信号Ｖｉｎが増幅器１１で増幅された後、ＡＯＣ回路１０へ入力される構成を例として説明したが、この増幅器１１を省いて入力バースト信号ＶｉｎがＡＯＣ回路１０へ直接入力される構成例についても、本発明の各実施の形態を前述と同様にして適用可能である。
【００５４】
また、各実施の形態では、図１に示したように、リセット回路２０への入力信号として入力バースト信号Ｖｉｎを用いた構成例が示されているが、増幅器１１の出力信号、すなわちＡＯＣ回路１０への入力信号をリセット回路２０への入力信号として用いてもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施の形態にかかる増幅回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態にかかる増幅回路で用いるリセット回路の構成を示すブロック図である。
【図３】本発明の第１の実施の形態にかかる増幅回路の動作（バースト間区間）を示す信号波形図である。
【図４】本発明の第１の実施の形態にかかる増幅回路の動作（同一符号連続区間）を示す信号波形図である。
【図５】本発明の第２の実施の形態にかかる増幅回路で用いるリセット回路の構成を示すブロック図である。
【図６】本発明の第２の実施の形態にかかる増幅回路の動作（バースト間区間）を示す信号波形図である。
【図７】本発明の第３の実施の形態にかかる増幅回路で用いるリセット回路の構成を示すブロック図である。
【図８】ＰＯＮシステムの構成例である。
【図９】ＰＯＮシステムの上りデータとして送信されるパケットの構成例である。
【図１０】局側装置の光受信回路の要部構成例である。
【図１１】局側装置の光受信回路の各部における信号波形図である。
【図１２】フィードフォワード型自動オフセット補償方式の増幅回路を示すブロック図である。
【図１３】ボトムエンベロープ信号を用いたリセット回路の構成例である。
【図１４】図１３のリセット回路の動作を示す信号波形図である。
【符号の説明】
【００５６】
１…増幅回路、１０…ＡＯＣ回路、１０Ａ〜１０Ｃ…バースト波形、１０Ｓ…直流オフセット電圧、１１，１２…増幅器、２０…リセット回路、２０Ｓ…リセット信号、２１…パルス生成回路、２１Ａ…比較器、２１Ｂ…ラッチ回路、２１Ｃ…遅延回路、２１Ｄ…ラッチリセット信号、２１Ｓ…カウンタリセット信号、２２…カウンタ、２２Ａ〜２２Ｃ…ラッチ回路、２２Ｄ…ゲート回路、２３…基準クロック発生回路、２３Ｓ…基準クロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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