(57)【特許請求の範囲】
【請求項１】
被試験メモリ自体にパターンデータの書き込みが完了したか否かを判定し、書き込みが完了するまで所定の回数再書き込みを実行する機能を内蔵したメモリを試験する試験方法であって、
予め行われた書き込み読み出し試験により不良と判定されたメモリセルのアドレスを不良解析メモリに記憶し、
試験条件を変えた再試験時に予め不良セルと判定されて記憶されているセルに対しては、前記パターンデータに代えて予めレジスタに記憶した強制書込信号をデータとして印加し、
この強制書込信号により再書き込み動作を行うことなく予め不良セルと判定されていないセルの試験を行わせる
ことを特徴とするメモリ試験方法。
【請求項２】
Ａ、被試験メモリ自体にパターンデータの書き込みが完了したか否かを判定し、書き込みが完了するまで所定の回数再書き込みを実行する機能を内蔵したメモリを試験するメモリ試験装置において、
Ｂ、予め行われた書き込み及び読み出し試験により不良と判定された不良セルの位置情報を記憶した不良解析メモリと、
Ｃ、試験条件を変えた再試験時に上記不良解析メモリから不良セル情報が読み出される毎に、上記被試験メモリの該当するメモリセルに前記パターンデータに代えて予めレジスタに記憶した強制書込信号をデータとして入力する切替手段と、
を付加した構成としたことを特徴とするメモリ試験装置。
【請求項３】
所定の記憶領域毎に記憶を消去することを可能としたブロック機能を具備した被試験メモリ自体にパターンデータの書き込みが完了したか否かを判定し、書き込みが完了するまで所定の回数の再書き込みを実行する機能を内蔵したメモリを試験する場合において、
予め行われた書き込み読み出し試験により不良と判定されたブロックのアドレスを不良ブロックメモリに記憶し、
試験条件を変えた再試験時に予め不良ブロックと判定されて上記不良ブロックメモリに記憶されているブロックの全てのメモリセルに対しては前記パターンデータに代えて予めレジスタに記憶した強制書込信号をデータとして印加し、
この強制書込信号により再書き込み動作を行うことなく試験を行わせる
ことを特徴とするメモリ試験方法。
【請求項４】
Ａ、被試験メモリ自体にパターンデータの書き込みが完了したか否かを判定し、書き込みが完了するまで所定の回数再書き込みを実行する機能を内蔵したメモリを試験するメモリ試験装置において、
Ｂ、予め行われた書き込み及び読み出し試験により不良と判定された不良ブロック情報を記憶した不良ブロックメモリと、
Ｃ、試験条件を変えた再試験時に上記不良ブロックメモリから不良ブロック情報が読み出される毎に、上記被試験メモリの該当するブロックの全ての記憶セルに前記パターンデータに代えて予めレジスタに記憶した強制書込信号をデータとして入力する切替手段と、
を付加した構成としたことを特徴とするメモリ試験装置。
【請求項５】
請求項４記載のメモリ試験装置において、上記不良ブロックメモリから読み出されて上記切替手段に印加する切替制御信号に、前記被試験メモリに書き込んだパターンデータと前記被試験メモリから読み出したデータを比較する論理比較器が出力する不良セル検出信号を、ＯＲゲートにより論理和して上記切替手段に印加するリアルタイム制御回路を付加した構成としたことを特徴とするメモリ試験装置。
【請求項６】
請求項５記載のメモリ試験装置において、上記リアルタイム制御回路に上記論理比較器が出力する不良セル検出信号を記憶維持する記憶器を設けた構成としたことを特徴とするメモリ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は例えばフラッシュメモリと呼ばれるメモリを試験するメモリ試験装置に関する。
【０００２】
【従来の技術】
書き換え可能な読み出し専用メモリであるＰＲＯＭの中で、電気的に全ビットの内容（ブロック単位でも可能）を消し、その内容を書き換えることができるメモリをフラッシュメモリと称している。このフラッシュメモリは図６に示すようにＭビットを１ページとし、Ｎページを１ブロックとして取り扱い、全ビットは元よりブロック単位で記憶内容を消去し、内容を書き換えることを可能とするブロック機能を持っている。一般にＭビット＝５１２乃至２０４８ビット、Ｎページ＝１６ページとされる場合が多い。
【０００３】
このフラッシュメモリも従来は一般的なメモリをテストするメモリ試験装置を利用してテストを実行している。図７に普通一般に使われているメモリ試験装置の概要を示す。
図中１００は主制御器、２００はメインフレームと呼ばれているテスタ本体を示す。主制御器１００は例えばワークステーション程度の規模を具備したコンピュータシステムによって構築され、テストプログラム１０１に記述されたテスト条件をメインフレーム２００に設けたパターン発生器ＰＧとタイミング発生器ＴＧに転送して初期設定を施し、この初期設定条件に従ってパターン発生器ＰＧとタイミング発生器ＴＧを制御し、被試験メモリＭＵＴをテストする。
【０００４】
メインフレーム２００にはパターンデータを発生するパターン発生器ＰＧと、各種のタイミングクロックを発生させるタイミング発生器ＴＧと、パターン発生器ＰＧが出力するパターンデータと、タイミング発生器ＴＧが出力するタイミング信号とによって信号波形の立上り、立ち下りのタイミングが規定された実波形を持つ試験パターン信号を生成する波形フォーマッタＦＣと、波形フォーマッタＦＣから出力される多チャンネルの試験パターン信号をテストヘッド３００に伝送するドライバ群ＤＲと、被試験メモリＭＵＴが出力する読出応答出力信号が規定のＬ論理レベル及びＨ論理レベルを持っているか否かを判定する電圧比較器群ＶＣＰと、電圧比較器群ＶＣＰの判定結果が良である場合に、その判定結果とパターン発生器ＰＧが出力する期待値パターンとを比較する論理比較器ＬＯＣと、論理比較器ＬＯＣの比較結果を記憶する不良解析メモリＡＦＭとによって構成される。
【０００５】
不良解析メモリＡＦＭはよく知られているように、被試験メモリＭＵＴと同等乃至はそれ以上の記憶容量を持つメモリによって構成され、被試験メモリＭＵＴの全ビットの良否判定結果を格納する。
従って、従来はフラッシュメモリを試験した場合も全ビットの良否判定結果を不良解析メモリＡＦＭに格納し、不良解析メモリＡＦＭに与えるアドレス信号に従って各ブロックを識別し、各ブロック毎に不良セルの数を計数し、救済が可能か否か等の救済処理等に利用している。
【０００６】
フラッシュメモリでは不揮発性メモリの特性上、当初は書き込み及び読出しが不能であったセルでも書き込みと、読出しを繰り返す間に正常なセルに遷移する場合がある。このためにメモリの内部に書き込みが正常に行われたか否かを判定する機能と、正常に書き込みが行われない場合は再書き込みを行う機能とが付加されている。
図８にフラッシュメモリの内部構造の概要を示す。書き込みデータはシリアル信号で入力される。このシリアル信号はレジスタＭＲＧに取り込まれる。レジスタＭＲＧは例えば１ページ分のビット容量を有し、レジスタＭＲＧに１ページ分のデータが取り込まれた時点で書込指令信号が入力され、レジスタＭＲＧに取り込まれたデータがメモリ部ＭＥ内のアドレス信号で指定されたブロックのページに書き込まれる。
【０００７】
図９はそのタイミングチャートを示す。時点Ｔ１でレジスタＭＲＧに書き込みデータが取り込まれ、この時点Ｔ１で１回目の書き込み指令信号ＷＥ１（図６Ｃ）が入力される。この書き込み指令信号ＷＥ１が入力されることによりポーリング端子ＰＩＮＧ（図８参照）は例えば図９Ｄに示すように時点Ｔ１の直後にＬ論理に立下る。レジスタＭＲＧに記憶している書き込みデータと、指定されたページに書きこまれたデータを比較し、一致していない場合は再度書込指令信号ＷＥ２が与えられる。２回目の書込指令信号ＷＥ２によっても正しく書き込まれない場合は再度書込指令信号ＷＥ３が与えられる。
【０００８】
書き込みが正しく行われるとポーリング端子ＰＩＮＧがＨ論理に立上り、外部に正しく書き込みが行われたことを通知する。再書き込みの回数は一般に６回程度を限度としている。
【０００９】
【発明が解決しようとする課題】
このように、フラッシュメモリでは書き込みが正しく行われるまで書き込み動作を繰り返すため、不良セルを含むアドレス（ページ）では書き込みに時間が掛かる欠点がある。
特に全てのセルに「１」を書き込み、これを読み出して全セルが正しく「１」論理を記憶しているか否かを試験すると共に、次に全てのセルに「０」論理を書き込み、この「０」論理が全てのセルから読み出されるかを試験し、これらの試験で不一致が発生したセルを不良セルと判定して不良解析メモリＡＦＭに記憶し、次回は被試験メモリＭＵＴに印加する電源電圧を他の電圧に変更して同様に書き込みと読出しの試験を行うことを繰り返す場合は、各試験毎に不良セルが存在するアドレス毎に書き込みに時間が掛かるため、試験に要する時間が長くなる欠点がある。フラッシュメモリにおいて再書込動作を行わせている理由は不揮発性メモリである性質上、書き込みと読出しを繰り返す間に正常な動作に遷移するセルが存在するからである。このために、再書込動作を実行するのであるから、その再書込動作を無視して試験を行うことはできない。
【００１０】
一方、当初書き込みが正常に行うことができないセルの中でも書き込みと、読出しを繰り返す間に正常に書き込み及び読出しができる状態に遷移するセルの場合、その再書込の回数は数回程度であるこれに対し、眞に不良のセルは再書き込みを限度の回数まで繰り返しても正常な状態に遷移することは少ない。
このため、初期の１回目の試験において、限度回数まで再書き込みを行ったにも係わらず、正しく書き込みが行えなかったセルを不良セルと判定し、爾後の試験（この例では電源電圧を各種に変化させて試験を行う）ではこの不良セル及び書き込みと読出しの論理値が不一致であったセルを試験の対象から外すことにすれば試験に要する時間を短縮することができる。
【００１１】
また、不良セルが１個でも存在するブロックを不良ブロックと判定し、その不良ブロックを試験対象から外すことにより更に試験に要する時間を短縮することができる。
然し乍ら、予め実行した試験により不良ブロックであることを判明し、その不良ブロックのアドレスを不良ブロックメモリに記憶し、再試験時にこの不良ブロックに試験が移行した時点でこの不良ブロックの試験を行わずに、不良ブロックを飛び越え、次のブロックに試験を移行するためにはアドレスの発生シーケンスが難しいため実現することは困難である。
【００１２】
従って、不良ブロックであることは認識しながら、その不良ブロック内の全てのアドレスに対して書き込みと読出動作を実行しなければならないから不良ブロックでありながら、無駄な時間を費やす欠点がある。
この発明の第１の目的は一旦不良セルと判定した記憶セルに対して強制書込信号を印加し、この強制書込信号により再書込動作を禁止させ、早期に試験を終了させることができるメモリ試験方法及びメモリ試験装置を提供しようとするものである。
【００１３】
この発明の第２の目的は一旦不良ブロックと判定したブロックに対しては全ての記憶セルに対して強制書込信号を印加し、この強制書込信号により、再書込動作を禁止させ、早期に試験を終了させることができるメモリ試験方法及びメモリ試験装置を提供しようとするものである。
【００１４】
【課題を解決するための手段】
この発明では、初期試験において不良と判定した記憶セルのアドレスを不良解析メモリＡＦＭに記憶させ、次回の試験においては書き込みモードにおいて不良解析メモリＡＦＭに記憶した不良セルのアドレスが被試験メモリに印加された場合は、その不良セルのアドレスに強制書込信号を印加し、この強制書込信号の印加によって強制的に正しく書き込みが行われたと判定させ、再書き込み動作を行わせることなく試験を継続させるメモリ試験方法とメモリ試験装置を提案するものである。
【００１５】
また、この発明では初期試験において、不良と判定したブロックに対してはそのブロック内の全ての記憶セルに対して強制書込信号を印加し、この強制書込信号により再書込動作を禁止させ、早期に試験を終了させるメモリ試験方法及びメモリ試験装置を提案するものである。
【００１６】
作用
この発明によれば初期試験では時間を掛けて再書き込みの限度まで再書き込みを行って不良セルを検出するが、その初期試験で不良セルを検出すれば次回の試験では初期試験で不良と判定したセルに対しては実質的に再書き込みの動作を禁止させ、次回以後の試験時間を可及的に短くすることができる。この結果として最終的には、何度も試験を繰り返す場合に、その試験時間を短縮することができる利点が得られる。
【００１７】
【発明の実施の形態】
図１にこの発明の請求項１で提案するメモリ試験方法を実行するメモリ試験装置の実施例を示す。図７と対応する部分には同一符号を付して示す。この発明においては、先ず通常のメモリ試験と同様に被試験メモリＭＵＴに書き込んだパターンデータと被試験メモリＭＵＴから読み出したデータを論理比較器ＬＯＣで論理比較し、不一致が発生した時点で、そのときアクセスしている被試験メモリＭＵＴのアドレスに不良セルが存在するとしてその不一致が発生したアドレスと、不良セルの位置情報（アドレス）をフェイルデータとして不良解析メモリＡＦＭに記憶する。
【００１８】
これと共に、被試験メモリＭＵＴにおいて、再書き込みを限度の回数まで実行したにも係わらず、正しく書き込みが行われなかったアドレスに対しても論理比較器ＬＯＣはフェイルデータを発生し、そのアドレスと、不良セル位置情報を不良解析メモリＡＦＭに書き込む。つまり、この場合も書き込み動作があるビットにおいて正常に行われなかったものであるから書き込んだデータと読み出したデータが不一致になる。従って、論理比較器ＬＯＣはフェイルデータを出力し、不良セルの位置情報を不良解析メモリＡＦＭに記憶する。
【００１９】
このようにして全ての１回目の試験によりメモリセルに対して書き込みと、読み出しを行うことにより不良解析メモリＡＦＭには被試験メモリＭＵＴの不良セル位置情報を取り込むことができる。
この発明では２回目以後の試験において被試験メモリＭＵＴに与える例えば電源電圧を変えて同様に全てのセルに対して書き込みと読出しを実行する。このとき、不良解析メモリＡＦＭには被試験メモリＭＵＴに与えるアドレスと同一のアドレスを与えて読み出しを行う。この読み出しにより１回目の試験で取り込んだ不良セル位置情報が読み出され、その不良セル位置情報（不良セル位置情報は「１」論理として不良解析メモリＡＦＭに記憶されている）により切替手段ＳＷを切替、不良セルのビット位置にレジスタＲＧに設定した強制書き込み信号を印加する。
【００２０】
強制書込信号としては例えばＮＡＮＤ型のフラッシュメモリの場合は「１」論理とすることができる。「１」論理を書き込み信号として与えることによりＮＡＮＤ型フラッシュメモリ自身は不良セルに対して正しく書き込みが行われたと判定し、再書き込み動作を禁止する。従って、不良セルが存在するアドレスでも短時間に書き込み動作が終了し、直ちに読み出しが実行され、不良セルを除く他のセルに正しく書き込みが行われたか否かが論理比較器ＬＯＣで比較される。ここで、他の新たなセルに不一致が発生した場合は、そのセル位置情報が不良解析メモリＡＦＭに不良セル位置情報として書き加えられる。
【００２１】
尚、遅延回路ＤＹは波形フォーマッタＦＣから被試験メモリＭＵＴに至る信号系路の遅延時間と、被試験メモリＭＵＴからデータを読み出すまでの遅延時間の和の時間が遅延時間として与えられ、期待値データと被試験メモリＭＵＴの読み出しデータとが同一のタイミングで論理比較器ＬＯＣに入力されるように設けたものである。
このように、試験条件を変えて何度も試験を繰り返す場合、１回目の試験では不良セルに対して制限回数まで再書き込みを繰り返して書き込みを実行したとしても、２回目以後はその不良セルに対して強制書込信号を与え、実質的に試験の対象から除外するから、２回目以後の試験は短時間に終了することができる。又２回目以後の試験で新たに不良セルと判定されたセルが発生した場合も、その不良セルの位置情報を不良解析メモリＡＦＭに取り込むから、回数を重ねる毎に試験時間は短くなる。
【００２２】
図２は図１に示した実施例の変形実施例を示す。この実施例では不良解析メモリをＡＦＭ１とＡＦＭ２の２台に増設し、一方の不良解析メモリＡＦＭ１は読出専用とし、他方の不良解析メモリＡＦＭ２は書込専用とした場合を示す。従って、試験中は不良解析メモリＡＦＭ１から読み出されるフェイル情報により切替手段ＳＷの状態を制御する。このとき不良解析メモリＡＦＭ２では論理比較器ＬＯＣの比較結果を記憶する動作を実行する。試験が終了した時点で不良解析メモリＡＦＭ２からＡＦＭ１にフェイル情報を転送する。
【００２３】
このように、不良解析メモリを書込専用及び読出専用に分けることにより、１台の不良解析メモリで構成する場合のように１テストサイクル内で書き込みと、読み出しを切り替えるように高速動作を要求されないため、低速動作型のメモリを用いることができる利点が得られる。
図３はこの発明の請求項３で提案するメモリ試験方法を実行するメモリ試験装置の実施例を示す。この実施例では不良解析メモリＡＦＭの一部の領域を使って不良ブロックメモリＢＢＭを構成し、この不良ブロックメモリＢＢＭに不良ブロックの位置情報を記憶させる構成とした場合を示す。
【００２４】
不良ブロックと判定するには被試験メモリＭＵＴにおいて、例えば規定の回数に渡って再書き込みを実行したにも係わらず正常に書き込みが達せられない記憶セルが検出された場合、その記憶セルが属するブロックを不良ブロックと判定することができる。論理比較器ＬＯＣにおいて、不良セルを検出した時点で不良解析メモリＡＦＭにその不良セルの位置情報を記憶させると共に、不良ブロックメモリＢＢＭにも、その不良セルが属するブロックの位置情報を記憶させる。
不良ブロックの位置情報を得る方法としては、例えばパターン発生器ＰＧから被試験メモリＭＵＴ及び不良解析メモリＡＦＭに印加するアドレス信号の中から上位ビットで構成されるブロックアドレスをブロックアドレス検出器ＢＡＲで検出し、このブロックアドレス検出器ＢＡＲで検出したブロックアドレスにより不良ブロックメモリＢＢＭをアクセスし、この不良ブロックアドレスに不良ブロックを表す不良ブロックデータ（例えば「１」論理）を記憶させる。
【００２５】
初期試験において、不良ブロックと判定された不良ブロックがアクセスされると、その不良ブロックアドレスから不良ブロックデータが読み出され、その不良ブロックデータにより切替手段ＳＷを切り替えることにより、その不良ブロックの全ての記憶セルにはレジスタＲＧに記憶した強制書込信号が波形フォーマッタＦＣを通じて被試験メモリＭＵＴに印加され、強制書込が行われる。
これと共に、論理比較器ＬＯＣにも遅延回路ＤＹを通じて強制書込信号である例えば「１」論理が期待値として与えられる。論理比較器ＬＯＣはその不良ブロック内の各セルの判定を強制的に良と判定する。
【００２６】
従って、不良ブロック内の全ての記憶セルには「１」論理の強制書込信号が書き込まれるから、被試験メモリＭＵＴでは不良セルであっても正しく書き込みが完了したものと判定し、再書込を実行しないから、その不良ブロックに対する試験時間は短時間に終了することができる。
図４は図２に示した実施例と同様に不良解析メモリＡＦＭを書き込み専用と読み出し専用に分けて２台設けた実施例を示す。従って、この場合も不良ブロックメモリもＢＢＭ１とＢＢＭ２の２台設け、これら２台の不良ブロックメモリＢＢＭ１とＢＢＭ２を読み出し専用及び書き込み専用として使用することとなる。このように構成することにより、図２の実施例と同様に不良解析メモリＡＦＭ１、ＡＦＭ２と不良ブロックメモリＢＢＭ１とＢＢＭ２は書き込みと読み出しを高速に切り替えることができない低速用のメモリを用いることができる利点が得られる。
【００２７】
図５はこの発明の更に他の実施例を示す。この実施例では不良ブロックメモリＢＢＭに加えてリアルタイム制御回路ＲＴＭを設けた実施例を示す。このリアルタイム制御回路ＲＴＭは不良ブロック以外の正常とみなされたブロックを試験している状態において、たまたま不良セルが検出された場合に、その不良セルが属するブロックを不良ブロックとして不良ブロックメモリＢＢＭに記憶させると共に、リアルタイム制御回路ＲＴＭに設けた記憶器ＦＦに例えば「１」論理の不良データを記憶させ、この記憶器ＦＦに記憶した不良データをオアゲートＯＲにより不良ブロックメモリＢＢＭから読み出される不良データと論理和して切替手段ＳＷに印加する構成とした場合を示す。
【００２８】
このリアルタイム制御回路ＲＴＭを設けたことにより、再試験中に正常なブロックを試験している状態で、ここまでの試験では検出できなかった不良セルが検出された場合には、その後にアクセスされるそのブロック内の全ての記憶セルには強制書込信号が印加され、高速処理が実行される。尚、リアルタイム制御回路ＲＴＭに設けた記憶器ＦＦはブロックアドレスが新たなアドレスに更新される時点でリセットされる。
【００２９】
【発明の効果】
以上説明したように、この発明によれば初回の試験で再書き込みを限度回数まで繰り返した結果、不良と判定したセル及び論理比較の結果が不一致になったセルに関しては条件を変えて行う次回以後の試験では実質的に試験の対象から除外するから、次回以後の試験では不良セルで再書き込みを行う率を下げることができる。この結果次回以後の試験時間を大幅に短縮することができる利点が得られ、例えば被試験メモリに印加する電源電圧を各種変化させて複数回にわたって試験を繰り返す場合、全体として試験に要する時間を大幅に短縮することができる利点が得られる。
【００３０】
また、この発明によれば一旦不良ブロックと判定されたブロックでは全ての記憶セルに対して強制書込信号を印加するから、不良セルであっても再書込動作を実行することなく書き込みと読み出しを実行し続けることができ、不良ブロック内を短時間に通過することができる。
また、不良ブロックに対して試験時間を短縮できる効果に加えて、アドレスの発生シーケンスは従来と同じでよいため、テストプログラムの変更も少なくて済み，この点でもテストに要するコストを低減できる効果が得られる。
【００３１】
更に、再試験中に新たに不良セルが検出された場合も、その時点でそのブロックを不良ブロックと判定し、それ以後に試験されるべき記憶セルに対しても強制書込信号を印加するから、このような場合でも試験時間を短縮することができる利点が得られる。
【図面の簡単な説明】
【図１】この発明によるメモリ試験方法を実現するためのメモリ試験装置の一実施例を示すブロック図。
【図２】図１の変形実施例を示すブロック図。
【図３】この発明の請求項３で提案したメモリ試験方法を実現するためのメモリ試験装置の一実施例を示すブロック図。
【図４】図３に示した実施例の変形実施例を示すブロック図。
【図５】図３に示した実施例の更に他の実施例を説明するためのブロック図。
【図６】フラッシュメモリの概略の構成を説明するための図。
【図７】従来の技術を説明するためのブロック図。
【図８】フラッシュメモリの機能的な構造を説明するためのブロック図。
【図９】フラッシュメモリの書き込み動作を説明するためのタイミングチャート。
【符号の説明】
ＴＧ        タイミング発生器
ＰＧ        パターン発生器
ＦＣ        波形フォーマッタ
ＤＲ        ドライバ群
ＭＵＴ        被試験メモリ
ＶＣＰ        電圧比較器群
ＬＯＣ        論理比較器
ＡＦＭ        不良解析メモリ
ＳＷ        切替手段
ＤＹ        遅延回路
ＲＧ        レジスタ
ＡＦＭ、ＡＦＭ１、ＡＦＭ２        不良解析メモリ
ＢＢＭ、ＢＢＭ１、ＢＢＭ２        不良ブロックメモリ
ＢＲＡ、ＢＲＡ１、ＢＲＡ２        ブロックアドレス検出器
ＲＴＭ        リアルタイム制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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