(57)【特許請求の範囲】
【請求項１】
メモリセルアレイが複数のブロックに区画され、前記ブロックをアクセス制御の１単位として冗長救済機能を備える記憶装置の制御方法であって、
個別メモリセルへのアクセス動作に先立ち、
少なくとも一つの前記ブロックを指定するブロックアドレスを入力するステップと、
入力された前記ブロックアドレスについて冗長判定を行なうステップとを有することを特徴とする記憶装置の制御方法。
【請求項２】
前記ブロックアドレスを入力するステップは、専用のコマンドサイクルにおいて行なわれ、前記ブロックアドレスは、データ入出力端子、または／および前記ブロック内に配置されているメモリセルのアドレスが入力されるアドレス端子より、入力されることを特徴とする請求項１に記載の記憶装置の制御方法。
【請求項３】
入力された前記ブロックアドレスを保持するステップを有することを特徴とする請求項１に記載の記憶装置の制御方法。
【請求項４】
前記ブロックアドレスを保持するステップと、
前記ブロックを越えて行なわれる連続アクセス動作において、アクセス対象の前記ブロックを指示する逐次ブロックアドレスを保持するステップとを有し、
前記連続アクセス動作の一時休止時、保持されている前記ブロックアドレスを選択し、前記連続アクセス動作の再開時、保持されている前記逐次ブロックアドレスを選択するステップとを有することを特徴とする請求項１に記載の記憶装置の制御方法。
【請求項５】
メモリセルアレイが複数のブロックに区画され、前記ブロックをアクセス制御の１単位として冗長救済機能を備える記憶装置であって、
個別メモリセルへのアクセス動作に先立つ専用のコマンドサイクルに応じて、入力された少なくとも一つのブロックアドレスを格納する第１ブロックアドレスバッファと、
前記ブロックアドレスの入力に応じて、前記ブロックアドレスの冗長判定を行なうブロック冗長判定部とを備えることを特徴とする記憶装置。
【請求項６】
前記ブロックを越えて行なわれる連続アクセス動作において、アクセス対象の前記ブロックを指示する逐次ブロックアドレスを可変に格納する第２ブロックアドレスバッファと、
前記ブロック内で行なわれるアクセス動作において前記第１ブロックアドレスバッファを選択し、前記ブロックを越えて行なわれる連続アクセス動作において前記第２ブロックアドレスバッファを選択する切替部とを備えることを特徴とする請求項５に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良メモリセルに対する冗長救済機能を有する記憶装置、および記憶装置の制御方法に関するものであり、特に、複数メモリセルごとのアクセス制御領域を１単位として冗長救済が行なわれる記憶装置、および記憶装置の制御方法に関するものである。
【背景技術】
【０００２】
特許文献１に開示されている半導体装置では、アドレス制御回路２０は、８個のブロックＢＬＫ０〜ＢＬＫ７と、２個の冗長ブロックＲＤ０〜ＲＤ１とを有するメモリ部に対して適用される。アドレスパッドから入力されたブロックアドレスはアドレスカウンタ２２を介してブロックアドレスデコーダ２４および冗長ブロック置換判定回路２６に送られる。【０００３】
ブロックアドレスが不良ブロックのアドレスでない場合には、冗長ブロック置換判定回路２６から出力される冗長ブロック使用指示信号ＨＩＴが“Ｌ”レベルとなる。上記ブロックアドレスに対応するブロックのみがブロック選択制御部３０によって選択されるように制御される。【０００４】
ブロックアドレスが不良ブロックのアドレスである場合には、冗長ブロック置換判定回路２６から出力される冗長ブロック使用指示信号ＨＩＴが“Ｈ”レベルである。ブロック選択部３０によってブロックＢＬＫ０〜ＢＬＫ７は強制的に非選択状態にされる。上記不良ブロックアドレスに置き換わるべき冗長ブロックが選択される。【０００５】
【特許文献１】特開２００３−７７２９３号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に記載の半導体装置では、アクセスごとに、ブロックアドレスを含むアドレス情報がアドレスパッドから入力され、冗長ブロック置換判定回路２６に送られる。冗長ブロック置換判定回路２６において、ブロックアドレスにより指定される８個のブロックＢＬＫ０〜ＢＬＫ７のうち何れかのブロックが不良ブロックであるか否かの判定が行なわれる。不良ブロックであると判定される場合に、２個の冗長ブロックＲＤ０〜ＲＤ１のうち何れかの冗長ブロックに置き換えが行なわれる。【０００７】
アクセスの度に、入力されるブロックアドレスにより指定されるブロックについて、冗長ブロックへの置換判定が行なわれなければならず、置換判定の間は、アクセス動作を進めることができない。アクセス時間として冗長ブロックへの置換判定時間を含み、アクセス開始時間の短縮の際、置換判定時間が制約となってしまうおそれがあり問題である。
【課題を解決するための手段】
【０００８】
本発明は前記背景技術に鑑みなされたものであり、複数メモリセルごとにアクセス制御領域が定義され、該アクセス制御領域を１単位として冗長救済が行なわれる場合に、アクセス制御領域に属する個別メモリセルへのアクセス動作に先立って冗長判定を済ませておくことにより、アクセス開始時間の短縮を図った記憶装置、および記憶装置の制御方法を提供することを目的とする。【０００９】
前記目的を達成するためになされた本発明の記憶装置の制御方法は、メモリセルアレイが複数のブロックに区画され、ブロックをアクセス制御の１単位として冗長救済機能を備える記憶装置の制御方法であって、個別メモリセルへのアクセス動作に先立ち、少なくとも一つのブロックを指定するブロックアドレスを入力するステップと、入力されたブロックアドレスについて冗長判定を行なうステップとを有することを特徴とする。【００１０】
本発明の記憶装置の制御方法では、アクセス制御の１単位として冗長救済機能を備えるブロックを複数備える記憶装置に対して、個別メモリセルへのアクセス動作に先立って、少なくとも一つのブロックを指定するブロックアドレスを入力して冗長判定を行なう。【００１１】
また、本発明の記憶装置は、メモリセルアレイが複数のブロックに区画され、ブロックをアクセス制御の１単位として冗長救済機能を備える記憶装置であって、個別メモリセルへのアクセス動作に先立つ専用のコマンドサイクルに応じて、入力された少なくとも一つのブロックアドレスを格納する第１ブロックアドレスバッファと、ブロックアドレスの入力に応じて、ブロックアドレスの冗長判定を行なうブロック冗長判定部とを備えることを特徴とする。【００１２】
本発明の記憶装置では、アクセス制御の１単位として冗長救済機能を備えるブロックを複数備える記憶装置について、個別メモリセルへのアクセス動作に先立ち専用のコマンドサイクルに応じて、第１ブロックアドレスバッファに少なくとも一つのブロックアドレスが格納され、ブロックアドレスの入力に応じて、ブロック冗長判定部により、ブロックアドレスの冗長判定が行なわれる。
【発明の効果】
【００１３】
これにより、ブロック内の個別メモリセルへのアクセス動作に先立って、ブロックアドレスが入力されると共に、入力されたブロックアドレスに対する冗長判定が行なわれる。個別メモリセルへのアクセス開始時には、既にブロック冗長の要否、冗長が必要な場合の冗長救済は完了している。このため、選択されたブロック内のメモリセルに対してアクセス動作のたびに、アクセス対象のブロックに対する冗長判定を行なう必要はなく、アクセス時間として冗長判定の時間を見込む必要はない。アクセス要求からアクセス動作の開始までの時間の短縮を図ることができる。【００１４】
また、個別のメモリセルへのアクセス開始に先立ってブロックアドレスを入力するので、ブロックアドレスの入力を、個別のメモリセルへのアクセス開始の際に使用されるアドレス端子やデータ入力または／および出力端子から行なうことができる。ブロックアドレスの入力に専用のアドレス端子を備える必要がなく、記憶装置における端子数を削減することができる。
【図面の簡単な説明】
【００１５】
【図１】実施形態の回路ブロック図である。
【図２】ブロックアドレスのセットを行なう際のコマンドを示す図である。
【図３】ブロックアドレスバッファの回路例である。
【図４】ブロックアドレスのセットを行なう際のタイミングチャートである。
【図５】サスペンド、レジューム時のアドレス設定の切り替えを制御するアドレス切替バッファの回路図である。
【図６】サスペンド、レジューム時のタイミングチャートである。
【符号の説明】
【００１６】
１      コマンドデコーダ
３      ブロックアドレスバッファ（ＢＡＢ）
５      不良ブロックアドレスバッファ
７      冗長判定部
９      ブロックアドレスデコーダ
１１      冗長ブロックアドレスデコーダ
１３      アドレス切替バッファ
Ｂ      ブロック
ＭＡ      メインメモリセルアレイ
ＲＢ      冗長ブロック
ＲＭＡ      冗長メモリセルアレイ
ＡＣＬＫ      タイミング信号
ＢＡ      ブロックアドレス
ＢＡＬ      ブロックアドレスラッチ信号
ＢＡＳＥＴ      ブロックアドレスセット信号
ＥＲＳ      消去指令
ＲＥＤ      一致判定信号
【発明を実施するための最良の形態】
【００１７】
以下、本発明の記憶装置、および記憶装置の制御方法について具体化した実施形態を図１乃至図６に基づき図面を参照しつつ詳細に説明する。
本発明の記憶装置では、記憶装置の外部端子からメモリセルへアクセスする情報を入力することに応じて、メモリセル情報を外部端子へ出力する外部アクセス動作と、記憶装置の外部端子からメモリセルへアクセスする情報を入力するものの、メモリセル情報を外部端子へ出力しない内部アクセス動作とを備える。外部アクセス動作はアドレスを入力してメモリセル情報を出力するリードアクセス動作などであり、内部アクセス動作は不揮発性記憶装置であるフラッシュメモリなどの消去動作やプログラム動作、揮発性記憶装置であるＤＲＡＭなどのリフレッシュ動作等が該当する。【００１８】
図１において、メモリセルアレイＭＡは、所定数のメモリセルごとにメモリセル領域であるブロックＢに区画されている。そして、メモリセルアレイＭＡに隣接して冗長メモリセルアレイＲＭＡが備えられている。冗長メモリセルアレイＲＭＡには、所定数の冗長メモリセルごとに冗長メモリセル領域である冗長ブロックＲＢが備えられている。不良メモリセルを含むブロックＢは冗長ブロックＲＢに置き換えられる。いわゆるブロック冗長機能を有する構成である。【００１９】
図１では、外部アクセス動作に必要なブロックアドレスＢＡを、個々のメモリセルへのアクセス動作に先立って入力し、予め、冗長判定を行なっておく場合の回路構成例を示すものである。【００２０】
データ入出力端子（ＩＯ）、およびアドレス端子（ＡＤＤ）がコマンドデコーダ１に接続されている。コマンドサイクルにおいて、データ入出力端子（ＩＯ）または／およびアドレス端子（ＡＤＤ）から入力されている各種コマンドがデコードされる。また、データ入出力端子（ＩＯ）は、ブロックアドレスバッファ（ＢＡＢ）３に接続されている。後述するように、コマンドサイクルにおいて、データ入出力端子（ＩＯ）から入力されるブロックアドレスがブロックアドレスバッファ（ＢＡＢ）３に格納される。格納のタイミングは、コマンドデコーダ１から出力されるブロックアドレスセット信号ＢＡＳＥＴに応じて行なわれる。【００２１】
ブロックアドレスセット信号ＢＡＳＥＴは、後述するように、コマンドサイクルにより、データ入出力端子（ＩＯ）より入力されるブロックアドレスと共に、データ入出力端子（ＩＯ）または／およびアドレス端子（ＡＤＤ）から入力されるコマンド信号がデコードされた結果として出力される。【００２２】
ブロックアドレスセット信号ＢＡＳＥＴは、同時に冗長判定のタイミング信号として、冗長判定部７にも入力される。冗長判定部７には、ブロックアドレスバッファ（ＢＡＢ）３からブロックアドレスＢＡが入力されると共に、不良ブロックアドレスバッファ５に予め格納されている不良ブロックアドレスＦＢＡが入力されている。ブロックアドレスセット信号ＢＡＳＥＴに応じて、ブロックアドレスＢＡが不良ブロックアドレスＦＢＡに一致するか否かが判定される。冗長判定の結果、ブロックアドレスＢＡが不良ブロックアドレスＦＢＡに一致する場合にはハイレベルの一致判定信号ＲＥＤが、不一致の場合にはローレベルの一致判定信号ＲＥＤが、冗長判定部７からブロックアドレスデコーダ９および冗長ブロックアドレスデコーダ１１のイネーブル端子（ＥＮ）に向けて出力される。【００２３】
この場合、ブロックアドレスデコーダ９ではイネーブル端子（ＥＮ）にローレベルの信号が入力される場合に活性化され、冗長ブロックアドレスデコーダ１１ではイネーブル端子（ＥＮ）にハイレベルの信号が入力される場合に活性化される。【００２４】
すなわち、ローレベルの一致判定信号ＲＥＤに対してブロックアドレスデコーダ９に入力されているブロックアドレスＢＡがデコードされ、デコード信号ＹＤとしてメモリセルアレイＭＡ内のブロックＢが選択される。ハイレベルの一致判定信号ＲＥＤに対して、冗長判定部７から出力され冗長ブロックアドレスデコーダ１１に入力されている冗長ブロックアドレスＲＢＡがデコードされ、冗長デコード信号ＲＹＤとして冗長メモリセルアレイＲＭＡ内の冗長ブロックＲＢが選択される。【００２５】
コマンドサイクルにおいてコマンドデコーダ１から出力されるブロックアドレスセット信号ＢＡＳＥＴに応じて、ブロックアドレスバッファ（ＢＡＢ）３にブロックアドレスが格納されると共に、格納されたブロックアドレスＢＡについて冗長判定部７において冗長判定が行なわれる。これにより、アクセス動作時には、アクセス対象となるブロックＢがブロックアドレスバッファ（ＢＡＢ）３において既に確定されている。更に、格納されているブロックアドレスＢＡに対する冗長判定も完了しており、必要に応じてアクセス対象が冗長ブロックＲＢに冗長救済されている。アクセス動作は、格納されているブロックアドレスＢＡに対応するブロックＢに対して、または冗長救済された冗長ブロックＲＢに対して行なわれる。ここで、ブロックアドレスバッファ（ＢＡＢ）３は、第１ブロックアドレスバッファの一例であり、冗長判定部７は、ブロック冗長判定部の一例である。【００２６】
ここで図１には図示されないが、ブロック内のワード線などを選択するアドレスとアドレスデコーダとによってメモリセルが確定される。アクセス動作のたびにブロックアドレスＢＡを入力しデコードする必要はなく、更に、冗長判定の処理も行なう必要がない。メモリセルへのアクセス動作開始までの時間短縮を図ることができ、アクセススピードの向上を図ることができる。これらの記憶装置を搭載したメモリシステムのメモリコントローラ（不図示）は、後述するブロックアドレスＢＡのセットを行なうためのコマンドサイクルを一度のみ発行すればよく、また外部アクセスしたいメモリセルアレイ領域であるブロックアドレスＢＡが変わらない限りそのブロック内の任意アドレスをアクセス動作毎に入力するだけで済むので、その期間中ブロックアドレスが開放でき、現在のアクセス動作をしているブロックとは違うブロックを選択するための処理時間に割り当てることができる。つまりメモリコントローラは、メモリコントローラ内にブロックアドレスＢＡを保持し続ける必要が無く、ブロックを変更するためのブロックアドレスの確定処理を早めることができ、システムの高速化を図ることができる。【００２７】
図２は、ブロックアドレスＢＡのセットを行なうためのコマンド体系を示す図である。個々のメモリセルへのアクセス動作に先立つコマンドサイクルにおいて、後続する一連のアクセス動作においてアクセス対象となるブロックＢをセットするコマンドである。アドレス端子（ＡＤＤ）、データ入出力端子（ＩＯ）から入力される信号の組み合わせに応じてコマンドおよびブロックアドレスＢＡｉｎが入力される。【００２８】
先ず、エントリーコマンドとして、３サイクルの信号セットが入力される。第１のサイクルでは、アドレス端子（ＡＤＤ）から５５５ｈのコード、およびデータ入出力端子（ＩＯ）からＡＡｈのコードを入力する。第２のサイクルでは、アドレス端子（ＡＤＤ）から２ＡＡｈのコード、およびデータ入出力端子（ＩＯ）から５５ｈのコードを、第３のサイクルでは、アドレス端子（ＡＤＤ）から５５５ｈのコード、およびデータ入出力端子（ＩＯ）から９３ｈのコードを入力する。これらのコードの組み合わせが、コマンドデコーダ１においてデコードされ、ブロックアドレスＢＡｉｎのコマンドサイクルにエントリーしたことが認識される。【００２９】
次に、ブロックアドレスＢＡｉｎをライトコマンドにより入力する。第１のサイクルでは、アドレス端子（ＡＤＤ）からＸＸｈのコード、およびデータ入出力端子（ＩＯ）からＡ０ｈのコードを、第２のサイクルでは、アドレス端子（ＡＤＤ）から００ｈのコード、およびデータ入出力端子（ＩＯ）からブロックアドレスＢＡｉｎを入力する。これにより、コマンドデコーダ１では、第２のサイクルにおいてデータ入出力端子（ＩＯ）から入力される信号をブロックアドレスＢＡｉｎとして認識すると共に、ブロックアドレスＢＡｉｎをブロックアドレスバッファ（ＢＡＢ）３に取り込むためのブロックアドレスセット信号ＢＡＳＥＴを発する。【００３０】
更に、イグジットコマンドである。第１のサイクルでは、アドレス端子（ＡＤＤ）からＸＸｈのコード、およびデータ入出力端子（ＩＯ）から９０ｈのコードを、第２のサイクルでは、アドレス端子（ＡＤＤ）からＸＸｈのコード、およびデータ入出力端子（ＩＯ）から００ｈのコードを入力する。これらのコードの組み合わせが、コマンドデコーダ１においてデコードされ、ブロックアドレスＢＡｉｎのコマンドサイクルからイグジットしたことが認識される。【００３１】
図３は、ブロックアドレスバッファ（ＢＡＢ）３の１ビットを格納する回路例である。ブロックアドレスセット信号ＢＡＳＥＴ、およびインバータゲートＩ１による反転信号によりトランスファゲートＴ１が導通制御される。トランスファゲートＴ１は、データ入出力端子（ＩＯ）とラッチ回路Ｌ１との間に接続されている。ラッチ回路Ｌ１の出力はインバータゲートＩ２を介してブロックアドレスＢＡとして出力される。【００３２】
ハイレベルのブロックアドレスセット信号ＢＡＳＥＴに応じて、トランスファゲートＴ１が導通し、データ入出力端子（ＩＯ）に入力されたブロックアドレスＢＡｉｎがラッチ回路Ｌ１に取り込まれる。その後のアクセス動作では、ブロックアドレスセット信号ＢＡＳＥＴはローレベルに維持されるので、ラッチ回路Ｌ１の内容は保持され、インバータゲートＩ２を介してブロックアドレスＢＡが出力される状態が維持される。ラッチ回路Ｌ１のブロックアドレスＢＡ情報は、前述のエントリーコマンド／ライトコマンドが入力されるまで維持される。【００３３】
図４は、ブロックアドレスＢＡをセットするコマンドサイクルのタイミングチャートである。図２において説明したコマンドコードが、ライトネーブル信号／ＷＥのローレベル信号に同期して発せられる。エントリーコマンドがコマンドデコーダ１によりデコードされて、ブロックアドレスセットモード信号ＢＡＢ＿ｍｏｄｅがハイレベルに遷移する。ブロックアドレスのセットコマンド状態にあることが報知される。次に、２サイクルのブロックアドレスＢＡｉｎのライトコマンドが、ライトネーブル信号／ＷＥのローレベル信号に同期して発せられる。ライトコマンドがコマンドデコーダ１によりデコードされて、ハイレベルのパルス信号としてブロックアドレスセット信号ＢＡＳＥＴが発せられる。ブロックアドレスバッファ（ＢＡＢ）３にデータ入力端子（ＩＯ）に入力されているブロックアドレスＢＡｉｎが取り込まれ、ブロックアドレスＢＡが保持される。ブロックアドレスＢＡが保持された後に、２サイクルのイグジットコマンドが、ライトネーブル信号／ＷＥのローレベル信号に同期して発せられる。イグジットコマンドがコマンドデコーダ１によりデコードされて、ブロックアドレスセットモード信号ＢＡＢ＿ｍｏｄｅがローレベルに遷移する。ブロックアドレスのセットコマンド状態が終了する。【００３４】
図５は、サスペンド、レジューム時のアドレス設定の切り替えを制御するアドレス切替バッファ１３の回路図である。図１の回路ブロック図において、ブロックアドレスバッファ(ＢＡＢ)３とブロックアドレスデコーダ９との間に備えられるものである。ブロックを越えて行なわれる内部アクセス動作である連続アクセス動作の間に、ブロックアドレスＢＡで指示されるブロックＢに対する外部アクセス動作である通常アクセス動作が割り込む機能を有する場合の、アドレスの切り替え制御を行なう回路である。【００３５】
連続アクセス動作においては、ブロックアドレスバッファ（ＢＡＢ）３に格納されているブロックアドレスＢＡに関わらず、内部アクセス動作に必要なブロックアドレスは順次増減される。ブロックを越えてアクセス動作が継続されるからである。一方、通常のアクセス動作においては、予め、ブロックアドレスバッファ（ＢＡＢ）３にアクセス対象となるブロックＢのブロックアドレスＢＡが格納されており、このブロックアドレスＢＡに応じてアクセスされるブロックＢは決められている。そこで、連続アクセス動作を一時休止して通常アクセス動作に戻るサスペンド指令や、一時休止を解いて連続アクセス動作に復帰するレジューム指令が入った場合に、ブロックアドレスの切り替えが必要となる。【００３６】
図５のアドレス切替バッファ１３では、記憶装置の一例として不揮発性記憶装置を例に取り構成されている。即ち、連続アクセス動作をブロック単位の消去動作として構成されている。インバータゲートＩ１１、トランスファゲートＴ１１、ラッチ回路Ｌ１１、およびインバータゲートＩ２１の構成は、ブロックアドレスバッファ(ＢＡＢ)３（図３、参照）と同様の構成を有している。ブロックアドレスバッファ(ＢＡＢ)３におけるブロックアドレスセット信号ＢＡＳＥＴと、ブロックアドレスＢＡｉｎに代えて、ブロックアドレスラッチ信号ＢＡＬと、ブロックアドレスＢＡが入力され、ブロックアドレスバッファ(ＢＡＢ)３におけるブロックアドレスＢＡに代えて、内部ブロックアドレスｉｎｔＢＡが出力される。ここで、ブロックアドレスラッチ信号ＢＡＬは、ブロックアドレスＢＡをアドレス切替バッファ１３にロードする際にハイレベルのパルス信号を出力する信号である。コマンドサイクルにおいてブロックアドレスのセットがされる場合、通常アクセス動作の際、連続アクセス動作の途中でサスペンド指令が発せられる際にパルス出力される。【００３７】
また、カウンタＣ、インバータゲートＩ１２、およびトランスファゲートＴ１２が備えられてトランスファゲートＴ１２は、カウンタＣとラッチ回路Ｌ１１との間を導通制御する。連続アクセス動作である消去動作の際、ハイレベルの消去指令ＥＲＳとインバータゲートＩ１２により反転された信号とにより、トランスファゲートＴ１２が導通され、カウンタＣの出力信号がラッチ回路Ｌ１１に送られる。ここで、カウンタＣは通常のバイナリカウンタであり、タイミング信号ＡＣＬＫに応じて、順次インクリメントされたビット信号を出力する。タイミング信号ＡＣＬＫは、ブロック毎の消去動作の完了に応じて発せられる信号である。【００３８】
ここで、カウンタCは、第２ブロックアドレスバッファの一例であり、インバータゲートＩ１１、Ｉ１２、トランスファゲートＴ１１、Ｔ１２は、切替部の一例である。【００３９】
図６は、連続動作である消去動作、およびそのサスペンド指令を含めたアドレスの切り替え制御を示すタイミングチャートである。【００４０】
ブロックアドレスＢＡのセットコマンド（ＳＥＴ  ＢＡ）が指令されると、データ入出力端子（ＩＯ）からブロックアドレスとして“２”または“６”が入力される。同時にブロックアドレスセット信号ＢＡＳＥＴがハイレベルのパルス信号を発する。これにより、ブロックアドレスＢＡは“２”または“６”にセットされる。同時にブロックアドレスラッチ信号ＢＡＬがハイレベルのパルス信号を発する。アドレス切替バッファ１３（図５）にブロックアドレスＢＡが取り込まれ、内部ブロックアドレスｉｎｔＢＡとして“２”または“６”が出力されると共にここで冗長判定が行われる。【００４１】
通常アクセス動作として読み出しコマンド（ＲＥＡＤｍ、ｎ）が指令されると、アドレス端子（ＡＤＤ）からブロック内のアドレスである“ｍ”、“ｎ”が入力される。この場合、内部ブロックアドレスｉｎｔＢＡは“２”を維持しているので、アクセス対象のブロックは不変である。読み出しコマンド（ＲＥＡＤｍ、ｎ）それぞれのアクセス時間は、アクセス対象となるブロックＢが既に確定されており、また既に冗長判定が終了しているので選択されたブロック内のワード線を高速に活性化することができ、メモリセルデータ情報を高速に記憶装置の外部端子に出力することができる。【００４２】
連続アクセス動作である消去コマンド（ＥＲＳ）が指令されると、アドレス切替バッファ１３において、ハイレベルの消去指令ＥＲＳに応じてトランスファゲートＴ１２を介してカウンタＣとラッチ回路Ｌ１１が接続される。タイミング信号ＡＣＬＫに応じて、“０”から順次インクリメントされるカウンタＣの出力信号が、内部ブロックアドレスｉｎｔＢＡとして出力される。【００４３】
消去コマンド（ＥＲＳ）の途中でサスペンドコマンド（ＥＳＵＳ）が指令されると、ブロックアドレスラッチ信号ＢＡＬがハイレベルのパルス信号を発すると共に、消去指令ＥＲＳがローレベルとなる。アドレス切替バッファ１３において、カウンタＣに代えてブロックアドレスＢＡが再度ラッチ回路Ｌ１１に送られる。内部ブロックアドレスｉｎｔＢＡとして“２”が再度設定されると共にここで冗長判定が行われる。その後、読み出しコマンド（ＲＥＡＤｎ、ｏ）が指令されるとブロックアドレスＢＡ（“２”）に応じたブロック内のアドレス“ｎ”、“ｏ”に対して読み出し動作が行なわれる。読み出しコマンド（ＲＥＡＤｎ、ｏ）それぞれのアクセス時間は、アクセス対象となるブロックＢが既に確定されており、また既に冗長判定が終了しているので選択されたブロック内のワード線を高速に活性化することができ、メモリセルデータ情報を高速に記憶装置の外部端子に出力することができる。この間、消去動作は一時休止するので、タイミング信号ＡＣＬＫが変化することはなく、カウンタＣの内容は、サスペンドコマンド（ＥＳＵＳ）の入力前のアドレスである“ｊ”を維持する。【００４４】
消去コマンド（ＥＲＳ）の中のサスペンドコマンド（ＥＳＵＳ）による読み出しコマンド（ＲＥＡＤｎ、ｏ）が終了し、消去コマンド（ＥＲＳ）に復帰するためのレジュームコマンド（ＥＲＳＭ）が指令されると、消去指令ＥＲＳが再度ハイレベルとなる。このとき、ブロックアドレスラッチ信号ＢＡＬはローレベルに維持されている。アドレス切替バッファ１３において、ブロックアドレスＢＡに代えてカウンタＣの内容が再度ラッチ回路Ｌ１１に送られる。内部ブロックアドレスｉｎｔＢＡとして再度“ｊ”からタイミング信号ＡＣＬＫに応じて順次インクリメントする値が設定される。【００４５】
ブロックアドレスとして最終ブロックである“３ＦＦ”に対応するブロックの消去動作の後、ブロックアドレスラッチ信号ＢＡＬがハイレベルのパルス信号を発すると、アドレス切替バッファ１３において、ブロックアドレスＢＡがラッチ回路Ｌ１１に送られる。内部ブロックアドレスｉｎｔＢＡとして“２”が再設定されると共にここで冗長判定が行われ通常のアクセス動作に戻る。読出しコマンド（ＲＥＡＤｐ、ｑ）が発せられると、アドレス端子（ＡＤＤ）からブロック内のアドレスである“ｐ”、“ｑ”が入力される。この場合、内部ブロックアドレスｉｎｔＢＡは“２” が既に再設定されているので、アクセス対象のブロックは不変である。ブロックアドレスＢＡ（“２”）に応じたブロック内のアドレス“ｐ”、“ｑ”に対して読み出し動作が行なわれる。読み出しコマンド（ＲＥＡＤｐ、ｑ）それぞれのアクセス時間は、アクセス対象となるブロックＢが既に確定されており、また既に冗長判定が終了しているので選択されたブロック内のワード線を高速に活性化することができ、メモリセルデータ情報を高速に記憶装置の外部端子に出力することができる。【００４６】
以上の説明から明らかなように本実施形態によれば、ブロックＢ内の個別メモリセルへのアクセス動作に先立つコマンドサイクルにおいて、ブロックアドレスＢＡが入力されると共に、入力されたブロックアドレスＢＡに対する冗長判定が行なわれる。個別メモリセルへのアクセス開始時には、既にブロック冗長の要否および冗長救済は完了している。このため、選択されたブロックＢ内のメモリセルに対してアクセス動作のたびに、対象となるブロックＢに対する冗長判定を行なう必要はなく、アクセス時間として冗長判定の時間を見込む必要はない。アクセス要求からアクセス動作の開始までの時間の短縮を図ることができる。【００４７】
また、個別のメモリセルへのアクセス開始に先立ってブロックアドレスＢＡを入力するので、ブロックアドレスＢＡの入力を、個別のメモリセルへのアクセス開始の際に使用されるアドレス端子（ＡＤＤ）やデータ入出力端子（ＩＯ）から行なうことができる。ブロックアドレスＢＡの入力に専用のアドレス端子（ＡＤＤ）を備える必要がなく、記憶装置における端子数を削減することができる。【００４８】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、図２において、ブロックアドレスをセットするコマンド体系を示したが、これは一例である。サイクル数の組み合わせ、各コード、使用する端子等は、適宜に設定することができることは言うまでもない。
また、アドレス切替バッファ１３が配置される場合、その出力ｉｎｔＢＡはブロックアドレスデコーダ９と共に冗長判定部７にも入力されることが望ましい。内部アクセス動作においても冗長セクタの判定動作が必要であり、この方式が簡素であるからである。
またカウンタＣは、バイナリカウンタに限られず、さらにカウンタＣの初期値は記憶装置の外部から所定のアドレスを入力することもできる。また、カウンタＣの動作するアドレス範囲は任意に設定することもできる。
また連続アドレス動作は、記憶装置のすべてのブロックを連続で実施する必要はなく、少なくとも２つ以上のブロックを連続で実施すればよいし、物理的な隣接ブロックまたは論理的な隣接ブロックを連続で実施することに限られない。
更に、本発明の効果はロウ選択であるワード線選択の高速化に限られず、フレキシブル冗長技術などを利用した記憶装置ではコラム選択の高速化にも効果がある。図１のコラム方向の縦ブロック列をまたぐフレキシブル冗長の場合、どの縦ブロックを選択すべきかが、個別メモリセルへのアクセス動作に先立つ専用のコマンドサイクルが設定された時点で確定できるからである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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