(57)【特許請求の範囲】
【請求項１】
第１ノードと第２ノードとに流れる電流の大きさを比較するセンスアンプと、
前記第１ノードにドレイン端子が接続される第１ＭＯＳＦＥＴと、
前記第２ノードにドレイン端子が接続される第２ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴのソース端子に接続されるメモリセルと、
参照セルと、
通常動作時には前記第２ＭＯＳＦＥＴのソース端子と前記参照セルとを接続し、テスト動作時には前記第２ＭＯＳＦＥＴのソース端子と基準電圧端子とを接続する接続制御回路と
を具備し
メモリセルのテスト動作時には、前記第２ＭＯＳＦＥＴのゲート端子の電圧のみを制御することで前記第２ノードに流れるテスト電流を調整し、前記メモリセルの抵抗状態を反映した前記第１ノードに流れる電流との比較を行うことを特徴とする半導体記憶装置。
【請求項２】
第１ノードと第２ノードとに流れる電流の大きさを比較するセンスアンプと、
前記第１ノードにドレイン端子が接続される第１ＭＯＳＦＥＴと、
前記第２ノードにドレイン端子が接続される第２ＭＯＳＦＥＴと、
前記第２ＭＯＳＦＥＴのソース端子に接続される参照セルと、
メモリセルと、
通常動作時には前記第１ＭＯＳＦＥＴのソース端子と前記メモリセルとを接続し、テスト動作時には前記第１ＭＯＳＦＥＴのソース端子と基準電圧端子とを接続する接続制御回路と
を具備し
参照セルのテスト動作時には、前記第１ＭＯＳＦＥＴのゲート端子の電圧のみを制御することで前記第１ノードに流れるテスト電流を調整し、前記参照セルの抵抗状態を反映した前記第２ノードに流れる電流との比較を行うことを特徴とする半導体記憶装置。
【請求項３】
第１ノードと第２ノードとに流れる電流の大きさを比較するセンスアンプと、
前記第１ノードにドレイン端子が接続される第１ＭＯＳＦＥＴと、
前記第２ノードにドレイン端子が接続される第２ＭＯＳＦＥＴと、
メモリセルと、
参照セルと、
通常動作時に、前記第１ＭＯＳＦＥＴのソース端子と前記メモリセルとを接続し、前記第２ＭＯＳＦＥＴのソース端子と前記参照セルとを接続し、メモリセルのテスト動作時には、前記第１ＭＯＳＦＥＴのソース端子と前記メモリセルとを接続し、前記第２ＭＯＳＦＥＴのソース端子と基準電圧端子とを接続し、参照セルのテスト動作時には、前記第２ＭＯＳＦＥＴのソース端子と前記参照セルとを接続し、前記第１ＭＯＳＦＥＴのソース端子と基準電圧端子とを接続する接続制御回路と
を具備し、
前記メモリセルのテスト動作時には、前記第２ＭＯＳＦＥＴのゲート端子の電圧のみを制御することで前記第２ノードに流れるテスト電流を調整し、前記メモリセルの抵抗状態を反映した前記第１ノードに流れる電流との比較を行い、
前記参照セルのテスト動作時には、前記第１ＭＯＳＦＥＴのゲート端子の電圧のみを制御することで前記第１ノードに流れるテスト電流を調整し、前記参照セルの抵抗状態を反映した前記第２ノードに流れる電流との比較を行うことを特徴とする半導体記憶装置。
【請求項４】
前記接続制御回路は、
前記第２ＭＯＳＦＥＴのソース端子に接続されるスイッチ回路と、
前記スイッチ回路の一方の接点に接続された前記参照セルと他方の接点に接続された前記基準電圧端子とを、前記通常動作時と前記テスト動作時とで切り換え制御する制御回路と
を有することを特徴とする請求項１または請求項３に記載の半導体記憶装置。
【請求項５】
前記接続制御回路は、
前記第１ＭＯＳＦＥＴのソース端子に接続されるスイッチ回路と、
前記スイッチ回路の一方の接点に接続された前記メモリセルと他方の接点に接続された前記基準電圧端子とを、前記通常動作時と前記テスト動作時とで切り換え制御する制御回路と
を有することを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、たとえば、テスト回路を備えた抵抗変化メモリに関するものである。
【背景技術】
【０００２】
半導体記憶装置として、メモリセルに抵抗変化素子を用いた抵抗変化メモリが知られている。この抵抗変化メモリの読み出し方法において、読み出し電圧を印加したメモリセルに流れる読み出し電流と、参照電圧を印加した参照セルに流れる参照電流とを、電流比較回路（電流センスアンプ）で比較することにより、メモリセルの抵抗状態を判別する方法がある。この方法は、メモリセルと同様な電気特性を有する参照セルを使用した差動増幅方式であるため、電源電圧変動および温度変動などの変化を補償することによって、動作範囲を広げられるという利点がある。しかし、参照セルの抵抗値にバラツキがあるため、参照電流にもバラツキが生じてしまう。
【０００３】
なお、上記した抵抗変化メモリの読出し方法に関連して、正規メモリセルと同様に構成されたダミーセルを用いてデータ読み出しを実行することが可能な薄膜磁性体記憶装置が、すでに提案されている（たとえば、特許文献１参照）。
【０００４】
ところで、抵抗変化メモリには、少数不良ビットとして、抵抗変化素子の抵抗値が異常に大きいビット（オープンビット）、あるいは、異常に小さいビット（ショートビット）などがある。これらの少数不良ビットは、冗長ビットによる置換で救済することができる。そのためには、少数不良ビットを特定する必要がある。その方法としては、センスアンプを使用して、境界参照電流よりも抵抗値が小さいものをショートビット、大きいものをオープンビット、と判定する方法がある。しかしながら、上記の差動増幅方式の場合、参照電流の値にバラツキがあるため、精度のよい不良ビットの判定が困難であった。
【特許文献１】特開２００３−２９７０７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、通常モード時における参照電流のようなバラツキを抑制でき、不良ビット判定試験を精度よく行うことが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、第１ノードと第２ノードとに流れる電流の大きさを比較するセンスアンプと、前記第１ノードにドレイン端子が接続される第１ＭＯＳＦＥＴと、前記第２ノードにドレイン端子が接続される第２ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴのソース端子に接続されるメモリセルと、参照セルと、通常動作時には前記第２ＭＯＳＦＥＴのソース端子と前記参照セルとを接続し、テスト動作時には前記第２ＭＯＳＦＥＴのソース端子と基準電圧端子とを接続する接続制御回路とを具備しメモリセルのテスト動作時には、前記第２ＭＯＳＦＥＴのゲート端子の電圧のみを制御することで前記第２ノードに流れるテスト電流を調整し、前記メモリセルの抵抗状態を反映した前記第１ノードに流れる電流との比較を行うことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００９】
本発明によれば、通常モード時における参照電流のようなバラツキを抑制でき、不良ビット判定試験を精度よく行うことが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体記憶装置の構成例を示すものである。なお、本実施形態では、メモリセルとして機能する磁気抵抗効果（ＭＲ）素子のテスト回路を備えた、抵抗変化メモリとしての磁気ランダムアクセスメモリ（ＭＲＡＭ）を例に、その主要部について説明する。
【００１２】
図１に示すように、メモリセルアレイには、メモリセルＭＣおよび参照セルＲＣが行列状に配置されている。メモリセルＭＣは、直列に接続された、ＭＲ（磁気抵抗効果）素子ＭＲＭと選択トランジスタＴＭとからなる。参照セルＲＣは、直列に接続された、ＭＲ素子ＭＲＲと選択トランジスタＴＲとからなる。選択トランジスタＴＭ，ＴＲは、たとえば、ｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）から構成される。
【００１３】
ＭＲ素子ＭＲＭ，ＭＲＲは、内部の磁化状態に応じて、少なくとも２つの定常状態を取り得る抵抗変化素子である。より具体的には、ＭＲ素子ＭＲＭ，ＭＲＲは、スピン偏極した電子の電子流（スピン偏極した電流）が、２つの端子の一端から他端、他端から一端に供給されることによって、低抵抗状態または高抵抗状態を取るように構成される。２つの抵抗状態の一方を“０”データ、他方を“１”データに対応させることによって、ＭＲ素子ＭＲＭ，ＭＲＲは２値のデータを記憶できる。
【００１４】
参照セルＲＣのＭＲ素子ＭＲＲは、メモリセルＭＣのＭＲ素子ＭＲＭと同じ工程で形成される。このため、膜厚、材料などは同じである。しかしながら、ＭＲ素子ＭＲＲは、内部の磁化状態が実質的に変化しないように構成される。
【００１５】
ここで、図２を参照して、ＭＲ素子ＭＲＭ，ＭＲＲについて説明する。図２は、ＭＲ素子ＭＲＭ，ＭＲＲとして利用可能なＭＲ素子ＭＲの断面図である。ＭＲ素子ＭＲは、最も典型的な例として、たとえば図２に示すように、順に積層された、強磁性材料からなる固定層１０３、非磁性材料からなる中間層１０２、強磁性材料からなる自由層（記録層）１０１を、少なくとも含んでいる。自由層１０１および（または）固定層１０３は、複数のサブレイヤーからなる積層構造とすることも可能である。
【００１６】
固定層１０３の磁化方向は固定される。これは、たとえば固定層１０３の、中間層１０２と反対の面上に反強磁性層（固着化機構）１０４を設けることにより実現できる。
【００１７】
一方、自由層１０１の磁化方向に関しては、このような固着化機構は設けられない。よって、自由層１０１の磁化方向は可変である。自由層１０１の磁化容易軸および固定層１０３の磁化方向は、自由層１０１、中間層１０２、固定層１０３が相互に接する面に沿った方向を向いている。すなわち、ＭＲ素子ＭＲは、いわゆる面内磁化を有する。
【００１８】
さらに、自由層１０１の中間層１０２と反対の面上、反強磁性層１０４の固定層１０３と反対の面上には、それぞれ、電極１０５，１０６が設けられていてもよい。
【００１９】
固定層１０３の磁化方向に反平行な方向を向いた自由層１０１の磁化を反転させて、固定層１０３の磁化方向に平行な方向に向けるには、固定層１０３から自由層１０１に向けて電子流を流す。逆に、固定層１０３の磁化方向に平行な方向を向いた自由層１０１の磁化を反転させて、固定層１０３の磁化方向に反平行な方向に向けるには、自由層１０１から固定層１０３に向けて電子流を流す。
【００２０】
自由層１０１および固定層１０３の強磁性材料としては、たとえばＣｏ、Ｆｅ、Ｎｉ、または、これらを含む合金を用いることができる。反強磁性層１０４の材料としては、たとえばＦｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｐｄ−Ｍｎ、ＮｉＯ、Ｆｅ2 Ｏ3 、磁性半導体などを用いることができる。
【００２１】
中間層１０２としては、非磁性金属、非磁性半導体、絶縁膜などを用いることができる。中間層１０２に非磁性金属を用いる場合には、たとえば、Ａｕ、Ｃｕ、Ｃｒ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｒｕ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉのうちのいずれか、あるいは、これらのいずれか１種以上を含む合金が用いられる。また、中間層１０２をトンネルバリア層として機能させる場合には、Ａｌ2 Ｏ3 、ＳｉＯ2 、ＭｇＯ、ＡｌＮなどを用いることができる。
【００２２】
なお、ＭＲ素子ＭＲとしては、図２の上下が反転した形のものであってもよい。また、自由層１０１および固定層１０３の磁化は、ＭＲ素子ＭＲの各層を貫く方向に沿っていてもよい。すなわち、ＭＲ素子ＭＲが、いわゆる垂直磁化を有していてもよい。
【００２３】
ＭＲＡＭは、任意の１つのメモリセルＭＣのＭＲ素子（セル用ＭＲ素子）ＭＲＭに、セル用ＭＲ素子ＭＲＭを低抵抗状態に設定する方向の電流と、高抵抗状態に設定する方向の電流と、を供給することが可能に構成される。このような電流を流すことは、様々な構成によって実現可能であり、この構成によって本発明は限定されない。以下に、一例について説明する。
【００２４】
たとえば図１に示すように、任意の列（図１では、例として第３列）が、参照セルＲＣ用に割り当てられる。参照セルＲＣのＭＲ素子ＭＲＲの自由層１０１は、磁化が反転しないように構成されており、たとえば固定される。
【００２５】
メモリセルＭＣおよび参照セルＲＣの各一端（たとえば、ＭＲ素子側）は、それぞれビット線ＢＭ１，ＢＲ１と接続されている。各ビット線ＢＭ１，ＢＲ１は、それぞれ、スイッチ回路ＳＭ１，ＳＲ１を介して、周辺回路Ｐ１と接続されている。周辺回路Ｐ１は、書き込み回路ＷＣを含んでいる。
【００２６】
メモリセルＭＣおよび参照セルＲＣの各他端（たとえば、選択トランジスタ側）は、それぞれビット線ＢＭ２，ＢＲ２と接続されている。各ビット線ＢＭ２，ＢＲ２は、それぞれ、スイッチ回路ＳＭ２，ＳＲ２を介して、周辺回路Ｐ２と接続されている。周辺回路Ｐ２は、書き込み回路ＷＣおよび読み出し回路ＲＢを含んでいる。
【００２７】
スイッチ回路ＳＭ１，ＳＭ２は、アクセス対象のメモリセルＭＣを特定するアドレス信号に応じた信号にしたがってオン／オフする。また、スイッチ回路ＳＲ１，ＳＲ２は、読み出し時にオンされる。スイッチ回路ＳＭ１，ＳＭ２，ＳＲ１，ＳＲ２は、たとえばＭＯＳＦＥＴによって構成される。そして、周辺回路Ｐ１，Ｐ２は、アクセス対象のメモリセルＭＣに接続されたビット線ＢＭ１，ＢＭ２と接続されたスイッチ回路ＳＭ１，ＳＭ２がオンされることにより、アクセス対象のメモリセルＭＣと電気的に接続される。
【００２８】
書き込み回路ＷＣは、電流ソース／シンク回路を含んでいる。電流ソース／シンク回路は、接続されたビット線ＢＭ１，ＢＭ２に電流を供給する機能と、接続されたビット線ＢＭ１，ＢＭ２から電流を引き抜く機能とを有する。
【００２９】
第ｎ（ｎは自然数）行目の選択トランジスタＴＭ，ＴＲのゲート端子（電極）は、ワード線ＷＬｎと接続されている。ワード線ＷＬｎは、ロウデコーダＲＤと接続されている。ロウデコーダＲＤは、ＭＲＡＭの外部から供給されたアドレス信号によって指定されるワード線ＷＬｎを活性化する。
【００３０】
読み出し回路ＲＢは、読み出し電流を供給するための供給回路およびセンスアンプなどを含んでいる。読み出し電流の供給回路は、読み出し時に、セル用ＭＲ素子ＭＲＭが、その磁化の状態に応じて保持するデータを検出することが可能な程度の大きさの電流を、セル用ＭＲ素子ＭＲＭに供給する。センスアンプは、ＭＲ素子ＭＲＭ，ＭＲＲに流れる電流から、その抵抗状態を判別する。
【００３１】
図１の例では、書き込み回路ＷＣが、メモリセルアレイの両端にそれぞれ配置されている。しかしながら、この例に限らず、上記のように任意のメモリセルＭＣに双方向の電流を流すことが可能な構成であれば、書き込み回路ＷＣはどのように実現されても構わない。たとえば、１対の書き込み回路ＷＣが、共にメモリセルアレイの上側または下側に配置されていてもよい。
【００３２】
同様に、図１の例では、読み出し回路ＲＢは、ビット線ＢＭ２，ＢＲ２の上端に接続されているが、この例に限らない。セル用ＭＲ素子ＭＲＭに読み出し電流を流して、抵抗状態を判別することが可能な構成であれば、任意の形態で実現可能である。たとえば、ビット線ＢＭ２，ＢＲ２の下端と接続されていてもよいし、ビット線ＢＭ１，ＢＲ１と接続されていてもよい。
【００３３】
あるメモリセルＭＣにデータを書き込む際、この書き込み対象のメモリセルＭＣ内の選択トランジスタＴＭがオンされ、この書き込み対象のメモリセルＭＣを含むメモリセル列のビット線ＢＭ１，ＢＭ２と接続されたスイッチ回路ＳＭ１，ＳＭ２がオンされる。そして、２つの書き込み回路ＷＣのうちの書き込みデータに応じた一方が電流ソース回路として機能し、他方が電流シンク回路として機能する。この結果、書き込み回路ＷＣの相互間を、スイッチ回路ＳＭ１、ビット線ＢＭ１、書き込み対象のメモリセルＭＣ、ビット線ＢＭ２、スイッチ回路ＳＭ２を介して、書き込み電流が流れる。
【００３４】
図３は、テスト回路を含む、読み出し回路の構成例（機能ブロック）を示すものである。ここでは、主に、センスアンプＳＡとメモリセルＭＣおよび参照セルＲＣとを１つずつ取り出して示している。
【００３５】
図３において、センスアンプＳＡの相補の入力ノードの一方（第１ノードＮＭ）には、メモリセルＭＣの読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａのドレイン端子が接続されている。ｎ型ＭＯＳＦＥＴ１０ａのゲート端子には、電圧ＶＣＬＭＰが印加される。ｎ型ＭＯＳＦＥＴ１０ａのソース端子には、アドレス信号に応じて複数のメモリセルＭＣの内から選択される１つのメモリセルＭＣが接続されるようになっている。
【００３６】
これに対し、センスアンプＳＡの相補の入力ノードの他方（第２ノードＮＲ）には、参照セルＲＣの参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂのドレイン端子が接続されている。ｎ型ＭＯＳＦＥＴ１０ｂのゲート端子には、電圧ＶＲＥＦが印加される。ｎ型ＭＯＳＦＥＴ１０ｂのソース端子には、スイッチ回路１１を介して、基準電圧端子（ＶＳＳ）または複数の参照セルＲＣの内から選択される１つの参照セルＲＣが接続されるようになっている。
【００３７】
スイッチ回路１１は、コントローラ１２によって制御される。たとえば、通常モード（読み出し時）では、参照セルＲＣをｎ型ＭＯＳＦＥＴ１０ｂのソース端子に接続するように切り換えられ、テストモードでは、基準電圧端子（ＶＳＳ）をｎ型ＭＯＳＦＥＴ１０ｂのソース端子に接続するように切り換えられる。
【００３８】
なお、図中に示すＭＵＸ１３は、それぞれ、複数のメモリセルＭＣの内から選択される１つのメモリセルＭＣの、ビット線ＢＭ１，ＢＭ２およびワード線ＷＬｎなどとの接続を制御するための回路であり、スイッチ回路ＳＭ１，ＳＭ２を含む。また、複数の参照セルＲＣの内から選択される１つの参照セルＲＣの、ビット線ＢＲ１，ＢＲ２およびワード線ＷＬｎなどとの接続を制御するための回路であり、スイッチ回路ＳＲ１，ＳＲ２を含む。
【００３９】
また、コントローラ１２およびｎ型ＭＯＳＦＥＴ１０ａ，１０ｂのゲート端子（電圧ＶＣＬＭＰ，電圧ＶＲＥＦ）は、たとえば、外部のテスタ（図示していない）によって制御される。
【００４０】
本実施形態の場合、たとえば、スイッチ回路１１およびコントローラ１２によって接続制御回路が構成され、センスアンプＳＡ、ｎ型ＭＯＳＦＥＴ１０ｂ、スイッチ回路１１、コントローラ１２、および、基準電圧端子（ＶＳＳ）によって、テスト回路が構成されている。
【００４１】
このような構成において、まず、通常モードにおける動作について説明する。読み出し時、読み出し電圧は“ＶＣＬＭＰ−ｎ型ＭＯＳＦＥＴ１０ａの閾値電圧”の近傍の値に調整され、参照電圧は“ＶＲＥＦ−ｎ型ＭＯＳＦＥＴ１０ｂの閾値電圧”の近傍の値に調整される。また、コントローラ１２によってスイッチ回路１１が制御されて、参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂのソース端子が参照セルＲＣと接続される。これにより、メモリセルＭＣには読み出し電圧に応じた読み出し電流が流れ、参照セルＲＣには参照電圧に応じた参照電流（Ｉｒｅｆ）が流れる。
【００４２】
なお、参照電流の値は、メモリセルＭＣの“０”データに相当する電流値と“１”データに相当する電流値との中間値になるように、電圧ＶＲＥＦにより調整される。この場合、参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂは参照電圧を制御するためのソースフォロワとして機能する。
【００４３】
ここで、複数のメモリセルＭＣの読み出し電流（Ｉｍｉｎ，Ｉｍａｘ）および複数の参照セルＲＣの参照電流（Ｉｒｅｆ）は、たとえば図４に示すように、バラツキを持って分布する。これは、メモリセルＭＣの抵抗値および参照セルＲＣの抵抗値にバラツキが生じるためである。ＭＲＡＭを、温度変動および電源電圧変動などの変化を生じやすい環境下において使用する場合を考慮すると、適度のバラツキを許してでも、それ以上に動作範囲を広げられる、参照セルを使用した差動増幅方式の方が都合がよい。しかしながら、このような参照電流Ｉｒｅｆを用いて不良ビット判定試験を精度よく行うのは困難である。
【００４４】
次に、テストモードにおける動作について説明する。通常モードと異なる点は、参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂのソース端子が基準電圧端子（ＶＳＳ）と接続されることである。つまり、コントローラ１２によって、スイッチ回路１１が参照セルＲＣ側から基準電圧端子（ＶＳＳ）側へと切り換えられる。これにより、テストモードにおける参照電流（テスト電流Ｉｔｅｓｔ）は、参照セルによらず、電圧ＶＲＥＦのみによって調整される。この場合、参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂは参照電流を供給するための定電流源として機能する。したがって、たとえば図５に示すように、テストモードにおける参照電流Ｉｔｅｓｔは通常モードのようなバラツキを持たないため、不良ビット判定試験を精度よく行うことが可能となる。
【００４５】
図６は、テストモードにおける不良ビット判定試験の例を示すものである。たとえば、ショートビットを判定するためには、参照電流（テスト電流）Ｉｔｅｓｔ１が、正常な“１”データに相当する電流値の分布（Ｉｍｉｎ）よりも小さい値になるように、電圧ＶＲＥＦにより調整する。そして、この参照電流Ｉｔｅｓｔ１よりも小さい読み出し電流のビット（メモリセルＭＣ）を、センスアンプＳＡによりショートビットと判定する。同様に、たとえばオープンビットを判定するためには、参照電流（テスト電流）Ｉｔｅｓｔ２が、正常な“０”データに相当する電流値の分布（Ｉｍａｘ）よりも大きい値になるように、電圧ＶＥＲＦにより調整する。そして、この参照電流Ｉｔｅｓｔ２よりも大きい読み出し電流のビット（メモリセルＭＣ）を、センスアンプＳＡによりオープンビットと判定する。
【００４６】
実際には、ショートビットおよびオープンビットとなるセンス出力をセンスアンプＳＡ内に蓄積しておき、そのセンスアンプＳＡのセンス出力をもとに、図示せぬ外部のテスタにおいて、当該ビット（メモリセルＭＣ）のショート／オープンの判定が行われる。
【００４７】
上記したように、テストモード時には、参照電圧制御用のｎ型ＭＯＳＦＥＴのソース端子が基準電圧端子（ＶＳＳ）と接続されるようにしている。これにより、テストモードにおける参照電流を、通常モードのようなバラツキを持たないものとすることが可能となる。したがって、通常モードにおける参照電流のようなバラツキを抑制でき、メモリセルとして機能するＭＲ素子の、不良ビット判定試験を精度よく行うことが可能となるものである。
【００４８】
［第２の実施形態］
図７は、本発明の第２の実施形態にしたがった半導体記憶装置の構成例を示すものである。本実施形態では、メモリセルおよび参照セルとして機能する磁気抵抗効果（ＭＲ）素子のテスト回路を備えた、抵抗変化メモリとしての磁気ランダムアクセスメモリ（ＭＲＡＭ）を例に、その主要部について説明する。なお、第１の実施形態と同一部分には同一符号を付して、詳しい説明は割愛する。
【００４９】
図７に示すように、メモリセルアレイＭＣＡの奇数カラムに対応するビット線ＢＭ１には、それぞれ、本体カラム選択トランジスタ２１ａを介して、データバス２２ａが接続されている。奇数カラムに対応するビット線ＢＭ２には、それぞれ、本体カラム選択トランジスタ２３ａを介して、バス２４ａが接続されている。また、メモリセルアレイＭＣＡの偶数カラムに対応するビット線ＢＭ１には、それぞれ、本体カラム選択トランジスタ２１ｂを介して、データバス２２ｂが接続されている。偶数カラムに対応するビット線ＢＭ２には、それぞれ、本体カラム選択トランジスタ２３ｂを介して、バス２４ｂが接続されている。
【００５０】
本体カラム選択トランジスタ２１ａ，２３ａは、カラムデコーダ（図示していない）より、ゲートに与えられる本体カラム選択信号ＣＳＬ１によって、本体カラム選択トランジスタ２１ｂ，２３ｂは、ゲートに与えられる本体カラム選択信号ＣＳＬ０によって、それぞれ制御される。
【００５１】
一方、参照セルアレイＲＣＡの奇数カラムに対応するビット線ＢＲ１には、参照カラム選択トランジスタ２５ａを介して、データバス２２ｂが接続されている。奇数カラムに対応するビット線ＢＲ２には、参照カラム選択トランジスタ２６ａを介して、バス２４ａが接続されている。また、参照セルアレイＲＣＡの偶数カラムに対応するビット線ＢＲ１には、参照カラム選択トランジスタ２５ｂを介して、データバス２２ａが接続されている。偶数カラムに対応するビット線ＢＲ２には、参照カラム選択トランジスタ２６ｂを介して、バス２４ｂが接続されている。
【００５２】
参照カラム選択トランジスタ２５ａ，２６ａは、カラムデコーダより、ゲートに与えられる参照カラム選択信号ＣＳＬＲ１によって、参照カラム選択トランジスタ２５ｂ，２６ｂは、ゲートに与えられる参照カラム選択信号ＣＳＬＲ０によって、それぞれ制御される。
【００５３】
バス２４ａには、接続制御トランジスタ３１ａが接続され、バス２４ｂには、接続制御トランジスタ３１ｂが接続されている。接続制御トランジスタ３１ａ，３１ｂは、コントローラ（後述する）より、それぞれ、ゲートに与えられる接続制御信号Ｖ１ａ，Ｖ１ｂによって制御される。
【００５４】
データバス２２ａには、接続制御トランジスタ３２ａ，３３ａ，３４ａがそれぞれ接続され、データバス２２ｂには、接続制御トランジスタ３２ｂ，３３ｂ，３４ｂがそれぞれ接続されている。接続制御トランジスタ３２ａ，３２ｂは、コントローラより、それぞれ、ゲートに与えられる接続制御信号Ｖ２ａ，Ｖ２ｂによって制御される。接続制御トランジスタ３３ａ，３３ｂは、コントローラより、それぞれ、ゲートに与えられる接続制御信号Ｖ３ａ，Ｖ３ｂによって制御される。接続制御トランジスタ３４ａ，３４ｂは、コントローラより、それぞれ、ゲートに与えられる接続制御信号Ｖ４ａ，Ｖ４ｂによって制御される。接続制御トランジスタ３２ａ，３２ｂには、基準電圧端子（ＶＳＳ）が接続されている。
【００５５】
接続制御トランジスタ３３ａ，３３ｂは、メモリセルＭＣの読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａを介して、センスアンプＳＡの相補の入力ノードの一方に接続されている。接続制御トランジスタ３４ａ，３４ｂは、参照セルＲＣの参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂを介して、センスアンプＳＡの相補の入力ノードの他方に接続されている。
【００５６】
このような構成において、たとえば、アクセス対象のメモリセル（選択メモリセル）ＭＣが偶数カラムに位置するときは、対応する本体カラム選択信号ＣＳＬ０が活性化（ハイレベル“Ｈ”）され、参照カラム選択信号ＣＳＬＲ０が活性化される。また、選択メモリセルＭＣが奇数カラムに位置するときは、対応する本体カラム選択信号ＣＳＬ１が活性化され、参照カラム選択信号ＣＳＬＲ１が活性化される。
【００５７】
そして、通常モードにおいて、選択メモリセルＭＣが偶数カラムの場合は、接続制御信号Ｖ１ｂ，Ｖ３ｂ，Ｖ４ａが“Ｈ”に設定され、接続制御信号Ｖ１ａ，Ｖ２ａ，Ｖ２ｂ，Ｖ３ａ，Ｖ４ｂが非活性（ロウレベル“Ｌ”）に設定される。また、奇数カラムの場合は、接続制御信号Ｖ１ａ，Ｖ３ａ，Ｖ４ｂが“Ｈ”に設定され、接続制御信号Ｖ１ｂ，Ｖ２ａ，Ｖ２ｂ，Ｖ３ｂ，Ｖ４ａが“Ｌ”に設定される。
【００５８】
これに対し、テストモードにおいて、選択メモリセルＭＣが偶数カラムの場合は、接続制御信号Ｖ１ｂ，Ｖ２ａ，Ｖ３ｂ，Ｖ４ａが“Ｈ”に設定され、接続制御信号Ｖ１ａ，Ｖ２ｂ，Ｖ３ａ，Ｖ４ｂが“Ｌ”に設定される。また、奇数カラムの場合は、接続制御信号Ｖ１ａ，Ｖ２ｂ，Ｖ３ａ，Ｖ４ｂが“Ｈ”に設定され、接続制御信号Ｖ１ｂ，Ｖ２ａ，Ｖ３ｂ，Ｖ４ａが“Ｌ”に設定される。
【００５９】
すなわち、通常モードの場合、偶数カラムの選択メモリセルＭＣの読み出し電流は、アドレス信号に対応する本体カラム選択トランジスタ２１ｂ、データバス２２ｂ、接続制御トランジスタ３３ｂ、および、読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａを介して、センスアンプＳＡの相補の入力ノードの一方に供給される。これにより、センスアンプＳＡにおいて、参照カラム選択トランジスタ２５ｂ、データバス２２ａ、接続制御トランジスタ３４ａ、および、参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂを介して、センスアンプＳＡの相補の入力ノードの他方に供給される、偶数カラムの参照セルＲＣの参照電流と比較される。また、奇数カラムの選択メモリセルＭＣの読み出し電流は、アドレス信号に対応する本体カラム選択トランジスタ２１ａ、データバス２２ａ、接続制御トランジスタ３３ａ、および、読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａを介して、センスアンプＳＡの相補の入力ノードの一方に供給される。これにより、センスアンプＳＡにおいて、参照カラム選択トランジスタ２５ａ、データバス２２ｂ、接続制御トランジスタ３４ｂ、および、参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂを介して、センスアンプＳＡの相補の入力ノードの他方に供給される、奇数カラムの参照セルＲＣの参照電流と比較される。
【００６０】
テストモードの場合、センスアンプＳＡにおいて、上記と同様にして相補の入力ノードの一方に供給される偶数カラムの選択メモリセルＭＣの読み出し電流が、接続制御トランジスタ３２ａ、データバス２２ａ、接続制御トランジスタ３４ａ、および、ソース端子が基準電圧端子（ＶＳＳ）に接続された参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂを介して、相補の入力ノードの他方に供給される参照電流と比較される。また、上記と同様にして相補の入力ノードの一方に供給される奇数カラムの選択メモリセルＭＣの読み出し電流が、接続制御トランジスタ３２ｂ、データバス２２ｂ、接続制御トランジスタ３４ｂ、および、ソース端子が基準電圧端子（ＶＳＳ）に接続された参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂを介して、相補の入力ノードの他方に供給される参照電流と比較される。こうして、メモリセルＭＣとして機能するＭＲ素子ＭＲＭの、不良ビット判定試験を行うことが可能となっている。
【００６１】
さらに、テストモードの場合、センスアンプＳＡにおいて、上記と同様にして相補の入力ノードの他方に供給される偶数カラムの参照セルＲＣの参照電流が、接続制御トランジスタ３２ｂ、データバス２２ｂ、接続制御トランジスタ３３ｂ、および、ソース端子が基準電圧端子（ＶＳＳ）に接続された読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａを介して、相補の入力ノードの一方に供給される参照電流と比較される。また、上記と同様にして相補の入力ノードの他方に供給される奇数カラムの参照セルＲＣの参照電流が、接続制御トランジスタ３２ａ、データバス２２ａ、接続制御トランジスタ３３ａ、および、ソース端子が基準電圧端子（ＶＳＳ）に接続された読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａを介して、相補の入力ノードの一方に供給される参照電流と比較される。こうして、参照セルＲＣとして機能するＭＲ素子ＭＲＲの、不良ビット判定試験をも行うことが可能となっている。
【００６２】
図８は、テスト回路を含む、読み出し回路の構成例（機能ブロック）を示すものである。ここでは、主に、センスアンプＳＡとメモリセルＭＣおよび参照セルＲＣとを１つずつ取り出して示している。
【００６３】
図８において、センスアンプＳＡの相補の入力ノードの一方（第１ノードＮＭ）には、メモリセルＭＣの読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａのドレイン端子が接続されている。ｎ型ＭＯＳＦＥＴ１０ａのゲート端子には、電圧ＶＣＬＭＰが印加される。ｎ型ＭＯＳＦＥＴ１０ａのソース端子には、スイッチ回路４１ａを介して、基準電圧端子（ＶＳＳ）またはアドレス信号に応じて複数のメモリセルＭＣの内から選択される１つのメモリセルＭＣが接続されるようになっている。
【００６４】
これに対し、センスアンプＳＡの相補の入力ノードの他方（第２ノードＮＲ）には、参照セルＲＣの参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂのドレイン端子が接続されている。ｎ型ＭＯＳＦＥＴ１０ｂのゲート端子には、電圧ＶＲＥＦが印加される。ｎ型ＭＯＳＦＥＴ１０ｂのソース端子には、スイッチ回路４１ｂを介して、基準電圧端子（ＶＳＳ）または複数の参照セルＲＣの内から選択される１つの参照セルＲＣが接続されるようになっている。
【００６５】
スイッチ回路４１ａ，４１ｂは、たとえば、上記接続制御トランジスタ３２ａ，３２ｂ，３３ａ，３３ｂ，３４ａ，３４ｂからなり、コントローラ１２によって制御される。
【００６６】
なお、図中に示すＭＵＸ１３は、それぞれ、複数のメモリセルＭＣの内から選択される１つのメモリセルＭＣの、ビット線ＢＭ１，ＢＭ２およびワード線ＷＬｎなどとの接続を制御するための回路であり、本体カラム選択トランジスタ２１ａ，２１ｂ，２３ａ，２３ｂおよび接続制御トランジスタ３１ａ，３１ｂを含む。また、複数の参照セルＲＣの内から選択される１つの参照セルＲＣの、ビット線ＢＲ１，ＢＲ２およびワード線ＷＬｎなどとの接続を制御するための回路であり、参照カラム選択トランジスタ２５ａ，２５ｂ，２６ａ，２６ｂおよび接続制御トランジスタ３１ａ，３１ｂを含む。
【００６７】
また、コントローラ１２およびｎ型ＭＯＳＦＥＴ１０ａ，１０ｂのゲート端子（電圧ＶＣＬＭＰ，電圧ＶＲＥＦ）は、たとえば、外部のテスタ（図示していない）によって制御される。
【００６８】
本実施形態の場合、たとえば、スイッチ回路４１ａ，４１ｂおよびコントローラ１２によって接続制御回路が構成され、センスアンプＳＡ、ｎ型ＭＯＳＦＥＴ１０ａ，１０ｂ、スイッチ回路４１ａ，４１ｂ、コントローラ１２、および、基準電圧端子（ＶＳＳ）によって、テスト回路が構成されている。
【００６９】
図９は、センスアンプＳＡの構成例を示すものである。本実施形態の場合、たとえば差動増幅方式の電流センスアンプが用いられる。
【００７０】
図９に示すように、ｐ型ＭＯＳＦＥＴ  Ｑｐ１１，Ｑｐ１２の各一端は、電源電位端（ＶＤＤ）と接続されている。トランジスタＱｐ１１，Ｑｐ１２の各ゲート端子は相互に接続されるとともに、ｐ型ＭＯＳＦＥＴ  Ｑｐ１３のゲート端子と接続されている。トランジスタＱｐ１１，Ｑｐ１２，Ｑｐ１３のゲート端子には、それぞれ、制御信号ＳＥ１が供給される。
【００７１】
トランジスタＱｐ１３の一端は、トランジスタＱｐ１１の他端と接続されるとともに、センスアンプＳＡの第１出力端ＯＵＴとして機能する。トランジスタＱｐ１３の他端は、トランジスタＱｐ１２の他端と接続されるとともに、センスアンプＳＡの第２出力端／ＯＵＴとして機能する。第１出力端ＯＵＴの電位と第２出力端／ＯＵＴの電位は、相補の関係を有する。
【００７２】
電源電位端と共通電位端との間には、ｐ型ＭＯＳＦＥＴ  Ｑｐ１４と２つのｎ型ＭＯＳＦＥＴ  Ｑｎ２１，Ｑｎ２２とが直列に接続されている。トランジスタＱｐ１４およびトランジスタＱｎ２１の各ゲート端子は相互に接続されるとともに、第２出力端／ＯＵＴと接続されている。トランジスタＱｐ１４とトランジスタＱｎ２１との接続ノードは、第１出力端ＯＵＴと接続されている。
【００７３】
電源電位端と共通電位端との間には、ｐ型ＭＯＳＦＥＴ  Ｑｐ１５と２つのｎ型ＭＯＳＦＥＴ  Ｑｎ２３，Ｑｎ２４とが直列に接続されている。トランジスタＱｐ１５およびトランジスタＱｎ２３の各ゲート端子は相互に接続されるとともに、第１出力端ＯＵＴと接続されている。トランジスタＱｐ１５とトランジスタＱｎ２３との接続ノードは、第２出力端／ＯＵＴと接続されている。
【００７４】
トランジスタＱｎ２４のゲート端子は、トランジスタＱｎ２２のゲート端子と接続されるとともに、制御信号ＳＥ２が供給される。
【００７５】
トランジスタＱｎ２１とトランジスタＱｎ２２との接続ノードは、第１入力端ＩＮ１として機能する。第１入力端ＩＮ１は、メモリセルＭＣの読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａと接続されている。トランジスタＱｎ２３とトランジスタＱｎ２４との接続ノードは、第２入力端ＩＮ２として機能する。第２入力端ＩＮ２は、参照セルＲＣの参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂと接続されている。
【００７６】
このセンスアンプＳＡは電流差動増幅型（差動増幅方式）であり、以下に述べるように動作する。まず、動作に先立ち、第１，第２出力端ＯＵＴ，／ＯＵＴが電源電位ＶＤＤへとプリチャージされる。そして、スイッチ回路４１ａ，４１ｂをメモリセルＭＣおよび参照セルＲＣとそれぞれ接続することによって、センスアンプＳＡにセル（読み出し）電流と参照電流とが供給される。この状態において、制御信号ＳＥ１をロウレベル（“Ｌ”）とすることによって、センス動作が開始される。その結果、第１，第２出力端ＯＵＴ，／ＯＵＴに、メモリセルＭＣの保持するデータに応じた電位が現れる。そして、適当な時間を経過した後、制御信号ＳＥ２をハイレベルにすることによって、第１，第２出力端ＯＵＴ，／ＯＵＴの電位が確定する。
【００７７】
図１０は、テストモードにおける不良ビット判定試験の例を示すものである。メモリセルＭＣとして機能するＭＲ素子ＭＲＭの不良ビット判定試験の方法は第１の実施形態に示した方法とほぼ同じなので、ここでは、参照セルＲＣをテスト対象とした場合についてのみ説明する。
【００７８】
テストモードでは、たとえば図８に示したように、メモリセルＭＣの読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａのソース端子に基準電圧端子（ＶＳＳ）が接続され、参照セルＲＣの参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂのソース端子に参照セルＲＣが接続される。この場合、読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａは電圧ＶＣＬＭＰにより制御される定電流源として機能し、参照電圧制御用のｎ型ＭＯＳＦＥＴ１０ｂは電圧ＶＲＥＦに応じて参照電圧を制御するソースフォロワとして機能する。
【００７９】
図１０に示すように、たとえば、参照電流（Ｉｒｅｆ）分布の両端に存在する、参照電流（テスト電流）Ｉｔｅｓｔ１よりも小さい参照電流のビット、および、参照電流（テスト電流）Ｉｔｅｓｔ２よりも大きい参照電流のビットを、それぞれ不良の参照セルＲＣ（Ｔａｉｌ  Ｂｉｔ）と判定する。この不良と判定された参照セルＲＣは、たとえば、同一アレイＲＣＡ内の、より参照電流分布の中心に近い冗長参照セルで置き換える。
【００８０】
このように、本実施形態では、参照セルＲＣをもテスト対象とすることができるため、ある参照セルによって参照電流を安定に生成できないような場合において、このテストモードを備える効果は大きい。
【００８１】
本実施形態の構成によれば、通常モードにおける参照電流のようなバラツキを抑制でき、メモリセルとして機能するＭＲ素子の、不良ビット判定試験を精度よく行うことが可能となるとともに、参照セルとして機能するＭＲ素子の不良ビット判定試験をも精度よく行うことが可能である。
【００８２】
なお、上記した各実施形態においては、いずれもＭＲＡＭを例に説明したが、これに限らず、たとえばＰＲＡＭおよびＲｅＲＡＭといった抵抗変化型の各種のメモリに同様に適用できる。
【００８３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施形態にしたがった、半導体記憶装置（ＭＲＡＭ）の構成例を示す回路図。
【図２】ＭＲ素子の構成例を示す断面図。
【図３】テスト回路を示す構成図。
【図４】通常モードにおける、読み出し電流および参照電流の分布を示す図。
【図５】テストモードにおける、読み出し電流および参照電流の分布を示す図。
【図６】テストモードにおける不良ビット判定試験の方法について説明するために示す図。
【図７】本発明の第２の実施形態にしたがった、半導体記憶装置（ＭＲＡＭ）の構成例を示す回路図。
【図８】テスト回路を示す構成図。
【図９】センスアンプＳＡの構成例を示す回路図。
【図１０】テストモードにおける不良ビット判定試験の方法について説明するために示す図。
【符号の説明】
【００８５】
１０ａ，１０ｂ…ｎ型ＭＯＳＦＥＴ、１１，４１ａ，４１ｂ…スイッチ回路、１２…コントローラ、ＳＡ…センスアンプ、ＭＣ…メモリセル、ＲＣ…参照セル，Ｉｔｅｓｔ，Ｉｔｅｓｔ１，Ｉｔｅｓｔ２…参照電流。
【図１】
0004768770.tif 000002
【図２】
0004768770.tif 000003
【図３】
0004768770.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0004768770.tif 000008
【図８】
0004768770.tif 000009
【図９】
0004768770.tif 000010
【図１０】
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