(57)【特許請求の範囲】
【請求項１】
データを記憶する揮発性のメモリセルを含む複数の第１メモリブロックと、
前記第１メモリブロックに記憶された前記データを再生するためのデータを記憶する揮発性のメモリセルを含む第２メモリブロックと、
外部からコマンドを受信し、前記第１メモリブロックをアクセスするための読み出しコマンドまたは書き込みコマンドを発生する第１コマンド発生回路と、
前記第１または第２メモリブロックのリフレッシュ動作を実行するために第２コマンドを発生する第２コマンド発生回路と、
リフレッシュ動作を実行する前記第１および第２メモリブロックのいずれかを示し、前記第２コマンド毎にカウントアップするリフレッシュカウンタと、
前記読み出しコマンドによりアクセスされる前記第１メモリブロックが前記リフレッシュカウンタにより示された前記第１メモリブロックと同じとき、前記第２コマンドの発生の有無に拘わらず、前記第２メモリブロックに記憶されたデータを用いて、該第１メモリブロックの読み出しデータを再生する読み出し制御回路と、
前記書き込みコマンドおよび前記第２コマンドによりアクセスされる前記第１メモリブロックが同じとき、コマンドの受付順に該コマンドに応じた動作を実行する書き込み制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記第２コマンドは、前記メモリセルのリフレッシュ動作を実行するために周期的に発生するリフレッシュコマンドであることを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記書き込みコマンドの最小供給間隔である外部書き込みサイクルは、前記第１および第２メモリブロックに対する実際の書き込み動作時間である内部書き込みサイクルより長く設定されていることを特徴とする半導体メモリ。
【請求項４】
請求項２記載の半導体メモリにおいて、
前記第１および第２メモリブロックのうち１つだけが、前記リフレッシュコマンドに応答して動作することを特徴とする半導体メモリ。
【請求項５】
請求項４記載の半導体メモリにおいて、
前記リフレッシュカウンタは、前記第１および第２メモリブロックのいずれかを選択するためのビットを含むことを特徴とする半導体メモリ。
【請求項６】
請求項４記載の半導体メモリにおいて、
データを入出力する複数のデータ入出力端子を備え、
前記第１メモリブロックは、互いに異なる前記データ入出力端子に対応してそれぞれ形成されていることを特徴とする半導体メモリ。
【請求項７】
請求項４記載の半導体メモリにおいて、
前記第１メモリブロックと前記第２メモリブロックとで構成される複数のメモリグループを備え、
前記リフレッシュコマンドに応答するリフレッシュ動作は、複数の前記メモリグループ内の前記第１メモリブロックのいずれかまたは前記第２メモリブロックに対して実行されることを特徴とする半導体メモリ。
【請求項８】
請求項７記載の半導体メモリにおいて、
前記各メモリグループ内において、前記第１および第２メモリブロックは、第１方向に沿って配列され、
前記メモリグループは、第１方向と直交する第２方向に沿って配列され、
前記リフレッシュコマンドに応答するリフレッシュ動作は、前記第２方向に並ぶ前記第１または第２メモリブロックに対して実行されることを特徴とする半導体メモリ。
【請求項９】
請求項２記載の半導体メモリにおいて、
外部クロックを受信し、内部回路の同期信号である内部クロックを生成するクロック発生回路と、
前記書き込みコマンドを前記外部クロックの第１エッジに同期して受信する第１コマンド受信回路と、
前記リフレッシュコマンドを前記外部クロックの第２エッジに同期して受信する第２コマンド受信回路と、
前記第１および第２コマンド受信回路で受信した前記書き込みコマンドおよび前記リフレッシュコマンドの実行順を決める調停回路とを備えていることを特徴とする半導体メモリ。
【請求項１０】
請求項１記載の半導体メモリにおいて、
外部クロックを受信し、内部回路の同期信号である内部クロックを生成するクロック発生回路を備え、
前記第１コマンド発生回路は、前記外部クロックの第１エッジおよび第２エッジに同期してそれぞれ前記コマンドを受信し、受信した両コマンドに応じて前記読み出しコマンドまたは前記書き込みコマンドを発生することを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、定期的にメモリセルのリフレッシュ動作が必要なダイナミックRAMに関する。特に、本発明は、外部からのリフレッシュ要求を必要とせず、リフレッシュ動作を内部で自動的に実行する技術に関する。
【０００２】
【従来の技術】
DRAMは、メモリセルを小さく構成できるため高集積化に適している。しかし、DRAMは、メモリセルに記憶されたデータを保持するためにリフレッシュ動作を必要とする。リフレッシュ動作は、各メモリセルに対して定期的に実行する必要がある。リフレッシュ要求が発生したときには、読み出し動作および書き込み動作より優先してリフレッシュ動作を実行しなくてはならない。
例えば、DRAMを搭載するシステムにおいて、DRAMを制御するメモリコントローラは、自身のリフレッシュタイマーからリフレッシュ要求が発生したときに、読み出しコマンド（または書き込みコマンド）より優先して、DRAMにリフレッシュコマンドを供給する。
【０００３】
一方、SRAMは、DRAMのようにリフレッシュ動作は不要である。しかし、SRAMは、１ビットのセルを構成する素子数がDRAMに比べて多いため、大容量化には不利である。
【０００４】
【発明が解決しようとする課題】
従来のDRAMでは、メモリコントローラがリフレッシュ動作も制御するため、制御が複雑になるという問題があった。また、リフレッシュ動作中は、読み出し動作および書き込み動作を実行できないため、データ転送レートがSRAMに比べ低下するという問題があった。
一方、SRAMにおいては、上述したように大容量化が困難であり、また、メモリセルが大きいため、チップコストがDRAMに比べ大幅に高いという問題があった。
【０００５】
本発明の目的は、DRAMの大容量とSRAMの使いやすさを兼ね備えた半導体メモリを提供することにある。
本発明の別の目的は、外部からの読み出し動作の要求に対して高速に応答するとともに、高いデータ転送レートを有する半導体メモリを提供することにある。
【０００６】
【課題を解決するための手段】
本発明の半導体メモリは、データを記憶する複数の第１メモリブロックと、第１メモリブロックに記憶されたデータを再生するためのデータを記憶する第２メモリブロックとを有している。例えば、第２メモリブロックは、データとして第１メモリブロックのパリティビットを記憶する。第１コマンド発生回路は、外部からコマンドを受信し、受信したコマンドに応じて第１メモリブロックをアクセスするための読み出しコマンドまたは書き込みコマンドを発生する。第２コマンド発生回路は、第１または第２メモリブロックをアクセスするために第２コマンドを発生する。
【０００７】
読み出し制御回路は、読み出しコマンドおよび第２コマンドによりアクセスされる第１メモリブロックが同じとき、すなわち、読み出しコマンドと第２コマンドとが競合したときに、第２コマンドに応じて第１メモリブロックをアクセスする。また、読み出し制御回路は、読み出しコマンドに応じた動作をするために、本来第１メモリブロックから読み出される読み出しデータを、第２メモリブロックおよび他の第１メモリブロックに記憶されたデータを用いて再生する。このため、読み出しコマンドと第２コマンドとが競合しても、読み出し動作時間が延びることはない。すなわち、第２コマンドの発生は、読み出し動作に影響しない。
【０００８】
書き込み制御回路は、書き込みコマンドおよび第２コマンドによりアクセスされる第１メモリブロックが同じとき、コマンドの受付順に該コマンドに応じた動作を実行する。例えば、第２コマンドの発生が書き込みコマンドの供給より早い場合、書き込み制御回路は、まず、第２コマンドに応じて第１メモリブロックをアクセスし、その後書き込み動作を実行する。このとき、半導体メモリ内の書き込み動作は通常より遅れるが、外部からのアドレスおよび書き込みデータ等の供給タイミングは変える必要ない。このため、第２コマンドの発生は、書き込み動作に影響しない。
【０００９】
このように、半導体メモリを使用するユーザは、半導体メモリの内部で発生する第２コマンドと、ユーザが供給した読み出しコマンドおよび書き込みコマンドとの競合を認識することなく、読み出し動作および書き込み動作を実行できる。したがって、ユーザに使い易い半導体メモリを提供できる。
本発明の半導体メモリでは、第１および第２メモリブロックは、時間とともにデータが消失する揮発性のメモリセルで構成されている。第２コマンドは、メモリセルのリフレッシュ動作を実行するために周期的に発生するリフレッシュコマンドである。このため、ユーザは、リフレッシュを全く意識することなく半導体メモリを使用できる。例えば、本発明がDRAMに適用された場合、DRAMを搭載するシステム上にリフレッシュコントローラは不要になる。すなわち、ユーザはSRAMと同じ感覚でこのDRAMを使用できる。
【００１０】
本発明の半導体メモリでは、書き込みコマンドの最小供給間隔である外部書き込みサイクルは、第１および第２メモリブロックに対する実際の書き込み動作時間である内部書き込みサイクルより長く設定されている。書き込みコマンドが複数回供給される間に、必ずリフレッシュサイクルを挿入できる。このため、書き込みコマンドが多数回連続して供給されても、メモリセルに保持されているデータが破壊することはない。例えば、クロック同期式の半導体メモリでは、外部書き込みサイクルがｎクロックサイクル（ｎは１以上の整数）のとき、内部書き込みサイクルをｎ−0.5クロックサイクルに設定する。この場合、リフレッシュサイクルが３.５クロックサイクルのとき、７回の書き込み動作に１回リフレッシュサイクルを挿入できる。
【００１１】
本発明の半導体メモリでは、リフレッシュコマンドに応答して同時に動作するメモリブロックは、第１および第２メモリブロックのうち１つだけである。このため、読み出し動作を実行する第１メモリブロックがリフレッシュ動作中でも、他のメモリブロックを使用して読み出しデータを確実に再生できる。第２メモリブロックがリフレッシュ動作中には、読み出しコマンドに対応する第１メモリブロックからデータを直接読み出せばよい。
【００１２】
本発明の半導体メモリでは、リフレッシュカウンタは、リフレッシュ動作を実行する第１および第２メモリブロックのいずれかを順次示す。リフレッシュカウンタにより示されたメモリブロックに対する読み出しコマンドが供給されたとき、読み出し制御回路は、そのメモリブロックに対するリフレッシュ動作が実行されていなくても、第２メモリブロックに記憶されたデータを用いて読み出しデータを再生する。このため、読み出しコマンドの直前または直後にリフレッシュ要求が発生した場合にも、読み出し制御回路は、他のメモリブロックを使用して読み出しデータを再生すればよい。リフレッシュカウンタのカウンタの値にしたがって通常動作または再生動作のどちらを実行するかを予め決めておくことで、読み出し制御回路の制御が容易になり、簡易な回路構成にできる。
【００１３】
本発明の半導体メモリは、データを入出力する複数のデータ入出力端子を有している。第１メモリブロックは、互いに異なるデータ入出力端子に対応してそれぞれ形成されている。すなわち、読み出し動作時に、常に全ての第１メモリブロックが動作し、読み出しデータが出力される。リフレッシュ要求が発生した場合、リフレッシュ動作により読み出せないデータは、データ入出力端子から出力される読み出しデータのうち常に１ビットだけになる。このため、他の第１メモリブロックおよび第２メモリブロックを使用して、リフレッシュ中の第１メモリブロックに記憶されているデータを確実に再生できる。
【００１４】
これに対し、第１メモリブロックが、アドレスに対応して形成された場合、１つの第１メモリブロックが複数のデータ入出力端子に対応する。このため、読み出しデータを再生するための第２メモリブロックの容量を大きくする必要がある。また、読み出し制御回路の読み出し制御も複雑になる。
本発明の半導体メモリは、第１メモリブロックと第２メモリブロックとで構成される複数のメモリグループを有している。リフレッシュコマンドに応答するリフレッシュ動作は、複数のメモリグループ内の第１メモリブロックのいずれかまたは第２メモリブロックに対して実行される。すなわち、読み出し動作および書き込み動作は、メモリグループ毎に実行され、リフレッシュ動作は、複数のメモリグループで実行される。このため、全てのメモリセルをリフレッシュするために必要なリフレッシュコマンドの発生回数を最小限にでき、リフレッシュコマンドの発生間隔を長くできる。
【００１５】
本発明の半導体メモリでは、各メモリグループ内において、前記第１および第２メモリブロックは、第１方向に沿って配列されている。メモリグループは、第１方向と直交する第２方向に沿って配列されている。リフレッシュコマンドに応答するリフレッシュ動作は、第２方向に並ぶ前記第１または第２メモリブロックに対して実行される。読み出し動作および書き込み動作で同時に活性化するメモリブロックを第１方向に配列し、リフレッシュ動作で同時に活性化するメモリブロックを第２方向に配列することで、例えば、センスアンプまたはデコーダ等を複数のメモリグループで共有することで、チップサイズを小さくできる。
【００１６】
本発明の半導体メモリでは、クロック発生回路は、外部クロックを受信し、内部回路の同期信号である内部クロックを生成する。第１コマンド受信回路は、書き込みコマンドを外部クロックの第１エッジに同期して受信する。第２コマンド受信回路は、リフレッシュコマンドを外部クロックの第２エッジに同期して受信する。調停回路は、第１および第２コマンド受信回路で受信した書き込みコマンドおよびリフレッシュコマンドの実行順を決める。書き込みコマンドおよびリフレッシュコマンドは、少なくとも半クロック以上ずれて受信されるため、これ等コマンドの先着判定を容易にできる。すなわち、調停回路を簡易に構成できる。
【００１７】
本発明の半導体メモリでは、クロック発生回路は、外部クロックを受信し、内部回路の同期信号である内部クロックを生成する。第１コマンド発生回路は、外部クロックの第１エッジおよび第２エッジに同期してそれぞれコマンドを受信し、受信した両コマンドに応じて読み出しコマンドまたは書き込みコマンドを発生する。例えば、第１エッジは、アップエッジであり、第２エッジは、アップエッジに続くダウンエッジである。隣接する２つのエッジでそれぞれコマンドを受信することで、コマンドの入力期間を短くでき、アクセス時間を短縮できる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、半導体メモリの書き込み動作の基本原理を示している。本発明では、書き込み動作を実行するために必要な内部回路の動作時間（内部書き込みサイクルtIRC）を、外部から供給される書き込みコマンドWRAの最小供給間隔（外部書き込みサイクルtERC）より小さくなるように設計されている。例えば、外部書き込みサイクルtERCは、４クロックサイクルに設定され、内部書き込みサイクルtIRCは、外部書き込みサイクルtERCより０.５クロック少ない３.５クロックサイクルに設定されている。０.５クロックの余裕を積み重ねることで、複数の書き込みサイクルの間に、リフレッシュサイクルを挿入することが可能になる。
【００１９】
具体的には、７つの外部書き込みサイクル（２８クロックサイクル）中、実際に書き込み動作を実行している内部書き込みサイクルは、２４.５クロックサイクルである。すなわち、書き込み動作を７回実行する間に３.５クロックサイクルの余裕が生じる。この余裕を利用してリフレッシュ動作を実行することで、リフレッシュ動作を外部から認識することなく実行できる。一般的には、ｎ回の外部書き込みサイクル中に、ｎ回の内部書き込み動作と１回のリフレッシュ動作を実行できれば、外部に対してリフレッシュを隠すことができる。
【００２０】
図において、最初の書き込み動作WRITE0は、書き込みコマンドWRAに同期して実行されるため、書き込み動作完了後に０.５クロックの余裕ができる。次の書き込み動作WRITE1を実行中に、リフレッシュ要求REFRQが発生する。リフレッシュ要求REFRQは、例えば、クロック信号CLKの立ち下がりエッジに同期して発生する。リフレッシュ動作は、書き込み動作WRITE1の終了を待って実行される。さらに、２番目の書き込みコマンドWRAに伴う書き込み動作WRITE2は、リフレッシュ動作の完了を待って実行される。同様に、３〜７番目の書き込み動作WRITE3-7は、それぞれ直前の書き込み動作WRITE2-6の完了を待って実行される。
【００２１】
書き込み動作では、半導体メモリを搭載するシステムは、書き込みデータが実際にメモリセルに書き込まれるタイミングを認識する必要がない。このため、上述のように書き込みコマンドWRAから実際の書き込み動作までの時間が変化しても、システムに問題は発生しない。ただし、データがメモリセルに書き込まれる前に、そのメモリセルに対する読み出しコマンドが供給される場合、メモリセルに書き込まれる前の書き込みデータを読み出しデータとして出力する制御回路が必要になる。
【００２２】
書き込み動作WRITE7により、外部書き込みサイクルと内部書き込みサイクルとのずれが解消される。この後の書き込み動作WRITE8-9は、それぞれ書き込みコマンドWRAに同期して実行される。
図２は、半導体メモリの読み出し動作の基本原理を示している。半導体メモリは、例えば、９個のデータ入出力端子DQ0-8を有している。本発明では、データ入出力端子DQ0-8にそれぞれ対応して、９個のメモリブロックBLKDQ0-8（第１メモリブロック）と、９ビットの書き込みデータDQ0-8のパリティビットを格納するメモリブロックBLKP（第２メモリブロック）とが形成されている。すなわち、書き込みデータDQ0-8およびパリティビットにより、１符号語が構成されている。１回のリフレッシュ動作は、メモリブロックBLKDQ0-8、BLKPのいずれかで実行される。リフレッシュ動作により読み出し動作が実行できないメモリブロックは、１符号語中の１つだけである。したがって、リフレッシュ動作中のメモリブロックを除くメモリブロックだけで、リフレッシュ動作中のメモリブロックの読み出しデータを容易に再生できる。
【００２３】
図に示したように、書き込み動作において、書き込みデータDQ0-8が"011101010"の場合、"1"の数が偶数になるように、メモリブロックBLKPに"1"が書き込まれる（偶数パリティの例）。このとき、網掛けで示したメモリブロックBLKDQ1がリフレッシュ動作を実行しているとき、図１に示したように、メモリブロックBLKDQ1の書き込み動作のみがずれて実行される。
【００２４】
読み出し動作において、メモリブロックBLKDQ1がリフレッシュ動作を実行しているとき、メモリブロックBLKDQ0、2-8、BLKPからの読み出しデータがEOR演算される。さらに、このEOR演算結果と、リフレッシュ動作を実行しているメモリブロックBLKDQ1からの読み出しデータとがEOR演算され、その結果が読み出しデータとして出力される。
【００２５】
より詳細には、メモリブロックBLKDQ1からのデータ（本来の読み出しデータではない）が、メモリセルに保持されているデータと同じ場合、最初のEOR演算の結果は、必ず"0"になる。このため、次のEOR演算によりメモリブロックBLKDQ1からのデータがそのまま出力される。
一方、メモリブロックBLKDQ1からのデータが、メモリセルに保持されているデータと反対の場合、最初のEOR演算結果は必ず"1"になる。このため、次のEOR演算によりメモリブロックBLKDQ1からのデータが反転されて出力される。
【００２６】
リフレッシュ動作を実行していないメモリブロックBLKDQ0、2-8からの読み出しデータは、EOR演算をすることなく直接出力される。リフレッシュ動作を実行しているメモリブロックBLKDQ1からの読み出しデータの遅れは、メモリブロックBLKDQ0、2-8からの読み出しデータに比べ、EORゲートの遅延時間だけである。この結果、アクセス時間が大幅に低下することはない。
【００２７】
図３は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にCMOSプロセスを使用して、クロック同期式のDDR（Double Data Rate）半導体メモリとして形成されている。DDRは、クロック信号（データストローブ信号を含む）の立ち上がりエッジおよび立ち下がりエッジの両方に同期してデータを入出力するインタフェースである。半導体メモリは、入力制御ブロック１００、リフレッシュ制御ブロック２００、データ制御ブロック３００、バンクBK0-3、モードレジスタ２、データレイテンシ制御回路４、ビジーレジスタ６、およびDLL（Delayed Locked Loop）回路８を有している。
【００２８】
半導体メモリは、外部からクロック信号CLK、/CLK（外部クロック）、基準電圧VREF、チップセレクト信号/CS、ファンクション信号FN、バンクアドレス信号BA1-0、アドレス信号A14-0、リセット信号/RSTを受ける入力端子、およびデータ信号DQA8-0、DQB8-0、DQC8-0、DQD8-0、データストローブ信号DQSA、DQSB、DQSC、DQSDを入出力する入出力端子を有している。すなわち、半導体メモリは、後述する４つのデータグループBYTEA、BYTEB、BYTEC、BYTEDごとに９ビットのデータ入出力端子およびデータストローブ端子を有している。ここで、頭に"/"が付く信号は、負論理を示している。太線で示した信号線は、複数本で構成されていることを示している。太線で示した信号線が接続された回路は、各信号線に対応する複数の回路で構成されている。
【００２９】
入力制御ブロック１００は、クロックバッファ（クロック発生回路）１０、コマンドラッチ・デコーダ（第１コマンド発生回路、第１コマンド受信回路）１２、バンクアドレスラッチ・デコーダ１４、およびアドレスラッチ１６を有している。入力制御ブロック１００の詳細は、後述する図１０〜図１２で説明する。
リフレッシュ制御ブロック２００は、リフレッシュタイマ（第２コマンド発生回路）２０、リフレッシュ要求回路（第２コマンド受信回路）２２、およびリフレッシュカウンタ２４を有している。リフレッシュタイマ２０は、所定の間隔でリフレッシュ起動信号REFS（リフレッシュコマンド）を出力する。リフレッシュ要求回路２２は、リフレッシュ起動信号REFSを受け、受けた信号を内部クロック信号ICLKの立ち下がりエッジに同期してリフレッシュ要求信号REFRQ（リフレッシュコマンド）として出力する。リフレッシュカウンタ２４は、リフレッシュ要求信号REFRQの立ち上がりエッジに同期してカウント動作し、リフレッシュアドレスREFADとして出力する。リフレッシュアドレスREFADの詳細は、後述する図１４で説明する。
【００３０】
データ制御ブロック３００は、データグループBYTEA、BYTEB、BYTEC、BYTEDにそれぞれ対応する入出力制御回路３０Ａ、３０Ｂ、３０Ｃ、３０Ｄを有している。データ制御ブロック３００の詳細は、後述する図２７〜図４２で説明する。
モードレジスタ２は、コマンドラッチ・デコーダ１２からモードレジスタコマンド信号MRSPを受け、アドレス信号に応じて値がセットされる。モードレジスタ２は、レジスタの内容に応じてバーストタイプ信号SEQ/INTおよびバースト長信号BL4/2等を内部回路に出力する。モードレジスタ２の詳細は、後述する図５〜図６で説明する。
【００３１】
データレイテンシ制御回路４は、コマンドラッチ・デコーダ１２からの読み出しコマンド信号RDAP、RLALP、書き込みコマンド信号WRAP、WLALP、および内部クロック信号ICLK、/ICLKを受け、データ制御ブロック３００に制御信号を出力している。
ビジーレジスタ６は、バンクBK0-3からそれぞれビジー信号BDQ0-8、BDQPを受け、受けた信号をデータ入出力端子のビット番号毎にOR演算しビジーフラグ信号BFDQ0-8（BFDQ#）として出力している。
【００３２】
DLL回路８は、内部クロック信号ICLKの位相を調整して位相調整クロック信号PCLKを生成している。データ制御ブロック３００の各入出力制御回路３０Ａ、３０Ｂ、３０Ｃ、３０Ｄは、読み出し動作時に位相調整クロック信号PCLKに同期してデータストローブ信号DQSA、DQSB、DQSC、DQSDをそれぞれ出力する。すなわち、DLL回路８は、データストローブ信号DQSA、DQSB、DQSC、DQSDの位相を、外部から供給されるクロック信号CLKの位相に合わせるための回路である。
【００３３】
バンクBK0-3は、DRAMのメモリセルを有する複数のメモリコアをそれぞれ有している。バンクBK0-3の詳細は、後述する図１３〜図２６で説明する。
図４は、コマンド入力に対する半導体メモリの状態遷移図を示している。半導体メモリは、太線の楕円で示した３つの動作モードと、細線の楕円で示した４つの動作状態とを有している。動作モードには、読み出し動作モードREAD、書き込み動作モードWRITE、およびモードレジスタ設定モードMODEがある。動作状態には、待機状態DESL（Stand By）、活性状態ACTIVER、ACTIVEWおよびリセット状態CHIP-RESETがある。この半導体メモリは、リフレッシュ動作を外部が認識することなく自動的に実行するため、リフレッシュモードあるいはリフレッシュコマンドは存在しない。
【００３４】
各動作モードおよび各動作状態は、読み出しコマンドRDA、書き込みコマンドWRA、モードレジスタ設定コマンドMRS、下位アドレスラッチコマンドLAL、ディセレクトコマンドDESLをそれぞれ受けたとき、またはリセット端子/RSTで所定の電圧を受けたときに移行する。矢印は、移行する方向を示している。
RDAコマンド、WRAコマンド、MRSコマンド、LALコマンド、およびDESLコマンドは、チップセレクト信号/CSおよびファンクション信号FNにより決まるコマンドである。これ等のコマンドのうち、細い矢印で示したRDAコマンド、WRAコマンドは、待機状態DESLで受け付け可能な第１コマンドである。破線の矢印で示したMRSコマンド、LALコマンドは、活性状態ACTIVER、ACTIVEWで受け付け可能な第２コマンドである。すなわち、第２コマンドは、第１コマンドを受けた後に受け付け可能なコマンドである。したがって、読み出し動作モード、書き込み動作モード、モードレジスタ設定モードへは、第１コマンドを受けた後、さらに第２コマンドを受けることで移行する。また、活性状態ACTIVER、ACTIVEWの期間は、第１コマンドを受けた後、第２コマンドを受けるまでの一時期である。
【００３５】
太い実線で示した矢印は、外部からのコマンドに関係なく自動的に待機状態DESLに戻ることを示している。すなわち、半導体メモリは、読み出し動作、書き込み動作、およびモードレジスタ２の設定動作の後、外部の制御を受けることなく待機状態DESLに移行する。
なお、書き込み動作モードの"バッファ"は、半導体メモリがレイトライト機能を有していることを示している。レイトライトとは、書き込みデータを一時バッファに保持し、保持した書き込みデータを次の書き込みコマンドに同期してメモリセルに書き込む機能である。レイトライト機能により、読み出し動作後に書き込みコマンドWRAを早く供給でき、データのバス占有率を向上できる。
【００３６】
図５は、第１および第２コマンドを受け付けるための信号の状態を示している。図において、記号"H"は高レベルを示し、記号"L"は低レベルを示し、記号"X"は任意の高レベルまたは低レベルを示し、記号"BA"はバンクアドレスを示し、記号"UA"は上位アドレスを示している。また、記号"VW"、"TE"、"V"は、所定の高レベルまたは低レベルを示している。第１コマンドおよび第２コマンドは、クロック信号CLKの連続する立ち上がりエッジおよび立ち下がりエッジに同期してそれぞれ受信される。
【００３７】
図３に示したコマンドラッチ・デコーダ１２は、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが高レベルのときに、DESLコマンドを受け付ける。半導体メモリの状態は、DESLコマンドを受けることで、再び待機状態DESLになる。すなわち、DESLコマンドは、チップの非選択状態を保持するコマンドである。
【００３８】
コマンドラッチ・デコーダ１２は、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベル、ファンクション信号FNが高レベルのときにRDAコマンドを受け付ける。RDAコマンドの受け付けと同時に、バンクアドレス信号BA1-0がバンクアドレスBAとして、アドレス信号A14-0が上位アドレスUAとして取り込まれる。半導体メモリの状態は、RDAコマンドの受け付けにより図４の活性状態ACTIVERになる。
【００３９】
コマンドラッチ・デコーダ１２は、クロック信号CLKの立ち上がりエッジで、チップセレクト信号/CSが低レベル、ファンクション信号FNが低レベルのときにWRAコマンドを受け付ける。WRAコマンドの受け付けと同時に、バンクアドレス信号BA1-0がバンクアドレスBAとして、アドレス信号A14-0が上位アドレスUAとして取り込まれる。半導体メモリの状態は、WRAコマンドの受け付けにより図４の活性状態ACTIVEWになる。
【００４０】
コマンドラッチ・デコーダ１２は、活性状態ACTIVERにおいて、クロック信号CLKの立ち下がりエッジで、チップセレクト信号/CSが高レベルのときにLALコマンドを受け付ける。LALコマンドの受け付けと同時に、アドレス信号A5-0が下位アドレスLAとして取り込まれる。半導体メモリは、LALコマンドの受け付け後、読み出し動作を実行し、その後待機状態DESLに戻る。
【００４１】
コマンドラッチ・デコーダ１２は、活性状態ACTIVEWにおいて、クロック信号CLKの立ち下がりエッジで、チップセレクト信号/CSが高レベルのときにLALコマンドを受け付ける。LALコマンドの受け付けと同時にアドレス信号A14-7が可変書き込み長VWとして、アドレス信号A5-0が下位アドレスLAとして取り込まれる。可変書き込み長VWは、後述する図７〜図９に示すように、書き込みデータのマスクを設定するビットである。半導体メモリは、LALコマンドの受け付け後、書き込み動作を実行し、その後待機状態DESLに戻る。このように、読み出し動作および書き込み動作のいずれを実行するかは、LALコマンドだけでは決まらない。換言すれば、第１および第２コマンドに基づいて動作モードが絞り込まれていく。
【００４２】
コマンドラッチ・デコーダ１２は、活性状態ACTIVERにおいて、クロック信号CLKの立ち下がりエッジで、チップセレクト信号/CSが低レベルのときにMRSコマンドを受け付ける。MRSコマンドの受け付けと同時に、アドレス信号A7、A3、A2-0が、それぞれテストイネーブルビットTE、バーストタイプビット、バースト長ビットとして取り込まれる。
【００４３】
テストイネーブルビットTEは、動作モードを通常モードまたはテストモードに設定するビットである。テストイネーブルビットTEが低レベルのとき通常動作モードに移行し、テストイネーブルビットTEが高レベルのときテストモードに移行する。テストモードは、半導体メーカが製造工程で使用するモードである。すなわち、ユーザは、MRSコマンドを供給する際にアドレスA7を、低レベルにしなくてはならない。
【００４４】
バーストタイプBTは、読み出しデータを出力する順番を設定するビットである。バーストタイプBTが低レベルのとき、読み出しデータはシーケンシャルモードで出力され、バーストタイプBTが高レベルのとき、読み出しデータはインターリーブモードで出力される。シーケンシャルモードおよびインターリーブモードの詳細は、後述する図６で説明する。
【００４５】
バースト長BLは、１回の読み出し動作で読み出しデータを連続して出力する数、および１回の書き込み動作で書き込みデータを連続して出力する数を設定する。バースト長ビットが２進数で"001"のとき、バースト長BLは"2"に設定され、バースト長ビットが２進数で"010"のとき、バースト長BLは"4"に設定される。
図６は、読み出し動作時のデータの出力順を示している。図中の"バーストカウント"は、出力される読み出しデータのアドレスを示している。バースト長BLが"2"のとき、LALコマンドとともに供給されたアドレスA0を先頭にして２つの読み出しデータが連続して出力される。
【００４６】
バースト長BLが"4"、かつシーケンシャルモードの場合、LALコマンドとともに供給されたアドレスA1-0を先頭にして４つの読み出しデータが連続して出力される。バースト長BLが"4"、かつインタリーブモードの場合、LALコマンドとともに供給されたアドレス信号A1-0が、"10"、"00"のとき、出力される読み出しデータの順序は、シーケンシャルモードと同じである。一方、アドレス信号A1-0が、"01"、"11"のとき、２番目および４番目アドレスが、シーケンシャルモードに対して入れ替わって、読み出しデータが出力される。
【００４７】
図７は、データマスク制御回路（図示せず）に供給される可変書き込み長VWの詳細を示している。可変書き込み長VWを設定するアドレスA14-13（VWa0-1）、A12-11（VWb0-1）、A10-9（VWc0-1）、A8-7（VWd0-1）は、データグループBYTEA、BYTEB、BYTEC、BYTED毎にそれぞれ割り当てられている。すなわち、２ビットのビットVW0-1で書き込みデータのどのビットをマスクするかが決められる。図中の書き込みデータD0、D1、D2、D3は、バースト長BLに応じて供給される書き込みデータを示しており、網掛けの書き込みデータは、マスクされることを示している。マスクされた書き込みデータは、メモリセルに書き込まれない。
【００４８】
データマスク制御回路は、バースト長BLが"2"の場合、ビットVW0-1が"00"のとき全ての書き込みデータをマスクし、ビットVW0-1が"10"のとき全ての書き込みデータを書き込み、ビットVW0-1が"11"のとき最初の１ワードのみを書き込む。ここで、１ワードとは、各データグループBYTEA、BYTEB、BYTEC、BYTEDにおける９ビットの書き込みデータDQ8-0を示している。
【００４９】
データマスク制御回路は、バースト長BLが"4"の場合、ビットVW0-1が"00"のとき全ての書き込みデータをマスクし、ビットVW0-1が"01"のとき全ての書き込みデータを書き込み、ビットVW0-1が"10"のとき最初の２ワードのみを書き込み、ビットVW0-1が"11"のとき最初の１ワードのみを書き込む。
図８および図９は、バースト長BLが"2"および"4"の場合における可変書き込み長VWを変えたときの書き込み動作を示している。
【００５０】
図８において、書き込みコマンドWRAおよび下位アドレスラッチコマンドLALが、０番目のクロック信号CLKの立ち上がりエッジおよび立ち下がりエッジに同期してそれぞれ供給される。LALコマンドとともに供給されるアドレスA14-13（VWa0-1）、A12-11（VWb0-1）、A10-9（VWc0-1）、A8-7（VWd0-1）は、それぞれ"00"、"01"、"11"、"11"である。３番目のクロック信号CLK立ち上がりエッジおよび立ち下がりエッジに同期して、各データグループBYTEA、BYTEB、BYTEC、BYTED毎に書き込みデータD0、D1が供給される。半導体メモリは、LALコマンドとともに供給されたアドレスA14-7に従い、書き込みデータをマスクする。
【００５１】
同様に、書き込みコマンドWRAおよび下位アドレスラッチコマンドLALが、４番目のクロック信号CLKの立ち上がりエッジおよび立ち下がりエッジに同期してそれぞれ供給される。LALコマンドとともに供給されるアドレスA14-13（VWa0-1）、A12-11（VWb0-1）、A10-9（VWc0-1）、A8-7（VWd0-1）は、それぞれ"11"、"00"、"01"、"11"である。７番目のクロック信号CLK立ち上がりエッジおよび立ち下がりエッジに同期して、各データグループBYTEA、BYTEB、BYTEC、BYTED毎に書き込みデータD0、D1がそれぞれ供給される。半導体メモリは、LALコマンドとともに供給されたアドレスA14-7に従い、書き込みデータをマスクする。
【００５２】
図９において、書き込みコマンドWRAおよび下位アドレスラッチコマンドLALが、０番目のクロック信号CLKの立ち上がりエッジおよび立ち下がりエッジに同期してそれぞれ供給される。LALコマンドとともに供給されるアドレスA14-13（VWa0-1）、A12-11（VWb0-1）、A10-9（VWc0-1）、A8-7（VWd0-1）は、それぞれ"00"、"01"、"10"、"11"である。２番目と３番目のクロック信号CLK立ち上がりエッジおよび立ち下がりエッジに同期して、各データグループBYTEA、BYTEB、BYTEC、BYTED毎に書き込みデータD0、D1、D2、D3が供給される。半導体メモリは、LALコマンドとともに供給されたアドレスA14-7に従い、書き込みデータをマスクする。
【００５３】
同様に、書き込みコマンドWRAおよび下位アドレスラッチコマンドLALが、４番目のクロック信号CLKの立ち上がりエッジおよび立ち下がりエッジに同期してそれぞれ供給される。LALコマンドとともに供給されるアドレスA14-13（VWa0-1）、A12-11（VWb0-1）、A10-9（VWc0-1）、A8-7（VWd0-1）は、それぞれ"11"、"10"、"01"、"00"である。６番目と７番目のクロック信号CLK立ち上がりエッジおよび立ち下がりエッジに同期して、各データグループBYTEA、BYTEB、BYTEC、BYTED毎に書き込みデータD0、D1、D2、D3がそれぞれ供給される。半導体メモリは、LALコマンドとともに供給されたアドレスA14-7に従い、書き込みデータをマスクする。
【００５４】
図１０は、図３に示した入力制御ブロック１００の詳細を示している。クロックバッファ１０は、相補のクロック信号CLK、/CLKを受け、相補の内部クロック信号ICLK、/ICLKを生成する２つの差動増幅回路を有している。図中、内部クロック信号/ICLKの信号線を破線で示している。
コマンドラッチ・デコーダ１２は、チップセレクト信号/CSおよびファンクション信号FNをそれぞれ受ける差動増幅回路、ラッチ回路１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、ラッチ回路１２ａ-１２ｆの出力を受け、および読み出しコマンド信号RDAP、RLALP、書き込みコマンド信号WRAP、WLALP、モードレジスタコマンド信号MRSPを生成するデコード回路（５つのAND回路）を有している。
【００５５】
ラッチ回路１２ａ、１２ｂ（第１コマンド受信回路）は、図５に示した第１コマンドを判定するために、内部クロック信号ICLKの立ち上がりエッジに同期してチップセレクト信号/CSおよびファンクション信号FNをそれぞれ取り込む。ラッチ回路１２ｃ、１２ｄ、１２ｅ、１２ｆは、図５に示した第２コマンドを判定するために、内部クロック信号/ICLKの立ち上がりエッジ（クロック信号CLKの立ち下がりエッジ）に同期してチップセレクト信号/CS、書き込みコマンド信号WRAP、および読み出しコマンド信号RDAPをそれぞれ取り込む。
【００５６】
デコード回路（第１コマンド発生回路）は、ラッチ回路１２ａ-１２ｆの出力を受け、図５の論理にしたがってコマンド信号RDAP、RLALP、WRAP、WLALP、MRSPを生成する。コマンド信号RDAP、WRAPは、RDAコマンドおよびWRAコマンド（いずれも第１コマンド）が供給されたときにそれぞれ活性化される。コマンド信号RLALP、WLALPは、RDAコマンド後のLALコマンドおよびWRAコマンド後のLALコマンド（いずれも第２コマンド）が供給されたときにそれぞれ活性化される。コマンド信号MRSPは、RDAコマンド後のMRSコマンド（第２コマンド）が供給されたときに活性化される。
【００５７】
バンクアドレスラッチ・デコーダ１４は、バンクアドレス信号BA1-0を受ける差動増幅回路、フリップフロップ回路１４ａ、およびバンクデコーダ１４ｂを有している。フリップフロップ回路１４ａは、内部クロック信号ICLKの立ち上がりエッジに同期してバンクアドレス信号BA1-0を取り込む。バンクデコーダ１４ｂは、フリップフロップ回路１４ａの出力に応じてバンク信号BNK3-0のいずれかを活性化する。
【００５８】
アドレスラッチ１６は、内部クロック信号ICLK、/ICLKの立ち上がりエッジに同期してそれぞれ動作するフリップフロップ回路１６ａ、１６ｂを有している。フリップフロップ回路１６ａは、図５の第１コマンドに対応しており、RDAコマンドおよびWRAコマンドとともに供給されるアドレス信号A14-0を上位アドレス信号UA14-0として出力する。フリップフロップ回路１６ｂは、図５の第２コマンドに対応しており、LALコマンドおよびMRSコマンドとともに供給されるアドレス信号A14-0を下位アドレス信号LA14-0として出力する。
【００５９】
図１１は、図１０に示したラッチ回路１２ａ-１２ｆ（LAT）およびフリップフロップ回路１４ａ、１６ａ、１６ｂ（DFF）の詳細を示している。
ラッチ回路LATは、入力と出力が互いに接続された２つのCMOSインバータ、CMOSインバータと接地線との間に配置され入力信号Dおよびその反転信号をそれぞれ受けるnMOSトランジスタ、およびクロック信号CKで制御されラッチ回路LATを活性化するpMOSトランジスタおよびnMOSトランジスタを有している。
【００６０】
ラッチ回路LATは、クロック信号CKの立ち上がりエッジに同期して活性化され、このとき受けている入力信号Dのレベルに応じて、相補の出力信号Q、/Qを出力する。ラッチ回路LATは、クロック信号CKが低レベルのときに出力信号Q、/Qをともに低レベルにする。
フリップフロップ回路DFFは、ラッチ回路LATの出力に、さらにトライステートバッファおよびラッチを付加して構成されている。低レベルおよび高レベルの入力信号Dを取り込んだときに、図の上側のトライステートバッファは、それぞれ低レベルおよび高レベルを出力し、図の下側のトライステートバッファは、それぞれ高レベルおよび低レベルを出力する。クロック信号CKが低レベルのとき、トライステートバッファは、ともに出力をオフする。このとき、ラッチに保持されているデータが、出力信号Q、/Qとして出力される。
【００６１】
図１２は、図３に示した入力制御ブロック１００の動作を示している。この例では、読み出しコマンドRDA、下位アドレスラッチコマンドLAL、書き込みコマンドWRA、下位アドレスラッチコマンドLAL、読み出しコマンドRDA、およびモードレジスタ設定コマンドMRSが順次供給された場合について説明する。
まず、０番目のクロック信号CLKの立ち上がりエッジおよび立ち下がりエッジにそれぞれ同期して、RDAコマンドおよびLALコマンドが供給される。図１０のコマンドラッチ・デコーダ１２は、RDAコマンドおよびLALコマンドに応じて読み出しコマンド信号RDAP、RLALPをそれぞれ活性化する（図１２（ａ））。バンクラッチ・デコーダ１４は、クロック信号CLKの立ち上がりエッジに同期してバンクアドレス信号BA1-0（=00）を取り込み、バンク信号BNK0を活性化する（図１２（ｂ））。アドレスラッチ１６は、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジにそれぞれ同期してアドレス信号A14-0（=Ａ、Ｂ）を取り込み、アドレス信号UA14-0およびアドレス信号LA14-0として出力する（図１２（ｃ））。
【００６２】
図１０に示したラッチ回路LATおよびフリップフロップ回路DFFは、クロック信号CLKまたは/CLKに同期して常に動作する。このため、１番目のクロック信号の立ち上がりエッジおよび立ち下がりエッジに同期してバンクアドレス信号BA（=01）およびアドレス信号A14-0（=Ｃ、Ｄ）が取り込まれる（図１２（ｄ））。しかし、これ等アドレスは有効ではない。図中太線で示したアドレスが有効なアドレスである。
【００６３】
次に、２番目のクロック信号CLKの立ち上がりエッジおよび立ち下がりエッジに同期してWRAコマンドおよびLALコマンドが供給される。図１０のコマンドラッチ・デコーダ１２は、WRAコマンドおよびLALコマンドに応じて書き込みコマンド信号WRAP、WLALPをそれぞれ活性化する（図１２（ｅ））。バンクラッチ・デコーダ１４は、クロック信号CLKの立ち上がりエッジに同期してバンクアドレス信号BA1-0（=10）を取り込み、バンク信号BNK2を活性化する（図１２（ｆ））。アドレスラッチ１６は、クロック信号CLKの立ち上がりエッジおよび立ち下がりエッジにそれぞれ同期してアドレス信号A14-0（=Ｅ、Ｆ）を取り込み、アドレス信号UA14-0およびアドレス信号LA14-0として出力する（図１２（ｇ））。
【００６４】
次に、４番目のクロック信号CLKの立ち上がりエッジおよび立ち下がりエッジにそれぞれ同期して、RDAコマンドおよびMRSコマンドが供給される。図１０のコマンドラッチ・デコーダ１２は、RDAコマンドおよびMRSコマンドに応じて読み出しコマンド信号RDAPおよびモードレジスタコマンド信号MRSPをそれぞれ活性化する（図１２（ｈ））。また、上述と同様に、バンクアドレス信号BAおよびアドレス信号A14-0が取り込まれる。
【００６５】
図１３は、バンクBK0-3の詳細を示している。本図では、バンクBK0-3のいずれかを示している。各バンクBK0-3は、データグループBYTEA、BYTEB、BYTEC、BYTEDにそれぞれ対応する大きいメモリブロックDQA、DQB、DQC、DQD、第１制御回路４０、第２制御回路５０、およびビジーレジスタ６０を有している。各メモリブロックDQA、DQB、DQC、DQDは、図２に示したように、データ入出力端子DQ0-8およびパリティビットにそれぞれ対応する小さいメモリブロックBLKDQ0-8、BLKPを有している。メモリブロックBLKDQ0-8は、第１メモリブロックとして動作し、メモリブロックBLKPは、第２メモリブロックとして動作する。
【００６６】
第１制御回路４０（読み出し制御回路）は、読み出し動作および書き込み動作を制御する。第２制御回路５０（書き込み制御回路）は、リフレッシュ動作および書き込み動作を制御する。すなわち、読み出し動作は常に第１制御回路４０の制御により実行され、リフレッシュ動作は、常に第２制御回路５０の制御により実行される。また、リフレッシュと競合する可能性のあるメモリブロックBLKDQ0-8、BLKPの書き込み動作は、第２制御回路５０の制御により実行され、リフレッシュと競合することのないメモリブロックBLKDQ0-8、BLKPの書き込み動作WRは、第１制御回路４０の制御により実行される。
【００６７】
第１制御回路４０は、アドレスレジスタ４２、ステート制御回路４４、およびタイミング信号生成回路４６を有している。第２制御回路５０は、アドレスレジスタ５２、ステート制御回路５４、タイミング信号生成回路５６、および調停回路５８を有している。
第１制御回路４０において、アドレスレジスタ４２は、アドレス信号UA14-0、LA5-0を取り込み、取り込んだ信号をアドレスバスNADRに出力する。ステート制御回路４４は、読み出しコマンド信号RDAPおよび書き込みコマンド信号WRAPを受け、内部クロック信号ICLKに同期して基準タイミング信号を生成する。タイミング信号生成回路４６は、基準タイミング信号に基づいてメモリブロックBLKDQ0-8、BLKPを動作させるタイミング信号を生成し、タイミング信号バスNTMGに出力する。
【００６８】
第２制御回路５０において、調停回路５８は、外部からの書き込みコマンドWRAおよび内部で周期的に発生するリフレッシュ要求REFRQのどちらを優先させるかを決め、その結果をアドレスレジスタ５２およびステート制御回路５４に出力する。アドレスレジスタ５２は、調停回路５８の出力に基づいて、アドレス信号UA14-0、LA5-0またはリフレッシュアドレス信号REFADを、アドレスバスBADRに出力する。ステート制御回路５４は、調停回路５８の出力に基づいて、内部クロック信号ICLKに同期した基準タイミング信号を生成する。タイミング信号生成回路５６は、基準タイミング信号に基づいてメモリブロックBLKDQ0-8、BLKPを動作させるタイミング信号を生成し、タイミング信号バスBTMGに出力する。
【００６９】
ビジーレジスタ６０は、図３のリフレッシュカウンタ２４から出力されるリフレッシュアドレスREFADのうちリフレッシュブロック番号REFDQ#をデコードしたビジー信号BDQ#（BDQ0-8、BDQP）を保持する。ビジーレジスタ６０は、ビジー信号BDQ0-8、BDQPをそれぞれメモリブロックBLKDQ0-8、BLKPに出力する。各バンクBK0-3において、ビジー信号BDQ#のいずれかが活性化（高レベル）されている。
【００７０】
メモリブロックBLKDQ0-8、BLKPは、それぞれセレクタASEL、TSEL、アドレスレジスタAREG、メモリコア、リードアンプRAMP、ライトアンプWAMP、およびライトバッファWBUFを有している。各メモリブロックBLKDQ0-8、BLKPのセレクタASEL、TSELは、それぞれビジー信号BDQ0-8、BDQP（BDQ#）に応じて動作する。セレクタASEL、TSELは、ビジー信号BDQ#が高レベルのとき、図中の端子"1"に供給される信号を選択し、ビジー信号BDQ#が低レベルのとき、図中の端子"0"に供給される信号を選択する。すなわち、高レベルのビジー信号BDQ#に対応するメモリブロック（BLKDQ0-8、BLKPのいずれか）は、第２制御回路５０に制御され、リフレッシュ動作または書き込み動作を実行する。低レベルのビジー信号BDQ#に対応するメモリブロックは、第１制御回路４０に制御され、読み出し動作または書き込み動作を実行する。
【００７１】
リードアンプRAMPは、メモリコアから読み出される読み出しデータを増幅し、読み出しデータバス線RDBに出力する。ライトアンプWAMPは、ライトバッファWBUFを介して書き込みデータバス線WDBから供給される書き込みデータをメモリコアに出力する。
図１４は、図３に示したリフレッシュカウンタ２４の動作およびリフレッシュ動作の概要を示している。リフレッシュカウンタ２４は、下位ビットから順にリフレッシュバンク番号REFBNK#（BK0-3のいずれかを示す）、リフレッシュブロック番号REFDQ#（BLKDQ0-8、BLKPのいずれかを示す）、および上位アドレスUA#が割り当てられている。リフレッシュ要求REFRQの発生により、まずリフレッシュするバンクBK0-3が順次切り替わり、次にメモリブロックBLKDQ0-8、BLKPが順次切り替わり、さらに上位アドレスUAが切り替わる。リフレッシュブロック番号REFDQ#（10通り）は、２のｎ乗では表せないため、リフレッシュカウンタ２４は、メモリブロックBLKPを示した後、DQブロックBLKDQ0を示すように制御される。図に示した例では、１〜４番目のリフレッシュ要求REFRQでは、バンクBK0-3のメモリブロックBLKDQ0が順次リフレッシュされ、５〜６番目のリフレッシュ要求REFRQでは、バンクBK0-1のメモリブロックBLKDQ1が順次リフレッシュされる。
【００７２】
上述したように、リフレッシュ動作は、書き込みコマンドWRAを２つ以上蓄積しないように、各バンクBK0-3について７つの外部書き込みサイクル（２８クロックサイクル）に対して１回実行される。リフレッシュ要求REFRQ毎にリフレッシュ動作を実行するバンクBKを切り換えることで、図に示すように、リフレッシュ要求REFRQの発生間隔を７クロックサイクルにできる。リフレッシュ要求REFRQの発生間隔を短くできるため、全てのメモリセルを短い期間でリフレッシュできる。クロック信号CLKの周波数が低い場合にも、全てのメモリセルをリフレッシュするために必要な期間（一般には、リフレッシュ時間tREF）を十分満足できる。換言すれば、動作周波数の下限をより低く設定できる。
【００７３】
図１５は、メモリブロックBLKDQ0-BLKDQ8、BLKPの詳細を示している。すなわち、図１３のメモリブロックDQA、DQB、DQC、DQDのいずれかを示している。各メモリブロックは、図の縦方向（第２方向）に沿って配置された４つのロウブロックRBLK0-3、これ等ロウブロックRBLKの両側に配置されたセンスアンプSA0、SA0/1、SA1/2、SA2/3、SA3、センスアンプSA0の上側に配置されたライトアンプWAMP、リードアンプRAMP、およびセンスアンプSA3の下側に配置されたコラムデコーダCDEC、メインワードデコーダMWDを有している。
【００７４】
センスアンプSA0、SA0/1、SA1/2、SA2/3、SA3、コラムデコーダCDEC、およびメインワードデコーダMWDは、それぞれ図の横方向（第１方向）に沿って配置されている。センスアンプSA0/1、SA1/2、SA2/3は、両側のロウブロックRBLK（メモリグループ）で共有されている。コラムデコーダCDECは、コラム選択信号CLSを出力し、メインワードデコーダMWDは、メインワード線信号MWLを出力している。コラムデコーダCDECおよびメインワードデコーダMWDは、図の縦方向（第２方向）に並ぶメモリブロックBLKDQ0-8、BLKPに対応するロウブロックRBLK0-3によりそれぞれ共有されている。センスアンプSA、コラムデコーダCDEC、およびメインワードデコーダMWDを共有することで、チップサイズを小さくできる。
【００７５】
第１方向に沿うロウブロックRBLK（末尾の数字が同じブロック）により、メモリグループが構成されている。すなわち、メモリグループは、第１方向に沿って配列されたメモリブロックBLKDQ0-8、BLKPにより構成されている。
この図は、ビジー信号BDQ3が活性化されている状態を示している。すなわち、メモリブロックBLKDQ3は、図１３に示した第２制御回路５０で制御され、他のメモリブロックBLKDQ0-2、4-8、BLKPは、第１制御回路４０で制御されている。図３に示したリフレッシュ要求回路２２が、リフレッシュ要求REFRQを発生し、リフレッシュカウンタ２４のリフレッシュアドレスREFADが当該バンクを示しているとき、図１５の薄い網掛けの領域が動作し、リフレッシュ動作を実行する。また、複数の書き込みコマンドWRAが連続して供給され、かつリフレッシュ動作と書き込み動作とが競合した場合、図１で説明したように、書き込み動作は、徐々にずれながら実行される。
【００７６】
読み出しコマンドRDAが供給されたとき、メモリブロックBLKDQ3に対する読み出し動作は実行されない。メモリブロックBLKDQ3（データ入出力端子DQ3A、DQ3B、DQ3C、DQ3D）の読み出しデータは、図２で説明したように、他のメモリブロックBLKDQ0-2、4-8、BLKPの読み出しデータを利用して再生される。例えば、ロウブロックRBLK1に対する読み出しコマンドRDAが供給されたときに、濃い網掛けの領域が動作する。
【００７７】
図１６は、図１５に示したロウブロックRBLKの詳細を示している。図中、丸印はメモリセルを示している。メモリセルは、ビット線BL（または/BL）およびサブワード線SWLに接続されている。ビット線BL、/BLは、メモリセルにデータを伝達する。サブワード線SWLは、メモリセルの記憶ノードとビット線との接続を制御する。センスアンプSAとビット線BL、/BLとは、ブロック選択スイッチBTにより接続されている。センスアンプは、ビット線上のデータを増幅する。ビット線BL、/BLとデータバス線DB、/DB（DB0-3、/DB0-3）とは、コラム選択スイッチCSWより接続されている。図１６は、１つのデータ入出力端子DQA（またはDQB、DQC、DQD）に対応している。このため、１回の読み出し動作または書き込み動作で、４つのデータがデータバス線DB、/DBを介して並列に入出力される。サブワードデコーダSWDは、メインワード線MWLおよび1/4ワード線QWD0-3に供給される信号に応じて、１本のサブワード線SWLを選択する。すなわち、ワード線は、階層構造を有している。
【００７８】
この実施形態では、４組の相補のデータバス線DB0-3、/DB0-3は、アルミニウム、銅、チタン等の第１配線層を使用して、図の横方向（第１方向）に沿って配線されている。256本のサブワード線SWL0-255が、第１ポリシリコン層を使用して、図の横方向（第１方向）に沿って配線されている。64本のメインワード線MWL0-63および64本のコラム選択線CLS0-63は、抵抗の最も低い第２配線層を使用して、図の縦方向（第２方向）に沿って配線されている。第２配線層は、アルミニウム、銅、チタン等で形成されている。第２配線層で配線されたメインワード線MWL0-63は、メモリセル上のスルーホールを介して第１配線層に接続されている。第１配線層を使用してコラム選択線CLSに直交する方向に配線されたメインワード線MWL0-63は、サブワードデコーダSWDに接続されている。ビット線BL、/BLは、第２ポリシリコン層を使用して、図の縦方向（第２方向）に沿って配線されている。
【００７９】
図１７は、図１３に示した第１制御回路４０内のアドレスレジスタ４２の詳細を示している。アドレスレジスタ４２は、第１コマンドとともに供給される上位アドレス信号UA14-0を保持するレジスタ４２Ａと、第２コマンドとともに供給される下位アドレス信号LA5-0を保持するレジスタ４２Ｂとを有している。レジスタ４２Ａ、４２Ｂとも、自身のバンクが選択されたとき、すなわちバンク信号BNK#が活性化されたときに動作する。
【００８０】
レジスタ４２Ａは、書き込みコマンド信号WRAPに同期して動作する直列に接続されたスイッチ４２ｃ、ラッチ４２ｄ、フリップフロップ４２ｅ、スイッチ４２ｆと、読み出しコマンド信号RDAPに同期して動作するスイッチ４２ｇと、スイッチ４２ｆ、４２ｇの出力を受けるラッチ４２ｈとを有している。
レジスタ４２Ａでは、書き込みコマンドWRAが供給され、書き込みコマンド信号WRAPが活性化するとスイッチ４２ｃがオンし、上位アドレス信号UA14-0は、ラッチ４２ｄに保持される。同時に、ラッチ４２ｄに前回保持されていたアドレス信号UA14-0は、フリップフロップ回路４２ｅに取り込まれ、スイッチ４２ｆおよびラッチ４２ｈを介してアドレスバスNADR（UA14-0）に出力される。すなわち、この半導体メモリは、書き込みコマンドWRAとともに供給された書き込みデータを次の書き込みコマンドWRAに同期してメモリセルに書き込む、いわゆるレイトライト機能を有している。なお、図１３には特に図示していないが、各バンクBK0-3は、前回の書き込みコマンドに対応するデータ信号を保持するデータレジスタを有している。
【００８１】
また、読み出しコマンドRDAが供給され、読み出しコマンド信号RDAPが活性化するとスイッチ４２ｇがオンし、上位アドレス信号UA14-0は、ラッチ４２ｈを介してアドレスバスNADRに出力される。
レジスタ４２Ｂは、レジスタ４２Ａと同じ回路である。レジスタ４２Ｂのスイッチ４２ｃは、下位アドレス信号LA5-0を受けている。レジスタ４２Ｂのスイッチ４２ｃ、ラッチ４２ｄ、フリップフロップ４２ｅ、スイッチ４２ｆは、第２コマンドに対応する書き込みコマンド信号WLALPに同期して動作する。レジスタ４２Ｂのスイッチ４２ｇは、第２コマンドに対応する読み出しコマンド信号RLALPに同期して動作する。レジスタ４２Ｂのラッチ４２ｈの出力は、アドレスバスNADR（LA5-0）に接続されている。
【００８２】
図１８は、図１３に示した第１制御回路４０内のステート制御回路４４の詳細を示している。ステート制御回路４４は、RSフリップフロップ４４ａ、４４ｂ、リセット端子付きのDフリップフロップ回路４４ｃ、４４ｄ、およびDフリップフロップ回路４４ｅを有している。
RSフリップフロップ４４ａは、一方の入力で読み出しコマンド信号RDAPとバンク信号BNK#のNAND論理を受け、他方の入力で書き込みコマンド信号WRAPとバンク信号BNK#のNAND論理を受けている。そして、RSフリップフロップ４４ａは、読み出しコマンド信号RDAPの活性化に応じて読み書き制御信号WR/RDを低レベルに変化させ、書き込みコマンド信号WRAPの活性化に応じて読み書き制御信号WR/RDを高レベルに変化させる。
【００８３】
RSフリップフロップ４４ｂは、一方の入力で読み出しコマンド信号RDAPとバンク信号BNK#のNAND論理をおよび書き込みコマンド信号WRAPとバンク信号BNK#のNAND論理を受け、他方の入力でDフリップフロップ回路４４ｅの出力の反転論理を受けている。RSフリップフロップ４４ｂは、読み出しコマンド信号RDAPまたは書き込みコマンド信号WRAPの活性化に応じてノードND1を高レベルに変化させ、ノードND4の高レベルに応じてノードND1を低レベルに変化させる。
【００８４】
RSフリップフロップ４４ｂ、Dフリップフロップ回路４４ｃ、４４ｄ、４４ｅは、直列に接続されている。Dフリップフロップ回路４４ｃ、４４ｄのリセット端子には、Dフリップフロップ回路４４ｅの出力の反転論理を受けている。Dフリップフロップ回路４４ｃ、４４ｄ、４４ｅは、内部クロック信号ICLKの立ち下がりエッジに同期して信号を取り込み、取り込んだ信号をそれぞれノードND2、ND3、ND4に出力する。
【００８５】
図１９は、図１３に示した第１制御回路４０内のタイミング信号生成回路４６の詳細を示している。タイミング信号生成回路４６は、ビット線ショート信号BRSを生成するBRS生成回路４６ａ、ワード線イネーブル信号WLENを生成するWLEN生成回路４６ｂ、センスアンプイネーブル信号SAENを生成するSAEN生成回路４６ｃ、コラム線イネーブル信号CLENを生成するCLEN生成回路４６ｄ、リードアンプイネーブル信号RAMPENを生成するRAMPEN生成回路４６ｅ、およびライトアンプイネーブル信号WAMPENを生成するWAMPEN生成回路４６ｆを有している。
【００８６】
BRS生成回路４６ａは、遅延回路DLY1およびNORゲートを有している。遅延回路DLY1は、図１８に示したステート制御回路４４からノードND1を介して伝達される信号（ND1信号）を遅延時間DLY1だけ遅延させる。NORゲートは、ND1信号および遅延回路DLY1の出力を受け、ビット線ショート信号BRSを生成する。
WLEN生成回路４６ｂは、遅延回路DLY2およびAND回路を有している。遅延回路DLY2は、ND1信号を遅延時間DLY2だけ遅延させる。AND回路は、ND1信号および遅延回路DLY2の出力を受け、ワード線イネーブル信号WLENを生成する。
【００８７】
SAEN生成回路４６ｃは、遅延回路DLY3およびAND回路を有している。遅延回路DLY3は、ワード線イネーブル信号WLENを遅延時間DLY3だけ遅延させる。AND回路は、遅延回路DLY3の出力とビット線ショート信号BRSの反転信号とを受け、センスアンプイネーブル信号SAENを生成する。
CLEN生成回路４６ｄは、遅延回路DLY4、NANDゲート、遅延回路DLY5、およびNORゲートを有している。遅延回路DLY4は、センスアンプイネーブル信号SAENを遅延時間DLY4だけ遅延させる。NANDゲートは、ステート制御回路４４からノードND2を介して伝達される信号（ND2信号）と遅延回路DLY4の出力とを受け、ノードND5にND5信号を出力する。遅延回路DLY5は、ND5信号を遅延時間DLY5だけ遅延させる。NORゲートは、ND5信号および遅延回路DLY5の出力を反転させた信号を受け、コラム線イネーブル信号CLENを生成する。
【００８８】
RAMPEN生成回路４６ｅは、ND5信号、遅延回路DLY5の出力を反転させた信号、および読み書き制御信号WR/RDをNORゲートで受け、リードアンプイネーブル信号RAMPENを生成する。
WAMPEN生成回路４６ｆは、ND5信号、遅延回路DLY5の出力を反転させた信号、および読み書き制御信号WR/RDの反転信号をNORゲートで受け、ライトアンプイネーブル信号WAMPENを生成する。
【００８９】
図２０は、図１３に示した第１制御回路４０の動作を示している。この例では、１番目のクロック信号の立ち上がりエッジに同期して、読み出しコマンドRDAまたは書き込みコマンドWRAが供給され、１番目のクロック信号の立ち下がりエッジに同期して下位アドレスラッチコマンドLALが供給される。
図１８に示したステート制御回路４４は、１番目のクロック信号CLKの立ち上がりエッジ、立ち下がりエッジ、２番目、３番目のクロック信号CLKの立ち下がりエッジに同期して、それぞれND1  信号、ND2信号、ND3信号、およびND4信号を生成する（図２０（ａ）、（ｂ）、（ｃ）、（ｄ））。ND4信号の活性化に応じてND1信号、ND2信号、ND3信号が非活性化される（図２０（ｅ））。
【００９０】
図１９に示したタイミング信号生成回路４６は、ND1信号の立ち上がりエッジに同期してビット線ショート信号BRSを低レベルに変化させ（図２０（ｆ））、ND1信号の立ち上がりエッジから遅延時間DLY2だけ遅れてワード線イネーブル信号WLENを活性化する（図２０（ｇ））。タイミング信号生成回路４６は、ワード線イネーブル信号WLENの活性化から遅延時間DLY3だけ遅れてセンスアンプイネーブル信号SAENを活性化し（図２０（ｈ））、センスアンプイネーブル信号SAENの活性化から遅延時間DLY4だけ遅れてコラム線イネーブル信号CLEN、リードアンプイネーブル信号RAMPEN、およびライトアンプイネーブル信号WAMPENを活性化する（図２０（ｉ））。コラム線イネーブル信号CLEN、リードアンプイネーブル信号RAMPEN、およびライトアンプイネーブル信号WAMPENは、遅延時間DLY5に対応する時間だけ活性化される。
【００９１】
ワード線イネーブル信号WLENは、ND1信号の立ち下がりエッジに同期して非活性化される（図２０（ｊ））。ビット線ショート信号BRSおよびセンスアンプイネーブル信号SAENは、ND1の立ち下がりエッジから遅延時間DLY1だけ遅れて非活性化される（図２０（ｋ））。ND4信号は、ND3信号が低レベルに変化した後、内部クロック信号ICLKの立ち下がりエッジに同期して低レベルに変化する（図２０（ｌ））。
【００９２】
図２１は、図１３に示した第２制御回路５０内の調停回路５８の詳細を示している。調停回路５８は、RSフリップフロップ５８ａ、５８ｂ、遅延回路DLY6、２つの遅延回路DLY7a、DLY7b、およびAND回路５８ｃ、５８ｄを有している。
RSフリップフロップ５８ａは、一方の入力で書き込みコマンド信号WRAPとバンク信号BNK#のNAND論理を受け、他方の入力で書き込みエントリ信号WRAENTを遅延回路DLY7aで遅延させ、反転した信号を受けている。RSフリップフロップ５８ａは、書き込みエントリ信号WRAENTの活性化に応じてノードND7を低レベルに変化させ、書き込みコマンド信号WRAPの活性化に応じてノードND7を高レベルに変化させる。
【００９３】
RSフリップフロップ５８ｂは、一方の入力でリフレッシュ要求信号REFRQとバンク信号REFBNK#のNAND論理を受け、他方の入力でリフレッシュエントリ信号REFENTを遅延回路DLY7bで遅延させ、反転した信号を受けている。RSフリップフロップ５８ｂは、リフレッシュ要求信号REFRQの活性化に応じてノードND8を高レベルに変化させ、リフレッシュエントリ信号REFENTの活性化に応じてノードND8を低レベルに変化させる。
【００９４】
AND回路５８ｃは、ND7に伝達される信号（ND7信号）、ND8に伝達される信号（ND8信号）の反転信号、およびND8信号を遅延回路DLY6で遅延させ、反転した信号を受け、書き込みエントリ信号WRAENTを出力している。
AND回路５８ｄは、ND8信号および内部クロック信号ICLKを受け、リフレッシュエントリ信号REFENTを出力している。
【００９５】
図２２は、図２１に示した調停回路５８の動作を示している。上述した図３で説明したように、リフレッシュ要求回路２２は、内部クロック信号ICLKの立ち下がりエッジに同期してリフレッシュ要求信号REFRQを活性化する。このため、例えば、リフレッシュタイマ２０が、リフレッシュ起動信号REFSを書き込みコマンドWRAの供給直前に生成した場合、リフレッシュ要求信号REFRQは、書き込みコマンドWRAを取り込んだ後の内部クロック信号ICLKの立ち下がりエッジで取り込まれる。このように、書き込みコマンドWRAとリフレッシュ要求REFRQとが常に半クロック以上ずれるため、簡易な調停回路５８で優先順の決定ができる。
【００９６】
まず、０番目の内部クロック信号ICLKの立ち下がりエッジ以前にリフレッシュ起動信号REFSが発生する。リフレッシュ要求回路２２は、０番目の内部クロック信号ICLKの立ち下がりエッジに同期してリフレッシュ要求信号REFRQを活性化する（図２２（ａ））。図２１に示した調停回路５８は、リフレッシュ要求信号REFRQに応じてND8信号を高レベルに変化させる（図２２（ｂ））。
【００９７】
次に、１番目の内部クロック信号ICLKの立ち上がりエッジに同期して書き込みコマンドWRAが供給され、書き込みコマンド信号WRAPが活性化される（図２２（ｃ））。調停回路５８は、書き込みコマンド信号WRAPに応じてND7信号を高レベルに変化させる（図２２（ｄ））。このとき、ND8信号が高レベルのため、調停回路５８のAND回路５８ｃは、非活性化されている。したがって、書き込みエントリ信号WRAENTは活性化されない。
【００９８】
調停回路５８のAND回路５８ｄは、内部クロック信号ICLKの立ち上がりエッジに同期してリフレッシュエントリ信号REFENTを活性化する（図２２（ｅ））。リフレッシュエントリ信号REFENTの活性化から遅延時間DLY7bだけ遅れてRSフリップフロップ５８ｂがリセットされ、ND8信号が低レベルに変化する（図２２（ｆ））。すなわち、リフレッシュエントリ信号REFENTは、遅延時間DLY7bに対応する時間だけ活性化される。そして、書き込み動作より前にリフレッシュ動作が実行される。
【００９９】
AND回路５８ｃに供給されるND9信号は、ND8信号の低レベルへの変化から遅延時間DLY6後に高レベルに変化する（図２２（ｇ））。この結果、AND回路５８ｃが活性化され、書き込みエントリ信号WRAENTが活性化される（図２２（ｈ））。書き込みエントリ信号WRAENTの活性化から遅延時間DLY7aだけ遅れてRSフリップフロップ５８ａがリセットされ、ND7信号が低レベルに変化する（図２２（ｉ））。すなわち、書き込みエントリ信号WRAENTは、遅延時間DLY7aに対応する時間だけ活性化される。そして、リフレッシュ動作の後に書き込み動作が実行される。
【０１００】
次に、３番目の内部クロック信号ICLKの立ち上がりエッジに同期して書き込みコマンドWRAが供給され、書き込みコマンド信号WRAPが活性化され（図２２（ｊ））、ND7信号が活性化される（図２２（ｋ））。このとき、ND8信号は低レベルであるため、AND回路５８ｃは、ND7信号に同期して書き込みエントリ信号WRAENTを活性化する（図２２（ｌ））。そして、リフレッシュ動作の前に書き込み動作が実行される。書き込みエントリ信号WRAENTの活性化から遅延時間DLY7aだけ遅れてRSフリップフロップ５８ａがリセットされ、ND7信号が低レベルに変化し（図２２（ｍ））、書き込みエントリ信号WRAENTが非活性化される（図２２（ｎ））。
【０１０１】
３番目の内部クロック信号ICLKの立ち下がりエッジに同期してリフレッシュ要求信号REFRQが活性化され（図２２（ｏ））、ND8信号が高レベルに変化する（図２２（ｐ））。４番目の内部クロック信号ICLKの立ち上がりエッジに同期してリフレッシュエントリ信号REFENTが活性化される（図２２（ｑ））。そして、書き込み動作の後にリフレッシュ動作が実行される。リフレッシュエントリ信号REFENTの活性化から遅延時間DLY7bだけ遅れてND8信号が低レベルに変化し（図２２（ｒ））、リフレッシュエントリ信号REFENTが非活性化される（図２２（ｓ））。
【０１０２】
図２３は、図１３に示した第２制御回路５０内のアドレスレジスタ５２の詳細を示している。アドレスレジスタ５２は、書き込みコマンドWRAとともに供給される上位アドレス信号UA14-0およびリフレッシュアドレスREFADRを保持するレジスタ５２Ａと、書き込みコマンドWRA後の下位アドレスラッチコマンドLALとともに供給される下位アドレス信号LA5-0を保持するレジスタ５２Ｂとを有している。レジスタ５２Ａ、５２Ｂとも、自身のバンクが選択されたとき、すなわちバンク信号BNK#またはリフレッシュバンク番号REFBNK#が活性化されたときに動作する。
【０１０３】
レジスタ５２Ａは、書き込みコマンド信号WRAPに同期して動作する直列に接続されたスイッチ５２ｃ、ラッチ５２ｄ、フリップフロップ５２ｅと、書き込みエントリ信号WRAENTに同期して動作するスイッチ５２ｆと、リフレッシュ要求信号REFRQに同期して動作する直列に接続されたスイッチ５２ｇ、ラッチ５２ｈと、リフレッシュエントリ信号REFENTに同期して動作するスイッチ５２ｉと、スイッチ５２ｆ、５２ｉの出力を受けるラッチ５２ｊとを有している。
【０１０４】
スイッチ５２ｃ、ラッチ５２ｄ、フリップフロップ５２ｅ、およびスイッチ５２ｆの回路構成は、図１７に示したレジスタ４２Ａのスイッチ４２ｃ、ラッチ４２ｄ、フリップフロップ４２ｅ、およびスイッチ４２ｆと同じである。すなわち、これ等回路により、レイトライト機能が実現される。図１７では、書き込みコマンド信号WRAPに同期して書き込みアドレスUA14-0がアドレスバスNADRに出力されたが、レジスタ５２Ａでは、書き込みエントリ信号WRAENTに同期して書き込みアドレスUA14-0がアドレスバスBADRに出力される。
【０１０５】
また、スイッチ５２ｇは、リフレッシュ要求信号REFRQに同期してオンし、リフレッシュアドレス信号REFADRのうち上位アドレスUA#をラッチ５２ｈに伝達する。スイッチ５２ｉは、リフレッシュエントリ信号REFENTに同期してラッチに保持された上位アドレスUA#をラッチ５２ｊに伝達する。ラッチ５２ｊは、スイッチ５２ｆまたは５２ｉから伝達される上位アドレスをアドレスバスBADR（UA14-0）に出力する。
【０１０６】
レジスタ５２Ｂは、直列に接続されたスイッチ５２ｋ、ラッチ５２ｌ、およびフリップフロップ５２ｍを有している。スイッチ５２ｋ、ラッチ５２ｌ、およびフリップフロップ５２ｍは、第２コマンドに対応する書き込みコマンド信号WLALPに同期して動作する。スイッチ５２ｋは、下位アドレス信号LA5-0を受けている。フリップフロップ５２ｍの出力は、アドレスバスBADR（LA5-0）に接続されている。
【０１０７】
図２４は、図１３に示した第２制御回路５０内のステート制御回路５４の詳細を示している。ステート制御回路５４は、内部クロック信号ICLKの立ち下がりエッジ（第２エッジ）に同期して動作するＦサイクルカウンタ（第２サイクル生成回路）５４Ａ、内部クロック信号ICLKの立ち上がりエッジ（第１エッジ）に同期して動作するＲサイクルカウンタ（第１サイクル生成回路）５４Ｂ、これ等サイクルカウンタ５４Ａ、５４Ｂを交互に動作させるためのスイッチング回路５４ｃ（サイクル切換回路）、RSフリップフロップ５４ｄ、５４ｅ、５４ｆ、５４ｇ、５４ｈ、５４ｉを有している。図中、ノードR1、R2に出力される信号が、第１タイミング信号に対応し、ノードF1、F2に出力される信号が、第２タイミング信号に対応する。
【０１０８】
スイッチング回路５４ｃは、書き込みエントリ信号WRAENTおよびリフレッシュエントリ信号REFENTの立ち下がりエッジに同期して相補の選択信号RS、FSのレベルを反転する。RSフリップフロップ５４ｄ、５４ｅ、５４ｆは、Ｆサイクルカウンタ５４Ａに対応する回路である。RSフリップフロップ５４ｄは、選択信号FSが高レベルのとき活性化され、書き込みエントリ信号WRAENTに同期して出力ノードF5をセットし（高レベル）、リフレッシュエントリ信号REFENTに同期して出力ノードF5をリセットする（低レベル）。RSフリップフロップ５４ｅは、書き込みエントリ信号WRAENTおよびリフレッシュエントリ信号REFENTに同期して出力ノードF0（F0信号）をセットし（高レベル）、Ｆサイクルカウンタ５４Ａの出力ノードF4（F4信号）の高レベルを受けて出力ノードF0をリセットする（低レベル）。RSフリップフロップ５４ｆは、Ｒサイクルカウンタ５４Ｂ側からのノードR6（R6信号）が高レベルのとき活性化され、F0信号の活性化に応じて出力ノードF1（F1信号）をセットし（高レベル）、RSフリップフロップ５４ｆは、F4信号の高レベルを受けて出力ノードF1をリセットする（低レベル）。
【０１０９】
RSフリップフロップ５４ｇ、５４ｈ、５４ｉは、Ｒサイクルカウンタ５４Ｂに対応する回路である。RSフリップフロップ５４ｇ、５４ｈ、５４ｉは、選択信号RSが高レベルのとき動作することを除き、RSフリップフロップ５４ｄ、５４ｅ、５４ｆと同じである。
Ｆサイクルカウンタ５４Ａは、直列に接続されたリセット端子付きのフリップフロップ回路５４ｊ、５４ｋおよびフリップフロップ回路５４ｌを有している。フリップフロップ回路５４ｊ、５４ｋ、５４ｌは、内部クロック信号ICLKの立ち下がりエッジに同期してF1信号を順次取り込んでいく。Ｒサイクルカウンタ５４Ｂは、R1信号が供給されることを除き、Ｆサイクルカウンタ５４Ａと同じ回路構成である。
【０１１０】
図２５は、図１３に示した第２制御回路５０内のタイミング信号生成回路５６の詳細を示している。タイミング信号制御回路５６は、ビット線ショート信号BRSを生成するBRS生成回路５６ａ、ワード線イネーブル信号WLENを生成するWLEN生成回路５６ｂ、センスアンプイネーブル信号SAENを生成するSAEN生成回路５６ｃ、コラム線イネーブル信号CLENおよびライトアンプイネーブル信号WAMPENを生成する生成回路５６ｄを有している。
【０１１１】
BRS生成回路５６ａは、遅延回路DLY1およびNORゲートを有している。遅延回路DLY1は、図２４に示したステート制御回路５４からのF1信号またはR1信号を遅延時間DLY1だけ遅延させる。NORゲートは、F1信号またはR1信号と遅延回路DLY1の出力とを受け、ビット線ショート信号BRSを生成する。
WLEN生成回路５６ｂは、遅延回路DLY2およびAND回路を有している。遅延回路DLY2は、F1信号またはR1信号を遅延時間DLY2だけ遅延させる。AND回路は、F1信号またはR1信号と遅延回路DLY2の出力とを受け、ワード線イネーブル信号WLENを生成する。
【０１１２】
SAEN生成回路５６ｃは、遅延回路DLY3およびAND回路を有している。遅延回路DLY3は、ワード線イネーブル信号WLENを遅延時間DLY3だけ遅延させる。AND回路は、遅延回路DLY3の出力とビット線ショート信号BRSの反転信号と受け、センスアンプイネーブル信号SAENを生成する。
生成回路５６ｄは、遅延回路DLY4、NANDゲート、遅延回路DLY5、および２つのNORゲートを有している。遅延回路DLY4は、センスアンプイネーブル信号SAENを遅延時間DLY4だけ遅延させる。NANDゲートは、F2信号とF5信号のAND論理またはR2信号とR5信号のAND論理と遅延回路DLY4の出力とを受け、ノードND9AにND9A信号を出力する。遅延回路DLY5は、ND9A信号を遅延時間DLY5だけ遅延させる。NORゲートは、ND9A信号および遅延回路DLY5の出力を反転させた信号を受け、コラム線イネーブル信号CLENおよびライトアンプイネーブル信号WAMPENをそれぞれ生成する。
【０１１３】
図２６は、図２４に示したステート制御回路５４の動作を示している。この例では、書き込みコマンドWRAを受信した直後にリフレッシュ要求REFRQが発生した場合と、書き込みコマンドWRAおよびリフレッシュ要求REFRQがそれぞれ単独で供給された場合について説明する。タイミング図の始まりにおいて、選択信号FS、RSは、それぞれ高レベル、低レベルに変化している。このため、RSフリップフロップ５４ｄ、５４ｅが活性化され、RSフリップフロップ５４ｇ、５４ｈは非活性化されている。
【０１１４】
まず、１番目の内部クロック信号ICLKの立ち上がりエッジおよび立ち下がりエッジに同期して書き込みコマンドWRAおよびリフレッシュ要求REFRQが供給される。図２１に示した調停回路５８は、上述したように書き込みエントリ信号WRAENTおよびリフレッシュエントリ信号REFENTを順次活性化する（図２６（ａ）、（ｂ）。
【０１１５】
選択信号FSが高レベルのため、図２４に示したRSフリップフロップ５４ｄ、５４ｅは、書き込みエントリ信号WRAENTの活性化に同期して、それぞれF5信号およびF0信号を活性化する（図２６（ｃ）、（ｄ））。R6信号が高レベルのため、RSフリップフロップ５４ｆは、F0信号の活性化に同期してF1信号を活性化する（図２６（ｅ））。また、F0信号の活性化により、F6信号が低レベルに変化する（図２６（ｆ））。
【０１１６】
次に、書き込みエントリ信号WRAENTの非活性化に同期してスイッチング回路５４ｃが動作し、選択信号FS、RSがそれぞれ低レベル、高レベルに変化する（図２６（ｇ）、（ｈ））。選択信号FSの低レベルを受けて、RSフリップフロップ５４ｄ、５４ｅは非活性化される。選択信号RSの高レベルを受けて、RSフリップフロップ５４ｇ、５４ｈは活性化される。
【０１１７】
RSフリップフロップ５４ｇ、５４ｈは、リフレッシュエントリ信号REFENTの活性化に同期して、それぞれR5信号およびR0信号を活性化する（図２６（ｉ）、（ｊ））。このときF6信号は低レベルのため、RSフリップフロップ５４ｉは、動作しない。R0信号の活性化により、R6信号が低レベルに変化する（図２６（ｋ））。次に、リフレッシュエントリ信号REFENTの非活性化に同期してスイッチング回路５４ｃが動作し、選択信号FS、RSがそれぞれ高レベル、低レベルに変化する（図２６（ｌ）、（ｍ））。
【０１１８】
Ｆサイクルカウンタ５４Ａは、F1信号を受けて動作し、１〜３番目の内部クロック信号ICLKの立ち下がりエッジに同期して、F2、F3、F4信号を順次活性化する（図２６（ｎ）、（ｏ）、（ｐ））。F4信号の活性化により、Ｆサイクルカウンタ５４ＡのRSフリップフロップ５４ｆおよびフリップフロップ回路５４ｊ、５４ｋはリセットされる（図２６（ｑ））。
【０１１９】
F3信号が低レベルに変化するため、４番目の内部クロック信号ICLKの立ち下がりエッジに同期して、フリップフロップ回路５４ｌがリセットされ、F4信号が低レベルに変化する（図２６（ｒ））。F4信号の低レベルにより、F6信号は高レベルに変化する（図２６（ｓ））。F6信号の高レベルにより、RSフリップフロップ５４ｉがセットされ、R1信号が高レベルに変化する（図２６（ｔ））。
【０１２０】
Ｒサイクルカウンタ５４Ｂは、R1信号を受けて動作し、５〜７番目の内部クロック信号ICLKの立ち上がりエッジに同期して、R2、R3、R4信号を順次活性化する（図２６（ｕ）、（ｖ）、（ｗ））。R4信号の活性化により、Ｒサイクルカウンタ５４ＢのRSフリップフロップ５４ｉおよびフリップフロップ回路５４ｊ、５４ｋはリセットされる（図２６（ｘ））。
【０１２１】
なお、F1、R1信号およびF2、R2信号は、図１８に示した第１制御回路４０のステート制御回路４４が出力するND1信号およびND2信号に対応する信号である。図２５に示した第２制御回路５０のタイミング信号発生回路５６は、図１９の示した第１制御回路４０のタイミング信号発生回路４６と同じ遅延回路DLY1-5を使用し、基本的な回路構成は同じである。このため、タイミング信号発生回路５６におけるF1、R1信号およびF2、R2信号と、ビット線ショート信号BRS、ワード線イネーブル信号WLEN、センスアンプイネーブル信号SAEN、コラム線イネーブル信号CLEN、およびライトアンプイネーブル信号WAMPENとの相対的なタイミングは、タイミング信号発生回路４６と同じになる。
【０１２２】
この結果、１番目の内部クロック信号ICLKの立ち上がりエッジから４番目の内部クロック信号ICLKの立ち下がりエッジまでの３.５クロックの期間に、Ｆサイクルカウンタ５４Ａを使用した書き込み動作が実行される。４番目の内部クロック信号ICLKの立ち下がりエッジから８番目の内部クロック信号ICLKの立ち上がりエッジまでの３.５クロックの期間に、Ｒサイクルカウンタ５４Ｂを使用したリフレッシュ動作が実行される。
【０１２３】
また、５番目の内部クロック信号ICLKの立ち上がりエッジに同期して次の書き込みコマンドWRAが供給される。このとき、FS信号が高レベルに変化しているため、RSフリップフロップ５４ｄ、５４ｅが動作し、F0、F6信号をそれぞれ高レベル、低レベルに変化させる（図２６（ｙ）、（ｚ））。次に、書き込みエントリ信号WRAENTの非活性化に同期して選択信号FS、RSがそれぞれ低レベル、高レベルに変化する（図２６（Ａ）、（Ｂ））。
【０１２４】
R6信号は、リフレッシュ動作が実行されている期間、低レベルを保持する。このため、RSフリップフロップ５４ｆは非活性化され、Ｆサイクルカウンタ５４Ａは動作しない。８番目の内部クロック信号ICLKの立ち上がりエッジに同期してR4信号は非活性され（図２６（Ｃ））、R6信号は高レベルに変化する（図２６（Ｄ））。
【０１２５】
RSフリップフロップ５４ｆは、R6信号の高レベルにより動作し、F1信号を活性化する（図２６（Ｅ））。
この後、上述と同様に、Ｆサイクルカウンタ５４Ａが動作し、F2、F3、F4信号が活性化され、書き込み動作が実行される。書き込み動作の終了後、F6信号が高レベルに変化する（図２６（Ｆ））。スイッチング回路５４ｃは、高レベルのF6、R6信号によりリセットされ、FS信号、RS信号をそれぞれ高レベル、低レベルに変化させる（図２６（Ｇ）、（Ｈ））。
【０１２６】
次に、１３番目の内部クロック信号ICLKの立ち下がりエッジに同期してリフレッシュ要求REFRQが発生する。このとき、FS信号が高レベルに変化しているため、リフレッシュ動作は、Ｆサイクルカウンタ５４Ａを使用して実行される。このように、スイッチング回路５４ｃは、書き込みエントリ信号WRAENTまたはリフレッシュエントリ信号REFENTに応じて、動作させるサイクルカウンタ５４Ａ、５４Ｂを交互に切り換える。２つのサイクルカウンタ５４Ａ、５４Ｂを交互に使用して書き込み動作またはリフレッシュ動作が実行されるため、各動作を実行するための制御を容易にでき、制御回路を簡易に構成できる。
【０１２７】
図２７は、図３に示した入出力制御回路３０Ａ、３０Ｂ、３０Ｃ、３０Ｄにおけるデータ入力回路３２の詳細を示している。データ入力回路３２は、データグループBYTEA、BYTEB、BYTEC、BYTED毎に形成されている。ここでは、データグループBYTEAのデータ入力回路３２について説明する。
データ入力回路３２は、データ入出力端子DQA0-8を受ける入力バッファ、データストローブ信号DQSAを受ける入力バッファ、データ入出力端子DQA0-8にそれぞれ対応する直列並列変換回路３４、および各直列並列変換回路３４から出力される４つの並列データのパリティビットを生成する４つのパリティ生成回路３６（読み出し制御回路）を有している。例えば、データ入出力端子DQA0に対応する直列並列変換回路３４は、データバス線WDBA0N3-0に接続されている。パリティ生成回路３６は、生成した４つのパリティビットをデータバス線WDBAP3-0に出力する。データバス線WDBを介して伝達されるデータは、図２に示したように、それぞれメモリブロックBLKDQ0-8、BLKPに書き込まれる。
【０１２８】
図２８は、図２７の直列並列変換回路３４の詳細を示している。直列並列変換回路３４は、直列並列制御回路３４Ａ、Dフリップフロップ回路３４ｂ〜３４ｊ、およびセレクタ３４ｋ、３４ｌを有している。直列並列制御回路３４Ａは、Dフリップフロップ回路３４ｍおよびAND回路３４ｎ、３４ｏを有している。
直列並列制御回路３４Ａにおいて、Dフリップフロップ回路３４ｍは、内部データストローブ信号/IDQSの立ち下がりエッジ（データストローブ信号DQSの立ち上がりエッジ）に同期して相補のイネーブル信号EN0、EN1のレベルを反転する。Dフリップフロップ回路３４ｍは、低レベルの直列並列イネーブル信号SPCENを受けたときにリセットされ、イネーブル信号EN0、EN1をそれぞれ高レベル、低レベルに変化させる。AND回路３４ｎは、イネーブル信号EN0および直列並列イネーブル信号SPCENの高レベル時に活性化され、内部データストローブ信号/IDQSに同期したパルス信号SPP0を生成する。AND回路３４ｏは、イネーブル信号EN1および直列並列イネーブル信号SPCENの高レベル時に活性化され、内部データストローブ信号/IDQSに同期したパルス信号SPP1を生成する。
【０１２９】
Dフリップフロップ回路３４ｂは、内部データストローブ信号IDQSの立ち上がりエッジに同期して入出力データ信号DQを取り込み、取り込んだ信号をデータ信号D0Rとして出力する。Dフリップフロップ回路３４ｃ、３４ｄは、内部データストローブ信号/IDQSの立ち上がりエッジに同期してデータ信号D0R、DQをそれぞれ取り込み、取り込んだ信号をデータ信号D0F1、D1F1として出力する。Dフリップフロップ回路３４ｅ、３４ｆは、パルス信号SPP0の立ち上がりエッジに同期してデータ信号D0F1、D1F1をそれぞれ取り込み、取り込んだ信号をデータ信号D0F2、D1F2として出力する。Dフリップフロップ回路３４ｇ、３４ｈ、３４ｉ、３４ｊは、パルス信号SPP1の立ち上がりエッジに同期してデータ信号D0F2、D1F2、D0F1、D1F1をそれぞれ取り込み、取り込んだ信号をデータ信号D0F3、D1F3、D2F3、D3F3として出力する。Dフリップフロップ回路３４ｉ、３４ｊから出力されるデータ信号D2F3、D3F3は、バッファを介してデータバス線WDBN3、WDBN3にそれぞれ出力される。
【０１３０】
セレクタ３４ｋ、３４ｌは、バースト長信号BL4/2が低レベルのときに、入力端子"0"に供給されているデータ信号をバッファを介してデータバス線WDBN0、WDBN1にそれぞれ出力し、バースト長信号BL4/2が高レベルのときに、入力端子"1"に供給されているデータ信号をバッファを介してデータバス線WDBN0、WDBN1にそれぞれ出力する。高レベルのときにパルス信号SPP0の立ち上がりエッジに同期してデータ信号D0F1を取り込み、取り込んだ信号をデータ信号D0F2として出力する。
【０１３１】
図２９は、図２８に示した直列並列制御回路３４の動作（バースト長="4"）を示している。この例では、バンクBK0、BK1、BK2に対して順次書き込みコマンドWRAが供給される。バースト長が"4"の場合、バースト長信号BL4/2は、高レベルに変化している。また、バースト長が"4"の場合、複数のバンクBKに対する書き込みコマンドWRAの最小供給間隔は、２クロックである。書き込みコマンドWRAの供給後、２クロック目（３番目のCLK）以降のデータストローブ信号DQSの立ち上がりエッジおよび立ち下がりエッジに同期して４つの書き込みデータ信号が連続して供給される。ここで、データストローブ信号DQSは、半導体メモリに書き込み動作をさせるシステムから供給される。
【０１３２】
まず、１番目のクロック信号CLKの立ち上がりエッジに同期してバンクBK0に対する書き込みコマンドWRAが供給される。次に、３番目および４番目のデータストローブ信号DQSの立ち上がりエッジ、立ち下がりエッジに同期してデータ信号D0、D1、D2、D3が順次供給される（図２９（ａ））。
図２８に示したDフリップフロップ回路３４ｂは、３番目および４番目の内部データストローブ信号IDQSの立ち上がりエッジに同期してデータ信号D0、D2を取り込み、データ信号D0Rとして出力する（図２９（ｂ））。Dフリップフロップ回路３４ｃ、３４ｄは、３番目および４番目の内部データストローブ信号/IDQSの立ち上がりエッジに同期してデータ信号D0-3を取り込み、データ信号D0F1、D1F1として出力する（図２９（ｃ））。
【０１３３】
Dフリップフロップ回路３４ｅ、３４ｆは、パルス信号SPP0の立ち上がりエッジに同期して、データ信号D0、D1を取り込み、データ信号D0F2、D1F2として出力する（図２９（ｄ））。Dフリップフロップ回路３４ｇ、３４ｈ、３４ｉ、３４ｊは、パルス信号SPP1の立ち上がりエッジに同期して、データ信号D0-D3を取り込み、データ信号D0F3、D1F3、D2F3、D3F3として出力する（図２９（ｅ））。この結果、直列の書き込みデータ信号D0-3は、並列データに変換される。
【０１３４】
バースト長信号BL4/2は高レベルのため、セレクタ３４ｋ、３４ｌは、データ信号D0F3、D1F3を選択する。そして、Dフリップフロップ回路３４ｇ、３４ｈ、３４ｉ、３４ｊに取り込まれたデータ信号D0-3は、バッファを介してデータバス線WDBN0-3に出力される（図２９（ｆ））。データバス線WDBN0-3に出力されたデータ信号D0-3は、バンクBK0のライトアンプWAMPに供給される。
【０１３５】
以降、バンクBK1-2に対する書き込みコマンドWRAについても、上述と同様に直列並列変換され、変換されたデータ信号がデータバス線WDBN0-3に出力される。
図３０は、図２８に示した直列並列制御回路３４の動作（バースト長="2"）を示している。この例では、バンクBK0-3に対して順次書き込みコマンドWRAが供給される。バースト長が"2"の場合、バースト長信号BL4/2は、低レベルに変化している。また、バースト長が"2"の場合、複数のバンクBKに対する書き込みコマンドWRAの最小供給間隔は、１クロックである。書き込みコマンドWRAの供給後、３クロック目（４番目のCLK）以降のデータストローブ信号DQSの立ち上がりエッジおよび立ち下がりエッジに同期して２つの書き込みデータ信号が連続して供給される。
【０１３６】
Dフリップフロップ回路３４ｇ、３４ｈ、３４ｉ、３４ｊがデータ信号D0F3、D1F3、D2F3、D3F3を出力するまでの動作は、図２９と同じであるため、説明を省略する。この例では、バースト長信号BL4/2は低レベルのため、セレクタ３４ｋ、３４ｌは、データ信号D0F2、D1F2を選択する。このため、Dフリップフロップ回路３４ｅ、３４ｆから出力されるデータ信号D0-1は、先にデータバス線WDBN0-1に出力される（図３０（ａ））。データバス線WDBN0-1に出力されたデータ信号D0-1は、バンクBK0のライトアンプWAMPに供給される。この後、Dフリップフロップ回路３４ｉ、３４ｊに取り込まれたデータ信号D2-3は、データバス線WDBN2-3に出力される（図３０（ｂ））。データバス線WDBN2-3に出力されたデータ信号D2-3は、バンクBK1のライトアンプWAMPに供給される。
【０１３７】
以降、バンクBK2-3、0に対する書き込みコマンドWRAについても、上述と同様に、直列並列変換され、変換されたデータ信号がデータバス線WDBN0-1またはWDBN2-3にそれぞれ出力される。
図３１は、図２７に示したデータ入力回路３２の動作を示している。この例は、バースト長が"4"のときの動作を示しており、書き込みコマンドWRAは２クロック毎に供給される。
【０１３８】
まず、バンクBK0に対する書き込みコマンドWRAが供給され、３番目以降のデータストローブ信号DQSの各エッジに同期して、データグループBYTEAに対応する９ビットのデータ信号が供給される（図３１（ａ））。なお、特に図示していないが、データグループBYTEB〜BYTEDに対応するデータ信号も同時に供給される。例えば、３番目のデータストローブ信号DQSの立ち上がりエッジに同期して供給されたデータ信号"010011110"は、５番目のデータストローブ信号DQSの立ち上がりエッジに同期してデータバス線WDBA0N0-WDBA8N0に出力される（図３１（ｂ））。図２７に示したパリティ生成回路３６は、データ信号"010011110"の偶数パリティビット"1"を求め、データバス線WDBAP0に出力する（図３１（ｃ））。
【０１３９】
３番目のデータストローブ信号DQSの立ち下がりエッジおよび４番目のデータストローブ信号DQSの立ち上がりエッジ、立ち下がりエッジに同期して供給されたデータ信号およびこれ等データのパリティビットも、５番目のデータストローブ信号DQSの立ち上がりエッジに同期してデータバス線に出力される（図示を省略）。以降、バンクBK1-2に対する書き込みコマンドWRAに対応する書き込みデータ信号についても、上述と同様に、７番目および９番目のデータストローブ信号DQSの立ち上がりエッジに同期して直列並列変換され、データバス線にそれぞれ出力される。
【０１４０】
図３２は、図３に示した入出力制御回路３０Ａ、３０Ｂ、３０Ｃ、３０Ｄにおけるデータ出力回路６２の詳細を示している。データ出力回路６２は、データグループBYTEA、BYTEB、BYTEC、BYTED毎に形成されている。ここでは、データグループBYTEAのデータ出力回路６２について説明する。
データ出力回路６２は、データバス線RDBから供給される読み出しデータを正しいデータに変換するパリティ検査回路６４、パリティ検査回路６４から出力される各データ入出力端子DQに対応する並列データをそれぞれ直列データに変換する並列直列変換回路６６、および直列データを外部に出力する出力バッファを有している。
【０１４１】
図３３は、図３２に示したパリティ検査回路６４の詳細を示している。パリティ検査回路６４は、直列データの各データN0-N3毎に対応してそれぞれ形成されている。ここでは、最初のデータに対応するパリティ検査回路６４について説明する。
パリティ検査回路６４は、EOR回路６４ａと、データ入出力端子DQ0-8に対応してそれぞれ形成されたEOR回路６４ｂおよびセレクタ６４ｃとを有している。EOR回路６４ａは、メモリブロックBLKDQ0-8、BLKPから読み出されデータバス線RDBA0N0-RDBA8N0、RDBAP0を介して伝達される読み出しデータの排他的論理和を演算し、演算結果をパリティ検査信号PCHKN0として出力する。EOR回路６４ｂは、パリティ検査信号PCHKN0および読み出しデータの排他的論理和をそれぞれ演算する。セレクタ６４ｃは、ビジーフラグ信号BFDQ0（またはBFDQ1-8）が高レベルのときEOR回路６４ｂから出力されるデータを選択し、ビジーフラグ信号BFDQ0（またはBFDQ1-8）が低レベルのとき読み出しデータを選択し、選択したデータを内部データバス線IRDBA0N0-IRDBA8N0にそれぞれ出力する。パリティ検査回路６４の基本的な動作は、図２で説明した動作と同じである。
【０１４２】
なお、メモリブロックBLKPがリフレッシュ中の場合、ビジーフラグ信号BFDQ0-8は全て低レベルになる。このため、読み出しデータは、全て対応するメモリブロックBLKDQ0-8から直接出力される。
図３４は、図３３に示したパリティ検査回路６４の動作（バースト長="4"）を示している。この例では、バンクBK0-2に対する読み出しコマンドRDAが順次供給された場合について説明する。
【０１４３】
まず、１番目のクロック信号CLKに同期してバンクBK0に対する読み出しコマンドRDAが供給される。メモリブロックBLKDQ0-8、BLKPからの読み出しデータ"0000111101"は、３番目のクロックサイクルにデータバス線RDBA0N0-RDBA8N0、RDBAP0に出力される(図３４（ａ））。このとき、バンクBK0のメモリブロックBLKDQ1は、リフレッシュ動作中であるため、データバス線RDBA1N0には、正しい読み出しデータが出力されていない(図３４（ｂ））。
【０１４４】
図３３に示したEOR回路６４ａは、読み出しデータ中に"1"の数が奇数であるため、パリティ検査信号PCHKN0を高レベルに変化する（図３４（ｃ））。データバス線RDBA1N0上の誤ったデータ"0"を受けるEOR回路６４ｂは、高レベルのパリティ検査信号PCHKN0を受け、高レベルを出力する。
メモリブロックBLKDQ1がリフレッシュ動作中であるため、ビジーフラグ信号BFDQ1のみが高レベルに変化している。このため、ビジーフラグ信号BFDQ1を受けるセレクタ６４ｃは、EOR回路６４ｂの出力を選択し、データ"1"を出力する（図３４（ｄ））。他のセレクタ６４ｃは、データバス線RDBA0N0、RDBA2N0-RDBA8N0上の読み出しデータをデータバス線IRDBA0N0-IRDBA8N0に直接出力する。この結果、リフレッシュ動作中で読み出し動作を実効できないメモリブロックBLKDQ1のデータが、他のメモリブロックBLKDQ0、BLKDQ2-8、BLKPの読み出しデータを使用して生成される。
【０１４５】
３番目のクロック信号CLKに同期してバンクBK1に対する読み出しコマンドRDAが供給される。メモリブロックBLKDQ0-8、BLKPからの読み出しデータ"1011000010"は、５番目のクロックサイクルにデータバス線RDBA0N0-RDBA8N0、RDBAP0に出力される(図３４（ｅ））。このとき、バンクBK1は、リフレッシュ動作を実行していない。このため、データバス線RDBA0N0-RDBA8N0、RDBAP0には、正しい読み出しデータが出力されている。
【０１４６】
EOR回路６４ａは、読み出しデータ中に"1"の数が偶数であるため、パリティ検査信号PCHKN0を低レベルに変化する（図３４（ｆ））。バンクBK1は、リフレッシュ動作を実行していないため、ビジー信号BDQ0-BDQ8は、全て低レベルに変化している。全てのセレクタ６４ｃは、データバス線RDBA0N0-RDBA8N0上の読み出しデータをデータバス線IRDBA0N0-IRDBA8N0に直接出力する（図３４（ｇ））。
【０１４７】
図３５は、図３２に示した並列直列変換回路６６の詳細を示している。並列直列変換回路６６は、データ入出力端子DQA0-8、DQB0-8、DQC0-8、DQD0-8毎に形成されている。ここでは、データ入出力端子DQA0の並列直列変換回路６６について説明する。
並列直列変換回路６６は、カウンタPI、POR、POF、読み出しデータバス選択回路６６ａ、直列に接続された入力スイッチ、ラッチ（0R-5R、0F-5F）、出力スイッチで構成された１２組のスイッチ回路、およびスイッチ６６ｂ、６６ｃを有している。スイッチ回路は、内部データバス線IRDBA0N0-IRDBA0N3毎に３組ずつ形成されている。
【０１４８】
カウンタPIは、各バンクBK0-3の読み出しバスイネーブル信号RDREおよびバースト長信号BL4/2を受け、入力カウンタ信号PI0-5を出力する。カウンタPORは、出力イネーブル信号OERの活性化時に、クロック信号CLKと同じ位相の出力クロック信号OCLKRに同期して出力カウンタ信号POR0-5を出力する。
カウンタPOFは、出力イネーブル信号OEFの活性化時に、クロック信号CLKと逆位相の出力クロック信号OCLKFに同期して出力カウンタ信号POF0-5を出力する。
【０１４９】
読み出しデータバス選択回路６６ａは、バースト長信号BL4/2が低レベルのとき、すなわち、バースト長が"2"に設定されているときに、入力カウンタ信号PI0-5の立ち上がりエッジに同期してデータバス選択信号RDBSELを出力する。
ラッチ0R-5Rを含むスイッチ回路は、それぞれ入力カウンタ信号PI0-5の高レベル時にデータを取り込み、取り込んだデータを出力カウンタ信号POR0-5の高レベル時にデータバス線DRに出力する。ラッチ0F-5Fを含むスイッチ回路は、それぞれ入力カウンタ信号PI0-5の高レベル時にデータを取り込み、取り込んだデータを出力カウンタ信号POF0-5の高レベル時にデータバス線DFに出力する。
【０１５０】
スイッチ６６ｂは、出力クロック信号OCLKRに同期してオンし、データバス線DRを出力バッファに接続する。スイッチ６６ｃは、出力クロック信号OCLKFに同期してオンし、データバス線DFを出力バッファに接続する。
図３６は、図３５に示したカウンタPIの詳細を示している。カウンタPIは、直列に接続されたDフリップフロップ回路６８ａ、６８ｂ、６８ｃ、６８ｄ、６８ｅ、６８ｆと、これ等Dフリップフロップ回路の間に配置されたセレクタ６８ｇ、６８ｈ、６８ｉと、OR回路６８ｊとを有している。
【０１５１】
OR回路６８ｊは、読み出しバスイネーブル信号RDREに同期してクロック信号PICLKを出力する。セレクタ６８ｇ〜６８ｉは、バースト長信号BL4/2が低レベルおよび高レベルのとき、入力端子"0"、"1"に供給されている信号をそれぞれ選択する。
Dフリップフロップ回路６８ａ〜６８ｆは、バースト長信号BL4/2が高レベル（バースト長BL="4"）のとき、シフトレジスタとして動作し、クロック信号PICLKの立ち上がりエッジに同期して、入力カウンタ信号PI0-5を順次出力する。また、Dフリップフロップ回路６８ａ、６８ｂ、Dフリップフロップ回路６８ｃ、６８ｄ、およびDフリップフロップ回路６８ｅ、６８ｆは、バースト長信号BL4/2が低レベル（バースト長BL="2"）のとき、それぞれ同じ入力信号を受け動作する。
【０１５２】
図３７は、図３５に示したカウンタPOR、POFの詳細を示している。カウンタPOR、POFは同じ回路構成のため、ここでは、カウンタPORについてのみ説明する。カウンタPORは、セレクタ７０ａ、７０ｂ、７０ｃ、７０ｄ、７０ｅ、７０ｆと、Dフリップフロップ回路７０ｇ、７０ｈ、７０ｉ、７０ｊ、７０ｋ、７０ｌとを交互に接続して構成されている。
【０１５３】
セレクタ７０ａ〜７０ｆは、出力イネーブル信号OERが低レベルおよび高レベルのとき、入力端子"0"、"1"に供給されている信号をそれぞれ選択する。Dフリップフロップ回路７０ｇ〜７０ｌは、出力イネーブル信号OERが高レベルのとき、シフトレジスタとして動作し、出力クロック信号OCLKRの立ち上がりエッジに同期して、出力カウンタ信号POR0-5を順次出力する。また、Dフリップフロップ回路７０ｇ〜７０ｌは、出力イネーブル信号OERが低レベルのとき、自身の出力が入力に帰還される。すなわち、Dフリップフロップ回路７０ｇ〜７０ｌは、アイドル状態になる。
【０１５４】
図３８は、図３に示したバンク内のデータスイッチング回路７２の詳細を示している。データスイッチング回路７２は、リードアンプRAMPから出力される読み出しデータをどのデータバス線RDBN0-3（IRDBN0-3）を介して並列直列変換回路６６に伝達するかを決める回路である。
データスイッチング回路７２は、リードアンプRAMPからの読み出しデータをデータバス線RDBN0-3のいずれかに出力する８つのトライステートバッファ７２ａ、７２ｂ、７２ｃ、７２ｄ、７２ｅ、７２ｆ、７２ｇ、７２ｈ、トライステートバッファ７２ａ〜７２ｈを制御するAND回路７２ｉ、７２ｊ、７２ｋ、７２ｌ、およびAND回路７２ｉ〜７２ｌに信号を入力する制御回路７２ｍを有している。
【０１５５】
制御回路７２ｍは、読み出しバスイネーブル信号RDREを遅延させ、AND回路７２ｉ〜７２ｌを動作させるタイミング信号を生成する遅延回路DLY8、下位アドレス信号LA1およびバースト長信号BL4/2に応じて動作させるAND回路７２ｉから７２ｌを決める論理ゲート、およびバースト長が"2"に設定されているときに、AND回路７２ｉ、７２ｊおよびAND回路７２ｋ、７２ｌを交互に動作させるためのDフリップフロップ回路を有している。
【０１５６】
上述したデータスイッチング回路７２では、バースト長が"4"に設定されているとき、AND回路７２ｋ、７２ｌが動作し、トライステートバッファ７２ｅ、７２ｆ、７２ｇ、７２ｈがオンする。すなわち、データバス線DB0-DB3（/DB0-/DB3）を介して出力される読み出しデータは、それぞれデータバス線RDBN0-3に伝達される。
【０１５７】
バースト長が"2"に設定されているときは、下位アドレス信号LA1によって動作するAND回路７２ｉ〜７２ｌが異なる。下位アドレスLA1が"0"のとき、AND回路７２ｌ、７２ｊが順次動作する。このとき、トライステートバッファ７２ｅ、７２ｆが最初にオンし、次に、トライステートバッファ７２ａ、７２ｂがオンする。下位アドレスLA1が"1"のとき、AND回路７２ｋ、７２ｉが順次動作する。このとき、トライステートバッファ７２ｇ、７２ｈが最初にオンし、次に、トライステートバッファ７２ｃ、７２ｄがオンする。
【０１５８】
図３９および図４０は、図３５に示した並列直列変換回路６６の動作（バースト長="4"）を示している。この例では、バンクBK0、BK1、BK2に対して順次読み出しコマンドRDAが供給される。図３９は、読み出しデータがラッチ0R-5Rにラッチされるまでを示し、図４０は、ラッチされたデータが出力されるまでを示している。また、この例では、１つのデータグループ（例えば、BYTEA）内の１つのデータ入出力端子（例えば、DQA0）の動作について説明する。
【０１５９】
図３９において、まず、読み出しコマンドRDAに応じて各バンクBK0-2の読み出しバスイネーブル信号RDREが順次活性化され（図３９（ａ）、（ｂ）、（ｃ））、読み出しデータD0-3、D4-7、D8-11が、データバス線RDBN0-3に出力される（図３９（ｄ）、（ｅ）、（ｆ））。
図３６に示したカウンタPIは、読み出しバスイネーブル信号RDREおよび高レベルのバースト長信号BL4/2を受け、カウンタ信号PI0-1、PI2-3、PI4-5を順次活性化する（図３９（ｇ）、（ｈ）、（ｉ））。並列直列変換回路６６のラッチ0R、0Fは、カウンタ信号PI0の高レベル期間に読み出しデータD0、D1をそれぞれラッチする（図３９（ｊ））。ラッチ1R、1Fは、カウンタ信号PI1の高レベル期間に読み出しデータD2、D3をそれぞれラッチする（図３９（ｋ））。
【０１６０】
ラッチ2R、2Fは、カウンタ信号PI2の高レベル期間に読み出しデータD4、D5をそれぞれラッチする（図３９（ｌ））。ラッチ3R、3Fは、カウンタ信号PI3の高レベル期間に読み出しデータD6、D7をそれぞれラッチする（図３９（ｍ））。ラッチ4R、4Fは、カウンタ信号PI4の高レベル期間に読み出しデータD8、D9をそれぞれラッチする（図３９（ｎ））。ラッチ5R、5Fは、カウンタ信号PI5の高レベル期間に読み出しデータD10、D11をそれぞれラッチする（図３９（ｏ））。
【０１６１】
図４０において、図３５に示したカウンタPORは、出力イネーブル信号OERの高レベル期間に、出力クロック信号OCLKRに同期してカウンタ信号POR0-5を順次活性化する（図４０（ａ））。カウンタPOFは、出力イネーブル信号OEFの高レベル期間に、出力クロック信号OCLKFにそれぞれ同期してカウンタ信号POF0-5を順次活性化する（図４０（ｂ））。
【０１６２】
次に、カウンタ信号POR0-5の活性化により、ラッチ0R-5Rに保持されているデータD0、D2、D4、D6、D8、D10が順次データバス線DRに出力される（図４０（ｃ））。同様に、カウンタ信号POF0-5の活性化により、ラッチ0F-5Fに保持されているデータD1、D3、D5、D7、D9、D11が順次データバス線DFに出力される（図４０（ｄ））。データバス線DR、DFに出力されたデータD0-D11は、出力クロック信号OCLKR、OCLKFに同期して、交互に出力バッファに伝達され、データストローブ信号DQSの立ち上がりエッジおよび立ち下がりエッジに同期してデータ入出力端子DQから順次出力される（図４０（ｅ））。
【０１６３】
図４１および図４２は、図３５に示した並列直列変換回路６６の動作（バースト長="2"）を示している。この例では、バンクBK0-3に対して順次読み出しコマンドRDAが供給される。図４１は、読み出しデータがラッチ0R-5Rにラッチされるまでを示し、図４２は、ラッチされたデータが出力されるまでを示している。また、この例では、１つのデータグループ（例えば、BYTEA）内の１つのデータ入出力端子（例えば、DQA0）の動作について説明する。
【０１６４】
図４１において、まず、読み出しコマンドRDAに応じて各バンクBK0-3の読み出しバスイネーブル信号RDREが順次活性化される（図４１（ａ）〜（ｆ））。この例では、最初に供給される下位アドレス信号LA1は"0"である。このため、図３８に示したデータスイッチング回路７２は、トライステートバッファ７２ｅ、７２ｆおよびトライステートバッファ７２ａ、７２ｂを順次動作させ、読み出しデータD0-1、D4-5、D8-9をデータバス線RDBN0-1に出力し、読み出しデータD2-3、D6-7、D10-11をデータバス線RDBN2-3に出力する。（図４１（ｇ）、（ｈ））。
【０１６５】
図３６に示したカウンタPIは、読み出しバスイネーブル信号RDREおよび低レベルのバースト長信号BL4/2を受け、カウンタ信号PI0-5を順次活性化する（図４１（ｉ）〜（ｎ））。並列直列変換回路６６のラッチ0R、0Fは、カウンタ信号PI0の高レベル期間に読み出しデータD0、D1をそれぞれラッチする（図４１（ｏ））。ラッチ1R、1Fは、カウンタ信号PI1の高レベル期間に読み出しデータD2、D3をそれぞれラッチする（図４１（ｐ））。
【０１６６】
ラッチ2R、2Fは、カウンタ信号PI2の高レベル期間に読み出しデータD4、D5をそれぞれラッチする（図４１（ｑ））。ラッチ3R、3Fは、カウンタ信号PI3の高レベル期間に読み出しデータD6、D7をそれぞれラッチする（図４１（ｒ））。ラッチ4R、4Fは、カウンタ信号PI4の高レベル期間に読み出しデータD8、D9をそれぞれラッチする（図４１（ｓ））。ラッチ5R、5Fは、カウンタ信号PI5の高レベル期間に読み出しデータD10、D11をそれぞれラッチする（図４１（ｔ））。
【０１６７】
図４２において、上述した図４０と同様に、出力クロック信号OCLKR、OCLKFに同期してカウンタ信号POR0-5、POF0-5が順次活性化され、データストローブ信号DQSの立ち上がりエッジおよび立ち下がりエッジに同期してデータ入出力端子DQから順次出力される。
以下、本実施形態の半導体メモリの動作について説明する。
【０１６８】
図４３は、バンクBK0-1に対する読み出し動作（バースト長="4"）を連続して実行中に、リフレッシュ要求REFRQが発生したときの動作を示している。図３に示したリフレッシュ要求回路２２は、クロック信号CLKの立ち下がりエッジに同期してリフレッシュ要求信号REFRQを活性化する（図４３（ａ））。リフレッシュカウンタ２４は、リフレッシュ要求信号REFRQを受けてカウントアップする。この例では、リフレッシュバンク番号REFBNK#およびリフレッシュブロック番号REFDQ#がそれぞれバンクBK0、メモリブロックBLKDQ1に切り替わる（図４３（ｂ））。
【０１６９】
バンクBK0の第２制御回路（図１３）は、リフレッシュ要求信号REFRQに応じて動作し、リフレッシュアドレスの上位アドレスUAおよびメモリコアを制御するタイミング信号をアドレスバスBADRおよびタイミング信号バスBTMGに出力する。このとき、バンクBK0内のビジーレジスタ６０は、リフレッシュブロック番号REFDQ#としてメモリブロックBLKDQ0を保持している（図４３（ｃ））。バンクBK0は、ビジーレジスタ６０からビジー信号BDQ0の活性化を受け、メモリブロックBLKDQ0をリフレッシュする（図４３（ｄ））。
【０１７０】
次に、１番目以降のクロック信号CLKの立ち上がりエッジに同期して、バンクBK0-1に対する読み出しコマンドRDA1-8が順次供給される。バンクBK0は、読み出しコマンドRDA1に応じて、非活性化されているビジー信号BDQ#に対応するメモリブロックBLKDQ1-8、BLKPの読み出し動作READ1を実行する（図４３（ｅ））。読み出し動作READ1は、メモリブロックBLKDQ0のリフレッシュ動作と並行して実行される。
【０１７１】
図３３に示したパリティ検査回路６４は、読み出しデータおよび高レベルのビジーフラグ信号BFDQ0を受ける（図４３（ｆ））。そして、メモリブロックBLKDQ1-8、BLKPの読み出しデータからメモリブロックBLKDQ0に保持されているデータが生成される。図３５に示した並列直列変換回路６６は、これ等読み出しデータREAD1を並列直列変換し、５番目以降のクロック信号CLKに対応するデータストローブ信号DQSに同期して出力する（図４３（ｇ））。バンクBK0のビジーレジスタ６０（図１３）は、読み出し動作READ1の完了後、リフレッシュカウンタ２４（図３）が出力しているビジー信号REFDQ1を取り込む（図４３（ｈ））。
【０１７２】
一方、バンクBK1は、読み出しコマンドRDA2に応じて、非活性化されているビジー信号BDQ#に対応するメモリブロックBLKDQ1-8、BLKPの読み出し動作READ2を実行する（図４３（ｉ））。そして、上述したバンクBK0と同様に、メモリブロックBLKDQ1-8、BLKPの読み出しデータからメモリブロックBLKDQ0に保持されているデータが生成される。読み出しデータは、７番目以降のクロック信号CLKに対応するデータストローブ信号DQSに同期して出力する（図４３（ｊ））。
【０１７３】
この後、読み出しコマンドRDA3-4に対する読み出し動作READ3、READ4が実行される（図４３（ｋ）、（ｌ））。読み出しコマンドRDA5が供給された直後に、次のリフレッシュ要求REFRQが発生する（図４３（ｍ））。リフレッシュカウンタ２４は、リフレッシュ要求信号REFRQを受けてリフレッシュバンク番号REFBNK#をバンクBK1に切り替える（図４３（ｎ））。
【０１７４】
バンクBK1内のビジーレジスタ６０（図１３）は、リフレッシュブロック番号REFDQ#としてメモリブロックBLKDQ0を保持している（図４３（ｏ））。このため、バンクBK1は、ビジーレジスタ６０からビジー信号BDQ0の活性化を受け、メモリブロックBLKDQ0をリフレッシュする（図４３（ｐ））。バンクBK1のリフレッシュ動作は、読み出し動作READ4、READ6と並行して実行される。バンクBK1のビジーレジスタ６０は、読み出し動作READ6の完了後、リフレッシュカウンタ２４（図３）が出力しているビジー信号REFDQ1を取り込む（図４３（ｑ））。
【０１７５】
この後、読み出しコマンドRDA7-8に対応する読み出し動作READ7、READ8が実行される（図４３（ｒ）、（ｓ））。また、次のリフレッシュ要求REFRQが発生する（図４３（ｔ））。リフレッシュカウンタ２４は、リフレッシュ要求信号REFRQを受けてリフレッシュバンク番号REFBNK#をバンクBK2に切り替える（図４３（ｕ））。
【０１７６】
図４４は、同一のバンクに対して書き込みコマンドWRAが連続して供給されたときの動作を示している（バースト長="2"）。この例では、リフレッシュ要求REFRQは、発生せず、ビジーレジスタ６０（図１３）は、ビジー信号BDQ0を活性化している（図４４（ａ））。図中、破線で示した枠は、図１３に示した第２制御回路５０による動作を示している。
【０１７７】
まず、１番目のクロック信号CLKの立ち上がりエッジに同期して、書き込みコマンドWRA1が供給される。メモリブロックBLKDQ0のセレクタASEL、TSELは、ビジー信号BDQ0の活性化を受け、アドレスバスBADRおよびタイミング信号バスBTMGを選択する。メモリブロックBLKDQ1-8、BLKPは、ビジー信号BDQ1-8、BDQPの非活性化を受け、アドレスバスNADRおよびタイミング信号バスNTMGを選択する。この結果、メモリブロックBLKDQ0に対する書き込み動作は、アドレスバスBADRおよびタイミング信号バスBTMGに伝達される信号により実行される（図４４（ｂ））。メモリブロックBLKDQ1-8、BLKPに対する書き込み動作は、アドレスバスNADRおよびタイミング信号バスNTMGに伝達される信号により実行される（図４４（ｃ））。すなわち、活性化されたビジー信号BDQ0に対応する書き込み動作は、図１３に示した第２制御回路５０によって実行され、他のビジー信号BDQ1-8、BDQPに対応する書き込み動作は、第１制御回路４０によって実行される。
【０１７８】
なお、本実施形態の半導体メモリは、レイトライト機能を採用しているため、書き込みコマンドWRA1に対応して、前回の書き込みコマンドWRAに応じたレイト書き込み動作WRITE0（書き込みアドレスA0）が実行される。書き込みコマンドWRA1に対応して供給された書き込みアドレスA1および書き込みデータD1は、アドレスレジスタ（図１７、図２３）およびデータレジスタに保持される。そして、この後、上述と同様に書き込みコマンドWRA2-6に対応するレイト書き込み動作WRITE1-5が実行される。
【０１７９】
図４５および図４６は、同一のバンクに対して書き込みコマンドWRA1-11が連続して供給されているときにリフレッシュ要求REFRQが発生したときの動作を示している（バースト長="2"）。この例では、ビジー信号BDQ0が活性化されている（図４５（ａ））。
まず、書き込みコマンドWRA1に対応するレイト書き込み動作WRITE0は、図４４と同様に実行される（図４５（ｂ））。次に、書き込みコマンドWRA2が供給され、レイト書き込み動作WRITE1が実行される。書き込み動作WRITE1を実行中にリフレッシュ要求REFRQが発生する（図４５（ｃ））。
【０１８０】
図２３に示したアドレスレジスタ５２は、リフレッシュ要求REFRQおよびリフレッシュエントリ信号REFENTの活性化を受け、アドレスバスBADRにリフレッシュアドレスREFを出力する（図４５（ｄ））。メモリブロックBLKDQ0を制御している第２制御回路５０は、書き込み動作WRITE1の完了後、図２６に示したようにリフレッシュ動作REFAを実行する（図４５（ｅ））。リフレッシュ動作REFAは、例えば、図２４に示したＲサイクルカウンタ５４Ｂを使用して実行される。メモリブロックBLKDQ1-8、BLKPは、上述した図４４と同様に、レイト書き込み動作WRITE1が実行される（図４５（ｆ））。
【０１８１】
メモリブロックBLKDQ0のリフレッシュ動作REFAが完了したとき、次の書き込みコマンドWRA3が供給されている。このため、第２制御回路５０は、リフレッシュ動作REFAに引き続きレイト書き込み動作WRITE2を実行する（図４５（ｇ））。すなわち、第２制御回路５０は、書き込みコマンドWRAとリフレッシュ要求REFRQとが競合したときに、その受付順にしたがってリフレッシュ動作または書き込み動作を実行する。第１制御回路４０は、書き込みコマンドWRA3に同期して他のメモリブロックBLKDQ1-8、BLKPに対する書き込み動作を実行する。この実施形態では、図１で説明した基本原理と同様に外部書き込みサイクルtERCは、４クロックサイクルに設定され、内部書き込みサイクルtIRCは、外部書き込みサイクルtERCより０.５クロック少ない３.５クロックサイクルに設定されている。このため、他のメモリブロックBLKDQ1-8、BLKPに対するメモリブロックBLKDQ0の書き込み動作のずれは、徐々に小さくなっていく。
【０１８２】
図４６において、書き込みコマンドWRA7-9に対応するレイト書き込み動作WRITE6-8が実行される（図４６（ａ）、（ｂ）、（ｃ））。書き込みコマンドWRA9に対応するメモリブロックBLKDQ0の書き込み動作WRITE8は、他のメモリブロックBLKDQ1-8、BLKPの書き込み動作WRITE8と同じタイミングで実行される。
図１３に示したビジーレジスタ６０は、全てのメモリブロックBLKDQ0-8、BLKPが動作していない期間に、ビジー信号BDQ0を非活性化し、ビジー信号BDQ1を活性化する（図４６（ｄ））。このため、書き込み動作WRITE9-11は、メモリブロックBLKDQ1が第２制御回路５０によって実行され、他のメモリブロックBLKDQ0、2-8、BLKPは、第１制御回路４０によって実行される（図４６（ｅ）、（ｆ）、（ｇ））。
【０１８３】
図４７は、同一のバンクに対して読み出しコマンドRDA1-6が連続して供給されているときにリフレッシュ要求REFRQが発生したときの動作を示している（バースト長="2"）。この例では、リフレッシュ要求REFRQが発生する前に、ビジー信号BDQ0が活性化されている（図４７（ａ））。図４３と同じ動作については、詳細な説明を省略する。
【０１８４】
まず、読み出しコマンドRDA1が供給され、読み出し動作READ1が実行される。読み出し動作では、図１３に示した第１制御回路４０のみが動作し、第２制御回路５０は動作しない。したがって、ビジー信号BDQ0に対応するメモリブロックBLKDQ0は動作しない。メモリブロックBLKDQ0からの読み出しデータは、他のメモリブロックBLKDQ1-8、BLKPからの読み出しデータによって生成される。
【０１８５】
読み出し動作READ1中に、リフレッシュ要求REFRQが発生すると、第２制御回路５０が動作し、ビジー信号BDQ0に対応するメモリブロックBLKDQ0のリフレッシュ動作REFAが実行される（図４７（ｂ））。リフレッシュ動作REFA中に次に読み出しコマンドRDA2が供給され、メモリブロックBLKDQ1-8、BLKPの読み出し動作READ2が実行される。
【０１８６】
リフレッシュ動作REFAの実行後、全てのメモリブロックBLKDQ0-8、BLKPが動作を完了するのを待って、図１３に示したビジーレジスタ６０は、ビジー信号BDQ0を非活性化し、ビジー信号BDQ1を活性化する（図４７（ｃ））。ビジー信号BDQ1の活性化により、読み出し動作を実行しないメモリブロックがBLKDQ0からBLKDQ1に切り替わる（図４７（ｄ））。そして、メモリブロックBLKDQ0、2-8、BLKPを動作させて、読み出しコマンドRDA3-6に対する読み出し動作READ3-6が実行される。
【０１８７】
図４８は、本実施形態の半導体メモリのユーザに対する主なAC仕様を示している。、LRBD（Random Bank Access Delay）、LRWD（LAL following RDA to WRA Delay）、およびLDIN（WRA Command to Data-in Delay）が、バースト長BLに応じて変わることが特徴的である。これ等の仕様により、バースト長によらずデータ入出力端子DQを効率的に使用できるため、データ転送レートを向上できる。
【０１８８】
LLOCK（DLL lock-on Time）は、電源の立ち上げ時等における図３に示したDLL回路８が出力する位相調整クロック信号PCLKが安定するまでのクロックサイクル数である。LRST（/RST Low Input Hold for Chip Reset）は、リセット信号/RSTの解除後チップセレクト信号/CSを活性化するまでに必要なクロックサイクル数である。LRSC（Mode Register SET Cycle Time）は、モードレジスタ設定コマンドMRS後、実際にモードレジスタ２に値が設定されるまでに必要なクロックサイクル数である。
【０１８９】
図４９〜図６０は、図４８に示したAC仕様の具体例を示している。
図４９は、同一のバンクBKに対する読み出し動作（バースト長="2"）の例を示している。図５０は、同一のバンクBKに対する読み出し動作（バースト長="4"）の例を示している。読み出しコマンドRDAの供給間隔は、LRC（Random Read/Write Cycle Time）で規定されている。読み出しコマンドRDAから下位アドレスラッチコマンドLALの遅延は、LRCD（RDA/WRA to LAL Command Input Delay）で規定されている。下位アドレスラッチコマンドLALから次の読み出しコマンドRDAまでの遅延は、LRAS（LAL to RDA/WRA Command Input Delay）で規定されている。読み出しコマンドRDAから最初のデータが出力されるまでの遅延は、LRAC（RDA Command to Access Delay）で規定されている。
【０１９０】
図５１は、同一のバンクBKに対する書き込み動作（バースト長="2"）の例を示している。図５２は、同一のバンクBKに対する書き込み動作（バースト長="4"）の例を示している。書き込みコマンドWRAの供給間隔は、LRCで規定されている。書き込みコマンドWRAから下位アドレスラッチコマンドLALの遅延は、LRCDで規定されている。下位アドレスラッチコマンドLALから次の書き込みコマンドWRAまでの遅延は、LRASで規定されている。書き込みコマンドWRAからデータの入力までの遅延は、LDIN（WRA Command to Data-in Delay）で規定されている。LDINは、バースト長BLが"2"および"4"のとき、それぞれ３クロックサイクルおよび２クロックサイクルである。書き込み動作では、上述したように、レイト書き込み動作が行われる。
【０１９１】
図５３は、複数のバンクBKに対する読み出し動作（バースト長="2"）の例を示している。図５４は、複数のバンクBKに対する読み出し動作（バースト長="4"）の例を示している。LRCD、LRAS、およびLRACは図４９、図５０と同じである。異なるバンクBKに対する読み出しコマンドRDAの供給間隔は、LRBD（Random Bank Access Delay）で規定されている。LRBDは、バースト長BLが"2"および"4"のとき、それぞれ最小１クロックサイクルおよび最小２クロックサイクルである。
【０１９２】
図５５は、複数のバンクBKに対する書き込み動作（バースト長="2"）の例を示している。図５６は、複数のバンクBKに対する書き込み動作（バースト長="4"）の例を示している。LRCD、LRAS、およびLDINは、図５１、図５２と同じである。異なるバンクBKに対する書き込みコマンドWRAの供給間隔は、LRBDで規定されている。LRBDは、読み出し動作と同様、バースト長BLが"2"および"4"のとき、それぞれ最小１クロックサイクルおよび最小２クロックサイクルである。
【０１９３】
図５７は、同一のバンクBKに対する読み出し動作および書き込み動作（バースト長="2"）の例を示している。図５８は、同一のバンクBKに対する読み出し動作および書き込み動作（バースト長="4"）の例を示している。LRC、LRAC、およびLDINは、図４９〜図５２と同じである。読み出しコマンドRDAに続く下位アドレスラッチコマンドLALから次の書き込みコマンドWRAまでの遅延は、LRWD（LAL following RDA to WRA Delay）で規定されている。LRWDは、バースト長BLが"2"および"4"のとき、それぞれ最小２.５クロックサイクルおよび最小４.５クロックサイクルである。書き込みコマンドWRAに続く下位アドレスラッチコマンドLALから次の読み出しコマンドRDAまでの遅延は、LWRD（LAL following WRA to RDA Delay）で規定されている。
【０１９４】
図５９は、複数のバンクBKに対する読み出し動作および書き込み動作（バースト長="2"）の例を示している。図６０は、複数のバンクBKに対する読み出し動作および書き込み動作（バースト長="4"）の例を示している。
以上、本実施形態では、第１制御回路４０およびパリティ検査回路６４は、リフレッシュ中のメモリブロック（例えばBLKDQ0）に代わり、他のメモリブロック（例えばBLKDQ1-8）と書き込みデータのパリティビットを記憶するメモリブロックBLKPのデータを用いて読み出しデータを再生した。このため、読み出しコマンドRDAとリフレッシュ要求REFRQとが競合しても、アクセス時間を遅らせることなく、読み出しデータを出力できる。この結果、読み出しデータを再生する場合にも、読み出しコマンドRDAに対して高速に応答し、読み出しデータを高いデータ転送レートで出力できる。
【０１９５】
第２制御回路５０の調停回路５８は、書き込みコマンドWRAおよびリフレッシュ要求REFRQが競合した場合、その受付順に応じて書き込み動作またはリフレッシュ動作を順次実行した。また、書き込みコマンドWRAの最小供給間隔である外部書き込みサイクルtERCを、メモリブロックBLKDQ0-8、BLKPに対する実際の書き込み動作時間である内部書き込みサイクルtIRCより長く設定した。このため、書き込みコマンドWRAが複数回供給される間に、必ずリフレッシュサイクルを挿入でき、メモリセルに保持されているデータが破壊することを防止できる。
【０１９６】
したがって、半導体メモリを使用するユーザは、半導体メモリの内部で発生するリフレッシュ要求REFRQと、ユーザが供給した読み出しコマンドRDAおよび書き込みコマンドWRAとの競合を認識することなく、読み出し動作および書き込み動作を実行できる。例えば、本発明がDRAMに適用された場合、DRAMを搭載するシステム上にリフレッシュコントローラは不要になる。この結果、ユーザはSRAMと同じ感覚でこのDRAMを使用できる。すなわち、リフレッシュ動作を隠すことで、DRAMの大容量とSRAMの使いやすさを兼ね備えた半導体メモリを提供できる。
【０１９７】
メモリブロックBLKDQ0-8を、データ入出力端子に対応してそれぞれ形成し、リフレッシュ要求REFRQに応答して同時に動作するメモリブロックをそのうちの１つのみとした。すなわち、読み出し動作時に、常に全てのメモリブロックBLKDQ0-8が動作し、読み出しデータが出力される。リフレッシュ要求が発生した場合、リフレッシュ動作により読み出せないデータは、データ入出力端子から出力される読み出しデータのうち常に１ビットだけになる。このため、リフレッシュ中のメモリブロックに記憶されているデータを、他のメモリブロックを使用して、確実に再生できる。
【０１９８】
第１制御回路４０は、リフレッシュカウンタが示すメモリブロック（例えばBLKDQ0）に対して読み出し動作を実行せず、リフレッシュ要求REFRQが発生していないときも他のメモリブロック（例えばBLKDQ1-8、BLKP）を使用して読み出しデータを再生した。このため、第１制御回路４０の制御が容易になり、簡易な回路構成にできる。
【０１９９】
メモリグループを、メモリブロックの配列方向である第１方向と直交する第２方向に沿って配列し、リフレッシュ要求REFRQに応答するリフレッシュ動作を、第２方向に並ぶメモリブロックに対して実行した。すなわち、読み出し動作および書き込み動作をメモリグループ毎に実行し、リフレッシュ動作を複数のメモリグループで同時に実行した。このため、全てのメモリセルをリフレッシュするために必要なリフレッシュ要求REFRQの発生回数を最小限にでき、リフレッシュ要求REFRQの発生間隔を長くできる。
【０２００】
センスアンプSAを、メモリグループ内のメモリブロックの配列方向（第１方向）に沿って配置したので、複数のメモリグループで共有でき、チップサイズを小さくできる。同様に、コラムデコーダCDECおよびメインワードデコーダMWDをメモリグループ内のメモリブロックの配列方向（第１方向）に沿って配置したので、複数のメモリグループで共有でき、チップサイズを小さくできる。
【０２０１】
書き込みコマンドWRAをクロック信号CLKの立ち上がりエッジに同期して受信し、リフレッシュ要求REFRQをクロック信号CLKの立ち下がりエッジに同期して受信した。このため、調停回路５８は、書き込みコマンドWRAおよびリフレッシュ要求REFRQを、少なくとも半クロック以上ずれて受信でき、その先着判定を容易にできる。すなわち、調停回路５８を簡易に構成できる。
【０２０２】
コマンドラッチ・デコーダ１２は、クロック信号CLKの連続する立ち上がりエッジおよび立ち下がりエッジに同期して、それぞれ第１コマンドおよび第２コマンドを受信し、２つのコマンドに基づいて読み出しコマンド信号RDAP、RLALPまたは書き込みコマンド信号WRAP、WRLALPを生成した。クロック信号CLKにおける隣接する２つのエッジでそれぞれコマンドを受信することで、コマンドの入力期間を短くでき、アクセス時間を短縮できる。
【０２０３】
内部クロック信号ICLKの立ち上がりエッジに同期して動作するＦサイクルカウンタ５４Ａおよび内部クロック信号ICLKの立ち下がりエッジに同期して動作するＲサイクルカウンタ５４Ｂをステート制御回路５４内に形成し、書き込みコマンドおよびリフレッシュコマンドの供給毎に、サイクルカウンタ５４Ａ、５４Ｂを交互に動作させた。２つのサイクルカウンタ５４Ａ、５４ｂを交互に使用して書き込み動作またはリフレッシュ動作が実行されるため、各動作を実行するための制御が容易になる。
【０２０４】
ステート制御回路５４内に書き込みコマンドWRAおよびリフレッシュ要求REFRQを順次保持するRSフリップフロップ５４ｅ、５４ｈを形成した。このため、複数回連続して書き込みコマンドWRAが供給されている間にリフレッシュ要求REFRQが発生しても、書き込み動作およびリフレッシュ動作を確実に実行できる。また、リフレッシュ動作後に供給される複数の書き込みコマンドWRAに応じた書き込み動作も確実に実行できる。RSフリップフロップ５４ｅ、５４ｈが、リフレッシュ動作後の書き込みコマンドWRAを交互に保持することで、書き込みコマンドWRAの供給から書き込み動作を開始するまでの遅れは、書き込み動作の都度小さくなっていく。
【０２０５】
コマンドラッチ・デコーダ１２が書き込みコマンドWRAを受信してから書き込みデータの受信を開始するまでの時間LDINを、バースト長に応じて変化させた。このため、データバスの使用効率を向上でき、データの転送レートを向上できる。
異なるバンクBKを順次動作させるときに、読み出しコマンドRDAおよび書き込みコマンドWRAの最小供給間隔LRBD、LRWD、RWRDを、バースト長に応じて変化させた。コマンドの供給仕様を半導体メモリの内部動作に合わせて設定することで、内部動作を制御する制御回路を簡易に構成できる。
【０２０６】
バースト長BLが"2"に設定されているとき、各バンクBKのデータスイッチング回路７２は、メモリブロックBLKDQ0-8、BLKPから読み出される読み出しデータを、４本の読み出しデータバス線のうち２本を交互に使用して並列直列変換回路６６に伝達した。このため、読み出しデータバス線のデータ伝達サイクルを緩和できる。この結果、高いクロック周波数での動作が可能になる。
【０２０７】
同様に、バースト長BLが"2"に設定されているとき、直列並列変換回路３４は、並列に変換した書き込みデータを、４本の書き込みデータバス線のうちの２本に交互に出力した。このため、書き込みデータバス線のデータ伝達サイクルを緩和できる。この結果、高いクロック周波数での動作が可能になる。
可変書き込み長ビットVWにより、データストローブ信号DQSの各エッジにそれぞれ同期して入力された書き込みデータ単位で、書き込みデータをマスクできる。同時に供給される書き込みデータ毎にマスクを設定できるため、読み出しデータの再生動作を簡易な制御回路で実現できる。
【０２０８】
リフレッシュカウンタ２４の下位ビットを、バンクBKを選択するバンクアドレスBA（リフレッシュバンク番号REFBNK#）に対応させ、リフレッシュ動作をバンクBK毎に実行した。このため、同時に動作するリフレッシュ制御回路が少なくなり、リフレッシュ動作時のピーク電流を減らすことができる。また、複数のバンクBKが交互にリフレッシュされるため、同じバンクBKを連続してリフレッシュする場合に比べ、リフレッシュ要求の発生間隔を短くできる。したがって動作周波数が低い場合にも、全てのメモリセルをリフレッシュするために必要な期間を十分満足できる。換言すれば、動作周波数の下限をより低く設定できる。
【０２０９】
図６１は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、リフレッシュ動作が実行されるときのみ、すなわちリフレッシュ動作と読み出し動作とが競合するときのみ、メモリブロックBLKPを使用してリフレッシュ動作を実行するメモリブロックBLKDQの読み出しデータが生成される。換言すれば、リフレッシュ要求REFRQが発生していないとき、メモリブロックBLKDQ0-8から直接データが読み出される。このような動作を実現するため、第１の実施形態のビジーレジスタ６０（図１３）を、リフレッシュ要求信号REFRQに応じてビジー信号BDQ0-8を切り換える回路に変更すればよい。その他の構成は、第１の実施形態と同じである。この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【０２１０】
図６２は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態のパリティ検査回路６４（図３３）の変わりにパリティ検査回路６８が形成されている。その他の構成は、第１の実施形態と同じである。
【０２１１】
パリティ検査回路６８は、データ入出力端子DQに対応するデータバス線RDBを除く９ビットの読み出しデータの排他的論理和を演算するEOR回路６８ａとセレクタ６４ｃとを有している。セレクタ６４ｃは、ビジー信号BDQが活性化されているとき、EOR回路６８ａの出力を内部データバス線IRDBに接続し、ビジー信号BDQが非活性化されているとき、データバス線RDBを内部データバス線IRDBに接続する。
【０２１２】
上述したパリティ検査回路６８では、活性化されたビジー信号BDQに対応するメモリブロックBLKDQは、リフレッシュ動作をしている可能性があるため、メモリブロックBLKP（パリティビット）を使用して読み出しデータを生成する。非活性化されたビジー信号BDQに対応するメモリブロックBLKDQは、リフレッシュ動作を実行しないため、直接データを読み出す。この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【０２１３】
図６３および図６４は、本発明の半導体メモリの第４の実施形態を示している。第１の実施形態と同じ要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、メモリコアのレイアウトが第１の実施形態と相違している。その他の構成は、第１の実施形態と同じである。各メモリブロックBLKDQ0-8、BLKP内のロウブロックRBLK0-3およびセンスアンプSA0-3は、第１の実施形態に比べ９０度回転して配置されている。また、センスアンプSA0-3は、メモリブロックBLKDQ0-8、BLKPの境界部分に配置されるため、共有されていない。
【０２１４】
コラムデコーダCDECおよびメインワードデコーダMWDは、第１の実施形態と同様に図の横方向（第１方向）に沿って配置されている。読み出し動作・書き込み動作時に活性化される領域（図の濃い網掛けの領域）およびリフレッシュ動作・書き込み動作時に活性化される領域（図の薄い網掛けの領域）は、第１の実施形態と同じである。
【０２１５】
図６４は、図６３に示したロウブロックRBLKの詳細を示している。図６４は、図６３を９０度回転させた状態を示している。すなわち、図の横方向が第２方向であり、図の縦方向が第１方向である。コラム選択スイッチCSWおよびセンスアンプSAは、第２方向に沿って配置されされている。
この実施形態では、メインワード線MWLおよびコラム選択線CLSの配線方向が第１の実施形態と異なっている。すなわち、メインワード線MWLおよびコラム選択線CLSは、センスアンプSAの配列方向である第２方向に沿って配線されている。
【０２１６】
メインワード線MWLは、サブワードデコーダSWDの配列方向に並んでいるため、第２配線層のみを使用して直接サブワードデコーダSWDに接続されている。コラム選択線CLSの配線方向がコラム選択スイッチCSWの配列方向と同じである。このため、コラム選択線CLSは、メインワード線MWLに沿って第２配線層で配線された後、メモリセル上のスルーホールを介して第１配線層に接続され、コラム選択スイッチCSWに接続されている。その他の構成は、第１の実施形態（図１６）と同じである。この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【０２１７】
図６５は、本発明の半導体メモリの第５の実施形態を示している。この実施形態では、モードレジスタの設定値によって、データを入出力するための同期信号を選択することができる。モードレジスタのMODE0ビットが"1"の場合、DQS方式は、"Bi-Directional"に設定される。このとき、セレクタSELは、QS端子を選択し、書き込みデータはQS端子から入力されるデータストローブ信号QSに同期して取り込まれる。また、読み出しデータは、QS端子から出力されるデータストローブ信号QSに同期して出力される。データストローブ信号QSは、出力イネーブル信号QSENを、図示しないDLL回路で位相調整した出力クロック信号OCLKに同期させた信号である。すなわち、"Bi-Directional"モードでは、上述した第１の実施形態と同様に、１つのデータストローブ端子に双方向の信号が供給される。
【０２１８】
モードレジスタのMODE0ビットが"0"の場合、DQS方式は、"Uni-Directional"に設定される。このとき、QS端子は、読み出しデータ用のデータストローブ信号を出力する専用端子になる。書き込みデータ用のデータストローブ信号は、MODE2ビットが"1"のときクロック信号CLKが使用され、MODE1ビットが"1"ときDS端子から供給されるデータストローブ信号DSが使用される。クロック信号CLKおよびデータストローブ信号DSは、MODE1ビット、MODE2ビットを受けるセレクタSELによって選択される。そして、選択された信号に応じて直列並列変換回路が動作する。
【０２１９】
MODE3ビットが"1"の場合、QS制御回路は、常に高レベルを受けるため、読み出し動作を実行していないときにも出力クロック信号OCLKに同期したデータストローブ信号QSが出力される。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、半導体メモリを搭載するシステムに応じて、データストローブ信号の方式（DQS方式）を変更できる。DQS方式は、モードレジスタの設定により容易に変更できる。このため、様々なユーザの要求に応えることができる。
【０２２０】
なお、上述した第１の実施形態では、図６６の上に示すように、メモリブロックBLKDQ0-8毎にロウデコーダRDECを形成し、これ等メモリブロックBLKDQ0-8のパリティビットを保持するメモリブロックBLKPを形成した例について述べた。（図６６では、比較のため、８つのメモリブロックBLKDQ0-7を記載）
本発明はかかる実施形態に限定されるものではない。例えば、データ入出力端子が８ビットの場合、図６６の下に示すように、ロウデコーダRDECをメモリブロックBLKDQ0-4、BLKDQ1-5、BLKDQ2-6、BLKDQ3-7毎に１つ形成し、メモリブロックBLKDQ0-3、BLKDQ4-7のパリティビットをそれぞれ保持する２つのメモリブロックBLKP1、BLKP2を形成しても良い。この場合、ロウデコーダRDECを２つのメモリブロックで共有できるため、ロウデコーダRDECの数を９個から５個に減らすことができる。この結果、メモリコアのサイズを小さくできる。
【０２２１】
上述した第１の実施形態では、図１４に示したように、リフレッシュカウンタ２４のビットを、下位ビットから順にリフレッシュバンク番号REFBNK#、リフレッシュブロック番号REFDQ#、および上位アドレスUA#に割り当てた例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図６７に示すように、リフレッシュカウンタ２４のビットを、下位ビットから順に上位アドレスUA#、リフレッシュブロック番号REFDQ#、およびリフレッシュバンク番号REFBNK#に割り当ててもよい。この場合、リフレッシュ要求REFRQの発生間隔は、第１の実施形態の４倍にする必要がある。
【０２２２】
上述した第１の実施形態では、外部書き込みサイクルtERCを４クロックサイクルに設定した例について述べた。本発明はかかる実施形態に限定されるものではない。外部書き込みサイクルtERCは、動作周波数（クロック周期）および内部回路のアーキテクチャに応じて設定すればよい。
上述した第１の実施形態では、本発明をDDRタイプの半導体メモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック信号の立ち上がりエッジに同期するインタフェースを有するSDR（Single Data Rate）タイプの半導体メモリに適用してもよい。
【０２２３】
上述した第１の実施形態では、本発明を複数のバンクBK0-3を有する半導体メモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をバンクを構成しない半導体メモリに適用してもよい。
上述した第１の実施形態では、本発明を複数のデータグループBYTEA-BYTEDを有する半導体メモリに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をデータ入出力端子DQが８ビットの半導体メモリに適用してもよい。
【０２２４】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）  データを記憶する複数の第１メモリブロックと、
前記第１メモリブロックに記憶された前記データを再生するためのデータを記憶する第２メモリブロックと、
外部からコマンドを受信し、前記第１メモリブロックをアクセスするための読み出しコマンドまたは書き込みコマンドを発生する第１コマンド発生回路と、
前記第１または第２メモリブロックをアクセスするために第２コマンドを発生する第２コマンド発生回路と、
前記読み出しコマンドおよび前記第２コマンドによりアクセスされる前記第１メモリブロックが同じとき、前記第２メモリブロックに記憶されたデータを用いて、該第１メモリブロックの読み出しデータを再生する読み出し制御回路と、
前記書き込みコマンドおよび前記第２コマンドによりアクセスされる前記第１メモリブロックが同じとき、コマンドの受付順に該コマンドに応じた動作を実行する書き込み制御回路とを備えていることを特徴とする半導体メモリ。
【０２２５】
（付記２）  付記１記載の半導体メモリにおいて、
前記第２メモリブロックに記憶されるデータは、前記第１メモリブロックのパリティビットであることを特徴とする半導体メモリ。
（付記３）  付記１記載の半導体メモリにおいて、
前記第１および第２メモリブロックは、時間とともにデータが消失する揮発性のメモリセルで構成され、
前記第２コマンドは、前記メモリセルのリフレッシュ動作を実行するために周期的に発生するリフレッシュコマンドであることを特徴とする半導体メモリ。
【０２２６】
（付記４）  付記３記載の半導体メモリにおいて、
前記書き込みコマンドの最小供給間隔である外部書き込みサイクルは、前記第１および第２メモリブロックに対する実際の書き込み動作時間である内部書き込みサイクルより長く設定されていることを特徴とする半導体メモリ。
（付記５）  付記４記載の半導体メモリにおいて、
外部クロックを受信し、内部回路の同期信号である内部クロックを生成するクロック発生回路を備え、
前記外部書き込みサイクルは、ｎクロックサイクル（ｎは１以上の整数）に設定され、前記内部書き込みサイクルは、ｎ−0.5クロックサイクルに設定されていることを特徴とする半導体メモリ。
【０２２７】
（付記６）  付記５記載の半導体メモリにおいて、
前記外部クロックの第１エッジに同期して前記内部動作サイクルを実行する第１タイミング信号を生成する第１サイクル生成回路と、
前記外部クロックの第２エッジに同期して前記内部動作サイクルを実行する第２タイミング信号を生成する第２サイクル生成回路と、
前記書き込みコマンドおよび前記リフレッシュコマンドの供給毎に、前記第１および第２サイクル生成回路を交互に動作させるサイクル切換回路とを備えていることを特徴とする半導体メモリ。
【０２２８】
（付記７）  付記４記載の半導体メモリにおいて、
前記書き込み制御回路は、書き込み動作の実行中に供給される次の書き込みコマンドを順次保持し、該書き込み動作の完了後に保持している前記書き込みコマンドに応じた書き込み動作を実行するステート制御回路を備えていることを特徴とする半導体メモリ。
【０２２９】
（付記８）  付記４記載の半導体メモリにおいて、
前記読み出し制御回路は、前記書き込み動作または前記リフレッシュ動作を実行中の前記第１メモリブロックに対する前記読み出しコマンドが供給されたとき、動作中の該第１メモリブロックを除く第１メモリブロックおよび前記第２メモリブロックに記憶されたデータを用いて読み出しデータを再生することを特徴とする半導体メモリ。
【０２３０】
（付記９）  付記８記載の半導体メモリにおいて、
前記読み出し制御回路は、前記第２メモリブロックがリフレッシュ動作中に前記読み出しコマンドが供給されたとき、再生動作は行わず、前記第１メモリブロックに記憶されたデータを読み出しデータとして出力することを特徴とする半導体メモリ。
【０２３１】
（付記１０）  付記３記載の半導体メモリにおいて、
前記第１および第２メモリブロックのうち１つだけが、前記リフレッシュコマンドに応答して動作することを特徴とする半導体メモリ。
（付記１１）  付記１０記載の半導体メモリにおいて、
リフレッシュ動作を実行するメモリセルを示し、リフレッシュ要求毎にカウントアップするリフレッシュカウンタを備え、
前記リフレッシュカウンタは、前記第１および第２メモリブロックのいずれかを選択するためのビットを含み、
前記リフレッシュカウンタにより示された前記メモリブロックに対する前記読み出しコマンドが供給されたとき、前記読み出し制御回路は、該メモリブロックに対する前記リフレッシュ動作が実行されていなくても、前記第２メモリブロックに記憶されたデータを用いて読み出しデータを再生することを特徴とする半導体メモリ。
【０２３２】
（付記１２）  付記１０記載の半導体メモリにおいて、
リフレッシュ動作を実行するメモリセルを示し、リフレッシュ要求毎にカウントアップするリフレッシュカウンタを備え、
前記リフレッシュカウンタは、前記第１および第２メモリブロックのいずれかを選択するためのビットを含み、
前記リフレッシュカウンタにより示された前記メモリブロックに対する前記読み出しコマンドが供給されたとき、前記読み出し制御回路は、該メモリブロックに対する前記リフレッシュ動作と前記読み出し動作とが競合するときのみ、前記第２メモリブロックに記憶されたデータを用いて読み出しデータを再生することを特徴とする半導体メモリ。
【０２３３】
（付記１３）  付記１０記載の半導体メモリにおいて、
データを入出力する複数のデータ入出力端子を備え、
前記第１メモリブロックは、互いに異なる前記データ入出力端子に対応してそれぞれ形成されていることを特徴とする半導体メモリ。
（付記１４）  付記１０記載の半導体メモリにおいて、
前記書き込み制御回路は、前記書き込みコマンドと前記リフレッシュコマンドとが競合したときに、前記リフレッシュ動作を実行する前記メモリブロックのみコマンドの受付順に該コマンドに応じた動作を実行し、他のメモリブロックに対して、前記書き込みコマンドに同期して前記書き込み動作を実行することを特徴とする半導体メモリ。
【０２３４】
（付記１５）  付記１０記載の半導体メモリにおいて、
前記第１メモリブロックと前記第２メモリブロックとで構成される複数のメモリグループを備え、
前記リフレッシュコマンドに応答するリフレッシュ動作は、複数の前記メモリグループ内の前記第１メモリブロックのいずれかまたは前記第２メモリブロックに対して実行されることを特徴とする半導体メモリ。
【０２３５】
（付記１６）  付記１５記載の半導体メモリにおいて、
前記各メモリグループ内において、前記第１および第２メモリブロックは、第１方向に沿って配列され、
前記メモリグループは、第１方向と直交する第２方向に沿って配列され、
前記リフレッシュコマンドに応答するリフレッシュ動作は、前記第２方向に並ぶ前記第１または第２メモリブロックに対して実行されることを特徴とする半導体メモリ。
【０２３６】
（付記１７）  付記１６記載の半導体メモリにおいて、
前記第１および第２メモリブロック内のメモリセルにデータをそれぞれ伝達する前記第２方向に配線されたビット線と、
前記メモリセルの記憶ノードと前記ビット線との接続を制御するワード線と、
ビット線上のデータを増幅する前記第１方向に配列されたセンスアンプとを備え、
前記センスアンプは、隣接する前記メモリグループの間に配置され、隣接する該メモリグループで共有されていることを特徴とする半導体メモリ。
【０２３７】
（付記１８）  付記１７記載の半導体メモリにおいて、
前記ビット線をデータバス線に接続する複数のコラム選択スイッチと、
前記コラム選択スイッチを選択するコラム選択信号を生成する複数のコラムデコーダと、
前記ワード線を選択するワード線信号を生成する複数のワードデコーダとを備え、
前記コラム選択スイッチ、前記コラムデコーダ、前記ワードデコーダ、および前記センスアンプは、前記第１方向に沿って配置され、
前記コラム選択信号を伝達するコラム選択線は、前記コラムデコーダから複数の前記メモリグループ上に第１配線層を使用して前記第２方向に配線され、
前記ワード線は、前記ワードデコーダから複数の前記メモリグループ上に前記第１配線層を使用して前記第２方向に配線され、さらに前記各第１および第２メモリブロック上を第２の配線層を使用して前記第１の方向に配線されていることを特徴とする半導体メモリ。
【０２３８】
（付記１９）  付記１６記載の半導体メモリにおいて、
前記メモリセルの記憶ノードと前記ビット線との接続を制御するワード線と、
ビット線上のデータを増幅するセンスアンプと、
前記ビット線をデータバス線に接続する複数のコラム選択スイッチと、
前記コラム選択スイッチを選択するコラム選択信号を生成する複数のコラムデコーダと、
前記ワード線を選択するワード線信号を生成する複数のワードデコーダとを備え、
前記コラムデコーダおよび前記ワードデコーダは、前記第１方向に沿って配置され、
前記コラム選択スイッチおよび前記センスアンプは、前記第２方向に沿って配置され、
前記コラム選択信号を伝達するコラム選択線は、複数の前記メモリグループ上を第１配線層を使用して前記第２の方向に配線され、さらに前記第１および第２メモリブロック上を第２の配線層を使用して第１の方向に配線され、
前記ワード線は、複数の前記メモリグループ上を第１配線層を使用して前記第２の方向に配線されていることを特徴とする半導体メモリ。
【０２３９】
（付記２０）  付記３記載の半導体メモリにおいて、
外部クロックを受信し、内部回路の同期信号である内部クロックを生成するクロック発生回路と、
前記書き込みコマンドを前記外部クロックの第１エッジに同期して受信する第１コマンド受信回路と、
前記リフレッシュコマンドを前記外部クロックの第２エッジに同期して受信する第２コマンド受信回路と、
前記第１および第２コマンド受信回路で受信した前記書き込みコマンドおよび前記リフレッシュコマンドの実行順を決める調停回路とを備えていることを特徴とする半導体メモリ。
【０２４０】
（付記２１）  付記１記載の半導体メモリにおいて、
外部クロックを受信し、内部回路の同期信号である内部クロックを生成するクロック発生回路を備え、
前記第１コマンド発生回路は、前記外部クロックの第１エッジおよび第２エッジに同期してそれぞれ前記コマンドを受信し、受信した両コマンドに応じて前記読み出しコマンドまたは前記書き込みコマンドを発生することを特徴とする半導体メモリ。
【０２４１】
（付記２２）  付記２１記載の半導体メモリにおいて、
前記第１および第２エッジは、連続するエッジであることを特徴とする半導体メモリ。
（付記２３）  付記２２記載の半導体メモリにおいて、
前記第１エッジは、アップエッジであり、前記第２エッジは、前記アップエッジに続くダウンエッジであることを特徴とする半導体メモリ。
【０２４２】
（付記２４）  付記１記載の半導体メモリにおいて、
外部クロックを受信し、内部回路の同期信号である内部クロックを生成するクロック発生回路と、
１回の前記書き込みコマンドに対応して書き込みデータを前記外部クロックに同期して連続して入力するデータ入力回路とを備え、
前記第１コマンド発生回路が前記書き込みコマンドを受信してからデータの受信を開始するまでの時間は、１回の前記書き込みコマンドに対応する前記書き込みデータの受信回数であるバースト長に応じて変化することを特徴とする半導体メモリ。
【０２４３】
（付記２５）  付記１記載の半導体メモリにおいて、
外部クロックを受信し、内部回路の同期信号である内部クロックを生成するクロック発生回路と、
１回の前記読み出しコマンドに対応して読み出しデータを前記外部クロックに同期して連続して出力するデータ出力回路と、
１回の前記書き込みコマンドに対応して書き込みデータを前記外部クロックに同期して連続して入力するデータ入力回路と、
複数の前記第１メモリブロックおよび前記第２メモリブロックを有し、独立に動作する複数のバンクとを備え、
異なる前記バンクに順次アクセスするときに、
前記読み出しコマンドおよび前記書き込みコマンドの最小供給間隔は、１回の前記読み出しコマンドに対応する前記読み出しデータの出力回数および１回の前記書き込みコマンドに対応する前記書き込みデータの受信回数であるバースト長に応じて変化することを特徴とする半導体メモリ。
【０２４４】
（付記２６）  付記２５記載の半導体メモリにおいて、
データ入出力端子に対してそれぞれ形成された２ｍ本（ｍは１以上の整数）の読み出しデータバス線と、
前記メモリブロックから読み出された読み出しデータをどの前記読み出しデータバス線に伝達するかを設定するデータスイッチング回路と、
前記読み出しデータバス線を介して伝達された並列の前記読み出しデータを直列データに変換する並列直列変換回路とを備え、
前記バースト長は、ｍまたは２ｍ（ｍは１以上の整数）に設定され、
前記データスイッチング回路は、
前記バースト長が２ｍに設定されているとき、２ｍ本の前記読み出しデータバス線を両方使用して前記読み出しデータを前記並列直列変換回路に伝達し、
前記バースト長がｍに設定されているとき、ｍ本の前記データバス線を交互に使用してｍ個の読み出しデータを前記並列直列変換回路に伝達することを特徴とする半導体メモリ。
【０２４５】
（付記２７）  付記２５記載の半導体メモリにおいて、
データ入出力端子に対してそれぞれ形成された２ｍ本（ｍは１以上の整数）の書き込みデータバス線と、
外部から供給される書き込みデータをどの前記書き込みデータバス線に伝達するかを設定するデータスイッチング回路と、
外部から供給される直列の書き込みデータを並列データに変換し、前記書き込みデータバス線に出力する直列並列変換回路とを備え、
前記直列並列変換回路は、
前記バースト長が２ｍに設定されているとき、並列に変換した２ｍ個の前記書き込みデータを、２ｍ本の前記書き込みデータバス線に同時に出力し、
前記バースト長がｍに設定されているとき、並列に変換したｍ個の書き込みデータを、ｍ本の前記データバス線に交互に出力することを特徴とする半導体メモリ。
【０２４６】
（付記２８）  付記１記載の半導体メモリにおいて、
外部クロックを受信し、内部回路の同期信号である内部クロックを生成するクロック発生回路と、
１回の前記書き込みコマンドに対応して書き込みデータを前記外部クロックに同期して連続して入力するデータ入力回路と、
前記外部クロックに同期して入力された前記書き込みデータ単位で、前記メモリブロックへの書き込み動作のマスクを設定するデータマスク制御回路とを備えていることを特徴とする半導体メモリ。
【０２４７】
（付記２９）  付記２８記載の半導体メモリにおいて、
外部クロックを受信し、内部クロックを生成するクロック発生回路と、
前記メモリブロックからの読み出しデータを前記内部クロックから生成された内部データストローブ信号に同期して出力するデータ出力回路と、
外部から供給される書き込みデータを外部から供給される外部データストローブ信号をに同期して受信するデータ入力回路と、
前記外部および内部データストローブ信号を同じ端子で入出力するか、別の端子でそれぞれ入出力するかを設定するモードレジスタとを備えていることを特徴とする半導体メモリ。
【０２４８】
（付記３０）  付記１記載の半導体メモリにおいて、
リフレッシュ動作を実行するメモリセルを示し、リフレッシュ要求毎にカウントアップするリフレッシュカウンタを備え、
前記リフレッシュカウンタの下位ビットは、バンクを選択するバンクアドレスに対応していることを特徴とする半導体メモリ。
【０２４９】
付記６の半導体メモリでは、内部書き込みサイクルが、ｎ−0.5クロックサイクルに設定されているときに、サイクル切換回路は、書き込みコマンドおよびリフレッシュコマンドの供給毎に、第１および第２サイクル生成回路を交互に動作させ、外部クロックの第１エッジおよび第２エッジにそれぞれ同期して動作する。第１サイクル生成回路は、外部クロックの第１エッジに同期して内部動作サイクルを実行する第１タイミング信号を生成する。第２サイクル生成回路は、外部クロックの第２エッジに同期して内部動作サイクルを実行する第２タイミング信号を生成する。２つのサイクル生成回路を交互に使用して書き込み動作またはリフレッシュ動作が実行されるため、各動作を実行するための制御が容易になる。
【０２５０】
付記７の半導体メモリでは、書き込み制御回路は、ステート制御回路を有している。ステート制御回路は、書き込み動作の実行中に供給される次の書き込みコマンドを順次保持し、書き込み動作の完了後に保持している書き込みコマンドに応じた書き込み動作を実行する。このため、複数回連続する書き込み動作の間にリフレッシュ動作が挿入された場合にも、リフレッシュ動作後の書き込み動作を確実に実行できる。
【０２５１】
上述したように、外部書き込みサイクルは、内部書き込みサイクルより長いため、書き込みコマンドの供給から書き込み動作を開始するまでの遅れは、書き込み動作の都度小さくなっていく。外部書き込みサイクルと内部書き込みサイクルとの差は、次のリフレッシュコマンドの供給までに上記遅れが無くなるように設定すればよい。
【０２５２】
付記８の半導体メモリでは、書き込み動作または前記リフレッシュ動作を実行中の第１メモリブロックに対する読み出しコマンドが供給されたとき、読み出し制御回路は、動作中の第１メモリブロックを除く第１メモリブロックおよび第２メモリブロックに記憶されたデータを用いて読み出しデータを再生する。このため、半導体メモリ内部で読み出し動作と書き込み動作・リフレッシュ動作が競合した場合にも、アクセス時間を遅らせることなく読み出し動作を実行できる。
【０２５３】
付記１８の半導体メモリでは、コラム選択スイッチ、コラムデコーダ、ワードデコーダ、およびセンスアンプを、第１方向に沿って配置することで、これ等回路を複数のメモリグループで共有でき、チップサイズを小さくできる。
付記２４の半導体メモリでは、クロック発生回路は、外部クロックを受信し、内部回路の同期信号である内部クロックを生成する。データ入力回路は、１回の書き込みコマンドに対応して書き込みデータを外部クロックに同期して連続して入力する。第１コマンド発生回路が書き込みコマンドを受信してからデータの受信を開始するまでの時間は、１回の書き込みコマンドに対応する書き込みデータの受信回数であるバースト長に応じて変化する。このため、データバスの使用効率を向上できる。
【０２５４】
付記２５の半導体メモリは、独立に動作する複数のバンクを有している。各バンクは、複数の第１メモリブロックおよび第２メモリブロックを有している。クロック発生回路は、外部クロックを受信し、内部回路の同期信号である内部クロックを生成する。データ出力回路は、１回の読み出しコマンドに対応して読み出しデータを外部クロックに同期して連続して出力する。データ入力回路は、１回の書き込みコマンドに対応して書き込みデータを外部クロックに同期して連続して入力する。異なるバンクに順次アクセスするときに、読み出しコマンドおよび書き込みコマンドの最小供給間隔は、１回の読み出しコマンドに対応する読み出しデータの出力回数および１回の書き込みコマンドに対応する書き込みデータの受信回数であるバースト長に応じて変化する。すなわち、コマンドの供給仕様を半導体メモリの内部動作に合わせて設定することで、内部動作を制御する制御回路を簡易に構成できる。
【０２５５】
付記２６の半導体メモリは、データ入出力端子に対してそれぞれ形成された２ｍ本の読み出しデータバス線を有している。データスイッチング回路は、メモリブロックから読み出された読み出しデータをどの読み出しデータバス線に伝達するかを設定する。並列直列変換回路は、読み出しデータバス線を介して伝達された並列の読み出しデータを直列データに変換する。バースト長は、ｍまたは２ｍ（ｍは１以上の整数）に設定可能である。データスイッチング回路は、バースト長が２ｍに設定されているとき、２ｍ本の読み出しデータバスを両方使用して読み出しデータを並列直列変換回路に伝達する。また、データスイッチング回路は、バースト長がｍに設定されているとき、ｍ本のデータバス線を交互に使用してｍ個の読み出しデータを並列直列変換回路に伝達する。このため、特にバースト長がｍのときに、データバスのデータ伝達サイクルを緩和できる。この結果、高いクロック周波数での動作が可能になる。
【０２５６】
付記２７の半導体メモリは、データ入出力端子に対してそれぞれ形成された２ｍ本の書き込みデータバス線を有している。データスイッチング回路は、外部から供給される書き込みデータをどの書き込みデータバス線に伝達するかを設定する。直列並列変換回路は、外部から供給される直列の書き込みデータを並列データに変換し、書き込みデータバス線に出力する。直列並列変換回路は、バースト長が２ｍに設定されているとき、並列に変換した２ｍ個の書き込みデータを、２ｍ本の書き込みデータバス線に同時に出力する。直列並列変換回路は、バースト長がｍに設定されているとき、並列に変換したｍ個の書き込みデータを、ｍ本のデータバス線に交互に出力する。このため、特にバースト長がｍのときに、データバスのデータ伝達サイクルを緩和できる。この結果、高いクロック周波数での動作が可能になる。
【０２５７】
付記２８の半導体メモリでは、クロック発生回路は、外部クロックを受信し、内部回路の同期信号である内部クロックを生成する。データ入力回路は、１回の書き込みコマンドに対応して書き込みデータを外部クロックに同期して連続して入力する。データマスク制御回路は、外部クロックに同期して入力された書き込みデータ単位で、メモリブロックへの書き込みをマスクする。同じタイミングで供給される書き込みデータが、全て書き込みまたは全てマスクされるため、第２メモリブロックに記憶するデータを容易に生成できる。したがって、第２メモリブロックに記憶するデータを生成する回路を簡易にできる。
【０２５８】
付記２９の半導体メモリでは、クロック発生回路は、外部クロックを受信し、内部回路の同期信号である内部クロックを生成する。データ出力回路は、メモリブロックからの読み出しデータを内部クロックから生成された内部データストローブ信号に同期して出力する。データ入力回路は、外部から供給される書き込みデータを外部から供給される外部データストローブ信号に同期して受信する。モードレジスタは、外部および内部データストローブ信号を同じ端子で入出力するか、別の端子でそれぞれ入出力するかを設定する。このため、様々なユーザの要求に応えることができる。
【０２５９】
付記３０の半導体メモリでは、リフレッシュカウンタは、リフレッシュ動作を実行するメモリセルを示し、リフレッシュ要求毎にカウントアップする。リフレッシュカウンタの下位ビットは、バンクを選択するバンクアドレスに対応している。リフレッシュ動作は、バンク毎に実行される。同時に動作するリフレッシュ制御回路が少なくなるため、リフレッシュ動作時のピーク電流を減らすことができる。また、複数のバンクが交互にリフレッシュされるため、同じバンクを連続してリフレッシュする場合に比べ、リフレッシュ要求の発生間隔を短くできる。したがって動作周波数が低い場合にも、全てのメモリセルをリフレッシュするために必要な期間を十分満足できる。換言すれば、動作周波数の下限をより低く設定できる。
【０２６０】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【０２６１】
【発明の効果】
本発明の半導体メモリでは、半導体メモリを使用するユーザは、半導体メモリの内部で発生する第２コマンドと、ユーザが供給した読み出しコマンドおよび書き込みコマンドとの競合を認識することなく、読み出し動作および書き込み動作を実行できる。したがって、ユーザに使い易い半導体メモリを提供できる。
本発明の半導体メモリでは、ユーザは、リフレッシュを全く意識することなく半導体メモリを使用できる。
【０２６２】
本発明の半導体メモリでは、書き込みコマンドが複数回供給される間に、必ずリフレッシュサイクルを挿入できる。このため、書き込みコマンドが多数回連続して供給されても、メモリセルに保持されているデータが破壊することはない。
本発明の半導体メモリでは、読み出し動作を実行する第１メモリブロックがリフレッシュ動作中でも、他のメモリブロックを使用して読み出しデータを確実に再生できる。
【０２６３】
本発明の半導体メモリでは、読み出し制御回路の制御が容易になり、簡易な回路構成にできる。
本発明の半導体メモリでは、リフレッシュ中の第１メモリブロックに記憶されているデータを確実に再生できる。
本発明の半導体メモリでは、全てのメモリセルをリフレッシュするために必要なリフレッシュコマンドの発生回数を最小限にでき、リフレッシュコマンドの発生間隔を長くできる。
【０２６４】
本発明の半導体メモリでは、センスアンプまたはデコーダ等を複数のメモリグループで共有でき、チップサイズを小さくできる
本発明の半導体メモリでは、調停回路を簡易に構成できる。
本発明の半導体メモリでは、２つのサイクル生成回路を交互に使用して書き込み動作またはリフレッシュ動作を実行できるため、各動作を実行するための制御が容易なる。
【図面の簡単な説明】
【図１】本発明の書き込み動作の基本原理を示すタイミング図である。
【図２】本発明の読み出し動作の基本原理を示すブロック図である。
【図３】第１の実施形態を示すブロック図である。
【図４】第１の実施形態におけるコマンド入力に対する半導体メモリの状態遷移図である。
【図５】第１の実施形態における第１および第２コマンドを受け付けるための信号の状態を示す説明図である。
【図６】第１の実施形態における読み出し動作時のデータの出力順を示す説明図である。
【図７】第１の実施形態における可変書き込み長の詳細を示す説明図である。
【図８】可変書き込み長を変えたときの書き込み動作（BL=2）を示すタイミング図である。
【図９】可変書き込み長を変えたときの書き込み動作（BL=4）を示すタイミング図である。
【図１０】  図３に示した入力制御ブロック１００の詳細を示す回路図である。
【図１１】図１０に示したラッチ回路およびフリップフロップ回路の詳細を示す回路図である。
【図１２】図３に示した入力制御ブロック１００の動作を示すタイミング図である。
【図１３】バンクの詳細を示すブロック図である。
【図１４】図３に示したリフレッシュカウンタの動作およびリフレッシュ動作の概要を示すタイミング図である。
【図１５】図１３に示したメモリブロックの詳細を示すブロック図である。
【図１６】図１５に示したロウブロックRBLKの詳細を示すブロック図である。
【図１７】図１３に示した第１制御回路内のアドレスレジスタの詳細を示す回路図である。
【図１８】図１３に示した第１制御回路内のステート制御回路の詳細を示す回路図である。
【図１９】図１３に示した第１制御回路内のタイミング信号生成回路の詳細を示す回路図である。
【図２０】図１３に示した第１制御回路の動作を示すタイミング図である。
【図２１】図１３に示した第２制御回路内の調停回路の詳細を示す回路図である。
【図２２】図２１に示した調停回路の動作を示すタイミング図である。
【図２３】図１３に示した第２制御回路５０内のアドレスレジスタ５２の詳細を示す回路図である。
【図２４】図１３に示した第２制御回路内のステート制御回路の詳細を示す回路図である。
【図２５】図１３に示した第２制御回路内のタイミング信号生成回路の詳細を示す回路図である。
【図２６】図２４に示したステート制御回路５４の動作を示すタイミング図である。
【図２７】図３に示した入出力制御回路のうちデータ入力回路の詳細を示すブロック図である。
【図２８】図２７の直列並列変換回路の詳細を示す回路図である。
【図２９】図２８に示した直列並列制御回路の動作（バースト長="4"）を示すタイミング図である。
【図３０】図２８に示した直列並列制御回路の動作（バースト長="2"）を示すタイミング図である。
【図３１】図２７に示したデータ入力回路の動作を示すタイミング図である。
【図３２】図３に示した入出力制御回路におけるデータ出力回路の詳細を示すブロック図である。
【図３３】図３２に示したパリティ検査回路の詳細を示す回路図である。
【図３４】図３３に示したパリティ検査回路６４の動作（バースト長="4"）を示すタイミング図である。
【図３５】図３２に示した並列直列変換回路の詳細を示す回路図である。
【図３６】図３５に示したカウンタPIの詳細を示す回路図である。
【図３７】図３５に示したカウンタPOR、POFの詳細を示す回路図である。
【図３８】図３に示したバンク内のデータスイッチング回路の詳細を示す回路図である。
【図３９】図３５に示した並列直列変換回路６６の動作（バースト長="4"）を示すタイミング図である。
【図４０】図３５に示した並列直列変換回路６６の動作（バースト長="4"）を示すタイミング図である。
【図４１】図３５に示した並列直列変換回路６６の動作（バースト長="2"）を示すタイミング図である。
【図４２】図３５に示した並列直列変換回路６６の動作（バースト長="2"）を示すタイミング図である。
【図４３】第１の実施形態における読み出し動作の例を示すタイミング図である。
【図４４】第１の実施形態における書き込み動作の例を示すタイミング図である。
【図４５】第１の実施形態における書き込み動作の例を示すタイミング図である。
【図４６】第１の実施形態における書き込み動作の例を示すタイミング図である。
【図４７】第１の実施形態における読み出し動作の例を示すタイミング図である。
【図４８】第１の実施形態における半導体メモリのAC特性を示す説明図である。
【図４９】同一のバンクBKに対する読み出し動作（バースト長="2"）の例を示すタイミング図である。
【図５０】同一のバンクBKに対する読み出し動作（バースト長="4"）の例を示すタイミング図である。
【図５１】同一のバンクBKに対する書き込み動作（バースト長="2"）の例を示すタイミング図である。
【図５２】同一のバンクBKに対する書き込み動作（バースト長="4"）の例を示すタイミング図である。
【図５３】複数のバンクBKに対する読み出し動作（バースト長="2"）の例を示すタイミング図である。
【図５４】複数のバンクBKに対する読み出し動作（バースト長="4"）の例を示すタイミング図である。
【図５５】複数のバンクBKに対する書き込み動作（バースト長="2"）の例を示すタイミング図である。
【図５６】複数のバンクBKに対する書き込み動作（バースト長="4"）の例を示すタイミング図である。
【図５７】同一のバンクBKに対する読み出し動作および書き込み動作（バースト長="2"）の例を示すタイミング図である。
【図５８】同一のバンクBKに対する読み出し動作および書き込み動作（バースト長="4"）の例を示すタイミング図である。
【図５９】複数のバンクBKに対する読み出し動作および書き込み動作（バースト長="2"）の例を示すタイミング図である。
【図６０】複数のバンクBKに対する読み出し動作および書き込み動作（バースト長="4"）の例を示すタイミング図である。
【図６１】第２の実施形態の読み出し動作を示すタイミング図である。
【図６２】第３の実施形態のパリティ検査回路の詳細を示す回路図である。
【図６３】第４の実施形態のメモリブロックの詳細を示すブロック図である。
【図６４】第４の実施形態のロウブロックの詳細を示すブロック図である。
【図６５】第５の実施形態の概要を示す説明図である。
【図６６】メモリコアの別の構成例を示す説明図である。
【図６７】リフレッシュカウンタの別の構成例を示す説明図である。
【符号の説明】
２  モードレジスタ
４  データレイテンシ制御回路
６  ビジーレジスタ
８  DLL回路
１０  クロックバッファ
１２  コマンドラッチ・デコーダ
１４  バンクアドレスラッチ・デコーダ
１６  アドレスラッチ
２０  リフレッシュタイマ
２２  リフレッシュ要求回路
２４  リフレッシュカウンタ
３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ  入出力制御回路
３２  データ入力回路
３４  直列並列変換回路
３６  パリティ生成回路
４０  第１制御回路
４２  アドレスレジスタ
４４  ステート制御回路
４６  タイミング信号生成回路
５０  第２制御回路
５２  アドレスレジスタ
５４  ステート制御回路
５６  タイミング信号生成回路
５８  調停回路
６０  ビジーレジスタ
６２  データ出力回路
６４  パリティ検査回路
６６  並列直列変換回路
６８  パリティ検査回路
１００  入力制御ブロック
２００  リフレッシュ制御ブロック
３００  データ制御ブロック
A14-0  アドレス信号
AREG  アドレスレジスタ
ASEL、TSEL  セレクタ
BA1-0  バンクアドレス信号
BADR  アドレスバス
BDQ#  ビジー信号
BDQ0-8（BDQ#）  ビジー信号
BFDQ0-8（BFDQ#）  ビジーフラグ信号
BK0-3  バンク
BL  バースト長
BL4/2  バースト長信号
BLKDQ0-8、BLKP  メモリブロック
BNK#、BNK0-3  バンク信号
BRS  ビット線ショート信号
BT  バーストタイプ
BTMG  タイミング信号バス
BYTEA、BYTEB、BYTEC、BYTED  データグループ
CDEC  コラムデコーダ
CLEN  コラム線イネーブル信号
CLK、/CLK  クロック信号
CLS0-63  コラム選択線、コラム選択信号
/CS  チップセレクト信号
CSW  コラム選択スイッチ
DB0-3、/DB0-3  データバス線
DESL  ディレセレクトコマンド
DQA8-0、DQB8-0、DQC8-0、DQD8-0  データ信号
DQSA、DQSB、DQSC、DQSD  データストローブ信号
EN0、EN1  イネーブル信号
FN  ファンクション信号
ICLK、/ICLK  内部クロック信号
IDQS、/IDQS  内部データストローブ信号
LA14-0  下位アドレス信号
LAL  下位アドレスラッチコマンド
MRS  モードレジスタ設定コマンド
MRSP  モードレジスタコマンド信号
MWL0-63  メインワード線、メインワード線信号
MWD  メインワードデコーダ
NADR  アドレスバス
NTMG  タイミング信号バス
OCLKF、OCLKR  出力クロック信号
OEF、OER  出力イネーブル信号
PCLK  位相調整クロック信号
PI、POR、POF  カウンタ
PI0-5  入力カウンタ信号
POF0-5、POR0-5  出力カウンタ信号
QWD0-3  1/4ワード線
RAMP  リードアンプ
RAMPEN  リードアンプイネーブル信号
RBLK  ロウブロック
REFBNK#  リフレッシュバンク番号
RDA  読み出しコマンド
RDAP、RLALP  読み出しコマンド信号
RDB  読み出しデータバス線
RDRE  読み出しバスイネーブル信号
REFAD  リフレッシュアドレス
REFDQ#  リフレッシュブロック番号
REFRQ  フレッシュ要求信号
REFS  リフレッシュ起動信号
/RST  リセット端子
SA  センスアンプ
SAEN  センスアンプイネーブル信号
SEQ/INT  バーストタイプ信号
SPCEN  直列並列イネーブル信号
SPP0、SPP1  パルス信号
SWD  サブワードデコーダ
UA14-0  上位アドレス信号
VREF  基準電圧
VW  可変書き込み長
WAMP  ライトアンプ
WAMPEN  ライトアンプイネーブル信号
WBUF  ライトバッファ
WDB  書き込みデータバス線
WLEN  ワード線イネーブル信号
WRA  書き込みコマンド
WRAP、WRLALP  書き込みコマンド信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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