(57)【特許請求の範囲】
【請求項１】
絶縁層上の第１導電型のシリコン単結晶基体と、
前記絶縁層上において前記第１導電型のシリコン単結晶基体に接触する第２導電型のシリコン単結晶基体と、
前記第１導電型のシリコン単結晶基体に設けられた、第２導電型の第１領域及び第２導電型の第２領域と、
前記第１領域、前記第２領域両者間の前記第１導電型のシリコン単結晶基体とつながり、前記第１領域に隣り合う第１導電型高濃度領域と、
前記第２導電型のシリコン単結晶基体に設けられた、第１導電型の第３領域及び前記第２領域と隣り合う第１導電型の第４領域と、
前記第３領域、前記第４領域両者間の前記第２導電型のシリコン単結晶基体とつながり、前記第３領域に隣り合う第２導電型高濃度領域と、
前記第１導電型高濃度領域と前記第２導電型高濃度領域の分離領域と、
前記第１領域、前記第２領域両者間の前記第１導電型のシリコン単結晶基体上から、前記第１導電型高濃度領域と隣接する前記第１導電型のシリコン単結晶基体上に、かつ、前記第３領域、前記第４領域両者間の前記第２導電型のシリコン単結晶基体上から、前記第２導電型高濃度領域と隣接する前記第２導電型のシリコン単結晶基体上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極のサイドウォールと、
少なくとも前記サイドウォール、前記第２領域と前記第１導電型高濃度領域の境界を含む所定領域とその近傍の前記ゲート電極部分、及び前記第４領域と前記第２導電型高濃度領域の境界を含む所定領域とその近傍の前記ゲート電極部分を除き、前記第１領域と前記第１導電型高濃度領域の総合領域、前記第２領域と前記第４領域の総合領域、前記第３領域と前記第２導電型高濃度領域の総合領域、及び前記ゲート電極の所定領域それぞれの上面に設けられたシリサイド化物と、
を含むＳＯＩ半導体集積回路装置。
【請求項２】
前記ゲート電極は、前記第１導電型のシリコン単結晶基体上から前記第２導電型のシリコン単結晶基体上に跨る共有電極である請求項１記載のＳＯＩ半導体集積回路装置。
【請求項３】
前記ゲート電極は、前記分離領域とは反対側の各端部を結ぶ前記第１導電型のシリコン単結晶基体上から前記第２導電型のシリコン単結晶基体上に跨る共有電極である請求項１記載のＳＯＩ半導体集積回路装置。
【請求項４】
絶縁層上において、互いに接触する領域と、絶縁分離領域により互いが離間して隣り合う領域とを含む第１導電型のシリコン単結晶基体及び第２導電型のシリコン単結晶基体を形成する工程と、
前記第１導電型及び第２導電型のシリコン単結晶基体上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上において、前記第１導電型のシリコン単結晶基体上のゲート伸長領域及び前記第２導電型のシリコン単結晶基体上のゲート伸長領域を通り、かつ前記ゲート伸長領域両者の端部どうしを結ぶ前記第１導電型及び第２導電型のシリコン単結晶基体に共有のゲート電極を形成する工程と、
前記第１導電型のシリコン単結晶基体上において前記ゲート電極の所定領域をマスクとした所定領域に第２導電型の不純物を導入する工程と、
前記第２導電型のシリコン単結晶基体上において前記ゲート電極の所定領域をマスクとした所定領域に第１導電型の不純物を導入する工程と、
前記ゲート電極のサイドウォールを形成する工程と、
前記第１導電型のシリコン単結晶基体側に前記ゲート電極のゲート伸長領域の部分及び前記サイドウォールの領域をマスクとして第２導電型の不純物を導入することにより前記ゲート電極を隔てて第２導電型の第１領域及び第２導電型の第２領域を形成する工程と、
前記第２導電型のシリコン単結晶基体側に前記ゲート電極のゲート伸長領域の部分及び前記サイドウォールの領域をマスクとして第１導電型の不純物を導入することにより前記ゲート電極を隔てて第１導電型の第３領域及び前記第２領域と隣り合う第１導電型の第４領域を形成する工程と、
前記第１領域、前記第２領域両者間の前記第１導電型のシリコン単結晶基体とつながり、少なくとも前記第１領域に隣り合う第１導電型高濃度領域を形成する工程と、
前記第３領域、前記第４領域両者間の前記第２導電型のシリコン単結晶基体とつながり、少なくとも前記第３領域に隣り合う第２導電型高濃度領域を形成する工程と、
少なくとも前記第２領域と前記第１導電型高濃度領域の境界を含む所定領域とその近傍の前記ゲート電極部分、及び前記第４領域と前記第２導電型高濃度領域の境界を含む所定領域とその近傍の前記ゲート電極部分を覆う保護層を形成する工程と、
少なくとも前記サイドウォール、前記保護層を除き、前記第１領域と前記第１導電型高濃度領域の総合領域、前記第２領域と前記第４領域の総合領域、前記第３領域と前記第２導電型高濃度領域の総合領域、及び前記ゲート電極の所定領域それぞれの上面をシリサイド化する工程と、
を含むＳＯＩ半導体集積回路装置の製造方法。
【請求項５】
前記第１導電型高濃度領域を形成する工程は、前記第３領域及び第４領域を形成する工程の少なくとも一部と同一の工程で達成され、前記第２導電型高濃度領域を形成する工程は、前記第１領域及び第２領域を形成する工程の少なくとも一部と同一の工程で達成される請求項４記載のＳＯＩ半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にＳＯＩ（Silicon On Insulator）基板に形成されるロジックセルを含むＳＯＩ半導体集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ（Silicon On Insulator）技術は、埋め込み絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴなどの集積回路デバイスを構成する技術として知られている。ＳＯＩ  ＭＯＳＦＥＴは、通常のバルクＭＯＳＦＥＴに比べてソース／ドレイン接合容量が小さく抑えられる利点を有する。ＳＯＩ  ＭＯＳＦＥＴは、低電圧電源でも高速に動作するため、低消費電力ＬＳＩへの応用が検討されている。
【０００３】
ＳＯＩにおけるＣＭＯＳトランジスタによるロジックセルレイアウトを考えた場合、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを所定距離離して配置する。このような構成は、通常のバルクＭＯＳＦＥＴの技術と同様である（例えば、特許文献１参照）。両トランジスタの離間領域にはコンタクト形成領域が形成される。
【特許文献１】特開平７−１６１９４４（第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの配置距離を離せばその距離だけレイアウト面積が増大する。また、ドレインどうしを隣接させる横置き形態を考えることもできる。しかし、ボディー電位のためのコンタクトを形成する場合にセル面積の増大が著しい。
【０００５】
本発明は上記のような事情を考慮してなされたもので、異なる導電型のドレインどうしを隣接させる横置き形態でボディー電位のためのコンタクトを簡便に設けると共にセル面積増大を最小限に抑えるようレイアウト可能なＳＯＩ半導体集積回路装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明に係るＳＯＩ半導体集積回路装置は、絶縁層上の第１導電型のシリコン単結晶基体と、前記絶縁層上において前記第１導電型のシリコン単結晶基体に隣接する第２導電型のシリコン単結晶基体と、前記第１導電型のシリコン単結晶基体に設けられた、第２導電型の第１領域及び第２導電型の第２領域と、前記第１領域、前記第２領域両者間の前記第１導電型のシリコン単結晶基体とつながり、少なくとも前記第１領域に隣り合う第１導電型高濃度領域と、前記第２導電型のシリコン単結晶基体に設けられた、第１導電型の第３領域及び前記第２領域と隣り合う第１導電型の第４領域と、前記第３領域、前記第４領域両者間の前記第２導電型のシリコン単結晶基体とつながり、少なくとも前記第３領域に隣り合う第２導電型高濃度領域と、前記第１領域、前記第２領域両者間の前記第１導電型のシリコン単結晶基体上から、前記第１導電型高濃度領域と隣接する前記第１導電型のシリコン単結晶基体上に、かつ、前記第３領域、前記第４領域両者間の前記第２導電型のシリコン単結晶基体上から、前記第２導電型高濃度領域と隣接する前記第２導電型のシリコン単結晶基体上に、ゲート絶縁膜を介して設けられたゲート電極と、を含む。
【０００７】
上記本発明に係るＳＯＩ半導体集積回路装置によれば、第１導電型及び第２導電型のシリコン単結晶基体を互いに隣接させ、それぞれ第２導電型の第１、第２領域、第１導電型の第３、第４領域を設けている。このような構成により、導電型の異なるデバイスの組み合わせとして、第２領域と第４領域が隣り合い、ドレイン共通接続に適する。かつ、各ボディーのシリコン単結晶基体とつながる第１導電型高濃度領域は第１領域と、第２導電型高濃度領域は第３領域とそれぞれ隣り合い、ボディーのソース・タイ構造に適する。これにより、導電型の異なるデバイス間の距離を大幅に縮小し、ボディー電位のためのコンタクトを設けてもセル面積増大を最小限に抑える。
【０００８】
本発明に係るより好ましい実施態様としてのＳＯＩ半導体集積回路装置は、絶縁層上の第１導電型のシリコン単結晶基体と、前記絶縁層上において前記第１導電型のシリコン単結晶基体に隣接する第２導電型のシリコン単結晶基体と、前記第１導電型のシリコン単結晶基体に設けられた、第２導電型の第１領域及び第２導電型の第２領域と、前記第１領域、前記第２領域両者間の前記第１導電型のシリコン単結晶基体とつながり、前記第１領域に隣り合う第１導電型高濃度領域と、前記第２導電型のシリコン単結晶基体に設けられた、第１導電型の第３領域及び前記第２領域と隣り合う第１導電型の第４領域と、前記第３領域、前記第４領域両者間の前記第２導電型のシリコン単結晶基体とつながり、前記第３領域に隣り合う第２導電型高濃度領域と、前記第１導電型高濃度領域と前記第２導電型高濃度領域の分離領域と、前記第１領域、前記第２領域両者間の前記第１導電型のシリコン単結晶基体上から、前記第１導電型高濃度領域と隣接する前記第１導電型のシリコン単結晶基体上に、かつ、前記第３領域、前記第４領域両者間の前記第２導電型のシリコン単結晶基体上から、前記第２導電型高濃度領域と隣接する前記第２導電型のシリコン単結晶基体上に、ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極のサイドウォールと、少なくとも前記サイドウォールを除き、前記第１領域と前記第１導電型高濃度領域の総合領域、前記第２領域と前記第４領域の総合領域、前記第３領域と前記第２導電型高濃度領域の総合領域、及び前記ゲート電極のそれぞれの上面に設けられたシリサイド化物と、を含む。
【０００９】
上記本発明に係るＳＯＩ半導体集積回路装置によれば、第１導電型及び第２導電型のシリコン単結晶基体を互いに隣接させ、それぞれ第２導電型の第１、第２領域、第１導電型の第３、第４領域を設けている。このような構成により、導電型の異なるデバイスの組み合わせとして、第２領域と第４領域が隣り合い、ドレイン共通接続に適する。かつ、各ボディーのシリコン単結晶基体とつながる第１導電型高濃度領域は第１領域と、第２導電型高濃度領域は第３領域とそれぞれ隣り合い、ボディーのソース・タイ構造に適する。第１導電型高濃度領域と第２導電型高濃度領域は分離領域により離間する。分離領域は、ゲート電極のサイドウォールと共に自己整合的シリサイド形態の構成要素となっている。これにより、導電型の異なるデバイス間の距離を大幅に縮小し、ボディー電位のためのコンタクトを設けてもシリサイド化の構成がコンパクトであり、セル面積増大を最小限に抑える。
【００１０】
また、上記本発明に係るＳＯＩ半導体集積回路装置において、前記ゲート電極は、前記第１導電型のシリコン単結晶基体上から前記第２導電型のシリコン単結晶基体上に跨る共有電極である。
また、上記本発明に係るＳＯＩ半導体集積回路装置において、前記ゲート電極は、前記分離領域上に伸び、前記第１導電型のシリコン単結晶基体上から前記第２導電型のシリコン単結晶基体上に跨る共有電極である。
【００１１】
本発明に係るＳＯＩ半導体集積回路装置の製造方法は、絶縁層上において、互いに隣接する領域と、絶縁分離領域により互いが離間して隣り合う領域とを含む第１導電型のシリコン単結晶基体及び第２導電型のシリコン単結晶基体を形成する工程と、前記第１導電型及び第２導電型のシリコン単結晶基体上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上において、前記第１導電型のシリコン単結晶基体上のゲート伸長領域及び前記第２導電型のシリコン単結晶基体上のゲート伸長領域を通り、かつ前記ゲート伸長領域両者の端部どうしを結ぶ前記第１導電型及び第２導電型のシリコン単結晶基体に共有のゲート電極を形成する工程と、前記第１導電型のシリコン単結晶基体上において前記ゲート電極の所定領域をマスクとした所定領域に第２導電型の不純物を導入する工程と、前記第２導電型のシリコン単結晶基体上において前記ゲート電極の所定領域をマスクとした所定領域に第１導電型の不純物を導入する工程と、前記ゲート電極のサイドウォールを形成する工程と、前記第１導電型のシリコン単結晶基体側に前記ゲート電極のゲート伸長領域の部分及び前記サイドウォールの領域をマスクとして第２導電型の不純物を導入することにより前記ゲート電極を隔てて第２導電型の第１領域及び第２導電型の第２領域を形成する工程と、前記第２導電型のシリコン単結晶基体側に前記ゲート電極のゲート伸長領域の部分及び前記サイドウォールの領域をマスクとして第１導電型の不純物を導入することにより前記ゲート電極を隔てて第１導電型の第３領域及び前記第２領域と隣り合う第１導電型の第４領域を形成する工程と、前記第１領域、前記第２領域両者間の前記第１導電型のシリコン単結晶基体とつながり、少なくとも前記第１領域に隣り合う第１導電型高濃度領域を形成する工程と、前記第３領域、前記第４領域両者間の前記第２導電型のシリコン単結晶基体とつながり、少なくとも前記第３領域に隣り合う第２導電型高濃度領域を形成する工程と、少なくとも前記サイドウォールを除き、前記第１領域と前記第１導電型高濃度領域の総合領域、前記第２領域と前記第４領域の総合領域、前記第３領域と前記第２導電型高濃度領域の総合領域、及び前記ゲート電極のそれぞれの上面をシリサイド化する工程と、を含む。
【００１２】
上記本発明に係るＳＯＩ半導体集積回路装置の製造方法によれば、異なる導電型のデバイスを形成するための第１導電型のシリコン単結晶基体及び第２導電型のシリコン単結晶基体の形状は、隣接する領域と、絶縁分離領域により離間して隣り合う領域が含まれる。また、ゲート電極は絶縁分離領域上に形成される部分を有し、両デバイス間共有のゲート電極となる。また、導電型の異なるデバイスの組み合わせとして、第２領域と第４領域が隣り合い、ドレイン共通接続に適する。かつ、各ボディーのシリコン単結晶基体とつながる、第１導電型高濃度領域は第１領域と、第２導電型高濃度領域は第３領域とそれぞれ隣り合い、ボディーのソース・タイ構造に適する。絶縁分離領域は、ゲート電極のサイドウォールと共に自己整合的シリサイド形態を実現するために重要である。これにより、導電型の異なるデバイス間の距離を大幅に縮小し、ボディー電位のためのコンタクトを設けてもシリサイド化の構成がコンパクトであり、セル面積増大を最小限に抑える。
【００１３】
なお、上記本発明に係るＳＯＩ半導体集積回路装置の製造方法において、前記第１導電型高濃度領域を形成する工程は、前記第３領域及び第４領域を形成する工程の少なくとも一部と同一の工程で達成され、前記第２導電型高濃度領域を形成する工程は、前記第１領域及び第２領域を形成する工程の少なくとも一部と同一の工程で達成される。
【００１４】
また、本発明に係るより好ましい実施態様としてのＳＯＩ半導体集積回路装置は、絶縁層上の第１導電型のシリコン単結晶基体と、前記絶縁層上において前記第１導電型のシリコン単結晶基体に隣接する第２導電型のシリコン単結晶基体と、前記第１導電型のシリコン単結晶基体に設けられた、第２導電型の第１領域及び第２導電型の第２領域と、前記第１領域、前記第２領域両者間の前記第１導電型のシリコン単結晶基体とつながり、前記第１領域に隣り合う第１導電型高濃度領域と、前記第２導電型のシリコン単結晶基体に設けられた、第１導電型の第３領域及び前記第２領域と隣り合う第１導電型の第４領域と、
前記第３領域、前記第４領域両者間の前記第２導電型のシリコン単結晶基体とつながり、前記第３領域に隣り合う第２導電型高濃度領域と、前記第１導電型高濃度領域と前記第２導電型高濃度領域の分離領域と、前記第１領域、前記第２領域両者間の前記第１導電型のシリコン単結晶基体上から、前記第１導電型高濃度領域と隣接する前記第１導電型のシリコン単結晶基体上に、かつ、前記第３領域、前記第４領域両者間の前記第２導電型のシリコン単結晶基体上から、前記第２導電型高濃度領域と隣接する前記第２導電型のシリコン単結晶基体上に、ゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極のサイドウォールと、少なくとも前記サイドウォール、前記第２領域と前記第１導電型高濃度領域の境界を含む所定領域とその近傍の前記ゲート電極部分、及び前記第４領域と前記第２導電型高濃度領域の境界を含む所定領域とその近傍の前記ゲート電極部分を除き、前記第１領域と前記第１導電型高濃度領域の総合領域、前記第２領域と前記第４領域の総合領域、前記第３領域と前記第２導電型高濃度領域の総合領域、及び前記ゲート電極の所定領域それぞれの上面に設けられたシリサイド化物と、を含む。
【００１５】
上記本発明に係るＳＯＩ半導体集積回路装置によれば、第１導電型及び第２導電型のシリコン単結晶基体を互いに隣接させ、それぞれ第２導電型の第１、第２領域、第１導電型の第３、第４領域を設けている。このような構成により、導電型の異なるデバイスの組み合わせとして、第２領域と第４領域が隣り合い、ドレイン共通接続に適する。かつ、各ボディーのシリコン単結晶基体とつながる第１導電型高濃度領域は第１領域と、第２導電型高濃度領域は第３領域とそれぞれ隣り合い、ボディーのソース・タイ構造に適する。第１導電型高濃度領域と第２導電型高濃度領域は分離領域により離間する。分離領域は、ゲート電極のサイドウォールと共に自己整合的シリサイド形態の構成要素となっている。また、シリサイド化による短絡の防止が必要な部分があり、第２領域と第１導電型高濃度領域の境界を含む所定領域とその近傍のゲート電極部分、及び第４領域と第２導電型高濃度領域の境界を含む所定領域とその近傍のゲート電極部分はシリサイドを設けない形態となっている。これにより、導電型の異なるデバイス間の距離を大幅に縮小し、ボディー電位のためのコンタクトを設けてもシリサイド化の構成がコンパクトであり、セル面積増大を最小限に抑える。
【００１６】
また、上記本発明に係るＳＯＩ半導体集積回路装置において、前記ゲート電極は、前記第１導電型のシリコン単結晶基体上から前記第２導電型のシリコン単結晶基体上に跨る共有電極である。
また、上記本発明に係るＳＯＩ半導体集積回路装置において、前記ゲート電極は、前記分離領域とは反対側の各端部を結ぶ前記第１導電型のシリコン単結晶基体上から前記第２導電型のシリコン単結晶基体上に跨る共有電極である。
【００１７】
本発明に係るＳＯＩ半導体集積回路装置の製造方法は、絶縁層上において、互いに隣接する領域と、絶縁分離領域により互いが離間して隣り合う領域とを含む第１導電型のシリコン単結晶基体及び第２導電型のシリコン単結晶基体を形成する工程と、前記第１導電型及び第２導電型のシリコン単結晶基体上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上において、前記第１導電型のシリコン単結晶基体上のゲート伸長領域及び前記第２導電型のシリコン単結晶基体上のゲート伸長領域を通り、かつ前記ゲート伸長領域両者の端部どうしを結ぶ前記第１導電型及び第２導電型のシリコン単結晶基体に共有のゲート電極を形成する工程と、前記第１導電型のシリコン単結晶基体上において前記ゲート電極の所定領域をマスクとした所定領域に第２導電型の不純物を導入する工程と、前記第２導電型のシリコン単結晶基体上において前記ゲート電極の所定領域をマスクとした所定領域に第１導電型の不純物を導入する工程と、前記ゲート電極のサイドウォールを形成する工程と、前記第１導電型のシリコン単結晶基体側に前記ゲート電極のゲート伸長領域の部分及び前記サイドウォールの領域をマスクとして第２導電型の不純物を導入することにより前記ゲート電極を隔てて第２導電型の第１領域及び第２導電型の第２領域を形成する工程と、前記第２導電型のシリコン単結晶基体側に前記ゲート電極のゲート伸長領域の部分及び前記サイドウォールの領域をマスクとして第１導電型の不純物を導入することにより前記ゲート電極を隔てて第１導電型の第３領域及び前記第２領域と隣り合う第１導電型の第４領域を形成する工程と、前記第１領域、前記第２領域両者間の前記第１導電型のシリコン単結晶基体とつながり、少なくとも前記第１領域に隣り合う第１導電型高濃度領域を形成する工程と、前記第３領域、前記第４領域両者間の前記第２導電型のシリコン単結晶基体とつながり、少なくとも前記第３領域に隣り合う第２導電型高濃度領域を形成する工程と、少なくとも前記第２領域と前記第１導電型高濃度領域の境界を含む所定領域とその近傍の前記ゲート電極部分、及び前記第４領域と前記第２導電型高濃度領域の境界を含む所定領域とその近傍の前記ゲート電極部分を覆う保護層を形成する工程と、少なくとも前記サイドウォール、前記保護層を除き、前記第１領域と前記第１導電型高濃度領域の総合領域、前記第２領域と前記第４領域の総合領域、前記第３領域と前記第２導電型高濃度領域の総合領域、及び前記ゲート電極の所定領域それぞれの上面をシリサイド化する工程と、を含む。
【００１８】
上記本発明に係るＳＯＩ半導体集積回路装置の製造方法によれば、異なる導電型のデバイスを形成するための第１導電型のシリコン単結晶基体及び第２導電型のシリコン単結晶基体の形状は、隣接する領域と、絶縁分離領域により離間して隣り合う領域が含まれる。また、ゲート電極は絶縁分離領域上に形成される部分を有し、両デバイス間共有のゲート電極となる。また、導電型の異なるデバイスの組み合わせとして、第２領域と第４領域が隣り合い、ドレイン共通接続に適する。かつ、各ボディーのシリコン単結晶基体とつながる、第１導電型高濃度領域は第１領域と、第２導電型高濃度領域は第３領域とそれぞれ隣り合い、ボディーのソース・タイ構造に適する。絶縁分離領域と保護層は、ゲート電極のサイドウォールと共に自己整合的シリサイド形態を実現するために重要である。これにより、導電型の異なるデバイス間の距離を大幅に縮小し、ボディー電位のためのコンタクトを設けてもシリサイド化の構成がコンパクトであり、セル面積増大を最小限に抑える。
【００１９】
なお、上記本発明に係るＳＯＩ半導体集積回路装置の製造方法において、前記第１導電型高濃度領域を形成する工程は、前記第３領域及び第４領域を形成する工程の少なくとも一部と同一の工程で達成され、前記第２導電型高濃度領域を形成する工程は、前記第１領域及び第２領域を形成する工程の少なくとも一部と同一の工程で達成される。
【発明を実施するための形態】
【００２０】
図１〜図４は、それぞれ本発明の第１実施形態に係るＳＯＩ半導体集積回路装置の要部構成を示す各図であり、図１は平面図、図２は、図１に示したＦ２−Ｆ２線断面図、図３は、図１に示したＦ３−Ｆ３線断面図、図４は、図１に示したＦ４−Ｆ４線断面図である。
ＳＯＩ基板１１は、図示しないベース基板等に設けられた埋め込み絶縁層１０上に単結晶基体を配している。素子分離領域１２に囲まれた素子領域における単結晶基体１３は、Ｎ型ウェル領域（Ｎ−well）１３１及びＰ型ウェル領域（Ｐ−well）１３２で構成されている。Ｎ−well領域１３１及びＰ−well領域１３２は、互いに隣接する領域と素子分離領域１２の部分１２ａで離間して隣り合う領域を有する。各領域の関係を示す場合について、「隣接する」とは、領域双方の接触が伴い、「隣り合う」とは領域双方が非接触の位置関係にあることを意味する。
【００２１】
Ｎ−well領域１３１にはＰ型のソース領域Ｓ１、ドレイン領域Ｄ１が形成されている。ソース領域Ｓ１、ドレイン領域Ｄ１はそれぞれ比較的低濃度の不純物領域（Ｎ−エクステンション領域）、比較的高濃度の不純物領域（Ｎ＋領域）でなる。また、Ｎ＋領域ＢＣ１は、Ｎ−well領域１３１より高濃度のボディーコンタクト領域である。Ｎ＋領域ＢＣ１は、ソース領域Ｓ１、ドレイン領域Ｄ１間のＮ−well領域１３１とつながり、ソース領域Ｓ１に隣り合うように形成されている。
【００２２】
一方、Ｐ−well領域１３２にはＮ型のソース領域Ｓ２、ドレイン領域Ｄ２が形成されている。ソース領域Ｓ２、ドレイン領域Ｄ２はそれぞれ比較的低濃度の不純物領域（Ｐ−エクステンション領域）、比較的高濃度の不純物領域（Ｐ＋領域）でなる。また、Ｐ＋領域ＢＣ２は、Ｐ−well領域１３２より高濃度のボディーコンタクト領域である。Ｐ＋領域ＢＣ２は、ソース領域Ｓ２、ドレイン領域Ｄ２間のＰ−well領域１３２とつながり、ソース領域Ｓ２に隣り合うように形成されている。
【００２３】
ゲート電極１５は、ソース領域Ｓ１、ドレイン領域Ｄ１間のＮ−well領域１３１上から、Ｎ＋領域ＢＣ１とドレイン領域Ｄ１の間におけるＮ−well領域１３１上に、かつ、ソース領域Ｓ２、ドレイン領域Ｄ２間のＰ−well領域１３２上から、Ｐ＋領域ＢＣ２とドレイン領域Ｄ２の間におけるＰ−well領域１３２上に、ゲート絶縁膜１４を介して設けられている。このゲート電極１５は、素子分離領域１２の部分１２ａ上に伸び、Ｎ−well領域１３１上からＰ−well領域１３２上に跨る共有電極となっている。ゲート電極１５にはサイドウォール１６が形成されている。
【００２４】
上記構成から、ＰチャネルＭＯＳＦＥＴ  Ｑｐは、Ｎ−well領域１３１において形成されたＮ＋領域ＢＣ１、ソース領域Ｓ１、ドレイン領域Ｄ１、その間のゲート絶縁膜１４及びゲート電極１５を含む。また、ＮチャネルＭＯＳＦＥＴ  Ｑｎは、Ｐ−well領域１３２において形成されたＰ＋領域ＢＣ２、ソース領域Ｓ２、ドレイン領域Ｄ２、その間のゲート絶縁膜１４及びゲート電極１５を含む。
【００２５】
また、シリサイド層１７は、サイドウォール１６を除き、ソース領域Ｓ１とＮ＋領域ＢＣ１の総合領域、ドレイン領域Ｄ１，Ｄ２の総合領域、ソース領域Ｓ２とＰ＋領域ＢＣ２の総合領域、及びゲート電極１５それぞれの上面に設けられている。これにより、各領域がより低抵抗化される。
【００２６】
上記実施形態の構成によれば、シリコン単結晶基体としてＮ型ウェル領域（Ｎ−well）１３１及びＰ型ウェル領域（Ｐ−well）１３２を互いに隣接させ、それぞれの基体においてソース／ドレイン領域を設けるようにした。このような横置きのＰチャネルＭＯＳＦＥＴ  Ｑｐ、ＮチャネルＭＯＳＦＥＴ  Ｑｎの組み合わせとして、ドレイン領域Ｄ１，Ｄ２が隣り合い、ドレイン共通接続に適する。かつ、各ボディーコンタクトのＮ＋領域ＢＣ１はソース領域Ｓ１と、Ｐ＋領域ＢＣ２はソース領域Ｓ２とそれぞれ隣り合い、ボディーのソース・タイ構造に適する。また、Ｎ＋領域ＢＣ１とＰ＋領域ＢＣ２は、ゲート電極１５下の素子分離領域１２により離間される。ゲート電極１５下の素子分離領域１２は、サイドウォール１６と共に自己整合的シリサイド形態の構成要素となっている。このような構成によって、導電型の異なるデバイス間の距離を大幅に縮小し、ボディー電位のためのコンタクトを設けてもセル面積増大を最小限に抑えることができる。
【００２７】
図５〜図７は、それぞれ本発明の第２実施形態に係るＳＯＩ半導体集積回路装置の製造方法の要部を工程順に示す平面図である。前記図１の構成を実現するための一例方法であり、図１と同様の箇所には同一の符号を付して説明する。
図５に示すように、埋め込み絶縁膜１０上のＳＯＩ基板１１において、トレンチ素子分離法等を用いて素子分離領域１２を形成する。素子分離領域の部分１２ａは、後に形成されるゲート電極と共にボディーコンタクトのイオン注入レジストとなり、また、シリサイドブロックになる。次に、単結晶基体１３において、犠牲酸化膜（図示せず）形成の後、イオン注入法を用いて互いに隣接するＮ型ウェル領域（Ｎ−well）１３１とＰ型ウェル領域（Ｐ−well）１３２を形成する。図示しないが、各チャネルのしきい値調整用の不純物イオン注入もなされる。
【００２８】
次に、図６に示すように、ウェットエッチング等で犠牲酸化膜を除去した後、ウェット酸化法等を用い、図示しないゲート絶縁膜（例えば図２の１４）を形成、次いで、例えばＣＶＤ法等によりポリシリコン層を堆積する。次に、所定の導電性を得るためのイオン注入を経た後、ポリシリコン電極としてパターニングする。これにより、ゲート電極１５を形成する。ここでゲート電極１５のパターンは、Ｎ−well領域１３１上のゲート伸長領域、Ｐ−well領域１３２上のゲート伸長領域、及び素子分離領域部分１２ａ上を通り、かつ上記ゲート伸長領域両者の端部どうしを結ぶＮ−well領域１３１、Ｐ−well領域１３２に共有の電極パターンとする。
【００２９】
次に、図示しないが、Ｎ−well領域１３１の所定領域に対し、ゲート電極１５の領域をマスクとした所定条件のＰチャネル用の不純物イオン注入を経る。同様に、Ｐ−well領域１３２の所定領域に対し、ゲート電極１５の領域をマスクとした所定条件のＮチャネル用の不純物イオン注入を経る。これらイオン注入は、ＬＤＤ構造等に代表されるエクステンション領域やポケットイオン注入（ハロー）等が考えられる。
【００３０】
次に、ＣＶＤ法によりゲート電極１５上を覆うように絶縁膜を堆積し、異方性ドライエッチングを実施する。これにより、サイドウォール１６を形成する。次に、Ｎ−well領域１３１の所定領域には、ゲート電極１５の領域及びサイドウォール１６をマスクとした所定条件の不純物イオン注入を実施することによりＰ＋領域を形成する。これにより、ソース領域Ｓ１、ドレイン領域Ｄ１を形成する。また、Ｐ−well領域１３２の所定領域には、後に形成されるソース領域Ｓ２と隣り合うように、Ｐ−well領域１３２とつながるＰ＋領域ＢＣ２を形成する。ソース領域Ｓ１、ドレイン領域Ｄ１のＰ＋領域とＰ＋領域ＢＣ２は、図示しないイオン注入マスクが共有で、同一工程で形成されてもよい。また、別々のイオン注入マスクを用い、別工程で形成されることも考えられる。
【００３１】
次に、図７に示すように、Ｐ−well領域１３１の所定領域には、ゲート電極１５の領域及びサイドウォール１６をマスクとした所定条件の不純物イオン注入を実施することによりＮ＋領域を形成する。これにより、ソース領域Ｓ２、ドレイン領域Ｄ２を形成する。また、ソース領域Ｓ１と隣り合うように、Ｎ−well領域１３１とつながるＮ＋領域ＢＣ１を形成する。ソース領域Ｓ２、ドレイン領域Ｄ２のＮ＋領域とＮ＋領域ＢＣ１は、図示しないイオン注入マスクが共有で、同一工程で形成されてもよい。また、別々のイオン注入マスクを用い、別工程で形成されることも考えられる。
【００３２】
さらに、図７の構成に対してサリサイドプロセスを経る。すなわち、素子領域において、サイドウォール１６を除き、ゲート電極１５及び各ソース／ドレイン領域Ｓ１，Ｄ１，Ｓ２，Ｄ２の表面を自己整合的にシリサイド化する。これにより、シリサイド層１７を形成する（図１参照）。
【００３３】
上記実施形態の方法によれば、Ｎ−well領域１３１及びＰ−well領域１３２の形状は、異なる導電型のデバイス（ＭＯＳＦＥＴ  Ｑｐ，Ｑｎ）を形成するために、隣接する領域と、素子分離領域部分１２ａにより離間して隣り合う領域が含まれる。また、ゲート電極１５は素子分離領域部分１２ａ上に形成される部分を有し、両デバイス（Ｑｐ，Ｑｎ）間共有のゲート電極となる。また、導電型の異なるデバイス（Ｑｐ，Ｑｎ）の組み合わせとして、ドレインＤ１，Ｄ２が隣り合い、ドレイン共通接続に適する。かつ、Ｎ−well領域１３１とつながるＮ＋領域ＢＣ１はソース領域Ｓ１と、Ｐ−well領域１３２とつながるＰ＋領域ＢＣ２はソース領域Ｓ２とそれぞれ隣接し、ボディーのソース・タイ構造に適する。素子分離領域部分１２ａは、サイドウォール１６と共に自己整合的シリサイド形態を実現するために重要である。これにより、ＭＯＳＦＥＴ  Ｑｐ、Ｑｎ間の距離を大幅に縮小し、ボディー電位のためのコンタクトを設けてもシリサイド化の構成がコンパクトであり、セル面積増大を最小限に抑える。
【００３４】
図８〜図１１は、それぞれ本発明の第３実施形態に係るＳＯＩ半導体集積回路装置の要部構成を示す各図であり、図８は平面図、図９は、図８に示したＦ９−Ｆ９線断面図、図１０は、図８に示したＦ１０−Ｆ１０線断面図、図１１は、図８に示したＦ１１−Ｆ１１線断面図である。
ＳＯＩ基板２１は、図示しないベース基板等に設けられた埋め込み絶縁層２０上に単結晶基体を配している。素子分離領域２２に囲まれた素子領域における単結晶基体２３は、Ｎ型ウェル領域（Ｎ−well）２３１及びＰ型ウェル領域（Ｐ−well）２３２で構成されている。Ｎ−well領域２３１及びＰ−well領域２３２は、互いに隣接する領域と素子分離領域２２の部分２２ａで離間して隣り合う領域を有する。
【００３５】
Ｎ−well領域２３１にはＰ型のソース領域Ｓ１、ドレイン領域Ｄ１が形成されている。ソース領域Ｓ１、ドレイン領域Ｄ１はそれぞれ比較的低濃度の不純物領域（Ｎ−エクステンション領域）、比較的高濃度の不純物領域（Ｎ＋領域）でなる。また、Ｎ＋領域ＢＣ１は、Ｎ−well領域２３１より高濃度のボディーコンタクト領域である。Ｎ＋領域ＢＣ１は、ソース領域Ｓ１、ドレイン領域Ｄ１間のＮ−well領域２３１とつながり、ソース領域Ｓ１に隣接するように形成されている。
【００３６】
一方、Ｐ−well領域２３２にはＮ型のソース領域Ｓ２、ドレイン領域Ｄ２が形成されている。ソース領域Ｓ２、ドレイン領域Ｄ２はそれぞれ比較的低濃度の不純物領域（Ｐ−エクステンション領域）、比較的高濃度の不純物領域（Ｐ＋領域）でなる。また、Ｐ＋領域ＢＣ２は、Ｐ−well領域２３２より高濃度のボディーコンタクト領域である。Ｐ＋領域ＢＣ２は、ソース領域Ｓ２、ドレイン領域Ｄ２間のＰ−well領域２３２とつながり、ソース領域Ｓ２に隣接するように形成されている。
【００３７】
ゲート電極２５は、ソース領域Ｓ１、ドレイン領域Ｄ１間のＮ−well領域２３１上から、Ｎ＋領域ＢＣ１とドレイン領域Ｄ１の間におけるＮ−well領域２３１上に、かつ、ソース領域Ｓ２、ドレイン領域Ｄ２間のＰ−well領域２３２上から、Ｐ＋領域ＢＣ２とドレイン領域Ｄ２の間におけるＰ−well領域２３２上に、ゲート絶縁膜２４を介して設けられている。このゲート電極２５は、素子分離領域２２の部分２２ａとは反対側の素子分離領域２２の部分２２ｂ上に伸び、Ｎ−well領域２３１上からＰ−well領域２３２上に跨る共有電極となっている。ゲート電極２５にはサイドウォール２６が形成されている。
【００３８】
上記構成から、ＰチャネルＭＯＳＦＥＴ  Ｑｐは、Ｎ−well領域２３１において形成されたＮ＋領域ＢＣ１、ソース領域Ｓ１、ドレイン領域Ｄ１、その間のゲート絶縁膜２４及びゲート電極２５を含む。また、ＮチャネルＭＯＳＦＥＴ  Ｑｎは、Ｐ−well領域２３２において形成されたＰ＋領域ＢＣ２、ソース領域Ｓ２、ドレイン領域Ｄ２、その間のゲート絶縁膜２４及びゲート電極２５を含む。
【００３９】
また、シリサイド層２７は、サイドウォール２６、ドレイン領域Ｄ１とＮ＋領域ＢＣ１の境界を含む所定領域３１とその近傍のゲート電極２５の部分２５１、及びドレイン領域Ｄ２とＰ＋領域ＢＣ２の境界を含む所定領域３２とその近傍のゲート電極２５部分２５２を除き、ソース領域Ｓ１とＮ＋領域ＢＣ１の総合領域、ドレイン領域Ｄ１，Ｄ２の総合領域、ソース領域Ｓ２とＰ＋領域ＢＣ２の総合領域、及びゲート電極２５の所定領域それぞれの上面に設けられている。これにより、各領域がより低抵抗化され、Ｓ１とＢＣ１、Ｓ２とＢＣ２がそれぞれ電気的に接続される。
【００４０】
上記実施形態の構成によれば、シリコン単結晶基体としてＮ型ウェル領域（Ｎ−well）２３１及びＰ型ウェル領域（Ｐ−well）２３２を互いに隣接させ、それぞれの基体においてソース／ドレイン領域を設けるようにした。このような横置きのＰチャネルＭＯＳＦＥＴ  Ｑｐ、ＮチャネルＭＯＳＦＥＴ  Ｑｎの組み合わせとして、ドレイン領域Ｄ１，Ｄ２の共通接続に適する。かつ、各ボディーコンタクトのＮ＋領域ＢＣ１はソース領域Ｓ１と、Ｐ＋領域ＢＣ２はソース領域Ｓ２とそれぞれ隣接し、ボディーのソース・タイ構造に適する。
【００４１】
また、Ｎ＋領域ＢＣ１とＰ＋領域ＢＣ２は、ゲート電極２５下の素子分離領域２２により離間される。ゲート電極２５下の素子分離領域２２は、サイドウォール２６と共に自己整合的シリサイド形態の構成要素となっている。また、シリサイド化による短絡を防止すべき部分がある。すなわち、ドレイン領域Ｄ１とＮ＋領域ＢＣ１の境界を含む所定領域３１とその近傍のゲート電極２５の部分２５１、及びドレイン領域Ｄ２とＰ＋領域ＢＣ２の境界を含む所定領域３２とその近傍のゲート電極２５部分２５２はシリサイドを設けない形態となっている。このような構成によって、導電型の異なるデバイス間の距離を大幅に縮小し、ボディー電位のためのコンタクトを設けてもセル面積増大を最小限に抑えることができる。
【００４２】
図１２〜図１５は、それぞれ本発明の第４実施形態に係るＳＯＩ半導体集積回路装置の製造方法の要部を工程順に示す平面図である。前記図８の構成を実現するための一例方法であり、図８と同様の箇所には同一の符号を付して説明する。
図１２に示すように、埋め込み絶縁膜２０上のＳＯＩ基板２１において、トレンチ素子分離法等を用いて素子分離領域２２を形成する。次に、単結晶基体２３において、犠牲酸化膜（図示せず）形成の後、イオン注入法を用いて互いに隣接するＮ型ウェル領域（Ｎ−well）２３１とＰ型ウェル領域（Ｐ−well）２３２を形成する。図示しないが、各チャネルのしきい値調整用の不純物イオン注入もなされる。
【００４３】
次に、図１３に示すように、ウェットエッチング等で犠牲酸化膜を除去した後、ウェット酸化法等を用い、図示しないゲート絶縁膜（例えば図９の２４）を形成、次いで、例えばＣＶＤ法等によりポリシリコン層を堆積する。次に、所定の導電性を得るためのイオン注入を経た後、ポリシリコン電極としてパターニングする。これにより、ゲート電極２５を形成する。ここでゲート電極２５のパターンは、Ｎ−well領域２３１上のゲート伸長領域、Ｐ−well領域２３２上のゲート伸長領域、及び素子分離領域部分２２ｂ上を通り、かつ上記ゲート伸長領域両者の端部どうしを結ぶＮ−well領域２３１、Ｐ−well領域２３２に共有の電極パターンとする。
【００４４】
次に、図示しないが、Ｎ−well領域２３１の所定領域に対し、ゲート電極２５の領域をマスクとした所定条件のＰチャネル用の不純物イオン注入を経る。同様に、Ｐ−well領域２３２の所定領域に対し、ゲート電極２５の領域をマスクとした所定条件のＮチャネル用の不純物イオン注入を経る。これらイオン注入は、ＬＤＤ構造等に代表されるエクステンション領域やポケットイオン注入（ハロー）等が考えられる。
【００４５】
次に、ＣＶＤ法によりゲート電極２５上を覆うように絶縁膜を堆積し、異方性ドライエッチングを実施する。これにより、サイドウォール２６を形成する。次に、Ｎ−well領域２３１の所定領域には、ゲート電極２５の領域及びサイドウォール２６をマスクとした所定条件の不純物イオン注入を実施することによりＰ＋領域を形成する。これにより、ソース領域Ｓ１、ドレイン領域Ｄ１を形成する。また、Ｐ−well領域２３２の所定領域には、後に形成されるソース領域Ｓ２と接続すべく、Ｐ−well領域２３２とつながるＰ＋領域ＢＣ２を形成する。ソース領域Ｓ１、ドレイン領域Ｄ１のＰ＋領域とＰ＋領域ＢＣ２は、図示しないイオン注入マスクが共有で、同一工程で形成されてもよい。また、別々のイオン注入マスクを用い、別工程で形成されることも考えられる。
【００４６】
次に、図１４に示すように、Ｐ−well領域２３１の所定領域には、ゲート電極２５の領域及びサイドウォール２６をマスクとした所定条件の不純物イオン注入を実施することによりＮ＋領域を形成する。これにより、ソース領域Ｓ２、ドレイン領域Ｄ２を形成する。また、ソース領域Ｓ１と接続すべく、Ｎ−well領域２３１とつながるＮ＋領域ＢＣ１を形成する。ソース領域Ｓ２、ドレイン領域Ｄ２のＮ＋領域とＮ＋領域ＢＣ１は、図示しないイオン注入マスクが共有で、同一工程で形成されてもよい。また、別々のイオン注入マスクを用い、別工程で形成されることも考えられる。
【００４７】
次に、図１５に示すように、シリサイドブロックのための保護層ＰＲＴを形成する。保護層ＰＲＴは、ドレイン領域Ｄ１とＮ＋領域ＢＣ１の境界を含む所定領域３１とその近傍のゲート電極２５の部分２５１、及びドレイン領域Ｄ２とＰ＋領域ＢＣ２の境界を含む所定領域３２とその近傍のゲート電極２５の部分２５２を覆うようパターニングされる。保護層ＰＲＴは、例えば酸化膜を用い、図のように素子分離領域部分２２ａ上を横切る長方形状でよい。保護層ＰＲＴは、位置合わせ余裕の確保のために、ソース領域Ｓ１とＮ＋領域ＢＣ１の境界側やソース領域Ｓ２とＰ＋領域ＢＣ２の境界側にわずかにかかる。次に、サリサイドプロセスを経る。すなわち、素子領域において、サイドウォール２６及び保護層ＰＲＴを除き、ゲート電極２５及び各ソース／ドレイン領域Ｓ１，Ｄ１，Ｓ２，Ｄ２の表面を自己整合的にシリサイド化する。これにより、シリサイド層２７を形成する（図８参照）。
【００４８】
上記実施形態の方法によれば、Ｎ−well領域２３１及びＰ−well領域２３２の形状は、異なる導電型のデバイス（ＭＯＳＦＥＴ  Ｑｐ，Ｑｎ）を形成するために、隣接する領域と、素子分離領域部分２２ａにより離間して隣り合う領域が含まれる。また、ゲート電極２５は素子分離領域部分２２ｂ上に形成される部分を有し、両デバイス（Ｑｐ，Ｑｎ）間共有のゲート電極となる。また、導電型の異なるデバイス（Ｑｐ，Ｑｎ）の組み合わせとして、ドレインＤ１，Ｄ２の共通接続に適する。そして、Ｎ−well領域２３１とつながるＮ＋領域ＢＣ１はソース領域Ｓ１と、Ｐ−well領域２３２とつながるＰ＋領域ＢＣ２はソース領域Ｓ２とそれぞれ隣接し、ボディーのソース・タイ構造に適する。素子分離領域部分２２ａ及び保護層ＰＲＴは、サイドウォール２６と共に自己整合的シリサイド形態を実現するために重要である。これにより、ＭＯＳＦＥＴ  Ｑｐ、Ｑｎ間の距離を大幅に縮小し、ボディー電位のためのコンタクトを設けてもシリサイド化の構成がコンパクトであり、セル面積増大を最小限に抑える。
【００４９】
なお、上記各実施形態または方法において、前記図１には、ドレイン領域Ｄ１とＤ２や、ソースＳ１とＮ＋領域ＢＣ１、ソースＳ２とＰ＋領域ＢＣ２がそれぞれ接触せず、隣り合うようにしたイオン注入領域（破線）を示した。図２においてもドレイン領域Ｄ１，Ｄ２が接触せずに隣り合うように示した。一方、図８では、ドレイン領域Ｄ１とＤ２や、ソースＳ１とＮ＋領域ＢＣ１、ソースＳ２とＰ＋領域ＢＣ２がそれぞれ隣接（接触）しているイオン注入領域（破線）を示した。図９においてもドレイン領域Ｄ１，Ｄ２が隣接する（接触する）ように示した。このような図示における差は、実際には明確でなく、イオン注入精度、その他のプロセスマージンに依存するものであり、互いにどちらの形態を用いても構わない。
【００５０】
以上説明したように、各実施形態の構成及び方法によれば、コンパクトなＰチャネルＭＯＳＦＥＴ  Ｑｐ、ＮチャネルＭＯＳＦＥＴ  Ｑｎの横置きロジックセルが得られる。すなわち、互いに逆導電型のシリコン単結晶基体のＮ−well領域とＰ−well領域を隣接して形成する。その後、Ｎ−well領域側とＰ−well領域側にそれぞれゲート電極及びサイドウォールの領域をマスクとした逆導電型の不純物を導入する。また、各ボディーコンタクトの領域は、素子分離領域や保護層によってそれぞれが離間された形態を得る。また、ゲート電極、各ソース／ドレイン領域及びボディーコンタクト領域の表面を自己整合的にシリサイド化するサリサイドプロセスを利用し易い。これにより、デバイスの低抵抗化、高速動作に寄与するコンパクトなロジックセルが構成される。この結果、異なる導電型のドレインどうしを隣接させる横置き形態でボディー電位のためのコンタクトを簡便に設けると共にセル面積増大を最小限に抑えるようレイアウト可能なＳＯＩ半導体集積回路装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００５１】
【図１】第１実施形態に係るＳＯＩ半導体集積回路装置の要部構成を示す平面図。
【図２】図１のＦ２−Ｆ２線断面図。
【図３】図１のＦ３−Ｆ３線断面図。
【図４】図１のＦ４−Ｆ４線断面図。
【図５】第２実施形態に係るＳＯＩ半導体集積回路装置の製造方法の要部工程を示す第１平面図。
【図６】図５に続く第２平面図。
【図７】図６に続く第３平面図。
【図８】第３実施形態に係るＳＯＩ半導体集積回路装置の要部構成を示す平面図。
【図９】図８のＦ９−Ｆ９線断面図。
【図１０】図８のＦ１０−Ｆ１０線断面図。
【図１１】図８のＦ１１−Ｆ１１線断面図。
【図１２】第４実施形態に係るＳＯＩ半導体集積回路装置の製造方法の要部工程を示す第１平面図。
【図１３】図１２に続く第２平面図。
【図１４】図１３に続く第３平面図。
【図１５】図１４に続く第３平面図。
【符号の説明】
【００５２】
１０，２０…埋め込み絶縁膜、１１，２１…ＳＯＩ基板、１２，２２…素子分離領域、１３，２３…単結晶基体、１３１，２３１…Ｎ型ウェル領域（Ｎ−well）、１３２，２３２…Ｐ型ウェル領域（Ｐ−well）、１４，２４…ゲート絶縁膜、１５，２５…ゲート電極、１６，２６…サイドウォール、１７，２７…シリサイド層、Ｑｐ…ＰチャネルＭＯＳＦＥＴ、Ｑｎ…ＮチャネルＭＯＳＦＥＴ、Ｓ１，Ｓ２…ソース領域、Ｄ１，Ｄ２…ドレイン領域、ＢＣ１…Ｎ＋領域（ボディーコンタクト領域）、ＢＣ２…Ｐ＋領域（ボディーコンタクト領域）、ＰＲＴ…保護層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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