(57)【特許請求の範囲】
【請求項１】
Ｐ型の不純物を含む基板本体、および、前記基板本体上に設けられた第１のＮ型半導体層からなる半導体基板と、
前記第１のＮ型半導体層の表層部に形成された、互いに独立して設けられた第２のＮ型半導体層からなる複数の光電変換部を含む撮像領域と、
前記第１のＮ型半導体層に形成された、ロジック系の周辺回路が設けられる第１のＰ型半導体層からなる第１の周辺回路領域と、
前記第１のＮ型半導体層に、その表層部から前記基板本体に達する深さを有して連続的に形成された、アナログ系の周辺回路が設けられる第２のＰ型半導体層からなる第２の周辺回路領域と
を具備したことを特徴とする固体撮像装置。
【請求項２】
前記第１のＮ型半導体層における前記基板本体側には、さらに、第３のＰ型半導体層が設けられていることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記撮像領域には、さらに、前記複数の光電変換部の相互を分離するようにして、それぞれ、第４のＰ型半導体層が設けられていることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記第１の周辺回路領域を構成する前記第１のＰ型半導体層は、前記第１のＮ型半導体層の表層部から前記基板本体に達する深さを有して形成されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記第１の周辺回路領域を構成する前記第１のＰ型半導体層は、前記第１のＮ型半導体層の表層部から前記基板本体に達しない深さを有して形成されていることを特徴とする請求項１に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関するもので、特に、Ｎ／Ｐ+ 基板を用いたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）タイプの増幅型固体撮像装置、いわゆるＣＭＯＳイメージセンサーに関する。
【背景技術】
【０００２】
固体撮像装置としては、電荷結合素子型の固体撮像装置である、いわゆるＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）タイプの固体撮像装置（ＣＣＤイメージセンサー）が一般によく知られている。ＣＣＤイメージセンサーは、通常、Ｎ型基板上に形成されている。また、ＣＣＤイメージセンサーは、その駆動のために、互いに電圧値の異なる３つの電源が必要とされている。たとえば、ＣＣＤイメージセンサーは、駆動電源として、５Ｖ、８Ｖ、および、１５Ｖの３つの電源が必要になる。このようなＣＣＤイメージセンサーの消費電力は、およそ５００ｍＷとなっている。
【０００３】
また、最近では、ＣＣＤイメージセンサーとは異なる動作原理からなる固体撮像装置として、いわゆるＣＭＯＳタイプの増幅型固体撮像装置（ＣＭＯＳイメージセンサー）が提案され、商品化されている。このＣＭＯＳイメージセンサーは、ＣＣＤイメージセンサーとは異なる特徴を有している。具体的には、ＣＭＯＳイメージセンサーは、単一電源、低電圧駆動、および、低消費電力などの特徴を有している。たとえば、ＣＭＯＳイメージセンサーは、駆動電源として３Ｖの電源が１つあればよい。また、このようなＣＭＯＳイメージセンサーの消費電力は、およそ５０ｍＷとなっている。
【０００４】
近年、ＣＭＯＳイメージセンサーは、ＣＣＤイメージセンサーとともに、著しく多画素化（高画素化）が進められている。センサーの大きさを変えることなしに画素（撮像素子）数を増やすと、当然のことながら１つ１つの画素は微細化される。すると、フォトダイオードの受光面積も、当然のことながら縮小される。この結果、１つ１つのフォトダイオードの感度は低下する。
【０００５】
しかしながら、ＣＭＯＳイメージセンサーは、前述したように、ＣＣＤイメージセンサーと比較して低電圧で駆動する仕組みになっている。そのため、ＣＣＤイメージセンサーに比べて、フォトダイオードの空乏層を広げ難い。すなわち、ＣＭＯＳイメージセンサーでは、フォトダイオードの空乏層を広げて感度を向上させることにより、画素の微細化に起因する感度の低下を補うという方法を採用するのは困難である。したがって、ＣＭＯＳイメージセンサーについては、ＣＣＤイメージセンサーとは異なる方法で感度を上げることのできる技術の開発が、今後のさらなる高画素化に向けての重要な技術的課題となっている（たとえば、特許文献１および２参照）。また、ただ単に感度を向上させることができるだけでなく、併せてブルーミングや混色などの画質劣化をも抑制することができる技術の開発が望まれている。
【０００６】
このような課題の解決策の一つとして、たとえばＮ／Ｐ+ 基板を用いることによって、光電変換により発生した電子をフォトダイオードに効率良く集めるための技術が検討されている。Ｎ／Ｐ+ 基板は、Ｐ／Ｐ+ 基板と同様に、基板本体となるＰ+ 基板上にエピタキシャル成長させたＮ型半導体層（Ｎ型エピタキシャル層）を積層させた構造となっている。このＮ／Ｐ+ 基板のＮ型エピタキシャル層に、たとえばＰ（リン）などのＮ型の不純物を加速器によりイオン注入してフォトダイオード（Ｎ型半導体層）を形成すると、フォトダイオードの空乏層がＰ／Ｐ+ 基板に比べて広がり易くなる。このため、ＣＭＯＳイメージセンサーの駆動電圧を高めることなく、その感度を向上させることができる。それとともに、キャリアのライフタイムの短さも利用することができるので、ブルーミングや混色などの画質劣化が生じるのを抑制することも可能となる。したがって、Ｎ／Ｐ+ 基板を用いてＣＭＯＳイメージセンサーを製造することにより、前述した課題を解決することができる。
【０００７】
ところが、Ｐ／Ｐ+ 基板を用いてＣＭＯＳイメージセンサーを製造する場合と異なり、Ｎ／Ｐ+ 基板を用いてＣＭＯＳイメージセンサーを製造する場合には、Ｎ／Ｐ+ 基板に起因する特有の問題が幾つか生じる。
【０００８】
第１に、複数個のフォトダイオード間の分離に関する問題である。Ｐ／Ｐ+ 基板では、Ｐ型エピタキシャル層に複数個のフォトダイオード（Ｎ型半導体層）を形成するので、各フォトダイオード間はＰ型エピタキシャル層のＰ型半導体層により素子分離される。すなわち、各フォトダイオード同士が電気的に接続されない。これに対して、Ｎ／Ｐ+ 基板では、Ｎ型エピタキシャル層に複数個のフォトダイオード（Ｎ型半導体層）を形成するので、各フォトダイオード同士が素子分離されず、各フォトダイオード同士が電気的に接続されてしまうという問題が生じる。
【０００９】
第２に、リーク電流に関する問題である。Ｐ／Ｐ+ 基板では、一枚のＳｉ（シリコン）ウェーハから複数個の個別の半導体チップに切り分けるダイシング工程において、各チップの切断面にＰ型半導体層が現れる。これに対して、Ｎ／Ｐ+ 基板では、ダイシング工程において、各チップの切断面にＰ+ 基板本体とＮ型エピタキシャル層との界面であるＰＮ接合面が現れる。チップ切断面にＰＮ接合面が現れると、切断面の表面がリーク電流の発生の原因となったり、あるいはリーク電流の流路となったりするおそれが高くなる。ひいては、リーク電流の増大を招くおそれが高くなる。
【００１０】
第３に、撮像領域周辺の回路に関する問題である。ＣＭＯＳイメージセンサーの特徴のひとつに、各種の信号処理回路（周辺回路）を、撮像素子とともに、オンチップ化できることがあげられる。すなわち、ＣＣＤイメージセンサーと異なり、ＣＭＯＳイメージセンサーは製造工程がロジック回路のそれに近いため、同一ラインで製造することができる。また、前述したように、ＣＭＯＳイメージセンサーは単一電源・低電圧により駆動できるため、その駆動電源として、ロッジク回路の電源を使用することができる。このように、１チップ化が可能なＣＭＯＳイメージセンサーにおいて、Ｐ／Ｐ+ 基板を使用した場合には、Ｐ+ 基板を介して、周辺回路が形成されるＰ−ｗｅｌｌを接地させることができる。これにより、周辺回路、特に、ロジック回路やアナログ回路で生成されるパルス信号を波形の安定した良好なものとすることができる。つまり、Ｐ／Ｐ+ 基板を使用した場合には、ＣＭＯＳイメージセンサーの多画素化あるいは高速化が可能である。
【００１１】
これに対し、Ｎ／Ｐ+ 基板を使用した場合には、周辺回路が形成されるＰ−ｗｅｌｌとＰ+ 基板とがＮ型エピタキシャル層によって分離されてしまう。そのために、Ｐ−ｗｅｌｌを接地させることができない。すなわち、接地電位（Ｖｓｓ）はＰ−ｗｅｌｌからしか取ることができないため、接地させることができないＰ−ｗｅｌｌのゼロ電位は安定しない。ゆえに、周辺回路、特に、アナログ回路においては、パルスの立ち上がり／立ち下がりが遅延するなどし、波形の安定しない、非矩形のパルスしか生成できなくなったり、パルス生成のタイミングがずれるという問題があった。これらは、たとえば２Ｍ（メガ）ビット以上の撮像装置や３０フレーム以上の高速撮像装置において、縦筋や横筋などの画像特性不良が現れる要因となる。
【特許文献１】特開２００１−１６０６２０号公報
【特許文献２】特開２００１−２２３３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記の問題点を解決すべくなされたもので、その目的とするところは、周辺回路の特性が劣化するのを抑制でき、多画素化・高速化が可能な固体撮像装置を提供することにある。
【課題を解決するための手段】
【００１３】
本願発明の一態様によれば、Ｐ型の不純物を含む基板本体、および、前記基板本体上に設けられた第１のＮ型半導体層からなる半導体基板と、前記第１のＮ型半導体層の表層部に形成された、互いに独立して設けられた第２のＮ型半導体層からなる複数の光電変換部を含む撮像領域と、前記第１のＮ型半導体層に形成された、ロジック系の周辺回路が設けられる第１のＰ型半導体層からなる第１の周辺回路領域と、前記第１のＮ型半導体層に、その表層部から前記基板本体に達する深さを有して連続的に形成された、アナログ系の周辺回路が設けられる第２のＰ型半導体層からなる第２の周辺回路領域とを具備したことを特徴とする固体撮像装置が提供される。
【発明の効果】
【００１４】
上記の構成により、周辺回路が高い周波数特性を維持できるようになる結果、周辺回路の特性が劣化するのを抑制でき、多画素化・高速化が可能な固体撮像装置を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１６】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、Ｎ／Ｐ+ 基板を用いたＣＭＯＳイメージセンサー（増幅型の固体撮像装置）の基本構成を示すものである。なお、ここでは、１チップ化されたＣＭＯＳイメージセンサーを例に説明する。
【００１７】
図１に示すように、１チップ化されたＣＭＯＳイメージセンサーには、撮像領域（または、画素部）１１が設けられている。また、このＣＭＯＳイメージセンサーには、周辺回路（または、周辺処理回路）１２として、たとえば、アナログ／デジタル・コンバータ（ＡＤＣ）１２ａ、デジタル／アナログ・コンバータ（ＤＡＣ）１２ｂ、タイミング制御回路１２ｃ、タイミングジェネレータ（ＴＧ／ＳＧ）１２ｄ、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）１２ｅ、エンコード回路１２ｆ、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路１２ｇ、ＣＬＰ（Ｃｌａｍｐ）回路１２ｈ、および、出力回路１２ｉが搭載されている。上記周辺回路１２は、それぞれ、上記撮像領域１１の周囲を取り囲むようにして配置されている。また、上記周辺回路１２のうち、ＡＤＣ１２ａだけがアナログ系の周辺回路であり、他は、ロジック系の周辺回路となっている。これら撮像領域１１および周辺回路１２は、２層構造からなる半導体基板（後述する）上に形成されている。
【００１８】
図２は、図１に示したＣＭＯＳイメージセンサーの断面構造を示すものである。ここでは、たとえば図１のII−II線に沿う断面を例に示している。本実施形態の場合、半導体基板２１は２層構造となっている。すなわち、この半導体基板２１は、その下側の部分（下層部分）がＰ型の不純物を含む基板本体２２となっている。また、半導体基板２１は、その上側の部分（上層部分）がＮ型の不純物を含む第１のＮ型半導体層２３となっている。
【００１９】
たとえば、シリコン（Ｓｉ）からなる基板本体２２には、Ｐ型の不純物としてボロン（Ｂ）が含まれている。したがって、基板本体２２は、Ｐ型半導体基板とも称することができる。基板本体２２におけるボロンの濃度（Ｐ型不純物濃度）は、たとえば約２×１０18ｃｍ-3に設定されている。
【００２０】
一方、第１のＮ型半導体層２３は、基板本体２２の表面上にエピタキシャル成長されて設けられている。本実施形態では、図２中に実線矢印Ｔ１で示す厚さが約５．０μｍとなるまで、第１のＮ型半導体層２３は基板本体２２の表面上にエピタキシャル成長法により堆積されている。エピタキシャル成長層としての第１のＮ型半導体層２３には、Ｎ型の不純物としてリン（Ｐ）が含まれている。したがって、第１のＮ型半導体層２３は、Ｎ型エピタキシャル層とも称することができる。第１のＮ型半導体層２３におけるリンの濃度（Ｎ型不純物濃度）は、たとえば約２×１０15ｃｍ-3に設定されている。
【００２１】
このように、半導体基板２１は、Ｐ型半導体基板２２の上面にＮ型エピタキシャル層２３が積層された２層構造となっている。以下の説明においては、この半導体基板２１をＮ／Ｐ+ 基板と称することとする。
【００２２】
通常、このＮ／Ｐ+ 基板２１を作製するにあたって、Ｎ型エピタキシャル層２３は、その成長速度が約１μｍ／分に設定されて、Ｐ型半導体基板２２上にエピタキシャル成長させられる。このような設定（成膜条件）の場合、Ｎ／Ｐ+ 基板２１の深い位置（深層部）であるＰ型半導体基板２２側から、Ｎ／Ｐ+ 基板２１の浅い位置（表層部）であるＮ型エピタキシャル層２３側へ向けては、Ｐ型不純物であるボロン（Ｂ）は殆ど拡散（移動）しない。このため、Ｐ型半導体基板２２とＮ型エピタキシャル層２３との界面においては、ボロン濃度（Ｂ濃度）のプロファイルが後述するように急峻になっている。また、作製されたままの状態のＮ／Ｐ+ 基板２１においては、そのＰＮ接合面（２４）が、Ｐ型半導体基板２２とＮ型エピタキシャル層２３との界面に相当する。すなわち、ストック状態のＮ／Ｐ+ 基板２１においては、ＰＮ接合面（２４）が、上述したようにＮ／Ｐ+ 基板２１の表面から約５．０μｍの深さに位置している。
【００２３】
実際のＣＭＯＳイメージセンサーの製造に際しては、あらかじめＮ／Ｐ+ 基板２１に加熱処理が施される。これにより、Ｐ型半導体基板２２中のボロン（Ｂ）がＮ型エピタキシャル層２３中に拡散される。この加熱処理は、たとえば約１１５０℃の温度で、約１．５時間かけて行われる。この加熱処理の結果、Ｐ型半導体基板２２中からＮ型エピタキシャル層２３中にＰ型不純物であるボロン（Ｂ）が染み出して、Ｐ型半導体基板２２の上面に、第３のＰ型半導体層としてのＰ型のウェル（Ｐ−ｗｅｌｌ）２５が形成される。そして、加熱処理が施された後のＮ／Ｐ+ 基板２１においては、そのＰＮ接合面２４が、Ｐウェル２５とＮ型エピタキシャル層２３との界面に相当する。また、図２中に実線矢印Ｔ２で示す、Ｐウェル２５が形成された後のＮ型エピタキシャル層２３の厚さは、約２．５〜３．５μｍとなっている。すなわち、加熱処理が施された後のＮ／Ｐ+ 基板２１においては、ＰＮ接合面２４が、Ｎ／Ｐ+ 基板２１の表面から約２．５〜３．５μｍの深さに位置している。さらに、Ｐウェル２５のＰＮ接合面２４付近におけるボロン濃度は、約２×１０15ｃｍ-3となっている。
【００２４】
このように、Ｐ型半導体基板２２上に形成されたＰウェル２５のＰ型不純物の濃度は、そのＰＮ接合面２４付近におけるボロン濃度により、約２×１０15ｃｍ-3に設定されている。これに対して、Ｐ型半導体基板２２のＰ型不純物の濃度であるボロン濃度は、上述したように、約２×１０18ｃｍ-3に設定されている。すなわち、Ｎ／Ｐ+ 基板２１のうち、その表面から約５．０μｍよりも下の深い位置（深層部）は、その直上である、深さ約２．５〜３．５μｍから約５．０μｍまでの浅い位置よりも、Ｐ型不純物の濃度が高く設定されている。
【００２５】
一般に、Ｐ型不純物の濃度が高い領域においては、キャリアである電子のライフタイムが短く、電子はすぐに正孔（ホール）と再結合する。したがって、Ｎ／Ｐ+ 基板２１中で生成された電子がＮ／Ｐ+ 基板２１の表面から約５．０μｍよりも下の深層部にまで拡散しても、その電子はすぐに正孔と再結合する。また、Ｎ／Ｐ+ 基板２１の表面から約５．０μｍまでの浅い位置で生成された電子は、Ｎ／Ｐ+ 基板２１の深層部に拡散しようとしても、Ｐ型不純物の濃度が急激に変化するＰウェル２５とＮ型エピタキシャル層２３との界面付近において、Ｎ／Ｐ+ 基板２１の表面側に向けて跳ね返される。具体的には、Ｎ／Ｐ+ 基板２１の表面から約５．０μｍまでの浅い位置で生成された電子は、Ｎ／Ｐ+ 基板２１の深層部に拡散しようとしても、ＰＮ接合面２４付近に存在するポテンシャルの壁により、Ｎ／Ｐ+ 基板２１の表面側に戻される。
【００２６】
ここで、このような構成のＮ／Ｐ+ 基板２１を用いて製造されるＣＭＯＳイメージセンサーにおいては、チップごとに、撮像領域１１、周辺回路アナログ領域（第２の周辺回路領域）１３、周辺回路ロジック領域（第１の周辺回路領域）１４、および、チップ切断部１５が設けられている。本実施形態の場合、周辺回路アナログ領域１３および周辺回路ロジック領域１４には、ともに、Ｐウェル（第２，第１のＰ型半導体層）１３’，１４’が、Ｎ／Ｐ+ 基板２１の表層部（Ｎ型エピタキシャル層２３の表面部）からＰ型半導体基板２２（または、Ｐウェル２５）に達する深さを有して連続的に形成されている。
【００２７】
さて、上記撮像領域１１に対応する、Ｎ／Ｐ+ 基板２１の表面付近には、読み出しトランジスタのゲート２６や検出部２７としてのドレインなどが、通常のプロセスにより形成されている。それとともに、Ｎ／Ｐ+ 基板２１の表面付近には、図示していないが、キャパシタやゲート配線などが通常のプロセスにより形成されている。
【００２８】
また、Ｎ／Ｐ+ 基板２１の表層部（Ｎ型エピタキシャル層２３の表面部）には、その複数箇所に、光電変換部としてのフォトダイオード（Ｐｈｏｔｏ  Ｄｉｏｄｅ：ＰＤ）２８が、通常のプロセスにより互いに独立して設けられている。具体的には、Ｎ型エピタキシャル層２３の表面上に、図示していないレジスト膜を、所定のパターンとなるようにパターニングする。この後、Ｎ型エピタキシャル層２３の表面部にＮ型不純物であるリン（Ｐ）をイオン注入する。その際、Ｎ型不純物の濃度であるリン濃度（Ｐ濃度）のピークの深さは、主としてＰイオンを注入する際のエネルギーの大きさで決まる。本実施形態では、Ｐイオンの注入条件として、Ｐイオンのドーズ量が約３００ＫｅＶで１．２×１０12ｃｍ-2に設定される。この設定（注入条件）の下、Ｎ型エピタキシャル層２３の表面部にリン（Ｐ）をイオン注入する。これにより、Ｐ濃度のピークがＮ型エピタキシャル層２３の表面から約０．４μｍの深さとなるような、Ｐ濃度プロファイルを有する第２のＮ型半導体層からなるフォトダイオード２８が、Ｎ型エピタキシャル層２３の表面部の複数箇所に形成される。すなわち、Ｎ型エピタキシャル層２３の表面部に、複数個のフォトダイオード２８が設けられる。
【００２９】
また、Ｎ型エピタキシャル層２３の表面部には、各フォトダイオード２８の周囲の複数箇所に、素子分離領域としての、たとえば酸化膜からなるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）２９が形成されている。これら各ＳＴＩ２９は、Ｎ型エピタキシャル層２３の表面から約０．３〜０．３５μｍの深さに達して形成されている。
【００３０】
さらに、各フォトダイオード２８を個別に囲むパターンで、かつ、Ｎ型エピタキシャル層２３の表面側からＰウェル２５側に向けて、複数層からなる第４のＰ型半導体層３０が設けられている。本実施形態では、各ＳＴＩ２９および検出部２７の下側に、それぞれ、複数層からなる第４のＰ型半導体層３０が設けられている。各第４のＰ型半導体層３０は、Ｐ型不純物として、たとえばボロン（Ｂ）をＮ型エピタキシャル層２３に複数回イオン注入することにより形成される。各第４のＰ型半導体層３０においては、その中央部３０ａのＢ濃度が周辺部のＢ濃度よりも高くなっている。
【００３１】
本実施形態では、５層からなる第４のＰ型半導体層３０が、各ＳＴＩ２９および検出部２７の下側に形成されている。したがって、これら５層からなる第４のＰ型半導体層３０を形成するために、ボロン（Ｂ）のイオン注入が５回行われる。これら５回のＢイオンのドーズ量は、１回目から順番に、約２００ＫｅＶで約７Ｅ１２ｃｍ-2、約４００ＫｅＶで約５Ｅ１１ｃｍ-2、約６５０ＫｅＶで約５Ｅ１１ｃｍ-2、約１１００ＫｅＶで約５Ｅ１１ｃｍ-2、そして約１７００ＫｅＶで約５Ｅ１１ｃｍ-2に設定されている。このような設定（注入条件）の下、５回のイオン注入が終了した時点では、各ＳＴＩ２９および検出部２７とＰウェル２５の表層部との間が、５層からなる第４のＰ型半導体層３０により隙間なく埋められている。すなわち、５回のイオン注入が終了した時点で、各ＳＴＩ２９および検出部２７とＰウェル２５の表層部との間のＮ型エピタキシャル層２３は、５層からなる第４のＰ型半導体層３０により実質的にＰ型半導体層化されている。なお、検出部２７の下側にそれぞれ設けられている第４のＰ型半導体層３０のうち、検出部２７の直下の第４のＰ型半導体層３０、すなわち最上層の第４のＰ型半導体層３０は、いわゆるパンチスルーストッパ層としても機能する。
【００３２】
なお、このイオン注入工程における熱拡散によっても、Ｐ型半導体基板２２中のボロン（Ｂ）は、Ｐ型半導体基板２２中からＮ型エピタキシャル層２３側に向かって染み出してくる。これにより、Ｎ型エピタキシャル層２３とＰウェル２５との接合界面であるＰＮ接合面２４は、イオン注入を行う前に比べて、Ｎ／Ｐ+ 基板２１の表面側に向かってさらに上昇する。具体的には、５回のイオン注入が終了した時点でのＮ型エピタキシャル層２３の厚さは、約２．０μｍとなっている。すなわち、５回のイオン注入が終了した時点では、ＰＮ接合面２４は、Ｎ／Ｐ+ 基板２１の表面から約２．０μｍの深さに位置している。したがって、実質的には、Ｎ／Ｐ+ 基板２１の表面からＰＮ接合面２４までの約２．０μｍの厚さのＮ型エピタキシャル層２３を、５層からなる第４のＰ型半導体層３０により略Ｐ型半導体層化することができる。
【００３３】
このように、各ＳＴＩ２９および検出部２７に沿って各フォトダイオード２８を個別に囲み、かつ、各ＳＴＩ２９および検出部２７からＰウェル２５の表層部に達して、５層からなる第４のＰ型半導体層３０が途切れることなく連続して設けられている。これにより、各フォトダイオード２８は、互いに隣接し合う他のフォトダイオード２８から電気的に素子分離されている。すなわち、各フォトダイオード２８を個別に、かつ、３次元的に（立体的に）囲んで設けられた５層からなる第４のＰ型半導体層３０により、各フォトダイオード２８は、互いに隣接し合う他のフォトダイオード２８から電気的に切断（分離）されている。したがって、各ＳＴＩ２９および検出部２７に沿って、それらの下方に設けられている各第４のＰ型半導体層３０は、Ｐウェル２５とともに、各フォトダイオード２８を隣接する他のフォトダイオード２８から電気的に切り離すバリア層として機能する。
【００３４】
また、本実施形態の場合、Ｎ／Ｐ+ 基板２１を複数個のチップに切り分けるチップ切断部１５にも、同様に、５層からなる第４のＰ型半導体層３０が設けられている。つまり、各ＳＴＩ２９および検出部２７の下側にボロン（Ｂ）をイオン注入する際に、併せて、チップ切断部１５にも同様にボロン（Ｂ）をイオン注入する。これら各チップ切断部１５は、通常、ダイシングライン部と称される。すなわち、本実施形態では、各ＳＴＩ２９および検出部２７の下側にバリア層となる５層からなる第４のＰ型半導体層３０を設ける際に、併せて、各ダイシングライン部１５に対応する、Ｎ型エピタキシャル層２３にもボロン（Ｂ）をイオン注入する。これにより、各ＳＴＩ２９および検出部２７の下側に設けられている各第４のＰ型半導体層３０と同様に、各ダイシングライン部１５に沿って、かつ、Ｎ型エピタキシャル層２３の表面からＰウェル２５の表層部に達して５層からなる第４のＰ型半導体層３０が途切れることなく連続して設けられる。したがって、Ｎ／Ｐ+ 基板２１の各ダイシングライン部１５においても、Ｎ／Ｐ+ 基板２１の表面からＰＮ接合面２４までの約２．０μｍの厚さのＮ型エピタキシャル層２３を、５層からなる第４のＰ型半導体層３０により実質的にＰ型半導体層化することができる。このような構成によれば、バリア層としての各第４のＰ型半導体層３０と各ダイシングライン部１５の各第４のＰ型半導体層３０とを、工程数を増やすことなく併行して容易に形成することができる。
【００３５】
Ｎ／Ｐ+ 基板２１は、後工程において、各ダイシングライン部１５に沿って複数個のチップに切り分けられる。各ダイシングライン部１５においては、Ｎ／Ｐ+ 基板２１の表面から裏面までが、各第４のＰ型半導体層３０、Ｐウェル２５、および、Ｐ型半導体基板２２により構成されている。すなわち、各ダイシングライン部１５において、Ｎ／Ｐ+ 基板２１を切断しても、その切断面にはＰＮ接合面２４は現れない。
【００３６】
さらに、各フォトダイオード２８をＳ３（Ｓｕｒｆａｃｅ  Ｓｈｉｅｌｄ  Ｓｅｎｓｏｒ）構造とするために、各フォトダイオード２８の表層部にはシールド層３２が設けられている。具体的には、まず、各フォトダイオード２８の表面上に、図示していないレジスト膜を、所定のパターンとなるようにパターニングする。この後、各フォトダイオード２８の表層部にＰ型不純物であるボロン（Ｂ）をイオン注入する。その際、Ｂイオンのドーズ量は、約１０ＫｅＶで１×１０13ｃｍ-2に設定される。これにより、Ｎ型半導体層である各フォトダイオード２８の表層部（表面準位）が、ボロン（Ｂ）からなるＰ型半導体層であるシールド層３２により覆われ、シールドされる。すなわち、各フォトダイオード２８の表層部にＰＤ−ｐ層３２を形成する。この結果、光電変換を実質的に行うＮ型半導体層（２８）がＮ／Ｐ+ 基板２１の表層部（Ｎ型エピタキシャル層２３の表面部）に埋め込まれるとともに、各Ｎ型半導体層（２８）の表面がボロン（Ｂ）からなるＰ型半導体層（ＰＤ−ｐ層３２）によってシールドされた、Ｓ３構造の各フォトダイオード２８が形成される。このような構造によれば、各フォトダイオード２８の表面近傍においては、Ｐ型不純物であるボロン（Ｂ）の濃度が再び高くなっている。具体的には、各フォトダイオード２８の表面近傍におけるＢ濃度は、約１×１０19ｃｍ-3となっている。
【００３７】
一方、上記した周辺回路アナログ領域１３および周辺回路ロジック領域１４に対応する、Ｎ／Ｐ+ 基板２１の表層部（Ｎ型エピタキシャル層２３）には、それぞれ、撮像領域１１に隣接するようにしてＰウェル１３’，１４’が形成されている。本実施形態の場合、Ｐウェル１３’，１４’は、Ｐウェル２５の表層部と接触するように、深い位置にまで形成されている。具体的には、Ｎ型エピタキシャル層２３の表面上に、図示していないレジスト膜を、所定のパターンとなるようにパターニングする。この後、Ｎ型エピタキシャル層２３の表面部にＰ型不純物であるボロン（Ｂ）をイオン注入する。その際、Ｐ型不純物の濃度であるボロン濃度（Ｂ濃度）のピークの深さは、主としてＢイオンを注入する際のエネルギーの大きさで決まる。
【００３８】
本実施形態では、Ｂイオンの注入条件として、Ｂイオンのドーズ量が約８００ＫｅＶで約１Ｅ１３ｃｍ-2および約１５００ＫｅＶで約５Ｅ１１ｃｍ-2に設定される。この設定（注入条件）の下、Ｎ型エピタキシャル層２３の表面部にボロン（Ｂ）を２回イオン注入する。これにより、Ｎ型エピタキシャル層２３の表面から約２．０μｍの深さで、Ｂ濃度プロファイルを有する第１，第２のＰ型半導体層からなるＰウェル１３’，１４’が、それぞれ形成される。すなわち、Ｎ／Ｐ+ 基板２１の表層部に、Ｐウェル２５を介して、Ｐ型半導体基板２２につながるＰウェル１３’，１４’が設けられる。Ｐウェル１３’，１４’におけるボロンの濃度（Ｐ型不純物濃度）は、たとえば約２×１０15ｃｍ-3に設定されている。
【００３９】
そして、アナログ系の周辺回路１２を形成するための上記周辺回路アナログ領域１３には、ＡＤＣ１２ａが、通常のプロセスにより形成されている。便宜上、図には詳細に示していないが、上記周辺回路アナログ領域１３に対応する、Ｐウェル１３’の表面付近には、たとえば、ＮＭＯＳトランジスタを形成するためのＰウェル１２-1、および、ＰＭＯＳトランジスタを形成するためのＮウェル１２-2が、それぞれ形成されている。すなわち、Ｐウェル１２-1およびＮウェル１２-2に、それぞれ、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタが形成されて、ＡＤＣ１２ａが搭載される。
【００４０】
また、ロジック系の周辺回路１２を形成するための上記周辺回路ロジック領域１４には、ＤＡＣ１２ｂ、タイミング制御回路１２ｃ、ＴＧ／ＳＧ１２ｄ、ＤＳＰ１２ｅ、エンコード回路１２ｆ、ＡＧＣ回路１２ｇ、ＣＬＰ回路１２ｈ、および、出力回路１２ｉが、通常のプロセスにより形成されている。便宜上、図には詳細に示していないが、上記周辺回路ロジック領域１４に対応する、Ｐウェル１４’の表面付近には、たとえば、ＮＭＯＳトランジスタを形成するためのＰウェル１２-1、および、ＰＭＯＳトランジスタを形成するためのＮウェル１２-2が、それぞれ形成されている。すなわち、Ｐウェル１２-1およびＮウェル１２-2に、それぞれ、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタが形成されて、ＤＡＣ１２ｂ、タイミング制御回路１２ｃ、ＴＧ／ＳＧ１２ｄ、ＤＳＰ１２ｅ、エンコード回路１２ｆ、ＡＧＣ回路１２ｇ、ＣＬＰ回路１２ｈ、および、出力回路１２ｉが搭載される。
【００４１】
最終的には、通常のプロセスによってアルミニウム（Ａｌ）配線を形成するなどの所定の工程を経た後、Ｎ／Ｐ+ 基板２１は、各ダイシングライン部１５に沿ってダイシングされ、チップ単位に個々に分割される。これにより、本実施形態にかかるＣＭＯＳイメージセンサーが完成する。この結果、上述したような所望の構造からなるＣＭＯＳイメージセンサーが得られる。すなわち、Ｎ／Ｐ+ 基板２１を用いたＣＭＯＳイメージセンサーにおいて、各フォトダイオード２８がＰウェル２５および複数層からなる第４のＰ型半導体層３０により、個別に、かつ、３次元的に囲まれて互いに電気的に分離され、さらに、各チップの切断面にＰＮ接合面２４が現れるのを阻止できるとともに、アナログ系の周辺回路１２が形成されるＰウェル（第２のＰ型半導体層）１３’およびロジック系の周辺回路１２が形成されるＰウェル（第１のＰ型半導体層）１４’が、Ｐウェル２５を介して、Ｐ型半導体基板２２と接続されたＣＭＯＳイメージセンサーが得られる。
【００４２】
図３は、上記した構成のＣＭＯＳイメージセンサーにおいて、Ｎ／Ｐ+ 基板の厚さ方向に沿った不純物濃度プロファイルを示すものである。ここでは、図２中にIII − III線で示す、周辺回路アナログ領域１３（特に、Ｐウェル１２-1）に対応する部分の深さ方向に対するボロン（Ｂ）濃度について示している。
【００４３】
すなわち、周辺回路アナログ領域１３に対応する部分については、Ｐウェル１２-1、Ｐウェル１３’、Ｐウェル２５、および、Ｐ型半導体基板２２のそれぞれのボロン（Ｂ）濃度が、この図に示すように設定されている。なお、周辺回路ロジック領域１４（特に、Ｐウェル１２-1）に対応する部分の深さ方向に対するボロン（Ｂ）濃度についても、ほぼ同様に設定されている。
【００４４】
図４は、上記したＣＭＯＳイメージセンサーの、撮像領域１１の構成の一部を平面的に示すものである。この図４から明らかなように、各フォトダイオード２８は、その四方が、各第４のＰ型半導体層３０によって囲まれている。そして、各フォトダイオード２８は、その周囲に設けられている各第４のＰ型半導体層３０により、隣接する他の各フォトダイオード２８から電気的に隔離されて絶縁されている。
【００４５】
図５は、上記したＣＭＯＳイメージセンサーの主要部の構成を簡略化して示すものである。ＣＭＯＳイメージセンサーは、リセットトランジスタ１、読み出しトランジスタ２、アンプトランジスタ３、アドレストランジスタ４、および、フォトダイオード２８などから構成されている。リセットトランジスタ１と読み出しトランジスタ２とは、それらのソース・ドレインが直接接続されている。同様に、アンプトランジスタ３とアドレストランジスタ４とは、それらのソース・ドレインが直接接続されている。また、アンプトランジスタ３のゲートは、リセットトランジスタ１および読み出しトランジスタ２のソース・ドレインに直接接続されている。さらに、フォトダイオード２８は、その順方向側の端子が、読み出しトランジスタ２のソース（ドレイン）に直接接続されている。
【００４６】
次に、図６を参照しつつ、本実施形態のＣＭＯＳイメージセンサーの、Ｎ／Ｐ+ 基板の厚さ方向に沿った不純物濃度、電子分布、および、ポテンシャルについて説明する。なお、図６は、図２に示したＣＭＯＳイメージセンサーの、VI−VI線に沿う部分の不純物濃度、電子分布、および、ポテンシャルをそれぞれ示している。
【００４７】
まず、図６の上段側のグラフについて説明する。図６の上段側のグラフのうち、図中に“Ｂ”で示す領域が、Ｐ型半導体層からなるシールド層としてのＰＤ−ｐ層３２における不純物濃度を示している。また、図中に“Ｃ”で示す領域が、Ｎ型半導体層からなるフォトダイオード２８における不純物濃度を示している。また、図中に“Ｄ”で示す領域が、Ｎ型エピタキシャル層２３における不純物濃度を示している。また、図中に“Ｅ”で示す領域が、Ｐウェル２５における不純物濃度を示している。そして、図中に“Ｆ”で示す領域が、Ｐ型半導体基板２２における不純物濃度を示している。
【００４８】
図６の上段側のグラフからも明らかなように、Ｐ型半導体基板２２の深層部からＰウェル２５の表面にかけては、Ｐ型不純物濃度であるＢ濃度が徐々に落ち込んでいる。そして、深さ約２．０μｍに位置しているＰウェル２５とＮ型エピタキシャル層２３との界面（２４）では、不純物がそれぞれ異なっているため、不純物濃度が急激に変化しており、急峻なプロファイルとなっている。また、Ｎ型エピタキシャル層２３とＮ型半導体層からなるフォトダイオード２８との界面においては、不純物が同じなので、不純物濃度が滑らかに変化している。そして、フォトダイオード２８においては、深さ約０．４μｍでＮ型不純物濃度であるＰ濃度がピークに達している。さらに、フォトダイオード２８とＰ型半導体層からなるＰＤ−ｐ層３２との界面においては、不純物がそれぞれ異なっているため、不純物濃度が一旦落ち込んでいる。そして、ＰＤ−ｐ層３２においては、その表面付近で、Ｐ型不純物濃度であるＢ濃度がピークに達している。また、図６の上段側のグラフからも明らかなように、Ｎ／Ｐ+ 基板２１中の電子（キャリア）の分布のピーク（極大）は、フォトダイオード２８中のＮ型不純物濃度（Ｐ濃度）のピーク（極大）と略一致している。
【００４９】
次に、図６の下段側のグラフについて説明する。図６の下段側のグラフは、Ｎ／Ｐ+ 基板２１中のポテンシャルの分布を示すものである。この図６の下段側のグラフおよび図６の上段側のグラフからも明らかなように、Ｎ／Ｐ+ 基板２１中のポテンシャルが極小（最小）となる位置は、フォトダイオード２８中のＮ型不純物濃度（Ｐ濃度）のピーク（極大）およびＮ／Ｐ+ 基板２１中の電子分布のピーク（極大）と略一致している。
【００５０】
Ｎ／Ｐ+ 基板２１中の電子の振る舞いは、一般的に知られている物理現象に極めて良く整合している。すなわち、各フォトダイオード２８の光電変換作用により、Ｎ／Ｐ+ 基板２１内に発生した電子が各フォトダイオード２８から漏れてＮ／Ｐ+ 基板２１の深層部側であるＰ型半導体基板２２側に拡散しようとしても、ポテンシャルの壁によりＮ／Ｐ+ 基板２１の表層部側に跳ね返される。そして、各フォトダイオード２８から漏れた電子は、最終的には拡散などにより、Ｎ／Ｐ+ 基板２１中でポテンシャルが低くなっている各フォトダイオード２８中に再び集まってくる。特に、Ｎ／Ｐ+ 基板２１中のポテンシャルが極小（最小）となるフォトダイオード２８中の不純物濃度がピークになっている位置に、各フォトダイオード２８から漏れた電子が再び集められる。この結果、Ｎ／Ｐ+ 基板２１を用いる本実施形態のＣＭＯＳイメージセンサーにおいて、各フォトダイオード２８の感度を向上させることができる。
【００５１】
上記したように、本実施形態によれば、Ｎ／Ｐ+ 基板２１を用いたＣＭＯＳイメージセンサーにおいて、各フォトダイオード２８がＰウェル２５および複数層からなる第４のＰ型半導体層３０により、個別に、かつ、３次元的に囲まれて互いに電気的に分離され、さらに、各チップの切断面にＰＮ接合面２４が現れるのを阻止することができる。よって、隣接する画素（フォトダイオード）に電子が漏れ込むことにより発生する、混色、感度低下、ブルーミングを抑制することが可能なＣＭＯＳイメージセンサーが得られる。しかも、アナログ系の周辺回路１２が形成されるＰウェル（第２のＰ型半導体層）１３’およびロジック系の周辺回路１２が形成されるＰウェル（第１のＰ型半導体層）１４’を、Ｐ型半導体基板２２を介して接地させることが可能となる。したがって、ロジック回路やアナログ回路で生成されるパルス信号を波形の安定した良好なものとすることができ、パルス発生のタイミングがずれるといった問題も解決できる。その結果、混色・感度・ブルーミング特性に優れたＮ／Ｐ+ 基板を用いたＣＭＯＳイメージセンサーにおいて、周辺回路が高い周波数特性を維持できるようになるなど、より多画素化あるいは高速化に適した構造とすることができるものである。
【００５２】
［第２の実施形態］
図７は、この発明の第２の実施形態にしたがった、Ｎ／Ｐ+ 基板を用いたＣＭＯＳイメージセンサー（増幅型の固体撮像装置）の基本構成を示すものである。ここでは、１チップ化されたＣＭＯＳイメージセンサーを例に説明する。また、周辺回路アナログ領域１３に対応する、Ｎ／Ｐ+ 基板２１の表層部（Ｎ型エピタキシャル層２３）には深いＰウェル１３’を、周辺回路ロジック領域１４に対応する、Ｎ／Ｐ+ 基板２１の表層部にはそれよりも浅いＰウェル１４’’を、それぞれ形成するようにした場合について説明する。すなわち、周辺回路アナログ領域１３および周辺回路ロジック領域１４のうち、周辺回路アナログ領域１３のＰウェル１３’だけが、Ｐウェル２５を介して、Ｐ型半導体基板２２に接続されるように構成した場合について説明する。なお、図２と同一部分には同一符号を付して、ここでの詳しい説明は割愛する。
【００５３】
また、図８は、本実施形態におけるＣＭＯＳイメージセンサーの、Ｎ／Ｐ+ 基板の厚さ方向に沿った不純物濃度プロファイルとして、図７中にVIII−VIII線で示す、周辺回路ロジック領域１４（特に、Ｐウェル１２-1）に対応する部分の深さ方向に対するＢ濃度について示したものである。この図からも明らかなように、周辺回路ロジック領域１４に対応する、Ｐウェル１４’’とＰウェル２５との相互間には逆導電型のＮ型エピタキシャル層２３が存在する。そのため、Ｎ型エピタキシャル層２３とＰウェル１４’’との界面およびＮ型エピタキシャル層２３とＰウェル２５との界面において、それぞれ、濃度変化が急峻となっている。
【００５４】
本実施形態の場合、たとえば図７に示すように、周辺回路アナログ領域１３には、Ｐウェル（第２のＰ型半導体層）１３’が、Ｎ／Ｐ+ 基板２１の表層部（Ｎ型エピタキシャル層２３の表面部）からＰウェル２５（または、Ｐ型半導体基板２２）に達する深さを有して連続的に形成されている。これに対し、周辺回路ロジック領域１４には、Ｐウェル（第１のＰ型半導体層）１４’’が、たとえば、Ｎ／Ｐ+ 基板２１の表層部（Ｎ型エピタキシャル層２３の表面部）から１μｍ程度の深さを有して形成されている。
【００５５】
すなわち、上記した周辺回路アナログ領域１３および周辺回路ロジック領域１４に対応する、Ｎ／Ｐ+ 基板２１の表層部（Ｎ型エピタキシャル層２３）には、それぞれ、撮像領域１１に隣接するようにしてＰウェル１３’，１４’’が形成されている。本実施形態の場合、Ｐウェル１３’は、Ｐウェル２５の表層部と接触するように、深い位置（約２．ｏμｍ）にまで形成されている。一方、Ｐウェル１４’’は、Ｐウェル２５の表層部と接触しないように、深い位置にまでは形成されていない。具体的には、Ｎ型エピタキシャル層２３の表面上に、図示していないレジスト膜を、所定のパターンとなるようにパターニングする。この後、Ｎ型エピタキシャル層２３の表面部にＰ型不純物であるボロン（Ｂ）をイオン注入する。その際、Ｐ型不純物の濃度であるボロン濃度（Ｂ濃度）のピークの深さは、主としてＢイオンを注入する際のエネルギーの大きさで決まる。
【００５６】
本実施形態では、Ｂイオンの注入条件として、１回目のＢイオンのドーズ量が約８００ＫｅＶで約１Ｅ１３ｃｍ-2、２回目のＢイオンのドーズ量が約１５００ＫｅＶで約５Ｅ１１ｃｍ-2に設定される。この設定（注入条件）の下、所定のパターンのレジスト膜の形成と剥離とを繰り返し行いながら、周辺回路アナログ領域１３に対応するＮ型エピタキシャル層２３の表面部には、２回（１回目および２回目）のイオン注入を行って、深いＰウェル１３’を形成する。一方、周辺回路ロジック領域１４に対応するＮ型エピタキシャル層２３の表面部には、１回（１回目または２回目のいずれか１回だけ）のイオン注入を行って、Ｐウェル１３’よりも浅いＰウェル１４’’を形成する。これにより、周辺回路アナログ領域１３に対応するＮ／Ｐ+ 基板２１の表層部には、Ｎ型エピタキシャル層２３の表面から約２．０μｍの深さで、Ｂ濃度プロファイルを有する第２のＰ型半導体層からなるＰウェル１３’が形成される。これに対し、周辺回路ロジック領域１４に対応するＮ／Ｐ+ 基板２１の表層部には、Ｎ型エピタキシャル層２３の表面から約１．０μｍの深さで、Ｂ濃度プロファイルを有する第１のＰ型半導体層からなるＰウェル１４’’が形成される。すなわち、Ｎ／Ｐ+ 基板２１の表層部に、Ｐウェル２５を介して、Ｐ型半導体基板２２につながるＰウェル１３’と、Ｐウェル２５との間にＮ型エピタキシャル層２３を残存させるようにしてＰ型半導体基板２２につながらないＰウェル１４’’とが、それぞれ設けられる。Ｐウェル１３’，１４’’におけるボロンの濃度（Ｐ型不純物濃度）は、たとえば約２×１０15ｃｍ-3に設定されている。
【００５７】
なお、周辺回路ロジック領域１４に対応するＮ型エピタキシャル層２３の表面部（Ｐウェル１４’’の表面付近）には、さらに、約１５００ＫｅＶで約５Ｅ１３ｃｍ-2のドーズ量でリン（Ｐ）をイオン注入する。これにより、もともと薄いＮ型エピタキシャル層２３の濃度（約２×１０15ｃｍ-3）を高めることが可能となり、ウェル（１２-1，１２-2）間の分離耐圧を保持できるようになる。ただし、この工程は、デザインルールによっては省略することも可能である。
【００５８】
そして、アナログ系の周辺回路１２を形成するための周辺回路アナログ領域１３には、ＡＤＣ１２ａが、通常のプロセスにより形成される。また、ロジック系の周辺回路１２を形成するための周辺回路ロジック領域１４には、ＤＡＣ１２ｂ、タイミング制御回路１２ｃ、ＴＧ／ＳＧ１２ｄ、ＤＳＰ１２ｅ、エンコード回路１２ｆ、ＡＧＣ回路１２ｇ、ＣＬＰ回路１２ｈ、および、出力回路１２ｉが、通常のプロセスにより形成される。便宜上、図には詳細に示していないが、上記周辺回路アナログ領域１３に対応するＰウェル１３’の表面付近、および、上記周辺回路ロジック領域１４に対応するＰウェル１４’’の表面付近には、たとえば、ＮＭＯＳトランジスタを形成するためのＰウェル１２-1と、ＰＭＯＳトランジスタを形成するためのＮウェル１２-2とが、それぞれ形成されている。
【００５９】
このような構成とした場合、第１の実施形態の場合と同様に、アナログ系の周辺回路１２に関しては、Ｐウェル１３’がＰ型半導体基板２２に接続されているために安定したゼロ電位が得られる。しかも、Ｐウェル１４’’はＰ型半導体基板２２に接続されていないので、ロジック系の周辺回路１２で発生するノイズが撮像領域１１内や周辺回路アナログ領域１３内に飛び込み、縦筋や横筋などといった画像特性の劣化を解決できる。なお、ロジック系の周辺回路１２の場合、アナログ系の周辺回路１２のように、わずかなパルス波形のゆがみやタイミングの遅延により特性が劣化することがないため、ゼロ電位の多少の揺れが画像特性に影響することはない。
【００６０】
すなわち、Ｎ／Ｐ+ 基板２１を用いたＣＭＯＳイメージセンサーにおいては、Ｎ／Ｐ+ 基板２１中で発生したキャリア（電子）はすぐ再結合されてしまうので、隣接する画素（２８）に電子が漏れ込むことにより発生する混色・ブルーミングといった画質劣化を抑制することができる。また、Ｎ／Ｐ+ 基板２１を用いたＣＭＯＳイメージセンサーにおいて、アナログ系の周辺回路１２が形成されるＰウェル１３’をＰ型半導体基板２２に接続するようにした場合には、安定したゼロ電位を得ることが可能となる。したがって、アナログ系の周辺回路１２で形成されるパルス信号を安定で良好な波形とすることができ、タイミングの遅延が発生することもない。しかも、Ｎ／Ｐ+ 基板２１を用いたＣＭＯＳイメージセンサーにおいて、周辺回路ロジック領域１４におけるＰウェル１４’’をＰ型半導体基板２２と分離するようにした場合には、ロジック系の周辺回路１２で発生したノイズが、Ｐ型半導体基板２２やＰウェル２５を介して、周辺回路アナログ領域１３内や撮像領域１１内に飛び込むのを阻止できるようになる。これにより、縦筋や横筋などの画像特性不良の発生を抑えることが可能となるものである。
【００６１】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６２】
【図１】この発明の第１の実施形態にしたがった、Ｎ／Ｐ+ 基板を用いたＣＭＯＳイメージセンサー（増幅型の固体撮像装置）の構成例を示すブロック図。
【図２】図１に示したＣＭＯＳイメージセンサーの基本構造を示す断面図。
【図３】図２に示したＣＭＯＳイメージセンサーの、III − III線に沿う部分の不純物濃度プロファイルをグラフ化して示す図。
【図４】図２に示したＣＭＯＳイメージセンサーの、撮像領域を部分的に示す平面図。
【図５】図２に示したＣＭＯＳイメージセンサーの、主要部の構成を簡略化して示す回路図。
【図６】図２に示したＣＭＯＳイメージセンサーの、VI−VI線に沿う部分の不純物濃度、電子分布、および、ポテンシャルをグラフ化して示す図。
【図７】この発明の第２の実施形態にしたがった、Ｎ／Ｐ+ 基板を用いたＣＭＯＳイメージセンサー（増幅型の固体撮像装置）の基本構造を示す断面図。
【図８】図７に示したＣＭＯＳイメージセンサーの、VIII−VIII線に沿う部分の不純物濃度プロファイルをグラフ化して示す図。
【符号の説明】
【００６３】
１１…撮像領域、１２…周辺回路、１２ａ…ＡＤＣ（アナログ系の周辺回路）、１２ｂ…ＤＡＣ（ロジック系の周辺回路）、１２-1…Ｐウェル、１２-2…Ｎウェル、１３…周辺回路アナログ領域、１３’…Ｐウェル、１４…周辺回路ロジック領域、１４’，１４’’…Ｐウェル、１５…チップ切断部、２１…半導体基板（Ｎ／Ｐ+ 基板）、２２…基板本体（Ｐ型半導体基板）、２３…第１のＮ型半導体層（Ｎ型エピタキシャル層）、２４…ＰＮ接合面、２５…Ｐウェル、２８…フォトダイオード、３０…第４のＰ型半導体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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