(57)【特許請求の範囲】
【請求項１】
絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタを用いた等価回路に置き換え、コレクタから基板に流れる電流とエミッタから基板に流れる電流の内の少なくともコレクタから基板に流れる電流を、
イオンインパクト化電流による電流電源と空乏層内で熱的に発生する電子・正孔対に基づく電流電源の２つの電流電源によって表し、静電破壊保護耐性を回路シミュレーションすることを特徴とする静電破壊保護回路のシミュレーション方法。
【請求項２】
絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタと絶縁ゲート型電界効果トランジスタとを用いた等価回路に置き換え、ドレインから基板に流れる電流とソースから基板に流れる電流の内の少なくともドレインから基板に流れる電流を、
イオンインパクト化電流による電流電源と空乏層内で熱的に発生する電子・正孔対に基づく電流電源の２つの電流電源によって表し、静電破壊保護耐性を回路シミュレーションすることを特徴とする静電破壊保護回路のシミュレーション方法。
【請求項３】
前記静電破壊保護回路全体のレイアウトデータを、コンピュータ支援設計レイアウトデータから取り込んで回路シミュレータの入力データを発生させることを特徴とする請求項１または２に記載の静電破壊保護回路のシミュレーション方法。
【請求項４】
前記等価回路のコレクタ或いはドレインから基板に流れる電流を表す２つの電流電源の内のインパクトイオン化電流による電流電源を表すための増倍係数ｍを抽出する際に、基板からエミッタ或いはソースに流れる電流の基板電圧依存性を取り入れたことを特徴とする請求項１乃至請求項３のいずれか１項に記載の静電破壊保護回路のシミュレーション方法。
【請求項５】
前記インパクトイオン化電流による電流電源を表すための増倍係数ｍを抽出する際に、インパクトイオン化現象を取り入れない場合のコレクタ電流或いはドレイン電流を、エミッタ電流或いはソース電流と基板からエミッタ或いはソースに流れる電流との差で表したことを特徴とする請求項４項に記載の静電破壊保護回路のシミュレーション方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は静電破壊保護回路のシミュレーション方法に関するものであり、特に、半導体メモリ素子や半導体論理回路素子を静電破壊（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）から保護するための保護回路のＥＳＤ耐性を回路シミュレータを用いてシミュレーションする際の、等価回路構成に特徴のある静電破壊保護回路のシミュレーション方法に関するものである。
【０００２】
【従来の技術】
近年の半導体集積回路装置を構成する半導体デバイスの微細化に伴って、外部の摩擦等で発生する静電気を無視することができなくなるとともに、静電破壊保護素子（ＥＳＤ保護素子）の面積も縮小し、ＥＳＤ耐性の確保が困難になりつつあるので、ＥＳＤ保護回路の高性能化が求められている。
【０００３】
しかし、ＥＳＤ保護回路を設計しても、プロセス条件の変更があった場合、再度ＥＳＤ耐性の測定及びＥＳＤ保護回路の設計をやり直すという手順は半導体集積回路装置開発の所要時間（ＴＡＴ：Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）の大きなロスになるので、このＥＳＤ耐性をシミュレーションによって予め評価することは重要となる。また、この様なＥＳＤ耐性は、配線抵抗やレイアウトに依存することが分かっているので、ＥＳＤ耐性を向上する場合には、プロセスの変更よりも設計段階でのレイアウト変更が現実的である。
【０００４】
なお、静電放電による破壊現象はいくつかのモデルに分類され、人体帯電モデル（ＨＢＭ）、機械モデル（ＭＭ）、デバイス帯電モデル（ＣＤＭ）、パッケージ帯電モデル（ＣＰＭ）等のモデルがあり、ＥＳＤ保護素子を構成するＭＯＳＦＥＴ（金属−絶縁体−半導体電界効果トランジスタ）、即ち、ＩＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）の応答特性はスナップバック特性と呼ばれる特性によって決定されることになる。
【０００５】
この場合、ＥＳＤ耐性の良非は、概ねスナップバック特性に依存し、スナップバック特性における傾斜角度が大きく、且つ、スナップバック電圧Ｖsbが低いほどＥＳＤ耐性が高いことになる。これは、ＥＳＤ素子にサージ印加によって同じ電流が流れても電力としては小さくなり、電力による発熱量が少なくなるので熱的な破壊耐性が大きくなるためである（必要ならば、電子情報通信学会，信学技報，ＶＬＤ９８−９５，ＥＤ９８−１２０，ＳＤＭ９８−１５６，ＩＣＤ９８−２２６，ｐｐ．６７−７２，１９９８−１０参照）。
【０００６】
従来、この様なＥＳＤ耐性をシミュレーションする場合、例えば、ゲート幅が数１００μｍのＭＯＳＦＥＴ等で構成されているＥＳＤ保護回路の一部をＦＬＡＰＳ等のデバイスシミュレータを用いてデバイスシミュレーションを行うか、ＥＳＤ保護回路のレイアウト図と断面構造図の構造データから等価回路を作成して回路シミュレーションすることによって、蓄積されるエネルギーを求めてＥＳＤ耐性を評価していた。
【０００７】
この内、前者のデバイスシミュレーションを用いた手法の場合には、解析できるトランジスタの個数に制限があるとともに、計算に多くの時間を要するという欠点がある。
【０００８】
一方、後者の回路シミュレーションを用いた手法の場合には、レイアウトデータを取り入れることが可能で、計算時間が数分と短いというメリットがある。
また、ＭＯＳＦＥＴが規則正しく並んでいるレイアウトで且つバルクの場合に対しては本計算手法がそのまま適応できる。
なお、不規則なレイアウトやＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）素子の場合に対しては等価回路モデルの検討を要する。
【０００９】
ここで、図２０を用いて、従来の回路シミュレータＳＰＩＣＥを用いたＥＳＤ保護素子のシミュレーション方法の一例を説明する（必要ならば、Ｃｈａｒｖａｋａ  Ｄｕｖｖｕｒｙ  ｅｔ．ａｌ．，ＩＲＰＳ，ｐｐ．３１８−３２６，１９９６参照）。
図２０（ａ）参照
図２０（ａ）は、従来のＥＳＤ保護回路を構成する一個のＭＯＳＦＥＴの等価回路を示す図であり、ＥＳＤ保護素子全体をＭＯＳＦＥＴ、ラテラルバイポーラトランジスタ、基板抵抗Ｒsub 、電流電源Ｉgen で置き換えている。
この場合のＥＳＤ保護素子の動作は、ＭＯＳＦＥＴのソースＳに電圧０Ｖ、ゲートＧに電圧がかけられていて、ドレインＤに電圧をかけるとドレインＤから基板にインパクトイオン化電流Ｉgen が流れ、このインパクトイオン化電流Ｉgen を電流電源として表している。
なお、図におけるＩdsはゲート下を流れる電流、Ｉd はドレイン電流、ＩS はソース電流、Ｉsub は基板電流、Ｉc はコレクタ電流、Ｉb はベース電流、Ｉe はエミッタ電流、Ｖb はベース電圧を表し、また、図示を省略するものの、ドレインＤはＰａｄ（パッド）に接続し、このＰａｄは人や機械等の静電気源を表す。
【００１０】
ここで、静電電圧、したがって、ドレイン電圧を印加した場合、ソースＳからドレインＤに向かって流れる電子がドレインＤと基板との界面に拡がる空乏層における強電界によってイオンインパクト化されてアバランシェを起こし、等価的にコレクタとして作用するドレインＤから等価的にベースとして作用する基板に向かってインパクトイオン化電流Ｉgen が流れる。
なお、バイポーラトランジスタがターン・オンしない状態においては、Ｉgen ＝Ｉsub となる。
【００１１】
このドレイン電圧を上げていくと、Ｉgen （＝Ｉsub ）が基板抵抗Ｒsub に流れることによって電圧降下Ｖb を生じ、この電圧降下Ｖb によって等価的にベースとなる基板と、等価的にエミッタとなるソースＳとの間の接合が順バイアスされることによってバイポーラトランジスタがターン・オンし、エミッタから電子がベースに注入され、一部がコレクタに流れ込んでコレクタ電流Ｉc となる。
この場合の寄生バイポーラトランジスタの効率は、エミッタ注入効率γと、ＭＯＳＦＥＴの実効チャネル長Ｌeff に依存する到達率αT に依存する。
【００１２】
図２０（ｂ）参照
図２０（ｂ）は、この様なＥＳＤ保護素子のＩD −ＶD 特性を示したもので、さらにドレインＤに印加される静電電圧が上昇すると、ゲート電圧Ｖg に依存するものの、ドレイン電圧ＶD は減少して、ＩD −ＶD 特性においてスナップバック特性が現れることが示される。
【００１３】
【発明が解決しようとする課題】
しかし、Ｃｈａｒｖａｋａ等による従来の回路シミュレーションの手法においては、電流電源をイオンインパクト化によるインパクトイオン化電流Ｉgen しか考慮していないので、ＥＳＤ耐圧を多く見積もってしまい、ＥＳＤ素子の動作を正しく表すことができないという問題がある。
【００１４】
即ち、ドレインＤに電圧を印加した場合、ドレインＤから基板に流れる電流は、ドレインＤの近傍の空乏層中の強電界によるインパクトイオン化電流Ｉgen 以外に、ドレインＤの近傍の空乏層中において熱的に発生する電子・正孔対によって流れる電流が存在し、Ｃｈａｒｖａｋａ等による従来の回路シミュレーションの手法においては、この空乏層中において熱的に発生する電子・正孔対によって流れる電流が考慮されていないという問題がある。
【００１５】
また、上記の従来の回路シミュレーションの手法においては、ＥＳＤ保護素子自体の動作特性をシミュレーションしているだけであるので、ＥＳＤ保護回路全体としてのＥＳＤ耐性の正確な解析ができないという問題もある。
【００１６】
したがって、本発明は、ＥＳＤ保護素子をより正確な等価回路に置き換えるとともに、ＥＳＤ保護回路全体のＥＳＤ耐性を迅速に且つ正確に解析することを目的とする。
【００１７】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、静電破壊保護回路のシミュレーション方法において、絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタを用いた等価回路に置き換え、コレクタから基板に流れる電流とエミッタから基板に流れる電流の内の少なくともコレクタから基板に流れる電流を、イオンインパクト化電流による電流電源と空乏層内で熱的に発生する電子・正孔対に基づく電流電源の２つの電流電源によって表し、静電破壊保護耐性を回路シミュレーションすることを特徴とする。
【００１８】
静電破壊を保護するためにはスナップバック特性を利用することになるので、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）によって構成される静電破壊保護素子（ＥＳＤ保護素子）を、バイポーラトランジスタ、即ち、寄生ラテラルバイポーラトランジスタを用いた等価回路に置き換えることによって、スナップバック特性を再現することができる。
特に、電流電源として、コレクタから基板に流れる電流とエミッタから基板に流れる電流の内の少なくともコレクタから基板に流れる電流を２つの電流電源、即ち、インパクトイオン化電流による電流電源Ｉmcと、空乏層において熱的に発生する電子・正孔対に基づく電流による電流電源Ｉpnc によって表すことによって、ＥＳＤ耐性を過大に評価することなく正確に評価することができる。
【００１９】
（２）また、本発明は、静電破壊保護回路のシミュレーション方法において、絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタと絶縁ゲート型電界効果トランジスタとを用いた等価回路に置き換え、ドレインから基板に流れる電流とソースから基板に流れる電流の内の少なくともドレインから基板に流れる電流を、イオンインパクト化電流による電流電源と空乏層内で熱的に発生する電子・正孔対に基づく電流電源の２つの電流電源によって表し、静電破壊保護耐性を回路シミュレーションすることを特徴とする。
【００２０】
この様に、絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタと絶縁ゲート型電界効果トランジスタとを用いた等価回路に置き換えることによって、より精度良く等価回路に置き換えることが可能になり、より正確なＥＳＤ耐性を見積もることが可能になる。
【００２１】
（３）また、本発明は、上記（１）または（２）において、静電破壊保護回路全体のレイアウトデータをコンピュータ支援設計レイアウトデータから取り込んで回路シミュレータの入力データを発生させることを特徴とする。
【００２２】
この様に、ＨＳＰＩＣＥ等の回路シミュレータを用いてシミュレーションする場合、静電破壊保護回路全体のレイアウトデータをコンピュータ支援設計（ＣＡＤ）レイアウトデータから直接取り込むことが可能であるので、この様なＣＡＤレイアウトデータを入力データとして取り込むことによって、静電破壊保護回路全体のＥＳＤ耐性を精度良く、且つ、迅速に解析することが可能になる。
【００２３】
（４）また、本発明は、上記（１）乃至（３）のいずれかにおいて、等価回路のコレクタ或いはドレインから基板に流れる電流を表す２つの電流電源の内のインパクトイオン化電流による電流電源を表すための増倍係数ｍを抽出する際に、基板からエミッタ或いはソースに流れる電流の基板電圧依存性を取り入れたことを特徴とする。
【００２４】
この様に、インパクトイオン化電流による電流電源Ｉｍｃを表すための増倍係数ｍを抽出する際に、基板からエミッタ或いはソースに流れる電流Ｉｈの基板電圧Ｖｓｕｂ依存性を取り入れることによって、低ドレイン電圧Ｖｄ領域においてソース電圧Ｖｓ、即ち、エミッタ電圧Ｖｅに依存しない物理的に矛盾のない増倍係数ｍを取得することができる。
【００２５】
（５）また、本発明は、上記（４）において、インパクトイオン化電流による電流電源を表すための増倍係数ｍを抽出する際に、インパクトイオン化現象を取り入れない場合のコレクタ電流或いはドレイン電流を、エミッタ電流或いはソース電流と基板からエミッタ或いはソースに流れる電流との差で表したことを特徴とする。
【００２６】
この様に、インパクトイオン化現象を取り入れない場合のコレクタ電流Ｉc 、即ち、Ｉd を、エミッタ電流Ｉe 、即ち、Ｉsii と、基板からエミッタ或いはドレインに流れる電流Ｉh との差、即ち、
Ｉd ＝Ｉsii −Ｉh 
で表すことにより、インパクトイオン化現象を取り入れない場合のコレクタ電流Ｉc 、即ち、Ｉd を実測データであるＩsii を用いて置き換えることができるので、迅速で且つ正確なシミュレーションが可能になる。
【００２７】
なお、インパクトイオン化電流による電流電源を表すための増倍係数ｍを抽出する際に、ソース電圧依存性を反映させることが望ましい。
即ち、ドレイン電圧Ｖd がある程度大きい領域においては、増倍係数ｍはソース電圧Ｖs 依存性を有しているので、このようなソース電圧Ｖs 依存性を反映させることによって、より精度の高いシミュレーションが可能になる。
【００２８】
また、ソース電圧依存性を反映させた増倍係数ｍを用いて回路シミュレータの入力データを発生させる際に、入力データに重み関数を取り入れることが望まし。
デバイスシミュレータによって取得した増倍係数ｍをテーブル化するとともに、入力データに重み関数を取り入れることによって、回路シミュレータの入力データをより正確に発生させることができる。
【００２９】
また、等価回路のベース抵抗に、ソース或いはドレインから基板に注入される少数キャリアに起因して発生する多数キャリアによる抵抗の変動を反映させることが望ましい。
ベース抵抗は、ソース或いはドレインから注入する少数キャリアがある数より多くなった場合、電荷中性を保つために多数キャリアが発生して変動するので、このような変動を組み込むことによってより精度の高いシミュレーションが可能になる。
【００３０】
また、等価回路のベース抵抗を、導電型決定不純物によって発生する多数キャリアによる抵抗成分、ソースから基板に注入される少数キャリアに起因して発生する多数キャリアによる抵抗成分、及び、ドレインから基板に注入される少数キャリアに起因して発生する多数キャリアによる抵抗成分の三つの抵抗成分の並列回路で表すことが望ましい。
基板にある程度以上の数の少数キャリアが注入された場合、電荷中性を保つために多数キャリアが発生するので、この様な三つの抵抗成分の並列回路で表すことによって、ベース抵抗の変動を正確に反映させることができる。
【００３１】
【発明の実施の形態】
ここで、図２乃至図４を参照して、本発明の第１の実施の形態のシミュレーション方法を説明する。
図２参照
図２は、ＭＯＳＦＥＴからなるＥＳＤ保護素子をラテラルバイポーラトランジスタに置き換えた保護素子側の等価回路、及び、静電気源となる人体や機械等の外部側の等価回路を示した図であり、保護素子側の等価回路と外部側の等価回路とはパッド（Ｐａｄ）を介して接続される。
なお、図においては、対称性を考慮してエミッタ側にも電流電源Ｉme，Ｉpne 、及び、接合容量Ｃpne を設けている。
【００３２】
この場合のＩpn，Ｉm ，Ｃpn等のパラメータはデバイスシミュレータ（ＦＬＡＰＳ）を用いて抽出したので、この様子を図３を参照して説明する。
図３参照
図３は、デバイスシミュレータ（ＦＬＡＰＳ）を用いて作成したモデル構造図であり、ＥＳＤ保護素子を構成するｎチャネル型ＭＯＳＦＥＴをｎ型ソース領域１３をエミッタとし、ｐ型基板１１とベースとし、ｎ型ドレイン領域１２をコレクタとしたｎｐｎ型ラテラルバイポーラトランジスタとしたものであり、ゲート電極を無いものとしている。
なお、この場合には、ｐ型基板１１は、図２の等価回路におけるｐ型ウエル領域に相当する。
【００３３】
ｎ型ドレイン領域１２の近傍の空乏層において熱的に発生する電子・正孔対に基づくコレクタ電流Ｉpnc は、エミッタ電圧Ｖe 及びベース電圧Ｖb を０Ｖとし、コレクタ電圧Ｖc として、０〜８Ｖの電圧を印加することによって求めたコレクタ電流で表し、このコレクタ電流Ｉpnc が第１の電流電源として回路シミュレータ（ＨＳＰＩＣＥ）の入力データとする。
【００３４】
一方、インパクトイオン化電流に基づくコレクタ電流Ｉmcは、エミッタ電圧Ｖe を−０．７Ｖにし、ベース電圧Ｖb を０Ｖにし、コレクタ電圧Ｖc として、０〜８Ｖの電圧を印加することによって求めたインパクトイオン化のない場合のコレクタ電流Ｉc に、インパクトイオン化に伴う増倍係数ｍを掛けた積、即ち、
Ｉmc＝Ｉc ×ｍ
で表し、このコレクタ電流Ｉmcを第２の電流電源として回路シミュレータ（ＨＳＰＩＣＥ）の入力データとする。
なお、この場合の増倍係数ｍは、インパクトイオン化がある場合のコレクタ電流をＩicとした場合、
ｍ＝Ｉic／Ｉc −１
で表す。
【００３５】
また、ソース・ドレイン領域に伴う接合容量Ｃpnは、Ｉpn（Ｉpnc ）を求めた時の電圧条件を用いて求めるが、Ｖc が負の値で、且つ、値が急激に変化する付近では容量値をデバイスシミュレータ（ＦＬＡＰＳ）では求められないので、Ｖｃ＜０．９８Ｖ以下の接合容量Ｃpnは外挿値を用いる。
【００３６】
次に、回路シミュレータ（ＨＳＰＩＣＥ）で用いるバイポーラパラメータを求めるために、デバイスシミュレータ（ＦＬＡＰＳ）を用いて、Ｖc ＝２Ｖ，Ｖe ＝０Ｖの条件で、Ｖb として０〜−１．５Ｖの電圧を印加して、Ｖb −Ｉc の特性曲線及びＶb −Ｉb の特性曲線を求める。
【００３７】
次に、回路シミュレータ（ＨＳＰＩＣＥ）の中で使用されているＤＣモデル式を利用してバイポーラパラメータＩbe(eff) 及びＩb ／Ｉc ＝ＢＦ（増幅率）を抽出する。
因に、Ｖbe＝０．７Ｖの時に対して、Ｉbe(eff) ＝２．３ｅ-1Ａ、ＢＦ＝０．９となる。
【００３８】
また、ｎ型ソース領域１３とｎ型ドレイン領域１２とは通常対称であるので、等価的なエミッタとコレクタも左右対称となり、したがって、
Ｉbe(eff) ＝Ｉbe(eff) 
ＢＦ＝ＢＲ＝Ｉb ／Ｉe 
となるが、デバイスシミュレータ（ＦＬＡＰＳ）と回路シミュレータ（ＨＳＰＩＣＥ）においてはベース電圧Ｖb が大きな値になるにつれて計算値に大きな違いが生ずるので、図２の等価回路における様にベース抵抗Ｒb を考慮する。
因に、Ｖbe＝１．０Ｖ、Ｉb ＝２．１２１１×１０-4Ａとした場合には、Ｒb ＝９８Ωとなる。
【００３９】
再び、図２参照
以上のバイポーラパラメータを用いて回路シミュレータ（ＨＳＰＩＣＥ）によって、ＥＳＤ耐性を計算するが、この場合の外部回路の静電破壊モデルをＨＢＭモデルと同様のＴＩモデルとし、電源電圧Ｖcc＝４０００Ｖ、容量Ｃ1 ＝１００ｐＦ、抵抗Ｒ1 ＝１５００Ω、インダクタンスＬ1 ＝７．５μＨ、容量Ｃ2 及びＣ3 を０ｐＦとする。
この時、保護回路側の抵抗値Ｒcm1 及びＲem2 は、夫々０．３Ωに設定し、基板抵抗に相当するウエル抵抗Ｒwellは１００００Ωに設定し、ベース抵抗Ｒb としては０．４９Ωとする。
なお、ウエル抵抗Ｒwellは、プロセスやレイアウトに大きく依存するが、ここでは、バイポーラトランジスタの奥行きＷを２００μｍとしている。
【００４０】
図４参照
図４は、上記の様にして抽出したバイポーラパラメータを回路シミュレータ（ＨＳＰＩＣＥ）に入力して計算した結果得られたＩc −Ｖc 特性図であり、図から明らかなようにスナップバック特性が出ていることが理解される。
【００４１】
以上、説明したように、本発明の第１の実施の形態においては、回路シミュレータを用いるとともに、少なくともコレクタ側の電流電源を２つのインパクトイオン化電流による電流電源Ｉmcと、熱的に励起された電子・正孔対に基づく電流Ｉpnc （＝Ｉgen ）による電流電源の２つの電流電源を仮定して計算しているので、ＥＳＤ耐性を過大に評価することなく精度良く解析することができる。
【００４２】
また、解析に際しては、回路シミュレータを用いているので、短時間での解析が可能になり、新たなＥＳＤ保護回路の設計・評価に要する所要時間（ＴＡＴ）を大幅に短縮することができる。
なお、事前のバイポーラパラメータの抽出等に当たっては、デバイスシミュレータを用いている。
【００４３】
次に、図５及び図６を参照して、等価回路にＭＯＳＦＥＴを組み込んだ本発明の第２の実施の形態のシミュレーション方法を簡単に説明する。
図５参照
図５は、ＭＯＳＦＥＴからなるＥＳＤ保護素子をラテラルバイポーラトランジスタとＭＯＳＦＥＴとに置き換えた保護素子側の等価回路、及び、静電気源となる人体や機械等の外部側の等価回路を示した図であり、図２に示した第１の実施の形態におけるラテラルバイポーラトランジスタのコレクタとエミッタとの間に、ＭＯＳＦＥＴのドレインとソースとを接続させたものである。
この場合も対称性を考慮してエミッタ側にも電流電源Ｉme，Ｉpne 、及び、接合容量Ｃpne を設けている。
【００４４】
この場合のシミュレーション手法は、バイポーラトランジスタの動作特性と、通常のＭＯＳＦＥＴの動作特性とを別個に計算して、その計算結果を重ね合わせてＥＳＤ耐性を解析するものである。
この場合の各動作特性は、パッドから印加される静電電圧に起因して流れる電流を、バイポーラトランジスタを流れるコレクタ電流と、ＭＯＳＦＥＴを流れるドレイン電流に配分して求めるものであり、バイポーラトランジスタの動作特性については、分配されたコレクタ電流に基づいて上記の第１の実施の形態において説明したバイポーラトランジスタの動作特性と同様にして解析するものであり、一方、ＭＯＳＦＥＴの動作特性については、分配されたドレイン電流に基づいて動作特性を解析するものである。
【００４５】
図６参照
図６は、上記の様に等価回路にＭＯＳＦＥＴを組み込んで回路シミュレータ（ＨＳＰＩＣＥ）に入力して計算した結果得られたＩd −Ｖd 特性図であり、図から明らかなように図４と同様なスナップバック特性が出ていることが理解される。
なお、この場合のドレイン電流Ｉd は、等価回路上のＭＯＳＦＥＴのドレイン電流ではなく、等価回路上のＭＯＳＦＥＴのドレイン電流と、等価回路上のバイポーラトランジスタのコレクタ電流を合わせた電流を表す。
【００４６】
この様に、本発明の第２の実施の形態においては、ＥＳＤ保護素子を構成するＭＯＳＦＥＴを、等価回路の中に組み込んで解析しているので、実体をより正確に反映した等価回路となり、その結果、より精度の高いＥＳＤ耐性の解析が可能になる。
【００４７】
次に、図７乃至図１０を参照して、本発明の第３の実施の形態のシミュレーション方法を説明する。
図７参照
図７は、ＥＳＤ保護回路を４行×６列に２４個配置したｎチャネル型のＭＯＳＦＥＴ２１によって構成した場合の等価回路図であり、ＥＳＤ保護回路を構成する個々のＥＳＤ保護素子であるＭＯＳＦＥＴ２１は、上記第２の実施の形態と同様にＭＯＳＦＥＴ２１と寄生素子２２であるラテラルバイポーラトランジスタとに置き換えることができる。
なお、このＥＳＤ保護回路のレイアウトデータは、ＣＡＤレイアウトデータから取り込むものであり、また、外部回路側の構成要素の入力データとしては、上記の第１の実施の形態と同様に、電源電圧Ｖcc＝４０００Ｖ、容量Ｃ1 ＝１００ｐＦ、抵抗Ｒ1 ＝１５００Ω、インダクタンスＬ1 ＝７．５μＨ、容量Ｃ2 及びＣ3 を０ｐＦとする。
【００４８】
図８参照
図８は、この様なＥＳＤ保護回路のレイアウトの一例を模式的に示したものであり、１行６個のＭＯＳＦＥＴが４行配置されて２４個のＭＯＳＦＥＴから構成されており、この左端の列のＭＯＳＦＥＴをパッドに近い順に、Ｔｒ3 、Ｔｒ4 、Ｔｒ5 、Ｔｒ6 とし、次の列のＭＯＳＦＥＴをＴｒ7 、Ｔｒ8 、Ｔｒ9 、Ｔｒ10とし、Ｔｒ26まである。
【００４９】
この場合、例えば、隣接するゲート長Ｌg ＝０．２４μｍのゲート電極３１間に配置されるソース領域３３とドレイン領域３４とは、長さＬ＝４．９６μｍの拡散領域を共用するものであり、個々のソース・ドレイン領域３３，３４としては、長さＬd ＝Ｌ／２＝２．４８μｍ、幅Ｗg ＝１９．６６μｍの矩形領域（面積＝４８．７５６８μｍ2 ）とする。
なお、左右両側の共用しない拡散領域からなるソース・ドレイン領域３２の長さは、４．２１μｍとする。
【００５０】
一方、ゲート電極３１のシート抵抗値及び配線層のシート抵抗値としては、夫々５Ω／□と０．０５Ω／□と仮定し、ゲート抵抗Ｒg は、ゲート長をＬg （＝０．２４μｍ）とし場合、
Ｒg ＝（５Ω／□）×（Ｌg ／Ｗg ）
とすることによって、Ｒg ＝４１０Ω／２０μｍとなる。
また、配線抵抗Ｒは、配線層幅をＬw とした場合、
Ｒ＝（０．０５Ω／□）×（Ｗg ／Ｌw ）
で表されるが、ここでは、動作特性の配線抵抗依存性を調べるために、０．１Ωと１．０Ωの２種類の抵抗値を入力データとした。
【００５１】
図９参照
図９（ａ）は、配線抵抗Ｒを０．１Ωとした場合のＩd −Ｖd 特性図であり、また、図９（ｂ）は、配線抵抗Ｒを１．０Ωとした場合のＩd −Ｖd 特性図である。図から明らかなように、スナップバック特性に違いが見られ、配線抵抗Ｒが大きいほど、スナップバックのピーク電圧が大きくなることが理解される。
【００５２】
図１０参照
図１０（ａ）は、配線抵抗Ｒを０．１Ωとした場合の時間ｔと消費電力Ｐとの相関を示す図であり、図１０（ｂ）は、配線抵抗Ｒを１．０Ωとした場合の時間ｔと消費電力Ｐとの相関を示す図である。図から明らかなように、配線抵抗Ｒが大きいほど消費電力Ｐが大きくなることが理解されるとともに、パッドから距離が近いほど消費電力Ｐが大きくなること、即ち、図８のレイアウトにおける左側の列のＴｒの場合、Ｐ（Ｔｒ3 ）＞Ｐ（Ｔｒ4 ）＞Ｐ（Ｔｒ5 ）＞Ｐ（Ｔｒ6 ）となることが理解され、この傾向は配線抵抗Ｒの増大とともに顕著になる。
【００５３】
したがって、この様な解析を行うことによって、配線抵抗Ｒが大きいほど、また、入力パッドに近いほど保護用ＭＯＳＦＥＴの消費電力が大きくなるので、熱的に破壊されやすいことが理解され、この結果を用いることによって、レイアウトの最適化が可能になる。
【００５４】
以上、説明したように、本発明の第３の実施の形態においては、ＥＳＤ保護回路全体の構成をＣＡＤレイアウトデータをネットリストに取り入れて回路シミュレータによってシミュレーションしているので、ＥＳＤ保護回路全体のＥＳＤ耐圧特性を迅速に且つ正確にシミュレーションすることができる。
【００５５】
また、ＥＳＤ保護回路を構成する個々のＥＳＤ保護素子のレイアウト位置による特性の違い、配線層の抵抗値による違いも評価することができるので、個々のＥＳＤ保護素子の素子構造だけではなく、ＥＳＤ保護回路全体のレイアウトの最適化が可能になる。
【００５６】
次に、上記の第１の実施の形態或いは第２の実施の形態の改良に関する第４の実施の形態を説明する。
上記の第１の実施の形態においては、インパクトイオン化現象でコレクタ近傍から基板に流れる電流源Ｉmcは、インパクトイオン化に伴う増倍係数ｍとコレクタ電圧Ｖc との関係として数値テーブルで与えている。
【００５７】
この場合における増倍係数ｍは、インパクトイオン化がある場合のコレクタ電流をＩic、インパクトイオン化がない場合のコレクタ電流をＩc とした場合、
ｍ＝（Ｉic−ＩC ）／ＩC ＝Ｉic／ＩC −１
で表している。
【００５８】
ここで、電流及び電圧の表記をＩic→Ｉdii ，Ｉc →Ｉd ，Ｖc →Ｖd 等に置き換えて説明するが、実質的には同等である。
したがって、上記の増倍係数ｍに関する式は、
ｍ＝（Ｉdii −Ｉd ）／Ｉd 
で表され、この関係を回路シミュレータ（ＨＳＰＩＣＥ）で計算した結果が、図１１である。
【００５９】
図１１参照
図から明らかなように、ゲート幅Ｗが１．０μｍのｎチャネル型ＭＯＳＦＥＴの場合、ソース電圧Ｖを、−０．４Ｖ〜−０．７Ｖとした場合に、増倍係数ｍにソース電圧Ｖs 依存性は見られず、ドレイン電圧Ｖd に対してほぼ線型の関係式が得られた。
【００６０】
この様なシミュレーション結果を評価するためには、実験データと対比させる必要があるが、上記の増倍係数ｍに関する式におけるインパクトイオン化現象を取り入れない場合のドレイン電流Ｉd を実験データとして求めることは不可能であり、したがって、増倍係数ｍに関する式を直ちに実験データに対応させることはできない。
即ち、実際には、程度の差はあれ必ずインパクトイオン化現象が生じているので、インパクトイオン化現象の生じていない場合のドレイン電流Ｉd を実測することができないためである。
【００６１】
そこで、この様な寄生素子のパラメータを求める場合、とりあえず、実験データとして取得したインパクトイオン化現象が生じている場合のソース電流Ｉsii をインパクトイオン化現象の生じていない場合のドレイン電流Ｉd の代わりに用いて、
ｍ＝（Ｉdii −Ｉsii ）／Ｉsii 
として増倍係数ｍとドレイン電圧Ｖd との関係式を求めた結果を示したのが、図１２である。
【００６２】
図１２参照
図に示されているように、この場合の増倍係数ｍに、ドレイン電圧Ｖd が低い領域においてもソース電圧Ｖs 依存性が現れ、増倍係数ｍは物理的に不合理なパラメータとなる問題がある。
即ち、インパクトイオン化による増倍係数ｍは、ドレイン近傍の電界に依存するのでドレイン電圧Ｖd に依存することになるが、ドレイン近傍に達する電流（≒Ｉsii ）の値には依存せず一定であるはずであり、ソース電圧Ｖs はドレイン近傍に達する電流の値に反映されるだけであるにも拘わらず、増倍係数ｍがソース電圧Ｖs 依存性を有することは不合理となる。
【００６３】
そこで、ｎチャネル型ＭＯＳＦＥＴの場合、実際のソース電流、即ち、インパクトイオン化現象が生じている場合のソース電流Ｉsii が、ソース領域からドレイン領域に向かって流れる電子電流Ｉsii ′と基板からソース領域に流れる正孔電流Ｉh とからなること、即ち、
Ｉsii ＝Ｉsii ′＋Ｉh 
であることに着目し、鋭意検討の結果、上記の増倍係数ｍに関する式
ｍ＝（Ｉdii −Ｉd ）／Ｉd 
におけるＩd は、Ｉsii ではなく、Ｉsii ′に相当するとの結論に至った。
【００６４】
したがって、増倍係数ｍに関する式は、
ｍ＝（Ｉdii −Ｉsii ′）／Ｉsii ′
＝（Ｉdii −Ｉsii ＋Ｉh ）／（Ｉsii −Ｉh ）
で表されることになる。
この式における基板からソース領域に流れる正孔電流Ｉh は、回路シミュレータ（ＨＳＰＩＣＥ）におけるバイポーラモデルを使用しパラメータをフィッティングすることによって求めることができる。
【００６５】
図１３参照
図１３は、基板の電圧Ｖsub 、即ち、Ｖb をＶb ＝０Ｖとし、ドレイン電圧Ｖd 、即ち、コレクタ電圧Ｖc を１Ｖ以下の定電圧、例えば、Ｖc ＝０．０５Ｖとし、ソース電圧Ｖs 、即ち、エミッタ電圧Ｖe を変動させて基板からソース領域に流れる正孔電流Ｉh 、即ち、ベース電流Ｉb を評価したものである。
【００６６】
この様に求めたＩh と実験データＩsii を用いて増倍係数ｍとドレイン電圧Ｖd との関係を二次元デバイスシミュレータ（Ｍｅｄｉｃｉ）を用いて求めた結果が図１４である。
図１４参照
図から明らかなように、ドレイン電圧ＶD が低い領域においては増倍係数ｍにはソース電圧Ｖs 依存性が現れておらず、物理的に不合理性のない結果が得られており、且つ、図１１に示したシミュレーション結果とも矛盾のない結果が得られた。
【００６７】
したがって、インパクトイオン化に伴う増倍係数ｍの計算に、Ｉsii ＝Ｉsii ′＋Ｉh の関係、即ち、基板からソース領域に流れる正孔電流Ｉh を考慮することによって、Ｉd を計算によって求めるのではなく、実測データＩsii を用いることができるので、より正確に且つ迅速にＥＳＤ耐性をシミュレーションすることが可能になる。
【００６８】
この様にして、ソース電圧依存性を有さない増倍係数ｍ、即ち、Ｖs ＝０Ｖとした増倍係数ｍによってスナップバック特性を回路シミュレータ（ＨＳＰＩＣＥ）を用いて求めたので、図１５を参照して説明する。
図１５参照
図１５において、破線で示す曲線が増倍係数ｍ（Ｖs ＝０Ｖ）を用いたスナップバック特性である。
しかし、図において黒丸のみによって示すデバイスシミュレータ（Ｍｅｄｉｃｉ）を用いて求めたスナップバック特性曲線との間に差が見られる。
【００６９】
これは、図１４に示すように、実際には、ドレイン電圧Ｖd がある程度大きい領域において、増倍係数ｍにソース電圧Ｖs 依存性が現れることを無視した結果と考えられる。
即ち、スナップバック特性を測る場合には、ソースは接地されているが、電流駆動することになり、特に、スナップバックが発生する状況においては、ソース電位Ｖs は固定されず電流によって変動するので、より正確なスナップバック特性を回路シミュレータ上で再現するためには、ドレイン電圧Ｖd がある程度大きい領域における増倍係数ｍのソース電圧Ｖs 依存性を反映させる必要がある。
【００７０】
そこで、上記の第４の実施の形態の改良に関する第５の実施の形態を説明する。
この第５の実施の形態においては、回路シミュレータ（ＨＳＰＩＣＥ）を用いてスナップバック特性をシミュレーションする際に、二次元デバイスシミュレータ（Ｍｅｄｉｃｉ）で得た所定のソース電圧Ｖｓ毎の増倍係数ｍの数値データをテーブル化し、シミュレーションしなかったソース電圧Ｖｓにおける増倍係数ｍについては、テーブル化した数値データを重み付けして用いるようにする。
なお、この重み付けに関しては、使用する回路シミュレータ内のシステムに依存するものであり、且つ、実態を正確に反映するように重み付けの仕方を適宜変更するものである。
【００７１】
再び、図１５参照
図における実線の曲線は、この様にドレイン電圧Ｖd のみならずソース電圧Ｖs 依存性を有する増倍係数ｍを用いて回路シミュレータ（ＨＳＰＩＣＥ）によってスナップバック特性をシミュレーションした結果を示すものであり、各パラメータを適当にフィッテイングにすることによって、黒丸のみによって示すデバイスシミュレータ（Ｍｅｄｉｃｉ）を用いて求めたスナップバック特性曲線との間に良好な一致性が見られた。
【００７２】
この様に、本発明の第５の実施の形態においては、高ドレイン電圧Ｖd 領域における増倍係数ｍのソース電圧Ｖs 依存性を反映させて回路シミュレーションしているので、より正確なスナップバック特性を得ることができる。
【００７３】
さて、上記の第１及び第２の実施の形態においては、図２或いは図５に示すように、ベース抵抗Ｒb は、ベース端子とベース領域との間に挿入するように等価回路を構成し、例えば、エミッタ側の接合容量Ｃpne をエミッタ領域とベース端子との間の容量で表している。
【００７４】
しかし、接合容量Ｃpne は、エミッタ領域とベース領域との間の接合電圧にのみ依存し、ベース抵抗Ｒb には本質的に依存しないものであるにも拘わらず、
図２或いは図５の場合には、接合容量Ｃpne はベース抵抗Ｒb 依存性を有することになる。
したがって、フィッティングの際に、接合容量Ｃpne 等のパラメータを独立に設定することができないという問題がある。
【００７５】
図１６参照
そこで、図１６に示すように、ベース抵抗Ｒb の接続位置を変更して、より正確なシミュレーションを可能にした。
したがって、接合容量Ｃpnc ，Ｃpne 、第１の電流源Ｉpnc ，Ｉpne 、及び、第２の電流源Ｉmc，Ｉme、のベース抵抗Ｒb 依存性をなくすことができ、それによって、上記の第１乃至第５の実施の形態においても、より精度の高いシミュレーションが可能になる。
【００７６】
しかし、一般に、ベース抵抗Ｒb は、ベース領域、即ち、基板表面のチャネル領域に注入される電子に応じた正孔数の増加によって変動するので、ベース抵抗Ｒb を固定値として与えてシミュレーションした場合には、結果が不正確になるという問題がある。
【００７７】
そこで、この様なベース抵抗Ｒb の変動を考慮した本発明の第６の実施の形態を図１７乃至図１９を参照して説明する。
図１７参照
図１７は、ベース抵抗Ｒb の変動を考慮した場合の等価回路であり、従来のＲb とＲwellとの直列回路を、三つの抵抗Ｒbs，Ｒbd，Ｒb0の並列回路とＲwellとの直列回路で置き換えたものである。
なお、この場合のベース抵抗Ｒb はチャネル領域の抵抗であり、Ｒwellはチャネル領域から基板端子までの間の抵抗成分である。
【００７８】
即ち、上述のように、ドレインに電圧をかけていくと、ソースから流れてきた電子がドレイン近傍でインパクトイオン化現象を起こして電子・正孔対を発生させて基板に正孔電流が流れる。
次に、基板に正孔が溜まるとソースと基板間が順バイアスになって正孔がソースに流れ、一方、電子は基板に注入されるが、その一部がドレインに流れ込んでインパクトイオン化現象を起こしてさらにドレイン電流を増加することになる。
【００７９】
この場合、ソースから基板に注入される電子数が多くなって一定数を越えると、電荷中性を保つために基板における正孔数が増加してベース抵抗Ｒb が変動することになる。
【００８０】
即ち、ｅを素電荷、μを正孔の移動度、ｐを全正孔濃度とした場合、
Ｒb ∝１／（ｅμｐ）
となり、ｐは、ＮA をアクセプタ数、ｎを電荷中性を保つために発生した正孔数とすると、
ｐ＝ＮA ＋ｎ
で表され、このｎは、ソースとドレインの対称性を考慮して、回路動作上、ソースとドレインとが反対になって駆動される場合を考慮すると、ソースから注入した電子に起因して発生した正孔数をｎs 、ドレインから注入した電子に起因して発生した正孔数をｎd とした場合、
ｎ＝ｎs ＋ｎd 
で表すことができる。
【００８１】
以上を纏めると、
0004707801.tif 000002
で表すことが可能になる。
【００８２】
即ち、ベース抵抗Ｒb は、図１７に示したように、Ｒb0、Ｒbs、及び、Ｒbdの三つの抵抗の並列回路で表されることになる。
この場合、Ｒb0は、チャネル領域のアクセプタ数ＮA による抵抗成分であるので、定数で表されるものであり、ソース或いはドレインからの電子の注入に起因して発生する正孔を考慮しない場合の抵抗であるので、インパクトイオン化現象の起きない時のチャネル領域の抵抗、即ち、ソース（ドレイン）−基板間の順バイアスが低い場合の抵抗となる。
【００８３】
一方、Ｒbsは、ソースから注入した電子に起因して発生した正孔数ｎs に起因して発生する抵抗成分であり、また、Ｒbdは、ドレインから注入した電子に起因して発生した正孔数ｎd に起因して発生する抵抗成分であり、これらの抵抗成分が、ベース抵抗Ｒb の変調成分となる。
【００８４】
図１８参照
図１８は、ベース抵抗Ｒb のソース電圧Ｖs 依存性を視覚的に示したもので、チャネル領域のアクセプタ数ＮA による抵抗成分Ｒb0は実線の一定値で示され、ソースから注入した電子に起因して発生した正孔数ｎs に起因して発生する抵抗成分Ｒbsは、ソース電圧Ｖs とともに低下する実線の曲線として示される。
なお、ドレイン側から注入される電子が寄与する場合には、ＲbsをＲbdに置き換え、ドレイン電圧Ｖd 依存性として見れば良い。
【００８５】
したがって、ベース抵抗Ｒb は、Ｒb0の逆数とＲbSの逆数との和の逆数で表されるので、ソース電圧ＶS が小さい領域では相対的に抵抗の小さなＲb0で表され、一方、ソース電圧Ｖs が大きい領域ではこの領域において相対的に抵抗の小さなＲbsで表され、中間領域においては破線で示す曲線で表されることになる。
【００８６】
また、Ｒwellは電子の注入の影響を受けない領域における抵抗値であるので、スナップバック特性をシミュレーションする場合に、Ｒbs、Ｒbd、Ｒb0、及び、Ｒwellの４つの抵抗値をテーブル化し、その内、Ｒb0及びＲwellの二つを一定値とする。
【００８７】
図１９参照
図１９は、ベース抵抗Ｒb をＲb0、Ｒbs、及び、Ｒbdの三つの抵抗の並列回路からなる等価回路に置き換えて回路シミュレータ（ＨＳＰＩＣＥ）によってシミュレーションした結果を実線で示したもので、黒丸で示すデバイスシミュレータ（Ｍｅｄｉｃｉ）によるシミュレーション結果と良好な一致性を示している。
【００８８】
この様に、本発明の第６の実施の形態においては、ベース抵抗Ｒb をＲb0、Ｒbs、及び、Ｒbdの三つの抵抗の並列回路からなる等価回路に置き換えてチャネル領域に注入された電子に起因して発生する正孔数の増加によるベース抵抗Ｒb の変動を反映しているので、より正確なシミュレーションが可能になる。
なお、図１５と図１９は実質的に同じであり、図１５においても、既に、上述のベース抵抗Ｒb の変動を反映させてシミュレーションしている。
【００８９】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載された構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、ＥＳＤ保護素子として、ｎチャネル型ＭＯＳＦＥＴを用いて説明しているが、ｐチャネル型ＭＯＳＦＥＴを用いても良いものである。
【００９０】
また、上記各実施の形態の説明においては、Ｓｉ集積回路装置を前提に説明しているが、本発明の基本的概念はＧａＡｓ集積回路装置等の化合物半導体装置にも適用されるものであり、その場合には、ＥＳＤ保護回路は、通常はＭＥＳＦＥＴ等で構成することになるので、ＭＥＳＦＥＴをバイポーラトランジスタ、或いは、バイポーラトランジスタとＭＥＳＦＥＴの等価回路に置き換えて回路シミュレーションをすれば良い。
【００９１】
また、上記の第３の実施の形態においては、４行×６列に配置したＭＯＳＦＥＴによってＥＳＤ保護回路を構成しているが、この様な構成は単なる一例であり、第３の実施の形態の主要な特徴点は、ＥＳＤ保護回路全体の構成をＣＡＤレイアウトデータをネットリストに取り入れて回路シミュレーションする点にあるので、上記の様なレイアウト及び回路構成に限られるものではない。
【００９２】
また、上記の第４の実施の形態においては、基板からソース領域に流れる電流Ｉh を評価する場合、基板の電圧Ｖb をＶb ＝０Ｖとし、コレクタ電圧Ｖc を１Ｖ以下の定電圧、例えば、Ｖc ＝０．０５Ｖとし、エミッタ電圧Ｖe を変動させて基板からソース領域に流れる電流Ｉh 、即ち、ベース電流Ｉb を評価しているが、この様な評価方法に限られるものではない。
【００９３】
例えば、エミッタ電圧Ｖe を、Ｖe ＝０Ｖ、コレクタ電圧Ｖc を１Ｖ以下の定電圧とし、基板電圧Ｖsub 、即ち、ベース電圧Ｖb を変動させて基板からソース領域に流れる電流Ｉh 、即ち、ベース電流Ｉb を評価しても良いものである。
但し、この場合には、基板とドレインとの間に印加される電圧、即ち、Ｖbcが変動して環境が変化するので多少不正確性が残ることになる。
【００９４】
（付記１）  絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタを用いた等価回路に置き換え、コレクタから基板に流れる電流とエミッタから基板に流れる電流の内の少なくともコレクタから基板に流れる電流を、イオンインパクト化電流による電流電源と空乏層内で熱的に発生する電子・正孔対に基づく電流電源の２つの電流電源によって表し、静電破壊保護耐性を回路シミュレーションすることを特徴とする静電破壊保護回路のシミュレーション方法。
（付記２）  絶縁ゲート型電界効果トランジスタによって構成される静電破壊保護素子を、バイポーラトランジスタと絶縁ゲート型電界効果トランジスタとを用いた等価回路に置き換え、ドレインから基板に流れる電流とソースから基板に流れる電流の内の少なくともドレインから基板に流れる電流を、イオンインパクト化電流による電流電源と空乏層内で熱的に発生する電子・正孔対に基づく電流電源の２つの電流電源によって表し、静電破壊保護耐性を回路シミュレーションすることを特徴とする静電破壊保護回路のシミュレーション方法。
（付記３）  上記静電破壊保護回路全体のレイアウトデータを、コンピュータ支援設計レイアウトデータから取り込んで回路シミュレータの入力データを発生させることを特徴とする付記１または２に記載の静電破壊保護回路のシミュレーション方法。
（付記４）  上記等価回路のコレクタ或いはドレインから基板に流れる電流を表す２つの電流電源の内のインパクトイオン化電流による電流電源を表すための増倍係数ｍを抽出する際に、基板からエミッタ或いはソースに流れる電流の基板電圧依存性を取り入れたことを特徴とする付記１乃至付記３のいずれか１に記載の静電破壊保護回路のシミュレーション方法。
（付記５）  上記インパクトイオン化電流による電流電源を表すための増倍係数ｍを抽出する際に、インパクトイオン化現象を取り入れない場合のコレクタ電流或いはドレイン電流を、エミッタ電流或いはソース電流と基板からエミッタ或いはソースに流れる電流との差で表したことを特徴とする付記４記載の静電破壊保護回路のシミュレーション方法。
（付記６）  上記インパクトイオン化電流による電流電源を表すための増倍係数ｍを抽出する際に、ソース電圧依存性を反映させることを特徴とする付記５記載の静電破壊保護回路のシミュレーション方法。
（付記７）  上記ソース電圧依存性を反映させた増倍係数ｍを用いて回路シミュレータの入力データを発生させる際に、前記入力データに重み関数を取り入れることを特徴とする付記６記載の静電破壊保護回路のシミュレーション方法。
（付記８）  上記等価回路のベース抵抗に、ソース或いはドレインから基板に注入される少数キャリアに起因して発生する多数キャリアによる抵抗の変動を反映させることを特徴とする付記１乃至７のいずれか１に記載の静電破壊保護回路のシミュレーション方法。
（付記９）  上記等価回路のベース抵抗を、不純物数によって発生する多数キャリアによる抵抗成分、ソースから基板に注入される少数キャリアに起因して発生する多数キャリアによる抵抗成分、及び、ドレインから基板に注入される少数キャリアに起因して発生する多数キャリアによる抵抗成分の三つの抵抗成分の並列回路で表すことを特徴とする付記８記載の静電破壊保護回路のシミュレーション方法。
【００９５】
【発明の効果】
本発明によれば、回路シミュレータを用いて回路シミュレーションを行う際に、ＥＳＤ保護回路を構成するＥＳＤ保護素子を少なくともバイポーラトランジスタを含む等価回路に置き換えるとともに、少なくともバイポーラトランジスタのコレクタ側に２つの電流電源Ｉpnc ，Ｉmcを設定してシミュレーションを行っているので、ＥＳＤ耐性を過大に評価することなく、精度の高いシミュレーションが可能になる。
【００９６】
また、ＥＳＤ保護回路全体のＥＳＤ耐性を評価する場合、ＥＳＤ保護回路全体の構成をＣＡＤレイアウトデータをネットリストに取り入れて回路シミュレーションしているので、シミュレーションを迅速に行うことができるとともに、個々のＥＳＤ素子の消費電力のレイアウト位置依存性を解析することができるので、レイアウトの最適化が可能になる。
【００９７】
また、コレクタ側の２つの電流電源Ｉpnc ，Ｉmcの内、インパクトイオン化現象を取り入れた場合の電流源Ｉmcを表すためのインパクトイオン化率を表す増倍係数ｍを評価する際に、イオンインパクト化現象を取り入れない場合のコレクタ電流Ｉc をソース電流Ｉsii と、基板からソース領域に流れる電流Ｉh との差で表しているので、低ドレイン電圧Ｖd 領域においてソース電圧依存性のない増倍係数ｍを得ることができ、それによって、実測データからパラメータ抽出を行うことができるので、シミュレーションが簡素化され、且つ、より正確なシミュレーション結果を得ることができる。
【００９８】
また、コレクタ側の２つの電流電源Ｉpnc ，Ｉmcの内、インパクトイオン化現象を取り入れた場合の電流源Ｉmcを表すためのインパクトイオン化率を表す増倍係数ｍを抽出する際に、ソース電圧Ｖs 依存性を反映させることによって、より精度の高いシミュレーション結果を得ることができる。
【００９９】
また、等価回路を構成するベース抵抗Ｒb が、基板に注入された電子に起因して発生する正孔の増加による抵抗の変動が反映されるようにすることによって、より精度の高いシミュレーション結果を得ることができる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態のＥＳＤ保護回路の等価回路図である。
【図３】本発明の第１の実施の形態の等価回路を構成するバイポーラトランジスタのモデル構造図である。
【図４】本発明の第１の実施の形態によるＩc −Ｖc 特性図である。
【図５】本発明の第２の実施の形態のＥＳＤ保護回路の等価回路図である。
【図６】本発明の第２の実施の形態によるＩd −Ｖd 特性図である。
【図７】本発明の第３の実施の形態のＥＳＤ保護回路の等価回路図である。
【図８】本発明の第３の実施の形態のＥＳＤ保護回路のレイアウト図である。
【図９】本発明の第３の実施の形態によるＩd −Ｖd 特性の配線抵抗Ｒ依存性の説明図である。
【図１０】本発明の第３の実施の形態による消費電力Ｐの配線抵抗Ｒ依存性及びレイアウト位置依存性の説明図である。
【図１１】本発明の第１の実施の形態による増倍係数ｍとドレイン電圧Ｖd との相関のシミュレーション結果を示す図である。
【図１２】ドレイン電流Ｉd をソース電流Ｉsii に置き換えた場合の増倍係数ｍとドレイン電圧Ｖd との相関のシミュレーション結果を示す図である。
【図１３】基板からソースに流れる電流Ｉh のシミュレーション結果を示す図である。
【図１４】基板からソースに流れる電流Ｉh を考慮した場合の増倍係数ｍとドレイン電圧Ｖd との相関のシミュレーション結果を示す図である。
【図１５】本発明の第５の実施の形態によるＩd −Ｖd 特性図である。
【図１６】ベース抵抗の寄与を正確に反映した等価回路図である。
【図１７】ベース抵抗の変動を考慮した本発明の第６の実施の形態の等価回路図である。
【図１８】ベース抵抗Ｒb のソース電圧ＶS 依存性を示す図である。
【図１９】本発明の第６の実施の形態によるＩd −Ｖd 特性図である。
【図２０】従来のＥＳＤ保護回路の説明図である。
【符号の説明】
１１  ｐ型基板
１２  ｎ型ドレイン領域
１３  ｎ型ソース領域
２１  ＭＯＳＦＥＴ
２２  寄生素子
２３  配線抵抗
３１  ゲート電極
３２  ドレイン領域
３３  ソース領域
３４  ドレイン領域
【図１】
0004707801.tif 000003
【図２】
0004707801.tif 000004
【図３】
0004707801.tif 000005
【図４】
0004707801.tif 000006
【図５】
0004707801.tif 000007
【図６】
0004707801.tif 000008
【図７】
0004707801.tif 000009
【図８】
0004707801.tif 000010
【図９】
0004707801.tif 000011
【図１０】
0004707801.tif 000012
【図１１】
0004707801.tif 000013
【図１２】
0004707801.tif 000014
【図１３】
0004707801.tif 000015
【図１４】
0004707801.tif 000016
【図１５】
0004707801.tif 000017
【図１６】
0004707801.tif 000018
【図１７】
0004707801.tif 000019
【図１８】
0004707801.tif 000020
【図１９】
0004707801.tif 000021
【図２０】
0004707801.tif 000022