(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、ソース・ドレイン層を有する半導体素子と、
前記ソース・ドレイン層に隣接して前記半導体素子を電気的に分離するトレンチ分離構造と、
電荷蓄積電極と、
制御システムとを備える半導体装置であって、
前記トレンチ分離構造は、
前記半導体基板の表面内に配設されたトレンチと、
前記トレンチ内に配設された導電体と、
前記導電体の側面と前記トレンチとの間に配設された絶縁膜と、
前記導電体の上部において前記トレンチを埋め込む絶縁物とを有し、
前記制御システムは、前記導電体の電位を自動的に制御するシステムであって、
第１の電源に、第１の電極を接続された第１導電型の第１のトランジスタと、
前記第１のトランジスタの第２の電極に第１の端部を接続された第１の抵抗素子と、
前記第１の抵抗素子の第２の端部に、第１の端部を接続され、第２の端部を前記第１の電源とは反対極性の電位を供給する第２の電源に接続された第２の抵抗素子とを有した第１の回路部と、
前記第２の電源に、第１の電極を接続された第２導電型の第２のトランジスタと、
前記第２のトランジスタの第２の電極に第１の端部を接続された第３の抵抗素子と、
前記第３の抵抗素子の第２の端部に、第１の端部を接続され、第２の端部が接地された第４の抵抗素子とを有した第２の回路部とを備え、
前記第１のトランジスタの制御電極は、
前記電荷蓄積電極に接続される前記ソース・ドレイン層に接続され、
前記第２のトランジスタの制御電極は、前記第１の抵抗素子の第２の端部に接続され、
前記第３の抵抗素子の第２の端部は、前記導電体に接続される、半導体装置。
【請求項２】
前記絶縁膜は前記導電体の下主面と前記半導体基板との間にも延在する、請求項１記載の半導体装置。
【請求項３】
半導体基板上に形成され、ソース・ドレイン層を有する半導体素子と  前記ソース・ドレイン層に隣接して前記半導体素子を電気的に分離するトレンチ分離構造とを備える半導体装置であって、
前記トレンチ分離構造は、
前記半導体基板の表面内に配設されたトレンチと、
前記トレンチ内に配設された導電体と、
前記導電体の側面と前記トレンチとの間に配設された絶縁膜と、
前記導電体の上部において前記トレンチを埋め込む絶縁物とを有し、
前記トレンチを埋め込む絶縁膜は、フッ素を含むシリコン酸化膜であり、
前記半導体装置は、前記導電体の電位を任意に変更できるように、前記導電体に電位を可変に与える電位供給手段をさらに備え、
前記電位供給手段は、前記導電体の電位を前記ソース・ドレイン層の電位に基づいて自動的に制御する制御システムである、半導体装置。
【請求項４】
半導体基板上に形成され、ソース・ドレイン層を有する半導体素子と、
前記ソース・ドレイン層に隣接して前記半導体素子を電気的に分離するトレンチ分離構造とを備える半導体装置であって、
前記トレンチ分離構造は、
前記半導体基板の表面内に配設されたトレンチと、
前記トレンチ内に配設された導電体と、
前記導電体の側面と前記トレンチとの間に配設された絶縁膜と、
前記導電体の上部において前記トレンチを埋め込む絶縁物とを有し、
前記半導体装置は、前記導電体の電位を任意に変更できるように、前記導電体に電位を可変に与える電位供給手段をさらに備え、
前記電位供給手段は、前記導電体の電位を前記ソース・ドレイン層の
電位に基づいて自動的に制御する制御システムである、半導体装置。
【請求項５】
前記半導体装置は、電荷蓄積電極をさらに備え、
前記制御システムは、
第１の電源に、第１の電極を接続された第１導電型の第１のトランジスタと、
前記第１のトランジスタの第２の電極に第１の端部を接続された第１の抵抗素子と、
前記第１の抵抗素子の第２の端部に、第１の端部を接続され、第２の端部を前記第１の電源とは反対極性の電位を供給する第２の電源に接続された第２の抵抗素子とを有した第１の回路部と、
前記第２の電源に、第１の電極を接続された第２導電型の第２のトランジスタと、
前記第２のトランジスタの第２の電極に第１の端部を接続された第３の抵抗素子と、
前記第３の抵抗素子の第２の端部に、第１の端部を接続され、第２の端部が接地された第４の抵抗素子とを有した第２の回路部とを備え、
前記第１のトランジスタの制御電極は、
前記電荷蓄積電極に接続される前記ソース・ドレイン層に接続され、
前記第２のトランジスタの制御電極は、前記第１の抵抗素子の第２の端部に接続され、
前記第３の抵抗素子の第２の端部は、前記導電体に接続される、請求項３または請求項４記載の半導体装置。
【請求項６】
前記導電体は、前記ソース・ドレイン層の最深部よりも深い位置に最上部を有する、請求項１ないし請求項５の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、半導体装置の素子分離構造に関する。
【０００２】
【従来の技術】
半導体装置においては、ＬＯＣＯＳ分離や、トレンチ分離により個々の半導体素子を電気的に分離している。半導体装置の集積度が比較的低い場合はＬＯＣＯＳ分離で対応できたが、集積度の向上に伴ってトレンチ分離の必要性が高まってきた。
【０００３】
図２５を用いてトレンチ分離の構成例について説明する。図２５においてＰ型のシリコン基板６１上には複数のＭＯＳトランジスタが形成され、個々のＭＯＳトランジスタを電気的に分離するために、ＭＯＳトランジスタ間のシリコン基板６１にトレンチを設け、当該トレンチ内にＣＶＤ（chemical vapor deposition）により形成したシリコン酸化物６６を埋め込んでトレンチ部６５が形成されている。
【０００４】
なお、トレンチ部６５の両側のシリコン基板６１の表面内にはＭＯＳトランジスタを構成するＮ型のソース・ドレイン層６２が配設され、トレンチ部６５上およびソース・ドレイン層６２上を覆うようにゲート酸化膜６３が配設され、ソース・ドレイン層６２上からチャネル領域上にかけてゲート電極６４が配設されている。
【０００５】
ＭＯＳトランジスタの動作時には、ソース・ドレイン層６２を覆う空乏層はチャネル領域の側だけでなくトレンチ部６５の側にも延在するが、トレンチ部６５の存在によりトレンチ部６５の両側のソース・ドレイン層６２間でパンチスルーが発生することが防止される。
【０００６】
しかし、半導体装置の微細化が進み０．１５μｍの設計ルール以下になると、素子間隔が狭くなり、図２５で示すトレンチ部６５の両側のソース・ドレイン層６２から延在する空乏層がトレンチ部６５の底部を越えて接近し、ソース・ドレイン層６２間でパンチスルーが発生して電流リークが起こりやすくなる。
【０００７】
これを防止するには、トレンチの深さを深くして空乏層どうしが接触することを阻止したり、トレンチ部の底面外周に高濃度のＰ型拡散層を配設して空乏層の伸びを抑える必要がある。しかし、トレンチを深くすると、絶縁物の埋め込みが難しくなったり、トレンチ形成に伴って発生する応力に起因して、シリコン基板中に結晶欠陥が発生する可能性がある。
【０００８】
また、トレンチ部の底面外周にＰ型拡散層を設けた場合、Ｐ型不純物の濃度によっては、空乏層内の電界が強くなり、キャリアが欠陥準位を介して伝導帯にまで励起される電子トラップアシストトンネリング現象により接合リークが増えることがある。
【０００９】
また、図２５を用いて説明した構成においては、トレンチ部６５のシリコン酸化物６６とシリコン基板６１との界面付近で、シリコン酸化物６６に正電荷が誘起され、シリコン基板６１に負電荷が誘起され、シリコン酸化物６６をゲート酸化膜としたチャネル（いわゆるサイドチャネル）が生じ、寄生ＭＯＳトランジスタとなって、リーク電流が生じることがある。
【００１０】
ここで、Ｐ型シリコン基板上に形成されたＭＯＳトランジスタにおいて、ゲート電圧をグランドレベルにした場合のソース・ドレイン層間のリーク電流はスレッショルド電圧が高いほど少ないことが知られている。そしてスレッショルド電圧を高めるには、ゲート材料として電子親和力の大きな物質を使用すれば良い。これは、上記寄生ＭＯＳトランジスタにおいても同様であり、トレンチ部６５のシリコン酸化物６６中に電子親和力の大きな物質を埋め込むことで、寄生ＭＯＳトランジスタのスレッショルド電圧を高めて、リーク電流を低減させることができる。
【００１１】
そこで、パンチスルーによるリーク電流の防止手段としては、上述した手段以外に、トレンチ部に導電体を埋め込んだ構成が考えられている。
【００１２】
これを実現する構成の一例を図２６に示す。このような構成は、例えば特開平１−１３８７３０号公報に開示されている。図２６においては、図２５に示したトレンチ部６５の代わりに、トレンチの内面に配設されたシリコン酸化膜５６と、シリコン酸化膜５６の内面に配設された補償物質層５７と、補償物質層５７で規定される空間内に配設された絶縁物５８とで構成されたトレンチ部５５を備えている。なお、その他の構成は図２５と同様である。
【００１３】
補償物質層５７はシリコン基板６１中の負電荷を補償するための層であり、電子親和力の大きな物質、例えばボロン（Ｂ）やアルミニウム（Ａｌ）等をドープしたポリシリコン層や、チタンシリサイド（ＴｉＳｉ）層、タングステンシリサイド（ＷＳｉ）層等のシリサイド層や、チタン（Ｔｉ）、モリブデン（Ｍｏ）のような高融点金属層が用いられている。
【００１４】
しかし、図２６に示す構成においては、トレンチ部５５内の補償物質層５７はフローティング状態であり、製造状況により補償物質層５７に存在する電荷量がばらつき、リーク電流を小さくすることが難しいという問題がある。
【００１５】
補償物質層５７はシリコン基板６１と絶縁物５８との間で仕事関数差が小さくなるような物質として作用するために導入されるものであり、換言すればトレンチを充填する材料の特性を変更するための物質である。従って、補償物質層５７はフローティング状態として使用されるべきものであるが、フローティングであるため、例えば、イオン注入などの半導体装置の製造工程で電荷が蓄積されることがあり、また、その電荷量は一定せず、リーク電流を発生させる原因となることも考えられる。
【００１６】
図２７にも、トレンチ部内に導電体を埋め込んだ構成を示す。図２７に示す構成は、例えば、特開平８−１７２１２４号公報に開示されている。半導体基板７１内に形成されたトレンチ７２の内壁面に絶縁膜７７が配設され、絶縁膜７７の内壁面およびトレンチ７２の底部に配設され、底部において半導体基板７１に接する導電膜７８を有した構成となっている。
【００１７】
また、導電膜７８で規定される空間内には絶縁膜７９が埋め込まれ、トレンチ７２の上部には絶縁膜７４が突出するように設けられている。
【００１８】
図２７に示すような構成において導電膜７８の電位を固定しようとすると、トレンチ７２の両側に存在するＮ型半導体領域（図示せず）の電位に応じて導電膜７８の電位を制御する必要が生じるが、その制御は難しいものとなる。
【００１９】
すなわち、半導体基板７１の電位を０Ｖとした場合、導電膜７８の電位も同じ０Ｖとすれば、導電膜７８と半導体基板７１との間に電流が流れることはないが、トレンチ７２の両側に存在するＮ型半導体領域の電位が０Ｖでない場合は、導電膜７８と当該Ｎ型半導体領域との間で電流が流れてしまう。
【００２０】
従って、トレンチ７２の両側に存在するＮ型半導体領域の電位、および半導体基板７１の電位を考慮して導電膜７８の電位を制御しなければならず、その制御には困難が予測される。
【００２１】
同様に、トレンチの底部において導電膜が半導体基板に接触する構成は特開平６−１４０５００号公報、特開昭６３−１２２１４５号公報にも開示されているが、何れも上述したような問題を含んでいる。
【００２２】
【発明が解決しようとする課題】
本発明は以上のような問題点を解決するためになされたもので、導電体をトレンチ部内に有するトレンチ分離構造において、導電体の電位を制御して、パンチスルーによるリークおよび接合リークをともに低減した半導体装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、半導体基板上に形成され、ソース・ドレイン層を有する半導体素子と、前記ソース・ドレイン層に隣接して前記半導体素子を電気的に分離するトレンチ分離構造と、電荷蓄積電極と、制御システムとを備える半導体装置であって、前記トレンチ分離構造は、前記半導体基板の表面内に配設されたトレンチと、前記トレンチ内に配設された導電体と、前記導電体の側面と前記トレンチとの間に配設された絶縁膜と、前記導電体の上部において前記トレンチを埋め込む絶縁物とを有し、前記制御システムは、前記導電体の電位を自動的に制御するシステムであって、第１の電源に、第１の電極を接続された第１導電型の第１のトランジスタと、前記第１のトランジスタの第２の電極に第１の端部を接続された第１の抵抗素子と、前記第１の抵抗素子の第２の端部に、第１の端部を接続され、第２の端部を前記第１の電源とは反対極性の電位を供給する第２の電源に接続された第２の抵抗素子とを有した第１の回路部と、前記第２の電源に、第１の電極を接続された第２導電型の第２のトランジスタと、前記第２のトランジスタの第２の電極に第１の端部を接続された第３の抵抗素子と、前記第３の抵抗素子の第２の端部に、第１の端部を接続され、第２の端部が接地された第４の抵抗素子とを有した第２の回路部とを備え、前記第１のトランジスタの制御電極は、前記電荷蓄積電極に接続される前記ソース・ドレイン層に接続され、前記第２のトランジスタの制御電極は、前記第１の抵抗素子の第２の端部に接続され、前記第３の抵抗素子の第２の端部は、前記導電体に接続されている。
【００２４】
本発明に係る請求項２記載の半導体装置は、前記絶縁膜は前記導電体の下主面と前記半導体基板との間にも延在している。
【００２６】
【発明の実施の形態】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
本発明に係る半導体装置の実施の形態１として、図１にＤＲＡＭ（ダイナミックＲＡＭ）１００の部分断面図を示す。
【００２７】
図１はＤＲＡＭ１００のメモリセル部分を示す図であり、Ｐ型のシリコン基板１上には複数のＮチャネル型ＭＯＳトランジスタが形成され、当該ＭＯＳトランジスタ間のシリコン基板１に当該Ｎチャネル型ＭＯＳトランジスタ間を電気的に分離するためにトレンチ分離構造２０が配設されている。
【００２８】
トレンチ分離構造２０はシリコン基板１内に設けられたトレンチの内面に絶縁膜４（例えばシリコン酸化膜）を配設し、絶縁膜４で規定されるトレンチ空間内の下部側に、導電体３として、例えばリン（Ｐ）を１×１０20／ｃｍ3程度の濃度にドープしたドープトポリシリコンが埋め込まれた構成を有している。
【００２９】
そして、トレンチ空間の上部側には絶縁物２として、例えばシリコン酸化物が埋め込まれている。ここで使用されるシリコン酸化物は、ＴＥＯＳ（tetra ethyl orthosilicate）酸化膜やＨＤＰ（High Density Plasma）酸化膜、また誘電率の小さなＳｉＯＦ（フッ素添加酸化物）膜を埋め込むことで形成しても良い。
【００３０】
このような誘電率の小さな物質を使用することで、トレンチ分離構造２０の上部に形成されたトランスファーゲートのゲート容量を少なくし、ゲート電位の立ち上がりの遅延時間を小さくしたり、電位の変動を抑えることができる。
【００３１】
なお、導電体３は絶縁物２を貫通する図示されないコンタクトによって外部と電気的に接続され、ソース・ドレイン層の不純物濃度やトレンチ形状などに合わせて最適な電位が与えられる構成となっている。なお、導電体３に与える電位については後に説明する。
【００３２】
＜Ａ−１−１．トレンチ分離構造２０の構造的特徴＞
トレンチ分離構造２０は、トレンチの下部側に導電体３を埋め込み、トレンチの上部側に絶縁物２を埋め込んでいる。このような構成としたのは、トレンチ分離構造２０の上部にトランスファーゲートが形成された場合にトランスファーゲートのゲート容量を小さくする点で有効だからである。
【００３３】
通常のＭＯＳトランジスタのゲート電極のゲート酸化膜の厚さは２〜１０ｎｍである。トレンチ分離構造２０の上部に形成されたトランスファーゲートのゲート容量が、ゲート電極のゲート容量よりも大きくなることは避けなければならない。
【００３４】
そのためには、絶縁物２の厚さはゲート酸化膜の厚さの１０倍以上、例えば１００ｎｍ以上にすることが望ましい。この点、トレンチ分離構造２０においては上部側に絶縁物２を埋め込んでいるので、絶縁物２の厚さは十分に厚くすることができる。これによりトレンチ分離構造２０の上部に形成されたトランスファーゲートのゲート容量は、全ゲート容量の１０分の１以下にできる。
【００３５】
ここで、図１の構成の説明に戻る。
トレンチ分離構造２０の両側のシリコン基板１の表面内にはＭＯＳトランジスタを構成する比較的低濃度のＮ型の低ドープドレイン層（以後、ＬＤＤ層と呼称）７および比較的高濃度のＮ型のソース・ドレイン層が複数配設されている。
【００３６】
ここで、ソース・ドレイン層については、後の動作説明の便宜を図るため、図に向かって最も左側のものをソース・ドレイン層Ｓ１、トレンチ分離構造２０の左横のものをソース・ドレイン層Ｄ１、トレンチ分離構造２０の右横のものをソース・ドレイン層Ｄ２、図に向かって最も右側のものをソース・ドレイン層Ｓ２とする。
【００３７】
そして、ＬＤＤ層７、ソース・ドレイン層Ｄ１、Ｓ１、Ｄ２、Ｓ２およびトレンチ分離構造２０上を覆うようにゲート酸化膜５が配設され、向かい合うＬＤＤ層７の端縁部上部間にはチャネル領域を覆うようにゲート電極６が配設されている。
【００３８】
また、シリコン酸化膜で構成される絶縁膜４に窒素イオンを注入したり、シリコン酸化膜の代わりに、ＳｉＯＮ膜（シリコンオキシナイトライド膜）を使用することで、ドープトポリシリコンで構成される導電体３からシリコン基板１への不純物拡散を抑制したり、界面での界面準位および結晶欠陥の発生を抑制することができる。
【００３９】
＜Ａ−１−２．絶縁膜４の厚さの設定＞
ここで、トレンチ分離構造２０に隣接するソース・ドレイン層と導電体３とを最低でも１０ｎｍ以上離すようにする。このためには、トレンチ分離構造２０の絶縁膜４の厚さは１０ｎｍ（１００オングストローム）程度とし、ソース・ドレイン層の最深部よりも深い位置に導電体３の最上面が位置するように配設する。なお、絶縁膜４の厚さはトレンチ分離構造２０の表面における電荷量の制御性を考慮して、最大でも２０ｎｍ程度とする。
【００４０】
この構成により、トレンチ分離構造２０に隣接するソース・ドレイン層Ｄ１およびＤ２と導電体３との間の電界により、絶縁膜（シリコン酸化膜）４が破壊されることを防止できる。
【００４１】
電界によるシリコン酸化膜の絶縁破壊（dielectric breakdown）には３つのモードがあるとされている。すなわち、破壊電界ＥBDが１ＭＶ／ｃｍ以下で、ピンホールなどの損傷によって短絡が生じるＡモード、破壊電界ＥBDが、１ＭＶ／ｃｍ＜ＥBD＜８ＭＶ／ｃｍの範囲で、何らかの欠陥によるウイークスポットが原因で生じるＢモード、破壊電界ＥBDが８ＭＶ／ｃｍ以上で、ファウラー・ノルドハイム（Fowler-Nordheim）型のトンネル電流によるリーク電流を生じるＣモードがある。
【００４２】
一般にシリコン酸化膜の品質はＣモードの占める頻度で表され、高品質のシリコン酸化膜の絶縁特性は１００％Ｃモードとなる。一方、Ｂモードによる破壊は永久的な破壊となり、Ｂモードにより破壊したシリコン酸化膜は、再測定ではＡモードを呈することになる。従って、注意すべきはＢモードによる破壊であり、Ｂモード破壊を起こさないようにシリコン酸化膜の厚さを設定する。
【００４３】
後に説明するが、例えば導電体３の電位を−１．０Ｖとし、ソース・ドレイン層Ｄ１の電位を１．０Ｖとした場合、両者の間には２Ｖの電圧がかかる。Ｂモード破壊は実際的には３ＭＶ／ｃｍ以上で発生するとされており、３ＭＶ／ｃｍを限界電界とすると、絶縁膜４の厚さの限界は、
２Ｖ÷３ＭＶ／ｃｍ＝０．６６６×１０6ｃｍ＝６.７ｎｍとなる。
【００４４】
この値は、ソース・ドレイン層Ｄ１の電位が１．０Ｖ、すなわち電源電圧が１．０Ｖの場合の値であったが、電源電圧が１．５Ｖで、導電体３の電位を−１．５Ｖに設定した場合は、絶縁膜４の厚さの限界は１０ｎｍ、電源電圧が２．０Ｖで、導電体３の電位を−２．０Ｖに設定した場合は、絶縁膜４の厚さの限界は１３．３ｎｍとなる。
【００４５】
絶縁膜４の厚さを１０ｎｍ程度としたのは上記Ｂモード破壊を考慮し、電源電圧が１．５Ｖの場合を想定してのことであり、電源電圧が高くなれば、絶縁膜４の厚さを厚くしなければならない。
【００４６】
なお、絶縁膜４の厚さは可能な限り薄い方がトレンチ分離構造２０の表面近傍での電荷量の制御性が良くなるので、上述した絶縁破壊を考慮した上で、できるだけ薄く形成することが望ましい。
【００４７】
この点、ソース・ドレイン層の最深部よりも深い位置に導電体３の最上面が位置するように導電体３を配設したトレンチ分離構造２０においては、導電体３とソース・ドレイン層との絶縁性が良好となり、絶縁膜４の厚さを限界まで薄くすることができる。
【００４８】
なお、絶縁膜４はトレンチの内面に沿って形成され、導電体３の側面および下主面を囲むように配設されているが、導電体３の下主面がシリコン基板１に接触する構成であっても良い。ただし、その場合はシリコン基板１の電位を考慮して導電体３の電位を決定することになる。
【００４９】
ここで、図１の構成の説明に戻る。
トレンチ分離構造２０の底面近傍のシリコン基板１内には、トレンチ分離構造２０の底部を囲むように比較的高濃度（１×１０17／ｃｍ3程度）のＰ型不純物領域１２が配設されている。Ｐ型不純物領域１２はトレンチ分離構造２０の両側のソース・ドレイン層からの空乏層の伸びを抑えるためのものである。
【００５０】
また、トレンチ分離構造２０の両側のソース・ドレイン層Ｄ１およびＤ２を囲むように不純物領域１３が存在している。これは、後に説明するが、ソース・ドレイン層Ｄ１およびＤ２を覆って、さらに深い位置まで達するＮ型領域を配設すことで電界を緩和する目的で設けられている。
【００５１】
ゲート電極６は、トランスファーゲートの一部をなし、ポリシリコン層、あるいはタングステンシリサイド（ＷＳｉ）層、チタンシリサイド（ＴｉＳｉ）層などの金属シリサイド層、あるいはタングステン（Ｗ）、アルミニウム（Ａｌ）などの金属層で構成され、それぞれが互いに平行に配設されている。なお、トランスファーゲートＴＧはトレンチ分離構造２０上にも配設されている。
【００５２】
また、トランスファーゲートＴＧよりも上層には、ビット線ＢＬが配設され、ビット線ＢＬはポリシリコン層、あるいはタングステンシリサイド層、チタンシリサイド層などの金属シリサイド層、あるいはタングステン、アルミニウムなどの金属層で構成され、その配設方向はトランスファーゲートＴＧとは平面視上、直交する方向である。
【００５３】
そして、ソース・ドレイン層Ｄ１およびＳ２と、ビット線ＢＬとはビット線コンタクトＢＣを通じて電気的に接続されている。
【００５４】
図１に示すように、シリコン基板１上を覆うように層間絶縁膜１０が配設され、ビット線ＢＬを含めてＭＯＳトランジスタに関連する構成は層間絶縁膜１０に埋め込まれている。
【００５５】
そして、層間絶縁膜１０上にはストレージノードＳＮが配設され、ストレージノードＳＮは、ソース・ドレイン層Ｓ１およびＤ２にストレージノードコンタクトＳＣを通じて電気的に接続されている。
【００５６】
ストレージノードＳＮはキャパシタを構成する２つの電極のうち、ＭＯＳトランジスタのソース・ドレイン層に接続される電極に相当し、ストレージノードＳＮと対をなし、キャパシタの他方の電極であるセルプレート（図示せず）と、ストレージノードＳＮとセルプレートとの間に配設される厚さ数ｎｍの絶縁膜とでキャパシタを構成する。
【００５７】
ストレージノードＳＮの形状には、一般的なスタック平坦型の他に、抜き円筒型（interior type）、残し円筒型（exterior type）と呼称される種々の形状があるが、本発明との関連が薄いので詳細な説明は省略する。
【００５８】
ストレージノードを有した半導体記憶装置は、ストレージノードに電荷を貯める場合を１、貯めない場合を０として、０または１の２値データを記憶する。蓄積された電荷は徐々にリークするため、そのままにすると記憶データが失われる。そのため、所定の時間間隔でストレージノードＳＮに電荷を供給して、電位を元の値に戻す必要がある。これがリフレッシュ動作である。リフレッシュ動作中は、外部からメモリセルにアクセスできないため、リフレッシュ動作から次のリフレッシュ動作までの時間間隔が長いほど、ＤＲＡＭとしての性能が良いとされる。
【００５９】
ここで、図２を用いて、図１に示すＤＲＡＭ１００を形成するためのマスクパターンの一例を示す。図２は、ＭＯＳトランジスタ等の半導体素子が形成される活性領域（素子形成領域）ＡＲを形成するためのマスクパターン、トランスファーゲートＴＧを形成するためのマスクパターン、ビット線ＢＬを形成するためのマスクパターンを全て重ねた状態を示した平面図である。そして、トランスファーゲートＴＧの配線幅（ライン：Ｌ）と配置間隔（スペース：Ｓ）の設計ルール（Ｌ／Ｓ）は０．１５μｍ／０．１５μｍであり、ビット線ＢＬの設計ルール（Ｌ／Ｓ）は０．１μｍ／０．２μｍとなっている。
【００６０】
なお、トレンチ分離構造は、活性領域ＡＲを囲むように形成されており、図２に示すＡ−Ａ線での断面形状が図１の構成である。
【００６１】
＜Ａ−２．装置動作＞
次に、図１に示すＤＲＡＭの動作について説明する。まず、リーク電流が流れる条件を以下に示す。
【００６２】
基板電位＝０Ｖ、
ソース・ドレイン層Ｓ１の電位＝０Ｖ、
ソース・ドレイン層Ｄ１の電位＝０Ｖ、
ソース・ドレイン層Ｄ２の電位＝１．５Ｖ、
ソース・ドレイン層Ｓ２の電位＝１．５Ｖ。
このような条件下において、２種類のリークのメカニズムが考えられる。
【００６３】
その１つが、シリコン基板１とソース・ドレイン層Ｄ２間のＰＮ接合でのリークであり、他の１つが、ソース・ドレイン層Ｄ２とソース・ドレイン層Ｄ１間のパンチスルー（以後、表面パンチスルーと呼称）によるリークである。
【００６４】
ＰＮ接合でのリークは、ＰＮ接合部分での拡散電流や、キャリアが欠陥準位を介して伝導帯にまで励起され（電子トラップアシストトンネリング現象）、そのキャリアがリークすることが考えられる。ＰＮ接合部の空乏層中の電界が強いと、リーク電流が増えるため、図１に示す不純物領域１３を設けることで、接合部分での不純物濃度を低濃度にして空乏層を長くなるようにすることで電界を小さくする。
【００６５】
特にトレンチ分離構造とシリコン基板との界面には欠陥ができることが多く、この部分での電界を小さくする必要がある。しかし、界面近くの不純物濃度を薄くすると、空乏層が伸びすぎて、表面パンチスルーによるリーク電流が増える。
【００６６】
そこで、トレンチ分離構造２０内部の導電体３の電位を−１．０Ｖにして、シリコン基板１とトレンチ分離構造２０との界面の電子濃度を低くすることで、表面パンチスルーによる電流リークを防ぐことができる。
【００６７】
すなわち、導電体３の電位を負電位にすると、トレンチ分離構造２０近傍の電子はトレンチ分離構造２０から遠ざかる方向に力を受け、逆にホールは引きつけられるので、シリコン基板１とトレンチ分離構造２０との界面の電子濃度が低くなる。
【００６８】
ここで、ＰＮ接合に逆バイアス１．０Ｖをかけた場合の、Ｐ型不純物領域１２の不純物濃度に対する、空乏層幅および電界の関係は以下のようになる。
【００６９】
不純物濃度１×１０18／ｃｍ3に対しては、
空乏層幅０．０３μｍ、電界３．３×１０5Ｖ／ｃｍとなる。
不純物濃度１×１０17／ｃｍ3に対しては、
空乏層幅０．１μｍ、電界１．０×１０5Ｖ／ｃｍとなる。
不純物濃度１×１０16／ｃｍ3に対しては、
空乏層幅０．３μｍ、電界０．３３×１０5Ｖ／ｃｍとなる。
【００７０】
設計ルールが０．１５μｍ以下という素子では、トレンチ分離構造の幅が０．１５μｍ以下となるので、トレンチ分離構造２０の両側のソース・ドレイン層から空乏層が伸びてパンチスルーとなることを防止するという観点から、空乏層幅が０．１μｍ程度となる不純物濃度１×１０17／ｃｍ3を基準とし、これよりＰ型不純物領域１２の不純物濃度を低くするように設定し、導電体３の電位は−１．０Ｖに設定する。
【００７１】
なお、ソース・ドレイン層がＰ型であるＰチャネル型ＭＯＳトランジスタの場合は導電体３の電位は正電位とする。
【００７２】
＜Ａ−３．製造方法＞
以下、製造工程を順に示す断面図である図３〜図１６を用いて、ＤＲＡＭ１００の製造方法について説明する。
【００７３】
まず、図３に示す工程において、シリコン基板１の主面を全面的に酸化し、１０〜３０ｎｍの厚さのシリコン酸化膜ＯＸ１を形成する。
【００７４】
次に、図４に示す工程において、シリコン酸化膜ＯＸ１上にシリコン窒化膜を形成し、写真製版によりトレンチ分離パターンをパターニングして、トレンチ形成用マスクＮＦ１を形成する。
【００７５】
次に、図５に示す工程において、トレンチ形成用マスクＮＦ１を用いてシリコン酸化膜ＯＸ１およびシリコン基板１を選択的にエッチングして、開口部の面積が底面よりも大い逆台形の断面形状を有するトレンチＴＲを形成した後、ボロンイオン（Ｂ+）をイオン注入して、トレンチＴＲの底面にＰ型不純物層ＰＬを形成する。
【００７６】
なお、トレンチＴＲの形状を逆台形としたのは、導電体や絶縁物の埋め込みに際してはＣＶＤ法を用いるが、トレンチＴＲの上部は下部よりもデポジション物質の供給が多く、デポジション速度が速いので、トレンチＴＲの上部が先に埋め込まれ、トレンチ内部ＴＲにボイドと呼ばれる中空部分が発生することを防止するためである。もちろん、ボイドの発生を防止できるのであれば、トレンチＴＲの形状は逆台形に限定されるものではない。
【００７７】
また、トレンチＴＲの深さは本発明を適用する半導体装置によって変わり、１００ｎｍ〜１０００ｎｍの深さ範囲となるが、本実施の形態においては約３００ｎｍ（０．３μｍ）の深さとする。
【００７８】
また、本実施の形態においては０．１５μｍの設計ルールを仮定し、トレンチＴＲの開口寸法は約０．１５μｍとする。
【００７９】
次に、図６に示す工程において、トレンチＴＲの壁面表面を熱酸化し、１０ｎｍ程度のシリコン酸化膜ＯＸ２を形成する。このとき、トレンチ底面のＰ型不純物層ＰＬが拡散し、１×１０17／ｃｍ3程度の濃度のＰ型不純物領域１２となる。
【００８０】
次に、図７に示す工程において、厚さ１０ｎｍ程度のシリコン窒化膜ＮＦ２を全面的に形成し、トレンチＴＲの壁面表面のシリコン酸化膜ＯＸ２を覆った後、リンを１×１０20／ｃｍ3程度の濃度にドープしたドープトポリシリコン層ＤＰを、例えばＣＶＤ法によって全面的に形成し、トレンチＴＲを埋め込む。
【００８１】
次に、図８に示す工程において、ＣＭＰ(chemical Mechanical Polishing)による平坦化処理により、トレンチ形成用マスクＮＦ１上のシリコン窒化膜ＮＦ２が露出するまでドープトポリシリコン層ＤＰを除去する。
【００８２】
次に、図９に示す工程において、異方性ドライエッチングにより、トレンチＴＲ内の下部側にドープトポリシリコン層ＤＰが残るように、トレンチＴＲ内のドープトポリシリコン層ＤＰを除去する。なお、残ったドープトポリシリコン層ＤＰが導電体３を構成する。
【００８３】
ここで、先に説明したように、ドープトポリシリコン層ＤＰを除去した後に埋め込む絶縁物２の厚さを最低でも１００ｎｍとする必要から、ドープトポリシリコン層ＤＰの除去量は、トレンチＴＲの開口面、すなわちシリコン基板１の表面から１００ｎｍ程度とする。
【００８４】
次に、図１０に示す工程において、導電体３の上部を、例えばＳｉＯＦ膜（フッ素添加酸化膜）ＳＦで埋め込む。ＳｉＯＦ膜は例えば低温ＣＶＤで全面的に形成し、不要部分はＣＭＰにより平坦化して除去する。
【００８５】
次に、図１１に示す工程において、シリコン基板１のほぼ主面の位置に相当する深さまでＳｉＯＦ膜ＳＦを異方性ドライエッチングにより除去し、次に、トレンチ形成用マスクＮＦ１をエッチングにより除去し、表面を平坦化する。なお、これらの工程の代わりに、ＣＭＰにより平坦化を行ってもよい。続いて、ＳｉＯＦ膜ＳＦの焼き締めを低温、高圧力の条件下で行う。
【００８６】
次に、図１２に示す工程において、基板表面のシリコン酸化膜ＯＸ１をエッチングにより除去し、シリコン基板１の表面を露出させる。このとき、シリコン酸化膜ＯＸ１のエッチングレートと、ＳｉＯＦ膜ＳＦのエッチングレートに差が生じ、ＳｉＯＦ膜ＳＦがシリコン基板１の主面よりも若干突出した形状となる。
【００８７】
次に、図１３に示す工程において、シリコン基板１上に厚さ２〜１０ｎｍのゲート酸化膜５をＳｉＯ2あるいはＳｉＯＮ（シリコンオキシナイトライド）で形成する。ＳｉＯＮは、Ｎ2Ｏ、Ｓｉ2Ｈ2Ｃｌ2を混合して、ＬＰ（低圧）ＣＶＤにより７００〜７５０℃の温度条件下で形成する。
【００８８】
次に、図１４に示す工程において、ゲート酸化膜５上に、ポリシリコンあるいはタングステンシリサイド（ＷＳｉ）によりゲート電極６を選択的に形成した後、ゲート電極６をマスクとしてリンイオンを１×１０16〜１×１０17／ｃｍ3の濃度に注入してＬＤＤ層７を形成する。
【００８９】
次に、図１５に示す工程において、全面的にシリコン窒化膜を形成した後、当該シリコン窒化膜を異方性エッチングで除去し、ゲート電極６の側面にサイドウォール絶縁膜ＳＷを形成する。そして、サイドウォール絶縁膜ＳＷをマスクとしてヒ素（Ａｓ）イオンを１×１０17／ｃｍ3程度の濃度に注入し、ソース・ドレイン層Ｓ１、Ｄ１、Ｄ２、Ｓ２を形成する。なお、ＤＲＡＭのメモリセル等では、接合部分の電界を小さくするためヒ素イオン注入は行わず、ソース・ドレイン層はＬＤＤ層で代用する場合もある。
【００９０】
次に、図１６に示す工程において、ＴＥＯＳ膜あるいはＢＰＳＧ（boro-phospho silicate glass）膜を全面的に形成して層間絶縁膜１０を形成する。層間絶縁膜１０にはビット線ＢＬが埋め込まれ、また、ビット線ＢＬからソース・ドレイン層Ｄ１およびＳ２に達するビット線コンタクトＢＣが形成されている。
【００９１】
この後、層間絶縁膜１０を貫通してソース・ドレイン層Ｓ１およびＤ２に達するストレージノードコンタクト（図示せず）を形成し、層間絶縁膜１０上にストレージノード（図示せず）を形成することで図１に示すＤＲＡＭ１００の構成が得られる。
【００９２】
なお、図１６においては絶縁膜４がシリコン酸化膜ＯＸ１とシリコン窒化膜ＮＦ２で構成され、絶縁物２がＳｉＯＦ膜ＳＦ、シリコン酸化膜ＯＸ１およびシリコン窒化膜ＮＦ２で構成されている。
【００９３】
＜Ａ−４．作用効果＞
以上説明したように、本実施の形態１によれば、トレンチ分離構造２０が、トレンチの下部側に埋め込まれた導電体３を有し、導電体３に負電位を与える構成となっているので、シリコン基板１とトレンチ分離構造２０との界面の電子濃度を低くすることで、トレンチ分離構造２０で分離されたＭＯＳトランジスタ間におけるパンチスルーを防止して、電流リークの発生を低減できる。
【００９４】
またトレンチの上部側に誘電率の小さな絶縁物２を埋め込んだ構成とすることで、トレンチ分離構造２０の上部にあるトランスファーゲートＴＧの容量を少なくし、ゲート電位の立ち上がりの遅延時間を小さくしたり、電位の変動を抑えることができる。
【００９５】
また、導電体３とシリコン基板１との間に厚さ１０ｎｍ程度の絶縁膜を設けることで、ソース・ドレイン層Ｄ１およびＤ２と導電体３とを少なくとも１０ｎｍ以上離すことができ、ソース・ドレイン層Ｄ１およびＤ２と導電体３との間の電界による絶縁膜４の破壊を抑えることができる。
【００９６】
＜Ａ−５．変形例１＞
以上説明した本発明に係る実施の形態１においては、導電体３がリンをドープしたドープトポリシリコンで構成された例を示したが、導電体３の材質としてはドープトポリシリコンに限定されるものではなく、例えば、図１７に示すようにタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などの金属材３１や、図１８に示すようにタングステンシリサイド（ＷＳｉ）、コバルトシリサイド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）などのシリサイド３２を使用しても良い。なお、図１７および図１８において、図９に示す構成と同じ構成については同じ符号を付している。
【００９７】
以後の製造工程中の熱処理を考慮すると、高融点を有するＷ、Ｃｕ、ＷＳｉ、ＣｏＳｉ、ＴｉＳｉが有効である。ただし、ＷやＣｕなどの金属材３１を使用する場合、金属材３１とシリコン基板１の間にはＳｉＯ2、ＳｉＮおよびＳｉＯＮなどの絶縁膜だけでなく、図１７に示すように、絶縁膜と金属材３１との間にバリアメタル膜ＮＭとして、ＴｉＮ膜やＴａＮ膜などの金属窒化膜を形成する。これにより、絶縁膜を通って、シリコン基板１に金属原子が拡散することや、金属原子が絶縁膜にスパイク状の突起を発生させることを抑制でき、電流リークの原因を低減できる。
【００９８】
＜Ａ−６．変形例２＞
以上説明した本発明に係る実施の形態１においては、導電体３が絶縁物２を貫通するコンタクト部によって外部と電気的に接続されることについて説明した。この場合、コンタクト部内には導電体３と同様のドープトポリシリコンを埋め込んだ構成を採用するが、導電体３が上述したように金属材３１やシリサイド３２で構成される場合は、図１９に示すように、導電体３とコンタクト部１６との間にＴｉＮ膜１５を配設すると良い。ＴｉＮ膜１５がバリアメタルとなって、シリコンと金属材３１との反応抑制や、金属原子がドープトポリシリコンが埋め込まれたコンタクト部１６に拡散することを防止できる。なお、コンタクト部１６とソース・ドレイン層との間は１０ｎｍ以上離すようにする。なお、ＴｉＮ膜１５の代わりにＴａＮ膜でも良く、金属窒化膜であれば良い。
【００９９】
＜Ａ−７．変形例３＞
以上説明した本発明に係る実施の形態１においては、トレンチ分離構造２０において、トレンチの下部側に導電体３を埋め込んだ構成としたが、図２０に示すように、トレンチの内面に形成された絶縁膜４の内側壁面上に導電膜３Ａを形成した構成としても良い。このような構成にすることで、絶縁物２の厚さがより厚くなって、トレンチ分離構造２０の上部にトランスファーゲートＴＧが形成された場合に、トランスファーゲートＴＧのゲート容量をより小さくできる。
【０１００】
なお、導電膜３Ａはトレンチの下部側に形成されることは、導電体３と同様である。
【０１０１】
＜Ａ−８．変形例４＞
以上説明した本発明に係る実施の形態１においては、バルクシリコン基板に形成されたＤＲＡＭの構成を示したが、ＳＯＩ（silicon on insulator）基板にＤＲＡＭを形成する場合でも同様のトレンチ分離構造を適用できる。
【０１０２】
すなわち、図２１に示すように、シリコン基板１上に埋め込み酸化膜ＢＸを有し、埋め込み酸化膜ＢＸ上にＳＯＩ層ＳＯを有してＳＯＩ基板１Ａが構成されている。そして、ＳＯＩ層ＳＯの表面内にはトレンチ分離構造２０が配設されている。
【０１０３】
ＳＯＩ層ＳＯの厚さとトレンチ分離構造２０の深さが近似している場合には、トレンチ分離構造２０の底面から埋め込み酸化膜ＢＸまでの距離が短くなり、シリコン部分が狭いためＰ型不純物をイオン注入をせずとも、パンチスルーを抑制する効果を得ることができる。もちろん、図１に示すようにＰ型不純物領域１２を設けることで、シリコン部分が狭くなった効果と相俟ってパンチスルー抑制効果をさらに高めることができる。
【０１０４】
＜Ａ−９．変形例５＞
以上説明した本発明に係る実施の形態１においては、空乏層幅が０．１μｍ程度となる不純物濃度１×１０17／ｃｍ3を基準とし、これよりＰ型不純物領域１２の不純物濃度を低くするように設定し、導電体３の電位は−１．０Ｖに設定する構成としており、導電体３の電位は設計段階で−１．０Ｖに設定され、変更はできなかったが、導電体３の電位を任意に変更できるように、導電体３に電位を可変に与える電位供給手段を備えた構成とすることもできる。
【０１０５】
このような構成とすることで、例えばリフレッシュ特性に合わせてチップごとに導電体３の電位を最適化することができる。
【０１０６】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
本発明に係る半導体装置の実施の形態２として、図２２にＤＲＡＭ１００Ａの部分断面図を示す。なお、図２２において、図１に示したＤＲＡＭ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０７】
図２２においてＤＲＡＭ１００Ａは、導電体３の電位を自動的に制御する自動電位制御システムＡＳを有した構成となっている。
【０１０８】
自動電位制御システムＡＳは、ソース・ドレイン層の電位に基づいて導電体３の電位を自動的に設定するシステムであり、電源Ｖccに接続されるとともに、ソース・ドレイン層Ｄ２および導電体３に接続される構成となっている。
【０１０９】
図２３に自動電位制御システムＡＳの構成例を示す。図２３において、ＰＮＰバイポーラトランジスタＱ１のエミッタが電位Ｖccを供給する電源ＰＳ１に接続され、コレクタが抵抗Ｒ１の一方端に接続され、抵抗Ｒ１の他方端が抵抗Ｒ２の一方端に接続され、抵抗Ｒ２の他方端が電源ＰＳ１とは反対の負電位−Ｖccを供給する電源ＰＳ２に接続されている。ＰＮＰバイポーラトランジスタＱ１のベースは素子ＥＬ、すなわち図２２に示すＭＯＳトランジスタのソース・ドレイン層Ｄ２に接続されている。ソース・ドレイン層Ｄ２は、ストレージノードＳＮ（図１参照）に接続される半導体層であり、ソース・ドレイン層Ｄ２を介してストレージノードＳＮに電荷が蓄積されると、ＰＮＰバイポーラトランジスタＱ１がオン状態となる。
【０１１０】
そして、ＮＰＮバイポーラトランジスタＱ２のエミッタが電源ＰＳ２に接続され、コレクタが抵抗Ｒ３の一方端に接続され、抵抗Ｒ３の他方端が抵抗Ｒ４の一方端に接続され、抵抗Ｒ４の他方端が接地電位に接続されている。ＮＰＮバイポーラトランジスタＱ２のベースは、抵抗Ｒ１とＲ２との接続ノードＮＤ１に接続され、抵抗Ｒ３とＲ４との接続ノードＮＤ２は導電体３に接続される構成となっている。
【０１１１】
＜Ｂ−２．装置動作＞
次に、自動電位制御システムＡＳの動作について説明する。
素子ＥＬが所定の電位になっていない場合、すなわちＰＮＰバイポーラトランジスタＱ１がオフしている場合、電源ＰＳ１とＰＳ２との間には電流が流れず、接続ノードＮＤ１の電位は−Ｖｃｃであるので、ＮＰＮバイポーラトランジスタＱ２はオンせず、接地と電源ＰＳ２間にも電流は流れない。従って、接続ノードＮＤ２、すなわち導電体３の電位は０Ｖである。
【０１１２】
逆にソース・ドレイン層Ｄ２を介してストレージノードＳＮに電荷が蓄積された場合、すなわちＰＮＰバイポーラトランジスタＱ１がオン状態となった場合、電源ＰＳ１とＰＳ２との間に電流が流れ、接続ノードＮＤ１の電位は−Ｖｃｃよりも高くなり、接続ノードＮＤ１と電源ＰＳ２との間に電流が流れる。従って、接地と電源ＰＳ２間に電流が流れることになり、抵抗Ｒ３とＲ４の抵抗値の比率で、接続ノードＮＤ２の電位、すなわち導電体３の電位が−Ｖｃｃ・Ｒ４／（Ｒ３＋Ｒ４）に下がる。
【０１１３】
なお、自動電位制御システムＡＳはＤＲＡＭを構成する周辺回路等に配設すれば良い。
【０１１４】
すなわち、ＤＲＡＭは図２４に示すように複数のメモリセルＭＣの配列で構成されたメモリセルアレイＭＡと、メモリセルアレイＭＡの周辺に配設され、行デコーダおよび列デコーダ、センスアンプ等を含む周辺回路ＰＣとを備えており、トレンチ分離構造２０などの素子分離膜は、メモリセルＭＣおよび周辺回路ＰＣを含めて共通につながった構造をなしているので、周辺回路ＰＣにおいて導電体３に自動電位制御システムＡＳを接続することで、図２２に示す構成を得ることができる。
【０１１５】
＜Ｂ−３．作用効果＞
ストレージノードＳＮに電荷が蓄積されて、リーク電流を防止する必要が生じた場合に、ストレージノードＳＮに接続されたソース・ドレイン層Ｄ２の電位に基づいて導電体３の電位を自動的に負電位になるように制御するので、トレンチ分離構造２０で分離されたＭＯＳトランジスタ間におけるパンチスルーを防止して、電流リークの発生を自動的に低減できる。
【０１１６】
＜Ｂ−４．変形例＞
トレンチ分離構造２０が、メモリセルＭＣおよび周辺回路ＰＣを含めて共通につながった構造をなしていることを利用すれば、導電体３を電源供給線、例えばソース・ドレイン層への電源供給線として使用することも可能となる。
【０１１７】
この場合、電源供給のために配線が少なくとも１種類は不要になるので、当該配線のためのレイヤが不要となり、チップ面積の削減や、配線層数を削減して半導体装置の小型化が可能となる。
【０１１８】
なお、以上説明した本発明に係る実施の形態１および２においては、トレンチ分離構造２０によってＭＯＳトランジスタが分離される例について説明したが、ＭＯＳトランジスタの分離に限定されるものではなく、バイポーラトランジスタの分離にも本発明に係るトレンチ分離構造は適用可能である。
【０１１９】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、導電体に所定の電位を与えることでトレンチ分離構造の表面での電荷量の制御を行うことができるので、トレンチ分離構造で分離された半導体素子のソース・ドレイン層から延在する空乏層が、トレンチ分離構造の周囲を経由して導通し、パンチスルー状態となることを防止して、電流リークの発生を低減できる。また、電荷蓄積電極に電荷が蓄積されて、リーク電流を防止する必要が生じた場合に、電荷蓄積電極に接続されたソース・ドレイン層の電位に基づいて導電体の電位を自動的に制御するので、トレンチ分離構造で分離された素子間におけるパンチスルーを防止して、電流リークの発生を自動的に低減できる。
【０１２０】
本発明に係る請求項２記載の半導体装置によれば、絶縁膜が導電体の下主面と半導体基板との間にも延在するので、導電体が半導体基板と絶縁され、導電体の電位を決定する際に半導体基板の電位を考慮する必要がなく、導電体の電位設定が容易となる。
【図面の簡単な説明】
【図１】  本発明に係る半導体装置の実施の形態１の構成を説明する断面図である。
【図２】  本発明に係る半導体装置の実施の形態１の構成を説明する平面図である。
【図３】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図４】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図５】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図６】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図７】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図８】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図９】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図１０】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図１１】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図１２】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図１３】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図１４】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図１５】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図１６】  本発明に係る半導体装置の実施の形態１の製造工程を説明する図である。
【図１７】  本発明に係る半導体装置の実施の形態１の変形例１の構成を説明する図である。
【図１８】  本発明に係る半導体装置の実施の形態１の変形例１の構成を説明する図である。
【図１９】  本発明に係る半導体装置の実施の形態１の変形例２の構成を説明する図である。
【図２０】  本発明に係る半導体装置の実施の形態１の変形例３の構成を説明する図である。
【図２１】  本発明に係る半導体装置の実施の形態１の変形例４の構成を説明する図である。
【図２２】  本発明に係る半導体装置の実施の形態２の構成を説明する断面図である。
【図２３】  本発明に係る半導体装置の実施の形態２の自動電位制御システムの構成を説明する図である。
【図２４】  ＤＲＡＭの一般的な構成を説明する図である。
【図２５】  従来のトレンチ分離構造の構成を説明する図である。
【図２６】  従来のトレンチ分離構造の構成を説明する図である。
【図２７】  従来のトレンチ分離構造の構成を説明する図である。
【符号の説明】
２  絶縁物、３  導電体、４  絶縁膜、１５  ＴｉＮ膜、１６  コンタクト部、２０  トレンチ分離構造、ＴＲ  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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