(57)【特許請求の範囲】
【請求項１】
第１および第２拡散層と、前記第１および第２拡散層に近接して電荷をトラップする第１および第２トラップ領域を有する絶縁性トラップ層とを備えるメモリセルと、
前記メモリセルと同等の構成を有し、前記第１トラップ領域が電荷蓄積状態とされる第１ダイナミックリファレンスセルと、
前記メモリセルと同等の構成を有し、前記第１トラップ領域が電荷空乏状態とされる第２ダイナミックリファレンスセルとを備え、
前記メモリセルにおいて、前記第１トラップ領域における電荷の有無に応じて１ビットのデータ記憶が行なわれる場合、前記第１および第２ダイナミックリファレンスセルの初期化動作は、
前記メモリセルと前記第１および第２ダイナミックリファレンスセルの前記第２トラップ領域を電荷蓄積状態とするプリセット動作と、
前記プリセット動作の後、前記メモリセルへのデータ記憶動作に応じて、前記第１ダイナミックリファレンスセルの前記第１トラップ領域を電荷蓄積状態とするセット動作とを有することを特徴とする不揮発性記憶装置。
【請求項２】
前記第１および第２ダイナミックリファレンスセルは、前記メモリセルに応じて備えられ、
前記セット動作では、前記メモリセルへのデータ記憶動作により前記メモリセルが順次選択されることに応じて、選択される前記メモリセルに対応する前記第１ダイナミックリファレンスセルが選択され電荷蓄積動作が行なわれることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記第１および第２ダイナミックリファレンスセルは、前記データ記憶動作が行なわれる前記メモリセルごとに備えられることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
前記メモリセルの前記第１トラップ領域と、該メモリセルに対応する前記第１および第２ダイナミックリファレンスセルの前記第１トラップ領域とは、同じアドレスで識別され、
前記アドレスを順次変化させることにより、前記メモリセルについては、電荷蓄積対象のアドレスで識別されるメモリセルに対して、前記第１ダイナミックリファレンスセルについては、アドレスごとに、前記第１トラップ領域に電荷蓄積動作が行なわれることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項５】
前記メモリセルに対応する前記第１および第２ダイナミックリファレンスセルは、前記メモリセルと共に共通のワード線に接続され、
隣接する前記ワード線間において、前記第２ダイナミックリファレンスセルは、前記第１トラップ領域と前記第２トラップ領域とが、互いに逆転して配置されることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項６】
前記第２ダイナミックリファレンスセルは、隣接する前記ワード線間で、前記第１および第２トラップ領域を識別するアドレスが、互いに逆転して割り付けられていることを特徴とする請求項５に記載の不揮発性記憶装置。
【請求項７】
前記メモリセルにおいて、前記第１トラップ領域における電荷の有無に応じて１ビットのデータ記憶が行なわれる第１記憶モードと、前記第１および第２トラップ領域の各々における電荷の有無に応じて２ビットのデータ記憶が行なわれる第２記憶モードとの、選択が可能な不揮発性記憶装置であって、
前記メモリセルと同等の構成を有し、前記第１または第２記憶モードの選択状態を記憶するモードサーチセルを備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項８】
前記モードサーチセルは、前記第１記憶モードでは、前記第１および第２トラップ領域は共に電荷蓄積状態とされ、前記第２記憶モードでは、前記第１および第２トラップ領域は共に電荷空乏状態とされることを特徴とする請求項７に記載の不揮発性記憶装置。
【請求項９】
前記モードサーチセルは、不揮発性記憶装置における消去単位ごとに備えられることを特徴とする請求項７に記載の不揮発性記憶装置。
【請求項１０】
前記メモリセル、前記第１および第２ダイナミックリファレンスセルのうち、少なくとも何れか一種類のセルを含む実セル群に共通に接続されるワード線と、
前記ワード線の両端部に接続されるダミーセルとを備え、
前記モードサーチセルは、前記ワード線に接続されると共に、前記実セル群と前記ダミーセルとの間に配置されることを特徴とする請求項７に記載の不揮発性記憶装置。
【請求項１１】
前記メモリセルと同等の構成を有し、前記第１および第２ダイナミックリファレンスセルの初期化状態の有無を記憶するブランクチェックセルを備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１２】
前記ブランクチェックセルは、前記第１および第２ダイナミックリファレンスセルが初期化された状態では、前記第１および第２トラップ領域は共に電荷蓄積状態とされ、前記第１および第２ダイナミックリファレンスセルが初期化されていない状態では、前記第１および第２トラップ領域は共に電荷空乏状態とされることを特徴とする請求項１１に記載の不揮発性記憶装置。
【請求項１３】
前記ブランクチェックセルは、不揮発性記憶装置におけるプログラム単位ごとに備えられることを特徴とする請求項１１に記載の不揮発性記憶装置。
【請求項１４】
前記メモリセル、前記第１および第２ダイナミックリファレンスセルのうち、少なくとも何れか一種類のセルを含む実セル群に共通に接続されるワード線と、
前記ワード線の両端部に接続されるダミーセルとを備え、
前記ブランクチェックセルは、前記ワード線に接続されると共に、前記実セル群と前記ダミーセルとの間に配置されることを特徴とする請求項１１に記載の不揮発性記憶装置。
【請求項１５】
第１および第２拡散層と、前記第１および第２拡散層に近接して電荷をトラップする第１および第２トラップ領域を有する絶縁性トラップ層とを備えるメモリセルに対して、
前記第１トラップ領域における電荷の有無に応じて１ビットのデータ記憶が行なわれる場合、データ書き換え動作に先立ち、
前記メモリセルにおける前記第１トラップ領域に対してのみ、電荷のトラップ状態を確認し、
電荷空乏状態であると確認される場合には、電荷蓄積動作を行ない、
全ての前記メモリセルにおける前記第１トラップ領域が電荷蓄積状態とされた後、前記第１および第２トラップ領域に対して電荷空乏動作を行なうことを特徴とする不揮発性記憶装置。
【請求項１６】
第１および第２拡散層と、前記第１および第２拡散層に近接して電荷をトラップする第１および第２トラップ領域を有する絶縁性トラップ層とを備えるメモリセルと、
前記メモリセルと同等の構成を有し、前記第１トラップ領域が電荷蓄積状態とされる第１ダイナミックリファレンスセルと、
前記メモリセルと同等の構成を有し、前記第１トラップ領域が電荷空乏状態とされる第２ダイナミックリファレンスセルとを備える不揮発性記憶装置の制御方法であって、
前記メモリセルにおいて、前記第１トラップ領域における電荷の有無に応じて１ビットのデータ記憶が行なわれる場合、前記第１および第２ダイナミックリファレンスセルの初期化動作は、
前記メモリセルと前記第１および第２ダイナミックリファレンスセルの前記第２トラップ領域を電荷蓄積状態とするステップと、
前記第２トラップ領域を電荷蓄積状態とするステップの後、前記メモリセルへのデータ記憶動作に応じて、前記第１ダイナミックリファレンスセルの前記第１トラップ領域を電荷蓄積状態とするステップを有することを特徴とする不揮発性記憶装置の制御方法。
【請求項１７】
前記第１ダイナミックリファレンスセルの前記第１トラップ領域を電荷蓄積状態とするステップは、
前記メモリセルを順次選択するステップと、
選択される前記メモリセルに対応する前記第１ダイナミックリファレンスセルに対して電荷蓄積動作が行なわれるステップとを有することを特徴とする請求項１６に記載の不揮発性記憶装置の制御方法。
【請求項１８】
第１および第２拡散層と、前記第１および第２拡散層に近接して電荷をトラップする第１および第２トラップ領域を有する絶縁性トラップ層とを備えるメモリセルに対して、
前記第１トラップ領域における電荷の有無に応じて１ビットのデータ記憶が行なわれる場合、データ書き換え動作に先立ち、
前記メモリセルにおける前記第１トラップ領域に対してのみ、電荷のトラップ状態を確認するステップと、
電荷空乏状態であると確認される場合に、電荷蓄積動作を行なうステップと、
全ての前記メモリセルにおける前記第１トラップ領域が電荷蓄積状態とされた後、前記第１および第２トラップ領域に対して電荷空乏動作を行なうステップとを有することを特徴とする不揮発性記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁性トラップ層を備えるメモリセルからのデータ読み出し動作においてダイナミックリファレンスセルを備える不揮発性記憶装置、および該不揮発性記憶装置の制御方法に関するものであり、特に、データ読み出し動作に先立つ、ダイナミックリファレンスセルの初期化動作やデータ書き換え動作の時間短縮に関するものである。
【背景技術】
【０００２】
特許文献１では、コントロールゲートと半導体基板との間に、酸化膜に挟まれた電荷のトラップ層である窒化膜を有する構成の不揮発性メモリセルが開示されている。トラップ層に電荷をトラップさせてセルトランジスタの閾値を変化させ、データ０と１を記憶する。トラップ層は絶縁性であるため、トラップ層内で電荷は移動することができず、一対のソース・ドレイン領域のうち、第１のソース・ドレイン領域に近接する窒化膜の第１領域にデータを記憶すると共に、第２のソース・ドレイン領域に近接する窒化膜の第２領域にデータを記憶することができる。不揮発性メモリセルに２ビット情報を記憶することができる。
【０００３】
また、窒化膜の第２領域を不使用ビット領域として、不揮発性メモリセルへのデータ保持状態で、電荷がトラップされる状態とすると共に、窒化膜の第１領域を使用ビット領域として、この領域への電荷の有無でデータを記憶することにより、不揮発性メモリセルに１ビット情報のみを記憶して使用する場合もある。
【０００４】
上記の不揮発性メモリセルでは、不使用ビット領域に電荷をトラップしておくことにより、使用ビット領域への電荷のトラップ（プログラム）に必要な時間が短縮され、使用ビット領域にトラップされた電荷の保持特性が改善されるという特徴を有する。
【０００５】
一方、特許文献２には、データ読み出し時のリファレンスセルの特性を、データが記憶される不揮発性メモリセルの特性とあわせるために、リファレンスセルを不揮発性メモリセルの配置領域に配置する技術が開示されている。不揮発性メモリセルに印加されるバイアスの履歴と同様の履歴をリファレンスセルに経験させることにより、両者のセル特性を合致させるためである。
【０００６】
この場合、製造工程におけるばらつきや、不揮発性メモリセルの配置領域内でのリファレンスセルの配置位置等に起因して、リファレンスセルの特性はばらつきを生ずるおそれがある。また、読み出し対象の不揮発性メモリセルとリファレンスセルとの配置位置関係等に応じてデータの読み出し余裕がばらつくことも考えられる。そこで、２つのダイナミックリファレンスセルを設け、それぞれにデータ“０”とデータ“１”を書き込んでおき、両者から読み出される出力電流を結合させることにより、読み出し余裕を確保するものである。
【０００７】
図１３は、電荷蓄積層が窒化膜等のトラップ層で構成されるダイナミックリファレンスセルの構成例である。１６セルの不揮発性メモリセル（不図示）が共通のワード線に接続され、左右８セルを各ブロックとして構成されている。各ブロックにおいて、８セルの不揮発性メモリセルの窒化膜の第１領域はアドレス８乃至ｆで識別され、窒化膜の第２領域はアドレス０乃至７で識別されるものとする。各ブロックにおいてアドレス８乃至ｆのうちの一のアドレスで識別される窒化膜の第１領域が同時に選択され、電荷の有無に応じてデータの並列読み出し動作が行なわれる場合である。
【０００８】
ダイナミックリファレンスセルＤＲＢ、ＤＲＡは、不揮発性メモリセルと同様のデバイス構成を有しており、更に共通のワード線に接続された１６セルにより構成される。不揮発性メモリセルに対するアドレッシングに対応して、窒化膜の第１領域がアドレス８乃至ｆで識別され、窒化膜の第２領域がアドレス０乃至７で識別される。右側の８セルはデータ“０１”が格納される第１のダイナミックリファレンスＤＲＢであり、左側の８セルはデータ“１０”が格納される第１のダイナミックリファレンスＤＲＡである。
【０００９】
ここで、データ“１０”、“０１”の表記について説明する。併記される２つの数値のうち、前置の数値はアドレス８乃至ｆの窒化膜の第１領域における電荷の有無を示し、後置の数値はアドレス０乃至７の窒化膜の第２領域における電荷の有無を示す。数値“１”は電荷がない状態を、数値“０”は電荷が注入されている状態を示す。第１のダイナミックリファレンスＤＲＢに格納されるデータ“０１”とは、窒化膜の第１領域には電荷が注入され窒化膜の第２領域に電荷が存在しない状態であり、論理値“０”が記憶される。第２のダイナミックリファレンスＤＲＡに格納されるデータ“１０”とは、窒化膜の第１領域には電荷が存在せず窒化膜の第２領域に電荷が注入されている状態であり、論理値“１”が記憶される。
【００１０】
特許文献１に開示の不揮発性メモリをＮＡＮＤインターフェースで使用する場合、データのプログラムに先立って、不揮発性メモリセルの窒化膜の第１および第２領域の消去動作が必要とされる。
【００１１】
データの消去動作は、複数の不揮発性メモリセルに対して一括して行なわれることが一般的である。この場合、不揮発性メモリセルの配置領域であるメモリセルアレイに対して、一括して消去動作のためのバイアスが印加されるため、メモリセルアレイに配置されているダイナミックリファレンスセルＤＲＢ、ＤＲＡに対しても同時にバイアスが印加される。図１３においては、１６セルの不揮発性メモリセルと１６セルのダイナミックリファレンスセルとは、共に消去動作用のバイアスが印加され、共に消去動作が行われる。消去動作により、全ての不揮発性メモリセルおよびダイナミックリファレンスセルは、窒化膜の第１および第２領域が何れも電荷のない状態となる（状態“１１”）。
【００１２】
不揮発性メモリセルを１ビット記憶セルとして使用する場合には、事前に、窒化膜の第２領域への電荷の注入動作が行なわれる。この動作はプリセットと呼ばれ、窒化膜の第２領域に対するプログラム動作により行なわれる。これにより、全ての不揮発性メモリセルは、窒化膜の第１領域に電荷がなく、窒化膜の第２領域に電荷が注入された状態となる（状態“１０”）。
【００１３】
以上のシーケンスにより、不揮発性メモリセルはプログラム動作が可能な状態になる。一方、この時点では、ダイナミックリファレンスセルは、状態“１１”に維持されている。このため、読み出し動作が開始される前のプログラム動作の期間中に、各々のダイナミックリファレンスセルにもプログラムを行なうことが必要となる。ダイナミックリファレンスセルＤＲＡについては、アドレス０乃至７に対応する窒化膜の第２領域にプログラムを行ないデータ“１０”の状態とし、ダイナミックリファレンスセルＤＲＢについては、アドレス８乃至ｆに対応する窒化膜の第１領域にプログラムを行ないデータ“０１”の状態とする。ＮＡＮＤインターフェースを持つメモリでは、一つのプログラム動作においてデバイス内部で複数のアドレスを順次生成しながらメモリセルをプログラムすることがある。この場合、不揮発性メモリセルの窒化膜の第１領域であるアドレス８乃至ｆが順次変化して、このうちプログラム対象となっている不揮発性メモリセルに対してプログラム動作が行なわれると同時に、ダイナミックリファレンスセルＤＲＢの各窒化膜の第１領域に電荷の注入が行なわれる。更に、アドレス０乃至７が順次変化して、ダイナミックリファレンスセルＤＲＡの各窒化膜の第２領域に電荷の注入が行なわれる。これにより、プログラム動作の期間に、不揮発性メモリセルへのデータプログラムが行なわれると共に、ダイナミックリファレンスセルＤＲＢ、ＤＲＡが、データ“０１”、“１０”にプリセットされる。
【００１４】
【特許文献１】特開２００４−７９６０２号公報
【特許文献２】特開２００４−１１０８８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、背景技術の不揮発性メモリにおいて不揮発性メモリセルを１ビット記憶セルとして使用する場合では、実データの記憶領域がアドレス８乃至ｆであるのに対して、ダイナミックリファレンスセルを識別するアドレスは、アドレス０乃至ｆも含まれる。ダイナミックリファレンスセルの初期化動作は、不揮発性メモリセルのプログラム動作時に同時に行なわれるが、アドレス８乃至ｆで識別される実データの記憶領域に対して、アドレス０乃至ｆで識別されるダイナミックリファレンスセルは、２倍のアドレス領域を有している。ダイナミックリファレンスセルの初期化動作を行なう時間を、不揮発性メモリセルへの実データのプログラムに必要な時間を越えて確保しなければならず、問題である。
【００１６】
また、データを書き換えるに当たっては消去動作が行なわれるが、消去動作用のバイアス印加に先立って、一旦、全ての不揮発性メモリセルについて、窒化膜の第１および第２領域に電荷の注入が行なわれる。すなわち、窒化膜の第１および第２領域の全てがプログラム状態とされる。いわゆる、プリプログラム動作である。消去動作用のバイアス印加により、個々の窒化膜領域が過消去状態とならないようにするためである。
【００１７】
プリプログラム動作では、電荷が存在しない消去状態にある窒化膜領域に対して、個別にバイアス印加が行なわれるため、バイアス印加に先立って、プリプログラムベリファイ動作が行なわれる。個々の窒化膜領域について電荷存在の有無が検証される。
【００１８】
ここで、プリプログラムベリファイ動作は、不揮発性メモリセルの窒化膜の第１および第２領域の各々に対して行なわれる。１セルについて２ビット情報を記憶している場合があるからである。しかしながら、１セルについて１ビット情報を記憶している場合には、窒化膜の第２領域は電荷が注入されている状態であることは既知である。プリプログラムベリファイ動作により、本来検証する必要のない第２領域に対しても検証動作が行なわれることとなり、データ書き換えの際のプリプログラムベリファイ動作に必要以上の時間を要してしまい問題である。
【課題を解決するための手段】
【００１９】
本発明は前記背景技術に鑑みなされたものであり、データ読み出し動作に先立つプログラム動作において、ダイナミックリファレンスセルの初期化動作を工夫することにより、また、データ書き換えの際のプリプログラム動作を最適化することにより、動作時間の短縮を図ることが可能な不揮発性記憶装置、および不揮発性記憶装置の制御方法を提供することを目的とする。
【００２０】
前記目的を達成するためになされた本発明の第１概念に係る不揮発性記憶装置は、第１および第２拡散層と、第１および第２拡散層に近接して電荷をトラップする第１および第２トラップ領域を有する絶縁性トラップ層とを備えるメモリセルと、メモリセルと同等の構成を有し、第１トラップ領域が電荷蓄積状態とされる第１ダイナミックリファレンスセルと、メモリセルと同等の構成を有し、第１トラップ領域が電荷空乏状態とされる第２ダイナミックリファレンスセルとを備え、メモリセルにおいて、第１トラップ領域における電荷の有無に応じて１ビットのデータ記憶が行なわれる場合、第１および第２ダイナミックリファレンスセルの初期化動作は、メモリセルと第１および第２ダイナミックリファレンスセルの第２トラップ領域を電荷蓄積状態とするプリセット動作と、プリセット動作の後、メモリセルへのデータ記憶動作に応じて、第１ダイナミックリファレンスセルの第１トラップ領域を電荷蓄積状態とするセット動作とを有することを特徴とする。
【００２１】
また、本発明の第１概念に係る不揮発性記憶装置の制御方法は、メモリセルにおいて、第１トラップ領域における電荷の有無に応じて１ビットのデータ記憶が行なわれる場合、第１および第２ダイナミックリファレンスセルの初期化動作は、メモリセルと第１および第２ダイナミックリファレンスセルの第２トラップ領域を電荷蓄積状態とするステップと、第２トラップ領域を電荷蓄積状態とするステップの後、メモリセルへのデータ記憶動作に応じて、第１ダイナミックリファレンスセルの第１トラップ領域を電荷蓄積状態とするステップを有することを特徴とする。
【００２２】
本発明の第１概念に係る不揮発性記憶装置、および不揮発性記憶装置の制御方法では、絶縁性トラップ層を有し、絶縁性トラップ層において、第１および第２拡散層に近接した第１および第２トラップ領域に電荷をトラップするメモリセル、第１および第２ダイナミックリファレンスセルを備えている。第１および第２ダイナミックリファレンスセルは、第１トラップ領域が、各々、電荷蓄積状態および電荷欠乏状態とされて、読み出し時のリファレンスセルとされる。メモリセルの第１トラップ領域における電荷の有無に応じて１ビットのデータ記憶が行なわれる場合、読み出し動作に先立つ第１および第２ダイナミックリファレンスセルの初期化動作は、先ず、プリセット動作として、メモリセルと第１および第２ダイナミックリファレンスセルとについて、第２トラップ領域を電荷蓄積状態とする。その後セット動作として、メモリセルへのデータ記憶動作に応じて、第１ダイナミックリファレンスセルの第１トラップ領域が電荷蓄積状態とされる。
【００２３】
これにより、第１ダイナミックリファレンスセルについては、第１および第２トラップ領域は、共に電荷蓄積状態とされる。第２ダイナミックリファレンスセルについては、第１トラップ領域が電荷空乏状態、第２トラップ領域が電荷蓄積状態とされる。
【００２４】
ここでは例えば、電荷蓄積動作はプログラム動作であり、電荷蓄積状態はビットデータ“０”が記憶されているプログラム状態である。また、電荷空乏動作は消去動作であり、電荷空乏状態はビットデータ“１”が記憶されている消去状態である。また、第１および第２トラップ領域という２つの領域を有するメモリセル、第１および第２ダイナミックリファレンスセルにおいて、第１および第２トラップ領域の電荷状態を、この順にビットデータ値を並べて表記するものとする。セット動作が終了することにより、第１ダイナミックリファレンスセルは“００”の電荷状態となり、ビットデータ“０”が記憶される。第２ダイナミックリファレンスセルは“１０”の電荷状態となり、ビットデータ“１”が記憶される。
【００２５】
背景技術では、第１ダイナミックリファレンスセルが“０１”の電荷状態にセットされ、第２ダイナミックリファレンスセルが“１０”の電荷状態にセットされて、ビットデータ“０”および“１”が記憶される。この場合には、第１および第２トラップ領域に対して消去動作を行ない、電荷状態を“１１”とした上で、第１ダイナミックリファレンスセルの第１トラップ領域、および第２ダイナミックリファレンスセルの第２トラップ領域に対して、各々プログラム動作を行なう必要がある。これに対して、本願では、プリセット動作を、メモリセルの第２トラップ領域の電荷蓄積状態へのセット動作に並行して行なうことができる。これにより、セット動作に先立って、第１および第２ダイナミックリファレンスセルは、電荷状態“１０”とされている。したがって、その後のセット動作においては、メモリセルへのデータ記憶に応じて、第１ダイナミックリファレンスセルの第１トラップ領域にプログラム動作を行なえば足りる。
【００２６】
セット動作において、第２ダイナミックリファレンスセルの第１トラップ領域はプログラムする必要がなく、セット動作に要する時間を短縮することができる。
【００２７】
また、背景技術においては、第１または第２トラップ領域をプログラムする場合、対向するトラップ領域である第２または第１トラップ領域の電荷状態が“１”である。これに対して、本発明では、セット動作において、第１ダイナミックリファレンスセルの第１トラップ領域にプログラムする場合の、第２トラップ領域は“０”である。絶縁性トラップ層を備えるメモリセルにおいては、一方のトラップ領域に対してプログラム動作を行なう場合、対向する他方のトラップ領域の電荷状態が“１”である場合に比して“０”である場合に、プログラム動作の印加バイアスによる閾値電圧のシフト量が大きいことが知られている。すなわち、プログラム時間が短縮される。したがって、第２トラップ領域の電荷状態が“１”である背景技術に比して、第２トラップ領域の電荷状態が“０”である本発明では、個々の第１ダイナミックリファレンスセルの第１トラップ領域へのプログラム時間を短縮することができる。
【００２８】
プログラム動作が必要なダイナミックリファレンスセルのセル数が半減すると共に、個々のプログラム時間も短縮することができ、第１および第２ダイナミックリファレンスセルの初期化動作に要する時間を短縮することができる。
【００２９】
また、本発明の第２概念に係る不揮発性記憶装置は、第１および第２拡散層と、第１および第２拡散層に近接して電荷をトラップする第１および第２トラップ領域を有する絶縁性トラップ層とを備えるメモリセルに対して、第１トラップ領域における電荷の有無に応じて１ビットのデータ記憶が行なわれる場合、データ書き換え動作に先立ち、メモリセルにおける第１トラップ領域に対してのみ、電荷のトラップ状態を確認し、電荷空乏状態であると確認される場合には、電荷蓄積動作を行ない、全てのメモリセルにおける第１トラップ領域が電荷蓄積状態とされた後、第１および第２トラップ領域に対して電荷空乏動作を行なうことを特徴とする。
【００３０】
また、本発明の第２概念に係る不揮発性記憶装置の制御方法は、メモリセルの第１トラップ領域における電荷の有無に応じて１ビットのデータ記憶が行なわれる場合、データ書き換え動作に先立ち、メモリセルにおける第１トラップ領域に対してのみ、電荷のトラップ状態を確認するステップと、電荷空乏状態であると確認される場合に、電荷蓄積動作を行なうステップと、全てのメモリセルにおける第１トラップ領域が電荷蓄積状態とされた後、第１および第２トラップ領域に対して電荷空乏動作を行なうステップとを有することを特徴とする。
【００３１】
本発明の第２概念に係る不揮発性記憶装置、および不揮発性記憶装置の制御方法では、絶縁性トラップ層を有し、絶縁性トラップ層において、第１および第２拡散層に近接した第１および第２トラップ領域に電荷をトラップするメモリセルを備えている。メモリセルの第１トラップ領域における電荷の有無に応じて１ビットのデータ記憶が行なわれる場合、データ書き換え動作に先立ち、メモリセルの第１トラップ領域についてのみ電荷のトラップ状態の確認動作が行われ、電荷空乏状態であると確認された場合には電荷の蓄積動作が行なわれる。全てのメモリセルの第１トラップ領域が電荷蓄積状態とされた後、第１および第２トラップ領域に対して電荷空乏動作が行なわれる。
【００３２】
ここでは例えば、電荷蓄積動作はプログラム動作であり、電荷蓄積状態はプログラム状態である。また、電荷空乏動作は消去動作であり、電荷空乏状態は消去状態である。不揮発性記憶装置においては、データを書き換える場合、メモリセルに記憶されているデータを消去した上で新たにデータを書き込むことが必要である場合がある。この場合、データの消去動作に先立って、全てのメモリセルを一旦、プログラム状態にする必要がある。いわゆるプリプログラム動作である。消去動作では、複数のメモリセルに対して一括してバイアス印加が行なわれるからである。
【００３３】
本発明の第２概念によれば、ビットデータの記憶が行なわれない第２トラップ領域はプログラム状態に維持されており、ビットデータが記憶され、プログラム状態または消去状態の何れかの状態にされるのは第１トラップ領域である。データ書き換えの際に行なわれる全メモリセルの消去動作に先立ち、電荷状態の検出、および消去状態である場合のプリプログラム動作を第２トラップ領域には行なわず、第１トラップ領域に限定することで、消去動作の完了までの時間を短縮することができる。
【発明の効果】
【００３４】
本発明によれば、第１および第２ダイナミックリファレンスセルの初期化動作、およびメモリセルに記憶されているデータの書き換え動作において、個々のセルに対する電荷蓄積動作を最適化することにより、動作時間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の不揮発性記憶装置、および不揮発性記憶装置の制御方法について具体化した実施形態を、図１乃至図１２に基づき図面を参照しつつ詳細に説明する。
【００３６】
図１に示すメモリセルにおいて、基板ＳＵＢの界面の第１および第２拡散層ＳＤ１、ＳＤ２に挟まれたチャネル領域と、コントロールゲートＣＧとの間に、第１酸化膜Ｏ１、窒化膜Ｎ、第２酸化膜Ｏ２が積層されている。いわゆるＯＮＯ膜である。窒化膜Ｎは絶縁性トラップ層を構成しており、窒化膜Ｎに注入された電荷は、膜内を移動することなくトラップされる。電荷の注入は、バイアス条件の選択により第１または第２拡散層ＳＤ１、ＳＤ２に高電圧を印加することにより行なわれ、窒化膜Ｎのうち、それぞれ第１または第２拡散層ＳＤ１、ＳＤ２の近接領域である第１または第２トラップ領域Ｎ１、Ｎ２に電荷がトラップされる。
【００３７】
これにより、読み出し時には、読み出したいビットに近いほうの第１または第２拡散層をソース端子に、他方をドレイン端子に接続することで、当該ビットの電荷の有無が識別される。以下の説明では、Ｘｔｒｅｍｅモードについて説明する。第１記憶モードの一例である。ソース端子とする拡散層を、第１または第２拡散層ＳＤ１、ＳＤ２で切り替えれば、第１および第２トラップ領域Ｎ１、Ｎ２の各々に１ビットデータを記憶することができる。１メモリセルあたり２ビットデータが記憶される。以下の説明では、ノーマルモードを称する。第２記憶モードの一例である。
【００３８】
ここで、Ｘｔｒｅｍｅモードにおいては、第２トラップ領域は常にプログラム状態とされる。この状態をＸｔｒｅｍｅプリセット状態と呼ぶことがある。第２トラップ領域をプログラム状態としておけば、第１トラップ領域へのプログラム動作において電荷の注入が効率よく行なわれ、プログラム時間が短縮されるからである。
【００３９】
図２では、図１の構成を有するメモリセルについて、第１および第２トラップ領域における電荷の有無に応じたメモリセルの閾値電圧分布を示す。第１および第２トラップ領域において、図中、黒丸で示す場合が電荷蓄積状態を示し、黒丸のない場合が電荷空乏状態を示す。図２の説明においては、ソース端子として接続される拡散層を第１拡散層ＳＤ１として説明する。
【００４０】
第１トラップ領域Ｎ１に電荷が蓄積されている場合は、第２トラップ領域Ｎ２における電荷状態の有無に応じて２つの状態がある。第１および第２トラップ領域Ｎ１、Ｎ２が何れも電荷蓄積状態である場合（電荷状態“００”）と、第１トラップ領域Ｎ１が電荷蓄積状態であり第２トラップ領域Ｎ２が電荷空乏状態である場合（電荷状態“０１”）とである。この場合は、第２トラップ領域Ｎ２の電荷状態に関わらず、何れも高い閾値電圧を中心とする同様な閾値電圧分布を有する。プログラム状態である。ベリファイ電圧に比して閾値電圧が高い場合にプログラム動作の完了を判断するため、第２トラップ領域における電荷の有無の違いに関わらず、電荷状態“００”と“０１”とで同様な閾値電圧分布とすることができる。
【００４１】
尚、プログラム状態における閾値電圧分布は、主に第１トラップ領域Ｎ１における電荷蓄積状態により決定される。このため、経時変化による第１トラップ領域Ｎ１からの電荷のリーク現象に伴い閾値電圧が低下するおそれがある。いわゆるチャージロス現象である。
【００４２】
第１トラップ領域Ｎ１に電荷が蓄積されていない場合は、第２トラップ領域Ｎ２における電荷状態の有無に応じて２つの状態がある。第１トラップ領域Ｎ１が電荷空乏状態であり第２トラップ領域Ｎ２が電荷蓄積状態である場合（電荷状態“１０”）と、第１および第２トラップ領域Ｎ１、Ｎ２が何れも電荷空乏状態である場合（電荷状態“１１”）とである。この場合は、何れも低い閾値電圧を中心とする閾値電圧分布を有する。消去状態である。しかしながら、分布の中心となる閾値電圧は、電荷状態“１０”と“１１”とで異なる。後者の場合に比して前者の場合では高い閾値電圧となる。電荷状態“１０”では、第２トラップ領域Ｎ２が電荷蓄積状態にあるため、第２トラップ領域Ｎ２が電荷空乏状態である電荷状態“１１”の場合に比して、チャネル領域に反転層を形成するためにより高い閾値電圧を必要とするためである。
【００４３】
図３に例示するメモリセルの接続図は、第１乃至第３実施形態について、不揮発性記憶装置における消去動作の単位であるセクタ内の構成を示すものである。複数のワード線（・・・ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、・・・）と複数のビット線ＢＬとを備え、その交点にメモリセル、ダイナミックリファレンスセル等が配置されている。
【００４４】
不揮発性記憶装置をＮＡＮＤインターフェースにより構成する場合、プログラム動作の単位は、例えば、１ページ（２０４８バイト）で構成する必要がある。ここで、図３は、Ｘｔｒｅｍｅモードによりメモリセルあたり１ビットのデータが記憶される場合を例示する。１ページを４パーシャルページに分割し、ワード線（・・・ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、・・・）ごとに１つのパーシャルページ（・・・ＰＰｎ−１、ＰＰｎ、ＰＰｎ＋１、・・・）を構成するものとする。
【００４５】
以下の説明では、パーシャルページＰＰｎを代表して説明する。その他のパーシャルページ（・・・ＰＰｎ−１、ＰＰｎ＋１、・・・）も同様の構成を有しているものとする。１ページあたり２０４８バイトであることにより、パーシャルページＰＰｎには、４０９６ビット（２０４８バイト×８ビット÷４パーシャルページ＝４０９６ビット）が記憶されることとなる。ワード線ＷＬｎに４０９６セルのメモリセルＭＣが接続されることとなる。
【００４６】
図３では、ワード線の両端部にはダミーセルＤＣが接続されている。セクタを構成するメモリセルアレイの端部領域は、デバイスの物理特性が安定しない場合があるためである。各々のダミーセルＤＣの内側には、それぞれ、ＸｔｒｅｍｅサーチセルＸＳＣ、およびＸｔｒｅｍｅブランクチェックセルＸＢＣが配置されている。各々、モードサーチセル、ブランクチェックセルの一例である。ＸｔｒｅｍｅサーチセルＸＳＣ、およびＸｔｒｅｍｅブランクチェックセルＸＢＣの内側には、実セル群として、各々に、２０４８セルのメモリセルＭＣ、スペアセルＳＣ、および第１および第２ダイナミックリファレンスセルＤＲＢ、ＳＤＲＢ、およびＤＲＡ、ＳＤＲＡが配置されている。パーシャルページＰＰｎを構成するワード線ＷＬｎには、合計で４０９６セルのメモリセルＭＣが配置されている。メモリセルＭＣの内側には、エラーチェック用の情報やファイル属性の情報等を記憶するスペアセルＳＣが配置された上で、第１および第２ダイナミックリファレンスセルＤＲＡ、ＳＤＲＡ、およびＤＲＢ、ＳＤＲＢが配置されている。第１および第２ダイナミックリファレンスセルＤＲＡ、ＤＲＢは、各々８セルで構成されており、メモリセルＭＣへのプログラム単位に対応して備えられている。
【００４７】
ここで、ダイナミックリファレンスセルＳＤＲＡ、ＳＤＲＢはスペアセルＳＣの読み出しに使用されるリファレンスセルである。スペアセルＳＣ、およびスペアセル用ダイナミックリファレンスセルＳＤＲＡ、ＳＤＲＢは、メモリセルＭＣ、ダイナミックリファレンスセルＤＲＡ、ＤＲＢと同様の構成を備え、同様の作用・効果を奏するので、ここでの説明は省略する。また、ＸｔｒｅｍｅサーチセルＸＳＣ、ＸｔｒｅｍｅブランクチェックセルＸＢＣについては、後述する。
【００４８】
図４乃至図８は第１実施形態を説明するための図である。絶縁性トラップ層を備えるメモリセルにおいて、第１トラップ領域のみをデータ記憶領域として使用する第１記憶モード（Ｘｔｒｅｍｅモード）とする場合の、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡの初期化動作に関する実施形態である。第１実施形態では、説明を簡略化するため、図３に示すパーシャルページＰＰｎの一部として、図４、５に示すメモリセルアレイ構成を例に採り説明する。８セルのメモリセルを１単位としてプログラム動作や読み出し動作等のアクセス動作が行なわれるメモリセル群を、ブロックＡ、ブロックＢの２単位備えて共通のワード線ＷＬｎに接続されているものとする。加えて、８セルのメモリセルの各々に対して読み出し動作時のリファレンスセルとして、第１および第２リファレンスセルＤＲＢ、ＤＲＡが共通のワード線ＷＬｎに接続されているものとする。
【００４９】
メモリセルおよびダイナミックリファレンスセルは、８セル単位内で同じアドレスにより識別されている。すなわち、ブロックＡのメモリセルと第２ダイナミックリファレンスセルＤＲＡとでは、ワード線ＷＬｎの内方側のトラップ領域を第１トラップ領域とする。ワード線ＷＬｎの外方側に接続されているセルより内方側に向かって、アドレス８乃至ｆが割り当てられている。ワード線ＷＬｎの外方側のトラップ領域は第２トラップ領域であり、ワード線ＷＬｎの外方側に接続されているセルより内方側に向かって、アドレス０乃至７が割り当てられている。
【００５０】
また、ブロックＢのメモリセルと第１ダイナミックリファレンスセルＤＲＢとでは、ワード線ＷＬｎの内方側のトラップ領域を第１トラップ領域とする。ワード線ＷＬｎの内方側に接続されているセルより外方側に向かって、アドレス８乃至ｆが割り当てられている。ワード線ＷＬｎの外方側のトラップ領域は第２トラップ領域であり、ワード線ＷＬｎの内方側に接続されているセルより外方側に向かって、アドレス０乃至７が割り当てられている。
【００５１】
図４および図５に示すように、ブロックＡのメモリセルとブロックＢのメモリセル、および第１ダイナミックリファレンスセルＤＲＢと第２ダイナミックリファレンスセルＤＲＡとは、互いに第１トラップ領域を、ワード線ＷＬｎの内方側に対向させて配置されている。これにより、読み出し時のドレイン端子またはソース端子が対向することとなり、セルを貫いたリーク電流を防止することができる。いわゆる、バックトゥーバックプログラム、または／およびバックトゥーバックリードと称される配置手法である。
【００５２】
図６および図７は、図４および図５のセル構成に対して、ブロックＡおよびＢのメモリセルへのプログラム動作に並行して、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡへの初期化動作を行なう際のフロー図である。初期化動作はプリセット動作とセット動作とからなる。以下の説明では、図４および図５を参照しながら、図６および図７に示すフローを説明する。
【００５３】
図６は、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡの初期化動作のうちプリセット動作を行なうフローである。消去コマンドが発行されると（Ｓ１）、ブロックＡ、Ｂのメモリセル、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡに対して消去動作が行なわれる（Ｓ２）。これにより、第１および第２トラップ領域に蓄積されている電荷は全て放出される。図４、５に示すように、ブロックＡ、Ｂのメモリセル、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡにおいて、第１および第２トラップ領域は電荷空乏状態となり、全てのセルは電荷状態“１１”となる。
【００５４】
次に、ｉ＝０としてアドレスを初期化し（Ｓ３）、アドレスｉに対してプログラム（ＰＧＭ）用のバイアスをパルス印加する（Ｓ４）。プログラムバイアスのパルス印加はアドレスｉが順次増大されて行なわれ、ｉ＝７まで行なわれる（Ｓ５、Ｓ６）。プログラムバイアスのパルス印加の後、アドレスを再度初期化（ｉ＝０）し（Ｓ７）、プログラムベリファイ動作を行なう（Ｓ８）。プログラムベリファイ動作もアドレスｉが順次増大されて行なわれ、ｉ＝７まで行なわれる（Ｓ９、Ｓ１０）。プログラムベリファイ動作がパスしなければ（Ｓ１１：Ｎ）、Ｓ３のステップに戻り、再度プログラム動作が行なわれる。プログラムベリファイ動作がパスすれば（Ｓ１１：Ｙ）、メモリセルのプリセット動作が完了するとともに、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡの初期化動作のうちプリセット動作が完了する（（Ａ）の状態）。これにより、図４、５に示すように、ブロックＡ、Ｂのメモリセル、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡにおいて、第２トラップ領域は電荷蓄積状態となり、全てのセルは電荷状態“１０”となる。このとき、ＤＲＡについては初期化動作は完了したことになる。
【００５５】
（Ａ）の状態から図７のフローに移り、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡの初期化動作のうちセット動作が行なわれる。このとき、ユーザがアクセスできるアドレス領域はアドレス８乃至ｆである。メモリセルへのデータのプログラムコマンドが発行されると（Ｓ１２）、ｉ＝８としてアドレスを初期化し（Ｓ１３）、ブロックＡ、Ｂのメモリセル、および第１ダイナミックリファレンスセルＤＲＢにおけるアドレスｉに対してプログラム（ＰＧＭ）用のバイアスをパルス印加する（Ｓ１４）。プログラムバイアスのパルス印加はアドレスｉが順次増大されて行なわれ、ｉ＝ｆまで行なわれる（Ｓ１５、Ｓ１６）。プログラムバイアスのパルス印加の後、アドレスを再度初期化（ｉ＝８）し（Ｓ１７）、ブロックＡ、Ｂのメモリセル、および第１ダイナミックリファレンスセルＤＲＢに対してプログラムベリファイ動作を行なう（Ｓ１８）。プログラムベリファイ動作もアドレスｉが順次増大されて行なわれ、ｉ＝ｆまで行なわれる（Ｓ１９、Ｓ２０）。プログラムベリファイ動作がパスしなければ（Ｓ２１：Ｎ）、Ｓ１３のステップに戻り、再度プログラム動作が行なわれる。プログラムベリファイ動作がパスすれば（Ｓ２１：Ｙ）、ブロックＡ、Ｂのメモリセルに対する実データのプログラム動作と共に、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡの初期化動作のうちセット動作が完了する。
【００５６】
ここで、図７のフローでは、ブロックＡ、Ｂのメモリセルに対する実データのプログラム動作と共に、第１ダイナミックリファレンスセルＤＲＢついては、初期化動作のうちのセット動作が行なわれる。すなわち、ブロックＡ、Ｂのメモリセルに対しては、プログラム対象となるメモリセルに対してのみプログラムバイアスのパルス印加が行なわれる。図４では、アドレス８乃至ｆのメモリセルのうち、アドレス８に対してプログラム動作が行なわれる。これにより、対象メモリセルの電荷状態は“００”となる。
【００５７】
他方、第１ダイナミックリファレンスセルＤＲＢに対しては、全てのセルに対してプログラムバイアスの印加が行なわれる。図５では、アドレス８乃至ｆのメモリセルに対してプログラム動作が行なわれる。これにより、第１ダイナミックリファレンスセルＤＲＢの電荷状態は“００”となる。尚、第２ダイナミックリファレンスセルＤＲＡについては、プログラム動作は行なわれず、電荷状態は“１０”に維持される。
【００５８】
これにより、第１ダイナミックリファレンスセルＤＲＢは“００”の電荷状態に、第２ダイナミックリファレンスセルＤＲＡは“１０”の電荷状態にセットされる。
【００５９】
絶縁性トラップ層を備えるメモリセルを１ビット記憶セルとして使用するＸｔｒｅｍｅモードにおいて、メモリセルの第２トラップ領域を電荷蓄積状態とすることを兼ねて、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡの初期化動作におけるプリセット動作を行ない、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡを“１０”の電荷状態に設定することができる。このため、メモリセルに対するデータのプログラム時に並行して行なわれる初期化動作のうちのセット動作では、第１ダイナミックリファレンスセルＤＲＢの第１トラップ領域に対してプログラム動作を行なうのみでよい。ダイナミックリファレンスセルの初期化動作に要する時間を短縮することができる。
【００６０】
また、初期化動作におけるセット動作では、第１ダイナミックリファレンスセルＤＲＢの第１トラップ領域にプログラムする際、第２トラップ領域は“０”である。絶縁性トラップ層を有するメモリセルにおいては、一方のトラップ領域に対してプログラム動作を行なう場合、他方のトラップ領域の電荷状態が“１”である場合に比して“０”である場合に、プログラム動作におけるパルス印加バイアスによる閾値電圧のシフト量が大きいことが知られており、これによりプログラム時間の短縮を図ることができる。第２トラップ領域の電荷状態が“０”であるため、第１ダイナミックリファレンスセルＤＲＢの第１トラップ領域へのプログラム時間を短縮することができる。
【００６１】
プログラム動作が必要なダイナミックリファレンスセルが半減すると共に、個々のプログラム時間も短縮することができ、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡの初期化動作に要する時間を短縮することができる。
【００６２】
図８は、図３に示すメモリセルアレイのパーシャルページ（ＰＰｎ−１、ＰＰｎ、ＰＰｎ＋１）に備えられる第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡの一部として、図４、５に示すメモリセルアレイ構成を例に採り説明する。図８では、隣接するパーシャルページ間で、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡに備えられている第１および第２トラップ領域が互いに逆転して割り当てられている。
【００６３】
第１トラップ領域を識別するアドレスは８乃至ｆに、第２トラップ領域を識別するアドレスは０乃至７に割り当てられるものとする。パーシャルページＰＰｎ−１、ＰＰｎ＋１については、アドレス８乃至ｆは、各セルにおいてワード線の内方側のトラップ領域に割り当てられる。内方側が第１トラップ領域である。外方側のトラップ領域はアドレス０乃至７が割り当てられる。これに対して、パーシャルページＰＰｎについては、アドレス８乃至ｆは、各セルにおいてワード線の外方側のトラップ領域に割り当てられる。外方側が第１トラップ領域である。内方側のトラップ領域はアドレス０乃至７が割り当てられる。
【００６４】
これにより、“１０”の電荷状態とされる第２ダイナミックリファレンスセルＤＲＡは、パーシャルページＰＰｎ−１、ＰＰｎ＋１については、各セルの内方側が“１”の状態、外方側が“０”の状態となる。これに対して、パーシャルページＰＰｎについては、各セルの外方側が“１”の状態、内方側が“０”の状態となる。隣接するパーシャルページ間で、状態“１”と状態“０”とが交互に配置されることとなる。いわゆるチェッカーボードパターンを構成する。読み出し動作においてバイアスを印加する際、隣接するパーシャルページ間でバイアスの印加状態が逆転するので、ディスターブ現象を抑止することができる。
【００６５】
図９乃至図１１は第２実施形態を説明するためのフロー図である。図３において説明した、ＸｔｒｅｍｅサーチセルＸＳＣのプログラム動作のフロー（図９）、アクセス動作に先立ってＸｔｒｅｍｅサーチセルＸＳＣの内容を判断するフロー（図１０）、および読み出しアクセス処理においてＸｔｒｅｍｅブランクチェックセルＸＢＣの内容を判断するフロー（図１１）についての説明である。
【００６６】
ＸｔｒｅｍｅサーチセルＸＳＣは、モードサーチセルの一例である。モードサーチセルは、セクタの動作モードが、メモリセルあたり２ビットを記憶して使用するノーマルモードであるか、メモリセルあたり１ビットを記憶して使用するＸｔｒｅｍｅモードであるか、の別を記憶するために備えられる専用セルである。ノーマルモードである場合には、第１および第２トラップ領域が共に消去された状態である“１１”状態に設定される。Ｘｔｒｅｍｅモードである場合には、第１および第２トラップ領域が共にプログラムされた状態である“００”状態に設定される。データ“１”の状態として存在する２種類の電荷状態“１０”、“１１”のうち、より閾値電圧分布が低電圧に分布する“１１”を選択するので、データ“０”の状態“００”に経時劣化によるチャージロスが生じてしまう場合にも、確実に記憶モードの違いを保持し、読み出すことができる。ＸｔｒｅｍｅサーチセルＸＳＣは、専用のＸｔｒｅｍｅサーチコマンドによって外部に読み出される。
【００６７】
ＸｔｒｅｍｅサーチセルＸＳＣは、前述のダイナミックリファレンスセルの初期化動作のプリセット動作に続いて設定される。具体的には、デバイスにＸｔｒｅｍｅモードコマンドが入力されている状態で、消去コマンドが入力されたときまたはＸｔｒｅｍｅプリセットコマンドが入力されたときに、状態“００”に設定される。例えば、Ｘｔｒｅｍｅプリセットコマンドが入力されると（Ｓ３１）、メモリセルとダイナミックリファレンスセルとを“１０”状態にするプリセット動作が行われ（Ｓ３２）、続いてＤＲＢにセット動作が行われる（Ｓ３３）。このセット動作のときに、ＸＳＣに対してプログラムが行われる。従ってＳ３３では、ＸｔｒｅｍｅサーチセルＸＳＣは、第１ダイナミックリファレンスセルＤＲＢのセット動作と一緒にアドレス８乃至ｆについてプログラムを行った後、続けてアドレス０乃至７についてプログラムを行うことで、“００”にセットされる。このフローを図９に示す。
【００６８】
ここで、図３の構成では、ワード線ごとに１セルのＸｔｒｅｍｅサーチセルＸＳＣが備えられている。消去単位であるセクタごと等、ビットデータの記憶モードが設定される領域ごとに１セルのＸｔｒｅｍｅサーチセルＸＳＣが備えられていればよい。
【００６９】
また、ＸｔｒｅｍｅブランクチェックセルＸＢＣは、ブランクチェックセルの一例である。ブランクチェックセルは、Ｘｔｒｅｍｅモードにおいて、ダイナミックリファレンスセルの初期化動作が完了しているか否かの情報が記憶されている。読み出し動作を行なうにあたりＸｔｒｅｍｅブランクチェックセルＸＢＣの内容を確認することにより、ダイナミックリファレンスセルの初期化動作が完了していることを確認することができ、リファレンスセルの未初期化状態に起因する誤読み出しを防止することができる。ダイナミックリファレンスセルの初期化動作が行なわれていない場合、すなわちブランクの状態では、第１および第２トラップ領域が共に消去された状態である“１１”状態に設定される。初期化動作が完了した状態では、第１および第２トラップ領域が共にプログラムされた状態である“００”状態に設定される。データ“１”の状態として存在する２種類の電荷状態“１０”、“１１”のうち、より閾値電圧分布が低電圧に分布する“１１”を選択するので、データ“０”の状態“００”に経時劣化によるチャージロスが生じてしまう場合にも、確実にダイナミックリファレンスセルの初期化状態を保持し、読み出すことができる。
【００７０】
ＸｔｒｅｍｅブランクチェックセルＸＢＣは、前述のダイナミックリファレンスセルの初期化動作のプリセット動作に続いて設定される。具体的には、第１ダイナミックリファレンスセルのセット動作のときに状態“００”に設定される。
【００７１】
ダイナミックリファレンスセルの初期化動作がメモリセルへのデータ書き込み動作に応じて行なわれる場合には、データ書き込み動作の単位ごとに１セルのＸｔｒｅｍｅサーチセルＸＳＣに情報が備えられていればよい。
【００７２】
ここで、図３では、Ｘｔｒｅｍｅモードではワード線ＷＬｎごとにパーシャルページが構成されるところ、ノーマルモードでワード線ＷＬｎごとに２つのパーシャルページが構成されることとなる。パーシャルページごとにダイナミックリファレンスセルが設けられるため、ワード線ＷＬｎに２セルのＸｔｒｅｍｅブランクチェックセルＸＢＣを備えていることが好ましい。ＸｔｒｅｍｅサーチセルＸＳＣについては、セクタごとに１つのＸＳＣが、メモリセルがプリセットされているか否かの情報記憶に用いられる。
【００７３】
この場合、不使用となるＸｔｒｅｍｅサーチセルＸＳＣ、およびＸｔｒｅｍｅブランクチェックセルＸＢＣについては、第１および第２トラップ領域を共に書き込み状態としておくことが好ましい。これにより、閾値電圧が高い状態となり、メモリセルＭＣ、ダイナミックリファレンスセルＤＲＡ、ＤＲＢ等が接続されているワード線ＷＬｎの内方領域とダミーセルＤＣが接続されている外方領域とを電気的に分離することができる。これにより、デバイス特性の安定しないダミーセルＤＣとの間で、不要な電流経路が形成されることはなく、ビットデータの書き込み動作や読み出し動作等における動作余裕の悪化を防止することができる。
【００７４】
図１０に示すように、データアクセス動作の開始に伴い、Ｘｔｒｅｍｅサーチコマンドが発行される（Ｓ４１）。これによりＸｔｒｅｍｅサーチセルＸＳＣに記憶されているデータがデバイス外部に読み出され（Ｓ４２）、データの内容が判断される（Ｓ４３）。電荷状態が“１１”であり、データ“０”が記憶されていない場合には（Ｓ４３：Ｎ）、Ｘｔｒｅｍｅプリセットされていない状態と判断され、通常のアクセス処理に移動する（Ｓ４５）。電荷状態が“００”であり、データ“０”が記憶されている場合には（Ｓ４３：Ｙ）、Ｘｔｒｅｍｅプリセット状態に設定されていると判断される。Ｘｔｒｅｍｅエントリーコマンドの入力を待って（Ｓ４４）、アクセス処理に移動する（Ｓ４５）。
【００７５】
図１１には、アクセス処理（Ｓ４５）が読み出し処理である場合のフローである。この場合には、ＸｔｒｅｍｅブランクチェックセルＸＢＣに記憶されているデータがデバイス内部で読み出され（Ｓ５１）、データの内容が判断される（Ｓ５２）。電荷状態が“１１”であり、データ“０”が記憶されていない場合には（Ｓ５２：Ｎ）、ダイナミックリファレンスセルは初期化状態ではないと判断される。これは、メモリセルには書き込みが行われていないことを意味するため、データ“１”がラッチ回路（不図示）にラッチされて（Ｓ５３）、デバイス外部に強制的にデータ“１”を出力する(Ｓ５６)。電荷状態が“００”であり、データ“０”が記憶されている場合には（Ｓ５２：Ｙ）、ダイナミックリファレンスセルは初期化状態にあると判断され、通常の読み出し動作が行なわれる（Ｓ５４）。通常の読み出し動作でセンスされたセンスデータがラッチ回路（不図示）にラッチされ（Ｓ５５）、同データは外部に出力される（Ｓ５６）。
【００７６】
ＸｔｒｅｍｅサーチセルＸＳＣに記憶されているデータにより、メモリセルにおいて、第１トラップ領域における電荷の有無に応じて１ビットのデータ記憶が行なわれるＸｔｒｅｍｅモードと、第１および第２トラップ領域の各々における電荷の有無に応じて２ビットのデータ記憶が行なわれるノーマルモードとの、モード選択状態を確実に判別することができる。
【００７７】
ＸｔｒｅｍｅブランクチェックセルＸＢＣに記憶されているデータにより、ダイナミックリファレンスセルの初期化状態を確実に判断することができる。
【００７８】
図１２は第３実施形態を説明するためのフロー図である。不揮発性記憶装置においては、データを書き換える場合には、書き換えに先立って全てのメモリセルを消去する必要がある。この場合、過消去状態を防止するため、一旦、全てのメモリセルをプログラム状態とすることが好ましい。いわゆる、プリプログラム動作である。図１２のフロー図は、図４において示したメモリセル構成に基づいた内容である。
【００７９】
消去動作が開始されると、Ｘｔｒｅｍｅプリセットされているか否かの確認が行なわれる（Ｓ６１）。これは、ＸＳＣをデバイス内部で読み出して判断される。Ｘｔｒｅｍｅプリセットされていなければ（Ｓ６１：Ｎ）、アドレス初期値をｉ＝０に設定する（Ｓ６２）。Ｘｔｒｅｍｅプリセットされていれば（Ｓ６１：Ｙ）、アドレス初期値をｉ＝８に設定する（Ｓ６３）。アドレス初期値の設定の後、アドレスｉに対してプリプログラムベリファイ動作を行なう（Ｓ６４）。このベリファイ動作は、最終のアドレス（ｉ＝ｆ）まで順次行なわれる（Ｓ６５、Ｓ６６）。その後、プログラムベリファイ動作がパスしていなければ（Ｓ６７：Ｎ）、プリプログラム動作を行なう（Ｓ６８）。プリプログラム動作（Ｓ６８）はベリファイ動作においてパスするまで行なわれる。そして、全てのアドレスについてプログラムベリファイ動作がパスしたら（Ｓ６７：Ｙ）、消去動作を行なう（Ｓ６９）。
【００８０】
ノーマルモードでは、メモリセルの第１および第２トラップ領域は、共にデータ記憶領域として使用されるため、第１および第２トラップ領域の各々についてプリプログラムベリファイ動作を行ない、電荷状態が“１”であり電荷空乏状態にある場合には、プリプログラムを行なう必要がある。したがって、アドレス初期値をｉ＝０に設定して（Ｓ６２）、最終アドレス（ｉ＝ｆ）までプリプログラムベリファイ動作、および必要に応じてプリプログラム動作を行なうことが必要である。
【００８１】
これに対して、Ｘｔｒｅｍｅモードにおいては、各メモリセルの第２トラップ領域は、メモリセルの第１トラップ領域にデータがプログラムされた以降は電荷蓄積状態（プリセット状態）にある。電荷状態は“０”である。したがって、データ書き換えの際には、プリプログラムベリファイ、および必要に応じたプリプログラム動作は、第１トラップ領域に対してのみ行なえばよい。このため、アドレス初期値をｉ＝８に設定し、最終アドレス（ｉ＝ｆ）までのメモリセルに対して、プリプログラムベリファイ、および必要に応じたプリプログラム動作を行なえばよい。Ｘｔｒｅｍｅモードにおいて、データ書き換え時のプリプログラム動作に要する時間を短縮することができ、データ書き換え時間を短縮することができる。
【００８２】
以上の説明から明らかなように、第１実施形態によれば、不揮発性記憶装置をＸｔｒｅｍｅモードにて使用する場合、第１ダイナミックリファレンスセルＤＲＢについては、第１および第２トラップ領域は、共に電荷蓄積状態とされ、第２ダイナミックリファレンスセルＤＲＡについては、第１トラップ領域が電荷空乏状態、第２トラップ領域が電荷蓄積状態とされる。
【００８３】
メモリセルの第２トラップ領域を電荷蓄積状態にセットすることに合わせ、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡの初期化動作のプリセット動作を行なうことができ、セット動作に先立って、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡは、電荷状態“１０”とすることができる。セット動作においては、第１ダイナミックリファレンスセルＤＲＢの第１トラップ領域にプログラム動作を行なうことで、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡに記憶されるビットデータ値を“０”および“１”とすることができる。
【００８４】
セット動作において、第２ダイナミックリファレンスセルＤＲＡの第１トラップ領域はプログラムする必要がなく、セット動作に要する時間を短縮することができる。
【００８５】
また、セット動作において、第１ダイナミックリファレンスセルＤＲＢの第１トラップ領域にプログラムする際、第２トラップ領域は“０”である。絶縁性トラップ層を有するメモリセルにおいては、一方のトラップ領域に対してプログラム動作を行なう場合、対向する他方のトラップ領域の電荷状態が“１”である場合に比して“０”である場合に、プログラム動作における印加バイアスによる閾値電圧のシフト量が大きいことが知られており、プログラム時間が短縮される。第１ダイナミックリファレンスセルＤＲＢの第１トラップ領域へのプログラム時間を短縮することができる。
【００８６】
プログラム動作が必要なダイナミックリファレンスセルが半減すると共に、個々のプログラム時間も短縮することができ、第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡの初期化動作に要する時間を短縮することができる。
【００８７】
また、第２実施形態によれば、ＸｔｒｅｍｅサーチセルＸＳＣ、またはＸｔｒｅｍｅブランクチェックセルＸＢＣを備えることにより、Ｘｔｒｅｍｅモードとノーマルモードとの別、またはダイナミックリファレンスセルの初期化状態の有無について、確実に検出することができる。
【００８８】
また、第３実施形態によれば、Ｘｔｒｅｍｅモードにおいて、ビットデータの記憶が行なわれない第２トラップ領域はプログラム状態に維持されているので、データ書き換えの際に行なわれるプリプログラムベリファイ動作、および必要に応じて行なわれるプリプログラム動作は、第１トラップ領域に対してのみ行なえばよい。データ書き換え時間の短縮を図ることができる。
【００８９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【図面の簡単な説明】
【００９０】
【図１】絶縁性トラップ層を備えたメモリセルの断面構造を示す図である。
【図２】絶縁性トラップ層の第１および第２トラップ領域における電荷の有無によるメモリセルの閾値電圧分布を示す図である。
【図３】メモリセルアレイにおけるメモリセルの接続構成を例示する図である。
【図４】第１実施形態に関し、第１トラップ領域の電荷の有無により１ビットデータを記憶するメモリセル（Ｘｔｒｅｍｅモードセル）について、プログラム動作が８ビット単位で行われる場合を例示する図である。
【図５】図４に示す８ビット単位のメモリセルごとに備えられる第１および第２ダイナミックリファレンスセルについて、初期化動作を示す図である。
【図６】初期化動作（図５）におけるプリセット動作を、並行して行なわれるメモリセルへのプログラム動作（図４）と共に示すフロー図である。
【図７】初期化動作（図５）におけるセット動作を、並行して行なわれるメモリセルへのプログラム動作（図４）と共に示すフロー図である。
【図８】メモリセルアレイに配置されている第１および第２ダイナミックリファレンスセルについて、電荷の蓄積状態がチェッカーボードパターンとされる場合を示す図である。
【図９】第２実施形態に関し、モードサーチセルおよびブランクチェックセルに対するプログラム動作を示すフロー図である。
【図１０】モードサーチセルを備える場合のメモリセルに対するアクセス動作を示すフロー図である。
【図１１】ブランクチェックセルを備える場合のメモリセルに対する読み出しアクセス動作を示すフロー図である。
【図１２】第３実施形態に関し、データ書き換え動作の際、消去動作に先立って行なわれるプリプログラム動作を示すフロー図である。
【図１３】背景技術に関し、第１トラップ領域の電荷の有無により１ビットデータを記憶するメモリセル（Ｘｔｒｅｍｅモードセル）について、プログラム動作が８ビット単位で行われる場合を例示する図である。
【符号の説明】
【００９１】
ＤＲＡ、ＳＤＲＡ      第２ダイナミックリファレンスセル
ＤＲＢ、ＳＤＲＢ      第１ダイナミックリファレンスセル
ＢＬ      ビット線
ＣＧ      コントロールゲート
ＭＣ      メモリセル
Ｎ      窒化膜
Ｎ１      第１トラップ領域Ｎ１
Ｎ２      第２トラップ領域
Ｏ１      第１酸化膜
Ｏ２      第２酸化膜
ＰＰｎ−１、ＰＰｎ、ＰＰｎ＋１      パーシャルページ
ＳＣ      スペアセル
ＳＤ１      第１拡散層
ＳＤ２      第２拡散層
ＳＵＢ      基板
ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１      ワード線
ＸＢＣ      Ｘｔｒｅｍｅブランクチェックセル
ＸＳＣ      Ｘｔｒｅｍｅサーチセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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