(57)【特許請求の範囲】
【請求項１】
制御装置と、
複数段の被制御ユニットと、
データ線と、
第１のシリアルチップセレクト線と
を備え、
前記複数段の被制御ユニットの各々は、シリアル入力端、シリアル出力端およびパラレル出力端を有する第１のシリアル／パラレル変換回路と、前記第１のシリアル／パラレル変換回路の前記パラレル出力端の各端子にそれぞれ接続された複数の第１の被制御装置とを含み、
前記データ線は、前記複数の被制御ユニット全てに亘って前記第１の被制御装置の全てと前記制御装置とを接続し、
前記第１のシリアルチップセレクト線によって前段の前記シリアル出力端と後段の前記シリアル入力端とが接続されることにより、前記複数段の被制御ユニット内の前記第１のシリアル／パラレル変換回路同士が直列に接続され、
前記制御装置は、シリアル信号たる第１のチップセレクトデータ信号を、直列に接続された前記第１のシリアル／パラレル変換回路の初段から最終段にまで行き渡るように前記第１のシリアルチップセレクト線を介して送信し、
前記第１のチップセレクトデータ信号は、前記被制御装置を選択する期間において前記第１の被制御装置の数と同じ個数のクロックパルスを含むチップセレクトシリアルクロック信号と、チップセレクトシリアルデータ信号からなり、
前記制御装置は、前記第１の被制御装置の数と同じ個数の前記クロックパルスのうち所望の前記第１の被制御装置に対応したクロックパルスにのみ同期して前記チップセレクトシリアルデータ信号をアクティブにすることによって前記パラレル出力端のうちの所望の端子をアクティブ化することにより、前記複数の第１の被制御装置の中から少なくとも一つを第１の制御対象として選択可能であり、選択された前記第１の制御対象との間で前記データ線を介してデータのやり取りを行う
シリアル通信による制御システム。
【請求項２】
請求項１に記載のシリアル通信による制御システムであって、
前記第１のシリアルチップセレクト線とは別系統の第２のシリアルチップセレクト線をさらに備え、
前記複数段の被制御ユニットの各々は、シリアル入力端、シリアル出力端およびパラレル出力端を有する第２のシリアル／パラレル変換回路と、前記第２のシリアル／パラレル変換回路の前記パラレル出力端の各端子にそれぞれ接続された複数の第２の被制御装置とをさらに含み、
前記データ線は、前記複数段の被制御ユニット全てに亘って前記第２の被制御装置の全てと前記制御装置とをも接続し、
前記第２のシリアルチップセレクト線によって前段の前記シリアル出力端と後段の前記シリアル入力端とが接続されることにより、前記複数段の被制御ユニット内の前記第２のシリアル／パラレル変換回路同士が直列に接続され、
前記制御装置は、シリアル信号たる第２のチップセレクトデータ信号を、直列に接続された前記第２のシリアル／パラレル変換回路の初段から最終段にまで行き渡るように前記第２のシリアルチップセレクト線を介して送信し、
前記第２のチップセレクトデータ信号は、前記被制御装置を選択する期間において前記第２の被制御装置の数と同じ個数のクロックパルスを含むチップセレクトシリアルクロック信号と、チップセレクトシリアルデータ信号からなり、
前記制御装置は、前記第２の被制御装置の数と同じ個数の前記クロックパルスのうち所望の前記第２の被制御装置に対応したクロックパルスにのみ同期して前記チップセレクトシリアルデータ信号をアクティブにすることによって前記パラレル出力端のうちの所望の端子をアクティブ化することにより、前記複数の第２の被制御装置の中から少なくとも一つを第２の制御対象として選択可能であり、選択された前記第２の制御対象との間でも前記データ線を介してデータのやり取りを行う
シリアル通信による制御システム。
【請求項３】
請求項１に記載のシリアル通信による制御システムであって、
前記複数の第１の被制御装置は、メイン装置、および、前記メイン装置と同機能のサブ装置を含み、
通常動作時には、前記制御装置は、前記第１の制御対象として前記メイン装置を選択し、
前記メイン装置との間でデータのやり取りに不調が生じたときには、前記制御装置は、前記第１の制御対象として前記メイン装置に代えて前記サブ装置を選択する
シリアル通信による制御システム。
【請求項４】
請求項１に記載のシリアル通信による制御システムであって、
前記複数段の被制御ユニットの各々は、信号入力部、信号出力部およびイネーブル入力部を有する３ステートゲートをさらに含み、
前記データ線によって後段の前記信号出力部と前段の前記信号入力部とが接続されることにより、前記複数段の被制御ユニット内の前記３ステートゲート同士が直列に接続され、
前記複数段の被制御ユニットの各々において、前記第１のシリアル／パラレル変換回路の前記パラレル出力端の一つの端子が前記イネーブル入力部に接続され、
前記制御装置は、選択された前記第１の制御対象からデータの読み込みを行う際に、前記パラレル出力端の一つの端子に接続された前記イネーブル入力部を前記第１のチップセレクトデータ信号により非アクティブ化して、前記３ステートゲートをハイインピーダンス出力状態にすることにより、当該選択された前記第１の制御対象を含む被制御ユニットよりも後段に位置する前記データ線上の不定データを前記制御装置に到達させないようにする
シリアル通信による制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、制御装置がシリアル通信により被制御装置を制御する、シリアル通信による制御システムに関する。
【背景技術】
【０００２】
下記特許文献１の図１および図３においては、複数の被制御装置（ここではＩＣ）１１Ａ〜１１Ｍが搭載された複数のカード基板３Ａ…３Ｎと、被制御装置１１Ａ〜１１Ｍの制御装置たるＣＰＵ（Central Processing Unit）５とが示されている。また、各カード基板上には、アドレスデコーダ１５が設けられている。さらに、各被制御装置１１Ａ〜１１Ｍ内に、シリアルインタフェース（ＳＩＦ）２０Ａ〜２０Ｍがそれぞれ設けられている。
【０００３】
上記技術においては、カード基板指定用データたるアドレスデータＡＤＤと、被制御装置指定用データたるＩＣアドレスＩＣＡＤＤｉ（ｉ＝１〜ｍ）とが、いずれもＣＰＵ５からシリアル伝送されることにより、複数のカード基板の一つのうちの複数の被制御装置の一つを選択するチップセレクトが行われる。これは、特許文献１の第００１５段落内の「上記ＣＰＵからは基板指定用の識別信号とＩＣ指定用の識別信号とを含むシリアル識別信号が送出され、」との記述、および、第００３３段落内の「ＣＰＵから送出されたシリアル識別信号と各一致検出手段とによって特定のカード基板内の特定のＩＣが選択されるようになされたことを特徴とする」との記述に基づく。
【０００４】
具体的には、アドレスデコーダ１５がアドレスデータＡＤＤを受けて、チップセレクト信号ＣＳを出力して１つのカード基板を選択する（第００１９段落および第００２２段落の記述より）。そして、各被制御装置１１Ａ〜１１Ｍ内のシリアルインタフェース２０Ａ〜２０ＭがＩＣアドレスＩＣＡＤＤｉを受けて、自己が指定されたかどうかの判断を行う（第００２４段落の記述より）。
【０００５】
このように、上記技術においては、シリアル通信により任意の被制御装置を選択している。
【０００６】
【特許文献１】特開平５−２８４３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献１においては、ＩＣアドレスＩＣＡＤＤｉを全てＣＰＵ５から出力する構成を採用するため、ＩＣアドレスＩＣＡＤＤｉの数だけＣＰＵ５に出力ポートを用意しなければならない。言い換えれば、ＣＰＵ５の出力ポートは、接続する被制御装置１１Ａ〜１１Ｍの数だけ消費される。
【０００８】
また、ＩＣアドレスＩＣＡＤＤｉの各信号線を各被制御装置１１Ａ〜１１Ｍにまで引き回す必要があるため、総信号線長が大きな値となり、信号線に要するコストがかさむ。
【０００９】
上記特許文献１においては、ビデオ編集装置におけるミキサ回路用基板等が複数のカード基板の対象として想定されている（第０００２段落の記述より）。よって、ＩＣアドレスＩＣＡＤＤｉの各信号を各被制御装置１１Ａ〜１１Ｍに与えるには、信号線としてプリント配線を採用すればよく、プリント配線長が多少増大する程度で済むかもしれない。
【００１０】
しかし、制御装置がシリアル通信により被制御装置を制御する上記構成は、例えば野球場等における大型映像表示装置内のマイクロコンピュータ（制御装置に相当）が、発光素子（発光ダイオードなど）で構成される複数の表示ユニット（被制御装置に相当）を制御する場合にも適用できる。このような場合は、大型装置であるためにシリアル信号線としてプリント配線を用いることはできず、通信ケーブルを用いる必要があるので、ケーブルに要するコスト増大の上記問題が生ずる。
【００１１】
この発明は上記事情に鑑みてなされたもので、被制御装置の選択に必要な、制御装置のポート消費数および総信号線長の増大抑制が可能な、シリアル通信による制御システムを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、制御装置と、複数段の被制御ユニットと、データ線と、第１のシリアルチップセレクト線とを備え、前記複数段の被制御ユニットの各々は、シリアル入力端、シリアル出力端及びパラレル出力端を有する第１のシリアル／パラレル変換回路と、前記第１のシリアル／パラレル変換回路の前記パラレル出力端の各端子にそれぞれ接続された複数の第１の被制御装置とを含み、前記データ線は、前記複数の被制御ユニット全てに亘って前記第１の被制御装置の全てと前記制御装置とを接続し、前記第１のシリアルチップセレクト線によって前段の前記シリアル出力端と後段の前記シリアル入力端とが接続されることにより、前記複数段の被制御ユニット内の前記第１のシリアル／パラレル変換回路同士が直列に接続され、前記制御装置は、シリアル信号たる第１のチップセレクトデータ信号を、直列に接続された前記第１のシリアル／パラレル変換回路の初段から最終段にまで行き渡るように前記第１のシリアルチップセレクト線を介して送信し、前記第１のチップセレクトデータ信号は、前記被制御装置を選択する期間において前記第１の被制御装置の数と同じ個数のクロックパルスを含むチップセレクトシリアルクロック信号と、チップセレクトシリアルデータ信号からなり、前記制御装置は、前記第１の被制御装置の数と同じ個数の前記クロックパルスのうち所望の前記第１の被制御装置に対応したクロックパルスにのみ同期して前記チップセレクトシリアルデータ信号をアクティブにすることによって前記パラレル出力端のうちの所望の端子をアクティブ化することにより、前記複数の第１の被制御装置の中から少なくとも一つを第１の制御対象として選択可能であり、選択された前記第１の制御対象との間で前記データ線を介してデータのやり取りを行うシリアル通信による制御システムである。
【発明の効果】
【００１３】
本発明によれば、制御装置は、第１のチップセレクトデータ信号を第１のシリアルチップセレクト線を介して送信する。前記第１のチップセレクトデータ信号は、被制御装置を選択する期間において前記第１の被制御装置の数と同じ個数のクロックパルスを含むチップセレクトシリアルクロック信号と、チップセレクトシリアルデータ信号からなり、前記制御装置は、前記第１の被制御装置の数と同じ個数のクロックパルスのうち所望の前記第１の被制御装置に対応したクロックパルスにのみ同期して前記チップセレクトシリアルデータ信号をアクティブにすることによって、第１のシリアル／パラレル変換回路のパラレル出力端のうちの所望の端子をアクティブ化することにより、複数の第１の被制御装置の中から少なくとも一つを第１の制御対象として選択可能である。よって、第１の被制御装置と同数のチップセレクト線を制御装置から引き出す必要は無く、第１のシリアルチップセレクト線を用いて第１の制御対象の選択を行う事ができる。これにより、制御装置のポート消費数の増大抑制が可能である。また、第１のシリアル／パラレル変換回路のパラレル出力端の各端子に複数の第１の被制御装置が接続される。よって、制御装置から複数の第１の被制御装置ごとにチップセレクト線を引き出す場合に比べて、総信号線長の増大を抑制することが可能である。
【発明を実施するための最良の形態】
【００１４】
＜実施の形態１＞
本実施の形態は、制御装置が、チップセレクトデータ信号をシリアルチップセレクト線を介して送信し、シリアル／パラレル変換回路のパラレル出力端のうちの所望の端子をアクティブ化することにより、複数の被制御装置の中から少なくとも一つを制御対象として選択可能としたシリアル通信による制御システムである。
【００１５】
図１は、本実施の形態に係るシリアル通信による制御システムの構成を示す図である。本実施の形態においては、当該制御システムが野球場等における大型映像表示装置に適用される場合を例に採って考える。よって、本実施の形態に係る制御システムは、大型映像表示装置の一構成要素として機能する映像表示モジュール２５ａと表記される。大型映像表示装置の大画面は、映像表示モジュール２５ａを縦横に規則正しく複数組み合わせることにより構成される。
【００１６】
図１に示すように、この映像表示モジュール２５ａは、複数段の被制御ユニットたる第１表示ユニット装置３ａ、第２表示ユニット装置４ａ、…、第Ｎ（Ｎは自然数）表示ユニット装置（図示せず）と、それらの制御装置たるユニット制御装置１とを備える。第１ないし第Ｎ表示ユニット装置の各段は、映像表示モジュール２５ａを構成する一ブロックとして機能する。
【００１７】
ユニット制御装置１は、シリアルデータ通信機能を担うマスタデバイスたるマイクロコンピュータ２を有している。また、第１表示ユニット装置３ａは、チップセレクト信号生成用のシリアル／パラレル変換回路７と、ｎ個（A1〜An：ｎは自然数）の被制御装置たる被制御シリアル通信ＩＣ（Integrated Circuit）１１〜１３とを有している。なお、パラレル変換回路７は、シリアル入力端、シリアル出力端およびパラレル出力端を有している。
【００１８】
ここで、被制御シリアル通信ＩＣ１１〜１３とは、マイクロコンピュータ２により制御される第１表示ユニット装置３ａ内のスレーブデバイスであって、例えば複数の発光ダイオード（ＲＧＢの３つで一画素とする）で構成される発光表示素子や、第１表示ユニット装置３ａ内の温度の情報を提供する温度センサーＩＣ、第１表示ユニット装置３ａにおける輝度補正値等の情報を記憶させるための不揮発性メモリＩＣなどである。
【００１９】
大型映像表示装置は単純な映像表示機能しか有していないかのように見えるが、その内部においては、映像表示機能のみならず、表示品質向上や装置の信頼性向上を実現するための様々な機能が働いている。
【００２０】
例えば、発光表示素子のドットごとの発光光度のばらつきを吸収するために、表示ユニット装置内に設けられた不揮発性メモリＩＣに全発光表示素子のドットの表示輝度を一定にする補正値を予め記憶させておき、映像表示時にこの補正値を用いて表示面の輝度を均一にして表示品質を向上させる機能がある。また、表示ユニット装置内に設けた温度センサーＩＣからの温度情報をマイクロコンピュータ２が取得し、事故等により表示ユニット装置内の温度が許容範囲を超えた場合に輝度を下げて表示ユニット装置の消費電力を減少させ、温度上昇を抑制する信頼性向上の機能もある。
【００２１】
上記の被制御シリアル通信ＩＣ１１〜１３は、映像表示機能やその他各種の機能を実現するためにマイクロコンピュータ２によって制御される被制御装置である。
【００２２】
なお、第２表示ユニット装置４ａも、シリアル／パラレル変換回路７と同様のシリアル／パラレル変換回路１６と、被制御シリアル通信ＩＣ１１〜１３と同様のｎ個（B1〜Bn）の被制御装置たる被制御シリアル通信ＩＣ２０〜２２とを有している。図示せぬ他の第Ｎ表示ユニット装置も同様に、シリアル／パラレル変換回路とｎ個の被制御シリアル通信ＩＣとを有している。
【００２３】
ユニット制御装置１内のマイクロコンピュータ２と被制御シリアル通信ＩＣの全て（符号１１〜１３，２０〜２２、および、それら以外の図示せぬものも含む）とは、ＳＰＩ（Serial Peripheral Interface）データ線５，１４，２３により第１ないし第Ｎ表示ユニット装置全てに亘って接続されている。なお、ＳＰＩデータ線５，１４，２３には、シリアルクロックCLKの通信線、シリアル出力データSDOの通信線およびシリアル入力データSDIの通信線の３線が含まれている。
【００２４】
上述の映像表示機能や温度制御機能、その他各種の機能を実現するために、映像表示モジュール２５ａ内では、マイクロコンピュータ２からチップセレクト（後述）された特定の被制御シリアル通信ＩＣに向けてシリアルクロックCLKおよびシリアル入力データSDIが出力され、被制御シリアル通信ＩＣからマイクロコンピュータ２に向けてシリアル出力データSDOが出力される。
【００２５】
マイクロコンピュータ２と初段のシリアル／パラレル変換回路７とは、３線のシリアルチップセレクトデータ線６により接続されている。また、シリアルチップセレクトデータ線１５によって、初段のシリアル／パラレル変換回路７のシリアル出力端と第２段のシリアル／パラレル変換回路１６のシリアル入力端とが接続されている。
【００２６】
同様に、シリアルチップセレクトデータ線２４によって、第２段のシリアル／パラレル変換回路１６のシリアル出力端と第３段のシリアル／パラレル変換回路（図示せず）のシリアル入力端とが接続されている。すなわち、前段のシリアル／パラレル変換回路のシリアル出力端と後段のシリアル／パラレル変換回路のシリアル入力端とが接続されることにより、第１ないし第Ｎ表示ユニット装置内のシリアル／パラレル変換回路同士が直列に接続されている。
【００２７】
第１表示ユニット装置３ａにおいて、シリアル／パラレル変換回路７のパラレル出力端の各端子には、被制御シリアル通信ＩＣ１１〜１３がそれぞれ接続されている。同様に、第２表示ユニット装置４ａにおいて、シリアル／パラレル変換回路１６のパラレル出力端の各端子には、被制御シリアル通信ＩＣ２０〜２２がそれぞれ接続されている。図示せぬ他の第Ｎ表示ユニット装置においても同様に、シリアル／パラレル変換回路のパラレル出力端の各端子に、ｎ個の被制御シリアル通信ＩＣがそれぞれ接続されている。
【００２８】
なお、シリアルチップセレクトデータ線６，１５，２４には、チップセレクトシリアルクロックCS_CLKの通信線、チップセレクトシリアルラッチCS_LATの通信線およびチップセレクトシリアルデータCS_DATの通信線の３線が含まれている。
【００２９】
図２は、本実施の形態の制御システム内のシリアル／パラレル変換回路（符号７，１６、および、それら以外の図示せぬものも含む）の構成を示す図である。なお、図２ではシリアル／パラレル変換回路７（括弧内はシリアル／パラレル変換回路１６の場合）を例に採り説明している。
【００３０】
図２に示すとおり、シリアル／パラレル変換回路７は、シフトレジスタを構成するＤフリップフロップ２９，３０，３０ａ〜３０ｄ，３１と、Ｄフリップフロップ２９，３０，３０ａ〜３０ｄ，３１の出力をそれぞれラッチするラッチ回路３２，３３，３３ａ〜３３ｄ，３４とを有する。
【００３１】
また、３線のシリアルチップセレクトデータ線６がシリアル／パラレル変換回路７に入力される。シリアルチップセレクトデータ線６のうち、チップセレクトシリアルクロックCS_CLKの通信線２７は、Ｄフリップフロップ２９，３０，３０ａ〜３０ｄ，３１のいずれものクロック入力端に接続され、チップセレクトシリアルラッチCS_LATの通信線２８は、ラッチ回路３２，３３，３３ａ〜３３ｄ，３４のいずれものラッチ信号入力端に接続される。
【００３２】
また、シリアルチップセレクトデータ線６のうち、チップセレクトシリアルデータCS_DATの通信線２６は、シフトレジスタの初段たるＤフリップフロップ２９のデータ入力端Ｄに接続される。そして、シフトレジスタの最終段たるＤフリップフロップ３１のデータ出力端Ｑからは、再びチップセレクトシリアルデータCS_DATの通信線が延びている。
【００３３】
なお、Ｄフリップフロップ３１からのチップセレクトシリアルデータCS_DATの通信線と、シリアル／パラレル変換回路７を貫通するチップセレクトシリアルクロックCS_CLKの通信線およびチップセレクトシリアルラッチCS_LATの通信線と、の３線は、第２段のシリアル／パラレル変換回路１６へのシリアルチップセレクトデータ線１５を構成する。
【００３４】
そして、ラッチ回路３２，３３，３３ａ〜３３ｄ，３４の各出力端が、シリアル／パラレル変換回路７のパラレル出力端の各端子を構成し、各端子には信号線８，９，９ａ〜９ｄ，１０が接続されている。
【００３５】
各信号線８，９，９ａ〜９ｄ，１０は、それぞれ被制御シリアル通信ＩＣ１１〜１３に接続され（図１を参照）、それぞれチップセレクト信号ＣＳ１，ＣＳ２，…，ＣＳｎを被制御シリアル通信ＩＣ１１〜１３に伝達する。
【００３６】
映像表示モジュール２５ａ内にて、マイクロコンピュータ２がＳＰＩデータ線５，１４，２３を介してデータのやり取りを行うに先立って、通信先となる被制御シリアル通信ＩＣを選択するチップセレクトについて、以下に説明する。ここでは、マイクロコンピュータ２が、図１における第２表示ユニット装置４ａ内の被制御シリアル通信ＩＣ２１のみを選択する場合を例に採る。
【００３７】
図３は、３線のシリアルチップセレクトデータ線６，１５，２４に含まれる、チップセレクトシリアルクロックCS_CLK、チップセレクトシリアルラッチCS_LATおよびチップセレクトシリアルデータCS_DATの各信号のタイミングチャートである。なお、図において“スタート”から“エンド”方向に時間は進む。
【００３８】
マイクロコンピュータ２は、第Ｎ表示ユニット装置に含まれる被制御シリアル通信ＩＣの数、…、第２表示ユニット装置４ａに含まれる被制御シリアル通信ＩＣ２０〜２２の数、第１表示ユニット装置３ａに含まれる被制御シリアル通信ＩＣ１１〜１３の数、の合計分のクロックパルスを順次、チップセレクトシリアルクロックCS_CLKとして生成する。なお、最終段に当たる第Ｎ表示ユニット装置の分からクロックパルスは生成される。また、図３においては、チップセレクトシリアルクロックCS_CLKの立ち上がりエッジをトリガとしている。
【００３９】
図２の各Ｄフリップフロップ２９，３０，３０ａ〜３０ｄ，３１はそれぞれ、チップセレクトシリアルクロックCS_CLKのクロックパルス列を受けて、クロックサイクルごとにデータ入力端Ｄにおける信号をデータ出力端Ｑへと伝達する。
【００４０】
チップセレクトシリアルクロックCS_CLKには、第Ｎないし第１表示ユニット装置内の各被制御シリアル通信ＩＣの数の合計分のクロックパルスが含まれている。よって、順次生成されるクロックパルスは、それぞれ第Ｎないし第１表示ユニット装置に含まれる各被制御シリアル通信ＩＣに対応する。図３においては、各表示ユニット装置におけるチップセレクト信号ＣＳ１〜ＣＳｎを付記することにより、このことを示している。
【００４１】
マイクロコンピュータ２はまた、チップセレクトを行うべき第２表示ユニット装置４ａ内の被制御シリアル通信ＩＣ２１に対応するクロックパルスにのみ同期してアクティブとなるよう、チップセレクトシリアルデータCS_DATを生成する。そして、マイクロコンピュータ２は、第１表示ユニット装置３ａに含まれる被制御シリアル通信ＩＣ１１に対応するクロックパルスを生成した後、ラッチ用のパルスをチップセレクトシリアルラッチCS_LATとして生成する。
【００４２】
図２の各Ｄフリップフロップ２９，３０，３０ａ〜３０ｄ，３１は、データ入力端Ｄに与えられるチップセレクトシリアルデータCS_DATをクロックサイクルごとに順次、次段へと伝達する。よって、最終的には、チップセレクトを行うべき第２表示ユニット装置４ａ内の被制御シリアル通信ＩＣ２１に対応するＤフリップフロップのデータ出力端Ｑのみが、アクティブとなっている。
【００４３】
そして、チップセレクトシリアルラッチCS_LATがアクティブとなることで、図２の各ラッチ回路３２，３３，３３ａ〜３３ｄ，３４が、それぞれ対応するＤフリップフロップ２９，３０，３０ａ〜３０ｄ，３１のデータ出力端Ｑにおける信号をラッチし、信号線８，９，９ａ〜９ｄ，１０を介してチップセレクト信号ＣＳ１〜ＣＳｎとして各被制御シリアル通信ＩＣへと伝達する。これにより、第２表示ユニット装置４ａ内の被制御シリアル通信ＩＣ２１のみが選択される。
【００４４】
すなわち、マイクロコンピュータ２は、シリアル信号たるチップセレクトシリアルデータCS_DATを、第１ないし第Ｎ表示ユニット装置間で直列に接続されたシリアル／パラレル変換回路の初段から最終段にまで行き渡るように、シリアルチップセレクトデータ線６，１５，２４を介して送信し、各段のシリアル／パラレル変換回路のパラレル出力端のうちの所望の端子をアクティブ化する。そして、これにより被制御シリアル通信ＩＣの中から特定のものを制御対象として選択することができ、マイクロコンピュータ２は、選択された当該制御対象との間でＳＰＩデータ線５，１４，２３を介してデータのやり取りを行うのである。
【００４５】
なお、特定の被制御シリアル通信ＩＣとの通信を行う場合には、毎回、第１ないし第Ｎ表示ユニット装置の全ての被制御シリアル通信ＩＣ（Ｎ×ｎ個）のクロックパルス分の長さのチップセレクトシリアルデータCS_DATを、各段のシリアル／パラレル変換回路に送信する必要がある。
【００４６】
本実施の形態に係る制御システムによれば、被制御シリアル通信ＩＣと同数のチップセレクト線をユニット制御装置１から引き出す必要は無く、チップセレクトシリアルデータCS_DATの通信線を含むシリアルチップセレクトデータ線６，１５，２４を用いて制御対象の選択を行うことができる。これにより、ユニット制御装置１のポート消費数の増大抑制が可能である。
【００４７】
また、シリアル／パラレル変換回路のパラレル出力端の各端子に複数の被制御シリアル通信ＩＣが接続される。よって、ユニット制御装置１から複数の被制御シリアル通信ＩＣごとにチップセレクト線を引き出す場合に比べて、総信号線長の増大を抑制することが可能である。
【００４８】
＜実施の形態２＞
本実施の形態は、実施の形態１に係るシリアル通信による制御システムの変形例であって、実施の形態１におけるチップセレクトシリアルデータCS_DATの通信線とは別系統の、同様の通信線をもう一本増やし、増設した通信線にもシリアル／パラレル変換回路を接続するものである。
【００４９】
図４は、本実施の形態に係るシリアル通信による制御システムを示す図である。なお、図４においては、第１表示ユニット装置３ａ、第２表示ユニット装置４ａ、…、第Ｎ表示ユニット装置と同様の、第１表示ユニット装置３ｂ、第２表示ユニット装置４ｂ、…、第Ｎ表示ユニット装置、が設けられている。
【００５０】
ただし、第１表示ユニット装置３ｂには、シリアル／パラレル変換回路７ａに加えてシリアル／パラレル変換回路７ｂも設けられている。また、ｎ個の被制御シリアル通信ＩＣのうち、１〜ｋ番目まで（符号１１〜１３）をシリアル／パラレル変換回路７ａのパラレル出力端に信号線８ａ〜１０ａを介して接続し、ｋ〜ｎ番目まで（符号３５〜３７）をシリアル／パラレル変換回路７ｂのパラレル出力端に信号線８ｂ〜１０ｂを介して接続している。
【００５１】
第２表示ユニット装置４ｂについても同様であって、シリアル／パラレル変換回路１６ａに加えてシリアル／パラレル変換回路１６ｂが設けられ、ｎ個の被制御シリアル通信ＩＣのうち、１〜ｋ番目まで（符号２０〜２２）をシリアル／パラレル変換回路１６ａのパラレル出力端に信号線１７ａ〜１９ａを介して接続し、ｋ〜ｎ番目まで（符号３８〜４０）をシリアル／パラレル変換回路１６ｂのパラレル出力端に信号線１７ｂ〜１９ｂを介して接続している。その他の図示しない第Ｎ表示ユニット装置についても同様である。
【００５２】
ユニット制御装置１内のマイクロコンピュータ２と被制御シリアル通信ＩＣの全て（符号１１〜１３，３５〜３７，２０〜２２，３８〜４０、および、それら以外の図示せぬものも含む）とは、ＳＰＩデータ線５，１４，２３により第１ないし第Ｎ表示ユニット装置全てに亘って接続されている。
【００５３】
マイクロコンピュータ２と初段のシリアル／パラレル変換回路７ａとは、３線のシリアルチップセレクトデータ線６により接続されている。なお、チップセレクトシリアルデータはCS_DAT1と改名されている。また、シリアルチップセレクトデータ線１５によって、初段のシリアル／パラレル変換回路７ａのシリアル出力端と第２段のシリアル／パラレル変換回路１６ａのシリアル入力端とが接続されている。
【００５４】
同様に、シリアルチップセレクトデータ線２４によって、第２段のシリアル／パラレル変換回路１６ａのシリアル出力端と第３段のシリアル／パラレル変換回路（図示せず）のシリアル入力端とが接続されている。すなわち、前段のシリアル／パラレル変換回路のシリアル出力端と後段のシリアル／パラレル変換回路のシリアル入力端とが接続されることにより、第１ないし第Ｎ表示ユニット装置内のシリアル／パラレル変換回路同士が直列に接続されている。
【００５５】
また、マイクロコンピュータ２には、チップセレクトシリアルデータCS_DAT1とは別系統の、同様のチップセレクトシリアルデータCS_DAT2の通信線４１も設けられている。そして、マイクロコンピュータ２と初段のシリアル／パラレル変換回路７ｂとは、通信線４１により接続されている。なお、シリアルチップセレクトデータ線６より分岐した、チップセレクトシリアルクロックCS_CLKの通信線、および、チップセレクトシリアルラッチCS_LATの通信線もシリアル／パラレル変換回路７ｂに接続される。
【００５６】
また、チップセレクトシリアルデータCS_DAT2の通信線４２によって、初段のシリアル／パラレル変換回路７ｂのシリアル出力端と第２段のシリアル／パラレル変換回路１６ｂのシリアル入力端とが接続されている。なお、シリアルチップセレクトデータ線１５より分岐した、チップセレクトシリアルクロックCS_CLKの通信線、および、チップセレクトシリアルラッチCS_LATの通信線もシリアル／パラレル変換回路１６ｂに接続される。
【００５７】
同様に、チップセレクトシリアルデータCS_DAT2の通信線４３によって、第２段のシリアル／パラレル変換回路１６ｂのシリアル出力端と第３段のシリアル／パラレル変換回路（図示せず）のシリアル入力端とが接続されている。すなわち、前段のシリアル／パラレル変換回路のシリアル出力端と後段のシリアル／パラレル変換回路のシリアル入力端とが接続されることにより、第１ないし第Ｎ表示ユニット装置内の別系統のシリアル／パラレル変換回路同士が直列に接続されている。
【００５８】
その他の点については、実施の形態１に係る制御システムと同様のため、説明を省略する。
【００５９】
本実施の形態に係る制御システムによれば、チップセレクトシリアルデータCS_DAT1の通信線とは別系統のチップセレクトシリアルデータCS_DAT2の通信線４１をさらに備え、シリアル／パラレル変換回路７ｂ，１６ｂを介して被制御シリアル通信ＩＣ３５〜４０の中からも制御対象を選択可能である。よって、二系列の制御系統を実現でき、チップセレクトシリアルデータCS_DAT1の通信線側の被制御シリアル通信ＩＣの数を１表示ユニット装置当たりｋ−１個に減じて、その減じた分をチップセレクトシリアルデータCS_DAT2の通信線側の被制御シリアル通信ＩＣとすることにより、チップセレクトシリアルデータCS_DATを、直列接続されたシリアル／パラレル変換回路７ａ，１６ａの初段から最終段にまで行き渡らせる時間を短縮することができる。
【００６０】
これにより、チップセレクトシリアルデータCS_DAT1の通信線側、および、チップセレクトシリアルデータCS_DAT2の通信線側、のいずれも制御対象の選択に要する時間が減少し、動作の高速化が図れる。
【００６１】
具体的には、例えばｋ＝ｎ／２＋１の場合、すなわちシリアル／パラレル変換回路７ａ，７ｂの各々に接続される被制御シリアル通信ＩＣが同数の場合、特定の被制御シリアル通信ＩＣとの通信を行う場合には、チップセレクトシリアルデータCS_DAT1の通信線側、および、チップセレクトシリアルデータCS_DAT2の通信線側、のいずれにおいても、毎回、第１ないし第Ｎ表示ユニット装置の全ての被制御シリアル通信ＩＣ（Ｎ×ｎ／２個）のクロックパルス分の長さのチップセレクトシリアルデータCS_DAT1,CS_DAT2を、各段のシリアル／パラレル変換回路に送信すればよい。実施の形態１のように（Ｎ×ｎ個）のクロックパルス分の長さのチップセレクトシリアルデータCS_DATを生成する場合に比べ、半分のデータ長の信号を生成するだけで済むので、動作の高速化が図れる。
【００６２】
なお、本実施の形態では、チップセレクトシリアルデータCS_DAT1,CS_DAT2の信号線を二系列としたが、より多くの系列数としてもよい。
【００６３】
＜実施の形態３＞
本実施の形態は、実施の形態１に係るシリアル通信による制御システムの変形例であって、実施の形態１における各表示ユニット装置内の被制御シリアル通信ＩＣを、メイン装置、および、メイン装置と同機能のサブ装置に分けて設け、通常動作時にはメイン装置を動作させ、メイン装置との間でデータのやり取りに不調が生じたときには、メイン装置に代えてサブ装置を動作させるようにしたものである。
【００６４】
実施の形態１においては、第１表示ユニット装置３ａ内の被制御シリアル通信ＩＣ１１〜１３は、映像表示機能やその他各種の機能を実現するために設けられた、それぞれが個別の機能を有する被制御装置であった。しかし、本実施の形態においては、例えば被制御シリアル通信ＩＣ１１を発光表示機能のメイン装置とし、被制御シリアル通信ＩＣ１３を、被制御シリアル通信ＩＣ１１と全く同機能のサブ装置とする。
【００６５】
そして、マイクロコンピュータ２のプログラムを変更することにより、通常動作時には各表示ユニット装置内のメイン装置たる被制御シリアル通信ＩＣがチップセレクトされるようにし、一方、メイン装置とのシリアル通信が不能状態となったときには、メイン装置ではなくサブ装置がチップセレクトされるようにする。
【００６６】
シリアル通信が不能状態か否かの判定は、例えば、メイン装置が故障してメイン装置からマイクロコンピュータ２へのシリアル入力データSDIのHiまたはLow状態が、所定期間以上続いたかどうかを判定する、あるいは、送信データ数の一致度を見るチェックサムを利用する、等すればよい。
【００６７】
例えば、第１表示ユニット装置３ａ内の被制御シリアル通信ＩＣ１１をメインの温度センサーとし、被制御シリアル通信ＩＣ１３をサブの温度センサーとする場合、ユニット制御装置１が第１表示ユニット装置３ａ内の温度データを収集するために、被制御シリアル通信ＩＣ１１に対してシリアル通信により温度情報のリクエストを行う。
【００６８】
もし、メインの温度センサーたる被制御シリアル通信ＩＣ１１が故障していた場合、被制御シリアル通信ＩＣ１１はマイクロコンピュータ２に対して何ら反応せず、リクエストへの応答として、HiまたはLowのいずれかに固定した状態の信号出力を行うこととなる。マイクロコンピュータ２は、リクエストへの応答が、長期間にわたってHiまたはLowのいずれかに固定されたままであれば、メインの温度センサーたる被制御シリアル通信ＩＣ１１は故障したと判断して、サブの温度センサーたる被制御シリアル通信ＩＣ１３をチップセレクトする。
【００６９】
このようにすれば、メイン装置との間でデータのやり取りに不調が生じたときには、ユニット制御装置１は、制御対象としてメイン装置に代えてサブ装置を選択することができる。よって、故障時の信頼性に優れた制御システムが実現できる。
【００７０】
＜実施の形態４＞
本実施の形態は、実施の形態１に係るシリアル通信による制御システムの変形例であって、表示ユニット装置ごとに３ステートゲートを設け、シリアル／パラレル変換回路のパラレル出力端の一端子を３ステートゲートのイネーブル入力部に接続したものである。
【００７１】
図５は、本実施の形態に係るシリアル通信による制御システムを示す図である。図５においては、第１ないし第Ｎ表示ユニット装置内にて、ＳＰＩデータ線上に３ステートゲートおよびバッファが設けられている。バッファは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor field effect transistor）などで構成された信号増幅段である。また、３ステートゲートは、所属する表示ユニット装置内の被制御シリアル通信ＩＣがマイクロコンピュータ２へとデータを送信する際に、後段の表示ユニット装置からの信号を遮断する装置である。
【００７２】
第１表示ユニット装置３ｃを例に採れば、マイクロコンピュータ２からのＳＰＩデータ線５は、第１表示ユニット装置３ｃ内にてバッファ４６を経由した後、被制御シリアル通信ＩＣ１１〜１３に分岐する。それとともに、ＳＰＩデータ線５内のシリアルクロックCLKの通信線、および、シリアル入力データSDIの通信線については、バッファ４７を介して、次段へのＳＰＩデータ線１４を構成する。
【００７３】
一方、シリアル出力データSDOの通信線については、ＳＰＩデータ線１４内の１線を構成し、バッファ４７を介した後に３ステートゲート４４を通過して、バッファ４６を介してマイクロコンピュータ２へのＳＰＩデータ線５を構成する。
【００７４】
３ステートゲート４４のイネーブル入力部には、シリアル／パラレル変換回路７のパラレル出力端のチップセレクト信号ＣＳ１の端子が信号線８を介して接続されている。そして、チップセレクト信号ＣＳ２以降の信号線９，１０が、各被制御シリアル通信ＩＣ１１〜１３に接続される。
【００７５】
第２表示ユニット装置４ｃにおいても同様に、バッファ４８，４９および３ステートゲート４５が設けられている。第Ｎ表示ユニット装置においても同様である。それらの点以外の装置構成は、図１と同じである。
【００７６】
第１ないし第Ｎ表示ユニット装置間においては、ＳＰＩデータ線５，１４，２３によって、後段の３ステートゲートの信号出力部と前段の３ステートゲートの信号入力部とが接続されることにより、３ステートゲート同士が直列に接続されていることとなる。
【００７７】
映像表示モジュール２５ｃ内にて、マイクロコンピュータ２がＳＰＩデータ線５，１４，２３を介してデータのやり取りを行うに先立って、通信先となる被制御シリアル通信ＩＣを選択するチップセレクトについて、以下に説明する。ここでは、マイクロコンピュータ２が、図５における第２表示ユニット装置４ｃ内の被制御シリアル通信ＩＣ２１のみを選択する場合を例に採る。
【００７８】
図６は、３線のシリアルチップセレクトデータ線６，１５，２４に含まれる、チップセレクトシリアルクロックCS_CLK、チップセレクトシリアルラッチCS_LATおよびチップセレクトシリアルデータCS_DATの各信号のタイミングチャートである。図６では、チップセレクトシリアルデータCS_DATのうち、チップセレクト信号ＣＳ２の対応部分のみならず、ＬＳＢ（Least Significant Bit）たるチップセレクト信号ＣＳ１の対応部分においてもアクティブとなっている点のみが、図３と異なる。
【００７９】
このように、マイクロコンピュータ２は、チップセレクトを行うべき第２表示ユニット装置４ｃ内の被制御シリアル通信ＩＣ２１からデータの読み込みを行う際に、パラレル出力端のチップセレクト信号ＣＳ１に対応する端子のアクティブ化（Hiアクティブとする）をも行う。
【００８０】
すると、信号線１７に接続された３ステートゲート４５のイネーブル入力部は非アクティブ化（３ステートゲート４５はLowアクティブとする）されて、３ステートゲート４５はハイインピーダンス出力状態となる。一方、その他の３ステートゲートはデータスルー状態である。これにより、チップセレクトされた被制御シリアル通信ＩＣ２１を含む第２表示ユニット装置４ｃよりも後段に位置するＳＰＩデータ線２３上の不定データを、マイクロコンピュータ２に到達させないようにする。よって、被制御シリアル通信ＩＣ２１からのデータにノイズが入りにくい。
【００８１】
その他の点については、実施の形態１に係るシリアル通信による制御システムと同様のため、説明を省略する。
【００８２】
本実施の形態に係る制御システムによれば、選択された被制御シリアル通信ＩＣからのデータにノイズが入りにくく、信号伝達の信頼性が高い。
【図面の簡単な説明】
【００８３】
【図１】実施の形態１に係るシリアル通信による制御システムの構成を示す図である。
【図２】実施の形態１の制御システム内のシリアル／パラレル変換回路の構成を示す図である。
【図３】実施の形態１に係る制御システムにおける、チップセレクトシリアルクロックCS_CLK、チップセレクトシリアルラッチCS_LATおよびチップセレクトシリアルデータCS_DATの各信号のタイミングチャートである。
【図４】実施の形態２に係るシリアル通信による制御システムの構成を示す図である。
【図５】実施の形態４に係るシリアル通信による制御システムを示す図である。
【図６】実施の形態４に係る制御システムにおける、チップセレクトシリアルクロックCS_CLK、チップセレクトシリアルラッチCS_LATおよびチップセレクトシリアルデータCS_DATの各信号のタイミングチャートである。
【符号の説明】
【００８４】
１  ユニット制御装置、３ａ，３ｂ，４ａ，４ｂ  表示ユニット装置、５，１４，２３  ＳＰＩデータ線、６，１５，２４，４１〜４３  シリアルチップセレクトデータ線、７，７ａ，７ｂ，１６，１６ａ，１６ｂ  シリアル／パラレル変換回路、１１〜１３，２０〜２２，３５〜３７，３８〜４０  被制御シリアル通信ＩＣ、４４，４５  ３ステートゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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