(57)【特許請求の範囲】
【請求項１】
半導体基板上に第1のゲート電極が形成され、前記第1のゲート電極の両側方の前記半導体基板にｎ型の第1のソース／ドレイン層が形成される第１のトランジスタと、前記半導体基板上に第２のゲート電極が形成され、前記第２のゲート電極の両側方の前記半導体基板にｐ型の第２のソース／ドレイン層が形成される第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタ上に形成される、前記第1のゲート電極若しくは前記第２のゲート電極下部のチャネル領域に引張応力を与える絶縁膜と、前記第1のソース／ドレイン層上に前記絶縁膜を貫通して形成される第1のソースコンタクト及び第1のドレインコンタクトと、前記第２のソース／ドレイン層上に前記絶縁膜を貫通して形成される第２のソースコンタクト及び第２のドレインコンタクトと、を備え、前記第1のゲート電極と前記第1のソースコンタクトとの間の距離が、前記第1のゲート電極と前記第1のドレインコンタクトとの間の距離よりも広く、前記第２のゲート電極と前記第２のソースコンタクトとの間の距離が、前記第２のゲート電極と前記第２のドレインコンタクトとの間の距離よりも狭いことを特徴とする半導体装置。
【請求項２】
半導体基板上に第1のゲート電極が形成され、前記第1のゲート電極の両側方の前記半導体基板にｐ型の第1のソース／ドレイン層が形成される第１のトランジスタと、前記半導体基板上に第２のゲート電極が形成され、前記第２のゲート電極の両側方の前記半導体基板にｎ型の第２のソース／ドレイン層が形成される第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタ上に形成される、前記第1のゲート電極若しくは前記第２のゲート電極下部のチャネル領域に圧縮応力を与える絶縁膜と、前記第1のソース／ドレイン層上に前記絶縁膜を貫通して形成される第1のソースコンタクト及び第1のドレインコンタクトと、前記第２のソース／ドレイン層上に前記絶縁膜を貫通して形成される第２のソースコンタクト及び第２のドレインコンタクトと、
を備え、前記第1のゲート電極と前記第1のソースコンタクトとの間の距離が、前記第1のゲート電極と前記第1のドレインコンタクトとの間の距離よりも広く、前記第２のゲート電極と前記第２のソースコンタクトとの間の距離が、前記第２のゲート電極と前記第２のドレインコンタクトとの間の距離よりも狭いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高速化は目覚しいものがある。その高速化の大きな一因として、半導体装置の微細化の進歩、つまり、半導体装置の微細加工技術であるリソグラフィ技術の進歩は目覚しいものがある。
【０００３】
しかしながら、最近のさらなる進歩に伴い、要求されるゲート最小加工寸法がリソグラフィに用いる波長レベル以下になっており、より一層の微細加工は困難になってきている。
【０００４】
そこで、従来のリソグラフィ技術を用いて、半導体装置の高速化を図る方法として、半導体基板、例えば、ＭＯＳトランジスタのゲート電極を覆うようにチャネル領域に応力を与える絶縁膜を成膜して、ゲート電極下のチャネル領域に応力をかけることにより、チャネル領域の電子の移動度を向上させ、ドレイン電流を向上させることができるものがある（例えば、特許文献１参照。）。
【０００５】
しかしながら、近年の半導体装置の微細化に伴い、ゲート電極間距離、コンタクト間距離及びゲート電極−コンタクト間距離が狭まってきているため、この絶縁膜の成膜後のコンタクトホール形成において、この絶縁膜が削られ、ゲート電極側面に十分な絶縁膜が残せず、チャネル領域に十分な応力をかけることができないという問題がある。
【０００６】
この問題を解決するために、ゲート電極−コンタクト間距離を広げることも考えられるが、ゲート−コンタクト間距離を広げることは、セル面積の増大を招き好ましくない。また、コンタクトを小さくすることによって、この絶縁膜が削られる量を減らすことができるが、コンタクトを小さくすると、コンタクトホール形成時のソース／ドレイン拡散層への開口マージンが減るという問題がある。
【特許文献１】特開２００５−５７３０１号公報（第３９頁、図３１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体装置の面積を増大させること無く、半導体装置のドレイン電流を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、半導体基板上に第1のゲート電極が形成され、前記第1のゲート電極の両側方の前記半導体基板にｎ型の第1のソース／ドレイン層が形成される第１のトランジスタと、前記半導体基板上に第２のゲート電極が形成され、前記第２のゲート電極の両側方の前記半導体基板にｐ型の第２のソース／ドレイン層が形成される第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタ上に形成される、前記第1のゲート電極若しくは前記第２のゲート電極下部のチャネル領域に引張応力を与える絶縁膜と、前記第1のソース／ドレイン層上に前記絶縁膜を貫通して形成される第1のソースコンタクト及び第1のドレインコンタクトと、前記第２のソース／ドレイン層上に前記絶縁膜を貫通して形成される第２のソースコンタクト及び第２のドレインコンタクトと、を備え、前記第1のゲート電極と前記第1のソースコンタクトとの間の距離が、前記第1のゲート電極と前記第1のドレインコンタクトとの間の距離よりも広く、前記第２のゲート電極と前記第２のソースコンタクトとの間の距離が、前記第２のゲート電極と前記第２のドレインコンタクトとの間の距離よりも狭いことを特徴としている。
【０００９】
また、本発明の別態様の半導体装置は、半導体基板上に第1のゲート電極が形成され、前記第1のゲート電極の両側方の前記半導体基板にｐ型の第1のソース／ドレイン層が形成される第１のトランジスタと、前記半導体基板上に第２のゲート電極が形成され、前記第２のゲート電極の両側方の前記半導体基板にｎ型の第２のソース／ドレイン層が形成される第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジスタ上に形成される、前記第1のゲート電極若しくは前記第２のゲート電極下部のチャネル領域に圧縮応力を与える絶縁膜と、前記第1のソース／ドレイン層上に前記絶縁膜を貫通して形成される第1のソースコンタクト及び第1のドレインコンタクトと、前記第２のソース／ドレイン層上に前記絶縁膜を貫通して形成される第２のソースコンタクト及び第２のドレインコンタクトと、を備え、前記第1のゲート電極と前記第1のソースコンタクトとの間の距離が、前記第1のゲート電極と前記第1のドレインコンタクトとの間の距離よりも広く、前記第２のゲート電極と前記第２のソースコンタクトとの間の距離が、前記第２のゲート電極と前記第２のドレインコンタクトとの間の距離よりも狭いことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、半導体装置の面積を増大させること無く、ドレイン電流を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【００１２】
図１は、本発明の実施例１に係る半導体装置の構造を示す断面図である。
【００１３】
図１に示すように、半導体基板１０に形成される素子分離領域１２と、この素子分離領域１２により区画された素子形成領域と、この素子形成領域に形成されるｐ型ウェル領域１４と、このｐ型ウェル領域１４上に形成される、ゲート絶縁膜１６を介してなるゲート電極１８と、このゲート電極１８の両側壁に形成され、絶縁膜よりなるサイドウォール２０と、半導体基板１０中のゲート電極１８の両側方に形成される、低濃度のｎ型の不純物イオンが注入されたソース／ドレイン低濃度拡散層２２と、半導体基板１０中のサイドウォール２０の両側方に形成される、高濃度のｎ型の不純物イオンが注入されたソース／ドレイン高濃度拡散層２４とを有した、ＬＤＤ（Lightly Doped Drain）構造のＮＭＯＳトランジスタが形成される。そして、ゲート電極１８上及びｎ型のソース／ドレイン高濃度拡散層上には、シリサイド２５が形成されている。
【００１４】
そして、このＮＭＯＳトランジスタのゲート電極１８上には、チャネル領域に引張応力を与えるtensile膜２６が成膜され、このtensile膜２６上には、層間絶縁膜となるＴＥＯＳ膜２８が成膜されている。このように、tensile膜２６をゲート電極１８が覆われるように形成することにより、このゲート電極１８下部のチャネル領域には、引張応力がかかり、チャネル領域を移動する電子の移動度を向上させることができ、ドレイン電流、つまり、ＮＭＯＳトランジスタの駆動電流を向上させることができる。
【００１５】
そして、このtensile膜２６及びＴＥＯＳ膜２８には、ソース／ドレイン高濃度拡散層２４と半導体装置の上層とを電気的に接続するためにコンタクトホールが形成され、このコンタクトホールに導電体材料が埋め込まれることにより、ソース／ドレイン高濃度拡散層２４上にコンタクト３０が形成される。本実施例では、このコンタクト３０の位置が、ソースコンタクト３２−ゲート電極１８間距離がドレインコンタクト３４−ゲート電極１８間距離よりも広く形成されている。そのため、コンタクトホールを形成しても、ソース側のゲート電極１８側部やソース上に残るtensile膜２６の膜量が、ドレイン側のゲート電極１８側部及びドレイン上に比べ、多く形成される。ここで、ソースコンタクト３２の位置は、ゲート電極１８に離れた位置に形成するほど、ソース側のゲート電極１８及びソース上のtensile膜２６の膜量は多くなる。つまり、ソース側のtensile膜２６の膜厚が、ドレイン側のtensile膜２６の膜厚よりも厚く形成される。
【００１６】
一般に、ＭＯＳトランジスタにおいて、半導体装置のドレイン電流を向上させるためには、ソース拡散層側の電子の移動度を向上させることがよい。つまり、ソース拡散層側の電子の移動度をドレイン側の電子の移動度より向上させるほうがよい。本実施例では、このソース側のコンタクトの位置をコンタクトの位置をソース側のコンタクト−ゲート電極間距離が、ドレイン側のコンタクト−ゲート電極間距離よりも広くなるように形成することにより、ゲート電極側部のソース側のtensile膜の膜厚を増やすことができる。つまり、ソース側のゲート電極上側部のtensile膜の膜量をドレイン側のゲート電極上側部のtensile膜の膜量よりも増やすことができる。そのため、ソース側の電子の移動度を向上させることができ、ドレイン電流の向上が期待できる。
【００１７】
以上より構成される本発明の実施例1に係る半導体装置であるＮＭＯＳトランジスタは、コンタクトの位置を、ソース側のコンタクト−ゲート電極間距離がドレイン側のコンタクト−ゲート電極間距離よりも広くなるように形成することにより、コンタクトホール形成に伴うtensile膜のソース側の膜量の減少を減らすことができる。つまり、ソース側のゲート電極上側部のtensile膜の膜量をドレイン側のゲート電極上側部のtensile膜の膜量よりも増やすことができる。そのため、tensile膜によりソース側からチャネル領域に適当な引張応力をかけることができるので、ＮＭＯＳトランジスタの面積を増加させること無く、ＮＭＯＳトランジスタのチャネル領域の電子の移動度を向上させることができ、ドレイン電流を向上させることができる。
【実施例２】
【００１８】
図２は、本発明の実施例２に係る半導体装置の構造を示す断面図である。
【００１９】
本発明の実施例２と実施例１との違いは、実施例１のＮＭＯＳトランジスタの代わりに、本実施例では、ＰＭＯＳトランジスタを用いている。そのため、実施例１のＮＭＯＳトランジスタを構成しているｐ型ウェル１４、ｎ型のソース／ドレイン低濃度拡散層２２、ｎ型のソース／ドレイン高濃度拡散層２４は、実施例２では、図２に示すように、それぞれｎ型ウェル３６、ｐ型のソース／ドレイン低濃度拡散層３８、ｐ型のソース／ドレイン高濃度拡散層４０となる。尚、その他の実施例１と同一の構成については、同一の符号を附して説明を省略する。
【００２０】
さらに、実施例１では、ゲート電極１８側面にtensile膜２６を用いて、チャネル領域に引張応力を加えていたが、実施例２では、チャネル領域に圧縮応力を与えるcompressive膜４２をゲート電極１８上に成膜することにより、ＰＭＯＳトランジスタのチャネル領域の正孔の移動度を向上させ、ドレイン電流を向上させている。
【００２１】
また、本実施例も実施例１と同様、コンタクト３０の位置を、ソースコンタクト３２−ゲート電極１８間距離がドレインコンタクト３４−ゲート電極１８間距離よりも広くなるように形成し、コンタクトホール形成に伴うcompressive膜４２のソース側の膜量の減少を防いでいる。つまり、ソース側のゲート電極１８上側部のcompressive膜４２の膜量をドレイン側のゲート電極１８上側部のcompressive膜４２の膜量よりも増やすことができる。
【００２２】
以上より構成される本発明の実施例２に係る半導体装置であるＰＭＯＳトランジスタは、コンタクトの位置を、ソース側のコンタクト−ゲート電極間距離がドレイン側のコンタクト−ゲート電極間距離よりも広くなるように形成することにより、コンタクトホール形成に伴うcompressive膜のソース側の膜量の減少を減らすことができる。つまり、ソース側のゲート電極上側部のcompressive膜の膜量をドレイン側のゲート電極上側部のcompressive膜の膜量よりも増やすことができる。そのため、compressive膜により、ソース側からチャネル領域に適当な圧縮応力をかけることができるので、ＰＭＯＳトランジスタの面積を増加させること無く、ＰＭＯＳトランジスタのチャネル領域の正孔の移動度を向上させることができ、ドレイン電流を向上させることができる。
【００２３】
ここで、上記各実施例では、ＬＤＤ構造を有するＮＭＯＳトランジスタを例に説明したが、ＬＤＤ構造を有するＮＭＯＳトランジスタに限定されるわけではなく、その他のＮＭＯＳトランジスタにも適用することができ、ＭＯＳトランジスタにも限定されるものではない。
【実施例３】
【００２４】
本実施例の半導体装置は、上記各実施例のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含んだＳＲＡＭセルである。図３は、そのＳＲＡＭセルの構造を示す平面図であり、図４は、そのＳＲＡＭセルの構造を示すＡ−Ａ′面及びＢ−Ｂ’面の断面図である。尚、上記各実施例と同一の構成については、同一の符号を附して説明を省略する。
【００２５】
図３に示すように、ＳＲＡＭセル５０は、ＮＭＯＳトランジスタで構成される２つトランスファトランジスタ５２と、同じくＮＭＯＳトランジスタで構成される２つのドライバトランジスタ５４と、ＰＭＯＳトランジスタで構成される２つのロードトランジスタ５６で構成されている。
【００２６】
図３及び図４に示すように、ドライバトランジスタであるＮＭＯＳトランジスタ５４は、実施例１と同様の構成をしており、ソースコンタクト３２−ゲート電極１８間距離が、ドレインコンタクト３４−ゲート電極１８間距離よりも広く形成されている。また、ロードトランジスタであるＰＭＯＳトランジスタ５６は、上記ＮＭＯＳトランジスタ５４とは逆で、ソースコンタクト３２−ゲート電極１８間距離が、ドレインコンタクト３４−ゲート電極１８間距離よりも狭く形成されている。また、トランスファトランジスタ５２は、通常のＳＲＡＭセルのように、ソースとドレインのコンタクト３０のほぼ中央の位置にゲート電極が形成されている。
【００２７】
そして、ＮＭＯＳトランジスタ５４及びＰＭＯＳトランジスタ５６上には、tensile膜２６が成膜される。つまり、ドライバトランジスタであるＮＭＯＳトランジスタ５４のソース側のゲート電極１８側部及びソース上にtensile膜２６が厚く形成され、ロードトランジスタであるＰＭＯＳトランジスタ５６のドレイン側のゲート電極１８側部及びドレイン上にtensile膜２６が厚く形成されている。ここで、tensile膜２６は、ドライバトランジスタ５４及びロードトランジスタ５６上には成膜するが、トランスファトランジスタ５２上には、tensile膜２６を形成してもしなくてもどちらでもかまわない。トランスファトランジスタ５２は、ＮＭＯＳトランジスタであるので、トランスファトランジスタ５２上にtensile膜２６を成膜すれば、ドレイン電流の向上が期待できる。
【００２８】
次に、上記したＳＲＡＭセルが複数配置されたときのＳＲＡＭセル群の一例を図５に示す。図５は、そのＳＲＡＭセルの構造を示す平面図である。
【００２９】
図５に示すように、半導体基板上に複数のＳＲＡＭセルが配置されている。そして、ＳＲＡＭセルのゲート電極１８の内、ロードトランジスタ５６及びドライバトランジスタ５２のゲート電極１８は、実施例３と同様、ドライバトランジスタ５２では、ゲート電極１８−ソースコンタクト３２間がゲート電極１８−ドレインコンタクト３４間よりも広くなり、ロードトランジスタ５６では、ゲート電極１８−ソースコンタクト３２間がゲート電極１８−ドレインコンタクト３４間よりも狭くなるように配置されている。そして、ドライバトランジスタ５２及びロードトランジスタ５６上には、tensile膜２６が成膜され、ドライバトランジスタ５２のドレイン電流が向上される。以上より構成されるＳＲＡＭセル群のドライバトランジスタ５２及びロードトランジスタ５６の構成は、図４と同様であるので説明は省略する。
【００３０】
さらに、それぞれのＳＲＡＭセルの配置は、お互い点対称の関係にある。そうすることにより、合わせずれにより、一つのＳＲＡＭセルのドライバトランジスタ５２のゲート電極１８−ソースコンタクト３２間がゲート電極１８−ドレインコンタクト５６間よりも広い構成になっても、点対称の位置関係にあるもう一つのＳＲＡＭセルのドライバトランジスタ５２のゲート電極１８−ソースコンタクト３２間がゲート電極１８−ドレインコンタクト３４間よりも狭くなる構成になっている。
【００３１】
以上より構成される本発明の実施例３に係るＳＲＡＭセルは、ＮＭＯＳトランジスタのソース／ドレイン拡散層のコンタクトの位置を、ソース−ゲート電極間距離がドレイン−ゲート電極間距離よりも広くなるように形成することにより、ＮＭＯＳトランジスタのソース側のゲート電極及びソース上のtensile膜の膜量の減少を防ぐことができる。そして、ＰＭＯＳトランジスタのソース／ドレイン拡散層のコンタクトの位置を、ソース−ゲート電極間距離がドレイン−ゲート電極間距離よりも狭くなるように形成することにより、ＰＭＯＳトランジスタのソース側のゲート電極及びソース上のtensile膜の膜量を減らすことができる。そのため、ＮＭＯＳトランジスタ側では、ソース側からチャネル領域に引張応力をかけることができるので、チャネル領域の電子の移動度を向上させることができ、ドレイン電流を向上させることができる。また、ＰＭＯＳトランジスタでは、ソース側のtensile膜の膜量が少なく形成されるので、ＰＭＯＳトランジスタのtensile膜による特性劣化を小さくすることができる。以上より、ＰＭＯＳトランジスタの特性劣化を防ぎ、ＮＭＯＳトランジスタの特性を向上させることができるので、ＳＲＡＭセルの性能を向上させることができる。
【００３２】
ここで、本実施例では、tensile膜を用いていたが、圧縮応力を与えるcompressive膜を用いてもかまわない。その場合、ＰＭＯＳトランジスタのドレイン電流を向上させるために、ＰＭＯＳトランジスタのソース／ドレインのコンタクトの位置を、実施例２と同様、ソースコンタクト−ゲート電極間距離がドレインコンタクト−ゲート電極間距離より広くなるように形成し、ＮＭＯＳトランジスタのコンタクトの位置を、ＮＭＯＳトランジスタの性能が劣化しないコンタクトの位置である、ソースコンタクト−ゲート電極間距離がドレインコンタクト−ゲート電極間距離より狭くなるように形成する。
【実施例４】
【００３３】
図６は、本発明の実施例４に係る半導体装置のＳＲＡＭセルの構造を示す平面図であり、図７は、本発明の実施例４に係る半導体装置のＳＲＡＭセルの構造を示す図６のC−C′面及びＤ−Ｄ′面の断面図である。尚、上記各実施例と同一の構成については、同一の符号を附して説明を省略する。
【００３４】
本発明の実施例３との違いは、実施例３では、チャネル領域に引張応力を与えるtensile膜を用いていたが、本実施例では、図５、図６に示すように、それぞれのＭＯＳトランジスタのドレイン電流が向上する絶縁膜を用いてＳＲＡＭセル５０を構成している。つまり、ドライバトランジスタであるＮＭＯＳトランジスタ５４上にはtensile膜２６を、ロードトランジスタであるＰＭＯＳトランジスタ５６上には、compressive膜４２を成膜している。また、それぞれのＭＯＳトランジスタのコンタクト３０の位置は、上記各実施例と同様、それぞれのＭＯＳトランジスタのドレイン電流が向上するように、ソースコンタクト３２−ゲート電極１８間距離の方が、ドレインコンタクト３４−ゲート電極１８間距離よりも広く形成されている。ここで、トランスファトランジスタ５２は、通常のＳＲＡＭセルのように、ソースとドレインのコンタクトのほぼ中央の位置にゲート電極が形成されている。また、tensile膜２６及びcompressive膜４２は、ドライバトランジスタ５４及びロードトランジスタ５６上には成膜するが、トランスファトランジスタ５２上には、tensile膜２６及びcompressive膜４２どちらを形成してもよく、形成しなくてもかまわない。トランスファトランジスタ５２は、ＮＭＯＳトランジスタであるので、トランスファトランジスタ５２上にtensile膜２６を成膜すれば、ドレイン電流の向上が期待できる。
【００３５】
次に、上記したＳＲＡＭセルが複数配置されたときのＳＲＡＭセル群の一例を図８に示す。図８は、そのＳＲＡＭセルの構造を示す平面図である。
【００３６】
図８に示すように、半導体基板上に複数のＳＲＡＭセルが配置されている。そして、ＳＲＡＭセルのゲート電極１８の内、ロードトランジスタ５６及びドライバトランジスタ５２のゲート電極１８は、実施例４と同様、ドライバトランジスタ５２では、ゲート電極１８−ソースコンタクト３２間がゲート電極１８−ドレインコンタクト３４間よりも広く、ロードトランジスタ５６でも、ゲート電極１８−ソースコンタクト３２間がゲート電極１８−ドレインコンタクト３４間よりも広くなるように配置されている。そして、ドライバトランジスタ５２上には、tensile膜２６、ロードトランジスタ上には、compressive膜４２が成膜され、ドライバトランジスタ５２及びロードトランジスタ５６のドレイン電流が向上される。以上より構成されるＳＲＡＭセル群のドライバトランジスタ５２及びロードトランジスタ５６の構成は、図７と同様であるので説明は省略する。
【００３７】
さらに、それぞれのＳＲＡＭセルの配置は、図８に示すように、お互い点対称の関係にある。そうすることにより、合わせずれにより、一つのＳＲＡＭセルのドライバトランジスタ５２のゲート電極１８−ソースコンタクト３２間がゲート電極１８−ドレインコンタクト３４間よりも広い構成になっても、点対称の位置関係にあるもう一つのＳＲＡＭセルのドライバトランジスタ５２のゲート電極１８−ソースコンタクト３２間がゲート電極１８−ドレインコンタクト３４間よりも狭くなる構成になっている。
【００３８】
以上より構成されるＳＲＡＭセルは、ＳＲＡＭセルを構成するロードトランジスタ及びドライバトランジスタのソースコンタクト−ゲート電極間距離が、ドレインコンタクト−ゲート電極間距離よりも広く形成するので、コンタクトホール形成に伴う絶縁膜のソース側の膜量が減るのを防ぐことができる。つまり、ドライバトランジスタ及びロードトランジスタのソース側のゲート電極上側部のtensile膜及びcompressive膜の膜量をドレイン側のゲート電極上側部のtensile膜及びcompressive膜の膜量よりも増やすことができる。したがって、ＳＲＡＭセルを構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン電流を向上させることができ、実施例３以上にＳＲＡＭセルの性能を向上させることができる。
【００３９】
ここで、上記各実施例において、ＭＯＳトランジスタを例に説明してきたが、その他のトランジスタにも用いることができる。また、上記実施例３及び実施例４では、ＳＲＡＭセルを例に説明したが、その他のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含んだ半導体装置に用いることができる。
【００４０】
なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例１に係る半導体装置のＮＭＯＳトランジスタの構造を示す断面図。
【図２】本発明の実施例２に係る半導体装置のＰＭＯＳトランジスタの構造を示す断面図。
【図３】本発明の実施例３に係る半導体装置のＳＲＡＭセルの構造を示す平面図。
【図４】本発明の実施例３に係る半導体装置のＳＲＡＭセルの構造を示す図３のＡ−Ａ’面及びＢ−Ｂ´面の断面図。
【図５】本発明の実施例３に係る半導体装置のＳＲＡＭセルの構造を示す平面図。
【図６】本発明の実施例４に係る半導体装置のＳＲＡＭセルの構造を示す平面図。
【図７】本発明の実施例４に係る半導体装置のＳＲＡＭセルの構造を示す図５のＣ−Ｃ’面及びＤ−Ｄ´面の断面図。
【図８】本発明の実施例４に係る半導体装置のＳＲＡＭセルの構造を示す平面図。
【符号の説明】
【００４２】
１０  半導体基板
１２  素子分離領域
１４  ｐ型ウェル領域
１６  ゲート絶縁膜
１８  ゲート電極
２０  サイドウォール
２２  ｎ型ソース／ドレイン低濃度拡散層
２４  ｎ型ソース／ドレイン高濃度拡散層
２５  シリサイド
２６  tensile膜
２８  ＴＥＯＳ膜
３０  コンタクト
３２  ソースコンタクト
３４  ドレインコンタクト
３６  ｎ型ウェル領域
３８  ｐ型ソース／ドレイン低濃度拡散層
４０  ｐ型ソース／ドレイン高濃度拡散層
４２  compressive膜
５０  ＳＲＡＭセル
５２  トランスファトランジスタ（ＮＭＯＳトランジスタ）
５４  ドライバトランジスタ（ＮＭＯＳトランジスタ）
５６  ロードトランジスタ（ＰＭＯＳトランジスタ）
【図１】
0004768399.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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