(57)【特許請求の範囲】
【請求項１】
ソースまたはドレインとしてそれぞれ機能する２つの拡散層と制御ゲートと電荷蓄積層とを有するメモリセルであって隣接するメモリセルと前記拡散層を共有してなるｎ個（ｎは２以上の自然数）のメモリセルと、各制御ゲートに共通接続される一つのワード線と、各拡散層にそれぞれ接続される（ｎ＋１）本のビット線を有するメモリセルアレイを単位とし、さらに各ビット線が複数のメモリセルアレイ間で共通接続され、少なくとも一端のメモリセルの端のビット線が隣接セルから電気的に分離されている不揮発性メモリ装置において、前記メモリセルアレイの一端の第１セルから他端の第ｎセルへ順次書き込みを行う方法であって、
各セルへの書き込みは、当該セルの前記一端側をソースとして前記電荷蓄積層に電荷を注入する電荷注入工程と、
当該セルの前記一端側をソースとして前記電荷蓄積層に蓄積された電荷量を確認するベリファイ工程とを備え、
第１セルへの書き込み、第２セルへの書き込みを行った後に第１セルへの追加書き込みを行い、ｎが２より大きい場合は、さらに第ｍセル（ｍは２より大きくかつｎ以下の自然数）への書き込みを行った後に第（ｍ−１）セルへの追加書き込みを行うようにして、第１セルから第ｎセルまで順次書き込みを行うことを特徴とする書き込み方法。
【請求項２】
前記追加書き込みは、前記電荷注入工程と前記ベリファイ工程とを備える請求項１に記載の書き込み方法。
【請求項３】
前記電荷注入工程および前記ベリファイ工程は、各メモリセルを全て消去状態にしてから行われる請求項１または２に記載の書き込み方法。
【請求項４】
前記電荷注入工程が、ホットエレクトロンをメモリセルに注入する工程である請求項１〜３の何れか１つに記載の書き込み方法。
【請求項５】
前記電荷注入工程が、トンネリングエレクトロンをメモリセルに注入あるいは抽出する工程である請求項１〜３の何れか１つに記載の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ワード線を共有しかつ互いに隣接するメモリセル間でビット線を共有する複数の不揮発性メモリセルからなるメモリセルアレイの各メモリセルへの電荷注入方法および書き込み方法に関する。
【背景技術】
【０００２】
大容量の不揮発性メモリのビット当たりのコスト低減を図るうえで、ビットあたりのセル面積の縮小と、メモリセルの多値化が不可欠となっている。とりわけ、メモリセルの多値かのためには、閾値制御の精度向上が望まれている。
【０００３】
仮想接地構造を有するメモリセルアレイは、コンタクトおよびソース線が不要となるためにビットあたりのセル面積の縮小が可能であり、大容量化に適した構造を有するメモリセルアレイとして知られている。このメモリセルアレイにおいては、例えば、図１４に示すように、同一ワード線（ＷＬ）上に複数個のメモリセルトランジスタ（メモリセル：Ｃn）が直列接続されており、ワード線と直交するビット線には、各メモリセルのソースあるいはドレインが接続されている。そして、互いに隣接する２個のセルが、１本のビット線を共有する。
【０００４】
前述した高精度の閾値制御の観点から、このメモリセルアレイの中の選択メモリセルに対して読み出しまたは電荷注入を行う際に、選択セルのドレイン側に隣接するメモリセルのビット線であって、選択セルと共有しない側のビット線にカウンターバイアスを印加して隣接セルの影響を低減する必要がある。この理由を、以下に説明する。
【０００５】
図１４は、複数のメモリセルアレイを有するメモリ装置内のメモリセルＣｎへ電荷を注入する従来の電荷注入法において、各ビット線、ワード線に印加する電圧を示す説明図である。図１４に示すように、セルＣ(n,n)、Ｃ(n,n+1)、Ｃ(n,n+2)は、互いに同じワードライン（ＷＬｎ）に属し、Ｃ(n,n)が書き込み対象のセルである。また、セルＣ(n+1,n)、Ｃ(n+1,n+1)、Ｃ(n+1,n+2)は、互いに同じワードライン（ＷＬｎ＋１）に属し、書き込み対象セルＣ(n,n)とは異なるワードラインに属する。
【０００６】
セルＣ(n,n)の電荷蓄積層に電荷を注入する場合、Ｃ(n,n)の一方のソース／ドレインに接続されるビット線ＢＬｎには５Ｖの書き込み電圧Ｖｄｄ(n)を印加し、他方のソース／ドレインに接続されるビット線ＢＬn+1は接地してその電圧Ｖｄ(n-1)を０Ｖとする。これによって、セルＣ(n,n)のチャンネル領域においてピンチオフ領域が形成され高電界が形成されるためホットエレクトロンが発生する。このとき、制御ゲートが接続されるワード線に１０Ｖの電圧Ｖwl(n)を印加することにより、発生した電子がＳｉＯ２バリアーを越えて電荷蓄積層に注入される。
【０００７】
このとき、もしビット線ＢＬn+1が設置されていると、セルＣ(n,n+1)のチャンネル領域にも、ホットエレクトロンが発生し、セルＣ(n,n+1)の電荷蓄積層にも電荷の注入が行われてしまう。この誤書き込みを防止するためにビット線ＢＬn+1にＢＬnと同じ電圧のカウンターバイアスを印加する。同様にセルＣ(n,n+2)への誤書き込みを防止するために、ビット線ＢＬn+2にカウンターバイアスを印加する。
【０００８】
次に、読み出しを行う場合の駆動方法について説明する。図１３は、従来の読み出し方法でメモリセルアレイのメモリセルＣnを読み出す場合に、Ｃnおよび隣接セルＣn+1のソース／ドレインに接続される各ビット線に印加する電圧を示す説明図である。隣接セルＣn+1のしきい値が選択セルＣnより低い場合、選択セルＣnを読み出すために隣接セルのちきい値より高い読み出し電圧をワード線に印加すると、隣接するビット線ＢＬnを共有する隣接セルＣn+1もＯＮ状態になる。このとき、隣接セルＣn+1のビット線ＢＬnと、他方のビット線ビット線ＢＬn+1との電位に差があると、隣接セルＣn+1のチャンネルにリーク電流Ｉnoiseが流れる。リーク電流Ｉnoiseの流入によって、選択セルＣnのドレイン電流が見かけ上減少し、Ｉcell−Ｉnoiseになるからである。このとき、ドレイン電圧Ｖdに等しい程度のカウンターバイアスをビット線ＢＬn+1に印加することによって、隣接セルＣn+1のチャンネルを流れるＩnoiseを抑制することができ、選択セルＣnのドレイン電流に対するリーク電流Ｉnoiseの影響を低減することができる。これが、読み出し時にカウンターバイアスを印加することによる効果である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
メモリセルへの電荷注入時にカウンターバイアス印加した場合の課題について説明する。図１４に示すように、選択メモリセルＣ(n,n)への書き込み時に、隣接セルのビット線ＢＬn+1、ＢＬn+2に印加されたカウンターバイアスは、それらのビット線が共通接続される他のメモリセルアレイにかかる。他のメモリセルアレイ、例えば図１４のセルＣ(n+1,n)、Ｃ(n+1,n+1)、Ｃ(n+1,n+2)からなるメモリセルアレイの各制御ゲートが共通接続されるワード線には、誤書込み防止のために接地されている（Ｖwl(n+1)＝０）が、高いカウンターバイアス電圧が長時間印加されると、電荷蓄積層に注入された電子の一部がリークする。即ち、カウンターバイアスを印加したビット線に接続された非選択セルに、チャージロスが生じる。
【００１０】
次に、読み出しを行う場合の課題について説明する。図１３に示すように、前述した読み出し時の駆動方法において、選択セルＣnのドレイン（ＢＬn）電流はみかけ上、Ｉcell−Ｉnoiseとなり、Ｉnoiseは隣接セルＣn+1のしきい値に強く依存し、その隣接セルのしきい値が高ければ、Ｉnoiseが減少し、精度よく読みだすことが可能であるが、その隣接セルのしきい値が低ければ、Ｉnoiseが増加し、選択セルのしきい値がみかけ上高くなる。
【００１１】
書き込みにおいても、ベリファイ読み出しを行って所定の電荷が注入されたかどうかを確認しながら電荷蓄積層へ電荷を蓄積するので、Ｉnoiseが存在する状態にて、書き込みベリファイにおいて選択セルのしきい値を実際よりも高く判断してしまうと、所定の電荷が電荷蓄積層に蓄積されていなくても、書き込みを終了してしい、結果的に書き込みの誤差を生じる。
【００１２】
同一ワード線に直列接続された複数のセルを全て消去状態にした後、順次書き込みを行う場合、１つの選択セルＣnに電荷注入とベリファイ読み出しを繰り返してしきい値を精度良く制御したつもりでも、前述の書き込み誤差によって選択セルのしきい値が実際よりも高く判定されている。その後、ドレイン側の隣接セルＣn+1へ書き込みをおこない、書き込み後に隣のセルＣnの読み出しをおこなうと、隣接セルＣn+1のしきい値が高い状態にあるため、隣接セルがＯＦＦ状態になってそのチャンネル電流Ｉnoiseがセロに近く、Ｉsense≒Ｉcellとなる。つまり、ビット線ＢＬnに流れるセルＣnのドレイン電流が、隣接セルＣn+1の書き込み前よりも大きくなり、セルＣnのしきい値が低い方向にシフトしたように見えてしまう。
【００１３】
この発明は、このような事情を考慮してなされたもので、メモリセルへの書き込み後のしきい値をより精度よくすることができる電荷注入方法を提供する。
【課題を解決するための手段】
【００１４】
この発明は、ソース／ドレインと制御ゲートと電荷蓄積層を有するメモリセルであって隣接するメモリセルとソース／ドレインを共有する複数のメモリセルと、各制御ゲートに接続される一つのワード線と、各ソース／ドレインにそれぞれ接続される複数のビット線とで構成されるメモリセルアレイを単位とし、前記ビット線が複数のメモリセルアレイ間で共通接続される不揮発性メモリ装置において、
（１）メモリセルアレイの一端のメモリセルから他端のメモリセルへ順次書き込みを行う方法であって、前記ベリファイ読み出し工程においてメモリセルアレイのメモリセルをベリファイするときはメモリセルの一端側のビット線をドレイン（あるいはソース）として電圧を印加し、他端側ビット線をソースとして接地することによりメモリセルをベリファイすることを特徴とする方法、
（２）前記（１）の書き込みにおいて、更に、しきい値の微小なシフトを調整するために、ある第１セルの書き込み後に、第１セルの一端側の隣接セルのベリファイをおこない追加書き込みをおこない、しきい値の調整をおこないその精度を更に高めることを特徴とする方法
（３）選択メモリセルの電荷蓄積層に電荷を注入する方法であって、選択メモリセルの一方のソースに接続される第１ビット線を接地し、他方のドレインに接続される第２ビット線に書き込み電圧を印加し、選択メモリセルと第２ビット線を共有する隣接メモリセルの他のビット線である第３ビット線に書き込み電圧よりも低い第１バイアス電圧を印加する方法
を提供する。
【発明の効果】
【００１５】
この発明は、ソースまたはドレインとしてそれぞれ機能する２つの拡散層と制御ゲートと電荷蓄積層を有するメモリセルであって隣接するメモリセルと前記拡散層を共有する複数のメモリセルと、各制御ゲートに接続される一つのワード線と、各拡散層にそれぞれ接続される複数のビット線とで構成されるメモリセルアレイを単位とし、前記ビット線が複数のメモリセルアレイ間で共通接続される不揮発性メモリ装置において、選択メモリセルの電荷蓄積層に電荷を注入する方法であって、選択メモリセルの一方の前記拡散層に接続される第１ビット線に第１書込み電圧を印加し、他方の拡散層に接続される第２ビット線に第２書込み電圧を印加し、選択メモリセルと第２ビット線を共有する隣接メモリセルの他のビット線である第３ビット線に書き込み電圧よりも低い第１バイアス電圧を印加することを特徴とする電荷注入方法を提供する。
【００１６】
前記電荷注入方法は、選択メモリセルと第２ビット線を共有する隣接メモリセルの他のビット線である第３ビット線に書き込み電圧よりも低い第１バイアス電圧を印加するので、第３ビット線が共通接続される他のメモリセルのチャージロスを抑制することができ、従って、カウンターバイアスによる非選択メモリセルのしきい値変化を抑制し、書き込み後のしきい値をより精度よくすることができる。換言すれば、非選択セルへの電荷注入を低減し、閾値電圧を高精度に制御することができる。
ここで前記電荷蓄積層は、たとえばＳｉＯ2膜を用いるものであってもよいが、これに限定されるものではなく、たとえばＳｉＮ膜などのトラッピング膜を用いるものであってもよい。
【００１７】
前記第１バイアス電圧が、第１電圧の２０〜９０％の範囲内の電圧であってもよい。このようにすれば、カウンターバイアスによる非選択メモリセルのしきい値変化を抑制し、かつ隣接メモリセルに誤って電荷が注入される事象を抑制できるので、非選択メモリセルおよび隣接メモリセルの書き込み後のしきい値をより精度よくすることができる。
【００１８】
前記第３ビット線を前記隣接メモリセルと共有する非隣接メモリセルの他のビット線である第４ビット線に、第１バイアス電圧より低いバイアス電圧をさらに印加してもよい。このようにすれば、第４ビット線にもカウンターバイアスを印加して非隣接メモリセルへ誤って電荷が注入される事象を抑制でき、非隣接メモリセルについても書き込み後のしきい値をより精度よくすることができる。
【００１９】
あるいは、前記第３ビット線を前記隣接メモリセルと共有する非隣接メモリセルの他のビット線である第４ビット線をフローティング状態にしてもよい。このようにすれば、第４ビット線をフローティング状態にすることによって非隣接メモリセルへ誤って電荷が注入される事象を抑制でき、非隣接メモリセルについても書き込み後のしきい値をより精度よくすることができる。
【００２０】
同一メモリセルアレイ内で書き込み対象メモリセルより一端側にあるビット線の数と他端側にあるビット線の数とで数が少ない方の側に属するビット線に電圧を印加し、他方の側のビット線を接地するようにしてもよい。このようにすれば、カウンターバイアスを印加するビット線の数が少なくなるので、カウンターバイアスによってチャージロスが発生する可能性のある非選択メモリセルの数を少なくすることができる。従って、書き込み後のしきい値をより精度よくすることができる。
【００２１】
また、この発明は、ソースまたはドレインとしてそれぞれ機能する２つの拡散層と制御ゲートと電荷蓄積層とを有するメモリセルであって隣接するメモリセルと前記拡散層を共有する複数のメモリセルと、各制御ゲートに接続される一つのワード線と、各拡散層にそれぞれ接続される複数のビット線を有するメモリセルアレイを単位とし、前記ビット線が複数のメモリセルアレイ間で共通接続され、少なくとも一端のメモリセルの端のビット線が隣接セルから電気的に分離されている不揮発性メモリ装置において、メモリセルアレイの一端のメモリセルから他端のメモリセルへ順次書き込みを行う方法であって、前記電荷蓄積層に電荷を注入する電荷注入工程と、前記電荷蓄積層に蓄積された電荷量を確認するベリファイ工程とを備え、前記ベリファイ工程において各セルの一端側ビット線をドレインとすることによりメモリセルをベリファイすることを特徴とする書き込み方法を提供する。
この書き込み方法によれば、ベリファイ読み出し時に隣接メモリセルの影響による誤差を抑制し、より正確にベリファイ読み出しを行うことができる。従って、より正確に電荷注入を行って書き込み後のしきい値の精度を向上させることができる。換言すれば、選択セルの閾値に影響するドレイン側の隣接セルの閾値の変動を低減することができる。
【００２２】
さらに、この発明は、ソースまたはドレインとしてそれぞれ機能する２つの拡散層と制御ゲートと電荷蓄積層とを有するメモリセルであって隣接するメモリセルと前記拡散層を共有する複数のメモリセルと、各制御ゲートに接続される一つのワード線と、各拡散層にそれぞれ接続される複数のビット線を有するメモリセルアレイを単位とし、前記ビット線が複数のメモリセルアレイ間で共通接続され、少なくとも一端のメモリセルの端のビット線が隣接セルから電気的に分離されている不揮発性メモリ装置において、メモリセルアレイの前記一端のメモリセルから他端のメモリセルへ順次書き込みを行う方法であって、前記電荷蓄積層に電荷を注入する電荷注入工程と、前記電荷蓄積層に蓄積された電荷量を確認するベリファイ工程とを備え、前記ベリファイ工程において選択セルの前記一端側ビット線をドレインとすることにより当該メモリセルをベリファイし、選択セルへの書き込みが終わった後、選択セルの前記一端側にあるセルをベリファイした結果に基づいてベリファイしたセルに追加書き込みをおこなうことを特徴とする書き込み方法を提供する。
この書き込み方法によれば、ベリファイ読み出し時に隣接メモリセルの影響による誤差を抑制し、より正確にベリファイ読み出しを行うことができる。従って、より正確に電荷注入を行って書き込み後のしきい値の精度を向上させることができる。換言すれば、選択セルの閾値に影響するソース側の隣接セルの影響を、追加書き込みを行うことによって更に微調整することができる。
【００２３】
さらにまた、この発明は、ソースまたはドレインとしてそれぞれ機能する２つの拡散層と制御ゲートと電荷蓄積層とを有するメモリセルであって隣接するメモリセルと前記拡散層を共有する複数のメモリセルと、各制御ゲートに接続される一つのワード線と、各拡散層にそれぞれ接続される複数のビット線を有するメモリセルアレイを単位とし、前記ビット線が複数のメモリセルアレイ間で共通接続され、少なくとも一端のメモリセルの端のビット線が隣接セルから電気的に分離されている不揮発性メモリ装置において、メモリセルアレイの一端のメモリセルから他端のメモリセルへ順次書き込みを行う方法であって、前記電荷蓄積層に電荷を注入する電荷注入工程と、前記電荷蓄積層に蓄積された電荷量を確認するベリファイ工程とを備え、前記ベリファイ工程において各セルの一端側ビット線をソースとすることによりメモリセルをベリファイすることを特徴とする書き込み方法を提供する。
この書き込み方法によれば、ベリファイ読み出し時に隣接メモリセルの影響による誤差を抑制し、より正確にベリファイ読み出しを行うことができる。従って、より正確に電荷注入を行って書き込み後のしきい値の精度を向上させることができる。換言すれば、選択セルの閾値に影響するソース側の隣接セルの閾値変動を低減することができる。
【００２４】
あるいはまた、この発明は、ソースまたはドレインとしてそれぞれ機能する２つの拡散層と制御ゲートと電荷蓄積層とを有するメモリセルであって隣接するメモリセルと前記拡散層を共有する複数のメモリセルと、各制御ゲートに接続される一つのワード線と、各拡散層にそれぞれ接続される複数のビット線を有するメモリセルアレイを単位とし、前記ビット線が複数のメモリセルアレイ間で共通接続され、少なくとも一端のメモリセルの端のビット線が隣接セルから電気的に分離されている不揮発性メモリ装置において、メモリセルアレイの前記一端のメモリセルから他端のメモリセルへ順次書き込みを行う方法であって、前記電荷蓄積層に電荷を注入する電荷注入工程と、前記電荷蓄積層に蓄積された電荷量を確認するベリファイ工程とを備え、前記ベリファイ工程において選択セルの前記一端側ビット線をソースとすることにより当該メモリセルをベリファイし、選択セルへの書き込みが終わった後、選択セルの前記一端側にあるセルをベリファイした結果に基づいてベリファイしたセルに追加書き込みをおこなうことを特徴とする書き込み方法を提供する。
この書き込み方法によれば、ベリファイ読み出し時に隣接メモリセルの影響による誤差を抑制し、より正確にベリファイ読み出しを行うことができる。従って、より正確に電荷注入を行って書き込み後のしきい値の精度を向上させることができる。換言すれば、選択セルの閾値に影響するドレイン側の隣接セルの影響を、追加書き込みを行うことによって更に微調整することができる。
【００２５】
前述の書込み方法が、書き込み時に選択セルの一端側にあるビット線をドレインとするものであってもよい。
【００２６】
また、前記電荷注入工程が、ホットエレクトロンをメモリセルに注入する工程であってもよい。
あるいは、前記電荷注入工程が、トンネリングエレクトロンをメモリセルに注入あるいは抽出する工程であってもよい。
あるいは、前記電荷注入工程が、ホットホールをメモリセルに注入する工程であってもよい。あらゆる注入方法を含む。
また、前述の電荷注入方法において、前記メモリ装置が、複数のメモリセルがマトリクス状に配置され、ロー方向に配置するメモリセルが２以上にセグメント化されてなる不揮発性メモリ装置であって、ロー方向における前記制御ゲートが同一ワード線に接続され、
カラム方向に配置する複数のメモリセルにおける前記拡散層が、それぞれ同一ビット線に接続され、かつ、同一セグメントにおけるメモリセルの前記ビット線が、他のセグメントとのビット線と電気的に分離されたメモリ装置であってもよい。
さらに、前述の電荷注入方法において、前記ビット線が、階層化されたサブビット線とメインビット線とから構成されてなり、前記サブビット線が、前記拡散層にそれぞれ接続されており、前記メインビット線が、選択トランジスタを介して、隣接するセグメントにおけるメモリセルにそれぞれ接続された２本のサブビット線と共有接続されたメモリ装置であってもよい。
あるいは、前述の電荷注入方法において、前記メモリ装置が、前記セグメントがさらにサブセグメント化され、前記メインビット線が、前記選択トランジスタを介して、隣接するサブセグメントにおけるメモリセルにそれぞれ接続された２本のサブビット線と共有接続されたメモリ装置であってもよい。
【発明を実施するための最良の形態】
【００２７】
以下、図面を用いてこの発明をさらに詳述する。以下の説明により、この発明をよりよく理解することが可能であろう。なお、以下の説明によってこの発明が限定されるものではない。
【００２８】
（実施の形態１）
この実施形態では、メモリセルアレイへの書き込み方法について説明する。
図２は、この発明に係るメモリセルアレイの構成の一例を示す説明図である。図２（ａ）に示すように、１本のワード線（ＷＬ）上にｎ個のメモリセルトランジスタ（メモリセルＣ1〜Ｃn）が直列接続されており、ビット線ＢＬ1〜ＢＬn-1は、各ビット線を挟む隣接セルに共有されている。同一ワード線に接続された複数のメモリセルのうち、少なくとも、一方端のビット線ＢＬ0は、メモリセルＣ1のみに接続され、隣接セルと共有されていない。
【００２９】
このような構成のメモリセルアレイに対して、書き込み後のしきい値を精度よくするための書き込みは、一方端側から多端側のメモリセルへシーケンシャルベリファイ書き込みを行うことが好ましい。まず、最もビット線ＢＬ0に近いセルＣ1に書き込みを行う。なお、メモリセルＣ1のセルＣ2側のソース／ドレインはビット線ＢＬlに接続されている。ワード線ＷＬに１０Ｖを印加し、ビット線ＢＬ0接地し、ビット線ＢＬ1に書き込み電圧として５Ｖを印加する。そして、他のビット線（ＢＬ2〜ＢＬn）に前記書き込み電圧より低い電圧として３．５Ｖの電圧を印加する。これにより、チャネルホットエレクトロンにより、メモリセルアレイ中のメモリセルＣ1にのみ電荷の注入が行われる。
【００３０】
電荷注入後、メモリセルＣ1のベリファイ読み出しを行う。ベリファイ読み出し時は、ワード線ＷＬに５Ｖを印加し、ビット線ＢＬ0にドレイン電圧として１Ｖを印加し、他のビット線（ＢＬ1〜ＢＬn）を接地する。
【００３１】
セルＣ1の書き込み終了後、セルＣ2に書き込みを行う。このとき、ビット線ＢＬ2をドレインとして用い、書き込み電圧として５Ｖを印加する。また、ＢＬ1をソースとして用い、接地する。ビット線ＢＬ0を接地し、ビット線ＢＬ3〜ＢＬnには、カウンターバイアスとして前記書き込み電圧よりも低い３．５Ｖの電圧を印加する。これにより、チャネルホットエレクトロンにより、セルＣ2への電荷注入が行われる。ここで、ビット線ＢＬ3〜ＢＬnにカウンターバイアスを印加することによって、隣接メモリセルＣ3に誤って電荷注入されることを防止できる。
【００３２】
電荷注入後、メモリセルＣ2のベリファイ読み出しを行う。ベリファイ読み出し時は、ワード線ＷＬに５Ｖを印加し、ビット線ＢＬ0にカウンターバイアスとして１Ｖを印加し、ビット線ＢＬ1にドレイン電圧として１Ｖを印加し、他のビット線（ＢＬ1〜ＢＬn）を接地する。これにより、メモリセルＣ1のベリファイ読み出しを行い、しきい値を確認することができる。また、メモリセルＣ2のドレイン側にあるセルＣ1の書き込みは既に終了しているので、セルＣ2のしきい値が変化することによってセルＣ1のしきい値がシフトすることはない。
【００３３】
以降、セルＣ3〜Ｃnにも順次書き込みを行う。
表１は、各メモリセルへの電荷注入の際に各ビット線に印加する電圧を示す表である。
【００３４】
前記書き込みにおいて、選択セルの一端側ビット線をソースとし、他端側のビット線をドレインとし電圧を印加する。他端側のセルは消去状態でしきい値が低いため、チャージロスを大幅に低減できる。
【表１】
0004716852.tif 000002
【００３５】
また、表２は、各メモリセルへのベリファイ読み出しの際に各ビット線に印加する電圧を示す表であって、一端側のビット線をドレインとする場合に各ビット線に印加する電圧を示す表である。
【表２】
0004716852.tif 000003
また、表３は、各メモリセルへのベリファイ読み出しの際に各ビット線に印加する電圧を示す表であって、一端側のビット線をソースとする場合に各ビット線に印加する電圧を示す表である。
【表３】
0004716852.tif 000004
【００３６】
このように、上記のようなシーケンシャル・プログラム方式によって一方の端または書き込み済みメモリセル側のソース／ドレインをドレインとして用いて順番に書き込みを行うことにより、隣接メモリセルの影響をなくし、しきい値を精度よく制御することが可能となる。
【００３７】
さらに、メモリセルアレイへの書込み方法は、以下のようにしてもよい。以下は、書き込みによって各メモリセルの閾値が高くなる場合に適用可能な方法である。
図２（ａ）のメモリセルアレイにおいて、最初は全てのメモリセルが消去状態で、そのしきい値が低い状態にあるとする。最初に、メモリセルＣ1に対して、ビット線ＢＬ0側をソースとして書込みを行うと、隣接セルＣ2のリーク電流のためにＣ1の見かけのしきい値は、実際のしきい値より高くみえる。その後、メモリセルＣ2に対して、ビット線ＢＬ1側をソースとして書込みを行ってそのしきい値が高くなると、メモリセルＣ1の見かけのしきい値が、メモリセルＣ2への書込み前に比べて低く見える。そこで、Ｃ1のしきい値を精度よく制御するために、改めてメモリセルＣ1への追加書込みを行う。
【００３８】
続いて、メモリセルＣ2の他端側のメモリセルＣ3に対して、ビット線ＢＬ2側をソースとして書込みを行い、メモリセルＣ3への書込み後に、メモリセルＣ2への追加書込みを行う。前記追加書込みの理由は、メモリセルＣ1への追加書込みと同様である。
以下、メモリセルＣ3〜Ｃn-1についても、同様に追加書込みを行う。
【００３９】
表４は、前述の手順で各メモリセルへの電荷注入を行う際に各ビット線に印加する電圧を示す表である。
【表４】
0004716852.tif 000005
【００４０】
また、表５は、各メモリセルへのベリファイ読み出しの際に各ビット線に印加する電圧を示す表であって、一端側のビット線をソースとする場合に各ビット線に印加する電圧を示す表である。
【表５】
0004716852.tif 000006
【００４１】
（実施の形態２）
この実施形態では、カウンターバイアス電圧の適正値について説明する。
ここで、電荷注入の際に、カウンターバイアスとして印加する電圧が高すぎると、ビット線に共通接続された非選択メモリセルのフローティングゲートから注入された電荷がリークする現象（チャージロス）が発生し、非選択メモリセルのしきい値が低くなってしまう。そこで、電荷注入の際にビット線に印加するカウンターバイアス電圧として適当な値を選択する必要がある。
【００４２】
図１は、図１４と同じ構成のメモリセルアレイにこの発明にかかる電荷注入方法を適用する場合の各ビット線、ワード線への印加電圧を示す説明図である。図１において、ビット線Ｂn+1に印加するカウンターバイアス電圧Ｖdi(n+1)を書き込み電圧Ｖddと同じ値にした場合、非選択メモリセルのチャージロスが無視できない。そこで、カウンターバイアス電圧Ｖdiとして書き込み電圧Ｖddよりも低い電圧を選択する。
【００４３】
図３は、この発明に係る非選択メモリセルのチャージロスに対するカウンターバイアス電圧の影響を示すグラフである。図３（ａ）の横軸は、書き込み電圧Ｖddに対するカウンターバイアス電圧Ｖdiの比であり、縦軸は、チャージロス不良を発生するまでの時間（ディスターブ耐性）を示している。縦軸は相対比である。また、図３（ｂ）は、隣接セルへの誤書き込みに対するカウンターバイアス電圧の影響を示すグラフである。図３（ｂ）の横軸は、書き込み電圧Ｖddに対するカウンターバイアス電圧Ｖdiの比であり、縦軸は、チャージロス量（しきい値のシフト量）である。
【００４４】
図３（ａ）から、カウンターバイアスＶdiをＶddより、１０％低くすれば、ディスターブ耐性を１桁程度改善できることがわかる。従って、好適な範囲は、Ｖdi／Ｖddが９０％以下の範囲である。またＶdiをＶddの２０％以下にすると、しきい値変化が０．２Ｖ以上になり、隣接セルＣ(n,n+1)の誤書き込みの発生がする。以上の結果からＶdiはＶddの２０％〜９０％が好ましいカウンターバイアス電圧の範囲であることがわかる。
また、さらに好ましい範囲は、ディスターブ耐性がさらに１桁程度改善され、しきい値変化が０．１Ｖ程度になる４０％〜８０％である。また、特に好ましい値は、７０％である。特に好ましい値は、例えば、Ｖdd＝５Ｖの場合の３．５Ｖに相当する。
【００４５】
（実施の形態３）
この実施の形態においては、メモリセルアレイ内の書き込み対象セルと、隣接セルのビット線以外のビット線に印加するカウンターバイアス電圧について説明する。
図４は、４つのメモリセルＣ1〜Ｃ4を有するメモリセルアレイの最後のメモリセルＣ4に書き込みを行う場合に、各ビット線に印加するカウンターバイアス電圧の例を示す説明図である。図４で、方法１〜３は、ＢＬ0〜ＢＬ2の電圧が互いに異なり、ＢＬ3、ＢＬ4の電圧は互いに等しい。いずれの方法においても、メモリセルＣ1，Ｃ2への誤書き込みを防ぐとともに、各ビット線ＢＬ0〜ＢＬ4に共通接続される他のメモリセルアレイ（不図示）内のメモリセルのチャージロスを抑制することを目的とする。
【００４６】
図４で、方法１は、カウンターバイアス電圧を印加すべきビット線ＢＬ0〜ＢＬ2の全てに、同一の電圧３．５Ｖを印加している。この方法の利点は、印加電圧の種類が少なく、回路構成が単純な点にある。
方法２は、ＢＬ2に３．５Ｖを印加し、ＢＬ1をフローティングあるいは接地状態にする。この方法の利点は、カウンターバイアス印加される非選択ビット線の数が少なくてすむため、非選択セルのドレインストレス時間を低減できる点にある。
【００４７】
方法３は、ＢＬ2に３Ｖ、ＢＬ1に２Ｖを印加し、ＢＬ0をフローティングあるいは接地状態にする。この方法の利点は、各非選択セルのソース・ドレイン間電圧を小さくできホットエレクトロン書き込みによる誤書き込み耐性を向上できる点にある。
【００４８】
（実施の形態４）
この実施の形態では、書き込み対象メモリセルと隣接メモリセル以外のメモリセルのビット線へ印加すべきカウンターバイアスについて説明する。
図５は、この実施の形態に係るメモリセルアレイの構成を示す説明図である。図５に示すメモリセルアレイは、２ｎ個のメモリセル（Ｃ1〜Ｃ2n）を有する。また、両端のビット線ＢＬ0，ＢＬ2nは１つのメモリセルのソース／ドレインだけに接続されている。即ち、ＢＬ0はセルＣ1、ＢＬ2nはセルＣ2nにそれぞれ接続され、隣接セルと共有されていない。図５のメモリセルアレイのメモリセルに対して、Ｃ1、Ｃ2、…、Ｃn、Ｃn+1、…、Ｃ2n-1、Ｃ2nの順で書き込みを行う。
【００４９】
表６は、各メモリセルへの電荷注入の際に各ビット線に印加する電圧を示す表である。
【表６】
0004716852.tif 000007
【００５０】
また、表７は、各メモリセルへのベリファイ読み出しの際に各ビット線に印加する電圧を示す表である。
【表７】
0004716852.tif 000008
【００５１】
表６に示すように、セルＣ1への電荷注入時は、ＢＬ0に接続されるソース／ドレインをドレインとして書き込み電圧を印加し、ＢＬ1に接続されるソース／ドレインをソースとして接地する。また、他のビット線を接地する。
【００５２】
次に、セルＣ2への電荷注入時は、ＢＬ1に接続されるソース／ドレインをドレインとして書き込み電圧を印加し、ＢＬ2に接続されるソース／ドレインをソースとして接地する。また、ＢＬ0にカウンターバイアスを印加する。他のビット線は接地する。以降、セルＣ3〜Ｃnへの電荷注入も、セルＣ1側をドレインとして電荷注入を行う。
【００５３】
次に、セルＣn+1へ電荷注入をする場合には、セルＣ2n側に接続されるソース／ドレインをドレインとし、当該ソース／ドレインに接続されるビット線ＢＬn+1に書き込み電圧を印加し、セルＣ1側に接続されるビット線ＢＬnに書き込み電圧を印加する。そして、セルＣ2n側のビット線ＢＬn+2〜ＢＬ2nにカウンターバイアスを印加する。セルＣn+2〜Ｃ2nへの電荷注入も、セルＣ2n側をドレインとして電荷注入を行う。
【００５４】
前述のように、カウンターバイアス電圧を印加する非選択ビット線の数を少なくするように、ドレインとして機能させるソース／ドレインを選択することによりディスターブ耐性を確保する。
【００５５】
（実施の形態５）
この発明に係るメモリセルは、初期状態で、全てのセルが消去されることによりそのしきい値が低く設定され、ホットエレクトロン書き込みにより、そのしきい値が高くされるものであってもよい。メモリセルが消去されることによりそのしきい値が高く設定され、トンネリングエレクトロン書き込みにより、そのしきい値が低くされるものであってもよい。
【００５６】
図６は、この発明に係るメモリセルの消去のメカニズムを示す説明図である。図６（ａ）は、ホットエレクトロン書き込みを示す。ホットエレクトロン書き込みは、一般的な書き込み方法であり、ドレイン近傍の空乏層に高電界を印加することにより、ホットエレクトロンによる電荷注入を行う。図６（ｂ）は、トンネリングエレクトロン書き込みの例を示す。図６（ｂ）のように、ビット線がＮ＋拡散層で形成されたドレインとＮ−拡散層で形成されたソースより形成されているコンタクトレスアレイにおいて、トンネルエレクトロン書き込みが可能である。
【００５７】
（実施の形態６）
この実施の形態では、図２（ａ）のメモリセルアレイをセグメントの単位として、複数のメモリセルアレイを含み、実施の形態１〜４の書き込み方法が適用できるように構成されたメモリ装置について説明する。
【００５８】
図７は、この発明の書き込み方法が適用可能なメモリ装置の構成の一例を示す説明図である。図７に示すメモリ装置は、１本の主ビット線ＭＢＬが、隣接する２つのメモリセルアレイのサブビット線ＳＢＬにて共有されており、これらのサブビット線ＳＢＬは、それぞれ２個の選択トランジスタＳＧ１、ＳＧ２を介して主ビット線ＭＢＬに接続されている。これにより、同一メモリセルアレイにおけるメモリセルの各サブビット線に接続された選択トランジスタＳＧ１のゲートに、同一電位を与えることができる。また、選択トランジスタＳＧ１及びＳＧ２のゲートに異なる電圧を印加することにより、隣接するメモリセルアレイで異なる電位を与えることができる。なお、図７では、２つのメモリセルアレイにて主ビット線を共有しているが、３つ、４つ、５つ以上のメモリセルアレイにて主ビット線を共有していてもよい。
【００５９】
このような構造では、選択トランジスタＳＧ１をオン状態にし、選択トランジスタＳＧ２をオフ状態にすることにより、メモリセルアレイ１のセルに書き込みができる。この際のメモリセルアレイ２のサブビット線ＳＢＬはフローティング状態であり、メモリセルアレイ２のセルへは書き込みが行われない。メモリセルアレイ２のセルへの書き込みは、同様に行うことができる。これにより、２個のメモリセルアレイによって１ビット書き込みが可能となる。なお、このような接続を有するメモリセルアレイは、表１、２に示す電圧を各ビット線に印加して書き込みを行うことができる。ただし、印加電圧は、表１、２に示した値に限定されるものではなく、これらに準じて適宜調節することができる。
【００６０】
図８は、この発明の書き込み方法が適用可能なメモリ装置の異なる構成例を示す説明図である。図８に示すメモリ装置は、２つの隣接メモリセルアレイのソースを向い合わせて配置しており、１本の主ビット線ＭＢＬが、隣接するメモリセルアレイのサブビット線ＳＢＬにて、共有されている。これらのサブビット線ＳＢＬは、それぞれ２個の選択トランジスタＳＧ１、ＳＧ２を介して主ビット線ＭＢＬに接続されており、ソースＳＬが同一ワード線に接続された、異なるメモリセルアレイで共有されている。なお、このような接続を有するメモリセルアレイは、表１、２に示す電圧を各ビット線に印加して書き込みを行うことができる。
【００６１】
図９は、この発明の書き込み方法が適用可能なメモリ装置のさらに異なる構成例を示す説明図である。図９に示すメモリ装置は、２つの隣接メモリセルアレイのドレインを向い合わせて配置しており、１本の主ビット線ＭＢＬが、隣接するメモリセルアレイのサブビット線ＳＢＬにて共有されている。これらのサブビット線ＳＢＬは、それぞれ２個の選択トランジスタＳＧ１、ＳＧ２を介して主ビット線ＭＢＬに接続されており、ソースＳＬ線は同一ワード線に接続された、異なるメモリセルアレイで共有されている。なお、このような接続を有するメモリセルアレイは、表１、２に示す電圧を各ビット線に印加して書き込みを行うことができる。
【００６２】
図１０は、この発明の書き込み方法が適用可能なメモリ装置のさらに異なる構成例を示す説明図である。図１０に示すメモリ装置は、２つの隣接サブメモリセルアレイのドレインを向い合わせて配置しており、ソースは、選択トランジスタを介することなく、隣接サブメモリセルアレイのソースと共有しており、１本の主ビット線ＭＢＬが、隣接するサブメモリセルアレイのサブビット線ＳＢＬにて共有されている。これらのサブビット線ＳＢＬは、それぞれ２個の選択トランジスタＳＧ１、ＳＧ２を介して主ビット線ＭＢＬに接続されている。ソース線ＳＬは異なるメモリセルアレイで共有されている。なお、このような接続を有するメモリセルアレイは、表１、２に示す電圧を各ビット線に印加して書き込みを行うことができる。
【００６３】
図１１は、この発明の書き込み方法が適用可能なメモリ装置のさらに異なる構成例を示す説明図である。図１１に示すメモリ装置は、１つのメモリセルアレイが、隣接する２つのメモリセルアレイとの間で、主ビット線ＭＢＬを共有している。これにより、３つのメモリセルアレイによって１ビットを書き込むことができる。なお、このような接続を有するメモリセルアレイは、表１、２に示す電圧を各ビット線に印加して書き込みを行うことができる。
【００６４】
図１２に示すメモリ装置は、１つのメモリセルアレイが２つのサブメモリセルアレイから構成されており、１つのサブメモリセルアレイが、隣接する２つのサブメモリセルアレイとの間で、ソース同士及びドレイン同士が向かい合うように配置している。ソースは、選択トランジスタを介することなく、隣接する２つのサブメモリセルアレイとの間で、ソースを共有している。ソースは、異なるサブメモリセルアレイ間にて共有が可能である。また、１本の主ビット線ＭＢＬが、これらのサブメモリセルアレイのサブビット線に共有されている。これにより、３つのサブメモリセルアレイによって１ビットを書き込むことができる。なお、このような接続を有するメモリセルアレイは、表２に示す電圧を各ビット線に印加して書き込みを行うことができる。
【００６５】
以上に述べた実施の形態の他にも、この発明について種々の変形例があり得ることは明らかである。そのような変形例は、この発明の特徴及び範囲に属さないと解釈されるべきものではない。そのような変形例が、この発明の特許請求の範囲に含まれることを意図したものであることは、この技術分野の通常の知識を有するものにとって明らかである。
【図面の簡単な説明】
【００６６】
【図１】メモリセルアレイにこの発明にかかる電荷注入方法を適用する場合の各ビット線、ワード線への印加電圧を示す説明図である。（実施の形態２）
【図２】この発明に係るメモリセルアレイの構成の一例を示す説明図である。（実施の形態１）
【図３】この発明に係る非選択メモリセルのチャージロスに対するカウンターバイアス電圧の影響を示すグラフである。
【図４】４つのメモリセルＣ1〜Ｃ4を有するメモリセルアレイの最後のメモリセルＣ4に書き込みを行う場合に、各ビット線に印加するカウンターバイアス電圧の例を示す説明図である。
【図５】実施の形態４に係るメモリセルアレイの構成を示す説明図である。
【図６】この発明に係るメモリセルの消去のメカニズムを示す説明図である。（実施の形態５）
【図７】この発明の書き込み方法が適用可能なメモリ装置の構成の一例を示す説明図である。（実施の形態６）
【図８】この発明の書き込み方法が適用可能なメモリ装置の異なる構成例を示す説明図である。（実施の形態６）
【図９】この発明の書き込み方法が適用可能なメモリ装置のさらに異なる構成例を示す説明図である。（実施の形態６）
【図１０】この発明の書き込み方法が適用可能なメモリ装置のさらに異なる構成例を示す説明図である。（実施の形態６）
【図１１】この発明の書き込み方法が適用可能なメモリ装置のさらに異なる構成例を示す説明図である。（実施の形態６）
【図１２】この発明の書き込み方法が適用可能なメモリ装置のさらに異なる構成例を示す説明図である。（実施の形態６）
【図１３】従来の読み出し方法でメモリセルアレイのメモリセルＣnを読み出す場合に、各ビット線に印加する電圧を示す説明図である。
【図１４】従来の電荷注入法において、各ビット線、ワード線に印加する電圧を示す説明図である。
【符号の説明】
【００６７】
１    メモリセルアレイ
【図１】
0004716852.tif 000009
【図２】
0004716852.tif 000010
【図３】
0004716852.tif 000011
【図４】
0004716852.tif 000012
【図５】
0004716852.tif 000013
【図６】
0004716852.tif 000014
【図７】
0004716852.tif 000015
【図８】
0004716852.tif 000016
【図９】
0004716852.tif 000017
【図１０】
0004716852.tif 000018
【図１１】
0004716852.tif 000019
【図１２】
0004716852.tif 000020
【図１３】
0004716852.tif 000021
【図１４】
0004716852.tif 000022