(57)【特許請求の範囲】
【請求項１】
入力信号を受ける第１入力端子と第１出力端子とを有し、クロック信号に基づいて生成される第１動作タイミング信号に応答して動作を行なう第１ラッチ回路と、
前記入力信号を受ける第２入力端子と第２出力端子とを有し、前記クロック信号に基づいて生成される第２動作タイミング信号に応答して動作を行なう第２ラッチ回路と、
前記第１出力端子からの第１出力信号を受ける第３入力端子と、前記第２出力端子からの第２出力信号を受ける第４入力端子と、第３出力端子とを有する選択回路とを備え、
前記選択回路は、前記第１出力信号に対応した信号を前記第３出力端子に伝える第１動作と、前記第１出力信号と第２出力信号とが異なるときに前記第１出力信号に代えて第２出力信号を前記第３出力端子に伝える第２動作を行ない、
前記第２動作タイミング信号は、前記第１動作タイミング信号に対して遅れて発生され、
前記第２のラッチ回路は、前記第１動作のときに前記第２動作タイミング信号を次のサイクルの前記クロック信号に基づいてリセットすること又は前記第１出力信号と第２出力信号との一致検出信号に応じて前記第２動作タイミング信号をリセットすることによって前記第２のラッチ回路の動作期間を短い動作期間に制限することを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記第１入力端子及び第２入力端子の各々には、前記第１動作タイミング信号及び第２動作タイミング信号に応答して前記第１及び第２のラッチ回路の動作期間において前記入力信号を伝える信号線を容量的に分離するスイッチ手段が設けられるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項１又は２において、
前記第１出力端子には、前記第１ラッチ回路の動作終了に対応して発生される第１プリチャージ信号により動作する第１プリチャージ回路が設けられ、
前記第２出力端子には、前記第２ラッチ回路の動作終了に対応して発生される第２プリチャージ信号により動作する第２プリチャージ回路が設けられ、
前記第１プリチャージ信号が前記第２動作タイミング信号の終了タイミングに先行するとき、かかる第１プリチャージ信号により前記第２動作タイミング信号を終了させることを特徴とする半導体集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１ないし第４入力端子及び第１ないし第３出力端子の各々は、相補の信号を伝える一対の端子からなり、
前記第１ラッチ回路は、入力と出力とが交差接続されてなる一対の第１と第２ＣＭＯＳインバータ回路と、前記第１動作タイミング信号を受け、かかる第１と第２ＣＭＯＳインバータ回路に動作電流を流すようにする第１スイッチＭＯＳＦＥＴとからなり、
前記第２ラッチ回路は、入力と出力とが交差接続されてなる一対の第３と第４ＣＭＯＳインバータ回路と、前記第２動作タイミング信号を受け、かかる第３と第４ＣＭＯＳインバータ回路に動作電流を流すようにする第２スイッチＭＯＳＦＥＴとからなることを特徴とする半導体集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記入力信号は、前記クロック信号に対応して複数個が連続して伝えられるものであり、
前記クロック信号に対応して前記第１及び第２動作タイミング信号が形成されることを特徴とする半導体集積回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記選択回路の出力側には、前記第１と第２のラッチ回路に対応された一対のラッチ回路を備えたラッチ機能を持つ出力回路が設けられてなることを特徴とする半導体集積回路装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
複数のワード線と複数の相補ビット線対と及びこれらのワード線と相補ビット線対に対応して設けられた複数のメモリセルからなるメモリセルアレイと、
前記複数の相補ビット線対の信号をそれぞれ増幅する複数からなる第１増幅回路と、
前記複数の第１増幅回路を選択する第１選択回路と、
前記第１選択回路に対して設けられる第１共通相補線対とをそれぞれ有するメモリブロックの複数個と、
前記複数個のメモリブロックに対応した前記第１共通相補線対を選択する複数の第２選択回路と、
前記複数の第２選択回路に対して設けられる第２共通相補線対とを更に備えてなり、
前記第２共通相補線対に伝えられた前記メモリセルからの読み出し信号が前記入力信号とされることを特徴とする半導体集積回路装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記入力信号は、前記クロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応して複数個が連続して伝えられるものであることを特徴とする半導体集積回路装置。
【請求項９】
請求項１ないし８のいずれかにおいて、
前記第１動作タイミング信号の発生動作を固定的に禁止させる回路を更に含むことを特徴とする半導体集積回路装置。
【請求項１０】
請求項１ないし９のいずれかにおいて、
前記第１ラッチ回路の第１入力端子に供給される入力信号は、差動増幅回路により形成された増幅信号であることを特徴とする半導体集積回路装置。
【請求項１１】
第１入力信号を受ける第１入力端子と第１出力端子とを有し、クロック信号に応答して生成される第１動作タイミング信号に応答して動作を行なう第１ラッチ回路と、
第２入力信号を受ける第２入力端子と第２出力端子とを有し、前記クロック信号に応答して生成される第２動作タイミング信号に応答して動作を行なう第２ラッチ回路と、
第３入力端子と第３出力端子とを有し、前記クロック信号に応答して生成される第３動作タイミング信号に応答して動作を行なう第３ラッチ回路と、
第４入力端子及び第５入力端子と第４出力端子を有し、前記第４入力端子に前記第１ラッチ回路の第１出力端子からの第１出力信号が伝えられる第１選択回路と、
第６入力端子及び第７入力端子と第５出力端子を有し、前記第６入力端子に前記第２ラッチ回路の第２出力端子からの第２出力信号が伝えられる第２選択回路と、
第１動作モードでの第１状態のときに前記第１入力信号を前記第３入力端子に伝え、前記第３ラッチ回路の第３出力信号を前記第５入力端子に伝える第１スイッチと、
第１動作モードでの第２状態のときに前記第２入力信号を前記第３入力端子に伝え、前記第３ラッチ回路の第３出力信号を前記第７入力端子に伝える第２スイッチとを備え、
前記第１選択回路は、前記第１動作モードでの第１状態のときに前記第３出力信号に対応した信号を前記第４出力端子に伝える第１動作と、前記第３出力信号と第１出力信号とが異なるときに前記第３出力信号に代えて第１出力信号を前記第４出力端子に伝える第２動作を行ない、
前記第１選択回路は、前記第１動作モードでの第２状態のときに前記第１出力信号を前記第４出力端子に伝える第３動作を行ない、
前記第１動作モードでの前記第１状態のときの前記第１動作タイミング信号は、前記第３動作タイミング信号に対して遅れて発生され、
前記第１のラッチ回路は、前記第１動作のときに前記第１動作タイミング信号を次のサイクルの前記クロック信号に基づいてリセットすること又は前記第１出力信号と第３出力信号との一致検出信号に応じて前記第１動作タイミング信号をリセットすることによって短い動作期間に制限され、
前記第２選択回路は、前記第１動作モードでの前記第２状態のときに前記第３出力信号に対応した信号を前記第５出力端子に伝える第４動作と、前記第３出力信号と第２出力信号とが異なるときに前記第３出力信号に代えて第２出力信号を前記第５出力端子に伝える第５動作を行ない、
前記第２選択回路は、前記第１動作モードでの前記第１状態のときに前記第２出力信号を前記第５出力端子に伝える第６動作を行ない、
前記第１動作モードでの前記第２状態のときの前記第２動作タイミング信号は、前記第３動作タイミング信号に対して遅れて発生され、
前記第２のラッチ回路は、前記第４動作のときに前記第２動作タイミング信号を次のサイクルの前記クロック信号に基づいてリセットすること又は前記第３出力信号と第２出力信号との一致検出信号に応じて前記第２動作タイミング信号をリセットすることによって短い動作期間に制限されることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１において、
前記第１入力端子ないし第３入力端子の各々には、前記第１ないし第３動作タイミング信号に応答して、前記第１ないし第３のラッチ回路の動作期間のときに前記入力信号を伝える信号線を容量的に分離するスイッチ手段が設けられるものであることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２において、
前記第１選択回路と第２選択回路に対して共用される出力回路を備え、
前記第１入力信号と第２入力信号は同じタイミングに対応して供給され、
前記第１動作モードの第１状態では、前記第１入力信号に対応した第１出力信号を前記出力回路から出力させた後に第２入力信号に対応した第２出力信号を前記出力回路から出力させるものであり、
前記第１動作モードの第２状態では、前記第２入力信号に対応した第２出力信号を前記出力回路から出力させた後に第１入力信号に対応した第１出力信号を前記出力回路から出力させるものであることを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３において、
前記第１出力端子には、前記第１ラッチ回路の動作終了に対応して発生される第１プリチャージ信号により動作する第１プリチャージ回路が設けられ、
前記第２出力端子には、前記第２ラッチ回路の動作終了に対応して発生される第２プリチャージ信号により動作する第２プリチャージ回路が設けられ、
前記第３出力端子には、前記第３ラッチ回路の動作終了に対応して発生される第３プリチャージ信号により動作する第３プリチャージ回路が設けられ、
前記第１動作モードでの第１状態のときに第３プリチャージ信号が前記第１動作タイミング信号の終了タイミングに先行するとき、かかる第３プリチャージ信号により前記第１動作タイミング信号を終了させ、
前記第１動作モードでの第２状態のときに第３プリチャージ信号が前記第２動作タイミング信号の終了タイミングに先行するとき、かかる第３プリチャージ信号により前記第２動作タイミング信号を終了させることを特徴とする半導体集積回路装置。
【請求項１５】
請求項１３又は１４において、
前記第１ないし第７入力端子及び第１ないし第５出力端子の各々は、相補の信号を伝える一対の端子からなり、
前記第１ラッチ回路は、入力と出力とが交差接続されてなる一対の第１と第２ＣＭＯＳインバータ回路と、前記第１動作タイミング信号を受け、かかる第１と第２ＣＭＯＳインバータ回路に動作電流を流すようにする第１スイッチＭＯＳＦＥＴとからなり、
前記第２ラッチ回路は、入力と出力とが交差接続されてなる一対の第３と第４ＣＭＯＳインバータ回路と、前記第２動作タイミング信号を受け、かかる第３と第４ＣＭＯＳインバータ回路に動作電流を流すようにする第２スイッチＭＯＳＦＥＴとからなり、
前記第３ラッチ回路は、入力と出力とが交差接続されてなる一対の第５と第６ＣＭＯＳインバータ回路と、前記第３動作タイミング信号を受け、かかる第５と第６ＣＭＯＳインバータ回路に動作電流を流すようにする第３スイッチＭＯＳＦＥＴとからなることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５において、
複数のワード線と複数の相補ビット線対と及びこれらのワード線と相補ビット線対に対応して設けられた複数のメモリセルからなるメモリセルアレイと、
前記複数の相補ビット線対の信号をそれぞれ増幅する複数からなる第１増幅回路と、
前記複数の第１増幅回路を選択する第１選択回路と、
前記第１選択回路に対して設けられる第１共通相補線対とをそれぞれ有するメモリブロックの複数個と、
前記複数個のメモリブロックに対応した前記第１共通相補線対を選択する複数の第２選択回路と、
前記複数の第２選択回路に対して設けられる第２共通相補線対とを更に備えてなり、
前記第２共通相補線対は、前記第１入力信号と第２入力信号に対応してそれぞれ設けられるものであり、それぞれに伝えられた前記メモリセルからの読み出し信号が前記第１と第２入力信号とされることを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６において、
前記第１入力信号と第２入力信号は、クロック信号に対応して同時に供給され、前記第１動作モードでの第１状態及び第２状態の各々に応じて、前記第１入力信号と第２入力信号とにそれぞれ対応した出力信号が前記クロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応して連続して前記出力回路に伝えられるものであることを特徴とする半導体集積回路装置。
【請求項１８】
第１入力信号を受ける第１入力端子と第１出力端子とを有し、クロック信号に応答して生成される第１動作タイミング信号に応答して動作を行なう第１ラッチ回路と、
第２入力信号を受ける第２入力端子と第２出力端子とを有し、前記クロック信号に応答して生成される第２動作タイミング信号に応答して動作を行なう第２ラッチ回路と、
第３入力端子と第３出力端子とを有し、前記クロック信号に応答して生成される第３動作タイミング信号に応答して動作を行なう第３ラッチ回路と、
第４入力端子及び第５入力端子と第４出力端子を有し、前記第４入力端子に前記第１ラッチ回路の第１出力端子からの第１出力信号が伝えられる第１選択回路と、
第６入力端子及び第７入力端子と第５出力端子を有し、前記第６入力端子に前記第２ラッチ回路の第２出力端子からの第２出力信号が伝えられる第２選択回路と、
第１動作モードでの第１状態のときに前記第１入力信号を前記第３入力端子に伝え、前記第３ラッチ回路の第３出力信号を前記第５入力端子に伝える第１スイッチと、
第１動作モードでの第２状態のときに前記第２入力信号を前記第３入力端子に伝え、前記第３ラッチ回路の第３出力信号を前記第７入力端子に伝える第２スイッチとを備え、
前記第１選択回路は、前記第１動作モードでの第１状態のときに前記第３出力信号に対応した信号を前記第４出力端子に伝える第１動作と、前記第３出力信号と第１出力信号とが異なるときに前記第３出力信号に代えて第１出力信号を前記第４出力端子に伝える第２動作を行ない、
前記第１選択回路は、前記第１動作モードでの第２状態のときに前記第１出力信号を前記第４出力端子に伝える第３動作を行ない、
前記第１動作モードでの前記第１状態のときの前記第１動作タイミング信号は、前記第３動作タイミング信号に対して遅れて発生され、
前記第１のラッチ回路は、前記第１動作のときに前記第１動作タイミング信号を次のサイクルの前記クロック信号に基づいてリセットすること又は前記第１出力信号と第３出力信号との一致検出信号に応じて前記第１動作タイミング信号をリセットすることにより短い動作期間に制限され、
前記第２選択回路は、前記第１動作モードでの前記第２状態のときに前記第３出力信号に対応した信号を前記第５出力端子に伝える第４動作と、前記第３出力信号と第２出力信号とが異なるときに前記第３出力信号に代えて第２出力信号を前記第５出力端子に伝える第５動作を行ない、
前記第２選択回路は、前記第１動作モードでの前記第１状態のときに前記第２出力信号を前記第５出力端子に伝える第６動作を行ない、
前記第１動作モードでの前記第２状態のときの前記第２動作タイミング信号は、前記第３動作タイミング信号に対して遅れて発生され、
前記第２のラッチ回路は、前記第４動作のときに前記第２動作タイミング信号を次のサイクルの前記クロック信号に基づいてリセットすること又は前記第３出力信号と第２出力信号との一致検出信号に応じて前記第２動作タイミング信号をリセットすることにより短い動作期間に制限され、
第２動作モードのときに、前記第１動作タイミング信号及び第２動作タイミング信号の発生を前記第１動作モードのときよりも遅くして、第１入力信号と第２入力信号に対応した第１出力信号と第２出力信号を並列に前記第１と第２の選択回路を通して出力させてなることを特徴とする半導体集積回路装置。
【請求項１９】
請求項１８において、
前記第１入力端子ないし第３入力端子の各々には、前記第１ないし第３動作タイミング信号に応答して、前記第１ないし第３のラッチ回路の動作期間のときに前記入力信号を伝える信号線を容量的に分離するスイッチ手段が設けられるものであることを特徴とする半導体集積回路装置。
【請求項２０】
請求項１９において、
前記第１動作モードは、通常の動作モードであり、
前記第２動作モードは、テスト動作モードであり、かかるテスト動作モードでは前記第１出力信号と第２出力信号とが共にテスト回路に供給されるものであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、例えば高速な読み出し動作が要求される半導体記憶装置に好適なメインアンプ等のような増幅回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平８−２２７５８１号公報（以下、先行技術１という）、特開平６−３４９２８２号公報（以下、先行技術２という）があることが判明した。
先行技術１の公報においては、データの取り込みタイミングが相違する２つのラッチ型センスアンプを用い、双方の出力が異なる場合に取り込みタイミングの遅いセンスアンプの出力を優先させる。先行技術２の公報においては、異なるタイミングでメモリセルのデータを読み取る２つのダイナミック型センスアンプを設け、読み取りタイミングの遅いセンスアンプの出力が先のセンスアンプの出力と異なる場合は、タイミングの遅いセンスアンプの出力を優先して出力する。かかる先行技術１及び２においては、後で説明する本願発明のように連続動作時の高速化や回路の簡素化を実現することの必然性を示唆するような記載は一切見当たらない。
【０００３】
【発明が解決しようとする課題】
上記先行技術１と２は、いずれもプロセス変動や電源変動による誤動作防止に向けられており、実際的なメモリ動作速度の改善に対して何等配慮がなされていない。つまり、上記のように２つのラッチ型のアンプをタイミングをずらして動作させた場合においては、かかる２つのアンプでの増幅動作に必要な動作時間は、上記タイミングをずらして設けたた分だけ確実に長くなってしまうからである。マイクロコンピュータ等のようなデジタル信号処理システムに搭載されるメモリ回路では、１回ずつ飛び飛びの時間で離散的にメモリアクセスが行なわれることはほとんど無い。したがって、上記デジタル信号処理に用いられるメモリ回路において、上記先行技術１や２のように１つのメモリセルにアクセスを開始してからデータを出力させるまでの時間をいかに速くするかということはさほど重要ではない。
【０００４】
デジタル信号処理では、メモリ回路に対して連続してデータの書き込みや読み出しが行なわるものである。かかる複数の記憶データを連続して読み出す場合には、１つのデータの増幅動作を行なった後には、増幅回路のかかる増幅状態をリセットして次のデータの増幅動作を行なうことが必要となる。したがって、このような連続的なデータの増幅動作を高速に行なうようにするためには上記増幅回路の動作期間もそれに対応していかに短くするかが重要となる。また、上記のように２つのラッチ回路を設けると、その分回路規模が大きくなるとともに、消費電力も増大してしまうという別の問題も生じるものとなる。
【０００５】
この発明の目的は、実際的な動作の高速化と動作マージンの改善を図った増幅回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、高速化と動作マージンの改善に加えて省面積・省電力化を実現した増幅回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１と第２動作タイミング信号にそれぞれ応答して動作を行なう第１と第２ラッチ回路に対して選択回路を設け、かかる選択回路により上記ラッチ回路の第１出力信号に対応した信号を上記第３出力端子に伝える第１動作と、上記第１出力信号と上記第２ラッチ回路の第２出力信号とが異なるときに上記第１出力信号に代えて第２出力信号を上記第３出力端子に伝える第２動作とを行なわせ、上記第２動作タイミング信号を、上記第１動作タイミング信号に対して遅れて発生させ、かつ、第１動作のときに上記第２動作タイミング信号を次のサイクルのクロック信号に基づいてリセットすること又は上記第１出力信号と第２出力信号との一致検出信号に応じて上記第２動作タイミング信号をリセットすることによって上記第２のラッチ回路の動作期間を短い動作期間に制限する。
【０００７】
【発明の実施の形態】
図１には、この発明に係る半導体集積回路装置に用いられる増幅回路の一実施例の回路図が示されている。特に制限されないが、この実施例の増幅回路は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）等のような半導体記憶装置に設けられるメインアンプに向けられている。
【０００８】
この実施例の増幅回路は、２つの並列接続したラッチ回路からなるアンプＭＡ１，ＭＡ２と、これらのアンプＭＡ１，ＭＡ２の動作周波数を向上させながら異なるタイミングで制御する制御回路ＣＴＰ及び遅いタイミングの出力を優先するセレクタ回路ＳＥＬとで構成される。上記アンプＭＡ１は、特に制限されないが、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ３及びＰチャンネル型ＭＯＳＦＥＴＱ２とＮチャンネル型ＭＯＳＦＥＴＱ４からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるラッチ回路と、上記２つのＣＭＯＳインバータ回路に動作電流を流すようにするＮチャンネル型ＭＯＳＦＥＴＱ５とから構成される。
【０００９】
上記Ｐチャンネル型ＭＯＳＦＥＴＱ１とＱ２のソースは、電源電圧ＶＤＤが与えられ、上記Ｎチャンネル型ＭＯＳＦＥＴＱ３とＱ４のソースと回路の接地電位ＶＳＳとの間に上記Ｎチャンネル型ＭＯＳＦＥＴＱ５が設けられる。上記ＭＯＳＦＥＴＱ５のゲートには、タイミング信号ＥＮ１が供給され、かかるタイミング信号ＥＮ１がハイレベルのときに、上記ＭＯＳＦＥＴＱ５がオン状態にされて上記２つのＣＭＯＳインバータ回路からなるラッチ回路の増幅動作に必要な電流を流すようにされる。
【００１０】
上記アンプＭＡ２も、上記同様なＰチャンネル型ＭＯＳＦＥＴＱ１１，Ｑ１２とＮチャンネル型ＭＯＳＦＥＴＱ１３，Ｑ１４からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるラッチ回路と、上記２つのＣＭＯＳインバータ回路に動作電流を流すようにするＮチャンネル型ＭＯＳＦＥＴＱ１５とから構成され、上記ＭＯＳＦＥＴＱ１５のゲートに、タイミング信号ＥＮ２が供給され、かかるタイミング信号ＥＮ１がハイレベルのときに上記ＭＯＳＦＥＴＱ１５がオン状態にされて上記２つのＣＭＯＳインバータ回路からなるラッチ回路の増幅動作に必要な電流を流すようにされる。
【００１１】
上記一方のアンプＭＡ１の一対の出力端子ＯＵＴ１，／ＯＵＴ１には、電源電圧ＶＤＤを供給するＰチャンネル型のＭＯＳＦＥＴＱ８とＱ９及び上記対とされる出力端子ＯＵＴ１，／ＯＵＴ１の間を接続するＰチャンネル型の短絡ＭＯＳＦＥＴＱ１０からなるプリチャージ回路が設けられる。同様に他方のアンプＭＡ２の一対の出力端子ＯＵＴ２，／ＯＵＴ２には、電源電圧ＶＤＤを供給するＰチャンネル型のＭＯＳＦＥＴＱ１８とＱ１９及び上記対とされる出力端子ＯＵＴ２，／ＯＵＴ２の間を接続するＰチャンネル型の短絡ＭＯＳＦＥＴＱ２０からなるプリチャージ回路が設けられる。
【００１２】
上記一方のアンプＭＡ１の一対の入力端子には、相補の入力信号ＩＮと／ＩＮを伝えるＰチャンネル型ＭＯＳＦＥＴＱ６，Ｑ７からなる入力ゲート回路が設けられる。これらのＭＯＳＦＥＴＱ６とＱ７のゲートには、入力信号の取り込みを行なうタイミング信号ＰＧ１が供給される。同様に、上記他方のアンプＭＡ２の一対の入力端子には、上記相補の入力信号ＩＮと／ＩＮを伝えるＰチャンネル型ＭＯＳＦＥＴＱ１６，Ｑ１７からなる入力ゲート回路が設けられる。これらのＭＯＳＦＥＴＱ１６とＱ１７のゲートには、入力信号の取り込みを行なうタイミング信号ＰＧ２が供給される。
【００１３】
上記入力ゲート回路は、上記アンプＭＡ１とＭＡ２の各々が増幅動作を行なうときに、オフ状態にされて入力信号ＩＮ、／ＩＮを伝える入力線を切り離す役割を果たす。この発明に係る増幅回路を後述するようなダイナミック型ＲＡＭのメインアンプに適用した場合、上記入力信号が伝えられる入力線は、後述するようにメイン入出力線ＭＩＯのように比較的大きな寄生容量を持つようにされ、上記増幅動作のときにかかる入力線を切り離すことによってアンプＭＡ１，ＭＡ２の増幅動作を高速化することができる。それ故、上記増幅回路に入力信号を伝える入力信号線の容量が小さいものでは上記入力ゲートは特に必要とされるものではない。
【００１４】
上記制御回路ＣＴＰは、クロック信号ＲＣＬＫを受けて、それに対応して上記アンプＭＡ１，ＭＡ２を動作状態にするタイミング信号ＥＮ１，ＥＮ２と、上記入力ゲートを制御するタイミング信号ＰＧ１，ＰＧ２及び上記プリチャージ回路を制御するイコライズ（プリチャージ）信号ＥＱ１，ＥＱ２を形成する。遅延回路ＤＬ１は、上記アンプＭＡ１の動作開始タイミングに対して上記アンプＭＡ２の動作開始タイミングを遅らせる遅延信号を形成する。遅延回路ＤＬ２とインバータ回路ＩＮ６及びゲート回路Ｇ１は、１ショットパルス発生回路を構成し、上記アンプＭＡ１の動作期間を上記遅延回路ＤＬ２の遅延時間に対応して設定する。同様に、遅延回路ＤＬ３とインバータ回路ＩＮ８及びゲート回路Ｇ２は、１ショットパルス発生回路を構成し、上記アンプＭＡ２の動作期間を上記遅延回路ＤＬ３の遅延時間に対応して設定する。
【００１５】
セレクタ（選択）回路ＳＥＬは、上記２つのアンプＭＡ１とＭＡ２の出力信号ＯＵＴ１，／ＯＵＴ１とＯＵＴ２，／ＯＵＴ２に対応して設けはられるゲート回路Ｇ５〜Ｇ８とインバータ回路ＩＮ１１とＩＮ１２からなり、上記アンプＭＡ１の増幅結果を出力し、次に上記アンプＭＡ２の増幅結果が上記アンプＭＡ１の増幅結果と異なる場合に、上記アンプＭＡ１の増幅結果に代えて上記アンプＭＡ２の増幅結果を再出力する回路である。アンプ回路、制御回路及び選択回路一例を示したものであり、同様な機能を実現するものであればどんなタイプの回路でも適用可能である。
【００１６】
上記のように、データ取り込みタイミングの異なる１対のラッチ回路を用いたアンプＭＡ１とＭＡ２を有し、データを遅く取り込んだアンプ回路の状態を優先して出力する回路を設けることにより、デバイスバラツキによりラッチタイミングがずれると誤データを増幅してしまうことを防止することができる。つまり、デバイスベスト条件でタイミングマージンを確保した設計を行うと、過剰タイミングマージンになり、デバイスワースト条件にてアクセス遅延が生じてしまうという問題が生じる。そこで、デバイスワースト条件にて入力信号量が最適となるように１相目のアンプＭＡ１の動作タイミングを決定する。
【００１７】
これにより、デバイスワースト条件における過剰タイミングマージンはゼロとなり高速化可能になる。この時デバイスベスト条件では１相目のタイミングでは信号量不足で誤動作するが、２相目のアンプＭＡ２の動作タイミングがタイミングを遅らせており結果を再出力することにより正しく動作する。このようなデバイスベスト条件では、回路の動作速度は全体的に高速なので、上記２つのアンプＭＡ１とＭＡ２をタイミングをずらして動作させてもアクセス遅延は生じない。ここまでは、前記先行技術１や２とほぼ類似した構成である。
【００１８】
問題になるのは、上記デバイスワースト条件において過剰タイミングマージンがゼロとなり高速化が可能になるのは、１相目のアンプＭＡ１について当てはまるものである。前記先行技術１や２においては、上記デバイスワースト条件でも同様に２相目のアンプＭＡ２が動作して増幅動作を行なうようしていることを見逃している。つまり、デバイスワースト条件では、回路の動作速度が全体的に遅くなることによって入力信号量が確保されて１相目のアンプＭＡ１が正常に動作するものであり、それに加えて上記回路動作が遅くされた２相目のアンプＭＡ２の動作期間が加えられるために全体としての動作に費やす時間が長くなってしまうものとなる。
【００１９】
この実施例では、かかる問題を解決するために制御回路ＣＴＰにより、遅いタイミングの制御信号ＥＮ２を、次のサイクルのクロックＲＣＬＫを用いて強制リセツトすることにより、２相目のアンプＭＡ２の無駄な動作期間を自動的に制限するものである。つまり、上記２相目のアンプＭＡ２の動作タイミング信号ＥＮ２がアクティブであっても、次サイクルの動作のためにクロック信号ＲＣＬＫの到来によって強制的に上記タイミング信号ＥＮ２がリセットされる。これにより、２つのアンプＭＡ１とＭＡ２を用いつつ、その動作期間を動作周波数に応じて自動的に短くすることができる。
【００２０】
図２には、この発明を説明するための構成図が示されている。同図（Ａ）に示すように、デバイスワースト条件に対応してアンプＭＡ１の信号量が最適となるように１相目の動作タイミング信号ＥＮ１を決定する。この増幅結果は、セレクタ回路ＳＥＬを通してそのまま出力される。従って、ワースト条件における過剰タイミング（Ｔｍ１）は無く、アクセス時間は最も高速化した状態となる。
【００２１】
一方、デバイスベスト条件においては、回路動作が速くなって全体的にタイミングがつまるため、１相目の動作タイミング信号ＥＮ１では、時間Ｔｍ１のように必要な入力信号量を確保するだけのマージンを確保できない。従って、アンプＭＡ１は誤増幅してしまう。ここで，上記デバイスベスト条件では、２相目の動作タイミング信号ＥＮ２が、時間Ｔｍ２のように必要な入力信号量を確保するに充分なマージンが得られるように設定されている。従って、一度上記１相目のアンプＭＡ１で誤出力してしまうが、２相目のアンプＭＡ２の出力信号をセレクタ回路ＳＥＬにより、再出力してデータを自動訂正する。このデバイスベスト条件の時のアクセス時間は、全体的に高速なためワースト条件より遅くなることは無く速度的には問題無い。
【００２２】
上記デバイスワースト条件に対応してアンプＭＡ２の動作期間が、次のクロックＣＬＫによる次サイクルと重複するのを防止するため、次サイクルの信号ＰＧ１の立ち下がり、つまりは１相目のアンプＭＡ１の次サイクルの入力信号の取り込み期間に入ると、上記２相目のアンプＭＡ２の動作タイミングＥＮ２が強制的にリセット（ロウレベル）となり、かかるアンプＭＡ２が停止させられるイコライズ信号ＥＱ２が発生させられる。これにより、クロック信号ＣＬＫの周波数を上記ベスト条件と同じく高くすることができる。このようなデバイスワースト条件では、上記１相目のアンプＭＡ１が正しく動作するので、上記２相目のアンプＭＡ２の増幅動作は不要であり、上記のように動作期間を制限しても何等問題になることはない。
【００２３】
図３には、この発明に係る増幅回路を用いた場合の遅延量及び動作周波数の説明図が示されている。前記のような２つのラッチ回路（ダブル・データ・ラッチ、以下ＤＤＬという）を用いた場合の問題点の一つに、動作周波数の低下があげられる。つまり、前記のような先行技術１や２のように２つのタイミング信号でで制御されるラッチ回路（ＤＤＬ）を用いることにより，タイミングマージンを最適化してメモリアクセスからデータが出力されるまでの遅延量Ｔｄを低減することができる。しかし、動作周波数は、遅いタイミングで動作するラッチ回路が動作し続けるため改善することができない。
【００２４】
これに対して、本願発明に係る制御回路ＣＴＰを用いることにより、遅いタイミングの制御信号を次のクロックの速いタイミングの制御信号で強制リセットすることにより動作周波数を大幅に改善することができる。このよな遅いタイミングの制御信号を制限しても、デバイスワースト条件では遅いタイミングで動作するラッチ回路の増幅信号を使用しないため問題になることは無い。一方、デバイスベスト条件では、回路動作が全体的に高速なため、上記２相クロックに対応して上記ＤＤＬを動作させても動作周波数が低下することはない。従って、上記のようなＤＤＬ＋ＣＴＰの構成を採ることにより、遅延時間（Ｔｄ）及び動作周波数（Ｆrequncy ）の両方を向上させることができる。
【００２５】
図４には、上記制御回路ＣＴＰの他の一実施例のブロック図が示されている。この実施例では、遅いタイミングのアンプＭＡ２をリセツトする信号を、前記図１の実施例のように次のクロックを用いるのではなく、２つのラッチ回路の出力結果が一致した場合にリセット信号を発生することを特徴としている。すなわち、２つのラッチ回路の出力結果が一致した場合は、遅いタイミングのアンプＭＡ２の増幅結果は不要なため、アンプＭＡ２の動作タイミング信号ＥＮ２を上記比較結果に対応してリセットさせる。これにより、動作周波数を向上することが可能になる。
【００２６】
上記２つのラッチ回路の出力結果が不一致の場合は、遅いタイミングのアンプＭＡ２の結果を使用するため、アンプＭＡ２のリセットは行わない。この実施例においても、デバイスベスト条件では、回路動作が全体的に高速なため、上記２相クロックＥＮ１，ＥＮ２に対応して２つのラッチ回路（アンプ）ＭＡ１とＭＡ２を動作させても動作周波数が低下することはない。これにより、前記の遅延時間（Ｔｄ）及び動作周波数（Ｆrequncy ）の両方を向上させることができる。
【００２７】
図５には、この発明に係る増幅回路の他の一実施例の回路図が示されている。同図には、出力部に設けられる選択回路や出力回路も合わせて示されている。この実施例では、アンプＭＡ１としてゲート入力型のアンプ回路を入力部に用い、アンプＭＡ２に前記同様なパスゲート取り込みタイプを用いることを特徴としている。つまり、前記図１の実施例のアンプＭＡ１の入力ゲート部のＭＯＳＦＥＴＱ６とＱ７に代えて、Ｎチャンネル型の差動ＭＯＳＦＥＴＱ２１，Ｑ２２と、負荷として動作するＰチャンネル型ＭＯＳＦＥＴＱ２３，Ｑ２４と、上記差動ＭＯＳＦＥＴＱ２１とＱ２２に動作電流を流すＮチャンネル型ＭＯＳＦＥＴＱ２５からなるゲート入力型の差動アンプが設けられる。上記ゲート入力型の差動アンプを構成する上記ＭＯＳＦＥＴＱ２５のゲートにはタイミング信号ＳＣ２が供給され、ＭＯＳＦＥＴＱ２３とＱ２４のゲートにはタイミング信号ＳＣ１が供給される。ＭＯＳＦＥＴＱ２３とＱ２４は、後段のラッチ回路のイコライズと差動ＭＯＳＦＥＴＱ２１及びＱ２２の負荷として作用する。
【００２８】
一般に、ゲート入力型のアンプの方が増幅効果が見込まれるため速度的には有利とされている。ただし、ゲート入力型のアンプを後段のラッチ回路と同じ時間だけ動作させると、消費電流が大きくなるので、後段のラッチ回路が増幅動作を開始したなら、タイミング信号ＳＣ１をロウレベルにしてＭＯＳＦＥＴＱ２５をオフ状態にすることが望ましい。このようなゲート入力型アンプを用いてアンプＭＡ１を高速アンプとすることにより、アクセス時間を短縮することが可能。一方、アンプＭＡ２は、前記図１の実施例と同様なＭＯＳＦＥＴＱ１１〜Ｑ１７からなる入力ゲートを有するラッチ回路により構成される。アンプＭＡ２は速度的には余裕があるので動作マージンを確保できるタイプの前記と同様なパスゲート取り込むタイプのアンプ回路を用いる。上記のような組み合わせにより、デバイスワースト条件でのアクセス時間の短縮によって更なる高速化が可能になる。
【００２９】
図６には、この発明に係る増幅回路の他の一実施例のブロック図が示されている。この実施例の増幅回路の次段にラッチ回路を持つ出力回路を設けることが考えられる。すなわち、この発明に係る増幅回路の出力結果を出力バッファ前段でラッチする場合、データが遅いタイミングで来るか、あるいは速いタイミングで来るかが分からない。このため、遅いタイミングに合わせると、過剰タイミングマージンとなりメモリアクセス遅延が生じてしまう。そこで、メインアンプＭＡだけでなく、その次段の出力バッファ前段アンプＡｍｐ２にも同様な回路を用いるようにするものである。このように次段のラッチ回路Ａｍｐ２にも本発明に係る増幅回路を用いることにより、上記メモリアクセス遅延の問題を解決することができる。従って、本発明に係る増幅回路は、その信号伝達経路において、箇所を増やせば増やすほど、タイミングマージンを最適化できるため高速化が可能となる。
【００３０】
同図においては、メモリ回路をアドレス入力からデータ出力までの動作経路を示すブロックが示されており、ロウ系アドレスをカラムアドレスバッファ（Ｃｏｌ．Ａｄｄ．Ｂｕｆｆｅｒ）に取り込み、プリデコーダ（Ｐｒｅ−Ｄｅｃ．）によりかかるカラム系アドレスをプリデコードし、その出力をデコーダ（Ｄｅｃ．）によりデコードして選択信号ＹＳを発生させる。図示しないロウ系の選択回路により選択されたメモリセルの増幅動作が完了しているセンスアンプ（Ｓｅｎｓｅ  Ａｍｐ）を上記選択信号ＹＳにより選択し、センスアンプの増幅信号をメイン入出力線（ＭＩＯ  ｐａｉｒ）を介してメインアンプ（ＭＡ）に伝えて前記のような２相クロックでの増幅動作を行ない、それをグローバル入出力線（ＧＩＯｐａｉｒ）を介して上記増幅回路（Ａｍｐ２）に伝えて上記メインアンプと同様な２相クロックでの増幅動作を行ない、先読み先出しメモリＦＩＦＯで示された出力選択回路を介して出力バッファ（Ｏｕｔｐｕｔ  Ｂｕｆｆｅｒ）に伝えてデータ端子から出力させる。
【００３１】
図７には、この発明がかかる増幅回路が用いられダイナミック型ＲＡＭの全体構成図が示されている。特に制限されないが、この実施例では、ＳＤＲＡＭ（シンクロナス・ダイナミック型ランダム・アクセス・メモリ）に向けられており、公知の半導体集積回路の製造技術によって単結晶シリコンのような１つの半導体基板上に形成される。
【００３２】
この実施例のＳＤＲＡＭは、メモリアレイがチップが全体として８分割される。同図には、そのうちの半分の４つのメモリアレイが代表として例示的に示され、図面の残り半分にはこの発明に関連する部分の拡大図が示されている。上記メモリアレイに一端に沿ってＸデコーダＸＤＣが設けられ、それと直交する方向のチップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡが配置される。上記８個のメモリアレイは、２つが１組とされてＸデコーダＸＤＣを挟んで上下対称的に設けられる。このようにＸデコーダＸＤＣを挟んで設けられる２つのメモリアレイにより１つのメモリバンク(Bank2) が構成される。他のメモリバンク(Bank3) も上記同様な２つのメモリアレイにより構成される。
【００３３】
１つのメモリアレイは、上記ＸデコーダＸＤＣから同図に縦方向に延びるワード線にそって複数個に分割されたアレイが設けられる。上記アレイの各々に設けられたサブワード線は、上記複数個のアレイを貫通するように配置されたメインワード線と、サブワード線選択線によりサブワードドライバによって選択されるという階層ワード線方式が採られる。同様に、メモリアレイは、ＹデコーダＹＤＣから延びるＹ選択線にそって複数個に分割されたアレイを有し、アレイの各々によってビット線が分割される。
【００３４】
上記ビット線は、その両端部に設けられるセンスアンプ列によって分割され、かかるビット線列にそってローカル入出力線ＬＩＯが設けられる。上記ローカル入出力線ＬＩＯは、ロウ系のアドレスにより選択される選択回路を介してメイン入出力線ＭＩＯに接続される。メイン出力線ＭＩＯは、代表として例示的に示されているメモリバンク（Bank2 ）を例にして説明すると、２つに分割されたメモリアレイにおいて１６対（pairs)ずつが、上記Ｙ選択線と平行に上記サブワードドライバ列にそって延長される。それ故、１つのメモリバンク（Bank2 ）では、３２対（pairs)のメイン入出力線ＭＩＯが設けられる。これらの３２対のメイン入出力線ＭＩＯに対応して３２個のメインアンプＭＡが設けられる。
【００３５】
上記３２個のメインアンプＭＡの出力信号は、チップの縦方向に延長される３２対（pairs)のグローバル入出力線ＧＩＯに供給される。これらのグローバル入出力線ＧＩＯは、図示しないチップの下半分に設けられる２つのメモリバンク（Bank0 、Bank2)に対応して設けられるメインアンプＭＡにも接続されるようチップの縦方向を延長するように形成される。
【００３６】
チップの中央部に周辺回路が設けられる。同図には、上記周辺回路のうちこの発明に関連する出力系回路が代表として例示的に示されている。上記周辺回路には、図示しないアドレス入力端子から供給されたアドレス信号をアドレスマルチプレクス形式で取り込むロウアドレスバッファ回路とカラムアドレスバッファ回路等が設けられる。上記出力系回路は、出力バッファＤＱ０−１５と、その前段に設けられた増幅回路ＡＭＰ２から構成される。出力バッファＤＱ０−１５は、１６ビットの単位でパラレルにデータ出力を行なうものである。上記増幅回路Ａｍｐ２は、上記グローバル入出力線ＧＩＯに対応して３２個設けられ、その出力部に選択回路（ＦＩＦＯ）が設けられて奇数アドレスに対応した１６ビットの信号又は偶数アドレスに対応した１６ビットの信号を上記１６個の出力バッファＤＱ０−１５に伝える。
【００３７】
この実施例の増幅回路では、ラッチ回路数増加により面積増加してしまうという問題点が生じる。そこで、同図の拡大図に示すように、異なるメイン入出力線ＭＩＯ線間において１相目のクロックで動作するアンプＭＡ１を共有する。この発明におけるアンプＭＡ１の役割は、デバイスワースト条件において最も高速に増幅出力するためである。従つて、下記の方法によりアンプＭＡ１は共有可能となるものである。
【００３８】
通常では同時に動作しないが、パラレルテスト用にアンプが必要な場合、アンプＭＡ１を共有することが可能となる。つまり、パラレルテスはゆっくり動作させれば良いため、上記アンプＭＡ１とＭＡ２とがデバイスベスト条件でも一致するように動作周波数を低く設定すればよい。この場合には、上記メインアンプＭＡ１はいずれか一方のメイン入出力線ＭＩＯに接続させておけばよい。あるいは、動作タイミング信号ＥＮ１の発生を禁止するものであってもよい。
【００３９】
上記１つのメモリバンク（Bank2)において、２つのメモリアレイにおいてメイン入出力線ＭＩＯに奇数アドレス（Ｏdd  Ａdd）と偶数アドレス（Ｅven Ａdd) とに分けておき、通常のリード動作ではカラム系アドレス信号に対応してそれぞれのメモリアレイから８ビットずつを選択し、上記グローバル入出力線ＧＩＯの半分（奇数又は偶数）を用いて１６ビットのデータを出力させる。このときには、３２個のメインアンプＭＡのうち半分の１６個のメンアンプＭＡしか動作を行なわないから１相目のクロックＥＮ１で動作するアンプを上記カラム系アドレス信号を用いて選択することにより、２相目のクロックＥＮ２で動作する２つのアンプに対して共用させることができる。
【００４０】
これに対して、テスト動作時では上記メイン入出力線ＭＩＯを選択するカラム系アドレス信号を無効として、それぞれのメモリアレイから１６ビットずつを選択し、１つのメモリバンクから３２ビットの同時読み出しを行なって図示しないテスト回路に供給して一致／不一致の検出を行なうようにしてテスト時間を短くする。このようなテスト動作では、クロックの周波数を低く設定し、上記２相目のクロックＥＮ２で動作するアンプによっても十分な信号量が確保できるようにすればよいので、上記メインアンプＭＡとして、２つのアンプをタイミングをずらして動作させる必要はない。これにより、メインアンプの省面積化を図ることができる。
【００４１】
この実施例のように出力回路の入力部に増幅回路Ａｍｐ２を設け、それもメインアンプＭＡと同様に２相のクロックで動作させるようにした場合、上記のような選択動作によって、３２個のアンプＡｍｐ２のうち半分の１６個のメンアンプＡｍｐ２しか動作を行なわないので、１相目のクロックＥＮ３で動作するアンプを上記カラム系アドレス信号を用いて選択することにより、２相目のクロックＥＮ４で動作する２つのアンプに対して共用させることができる。
【００４２】
上記のような１相目で動作するアンプを２相目で動作するアンプに共用するという発想は、前記ＳＤＲＡＭのＤＤＲ動作におけるＯdd／Ｅven 間で共有可能となるものである。つまり、クロック信号の立ち上がりに同期して出力されるスタートアドレスの方のメイン入出力線ＭＩＯ線の信号を増幅するメインアンプＭＡにおいて、１相目のクロックＥＮ１で動作するアンプを使って高速に出力し、クロック信号の立ち下がり、つまり半周期遅れて出力させるべきすメイン入出力線ＭＩＯ線の信号を増幅するメインアンプＭＡは、入力信号量を確保するに十分な時間があるために２相目のクロックＥＮ２で動作するアンプのみを用いるようにすることができる。
【００４３】
なお，同様の理由で、バンク間等で１相目のクロックで動作するアンプの共有も可能である。つまり、複数のバンクから次々に読み出し信号を出力させる場合において、クロック信号に同期して先に出力させるべきバンクの信号を増幅するメインアンプＭＡにおいて、上記１相目のクロックＥＮ１で動作するアンプＭＡ１を用いるようにし、次のサイクルで選択されるバンクからの信号を増幅するメインアンプは、２相目のクロックＥＮ２で動作するアンプＭＡ２によりを増幅するようにすればよい。
【００４４】
図８には、この発明が適用されたＳＤＲＡＭのＤＤＲモードを説明するためのタイミング図が示されている。ここでは、ＤＤＲ動作におけるＯdd／Ｅven 間で１相目のアンプＭＡ１を共有するものである。すなわち、メイン入出力線ＭＩＯに割り当てられたＯdd（奇数）とＥven （偶数）のアドレス内、同図のようにスタートアドレスがＥven のときは、かかるＥven のメイン入出力線ＭＩＯに伝えられる方の読み出し信号を速いタイミングで読み出す必要があるため、１相目のクロックＥＮ１で動作するアンプＭＡ１を使用して出力させる。
【００４５】
これにより、２サイクル目に出力する方のアドレスが奇数（Ｏdd）となり、かかる奇数（Ｏdd）のメイン入出力線ＭＩＯに伝えられる方の読み出し信号は、半クロック分アクセス時間に余裕があるため、２相目のクロックＥＮ２で動作するのアンプＭＡ２で遅いタイミングで増幅する。これらの出力信号は、奇数と偶数（ＯddとＥven ）のグローバル入出力線ＧＩＯを通して出力回路に伝えられ上記増幅回路Ａｍｐ２で増幅される。この増幅回路Ａｍｐ２の出力部では、クロック信号ＣＬＫのハイレベルへの変化及びロウレベルへの変化に対応して偶数−奇数（Ｅven −Ｏdd）の順に交互に選択されてデータ０−１−２−３のようにシリアルに出力される。この時、半クロック分遅れて出力される奇数（Ｏdd）に対応したアンプＭＡ２を動作を制御する制御回路ＣＴＰ回路はオフ状態にされる。従って，アクセス遅延無しに面積増加を最小にすることが可能となる。
【００４６】
図９には、この発明が適用されたＳＤＲＡＭのテストモードを説明するための構成図が示されている。この実施例では、パラレルテスト用に設けたメインアンプ間で１相目のクロックＥＮ１で動作するアンプＭＡ１を共有した例を示す。すなわち、通常動作時は、カラム系アドレスＹ８により２つのメイン入出力線ＭＩＯペアのうち片方から信号が出力されるため、それに対応したメインアンプを動作させれば良い。従って、このような通常動作時においては２つのメインアンプは同時に動作することが無いため上記アンプＭＡ１を上記アドレスＹ８により選択された方で使用するようにして共有することが可能である。
【００４７】
一方、パラレルテスト（ＰＡＲＡ＝論理１）時には、ＰＡＲＡのハイレベルによりタイミング信号ＥＮ２とＥＮ３を発生させるようにし、上記アドレスＹ８と／Ｙ８を（無効）にするものである。つまり、ＰＡＲＡのハイレベルによりタイミング信号ＥＮ２とＥＮ３を発生させて２つのメイン入出力線ＭＩＯから読み出し信号を同時に出力させて一致判定等を行なうテスト回路に供給される。パラレルテスト時は、高速に動作させる必要が無いため、両方とも上記２相目のクロックＥＮ２とＥＮ３で動作するアンプＭＡ２のみを動作させて結果を出力することが可能となる。１相目のクロックで動作するアンプＭＡ１のクロックＥＮ１は、上記ＰＡＲＡ＝論理１により発生が停止させられ、アンプＭＡ１は非動作状態とされる。
【００４８】
図１０には、この発明を説明するためのＭＯＳＦＥＴのゲート長と、動作速度との関係を説明するための特性図が示されている。デバイスのプロセス変動によりＭＯＳＦＥＴのゲート長がばらつくと、しきい値電圧Ｖｔｈ、ドレイン−ソース間電流Ｉｄｓ等が変動して内部動作に影響が出る。従って、内部信号のタイミングが大きく変動し、最も高速な状態（デバイスベスト）でタイミングマージンを確保すると、最も遅い状態（デバイスワースト）で過剰タイミングとなりアクセスが遅延してしまう（図中Conventiona1）。
【００４９】
そこで、本方式を適用することにより、Ｔｍ＝１の特性のようにワースト状態では最適なマージンで動作される。そして、この特性Ｔｍ＝１のままではベスト状態ではマージン不足になるため、Ｔｍ＝１．５に切り換えて遅いタイミングで動作させタイミングマージンを確保する。つまり、ダブル・データ・ラッチＤＤＬの特性を用いることにより、ゲート長が設計値の０を中心にして＋０．０３から−０．０３までのデバイスプロセスばらつきをカバーすることができる。そして、デバイスワースト時には、Ｔｍ＝１．５の特性を持つ２相目のアンプＭＡ２の動作が制限されるので、かかるデバイスワースト時にも約２００ＭＨｚのような動作周波数を実現することできる。
【００５０】
図１１には、この発明の他の一実施例のブロック図が示されている。この実施例は、本発明を論理回路に適用した例が示されている。論理回路では、マスター／スレーブ等のラッチ回路が使用されているが、このようなラッチ回路においても同様にタイミングマージン（セットアップ／ホールド）が必要となる。特に、システムＬＳＩ（大規模集積回路）においては、複数の回路機能を組み合わせて所望のデータ処理システムを構成することが多い。このとき、全ての回路機能を自己で設計するのではなく、メモリ回路等のような特定の回路機能の設定データを他者から譲り受けて製造する場合や、逆に自己で設計した回路機能ブロックを他社に譲り渡す場合では、それぞれでの製造技術、あるいは製造設備等で半導体集積回路装置が形成されることになる。
【００５１】
回路設計側かみると、従来は自己の製造技術、あるいは製造設備を前提として素子の特性を評価してそのプロセスバラツキの範囲で回路を設計すれば良いが、その設定データを他者に譲り渡して使用してもらう場合には、上記のような異なる製造技術あるいは製造設備で作られる回路でも安定的に動作させるようにする必要がある。この結果、このように１つの半導体集積回路装置を形成するための回路のうちの一部の回路データを譲り渡し、あるいは譲り受けて使用するような回路において、今までのような発想での回路設計では対応できなくなってしまうものである。つまり、未知なるプロセスバラツキにも十分対応できるよう、今まで以上にプロセスバラツキに強い回路が必要となる。従って、本発明に係る増幅回路を、上記特定回路機能の設計データ（ＩＰ内部）の論理回路等に組み込んでおくことにより、広範囲のデバイスばらつきを許容できるＩＰを実現することができる。
【００５２】
図１２には、この発明に係る半導体記憶装置の一実施例のチップ全体構成図が示されている。特に制限されないが、この実施例の半導体記憶装置は、ＳＤＲＡＭ（シンクロナス・ダイナミック型ランダム・アクセス・メモリ）に向けられており、公知の半導体集積回路の製造技術によって単結晶シリコンのような１つの半導体基板上に形成される。同図は、前記図７の実施例に対応されている。
【００５３】
この実施例のＳＤＲＡＭは、複数のメモリブロック又はバンクを構成するようチップが全体として８分割される。８つに分割された各々のブロックは、それぞれが同様な構成とされ、メモリアレイに一端に沿ってＸデコーダＸＤＣが設けられ、それと直交する方向のチップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡが配置される。上記８個のメモリブロックは、２つが１組とされてＸデコーダが隣接するよう上下対称的に配置されて前記のような１つのメモリバンクが構成される。上記各々２組のメモリブロックからなる２つのメモリバンクも、同図において上下対称的に配置される。また、チップの縦中央に設けられた周辺回路を中心にして上記ＹデコーダＹＤＣ、メインアンプＭＡが互いに隣接するように左右対称的に配置される。
【００５４】
１つのメモリブロックのメモリアレイ部は、上記Ｘデコーダから同図に縦方向に延びるワード線にそって複数個に分割されたアレイＡｒｒｙと、それぞれのアレイに設けられたサブワード線を、上記複数個のアレイＡｒｒｙを貫通するように配置されたメインワード線と、サブワード線選択線により選択されるという階層ワード線方式が採られる。これにより、サブワード線に接続されるメモリセルの数が減り、サブワード線選択動作を高速にする。
【００５５】
同様に、メモリアレイ部は、ＹデコーダＹＤＣから延びるＹ選択線にそって複数個に分割されたアレイＡｒｒｙを有し、各アレイ毎にビット線が分割される。これにより、ビット線に接続されるメモリセルの数が減り、メモリセルからビット線に読み出される信号電圧を確保するものである。メモリセルは、ダイナミック型メモリセルから構成され、記憶キャパシタに電荷が有るか無いかを情報の１と０に対応させるものであり、記憶キャパシタの電荷とビット線のプリチャージ電荷との電荷結合によって読み出し動作を行なうので、上記ビット線に接続されるメモリセルの減らすことによって、必要な信号量を確保することができる。
【００５６】
上記分割されたアレイＡｒｒｙの上下には、サブワードドライバ列ＳＷＤＡが配置され、アレイＡｒｒｙの左右にはセンスアンプ列ＳＡＡが配置される。センスアンプ列ＳＡＡには、カラム選択回路やビット線プリチャージ回路等が設けられており、ワード線（サブワード線）の選択によるメモリセルからのデータ読み出しによって夫々のビット線に現れる微小電位差をセンスアンプＳＡにより検出して増幅する。
【００５７】
前記メイン入出力線ＭＩＯは、特に制限されないが、上記サブワードドライバ列ＳＷＤＡ上を同図のように横方向に延長される。そして、センスアンプ列ＳＡＡにそってローカル入出力線ＬＩＯが配置され、ロウ系の選択信号によってローカル入出力線ＬＩＯと上記メイン入出力線ＭＩＯが接続される。上記周辺回路には、前記グローバル入出力線ＧＩＯが配置されており、選択されたメモリバンクに対応した上記メイン入出力線ＭＩＯと接続される。
【００５８】
図示しないが、チップの中央部に次に説明するような周辺回路が適宜に設けられる。アドレス入力端子から供給されたアドレス信号は、ロウアドレスバッファ回路とカラムアドレスバッファにアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのアドレスバッファが保持する。例えば、ロウアドレスバッファとカラムアドレスバッファは、１つのメモリサイクル期間にわたって上記取り込まれたアドレス信号をそれぞれ保持する。そして、チップの中央部には、ヒューズとアドレス比較を行なうＭＯＳＦＥＴ等からなる救済回路も設けられる。
【００５９】
上記ロウアドレスバッファはリフレッシュ動作モードにおいてはリフレッシュ制御回路から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。この実施例では、特に制限されないが、クロック発生回路を介して上記リフレッシュアドレス信号をロウアドレス信号として取り込むようにされている。カラムアドレスバッファに取り込まれたアドレス信号は、制御回路に含まれるカラムアドレスカウンタにプリセットデータとして供給される。上記カラムアドレスカウンタは後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、ＹデコーダＹＤＣに向けて出力する。
【００６０】
制御回路は、特に制限されなが、クロック信号、クロックイネーブル信号、チップセレクト信号、カラムアドレスストローブ信号、ロウアドレスストローブ信号、ライトイネーブル信号、データ入出力マスクコントロール信号などの外部制御信号と、メモリバンクに対応されたアドレス信号とが供給され、それらの信号のレベルの変化やタイミングなどに基づいてＳＤＲＡＭの動作モード等の各種制御信号とそれに対応した各種タイミング信号を形成し、そのためのコントロールロジックとモードレジスタを備える。
【００６１】
上記チップセレクト信号がハイレベルのとき（チップ非選択状態）やその他の入力は意味を持たない。但し、メモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。カラムアドレスストローブ信号、ロウアドレスストローブ信号、ライトイネーブル信号の各信号は通常のＤＲＡＭにおける対応信号とは機能が相違され、コマンドサイクルを定義するときに有意の信号とされる。
【００６２】
図１３には、この発明が適用されるＳＤＲＡＭの一実施例の要部回路図が示されている。同図は、前記図７の実施例をより詳しく説明するためのものである。センスアンプ（ＳＡ）列にそって延長されるローカル入出力線（以下、ＬＩＯ線という）は、メイン入出力線ＭＩＯ（以下、ＭＩＯ線という）と交差する部分に設けられた選択回路によりＭＩＯ線と接続される。この選択回路は、ロウ系の選択信号ＢＬＥＱ、ＢＬＥＱＢにより選択されたワード線に対応したアレイＡｒｒｙのセンスアンプ列に対応したＬＩＯ線をＭＩＯ線に接続させる。
【００６３】
上記ＬＩＯ線には、差動ＭＯＳＦＥＴとその動作タイミングを制御するＭＯＳＦＥＴからなるサブアンプが設けられる。これにより、センスアンプＳＡで増幅された信号を受けて、ＬＩＯ線及びＭＩＯ線に伝えられる信号の増幅動作を行なう。この実施例では、特に制限されないが、上記各アアレイに対応した選択回路の両側に短絡ＭＯＳＦＥＴＭ１とＭ２が設けられる。これらの短絡ＭＯＳＦＥＴＭ１とＭ２のゲートは、同様に設けられる他のアレイに対応した短絡ＭＯＳＦＥＴＭ１とＭ２のゲートと共通接続され、プリチャージ信号ＥＱＩＯＢが供給される。このプリチャージ信号ＥＱＩＯＢは、非選択のアレイのＬＩＯ線の短絡ＭＯＳＦＥＴＭ１もオン状態にさせる。したがって、このような非選択のＬＩＯ線においては、上記ＬＩＯ線側の短絡ＭＯＳＦＥＴＭ１は、ビット線のハーフプリチャージ電圧に対応したプリチャージ電圧ＶＢＬＲの短絡ＭＯＳＦＥＴとしての動作を行うこととなる。
【００６４】
これに対して、非選択のＬＩＯ線においては、上記ＭＩＯ線側の短絡ＭＯＳＦＥＴＭ２は、ＭＩＯ線の短絡ＭＯＳＦＥＴとし動作するものである。したがって、ＭＩＯ線のプリチャージ期間において少なくとも同電位になるように作用するものである。メインアンプＭＡの出力側は、グローバル入出力線ＧＩＯＴとＧＩＯＢ（以下、ＧＩＯ線という）に接続される。このＧＩＯ線は、前記のように１６ビットの単位でのメモリアクセスを行う場合には、１６対の信号線とされる。ＤＤＲでは３２対が設けられる。このＧＩＯ線にも前記ＬＩＯ線のようなサブアンプを設けるようにしてもよい。
【００６５】
上記のようなメイン入出力線ＭＩＯは、比較的長い配線距離とされ、その寄生容量値は比較的大きくなる。そして、かかるメイン入出力線ＭＩＯのような配線容量は、そのプロセスバラツキの影響がＭＯＳＦＥＴの素子特性に比べて比較的安定している。つまり、上記入出力線ＭＩＯにより伝えられる信号伝達速度は、比較的安定したものとされる。厳密には、上記メインアンプＭＡの増幅動作は、入力信号の信号量そのものもプロセスバラツキの影響も受けるものであるが、ＭＯＳＦＥＴの素子特性のプロセスバラツキの大きなものに比べるとほぼ一定と見做すことが出来る。それ故、本発明のように専ら素子特性のプロセスバラツキを考慮してアンプＭＡ１，ＭＡ２及びその動作タイミングを設定しても所望の動作を実現することができる。
【００６６】
図１４には、この発明が適用されるＳＤＲＡＭの動作の一例を説明するためのタイミング図が示されている。同図（Ａ）にはリードモードの例が示され、同図（Ｂ）にはライトモードの例が示されている。同図のようにクロック信号ＣＬＫ（／ＣＬＫ）の立ち上がりと立ち下がりの変化タイミングに同期してデータの入力（書き込み）や出力（読み出し）が行われるＤＤＲのシンクロナスＤＲＡＭでは、クロック信号ＣＬＫの半周期の間に前記プリチャージ動作を行う必要があり、前記のような短絡ＭＯＳＦＥＴＭ１とＭ２を設けることの意義が大きいものとなる。
【００６７】
クロック周波数を高くし、上記のようなＤＤＲ動作を行わせる場合において、上記ＭＩＯ線やＬＩＯ線のプリチャージ期間の確保がネックとなって高速化を妨げるものであるが、ＭＩＯ線とＬＩＯ線とを接続する選択回路の両側に短絡ＭＯＳＦＥＴを設けるという単純な構成により、かかる問題を解決することができる。そして、メインアンプＭＡを構成する増幅回路として前記のように２相のクロックを用いることにより、プロセスバラツキに影響されないで高速動作を行なうようにすることができる。
【００６８】
図１５には、この発明に係るダイナミック型ＲＡＭの一実施例の全体ブロック図が示されている。制御入力信号は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥとされる。ここで、／はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。Ｘアドレス信号とＹアドレス信号は、共通のアドレス端子Ａｄｄからロウアドレスストローブ信号／ＲＡＳとカラムアドレスストローブ信号／ＣＡＳに同期して時系列的に入力される。
【００６９】
アドレスバッファを通して入力されたＸアドレス信号とＹアドレス信号とは、ラッチ回路にそれぞれ取り込まれる。ラッチ回路に取り込まれたＸアドレス信号は、前記のようなプリデコーダにより供給され、その出力信号がＸデコーダに供給されてワード線ＷＬの選択信号が形成される。ワード線の選択動作により、メモリアレイの相補ビット線には上記のような読み出し信号が現れ、センスアンプにより増幅動作が行われる。ラッチ回路に取り込まれたＹアドレス信号は、前記のようなプリデコーダに供給され、その出力信号がＹデコーダに供給されてビット線ＤＬの選択信号が形成される。Ｘ救済回路及びＹ救済回路は、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をＸデコーダ及びＹデコーダに指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。
【００７０】
センスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。このメインアンプは、２相クロック発生回路で形成されたクロック信号で動作する２つのラッチ回路を含む。上記メインアンプ部には、特に制限されないが、書き込み回路も設けられる。つまり、読み出し動作のときには、Ｙスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファを通して外部端子Ｉ／Ｏから出力させる。書き込み動作のときには、外部端子Ｉ／Ｏから入力された書き込み信号が入力バッファを介して取り込まれ、上記書き込み回路を介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が伝えられてメモリセルのキャパシタにそれに対応した電荷が保持される。
【００７１】
クロック発生回路（メインコントロール回路）は、上記信号／ＲＡＳと／ＣＡＳに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。内部電源発生回路は、電源端子から供給されたＶccとＶssのような動作電圧を受け、上記プレート電圧、Ｖcc／２のようなプリチャージ電圧、内部昇圧電圧ＶＣＨ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢＢのようり各種内部電圧を発生させる。リフレッシュカウンタは、リフモードにされたときにリフレッシュ用のアドレス信号を生成してＸ系の選択動作に用いられる。
【００７２】
図１６には、この発明に係る半導体集積回路装置に用いられる増幅回路の他の一実施例の回路図が示されている。特に制限されないが、この実施例の増幅回路は、上記特定回路機能の設計データ（ＩＰ内部）の論理回路に向けられている。前記のように異なるプロセスで回路が設計される場合、プロセスバラツキが狭い範囲で安定しているプロセスでの製造においては、２つの並列接続したラッチ回路からなるアンプＭＡ１，ＭＡ２を動作させる必要はない。つまり、前記図１０において、ゲート長のバラツキ範囲ΔＧＬが点線で示したように設計値０に対し一定の範囲内に収まるものでは、アンプＭＡ２を用いた特性Ｔｍ＝１．５（Ｃonventional)から、プロセスワースト条件に対応して高速動作させるための特性Ｔｍ＝１への切替が不要であることを意味する。
【００７３】
つまりは、製造技術あるいは製造装置によって、上記ゲート長のバラツキ範囲がΔＧＬの範囲内にあるものについては、２相目のクロックで動作するアンプＭＡ２での増幅動作によってカバーすることができる。したがって、誤動作することが前提となるような１相目のクロックで動作するアンプＭＡ１の存在が不要になるものである。そこで、この実施例では端子ＭＡＣが設けられ、それに与えられる制御信号によりアンプＭＡ１の動作を禁止させるような機能が付加される。つまり、クロック信号ＲＣＬＫは、ゲート回路Ｇ１０を通して１相目のアンプＭＡ１の動作を制御するための制御回路を構成する回路に伝えられ、上記ゲートＧ１０の上記クロックＲＣＬＫの伝達を上記端子ＭＡＣによって制限するようにするものである。
【００７４】
具体的には、上記のような上記ゲート長のバラツキ範囲がΔＧＬの範囲内にあることが補償された半導体集積回路装置では、上記端子ＭＡＣに固定的にロウレベル（論理０）を供給し、ゲート回路Ｇ１０の出力信号をクロック信号ＲＣＬＫに無関係にハイレベルに固定させる。これにより、信号ＰＧ１はハイレベル、信号ＥＮ１はロウレベルに、信号ＥＱ１はロウレベルに固定される。上記信号ＰＧ１のハイレベルによりＰチャンネル型ＭＯＳＦＥＴＱ６とＱ７がオフ状態にされて入力信号ＩＮと／ＩＮの取り込みが禁止される。上記信号ＥＮ１のロウレベルによりＭＯＳＦＥＴＱ５がオフ状態にされてラッチ回路に動作電流が流れなくされる。そして、信号ＥＱ１のロウレベルによりＭＯＳＦＥＴＱ８〜Ｑ９がオン状態にされて出力ＯＵＴ１，／ＯＵＴ１はハイレベル（ＶＤＤ）にイコライズされる。
【００７５】
上記のような端子ＭＡＣのレベル設定は、１つの半導体集積回路装置のプローブ検査に対応して設定することも可能である。素子の経時変化、温度変化及び電源変動を考慮して、上記２相目のクロックで動作するアンプのみで動作が可能なら、プロービング工程での上記レベル設定を行なうようにすることもできる。
【００７６】
上記のような端子ＭＡＣのレベル設定は、製造条件を入力することにより決めるものであってもよい。つまり、製造技術及び製造設備が上記ΔＧＬを保証するようなものであれば上記端子ＭＡＣをロウレベルに設定し、上記ΔＧＬが保証されない場合には上記端子ＭＡＣをハイレベルに設定すればよい。したがって、上記プロセスワースト条件とプロセスベスト条件は、従来のように特定の製造技術及び製造設備のもとでのバラツキではなく、前記図１１の実施例で示したような回路に適用し、半導体業界全体での技術レベルに対応させたものであってもよい。これにより、回路設計データを商品として取引する場合において、この発明に係る回路設計手法は有効なものとなる。
【００７７】
上記の実施例から得られる作用効果は、下記の通りである。
（１）  第１と第２動作タイミング信号にそれぞれ応答して動作を行なう第１と第２ラッチ回路に対して選択回路を設け、かかる選択回路により上記ラッチ回路の第１出力信号に対応した信号を上記第３出力端子に伝える第１動作と、上記第１出力信号と上記第２ラッチ回路の第２出力信号とが異なるときに上記第１出力信号に代えて第２出力信号を上記第３出力端子に伝える第２動作とを行なわせ、上記第２動作タイミング信号を、上記第１動作タイミング信号に対して遅れて発生させ、かつ、上記第１動作のときに動作周波数又は第１と第２出力信号の一致信号に応じて上記第２ラッチ回路の動作期間を上記第２タイミング信号による動作期間よりも短くすることにより、プロセスワースト条件でも動作の高速化と動作マージンの改善を実現することができるという効果が得られる。
【００７８】
（２）  上記に加えて、上記第１入力端子及び第２入力端子の各々に、上記第１動作タイミング信号及び第２動作タイミング信号に応答して上記第１及び第２のラッチ回路の動作期間のときに上記入力信号を伝える信号線を容量的に分離するスイッチ手段を設けることによって、ラッチ回路の負荷が軽くなり高速増幅動作が実現できるという効果が得られる。
【００７９】
（３）  上記に加えて、上記第１出力端子に上記第１ラッチ回路の動作終了に対応して発生される第１プリチャージ信号により動作する第１プリチャージ回路を設け、上記第２出力端子に、上記第２ラッチ回路の動作終了に対応して発生される第２プリチャージ信号により動作する第２プリチャージ回路を設け、上記第１プリチャージ信号が上記第２動作タイミング信号の終了タイミングに先行するとき、かかる第１プリチャージ信号により上記第２動作タイミング信号を終了させることにより、実際上の動作に対応した合理的な動作が行なえるという効果が得られる。
【００８０】
（４）  上記に加えて、上記第１ないし第４入力端子及び第１ないし第３出力端子の各々に相補の信号を伝え、上記第１と第２のラッチ回路を各々野入力と出力とが交差接続されてなる一対のＣＭＯＳインバータ回路と、上記第１と第２動作タイミング信号を受け、かかるＣＭＯＳインバータ回路に動作電流を流すようにする第１と第２スイッチＭＯＳＦＥＴとで構成することにより、簡単な構成で高速動作を行なうようにすることができるという効果が得られる。
【００８１】
（５）  上記に加えて、上記入力信号をクロック信号に対応して複数個が連続して５えられるものとし、上記クロック信号に対応して上記第１及び第２動作タイミング信号を設定することにより、連続データの読み出しを高速に行なうようにすることができるという効果が得られる。
【００８２】
（６）  上記に加えて、上記選択回路の出力側に、上記第１と第２のラッチ回路に対応された一対のラッチ回路を備えたラッチ機能を持つ出力回路を設けることにより、伝達すべき信号を効率よく高速に出力させることができるという効果が得られる。
【００８３】
（７）  上記に加えて、複数のワード線と複数の相補ビット線対と及びこれらのワード線と相補ビット線対に対応して設けられた複数のメモリセルの記憶情報を第１増幅回路としてのセンスアンプで増幅し、第１選択回路を通して第１共通相補線対に読み出し、それを第２選択回路で選択して、第２共通相補線対に伝えるようにし、かかる第２共通相補線対に伝えられた上記メモリセルからの読み出し信号を上記入力信号として増幅することにより、大記憶容量のメモリからの信号を高速にしかも必要な動作マージンをもって出力させることができるという効果が得られる。
【００８４】
（８）  上記に加えて、上記入力信号をクロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応して複数個が連続して伝えるようにすることによって、高速読み出しが可能になるという効果が得られる。
【００８５】
（９）  上記に加えて、上記第２動作タイミング信号の発生動作を固定的に禁止させる回路を更に設けることにより、使い勝手を良くしつつ低消費電力化を図ることができるという効果が得られる。
【００８６】
（１０）  上記に加えて、上記第１ラッチ回路の第１入力端子に供給される入力信号を、差動増幅回路により形成された増幅信号とすることにより、デバイスワースト時の高速化を図ることができるという効果が得られる。
【００８７】
（１１）  シリアルに出力される２つの出力に対応して第１ないし第３のラッチ回路を割り当て、先に出力させるべき信号に対応して２つのラッチ回路と選択回路を用い、２つのラッチ回路の出力信号とが異なるときに先に動作するラッチ回路の出力信号に代えてあとで動作するラッチ回路の出力信号を出力させ、後に出力させるべき信号は、残り１つのラッチ回路により形成された出力信号を出力させることにより、回路の簡素化を図りつつ、高速動作と動作マージンの改善を図った増幅回路を得ることができるという効果が得られる。
【００８８】
（１２）  上記に加えて、上記第１入力端子ないし第３入力端子の各々に上記第１ないし第３動作タイミング信号に応答して、上記第１ないし第３のラッチ回路の動作期間のときに上記入力信号を伝える信号線を容量的に分離するスイッチ手段を設けることにより、ラッチ回路の負荷が軽くなり増幅動作を高速に行なうようにすることができるという効果が得られる。
【００８９】
（１３）  上記に加えて、上記第１選択回路と第２選択回路に対して共用される出力回路を設け、上記第１入力信号と第２入力信号を同じタイミングに対応して供給し、上記第１動作モードの第１状態では、上記第１入力信号に対応した第１出力信号を上記出力回路から出力させた後に第２入力信号に対応した第２出力信号を上記出力回路から出力させ、上記第１動作モードの第２状態では、上記第２入力信号に対応した第２出力信号を上記出力回路から出力させた後に第１入力信号に対応した第１出力信号を上記出力回路から出力させることにより、回路の簡素化を図ることができるという効果が得られる。
【００９０】
（１４）  上記に加えて、上記第１出力端子に上記第１ラッチ回路の動作終了に対応して発生される第１プリチャージ信号により動作する第１プリチャージ回路を設け、上記第２出力端子に上記第２ラッチ回路の動作終了に対応して発生される第２プリチャージ信号により動作する第２プリチャージ回路を設け、上記第３出力端子に上記第３ラッチ回路の動作終了に対応して発生される第３プリチャージ信号により動作する第３プリチャージ回路を設け、上記第１動作モードでの第１状態のときに第３プリチャージ信号が上記第１動作タイミング信号の終了タイミングに先行するとき、かかる第３プリチャージ信号により上記第１動作タイミング信号を終了させ、上記第１動作モードでの第２状態のときに第３プリチャージ信号が上記第２動作タイミング信号の終了タイミングに先行するとき、かかる第３プリチャージ信号により上記第２動作タイミング信号を終了させることにより、合理的な回路動作を実現することができるという効果が得られる。
【００９１】
（１５）  上記に加えて、上記第１ないし第７入力端子及び第１ないし第５出力端子の各々を相補の信号を伝える一対の端子とし、上記第１ないし３ラッチ回路は、入力と出力とが交差接続されてなる一対のＣＭＯＳインバータ回路と、上記第１ないし３動作タイミング信号を受け、かかるＣＭＯＳインバータ回路に動作電流を流すようにする第１ないし３スイッチＭＯＳＦＥＴで構成することにより、簡単で高速な増幅動作を行なわせることができるという効果が得られる。
【００９２】
（１６）  上記に加えて、複数のワード線と複数の相補ビット線対と及びこれらのワード線と相補ビット線対に対応して設けられた複数のメモリセルの記憶情報を第１増幅回路としてのセンスアンプで増幅し、第１選択回路を通して第１共通相補線対に読み出し、それを第２選択回路で選択して、第２共通相補線対に伝えるようにし、かかる第２共通相補線対に伝えられた上記メモリセルからの読み出し信号を上記入力信号として増幅することにより、大記憶容量のメモリからの信号を高速にしかも必要な動作マージンをもって出力させることができるという効果が得られる。
【００９３】
（１７）  上記に加えて、上記第１入力信号と第２入力信号は、クロック信号に対応して同時に供給され、上記第１動作モードでの第１状態及び第２状態の各々に応じて、上記第１入力信号と第２入力信号とにそれぞれ対応した出力信号が上記クロック信号の立ち上がりエッジと立ち下がりエッジの両方に対応して連続して上記出力回路に伝えられるようにするとにより、連続で高速な読み出し動作を行なうことができるという効果が得られる。
【００９４】
（１８）  ２つの信号のうち第１動作モードではいずれか一方の信号を出力させ、第２動作モードでは両方の信号を出力させるとき、上記２つの信号に対して第１ないし第３のラッチ回路を割り当て、第１動作モードにより出力させるべき信号に対応して２つのラッチ回路と選択回路を用い、２つのラッチ回路の出力信号とが異なるときに先に動作するラッチ回路の出力信号に代えてあとで動作するラッチ回路の出力信号を出力させ、第２動作モードにより両方の信号を出力させるべきときには、動作周波数を低くして２つのラッチ回路により形成された出力信号を出力させることにより、２通りの出力動作を簡単な回路で実現することができるという効果が得られる。
【００９５】
（１９）  上記に加えて、上記第１入力端子ないし第３入力端子の各々に、上記第１ないし第３動作タイミング信号に応答して、上記第１ないし第３のラッチ回路の動作期間のときに上記入力信号を伝える信号線を容量的に分離するスイッチ手段を設けることにより、簡単な回路で高速な増幅動作を実現できるという効果が得られる。
【００９６】
（２０）  上記に加えて、上記第１動作モードを通常の動作モードであり、上記第２動作モードをテスト動作モードとし、かかるテスト動作モードでは上記第１出力信号と第２出力信号とが共にテスト回路に供給することによりテスト動作を効率よく行なうことができるという効果が得られる。
【００９７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、増幅回路は、前記のようなダイナミック型ＲＡＭに設けられるメインアンプあるいはメインアンプの増幅信号を受、出力回路の前段に設けられる増幅回路の他に、システムＬＳＩに組み込まれる回路ブロックの入力部に設けられる入力回路、あるいは１つの回路ブロックの中に設けられる信号バスを通して伝達される信号を増幅するものに広く利用することができる。メモリ回路は、前記のようなダイナミック型メモリセルの他に、記憶手段として強誘電体キャパシタを用いて不揮発化するものであってもよい。あるいは、フローティングゲートに電荷を蓄積するような不揮発性のメモリセルであってもよい。この発明は、増幅回路を備えた各種半導体集積回路装置に広く利用することができるものである。
【００９８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第１と第２動作タイミング信号にそれぞれ応答して動作を行なう第１と第２ラッチ回路に対して選択回路を設け、かかる選択回路により上記ラッチ回路の第１出力信号に対応した信号を上記第３出力端子に伝える第１動作と、上記第１出力信号と上記第２ラッチ回路の第２出力信号とが異なるときに上記第１出力信号に代えて第２出力信号を上記第３出力端子に伝える第２動作とを行なわせ、上記第２動作タイミング信号を、上記第１動作タイミング信号に対して遅れて発生させ、かつ、上記第１動作のときに動作周波数又は第１と第２出力の一致信号により第２ラッチ回路の動作期間を第２動作タイミング信号で動作するときよりも短くする。
【図面の簡単な説明】
【図１】この発明に係る半導体集積回路装置に用いられる増幅回路の一実施例を示す回路図である。
【図２】この発明を説明するための構成図である。
【図３】この発明に係る増幅回路を用いた場合の遅延量及び動作周波数の説明図である。
【図４】制御回路ＣＴＰの他の一実施例を示すブロック図である。
【図５】この発明に係る増幅回路の他の一実施例を示す回路図である。
【図６】この発明に係る増幅回路の他の一実施例を示すブロック図である。
【図７】この発明に係る増幅回路が用いられダイナミック型ＲＡＭの全体構成図である。
【図８】この発明が適用されたＳＤＲＡＭのＤＤＲモードを説明するためのタイミング図である。
【図９】この発明が適用されたＳＤＲＡＭのテストモードを説明するための構成図である。
【図１０】この発明を説明するためのＭＯＳＦＥＴのゲート長と、動作速度との関係を説明するための特性図である。
【図１１】この発明の他の一実施例を示すブロック図である。
【図１２】この発明に係る半導体記憶装置の一実施例を示すチップ全体構成図である。
【図１３】この発明が適用されるＳＤＲＡＭの一実施例を示す要部回路図である。
【図１４】この発明が適用されるＳＤＲＡＭの動作の一例を説明するためのタイミング図である。
【図１５】この発明に係るダイナミック型ＲＡＭの一実施例を示す全体ブロック図である。
【図１６】この発明に係る半導体集積回路装置に用いられる増幅回路の他の一実施例を示す回路図である。
【符号の説明】
Ｑ１〜Ｑ２５…ＭＯＳＦＥＴ、ＭＡ１，ＭＡ２…アンプ、ＭＡ…メインアンプ、ＳＥＬ…選択回路（セレクタ）、ＩＮ１〜ＩＮ１２…インバータ回路、Ｇ１〜Ｇ１０…ゲート回路、ＤＬ１〜ＤＬ３…遅延回路、Ａｍｐ…増幅回路、Ｂａｎｋ…メモリバンク、ＸＤＣ…Ｘデコーダ、ＹＤＣ…Ｙデコーダ、ＬＩＯ…ローカル入出力線、ＭＩＯ…メイン入出力線、ＧＩＯ…グローバル入出力線、ＳＡＡ…センスアンプ列、ＳＷＤＡ…サブワードドライバ列、Ａｒｒｙ…アレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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