(57)【特許請求の範囲】
【請求項１】
有機化合物層及び共通電極を有する発光素子と、
前記発光素子に直列に接続され、半導体膜を備える駆動トランジスタを有する画素回路と、
前記画素回路を経由してデータ電流が供給されるデータ線と、
前記画素回路を選択するための走査線と、
前記データ線を覆う第一絶縁膜と、
前記有機化合物層を仕切るとともに、前記データ線及び前記第一絶縁膜を覆い、前記第一絶縁膜と異なる材料からなる第二絶縁膜と、を備え、
前記第一絶縁膜及び前記第二絶縁膜は、前記データ線と前記共通電極との間に挟まれ、
前記データ線は、前記駆動トランジスタの前記半導体膜より下方に位置され、
前記画素回路を経由して前記データ線までの経路全体の寄生容量をＣtotalとし、真空の誘電率をε0とし、前記第一絶縁膜の比誘電率をεaとし、前記第一絶縁膜の総膜厚をＤaとし、前記第二絶縁膜の比誘電率をεbとし、前記第二絶縁膜の厚さをＤbとした場合に、
【数１】
0004640085.tif 000011
を満たすことを特徴とする表示パネル。
【請求項２】
請求項１に記載の表示パネルにおいて、前記第二絶縁膜は、比誘電率が２．６〜３．４であり、厚さが２．０〜１７．７μｍであることを特徴とする表示パネル。
【請求項３】
請求項１または２に記載の表示パネルにおいて、前記第一絶縁膜は、ゲート絶縁膜、オーバーコート絶縁膜、チャネル保護膜の少なくとも１つを備えることを特徴とする表示パネル。
【請求項４】
請求項１から３のいずれか一項に記載の表示パネルにおいて、
前記発光素子は有機化合物層を備えることを特徴とする表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子を画素ごとに設けた表示パネルに関する。
【背景技術】
【０００２】
特許文献１に記載されているように、有機エレクトロルミネッセンス素子は基板上にアノード、有機化合物層、カソードの順に積層した積層構造となっており、アノードとカソードとの間に電圧が印加されると有機化合物層に正孔及び電子が注入され、有機化合物層で電界発光する。
【０００３】
アクティブマトリクス駆動方式のディスプレイパネルでは１ドットの画素につき複数の薄膜トランジスタが設けられており、薄膜トランジスタによって有機エレクトロルミネッセンス素子を発光させる。例えば、特許文献１に記載されたディスプレイパネルにおいては、２つの薄膜トランジスタが画素ごとに設けられている。また、複数の有機エレクトロルミネッセンス素子をマトリクス状にパターニングするに際して薄膜トランジスタに接続する下層側のアノードを画素ごとに独立するようパターニングする。一方、カソードは全ての画素に共通した共通電極としてべた一面に成膜する。
【０００４】
ディスプレイパネルを駆動するために、ディスプレイパネルには複数の走査線及び信号線等が設けられている。ディスプレイパネルの駆動に際しては、走査線に信号を順次出力することで走査線を順次選択し、それぞれの走査線が選択されている時に階調に応じた信号を信号線に出力する。これにより、選択された走査線と信号線の交差部分にある画素に階調信号が書き込まれる。
【特許文献１】特開平８−３３０６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、信号線に出力する階調信号を電圧のレベルで制御する電圧指定方式と、階調信号を電流のレベルで制御する電流指定方式の２方式がある。電圧指定方式は、信号線に印加する信号が電圧なので信号線に多少の寄生容量があっても比較的速やかに所望の電位に到達する。一方、電流指定方式の場合、発光素自体が微弱な電流で発光できるために、実際に信号線に流れた電流の電流値は微弱でよいが、このような配線にかかる寄生容量が大きいと、配線が所望の電流値に達するまでに時間を要する場合がある。
【０００６】
そこで、本発明は、上記のような問題点を解決しようとしてなされたものであり、寄生容量による電流の遅延を最小限に抑えることを目的とする。
【課題を解決するための手段】
【０００７】
以上の課題を解決するために、請求項１に係る発明は、
有機化合物層及び共通電極を有する発光素子と、
前記発光素子に直列に接続され、半導体膜を備える駆動トランジスタを有する画素回路と、
前記画素回路を経由してデータ電流が供給されるデータ線と、
前記画素回路を選択するための走査線と、
前記データ線を覆う第一絶縁膜と、
前記有機化合物層を仕切るとともに、前記データ線及び前記第一絶縁膜を覆い、前記第一絶縁膜と異なる材料からなる第二絶縁膜と、を備え、
前記第一絶縁膜及び前記第二絶縁膜は、前記データ線と前記共通電極との間に挟まれ、
前記データ線は、前記駆動トランジスタの前記半導体膜より下方に位置され、
前記画素回路を経由して前記データ線までの経路全体の寄生容量をＣtotalとし、真空の誘電率をε0とし、前記第一絶縁膜の比誘電率をεaとし、前記第一絶縁膜の総膜厚をＤaとし、前記第二絶縁膜の比誘電率をεbとし、前記第二絶縁膜の厚さをＤbとした場合に、
【数１】
0004640085.tif 000002
を満たすことを特徴とする。
【０００８】
請求項２に係る発明は、請求項１に記載の表示パネルにおいて、前記第二絶縁膜は、比誘電率が２．６〜３．４で、厚さが２．０〜１７．７μｍであることを特徴とする。
【０００９】
請求項３に係る発明は、請求項１または２に記載の表示パネルにおいて、前記第二絶縁膜は、比誘電率が２．６〜３．４であり、厚さが２．０〜１７．７μｍであることを特徴とする。
【００１０】
請求項４の発明は、請求項１から３のいずれか一項に記載の表示パネルにおいて、
前記発光素子は有機化合物層を備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、隔壁の厚さを設定して信号線での遅延を抑えることができる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。また、以下の説明において、エレクトロルミネッセンス（Electro Luminescence）という用語をＥＬと略称する。
【００１３】
図１は、表示パネルとして電流指定方式のアクティブマトリクス駆動方式で動作するＥＬディスプレイパネル１の２行３列分の画素の回路図である。図１では、図面を簡略化するために２行３列分の画素を示したが、実際にはより多くの行数及び列数分の画素が配列されている。
【００１４】
図１に示すように、ＥＬディスプレイパネル１には、複数の走査線２が互いに平行となるよう配列され、複数のデータ線３が走査線２と直交するよう配列され、隣り合う走査線２の間において供給線４が走査線２と平行になるよう設けられている。走査線２とデータ線３によって囲まれた矩形領域が画素となり、複数の画素がマトリクス状に配列されている。
【００１５】
１画素には、薄膜トランジスタ５，６，７及びキャパシタ８を備える画素回路９と、有機ＥＬ素子１０とが設けられている。以下、薄膜トランジスタ５をスイッチトランジスタ５と称し、薄膜トランジスタ６を保持トランジスタ６と称し、薄膜トランジスタ７を駆動トランジスタ７と称する。
【００１６】
それぞれの画素では、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方がデータ線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方が有機ＥＬ素子１０のアノード、キャパシタ８の一方の電極及び駆動トランジスタ７のソースとドレインのうちの一方に接続されている。駆動トランジスタ７のソースとドレインのうちの他方が供給線４に接続され、駆動トランジスタ７のゲートがキャパシタ８の他方の電極及び保持トランジスタ６のドレインとソースのうちの一方に接続されている。保持トランジスタ６のドレインとソースのうちの他方が供給線４に接続され、保持トランジスタ６のゲートが走査線２に接続されている。
【００１７】
全ての画素の有機ＥＬ素子１０はカソードを共通電極とし、カソードが接地といった一定電圧Ｖcomに保たれている。有機ＥＬ素子１０の発光色については、同一の行の有機ＥＬ素子１０は赤、緑、青の順に配列され、同一の列の有機ＥＬ素子１０は同じ色となっている。カソードは、１０ｎｍ以下のＢａからなる電子注入層及びそれを覆うアルミニウム等の電子注入層よりも仕事関数の高い保護導電層の積層構造が好ましい。所定の電圧を印加した際の輝度は、Ｂａは厚さが１０ｎｍ、５０ｎｍ、１００ｎｍで１０ｎｍが最も高く、１００ｎｍが最も低かった。
【００１８】
図９に示すように、ＥＬディスプレイパネル１の周囲において走査線２が電圧制御の第１の走査側ドライバ２１に接続され、供給線４が電圧制御の第２の走査側ドライバ２２に接続され、データ線３が電流制御のデータ側ドライバ２３に接続され、これらドライバによってＥＬディスプレイパネル１がアクティブマトリクス駆動方式で駆動される。  
【００１９】
図２は、隣接する複数の画素、つまり複数の行のうちの或る行、複数の列のうちの或る列の画素及びその次の行、当該列の画素に出力される信号を示すタイミングチャートである。図２に示すように、第１の走査側ドライバ２１によって、各走査線２にオンレベル（一定のハイレベル）の電圧を順次印加することにより走査線２に接続されたスイッチトランジスタ５及び保持トランジスタ６を順次選択する。また、第２の走査側ドライバ２２によって、第１の走査側ドライバ２１のオンレベル出力に同期するよう、各供給線４に一定のローレベル（有機ＥＬ素子１０のカソードに供給される電圧Ｖcom以下）の書き込み電圧を順次印加することにより供給線４に接続された或る列の全画素回路９を各行ごとに順次選択する。また、第１の走査側ドライバ２１が各行のスイッチトランジスタ５及び保持トランジスタ６を選択している時に、データ側ドライバ２３が、各列のデータ線３にそれぞれの階調に応じた電流値のデータ電流が流れるように電流制御する。データ電流は、データ線３からデータ側ドライバ２３に流れる引き抜き電流である。以下では、或る行の走査線２がオンレベルとなっている期間をその行の選択期間といい、或る行の走査線２がオフレベル（一定のローレベル）となっている期間をその行の発光期間という。
【００２０】
或る行の選択期間においては、その行の走査線２がオンレベルとなっているから、その行の何れの画素でもスイッチトランジスタ５及び保持トランジスタ６がオン状態となる。この時、供給線４の書き込み電圧はローレベルになるが、データ側ドライバ２３が階調に応じた所望の電流値となるようなデータ電流を流そうとして、供給線４の書き込み電圧よりも低い電位となるので、駆動トランジスタ７は、そのゲート−ソース間電圧及びドレイン−ソース間電圧がオン状態になるような電圧になる。したがって、どのデータ線３にも、供給線４から駆動トランジスタ７のドレイン−ソース間、スイッチトランジスタ５のドレイン−ソース間を介してそれぞれの階調に応じたレベルのデータ電流が流れ、その行の何れの画素でもデータ線３に向かったデータ電流が流れる。このデータ電流の電流値は、データ側ドライバ２３によって一義的に制御されている。この時、駆動トランジスタ７のゲート−ソース間の電圧のレベルは、データ側ドライバ２３が設定した駆動トランジスタ７のドレイン−ソース間を流れるデータ電流の電流値に見合うように自動的に設定され、この電圧のレベルに従ったレベルの電荷がキャパシタ８にチャージされる。
【００２１】
その後の発光期間では、その行の走査線２がオフレベル（一定のローレベル）になり、スイッチトランジスタ５及び保持トランジスタ６がオフ状態となるが、オフ状態の保持トランジスタ６によってキャパシタ８の電荷が閉じ込められ、駆動トランジスタ７のゲート−ソース間の電圧のレベルがそのまま維持される。このため、駆動トランジスタ７のゲート−ソース間の電圧のレベルは、発光期間中、データ電流の電流値に応じた電流値を流すように記憶されることになる。この発光期間では、供給線４の電圧が一定のハイレベルの発光電圧に切り替わり、有機ＥＬ素子１０のカソードの一定電圧Ｖcomより高くなることによって、データ電流の電流値がどのような値であっても、駆動トランジスタ７のドレイン−ソース間電圧は、駆動トランジスタ７のドレイン−ソース間電流の電流値が飽和状態となるような電圧に設定される。したがって、駆動電流の電流値は駆動トランジスタ７のゲート−ソース間の電圧のみに依存することになり、供給線４から駆動トランジスタ７を介して有機ＥＬ素子１０に駆動電流が流れ、有機ＥＬ素子１０が発光する。。そのため、発光期間における駆動電流のレベルは、その直前の選択期間におけるデータ電流のレベルに実質的に等しくなる。このように、駆動トランジスタ７は、有機ＥＬ素子１０に直列に接続され、有機ＥＬ素子１０に駆動電流を供給する。
【００２２】
なお、選択期間においては各画素回路９では、供給線４からデータ線３までの間のデータ電流の経路に寄生容量があるため、実際に流れるデータ電流のレベルがデータ側ドライバ２３によって制御されたデータ電流のレベルに達するまでに時間を要するが、その時間が選択期間よりも短ければ特に問題ないが、その時間が選択期間よりも長い場合には、実際に流れるデータ電流のレベルがデータ側ドライバ２３によって制御されたデータ電流のレベルに達しなくなり、発光期間における駆動トランジスタ７のゲート−ソース間の電圧が所望の値より低くなってしまい、ひいては有機ＥＬ素子１０を流れる駆動電流の電流値まで低くなり、最終的には、所望の輝度より低い輝度でしか発光できなくなってしまうことがある。そこで、本実施形態においては、ＥＬディスプレイパネル１の構造を最適化している。
【００２３】
以下、ＥＬディスプレイパネル１の構造について具体的に説明する。
図３は、ＥＬディスプレイパネル１の２行６列分の画素の概略平面図である。図３に示すように、同じ行の走査線２と供給線４との間においては各有機ＥＬ素子１０の画素電極が列の数だけ配置されており、全体として画素電極がマトリクス状に配列されている。データ線３と隣りのデータ線３との間においては各画素電極が、列方向に配列されている。各データ線３の上には隔壁２０が各データ線３を被覆するように設けられている。隔壁２０は、図９に示すように、蛇行して連続した構造となっており、隔壁２０間の列方向に配列された複数の画素電極１２上には、有機化合物層１４が列方向に連続して形成されている。ここで、行方向に隣接する隔壁２０同士によって行方向に隣り合う有機化合物層１４が仕切られている。有機化合物層１４は、電流が流れることによって発光する有機ＥＬ発光層を含む一または複数の電荷輸送層を備えており、有機化合物層１４となる材料を溶媒に溶かした溶液または有機化合物層１４となる材料を分散した分散液を隔壁２０，２０間に流し込むことによって形成される。この隔壁２０は電気絶縁性を有し、ポリイミドといった有機樹脂等からなる。隔壁２０が有機樹脂の場合、隔壁２０の最表面の構成分子のうちＣ−Ｈ結合の部分をＣ−Ｆ結合に置換した撥液加工を行うことによって隔壁２０の撥液性が高くなり、また結果として隔壁２０の比誘電率が低くなる。
【００２４】
図４は主に１画素分の電極を示した平面図であり、図５は図４の切断線V−Vに沿った面の矢視断面図である。図４及び図５に示すように、有機ＥＬ素子１０のアノードとなる画素電極１２が有機化合物層１４の下に形成され、有機ＥＬ素子１０のカソードとなる共通電極１６が有機化合物層１４の上に形成され、下から画素電極１２、有機化合物層１４、共通電極１６の順に積層された構造が有機ＥＬ素子１０となる。画素電極１２は画素ごとに独立して形成され、画素電極１２がマトリクス状に配列されている。共通電極１６は全ての画素に共通した電極であり、共通電極１６が隔壁２０をも被覆してべた一面に成膜され、共通電極１６が保護絶縁膜１８によって被覆されている。なお、図４では図面を見やすくするために、画素電極１２の図示を省略するが、図４においてキャパシタ８の左側の矩形枠状の部分とキャパシタ８とを合わせた領域において画素電極１２が形成されている。
【００２５】
画素電極１２は、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）等の透明導電膜を有する。
【００２６】
有機化合物層１４は、例えば画素電極１２から順に正孔輸送層、発光層の順に積層した二層構造である。正孔輸送層は、導電性高分子であるＰＥＤＯＴ（ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなり、発光層は、ポリフェニレンビニレン系発光材料やポリフルオレン系発光材料等の共役二重結合高分子発光材料が好ましい。有機化合物層１４は、単層であっても、３層以上であってもよい。
【００２７】
共通電極１６は、画素電極１２よりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。また、共通電極１６は、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えて金属層が堆積した積層構造となっていても良く、具体的には、有機化合物層１４と接する界面側に成膜された低仕事関数の高純度のバリウム層と、バリウム層を被覆したアルミニウム層との積層構造や、下層にリチウム層、上層にアルミニウム層が設けられた積層構造が挙げられる。
【００２８】
はトランジスタアレイパネル３０の表側の面に、走査線２、データ線３、供給線４、スイッチトランジスタ５、保持トランジスタ６、駆動トランジスタ７、キャパシタ８、画素電極１２及び隔壁２０が設けられている。
【００２９】
トランジスタアレイパネル３０は透明な絶縁基板３２をベースとしており、絶縁基板３２上に絶縁膜、導電膜、半導体膜、不純物半導体膜等がパターニングされることで、走査線２、データ線３、供給線４、スイッチトランジスタ５、保持トランジスタ６、駆動トランジスタ７及びキャパシタ８が設けられている。
【００３０】
スイッチトランジスタ５、保持トランジスタ６及び駆動トランジスタ７は何れも逆スタガ構造とされている。つまり、スイッチトランジスタ５、保持トランジスタ６及び駆動トランジスタ７は何れも、絶縁基板３２上に形成されたゲートＧと、ゲートを被覆したゲート絶縁膜３４を挟んでゲートに対向した半導体膜ＳＣと、半導体膜ＳＣの中央部上に形成されたチャネル保護膜ＢＬと、半導体膜ＳＣの両端部上において互いに離間するよう形成された不純物半導体膜ＩＳＣと、一方の不純物半導体膜上に形成されたドレインＤと、他方の不純物半導体膜上に形成されたソースＳと、から構成されている。ゲート絶縁膜３４は、図９に示すように、データ線３及び供給線４全域にわたって形成されており、データ側ドライバ２３の各バンプは、ゲート絶縁膜３４に設けられたコンタクトホールによって露出されたデータ線３の端子部と接続している。共通電極１６は隔壁２０全域を覆っており、周縁部１６ａが隔壁２０を囲むように設けられている。したがって、隔壁２０の段差のために、図５に示すように、隔壁２０の角部２０ａで共通電極１６が断裂しても、隔壁２０が設けられていない共通電極１６の周縁部１６ａが連続しているため、画素領域全域にわたって共通電極１６の電圧を均等にすることができる。
【００３１】
スイッチトランジスタ５、保持トランジスタ６及び駆動トランジスタ７のゲートは、絶縁基板３２上にべた一面に成膜された導電膜のパターニングにより形成されたものであり、ゲートのほかにデータ線３、キャパシタ８の一方の電極もこの導電膜のパターニングより形成されたものである。
【００３２】
ゲート絶縁膜３４はべた一面に成膜され、スイッチトランジスタ５、保持トランジスタ６及び駆動トランジスタ７のゲート、データ線３、キャパシタ８の一方の電極は共通のゲート絶縁膜３４によって被覆されている。
【００３３】
スイッチトランジスタ５、保持トランジスタ６及び駆動トランジスタ７のソースとドレインは、ゲート絶縁膜３４上にべた一面に成膜された導電膜のパターニングにより形成されたものであり、ソースとドレインのほかに走査線２、供給線４、キャパシタ８の他方の電極もこの導電膜のパターニングにより形成されたものである。したがって、データ線３と走査線２との間には、ゲート絶縁膜３４が介在しており、データ線３と供給線４との間には、ゲート絶縁膜３４が介在している。ソースとドレインのほかに走査線２、供給線４、キャパシタ８の他方の電極は、共通のオーバーコート絶縁膜３６によって被覆され、オーバーコート絶縁膜３６の表面がトランジスタアレイパネル３０の表面となっている。なお、オーバーコート絶縁膜３６の表面に樹脂等の平坦化膜が成膜され、走査線２、供給線４、スイッチトランジスタ５、保持トランジスタ６、駆動トランジスタ７及びキャパシタ８等による凹凸を平坦化膜によって解消しても良いが、この場合、平坦化膜の平坦な表面がトランジスタアレイパネルの表面となる。
【００３４】
スイッチトランジスタ５及び保持トランジスタ６のゲートは、ゲート絶縁膜３４に形成されたコンタクトホール３６を通じて走査線２に接触し、スイッチトランジスタ５のドレインとソースのうちの一方は、ゲート絶縁膜３４に形成されたコンタクトホール３８を通じてデータ線３に接触し、保持トランジスタ６のドレインとソースのうちの一方は、ゲート絶縁膜３４に形成されたコンタクトホール４０を通じてキャパシタ８の一方の電極に接触している。キャパシタ８の他方の電極は、オーバーコート絶縁膜３６に形成されたコンタクトホール４２を通じて画素電極１２に接触している。
【００３５】
ゲート絶縁膜３４及びオーバーコート絶縁膜３６はともに同じ絶縁材料からなり、好ましくは窒化シリコン又は酸化シリコンからなる。そして、データ線３の上において隔壁２０が形成され、隔壁２０を被覆するように共通電極１６が形成されているため、共通電極１６とデータ線３との間に隔壁２０、オーバーコート絶縁膜３６が挟まれ、これにより寄生容量Ｃpdが形成される。
【００３６】
寄生容量Ｃpdは式（１）で表される。
【数２】
0004640085.tif 000003
【００３７】
ここで、ε0は真空の誘電率であり、εaはゲート絶縁膜３４及びオーバーコート絶縁膜３６の比誘電率であり、Ｄaはゲート絶縁膜３４とオーバーコート絶縁膜３６の総膜厚であり、εbは隔壁２０の比誘電率であり、Ｄbは隔壁２０の厚さである。なお、チャネル保護膜ＢＬが、共通電極１６とデータ線３との間に介在し且つゲート絶縁膜３４及びオーバーコート絶縁膜３６とともに同じ材料からなれば、Ｄaはゲート絶縁膜３４、オーバーコート絶縁膜３６、チャネル保護膜ＢＬの総膜厚となる。
【００３８】
このとき、寄生容量Ｃpdは小さいほど好ましいが、選択期間においては供給線４からデータ線３までの間のデータ電流の経路全体の寄生容量をＣtotalとした場合、寄生容量Ｃpdがトランジスタ５〜７の設計に大きな影響を与えさせないことを考慮し、データ線３が著しく遅延を起こさないためには、寄生容量Ｃpdが寄生容量Ｃtotalの２０％以下であることが好ましい。ここで、トランジスタ５〜７におけるゲート絶縁膜３４、オーバーコート絶縁膜３６、チャネル保護膜ＢＬのそれぞれの厚さを変えることは、ＴＦＴの特性が変わり全体の設計が大きく代えなければならず、固定しておくことが好ましい。同様に、ゲート絶縁膜３４、オーバーコート絶縁膜３６、チャネル保護膜ＢＬの絶縁材料の選定つまり比誘電率を代えることも同様に全体の設計変更を要するので固定しておくことが好ましい。したがって、式（１）で比較的容易に変動することが可能なパラメータは隔壁２０の厚さＤbになる。ただし、寄生容量Ｃpdが寄生容量Ｃtotalの５％より小さくするためには、隔壁の厚さＤbを著しく厚く堆積させなければならず製造プロセスの観点から好ましくない。したがって、式（２）の範囲となるように、隔壁２０の厚さＤbが設定されている。
【数３】
0004640085.tif 000004
【００３９】
寄生容量Ｃtotalの成分としては、データ線３と走査線２の重なり部分の寄生容量、データ線３と供給線４の重なり部分の寄生容量、スイッチトランジスタ５のゲート−ソース間の寄生容量×走査線２の本数、駆動トランジスタ７のゲートの寄生容量、画素電極１２及びキャパシタ８の容量がある。
【００４０】
なお、ＥＬディスプレイパネル１のその他の設定条件として、画素の幅（隔壁２０の幅を含めた画素のピッチ）が３３０μｍ（ＥＬディスプレイパネル１が１０．４”でＶＧＡの場合）以上６００μｍ（ＥＬディスプレイパネル１が３７”でＷＸＧＡの場合）以下であり、走査線２の本数が７６８本（ただしＷＸＧＡの場合で上下分割しているので各３８４本）、４８０本（ＶＧＡの場合）又は１０８０本（ただしフルＨＤの場合で上下分割しているので各５４０本）であり、画素の容量が０．２５２ｆＦ／μｍ2であり、画素の開口率（画素領域の面積における発光領域の面積の割合）が３０％であり、選択期間が４３．４μ秒（６０Ｈｚ駆動において、選択期間が最長の場合、つまり走査線２の本数が最小の場合は、ＷＸＧＡで上下分割で３８４本）以下であり、最低輝度電流が５．２ｎＡ／ｄｏｔ以上（ＥＬディスプレイパネル１が１０．４”  ＶＧＡであり、且つ、階調が８ｂｉｔであり、最高輝度を３００ｎｉｔ〜５００ｎｉｔ、画素の特性を１２．０ｃｄ／Ａに設定）とした。
【００４１】
また、画素の輝度階調が２５６階調である場合、無発光を第０階調とし、最大輝度階調を第２５５階調と設定している。全階調で階調反転を起こさず、バランスのよい表示を行うためには、第２階調における書き込み率が２０％以上であり、且つ、第２５５階調における書き込み率が９０％以上となるように、寄生容量Ｃpdを規定すると良い。ここで、書き込み率とは、データ側ドライバ２３によって制御されたデータ線３に流れるデータ電流の電流値に対する実際に有機ＥＬ素子１０に流れる駆動電流の電流値の比である。ここで無発光を除く最も低い輝度階調である第１階調ではなく、第２階調における書き込み率に設定した理由は、feed through電圧の効果が大きすぎて寄生容量に起因する書き込み率の条件には不適当であるためである。
【００４２】
隔壁２０としてポリイミドを適用した場合、その比誘電率εbが２．６〜３．４の範囲となる。例えば隔壁２０の比誘電率εbが３．０であるとすると、寄生容量Ｃpdと隔壁２０の厚さＤbとの関係は図６に示されているようになる。
【００４３】
ここで、ＥＬディスプレイパネル１の各部の設定が表１（スイッチトランジスタ５、保持トランジスタ６、駆動トランジスタ７の閾値電圧Ｖthを０．５Ｖとした）に示されているものとすると、選択期間においては供給線４からデータ線３までの間のデータ電流の経路全体の寄生容量Ｃtotalの各成分を計算すると、表２に示すようになる。ここで、ゲート絶縁膜３４、チャネル保護膜ＢＬ及びオーバーコート絶縁膜３６はともに窒化シリコンとし、比誘電率を６．４と設定している。また、ゲート絶縁膜３４及びチャネル保護膜ＢＬの総厚を４２０ｎｍとし、オーバーコート絶縁膜３６を２００ｎｍとしている。
【表１】
0004640085.tif 000005
【表２】
0004640085.tif 000006
【００４４】
表２において、『Ｃ１』は、データ線３と供給線４の重なり部分の寄生容量であり、『Ｃ２』は、データ線３と走査線２の重なり部分の寄生容量であり、『Ｃ３』は、走査線２の本数×スイッチトランジスタ５にかかる寄生容量であり、『Ｃ４』は、駆動トランジスタ７のゲートにかかる寄生容量であり、『Ｃ５』は、画素電極１２及びキャパシタ８の容量である。また、表２において、『Ｃpdの上限』は、容量Ｃ１〜Ｃ５及び式（２）に基づいて算出された隔壁２０の厚さが下限となり得る場合の寄生容量Ｃpdであり、『Ｃpdの下限』は、容量Ｃ１〜Ｃ５及び式（２）に基づいて算出された隔壁２０の厚さが上限となり得る場合の寄生容量Ｃpdである。また、表２において、『Ｃtotalの下限』は、寄生容量Ｃpdの下限の場合の寄生容量Ｃtotalであり、『Ｃtotalの上限』は、寄生容量Ｃpdの上限の場合の寄生容量Ｃtotalである。
【００４５】
寄生容量Ｃpdの下限設定の場合、それぞれの出力階調特性を図７に示し、そのうち第２階調及び第２５５階調における書き込み率を表３に示す。図７において、横軸の『Input data』は、データ側ドライバ２３によって制御されたデータ線３に流れるデータ電流の階調を８ｂｉｔで表したものであり、縦軸の『Output data』は、有機ＥＬ素子１０に流れる駆動電流の階調を８ｂｉｔで表したものである。いずれも視覚上わかりやすいように便宜的に２５６以上となっているが８ｂｉｔの場合、実際は２５５までである。表３から、第２階調における書き込み率が２０％以上であり、且つ、最大輝度の第２５５階調における書き込み率が９０％以上となっていることがわかる。
【表３】
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【００４６】
寄生容量Ｃpdが寄生容量Ｃtotalの２０％以下となるような隔壁２０の厚さＤb、つまり厚さＤbの下限を表４に示し、寄生容量Ｃpdが寄生容量Ｃtotalの５％以上となるような隔壁２０の厚さＤb、つまり厚さＤbの上限を表５に示す。
【表４】
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【表５】
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【００４７】
表４から分かるように最低限必要な比誘電率εbが２．６〜３．４の隔壁２０の厚さは２．０〜３．５μｍの範囲にあり、表５から分かるように寄生容量で制限した比誘電率εbが２．６〜３．４の隔壁２０の厚さの上限は１０．１〜１７．７μｍの範囲である。
【００４８】
上記実施形態では、データ線３にかかる寄生容量から隔壁２０の厚さを最適化したが、以下は、有機ＥＬ素子１０の有機ＥＬ化合物層の成膜の観点から隔壁２０の厚さを最適化したものである。ここで、有機化合物層１４は、有機化合物層１４となる材料を溶媒に溶かした溶液または有機化合物層１４となる材料を分散した分散液を隔壁２０，２０間に流し込むことによって形成される。有機化合物層１４をインクジェット法によって形成した場合、一画素ごとに液滴の量に合わせて１〜数十滴の液滴を吐出したものとする。このとき、液滴が隔壁２０を乗り越えて隣りの画素に溢れないようするために必要な隔壁２０の厚さは、式（３）で表すことができ、それを図８に示す。式（３）において、Ｗは隔壁２０の幅であり、Ｌは一画素の長さであり、Ｐは、一画素の幅（ピッチ）であり、ρは液滴量である。つまり、一画素辺りに液滴を収容できる容積ρは、ρ＝幅（Ｐ−Ｗ）×長さＬ×高さＨとなり、この高さ以上に隔壁２０の厚さＤｂがあればよい。
【数４】
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【００４９】
図８において、有機化合物層１４となる一滴６０ｐｌの液滴を隔壁２０，２０間に加えたときの液滴の高さを示したものであり、横軸は画素の幅であり、縦軸は液滴の高さになる。１０．４”  ＶＧＡではＲＧＢ３つ分の画素の幅が３３０μｍであり、３２”  ＷＸＧＡではＲＧＢ３つ分の画素の幅が５１０μｍであり、３７”  ＷＸＧＡではＲＧＢ３つ分の画素の幅が６００μｍである。図８からわかるように、１０．４”  ＶＧＡの各画素に１滴で有機化合物層１４を完全に形成できるものとしても、最低限２．０μｍの厚さの隔壁２０が必要であり、画素の幅に対して長さが３倍なので、各画素３カ所に１滴ずつ滴下して厚さを全体的に均等にならしたとすると、厚さ６．０μｍの隔壁２０が必要となる。
【００５０】
以上のように、本実施形態によれば、隔壁２０の厚さＤbが上記式（２）を満たすように設定されているため、共通電極１６とデータ線３との間の寄生容量の影響によるデータ電流の遅延を抑えることができる。
【図面の簡単な説明】
【００５１】
【図１】ＥＬディスプレイパネル１の回路図である。
【図２】ＥＬディスプレイパネル１を駆動するための信号のタイミングチャートである。
【図３】ＥＬディスプレイパネル１の２行６列分の画素の概略平面図である。
【図４】１画素分の電極を示した平面図である。
【図５】図４の切断線V−Vに沿った面の矢視断面図である。
【図６】隔壁２０の厚さＤbと寄生容量Ｃpdとの関係を示したグラフである。
【図７】出力階調特性のグラフである。
【図８】画素の幅と液滴の高さとの関係を示したグラフである。
【図９】ＥＬディスプレイパネル１全体を示す概略平面図である。
【符号の説明】
【００５２】
１  ＥＬディスプレイパネル
２  走査線
３  データ線
４  供給線
５  スイッチトランジスタ
６  保持トランジスタ
７  駆動トランジスタ
８  キャパシタ
１２  画素電極
１４  有機化合物層
１６  共通電極
２０  隔壁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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