(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１の配線膜を形成する第１配線膜形成工程と、
前記第１配線膜形成工程の後、無機系低誘電率材からなる絶縁膜層を設ける絶縁膜層形成工程と、
前記絶縁膜層形成工程の後、レジストマスクを用いるエッチングにより前記絶縁膜層にビアホールを形成するビアホール形成工程と、
前記ビアホール形成工程の後、前記レジストマスクをアッシングにより除去し、前記ビアホールの側壁面部を洗浄剤で洗浄除去する除去工程と、
前記除去工程の後、前記除去されたビアホール側壁面部に有機系低誘電率材を充填する充填工程と、
前記充填工程の後、前記ビアホール部分に第２の配線膜構成材料を充填し、第２の配線膜を形成する第２配線膜形成工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
除去工程の後、ビアホールの上から有機系低誘電率材を充填して該ビアホール部分および第１配線膜上の絶縁膜層の上に有機系低誘電率材の層を設け、この有機系低誘電率材層に対して所定パターンの溝を形成し、この溝に第２の配線膜構成材料を充填して第２の配線膜を形成する
ことを特徴とする請求項１の半導体装置の製造方法。
【請求項３】
有機系低誘電率材は無機系低誘電率材とのエッチング選択比が５以上である
ことを特徴とする請求項１又は請求項２の半導体装置の製造方法。
【請求項４】
有機系低誘電率材はシロキサン骨格を持たない材で構成されてなる
ことを特徴とする請求項１〜請求項３いずれかの半導体装置の製造方法。
【請求項５】
有機系低誘電率材がポリアリーレン、ポリアリーレンエーテル、ポリベンゾオキサゾール及びポリイミドの群の中から選ばれる材である
ことを特徴とする請求項１〜請求項４いずれかの半導体装置の製造方法。
【請求項６】
無機系低誘電率材からなる絶縁膜層はシロキサン骨格を持つ材で構成されてなる
ことを特徴とする請求項１〜請求項５いずれかの半導体装置の製造方法。
【請求項７】
第１の配線膜および／または第２の配線膜がＣｕで構成されてなる
ことを特徴とする請求項１〜請求項６いずれかの半導体装置の製造方法。
【請求項８】
エッチングがリアクティブイオンエッチングである
ことを特徴とする請求項１の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばダマシン配線構造を有する半導体装置に関する。
【背景技術】
【０００２】
集積回路の集積度が高まるに伴い、集積回路を構成するトランジスタ等の半導体素子は小型化が進む一方である。そして、半導体素子の小型化に伴い、半導体素子の動作速度は向上するものの、集積度の向上に伴って配線数量は増大している。従って、配線数量の増大による遅延時間が問題となる。すなわち、大規模集積回路における信号の動作速度は配線数量によって決まるようになっている。
【０００３】
ところで、配線による遅延時間は、配線抵抗と配線容量とに依存している。従って、配線抵抗と配線容量との低減が求められている。
【０００４】
配線抵抗の低抵抗化は、配線の主材料をＡｌからＣｕに変更することで図られている。
【０００５】
さて、低抵抗のＣｕが配線材料として用いられても、微細化の進行により、集積度を上げ、かつ、半導体チップに搭載される半導体素子の数を増加させると、これら多数の半導体素子を動作させる為に、信号を伝達する為の信号配線ばかりか、電源を供給する為の電源配線も増加し、配線総数が大幅に増加している。こうした配線の高密度化により、配線容量は増加する一方である。従って、配線の遅延時間を短縮し、所望の性能を確保する為には、配線容量の低減が一層求められる。
【０００６】
配線容量の低減の為、層間絶縁膜として、比誘電率が低い材料を用いることが提案されている。そして、低誘電率絶縁膜として、多孔質な絶縁膜が提案されている。しかしながら、こうした多孔質膜は、物理的な強度が脆弱で、密着性などの物理特性も劣り、エッチング、アッシング、洗浄等によるプロセスダメージ等によって比誘電率が劣化するという問題が有る。
【０００７】
特に、ダマシン配線構造におけるＣｕ／低誘電率絶縁膜配線では、Ｃｕの拡散を防止する為に、製造プロセスが複雑化しており、プロセスの簡略化とコストダウンが求められている。
【０００８】
このような観点から、特開２００１−３４５３８０号公報では、ビアホール絶縁膜と上部配線絶縁膜とに異なる材料からなる絶縁膜を用い、これらの絶縁膜のエッチングの選択比が５以上の条件で上部配線絶縁膜、ビアホール中の絶縁膜の加工を行うことが提案されている。そして、この技術は、上部配線絶縁膜の加工時に同時にビアホール中の絶縁膜を除去できる為、プロセスが簡略化されると謳われている。
【特許文献１】特開２００１−３４５３８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、上記提案の技術は、ビアホール層が低誘電率膜の場合、ビアホール加工はエッチングにより行われるものの、低誘電率膜はアッシングによるダメージにより誘電率が上昇すること、又、ビアホール加工の洗浄後に前記ダメージ層が削れてビアホールの寸法が大きくなる欠点がある。
【００１０】
更に、ビアホール層の加工時に、下地配線層のＣｕ表面がスパッタリングされて飛散し、ビアホール側壁面に付着してＣｕの拡散が生じる。尚、Ｃｕの付着を低減する為、スパッタリングの無いエッチング条件にすると、ビアホール層下部のＣｕバリア層にサイドエッチが形成されてしまう。
【００１１】
そして、低誘電率膜のダメージ低減や加工不良の対策の為、製造装置の変更などが試みられている。しかしながら、この技術はコストが高く付く。
【００１２】
従って、本発明が解決しようとする課題は、配線間容量が小さく、ビアホール側壁面におけるＣｕ付着の問題が解決され、高信頼性・高性能な半導体装置をもたらす配線構造を提案することである。
【００１３】
本発明が解決しようとする他の課題は、製造プロセスが簡単で、かつ、コストも低廉な配線構造を提案することである。
【課題を解決するための手段】
【００１４】
前記の課題は、第１の配線膜と第２の配線膜との間の絶縁膜層に第１の配線膜と第２の配線膜とを接続する為に用いられるビアホールが構成された半導体装置において、
前記絶縁膜層は無機系低誘電率材料で構成され、
前記ビアホールの側方には有機系低誘電率材が設けられてなる
ことを特徴とする半導体装置によって解決される。
【００１５】
上記本発明の半導体装置の第２の配線膜の層の絶縁膜は、特に、有機系低誘電率材である。
【００１６】
そして、有機系低誘電率材は、特に、無機系低誘電率材とのエッチング選択比が５以上、更には１０以上の材である。そして、中でも、シロキサン骨格を持たない材である。このような中でも、ポリアリーレン、ポリアリーレンエーテル、ポリベンゾオキサゾール及びポリイミドの群の中から選ばれる材が好ましい。
【００１７】
上記本発明の半導体装置のビアホールを構成する絶縁膜層は無機系低誘電率材料で構成される。中でも、シロキサン骨格を持つ無機系低誘電率材料で構成される。
【００１８】
本発明にあっては、第１の配線膜や第２の配線膜は、特に、低抵抗なＣｕで構成される。
【００１９】
又、前記の課題は、半導体基板上に第１の配線膜を形成する第１配線膜形成工程と、
前記第１配線膜形成工程の後、絶縁膜層を設ける絶縁膜層形成工程と、
前記絶縁膜層形成工程の後、該絶縁膜層にビアホールを形成するビアホール形成工程と、
前記ビアホール形成工程の後、該ビアホールの側壁面部を除去する側壁面部除去工程と、
前記側壁面部除去工程の後、該除去された部分に低誘電率材を充填する充填工程と、
前記充填工程の後、前記ビアホール部分に第２の配線膜構成材料を充填し、第２の配線膜を形成する第２配線膜形成工程
とを具備することを特徴とする半導体装置の製造方法によって解決される。
【００２０】
特に、半導体基板上に第１の配線膜を形成する第１配線膜形成工程と、
前記第１配線膜形成工程の後、絶縁膜層を設ける絶縁膜層形成工程と、
前記絶縁膜層形成工程の後、該絶縁膜層にビアホールを形成するビアホール形成工程と、
前記ビアホール形成工程の後、該ビアホールの側壁面部を除去する側壁面部除去工程と、
前記側壁面部除去工程の後、該除去された部分に有機系低誘電率材を充填する充填工程と、
前記充填工程の後、前記ビアホール部分に第２の配線膜構成材料を充填し、第２の配線膜を形成する第２配線膜形成工程
とを具備することを特徴とする半導体装置の製造方法によって解決される。
【００２１】
上記本発明の半導体装置の製造方法において、側壁面部除去工程の後、ビアホールの上から有機系低誘電率材を充填して該ビアホール部分および第１配線膜上の絶縁膜層の上に有機系低誘電率材の層を設け、この有機系低誘電率材層に対して所定パターンの溝を形成し、この溝に第２の配線膜構成材料を充填して第２の配線膜を形成することが好ましい。
【００２２】
そして、上記した製造方法は、特に、前記本発明になる半導体装置の製造方法である。
【発明の効果】
【００２３】
本発明は、無機系低誘電率膜におけるダメージを除去した後、有機系低誘電率膜材料による側壁保護膜を形成する基本構成によって、高信頼性・高性能な半導体装置が得られる。
【００２４】
すなわち、ビアホール形成加工時にビアホール内壁面に付着した金属粒子が除去されており、金属粒子の内部拡散によるリーク電流の発生が防止され、それだけ信頼性が向上する。
【００２５】
かつ、ビアホール形成加工によって生じたビアホール内壁面における誘電率の増大を改善できており、それだけ配線間容量の低減が図られ、信号処理速度の向上が図られている。
【００２６】
そして、上記特長を奏する配線構造（ビアホール構造）は、上部配線用有機系低誘電率膜形成時に同時に形成でき、プロセス工数は少なく、低廉なコストで出来る。
【発明を実施するための最良の形態】
【００２７】
本発明になる半導体装置は、第１の配線膜（下層配線膜）と第２の配線膜（上層配線膜）との間の絶縁膜層に第１の配線膜と第２の配線膜とを接続する為に用いられるビアホールが構成された半導体装置において、前記絶縁膜層は無機系低誘電率材料で構成され、前記ビアホールの側方には有機系低誘電率材が設けられてなる。前記第２の配線膜（上層配線膜）の層の絶縁膜は、特に、有機系低誘電率材である。有機系低誘電率材は、特に、無機系低誘電率材とのエッチング選択比が５〜１０００である。中でも、シロキサン骨格を持たない材である。特に、ポリアリーレン、ポリアリーレンエーテル、ポリベンゾオキサゾールやポリイミドで構成される。ビアホールを構成する絶縁膜層は無機系低誘電率材料で構成される。中でも、シロキサン骨格を持つ無機系低誘電率材料で構成される。例えば、アルキル（例えば、メチル）ポリシロキサンを主成分とする有機成分を含有するシリカガラス膜、或いは多孔質な無機シリカガラス等が挙げられる。第１の配線膜や第２の配線膜は、特に、低抵抗なＣｕで構成される。
【００２８】
本発明になる半導体装置（特に、上記半導体装置）の製造方法は、半導体基板上に第１の配線膜（下層配線膜）を形成する第１配線膜形成工程と、前記第１配線膜形成工程の後、絶縁膜層を設ける絶縁膜層形成工程と、前記絶縁膜層形成工程の後、該絶縁膜層にビアホールを形成するビアホール形成工程と、前記ビアホール形成工程の後、該ビアホールの側壁面部を除去する側壁面部除去工程と、前記側壁面部除去工程の後、該除去された部分に低誘電率材を充填する充填工程と、前記充填工程の後、前記ビアホール部分に第２の配線膜構成材料を充填し、第２の配線膜（上層配線膜）を形成する第２配線膜形成工程とを具備する。特に、半導体基板上に第１の配線膜（下層配線膜）を形成する第１配線膜形成工程と、前記第１配線膜形成工程の後、絶縁膜層を設ける絶縁膜層形成工程と、前記絶縁膜層形成工程の後、該絶縁膜層にビアホールを形成するビアホール形成工程と、前記ビアホール形成工程の後、該ビアホールの側壁面部を除去する側壁面部除去工程と、前記側壁面部除去工程の後、該除去された部分に有機系低誘電率材を充填する充填工程と、前記充填工程の後、前記ビアホール部分に第２の配線膜構成材料を充填し、第２の配線膜（上層配線膜）を形成する第２配線膜形成工程とを具備する。そして、側壁面部除去工程の後、ビアホールの上から有機系低誘電率材を充填して該ビアホール部分および第１配線膜上の絶縁膜層の上に有機系低誘電率材の層を設け、この有機系低誘電率材層に対して所定パターンの溝を形成し、この溝に第２の配線膜構成材料を充填して第２の配線膜（上層配線膜）を形成することが好ましい。
【００２９】
以下、具体的な例を挙げて説明する。
【００３０】
図１は本発明になる半導体装置の製造工程図、図２は本発明になる半導体装置の断面図である。
【００３１】
先ず、図１中、（ａ）に示される如く、Ｃｕ配線膜１を基板２に設ける。そして、基板２及びＣｕ配線膜１上にバリア膜３を設ける。バリア膜３の上に第１層間絶縁膜（無機系低誘電率膜）４を塗布あるいはＣＶＤにより設ける。無機系低誘電率膜４の上にエッチングストッパ膜５を設ける。エッチングストッパ膜５の上にレジストマスク６を設ける。そして、レジストマスク６に光照射・現像を行い、レジストマスク６を所定パターンのものにする。
尚、無機系低誘電率膜４は、シロキサン（Ｓｉ−Ｏ結合）骨格を有する膜である。例えば、メチルポリシロキサンを主成分とする有機成分を含有するシリカガラス膜とか、多孔質な無機シリカガラス膜である。このような膜４は、比誘電率が３以下（但し、１より大きい。）である。
【００３２】
次に、（ｂ）に示される如く、所定パターンに形成されたレジストマスク６を用い、リアクティブイオンエッチングによりエッチングストッパ膜５、無機系低誘電率膜４、及びバリア膜３にビアホールを形成する。
尚、この時、Ｃｕ配線膜１の表面が少しスパッタされてしまう。この結果、飛散したＣｕ粒子がビアホール側壁面（無機系低誘電率膜４の内壁面）に付着する。１３はＣｕ付着物である。
【００３３】
次に、（ｃ）に示される如く、Ｏ２，ＮＨ３，Ｈ２／Ｈｅ，Ｈ２，Ｎ２、及びこれ等の混合ガス等のガスを用いたアッシング処理を行い、レジストマスク６を除去する。尚、このアッシング処理により、ビアホール側壁面（無機系低誘電率膜４の内壁面）にはダメージ層７が形成される。
【００３４】
この後、ダメージ層７、及びＣｕ付着物１３をフッ素系の洗浄液で除去する。この結果、（ｄ）に示される如く、無機系低誘電率膜４のビアホール側壁面（無機系低誘電率膜４の内壁面）はサイドエッチングされる。
【００３５】
次に、（ｅ）に示される如く、有機系低誘電膜材料を塗布法などにより設け、第２層間絶縁膜（有機系低誘電率絶縁膜）８を設ける。この際、有機系低誘電膜材料はビアホール内にも充填される。そして、有機系低誘電率絶縁膜８の上にＣＭＰバリア用キャップ膜９を設ける。
尚、有機系低誘電率絶縁膜材料としては、例えばポリベンゾオキサゾール、或いはポリイミドが特に用いられる。この種の材料は、基本骨格として、Ｓｉ−Ｏ（シロキサン）結合を持たない。又、非多孔質（非ポーラス）的な特徴を持っている。更には、Ｃｕの耐バリア性に優れている。そして、この種の有機系低誘電率絶縁膜８材料は、Ｏ２，ＮＨ３，Ｎ２，Ｈ２、及びこれ等の混合ガス等を用いたエッチングでは、無機系低誘電率膜４材料とのエッチング選択比が大きな特徴を有する。エッチング選択比は、例えば３０である。比誘電率は２．５以下（但し、１より大きい。）である。
【００３６】
次に、ＣＭＰバリア用キャップ膜９の上にレジストマスク１０を設ける。そして、レジストマスク１０に光照射・現像を行い、レジストマスク１０を所定パターンのものにする。
【００３７】
この後、（ｆ）に示される如く、所定パターンに形成されたレジストマスク１０を用い、リアクティブイオンエッチングにより有機系低誘電率絶縁膜８に異方性エッチングを行う。これにより、配線用溝が形成される。
【００３８】
尚、有機系低誘電率絶縁膜８に対するエッチング速度とレジストマスク１０に対するエッチング速度とは略同じである。そして、有機系低誘電率絶縁膜８に対するエッチング終了（配線用溝の形成）に伴って、レジストマスク１０は完全に除去（アッシング）されるように構成されている。尚、このことは、膜厚の制御によっても同じ結果が得られる。
又、無機系低誘電率膜４に形成されたビアホール内に充填されている有機系低誘電率絶縁膜８は、配線用溝形成のエッチングに際して、異方性を持って加工される。そして、無機系低誘電率膜４のビアホール側壁面（無機系低誘電率膜４の内壁面）の前記サイドエッチング部分には、有機系低誘電率絶縁膜８材料が充填されたものとなる。この結果、アッシングダメージが無い側壁層１１が形成されることになる。
【００３９】
この後、（ｇ）に示される如く、形成された上部配線用溝およびビアホールにＣｕ配線膜材料を充填してＣｕを設ける。
【００４０】
そして、（ｈ）に示される如く、表面を平坦化する為、ＣＭＰバリア用キャップ膜９が露出するまでＣＭＰを行い、Ｃｕ配線膜１とビアホール部分を介して繋がったＣｕ配線膜１２を形成する。
【００４１】
このようにして、図２に示される如く、デュアルダマシン配線構造の半導体装置が得られた。すなわち、下層のＣｕ配線膜１上のビアホールが、バリア膜３、無機系低誘電率膜４、及びエッチングストッパ膜５の部分に形成されており、しかもアッシングダメージを受けた無機系低誘電率膜４の内壁面部分は有機系低誘電率絶縁膜材料によって置き換えられており、配線間容量の低減が図られている。かつ、ビアホール形成時に飛散・付着したＣｕ粒子の除去も行われており、Ｃｕ粒子の拡散によるリーク電流の増大と言った問題も改善されている。しかも、上記特長を奏するビアホール構造は、簡単に得られており、製造コストが高く付くものでは無い。
【００４２】
尚、本発明になる図２のデュアルダマシン配線構造の半導体装置に対応する従来のデュアルダマシン配線構造の半導体装置の断面図を図３に示す。図３中、２１はＣｕ配線膜、２２は基板、２３はバリア膜、２４は低誘電率配線間絶縁膜、２８は低誘電率配線間絶縁膜、２９はＣＭＰバリア用キャップ膜、３２はＣｕ配線膜である。
【図面の簡単な説明】
【００４３】
【図１】本発明になる半導体装置の製造工程図
【図２】本発明になる半導体装置の断面図
【図３】従来の半導体装置の断面図
【符号の説明】
【００４４】
１      Ｃｕ配線膜（第１の配線膜）
３      バリア膜
４      第１層間絶縁膜（無機系低誘電率膜）
５      エッチングストッパ膜
７      ダメージ層
８      第２層間絶縁膜（有機系低誘電率絶縁膜）
９      ＣＭＰバリア用キャップ膜
１１    有機系低誘電率絶縁膜材料が充填されたダメージが無い側壁層
１２    Ｃｕ配線膜（第２の配線膜）
代  理  人  宇  高    克  己
【図１】
0004716316.tif 000002
【図２】
0004716316.tif 000003
【図３】
0004716316.tif 000004