(57)【特許請求の範囲】
【請求項１】
炭化珪素で構成された第１導電型の基板（１）の上に、該基板（１）よりも低濃度な炭化珪素で構成された第１導電型の第１半導体層（２）、炭化珪素で構成された第１ゲート層を成す第２導電型の第２半導体層（３）、炭化珪素で構成された第１ソース層を成す第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）と、
前記半導体基板（５）のセル部に形成され、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達するように形成されたトレンチ（６）と、
前記トレンチ（６）の内壁面に形成された第１導電型の第１チャネル層（７）と、
前記第１チャネル層（７）のうち前記トレンチ（６）の両側の側壁面と対向する部分の上に形成された第２導電型の第２ゲート層（８）と、
前記第２ゲート層（８）の側壁面および前記第１チャネル層（７）のうち前記トレンチ（６）の底面と対向する部分の上に形成された第１導電型の第２チャネル層（９）と、
前記第２チャネル層（９）の側壁面および該第２チャネル層（９）のうち前記トレンチ（６）の底面と対向する部分の表面に形成された第２導電型の第３ゲート層（１０）と、
前記第２チャネル層（９）の上部に、前記第２チャネル層（９）よりも高濃度に形成された第１導電型の第２ソース層（１１）と、を有し、
前記第２ゲート層（８）の方が前記第３ゲート層（１０）よりも深い位置まで形成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素で構成された第１導電型の基板（３１）の上に、該基板（３１）よりも低濃度な炭化珪素で構成された第１導電型の第１半導体層（３２）、炭化珪素で構成された第１ゲート層を成す第２導電型の第２半導体層（３３）が順に形成されてなる半導体基板（３４）と、
前記半導体基板（３４）のセル部に形成され、前記第２半導体層（３３）を貫通して前記第１半導体層（３２）まで達するように形成されたトレンチ（３５）と、
前記トレンチ（３５）の内壁面に形成された第１導電型の第１チャネル層（３６）と、
前記第１チャネル層（３６）のうち前記トレンチ（３５）の両側の側壁面と対向する部分の上に形成された第２導電型の第２ゲート層（３７）と、
前記第２ゲート層（３７）の側壁面および前記第１チャネル層（３６）のうち前記トレンチ（３５）の底面と対向する部分の上に形成された第１導電型の第２チャネル層（３８）と、
前記第２チャネル層（３８）の側壁面および該第２チャネル層（３８）のうち前記トレンチ（３５）の底面と対向する部分の表面に形成された第２導電型の第３ゲート層（３９）と、
前記第２チャネル層（３８）の上部および前記第１チャネル層（３６）の上部に、前記第２チャネル層（３８）よりも高濃度に形成された第１導電型のソース層（４０）と、を有し、
前記第２ゲート層（３７）の方が前記第３ゲート層（３９）よりも深い位置まで形成されていることを特徴とする炭化珪素半導体装置。
【請求項３】
前記第１チャネル層（７、３６）の方が前記第１半導体層（２、３２）よりも不純物濃度が濃くされていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記第１半導体層（２、３２）と前記第１チャネル層（７、３６）とが不純物濃度が同等にされていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
前記第２チャネル層（９、３８）の方が前記第１チャネル層（７、３６）よりも不純物濃度が濃くされていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記第２チャネル層（９、３８）と前記第１チャネル層（７、３６）とが不純物濃度が同等にされていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
前記第２ゲート層（８、３７）の方が前記第３ゲート層（１０、３９）よりも不純物濃度が薄くされていることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
前記第２ゲート層（８、３７）および前記第３ゲート層（１０、３９）が共通に接続されたゲート配線（１２）を備えていることを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置。
【請求項９】
前記第２ゲート層（８、３７）および前記第３ゲート層（１０、３９）が別々に接続されたゲート配線を備えていることを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置。
【請求項１０】
前記第２ゲート層（８、３７）と前記第３ゲート層（１０、３９）のうち少なくとも一方がフローティング状態にされていることを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置。
【請求項１１】
前記第１チャネル層（７、３６）と前記第２ゲート層（８、３７）と前記第２チャネル層（９、３８）および前記第３ゲート層（１０、３９）により前記トレンチ（６、３５）が完全に埋め込まれた状態とされていることを特徴とする請求項１ないし１０のいずれか１つに記載の炭化珪素半導体装置。
【請求項１２】
前記第３ゲート層（１０、３９）の表面に形成される絶縁膜を有し、
前記第１チャネル層（７、３６）と前記第２ゲート層（８、３７）と前記第２チャネル層（９、３８）および前記第３ゲート層（１０、３９）は、前記トレンチ（６、３５）の一部を埋め込むように配置され、前記トレンチ（６、３５）の残りの部分は前記絶縁膜によって完全に埋め込まれていることを特徴とする請求項１ないし１１のいずれか１つに記載の炭化珪素半導体装置。
【請求項１３】
前記第３ゲート層（１０、３９）の表面に配置されるゲート配線（１２）を有し、
前記第１チャネル層（７、３６）と前記第２ゲート層（８、３７）と前記第２チャネル層（９、３８）および前記第３ゲート層（１０、３９）は、前記トレンチ（６、３５）の一部を埋め込むように配置され、前記トレンチ（６、３５）の残りの部分は前記ゲート配線（１２）によって完全に埋め込まれていることを特徴とする請求項１ないし１１のいずれか１つに記載の炭化珪素半導体装置。
【請求項１４】
前記第３ゲート層（１０、３９）の表面に第１導電型のチャネル層と第２導電型の半導体層とが１組もしくはそれ以上繰り返し形成され、これらによって前記トレンチ（６、３５）が埋め込まれた構成となっていることを特徴とする請求項１ないし１０のいずれか１つに記載の炭化珪素半導体装置。
【請求項１５】
炭化珪素で構成された第１導電型の基板（１）の上に、該基板（１）よりも低濃度な炭化珪素で構成された第１導電型の第１半導体層（２）、炭化珪素で構成された第１ゲート層を成す第２導電型の第２半導体層（３）、炭化珪素で構成された第１ソース層を成す第１導電型の第３半導体層（４）が順に形成されてなる半導体基板（５）を用意する工程と、
前記半導体基板（５）のセル部において、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達するようにトレンチ（６）を形成する工程と、
前記トレンチ（６）の内壁面に第１導電型の第１チャネル層（７）を形成する工程と、
前記第１チャネル層（７）のうち前記トレンチ（６）の両側の側壁面と対向する部分の上に第２導電型の第２ゲート層（８）を形成する工程と、
前記第２ゲート層（８）の側壁面および前記第１チャネル層（７）のうち前記トレンチ（６）の底面と対向する部分の上に第１導電型の第２チャネル層（９）を形成する工程と、
前記第２チャネル層（９）の側壁面および該第２チャネル層（９）のうちトレンチ（６）の底面と対向する部分の表面に第２導電型の第３ゲート層（１０）を形成する工程と、
前記第２チャネル層（９）の上部に、前記第２チャネル層（９）よりも高濃度な第１導電型の第２ソース層（１１）を形成する工程と、を有してなる炭化珪素半導体装置の製造方法。
【請求項１６】
炭化珪素で構成された第１導電型の基板（３１）の上に、該基板（３１）よりも低濃度な炭化珪素で構成された第１導電型の第１半導体層（３２）、炭化珪素で構成された第１ゲート層を成す第２導電型の第２半導体層（３３）が順に形成されてなる半導体基板（３４）を用意する工程と、
前記半導体基板（３４）のセル部において、前記第２半導体層（３３）を貫通して前記第１半導体層（３２）まで達するようにトレンチ（３５）を形成する工程と、
前記トレンチ（３５）の内壁面に第１導電型の第１チャネル層（３６）を形成する工程と、
前記第１チャネル層（３６）のうち前記トレンチ（３５）の両側の側壁面と対向する部分の上に第２導電型の第２ゲート層（３７）を形成する工程と、
前記第２ゲート層（３７）の側壁面および前記第１チャネル層（３６）のうち前記トレンチ（３５）の底面と対向する部分の上に第１導電型の第２チャネル層（３８）を形成する工程と、
前記第２チャネル層（３８）の側壁面および該第２チャネル層（３８）のうちトレンチ（３５）の底面と対向する部分の表面に第２導電型の第３ゲート層（３９）を形成する工程と、
前記第２チャネル層（３９）の上部および前記第１チャネル層（３６）の上部に、前記第２チャネル層（３８）よりも高濃度な第１導電型のソース層（４０）を形成する工程と、を有してなる炭化珪素半導体装置の製造方法。
【請求項１７】
前記第１チャネル層（７、３６）を形成する工程では、エピタキシャル成長により前記第１チャネル層（７、３６）を形成することを特徴とする請求項１５または１６に記載の炭化珪素半導体装置の製造方法。
【請求項１８】
前記第１ゲート層（８、３７）を形成する工程では、エピタキシャル成長により前記第第１ゲート層（８、３７）を形成することを特徴とする請求項１５ないし１７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項１９】
前記第２チャネル層（９、３８）を形成する工程では、エピタキシャル成長により前記第２チャネル層（９、３８）を形成することを特徴とする請求項１５ないし１８のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項２０】
前記第２ゲート層（１０、３９）を形成する工程では、エピタキシャル成長により前記第２ゲート層（１０、３９）を形成することを特徴とする請求項１５ないし１９のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｊ−ＦＥＴを備えた炭化珪素（ＳｉＣ）半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来のＪ−ＦＥＴを備えた半導体装置の断面構成を図１７に示す。この図に示されるように、Ｎ＋型基板Ｊ１の表面にＮ−型ドリフト層Ｊ２とＰ＋型第１ゲート層Ｊ３が順に形成された基板Ｊ４が用いられている。そして、その基板Ｊ４にＰ＋型第１ゲート層Ｊ３を貫通するトレンチＪ５を設け、そのトレンチＪ５内にＮ−型チャネル層Ｊ６とＰ＋型第２ゲート層Ｊ７を配置すると共に、Ｎ−型チャネル層Ｊ６の表面にイオン注入を行うことによってＮ＋型ソース領域Ｊ８を配置した構成としている。このような構造により、Ｐ＋型第１、第２ゲート層Ｊ３、Ｊ７でＮ−型チャネル層Ｊ６を挟み込み、Ｐ＋型第１、第２ゲート層Ｊ３、Ｊ７への印加電圧を調整することにより、Ｐ＋型第１、第２ゲート層Ｊ３、Ｊ７から延びる空乏層の延び量を調整し、ソース−ドレイン間の電流量を調整できるようにしている（例えば、特許文献１参照）。
【特許文献１】特開２０００−３１２００８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記構成の半導体装置において、Ｐ＋型第１、第２ゲート層Ｊ３、Ｊ７から延びる空乏層の延び量は、第１、第２ゲート層Ｊ３、Ｊ７の不純物濃度とＮ−型チャネル層Ｊ６の不純物濃度とによって決定される。このため、これら各層の濃度とＮ−型チャネル層Ｊ６の厚さを調整することにより、ノーマリオフ型の半導体装置とすることができる。
【０００４】
炭化珪素からなるノーマリオフ型の半導体装置を設計する上で、低オン抵抗を得るために主に問題となるのは、次の点である。
【０００５】
（１）コントロールゲートとなるＰ＋型第１、第２ゲート層Ｊ３、Ｊ７への印加電圧が炭化珪素のビルトインポテンシャルに制限され、例えば、４Ｈ−ＳｉＣの場合には約２．９Ｖとなること。これは、例えば２５０℃程度の高温下で半導体装置を作動させるとすると、Ｐ＋型第１、第２ゲート層Ｊ３、Ｊ７への印加電圧の最大値が２．５Ｖ程度に制限されることを意味している。
【０００６】
（２）ノーマリオフ型の半導体装置では、Ｎ−型チャネル層Ｊ６がＰ＋型第１、第２ゲート層Ｊ３、Ｊ７から延びる空乏層によって完全に空乏化されなければならない。このため、Ｎ−型チャネル層Ｊ６は、低濃度とされなければならず、高抵抗になってしまう。従って、半導体装置のオン抵抗が高くなり、半導体装置に流れる最大電流量が制限される。
【０００７】
これらの問題点に鑑みた場合、（１）の問題点については炭化珪素をベースとした半導体装置とする以上避けられないものであると言える。このため、（２）の問題点について検討し、炭化珪素半導体装置のオン抵抗をできる限り低減できるようにすることが望まれる。
【０００８】
本発明は上記点に鑑みて、ゲートへの最大印加電圧が制限されることを前提としつつ、オン抵抗の低減を図れる炭化珪素半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（５）のセル部に形成され、第３、第２半導体層（４、３）を貫通して第１半導体層（２）まで達するように形成されたトレンチ（６）と、トレンチ（６）の内壁面に形成された第１導電型の第１チャネル層（７）と、第１チャネル層（７）のうちトレンチ（６）の両側の側壁面と対向する部分の上に形成された第２導電型の第２ゲート層（８）と、第２ゲート層（８）の側壁面および第１チャネル層（７）のうちトレンチ（６）の底面と対向する部分の上に形成された第１導電型の第２チャネル層（９）と、第２チャネル層（９）の側壁面および該第２チャネル層（９）のうちトレンチ（６）の底面と対向する部分の表面に形成された第２導電型の第３ゲート層（１０）と、第２チャネル層（９）の上部に、第２チャネル層（９）よりも高濃度に形成された第１導電型の第２ソース層（１１）と、を有し、第２ゲート層（８）の方が第３ゲート層（１０）よりも深い位置まで形成されていることを特徴としている。
【００１２】
このような構成によれば、Ｊ−ＦＥＴの１セル毎に複数のチャネル層が備えられた構成となる。このため、Ｊ−ＦＥＴを作動させる際に、複数のチャネル領域が設定されることになり、オン抵抗の低減を図ることができる。
また、第２ゲート層（８）の方が第３ゲート層（１０）よりも深い位置まで形成されることで、第２ゲート層（８）でのシールド効果により、逆バイアス時に電界が半導体基板（５）の上部側に入り込むことを防止することができるため、炭化珪素半導体装置の耐圧を向上させることができる。
【００１３】
請求項２に記載の発明では、半導体基板（３４）のセル部に形成され、第２半導体層（３３）を貫通して第１半導体層（３２）まで達するように形成されたトレンチ（３５）と、トレンチ（３５）の内壁面に形成された第１導電型の第１チャネル層（３６）と、第１チャネル層（３６）のうちトレンチ（３５）の両側の側壁面と対向する部分の上に形成された第２導電型の第２ゲート層（３７）と、第２ゲート層（３７）の側壁面および第１チャネル層（３６）のうちトレンチ（３５）の底面と対向する部分の上に形成された第１導電型の第２チャネル層（３８）と、第２チャネル層（３８）の側壁面および該第２チャネル層（３８）のうちトレンチ（３５）の底面と対向する部分の表面に形成された第２導電型の第３ゲート層（３９）と、第２チャネル層（３８）の上部および第１チャネル層（３６）の上部に、第２チャネル層（３８）よりも高濃度に形成された第１導電型のソース層（４０）と、を有し、第２ゲート層（３７）の方が第３ゲート層（３９）よりも深い位置まで形成されていることを特徴としている。
【００１４】
このような構成によっても、Ｊ−ＦＥＴの１セル毎に複数のチャネル層が備えられた構成となる。また、第２ゲート層（３７）の方が第３ゲート層（３９）よりも深い位置まで形成されることで、第２ゲート層（３７）でのシールド効果により、逆バイアス時に電界が半導体基板（３４）の上部側に入り込むことを防止することができる。これにより、請求項１と同様の効果を得ることができる。
【００１５】
請求項３に記載の発明では、第１チャネル層（７、３６）の方が第１半導体層（２、３２）よりも不純物濃度が濃くされていることを特徴としている。
【００１６】
このように、第１チャネル層（７、３６）の方が第１半導体層（２、３２）よりも不純物濃度が濃くなるようにすれば、より第１チャネル層（７、３６）の内部抵抗を低減することができ、よりオン抵抗の低減を図ることができる。
【００１７】
請求項５に記載の発明では、第２チャネル層（９、３８）の方が第１チャネル層（７、３６）よりも不純物濃度が濃くされていることを特徴としている。
【００１８】
このように、第２チャネル層（９、３８）の方が第１チャネル層（７、３６）よりも不純物濃度が濃くなるようにすれば、より第２チャネル層（９、３８）の内部抵抗を低減することができ、よりオン抵抗の低減を図ることができる。
【００２１】
請求項７に記載の発明では、第２ゲート層（８、３７）の方が第３ゲート層（１０、３９）よりも不純物濃度が薄くされていることを特徴としている。
【００２２】
このような構成によれば、第２ゲート層（８、３７）内に効果的に電界が入り込んで、等電位線が半導体基板（５、３４）の平面方向に対してほぼフラットとなるようにできる。これにより、有効にリサーフ効果を得ることができ、高耐圧な炭化珪素半導体装置とすることができる。
【００２３】
なお、これら第２ゲート層（８、３７）および第３ゲート層（１０、３９）は、例えば、請求項８に示されるように、共通のゲート配線（１２）に接続されたり、請求項９に示されるように、別々のゲート配線に接続されたりする。さらに、請求項１０に示されるように、第２ゲート層（８、３７）と第３ゲート層（１０、３９）のうち少なくとも一方がフローティング状態にされることもある。
【００２４】
また、請求項１１に示されるように、第１チャネル層（７、３６）と第２ゲート層（８、３７）と第２チャネル層（９、３８）および第３ゲート層（１０、３９）によりトレンチ（６、３５）を完全に埋め込まれた状態とすることも可能であるが、請求項１２に示されるように、第３ゲート層（１０、３９）の表面に形成される絶縁膜にてトレンチ（６、３５）の残りの部分を完全に埋め込むようにすることもできる。また、請求項１３に示されるように、第３ゲート層（１０、３９）の表面に配置されるゲート配線（１２）にてトレンチ（６、３５）の残りの部分を完全に埋め込むこともできる。
【００２５】
さらに、請求項１４に示されるように、第３ゲート層（１０、３９）の表面に第１導電型のチャネル層と第２導電型の半導体層とを１組もしくはそれ以上繰り返し形成し、これらによってトレンチ（６、３５）が埋め込まれた構成とすることもできる。このような構成とすれば、さらにチャネル数を増加させることが可能であり、さらなるオン抵抗の低減を図ることができる。
【００２６】
請求項１５または１６に記載の発明は、請求項１または２に記載の炭化珪素半導体装置の製造方法に相当するものである。これらの製造方法を用いて請求項１または２に記載の炭化珪素半導体装置を製造することができる。この場合、請求項１７〜２０に示されるように、第１チャネル層（７、３６）、第１ゲート層（８、３７）、第２チャネル層（９、３８）もしくは第２ゲート層（１０、３９）を、エピタキシャル成長により形成することができる。
【００２７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２９】
（第１実施形態）
本発明の一実施形態を適用した炭化珪素半導体装置について説明する。図１に、本実施形態における炭化珪素半導体装置の断面図を示す。この図は、炭化珪素半導体装置におけるセル部に形成されるＪ−ＦＥＴの２セル分に相当する断面を示したものであり、この図に示されるように図の左右に線対称に各セルが配置される。以下、この図に基づいて炭化珪素半導体装置の構成について説明する。
【００３０】
図１に示すように、炭化珪素半導体装置には、Ｎ＋型基板（基板）１と、Ｎ−型ドリフト層（第１半導体層）２と、Ｐ＋型層３とＮ＋型層４とが備えられている。これらＮ＋型基板１、Ｎ−型ドリフト層２、Ｐ＋型層３およびＮ＋型層４は、炭化珪素によって構成されており、これらによって半導体基板５が構成されている。
【００３１】
半導体基板５の内部側には、多数のＪ−ＦＥＴが備えられたセル部（Ｊ−ＦＥＴ形成領域）が形成される。このセル部における半導体基板５の主表面側には、Ｎ＋型層４およびＰ＋型層３を貫通してＮ＋型ドリフト層２まで達するトレンチ６が所定の方向に延設されている。このトレンチ６は、図１中では図示されていないが、実際には複数個が所定間隔に並べられたストライプ状に形成されている。それぞれのトレンチ６の内壁面には、例えば０．５μｍの厚さとされた第１チャネル層となる第１Ｎ−型エピタキシャル（以下、エピという）層７が形成されている。
【００３２】
第１Ｎ−型エピ層７のうち、トレンチ６が延設された方向（以下、長手方向という）に平行な両側壁の表面には、例えばＮ−型エピ層７よりも薄い０．４μｍ程度の厚さとされた第１Ｐ＋型層８が成膜されている。
【００３３】
また、第１Ｎ−型エピ層７のうちトレンチ６の底面に位置する部分、およびＰ＋型層８の表面には、Ｎ−型エピ層７と同等程度の膜厚となる第２Ｎ−型エピ層９が形成されていると共に、この第２Ｎ−型エピ層９の表面に１μｍ程度の厚さの第２Ｐ＋型層１０が形成され、トレンチ６が埋め込まれた状態となっている。そして、Ｎ−型エピ層１０の表層部のうち第１、第２Ｐ＋型層８、１０に挟まれた部分にＮ＋型層１１が形成されている。
【００３４】
これらの構成のうち、Ｐ+型層８、１０によって第２ゲート層および第３ゲート層が構成され、Ｐ+型層３によって第１ゲート層が構成され、Ｎ+型層４、１１によって第１、第２ソース層が構成される。
【００３５】
そして、第２ゲート層および第３ゲート層を成すＰ+型層８、１０と電気的に接続される第１ゲート配線１２と、第１ゲート層を成すＰ+型層３と電気的に接続される第２ゲート配線１３とが備えられている。具体的には、第１ゲート配線１２は、第２ゲート層および第３ゲート層を成すＰ+型層８、１０の各表面に形成されており、例えばＰ+型半導体とオーミック接触可能な材質であるＮｉと、その上に積層されたＮｉおよびＡｌの合金膜とから構成される。また、第２ゲート配線１３も、第１ゲート層を成すＰ+型層３の表面上に形成されているが、この第２ゲート配線１３は、実際には図１とは別断面の位置に形成されており、Ｎ+型ソース層を成すＮ+型層４に形成されたコンタクトホールを介してＰ+型層３と接触させられている。
【００３６】
さらに、Ｎ＋型ソース層を成すＮ＋型層４の表面には、例えばＮｉから構成されたソース配線１４が形成されている。このソース配線１４は、層間絶縁膜１６を介して、第１、第２ゲート配線１２、１３から電気的に分離された構成となっている。
【００３７】
そして、半導体基板５の裏面側にはＮ＋型基板１と電気的に接続されたドレイン電極１５が形成され、このような構成により、複数のＪ−ＦＥＴによるセル部が備えられた炭化珪素半導体装置が構成されている。
【００３８】
続いて、上記構成の炭化珪素半導体装置における各部の不純物濃度の関係について、図２、図３を参照して説明する。
【００３９】
図２は、図１に示す炭化珪素半導体装置のうち、チャネル層を成すＮ−型エピ層９を通過する位置において、半導体基板５の平面方向（水平方向）と平行に炭化珪素半導体装置を切断した場合の各部の不純物濃度を示したグラフである。また、図３は、図１の断面において、半導体基板５の平面方向をＸ軸、厚み方向をＹ軸とし、各部の不純物濃度をＺ軸上に示したものである。
【００４０】
これらの図に示されるように、Ｎ＋型基板１は、例えば１×１０１９ｃｍ−３以上の不純物濃度とされ、Ｎ−型ドリフト層２は、例えば１×１０１５程度の不純物濃度とされる。Ｐ＋型層３は、例えば５×１０１９ｃｍ−３の不純物濃度とされ、Ｎ＋型層４は、例えば５×１０１９ｃｍ−３の不純物濃度とされる。
【００４１】
また、Ｐ＋型層８は、例えば１×１０１８ｃｍ−３の不純物濃度とされ、Ｐ＋型層１０は、例えばＰ＋型層８よりも濃い５×１０１９ｃｍ−３の不純物濃度とされる。そして、Ｎ−型エピ層７、９は、例えば１×１０１６ｃｍ−３の不純物濃度とされる。
【００４２】
このように構成された炭化珪素半導体装置において、セル部に形成されたＪ−ＦＥＴはノーマリオフで作動する。この作動は、第１、第２ゲート配線１２、１３への印加電圧によって制御され、以下のようなマルチゲート駆動に基づいて行われる。
【００４３】
すなわち、第１ゲート配線１２および第２ゲート配線１３の電位に基づいて、第１〜第３ゲート層となるＰ+型層３、８、１０からＮ-型エピ層７、９側に延びる空乏層の延び量が制御される。例えば、第１ゲート配線１２および第２ゲート配線１３に電圧を印加していない時には、Ｎ-型エピ層７、９が各Ｐ+型層３、８、１０から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。
【００４４】
そして、Ｐ＋型層３、８とＮ−型エピ層７との間に順バイアスをかけると、Ｎ−型エピ層７に延びる空乏層の延び量が縮小される。これにより、チャネル領域が設定されて、ソース−ドレイン間に電流が流される。
【００４５】
以上説明したように、本実施形態に示される炭化珪素半導体装置では、以下に示す効果を得ることが可能である。
【００４６】
（１）本実施形態の炭化珪素半導体装置では、Ｊ−ＦＥＴにおけるＮ−型エピ層７、９のうち、Ｐ＋型層３とＰ＋型層８との間、および、Ｐ＋型層８とＰ＋型層１０との間に位置する各部位がチャネル領域として機能する。このため、１セルに対して２つのチャネル領域（図では２セルに対して合計４つのチャネル領域）が設定されることになり、１つのセルに対して複数のチャネル領域が設定されるマルチチャネル型のＪ−ＦＥＴとなる。
【００４７】
このため、１セルに対して１つのチャネル領域しか設定されない従来のＪ−ＦＥＴが形成された炭化珪素半導体装置と比べて、チャネル領域の増加分だけ、オン抵抗を低減することが可能となる。
【００４８】
また、本実施形態の炭化珪素半導体装置では、チャネル領域が複数にできる分、１つのチャネル領域しか設定されない従来のＪ−ＦＥＴが形成された炭化珪素半導体装置と比べて、Ｎ−型エピ層７、９の不純物濃度を高くすることが可能となる。
【００４９】
すなわち、Ｊ−ＦＥＴをノーマリオフ型にするためには、第１、第２ゲート配線１２、１３に電圧を印加していないときに、Ｎ−型エピ層７、９が各Ｐ＋型層３、８、１０から延びる空乏層によってピンチオフされなければならない。このとき、各Ｐ＋型層３、８、１０から延びる空乏層の延び量は、Ｎ−型エピ層７、９の不純物濃度に依存しており、Ｎ−型エピ層７、９の不純物濃度が薄いほど伸び量が大きくなる。
【００５０】
このため、Ｎ−型エピ層７、９の不純物濃度が薄いほどピンチオフされやすくなるが、逆にＮ−型エピ層７、９の内部抵抗が高くなって炭化珪素半導体装置のオン抵抗が高くなる。したがって、Ｎ−型エピ層７、９の不純物濃度の設定は、ピンチオフ可能であり、かつ、できる限りオン抵抗の低減が図れるというトレードオフの関係に基づいて行われることになる。
【００５１】
これに対し、本実施形態の炭化珪素半導体装置のようにマルチチャネル型のＪ−ＦＥＴであれば、Ｎ−型エピ層７、９の幅を従来の炭化珪素半導体装置と比べて狭くしたとしても、従来の炭化珪素半導体装置よりも広いチャネル幅とすることが可能である。このため、Ｎ−型エピ層７、９の不純物濃度を従来のチェネル層のものよりも高く設定することが可能となり、炭化珪素半導体装置のオン抵抗の低減を図ることが可能となる。
【００５２】
（２）本実施形態の炭化珪素半導体装置では、２つのチャネル層となるＮ−型エピ層７、９の間に２つのゲート層を成すＰ＋型層８が余分に形成されている。これらのＰ＋型層８の不純物濃度の不純物濃度とＮ−型エピ層７、９の不純物濃度の調整により、リサーフ（ＲＥＳＵＲＦ：REduced SURface Field）効果を改善することが可能となる。この効果について、図４を参照して説明する。
【００５３】
図４は、ＭＥＤＩＣＩというシミュレーションソフトを用いて、本実施形態における炭化珪素半導体装置の各ゲート配線１２、１３に電圧を印加していない状態（電位０）での空乏層の伸び方を調べた結果を示したものである。この図に示されるように、Ｐ＋型層３、８、１０から伸びる空乏層によってＮ−型層７、９がピンチオフされ、ノーマリオフ型とされている。そして、空乏層がＮ−型エピ層７の底面近傍において、ほぼ半導体基板５の基板平面方向と平行となっていることが分かる。
【００５４】
この空乏層により、逆バイアスが発生したとしても、そのときに発生する電界がＰ＋型層８の下方位置に押し留められるため、それ以上上方に上がらないように抑制され、Ｎ−型エピ層７、９内に侵入しないようにすることが可能となる。このような電界の進入を防ぐことがリサーフ効果であり、このリサーフ効果により、逆バイアス時にチャネル層を守ることができる高耐圧な炭化珪素半導体装置とすることが可能となる。
【００５５】
そして、このようなリサーフ効果により電界がチャネル層を成すＮ−型エピ層７、９に侵入することを防止できることから、Ｎ−型エピ層７、９の不純物濃度を高くすることが可能となる。このため、より炭化珪素半導体装置のオン抵抗の低減を図ることが可能となる。
【００５６】
なお、本実施形態では、Ｐ＋型層８、１０を第１ゲート配線１２と電気的に接続したものとしているが、これらを他の電極などと電気的に接続しないフローティング状態としても良い。このような状態であったとしても、Ｐ＋型層８、１０とＮ−型エピ層７、９の不純物濃度の調整により、上述したリサーフ効果を得ることが可能である。
【００５７】
（３）本実施形態の炭化珪素半導体装置では、Ｐ＋型層８、１０の不純物濃度の選択により、炭化珪素半導体装置のブレークダウン時に、Ｐ＋型層８、１０から伸びる空乏層によってＮ−型エピ層７、９を完全に、もしくは部分的に空乏化することが可能となる。このため、逆バイアスが発生したとしても、そのときに発生する電界がＮ−型エピ層７、９内に侵入しないように防ぐことが可能となる。これにより、逆バイアス時にチャネル層を守ることができる高耐圧な炭化珪素半導体装置とすることが可能となる。
【００５８】
なお、参考としてシミュレーションによって炭化珪素半導体装置の耐圧を調べた結果、Ｎ−型エピ層７、９の不純物濃度とＰ＋型層８、１０の不純物濃度の調整により、１００Ｖから１５０Ｖの耐圧を得られることが確認されている。
【００５９】
（４）また、本実施形態の炭化珪素半導体装置では、上述したように、チャネル層を成すＮ−型エピ層７、９の幅を狭くすることが可能となることから、セルピッチ、つまり１セル当たりの幅を従来の炭化珪素半導体装置よりも狭くすることが可能となる。具体的には、従来の炭化珪素半導体装置におけるセルピッチが７μｍであったとすると、本実施形態の炭化珪素半導体装置におけるセルピッチを５．３μｍ程度とすることができる。これにより、炭化珪素半導体装置のサイズの縮小を図ることも可能となる。
【００６０】
次に、本実施形態における炭化珪素半導体装置に対して、各部の濃度やサイズを変更することにより、炭化珪素半導体装置のブレークダウン特性等について調べた。その結果について、以下に説明する。
【００６１】
図５は、Ｎ−型ドリフト層２の不純物濃度とブレークダウン電圧との関係をシミュレーションによって調べた結果を示したものである。ここでは、チャネル層を成すＮ−型エピ層７、９の不純物濃度が１×１０１６ｃｍ−３、これらの幅が０．５μｍ、Ｎ−型ドリフト層２の厚みが９μｍ、Ｐ＋型層８、１０の幅が０．４μｍとした場合において、Ｐ＋型層８、１０の不純物濃度を１×１０１７ｃｍ−３、５×１０１７ｃｍ−３、１×１０１８ｃｍ−３に変化させたときのブレークダウン電圧を調べている。
【００６２】
この図から分かるように、Ｎ−型ドリフト層２の不純物濃度が高くなるほど、ブレークダウン電圧が低くなる。これは、Ｎ−型ドリフト層２の不純物濃度が高くなるほど、Ｎ−型ドリフト層２での電界の伸び方が大きくなるからである。このため、Ｎ−型ドリフト層２の不純物濃度がある程度低くされる方が好ましいが、Ｎ−型ドリフト層２の不純物濃度が低くなれば、その分炭化珪素半導体装置のオン抵抗が高くなるため、低くしすぎることも好ましくない。
【００６３】
したがって、Ｎ−型ドリフト層２の不純物濃度とＰ＋型層８、１０の不純物濃度とを調整することにより、できるだけＮ−型ドリフト層２の不純物濃度を高くしつつ、ブレークダウン電圧が高くなるようにすることが望ましい。
【００６４】
そして、この図から分かるように、Ｐ＋型層８、１０の不純物濃度が５×１０１７ｃｍ−３である場合には、他の不純物濃度とされた場合と比べ、Ｎ−型ドリフト層２の不純物濃度が濃くなっても比較的ブレークダウン電圧を高く維持することが可能となる。特に、Ｎ−型ドリフト層２の不純物濃度が２×１０１５ｃｍ−３以上となる場合に、ブレークダウン電圧の差が大きく現れる。このことから、Ｐ＋型層８、１０の不純物濃度が５×１０１７ｃｍ−３となるようにするのが好ましい。
【００６５】
図６は、Ｎ−型ドリフト層２の厚みとブレークダウン電圧との関係をシミュレーションによって調べた結果を示したものである。ここでは、チャネル層を成すＮ−型エピ層７、９の幅が０．５μｍ、Ｐ＋型層８、１０の幅が０．４μｍ、Ｐ＋型層８、１０の不純物濃度が５×１０１７ｃｍ−３である場合において、Ｎ−型ドリフト層とチャネル層を成すＮ−型エピ層７、９それぞれの不純物濃度を図中に示したように変化させたときのブレークダウン電圧を調べている。
【００６６】
この図から分かるように、仮にチャネル層を成すＮ−型エピ層７、９の不純物濃度が３×１０１６ｃｍ−３以上に高くされても、ブレークダウン電圧が高い値となる。
【００６７】
図７は、ゲート層を成すＰ＋型層８の不純物濃度とブレークダウン電圧との関係をシミュレーションによって調べた結果を示したものである。ここでは、外側のチャネル層を成すＮ−型エピ層７の不純物濃度が１×１０１６ｃｍ−３、その幅が０．５μｍ、Ｎ−型ドリフト層２の不純物濃度が１×１０１５ｃｍ−３、その厚みが９μｍ、Ｐ＋型層８、１０の幅が０．４μｍである場合において、内側のチャネル層を成すＮ−型エピ層９の不純物濃度を１×１０１６ｃｍ−３、３×１０１６ｃｍ−３に変化させたときのブレークダウン電圧を調べている。
【００６８】
この図に示されるように、Ｐ＋型層８の不純物濃度が低い場合には、内側のチャネル層を成すＮ−型エピ層９の不純物濃度が高いと、ブレークダウン電圧が低くなる。しかしながら、Ｐ＋型層８の不純物濃度が例えば５×１０１７ｃｍ−３になると、Ｎ−型エピ層９の不純物濃度に関係なくブレークダウン電圧が高い値となっている。この現象について、図８を参照して説明する。
【００６９】
図８は、炭化珪素半導体装置にブレークダウンが発生した場合における空乏層と共に電位分布を示す等電位線を示したものである。図中、破線が空乏層の境界線、ほぼ等間隔に並べられた実線が等電位線を示している。
【００７０】
この図に示されるように、Ｐ＋型層８の下層部まで等電位線が入り込んだ状態となっている。これは、Ｐ＋型層８内に電界が入り込んでいることを示している。そして、このときの電界の様子を見てみると、Ｐ＋型層８内に入り込むことにより、Ｐ＋型層８の近傍の等電位線がフラットに近い状態となっている。このため、よりブレークダウン電圧が高くなるようにすることが可能となるのである。
【００７１】
また、図８から空乏層の底部がＰ＋型層８の下方位置から内部側にずれていることが分かる。一般的にＰ＋型層を高濃度で形成した場合にそのコーナー位置でブレークダウンが発生し易くなる。しかしながら、本実施形態の炭化珪素半導体装置では、そのブレークダウンが発生するポイントがＰ＋型層８のコーナー位置からＰ＋型層８の内部側にずれる。
【００７２】
この現象は、図９からも確認できる。図９は、図１の断面において、半導体基板５の平面方向をＸ軸、厚み方向をＹ軸とし、各部の電界強度をＺ軸上に示したものである。この図に示されるように、図９において、Ｙ軸が２．５μｍの値をとるときに、電界強度が最大値となっている。この部位は、Ｐ＋型層８の内部に相当しており、このポイントでブレークダウンが発生することが分かる。
【００７３】
このようにＰ＋型層８の内部でブレークダウンが発生するようにすることで、よりブレークダウン電圧を高い値とすることが可能となる。
【００７４】
図１０は、Ｐ＋型層８の不純物濃度のリサーフ効果への影響を調べたものである。この図では、Ｐ＋型層８の不純物濃度を１×１０１６ｃｍ−３にした場合において、炭化珪素半導体装置にブレークダウンが発生した場合における空乏層と共に電位分布を示す等電位線を示している。図中、破線が空乏層の境界線、ほぼ等間隔に並べられた実線が等電位線を示している。
【００７５】
図１０と図８とを比較すると分かるように、等電位線が入り込んでいる位置が異なっている。これは、Ｐ＋型層８の不純物濃度が異なるためである。具体的には、図１０に示される状態の方が、よりＰ＋型層８の内部位置まで突出するように等電位線が入り込んでおり、Ｐ＋型層３、１０のコーナー位置において等電位線が湾曲した状態となっている。
【００７６】
このような状態であると、Ｐ＋型層３、１０のコーナー位置において電界集中が生じ、炭化珪素半導体装置の耐圧を低下させることになる。したがって、Ｐ＋型層８の不純物濃度を調整し、例えば５×１０１６ｃｍ−３程度とすることにより、より有効にリサーフ効果を得ることが可能となる。
【００７７】
図１１は、本実施形態における炭化珪素半導体装置のオン抵抗についての特性を調べたものであり、ドレイン電圧に対するドレイン電流の特性図である。この図では、Ｎ−型ドリフト層２の不純物濃度を４×１０１５ｃｍ−３、その厚みを９μｍ、Ｐ＋型層８の不純物濃度を５×１０１７ｃｍ−３、その幅を０．５μｍ、Ｎ−型エピ層７、９の不純物濃度を３×１０１６ｃｍ−３、その幅を１．８μｍとした場合の特性を示している。
【００７８】
ゲート配線１２、１３に対してゲート電圧ＶＧとして２．５Ｖを印加した場合、単位面積当たりのドレイン電流が２００Ａとなった。このことから、炭化珪素半導体装置におけるＪ−ＦＥＴのオン抵抗は２．６ｍΩｃｍ２となる。この値は、従来の炭化珪素半導体装置のおよそ半分程度に相当し、本実施形態の炭化珪素半導体装置におけるＪ−ＦＥＴのオン抵抗が低減されていることが分かる。
【００７９】
また、このオン抵抗は、Ｎ−型ドリフト層２の厚みや不純物濃度にも依存する。例えば、Ｎ−型ドリフト層２が厚くなるに従って、また、不純物濃度が高くなるに従って、オン抵抗が大きくなることから、Ｎ−型ドリフト層２の厚みや不純物濃度を適宜調整する必要がある。
【００８０】
図１２は、Ｎ−型ドリフト層２の厚みとオン抵抗との関係を調べた結果を示したものである。具体的には、Ｎ−型エピ層７、９の不純物濃度を２×１０１６ｃｍ−３、３×１０１６ｃｍ−３にした場合において、Ｎ−型ドリフト層２の厚みを変化させたときのオン抵抗を調べたものである。
【００８１】
この図から分かるように、チャネル層となるＮ−型エピ層７、９の不純物濃度を高くできるほどオン抵抗を低減することが可能となる。そして、本実施形態の炭化珪素半導体装置では、上述したようにＮ−型エピ層７、９の不純物濃度を高くすることが可能であるため、オン抵抗を低減することが可能である。このようにＮ−型エピ層８、９の不純物濃度を高くできれば、従来の炭化珪素半導体装置と比べて、オン抵抗をおよそ１８％低減することができる。
【００８２】
なお、オン抵抗に関しては、Ｐ＋型層８、１０をフローティング状態とした場合であっても、これらを第１ゲート配線１０に電気的に接続した場合と同程度とすることが可能であったことも確認されている。
【００８３】
次に、本実施形態の炭化珪素半導体装置の製造方法について説明する。図１３に、本実施形態の炭化珪素半導体装置の製造工程を示し、この図に基づいて説明する。
【００８４】
図１３（ａ）に示す工程では、Ｎ＋型基板１の表面にエピタキシャル成長によりＮ−型ドリフト層２、Ｐ＋型層３およびＮ＋型層４が形成された半導体基板５を用意する。
【００８５】
そして、図１３（ｂ）に示す工程では、半導体基板５の主表面側からＮ＋型層４およびＰ＋型層３を貫通し、Ｎ−型ドリフト層２に達するトレンチ６を形成する。
【００８６】
図１３（ｃ）に示す工程では、トレンチ６の内壁面を含む半導体基板５の表面全面にＮ−型エピ層７を形成すると共に、このＮ−型エピ層７の表面にＰ＋型層８を形成する。
【００８７】
また、図１３（ｄ）に示す工程では、ＲＩＥ（リアクティブイオンエッチング）を行うことにより、Ｐ＋型層８のうち半導体基板５の主表面と平行な面、つまりＰ＋型層８のうちトレンチ６の外部に形成された部分とトレンチ６の底面に形成された部分とを除去する。これにより、Ｐ＋型層８は、トレンチ６の側壁面にのみ残される。
【００８８】
続いて、図１３（ｅ）に示す工程では、トレンチ６内を含む半導体基板５の表面、つまりＮ−型層７およびＰ＋型層８の表面にＮ−型層エピ９を形成したのち、さらに、Ｎ−型エピ層９の表面にＰ＋型層１０を形成することにより、トレンチ６内をすべて埋め込む。
【００８９】
そして、図１３（ｆ）に示す工程では、エッチバックを行うことにより、Ｎ＋型層５の表面を露出させる。
【００９０】
この後は、層間絶縁膜形成工程、コンタクトホール形成工程、配線形成工程、保護膜形成工程などの周知の工程を行うことにより、本実施形態に示した炭化珪素半導体装置を製造することができる。
【００９１】
（第２実施形態）
本発明の第２実施形態について説明する。図１４は、本実施形態における炭化珪素半導体装置の断面構成を示したものである。本実施形態は、第１実施形態に対して、図１に示したＮ−型層９の不純物濃度をＮ−型エピ層７の不純物濃度と異ならせたものである。
【００９２】
具体的には、図１４に示すように、図１に示されたＮ−型層９がＮ型層２０に変更され、Ｎ−型エピ層２０の濃度がＮ−型エピ層７よりも濃くされている。このようにすることで、Ｎ−型エピ層２０の内部抵抗をより小さくすることができ、よりオン抵抗の低減を図ることができる。
【００９３】
このような構成の炭化珪素半導体装置は、上述した図１３（ｅ）の工程におけるＮ−型エピ層９の成膜工程をＮ型エピ層２０の成膜工程に代え、不純物濃度の濃いＮ型膜でＮ型エピ層を形成することにより、製造される。
【００９４】
なお、上述したように、リサーフ効果により、Ｎ−型エピ層７の下方において、電界が半導体基板５の表面側に上昇することを防止することができることから、Ｎ−型エピ層２０の濃度を濃くしたとしても、炭化珪素半導体装置の耐圧はあまり低下しない。
【００９５】
（第３実施形態）
本発明の第３実施形態について説明する。図１５は、本実施形態における炭化珪素半導体装置の断面構成を示したものである。本実施形態は、第１、第２実施形態に対して、図１、図１４に示したＰ＋型層８の形状を異ならせたものである。
【００９６】
具体的には、本実施形態の炭化珪素半導体装置では、Ｎ−型エピ層７のうちトレンチ６の側壁面に形成された部分だけでなく底面に形成された部分の表面にも、Ｐ＋型層８が形成されたものとしている。Ｐ＋型層８は、トレンチ６の底面に形成されたＮ−型エピ層７の中央位置において、Ｐ＋型層８が互いに離間されており、図１５の断面で見るとＬ字型の断面形状を成している。
【００９７】
このような形状とすれば、Ｐ＋型層８のうちＮ−型エピ層９側に突き出した部分によってＮ−型エピ層９内に電界が入り込むことを防止することができ、より炭化珪素半導体装置の耐圧を向上させることが可能となる。
【００９８】
なお、このような構成の炭化珪素半導体装置は、上述した図１３（ｄ）の工程におけるＰ＋型層８をＲＩＥする工程の際に、マスクによりＰ＋型層８のうちトレンチ６の底面に位置する部分を部分的に覆うようにすれば製造される。
【００９９】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態では、第１〜第３実施形態に示した炭化珪素半導体装置の製造方法と異なる方法で炭化珪素半導体装置を製造するものについて説明する。
【０１００】
図１６は、本実施形態の炭化珪素半導体装置の製造工程を示したものである。以下、この図に基づいて本実施形態の炭化珪素半導体装置の製造方法について説明する。
【０１０１】
図１６（ａ）に示す工程では、Ｎ＋型基板３１、Ｎ−型ドリフト層３２およびＰ＋型層３３を備えた半導体基板３４を用意する。そして、図１６（ｂ）に示す工程では、Ｐ＋型層３３を貫通し、Ｎ−型ドリフト層３２に達するトレンチ３５を形成する。
【０１０２】
次いで、図１６（ｃ）に示す工程では、エピタキシャル成長により、トレンチ３５内を含む半導体基板３４の表面全面にＮ−型エピ層３６とＰ＋型エピ層３７とを形成する。そして、ＲＩＥを行うことにより、Ｐ＋型層３７のうち半導体基板３４の主表面と平行な面、つまり図１６（ｄ）に示す工程にて、Ｐ＋型層３７のうちトレンチ３５の外部に形成された部分とトレンチ３５の底面に形成された部分とを除去する。これにより、Ｐ＋型層３７は、トレンチ３５の側壁面にのみ残される。
【０１０３】
また、図１６（ｅ）に示す工程では、トレンチ６内を含む半導体基板３４の表面、つまりＮ−型層３６およびＰ＋型層３７の表面にＮ−型層エピ３８を形成したのち、さらに、Ｎ−型エピ層３８の表面にＰ＋型層３９を形成することにより、トレンチ３５内をすべて埋め込む。
【０１０４】
次に、図１６（ｆ）に示す工程では、エッチバックを行うことにより、Ｎ−型層３６の表面を露出させる。そして、図１６（ｇ）に示す工程では、半導体基板３４の表面全面にＮ＋型層４０を形成する。
【０１０５】
この後は、Ｎ＋型層４０のパターニング工程に加え、層間絶縁膜形成工程、コンタクトホール形成工程、配線形成工程、保護膜形成工程などの周知の工程を行うことにより、本実施形態に示した炭化珪素半導体装置を製造することができる。
【０１０６】
このようにして完成した炭化珪素半導体装置の断面形状は第１実施形態と多少異なる構成となるが、Ｐ＋型層３３、３７、３９とゲート配線（図示せず）との電気的接続がＮ＋型層４０に形成されるコンタクトホールを通じて行われる点、Ｎ＋型層４０がソース層として機能する点が異なる以外の点については、第１〜第３実施形態と同様である。
【０１０７】
（他の実施形態）
（１）上記各実施形態において、炭化珪素半導体装置を構成する各要素の不純物濃度について記載してあるが、それらは単なる例示であり、それらの不純物濃度以外であっても構わない。
【０１０８】
そして、第１実施形態では、Ｎ−型エピ層７、９の方がＮ−型ドリフト層２よりも不順物濃度が高くなる場合について説明したが、同等の不純物濃度であったとしても、炭化珪素半導体装置に備えられた各Ｊ−ＦＥＴがマルチチャネルで作動することから、オン抵抗の低減を図ることが可能である。
【０１０９】
また、第１実施形態では、Ｐ＋型層８の不純物濃度がＰ＋型層３、１０よりも薄くなるように設定されているが、これらがほぼ同等の不純物濃度となっても良い。また、Ｐ＋型層８の方がＰ＋型層３よりも不純物濃度が薄くなっても、また、その逆の関係となっても構わない。
【０１１０】
（２）上記各実施形態では、第１、第２ゲート配線１２、１３の電位が独立して制御可能となるダブルゲート駆動の場合について説明したが、その他の制御形態の炭化珪素半導体装置に対しても本発明を適用することが可能である。
【０１１１】
第１ゲート配線１２の電位のみが独立して制御可能で、第２ゲート配線１３の電位がソース電極１４と同電位とされる態様の場合には、第１ゲート配線１２の電位に基づいてＰ＋型層８、１０側からＮ−型エピ層７、９側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネル領域の設定がＰ＋型層８、１０側から延びる空乏層のみによって行われることになる。
【０１１２】
（３）上記各実施形態では、Ｐ＋型層１０、３９によってトレンチ６、３５が完全に埋め込まれた構成としているが、Ｐ＋型層１０、３９はトレンチ６、３５に部分的に形成されたものとし、これらによってトレンチ６、３５が完全に埋め込まれないようにしても良い。この場合、例えば、層間絶縁膜１６によってトレンチ６が完全に埋め込まれるようにすることもできるし、ゲート配線１２によってトレンチ６が完全に埋め込まれるようにすることもできる。さらに、Ｎ−型エピ層９およびＰ＋型層１０と同様の膜を１組もしくはそれ以上繰り返し作成することにより、チャネル層の数を増加させることも可能である。
【０１１３】
（４）上記各実施形態では、Ｐ＋型層８、１０が共通のゲート配線１２に接続された構成とされているが、別々のゲート配線に接続された構成とすることも可能である。もちろん、ゲート層となるＰ＋型層が更に増やされる場合には、それらも別々のゲート配線に接続されるようにすることも可能である。
【０１１４】
（５）なお、上記各実施形態では、本発明における第１導電型半導体に相当するものとしてＮ型、第２導電型に相当するものとしてＰ型が採用されるような炭化珪素半導体装置を例に挙げた。しかしながら、これらはあくまで一例であり、各導電型が逆にされた炭化珪素半導体装置にも本発明を適用することが可能である。
【図面の簡単な説明】
【０１１５】
【図１】本発明の第１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２】図１に示す炭化珪素半導体装置の各部の不純物濃度を示したグラフである。
【図３】図１の断面において、半導体基板の平面方向をＸ軸、厚み方向をＹ軸とし、各部の不純物濃度をＺ軸上に示したグラフである。
【図４】図１の炭化珪素半導体装置の各ゲート配線に電圧を印加していない状態（電位０）での空乏層の伸び方を調べた結果を示した図である。
【図５】図１の炭化珪素半導体装置のＮ−型ドリフト層の不純物濃度とブレークダウン電圧との関係をシミュレーションによって調べた結果を示した特性図である。
【図６】図１の炭化珪素半導体装置のＮ−型ドリフト層の厚みとブレークダウン電圧との関係をシミュレーションによって調べた結果を示した特性図である。
【図７】図１の炭化珪素半導体装置のゲート層を成すＰ＋型層の不純物濃度とブレークダウン電圧との関係をシミュレーションによって調べた結果を示した特性図である。
【図８】図1に示す炭化珪素半導体装置にブレークダウンが発生した場合における空乏層と共に電位分布を示す等電位線を示した図である。
【図９】図１の断面において、半導体基板５の平面方向をＸ軸、厚み方向をＹ軸とし、各部の電界強度をＺ軸上に示したグラフである。
【図１０】図１に示す炭化珪素半導体装置のＰ＋型層の不純物濃度のリサーフ効果への影響を調べた図である。
【図１１】図１の炭化珪素半導体装置のオン抵抗についての特性を調べた図である。
【図１２】図１の炭化珪素半導体装置のＮ−型ドリフト層の厚みとオン抵抗との関係を調べた結果を示した特性図である。
【図１３】図１に示す炭化珪素半導体装置の製造工程を示した図である。
【図１４】本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１５】本発明の第３実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１６】本発明の第４実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図１７】従来のＪ−ＦＥＴの断面構成を示した図である。
【符号の説明】
【０１１６】
１…Ｎ＋型基板、２…Ｎ−型ドリフト層、３…Ｐ＋型層、４…Ｎ＋型層、
５…半導体基板、６…トレンチ、７…Ｎ−型エピ層、８…Ｐ＋型層、９…Ｎ−型エピ層、
１０…Ｐ＋型層、１１…Ｎ＋型層、１２…第１ゲート配線、１３…第２ゲート配線、
１４…ソース配線、１５…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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