(57)【特許請求の範囲】
【請求項１】
スタンダードセルが配置されて構成された半導体集積回路装置であって、
第１の電源電位を供給する第１の電源ストラップと、
前記第１の電源ストラップと平行に配置され、第２の電源電位を供給する第２の電源ストラップと、
前記第１の電源ストラップと前記第２の電源ストラップとの間に、これらに平行に配置され、第３の電源電位を供給する第３の電源ストラップと、
前記第１の電源ストラップと前記第３の電源ストラップとの間に配置され、前記第１の電源電位と前記第３の電源電位によって駆動する第１のスタンダードセルと、
前記第２の電源ストラップと前記第３の電源ストラップとの間に配置され、前記第２の電源電位と前記第３の電源電位によって駆動する第２のスタンダードセルと、
前記第１の電源ストラップに直交して、前記第１の電源ストラップと前記第３の電源ストラップとの間に配置され、前記第１の電源ストラップから前記第１のスタンダードセルに前記第１の電源電位を供給する第１のセル電源線と、
前記第２の電源ストラップに直交して、前記第２の電源ストラップと前記第３の電源ストラップとの間に配置され、前記第２の電源ストラップから前記第２のスタンダードセルに前記第２の電源電位を供給する第２のセル電源線と、
前記第１の電源ストラップに直交して、前記第１の電源ストラップと前記第３の電源ストラップとの間に配置され、前記第３の電源ストラップから前記第１のスタンダードセルに前記第３の電源電位を供給する第３のセル電源線と、
前記第２の電源ストラップに直交して、前記第２の電源ストラップと前記第３の電源ストラップとの間に配置され、前記第３の電源ストラップから前記第２のスタンダードセルに前記第３の電源電位を供給する第４のセル電源線とを備え、
前記第２のスタンダードセルは、前記第１のスタンダードセルよりもトランジスタサイズが大きく、
前記第２のセル電源線の幅は、前記第１のセル電源線の幅よりも大きく、
前記第４のセル電源線の幅は、前記第３のセル電源線の幅よりも大きく、
第１の電源ストラップから第１のスタンダードセルまでの間における前記第１のセル電源線の配線幅、第２の電源ストラップから第２のスタンダードセルまでの間における前記第２のセル電源線の配線幅、第３の電源ストラップから第１のスタンダードセルまでの間における前記第３のセル電源線の配線幅、および第３の電源ストラップから第２のスタンダードセルまでの間における前記第４のセル電源線の配線幅は、それぞれ一定の幅であり、
前記第２のセル電源線は、前記第２の電源ストラップから前記第２のスタンダードセルまでの間における配線幅と前記第３の電源ストラップから前記第２のスタンダードセルまでの間における配線幅とが異なり、
前記第２のスタンダードセルは、第２の電源ストラップと第３の電源ストラップの間に複数個配置されるものであり、
配置される第２のスタンダードセルの１つは、クロック信号を駆動する回路から成るスタンダードセルであり、
他の第２のスタンダードセルは、デカップリングコンデンサから成るスタンダードセルであり、
前記デカップリングコンデンサから成るスタンダードセルに、前記第２の電源電位を供給する第２のセル電源線と、前記第３の電源電位を供給する第４のセル電源線とは配線幅が異なっていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１の半導体集積回路装置であって、
前記第１の電源ストラップ、第２の電源ストラップ、および第３の電源ストラップは、同じ配線幅で構成され、これらの配線ピッチは等しいことを特徴とする半導体集積回路装置。
【請求項３】
請求項１の半導体集積回路装置であって、
前記第４のセル電源線の配線幅は、第３のセル電源線の配線幅よりも幅広であり、
前記第３のセル電源線と第４のセル電源線は、同じ配線層に形成され、
前記第３の電源ストラップは、前記第３のセル電源線とは異なる配線層に形成され、
前記第３の電源ストラップと前記第４のセル電源線は、前記第４のセル電源線の配線幅に合わせた個数のコンタクトで接続され、
前記第３のセル電源線は、前記コンタクトを前記第４のセル電源線と共用して、前記第３の電源ストラップと接続されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１の半導体集積回路装置であって、
前記第４のセル電源線は、前記第３の電源ストラップから前記第２のスタンダードセルまでの間における配線幅と前記第２の電源ストラップから前記第２のスタンダードセルまでの間における配線幅とが異なっていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１の半導体集積回路装置であって、
前記第２のスタンダードセルは、前記第１のスタンダードセルよりも消費電力が大きいことを特徴とする半導体集積回路装置。
【請求項６】
請求項１の半導体集積回路装置であって、
前記第２のスタンダードセルは、前記第１のスタンダードセルよりも消費電力が大きいものであり、
前記第２の電源ストラップと前記第３の電源ストラップの間には、１つの第２のスタンダードセルのみが配置されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタンダードセルが配置されて構成された半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年では、ディジタル回路の高速化や高機能化に伴い、半導体集積回路装置の高速化、高集積化が進んでいる。半導体集積回路装置を高集積化するために、製造プロセスは年々微細化され、それに伴い半導体集積回路装置内で使用される信号配線幅は細くなっている。また、高速化により信号配線に流れる電流量は増大している。このように、信号配線幅が細くなったうえに、電流量も増大すると、半導体集積回路装置内の配線の電流密度が増大し、エレクトロマイグレーションによる配線の切断や短絡が問題となってくる。
【０００３】
一方、半導体集積回路装置の高速化に伴い、半導体集積回路装置内のクロック信号の信号遅延のばらつき（クロックスキュー）を抑えることが重要となってきている。クロックスキューは、同期して動作する２つのフリップフロップのそれぞれ到達するクロック信号の到達時間の差である。クロックスキューが大きいと動作周波数の低下や、さらには回路の誤動作を引き起こす可能性がある。
【０００４】
クロックスキューを低減する技術としては、クロック供給源から、複数段の中継バッファで樹状のクロック供給経路を構成して、フリップフロップにクロックを供給するクロックツリーという手法が用いられる。これはクロック供給源から末端のフリップフロップに至るまでの配線長が等長となるように構成することで、クロックスキューを削減するものである（例えば特許文献１を参照）。
【０００５】
このような、等長配線のクロックツリーにおいても、周りの配線の影響等で配線容量が異なったり、中継バッファが駆動するセルのゲート容量が異なったりすると、クロックツリー部分の遅延によっては、クロックスキューが発生してしまう。そのため、クロックツリー部分の遅延時間をできるだけ小さくすることがクロックスキュー削減には重要である。クロックツリーでは、中継バッファが多数のフリップフロップや長配線を駆動するため、元々駆動する負荷が非常に大きい。したがって、クロックツリー部分の遅延時間を削減するためには、トランジスタサイズを大きくすることが必要となる。
【０００６】
一般にトランジスタサイズを大きくすると、そのトランジスタのソースおよびドレインに流れる電流量が増大する。そのため配線の電流密度が高くなり、電流密度がある閾値を超えるとエレクトロマイグレーションが問題となってくる。電流密度を緩和するには、電源配線幅や信号配線幅を、最も大きな消費電力のスタンダードセルに合わせて広くすることが考えられるが、これらの配線幅を広くすると、信号配線に必要な配線面積が増大して、半導体集積回路装置の面積が増加したり、配線が混雑して信号配線の短絡が発生したりする可能性がでてくる。
【０００７】
これに対しては、例えば配置位置（具体的には電源ストラップからの距離）とグランド配線の最小電流容量に応じて電源配線の幅が異なるスタンダードセルを複数種類用意し、これらのスタンダードセルを組み合わせて、電流密度を緩和しながら面積増加や配線混雑を回避するように構成された半導体集積回路装置がある（例えば特許文献２を参照）。
【特許文献１】特開平６−２０４４３５号公報
【特許文献２】特許第２７５１７４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、配置位置によって電源線の幅を変える半導体集積回路装置が、上記のクロックツリーに対しては、常に有効なエレクトロマイグレーションの防止になるとは限らない。
【０００９】
例えば、等長配線でクロックツリーを構成するために、クロック信号をドライブするスタンダードセルを、電源ストラップ間の中央に配置する場合がある。この場合、中央部のスタンダードセルは、サイズの大きなトランジスタで構成されるにも係わらず、電源線の幅は、電源ストラップ間の中央部では電源線が細くなり、電源線の電流密度が高くなってしまう。
【００１０】
本発明は、上記の問題に着目してなされたものであり、信号配線用の領域をより広く確保しつつ、エレクトロマイグレーションを防止できる半導体集積回路装置を提供すること目的としている。
【課題を解決するための手段】
【００１１】
前記の課題を解決するため、請求項１の発明は、
スタンダードセルが配置されて構成された半導体集積回路装置であって、
第１の電源電位を供給する第１の電源ストラップと、
前記第１の電源ストラップと平行に配置され、第２の電源電位を供給する第２の電源ストラップと、
前記第１の電源ストラップと前記第２の電源ストラップとの間に、これらに平行に配置され、第３の電源電位を供給する第３の電源ストラップと、
前記第１の電源ストラップと前記第３の電源ストラップとの間に配置され、前記第１の電源電位と前記第３の電源電位によって駆動する第１のスタンダードセルと、
前記第２の電源ストラップと前記第３の電源ストラップとの間に配置され、前記第２の電源電位と前記第３の電源電位によって駆動する第２のスタンダードセルと、
前記第１の電源ストラップに直交して、前記第１の電源ストラップと前記第３の電源ストラップとの間に配置され、前記第１の電源ストラップから前記第１のスタンダードセルに前記第１の電源電位を供給する第１のセル電源線と、
前記第２の電源ストラップに直交して、前記第２の電源ストラップと前記第３の電源ストラップとの間に配置され、前記第２の電源ストラップから前記第２のスタンダードセルに前記第２の電源電位を供給する第２のセル電源線と、
前記第１の電源ストラップに直交して、前記第１の電源ストラップと前記第３の電源ストラップとの間に配置され、前記第３の電源ストラップから前記第１のスタンダードセルに前記第３の電源電位を供給する第３のセル電源線と、
前記第２の電源ストラップに直交して、前記第２の電源ストラップと前記第３の電源ストラップとの間に配置され、前記第３の電源ストラップから前記第２のスタンダードセルに前記第３の電源電位を供給する第４のセル電源線とを備え、
前記第２のスタンダードセルは、前記第１のスタンダードセルよりもトランジスタサイズが大きく、
前記第２のセル電源線の幅は、前記第１のセル電源線の幅よりも大きく、
前記第４のセル電源線の幅は、前記第３のセル電源線の幅よりも大きく、
第１の電源ストラップから第１のスタンダードセルまでの間における前記第１のセル電源線の配線幅、第２の電源ストラップから第２のスタンダードセルまでの間における前記第２のセル電源線の配線幅、第３の電源ストラップから第１のスタンダードセルまでの間における前記第３のセル電源線の配線幅、および第３の電源ストラップから第２のスタンダードセルまでの間における前記第４のセル電源線の配線幅は、それぞれ一定の幅であり、
前記第２のセル電源線は、前記第２の電源ストラップから前記第２のスタンダードセルまでの間における配線幅と前記第３の電源ストラップから前記第２のスタンダードセルまでの間における配線幅とが異なり、
前記第２のスタンダードセルは、第２の電源ストラップと第３の電源ストラップの間に複数個配置されるものであり、
配置される第２のスタンダードセルの１つは、クロック信号を駆動する回路から成るスタンダードセルであり、
他の第２のスタンダードセルは、デカップリングコンデンサから成るスタンダードセルであり、
前記デカップリングコンデンサから成るスタンダードセルに、前記第２の電源電位を供給する第２のセル電源線と、前記第３の電源電位を供給する第４のセル電源線とは配線幅が異なっていることを特徴とする。
【００１２】
これにより、スタンダードセルの消費電力に応じてセル電源線の幅が決定され、電位を供給する電源ストラップから電位供給を受けるスタンダードセルまでは、決定された幅のセル電源線で電位が供給されるので、セル電源線の電流密度を下げて、エレクトロマイグレーションを防止しつつ、信号配線用の領域をより広く確保できる。
【００１３】
また、これにより、クロック信号を駆動するスタンダードセル（クロックセルと呼ぶ）に、デカップリングコンデンサからも電流が供給されるので、クロックセルのような比較的消費電力が大きくなりがちなスタンダードセルに対しても安定に電力を供給できる。
【００１４】
また、これにより、例えばデカップリングコンデンサから成るスタンダードセルと第３の電源ストラップの間において、第２のセル電源線の幅を第４のセル電源線よりも狭くできる。すなわち、電源線の幅を狭くすることによって空いたスペースを他の信号配線のために使用することが可能になる。
【００１５】
また、請求項２の発明は、
請求項１の半導体集積回路装置であって、
前記第１の電源ストラップ、第２の電源ストラップ、および第３の電源ストラップは、同じ配線幅で構成され、これらの配線ピッチは等しいことを特徴とする。
【００１６】
これにより、電源ストラップに流れる電流量を平均化することができる。
【００１７】
また、請求項３の発明は、
請求項１の半導体集積回路装置であって、
前記第４のセル電源線の配線幅は、第３のセル電源線の配線幅よりも幅広であり、
前記第３のセル電源線と第４のセル電源線は、同じ配線層に形成され、
前記第３の電源ストラップは、前記第３のセル電源線とは異なる配線層に形成され、
前記第３の電源ストラップと前記第４のセル電源線は、前記第４のセル電源線の配線幅に合わせた個数のコンタクトで接続され、
前記第３のセル電源線は、前記コンタクトを前記第４のセル電源線と共用して、前記第３の電源ストラップと接続されていることを特徴とする。
【００１８】
これにより、コンタクトにおける電流密度を下げることが可能になる。
【００１９】
また、請求項４の発明は、
請求項１の半導体集積回路装置であって、
前記第４のセル電源線は、前記第３の電源ストラップから前記第２のスタンダードセルまでの間における配線幅と前記第２の電源ストラップから前記第２のスタンダードセルまでの間における配線幅とが異なっていることを特徴とする。
【００２０】
これらにより、電源ストラップ間でセル電源線の幅を変化させることができるので、それによって空いたスペースを他の信号配線のために使用することが可能になる。
【００２１】
また、請求項５の発明は、
請求項１の半導体集積回路装置であって、
前記第２のスタンダードセルは、前記第１のスタンダードセルよりも消費電力が大きいことを特徴とする。
【００２２】
これにより、消費電力の大きなスタンダードセルまでのセル電源線の幅のみが広く構成され、このセル電源線における電流密度を小さくすることができる。
【００２３】
また、請求項６の発明は、
請求項１の半導体集積回路装置であって、
前記第２のスタンダードセルは、前記第１のスタンダードセルよりも消費電力が大きいものであり、
前記第２の電源ストラップと前記第３の電源ストラップの間には、１つの第２のスタンダードセルのみが配置されていることを特徴とする。
【００２４】
これにより、１つのスタンダードセルの消費電力のみを考慮すれば、セル電源線の幅を決定できる。
【発明の効果】
【００２５】
本発明によれば、スタンダードセルの消費電力に応じてセル電源線の幅が決定され、電位を供給する電源ストラップから電位供給を受けるスタンダードセルまでは、決定された幅のセル電源線で電位が供給されるので、セル電源線の電流密度を下げて、エレクトロマイグレーションを防止しつつ、信号配線用の領域をより広く確保できる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００２７】
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体集積回路装置１００の構成を示すレイアウト図である。半導体集積回路装置１００は、同図に示すように、第１の電源ストラップ１０１、第２の電源ストラップ１０２、第３の電源ストラップ１０３、第１のセル電源線１０４、第２のセル電源線１０５、第３のセル電源線１０６、第４のセル電源線１０７、第１のスタンダードセル１０８、第２のスタンダードセル１０９、およびコンタクト１１０〜１１６を備えている。まず、半導体集積回路装置１００における各構成要素の配置位置の関係などを説明する。
【００２８】
第１の電源ストラップ１０１、第２の電源ストラップ１０２、および第３の電源ストラップ１０３は、同じ配線層に配線されている。
【００２９】
第１の電源ストラップ１０１と第２の電源ストラップ１０２は、第１の電位（例えばＶＤＤ）を供給するための電源配線であり、第１の電源ストラップ１０１と第２の電源ストラップ１０２とは、互いに平行に配置されている。
【００３０】
第３の電源ストラップ１０３は、第２の電位（例えばＶＳＳ）を供給するための電源配線である。第３の電源ストラップ１０３は、第１の電源ストラップ１０１と第２の電源ストラップ１０２との間で、第１の電源ストラップ１０１と平行（したがって第２の電源ストラップ１０２とも平行）に配置されている。
【００３１】
第１のセル電源線１０４、第２のセル電源線１０５、第３のセル電源線１０６、および第４のセル電源線１０７は、同じ配線層に配線されているが、この配線層は、第１の電源ストラップ１０１が配置されている配線層とは異なる配線層である。
【００３２】
第１のセル電源線１０４は、第１の電源ストラップ１０１に対して垂直な方向で、第１の電源ストラップ１０１と第３の電源ストラップ１０３の間に配置され、コンタクト１１０によって第１の電源ストラップ１０１と電気的に接続されている。すなわち、第１のセル電源線１０４は、第１の電位を供給するようになっている。
【００３３】
第２のセル電源線１０５は、第１のセル電源線１０４よりも幅広に構成されている。第２のセル電源線１０５は、第２の電源ストラップ１０２に対して垂直な方向で、第２の電源ストラップ１０２と第３の電源ストラップ１０３の間に配置され、コンタクト１１１によって第２の電源ストラップ１０２と電気的に接続されている。すなわち、第２のセル電源線１０５は、第１の電位を供給するようになっている。
【００３４】
第３のセル電源線１０６は、第１のセル電源線１０４と平行な方向で、第１の電源ストラップ１０１と第３の電源ストラップ１０３の間に配置されている。本実施形態では、第３のセル電源線１０６の配線幅は第１のセル電源線１０４の配線幅と同じである。
【００３５】
第４のセル電源線１０７は、第２のセル電源線１０５と平行な方向で、第２の電源ストラップ１０２と第３の電源ストラップ１０３の間に配置されている。本実施形態では、第４のセル電源線１０７の配線幅は第２のセル電源線１０５の配線幅と同じである。また、第４のセル電源線１０７は、第３の電源ストラップ１０３の左端まで伸びている（すなわち、第３の電源ストラップ１０３と第４のセル電源線１０７とは、第３の電源ストラップ１０３の配線幅分の重なりがある）。
【００３６】
上記の第３のセル電源線１０６と第４のセル電源線１０７とは、コンタクト１１２によって第３の電源ストラップ１０３と電気的に接続されている。すなわち、第３のセル電源線１０６と第４のセル電源線１０７とは、コンタクト１１２を共有して、第３の電源ストラップ１０３と接続されている。これにより、第３のセル電源線１０６と第４のセル電源線１０７は、第２の電位を供給する電源線として機能する。また、本実施形態では、第４のセル電源線１０７は、第３のセル電源線１０６の幅に合わせて、コンタクト１１２が配置されている。第４のセル電源線１０７は、第１のセル電源線１０４よりも幅広なので、第４のセル電源線１０７と第３の電源ストラップ１０３の交点には、コンタクト１１０の個数よりも多くのコンタクト１１２を配置できる。
【００３７】
第１のスタンダードセル１０８は、第１の電源ストラップ１０１と第３の電源ストラップ１０３との間に配置されたスタンダードセルである。第１のスタンダードセル１０８は、コンタクト１１３によって第１のセル電源線１０４と接続され、コンタクト１１４によって第３のセル電源線１０６と接続されている。これにより、第１のスタンダードセル１０８は、第１のセル電源線１０４から第１の電位の供給を受け、第３のセル電源線１０６から第２の電位の供給を受ける。
【００３８】
第２のスタンダードセル１０９は、第２の電源ストラップ１０２と第３の電源ストラップ１０３との間に配置されたスタンダードセルである。第２のスタンダードセル１０９は、コンタクト１１５によって第２のセル電源線１０５と接続され、コンタクト１１６によって第４のセル電源線１０７と接続されている。これにより、第２のスタンダードセル１０９は、第２のセル電源線１０５から第１の電位の供給を受け、第４のセル電源線１０７から第２の電位の供給を受ける。
【００３９】
また、本実施形態では具体的に第２のスタンダードセル１０９は、例えばクロック信号を供給する機能を有するインバータタイプのスタンダードセルである。第２のスタンダードセル１０９における各トランジスタのサイズは、遅延時間を削減するため等の理由から、第１のスタンダードセル１０８における各トランジスタのサイズよりも大きく形成され、より多くの負荷を駆動できるようになっている。すなわち、第２のスタンダードセル１０９は、第１のスタンダードセル１０８よりも消費電力が大きい。
【００４０】
なお、本実施形態では、消費電力が所定値よりも小さいスタンダードセルを低駆動用スタンダードセルと呼び、所定値以上のスタンダードセルを高駆動用スタンダードセルと呼ぶことにする。
【００４１】
上記の半導体集積回路装置１００は、以下の条件の下に設計に設計されている。すなわち、電位を供給する電源ストラップから電位供給を受けるスタンダードセルまでは、一定幅のセル電源線で電位を供給する。このセル電源線の幅は、スタンダードセルの消費電力と、電源ストラップ間に配置できるスタンダードセルの個数に応じて決定する。例えば第１のセル電源線１０４は、第１のスタンダードセル１０８の消費電力に応じて配線幅が決定され、全長にわたり配線幅が一定である。また、本実施形態では、第１のスタンダードセル１０８よりも第２のスタンダードセル１０９の方の消費電力が大きいので、第２のセル電源線１０５は、第１のセル電源線１０４よりも配線幅が広く形成されている（例えば約２倍の電源配線幅）。また、第２のセル電源線１０５も全長にわたり配線幅は一定である。
【００４２】
半導体集積回路装置１００の設計は、具体的には、第１のスタンダードセル１０８（低駆動用スタンダードセル）および第２のスタンダードセル１０９（高駆動用スタンダードセル）を含むスタンダードセルライブラリを準備し、そしてスタンダードセルライブラリに含まれるスタンダードセルを配置することによって行なう。
【００４３】
図２は、第１のスタンダードセル１０８と第２のスタンダードセル１０９の構成例を示している。図２において、１０８ａおよび１０９ａは基板であり、１０８ｂおよび１０９ｂはメタル配線であり、１０８ｃおよび１０９ｃはポリシリコンであり、１０８ｄおよび１０９ｄは拡散領域である。これらにより、各スタンダードセルでは、ＰｃｈトランジスタとＮｃｈトランジスタを一つずつ含んだインバータが形成されている。
【００４４】
また、図２の各スタンダードセルでは、セル電源線は、左右のセル境界まで伸びている。さらに、上側（または下側）のセル境界からの距離が等しくなるようにセル電源線が配置されている。そのため、左右のセル境界が接するように、低駆動用スタンダードセル同士、または高駆動用スタンダードセル同士を配置することでセル内のセル電源配線同士が接続される。
【００４５】
上記のように構成された本実施形態では、スタンダードセルの消費電力に応じてセル電源線の幅が決定され、電位を供給する電源ストラップから電位供給を受けるスタンダードセルまでは、決定された幅のセル電源線で電位が供給されるので、セル電源線の電流密度を下げて、エレクトロマイグレーションを防止できる。しかも、第４のセル電源線１０７と第３の電源ストラップ１０３の交点には、第１の電源ストラップ１０１と第１のセル電源線１０４の交点よりもコンタクトをより多く配置できるので、コンタクトにおける電流密度を容易に低くすることができる。
【００４６】
また、低駆動用スタンダードセルが配置された電源ストラップ間では、高駆動用スタンダードセルが配置された電源ストラップ間よりもセル電源線の幅が狭くなるので、他の信号配線用の領域をより広く確保できる。
【００４７】
《発明の実施形態２》
図３は、本発明の実施形態２に係る半導体集積回路装置２００の構成を示すレイアウト図である。半導体集積回路装置２００は、同図に示すように、第１の電源ストラップ１０１、第２の電源ストラップ１０２、第３の電源ストラップ１０３、第１のセル電源線１０４、第２のセル電源線１０５、第３のセル電源線１０６、第４のセル電源線１０７、第１のスタンダードセル１０８、第２のスタンダードセル１０９、コンタクト１１０〜１１６、およびデカップリングコンデンサセル２０１を備えている。なお、以下に説明する各実施形態において、前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００４８】
デカップリングコンデンサセル２０１は、ゲート酸化膜を利用して容量を形成したデカップリングコンデンサを備えたスタンダードセルである。デカップリングコンデンサセル２０１は、コンタクト２０２によって第２のセル電源線１０５と接続され、コンタクト２０３によって第４のセル電源線１０７と接続されている。これにより、デカップリングコンデンサセル２０１は、第２のセル電源線１０５から第１の電位の供給を受け、第４のセル電源線１０７から第２の電位の供給を受ける。
【００４９】
上記の半導体集積回路装置２００は、以下の条件の下に設計されている。
【００５０】
まず、１組の電源ストラップの間に配置されて電位の供給されるスタンダードセルの個数を所定の数に制限する。ただし、個数制限の対象になるのは、所定以上の消費電力のスタンダードセルである。例えば、コンデンサのみのものや、フィラーセルと呼ばれる内部にトランジスタを持たないものは対象外である。本実施形態では、低駆動用スタンダードセルは、３つまで配置でき、高駆動用スタンダードセルは、１個だけ配置できるものとする。そのため、本実施形態では、第１の電源ストラップ１０１と第３の電源ストラップ１０３の間には、第１のスタンダードセル１０８が３つ配置され、第２の電源ストラップ１０２と第３の電源ストラップ１０３の間には第２のスタンダードセル１０９が１つのみ配置されている。
【００５１】
また、半導体集積回路装置２００では、第２のスタンダードセル１０９を配置した電源ストラップの間における空きスペースには、デカップリングコンデンサセル２０１を隙間なく配置する。
【００５２】
次に、電位を供給する電源ストラップから電位供給を受けるスタンダードセルまでは、一定幅のセル電源線で電位を供給する。このセル電源線の幅は、スタンダードセルの消費電力と、電源ストラップ間に配置できるスタンダードセルの個数に応じて決定する。例えば第１のセル電源線１０４は、３つ分の第１のスタンダードセル１０８（低駆動用スタンダードセル）の消費電力に応じて配線幅が決定される。また、第２のセル電源線１０５は、１つ分の第２のスタンダードセル１０９（高駆動用スタンダードセル）の消費電力に応じて配線幅が決定される。
【００５３】
上記の半導体集積回路装置２００は、第１のスタンダードセル１０８、第２のスタンダードセル１０９、およびデカップリングコンデンサセル２０１を含むスタンダードセルライブラリを準備し、そしてスタンダードセルライブラリに含まれるスタンダードセルを配置することによって設計する。
【００５４】
図４はデカップリングコンデンサセル２０１の構成例を示している。デカップリングコンデンサセル２０１におけるセル電源線は、図４に示すように左右のセル境界まで伸びている。また、セル電源線の上側（または下側）のセル境界からの距離が第２のスタンダードセル１０９における当該距離と等しくなるように配置されている。そのため、左右のセル境界が接するように、デカップリングコンデンサセル２０１と高駆動用スタンダードセル、あるいはデカップリングコンデンサセル２０１同士を配置することでセル内のセル電源配線同士が接続される。例えば、スキューをなくすため等の理由から、第２のスタンダードセル１０９を配置する位置に制約がある場合には、予めこの第２のスタンダードセル１０９を配置し、さらに、配置した第２のスタンダードセル１０９を配置した電源ストラップ間における空きスペースにデカップリングコンデンサセル２０１を予め配置しておく。このように、電源ストラップに他のスタンダードセルを配置できないようにしておくことによって、他のスタンダードセルを自動配置しても、第２のスタンダードセル１０９の横に他の高駆動用スタンダードセルや低駆動用スタンダードセルが配置されてしまうのを防止できる。
【００５５】
上記のように構成された本実施形態においても、セル電源線の電流密度を低くしてエレクトロマイグレーションを防止しつつ、配線混雑も緩和することも可能になる。
【００５６】
しかも、デカップリングコンデンサセル２０１からも第２のスタンダードセル１０９に流れる電流を補うことができるため、さらにセル電源線の電流密度を低くすることができ、さらに効果的にエレクトロマイグレーションを防止できる。
【００５７】
なお、半導体集積回路装置２００では、空きスペースにデカップリングコンデンサセル２０１を配置したが、例えばフィラーセルと呼ばれる内部にトランジスタを持たないセルを配置してもよい。このフィラーセルには、高駆動用スタンダードセルのセル電源線幅と同じセル電源線を配置する。
【００５８】
《発明の実施形態３》
実施形態３では、上記の実施形態２よりもさらに、他の信号配線用の領域を広く確保できる半導体集積回路装置の例を説明する。この半導体集積回路装置では、第２のスタンダードセル１０９を配置した電源ストラップの間における空きスペースに、デカップリングコンデンサセル２０１ではなく、デカップリングコンデンサセル３０１またはデカップリングコンデンサセル３０２（図５を参照）を配置する点が半導体集積回路装置２００と異なっている。
【００５９】
デカップリングコンデンサセル３０１〜３０２は、ゲート酸化膜を利用して容量を形成したデカップリングコンデンサを備えたスタンダードセルである。図５に示すように、デカップリングコンデンサセル３０１は、一方のセル電源配線の幅の方が、他方のセル電源配線の幅よりも幅広となっている（幅広側と呼ぶ）。幅広側のセル電源配線は、具体的には、第２のスタンダードセル１０９に電位を供給するセル電源配線と同じ幅である。また、デカップリングコンデンサセル３０２は、図５に示すように、２種類のセル電源配線の位置関係が、デカップリングコンデンサセル３０１におけるセル電源配線の位置関係とは上下逆の関係になっている。
【００６０】
本実施形態では、電源ストラップから高駆動用スタンダードセルまでの間のみが幅広のセル電源配線となり、他の部分は幅広とならないように、デカップリングコンデンサセルが選択されて、高駆動用スタンダードセルとともに配置されている。
【００６１】
例えば、クロック信号を駆動する第２のスタンダードセル１０９は、例えばスキューをなくすため等の理由から、配置する位置に制限を受ける場合がある。図６に示す半導体集積回路装置３００は、第２のスタンダードセル１０９が第２の電源ストラップ１０２と隣接する位置に制限されて配置された例である。この例では、第３の電源ストラップ１０３と第２のスタンダードセル１０９の間には、デカップリングコンデンサセル３０１が２列分並んで配置されている。そのため、第４のセル電源線１０７は、第２の電源ストラップ１０２と第３の電源ストラップ１０３の間で一定幅のとなるが、第２のセル電源線１０５は、途中で幅が変化する。
【００６２】
また、図７に示す半導体集積回路装置４００は、第２のスタンダードセル１０９の両側にデカップリングコンデンサセルを配置する例である。この場合は、第３の電源ストラップ１０３に近い側にデカップリングコンデンサセル３０１を配置し、第２の電源ストラップ１０２に近い側にデカップリングコンデンサセル３０２を配置する。これにより、第２のスタンダードセル１０９には、幅広側のセル電源線で電位が供給される。そして、第３の電源ストラップ１０３から第２のスタンダードセル１０９の間の第２のセル電源線１０５、および第２の電源ストラップ１０２から第２のスタンダードセル１０９の間の第４のセル電源線１０７は、電源線の幅が狭くなる。すなわち、第２のセル電源線１０５、および第４のセル電源線１０７は、途中で幅が変化する。
【００６３】
上記の半導体集積回路装置３００・４００では、高駆動用スタンダードセルに対しては、第１の電位と第２の電位がともに、幅広のセル電源配線を介して供給される。そのため、高駆動用スタンダードセルまでのセル電源線の電流密度を容易に低くすることができる。なお、半導体集積回路装置３００および半導体集積回路装置４００の何れにおいても、デカップリングコンデンサセルは大きな電力を消費しないので、デカップリングコンデンサセルには、幅広でないセル電源配線を介して電位を供給しても問題はない。
【００６４】
また、デカップリングコンデンサセルに電位を供給するセル電源配線は、幅広でない部分があるので、それによって空いたスペースを他の信号配線のために使用することが可能になる。それゆえ、上記の半導体集積回路装置２００よりもさらに信号配線のためのスペースを確保できる。
【００６５】
なお、高駆動用スタンダードセルは、上記の各実施形態で説明したインバータタイプのスタンダードセルに限らず、例えばバッファタイプやＡＮＤタイプ等で構成してもよい。
【００６６】
また、上記の各実施形態では、第２のスタンダードセル１０９のトランジスタのサイズが第１のスタンダードセル１０８（低駆動用スタンダードセル）のトランジスタのサイズよりも大きい例を説明したが、第２のスタンダードセル１０９は例えば低駆動用スタンダードセルと同サイズのトランジスタを複数並列に配置し、ゲート同士、ドレイン同士をそれぞれ繋ぐことによって構成してもよい。
【００６７】
また、各電源ストラップの電位の関係も例示であり、上記の例に限定されるものではない。
【００６８】
また、第１の電源ストラップ１０１、第２の電源ストラップ１０２、および第３の電源ストラップ１０３は、同じ配線幅で構成し、これらの配線ピッチを等しくするのが望ましい。これにより、電源ストラップに流れる電流量を平均化することができ、第２のスタンダードセル１０９のようなトランジスタサイズの大きいセルを、第１の電源ストラップ１０１と第３の電源ストラップ１０３間、第２の電源ストラップ１０２と第３の電源ストラップ１０３間のどちらにでも配置することができる。
【産業上の利用可能性】
【００６９】
本発明に係る半導体集積回路装置は、スタンダードセルの消費電力に応じてセル電源線の幅が決定され、電位を供給する電源ストラップから電位供給を受けるスタンダードセルまでは、決定された幅のセル電源線で電位が供給されるので、セル電源線の電流密度を下げて、エレクトロマイグレーションを防止しつつ、信号配線用の領域をより広く確保できるという効果を有し、スタンダードセルが配置されて構成された半導体集積回路装置等として有用である。
【図面の簡単な説明】
【００７０】
【図１】実施形態１に係る半導体集積回路装置の構成を示すレイアウト図である。
【図２】第１のスタンダードセル１０８と第２のスタンダードセル１０９の構成例を示す図である。
【図３】実施形態２に係る半導体集積回路装置の構成を示すレイアウト図である。
【図４】デカップリングコンデンサセル２０１の構成例を示す図である。
【図５】デカップリングコンデンサセル３０１〜３０２の構成例を示す図である。
【図６】実施形態３に係る半導体集積回路装置の構成を示すレイアウト図である。
【図７】実施形態３に係る半導体集積回路装置の他の構成を示すレイアウト図である。
【符号の説明】
【００７１】
１００      半導体集積回路装置
１０１      第１の電源ストラップ
１０２      第２の電源ストラップ
１０３      第３の電源ストラップ
１０４      第１のセル電源線
１０５      第２のセル電源線
１０６      第３のセル電源線
１０７      第４のセル電源線
１０８      第１のスタンダードセル
１０９      第２のスタンダードセル
１１０〜１１６    コンタクト
２００      半導体集積回路装置
２０１      デカップリングコンデンサセル
２０２      コンタクト
２０３      コンタクト
３００      半導体集積回路装置
３０１〜３０２    デカップリングコンデンサセル
４００      半導体集積回路装置                    
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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