(57)【特許請求の範囲】
【請求項１】
第１の出力端子と、
第２の出力端子と、
一端が定電圧源に接続される基準電流源と、
この基準電流源の他端に接続されて前記基準電流源の基準電流を導通する基準トランジスタと、
この基準トランジスタに対して、カレントミラー回路を構成する第１および第２のトランジスタと、
前記第１のトランジスタに接続される一対のトランジスタからなり、第１の信号の正信号と反転信号との差動によりスイッチ動作し、第１の出力電流を出力する第１のスイッチ回路と、
前記第２のトランジスタに接続される一対のトランジスタからなり、第２の信号の正信号と反転信号との差動によりスイッチ動作し、第２の出力電流を出力する第２のスイッチ回路と
を設け、前記基準トランジスタ、前記第１のトランジスタ、前記第２のトランジスタ、前記第１のスイッチ回路の一対のトランジスタおよび前記第２のスイッチ回路の一対のトランジスタは、ｎｐｎ型のバイポーラトランジスタまたはｎチャネル型のＭＯＳ−ＦＥＴであり、
前記第１のスイッチ回路の一対のトランジスタのそれぞれのエミッタまたはソースが前記第１のトランジスタのコレクタまたはドレインに接続され、一対のトランジスタのうち一方のトランジスタのコレクタまたはドレインが前記第１の出力端子に接続されて前記第１の出力電流を出力し、他方のトランジスタのコレクタまたはドレインが前記定電圧源に接続され、
前記第２のスイッチ回路の一対のトランジスタのそれぞれのエミッタまたはソースが前記第２のトランジスタのコレクタまたはドレインに接続され、一対のトランジスタのうち一方のトランジスタのコレクタまたはドレインが前記第２の出力端子に接続されて前記第２の出力電流を出力し、他方のトランジスタのコレクタまたはドレインが前記定電圧源に接続され、
前記第１の出力電流と前記第２の出力電流とは差動信号であることを特徴とするチャージポンプ回路。
【請求項２】
前記基準トランジスタに対して、カレントミラー回路を構成する少なくとも１個の位相オフセット用トランジスタと、
この位相オフセット用トランジスタそれぞれに接続される一対のトランジスタからなり、位相オフセット設定信号の正信号と反転信号との差動によりスイッチ動作し、前記位相オフセット設定信号の正信号によって一方のトランジスタから前記第１の出力電流に位相オフセット電流を出力し、前記位相オフセット設定信号の反転信号によって他方のトランジスタから前記第２の出力電流に位相オフセット電流を出力する位相オフセット電流スイッチ回路と
を設け、前記位相オフセット用トランジスタおよび前記位相オフセット電流スイッチ回路の一対のトランジスタは、前記基準トランジスタと同じ型であり、
前記位相オフセット電流スイッチ回路の一対のトランジスタのそれぞれのエミッタまたはソースが前記位相オフセット用トランジスタのコレクタまたはドレインに接続され、一対のトランジスタのうち一方のトランジスタのコレクタまたはドレインから前記第１の出力電流に位相オフセット電流を出力し、他方のトランジスタのコレクタまたはドレインから前記第２の出力電流に位相オフセット電流を出力することを特徴とする請求項１記載のチャージポンプ回路。
【請求項３】
位相オフセット電流スイッチ回路が出力する位相オフセット電流の電流量は、前記カレントミラー回路のミラー比に基づくことを特徴とする請求項２記載のチャージポンプ回路。
【請求項４】
制御電圧により出力信号の発振周波数が制御される電圧制御発振器と、
基準信号と前記電圧制御発振器からの出力信号に基づく帰還信号との位相を比較する位相比較器と、
この位相比較器からのチャージアップ信号とチャージダウン信号とによって駆動される請求項１〜３のいずれかに記載のチャージポンプ回路と、
このチャージポンプ回路からのアップ側電流とダウン側電流とからなる差動信号が入力され、この差動信号をシングルエンド信号に変換した前記制御電圧を前記電圧制御発振器に出力するループフィルタと
を備え、
前記チャージアップ信号、前記チャージダウン信号、前記アップ側電流、前記ダウン側電流のそれぞれは前記第１の信号、前記第２の信号、前記第１の出力電流、前記第２の出力電流であることを特徴とするＰＬＬ回路。
【請求項５】
電圧制御発振器からの出力信号を分周して、分周した信号を帰還信号として前記位相比較器に出力する分周器を設けたことを特徴とする請求項４記載のＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速・高精度なクロック信号を必要とするデジタル回路、シンセサイザ等に用いられるチャージポンプ回路およびこれを用いたＰＬＬ回路に関し、詳しくは、回路規模を増大することなく、低位相雑音で位相誤差の少ない高精度なクロック信号の出力を図るチャージポンプ回路およびこれを用いたＰＬＬ回路に関するものである。
【背景技術】
【０００２】
ＰＬＬ（Phase Locked Loop）回路は、高速、高精度なクロック信号を必要とする装置のクロック信号生成回路としてよく用いられる。例えば、デジタルオシロスコープのアナログ・デジタル（以下、ＡＤと略する）変換器のサンプリングクロック信号に用いられたり、デジタル回路、シンセサイザ等のクロック信号にもよく用いられる。そして、チャージポンプ回路は、このＰＬＬ回路に用いられる。
【０００３】
図７は、従来のＰＬＬ回路の一例を示した回路構成図である（例えば、特許文献１参照）。図７において、デジタル位相比較器ＰＣは、２個のＤ型フリップフロップＤＦＦ１、ＤＦＦ２、アンドゲートＧを有し、基準信号と帰還信号との位相差に対応して、チャージアップ信号とチャージダウン信号とを出力する。
【０００４】
Ｄ型フリップフロップＤＦＦ１は、基準信号がクロック信号として入力され、ハイレベルの信号がデータとして入力され、リセット信号がアンドゲートＧより入力される。そして、チャージアップ信号を出力する。
【０００５】
Ｄ型フリップフロップＤＦＦ２は、帰還信号がクロック信号として入力され、ハイレベルの信号がデータとして入力され、リセット信号がアンドゲートＧより入力される。そして、チャージダウン信号を出力する。
【０００６】
アンドゲートＧは、Ｄ型フリップフロップＤＦＦ１、ＤＦＦ２のチャージアップ信号とチャージダウン信号が入力され、それぞれの信号のアンドを取ったリセット信号を出力する。すなわち、チャージアップ信号とチャージダウン信号とが共にハイレベルになったときにリセット信号を出力し、チャージダウン信号またはチャージダウン信号の少なくとも一方がロウレベルになるとリセット信号を出力しない。
【０００７】
チャージポンプ回路１０は、チャージアップ信号が入力されると、アップ側の基準電流源１１に基づくアップ側電流を出力する電流スイッチ回路１２を有し、チャージダウン信号が入力されると、ダウン側の基準電流源１３に基づくダウン側電流を出力する電流スイッチ回路１４を有する。また、チャージポンプ回路１０は、アップ側電流とダウン側電流を加算し、シングルエンド信号のチャージポンプ出力電流をチャージポンプ電流出力端子１５から出力する。
【０００８】
ループフィルタ２０は、チャージポンプ出力電流を積分（充電とも呼ばれる）するコンデンサ２１と、所定の基準電圧Ｖｒｅｆで比較してコンデンサ２１に積分された電流を電圧変換して制御電圧を出力するオペアンプ２２とからなる。
【０００９】
電圧制御発信器（以下、ＶＣＯ（Voltage Control Oscillator）と略す）３０は、ループフィルタ２０からの制御電圧に比例した周波数の出力信号（例えば、クロック信号）を出力する。分周器ＦＤは、ＶＣＯ３０からのクロック信号を１／Ｎに分周して、帰還信号としてデジタル位相比較器ＰＣに出力する。
【００１０】
このような回路の動作を説明する。
図８は、図７に示す回路の動作の一例を説明した図である。図８において、上段から、繰り返し周期を有する基準信号、帰還信号、位相比較器ＰＣからのチャージアップ信号、位相比較器ＰＣからのチャージダウン信号、チャージポンプ回路１０のチャージポンプ出力電流（チャージポンプ回路１０からループフィルタ２０への方向を正としている）、ＶＣＯ３０への制御電圧それぞれの波形を示している。なお、図８は、帰還信号の位相が基準信号よりも遅れている例を示している。
【００１１】
位相比較器ＰＣのＤ型フリップフロップＤＦＦ１、ＤＦＦ２、アンドゲートＧが、基準信号と帰還信号との位相差に対応してチャージアップ信号、チャージダウン信号を出力する。すなわち、基準信号の立上がりエッジに同期して、フリップフロップＤＦＦ１がアクティブ状態であるハイレベルのチャージアップ信号を出力する。一方、帰還信号の立上がりエッジに同期して、フリップフロップＤＦＦ２がアクティブ状態であるハイレベルのチャージダウン信号を出力する。
【００１２】
そして、フリップフロップＤＦＦ１、ＤＤＦ２のそれぞれからチャージアップ信号とチャージダウン信号とがアンドゲートＧに入力されると、アンドゲートＧがフリップフロップＤＦＦ１、ＤＦＦ２にリセット信号を出力し、フリップフロップＤＦＦ１、ＤＦＦ２それぞれがリセットされ、チャージアップ信号、チャージダウン信号が出力されなくなる。つまり、チャージダウン信号のパルス幅は、アンドゲートＧの遅延分のみの狭パルスとなる。そして、基準信号は繰り返し周期を有するので、周期的に位相差に応じたパルス幅のチャージアップ信号とチャージダウン信号が出力される。
【００１３】
もちろん、図８の例とは逆に、帰還信号の位相が基準信号よりも進んでいると、（チャージアップ信号のパルス幅）＜（チャージダウン信号のパルス幅）となり、帰還信号と基準信号との位相が合っていると、（チャージアップ信号のパルス幅）＝（チャージダウン信号のパルス幅）となる。
【００１４】
そして、チャージポンプ回路１０の電流スイッチ回路１２、１４が、位相比較器ＰＣからのチャージアップ信号、チャージダウン信号それぞれによってオン、オフされる。具体的には、チャージアップ信号が入力されると、電流スイッチ回路１２がオンになり、基準電流源１１によってループフィルタ２０にアップ側電流が出力される。一方、チャージダウン信号が入力されると、電流スイッチ回路１４がオンになり、基準電流源１３によってループフィルタ２０にダウン側電流が出力される。
【００１５】
なお、アップ側電流は、ループフィルタ２０に吐出され、ダウン側電流はループフィルタ２０から流入する。そして、アップ側電流とダウン側電流とが加算されたものが、チャージポンプ出力電流として、出力端子１５からループフィルタ２０に出力される。図８においては、（チャージアップ信号のパルス幅）＞（チャージダウン信号のパルス幅）なので、チャージポンプ回路１０の出力端子１５からループフィルタ２０にチャージポンプ出力電流が吐出される。このように、位相比較器ＰＣからの差動信号をシングルエンドの信号に変換して出力する。
【００１６】
そしてチャージポンプ出力電流を、ループフィルタ２０のコンデンサ２１が積分する。そして、オペアンプ２２が、コンデンサ２１によって積分され電流から変換された電圧と、所定の基準電圧ＶｒｅｆとからＶＣＯ３０に制御電圧を出力する。図８においては、周期ごとに制御電圧が上がっているので、ＶＣＯ３０から出力されるクロック信号の発振周波数も上がり、基準信号に対するクロック信号の位相が進む。そして、分周器ＦＤが、ＶＣＯ３０からのクロック信号をＮ分周し、帰還信号として位相比較器ＰＣのフリップフロップＤＦＦ２に出力する。
【００１７】
続いて、チャージポンプ回路１０を図９を用いて詳細に説明する。図９は、チャージポンプ回路１０の回路図である。ここで、図７と同一のものは同一符号を付し、説明を省略する。図９において、アップ側のカレントミラー回路１６は、それぞれのエミッタが定電圧源Ｖｃｃに接続された一対のｐｎｐ型のバイポーラトランジスタ（以下、ｐｎｐトランジスタと略す）からなり、一方のｐｎｐトランジスタは、コレクタとベースが基準電流源１１に接続され、定常的にオンとなり基準電流が流れる。また、カレントミラー回路１６なので他方のｐｎｐトランジスタもオンとなり、基準電流が流れる。
【００１８】
電流スイッチ回路１２は、一対のｐｎｐトランジスタからなり、一方のｐｎｐトランジスタが、チャージアップ信号によってオン、オフされる。また、他方のｐｎｐトランジスタが、チャージアップ信号の反転信号によって、オン、オフされる。そして、一方のｐｎｐトランジスタがオンのとき、カレントミラー回路１６の他方のｐｎｐトランジスタからの基準電流が共通電位に流れ、他方のｐｎｐトランジスタがオンのとき、カレントミラー回路１６の他方のｐｎｐトランジスタからの基準電流がアップ側電流として、出力端子１５に出力される。
【００１９】
ダウン側のカレントミラー回路１７は、それぞれのエミッタが共通電位点に接続された一対のｎｐｎ型のバイポーラトランジスタ（以下、ｎｐｎトランジスタと略す）からなり、一方のｎｐｎトランジスタは、コレクタとベースが基準電流源１３に接続され、定常的にオンとなり基準電流が流れる。また、カレントミラー回路１７なので他方のｎｐｎトランジスタもオンとなり、基準電流が流れる。
【００２０】
電流スイッチ回路１４は、一対のｎｐｎトランジスタからなり、一方のｎｐｎトランジスタが、チャージダウン信号によってオン、オフされる。また、他方のｎｐｎトランジスタが、チャージダウン信号の反転信号によって、オン、オフされる。そして、一方のｎｐｎトランジスタがオンのとき、カレントミラー回路１７の他方のｎｐｎトランジスタからの基準電流がダウン側電流として、出力端子１５に出力され、他方のｎｐｎトランジスタがオンのとき、カレントミラー回路１７の他方のｎｐｎトランジスタに基準電流が定電圧源Ｖｃｃから流れる。なお、アップ側の回路に用いられるｐｎｐトランジスタの代わりにｐチャネル型のＭＯＳ−ＦＥＴ（以下、ＰＭＯＳと略す）を用いて、ダウン側の回路に用いられるｎｐｎトランジスタの代わりにｎチャネル型のＭＯＳ−ＦＥＴ（以下、ＮＭＯＳと略す）を用いてもよい。
【００２１】
また、その他の従来例を図１０を用いて以下に説明する（例えば、特許文献２参照）。ここで、図７、図９と同一のものは同一符号を付し、説明を省略すると共に、図示も省略する。図７に示すＰＬＬ回路は、チャージポンプ回路１０の出力がシングルエンド信号だが、図１０に示すＰＬＬ回路は、チャージポンプ回路４０の出力が差動信号の例である。図１０において、チャージポンプ回路１０、ループフィルタ２０、ＶＣＯ３０それぞれの代わりにチャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０が設けられる。
【００２２】
チャージポンプ回路４０は、図７に示すチャージポンプ回路１０に相当する回路を２回路設け差動化している。具体的にはチャージポンプ回路４０は、定電圧源Ｖｃｃに接続される基準電流源４１、４２、共通電位点に接続される基準電流源４３、４４、チャージアップ信号によってオン、オフし基準電流源４１の基準電流を出力する電流スイッチ回路４５、チャージアップ信号によってオン、オフし基準電流源４３の基準電流を出力する電流スイッチ回路４６、チャージダウンプ信号によってオン、オフし基準電流源４２の基準電流を出力する電流スイッチ回路４７、チャージダウン信号によってオン、オフし基準電流源４４の基準電流を出力する電流スイッチ回路４８を有する。そして、チャージポンプ回路４０は、電流スイッチ回路４５と電流スイッチ回路４８とからの電流を加算した出力電流と、電流スイッチ回路４６と電流スイッチ回路４７からの電流を加算した出力電流とからなる差動信号をループフィルタ５０に出力する。
【００２３】
ループフィルタ５０は、各出力電流を積分するコンデンサ５１、５２が設けられる。ＶＣＯ６０は、コンデンサ５１、５２に積分される差電圧に対応した電流を出力する電圧電流変換器６１、電圧電流変換器６１から出力される電流に応じた周波数を発振する電流制御発振器６２を有する。
【００２４】
このような装置の動作を説明する。図７に示す装置と異なる部分を主に説明する。
チャージアップ信号がアクティブ状態のとき、電流スイッチ回路４５、４６がオンされる。これにより、コンデンサ５１が積分され、コンデンサ５２が放電される。従って、電圧電流変換器６１の差電圧が広がるので、電圧電流変換器６１が出力する電流も増え、電流制御発振器６２から出力されるクロック信号の発振周波数も上がり、基準信号に対するクロック信号の位相が進む。
【００２５】
一方、チャージダウン信号がアクティブ状態のとき、電流スイッチ回路４７、４８がオンされる。これにより、コンデンサ５２が積分され、コンデンサ５１が放電される。従って、電圧電流変換器６１の差電圧が縮減するので、電圧電流変換器６１が出力する電流も減り、電流制御発振器６２から出力されるクロック信号の発振周波数も下がり、基準信号に対するクロック信号の位相が遅れる。
【００２６】
【特許文献１】特開２００３−３４７９３５号公報（段落番号０００１−００１２、第３−８図）。
【特許文献２】特開２００１−１４４６１０号公報（段落番号００４２−００４５、第１−２図）。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
一般的にＰＬＬ回路は、広帯域化するほどＶＣＯ３０の高周波雑音を抑制することができ、低位相雑音のクロック信号を出力することができる。図１１を用いて説明する。図１１は、ＰＬＬ回路の伝達特性を示した図である。図１１において、位相比較器ＰＣからチャージポンプ回路１０の伝達関数をＫｄとし、ループフィルタ２０の伝達関数をＺ（ｓ）として、ＶＣＯ３０の伝達関数をＫｖ／ｓとして、分周器ＦＤの分周を１／Ｎとすると、このＰＬＬ回路の総合伝達関数（閉ループ伝達関数）Ｇ（ｓ）は、下記の式となる。
【００２８】
Ｇ（ｓ）＝（Ｋｄ・Ｋｖ・Ｚ（ｓ））／ｓ
Ｈ＝１／Ｎ
【００２９】
従って、ＰＬＬ回路出力におけるＶＣＯ３０位相雑音の伝達特性は、下記の式となる。
【００３０】
（ＶＣＯ３０位相雑音の伝達特性）＝｜１／（Ｇ（ｓ）・Ｈ）｜
【００３１】
図１１（ｂ）に示すωｃは、ＰＬＬ回路の帯域を表すものである。そして、帯域ωｃは、チャージポンプ回路１０の動作速度が支配的に決める周波数となる。つまり、チャージポンプ回路１０の動作速度を高速にするほど、帯域ωｃも高くなり、（ＶＣＯ３０位相雑音の伝達特性）＜１となる周波数領域を広くすることができる。従って広帯域にわたって低位相雑音のクロック信号がえられる。
【００３２】
しかしながら、図７、図９に示す回路は、アップ側の電流スイッチ回路１２にｐｎｐトランジスタ（またはＰＭＯＳ）を用いている。また、図１０に示す回路も同様に、出力電流の吐出しと吸い込みには両極性の電流スイッチ回路が必要となり、例えば、出力電流を吐出す電流スイッチ回路４５、４７はｐｎｐトランジスタ（またはＰＭＯＳ）で構成される。そのため、高速に動作するｎｐｎトランジスタ（またはＮＭＯＳ）をダウン側の電流スイッチ回路１４や電流スイッチ回路４６、４８に用いたとしても、チャージポンプ回路１０、４０ではｐｎｐトランジスタ（またはＰＭＯＳ）の動作速度が律速となり、チャージポンプ回路１０、４０の動作速度を高速にすることが難しいという問題があった。
【００３３】
また、図７に示す回路のチャージポンプ回路１０は、出力電流を吐出すときと吸い込むときとの対称性（動作速度、出力電流）が悪くなるという問題があった。つまり、ＰＬＬ回路を構成した場合に動作速度差は、位相比較器ＰＣにおける基準信号と帰還信号との位相誤差となる。また、アップ側電流は基準電流源１１を基準とし、ダウン側電流は基準電流源１３を基準としている。そのため、基準電流源１１、１３で流れる電流量に差があった場合に、チャージポンプ出力電流は非対称となってしまう。例えば、チャージアップ信号とチャージダウン信号とのパルス幅が同じであったとして、（アップ側電流）≠（ダウン側電流）となってしまう。このようなチャージポンプ出力電流の非対称性は、帰還信号への位相オフセットとなり、基準信号と帰還信号間の位相誤差になり、精度が落ちるという問題があった。同様に、アップ側とダウン側との電流経路内の素子特性のバラツキや温度変動により、チャージポンプ出力電流の非対称性が変動すると、位相誤差の変動につながり、精度が落ちるという問題があった。
【００３４】
例えば、デジタルオシロスコープのインターリーブ動作（１入力の被測定信号（アナログ信号）に対して、複数のＡＤ変換器で時分割駆動して高サンプリングする動作）では、複数のＰＬＬ回路を用いる。図１２を用いて説明する。図１２は、図７に示すＰＬＬ回路を用いて、デジタルオシロスコープでインターリーブ動作を行うための回路構成を示した図である。ここで、図７と同一のものは同一符号を付し説明を省略すると共に、ＰＬＬ回路の位相比較器ＰＣ、ループフィルタ２０、分周器ＦＤの図示も省略する。
【００３５】
図１２において、ＡＤ変換器ＡＤＣＡ〜ＡＤＣＤそれぞれが、クロック信号ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣ、ＣＬＫＤでアナログ信号をサンプリングする例を示している。インターリーブ動作を行う場合、基準信号に同期したクロック信号ＣＬＫＡ、基準信号に対して大きさの異なる位相オフセットを与えてクロック信号の位相をシフトさせ（クロック信号の立ち上がりをずらせ）たＣＬＫＢ、ＣＬＫＣ、ＣＬＫＤのそれぞれを４個のＰＬＬ回路で生成する。
【００３６】
各ＰＬＬ回路に加える位相オフセットは、ＰＬＬ回路のチャージポンプ回路１０のチャージポンプ出力電流に、外部から位相オフセット電流Ioffset１〜Ioffset3を加算する。なお、位相オフセットは、電流出力型のデジタル・アナログ（以下、ＤＡと略す）変換器（ＤＡＣ１〜ＤＡＣ３）を用いて容易に発生することができる。
【００３７】
そして、クロック信号ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣ、ＣＬＫＤをＡＤ変換器ＡＤＣＡ〜ＡＤＣＤに与えてＡＤ変換の開始時をずらす。そのためチャージポンプ出力電流の非対称性が変動すると、クロック信号の位相誤差が変動し、各クロック信号間の位相差も変動するので、ＡＤ変換器が同期をとって精度良くサンプリングすることが難しいという問題があった。
【００３８】
一方、図１０に示す回路は、チャージポンプ回路４０、ＶＣＯ６０を差動化しているので、出力電流を吐出すときと吸い込むときとの対称性（動作速度、出力電流）は改善されるが、回路規模が大きくなるという問題があった。
【００３９】
そこで本発明の目的は、回路規模を増大することなく、低位相雑音で位相誤差の少ない高精度なクロック信号の出力を図るチャージポンプ回路およびこれを用いたＰＬＬ回路を実現することにある。
【課題を解決するための手段】
【００４０】
請求項１記載の発明は、
チャージポンプ回路において、
第１の出力端子と、
第２の出力端子と、
一端が定電圧源に接続される基準電流源と、
この基準電流源の他端に接続されて前記基準電流源の基準電流を導通する基準トランジスタと、
この基準トランジスタに対して、カレントミラー回路を構成する第１および第２のトランジスタと、
前記第１のトランジスタに接続される一対のトランジスタからなり、第１の信号の正信号と反転信号との差動によりスイッチ動作し、第１の出力電流を出力する第１のスイッチ回路と、
前記第２のトランジスタに接続される一対のトランジスタからなり、第２の信号の正信号と反転信号との差動によりスイッチ動作し、第２の出力電流を出力する第２のスイッチ回路と
を設け、前記基準トランジスタ、前記第１のトランジスタ、前記第２のトランジスタ、前記第１のスイッチ回路の一対のトランジスタおよび前記第２のスイッチ回路の一対のトランジスタは、ｎｐｎ型のバイポーラトランジスタまたはｎチャネル型のＭＯＳ−ＦＥＴであり、
前記第１のスイッチ回路の一対のトランジスタのそれぞれのエミッタまたはソースが前記第１のトランジスタのコレクタまたはドレインに接続され、一対のトランジスタのうち一方のトランジスタのコレクタまたはドレインが前記第１の出力端子に接続されて前記第１出力電流を出力し、他方のトランジスタのコレクタまたはドレインが前記定電圧源に接続され、
前記第２のスイッチ回路の一対のトランジスタのそれぞれのエミッタまたはソースが前記第２のトランジスタのコレクタまたはドレインに接続され、一対のトランジスタのうち一方のトランジスタのコレクタまたはドレインが前記第２の出力端子に接続されて前記第２の出力電流を出力し、他方のトランジスタのコレクタまたはドレインが前記定電圧源に接続され、
前記第１の出力電流と前記第２の出力電流とは差動信号であることを特徴とするものである。
【００４１】
請求項２記載の発明は、請求項１記載の発明において、
前記基準トランジスタに対して、カレントミラー回路を構成する少なくとも１個の位相オフセット用トランジスタと、
この位相オフセット用トランジスタそれぞれに接続される一対のトランジスタからなり、位相オフセット設定信号の正信号と反転信号との差動によりスイッチ動作し、前記位相オフセット設定信号の正信号によって一方のトランジスタから前記第１の出力電流に位相オフセット電流を出力し、前記位相オフセット設定信号の反転信号によって他方のトランジスタから前記第２の出力電流に位相オフセット電流を出力する位相オフセット電流スイッチ回路と
を設け、前記位相オフセット用トランジスタおよび前記位相オフセット電流スイッチ回路の一対のトランジスタは、前記基準トランジスタと同じ型であり、
前記位相オフセット電流スイッチ回路の一対のトランジスタのそれぞれのエミッタまたはソースが前記位相オフセット用トランジスタのコレクタまたはドレインに接続され、一対のトランジスタのうち一方のトランジスタのコレクタまたはドレインから前記第１の出力電流に位相オフセット電流を出力し、他方のトランジスタのコレクタまたはドレインから前記第２の出力電流に位相オフセット電流を出力することを特徴とするものである。
【００４２】
請求項３記載の発明は、請求項２記載の発明において、
位相オフセット電流スイッチ回路が出力する位相オフセット電流の電流量は、前記カレントミラー回路のミラー比に基づくことを特徴とするものである。
【００４３】
請求項４記載の発明は、
ＰＬＬ回路において、
制御電圧により出力信号の発振周波数が制御される電圧制御発振器と、
基準信号と前記電圧制御発振器からの出力信号に基づく帰還信号との位相を比較する位相比較器と、
この位相比較器からのチャージアップ信号とチャージダウン信号とによって駆動される請求項１〜３のいずれかに記載のチャージポンプ回路と、
このチャージポンプ回路からのアップ側電流とダウン側電流とからなる差動信号が入力され、この差動信号をシングルエンド信号に変換した前記制御電圧を前記電圧制御発振器に出力するループフィルタと
を備え、
前記チャージアップ信号、前記チャージダウン信号、前記アップ側電流、前記ダウン側電流のそれぞれは前記第１の信号、前記第２の信号、前記第１の出力電流、前記第２の出力電流であることを特徴とするものである。
【００４４】
請求項５記載の発明は、請求項４記載の発明において、
電圧制御発振器からの出力信号を分周して、分周した信号を帰還信号として前記位相比較器に出力する分周器を設けたことを特徴とするものである。
【発明の効果】
【００４５】
本発明によれば、以下のような効果がある。
請求項１〜３によれば、第１、第２のスイッチ回路に設けられる一対のトランジスタおよびカレントミラー回路を構成する基準トランジスタ、第１、第２のトランジスタは、ｎｐｎトランジスタまたはＮＭＯＳで構成されるので、高速にスイッチ動作を行うことができ、第１の出力電流と第２の出力電流間の対称性はトランジスタ間の相対精度にのみ依存し、絶対値バラツキや温度変動に影響されない。これにより、第１の信号、第２の信号のパルス幅に正確に追従して第１の出力電流、第２の出力電流を出力することができる。すなわち、チャージポンプ回路の動作速度が高速になると共に、第１、第２のスイッチ回路間で動作速度、出力電流の非対称性が生じず、対称性がよい。
【００４６】
また、第１、第２のスイッチ回路の一対のトランジスタそれぞれのオン、オフによって第１、第２の出力電流が出力されるので、オフの期間にチャージポンプ回路の出力を高インピーダンスに保つことができる。従って、後段の回路にどちらか一方の出力電流のみが漏れることがなく、対称性がよい。
【００４７】
また、基準トランジスタに対して、第１、第２のトランジスタでカレントミラー回路を構成し、第１、第２のトランジスタのそれぞれに一対のトランジスタからなる電流スイッチ回路を接続するので、回路規模を小さくすることができる。
【００４８】
従って以上より、このようなチャージポンプ回路をＰＬＬ回路に用いると、ＰＬＬ回路の帯域が広くなり、広帯域にわたって低位相雑音であり、位相誤差の少ない高精度な出力信号を生成することができる。
【００４９】
請求項２によれば、位相オフセット電流スイッチ回路の位相オフセット電流の出力先を切り替えるだけなので、仮に基準トランジスタに流れる基準電流に変動があったとしても、第１、第２の出力電流間の対称性は維持される。
【００５０】
また、位相オフセット用トランジスタは、第１、第２のトランジスタと同一の基準電流を参照するので、基準電流の変動によって第１、第２の出力電流の電流量が変化しても、位相オフセット電流スイッチ回路からの位相オフセット電流もトラッキングして変化する。また、温度変動や素子バラツキに対する第１、第２のスイッチ回路との相対精度を向上できる。これらにより、基準電流が変化しても、出力電流間の電流量の比が変化しない。つまり、ＰＬＬ回路に用いた場合、基準信号に対する位相オフセットが変化しない。
【００５１】
請求項３によれば、位相オフセットは、ＤＡ変換器を構成する位相オフセット電流スイッチ回路が出力する位相オフセット電流の基準電流に対する比で決まるので、基準電流に依存しない。つまり、電流比はカレントミラー回路内の相対比で構成されるので、ＩＣ化した場合、非常に高い相対精度を得る事ができる。これにより、ＰＬＬ回路に用いた場合、高精度の位相オフセットを印加することができる。
【００５２】
請求項４、５によれば、請求項１〜３のいずれかに記載されるチャージポンプ回路が、チャージアップ信号、チャージダウン信号のパルス幅に正確に追従して、アップ側電流とダウン側電流間の対称性（動作速度、電流量）のよいアップ側電流とダウン側電流とをループフィルタに出力するので、回路規模を増大することなく、低位相雑音で位相誤差の少ない高精度なクロック信号の出力を図ることができる。
【００５３】
特に、複数のＡＤ変換器を用いてインターリーブ動作を行う場合、高精度かつ高分解能でリニアリティのよい位相オフセット制御が可能となり、ＡＤ変換器への各クロック信号間の位相差が一定となり、同期をとって精度良くサンプリングすることができる。
【発明を実施するための最良の形態】
【００５４】
以下図面を用いて本発明の実施の形態を説明する。
［第１の実施例］
図１は、本発明の第１の実施例を示すブロック構成図であり、ここで、図７と同一のものには同一符号を付し説明を省略すると共に、図示も省略する。チャージポンプ回路１０、ループフィルタ２０それぞれの代わりにチャージポンプ回路７０、ループフィルタ８０が設けられる。
【００５５】
チャージポンプ回路７０は、アップ側の出力端子７１、ダウン側の出力端子７２を有し、位相比較器ＰＣからチャージアップ信号（第１の信号）が入力されると出力端子７１からアップ側電流（第１の出力電流）を出力し、位相比較器ＰＣからチャージダウン信号（第２の信号）が入力されると出力端子７２からダウン側電流（第２の出力電流）を出力する。つまり、アップ側電流とダウン側電流とからなる差動信号をチャージポンプ出力電流としてループフィルタ８０に出力する。
【００５６】
ループフィルタ８０は、オペアンプ８１、コンデンサ８２、８３、抵抗８４、８５を有し、チャージポンプ回路７０からの差動信号をシングルエンド信号の制御電圧に変換してＶＣＯ３０に出力する。
【００５７】
オペアンプ８１は、反転入力端子がアップ側の出力端子７１に接続され、非反転入力端子がダウン側の出力端子７２に接続され、出力側がＶＣＯ３０に接続される。コンデンサ８２は、オペアンプ８１の出力側と反転入力端子とに接続され、負帰還ループを形成する。抵抗８４は、一端が出力端子７１に接続され、他端が共通電位点に接続される。コンデンサ８３、抵抗８５のそれぞれは、一端が出力端子７２に接続され、他端が共通電位点に接続される。
【００５８】
続いて、チャージポンプ回路７０を図２を用いて詳細に説明する。図２は、チャージポンプ回路７０の回路図である。ここで、図１と同一のものは同一符号を付し、説明を省略する。図２において、チャージポンプ回路７０は、前述の出力端子７１、７２、基準電流源７３、カレントミラー回路７４、アップ側の電流スイッチ回路７５、ダウン側の電流スイッチ回路７６を有する。
【００５９】
基準電流源７３は、一端が定電圧源Ｖｃｃに接続される。カレントミラー回路７４は、トランジスタＴｒ１〜Ｔｒ３、抵抗Ｒ１〜Ｒ３を有する。なお、トランジスタＴｒ１〜Ｔｒ３は、ｎｐｎトランジスタである。
【００６０】
トランジスタＴｒ１は、基準トランジスタであり、コレクタとベースとが基準電流源７３の他端に接続され、基準電流を導通する。抵抗Ｒ１は、一端がトランジスタＴｒ１のエミッタに接続され、他端が共通電位点に接続される。
【００６１】
トランジスタＴｒ２は、第１のトランジスタであり、ベースがトランジスタＴｒ１のベースに接続される。抵抗Ｒ２は、一端がトランジスタＴｒ２のエミッタに接続され、他端が共通電位点に接続される。
【００６２】
トランジスタＴｒ３は、第２のトランジスタであり、ベースがトランジスタＴｒ１のベースに接続される。抵抗Ｒ３は、一端がトランジスタＴｒ３のエミッタに接続され、他端が共通電位点に接続される。
【００６３】
このように、基準電流を導通する基準トランジスタＴｒ１に対して、トランジスタＴｒ２、Ｔｒ３でカレントミラー回路を構成している。なお、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３のそれぞれに流れる電流をＩｒｅｆ、Ｉｕｐ、Ｉｄｏｗｎとすると、抵抗Ｒ１に対する抵抗Ｒ２、Ｒ３の抵抗比およびトランジスタＴｒ１に対するトランジスタＴｒ２、Ｔｒ３のエミッタ面積比でＩｒｅｆ＝Ｉｕｐ＝Ｉｄｏｗｎのミラー比にするとよい。
【００６４】
アップ側の電流スイッチ回路７５は、第１のスイッチ回路であり、一対のトランジスタＴｒ４、Ｔｒ５を有し、チャージアップ信号の正信号と反転信号との差動によってスイッチ動作し、アップ側電流を出力端子７１に出力する。トランジスタＴｒ４は、コレクタが定電圧源Ｖｃｃに接続され、エミッタがトランジスタＴｒ２のコレクタに接続され、ベースに反転信号が入力される。トランジスタＴｒ５は、コレクタが出力端子７１に接続され、エミッタがトランジスタＴｒ２のコレクタに接続され、ベースに正信号が入力される。なお、トランジスタＴｒ４、Ｔｒ５は、ｎｐｎトランジスタである。
【００６５】
ダウン側の電流スイッチ回路７６は、第２のスイッチ回路であり、一対のトランジスタＴｒ６、Ｔｒ７を有し、チャージダウン信号の正信号と反転信号との差動によってスイッチ動作し、ダウン側電流を出力端子７２に出力する。トランジスタＴｒ６は、コレクタが定電圧源Ｖｃｃに接続され、エミッタがトランジスタＴｒ３のコレクタに接続され、ベースに反転信号が入力される。トランジスタＴｒ７は、コレクタが出力端子７２に接続され、エミッタがトランジスタＴｒ３のコレクタに接続され、ベースに正信号が入力される。なお、トランジスタＴｒ６、Ｔｒ７は、ｎｐｎトランジスタである。
【００６６】
このような装置の動作を説明する。
まず、アクティブ状態（ハイレベル）のチャージアップ信号が、チャージポンプ回路７０に入力される場合の動作を説明する。位相比較器ＰＣからチャージアップ信号がチャージポンプ回路７０に入力されると、トランジスタＴｒ５のベースにチャージアップ信号の正信号が入力され、トランジスタＴｒ４のベースに図示しないノット回路を介してチャージアップ信号の反転信号が入力される。これにより、トランジスタＴｒ４がオフとなり、トランジスタＴｒ５がオンになり、出力端子７１からトランジスタＴｒ５、トランジスタＴｒ２、抵抗Ｒ２を経て、共通電位点にアップ側電流が流れる。一方チャージアップ信号がアクティブ状態で無い場合、トランジスタＴｒ４がオンとなり、トランジスタＴｒ５がオフになり、出力端子７１にはアップ側電流が出力されない。
【００６７】
続いて、アクティブ状態（ハイレベル）のチャージダウン信号が、チャージポンプ回路７０に入力される場合の動作を説明する。位相比較器ＰＣからチャージダウン信号がチャージポンプ回路７０に入力されると、トランジスタＴｒ７のベースにチャージダウン信号の正信号が入力され、トランジスタＴｒ６のベースに図示しないノット回路を介してチャージダウン信号の反転信号が入力される。これにより、トランジスタＴｒ６がオフとなり、トランジスタＴｒ７がオンになり、出力端子７２からトランジスタＴｒ７、トランジスタＴｒ３、抵抗Ｒ３を経て、共通電位点にダウン側電流が流れる。一方チャージダウン信号がアクティブ状態で無い場合、トランジスタＴｒ６がオンとなり、トランジスタＴｒ７がオフになり、出力端子７２には、ダウン側電流が出力されない。
【００６８】
続いて、ＰＬＬ回路の動作を説明する。図３は、図１、図２に示す回路の動作の一例を説明した図である。ここで、図８と同一のものは同一符号を付し、説明を省略する。図３において、上段から、繰り返し周期を有する基準信号、帰還信号、位相比較器ＰＣからのチャージアップ信号、位相比較器ＰＣからのチャージダウン信号、チャージポンプ回路７０のアップ側電流（ループフィルタ８０からチャージポンプ回路７０への方向を正としている）、チャージポンプ回路７０のダウン側電流（ループフィルタ８０からチャージポンプ回路７０への方向を正としている）、オペアンプ８１の入力端子への入力電圧、ＶＣＯ３０への制御電圧それぞれの波形を示している。なお、図３は、図８と同様に帰還信号の位相が基準信号よりも遅れている例を示している。
【００６９】
位相比較器ＰＣが、基準信号と帰還信号との位相差に対応してチャージアップ信号、チャージダウン信号を周期的に出力する。基準信号よりも帰還信号の位相が遅れているので、（チャージアップ信号のパルス幅）＞（チャージダウン信号のパルス幅）となる。
【００７０】
もちろん、図３の例とは逆に、基準信号よりも帰還信号の位相が進んでいると、（チャージアップ信号のパルス幅）＜（チャージダウン信号のパルス幅）となり、帰還信号と基準信号との位相が合っていると、（チャージアップ信号のパルス幅）＝（チャージダウン信号のパルス幅）となる。
【００７１】
そして、チャージポンプ回路７０の電流スイッチ回路７５、７６が、位相比較器ＰＣからのチャージアップ信号、チャージダウン信号それぞれによってオン、オフされる。具体的には、アクティブ状態のチャージアップ信号が入力されると、出力端子７１からループフィルタ８０にアップ側電流が出力される。一方、アクティブ状態のチャージダウン信号が入力されると、出力端子７２からループフィルタ８０にダウン側電流が出力される。この際、チャージポンプ回路７０は全てｎｐｎトランジスタなので、チャージアップ信号、チャージダウン信号のパルス幅に正確に追従してアップ側電流、ダウン側電流を出力する。
【００７２】
そして、図３においては、（チャージアップ信号のパルス幅）＞（チャージダウン信号のパルス幅）なので、オペアンプ８１の非反転入力端子に加わる電圧よりも反転入力端子に加わる電圧の方がより大きく低下する。従って、周期ごとにオペアンプ８１からの制御電圧が上がり、ＶＣＯ３０から出力されるクロック信号の発振周波数も上がり、クロック信号の位相が進む。
【００７３】
なお、ＶＣＯ３０がクロック信号を出力する動作、位相比較器ＰＣが帰還信号と基準信号とからチャージアップ信号、チャージダウン信号とをチャージポンプ回路７０に出力する動作、分周器ＦＤがＶＣＯ３０からのクロック信号を分周して帰還信号として位相比較器ＰＣに出力する動作は、図７に示す装置と同様なので説明を省略する。
【００７４】
このように、電流スイッチ回路７５、７６のトランジスタＴｒ４〜Ｔｒ７は、ｎｐｎトランジスタのみで構成されるので、高速にスイッチ動作を行うことができる。一般的に、ｎｐｎトランジスタは、ｐｎｐトランジスタよりも１桁以上速く動作するので、チャージアップ信号、チャージダウン信号のパルス幅に正確に追従してアップ側電流、ダウン側電流を出力することができる。すなわち、チャージポンプ回路７０の動作速度が高速になる。従って、高速に動作するチャージポンプ回路７０をＰＬＬ回路に用いることにより、ＰＬＬ回路の帯域ωｃも高くなるので、広帯域にわたって低位相雑音のクロック信号がえられる。
【００７５】
また、トランジスタＴｒ１〜Ｔｒ７の全てが、ｎｐｎトランジスタなので、アップ側電流、ダウン側電流で、動作速度の非対称性が生じず、対称性がよい。
【００７６】
また、基準電流を導通する基準トランジスタＴｒ１、トランジスタＴｒ２、Ｔｒ３でカレントミラー回路７４を構成する。そして、電流スイッチ回路７５、７６のそれぞれがトランジスタＴｒ２、Ｔｒ３に接続され、同一の基準電流を参照するので、図７に示すような基準電流源１１、１３の基準電流間による電流量の差が生じない。これにより、アップ側電流とダウン側電流との電流量の対称性がよくなる。
【００７７】
また、トランジスタＴｒ１〜Ｔｒ７は、ｎｐｎトランジスタ素子のみで構成されるので、アップ側電流とダウン側電流との対称性は、トランジスタＴｒ１〜Ｔｒ７間の相対精度（通常、５％程度）にのみ依存し、増幅率ｈＦＥ等の絶対値バラツキや温度変動は、対称性に影響しない。これにより、非対称性によって生ずる位相誤差や変動を小さくでき、高精度のクロック信号を生成することができる。なお、ループフィルタ８０が差動信号をシングルエンド信号に変換するが、ループフィルタ８０内の抵抗８４、８５やコンデンサ８２、８３の素子間の誤差は、市販品であっても１％程度なので、対称性にはほとんど影響しない。
【００７８】
そして、チャージポンプ出力電流となる差動信号をシングルエンド信号に変換するオペアンプ８１に存在するバイアス電流は、アップ側電流やダウン側電流に一律に加算されるため対称性に影響しない。また、オペアンプ８１のオフセット電圧により発生するチャージポンプ出力電流非対称性やオフセット電流は、チャージポンプ出力電流に比べ十分に小さい。例えば、オフセット電圧を１［ｍＶ］とし、オペアンプ８１の入力部抵抗（図１中、抵抗８３、８４）を１［ｋΩ］とすると、電流換算の非対称性は１［μＡ］となる。また、チャージポンプ出力電流を１［ｍＡ］とすれば、非対称性は０．１［％］と十分に小さい。同様に入力オフセット電流が１［μＡ］としても、非対称性は０．１［％］相当で、十分に小さな誤差である。
【００７９】
また、トランジスタＴｒ５、Ｔｒ７それぞれのオン、オフによって出力端子７１、７２にアップ側電流、ダウン側電流が出力されるので、アップ側電流、ダウン側電流ともオフの期間にチャージポンプ回路７０の出力を高インピーダンスに保つことができ、ループフィルタ８０にどちらか一方の電流のみが漏れることがなく、対称性がよい。
【００８０】
従って、アップ側電流とダウン側電流との電流量の対称性がよく、動作速度の対称性もよいチャージポンプ回路７０をＰＬＬ回路に用いるので、位相変動がなく位相誤差の少ない高精度なクロック信号を出力することができる。
【００８１】
また、基準トランジスタＴｒ１に対して、トランジスタＴｒ２、Ｔｒ３でカレントミラー回路を構成し、トランジスタＴｒ２、Ｔｒ３のそれぞれに一対のトランジスタからなる電流スイッチ回路７５、７６を接続するので、回路規模を小さくすることができる。つまり、図９に示すチャージポンプ回路１０では８個のトランジスタを必要とするが、図２に示すチャージポンプ回路７０では、７個のトランジスタで構成できる。
【００８２】
従って以上より、図２に示すチャージポンプ回路７０をＰＬＬ回路に用いるので、回路規模を増大することなく、低位相雑音で位相誤差の少ない高精度なクロック信号の出力を図ることができる。
【００８３】
［第２の実施例］
図１に示す装置で、図１２に示すインターリーブ動作を行うことも可能だが、位相オフセットを行うための位相オフセット電流を出力するＤＡ回路ＤＡＣ１〜ＤＡＣ３間で、電流量に差がでると、精度良くクロック信号ＣＬＫＡ〜ＣＬＫＤを同期させることが難しい。精度良く位相オフセット電流Ioffset１〜Ioffset3を出力する実施例を説明する。図４は、本発明の第２の実施例を示した構成図である。ここで、図１、図２と同一のものは同一符号を付し説明を省略すると共に、図示も省略する。なお、ＤＡ変換器の分解能は、２ビットを例に説明する。
【００８４】
図４において、デジタル信号（図４中、２ビット）である位相オフセット信号によって、出力端子７１、７２に位相オフセット電流を出力する位相オフセット電流スイッチ回路（ＤＡ変換器のＭＳＢ）９１、位相オフセット電流スイッチ回路（ＤＡ変換器のＬＳＢ）９２が新たに設けられる。これらの位相オフセット電流スイッチ回路９１、９２によって、ＤＡ変換器として機能している。また、カレントミラー回路７４に、トランジスタＴｒ８、Ｔｒ９、抵抗Ｒ４、Ｒ５が新たに設けられる。
【００８５】
カレントミラー回路７４のトランジスタＴｒ８は、位相オフセット用トランジスタであり、ベースがトランジスタＴｒ１のベースに接続される。抵抗Ｒ４は、一端がトランジスタＴｒ８のエミッタに接続され、他端が共通電位点に接続される。
【００８６】
カレントミラー回路７４のトランジスタＴｒ９は、位相オフセット用トランジスタであり、ベースがトランジスタＴｒ１のベースに接続される。抵抗Ｒ５は、一端がトランジスタＴｒ９のエミッタに接続され、他端が共通電位点に接続される。なお、カレントミラー回路７４のトランジスタＴｒ８、Ｔｒ９は、ｎｐｎトランジスタである。
【００８７】
このように、基準電流を導通する基準トランジスタＴｒ１に対して、トランジスタＴｒ２、Ｔｒ３、Ｔｒ８、Ｔｒ９でカレントミラー回路を構成している。なお、トランジスタＴｒ８、Ｔｒ９のそれぞれに流れる電流をＩｄａｃＭ、ＩｄａｃＬとすると、図２に示す回路と同様に、抵抗Ｒ４、Ｒ５の抵抗比とトランジスタＴｒ８、Ｔｒ９のエミッタ面積比とでＩｄａｃＭ＝Ｉｒｅｆ／８、ＩｄａｃＬ＝Ｉｒｅｆ／１６のミラー比にするとよい。
【００８８】
位相オフセット電流スイッチ回路９１は、一対のトランジスタＴｒ１０、Ｔｒ１１を有し、ＭＳＢの位相オフセット設定信号の正信号と反転信号との差動によってスイッチ動作し、位相オフセット電流を出力端子７１、７２に出力する。トランジスタＴｒ１０は、コレクタが出力端子７２に接続され、エミッタがトランジスタＴｒ８のコレクタに接続され、ベースに反転信号が入力される。トランジスタＴｒ１１は、コレクタが出力端子７１に接続され、エミッタがトランジスタＴｒ８のコレクタに接続され、ベースに正信号が入力される。なお、トランジスタＴｒ１０、Ｔｒ１１は、ｎｐｎトランジスタである。
【００８９】
位相オフセット電流スイッチ回路９２は、一対のトランジスタＴｒ１２、Ｔｒ１３を有し、ＬＳＢの位相オフセット設定信号の正信号と反転信号との差動によってスイッチ動作し、位相オフセット電流を出力端子７１、７２に出力する。トランジスタＴｒ１２は、コレクタが出力端子７２に接続され、エミッタがトランジスタＴｒ９のコレクタに接続され、ベースに反転信号が入力される。トランジスタＴｒ１３は、コレクタが出力端子７１に接続され、エミッタがトランジスタＴｒ９のコレクタに接続され、ベースに正信号が入力される。なお、トランジスタＴｒ１２、Ｔｒ１３は、ｎｐｎトランジスタである。
【００９０】
このような装置の動作を説明する。
ＤＡ変換器となる位相オフセット電流スイッチ回路９１、９２に、位相オフセット量を制御する図示しない回路から位相オフセット設定信号が入力される。例えば、ＰＬＬ回路が、クロック信号ＣＬＫＢを出力する場合”０１”の位相オフセット設定信号が入力される。同様にクロック信号ＣＬＫＣ、ＣＬＫＤのそれぞれでは、”１０”、”１１”の位相オフセット設定信号が入力される。
【００９１】
まず、アクティブ状態（ハイレベル）の”１”の位相オフセット設定信号が、位相オフセット電流スイッチ回路９１、９２のそれぞれに入力される場合を説明する。トランジスタＴｒ１１、Ｔｒ１３のベースに位相オフセット設定信号の正信号が入力され、トランジスタＴｒ１０、１２のベースに図示しないノット回路を介して位相オフセット設定信号の反転信号が入力される。これにより、トランジスタＴｒ１０、Ｔｒ１２がオフとなり、トランジスタＴｒ１１、Ｔｒ１３がオンになり、出力端子７１に接続される信号線→トランジスタＴｒ１１→トランジスタＴｒ８→抵抗Ｒ４→共通電位点に位相オフセット電流ＩｄａｃＭが流れ、出力端子７１に接続される信号線→トランジスタＴｒ１３→トランジスタＴｒ９→抵抗Ｒ５→共通電位点に位相オフセット電流ＩｄａｃＬが流れる。この位相オフセット電流ＩｄａｃＭ、ＩｄａｃＬにより、オペアンプ８１の反転入力端子の入力電圧が低下する。
【００９２】
一方、位相オフセット設定信号がアクティブ状態で無い場合、トランジスタＴｒ１０、Ｔｒ１２がオンとなり、トランジスタＴｒ１１、Ｔｒ１３がオフになり、出力端子７２に接続される信号線→トランジスタＴｒ１０→トランジスタＴｒ８→抵抗Ｒ４→共通電位点に位相オフセット電流ＩｄａｃＭが流れ、出力端子７２に接続される信号線→トランジスタＴｒ１２→トランジスタＴｒ９→抵抗Ｒ５→共通電位点に位相オフセット電流ＩｄａｃＬが流れる。この位相オフセット電流ＩｄａｃＭ、ＩｄａｃＬにより、オペアンプ８１の非反転入力端子の入力電圧が低下する。
【００９３】
例えば、位相オフセット設定信号が”０１”の場合（つまり、クロック信号ＣＬＫＢを出力する場合）、ダウン側電流に位相オフセット電流ＩｄａｃＭが出力され、アップ側電流に位相オフセット電流ＩｄａｃＬが出力される。そして、ループフィルタ８０が、差動信号をシングルエンド信号に変換した制御電圧をＶＣＯ３０に出力する。さらに、ＶＣＯ３０が、基準信号に対して位相オフセットされたクロック信号ＣＬＫＢを出力する。
なお、上記以外の動作は、図１に示す回路と同様なので説明を省略する。
【００９４】
このように、位相オフセット電流スイッチ回路９１、９２のそれぞれは、同一の位相オフセット電流ＩｄａｃＭ、ＩｄａｃＬの出力先を切り替えるだけなので、仮に基準トランジスタＴｒ１に流れる電流Ｉｒｅｆに変動があったとしても、アップ側電流、ダウン側電流の対称性は維持される。これにより、基準信号と帰還信号との正の位相オフセットと負の位相オフセットとが対称となり、ＤＡ変換器からの出力に対する位相オフセットのリニアリティが向上する。
【００９５】
また、トランジスタＴｒ８、Ｔｒ９は、チャージポンプ回路７０と同一の基準電流Ｉｒｅｆを参照するので、基準電流Ｉｒｅｆの変動によってチャージポンプ回路７０からのアップ側電流、ダウン側電流の電流量が変化しても、位相オフセット電流スイッチ回路９１、９２からの位相オフセット電流もトラッキングして変化する。また、温度変動や素子バラツキに対するチャージポンプ回路７０との相対精度を向上できる。これらにより、基準電流Ｉｒｅｆが変化しても、位相オフセットが変化しない。
【００９６】
また、位相オフセットは、ＤＡ変換器を構成する位相オフセット電流スイッチ回路９１、９２が出力する位相オフセット電流ＩｄａｃＭ、ＩｄａｃＬの基準電流Ｉｒｅｆに対する比で決まるので、基準電流Ｉｒｅｆに依存しない。図５を用いて説明する。図５は、位相オフセットの動作を説明した図である。図５は、ＤＡ変換器による位相オフセット電流の印加がない場合であり、図５（ｂ）はＤＡ変換器による位相オフセット電流の印加がある場合である。ここで、図１〜図４と同一のものは同一符号を付し、説明を省略する。図５において、横軸は時間であり、横軸より上側の縦軸はアップ側電流であり、下側はダウン側電流である。また、Ｔは基準信号の１周期であり、ｔｕｐ、ｔｄｏｗｎは、位相比較器ＰＣから出力されるチャージアップ信号、チャージダウン信号の最小幅パルスであり、ｔｄｏｗｎ’は、チャージダウン信号のパルスである。
【００９７】
まず、位相オフセット電流が印加されない場合、ｔｄｏｗｎ＝ｔｕｐなので、（位相オフセット）＝０となる。一方、位相オフセット電流が印加される場合（図５中、ＩｄａｃＭはアップ側電流に出力され、ＩｄａｃＬはダウン側電流に出力されている）、１周期（Ｔ）における平均電流は、下記の式となる。
【００９８】
（ｔｄｏｗｎ’／Ｔ）・Ｉｒｅｆ＋ＩｄａｃＬ
＝（ｔｕｐ／Ｔ）・Ｉｒｅｆ＋ＩｄａｃＭ
【００９９】
ここで、ＩｄａｃＬ＝Ｉｒｅｆ／１６、ＩｄａｃＭ＝Ｉｒｅｆ／８なので、下記の式となる。
【０１００】
（ｔｄｏｗｎ’／Ｔ）・Ｉｒｅｆ＝（ｔｕｐ／Ｔ）・Ｉｒｅｆ＋Ｉｒｅｆ／１６
【０１０１】
つまり、ｔｄｏｗｎ’＝ｔｕｐ＋Ｔ／１６となり、（位相オフセット）＝（Ｔ／１６）となる。つまり、電流比はカレントミラー回路７４内の相対比で構成されるので、ＩＣ化した場合、非常に高い相対精度（例えば、±０．１％程度）を得る事ができる。これにより、高精度の位相オフセットを印加することができる。
【０１０２】
従って以上のように、高精度かつ高分解能でリニアリティのよい位相オフセット制御が可能となり、インターリーブ動作に図４に示す回路を用いると、各クロック信号間の位相差が一定となり、ＡＤ変換器ＡＤＣＡ〜ＡＤＣＤが同期をとって精度良くサンプリングすることができる。
【０１０３】
なお、本発明はこれに限定されるものではなく、以下のようなものでもよい。
図４に示す回路において、２ビットの分解能となる位相オフセット電流スイッチ回路９１、９２の構成を示したが、何ビットでもよい。もちろん、ｎビットの分解能の場合、位相オフセット用トランジスタ、ＤＡ変換器を構成する位相オフセット電流スイッチ回路のそれぞれは、ｎ個必要となる。
【０１０４】
また、図４に示す回路において、ＤＡＣの位相オフセット電流スイッチ回路９１、９２それぞれに流れる電流比（つまり、ミラー比）をＩｒｅｆ／８、Ｉｒｅｆ／１６とする構成を示したが、電流比はいくつでもよい。
【０１０５】
図２、図４に示す回路において、トランジスタＴｒ１〜Ｔｒ１３にｎｐｎトランジスタを用いる構成を示したが、ｎｐｎトランジスタの代わりにＮＭＯＳを用いてもよい。例えば、図２に示す回路を、図６に示すように構成するとよい。ここで、図２と同一のものには同一符号を付している。なお、位相オフセット電流スイッチ回路９１、９２のトランジスタＴｒ１０〜Ｔｒ１３、トランジスタＴｒ８、Ｔｒ９も同様に、ｎｐｎトランジスタでなく、ＮＭＯＳとし、全てのトランジスタＴｒ１〜Ｔｒ１３を、同じ型で構成するとよい。
【０１０６】
このように、ＮＭＯＳで構成することにより、例えば、パーソナルコンピュータに用いられるＣＰＵを始めとするＣＭＯＳで製造されるＩＣ内にも、クロック信号生成回路として図１、図４に示すＰＬＬ回路を組み込むことができる。また、一般的に、ＭＯＳ−ＦＥＴは、バイポーラトランジスタに比べ安価で高集積化が可能なので、コスト削減および小型化を図ることができる。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施例を示したブロック構成図である。
【図２】図１に示すＰＬＬ回路におけるチャージポンプ回路の構成を示した回路図である。
【図３】図１に示す回路の動作の一例を説明した図である。
【図４】本発明の第２の実施例を示したブロック構成図である。
【図５】位相オフセットの動作を説明した図である。
【図６】図２に示す回路において、ＮＭＯＳを用いた場合の構成を示した回路図である。
【図７】従来のＰＬＬ回路のブロック構成図である。
【図８】図７に示す回路の動作の一例を説明した図である。
【図９】従来のＰＬＬ回路におけるチャージポンプ回路の構成を示した回路図である。
【図１０】従来のＰＬＬ回路にのその他の構成を示した回路図である。
【図１１】ＰＬＬ回路の伝達特性を示した図である。
【図１２】デジタルオシロスコープでインターリーブ動作を行うための回路構成を示した図である。
【符号の説明】
【０１０８】
３０  ＶＣＯ
７０  チャージポンプ回路、
７４  カレントミラー回路
７５  アップ側の電流スイッチ回路（第１のスイッチ）
７６  ダウン側の電流スイッチ回路（第２のスイッチ）
９１、９２  位相オフセット電流スイッチ回路
８０  ループフィルタ
ＦＤ  分周器
ＰＣ  位相比較器
Ｔｒ１〜Ｔｒ１３  ｎｐｎトランジスタ
【図１】
0004605433.tif 000002
【図２】
0004605433.tif 000003
【図３】
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【図４】
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【図５】
0004605433.tif 000006
【図６】
0004605433.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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