(57)【特許請求の範囲】
【請求項１】
ＮＡＮＤ型フラッシュメモリを備えた半導体チップと、
前記半導体チップに配置され、第１選択ゲート線に近接すると共に、アドレスが割り当てられた、複数の書き換え可能な不揮発性メモリセルを含み、前記ＮＡＮＤ型フラッシュメモリの一部を構成する第１のメモリセルグループと、
前記半導体チップに配置され、第２選択ゲート線に近接すると共に、アドレスが割り当てられた、複数の書き換え可能な不揮発性メモリセルを含み、前記ＮＡＮＤ型フラッシュメモリの一部を構成する第３のメモリセルグループと、
前記半導体チップに配置され、前記第１のメモリセルグループと前記第３のメモリセルグループとに挟まれ、アドレスが割り当てられた、複数の書き換え可能な不揮発性メモリセルを含み、前記ＮＡＮＤ型フラッシュメモリの一部を構成する第２のメモリセルグループと、を備え、
前記不揮発性メモリセルへのデータの書き込み時において、しきい値電圧分布の低電圧側をベリファイする際のベリファイ電圧を可変にし、
前記第１のメモリセルグループの読み出し時のワード線電圧と、前記第２のメモリセルグループの読み出し時のワード線電圧と、前記第３のメモリセルグループの読み出し時のワード線電圧とを可変にし、
前記第１及び第３のメモリセルグループの読み出し時のワード線電圧は、前記第２のメモリセルグループの読み出し時のワード線電圧よりも低い
ことを特徴とする半導体集積回路装置。
【請求項２】
半導体チップと、
前記半導体チップ上に配置され、複数の書き換え可能な不揮発性メモリセルを含む複数のメモリセルグループを備えたメモリセルアレイと、
前記メモリセルグループのうち、該メモリセルアレイの端部に配置され、アドレスの割り当てられた第１のメモリセルグループと、
前記メモリセルグループのうち、前記第１のメモリセルグループよりも該メモリセルアレイの中央側に配置され、アドレスの割り当てられた第２のメモリセルグループと、を備え、
前記不揮発性メモリセルへのデータの書き込み時において、しきい値電圧分布の低電圧側をベリファイする際のベリファイ電圧を可変にし、
前記第１のメモリセルグループの読み出し時のワード線電圧と、前記第２のメモリセルグループの読み出し時のワード線電圧とを可変にし、
前記第１のメモリセルグループの読み出し時のワード線電圧は、前記第２のメモリセルグループの読み出し時のワード線電圧よりも低い
ことを特徴とする半導体集積回路装置。
【請求項３】
前記不揮発性メモリセルの書き込みしきい値電圧の分布幅は、書き込み時のワード線のステップアップ電圧幅を可変とすることにより可変とされることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記不揮発性メモリセルの書き込みしきい値電圧の分布幅は、ベリファイ読み出し時のワード線電圧を可変とすることにより可変とされることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項５】
前記第１のメモリセルグループの書き込みしきい値電圧の分布幅は、前記第２のメモリセルグループの書き込みしきい値電圧の分布幅よりも狭いことを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項６】
前記第１のメモリセルグループの最大の書き込みしきい値電圧は、前記第２のメモリセルグループの最大の書き込みしきい値電圧よりも低いことを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項７】
前記第１、第２、及び第３のメモリセルグループはページであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項８】
前記第１、第２のメモリセルグループはブロックであることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項９】
前記第１、第２、及び第３のメモリセルグループは、１本又は複数本のワード線単位で分けられていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１０】
前記第１及び第２のメモリセルグループは、１本又は複数本のワード線単位で分けられていることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項１１】
前記第１及び第３のメモリセルグループに含まれる不揮発性メモリセルのゲート長は、前記第２のメモリセルグループに含まれる不揮発性メモリセルのゲート長と異なることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１２】
前記第１のメモリセルグループに含まれる不揮発性メモリセルのゲート長は、前記第２のメモリセルグループに含まれる不揮発性メモリセルのゲート長と異なることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項１３】
前記しきい値電圧の設定内容は、不揮発性メモリセルに記憶することを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項１４】
前記しきい値電圧の設定内容は、書き込み動作、あるいは読み出し動作、あるいは消去動作の前に設定内容を読み出し、読み出した結果に応じて、書き込みベリファイ読み出し時のワード線電圧、あるいは消去ベリファイ読み出し時のワード線電圧、読み出し時のワード線電圧を可変とすることを特徴とする請求項１１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、電気的に書き換えが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
電気的に書き換えが可能な不揮発性半導体記憶装置、例えば、多値フラッシュメモリでは、書き込みしきい値電圧の分布幅（Vthmin-Vthmax）が広い。このため、最も、しきい値電圧が高い状態の書き込みしきい値電圧においては、データ保持特性が悪いという事情がある。
【特許文献１】米国特許第６，４９０，２１９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
この発明は、動作の高速性を保ちつつ、データ保持特性を向上させることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００４】
この発明の一態様に係る半導体集積回路装置は、ＮＡＮＤ型フラッシュメモリを備えた半導体チップと、前記半導体チップに配置され、第１選択ゲート線に近接すると共に、アドレスが割り当てられた、複数の書き換え可能な不揮発性メモリセルを含み、前記ＮＡＮＤ型フラッシュメモリの一部を構成する第１のメモリセルグループと、前記半導体チップに配置され、第２選択ゲート線に近接すると共に、アドレスが割り当てられた、複数の書き換え可能な不揮発性メモリセルを含み、前記ＮＡＮＤ型フラッシュメモリの一部を構成する第３のメモリセルグループと、前記チップに配置され、前記第１のメモリセルグループと前記第３のメモリセルグループとに挟まれ、アドレスが割り当てられた、複数の書き換え可能な不揮発性メモリセルを含み、前記ＮＡＮＤ型フラッシュメモリの一部を構成する第２のメモリセルグループと、を備え、前記不揮発性メモリセルへのデータの書き込み時において、しきい値電圧の低電圧側をベリファイする際のベリファイ電圧を可変にし、前記第１のメモリセルグループの読み出し時のワード線電圧と、前記第２のメモリセルグループの読み出し時のワード線電圧と、前記第３のメモリセルグループの読み出し時のワード線電圧とを可変にし、前記第１及び第３のメモリセルグループの読み出し時のワード線電圧は、前記第２のメモリセルグループの読み出し時のワード線電圧よりも低い。
【発明の効果】
【０００５】
この発明によれば、動作の高速性を保ちつつ、データ保持特性を向上させることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【０００６】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００７】
（第１実施形態）
第１実施形態に係る半導体集積回路装置は、基本的に、セルアレイ、ブロック、あるいはページ単位で、しきい値電圧の設定を最適に設定するものである。
【０００８】
例えば、選択ゲート線に近いワード線では、そのカラム方向に沿った長さが細くなるため、選択ゲート線から遠いワード線よりも信頼性が劣る。そこで、ベリファイ電圧、書き込み時のステップアップ電圧幅、及び設定しきい値に近づいてきたらビット線に与える書き込み抑制電圧の少なくともいずれか一つを、セルアレイ、ブロック、あるいはページ単位で変える。これを利用して、セルアレイ、ブロック、あるいはページ単位で、しきい値電圧の設定を変える。例えば、選択ゲート線に近いワード線においては、書き込みしきい値電圧の分布幅（Vthmin-Vthmax）を狭くし、データ保持特性を向上させる。例えば、それ以外のワード線においては、書き込みしきい値電圧の分布幅（Vthmin-Vthmax）を、選択ゲート線に近いワード線よりも広くする。このようにして、動作の高速性を保ちつつ、データ保持特性を向上させることを実現する。
【０００９】
以下、この発明の第１実施形態を、図面を参照して詳細に説明する。
【００１０】
図１は、この発明の第１実施形態に係る半導体集積回路装置の一例を示すブロック図である。第１実施形態は、半導体集積回路装置の一例とし、ＮＡＮＤ型フラッシュメモリを示すが、この発明はＮＡＮＤ型フラッシュメモリ以外のメモリにも適用することができる。
【００１１】
メモリセルアレイ１には、不揮発性半導体メモリセルがマトリクス状に配置される。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。
【００１２】
カラム制御回路２は、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。カラム制御回路２は、メモリセルアレイ１に隣接して設けられる。
【００１３】
ロウ制御回路３は、メモリセルアレイ１のワード線を選択し、消去、書き込み、及び読み出しに必要な電圧を印加する。
【００１４】
ソース線制御回路（Ｃ-source制御回路）４は、メモリセルアレイ１のソース線を制御する。
【００１５】
Ｐ型セルウェル制御回路（Ｃ-p-well制御回路）５は、メモリセルアレイ１が形成されるＰ型セルウェルの電位を制御する。
【００１６】
データ入出力バッファ６は、カラム制御回路２にＩ／Ｏ線を介して電気的に接続され、外部のホスト（図示せず）に外部Ｉ／Ｏ線を介して電気的に接続される。データ入出力バッファ６には、例えば、入出力バッファ回路が配置される。データ入出力バッファ６は、書き込みデータの受け取り、読み出しデータの出力、及びアドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、受け取った書き込みデータをＩ／Ｏ線を介してカラム制御回路２に送り、また、カラム制御回路２から読み出したデータをＩ／Ｏ線を介して受け取る。さらに、メモリセルアレイ１のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路２やロウ制御回路３に、ステートマシン８を介して送る。また、外部ホストからのコマンドデータを、コマンド・インターフェイス７に送る。
【００１７】
コマンド・インターフェイス７は、外部制御信号線を介して外部ホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータなのか、あるいはコマンドデータなのか、あるいはアドレスデータなのかを判断し、コマンドデータであれば受け取りコマンドデータとしてステートマシン８に転送する。
【００１８】
ステートマシン８は、フラッシュメモリ全体の管理を行う。外部ホストからのコマンドデータを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。
【００１９】
図２は、図１に示すメモリセルアレイ１の一例を示す図である。
【００２０】
メモリセルアレイ１は複数のブロック、例えば、１０２４個のブロックBLOCK0〜BLOCK1023に分割される。ブロックは、例えば、消去の最小単位である。各ブロックBLOCKiは複数のＮＡＮＤ型メモリユニット、例えば、８５１２個のＮＡＮＤ型メモリユニットを含む。この例では、各ＮＡＮＤ型メモリユニットは２つの選択トランジスタＳＴＤ、ＳＴＳと、これらの間に、直列に接続された複数のメモリセルＭ（本例では４つ）を含む。ＮＡＮＤ型メモリユニットの一端は選択ゲート線ＳＧＤに繋がる選択トランジスタＳＴＤを介してビット線ＢＬに接続され、その他端は選択ゲート線ＳＧＳに繋がる選択ゲートＳＴＳを介して共通ソース線Ｃ-sourceに接続される。各メモリセルＭはワード線ＷＬに繋がる。０から数えて偶数番目のビット線ＢＬｅと、奇数番目のビット線ＢＬｏとは、互いに独立してデータの書き込みと読み出しとが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、例えば、ビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。各メモリセルＭが記憶する１ビットのデータが４２５６個のメモリセル分集まって、ページという単位を構成する。ページは、例えば、読み出しの最小単位である。１つのメモリセルＭで２ビットのデータを記憶する場合、４２５６個のメモリセルは２ページ分のデータを記憶する。同様に、ビット線ＢＬｏに接続される４２５６個のメモリセルで別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。
【００２１】
図３は、図１に示すメモリセルアレイ１のカラム方向構造の一例を示す断面図である。
【００２２】
ｐ型半導体基板９内にはｎ型セルウェル１０が形成される。ｎ型セルウェル１０内にはｐ型セルウェル１１が形成される。メモリセルＭは、ソース／ドレインとして機能するｎ型拡散層１２と、浮遊ゲートＦＧと、ワード線ＷＬとして機能する制御ゲートとを含む。選択ゲートＳは、ソース／ドレインとして機能するｎ型拡散層１２と、選択ゲート線ＳＧとして機能する二重構造のゲートとを含む。ワード線ＷＬと選択ゲート線ＳＧはロウ制御回路３に接続され、ロウ制御回路３によって制御される。
【００２３】
ＮＡＮＤ型メモリユニットの一端は、第１のコンタクトＣＢを介して第１のメタル配線層Ｍ０に接続され、さらに、第２のコンタクトＶ１を介してビット線ＢＬとして機能する第２のメタル配線層Ｍ１に接続される。ビット線ＢＬはカラム制御回路２に接続される。ＮＡＮＤ型メモリユニットの他端は、第１のコンタクトホールＣＢを介して共通ソース線Ｃ-sourceとして機能する第１のメタル配線層Ｍ０に接続される。共通ソース線Ｃ-sourceはソース線制御回路４に接続される。
【００２４】
ｎ型セルウェル１０と、ｐ型セルウェル１１は同電位とされ、ウェル線Ｃ-p-wellを介してＰウェル制御回路５に接続される。
【００２５】
図４、及び図５は、図１に示すメモリセルアレイ１のロウ方向構造の一例を示す断面図である。
【００２６】
図４に示すように、各メモリセルＭは素子分離ＳＴＩで互いに分離される。トンネル酸化膜１４を介して浮遊ゲートＦＧがチャネル領域上に積層される。ワード線ＷＬはＯＮＯ膜１５を介して浮遊ゲートＦＧ上に積層される。
【００２７】
図５に示すように、選択ゲート線ＳＧは二重構造である。図示は省略するが、上下の選択ゲート線ＳＧはメモリセルアレイ１の端、あるいは一定本数のビット線ごとに接続される。
【００２８】
図６は、図１に示すカラム制御回路２の一例を示すブロック図である。
【００２９】
データ記憶回路１６は、同一カラム番号の偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏの２本（例えば、ＢＬｅ５とＢＬｏ５）ごとに設けられる。ビット線ＢＬｅ、及びＢＬｏのいずれか１本が選択され、データ記憶回路１６に接続される。そして、ビット線ＢＬｅ、又はＢＬｏの電位が、データ書き込み、あるいは読み出しのために制御される。信号ＥＶＥＮＢＬが“Ｈ”レベル、信号ＯＤＤＢＬが“Ｌ”レベルとなると、ビット線ＢＬｅが選択される。ビット線ＢＬｅは、ｎチャネル型ＭＯＳトランジスタＱｎ１を介してデータ記憶回路１６に接続される。反対に、信号ＥＶＥＮＢＬが“Ｌ”レベル、信号ＯＤＤＢＬが“Ｈ”レベルとなると、ビット線ＢＬｏが選択される。ビット線ＢＬｏは、ｎチャネル型ＭＯＳトランジスタＱｎ２を介してデータ記憶回路１６に接続される。信号ＥＶＥＮＢＬは、偶数番目のビット線ＢＬｅの全てに共通である。同様に、信号ＯＤＤＢＬは、奇数番目のビット線ＢＬｏの全てに共通である。非選択のビット線ＢＬは、図示されていない回路により制御される。
【００３０】
データ記憶回路１６は、３つのバイナリデータ記憶部ＤＳ１、ＤＳ２、ＤＳ３を含む。データ記憶部ＤＳ１はデータ入出力線（Ｉ／Ｏ線）を介してデータ入出力バッファ６に接続され、外部から入力された書き込みデータや外部へ出力する読み出しデータを記憶する。データ記憶部ＤＳ２は、書き込み後にメモリセルＭのしきい値を確認する（書き込みベリファイ）時の検出結果が記憶される。データ記憶部ＤＳ３は、メモリセルＭのデータを、書き込みの時、及び読み出しの時に一時記憶する。
【００３１】
図７は、多値フラッシュメモリの多値データとメモリセルＭのしきい値との関係を示す図である。
【００３２】
この例では、２ビットのデータを１つのメモリセルＭに記憶する。２ビットのデータとしては“１１”、“１０”、“００”、“０１”が全てである。この２つのビットは異なるロウアドレス（異なるページ）に属する。
【００３３】
消去後、メモリセルＭのデータは“１１”となっている。このメモリセルＭへの下位ページのデータが０であれば、書き込みにより“１１”の状態から“１０”に移る。“１”データ書き込みの場合は、“１１”のままである。
【００３４】
次に、上位ページのデータが書き込まれる。もしデータが“１”であれば、“１１”あるいは“１０”の状態は維持される。もしデータが“０”であれば、“１１”の状態は“０１”"に移り、“１０”の状態は“００”に移る。
【００３５】
しきい値が、例えば、０Ｖ未満ならば“１１”とみなされ、しきい値が、例えば、０Ｖ以上１Ｖ未満ならば“１０”とみなされる。また、しきい値が、例えば、１Ｖ以上２Ｖ未満ならば“０１”とみなされ、しきい値が、例えば、２Ｖ以上ならば“００”とみなされる。
【００３６】
このように、１つのメモリセルに２ビットのデータを記憶させるには、４つのしきい値を用いる。実際のデバイスでは、メモリセルの特性にばらつきが生じるため、そのしきい値もばらつく。このばらつきが大きいと、データの区別ができなくなり間違ったデータを読み出してしまう。
【００３７】
本例に従う書き込み方法では、第一に、破線に示す典型的なしきい値のばらつきを、実線に示すように狭く抑えることができる。
【００３８】
表１、及び表２は、消去、書き込み、読み出し、書き込みベリファイ時の各部の電圧を示す。表１、及び表２においては、書き込みと読み出し時にワード線ＷＬ２と偶数番目のビット線ＢＬｅが選択された場合を示す。
【表１】
0004828901.tif 000002
【００３９】
【表２】
0004828901.tif 000003
【００４０】
（消去）
消去時、ｐ型セルウェル（Ｃ-p-well）１１を２０Ｖ、選択したブロックの全ワード線ＷＬ０〜ＷＬ３を０Ｖとする。電子は浮遊ゲートＦＧから放出され、メモリセルＭのしきい値は負となる（“１１”状態）。ここで、非選択ブロックのワード線ＷＬ、及びビット線ＢＬなどはフローティングにされ、ｐ型セルウェル１１との容量結合により２０Ｖ近くとなる。
【００４１】
（書き込み）
書き込み時、選択したワード線ＷＬ２に、１４Ｖ〜２０ＶのＶｐｇｍを印加する。この状態で、選択したビット線ＢＬｅを０Ｖとすると、電子は浮遊ゲートＦＧに注入され、メモリセルＭのしきい値は高速に上昇する（第１段階書き込み）。しきい値の上昇速度を抑えるには、ビット線ＢＬｅを０．４Ｖに上げる（第２段階書き込み）。しきい値の上昇を禁止するにはビット線ＢＬｅを電源電圧Ｖｄｄ（〜３Ｖ)とする（書き込み禁止）。
【００４２】
（読み出し）
読み出し時、選択したワード線ＷＬ２に読み出し電圧（０Ｖ、１Ｖ、２Ｖ）を印加する。メモリセルＭのしきい値が、例えば、読み出し電圧未満ならば、ビット線ＢＬｅと共通ソース線Ｃ-sourceが導通して、ビット線ＢＬｅの電位は比較的低いレベル“Ｌ”となる。メモリセルＭのしきい値が、例えば、読み出し電圧以上ならば、ビット線ＢＬｅと共通ソース線Ｃ-sourceが非導通となり、ビット線ＢＬｅの電位は比較的高いレベル“Ｈ”を維持する。メモリセルＭのしきい値が“１０”状態より高いか否かを検出するには、読み出し電圧を０Ｖとする（１０読み出し）。メモリセルＭのしきい値が“０１”状態より高いか否かを検出するには、読み出し電圧を１Ｖとする（０１読み出し）。メモリセルＭのしきい値が“００”状態より高いか否かを検出するには、読み出し電圧を２Ｖとする（００読み出し）。
【００４３】
“１０”状態のしきい値は、読み出し電圧０Ｖに対して０．４Ｖの読み出しマージンを持たせるため、０．４Ｖ以上とする。このため、“１０”に書き込む場合、書き込みベリファイしてメモリセルＭのしきい値が０．４Ｖに達したと検出されたら、書き込み禁止してしきい値の制御をする。典型的には、しきい値が０．４Ｖに達したか否かしか検出していない。このため、図７に示すように、比較的幅広いしきい値分布を持つ（典型例）。
【００４４】
対して、本例では、目標のしきい値より若干低いレベルのしきい値に達したか否かを検出し、しきい値の上昇速度を第２段階書き込みにより抑制し、しきい値分布幅を図７に示すように狭める（本例）。他の状態“０１”や“００”に関しても同様である。
【００４５】
書き込み確認は、ベリファイ電圧（０．２Ｖ、０．４Ｖ、１．２Ｖ、１．４Ｖ、２．２Ｖ、２．４Ｖ)を選択したワード線ＷＬ２に印加して行う。メモリセルＭのしきい値が、例えば、ベリファイ電圧未満ならば、ビット線ＢＬｅと共通ソース線Ｃ-sourceが導通して、ビット線ＢＬｅの電位は比較的低いレベル“Ｌ”となる。メモリセルＭのしきい値が、例えば、ベリファイ電圧以上ならば、ビット線ＢＬｅと共通ソース線Ｃ-sourceが非導通となり、ビット線ＢＬｅの電位は比較的高いレベル“Ｈ”を維持する。メモリセルＭのしきい値が０．２Ｖより高いか否かを検出するには、ベリファイ電圧を０．２Ｖとして書き込みベリファイを行う（１０第１段階書き込みベリファイ）。メモリセルＭのしきい値が０．４Ｖより高いか否かを検出するには、ベリファイ電圧を０．４Ｖとして書き込みベリファイを行う（１０第２段階書き込みベリファイ）。メモリセルＭのしきい値が１．２Ｖより高いか否かを検出するには、ベリファイ電圧を１．２Ｖとして書き込みベリファイを行う（０１第１段階書き込みベリファイ）。メモリセルＭのしきい値が１．４Ｖより高いか否かを検出するには、ベリファイ電圧１．４Ｖを行う（０１第２段階書き込みベリファイ）。メモリセルＭのしきい値が２．２Ｖより高いか否かを検出するには、ベリファイ電圧を２．２Ｖとして書き込みベリファイを行う（００第１段階書き込みベリファイ）。メモリセルＭのしきい値が２．４Ｖより高いか否かを検出するには、ベリファイ電圧を２．４Ｖとして書き込みベリファイを行う（００第２段階書き込みベリファイ）。
【００４６】
図８は、典型的な書き込み方法としきい値の制御とを示す図である。
【００４７】
図８において、□は書き込み易いメモリセルのしきい値を示し、黒四角は書き込み難いメモリセルのしきい値を示す。この２つのメモリセルは同一ページのデータを記憶する。どちらも初期的に消去されており、負のしきい値を持つ。
【００４８】
図８に示すように、書き込み電圧Ｖｐｇｍは複数のパルスに分割されており、例えば、パルスごとに０．２Ｖずつ上がる（Ｄｖｐｇｍ＝０．２Ｖ）。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、数パルス後に、しきい値は書き込み電圧Ｖｐｇｍの電圧上昇率と同じ０．２Ｖ／パルスの速度で上がる。各書き込みパルス印加後に書き込みベリファイが行われ、書き込みベリファイ電圧にしきい値が達したと検出されたメモリセルのビット線電圧はＶｄｄとされ、メモリセルごとに書き込みが禁止される。よって、しきい値は０．２Ｖの分布幅を持つ。
【００４９】
図９は、本例の書き込み方法としきい値の制御とを示す図である。
【００５０】
図９において、□は書き込み易いメモリセルのしきい値を示し、黒四角は書き込み難いメモリセルのしきい値を示す。この２つのメモリセルは同一ページのデータを記憶する。どちらも初期的に消去されており、負のしきい値を持つ。
【００５１】
図９に示すように、書き込み電圧Ｖｐｇｍは複数のパルスに分割されており、例えば、パルスごとに０．２Ｖずつ上がる（Ｄｖｐｇｍ＝０．２Ｖ）。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、第１段階書き込みが行われて、数パルス後に、しきい値は書き込み電圧Ｖｐｇｍの電圧上昇率と同じ０．２Ｖ／パルスの速度で上がる。各書き込みパルス印加後に、第１段階書き込みベリファイと第２段階書き込みベリファイとが行われ、第１段階書き込みベリファイ電圧にしきい値が達したと検出されたメモリセルのビット線電圧は０．４Ｖとされ、メモリセルごとに第２段階書き込みにされる。また、第２段階書き込みベリファイ電圧にしきい値が達したと検出されたメモリセルのビット線電圧はＶｄｄとされ、メモリセルごとに書き込みが禁止される。第２段階書き込みになって、数パルスの間はしきい値の上昇率が、例えば、ほぼ０Ｖ／パルスから０．０５Ｖ／パルスに抑制されるため、しきい値は０．０５Ｖの分布幅しか持たない。これにより、しきい値分布幅を狭めることができる。
【００５２】
書き込みパルス幅を２０μｓｅｃ、各書き込みベリファイ時間を５μｓｅｃとすると、典型的な書き込み方法による書き込み時間は、
（２０μｓｅｃ＋５μｓｅｃ）  ×  １８パルス  ＝４５０μｓｅｃ
である。
【００５３】
しかしながら、０．０５Ｖのしきい値分布を実現させるためには、書き込み電圧Ｖｐｇｍの電圧上昇率を０．０５Ｖと４分の１にする必要があるので、
４５０μｓｅｃ  ×  ４  ＝１８００μｓｅｃ
となる。
【００５４】
一方、本例によれば、図９に示すように、０．２Ｖ／パルスのＶｐｇｍ上昇率で０．０５Ｖのしきい値分布幅を実現でき、その書き込み時間は、
（２０μｓｅｃ＋５μｓｅｃ＋５μｓｅｃ）  ×  ２０パルス  ＝６００μｓｅｃ
である。
【００５５】
つまり、典型的な書き込み方法に比べて、本例では、同じ０．０５Ｖのしきい値分布を実現するために要する書き込み時間が３分の１に短縮される。
【００５６】
ここで、第１段階書き込みベリファイ電圧を、１０第１段階書き込みベリファイ電圧とし、第２段階書き込みベリファイ電圧を、１０第２段階書き込みベリファイ電圧とすることで、１０書き込みが行われる。
【００５７】
図１０は、本例の同一メモリセルＭへの上位ページデータの書き込み方法としきい値の制御とを示す図である。
【００５８】
図１０において、□は書き込み易いメモリセルのしきい値を示し、黒四角は書き込み難いメモリセルのしきい値を示す。この２つのメモリセルは同一ページのそれぞれのカラムのデータを記憶する。□で示されるメモリセルは、初期的に消去されており負のしきい値を持ち、“０１”状態に書き込む。黒四角で示されるメモリセルは、初期的に“１０”の状態になっており、“００”状態に書き込む。
【００５９】
図１０に示すように、書き込み電圧Ｖｐｇｍは複数のパルスに分割されており、例えば、パルスごとに０．２Ｖずつ上がる（Ｄｖｐｇｍ＝０．２Ｖ）。書き込み制御電圧であるビット線ＢＬの電圧を０Ｖにすると、第１段階書き込みが行われて、数パルス後に、しきい値は書き込み電圧Ｖｐｇｍの電圧上昇率と同じ０．２Ｖ／パルスの速度で上がる。各書き込みパルス印加後に０１第１段階書き込みベリファイと０１第２段階書き込みベリファイとが行われ、その後、００第１段階書き込みベリファイと００第２段階書き込みベリファイが行われる。
【００６０】
□で示されるメモリセルのしきい値が０１第１段階書き込みベリファイ電圧に達したと検出されたら、ビット線電圧は０．４Ｖとされ、第２段階書き込みにされる。黒四角で示されるメモリセルのしきい値が００第１段階書き込みベリファイ電圧にしきい値が達したと検出されたらビット線電圧は０．４Ｖとされ、第２段階書き込みにされる。
【００６１】
また、□で示されるメモリセルのしきい値が０１第２段階書き込みベリファイ電圧に達したと検出されたらビット線電圧はＶｄｄとされ、書き込みが禁止される。また、さらに、黒四角で示されるメモリセルのしきい値が００第２段階書き込みベリファイ電圧に達したと検出されたらビット線電圧はＶｄｄとされ、書き込みが禁止される。
【００６２】
“０１”及び"００"の両方に関しても、第２段階書き込みになって、数パルスの間はしきい値の上昇率が、例えば、ほぼ０Ｖ／パルスから０．０５Ｖ／パルスに抑制されるため、しきい値は０．０５Ｖの分布幅しか持たない。
【００６３】
図１１は、同一メモリセルＭへの下位ページデータ書き込み時の動作波形を示す動作波形図である。
【００６４】
時間ｔｐ０からｔｐ７までが書き込みステップであり、書き込みパルスが与えられる。
【００６５】
時間ｔｆｖ０からｔｆｖ６までが１０第１段階書き込みベリファイ、時間ｔｓｖ０〜ｔｓｖ６までが１０第２段階書き込みベリファイである。ここではワード線ＷＬ２と偶数番目のビット線ＢＬｅが選択された場合を示す。
【００６６】
書き込みステップで、書き込み制御電圧であるビット線ＢＬｅは、第１段階書き込みならば０Ｖ、第２段階書き込みならば０．４Ｖ、書き込み禁止ならばＶｄｄ（例えば、２．５Ｖ）である。
【００６７】
各書き込みベリファイ時には、まず、ビット線ＢＬｅは０．７Ｖに充電される。その後、選択ワード線ＷＬ２が各書き込みベリファイ電圧に達すると、もしメモリセルＭのしきい値が書き込みベリファイ電圧に達していると０．７Ｖを維持し、もしメモリセルＭのしきい値が書き込みベリファイ電圧に達していなければ０Ｖに向かって下がる。
【００６８】
時間ｔｆｖ４、あるいはｔｓｖ４のタイミングでビット線ＢＬｅの電圧を検出すれば、メモリセルＭのしきい値が書き込みベリファイ電圧に達しているか否か検出できる。メモリセルＭのしきい値が書き込みベリファイ電圧に達していれば検出結果は“パス”である。
【００６９】
図１２は、同一メモリセルＭへの下位ページデータの書き込みアルゴリズムを示す流れ図である。
【００７０】
まず、例えば、コマンド・インターフェイス７は、ホストからのデータ入力コマンドを受け取り、ステートマシン８にデータ入力コマンドを設定する（Ｓ１）。
【００７１】
次に、例えば、コマンド・インターフェイス７は、ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（Ｓ２）。
【００７２】
次に、例えば、データ入出力バッファ６は、１ページ分の書き込みデータを受け取り、それぞれのデータ記憶部ＤＳ１に対応する書き込みデータを設定する（Ｓ３）。
【００７３】
次に、例えば、コマンド・インターフェイス７は、ホストが発行した書き込みコマンドを受け取り、ステートマシン８に書き込みコマンドを設定する（Ｓ４）。書き込みコマンドが設定された後、Ｓ５からＳ１６のステップが自動的に内部でステートマシン８によって起動される。
【００７４】
次に、各データ記憶部ＤＳ１のデータを対応するデータ記憶部ＤＳ２にコピーする（Ｓ５）。その後、書き込み電圧Ｖｐｇｍの初期値を１２Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（Ｓ６）。
【００７５】
データ記憶部ＤＳ１のデータが０、かつ、データ記憶部ＤＳ２のデータが０ならば、第１段階書き込みである。このため、書き込み制御電圧であるビット線ＢＬの電圧は０Ｖとする。
【００７６】
データ記憶部ＤＳ１のデータが０、かつ、データ記憶部ＤＳ２のデータが１ならば、第２段階書き込みである。このため、書き込み制御電圧であるビット線ＢＬの電圧は０．４Ｖとする。
【００７７】
データ記憶部ＤＳ１のデータが１ならば、書き込み禁止である。このため、書き込み制御電圧であるビット線ＢＬの電圧はＶｄｄとする（Ｓ７）。
【００７８】
次に、設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて１ページ分のメモリセルに対して書き込みパルスを与える。即ち、書き込みステップである（Ｓ８）。
【００７９】
全てのデータ記憶部ＤＳ２のデータが１か否かを検出し、全て１なら第１段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ９）。後ほど説明するが、全てのデータ記憶部ＤＳ２のデータが１であれば、前段の書き込みステップ（Ｓ８）で第１段階書き込みされたメモリセルは無い。
【００８０】
第１段階ステータスがパスでなければ、１０第１段階書き込みベリファイが起動される（Ｓ１０）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応するデータ記憶部ＤＳ２のデータを０から１に変える。データ記憶部ＤＳ２のデータが１であるものは、その“１”を保持する。
【００８１】
第１段階ステータスがパスの場合、あるいは１０第１段階書き込みベリファイが終了すると、１０第２段階書き込みベリファイが起動される（Ｓ１１）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応するデータ記憶部ＤＳ１のデータを０から１に変える。データ記憶部ＤＳ１のデータが１であるものは、その“１”を保持する。
【００８２】
１０第２段階書き込みベリファイ後、全てのデータ記憶部ＤＳ１のデータが１か否かを検出し、全て１なら第２段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ１２)。
【００８３】
第２段階ステータスがパスであれば、正常に書き込みが終了した、として、書き込みステータスをパスに設定して書き込み終了となる（Ｓ１３）。
【００８４】
第２段階ステータスがパスでなければ書き込みカウンタＰＣを調べ（Ｓ１４）、その値が２０以上であれば正常に書き込めなかったとして、書き込みステータスをフェイルに設定して書き込み終了となる（Ｓ１５）。
【００８５】
書き込みカウンタＰＣの値が２０より少なければ、書き込みカウンタＰＣの値を１だけ増やして、また、書き込み電圧Ｖｐｇｍの設定値を０．２Ｖ増やし（Ｓ１６）、再度ステップＳ７を経て書き込みステップＳ８となる。
【００８６】
表３は、図１２に示される同一メモリセルＭへの下位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１とＤＳ２の１０第１段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。
【表３】
0004828901.tif 000004
【００８７】
表３に示すように、ｎ番目の１０第１段階書き込みベリファイ前のデータ記憶部ＤＳ１とＤＳ２の取り得る値は、０／０か、０／１か、あるいは１／１である。
【００８８】
０／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第１段階書き込みベリファイ電圧にも達していない、ということを示す。
【００８９】
０／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第１段階書き込みベリファイ電圧には達したが、１０第２段階書き込みベリファイ電圧には達していない、ということを示す。
【００９０】
１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第２段階書き込みベリファイ電圧に達した、ということを示す。
【００９１】
なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第２段階書き込みベリファイ電圧には達したが、１０第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので、１／０という状態はこの例では無い。
【００９２】
１番目の１０第１段階書き込みベリファイ前のデータ記憶部ＤＳ１とＤＳ２の取り得る値ＤＳ１／ＤＳ２は、０／０か１／１である。
【００９３】
メモリセルのしきい値がｎ番目の書き込みステップで１０第１段階書き込みベリファイ電圧である０．２Ｖに達していなければ１０第１段階書き込みベリファイでの検出結果はパスではないので、データ記憶部ＤＳ２のデータは変更されない。メモリセルのしきい値がｎ番目の書き込みステップで１０第１段階書き込みベリファイ電圧である０．２Ｖに達していれば１０第１段階書き込みベリファイでの検出結果はパスなので、データ記憶部ＤＳ２のデータは１に変更される。１であるデータ記憶部ＤＳ２のデータはメモリセルのしきい値によらず変更されない。
【００９４】
表４は、図１２に示される同一メモリセルＭへの下位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１とＤＳ２の１０第２段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。
【表４】
0004828901.tif 000005
【００９５】
表４に示すように、ｎ番目の１０第２段階書き込みベリファイ前のデータ記憶部ＤＳ１とＤＳ２の取り得る値は、０／０か、０／１か、あるいは１／１である。
【００９６】
０／０は、ｎ番目の書き込みステップ後にメモリセルのしきい値が１０第１段階書き込みベリファイ電圧にも達していない、ということを示す。０／１は、ｎ番目の書き込みステップまでにメモリセルのしきい値が１０第１段階書き込みベリファイ電圧には達したが、ｎ−１番目の書き込みステップまではメモリセルのしきい値が１０第２段階書き込みベリファイ電圧には達していない、ということを示す。１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第２段階書き込みベリファイ電圧に達した、ということを示す。
【００９７】
なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が１０第２段階書き込みベリファイ電圧には達したが、ｎ番目の書き込みステップまでにメモリセルのしきい値が１０第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので１／０という状態はこの例では無い。
【００９８】
メモリセルのしきい値がｎ番目の書き込みステップで１０第２段階書き込みベリファイ電圧である０．４Ｖに達していなければ１０第２段階書き込みベリファイでの検出結果はパスではないので、データ記憶部ＤＳ１のデータは変更されない。メモリセルのしきい値がｎ番目の書き込みステップで１０第２段階書き込みベリファイ電圧である０．４Ｖに達していれば１０第２段階書き込みベリファイでの検出結果はパスなので、データ記憶部ＤＳ１のデータは１に変更される。１であるデータ記憶部ＤＳ１のデータはメモリセルのしきい値によらず変更されない。０／０は、１０第２段階書き込みベリファイによって変更されることはない。
【００９９】
図１３は、同一メモリセルＭへの上位ページデータの書き込みアルゴリズムを示す流れ図である。
【０１００】
まず、例えば、コマンド・インターフェイス７は、ホストからのデータ入力コマンドを受け取り、ステートマシン８にデータ入力コマンドを設定する（Ｓ１）。
【０１０１】
次に、例えば、コマンド・インターフェイス７は、ホストからのアドレスデータを受け取り、ステートマシン８に書き込みページを選択するためのアドレスを設定する（Ｓ２）。
【０１０２】
次に、例えば、データ入出力バッファ６は、１ページ分の書き込みデータを受け取り、それぞれのデータ記憶部ＤＳ１に対応する書き込みデータを設定する（Ｓ３）。
【０１０３】
次に、例えば、コマンド・インターフェイス７は、ホストが発行した書き込みコマンドを受け取り、ステートマシン８に書き込みコマンドを設定する（Ｓ４）。書き込みコマンドが設定された後、Ｓ５からＳ２０のステップが自動的に内部でステートマシン８によって起動される。
【０１０４】
まず、１０読み出しが起動される（Ｓ５）。パスである場合（メモリセルが１０である）には、対応するデータ記憶部ＤＳ３に０を設定する。パスでない場合には、対応するデータ記憶部ＤＳ３に１を設定する。
【０１０５】
次に、各データ記憶部ＤＳ１のデータを対応するデータ記憶部ＤＳ２にコピーする（Ｓ６）。その後、書き込み電圧Ｖｐｇｍの初期値を１４Ｖに設定し、また、書き込みカウンタＰＣを０に設定する（Ｓ７）。
【０１０６】
データ記憶部ＤＳ１のデータが０、かつ、データ記憶部ＤＳ２のデータが０ならば、第１段階書き込みである。このため、書き込み制御電圧であるビット線ＢＬの電圧を０Ｖとする。
【０１０７】
データ記憶部ＤＳ１のデータが０、かつ、データ記憶部ＤＳ２のデータが１ならば、第２段階書き込みである。このため、書き込み制御電圧であるビット線ＢＬの電圧を０．４Ｖとする。
【０１０８】
データ記憶部ＤＳ１のデータが１ならば、書き込み禁止である。このため、書き込み制御電圧であるビット線ＢＬの電圧をＶｄｄに設定する（Ｓ８）。
【０１０９】
次に、設定された書き込み電圧Ｖｐｇｍと書き込み制御電圧を用いて１ページ分のメモリセルに対して書き込みパルスを与える。即ち、書き込みステップである（Ｓ９）。
【０１１０】
データ記憶部ＤＳ３に０を記憶しているデータ回路１６で、その全てのデータ記憶部ＤＳ２のデータが１か否かを検出し、全て１なら００第１段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ１０）。後ほど説明するが、その全てのデータ記憶部ＤＳ２のデータが１であれば、前段の書き込みステップ（Ｓ９）で００第１段階書き込みされたメモリセルは無い。
【０１１１】
００第１段階ステータスがパスでなければ、００第１段階書き込みベリファイが起動される（Ｓ１１）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応し、かつ、データ記憶部ＤＳ３のデータが０であるデータ記憶回路１６中のデータ記憶部ＤＳ２のデータを０から１に変える。データ記憶部ＤＳ２のデータが１であるものは、その“１”を保持する。
【０１１２】
００第１段階ステータスがパスの場合、あるいは００第１段階書き込みベリファイが終了すると、００第２段階書き込みベリファイが起動される（Ｓ１２）。１ページ分のメモリセルのうち検出結果がパスとなったメモリセルに対応し、かつ、データ記憶部ＤＳ３のデータが０であるデータ記憶回路１６中のデータ記憶部ＤＳ１のデータを０から１に変える。データ記憶部ＤＳ１のデータが１であるものは、その“１”を保持する。
【０１１３】
次に、データ記憶部ＤＳ３に１を記憶しているデータ回路１６で、その全てのデータ記憶部ＤＳ２のデータが１か否かを検出し、全て１なら０１第１段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ１３）。後ほど説明するが、その全てのデータ記憶部ＤＳ２のデータが１であれば、前段の書き込みステップ（Ｓ９）で０１第１段階書き込みされたメモリセルは無い。
【０１１４】
０１第１段階ステータスがパスでなければ、０１第１段階書き込みベリファイが起動される（Ｓ１４）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応し、かつ、データ記憶部ＤＳ３のデータが１であるデータ記憶回路１６中のデータ記憶部ＤＳ２のデータを０から１に変える。データ記憶部ＤＳ２のデータが１であるものは、その“１”を保持する。
【０１１５】
０１第１段階ステータスがパスの場合、あるいは０１第１段階書き込みベリファイが終了すると、０１第２段階書き込みベリファイが起動される（Ｓ１５）。１ページ分のメモリセルのうち、検出結果がパスとなったメモリセルに対応し、かつ、データ記憶部ＤＳ３のデータが１であるデータ記憶回路１６中のデータ記憶部ＤＳ１のデータを０から１に変える。データ記憶部ＤＳ１のデータが１であるものは、その“１”を保持する。
【０１１６】
０１第２段階書き込みベリファイ後、全てのデータ記憶部ＤＳ１のデータが１か否かを検出し、全て１なら第２段階ステータスをパスと判断し、そうでなければパスでないと判断する（Ｓ１６）。第２段階ステータスがパスであれば、正常に書き込みが終了したとして、書き込みステータスをパスに設定して書き込み終了となる（Ｓ１７）。第２段階ステータスがパスでなければ書き込みカウンタＰＣを調べ（Ｓ１８）、その値が２０以上であれば正常に書き込めなかったとして、書き込みステータスをフェイルに設定して書き込み終了となる（Ｓ１９）。書き込みカウンタＰＣの値が２０より少なければ、書き込みカウンタＰＣの値を１だけ増やして、また、書き込み電圧Ｖｐｇｍの設定値を０．２Ｖ増やし（Ｓ２０）、再度ステップＳ８を経て書き込みステップＳ９となる。
【０１１７】
表５は、図１２に示される同一メモリセルＭへの上位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の０１第１段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。
【表５】
0004828901.tif 000006
【０１１８】
表５に示すように、ｎ番目の０１第１段階書き込みベリファイ前のデータ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の取り得る値は、０／０／１か、０／１／１か、１／１／１か、０／０／０か、０／１／０か、１／１／０かである。
【０１１９】
０／０／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第１段階書き込みベリファイ電圧にも達していない、ということを示す。
【０１２０】
０／１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第１段階書き込みベリファイ電圧には達したが、０１第２段階書き込みベリファイ電圧には達していない、ということを示す。
【０１２１】
１／１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第２段階書き込みベリファイ電圧に達した、ということを示す。
【０１２２】
なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第２段階書き込みベリファイ電圧には達したが、０１第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので１／０／１という状態はこの例では無い。
【０１２３】
メモリセルのしきい値がｎ番目の書き込みステップで、０１第１段階書き込みベリファイ電圧である１．２Ｖに達していなければ、０１第１段階書き込みベリファイでの検出結果はパスではない。データ記憶部ＤＳ２のデータは変更されない。
【０１２４】
メモリセルのしきい値がｎ番目の書き込みステップで、０１第１段階書き込みベリファイ電圧である１．２Ｖに達していれば、０１第１段階書き込みベリファイでの検出結果はパスである。データ記憶部ＤＳ２のデータは１に変更される。１であるデータ記憶部ＤＳ２のデータはメモリセルのしきい値によらず変更されない。また、０／０／０、０／１／０、１／１／０は０１第１段階書き込みベリファイ対象ではないので変更されない。
【０１２５】
表６は、図１３に示される同一メモリセルＭへの上位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の０１第２段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。
【表６】
0004828901.tif 000007
【０１２６】
表６に示すように、ｎ番目の０１第２段階書き込みベリファイ前のデータ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の取り得る値は、０／０／１か、０／１／１か、１／１／１か、０／０／０か、０／１／０か、１／１／０かである。
【０１２７】
０／０／１は、ｎ番目の書き込みステップ後にメモリセルのしきい値が０１第１段階書き込みベリファイ電圧にも達していない、ということを示す。
【０１２８】
０／１／１は、ｎ番目の書き込みステップまでにメモリセルのしきい値が０１第１段階書き込みベリファイ電圧には達したが、ｎ−１番目の書き込みステップまではメモリセルのしきい値が０１第２段階書き込みベリファイ電圧には達していない、ということを示す。
【０１２９】
１／１／１は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が０１第２段階書き込みベリファイ電圧に達した、ということを示す。
【０１３０】
メモリセルのしきい値がｎ番目の書き込みステップで、０１第２段階書き込みベリファイ電圧である１．４Ｖに達していなければ、０１第２段階書き込みベリファイでの検出結果はパスではない。データ記憶部ＤＳ１のデータは変更されない。
【０１３１】
メモリセルのしきい値がｎ番目の書き込みステップで、０１第２段階書き込みベリファイ電圧である１．４Ｖに達していれば、０１第２段階書き込みベリファイでの検出結果はパスである。データ記憶部ＤＳ１のデータは１に変更される。１であるデータ記憶部ＤＳ１のデータはメモリセルのしきい値によらず変更されない。０／０／１は、０１第２段階書き込みベリファイによって変更されることはない。また、０／０／０、０／１／０、１／１／０は、０１第２段階書き込みベリファイ対象ではないので変更されない。
【０１３２】
表７は、図１３に示される同一メモリセルＭへの上位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の００第１段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。
【表７】
0004828901.tif 000008
【０１３３】
表７に示すように、ｎ番目の００第１段階書き込みベリファイ前のデータ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の取り得る値は、０／０／１か、０／１／１か、１／１／１か、０／０／０か、０／１／０か、１／１／０かである。
【０１３４】
０／０／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第１段階書き込みベリファイ電圧にも達していない、ということを示す。
【０１３５】
０／１／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第１段階書き込みベリファイ電圧には達したが、００第２段階書き込みベリファイ電圧には達していない、ということを示す。
【０１３６】
１／１／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第２段階書き込みベリファイ電圧に達した、ということを示す。
【０１３７】
なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第２段階書き込みベリファイ電圧には達したが、００第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので１／０／０という状態はこの例では無い。
【０１３８】
メモリセルのしきい値がｎ番目の書き込みステップで、００第１段階書き込みベリファイ電圧である２．２Ｖに達していなければ、００第１段階書き込みベリファイでの検出結果はパスではない。データ記憶部ＤＳ２のデータは変更されない。
【０１３９】
メモリセルのしきい値がｎ番目の書き込みステップで、００第１段階書き込みベリファイ電圧である２．２Ｖに達していれば、００第１段階書き込みベリファイでの検出結果はパスなので、データ記憶部ＤＳ２のデータは１に変更される。１であるデータ記憶部ＤＳ２のデータはメモリセルのしきい値によらず変更されない。また、０／０／１、０／１／１、１／１／１は０１第１段階書き込みベリファイ対象ではないので変更されない。
【０１４０】
表８は、図１２に示される同一メモリセルＭへの上位ページのデータの書き込みアルゴリズム中の、データ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の００第２段階書き込みベリファイ前後のデータと対応するメモリセルのしきい値との関係を示す。
【表８】
0004828901.tif 000009
【０１４１】
表８に示すように、ｎ番目の００第２段階書き込みベリファイ前のデータ記憶部ＤＳ１、ＤＳ２、及びＤＳ３の取り得る値は、０／０／１か、０／１／１か、１／１／１か、０／０／０か、０／１／０か、１／１／０かである。
【０１４２】
０／０／０は、ｎ番目の書き込みステップ後にメモリセルのしきい値が００第１段階書き込みベリファイ電圧にも達していない、ということを示す。
【０１４３】
０／１／０は、ｎ番目の書き込みステップまでにメモリセルのしきい値が００第１段階書き込みベリファイ電圧には達したが、ｎ−１番目の書き込みステップまではメモリセルのしきい値が００第２段階書き込みベリファイ電圧には達していない、ということを示す。
【０１４４】
１／１／０は、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第２段階書き込みベリファイ電圧に達した、ということを示す。
【０１４５】
なお、ｎ−１番目の書き込みステップまでにメモリセルのしきい値が００第２段階書き込みベリファイ電圧には達したが、ｎ番目の書き込みステップまでにメモリセルのしきい値が００第１段階書き込みベリファイ電圧には達していない、ということはあり得ないので１／０／０という状態はこの例では無い。
【０１４６】
メモリセルのしきい値がｎ番目の書き込みステップで、００第２段階書き込みベリファイ電圧である２．４Ｖに達していなければ、００第２段階書き込みベリファイでの検出結果はパスではない。データ記憶部ＤＳ１のデータは変更されない。
【０１４７】
メモリセルのしきい値がｎ番目の書き込みステップで、００第２段階書き込みベリファイ電圧である２．４Ｖに達していれば００第２段階書き込みベリファイでの検出結果はパスである。データ記憶部ＤＳ１のデータは１に変更される。１であるデータ記憶部ＤＳ１のデータはメモリセルのしきい値によらず変更されない。０／０／０は、００第２段階書き込みベリファイによって変更されることはない。また、０／０／１、０／１／１、１／１／１は００第２段階書き込みベリファイ対象ではないので変更されない。
【０１４８】
図１４Ａ〜図１４Ｃは、多値フラッシュメモリにおける加工寸法の微細化がもたらす事情を示す図である。
【０１４９】
図１４Ａは、消去後、偶数番目のビット線ＢＬｅに対して書き込みが行われた後の浮遊ゲートＦＧの電荷の様子を示す。
【０１５０】
書き込みされたメモリセルＭの浮遊ゲートＦＧには電子（−）が蓄積される。その後、奇数番目のビット線ＢＬｏに対して書き込みが行われると、図１４Ｂのように、偶数番目のビット線ＢＬｅに繋がるメモリセルＭの浮遊ゲートＦＧに変化が起きる。隣接した浮遊ゲートＦＧ間の静電容量結合により、偶数番目のメモリセルＭの電位が下がり、しきい値が図１４Ｃに示されるように上昇する。
【０１５１】
上記事情に対して、しきい値分布幅を狭くする技術は、今後非常に重要になっていく。
【０１５２】
図１５は、ブロック内の書き込みの順番を示す図である。
【０１５３】
初めにワード線ＷＬ０を選択し、偶数番目のビット線に繋がるメモリセルＭで構成される１つのページに下位のデータを書き込む。その後、奇数番目のビット線に繋がるメモリセルＭで構成される１つのページに下位のデータを書き込む。３番目に、偶数番目のビット線に繋がるメモリセルＭで構成される１つのページに上位のデータを書き込んで、最後に奇数番目のビット線に繋がるメモリセルＭで構成される１つのページに上位のデータを書き込む。以下、同様にワード線ＷＬ１、ＷＬ２、ＷＬ３と書き込んで行く。
【０１５４】
これにより、隣接浮遊ゲート間の干渉を最小に抑えることができる。つまり、後で書き込まれるメモリセルＭは、その状態が１１から１０、１１から０１、あるいは１０から００に遷移しても、１１から００に遷移することは無い。１１から００への遷移は最も隣接メモリセルのしきい値を上昇させる。
【０１５５】
図１６は、同一メモリセルＭの下位ページデータの読み出しアルゴリズムを示している。
【０１５６】
まず、ホストから読み出しコマンドを受け取り、ステートマシン８に読み出しコマンドを設定する（Ｓ１）。次に、ホストからのアドレスデータを受け取り、ステートマシン８に読み出しページを選択するためのアドレスを設定する（Ｓ２）。アドレスが設定されて、Ｓ３からＳ５のステップが自動的に内部でステートマシン８によって起動される。
【０１５７】
まず、０１読み出しが起動される（Ｓ３）。読み出した結果は対応するデータ記憶部ＤＳ３に記憶される。次に、１０読み出しが起動されて（Ｓ４）、読み出した結果は対応するデータ記憶部ＤＳ２に記憶される。最後に、００読み出しが起動されて（Ｓ５）、読み出した結果と対応するデータ記憶部ＤＳ２とＤＳ３のデータから下位のページのデータを論理演算し、対応するデータ記憶部ＤＳ１に記憶させる。このデータ記憶部ＤＳ１のデータを外部へ出力する。
【０１５８】
図１７は、同一メモリセルＭの上位ページのデータの読み出しアルゴリズムを示す図である。
【０１５９】
まず、ホストからの読み出しコマンドを受け取り、ステートマシン８に読み出しコマンドを設定する（Ｓ１）。ホストからのアドレスデータを受け取り、ステートマシン８に読み出しページを選択するためのアドレスを設定する（Ｓ２）。アドレスが設定されて、Ｓ３のステップが自動的に内部でステートマシン８によって起動される。
【０１６０】
０１読み出しが起動される（Ｓ３）。読み出した結果は上位ページのデータであり、対応するデータ記憶部ＤＳ１に記憶される。このデータ記憶部ＤＳ１のデータを外部へ出力する。
【０１６１】
図１８Ａは、図１１に示した書き込みステップ例１を示す動作波形図である。図１８Ｂは書き込みステップ例２を示す動作波形図である。
【０１６２】
図１８Ｂに示すように、書き込み制御電圧であるビット線ＢＬの電圧ＶＢＬを０．４Ｖにする代わりに、書き込み電圧Ｖｐｇｍが選択されたワード線ＷＬ２に印加されて一定期間は０Ｖとし、その後、書き込みを禁止するようにＶｄｄとする。これにより、実効的な書き込みパルス幅が短くなり、しきい値の上昇が抑えられ、書き込み制御電圧であるビット線ＢＬの電圧ＶＢＬを０．４Ｖにするのと同様の効果が得られる。
【０１６３】
図１９は、図１１に示した書き込みベリファイの変形例を示す動作波形図である。
【０１６４】
図１９に示すように、第１段階書き込みベリファイ時には、まず、ビット線ＢＬｅは０．７Ｖに充電される。その後、選択ワード線ＷＬ２が第１段階書き込みベリファイ電圧に達すると、もしも、メモリセルＭのしきい値が第１段階書き込みベリファイ電圧に達しているならば０．７Ｖを維持する。また、もしも、メモリセルＭのしきい値が第１段階書き込みベリファイ電圧に達していないならば、０Ｖに向かって下がる。タイミングｔｆｖ４のタイミングでビット線ＢＬｅの電圧を検出すれば、メモリセルＭのしきい値が第１段階書き込みベリファイ電圧に達しているか否か検出できる。メモリセルＭのしきい値が書き込みベリファイ電圧に達していれば検出結果は“パス”である。
【０１６５】
その後、タイミングｔｆｖ５あるいは同タイミングのｔｓｖ３で、選択ワード線ＷＬ２の電圧を第１段階書き込みベリファイ電圧から第２段階書き込みベリファイ電圧にスイッチする。もしも、メモリセルＭのしきい値が第２段階書き込みベリファイ電圧に達しているならば、０．７Ｖを維持する。また、もしも、メモリセルＭのしきい値が第２段階書き込みベリファイ電圧に達していないならば、０Ｖに向かって下がる。タイミングｔｓｖ４のタイミングでビット線ＢＬｅの電圧を検出すれば、メモリセルＭのしきい値が第２段階書き込みベリファイ電圧に達しているか否か検出できる。メモリセルＭのしきい値が書き込みベリファイ電圧に達していれば検出結果は“パス”である。
【０１６６】
これにより、第２段階書き込みベリファイ時のビット線の充電時間が省略でき、より高速に書き込みが行える。０１や００の第１あるいは第２段階書き込みベリファイも同様に書き込みベリファイ電圧を変えるだけで実施できる。
【０１６７】
本例に係る半導体集積回路装置は、下記の構成を、さらに含む。
【０１６８】
図２０は、書き込み時、あるいは読み出し時におけるブロックの状態を示す図、図２１は、本例に係るＮＡＮＤ型メモリユニットの一例を示す等価回路図である。
【０１６９】
ビット線ＢＬは、書き込み時、あるいは読み出し時において、ある電位にバイアスされる。選択したブロックにおいては選択トランジスタＳＴＤをオンさせ、非選択ブロックにおいては、反対に、選択トランジスタＳＴＤをオフさせる。このとき、非選択ブロックの選択トランジスタＳＴＤは、ビット線ＢＬから電流Ｉが漏れないように充分にカットオフさせなければならない。ビット線ＢＬから、非選択ブロックを介して電流Ｉが漏れてしまうと、ビット線ＢＬのバイアス電位が下がる。これは、誤書き込みや誤読み出しの一因となる。この事情を抑制するために、選択トランジスタＳＴＤのゲート長Ｌｄは、トランジスタが充分にカットオフできる長さに設定される。例えば、パンチスルー等が発生しないような長さである。
【０１７０】
対して、メモリセルＭのゲート長Ｌは、図２１に示すように、選択トランジスタＳＴＤのゲート長Ｌｄよりも短くすることができる。この論理に従って、本例のメモリセルＭのゲート長Ｌｘ（本例ではｘ＝０〜３１）は、選択トランジスタＳＴＤのゲート長Ｌｄよりも短くされる。その長さの一例は、設計上、信頼性を維持できる最小限度である。これにより、集積度の向上を図ることができる。
【０１７１】
このように、Ｌｘ≠Ｌｄ、例えば、Ｌｘ＜Ｌｄに設定されたＮＡＮＤ型メモリユニットでは、次のような事情がしばしば起こる。
【０１７２】
図２２は、設計上の選択トランジスタＳＴＤのゲート長（ブロック選択線の幅）、及びメモリセルＭのゲート長（ワード線の幅）と、実際の選択トランジスタＳＴＤのゲート長及びメモリセルＭのゲート長との関係を示す図、図２３は、ブロック内のページの位置とゲート長との関係を示す図、図２４は、ＮＡＮＤ型メモリユニットの実際の等価回路の一例を示す等価回路図である。
【０１７３】
図２２に示すように、設計上のメモリセルＭのゲート長Ｌｘｄｓｎは、Ｌ０ｄｓｎ＝Ｌ１ｄｓｎ＝Ｌ２ｄｓｎ…である。しかし、実際に半導体チップ上に形成すると、メモリセルＭのゲート長Ｌｎａｃｔは、Ｌ０ａｃｔ≠Ｌ１ａｃｔ≠Ｌ２ａｃｔ…となるのである。例えば、ゲート長が、Ｌｘｄｓｎ＜Ｌｄｄｓｎに設定されたＮＡＮＤ型メモリユニットでは、メモリセルＭのゲート長は、Ｌ０ａｃｔ＜Ｌ１ａｃｔ＜Ｌ２ａｃｔ…となる。
【０１７４】
例えば、図２３に示すように、選択トランジスタＳＴＤに最も近いメモリセルＭ（ブロック端ページ）のゲート長が最も短く、ブロックの中央に向かうに連れて長くなる。本例のように、ゲート長Ｌｄ＝Ｌｓの場合には、ブロックの中央付近のメモリセルＭ（ブロック中央ページ）のゲート長が最も長くなり、選択トランジスタＳＴＳに向かうに連れて短くなる。選択トランジスタＳＴＳに最も近いメモリセルＭ（もう一方のブロック端ページ）のゲート長は、選択トランジスタＳＴＤに最も近いメモリセルと同様に、例えば、最も短くなる。結果として、ＮＡＮＤ型メモリユニットの実際の等価回路は、図２４に示すものとなる。
【０１７５】
このようなゲート長Ｌの変化はリソグラフィに関係があり、その一因は、ワード線のパターンが、これよりも幅が広いブロック選択線のパターンの影響を受けることにある。そして、ゲート長Ｌの変化が、ＮＡＮＤ型メモリユニットに与える影響は、ブロック端ページと、ブロック中央ページとで、データ保持特性が異なってしまうことである。例えば、ブロック端ページのデータ保持特性は、ブロック中央ページのそれよりも劣る。
【０１７６】
第１実施形態では、メモリセルのしきい値電圧の設定を可変とする。その一例として、本例では、選択したアドレスがブロック端ページであるか、それ以外のページ（本明細書では以下、ブロック中間ページと呼ぶ）であるかによって、しきい値電圧の設定を可変とする。
【０１７７】
設定の一例は、ブロック端ページにおける最も高い書き込みしきい値電圧のレベルを、ブロック中間ページにおけるそれよりも下げることである。最も高い書き込みしきい値電圧に対応したデータの保持特性は、低い書き込みしきい値電圧に対応したデータのそれに比較して良くない。そこで、最も高い書き込みしきい値電圧のレベルを下げるのである。これにより、ブロック端ページにおける保持特性の更なる悪化を抑制することができる。その方法の一例は、書き込み時において、ブロック端ページにおけるベリファイ電圧を、ブロック中間ページにおけるベリファイ電圧よりも低くする。ベリファイ電圧を低くすれば、最も高い書き込みしきい値電圧のレベルを下げることができる。
【０１７８】
さらに、本例では、ブロック端ページの書き込みしきい値電圧の分布幅（Vthmin-Vthmax）を、ブロック中間ページの書き込みしきい値電圧の分布幅（Vthmin-Vthmax）よりも狭くする。その方法の一例は、書き込み時において、ブロック端ページにおけるステップアップ幅を、ブロック中間ページにおけるステップアップ幅よりも小さくする。ステップアップ幅を小さくすることで、各データに対応したしきい値電圧の分布幅をそれぞれ狭くできる。さらに、上述のようにベリファイ電圧を下げれば、書き込みしきい値電圧の分布幅（Vthmin-Vthmax）も狭くなる。書き込みしきい値電圧の分布幅が狭くなる結果、最も高い書き込みしきい値電圧のレベルは、さらに、下がる。そして、データ保持特性は、さらに、良くなる。この状態を示したメモリセルのしきい値分布の一例を、図２５に示す。
【０１７９】
図２５は、しきい値電圧の設定例１を示す図である。
【０１８０】
図２５に示すように、ブロック中間ページのベリファイ電圧は、それぞれａ，ｂ，ｃである。対して、ブロック端ページのベリファイ電圧は、それぞれａ´、ｂ´、ｃ´である。これらの関係は、ａ´＜ａ、ｂ´＜ｂ、ｃ´＜ｃである。この結果、最も高い書き込みしきい値電圧のレベルは、例えば、データ００に見られるように下がる。さらに、ステップアップ幅を小さくするので、各データに対応したしきい値分布幅も狭くなる。
【０１８１】
このように、本例では、ブロック端ページにおけるしきい値電圧の設定と、ブロック中間ページにおけるしきい値電圧の設定とを変える。
【０１８２】
また、しきい値電圧を、図２５に示すように設定すると、ブロック中間ページのデータ読み出しに使用する読み出し電圧では、ブロック端ページのデータ読み出しに使用できなくなることがある。図２５に示す例では、例えば、読み出し電圧Ｖｒｅａｄ１は、データ１０とデータ０１との間に存在するが、ブロック端ページでは、データ０１中に存在する。このような状態は、誤読み出しを発生させる。これを抑制するために、ブロック端ページにおける読み出し電圧と、ブロック中間ページにおける読み出し電圧とを変えるようにしても良い。図２５に示す例では、ブロック中間ページの読み出し電圧は、それぞれＶｒｅａｄ１、Ｖｒｅａｄ２である。対して、ブロック端ページの読み出し電圧は、それぞれＶｒｅａｄ１´、Ｖｒｅａｄ２´である。これらの関係は、Ｖｒｅａｄ１´＜Ｖｒｅａｄ１、Ｖｒｅａｄ２´＜Ｖｒｅａｄ２である。このようにすることで、誤読み出しの発生も抑制することができる。
【０１８３】
さらに、しきい値電圧の設定を可変とすることには、次のような利点がある。
【０１８４】
例えば、図２２に示したようなゲート長Ｌ（ワード線の幅）にばらつきが生じたとしても、全てのページで、図２５に示したブロック端ページのような書き込みを行えば良い。この書き込みは、例えば、ステップアップ幅を小さくする方法である。ステップアップ幅を小さくすることは、データを、少しずつ丁寧に書き込む、ということである。つまり、書き込みに時間がかかる。
【０１８５】
対して、ブロック中間ページのデータ保持特性は、ブロック端ページのそれよりも良い。故にブロック端ページよりもラフに書き込むことができる。例えば、ステップアップ幅を大きくしても良い。ステップアップ幅を大きくすれば、ステップアップ幅が小さい場合に比較して、書き込みに要する時間を短縮できる。ブロック中間ページは、ブロック端ページに比較してデータ保持特性が良いから、書き込みしきい値分布幅（Vthmin-Vthmax）は広くても良い。従って、ステップアップ幅を大きくしても良い。
【０１８６】
本例では、ステップアップ幅を、ワード線毎、例えば、ページ毎に、その特性に合わせて変えることが可能となる。そして、本例のように、しきい値電圧の設定を可変とすることによれば、データ保持特性の向上という要求と、動作の高速化という要求との双方を満足できる、という利点を得ることができる。
【０１８７】
ベリファイ電圧を変えること、ステップアップ幅を変えること、及び読み出し電圧を変えることは、例えば、ワード線ＷＬに与える電圧を変える、ということである。ワード線ＷＬに与える電圧を変えることが可能な電圧可変回路の例を、図２６、及び図２７に示す。
【０１８８】
図２６は、電圧可変回路の第１例を示す回路図である。
【０１８９】
図２６に示すように、昇圧回路２１は昇圧電位を発生する。昇圧電位は、例えば、ワード線ＷＬに供給される。昇圧電位の発生端２３と、回路内接地電位Ｖｓｓとの間には、可変抵抗２５、及び２７が直列に接続される。可変抵抗２５と可変抵抗２７との接続ノード２９の電位は、差動増幅器３１の、例えば、マイナス入力に入力される。差動増幅器３１の、例えば、プラス入力には、基準電位Ｖｒｅｆが入力される。基準電位Ｖｒｅｆは、例えば、バンドギャップリファレンス回路によって発生される。その電位の一例は１Ｖである。
【０１９０】
可変抵抗２５、及び２７を利用して、接続ノード２９の抵抗分割比を変える。すると、差動増幅器３１のマイナス入力の入力電位が変わる。差動増幅器３１は、この入力電位と、基準電位Ｖｒｅｆと比較して、その差に応じて、その出力レベルを変える。差動増幅器３１の出力は、昇圧回路２１の動作制御に利用され、例えば、昇圧回路２１のオン／オフの制御や、昇圧回路の昇圧能力の調節制御に使用される。昇圧回路２１は、差動増幅器３１の出力に応じて、オン／オフ制御されたり、あるいは昇圧能力が調節されたりすることで、発生する昇圧電位のレベルを変えることができる。
【０１９１】
図２７は、電圧可変回路の第２例を示す回路図である。
【０１９２】
図２７に示す回路は、昇圧電位を、Ｐチャネル型ＭＯＳＦＥＴ３３のソースを介して出力し、出力した電位を、例えば、ワード線用の電位とする回路である。出力ノード３５と、回路内接地電位Ｖｓｓとの間には、可変抵抗３７、及び３９が直列に接続される。可変抵抗３７と可変抵抗３９との接続ノード４１の電位は、差動増幅器４３の、例えば、マイナス入力に入力される。差動増幅器４３の、例えば、プラス入力には、基準電位Ｖｒｅｆが入力される。以下、第１回路例と同様に、可変抵抗３７、及び３９を利用して、接続ノード４１の抵抗分割比を変え、差動増幅器４３の出力レベルを変える。差動増幅器４３の出力は、Ｐチャネル型ＭＯＳＦＥＴ３３のゲートに供給される。これによって、出力ノード３５の電位は、差動増幅器４３の出力レベルに応じて変えることができる。
【０１９３】
なお、しきい値電圧の設定内容、例えば、ワード線電圧の設定内容は、例えば、不揮発性メモリセルに記憶させるようにすれば良い。この場合の不揮発性メモリセルとしては、メモリセルアレイとは別に設けられ、リダンダンシ情報等を記憶するヒューズセル回路内のものを使用しても良く、メモリセルアレイ内のものを使用しても良い。不揮発性メモリセルは、電気的にデータの書き換えが可能な半導体素子であっても良いし、機械的にデータをプログラムするヒューズ素子であっても良い。
【０１９４】
また、しきい値電圧の設定内容、例えば、ワード線電圧の設定内容は、書き込み動作、あるいは読み出し動作、あるいは消去動作の前に設定内容を読み出し、読み出した結果に応じて、書き込みベリファイ読み出し時のワード線電圧、あるいは消去ベリファイ読み出し時のワード線電圧、読み出し時のワード線電圧を可変とするようにしても良い。
【０１９５】
次に、本例に従った基本的な動作シーケンスの一例を説明する。
【０１９６】
図２８は、本例に従った書き込みシーケンスの一例を示す流れ図である。
【０１９７】
図２８に示す書き込みシーケンスは基本的なシーケンスであり、最小限の手順のみを示す。実際のデバイスに使用する際には、この基本的なシーケンスに対して、適宜必要な手順を付加すれば良い。例えば、図１２、及び図１３に具体的な書き込みシーケンスを示したが、これに図２８に示す基本的なシーケンスを組み合わせれば良い。
【０１９８】
図２８に示すように、選択したページがブロック端ページであるか否かを判断する（Ｓ１）。ブロック端ページである場合、ステップアップ幅の縮小と、ベリファイ電圧の低下とを行う（Ｓ２）。その後、データを選択したページに書き込む（Ｓ３）。ブロック端ページでない場合には、ステップアップ幅、及びベリファイ電圧は変更せずに、データを選択したページに書き込む（Ｓ３）。
【０１９９】
書き込みを終了したら、しきい値電圧が所望のレベルに達したか否かをベリファイする（Ｓ４）。所望のレベルに達した場合、書き込みステータスを“パス”として書き込みシーケンスを終了する。所望のレベルに達していない場合には、書き込みパルスカウント値が規定値に達したか否かを判断する（Ｓ５）。規定値に達した場合、書き込みステータスを“フェイル”として書き込みシーケンスを終了する。規定値に達していない場合には、書き込みパルスカウント値のカウントアップと、ワード線電圧のステップアップとを行う（Ｓ６）。その後、手順Ｓ３〜Ｓ６を、書き込みシーケンスが終了するまで繰り返す。
【０２００】
図２９は、本例に従った読み出しシーケンスの一例を示す流れ図である。
【０２０１】
図２９に示す読み出しシーケンスは、図２８に示した書き込みシーケンスと同様に、基本的なシーケンスである。よって、最小限の手順のみを示す。実際のデバイスに使用する際には、この基本的なシーケンスに対して、適宜必要な手順を付加すれば良い。
【０２０２】
図２９に示すように、選択したページがブロック端ページであるか否かを判断する（Ｓ１）。ブロック端ページである場合、読み出し電圧の低下を行う（Ｓ２）。その後、データを選択したページから読み出す（Ｓ３）。ブロック端ページでない場合には、読み出し電圧は変更せずに、データを選択したページから読み出す（Ｓ３）。
【０２０３】
次に、本実施形態の変形例を説明する。
【０２０４】
（しきい値電圧の設定に関する変形例）
図３０は、第１実施形態に係る半導体集積回路装置のしきい値電圧の設定を変更するページを示す図である。
【０２０５】
図３０に示すように、第１実施形態では、しきい値電圧の設定を変更するページ５１（以下設定変更ページという）を、選択トランジスタに最も近いページとした。本例では、ワード線ＷＬ０、ＷＬ３１である。しかし、しきい値電圧の設定を変更するページは、選択トランジスタに最も近いページに限るものでは無い。
【０２０６】
（第１変形例）
図３１は、しきい値電圧の設定を変更するページの第１変形例を示す図である。
【０２０７】
図３１に示すように、設定変更ページ５１は、選択トランジスタＳＴＤ、又はＳＴＳに最も近いページだけでは無く、最も近いページから何本かにかけて設定しても良い。例えば、最も近いページを含めて複数本のページに対して、しきい値電圧の設定を変更するようにしても良い。本例では、設定変更ページ５１は、例えば、ワード線ＷＬ０、ＷＬ１、又はＷＬ３０、ＷＬ３１の２本を含む。
【０２０８】
（第２変形例）
図３２は、しきい値電圧の設定を変更するページの第２変形例を示す図である。
【０２０９】
しきい値電圧の設定については、図３０、図３１を参照して説明したように、変更されるしきい値電圧の設定については、１種類に限られるものではない。変更されるしきい値電圧の設定は、複数種類あっても良い。
【０２１０】
図３２に示すように、第２変形例では、第１設定変更ページ５１、及び第２設定変更ページ５３を有する。しきい値電圧の設定は、第１設定変更ページ５１と第２設定変更ページ５３とで異なる。しきい値電圧の設定を、一例として、しきい値の分布幅（Vthmin-Vthmax）にたとえるならば、第１設定変更ページ５１（ＷＬ０、及びＷＬ３１）のしきい値分布幅が最も狭い。第２設定変更ページ５３（ＷＬ１、及びＷＬ３０）のしきい値分布幅は、第１設定変更ページ５１よりも広い。残りのページ（ＷＬ２〜ＷＬ２９）のしきい値分布幅は、第２設定変更ページ５３のしきい値分布幅よりも広い。
【０２１１】
なお、第２変形例では、しきい値電圧の設定が変更されるページを２種類とし、変更しないページと併せて、しきい値電圧の設定を、合計３種類とした。もちろん、しきい値電圧の設定が変更されるページを３種類以上とし、変更しないページと併せて、しきい値電圧の設定を、合計４種類以上とすることも可能である。
【０２１２】
さらに、第２変形例では、しきい値電圧の設定をしきい値の分布幅（Vthmin-Vthmax）にたとえたが、このしきい値の分布幅を変えるためには、書き込み時において、設定変更ページ５１と設定変更ページ５３とで、互いにワード線ステップアップ電圧を変える他、第２段階書き込みに使用されるビット線電圧を変更すること、及びベリファイ電圧を変更すること等を使用、又は併用するようにしても良い。
【０２１３】
さらに、読み出し時においては、設定変更ページ５１と設定変更ページ５３とで、読み出し電圧を変えるようにしても良い。
【０２１４】
（第３変形例）
図３３はしきい値電圧の設定を変更するページの第３変形例を示す図である。
【０２１５】
図３３に示すように、第２変形例における設定変更ページ５１、及び５３は、それぞれ第１変形例のように、複数本のページを含んでいても良い。本例では、設定変更ページ５１は、ワード線ＷＬ０、ＷＬ１、又はＷＬ３０、ＷＬ３１の２本を含み、設定変更ページ５３は、ワード線ＷＬ２、ＷＬ３、又はＷＬ２８、ＷＬ２９の２本を含む。
【０２１６】
（第４変形例）
第１実施形態では、しきい値電圧の設定を、ブロック内のページ、もしくはワード線を変更する単位として変更した。しかし、しきい値電圧の設定を変更する単位は、これに限るものでは無い。
【０２１７】
図３４は、メモリセルアレイの平面図、図３５は、メモリセルアレイ内のブロックの位置とゲート長との関係を示す図である。
【０２１８】
図３４に示すように、メモリセルアレイは複数のブロックを含む。そして、図３５に示すように、ブロックの、メモリセルアレイ内の位置によってもゲート長が変化する。例えば、セルアレイ端に近いブロックにおいては、ゲート長が短くなりやすい。この現象もまた、リソグラフィに関係があり、例えば、セルアレイ端のブロックは、セルアレイの外側のパターンの影響を受けることにある。セルアレイの外側には、ワード線のパターンや、ブロック選択線のパターンが無い。このため、パターンの連続性が途切れる。この影響を、セルアレイ端のブロックが受けるのである。
【０２１９】
そこで、選択したアドレスが、セルアレイ端ブロックであるか、それ以外のブロックであるかによって、しきい値電圧の設定を変更するようにしても良い。その適用の仕方は、上述した実施形態、及び変形例と同様で良い。
【０２２０】
（第５変形例）
図３６は、半導体集積回路チップの平面図、図３７は、チップ内のメモリセルアレイの位置とゲート長との関係を示す図である。
【０２２１】
図３６に示すように、半導体チップが複数のメモリセルアレイを含むとき、図３７に示すように、チップ内のメモリセルアレイの位置によってもゲート長が変化する。例えば、チップ端に近いメモリセルアレイにおいては、ゲート長が短くなりやすい。この現象もまた、上述した実施形態や、第４変形例と同様にリソグラフィに関係がある。
【０２２２】
そこで、選択したアドレスが、チップ端ブロックであるか、それ以外のブロックであるかによって、しきい値電圧の設定を可変としても良い。その適用の仕方は、上述した実施形態、及び変形例と同様で良い。
【０２２３】
（第２実施形態）
第１実施形態では、例えば、ブロック内に、ゲート長Ｌが異なるメモリセルＭが存在する例、例えば、図２４に示したように、実際のゲート長Ｌｎａｃｔが、Ｌ０ａｃｔ≠Ｌ１ａｃｔ≠Ｌ２ａｃｔ…となったＮＡＮＤ型フラッシュメモリを示した。
【０２２４】
しかし、この発明は、実際のゲート長Ｌｎａｃｔが、Ｌ０ａｃｔ＝Ｌ１ａｃｔ＝Ｌ２ａｃｔ…のＮＡＮＤ型フラッシュメモリにも適用できる。
【０２２５】
図３８は、この発明の第２実施形態に係るＮＡＮＤ型メモリユニットの実際の等価回路の一例を示す等価回路図である。
【０２２６】
図３８に示すように、本例では、ゲート長Ｌｎａｃｔが、Ｌ０ａｃｔ＝Ｌ１ａｃｔ＝Ｌ２ａｃｔ…である。また、セル-セル間ピッチＰｃと、選択トランジスタ-セル間ピッチＰｓｃｄ、又はＰｓｃｓとの関係は、Ｐｃ≠Ｐｓｃｄ、及びＰｃ≠Ｐｓｃｓである。具体的には、本例ではＰｃ＜Ｐｓｃｄ、及びＰｃ＜Ｐｓｃｓである。
【０２２７】
Ｐｃ＜Ｐｓｃｄ、及びＰｃ＜Ｐｓｃｓである装置であると、セル-セル間寄生容量Ｃｃは、選択トランジスタ-セル間寄生容量Ｃｓｃｄ、及びＣｓｃｓと異なる。セル-セル間寄生容量Ｃｃは、カラム方向に沿って浮遊ゲートＦＧに寄生する容量である。同様に、選択トランジスタ-セル間寄生容量Ｃｓｃｄ、及びＣｓｃｓは、カラム方向に沿って浮遊ゲートＦＧに寄生する容量である。
【０２２８】
つまり、浮遊ゲートＦＧの周囲に寄生する寄生容量は、ブロック端ページと、ブロック中間ページとで異なる。寄生容量の相違は、ブロック端ページのデータ保持特性と、ブロック中間ページのデータ保持特性とが異なることを意味する。
【０２２９】
従って、実際のゲート長Ｌｎａｃｔが、Ｌ０ａｃｔ＝Ｌ１ａｃｔ＝Ｌ２ａｃｔ…の装置においても、上記第１実施形態で説明したように、例えば、ブロック端ページのしきい値電圧の設定と、ブロック中間ページのしきい値電圧設定とを変えるようにしても良い。
【０２３０】
（第３実施形態）
第２実施形態では、ゲート長Ｌｎａｃｔが、Ｌ０ａｃｔ＝Ｌ１ａｃｔ＝Ｌ２ａｃｔ…、かつ、ピッチＰが、Ｐｃ≠Ｐｓｃｄ、Ｐｃ≠Ｐｓｃｓのメモリであった。しかし、ピッチＰは、Ｐｃ＝Ｐｓｃｄ、Ｐｃ＝Ｐｓｃｓでも良い。
【０２３１】
図３９、及び図４０は、浮遊ゲートパターン、及び下層導電体（ブロック選択線）パターンの一例を示す平面図である。図３９は上記第２実施形態に係るメモリを示し、図４０は本第３実施形態に係るメモリを示す。
【０２３２】
図３９、及び図４０に示すように、複数の浮遊ゲートＦＧは、メモリセルアレイ上に島状に配置される。対して、ブロック選択線の下層導電体は、メモリセルアレイ上に線状に配置される。
【０２３３】
ブロック中間ページの浮遊ゲートＦＧには、カラム方向に沿って寄生容量Ｃｃが２つ寄生するのに対して、ブロック端ページの浮遊ゲートＦＧには、寄生容量Ｃｓｃｄ、又はＣｓｃｓと寄生容量Ｃｃとが寄生する。寄生容量Ｃｓｃｄ、又はＣｓｃｓは、寄生容量Ｃｃと異なる。ブロック選択線の下層導電体が線状であるから、キャパシタの面積は、島状の浮遊ゲートとは異なるためである。キャパシタの面積が異なる以上、Ｐｃ＝Ｐｓｃｄ、Ｐｃ＝Ｐｓｃｓの場合でも、第２実施形態と同様にＣｓｃｄ≠Ｃｃ、Ｃｓｃｓ≠Ｃｃとなる。
【０２３４】
従って、実際のゲート長Ｌｎａｃｔが、Ｌ０ａｃｔ＝Ｌ１ａｃｔ＝Ｌ２ａｃｔ…、かつ、Ｐｃ＝Ｐｓｃｄ、Ｐｃ＝Ｐｓｃｓの装置においても、上記第１実施形態で説明したように、例えば、ブロック端ページのしきい値電圧の設定と、ブロック中間ページのしきい値電圧設定とを変えるようにしても良い。
【０２３５】
次に、第２、第３実施形態に示した実際のゲート長Ｌｎａｃｔが、Ｌ０ａｃｔ＝Ｌ１ａｃｔ＝Ｌ２ａｃｔ…となる装置の製造方法の一例を説明する。
【０２３６】
図４１は、典型的なフォトマスクと露光状態とを示す図、図４２は、第２、又は第３実施形態に使用される新規なフォトマスクの一例と露光状態とを示す図である。
【０２３７】
図４１に示すように、典型的なフォトマスクは、ワード線パターンに対応する遮光パターンの幅（カラム方向に沿った幅）Ｌｎpattern（Ｌ０pattern、Ｌ１pattern、Ｌ２pattern、…）が、一方のブロック端からブロック中間に向かって、即ち他方のブロック端まで一定である。この結果、同図に示すように、ポジ型フォトレジストの未露光部分の幅（ワード線パターンとして残る部分）Ｌｎunexposed（Ｌ０unexposed、Ｌ１unexposed、Ｌ２unexposed、…）がブロック端と、ブロック中間とで異なることがある。これが、実際のゲート長Ｌｎａｃｔが、Ｌ０ａｃｔ≠Ｌ１ａｃｔ≠Ｌ２ａｃｔ…となる一つの原因である。
【０２３８】
対して、図４２に示す新規なフォトマスクは、遮光パターンの幅Ｌ０mask、Ｌ１mask、Ｌ２mask、…が、未露光部分の幅Ｌ０unexposed、Ｌ１unexposed、Ｌ２unexposed、…が、一方のブロック端から他方のブロック端にかけて一定となるように、例えば、Ｌ０pattern≠Ｌ１pattern≠Ｌ２pattern、…とされる。具体的には、本例では、Ｌ０pattern＞Ｌ１pattern＞Ｌ２patternである。
【０２３９】
このような新規なフォトマスクを使用することにより、実際のゲート長Ｌｎａｃｔが、Ｌ０ａｃｔ＝Ｌ１ａｃｔ＝Ｌ２ａｃｔ…となる装置を形成することができる。
【０２４０】
（第４実施形態）
次に、第４実施形態として、しきい値電圧の設定例を説明する。
【０２４１】
（設定例１）
設定例１は、図２５に示した通りである。改めて、表９に、データ、ベリファイ電圧、読み出し電圧、及びマージンの関係を示す。
【表９】
0004828901.tif 000010
【０２４２】
（設定例２）
図４３は、しきい値電圧の設定例２を示す図である。表１０に、データ、ベリファイ電圧、読み出し電圧、及びマージンの関係を示す。
【表１０】
0004828901.tif 000011
【０２４３】
設定例１は、表９に示すように、マージン（｜ベリファイ電圧−読み出し電圧｜）を、“Δａ´＜Δａ”、“Δｂ´＜Δｂ”、“Δｃ´＜Δｃ”とした。
【０２４４】
対して、設定例２は、図４３、及び表１０に示すように、マージンを、“Δａ´＝Δａ”、“Δｂ´＝Δｂ”、“Δｃ´＝Δｃ”とする。このように設定するための方法の一例としては、例えば、データ“１０”のためのベリファイ電圧ａ´、及びａを“ａ´＝ａ”とする。そして、ベリファイ電圧ｂ´、及びｃ´を、“Δｂ´＝Δｂ”、“Δｃ´＝Δｃ”となるように設定すれば良い。
【０２４５】
設定例２によれば、設定例１に比較して、ブロック端ページのしきい値の設定に関するマージンを大きくできる、という利点を得ることができる。
【０２４６】
（設定例３）
図４４は、しきい値電圧の設定例３を示す図である。表１１に、データ、ベリファイ電圧、読み出し電圧、及びマージンの関係を示す。
【表１１】
0004828901.tif 000012
【０２４７】
設定例２は、表１０に示すように、マージンを“Δａ´＝Δａ”、“Δｂ´＝Δｂ”、“Δｃ´＝Δｃ”とした。
【０２４８】
対して、設定例３は、図４４、及び表１１に示すように、マージンを、“Δａ´＝Δａ”、“Δｂ´＞Δｂ”、“Δｃ´＞Δｃ”とする。このように設定するための方法の一例としては、例えば、データ“１０”のためのベリファイ電圧ａ´、及びａを“ａ´＝ａ”とする。そして、ベリファイ電圧ｂ´、及びｃ´を、“Δｂ´＞Δｂ”、“Δｃ´＞Δｃ”となるように設定すれば良い。
【０２４９】
設定例３によれば、設定例２に比較して、ブロック端ページのしきい値の設定に関するマージン、特に、しきい値が高いデータにおけるマージンを大きくできる、という利点を得ることができる。
【０２５０】
さらには、ブロック端ページのマージンを、ブロック中間ページのマージンよりも大きくできる、という利点を得ることができる。
【０２５１】
（設定例４）
図４５は、しきい値電圧の設定例４を示す図である。表１２に、データ、ベリファイ電圧、読み出し電圧、及びマージンの関係を示す。
【表１２】
0004828901.tif 000013
【０２５２】
設定例１〜設定例３は、しきい値分布の設定を、ブロック端ページとブロック中間ページとでベリファイ電圧を変えることで変えた。
【０２５３】
しかし、しきい値分布の設定は、図４５、及び表１２に示すように、ベリファイ電圧を変えなくても変えることができる。この場合には、例えば、ブロック端ページと、ブロック中間ページとで互いにワード線ステップアップ電圧を変える、あるいは第２段階書き込みに使用されるビット線電圧を変える、あるいはこれらを併用すれば良い。
【０２５４】
また、設定例１〜設定例３は、読み出し時、読み出し電圧を変える例を示したが、図４５、及び表１２に示すように、読み出し電圧を変えないようにすることもできる。
【０２５５】
（設定例５）
図４６は、しきい値電圧の設定例５を示す図である。表１３に、データ、ベリファイ電圧、読み出し電圧、及びマージンの関係を示す。
【表１３】
0004828901.tif 000014
【０２５６】
設定例４は、図４５、及び表１２に示すように、マージンを、“Δａ´＝Δａ”、“Δｂ´＝Δｂ”、“Δｃ´＝Δｃ”とする。
【０２５７】
対して、設定例５では、マージンを“Δａ´＞Δａ”、“Δｂ´＞Δｂ”、“Δｃ´＞Δｃ”とする。この場合には、例えば、設定例４と同様に、ブロック端ページと、ブロック中間ページとで互いにワード線ステップアップ電圧を変える、あるいは第２段階書き込みに使用されるビット線電圧を変える、あるいはこれらを併用する。そして、マージンが “Δａ´＞Δａ”、“Δｂ´＞Δｂ”、“Δｃ´＞Δｃ”となるように、ベリファイ電圧を“ａ´＞ａ”、“ｂ´＞ｂ”、“ｃ´Δｃ”と設定すれば良い。
【０２５８】
設定例５によれば、設定例４に比較して、ブロック端ページのしきい値の設定に関するマージン、特に、しきい値が高いデータにおけるマージンを大きくできる、という利点を得ることができる。
【０２５９】
（第５実施形態）
第５実施形態は、メモリセルアレイの集積度を向上する技術に関する。
【０２６０】
典型的なＮＡＮＤ型フラッシュメモリは、選択トランジスタＳＴＤのゲート長Ｌｄと、選択トランジスタＳＴＳのゲート長Ｌｓとが同じである。
【０２６１】
選択トランジスタＳＴＤのドレインはビット線に接続される。このため、選択トランジスタＳＴＤは、データの書き込み時や読み出し時において、例えば、ビット線ＢＬから電流が漏れることを抑制するために、充分にカットオフさせる必要がある。そして、ゲート長Ｌｄは、トランジスタが充分にカットオフできる長さに設定される。これは、図２０を参照して説明した通りである。
【０２６２】
対して、選択トランジスタＳＴＳのソースはソース線Ｃ-sourceに接続される。ソース線Ｃ-sourceは、ビット線ＢＬほど高い電位が与えられることは無い。また、データの書き込み時や読み出し時においては、選択トランジスタＳＴＤが充分にカットオフしていれば良い。即ち、選択トランジスタＳＴＳのゲート長Ｌｓは、ゲート長Ｌｄよりも短くすることが可能である。
【０２６３】
図４７は、この発明の第５実施形態に係る半導体集積回路装置の一例を示す回路図である。本例では、ＮＡＮＤ型フラッシュメモリを例示するが、第５実施形態は、ＮＡＮＤ型フラッシュメモリ以外のメモリにも適用できる。
【０２６４】
図４７に示すように、第５実施形態に係るＮＡＮＤ型フラッシュメモリは、ドレイン側選択トランジスタＳＴＤのゲート長Ｌｓが、ソース側選択トランジスタＳＴＳのゲート長Ｌｄよりも短い。従って、Ｌｓ＝Ｌｄのメモリに比較して、メモリセルアレイの集積度を高めることができる。
【０２６５】
また、第５実施形態は、図４８に示すように、メモリセルＭのゲート長Ｌｎが、例えば、Ｌ０≠Ｌ１≠Ｌ２…Ｌ２９≠Ｌ３０≠Ｌ３１の装置にも適用することができる。
【０２６６】
さらに、第５実施形態は、第１〜第４実施形態と組み合わせて実施することもできる。
【０２６７】
また、第１〜第５実施形態では、セルアレイ、又はブロック、又はページ単位で、しきい値電圧の設定を最適に設定にした。これは、データ保持特性に優れた高い信頼性を持つ動作モードである（高信頼性動作モードという）。第１〜第５実施形態は、この高信頼性動作モードを選択できるようにすることも可能である。高信頼性動作モードを選択しない場合には、例えば、典型的なＮＡＮＤ型フラッシュメモリと同様に、例えば、ブロック端ページやブロック中央ページ、セルアレイ端ブロックやセルアレイ中央ブロック、チップ端メモリセルアレイやチップ中央メモリセルアレイに関わらず、しきい値電圧の設定を一定とする。例えば、全てのしきい値電圧の設定を、ブロック中央ページ、セルアレイ中央ブロック、チップ中央メモリセルアレイのしきい値設定と同じとする。これは、高速に動作する動作モードである（高速動作モードという）。これら高信頼性動作モードと高速動作モードとを切り替えるモード切り替え回路を、チップ内に設ければ、これらモードのどちらか一つを切り替えて使うことができる。モードの切り替えは、チップ外部から入力される切り替えコマンドに従って切り替えることが可能である。これ以外にも、モードの切り替え情報を、システム内のメモリに記憶させることも可能であるし、モードの切り替え情報を、チップ内のメモリ、例えば、不揮発性メモリ、例えば、電気的にデータの書き換えが可能な半導体素子や機械的にデータをプログラムするヒューズ素子に記憶させることも可能である。また、モードの切り替えは、モード切り替え回路につながるチップパッドに与えられる電位によっても切り替えることが可能である。例えば、チップパッドに、電源電位Ｖｄｄに接続するか接地電位Ｖｃｃに接続するかで切り替えることができる。このように、ブロック端ページ、セルアレイ端ブロック、及びチップ端メモリセルアレイしきい値電圧は、可変に設定することも可能である。もちろん、モードについては、高信頼性動作モードと高速動作モードとの２段階に限られるものではなく、３段階以上設定するようにしても良い。
【０２６８】
また、上記実施形態の態様は、下記を含む。
【０２６９】
（１）  半導体チップと、前記チップに配置された、複数の書き換え可能な不揮発性メモリセルを含む第１のメモリセルグループと、前記チップに配置された、複数の書き換え不揮発性メモリセルを含む第２のメモリセルグループと、を備え、前記第１のメモリセルグループのメモリセルの書き込みしきい値電圧の設定と、前記第２のメモリセルグループのメモリセルの書き込みしきい値電圧の設定とを可変にする。
【０２７０】
（２）  （１）に記載の態様において、前記書き込みしきい値電圧は、書き込み時のワード線のステップアップ電圧幅を可変とすることにより可変とされる。
【０２７１】
（３）  （１）〜（２）いずれか一つに記載の態様において、前記書き込みしきい値電圧は、設定しきい値に近づいてきたら、ビット線に与える書き込み抑制電圧を可変とすることにより可変とされる。
【０２７２】
（４）  （１）〜（３）いずれか一つに記載の態様において、前記書き込みしきい値電圧は、ベリファイ読み出し時のワード線を可変とすることにより可変とされる。
【０２７３】
（５）  （１）〜（４）いずれか一つに記載の態様において、前記第１のメモリセルグループの読み出し時のワード線電圧と、前記第２のメモリセルグループの読み出し時のワード線電圧とを可変にする。
【０２７４】
（６）  （１）〜（５）いずれか一つに記載の態様において、前記第１のメモリセルグループの書き込みしきい値電圧の分布幅は、前記第２のメモリセルグループの書き込みしきい値電圧の分布幅よりも狭い。
【０２７５】
（７）  （１）〜（６）いずれか一つに記載の態様において、前記第１のメモリセルグループの最大の書き込みしきい値電圧は、前記第２のメモリセルグループの最大の書き込みしきい値電圧よりも低い。
【０２７６】
（８）  （１）〜（７）いずれか一つに記載の態様において、前記第１、第２のメモリセルグループはページである。
【０２７７】
（９）  （１）〜（８）いずれか一つに記載の態様において、前記第１、第２のメモリセルグループはブロックである。
【０２７８】
（１０）  （１）〜（９）いずれか一つに記載の態様において、前記第１、第２のメモリセルグループはメモリセルアレイである。
【０２７９】
（１１）  （１）〜（１０）いずれか一つに記載の態様において、前記第１、第２のメモリセルグループは、１本又は複数本のワード線単位で分けられている。
【０２８０】
（１２）  （１）〜（１１）いずれか一つに記載の態様において、前記第１メモリセルグループに含まれる不揮発性メモリセルのゲート長は、前記第２メモリセルグループに含まれる不揮発性メモリセルのゲート長と異なる。
【０２８１】
（１３）  （１）〜（１１）いずれか一つに記載の態様において、前記第１メモリセルグループは選択ゲート線に隣接し、前記第１メモリセルグループに含まれる不揮発性メモリセルのゲート長は、前記第２メモリセルグループに含まれる不揮発性メモリセルのゲート長と異なる。
【０２８２】
（１４）  （１）〜（１１）いずれか一つに記載の態様において、前記第１メモリセルグループは選択ゲート線に隣接し、前記第１メモリセルグループに含まれる不揮発性メモリセルのゲート長は、前記第２メモリセルグループに含まれる不揮発性メモリセルのゲート長と同じである。
【０２８３】
（１５）  （１）〜（１４）いずれか一つに記載の態様において、前記しきい値電圧の設定内容は、不揮発性メモリセルに記憶する。
【０２８４】
（１６）  （１５）に記載の態様において、前記しきい値電圧の設定内容は、書き込み動作、あるいは読み出し動作、あるいは消去動作の前に設定内容を読み出し、読み出した結果に応じて、前記書き込みベリファイ読み出し時のワード線電圧、あるいは前記消去ベリファイ読み出し時のワード線電圧、読み出し時のワード線電圧を可変とする。
【０２８５】
（１７）  （１）〜（１６）いずれか一つに記載の態様において、少なくとも高信頼性モードと高速動作モードとの２つのモードを切り替えるモード切り替え回路を備える。
【０２８６】
（１８）  （１７）に記載の態様において、モードの切り替えは、コマンドの入力、切り替え情報をシステム内のメモリに記憶させること、切り替え情報をチップ内の不揮発性メモリに記憶させること、モード切り替え回路に接続されるパッドに与える電位のいずれかによって行う。
【０２８７】
この発明の実施形態に係る半導体集積回路装置によれば、動作の高速性を保ちつつ、データ保持特性を向上させることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供できる。
【０２８８】
以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０２８９】
例えば、上記実施形態では、ベリファイ電圧の変更を、書き込みベリファイ読み出しの場合を例示して説明したが、ベリファイ電圧の変更は、消去ベリファイ読み出しの場合にも適用できる。これによっても、しきい値電圧の設定を変えることができる。
【０２９０】
また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
【０２９１】
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【０２９２】
また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＡＮＤ型、ＮＯＲ型等ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【０２９３】
【図１】図１はこの発明の第１実施形態に係る半導体集積回路装置の一例を示すブロック図
【図２】図２は図１に示すメモリセルアレイの一例を示す図
【図３】図３は図１に示すメモリセルアレイのカラム方向構造の一例を示す断面図
【図４】図４は図１に示すメモリセルアレイのロウ方向構造の一例を示す断面図
【図５】図５は図１に示すメモリセルアレイのロウ方向構造の一例を示す断面図
【図６】図６は図１に示すカラム制御回路の一例を示すブロック図
【図７】図７は多値データとメモリセルのしきい値との関係を示す図
【図８】図８は典型的な書き込み方法としきい値の制御とを示す図
【図９】図９は第１実施形態に係る半導体集積回路装置の書き込み方法としきい値の制御とを示す図
【図１０】図１０は第１実施形態に係る半導体集積回路装置の上位ページデータの書き込み方法としきい値の制御とを示す図
【図１１】図１１は第１実施形態に係る半導体集積回路装置の下位ページデータ書き込み時の動作波形を示す動作波形図
【図１２】図１２は第１実施形態に係る半導体集積回路装置の下位ページデータの書き込みアルゴリズムを示す流れ図
【図１３】図１３は第１実施形態に係る半導体集積回路装置の上位ページデータの書き込みアルゴリズムを示す流れ図
【図１４】図１４Ａ〜図１４Ｃは加工寸法の微細化がもたらす事情を示す図
【図１５】図１５はブロック内の書き込みの順番を示す図
【図１６】図１６は第１実施形態に係る半導体集積回路装置の下位ページデータの読み出しアルゴリズムを示す図
【図１７】図１７は第１実施形態に係る半導体集積回路装置の上位ページデータの読み出しアルゴリズムを示す図
【図１８】図１８Ａは書き込みステップ例１を示す動作波形図、図１８Ｂは書き込みステップ例２を示す動作波形図
【図１９】図１９は書き込みベリファイの変形例を示す動作波形図
【図２０】図２０は書き込み時あるいは読み出し時におけるブロックの状態を示す図
【図２１】図２１は第１実施形態に係る半導体集積回路装置のＮＡＮＤ型メモリユニットの一例を示す等価回路図
【図２２】図２２は設計上のメモリセルのゲート長と実際のメモリセルのゲート長との関係を示す図
【図２３】図２３はブロック内のページの位置とゲート長との関係を示す図
【図２４】図２４はＮＡＮＤ型メモリユニットの実際の等価回路の一例を示す等価回路図
【図２５】図２５はしきい値電圧の設定例１を示す図
【図２６】図２６は電圧可変回路の第１例を示す回路図
【図２７】図２７は電圧可変回路の第２例を示す回路図
【図２８】図２８は第１実施形態に係る半導体集積回路装置の書き込みシーケンスの一例を示す流れ図
【図２９】図２９は第１実施形態に係る半導体集積回路装置の読み出しシーケンスの一例を示す流れ図
【図３０】図３０は第１実施形態に係る半導体集積回路装置のしきい値電圧の設定を変更するページを示す図
【図３１】図３１はしきい値電圧の設定を変更するページの第１変形例を示す図
【図３２】図３２はしきい値電圧の設定を変更するページの第２変形例を示す図
【図３３】図３３はしきい値電圧の設定を変更するページの第３変形例を示す図
【図３４】図３４はメモリセルアレイの平面図
【図３５】図３５はメモリセルアレイ内のブロックの位置とゲート長との関係を示す図
【図３６】図３６は半導体集積回路チップの平面図
【図３７】図３７はチップ内のメモリセルアレイの位置とゲート長との関係を示す図
【図３８】図３８はこの発明の第２実施形態に係るＮＡＮＤ型メモリユニットの実際の等価回路の一例を示す等価回路図
【図３９】図３９は第２実施形態に係るＮＡＮＤ型メモリユニットの浮遊ゲートパターン、及び下層導電体（ブロック選択線）パターンの一例を示す平面図
【図４０】図４０は第２実施形態に係るＮＡＮＤ型メモリユニットの浮遊ゲートパターン、及び下層導電体（ブロック選択線）パターンの一例を示す平面図
【図４１】図４１は典型的なフォトマスクと露光状態とを示す図
【図４２】図４２は第２、又は第３実施形態に使用される新規なフォトマスクの一例と露光状態とを示す図
【図４３】図４３はしきい値電圧の設定例２を示す図
【図４４】図４４はしきい値電圧の設定例３を示す図
【図４５】図４５はしきい値電圧の設定例４を示す図
【図４６】図４６はしきい値電圧の設定例５を示す図
【図４７】図４７はこの発明の第５実施形態に係る半導体集積回路装置の一例を示すブロック図
【図４８】図４８は第５実施形態の変形例に係る半導体集積回路装置の一例を示すブロック図
【符号の説明】
【０２９４】
１…メモリセルアレイ、５１、５３…設定変更ページ、Ｍ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
0004828901.tif 000060
【図４７】
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【図４８】
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