(57)【特許請求の範囲】
【請求項１】
デジタル値である発振器制御値により発振信号の発振周波数が制御可能なデジタル制御発振器と、
前記発振信号の波数をカウントし、そのカウント値を出力するカウンタと、
基準信号と前記発振信号との間の位相差値をデジタル値として出力する時間／デジタル変換器と、
前記カウント値と前記位相差値とを加算し、その加算結果である第１の演算値を出力する第１の演算器と、
キャリア周波数を前記基準信号の基準周波数で除算して得られた設定周波数データと、変調周波数を前記基準周波数で除算して得られた変調周波数データと、を加算し、その加算結果である第２の演算値を出力する第２の演算器と、
前記第１の演算値から前記第２の演算値を減算し、その減算結果として位相誤差である第３の演算値を出力する第３の演算器と、
前記第３の演算値をフィルタリングした規格化制御値を出力するループフィルタと、
前記ループフィルタの出力に第１の係数を乗算したキャリア周波数制御値を出力する第１の乗算器と、
前記変調周波数データに第２の係数を乗算した変調周波数制御値を出力する第２の乗算器と、
前記キャリア周波数制御値と前記変調周波数制御値とを加算し、その加算結果として前記発振器制御値を出力する第４の演算器と、を備え、
前記第２の係数Ｋｍは、
Ｋｍ＝Ｋｃ＋Ａ×Ｆｍｏｄ／Ｆｒｅｆの関係にある（Ｋｃ：第１の係数、Ａ：補正項（実数）、Ｆｍｏｄ：前記変調周波数、Ｆｒｅｆ：前記基準周波数）
ことを特徴とする通信用半導体集積回路。
【請求項２】
前記第１の係数は、
前記基準周波数を前記デジタル制御発振器のゲインで除算した値である
ことを特徴とする請求項１に記載の通信用半導体集積回路。
【請求項３】
前記第１の係数Ｋｃは、
Ｋｃ＝ＯＴＷｌｏｗ−ＯＴＷｈｉｇｈの関係にある（ＯＴＷｌｏｗ：前記キャリア周波数から前記基準周波数の２分の１を除算して得られた前記発振周波数に対応する前記発振器制御値、ＯＴＷｈｉｇｈ：前記キャリア周波数に前記基準周波数の２分の１を加算して得られた前記発振周波数に対応する前記発振器制御値）
ことを特徴とする請求項２に記載の通信用半導体集積回路。
【請求項４】
前記補正項Ａは、
Ａ＝−４×｛１／２×Ｋｃ−（ＯＴＷｈｉｇｈ−ＯＴＷｃ）｝の関係にある（ＯＴＷｃ：キャリア周波数に対応する前記発振器制御値）
ことを特徴とする請求項３に記載の通信用半導体集積回路。
【請求項５】
前記補正項Ａは、
Ａ＝−４×｛（ＯＴＷｃ−ＯＴＷｌｏｗ）−１／２×Ｋｃ｝の関係にある（ＯＴＷｃ：キャリア周波数に対応する前記発振器制御値）
ことを特徴とする請求項３に記載の通信用半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＱＡＭ（Ｑｕａｄｒａｔｕｒｅ  Ａｍｐｌｉｔｕｄｅ  Ｍｏｄｕｌａｔｉｏｎ）等のポーラー変調方式を用いる通信用半導体集積回路に関する。
【背景技術】
【０００２】
現在、一般的に用いられているＩ／Ｑ変調方式は、周波数変調データをＸ−Ｙ座標上の点とし、その周波数変調データを直交するＸ−Ｙ信号に変換し、このＸ−Ｙ信号をキャリア周波数に掛け合わせて変調するものである。
【０００３】
一方、最近利用されつつあるポーラー変調方式は、周波数変調データを振幅と角度で表し、角度方向の変調を周波数変調として周波数シンセサイザ(以下、ＰＬＬ：Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ) が行い、振幅方向の変調をパワーアンプ(以下、ＰＡ) の利得を制御することで変調を行う。
【０００４】
位相変調を伴う変調方式では、先に述べたように、各データ点はある時点での位相情報として表される。
【０００５】
しかし、ＰＬＬ回路は、その性質上、周波数を制御する回路である。このため、外部から位相データを与えられてもそのデータで直接位相変調を行うことできない。
【０００６】
そこで、位相変調を行うために、位相が周波数の積分であることを利用して位相変調を行っている。
【０００７】
従来の周波数変調する通信用半導体集積回路には、ＡＤＰＬＬ（ＡＬＬ−Ｄｉｇｉｔａｌ  ＰＬＬ）を用いたものがある(例えば、非特許文献１参照。)。
【０００８】
ある位相変移を実現するためには、単位クロックあたりの位相変化分を周波数変調として与える必要がある。
【０００９】
上記ＡＤＰＬＬでは、ほぼ全ての回路がデジタル回路として動作しており、かつその位相データは規格化されている。
【００１０】
しかしながら、ＤＰＬＬを構成するＤＣＯ（Ｄｉｇｉｔａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）は、デジタル値で制御されている。しかし、該ＤＣＯは、基本的にはアナログ的な特性を有する。つまり、該ＤＣＯは、ある制御値に対する出力周波数が常に一定にならない特性を有する。
【００１１】
そして、上記ＡＤＰＬＬでは、該ＤＣＯの利得の変動及びその利得の傾きが安定したフィードバック系を形成するために、ループフィルタ（Ｌｏｏｐ  Ｆｉｌｔｅｒ）の出力でゲイン補整に当たる係数を乗じている。
【００１２】
この値が適正である時、上記ＡＤＰＬＬでは、ＤＣＯの変調データによる位相変動量とこれを相殺する補整量が一致する。このため、ＰＬＬは、ループ帯域外を含めた広帯域な周波数変調が可能となる。
【００１３】
したがって、正しい周波数変調を閉ループで行うために正確なＤＣＯの周波数利得を知ることが最も重要となる。
【００１４】
上記従来技術では、ゲインをキャリア周波数近傍で周波数を振って（例えば、ＢｌｕｅＴｏｏｔｈなどでは離調周波数を加減する）、その時のループの挙動も利用しつつ求めている。
【００１５】
このような方式は理想的ではある。しかし、周波数変調が広帯域となるような変調方式においては、
（１）小さな周波数ステップを基にするので精度が犠牲になる
（２）広帯域においてはゲインが一定ではない
等の問題がある。
【非特許文献１】IEEE Trans. Circuits Syst. II Analog Digit. Signal Process vol.53 No.3, pp.225-229 Mar 1996
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、周波数変調及び位相変調の高精度化を図ることが可能な通信用半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一態様に係る通信用半導体集積回路は、
デジタル値である発振器制御値により発振信号の発振周波数が制御可能なデジタル制御発振器と、
前記発振信号の波数をカウントし、そのカウント値を出力するカウンタと、
基準信号と前記発振信号との間の位相差値をデジタル値として出力する時間／デジタル変換器と、
前記カウント値と前記位相差値とを加算し、その加算結果である第１の演算値を出力する第１の演算器と、
キャリア周波数を前記基準信号の基準周波数で除算して得られた設定周波数データと、変調周波数を前記基準周波数で除算して得られた変調周波数データと、を加算し、その加算結果である第２の演算値を出力する第２の演算器と、
前記第１の演算値から前記第２の演算値を減算し、その減算結果として位相誤差である第３の演算値を出力する第３の演算器と、
前記第３の演算値をフィルタリングした規格化制御値を出力するループフィルタと、
前記ループフィルタの出力に第１の係数を乗算したキャリア周波数制御値を出力する第１の乗算器と、
前記変調周波数データに第２の係数を乗算した変調周波数制御値を出力する第２の乗算器と、
前記キャリア周波数制御値と前記変調周波数制御値とを加算し、その加算結果として前記発振器制御値を出力する第４の演算器と、を備え、
前記第２の係数Ｋｍは、
Ｋｍ＝Ｋｃ＋Ａ×Ｆｍｏｄ／Ｆｒｅｆの関係にある（Ｋｃ：第１の係数、Ａ：補正項（実数）、Ｆｍｏｄ：前記変調周波数、Ｆｒｅｆ：前記基準周波数）
ことを特徴とする。
【発明の効果】
【００１８】
本発明の一態様に係る通信用半導体集積回路によれば、周波数変調及び位相変調の高精度化を図ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００２０】
図１は、本発明の一態様である実施例１に係る通信用半導体集積回路１００の構成の一例を示す図である。
【００２１】
図１に示すように、通信経路１００は、デジタル制御発振器（ＤＣＯ）１と、カウンタ２と、時間／デジタル変換器（ＴＤＣ：Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ)３と、第１の演算器（加算器）４と、第２の演算器（加算器）５と、第３の演算器（加算器）６と、ループフィルタ（Ｌｏｏｐ  Ｆｉｌｔｅｒ）７と、第１の乗算器８と、第２の乗算器９と、第４の演算器１０と、フリップフロップ１１と、を備える。
【００２２】
デジタル制御発振器１は、デジタル値である発振器制御値ＯＴＷ（Ｏｓｃｉｌｌａｔｏｒ  Ｔｕｎｉｎｇ  Ｗｏｒｄ）により発振信号の発振周波数Ｆｄｃｏが制御可能である。
【００２３】
なお、ここでは、デジタル制御発振器１のゲインＫｄｃｏは、キャリア周波数Ｆｃ近傍における発振器制御値ＯＴＷの変化に対する発振周波数周波数の変化（Ｆｄｃｏ／ＯＴＷ）として定義している。
【００２４】
ここで、図２は、図１に示すデジタル制御発振器１の概略構成の一例を示す回路図である。また、図３は、発振器制御値ＯＴＷとデジタル制御発振器の発振周波数Ｆｄｃｏとの関係を示す図である。
【００２５】
図２に示すように、デジタル制御発振器１は、インバータ回路１ａと、このインバータ回路１ａに並列に接続されたインダクタ１ｂと、このインダクタ１ｂと並列に接続されたｎ個の可変容量１ｃと、を有する。インダクタ１ｂと可変容量１ｃとにより共振器が構成されている。
【００２６】
そして、このデジタル制御発振器１は、図２、図３に示すように、例えば、ｎビットのデジタル値である発振器制御値ＯＴＷにより、可変容量１ｃは、その容量が制御されるようになっている。これにより、デジタル制御発振器１の発振周波数Ｆｄｃｏが離散的に制御されるようになっている。
【００２７】
また、図３に示すように、発振器制御値ＯＴＷのある変化量に対する発振周波数Ｆｄｃｏの変化量は、その発振周波数Ｆｄｃｏの値によって異なる。すなわち、広帯域においては、発振器制御値ＯＴＷに対する発振周波数変化の１／√ＬＣに依存した非線形性が存在する。言い換えれば、広帯域においては、発振器制御値ＯＴＷと発振周波数Ｆｄｃｏとの間には線形性が成立しない。
【００２８】
また、図１に示すように、フリップフロップ１１は、データ端子Ｄに基準信号が入力され、クロック端子に発振信号が入力されている。このフリップフロップ１１は、発振信号に同期したクロック信号を出力端子Ｑから出力するようになっている。
【００２９】
カウンタ２は、発振信号が入力され、この発振信号の波数をフリップフロップ１１の出力信号に同期してカウントし、そのカウント値ＣＮＴＶを出力するようになっている。
【００３０】
時間／デジタル変換器３は、基準信号と発振信号との間の位相差値ΔΦをデジタル値として出力するようになっている。
【００３１】
第１の演算器４は、カウント値ＣＮＴＶと位相差値ΔΦとを加算し、その加算結果である第１の演算値４ａを出力するようになっている。
【００３２】
第２の演算器５は、キャリア周波数Ｆｃを基準信号の基準周波数Ｆｒｅｆで除算して得られた設定周波数データ（Ｆｃ／Ｆｒｅｆ）と、変調周波数Ｆｍｏｄを基準周波数Ｆｒｅｆで除算して得られた変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）と、を加算する。そして、この第２の演算器５は、その加算結果である第２の演算値５ａを出力するようになっている。
【００３３】
なお、上述のように、設定周波数データ（Ｆｃ／Ｆｒｅｆ）および変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）は、基準信号で規格化されている。
【００３４】
第３の演算器６は、第１の演算値４ａから第２の演算値５ａを減算し、その減算結果として位相誤差である第３の演算値Φｅを出力するようになっている。
【００３５】
ループフィルタ７は、第３の演算値Φｅをフィルタリングしたデジタル値である規格化制御値ＮＴＷ（Ｎｏｒｍａｌｉｚｅｄ  Ｔｕｎｉｎｇ  Ｗｏｒｄ）を出力するようになっている。
【００３６】
第１の乗算器８は、ループフィルタ７の出力に第１の係数Ｋｃを乗算したキャリア周波数制御値ＯＴＷｃを出力するようになっている。
【００３７】
なお、この第１の係数Ｋｃは、基準周波数をデジタル制御発振器１のキャリア周波数Ｆｃ近傍のゲインＫｄｃｏで除算した値である。
【００３８】
また、キャリア周波数制御値ＯＴＷｃは、デジタル制御発振器１の発振周波数がキャリア周波数のとき（すなわち、変調周波数Ｆｍｏｄが“０”のとき）、発振器制御値ＯＴＷと等しくなる。このキャリア周波数制御値ＯＴＷｃは、帰還ループが定常状態で、一定値に収束する。
【００３９】
また、第２の乗算器９は、変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）に第２の係数Ｋｍを乗算した変調周波数制御値ＯＴＷｍｏｄを出力するようになっている。なお、第２の係数Ｋｍは、Ｋｍ＝Ｋｃ＋Ａ×Ｆｍｏｄ／Ｆｒｅｆの関係にある（Ａ：補正項（実数））。
【００４０】
また、第４の演算器１０は、キャリア周波数制御値ＯＴＷｃと変調周波数制御値ＯＴＷｍｏｄとを加算し、その加算結果として発振器制御値ＯＴＷを出力するようになっている。
【００４１】
次に、以上のような構成を有する通信用半導体集積回路１００の特性について、従来技術の特性と比較しつつ説明する。
【００４２】
図４は、発振器制御値ＯＴＷに対して発振周波数Ｆｄｃｏが線形的に変化する理想的な場合と従来技術の場合とにおける、発振周波数Ｆｄｃｏと発振器制御値ＯＴＷとの関係を示す図である。
【００４３】
図４に示すように、デジタル制御発振器のゲインＫｄｃｏが定数（すなわち、理想的な場合）とすると、±Ｆｒｅｆ／２の周波数変調を行った時のキャリア周波数Ｆｃに対する発振器制御値ＯＴＷの変化量は、それぞれΔＯＴＷで同じとなる。
【００４４】
しかし、既述の図３で説明したように、１／√ＬＣの効果が発生する。このため、従来のデジタル制御発振器では周波数切り替えの単位容量が等しくても、発振器制御値ＯＴＷに対する発振周波数Ｆｄｃｏの変化は線形な特性とはならない。
【００４５】
ここで、従来のデジタル制御発振器において、キャリア周波数ＦｃでＡＤＰＬＬがロックした状態にある場合を考える。この場合、ゲインＫｄｃｏの傾きが線形なつもりで周波数変調を行うと、高周波側では実際の出力周波数は高く（Ｆｃに対するΔＦｈｉｇｈが大きく）なり、低周波側では実際の出力周波数が高く（Ｆｃに対するΔＦｌｏｗは小さく）なる。
【００４６】
したがって、変調周波数Ｆｍｏｄに対して線形的に変化する発振周波数Ｆｄｃｏを得るためには、高周波側で発振器制御値ＯＴＷが小さくなるように、一方、低周波側で発振器制御値ＯＴＷが大きくなるように、制御する必要がある。
【００４７】
ここで、例えば、４０ＭＨｚ程度の広帯域変調では、上記制御を行わない場合、１％程度の誤差が生じ、良好な通信特性を得ることができない。
【００４８】
なお、周波数変調を用いてあらゆる位相変調を実現するには、±πの位相変調ができればよい。したがって、ＡＤＰＬＬの動作周波数が基準周波数Ｆｒｅｆだとすると、最大で±Ｆｒｅｆ／２の周波数変調ができれば、±πの位相変調が実現可能となる。この場合、例えば、Ｆｒｅｆ＝＋１Ｈｚで、ＡＤＰＬＬを１秒間動作させれば、結果として２πの位相変調と等価となる。例えば、Ｆｒｅｆ＝１Ｈｚであったとすると、キャリア周波数Ｆｃに対してＦｃ＋１Ｈｚの周波数で1秒間ＡＤＰＬＬを動作させると２πの位相変調と等価になる。
【００４９】
ここで、変調周波数Ｆｍｏｄに対して発振周波数Ｆｄｃｏを線形的に変化させるように制御するための構成について説明する。
【００５０】
図５は、本実施例１に係る通信用半導体集積回路１００の第２の乗算器９の構成の一例を示す図である。
【００５１】
図５に示すように、第２の乗算器９は、第３の乗算器９ａと、加算器９ｂと、第４の乗算器９ｃと、を有する。
【００５２】
第３の乗算器９ａは、変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）に係数Ａを乗算し、その乗算結果を出力するようになっている。
【００５３】
加算器９ｂは、第３の乗算器９ａの出力に第１の係数Ｋｃを加算し、その加算結果を出力するようになっている。
【００５４】
第４の乗算器９ｃは、加算器９ｂの出力に変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）を乗算し、その乗算結果を変調周波数制御値ＯＴＷｍｏｄとして出力するようになっている。
【００５５】
したがって、既述のように、第２の乗算器９の第２の係数Ｋｍは、Ｋｍ＝Ｋｃ＋Ａ×Ｆｍｏｄ／Ｆｒｅｆの関係にある（Ａ：補正項（実数））。
【００５６】
次に、上記第１の係数Ｋｃおよび補正項Ａを求める方法の一例について説明する。
【００５７】
図６は、発振周波数Ｆｄｃｏに応じた発振器制御値ＯＴＷの補正の一例を説明するための図である。
【００５８】
既述のように、ＡＤＰＬＬの動作周波数を基準周波数Ｆｒｅｆとすると、２πの位相変調を行うにはキャリア周波数Ｆｃを中心として±Ｆｒｅｆ／２の周波数が出力できればよい。また、既述の図３のように、位相変調時の発振周波数Ｆｄｃｏの誤差は、キャリア周波数Ｆｃから最も離れるＦｃ±Ｆｒｅｆ／２において最も大きくなる。
【００５９】
そこで、図６に示すように、キャリア周波数Ｆｃ、およびキャリア周波数Ｆｃを中心としたＦｃ±Ｆｒｅｆ／２の３個の周波数において、それぞれの発振器制御値ＯＴＷｃ、ＯＴＷｈｉｇｈ、ＯＴＷｌｏｗを取得する。
【００６０】
また、既述のように、第１の係数Ｋｃは、式（１）のように表される。
Ｋｃ＝Ｆｒｅｆ／Ｋｄｃｏ・・・（１）
【００６１】
一方、デジタル制御発振器のゲインＫｄｃｏは、上記で求められた、キャリア周波数Ｆｃから基準周波数Ｆｒｅｆの２分の１を除算して得られた発振周波数（Ｆｃ−Ｆｒｅｆ／２）に対応する発振器制御値ＯＴＷｌｏｗ、キャリア周波数Ｆｃに基準周波数Ｆｒｅｆの２分の１を加算して得られた発振周波数（Ｆｃ＋Ｆｒｅｆ／２）に対応する発振器制御値ＯＴＷｈｉｇｈを用いて、式（２）のように表される。
Ｋｄｃｏ＝｛（Ｆｃ＋Ｆｒｅｆ／２）−（Ｆｃ−Ｆｒｅｆ／２）｝／（ＯＴＷｌｏｗ−ＯＴＷｈｉｇｈ）・・・（２）
【００６２】
したがって、第１の係数Ｋｃは、上記式（１）、（２）より、式（３）に示す関係にある。
Ｋｃ＝ＯＴＷｌｏｗ−ＯＴＷｈｉｇｈ・・・（３）
【００６３】
ここで、基準周波数Ｆｒｅｆで規格化したときの変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）の最大値と最小値がそれぞれ±１／２で表現できる。そして、変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）の最大値と最小値の差分は、“１”、つまり規格化された基準周波数Ｆｒｅｆそのものに相当する。
【００６４】
したがって、第１の係数Ｋｃは、式（３）に示すように、単に発振器制御値ＯＴＷの最大値と最小値の差分で表現できる。
【００６５】
このように、第１の係数Ｋｃは、発振周波数ＦｄｃｏがＦｃ±Ｆｒｅｆ／２における発振器制御値ＯＴＷの差となっている。
【００６６】
ここで、このＦｃ±Ｆｒｅｆ／２における発振器制御値ＯＴＷの差を第１の係数Ｋｃとして考えた場合、必要とする発振器制御値ＯＴＷと現実の発振器制御値ＯＴＷとのズレは、図６に示すようにΔで表される。
【００６７】
すなわち、Δは式（４）で表される。なお、既述のように、ＯＴＷｃは、キャリア周波数に対応する発振器制御値である。
Δ＝１／２×Ｋｃ−（ＯＴＷｈｉｇｈ−ＯＴＷｃ）・・・（４）
【００６８】
そして、補正項Ａは、式（５）に示す関係にある。
Ａ＝−４×Δ＝−４×｛１／２×Ｋｃ−（ＯＴＷｈｉｇｈ−ＯＴＷｃ）｝・・・（５）
【００６９】
また、第２の係数Ｋｍは、既述のように、式（６）に示す関係にある。
Ｋｍ＝Ｋｃ＋Ａ×Ｆｍｏｄ／Ｆｒｅｆ・・・（６）
【００７０】
したがって、変調周波数制御値ＯＴＷｍｏｄは、式（６）より、式（７）のように表される。
ＯＴＷｍｏｄ＝Ｋｍ×Ｆｍｏｄ／Ｆｒｅｆ
＝（Ｋｃ＋Ａ×Ｆｍｏｄ／Ｆｒｅｆ）×Ｆｍｏｄ／Ｆｒｅｆ
＝αＦｍｏｄ＋βＦｍｏｄ２・・・（７）
なお、α＝Ｋｃ／Ｆｒｅｆ、β＝Ａ／Ｆｒｅｆ２である。
【００７１】
式（６）、（７）に示すように、第２の係数Ｋｍは変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）に比例して１次の傾きを有する。そして、変調周波数制御値ＯＴＷｍｏｄは、この第２の係数Ｋｍに変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）を乗算することにより得られる。
【００７２】
これにより、結果として、２次の傾きを有する変調周波数制御値ＯＴＷｍｏｄで、発振器制御値ＯＴＷの補整を行っていることになる。
【００７３】
なお、最大変調周波数（１／２Ｆｒｅｆ）に対応する変調周波数制御値ＯＴＷｍｏｄは、式（５）、（７）より、式（８）のように表される。
ＯＴＷｍｏｄ（１／２Ｆｒｅｆ）＝（Ｋｃ＋１／２×Ａ）×１／２
＝１／２×（Ｋｃ−１／２×Δ）
＝ＯＴＷｈｉｇｈ−ＯＴＷｃ・・・（８）
【００７４】
したがって、最大変調周波数（１／２Ｆｒｅｆ）に対応する発振器制御値ＯＴＷは、式（９）となる。
ＯＴＷ（１／２Ｆｒｅｆ）＝ＯＴＷｍｏｄ（１／２Ｆｒｅｆ）＋ＯＴＷｃ
＝ＯＴＷｈｉｇｈ・・・（９）
【００７５】
ここで、上記補正項Ａを求める方法の他の例について説明する。
【００７６】
図７は、発振周波数Ｆｄｃｏに応じた発振器制御値ＯＴＷの補正の他の例を説明するための図である。
【００７７】
既述の式（３）より、第１の係数ＫｃはＯＴＷｌｏｗ−ＯＴＷｈｉｇｈである。したがって、図７に示すように、ΔはＯＴＷｌｏｗを基準としても、図６の場合と同様に得ることができる。
【００７８】
すなわち、Δは式（１０）で表される。なお、既述のように、ＯＴＷｃは、キャリア周波数に対応する発振器制御値である。
Δ＝（ＯＴＷｃ−ＯＴＷｌｏｗ）−１／２×Ｋｃ・・・（１０）
【００７９】
そして、補正項Ａは、式（１１）に示す関係にある。
Ａ＝−４×Δ＝｛（ＯＴＷｃ−ＯＴＷｌｏｗ）−１／２×Ｋｃ｝・・・（１１）
【００８０】
なお、第２の係数Ｋｍ、変調周波数制御値ＯＴＷｍｏｄ、発振器制御値ＯＴＷは、既述の場合と同様である。
【００８１】
本実施例において、注目したいのは２次曲線による補完で周波数の補整を行っている点である。もともと非線形性は１／√ＬＣに比例している。しかし、広帯域とは言っても、数十ＭＨｚまでの範囲であれば２次関数で十分補完できているという点である
また、規格化された変調信号は最大で±１／２、全体で１と表現できることからキャリア周波数での第１の係数Ｋｃを唯の引き算だけで表現できている点も不要な演算を必要としないという点において優れていると考えられる。
【００８２】
以上のようにして、通信用半導体集積回路１００において、第１の係数Ｋｃおよび補正項Ａを求めて、第２の係数Ｋｍを設定する。
【００８３】
これにより、通信用半導体集積回路１００は、広帯域における発振器制御値ＯＴＷに対する発振周波数変化の１／√ＬＣに依存した非線形性を相殺し、かつＰＬＬのフィードバックループを形成したままデータ送信を行うことができる。
【００８４】
すなわち、通信用半導体集積回路１００は、フィードバック経路とは別にデジタル制御発振器１のゲインＫｄｃｏを規格化する信号経路を有し、そのゲインが変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）に比例した係数を採る。
【００８５】
結果として発振器制御値ＯＴＷは、変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）に対して２次の補整項を有し、非線形効果を打ち消している。
【００８６】
デジタル制御発振器における１／√ＬＣに起因した発振周波数Ｆｄｃｏの誤差を、２次の傾きを有する補整  ことで√の複雑な演算を必要としないところと、フィードバックループとは別に係数を乗じる。
【００８７】
これにより、広帯域におけるＰＬＬ動作と変調動作の両方を成立させることができる。
【００８８】
ここで、図８は、本実施例１に係る通信用半導体集積回路１００における、変調周波数Ｆｍｏｄと、各係数Ｋｃ、Ｋｍ、デジタル制御発振器のゲインとの関係を示す図である。
【００８９】
図８に示すように、第２の係数Ｋｍが変調周波数Ｆｍｏｄに応じて変化するようになっている。
【００９０】
また、図９は、変調周波数と、この変調周波数により設定した発振周波数に対する実際に出力される発振周波数のずれ量と、の関係を示す図である。
【００９１】
図９に示すように、従来技術の場合は、変調周波数の絶対値が大きくなる程ずれ量が大きくなる。
【００９２】
一方、本実施例の場合は、変調周波数Ｆｍｏｄに対して発振周波数Ｆｍｏｄが線形的変化する理想の場合に近づいている。
【００９３】
既述のように、本実施例においては、キャリア周波数を中心として正負共に一定のゲインをもつ場合に対して周波数が共に高くなっている。したがって、キャリア周波数より高い周波数で正しい変調周波数を得るには平均のゲインより高く、低い周波数で正しい変調周波数を得るには平均のゲインより低く補完する。
【００９４】
これにより、周波数変換誤差が減り、広帯域において理想的な周波数変調が行え、結果精度の高い位相変調ができるようになる。
【００９５】
また、基準周波数の１／２の周波数を用いることにより、デジタル制御発振器の利得が高い離調周波数と低い離調周波数における発振器制御値ＯＴＷの差分で得られる。
【００９６】
また、線形補完であるため、その他の関数のような複雑な演算機構が必要にならず、補正による回路規模の増大を抑制すると共に消費電力を抑えることができる。
【００９７】
この場合一般的には低いデータレートの回路ではデータを作り出すクロックも低いため、クロックの切り替えによる消費電力の低減も得ることができる。
【００９８】
また、制御値の増加に対して発振周波数が低くなるような場合にも、誤差と線形補完は同様に補整することが可能であり、同様の効果を得ることができる。
【００９９】
以上のように、本実施例に係る通信用半導体集積回路によれば、周波数変調及び位相変調の高精度化を図ることができる。
【実施例２】
【０１００】
本実施例においては、ＰＬＬ回路を動作させるクロック信号（基準信号）の周波数（基準周波数Ｆｒｅｆ）と変調信号を生成する周波数がＫｒ倍異なる場合について説明する。
【０１０１】
図１０は、本発明の一態様である実施例２に係る通信用半導体集積回路２００の構成の一例を示す図である。なお、図１０において、図１と同様の符号を付された構成は、図１と同様の構成を示す。
【０１０２】
図１０に示すように、通信用半導体集積回路２００には、変調周波数Ｆｍｏｄをベースバンド周波数Ｆｂｂで除算した変調周波数データ（Ｆｍｏｄ／Ｆｂｂ）が入力されるようになっている。この通信用半導体集積回路２００は、実施例１に示す通信用半導体集積回路１００と比較して、第３の乗算器１０をさらに備える。
【０１０３】
この第３の乗算器１０は、変調周波数データ（Ｆｍｏｄ／Ｆｂｂ）に係数Ｋｒ（なお、Ｋｒ＝Ｆｂｂ／Ｆｒｅｆ）を乗算し、この乗算値を変調周波数データ（Ｆｍｏｄ／Ｆｒｅｆ）として第２の演算器５および第２の乗算器９に出力するようになっている。
【０１０４】
以上のような通信用半導体集積回路２００により、点線で囲まれた第２の乗算器９および第３の乗算器１０をベースバンド周波数Ｆｂｂで動作させることができる。なお、他の構成は、Ｆｒｅｆを基準周波数として動作する。
【０１０５】
これにより、ベースバンド周波数Ｆｂｂが基準周波数Ｆｒｅｆよりも小さい場合、実施例１と比較して、第３の乗算器１０における消費電力を低減することができる。
【０１０６】
なお、通信用半導体集積回路２００の第３の乗算器１０以外の構成の動作は、実施例１の通信用半導体集積回路１００と同様である。したがって、通信用半導体集積回路２００は、実施例１と同様に、周波数変調及び位相変調の高精度化を図ることができる。
【０１０７】
以上のように、本実施例に係る通信用半導体集積回路によれば、周波数変調及び位相変調の高精度化を図ることができる。さらに、本実施例に係る通信用半導体集積回路によれば、より消費電力を削減することができる。
【図面の簡単な説明】
【０１０８】
【図１】本発明の一態様である実施例１に係る通信用半導体集積回路１００の構成の一例を示す図である。
【図２】図１に示すデジタル制御発振器１の概略構成の一例を示す回路図である。
【図３】発振器制御値ＯＴＷとデジタル制御発振器の発振周波数Ｆｄｃｏとの関係を示す図である。
【図４】発振器制御値ＯＴＷに対して発振周波数Ｆｄｃｏが線形的に変化する理想的な場合と従来技術の場合とにおける、発振周波数Ｆｄｃｏと発振器制御値ＯＴＷとの関係を示す図である。
【図５】本実施例１に係る通信用半導体集積回路１００の第２の乗算器９の構成の一例を示す図である。
【図６】発振周波数Ｆｄｃｏに応じた発振器制御値ＯＴＷの補正の一例を説明するための図である。
【図７】発振周波数Ｆｄｃｏに応じた発振器制御値ＯＴＷの補正の他の例を説明するための図である。
【図８】本実施例１に係る通信用半導体集積回路１００における、変調周波数Ｆｍｏｄと、各係数Ｋｃ、Ｋｍ、デジタル制御発振器のゲインとの関係を示す図である。
【図９】変調周波数と、この変調周波数により設定した発振周波数に対する実際に出力される発振周波数のずれ量と、の関係を示す図である。
【図１０】本発明の一態様である実施例２に係る通信用半導体集積回路２００の構成の一例を示す図である。
【符号の説明】
【０１０９】
１  デジタル制御発振器（ＤＣＯ）
２  カウンタ
３  時間／デジタル変換器（ＴＤＣ）
４  第１の演算器（加算器）
４ａ  第１の演算値
５  第２の演算器（加算器）
５ａ  第２の演算値
６  第３の演算器（加算器）
７  ループフィルタ
８  第１の乗算器
９  第２の乗算器
１０  第４の演算器（加算器）
１１  フリップフロップ
１２  第３の乗算器
１００、２００  通信用半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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