(57)【特許請求の範囲】
【請求項１】
第１のノードと第２のノードとの間での論理信号の転送を調整する能動アンダシュート強化バス・スイッチであって、論理信号は、第１のノードから第２のノードへ、又は第２のノードから第１のノードに転送され得る当該能動アンダシュート強化バス・スイッチにおいて、
ａ．  回路イネーブル・デバイスに結合可能であり且つバス・スイッチ活性化信号を受け取るイネーブル信号ノードと、
ｂ．  前記イネーブル信号ノードに結合されたゲート、第１のノードに結合されたソース、及び第２のノードに結合されたドレーンを有するＭＯＳ転送トランジスタと、
ｃ．  第１のノードに結合された第１の入力、第２のノードに結合された第２の入力、及び低電位電力線に結合された第３の入力を有する差動検知回路であって、前記第１の入力、前記第２の入力及び前記第３の入力における信号を比較し且つ検知回路出力への伝送のため最も低い信号を選択するよう設計されている差動検知回路と、
ｄ．  前記検知回路出力と前記転送トランジスタのバルク領域との間に結合された疑似低電位電力線と
を備える能動アンダシュート強化バス・スイッチ。
【請求項２】
前記回路イネーブル・デバイスと前記転送トランジスタのゲートとの間に結合された制御回路を更に備える請求項１記載のバス・スイッチ。
【請求項３】
前記検知回路は、第１のノードに結合された第１の入力、及び低電位電力線に結合された第２の入力を有する第１の差動比較器と、第２の入力ノードに結合された第１の入力、及び低電位電力線に結合された第２の入力を有する第２の差動比較器とを含み、
前記第１の差動比較器は、第１のノードと関連した信号に対して真の第１の論理信号出力と、前記第１の論理信号の相補論理信号を与える相補出力とを与え、
前記第２の差動比較器は、第２のノードと関連した信号に対して真の第２の論理信号出力と、前記第２の論理信号の相補論理信号を与える相補出力とを与える請求項１記載のバス・スイッチ。
【請求項４】
前記検知回路は更に、前記第１の論理信号出力、前記第１の論理信号出力の前記相補出力、前記第２の論理信号出力、及び前記第２の論理信号出力の前記相補出力に結合された入力ノードを有する論理ドライバ回路を含み、
前記論理ドライバ回路は、第１の論理ドライバ出力、第２の論理ドライバ出力、及び第３の論理ドライバ出力を与える
請求項３記載のバス・スイッチ。
【請求項５】
前記論理ドライバ回路は、
ａ．  前記第１の論理信号出力及び前記第２の論理信号出力に結合された入力と、前記第１の論理ドライバ出力に結合された出力とを有する第１の論理デバイスと、
ｂ．  前記第１の論理信号出力及び前記第２の論理信号出力の前記相補信号に結合された入力と、前記第２の論理ドライバ出力に結合された出力とを有する第２の論理デバイスと、
ｃ．  前記第２の論理信号出力及び前記第１の論理信号出力の前記相補信号に結合された入力と、前記第３の論理ドライバ出力に結合された出力とを有する第３の論理デバイスと
を含む、請求項４記載のバス・スイッチ。
【請求項６】
前記第１の論理デバイス、前記第２の論理デバイス及び前記第３の論理デバイスの各々は、インバータの入力に結合された出力を有するＮＡＮＤゲートを含み、
前記インバータの出力が、前記論理デバイスの前記出力である
請求項５記載のバス・スイッチ。
【請求項７】
前記検知回路は更に、前記第１の論理デバイスの前記出力、前記第２の論理デバイスの前記出力、及び前記第３の論理デバイスの前記出力を入力として有するコネクタ回路を含み、
前記コネクタ回路の出力は、前記疑似低電位電力線に結合されている
請求項６記載のバス・スイッチ。
【請求項８】
前記コネクタ回路は、
ａ．  前記第１の論理デバイスの前記出力に結合された入力制御ノード、前記疑似低電位電力線に結合された出力、及び低電位電力線に結合された供給ノードを有する第１のコネクタと、
ｂ．  前記第２の論理デバイスの前記出力に結合された入力制御ノード、前記疑似低電位電力線に結合された出力、及び第２のノードに結合された供給ノードを有する第２のコネクタと、
ｃ．  前記第３の論理デバイスの前記出力に結合された入力制御ノード、前記疑似低電位電力線に結合された出力、及び第１のノードに結合された供給ノードを有する第３のコネクタと
を含む、請求項７記載のバス・スイッチ。
【請求項９】
前記ＭＯＳ転送トランジスタがＮＭＯＳトランジスタである請求項１記載のバス・スイッチ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子スイッチに関する。詳細には、本発明は、１つ以上の金属酸化半導体（ＭＯＳ）トランジスタから形成された半導体スイッチを含む半導体スイッチに関する。より詳細には、本発明は、Ｎ形ＭＯＳ（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）バス・スイッチに関する。
【０００２】
【従来の技術】
半導体技術における開発は、事実上機械的リレーの実現である低コスト高信頼性スイッチを生成する能力をもたらした。それらスイッチは、実現されたとき、単極単投タイプ・リレーとして特に有益であることが分かったが、しかしそれに限定されるものではない。半導体スイッチは、利用可能な高スイッチング速度、並びに故障なしで比較的高電流を転送する能力のため、従来の機械的リレーの代替品として益々用いられてきている。これらのスイッチは、トランジスタ−通常ＭＯＳトランジスタの特性を用いて信号の通過を許可するか阻止するかのいずれを行うので、多くの場合転送ゲート又は通過トランジスタと呼ばれる。
【０００３】
スイッチが多くの分野で広く用いられていることは周知である。スイッチは、自動車及び家庭電子機器を含むがそれらに限定されない、大規模及び小規模の種々の消費者製品に用いられている。スイッチは、アナログのルーター、ゲート及びリレーとして用いることができ、用いられる。スイッチは、同様にディジタルのマルチプレクサ、ルーター及びゲートとして用いられる。
【０００４】
多数の従来技術の転送ゲートが、ディジタル及びアナログ用途のため開発されてきた。最近の革新は、入力値が高電位電力線値及び低電位電力線値を越えたとき、即ち、転送ゲート入力電位が高電位線Ｖｃｃを正の方向に越えたとき、又は転送ゲート入力電位が低電位線ＧＮＤを負の方向に越えたとき、分離を維持するいくらかの方法を与える一方、３．３ボルト及び２．５ボルトのようなより低い電源電位で動作する方法を与えていた。比較的共通に使用されてきたそのようなデバイスの一つが図１に示されている。
【０００５】
相補対のトランジスタ、ＮＭＯＳトランジスタＭ１及びＰＭＯＳトランジスタＭ２は、信号をノードＡとノードＢの間で導通させ、そこにおいてそれらの各ノードは拡張した回路に結合可能である。制御信号ＯＥＮ（説明ためにのみ入力としてノードＡと関連して図１に図示されているが、それはまた入力としてノードＢと関連していてもよい。）が論理「ハイ」又は「１」であるとき、トランジスタＭ１はターン・オンされ、そしてインバータＩ１により生成される極性反転の結果としてトランジスタＭ２もオンとなる。この状態において、２つのトランジスタは「オン」状態であり、ノードＢでの電位は本質的にノードＡでの電位と同じである。ＯＥＮが論理「ロー」又は「０］であるとき、両方のトランジスタはオフであり、いずれの信号の転送に対してもノードＡとノードＢの間に高インピーダンスが存在する。これは、高電位電力線Ｖｃｃの電位より低く且つ低電位電力線ＧＮＤより高いノードＡ又はＢの全ての電位に対して真である。しかしながら、入力ノードか出力ノードかのいずれかがＶｃｃより高いか又はＧＮＤより低いとき、トランジスタＭ１のゲートの典型的論理ロー及びＭ２のゲートの典型的論理ハイと関連する電位は、それらのトランジスタをオフに保つには不十分である。入力ＯＥＮに印加される論理レベルに関係なく、Ｖｃｃより高い電位に対して、Ｍ２はターン・オンし、ＧＮＤより低い電位に対して、Ｍ１はターン・オンするであろう。その結果、入力又は出力のいずれかでの過電圧状態により、Ｍ１及びＭ２は、阻止されるべきとＯＥＮが考えている信号を通してしまう。不足電圧状態は、同様に同じＯＥＮ状態下で通されるであろう。
【０００６】
この開示の目的のため、用語「過電圧」及び「不足電圧」は、静的（ＤＣ）状態並びに動的（ＡＣ）状態の下で生じる注目された電圧変動を意味する。その理由から、過電圧はオーバシュートと交換可能に用いられ得る。同様に、不足電圧はアンダシュートと交換可能に用いられ得る。ＯＥＮがそれらの状態が阻止されるべきと考えるとき、それらの状態のいずれの通過も望ましくない。
【０００７】
図１の相補転送ゲートと関連した問題の少なくとも一部を解決するよう設計されたデバイスが図２に示されている。そのデバイスは、ＰＭＯＳトランジスタＭ２の除去を伴い、ノードＡとノードＢの間に結合されたＮＭＯＳトランジスタＭ１を残し、そこにおいてノードＡは第１の拡張した回路からの入力又はそれへの出力であり、ノードＢは第２の拡張した回路からの入力又はそれへの出力である。前と同じように、制御ノードＯＥＮは、Ｍ１の使用可能を制御するよう設計されている。動作において、ＯＥＮからＭ１のゲートへの論理レベル「ハイ」は、Ｍ１をオンにし、それにより信号がノードＡとノードＢとの間を通るのを可能にする。論理レベル「ロー」は、Ｍ１をターン・オフし、ＡとＢとの間での信号の転送を阻止する。トランジスタＭ２の排除は、そのトランジスタがそこでターン・オンされることはないので、ノードＡ又はノードＢでの電位がＶｃｃを越えたときの問題を解決する。不都合にも、それは、転送ゲートがＧＮＤを越える負電圧の状態の下でオフであるべきときにその転送ゲートがターン・オンする可能性を解消しない。
【０００８】
代替のより複雑な従来技術の転送ゲートが図３に示されている。そのデバイスは、直列接続対のＮＭＯＳ通過トランジスタを含む。ＯＥＮが論理ロー又は「オフ」を伝送するとき、図３の回路は、Ｖｃｃ及びＧＮＤが越えられたときでさえオフのままである。従って、この回路は、図２に示される回路に対する妥当な代替である。しかしながら、２つのＮＭＯＳトランジスタを直列接続で用いることに関連した実効ドレーン−ソース抵抗ＲDSは、トランジスタの特定の特性及び結合に依存して数百オームである。その抵抗はアナログ回路では受け入れ可能であるが、ＲＣ時定数が回路の動作速度における臨界的考慮事項であるディジタル・システムではそうではない。従って、この転送ゲートは、益々高速度で動作するディジタル回路にとって特に適切でない。
【０００９】
Ｈｕｉ他に対して発行された米国特許Ｎｏ．５，８０８，５０２は、選択された信号をノード又はパッド間で転送するため用いられる１つのトランジスタ及び２つの直接接続トランジスタと関連して注目された幾つかの問題を記載する。Ｈｕｉは、トランジスタのゲートに供給された電位を電荷ポンプの使用により増大する解法を与える。そのような解法は、Ｈｕｉが電荷ポンプに結合されたキャパシタの付加により解決するよう努めた雑音問題を含むそれ自身の問題を有する。しかしながら、Ｈｕｉの解法は、分離を維持するため直列接続のトランジスタの使用を含む。直列接続トランジスタの手法は、使用可能化された直列接続トランジスタの転送ゲートのキャパシタンスが単一トランジスタの転送ゲートのそれよりはるかに高いのでユーザに不利を与える。双方のＦＥＴデバイスのキャパシタンスは、転送ゲートのＩ／Ｏポート上に存在する。
【００１０】
図２の回路に示されるように実質的にＦＥＴスイッチとして単一のＮＭＯＳトランジスタと共に動作する転送ゲートを有することが望ましいであろう。これは、回路が実質的に図３に示されるようなものであるときスイッチ回路の出力で経験する比較的高抵抗及び比較的高キャパシタンスの問題に対処するであろう。しかしながら、図２の従来の単一ＮＭＯＳスイッチは、トランジスタのソースかドレーンかのいずれかとそのバルクとの間に接続される寄生ダイオードが存在する点でアンダシュートの間受け入れ可能でない。バルクは、通常接地として識別される低電位電力線に結び付けられている。低電位電力線での電圧アンダシュート状態中に、寄生ダイオードは、どちらが接地電位より低い電位にあるかに応じて、電流を接地から入力ノードか出力ノードかのいずれかに導通させる。その状態下で、電流は、出力ノードから入力ノードに移動し、それによりさもなければ出力ノードで生じる信号伝送の混乱を起こす。これは、ＯＥＮにおけるイネーブル信号の状態とは独立に生じることができる。
【００１１】
単一のＮＭＯＳ  ＦＥＴスイッチの物理的構造の２つの特徴が、この明らかに望ましくない寄生導通状態を生じさせる。第１は、寄生バイポーラＮＰＮトランジスタの形成である。第２は、ある一定のアンダシュート状況においてＮＭＯＳＦＥＴスイッチが意図しないでターン・オンすることである。第１の状態に関しては、ドレーン（Ｎ形コレクタ）、トランジスタ・バルク（Ｐ形ベース）及びソース（Ｎ形エミッタ）がＮＰＮトランジスタを形成する。サブミクロン・プロセスにおいて現在使用のトランジスタ製造ステップは、このコモンベース寄生バイポーラ・トランジスタにおいて、約１０のコモンエミッタ利得（β）と等価の電流利得を生じることがある。従って、アンダシュート状態の間に、低電位電力線からより負の入力ノードへ移動する比較的小さい電流は、出力ノードから入力ノードへ移動する望ましくない寄生電流の１０倍増大したものを生じる。勿論、理想的ＦＥＴスイッチにおいては、特に使用可能化されない場合出力ノードから入力ノードへ流れる電流はあるべきではない。
【００１２】
従来の単一ＦＥＴスイッチの寄生ダイオードと関連した他の望ましくない状態は、アンダシュート事象の間にＦＥＴスイッチが意図しないでターン・オンすることに関連する。特に、これは、トランジスタの基板で発生され、トランジスタをターン・オンするに十分なトランジスタのバルクにおける電圧降下を生じさせるに十分な電流が存在するとき生じる。低電位電力線とより低い電位の回路ノードとの間に発生した電流が、トランジスタのスレッショルド・ターンオン電位ＶTNと少なくとも等価である降下を基板／バルク抵抗間に生じさせる。
【００１３】
スイッチが寄生ＮＰＮバイポーラ・トランジスタ状態を防止するため使用不能化されるとき主要ＦＥＴバルクを接地から分離することが必要であることが分かる。しかしながら、第２の問題状態に対処するため、主要トランジスタのゲート電位を実質的にそのバルク電位と同じに保つことが必要である。受動構成でこれらの問題を解決する関連回路が図４に示されている。その回路において、スイッチ１０は、第１のアービタ回路２０、第２のアービタ回路３０、疑似低電位線ＰＧＮＤ、バルク電位結合回路４０及び転送トランジスタＭ１を含む。標準高電位電力線Ｖｃｃにより供給されるイネーブル制御回路５０は、転送トランジスタＭ１を活性化するための選択された信号を形成するため用いられる。出力イネーブル・ノードＯＥＮにより制御回路（図示せず）から到来するイネーブル信号は、Ｍ１のゲート及び疑似低電位電力線ＰＧＮＤにイネーブル制御回路５０を介して結合される。トランジスタＭ１は、ノードＡとノードＢとの間の信号の転送の主要調整器であり、そして分離されたＰ形ウエルと共に形成されたＮ形ＭＯＳトランジスタである。ノードＡ又はノードＢのいずれかは、それらの２つのノードに結合された外部回路間を通る信号の方向に応じて入力ノード又は出力ノードになり得る。
【００１４】
図４の回路はアンダシュート及びオーバシュート状況の従来問題に対処するけれどもそれにも拘わらず、その回路は、約０．６Ｖであり得る約１スレッショルド電位降下（Ｖｔ）のトリガリング（起動）状態（不足電圧又は過電圧）を必要とする。即ち、転送トランジスタのバルクを疑似低電位電力線に結び付けるため比較器を十分に活性化するため、十分な大きさの差動信号がその回路に必要とされる。過電圧／不足電圧問題に一層迅速に対処するのが望ましいそれらの状況において、図４の回路の解決と関連する望ましくない遅れが存在し得る。従って、ある状況においては、図４の受動回路を通して可能である以上により迅速に疑似低電位線への接続を活性化することが好ましいであろう。
【００１５】
従って、必要とされることは、（不足電圧状態に対して）主要ＦＥＴバルクを接地から分離し且つ主要ＦＥＴのゲート電位をそのトランジスタのバルクの電位に又はその周りに維持するＦＥＴスイッチである。また必要とされることは、従来のスイッチより低い抵抗及びキャパシタンスを与えるそのようなＦＥＴスイッチである。更に、必要とされることは、比較的小さい過電圧又は不足電圧偏移からノードを分離するため選択的に活性化され得るＦＥＴスイッチである。
【００１６】
【発明が解決しようとする課題】
本発明の目的は、ディジタル及びアナログ動作用スイッチとして動作する半導体回路を提供することにある。本発明の目的はまた、５ボルト以下の供給電圧を含む広範囲の供給電圧で動作可能な転送ゲート又は通過ゲートである半導体スイッチを提供することにある。本発明の更なる目的は、アンダシュート状態中に意図されるように動作可能であり続ける転送ゲート回路を提供することにある。ＦＥＴスイッチが寄生ＮＰＮバイポーラ・トランジスタ状態を防止するため使用不能化されるとき主要ＦＥＴバルクを接地から分離するＦＥＴスイッチを提供する目標はその目的の一部として含まれる。更なる目標は、実質的に主要トランジスタのゲート電位をそのバルク電位に等しいか又はそれより低く保つことである。低減された抵抗及びキャパシタンス特性を有し且つその性能をユーザのため最適化するそのようなＦＥＴスイッチ回路を提供することが１つの目的である。最後に、本発明の目的は、ユーザがスイッチを比較的小さい過電圧又は不足電圧変動から分離するようにスイッチを能動的に強化するのを可能にするための論理手段を有するそのようなスイッチ回路を提供することにある。
【００１７】
【課題を解決するための手段】
これら及び他の目的は、本発明において、前述した主要通過ゲート・トランジスタのバルクに結合可能な論理センサ・サブ回路の導入により達成される。センサ・サブ回路を含む本発明のＦＥＴスイッチ回路は、高電位電力線及び低電位電力線に、及び回路の入力及び／又は出力ノードに結合され、その回路にそれが結合され得る。センサ・サブ回路、及びその一部を形成する論理ドライバは、全ての入力／出力電圧状態の下で入力／出力転送デバイスである主要ＦＥＴスイッチを分離する。要約すると、図４に示される従来技術の単一ＮＭＯＳトランジスタはスイッチとして用いられる。その単一ＮＭＯＳトランジスタのゲートに制御サブ回路が結合される。単一ＮＭＯＳトランジスタのバルクにセンサ・サブ回路が結合される。センサ・サブ回路は、活性化されたとき、主要スイッチ・トランジスタのバルクの電位を、第１及び第２（いずれが入力あるいは出力であってよい。）の回路ノードでの電位に関して調整するよう設計されている。センサ・サブ回路は、２つの回路ノードのうちの、あるならば、接地より低い方を選定し、そしてノードからの信号がバルク電位として、本発明の主要スイッチ・トランジスタのバルクに供給されることを保証する。こうして、本発明の主要スイッチ又は転送トランジスタのバルクは、常に、可能な最低の電位にあり、従って寄生導通電位状態を発生させないであろう。
【００１８】
センサ・サブ回路は、多数の既知の方法のいずれで作り得て、そして論理デバイスであることが好ましい。特に、差動比較器のような差動回路を用いて低電位電力線と各回路ノードとの間の電位差を評価し得ることが分かった。差動検知回路からのその結果の出力は、相補対の出力信号であり、その相補対の出力信号は、いずれかの回路ノードと関連した接地以下電位が通過ゲート・トランジスタのバルクに結合されることを保証するため適切な信号を出力するための１つ以上の論理ゲートに導入される。差動検知回路が各回路ノードに設けられ、そこにおいて回路ノード及び接地電力線は比較のための回路に対するに入力である。
【００１９】
適切な回路ノードを通過ゲート・トランジスタのバルクに結合するため用いられる論理ゲートは、当業者により企図されるいずれの種類のものであってよい。主要トランジスタのバルクの回路ノードへの結合における変化を起こすアンダシュート状態を規定するようにシステムを調整することは、差動検知回路の選択された感度を通して達成される。勿論、回路ノードがアンダシュート（又はオーバシュート）状態にないとき、通過ゲート・トランジスタのバルクは通常接地に結び付けられている。追加の回路は、信号転送が通常状態の下で禁止されないことを保証する。
【００２０】
本発明の回路は更に、全ての状態下でバス・スイッチの完全な動作能力を保証する要領で転送トランジスタのゲートをイネーブル信号にリンクさせるよう設計された制御器回路を含む。特に、制御器回路は、転送トランジスタのゲートに結合された出力を有するチェーン状の１つ以上のインバータの組を含むのが好ましい。インバータの出力はまた、使用可能にされたときバス・スイッチの標準動作を保証するバルク電位結合回路に結合されるのが好ましい。
【００２１】
本発明のこれら及び他の利点は、本発明の実施形態の以下の詳細な説明、添付図面及び特許請求の範囲を見れば明らかになるであろう。
【００２２】
【発明の実施の形態】
本発明の能動アンダシュート強化バス・スイッチ１００が図５に示されている。能動アンダシュート強化バス・スイッチ１００は、標準高電位電力線Ｖｃｃにより給電されるイネーブル制御器回路２００、主要転送トランジスタＭ１、及び主要転送トランジスタＭ１のバルクに結合された論理センサ回路３００を含む。主要転送トランジスタＭ１は、ノードＡとノードＢとの間での信号の転送の主要調整器である。主要転送トランジスタＭ１は、分離されたＰ形ウエルと共に形成されたＮ形ＭＯＳトランジスタであるのが好ましい。ノードＡ又はノードＢのいずれかが、それらの２つのノードに結合された外部回路間を通る信号の方向に応じて、入力ノードか又は出力ノードかになり得る。イネーブル制御器回路２００を用いて、主要転送トランジスタＭ１を当業者に周知の要領で活性化する。論理センサ回路３００は、使用可能にされたとき、主要転送トランジスタＭ１のバルクを最も負の電位を有するその電源に、その最も負の電位がノードＡ、ノードＢ又は標準低電位電力線ＧＮＤと関連した電位であるかでリンクさせるため用いられる。イネーブル制御器回路２００及び論理センサ回路３００は種々の方法で実現される得ることに注目すべきである。鍵は、Ｍ１のバルクを入力／出力ノード又はＧＮＤの特定の１つにリンクさせることをトリガする電位変化を論理センサ回路３００が検出するのを可能にすることである。
【００２３】
イネーブル制御器回路２００の設計の詳細を含む能動アンダシュート強化バス・スイッチ１００の設計の一好適例が図６に示されている。能動アンダシュート強化バス・スイッチ１００に単一転送トランジスタを使用することを完全に利用するため、主要転送トランジスタＭ１のバルクが疑似線Ｐｒａｉｌに結合される。論理センサ回路３００は双方のノードＡ及びＢ及びＧＮＤに結合され、それにより、論理センサ回路３００は、活性状態であるとき、その結果として、常にノードＡ、ノードＢ又はＧＮＤでの電位のうちのより低い電位であるように能動的にＰｒａｉｌの電位を形成する。能動アンダシュート強化バス・スイッチ１００は、Ｍ１のバルクがアンダシュートがノードＡ又はノードＢで生じるかに拘わらず「保護」されるように設計されていることに注目すべきである。特に、論理センサ回路３００は、本明細書で説明される手段を用いてノードＡ及びＢ及びＧＮＤに結合され、それらの３つの基準と関連する最も低い電位を選択して、Ｐｒａｉｌに伝送する。
【００２４】
図６に示される回路１００は、主要転送トランジスタＭ１のバイポーラ効果により生じた寄生導通を、Ｍ１のバルクのＰｒａｉｌへの接続及び論理センサ回路３００の構成により阻止する。バイポーラ寄生導通は、さもなければ、双方のノードＡ及びノードＢで生じるアンダシュート事象中に生じるであろう。しかしながら、Ｍ１のバルクは寄生バイポーラ・トランジスタのベースと等価なものであるが、そのＭ１のバルクはいずれのノードの最も低い電位にあり、従ってアンダシュート事象中にＧＮＤの電位より低いので、そのデバイスをターン・オンさせるには不十分な電位である。論理センサ回路３００がイネーブル・ノードＯＥＮへのその結合により活性化され、それにより主要転送トランジスタＭ１が活性化されるべきとき、論理センサ回路３００も活性化されることに注目すべきである。勿論、論理センサ設計の当業者に周知な代替手段が、論理センサ回路３００を活性化する代替方法のため採用し得る。
【００２５】
図６の回路１００はまた、さもなければ電界効果電位がＭ１内でＶｔを越えるバルク電位にゲートをするに十分であるとき生じることができる寄生導通を防止するよう設計されている。特に、これは、イネーブル制御器回路２００をＧＮＤよりむしろＰｒａｉｌに関係付けることにより達成される。イネーブル制御器回路２００は、回路イネーブル・ノードＯＥＮに結合された入力、及び第２のインバータＩＶ２に結合された出力を有する第１のインバータＩＶ１を含む。第２のインバータＩＶ２は、図示のように結合されたＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ３を含む。第２のインバータＩＶ２の出力は、第３のインバータＩＶ３の入力に結合されている。第３のインバータＩＶ３は、ＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ５を含む。第３のインバータＩＶ３の出力は、主要転送トランジスタＭ１の動作を制御するようにその主要転送トランジスタＭ１のゲートに結合されている。インバータのトランジスタＭ３及びＭ５のソースは、前述のように寄生導通を防止するようにＰｒａｉｌに結合されている。
【００２６】
図６を参照するのを続けると、ＩＶ１の出力に結合されたゲート、ＧＮＤに結合されたドレーン、及びＰｒａｉｌに結合されたソースを有するＮＭＯＳトランジスタＭ６は、回路１００がオンであるときＰｒａｉｌに対する分路を与える。トランジスタＭ７は、論理センサ回路３００が不活性状態であるとき、能動アンダシュート強化バス・スイッチ１００を通る電流の流れを可能にするダイオードとして本質的に動作する。その場合における電流の流れは、第１のインバータＩＶ１、第２のインバータＩＶ２及び第３のインバータＩＶ３を通して達成され、従って必要に応じてＭ７を通って循環させる。
【００２７】
図７に図示されているように、本発明の論理センサ回路３００は、差動増幅器回路３４０を含む差動論理デバイスである。差動増幅器回路３４０は、第１の差動比較器回路３０１及び第２の差動比較器回路３０２を含む。第１の差動比較器回路３０１は、能動アンダシュート強化バス・スイッチ１００のイネーブル・ノードＯＥＮにより、又はいくつかの他の形式の使用可能化する回路により使用可能化される。第１の差動比較器回路３０１は、比較のためノードＡ及びＧＮＤからの信号を受け取るよう設計され、そして電力線Ｖｃｃ及びＧＮＤにより給電されるのが好ましい。第１の差動比較器回路３０１は、相補出力対を「真」の出力ノードＡ′及びその相補ノードＡ′＿ＢＡＲに与える。第２の差動比較器回路３０２に対して同様に、使用可能化は、能動アンダシュート強化バス・スイッチ１００のイネーブル・ノードＯＥＮを通して、又はいくつかの他の形式の使用可能化回路を通してであるのが好ましい。第２の差動比較器回路３０２は、信号をノードＢ及びＧＮＤから受け取るよう設計され、そして電力線Ｖｃｃ及びＧＮＤにより給電されるのが好ましい。第２の差動比較器回路３０２は、相補出力対を「真」の出力ノードＢ′及びその相補ノードＢ′＿ＢＡＲに与える。
【００２８】
差動増幅器回路３４０の差動信号Ａ′、Ａ′＿ＢＡＲ、Ｂ′及びＢ′＿ＢＡＲは、ドライバ論理回路３５０への入力信号を与え、次にそのドライバ論理回路３５０を用いて、電位信号をＰｒａｉｌに出力するため用いられるドライバ回路３６０の構成要素ドライバを調整する。当業者は、論理ドライバのいずれの適切な構成がドライバ論理回路３５０と関連した出力の組を確立するため用いられ得ることを容易に認めるであろう。しかしながら、一般的に、論理センサ回路３００及びその関連のサブ回路は、動作において、ノードＡがＧＮＤの電位より低い電位にあるとき、ノードＡがＰｒａｉｌに接続されるように構成される。ノードＢがＧＮＤの電位より低い電位にあるとき、ノードＢはＰｒａｉｌに接続される。ノードＡ及びＢが両方共ＧＮＤの電位より高い電位にあるとき、ＰｒａｉｌはＧＮＤに接続される。最後に、ノードＡ及びＢが両方共ＧＮＤの電位より低い電位にあるとき、ＰｒａｉｌはＧＮＤに接続される。
【００２９】
例証のため、図７に示される特定のドライバ論理回路３５０は、Ａ′＿ＢＡＲ及びＢ′を入力として有し且つ第４のインバータＩＶ４に結合された出力を有する第１のＮＡＮＤゲートＮＡＮＤ１を含むのが好ましい。ドライバ論理回路３５０は更に、Ａ′及びＢ′＿ＢＡＲを入力として有し且つ第５のインバータＩＶ５に結合された出力を有する第２のＮＡＮＤゲートＮＡＮＤ２を含む。最後に、ドライバ論理回路３５０は、Ａ′及びＢ′を入力として有し且つ第６のインバータＩＶ６に結合された出力を有する第３のＮＡＮＤゲートＮＡＮＤ３を含む。ドライバ論理回路３５０のこの構成は、論理比較がノードＡ、Ｂ及びＧＮＤと関連した信号からなされることを保証する。
【００３０】
図７を参照するのを続けると、インバータＩＶ４−ＩＶ６の出力は、次のように別々にドライバ回路３６０に結合されている。最初に、インバータＩＶ４の出力は、ＮＭＯＳトランジスタＭ９及びＮＭＯＳトランジスタＭ１０から形成されたＡノード・コネクタ３６１に結合される。トランジスタＭ９は、Ａに結合されたドレーン、ＩＶ４の出力に結合されたゲート、及びＰｒａｉｌに結合されたソースを有する。トランジスタＭ１０は、ＯＥＮに結合されたゲート、インバータＩＶ４の出力に結合されたドレーン、及びＰｒａｉｌに結合されたソースを有する。第２に、インバータＩＶ５の出力は、ＮＭＯＳトランジスタＭ１１及びＮＭＯＳトランジスタＭ１２から形成されたＢノード・コネクタ３６２に結合される。トランジスタＭ１１は、Ｂに結合されたドレーン、ＩＶ５の出力に結合されたゲート、及びＰｒａｉｌに結合されたソースを有する。トランジスタＭ１２は、ＯＥＮに結合されたゲート、インバータＩＶ５の出力に結合されたドレーン、及びＰｒａｉｌに結合されたソースを有する。最後に、インバータＩＶ６の出力は、ＮＭＯＳトランジスタＭ１３及びＮＭＯＳトランジスタＭ１４から形成されたＧＮＤ線コネクタ３６３に結合されている。トランジスタＭ１３は、ＧＮＤに結合されたドレーン、ＩＶ６の出力に結合されたゲート、及びＰｒａｉｌに結合されたソースを有する。トランジスタＭ１４は、ＯＥＮに結合されたゲート、インバータＩＶ６の出力に結合されたドレーン、及びＰｒａｉｌに結合されたソースを有する。インバータＩＶ４−ＩＶ６は、３状態インバータであることが好ましく、各インバータはＶｃｃと直列に結合されたＰＭＯＳトランジスタを含み、従ってＯＥＮがハイであるとき、特定のインバータのＰＭＯＳトランジスタはオフであり、それによりＯＥＮがハイであり且つインバータＩＶ４−ＩＶ６の出力もまたハイであるとき、トランジスタＭ１０、Ｍ１２及びＭ１４に関して短絡状態を防止することに注目することは重要である。
【００３１】
第１の差動比較器回路３０１の好適な設計の詳細が図８に図示されている。図８はノードＡの信号と関連した比較器回路を図示し説明するが、第２の差動比較器回路３０２は、ノードＢの信号と関係した差動信号を生成する同じ方法で構成され得る。第１の差動比較器回路３０１の典型的設計のため、その動作は、イネーブル・ノードＯＥＮに印加された信号により調整されることに注目されたい。特に、ＰＭＯＳトランジスタＭ１５、Ｍ１７及びＭ２３は、ノードＯＥＮにおける論理「ハイ」が第１の差動比較器回路３０１を使用不能化するようにそのノードＯＥＮに結合されたそれらの制御ゲートを有する。ダイオード−ワイヤドされたＰＭＯＳトランジスタＭ１６、Ｍ１８及びＭ２４は、イネーブリング信号が印加されたときプルアップ・トランジスタを高電位電力線Ｖｃｃに結合するのを可能にする。差動ＰＭＯＳトランジスタ対Ｍ１９及びＭ２０は、第１の差動比較器回路３０１の全線差動信号出力を、Ａ及びＧＮＤのそれぞれに印加される信号の関数として与える。そのことについて、Ｍ１９のゲートはＡに結合され、一方Ｍ２０のゲートはＧＮＤに結合される。Ｍ１９のドレーンは、ダイオード−ワイヤドされたＮＭＯＳトランジスタＭ２１のドレーンに結合され、そしてＭ２０のドレーンは、ダイオード−ワイヤドされたＮＭＯＳトランジスタＭ２２のドレーンに結合される。
【００３２】
図８を参照するのを続けると、プルダウンＮＭＯＳトランジスタＭ２５は、第１の差動比較器回路３０１の相補出力信号対を実効的に調整する。特に、第１の差動比較器回路３０１が使用可能にされるとき、トランジスタＭ２３及びＭ２４を備えるプルアップ分岐はオンとなる。Ｍ２５がオフである場合、インバータＩＶ７への信号は、全線Ｖｃｃ電位に対応する論理ハイに対して実質的に等価である。Ｍ２５がオフである場合、インバータＩＶ７への信号は、全線ＧＮＤ電位に対応する論理ローに対して実質的に等価である。従って、トランジスタＭ２０がオンである場合、トランジスタＭ２０は、論理ロー信号をＩＶ７に供給するようにＭ２５をターン・オンする。差動トランジスタＭ２０をターン・オンするため、ＧＮＤでの電位は、一般的に所望されるように、ノードＡでの電位より低いことが必要である。しかしながら、アンダシュート状態がノードＡで生じるとき、トランジスタＭ１９はターン・オンし、トランジスタＭ２０はターン・オンしない。ＩＶ７に印加される信号を決定するノードＡの電位とＧＮＤの電位との差異は、トランジスタＭ１９及びＭ２０の感度の関数としてユーザにより選択可能である。図４の回路は電圧状態をトランジスタＭ１のバルクに与えたのに対し、本発明の回路は、そのバルクを最も低い電位により確実に且つより迅速に結合する論理状態出力を与える。本発明の目的のため、約０．００２Ｖの、ノードＡ又はノードＢでのアンダシュートは、Ｐｒａｉｌへの結合をトリガするのに十分であり得ることが観察された。
【００３３】
本発明と図４の従来技術との相違は、疑似線Ｐｒａｉｌに印加される信号のドライブにある。特に、従来技術がアンダシュート状態をＶｔ差のオーダで要求したのに対し、差動比較器の使用は、比較的により小さい差異が、Ｐｒａｉｌが最も低い電位を有するノード又は線に強く結合されることを保証する全線論理信号をトリガするのを保証する。その機会は、初期に差動トランジスタ対Ｍ１９及びＭ２０を通して確立され、その差動トランジスタ対Ｍ１９及びＭ２０の出力は、ノードＡ′へのインバータＩＶ７の出力の全線信号と、ノードＡ′＿ＢＡＲへのインバータＩＶ８を介したその相補出力とである。更に、回路１００の増大した感度は、アンダシュート事象中に従来のスイッチ回路で生じる漏れと比較したとき、そのようなアンダシュート事象中にデバイスを通した漏れがより少ないことをもたらす。
【００３４】
図８に示されるタイプの１対の差動回路を含む図７に示される能動論理センサ回路３００は、次のとおり動作する。能動論理センサ回路３００が使用可能にされたとき、Ａでの信号の電位は、第１の差動比較器回路３０１によりＧＮＤの電位と比較される。Ａの電位がＧＮＤの電位より低いとき、Ａ′は論理ローであり、Ａ′＿ＢＡＲは論理ハイである。Ａの電位がＧＮＤの電位に等しいかそれより高いとき、Ａ′は論理ハイであり、Ａ′＿ＢＡＲは論理ローである。同時に、Ｂでの信号の電位が、第２の差動比較器回路３０２によりＧＮＤの電位と比較される。Ｂの電位がＧＮＤの電位より低いとき、Ｂ′は論理ローであり、Ｂ′＿ＢＡＲは論理ハイである。Ｂの電位がＧＮＤの電位に等しいかそれより高いとき、Ｂ′は論理ハイであり、Ｂ′＿ＢＡＲは論理ローである。Ａでのアンダシュート状態が存在するケースであるように、Ａ′が論理ローであり且つＢ′が論理ハイである例を取ると、論理ドライブ回路３５０が次のとおり動作する。最初に、ＮＡＮＤ１は論理ローを出力し、ＩＶ４は論理ハイを出力し、そしてトランジスタＭ９のゲートはハイであり、それにより回路３６１はＰｒａｉｌ、従って転送トランジスタＭ１のバルクに対して、ノードＡと関連した電位を導通させるように活性状態となる。同時に、ＮＡＮＤ２の出力はハイであり、インバータＩＶ５の出力はローであり、回路３６２は不活性状態である。同様に、ＮＡＮＤ３の出力はハイであり、インバータＩＶ６の出力はローであり、そして回路３６３もまた不活性状態である。
【００３５】
アンダシュートがＢで存在するがＡでは存在しない状態に対して、Ａ′は論理ハイであり、Ｂ′は論理ローであり、そして論理ドライバ回路３５０は次のとおり動作する。最初に、ＮＡＮＤ１は論理ハイを出力し、ＩＶ４は論理ローを出力し、そしてトランジスタＭ９のゲートはローであり、それにより回路３６１が不活性状態である。同時に、ＮＡＮＤ２の出力がローであり、インバータＩＶ５の出力はハイであり、そして回路３６２は、Ｐｒａｉｌ、従って、転送トランジスタＭ１のバルクに対して、ノードＢと関連した電位を導通させるように活性状態になる。第１の例におけるように、ＮＡＮＤ３の出力がハイであり、インバータＩＶ６の出力がローであり、そして回路３６３もまた不活性状態である。
【００３６】
ノードＡ又はノードＢのいずれにもアンダシュート状態が存在しない最後の例においては、回路３００は次のとおり動作する。最初に、ＮＡＮＤ１は論理ハイを出力し、ＩＶ４は論理ローを出力し、そしてトランジスタＭ９のゲートはローであり、それにより回路３６１は不活性状態である。同時に、ＮＡＮＤ２の出力もまたハイであり、インバータＩＶ５の出力はローであり、そして回路３６２は不活性状態である。最後に、ＮＡＮＤ３の出力はハイであり、インバータＩＶ６の出力はローであり、そして回路３６３は活性状態にされ、それによりＰｒａｉｌの電位結合は、転送トランジスタＭ１のバルクに印加される電位がＧＮＤの電位であるようになる。
【００３７】
本発明が特定の実施形態を参照して説明されたが、全ての修正、変形及び等価物は特許請求の範囲内にあると考えられることを理解すべきである。
【図面の簡単な説明】
【図１】図１は、ＣＭＯＳトランジスタ対を転送デバイスの主要転送要素として有する従来技術の転送ゲートの単純化した概略図である。
【図２】図２は、単一のエンハンスメント−モードＮＭＯＳトランジスタを転送デバイスとして有する従来技術の転送ゲートの単純化した概略図である。
【図３】図３は、直列接続のＭＯＳトランジスタを転送デバイスの主要転送要素として有する従来技術の転送ゲートの単純化した図である。
【図４】図４は、ある一定の状態下におけるアンダシュート回避のための受動システムを含む従来技術の転送ゲートの単純化した図である。
【図５】図５は、本発明の能動耐アンダシュートＦＥＴスイッチ回路の概略ブロック図であり、論理センサ回路及び制御器と組み合ったＮＭＯＳトランジスタを、拡張した回路に結合可能であるバス・スイッチの主要転送要素として示す。
【図６】図６は、本発明の能動耐アンダシュートＦＥＴスイッチの単純化した概略図であり、デバイスのイネーブル回路のある程度の詳細を示す。
【図７】図７は、本発明の能動差動論理センサ回路の好適な構成の単純化した概略図であり、本発明の１対の差動比較器サブ回路を示す。
【図８】図８は、本発明の１対の差動比較器サブ回路の一方の好適な構成の概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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