(57)【特許請求の範囲】
【請求項１】
入力端子に入力される電圧に基づいて、出力端子に略対称的なレールツーレール出力電圧を出力するＣＭＯＳ出力回路を有する半導体装置であって、
ドレインが前記出力端子に接続され、ゲートが前記入力端子に接続され、ソースが電源ＶCCに接続される第１の電界効果デバイスと、
前記第１の電界効果デバイスに対して相補的であり、ドレインが前記出力端子に接続され、ソースが電源ＶEEに接続される第２の電界効果デバイスと、を備えた出力段と、
前記第２の電界効果デバイスのゲートに接続され、前記第１の電界効果デバイスにおける電流と前記第２の電界効果デバイスにおける電流の和が、前記出力段の動作中に、所定の定数に略等しいように、前記第２の電界効果デバイスを駆動する出力シンク回路と、を備え、
前記出力シンク回路は、
ゲートが前記入力端子と前記第１の電界効果デバイスのゲートに接続され、ソースが電源ＶCCに接続される第３の電界効果デバイスと、
入力端子が前記第３の電界効果デバイスのドレインに接続されるカレントミラー回路と、
電源ＶCCと電源ＶEEの間に直列に接続される第１の電流源、第１のダイオード、及びダイオード接続された第４の電界効果デバイスと、
ゲートが前記第１の電流源と前記第１のダイオードの接続ノードに接続され、ドレインが電源ＶCCに接続される第５の電界効果デバイスと、
ドレインが前記第５の電界効果デバイスのソースに接続され、ソースが電源ＶEEに接続される第６の電界効果デバイスと、
電源ＶCCと前記第６の電界効果デバイスのドレイン及び前記カレントミラー回路の他方の端子の接続ノードの間に直列に接続される第２の電流源、第２のダイオード、及びダイオード接続された第７の電界効果デバイスと、を備え、
前記第２のダイオードと前記第７の電界効果デバイスのドレインの接続ノードが、前記第２の電界効果デバイスのゲートに接続される、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＭＯＳ出力回路に関する。
【０００２】
【従来の技術】
電子デバイスにおける演算増幅器には、特定用途において増幅器に接続される追加デバイスを駆動するための出力段が備えられている。広範な用途に適するように、かかる出力段に、比較的大きくかつ対称な出力スイング、好ましくはレールツーレール等の各種特徴を設けることが好ましい。また、かなりの容量分を有する負荷を駆動するために、相当量の電流を供給すると共にシンクさせることが可能な出力を有することも望ましい。さらに、出力は、比較的低い静的電力を消費し、かかる負荷の非駆動時の電力消費を最小に抑えるべきである。明らかに、安定性、製造性等他の特徴も重要な考慮事項である。
【０００３】
１ボルトで動作可能な大部分の従来技術による出力段は、プッシュプルクラスＡ出力段である。この場合、プルアップデバイスまたはプルダウンデバイスは、電流源であり、他のデバイスは、ソース接地構成に構成される。この結果、大きな出力負荷の駆動における電力損失が高レベルになる。
【０００４】
出力段における電力損失を最小に抑えるために、クラスＡＢ段がしばしば用いられる。かかる段は、比較的低い零入力電力損失を有するが、依然として大量の電流を駆動することが可能である。
【０００５】
バイポーラ技術において、低電圧プッシュプル出力段は、概して、出力トランジスタへのベース電流駆動の制御に頼っている。バイポーラトランジスタは、電流駆動デバイスであるため、制御された電流源でベースが駆動される場合、デバイスの出力電流を制御することができる。コレクタ電流は、指数的にベース−エミッタ電圧に依存するため、ベース−エミッタ電圧における小さな変化で、出力電流における大きな変化を実現することができる。したがって、１ボルトで動作可能なバイポーラ設計では、回路をデバイスのベース電流駆動を制御するよう設計し、さらにまた高出力電流を達成することができる。しかし、ＣＭＯＳ回路において、出力電流の量は、厳密に、デバイスのゲートとソース間の電圧量（ＶGS）の関数であるため、このような技術は有効ではない。
【０００６】
ＣＭＯＳプッシュプル出力段は、概して、１つのトランジスタが直接出力段の入力から駆動され、相補的なトランジスタが出力回路ネットワークによって駆動されるよう設計される。しかし、従来のＣＭＯＳ出力回路は、従来のＣＭＯＳ出力回路ネットワークが、対称な出力の生成に十分なほど強く相補的なトランジスタを駆動する場合もあり、またしない場合もあるという点において問題がある。この問題は、１ボルト等低電圧では、さらに大きくなる。
【０００７】
図１（従来技術）は、従来のＣＭＯＳ出力段１００の概略図である。従来の出力段１００は、プッシュプル構成にセットされた、Ｐチャネルトランジスタ１０２と、Ｎチャネルトランジスタ１０４を備える。さらに、出力段１００は、Ｐチャネルトランジスタ１０６と、Ｎチャネルトランジスタ１０８、１１０、および１１２、ならびに電流源１１４と、を備える。
【０００８】
従来の出力段１００は、１Ｖ  ＣＭＯＳプッシュプル出力段の一例である。本質的に、Ｐチャネルトランジスタ１０２のドレインおよびＮチャネルトランジスタ１０４は、共に接続される。さらに、Ｐチャネルトランジスタ１０２のソースは、正の電源Ｖccに接続される一方で、Ｎチャネルトランジスタ１０４のソースは、負の電源ＶEEに接続される。このようにして、従来の出力段１００は、負荷が出力に配置されるまで、ほぼレーツツーレール性能を達成する。
【０００９】
【発明が解決しようとする課題】
負の駆動能力を提供するには、従来の出力段１００は、高い静的電流において動作しなければならない。電流源１１４は、ＮＭＯＳトランジスタ１０８および１０４の面積比と共に、出力段の最大シンク電流能力をセットする。ＮＭＯＳ１０４における出力シンク電流は、ＮＭＯＳトランジスタ１１０および１１２へのバイアスを制御するレプリカＰＭＯＳトランジスタ１０６によって制御される。ＮＭＯＳ１１０は、次に、出力ＮＭＯＳ１０４へのバイアスを変調する。回路１００の出力駆動能力は、ＰＭＯＳ１０２におけるドレイン電流がそのＶGSによってのみ制限されるため、対称ではなく、一方、ＮＭＯＳ１０４は、Ｉ114（（Ｗ／Ｌ104）／（Ｗ／Ｌ108））を運ぶことができるだけである。これにより、出力段１００とともに正しく機能する応用回路のタイプが制限される。
【００１０】
上記を鑑みて、必要とされるのは、略レールツーレール性能を提供し、負の駆動能力を提供するのに高い静的電流を必要としない出力段である。さらに、出力段は、単一のＶGS電圧よりもわずかに高い電圧等、低い供給電圧から動作可能であるべきである。
【００１１】
【課題を解決するための手段】
本発明は、本質的にレールツーレール性能を提供し、かつ単一のＶGS電圧よりもわずかに高い電圧まで下げた供給電圧から動作する出力段を提供することで、この必要性に対処するものである。
【００１２】
【発明の実施の形態】
一実施形態において、低電圧動作に適し、かつ本質的に対照的なレールツーレール出力電圧を提供することが可能な出力段が開示される。本出力段は、第１のドレイン、第１のゲート、および電源ＶCCに接続される第１のソースを有する第１の電界効果デバイスを含む。本出力段は、第１の電界効果デバイスに対して相補的であり、第２のドレイン、第２のゲート、および公称電圧ＶEEを有する電源に接続される第２のソースを備える第２の電界効果デバイスをさらに含む。さらに、第２のドレインは、第１のドレインに接続される。また、本出力段には、第２の電界効果デバイスに接続される出力シンク回路が含まれる。出力シンク回路は、第１の電界効果デバイスにおける電流と第２の電界効果デバイスにおける電流の積が、出力段の動作中に、所定の定数に概ね等しいように、第２の電界効果デバイスを駆動する。
【００１３】
別の実施形態において、略レールツーレール出力電圧を提供可能な低電圧増幅器の出力段から出力信号を提供する方法が開示される。本方法は、第１のドレイン、第１のゲート、および電源ＶCCに接続される第１のソースを有する第１の電界効果デバイスに入力信号を提供することを含む。次に、出力シンク回路を利用して、第１の電界効果デバイスにおける電流と第２の電界効果デバイスにおける電流の積が、増幅器の動作中に、所定の定数に概ね等しいように、相補的な第２の電界効果デバイスが駆動される。
【００１４】
さらに別の実施形態において、低電圧動作増幅器用の出力段を備える特定用途向け集積回路（ＡＳＩＣ）が開示される。ＡＳＩＣは、第１のドレイン、第１のゲート、および電源ＶCCに接続される第１のソースを有する第１の電界効果デバイスを備える。ＡＳＩＣは、第１の電界効果デバイスに対して相補的であり、第２のドレイン、第２のゲート、および公称電圧ＶEEを有する電源に接続される第２のソースをさらに備える。さらに、第２のドレインは、第１のドレインに接続される。また、本出力段には、第２の電界効果デバイスに接続される出力シンク回路が含まれる。出力シンク回路は、第１の電界効果デバイスにおける電流と第２の電界効果デバイスにおける電流の積が、出力段の動作中に、所定の定数に概ね等しいように、第２の電界効果デバイスを駆動する。
【００１５】
演算増幅器出力段は、本発明のさらなる実施形態において開示される。演算増幅器出力段は、第１の入力信号および第２の入力信号を受け取るプッシュプル出力回路を備え、第１の入力信号は、入力信号ＶINによって提供される。また、演算増幅器出力段には、第２の入力信号をプッシュプル出力回路に提供する出力シンク回路が備えられる。
【００１６】
最後に、低入力電圧での動作に適し、かつ略対称なレールツーレール出力電圧を提供可能な演算増幅器が開示される。演算増幅器は、入力段と、該入力段に接続される出力段と、を備える。さらに、出力段は、出力シンク回路ネットワークを備える。
【００１７】
有利なことに、本発明は、本質的なレールツーレール性能を提供し、負の駆動能力を提供するために、高い静的電流を必要としない。さらに、本発明の出力段は、単一のＶGS電圧よりもわずかに高いほどの低供給電圧から動作可能である。
【００１８】
【実施例】
本質的に対称なレールツーレール性能を達成し、かつ単一のＶGS電圧よりもわずかに高い電源で動作可能な出力段を提供する発明が、開示される。以下の説明において、本発明の完全な理解を提供するために、多数の具体的な詳細が記載される。しかし、当業者には、これら具体的な詳細のすべてまたはいくつかなしでも、本発明を実施しうることが理解されよう。他の例では、本発明を不必要に曖昧にしないために、周知の工程ステップについては詳細に説明していない。
【００１９】
図１については、従来技術に関して説明した。図２は、本発明の一実施形態による演算増幅器２００を示すブロック図である。演算増幅器２００は、入力段２０２と、出力段２０４と、を備える。
【００２０】
動作において、入力段２０２は、差分入力信号ＶINを受け取る。次に、入力段２０２は、差分入力信号を単一の出力段入力信号に変換してから、出力段入力信号を出力段２０４に与える。出力段２０４は、出力段入力信号を受け取り、これを増幅された出力電圧ＶOに変換する。
【００２１】
出力段２０４は、本質的にレールツーレール性能を提供し、かつ概ね単一のＶGS電圧と同程度に低い電源で動作可能である。次により詳細に説明するように、出力段２０４は、出力シンク回路を利用して、この機能性を達成する。
【００２２】
図３は、本発明の一実施形態による出力段２０４のブロック図である。出力段２０４は、プッシュプル出力３００と、出力シンク回路３０２と、を備える。使用中、プッシュプル出力３００は、２つの入力信号を受け取る。一方の信号は、ソースＶINから受け取られ、他方の信号は出力シンク回路３０２から受け取られる。
【００２３】
図３に示すように、プッシュプル出力３００の一方の側は、ソース信号ＶINによって直接駆動される一方で、他方の側は出力シンク回路３０２によって制御される。結果として、１ボルトで駆動されると、対称なレールツーレールの出力を提供する出力段２０４になる。
【００２４】
次に、図４を参照して、本発明の一実施形態による出力段４００を示す。出力段４００は、出力シンク回路３０２と、Ｐチャネルトランジスタ４０２およびＮチャネルトランジスタ４０４を含むプッシュプル出力３００と、を備える。Ｐチャネルトランジスタ４０２のソースはＶCCに接続される一方で、Ｎチャネルトランジスタ４０４のソースはＶEEに接続される。最後に、Ｐチャネルトランジスタ４０２およびＮチャネルトランジスタ４０４双方のドレインは、共に接続される。
【００２５】
使用中、Ｐチャネルトランジスタ４０２は、ソース電圧ＶINによって直接駆動される一方で、Ｎチャネルトランジスタ４０４は、出力シンク回路３０２によって駆動される。プッシュプル出力を提供するために、Ｐチャネルトランジスタ４０２およびＮチャネルトランジスタ４０４における電流は、共に乗算されたときに、常に定数に等しい。
【００２６】
したがって、本発明は、Ｐチャネルトランジスタ４０２を直接ソース電圧ＶINを用いて駆動され、かつＰチャネルトランジスタ４０２およびＮチャネルトランジスタ４０４における電流の積が、常に所定の定数に等しいように、出力シンク回路を用いてＮチャネルトランジスタを駆動する。換言すれば、Ｐチャネルトランジスタ４０２における電流が増大すると、Ｎチャネルトランジスタ４０４における電流が低減し、またその逆の場合も同様である。当業者には、同様のアプローチは、電圧ＶINをＮＭＯＳトランジスタ４０４のゲートに接続し、出力ソース回路にＰＭＯＳ４０２を駆動させるものであることが理解されよう。
【００２７】
図５は、本発明の一態様による出力段５００の概略図である。出力段５００は、Ｐチャネルトランジスタ４０２およびＮチャネルトランジスタ４０４を有するプッシュプル出力３００と、出力シンク回路３０２と、Ｐチャネルトランジスタ５０２、５０４、および５０６と、を備える。
【００２８】
Ｐチャネルトランジスタ４０２は、共通ソース構成に構成される。Ｐチャネルトランジスタ５０２は、トランジスタ４０２における電流を６：１等所定の比にトラックするために、Ｐチャネルトランジスタ４０２を複製するよう構成される。このため、Ｐチャネルトランジスタ４０２には、Ｐチャネルトランジスタ５０２における電流の６倍の電流がある。この電流は、次に、出力シンク回路３０２に送られ、次により詳細に説明するように、トランジスタ４０２および４０４の上述した電流の一定の積を提供する。
【００２９】
出力シンク回路３０２は、ＶGS電圧のループを備える。図５の左側から開始して、Ｎチャネルトランジスタ５０８は、１つのＶGSを提供するダイオード接続に接続され、ダイオード５１０は、ノードｎ６へのダイオード１つ分の電圧変化を提供する。Ｎチャネルトランジスタ５０８およびダイオード５１０は双方とも電流Ｉを有する。したがって、ノードｎ６は、本質的に１つのＶGSと１つのダイオード降下とを有するバイアスノードである。次に、ノードｎ６においてＮチャネルトランジスタ５１２のゲートからソースには、１つのＶGS降下がある。Ｎチャネルトランジスタ５１４は、ソースからノードｎ１３へのゲートに、１つのＶGS上昇を提供する。次に、ダイオード５１６からの１つのダイオード降下する。最後に、Ｎチャネルトランジスタ４０４は、１つのＶGS降下を提供する。
【００３０】
したがって、ＶGS電圧のループを通ると、Ｎチャネルトランジスタ５０８についてのＶGSに、ダイオード５１０のダイオード降下を加え、Ｎチャネルトランジスタ５１２のＶGSを差し引き、Ｎチャネルトランジスタ５１４のＶGSを加え、ダイオード５１６のダイオード降下を差し引き、Ｎチャネルトランジスタ４０４のＶGSを差し引き、これらはすべて、以下の式に記載のように、ゼロに等しい。
【００３１】
（１）  （ＩP/3−Ｉ）／（Ｗ／Ｌ512）＝ＩD512
（２）  ＩD＝ＩD0（Ｗ／Ｌ）ｅｘｐ（Ｖ88／ｎＶT）ｅｘｐ（−ＶS／ＶT）−ｅｘｐ（−Ｖd／ＶT）
（３）  ｎＶTｌｎ（Ｉ／（ＩD0（Ｗ／Ｌ508））＋ＶTｌｎ（Ｉ／ＩS）−ｎＶTｌｎ（（ＩP/3−Ｉ）／（ＩD0（Ｗ／Ｌ512）））＋ｎＶTｌｎ（２Ｉ／（ＩD0（Ｗ／Ｌ514）））−ＶTｌｎ（２Ｉ／２Ｉs）−ｎＶTｌｎ（ＩN／（ＩD0（Ｗ／Ｌ404）））＝０
（４）  ２Ｉ2／（（Ｗ／Ｌ508）（Ｗ／Ｌ514））＝（（ＩP/3−Ｉ）（ＩN））／（（Ｗ／Ｌ512）（Ｗ／Ｌ404））
Ｋ1?（（ＩP）（ＩN））／（Ｋ2）――＞プッシュプルアクション
零入力点において、ＩP＝ＩN＝ＩQ
上記式では、すべてのＭＯＳＦＥＴが副閾値領域において動作するものと仮定している。零入力電流ＩQを計算するには、以下の式を用いることができる。
【００３２】
（５）（２Ｉ2）／（（Ｗ／Ｌ508）（Ｗ／Ｌ514））＝（（１／３）（ＩQ2）−（ＩQ）（Ｉ）／（（Ｗ／Ｌ512）（Ｗ／Ｌ404））
――＞（１／３）（ＩQ2）−（ＩQ）（Ｉ）−（２Ｉ2）／（（（Ｗ／Ｌ512）（Ｗ／Ｌ404））／（（Ｗ／Ｌ508）（Ｗ／Ｌ514）））＝０
これは、二次方程式を用いて解くことができる。
【００３３】
飽和で動作しているＭＯＳＦＥＴについて、同様の式を導き出すことが可能である。本質的に、飽和において、
（１）ＩN＋ＩP＝Ｋ
式中、Ｋは定数の値である。
【００３４】
上記式からわかるように、ダイオード５１０および５１６は、互いに相殺される。この主な目的は、ノードｎ１０におけるＮチャネルトランジスタ５１２及び５１４のソースにおいて電圧を生成することで、電流源が動作できるように、電流を生成することである。代替の実施形態において、ダイオード５１０および５１６は、本質的に同じ機能を行う抵抗で、置き換えされてもよい。
【００３５】
上記式（３）を参照して、Ｎチャネルトランジスタ５０６および５０４によってセットされるＩ2の２倍をＮチャネルトランジスタ５０８および５１４のサイズで除算したものは、Ｐチャネルトランジスタ４０２における電流であるＩPを、Ｎチャネルトランジスタ４０４における電流であるＩNで乗算して、それをトランジスタ４０２、５０２、５２０、および５２２の比から導き出される３で除算し、それにトランジスタ４０２および４０４のサイズを乗算したものに等しい。このため、対称なレールツーレールプッシュプル出力が達成される。
【００３６】
使用中、出力段５００は、図２に示すように、入力段の出力に接続され、Ｐチャネルデバイスは直接接続される。出力シンク回路３０２は、プッシュプル出力が達成されるように、出力Ｎチャネルトランジスタ４０４をどのようにバイアスするかを決定する。
【００３７】
本発明において、両方のレールの間にＶGS１つ分プラスＶDsat２つ分しかない。したがって、本発明は、１ボルト未満で動作する。
【００３８】
さらに、従来の出力段とは異なり、本発明は、Ｎチャネルトランジスタ４０４のゲート電圧を略ＶCCに駆動することができる。例えば、トランジスタ４０２がオフになると、トランジスタ４０２のゲート電圧がＶCCに近くなるため、トランジスタ５０２における電流が低減する。しかし、トランジスタ５０４は、２Ｉでバイアスされる一方で、トランジスタ５１８はＩでバイアスされる。このため、トランジスタ４０４のゲートにおける電圧は、トランジスタ５０４の飽和電圧プラスダイオード５１６のダイオードドロップ分まで増大する。したがって、増幅器が開ループである（すなわち、差分入力電圧が大きい）場合に、出力が非常に強く駆動されると、トランジスタ４０４のゲートにおける電圧は、劇的に増大し、それにより非常に良好な出力駆動を提供する。
【００３９】
ここでも、ＮＭＯＳ４０４を制御するために、出力段５００を出力シンク回路と共に説明したが、代替のアプローチは、回路３０２と同様の出力ソース回路を用いてＰＭＯＳ４０２を駆動し、かつＮＭＯＳ４０４を入力ＶINから直接駆動するというものであることに留意されたい。
【００４０】
本発明について、いくつかの好ましい実施形態に関して説明したが、本発明の範囲内にありうる多くの代替、変更、および均等物がある。また、本発明の代替方法および装置が数多くあることにも留意されたい。したがって、以下に添付する特許請求の範囲は、本発明の精神および範囲内にあるかかるすべての代替、変更、および均等物を包含するものと解釈されるよう意図される。
【図面の簡単な説明】
【図１】従来の出力段の概略図である。
【図２】本発明の一実施形態による演算増幅器を示すブロック図である。
【図３】本発明の一実施形態による出力段のブロック図である。
【図４】本発明の一態様による出力段の概略図である。
【図５】本発明の別の態様による出力段の概略図である。
【符号の説明】
１００  ＣＭＯＳ出力段
１０２、４０２、５０２、５０４，５０６  Ｐチャネルトランジスタ
１０４、１０８、１１０、１１２、４０４、５０４、５０６、５０８，５１２、５１４  Ｎチャネルトランジスタ
１１４  電流源
２００  演算増幅器
２０２  入力段
２０４  出力段
３００  プッシュプル出力
３０２  出力シンク回路
４００、５００  出力段
５１０，５１６  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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