(57)【特許請求の範囲】
【請求項１】
第１シフトレジスタと、ビット単位アドレス可能な第２シフトレジスタと、ロードシフトレジスタとを具え、パラレルデータストリームをシリアルデータストリームに変換するための回路装置であって、
前記第１シフトレジスタ内で、前記パラレルデータストリームが、外部から供給されるプロセッサクロックに基づいてビットフレームに記憶され、前記第１シフトレジスタは、前記記憶されたデータのビット単位走査によってシリアルデータストリームを供給し、当該シリアルデータストリームは、前記第２シフトレジスタの互いにパラレルに配置されたメモリセルに当てはめられ、前記第２シフトレジスタから、前記第２シフトレジスタに記憶されているデータはシリアルクロックに基づいてシリアルで読み取られ、前記第２シフトレジスタは前記シリアルデータストリームを供給し、
前記第２シフトレジスタは前記ロードシフトレジスタに割り当てられ、当該ロードシフトレジスタは、有効な記憶データを具備する前記第２シフトレジスタのメモリセルと、データで新しく書き込まれるべきメモリセルとの境界を絶えずマークするレベル指示情報を生じ
且つ、前記第１シフトレジスタにより供給された前記データの前記第２シフトレジスタへの前記記憶は、前記第２シフトレジスタの全メモリセルに存在し、前記第１シフトレジスタにより供給されたビットが、データで新しく書き込まれるべき前記第２シフトレジスタのメモリセルであって、前記レベル指示情報に最も近く、有効なデータで書き込まれたメモリセルに隣接するメモリセルに記憶されるようにレベル指示情報に基づいて行われる、
ことを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
カウンタが設けられ、当該カウンタは、前記プロセッサクロック及びビットフレーム幅に基づいて、前記ロードシフトレジスタ及び前記第１シフトレジスタにシフト信号を供給し、その結果、前記レベル指示情報が前記第２シフトレジスタに記憶される各ビットに従って訂正され、且つ前記第１シフトレジスタが次のビットを供給し、
且つ、前記ロードシフトレジスタは、前記シリアルクロックを受け取り、各ビットが前記第２シフトレジスタからシリアルで読み取られた後に、シリアルクロックの受け取りに応じて前記レベル指示情報を訂正する、
ことを特徴とする回路装置。
【請求項３】
請求項２に記載の回路装置において、
前記第１シフトレジスタの全メモリセルは、個々に読み取り可能であること、
各シフトプロセスに対し、前記第１シフトレジスタの最後のメモリセルのビットが前記第１メモリセルに書き込まれること、
論理ビットフレーム幅であって、当該論理ビットフレーム幅で前記回路装置は動作し、物理ビットフレーム幅であって、当該物理ビットフレーム幅でビットは前記第１シフトレジスタにパラレルで当てはめられ、前記物理ビットフレーム幅に従って前記第１シフトレジスタは物理ビットフレームを有するものである物理ビットフレーム幅と離れている論理ビットフレーム幅においては、フレーム論理回路は、前記パラレルビットの各書き込みプロセスで、前記ビットフレーム幅に従って複数のビットが記憶されるように前記論理ビットフレーム幅を前記物理ビットフレーム幅に適合させること、且つ
シフトプロセスでは、次に走査されるビットが絶えずトラッキングされ、次の走査プロセスで読み取られること
を特徴とする回路装置。
【請求項４】
請求項１に記載の回路装置において、
前記第１シフトレジスタにより供給されるビットが記憶される前記第２シフトレジスタのメモリセルは、前記レベル指示情報に従ってアドレッシングされることを特徴とする回路装置。
【請求項５】
請求項１に記載の回路装置において、
前記第１又は第２シフトレジスタのメモリセルがこれ以上データを取ることができないとき、前記回路装置は”レジスタフル(register-full)”信号を発生し、前記第１及び第２シフトレジスタの双方、又はいずれか一方の既定数のメモリセルが空であるとき、前記回路装置はデータ要求信号を発生することを特徴とする回路装置。
【請求項６】
請求項５に記載の回路装置において、
前記プロセッサクロック及び前記データ要求信号に従って前記シリアルクロックを発生するクロック発生器を具備することを特徴とする回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パラレルデータストリームをシリアルデータストリームへ変換し、データストリームの中間記憶領域及びクロック供給に関し、シリアルデータストリームをパラレルデータストリームへ逆変換する回路装置に関する。
【０００２】
パラレル／シリアル変換する既知の回路装置において、メモリ制御が必要とされるので、ポインタは次のスタックとして書き込まれるべきスタックを示し、他のポインタは次のスタックとして読み取られるべきスタックを示す。両方のフィールドへの同時アクセスは不可能である。その上、上記メモリ装置を異なるビットフレーム幅に適応させることは不可能である。すなわち、利用可能なメモリ配置が完全に利用可能となるわけではない。必要とされるシーケンシャル処理が原因により、このような装置はそんなに速くない。その上、ソフトウェアを頻繁に使用、すなわちプロセッサを頻繁に使用する必要があり、これは他のタスクを通常実行しなければならないプロセッサにとって負担である。
【０００３】
本発明の目的は、できる限り素早く動作し、最小限のソフトウェア制御を必要とし、及びビットフレーム幅が関係するかぎり柔軟に使用可能な、パラレル／シリアル変換及びシリアル／パラレル変換する回路装置を提供することである。
【０００４】
パラレル／シリアル変換する回路装置において、本目的は、
第１シフトレジスタが設けられ、第１シフトレジスタ内で、パラレルデータストリームが、外部から供給されるプロセッサクロックに基づいてビットフレームに記憶され、第１シフトレジスタは、記憶されたデータのビット単位走査によってシリアルデータストリームを供給し、シリアルデータストリームは、第２シフトレジスタの互いにパラレルに配置されたメモリセルに当てはめられ、第２シフトレジスタから、第２シフトレジスタに記憶されているデータはシリアルクロックに基づいてシリアルで読み取られ、第２シフトレジスタはシリアルデータストリームを供給し、
第２シフトレジスタはロードシフトレジスタに割り当てられ、ロードシフトレジスタは、有効な記憶データを具備する第２シフトレジスタのメモリセルと、データで新しく書き込まれるべきメモリセルとの間の境界を絶えずマークするレベル指示情報を生じ
且つ、第１シフトレジスタにより供給されたデータの第２シフトレジスタへの記憶は、第２シフトレジスタの全メモリセルに存在し、第１シフトレジスタにより供給されたビットが、データで新しく書き込まれるべき第２シフトレジスタのメモリセルであって、レベル指示情報に最も近く、有効なデータで書き込まれたメモリセルに隣接するメモリセルに記憶されるようにレベル指示情報に基づいて行われる
ことで解決される。
【０００５】
この回路装置は、中心素子として第１及び第２シフトレジスタを有する。マイクロプロセッサにより規定クロックで供給されるパラレルデータは、第１シフトレジスタへパラレルに書き込まれる。
【０００６】
例えばこのプロセッサクロックから得られるシリアルクロックに依存する場合、第１シフトレジスタに記憶されるビットは、ビット単位でシリアルに走査される、すなわち、フレームのビットが第２シフトレジスタに連続し、且つ個別に送信される。第２シフトレジスタは、書き込み目的で個別にアドレッシング可能なメモリセルを有する。各個別ビットに対し、どのメモリセルが前記ビットで書き込まれるべきであることを自由に決定可能である。この決定を行うために、第２シフトレジスタは、レベル指示情報を有するロードシフトレジスタに割り当てられる。これは、例えばこのロードシフトレジスタのメモリセルを介してシフトされるビットでもよい。このレベル指示情報は、第１シフトレジスタから既にビットで有効に書き込まれた第２シフトレジスタにおけるメモリセルと、既に書き込まれたがその内容はまだ有効でないメモリセルとの間の境界の場所に関する情報を絶えず提供する。このレベル指示情報は、第１シフトレジスタから来るビットで、次のセルとして書き込まれるべきメモリセルもマークする。第１シフトレジスタから来るビットの記憶は、これによって、このレベル指示情報に依存して行われる。
【０００７】
第２シフトレジスタからデータを読み取ることは、第１シフトレジスタがロードされるクロックとは基本的に独立したシリアルクロックに依存して行われる。
【０００８】
この装置は、何らかの形で利用可能であるか又はこの装置内のハードウェアとして生成される前記クロック信号及びレベル指示情報のみに依存するので、ハードウェアに基づいて動作する特殊な利点を有する。これによって、この装置は最小限のプロセッサの使用を必要とするので、パラレルデータが生じるプロセッサは、この負担から開放される。更に、メモリのメモリエリアにおける同時の書き込み及び読み取りは不可能であり、既知の装置において生じる待ち時間は無いので、パラレル／シリアル変換は如何なる中断もすることなく絶えず起こっている。この装置の動作速度の限界は、装置自身だけでなく、データが供給され、要求される速度によっても引き起こされる。
【０００９】
請求項２は、簡単な方法で、前記ロードシフトレジスタにおけるレベル指示情報の継続的更新を可能にするこの装置の有利な実施例を説明する。このために、シフト信号はカウンタにより生成され、この信号はロードシフトレジスタ及び第１シフトレジスタに与えられる。このシフト信号に依存して、新しいビットがこの第１シフトレジスタから読み取られ、書き込まれるべき第２シフトレジスタの次のメモリセルに書き込まれるとき、ロードシフトレジスタにおけるレベル指示情報のレベルは、この信号によって訂正もされる。メモリセルを書き込んだ後、レベル指示情報は、書き込まれるべき次のメモリセルを示す。その上、データが第２シフトレジスタからシリアルに読み取られるシリアルクロックは、ビットが第２シフトレジスタから読み取られたとき、レベル指示情報の対応する訂正を反対に行うように、ロードシフトレジスタにも与えられる。この方法で、レベル指示情報の断続的な訂正が新しいビットが読み取られるか又は書き込まれるかに依存して行われる。
【００１０】
本発明に係る装置の上述した利点は、請求項３に規定されるような装置が、それに与えられるパラレルビットの多様なフレーム幅も処理を可能にするやり方で形成されることを更に改良することである。このために、第１シフトレジスタは、物理ビットフレーム幅として示される最大のビットフレーム幅を必要とするのと同数のメモリセルを有する。実際に、より小さなパラレルビット、すなわち、論理フレーム幅が供給されるとき、これらビットは、第１シフトレジスタにパラレルでも書き込まれる。しかしながら、初めにビットにより書き込まれないギャップが生じる。第１シフトレジスタにおけるビットを更にシフトする場合、次のレジスタとして読み取られるべきビットをトラッキングするフレーム論理が提供される。これを可能にするために、前記メモリセルは、各メモリセルに記憶されたビットが個々に読み取られるように構成される。シフト信号のクロックが存在する場合、シフトレジスタは更にシフトされ、フレーム論理も読み取られるべき次のビットの新しい位置に従って後続する。このビットの読み取りは、前記フレーム論理によって制御され、第２シフトレジスタの全メモリセルにパラレルに供給される。ここでレベル指示情報に依存する記憶が行われる。
【００１１】
請求項５に規定される本発明の更なる実施例において、この装置は、第２シフトレジスタの完全な充填又はこのシフトレジスタの比較的小さな充填を信号で知らせる２つの信号を供給する。パラレルデータを供給する装置がこれによって制御される。
【００１２】
原理的には、パラレル／シリアル変換する述べられた装置は、シリアル／パラレル変換する同様の装置にも使用されてよい。このために、請求項７に規定されるようなやり方が好ましくは行われる。
【００１３】
この動作のモードにおいても、ソフトウェアの使用とは実質上無関係な動作のモードもこの場合には保証され、この装置は如何なる待ち状態又は同じような状態を必要としないので、同様の利点が得られる。
【００１４】
この動作のモードにおいて、シリアルに供給されたデータは、外部シリアルクロックに依存して、第２シフトレジスタに記憶される。これらは、次のビットが読み取られるべきメモリセルを信号で知らせるレベル指示情報で、このシフトレジスタのメモリセルからビット単位で再度読み取る。このビットは第１シフトレジスタに書き込まれる。記憶されるビットのビットフレーム幅がパラレルで読み取られる第１シフトレジスタに存在するまで、このプロセスが繰り返される。
【００１５】
【発明の実施の形態】
本発明のこれら及び他の特徴は、以下に説明される実施例から明らかであり、これら実施例を参照して説明される。
【００１６】
本装置は、パラレルストリームＤＰｉｎを入力する第１シフトレジスタ１を有する。これらパラレルデータは、この装置の物理的構成、すなわち、供給されるパラレルビットの対応する数に従い及びこれ以上この図には示されないメモリセルを有する第１シフトレジスタ１に従って最大のフレーム幅を持ってもよい。しかしながら、後に記載されるように、この装置はより小さなビットフレーム幅で動作可能となるように構成される。このより小さなビットフレーム幅は、以後、論理ビットフレーム幅と呼ばれ、物理ビットフレーム幅がこの論理ビットフレーム幅の整数倍となるやり方で大きさがとられるべきである。
【００１７】
パラレルデータＤＰｉｎは、例えばパラレルデータを供給するコンピュータから生じるクロックμＰＣｌｋに依存して第１シフトレジスタに書き込まれる。
【００１８】
第１シフトレジスタ１に加え、この第１シフトレジスタに記憶されたデータを個々に、且つビット単位で引き継ぐのに使用される第２シフトレジスタ２が設けられている。第２シフトレジスタ内の、ビットが引き継がれる位置及びメモリセルは、ロードシフトレジスタ３におけるレベル指示情報により決定される。データは、第２シフトレジスタからシリアルで読み取られ、シリアル出力電流を構成する。
【００１９】
当該図に示される実施例において、第１シフトレジスタ１は、１６個のメモリセルを持つ、すなわち物理ビットフレーム幅が１６である。このシフトレジスタは、当該シフトレジスタの入力部ＳＨに与えられる各シフト信号に関し、シフトクロックが生成され、最後のメモリセル１５のメモリ内容が出力部Ｄ１５から最初のメモリセル０又はシフトレジスタのデータ入力部Ｑ０にフィードバックされるように構成される。
【００２０】
フレーム論理４は、第１シフトレジスタ１に割り当てられ、このフレーム論理は、このシフトレジスタ１においてデータをシフトするのに使用されるシフト信号と同じシフト信号を入力し、論理フレーム幅を信号で知らせる信号ＦＲも入力する。各シフトプロセスに関し、フレーム論理４は、次として読み取られるべき第１シフトレジスタにおけるビットをトラッキングする。このトラッキングが論理ビットフレーム幅が物理ビットフレーム幅より小さく、必ずしも最後のメモリセルが読み取られるべき次の有効ビットが記憶されたメモリセルとはならない場合に、空のメモリセルが前記第１シフトレジスタに起こるので、このトラッキングは論理ビットフレーム幅ＦＲに依存して実行される。
【００２１】
外部プロセッサクロックμＰＣｌｋ及び論理ビットフレーム幅を示す論理ビットフレーム信号ＦＲが与えられるカウンタ５が供給される。このカウンタは、第１シフトレジスタに使用され、上述のようにシフト信号として役立つ信号ＳＨＬを供給する。このシフト信号は、対応する方法でフレーム論理４にも与えられる。
【００２２】
この信号ＳＨＬは更に、ロードシフトレジスタ３に与えられる。この信号ＳＨＬに依存して、ロードシフトレジスタ３におけるレベル指示情報の状況は、対応する方法で、第１シフトレジスタから第２シフトレジスタへ引き継がれる各ビットで訂正される。このレベル指示情報は、ロードシフトレジスタ３のメモリセルを介してシフトされる、例えば単なるビットでもよい。このレベル指示情報は、第１シフトレジスタ１から有効ビットを既に受け取ったシフトレジスタ２のメモリセルと、第１シフトレジスタから有効ビットをまだ受け取っていないシフトレジスタ２のメモリセルとの間の境界を絶えずマークする。ロードシフトレジスタ３のレベル指示情報は、これにより、新しいビットで上書きすべき次のメモリセルであるこれらのメモリセルを絶えず信号で指し示す。
【００２３】
対応する方法において、ビットが第２シフトレジスタ２から読み取られるとき、レベル指示情報も訂正されなければならない。このために、ロードシフトレジスタ３とシフトレジスタ２は、クロック発生器６から生じるシリアルクロックＳＣｌｋを入力する。このクロック発生器６は、プロセッサクロックμＰＣｌｋとデータ要求信号とを入力し、このデータ要求信号は以下に記載する。
【００２４】
クロック発生器６により供給されるシリアルクロックＳＣｌｋは、第２シフトレジスタに記憶されるビットをシリアルに読み取るのに役立つ。これらビットは、シリアルデータストリームを構成し、当該図に示される実施例において更なるバッファメモリ７を介してシリアルデータストリームＤＳｏｕｔとして供給される。
【００２５】
更に、読み取られた各ビットに関し、他のビットは従ってシフトレジスタ２においてシフトされ、書き込まれるべき次のメモリセルの位置が従って変化するので、このシリアルクロックは、読み取られたビットに従って、ロードシフトレジスタ３におけるレベル指示情報の状況を訂正するのにも役立つ。
【００２６】
結果として、ロードシフトレジスタ３におけるレベル指示情報は、第１シフトレジスタから新しいデータで書き込まれるべき次のメモリセルであることを絶えず信号で知らせる。
【００２７】
この装置は更に、第２シフトレジスタ２の全メモリセルが満たされるとき、”メモリフル”信号ＲＦを供給する信号通知論理８を有する。このために、この信号通知論理は、カウンタ５及びシリアルクロックＳＣｌｋからカウンティング信号を入力する。その上、論理ビットフレーム幅がこの場合既知であるべき故に、信号通知論理によって信号で知らされた信号ＦＲは、この論理に与えられる。一方では、前記信号は第２シフトレジスタからビットが幾つ読み取られたかを信号で知らせ、他方では、論理フレーム幅に従い、前記装置によりビットが幾つ引き継がれたかを示すので、これらからメモリレベルが計算可能であり、メモリレベルが小さすぎる場合は、”メモリフル”信号ＲＦが供給される。対応する方法で、上述のデータ要求信号ＲＲは、第２シフトレジスタ２の充填レベル(filling level)が既定値より下になる、すなわち新しいパラレルデータＤＰｉｎが引き継がれたときに発生する。
【００２８】
この装置は特に、如何なる外部ソフトウェア又はマイクロプロセッサ制御も必要としない利点を有し、これにより、例えばパラレルデータＤＰｉｎを供給するマイクロプロセッサを負担から解放する。これは、この装置が実質的にハードウェアに基づいて動作することを達成する。その上、この装置において、メモリは同時に書き込み及び読み取りができないという事実により問題は無いので、パラレルデータからシリアルデータへの変換は絶えず実行可能である。
【００２９】
第１シフトレジスタ１の特殊な構成によって、物理ビットフレーム幅から離れる論理ビットフレーム幅も処理可能である。論理ビットフレーム幅が物理ビットフレーム幅より小さいために、パラレルビットを第１シフトレジスタに読み込んだ後、空の又は無効に書き込まれたメモリセルが第１シフトレジスタに存在するときでさえ、第１シフトレジスタの最後のメモリセルのデータをこのシフトレジスタの第１メモリセルへフィードバックし、及び次の有効ビットがシフト信号ＳＨＬの各クロックで第２シフトレジスタに書き込まれても、次の有効ビットを絶えずトラッキングするフレーム論理により達成される。これによって、第２シフトレジスタの全メモリセルが十分利用され、不変化シーケンスにおいて再度及び如何なるギャップも持たずシリアルに読み取られることが達成される。
【００３０】
論理ビットフレーム幅の大きさは、シフトクロックＳＨＬを生成するとき、及びフレーム論理４を用いて有効メモリセルをトラッキングするときに考慮される。
【００３１】
当該図に示される装置は、基本的にシリアル／パラレル変換器にも使用される。つまり、論理プロセスがほぼ反転する。このとき、シリアルデータはシフトレジスタ２からシリアルで読み取られる。ロードシフトレジスタ３におけるレベル指示情報は、シフトレジスタ１に書き込まれる次の有効ビットを信号で指し示すに役立つ。各クロックに関し、シフトレジスタ１におけるビットは、論理又は物理ビットフレーム幅が達成され、これらビットが第１シフトレジスタからパラレルに読み取り可能となるまで、集められる。この動作のモードにおいても、前記ビットが第１シフトレジスタによってパラレルに供給される論理ビットフレーム幅は、物理ビットフレーム幅から離れていてもよい。
【図面の簡単な説明】
【図１】  図１は、パラレルデータストリームをシリアルデータストリームに変換する装置のブロック図である。
【符号の説明】
１  第１シフトレジスタ
２  第２シフトレジスタ
３  ロードシフトレジスタ
４  フレーム論理
５  カウンタ
６  クロック発生器
７  バッファメモリ
８  信号通知論理
【図１】
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