(57)【特許請求の範囲】
【請求項１】
表示ラインに対応した複数の行電極対と前記行電極対に交叉して配列された複数の列電極との交差部に画素を担う放電セルを形成しているプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における単位表示期間を複数のサブフィールドに分割した際の先頭サブフィールドのみにおいて、前記放電セル各々の内で輝度レベル０の表示を担う放電セルを除く他の放電セル内における前記行電極対の一方の行電極と前記列電極との間で放電を生起させて前記放電セルを発光セル状態に設定するアドレス書込行程を実行し、
前記サブフィールド各々において、前記発光セル状態にある前記放電セルを前記映像信号に対応した画素データに応じて選択的に放電せしめることにより消灯セル状態に遷移させるアドレス消去行程と、前記発光セル状態にある前記放電セルのみを前記サブフィールド各々の重み付けに対応して割り当てた発光回数だけ発光せしめるサスティン行程と、を実行し、
前記サブフィールド各々の内のいずれか１のサブフィールドの前記アドレス消去行程のみにおいて前記発光セル状態にある前記放電セルを前記消灯セル状態に遷移させる放電を生起させ、
前記アドレス書込行程では、前記列電極を正極側及び負極側の内の一方の側とする電圧を前記列電極及び前記行電極対の一方の行電極間に印加することにより放電を生起させ、 前記アドレス消去行程では、前記列電極を正極側及び負極側の内の他方の側とする電圧を前記列電極及び前記行電極対の一方の行電極間に印加することにより放電を生起させることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記アドレス書込行程では、前記放電によって前記他の放電セル内における前記列電極側に正極性の電荷を形成させると共に前記他の放電セル内における一方の行電極側に負極性の電荷を形成させ、
前記アドレス消去行程では、前記放電によって前記列電極側に負極性の電荷を形成させると共に前記一方の行電極側に正極性の電荷を形成させることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記アドレス書込行程では、前記放電によって前記列電極側に負極性の電荷を形成させると共に前記一方の行電極側に正極性の電荷を形成させ、
前記アドレス消去行程では、前記放電によって前記列電極側に正極性の電荷を形成させると共に前記一方の行電極側に負極性の電荷を形成させることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記単位表示期間の最後尾において、前記発光セル状態にある前記放電セルのみを前記消灯セル状態に遷移せしめる消去行程を実行することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記アドレス消去行程は、前記単位表示期間内において前記先頭サブフィールドを除く他のサブフィールド各々において実行することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項６】
前記先頭サブフィールドでは、前記アドレス書込行程の直後に前記アドレス消去行程を実行することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項７】
前記アドレス書込行程では、前記消灯セル状態にある前記放電セルを前記消灯セル状態に維持する場合には前記放電セル内の前記列電極に正極性の画素データパルスを印加すると同時に、前記一方の行電極に正極性の走査パルスを印加することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項８】
前記アドレス書込行程では、前記放電セルを前記発光セル状態に設定する場合には前記放電セル内の前記列電極に負極性の画素データパルスを印加すると同時に、前記一方の行電極に正極性の走査パルスを印加することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項９】
前記アドレス消去行程では、前記放電セルを前記発光セル状態に維持させる場合には前記列電極に正極性のパルスを印加すると同時に、前記一方の行電極に正極性のパルスを印加することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１０】
前記アドレス消去行程では、前記放電セルを前記消灯セル状態に設定させる場合には前記列電極に負極性のパルスを印加すると同時に、前記一方の行電極に正極性のパルスを印加することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１１】
前記単位表示期間内において、輝度レベル０の表示を担う前記放電セルでは放電を全く生起させないことを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。
【請求項１２】
前記先頭のサブフィールドから前記１のサブフィールドの直前のサブフィールドまでの前記サスティン行程各々において連続して前記放電セルを発光させることによって階調表示を行うことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項１３】
前記先頭のサブフィールドの前記アドレス書込行程及び前記アドレス消去行程の各々において放電を生起させることにより、輝度レベル０の次に高輝度な階調を担う表示を行うことを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示発光させるべき各種駆動パルスをプラズマディスプレイパネルに印加するプラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル（以下、単にＰＤＰと称する）が製品化されてきている。ＰＤＰは、アドレス電極としての複数の列電極と、これら列電極各々と交叉して配列された夫々ｎ個の行電極Ｘ及びＹを備えている。尚、これら行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰにおける１表示ライン分に対応した行電極を形成している。ＰＤＰは、これら行電極Ｘ及びＹと列電極との間に、放電ガスが封入されている放電空間が形成されており、この放電空間を含む各行電極対と列電極との交叉部に画素を担う放電セルが構築される構造となっている。
【０００３】
かかるＰＤＰは、放電現象を利用して発光するものである為、最高輝度レベルに対応した点灯状態、及び最低輝度レベルに対応した消灯状態の２つの状態しかもたない。そこで、このようなＰＤＰに対して入力映像信号に対応した中間調の表示輝度を実現させるべく、サブフィールド法を用いた階調駆動を実施するようにしている。サブフィールド法では、入力映像信号に対応したＮビットの画素データの各ビット桁に対応させて、１フィールドの表示期間をＮ個のサブフィールドに分割する。そして、これらＮ個のサブフィールド各々に、画素データの各ビット桁の重み付けに対応した発光回数(発光期間)を割り当て、上記画素データビットに応じて各放電セルを選択的に発光せしめる。つまり、発光させるべき放電セル内には所望量の壁電荷を形成させ、消灯させるべき放電セルに対しては壁電荷の消去を行うのである。この際、かかる駆動を実施するにあたり、ＰＤＰ装置では、各フィールド表示期間の先頭部において、上述した如き所望量の壁電荷を全放電セル内に形成させるべきリセット放電を生起させるようにしている。つまり、かかるリセット放電により、全画面において表示画像には関与しない発光が生じるのである。よって、このような表示画像には関与しないリセット放電に伴う発光により、画像のコントラスト、特に、全体的に暗い画像を表示する際の暗コントラストが低下するという問題が生じた。
【０００４】
そこで、かかる問題を解決すべく、入力映像信号に基づき予め輝度レベル０の表示が為される放電セルを検出しておき、この放電セルに対してはリセット放電を生起させないようにした駆動方法が提案された（例えば、特許文献１の図１１参照)。
【０００５】
かかる駆動では、図１に示すように、１フィールドの先頭のサブフィールドＳＦ１の選択初期化行程ＳＲcにて、１表示ライン分ずつ、輝度レベル０以外の表示が為される放電セルに対しては高電圧、輝度レベル０の表示が為される放電セルに対しては低電圧（０ボルト）の初期化データパルス（ＲＤＰ）を列電極Ｄに印加する。更に、かかる初期化データパルス（ＲＤＰ）の印加と同時に、負極性の走査パルスＳＰＷを行電極Ｙに印加する。この際、上記走査パルスＳＰＷが印加された表示ラインと、高電圧の初期化データパルスが印加された列電極との交差部の放電セルにのみリセット放電（書込放電）が生起され、その放電セル内には壁電荷が形成される。一方、上記走査パルスＳＰＷが印加されたものの低電圧の初期化データパルスが印加された放電セル、すなわち輝度レベル０の表示が為される放電セルにはリセット放電は生起されないので、その放電セル内には壁電荷の形成が為されない。
【０００６】
このように、そもそも輝度レベル０の表示では放電セルを発光させる必要は無いので、この放電セルに対しては壁電荷を形成させるべきリセット放電を生起させないようにして、暗コントラストの向上を図るようにしたのである。
【０００７】
ところで、図１に示される駆動では、１フィールド表示期間の最後尾のサブフィールドＳＦ１４において、負極性の消去パルスＥＰを全行電極Ｘに印加して、壁電荷の残留する放電セルを消去放電させることにより、全ての放電セル内に残留する壁電荷を消滅させる消去行程Ｅを実行するようにしている。
【０００８】
この際、負極性の消去パルスＥＰの印加に伴い、行電極Ｘ及びＹ側には共に正極性の電荷が残留する。更に、かかるサブフィールドＳＦ１４の画素データ書込行程Ｗcの最後尾において印加された正極性の初期化データパルス（ＤＰn）に伴い、列電極Ｄ側には負極性の電荷が残留することになる。これにより、消去行程Ｅの実行後、次のフィールドの先頭サブフィールドＳＦ１の選択初期化行程ＳＲcを実施する直前において、列電極Ｄ側が負極性、行電極Ｘ及びＹが正極性となっている。よって、図１に示されるように、選択初期化行程ＳＲcにおいて負極性の走査パルスＳＰＷを行電極Ｙに印加し、正極性の初期化データパルスを列電極に印加しても、リセット放電（書込放電）を確実に生起させることが出来なくなるという問題が生じた。
【特許文献１】特開２００１−３１２２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、かかる問題を解決すべく為されたものであり、誤放電を生じさせることなく暗コントラストの向上を図ることができるプラズマディスプレイパネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
請求項１記載によるプラズマディスプレイパネルの駆動方法は、表示ラインに対応した複数の行電極対と前記行電極対に交叉して配列された複数の列電極との交差部に画素を担う放電セルを形成しているプラズマディスプレイパネルを映像信号に応じて階調駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における単位表示期間を複数のサブフィールドに分割した際の先頭サブフィールドのみにおいて、前記放電セル各々の内で輝度レベル０の表示を担う放電セルを除く他の放電セル内における前記行電極対の一方の行電極と前記列電極との間で放電を生起させて前記放電セルを発光セル状態に設定するアドレス書込行程を実行し、前記サブフィールド各々において、前記発光セル状態にある前記放電セルを前記映像信号に対応した画素データに応じて選択的に放電せしめることにより消灯セル状態に遷移させるアドレス消去行程と、前記発光セル状態にある前記放電セルのみを前記サブフィールド各々の重み付けに対応して割り当てた発光回数だけ発光せしめるサスティン行程と、を実行し、前記サブフィールド各々の内のいずれか１のサブフィールドの前記アドレス消去行程のみにおいて前記発光セル状態にある前記放電セルを前記消灯セル状態に遷移させる放電を生起させ、前記アドレス書込行程では、前記列電極を正極側及び負極側の内の一方の側とする電圧を前記列電極及び前記行電極対の一方の行電極間に印加することにより放電を生起させ、前記アドレス消去行程では、前記列電極を正極側及び負極側の内の他方の側とする電圧を前記列電極及び前記行電極対の一方の行電極間に印加することにより放電を生起させる。
【発明を実施するための最良の形態】
【００１１】
本発明においては、単位表示期間内のサブフィールド各々の内のいずれか１のサブフィールドのアドレス消去行程のみにおいて放電セルに放電を生起させてこの放電セルを消灯セル状態に遷移させるにあたり、先頭サブフィールドでは、かかるアドレス消去行程に先立ち、放電セルに放電を生起させてこの放電セルを発光セル状態に設定するアドレス書込行程を実行する。この際、アドレス書込行程又はアドレス消去行程のいずれか一方では、列電極を負極側とする電圧を列電極及び行電極対の一方の行電極間に印加することにより放電を生起させるようにしている。かかる駆動方法によれば、黒輝度を表現する際には、発光を伴う放電を一切生起させずとも各種放電を確実に生起させることができるようになるので、表示画質を劣化させることなく暗コントラストを向上させた表示が可能となる。
【実施例】
【００１２】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【００１３】
図２は、本発明による駆動方法に従ってプラズマディスプレイパネルの駆動を行うプラズマディスプレイ装置の概略構成を示す図である。
【００１４】
図２に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、以下に説明するが如き各種機能モジュールからなる駆動部とから構成されている。
【００１５】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ１〜Ｄｍと、これら列電極各々と交叉して配列された夫々ｎ個の行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。これら行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１表示ライン分に対応した行電極を形成している。行電極Ｘ及びＹと列電極Ｄとの間には、放電ガスが封入されている放電空間が形成されており、この放電空間を含む各行電極対と列電極との交差部に画素を担う放電セルが構築される構造となっている。
【００１６】
駆動部は、同期検出回路１、駆動制御回路２、Ａ／Ｄ変換器３、データ変換回路３０、メモリ４、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８から構成される。
【００１７】
同期検出回路１は、入力映像信号中から垂直同期信号を検出した場合には垂直同期検出信号Ｖ、水平同期信号を検出した場合には水平同期検出信号Ｈを発生してこれらを駆動制御回路２に供給する。Ａ／Ｄ変換器３は、入力映像信号をサンプリングしてこれを１画素毎の例えば８ビットの画素データＰＤに変換してデータ変換回路３０に供給する。
【００１８】
データ変換回路３０は、かかる８ビットの画素データＰＤを１４ビットの画素駆動データＧＤに変換し、これをメモリ４に供給する。
【００１９】
図３は、かかるデータ変換回路３０の内部構成を示す図である。
【００２０】
図３において、第１データ変換回路３２は、８ビットで"０"〜"２５５"なる範囲で輝度レベルを表現し得る上記画素データＰＤを、図４に示されるが如き変換特性に従って"０"〜"２２４"なる輝度レベル範囲の８ビットの輝度抑制画素データＰＤＬに変換し、これを多階調化処理回路３３に供給する。
【００２１】
多階調化処理回路３３は、８ビットの上記輝度抑制画素データＰＤＬに対し、輝度分布に応じたビット圧縮を伴う誤差拡散処理及びディザ処理等の多階調化処理を施して４ビットの多階調化処理画素データＰＤＳを求める。
【００２２】
図５は、かかる多階調化処理回路３３の内部構成を示す図である。
【００２３】
図５に示されるが如く、多階調処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
【００２４】
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの輝度抑制画素データＰＤＬの下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データと、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データＰＤのサンプリング周期と同一時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ１として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ１に所定係数値Ｋ１(例えば、"7/16")を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ１を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ２として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ３として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ４として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ２を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ５として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ３に所定係数値Ｋ２(例えば、"3/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ４に所定係数値Ｋ３(例えば、"5/16")を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ５に所定係数値Ｋ４(例えば、"1/16")を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記データ分離回路３３１から供給された誤差データと、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力との加算結果に桁上げがない場合には論理レベル"０"、桁上げがある場合には論理レベル"1"のキャリアウト信号ＣＯを発生して加算器３３３に供給する。加算器３３３は、上記データ分離回路３３１から供給された表示データに、上記キャリアウト信号ＣＯを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００２５】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
【００２６】
例えば、図６に示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、
画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号ＡＤ１
画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号ＡＤ３
画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号ＡＤ４
画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号ＡＤ５
各々を、上述した如き所定の係数値Ｋ１〜Ｋ４をもって重み付け加算する。次に、この加算結果に、上記輝度抑制画素データＰＤＬの下位２ビット分、すなわち画素Ｇ(j,k)に対応した誤差データを加算する。そして、かかる加算によって得られた１ビット分のキャリアウト信号ＣＯを輝度抑制画素データＰＤＬの上位６ビット分、すなわち画素Ｇ(j,k)に対応した表示データに加算したものを誤差拡散処理画素データＥＤとして出力するのである。
【００２７】
このように、誤差拡散処理回路３３０では、輝度抑制画素データＰＤＬの上位６ビットを表示データ、下位２ビットを誤差データと捉え、周辺画素Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j- 1,k)、Ｇ(j-1,k-1)各々で得られた上記誤差データを重み付け加算したものを上記表示データに反映させて誤差拡散処理画素データＥＤを得る。かかる動作により、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、８ビット分の画素データＰＤと同等の輝度階調表現が可能になるのである。尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ１〜Ｋ４を１フィールド又は１フレーム毎に変更するようにしても良い。
【００２８】
図５に示されるディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットで表現し得る輝度階調数を維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＰＤＳを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００２９】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
【００３０】
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド又は１フレーム毎に変更するようにしている。
【００３１】
図７は、かかるディザ処理回路３５０の内部構成を示す図である。
【００３２】
図７において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。
【００３３】
例えば、図８に示されるように、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+1)なる４つの画素各々に対応した４つのディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図８に示されるように１フィールド又は１フレーム毎に変更して行く。
【００３４】
すなわち、最初の第１フィールド又は１フレームにおいては、
画素Ｇ(j,k)    ：ディザ係数ａ
画素Ｇ(j,k+1)  ：ディザ係数ｂ
画素Ｇ(j+1,k)  ：ディザ係数ｃ
画素Ｇ(j+1,k+1)：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｂ
画素Ｇ(j,k+1)  ：ディザ係数ａ
画素Ｇ(j+1,k)  ：ディザ係数ｄ
画素Ｇ(j+1,k+1)：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｄ
画素Ｇ(j,k+1)  ：ディザ係数ｃ
画素Ｇ(j+1,k)  ：ディザ係数ｂ
画素Ｇ(j+1,k+1)：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ(j,k)    ：ディザ係数ｃ
画素Ｇ(j,k+1)  ：ディザ係数ｄ
画素Ｇ(j+1,k)  ：ディザ係数ａ
画素Ｇ(j+1,k+1)：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを発生し、この第１〜第４フィールド（又はフレーム）各々での動作を繰り返し実行する。すなわち、上記第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００３５】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応した誤差拡散処理画素データＥＤ各々に、上記ディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００３６】
例えば、図８に示される第１フィールドにおいては、
画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄの各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。
【００３７】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化処理画素データＰＤＳとして図３に示される第２データ変換回路３４に供給する。
【００３８】
第２データ変換回路３４は、図９に示されるが如き変換テーブルに従って、かかる多階調化処理画素データＰＤＳを第１〜第１４ビットからなる画素駆動データＧＤに変換して、メモリ４に供給する。
【００３９】
メモリ４は、駆動制御回路２から供給された書込信号に従って上記画素駆動データＧＤを順次書き込む。ここで、１画面分、つまり第１行・第１列〜第ｎ行・第ｍ列の各画素に対応した(ｎ×ｍ)個分の画素駆動データＧＤ(1,1)〜ＧＤ(n,m)の書き込みが終了すると、メモリ４は、以下の如き読み出し動作を行う。
【００４０】
先ず、メモリ４は、画素駆動データＧＤ(1,1)〜ＧＤ(n,m)各々の第１ビット目を画素駆動データビットＲＤＢ(1,1)〜ＲＤＢ(n,m)と捉え、これらを後述するサブフィールドＳＦ１において１表示ライン分ずつ読み出してアドレスドライバ６に供給する。
【００４１】
次に、メモリ４は、画素駆動データＧＤ(1,1)〜ＧＤ(n,m)各々の第２ビット目を画素駆動データビットＤＢ２(1,1)〜ＤＢ２(n,m)と捉え、これらを後述するサブフィールドＳＦ２において１表示ライン分ずつ読み出してアドレスドライバ６に供給する。次に、メモリ４は、画素駆動データＧＤ(1,1)〜ＧＤ(n,m)各々の第３ビット目を画素駆動データビットＤＢ３(1,1)〜ＤＢ３(n,m)と捉え、これらを後述するサブフィールドＳＦ３において１表示ライン分ずつ読み出してアドレスドライバ６に供給する。以下、同様にして、メモリ４は、画素駆動データＧＤ(1,1)〜ＧＤ(n,m)各々の第４ビット目〜第１４ビット目各々を画素駆動データビットＤＢ３〜ＤＢ１４と捉え、夫々、対応するサブフィールドＳＦにて１表示ライン分ずつ読み出してアドレスドライバ６に供給する。
【００４２】
駆動制御回路２は、図１０に示されるが如き発光駆動フォーマットに従ってＰＤＰ１０を階調駆動すべき各種タイミング信号を発生して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
【００４３】
図１０に示される発光駆動フォーマットにおいては、１フィールド又は１フレーム分の表示期間（単位表示期間）を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割し、先頭のサブフィールドＳＦ１では陰極アドレス書込行程ＷＲ及びサスティン行程Ｉを順次実行する。又、サブフィールドＳＦ２〜ＳＦ１４各々では陽極アドレス消去行程ＷＤ及びサスティン行程Ｉを順次実行する。この際、最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、消去行程Ｅを実行する。
【００４４】
図１１は、図１０に示される発光駆動フォーマットに従ってアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスと、その印加タイミングを示す図である。
【００４５】
図１１において、サブフィールドＳＦ１のみで実施される陰極アドレス書込行程ＷＲでは、アドレスドライバ６は、上記メモリ４から読み出された画素駆動データビットＲＤＢ(1,1)〜ＲＤＢ(n,m)各々に応じたピーク電圧を有する画素データパルスを生成する。例えば、アドレスドライバ６は、上記画素駆動データビットＲＤＢが論理レベル１である場合には正極性のピーク電圧を有する画素データパルスを生成する一方、画素駆動データビットＲＤＢが論理レベル０である場合にはそのピーク電圧が０ボルトとなる画素データパルスを生成する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分ずつグループ化した画素データパルス群ＲＤＰ１〜ＲＤＰｎを、図１１に示されるように順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。更に、陰極アドレス書込行程ＷＲでは、第２サスティンドライバ８が、上記画素データパルス群ＲＤＰ１〜ＲＤＰｎ各々の印加タイミングと同一タイミングにて正極性の走査パルスＳＰＷを発生し、これを図１１に示されるが如く行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、上記の如き正極性の走査パルスＳＰＷが印加された行電極Ｙと、低電圧（０ボルト）の画素データパルスが印加された列電極Ｄとの交叉部の放電セルにのみ書込アドレス放電が生起される。つまり、かかる放電セル内において、アドレス電極としての列電極Ｄを陰極側、行電極Ｙを陽極側とした状態で、これら行電極Ｙ及び列電極Ｄ間にて書込アドレス放電が生起される。かかる書込アドレス放電が生起された放電セル内には壁電荷が形成され、この放電セルは、後述するサスティン行程Ｉにおいてサスティン放電が可能となる発光セル状態に設定される。一方、上記走査パルスＳＰＷが印加されたものの正極性のピーク電圧を有する画素データパルスが印加された放電セルには上記の如き書込アドレス放電は生起されない。よって、その放電セル内には壁電荷が形成されず、この放電セルは後述するサスティン行程Ｉにおいてサスティン放電が不可となる消灯セル状態に設定される。
【００４６】
ここで、陰極アドレス書込行程ＷＲにおいて書込アドレス放電が生起されるか否かは、図９に示される画素駆動データＧＤの第１ビットの論理レベルに依存している。この際、画素駆動データＧＤの第１ビットは、図９に示されるように、多階調化処理画素データＰＤＳが［００００］、つまり輝度レベル０を表す場合には論理レベル１となり、輝度レベル０よりも高輝度を表す場合には論理レベル０となる。そして、画素駆動データＧＤの第１ビットが論理レベル０である場合に限り上述した如き書込アドレス放電を生起させるのである。
【００４７】
このように、陰極アドレス書込行程ＷＲでは、輝度レベル０より高輝度を表す画素データに対応した放電セルに対しては低電圧（０ボルト）の画素データパルスを印加することにより書込アドレス放電を生起させ、この放電セルを発光セル状態に設定する。一方、輝度レベル０を表す画素データに対応した放電セルには正極性のピーク電圧を有する画素データパルスを印加することにより上記書込アドレス放電が生起されないようにして、この放電セルを消灯セル状態に設定するのである。すなわち、そもそも輝度レベル０を表現する際には放電セルを発光セル状態に設定する必要は無いので、この放電セルに対しては書込アドレス放電が生起されないように、走査パルスＳＰＷと同一極性の画素データパルスを印加するようにしたのである。これにより、輝度レベル０を表現する際にも全ての放電セルに対して壁電荷を形成させる為のアドレス放電を生起させるようにした駆動を実施する場合に比して、暗コントラストを向上させることが可能となる。
【００４８】
又、図１１において、サブフィールドＳＦ２〜ＳＦ１４各々で実施される陽極アドレス消去行程ＷＤでは、アドレスドライバ６は、上記メモリ４から読み出された画素駆動データビットＤＢ(1,1)〜ＤＢ(n,m)各々に応じたピーク電圧を有する画素データパルスを生成する。例えば、アドレスドライバ６は、上記画素駆動データビットＤＢが論理レベル１である場合には正極性のピーク電圧を有する画素データパルスを生成する一方、画素駆動データビットＤＢが論理レベル０である場合にはそのピーク電圧が０ボルトとなる画素データパルスを生成する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分ずつグループ化した画素データパルス群ＤＰ１〜ＤＰｎを、図１１に示されるように順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。更に、陰極アドレス書込行程ＷＲでは、第２サスティンドライバ８が、上記画素データパルス群ＤＰ１〜ＤＰｎ各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰＤを発生し、これを図１１に示されるが如く行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、上記の如き負極性の走査パルスＳＰＤが印加された行電極Ｙと、正極性の画素データパルスが印加された列電極Ｄとの交叉部の放電セルにのみ消去アドレス放電が生起される。つまり、かかる放電セル内において、アドレス電極としての列電極Ｄを陽極側、行電極Ｙを陰極側とした状態で行電極Ｙ及び列電極Ｄ間にて消去アドレス放電が生起される。かかる消去アドレス放電が生起されることにより放電セル内に残留していた壁電荷が消去され、この放電セルは後述するサスティン行程Ｉにおいてサスティン放電が不可能となる消灯セル状態に設定される。一方、上記走査パルスＳＰＤが印加されたものの低電圧の画素データパルスが印加された放電セルには上記の如き消去アドレス放電は生起されないので、この放電セルは、その直前までの状態を維持する。つまり、壁電荷が存在する場合には発光セル状態、壁電荷が存在しない場合には消灯セル状態を維持するのである。
【００４９】
ここで、陽極アドレス消去行程ＷＤにおいて消去アドレス放電が生起されるか否かは、図９に示されるが如きサブフィールドＳＦ２〜ＳＦ１４各々に対応した画素駆動データＧＤの第２〜第１４ビットの論理レベルに依存している。すなわち、画素駆動データＧＤによって示されるビットが論理レベル１である場合に限り、そのビット桁に対応したサブフィールドＳＦの陽極アドレス消去行程ＷＤにおいて、上記の如き消去アドレス放電が生起されるのである。
【００５０】
そして、サブフィールドＳＦ１〜ＳＦ１４各々で実施されるサスティン行程Ｉでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、図１１に示されるが如く行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に正極性のサスティンパルスＩＰＸ及びＩＰＹを繰り返し印加する。この際、各サスティン行程Ｉにおいて印加すべきサスティンパルスＩＰの回数は、各サブフィールドの階調輝度の重み付けに応じて設定されている。例えば、サブフィールドＳＦ１での発光実施回数を"１"とした場合、図１０に示されるように、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ10：２５
ＳＦ11：２８
ＳＦ12：３２
ＳＦ13：３５
ＳＦ14：３９
となる。
【００５１】
かかるサスティン行程Ｉの実行により、壁電荷が残留したままとなっている放電セル、すなわち発光セル状態にある放電セルのみが、上記サスティンパルスＩＰＸ及びＩＰＹが印加される度に維持放電し、上記回数(期間)分だけその維持放電に伴う発光を繰り返す。
【００５２】
次に、１フィールド（又は１フレーム）表示期間中の最後尾のサブフィールドＳＦ１４のみで実施される消去行程Ｅでは、第２サスティンドライバ８が、図１１に示す如き負極性の消去パルスＥＰを行電極Ｙ１〜Ｙｎに印加する。これにより、列電極Ｄを陽極側、行電極Ｙを陰極側として、壁電荷が残留する放電セル内の列電極Ｄ及び行電極Ｙ間において壁電荷を消去させるための消去放電が生起される。よって、消去行程Ｅの実行によれば、全ての放電セルは、壁電荷が存在しない消灯セル状態に設定される。
【００５３】
図９〜図１１に示されるが如き動作を各フィールド（フレーム）毎に繰り返し実行することにより、各フィールド（フレーム）表示期間内において上記サブフィールドＳＦ各々のサスティン行程Ｉで実施された発光の合計回数に対応した輝度が表現される。尚、図１０に示す如き発光駆動フォーマットに従った駆動によれば、放電セルを発光セル状態に設定することが可能な機会は、１フィールド（又は１フレーム）表示期間内において先頭のサブフィールドＳＦ１の陰極アドレス書込行程ＷＲだけである。ここで、図９に示す如き画素駆動データＧＤのビットパターンによれば、同図中において黒丸にて示されるように、１フィールド表示期間内では１のサブフィールドの陽極アドレス消去行程ＷＤのみにおいて、壁電荷が消去される陽極アドレス消去放電が生起される。よって、同図中において二重丸にて示されるように、先頭サブフィールドＳＦ１の陰極アドレス書込行程ＷＲにおいて生起された書込アドレス放電によって形成された壁電荷は、上記陽極アドレス消去放電が生起されるまでの間残留して各放電セルは発光セル状態を維持する。従って、その間に存在するサブフィールド各々(白丸にて示す)のサスティン行程Ｉ各々において連続してサスティン放電に伴う発光が生じることになる。よって、図９に示されるが如き１５系統のビットパターンを取り得る画素駆動データＧＤを用いて図１０及び図１１に示されるが如き階調駆動を実施すれば、１フィールド（又は１フレーム）表示期間内でのサスティン放電の回数が夫々異なる１５系統の発光駆動が為され、
｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、255｝
なる１５階調分の中間表示輝度が得られる。
【００５４】
一方、Ａ／Ｄ変換器３にて得られた画素データＰＤは、８ビット、すなわち、２５６段階の中間調を表現し得るものである。そこで、上記１５階調の階調駆動によっても擬似的に２５６段階の中間調表示を実現させるべく、図３に示される多階調化処理回路３３によって多階調化処理を実施しているのである。
【００５５】
この際、上述した如き駆動によれば、全ての放電セル内の壁電荷を均一にすべく、全放電セルを一斉に放電させる、いわゆるリセット放電を実施していないので、暗い画像を表示する際の暗コントラストが向上する。
【００５６】
又、図１１に示される駆動では、先頭サブフィールドＳＦ１の陰極アドレス書込行程ＷＲにおいて列電極Ｄを陰極側、行電極Ｙを陽極側として放電（書込アドレス放電）を生起させるようにしている。これにより、例え、このサブフィールドＳＦ１の直前のサブフィールドＳＦ１４の消去行程Ｅにおいて、列電極Ｄを陽極側、行電極Ｙを陰極側とした消去放電が為されても、先頭サブフィールドＳＦ１の陰極アドレス書込行程ＷＲでは確実に放電を（書込アドレス放電）生起させることが可能となる。
【００５７】
以下に、かかる陰極アドレス書込行程ＷＲにおいて確実に放電を（書込アドレス放電）生起させることができる理由について説明する。
【００５８】
図１２（ａ）〜図１２（ｃ）の各々は、単位表示期間内（サブフィールドＳＦ１〜ＳＦ１４）での各放電セル内における列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性状態の遷移を模式的に表す図である。
【００５９】
図１２（ａ）は、図９に示す如き最大輝度レベルを表す第１５階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【００６０】
図１２（ａ）において、先ず、サブフィールドＳＦ１の直前、つまりサブフィールドＳＦ１４の消去行程Ｅの終了後は、各放電セル内における行電極Ｘ及びＹ各々の近傍に正極性の電荷、列電極Ｄの近傍には負極性の電荷が夫々形成される。この際、行電極Ｘ及びＹには共に同一極性（正極性）の電荷が形成されているので、放電セルは消灯セル状態である。
【００６１】
次に、サブフィールドＳＦ１の陰極アドレス書込行程ＷＲでは、図１１に示す如く、走査パルスＳＰＷによって行電極Ｙに印加された正極性の電圧、及び画素データパルス（ＲＤＰ）によって列電極Ｄに印加された０ボルト電圧に応じて、各放電セル内の列電極Ｄを陰極側として列電極Ｄ及び行電極Ｙ間にて書込アドレス放電が生起される。これにより、放電セル内における行電極Ｘ近傍には正極性の電荷、行電極Ｙ近傍には負極性の電荷、列電極Ｄ近傍には正極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに異なる極性の電荷が形成されているので、放電セルは発光セル状態である。
【００６２】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹなる順に交互に印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＹが最終となるので、サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には正極性の電荷、行電極Ｙ近傍には負極性の電荷、列電極Ｄ近傍には正極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに異なる極性の電荷が形成されているので、放電セルは発光セル状態である。
【００６３】
ここで、図９に示す如く、第１５階調の駆動ではＳＦ２〜ＳＦ１４のいずれにおいても陽極アドレス消去行程ＷＤにおいて消去アドレス放電（黒丸にて示す）は生起されないので、この間、放電セルは発光セル状態を維持する。
【００６４】
よって、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹなる順に交互に印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＹが最終となる。よって、各サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には正極性の電荷、行電極Ｙ近傍には負極性の電荷、列電極Ｄ近傍には正極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに異なる極性の電荷が形成されているので、放電セルは発光セル状態である。
【００６５】
そして、最後尾のサブフィールドＳＦ１４の消去行程Ｅでは、消去パルスＥＰによって行電極Ｙに印加された負極性の電圧に応じて、各放電セル内の行電極Ｙ及び列電極Ｄ間において消去放電が生起され、行電極Ｙ近傍には正極性の電荷が形成される。よって、かかるサブフィールドＳＦ１４の消去行程Ｅの終了後は、各放電セル内における行電極Ｘ及びＹ各々の近傍には正極性の電荷、列電極Ｄの近傍には負極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに同一極性の電荷が形成されているので、放電セルは消灯セル状態である。
【００６６】
図１２（ｂ）は、図９に示す如き第２〜第１４階調の駆動が為される場合での放電セル内における電荷極性の遷移を表す図である。
【００６７】
図１２（ｂ）において、先ず、サブフィールドＳＦ１の直前、つまりサブフィールドＳＦ１４の消去行程Ｅの終了後は、各放電セル内における行電極Ｘ及びＹ各々の近傍に正極性の電荷、列電極Ｄの近傍には負極性の電荷が夫々形成されている。この際、行電極Ｘ及びＹには共に同一極性（正極性）の電荷が形成されているので、放電セルは消灯セル状態である。
【００６８】
次に、サブフィールドＳＦ１の陰極アドレス書込行程ＷＲでは、図１１に示す如く、走査パルスＳＰＷによって行電極Ｙに印加された正極性の電圧、及び画素データパルス（ＲＤＰ）によって列電極Ｄに印加された０ボルト電圧に応じて、各放電セル内の列電極Ｄを陰極側として列電極Ｄ及び行電極Ｙ間にて書込アドレス放電が生起される。これにより、放電セル内における行電極Ｘ近傍には正極性の電荷、行電極Ｙ近傍には負極性の電荷、列電極Ｄ近傍には正極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに異なる極性の電荷が形成されているので、放電セルは発光セル状態である。
【００６９】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹなる順に交互に印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＹが最終となるので、サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には正極性の電荷、行電極Ｙ近傍には負極性の電荷、列電極Ｄ近傍には正極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに異なる極性の電荷が形成されているので、放電セルは発光セル状態である。
【００７０】
ここで、図９に示す如く、第２〜第１４階調の駆動ではＳＦ２〜ＳＦ１４の内のいずれか１のサブフィールドの陽極アドレス消去行程ＷＤにおいて消去アドレス放電（黒丸にて示す）が生起される。つまり、サブフィールドＳＦ２〜ＳＦ１４の内のいずれか１のサブフィールドの陽極アドレス消去行程ＷＤでは、図１１に示す如く、走査パルスＳＰＤによって行電極Ｙに印加された負極性の電圧、及び画素データパルス（ＤＰ）によって列電極Ｄに印加された正極性の電圧に応じて、列電極Ｄを陽極側として列電極Ｄ及び行電極Ｙ間にて消去アドレス放電が生起される。これにより、放電セル内における行電極Ｘ及びＹ近傍には共に正極性の電荷が形成され、列電極Ｄ近傍には負極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに同一極性の電荷が形成されているので、放電セルは消灯セル状態になる。
【００７１】
よって、サブフィールドＳＦ２〜ＳＦ１４各々の内で、上記消去アドレス放電が生起される直前までのサブフィールド各々のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹなる順に交互に印加される度に、放電セル内の行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、各サブフィールドのサスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＹが最終となる。よって、各サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には正極性の電荷、行電極Ｙ近傍には負極性の電荷、列電極Ｄ近傍には正極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに異なる極性の電荷が形成されているので、放電セルは発光セル状態になる。
【００７２】
一方、上記消去アドレス放電が生起されたサブフィールド及びそれに後続するサブフィールド各々のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹなる順に交互に印加されても上記の如きサスティン放電は生起されない。よって、各サブフィールドのサスティン行程Ｉの終了後には、放電セル内における行電極Ｘ及びＹ各々近傍には共に正極性の電荷が形成され、列電極Ｄ近傍には負極性の電荷が形成される。この際、行電極Ｘ及びＹ各々には互いに同一極性の電荷が形成されているので、放電セルは消灯セル状態になる。
【００７３】
そして、最後尾のサブフィールドＳＦ１４の消去行程Ｅでは、消去パルスＥＰによって行電極Ｙには負極性の電圧が印加されるが、上述した如く行電極Ｘ及びＹ各々近傍には共に正極性の電荷が形成されているので放電は生起されない。よって、消去行程Ｅの終了後、放電セル内における行電極Ｘ及びＹ各々近傍には共に正極性の電荷、列電極Ｄ近傍には負極性の電荷が形成された状態が維持される。
【００７４】
又、図１２（ｃ）は、図９に示す如き最低輝度レベル（黒輝度）を表す第１階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【００７５】
図１２（ｃ）において、先ず、サブフィールドＳＦ１の直前、つまりサブフィールドＳＦ１４の消去行程Ｅの終了後は、各放電セル内における行電極Ｘ及びＹ各々の近傍に正極性の電荷、列電極Ｄの近傍には負極性の電荷が夫々形成されている。この際、行電極Ｘ及びＹには共に同一極性（正極性）の電荷が形成されているので、放電セルは消灯セル状態である。ここで、最低輝度レベル（黒輝度）を表す第１階調の駆動では、図９に示すようにサブフィールドＳＦ１〜ＳＦ１４のいずれにおいても一切放電が生起されない。よって、図１２（ｃ）に示されるように、サブフィールドＳＦ１〜ＳＦ１４を通して、サブフィールドＳＦ１の直前の状態、すなわち、放電セル内における行電極Ｘ及びＹ各々近傍には共に正極性の電荷、列電極Ｄ近傍には負極性の電荷が形成されている状態が維持される。
【００７６】
以上の如く、図１１に示す駆動では、先頭サブフィールドＳＦ１のみで、画素データに応じて選択的に各放電セルを発光セル状態に設定すべく、列電極Ｄに印加する電圧（０ボルト）よりも高い電圧（ＳＰＷによるピーク電圧）を行電極Ｙに印加することにより壁電荷形成の為の放電（書込アドレス放電）を生起させるようにしている。従って、最後尾のサブフィールドＳＦ１４の消去行程Ｅにて、壁電荷が残留する放電セルのみに消去放電を生起させるべく行電極Ｙに対して列電極Ｄよりも低い電圧（ＥＰによるピーク電圧）を印加した結果、行電極Ｙ近傍に正極性の電荷が存在する状態であっても、確実に上記書込アドレス放電を生起させることが可能となる。
【００７７】
更に、かかる駆動によれば、図９に示すように、最低輝度レベル（黒輝度）を表現する第１階調に基づく駆動では一切、放電が生起されないので、暗コントラストを向上させることが可能となる。
【００７８】
尚、図１１に示される実施例では、先頭サブフィールドＳＦ１の陰極アドレス書込行程ＷＲにおいて、正極性の走査パルスＳＰＷが行電極Ｙに印加されている間に０ボルトの電圧を列電極Ｄに印加することにより、これら行電極Ｙ及び列電極Ｄ間で書込アドレス放電を生起させるようにしている。
【００７９】
しかしながら、陰極アドレス書込行程ＷＲにおいて書込アドレス放電を生起させる際に列電極Ｄに印加する電圧は必ずしも０ボルトである必要はなく、例えば図１３に示す如き負極性の電圧であっても良い。すなわち、アドレスドライバ６は、上記画素駆動データビットＲＤＢが論理レベル１である場合には低電圧（０ボルト）の画素データパルスを生成する一方、画素駆動データビットＲＤＢが論理レベル０である場合には負極性の電圧を有する画素データパルスを生成する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分ずつグループ化した画素データパルス群ＲＤＰ１〜ＲＤＰｎを、図１３に示されるように順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。この際、図１３に示す如き負極性の電圧を有する画素データパルスが印加された列電極Ｄと、正極性の走査パルスＳＰＷＰが印加された行電極Ｙとの交叉部の放電セル内において上記の如き書込アドレス放電が生起される。一方、正極性の走査パルスＳＰＷＰと低電圧（０ボルト）の画素データパルスが印加された放電セルでは、書込アドレス放電は生起されない。この際、走査パルスＳＰＷＰのピーク電圧としては、列電極Ｄが０ボルトである場合にも放電が生起されない程度の電圧を用いる。つまり、図１３に示される走査パルスＳＰＷＰのピーク電圧は、図１１に示される走査パルスＳＰＷよりもそのピーク電圧が低いのである。
【００８０】
又、図１１又は図１３に示される駆動では、最後尾のサブフィールドＳＦ１４において、壁電荷が残留する放電セルのみに消去放電を生起させてその壁電荷を消滅させる消去行程Ｅを実行しているが、本発明は消去行程Ｅを実行しない駆動を実施する場合にも適用可能である。
【００８１】
図１４は、かかる点に鑑みて為された本発明の他の実施例による発光駆動フォーマットの一例を示す図である。
【００８２】
図１４に示される発光駆動フォーマットでは、図１０に示されるものと同様に、１フィールド（又は１フレーム）表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割し、ＳＦ２〜ＳＦ１４各々では陽極アドレス消去行程ＷＤ及びサスティン行程Ｉを順次実行する。ただし、図１４に示される発光駆動フォーマットでは、最後尾のサブフィールドＳＦ１４には消去行程Ｅが含まれていない。更に、先頭のサブフィールドＳＦ１では、陰極アドレス書込行程ＷＲの直後に陽極アドレス消去行程ＷＤを実行してからサスティン行程Ｉを実行するようになっている。
【００８３】
図１５は、図１４に示される発光駆動フォーマットに従ってアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスと、その印加タイミングを示す図である。
【００８４】
図１５において、サブフィールドＳＦ１のみで実施される陰極アドレス書込行程ＷＲでは、アドレスドライバ６は、上記メモリ４から読み出された画素駆動データビットＲＤＢ(1,1)〜ＲＤＢ(n,m)各々に応じたピーク電圧を有する画素データパルスを生成する。例えば、アドレスドライバ６は、上記画素駆動データビットＲＤＢが論理レベル１である場合には正極性のピーク電圧を有する画素データパルスを生成する一方、画素駆動データビットＲＤＢが論理レベル０である場合には低電圧(０ボルト)の画素データパルスを生成する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分ずつグループ化した画素データパルス群ＲＤＰ１〜ＲＤＰｎを、図１５に示されるように順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。更に、陰極アドレス書込行程ＷＲでは、第２サスティンドライバ８が、上記画素データパルス群ＲＤＰ１〜ＲＤＰｎ各々の印加タイミングと同一タイミングにて正極性の走査パルスＳＰＷを発生し、これを図１１に示されるが如く行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、上記の如き正極性の走査パルスＳＰＷが印加された行電極Ｙと、低電圧（０ボルト）の画素データパルスが印加された列電極Ｄとの交叉部の放電セルにのみ書込アドレス放電が生起される。かかる書込アドレス放電が生起された放電セル内には壁電荷が形成され、この放電セルは発光セル状態に設定される。一方、上記走査パルスＳＰＷが印加されたものの正極性のピーク電圧を有する画素データパルスが印加された放電セルには上記の如き書込アドレス放電は生起されない。よって、その放電セル内には壁電荷が形成されず、この放電セルは消灯セル状態に設定される。
【００８５】
次に、サブフィールドＳＦ１において、上記陰極アドレス書込行程ＷＲの直後に実施される陽極アドレス消去行程ＷＤでは、アドレスドライバ６は、上記メモリ４から読み出された画素駆動データビットＲＤＢ(1,1)〜ＲＤＢ(n,m)各々に応じたピーク電圧を有する画素データパルスを生成する。例えば、アドレスドライバ６は、上記画素駆動データビットＲＤＢが論理レベル１である場合には正極性のピーク電圧を有する画素データパルスを生成する一方、論理レベル０である場合にはそのピーク電圧が０ボルトとなる画素データパルスを生成する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分ずつグループ化した画素データパルス群ＤＤＰ１〜ＤＤＰｎを、図１５に示されるように順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。更に、陽極アドレス消去行程ＷＤでは、第２サスティンドライバ８が、上記画素データパルス群ＤＤＰ１〜ＤＤＰｎ各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰＤを発生し、これを図１５に示されるが如く行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、上記の如き負極性の走査パルスＳＰＤが印加された行電極Ｙと、正極性の画素データパルスが印加された列電極Ｄとの交叉部の放電セルにのみ消去アドレス放電が生起される。つまり、かかる放電セル内において、アドレス電極としての列電極Ｄを陽極側、行電極Ｙを陰極側とした状態で行電極Ｙ及び列電極Ｄ間にて消去アドレス放電が生起される。一方、上記走査パルスＳＰＤが印加されたものの低電圧の画素データパルスが印加された放電セルには上記の如き消去アドレス放電は生起されないので、この放電セルはその直前までの状態、つまり、壁電荷が存在する場合には発光セル状態、壁電荷が存在しない場合には消灯セル状態を維持するのである。
【００８６】
すなわち、先頭のサブフィールドＳＦ１では、図９に示す如き画素駆動データＧＤの第１ビットが論理レベル１である場合、つまり最低輝度（黒輝度）を表現する第１階調駆動が為される際には、陽極アドレス消去行程ＷＤにおいて消去アドレス放電が生起され、それ以外の輝度を表現する際には陰極アドレス書込行程ＷＲにおいて書込アドレス放電が生起されるのである。
【００８７】
尚、サブフィールドＳＦ１のサスティン行程Ｉ、並びにＳＦ２〜ＳＦ１４各々の陽極アドレス消去行程ＷＤ及びサスティン行程Ｉでの動作は、図１０及び図１１に示される駆動を実施した場合と同一であるので、その説明は省略する。
【００８８】
ここで、図１４及び図１５に示される駆動では、最後尾のサブフィールドＳＦ１４においてサスティン行程Ｉの直後に消去行程Ｅを実行していない。よって、先頭サブフィールドＳＦ１の直前においては、壁電荷が残留する発光セル状態の放電セルと、壁電荷が存在しない消灯セル状態の放電セルとが混在することになる。この際、発光セル状態の放電セル内では、図１６（ａ）に示す如く、行電極Ｘには正極性の電荷、行電極Ｙには負極性の電荷、列電極Ｄには正極性の電荷が夫々形成された状態となる。一方、消灯セル状態の放電セル内では、図１６（ｂ）に示す如く、行電極Ｘ及びＹ各々には正極性の電荷、列電極Ｄには負極性の電荷が夫々形成された状態となる。
【００８９】
図１７（ａ）〜図１７（ｃ）の各々は、サブフィールドＳＦ１直前の放電セルの状態が図１６（ａ）の如き発光セル状態である場合における、単位表示期間内での各放電セル内の列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の遷移を模式的に表す図である。
【００９０】
図１７（ａ）は、図９に示す如き最大輝度レベルを表す第１５階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【００９１】
第１５階調の駆動では、先ず、図９に示す如き先頭のサブフィールドＳＦ１にて書込アドレス放電（二重丸にて示す）を生起させるべく、陰極アドレス書込行程ＷＲにおいて、走査パルスＳＰＷによる正極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＲＤＰ）による０ボルトの電圧が列電極Ｄに印加される。ところが、この際、放電セルは図１６（ａ）に示す如き発光セル状態、つまり行電極Ｙには負極性の電荷、列電極Ｄには正極性の電荷が形成されている状態にあるので、書込アドレス放電は生起されない。よって、ＳＦ１の陰極アドレス書込行程ＷＲの終了後も、図１７（ａ）の如く、行電極Ｙには負極性、行電極Ｘには正極性、列電極Ｄには正極性の電荷が夫々形成されている状態が維持される。引き続きＳＦ１の陽極アドレス消去行程ＷＤでは、走査パルスＳＰＤによる負極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＤＤＰ）による０ボルトの電圧が列電極Ｄに印加される。よって、陽極アドレス消去行程ＷＤでは放電は生起されず、陽極アドレス消去行程ＷＤの終了直後も引き続き、行電極Ｙには負極性、行電極Ｘには正極性、列電極Ｄには正極性の電荷が夫々形成された状態が維持される。そして、サブフィールドＳＦ１〜ＳＦ１４各々のサスティン行程ＩではサスティンパルスＩＰによる正極性の電圧が交互に行電極Ｘ及びＹに印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＹが最終となるので、サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には正極性の電荷、行電極Ｙ近傍には負極性の電荷、列電極Ｄ近傍には正極性の電荷が夫々形成される。つまり、第１５階調の駆動によれば、最後尾のサブフィールドＳＦ１４のサスティン行程Ｉの終了直後、放電セル内には、図１７（ａ）に示すように、行電極Ｙには負極性、行電極Ｘには正極性、列電極Ｄには正極性の電荷が夫々形成された状態となる。
【００９２】
図１７（ｂ）は、図９に示す如き第２階調〜第１４階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【００９３】
かかる駆動では、先ず、図９に示す如き先頭のサブフィールドＳＦ１にて書込アドレス放電（二重丸にて示す）を生起させるべく、陰極アドレス書込行程ＷＲにおいて、走査パルスＳＰＷによる正極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＲＤＰ）による０ボルトの電圧が列電極Ｄに印加される。ところが、この際、放電セルは図１６（ａ）に示す如き発光セル状態、つまり行電極Ｙには負極性の電荷、列電極Ｄには正極性の電荷が形成されている状態にあるので、書込アドレス放電は生起されない。よって、ＳＦ１の陰極アドレス書込行程ＷＲの終了後も、図１７（ｂ）の如く、行電極Ｙには負極性、行電極Ｘには正極性、列電極Ｄには正極性の電荷が夫々形成されている状態が維持される。引き続きＳＦ１の陽極アドレス消去行程ＷＤでは、走査パルスＳＰＤによる負極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＤＤＰ）による０ボルトの電圧が列電極Ｄに印加される。よって、陽極アドレス消去行程ＷＤでは放電は生起されず、陽極アドレス消去行程ＷＤの終了直後も引き続き、行電極Ｙには負極性、行電極Ｘには正極性、列電極Ｄには正極性の電荷が夫々形成された状態が維持される。サブフィールドＳＦ１のサスティン行程ＩではサスティンパルスＩＰによる正極性の電圧が交互に行電極Ｘ及びＹに印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＹが最終となるので、サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には正極性の電荷、行電極Ｙ近傍には負極性の電荷、列電極Ｄ近傍には正極性の電荷が夫々形成される。ここで、図９に示す如く、第２〜第１４階調の駆動ではＳＦ２〜ＳＦ１４の内のいずれか１のサブフィールドの陽極アドレス消去行程ＷＤにおいて消去アドレス放電（黒丸にて示す）が生起される。つまり、サブフィールドＳＦ２〜ＳＦ１４の内のいずれか１のサブフィールドの陽極アドレス消去行程ＷＤでは、走査パルスＳＰＤによって行電極Ｙに印加された負極性の電圧、及び画素データパルス（ＤＰ）によって列電極Ｄに印加された正極性の電圧に応じて、列電極Ｄを陽極側として列電極Ｄ及び行電極Ｙ間にて消去アドレス放電が生起される。これにより、上記の如き１のサブフィールドの陽極アドレス消去行程ＷＤの終了後、放電セル内における行電極Ｘ及びＹ近傍には共に正極性の電荷が形成され、列電極Ｄ近傍には負極性の電荷が夫々形成された状態となる。この際、行電極Ｘ及びＹ各々には互いに同一極性の電荷が形成されているので、放電セルは消灯セル状態である。よって、サブフィールドＳＦ２〜ＳＦ１４各々の内で、上記消去アドレス放電が生起される直前までのサブフィールド各々のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹなる順に交互に印加される度に、放電セル内の行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、各サブフィールドのサスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＹが最終となる。よって、各サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には正極性の電荷、行電極Ｙ近傍には負極性の電荷、列電極Ｄ近傍には正極性の電荷が夫々形成される。一方、上記消去アドレス放電が生起されたサブフィールド及びそれに後続するサブフィールド各々のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹなる順に交互に印加されても上記の如きサスティン放電は生起されない。よって、各サブフィールドのサスティン行程Ｉの終了後には、図１７（ｂ）の如く放電セル内における行電極Ｘ及びＹ各々近傍には共に正極性の電荷が形成され、列電極Ｄ近傍には負極性の電荷が形成された状態となる。
【００９４】
又、図１７（ｃ）は、図９に示す如き最低輝度レベル（黒輝度）を表す第１階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【００９５】
かかる第１階調の駆動では、先ず、先頭のサブフィールドＳＦ１の陰極アドレス書込行程ＷＲにおいて、走査パルスＳＰＷによる正極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＲＤＰ）による正極性の電圧が列電極Ｄに印加される。よって、陰極アドレス書込行程ＷＲでは、書込アドレス放電は生起されず、この陰極アドレス書込行程ＷＲ終了後も、図１７（ｃ）の如く、行電極Ｙには負極性、行電極Ｘには正極性、列電極Ｄには正極性の電荷が夫々形成されている状態が維持される。引き続きＳＦ１の陽極アドレス消去行程ＷＤでは、走査パルスＳＰＤによる負極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＤＤＰ）による正極性の電圧が列電極Ｄに印加される。よって、陽極アドレス消去行程ＷＤでは、列電極Ｄを陽極側、行電極Ｙを陰極側としてこれら列電極Ｄ及び行電極Ｙ間においてアドレス消去放電が生起される。これにより、ＳＦ１の陽極アドレス消去行程ＷＤの終了後、放電セルは、その行電極Ｙ及びＸ各々には共に正極性の電荷、列電極Ｄには負極性の電荷が夫々形成された、いわゆる消灯セル状態になる。従って、ＳＦ１の陽極アドレス消去行程ＷＤの終了後は、一切放電が生起されないので、サブフィールドＳＦ１４までの間に亘り、図１６に示す如く、行電極Ｘ及びＹ各々には共に正極性の電荷、列電極Ｄ近傍には負極性の電荷が形成されている、いわゆる消灯セル状態が維持される。
【００９６】
図１８（ａ）〜図１８（ｃ）の各々は、サブフィールドＳＦ１の直前での放電セル内の状態が図１６（ｂ）の如き消灯セル状態である場合における、単位表示期間内での各放電セル内の列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の遷移を模式的に表す図である。
【００９７】
図１８（ａ）は、図９に示す如き最大輝度レベルを表す第１５階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【００９８】
第１５階調の駆動では、先ず、図９に示す如き先頭のサブフィールドＳＦ１にて書込アドレス放電（二重丸にて示す）を生起させるべく、陰極アドレス書込行程ＷＲにおいて、走査パルスＳＰＷによる正極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＲＤＰ）による０ボルトの電圧が列電極Ｄに印加される。この際、放電セルは図１６（ｂ）に示す如き消灯セル状態、つまり行電極Ｙ及びＸには共に正極性の電荷、列電極Ｄには負極性の電荷が形成されている状態にあるので、列電極Ｄを陰極側として行電極Ｙ及び列電極Ｄ間において書込アドレス放電が生起される。よって、ＳＦ１の陰極アドレス書込行程ＷＲの終了後、図１８（ａ）の如く、行電極Ｙには負極性、行電極Ｘには正極性、列電極Ｄには正極性の電荷が夫々形成されている状態となる。引き続きＳＦ１の陽極アドレス消去行程ＷＤでは、走査パルスＳＰＤによる負極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＤＤＰ）による０ボルトの電圧が列電極Ｄに印加される。よって、陽極アドレス消去行程ＷＤでは放電は生起されず、陽極アドレス消去行程ＷＤの終了直後、引き続き行電極Ｙには負極性、行電極Ｘには正極性、列電極Ｄには正極性の電荷が夫々形成された状態が維持される。そして、サブフィールドＳＦ１〜ＳＦ１４各々のサスティン行程ＩではサスティンパルスＩＰによる正極性の電圧が交互に行電極Ｘ及びＹに印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＹが最終となるので、サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には正極性の電荷、行電極Ｙ近傍には負極性の電荷、列電極Ｄ近傍には正極性の電荷が夫々形成される。つまり、第１５階調の駆動によれば、最後尾のサブフィールドＳＦ１４のサスティン行程Ｉの終了直後、放電セル内には、図１８（ａ）に示すように、行電極Ｙには負極性、行電極Ｘには正極性、列電極Ｄには正極性の電荷が夫々形成された状態となる。
【００９９】
図１８（ｂ）は、図９に示す如き第２階調〜第１４階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【０１００】
かかる駆動では、先ず、図９に示す如き先頭のサブフィールドＳＦ１にて書込アドレス放電（二重丸にて示す）を生起させるべく、陰極アドレス書込行程ＷＲにおいて、走査パルスＳＰＷによる正極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＲＤＰ）による０ボルトの電圧が列電極Ｄに印加される。この際、放電セルは図１６（ｂ）に示す如き消灯セル状態、つまり行電極Ｙ及びＸには共に正極性の電荷、列電極Ｄには負極性の電荷が形成されている状態にあるので、列電極Ｄを陰極側として行電極Ｙ及び列電極Ｄ間において書込アドレス放電が生起される。よって、ＳＦ１の陰極アドレス書込行程ＷＲの終了後、図１８（ｂ）の如く、行電極Ｙには負極性、行電極Ｘには正極性、列電極Ｄには正極性の電荷が夫々形成されている状態となる。引き続きＳＦ１の陽極アドレス消去行程ＷＤでは、走査パルスＳＰＤによる負極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＤＤＰ）による０ボルトの電圧が列電極Ｄに印加される。よって、陽極アドレス消去行程ＷＤでは放電は生起されず、陽極アドレス消去行程ＷＤの終了直後、引き続き行電極Ｙには負極性、行電極Ｘには正極性、列電極Ｄには正極性の電荷が夫々形成された状態が維持される。そして、サブフィールドＳＦ１のサスティン行程ＩではサスティンパルスＩＰによる正極性の電圧が交互に行電極Ｘ及びＹに印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＹが最終となるので、サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には正極性の電荷、行電極Ｙ近傍には負極性の電荷、列電極Ｄ近傍には正極性の電荷が夫々形成される。ここで、図９に示す如く、第２〜第１４階調の駆動ではＳＦ２〜ＳＦ１４の内のいずれか１のサブフィールドの陽極アドレス消去行程ＷＤにおいて消去アドレス放電（黒丸にて示す）が生起される。つまり、サブフィールドＳＦ２〜ＳＦ１４の内のいずれか１のサブフィールドの陽極アドレス消去行程ＷＤでは、走査パルスＳＰＤによって行電極Ｙに印加された負極性の電圧、及び画素データパルス（ＤＰ）によって列電極Ｄに印加された正極性の電圧に応じて、列電極Ｄを陽極側として列電極Ｄ及び行電極Ｙ間にて消去アドレス放電が生起される。これにより、上記の如き１のサブフィールドの陽極アドレス消去行程ＷＤの終了後、放電セル内における行電極Ｘ及びＹ近傍には共に正極性の電荷が形成され、列電極Ｄ近傍には負極性の電荷が夫々形成された状態となる。この際、行電極Ｘ及びＹ各々には互いに同一極性の電荷が形成されているので、放電セルは消灯セル状態である。よって、サブフィールドＳＦ２〜ＳＦ１４各々の内で、上記消去アドレス放電が生起される直前までのサブフィールド各々のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹなる順に交互に印加される度に、放電セル内の行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、各サブフィールドのサスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＹが最終となる。よって、各サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には正極性の電荷、行電極Ｙ近傍には負極性の電荷、列電極Ｄ近傍には正極性の電荷が夫々形成される。一方、上記消去アドレス放電が生起されたサブフィールド及びそれに後続するサブフィールド各々のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹなる順に交互に印加されても上記の如きサスティン放電は生起されない。よって、各サブフィールドのサスティン行程Ｉの終了後には、図１８（ｂ）の如く放電セル内における行電極Ｘ及びＹ各々近傍には共に正極性の電荷が形成され、列電極Ｄ近傍には負極性の電荷が形成された状態となる。
【０１０１】
又、図１８（ｃ）は、図９に示す如き最低輝度レベル（黒輝度）を表す第１階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【０１０２】
かかる第１階調の駆動では、先ず、先頭のサブフィールドＳＦ１の陰極アドレス書込行程ＷＲにおいて、走査パルスＳＰＷによる正極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＲＤＰ）による正極性の電圧が列電極Ｄに印加されるが書込アドレス放電は生起されない。よって、この陰極アドレス書込行程ＷＲ終了後も、図１８（ｃ）の如く、放電セル内の行電極Ｙ及びＸ各々には正極性、列電極Ｄには負極性の電荷が夫々形成されている消灯セル状態が維持される。従って、引き続きＳＦ１の陽極アドレス消去行程ＷＤにおいて、走査パルスＳＰＤによる負極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＤＤＰ）による正極性の電圧が列電極Ｄに印加されてもアドレス消去放電は生起されない。すなわち、ＳＦ１の陽極アドレス消去行程ＷＤの終了後も、図１８（ｃ）の如く、放電セルは、行電極Ｙ及びＸには共に正極性の電荷、列電極Ｄには負極性の電荷が形成された消灯セル状態を維持するのである。従って、それ以降、サブフィールドＳＦ１４までの間に亘り、図１８（ｃ）に示す如く、行電極Ｘ及びＹ各々には共に正極性の電荷、列電極Ｄ近傍には負極性の電荷が形成されている、いわゆる消灯セル状態が維持される。
【０１０３】
以上の如く、先頭サブフィールドＳＦ１の陰極アドレス書込行程ＷＲの直後に図１５に示す如く、陽極アドレス消去行程ＷＤを実行するようにしている。かかる駆動によれば、先頭サブフィールドＳＦ１の直前での放電セル内における列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の状態が、図１６（ａ）及び図１６（ｂ）のいずれの状態であっても各種放電を確実に生起させることが可能となる。すなわち、先頭サブフィールドＳＦ１の直前での放電セル内における列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性を常に図１６（ａ）に示す如き状態に設定させる消去行程Ｅを実行しなくとも、図１１に示される駆動と同様に、各種放電を確実に生起させ、且つ暗コントラストを向上させた表示駆動を実施することが可能となる。
【０１０４】
尚、図１５に示される駆動を実施する際にも、陽極アドレス消去行程ＷＤにおいて列電極Ｄに印加すべき画素データパルスの電圧の極性を図１３に示す如く負極性にするようにしても良い。この際、図１３に示されている走査パルスＳＰＷＰと同様に、陽極アドレス書込行程ＷＲにて行電極Ｙに印加すべき走査パルスＳＰＷのピーク電圧を、列電極Ｄ上が０ボルトである際に放電が生起されない程度に低下させる。
【０１０５】
又、上記実施例においては、図９に示す如き１５種類の発光駆動パターンにより１５階調分の駆動を実施するようにしているが、図１４に示される発光駆動フォーマットを採用した場合には、更に１階調分を加えた１６階調分の駆動を実現することが可能となる。
【０１０６】
すなわち、サブフィールドＳＦ１〜ＳＦ１４の内でＳＦ１の陰極アドレス書込行程ＷＲ及び陽極アドレス消去行程ＷＤのみで夫々アドレス書込放電及びアドレス消去放電を生起させる発光駆動パターンを、図９に示す如き１５種類の発光駆動パターンに加えるのである。
【０１０７】
図１９は、かかる発光駆動パターンに基づく駆動を実施した場合に各放電セル内において列電極Ｄ、行電極Ｘ及びＹ各々に形成される電荷の極性遷移を表す図である。
【０１０８】
図１９に示されるように、この新たな発光駆動パターンによれば、先ず、先頭サブフィールドＳＦ１の陰極アドレス書込行程ＷＲにおいて、列電極Ｄ側を陰極側とした書込アドレス放電が生起され、列電極Ｄ近傍には正極性の電荷、行電極Ｙには負極性の電荷、行電極Ｘには正極性の電荷が夫々形成される。次に、ＳＦ１の陽極アドレス消去行程ＷＤにおいて、列電極Ｄ側を陽極側とした消去アドレス放電が生起され、列電極Ｄ近傍には負極性の電荷、行電極Ｙ及びＸには共に正極性の電荷が形成された状態となる。よって、サブフィールドＳＦ１〜ＳＦ１４各々のサスティン行程Ｉにおいて、正極性のサスティンパルスＩＰが行電極Ｘ及びＹに印加されてもサスティン放電は生起されない。従って、ＳＦ１以降、サブフィールドＳＦ１４までの間に亘り、図１９に示す如く、行電極Ｘ及びＹ各々には共に正極性の電荷、列電極Ｄ近傍には負極性の電荷が形成されている、いわゆる消灯セル状態が維持される。このように、かかる駆動によれば、サブフィールドＳＦ１〜ＳＦ１４に亘りサスティン放電が一切生起されず、アドレス書込放電及びアドレス消去放電の各々に伴う発光だけが実施されるので、図９に示す第１階調と第２階調との間の輝度が表現される。よって、暗輝度を表現する際の分解能が高まるのである。尚、この新たな発光駆動パターン に基づく駆動を実施するには、その直前、つまり直前のフレームにおける最後尾のサブフィールドＳＦ１４終了後の放電セル内での電荷極性の状態が図１６（ｂ）の如き状態にある必要がある。従って、かかる発光駆動パターンに基づく駆動を実施するには、予め駆動制御回路２においてサブフィールドＳＦ１４終了後の放電セル内での電荷極性の状態が図１６（ｂ）の如き状態にあるか否かを判断しておく。そして、駆動制御回路２は、図１６（ｂ）の如き状態にある場合には上述した如き先頭ＳＦ１にてアドレス書込放電及びアドレス消去放電を共に生起させるべき駆動を実施させる一方、図１６（ｂ）の如き状態にない場合には図９の第２階調にて示される駆動を実施させるべき制御を行う。尚、最後尾のサブフィールドＳＦ１４において図１０に示されるが如き消去行程Ｅを実行する場合には、サブフィールドＳＦ１４終了後の放電セル内での電荷極性状態は常に図１６（ｂ）の如き状態になるので、上述した如き駆動制御回路２による制御が不要となる。
【０１０９】
又、上記実施例においては、各放電セルを画素データに応じた状態に設定させるにあたり、放電セルを消灯セル状態から発光セル状態に遷移させる場合には列電極Ｄを陰極側として行電極Ｙ及び列電極Ｄ間において書込アドレス放電を生起させる（陰極アドレス書込行程ＷＲ）。一方、放電セルを点灯セル状態から消灯セル状態に遷移させる場合には列電極Ｄを陽極側として行電極Ｙ及び列電極Ｄ間において消去アドレス放電を生起させる（陽極アドレス消去行程ＷＤ）ようにしている。
【０１１０】
しかしながら、放電セルを消灯セル状態から発光セル状態に遷移させる場合には列電極Ｄを陽極側として行電極Ｙ及び列電極Ｄ間において書込アドレス放電を生起させる一方、放電セルを点灯セル状態から消灯セル状態に遷移させる場合には列電極Ｄを陰極側として行電極Ｙ及び列電極Ｄ間において消去アドレス放電を生起させるようにしても良い。
【０１１１】
図２０は、かかる点に鑑みて為された発光駆動フォーマットの一例を示す図である。
【０１１２】
図２０に示す発光駆動フォーマットでは、図１０に示されるものと同様に、１フィールド（又は１フレーム）表示期間毎に１４個のサブフィールドＳＦ１〜ＳＦ１４各々においてサブフィールドの輝度重み付けに対応した発光回数(発光期間)だけ点灯セル状態の放電セルをサスティン放電させるサスティン行程Ｉを実行する。この際、先頭のサブフィールドＳＦ１では陽極アドレス書込行程ＷＱＲ、それ以降のＳＦ２〜ＳＦ１４各々では陰極アドレス消去行程ＷＱＤを夫々実行する。尚、最後尾のサブフィールドＳＦ１４に限り消去行程ＥＱを実行する。
【０１１３】
図２１は、図２０に示される発光駆動フォーマットに従ってアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスと、その印加タイミングを示す図である。
【０１１４】
図２１において、サブフィールドＳＦ１のみで実施される陽極アドレス書込行程ＷＱＲでは、アドレスドライバ６は、上記メモリ４から読み出された画素駆動データビットＲＤＢ(1,1)〜ＲＤＢ(n,m)各々に応じたピーク電圧を有する画素データパルスを生成する。例えば、アドレスドライバ６は、上記画素駆動データビットＲＤＢが論理レベル０である場合には正極性のピーク電圧を有する画素データパルスを生成する一方、画素駆動データビットＲＤＢが論理レベル１である場合にはそのピーク電圧が０ボルトとなる画素データパルスを生成する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分ずつグループ化した画素データパルス群ＲＤＰ１〜ＲＤＰｎを、図２１に示されるように順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。更に、陽極アドレス書込行程ＷＱＲでは、第２サスティンドライバ８が、上記画素データパルス群ＲＤＰ１〜ＲＤＰｎ各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰＷを発生し、これを図２１に示されるが如く行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、上記の如き負極性の走査パルスＳＰＷが印加された行電極Ｙと、正極性のピーク電圧を有する高電圧の画素データパルスが印加された列電極Ｄとの交叉部の放電セルにのみ書込アドレス放電が生起される。つまり、かかる放電セル内において、アドレス電極としての列電極Ｄを陽極側、行電極Ｙを陰極側とした状態で、これら行電極Ｙ及び列電極Ｄ間にて書込アドレス放電が生起される。かかる書込アドレス放電が生起された放電セル内には壁電荷が形成され、この放電セルは発光セル状態に設定される。一方、上記走査パルスＳＰＷが印加されたものの低電圧（０ボルト）を有する画素データパルスが印加された放電セルには上記の如き書込アドレス放電は生起されない。よって、その放電セル内には壁電荷が形成されず、この放電セルは後述するサスティン行程Ｉにおいてサスティン放電が不可となる消灯セル状態に設定される。
【０１１５】
ここで、陽極アドレス書込行程ＷＱＲにおいて書込アドレス放電が生起されるか否かは、図９に示される画素駆動データＧＤの第１ビットの論理レベルに依存している。この際、画素駆動データＧＤの第１ビットは、図９に示されるように、多階調化処理画素データＰＤＳが［００００］、つまり輝度レベル０を表す場合には論理レベル１となり、輝度レベル０よりも高輝度を表す場合には論理レベル０となる。そして、画素駆動データＧＤの第１ビットが論理レベル０である場合に限り上述した如き書込アドレス放電を生起させるのである。
【０１１６】
このように、陽極アドレス書込行程ＷＱＲでは、輝度レベル０より高輝度を表す画素データに対応した放電セルに対しては正極性のピーク電圧を有する画素データパルスを印加することにより書込アドレス放電を生起させ、この放電セルを発光セル状態に設定する。一方、輝度レベル０を表す画素データに対応した放電セルには低電圧（０ボルト）を有する画素データパルスを印加することにより上記書込アドレス放電が生起されないようにして、この放電セルを消灯セル状態に設定するのである。すなわち、そもそも輝度レベル０を表現する際には放電セルを発光セル状態に設定する必要は無いので、この放電セルに対しては書込アドレス放電が生起されないように、低電圧の画素データパルスを印加するようにしたのである。これにより、輝度レベル０を表現する際にも全ての放電セルに対して壁電荷を形成させる為のアドレス放電を生起させるようにした駆動を実施する場合に比して、暗コントラストを向上させることが可能となる。
【０１１７】
又、図２１において、サブフィールドＳＦ２〜ＳＦ１４各々で実施される陰極アドレス消去行程ＷＱＤでは、アドレスドライバ６は、上記メモリ４から読み出された画素駆動データビットＤＢ(1,1)〜ＤＢ(n,m)各々に応じたピーク電圧を有する画素データパルスを生成する。例えば、アドレスドライバ６は、上記画素駆動データビットＤＢが論理レベル１である場合にはそのピーク電圧が０ボルトとなる画素データパルスを生成する一方、画素駆動データビットＤＢが論理レベル０である場合には正極性のピーク電圧を有する画素データパルスを生成する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分ずつグループ化した画素データパルス群ＤＰ１〜ＤＰｎを、図２１に示されるように順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。更に、陽極アドレス書込行程ＷＱＲでは、第２サスティンドライバ８が、上記画素データパルス群ＤＰ１〜ＤＰｎ各々の印加タイミングと同一タイミングにて正極性の走査パルスＳＰＤを発生し、これを図２１に示されるが如く行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、上記の如き正極性の走査パルスＳＰＤが印加された行電極Ｙと、ピーク電圧が０ボルトとなる画素データパルスが印加された列電極Ｄとの交叉部の放電セルにのみ消去アドレス放電が生起される。つまり、かかる放電セル内において、アドレス電極としての列電極Ｄを陰極側、行電極Ｙを陽極側とした状態で行電極Ｙ及び列電極Ｄ間にて消去アドレス放電が生起される。かかる消去アドレス放電が生起されることにより放電セル内に残留していた壁電荷が消去され、この放電セルは消灯セル状態に設定される。一方、上記走査パルスＳＰＤが印加されたものの正極性のピーク電圧を有する画素データパルスが印加された放電セルには上記の如き消去アドレス放電は生起されないので、この放電セルは、その直前までの状態を維持する。つまり、壁電荷が存在する場合には発光セル状態、壁電荷が存在しない場合には消灯セル状態を維持するのである。
【０１１８】
ここで、陰極アドレス消去行程ＷＱＤにおいて消去アドレス放電が生起されるか否かは、図９に示されるが如きサブフィールドＳＦ２〜ＳＦ１４各々に対応した画素駆動データＧＤの第２〜第１４ビットの論理レベルに依存している。すなわち、画素駆動データＧＤによって示されるビットが論理レベル１である場合に限り、そのビット桁に対応したサブフィールドＳＦの陰極アドレス消去行程ＷＱＤにおいて、上記の如き消去アドレス放電が生起されるのである。
【０１１９】
次に、サブフィールドＳＦ１〜ＳＦ１４各々で実施されるサスティン行程Ｉでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、図２１に示されるが如く行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎに対して交互に正極性のサスティンパルスＩＰＹ及びＩＰＸを繰り返し印加する。この際、各サスティン行程Ｉにおいて印加すべきサスティンパルスＩＰの回数は、各サブフィールドの階調輝度の重み付けに応じて設定されている。例えば、サブフィールドＳＦ１での発光実施回数を"１"とした場合、図２０に示されるように、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：８
ＳＦ５：１０
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ10：２５
ＳＦ11：２８
ＳＦ12：３２
ＳＦ13：３５
ＳＦ14：３９
となる。
【０１２０】
かかるサスティン行程Ｉの実行により、壁電荷が残留したままとなっている放電セル、すなわち発光セル状態にある放電セルのみが、上記サスティンパルスＩＰＸ及びＩＰＹが印加される度に維持放電し、上記回数(期間)分だけその維持放電に伴う発光を繰り返す。
【０１２１】
そして、１フィールド（又は１フレーム）表示期間中の最後尾のサブフィールドＳＦ１４のみで実施される消去行程ＥＱでは、第２サスティンドライバ８が、図２１に示す如き正極性の消去パルスＥＰを行電極Ｙ１〜Ｙｎに印加する。これにより、列電極Ｄを陰極側、行電極Ｙを陽極側として、壁電荷が残留する放電セル内の列電極Ｄ及び行電極Ｙ間において壁電荷を消去させるための消去放電が生起される。よって、消去行程Ｅの実行によれば、全ての放電セルは、壁電荷が存在しない消灯セル状態に設定される。
【０１２２】
以上の如き図９、図２０及び図２１に示される動作を各フィールド（フレーム）毎に繰り返し実行することにより、各フィールド（フレーム）表示期間内において上記サブフィールドＳＦ各々のサスティン行程Ｉで実施された発光の合計回数に対応した輝度が表現される。尚、図２０に示す発光駆動フォーマットに従った駆動によれば、放電セルを発光セル状態に設定することが可能な機会は、１フィールド（又は１フレーム）表示期間内において先頭のサブフィールドＳＦ１の陽極アドレス書込行程ＷＱＲだけである。ここで、図９に示す如き画素駆動データＧＤのビットパターンによれば、同図中において黒丸にて示されるように、１フィールド表示期間内では１のサブフィールドの陰極アドレス消去行程ＷＱＤのみにおいて、壁電荷が消去される陰極アドレス消去放電が生起される。よって、同図中において二重丸にて示されるように、先頭サブフィールドＳＦ１の陽極アドレス書込行程ＷＱＲにおいて生起された書込アドレス放電によって形成された壁電荷は、上記陰極アドレス消去放電が生起されるまでの間残留して各放電セルは発光セル状態を維持する。従って、その間に存在するサブフィールド各々(白丸にて示す)のサスティン行程Ｉ各々において連続してサスティン放電に伴う発光が生じることになる。よって、図９に示されるが如き１５系統のビットパターンを取り得る画素駆動データＧＤを用いて図２０及び図２１に示されるが如き階調駆動を実施すれば、１フィールド（又は１フレーム）表示期間内でのサスティン放電の回数が夫々異なる１５系統の発光駆動が為され、
｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、255｝
なる１５階調分の中間表示輝度が得られる。
【０１２３】
一方、Ａ／Ｄ変換器３にて得られた画素データＰＤは、８ビット、すなわち、２５６段階の中間調を表現し得るものである。そこで、上記１５階調の階調駆動によっても擬似的に２５６段階の中間調表示を実現させるべく、図３に示される多階調化処理回路３３によって多階調化処理を実施している。
【０１２４】
この際、上述した如き駆動によれば、全ての放電セル内の壁電荷を均一にすべく、全放電セルを一斉に放電させる、いわゆるリセット放電を実施していないので、暗い画像を表示する際の暗コントラストが向上する。
【０１２５】
尚、図２１に示される駆動では、先頭サブフィールドＳＦ１の陽極アドレス書込行程ＷＱＲにおいて列電極Ｄを陽極側、行電極Ｙを陰極側として放電（書込アドレス放電）を生起させるようにしている。これにより、例え、このサブフィールドＳＦ１の直前のサブフィールドＳＦ１４の消去行程ＥＱにおいて、列電極Ｄを陰極側、行電極Ｙを陽極側とした消去放電が為されても、先頭サブフィールドＳＦ１の陽極アドレス書込行程ＷＱＲでは確実に放電を（書込アドレス放電）生起させることが可能となる。
【０１２６】
以下に、かかる陽極アドレス書込行程ＷＱＲにおいて確実に放電を（書込アドレス放電）生起させることができる理由について説明する。
【０１２７】
図２２（ａ）〜図２２（ｃ）の各々は、単位表示期間内（サブフィールドＳＦ１〜ＳＦ１４）での各放電セル内における列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性状態の遷移を模式的に表す図である。
【０１２８】
図２２（ａ）は、図９に示す如き最大輝度レベルを表す第１５階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【０１２９】
図２２（ａ）において、先ず、サブフィールドＳＦ１の直前、つまりサブフィールドＳＦ１４の消去行程Ｅの終了後は、各放電セル内における行電極Ｘ及びＹ各々の近傍に負極性の電荷、列電極Ｄの近傍には正極性の電荷が夫々形成される。この際、行電極Ｘ及びＹには共に同一極性（負極性）の電荷が形成されているので、放電セルは消灯セル状態である。
【０１３０】
次に、サブフィールドＳＦ１の陽極アドレス書込行程ＷＱＲでは、図２１に示す如く、走査パルスＳＰＷによって行電極Ｙに印加された負極性の電圧、及び画素データパルス（ＲＤＰ）によって列電極Ｄに印加された正極性の電圧に応じて、各放電セル内の列電極Ｄを陽極側として列電極Ｄ及び行電極Ｙ間にて書込アドレス放電が生起される。これにより、放電セル内における行電極Ｘ近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、列電極Ｄ近傍には負極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに異なる極性の電荷が形成されているので、放電セルは発光セル状態である。
【０１３１】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｙ及びＸなる順に交互に印加される度に、放電セル内における行電極Ｙ及びＸ間においてサスティン放電が生起される。この際、サスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＸが最終となるので、サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、列電極Ｄ近傍には負極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに異なる極性の電荷が形成されているので、放電セルは発光セル状態である。
【０１３２】
ここで、図９に示す如く、第１５階調の駆動ではＳＦ２〜ＳＦ１４のいずれにおいても陰極アドレス消去行程ＷＱＤでは消去アドレス放電（黒丸にて示す）が生起されないので、この間、放電セルは発光セル状態を維持する。
【０１３３】
よって、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰが印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＸが最終となる。よって、各サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、列電極Ｄ近傍には負極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに異なる極性の電荷が形成されているので、放電セルは発光セル状態である。
【０１３４】
そして、最後尾のサブフィールドＳＦ１４の消去行程ＥＱでは、消去パルスＥＰによって行電極Ｙに印加された正極性の電圧に応じて、各放電セル内の行電極Ｙ及び列電極Ｄ間において消去放電が生起され、行電極Ｙ近傍には負極性の電荷が形成される。よって、かかるサブフィールドＳＦ１４の消去行程Ｅの終了後は、各放電セル内における行電極Ｘ及びＹ各々の近傍には負極性の電荷、列電極Ｄの近傍には正極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに同一極性の電荷が形成されているので、放電セルは消灯セル状態である。
【０１３５】
図２２（ｂ）は、図９に示す如き第２〜第１４階調の駆動が為される場合での放電セル内における電荷極性の遷移を表す図である。
【０１３６】
図２２（ｂ）において、先ず、サブフィールドＳＦ１の直前、つまりサブフィールドＳＦ１４の消去行程ＥＱの終了後は、各放電セル内における行電極Ｘ及びＹ各々の近傍に負極性の電荷、列電極Ｄの近傍には正極性の電荷が夫々形成されている。この際、行電極Ｘ及びＹには共に同一極性（負極性）の電荷が形成されているので、放電セルは消灯セル状態である。
【０１３７】
次に、サブフィールドＳＦ１の陽極アドレス書込行程ＷＱＲでは、図２１に示す如く、走査パルスＳＰＷによって行電極Ｙに印加された負極性の電圧、及び画素データパルス（ＲＤＰ）によって列電極Ｄに印加された正極性の電圧に応じて、各放電セル内の列電極Ｄを陽極側として列電極Ｄ及び行電極Ｙ間にて書込アドレス放電が生起される。これにより、放電セル内における行電極Ｘ近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、列電極Ｄ近傍には負極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに異なる極性の電荷が形成されているので、放電セルは発光セル状態である。
【０１３８】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、サスティンパルスＩＰが印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＸが最終となるので、サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、列電極Ｄ近傍には負極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに異なる極性の電荷が形成されているので、放電セルは発光セル状態である。
【０１３９】
ここで、図９に示す如く、第２〜第１４階調の駆動ではＳＦ２〜ＳＦ１４の内のいずれか１のサブフィールドの陰極アドレス消去行程ＷＱＤにおいて消去アドレス放電（黒丸にて示す）が生起される。つまり、サブフィールドＳＦ２〜ＳＦ１４の内のいずれか１のサブフィールドの陰極アドレス消去行程ＷＱＤでは、図２１に示す如く、走査パルスＳＰＤによって行電極Ｙに印加された正極性の電圧、及び画素データパルス（ＤＰ）によって列電極Ｄに印加された０ボルトの電圧に応じて、列電極Ｄを陰極側として列電極Ｄ及び行電極Ｙ間にて消去アドレス放電が生起される。これにより、放電セル内における行電極Ｘ及びＹ近傍には共に負極性の電荷が形成され、列電極Ｄ近傍には正極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに同一極性の電荷が形成されているので、放電セルは消灯セル状態になる。
【０１４０】
よって、サブフィールドＳＦ２〜ＳＦ１４各々の内で、上記消去アドレス放電が生起される直前までのサブフィールド各々のサスティン行程Ｉでは、サスティンパルスＩＰが印加される度に、放電セル内の行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、各サブフィールドのサスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＸが最終となる。よって、各サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、列電極Ｄ近傍には負極性の電荷が夫々形成される。この際、行電極Ｘ及びＹ各々には互いに異なる極性の電荷が形成されているので、放電セルは発光セル状態になる。
【０１４１】
一方、上記消去アドレス放電が生起されたサブフィールド及びそれに後続するサブフィールド各々のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹなる順に交互に印加されても上記の如きサスティン放電は生起されない。よって、各サブフィールドのサスティン行程Ｉの終了後には、放電セル内における行電極Ｘ及びＹ各々近傍には共に負極性の電荷が形成され、列電極Ｄ近傍には正極性の電荷が形成される。この際、行電極Ｘ及びＹ各々には互いに同一極性の電荷が形成されているので、放電セルは消灯セル状態になる。
【０１４２】
そして、最後尾のサブフィールドＳＦ１４の消去行程ＥＱでは、消去パルスＥＰによって行電極Ｙには正極性の電圧が印加されるが、上述した如く行電極Ｘ及びＹ各々近傍には共に負極性の電荷が形成されているので放電は生起されない。よって、消去行程ＥＱの終了後、放電セル内における行電極Ｘ及びＹ各々近傍には共に負極性の電荷、列電極Ｄ近傍には正極性の電荷が形成された状態が維持される。
【０１４３】
又、図２２（ｃ）は、図９に示す如き最低輝度レベル（黒輝度）を表す第１階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【０１４４】
図２２（ｃ）において、先ず、サブフィールドＳＦ１の直前、つまりサブフィールドＳＦ１４の消去行程Ｅの終了後は、各放電セル内における行電極Ｘ及びＹ各々の近傍に負極性の電荷、列電極Ｄの近傍には正極性の電荷が夫々形成されている。この際、行電極Ｘ及びＹには共に同一極性（負極性）の電荷が形成されているので、放電セルは消灯セル状態である。ここで、最低輝度レベル（黒輝度）を表す第１階調の駆動では、図９に示すようにサブフィールドＳＦ１〜ＳＦ１４のいずれにおいても一切放電が生起されない。よって、図２２（ｃ）に示されるように、サブフィールドＳＦ１〜ＳＦ１４を通して、サブフィールドＳＦ１の直前の状態、すなわち、放電セル内における行電極Ｘ及びＹ各々近傍には共に負極性の電荷、列電極Ｄ近傍には正極性の電荷が形成されている状態が維持される。
【０１４５】
以上の如く、図２１に示す駆動では、先頭サブフィールドＳＦ１のみで、画素データに応じて選択的に各放電セルを発光セル状態に設定すべく、列電極Ｄには正極性の電圧、行電極Ｙには負極性の電圧を印加することにより壁電荷形成の為の放電（書込アドレス放電）を生起させるようにしている。従って、最後尾のサブフィールドＳＦ１４の消去行程ＥＱにて壁電荷が残留する放電セルのみに消去放電を生起させるべく、行電極Ｙに列電極Ｄよりも高い正極性の電圧を印加した結果、行電極Ｙ近傍に負極性の電荷が存在する状態であっても、確実に上記書込アドレス放電を生起させることが可能となる。
【０１４６】
尚、図２１に示される実施例では、サブフィールドＳＦ２〜ＳＦ１４各々の陰極アドレス消去行程ＷＱＤにおいて、正極性の走査パルスＳＰＤが行電極Ｙに印加されている間に０ボルトの電圧を列電極Ｄに印加することにより、これら行電極Ｙ及び列電極Ｄ間で消去アドレス放電を生起させるようにしている。
【０１４７】
しかしながら、陰極アドレス消去行程ＷＱＤにおいて消去アドレス放電を生起させるにあたり、列電極Ｄに印加する電圧は必ずしも０ボルトである必要はなく、例えば負極性の電圧であっても良い。すなわち、アドレスドライバ６は、上記画素駆動データビットＲＤＢが論理レベル１である場合には負極性のピーク電圧を有する画素データパルスを生成する一方、画素駆動データビットＲＤＢが論理レベル０である場合には０ボルトの電圧を有する画素データパルスを生成する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分ずつグループ化した画素データパルス群ＲＤＰ１〜ＲＤＰｎを順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。この際、負極性の電圧を有する画素データパルスが印加された列電極Ｄと、正極性の走査パルスＳＰＤが印加された行電極Ｙとの交叉部の放電セル内において上記の如き消去アドレス放電が生起される。一方、正極性の走査パルスＳＰＤと０ボルトの画素データパルスが印加された放電セルでは、消去アドレス放電は生起されない。この際、走査パルスＳＰＤのピーク電圧としては、列電極Ｄが０ボルトである場合にも放電が生起されない程度の電圧を用いる。
【０１４８】
又、図２０及び図２１に示される駆動では、最後尾のサブフィールドＳＦ１４において、壁電荷が残留する放電セルのみに消去放電を生起させてその壁電荷を消滅させる消去行程ＥＱを実行しているが、消去行程ＥＱを実行しない駆動を実施する場合にも適用可能である。
【０１４９】
図２３は、かかる点に鑑みて為された図２０に示される発光駆動フォーマットの変形例を示す図である。
【０１５０】
図２３に示される発光駆動フォーマットでは、図２０に示されるものと同様に、１フィールド（又は１フレーム）表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割し、ＳＦ２〜ＳＦ１４各々では陰極アドレス消去行程ＷＱＤ及びサスティン行程Ｉを順次実行する。ただし、図２３に示される発光駆動フォーマットでは、最後尾のサブフィールドＳＦ１４には消去行程ＥＱが含まれていない。更に、先頭のサブフィールドＳＦ１では、陽極アドレス書込行程ＷＱＲの直後に陰極アドレス消去行程ＷＱＤを実行してからサスティン行程Ｉを実行するようになっている。
【０１５１】
図２４は、図２３に示される発光駆動フォーマットに従ってアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極及び行電極対に印加する各種駆動パルスと、その印加タイミングを示す図である。
【０１５２】
図２４において、サブフィールドＳＦ１のみで実施される陽極アドレス書込行程ＷＱＲでは、アドレスドライバ６は、上記メモリ４から読み出された画素駆動データビットＲＤＢ(1,1)〜ＲＤＢ(n,m)各々に応じたピーク電圧を有する画素データパルスを生成する。例えば、アドレスドライバ６は、上記画素駆動データビットＲＤＢが論理レベル０である場合には正極性のピーク電圧を有する画素データパルスを生成する一方、画素駆動データビットＲＤＢが論理レベル１である場合には低電圧(０ボルト)の画素データパルスを生成する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分ずつグループ化した画素データパルス群ＲＤＰ１〜ＲＤＰｎを、図２４に示されるように順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。更に、陽極アドレス書込行程ＷＱＲでは、第２サスティンドライバ８が、上記画素データパルス群ＲＤＰ１〜ＲＤＰｎ各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰＷを発生し、これを図２４に示されるが如く行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、上記の如き負極性の走査パルスＳＰＷが印加された行電極Ｙと、正極性のピーク電圧を有する画素データパルスが印加された列電極Ｄとの交叉部の放電セルにのみ書込アドレス放電が生起される。かかる書込アドレス放電が生起された放電セル内には壁電荷が形成され、この放電セルは発光セル状態に設定される。一方、上記走査パルスＳＰＷが印加されたものの０ボルト電圧を有する画素データパルスが印加された放電セルには上記の如き書込アドレス放電は生起されない。よって、その放電セル内には壁電荷が形成されず、この放電セルは消灯セル状態に設定される。
【０１５３】
次に、サブフィールドＳＦ１において、上記陽極アドレス書込行程ＷＱＲの直後に実施される陰極アドレス消去行程ＷＱＤでは、アドレスドライバ６は、上記メモリ４から読み出された画素駆動データビットＲＤＢ(1,1)〜ＲＤＢ(n, m)各々に応じたピーク電圧を有する画素データパルスを生成する。例えば、アドレスドライバ６は、上記画素駆動データビットＲＤＢが論理レベル０である場合には正極性のピーク電圧を有する画素データパルスを生成する一方、論理レベル１である場合にはそのピーク電圧が０ボルトとなる画素データパルスを生成する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分ずつグループ化した画素データパルス群ＤＤＰ１〜ＤＤＰｎを、図２４に示されるように順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。更に、陰極アドレス消去行程ＷＱＤでは、第２サスティンドライバ８が、上記画素データパルス群ＤＤＰ１〜ＤＤＰｎ各々の印加タイミングと同一タイミングにて正極性の走査パルスＳＰＤを発生し、これを図２４に示されるが如く行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、上記の如き正極性の走査パルスＳＰＤが印加された行電極Ｙと、０ボルトの電圧を有する画素データパルスが印加された列電極Ｄとの交叉部の放電セルにのみ消去アドレス放電が生起される。つまり、かかる放電セル内において、アドレス電極としての列電極Ｄを陰極側、行電極Ｙを陽極側とした状態で行電極Ｙ及び列電極Ｄ間にて消去アドレス放電が生起される。一方、上記走査パルスＳＰＤが印加されたものの正極性のピーク電圧を有する画素データパルスが印加された放電セルには上記の如き消去アドレス放電は生起されないので、この放電セルはその直前までの状態、つまり、壁電荷が存在する場合には発光セル状態、壁電荷が存在しない場合には消灯セル状態を維持するのである。
【０１５４】
すなわち、先頭のサブフィールドＳＦ１では、図９に示す如き画素駆動データＧＤの第１ビットが論理レベル１である場合、つまり最低輝度（黒輝度）を表現する第１階調駆動が為される際には、陰極アドレス消去行程ＷＱＤにおいて消去アドレス放電が生起され、それ以外の輝度を表現する際には陽極アドレス書込行程ＷＱＲにおいて書込アドレス放電が生起されるのである。
【０１５５】
尚、サブフィールドＳＦ１のサスティン行程Ｉ、並びにＳＦ２〜ＳＦ１４各々の陰極アドレス消去行程ＷＱＤ及びサスティン行程Ｉでの動作は、図２０及び図２１に示される駆動を実施した場合と同一であるので、その説明は省略する。
【０１５６】
ここで、図２３及び図２４に示される駆動では、最後尾のサブフィールドＳＦ１４においてサスティン行程Ｉの直後に消去行程ＥＱを実行していない。よって、先頭サブフィールドＳＦ１の直前においては、壁電荷が残留する発光セル状態の放電セルと、壁電荷が存在しない消灯セル状態の放電セルとが混在することになる。
【０１５７】
この際、発光セル状態の放電セル内では、図２５（ａ）に示す如く、行電極Ｘには負極性の電荷、行電極Ｙには正極性の電荷、列電極Ｄには負極性の電荷が夫々形成された状態となる。一方、消灯セル状態の放電セル内では、図２５（ｂ）に示す如く、行電極Ｘ及びＹ各々には負極性の電荷、列電極Ｄには正極性の電荷が夫々形成された状態となる。
【０１５８】
図２６（ａ）〜図２６（ｃ）の各々は、サブフィールドＳＦ１直前の放電セルの状態が図２５（ａ）の如き発光セル状態である場合における、単位表示期間内での各放電セル内の列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の遷移を模式的に表す図である。
【０１５９】
図２６（ａ）は、図９に示す如き最大輝度レベルを表す第１５階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【０１６０】
第１５階調の駆動では、先ず、図９に示す如き先頭のサブフィールドＳＦ１にて書込アドレス放電（二重丸にて示す）を生起させるべく、陽極アドレス書込行程ＷＱＲにおいて、走査パルスＳＰＷによる負極性の電圧が行電極Ｙに印加され、且つ画素データパルス（ＲＤＰ）による正極性の電圧が列電極Ｄに印加される。ところが、この際、放電セルは図２５（ａ）に示す如き発光セル状態、つまり行電極Ｙには正極性の電荷、列電極Ｄには負極性の電荷が形成されている状態にあるので、書込アドレス放電は生起されない。よって、ＳＦ１の陽極アドレス書込行程ＷＱＲの終了後も、図２５（ａ）の如き、行電極Ｙには正極性、行電極Ｘには負極性、列電極Ｄには負極性の電荷が夫々形成されている状態が維持される。引き続きＳＦ１の陰極アドレス消去行程ＷＱＤでは、走査パルスＳＰＤによる正極性の電圧が行電極Ｙに印加され、且つ画素データパルスによる正極性の電圧が列電極Ｄに印加される。よって、陰極アドレス消去行程ＷＱＤでは放電は生起されず、陰極アドレス消去行程ＷＱＤの終了直後も引き続き、行電極Ｙには正極性、行電極Ｘには負極性、列電極Ｄには負極性の電荷が夫々形成された状態が維持される。そして、サブフィールドＳＦ１〜ＳＦ１４各々のサスティン行程ＩではサスティンパルスＩＰによる正極性の電圧が印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＸが最終となるので、サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、列電極Ｄ近傍には負極性の電荷が夫々形成される。つまり、第１５階調の駆動によれば、最後尾のサブフィールドＳＦ１４のサスティン行程Ｉの終了直後、放電セル内には、図２６（ａ）に示すように、行電極Ｙには正極性、行電極Ｘには負極性、列電極Ｄには負極性の電荷が夫々形成された状態となる。
【０１６１】
図２６（ｂ）は、図９に示す如き第２階調〜第１４階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【０１６２】
かかる駆動では、先ず、図９に示す如き先頭のサブフィールドＳＦ１にて書込アドレス放電（二重丸にて示す）を生起させるべく、陽極アドレス書込行程ＷＱＲにおいて、走査パルスＳＰＷによる負極性の電圧が行電極Ｙに印加され、且つ画素データパルスによる正極性の電圧が列電極Ｄに印加される。ところが、この際、放電セルは図２５（ａ）に示す如き発光セル状態、つまり行電極Ｙには正極性の電荷、列電極Ｄには負極性の電荷が形成されている状態にあるので、書込アドレス放電は生起されない。よって、ＳＦ１の陽極アドレス書込行程ＷＱＲの終了後も、図２６（ｂ）の如く、行電極Ｙには正極性、行電極Ｘには負極性、列電極Ｄには負極性の電荷が夫々形成されている状態が維持される。引き続きＳＦ１の陰極アドレス消去行程ＷＱＤでは、走査パルスＳＰＤによる正極性の電圧が行電極Ｙに印加され、且つ画素データパルスによる正極性の電圧が列電極Ｄに印加される。よって、陰極アドレス消去行程ＷＱＤでは放電は生起されず、陰極アドレス消去行程ＷＱＤの終了直後も引き続き、行電極Ｙには正極性、行電極Ｘには負極性、列電極Ｄには負極性の電荷が夫々形成された状態が維持される。サブフィールドＳＦ１のサスティン行程ＩではサスティンパルスＩＰによる正極性の電圧が交互に行電極Ｘ及びＹに印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＸが最終となるので、サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、列電極Ｄ近傍には負極性の電荷が夫々形成される。ここで、図９に示す如く、第２〜第１４階調の駆動ではＳＦ２〜ＳＦ１４の内のいずれか１のサブフィールドの陰極アドレス消去行程ＷＱＤにおいて消去アドレス放電（黒丸にて示す）が生起される。つまり、サブフィールドＳＦ２〜ＳＦ１４の内のいずれか１のサブフィールドの陰極アドレス消去行程ＷＱＤでは、走査パルスＳＰＤによって行電極Ｙに印加された正極性の電圧、及び画素データパルスによって列電極Ｄに印加された０ボルトの電圧に応じて、列電極Ｄを陰極側として列電極Ｄ及び行電極Ｙ間にて消去アドレス放電が生起される。これにより、上記の如き１のサブフィールドの陰極アドレス消去行程ＷＱＤの終了後、放電セル内における行電極Ｘ及びＹ近傍には共に負極性の電荷が形成され、列電極Ｄ近傍には正極性の電荷が夫々形成された状態となる。この際、行電極Ｘ及びＹ各々には互いに同一極性の電荷が形成されているので、放電セルは消灯セル状態である。よって、サブフィールドＳＦ２〜ＳＦ１４各々の内で、上記消去アドレス放電が生起される直前までのサブフィールド各々のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｙ及びＸなる順に交互に印加される度に、放電セル内の行電極Ｙ及びＸ間においてサスティン放電が生起される。この際、各サブフィールドのサスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＸが最終となる。よって、各サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、列電極Ｄ近傍には負極性の電荷が夫々形成される。一方、上記消去アドレス放電が生起されたサブフィールド及びそれに後続するサブフィールド各々のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｙ及びＸなる順に交互に印加されても上記の如きサスティン放電は生起されない。よって、各サブフィールドのサスティン行程Ｉの終了後には、図２６（ｂ）の如く放電セル内における行電極Ｘ及びＹ各々近傍には共に負極性の電荷が形成され、行電極Ｙ近傍には正極性の電荷が形成された状態となる。
【０１６３】
又、図２６（ｃ）は、図９に示す如き最低輝度レベル（黒輝度）を表す第１階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【０１６４】
かかる第１階調の駆動では、先ず、先頭のサブフィールドＳＦ１の陽極アドレス書込行程ＷＱＲにおいて、走査パルスＳＰＷによる負極性の電圧が行電極Ｙに印加され、且つ画素データパルスによる０ボルトの電圧が列電極Ｄに印加される。よって、陽極アドレス書込行程ＷＱＲでは、書込アドレス放電は生起されず、この陽極アドレス書込行程ＷＱＲ終了後も、図２６（ｃ）の如く、行電極Ｙには正極性、行電極Ｘには負極性、列電極Ｄには負極性の電荷が夫々形成されている状態が維持される。引き続きＳＦ１の陰極アドレス消去行程ＷＱＤでは、走査パルスＳＰＤによる正極性の電圧が行電極Ｙに印加され、且つ画素データパルスによる０ボルトの電圧が列電極Ｄに印加される。よって、陰極アドレス消去行程ＷＱＤでは、列電極Ｄを陰極側、行電極Ｙを陽極側としてこれら列電極Ｄ及び行電極Ｙ間においてアドレス消去放電が生起される。これにより、ＳＦ１の陰極アドレス消去行程ＷＱＤの終了後、放電セルは、その行電極Ｙ及びＸ各々には共に負極性の電荷、列電極Ｄには正極性の電荷が夫々形成された、いわゆる消灯セル状態になる。従って、ＳＦ１の陰極アドレス消去行程ＷＱＤの終了後は、一切放電が生起されないので、サブフィールドＳＦ１４までの間に亘り、図２５（ｂ）に示す如く、行電極Ｘ及びＹ各々には共に負極性の電荷、列電極Ｄ近傍には正極性の電荷が形成されている、いわゆる消灯セル状態が維持される。
【０１６５】
図２７（ａ）〜図２７（ｃ）の各々は、サブフィールドＳＦ１の直前での放電セル内の状態が図２５（ｂ）の如き消灯セル状態である場合における、単位表示期間内での各放電セル内の列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の遷移を模式的に表す図である。
【０１６６】
図２７（ａ）は、図９に示す如き最大輝度レベルを表す第１５階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【０１６７】
第１５階調の駆動では、先ず、図９に示す如き先頭のサブフィールドＳＦ１にて書込アドレス放電（二重丸にて示す）を生起させるべく、陽極アドレス書込行程ＷＱＲにおいて、走査パルスＳＰＷによる負極性の電圧が行電極Ｙに印加され、且つ画素データパルスによる正極性の電圧が列電極Ｄに印加される。この際、放電セルは図２５（ｂ）に示す如き消灯セル状態、つまり行電極Ｙ及びＸには共に負極性の電荷、列電極Ｄには正極性の電荷が形成されている状態にあるので、列電極Ｄを陽極側として行電極Ｙ及び列電極Ｄ間において書込アドレス放電が生起される。よって、ＳＦ１の陽極アドレス書込行程ＷＱＲの終了後、図２７（ａ）の如く、行電極Ｙには正極性、行電極Ｘには負極性、列電極Ｄには負極性の電荷が夫々形成されている状態となる。引き続きＳＦ１の陰極アドレス消去行程ＷＱＤでは、走査パルスＳＰＤによる正極性の電圧が行電極Ｙに印加され、且つ画素データパルスによる正極性の電圧が列電極Ｄに印加される。よって、陰極アドレス消去行程ＷＱＤでは放電は生起されず、陰極アドレス消去行程ＷＱＤの終了直後、引き続き行電極Ｙには正極性、行電極Ｘには負極性、列電極Ｄには負極性の電荷が夫々形成された状態が維持される。そして、サブフィールドＳＦ１〜ＳＦ１４各々のサスティン行程ＩではサスティンパルスＩＰによる正極性の電圧が交互に行電極Ｙ及びＸに印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＸが最終となるので、サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、列電極Ｄ近傍には負極性の電荷が夫々形成される。つまり、第１５階調の駆動によれば、最後尾のサブフィールドＳＦ１４のサスティン行程Ｉの終了直後、放電セル内には、図２７（ａ）に示すように、行電極Ｙには正極性、行電極Ｘには負極性、列電極Ｄには負極性の電荷が夫々形成された状態となる。
【０１６８】
図２７（ｂ）は、図９に示す如き第２階調〜第１４階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【０１６９】
かかる駆動では、先ず、図９に示す如き先頭のサブフィールドＳＦ１にて書込アドレス放電（二重丸にて示す）を生起させるべく、陽極アドレス書込行程ＷＱＲにおいて、走査パルスＳＰＷによる負極性の電圧が行電極Ｙに印加され、且つ画素データパルスによる正極性の電圧が列電極Ｄに印加される。この際、放電セルは図２５（ｂ）に示す如き消灯セル状態、つまり行電極Ｙ及びＸには共に負極性の電荷、列電極Ｄには正極性の電荷が形成されている状態にあるので、列電極Ｄを陽極側として行電極Ｙ及び列電極Ｄ間において書込アドレス放電が生起される。よって、ＳＦ１の陽極アドレス書込行程ＷＱＲの終了後、図２７（ｂ）の如く、行電極Ｙには正極性、行電極Ｘには負極性、列電極Ｄには負極性の電荷が夫々形成されている状態となる。引き続きＳＦ１の陰極アドレス消去行程ＷＱＤでは、走査パルスＳＰＤによる正極性の電圧が行電極Ｙに印加され、且つ画素データパルスによる正極性の電圧が列電極Ｄに印加される。よって、陰極アドレス消去行程ＷＱＤでは放電は生起されず、陰極アドレス消去行程ＷＱＤの終了直後、引き続き行電極Ｙには正極性、行電極Ｘには負極性、列電極Ｄには負極性の電荷が夫々形成された状態が維持される。そして、サブフィールドＳＦ１のサスティン行程ＩではサスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹに印加される度に、放電セル内における行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、サスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＸが最終となるので、サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、列電極Ｄ近傍には負極性の電荷が夫々形成される。ここで、図９に示す如く、第２〜第１４階調の駆動ではＳＦ２〜ＳＦ１４の内のいずれか１のサブフィールドの陰極アドレス消去行程ＷＱＤにおいて消去アドレス放電（黒丸にて示す）が生起される。つまり、サブフィールドＳＦ２〜ＳＦ１４の内のいずれか１のサブフィールドの陰極アドレス消去行程ＷＱＤでは、走査パルスＳＰＤによって行電極Ｙに印加された正極性の電圧、及び画素データパルスによって列電極Ｄに印加された０ボルトの電圧に応じて、列電極Ｄを陰極側として列電極Ｄ及び行電極Ｙ間にて消去アドレス放電が生起される。これにより、上記の如き１のサブフィールドの陰極アドレス消去行程ＷＱＤの終了後、放電セル内における行電極Ｘ及びＹ近傍には共に負極性の電荷が形成され、列電極Ｄ近傍には正極性の電荷が夫々形成された状態となる。この際、行電極Ｘ及びＹ各々には互いに同一極性の電荷が形成されているので、放電セルは消灯セル状態である。よって、サブフィールドＳＦ２〜ＳＦ１４各々の内で、上記消去アドレス放電が生起される直前までのサブフィールド各々のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹに印加される度に、放電セル内の行電極Ｘ及びＹ間においてサスティン放電が生起される。この際、各サブフィールドのサスティン行程Ｉでは、行電極Ｘに印加されるサスティンパルスＩＰＸ及び行電極Ｙに印加されるサスティンパルスＩＰＹの内のＩＰＸが最終となる。よって、各サスティン行程Ｉの終了後、放電セル内における行電極Ｘ近傍には負極性の電荷、行電極Ｙ近傍には正極性の電荷、列電極Ｄ近傍には負極性の電荷が夫々形成される。一方、上記消去アドレス放電が生起されたサブフィールド及びそれに後続するサブフィールド各々のサスティン行程Ｉでは、サスティンパルスＩＰによる正極性の電圧が行電極Ｘ及びＹに印加されても上記の如きサスティン放電は生起されない。よって、各サブフィールドのサスティン行程Ｉの終了後には、図２７（ｂ）の如く放電セル内における行電極Ｘ及びＹ各々近傍には共に負極性の電荷が形成され、列電極Ｄ近傍には正極性の電荷が形成された状態となる。
【０１７０】
又、図２７（ｃ）は、図９に示す如き最低輝度レベル（黒輝度）を表す第１階調の駆動が実施される場合での放電セル内における電荷極性の遷移を表す図である。
【０１７１】
かかる第１階調の駆動では、先ず、先頭のサブフィールドＳＦ１の陽極アドレス書込行程ＷＱＲにおいて、走査パルスＳＰＷによる負極性の電圧が行電極Ｙに印加され、且つ画素データパルスによる０ボルトの電圧が列電極Ｄに印加されるので書込アドレス放電は生起されない。よって、この陽極アドレス書込行程ＷＱＲ終了後も、図２７（ｃ）の如く、放電セル内の行電極Ｙ及びＸ各々には負極性、列電極Ｄには正極性の電荷が夫々形成されている消灯セル状態が維持される。従って、引き続きＳＦ１の陰極アドレス消去行程ＷＱＤにおいて、走査パルスＳＰＤによる正極性の電圧が行電極Ｙに印加され、且つ画素データパルスによる０ボルトの電圧が列電極Ｄに印加されてもアドレス消去放電は生起されない。すなわち、ＳＦ１の陰極アドレス消去行程ＷＱＤの終了後も、図２７（ｃ）の如く、放電セルは、行電極Ｙ及びＸには共に負極性の電荷、列電極Ｄには正極性の電荷が形成された消灯セル状態を維持するのである。従って、それ以降、サブフィールドＳＦ１４までの間に亘り、図２７（ｃ）に示す如く、行電極Ｘ及びＹ各々には共に負極性の電荷、列電極Ｄ近傍には正極性の電荷が形成されている、いわゆる消灯セル状態が維持される。
【０１７２】
このように、図２３及び図２４に示す駆動では、先頭サブフィールドＳＦ１の陽極アドレス書込行程ＷＱＲの直後に陰極アドレス消去行程ＷＱＤを実行するようにしている。かかる駆動によれば、先頭サブフィールドＳＦ１の直前での放電セル内における列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の状態が、図２５（ａ）及び図２５（ｂ）のいずれの状態であっても各種放電を確実に生起させることが可能となる。すなわち、先頭サブフィールドＳＦ１の直前での放電セル内における列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性を常に図２５（ａ）に示す如き状態に設定させる消去行程ＥＱを実行しなくとも、各種放電を確実に生起させ、且つ暗コントラストを向上させた表示駆動を実施することが可能となる。
【０１７３】
尚、図２４に示される実施例では、サブフィールドＳＦ２〜ＳＦ１４各々の陰極アドレス消去行程ＷＱＤにおいて、正極性の走査パルスＳＰＤが行電極Ｙに印加されている間に０ボルトの電圧を列電極Ｄに印加することにより、これら行電極Ｙ及び列電極Ｄ間で消去アドレス放電を生起させるようにしている。
【０１７４】
しかしながら、かかる陰極アドレス消去行程ＷＱＤにて消去アドレス放電を生起させるにあたり、列電極Ｄに印加する電圧は必ずしも０ボルトである必要はなく、例えば負極性の電圧であっても良い。すなわち、アドレスドライバ６は、上記画素駆動データビットＲＤＢが論理レベル１である場合には負極性のピーク電圧を有する画素データパルスを生成する一方、画素駆動データビットＲＤＢが論理レベル０である場合には０ボルトの電圧を有する画素データパルスを生成する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分ずつグループ化した画素データパルス群ＲＤＰ１〜ＲＤＰｎを順次、ＰＤＰ１０の列電極Ｄ１〜Ｄｍに印加して行く。この際、負極性の電圧を有する画素データパルスが印加された列電極Ｄと、正極性の走査パルスＳＰＤが印加された行電極Ｙとの交叉部の放電セル内において上記の如き消去アドレス放電が生起される。一方、正極性の走査パルスＳＰＤと０ボルトの画素データパルスが印加された放電セルでは、消去アドレス放電は生起されない。この際、走査パルスＳＰＤのピーク電圧としては、列電極Ｄが０ボルトである場合にも放電が生起されない程度の電圧を用いる。
【０１７５】
又、上記実施例においては、図９に示す如き１５種類の発光駆動パターンにより１５階調分の駆動を実施するようにしているが、図２３に示される発光駆動フォーマットを採用した場合には、更に１階調分を加えた１６階調分の駆動を実現することが可能となる。
【０１７６】
すなわち、サブフィールドＳＦ１〜ＳＦ１４の内でＳＦ１の陽極アドレス書込行程ＷＱＲ及び陰極アドレス消去行程ＷＱＤのみで夫々アドレス書込放電及びアドレス消去放電を生起させる発光駆動パターンを、図９に示す如き１５種類の発光駆動パターンに加えるのである。この新たな発光駆動パターンによれば、サブフィールドＳＦ１〜ＳＦ１４に亘りサスティン放電が一切生起されず、アドレス書込放電及びアドレス消去放電の各々に伴う発光だけが実施されるので、図９に示す第１階調と第２階調との間の輝度が表現される。よって、暗輝度を表現する際の分解能が高まるのである。
【図面の簡単な説明】
【０１７７】
【図１】従来の駆動方法に基づいてプラズマディスプレイパネルに印加される各種駆動パルスを示す図である。
【図２】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】図２に示されるデータ変換回路３０の内部構成を示す図である。
【図４】図３に示される第１データ変換回路３２によるデータ変換特性を示す図である。
【図５】図３に示される多階調処理回路３３の内部構成を示す図である。
【図６】図５に示される誤差拡散処理回路３３０の動作を説明する為の図である。
【図７】図５に示されるディザ処理回路３５０の内部構成を示す図である。
【図８】ディザ処理回路３５０の動作を説明する為の図である。
【図９】図３に示される第２データ変換回路３４におけるデータ変換テーブルと、１フィールド表示期間内での発光駆動パターンとを示す図である。
【図１０】本発明による駆動方法に基づく発光駆動フォーマットの一例を示す図である。
【図１１】図１０に示される発光駆動フォーマットに従ってＰＤＰ１０に印加される各種駆動パルスと、その印加タイミングを示す図である。
【図１２】単位表示期間内での各放電セル内における列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の遷移を模式的に表す図である。
【図１３】図１０に示される発光駆動フォーマットに従ってＰＤＰ１０に印加される各種駆動パルスと、その印加タイミングの他の一例を示す図である。
【図１４】図１０に示される発光駆動フォーマットの変形例を示す図である。
【図１５】図１４に示される発光駆動フォーマットに従ってＰＤＰ１０に印加される各種駆動パルスと、その印加タイミングの他の一例を示す図である。
【図１６】先頭のサブフィールドＳＦ１直前における放電セル内の電荷形成状態を模式的に表す図である。
【図１７】サブフィールドＳＦ１の直前において放電セルが図１６（ａ）の如き電荷形成状態である場合における、放電セル内の列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の遷移を模式的に表す図である。
【図１８】サブフィールドＳＦ１の直前において放電セルが図１６（ｂ）の如き電荷形成状態である場合における、放電セル内の列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の遷移を模式的に表す図である。
【図１９】図９に示す第１階調と第２階調との間の輝度を表現する駆動による、放電セル内の列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の遷移を模式的に表す図である。
【図２０】本発明による駆動方法に基づく発光駆動フォーマットの他の一例を示す図である。
【図２１】図２０に示される発光駆動フォーマットに従ってＰＤＰ１０に印加される各種駆動パルスと、その印加タイミングを示す図である。
【図２２】図２０及び図２１に示される駆動を実施した際における単位表示期間内での各放電セル内における列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の遷移を模式的に表す図である。
【図２３】図２０に示される発光駆動フォーマットの変形例を示す図である。
【図２４】図２３に示される発光駆動フォーマットに従ってＰＤＰ１０に印加される各種駆動パルスと、その印加タイミングを示す図である。
【図２５】先頭のサブフィールドＳＦ１直前における放電セル内の電荷形成状態を模式的に表す図である。
【図２６】図２３及び図２４に示される駆動を実施した際に、サブフィールドＳＦ１直前において放電セルが図２５（ａ）の如き電荷形成状態である場合における、放電セル内の列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の遷移を模式的に表す図である。
【図２７】図２３及び図２４に示される駆動を実施した際にサブフィールドＳＦ１の直前において放電セルが図２５（ｂ）の如き電荷形成状態である場合における、放電セル内の列電極Ｄ、行電極Ｘ及びＹ各々の電荷極性の遷移を模式的に表す図である。
【主要部分の符号の説明】
【０１７８】
２    駆動制御回路
６    アドレスドライバ
７    第１サスティンドライバ
８    第２サスティンドライバ
１０  ＰＤＰ
３０  データ変換回路
３２  第１データ変換回路
３３  多階調処理回路
３４  第２データ変換回路
【図１】
0004828994.tif 000002
【図２】
0004828994.tif 000003
【図３】
0004828994.tif 000004
【図４】
0004828994.tif 000005
【図５】
0004828994.tif 000006
【図６】
0004828994.tif 000007
【図７】
0004828994.tif 000008
【図８】
0004828994.tif 000009
【図９】
0004828994.tif 000010
【図１０】
0004828994.tif 000011
【図１１】
0004828994.tif 000012
【図１２】
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【図１３】
0004828994.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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