(57)【特許請求の範囲】
【請求項１】
Ｄ／Ａ変換器で発生するＤＣオフセットを消去する自動オフセットキャンセル回路において、
前記Ｄ／Ａ変換器で発生するＤＣオフセットを検出する第１のコンパレータと、該第１のコンパレータで発生するＤＣオフセットによる誤判定を防ぐために、該ＤＣオフセットによる影響が無視できるまで前記Ｄ／Ａ変換器で発生するＤＣオフセットを増幅させる多段接続された増幅部、及び基準電圧と前記Ｄ／Ａ変換器の出力信号とを切り替える第１のスイッチを含む増幅段とからなり、該増幅段が前記第１のコンパレータの前段に設けられているオフセット比較回路と、
前記Ｄ／Ａ変換器に接続され、該Ｄ／Ａ変換器で発生するＤＣオフセットを調整するオフセット調整用Ｄ／Ａ変換器と、
前記増幅段をスイッチング制御すると共に、前記オフセット比較回路での比較結果に応じて、前記オフセット調整用Ｄ／Ａ変換器のオフセット補正値を生成するデジタル制御回路とを備え、
前記増幅部の各々は、第２のコンパレータと、該第２のコンパレータの出力側に設けられたコンデンサと、該コンデンサの出力側に設けられ該コンデンサの出力を前記基準電圧から切り離すための第２のスイッチとを有し、
前記第１のスイッチは、前記多段接続された増幅部のうち初段の増幅部の入力側に設けられ、
前記デジタル制御回路は、初期状態で、前記第１のスイッチにより前記Ｄ／Ａ変換器の出力信号から前記基準電圧に切り替えると共に前記第２のスイッチの各々をオンして前記コンデンサの出力に前記基準電圧を繋げ、次の状態で、前記多段接続された増幅部のうち初段の増幅部から最終段の増幅部へと順番に、前記第２のスイッチの各々をオフして前記コンデンサの出力を前記基準電圧から切り離し、その後、前記第１のスイッチにより前記基準電圧からＤ／Ａ変換器の出力信号に切り替えることを特徴とする自動オフセットキャンセル回路。
【請求項２】
前記デジタル制御回路で生成するオフセット補正値の増減量を比較毎に小さくし、徐々に精度を上げることで全体的な比較回数を減らしてオフセットキャンセル時間を短縮していることを特徴とする請求項１に記載の自動オフセットキャンセル回路。
【請求項３】
前記増幅段の出力に接続される回路がコンパレータではなくラッチ回路で構成されていることを特徴とする請求項１に記載の自動オフセットキャンセル回路。
【請求項４】
請求項１乃至請求項３のいずれかに記載の自動オフセットキャンセル回路を用いたことを特徴とするＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動オフセットキャンセル回路に関し、より詳細には、Ｗ−ＣＤＭＡ通信システムにおけるアナログベースバンド送信部で発生する差動出力間ＤＣオフセットを自動的、かつ高精度に消去する自動オフセットキャンセル回路に関する。
【背景技術】
【０００２】
移動体通信システムのアナログベースバンドにおける送信部では、デジタル変調された正相信号であるＩ信号とその直交信号であるＱ信号がＤ／Ａ変換され、差動出力ＩとＩＢ、ＱとＱＢとしてＲＦ回路へと出力される。この時、理想的には差動出力Ｉ−ＩＢ間、Ｑ−ＱＢ間にＤＣオフセットを生じていないことが望まれるが、実際には種々の要因によりＤＣオフセットが生じてしまう。これにより、移動体通信の送信機において、送信スペクトラム中にキャリアリークが発生して、最終的にはＥＶＭ（Ｅｒｒｏｒ  Ｖｅｃｔｏｒ  Ｍａｇｎｉｔｕｄｅ）の劣化を生じることになる。
【０００３】
図１は、マニュアル操作によりオフセット調整をする従来のオフセットキャンセル回路を示すブロック図である。従来、この種のオフセットキャンセルを行う場合、この図１に示すように、メインＤ／Ａ変換器１にオフセット調整用Ｄ／Ａ変換器２を追加し、レジスタ（オフセット調整用）５にマニュアルで補正値を書き込み、この補正値を加算器３によりメインＤ／Ａ変換器１の出力に加算し、差動出力間ＤＣオフセットをキャンセルするように構成されている。なお、符号４はローパスフィルタ（ＬＰＦ）を示している。
【０００４】
図２は、従来の自動オフセットキャンセル回路を示すブロック図である。差動出力間ＤＣオフセットをキャンセルする操作を自動的に実行する場合には、図２に示すようなコンパレータ８を備えたものが知られている。図２に示した自動オフセットキャンセル回路において自動オフセットキャンセルを実行した場合、セレクタ７によりオフセット調整用Ｄ／Ａ変換器２への入力をレジスタ５の出力からデジタル制御回路６の出力に切り替える。そして、送信部の差動出力に存在する差動出力間ＤＣオフセットをコンパレータ８で検出し、その比較結果をデジタル制御回路６が受け取る。このデジタル制御回路６には、アップダウン・カウンタなどが備えられ、コンパレータ８の比較結果に応じて差動出力間ＤＣオフセットを小さくするための補正値が生成される。この補正値がオフセット調整用Ｄ／Ａ変換器２へ送られてアナログ出力された後、加算器３によりメインＤ／Ａ変換器１の出力と加算される。この動作を何回か繰り返すことにより、徐々に出力の差動出力間ＤＣオフセットを消去していき、最終的な補正値をレジスタ５へと書き込んで、セレクタ７によりオフセット調整用Ｄ／Ａ変換器２への入力をデジタル制御回路６の出力からレジスタ５の出力に切り替える。
【０００５】
図２に示す自動オフセットキャンセル回路において、送信部の自動オフセットキャンセルを行う場合、コンパレータ８自体に存在するＤＣオフセットに注意する必要がある。差動出力間ＤＣオフセットがコンパレータ８のＤＣオフセットに比べて十分大きい時は、コンパレータ８による判定は正常に行われるが、差動出力間ＤＣオフセットがコンパレータ８のＤＣオフセットに対して無視できない値においては、このコンパレータ８に誤判定が生じてしまい、ＤＣオフセットを正確に除去できなくなる。
【０００６】
例えば、差動出力間ＤＣオフセットＶ１が＋２０ｍＶで、コンパレータ８に存在するオフセットＶ２が＋５ｍＶあったとする。また、コンパレータ８は理想的に０ｍＶを境界として入力が正ならＨ、負ならＬを出力するものとし、オフセット調整用Ｄ／Ａ変換器２の分解能が±１ｍＶ／ＬＳＢであるとする。この時、コンパレータ８はＶ１＋Ｖ２＝＋２５ｍＶの入力を検出してＨを出力する。この結果からＶ１を＋２０ｍＶ以下にするように補正値を作成され、１９ｍＶに補正されたＶ１が再びコンパレータ８に入力される。これが何回か繰り返されてＶ１が０ｍＶになったとしても、コンパレータ８はＶ１＋Ｖ２＝＋５ｍＶを検出するためＨを出力し、Ｖ１は−１ｍＶになる。次の比較時においてもＶ１＋Ｖ２＝＋４ｍＶを検出してＨを出力する。つまり、Ｖ１＋Ｖ２＜０になるまでコンパレータ８はＨを出力し、Ｖ１＜−５ｍＶになってＬが出力されることになる。
【０００７】
正確にオフセットキャンセルするためには、差動出力間ＤＣオフセットが０ｍＶを境界としてコンパレータ８の判定が切り替わらなければならないが、この場合、コンパレータ８自体のＤＣオフセットのため−５ｍＶを境界として切り替わり、入力が０ｍＶから−５ｍＶまでの判定は全て誤判定となってしまう。この様子を図３（ａ），（ｂ）に示す。この図３（ａ），（ｂ）は、理想コンパレータとＤＣオフセットを持ったコンパレータの比較動作モデルを示す図である。
【０００８】
このため差動出力間ＤＣオフセットは、完全に消去されずに−５ｍＶ程度の誤差を持ったままとなる。差動出力間ＤＣオフセットの許容値としてこの値が問題のない回路仕様である場合、言い換えれば、差動出力間ＤＣオフセットの許容値が、コンパレータのＤＣオフセットに比べて十分大きい回路仕様に対してはこの構成でも問題はないが、例えば、Ｗ−ＣＤＭＡ通信システムにおけるアナログベースバンドの送信部等では差動出力間ＤＣオフセットが送信特性の劣化に大きく影響するため、その許容値が非常に小さくほぼ完全に消去されることが望まれる。
【０００９】
従来、この種のオフセットキャンセルをコンパレータ自体で発生するＤＣオフセットの影響に依存せず精度良く実行する方法として、第１のモードとして通常どおりにオフセットキャンセルを実行してその補正値１を求めた後、第２のモードとしてコンパレータへ入力される差動信号を入れ替えてオフセットキャンセルを実行してその補正値２を求め、補正値１と補正値２のそれぞれの平均を補正値３として演算し、その結果を最終値としてオフセットキャンセルを行う技術がある（例えば、特許文献１参照）。
【００１０】
【特許文献１】特開２００５−５８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述したように、Ｄ／Ａ変換器などで発生するＤＣオフセットを、コンパレータを用いて補正する回路においては、ＤＣオフセットの許容値が小さくなればなるほどコンパレータ自体で発生するＤＣオフセットが無視できなくなり、このＤＣオフセットを正確にキャンセルできなくなる。また、オフセットキャンセルに要する時間に厳密な速度が要求される場合においては、オフセットキャンセルを２回実行し、その平均値を取ることでコンパレータ自体のＤＣオフセットをキャンセルさせるといった方法だとより長い時間を要してしまう。
【００１２】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、コンパレータにＤＣオフセットが存在する場合でも、差動出力間ＤＣオフセットをほぼ完全に消去できるようにした高精度の自動オフセットキャンセル回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、Ｄ／Ａ変換器で発生するＤＣオフセットを消去する自動オフセットキャンセル回路において、前記Ｄ／Ａ変換器で発生するＤＣオフセットを検出する第１のコンパレータと、該第１のコンパレータで発生するＤＣオフセットによる誤判定を防ぐために、該ＤＣオフセットによる影響が無視できるまで前記Ｄ／Ａ変換器で発生するＤＣオフセットを増幅させる多段接続された増幅部、及び基準電圧と前記Ｄ／Ａ変換器の出力信号とを切り替える第１のスイッチを含む増幅段とからなり、該増幅段が前記第１のコンパレータの前段に設けられているオフセット比較回路と、前記Ｄ／Ａ変換器に接続され、該Ｄ／Ａ変換器で発生するＤＣオフセットを調整するオフセット調整用Ｄ／Ａ変換器と、前記増幅段をスイッチング制御すると共に、前記オフセット比較回路での比較結果に応じて、前記オフセット調整用Ｄ／Ａ変換器のオフセット補正値を生成するデジタル制御回路とを備え、前記増幅部の各々は、第２のコンパレータと、該第２のコンパレータの出力側に設けられたコンデンサと、該コンデンサの出力側に設けられ該コンデンサの出力を前記基準電圧から切り離すための第２のスイッチとを有し、前記第１のスイッチは、前記多段接続された増幅部のうち初段の増幅部の入力側に設けられ、前記デジタル制御回路は、初期状態で、前記第１のスイッチにより前記Ｄ／Ａ変換器の出力信号から前記基準電圧に切り替えると共に前記第２のスイッチの各々をオンして前記コンデンサの出力に前記基準電圧を繋げ、次の状態で、前記多段接続された増幅部のうち初段の増幅部から最終段の増幅部へと順番に、前記第２のスイッチの各々をオフして前記コンデンサの出力を前記基準電圧から切り離し、その後、前記第１のスイッチにより前記基準電圧からＤ／Ａ変換器の出力信号に切り替えることを特徴とする。
【００１７】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記デジタル制御回路で生成するオフセット補正値の増減量を比較毎に小さくし、徐々に精度を上げることで全体的な比較回数を減らしてオフセットキャンセル時間を短縮していることを特徴とする。
【００１８】
また、請求項３に記載の発明は、請求項１に記載の発明において、前記増幅段の出力に接続される回路がコンパレータではなくラッチ回路で構成されていることを特徴とする。
【００１９】
また、請求項４に記載の発明は、請求項１乃至請求項３のいずれかに記載の自動オフセットキャンセル回路を用いたことを特徴とするＤ／Ａ変換器である。
【００２０】
つまり、本発明による自動オフセットキャンセル回路は、コンパレータを用いて差動出力間ＤＣオフセットを検出し、そのコンパレータ自体のＤＣオフセットを入力電圧に対して相対的に小さくするための増幅段をコンパレータの前段に備えていることを特徴とする。
【００２１】
また、増幅段においては、オフセット・オートゼロ・コンパレータを備えていることを特徴とする。
【００２２】
さらに、オフセット・オートゼロ・コンパレータを多段接続することで、より高精度、かつ高速度の自動オフセットキャンセル回路を実現でき、また、差動出力構成やシングル出力構成を問わず実現可能であることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、一般的なコンパレータに加えて、オフセット・オートゼロ・コンパレータを使用し、コンパレータ自体で発生するＤＣオフセットが相対的に小さくなるまで差動出力間ＤＣオフセットを増幅させることで、そのＤＣオフセットを自動的、かつ高精度にキャンセルすることが可能となるという効果がある。また、より大きなＤＣオフセットを持ったコンパレータを用いて高精度、かつ高速度のオフセットキャンセルを実行するためには、オフセット・オートゼロ・コンパレータを多段接続するだけで容易に達成することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施形態について説明する。  
【００２５】
［第１の実施形態］
図４は、本発明の自動オフセットキャンセル回路を適用した差動出力におけるアナログベースバンド送信部の構成例を示す回路図である。この自動オフセットキャンセル回路は、シングル・ステージ（１段接続）の差動出力構成の出力オフセット・オートゼロ・コンパレータ（以下、ＯＯＳという）を示している。図４に示された自動オフセットキャンセル回路は、図２に示したコンパレータの前段に図７で示したＯＯＳを追加した回路図である。
【００２６】
この自動オフセットキャンセル回路は、Ｄ／Ａ変換器１１で発生するＤＣオフセットを消去するためのものである。オフセット比較回路１０は、第１のコンパレータ１８と、この第１のコンパレータ１８の前段に設けられた増幅段１０ａとから構成されている。この第１のコンパレータ１８は、Ｄ／Ａ変換器１１で発生するＤＣオフセットを検出するもので、増幅段１０ａは、コンパレータ１８で発生するＤＣオフセットによる誤判定を防ぐために、このＤＣオフセットによる影響が無視できるまで、Ｄ／Ａ変換器１１で発生するＤＣオフセットを増幅させる回路を１段接続したものである。この増幅段１０ａは、第２のコンパレータ１９と、コンデンサＣ１及びＣ２と、スイッチ類Ｓ１乃至Ｓ６で構成されている。
【００２７】
また、オフセット調整用Ｄ／Ａ変換器１２は、メインＤ／Ａ変換器１１に接続され、このメインＤ／Ａ変換器１１で発生するオフセットを調整するもので、デジタル制御回路１６は、オフセット比較回路１０での比較結果に応じて、オフセット調整用Ｄ／Ａ変換器１２のオフセット補正値を生成するものである。
【００２８】
このような構成により、一般的なコンパレータに加えて、オフセット・オートゼロ・コンパレータを使用し、コンパレータ自体で発生するＤＣオフセットが相対的に小さくなるまで差動出力間ＤＣオフセットを増幅させることで、そのＤＣオフセットを自動的、かつ高精度にキャンセルすることが可能となる。
【００２９】
さらに詳細に説明すると、自動オフセットキャンセル実行時は、ＬＰＦ１４の差動出力電圧がＯＯＳへと入力され、このＯＯＳが持つ利得の分だけ差動電圧を増幅する。その値を第１のコンパレータ１８が判定してデジタル制御回路１６へと送る。ＯＯＳでは第２のコンパレータ１９で発生するＤＣオフセットを出力に備えられた２つのコンデンサＣ１，Ｃ２で消去するための一連のスイッチング処理がデジタル制御回路１６で生成される制御信号により実行される。
【００３０】
次に、ＯＯＳのスイッチング制御方法について説明すると、初期状態ではスイッチＳ１とＳ２をオフして入力を切り離し、スイッチＳ３，Ｓ４，Ｓ５，Ｓ６をオンして基準電圧へと繋げておく。この状態で第２のコンパレータ１９のリセットを解除し、コンデンサＣ１，Ｃ２に第２のコンパレータ１９のＤＣオフセットに相当する電荷を蓄積する。その後、スイッチＳ３，Ｓ４，Ｓ５，Ｓ６をＯＦＦして基準電圧から切り離すと共にスイッチＳ１，Ｓ２をＯＮにしてＬＰＦ１４からの差動出力間ＤＣオフセットを増幅する。この時、コンデンサＣ１，Ｃ２に蓄積された電荷は保存されるので、第２のコンパレータ１９のＤＣオフセットはキャンセルされる。第１のコンパレータ１８が検出する電圧をＶ１とすると、その値は以下の式で表すことができる。
Ｖ１＝Ａ×Ｖｄｉｆ＋ΔＱ／Ｃ＋Ｖｏｓｃ
【００３１】
ここで、Ｖｄｉｆは差動出力間ＤＣオフセット、ΔＱはスイッチＳ５とＳ６の電荷注入による誤差、ＣはコンデンサＣ１とＣ２による容量、Ｖｏｓｃは第１のコンパレータ１８のＤＣオフセットである。電荷注入ΔＱによる影響は、各スイッチにＰＭＯＳトランジスタとＮＭＯＳトランジスタを組み合わせた構成のスイッチを用いると共に、それぞれのＭＯＳトランジスタサイズを小さくすることで、かなり小さくすることができる。つまり、本発明においては、第１のコンパレータ１８に入力される差動出力間ＤＣオフセットを第１のコンパレータ１８自体で発生するＤＣオフセットに対して十分大きな値に増幅することで、第１のコンパレータ１８による判定が正常に行われる領域で比較処理を行わせるように構成されている。この時、ＯＯＳの入力から見た第１のコンパレータ１８の残留オフセットをＶｏｓとして表すと以下のようになる。
Ｖｏｓ＝ΔＱ／（Ａ×Ｃ）＋Ｖｏｓｃ／Ａ
【００３２】
ここで、ΔＱはスイッチＳ５とＳ６の電荷注入による誤差、ＡはＯＯＳの利得、ＣはコンデンサＣ１とＣ２による容量、Ｖｏｓｃは第１のコンパレータ１８のＤＣオフセットである。スイッチＳ５とＳ６の電荷注入による誤差を無視して考えると、第１のコンパレータ１８のＤＣオフセットＶｏｓｃが１／Ａ倍されていることがわかる。すなわち、差動出力間ＤＣオフセットを増幅することで第１のコンパレータ１８のＤＣオフセットによる影響を１／Ａ倍まで小さくすることができ、結果としてＶｏｓｃ／Ａくらいまでの自動オフセットキャンセル精度が可能となる。この様子を図８（ａ），（ｂ）に示す。図８（ａ），（ｂ）は、本発明を適用した比較動作モデルとＤＣオフセットを持ったコンパレータの比較動作モデル示す図である。
【００３３】
デジタル制御回路１６では、ＯＯＳのオフセット・オートゼロ動作に必要なスイッチング制御の他にアップダウン・カウンタによる補正値の生成が行われる。アップダウン・カウンタは、第１のコンパレータ１８の比較結果からカウンタ値を増減させる。自動オフセットキャンセルは、第１のコンパレータ１８の比較結果が反転した時点で終了とすることが多いが、オフセットキャンセル時間をサンプル依存の無いよう厳密に指定したい場合は比較回数を決定する必要がある。アップダウン・カウンタの増減値が±１の場合でのオフセットキャンセルに必要な比較回数は消去したいＤＣオフセット電圧をＤ／Ａ変換器２の分解能で割ることで決定できる。自動オフセットキャンセルの実行時間を短くするためには、アップダウン・カウンタの増減値を切り替えることで比較回数を削減することで可能である。例えば、ＤＣオフセット電圧が２０ｍＶ存在し、Ｄ／Ａ変換器２の分解能が±１ｍＶ／ＬＳＢであった場合、カウンタを±１ずつ増減すると最低２０回の比較が必要となるが、最初の５回の比較を±２ずつ増減し、残りの１０回を±１ずつ増減することで合計１５回の比較でＤＣオフセット２０ｍＶの自動オフセットキャンセルが補償されることになる。また、アップダウン方式を使った制御方法の他にも逐次比較方式も使用できる。この場合はオフセット調整用Ｄ／Ａ変換器１２のｂｉｔ数が処理回数となり、ＮｂｉｔのＤ／Ａ変換器であった場合の自動オフセットキャンセルに必要な比較回数はＮ回となり、アップダウン方式に比べかなり効率の良い動作が可能となる。さらに、より高速な処理が望まれる場合は、上述したコンパレータ構成を並列に配置したＦｌａｓｈ方式も使用でき、この場合は１回の比較で処理を終了できる。
【００３４】
図５は、本発明の自動オフセットキャンセル回路（シングル・ステージのシングル出力ＯＯＳ型）を適用したシングル出力におけるアナログベースバンド送信部の構成例を示す回路図で、図４における差動出力構成に替えてシングル出力構成とした場合を示す図である。したがって、オフセット比較回路１０の増幅段１０ａは、第２のコンパレータ１９と、コンデンサＣ１と、スイッチ類Ｓ１乃至Ｓ３で構成されている。また、メインＤ／Ａ変換器１１とオフセット調整用Ｄ／Ａ変換器１２とＬＰＦ１４との関係もシングル出力構成となっている。
【００３５】
図６及び図７は、シングル・ステージ（１段接続）の差動出力構成のオフセット・オートゼロ・コンパレータの回路図で、図６は、差動出力構成の入力オフセット・オートゼロ・コンパレータ（以下、ＩＯＳという）を示し、図７は、差動出力構成の出力オフセット・オートゼロ・コンパレータ（ＯＯＳ）を示している。
【００３６】
図６において、その増幅段１０ａは、高利得のコンパレータ１９ａと、このコンパレータ１９ａで発生するＤＣオフセットを消去するための手段として、コンデンサＣ１，Ｃ２がコンパレータ１９ａの入力側に備えられ、このコンパレータ１９ａを負帰還で動作させるためのスイッチＳ５，Ｓ６と、コンパレータ１９ａの入力を基準電圧とメインＤ／Ａ変換器１１の出力を切り替えるためのスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を有している。
【００３７】
また、図７において、図６と同様に、その増幅段１０ａは、低利得のコンパレータ１９ｂと、このコンパレータ１９ｂで発生するＤＣオフセットを消去するための手段として、コンデンサＣ１，Ｃ２がコンパレータ１９ｂの出力側に設けられ、このコンパレータ１９ｂの入力側に基準電圧とメインＤ／Ａ変換器１１の出力信号を切り替えるためのスイッチＳ１，Ｓ２，Ｓ３，Ｓ４と、コンデンサＣ１，Ｃ２の出力側に基準電圧から切り離すためのスイッチＳ５，Ｓ６を有している。
【００３８】
［第２の実施形態］
図９は、本発明の自動オフセットキャンセル回路（マルチ・ステージの差動出力ＯＯＳ型）を適用した差動出力におけるアナログベースバンド送信部の構成例を示す回路図で、図７におけるＯＯＳをシングル・ステージから２段のマルチ・ステージに変更した図である。図７に示したコンパレータ１９ｂの後段に第３のコンパレータ２０を設けた構成になっている。したがって、この場合のオフセット比較回路２１の増幅段２１ａは、第２のコンパレータ１９ｂと、第３のコンパレータ２０と、コンデンサＣ１乃至Ｃ４と、スイッチ類Ｓ１乃至Ｓ８で構成されている。
【００３９】
ＯＯＳではコンパレータをオープン・ループで使用するため、あまり高い利得を持たすことができない。そのため残留オフセットＶｏｓｃ／Ａもある程度までは小さくできるが回路仕様によっては十分でないことも考えられる。このような場合においても、本発明ではオフセット・オートゼロ・コンパレータを多段接続させたマルチ・ステージにすることで、より高精度、かつ高速度のオフセットキャンセルを容易に実現できる。図８（ａ），（ｂ）に示した２段構成におけるスイッチング制御方法は、ＯＯＳとほぼ同様であり、追加された第３のコンパレータ２０のオフセット保持動作は、第２のコンパレータ１９ｂの保持と同時に実行することができる。この時、ＯＯＳの入力から見た残留オフセットＶｏｓは以下の式で表される。
Ｖｏｓ＝ΔＱ１／（Ｃａ×Ａ１）＋ΔＱ２／（Ｃｂ×Ａ１×Ａ２）＋Ｖｏｓｃ／（Ａ１×Ａ２）
【００４０】
ここで、ΔＱ１はスイッチＳ５とＳ６の電荷注入による誤差、ΔＱ２はスイッチＳ７とＳ８の電荷注入による誤差、Ａ１は１段目のＯＯＳによる利得、ＣａはコンデンサＣ１とＣ２による容量、ＣｂはコンデンサＣ３とＣ４による容量、Ａ２は２段目のＯＯＳによる利得、Ｖｏｓｃは第１のコンパレータ１８のＤＣオフセットである。第１のコンパレータ１８のＤＣオフセットＶｏｓｃは、第２のコンパレータ１９ｂ、第３のコンパレータ２０の利得の積Ａ１×Ａ２で割った値Ｖｏｓｃ／（Ａ１×Ａ２）になり、この分の残留オフセットはかなり削減できる。ただし、コンデンサＣ１，Ｃ２の後段に設けられスイッチＳ５，Ｓ６、及びコンデンサＣ３，Ｃ４の後段に設けられスイッチＳ７，Ｓ８による電荷注入の影響は依然として存在し、その分の残留オフセットとしてはΔＱ１／（Ｃａ×Ａ１）＋ΔＱ２／（Ｃｂ×Ａ１×Ａ２）で表される。この対策として、第２のコンパレータ１９ｂのオフセット保持動作を、第３のコンパレータ２０より先に行うことで、第１のコンパレータ１８の前段のスイッチＳ７，Ｓ８による電荷注入の影響のみが残り、スイッチＳ５，Ｓ６の電荷注入による残留オフセットは消去できる。これはスイッチＳ５，Ｓ６による電荷注入による残留オフセットが、第３のコンパレータ２０のＤＣオフセットとみなされて出力のコンデンサに保持されるためである。
【００４１】
次に、スイッチング制御方法について説明すると、初期状態ではスイッチＳ１とＳ２をオフして入力を切り離し、スイッチＳ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８をオンして基準電圧へと繋げておく。この状態で、第２のコンパレータ１９ｂのリセットを解除し、コンデンサＣ１，Ｃ２に第２のコンパレータ１９ｂのＤＣオフセットに相当する電荷を蓄積する。その後、スイッチＳ５，Ｓ６をＯＦＦして基準電圧から切り離すと共に、第３のコンパレータ２０のリセットを解除し、コンデンサＣ１，Ｃ２にスイッチＳ５，Ｓ６による電荷注入の誤差による電荷と、第２のコンパレータ１９ｂのＤＣオフセットに相当する電荷を蓄積する。以降、スイッチＳ３，Ｓ４，Ｓ７，Ｓ８をＯＦＦして基準電圧から切り離すと共にスイッチＳ１，Ｓ２をＯＮにして、ＬＰＦ１４からの差動出力間ＤＣオフセットを増幅する。この時、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４に蓄積された電荷は保存されるので、第２のコンパレータ１９ｂ及び第３のコンパレータ２０のＤＣオフセットはキャンセルされる。この結果、残留オフセットは以下のように表され、さらに精度が必要な場合に有用である。
Ｖｏｓ＝ΔＱ２／（Ｃｂ×Ａ１×Ａ２）＋Ｖｏｓｃ／（Ａ１×Ａ２）
【００４２】
デジタル制御回路１６に関しては、第１の実施形態の場合と同様である。
【００４３】
図１０は、マルチ・ステージのオフセット・オートゼロ・コンパレータの回路図で、図６に示した差動出力構成の入力オフセット・オートゼロ・コンパレータ（ＩＯＳ）と、図７に示した差動出力構成の出力オフセット・オートゼロ・コンパレータ（ＯＯＳ）とを多段接続したものである。この場合、２つのコンパレータ１９ａ，１９ｂのＤＣオフセットをコンデンサＣ１，Ｃ２へと保存するため、上述した構成に対してコンデンサの数を減らすことができ、面積を小さくできるという利点がある。
【００４４】
図１１は、本発明の自動オフセットキャンセル回路（マルチ・ステージの差動出力ＯＯＳ型）におけるオフセット比較回路の出力部をコンパレータからラッチ回路に変更した場合の回路図である。このラッチ回路２２は、イネーブル信号のタイミングでオフセット・オートゼロ・コンパレータの出力信号を判定保持するものである。例えば、スイッチＳ１，Ｓ２を閉じて比較判定開始後、ある一定の間隔をおいてイネーブル信号を発生し、このイネーブルがＨの場合は、このイネーブルの立上り時、差動入力＞０ならＨとして、差動入力＜０ならＬとして保持する。また、イネーブルがＬの場合は、クリアする。このようにすることで、コンパレータに比べて比較的小さい入力電圧時の出力応答が速くなるという効果がある。
【産業上の利用可能性】
【００４５】
本発明は、Ｗ−ＣＤＭＡ通信システムにおけるアナログベースバンド送信部で発生する差動出力間ＤＣオフセットを自動的、かつ高精度に消去する自動オフセットキャンセル回路として適用できる。一般的なコンパレータに加えて、オフセット・オートゼロ・コンパレータを使用し、コンパレータ自体で発生するＤＣオフセットが相対的に小さくなるまで差動出力間ＤＣオフセットを増幅させることで、そのＤＣオフセットを自動的、かつ高精度にキャンセルすることが可能となる。
【図面の簡単な説明】
【００４６】
【図１】マニュアル操作によりオフセット調整をする従来のオフセットキャンセル回路を示すブロック図である。
【図２】従来の自動オフセットキャンセル回路を示すブロック図である。
【図３】理想コンパレータとＤＣオフセットを持ったコンパレータの比較動作モデルを示す図である。
【図４】本発明の自動オフセットキャンセル回路（シングル・ステージの差動出力ＯＯＳ型）を適用した差動出力におけるアナログベースバンド送信部の構成例を示す回路図である。
【図５】本発明の自動オフセットキャンセル回路（シングル・ステージのシングル出力ＯＯＳ型）を適用したシングル出力におけるアナログベースバンド送信部の構成例を示す回路図である。
【図６】シングル・ステージの差動出力ＩＯＳ型オフセット・オートゼロ・コンパレータの回路図である。
【図７】シングル・ステージの差動出力ＯＯＳ型オフセット・オートゼロ・コンパレータの回路図である。
【図８】本発明を適用した比較動作モデルとＤＣオフセットを持ったコンパレータの比較動作モデル示す図である。
【図９】本発明の自動オフセットキャンセル回路（マルチ・ステージの差動出力ＯＯＳ型）を適用した差動出力におけるアナログベースバンド送信部の構成例を示す回路図である。
【図１０】マルチ・ステージのオフセット・オートゼロ・コンパレータの回路図である。
【図１１】本発明の自動オフセットキャンセル回路（マルチ・ステージの差動出力ＯＯＳ型）におけるオフセット比較回路の出力部をコンパレータからラッチ回路に変更した場合の回路図である。
【符号の説明】
【００４７】
１  メインＤ／Ａ変換器
２  オフセット調整用Ｄ／Ａ変換器
３  加算器
４  ローパスフィルタ（ＬＰＦ）
５  レジスタ（オフセット調整用）
６  デジタル制御回路
７  セレクタ
８  コンパレータ
１０  オフセット比較回路
１０ａ  増幅段
１１  メインＤ／Ａ変換器
１２  オフセット調整用Ｄ／Ａ変換器
１３  加算器
１４  ローパスフィルタ（ＬＰＦ）
１５  レジスタ（オフセット調整用）
１６  デジタル制御回路
１７  セレクタ
１８  第１のコンパレータ
１９  第２のコンパレータ
１９ａ  高利得のコンパレータ
１９ｂ  低利得のコンパレータ
２０  第３のコンパレータ
２１  オフセット比較回路
２１ａ  増幅段
２２  ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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