(57)【特許請求の範囲】
【請求項１】
出力電圧と第１基準電圧とを比較し、前記出力電圧が前記第１基準電圧を横切る場合を検出して検出信号を出力する第１比較器と、
メインスイッチングトランジスタを制御するフリップフロップであって、前記検出信号に応じて第１状態から第２状態に遷移するフリップフロップと、
外部から入力される位相基準信号と前記検出信号との位相差を検出し、該位相差に応じた位相差信号を出力する位相比較器と、
前記フリップフロップの出力と入力との間に接続され、前記位相差信号が入力されるディレイ回路とを備え、
前記ディレイ回路は、前記検出信号の位相が前記位相基準信号の位相よりも進んでいる場合には、前記フリップフロップの前記第１状態から前記第２状態への遷移時に前記フリップフロップから入力される遷移信号に対して、位相の進み量に応じて増加された遅延時間を付与した上で前記フリップフロップへ出力し、前記検出信号の位相が前記位相基準信号の位相よりも遅れている場合には、前記遷移信号に対して、位相の遅れ量に応じて減少された前記遅延時間を付与した上で前記フリップフロップへ出力し、
前記フリップフロップは、前記遅延時間が付与された前記遷移信号が入力されることに応じて前記第２状態から前記第１状態へ遷移することを特徴とするＤＣ−ＤＣコンバータ制御回路。
【請求項２】
前記位相基準信号は、他のＤＣ−ＤＣコンバータに備えられるメインスイッチングトランジスタを非導通状態へ遷移させる信号であり、
前記フリップフロップが前記第１状態時には前記メインスイッチングトランジスタは非導通状態とされ、
前記フリップフロップが前記第２状態時には前記メインスイッチングトランジスタは導通状態とされることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項３】
前記位相基準信号は、他のＤＣ−ＤＣコンバータに備えられるメインスイッチングトランジスタを導通状態へ遷移させる信号であり、
前記フリップフロップが前記第１状態時には前記メインスイッチングトランジスタは導通状態とされ、
前記フリップフロップが前記第２状態時には前記メインスイッチングトランジスタは非導通状態とされることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項４】
前記位相基準信号としてクロック信号を出力する発振器を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項５】
前記位相比較器は、
積分器と、
該積分器と第１電圧とを接続する第１スイッチと、
該積分器と第２電圧とを接続する第２スイッチとを備え、
前記検出信号の位相が前記位相基準信号の位相に比して進んでいる場合には、位相差に応じて、前記第１スイッチを導通状態とし、
前記比較周波数信号の位相が前記基準周波数信号の位相に比して遅れている場合には、位相差に応じて、前記第２スイッチを導通状態とすることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項６】
前記ディレイ回路は、
前記位相差信号に応じて電流量を変化させる電流源と、
前記電流源と直列接続され、一端が接地されるキャパシタと、
前記フリップフロップが前記第１状態から前記第２状態に遷移されることに応じて導通状態とされ、前記フリップフロップが前記第２状態から前記第１状態に遷移されることに応じて非導通状態とされ、前記キャパシタと並列接続される第３スイッチと、
前記キャパシタの電圧と第２基準電圧との比較結果を前記フリップフロップへ出力する第２比較器と、
を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項７】
出力電圧と第１基準電圧とを比較し、前記出力電圧が前記第１基準電圧を横切る場合を検出して検出信号を出力するステップと、
前記検出信号に応じてメインスイッチングトランジスタを第１状態から第２状態へ遷移させるステップと、
前記検出信号の位相が外部から入力される位相基準信号の位相よりも進んでいる場合には、前記メインスイッチングトランジスタの前記第１状態から前記第２状態への遷移時から位相の進み量に応じて増加された遅延時間が経過したときに、前記メインスイッチングトランジスタを前記第２状態から前記第１状態へ遷移させ、前記検出信号の位相が前記位相基準信号の位相よりも遅れている場合には、前記メインスイッチングトランジスタの前記第１状態から前記第２状態への遷移時から位相の遅れ量に応じて減少された前記遅延時間が経過したときに、前記メインスイッチングトランジスタを前記第２状態から前記第１状態へ遷移させるステップと
を備えることを特徴とするＤＣ−ＤＣコンバータ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ制御型ＤＣ−ＤＣコンバータの制御回路および制御方法に関し、特にメインスイッチングトランジスタのスイッチング制御や、動作周波数の制御に関するものである。
【背景技術】
【０００２】
負荷急変に高速応答できる制御方式としてＤＣ−ＤＣコンバータの出力電圧を基準電圧と比較してメインスイッチングトランジスタのオン／オフを制御するコンパレータ制御ＰＦＭ方式のＤＣ−ＤＣコンバータがある。
【０００３】
尚、上記の関連技術として特許文献１および２が開示されている。
【特許文献１】特表２００５−５１８７７５号公報
【特許文献２】特開２００５−１２８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、コンパレータ制御ＰＦＭ方式のＤＣ−ＤＣコンバータは、回路の時定数や負荷に依存して発振周波数が変動する。よって複数のＤＣ−ＤＣコンバータを動作させると、ＤＣ−ＤＣコンバータ間の動作周波数の差に起因して、スイッチング周波数差による可聴騒音の発生が発生する場合があるため問題である。また動作周波数の変動により、メインスイッチングトランジスタの同時オン／オフが行われると、入力電源リップル電圧が増大するため問題である。これらはシステムにとって好ましくない現象である。
【０００５】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、スイッチング周波数差による可聴騒音の発生を防止することや、メインスイッチングトランジスタの同時オン／オフによる入力電源リップル電圧の増大を防止することが可能であるＤＣ−ＤＣコンバータ制御回路およびＤＣ−ＤＣコンバータの制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記目的を達成するために、本発明におけるＤＣ−ＤＣコンバータ制御回路では、出力電圧と第１基準電圧とを比較し、前記出力電圧が前記第１基準電圧を横切る場合を検出して検出信号を出力する第１比較器と、メインスイッチングトランジスタを制御するフリップフロップであって、前記検出信号に応じて第１状態から第２状態に遷移するフリップフロップと、外部から入力される位相基準信号と前記検出信号との位相差を検出し、該位相差に応じた位相差信号を出力する位相比較器と、前記フリップフロップの出力と入力との間に接続され、前記位相差信号が入力されるディレイ回路とを備え、前記ディレイ回路は、前記検出信号の位相が前記位相基準信号の位相よりも進んでいる場合には、前記フリップフロップの前記第１状態から前記第２状態への遷移時に前記フリップフロップから入力される遷移信号に対して、位相の進み量に応じて増加された遅延時間を付与した上で前記フリップフロップへ出力し、前記検出信号の位相が前記位相基準信号の位相よりも遅れている場合には、前記遷移信号に対して、位相の遅れ量に応じて減少された前記遅延時間を付与した上で前記フリップフロップへ出力し、前記フリップフロップは、前記遅延時間が付与された前記遷移信号が入力されることに応じて前記第２状態から前記第１状態へ遷移することを特徴とする。
【０００７】
第１比較器は、出力電圧が第１基準電圧を横切る場合を検出して検出信号を出力する。出力電圧が第１基準電圧よりも低くなるタイミングを検出する場合と、出力電圧が第１基準電圧よりも高くなるタイミングを検出する場合とがある。フリップフロップは、検出信号に応じて、メインスイッチングトランジスタをスイッチング制御する。フリップフロップは、検出信号に応じて第１状態から第２状態に遷移する。位相比較器は、外部から入力される位相基準信号と検出信号との位相差を検出し、該位相差に応じた位相差信号を出力する。ここで位相基準信号は、例えば、他のＤＣ−ＤＣコンバータのメインスイッチングトランジスタの制御信号でもよいし、発振器から出力されるクロック信号でもよい。ＤＣ−ＤＣコンバータは、回路の時定数や負荷に応じた発振周波数で動作するため、検出信号は所定の周期を有した信号となる。ディレイ回路は、フリップフロップの出力と入力との間に接続され、位相差信号が入力される。
【０００８】
検出信号が、出力電圧が第１基準電圧よりも低くなるタイミングを検出する信号である場合には、フリップフロップが第１状態のときはメインスイッチングトランジスタは非導通状態とされ、フリップフロップが第２状態のときはメインスイッチングトランジスタは導通状態とされる。そしていわゆる固定オン時間式のコンパレータ制御方式ＤＣ−ＤＣコンバータが構成される。一方、検出信号が、出力電圧が第１基準電圧よりも高くなるタイミングを検出する信号である場合には、フリップフロップが第１状態のときはメインスイッチングトランジスタは導通状態とされ、フリップフロップが第２状態のときはメインスイッチングトランジスタは非導通状態とされる。そしていわゆる固定オフ時間式のコンパレータ制御方式ＤＣ−ＤＣコンバータが構成される。
【０００９】
検出信号が位相基準信号よりも進んでいる場合には、位相基準信号の周期よりも検出信号の周期の方が短いと判断される。よってディレイ回路は、フリップフロップの第１状態から第２状態への遷移時にフリップフロップから入力される遷移信号に対して、位相の進み量に応じて増加された遅延時間を付与した上でフリップフロップへ出力する。フリップフロップは、遅延時間が付与された遷移信号が入力されることに応じて、第２状態から第１状態へ遷移するため、遅延時間が増加されると、フリップフロップが第２状態である時間が長くされる。オン時間固定式のＤＣ−ＤＣコンバータの場合には、第２状態が長くされると、メインスイッチングトランジスタが導通状態とされる時間が長くなるため、出力電圧の上昇量が多くなる。すると、メインスイッチングトランジスタが非導通状態とされたときに、出力電圧が第１基準電圧まで低下するまでの時間が長くなるため、検出信号の周期が長くなる。また同様に、オフ時間固定式のＤＣ−ＤＣコンバータの場合には、第２状態が長くされると、メインスイッチングトランジスタが非導通状態とされる時間が長くなるため、出力電圧の低下量が多くなる。すると、メインスイッチングトランジスタが導通状態とされたときに、出力電圧が第１基準電圧まで上昇するまでの時間が長くなるため、検出信号の周期が長くなる。
【００１０】
一方、検出信号が位相基準信号よりも遅れている場合には、位相基準信号の周期よりも検出信号の周期の方が長いと判断される。よってディレイ回路は、遷移信号に対して、位相の遅れ量に応じて減少された遅延時間を付与した上でフリップフロップへ出力する。遅延時間が減少されると、フリップフロップが第２状態である時間が短くされる。オン時間固定式のＤＣ−ＤＣコンバータの場合には、第２状態が短いと、出力電圧の上昇量が少なくなるため、検出信号の周期が短くなる。またオフ時間固定式のＤＣ−ＤＣコンバータの場合には、第２状態が短いと、出力電圧の下降量が少なくなるため、検出信号の周期が短くなる。
【００１１】
以上より、検出信号と位相基準信号との位相差に応じて、検出信号の周期を調整するフィードバック制御が行われることにより、位相基準信号の周期と検出信号の周期とを一致させ、かつ、位相基準信号と検出信号との位相差がゼロとなるような遅延時間を得ることができる。
【００１２】
これにより、ＤＣ−ＤＣコンバータの発振周波数を位相基準信号の周波数に一致させるように制御することが可能となる。よって位相基準信号の周波数とＤＣ−ＤＣコンバータの発振周波数との周波数差に起因する可聴騒音の発生を防止することが可能となる。また位相基準信号の周波数を適宜に設定することで、ＤＣ−ＤＣコンバータの発振周波数を所定周波数に制御することが可能となる。
【００１３】
またこれにより、検出信号と位相基準信号との同期を取ることが可能となる。よって例えば、位相基準信号と検出信号とを用いて別々のＤＣ−ＤＣコンバータのスイッチング制御を行う場合には、メインスイッチングトランジスタの同時オン／オフが発生することを防止することができるため、入力電源リップル電圧の増大を防止することができる。
【発明の効果】
【００１４】
本発明のコンパレータ制御方式ＤＣ−ＤＣコンバータの制御回路および制御方法によれば、スイッチング周波数差による可聴騒音の発生を防止することや、メインスイッチングトランジスタの同時オン／オフによる入力電源リップル電圧の増大を防止することが可能となる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明に係るコンパレータ方式のＤＣ−ＤＣコンバータ１および２の回路図である。ＤＣ−ＤＣコンバータ１および２は、共通の制御部３を備える。まずＤＣ−ＤＣコンバータ１の構成を説明する。図１において、スイッチング素子であるトランジスタＦＥＴ１の入力端子に入力Ｖｉｎが接続され、トランジスタＦＥＴ１の出力端子にチョークコイルＬ１の入力端子が接続される。チョークコイルＬ１の出力端子からは出力電圧Ｖｏｕｔ１が出力される。またトランジスタＦＥＴ１の制御端子には制御部３の出力端子ＤＨ１が接続される。同期整流スイッチ回路であるトランジスタＦＥＴ２の入力端子はグランドに接地され、出力端子はチョークコイルＬ１の入力端子に接続される。またトランジスタＦＥＴ２の制御端子には制御部３の出力端子ＤＬ１が接続される。チョークコイルＬ１の出力端子とグランドとの間には、平滑コンデンサＣ１が接続される。またチョークコイルＬ１の出力端子は、制御部３の入力端子ＦＢ１に接続される。
【００１６】
制御部３では、入力端子ＦＢ１端子とグランド間に抵抗素子Ｒ１およびＲ２がノードＮ１を介して直列接続される。電圧比較器ＣＯＭＰ１の反転入力端子にはノードＮ１が接続され、非反転入力端子には基準電圧ｅ１が接続される。電圧比較器ＣＯＭＰ１の出力信号ＦＰ１はフリップフロップＦＦ１のセット入力端子Ｓに入力される。フリップフロップＦＦ１の非反転出力端子Ｑ１は制御部３の出力端子ＤＨ１を介して、メインスイッチングトランジスタＦＥＴ１に接続される。また反転出力端子＊Ｑ１は出力端子ＤＬ１に接続されると共に、遅延回路ＤＬＹ１を介して、フリップフロップＦＦ１のリセット入力端子Ｒに接続される。遅延回路ＤＬＹ１には出力信号ＳＱＢ１が入力され、遅延回路ＤＬＹ１からは遅延信号ＦＲ１が出力される。
【００１７】
またＤＣ−ＤＣコンバータ２の構成を説明する。ＤＣ−ＤＣコンバータ２は、位相比較器ＦＣを備える。位相比較器ＦＣの一方の入力端子には、遅延回路ＤＬＹ１の出力端子が接続され、遅延信号ＦＲ１が入力される。また位相比較器ＦＣの他方の入力端子には、電圧比較器ＣＯＭＰ２の出力端子が接続され、出力信号ＦＰ２が入力される。位相比較器ＦＣの出力端子は遅延回路ＤＬＹ２に接続され、位相比較器ＦＣから出力される比較結果信号ＣＯＮＴは遅延回路ＤＬＹ２に入力される。ＤＣ−ＤＣコンバータ２のその他の構成については、ＤＣ−ＤＣコンバータ１と同様であるため、ここでは詳細な説明は省略する。
【００１８】
位相比較器ＦＣの構成を図２に示す。位相比較器ＦＣは、位相検出部２１と積分部２２とを備える。位相検出部２１はフリップフロップＦＦ１１およびＦＦ１２、アンドゲートＡＮＤ１およびＡＮＤ２、トランジスタＭ１およびＭ２を備える。フリップフロップＦＦ１２のリセット入力端子Ｒには、遅延信号ＦＲ１が入力され、またセット入力端子Ｓには、アンドゲートＡＮＤ２の出力端子が接続される。アンドゲートＡＮＤ２には、フリップフロップＦＦ１１の出力端子＊Ｑから出力される信号ΦＰ、および出力信号ＦＰ２が入力される。フリップフロップＦＦ１２の出力端子Ｑからは、信号ΦＲが出力される。電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に、トランジスタＭ１およびＭ２が接続される。トランジスタＭ１のゲートには、信号ΦＰが入力される。トランジスタＭ２のゲートには、信号ΦＲが入力される。両トランジスタのドレインは共通に接続された上で、積分部２２に接続される。積分部２２は抵抗素子ＲＩとキャパシタＣＩとを備える。遅延時間発生回路３２からは、比較結果信号ＣＯＮＴが出力される。また、フリップフロップＦＦ１１についての接続関係については、フリップフロップＦＦ１２と同様であるため、ここでは詳細な説明を省略する。
【００１９】
遅延回路ＤＬＹ１の構成を図３を用いて説明する。ＤＬＹ１は、定電流回路ＣＧ、コンデンサＣ１１、電圧比較器ＣＯＭＰ１１、基準電圧Ｖｒｅｆ、トランジスタＭ１５を備える。電圧比較器ＣＯＭＰ１１の非反転入力端子には、定電流回路ＣＧの出力端子、トランジスタＭ１５のドレイン端子、およびコンデンサＣ１１の一端が接続される。トランジスタＭ１５のソース端子は接地され、ゲート端子は反転出力端子＊Ｑ２に接続される。また電圧比較器ＣＯＭＰ１１の反転入力端子には、基準電圧Ｖｒｅｆが入力される。電圧比較器ＣＯＭＰ１１からは、遅延信号ＦＲ１が出力される。
【００２０】
遅延回路ＤＬＹ２の構成を図４を用いて説明する。遅延回路ＤＬＹ２は、遅延時間制御回路３１と遅延時間発生回路３２を備える。遅延時間制御回路３１は抵抗素子Ｒ１１、トランジスタＭ１１乃至Ｍ１４を備える。トランジスタＭ１１とＭ１２、およびトランジスタＭ１３とＭ１４はそれぞれカレントミラ回路を構成する。抵抗素子Ｒ１１には比較結果信号ＣＯＮＴが入力される。また遅延時間発生回路３２は、図３に示す遅延回路ＤＬＹ１と同様の構成を備えるため、詳細な説明はここでは省略する。
【００２１】
ＤＣ−ＤＣコンバータ１および２が、固定オン時間式のＤＣ−ＤＣコンバータである場合における動作を説明する。重負荷状態であり、ＤＣ−ＤＣコンバータの動作が定常状態の場合を考える。まずＤＣ−ＤＣコンバータ１の動作を、図５のタイミングチャートを用いて説明する。なお図５において実際には、トランジスタＦＥＴ１およびＦＥＴ２のスイッチング動作と、ノードＮ１の電圧値である分圧値ＶＮ１の変化タイミングとの間には位相のずれが存在するが、説明の便宜上、位相のずれがないものとして説明する。
【００２２】
図１に備えられる制御部３の電圧比較器ＣＯＭＰ１は、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔ１を分圧した分圧値ＶＮ１と基準電圧ｅ１と比較し、分圧値ＶＮ１が基準電圧ｅ１よりも高いときはローレベルを出力し、出力電圧Ｖｏｕｔが基準電圧ｅ１よりも低いときはハイレベルを出力する。時間ｔ１０（図５）において分圧値ＶＮ１が基準電圧ｅ１よりも低くなると、電圧比較器ＣＯＭＰ１はハイレベルの出力信号ＦＰ１を出力してフリップフロップＦＦ１をセットする。フリップフロップＦＦ１がセットされるとトランジスタＦＥＴ１がオンし、入力ＶｉｎからチョークコイルＬ１を介して負荷に電流が供給され、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔ１が上昇するため、分圧値ＶＮ１も上昇する（矢印Ｙ１０）。
【００２３】
またフリップフロップＦＦ１がセット状態とされることに応じて、反転出力端子＊Ｑ１から出力される出力信号ＳＱＢ１はローレベルへ遷移する。ローレベルの出力信号ＳＱＢ１が遅延回路ＤＬＹ１に入力されると、遅延回路ＤＬＹ１で決められた所定の遅延時間ＤＴ１が経過した後に、遅延回路ＤＬＹ１からはハイレベルのパルス信号である遅延信号ＦＲ１が出力される（領域Ａ１）。
【００２４】
ここで遅延回路ＤＬＹ１の動作を、図３を用いて説明する。遅延回路ＤＬＹ１は、定電流回路ＣＧによるコンデンサＣ１１の充電時間と、トランジスタＭ１５によるコンデンサＣ１１の放電時間とを利用して、出力信号ＳＱＢ１の立ち下がりエッジの入力時から所定の遅延時間の経過後に、ハイレベルのパルス信号である遅延信号ＦＲ１を出力する回路である。出力信号ＳＱＢ１がハイレベル状態であるとき、トランジスタＭ１５はオン状態となり定電流回路ＣＧの電流ｉ１は全てトランジスタＭ１５に流れ、電圧比較器ＣＯＭＰ１１の非反転入力端子がグランド電位にクランプされる。よって電圧比較器ＣＯＭＰ１１から出力される遅延信号ＦＲ１はローレベル状態とされる。時間ｔ１０において出力信号ＳＱＢ１がハイレベルからローレベルに遷移すると、トランジスタＭ１５がオフするので、定電流回路ＣＧの電流ｉ１がコンデンサＣ１１を充電する。コンデンサＣ１１の電圧は定電流回路から流入する電流ｉ１とコンデンサＣ１１の時定数で決まる時間で上昇して行くので、コンデンサＣ１１の電圧が基準電圧Ｖｒｅｆ以上になるまでに所定の時間を必要とする。よって電圧比較器ＣＯＭＰ１１は、コンデンサＣ１１の電圧が基準電圧Ｖｒｅｆよりも低い間は、ローレベルの遅延信号ＦＲ１を出力する。そして時間ｔ１１においてコンデンサＣ１１の電圧が基準電圧Ｖｒｅｆ以上になったときに、電圧比較器ＣＯＭＰ１１はハイレベルの遅延信号ＦＲ１を出力する（領域Ａ１）。
【００２５】
そして時間ｔ１１において、出力信号ＳＱＢ１の立ち上がりエッジに応じて、トランジスタＭ１５がオン状態となる。すると定電流回路ＣＧの電流は全てトランジスタＭ１５に流れると共に、コンデンサＣ１１の電荷も放電されるため、電圧比較器ＣＯＭＰ１１の反転入力はグランド電位にクランプされる。このときトランジスタＭ１５のオン抵抗は充分に低いので、コンデンサＣ１１は即時に放電される。よってほとんど時間遅延することなく、電圧比較器ＣＯＭＰ１１の反転入力はグランド電位にクランプされるため、遅延信号ＦＲ１はローレベルへ遷移する。これにより、ハイレベルのパルス信号である遅延信号ＦＲ１が得られる。
【００２６】
以上より遅延回路ＤＬＹ１は、出力信号ＳＱＢ１の立ち下がりエッジの入力時から、定電流回路から流入する電流ｉ１とコンデンサＣ１１の時定数で決まる遅延時間ＤＴ１の経過後に、ハイレベルのパルス信号である遅延信号ＦＲ１を出力する動作を行うことが分かる。
【００２７】
フリップフロップＦＦ１のリセット入力端子Ｒにハイレベルの遅延信号ＦＲ１が入力されると、フリップフロップＦＦ１はリセット状態に戻り、トランジスタＦＥＴ１がオフするとともにトランジスタＦＥＴ２がオンする。するとチョークコイルＬ１に蓄えられたエネルギはトランジスタＦＥＴ２を介して負荷に供給される。そしてチョークコイルＬ１に流れる電流はエネルギーの放出に伴って徐々に減少し、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔ１も徐々に下がるため、分圧値ＶＮ１も低下を開始する（矢印Ｙ１１）。そして時間ｔ１２において、分圧値ＶＮ１が基準電圧ｅ１よりも下がると、電圧比較器ＣＯＭＰ１がハイレベルを出力してフリップフロップＦＦ１は再びセット状態とされる。上記動作の繰り返しにより、分圧値ＶＮ１は、一定の範囲ＲＧ１内に制御される。
【００２８】
このとき、入力Ｖｉｎ、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔ１、時間Ｔｏｎ（トランジスタＦＥＴ１のオンしている時間）、時間Ｔｏｆｆ（トランジスタＦＥＴ１がオフしている時間）の間には、以下の関係式が成り立つ。
Ｖｏｕｔ１＝Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）×Ｖｉｎ  ・・・式（１）
【００２９】
次に、ＤＣ−ＤＣコンバータ２の動作を、図５のタイミングチャートを用いて説明する。まず、出力信号ＦＰ２の位相が遅延信号ＦＲ１の位相よりも遅れている場合を説明する。説明の便宜のため、時間ｔ１１においては出力信号ＦＰ２（領域Ａ２）の立ち上がりエッジと遅延信号ＦＲ１（領域Ａ１）の立ち上がりエッジとの位相は一致し、時間Ｔ１４においては出力信号ＦＰ２（領域Ａ４）の立ち上がりエッジの位相が遅延信号ＦＲ１（領域Ａ３）の立ち上がりエッジの位相よりも遅れる場合を説明する。
【００３０】
図５の時間ｔ１１においてノードＮ２の電圧値である分圧値ＶＮ２が基準電圧ｅ２よりも低くなると、電圧比較器ＣＯＭＰ２はハイレベルの出力信号ＦＰ２を出力してフリップフロップＦＦ２をセットする（領域Ａ２）。フリップフロップＦＦ２がセットされるとトランジスタＦＥＴ３がオンし、入力ＶｉｎからチョークコイルＬ２を介して負荷に電流が供給され、分圧値ＶＮ２が上昇する（矢印Ｙ１３）。
【００３１】
またフリップフロップＦＦ２がセット状態とされることに応じて、反転出力端子＊Ｑ２から出力される出力信号ＳＱＢ２はローレベルへ遷移する。ローレベルの出力信号ＳＱＢ２が遅延回路ＤＬＹ２に入力されると、遅延回路ＤＬＹ２で決められた所定の遅延時間ＤＴ２が経過した後に、遅延回路ＤＬＹ２からはハイレベルのパルス信号である遅延信号ＦＲ２が出力される（領域Ａ５）。
【００３２】
フリップフロップＦＦ２のリセット入力端子Ｒにハイレベルの遅延信号ＦＲ２が入力されると、フリップフロップＦＦ２はリセット状態に戻り、トランジスタＦＥＴ３がオフするとともにトランジスタＦＥＴ４がオンする。するとチョークコイルＬ２に蓄えられたエネルギはトランジスタＦＥＴ４を介して負荷に供給される。そしてチョークコイルＬ２に流れる電流はエネルギーの放出に伴って徐々に減少し、分圧値ＶＮ２も低下を開始する（矢印Ｙ１４）。そして時間ｔ１４において、分圧値ＶＮ２が基準電圧ｅ２よりも低下し、出力信号ＦＰ２が出力される（領域Ａ４）。
【００３３】
このとき出力信号ＦＰ２の立ち上がりエッジの周期ＴＴ２は、遅延信号ＦＲ１の立ち上がりエッジの周期ＴＴ１に比して大きくなる。すなわち、ＤＣ−ＤＣコンバータ１と２との発信周波数に差が発生する。すると、当該周波数差に起因して可聴ノイズが発生するおそれがあり問題である。また出力信号ＦＰ１とＦＰ２との同期を取ることができないため、トランジスタＦＥＴ１とＦＥＴ３とが同時オン／オフする事態を防止することができない。すると入力電源リップル電圧の増大などシステムに取って好ましくない現象を起こすおそれがあり問題である。これらの問題を解消するために備えられた位相比較器ＦＣを、以下説明する。
【００３４】
位相比較器ＦＣの回路構成を図２に示す。位相比較器ＦＣは、出力信号ＦＰ２の立ち上がりエッジの入力タイミングが、遅延信号ＦＲ１の立ち上がりエッジの入力タイミングよりも速いときを、出力信号ＦＰ２の位相進みとして検出する。この場合、出力信号ＦＰ２の立ち上がりエッジの周期は、遅延信号ＦＲ１の立ち上がりエッジの周期よりも位相進み量に応じて短いと判断される。一方、位相比較器ＦＣは、出力信号ＦＰ２の立ち上がりエッジの入力タイミングが、遅延信号ＦＲ１の立ち上がりエッジの入力タイミングよりも遅いときを、出力信号ＦＰ２の位相遅れとして検出する。この場合、出力信号ＦＰ２の立ち上がりエッジの周期は、遅延信号ＦＲ１の立ち上がりエッジの周期よりも位相遅れ量に応じて長いと判断される。
【００３５】
時間ｔ１３において、アンドゲートＡＮＤ１（図２）には、ハイレベルの遅延信号ＦＲ１と、ハイレベルの信号＊ΦＲが入力される。よってアンドゲートＡＮＤ１から出力されるハイレベルの信号が、フリップフロップＦＦ１１のセット入力端子Ｓに入力される。するとフリップフロップＦＦ１１はセット状態とされ、信号ΦＰはローレベルに遷移する（矢印Ｙ１６）。
【００３６】
次に時間ｔ１４において、遅延信号ＦＲ１に対して期間Ｐ１分位相が遅れたハイレベルの出力信号ＦＰ２が、フリップフロップＦＦ１１のリセット入力端子Ｒに入力される。よってフリップフロップＦＦ１１はリセットされ、信号ΦＰはハイレベルに遷移する（矢印Ｙ１７）。これによりフリップフロップＦＦ１１によって、遅延信号ＦＲ１から出力信号ＦＰ２の位相遅れ量である期間Ｐ１と同時間の負のパルス信号である、信号ΦＰを作ることが可能となる。信号ΦＰがローレベルである期間中は、位相検出部２１から出力されるＰＭＷ信号ＤＯがハイレベルとされる。すなわち位相検出部２１は、出力信号ＦＰ２の位相が遅延信号ＦＲ１の位相よりも遅れているとき、その位相差分の長さのハイレベル信号を出力するＰＷＭ回路の働きを行う。
【００３７】
積分部２２のキャパシタＣＩは、期間Ｐ１においてハイレベルのＰＭＷ信号ＤＯが入力されることに応じて充電される。よって積分部２２の出力である比較結果信号ＣＯＮＴの電圧値は、トランジスタＭ１の導通時間に応じて上昇する。これにより積分部２２では、ＰＭＷ信号ＤＯを積分して、ＰＷＭ信号に比例する電圧を有する比較結果信号ＣＯＮＴとして取り出す動作が行われる。比較結果信号ＣＯＮＴは遅延回路ＤＬＹ２（図４）に入力される。
【００３８】
次に遅延回路ＤＬＹ２の動作を図４を用いて説明する。遅延回路ＤＬＹ２は、出力信号ＳＱＢ２の立ち下がりエッジの入力時から所定の遅延時間の経過後に、ハイレベルのパルス信号である遅延信号ＦＲ２を出力する回路である。比較結果信号ＣＯＮＴは、遅延回路ＤＬＹ２の遅延時間制御回路３１に入力される。トランジスタＭ１１には、比較結果信号ＣＯＮＴに比例した電流ｉ２が流れる。トランジスタＭ１１とＭ１２はカレントミラ回路であるのでトランジスタＭ１２にも電流ｉ２が流れる。トランジスタＭ１２の流れる電流とトランジスタＭ１３に流れる電流は同じであるのでトランジスタＭ１３にも電流ｉ２が流れ、トランジスタＭ１３とＭ１４はカレントミラ回路であるのでトランジスタＭ１４にも電流ｉ２が流れる。トランジスタＭ１４は定電流回路ＣＧに並列に接続されているので、遅延回路のコンデンサＣ１１を充電する電流は、定電流回路ＣＧの電流ｉ１と電流ｉ２との合計となる。従って、比較結果信号ＣＯＮＴの電圧値に比例して、コンデンサＣ１１の充電時間が短くなる。以上より、比較結果信号ＣＯＮＴの電圧値が高くなると遅延時間が短くなり、電圧値が低くなると遅延時間が長くなることが分かる。
【００３９】
前述したように、比較結果信号ＣＯＮＴの電圧値は、時間ｔ１１における値よりも時間ｔ１４における値の方が期間Ｐ１の長さに応じて高くなっている。よって遅延回路ＤＬＹ２によって遅延信号ＦＲ２に与えられる遅延時間は、比較結果信号ＣＯＮＴの電圧値の上昇に応じて、遅延時間ＤＴ２からＤＴ２ａへと短くされる。
【００４０】
遅延時間がＤＴ２からＤＴ２ａへ減少されると、フリップフロップＦＦ２がセット状態である時間が短くされ、出力電圧Ｖｏｕｔ２の上昇量が少なくなる。すると分圧値ＶＮ２が基準電圧ｅ２まで下降するまでの時間が短くなるため、出力信号ＦＰ２の立ち上がりエッジの周期が周期ＴＴ２からＴＴ２ａへ短くなる。すなわち出力信号ＦＰ２の位相が遅延信号ＦＲ１の位相よりも遅れていると、遅延信号ＦＲ１の周期ＴＴ１よりも出力信号ＦＰ２の周期ＴＴ２の方が長いと判断され、位相遅れ量に応じて出力信号ＦＰ２の周期が周期ＴＴ２からＴＴ２ａへ短くされる制御が行われる。
【００４１】
以上より、出力信号ＦＰ２と遅延信号ＦＲ１との位相差に応じて、遅延回路ＤＬＹ２において付与される遅延時間を調整するフィードバック制御が行われることにより、所定時間経過後の時間ｔ１６においては、遅延信号ＦＲ１の周期ＴＴ１と出力信号ＦＰ２の周期ＴＴ２ｂとが一致し、かつ、遅延信号ＦＲ１と出力信号ＦＰ２との位相差がゼロとなるような遅延時間ＤＴ２ｂが得られる。
【００４２】
一方、出力信号ＦＰ２の位相が遅延信号ＦＲ１の位相よりも進んでいる場合のＤＣ−ＤＣコンバータ２の動作を、図６のタイミングチャートを用いて説明する。説明の便宜のため、時間ｔ２１においては出力信号ＦＰ２（領域Ａ１２）の立ち上がりエッジと遅延信号ＦＲ１（領域Ａ１）の立ち上がりエッジとの位相は一致し、時間ｔ２３においては出力信号ＦＰ２（領域Ａ１４）の立ち上がりエッジの位相が遅延信号ＦＲ１（領域Ａ３）の立ち上がりエッジの位相よりも進む場合を説明する。
【００４３】
図６の時間ｔ２１においてＤＣ−ＤＣコンバータ２の分圧値ＶＮ２が基準電圧ｅ２よりも低くなると、電圧比較器ＣＯＭＰ２はハイレベルの出力信号ＦＰ２を出力してフリップフロップＦＦ２をセットする（領域Ａ１２）。フリップフロップＦＦ２がセットされるとトランジスタＦＥＴ３がオンし、入力ＶｉｎからチョークコイルＬ２を介して負荷に電流が供給され、分圧値ＶＮ２が上昇する（矢印Ｙ２３）。
【００４４】
またフリップフロップＦＦ２がセット状態とされることに応じて、反転出力端子＊Ｑ２から出力される出力信号ＳＱＢ２はローレベルへ遷移する。ローレベルの出力信号ＳＱＢ２が遅延回路ＤＬＹ２に入力されると、遅延回路ＤＬＹ２で決められた所定の遅延時間ＤＴ１２が経過した後に、遅延回路ＤＬＹ２からはハイレベルのパルス信号である遅延信号ＦＲ２が出力される（領域Ａ１５）。
【００４５】
フリップフロップＦＦ２のリセット入力端子Ｒにハイレベルの遅延信号ＦＲ２が入力されると、フリップフロップＦＦ２はリセット状態に戻り、トランジスタＦＥＴ３がオフするとともにトランジスタＦＥＴ４がオンする。するとチョークコイルＬ２に蓄えられたエネルギはトランジスタＦＥＴ４を介して負荷に供給される。そしてチョークコイルＬ２に流れる電流はエネルギーの放出に伴って徐々に減少し、分圧値ＶＮ２も低下を開始する（矢印Ｙ２４）。そして時間ｔ２３において、分圧値ＶＮ２が基準電圧ｅ２よりも低下し、出力信号ＦＰ２が出力される（領域Ａ１４）。
【００４６】
このとき出力信号ＦＰ２の立ち上がりエッジの周期ＴＴ１２は、遅延信号ＦＲ１の立ち上がりエッジの周期ＴＴ１に比して小さくなるため、ＤＣ−ＤＣコンバータ１と２との発信周波数に差が発生する。
【００４７】
位相比較器ＦＣの動作を説明する。時間ｔ２３において、アンドゲートＡＮＤ２（図２）には、ハイレベルの出力信号ＦＰ２と、ハイレベルの信号＊ΦＰが入力される。よってアンドゲートＡＮＤ２から出力されるハイレベルの信号が、フリップフロップＦＦ１２のセット入力端子Ｓに入力される。すると信号ΦＲはハイレベルに遷移する（矢印Ｙ２６）。
【００４８】
次に時間ｔ２４において、出力信号ＦＰ２に対して期間Ｐ２分遅れたハイレベルの遅延信号ＦＲ１が、フリップフロップＦＦ１２のリセット入力端子Ｒに入力される。よって信号ΦＲはローレベルに遷移する（矢印Ｙ２７）。これによりフリップフロップＦＦ１２によって、出力信号ＦＰ２から遅延信号ＦＲ１までの位相遅れ量である期間Ｐ２と同時間の正のパルス信号である、信号ΦＲを作ることが可能となる。信号ΦＲがハイレベルである期間中は、位相検出部２１から出力されるＰＭＷ信号ＤＯがローレベルとされる。すなわち位相検出部２１は、出力信号ＦＰ２の位相が遅延信号ＦＲ１よりも進んでいるときその時間差分の長さのローレベル信号を出力するＰＷＭ回路の働きを行う。
【００４９】
積分部２２のキャパシタＣＩは、期間Ｐ２においてローレベルのＰＭＷ信号ＤＯが入力されることに応じて放電される。よって積分部２２の出力である比較結果信号ＣＯＮＴの電圧値は、トランジスタＭ２の導通時間に応じて下降する。比較結果信号ＣＯＮＴは遅延回路ＤＬＹ２（図４）に入力される。
【００５０】
次に遅延回路ＤＬＹ２の動作を図４を用いて説明する。前述したように、比較結果信号ＣＯＮＴの電圧値が低くされることに応じて、ＤＬＹにより付与される遅延時間が長くされる。よって遅延回路ＤＬＹ２によって遅延信号ＦＲ２に与えられる遅延時間は、遅延時間ＤＴ１２からＤＴ１２ａへと長くされる。よって出力信号ＦＰ２の立ち上がりエッジの周期も、周期ＴＴ１２からＴＴ１２ａへと長くされる。遅延時間がＤＴ１２からＤＴ１２ａへ増加されると、フリップフロップＦＦ２がセット状態である時間が長くされ、出力電圧Ｖｏｕｔ２の上昇量が多くなる。すると分圧値ＶＮ２が基準電圧ｅ２まで下降するまでの時間が長くなるため、出力信号ＦＰ２の周期が周期ＴＴ１２からＴＴ１２ａへ長くなる。すなわち出力信号ＦＰ２の位相が遅延信号ＦＲ１の位相よりも進んでいると、遅延信号ＦＲ１の周期ＴＴ１よりも出力信号ＦＰ２の周期ＴＴ１２の方が短いと判断され、位相進み量に応じて出力信号ＦＰ２の周期が周期ＴＴ１２からＴＴ１２ａへ長くされる制御が行われる。
【００５１】
以上より、出力信号ＦＰ２と遅延信号ＦＲ１との位相差に応じて、遅延回路ＤＬＹ２において付与される遅延時間を調整するフィードバック制御が行われることにより、所定時間経過後の時間ｔ２６においては、遅延信号ＦＲ１の周期ＴＴ１と出力信号ＦＰ２の周期ＴＴ２ｂとが一致し、かつ、遅延信号ＦＲ１と出力信号ＦＰ２との位相差がゼロとなるような遅延時間ＤＴ２ｂが得られる。
【００５２】
以上詳細に説明したとおり、本実施形態に係る制御部３を備えるＤＣ−ＤＣコンバータでは、出力信号ＦＰ２と遅延信号ＦＲ１との位相差に応じて出力信号ＦＰ２の周期を調整するフィードバック制御が行われることにより、コンパレータ制御型ＤＣ−ＤＣコンバータ２の発振周波数を、ＤＣ−ＤＣコンバータ１の発振周波数に一致させる制御が可能となる。よってスイッチング周波数差に起因する可聴騒音の発生を防止することが可能となる。
【００５３】
またこれにより、ＤＣ−ＤＣコンバータ１のトランジスタＦＥＴ１のオフタイミングと、ＤＣ−ＤＣコンバータ２のトランジスタＦＥＴ３のオンタイミングとの同期を取ることが可能となる。よってメインスイッチングトランジスタの同時オン／オフが発生することを防止することができるため、入力電源リップル電圧の増大を防止することができる。
【００５４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態では固定オン時間式のコンパレータ制御方式ＤＣ−ＤＣコンバータについて説明したが、この形態に限られない。固定オフ時間式のコンパレータ制御方式ＤＣ−ＤＣコンバータにも本発明を適用できることは言うまでもない。適用回路例を図７に示す。ＤＣ−ＤＣコンバータ１ａの構成を説明する。電圧比較器ＣＯＭＰ１の非反転入力端子にはノードＮ１が接続され、反転入力端子には基準電圧ｅ１が接続される。電圧比較器ＣＯＭＰ１の出力信号ＦＰ１はフリップフロップＦＦ１のリセット入力端子Ｒに入力される。また非反転出力端子Ｑ１は出力端子ＤＨ１に接続されると共に、遅延回路ＤＬＹ１ａを介して、フリップフロップＦＦ１のセット入力端子Ｓに接続される。
【００５５】
またＤＣ−ＤＣコンバータ２ａの構成を説明する。ＤＣ−ＤＣコンバータ２ａは、位相比較器ＦＣを備える。位相比較器ＦＣから出力される比較結果信号ＣＯＮＴは、遅延回路ＤＬＹ２ａに入力される。なおその他の構成については、図１に示すＤＣ−ＤＣコンバータ１、２と同様であるため、ここでは詳細な説明は省略する。
【００５６】
ＤＣ−ＤＣコンバータ１ａの分圧値ＶＮ１が基準電圧ｅ１よりも高くなると、電圧比較器ＣＯＭＰ１はハイレベルの出力信号ＦＰ１を出力してフリップフロップＦＦ１をリセットする。フリップフロップＦＦ１がリセットされるとトランジスタＦＥＴ１がオフ状態とされ、チョークコイルＬ１に蓄えられたエネルギはトランジスタＦＥＴ２を介して負荷に供給される。そしてチョークコイルＬ１に流れる電流はエネルギーの放出に伴って徐々に減少し、ＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔ１も徐々に下がるため、分圧値ＶＮ１も低下を開始する。またフリップフロップＦＦ１のリセットにより、出力信号ＳＱＢ１ａがハイレベルからローレベルに遷移する。遅延回路ＤＬＹ１ａは、出力信号ＳＱＢ１の立ち下がりエッジの入力時から、所定の遅延時間の経過後に、ハイレベルのパルス信号である遅延信号ＦＲ１を出力し、該遅延信号ＦＲ１によりフリップフロップＦＦ１がセット状態とされる。するとＤＣ−ＤＣコンバータ１ａの分圧値ＶＮ１が再度上昇し、基準電圧ｅ１よりも高くなると、電圧比較器ＣＯＭＰ１はハイレベルの出力信号ＦＰ１を出力してフリップフロップＦＦ１をリセットする。この動作が繰り返されることで、固定オフ時間式のＤＣ−ＤＣコンバータが構成される。
【００５７】
そして遅延回路ＤＬＹ２ａにおいて、出力信号ＦＰ２と遅延信号ＦＲ１との位相差に応じて、遅延時間を調整するフィードバック制御が行われる。これにより、遅延信号ＦＲ１の周期と出力信号ＦＰ２の周期とを一致させることができる。また、ＤＣ−ＤＣコンバータ１ａのトランジスタＦＥＴ１のオンタイミングと、ＤＣ−ＤＣコンバータ２のトランジスタＦＥＴ３のオフタイミングとの同期を取ることが可能となる。
【００５８】
また本実施形態では、ＤＣ−ＤＣコンバータ１と２とのスイッチングタイミングを同期させるとしたが、同期されるＤＣ−ＤＣコンバータは２つに限られず、３つ以上であっても同期を取ることが可能である。コンパレータ制御による固定オン時間方式ＤＣ−ＤＣコンバータが複数個ある場合の動作を、図８を用いて説明する。制御部１３ｂは、ＤＣ−ＤＣコンバータ１ｂ乃至３ｂに共通に用いられる。ＤＣ−ＤＣコンバータ２ｂは位相比較器ＦＣ２を備える。位相比較器ＦＣ２の一方の入力端子には、遅延回路ＤＬＹ１から出力される遅延信号ＦＲ１が入力される。また位相比較器ＦＣ２の他方の入力端子には、電圧比較器ＣＯＭＰ２から出力される出力信号ＦＰ２が入力される。位相比較器ＦＣ２から出力される比較結果信号ＣＯＮＴ２は、遅延回路ＤＬＹ２に入力される。同様にしてＤＣ−ＤＣコンバータ３ｂは位相比較器ＦＣ３を備える。位相比較器ＦＣ３には、遅延回路ＤＬＹ２から出力される遅延信号ＦＲ２および電圧比較器ＣＯＭＰ３から出力される出力信号ＦＰ３が入力される。位相比較器ＦＣ３から出力される比較結果信号ＣＯＮＴ３は、遅延回路ＤＬＹ３に入力される。そして前述した様に、遅延回路ＤＬＹ２では出力信号ＦＰ２と遅延信号ＦＲ１との位相差に応じて遅延時間が調整され、遅延回路ＤＬＹ３では出力信号ＦＰ３と遅延信号ＦＲ２との位相差に応じて遅延時間が調整される。
【００５９】
これにより、ＤＣ−ＤＣコンバータ２ｂのトランジスタＦＥＴ３のオンタイミングを、ＤＣ−ＤＣコンバータ１ｂのトランジスタＦＥＴ１のオフタイミングに同期させることができる。そしてさらに、ＤＣ−ＤＣコンバータ３ｂのトランジスタＦＥＴ５のオンタイミングを、ＤＣ−ＤＣコンバータ２ｂのトランジスタＦＥＴ３のオフタイミングに同期させることができる。
【００６０】
これにより、複数個のＤＣ−ＤＣコンバータを備える多相コンバータを構成する場合において、ｎ番目（ｎは２以上の自然数）のＤＣ−ＤＣコンバータのメインスイッチングトランジスタのオンタイミングを、ｎ−１番目のＤＣ−ＤＣコンバータのメインスイッチングトランジスタのオフタイミングに同期させることが可能となる。よって３つ以上のメインスイッチングトランジスタのスイッチング制御を行う際に、メインスイッチングトランジスタの全てが同時にオン／オフすることを防止することができるため、入力電源リップル電圧の増大を防止することができる。またＤＣ−ＤＣコンバータ１ｂ乃至３ｂの発振周波数を互いに一致させることができるため、スイッチング周波数差に起因する可聴騒音の発生を防止することが可能となる。
【００６１】
また本実施形態では、ＤＣ−ＤＣコンバータ２の発振周波数の基準となる信号として、ＤＣ−ＤＣコンバータ１のトランジスタＦＥＴ１の制御信号である遅延信号ＦＲ１を用いたが、この形態に限られない。ＤＣ−ＤＣコンバータ２の動作周波数の基準となるタイミング信号として、他の機器から出力される信号を用いてもよいことは言うまでもない。ＤＣ−ＤＣコンバータ１の代わりに発振器ＯＳＣを用いる場合を図９に示す。位相比較器ＦＣには、遅延信号ＦＲ１の代わりに発振器ＯＳＣから出力されるクロック信号ＣＬＫが入力される。位相比較器ＦＣは、クロック信号ＣＬＫと出力信号ＦＰ２との位相差に応じた比較結果信号ＣＯＮＴを出力する。遅延回路ＤＬＹ２は、比較結果信号ＣＯＮＴに応じて遅延時間を調整するフィードバック制御を行う。以上より、コンパレータ制御による固定オン時間方式のＤＣ−ＤＣコンバータ２のスイッチング周波数を、発振器ＯＳＣの周波数に同期させることができる。
【００６２】
これにより、負荷急変に高速応答できるというコンパレータ制御ＰＦＭ方式のＤＣ−ＤＣコンバータ２の利点を生かしながら、ＤＣ−ＤＣコンバータ２の発振周波数を発振器ＯＳＣにより所望の周波数に制御することが可能となる。すなわちＤＣ−ＤＣコンバータ２の発振周波数が、回路の時定数や負荷に依存して変動することを防止することができる。
【００６３】
また本実施形態の遅延回路ＤＬＹ２（図４）では、出力段に電圧比較器ＣＯＭＰ１１を使用しているが、この形態に限られない。電圧比較器ＣＯＭＰ１１に代えてドライバ回路を用いてもよい。出力信号ＳＱＢ１がハイレベル状態であるとき、ドライバ回路にはグランド電位が入力される。よって電圧比較器ＣＯＭＰ１１からは、ローレベルの遅延信号ＦＲ２が出力される。そして出力信号ＳＱＢ１の立ち下がりエッジから所定時間経過後に、コンデンサＣ１１の電圧がドライバ回路のしきい値電圧以上になったときに、ハイレベルの遅延信号ＦＲ１が出力される。これにより、回路を簡略化しながら、遅延回路ＤＬＹ２から所定の遅延時間が経過した後に遅延信号ＦＲ２が出力する動作を行うことができる。
【００６４】
また本実施形態では、降圧型のＤＣ−ＤＣコンバータについて説明した。ここで本発明のポイントは、ＤＣ−ＤＣコンバータ１のメインスイッチングトランジスタと、ＤＣ−ＤＣコンバータ２の同期整流用トランジスタとのスイッチングタイミングの同期をとることが特徴である。よって、昇圧型のＤＣ−ＤＣコンバータにおいても本発明を適用することができることは言うまでもない。
【００６５】
なお、基準電圧ｅ２は第１基準電圧の一例、基準電圧Ｖｒｅｆは第２基準電圧の一例、電圧比較器ＣＯＭＰ２は第１比較器の一例、電圧比較器ＣＯＭＰ１１は第２比較器の一例、遅延信号ＦＲ１およびクロック信号ＣＬＫは位相基準信号の一例、出力信号ＦＰ２は検出信号の一例、出力信号ＳＱＢ２は遷移信号の一例、接地電圧は第１電圧の一例、電源電圧は第２電圧の一例、トランジスタＭ２は第１スイッチの一例、トランジスタＭ１は第２スイッチの一例、トランジスタＭ１５は第３スイッチのそれぞれ一例である。
【図面の簡単な説明】
【００６６】
【図１】ＤＣ−ＤＣコンバータ１および２の回路図である。
【図２】位相比較器ＦＣの回路図である。
【図３】遅延回路ＤＬＹ１の回路図である。
【図４】遅延回路ＤＬＹ２の回路図である。
【図５】ＤＣ−ＤＣコンバータ１、２のタイミングチャート（その１）である。
【図６】ＤＣ−ＤＣコンバータ１、２のタイミングチャート（その２）である。
【図７】固定オフ時間式ＤＣ−ＤＣコンバータ１ａおよび２ａの回路図である。
【図８】ＤＣ−ＤＣコンバータ１ａ乃至３ａの回路図である。
【図９】発振器を用いる場合のＤＣ−ＤＣコンバータ２の回路図である。
【符号の説明】
【００６７】
１、２、１ａ、２ａ、１ｂ乃至３ｂ  ＤＣ−ＤＣコンバータ
３  制御部
ＣＧ  定電流回路
ＣＩ  キャパシタ
ＣＯＭＰ１乃至ＣＯＭＰ３  電圧比較器
ＣＯＮＴ  比較結果信号
ＤＬＹ１乃至ＤＬＹ３  遅延回路
ＤＴ１、ＤＴ２  遅延時間
ＦＣ  位相比較器
ＦＥＴ１およびＦＥＴ２  トランジスタ
ＦＦ１、ＦＦ２  フリップフロップ
ＦＰ１、ＦＰ２  出力信号
ＦＲ１、ＦＲ２  遅延信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004640985.tif 000007
【図７】
0004640985.tif 000008
【図８】
0004640985.tif 000009
【図９】
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