(57)【特許請求の範囲】
【請求項１】
複数の被試験デバイスを試験する半導体試験装置であって、
前記複数の被試験デバイスの同一ピン番号のピン毎にピンブロックを備え、
前記ピンブロックは、
同時試験する前記複数の被試験デバイスの個数に対応して設けられ、与えられる設定電圧のデータを記憶する記憶手段と、
同時試験する前記複数の被試験デバイスの個数に対応して設けられ、対応する前記記憶手段が記憶した前記設定電圧に応じた電圧を、対応する被試験デバイスに供給する複数のドライバと、
前記記憶手段に記憶する前記設定電圧のデータと、デバイス選択信号との論理積を、前記記憶手段にそれぞれ出力する複数のＡＮＤゲート部を有し、それぞれの前記記憶手段に対して、異なる前記設定電圧を設定可能な制御系と、
前記複数のドライバのそれぞれの入力に共通の論理パターンを出力する波形整形器と、
前記複数のドライバのそれぞれと、前記被試験デバイスとの間に設けられた切り換え部と、
前記デバイス選択信号に基づいて、それぞれの前記切り換え部を制御する切り換え部制御回路と
を有し、
前記記憶手段に前記設定電圧のデータを記憶させる場合に、前記複数のＡＮＤゲート部のうち当該記憶手段に対応するＡＮＤゲート部のみが前記デバイス選択信号により開き、且つ、前記切り替え部制御回路は、当該記憶手段に対応する前記切り替え部をオフとし、
前記複数の被試験デバイスを試験する場合に、前記切り替え部制御回路は、すべての前記切り替え部をオンとする半導体試験装置。
【請求項２】
前記複数のドライバは、与えられる前記論理パターンのハイおよびローに応じた電圧を出力する
請求項１に記載の半導体試験装置。
【請求項３】
前記ピンブロックは、
同時試験する前記複数の被試験デバイスの個数に対応して設けられ、対応する前記記憶手段が記憶した前記設定電圧に応じた電圧と、対応する前記被試験デバイスからの出力信号とを電圧比較するコンパレータをさらに有する請求項１または２に記載の半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の被試験デバイスの同一番号の試験ピンに対して、異なる試験電圧を設定して試験できる半導体試験装置に関する。
【０００２】
【従来の技術】
従来技術の半導体試験装置の例について、図２と図３とを参照して構成と動作について説明する。
図２に示すように、従来の半導体試験装置要部構成は、同時試験する被試験デバイス（ＤＵＴ）９１、９２、・・・の試験ピン数に対応してピンブロック８１、８２、・・・で構成している。
但し、図２に示す同時試験する被試験デバイスの数は、例えば６４個であるが、２個分のピンブロックみ表示している。
【０００３】
次に、半導体試験装置の各部動作の概要について説明する。
半導体試験装置のピンブロック８１は、タイミング発生器４と、パターン発生器５と、波形整形器６と、論理比較器７と、ＤＣ測定器８、９と、ドライバ５１、５２と、コンパレータ６１、６２とで構成している。
但し、図２のピンブロック８１において、図を簡明とするため、ドライバとコンパレータとは、それぞれ同時試験する被試験デバイスの個数に対応した数あるが、それぞれ２個分のみ表示している。
また、図２は、コントローラ等の制御系についても省略している。
【０００４】
最初に、半導体試験装置の論理試験の動作について説明する。
パターン発生器５において、タイミング発生器４から出力された基本クロック信号に同期して論理データを発生する。
【０００５】
波形整形器６において、パターン発生器５からの論理データと、タイミング発生器４からのクロック信号とで各種論理パターンを生成する。
試験パターンは、被試験デバイスに印加する試験レートにおけるアドレス信号、クロック、書き込み読み出しなどの制御信号となる。
【０００６】
波形整形器６から出力する論理パターンは、ドライバ５１、５２により所定の電圧レベル（ＶＩＨ、ＶＩＬ）に増幅され、リレーＳ１１をＯＮ（メーク）として被試験デバイス９１のＩ／ＯピンＰ１に出力する。
【０００７】
被試験デバイス９１の出力ピンからの出力信号は、リレーＳ１１をＯＮとしてコンパレータ４４によりストローブ（ＳＴＲＢ）のタイミングで電圧比較して論理信号として出力する。
【０００８】
論理比較器７において、タイミング発生器４からのストローブ信号のタイミングで、ＤＵＴ９１の論理出力信号と、パターン発生器５からの期待値と、論理比較されてパス／フェイル判定をおこなう。
【０００９】
次に、半導体試験装置のＤＣ試験について説明する。
図２に示すリレーＳ１１とＳ１２をＯＦＦ（ブレーク）とする。
ＤＣ測定器８、９は、被試験デバイス９１、９２の試験ピン１にそれぞれ電圧を印加して電流を測定する。
また、ＤＣ測定器８、９は、被試験デバイス９１、９２の試験ピン１にそれぞれ電流を印加して電圧を測定する。
【００１０】
通常、ＤＣ測定器８、９の数は、被試験デバイスの試験ピンの数よりも少ないので各ドライバに接続された切り換え手段のリレーＳ１１、Ｓ１２、・・・を順次任意にＯＮ／ＯＦＦ切り換えて所定の被試験デバイスの試験ピンを測定している。
リレーＳ１１、Ｓ１２、・・・に対して、任意のリレーをＯＮ／ＯＦＦする制御は、テスタバスインタフェース３からのデバイス選択信号とリレーＯＮ／ＯＦＦ信号とで、リレー制御回路７１によりおこなう。
【００１１】
次に、ドライバのハイレベル電圧ＶＯＨの制御系に関して図３を参照して説明する。
図３に示すように、被試験デバイス９１、９２のピン１を同時試験する制御系のブロックは、コントローラ２と、テスタバス１００と、テスタバスインタフェース３と、レジスタ２１、２２と、演算部３１、３２と、ＤＡコンバータ４１、４２と、ドライバ５１、５２と、リレーＳ１１、Ｓ１２と、ＤＣ測定器８、９と、で構成している。
同様に、被試験デバイス９１、９２のピンＰ２以下を同時試験する制御系のブロックは、被試験デバイス９１、９２のピンＰ１と同様の構成である。
【００１２】
コントローラ２は、ソフトウェアにより動作するコンピュータであり、制御信号やデータをテスタバス１００を介して伝送する。
【００１３】
テスタバスインタフェース３は、信号レベル等の変換をしてテスタバス１００と制御ブロックとの信号を接続する回路である。
【００１４】
レジスタ２１、２２は、設定電圧のデータをそれぞれ記憶する記憶手段である。
【００１５】
演算部３１、３２は、レジスタ２１、２２に記憶した電圧に対して、オフセットやゲインの補正データをそれぞれ演算して出力する演算手段である。
【００１６】
ＤＡコンバータ４１、４２は、演算結果のデジタルデータをアナログ電圧にそれぞれ変換出力する。
【００１７】
ドライバ５１、５２は、デジタル信号の試験パターンのハイレベル電圧をＤＡコンバータ４１、４２の出力電圧（ＶＩＨ）に変換して出力する。
但し、図３においてローレベル電圧側の制御系は省略しているが、同様にドライバ５１、５２は、デジタル信号の試験パターンのローレベル電圧も電圧（ＶＩＬ）に変換する制御をしている。
【００１８】
リレーＳ１１、Ｓ１２は、ドライバ５１、５２から被試験デバイス９１、９２に出力する場合それぞれＯＮとし、ＤＣ測定器８、９により試験するときはそれぞれＯＦＦとする。
【００１９】
以上により、同時試験する各被試験デバイスの同一番号の試験ピンＰ１には同様の制御系のブロックにより同じ電圧を設定している。
また、同時試験する各被試験デバイスの同一番号の試験ピンＰ２以下も同様に同じ電圧を設定している。
【００２０】
上記説明のように、従来の半導体試験装置において、同時試験する被試験デバイスのピン番号ごとに同じ電圧で試験をしている。
そのため、複数の被試験デバイスを同時試験する場合に、同一ピン番号の被試験デバイス毎に異なる電圧を設定できない。
【００２１】
ところで、制御系により設定できる試験電圧は、被試験デバイスへの入力電圧（ＶＩＨ、ＶＩＬ）の他に、コンパレータの比較電圧（ＶＯＨ、ＶＯＬ）、負荷電流（ＩＨ、ＩＬ）、負荷電流源のスレッショルド電圧ＶＴＴ等があり、同様に同時試験する複数の被試験デバイスの同じピン番号に対して同じ電圧を設定して同時試験をしている。
【００２２】
【発明が解決しようとする課題】
上記説明のように、従来の半導体試験装置において、同時試験する被試験デバイスのピン番号ごとに同じ電圧で試験をしている。
そのため、同時試験する複数の被試験デバイスの同一ピン番号に異なる電圧を設定して試験できない実用上の問題があった。
そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、同時試験する複数の被試験デバイスの同一ピン番号において異なる電圧を設定して試験できる半導体試験装置を提供することにある。
【００２３】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明は、複数の被試験デバイスを試験する半導体試験装置であって、複数の被試験デバイスの同一ピン番号のピン毎にピンブロックを備え、ピンブロックは、同時試験する複数の被試験デバイスの個数に対応して設けられ、与えられる設定電圧のデータを記憶する記憶手段と、同時試験する複数の被試験デバイスの個数に対応して設けられ、対応する記憶手段が記憶した設定電圧に応じた電圧を、対応する被試験デバイスに供給する複数のドライバと、記憶手段に記憶する設定電圧のデータと、デバイス選択信号との論理積を、記憶手段にそれぞれ出力する複数のＡＮＤゲート部を有し、それぞれの記憶手段に対して、異なる設定電圧を設定可能な制御系と、複数のドライバのそれぞれの入力に共通の論理パターンを出力する波形整形器と、複数のドライバのそれぞれと、被試験デバイスとの間に設けられた切り換え部と、デバイス選択信号に基づいて、それぞれの切り換え部を制御する切り換え部制御回路とを有し、記憶手段に設定電圧のデータを記憶させる場合に、複数のＡＮＤゲート部のうち当該記憶手段に対応するＡＮＤゲート部のみがデバイス選択信号により開き、且つ、切り替え部制御回路は、当該記憶手段に対応する切り替え部をオフとし、複数の被試験デバイスを試験する場合に、切り替え部制御回路は、すべての切り替え部をオンとする半導体試験装置を要旨としている。
【００２４】
【発明の実施の形態】
本発明の半導体試験装置の実施例について、図１と図２とを参照して構成と動作について説明する。
図２に示すように、本発明の半導体試験装置の要部構成は、同時試験する被試験デバイス（ＤＵＴ）９１、９２、・・・の試験ピン数に対応してピンブロック８１、８２、・・・で従来同様に構成している。
従って、各部構成と動作については従来技術において説明したので説明を省略する。
但し、従来と同様に図２に示す同時試験する被試験デバイスの数は、例えば６４個であるが、２個分のピンブロックみ表示している。
【００２５】
次に、ドライバのハイレベル電圧ＶＯＨの制御系に関して、図１を参照して説明する。
図１に示すように、被試験デバイス９１、９２のピン１を同時試験する制御系のブロックは、コントローラ２と、テスタバス１００と、テスタバスインタフェース３と、レジスタ２１、２２と、演算部３１、３２と、ＤＡコンバータ４１、４２と、ドライバ５１、５２と、リレーＳ１１、Ｓ１２と、ＤＣ測定器８、９と、の従来構成に、ＡＮＤゲート１１、１２を追加して構成している。
同様に、被試験デバイス９１、９２のピンＰ２以下を同時試験する制御系のブロックは、被試験デバイス９１、９２のピンＰ１と同様の構成である。
【００２６】
コントローラ２は、ソフトウェアにより動作するコンピュータであり、制御信号やデータをテスタバス１００を介して伝送する。
【００２７】
テスタバスインタフェース３は、信号レベル等の変換をしてテスタバス１００と制御ブロックとの信号を結合する回路である。
【００２８】
ＡＮＤゲート１１、１２は、レジスタ２１、２２に記憶させる電圧データを１端に入力し、デバイス選択信号を他端に入力してレジスタ２１、２２へそれぞれ論理積を出力している。
【００２９】
リレーＳ１１、Ｓ１２、・・・に対して、任意のリレーをＯＮ／ＯＦＦする制御は、テスタバスインタフェース３からのデバイス選択信号とリレーＯＮ／ＯＦＦ信号とで、リレー制御回路７１によりおこなう。
リレーＳ１１、Ｓ１２、・・・の制御信号は、同時試験をする被試験デバイスの同一ピン番号において所定の被試験デバイスに対してＤＣ試験を行うので、任意のリレーをＯＮ／ＯＦＦ設定できる。
【００３０】
レジスタ２１、２２以下の各構成は従来と同様であり、従来技術において説明したので説明を省略する。
【００３１】
次に、本発明の複数の被試験デバイスを同時試験する半導体試験装置において、複数の被試験デバイスの同一ピン番号に異なる電圧（ＶＩＨ）を設定する方法について説明する。
【００３２】
デバイス選択信号によりＡＮＤゲート１１のみを開き、またリレー制御回路７１によりリレーＳ１１をＯＦＦとして、レジスタ２１に所定の電圧（ＶＩＨ）データを予め記憶させる。
【００３３】
次に、デバイス選択信号によりＡＮＤゲート１２のみを開き、またリレー制御回路７１によりリレーＳ１２をＯＦＦとして、レジスタ２２に所定の電圧（ＶＩＨ）データを予め記憶させる。
同様に、その他のレジスタにも所定の電圧データを予め記憶させる。
【００３４】
そして、すべてのリレーＳ１１、Ｓ１２、・・・をＯＮとして試験することで各ピン毎に異なる電圧（ＶＩＨ）で同時試験できる。
【００３５】
同様に、同時試験する被試験デバイスの同一ピン番号Ｐ２以下の各レジスタに対して、デバイス選択信号により目的のＡＮＤゲートのみを開き、またリレー制御回路７１により目的のリレーをＯＦＦとして、各レジスタごとに異なる電圧（ＶＩＨ）データを予め記憶させる。
【００３６】
そして、従来と同様にリレーＳ１１、Ｓ１２、・・・をすべてＯＮして、試験を行うことにより、複数の被試験デバイスを同時試験する場合に、同一ピン番号の被試験デバイス毎に異なる電圧（ＶＩＨ）により試験できる。
【００３７】
また、ＤＣ試験をする場合、従来と同様に、ＤＣ試験する試験ピンに接続されたリレーをＯＦＦとして同時試験する。
なお、従来と同様に、ＤＣ測定器８、９の数は、被試験デバイスの試験ピンの数よりも少ないので、各ドライバに接続されたリレーＳ１１、Ｓ１２、・・・を順次任意にＯＮ／ＯＦＦ切り換えて所定の被試験デバイスの試験ピンを同時試験している。
【００３８】
ところで、制御系により設定できる試験電圧は、被試験デバイスへの入力電圧（ＶＩＨ、ＶＩＬ）の他に、コンパレータの比較電圧（ＶＯＨ、ＶＯＬ）、負荷電流（ＩＨ、ＩＬ）、負荷電流源のスレッショルド電圧ＶＴＴ等があり、同様にそれぞれ同一のピン番号の各レジスタに対して異なる電圧データを記憶して、同一のピン番号に対して異なる電圧で同時試験を行うことができる。
【００３９】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
即ち、本発明の半導体試験装置は、同時試験する複数の被試験デバイスの同一ピン番号において異なる電圧を設定して試験できる効果がある。
【図面の簡単な説明】
【図１】本発明の半導体試験装置の制御部のブロック図である。
【図２】半導体試験装置の要部ブロック図である。
【図３】従来の半導体試験装置の制御部のブロック図である。
【符号の説明】
２  コントローラ
３  テスタバスインタフェース
４  タイミング発生器
５  パターン発生器
６  波形整形器
７  論理比較器
８、９  ＤＣ測定器
１１、１２  ＡＮＤゲート
２１、２２  レジスタ
３１、３２  演算部
４１、４２  ＤＡコンバータ
５１、５２  ドライバ
６１、６２  コンパレータ
７１  リレー制御回路
８１、８２  ピンブロック
９１、９２  被試験デバイス
１００  テスタバス
【図１】
0004729212.tif 000002
【図２】
0004729212.tif 000003
【図３】
0004729212.tif 000004