(57)【特許請求の範囲】
【請求項１】
１あるいはそれ以上のメモリセル（１００，２００，２２２，２２４，３００，４００）の製造で導電層（１０４，２０６，４０２，６０２，８０８）上に硫化銅（１０６，２１２，４０６，６１４，１２１２）を形成するためのシステムであって、
ガス形態の金属有機前駆体（４０８，６１６）をデポジションチャンバ（１２００）に与えるガス分配システム（８１２）と、
前記チャンバにＲＦプラズマを確立して前記前駆体（４０８，６１６）を電気的に励起する励起システム（４１０，６１８，８３６，８４２）と、を含み、それからガス形態の硫化銅（１０６，２１２，４０６，６１４，１２１２）を前記デポジションチャンバに与えて、励起された前記前駆体は前記導電層（１０４，２０６，４０２，６０２，８０８）上への前記硫化銅（１０６，２１２，４０６，６１４，１２１４）のデポジョンを容易にする、
システム。
【請求項２】
前記デポジションは、０．０５Ｐａ〜０．５Ｐａの圧力下で生じる、
請求項１記載のシステム。
【請求項３】
前記デポジションは、４００Ｋ〜６００Ｋの温度で生じる、
請求項２記載のシステム。
【請求項４】
前記硫化銅（１０６，２１２，４０６，６１４，１２１２）は、２００ｎｍ〜６００ｎｍの膜厚にデポジットされる、
請求項１記載のシステム。
【請求項５】
前記硫化銅（１０６，２１２，４０６，６１４，１２１２）は、２．０〜２．２１の屈折率を有する、
請求項１記載のシステム。
【請求項６】
前記硫化銅（１０６，２１２，４０６，６１４，１２１２）は、５．７×１０-2Ｏｈｍ／ｃｍの抵抗を有する、
請求項１記載のシステム。
【請求項７】
ガス形態の前記金属有機前駆体（４０８，６１６）は、キレートＣｕ（II）ジエチルジチオカーバメート（４０８，６１６，８１２，１２０８）及びＣｕ（Ｓ2ＣＮ（Ｃ2Ｈ5）2）2（II）（１０６）の少なくとも一つを含む、
請求項１記載のシステム。
【請求項８】
前記導電層（１０４，２０６，４０２，６０２，８０８）は、銅、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、プラチナ、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルフォスシリコン、金属シリサイド、ハステロイ（HastelloyR）、コバー（KovarR）、インバー（Invar）、モネル（MonelR）、インコネル（InconelR）、真ちゅう、ステンレス鋼及びマグネシウム銀の合金のうちの少なくとも１つを含む、
請求項１記載のシステム。
【請求項９】
前記導電層（１０４，２０６，４０２，６０２，８０８）は、誘電材料（２０２，２０４，２１６，４０４，６０４）に隣接し、この誘電材料は、少なくともシリコン酸化物（ＳｉＯ）、二酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、（ＳｉＮ）、シリコンオキシ窒化物（ＳｉＯXＮY）、フッ化シリコン酸化物（ＳｉＯXＦY）、ポリシリコン、アモルファスシリコン、テトラエチルオルトケイ酸（ＴＥＯＳ）、ホスホシリケートガラス（ＰＳＧ）、及びボロホスホシリケートガラス（ＢＰＳＧ）のうちの少なくとも１つを含む、
請求項１記載のシステム。
【請求項１０】
一つあるいはそれ以上のメモリセル（１００，２００，２２２，２２４，３００，４００）を生成するために導電層（１０４，２０６，４０２，６０２，８０８）上に硫化銅（１０６，２１２，４０６，６１４，１２１２）を形成するための方法であって、
デポジションチャンバ（１２００）にガス形態の金属有機前駆体（４０８，６１６）を与え、
前記チャンバ内にＲＦプラズマを確立して前記前駆体（４０８，６１６）を電気的に励起し、
それからガス形態の硫化銅（１０６，２１２，４０６，６１４，１２１２）を前記デポジションチャンバに与えて、励起された前記前駆体は前記導電層（１０４，２０６，４０２，６０２，８０８）上への前記硫化銅（１０６，２１２，４０６，６１４，１２１４）のデポジョンを容易にする、
方法。
【請求項１１】
ガス形態の前記金属有機前駆体（４０８，６１６）は、キレートＣｕ（II）ジエチルジチオカーバメート（４０８，６１６，８１２，１２０８）及びＣｕ（Ｓ2ＣＮ（Ｃ2Ｈ5）2）2（II）（１０６）のうちの少なくとも１つを含む、
請求項１０記載の方法。
【請求項１２】
２．０〜２．２１の屈折率、５．７×１０-2Ｏｈｍ／ｃｍの抵抗率、６００〜７００ｎｍの６０％の透過率の透過性及び２００〜６００ｎｍの膜厚のうち少なくとも１つが得られるように前記硫化銅をデポジットする、
請求項１０記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体製造分野に関し、具体的には、金属有機（ＭＯ：Metal Organic）前駆体を用いた化学蒸着法（ＣＶＤ：Chemical Vapor Deposition）によって導電性を容易にする層を形成するためのシステム及び方法に関する。
【背景技術】
【０００２】
半導体業界において、デバイス集積度、スループット及び歩留りを増やそうとする絶え間ない動向がある。デバイス集積度を増やすために、半導体デバイスサイズ（例、サブミクロンレベル）を縮小しようとする絶え間ない努力が続けられている。このような密度を満たすためにより小型化されたフィーチャサイズ及び比較的精密なフィーチャ形状が求められている。これは、配線の幅及びスペーシング、コンタクトホールのスペーシング及び直径、コーナー及びエッジのような様々なフィーチャの表面形状を含み得る。スループットを増やすためには、必要とされるプロセスステップの数が軽減され得るし、これらのプロセスステップに要する時間が削減され得る。歩留りを増やすためには、個々の製造プロセスのコントロール及び／又は品質が改善され得る。ここで、歩留りとは、プロセス投入された製品の数とに対しての、製造プロセスを完了した完成品のパーセンテージのことである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体製造は、ウェーハ表面内、及びウェーハ表面上に半導体デバイスを生成するために使用される製造プロセスである。研磨された、ブランクなウェーハが、半導体製造に投入され、複数の半導体デバイスで覆われた表面を伴って製造される。半導体製造は、デバイスをコントロールし、構築する複数のステップ及び／又はプロセスを含む。実行される基礎的なプロセスは、成膜、ドーピング、加熱処理及びパターニングを含む。成膜は、ウェーハ表面に薄膜を添加するオペレーションである。これらの膜は、例えば、絶縁体、半導体、及び／又は導電体であり得るし、様々なプロセスを介して成長あるいはデポジットされる。通常のデポジション技術は、例えば、蒸着及びスパッタリングを含む。ドーピングは、ウェーハ表面に特定的なドーパント量を添加するプロセスである。このドーパントが膜の特性に改変（例、半導体を導電体に改変）を生じさせ得る。熱拡散及びイオン注入のような幾つかの技術は、ドーピング用に利用され得る。加熱処理は、もう１つの基礎的なオペレーションであり、特定的な結果を満たすためにウェーハが加熱され、そして冷却される。一般的に、加熱処理オペレーションにおいて、汚染物質及び蒸気がウェーハから気化され得るが、ウェーハに追加の材料が追加されたり、あるいはウェーハから除去されたりはしない。通常の加熱処理は、アニーリングであり、概してドーピングオペレーションによって生じたウェーハ／デバイスの結晶構造のダメージを修復する。合金及び溶媒の使用のような他の加熱処理も半導体製造に利用される。
【０００４】
コンピュータ及び電子デバイスの容量、使用及び複雑性は絶え間なく増大している。コンピュータは、絶え間なく益々強力になり、新たな、改善された電子デバイス（例、デジタルオーディオプレイヤー、ビデオプレイヤ）が絶え間なく発展している。加えて、デジタルメディア（例、デジタルオーディオ、ビデオ、イメージ等）の進化及び使用が、更にこれらのデバイスの発展を推進している。そのような進化及び発展が、コンピュータ及び電子デバイスにおいて記録及び保持されなければならないよう要請され、求められた情報量を大幅に増やしている。
【０００５】
情報は、概して、ストレージデバイスの複数の形式の１つあるいはそれ以上に記録され、保持される。ストレージデバイスは、例えば、ハードディスクドライブ、コンパクトディスクドライブ、及び対応する媒体、デジタルビデオディスク（ＤＶＤ：Digital Video Disk）ドライブ等のような長時間記録媒体を含む。長時間記録媒体は、一般的に比較的大きな情報量を比較的低コストで記録するが、他の形式の記録デバイスよりは比較的速度が遅い。ストレージデバイスは、メモリセルを含むが、常にではないが、頻繁に短時間ストレージ媒体である。短時間メモリセルは、実質的に長時間記録媒体よりも比較的速度が速い傾向がある。そのような短時間メモリセルは、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Dynamic Random Access Memory）、スタティックランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）、ダブルデータレートメモリ（ＤＤＲ：Double Data Rate Memory）、ファーストページモードランダムアクセスメモリ（ＦＰＭＤＲＡＭ：Fast Page Mode Dynamic Random Access Memory）、拡張されたデータアウトダイナミックランダムアクセスメモリ（ＥＤＯＤＲＡＭ：Extended Data-out Dynamic Random Access Memory）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ：Synchronous Dynamic Random Access Memory）、ビデオランダムアクセスメモリ（ＶＲＡＭ：Video Random Access Memory）、フラッシュメモリ、リードオンリメモリ（ＲＯＭ：Read Only Memory）等を含む。
【０００６】
メモリセルは、概して、揮発性及び非揮発性形式に細分される。揮発性メモリセルは、通常、電力がなくなり、情報を保持するための定期的なリフレッシュサイクルを要する場合、情報を失う。揮発性メモリセルは、例えば、ランダムアクセスメモリ（ＲＡＭ：Random Access Memory）、ＤＲＡＭ、ＳＲＡＭ等を含む。不揮発性メモリセルは、電力がデバイスに保持されているか否かにかかわらず、情報を保持する。不揮発性メモリセルは、制限されないが、ＲＯＭ、プログラム可能なリードオンリーメモリ（ＰＲＯＭ：Programmable Read Only Memory）、消去可能プログラム可能なリードオンリーメモリ（ＥＰＲＯＭ：Erasable Programmable Read Only Memory）、電気的に消去可能プログラム可能なリードオンリーメモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory）、フラッシュＥＥＰＲＯＭ等を含む。揮発性メモリセルは、概して、不揮発性メモリセルと比較して、より低コストで比較的高速のオペレーションを提供する。
【０００７】
メモリセルは、多くの場合、メモリセルのアレイを含む。各メモリセルは情報を伴ってアクセスされ得るか、あるいは“リード”、“ライト”、及び“消去”され得る。メモリセルは、“オフ”あるいは“オン”状態で、“０”あるいは“１”状態とも称されるが、情報を保持する。メモリセルは、通常、バイトの特定的な数を検索するためにアドレス指定される（例、バイト毎に８メモリセル）。揮発性メモリセルに関して、メモリセルは、その状態を保持するために定期的に“リフレッシュ”されなければならない。そのようなメモリセルは、通常、半導体デバイスによって製造されており、これら様々な機能を実行し、前述の２つの状態を切り替え及び保持することが可能である。デバイスは、頻繁に、結晶シリコンデバイスのような無機固体状態の技術で製造される。メモリセルに利用される通常の半導体デバイスは、金属酸化半導体電界効果（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect）である。
【０００８】
携帯型コンピュータ及び電子デバイスが急激に増産及び使用されるようになっていることから、メモリセルに対する需要が急増している。デジタルカメラ、デジタルオーディオプレイヤ、パーソナルデジタルアシスタンス等は、概して、大きな容量のメモリセルの使用を求めている（例、フラッシュメモリ、スマートメディア、コンパクトフラッシュ、…）。情報ストレージに対する需要の増大は、メモリセル容量（例、ダイあるいはチップ毎のストレージ増大）を増やすことと比例している。郵便切手サイズのシリコンピースに、数千万ものトランジスタを搭載でき、各トランジスタは数百ナノメートルほどの小ささとなっている。しかし、シリコンべースのデバイスは、それらの基本的な物理的サイズ制限に近づきつつある。無機固体状態デバイスは、概して、アーキテクチャの複雑性によって干渉され、これがデータストレージ密度の高コストと損失につながる。無機半導体材料を基礎とした揮発性半導体メモリは、記録された情報を保持するために絶え間なく電流が供給されなければならないので、加熱及び高電力消費という結果をもたらす。不揮発性メモリセルでは、無機半導体材料を基礎としているが、記録された情報を保持するためにそのような絶え間ない電流の供給を要さない。しかし、不揮発性メモリセルでは、通常の揮発性メモリセルと比較してデータレートが低く、電力消費が比較的大きく、及びかなり複雑なものとなっている。
【０００９】
更に、無機固体状態のデバイスサイズが減少し、集積度が増加しているので、配列許容範囲に対する敏感性が、製造を益々困難にする。最小サイズでのフィーチャを形成する場合でも、回路の製造において最小サイズを利用されるわけではない。最小サイズでの配列トレランス、つまり配列許容範囲を設けることが必要であり、この許容範囲は、最小サイズよりかなり小さく、例えば４分の１サイズ程度である。従って、更なるデバイス縮小及び集積度の増大は、無機メモリセルについて制限され得る。更に、無機不揮発性メモリセルに関するそのような縮小が増大するパフォーマンス需要を満たす一方で、低コストを維持することは、極めて困難である。
【００１０】
将来有望な、比較的近代的な形式のメモリセルは、有機材料を基礎としたメモリセルである。有機メモリセルは、少なくとも有機材料を基礎とするので、無機材料を基礎としたメモリセル制限の幾つかを克服することが可能である。有機メモリセルは、デバイス集積度の増大を容易にする一方で、従来の無機メモリセルと比較してデバイスパフォーマンスを増やす。加えて、有機メモリセルは不揮発性であるので、頻繁なリフレッシュサイクルあるいは絶え間ない電力消費を必要としない。有機メモリセルのセルは、インピーダンスの様々なレベルに応じて、２つあるいはそれ以上の状態を有し得る。これらの状態が、バイアス電圧を印加することによって設定され、他の電圧が逆バイアスで印加されるまでそれぞれの状態のままでいる。このセルは、電力があろうとなかろうとその状態を保持し（例、非揮発性）、例えば、印加電流あるいは光の放射を測定することによって電気的あるいは光学的にリードされ得る。
【課題を解決するための手段】
【００１１】
以下は、本発明の幾つかの態様の基礎的な理解を与えるための本発明の概要が記載されている。この概要は、本発明のキーあるいは重要なエレメントを確認し、あるいは本発明の趣旨を表すことを意図されてない。唯一の目的は本発明の若干の概念を簡潔化された形式で後に表される比較的詳細なる説明に対する序文として表すことである。
【００１２】
本発明の一あるいはそれ以上の態様に従って、導電層上にパッシブ層を形成するためのシステム及び方法、例えば、有機メモリセルの製造中に行われ得るようなシステム及び方法が開示される。パッシブ層は、概して、硫化銅（Ｃｕ2Ｓ）のような導電性を容易にする化合物を含み、有機金属（ＭＯ：Metal Organic）前駆体を利用してプラズマ化学蒸着成長デポジション（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）によって導電層上にデポジットされる。この前駆体が、毒性硫化水素（Ｈ2Ｓ）のない状態で、比較的低温、低圧（例、温度は約４７３Ｋ〜約５７３Ｋの間、圧力は約０．２Ｐａ）で導電性を容易にする化合物をデポジットすることを容易にする。このデポジションプロセスは、とりわけ、導電性を容易にする化合物を求められる膜厚にデポジットするために監視及びコントロールされ得る。
【発明を実施するための最良の形態】
【００１３】
上述した及び関連する完成を実現するために、本発明は、本文に完全に記載され、特定的に請求項に示されるフィーチャを含む。以下の記載と添付の図面に本発明のある種の例示的な態様と実装を詳細に表される。しかし、これらは例示目的のたのであり、本発明の原理に様々な方法の幾つかが利用されてよい。本発明の他の目的、利便性及び新規的なフィーチャは、図面と関連して考察される本発明の以下の詳細なる記載から明りょうとなろう。
【００１４】
本発明は、添付した図面に従った以下の記載を参照して理解されよう。同符号は、同要素を示している。説明目的のために、本発明を完全な理解を与えるするよう多くの特定的な詳細が、以下に記載されている。しかし、当業者であれば、本発明の１あるいはそれ以上の態様は、このような詳細を記述するまでもなく実行され得ることが明瞭であり得る。他の例では、知られる構造及びデバイスは、本発明の１あるいはそれ以上の態様を説明することを容易にするためにブロック図形式で示され得る。
【００１５】
図１は、本発明の１あるいはそれ以上の態様に従って形成され得る有機メモリセル１００の断面図を示す。メモリセル１００は、ウェーハ上、通常、シリコンのような基板１０２に形成され得る。セル１００は、下方電極１０４、パッシブ層１０６，ポリマー層１０８，及び上部電極１１０を含む。有機メモリセル１００は、２つの状態のみしか保持しない従来の無機メモリセルとは違って、２つそれ以上の状態を保持することが可能である。従って、有機メモリセル１００のシングルセルは、１あるいはそれ以上のビット情報を保持し得る。更に、有機メモリセル１００は不揮発性メモリセルであるので、絶えず、あるいは殆ど絶え間ない電力供給が必要とはならない。
【００１６】
下方電極１０４は、基板１０２に第１導電材料をデポジットすることによって形成される。トレンチ及び／又はビアは導電材料のデポジションの前に基板に形成され得、次に第１導電材料がトレンチ内に選択的にデポジットされる。この第１導電材料は、導電性材料で構成され、例えば、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、プラチナ、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルフォスシリコン、金属シリサイド等であり得る。導電材料に利用され得る合金の例として、ハステロイ（HastelloyR）、コバー（KovarR）、インバー（Invar）、モネル（MonelR）、インコネル（InconelR）、真ちゅう、ステンレス鋼、マグネシウム銀の合金、及び様々な他の合金であり得る。  
【００１７】
パッシブ層１０６は、下方電極１０４上に形成される。パッシブ層１０６は、少なくとも１つの導電性を容易にする化合物を含み、電荷（正孔及び／電子）を与え、受容する性能を有する。導電性を容易にする化合物は、概して、少なくとも２つの比較的安定した酸化還元状態を有し、導電性を容易にする化合物が電荷を与え、受容することを可能にする。本発明の１あるいはそれ以上の態様に従って、パッシブ層は金属有機ガス前駆体を利用したプラズマ化学蒸着成長デポジション（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）を介して導電層上に形成される酸化銅（Ｃｕ２Ｓ、ＣｕＳ）であり得る。このプロセスは金属有機化学蒸着デポジション（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）と称され、毒性の硫化水素（Ｈ２Ｓ）ガスの発生を抑制する。このプロセスがなければ、毒性の硫化水素が発生するであろう。パッシブ層１０６について利用される導電性を容易にする化合物の例として、酸化銅（ＣｕＯ，Ｃｕ２Ｏ）、酸化マンガン（ＭｎＯ２）、二酸化チタン（ＴｉＯ２）、酸化インジウム（Ｉ３Ｏ４）、硫化銀（Ａｇ２Ｓ、ＡｇＳ）、鉄酸化物（Ｆｅ３Ｏ４）、等のうちの１つあるいはそれ以上を含む。
【００１８】
パッシブ層１０６は、有機層１０８とパッシブ層１０６間のインターフェースに第１電極１０４を輸送する動作が可能である。加えて、パッシブ層１０６は、有機層１０８に電荷キャリア（例、電子又は正孔）を注入することを容易にし、有機層１０８における電荷キャリア密度を増やし、結果として有機層１０８の導電性を改変する。更に、パッシブ層１０６は、又、デバイス１００の総電荷量のバランスを取るためにパッシブ層１０６に対立する電荷をストアし得る。
【００１９】
パッシブ層１０６は、幾つかの例において、有機層１０８を形成するときに触媒として動作し得る。この関係において、共役有機分子のバックボーンは、最初に近接するパッシブ層１０６を形成し、成長あるいはアセンブルされ得、実質的にパッシブ層表面に対して垂直である。結果として、共役有機分子のバックボーンは、２電極が交差する方向に自ずと配置され得る。
【００２０】
有機層１０８は、パッシブ層１０６上に形成され、結果としてこの２層間のインターフェースをもたらす。有機層１０８は、幾つかの適切な技術を介して形成され得る。利用され得る他の適切な技術としては、スピンオン技術であり、これは材料と溶媒の混合をデポジットすること、その後基板／電極から溶媒を除去するステップを含む。もう１つの適切な技術は、化学蒸着デポジション（ＣＶＤ：Chemical Vapor Deposition）である。ＣＶＤは、低圧化学蒸着デポジション（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）、プラズマ化学蒸着成長デポジション（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）、及び高密度化学蒸着デポジション（ＨＤＣＶＤ：High Density Chemical Vapor Deposition）を含む。有機分子を電極／パッシブ層に接着するために１又はそれ以上の有機分子末端を官能基化（functionalize）することは通常、必須ではない。共役有機ポリマーとパッシブ層１０６間に形成される化学的な接合を有し得る。
【００２１】
有機層１０８は、通常、小さい有機分子と共役ポリマーのような共役有機材料で構成される。有機層がポリマーであれば、共役有機ポリマーのポリマーバックボーンが電極１０４と１１０間で長さ方向に伸び得る（例、概して、実質的に内部に垂直であり、電極１０４と１１０の表面が接触している）。共役有機分子は、バックボーンが共役特性を保持するように直鎖あるいは分枝状であり得る。そのような共役分子は、重複するπ軌道を有し、２又はそれ以上の共振構造を予測し得ることを特徴とする。共役有機材用の共役特性は選択的導電媒体のコントロール可能な導電特性に寄与する。
【００２２】
この関係において、共役有機材料は、電荷（正孔及び／又は電子）を与え、受容するための性能を有する。概して、共役有機分子は少なくとも２つの相関的に安定した酸化−還元状態を有する。この２つの相関的に安定した状態が共役有機ポリマーに電荷を与え、受容し、電気的に導電性を容易にする化合物とインターフェースすることを可能にする。
【００２３】
有機材料は、環式あるいは非環式であり得る。有機ポリマーのような幾つかの例において、有機材料の形成あるいはデポジション中、電極間に自己アセンブルされる。共役有機ポリマーの例として、１又はそれ以上のポリアセチレン（シスあるいはトランス）、ポリフェニルアセチレン（シスあるいはトランス）、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ−フェニレンビニレン）、ポリチオフェン、ポリポルフィリン、大環状ポルフィリン、チオール派生ポリポルフィリン、ポリフェロセンのようなポリメタロセン、ポリフタロシアニン、ポリビニレン、ポリピロール等を含む。加えて、有機材料の特性は、適切なドーパント（例、塩）でドーピングすることによって改変され得る。
【００２４】
上部電極１１０は有機層１０８及び／又はパッシブ層１０６上あるいは全体に形成される。上部電極１１０は、有機層１０８が形成される前に形成され得るが、有機層１０８を形成するために利用される技術に依存する。この上部電極１１０は、導電材料で形成され、例えば、ニッケル、コバルト、クロム、銀、銅、他の適切な材料、及び／又はそれらの合金であり得る。加えて、銅の合金、 リン及びボロンとの合金も利用され得る。
【００２５】
下方電極１０４及び上部電極１１０の膜厚は、実装及び製造されているメモリセルに依存して異なり得る。しかし、幾つかの適切な膜厚の範囲は、約０．０１μｍ（Φｍ）あるいはそれ以上から約１０μｍあるいはそれ以下、約０．０５μｍあるいはそれ以上から約５μｍあるいはそれ以下、及び／あるいは約０．１μｍあるいはそれ以上から約１μｍあるいはそれ以下の範囲である。
【００２６】
有機層１０８とパッシブ層１０６は、選択的導電媒体あるいは選択的導電層として集合的に称される。この媒体の導電特性（例、導電性、非導電性、半導電性）は、電極１０４と１１０を介して媒体中に様々な電圧を印加することによってコントロールされる方法で改変され得る。
【００２７】
有機層１０８は、適切な膜厚を有し、この適切な膜厚は、選択された実装及び／又は製造されているメモリセルに依存する。有機ポリマー層１０８に関する幾つかの適切な膜厚は、約０．００１μｍあるいはそれ以上から約５μｍあるいはそれい以下、約０．０１μｍあるいはそれ以上から約２．５μｍあるいはそれ以下、約０．０５μｍあるいはそれ以上から約１μｍあるいはそれ以下の膜厚である。同様に、パッシブ層１０６は、適切な膜厚を有し、実装及び製造されているメモリセルに基づき異なり得る。パッシブ層の幾つかの例は以下のとおりである。約２Å（Δ）あるいはそれ以上から約０．１μｍあるいはそれ以下、約１０Åあるいはそれ以上から約０．０１μｍあるいはそれ以下、約５０Åあるいはそれ以上から０．００５μｍあるいはそれ以下の膜厚である。
【００２８】
有機メモリセル１００のオペレーションを容易にするために、有機層１０８は概してパッシブ層の膜厚より比較的厚い。一態様において、有機層の膜厚は、パッシブ層の膜厚よりも約０．１倍から約５０００倍厚くなっている。他の適合可能な比率が本発明に従って使用され得ることが理解されよう。
【００２９】
従来のメモリデバイスのような有機メモリデバイス１００は、導電状態（低インピーダンスあるいは“オン”）あるいは非導電状態（高インピーダンスあるいは“オフ”）の２状態を有し得る。しかし、従来のメモリデバイスとは異なり、有機メモリデバイスは複数の状態を有し、維持し得るものであり、従来のメモリデバイスが２状態（例、オフあるいはオン）に制限されるのと対照的である。有機メモリデバイスは、更なる状態を同定するために導電度を変化させるようにもできる。例えば、有機メモリデバイスは、極めて高い導電状態（極めて低インピーダンス状態）、高導電状態（低インピーダンス状態）、導電状態（中間レベルインピーダンス状態）のような、低インピーダンス状態と、非導電状態（高インピーダンス状態）と、を有し得る。それによって２あるいはそれ以上のビット情報又は４あるいはそれ以上のビット情報（例、２ビット情報を与える４状態、３ビット情報を与える８状態）のようなシングル有機メモリセルにおける複数ビット情報の記録を可能にする。
【００３０】
通常のデバイスオペレーション中、有機層がｎ型導電体であれば、電子は第２電極１１０から選択的導電媒体を通じて、電圧ソースによって電極に印加された電圧を基礎とした第１電極１０４に流れる。一方、有機層１０８がｐ型導電体であれば、正孔が、第１電極１０４から第２導体１１０に流れ、あるいは１０６と１１０に一致する妥当なエネルギー帯を備えたｎ型とｐ型の双方であり得れば、電子と正孔の双方が有機層に流れる。そのような場合、電流は選択的導電媒体を通じて第１電極１０４から第２電極１１０に流れる。
【００３１】
有機メモリセルを特定的な状態に切り替えることは、プログラミングあるいはライティングと称される。プログラミングは電極１０４，１１０を通じて選択的媒体中に特定的な電圧（例、９Ｖ、２Ｖ、１Ｖ、…）を印加することによって実現される。この特定的な電圧は、閾値電圧とも称され、それぞれの求められる状態に従って変化し、概して通常のオペレーション中、実質的に使用される電圧より高い。従って、通常、それぞれの求められる状態（例、“オフ”、“オン”…）に対応する別々の閾値電圧がある。この閾値は、有機メモリセルを構成する材料、種々の層の膜厚等を確認することを含む幾つかのファクタに依存する。  
【００３２】
一般的に言えば、印加された電界が閾値を超える（“オン”状態）ような外部刺激の存在は、印加された電圧が有機メモリセルからあるいは有機メモリセルにライト、リード、あるいは消去を行うことを可能にする。閾値を超えるような外部刺激の不在（“オフ”状態）は、有機メモリセルからあるいは有機メモリセルにライト、リード、あるいは消去を行うことを回避する。
【００３３】
有機メモリセルから情報をリードするために電圧あるいは電界（例、２Ｖ、１Ｖ、５Ｖ）が電圧ソースを通じて印加される。その後、インピーダンス測定が実行され、メモリセルが何れのオペレーション状態（例、高インピーダンス、極めて低インピーダンス、低インピーダンス、中間インピーダンス等）にあるかを判断する。上述したように、このインピーダンスは、例えば、デュアル状態デバイスについて“オン”（例、１）あるいは“オフ”（例、０）となり、あるいは 四状態デバイスについては、 “００”、“０１”、“１０”、“１１”に関連付けられる。状態数を他の数に変えて他のバイナリ解釈を提供するようにしてもよい。有機メモリセルにライトされた情報を消去するために、ネガ型電圧あるいは閾値を超えるライティング信号の極性と反対の極性が印加される。
【００３４】
図２は、本発明の１つあるいはそれ以上の態様に従って形成され得たもう１つの有機メモリセル２００を表す断面図である。メモリセルはマルチセルメモリデバイスである。説明目的のために、デュアルセル構造がメモリデバイス２００に関して記載されるが、２つ以上のセルを有するメモリ構造が製造され得ることが理解されなければならない。メモリデバイス２００は、内層誘電体（ＩＬＤ：Inner Layer Dielectric）と称される層２０２及び２０４のような様々な誘電層を含む。２０２と２０４のような層は半導体材料であり得るし、例えば、及び／又は実質的に誘電特性を有する何れの形式の材料であり得る。層２０４内に下方電極２０６が、関連するバリア層２０８を有して形成され、後続の層２１０における下方電極２０６の拡散を軽減する。下方電極２０６は、概して、銅のような導電材料であるが、他の全ての適切な導電材料も含み得る。他の材料は、例えば、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、プラチナ、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルフォスシリコン、金属シリサイド等であり得る。導電材料に利用され得る合金の例として、ハステロイ（HastelloyR）、コバー（KovarR）、インバー（Invar）、モネル（MonelR）、インコネル（InconelR）、真ちゅう、ステンレス鋼、マグネシウム銀の合金、及び様々な他の合金を含み得る。
【００３５】
パッシブ層２１２は、本発明の１あるいはそれ以上の態様に従って下方電極２０６上に形成され得る。パッシブ層は、例えば、硫化銅（Ｃｕ２Ｓ、ＣｕＳ）であり得るし、プラズマ化学蒸着成長デポジション（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）あるいは金属有機化学蒸着デポジション（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によって導電性下方電極２０６上に形成され得、それらのデポジションにおいて金属有機ガス前駆体が利用され、そのことにより毒性硫化水素（Ｈ２Ｓ）が形成プロセス中減少する。下方電極２０６及び関連するパッシブ層（又は複数の層）２１２は、マルチセルメモリデバイス２０２について通常のアクティベーションエレメントあるいはアクセスエレメントとして協働する。  
【００３６】
パッシブ層２１２が添加された後、誘電層２０２は、層２０４上に添加され、有機半導体材料２１４が層２１４内に形成される。そのような有機材料は、例えば、有機ポリマーを含むポリマーであり得る。有機ポリマーの例として、１又はそれ以上のポリアセチレン（シスあるいはトランス）、ポリフェニルアセチレン（シスあるいはトランス）、ポリジフェニルアセチレン、ポリアニリン、ポリ（ｐ−フェニレンビニレン）、ポリチオフェン、ポリポルフィリン、大環状ポルフィリン、チオール派生ポリポルフィリン、ポリフェロセンのようなポリメタロセン、ポリフタロシアニン、ポリビニレン、ポリピロール等を含む。
【００３７】
有機材料２１４は、部分的に誘電材料２１６で充てんされる。そのような誘電材料は、例えば、シリコン酸化物（ＳｉＯ）、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、（ＳｉＮ）、シリコンオキシ窒化物（ＳｉＯＸＮＹ）、フッ化シリコン酸化物（ＳｉＯＸＦＹ）、ポリシリコン、アモルファスシリコン、テトラエチルオルトケイ酸（ＴＥＯＳ：Tetraethylorthosilicate）、ホスホシリケートガラス（ＰＳＧ：Phosphosilicate）、ボロホスホシリケートガラス（ＢＰＳＧ：Borophosphosilicate）、全ての適合可能なスピンオンガラス、ポリイミド、あるいは他の全ての適切な絶縁材料を含む。図示されるように２つの導電電極２１８と２２０は、有機材料２１４上（又、上部電極及び有機材料間にバリア層を含み得る）に形成され、メモリセル２２２，２２４は、有機材料２１４の垂直位置（Ｙ＋及びＹ−方向）に形成される。それ故、適切な電圧が電極２１８と電極２０６間に印加された場合、ストレージ状態（例、１，０，あるいは他のインピーダンス状態）がメモリセル２２２内に記録（あるいはメモリセルからリード）され得るし、一方、適切な電圧が電極２２０及び電極２０６間に印加された場合、ストレージ状態はメモリセル２２４内に記録（あるいはメモリセルからリード）され得る。
【００３８】
上述したように、複数の電極が２つ以上のメモリセルを形成するために有機材料２１４上に形成され得る。更に、複数のそのようなマルチセルメモリデバイス２００は、集積回路（ＩＣ：Integrated Circuit）メモリデバイス（例、不揮発性メモリＩＣとして構築される１Ｍビット、２Ｍビット、８Ｍビットのストレージセル等…）に従って製造され得る。加えて、層２１０における例えば、２２６で表される通常のワード線が、本発明に従った複数のメモリセルを記録、消去、リード及びライトするために与えられる（例、８／１６バイト／ワードの消去、リード、ライト）。
【００３９】
図２の符号２３０を手短かに参照すると、メモリデバイス２００のデュアルセル構造の平面図が表される。構造２３０の平面図から観察され得るように、円筒状形式の（あるいは 多次元の）構造２３２が上述した有機材料２１４と導電材料２１６の組み合わせから形成される。
【００４０】
図３には、以下に記載されるようにメモリセルのアレイがメモリセルを含み得ることが表される。このようなアレイは、概して、シリコンを基礎としたウェーハに形成され、ビット線と称される複数のコラム３０２、ワード線と称される複数のロウ３０４を含む。ビット線とワード線の交差が、特定的なメモリセルのアドレスを構築する。データは、信号を選択し、アレイにおける適切なコラムとロウに送信することによって（例、それぞれコラムアドレスストローブ（ＣＡＳ）３０６及びローアドレスストローブ（ＲＡＳ）３０８を介して）、メモリセル内に（例、０又は１として）記録され得る。例えば、３１０において示されるメモリセルの状態（例、０又は１）は、アレイ３００の３番目ロウと８番目コラムの関数である。ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Dynamic Random Access Memory）において、例えば、複数のセルはトランジスタ−コンデンサペアを含む。メモリセルにライトするために、電荷が、コラム内の対応するトランジスタをアクティベートするために適切なコラムに（例、ＣＡＳ３０６を介して）送信され得るし、対応するコンデンサが取らなければならない状態が適切なコラムに（例、ＲＡＳ３０８を介して）送信され得る。セルの状態をリードするために、センス増幅器が、コンデンサの電荷レベルを判断し得る。５０％を上回れば、１としてリードされ得るし、そうでなければ、０としてリードされ得る。図３に表されるアレイ３００が、６４メモリセル（例、８ロウ×８コラム）を含む一方で、本発明はメモリセルの数のいかんにかかわらず使用し得るし、特定的な構成、配置、及び／メモリセルの数に制限されない。
【００４１】
図４を参照すると、メモリセルを形成するために利用される層４００の断面図が、表される。このようなメモリセルは、例えば、図１に関連して上述されたメモリセルに対応する。この層は、誘電あるいは絶縁材料４０４によって何れかのサイドを囲まれる（図１に表される下方電極１０４に対応する）導電層４０２を含み、内層誘電体（ＩＬＤ：inner Layer Dielectric）とも称される。この誘電材料４０４は、例えば、何れの適切な方法（例、成長、デポジション、スピンオン及び／又はスパッタリング技術を介して）で形成され得るし、その後開口部を形成するためにエッチングされ得るし、後続的に導電材料を形成するために導電材料で充てんされ得る。この誘電材料４０４と導電層４０２は、（例えば化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）を介して）再度研磨され得、層における求められる均一性と膜厚の高さ／幅のサイズを生成する。他の例として、導電層４０２は最初に形成され、誘電材料４０４が導電層に隣接して（及び導電層上にさえも）形成され得るし、誘電材料と導電材料がその後、研磨、エッチバックされされ得、求められるサイズで層４００を生成する。
【００４２】
導電層４０２は、例えば、他の適切な導電材料と同様に銅を含み得る。他の材料は、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、プラチナ、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルフォスシリコン、金属シリサイド等であり得る。導電材料に利用され得る合金の例として、ハステロイ（HastelloyR）、コバー（KovarR）、インバー（Invar）、モネル（MonelR）、インコネル（InconelR）、真ちゅう、ステンレス鋼、マグネシウム銀の合金、及び様々な他の合金を含み得る。導電層及び周囲を囲む誘電材料の幾つかの適切な膜厚の範囲は、約０．０１μｍあるいはそれ以上から約１０μｍあるいはそれい以下、約０．０５μｍあるいはそれ以上から約５μｍあるいはそれ以下、及び／あるいは約０．１μｍあるいはそれ以上から約１μｍあるいはそれ以下の範囲を含む。誘電層４０４は、例えば、シリコン酸化物（ＳｉＯ）、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、（ＳｉＮ）、シリコンオキシ窒化物（ＳｉＯＸＮＹ）、フッ化シリコン酸化物（ＳｉＯＸＦＹ）、ポリシリコン、アモルファスシリコン、テトラエチルオルトケイ酸（ＴＥＯＳ）、ホスホシリケートガラス（ＰＳＧ）、ボロホスホシリケートガラス（ＢＰＳＧ）、全ての適切なスピンオンガラス、ポリイミド、あるいは他の全ての適切な絶縁材料を含む。
【００４３】
本発明の一つあるいはそれ以上の態様に従って硫化銅（Ｃｕ２Ｓ、ＣｕＳ）のような導電性を容易にする材料の薄膜が、パッシブ層（例、図１における層１０６）として動作するために導電層上に形成され得るし、導電層及び後続的にメモリセルを形成するスタックを含むために形成され得る他の層との間の導電性を容易にする。硫化銅（Ｃｕ２Ｓ、ＣｕＳ）は、プラズマ化学蒸着デポジションを介して導電層上に薄膜として形成され得る。硫化銅４０６がガス形態でキャリアガスとして任意的に利用されたヘリウムで導電層上に導入される。金属有機ガス前駆体４０８がプロセスにおいて利用され、絶え間ない高周波パワーＲＦ励起光源４１０によってプラズマを生じさせるためにアクティベートされる。金属有機前駆体は、プロセスにおいて毒性の強い硫化水素（Ｈ２Ｓ）を減少させる。金属有機前駆体４０８は、例えば、キレートＣｕ（II）ジエチルチオカーバメート（Ｃｕ（II）diethyldithiocarbamate）あるいはＣｕ（Ｓ２ＣＮ（Ｃ２Ｈ５）２）２（II）であり得る。デポジションは、比較的低圧及び低温条件下（例、約０．２Ｐａの圧力、約４７３Ｋ〜約５７３Ｋの温度）で行われ得る。
【００４４】
導電性を容易にする化合物４０６の形成された層が図５に表され、例えば、約２００ｎｍ〜約６００ｎｍの膜厚、約２．０〜約２．２１の屈折率、約５．７×１０−２Ｏｈｍ／ｃｍの抵抗率を有し得るし、６００ｎｍ〜７００ｎｍ間で６０％の透過率で透明であり得る。本発明の１あるいはそれ以上の態様に従って存在し得る多くのプロセスパラメータ及び特性の幾つかは単に例示目的であり、本発明はこれらのパラメータによって厳格に制限されないことが理解されよう。更に、硫化銅層４０６が、図５に表される長方形型構築のような特定的な構築を満たすために更なるプロセスを実行し得ることが理解されよう。例えば、硫化銅層は、図５に表された硫化銅層のサイド４１２において表される平坦度を構築するためにかなりコントロールされたエッチングプロセスに影響され得る。加えて、更なるエッチング及び／化学的機械研磨が、又、硫化銅層４０６の表面上部４１４にわたって均一性の求められるレベルを実現するために実行され得る。 
【００４５】
図６を参照すると、メモリセルを形成するために利用されるもう１つの層６００の断面図が表される。このようなメモリセルは、例えば、図２に関連して上述されたメモリセルに対応する。この層は、内層誘電体（ＩＬＤ）としても知られる誘電材料６０４（例、図２の層２０４に対応する）によって両サイドが囲まれる導電層６０２（例、図２に表される下方電極２０６に対応する）を含む。層６００は、導電層６０２が囲まれる誘電材料６０４よりわずかに少ないレベルの膜厚の高さ／厚さを有することにおいて不均一である。図４に表される層によって誘電又は絶縁材料６０４が全ての適切な方法（例、成長、デポジション、スピンオン、及び／又はスパッタリング技術）で形成され、その後中に開口部を形成するためにエッチングされ得、後続的に導電層６０２を形成するために導電材料で充てんされ得る。しかし、開口部６０８にデポジットされた導電材料の量は、導電層６０２が誘電材料６０４の表面６１２と面一にならないように制限され得る。他の例として、あるいは追加として、開口部６０８にデポジットされた導電材料の量が、周囲を囲む誘電材料６０４を超えるか、等しいかあるいはわずかに下のレベルまで導電層６０２を構築するために十分であり得る。導電層が誘電材料６０４を超えるか、等しいかあるいはわずかに下のレベルまで構築されれば、誘電及び導電材料の双方は求められる膜厚の高さ及び均一性のレベルを実現するために最初に研磨されるかあるいはエッチバックされ得るし、導電層は、その後求められる高さを満たすためにエッチバックされ得る。導電層６０２が周囲を囲む誘電材料６０４のレベルまで構築されなければ、誘電材料は、導電層が均一性の求められる高さ及び／又はレベルまでエッチングされる前に再度研磨され得るかあるいは研磨され得ない。
【００４６】
導電層６０２は、例えば、他の適切な導電材料と同様に銅を含み得ることが理解されよう。他の材料は、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、プラチナ、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルフォスシリコン、金属シリサイド等であり得る。導電材料に利用され得る合金の例として、ハステロイ（HastelloyR）、コバー（KovarR）、インバー（Invar）、モネル（MonelR）、インコネル（InconelR）、真ちゅう、ステンレス鋼、マグネシウム銀の合金、及び様々な他の合金を含み得る。導電層及び周囲を囲む誘電材料の幾つかの適切な膜厚の範囲は、約０．０１μｍあるいはそれ以上から約１０μｍあるいはそれ以下、約０．０５μｍあるいはそれ以上から約５μｍあるいはそれ以下、及び／あるいは約０．１μｍあるいはそれ以上から約１μｍあるいはそれ以下の範囲を含む。誘電層６０４は、例えば、シリコン酸化物（ＳｉＯ）、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、（ＳｉＮ）、シリコンオキシ窒化物（ＳｉＯＸＮＹ）、フッ化シリコン酸化物（ＳｉＯＸＦＹ）、ポリシリコン、アモルファスシリコン、テトラエチルオルトケイ酸（ＴＥＯＳ）、ホスホシリケートガラス（ＰＳＧ）、ボロホスホシリケートガラス（ＢＰＳＧ）、全ての適切なスピンオンガラス、ポリイミド、あるいは他の全ての適切な絶縁材料を含み得る。誘電材料の膜厚は、導電層の膜厚よりわずかに厚いことが理解されよう。
【００４７】
本発明の１あるいはそれ以上の態様に従って硫化銅（Ｃｕ２Ｓ、ＣｕＳ）のような導電性を容易にする材料の薄膜が、パッシブ層（例、図１における層３０）として動作するために導電層上に形成され得る。この薄膜は、周囲を囲む誘電材料と同一面になるような膜厚まで形成され得る。他の例として、薄膜は、誘電材料のレベルを超える膜厚まで形成され得、その後誘電材料と同一面になるように再度研磨され得る。薄膜は、導電層及び後続的にメモリセルを形成するスタックを含むために形成される他の層との間の導電性を容易にする。
【００４８】
薄膜は、プラズマ化学蒸着デポジションを介して導電層上に形成され得る。硫化銅（Ｃｕ２Ｓ、ＣｕＳ）の薄膜を形成するために、ガス形態の硫化銅６１４が、キャリアガスとして任意的に利用されたヘリウムで導電層上に導入される。金属有機ガス前駆体６１６がこのプロセスにおいて利用され、絶え間ない高周波パワーＲＦ励起光源６１８によってプラズマを生じさせるためにアクティベートされる。金属有機前駆体６１６の利用は、プロセスにおける毒性の強い硫化水素（Ｈ２Ｓ）の必要性を減少させる。金属有機前駆体は、例えば、キレートＣｕ（II）ジエチルチオカーバメートあるいはＣｕ（Ｓ２ＣＮ（Ｃ２Ｈ５）２）２（II）であり得る。デポジションは、比較的低圧及び低温条件下（例、圧力約０．２Ｐａ、温度約４７３Ｋ〜約５７３Ｋ）で行われ得る。
【００４９】
導電性を容易にする化合物６１４の形成された層が図７に表され、例えば、約２００ｎｍ〜約６００ｎｍの膜厚、約２．０〜約２．２１の屈折率、約５．７×１０−２oｈｍ／ｃｍの抵抗率を有し得、６００ｎｍ〜７００ｎｍ間６０％の透過率で透明であり得る。これらの薄膜特性及びプロセスオペレーションパラメータは、本発明の態様に関連する多くの幾つかの例示的なものであり、本発明はこのことによって厳格に制限されないことが理解されよう。
【００５０】
図８は、本発明の一つあるいはそれ以上の態様に従って、より特定的には、金属有機ガス前駆体を利用してプラズマ化学蒸着デポジション（ＰＥＣＶＤ）を介して導電材料（例、銅）層上に導電性を容易にする薄膜（例、硫化銅（Ｃｕ２Ｓ、ＣｕＳ））を形成するためのシステム８００を表すブロック図である。形成比率は、制限されないが、ガス組成及び濃度、励振電圧、温度及び／又は圧力を含むファクタに応じて変化し得る。１つあるいはそれ以上のメモリセルがウェーハ上に製造される半導体製造プロセスの一部として、以下に記載された形成が利用され得る。
【００５１】
システム８００は、複数のウォールを有するハウジングによって定義されるチャンバ８０２を含む。チャンバ８０２は、導電材料８０８層を含むウェーハ８０６を支持するために動作可能なステージ８０４（あるいはチャック）を含む支持を含む。この導電材料８０８層上に硫化銅が１あるいはそれ以上のメモリセルを製造するステップの一部として選択的に形成され得る。ポジショニングシステム８１０は、チャンバ８０２内の求められるポジションにウェーハ８０６を選択的に操作するために動作可能であるよう支持８０４に接続される。本発明の１又はそれ以上の態様に従った全ての適切なポジションイングシステムが利用され得ることが理解されよう。更に、導電層は、他の全ての適切な導電材料と同様に銅であり得ることが理解されよう。他の材料は、アルミニウム、クロム、ゲルマニウム、金、マグネシウム、マンガン、インジウム、鉄、ニッケル、パラジウム、プラチナ、銀、チタン、亜鉛、それらの合金、インジウムスズ酸化物、ポリシリコン、ドープされたアモルフォスシリコン、金属シリサイド等であり得る。導電材料に利用され得る合金の例として、ハステロイ（HastelloyR）、コバー（KovarR）、インバー（Invar）、モネル（MonelR）、インコネル（InconelR）、真ちゅう、ステンレス鋼、マグネシウム銀の合金、及び様々な他の合金を含む。
【００５２】
図中、ガス分配システム、あるいはガス整流システム８１２は、様々な比率、容量、濃度等でチャンバ内にガス状化学物質を選択的に与えるために動作可能であるようチャンバ８０２に結合され、これらは、とりわけ、形成される薄膜の量（膜厚）、薄膜の組成、チャンバ内の圧力、チャンバ内の温度及び／又はチャンバサイズに基づく。例として、ガス整流システム８１２は、１あるいはそれ以上の化学物質の１あるいはそれ以上のガス媒体（蒸気）ソースを含む。図面の例において、ノズル８１６で終端する導管８１４を通じてガスがチャンバに与えられる。簡潔性を期す目的で、シングルノズル８１６が図８に示されるが、本発明の１あるいはそれ以上の態様に従って１以上のノズル又はガス整流機構が、様々な混合及び／又は濃度でチャンバ８０２にガスを与えるために使用され得る。例えば、シャワーヘッド形式のガス整流機構が、ウェーハ８０６上のチャンバ内に化学物質を比較的等しく与えるために実装され得、このことがウェーハ上又は全体に比較的均一に化学蒸着デポジションを行うことを容易にし得る。ガス整流システム８１２がチャンバ内に金属有機ガスを与え、化学蒸着デポジションプロセスにおいて前駆体として機能させる。金属有機前駆体は、例えば、キレートＣｕ（II）ジエチルジチオカーバメートあるいはＣｕ（Ｓ２ＣＮ（Ｃ２Ｈ５）２）２（II）であり得るし、これがプロセスにおける高毒性硫化水素（Ｈ２Ｓ）の必要性を減少させる。硫化銅（Ｃｕ２Ｓ、ＣｕＳ）のような導電性を容易にする材料がガスの形態で、又、導電層上にデポジションするためにチャンバに与えられる。ガス形態のヘリウムも又、キャリアガスとして作用するために硫化銅に伴ってチャンバに与えられ得る。他のガス又はプラズマ物質が、導電層上に硫化銅をデポジションすることを容易にするためにチャンバに加えられ得ることが理解されよう。
【００５３】
温度を選択的にレギュレートするために温度システム８１８もチャンバ８０２内に与えられ得る。例えば、システム８１８は、チャンバ８０２内の熱拡散をオペレート可能にする拡散形式システム（例、横型あるいは縦型炉）であり得る。温度システム８１８が固有の温度コントロールプロセスを実装し得るか、あるいはそのようなコントロールがエッチングチャンバ８０２と動作可能であるように関連する他のセンサ８２０の一部として実装され得るかである。例として、硫化銅のプラズマ化学蒸着成長デポジションが、約４００Ｋ〜約６００Ｋの比較的低温で実行され得る。圧力システム８２２は、又、チャンバ内のの圧力を選択的にレギュレートするためにシステム内に含まれ得る。圧力システム８２２は、例えば、バルブ８２６を有する１あるいはそれ以上の通気管８２４を含み得、このバルブはチャンバ内８０２の圧力を選択的に使用することを補助するよう様々な度合いで開閉がコントロールされ得る。硫化銅のデポジションは、同様に約０．０５Ｐａ〜０．５Ｐａの比較的低圧で実行され得る。
【００５４】
システム８００は、又、ロードシステム８２８を含み得るし、このシステムはエッチングチャンバ内外にウェーハをロードあるいはアンロードするために動作可能なようにチャンバ８０２に接続される。ロードシステム８２８は、通常、コントロールされた比率でチャンバ内にウェーハをロード及びアンロードするために自動化される。このシステムは、更に、１あるいはそれ以上のオペレーションパラメータ（例、チャンバ内の温度、圧力、デポジットされた材料の膜厚、デポジットされた材料の比率チャート）の表示（例、グラフィック及び／又はテキスト）をディスプレイするために動作可能であるようにコントロールシステム８３２に結合されるディスプレイ８３０を含み得る。
【００５５】
電力供給８３４が、システム８００のコンポーネントにオペレーション電力を与えるために含まれる。本発明の実装に適合可能である全ての適切な電力供給（例、バッテリ、ライン電力）が利用され得る。励起システム８３６は、チャンバ８０２と動作可能なように関連する。システム８３６は、コイル８４０とＲＦ励起（例、電圧）ソース８４２を含み、コイル８４０がＲＦ励起ソース８４２によって励起され、次にチャンバ内に１あるいはそれ以上のガスのデポジションを容易にするために電気的に１あるいはそれ以上のガスを励起し、この場合、導電層のような下地層上に硫化銅を励起する。特定的に、励起されたコイルによって生成されたＲＦプラスマ電界と金属酸化物前駆体が導電性を容易にするガス状の硫化銅（ガス状ヘリウムによって搬送されるようにしてもよい）を導電層にデポジットするプロセスをアクティベートする。
【００５６】
システムは、例えば、デポジットされた薄膜の膜厚のようなチャンバ内のプロセスをイン−シツ（in-situ）で監視する測定システム８４４を含み得る。この監視システム８４４は、スタンドアローンコンポーネントであり得るし、及び／又は２つあるいはそれ以上の協働デバイス及び／又はプロセス間に割り当てられ得る。同様に、監視システム８４４は、１つの物理的デバイスあるいは論理デバイス（例、コンピュータ、プロセス）に常駐し得るし、及び／又は２つの物理的デバイスあるいは論理デバイス間に割り当てられ得る。測定システム８４４は、１つあるいはそれ以上の非破壊的測定コンポーネントを含み、例えば、光学的干渉法、散乱法、ＩＲ分光法、偏光解析法、スキャン電子顕微鏡検査法、シンクロトロン及び／又はＸ線回折技術を利用し得る。測定システムは、ビームソース８４６とディテクタ８４８を含む。１ビームソース８４６と１ビームディテクタ８４８が図示される一方で、これらコンポーネントの１以上が、例えば、ウェーハ上の様々な位置において薄膜の膜厚及び／又は組成を測定するために含まれ得ることが理解されよう。ソース部分８４６は、１あるいはそれ以上のビーム８５０（例えば、周波数の安定したレーザ、レーザダイオードあるいはヘリウムネオン（HeNe）ガスレーザからの光）を硫化銅がデポジットされるウェーハ上の導電層８０８の表面に向けて照射する。ビーム８２０は薄膜とインターフェースし、それにより変化する（例、反射する、屈折する、回折する）。変化したビーム８５２は、測定システム８４４のディテクタ部分８４８において受容され、ビーム特性（例、規模、角度、移相、偏光）を有し、これらの特性がデポジットされる薄膜の１あるいはそれ以上の特性（例、膜厚、化学種）を示すことを判断するために入射ビーム８５０の特性と比較して検査され得る。異なる間隔の位置において向けられた１あるいはそれ以上のソースから複数の入射ビームが、例えば、プロセス中、これらの位置における薄膜の膜厚の対応測定を実質的に同時に生じさせるため利用され得る。この同時の測定は、次にデポジション均一性の指示を与え得るし、プロセスをコントロールすることにおいて求められる結果を効果的及び経済的に満たすために有用性があり得るし、例えば、ウェーハ上の特定的な位置における硫化銅の選択的再デポジション、及び／又は化学的機械研磨のような後続的なプロセッシングステップの必要性及び／又は程度を減少させる。
【００５７】
光学的干渉に関連して、例えば、選択された波長における光の輝度は、表面特性（例、膜厚、化学的組成）の関数として変化する。分光偏光解析法に関して、膜厚が薄膜から反射される光の偏光状態により変化し、この状態はビーム８５２を反射する材料の屈折率の関数として、あるいは機能的に関連する。
【００５８】
散乱法技術を利用することで、薄膜の膜厚及び／又は化学的組成について求められる情報は、例えば、薄膜の表面に向けられた光の位相及び／又は輝度（規模）を入射光が向けられた薄膜の表面から反射する入射光から結果としてもたらされた複合的な反射及び／又は回折された光の位相及び／輝度信号と比較することによって抽出され得る。反射及び／又は回折された光の位相及び／輝度は、光が向けられた薄膜の特性（例、膜厚、化学種）によって変化する。
【００５９】
複合的な反射及び／又は回折された光から実質的に固有の輝度／位相信号が生じ得る。測定システム８４４は、測定された特性を示す情報をコントロールシステム８３２に与える。そのような情報は、ロウ位相及び輝度情報であり得る。代替例としてあるいは追加として、測定システム８４４は、例えば、測定された光学特性に基づき、薄膜膜厚の指示を派生するために設計され得、コントロールシステム８３２に検出された光学特性に従って測定された薄膜の膜厚を示す信号を与える。反射された光の位相及び輝度は、例えば、導曲線比較のような方法で判断を補助するために測定され、プロットされ得る。
【００６０】
薄膜の膜厚を決めるために、例えば、測定された信号特性が、デポジットされた副産物の特性を判断するために位相／輝度信号（サイン）ライブラリと比較され得る。そのような実質的に固有の位相／輝度信号は、少なくともある部分、光が向けられた表面の複素屈折率に起因して異なる表面から反射あるいは回折される光によって生成される。複素屈折率（Ｎ）は、表面の屈折率（ｎ）及び消衰係数（ｋ）を調べることによって計算され得る。複素屈折率のそのような１計算は、以下の式によって記載される。
Ｎ＝ｎ−ｊｋ                （１）
ただし、ｊは虚数である。
【００６１】
信号（サイン）ライブラリは、観察された輝度／位相信号によって構築され得るし、及び／又はモデリングとシミュレーションによって生成された信号によっても構築され得る。例として、輝度、波長及び位相が既知である第１入射に晒されると、表面上の第１フィーチャが、第１位相／輝度信号を生成し得る。同様に、輝度、波長及び位相が既知である第１入射に晒されると、表面上の第２フィーチャが、第２位相／輝度信号を生成し得る。例えば、第１膜厚を有する特定的な形式の膜が第１信号を生成し得る一方、同じ形式でも膜厚の異なる膜第２信号を生成し得、この信号は第１信号とは異なる。観測された信号は、シミュレート及びモデリングされた信号が組み合わされ得て、信号（サイン）ライブラリを形成する。測定された位相／輝度信号が一致され得ることに対して信号を生成するためにシミュレーション及びモデリングが利用され得る。例えば、シミュレーション、モデリング、及び観察された信号は、例えば、数千の位相／輝度信号を含む信号（サイン）ライブラリ又はデータストア８５４に記録され得る。そのようなデータストア８５４は、制限されないが、１又はそれ以上のリスト、アレイ、テーブル、データベース、スタック、ヒープ、リンクされたリスト及びデータキューブを含むデータ構造にデータを記録し得る。それ故、位相／輝度信号が散乱測定検出コンポーネントから受信されるとき、位相／輝度信号が、例えば、信号が記録された信号に対応するか否かを判断するために信号のライブラリにパターンが一致され得る。２つの最も近似して一致する信号間の補間が、更に、信号ライブラリにおける信号からの膜厚及び構成の比較的精密な表示を確認するために利用され得る。他の例として、人工知能技術が、検出された光学的特性に基づく求められるたパラメータを計算するために利用され得る。
【００６２】
図８に示されるビーム８５０は、反射されたビームを受信するために適切に配置された対応するディテクタでウェーハの表面に関連する全ての角度において方向指示され得ることが理解されよう。加えて、均一性あるいは膜厚の測定を容易にするために異なる位置において各膜厚を測定するためにそれらの位置に対して、１より多いビームが向けられ得る。従って、デポジットされた材料の膜厚が、放射及び反射されたビーム８５２の光学的特性（例えば、ｎとｋ）に基づき、判断される。
【００６３】
１あるいはそれ以上のセンサ８２０も、チャンバ内に生じるプロセッシングに関連する選択された態様（例、チャンバ内温度、チャンバ内圧力、チャンバに送られたガスの量及び／又はフロー比率）を監視及び／又は測定するために含まれ得る。これらのセンサ８２０は、結果として感知された態様を示す対応する信号をコントロールシステム８３２に与え得る。他の様々なサブシステム８１２，８１８，８２２，８３６は、更に、対応するシステムと関連するオペレーション条件（例、通気口が開けられている度合い、特定的な通気口が閉まっていた期間）を示す対応する信号をコントロールシステム８３２に与え得る。測定システム８４４、他のセンサ８２０及びサブシステム８１２，８１８，８２２，８３６から受信される信号及び情報を鑑みて、コントロールシステム８３２は、薄膜デポジションプロセスが計画通りに進行しているか否かを確認し得る。計画通りでなければ、コントロールシステムは、適切なコントロール信号を体系化し、関連するシステム８１０，８１２，８１８，８２２，８２８，８３６に選択的に与えることによってプロセスを使用し得、１つあるいはそれ以上のシステムを調整する（例、チャンバ内に与えられる硫化銅の量を増やし、デポジットされている層の膜厚を増加する）。
【００６４】
コントロールシステム８３２は、例えば、メモリ８５８に結合されるマイクロプロセッサあるいはＣＰＵのようなプロセッサ８５６を含み得る。プロセッサ８５６は、測定システム８４４から測定されたデータ受信し、他のセンサ８２０及びサブシステム８１２，８１８，８２２，８３６から対応する他のデータを受信する。コントロールシステム８３２は、システム８００内における様々なコンポーネントをコントロール及びオペレートし、以下に記載される様々な機能を実行するために全ての適切な方法で構築され得る。プロセッサ８５６は、何れの複数のプロセッサでもあり得るし、本発明に関連する機能を実行するためにプロセッサ８５６がプログラムされ得る方法は、この技術分野で通常も技術を有する者にとって、以下に与えられた記載に基づき、容易に明りょうとなろう。
【００６５】
コントロールシステム８３２内に含まれるメモリ８５８は、以下に記載されるようなシステムのオペレーション機能を実行することに関して、とりわけ、プロセッサ８５６によって実行されるプログラムコードを記録するために有用である。メモリ８５８は、リードオンリーメモリ（ＲＯＭ：Read Only Memory）、ランダムアクセスメモリ（ＲＡＭ：Random Access Memory）を含み得る。ＲＯＭは、幾つかあるコードのうち特に、システム８００のベーシックハードウェアオペレーションをコントロールするバイオス（ＢＩＯＳ：Basic Input-Output System）を含む。ＲＡＭは、オペレーションシステム及びアプリケーションプログラムがロードされるメインメモリである。メモリ８５８も、例えば、膜厚表、化学的組成表、温度表、圧力表、及び本発明の１あるいはそれ以上の態様を実行するために利用され得るアルゴリズムのような情報を一時的に記録するためのストレージ媒体として有用であり得る。メモリ８５８は、又、データストア８５４として利用され得るし、本発明を実行するために利用され得る他のデータと同様に比較され得る観察されたデータについてパターンを保持し得る。メモリ８５８は、マスデータストレージについてハードディスクドライブを含み得る。
【００６６】
結果として、システム８００により、例えば、デポジットされる薄膜の膜厚のように、チャンバに生じるプロセッシングに関連する態様が監視される。コントロールシステム８３２は、硫化銅のような導電性を容易にする材料をデポジットするための監視に応じて優れた、コスト効果のある方法でフィードバック及びフィードフォワードプロセスコントロールを実装し得る。データストアを含むシステム８００の多くのコンポーネントは、例えば、１物理的あるいは論理デバイスに常駐し得るし、及び／又は２つのあるいはそれ以上の物理的あるいは論理デバイス（例、ディスクドライブ、テープドライブ、メモリドライブ）間に配置され得る。インシツデポジットされた薄膜の膜厚を測定し、それに応じてプロセスすることは、求められる比率、求められる膜厚に求められる化学的構成及び／又は他の求められる特性で硫化銅をデポジットすることを容易にする。導電性を容易にする硫化銅の薄膜は、例えば、約２００ｎｍ〜約６００ｎｍの膜厚、約２．０〜約２．２１の回折率、約５．７×１０−２Ｏｈｍ／ｃｍの抵抗率を有し、６００ｎｍ〜７００ｎｍ間約６０％の透過率で透明であり得る。インシツ（in-situ）測定及びフィードバック及び／又はフィード−フォワードコントロールは、生産歩留まりを向上し、結果としてデバイスパフォーマンスを改善し、毒性硫化水素（Ｈ２Ｓ）がない場合に、導電性を容易にする硫化銅が比較的低圧及び温度下でデポジットされ得る。
【００６７】
図９〜図１１を参照すると、チャック９０２がウェーハ９０４を支持し、その上に硫化銅のような導電性を容易にする材料が、１あるいはそれ以上のメモリセルを製造するためにウェーハ上の導電層に選択的に形成され得るすることが透視図で示される。ウェーハ９０４は、製造プロセスに入る（matriculate）際に図１０に示されるように格子状に論理的に区分され得、ウェーハを監視することを容易にする。格子パターンの各格子ブロック（ＸＹ）は、ウェーハ９０４の特定的な部分に対応し、この格子ブロックと関連する１あるいはそれ以上のメモリセルを有し得る。例えば、光学的干渉、散乱法、ＩＲ分光法、偏光解析法.、スキャン電子顕微鏡検査法、シンクロトロン及び／又はＸ線回折技術のような１あるいはそれ以上の無害性技術によって、制限されないが、デポジットされた硫化銅の膜厚、デポジットされた硫化銅の濃度等を含む特性に関して、複数部分が個々に監視され得る。このことが、問題の領域を軽減し及び求められる結果を実現するために製造調整が必要であれば、その範囲まで選択的に判断することを容易にし得る。
【００６８】
図１０には、ウェーハの格子がマップされた位置（Ｘ１Ｙ１．．．Ｘ１２、Ｙ１２）に応じたウェーハ９０４部分において行われた測定に対応するプロットが表される。これらのプロットは、例えば、硫化銅が受容可能な比率で形成しているか、及び／又は求められる膜厚に形成され得たか否かを示す信号であり得る。図１０に表されるある種の値は、ウェーハ９０４上の１あるいはそれ以上の位置において好ましくない条件が存在することが判断され得る。例えば、座標Ｘ７Ｙ６における測定は、他の部分ＸＹの対応する測定より実質的に比較的高いプロットを生じる。これは、例えば、硫化銅がこの位置で速過ぎる速度で蓄積していることを示し得る。これに関連する製造コンポーネント及び／又はオペレーションパラメータ自体は、この状況を軽減することによって調整され得る。例えば、通気口が開けられる度合いが、プロセスに追加されるガス状の硫化銅の量及び／又は比率が制限され得るように減少され得る。図１０はウェーハ９０４が１４４格子ブロック部分にマップ（区分）されていることを表すが、ウェーハ９０４が求められる監視及びコントロールを結果としてもたらすために全ての適切な数の部分でマップされ得ることが理解されよう。
【００６９】
図１１は、受容可能及び受容不可能な信号値の表を表す。示されるように、Ｘ７Ｙ６を除く全ての格子ブロックが受容可能値（ＶＡ）に従った測定値を有する一方、格子ブロックＸ７Ｙ６は好ましくない値（ＶＵ）を有する。従って、格子ブロックＸ７Ｙ６によってマップされたウェーハ９０４部分において好ましくない状況が存在する。それ故、製造プロセスコンポーネント及びパラメータが以下に記載されるように調整され得、この状況が発生すること、あるいはこの状況が続くことを防ぐように製造プロセスを調整する。
【００７０】
図示され、上述した観点において、本発明の１あるいはそれ以上の態様に従って実装され得る方法は、図１２のフロー図を参照しながら、より理解されよう。説明の簡明性を期すためにこの方法が示され、機能ブロックのシリーズとして記載される一方で、本発明は、このブロックの順序に制限されないし、本発明に従って、幾つかのブロックは、異なる順序で及び／又は同時に本文に示され、記載されたのとは異なる他のブロックが生じることが理解されよう。更に、表された全てのブロックが、本発明の１あるいはそれ以上の態様に従った方法を実装するために求められ得ない。様々なブロックが、ブロックに関連する機能性を実行するためにソフトウェア、ハードウェア、それらの組み合わせあるいは他の適切な手段（例、デバイス、システム、プロセス、コンポーネント）を介して実装され得ることが理解されよう。これらのブロックは、単に本発明のある種の態様を単純化した形式において説明するためのものであり、これらの態様は、比較的少ない数及び／又は大きい数のブロックを介して表され得ることが理解されよう。
【００７１】
図１２を参照すると、本発明の１あるいはそれ以上の態様に従ったウェーハにおける導電層（例、銅）上に導電性を容易にする硫化銅（ＣＵ２Ｓ、ＣuＳ）のような材料をデポジットするための方法１２００を表すフロー図が表される。このデポジションは、デポジションチャンバにおいて金属有機ガス前駆体を利用してプラズマ化学蒸着成長デポジション（ＰＥＣＶＤ：Plasma Enhanced Chemical Vapor Deposition）を介してウェーハ上に１あるいはそれ以上のメモリセルを形成するプロセスの一部であり得る。１２０２におけるスタートアップ後、通常の初期化が１２０４において実行される。そのような初期化は、制限されないが、ポインタを構築、メモリを割り当て、変数を設定、通信チャネルを構築及び／又は１あるいはそれ以上のオブジェクトを例示することを含み得る。
【００７２】
１２０６において、１あるいはそれ以上の格子ブロック“ＸＹ”を含む格子マップは、チャンバ内に配置されるウェーハ上に生成される。そのような格子ブロックは、例えば、１つあるいはそれ以上のメモリセルが形成され得るウェーハ上の位置に対応し得る。その後、１２０８において、金属有機ガス前駆体が化学蒸着デポジション（ＣＶＤ：Chemical Vapor Deposition）チャンバ内に注入される。このガス前駆体は、例えば、キレートＣｕ（II）ジエチルジチオカーバメートあるいはＣｕ（Ｓ２ＣＮ（Ｃ２Ｈ５）２）２（II）を含み得る。この前駆体は、化学蒸着デポジションにおける高毒性の硫化水素（Ｈ２Ｓ）についての必要性を減少させる。
【００７３】
ガス前駆体がチャンバ内に導入された後、ＲＦソース（例、電圧）が、１２１０においてチャンバ内に位置するコイルを励起する。このコイルは、次に、デポジションプロセスを補助するチャンバ内にプラズマを形成するために金属有機前駆体を励起する。１２１２において、硫化銅のような導電性を容易にするガス形態の材料が、チャンバ内に導入される。ガス形態のヘリウムもキャリアガスとして使用するために硫化銅に伴ってチャンバ内に添加され得る。１２１４において、ＲＦプラズマがデポジションプロセスをアクティベートし、導電性を容易にする硫化銅がウェーハの導電層にデポジットされる。
【００７４】
１２１６において、プラズマ化学蒸着デポジションが進むにつれ、格子マップされた位置において、例えば、光学的干渉、干渉法、散乱法、ＩＲ分光学、偏光解析法.、スキャン電子顕微鏡検査法、シンクロトロン及び／又はＸ線回折のような１つあるいはそれ以上の非破壊的測定技術によって測定が行われる。例えば、デポジットされた硫化銅の膜厚が、対応する格子マップされた位置において監視され得る。１２１８において、格子マップされた位置の全て（あるいは十分な数）において測定が行われた否かについての判断が為される。１２１８においての判断がＮＯであれば、方法は追加の測定が行われるように１２１６に戻る。１２２０において、測定が（例、測定から生成された信号と記録された信号値との比較を介して）分析される。例えば、硫化銅の膜厚の測定は製造プロセスが計画されたように進行されているか否かを判断するために受容可能な値と比較され得る。測定された値は、例えば、導電性を容易にする材料がデポジットされることが、速過ぎるか、遅すぎるか、及び／又は適切な位置において行われているか、受容可能な値と比較され得る。
【００７５】
１２２２において、プロセスが調整されなければならないことを分析が示すか否か（例、不要な値（Ｖｕ）が発生しているか）について判断が行われる。１２２２において判断がＮＯであれば、調整が必要でないことを示し、その後方法はプロセスが終了したか否か（例、硫化銅が求められる膜厚、濃度、密度等に形成されたか否か）について判断が行われる１２２６に進む。１２２６において判断がＮＯであれば、その後プロセッシングは継続しながら、追加の測定を行うために１２１６に戻る。１２２６における判断がＹＥＳであれば、プロセッシングが終了したことを示し、その後方法は１２２８に進んで、終了する。１２２２にける判断がＹＥＳであれば、調整は必要であることを示し、その後１２２４において、１つあるいはそれ以上の製造コンポーネント及び／又はそれに関連するオペレーションパラメータが、以下に記載されるように選択的に調整され得、引き続きプロセスを実行する。例えば、硫化銅の蓄積が速過ぎれば、高性能なモデリング技術が利用され得、ガス状硫化銅をチャンバに許容する１あるいはそれ以上の通気弁のうちの何れが対応する期間、閉められなければならないか、及び／又はより小さな度合いであるが、開けたままでいなければならないかを判断する。１２２４において、調整が行われた後、方法は、１２２６に進み、プロセスが終了したか否かを調べる。上述したように、イベントが図１２に表されるものとは異なる順序で発生し得る。例えば、１２１６において行われた測定が、１２１８において全ての格子マップされた位置において測定が行われたか否かを測定する前に１２２０において分析され得る。
【００７６】
ポリマーメモリセルに利用される導電性を容易にする層（例、ＣｕＳ）が重要であることが理解されよう。その存在が有機層の導電性を極めて改善する。この特徴は、少なくとも一部、以下の機能である。即ち、ＣｕＳｎよって生成された電荷キャリアが、電荷空乏層、電荷キャリア搬送、及び電界が逆転した後の電荷キャリア再送に起因するメモリロスである。以下に電荷キャリア濃度及びビヘイビアについて記載され、表される。
【００７７】
以下の例において、導電性のポリマーが実装され、ＣｕＳは、導電性を容易にする材料として利用される。電荷キャリア生成に関して、ＣｕＳにおける銅が最も高い酸化状態Ｃｕ（II）である。銅は、接触するポリマーからの電子吸引性が高く、これは以下の式で表される。
Ｃｕ(II)Ｓ＋Polymer→Ｃｕ(I)Ｓ−＋Polymer＋  （１）
【００７８】
結果としてＣｕＳとポリマー間のインターフェースに蓄積された電荷に起因して真性電界が生成される。これは図１３に示され、Ｃｕ（ｙ）Ｓとポリマー間のインターフェースにおける真性電界の効果を表すグラフが与えられる。酸化ポリマー（Polymer＋）は、外部電界が印加されるとき電荷キャリアである。ポリマーの導電性は濃度及び移動度によって判断される。
σ＝ｑｐμ    （２）
ただし、ｑはキャリアの電荷であり、ｐはキャリア濃度であり、μは移動度である。
【００７９】
電荷空乏層を参照しながら、半導体に関連して使用されたように同様の概念を利用して、ポテンシャル関数は以下の式によって表され得る。
Ｖ（χ）＝ｑＮＰ(ｄｐχ−χ２／２)／ε     （３）
ただし、ＮＰは電荷キャリアの平均であり、εはポリマーの誘電率であり、及びｄｐは電荷空乏の幅である。Ｎｐは以下の式を利用することによって得ることができる。
【数１】
0004708793.tif 000002
ただし、Ｖは印加される外部電界電圧である。順電圧については符号が“−”で、逆電圧について符号は“＋”である。
式（３）の電圧関数は導出を単純にするよう近似式とされ得る。
【００８０】
電荷キャリア搬送に関して、半導体のｐ型ドーピングのように２つのプロセスが通常、電界において行われ得る。このフラックスは以下の式で表され得る。
【数２】
0004708793.tif 000003
ただし、Ｄは電荷キャリアの拡散係数であり、Ｅはχにおける電界である。
電流が流れなければ、キャリア搬送は以下の通りである。
ｐ（χ）＝ｐ（０）eｘｐ（［（Ｖ（０）−Ｖ（χ））／Ｖｔ］）     （６）
ただし、ｐ（０）は濃度であり、Ｖ（０）はインターフェースである。
及びＶｔ＝ｋＴ／ｑである。
【００８１】
順電圧が、電流フラックスＪ＞０であるようにかなり大きいとき、解析式は、定常電流についてセル内の電圧搬送に関する幾つかの仮定によって導出され得る。順電圧では、概して、電荷搬送ｐ（χ）はχ関数の増加である。逆電圧が印加されるとき、Ｖ（χ）＞Ｖ０ であり、電荷密度は、χ関数の減少である。
【００８２】
最終的な特性、保持時間から、順方向電圧がより多くの電荷キャリアを生成し、電荷キャリアがパッシブ（ＣｕＳ）層の（ポリマーから離れた）もう１つの末端に更に蓄積するという事実が得られる。しかし、この電荷キャリア密度は、一端電圧が取り除かれるとき、設定が戻される。これは、２プロセスを含み、ＣｕＳ層に向けた電荷キャリア拡散とインターフェースにおける電荷キャリアの再結合である。フィックの法則により第１プロセス、ＣｕＳ層に向けた電荷キャリア拡散が記載され得る。
Ｃｕ(I)Ｓ−＋Polymer＋→Ｃｕ(II)Ｓ＋Polymer      （７）
【００８３】
保持時間は、電荷キャリアを元の状態に再搬送するために要する時間である。リアクション比率は比較的拡散比率より高速であり得る。従って、保持時間は、実質的に拡散プロセスのみによって判断され得る。
【００８４】
例示的なメモリセルが、上述した式（１）〜（９）に関連して考えられ、図１４〜図１９に表される。例示的なセルは、パラメータ真性電圧Ｖｂ＝０．０２Ｖ、平衡定数Ｋeq＝２．１７×１０−４、インターフェースにおけるＣｕＳとポリマーの濃度[Polymer]０＝[ＣｕＳ]０＝１０２３／ｃｍ３、ポリマーの膜厚ｄ＝５×１０−５ｃｍ（０．５μｍ）、Ｃｕｓ層の膜厚ｄＣｕＳ＝５×１０−７ｃｍ（０．００５μｍ）である。６つの一般的な事例が、本発明の一態様に従って有機メモリセルの電気的なオペレーションを表すために計算される。
【００８５】
図１４は、本発明の一態様に従ったＣｕＳと有機ポリマーインターフェースの距離関数として例示的なメモリセルの電荷キャリア搬送１４０２のグラフ１４００を表す。電荷キャリア濃度７１０２は、インターフェースからの距離関数（χ）の減少を示す。グラフ１４００では、外部の電圧Ｖ＝０で電流Ｊ＝０であると仮定する。電荷キャリア濃度１４０２は、電場が一定であるとの仮定で式（６）を用いて導出される。しかし、図示されるポイントは、電場が一定であるという仮定からは独立したものである。
【００８６】
図１５を参照すると、本発明の一態様に従って表される例示的な有機メモリセルについて電荷キャリア搬送を表すもう１つのグラフ１５００が示される。このグラフ１５００について、パラメータは、以下のように、順方向電圧＝０．１２Ｖ及び電流フラックスＪ＝０であると設定される。ＣｕＳ末端は、他の末端（有機ポリマー）より比較的高電圧を有する。これが、電荷キャリアがＣｕＳ層から離れるように駆動し、χ関数の増加を有する電荷キャリア濃度につながる。最も低濃度ｐ（０）においてさえ、この事例に関して小さな値ではない（例、この事例に関する値が３．３２×１０１９／ｃｍ３であるとして図１５に示される）。これは、順方向電圧が印加されるとき、ポリマーが如何にして良好な導電体であることを説明するものである。この場合もやはり、定電界モデルの式（６）がプロットにおいて用いられる。示される複数の点は、定電界仮定から独立している。
【００８７】
図１６は、本発明の一態様に従ってＣｕＳ及び有機ポリマーインターフェースの距離関数として例示的なメモリセルの電荷キャリア搬送１６０２を示す更なるもう１つのグラフ１６００を表す。このグラムに関して、パラメータは、逆電圧＝０．２８Ｖ、及び電流フラックスＪ＝０であるように設定される。逆電圧によって、電荷キャリアはＣｕＳポリマーインターフェースにおいて濃縮され、インターフェースから離れたときに低濃度に素早く降下する。これは、メモリセルが高逆電圧が印加されたとき、如何にして非導電性になるかを説明する。この場合もやはり、グラフについて定電界モデルを利用する式は式（６）である。示される点は、この仮定から独立している。
【００８８】
図１７に、本発明の一態様に従って距離関数として例示的なメモリセルの電荷キャリア搬送１７０２を表すもう１つのグラフが示される。このグラフ１７００に関して、パラメータは、以下のように設定される。順電圧＝０．５２Ｖ及び電流フラックスＪ＞０（ＰＪ＝１０１８／ｃｍ３）である。電流フラックスＪ＞０であるとき、順電圧が電荷キャリアをＣｕＳインターフェースから離すように駆動するので、電荷キャリアはなお増加するχ関数である。一つ重要な点は最も低濃度ｐ（χ）はインターフェースにおいてである。
【００８９】
図１８は、例示的なメモリセルのインターフェース２１０２において、順電圧Ｖの関数として電荷キャリア濃度の更なるもう１つのグラフ１８００を表す。このグラフに関して、パラメータは、Ｊ＞０（ＰＪ＝１０１８／ｃｍ３）と設定され、定電界モデルを仮定する。従って、Ｖ（χ）は、線形関数として記載される。このモデルは、セルにおいて定電界であることを仮定する。このモデルは、ポリマーの拡散定数が小さく、絶え間ない電気抵抗があるとき利用可能である。このモデルによって、インターフェースにおける電荷キャリア濃度は、電圧関数として導出される。ｐo（Ｖ）は、順電圧が十分に高く、電流がインターフェースにおいて電荷注入はなく電荷キャリアによってコントロールされるとき、定電圧である傾向がある。そのような場合、ｐ（０）は、以下のように書き直され得る。
【数３】
0004708793.tif 000004
この式（１０）は、限定値ｐ（０）がＣｕＳ層とポリマー層間の膜厚比の増加関数であることを示す。
【００９０】
図１９に、本発明の一態様に従って例示的なメモリセルのインターフェース１９０２における順電圧Ｖの関数として電荷キャリア濃度を表すもう１つのグラフ１９００が示される。このグラフ１９００に関して、ｐ（０）は順電圧の関数であり、電流Ｊは、＞０であるか否かの何れであり得、ステップポテンシャル関数モデルである。このモデルは、このステップ関数によって記載され得る電圧Ｖ（χ）関数を仮定する。このモデルは、ポリマーの拡散定数がかなり大きいとき、利用可能である。従って、セルにおける電気抵抗は、わずかなものである。このモデルによって、インターフェースにおける電荷キャリア濃度が、電圧の関数として導出される。図１９は、ｐ０（Ｖ）順電圧が十分に高くなった後、ゼロになる傾向があることに注目される。インターフェースにおける電荷キャリアが電流フラックスをコントロールするとき、この値が電圧関数になる。このゼロ制限ビヘイビアは、リアクション（１）によって設定されたインターフェース境界制限に起因する。基本的に、インターフェースから他の末端への高速の電荷キャリア搬送は、供給制限に達する。それ故、限定ｐ（０）も又、以下のように書き直される。
【数４】
0004708793.tif 000005
この場合もやはり、ｐ（０）は、ＣｕＳ層とポリマー層間の膜厚比の増加関数である。
【００９１】
上述に論じられたことに関して、制限フラックスがポリマーであるとき、測定されたフラックスが電荷キャリア移動によって判断されることに注目することは重要である。定電界仮定状況下では、電荷キャリア濃度を記載するための関数は、ｐ（χ）である。セルにおける最低濃度はインターフェースにおいてであるので、ポリマーが制限フラックスを判断するとき、ｐＪ＝ｐ（０）が満たされる。この状況は、結果として定数ｐ（χ）になる。これは、式（５）におけるフラックスに対する拡散寄与がゼロであることを意味する。ステップポテンシャル仮定において、もう１つの関数が電荷キャリア濃度ｐ（χ）を記載するするために利用される。最初の電荷キャリア濃度ｐ（０）は、他の領域よりも比較的実質的に小さい。従って、Ｊはなお、ｐ（０）によって判断される。注目すべき他の点は、境界状況に関する。半導体とは違って、これはインターフェースにおける濃度でのみ利用可能であって、全てにおいてということではない。この境界条件は、セルにおいて生成された電荷キャリアの総量を制限する。
【００９２】
上述した式[式（１）〜（７）]と図１６〜図１９は、ポリマーメモリセルのモデルビヘイビアを記載し、表す。このモデルは測定されたデータを説明するために利用され得るし、ＣｕＳだけではなく、他の材料にも利用され得る。加えて、モデルは、如何にして保持時間と応答時間を改善し、トランジスタのような他のデバイスを設計するかを考えるために利用され得る。更に、モデルは、導電性レベル（例、状態を設定）を設定し、導電性レベルをリードし、導電性レベルを消去する様々な閾電圧を発展させるために利用され得、従って、ライティング、あるいはプログラミング、リーディング、及び消去するためのメモリセルオペレーションを実行するのである。
【００９３】
上記されたことは、本発明の１又はそれ以上の実施形態である。当然、本発明を説明する目的で考えられる全てのコンポーネントの組み合わせあるいは方法を記載することは、不可能である。しかし、当業者であれば、本発明の多くの更なる組み合わせあるいは置換が可能であることを理解されよう。従って、本発明は、そうした全ての代替例、修正及び改変が添付の請求項の趣旨の範囲であり、包含されることを意図している。加えて、本発明の特定的なフィーチャが幾つかの実装の１つのみに関連して開示された一方で、本発明のそのようなフィーチャが全てのあるいは特定的な実施に関して要請され、有利であるように１又はそれ以上の他の実装に組み合わされ得る。更に、明細書と請求項に用いられている用語“含む：includes”の範囲は、“包含する：comprising”とある部分同様の意味に含まれることを意図している。本発明は、添付図面を例として表される。
【図面の簡単な説明】
【００９４】
【図１】本発明の１あるいはそれ以上の態様に従って上にメモリセルが形成され得るを表すウェーハ部分の断面図である。
【図２】本発明の１あるいはそれ以上の態様に従って上にメモリセルが形成され得るを表すウェーハ部分のもう１つの断面図である。
【図３】本発明の１あるいはそれ以上の態様に従って、セルで構成され得るメモリセルのアレイ部分を表す断面図である。
【図４】本発明の１あるいはそれ以上の態様に従って、硫化銅がメモリセルを導電層上に形成するためにデポジットされ得る（ＩＬＤによって囲まれる）導電層部分を表す断面図である。
【図５】本発明の１あるいはそれ以上の態様に従って、硫化銅がプラズマ化学蒸着デポジション（ＰＥＣＶＤ）を通じてメモリセルを導電層上に形成するためにデポジットされた（ＩＬＤによって囲まれる）導電層部分を表す断面図である。
【図６】本発明の１あるいはそれ以上の態様に従って、硫化銅がメモリセルを導電層上に形成するためにデポジットされ得る（ＩＬＤによって囲まれる）導電層部分を表すもう１つの断面図である。
【図７】本発明の１あるいはそれ以上の態様に従って、硫化銅がプラズマ化学蒸着デポジション（ＰＥＣＶＤ）を通じてメモリセルを導電層上に形成するためにデポジットされた（ＩＬＤによって囲まれる）導電層部分を表すもう１つの断面図である。
【図８】本発明の１あるいはそれ以上の態様に従って、１あるいはそれ以上のメモリセルを製造するために硫化銅を導電層にデポジットするためのシステムを表すブロック図である。
【図９】本発明の１あるいはそれ以上の態様に従って格子がマップされたウェーハの透視図である。
【図１０】本発明の１あるいはそれ以上の態様に従って、ウェーハ上の格子マップされた位置において実行された測定のプロットの説明図である。
【図１１】本発明の１あるいはそれ以上の態様に従って、各格子マップされた位置において実行された測定の対応するエントリを含む表の説明図である。
【図１２】本発明の１あるいはそれ以上の態様に従って、１あるいはそれ以上のメモリセルの製造において、硫化銅を導電層にデポジットするための方法を表すフロー図である。
【図１３】本発明の１あるいはそれ以上の態様に従って、導電性を容易にする層とポリマー層間のインターフェース上の真性電界の効果を表すグラフである。
【図１４】本発明の１あるいはそれ以上の態様に従って、例示的なメモリセルの電荷キャリア配電を表すグラフである。
【図１５】本発明の１あるいはそれ以上の態様に従って、例示的なメモリセルの電荷キャリア配電を表すもう１つのグラフである。
【図１６】本発明の１あるいはそれ以上の態様に従って、例示的なメモリセルの電荷キャリア配電を表すグラフである。
【図１７】本発明の１あるいはそれ以上の態様に従って、例示的なメモリセルの電荷キャリア配電を表すグラフである。
【図１８】本発明の１あるいはそれ以上の態様に従って、インターフェースにおける例示的なメモリセルの電荷キャリア濃度を表すグラフである。
【図１９】本発明の１あるいはそれ以上の態様に従って、インターフェースにおける例示的なメモリセルの電荷キャリア濃度を表すもう１つのグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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