(57)【特許請求の範囲】
【請求項１】
半導体スイッチング素子と前記半導体スイッチング素子に逆並列接続される還流ダイオードとの並列接続体を２個直列接続してなる直列接続体と、前記並列接続体を２個直列接続した接続点がインバータ装置の出力端子に接続され、前記直列接続体を直流電源の正負極間に２個以上並列接続してなるインバータ装置において、
２以上の抵抗を並列接続してなる第１の抵抗群であり、かつインバータ装置の出力電流が流れる前記第１の抵抗群と、
インバータ装置の出力電流が前記第１の抵抗群を流れる際に前記並列接続された各抵抗の端子間に発生する各抵抗端子間電圧を増幅し、かつ各増幅値を加算して前記出力電流を検出する手段を備えたことを特徴とするインバータ装置。
【請求項２】
半導体スイッチング素子と前記半導体スイッチング素子に逆並列接続される還流ダイオードとの並列接続体を２個直列接続してなる直列接続体と、前記並列接続体を２個直列接続した接続点がインバータ装置の出力端子に接続され、前記直列接続体を直流電源の正負極間に２個以上並列接続してなるインバータ装置において、
前記直列接続体の前記接続点とインバータ装置の前記出力端子との間に挿入接続された第１の抵抗と、差動増幅器と、前記差動増幅器の負側入力端子と前記第１の抵抗の一方の側の端子との間に挿入接続された第４の抵抗と、前記差動増幅器の負側入力端子と出力端子との間に接続された第３の抵抗と、前記第１の抵抗のもう一方の側の端子と前記差動増幅器の正側入力端子との間に挿入接続された第２の抵抗と、基準電圧と、前記基準電圧と前記差動増幅器の正側入力端子との間に接続された第５の抵抗とからなる構成体と、前記構成体を２個以上有し、かつ各構成体中の第１の抵抗を互いに並列接続し、かつ各構成体中の差動増幅器各出力を加算する加算器とからなる電流検出手段を備えたことを特徴とするインバータ装置。
【請求項３】
半導体スイッチング素子と前記半導体スイッチング素子に逆並列接続される還流ダイオードとの並列接続体を２個直列接続してなる直列接続体と、前記並列接続体を２個直列接続した接続点がインバータ装置の出力端子に接続され、前記直列接続体を直流電源の正負極間に２個以上並列接続してなるインバータ装置において、
２以上の抵抗を並列接続してなる第１の抵抗群であり、かつ前記直列接続体の前記接続点とインバータ装置の出力端子との間に挿入接続された前記第１の抵抗群と、
インバータ装置の出力電流が前記第１の抵抗群を流れる際に前記並列接続された各抵抗の端子間に発生する各抵抗端子間電圧を増幅し、かつ各増幅値を加算して前記出力電流を検出する手段を備えたことを特徴とするインバータ装置。
【請求項４】
半導体スイッチング素子と前記半導体スイッチング素子に逆並列接続される還流ダイオードとの並列接続体を２個直列接続してなる直列接続体と、前記並列接続体を２個直列接続した接続点がインバータ装置の出力端子に接続され、前記直列接続体を直流電源の正負極間に２個以上並列接続してなるインバータ装置において、
２以上の抵抗を並列接続してなる第１の抵抗群であり、かつ２個以上並列接続された前記直列接続体と前記直流電源の負極端子との間に挿入接続された前記第１の抵抗群と、
インバータ装置の出力電流が前記第１の抵抗群を流れる際に前記並列接続された各抵抗の端子間に発生する各抵抗端子間電圧を増幅し、かつ各増幅値を加算して前記出力電流を検出する手段を備えたことを特徴とするインバータ装置。
【請求項５】
半導体スイッチング素子と前記半導体スイッチング素子に逆並列接続される還流ダイオードとの並列接続体を２個直列接続してなる直列接続体と、前記並列接続体を２個直列接続した接続点がインバータ装置の出力端子に接続され、前記直列接続体を直流電源の正負極間に２個以上並列接続してなるインバータ装置において、
２以上の抵抗を並列接続してなる第１の抵抗群であり、かつ２個以上並列接続された前記直列接続体と前記直流電源の正極側端子との間に挿入接続された前記第１の抵抗群と、
インバータ装置の出力電流が前記第１の抵抗群を流れる際に前記並列接続された各抵抗の端子間に発生する各抵抗端子間電圧を増幅し、かつ各増幅値を加算して前記出力電流を検出する手段を備えたことを特徴とするインバータ装置。
【請求項６】
前記各直列接続体を構成する負極側並列接続体である半導体スイッチング素子および還流ダイオードと前記第１の抵抗群との接続点において還流ダイオードのみその接続を切り放し前記直流電源の負極側端子に接続したことを特徴とする請求項４記載のインバータ装置。
【請求項７】
前記第１の抵抗群を構成する並列接続された各抵抗は、電流を導通させる端子対と電圧信号を取り出す端子対とをもつ４端子構造一体型の抵抗である請求項１ないし請求項６記載のインバータ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はインバータ装置の電流検出器に関するものであり、かつ被検出電流の流れる抵抗端子間電圧により電流検出を行う小型軽量のインバータ装置に関するものである。
【０００２】
【従来の技術】
図１１は特開平１０―１２３１８４による従来例である電流検出回路を示したものである。
図１１による従来例においては、第１のオペアンプＯＰ１の出力端子が第２のオペアンプＯＰ２の非反転入力端子に接続されているとともに、オペアンプＯＰ２の帰還回路には高耐圧のＰチャネルＭＯＳＦＥＴのゲート・ソースが直列に接続されている。また、オペアンプＯＰ１、ＯＰ２の駆動電源である正電源Ｖ＋の正極とＰチャネルＭＯＳＦＥＴのソースとの間には、抵抗Ｒ１０６が接続されている。なおＰチャネルＭＯＳＦＥＴのドレインとインバータの主回路直流電源の負極Ｎとの間には、前記同様に検出抵抗Ｒ１０７が接続されている。
この回路において、シャント抵抗Ｒｓの電圧はオペアンプＯＰ１により増幅され、そのオペアンプ出力電圧Ｖ１０５がオペアンプＯＰ２に入力される。オペアンプＯＰ２はボルテージフォロワであるため、抵抗Ｒ１０６に印加される電圧Ｖ１０６が次の数式で示される一定値になるようにＰチャネルＭＯＳＦＥＴのゲート電圧を調整する。
Ｖ１０６＝Ｒ１０６×ｉ１０２＝(Ｖ+)−Ｖ１０５
このとき、抵抗Ｒ１０７はＭＯＳＦＥＴを介して抵抗Ｒ１０６と直列に接続されているため、抵抗Ｒ１０７にも抵抗Ｒ１０６と同じ電流ｉ１０２が流れることとなり、その結果として相電流の検出電圧Ｖ１０４はＶ１０６と等しくなる。
つまりこの回路では相電流の検出電圧Ｖ１０４が、オペアンプＯＰ２によって以下の数式で示される一定値となるように調整されることとなり、このＶ１０４から逆算してＶ１０５が検出できることとなり、いいかえれば相電流が検出できることとなる。
Ｖ１０４（＝Ｖ１０６）＝Ｒ１０６×ｉ１０２＝(Ｖ+)−Ｖ１０５
またＩＧＢＴトランジスタＴ１およびＴ２のスイッチング動作に伴って抵抗Ｒ１０６と抵抗Ｒ１０７との間に発生する高電圧を、ＰチャネルパワーＭＯＳＦＥＴのドレイン・ソース間電圧として吸収することで、高電圧側からの電圧信号Ｖ１０５についてのアナログ電圧信号伝送を実現している。
【０００３】
【発明が解決しようとする課題】
図１１に示す従来例ではシャント抵抗Ｒｓにおいては、出力電流にシャント抵抗Ｒｓの抵抗端子間電圧を乗じた熱ロスが発生する。
このためインバータ装置の電力容量増加に伴い定格出力電流が大きくなれば同一の抵抗端子間電圧を得ようとした場合、シャント抵抗Ｒｓで発生する熱ロスが増加するので抵抗サイズを大型化する必要があり、インバータ装置小型化のネックとなる。
またシャント抵抗Ｒｓの抵抗値を十分小さくして抵抗の小型化を図れば抵抗端子間電圧が大きく低下するため、抵抗端子間電圧増幅用オペアンプの入力オフセットや入力バイアス電流等の影響で電流検出誤差が大きくなるという問題がある。
また小型抵抗を並列接続して抵抗全体の放熱面積を増やし全体抵抗値をも下げれば、抵抗端子間電圧をある程度小さくするだけで抵抗の小型化を図ることはできる。しかしこの場合にも検出電圧が小さくなった分だけ前記同様に検出誤差の影響は大きくなり、また並列接続ゆえに各抵抗を相互につなぐパターン抵抗分の影響が生じ検出誤差がさらに増加してしまうという問題もある。
本発明は、このような問題点を解決するためになされたものであり、大きな被検出電流に対しても誤差の少ない、しかも超小型の電流検出器を備えた超小型のインバータ装置を提供することにある。
【０００４】
【課題を解決するための手段】
上記問題を解決するため本発明は請求項１記載のように、半導体スイッチング素子と前記半導体スイッチング素子に逆並列接続される還流ダイオードとの並列接続体を２個直列接続してなる直列接続体と、前記並列接続体を2個直列接続した接続点がインバータ装置の出力端子に接続され、前記直列接続体を直流電源の正負極間に２個以上並列接続してなるインバータ装置において、２以上の抵抗を並列接続してなる第１の抵抗群であり、かつインバータ装置の出力電流が流れる前記第１の抵抗群と、インバータ装置の出力電流が前記第１の抵抗群を流れる際に前記並列接続された各抵抗の端子間に発生する各抵抗端子間電圧を増幅し、かつ各増幅値を加算して前記出力電流を検出する手段を備えたことを特徴とする。
【０００５】
また請求項２記載のように、半導体スイッチング素子と前記半導体スイッチング素子に逆並列接続される還流ダイオードとの並列接続体を２個直列接続してなる直列接続体と、前記並列接続体を2個直列接続した接続点がインバータ装置の出力端子に接続され、前記直列接続体を直流電源の正負極間に２個以上並列接続してなるインバータ装置において、前記直列接続体の前記接続点とインバータ装置の前記出力端子との間に挿入接続された第１の抵抗と、差動増幅器と、前記差動増幅器の負側入力端子と前記第１の抵抗の一方の側の端子との間に挿入接続された第４の抵抗と、前記差動増幅器の負側入力端子と出力端子との間に接続された第３の抵抗と、前記第１の抵抗のもう一方の側の端子と前記差動増幅器の正側入力端子との間に挿入接続された第２の抵抗と、基準電圧と、前記基準電圧と前記差動増幅器の正側入力端子との間に接続された第５の抵抗とからなる構成体と、前記構成体を２個以上有し、かつ各構成体中の第１の抵抗を互いに並列接続し、かつ各構成体中の差動増幅器各出力を加算する加算器とからなる電流検出手段を備えたことを特徴とする。
【０００６】
また請求項３記載のように、半導体スイッチング素子と前記半導体スイッチング素子に逆並列接続される還流ダイオードとの並列接続体を２個直列接続してなる直列接続体と、前記並列接続体を2個直列接続した接続点がインバータ装置の出力端子に接続され、前記直列接続体を直流電源の正負極間に２個以上並列接続してなるインバータ装置において、２以上の抵抗を並列接続してなる第１の抵抗群であり、かつ前記直列接続体の前記接続点とインバータ装置の出力端子との間に挿入接続された前記第１の抵抗群と、インバータ装置の出力電流が前記第１の抵抗群を流れる際に前記並列接続された各抵抗の端子間に発生する各抵抗端子間電圧を増幅し、かつ各増幅値を加算して前記出力電流を検出する手段を備えたことを特徴とする。
【０００７】
また請求項４記載のように、半導体スイッチング素子と前記半導体スイッチング素子に逆並列接続される還流ダイオードとの並列接続体を２個直列接続してなる直列接続体と、前記並列接続体を２個直列接続した接続点がインバータ装置の出力端子に接続され、前記直列接続体を直流電源の正負極間に２個以上並列接続してなるインバータ装置において、２以上の抵抗を並列接続してなる第１の抵抗群であり、かつ２個以上並列接続された前記直列接続体と前記直流電源の負極端子との間に挿入接続された前記第１の抵抗群と、インバータ装置の出力電流が前記第１の抵抗群を流れる際に前記並列接続された各抵抗の端子間に発生する各抵抗端子間電圧を増幅し、かつ各増幅値を加算して前記出力電流を検出する手段を備えたことを特徴とする。
また請求項５記載のように、半導体スイッチング素子と前記半導体スイッチング素子に逆並列接続される還流ダイオードとの並列接続体を２個直列接続してなる直列接続体と、前記並列接続体を２個直列接続した接続点がインバータ装置の出力端子に接続され、前記直列接続体を直流電源の正負極間に２個以上並列接続してなるインバータ装置において、２以上の抵抗を並列接続してなる第１の抵抗群であり、かつ２個以上並列接続された前記直列接続体と前記直流電源の正極側端子との間に挿入接続された前記第１の抵抗群と、インバータ装置の出力電流が前記第１の抵抗群を流れる際に前記並列接続された各抵抗の端子間に発生する各抵抗端子間電圧を増幅し、かつ各増幅値を加算して前記出力電流を検出する手段を備えたことを特徴とする。
また請求項６記載のように、前記インバータ装置において、２個以上並列接続された前記直列接続体と前記直流電源の負極側端子との間に前記第１の抵抗群を挿入接続し、かつ前記各直列接続体を構成する負極側並列接続体である半導体スイッチング素子および還流ダイオードと前記第１の抵抗群との接続点において還流ダイオードのみその接続を切り放し前記直流電源の負極側端子に接続したことを特徴とする。また請求項７のように、前記第１の抵抗群が電流を導通させる端子対と電圧信号を取り出す端子対とをもつ４端子構造一体型の抵抗としたことを特徴とする。
【０００８】
請求項１記載の構成において、インバータ装置の被検出電流は全て並列接続された第１の抵抗群を流れることとなる。ここで第１の抵抗群を構成する各抵抗はいずれも小型であり、そのために抵抗値も小さい。また一般的には全て同一抵抗が使用されている。各抵抗はプリント基板上に実装され、これら各抵抗の両側端子はプリント基板上の銅パターンにより同極側端子どうしがそれぞれ相互接続されている。銅パターンは小さなインピーダンスを有するが、第１の抵抗群の各抵抗値が小さいので前記銅パターンによるインピーダンスの影響は相対的に大きくなり検出誤差も増加する。
この影響を無くそうとすれば一般的には抵抗端子から直接に端子間電圧を検出すればよいのだが、複数抵抗が並列接続された場合では全抵抗の全体共通の直接端子というものは存在しないので抵抗端子から直接に端子間電圧を検出することはできず、従って検出した抵抗端子間電圧には必ず銅パターンによるインピーダンスの影響が含まれてしまうこととなる。
【０００９】
ところが請求項１記載の構成では並列接続された第１の抵抗群につき、各抵抗ごとにその端子から直接に端子間電圧を検出している。従って検出された抵抗端子間電圧には銅パターンによるインピーダンスの影響が含まれることはない。
例えば並列接続された第１の抵抗群が３個の抵抗による並列接続の場合、図７で示すように銅パターンによるインピーダンスの影響で各抵抗を流れる電流はそれぞれが異なった値となってしまう。ここで図８に示すように第１の抵抗群をそれぞれＲ１ａ，Ｒ１ｂ，Ｒ１ｃとし各抵抗を流れる電流をＩａ，Ｉｂ，Ｉｃとすると前記各抵抗の端子間電圧はＶａ（＝Ｒ１ａ×Ｉａ），Ｖｂ（＝Ｒ１ｂ×Ｉｂ），Ｖｃ（＝Ｒ１ｃ×Ｉｃ）となる。
【００１０】
またＲ１ａの両端子は第２の抵抗群の一つであるＲ２ａ，第４の抵抗群の一つであるＲ４ａを介してそれぞれ差動増幅器の正側入力端子および負側入力端子へと接続されており，同様にＲ１ｂの両端子はＲ２ｂ，Ｒ４ｂを介して，Ｒ１ｃの両端子はＲ２ｃ，Ｒ４ｃを介してそれぞれ差動増幅器の正負各入力端子に接続されている。また差動増幅器の正側入力端子は第５の抵抗Ｒ５を介して基準電圧となるグランドに接続され、負側入力端子は第３の抵抗Ｒ３を介して差動増幅器出力端子に接続されている。そしてＲ２ａ，Ｒ２ｂ，Ｒ２ｃ，Ｒ４ａ，Ｒ４ｂ，Ｒ４ｃは全て等しい抵抗値としており、またＲ３とＲ５の抵抗値も等しくしている。
Ｒ１ａとＲ２ａとの接続点では銅パターンのインピーダンスによりコモンモード電圧Ｖｃａが発生し、Ｒ１ａとＲ４ａとの接続点ではこのＶｃａに抵抗端子間電圧Ｖａを加えた電圧（Ｖｃａ＋Ｖａ）が発生している。同様にＲ１ｂとＲ２ｂとの接続点ではコモンモード電圧Ｖｃｂが発生し、Ｒ１ｂとＲ４ｂとの接続点ではこのＶｃｂに抵抗端子間電圧Ｖｂを加えた電圧（Ｖｃｂ＋Ｖｂ）が発生し、同じくＲ１ｃとＲ２ｃとの接続点ではコモンモード電圧Ｖｃｃが発生し、Ｒ１ｃとＲ４ｃとの接続点ではこのＶｃｃに抵抗端子間電圧Ｖｃを加えた電圧（Ｖｃｃ＋Ｖｃ）が発生している。
【００１１】
ここで差動増幅器の正負両入力端子電圧は等しくなるが、この入力端子電圧をＶｉｎとすると、Ｒ３を流れる電流（Ｉ３）は
0004640559.tif 000002
となる。
【００１２】
この（１）式からわかるように、作動増幅器出力Ｖｏには銅パターンによるインピーダンスの影響をまったく含まない第１の抵抗群の端子間電圧のみが電圧増幅検出されることとなり、しかもその端子間電圧に関しては第１の抵抗群の全体並列抵抗値（＝Ｒ１ａ／３）に被検出電流を乗じた値ではなく、一つ相当の抵抗値（＝Ｒ１ａ）に被検出電流を乗じた端子間電圧となるので３倍もの端子間電圧を得ることが可能となる。従って銅パターンによる影響誤差がなく、また検出電圧も大きくとれるので差動増幅器の入力オフセット電圧等の影響をも低減した検出精度の高い電流検出器を構成することが可能となる。
【００１３】
請求項２記載の構成においても、インバータ装置の被検出電流は全て並列接続された第１の抵抗群を流れることになる。ここで第１の抵抗群を構成する各抵抗は前記同様いずれも小型であり、そのために抵抗値も小さい。また一般的には全て同一抵抗値となっている。また各抵抗はプリント基板上に実装され、これら各抵抗ごとにその両側端子と差動増幅器正負入力端子間には第２の抵抗および第４の抵抗がそれぞれ挿入接続されている。また各差動増幅器の正入力端子と基準電圧であるグランドとの間には第５の抵抗が接続され、各差動増幅器負入力端子と出力端子との間には第３の抵抗が接続されている。
ここで抵抗値において
Ｒ２＝Ｒ４
Ｒ３＝Ｒ５
とし第１の抵抗群のうち例えば抵抗Ｒ１ａを流れる電流をＩａとすれば、当該差動増幅器出力電圧（Ｖｏａ）は、
Ｖｏａ＝−Ｒ１ａ×Ｉａ×Ｒ３／Ｒ４
となる。そしてこのような構成が第１の抵抗群の各抵抗ごとにあり、各抵抗ごとに上記のような差動増幅器出力電圧を得られるので、これらを加算器により全て加え合わせればその出力であるＶｏは
0004640559.tif 000003
となり、請求項１記載の場合と同様に抵抗の小型化、銅パターンの影響の削除、大きな抵抗端子間電圧を得ることができる。
【００１４】
請求項３記載の構成においては、被検出電流が流れる第１の抵抗群を並列接続により構成し、この各抵抗端子間電圧を増幅して、増幅された各抵抗端子間電圧を加算器により全て加え合わせたその合計値から電流検出を行うことにより、銅パターンの影響の削除、大きな端子間電圧を得ることによる増幅器等に内在する検出誤差の低減、および抵抗の小型化とをあわせて実現することができる。請求項４および請求項５記載の構成は、請求項３記載の構成における電流検出器の挿入位置を変更しただけのものであり、その検出原理および作用効果は前記と同様である。
【００１５】
また請求項６記載の構成は、請求項４記載の構成における電流検出器の挿入位置において、かつ直流電源の負極側に接続された半導体スイッチング素子と還流ダイオードとの並列接続体においてその還流ダイオードの接続位置を変更したものである。この構成は請求項４または請求項５記載の構成に比べ、インバータ装置の出力電力が小さい場合でも、第１の抵抗群を流れる被検出電流の導通時間幅を十分に確保できるという効果がある。また請求項１ないし請求項６記載のいずれの構成においても並列接続された第１の抵抗群の各抵抗に関し、被検出電流が流れる電流端子部と被検出電圧出力部とを別々に備えた４端子構造の抵抗（図９および図１０）を使用することで、抵抗をプリント基板に実装する際に電流端子部の半田接続で発生する誤差電圧の影響をも削除した検出誤差の極めて少ない電流検出器を構成できるという効果も期待できる。
【００１６】
【発明の実施の形態】
以下、本発明の第１の実施例を図１に基づいて説明する。１は商用交流電源、２〜７は全波整流ブリッジを構成する整流用ダイオード、８〜１３はインバータ主回路を構成するＩＧＢＴトランジスタ、１４〜１９は各ＩＧＢＴトランジスタ素子に逆並列接続される還流ダイオード、２０はＵ相電流を検出する電流検出器、２１はＶ相の電流検出器、２２はＷ相の電流検出器、２３はモータ、２４はオペアンプ、２５は直流電源、Ｒ１１、Ｒ１２、Ｒ１３はＵ相電流を分流する抵抗、Ｕ、Ｖ、Ｗはインバータ装置の各々の出力端子である。
次に動作を説明する。図１において、インバータのＵ相出力電流（以下これをＩｕとする）は抵抗値の小さい小型抵抗Ｒ１１、Ｒ１２，Ｒ１３を流れて外部負荷であるモータ２３へと供給される。この電流Ｉｕは、抵抗Ｒ１１、Ｒ１２，Ｒ１３とを分離分割して流れることとなるが、この各抵抗を流れる電流をそれぞれＩｕ１，Ｉｕ２，Ｉｕ３とすると各抵抗端子間にはこの電流に比例した端子間電圧がそれぞれに発生しており、また銅パターンによるインピーダンスの影響でコモンモード端子電圧Ｖｕ１，Ｖｕ２，Ｖｕ３もそれぞれ発生している。
従って、例えば抵抗Ｒ１１の両側端子では、それぞれにＶｕ１と（Ｖｕ１−Ｉｕ１×Ｒ１１）の端子電圧が発生していることとなる。
この端子電圧は抵抗Ｒ２１、抵抗Ｒ４１を介してそれぞれオペアンプ２４の正負入力端子に接続されている。同様に抵抗Ｒ１２の端子電圧は抵抗Ｒ２２、抵抗Ｒ４２を介して、抵抗Ｒ１３の端子電圧は抵抗Ｒ２３、抵抗Ｒ４３を介してそれぞれオペアンプ２４の正負入力端子に接続されている。
そして各抵抗の抵抗値を
Ｒ１１＝Ｒ１２＝Ｒ１３
Ｒ４１＝Ｒ４２＝Ｒ４３＝Ｒ２１＝Ｒ２２＝Ｒ２３
Ｒ３＝Ｒ５
に設定するとオペアンプ２４の出力電圧Ｖｕｏは
0004640559.tif 000004
となるので、このＶｕｏにはプリント基板の銅パターンによるインピーダンスの影響を含まない抵抗の端子間電圧のみが増幅抽出され、この値から被検出電流Ｉｕを高精度で検出することが可能となる。
【００１７】
次に本発明の第２の実施例を図２に基づいて説明する。図２において、インバータのＵ相出力電流（以下これをＩｕとする）は抵抗値の小さい小型抵抗Ｒ１１、抵抗Ｒ１２，抵抗Ｒ１３を流れて外部負荷であるモータ２３へと供給される。この電流Ｉｕは、抵抗Ｒ１１、Ｒ１２，Ｒ１３とを分離分割して流れることとなるが、この各抵抗を流れる電流をそれぞれＩｕ１，Ｉｕ２，Ｉｕ３とすると各抵抗端子間にはこの電流に比例した端子間電圧がそれぞれに発生しており、また銅パターンによるインピーダンスの影響でコモンモード端子電圧Ｖｕ１，Ｖｕ２，Ｖｕ３もそれぞれ発生している。
従って例えば抵抗Ｒ１１の両側端子では、各々にＶｕ１と（Ｖｕ１−Ｉｕ１×Ｒ１１）の端子電圧とが発生していることとなる。
この端子電圧は抵抗Ｒ２１、抵抗Ｒ４１を介してそれぞれオペアンプ２６の正負入力端子に接続されている。同様に抵抗Ｒ１２の端子電圧は抵抗Ｒ２２、抵抗Ｒ４２を介してそれぞれオペアンプ２７の正負入力端子に、抵抗Ｒ１３の端子電圧は抵抗Ｒ２３、抵抗Ｒ４３を介してそれぞれオペアンプ２８の正負入力端子に接続されている。
【００１８】
そして各抵抗の抵抗値を
Ｒ１１＝Ｒ１２＝Ｒ１３
Ｒ４１＝Ｒ４２＝Ｒ４３＝Ｒ２１＝Ｒ２２＝Ｒ２３
Ｒ３１＝Ｒ３２＝Ｒ３３＝Ｒ５１＝Ｒ５２＝Ｒ５３
に設定するとオペアンプ２６、２７、２８の各出力電圧Ｖｏ１、Ｖｏ２，Ｖｏ３は
0004640559.tif 000005
となる。さらに
Ｒ６１＝Ｒ６２＝Ｒ６３
と設定することで，オペアンプ２９によりこれらＶｏ１，Ｖｏ２，Ｖｏ３とを加算しその出力電圧Ｖｕｏとして
0004640559.tif 000006
を得ることができる。
【００１９】
このＶｕｏにはプリント基板の銅パターン等による影響を含まない抵抗の端子間電圧のみが増幅抽出されることになり、しかも大きな端子間電圧を得ることができるので被検出電流Ｉｕを高精度で検出することが可能となる。
次に本発明の第３の実施例を図３に基づいて説明する。
これは第１の実施例である図１の構成に対し検出抵抗Ｒ１１，Ｒ１２，Ｒ１３の位置を直流電源の負極側に配置して被検出電流を変更しただけのものであり検出構成および効果は前記と同様である。
次に本発明の第４の実施例を図４に基づいて説明する。
これは第１の実施例である図１の構成に対し検出抵抗Ｒ１１，Ｒ１２，Ｒ１３の位置を直流電源の正極側に配置して被検出電流を変更しただけのものであり検出構成および効果は前記と同様である。
【００２０】
次に本発明の第５の実施例を図５に基づいて説明する。これは第２の実施例である図２の構成に対し検出抵抗Ｒ１１，Ｒ１２，Ｒ１３の位置を直流電源の負極側に配置して被検出電流を変更し、かつ加算器を第２の実施例におけるようなオペアンプではなくてＣＰＵ３０のＡ／Ｄ変換ポートからオペアンプ１、２、３の各出力電圧を取り込みＣＰＵ３０の内部で演算加算して電流検出を行う構成としている。
次に本発明の第６の実施例を図６に基づいて説明する。
これは第２の実施例である図２の構成に対し検出抵抗３１，３２，３３に４端子構造の抵抗（図９および図１０）を使用し、また検出抵抗３１、３２、３３の位置を直流電源の負極側に配置して被検出電流を変更し、かつ還流ダイオード１７、１８、１９のアノード側端子を直流電源の負極側に接続変更したものである。４端子構造の抵抗により、その電流端子部の半田接続で発生する当該部分のインピーダンスの影響を削除することができ、より精度の高い電流検出を行うことができる。またこの、電流を導通させる端子対と電圧信号を取り出す端子対とをもつ４端子構造一体型の抵抗は前記第１の実施例ないし第５の実施例においてもそのまま適用することが可能であり、この場合には前記同様にさらに精度の高い電流検出を行うことが可能となる。
【００２１】
【発明の効果】
以上述べたように本発明によれば、被検出大電流用の検出抵抗を並列接続された小型かつ抵抗値の小さな抵抗のみで構成でき、また検出用抵抗が並列接続でありながらプリント基板の銅パターンインピーダンスによる影響を含まない、従って抵抗の端子間電圧のみを増幅抽出でき、さらには小さな抵抗値でありながら大きな抵抗端子間電圧をも得ることができ、従って増幅器の入力オフセット電圧等の影響も低減できるという効果がある。すなわち大きな被検出電流に対しても誤差の少ない、しかも小型サイズの電流検出器を構成でき、超小型のインバータ装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるインバータ装置の電流検出器の構成図を示したもの
【図２】本発明の第２の実施例におけるインバータ装置の電流検出器の構成図を示したもの
【図３】本発明の第３の実施例におけるインバータ装置の電流検出器の構成図を示したもの
【図４】本発明の第４の実施例におけるインバータ装置の電流検出器の構成図を示したもの
【図５】本発明の第５の実施例におけるインバータ装置の電流検出器の構成図を示したもの
【図６】本発明の第６の実施例におけるインバータ装置の電流検出器の構成図を示したもの
【図７】第１の抵抗群を並列接続した際におけるプリント基板の銅パターンの影響を示したもの
【図８】請求項１記載の構成における本発明の作用効果の説明用構成図を示したもの
【図９】電流端子部と検出電圧出力部とを別々に備えた４端子構造による抵抗の外観図を示したもの
【図１０】４端子構造による抵抗の内部回路図を示したもの
【図１１】従来例におけるインバータ装置の電流検出器の構成図を示したもの
【符号の説明】
１  商用交流電源
２、３、４、５、６、７  整流用ダイオード
８、９、１０、１１、１２、１３  ＩＧＢＴトランジスタ
１４、１５、１６、１７、１８、１９  還流ダイオード
２０、２１、２２  電流検出器
２３  モータ
２４、２６、２７、２８、２９  オペアンプ
２５  直流電源
３０  ＣＰＵ
３１、３２、３３  ４端子構造の抵抗
Ｒ３、Ｒ５、Ｒ７、Ｒ８、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１Ｒ、Ｒ２２、Ｒ２３  抵抗
Ｒ３１、Ｒ３２、Ｒ３３、Ｒ４１、Ｒ４２、Ｒ４３、Ｒ５１、Ｒ５２、Ｒ５３、Ｒ６１、Ｒ６２、Ｒ６３  抵抗
Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ  並列接続された第１の抵抗群を構成する各抵抗
Ｒ２ａ、Ｒ４ａ、Ｒ２ｂ、Ｒ４ｂ、Ｒ２ｃ、Ｒ４ｃ  抵抗
Ｚａ０、Ｚｂ０、Ｚｃ０、Ｚａ１、Ｚｂ１、Ｚｃ１  プリント基板の銅パターンによるインピーダンス
Ｕ  インバータ装置のＵ相出力端子
Ｖ  インバータ装置のＶ相出力端子
Ｗ  インバータ装置のＷ相出力端子
Ｔ１、Ｔ２  ＩＧＢＴトランジスタ
Ｔ４、Ｔ５、Ｔ６  ＭＯＳＦＥＴ
Ｒ１０１、Ｒ１０２、Ｒ１０３、Ｒ１０４、Ｒ１０５、Ｒ１０６、Ｒ１０７  抵抗
Ｒｓ  シャント抵抗
ＧＤＵ１、ＧＤＵ２  ゲート駆動回路
ＯＰ１、ＯＰ２  オペアンプ
１０１  反転ゲート
１０２、１０３  制御電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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