(57)【特許請求の範囲】
【請求項１】
基板に形成されており、第１のゲートが入力信号を受け、第１のソースドレインの一方が第１の電源端子と接続され、前記第１のソースドレインの他方が内部ノードと接続された第１のトランジスタと、
前記基板に形成されており、第２のゲートが第２の電源端子と接続され、第２のソースドレインの一方が入出力ノードと接続され、前記第２のソースドレインの他方が前記内部ノードと接続された第２のトランジスタとを備え、
前記第２のトランジスタの基板電位は、電気的にフローティング状態にされていることを特徴とする入出力回路装置。
【請求項２】
前記第１のトランジスタの基板電位は、前記第１の電源端子と接続されていることを特徴とする請求項１に記載の入出力回路装置。
【請求項３】
前記基板には、前記第２のソースドレインが形成された第１導電型ウェルと、該第１導電型ウェルの周囲及びその下方を覆う第２導電型ウェルとが形成されていることを特徴とする請求項１又は２に記載の入出力回路装置。
【請求項４】
前記基板には、前記第２のソースドレインが形成された第１導電型ウェルと、該第１導電型ウェルの周囲及びその下方を覆う絶縁膜とが形成されていることを特徴とする請求項１又は２に記載の入出力回路装置。
【請求項５】
前記第１のソースドレイン及び第２のソースドレインの導電型はｎ型であり、
前記第１の電源端子には接地電圧が印加され、前記第２の電源端子には電源電圧が印加されることを特徴とする請求項１〜４のいずれか１項に記載の入出力回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力回路装置に関し、特に、所定の動作電圧（設計電圧）よりも高い電源電圧が供給される半導体装置と接続する入出力回路装置に関する。
【背景技術】
【０００２】
近年、相補型金属酸化物半導体（complementary metal-oxide-semiconductor:ＣＭＯＳ）デバイスの急激な小型化に伴なって、該ＣＭＯＳデバイスに供給される電源電圧の値が５Ｖから３．３Ｖへと低下してきている。
【０００３】
ところが、動作電圧の５Ｖから３．３Ｖへの変更が、複数の電子機器メーカーで一斉に行なわれることはない。また、他の半導体装置と接続されるすべての半導体装置に対してその動作電圧の変更を実施することは不可能である。このため、例えば、３．３Ｖの動作電圧を想定して設計された超大型集積回路（ＶＬＳＩ）装置は、従来の５Ｖの動作電圧で動作する他の半導体装置との間でインタフェース（接続）を取る必要が生じる。
【０００４】
動作電圧が３．３Ｖで設計された半導体装置と、動作電圧が５Ｖの半導体装置との間でインタフェースを取るには、動作電圧の電位差による悪影響を避けるための専用の入出力回路又は入出力装置が必要である。従って、動作電圧の電位差を吸収できる高耐圧の入出力回路が余分に必要となることから、コストも増大するという問題がある。
【０００５】
以下、従来例に係る入出力回路装置について図７を参照しながら説明する。図７に示すように、従来の入出力回路装置は、カスケード接続された２つのｎ型ＭＯＳトランジスタからなるプルダウントランジスタＱ１及びカスケードトランジスタＱ２により構成されている。
【０００６】
プルダウントランジスタＱ１は、ゲートが接地電圧ＶＳＳ（＝０Ｖ）又は電源電圧ＶＤＤ（＝３．３Ｖ）が入力される信号端子Ｖｎと接続され、ソースが接地され、ドレインが内部ノードＶｃと接続されている。カスケードトランジスタＱ２は、ゲートに電源電圧ＶＤＤが印加され、ソースドレインの一方が内部ノードＶｃと接続され、ソースドレインの他方が０Ｖ又は５Ｖが印加される入出力端子Ｖ０と接続されている。また、プルダウントランジスタＱ１及びカスケードトランジスタＱ２の各基板電位は接地されている。
【０００７】
プルダウントランジスタＱ１及びカスケードトランジスタＱ２は共に、通常は、ドレインソース間電圧が３．３Ｖ以下で動作するように設計されたトランジスタであるが、ここでは、各トランジスタＱ１、Ｑ２をカスケード接続することによって、入出力端子Ｖ０に印加される５Ｖの電圧を電位分割し、５Ｖの電圧を入力可能としている。
【特許文献１】特開平０５−２２７０１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の入出力回路装置は、入出力端子Ｖ０から入力された５Ｖの電圧をプルダウントランジスタＱ１及びカスケードトランジスタＱ２により電位分割する際に、以下のような問題が生じる。すなわち、トランジスタＱ１、Ｑ２の各ソースドレイン間電圧の値を各トランジスタＱ１、Ｑ２で均等とすると、内部ノードＶｃの電位は約２．５Ｖとなる。これにより、カスケードトランジスタＱ２のソース電圧が約２．５Ｖとなるため、基板バイアス電圧すなわち基板ソース間電圧が約２．５Ｖで印加されるようになる。その結果、カスケードトランジスタＱ２におけるホットキャリアに対する耐性が劣化して、入出力回路装置における信頼性寿命が大幅に低下する。
【０００９】
逆に、基板バイアス効果を小さくしようとすると、内部ノードＶｃの電位が低くなるように電位分割する必要があるが、そのようにすると、今度はカスケードトランジスタＱ２におけるソースドレイン間（内部ノードＶｃと入出力端子Ｖ０との間）の電位差が大きくなるため、やはりホットキャリアへの耐性が大幅に低下する。
【００１０】
本発明は、前記従来の問題を解決し、動作電圧が異なる半導体装置同士を接続する入出力回路装置を高電圧で且つ十分なホットキャリア耐性を持たせられるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記の目的を達成するため、本発明は、入出力回路装置を、プルダウントランジスタ（第１のトランジスタ）及びカスケードトランジスタ（第２のトランジスタ）における該カスケードトランジスタの基板電位をフローティング状態にするか又はトランジスタ同士の接続ノード（内部ノード）と同電位とする構成とする。
【００１２】
具体的に、本発明に係る第１の入出力回路装置は、基板に形成されており、第１のゲートが入力信号を受け、第１のソースドレインの一方が第１の電源端子と接続され、第１のソースドレインの他方が内部ノードと接続された第１のトランジスタと、基板に形成されており、第２のゲートが第２の電源端子と接続され、第２のソースドレインの一方が入出力ノードと接続され、第２のソースドレインの他方が内部ノードと接続された第２のトランジスタとを備え、第２のトランジスタの基板電位は、電気的にフローティング状態にされていることを特徴とする。
【００１３】
第１の入出力回路装置によると、第１のトランジスタが動作状態にある場合に、第２のトランジスタ及び第１のトランジスタの抵抗分割によって内部ノードの電位が上昇する。このとき、第２のトランジスタの基板電位がフローテイング状態にされているため、基板電位は、内部ノードとのカップリングによって該内部ノードの電位と共に上昇する。このため、第２のトランジスタにおける基板ソース間電圧の値が小さくなるので、ホットキャリア耐性の低下を抑制することができる。
【００１４】
本発明に係る第２の入出力回路装置は、基板に形成されており、第１のゲートが入力信号を受け、第１のソースドレインの一方が第１の電源端子と接続され、第１のソースドレインの他方が内部ノードと接続された第１のトランジスタと、基板に形成されており、第２のゲートが第２の電源端子と接続され、第２のソースドレインの一方が入出力ノードと接続され、第２のソースドレインの他方が内部ノードと接続された第２のトランジスタとを備え、第２のトランジスタの基板電位は、内部ノードと同電位にされていることを特徴とする。
【００１５】
第２の入出力回路装置によると、第１のトランジスタが動作状態である場合に、第２のトランジスタ及び第１のトランジスタの抵抗分割によって内部ノードの電位が上昇する。このとき、第２のトランジスタの基板電位が内部ノードと同電位にされているため、基板電位は、内部ノードの電位と共に上昇する。このため、第２のトランジスタにおける基板ソース間電圧の値が小さくなるので、ホットキャリア耐性の低下を抑制することができる。
【００１６】
第１又は第２の入出力回路装置において、第１のトランジスタの基板電位は、第１の電源端子と接続されていることが好ましい。
【００１７】
第１又は第２の入出力回路装置において、基板には、第２のソースドレインが形成された第１導電型ウェルと、該第１導電型ウェルの周囲及びその下方を覆う第２導電型ウェルとが形成されていることが好ましい。
【００１８】
第１又は第２の入出力回路装置において、基板には、第２のソースドレインが形成された第１導電型ウェルと、該第１導電型ウェルの周囲及びその下方を覆う絶縁膜とが形成されていることが好ましい。
【００１９】
第１又は第２の入出力回路装置において、第１のソースドレイン及び第２のソースドレインの導電型はｎ型であり、第１の電源端子には接地電圧が印加され、第２の電源端子には電源電圧が印加されることが好ましい。
【発明の効果】
【００２０】
本発明に係る入出力回路装置によると、カスケード接続される２つのトランジスタのうち入出力ノードと接続されるトランジスタ（第２のトランジスタ）における基板ソース間電圧の値が小さくなるため、高耐圧を維持したままホットキャリア耐性の低下を抑制することができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２２】
図１は本発明の第１の実施形態に係る入出力回路装置の回路構成を示している。図１に示すように、第１の実施形態に係る入出力回路装置１０は、カスケード接続された２つのｎ型ＭＯＳトランジスタからなり、第１のトランジスタとしてのプルダウントランジスタＱ１と、第２のトランジスタとしてのカスケードトランジスタＱ２とにより構成されている。
【００２３】
プルダウントランジスタＱ１は、ゲートが接地電圧ＶＳＳ（＝０Ｖ）又は電源電圧ＶＤＤ（＝３．３Ｖ）が入力される信号端子Ｖｎと接続され、ソースが接地され、ドレインが内部ノードＶｃと接続されている。カスケードトランジスタＱ２は、ゲートに電源電圧ＶＤＤが印加され、ソースドレインの一方が内部ノードＶｃと接続され、ソースドレインの他方が０Ｖ又は５Ｖが印加される入出力端子Ｖ０と接続されている。
【００２４】
第１の実施形態の特徴として、プルダウントランジスタＱ１の基板電位が接地され、一方、カスケードトランジスタＱ２の基板電位がフローティング（浮遊）状態とされている。この構成により、プルダウントランジスタＱ１のゲートにＶＤＤが印加されて、該プルダウントランジスタＱ１が駆動されると、入出力端子Ｖ０からカスケードトランジスタＱ２、内部ノードＶｃ及びプルダウントランジスタＱ１を通して電流が流れる。これにより、カスケードトランジスタＱ２及びプルダウントランジスタＱ１の抵抗分割によって、内部ノードＶｃの電位が上昇する。このとき、カスケードトランジスタＱ２の基板電位はフローティング状態とされているため、内部ノードＶｃとのカップリング（容量結合）によって、内部ノードＶｃの電位が上昇するのにつれて、カスケードトランジスタＱ２の基板電位も上昇する。その結果、カスケードトランジスタＱ２における基板ソース間電圧の値が小さくなるので、ホットキャリア耐性の低下を抑制することができる。
【００２５】
（第１構成例）
図２は本発明の第１の実施形態に係る入出力回路装置１０の第１構成例の断面構成を示している。図２に示すように、第１構成例に係る入出力回路装置１０は、プルダウントランジスタＱ１及びカスケードトランジスタＱ２が、例えばシリコン（Ｓｉ）からなる半導体基板１０１の上部に選択的に形成された素子分離膜１０２により区画された第１のｐ型ウェル１０３及び第２のｐ型ウェル１１３にそれぞれ形成されている。
【００２６】
プルダウントランジスタＱ１は、第１のｐ型ウェル１０３の上に形成されたゲート絶縁膜１０４及びゲート電極１０５と、第１のｐ型ウェル１０３の上部におけるゲート電極１０５の両側方に形成された高濃度のｎ型不純物拡散層であるソース拡散層１０６及びドレイン拡散層１０７とから構成されている。第１のｐ型ウェル１０３におけるソース拡散層１０６の外側の上部には、高濃度のｐ型不純物拡散層１０８が形成されており、該ｐ型不純物拡散層１０８を介して第１のｐ型ウェル１０３には基板電位として接地電圧ＶＳＳが印加されている。
【００２７】
カスケードトランジスタＱ２は、第２のｐ型ウェル１１３の上に形成されたゲート絶縁膜１１４及びゲート電極１１５と、第２のｐ型ウェル１１３の上部におけるゲート電極１１５の両側方に形成された高濃度のｎ型不純物拡散層であるソースドレイン拡散層１１６とから構成されている。第２のｐ型ウェル１１３の周囲及びその下側部分は、低濃度のｎ型不純物拡散層であるｎ型ウェル１１９により覆われており、該ｎ型ウェル１１９の外側の上部には、高濃度のｎ型不純物拡散層１２０が形成されており、該ｎ型不純物拡散層１２０を介してｎ型ウェル１１９には接地電圧ＶＳＳが印加されている。なお、ｎ型ウェル１１９に印加する電圧は必ずしも接地電圧ＶＳＳである必要はなく、レイアウト面積を縮小するためにｎ型ウェル中にｐ型ＭＯＳトランジスタを形成する場合には電源電圧ＶＤＤを印加してもよい。このｎ型ウェル１１９によって、第１のｐ型ウェル１０３及び第２のｐ型ウェル１１３同士は電気的に絶縁されている。
【００２８】
このように、第１構成例においては、カスケードトランジスタＱ２が形成された第２のｐ型ウェル１１３は、その周囲を素子分離膜１０２及びｎ型ウェル１１９により囲まれ且つその下側をｎ型ウェル１１９によって覆われており、さらに電気的にフローティング状態とされているため、本発明の第１の実施形態に係る入出力回路装置１０が実現される。
【００２９】
（第２構成例）
図３は本発明の第１の実施形態に係る入出力回路装置１０の第２構成例の断面構成を示している。図３に示すように、第２構成例に係る入出力回路装置１０は、プルダウントランジスタＱ１及びカスケードトランジスタＱ２が、いわゆるＳＯＩ（Silicon On Insulator）基板２０１の上部に選択的に形成された素子分離膜２０２により区画された第１のｐ型ウェル２０３及び第２のｐ型ウェル２１３にそれぞれ形成されている。ＳＯＩ基板２０１には、その主面から所定の深さで埋め込まれた絶縁層２０１ａが形成されている。
【００３０】
プルダウントランジスタＱ１は、第１のｐ型ウェル２０３の上に形成されたゲート絶縁膜２０４及びゲート電極２０５と、第１のｐ型ウェル２０３の上部におけるゲート電極２０５の両側方に形成された高濃度のｎ型不純物拡散層であるソース拡散層２０６及びドレイン拡散層２０７とから構成されている。第１のｐ型ウェル２０３におけるソース拡散層２０６の外側の上部には、高濃度のｐ型不純物拡散層２０８が形成されている。図示はしていないが、第１のｐ型ウェル２０３はいわゆるボディコンタクト構造により、ｐ型不純物拡散層２０８を介して基板電位としての接地電圧ＶＳＳが印加されている。
【００３１】
このように、ＳＯＩ基板２０１を用いる第２構成例の場合は、カスケードトランジスタＱ２が形成された第２のｐ型ウェル２１３は、周囲を素子分離膜２０２により囲まれ且つその下側を絶縁層２０１ａによって覆われており、さらに電気的にフローティング状態とされているため、本発明の第１の実施形態に係る入出力回路装置１０が実現される。
【００３２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００３３】
図４は本発明の第２の実施形態に係る入出力回路装置の回路構成を示している。図４に示すように、第２の実施形態に係る入出力回路装置２０は、カスケード接続された２つのｎ型ＭＯＳトランジスタからなり、第１のトランジスタとしてのプルダウントランジスタＱ１と、第２のトランジスタとしてのカスケードトランジスタＱ２とにより構成されている。
【００３４】
第２の実施形態に係る入出力回路装置２０は、プルダウントランジスタＱ１の基板電位が接地される一方、カスケードトランジスタＱ２の基板電位が内部ノードＶｃと同電位となるように接続されている点が第１の実施形態と異なる。なお、プルダウントランジスタＱ１の基板電位は、必ずしも接地される必要はない。
【００３５】
この構成により、プルダウントランジスタＱ１のゲートにＶＤＤが印加されて、該プルダウントランジスタＱ１が駆動されると、入出力端子Ｖ０からカスケードトランジスタＱ２、内部ノードＶｃ及びプルダウントランジスタＱ１を通して電流が流れる。これにより、カスケードトランジスタＱ２及びプルダウントランジスタＱ１の抵抗分割によって、内部ノードＶｃの電位が上昇する。このとき、カスケードトランジスタＱ２の基板電位が内部ノードＶｃと同電位とされているため、内部ノードＶｃの電位が上昇すると同時に、カスケードトランジスタＱ２の基板電位も上昇する。その結果、カスケードトランジスタＱ２における基板ソース間電圧の値が小さくなるので、ホットキャリア耐性の低下を抑制することができる。
【００３６】
（第１構成例）
図５は本発明の第２の実施形態に係る入出力回路装置２０の第１構成例の断面構成を示している。図５において、図２に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図５に示すように、第１構成例に係る入出力回路装置２０は、カスケードトランジスタＱ２における第２のｐ型ウェル１１３の外側の端部に高濃度のｐ型不純物拡散層１１８が形成されており、該ｐ型不純物拡散層１１８が内部ノードＶｃと接続されて、本発明の第２の実施形態に係る入出力回路装置２０が実現される。
【００３７】
（第２構成例）
図６は本発明の第２の実施形態に係る入出力回路装置２０の第２構成例の断面構成を示している。図６において、図３に示した構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。図６に示すように、第２構成例に係る入出力回路装置２０は、カスケードトランジスタＱ２における第２のｐ型ウェル２１３の外側の端部に高濃度のｐ型不純物拡散層２１８が形成されており、該ｐ型不純物拡散層２１８がいわゆるボディコンタクト構造によって内部ノードＶｃと接続されて、本発明の第２の実施形態に係る入出力回路装置２０が実現される。
【産業上の利用可能性】
【００３８】
本発明に係る入出力回路装置は、カスケード接続される２つのトランジスタのうち入出力ノードと接続されるトランジスタ（第２のトランジスタ）における基板ソース間電圧の値が小さくなるため、高耐圧を維持しながらホットキャリア耐性の低下を抑制することができ、所定の動作電圧（設計電圧）よりも高い電源電圧が供給される半導体装置と接続（インタフェース）する入出力回路装置等に有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係る入出力回路装置を示す回路図である。
【図２】本発明の第１の実施形態に係る入出力回路装置の第１構成例を示す断面図である。
【図３】本発明の第１の実施形態に係る入出力回路装置の第２構成例を示す断面図である。
【図４】本発明の第２の実施形態に係る入出力回路装置を示す回路図である。
【図５】本発明の第２の実施形態に係る入出力回路装置の第１構成例を示す断面図である。
【図６】本発明の第２の実施形態に係る入出力回路装置の第２構成例を示す断面図である。
【図７】従来例に係るＣＭＯＳデバイス用入出力回路装置を示す回路図である。
【符号の説明】
【００４０】
Ｑ１      プルダウントランジスタ（第１のトランジスタ）
Ｑ２      カスケードトランジスタ（第２のトランジスタ）
Ｖｎ      信号端子
Ｖｃ      内部ノード
Ｖ０      入出力端子
１０      入出力回路装置
２０      入出力回路装置
１０１    半導体基板
１０２    素子分離膜
１０３    第１のｐ型ウェル
１０４    ゲート絶縁膜
１０５    ゲート電極
１０６    ソース拡散層
１０７    ドレイン拡散層
１０８    ｐ型不純物拡散層
１１３    第２のｐ型ウェル
１１４    ゲート絶縁膜
１１５    ゲート電極
１１６    ソースドレイン拡散層
１１８    ｐ型不純物拡散層
１１９    ｎ型ウェル
２０１    ＳＯＩ基板
２０１ａ  絶縁層
２０２    素子分離膜
２０３    第１のｐ型ウェル
２０４    ゲート絶縁膜
２０５    ゲート電極
２０６    ソース拡散層
２０７    ドレイン拡散層
２０８    ｐ型不純物拡散層
２１３    第２のｐ型ウェル
２１４    ゲート絶縁膜
２１５    ゲート電極
２１６    ソースドレイン拡散層
２１８    ｐ型不純物拡散層
【図１】
0004787554.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004787554.tif 000008