(57)【特許請求の範囲】
【請求項１】
コイルと、
該コイルに通電することによって誘導電流が流れる誘導電流膜と、
半導体基板における平行に対向する一対の主端子との導通を、前記半導体基板上に配設された制御端子に印加する制御電圧によって制御し、前記一対の主端子は平行を保ったまま長く形成されており、該主端子が長く平行に対向する間を導通制御領域とし、この導通制御領域を被うように前記制御端子が形成されるとともに、前記導通制御領域の導通域の長さを、前記制御電圧の値によって変化させる導通制御手段を設け、前記導通制御領域の長さ方向に沿って形成した制御端子を抵抗体とすることで、前記導通制御領域の長さ方向に沿った制御電圧の分布を変化させて、前記導通制御手段としたスイッチング素子と、
を備えた可変インダクタにおいて、
前記誘導電流膜は、前記スイッチング素子の一対の主端子に電気的に接続され、かつ誘導電流が流れる経路中に切れ込みが設けられており、前記スイッチング素子の導通制御領域が前記切れ込みに位置するようにしたことを特徴とする可変インダクタ。
【請求項２】
コイルと、該コイルに通電することによって誘導電流が流れる誘導電流膜と、半導体基板における平行に対向する一対の主端子との導通を、前記半導体基板上に配設された制御端子に印加する制御電圧によって制御するスイッチング素子とを備えた可変インダクタにおいて、
前記スイッチング素子は、
前記一対の主端子は平行を保ったまま長く形成されており、該主端子が長く平行に対向する間を導通制御領域とし、この導通制御領域を被うように前記制御端子が形成されるとともに、
前記導通制御領域の導通域の長さを、前記制御電圧の値によって変化させる導通制御手段を設け、
前記制御電圧が前記半導体基板上に設けられた絶縁体を介して前記導通制御領域に印加される場合に、前記導通制御領域の長さ方向に沿って前記絶縁体の厚みを変化させることで、前記導通制御手段としており、
前記誘導電流膜は、前記スイッチング素子の一対の主端子に電気的に接続され、かつ誘導電流が流れる経路中に切れ込みが設けられており、前記スイッチング素子の導通制御領域が前記切れ込みに位置するようにしたことを特徴とする可変インダクタ。
【請求項３】
コイルと、該コイルに通電することによって誘導電流が流れる誘導電流膜と、半導体基板における平行に対向する一対の主端子との導通を、前記半導体基板上に配設された制御端子に印加する制御電圧によって制御するスイッチング素子とを備えた可変インダクタにおいて、
前記スイッチング素子は、
前記一対の主端子は平行を保ったまま長く形成されており、該主端子が長く平行に対向する間を導通制御領域とし、この導通制御領域を被うように前記制御端子が形成されるとともに、
前記導通制御領域の導通域の長さを、前記制御電圧の値によって変化させる導通制御手段を設け、
前記導通制御領域の長さ方向に沿って、該導通制御領域の前記半導体基板の不純物濃度を変化させることで、前記導通制御手段としており、
前記誘導電流膜は、前記スイッチング素子の一対の主端子に電気的に接続され、かつ誘導電流が流れる経路中に切れ込みが設けられており、前記スイッチング素子の導通制御領域が前記切れ込みに位置するようにしたことを特徴とする可変インダクタ。
【請求項４】
前記導通制御領域の長さ方向に沿って形成した制御端子を抵抗体とすることで、前記導通制御領域の長さ方向に沿った制御電圧の分布を変化させて、前記導通制御手段としたことを特徴とする請求項２又は３記載の可変インダクタ。
【請求項５】
請求項１〜４のいずれか一項に記載の可変インダクタを含むことを特徴とする電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変インダクタ及びこれを回路構成に組み入れた電子回路装置に関する。具体的には、スイッチングの導通域の長さの可変が可能な導通制御領域を具備するスイッチング素子を応用したインダクタンス値を可変可能な可変インダクタに関する。
【背景技術】
【０００２】
例えば、可変整合回路や可変フィルタ回路、あるいは可変周波数発振回路では、ＬＣ共振回路のインダクタンス値やキャパシタンス値を適切に変化させることによって、回路機能の可変動作を実現している。一般に、キャパシタンス値を変化させる場合には、可変容量ダイオードが用いられる。可変容量ダイオードは、半導体接合部の逆バイアス容量特性を利用するため、キャパシタンス値の連続的な変化が可能である。また、一般的な半導体プロセスを用いて形成できるため、低コスト化も実現できる。一方、インダクタンス値を変化させる有効な素子はなかなか見つけることが困難である。そのため、可変整合回路や可変フィルタ回路や可変周波数発振回路では、キャパシタンス値のみを変化させる場合が多い。しかし、インダクタンス値も変化できれば、回路の周波数変化範囲が広がり、従来、複数個の共振回路で実現していた回路機能を、少ない共振回路数で実現することが可能になり、回路の小型化を実現できる。このような理由から、連続的にインダクタンス値を変化できる可変インダクタが切望されている。
【０００３】
従来の可変インダクタとしては、例えば、以下の文献に開示されたものがある。特許文献１には、螺旋状インダクタの下部に開放端を持つループ状の配線層を複数個と、上記開放端を開放／短絡するスイッチとしての電界効果トランジスタと、螺旋状インダクタと配線層との間に絶縁膜とを設け、スイッチを開閉してインダクタンス値を可変するようにした可変インダクタが開示されている。特許文献２には、所定のインダクタンス値を有する第一のインダクタと、この第一のインダクタとの間で相互インダクタンスを持つように形成された所定のインダクタンス値を有する第二のインダクタと、第二のインダクタの端子間に接続された可変抵抗とを備えており、可変抵抗の抵抗値を連続的に変化させることにより、第一のインダクタの端子間のインダクタンス値を連続的に可変させるようにした可変インダクタが開示されている。
【特許文献１】特開平８−１６２３３１号公報
【特許文献２】特開２００４−１４０１６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、以上のような背景技術では、次のような不都合や課題がある。
（１）前記特許文献１の可変インダクタでは、インダクタンス値の変化がデジタル的で、連続的な変化ができない。そのため、精密な変化動作を実現できない。
（２）前記特許文献２の可変インダクタでは、インダクタンス値の連続変化が可能であるが、結合コイルに流れる誘導電流が抵抗素子で消費されるため、Ｑ値が大きく劣化してしまう。
【０００５】
以上の特許文献１及び２の背景技術の特長をまとめると、次の表１のようになる。
【表１】
0004652434.tif 000002
【０００６】
本発明は、以上の点に着目したもので、その目的は、Ｑ値の劣化を伴うことなく、インダクタンス値を所定の範囲で連続して変化させることができる可変インダクタを提供することである。他の目的は、前記可変インダクタを回路構成に組み入れた電子回路装置を提供することである。
【課題を解決するための手段】
【０００７】
前記目的を達成するため、本発明の可変インダクタは、コイルと、該コイルに通電することによって誘導電流が流れる誘導電流膜と、半導体基板における平行に対向する一対の主端子との導通を、前記半導体基板上に配設された制御端子に印加する制御電圧によって制御し、前記一対の主端子は平行を保ったまま長く形成されており、該主端子が長く平行に対向する間を導通制御領域とし、この導通制御領域を被うように前記制御端子が形成されるとともに、前記導通制御領域の導通域の長さを、前記制御電圧の値によって変化させる導通制御手段を設け、前記導通制御領域の長さ方向に沿って形成した制御端子を抵抗体とすることで、前記導通制御領域の長さ方向に沿った制御電圧の分布を変化させて、前記導通制御手段としたスイッチング素子と、を備えた可変インダクタにおいて、前記誘導電流膜は、前記スイッチング素子の一対の主端子に電気的に接続され、かつ誘導電流が流れる経路中に切れ込みが設けられており、前記スイッチング素子の導通制御領域が前記切れ込みに位置するようにしたことを特徴とする。
【０００８】
他の発明の可変インダクタは、コイルと、該コイルに通電することによって誘導電流が流れる誘導電流膜と、半導体基板における平行に対向する一対の主端子との導通を、前記半導体基板上に配設された制御端子に印加する制御電圧によって制御するスイッチング素子とを備えた可変インダクタにおいて、前記スイッチング素子は、前記一対の主端子は平行を保ったまま長く形成されており、該主端子が長く平行に対向する間を導通制御領域とし、この導通制御領域を被うように前記制御端子が形成されるとともに、前記導通制御領域の導通域の長さを、前記制御電圧の値によって変化させる導通制御手段を設け、前記制御電圧が前記半導体基板上に設けられた絶縁体を介して前記導通制御領域に印加される場合に、前記導通制御領域の長さ方向に沿って前記絶縁体の厚みを変化させることで、前記導通制御手段としており、前記誘導電流膜は、前記スイッチング素子の一対の主端子に電気的に接続され、かつ誘導電流が流れる経路中に切れ込みが設けられており、前記スイッチング素子の導通制御領域が前記切れ込みに位置するようにしたことを特徴とする。
【０００９】
更に他の発明の可変インダクタは、コイルと、該コイルに通電することによって誘導電流が流れる誘導電流膜と、半導体基板における平行に対向する一対の主端子との導通を、前記半導体基板上に配設された制御端子に印加する制御電圧によって制御するスイッチング素子と、を備えた可変インダクタにおいて、前記スイッチング素子は、前記一対の主端子は平行を保ったまま長く形成されており、該主端子が長く平行に対向する間を導通制御領域とし、この導通制御領域を被うように前記制御端子が形成されるとともに、前記導通制御領域の導通域の長さを、前記制御電圧の値によって変化させる導通制御手段を設け、前記導通制御領域の長さ方向に沿って、該導通制御領域の前記半導体基板の不純物濃度を変化させることで、前記導通制御手段としており、前記誘導電流膜は、前記スイッチング素子の一対の主端子に電気的に接続され、かつ誘導電流が流れる経路中に切れ込みが設けられており、前記スイッチング素子の導通制御領域が前記切れ込みに位置するようにしたことを特徴とする。
【００１０】
主要な形態の一つは、請求項２又は３記載の可変インダクタにおいて、前記導通制御領域の長さ方向に沿って形成した制御端子を抵抗体とすることで、前記導通制御領域の長さ方向に沿った制御電圧の分布を変化させて、前記導通制御手段としたことを特徴とする。本発明の電子回路装置は、前記可変インダクタを含む構成にしたものである。
【００１１】
本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭にする。
【発明の効果】
【００１２】
本発明によれば、スイッチングの長さを線もしくは面上で可変が可能なスイッチング素子の適用により、Ｑ値の劣化を伴うことなく、インダクタンス値を所定の範囲で連続して変化させることができる可変インダクタを提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。
【実施例１】
【００１４】
最初に、図１〜図３を参照しながら、本発明の実施例１について説明する。図１(A)は本実施例の可変インダクタの平面図，図１(B)は(A)の＃Ａ−＃Ａ線に沿って矢印方向に見た端面図，図１(C)は(A)の＃Ｂ−＃Ｂ線に沿って矢印方向に見た端面図である。
【００１５】
本発明の可変インダクタの構成を説明する。本発明の可変インダクタは、スイッチング素子部分とインダクタ部分とから構成されている。まず、スイッチング素子部分を説明すると、例えば、四角いシリコンの半導体基板１０(以下「基板１０」とする)は、インジウムあるいはボロン等の不純物がドーピングされてＰ型の半導体とされたものが使用されている。この基板の略中心から外周の一辺を二等分した部分に向かってチャネル間隔を決定する一対のＮ＋型半導体となるように、例えばリンを拡散した主端子２２，２４が設けられている。基板１０の表面は、ほぼ平面になっており、一方の主端子２２と他方の主端子２４との間の基板１０の上には、例えば、ＳｉＯ２からなる絶縁膜２８が、基板１０の外周から中心に向かうに従って薄くなるように、例えば、厚さ方向に傾斜を持たせたモールドを用いたナノインプリンティング工法で形成されている。
【００１６】
この絶縁膜２８の上面には、絶縁膜２８と同一の幅で、傾斜面を打ち消すように金属、例えば、アルミニウムからなる制御端子２６が、例えば、ホトレジスト加工法で形成されている。この制御端子２６には、電源３２から直流可変電圧がグランドとの間に印加されるようになっている。このような構成は、いわばゲート長の長い特殊なＮ−ＭＯＳ型ＦＥＴトランジスタ２０を構成することになる。なお、スイッチング素子は、Ｎ型半導体基板上に形成した特殊なゲート構成のＰ−ＭＯＳ型ＦＥＴと同様な構成でも実現が可能である。
【００１７】
一方の主端子２２と他方の主端子２４は、平行に形成されるとともに、どちらかがドレイン電極かソース電極となる。直流可変電圧を印加されることにより、一方の主端子２２と他方の主端子２４との間の基板１０中に、チャネル３０が形成される。チャネル３０は、印加される電圧の高低により長さが変化することになる。この作用により、導通制御領域が形成されスイッチング領域の長さを変化させることが可能になる。
【００１８】
続いて、インダクタ部分の構成の説明を行う。先に説明した制御端子２６及び絶縁膜２８の両脇における一方の主端子２２と他方の主端子２４の上面には、スイッチング素子部分とインダクタ部分とをそれぞれ接続するための接続導体４２，４４が、金属、例えば、アルミニウムで形成されている。これらの図の基板１０上には、図示を省略したが、例えば、ＳｉＯ２からなる絶縁層が、接続導体４２，４４の上面を露出するように形成されており、この絶縁層上に、誘導電流膜１２がホトレジスト加工技術により形成されている。誘導電流膜１２の材質は、導電率が高ければどのようなものでもよいが、例えば、銅などで形成される。
【００１９】
なお、誘導電流膜１２は，スイッチング素子部分の制御端子２６及び絶縁膜２８の両脇を含む長さに相当するスリット，すなわち、切れ込み１６が形成されている。接続導体４２，４４は、一方の主端子２２あるいは他方の主端子２４と、スイッチング素子部分の誘導電流膜１２の切れ込み１６のそれぞれの縁部部分と、を接続する役割を担うことになる。
【００２０】
更に、切れ込み１６部分の上面を含む誘導電流膜１２の上面には、露出表面を全て覆うように、例えば、ＳｉＯ２からなる絶縁層が形成されている。このように形成された絶縁層の上面には、例えば、２．７５ターンとなるような平面コイル１４（以下「コイル１４」とする）が中心部分に空間が形成されるように、ホトレジスト加工技術によって形成されている。コイル１４の材質は、導電率が高いものであればどうようなものであってもよいが、例えば、銅などで形成される。なお、コイル１４の周回端部の引き出し線分が、周回コイル線分と重なる部分は、当然のことではあるが絶縁層を形成した上で短絡させないように形成されている。
【００２１】
基本的な動作を説明すると、コイル１４に例えば、信号電流（高周波電流）が流れると、磁界が発生するが、この磁界は、コイル近傍に設置された誘導電流膜１２を貫く。すると、誘導電流膜１２に誘導電流が誘起されるようになり、誘導磁界が発生する。この誘導磁界は、コイル１４に発生した磁界を妨げる方向に発生する。この結果、全体として発生する磁界は減少し、インダクタンス値も減少する。このとき、インダクタンス値の減少量は、誘導電流膜１２に流れる誘導電流量に比例する。本発明は、誘導電流膜１２に流れる電流量を連続的に変化させるスイッチング素子と組み合わせることにより、コイル１４のインダクタンス値を、所定の範囲で連続的に変化させることができるという原理を適用した構成にある。
【００２２】
次に、本実施例では、誘導電流膜１２に流れる誘導電流を分断する方向に、切れ込み１６が形成されている。そして、この切れ込み１６に、前述したようにゲート長の長いＭＯＳ型トランジスタ２０が形成されている。ＭＯＳ型トランジスタ２０の一方の主端子２２は、接続導体４２を介して誘導電流膜１２の切れ込み１６の端部に接続しており、ＭＯＳ型トランジスタ２０の他方の主端子２４は、接続導体４４を介して誘導電流膜１２の切れ込み１６の縁部に接続されている。すなわち、誘導電流膜１２の切れ込み１６に沿って、ＭＯＳ型トランジスタ２０の主端子が接続された構成となっている。
【００２３】
主端子２２，２４間には、制御端子２６とグランドとの間に電圧が印加されたとき、チャネル３０が形成される。すなわち、切れ込み１６に沿ったチャネル３０が形成されるようになっている。このチャネル３０に対し、ＳｉＯ２などの酸化膜による絶縁膜２８を挟んで制御端子（ゲート）２６が対向しており、これらによりＭＯＳ型トランジスタ２０が構成されている。制御端子２６に印加する電圧により、主端子２２，２４間に形成されるチャネル３０を介して可変させることができ、所定の長さでＯＮ／ＯＦＦする。
【００２４】
ところで、本実施例では、上述した絶縁膜２８の厚みが、誘導電流膜１２の切れ込み１６に沿って傾斜している。本実施例では、絶縁膜２８は、図１(C)に示すように、誘導電流膜１２の外周側の端部で最も厚く、誘導電流膜１２の中心に向かうに従って薄くなるように形成されている。このため、チャネル３０のしきい値電圧が、その奥行位置（図１(C)の左右方向の位置）によって連続的に変化する。従って、制御端子２６に電源３２から所定の制御電圧（ゲート電圧）を印加したとすると、その制御電圧に対応するしきい値電圧の位置を境界として、チャネル３０のＯＮの領域，すなわち導通域と、ＯＦＦの領域が形成され、制御電圧を変化させることで、境界の位置，すなわち導通域の幅が変化する。図１(C)にはその様子が示されており、チャネル３０のＯＮ／ＯＦＦの境界は、制御電圧を変化させることで、矢印ＦＢで示す奥行方向に変動する。別言すれば、制御電圧を変化させることで、例えば、中央部分から周辺部に向かう導通域の長さを制御することができる。なお、制御端子２６とソース側になる主端子（制御電圧のマイナス側が接続される主端子）２２あるいは２４間との電圧で、主端子２２，２４間のチャネル３０の導電性を制御することができ、必要に応じて実施される。
【００２５】
次に、本実施例の全体の動作を説明する。ＭＯＳ型トランジスタ２０の制御端子２６に電源３２から制御電圧を印加すると、上述したように、制御電圧に見合った導通域が形成される。この導通域では、主端子２２，２４間が導通状態となる。このため、該導通域では、誘導電流膜１２の切れ込み１６が電気的に接続されるようになり、図１(B)に矢印ＦＡで示す方向（もしくはその逆方向）に誘導電流が流れるようになる。
【００２６】
この様子を平面で見ると、図２のようになる。ＭＯＳ型トランジスタ２０に印加する制御電圧が比較的低いときは、図２(A)に示すように、導通域の長さが短く、この部分を通って矢印ＦＡａ（もしくはその反対方向）で示すように誘導電流が流れる。ここで、ＭＯＳ型トランジスタ２０に印加する制御電圧を高くすると、図２(B)に示すように、導通域の長さが長くなり、この部分を通って矢印ＦＡｂ（もしくはその反対方向）で示すように誘導電流が流れるようになる。更に制御電圧を高くすると、図２(C)に矢印ＦＡｃで示すようになる。このように、ＭＯＳ型トランジスタ２０の制御電圧を変化させることで、誘導電流膜１２に流れる誘導電流の通路の長さが変化し、誘導電流量が増減する。しかも、この増減の程度は、ＭＯＳ型トランジスタ２０の制御電圧によって連続的に変化する。
【００２７】
一方、上述したように、誘導電流によって発生する誘導磁界、例えば矢印ＦＭｔの方向は、コイル１４への通電によって発生した磁界、例えば図１(B)の矢印ＦＭの方向を妨げる方向に発生してインダクタンス値が減少するが、このときのインダクタンス値の減少量は、誘導電流膜１２に流れる誘導電流量に比例する。
【００２８】
従って、本実施例によれば、ＭＯＳ型トランジスタ２０の制御電圧を変化させることで、コイル１４のインダクタンス値をある範囲内で連続的に変化させることができる。また、誘導電流量は、導通域の長さに対応しており、誘導電流が流れる経路の抵抗値を変化させているわけではないので、Ｑ値の劣化も良好に抑制することができる。更に、ＭＯＳ型トランジスタ２０によって誘導電流量を制御しており、ＭＥＭＳプロセスを用いることなく、一般的な半導体プロセスを用いて製作することができるので、コスト的にも有利である。
【００２９】
ここで、実施例１に示した発明の効果を確認するため、シミュレーションを試みた。まず、シミュレーションの想定試料の説明をする。Ｐ型シリコンの半導体基板１０は、一辺が３２０μｍの正方形で、厚みが３００μｍの形状であって、不純物としてインジウムがドーピングされており、１３５μｍの長さで３０μｍ幅のＮ＋半導体の一対の主端子が、２μｍ間隔で埋め込まれるように、リンがドーピングされ主端子２２，２４を形成している。これら主端子２２，２４の上面には、それぞれ約２μｍの厚さでアルミニウムからなる接続導体４２，４４を設け、その接続導体４２，４４を取り囲むＰ型シリコン基板１０の上面に、接続導体４２，４４と同じ厚みのＳｉＯ２酸化膜が形成されている。接続導体４２と４４との間にはＳｉＯ２で形成された絶縁膜２８が基板１０の周囲側の厚みが最大で２００ｎｍに形成され、中央に向かうにつれて厚みが薄くなるように形成されている。
【００３０】
この絶縁層２８の上面に重ねて形成され、基板１０の面からの高さが接続導体４２，４４と同じ平面になるように、アルミニウムからなる制御端子２６が形成されている。接続導体４２と４４を取り囲むように形成されているＳｉＯ２酸化膜の上面に、最外周の一辺が２２０μｍとなる四角形のアルミニウムからなる１μｍ厚みの誘導電流膜１２が形成されている。誘導電流膜１２の切れ込み１６は２０μｍの幅で、中央部分からの長さは０μｍ〜１１０μｍまでの任意の値にできるように想定した。
【００３１】
誘導電流膜１２の上面には、切れ込み１６に相当する部分を除き、約３μｍのＳｉＯ２酸化膜が形成されている。そして、このＳｉＯ２酸化膜の上面に、最外周が１７０μｍの四角形になる銅からなるコイル導体が厚み３μｍ、幅１０μｍ、コイル導体間隔が１０μｍで角型螺旋形状に中心に向かうように、２．７５ターン形成され、中央に７０μｍの空間が形成された形状の平面コイル１４を形成した。このコイル導体を被うように、ＳｉＯ２酸化膜が形成されている。コイル導体の最終端からＳｉＯ２酸化膜に開けられた孔から、コイル導体の引出導体が導出されている。
【００３２】
シミュレーションは、スイッチング素子部分の導通領域を０μｍ〜１１０μｍまでの任意の値をとることを可能とした。切れ込み１６の長さが０μｍのときは、図２(C)に示すように長さ全域にわたって導通領域になったと同様の状態を示し、誘導電流膜１２に切れ込みが存在しない状態で誘導電流ＦＡｃが全領域を流れたと等価になる。また、切れ込み１６の長さが外周から略中心部に向かって８０μｍの場合は、図２(B)に示すようなスイッチング素子の導通領域を示し、誘導電流ＦＡｂが切れ込み１６の長さの約４分の１の範囲に流れる場合と等価になる。更に、切れ込み１６の長さが１１０μｍのときは、誘導電流膜の外周から略中心部に向かって切れ込み１６が存在し、誘導電流がほとんど流れない状態を示す。このように、切れ込み１６の長さを変化させ、スイッチング素子部の動作をシミュレーション試料で実現した。具体的には、スイッチング素子部分のチャネルがＯＮ／ＯＦＦする境界を、切れ込み１６の長さとして等価的に表現した。
【００３３】
このような試料に基づくシミュレーション結果を、図３(A)及び図３(B)に示した。本発明の一例として、コイル導体へ高周波信号電流を流すことにより、誘導電流膜１２に誘導電流が発生する。この誘導電流による誘導磁界は、コイル１４で発生する磁界を打ち消す方向に発生する。結果として、誘導電流膜１２に発生した誘導電流の量に比例して、コイル１４のインダクタンスが減少する。ここで、誘導電流膜１２に発生する誘導電流の量は、切れ込み１６の長さで制御されることは言うまでもない。図３(A)のシミュレーション結果は、切れ込み１６の各長さのインダクタンスと周波数の関係を示している。複数の軌跡は、切れ込み１６の長さそれぞれのインダクタンスであり、上の軌跡から下の軌跡の順に、切れ込み１６の外周から中心部分に向かう長さが１１０μｍ，１００μｍ，９０μｍ，８０μｍ，７０μｍ，６０μｍ，４０μｍ，０μｍのときのインダクタンスを示している。各切れ込みの長さそれぞれのインダクタンスは、周波数にあまり影響されず変動がほとんどなく、ほぼ一定に保たれていることが分かる。
【００３４】
図３(B)は、図３(A)の４ＧＨｚ時のインダクタンスに着目し、切れ込み１６の長さ、すなわちスイッチング素子の導通領域とインダクタンスの関係を示している。切れ込み１６の長さが変化すると、すなわち、制御電圧の変化によりスイッチング素子部のチャネルのＯＮ／ＯＦＦする境界が変化すると、おおよそ０．６ｎＨ〜０．９ｎＨの範囲でインダクタンスが連続的に変化することがわかる。
【００３５】
このような連続的に可変するインダクタを提供することにより、可変整合回路や可変フィルタ回路，あるいは可変周波数発振回路では、ＬＣ共振回路のインダクタンス値を変化させることによって、回路機能の可変動作を実現することはもちろん、これらの回路装置の小型化に寄与することができる。
【実施例２】
【００３６】
次に、図４を参照しながら、本発明の実施例２について説明する。なお、上述した実施例と同一又は対応する構成要素には同一の符号を用いることとする。本実施例は、上述した実施例１と比較して、ＭＯＳ型トランジスタ５０の部分が異なっている。図４(A)は本実施例の可変インダクタの平面図，図４(B)は(A)の＃Ｃ−＃Ｃ線に沿って矢印方向に見た端面図，図４(C)は(A)の＃Ｄ−＃Ｄ線に沿って矢印方向に見た端面図である。これらの図に示すように、本実施例のＭＯＳ型トランジスタ５０の絶縁膜５８は、チャネル３０の幅方向、すなわち切れ込み１６の方向にわたって同一の厚さとなっており、チャネルＯＮ／ＯＦＦのしきい値電圧は、いずれの位置においても同一となっている。
【００３７】
一方、制御端子５６は、例えば、ポリシリコンをホトレジスト加工技術で形成した高抵抗体により、誘導電流膜１２の切れ込み１６を越えて誘導電流膜１２の端部まで延長形成されている。そして、両端に電源３２から制御電圧が印加されている。このため、制御端子５６の電圧分布は、図４(D)に示すように切れ込みの長手方向に傾斜し、一方の端部で電源３２の電圧，他方の端部でＧＮＤ（０Ｖ）となる。ＧＮＤの代わりに所定電位としてもよい。この状態で、電源３２の電圧を変化させると、図４(D)のグラフの傾きが変化し、チャネル３０のしきい値電圧Ｖthの位置が同図の左右方向に変化するようになる。従って、本実施例によっても、導通域の幅は、図４(C)に矢印ＦＢで示すように変化することとなり、上述した実施例１と同様にＭＯＳ型トランジスタ５０の制御電圧を変化させることで、コイル１４のインダクタンス値を所定の範囲で連続的に変化させることができる。
【実施例３】
【００３８】
次に、図５を参照しながら、本発明の実施例３について説明する。本実施例は、上述した実施例１と比較して、ＭＯＳ型トランジスタ７０の部分が異なっている。図５(A)は本実施例の可変インダクタの平面図，図５(B)は(A)の＃Ｅ−＃Ｅ線に沿って矢印方向に見た端面図，図５(C)は(A)の＃Ｆ−＃Ｆ線に沿って矢印方向に見た端面図である。これらの図に示すように、本実施例のＭＯＳ型トランジスタ７０の絶縁膜７８は、チャネル３０の幅方向（切れ込み１６の方向）にわたって同一の厚さとなっている。しかし、例えば、厚み方向に傾斜を持たせたモールドを用いて感光性樹脂をナノインプリンティング工法で印刷し、印刷した感光性樹脂の上から不純物元素をイオン打ち込みすることにより、図５(D)に示すように、チャネル３０の不純物濃度、すなわち、不純物のドーピング量ないしドーピング濃度が連続的に傾斜しており、チャネル３０のＯＮ／ＯＦＦのしきい値電圧が導通制御領域の幅方向に変化するようになっている。
【００３９】
本実施例の場合は、ＭＯＳ型トランジスタ７０がディプレッション型の例で、制御端子２６に制御電圧を印加しなくても、チャネル３０内にキャリアが存在する。このため、制御電圧を印加してキャリアを掃き去ることで、チャネル３０内のキャリア濃度を制御し、導通域の幅を制御する。従って、チャネル３０における不純物のドーピング濃度が高く、しきい値Ｖthの大きい領域の方が、ドーピング濃度が低く、しきい値Ｖthの小さい領域よりも高電圧までキャリアが残ることになる。
【００４０】
図示の例では、中心部（図５(C)の右側）の不純物濃度が、外側（図５(C)の左側）よりも高く設定されている。このため、しきい値電圧よりも高い制御電圧を制御端子２６に印加して、キャリアの発生を抑制した状態から制御電圧を小さくすることで、図２に示したように、中心側から外側に向かって導通域が延びるようになる。すなわち、電源３２から制御端子２６に印加する制御電圧を変化させると、導通域の幅が矢印ＦＢで示すように変化するようになり、上述した実施例１と同様にしてコイル１４のインダクタンス値を所定の範囲で連続的に可変することができる。
【００４１】
＜他の実施例＞
なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨に逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
【００４２】
(1)前記実施例では、誘導電流膜の中心から端に向かって切れ込みを形成し、この部分にＭＯＳ型トランジスタを形成したが、複数の切れ込みを誘導電流膜に形成するようにしてもよいし、形成方向も必ず誘導電流膜の中心を通る必要もない。要するに、誘導電流の通路にＭＯＳ型トランジスタのチャネルが介在し、チャネルに形成される導通域の幅の変動によって電流通路の広狭が変動すれば、どのように切れ込みやＭＯＳ型トランジスタを形成してもよい。
【００４３】
図６(A)の例は、誘導電流膜１２の全長にわたって切れ込み１００を形成し、ＭＯＳ型トランジスタ１０２を形成した例である。この場合、ＭＯＳ型トランジスタ１０２は、例えば図６(B)や(C)に示す構成とする。図６(B)，(C)は、図６(A)の＃Ｐ−＃Ｐ線に沿って矢印方向に見たＭＯＳ型トランジスタ１０２の端面である。まず、図６(B)の例は、図１に示したＭＯＳ型トランジスタ２０を左右対称に形成した例である。同図の中心から左側では絶縁膜１０２ａの厚みが傾斜しており、中心から右側では絶縁膜１０２ｂの厚みが傾斜している。制御端子１０２ｅに制御電圧を印加すると、チャネル１０２ｃ，１０２ｄのそれぞれに導通域が形成されるようになる。図６(C)の例は、ＭＯＳ型トランジスタ１０２の全長にわたって、絶縁膜１０２ｆに連続する傾斜を設けた例である。制御端子１０２ｈに制御電圧を印加すると、チャネル１０２ｇに導通域が形成されるようになる。
【００４４】
図７(A)の例は、誘導電流膜１２に略Ｔ字状の切れ込み１１０を形成し、これにＭＯＳ型トランジスタ１１２，１１４，１１６をそれぞれ形成した例である。図７(B)の例は、誘導電流膜１２に放射状に略１２０度の角度で切れ込み１２０を形成し、ＭＯＳ型トランジスタ１２２，１２４，１２６をそれぞれ形成した例である。図７(C)の例は、誘導電流膜１２に直交するように、すなわち放射状に略９０度の角度で切れ込み１３０を形成し、ＭＯＳ型トランジスタ１３２，１３４，１３６，１３８をそれぞれ形成した例である。図７(D)の例は、誘導電流膜１２をコイル１４の一部だけを覆うように配置して、切れ込み１４０、ＭＯＳ型トランジスタ１４２をそれぞれ形成した例である。いずれの例においても、各ＭＯＳ型トランジスタのチャネルにおける絶縁膜の厚みの傾斜の方向，制御電圧の傾斜方向，不純物濃度の傾斜方向は同一としてもよいし、逆方向としてもよい。また、ＭＯＳ型トランジスタのタイプにより、チャネルのＯＮの領域とＯＦＦの領域とが逆の関係となることもあり得る。
【００４５】
(2)前記実施例では、誘導電流膜をコイルの下面に一つ設けたが、コイルを挟んで誘導電流膜を設け、これら誘導電流膜のそれぞれに切れ込みとＭＯＳ型トランジスタを設けるようにしてもよいし、誘導電流膜をコイルで挟むようにしてもよい。また、前記実施例では、接続導体４２，４４によってＭＯＳ型トランジスタ２０の主端子２２，２４と誘導電流膜１２とを接続したが、基板１０が絶縁性であれば、図８(A)に示すように基板１０上に誘導電流膜１２を形成し、ＭＯＳ型トランジスタ２０の主端子２２，２４と直接接合するようにしてもよい。図８(A)を平面で見ると、同図(B)のようになる。更に、図８(C)のように、ＭＯＳ型トランジスタ２０の主端子２２，２４を形成するときに、同時に誘導電流膜１２を形成するようにしてもよい。
【００４６】
(3)前記実施例では、誘導電流を制御する素子としてゲート長の長いＭＯＳ型トランジスタを用いたが、主端子間の導通域と非導通域の境界を変化させることができるものであれば、ＦＥＴなど、どのようなタイプのスイッチング素子を用いてもよい。前記実施例で示した各ＭＯＳ型トランジスタにおける絶縁膜の厚みの傾斜，制御電圧の傾斜，不純物濃度の傾斜を組み合わせるようにしてもよい。
【００４７】
(4)前記実施例では、コイルの形状を角形としたが、円形や多角形でもよい。要するに、インダクタンスを発生する形状であれば、どのような形状をとってもよい。また、同様に、前記実施例では、誘導電流膜の形状を角形としたが、円形や多角形でもよい。要するに、誘導電流が流れる形状であれば、どのような形状をとってもよい。
【産業上の利用可能性】
【００４８】
本発明によれば、スイッチング素子によってチャネルのＯＮ領域の幅，言いかえれば導通域と非導通域の境界を電圧制御によって変化させることができ、例えば可変インダクタやそれを応用した可変フィルタ回路などに好適である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例１の可変インダクタを示す図である。(A)は平面図，(B)は(A)の＃Ａ−＃Ａ線に沿って矢印方向に見た端面図，(C)は(A)の＃Ｂ−＃Ｂ線に沿って矢印方向に見た端面図である。
【図２】前記実施例１における誘導電流の制御の様子を示す平面図である。
【図３】前記実施例１の試料に基づきシミュレーションした結果を示す図である。(A)は各切れ込みの長さにおける周波数とインダクタンス値の関係を示すグラフ、(B)は(A)の４ＧＨｚ時における切れ込みの長さとインダクタンス値の関係を示すグラフである。
【図４】本発明の実施例２の可変インダクタを示す図である。(A)は平面図，(B)は(A)の＃Ｃ−＃Ｃ線に沿って矢印方向に見た端面図，(C)は(A)の＃Ｄ−＃Ｄ線に沿って矢印方向に見た端面図，(D)は制御端子における電圧の変化の様子を示すグラフである。
【図５】本発明の実施例３の可変インダクタを示す図である。(A)は平面図，(B)は(A)の＃Ｅ−＃Ｅ線に沿って矢印方向に見た端面図，(C)は(A)の＃Ｆ−＃Ｆ線に沿って矢印方向に見た端面図，(D)はチャネルにおける不純物濃度の変化を示すグラフである。
【図６】本発明の他の実施例を示す図である。(A)は平面図，(B)及び(C)は(A)の＃Ｐ−＃Ｐ線に沿って矢印方向に見た端面図である。
【図７】本発明の更に他の実施例を示す平面図である。
【図８】本発明の更に他の実施例を示す図である。(A)及び(C)は主要端面図，(B)は(A)の例の平面図である。
【符号の説明】
【００５０】
１０：基板
１２：誘導電流膜
１４：コイル
１６：切れ込み
２０：ＭＯＳ型トランジスタ
２２，２４：主端子
２６：制御端子
２８：絶縁膜
３０：チャネル
３２：電源
４２，４４：接続導体
５０：ＭＯＳ型トランジスタ
５６：制御端子
５８：絶縁膜
７０：ＭＯＳ型トランジスタ
７８：絶縁膜
１００，１１０，１２０，１３０，１４０：切れ込み
１０２，１１２，１１４，１１６，１２２，１２４，１２６，１３２，１３４，１３６，
１３８，１４２：ＭＯＳ型トランジスタ
１０２ａ，１０２ｂ，１０２ｆ：絶縁膜
１０２ｃ，１０２ｄ，１０２ｇ：チャネル
１０２ｅ，１０２ｈ：制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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