(57)【特許請求の範囲】
【請求項１】
各々のドレイン端子が互いに接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み当該接続点を出力端とする２Ｍ個のインバータＩＡ,０〜ＩＡ,Ｍ−１，ＩＢ,０〜ＩＢ,Ｍ−１を備え、
インバータＩＡ,ｍの出力端が、インバータＩＡ,ｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩＢ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続されており、
インバータＩＢ,ｍの出力端が、インバータＩＢ,ｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩＡ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続されている、
ことを特徴とする発振回路
（ただし、
Ｍは３以上の奇数、
ｍは０以上(Ｍ−１)以下の各整数、
ｍ１は(ｍ＋１)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数、
ｍ２は(ｍ＋ｍeven)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数、
ｍevenは２以上(Ｍ−１)以下の偶数）。
【請求項２】
各々のドレイン端子が互いに接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み当該接続点を出力端とするＭ個のインバータＩ０〜ＩＭ−１を備え、
インバータＩｍの出力端が、インバータＩｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩｍ３のＰＭＯＳトランジスタのゲート端子に接続されている、
ことを特徴とする発振回路
（ただし、
Ｍは５以上の奇数、
ｍは０以上(Ｍ−１)以下の各整数、
ｍ１は(ｍ＋１)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数、
ｍ３は(ｍ＋ｍodd)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数、
ｍoddは３以上(Ｍ−２)以下の奇数）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む複数個のインバータがリング状に接続されてなる発振回路に関するものである。
【背景技術】
【０００２】
多相クロックを発生することができる回路として、複数個のインバータがリング状に接続された構成を有する発振回路が知られている（特許文献１を参照）。図１１は、従来の発振回路９の回路図である。この図に示される発振回路９は、５個のインバータＩ０〜Ｉ４を備えている。各インバータＩｍは、ＰＭＯＳトランジスタＰｍのドレイン端子とＮＭＯＳトランジスタＮｍのドレイン端子とが互いに接続された構成となっていて、当該接続点が出力端となっている。ここで、ｍは０以上４以下の各整数である。
【０００３】
インバータＩ０の出力端は、インバータＩ１のＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１それぞれのゲート端子に接続されている。インバータＩ１の出力端は、インバータＩ２のＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２それぞれのゲート端子に接続されている。インバータＩ２の出力端は、インバータＩ３のＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３それぞれのゲート端子に接続されている。インバータＩ３の出力端は、インバータＩ４のＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４それぞれのゲート端子に接続されている。また、インバータＩ５の出力端は、インバータＩ０のＰＭＯＳトランジスタＰ０およびＮＭＯＳトランジスタＮ０それぞれのゲート端子に接続されている。このように、５個のインバータＩ０〜Ｉ４はリング状に接続されている。
【０００４】
そして、各インバータＩｍにおいて、ＰＭＯＳトランジスタＰｍのソース端子には高電位の基準電圧が印加されるとともに、ＮＭＯＳトランジスタＮｍのソース端子には低電位の基準電圧が印加されて、これにより、ＰＭＯＳトランジスタＰｍおよびＮＭＯＳトランジスタＮｍそれぞれのゲート端子に入力された論理信号の論理レベルが反転されて、その反転された論理信号が出力端から出力される。その結果、５個のインバータＩ０〜Ｉ４がリング状に接続されて構成された発振回路９は、図１２に示される波形図のように、各インバータＩｍの出力端から出力される論理信号の論理レベルが周期的に反転を繰り返して、或る発振周波数で発振する。図１２は、発振回路９の発振動作を説明する波形図である。この図は、シミュレーション結果を示しており、各インバータＩｍの出力端の電圧レベルＶｍの時間的変化の様子を示している。
【０００５】
図１３は、発振回路９を含むシリアル-パラレル変換回路８の回路図である。この図に示されるシリアル-パラレル変換回路８は、発振回路９に加えて、５個のフリップフロップＦＦ０〜ＦＦ４を備えている。フリップフロップＦＦ０は、発振回路９のインバータＩ０の出力端から出力される電圧レベルＶ０を、クロック信号ＣＫ０としてクロック入力端子に入力する。フリップフロップＦＦ１は、発振回路９のインバータＩ２の出力端から出力される電圧レベルＶ０を、クロック信号ＣＫ１としてクロック入力端子に入力する。フリップフロップＦＦ２は、発振回路９のインバータＩ４の出力端から出力される電圧レベルＶ０を、クロック信号ＣＫ２としてクロック入力端子に入力する。フリップフロップＦＦ３は、発振回路９のインバータＩ１の出力端から出力される電圧レベルＶ０を、クロック信号ＣＫ３としてクロック入力端子に入力する。また、フリップフロップＦＦ４は、発振回路９のインバータＩ３の出力端から出力される電圧レベルＶ０を、クロック信号ＣＫ４としてクロック入力端子に入力する。
【０００６】
そして、各フリップフロップＦＦｍは、変換対象であるシリアルデータをＤ入力端子に入力し、クロック入力端子に入力するクロック信号ＣＫｍの立上がり時刻にＤ入力端子に入力されていたデータのレベルを保持し、その保持したデータＤｍをＱ出力端子から出力する。
【０００７】
図１４は、発振回路９を含むシリアル-パラレル変換回路８の入出力動作の説明図である。この図は、上から順に、変換対象であるシリアルデータ、各フリップフロップＦＦｍのクロック入力端子に入力されるクロック信号ＣＫｍ、および、各フリップフロップＦＦｍのＱ出力端子から出力されるデータＤｍ、それぞれを示している。このように、複数個のインバータがリング状に接続された構成を有する発振回路は、多相クロックを発生することができる回路として、シリアル-パラレル変換回路等において用いられる。
【特許文献１】特開昭６１−２１９２１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図１３中および図１４中に示したように、シリアル-パラレル変換回路における変換動作を高速化するには、シリアル-パラレル変換回路に供給される多相クロックの間隔（２×Ｔdelay）を小さくすることが重要であり、ひいては、発振回路の各インバータＩｍにおける遅延時間Ｔdelayを小さくし、発振回路の発振周波数を高くすることが重要である。
【０００９】
しかしながら、一般的に、ＮＭＯＳトランジスタと比較して、ＰＭＯＳトランジスタは、駆動能力が低く、動作速度が遅い。すなわち、図１２中に示したように、例えば、インバータＩ１の出力端の電圧レベルＶ１（すなわち、インバータＩ２に入力される電圧レベル）がハイレベルからローレベルに転じる時刻Ｔ１に対して、インバータＩ２の出力端の電圧レベルＶ２がローレベルからハイレベルに転じる時刻は、時間Ｔdlだけ遅れる。この時間Ｔdlの遅れは、時刻Ｔ１において、インバータＩ２のＮＭＯＳトランジスタＮ２が弱いオン状態にあり、ＰＭＯＳトランジスタＰ２の駆動能力がまだ弱いことに因る。それ故、上記の従来の発振回路９は、ＰＭＯＳトランジスタにより律速されて、発振周波数を高くすることができない。
【００１０】
本発明は、上記問題点を解消する為になされたものであり、発振周波数を高くすることができる発振回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
第１の発明に係る発振回路は、各々のドレイン端子が互いに接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み当該接続点を出力端とする２Ｍ個のインバータＩＡ,０〜ＩＡ,Ｍ−１，ＩＢ,０〜ＩＢ,Ｍ−１を備え、インバータＩＡ,ｍの出力端が、インバータＩＡ,ｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩＢ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続されており、インバータＩＢ,ｍの出力端が、インバータＩＢ,ｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩＡ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続されていることを特徴とする。ただし、Ｍは３以上の奇数であり、ｍは０以上(Ｍ−１)以下の各整数であり、ｍ１は(ｍ＋１)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数であり、ｍ２は(ｍ＋ｍeven)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数であり、ｍevenは２以上(Ｍ−１)以下の偶数である。
【００１２】
この第１の発明に係る発振回路においては、Ｍ個のインバータＩＡ,０〜ＩＡ,Ｍ−１は、各インバータの出力端とＮＭＯＳトランジスタのゲート端子との接続に関してはリング状に接続されている。また、Ｍ個のインバータＩＢ,０〜ＩＢ,Ｍ−１も、各インバータの出力端とＮＭＯＳトランジスタのゲート端子との接続に関してはリング状に接続されている。しかし、各インバータＩＡ,ｍの出力端は、インバータＩＢ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続されており、各インバータＩＢ,ｍの出力端は、インバータＩＡ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続されている。このように構成されることで、各インバータＩＢ,ｍの出力端電圧の遷移のタイミングを早めることができるので、この発振回路は発振周波数を高くすることができる。
【００１３】
第２の発明に係る発振回路は、各々のドレイン端子が互いに接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み当該接続点を出力端とするＭ個のインバータＩ０〜ＩＭ−１を備え、インバータＩｍの出力端が、インバータＩｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩｍ３のＰＭＯＳトランジスタのゲート端子に接続されていることを特徴とする。ただし、Ｍは５以上の奇数であり、ｍは０以上(Ｍ−１)以下の各整数であり、ｍ１は(ｍ＋１)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数であり、ｍ３は(ｍ＋ｍodd)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数であり、ｍoddは３以上(Ｍ−２)以下の奇数である。
【００１４】
この第２の発明に係る発振回路においては、Ｍ個のインバータＩ０〜ＩＭ−１は、各インバータの出力端とＮＭＯＳトランジスタのゲート端子との接続に関してはリング状に接続されている。しかし、各インバータＩｍの出力端は、インバータＩｍ３のＰＭＯＳトランジスタのゲート端子に接続されている。このように構成されることで、各インバータＩｍの出力端電圧の遷移のタイミングを早めることができるので、この発振回路は発振周波数を高くすることができる。
【発明の効果】
【００１５】
本発明によれば、発振周波数を高くすることができる発振回路を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１７】
（第１実施形態）
先ず、本発明に係る発振回路の第１実施形態について説明する。図１は、第１実施形態に係る発振回路１の回路図である。この図に示される発振回路１は、共通の構成を有する１０個のインバータＩＡ,０〜ＩＡ,４，ＩＢ,０〜ＩＢ,４を備える。
【００１８】
各インバータＩＡ,ｍは、ＰＭＯＳトランジスタＰＡ,ｍおよびＮＭＯＳトランジスタＮＡ,ｍを含み、これらＰＭＯＳトランジスタＰＡ,ｍおよびＮＭＯＳトランジスタＮＡ,ｍそれぞれのドレイン端子が互いに接続されていて、当該接続点が出力端となっている。同様に、各インバータＩＢ,ｍは、ＰＭＯＳトランジスタＰＢ,ｍおよびＮＭＯＳトランジスタＮＢ,ｍを含み、これらＰＭＯＳトランジスタＰＢ,ｍおよびＮＭＯＳトランジスタＮＢ,ｍそれぞれのドレイン端子が互いに接続されていて、当該接続点が出力端となっている。ここで、ｍは０以上４以下の各整数である。
【００１９】
各インバータＩＡ,ｍの出力端は、インバータＩＡ,ｍ１のＮＭＯＳトランジスタＮＡ,ｍ１のゲート端子に接続されるとともに、インバータＩＢ,ｍ２のＰＭＯＳトランジスタＰＢ,ｍ２のゲート端子に接続されている。同様に、各インバータＩＢ,ｍの出力端は、インバータＩＢ,ｍ１のＮＭＯＳトランジスタＮＢ,ｍ１のゲート端子に接続されるとともに、インバータＩＡ,ｍ２のＰＭＯＳトランジスタＰＡ,ｍ２のゲート端子に接続されている。ここで、ｍ１は、(ｍ＋１)を５で除算したときの剰余であって、０以上４以下の整数である。また、ｍ２は、(ｍ＋２)を５で除算したときの剰余であって、０以上４以下の整数である。
【００２０】
すなわち、インバータＩＡ,０の出力端は、インバータＩＡ,１のＮＭＯＳトランジスタＮＡ,１のゲート端子に接続されるとともに、インバータＩＢ,２のＰＭＯＳトランジスタＰＢ,２のゲート端子に接続されている。インバータＩＡ,１の出力端は、インバータＩＡ,２のＮＭＯＳトランジスタＮＡ,２のゲート端子に接続されるとともに、インバータＩＢ,３のＰＭＯＳトランジスタＰＢ,３のゲート端子に接続されている。インバータＩＡ,２の出力端は、インバータＩＡ,３のＮＭＯＳトランジスタＮＡ,３のゲート端子に接続されるとともに、インバータＩＢ,４のＰＭＯＳトランジスタＰＢ,４のゲート端子に接続されている。インバータＩＡ,３の出力端は、インバータＩＡ,４のＮＭＯＳトランジスタＮＡ,４のゲート端子に接続されるとともに、インバータＩＢ,０のＰＭＯＳトランジスタＰＢ,０のゲート端子に接続されている。インバータＩＡ,４の出力端は、インバータＩＡ,０のＮＭＯＳトランジスタＮＡ,０のゲート端子に接続されるとともに、インバータＩＢ,１のＰＭＯＳトランジスタＰＢ,１のゲート端子に接続されている。
【００２１】
同様に、インバータＩＢ,０の出力端は、インバータＩＢ,１のＮＭＯＳトランジスタＮＢ,１のゲート端子に接続されるとともに、インバータＩＡ,２のＰＭＯＳトランジスタＰＡ,２のゲート端子に接続されている。インバータＩＢ,１の出力端は、インバータＩＢ,２のＮＭＯＳトランジスタＮＢ,２のゲート端子に接続されるとともに、インバータＩＡ,３のＰＭＯＳトランジスタＰＡ,３のゲート端子に接続されている。インバータＩＢ,２の出力端は、インバータＩＢ,３のＮＭＯＳトランジスタＮＢ,３のゲート端子に接続されるとともに、インバータＩＡ,４のＰＭＯＳトランジスタＰＡ,４のゲート端子に接続されている。インバータＩＢ,３の出力端は、インバータＩＢ,４のＮＭＯＳトランジスタＮＢ,４のゲート端子に接続されるとともに、インバータＩＡ,０のＰＭＯＳトランジスタＰＡ,０のゲート端子に接続されている。インバータＩＢ,４の出力端は、インバータＩＢ,０のＮＭＯＳトランジスタＮＢ,０のゲート端子に接続されるとともに、インバータＩＡ,１のＰＭＯＳトランジスタＰＡ,１のゲート端子に接続されている。
【００２２】
各インバータＩＡ,ｍのＰＭＯＳトランジスタＰＡ,ｍおよび各インバータＩＢ,ｍのＰＭＯＳトランジスタＰＢ,ｍそれぞれのソース端子には、高電位の基準電圧が印加される。また、各インバータＩＡ,ｍのＮＭＯＳトランジスタＮＡ,ｍおよび各インバータＩＢ,ｍのＮＭＯＳトランジスタＮＢ,ｍそれぞれのソース端子には、低電位の基準電圧が印加される。これにより、発振回路１は発振動作する。
【００２３】
図２は、第１実施形態に係る発振回路１の発振動作を説明する波形図である。この図は、シミュレーション結果を示しており、上から順に、インバータＩＡ,０，ＩＢ,０の出力端の電圧レベルＶＡ,０，ＶＢ,０、インバータＩＡ,１の出力端の電圧レベルＶＡ,１、インバータＩＡ,２の出力端の電圧レベルＶＡ,２、インバータＩＡ,３の出力端の電圧レベルＶＡ,３、インバータＩＡ,４の出力端の電圧レベルＶＡ,４、それぞれの時間的変化の様子を示している。なお、インバータＩＡ,ｍの出力端の電圧レベルＶＡ,ｍと、インバータＩＢ,ｍの出力端の電圧レベルＶＢ,ｍとは、ちょうど半周期だけ互いにシフトして時間的に変化する。
【００２４】
この図２を用いて、第１実施形態に係る発振回路１の発振動作について、インバータＩＡ,２の動作を中心にして説明すると、以下のとおりである。インバータＩＡ,２のＰＭＯＳトランジスタＰＡ,２のゲート端子には、インバータＩＢ,０の出力端の電圧レベルＶＢ,０が入力される。インバータＩＡ,２のＮＭＯＳトランジスタＮＡ,２のゲート端子には、インバータＩＡ,１の出力端の電圧レベルＶＡ,１が入力される。
【００２５】
図２中において、インバータＩＡ,０の出力端の電圧レベルＶＡ,０は、時刻Ｔ１aにローレベルからハイレベルに転じ、時刻Ｔ２aにハイレベルからローレベルに転じる。インバータＩＢ,０の出力端の電圧レベルＶＢ,０は、時刻Ｔ１aにハイレベルからローレベルに転じ、時刻Ｔ２aにローレベルからハイレベルに転じる。インバータＩＡ,１の出力端の電圧レベルＶＡ,１は、時刻Ｔ１にハイレベルからローレベルに転じ、時刻Ｔ２にローレベルからハイレベルに転じる。なお、レベルが閾値を越える時を、レベルが転じる時とする。また、時刻Ｔ１a，Ｔ１，Ｔ２a，Ｔ２は、「Ｔ１a＜Ｔ１＜Ｔ２a＜Ｔ２」なる関係があり、発振の１周期内に含まれる。
【００２６】
時刻Ｔ１aから時刻Ｔ１までの期間は、インバータＩＡ,２のＰＭＯＳトランジスタＰＡ,２およびＮＭＯＳトランジスタＮＡ,２の双方がオン状態となっているので、インバータＩＡ,２の出力欄の電圧レベルＶＡ,２は、ゆっくりと高くなっていく。時刻Ｔ１において、ＮＭＯＳトランジスタＮＡ,２は弱いオン状態にあるが、ＰＭＯＳトランジスタＰＡ,２は完全にオン状態になっていることから、インバータＩＡ,２の出力欄の電圧レベルＶＡ,２は急速に高くなっていく。時刻Ｔ２aにおいて、ＰＭＯＳトランジスタＰＡ,２およびＮＭＯＳトランジスタＮＡ,２の双方がオフ状態となっているので、インバータＩＡ,２の出力欄の電圧レベルＶＡ,２の上昇は止まる。そして、時刻Ｔ２においては、ＮＭＯＳトランジスタＮＡ,２がオン状態となっているので、インバータＩＡ,２の出力欄の電圧レベルＶＡ,２は急速に低くなっていく。
【００２７】
インバータＩＡ,１の出力端の電圧レベルＶＡ,１が閾値を越える時刻Ｔ１に対して、インバータＩＡ,２の出力端の電圧レベルＶＡ,２が閾値を越える時刻Ｔ２は、時間Ｔdlだけ遅れる。しかし、図１２に示された従来の発振回路９の発振動作と比較すると、本実施形態に係る発振回路１において、各インバータの遅延時間を律速していたＰＭＯＳトランジスタは、インバータの遅延時間分早いタイミングの信号をゲート端子に受けて動作するため、ハイレベルからローレベル及びローレベルからハイレベルに転じるタイミングが早くなる。したがって、各インバータＩＢ,ｍの出力端電圧の遷移のタイミングが早まり、上記の時間Ｔdlが短いので、本実施形態に係る発振回路１の発振周波数は高くなる。
【００２８】
（第１実施形態の変形例）
次に、上述した第１実施形態に係る発振回路１の変形例の構成について説明する。以下に説明する変形例の発振回路１Ａ〜１Ｄそれぞれは、図１に示された構成に加えて、制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタを備えていて、制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタのゲート端子に印加される制御電圧のレベルに応じて、発振周波数が制御されるものである。
【００２９】
図３は、第１変形例の発振回路１Ａの回路図である。この図に示される発振回路１Ａは、図１に示された構成に加えて、１個の制御用ＰＭＯＳトランジスタＰＣを更に備える。制御用ＰＭＯＳトランジスタＰＣのドレイン端子は、１０個のインバータＩＡ,０〜ＩＡ,４，ＩＢ,０〜ＩＢ,４のＰＭＯＳトランジスタＰＡ,０〜ＰＡ,４，ＰＢ,０〜ＰＢ,４それぞれのソース端子と共通に接続されている。制御用ＰＭＯＳトランジスタＰＣのソース端子には、高電位の基準電圧が印加される。また、制御用ＰＭＯＳトランジスタＰＣのゲート端子には、制御電圧が印加される。この第１変形例では、制御用ＰＭＯＳトランジスタＰＣのゲート端子に印加される制御電圧のレベルに応じて、各インバータＩＡ,ｍおよび各インバータＩＢ,ｍの動作速度が制御されて、発振回路１Ａの発振周波数が制御される。
【００３０】
図４は、第２変形例の発振回路１Ｂの回路図である。この図に示される発振回路１Ｂは、図１に示された構成に加えて、５個の制御用ＰＭＯＳトランジスタＰＣ,０〜ＰＣ,４を更に備える。なお、この変形例２における１０個のインバータＩＡ,０〜ＩＡ,４，ＩＢ,０〜ＩＢ,４それぞれの構成、および、これらの間の接続関係については、図１に示されたものと同様である。各制御用ＰＭＯＳトランジスタＰＣ,ｍのドレイン端子は、インバータＩＡ,ｍ，ＩＢ,ｍのＰＭＯＳトランジスタＰＡ,ｍ，ＰＢ,ｍそれぞれのソース端子と共通に接続されている。各制御用ＰＭＯＳトランジスタＰＣ,ｍのソース端子には、高電位の基準電圧が印加される。また、各制御用ＰＭＯＳトランジスタＰＣ,ｍのゲート端子には、制御電圧が印加される。この第２変形例では、制御用ＰＭＯＳトランジスタＰＣ,０〜ＰＣ,４それぞれのゲート端子に印加される制御電圧のレベルに応じて、各インバータＩＡ,ｍおよび各インバータＩＢ,ｍの動作速度が制御されて、発振回路１Ｂの発振周波数が制御される。
【００３１】
図５は、第３変形例の発振回路１Ｃの回路図である。この図に示される発振回路１Ｃは、図１に示された構成に加えて、５個の制御用ＮＭＯＳトランジスタＮＣ,０〜ＮＣ,４を更に備える。なお、この変形例３における１０個のインバータＩＡ,０〜ＩＡ,４，ＩＢ,０〜ＩＢ,４それぞれの構成、および、これらの間の接続関係については、図１に示されたものと同様である。各制御用ＮＭＯＳトランジスタＮＣ,ｍのドレイン端子は、インバータＩＡ,ｍ，ＩＢ,ｍのＮＭＯＳトランジスタＮＡ,ｍ，ＮＢ,ｍそれぞれのソース端子と共通に接続されている。各制御用ＮＭＯＳトランジスタＮＣ,ｍのソース端子には、低電位の基準電圧が印加される。また、各制御用ＮＭＯＳトランジスタＮＣ,ｍのゲート端子には、制御電圧が印加される。この第３変形例では、制御用ＮＭＯＳトランジスタＮＣ,０〜ＮＣ,４それぞれのゲート端子に印加される制御電圧のレベルに応じて、各インバータＩＡ,ｍおよび各インバータＩＢ,ｍの動作速度が制御されて、発振回路１Ｃの発振周波数が制御される。
【００３２】
図６は、第４変形例の発振回路１Ｄの回路図である。この図に示される発振回路１Ｄは、図１に示された構成に加えて、５個の制御用ＰＭＯＳトランジスタＰＣ,０〜ＰＣ,４および５個の制御用ＮＭＯＳトランジスタＮＣ,０〜ＮＣ,４を更に備える。なお、この変形例４における１０個のインバータＩＡ,０〜ＩＡ,４，ＩＢ,０〜ＩＢ,４それぞれの構成、および、これらの間の接続関係については、図１に示されたものと同様である。この変形例４における制御用ＰＭＯＳトランジスタＰＣ,０〜ＰＣ,４については、第２変形例と同様である。この変形例４における制御用ＮＭＯＳトランジスタＮＣ,０〜ＮＣ,４については、第３変形例と同様である。この第４変形例では、制御用ＰＭＯＳトランジスタＰＣ,０〜ＰＣ,４それぞれのゲート端子に印加される制御電圧のレベル、および、制御用ＮＭＯＳトランジスタＮＣ,０〜ＮＣ,４それぞれのゲート端子に印加される制御電圧のレベルに応じて、各インバータＩＡ,ｍおよび各インバータＩＢ,ｍの動作速度が制御されて、発振回路１Ｄの発振周波数が制御される。
【００３３】
その他、図１に示された構成に加えて制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタを設ける態様は種々あり得る。何れの場合にも、制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタのゲート端子に印加される制御電圧のレベルに応じて、発振回路の発振周波数が制御される。
【００３４】
また、上記の第１実施形態および変形例それぞれの発振回路は１０個のインバータを備えるものであったが、一般に、３以上の奇数をＭとして、各々のドレイン端子が互いに接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み当該接続点を出力端とする２Ｍ個のインバータＩＡ,０〜ＩＡ,Ｍ−１，ＩＢ,０〜ＩＢ,Ｍ−１を備える発振回路の構成としてもよい。
【００３５】
この場合には、０以上(Ｍ−１)以下の各整数をｍとし、２以上(Ｍ−１)以下の偶数をｍevenとしたときに、(ｍ＋１)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数をｍ１とし、(ｍ＋ｍeven)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数をｍ２として、インバータＩＡ,ｍの出力端は、インバータＩＡ,ｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩＢ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続され、また、インバータＩＢ,ｍの出力端は、インバータＩＢ,ｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩＡ,ｍ２のＰＭＯＳトランジスタのゲート端子に接続される。
【００３６】
（第２実施形態）
次に、本発明に係る発振回路の第２実施形態について説明する。図７は、第２実施形態に係る発振回路２の回路図である。この図に示される発振回路２は、共通の構成を有する５個のインバータＩ０〜Ｉ４を備える。
【００３７】
各インバータＩｍは、ＰＭＯＳトランジスタＰｍおよびＮＭＯＳトランジスタＮｍを含み、これらＰＭＯＳトランジスタＰｍおよびＮＭＯＳトランジスタＮｍそれぞれのドレイン端子が互いに接続されていて、当該接続点が出力端となっている。ここで、ｍは０以上４以下の各整数である。
【００３８】
各インバータＩｍの出力端は、インバータＩｍ１のＮＭＯＳトランジスタＮｍ１のゲート端子に接続されるとともに、インバータＩｍ３のＰＭＯＳトランジスタＰｍ３のゲート端子に接続されている。ここで、ｍ１は、(ｍ＋１)を５で除算したときの剰余であって、０以上４以下の整数である。また、ｍ３は、(ｍ＋３)を５で除算したときの剰余であって、０以上４以下の整数である。
【００３９】
すなわち、インバータＩ０の出力端は、インバータＩ１のＮＭＯＳトランジスタＮ１のゲート端子に接続されるとともに、インバータＩ３のＰＭＯＳトランジスタＰ３のゲート端子に接続されている。インバータＩ１の出力端は、インバータＩ２のＮＭＯＳトランジスタＮ２のゲート端子に接続されるとともに、インバータＩ４のＰＭＯＳトランジスタＰ４のゲート端子に接続されている。インバータＩ２の出力端は、インバータＩ３のＮＭＯＳトランジスタＮ３のゲート端子に接続されるとともに、インバータＩ０のＰＭＯＳトランジスタＰ０のゲート端子に接続されている。インバータＩ３の出力端は、インバータＩ４のＮＭＯＳトランジスタＮ４のゲート端子に接続されるとともに、インバータＩ１のＰＭＯＳトランジスタＰ１のゲート端子に接続されている。インバータＩ４の出力端は、インバータＩ０のＮＭＯＳトランジスタＮ０のゲート端子に接続されるとともに、インバータＩ２のＰＭＯＳトランジスタＰ２のゲート端子に接続されている。
【００４０】
各インバータＩｍのＰＭＯＳトランジスタＰｍそれぞれのソース端子には、高電位の基準電圧が印加される。また、各インバータＩｍのＮＭＯＳトランジスタＮｍそれぞれのソース端子には、低電位の基準電圧が印加される。これにより、発振回路２は発振動作する。
【００４１】
図８は、第２実施形態に係る発振回路２の発振動作を説明する波形図である。この図は、シミュレーション結果を示しており、上から順に、インバータＩ０の出力端の電圧レベルＶ０、インバータＩ１の出力端の電圧レベルＶ１、インバータＩ２の出力端の電圧レベルＶ２、インバータＩ３の出力端の電圧レベルＶ３、インバータＩ４の出力端の電圧レベルＶ４、それぞれの時間的変化の様子を示している。
【００４２】
この図８を用いて、第２実施形態に係る発振回路２の発振動作について、インバータＩ３の動作を中心にして説明すると、以下のとおりである。インバータＩ３のＰＭＯＳトランジスタＰ３のゲート端子には、インバータＩ０の出力端の電圧レベルＶ０が入力される。インバータＩ３のＮＭＯＳトランジスタＮ３のゲート端子には、インバータＩ２の出力端の電圧レベルＶ２が入力される。
【００４３】
図８中において、インバータＩ０の出力端の電圧レベルＶ０は、時刻Ｔ１aにハイレベルからローレベルに転じ、時刻Ｔ２aにローレベルからハイレベルに転じる。インバータＩ２の出力端の電圧レベルＶ２は、時刻Ｔ１にハイレベルからローレベルに転じ、時刻Ｔ２にローレベルからハイレベルに転じる。なお、レベルが閾値を越える時を、レベルが転じる時とする。また、時刻Ｔ１a，Ｔ１，Ｔ２a，Ｔ２は、「Ｔ１a＜Ｔ１＜Ｔ２a＜Ｔ２」なる関係があり、発振の１周期内に含まれる。
【００４４】
時刻Ｔ１aから時刻Ｔ１までの期間は、インバータＩ３のＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３の双方がオン状態となっているので、インバータＩ３の出力欄の電圧レベルＶ３は、ゆっくりと高くなっていく。時刻Ｔ１において、ＮＭＯＳトランジスタＮ３は弱いオン状態にあるが、ＰＭＯＳトランジスタＰ３は完全にオン状態になっていることから、インバータＩ３の出力欄の電圧レベルＶ３は急速に高くなっていく。時刻Ｔ２aにおいて、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３の双方がオフ状態となっているので、インバータＩ３の出力欄の電圧レベルＶ３の上昇は止まる。そして、時刻Ｔ２においては、ＮＭＯＳトランジスタＮ３がオン状態となっているので、インバータＩ３の出力欄の電圧レベルＶ３は急速に低くなっていく。
【００４５】
インバータＩ２の出力端の電圧レベルＶ２が閾値を越える時刻Ｔ１に対して、インバータＩ３の出力端の電圧レベルＶ３が閾値を越える時刻Ｔ２は、時間Ｔdlだけ遅れる。しかし、図１２に示された従来の発振回路９の発振動作と比較すると、本実施形態に係る発振回路２において、各インバータの遅延時間を律速していたＰＭＯＳトランジスタは、インバータの遅延時間の２倍だけ早いタイミングの信号をゲート端子に受けて動作するため、ハイレベルからローレベル及びローレベルからハイレベルに転じるタイミングが早くなる。したがって、各インバータＩＢ,ｍの出力端電圧の遷移のタイミングが早まり、上記の時間Ｔdlが短いので、本実施形態に係る発振回路２の発振周波数は高くなる。
【００４６】
（第２実施形態の変形例）
次に、上述した第２実施形態に係る発振回路２の変形例の構成について説明する。以下に説明する変形例の発振回路２Ａ，２Ｂそれぞれは、図７に示された構成に加えて、制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタを備えていて、制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタのゲート端子に印加される制御電圧のレベルに応じて、発振周波数が制御されるものである。
【００４７】
図９は、第１変形例の発振回路２Ａの回路図である。この図に示される発振回路２Ａは、図７に示された構成に加えて、１個の制御用ＰＭＯＳトランジスタＰＣを更に備える。制御用ＰＭＯＳトランジスタＰＣのドレイン端子は、５個のインバータＩ０〜Ｉ４のＰＭＯＳトランジスタＰ０〜Ｐ４それぞれのソース端子と共通に接続されている。制御用ＰＭＯＳトランジスタＰＣのソース端子には、高電位の基準電圧が印加される。また、制御用ＰＭＯＳトランジスタＰＣのゲート端子には、制御電圧が印加される。この第１変形例では、制御用ＰＭＯＳトランジスタＰＣのゲート端子に印加される制御電圧のレベルに応じて、各インバータＩｍの動作速度が制御されて、発振回路２Ａの発振周波数が制御される。
【００４８】
図１０は、第２変形例の発振回路２Ｂの回路図である。この図に示される発振回路２Ｂは、図７に示された構成に加えて、１個の制御用ＮＭＯＳトランジスタＮＣを更に備える。制御用ＮＭＯＳトランジスタＮＣのドレイン端子は、５個のインバータＩ０〜Ｉ４のＮＭＯＳトランジスタＮ０〜Ｎ４それぞれのソース端子と共通に接続されている。制御用ＮＭＯＳトランジスタＮＣのソース端子には、低電位の基準電圧が印加される。また、制御用ＮＭＯＳトランジスタＮＣのゲート端子には、制御電圧が印加される。この第２変形例では、制御用ＮＭＯＳトランジスタＮＣのゲート端子に印加される制御電圧のレベルに応じて、各インバータＩｍの動作速度が制御されて、発振回路２Ｂの発振周波数が制御される。
【００４９】
その他、図７に示された構成に加えて制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタを設ける態様は種々あり得る。何れの場合にも、制御用ＰＭＯＳトランジスタまたは制御用ＮＭＯＳトランジスタのゲート端子に印加される制御電圧のレベルに応じて、発振回路の発振周波数が制御される。
【００５０】
また、上記の第２実施形態および変形例それぞれの発振回路は５個のインバータを備えるものであったが、一般に、５以上の奇数をＭとして、各々のドレイン端子が互いに接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み当該接続点を出力端とするＭ個のインバータＩ０〜ＩＭ−１を備える発振回路の構成としてもよい。
【００５１】
この場合には、０以上(Ｍ−１)以下の各整数をｍとし、３以上(Ｍ−２)以下の奇数をｍoddとしたときに、(ｍ＋１)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数をｍ１とし、(ｍ＋ｍodd)をＭで除算したときの剰余であって０以上(Ｍ−１)以下の整数をｍ３として、インバータＩｍの出力端は、インバータＩｍ１のＮＭＯＳトランジスタのゲート端子に接続されるとともに、インバータＩｍ３のＰＭＯＳトランジスタのゲート端子に接続される。
【図面の簡単な説明】
【００５２】
【図１】第１実施形態に係る発振回路１の回路図である。
【図２】第１実施形態に係る発振回路１の発振動作を説明する波形図である。
【図３】第１変形例の発振回路１Ａの回路図である。
【図４】第２変形例の発振回路１Ｂの回路図である。
【図５】第３変形例の発振回路１Ｃの回路図である。
【図６】第４変形例の発振回路１Ｄの回路図である。
【図７】第２実施形態に係る発振回路２の回路図である。
【図８】第２実施形態に係る発振回路２の発振動作を説明する波形図である。
【図９】第１変形例の発振回路２Ａの回路図である。
【図１０】第２変形例の発振回路２Ｂの回路図である。
【図１１】従来の発振回路９の回路図である。
【図１２】発振回路９の発振動作を説明する波形図である。
【図１３】発振回路９を含むシリアル-パラレル変換回路８の回路図である。
【図１４】発振回路９を含むシリアル-パラレル変換回路８の入出力動作の説明図である。
【符号の説明】
【００５３】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，２、２Ａ，２Ｂ…発振回路、ＩＡ,０〜ＩＡ,Ｍ−１，ＩＢ,０〜ＩＢ,Ｍ−１，Ｉ０〜ＩＭ−１…インバータ、ＰＡ,０〜ＰＡ,Ｍ−１，ＰＢ,０〜ＰＢ,Ｍ−１，Ｐ０〜ＰＭ−１…ＰＭＯＳトランジスタ、ＮＡ,０〜ＮＡ,Ｍ−１，ＮＢ,０〜ＮＢ,Ｍ−１，Ｎ０〜ＮＭ−１…ＮＭＯＳトランジスタ、ＰＣ，ＰＣ,０〜ＰＣ,４…制御用ＰＭＯＳトランジスタ、ＮＣ，ＮＣ,０〜ＮＣ,４…制御用ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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