(57)【特許請求の範囲】
【請求項１】
メタルゲート電極を備える相補型の半導体装置の製造方法において、
ｎＭＯＳＦＥＴ形成領域とｐＭＯＳＦＥＴ形成領域の半導体層上にゲート絶縁膜を形成する工程と、
形成された前記ゲート絶縁膜上に下層側導電層を形成する工程と、
形成された前記下層側導電層上に上層側導電層を形成する工程と、
形成された前記上層側導電層に対し前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域とで窒素濃度が異なるように窒素を導入する工程と、
窒素導入後、前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域の前記上層側導電層上に低抵抗層を形成する工程と、
前記低抵抗層の形成後、前記上層側導電層から前記下層側導電層へ窒素を拡散させる熱処理を行う工程と、
を有し、
前記下層側導電層を形成する工程では、前記ゲート絶縁膜上に、ｎＭＯＳＦＥＴに適した仕事関数を示す窒素濃度を有する窒化ハフニウム層又は窒化ジルコニウム層を、前記ｎＭＯＳＦＥＴ形成領域および前記ｐＭＯＳＦＥＴ形成領域の前記下層側導電層として堆積し、
前記上層側導電層を形成する工程では、窒素を導入することなく前記下層側導電層上にモリブデン層を前記上層側導電層として堆積し、
前記上層側導電層に対し前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域とで窒素濃度が異なるように窒素を導入する工程では、前記ｐＭＯＳＦＥＴ形成領域の前記上層側導電層に対してのみ、後に前記熱処理を行ったときに前記ｐＭＯＳＦＥＴ形成領域の前記下層側導電層がｐＭＯＳＦＥＴに適した仕事関数を示す窒素濃度となるように、窒素を導入し、
窒素導入後、前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域の前記上層側導電層上にモリブデン層を前記低抵抗層として堆積し、前記低抵抗層の形成後、前記熱処理を行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域の前記上層側導電層上に前記低抵抗層を形成する工程後に、
形成された前記下層側導電層、前記上層側導電層および前記低抵抗層にゲート加工を施す工程と、
前記ゲート加工後に前記半導体層に所定導電型の不純物を導入する工程と、
を有し、
前記熱処理を行う工程では、前記熱処理によって、前記上層側導電層から前記下層側導電層へ窒素を拡散させると共に、前記半導体層に導入された前記不純物を活性化することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳ（Metal Oxide Semiconductor）デバイスは、そのゲート電極材料にポリシリコンが広く用いられてきた。しかし、このようなＭＯＳデバイスにおいては、その微細化が進むにつれ、ポリシリコンゲート電極の高抵抗化や空乏層の発生による駆動電流の低下が懸念されはじめている。このような問題に対し、近年、ポリシリコンに替えて、メタル材料を用いてゲート電極を形成する試みがなされている。
【０００３】
メタル材料を用いて形成されるメタルゲート電極では、閾値電圧を制御するために、その仕事関数を制御する必要がある。そのため、従来は、ｎチャネル型ＭＯＳ電界効果トランジスタ（「ｎＭＯＳＦＥＴ」という。）とｐチャネル型ＭＯＳ電界効果トランジスタ（「ｐＭＯＳＦＥＴ」という。）にそれぞれ異なるメタル材料のメタルゲート電極を形成する等の方法が採られてきた。
【０００４】
また、近年では、メタル材料に窒素（Ｎ）を添加することによってその仕事関数を変調させる方法も提案されている（非特許文献１参照）。また、異なる仕事関数を示すメタル材料を用いてｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに別個にメタルゲート電極を形成する方法も提案されている（非特許文献２参照）。
【０００５】
このほかにも、例えば、メタルゲート電極を用いてＣＭＯＳ（Complementary Metal Oxide Semiconductor）電界効果トランジスタ（「ＣＭＯＳＦＥＴ」という。）を形成する際、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに同じメタル材料からなる層を形成し、その一方の領域をマスクしてからＮを添加することによって、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのメタルゲート電極の仕事関数を異ならせるようにした方法が提案されている（特許文献１参照）。また、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに同じメタル材料からなる層を形成して、その全体にＮを添加した後、一方の領域からはそのＮを外方拡散させ、他方の領域からはそのＮを外方拡散させないようにカバーすることによって、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのメタルゲート電極の仕事関数を異ならせるようにした方法も提案されている（特許文献２参照）。
【非特許文献１】「アイ・イー・イー・イー・エレクトロン・デバイス・レターズ（IEEE Electron Device Letters）」、２００４年２月、Ｖｏｌ．２５、Ｎｏ．２、ｐ．７０
【非特許文献２】「ＶＬＳＩシンポジウム・ダイジェスト・オブ・テクノロジー（VLSI Symposium Digest of Technology）」、２００５年６月、ｐｐ．５０−５１
【特許文献１】特開２０００−３１２９６号公報
【特許文献２】特開２００５−７９５１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのメタルゲート電極をそれぞれ違うメタル材料で形成する場合には、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのメタルゲート電極を別個に形成する必要があるため、従来のデバイス製造に比べ、製造工程やデバイス構造が複雑化し、また、製造コストの増加を招いてしまう。
【０００７】
また、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのメタルゲート電極を同じメタル材料から形成しＮ添加量を調整することによって両者の仕事関数を制御しようとした場合には、Ｎの添加によってメタルゲート電極の抵抗が高くなってしまったり、やはり製造工程が複雑になってしまったりする等の課題が残されている。
【０００８】
このような点に鑑み、適切な仕事関数を有しかつ低抵抗なメタルゲート電極を備えた半導体装置を提供することを目的とする。
また、製造工程を複雑化することなく、適切な仕事関数を有しかつ低抵抗なメタルゲート電極を形成することのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、メタルゲート電極を備える相補型の半導体装置の製造方法において、ｎＭＯＳＦＥＴ形成領域とｐＭＯＳＦＥＴ形成領域の半導体層上にゲート絶縁膜を形成する工程と、形成された前記ゲート絶縁膜上に下層側導電層を形成する工程と、形成された前記下層側導電層上に上層側導電層を形成する工程と、形成された前記上層側導電層に対し前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域とで窒素濃度が異なるように窒素を導入する工程と、窒素導入後、前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域の前記上層側導電層上に低抵抗層を形成する工程と、前記低抵抗層の形成後、前記上層側導電層から前記下層側導電層へ窒素を拡散させる熱処理を行う工程と、を有し、前記下層側導電層を形成する工程では、前記ゲート絶縁膜上に、ｎＭＯＳＦＥＴに適した仕事関数を示す窒素濃度を有する窒化ハフニウム層又は窒化ジルコニウム層を、前記ｎＭＯＳＦＥＴ形成領域および前記ｐＭＯＳＦＥＴ形成領域の前記下層側導電層として堆積し、前記上層側導電層を形成する工程では、窒素を導入することなく前記下層側導電層上にモリブデン層を前記上層側導電層として堆積し、前記上層側導電層に対し前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域とで窒素濃度が異なるように窒素を導入する工程では、前記ｐＭＯＳＦＥＴ形成領域の前記上層側導電層に対してのみ、後に前記熱処理を行ったときに前記ｐＭＯＳＦＥＴ形成領域の前記下層側導電層がｐＭＯＳＦＥＴに適した仕事関数を示す窒素濃度となるように、窒素を導入し、窒素導入後、前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域の前記上層側導電層上にモリブデン層を前記低抵抗層として堆積し、前記低抵抗層の形成後、前記熱処理を行う半導体装置の製造方法が提供される。
【００１２】
このような半導体装置の製造方法によれば、半導体層上にゲート絶縁膜を介して導電層が積層され、その上層側導電層に対してｎＭＯＳＦＥＴ形成領域とｐＭＯＳＦＥＴ形成領域でＮ濃度が異なるようにＮが導入される。そして、Ｎ導入後、導電層上に低抵抗層が形成され、その後、熱処理が行われて、積層された導電層の、上層側導電層から下層側導電層へＮが拡散導入される。これにより、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴにそれぞれ適切な仕事関数を有するメタルゲート電極が形成されると共に、最上層に形成された低抵抗層により、その下層の積層導電層内にＮが導入されている場合であっても、その低抵抗化が図られるようになる。
【発明の効果】
【００１３】
開示の方法によれば、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのメタルゲート電極の仕事関数制御層をＮ濃度の異なる導電層の積層構造で形成し、その仕事関数制御層上に低抵抗層を形成する。これにより、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴにそれぞれ適切な仕事関数を有するメタルゲート電極が形成可能になると共に、低抵抗層によりその低抵抗化が図られ、メタルゲート電極を備えた相補型半導体装置の高性能化を図ることが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して詳細に説明する。
図１はメタルゲート電極を備えたＣＭＯＳＦＥＴの構成例を示す図である。
図１に示すＣＭＯＳＦＥＴ１は、半導体基板２の素子分離領域３によって画定された素子領域に、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０がそれぞれ形成されている。
【００１５】
ｎＭＯＳＦＥＴ１０は、半導体基板２上に、ゲート絶縁膜１１を介して、窒化ハフニウム（ＨｆＮ）層１２ａ、およびモリブデン（Ｍｏ）等の金属層１２ｂ，１２ｃが順に積層された３層構造のメタルゲート電極１２を有している。このメタルゲート電極１２の側壁には、サイドウォール１３が形成され、さらにその両側の半導体基板２内には、ＬＤＤ１４ａおよびソース／ドレイン領域１４が形成されている。
【００１６】
ｐＭＯＳＦＥＴ２０は、半導体基板２上に、ゲート絶縁膜２１を介して、ＨｆＮ層２２ａ、Ｎが導入されたＭｏ等の金属層（「Ｎドープ金属層」という。）２２ｂ、およびＭｏ等の金属層２２ｃが順に積層された３層構造のメタルゲート電極２２を有している。このメタルゲート電極２２の側壁には、サイドウォール２３が形成され、さらにその両側の半導体基板２内には、ＬＤＤ２４ａおよびソース／ドレイン領域２４が形成されている。
【００１７】
ここで、ｎＭＯＳＦＥＴ１０については、ＨｆＮ層１２ａとその上の金属層１２ｂの２層の導電層がメタルゲート電極１２の仕事関数を制御するための層（「仕事関数制御層」という。）として機能し、最上層の金属層１２ｃはメタルゲート電極１２の低抵抗化を図るための層（「低抵抗層」という。）として機能する。一方、ｐＭＯＳＦＥＴ２０については、ＨｆＮ層２２ａとその上のＮドープ金属層２２ｂの２層の導電層がメタルゲート電極２２の仕事関数制御層として機能し、最上層の金属層２２ｃはメタルゲート電極２２の低抵抗層として機能する。
【００１８】
このようなｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０において、各メタルゲート電極１２，２２の最下層のＨｆＮ層１２ａ，２２ａは、それらのＮ濃度が異なるように構成されている。このＣＭＯＳＦＥＴ１では、ｐＭＯＳＦＥＴ２０のＨｆＮ層２２ａの方が、ｎＭＯＳＦＥＴ１０のＨｆＮ層１２ａよりもＮ濃度が高くなるように形成されている。なお、ｐＭＯＳＦＥＴ２０のＨｆＮ層２２ａは、ここでは後述のように、その上層のＮドープ金属層２２ｂのＮがＨｆＮ層２２ａに拡散することによって、ｎＭＯＳＦＥＴ１０のＨｆＮ層１２ａよりも高Ｎ濃度化される。
【００１９】
ＣＭＯＳＦＥＴ１では、このようにｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０の各メタルゲート電極１２，２２最下層のＨｆＮ層１２ａ，２２ａのＮ濃度を異ならせることにより、双方の仕事関数がそれぞれ制御される。また、各メタルゲート電極１２，２２中層の金属層１２ｂおよびＮドープ金属層２２ｂは、ＨｆＮ層１２ａ，２２ａ双方のＮ濃度を調整して、双方の仕事関数制御に間接的に寄与する層である。すなわち、メタルゲート電極１２中層の金属層１２ｂは、ここでは下層のＨｆＮ層１２ａのＮ濃度を増加させないようにすることを目的として形成された層である。一方、メタルゲート電極２２中層のＮドープ金属層２２ｂは、ここではそれが含有するＮを下層のＨｆＮ層２２ａに拡散させそのＮ濃度を増加させることを目的として形成された層である。なお、メタルゲート電極１２のＨｆＮ層１２ａのＮ濃度を調整するためには、中層の金属層１２ｂをＮドープ金属層とすることも可能である。
【００２０】
ＨｆＮ層１２ａ，２２ａのＮ濃度をそれぞれ適切に調整することにより、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０の各メタルゲート電極１２，２２の仕事関数を最適に制御することができ、例えば、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０で従来のポリシリコンゲート電極を用いたときと同等の仕事関数差を得ることができるようになる。
【００２１】
ここで、図２はＨｆＮ層内のＮ濃度と仕事関数の関係の一例を示す図である。図２において、横軸はＨｆＮ層内のＮ濃度（ｃｍ-3）を表し、縦軸はＨｆＮ層の仕事関数（ｅＶ）を表している。なお、図２には、ｎ型ポリシリコンゲート電極の仕事関数およびｐ型ポリシリコンゲート電極の仕事関数も併せて図示している。
【００２２】
図２に示すように、ＨｆＮ層は、そのＮ濃度の増加に伴い仕事関数が増加する傾向があり、特にＮ濃度が約５×１０21ｃｍ-3から約１×１０22ｃｍ-3の間で仕事関数が大きく変化する。
【００２３】
この図２より、ＣＭＯＳＦＥＴ１においては、ｎＭＯＳＦＥＴ１０のメタルゲート電極１２のＨｆＮ層１２ａに濃度約５×１０21ｃｍ-3以下のＮが含有され、ｐＭＯＳＦＥＴ２０のメタルゲート電極２２のＨｆＮ層２２ａに濃度約１×１０22ｃｍ-3以上のＮが含有されている場合に、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０で、ポリシリコンゲート電極を用いたときと同等の仕事関数差を得ることができるようになる。
【００２４】
さらに、ＣＭＯＳＦＥＴ１では、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０の各メタルゲート電極１２，２２最上層に金属層１２ｃ，２２ｃを設けることにより、双方の低抵抗化が図られている。例えば、図１に示した構成を有するＣＭＯＳＦＥＴ１において、最上層に金属層１２ｃ，２２ｃを形成せずに、ＨｆＮ層１２ａ，２２ａ上にそれぞれ金属層１２ｂおよびＮドープ金属層２２ｂを形成しただけの構成とした場合であっても、ＨｆＮ層１２ａ，２２ａによって仕事関数を制御し、金属層１２ｂおよびＮドープ金属層２２ｂによってコンタクト部を構成することは可能である。しかし、一般にＮが導入された金属は、その導入量にもよるが、Ｎが導入されていない金属に比べると抵抗が上昇する。したがって、図１に示したように、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０の各メタルゲート電極１２，２２最上層に、Ｍｏ等の低抵抗の金属層１２ｃ，２２ｃを設けることにより、その下層で仕事関数を適切に制御すると共に、各メタルゲート電極１２，２２の更なる低抵抗化を図ることが可能になる。
【００２５】
なお、ＣＭＯＳＦＥＴ１において、メタルゲート電極１２中層およびメタルゲート電極１２，２２最上層の金属層１２ｂ，１２ｃ，２２ｃには、上記したＭｏのほか、タングステン（Ｗ）やチタン（Ｔｉ）等の高融点金属、あるいはシリサイド等の金属間化合物を用いることも可能である。
【００２６】
また、ｐＭＯＳＦＥＴ２０のメタルゲート電極２２中層のＮドープ金属層２２ｂには、ＭｏにＮを導入したもののほか、ＷやＴｉ等の高融点金属にＮを導入したもの、あるいはシリサイド等にＮを導入したもの等を用いることも可能である。なお、前述のように、ｎＭＯＳＦＥＴ１０のメタルゲート電極１２最下層にあるＨｆＮ層１２ａのＮ濃度を調整するためにその中層の金属層１２ｂをＮドープ金属層とした場合も、そのＮドープ金属層には、Ｍｏ，Ｗ，Ｔｉ，シリサイド等にＮを導入したものを用いることが可能である。
【００２７】
また、ここでは仕事関数制御のためにＮを用いる場合を例示したが、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等、最外殻の電子配置がＮと同じものは、同様に用いることが可能である。
【００２８】
また、半導体基板２には、Ｓｉ基板やＳＯＩ（Silicon On Insulator）基板を用いることが可能である。ゲート絶縁膜１１，２１には、酸化シリコン（ＳｉＯ2）や酸窒化シリコン（ＳｉＯＮ）のほか、酸化ハフニウム（ＨｆＯ2）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等の高誘電率（Ｈｉｇｈ−ｋ）材料も用いることが可能である。
【００２９】
なお、以上の説明では、仕事関数制御層の一部（下層側）にＨｆＮ層１２ａ，２２ａを用いた場合について述べたが、ＨｆＮ層１２ａ，２２ａに替えて、Ｎを含まないＨｆ層を用いることも可能である。ただし、その場合、ゲート絶縁膜１１，２１の材質やＣＭＯＳＦＥＴ１形成過程の熱履歴等によってＨｆ層とゲート絶縁膜１１，２１が反応してしまう場合が起こり得る点に留意する必要がある。Ｈｆ層とゲート絶縁膜１１，２１の反応が起こらない場合や反応が起こっても支障がない場合には、仕事関数制御層の一部にＨｆ層を用いることも可能である。Ｈｆ層のＨｆと反応しないかあるいは反応しにくいものとしては、例えば、ＳｉＯＮ膜やＨｆＳｉＯＮ膜等、Ｎを含む絶縁膜が挙げられる。
【００３０】
また、以上の説明では、仕事関数制御層の一部（下層側）にＨｆＮやＨｆを用いる場合について述べたが、その部分にはＨｆＮやＨｆのほか、窒化ジルコニウム（ＺｒＮ）やジルコニウム（Ｚｒ）を用いることもできる。このようなＺｒＮやＺｒもＨｆＮやＨｆを用いたときと同様の挙動を示し、また、ＺｒＮやＺｒを用いることによってＨｆＮやＨｆを用いたときと同様の効果を得ることが可能である。
【００３１】
また、以上の説明では、最上層の金属層１２ｃ，２２ｃを、Ｎを含有しない構成とした場合について述べたが、最上層をあらかじめＮを含有する構成とした場合や、最上層が最終的にＮを含有する構成となった場合であっても、中層に比べて最上層の方が低抵抗であれば、低抵抗のメタルゲート電極を得ることができる。最上層にＮが含有される場合は、Ｎが含有されない場合に比べると抵抗が高くなるものの、その耐酸化性は向上するようになる。
【００３２】
次に、上記のようなＣＭＯＳＦＥＴについて、より具体的に説明する。
図３から図９はＣＭＯＳＦＥＴの各形成工程の説明図である。以下、図３から図９を参照して、ＣＭＯＳＦＥＴの形成方法とその構成について、具体的に説明する。
【００３３】
図３はＨｆＮ層およびＭｏ層の形成工程の要部断面模式図である。
まず、Ｓｉ基板３０にＳＴＩ（Shallow Trench Isolation）法等を用いて素子分離領域３１を形成し、ｎＭＯＳＦＥＴを形成する領域（ｎＭＯＳＦＥＴ形成領域）３５とｐＭＯＳＦＥＴを形成する領域（ｐＭＯＳＦＥＴ形成領域）３６を含む全面に、膜厚約２ｎｍのゲート絶縁膜３２を形成する。例えば、ゲート絶縁膜３２として、熱酸化法等を用いて所定膜厚のＳｉＯ2膜を形成する。
【００３４】
ゲート絶縁膜３２の形成後、その上にスパッタ法やＣＶＤ（Chemical Vapor Deposition）法を用いて膜厚約１０ｎｍのＨｆＮ層３３を形成する。例えばスパッタ法の場合には、Ｈｆターゲットを用い、アルゴン（Ａｒ）流量約２８ｍＬ／ｍｉｎ、窒素（Ｎ2）流量約２ｍＬ／ｍｉｎ、電力約２５０Ｗ、圧力約０．２Ｐａの条件で、ＨｆＮ層３３を形成することができる。ＨｆＮ層３３は、ｎＭＯＳＦＥＴ１０のメタルゲート電極１２の仕事関数を得るのに必要なＮ濃度、例えば約５×１０21ｃｍ-3になるように形成する（図２参照）。
【００３５】
ＨｆＮ層３３の形成後は、その上にスパッタ法やＣＶＤ法を用いて膜厚約４０ｎｍのＭｏ層３４を形成する。例えばスパッタ法の場合には、Ｍｏターゲットを用い、Ａｒ流量約３０ｍＬ／ｍｉｎ、電力約５００Ｗ、圧力約０．２Ｐａの条件で、Ｍｏ層３４を形成することができる。なお、Ｍｏの代わりにＷを用いる場合でも、ほぼ同じスパッタ条件でＷ層を形成することが可能である。
【００３６】
図４はイオン注入工程の要部断面模式図である。
ＨｆＮ層３３およびＭｏ層３４の形成後は、まず、ｎＭＯＳＦＥＴ形成領域３５にレジスト３７を形成する。そして、そのレジスト３７をマスクにして、ｐＭＯＳＦＥＴ形成領域３６のＭｏ層３４に対し、例えばイオン注入法を用いて、所定量のＮを導入する。Ｎを導入する際のイオン注入は、例えば、加速電圧約５ｋｅＶ、ドーズ量約１×１０16ｃｍ-2の条件で行い、かつ、イオン注入後のＭｏ層３４（後述のＮドープＭｏ層３４ａ）内のピーク濃度が１×１０22ｃｍ-3以上となるようにする。このように低加速電圧条件でイオン注入を行うことにより、ｐＭＯＳＦＥＴ形成領域３６のＨｆＮ層３３上層のＭｏ層３４に対し、所定量のＮを選択的に導入することが可能になる。なお、このようにイオン注入をＭｏ層３４に対して選択的に行うため、Ｓｉ基板３０とゲート絶縁膜３２の界面へのダメージは効果的に抑制される。
【００３７】
図５はイオン注入後の状態を示す要部断面模式図である。
上記のような所定条件のイオン注入を行い、レジスト３７を除去することによって、図５に示すように、ｐＭＯＳＦＥＴ形成領域３６のＨｆＮ層３３上層に所定量のＮが導入されたＮドープＭｏ層３４ａを形成した状態が得られる。
【００３８】
なお、ここではイオン注入法を用いてＮドープＭｏ層３４ａを形成する場合について述べたが、Ｍｏ層３４に対してＮを導入するためには、所定量のＮを所定深さの領域に選択的に導入することができるものであれば、その他の導入方法を用いても構わない。例えば、Ｍｏ層３４にＮ含有プラズマを照射してＮを導入するプラズマドーピング法や、Ｍｏ層３４表面に窒素化合物（例えば、Ｎ含有クラスタ。）を吸着させてそれを比較的浅い領域に拡散させる方法（「拡散法」という。）等も用いることができる。
【００３９】
プラズマドーピング法を用いる場合には、ｐＭＯＳＦＥＴ形成領域３６のＭｏ層３４に対し、ガス原料にＮ2を用い、加速電圧約５ｋｅＶ、ドーズ量約１×１０16ｃｍ-2の条件で処理を行い、ＮドープＭｏ層３４ａを形成する。
【００４０】
また、拡散法を用いる場合には、ＭＯＳＦＥＴ形成領域３６のＭｏ層３４を、ＲＦ電力約５０Ｗ、圧力約０．２Ｔｏｒｒ（１Ｔｏｒｒ＝１３３．３２Ｐａ）、時間約５秒の条件でＮ2プラズマに晒し、その表面にＮを吸着させる。そして、それをＭｏ層３４内に拡散させることにより、ＮドープＭｏ層３４ａを形成する。
【００４１】
図６はＭｏ層の形成工程の要部断面模式図である。
ｐＭＯＳＦＥＴ形成領域３６にＮドープＭｏ層３４ａを形成した後は、ｐＭＯＳＦＥＴ形成領域３６のＮドープＭｏ層３４ａ上とｎＭＯＳＦＥＴ形成領域３５に残るＭｏ層３４上に、スパッタ法やＣＶＤ法を用いて膜厚約２０ｎｍのＭｏ層３８を形成する。例えばスパッタ法の場合には、Ｍｏターゲットを用い、Ａｒ流量約３０ｍＬ／ｍｉｎ、電力約５００Ｗ、圧力約０．２Ｐａの条件で、Ｍｏ層３８を形成することができる。
【００４２】
なお、ここでは、Ｍｏ層３８の代わりに、窒化モリブデン（ＭｏＮ）層を形成することも可能である。ただし、Ｍｏ層３８は、後述のように低抵抗層として機能するようになるので、Ｍｏ層３８に代えてＭｏＮ層を形成する場合には、ごく微量のＮ含有量としておくことが望ましい。ＭｏＮ層は、Ｍｏ層３８に比べ、高抵抗化するものの、耐酸化性の点では有利になる。
【００４３】
図７はゲート加工および不純物導入工程の要部断面模式図である。
ｎＭＯＳＦＥＴ形成領域３５とｐＭＯＳＦＥＴ形成領域３６に図６に示したような積層構造を形成した後は、常法に従い、フォトリソグラフィ技術を用いてゲート加工を行う。このゲート加工により、ｎＭＯＳＦＥＴ形成領域３５には、ＨｆＮ層３３およびＭｏ層３４，３８の３層構造のゲートパターンが形成され、同時に、ｐＭＯＳＦＥＴ形成領域３６には、ＨｆＮ層３３、ＮドープＭｏ層３４ａおよびＭｏ層３８の３層構造のゲートパターンが形成される。
【００４４】
次に、３層構造のゲートパターンをマスクとしてシリコン基板３０の表面に不純物を低濃度に導入して、ＬＤＤ（Lightly Doped Drain)となる低濃度不純物領域を形成する。
図８はサイドウォール形成および不純物導入工程の要部断面模式図である。
【００４５】
次に、シリコン基板３０の上側全面にシリコン酸化膜を形成し、このシリコン酸化膜をエッチバックして、図８に示すように、ＨｆＮ層３３、Ｍｏ層３４，３４ａ，３８およびゲート絶縁膜３２の側面を被覆するサイドウォール３９を形成する。そして、ＨｆＮ層３３、Ｍｏ層３４，３４ａ，３８およびサイドウォール３９をマスクとしてシリコン基板３０の表面に不純物を高濃度に導入して、高濃度不純物領域を形成する。
【００４６】
図９はソース／ドレイン領域の形成工程の要部断面模式図である。
サイドウォール３９の形成後は、Ｓｉ基板３０に導入した不純物を活性化するために、例えば、不活性ガス雰囲気中、約１０００℃、約５秒間のＲＴＡ（Rapid Thermal Anneal）処理を行う。これにより、ｎＭＯＳＦＥＴ形成領域３５およびｐＭＯＳＦＥＴ形成領域３６の各ゲートパターン両側のＳｉ基板３０内にそれぞれ、ＬＤＤ４０ａ，４１ａおよびソース／ドレイン領域４０，４１を形成する。
【００４７】
さらに、このＲＴＡ処理の際には、図８に示したｐＭＯＳＦＥＴ形成領域３６のＮドープＭｏ層３４ａから下層のＨｆＮ層３３へＮの拡散が起こり、図９に示したように、それぞれＮ濃度が変化したＮドープＭｏ層３４ｂおよびＨｆＮ層３３ａが得られるようになる。これにより、ｎＭＯＳＦＥＴ形成領域３５とｐＭＯＳＦＥＴ形成領域３６で、Ｎ濃度が異なるＨｆＮ層３３，３３ａが得られるようになる。このとき、例えば、ｐＭＯＳＦＥＴ形成領域３５のＨｆＮ層３３ａのＮ濃度が約１×１０22ｃｍ-3以上となるようにすれば、ｎＭＯＳＦＥＴ形成領域３５のＨｆＮ層３３のＮ濃度が約５×１０21ｃｍ-3である場合に、双方の間で有意な仕事関数差を得ることが可能になる（図２参照）。したがって、不純物活性化のためのＲＴＡ処理まで行った後にそのような有意な仕事関数差が得られるよう、ＲＴＡ処理前のＨｆＮ層３３のＮ濃度、ＮドープＭｏ層３４ａのＮ濃度（Ｍｏ層３４へのＮ導入量）、ＲＴＡ処理条件等を適切に設定・制御する。
【００４８】
以上の工程により、ｎＭＯＳＦＥＴ形成領域３５にＨｆＮ層３３およびＭｏ層３４，３８からなるメタルゲート電極４２を備えたｎＭＯＳＦＥＴが形成され、ｐＭＯＳＦＥＴ形成領域３６にＨｆＮ層３３ａ、ＮドープＭｏ層３４ｂおよびＭｏ層３８からなるメタルゲート電極４３を備えたｐＭＯＳＦＥＴが形成される。この場合、メタルゲート電極４２においては、最下層のＨｆＮ層３３と中層のＭｏ層３４が仕事関数制御層になり、最上層のＭｏ層３８が低抵抗層になる。また、メタルゲート電極４３においては、最下層のＨｆＮ層３３ａと中層のＮドープＭｏ層３４ｂが仕事関数制御層になり、最上層のＭｏ層３８が低抵抗層になる。
【００４９】
このような形成方法により、適切に仕事関数が制御された低抵抗のメタルゲート電極４２，４３を備える高性能のＣＭＯＳＦＥＴを形成することができる。さらに、この形成方法によれば、ｎＭＯＳＦＥＴ形成領域３５とｐＭＯＳＦＥＴ形成領域３６に、同時にメタルゲート電極４２，４３を形成することができ、工程的には従来のポリシリコンゲート電極を備えるＣＭＯＳＦＥＴとほぼ同じ工程で形成することができる。したがって、そのような高性能のＣＭＯＳＦＥＴを、工程を複雑化することなく、効率的に形成することができる。
【００５０】
なお、上記形成方法において、図９で述べたＲＴＡ処理の際には、最上層のＭｏ層３８へのＮの拡散にも留意する（図示せず。）。最終的に最上層にＮが含有されていると、Ｎが含有されていないものに比べて抵抗が増加する傾向があるためである。したがって、そのような抵抗増加が許容範囲内となるように、ＲＴＡ処理前のＨｆＮ層３３のＮ濃度、ＮドープＭｏ層３４ａのＮ濃度（Ｍｏ層３４へのＮ導入量）、ＲＴＡ処理条件等を適切に設定・制御する。また、最上層の耐酸化性向上のために、上記のような抵抗増加を許容できる範囲で、意図的に最上層にＮを拡散させることも可能である。その場合も、最上層が所定のＮ含有量になるように、ＲＴＡ処理前のＨｆＮ層３３のＮ濃度、ＮドープＭｏ層３４ａのＮ濃度（Ｍｏ層３４へのＮ導入量）、ＲＴＡ処理条件等を適切に設定・制御すればよい。
【００５１】
また、以上の説明におけるＣＭＯＳＦＥＴの形成条件は一例であって、形成するＣＭＯＳＦＥＴの要求特性等に応じて任意に変更可能である。
以上説明したように、ここでは、ＣＭＯＳＦＥＴのｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの各メタルゲート電極を共に３層構造とし、その最下層と中層の導電層で仕事関数制御層を構成し、その最上層で低抵抗層を構成するようにした。
【００５２】
ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの各メタルゲート電極の最下層の導電層は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴでＮ濃度をそれぞれ適切に調整することにより、各メタルゲート電極の仕事関数を最適に制御する。
【００５３】
ｐＭＯＳＦＥＴのメタルゲート電極の中層は、Ｎを含む導電層で構成し、そのメタルゲート電極の形成時にそのＮを最下層の導電層に拡散させてその導電層のＮ濃度を調整するのに用いられ、メタルゲート電極の仕事関数制御に間接的に寄与する。なお、前述のように、ｎＭＯＳＦＥＴのメタルゲート電極の中層もＮを含む導電層で構成して、そのメタルゲート電極の形成時にそのＮを最下層の導電層に拡散させてその導電層のＮ濃度調整に用いるようにしてもよい。その場合も、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの各メタルゲート電極の最下層の導電層の最終的なＮ濃度がそれぞれ適切に調整されていれば、各メタルゲート電極の仕事関数の最適制御が可能である。
【００５４】
さらに、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの各メタルゲート電極の最上層は、たとえ中層の導電層にＮが導入されてその抵抗が上昇している場合にも、メタルゲート電極の低コンタクト抵抗が確保できるような低抵抗層、例えばＮを含有しないかあるいは微量のＮを含有する金属層で構成する。それにより、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの双方の低抵抗化を図ることが可能になる。
【００５５】
また、上記のようなメタルゲート電極を備えるＣＭＯＳＦＥＴは、工程的には従来のポリシリコンゲート電極を備えるＣＭＯＳＦＥＴとほぼ同じ工程で形成することができる。したがって、有意な仕事関数を有しかつ低抵抗のメタルゲート電極を備えるＣＭＯＳＦＥＴを、工程を複雑化することなく、効率的に形成することができる。
【００５６】
（付記１）  メタルゲート電極を備える相補型の半導体装置において、
導電層が積層された構造を有しｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとでＮ濃度が異なる仕事関数制御層と、
前記仕事関数制御層上に形成され前記仕事関数制御層を低抵抗化する低抵抗層と、
を有するメタルゲート電極を備えることを特徴とする半導体装置。
【００５７】
（付記２）  前記仕事関数制御層の積層された前記導電層のうち、下層側導電層は、所定のＮ濃度を有し所定の仕事関数を有する層であり、上層側導電層は、前記下層側導電層のＮ濃度を調整するための層であることを特徴とする付記１記載の半導体装置。
【００５８】
（付記３）  前記上層側導電層は、Ｎを含有する場合には、含有するＮを前記下層側導電層に拡散させて前記下層側導電層のＮ濃度を増加させるために用いられることを特徴とする付記２記載の半導体装置。
【００５９】
（付記４）  前記上層側導電層は、前記下層側導電層のＮ濃度を維持するために用いられることを特徴とする付記２記載の半導体装置。
（付記５）  前記仕事関数制御層の積層された前記導電層の下層側導電層および上層側導電層は、ｐＭＯＳＦＥＴ側の方がｎＭＯＳＦＥＴ側に比べＮ濃度が高いことを特徴とする付記１記載の半導体装置。
【００６０】
（付記６）  前記仕事関数制御層の積層された前記導電層のうち、下層側導電層は、ＨｆＮ、Ｈｆ、ＺｒＮまたはＺｒであることを特徴とする付記１記載の半導体装置。
（付記７）  前記仕事関数制御層の積層された前記導電層のうち、上層側導電層は、高融点の金属または金属間化合物を用いて形成されていることを特徴とする付記１記載の半導体装置。
【００６１】
（付記８）  前記低抵抗層は、低抵抗かつ高融点の金属または金属間化合物を用いて形成されていることを特徴とする付記１記載の半導体装置。
（付記９）  メタルゲート電極を備える相補型の半導体装置の製造方法において、
ｎＭＯＳＦＥＴ形成領域とｐＭＯＳＦＥＴ形成領域の半導体層上にゲート絶縁膜を形成する工程と、
形成された前記ゲート絶縁膜上に導電層を積層する工程と、
積層された前記導電層のうち上層側導電層に対し前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域とでＮ濃度が異なるようにＮを導入する工程と、
Ｎ導入後、前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域の前記上層側導電層上に低抵抗層を形成する工程と、
前記低抵抗層の形成後、前記上層側導電層から前記導電層の下層側導電層へＮを拡散させる熱処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【００６２】
（付記１０）  前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域の前記上層側導電層上に前記低抵抗層を形成する工程後に、
積層された前記導電層および前記低抵抗層にゲート加工を施す工程と、
前記ゲート加工後に前記半導体層に所定導電型の不純物を導入する工程と、
を有し、
前記上層側導電層から前記下層側導電層へＮを拡散させるための前記熱処理を行う工程においては、
前記熱処理によって、前記上層側導電層から前記下層側導電層へＮを拡散させると共に、前記半導体層に導入された前記不純物を活性化することを特徴とする付記９記載の半導体装置の製造方法。
【００６３】
（付記１１）  積層された前記導電層および前記低抵抗層に前記ゲート加工を施す工程においては、
前記ゲート加工を、前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域に対して、同時に施すことを特徴とする付記１０記載の半導体装置の製造方法。
【００６４】
（付記１２）  前記ゲート絶縁膜上に前記導電層を積層する工程においては、
前記ｎＭＯＳＦＥＴ形成領域および前記ｐＭＯＳＦＥＴ形成領域の前記下層側導電層をｎＭＯＳＦＥＴに適した仕事関数を示すＮ濃度で形成し、Ｎを導入することなく前記下層側導電層上に前記上層側導電層を形成し、
前記上層側導電層に対し前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域とでＮ濃度が異なるようにＮを導入する工程においては、
前記ｐＭＯＳＦＥＴ形成領域の前記上層側導電層に対してのみ、Ｎを導入し、後に前記熱処理を行ったときに前記ｐＭＯＳＦＥＴ形成領域の前記下層側導電層がｐＭＯＳＦＥＴに適した仕事関数を示すＮ濃度となるように、Ｎを導入し、
Ｎ導入後、前記ｎＭＯＳＦＥＴ形成領域と前記ｐＭＯＳＦＥＴ形成領域の前記上層側導電層上に前記低抵抗層を形成し、前記低抵抗層の形成後、前記熱処理を行うことを特徴とする付記９記載の半導体装置の製造方法。
【００６５】
（付記１３）  前記下層側導電層は、ＨｆＮ、Ｈｆ、ＺｒＮまたはＺｒであることを特徴とする付記９記載の半導体装置の製造方法。
（付記１４）  前記上層側導電層は、高融点の金属または金属間化合物を用いて形成されることを特徴とする付記９記載の半導体装置の製造方法。
【００６６】
（付記１５）  前記低抵抗層は、低抵抗かつ高融点の金属または金属間化合物を用いて形成されることを特徴とする付記９記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６７】
【図１】メタルゲート電極を備えたＣＭＯＳＦＥＴの構成例を示す図である。
【図２】ＨｆＮ層内のＮ濃度と仕事関数の関係の一例を示す図である。
【図３】ＨｆＮ層およびＭｏ層の形成工程の要部断面模式図である。
【図４】イオン注入工程の要部断面模式図である。
【図５】イオン注入後の状態を示す要部断面模式図である。
【図６】Ｍｏ層の形成工程の要部断面模式図である。
【図７】ゲート加工および不純物導入工程の要部断面模式図である。
【図８】サイドウォール形成および不純物導入工程の要部断面模式図である。
【図９】ソース／ドレイン領域の形成工程の要部断面模式図である。
【符号の説明】
【００６８】
１  ＣＭＯＳＦＥＴ
２  半導体基板
３，３１  素子分離領域
１０  ｎＭＯＳＦＥＴ
１１，２１，３２  ゲート絶縁膜
１２，２２，４２，４３  メタルゲート電極
１２ａ，２２ａ，３３，３３ａ  ＨｆＮ層
１２ｂ，１２ｃ，２２ｃ  金属層
１３，２３，３９  サイドウォール
１４，２４，４０，４１  ソース／ドレイン領域
１４ａ，２４ａ，４０ａ，４１ａ  ＬＤＤ
２０  ｐＭＯＳＦＥＴ
２２ｂ  Ｎドープ金属層
３０  Ｓｉ基板
３４，３８  Ｍｏ層
３４ａ，３４ｂ  ＮドープＭｏ層
３５  ｎＭＯＳＦＥＴ形成領域
３６  ｐＭＯＳＦＥＴ形成領域
３７  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004828982.tif 000007
【図７】
0004828982.tif 000008
【図８】
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【図９】
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