(57)【特許請求の範囲】
【請求項１】
半導体支持基板と、前記半導体支持基板上に形成された絶縁層と、前記絶縁層上に形成されたＳＯＩ層とからなるＳＯＩ基板構造を有する半導体装置において、
前記ＳＯＩ層には、ドレイン領域とソース領域とが形成され、
前記絶縁層は、前記ソース領域に向かって突出した段差部を有し、かつ前記ソース領域の下部の膜厚が前記ドレイン領域の下部の膜厚よりも厚く形成されており、
前記ソース領域は前記絶縁層に接するが、前記ドレイン領域は前記絶縁層に接しないことを特徴とする半導体装置。
【請求項２】
半導体支持基板と、前記半導体支持基板上に形成された絶縁層と、前記絶縁層上にソース領域とドレイン領域とを備えて形成された半導体層と、を備えて形成されたＳＯＩ基板構造を有する半導体装置において、
前記絶縁層は、前記ソース領域に向かって突出した段差部を有し、かつ前記ソース領域の下部の膜厚が前記ドレイン領域の下部の膜厚よりも厚く形成されており、
前記ソース領域は前記半導体層の表面から前記絶縁層に達しており、
前記ドレイン領域は前記絶縁層と離間して形成されていることを特徴とする半導体装置。
【請求項３】
半導体支持基板と、前記半導体支持基板上に形成された絶縁層と、前記絶縁層上にソース領域とドレイン領域とを備えて形成された半導体層と、を備えて形成されたＳＯＩ基板構造を有する半導体装置において、
前記絶縁層は、前記ソース領域に向かって突出した段差部を有し、かつ前記ソース領域の下部の膜厚が前記ドレイン領域の下部の膜厚よりも厚く形成されており、
前記ソース領域は前記半導体層の表面から前記絶縁層に達しており、
前記ドレイン領域は前記絶縁層と離間して形成されていることを特徴とする半導体装置。
【請求項４】
半導体支持基板を準備する工程と、
前記半導体支持基板上に絶縁層を形成する工程と、
前記絶縁層上にＳＯＩ層を形成する工程と、
前記ＳＯＩ層にソース領域及びドレイン領域を形成する工程とを含み、
前記絶縁層を形成する工程において、当該絶縁層の前記ソース領域の下部を前記ソース領域に向かって突出させることで厚くし、前記ドレイン領域の下部を薄くすることにより、前記ソース領域が前記絶縁層に接し、前記ドレイン領域が前記絶縁層に接しない構造とすることを特徴とする半導体装置の製造方法。
【請求項５】
半導体支持基板を準備する工程と、
前記半導体支持基板上に絶縁層を形成する工程と、
前記絶縁層上にＳＯＩ層を形成する工程と、
前記ＳＯＩ層にソース領域及びドレイン領域を形成する工程と、を含み、
前記絶縁層を形成する工程においては、前記絶縁層の前記ソース領域の下部を前記ソース領域に向かって突出させて前記ドレイン領域の下部よりも厚く形成することにより、前記ソース領域が前記ＳＯＩ層の表面から前記絶縁層に達し、前記ドレイン領域が前記絶縁層と離間する構造を形成することを特徴とする半導体装置の製造方法。
【請求項６】
半導体支持基板を準備する工程と、
前記半導体支持基板上に絶縁層を形成する工程と、
前記絶縁層の表面の一部を隆起させて段差部を形成する工程と、
前記絶縁層上及び前記段差部上に半導体層を形成する工程と、
前記半導体層に、前記半導体層の表面から前記段差部に達するソース領域と、前記段差部及び前記絶縁層と離間するドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記絶縁層の表面の一部を、ＬＯＣＯＳ法によって隆起させることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体支持基板を準備する工程と、前記半導体支持基板上に絶縁層を形成する工程と、前記絶縁層上に、ソース領域とドレイン領域とを備えた半導体層を形成する工程と、を含む半導体装置の製造方法は、
前記ソース領域下部の前記絶縁層上に、前記ドレイン領域下部の前記絶縁層の表面よりも前記ソース領域に向かって突出した段差部を形成して、前記ソース領域が前記半導体層の表面から前記絶縁層に達し、前記ドレイン領域を前記絶縁層と離間させる工程をさらに含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板を用いた半導体装置及びその製造方法に関する。特に、ソース／ドレイン間耐圧と破壊電力値の向上を図り得る高耐圧素子構造およびその製造方法に関する。
【背景技術】
【０００２】
一般的に、ＬＳＩの性能効率はトランジスタの性能効率（パフォーマンスと消費電力）に依存している。トランジスタのＶｔ(閾値電圧)を高くすれば、リーク電流は減少し省電力化につながるが、一定の供給電圧のもとでは動作速度などのパフォーマンスは下がってしまう。他方、Ｖｔを下げれば動作速度などのパフォーマンスは高くなるがリーク電流が増大する。トランジスタのＶｔの設計値は、ＬＳＩの用途を考えた上で省電力とパフォーマンスの兼ね合いから最適な値に定める。しかしながら、トランジスタのパフォーマンス（性能）は、デバイス構造や不純物プロファイル等のデバイスの物理的性質に依存しており、従来型のバルクＣＭＯＳにおいて一定の限界範囲を超えることができなかった。
【０００３】
ＳＯＩ(Silicon
On Insulator)技術は、トランジスタの性能効率を高める観点から注目されているトランジスタの新しい製造プロセス技術である。通常のバルクＣＭＯＳでは、シリコン基板上にトランジスタを形成する。しかし、ＳＯＩ構造を有するＣＭＯＳでは絶縁物(ＳｉＯ２)の上のシリコン層上にトランジスタを形成する。ＳＯＩ構造を有するＣＭＯＳにおいては、隣接する素子同士が完全に分離されているため、リークやノイズなどの電気的な干渉を考慮する必要がない。すなわち、ＳＯＩ構造を有するＣＭＯＳは、寄生容量が削減され、リーク電流が少なく、トランジスタ相互の電気的干渉が低いことから、理想的なトランジスタといえる。
【０００４】
ＳＯＩ構造を有するＣＭＯＳでは絶縁物の上にシリコン薄膜を形成し、そこにゲートを形成する。シリコン薄膜(ＳＯＩ層)の厚さによって、部分空乏型ＳＯＩ(Partially Depleted ＳＯＩ:ＰＤ ＳＯＩ)と、完全空乏型ＳＯＩ(Fully Depleted ＳＯＩ:ＦＤ ＳＯＩ)に分けることができる。ＰＤ ＳＯＩとＦＤ ＳＯＩのＳＯＩ層の厚みの違いは、トランジスタの動作特性の違いとなって現れる。定性的には、ＦＤ
ＳＯＩはＳＯＩトランジスタとしての特性に優れている。しかし、ＦＤ ＳＯＩに特化した製造方法が必要であるなど、問題点もある。一方、ＰＤ ＳＯＩはＦＤ ＳＯＩよりもバルクに近い性質を持つ。
【０００５】
図１に、バルク、完全空乏型(ＦＤ)ＳＯＩ、部分空乏型(ＰＤ)ＳＯＩの特徴の比較を示す。一般に、ＦＤ-ＳＯＩはバルクやＰＤ-ＳＯＩに比べてスイッチング特性は良好だが、ソース／ドレイン間耐圧が低い。また、ドレイン接合面積が小さいため空乏層がドレイン周辺全体に広がらない。このため電界が一点に集中し、これによってＥ（電界）・Ｊ（電流密度）で表される発熱量が増大し、結果として熱による素子破壊が起こりやすくなっている。なお、接合容量は接合面積に比例するものである。
【０００６】
また、ＰＤ-ＳＯＩはＳＯＩ層が厚いため、ＳＯＩ層の基板側に発生した少数キャリア(ＮチャネルＭＯＳＦＥＴの場合は正孔)が溜まり、基板浮遊効果を起こしやすい。逆に、ＦＤ−ＳＯＩではＳＯＩ層が薄いため、発生キャリアはソース電極に抜け、基板浮遊効果を起こしにくい特徴がある。また、ＦＤ−ＳＯＩでは、ソース／ドレイン間耐圧が低いため、電源電圧を高く設定できず、また、素子破壊を起こし易いため保護素子としての使用に適さないという問題点がある。
【０００７】
なお、特許文献１には、接合漏洩電流とキャパシタンスを低減させるために、ソース／ドレイン領域の一方とチャンネル領域の一部が埋込酸化膜の上部に形成され、ソース／ドレイン領域の他方つとチャンネル領域の残りの部分がＳｉエピタキシャル層の上部に形成した半導体素子が開示されている。
【０００８】
また、特許文献２には、ＳＯＩ層またはＢＯＸ層の厚さを従来の完全空乏型ＳＯＩ
ＭＯＳＦＥＴと同様の厚さとした状態で、ＢＯＸ層をドレイン電界が通り抜けることにより発生する短チャネル効果を劇的に抑制でき、さらにキンク効果を抑制することができるとされた完全空乏型ＳＯＩ
ＭＯＳＦＥＴが開示されている。そして、ｐ+領域が、ｎ+ソース領域およびｎ+ドレイン領域の少なくともいずれか一方と埋込酸化膜層の間から、ｎ+ソース領域およびｎ+ドレイン領域の少なくともいずれか一方のｐ-ボディー領域側とは反対側の隣接部分に亘って、Ｌ字状に形成されている。
【０００９】
以上のように、特許文献１及び２は、本発明とは目的・作用が異なり、また基本構造が異なるなど、本発明の基礎又は動機付けにはなり得ないものである。
【特許文献１】特開２００６−１６５５０５号公報
【特許文献２】特開２００５−１５０４０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は上記のような状況に鑑みてなされたものであり、ＦＤ-ＳＯＩの性能を保ちつつ、ソース／ドレイン間耐圧を向上できる半導体装置及びその製造方法を提供することを目的とする。
【００１１】
また、素子破壊に至る許容電力を向上できる半導体装置及びその製造方法を提供することを他の目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の第１の態様は、半導体支持基板と、前記半導体支持基板上に形成された絶縁層と、前記絶縁層上に形成されたＳＯＩ層とからなるＳＯＩ基板構造を有する半導体装置において、前記ＳＯＩ層には、ドレイン領域とソース領域とが形成され、前記絶縁層は、前記ソース領域に向かって突出した段差部を有し、かつ前記ソース領域の下部の膜厚が前記ドレイン領域の下部の膜厚よりも厚く形成されており、前記ソース領域は前記絶縁層に接するが、前記ドレイン領域は前記絶縁層に接しないことを特徴とする。
【００１３】
本発明の第１の態様に係る半導体装置の製造方法は、半導体支持基板を準備する工程と、前記半導体支持基板上に絶縁層を形成する工程と、前記絶縁層上にＳＯＩ層を形成する工程と、前記ＳＯＩ層にソース領域及びドレイン領域を形成する工程とを含み、前記絶縁層を形成する工程において、当該絶縁層の前記ソース領域の下部を厚くし、前記ドレイン領域の下部を薄くすることにより、前記ソース領域が前記絶縁層に接し、前記ドレイン領域が前記絶縁層に接しない構造とすることを特徴とする。
【発明の効果】
【００１４】
上記のような構成の本発明によれば、空乏層がチャネル方向と同時にドレイン下方にも延びているため、ドレイン領域とＳＯＩ層との接合面積が増大する。これによって、スイッチング特性が良好なＦＤ-ＳＯＩの特徴を活かしながら、弱点であるソース／ドレイン耐圧や接合破壊に至る消費電力を向上できるという本発明の効果が得られる。
【発明を実施するための最良の形態】
【００１５】
図２は、本発明の実施例に係る半導体装置の構造を示す断面図である。本実施例に係る半導体装置は、半導体支持基板（Ｓｉ）１０２と、半導体支持基板１０２上に形成された絶縁層（ＢＯＸ層）１０４と、絶縁層（ＢＯＸ層）１０４上に形成されたＳＯＩ層（Ｓｉ）１０６とからなるＳＯＩ基板を用いて製造される。ＳＯＩ層１０６には、ドレイン領域１１０とソース領域１０８とが形成されている。そして、ソース領域１０８は絶縁層１０４に接するが、ドレイン領域１１０は絶縁層１０４に接しない構造となっている。
【００１６】
ＳＯＩ層１０６の上には、ゲート絶縁膜（ＳｉＯ２）１１２を介してゲート電極（Ｐｏｌｙ−Ｓｉ）１１４が形成されている。ゲート電極１１４の側面にはサイドウォール１１６が形成されている。
【００１７】
絶縁層１０４は、ソース領域１０８に向かって突出した段差部（厚膜領域）を有している。これにより、ドレイン領域１１０の下部の絶縁膜１０４の厚みｔ２が小さく、ソース領域１０８の下部の絶縁膜１０４の厚みｔ１が大きくなる。
【００１８】
図２において、各層の厚みは例えば、以下のように設定することができる。
ソース領域１０８の下部の絶縁膜１０４の厚みｔ１：０．１５μｍ（１５００Å）
ドレイン領域１１０の下部の絶縁膜１０４の厚みｔ２：０．０５μｍ（５００Å）
ソース領域１０８の厚みｔ３：０．０５μｍ（５００Å）
ＳＯＩ層１０６の厚みｔ４：０．１５μｍ（１５００Å）
ドレイン領域１１０の厚みｔ５：０．１０μｍ（１０００Å）
【００１９】
上記のような構成の本発明によれば、空乏層がチャネル方向と同時にドレイン下方にも延びているため、ドレイン領域１１０とＳＯＩ層１０６との接合面積が増大し、大きな空乏層の面積（体積）によって電界が消耗し、ソース／ドレイン間耐圧と破壊電力値が向上する。
【００２０】
また、ドレイン領域１１０の端部（ＳＯＩ層との接触部）で発生した少数キャリアは、電位の低いソース領域１０８側に流れ、基板に溜まらず基板浮遊は起こり難くなり、ＦＤ−ＳＯＩの利点を維持することができる。
【００２１】
更に、ドレイン領域１１０下の絶縁層（ＢＯＸ層）１０４が薄いため、ドレイン領域１１０の端部（ＳＯＩ層との接触部）で発生した熱は、絶縁層１０４下の半導体支持基板１０２に伝達し易くなり、ＳＯＩ特有のセルフヒーティング効果による特性劣化も軽減できる。一般にバルク基板（Si基板）を使用して形成されたトランジスタは、ドレイン端で発生した熱が基板に広がるが、ＳＯＩ基板を使用して形成されたトランジスタの場合には、アクティブ領域がＳＯＩ層に囲まれているため、発生した熱が外に逃げずにＳＯＩ層内にこもり、温度が急激に上昇する。これを、一般に「セルフヒーティング効果」と言う。
【００２２】
以上のように、本実施例に係る半導体装置によれば、スイッチング特性が良好なＦＤ-ＳＯＩの特徴を活かしながら、弱点であるソース／ドレイン耐圧や接合破壊に至る消費電力を向上できるという格別の効果が得られる。
【００２３】
図３（Ａ）−図３（Ｃ）、図４（Ｄ）−図４（Ｆ）、図５（Ｇ）、図５（Ｈ）、図６（Ｉ）、図６（Ｊ）は、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
まず、図３（Ａ）に示すように、半導体支持基板（Ｓｉ基板）１０２を用意する。次に、図３（Ｂ）に示すように、ＣＶＤ法によりシリコン酸化膜（ＳｉＯ２）１０４ａを２５０Åの厚さで半導体支持基板（Ｓｉ基板）１０２上に堆積形成する。その後、シリコン酸化膜（ＳｉＯ２）１０４ａ上にＳｉ３Ｎ４膜１２２を２０００Åの厚さで堆積形成する。
【００２４】
次に、図３（Ｃ）に示すように、ソース側の素子分離領域（ＬＯＣＯＳ領域）のＳｉ３Ｎ４膜１２２をエッチングによって除去する。次に、１０００℃、９０分のウェット酸化処理により、図４（Ｄ）に示すように、ＬＯＣＯＳ（ＳｉＯ２層)１０４を形成する。このように、本実施例においては、ＬＯＣＯＳ法（選択酸化法）によって絶縁層１０４を形成する。
【００２５】
次に、シリコンエピタキシャル層（ＳＯＩ層）１０６を絶縁層１０４上に堆積した後、図４（Ｅ）に示すように、ＣＭＰによって表面を平坦化する。
【００２６】
次に、図４（Ｆ）に示すように、ゲート酸化膜１１２となるシリコン酸化膜１１２ａをシリコンエピタキシャル層（ＳＯＩ層）１０６上に形成する。続いて、シリコン酸化膜１１２ａ上にゲート電極１１４となるポリシリコン層１１４ａを形成する。その後、図５（Ｇ）に示すように、ゲート電極１１４のパターニングを行う。
【００２７】
次に、図５（Ｈ）に示すように、ゲート電極１１４及びシリコン酸化膜１１２ａ上に、サードウォール１１６となる膜１１６ａを形成する。その後、膜１１６ａをエッチングすることにより、図６（Ｉ）に示すように、ゲート電極１１４の側面にサードウォール１１６を成形する。
【００２８】
次に、加速エネルギー５０ＫｅＶ、ドーズ量５Ｅ１５ｃｍ−２の条件でヒ素（Ｎ＋）をＳＯＩ層１０６の表面付近にイオン注入し、熱処理することにより、図６（Ｊ）に示すように、ソース領域１０８及びドレイン領域１１０を形成する。なお、トランジスタのチャネル（Ｎ，Ｐ）によりイオン注入する不純物種の極性が異なることは言うまでもない。
【００２９】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。絶縁層（ＢＯＸ層）１０４の段差を形成するに際し、ＳＩＭＯＸ（Separation by Implanted Oxygen）法を適用することもできる。
本発明の製造方法を採用することにより、本発明に係る半導体装置の構造の実現が可能となる。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明の実施例に係る半導体装置の構造を示す断面図である。
【図２】図２は、本発明の実施例に係る半導体装置の構造を示す断面図である。
【図３】図３Ａ−図３Ｃは、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【図４】図４Ｄ−図４Ｆは、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【図５】図５Ｇ−図５Ｈは、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【図６】図６Ｉ−図６Ｊは、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００３１】
１０２    半導体支持基板
１０４    絶縁層（ＢＯＸ層）
１０６    ＳＯＩ層
１０８    ソース領域
１１０    ドレイン領域
【図１】
0004704416.tif 000002
【図２】
0004704416.tif 000003
【図３】
0004704416.tif 000004
【図４】
0004704416.tif 000005
【図５】
0004704416.tif 000006
【図６】
0004704416.tif 000007