(57)【特許請求の範囲】
【請求項１】
半導体基板上にトンネル酸化膜及び第１導電膜を形成した後、シャロートレンチアイソレーション工程を行い、第１領域と第２領域を確定する素子分離膜を形成する第１段階と、
全体構造上に第２導電膜を形成した後、第２導電膜及び第１導電膜をパターニングしてフローティングゲートパターンを形成する第２段階と、
全体構造上に誘電体膜、第３導電膜、第４導電膜及びハードマスク膜を形成した後、ハードマスク膜をパターニングする第３段階と、
前記ハードマスク膜をマスクとして一つのエッチング装備で前記第４導電膜から前記第１導電膜までエッチングしてコントロールゲート及びフローティングゲートを形成する第４段階とを含み、
前記第４段階は、
（ａ）前記第４導電膜をオーバーエッチングして除去する段階と、
（ｂ）前記第３導電膜をエッチングして前記第１領域上では誘電体膜が露出するようにし、前記第２領域上では前記第３導電膜の厚さに対しオーバーエッチングを行って前記誘電体膜を露出させる段階と、
（ｃ）前記誘電体膜をエッチングして前記第１領域上では前記第２導電膜が一部エッチングされ、前記第２領域上では露出した前記誘電体膜が除去されることにより、前記第３導電膜及び第２導電膜を一部エッチングされるようにする段階と、
（ｄ）前記第２領域上に残留する前記第３導電膜を除去する段階と、
（ｅ）前記第１領域上の前記第２導電膜をエッチングすると共に、前記第２領域上に残留する前記誘電体膜及び第２導電膜を除去する段階と、
（ｆ）前記第１導電膜を除去する段階とを含むフラッシュメモリ素子の製造方法。
【請求項２】
前記ハードマスク膜は絶縁膜と反射防止膜の積層構造で形成する請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記ハードマスク膜は、反射防止膜、ＰＥ−ＴＥＯＳ膜及び反射防止膜の積層構造、反射防止膜、プラズマ増加窒化膜及び反射防止膜の積層構造、ＰＥ−ＴＥＯＳ膜と反射防止膜の積層構造又は窒化膜と反射防止膜の積層構造のいずれか一つで形成する請求項２記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記ハードマスク膜は８０ｍＴ〜１５０ｍＴの圧力でＣＦ４／ＣＨＦ３／Ｏ２の混合ガス又はＣＦ４／ＣＨＦ３の混合ガスを用いたエッチング工程でパターニングする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記ＣＦ４とＣＨＦ３は１.５：１〜３：１の割合で混合されるように６０sccm〜９０sccmのＣＦ４と２０sccm〜５０sccmのＣＨＦ３を流入させる請求項４記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記ＣＦ４とＣＨＦ３は１：１.５〜１：３の割合で混合されるように２０sccm〜５０sccmのＣＦ４と６０sccm〜９０sccmのＣＨＦ３を流入させる請求項４記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記反射防止膜を形成した後、窒素雰囲気中でアニーリング工程を行う段階をさらに行う請求項３記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記（ａ）段階は、４ｍＴ〜１０ｍＴの圧力でＣ１２／ＣＦ４／Ｎ２の混合ガス又はＣｌ２／ＳＦ６／Ｎ２の混合ガスを用いて行う請求項１記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記Ｃｌ２とＣＦ４は６：１〜８：１の割合で混合されるように１００sccm〜１４０sccmのＣｌ２と１０sccm〜２０sccmのＣＦ４を流入させ、５sccm〜２０sccmのＮ２を流入させる請求項８記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記Ｃｌ２とＳＦ６は１４：１〜１６：１の割合で混合されるように１００sccm〜１４０sccmのＣｌ２と５sccm〜１０sccmのＳＦ６を流入させ、５sccm〜２０sccmのＮ２を流入させる請求項８記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記（ｂ）段階は３０ｍＴ〜７０ｍＴの圧力でＨＢｒとＯ２が混合されたガスを用いて行う請求項１記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記ＨＢｒとＯ２は３５：１〜４０：１で混合されるように１００sccm〜２００sccmのＨＢｒと１sccm〜５sccmのＯ２を流入させる請求項１１記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記（ｃ）段階は３ｍＴ〜６ｍＴの圧力でＣＦ４を５０sccm〜１５０sccm流入させ、５０Ｗ〜１５０Ｗのバイアスパワーと３００Ｗ〜４００Ｗのソースパワーを印加して行う請求項１記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記（ｄ）段階は２０ｍＴ〜５０ｍＴの圧力でＨＢｒ／Ｏ２／Ｈｅの混合ガスを用い、１００Ｗ〜２００Ｗのバイアスパワーを印加して行う請求項１記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記ＨＢｒ／Ｏ２／Ｈｅは７０：１：３０〜８０：１：４０の割合で混合されるように１００sccm〜２００sccmのＨＢｒ、１sccm〜５sccmのＯ２、５０sccm〜１００sccmのＨｅを流入させる請求項１４記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記（ｅ）段階は４ｍＴ〜１０ｍＴの圧力でＣＦ４を１０sccm〜２００sccm流入させ、５０Ｗ〜２００Ｗのバイアスパワーと３００Ｗ〜７００Ｗのソースパワーを印加して行う請求項１記載のフラッシュメモリ素子の製造方法。
【請求項１７】
前記（ｆ）段階は、１５０sccm〜２００sccmのＨＢｒと５０sccm〜１５０sccmのＨｅを流入させ、１５０Ｗ〜３００Ｗのバイアスパワーと３００Ｗ〜６００Ｗのソースパワーを印加して行う請求項１記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、ハードマスクをパターニングした後、一つのエッチング装備でエッチング工程を行ってコントロールゲート及びフローティングゲートを形成するフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
以下、従来のＮＡＮＤ型フラッシュメモリ素子の製造方法を説明する。図１はＮＡＮＤ型データフラッシュメモリ素子のレイアウト図であって、ＮＡＮＤ型データフラッシュメモリ素子は、半導体基板１０上の所定の領域に半導体基板１０を活性領域とフィールド領域に分離するための素子分離膜２０、素子分離膜２０に一部オーバーラップされて活性領域上に形成されたフローティングゲートＦＧ、及びフローティングゲートＦＧと交差するように形成されたコントロールゲートＣＧを含む。
【０００３】
図２（ａ）〜図６（ａ）の（ａ）系列は図１のＡ−Ａ′線に沿った断面図、図２（ｂ）〜図６（ｂ）の（ｂ）系列は図１のＢ−Ｂ′線に沿った断面図である。
【０００４】
図２（ａ）及び図２（ｂ）を参照すると、半導体基板１０１上にトンネル酸化膜１０３及び第１導電膜１０４を形成した後、セルフアラインシャロートレンチアイソレーション（Self Align Shallow Trench Isolation；ＳＡＳＴＩ）工程を行って素子分離膜１０２を形成する。全体構造上に第２導電膜１０５を形成した後、第２導電膜１０５をパターニングして、第１及び第２導電膜１０４及び１０５からなるフローティングゲートパターンを形成する。全体構造上にＯＮＯ構造の誘電体膜１０６、第３導電膜１０７及び第４導電膜１０８を形成する。第４導電膜１０８上にハードマスク膜１０９を形成した後、ゲート電極形成用マスクを用いたパターニング工程によってハードマスク膜１０９をパターニングする。
【０００５】
図３（ａ）及び図３（ｂ）を参照すると、ハードマスク１０９をマスクとして用いたエッチング工程によって第４導電膜１０８と第３導電膜１０７をエッチングする。これにより、活性領域の第３導電膜１０７は除去されるが、フィールド領域に形成された第３導電膜１０７は第２導電膜１０５の段差だけ残留する。
【０００６】
図４（ａ）及び図４（ｂ）を参照すると、フィールド領域に残留する第３導電膜１０７を除去するためにオーバーエッチング工程を行う。この際、活性領域に露出した第３導電膜１０７がオーバーエッチングによってエッチングされてアンダーカット（Under Cut）Ｌが発生する。すなわち、活性領域上にパターニングされた第３導電膜１０７の側壁がオーバーエッチング時にリセスされて素子の電気的特性を悪化させる問題が発生する。
【０００７】
図５（ａ）及び図５（ｂ）を参照すると、ＯＮＯ構造の誘電体膜１０６を除去するためのエッチング工程を行う。この際、カップリング比（coupling ration）を確保するために第２導電膜１０５を２０００Å以上の厚さに形成する場合、誘電体膜１０６を完全に除去するためのオーバーエッチング工程においてハードマスク膜１０９と素子分離膜１０２が一部損傷される。
【０００８】
図６（ａ）及び図６（ｂ）を参照すると、第２導電膜１０５をエッチングするが、この過程において第２導電膜１０５の下の第１導電膜１０４と共にエッチングしてフローティングゲート１１０を孤立させることにより、トンネル酸化膜１０３、孤立したフローティングゲート１１０、誘電体膜１０６及びコントロールゲート１０７、１０８が積層されたゲート電極を形成する。
【０００９】
上述したように、従来のフラッシュメモリ素子の製造工程は、各製造工程によって発生する問題点の以外にも、コントロールゲート形成とフローティングゲートの隔離工程を二元化された工程で行うことにより、工程の増加による量産性マージンが非常に足りなく、工程の管理と装備の管理に多くの困難さが伴う。
【００１０】
また、既存の２５６Ｍ以下のフラッシュメモリ素子では、第２導電膜を５００Å〜１０００Å程度の厚さに形成することにより、誘電体膜フェンス（fence）の除去工程をフローティングゲートエッチング工程から別途に分離して行わないこともあった。ところが、フラッシュメモリ素子の大容量化と高集積化による電気的信頼度が高くなるにつれて、高いカップリング比を確保するために第２導電膜を１５００Å以上の厚さに形成するため、二元化されたエッチングにおける誘電体膜除去工程を分離して行わなければならないから、さらに高い工程時間を必要としている。
【００１１】
一方、従来のＮＡＮＤ型フラッシュメモリ素子のゲート形成工程から発生する別の問題点としては、ゲートラインの臨界寸法（Critical Dimension；以下「ＣＤ」という）と、ゲートプロファイルの制御及び多数の工程進行のための多数の装備による欠陥管理を挙げることができる。
【００１２】
ゲートの最終ＣＤ問題は、フラッシュメモリ素子のカップリング比と最終ＣＤの変化によるしきい値電圧変動及び面抵抗問題の形で現れる。ゲートラインを形成するための工程の数が増加するほど、ゲートラインのＣＤ変化に影響を与えるパラメータが増加してゲートラインＣＤの制御に問題にならざるを得ない。
【００１３】
そして、ゲートプロファイルの制御問題としては、３回のドライエッチングによるゲートプロファイルの傾き又はサイドプロファイルの損傷が発生するおそれが高い。これはコントロールゲートをドライエッチングする際に露出した第２及び第３導電膜の側面が露出したままさらに誘電体膜のドライエッチングと下部導電膜がドライエッチングされるため、ゲートプロファイルの制御が難しい。
【００１４】
また、フラッシュメモリ素子の量産性マージンの確保及びデバイスの収率向上問題において、欠陥による収率低下問題は常に全てのメモリ製品と非メモリ製品において管理すべき重要な問題である。これは根本的に工程の管理と装備の管理によって、或いはエッチング条件の改善によって解決する他はない問題点である。ところが、重要なことは工程の数を単純化してそれだけ露出できる影響を減らしていくことが最も好ましく、工程セットアップの最大問題になる事項である。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、フローティングゲートとして用いられる第２導電膜の厚さを１５００Å以上に適用するゲート形成工程で誘電体膜のフェンスを完全除去しながら、既存工程の工程時間及び量産性マージンが足りないという問題点を解決することが可能なフラッシュメモリ素子の製造方法を提供することにある。
【００１６】
本発明の他の目的は、一つのエッチング装備でコントロールゲートとフローティングゲートを形成するためのエッチング工程を行うことにより、半導体基板の損傷を防止し且つ工程を単純化させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明に係るフラッシュメモリ素子の製造方法は、半導体基板上にトンネル酸化膜及び第１導電膜を形成した後、シャロートレンチアイソレーション工程によって、第１領域と第２領域を確定する素子分離膜を形成する第１段階と、全体構造上に第２導電膜を形成した後、第２導電膜及び第１導電膜をパターニングしてフローティングゲートパターンを形成する第２段階と、全体構造上に誘電体膜、第３導電膜、第４導電膜及びハードマスク膜を形成した後、ハードマスク膜をパターニングする第３段階と、前記ハードマスク膜をマスクとして一つのエッチング装備で前記第４導電膜から前記第１導電膜までエッチングしてコントロールゲート及びフローティングゲートを形成する第４段階とを含む。
【００１８】
前記第４段階は、前記第４導電膜をオーバーエッチングして除去する段階と、前記第３導電膜をエッチングして前記第１領域上では誘電体膜が露出されるようにし、前記第２領域上では前記第３導電膜の厚さに対しオーバーエッチングを行って前記誘電体膜を露出させる段階と、前記誘電体膜をエッチングして前記第１領域上では前記第１導電膜が一部エッチングされ、前記第２領域上では露出した前記誘電体膜が除去されることにより、前記第３導電膜及び第２導電膜を一部エッチングするようにする段階と、前記第２領域上に残留する前記第３導電膜を除去する段階と、前記第１領域上の第２導電膜をエッチングすると共に、前記第２領域上に残留する前記誘電体膜及び第２導電膜を除去する段階と、前記第１導電膜を除去する段階とを含む。
【発明の効果】
【００１９】
本発明によれば、１回のドライエッチング工程によってコントロールゲートとフローティングゲートを同時に形成することにより工程時間を減らすことができるうえ、一元化されたエッチング工程によって後洗浄工程を行わないため、工程の改善効果が大きい。また、１回のドライエッチング工程による工程管理によってエッチングチャンバパーティクルによるゲートブリッジによる不良をさらに安定的に改善することができ、工程の減少によるコスト節減効果とデバイスの収率においてより安定的な特性を確保することができる。また、３回のドライエッチングによるゲートプロファイル形成の際に後処理洗浄工程によるハードマスクの損傷と誘電体膜の損傷による問題点とゲートプロファイルの損傷を根本的に改善することができるので、ゲートエッチング工程マージンの改善及び誘電膜インタフェースゲートのＣＤ（Critical Dimension；臨界寸法）効率を極大化することができるので、ゲートライン面抵抗の改善及びゲートブリッジの改善に非常に効果的である。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。
【００２１】
図１はＮＡＮＤ型データフラッシュメモリ素子のレイアウト図であって、ＮＡＮＤ型データフラッシュメモリ素子は、半導体基板１０上の所定の領域に半導体基板１０を活性領域とフィールド領域に分離するための素子分離膜２０、素子分離膜２０に一部オーバーラップされて活性領域上に形成されたフローティングゲートＦＧ、及びフローティングゲートＦＧと交差するように形成されたコントロールゲートＣＧを含む。
【００２２】
図７（ａ）〜図13（ａ）の（ａ）系列は図１のＡ−Ａ′線に沿った断面図、図７（ｂ）〜図13（ｂ）の（ｂ）系列は図１のＢ−Ｂ′線に沿った断面図である。ここで、図７（ａ）及び図７（ｂ）はハードマスク膜をパターニングする工程を示し、図８（ａ）〜図13（ａ）、図８（ｂ）〜図13（ｂ）は同一装備で１回のエッチング工程によってスタックゲート電極を形成する工程を示すが、図８（ａ）〜図13（ａ）、図８（ｂ）〜図13（ｂ）は説明の便宜上区分して示したが、実際には一つのエッチング装備で行われる連続工程である。
【００２３】
図７（ａ）及び図７（ｂ）を参照すると、半導体基板２０１上にトンネル酸化膜２０３及び第１導電膜２０４を形成した後、ＳＡＳＴＩ（Self Align Shallow Trench Isolation；セルフ  アライン  シャロー  トレンチ  アイソレーション）工程を行って活性領域とフィールド領域を確定する素子分離膜２０２を形成する。全体構造上に第２導電膜２０５を形成した後、第２導電膜２０５及び第１導電膜２０４をパターニングして、第１及び第２導電膜２０４及び２０５からなるフローティングゲート２１０パターンを形成する。全体構造上にＯＮＯ（Oxide Nitride Oxide）構造の誘電体膜２０６、第３導電膜２０７及び第４導電膜２０８を形成する。第４導電膜２０８上にハードマスク膜２０９を形成した後、ゲート電極形成用マスクを用いたパターニング工程を行ってハードマスク膜２０９をパターニングする。この工程によって、図７（ａ）に示すようにＡ−Ａ′線上にはハードマスク膜２０９が存在するが、図７（ｂ）に示すようにＢ−Ｂ′線上ではハードマスク膜２０９が全て除去される。ここで、ハードマスク膜２０９は絶縁膜と反射防止膜の積層構造で形成するが、例えば反射防止膜、ＰＥ−ＴＥＯＳ（Plasma Enhanced-Tetra Ethyl Ortho Silicate）膜及び反射防止膜の積層構造、反射防止膜、プラズマ増加窒化膜及び反射防止膜の積層構造、ＰＥ−ＴＥＯＳ膜と反射防止膜の積層構造及び窒化膜と反射防止膜の積層構造のいずれか一つの構造で形成する。そして、ハードマスク膜２０９のエッチング工程は、ＭＥＲＩＥ（Magnetically Enhanced Reactive Ion Etching）型のエッチング装備で行うが、最終ＣＤを改善するためにプロセスキット（process kit）を変更し、或いはエッチング条件を改善して行う。ここで、プロセスキットは中央注入口（center injector hole）を塞ぐか、２つ〜５つの注入口を使用し、シリコン挿入リング（silicon insert ring）は水晶で上部シリコン一体型を使用する。また、エッチング条件を改善する方法は、ハードマスク膜２０９のエッチング工程で使用される感光膜のエロージョン（erosion）を防止するために８０ｍＴ〜１５０ｍＴの高圧でＣＦ４／ＣＨＦ３／Ｏ２の混合ガス又はＣＦ４／ＣＨＦ３の混合ガスを用いて行う。この際、ＣＦ４とＣＨＦ３は１.５：１〜３：１の割合で混合されるように６０sccm〜９０sccmのＣＦ４と２０sccm〜５０sccmのＣＨＦ３を流入させ、或いはＣＦ４とＣＨＦ３が１：１.５〜１：３の割合で混合されるように２０sccm〜５０sccmのＣＦ４と６０sccm〜９０sccmのＣＨＦ３を流入させる。一方、第４導電膜２０８の上部損失を防止し、ゲートラインの面抵抗を改善するために反射防止膜を形成した後、窒素雰囲気中でアニーリング工程を行うこともできるが、下部反射防止膜を形成した後、絶縁膜を形成し、上部反射防止膜を形成した後行うこともできる。
【００２４】
図８（ａ）及び図８（ｂ）を参照すると、ＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）又はＭＥＲＩＥ型のエッチング装備でパターニングされたハードマスク膜２０９をマスクとして用いて第４導電膜２０８をエッチングするが、４ｍＴ〜１０ｍＴの圧力でＣｌ２／ＣＦ４／Ｎ２の混合ガス又はＣｌ２／ＳＦ６／Ｎ２の混合ガスを用いてエッチングする。ここで、Ｃｌ２とＣＦ４は６：１〜８：１の割合で混合されるように１００sccm〜１４０sccmのＣｌ２と１０sccm〜２０sccmのＣＦ４を流入させる。そして、Ｃｌ２とＳＦ６は１４：１〜１６：１の割合で混合されるように１００sccm〜１４０sccmのＣｌ２と５sccm〜１０sccmのＳＦ６を流入させる。この際、両方の場合とも、Ｎ２は５sccm〜２０sccm程度流入させる。一方、第４導電膜２０８のエッチング工程は、第４導電膜２０８が完全除去される時点をＥＯＰ（End of Point）として行うが、ＥＯＰ時間より２０％〜５０％オーバーエッチングを行い、局部的に残留する第４導電膜２０８を完全除去する。したがって、図８（ａ）に示すように、Ａ−Ａ′線上にはパターニングされたハードマスク膜２０９によって第４導電膜２０８がパターニングされるが、図８（ｂ）に示すようにＢ−Ｂ′線上では第４導電膜２０８が完全除去される。
【００２５】
図９（ａ）及び図９（ｂ）を参照すると、第３導電膜２０７をエッチングするが、第３導電膜２０７を完全に除去せず誘電体膜２０６が露出するまででエッチング工程を停止し、第３導電膜２０７の厚さに対して２０％〜３０％程度のオーバーエッチングのみを行って第３導電膜２０７を残留させる。この際のエッチング工程は３０ｍＴ〜７０ｍＴの圧力でＨＢｒとＯ２が３５：１〜４０：１で混合されたガスを用いて行うが、ＨＢｒは１００sccm〜２００sccm程度流入させ、Ｏ２は１sccm〜５sccm程度流入させる。これにより、図９（ａ）に示すように、Ａ−Ａ′線上には第３導電膜２０７がパターニングされて誘電体膜２０６が露出するが、図９（ｂ）に示すようにＢ−Ｂ′線上には前記第３導電膜２０７が２０％〜３０％程度のオーバーエッチングされて第２導電膜２０５及びその上の誘電体膜２０６が突出した形で残留する。このような工程で第３導電膜２０７をパターニングすると、フローティングゲートパターンとフローティングゲートパターンとの間に残留する第３導電膜２０７を完全除去するために無理なオーバーエッチングを行うことにより誘発できるプロファイルアンダーカットの発生を防止することができる。
【００２６】
図10（ａ）及び図10（ｂ）を参照すると、酸化膜とポリシリコン膜のエッチング選択比が１：１〜１.５：１の条件を用いて誘電体膜２０６をエッチングするが、エッチング工程は３ｍＴ〜６ｍＴの圧力でＣＦ４を５０sccm〜１５０sccm程度流入させ、５０Ｗ〜１５０Ｗのバイアスパワーと３００Ｗ〜４００Ｗのソースパワーを印加して行う。これにより、図10（ａ）に示すように、Ａ−Ａ′線上には誘電体膜２０６が除去されて第２導電膜２０５が一部エッチングされ、図10（ｂ）に示すようにＢ−Ｂ′線上では露出した誘電体膜２０６が一部エッチングされて除去され、第３導電膜２０７及び第２導電膜２０５が一部エッチングされる。すなわち、Ｂ−Ｂ′線上では第２導電膜２０５上に存在する誘電体膜２０６が除去された後、第３導電膜２０７と第２導電膜２０５が５００Å〜１２００Å程度の厚さだけ残留するようにエッチング工程を行う。このような工程と関連し、従来では等方性エッチング特性を確保して、フローティングゲート側壁に存在する誘電体膜を除去したが、この際には２つの問題点が発生した。まず、第２導電膜の厚さだけ存在する誘電体膜を除去するためにエッチングターゲットを増加させると、ハードマスク膜が損失するため、損失厚さだけハードマスク膜の厚さを増加させなければならず、これはハードマスク膜をパターニングするときに感光膜マージンが減少するという問題点を発生させる。そして、フィールド酸化膜の損傷が激しくなってトンネル酸化膜が損傷されるという問題点があった。ところが、本発明では、誘電体膜をエッチングする際に酸化膜とポリシリコン膜のエッチング選択比が１：１〜１.５：１の条件を使用することにより、誘電体膜とフローティングゲートパターンとフローティングゲートパターンとの間に存在する第３導電膜を容易に除去することができるので、エッチングターゲットの増加に対するハードマスク膜の損失とフィールド酸化膜の損失を最少化することができる。
【００２７】
図11（ａ）及び図11（ｂ）を参照すると、酸化膜選択比が１００：１以上の条件でエッチング工程を行い、残留する第３導電膜２０７を除去することにより、ハードマスク膜２０９の損傷と素子分離膜２０２の損傷を最少化する。この際のエッチング工程は２０ｍＴ〜５０ｍＴの圧力でＨＢｒ／Ｏ２／Ｈｅの混合ガスが７０：１：３０〜８０：１：４０の割合で混合されるように１００sccm〜２００sccmのＨＢｒ、１sccm〜５sccmのＯ２、５０sccm〜１００sccmのＨｅを流入させ、１００Ｗ〜２００Ｗのバイアスパワーを印加して行う。これにより、図11（ｂ）に示すように、Ｂ−Ｂ′線上の第３導電膜２０７が完全に除去されると同時に誘電体膜２０６及び第２導電膜２０５が一部エッチングされて素子分離膜２０２が一部リセスされ、図11（ａ）に示すようにＡ−Ａ′上では第２導電膜２０５が一部エッチングされる。
【００２８】
図12（ａ）及び図12（ｂ）を参照すると、酸化膜とポリシリコン膜のエッチング選択比が１：ｌ〜１.５：１の条件を用いて第２導電膜２０５及び誘電体膜２０６を除去する。この際、第２導電膜２０５を１００Å〜３００Å程度の厚さだけ残留させるが、その理由は誘電体膜２０６のエッチング選択比の不足による半導体基板２０１のエッチング損傷を防止するためである。この際のエッチング工程は、４ｍＴ〜１０ｍＴの圧力でＣＦ４を１０sccm〜２００sccm流入させ、５０Ｗ〜２００Ｗのバイアスパワーと３００Ｗ〜７００Ｗのソースパワーを印加して行う。一方、第１導電膜２０４と第２導電膜２０５との間に自然酸化膜が存在できるが、酸化膜とポリシリコン膜の選択比が１：１〜１.５：１の工程を使用しなければ、第２導電膜２０５と第１導電膜２０４との界面でエッチングが停止されてゲート下部プロファイルにテールが生ずるという問題が発生するおそれがある。これにより、図12（ａ）に示すように、Ａ−Ａ′線上では第２導電膜２０５が完全に除去されて第１導電膜２０４が露出され、図12（ｂ）に示すように、Ｂ−Ｂ′線上では誘電体膜２０６及び第２導電膜２０５が除去されて下部構造、すなわち素子分離膜２０２及び第１導電膜２０４が露出される。
【００２９】
図13（ａ）及び図13（ｂ）を参照すると、残留する第２導電膜２０５及び第１導電膜２０４を除去する。この工程は、導電膜と酸化膜のエッチング選択比が１０：１〜２０：１の条件で行うが、１５０sccm〜２００sccmのＨＢｒと５０sccm〜１５０sccmのＨｅを流入させ、１５０Ｗ〜３００Ｗのバイアスパワーと３００Ｗ〜６００Ｗのソースパワーを印加して行う。一方、この際のエッチングターゲットは、半導体基板２０１と素子分離膜２０２の有効厚さを勘案して素子分離膜２０２の有効厚さの３０％〜５０％程度オーバーエッチングすることが好ましい。これと共に、重要なことは素子分離工程に使用される第１導電膜２０４と素子分離膜２０２が段差による誘電体膜２０６のフェンスによる導電膜ストリングを除去する目的、従来のエッチング条件とは異なり、基板トンネル酸化膜との選択比を用いる。
【００３０】
一方、図７（ａ）〜図13（ａ）及び図７（ｂ）〜図13（ｂ）を用いて説明されたそれぞれの工程で当該工程に用いられたエッチングガスは、その次の工程を行う前にエッチング装備内で排出された後、当該工程を行うためのエッチングガスが流入してエッチング工程が行われる。そして、圧力又はバイアスも当該工程で使用される条件に調節される。
【図面の簡単な説明】
【００３１】
【図１】フラッシュメモリ素子のレイアウト図である。
【図２】従来のフラッシュメモリ素子の製造方法を説明するために（ａ）は図１のＡ−Ａ′線に沿った断面図、（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【図３】従来のフラッシュメモリ素子の製造方法を説明するために（ａ）は図１のＡ−Ａ′線に沿った断面図、（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【図４】従来のフラッシュメモリ素子の製造方法を説明するために（ａ）は図１のＡ−Ａ′線に沿った断面図、（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【図５】従来のフラッシュメモリ素子の製造方法を説明するために（ａ）は図１のＡ−Ａ′線に沿った断面図、（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【図６】従来のフラッシュメモリ素子の製造方法を説明するために（ａ）は図１のＡ−Ａ′線に沿った断面図、（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【図７】本発明に係るフラッシュメモリ素子の製造方法を説明するために（ａ）は図１のＡ−Ａ′線に沿った断面図、（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【図８】本発明に係るフラッシュメモリ素子の製造方法を説明するために（ａ）は図１のＡ−Ａ′線に沿った断面図、（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【図９】本発明に係るフラッシュメモリ素子の製造方法を説明するために（ａ）は図１のＡ−Ａ′線に沿った断面図、（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【図１０】本発明に係るフラッシュメモリ素子の製造方法を説明するために（ａ）は図１のＡ−Ａ′線に沿った断面図、（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【図１１】本発明に係るフラッシュメモリ素子の製造方法を説明するために（ａ）は図１のＡ−Ａ′線に沿った断面図、（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【図１２】本発明に係るフラッシュメモリ素子の製造方法を説明するために（ａ）は図１のＡ−Ａ′線に沿った断面図、（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【図１３】本発明に係るフラッシュメモリ素子の製造方法を説明するために（ａ）は図１のＡ−Ａ′線に沿った断面図、（ｂ）は図１のＢ−Ｂ′線に沿った断面図である。
【符号の説明】
【００３２】
１０、１００    半導体基板
２０、２００    素子分離膜
ＦＧ    フローティングゲート
ＣＧ    コントロールゲート
１０１、２０１    半導体基板
１０２、２０２    素子分離膜
１０３、２０３    トンネル酸化膜
１０４、２０４    第１導電膜
１０５、２０５    第２導電膜
１０６、２０６    誘電体膜
１０７、２０７    第３導電膜
１０８、２０８    第４導電膜
１０９、２０９    ハードマスク膜
【図１】
0004707972.tif 000002
【図２】
0004707972.tif 000003
【図３】
0004707972.tif 000004
【図４】
0004707972.tif 000005
【図５】
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【図６】
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【図７】
0004707972.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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