(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板および前記第１導電型の半導体基板の表面近傍に配置された前記第１導電型の半導体基板よりも不純物濃度の薄い第２導電型領域とからなるフォトダイオードを画素とするＣＭＯＳイメージセンサであり、
前記第２導電型領域の上方に配置された信号取り出し電極と、
前記信号取り出し電極を除く前記第２導電型領域の表面全面に絶縁膜を介して配置された導電性を有する透明な物質からなるフォトゲート電極と、を有し、
前記フォトゲート電極は、前記第１導電型の半導体基板とは短絡されておらず、前記第１導電型の半導体基板とは異なる電位を与えることが可能であり、
前記フォトダイオードのＰＮ接合領域である前記第２導電型領域の底面および側面に沿った領域に形成される第１の空乏層領域および前記フォトゲート電極により前記第２導電型領域の上面に形成される第２の空乏層領域により前記第２導電型領域の前記底面、前記側面および前記上面を光電変換領域とするＣＭＯＳイメージセンサ。
【請求項２】
前記フォトゲート電極は酸化インジウムスズ（ＩＴＯ）の膜である請求項１に記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ファックスやスキャナーもしくは複合型のプリンタのスキャナー部に用いられる画像読み取り用のフォトゲート電極を有するＣＭＯＳイメージセンサに関する。
【背景技術】
【０００２】
半導体を用いた光電変換の原理は、空乏層内で発生する電子―正孔のペアを蓄積して電圧に変えるものである。よって光電変換素子としては、材料固有のバンドギャップエネルギーに依存して使用できる波長が決まっており、現在使用される波長により、化合物半導体であるＧａＡｓ（ガリウム砒素）、ＧａＰ（ガリウム燐）、IｎＰ（インジウム燐）、あるいは単一元素であるＳｉなど色々な半導体を用いて素子が実用化されている。受光のための空乏層を作るためには、ＰＮ接合の空乏層を利用して入射光を電子−正孔のペアに変えるものや、電圧印加により空乏層を作り入射光を電子−正孔のペアに変えるものなどがある。
【０００３】
Ｓｉを用いたＣＭＯＳプロセスとコンパチブルであるＣＭＯＳイメージセンサとしてＭＯＳ型ＦＥＴ構造となるフォトゲート電極を設けた構造が知られている。特許文献１を例として挙げることができる。図５はこのようなＣＭＯＳイメージセンサの画素部の断面図を示す。図５において、１３はＮ型Ｓｉ基板、１４はＮ型Ｓｉ基板上に形成したＰ型ウェル、１５は素子分離領域であるＳｉＯ2膜、１６はゲート酸化膜であるＳｉＯ2膜、１７はフォトゲート電極である多結晶Ｓｉ電極である。特許文献１においては、多結晶Ｓｉフォトゲート電極１７が空乏層を有する光電変換領域上の一部にのみ形成されている。特許文献１においては、多結晶Ｓｉフォトゲート電極１７に正の電圧を印加して、Ｐ型ウェル１４に空乏層を広げて、この空乏層に入射する光によって発生した電子―正孔のペアを利用し光電変換を行うものである。
【０００４】
従来技術においては、多結晶Ｓｉフォトゲート電極１７がリング状、棒状、格子状に配置されており、光電変換領域上の一部にのみ形成されている。
【０００５】
次にＰＮ接合を有するフォトダイオードを有するＣＭＯＳイメージセンサにおいて感度の向上のために実施される手段の原理的な側面を述べる。
【０００６】
ＰＮ接合を有するフォトダイオードを有するＣＭＯＳイメージセンサにおいて、入射した光を信号に変換する場合には、次の過程を経る。入射した光は空乏層内にて電子とホールのペアを作る。電子は電荷の吸出し口である抵抗の低いＮ型領域に蓄積され、ホールは抵抗の低いＰ型領域の方へ流れ蓄積される。この発生した電子とホールの移動により吸出し口である抵抗の低いＮ型領域の電位が変わる。
蓄えられた電荷を信号電圧として取り出すには、下記の式による。
【０００７】
信号電圧 ＝ Ｑ（空乏層に蓄えられた電荷）／Ｃ（空乏層の容量）
よって信号電圧を増やすためには、
（ａ）光電変換領域に入射する光の量を増やす。
（ｂ）電子とホールのペアが多くできるようにする。
（ｃ）空乏層の容量を減らす。
ことができる方策を採れば良い。
【特許文献１】特開平９−５１０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来技術においては、光電変換領域の一部に多結晶Ｓｉよりなるフォトゲート電極に電圧を印加して空乏層を広げるものであるが、光電変換領域の一部を多結晶Ｓｉが覆うために、光電変換領域への入射光が制限されてしまい効率が落ちるという弊害がある。この弊害を避けるために特許文献１においては、マイクロレンズを用いてフォトゲート電極に覆われていない領域に集光することが併せて提案されている。しかしこの方法はマイクロレンズの形成工程を伴うので製造工程が追加となり、ひいては製造コストが増加してしまう。
【課題を解決するための手段】
【０００９】
Ｐ型半導体基板上に形成された不純物濃度の薄いＮ型領域とＰ型半導体基板からなるＰＮ接合を有するフォトダイオードを光電変換領域とする画素とするＣＭＯＳイメージセンサにおいて、上記フォトダイオードの不純物濃度の薄いＮ型領域上の全面に絶縁膜を介して導電性を有する透明な物質からなるフォトゲート電極を配置した。
【発明の効果】
【００１０】
本発明においては、透明なフォトゲート電極に電圧を印加することにより、光電変換領域への入射光を減らすことなく光電変換領域内に空乏層を形成できるようにした。また本方法では、集光のためのマイクロレンズは必要ないので、製造コストにおいて有利なＣＭＯＳイメージセンサを作ることができる。
【発明を実施するための最良の形態】
【００１１】
本発明によるＣＭＯＳイメージセンサは、可視光領域において効率の高いＳｉを用い、ＰＮ接合による空乏層の発生と光電変換領域上の全面に設けたれた、フォトゲート電極への電圧印加により発生する空乏層の両方を利用することにより入射した光をより効率よく電子−正孔のペアに変換するものである。
【実施例１】
【００１２】
図１は、第１実施例を表した構造断面図である。
【００１３】
本発明の実施例１の構成要素を説明する。Ｐ型半導体基板１上に設けられた、不純物濃度の低いＮ型ウェル２と該Ｎ型ウェルを囲むＰ型ウェル３と信号の取り出し口となる低抵抗Ｎ型領域４からなるＰＮ接合を有するフォトダイオードと不純物濃度の低いＮ型ウェル２上に酸化膜５を介して設けられたＡｌ（アルミ）などからなる信号取り出し電極６とこの電極６を覆っているパッシベーション膜７と不純物濃度の低いＮ型ウェル２の領域上の全面を覆うように配置されたＩＴＯ（酸化インジウムスズIndium Tin Oxide）などからなる透明フォトゲート電極８とパッシベーション膜７と透明フォトゲート電極８に電位を伝える電極９からなる。
【００１４】
ここにおいてパッシベーション膜７は、信号取り出し電極６と電極９の近傍のみに残し、透明フォトゲート電極８は酸化膜５を介して不純物濃度の低いＮ型ウェル２と接するように配置する。
【００１５】
透明フォトゲート電極８に負の電圧を印加することにより、不純物濃度の低いＮ型ウェル２表面に表面空乏層領域１０が発生する。またＰ型半導体基板１とその表面近傍に設けられた不純物濃度の低いＮ型ウェル２との間にはもとよりＰＮ接合空乏層領域１１が存在する。このＰＮ接合空乏層領域１１と表面空乏層領域１０を合わせたものが光電変換領域となる。このようにして、不純物濃度の低いＮ型ウェル２の表面領域全体を容易に空乏層化することができる。
【００１６】
ここにおいて、不純物濃度の低いＮ型ウェル２はより小さい電圧にて空乏層が広がり易くするために、出来るだけ真性半導体に近いことが好ましく、キャリア密度としては室温にて１０Ｅ１２〜１０Ｅ１４ [ｃｍ-3]程度が好ましい。１０Ｅ１４ [ｃｍ-3]の不純物密度の場合にはＩＣの動作電圧に近い−３〜−５Vの透明フォトゲート電極８への電圧印加にて４〜６μｍの空乏層が広がる。
【００１７】
また、透明フォトゲート電極８に用いるＩＴＯは、膜の厚み１０００〜５０００Åにて１０〜３０Ω／□と電流を流す配線として用いるには比較的高いシート抵抗を有するが、本発明においては、透明フォトゲート電極８は電位を伝えるためのみに用いられるので、前記の抵抗値で十分である。
【００１８】
図２は、第１実施例を表す平面図である。
【００１９】
不純物濃度の低いＮ型ウェル２とそれを囲むＰ型ウェル３と、不純物濃度の低いＮ型ウェル２の中にある信号取り出し電極６に接続するＮ型領域４、不純物濃度の低いＮ型ウェル２を覆うように配置された透明フォトゲート電極８と該透明電極に電位を伝えるための電極９、電極９と信号取り出し電極６と覆うパッシベーション膜７からなる。
【００２０】
本図においては、透明フォトゲート電極８と電極９の電気的接続の配置を２本平行に配置するような例について説明したが、電極９をリング状に配置して透明フォトゲート電極８と電気接続しても構わない。
【実施例２】
【００２１】
図３は、第２実施例を表した構造断面図である。
【００２２】
Ｐ型半導体基板１上に設けられた、不純物濃度の低いＮ型ウェル２と該Ｎ型ウェルを囲むＰ型ウェル３と信号の取り出し口となる低抵抗Ｎ型領域４からなるＰＮ接合を有するフォトダイオードと不純物濃度の低いＮ型ウェル２上に酸化膜５を介して設けられたＡｌ（アルミ）などからなる信号取り出し電極６と電極９と、電極６と電気的に接続しＮ型ウェル２の領域上の全面を覆うように配置されたＩＴＯなどからなる透明フォトゲート電極８、全面を覆うパッシベーション膜７からなる。本実施例では透明フォトゲート電極８と電極９とは直接接するので、透明フォトゲート電極８は信号取り出し電極６と重ならないように配置する必要がある。
【実施例３】
【００２３】
図４は、第３実施例を表した構造断面図である。
【００２４】
Ｐ型半導体基板１上に設けられた、不純物濃度の低いＮ型ウェル２と該Ｎ型ウェルを囲むＰ型ウェル３と信号の取り出し口となる低抵抗Ｎ型領域４からなるＰＮ接合を有するフォトダイオードと不純物濃度の低いＮ型ウェル２上にフィールド酸化膜１２と酸化膜５を介して設けられたＡｌ（アルミ）などからなる信号取り出し電極６と電極９と、電極６と電気的に接続しＮ型ウェル２の領域上の全面を覆うように配置されたＩＴＯなどからなる透明フォトゲート電極８、全面を覆うパッシベーション膜７からなる。基本的には第２実施例と同じであるが、フィールド酸化膜１２があっても同様に実施ができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１実施例を示す断面図である。
【図２】本発明の第１実施例の平面図である。
【図３】本発明の第２実施例を断面図である。
【図４】本発明の第３実施例を断面図である。
【図５】従来例を示す断面図である。
【符号の説明】
【００２６】
１:Ｐ型Ｓｉ基板
２:不純物濃度の低いＮ型ウェル
３:Ｐ型ウェル
４:Ｎ型領域
５:酸化膜
６:信号取り出し電極
７:パッシベーション膜
８:透明フォトゲート電極
９:電極
１０:表面空乏層
１１:ＰＮ接合空乏層
１２:フィールド酸化膜
１３:Ｎ型Ｓｉ 基板
１４:Ｐ型ウェル
１５:素子分離用酸化膜
１６:ゲート酸化膜
１７:多結晶Ｓｉフォトゲート
【図１】
0004787588.tif 000002
【図２】
0004787588.tif 000003
【図３】
0004787588.tif 000004
【図４】
0004787588.tif 000005
【図５】
0004787588.tif 000006