(57)【特許請求の範囲】
【請求項１】
複数の画素からなる画素領域と、
複数の保持容量線と、
前記画素の画素電極と前記保持容量線の間に接続された保持容量と、
共通電位が印加された共通電極と、
前記画素電極と前記共通電極の間に配置された液晶と、  前記画素領域中の画像が表示される表示領域においては、１フレーム毎に第１のレベルと第２のレベルの間で反転を繰り返す極性信号を生成し、画像が表示されない非表示領域においては、極性信号を第１のレベル又は第２のレベルに固定する極性信号生成回路と、
前記極性信号生成回路により生成された極性信号に応じて前記保持容量線の電位を切り換える第１のスイッチング素子と、
非表示領域に対応する画素の前記画素電極に前記共通電位を印加する第２のスイッチング素子と、
表示領域を非表示領域に変更した時に、非表示領域に対応する画素の前記画素電極に非表示に対応した信号である前記共通電位を書き込むリフレッシュ動作を一部のフレームについて間欠的に行うとともに、２フレーム以上連続してリフレッシュ動作を行うように制御を行う制御回路と、を備えることを特徴とする液晶表示装置。
【請求項２】
前記極性信号生成回路は、１フレーム毎に第１のレベルと第２のレベルの間で反転を繰り返すフレーム反転信号を生成するフレーム反転信号生成回路と、
前記画素領域中の画像が表示される表示領域と、画像が表示されない非表示領域との区別を表すデータが格納されたメモリと、
前記メモリから出力される前記データが表示領域を表す場合には前記フレーム反転信号を前記極性信号として出力し、前記メモリから出力される前記データが非表示領域を表す場合には第１のレベル又は第２のレベルに固定された前記極性信号を出力する論理回路と、を備えることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記論理回路は前記メモリから出力される前記データと前記フレーム反転信号生成回路により生成された前記フレーム反転信号が印加されたＡＮＤ回路であることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記極性信号生成回路により生成された極性信号をタイミング信号に基づいてラッチするラッチ回路を備え、前記第１のスイッチング素子は、前記ラッチ回路によってラッチされた極性信号に応じて、前記保持容量線の電位を切り換えることを特徴とする請求項１、２、３のいずれか１項に記載の液晶表示装置。
【請求項５】
複数の画素からなる画素領域と、
複数の保持容量線と、
前記画素の画素電極と前記保持容量線の間に接続された保持容量と、
共通電位が印加された共通電極と、
前記画素電極と前記共通電極の間に配置された液晶と、
前記画素領域中の画像が表示される表示領域においては、１フレーム毎に第１のレベルと第２のレベルの間で反転を繰り返す極性信号を生成し、画像が表示されない非表示領域においては、極性信号を第１のレベル又は第２のレベルに固定する前記極性信号生成回路と、
前記極性信号生成回路により生成された極性信号に応じて前記保持容量線の電位を切り換える第１のスイッチング素子と、
非表示領域に対応する画素の前記画素電極に前記共通電位を印加する第２のスイッチング素子と、を備えた液晶表示装置の駆動方法において、
表示領域を非表示領域に変更した時に、非表示領域に対応する画素の前記画素電極に非表示に対応した信号である前記共通電位を書き込むリフレッシュ動作を一部のフレームについて間欠的に行うとともに、２フレーム以上連続してリフレッシュ動作を行うことを特徴とする液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保持容量線駆動方式の液晶表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
従来より、液晶表示装置の駆動方式として保持容量線駆動方式が知られている。この方式は、保持容量線と画素電極の間に保持容量を設け、画素電極に表示信号を書き込んだ後に、保持容量線の電位を変動させことにより、画素電極の電位を正又は負の方向に変化させる。これにより、表示信号のダイナミックレンジを小さくすることができるため、低消費電力での駆動が可能になる。この保持容量線駆動方式を用いた液晶表示装置については、特許文献１に記載されている。
【０００３】
また、液晶表示装置の表示方式として、パーシャル表示方式が知られている。この方式は、画素領域の中、一部の領域を画像が表示される表示領域とし、残りの領域を画像が表示されない非表示領域（白、又は黒の表示領域）とするものである。
【０００４】
保持容量線駆動方式の液晶表示装置において、パーシャル表示を行う場合、非表示領域においては保持容量線の駆動を停止することで、低消費電力化を図ることができる。この種の液晶表示装置については、特許文献２に記載されている。
【特許文献１】特開２００２−１９６３５８号公報
【特許文献２】特開２００７−１４０１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、保持容量線の駆動を停止するに際して、保持容量線の電位の極性を決定するための極性信号を１フレーム前の極性を引き継いで停止した場合には、表示領域を変更すると複雑な動作となり、回路構成が複雑になるという問題がある。
【０００６】
そこで、回路構成を簡単にするために、非表示領域においては、極性信号をＬレベル又はＨレベルに固定する方法が考えられる。ところで、非表示領域においては、対応する画素の画素電極に非表示信号を周期的に書き込む、リフレッシュ動作が必要であるが、更なる低消費電力化のために、全フレームについて行うのではなく、一部のフレームについて間欠的に行う、間欠リフレッシュ（間引きリフレッシュともいう）が行われる。
【０００７】
しかしながら、非表示領域においては、極性信号をＬレベル又はＨレベルに固定した場合に、上記の間欠リフレッシュを行うと、表示不良を招くという問題があった。
【課題を解決するための手段】
【０００８】
本発明の液晶表示装置は、複数の画素からなる画素領域と、複数の保持容量線と、前記画素の画素電極と前記保持容量線の間に接続された保持容量と、共通電位が印加された共通電極と、前記画素電極と前記共通電極の間に配置された液晶と、前記画素領域中の画像が表示される表示領域においては、１フレーム毎に第１のレベルと第２のレベルの間で反転を繰り返す極性信号を生成し、画像が表示されない非表示領域においては、極性信号を第１のレベル又は第２のレベルに固定する極性信号生成回路と、前記極性信号生成回路により生成された極性信号に応じて前記保持容量線の電位を切り換える第１のスイッチング素子と、非表示領域に対応する画素の前記画素電極に前記共通電位を印加する第２のスイッチング素子と、表示領域を非表示領域に変更した時に、非表示領域に対応する画素の前記画素電極に非表示に対応した信号である前記共通電位を書き込むリフレッシュ動作を一部のフレームについて間欠的に行うとともに、２フレーム以上連続してリフレッシュ動作を行うように制御を行う制御回路と、を備えることを特徴とする。
【０００９】
また、本発明の液晶表示装置の駆動方法は、複数の画素からなる画素領域と、複数の保持容量線と、前記画素の画素電極と前記保持容量線の間に接続された保持容量と、共通電位が印加された共通電極と、前記画素電極と前記共通電極の間に配置された液晶と、前記画素領域中の画像が表示される表示領域においては、１フレーム毎に第１のレベルと第２のレベルの間で反転を繰り返す極性信号を生成し、画像が表示されない非表示領域においては、極性信号を第１のレベル又は第２のレベルに固定する前記極性信号生成回路と、前記極性信号生成回路により生成された極性信号に応じて前記保持容量線の電位を切り換える第１のスイッチング素子と、非表示領域に対応する画素の前記画素電極に前記共通電位を印加する第２のスイッチング素子と、を備えた液晶表示装置の駆動方法において、表示領域を非表示領域に変更した時に、非表示領域に対応する画素の前記画素電極に非表示に対応した信号である前記共通電位を書き込むリフレッシュ動作を一部のフレームについて間欠的に行うとともに、２フレーム以上連続してリフレッシュ動作を行うことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、保持容量線駆動方式の液晶表示装置において、簡単な回路構成で、パーシャル表示の低消費電力化を実現することができる。また、非表示領域のリフレッシュ動作を間欠的に行う場合に、表示不良の発生を防止することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態による液晶表示装置について図面を参照しながら説明する。図１は液晶表示装置のブロック図である。この液晶表示装置は、保持容量線駆動方式が採用され、しかもパーシャル表示を行うことができるものである。
【００１２】
複数の画素がマトリクス状に配置されて画素領域を形成している。図１においては、簡単のため、３行×３列の９個の画素を示している。各画素はゲート線ＧＬ１〜ＧＬ３、ソース線ＳＬ１〜ＳＬ３の各交差点に対応して配置されており、Ｎチャネル型の薄膜トランジスタからなる画素トランジスタ１０、画素トランジスタ１０のドレインに接続された画素電極１１、画素電極１１と共通電極ＣＥの間に配置された液晶１２が設けられている。共通電極ＣＥには共通電位ＶＣＯＭが供給されるようになっている。
【００１３】
また、第１行の画素に対応して、第１の保持容量線ＳＣ１が設けられ、画素電極１１と第１の保持容量線ＳＣ１との間に保持容量１３が設けられている。第２行の画素に対応して、第２の保持容量線ＳＣ２が設けられ、画素電極１１と第２の保持容量線ＳＣ２との間に保持容量１３が設けられている。第３行の画素に対応して、第３の保持容量線ＳＣ３が設けられ、画素電極１１と第３の保持容量線ＳＣ３との間に保持容量１３が設けられている。
【００１４】
また、第１列の各画素の画素トランジスタ１０のソースは、第１のソース線ＳＬ１に接続され、第２列の各画素の画素トランジスタ１０のソースは、第２のソース線ＳＬ２に接続され、第３列の各画素の画素トランジスタ１０のソースは、第３のソース線ＳＬ３に接続されている。
【００１５】
また、第１行の各画素の画素トランジスタ１０のゲートは、第１のゲート線ＧＬ１に接続され、第２行の各画素の画素トランジスタ１０のゲートは、第２のゲート線ＧＬ２に接続され、第３行の各画素の画素トランジスタ１０のゲートは、第３のゲート線ＧＬ３に接続されている。
【００１６】
また、ソース信号Ｓｉｇ（表示信号）を第１〜第３のソース線ＳＬ１〜ＳＬ３に供給するソース線駆動回路２０が設けられている。ソース信号Ｓｉｇは、一定周期（例えば、一水平周期）で基準電位に対して極性が反転するようになっている。また、制御信号ＤＳＧに応じて、第１〜第３のソース線ＳＬ１〜ＳＬ３に共通電位ＶＣＯＭを供給するＤＳＧ制御回路２１が設けられている。
【００１７】
また、ゲート信号を第１〜第３のゲート線ＧＬ１〜ＧＬ３に供給するゲート線駆動回路２２が設けられている。さらに、第１〜第３の保持容量線ＳＣ１〜ＳＣ３を駆動する保持容量線駆動回路２３が設けられている。そして、第１〜第３の保持容量線ＳＣ１〜ＳＣ３の電位の極性を決定する極性信号ＰＯＬを生成する極性信号生成回路２４が設けられている。保持容量線駆動回路２３は、極性信号生成回路２４から出力された極性信号ＰＯＬに基づいて、第１〜第３の保持容量線ＳＣ１〜ＳＣ３の電位を低電位ＶＣＯＭＬ又は高電位ＶＣＯＭＨに駆動する。
【００１８】
［保持容量線駆動回路及び極性信号生成回路の構成］
図２は、保持容量線駆動回路２３と極性信号生成回路２４の構成を示す図である。まず、極性信号生成回路２４の構成を説明する。極性信号生成回路２４は、フレーム反転信号生成回路２４１とメモリ２４２とで形成されている。フレーム反転信号生成回路２４１は、１フレーム毎にＨレベルとＬレベルの間で反転を繰り返すフレーム反転信号を生成する回路である。メモリ２４２は、画素領域の中、画像が表示される表示領域と、画像が表示されない非表示領域との区別を表すデータが、各ライン（各行）に対応して格納される。前記データは、表示領域では「１」であり、非表示領域では「０」である。メモリ２４２は例えば、シフトレジスタで形成することができ、１水平期間（１Ｈ期間）の周期を有するパルス信号であるクロックＨＣＬＫに同期して、データを保持し、かつ、シフトする動作をする。
【００１９】
フレーム反転信号生成回路２４１により生成されたフレーム反転信号と、クロックＨＣＬＫに同期してメモリ２４２から読み出されたデータとは２入力のＡＮＤ回路２４３に入力される。ＡＮＤ回路２４３はメモリ２４２から読み出されたデータが表示領域を表す場合、つまりデータが「１」の場合は、フレーム反転信号をそのまま極性信号ＰＯＬとして出力する。また、ＡＮＤ回路２４３の出力は、メモリ２４２から読み出されたデータが非表示領域を表す場合、つまり、データが「０」の場合は、「０」に固定される。即ち、この場合、ＡＮＤ回路２４３は「０」（＝Ｌレベル）に固定された極性信号ＰＯＬを出力する。
【００２０】
これにより、表示領域においては、極性信号ＰＯＬを１フレーム毎に反転させる。また、画素領域の全体に画像を表示する全画面表示から、パーシャル表示へ移行する際に（あるいは、パーシャル表示において表示領域を変更する際に）、非表示領域においては、極性信号ＰＯＬの極性を固定させることが可能である。しかも、極性信号生成回路２４は、フレーム反転信号生成回路２４１（反転回路で形成可能）と、メモリ２４２と、ＡＮＤ回路２４３だけで構成できるので、回路構成が簡単である。
【００２１】
Ｖｒｅｓｅｔ信号は、垂直同期信号と同期した信号で、第１のメモリ及び第２のメモリの読み出しカウンタをリセットするものである。
【００２２】
次に、保持容量線駆動回路２３の構成を説明する。極性信号生成回路２４から出力された極性信号ＰＯＬは、第１〜第３の保持容量線ＳＣ１〜ＳＣ３にそれぞれ対応して設けられた、第１〜第３のラッチ回路ＬＣＨ１〜ＬＣＨ３に、第１〜第３のタイミングクロックＴＣＬＫ１〜ＴＣＬＫ３に基づいてラッチされる。第１〜第３のラッチ回路ＬＣＨ１〜ＬＣＨ３はラッチした極性信号ＰＯＬを第１〜第３のラッチ信号ＰＯＬ１〜ＰＯＬ３として出力し、かつ保持する。第１〜第３のタイミングクロックＴＣＬＫ１〜ＴＣＬＫ３は、タイミング制御回路２３１によって、ゲート信号Ｇ１〜Ｇ３及びタイミング制御信号ＴＣＬＫに基づいて作成される。
【００２３】
尚、偶数ラインに対応した第２のラッチ回路ＬＣＨ２には反転された極性信号ＰＯＬがラッチされるようになっている。これは、奇数ライン（第１ライン、第３ライン、・・・）と偶数ライン（第２ライン、第４ライン、・・・）に対応した保持容量線の電位を逆極性にして、ライン反転を可能にするためである。例えば、第１の保持容量線ＳＣ１と第２の保持容量線ＳＣ２の電位は逆極性になる。
【００２４】
第１〜第３のラッチ信号ＰＯＬ１〜ＰＯＬ３は、後段の第１〜第３のスイッチＳＷ１〜ＳＷ３のスイッチングを制御する信号として用いられる。例えば、第１のラッチ信号ＰＯＬ１がＨレベルの場合は、第１の保持容量線ＳＣ１に低電位ＶＣＯＭＬが印加され、第１のラッチ信号ＰＯＬ１がＬレベルの場合は、第１の保持容量線ＳＣ１に高電位ＶＣＯＭＨが印加される。
【００２５】
即ち、第１〜第３の保持容量線ＳＣ１〜ＳＣ２の電位は、第１〜第３のタイミングクロックＴＣＬＫ１〜ＴＣＬＫ３の立ち上がるタイミングによって決定される。このような保持容量線駆動方式においては、一般にそのようなタイミングはゲート信号Ｇ１〜Ｇ３が立ち下がった後である。
【００２６】
［ソース線駆動回路及びＤＳＧ制御回路の構成］
図３は、画素領域の周辺にあるソース線駆動回路２０、ＤＳＧ制御回路２１の構成を示す。図３においては、画素領域の１列目に対応した画素に関係した構成だけを示している。第１のソース線ＳＬ１の一端には、水平スイッチＳＷＨを介してソースドライバ１４の出力端子が接続されている。水平スイッチＳＷＨは水平走査信号に応じてスイッチングする。水平スイッチＳＷＨがオンすると、ソースドライバ１４からソース信号Ｓｉｇ（表示信号）が第１のソース線ＳＬ１に供給される。また第１のソース線ＳＬ１の他端には、スイッチＳＷＳを介して共通電極ドライバ１５の出力端子が接続されている。スイッチＳＷＳはＤＳＧ信号に応じてスイッチングする。また、共通電極ドライバ１５の出力端子は共通電極ＣＥに接続され、共通電極ＣＥには共通電位ＶＣＯＭが供給される。
【００２７】
したがって、スイッチＳＷＳがオンすると、第１のソース線ＳＬ１と共通電極ＣＥとは短絡され、第１のソース線ＳＬ１にも共通電位ＶＣＯＭが供給されるようになっている。
【００２８】
次に、上記の液晶表示装置の動作例について、図４のタイミング図を参照して説明する。この説明は図１の回路に基づいており、ライン数は３とする。図中の１）、２）、３）はライン番号、ＯＮは表示領域、ＯＦＦは非表示領域であることを表している。
最初は全画面表示が行われている。メモリ２４２には第１ライン〜第３ラインに対応してデータ＝「１」が格納されているため、メモリ２４２の出力は「１」を維持する。よって、極性信号ＰＯＬはフレーム毎に第１のレベルと第２のレベルの間で反転を繰り返す。
【００２９】
そして、時系列的に発生する第１〜第３のタイミングクロックＴＣＬＫ１〜ＴＣＬＫ３に基づいて、極性信号ＰＯＬが次々と第１〜第３のラッチ回路ＬＣＨ１〜ＬＣＨ３にラッチされ、１フレーム毎に反転を繰り返す第１〜第３のラッチ信号ＰＯＬ１〜ＰＯＬ３が発生する。したがって、第１〜第３の保持容量線ＳＣ１〜ＳＣ３の電位は、第１〜第３のラッチ信号ＰＯＬ１〜ＰＯＬ３に同期して反転を繰り返すことになり、保持容量線駆動が行われる。即ち、画素電極に表示信号を書き込んだ後に、対応する保持容量線の電位が変動し、画素電極１１の電位を正又は負の方向に変化させる。これにより、表示信号のダイナミックレンジを小さくすることができるため、低消費電力での駆動が可能になる。
【００３０】
次に、全画面表示からパーシャル表示に移行する。いま、第１ラインは表示領域に対応し、第２、第３ラインが非表示領域に対応するように、メモリ２４２の内容が変更されたとする。すると、第１ラインについては、極性信号ＰＯＬはＨレベルとＬレベルの間で反転を繰り返す。第２、第３ラインについては、非表示領域であるため、極性信号ＰＯＬはＬレベルに固定される。これにより、第２、第３の保持容量線ＳＣ２，ＳＣ３の駆動は停止される。
【００３１】
また、非表示領域においては、対応する画素の画素電極に共通電位ＶＣＯＭ（非表示信号）を書き込むことでその画素を非表示としている。これについて図３を用いて説明する。非表示領域においては、ＤＳＧ信号に応じてスイッチＳＷＳがオンし、第１のソース線ＳＬ１と共通電極ＣＥとは短絡され、第１のソース線ＳＬ１にも共通電位ＶＣＯＭが供給される。そして、ゲート信号Ｇ１に応じて画素トランジスタ１０がオンすると、画素電極１１に共通電位ＶＣＯＭが印加される。これにより液晶１２に印加される電圧は０Ｖ程度になるので、非表示状態（例えば、ノーマリーブラックの液晶表示装置においては黒表示）が得られる。
【００３２】
このように、非表示領域においては、対応する画素の画素電極に非表示信号を周期的に書き込むリフレッシュ動作が行われる。そして、低消費電力化のために、このリフレッシュ動作を全フレームについて行うのではなく、一部のフレームついてだけ間欠的に行う、間欠リフレッシュが行われる。
【００３３】
ところが、図４のように、パーシャル表示移行後の第３ラインについて、第３のラッチ信号ＰＯＬ３はＨレベルからＬレベルに変化するため、保持容量線駆動が行われることになり、画素電極に共通電位ＶＣＯＭ（非表示信号）を書き込んだ後に、第３の保持容量線ＳＣ３が変化してしまう。すると、液晶１２に印加される電圧が０Ｖから変化してしまうので、間欠リフレッシュを行うと表示不良が発生してしまう。
【００３４】
続いて、パーシャル表示において表示領域が変更される。ここでは、第１、第２ラインが非表示領域に対応し、第３ラインが表示領域に対応するように、メモリ２４２の内容が変更されたとする。すると、第１、第２ラインについては、非表示領域であるため、極性信号ＰＯＬはＬレベルに固定される。つまり、第１、第２の保持容量線ＳＣ１，ＳＣ２の駆動は停止される。一方、第３ラインについては表示領域に変更されたので、極性信号ＰＯＬが反転される。
【００３５】
上述のように、パーシャル表示を行う場合、非表示領域においては、極性信号ＰＯＬの極性を固定して保持容量線の駆動を停止することで、低消費電力化を図ることができるが、上述のような間欠リフレッシュを行うと表示不良が生じてしまう。
【００３６】
そこで、本発明においては、全画面表示から、パーシャル表示へ移行する際に（あるいは、パーシャル表示において表示領域を変更する際に）、間欠リフレッシュを前提とした上で、２フレーム以上連続して、非表示領域に対応する画素に共通電位ＶＣＯＭ（非表示信号）を書き込むリフレッシュ動作を行うようにした。これにより、１フレーム目の表示不良をキャンセルして表示不良を防止することができる。
【００３７】
この点について、図５〜図６のタイミング図を用いてさらに詳しく説明する。
図５に示すように、パーシャル表示コマンド全画面表示からパーシャル表示に移行した時に、移行後の１フレームにおいてリフレッシュ動作を行い、その後リフレッシュ動作を行わないフレーム、非リフレッシュのフレームが幾つか続くとする。つまり、間欠リフレッシュである。
【００３８】
すると、極性信号ＰＯＬが反転しない場合（図５の場合はＬレベルを維持）には、上記表示不良は生じない。しかし、極性信号ＰＯＬが反転する場合（図５の場合は、ＨレベルからＬレベルに変化）は、上記の理由により表示不良が発生してしまう。
【００３９】
そこで、図６に示すように、パーシャル表示コマンドに基づいて、全画面表示からパーシャル表示に移行した時に、移行後の連続する２フレームにおいて、リフレッシュ動作を行う。その後は非リフレッシュのフレームが幾つか続く。これにより、パーシャル表示へ移行後の１フレーム目の表示不良を次のフレームのリフレッシュ動作により、キャンセルして表示不良を防止することができる。
【００４０】
また、図７に示すように、表示領域変更コマンドに基づいて、パーシャル表示において表示領域を変更する場合にも同様である。即ち、パーシャル表示の表示領域を変更した後の連続する２フレームにおいて、リフレッシュ動作を行う。その後は非リフレッシュのフレームが幾つか続く。これにより、表示領域変更後の１フレーム目の表示不良を次のフレームのリフレッシュ動作により、キャンセルして表示不良を防止することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態による液晶表示装置の構成を示す図である。
【図２】本発明の実施形態による液晶表示装置における保持容量線駆動回路及び極性信号生成回路の構成を示す図である。
【図３】本発明の実施形態による液晶表示装置におけるソース線駆動回路及びＤＳＧ制御回路の構成を示す図である。
【図４】比較例と本発明の実施形態による液晶表示装置の動作を説明するタイミング図である。
【図５】比較例による液晶表示装置の動作を説明するタイミング図である。
【図６】本発明の実施形態による液晶表示装置の動作を説明するタイミング図である。
【図７】本発明の実施形態による液晶表示装置の動作を説明するタイミング図である。
【符号の説明】
【００４２】
１０  画素トランジスタ    １１  画素電極    １２  液晶    １３  保持容量
１４  ソースドライバ    １５  共通電極ドライバ
２０  ソース線駆動回路    ２１  ＤＳＧ制御回路    ２２  ゲート線駆動回路
２３  保持容量線駆動回路    ２４  極性信号生成回路
２３１  タイミング制御回路      ＬＣＨ１〜ＬＣＨ３  第１〜第３のラッチ回路
ＳＷ１〜ＳＷ３  第１〜第３のスイッチ
２４１  フレーム反転信号生成回路    ２４２  メモリ    ２４３  ＡＮＤ回路
【図１】
0004605199.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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