(57)【特許請求の範囲】
【請求項１】
パターン生成回路に応答して、被検査デバイスに加えるテストパターンを生成するタイミングシステムであって、半導体テスタにおいて用いるための該タイミングシステムは、所定のユーザ設定に対応するイベントタイミング信号を生成するとともに、該タイミングシステムは、前記パターンのためのプログラムされたエッジタイミングを格納するためのタイミングメモリ回路を含む、タイミングシステムにおいて、
マスター発振器および複数の固定エッジ発生器を含むタイミングロジックであって、前記固定エッジ発生器は前記プログラムされたエッジタイミングに応答して前記イベントタイミング信号を発生する、
ことを特徴とするタイミングシステム。
【請求項２】
前記エッジ発生器は、高速ＤＵＴポートに対する、ユーザ制御タイミング配置に適応される請求項１に記載のタイミングシステム。
【請求項３】
前記エッジ発生器タイミングは、低速ＤＵＴポートのための、前記マスター発振器に対して均等に分配されたタイミング増分に予め設定される請求項１に記載のタイミングシステム。
【請求項４】
前記エッジ発生器タイミングは、ＤＵＴ周期内で、予め規定されたテスタイベントに対応して、タイミング選択の各サブセットにグループ化される請求項３に記載のタイミングシステム。
【請求項５】
前記ロジックは、前記プログラムされたエッジタイミングに応答して、プログラムされたエッジタイミングを、タイミング選択の前記セット内の最も近い対応の固定タイミングに割り当てる、請求項４に記載のタイミングシステム。
【請求項６】
前記パターン生成回路は、
高速モードにおいてパターンを発生するための第１のパターン発生器を含む請求項１に記載のタイミングシステム。
【請求項７】
前記高速モードは、２５０ＭＨｚ〜２．０ＧＨｚの範囲内にある請求項６に記載のタイミングシステム。
【請求項８】
前記パターン生成回路は、
低速モードにおいてパターンを生成するための第２のパターン発生器を含む請求項１に記載のタイミングシステム。
【請求項９】
前記低速モードは、１ＭＨｚ〜２５０ＭＨｚの範囲内にある請求項７に記載のタイミングシステム。
【請求項１０】
前記パターンは、被検査デバイスの個々のサイクルに関連するベクトルデータを含み、該ベクトルデータは、該被検査デバイスに加えるため、あるいは該被検査デバイスからの比較のため予め規定されたイベント信号を含む、請求項１に記載のタイミングシステム。
【請求項１１】
前記タイミングメモリは、
ピン毎のタイムセットメモリを含む請求項１に記載のタイミングシステム。
【請求項１２】
前記タイムセットメモリは、ローカルタイミングデータを前記タイミングシステムに供給するように構成される請求項１１に記載のタイミングシステム。
【請求項１３】
前記タイミングメモリは、
ピン毎のエッジセットメモリを含む請求項１に記載のタイミングシステム。
【請求項１４】
前記エッジセットメモリは、ＤＵＴ周期内の所定の波形イベントに対して、ピン毎にピンタイミング値を規定するように構成される請求項１３に記載のタイミングシステム。
【請求項１５】
前記固定エッジ発生器はそれぞれ補間器を備える請求項１に記載のタイミングシステム。
【請求項１６】
前記マスター発振器はプログラム可能な周波数位相ロックループを含む請求項１に記載のタイミングシステム。
【請求項１７】
高速ピンおよび低速ピンの組み合わせを有する被検査デバイスを検査するための半導体テスタであって、
パターンメモリおよびユーザインターフェースを有するテストコントローラと、
それぞれ高速モードおよび低速モードとを有し、ＤＵＴクロック周期にしたがって動作する前記被検査デバイスに加えるために、前記パターンメモリにしたがってテストパターンを選択的に発生するパターン生成回路と、
前記テストコントローラおよび前記パターン生成回路に接続され、その間でコマンドおよびデータ信号をルーティングするシステムバスと、
前記被検査デバイスに結合するように適応されたドライブ／比較回路と、
前記システムバスと前記ドライブ／比較回路との間に配置される障害処理回路と、を備える半導体テスタにおいて、
予め規定されたユーザ設定値に対応するイベントタイミング信号を生成するタイミングシステムを備え、該タイミングシステムが、
前記パターンのためのプログラムされたエッジタイミングを格納するタイミングメモリ回路と、
マスター発振器および複数の固定エッジ発生器を含むタイミングロジックであって、前記固定エッジ発生器は前記プログラムされたエッジタイミングに応答して前記イベントタイミング信号を生成する、タイミング論理回路と、
を含むことを特徴とする半導体テスタ。
【請求項１８】
前記エッジ発生器は、高速ＤＵＴポートに対する、ユーザ制御タイミング配置に適応される請求項１７に記載の半導体テスタ。
【請求項１９】
前記エッジ発生器タイミングは、低速ＤＵＴポートのための、前記マスター発振器に対して均等に分配されたタイミング増分に予め設定される請求項１７に記載の半導体テスタ。
【請求項２０】
前記エッジ発生器タイミングは、ＤＵＴ周期内で、予め規定されたテスタイベントに対応して、タイミング選択の各サブセットにグループ化される請求項１９に記載の半導体テスタ。
【請求項２１】
前記ロジックは、前記プログラムされたエッジタイミングに応答して、プログラムされたエッジタイミングを、タイミング選択の前記セット内の最も近い対応の固定タイミングに割り当てる、請求項２０に記載の半導体テスタ。
【請求項２２】
前記パターン生成回路は、
高速モードにおいてパターンを発生するための第１のパターン発生器を含む請求項１７に記載の半導体テスタ。
【請求項２３】
前記高速モードは、２５０ＭＨｚ〜２．０ＧＨｚの範囲内にある請求項２２に記載の半導体テスタ。
【請求項２４】
前記パターン生成回路は、
低速モードにおいてパターンを生成するための第２のパターン発生器を含む請求項１７に記載の半導体テスタ。
【請求項２５】
前記低速モードは、１ＭＨｚ〜２５０ＭＨｚの範囲内にある請求項２３に記載の半導体テスタ。
【請求項２６】
前記パターンは、被検査デバイスの個々のサイクルに関連するベクトルデータを含み、該ベクトルデータは、該被検査デバイスに加えるため、あるいは該被検査デバイスからの比較のため予め規定されたイベント信号を含む、請求項１７に記載の半導体テスタ。
【請求項２７】
前記タイミングメモリは、
ピン毎のタイムセットメモリを含む請求項１７記載の半導体テスタ。
【請求項２８】
前記タイムセットメモリは、ローカルタイミングデータを前記タイミングシステムに供給するように構成される請求項２７に記載の半導体テスタ。
【請求項２９】
前記タイミングメモリは、
ピン毎のエッジセットメモリを含む請求項１７に記載の半導体テスタ。
【請求項３０】
前記エッジセットメモリは、ＤＵＴ周期内の所定の波形イベントに対して、ピン毎にピンタイミング値を規定するように構成される請求項２９に記載の半導体テスタ。
【請求項３１】
前記固定エッジ発生器はそれぞれ補間器を備える請求項１７に記載の半導体テスタ。
【請求項３２】
前記マスター発振器はプログラム可能な周波数位相ロックループを含む請求項１７に記載の半導体テスタ。
【請求項３３】
被検査デバイス（ＤＵＴ）のために、ユーザ規定の設定と一致するタイミング信号を生成する方法であって、前記ＤＵＴは高速ピンおよび低速ピンを有し、前記タイミング信号は、タイミングメモリと、複数の固定エッジ発生器を含むタイミングロジックとを含み、マルチモードパターン生成回路に応答するタイミングシステムによって生成され、前記方法は、
高速モードにおいて、ＤＵＴ周期内で前記エッジ発生器に対応する固定数のエッジタイミングを発生するために、前記固定エッジ発生器を割り当てるステップと、
前記作動中のＤＵＴ周期にしたがって前記ＤＵＴ高速ピンに高速パターンを適用するステップと、
マスター発振器の周期毎にエッジタイミングの選択を生成するために、前記固定エッジ発振器を分配するステップと、
を含む方法。
【請求項３４】
前記ユーザ規定の設定に最も近いエッジタイミングの前記選択からのエッジタイミングにしたがって前記ＤＵＴの低速ピンに低速パターンをドライブするステップをさらに含む、請求項３３に記載のタイミング信号生成方法。
【請求項３５】
ウインドウストローブイベントのためのタイミング信号を生成する方法であって、前記ウインドウストローブイベントは指定されたウインドウストローブエッジによって規定され、
複数のタイミング発生器を設けるステップであって、前記発生器はタイミング値の範囲を規定する固定タイミング遅延を有する、ステップと、
前記タイミング発生器で、複数のエッジストローブ信号を生成するステップと、
前記指定されたウインドウストローブエッジを近似するために、前記複数のエッジストローブ信号内でエッジストローブ信号のサブセットを選択するステップと、
を含む方法。
【発明の詳細な説明】
【０００１】
発明の分野
本発明は、概括的には半導体デバイスを検査（試験）するための自動検査システムに関し、より詳細には、半導体デバイステスタにおいて用いるためのタイミングシステムおよび関連する方法に関する。
発明の背景
自動検査装置は、半導体デバイスの製造において重要な製造上の役割を果たす。一般に個別に「テスタ」と呼ばれる個別ユニットが、ウェーハ（プローブ検査による）およびパッケージ化されたデバイスレベルの両方において、各デバイスの動作を検査する。
【０００２】
商業的に成功を収めているテスタ設計は典型的には、半導体製造業者に、１つあるいは複数の特定の応用形態に固有の特徴（機能）の組み合わせを提供する。望ましい機能は通常、コスト、自由度（柔軟性）、精度および使いやすさのような判定基準の組み合わせあるいはトレードオフを含む。一般的に言うと、テスタに含まれる機能が多いほど、コストが高くなる。
【０００３】
上記の判定基準に特に影響のある重要なテスタサブシステムの１つは、タイミング発生回路である。テスタタイミングシステムは一般に、プリプログラム（事前プログラム）されたパターンデータにしたがって、被検査デバイス（ＤＵＴ）の検査サイクル中に正確な信号遅延を確立する。その遅延は、テスタドライバ／コンパレータ回路のための固有の検査イベント（たとえば、ハイへのドライブ、ローへのドライブ、ストローブ等）を指示するための役割を果たす。
【０００４】
従来の高分解能タイミングシステムは、粗遅延回路、中間遅延回路および精細（微細）遅延回路を用いて、ピコ秒オーダのタイミング分解能（最も小さい選択可能なタイミング増分）を作り出すタイミング発生器を用いる。粗遅延回路はたとえば、入力クロックの整数倍に基づいて出力を生成する同期カウンタを含む。
【０００５】
従来のタイミング発生器では、中間遅延および微細遅延を達成するために、典型的にはインターポレータ（補間器）が用いられる。中間遅延は多くの場合に、システムクロック信号を「中間の」スライスされた時間インターバルに分割する複数の遅延素子によって実現される。微細遅延は一般に、通常、ランプ（ramp）電圧信号を受信するための入力と、デジタルーアナログコンバータ（ＤＡＣ）からの出力を受信するための入力とからなる一対のアナログ入力を含む遅延回路によって達成される。ＤＡＣは、所望の遅延を表すデジタルワードを閾値電圧に変換する。ランプ電圧がＤＡＣによって設定される閾値に達するとき、補間器は、システムクロックの微細な小部分だけオフセットされた信号を生成する。
【０００６】
アナログ補間器のより望ましい特徴の１つは、周期ごとに「実行中（オン・ザ・フライ（on-the-fly）」に、即ち「随時処理」によってＤＡＣからの遅延値を変更するオプション機能である。周期切替えおよびタイミング切替えの両方に対して、そのような「随時処理(オン・ザ・フライ)」能力を有する補間器を用いる非常に自由度の高いテスタは、Teradyne社(Agoura Hills、California)によって製造されるモデルＪ９７３テスタである。このテスタはさらに、種々の補間器のためのタイミングを制御するために、プリプログラムされたタイミング値を格納するためのエッジセット（edgeset）メモリを備える。随時（オン・ザ・フライ式に）変更を達成するために必要とされる回路およびソフトウエアは一般に、テスタのコストを著しく上昇させるが、その能力は、２５０ＭＨｚまでのＤＵＴの動作を検査する際に、高いレベルの自由度を提供する。オン・ザ・フライ式機構の他の変形例が、米国特許第５，９１７，８３４号および５，５４４，１７５号、そしてＡ．Ａｒｍｓｔｒｏｎｇによる記事「Timing Innovations Serve Logic and Mixed-signal ATE Test and Measurement World」Cahners Publishing, Denver, vol.18, no.11,１９９８年１０月に示される。
【０００７】
許容可能なレベルの自由度を維持しながら、ＤＵＴの検査に関連するコストを最小にするために、タイミングシステムのための１つの提案は、ＤＵＴ周期中にある程度制限されたタイミング選択のパレットを与えるように、エッジセットメモリのない「固定された」補間器を利用することである。その提案は、Teradyne社(Agoura Hills、California)によって製造されるＴｅｒａｄｙｎｅモデルＪ９２１テスタに含まれており、アナログ遅延値が随時変化できないように補間器を予め設定した。システム内のタイミング発生器の数に対応したタイミング遅延の選択を提供するために、遅延値はユーザ仕様にしたがって設定された。こうして、そのシステムは、ある程度低減されたレベルのタイミング自由度を提供しながら、「随時処理（オン・ザ・フライ）」回路およびエッジセットメモリを削除することによりコストを最小にした。
【０００８】
その意図された応用形態の場合には利益をもたらすものの、上記の従来の固定補間器プローチ（手法）は、半導体製造業者によって望まれる自由度のレベルを欠いていた。自由度の欠如は、１組の固定補間器からのタイミング選択の明らかな不足に起因していた。より多くの補間器を設けることによりその選択値を増加することはできたが、追加されるハードウエアが、「オン・ザ・フライ」回路を削除することにより本来もたらされる全ての利点を相殺してしまうことになる。
【０００９】
さらに最近になって、半導体デバイスの動作速度がギガヘルツ範囲以上になっているので、コストのかかる「オン・ザ・フライ」回路およびソフトウエアの妥当性が減少している。その理由は、そのような速度では、比較的少ないタイプの波形しか利用されないことである。エミュレートする波形の数が少ない場合、テスタのタイミング自由度は重要ではない。
【００１０】
テスタのタイミング自由度は高速ＤＵＴの場合に重要ではないが、多くの高速半導体デバイスは、比較的「低速」（約１００〜２００ＭＨｚ）のポートも実装する。こうして、そのようなデバイスを完全に検査するために、高速パターンおよび低速パターンの両方が必要とされる。したがって、多くの製造業者は、非常に自由度の高いタイミングシステムに関連する明らかな検査上の利点をもたらすことのない、特徴を削除したテスタに費用をかけたがらない。結果として、製造業者は多くの場合に、大部分の検査の場合に実際に必要とされる機能より多くの機能を提供するコストの高いテスタを購入することになる。
【００１１】
高精度で、高速、高分解能および低自由度の検査能力を提供する固定補間器タイミングシステムが必要とされているが、これまでは利用できなかった。さらに、そのようなシステムは、適当に高い精度で、低速、中分解能および高自由度の検査能力を提供することも必要とされる。さらに、そのようなシステムは比較的低コストであることが必要とされる。本発明のタイミングシステムおよび方法はこれらの要件を満足する。
発明の概要
本発明のタイミングシステムは、変動する信号速度が要求されるＤＵＴピンを検査するために、高速高精度モードと低速高自由度（柔軟性）モードとを含むマルチモデル半導体デバイス検査能力を提供する。さらに、そのタイミングシステム構成は、簡単なユーザインターフェースと、低コストハードウエアアーキテクチャを提供する。
【００１２】
上記の利点を実現するために、本発明の一形態において、被検査デバイスに適用するための検査パターンを生成するためのパターン生成回路に応答するタイミングシステムを含む。そのタイミングシステムは、そのパターンのためのプログラムされたエッジタイミングを格納するタイミングメモリ回路を備える。そのタイミングシステムはさらに、マスター発振器と、複数の固定エッジ発生器とを有するタイミング論理回路を含む。固定エッジ発生器は、プログラムされたエッジタイミングに応答し、イベントタイミング信号を生成する。
【００１３】
別の形態では、本発明は、高速ピンおよび低速ピンの組み合わせを有する被検査デバイスを検査するための半導体テスタを含む。そのテスタは、ＤＵＴクロック周期にしたがって被検査デバイスに適用するために、パターンメモリにしたがって検査パターンを選択的に生成するために、パターンメモリとユーザインターフェースとを有する検査コントローラと、それぞれ高速モードおよび低速モードを有するパターン生成回路とを備える。検査コントローラおよびパターン生成回路にシステムバスが接続され、その間でコマンドとデータ信号とをルーティング（経路指定）する。テスタはさらに、被検査デバイスに接続されるように構成されるドライブ／比較回路と、システムバスとドライブ／比較回路との間に配置される障害処理回路とを備える。タイミングシステムは、所定のユーザ設定に対応してイベントタイミング信号を生成する。タイミングシステムは、そのパターンのためのプログラムされたエッジタイミングを格納するタイミングメモリ回路を備える。タイミングシステムはさらに、マスター発振器と複数の固定エッジ発生器とを含むタイミング論理回路を含む。固定エッジ発生器は、所定のクロック周期内に、固定された数のエッジ発生器に対応する、タイミング信号の固定された選択値を供給するように構成される。
【００１４】
さらに別の形態では、本発明は、高速ピンおよび低速ピンを有する被検査デバイスのために、ユーザによって定義された設定と一致するタイミング信号を生成するための方法を含む。タイミングシステムは、マルチモードパターン生成回路に応答し、タイミングメモリと、複数の固定エッジ発生器を含むタイミング論理回路とを含む。その方法は、最初に、高速モードにおいて、ＤＵＴ周期内に、エッジ発生器に対応する一定の（固定された）数のエッジタイミングを生成するために、固定エッジ発生器を割り当てるステップと、作動しているＤＵＴ周期にしたがってＤＵＴ高速ピンに高速パターンを印加するステップと、ＤＵＴ周期内に、マスター発振器周期の倍数のエッジタイミングの選択値を生成するために、固定エッジ発生器を割り当てるステップと、ユーザによって定義された設定値に最も近いエッジタイミングの選択値からのエッジタイミングにしたがってＤＵＴ低速ピンに低速パターンを印加するステップとを含む。
【００１５】
本発明の別の形態は、ウインドウストローブイベントのためのタイミング信号を生成する方法を含む。その方法は、最初に、タイミング値の範囲を画定する固定タイミング遅延を有する複数のタイミング発生器を設けるステップと、そのタイミング発生器で複数のエッジストローブ信号を生成するステップと、指定されたウインドウストローブエッジを近似するために、複数のエッジストローブ信号内でエッジストローブ信号のサブセットを選択するステップとを含む。
【００１６】
本発明の他の特徴および利点は、添付の図面とともに、以下の詳細な説明を読めば明らかになるであろう。
本発明の詳細な説明
本発明を、添付図面を参照して詳細に説明する。
【００１７】
半導体デバイスがさらに複雑になると、そのデバイスを検査するために必要とされる精巧なシステムは、常に更新していかなければならず、そうしなければ短期間で陳腐化してしまう。検査システムのコストを最小に抑えながら、最新の半導体デバイスを検査する能力は、自動検査装置製造業にとって意味がある重要な課題である。
【００１８】
ここで図１を参照すると、高精度、かつ低コスト半導体テスタの概略的なブロック図が全体として２０で示されており、テスタコントローラとして動作しているコンピュータワークステーション２２を含む。テスタコントローラは、テスタコントローラと、パターン生成回路（ジェネレータ）２４、タイミングシステム３０および障害処理回路（プロセッサ）５０との間で制御信号を送信するためのシステムバス２６に結合される。パターン生成回路は、複数のテスタ動作モードを生成するために、１〜Ｎ個のパターン発生器（明瞭に示すために図１には１つだけが示される）を備えることが好ましい。そのモードは一般に、比較的高速のテスト（検査）パターン（＞２５０ＭＨｚ）および比較的低速の検査パターン（＜２５０ＭＨｚ）に対応する。ピンデータ線（ライン）２７およびグローバルタイムセット・アドレスライン２９は、パターン発生器（ジェネレータ）を、タイミングシステムに結合するとともに、システムバス２６を介して、障害プロセッサとの間でパターン情報をやり取りする。
【００１９】
本発明によれば、タイミングシステム３０は、ＤＵＴの動作周期に対する所定のタイミング（テスタ波形を規定する）において、ピン毎のドライブ／比較回路４２を起動（fire）するために必要とされるプログラムされたタイミング信号を生成するために、エッジセットメモリ３６に応答する低コストタイミング論理回路（ロジック）３４を備える。オプションのグローバルタイミング・メモリ回路あるいはタイムセットメモリ３８が、グローバルタイムセット・アドレスライン２９を介してパターン生成回路２４に接続され、エッジセットメモリ３６に、プリプログラム（事前プログラム）されたローカルタイミングデータを供給し、そのメモリ容量を低減できるようにする。
【００２０】
さらに詳細には、図２を参照すると、本発明の一実施形態によるタイミング論理回路３４は、所望のユーザタイミングに割り当てるためのタイミング値を選択的に供給することにより、高速および低速ＤＵＴピンのマルチモデル検査に対応（支援）する。タイミング論理回路は、プログラム可能なＰＬＬ方式のマスター発振器ＭＯＳＣ４０と、それぞれ補間器（インターポレータ）ＥＧ０〜ＥＧ１２の形をとる複数のエッジ発生器にそれぞれイネーブル入力を供給するタイミング発生器４４とを備えることが好ましい。ここに記載される１３個のエッジ発生器の構成は例示にすぎず、本発明の精神から逸脱することなく、多くの構成が可能であることを理解されたい。各エッジ発生器には、対応する遅延素子（図示せず）と、タイミング発生器モジュール４５によって供給されるイネーブル入力とが関連付けられる。
【００２１】
マスター発振器ＭＯＳＣは、５００ピコ秒の周期に対応して、２ＧＨｚまでのクロック速度に対応することができ、検査の必要性に応じて完全にプログラミング可能である。ＰＬＬ実装形態のプログラミング可能性によって、ユーザは、ＤＵＴ周期と同期するテスタクロック周期を規定できるようになり、それにより、ある程度コストがかかり、複雑な「随時処理（オン・ザ・フライ）」補間器が概ね不要になる点で有利である。
【００２２】
さらに図２を参照すると、コストの高い「オン・ザ・フライ」回路を最小にし、タイミング精度を最大にすることを試みるために、エッジ発生器ＥＧ０〜ＥＧ１２は、アナログ遅延値がＤＵＴから周期ごとに変更できないという意味で「固定（一定）」である。エッジ発生器出力は、４個のマルチプレクサＭ１〜Ｍ４のアレイを集合的に画定するＡＮＤおよびＯＲゲート（図示せず）の各回路網を含む選択器回路に供給される。より具体的には、エッジ発生器出力は、各マルチプレクサの入力に並列関係で供給される。マルチプレクサは、セットアップ時にプログラミングされる各静的レジスタ４６に応答して、動作中に、タイミング信号をドライブ／比較回路４２に選択的に渡すようにする。タイミング信号は、動作「論理０へのドライブ」（Ｄ０）、「論理１へのドライブ」（Ｄ１）、ストローブ（Ｃ１）および「ターミネーション（終端）へのドライブ」（Ｖｔ）に対応する。
【００２３】
動作時に、エッジ発生器ＥＧ０〜ＥＧ１２は、予想される動作モードに応じて、タイミング分解能と自由度とを最大にするように構成することができる。エッジ発生器の制御は、検査コントローラ２２とエッジセットメモリ３６とをプリプログラミングし、ＤＵＴサイクルの開始（ＢＯＣ）に続いて、特定の時間増分で所定のエッジ発生器を起動するようにすることにより実行される。高速ポートの場合、エッジ発生器リソースが、非常に高い精度でユーザによって指定される特定のタイミングで起動するように、ユーザによって割り当てられる。
【００２４】
図３は、本発明のタイミングシステムによって生成されるタイミング信号によって規定されるような、高速ＤＵＴピンに適用（印加）するのに適した高速テスト（検査）波形を示す。検査波形の各遷移（あるいは「エッジ」）は、エッジ発生器ＥＧ０〜ＥＧ１２のうちの１つあるいは複数のエッジ発生器によって送出される１つあるいは複数のタイミング信号に応答するドライバ（図示せず）の出力に対応する。ギガヘルツ範囲の比較的高い周波数では、ＤＵＴの動作を検査するために必要となる波形はより少なくなる。結果として、システムハードウエアコストを削減するために、エッジ発生器の数を最小にすることができる。
【００２５】
ここで図４を参照すると、図３の検査波形に対応するエッジセットメモリ３６の部分的な一例は、上記のイベント（Ｄ０、Ｄ１、ストローブ、Ｖｔ）に対応する波形遷移、すなわちエッジを規定するために、タイミング発生器のための所望のタイミング値を書き込むためのテーブルを含む。Teradyne社(Agoura Hills、California)によって製造されるＴｅｒａｄｙｎｅモデルＪ９７３テスタにおいて、比較的低速（２５０ＭＨｚまで）の半導体デバイスの場合に同様のエッジセットテーブルが用いられる。各行は、ＤＵＴサイクルの開始に対する所定のタイミングを指定する「エッジセット」を表す。個々の列は、遷移エッジあるいはイベント（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｃ１等）と波形フォーマット（ＦＭＴ）とを表す。各エッジセットの各イベントの場合に、検査コントローラソフトウエアが、所定のサブグループ（ドライブ０、ドライブ１、ドライブＶｔおよびストローブ）内でエッジ発生器を指定し、それを、ユーザによって指定される値にプログラミングする。この結果、ドライバ／比較器回路４２のドライバおよび比較器が起動し、それにより波形エッジが生成される。最大のタイミング精度を与えるために、当業者によく知られている較正技術が適用される場合がある。また図３は、図３に示される所望の波形を達成するために、図４のエッジセットメモリテーブルに準じた、個々のエッジ発生器の起動も示す。
【００２６】
さらに図３および図４を参照すると、図３の検査波形を生成するために、エッジセットＥＳ０およびＥＳ１（図４）を用いることを望むユーザは最初に、「ドライブ０」あるいは「ドライブ・ロー」イベントが、最初のＤＵＴサイクル、すなわちドライブサイクルの開始後の０．５ｎｓで生じることを期待することができる。プログラムされた時間において、所定のエッジ発生器（ここではＥＧ０）が、テスタチャネルドライバを起動してローレベルにドライブするように起動する。１．３ｎｓにおいて、パターン発生器からのピンデータがハイ（論理１）である場合には、第２のエッジ発生器（ここではＥＧ１）が起動することにより、「ドライブ１」あるいは「ドライブ・ハイ」イベントが生じる。そうでない場合には、レベルはローのままとなる。
【００２７】
パターン発生器からのピンデータが比較サイクルを指示する場合には、エッジセット情報はさらに、第２のＤＵＴサイクル（０．００ｎｓ）、すなわち比較サイクルの開始と同時に生じる「ドライブＶｔ」イベントを指定し、ドライバがテスタチャネル出力をターミネーション電圧Ｖｔにドライブできるようにする。１．２５ｎｓ（第２のＤＵＴサイクル後）でエッジセットを終了するために、エッジ発生器ＥＧ４の起動によりストローブイベントが生じ、それにより、チャネルコンパレータ（図示せず）がＤＵＴピンデータレベルを検出できるようにする。
【００２８】
検査波形の残りは、第１のエッジセットＥＳ０の場合に先に記載されたのと同じようにして第２のエッジセット（ＥＳ１）（図４）によって規定される。
第１のエッジセットＥＧ０が、図３の検査波形の記載された部分を実行するために５つのエッジを使うことは容易に理解されよう。本発明者は、広範な波形利用可能性を網羅する（エッジセットを注意深く用いることにより）だけの十分なエッジリソースを設け、同時にハードウエアコストを最小にするために、４〜１５個のエッジ発生器の間ならどの構成でも十分であることを確認している。
【００２９】
高速ＤＵＴポートを検査する能力を設けるほかに、本発明の固定補間器タイミングシステムのさらに重要な特徴の１つは、低速ＤＵＴポートのための自由度の高いタイミングを提供できる能力である。本発明者は、そのような低速のＤＵＴピンのためのタイミング自由度を劇的に改善するとともに、本発明の低コストで、高い精度を有するタイミングシステムを維持する方法を見いだしている。図５に示されるように、これは、マスター発振器ＭＯＳＣ周期に対して固定された増分関係を有するようにエッジ発生器の組をプログラミングし、ＭＯＳＣ周期によってＤＵＴ周期を十分に分割することにより達成することができる。このようにして、ＤＵＴ周期は、微細な「瞬間（チック：tick）」あるいはタイミング値に有効にスライスされる。４ｎｓのＤＵＴ周期（２５０ＭＨｚのＤＵＴ周波数に対応する）で、５００ｐｓのマスター発振器ＭＯＳＣ周期の場合、ＤＵＴ周期内において比較的小さい増分で、特定のイベント（「ドライブ０」のような）のために全部で３２個のタイミング選択値が利用可能となる。
【００３０】
さらに、本発明者は、本発明のこの態様を実行するために、マスター発振器周期が５６３ｐｓより小さい必要がないことを確認している。これは、約１４１ｐｓの最悪の場合の分解能（図５に示されるような１３個のエッジ発生器を利用する補間器の場合）に相当する。
【００３１】
たとえば、上記のようなＤＵＴの低速ポートを検査するために、エッジ発生器ＥＧ０〜ＥＧ１２は、先に記載されたイベント「ドライブ０」、「ドライブ１」、「ストローブ」および「ドライブＶｔ」（図５参照）のような特定の波形イベントに対応するサブセットに（プリプログラムされた時間遅延に関して）均等に分散されることが好ましい。ドライブ０（ＥＧ０〜ＥＧ３）、ドライブ１（ＥＧ４〜ＥＧ７）およびストローブ（ＥＧ８〜ＥＧ１１）のための、各マスター発振器周期内で予め割り当てられ、離隔したエッジ発生器の各サブセット、ならびにドライブＶｔのための残りのエッジ発生器ＥＧ１２を用いるとき、タイミング値のための高速分解能（５００ｐｓのマスター発振器周期時）は、１２５ｐｓになる。
【００３２】
図５はさらに、図６に示されるエッジセット割当てにしたがって、約２００ＭＨｚの低速ＤＵＴピンに適用するための多数の周期からなる波形の一部を示す。上記の高速の例と同じようにして、検査波形を規定するためのイベントは、エッジセットメモリ３６によって指定される。結果として、エッジセットＥＳ０のための第１のイベント（ドライブ０）は、第１のＤＵＴサイクルの開始後の０．５ｎｓにおいて発生する。しかしながら、上記の高速の例とは異なり、ドライブ０のために利用可能なエッジ発生器は、ＥＧ０〜ＥＧ３としてプリプログラミングされ、可能なタイミングは、マスター発振器ＭＯＳＣ周期内の１２５ｐｓの規則的なインターバルに固定される。許容可能な精度レベルを維持しながら起動するために、検査コントローラ２２はユーザによってプログラムされたタイミングに最も近いエッジ発生器（この場合にはドライブ０、ＥＧ０）を自動的に割り当てる。各割当ては、エッジ発生器番号およびマスター発振器サイクルの数として、エッジセットメモリに格納される。同様に、ＥＳ０のドライブ１イベントタイミングの場合、最も近いエッジ発生器はＥＧ５である（図５に丸で囲まれて示される）。
【００３３】
本発明の別の重要な特徴は、ウインドウストローブを近似することへの適用である。「ウインドウストローブ」は、ＤＵＴの出力が、２つのユーザ指定ポイント（時点）の間で、１つあるいは複数のレベルコンパレータによって観測され、任意のレベル遷移が注目される機能である。それは、ＤＵＴ出力上の瞬間的異常（グリッチ：glitch）を検出するために、あるいは指定された時間ウインドウの持続時間の間、ＤＵＴ出力を一定のままにしておくために有用である。
【００３４】
一般に、エッジストローブと比較して、本質的に性能レベルが低下するので、高速、高精度テスタは、ウインドウストローブを実施することを望まないであろう。しかしながら、高速テスタの低速モードの場合、ウインドウストローブは、非常に望ましい。図７に示されるように、次々に一連のエッジストローブを与えることにより近似される場合がある。ウインドウストローブを生成するために、エッジセットメモリ３６は、２つのストローブ値Ｃ１およびＣ２を含むように変更され、ユーザは、「オープンウインドウ」時間を指定するためにＣ１を、「クローズウインドウ」時間を指定するためにＣ２を指定する。そのチャネルは、Ｃ１時間とＣ２時間との間の全てのストローブイベントによってストローブ信号を受ける。ストローブイベントは最悪の場合に５６３／４＝１４１ｐｓ毎に生じる（１３エッジの実施形態の場合）ため、テスタは、１４１ｐｓ毎にＤＵＴ出力を検査することができる。高速システム内に高性能のエッジストローブコンパレータを与えるとき、このウインドウストローブモードの性能は、２００ＭＨｚ範囲のテスタの本当のウインドウモードに都合よく匹敵する。
【００３５】
当業者であれば、本発明によってもたらされる多くの利益および利点を理解するであろう。非常に重要なのは、固定エッジ発生器を利用するタイミングシステムで、高速ピンおよび低速ピンの両方を有するＤＵＴを検査できることである。エッジ発生器が固定されている特質により、高い精度および比較的高い分解能の能力を低下させることなく、ＤＵＴ検査を実行するために必要とされるハードウエアおよびソフトウエアを最小にし、半導体製造業者にかかるコストの著しい削減が実現される。さらに、エッジ発生器タイミングを制御するために必要とされるプログラミングが比較的簡単であることにより、ユーザが最も使いやすいシステムになる。
【００３６】
本発明のさらに別の特徴は、従来のテスタ構成との互換性を含む。エッジセットメモリテーブルのような、低速でエッジ発生器タイミングを制御するためのユーザプログラミング機能の多くは、実際には従来と変わらない。したがって、ユーザの使いやすさが最大限になり、結果として、製造作業者を適当に教育するために追加される訓練が最小限に抑えられる。
【００３７】
本発明は特に、その好ましい実施形態を参照して図示および記載されてきたが、本発明の精神および範囲から逸脱することなく、形態および細部において種々の変更がなされる場合があることは、当業者には理解されよう。たとえば、本明細書に図示され、記載されたタイミング論理回路の特定の実施形態は１３個の補間器を含んでいたが、取り扱われる特定の応用形態で使用可能なコストおよびハードウエアの制約によっては、異なる数のエッジ発生器が実装され、結果が異なる場合がある。
【図面の簡単な説明】
【図１】  本発明のタイミングシステムを用いるテスタの一般化されたブロック図である。
【図２】  図１に示されるタイミングシステムの部分的なブロック図である。
【図３】  本発明の一形態による、タイミング信号によって規定される高速検査波形の一例を示す図である。
【図４】  図３の検査波形に対応するタイミングを格納するためのエッジセットメモリテーブルの一例を示す図である。
【図５】  本発明の一形態による、タイミング信号によって規定される低速検査波形の一例を示す図である。
【図６】  図５の検査波形に対応するタイミングを格納するためのエッジセットメモリテーブルの一例を示す図である。
【図７】  本発明のウインドウストローブ近似機能を示すタイミングアーキテクチャを示す図である。
【図１】
0004684508.tif 000002
【図２】
0004684508.tif 000003
【図３】
0004684508.tif 000004
【図４】
0004684508.tif 000005
【図５】
0004684508.tif 000006
【図６】
0004684508.tif 000007
【図７】
0004684508.tif 000008