(57)【特許請求の範囲】
【請求項１】
複数の伝送路を介して送信装置に接続されることができる受信装置であって、
前記複数の伝送路のうち所定の伝送路である第１伝送路からの信号に基づいて第１クロックを生成するＣＤＲと、
前記第１クロックのタイミングに基づいて前記第１伝送路からの信号を復調する第１復調部と、
前記第１クロックの位相を調整して互いに位相の異なる複数のクロックを生成し、前記複数の伝送路のうち前記第１伝送路と異なる伝送路である第２伝送路からの信号の位相に基づいて、前記複数のクロックのうちの一つを選択して第２クロックとして出力するクロック生成部と、
前記第２クロックのタイミングに基づいて前記第２伝送路からの信号を復調する第２復調部と
を備える受信装置。
【請求項２】
請求項１に記載の受信装置において、
前記第２伝送路は、複数存在し、
前記クロック生成部は、前記第２伝送路毎に備えられ、
前記第２復調部は、前記第２伝送路毎に備えられ、
更に、前記ＣＤＲにより生成された第１クロックを複数の前記クロック生成部へ分配する分配部を備える受信装置。
【請求項３】
請求項１に記載の受信装置において、
更に、前記第２伝送路からの信号の位相と前記第２クロックの位相とを比較し、該比較の結果を位相比較結果として出力する位相比較部を備え、
前記クロック生成部は、前記位相比較結果に基づいて前記複数のクロックのうちの一つを選択して前記第２クロックとして出力する受信装置。
【請求項４】
請求項３に記載の受信装置において、
前記クロック生成部は、前記位相比較結果に基づいて前記第２伝送路からの信号の位相と前記第２クロックの位相とが所定の位相関係を満たすように、前記複数のクロックのうちの一つを選択して前記第２クロックとして出力する受信装置。
【請求項５】
請求項４に記載の受信装置において、
前記クロック生成部は、前記ＣＤＲにより生成された第１クロックの位相を調整して互いに位相の異なる複数のクロックを生成し、前記位相比較部からの位相比較結果に基づいて該複数のクロックの一つを選択して前記第２クロックとし、該位相比較部に対応する第２復調部へ前記第２クロックを出力する受信装置。
【請求項６】
請求項３乃至請求項５のいずれかに記載の受信装置において、
前記第２伝送路は、複数存在し、
前記位相比較部は、前記第２伝送路毎に備えられ、
前記第２復調部は、前記第２伝送路毎に備えられる受信装置。
【請求項７】
請求項１乃至請求項６のいずれかに記載の受信装置において、
前記第２伝送路は、複数存在し、
複数の第２伝送路のうち所定の伝送路である第３伝送路と、前記複数の第２伝送路のうち前記第３伝送路と長さが等しい第４伝送路が存在し、
前記クロック生成部は、前記第３伝送路に対応して備えられ、
前記第３伝送路に対応する前記第２復調部は、前記第３伝送路に対応するクロック生成部により生成された第２クロックのタイミングに基づいて前記第３伝送路からの信号を復調し、
前記第４伝送路に対応する前記第２復調部は、前記第３伝送路に対応するクロック生成部により生成された第２クロックのタイミングに基づいて前記第４伝送路からの信号を復調する受信装置。
【請求項８】
複数の伝送路を介して送信装置に接続された受信装置において前記伝送路からの信号を受信する受信方法であって、
ＣＤＲにより、前記複数の伝送路のうち所定の伝送路である第１伝送路からの信号に基づいて第１クロックを生成し、
第１復調部により、前記第１クロックのタイミングに基づいて前記第１伝送路からの信号を復調し、
クロック生成部により、前記第１クロックの位相を調整して互いに位相の異なる複数のクロックを生成し、前記複数の伝送路のうち前記第１伝送路と異なる伝送路である第２伝送路からの信号の位相に基づいて、前記複数のクロックのうちの一つを選択して第２クロックとして出力し、
第２復調部により、前記第２クロックのタイミングに基づいて前記第２伝送路からの信号を復調する
ことを実行する受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の伝送路を介して送信装置に接続されることができる受信装置、受信方法に関するものである。
【背景技術】
【０００２】
従来のチップ間で伝送を行うチップ間伝送システムについて説明する。
【０００３】
図１７は、従来のチップ間伝送システムにおける双方向伝送の構成の一例を示すブロック図である。この図は、チップＡ（ＣＨＩＰ＿Ａ）とチップＢ（ＣＨＩＰ＿Ｂ）の間の高速信号伝送における物理層の例を示す。各チップは、４個の送信回路（ＴＸ０、ＴＸ１，ＴＸ２，ＴＸ３）と４個の受信回路（ＲＸ０、ＲＸ１，ＲＸ２，ＲＸ３）を備える。また、１個の送信回路と１個の受信回路が組を成しており、チップＡの１個の送信回路からチップＢの１個の受信回路への伝送路と、チップＢの１個の送信回路からチップＡの１個の受信回路への伝送路との組をレーンと呼ぶ。また、チップＡとチップＢにおける全てのレーンの接続をまとめてリンクと呼ぶ。つまり、チップＡとチップＢの間のリンク幅は、最大で４レーンとなる。このようなチップ間伝送システムは、例えばＰＣＩ  Ｅｘｐｒｅｓｓとして規格化されている。
【０００４】
電源投入時またはハードリセット時、各チップは、ビット同期、シンボル同期、レーン間デスキュー、リンク幅、レーン順、リンクのデータレートを確定し、リンクを立ち上げる。ここで、リンク幅は、可能な最大の値に設定され、データレートは、可能な最速の値に設定される。また、起動時、伝送系の状態に応じて送信波形の最適化や受信波形の最適化は、行われない。
【０００５】
また、データリンク層でチェックを行い、受信エラーが複数回（例えば３回）続くとリンク異常と判定して、リンクダウンする。また、伝送系の伝送品質に関わらず、符号化方法やエラー訂正方法は、固定である。
【０００６】
上述したリンクは、４つの状態０，０ｓ，１，２を取り得る。状態０は、通常動作の状態である。状態０ｓは、送信が停止するが、ＣＤＲ、ＣＬＫが動作する状態である。状態１は、送信が停止し、ＣＤＲ、ＣＬＫも停止する状態である。状態２は、送信が停止し、ＣＤＲ、ＣＬＫ、主電源も停止する状態である。
【０００７】
状態０ｓ，１，２を比較すると、状態０ｓは、電力低減の効果が小さく、ウェイクアップ時間が小さい。また、状態１は、電力低減の効果が中程度であり、ウェイクアップ時間が中程度である。また、状態２は、電力低減の効果が大きく、ウェイクアップ時間が大きい。
【０００８】
次に、送信側チップと受信側チップからなるチップ間伝送システムについて説明する。
【０００９】
図１８は、従来のチップ間伝送システムにおける片方向伝送の構成の一例を示すブロック図である。このチップ間伝送システムは、送信側チップ１と受信側チップ２を備える。送信側チップ１は、ｎ＋１個の送信回路１１（ＴＸ０，ＴＸ１，…ＴＸｎ）を備える。受信側チップ２は、ｎ＋１個の受信回路２１（ＲＸ０，ＲＸ１，…ＲＸｎ）、上位層の論理回路２２を備える。
【００１０】
全ての送信回路１１は、外部から与えられた共通の基本クロックで動作する。
【００１１】
図１９は、従来の送信回路の構成の一例を示すブロック図である。この送信回路は、エンコード回路１１１、ＦＦＥ（Feed-Forward Equalization）１１２、アンプ１１３を備える。
【００１２】
クロックに同期したパラレルの送信データが送信回路に入力されると、エンコード回路１１１は、送信データに８Ｂ／１０Ｂ符号化などを行うことにより連続同符号長を短くし、基本クロック成分を埋め込み、パラレル／シリアル変換を行うことによりシリアル信号を出力する。ＦＦＥ１１２は、シリアル信号の高調波成分を強調（プリエンファシス）する。最終段のアンプ１１３は、必要振幅に増幅し、伝送路とインピーダンス整合させて、伝送路を駆動する。この例におけるＦＦＥ１１２は、３タップＦＦＥであり、ＦＦＥ１１２のタップの係数Ｋ０〜Ｋ２は、エンファシス量に応じて設定される。アンプ１１３のゲインＫ３は、出力振幅が所定の振幅になるように設定される。
【００１３】
図２０は、従来の受信回路の構成の一例を示すブロック図である。この受信回路は、ＣＤＲ（Clock Data Recovery）１２１とＤＥＣＩＳＩＯＮ回路１２２を備える。
【００１４】
ＣＤＲ１２１は、ＰＬＬ（Phase Locked Loop）回路で構成される。ＰＬＬ回路は、位相比較回路、チャージポンプ、ローパスフィルタ、ＶＣＯ、Ｍ／Ｎ分周回路で構成される。このＰＬＬ回路は、入力データのタイミング情報（エッジ）とＶＣＯ（Voltage Controlled Oscillator）出力のタイミング情報（エッジ）とを比較して、入力データに同期したクロックを生成する。
【００１５】
ＤＥＣＩＳＩＯＮ回路１２２は、ＣＤＲ１２１から出力されるクロックのタイミングで、送信回路１１から伝送される入力データ（ＤＡＴＡ−ＩＮ）のデータ判定を行う。
【００１６】
このＰＬＬ回路に要求されることは、妥当な引き込み時間で必ず引き込めること、入力データパターンによってロックが外れないこと、出力クロックのジッタ特性が優れていること、入力データパターンによってジッタが増加しないこと、連続同符号入力データでもロックを保持し、出力クロックのジッタが増加しないこと、である。伝送速度がギガビット（Ｇｂｐｓ）を超える高速伝送になると、これらの要求のレベルが高くなり、上述の基本構成だけでは、要求を満たすことができない。
【００１７】
そこで、入力データの遷移レートが低くてもＰＬＬ回路の出力クロックジッタが増えないように改良されたＰＬＬ回路がある（例えば、特許文献１）。このＰＬＬ回路は、基本構成のＰＬＬ回路に比べて約２倍の回路規模になる。
【００１８】
また、規定の動作温度、電源電圧範囲で、ＰＬＬ回路のジッタトランスファ、ジッタトレランス特性を得るために改良されたＰＬＬ回路がある（例えば、特許文献２）。このＰＬＬ回路に用いられる電位発生回路は、ＢＧＲ（Band Gap Reference）回路を元に作成するため、基本構成のＰＬＬ回路に比べて回路規模が大きくなる。
【００１９】
また、ＰＬＬのキャプチャレンジとロックレンジを広くするには、ＰＬＬループ帯域を広くすれば良いが、より長い同符号連続パターンで安定動作するためには、ＰＬＬループを狭くする必要がある。この相反する要求を実現するために、基準クロックにロックするループと入力データにロックするループを持つＰＬＬ回路がある（例えば、特許文献３）。このＰＬＬ回路は、基準クロックを必要とすると共に、基本構成のＰＬＬ回路に比べて回路規模が大きくなる。
【特許文献１】特開２００４−８８４７６号公報
【特許文献２】特開２００２−３５９５５５号公報
【特許文献３】特開２００５−２１０５４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上述したように、伝送速度を高速化するために性能を向上させると、回路は大規模化し、消費電力やコストが増加する。
【００２１】
本発明は上述した問題点を解決するためになされたものであり、回路規模の増大を抑える受信装置、受信方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上述した課題を解決するため、本発明の一態様は、複数の伝送路を介して送信装置に接続されることができる受信装置であって、前記複数の伝送路のうち所定の伝送路である第１伝送路からの信号に基づいて第１クロックを生成する第１クロック生成部と、前記第１クロックのタイミングに基づいて前記第１伝送路からの信号を復調する第１復調部と、前記複数の伝送路のうち前記第１伝送路と異なる伝送路である第２伝送路からの信号の位相に基づいて、前記第１クロックの位相を調整して第２クロックを生成する第２クロック生成部と、前記第２クロックのタイミングに基づいて前記第２伝送路からの信号を復調する第２復調部とを備える。
【００２３】
また、本発明の一態様は、複数の伝送路を介して送信装置に接続された受信装置において前記伝送路からの信号を受信する受信方法であって、前記複数の伝送路のうち所定の伝送路である第１伝送路からの信号に基づいて第１クロックを生成し、前記第１クロックのタイミングに基づいて前記第１伝送路からの信号を復調し、前記複数の伝送路のうち前記第１伝送路と異なる伝送路である第２伝送路からの信号の位相に基づいて、前記第１クロックの位相を調整して第２クロックを生成し、前記第２クロックのタイミングに基づいて前記第２伝送路からの信号を復調することを実行する。
【発明の効果】
【００２４】
本発明によれば、チップ間伝送システムにおける受信のための回路規模の増大を抑えることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について図面を参照しつつ説明する。
【００２６】
実施の形態１．
まず、本実施の形態に係るチップ間伝送システムの構成について説明する。
【００２７】
図１は、本実施の形態に係るチップ間伝送システムの構成の一例を示すブロック図である。この図において、図１８と同一符号は図１８に示された対象と同一又は相当物を示しており、ここでの説明を省略する。図１８と比較すると、この図は、受信側チップ２の代わりに受信側チップ２ａ（受信装置）を備える。受信側チップ２と比較すると、受信側チップ２ａは、ｎ＋１個の受信回路２１の代わりに１個の受信回路２１ａ（ＲＸ０）とｎ個の受信回路２１ｂ（ＲＸ１，ＲＸ２，…ＲＸｎ）を備える。
【００２８】
図２は、本実施の形態に係る受信回路２１ａの構成の一例を示すブロック図である。この受信回路２１ａは、アンプ３１、ＥＱ（Equalizer）３２、ＤＦＥ（Decision Feedback Equalizer）３３、デコード回路３４、ＣＤＲ３５、クロック分配回路３６を備える。
【００２９】
受信された伝送波形である受信信号は、初段のアンプ３１により整合終端されて増幅される。アンプ３１のゲインＫ４は、必要な振幅になるように設定される。ＥＱ３２のイコライザ係数Ｋ５〜Ｋ７は、必要な等化特性（周波数特性）になるように設定される。
【００３０】
図３は、本実施の形態に係るＣＤＲの構成の一例を示すブロック図である。ＣＤＲ３５は、ＰＬＬ回路で構成される。このＰＬＬ回路は、位相比較回路６１、チャージポンプ６２、ローパスフィルタ６３、ＶＣＯ６４、１／Ｎ分周回路６５を備える。ＣＤＲ３５は、受信信号（ＤＡＴＡ）から基本クロック成分を再生し、データクロックとして出力する。ＣＤＲ３５は、外部からリファレンスクロック（ＲＥＦ−ＣＬＫ）を与えられることにより、受信信号無しでの動作、受信開始時の立ち上がりを早くする、伝送信号のマルチレート化を可能にしている。ＣＤＲ３５から出力されるデータクロックは、ＤＦＥ３３のＳＬＩＣＥＲ、デコード回路３４、クロック分配回路３６へ入力される。
【００３１】
ＤＦＥ３３は、デジタルフィルタを使ったイコライザであり、ＳＬＩＣＥＲと４個のタップを有する。また、ＤＦＥ３３は、ノイズやクロストークを増幅することなく、周波数特性をフラットにする。また、ＤＦＥ３３は、連続同符号入力があっても、ＤＦＥ３３におけるＳＬＩＣＥＲの電圧マージンを確保し、パターン依存ジッタを抑止する。ＳＬＩＣＥＲは、データクロックを用いて、データ入力と４個のタップを経て帰還される信号とを合成した信号のデータ判定を行う。
【００３２】
デコード回路３４は、高速のシリアル信号をパラレル信号に変換し、８Ｂ／１０Ｂ符号化などの復号を行う。
【００３３】
クロック分配回路３６は、ＣＤＲ３５により出力されるデータクロックをｎ個の受信回路２１ｂ（ＲＸ１〜ＲＸｎ）へ分配する。
【００３４】
図４は、本実施の形態に係る受信回路２１ｂの構成の一例を示すブロック図である。この図において、図２と同一符号は図２に示された対象と同一又は相当物を示しており、ここでの説明を省略する。図２の受信回路２１ａと比較すると、この受信回路２１ｂは、ＣＤＲ３５の代わりに位相調整回路３７を備える。
【００３５】
位相調整回路３７は、受信回路２１ａのＣＤＲ３５からのデータクロックを、自己の受信信号に最適な位相に調整する。位相調整回路３７から出力されるデータクロックは、ＤＦＥ３３のＳＬＩＣＥＲ、デコード回路３４へ入力される。
【００３６】
図５は、本実施の形態に係る位相調整回路の構成の一例を示すブロック図である。この位相調整回路３７は、多相クロック生成回路４１とクロック選択回路４２を備える。
【００３７】
多相クロック生成回路４１は、受信回路２１ａのＣＤＲ３５からのデータクロックに基づいて、それぞれ位相の異なるｐ個のクロック（φ０，φ１，…φｐ−１）を出力する。図６は、本実施の形態に係る多相クロック回路の構成の一例を示すブロック図である。多相クロック回路４１は、ｐ−１個の同一の遅延回路４５を有する。多相クロック回路４１から出力されるデータクロックφｉ（ｉ＝０，１，…ｐ−１）は、入力クロックがｉ個の遅延回路を通過したものである。
【００３８】
クロック選択回路４２は、ｐ個の位相比較回路４３と判定回路４４を備える。位相比較回路４３は、多相クロック回路４１からのデータクロックφｉと入力データ（ＤＡＴＡ−ＩＮ）との位相の比較を行い、比較結果として進相（入力データに対してデータクロックφｉの位相が進んでいる）、一致（入力データとデータクロックφｉの位相が一致している）、遅相（入力データに対してデータクロックφｉの位相が遅れている）のいずれかを出力する。判定回路４４は、ｐ個の位相比較回路４３からの比較結果に基づいて、多相クロック回路４１からのｐ個のデータクロックのうち入力データと位相が一致するクロックを選択して出力する。
【００３９】
図７は、本実施の形態に係る多相クロック回路出力の一例を示すタイミングチャートである。この図は、上から順に、入力クロック（ＣＬＫ＿ＩＮ）及びデータクロックφ０，φ１、…φｐ−２，φｐ−１、入力データ（ＤＡＴＡ−ＩＮ）の波形を示す。この例においては、データクロックφ０と入力データの位相が一致しているため、選択回路４２は、データクロックφ０を選択して出力する。
【００４０】
本実施の形態によれば、受信回路２１ａに備えられるＣＤＲ３５の回路規模と比較して、受信回路２１ｂに備えられる位相調整回路３７の回路規模は小さい。つまり、受信側チップ２ａは、回路規模の大きいＣＤＲ３５を有する受信回路２１ａを１個だけ備えれば良く、受信側チップの回路規模やチップサイズを抑えつつ、高品質な伝送を行うことができる。従って、受信側チップの消費電力を抑えつつ、高速な伝送を行うことができる。
【００４１】
実施の形態２．
まず、本実施の形態に係るチップ間伝送システムの構成について説明する。
【００４２】
図８は、本実施の形態に係るチップ間伝送システムの構成の一例を示すブロック図である。この図において、図１と同一符号は図１に示された対象と同一又は相当物を示しており、ここでの説明を省略する。図１と比較すると、このチップ間伝送システムは、受信側チップ２ａの代わりに受信側チップ２ｂ（受信装置）を備える。受信側チップ２ａと比較すると、受信側チップ２ａは、受信回路２１ａの代わりに受信回路２１ｃ（ＲＸ０）を備え、受信回路２１ｂの代わりに受信回路２１ｄ（ＲＸ１，ＲＸ２，…ＲＸｎ）を備える。
【００４３】
図９は、本実施の形態に係る受信回路２１ｃの構成の一例を示すブロック図である。この図において、図２と同一符号は図２に示された対象と同一又は相当物を示しており、ここでの説明を省略する。図２の受信回路２１ａと比較すると、この受信回路２１ｃは、ＣＤＲ３５の代わりにＣＤＲ３５ｂを備え、クロック分配回路３６の代わりに多相クロック生成回路４１ｂとクロック分配回路５２を備える。
【００４４】
図１０は、本実施の形態に係るＣＤＲの構成の一例を示すブロック図である。この図において、図３と同一符号は図３に示された対象と同一又は相当物を示しており、ここでの説明を省略する。ＣＤＲ３５ｂは、データクロックの他に、１／Ｎ分周される前のクロックであって、データクロックのＮ逓倍のクロックであるＮ逓倍クロックを出力する。
【００４５】
多相クロック生成回路４１ｂは、ＣＤＲ３５ｂからのＮ逓倍クロックに基づいて、互いに位相の異なるｐ個のデータクロックψ０，ψ１，…ψｐを生成する。
【００４６】
ｎ個の受信回路２１ｄの一つをＲＸｊ（ｊ＝１，２，…ｎ）とすると、クロック分配回路５２は、ＲＸｊから入力される位相比較結果に従って、多相クロック生成回路４１ｂから入力されるｐ個のデータクロックの１つを選択してＲＸｊへ供給する。
【００４７】
この例において、位相比較結果は、進相、一致、遅相のいずれかを示す。クロック分配回路５２は、ＲＸｊから受けた比較結果が進相である場合、それまでのデータクロックを１／２周期遅らせたデータクロックをＲＸｊへ供給する。また、クロック分配回路５２は、ＲＸｊから受けた位相比較結果が遅相である場合、それまでのデータクロックを１／２周期進ませたデータクロックをＲＸｊへ供給する。また、クロック分配回路５２は、ＲＸｊから受けた位相比較結果が一致である場合、それまでのデータクロックを引き続きＲＸｊへ供給する。
【００４８】
図１１は、本実施の形態に係る受信回路２１ｄの構成の一例を示すブロック図である。この図において、図４と同一符号は図４に示された対象と同一又は相当物を示しており、ここでの説明を省略する。受信回路２１ｂと比較すると、この受信回路２１ｄは、位相調整回路３７の代わりに位相比較回路４３ｂを備える。位相比較回路４３ｂは、多相クロック生成回路４１ｂからのデータクロックψｉと入力データ（ＤＡＴＡ−ＩＮ）との位相の比較を行い、比較結果として進相、一致、遅相のいずれかを受信回路２１ｃのクロック分配回路５２へ送信する。
【００４９】
次に、データクロックの例について説明する。
【００５０】
図１２は、本実施の形態に係る多相クロック生成回路の構成の一例を示すブロック図である。この例において、ｐ＝８とし、多相クロック生成回路４１ｂから出力される８個のデータクロックをψ０，ψ１，…ψ７とする。この多相クロック生成回路４１ｂは、Ｎ逓倍クロック（ＣＬＫ＿ＩＮ）からψ０，ψ２，ψ４，ψ６を生成する第１クロック生成部５３とＮ逓倍クロックからψ１，ψ３，ψ５，ψ７を生成する第２クロック生成部５４とを備える。
【００５１】
図１３は、本実施の形態に係る多相クロック生成回路により生成されるデータクロックの一例を示すタイミングチャートである。この図は、上から順に、ＣＬＫ−ＩＮ、受信回路２１ｄのうちＲＸｊにおける入力データ（ＤＡＴＡ−ＩＮ）、データクロックψ０，ψ２，ψ４，ψ６、ＣＬＫ−ＩＮを反転させた＊ＣＬＫ−ＩＮ、データクロックψ１，ψ３，ψ５，ψ７の波形を示す。
【００５２】
この図に示すように、第１クロック生成部５３は、ＣＬＫ＿ＩＮの１周期時間ずつ互いにタイミングがずれたデータクロックψ０，ψ２，ψ４，ψ６を生成する。同様に、第２クロック生成部５４は、ＣＬＫ＿ＩＮから＊ＣＬＫ＿ＩＮを生成し、＊ＣＬＫ＿ＩＮの１周期時間ずつ互いにタイミングがずれたデータクロックψ１，ψ３，ψ５，ψ７を生成する。これにより、クロックψ０，ψ１，…ψ７は、順にＣＬＫ＿ＩＮの１／２周期時間ずつタイミングがずれたデータクロックとなる。
【００５３】
ＲＸｊは、ＤＡＴＡ−ＩＮの判定タイミングをデータクロックの立ち上がりとすると、この例においては、ψ４が適当である。従って、受信回路２１ｃからのデータクロックがψ４である場合、ＲＸｊの位相比較回路４３は、位相比較結果を一致として受信回路２１ｃへ送信し、受信回路２１ｃは、引き続きψ４をＲＸｊへ送信する。また、例えば、受信回路２１ｃからのデータクロックがψ３である場合、ＲＸｊの位相比較回路４３は、位相比較結果を進相として受信回路２１ｃへ送信し、受信回路２１ｃは、Ｎ逓倍クロックの１／２周期だけ位相を遅らせたψ４をＲＸｊへ送信する。また、例えば、受信回路２１ｃからのデータクロックがψ５である場合、ＲＸｊの位相比較回路４３は、位相比較結果を遅相として受信回路２１ｃへ送信し、受信回路２１ｃは、Ｎ逓倍クロックの１／２周期だけ位相を進ませたψ４をＲＸｊへ送信する。
【００５４】
本実施の形態によれば、受信回路２１ｃに備えられるＣＤＲ３５ｂの回路規模と比較して、受信回路２１ｄに備えられる位相比較回路４３の回路規模は小さい。つまり、受信側チップ２ａは、回路規模の大きいＣＤＲ３５を有する受信回路２１ａを１個だけ備えれば良く、受信側チップの回路規模を抑えつつ、高品質な伝送を行うことができる。従って、受信側チップの消費電力を抑えつつ、高速な伝送を行うことができる。
【００５５】
実施の形態３．
【００５６】
まず、本実施の形態に係るチップ間伝送システムの構成について説明する。
【００５７】
図１４は、本実施の形態に係るチップ間伝送システムの構成の一例を示すブロック図である。この図において、図８と同一符号は図８に示された対象と同一又は相当物を示しており、ここでの説明を省略する。図８と比較すると、このチップ間伝送システムは、受信側チップ２ｂの代わりに受信側チップ２ｃ（受信装置）を備える。受信側チップ２ｂと比較すると、受信側チップ２ｃは、受信回路２１ｃの代わりに受信回路２１ｅを備え、受信回路２１ｄの代わりに受信回路２１ｄ，２１ｆを備える。受信回路２１ｄ，２１ｆを合わせた総数は、ｎ個である。ｎ個の受信回路２１ｄ，２１ｆは、ｍ個のブロックに分けられている。１個のブロックには、受信回路２１ｄが１個だけ存在する。つまり、受信回路２１ｄの数は、ｍ個である。
【００５８】
同じブロックに属する受信回路２１ｄ，２１ｆは、対応する送信側チップ１の送信回路１１との間の配線長が等しい。例えば、１個の受信回路２１ｄをＲＸｉとし、２個の受信回路２１ｆであるＲＸｉ＋１，ＲＸｉ＋２がＲＸｉと同じグループに属しているとする。また、送信側チップ１において、ＲＸｉ，ＲＸｉ＋１，ＲＸｉ＋２と接続される送信回路１１をそれぞれＴＸｉ，ＴＸｉ＋１，ＴＸｉ＋２とする。このとき、ＴＸｉとＲＸｉの間の配線、ＴＸｉ＋１とＲＸｉ＋１の間の配線、ＴＸｉ＋２とＲＸｉ＋２の間の配線は、等長とする。
【００５９】
図１５は、本実施の形態に係る受信回路２１ｅの構成の一例を示すブロック図である。この図において、図９と同一符号は図９に示された対象と同一又は相当物を示しており、ここでの説明を省略する。受信回路２１ｃと比較すると、この受信回路２１ｅは、クロック分配回路５２の代わりにクロック分配回路５２ｃを備える。
【００６０】
ｍ個のブロックの一つを第ｋブロック（ｋ＝１，２，…ｍ）とすると、クロック分配回路５２ｃは、第ｋブロックの受信回路２１ｄから入力される位相比較結果に従って、多相クロック生成回路４１ｂから入力されるｐ個のデータクロックのうちの一つを選択して第ｋブロックに属する受信回路２１ｄ，２１ｆへ供給する。
【００６１】
実施の形態２と同様、位相比較結果は、進相、一致、遅相のいずれかを示す。クロック分配回路５２ｃは、第ｋブロックに属する受信回路２１ｄから受けた比較結果が進相である場合、それまでのデータクロックを１／２周期遅らせたデータクロックを第ｋブロックに属する受信回路２１ｄ，２１ｆへ供給する。また、クロック分配回路５２は、第ｋブロックに属する受信回路２１ｄから受けた位相比較結果が遅相である場合、それまでのデータクロックを１／２周期進ませたデータクロックを第ｋブロックに属する受信回路２１ｄ，２１ｆへ供給する。また、クロック分配回路５２は、第ｋブロックに属する受信回路２１ｄから受けた位相比較結果が一致である場合、それまでのデータクロックを引き続き第ｋブロックに属する受信回路２１ｄ，２１ｆへ供給する。
【００６２】
本実施の形態に係る受信回路２１ｄは、実施の形態２に係る受信回路２１ｄと同様である。
【００６３】
図１６は、本実施の形態に係る受信回路２１ｆの構成の一例を示すブロック図である。この図において、図１１と同一符号は図１１に示された対象と同一又は相当物を示しており、ここでの説明を省略する。受信回路２１ｄと比較すると、この受信回路２１ｆは、位相比較回路４３を必要としない。
【００６４】
同じブロックに属する受信回路２１ｄ，２１ｆにおいて、対応する送信回路１１との間の配線長が等しいことから、あるブロックの受信回路２１ｄのために調整されたクロックは、同じブロックに属する受信回路２１ｆで用いることができる。
【００６５】
本実施の形態によれば、受信回路２１ｅに備えられるＣＤＲ３５ｂの回路規模と比較して、受信回路２１ｄに備えられる位相比較回路４３の回路規模は小さい。更に、受信回路２１ｄより受信回路２１ｆの回路規模は小さい。受信側チップ２ａは、受信回路２１ａを１個だけ備え、受信回路２１ｄをブロックに１個ずつ備えれば良く、受信側チップの回路規模を抑えつつ、高品質な伝送を行うことができる。従って、受信側チップの消費電力を抑えつつ、高速な伝送を行うことができる。
【００６６】
本発明は、その精神または主要な特徴から逸脱することなく、他の様々な形で実施することができる。そのため、前述の実施の形態は、あらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本発明の範囲は、特許請求の範囲によって示すものであって、明細書本文には、何ら拘束されない。更に、特許請求の範囲の均等範囲に属する全ての変形、様々な改良、代替および改質は、全て本発明の範囲内のものである。
【００６７】
（付記１）  複数の伝送路を介して送信装置に接続されることができる受信装置であって、
前記複数の伝送路のうち所定の伝送路である第１伝送路からの信号に基づいて第１クロックを生成する第１クロック生成部と、
前記第１クロックのタイミングに基づいて前記第１伝送路からの信号を復調する第１復調部と、
前記複数の伝送路のうち前記第１伝送路と異なる伝送路である第２伝送路からの信号の位相に基づいて、前記第１クロックの位相を調整して第２クロックを生成する第２クロック生成部と、
前記第２クロックのタイミングに基づいて前記第２伝送路からの信号を復調する第２復調部と
を備える受信装置。
（付記２）  付記１に記載の受信装置において、
前記第２クロック生成部は、前記第２伝送路からの信号の位相と前記第２クロックの位相とが所定の位相関係を満たすように、前記第１クロックの位相を調整して前記第２クロックを生成する受信装置。
（付記３）  付記２に記載の受信装置において、
前記第２クロック生成部は、前記第１クロックの位相を調整して互いに位相の異なる複数のクロックを生成し、該複数のクロックのそれぞれの位相と前記第２伝送路からの信号の位相とを比較し、該比較の結果に基づいて前記複数のクロックのうちの一つを選択して前記第２クロックとする受信装置。
（付記４）  付記１に記載の受信装置において、
前記第２伝送路は、複数存在し、
前記第２クロック生成部は、前記第２伝送路毎に備えられ、
前記第２復調部は、前記第２伝送路毎に備えられ、
更に、前記第１クロック生成部により生成された第１クロックを複数の前記第２クロック生成部へ分配する分配部を備える受信装置。
（付記５）  付記１に記載の受信装置において、
更に、前記第２伝送路からの信号の位相と前記第２クロックの位相とを比較し、該比較の結果を位相比較結果として出力する位相比較部を備え、
前記第２クロック生成部は、前記位相比較結果に基づいて前記第１クロックの位相を調整して第２クロックを生成する受信装置。
（付記６）  付記５に記載の受信装置において、
前記第２クロック生成部は、前記位相比較結果に基づいて前記第２伝送路からの信号の位相と前記第２クロックの位相とが所定の位相関係を満たすように、前記第１クロック生成部により生成された第１クロックの位相を調整して前記第２クロックを生成する受信装置。
（付記７）  付記６に記載の受信装置において、
前記第２クロック生成部は、前記第１クロック生成部により生成された第１クロックの位相を調整して互いに位相の異なる複数のクロックを生成し、前記位相比較部からの位相比較結果に基づいて該複数のクロックの一つを選択して前記第２クロックとし、該位相比較部に対応する第２復調部へ前記第２クロックを出力する受信装置。
（付記８）  付記５に記載の受信装置において、
前記第２伝送路は、複数存在し、
前記第２クロック生成部は、前記第２伝送路毎に備えられ、
前記第２復調部は、前記第２伝送路毎に備えられる受信装置。
（付記９）  付記１に記載の受信装置において、
前記第２伝送路は、複数存在し、
複数の第２伝送路のうち所定の伝送路である第３伝送路と、前記複数の第２伝送路のうち前記第３伝送路と長さが等しい第４伝送路が存在し、
前記第２クロック生成部は、前記第３伝送路に対応して備えられ、
前記第３伝送路に対応する前記第２復調部は、前記第３伝送路に対応する第２クロック生成部により生成された第２クロックのタイミングに基づいて前記第３伝送路からの信号を復調し、
前記第４伝送路に対応する前記第２復調部は、前記第３伝送路に対応する第２クロック生成部により生成された第２クロックのタイミングに基づいて前記第４伝送路からの信号を復調する受信装置。
（付記１０）  付記１に記載の受信装置において、
前記第１クロック生成部は、Clock Data Recoveryである受信装置。
（付記１１）  付記１０に記載の受信装置において、
前記ＣＤＲは、ＰＬＬである受信装置。
（付記１２）  複数の伝送路を介して送信装置に接続された受信装置において前記伝送路からの信号を受信する受信方法であって、
前記複数の伝送路のうち所定の伝送路である第１伝送路からの信号に基づいて第１クロックを生成し、
前記第１クロックのタイミングに基づいて前記第１伝送路からの信号を復調し、
前記複数の伝送路のうち前記第１伝送路と異なる伝送路である第２伝送路からの信号の位相に基づいて、前記第１クロックの位相を調整して第２クロックを生成し、
前記第２クロックのタイミングに基づいて前記第２伝送路からの信号を復調する
ことを実行する受信方法。
（付記１３）  付記１２に記載の受信方法において、
前記第２伝送路からの信号の位相と前記第２クロックの位相とが所定の位相関係を満たすように、前記第２伝送路毎に分配された第１クロックの位相を調整して前記第２クロックを生成する受信方法。
（付記１４）  付記１３に記載の受信方法において、
前記第２伝送路毎に分配された第１クロックの位相を調整して互いに位相の異なる複数のクロックを生成し、該複数のクロックのそれぞれの位相と前記第２伝送路からの信号の位相とを比較し、該比較の結果に基づいて前記複数のクロックのうちの一つを選択して前記第２クロックとする受信方法。
（付記１５）  付記１２に記載の受信方法において、
前記第２伝送路は、複数存在し、
更に、前記第１クロックを前記第２伝送路毎に分配し、
前記第２伝送路毎に、分配された第１クロックの位相を調整して前記第２クロックを生成し、
前記第２伝送路毎に、第２クロックのタイミングに基づいて前記第２伝送路からの信号の復調を行う受信方法。
（付記１６）  付記１２に記載の受信方法において、
更に、前記第２伝送路からの信号の位相と前記第２クロックの位相とを比較し、該比較の結果を位相比較結果として出力し、
前記位相比較結果に基づいて前記第１クロックの位相を調整して第２クロックを生成する受信方法。
（付記１７）  付記１６に記載の受信方法において、
前記位相比較結果に基づいて前記第２伝送路からの信号の位相と前記第２クロックの位相とが所定の位相関係を満たすように、前記第１クロックの位相を調整して前記第２クロックを生成する受信方法。
（付記１８）  付記１７に記載の受信方法において、
前記第１クロックの位相を調整して互いに位相の異なる複数のクロックを生成し、前記位相比較結果に基づいて該複数のクロックの一つを選択して前記第２クロックとし、前記第２クロックのタイミングに基づいて該位相比較結果に対応する前記第２伝送路からの信号を復調する受信方法。
（付記１９）  付記１６に記載の受信方法において、
前記第２伝送路は、複数存在し、
前記第２伝送路毎に、分配された第１クロックの位相を調整して前記第２クロックを生成し、
前記第２伝送路毎に、第２クロックのタイミングに基づいて前記第２伝送路からの信号の復調を行う受信方法。
（付記２０）  付記１２に記載の受信方法において、
前記第２伝送路は、複数存在し、
複数の第２伝送路のうち所定の伝送路である第３伝送路と、前記複数の第２伝送路のうち前記第３伝送路と長さが等しい第４伝送路が存在し、
前記第３伝送路に対応して前記第２クロックを生成し、
前記第３伝送路に対応して生成された第２クロックのタイミングに基づいて前記第３伝送路からの信号を復調し、
前記第３伝送路に対応して生成された第２クロックのタイミングに基づいて前記第４伝送路からの信号を復調する受信方法。
【図面の簡単な説明】
【００６８】
【図１】実施の形態１に係るチップ間伝送システムの構成の一例を示すブロック図である。
【図２】実施の形態１に係る受信回路２１ａの構成の一例を示すブロック図である。
【図３】実施の形態１に係るＣＤＲの構成の一例を示すブロック図である。
【図４】実施の形態１に係る受信回路２１ｂの構成の一例を示すブロック図である。
【図５】実施の形態１に係る位相調整回路の構成の一例を示すブロック図である。
【図６】実施の形態１に係る多相クロック回路の構成の一例を示すブロック図である。
【図７】実施の形態１に係る多相クロック回路出力の一例を示すタイミングチャートである。
【図８】実施の形態２に係るチップ間伝送システムの構成の一例を示すブロック図である。
【図９】実施の形態２に係る受信回路２１ｃの構成の一例を示すブロック図である。
【図１０】実施の形態２に係るＣＤＲの構成の一例を示すブロック図である。
【図１１】実施の形態２に係る受信回路２１ｄの構成の一例を示すブロック図である。
【図１２】実施の形態２に係る多相クロック生成回路の構成の一例を示すブロック図である。
【図１３】実施の形態２に係る多相クロック生成回路により生成されるデータクロックの一例を示すタイミングチャートである。
【図１４】実施の形態３に係るチップ間伝送システムの構成の一例を示すブロック図である。
【図１５】実施の形態３に係る受信回路２１ｅの構成の一例を示すブロック図である。
【図１６】実施の形態３に係る受信回路２１ｆの構成の一例を示すブロック図である。
【図１７】従来のチップ間伝送システムにおける双方向伝送の構成の一例を示すブロック図である。
【図１８】従来のチップ間伝送システムにおける片方向伝送の構成の一例を示すブロック図である。
【図１９】従来の送信回路の構成の一例を示すブロック図である。
【図２０】従来の受信回路の構成の一例を示すブロック図である。
【符号の説明】
【００６９】
１  送信側チップ、２ａ，２ｂ，２ｃ  受信側チップ、１１  送信回路、２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ  受信回路、３１  アンプ、３２  ＥＱ、３３  ＤＦＥ、３４  デコード回路、３５，３５ｂ  ＣＤＲ、３６  クロック分配回路、３７  位相調整回路、４１，４１ｂ  多相クロック生成回路、４２  クロック選択回路、４３  位相比較回路、４４  判定回路、５２，５２ｃクロック分配回路、５３  第１クロック生成部、５４  第２クロック生成部、６１  位相比較回路、６２  チャージポンプ、６３  ローパスフィルタ、６４  ＶＣＯ、６５  １／Ｎ分周回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0004652393.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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