(57)【特許請求の範囲】
【請求項１】
複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、シリアルに入力されるアドレス信号に含まれる行アドレスおよび列アドレスに基づいてそれぞれ行デコード信号および列デコード信号を出力する行デコーダおよび列デコーダとを備え、前記行デコード信号および列デコード信号により選択されたメモリセルからデータを読み出す半導体記憶装置において、
前記アドレス信号の入力時に、そのアドレス信号に含まれる行アドレスと列アドレスのうち何れか一方のアドレスの入力が完了した時点でその一方のアドレスを対応する行デコーダまたは列デコーダに与え、その後他方のアドレスの入力が完了した時点でその他方のアドレスを対応する行デコーダまたは列デコーダに与えるように制御するデコード制御回路を備え、
前記デコード制御回路は、
入力されたアドレスをパラレルの状態で保持し、行デコード開始信号が入力されたことに応じて前記行デコーダに対し前記行アドレスを出力し、列デコード開始信号が入力されたことに応じて前記列デコーダに対し前記列アドレスを出力するアドレスバッファ回路と、
前記アドレス信号に同期したクロック信号の入力クロック数に基づいて前記行アドレスおよび前記列アドレスの入力の完了を検出し、前記行アドレスの入力完了を検出した時に前記アドレスバッファ回路に対し前記行デコード開始信号を出力し、前記列アドレスの入力完了を検出した時に前記アドレスバッファ回路に対し前記列デコード開始信号を出力するデコード開始信号生成回路とから構成されていることを特徴とする半導体記憶装置。
【請求項２】
前記列デコード信号に応じたビット線が選択された状態で前記行デコード信号に応じてワード線を選択しデータを読み出すのに要するワード線選択読み出し時間が、前記行デコード信号に応じたワード線が選択された状態で前記列デコード信号に応じてビット線を選択しデータを読み出すのに要するビット線選択読み出し時間よりも長い場合には、前記アドレス信号の入力に際し行アドレス、列アドレスの順に入力される構成とされており、
前記ビット線選択読み出し時間が前記ワード線選択読み出し時間よりも長い場合には、前記アドレス信号の入力に際し列アドレス、行アドレスの順に入力される構成とされていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
複数のメモリセルがマトリクス状に配置されたメモリセルアレイについてのアドレス信号をシリアルに入力し、そのアドレス信号に含まれる行アドレスおよび列アドレスに対応した行デコード信号および列デコード信号により選択されたメモリセルからデータを読み出す半導体記憶装置のデータ読み出し方法において、
入力されたアドレスをパラレルの状態で保持し、前記アドレス信号に同期したクロック信号の入力クロック数に基づいて、前記行アドレスの入力完了を検出した時に行デコード開始信号を出力し、前記列アドレスの入力完了を検出した時に列デコード開始信号を出力し、前記行デコード開始信号に応じて行デコーダに対し前記行アドレスを出力し、列デコード開始信号に応じて列デコーダに対し前記列アドレスを出力することにより、
前記アドレス信号に含まれる行アドレスと列アドレスのうち何れか一方のアドレスの入力が完了した時点でその一方のアドレスを対応する行デコーダまたは列デコーダに与え、その後他方のアドレスの入力が完了した時点でその他方のアドレスを対応する行デコーダまたは列デコーダに与えることを特徴とする半導体記憶装置のデータ読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アドレス信号をシリアルに入力する半導体記憶装置およびそのデータ読み出し方法に関する。
【０００２】
【発明が解決しようとする課題】
１ビットごとに消去、書き込みが可能な電気的書き換え可能な不揮発性メモリとしてシリアルＥＥＰＲＯＭがある。このシリアルＥＥＰＲＯＭは、インストラクション、アドレス、データをクロック信号に同期して１ビットずつシリアルに入出力するように構成されており、信号線の本数低減やパッケージの端子数低減による小形化が図られている。そして、この小形、不揮発性などの特徴を生かし、車両の電子制御装置、携帯電話装置、ＰＨＳ、測定機器、パソコンなど広い分野で利用されている。
【０００３】
このシリアルＥＥＰＲＯＭは、複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、シリアルに入力されるアドレス信号ＳADに基づいてそれぞれロウ（行）デコード信号およびカラム（列）デコード信号を出力するロウデコーダおよびカラムデコーダとを備えている。データ読み出し時には、ロウデコード信号およびカラムデコード信号により選択されたメモリセルに記憶されているデータが読み出される。従来の構成では、データ読み出し時にメモリセルを選択する方法として以下の２つの方法が用いられていた。
【０００４】
第１の方法は、シリアルに入力されるアドレス信号ＳADの全アドレスデータを入力した後、アドレスラッチ回路などでシリアル−パラレル変換を行い、パラレル形式に変換されたロウアドレスとカラムアドレスをそれぞれロウデコーダとカラムデコーダに同時に与えてメモリセルを選択する方法である。図５は、この方法を用いた場合のタイミングチャートであって、上から順にクロック信号ＳCK、アドレス信号ＳADおよびデコードの開始を指令するデコード開始信号ＳD を示している。
【０００５】
この方法でのアクセス時間は、ワード線選択読み出し時間つまりビット線が選択された状態でワード線駆動回路がワード線を駆動してセンスアンプがデータを出力するのに要する時間と、ビット線選択読み出し時間つまりワード線が選択された状態でビット線駆動回路がビット線を駆動してセンスアンプがデータを出力するのに要する時間とのうち何れか長い時間により決定される。このアクセス時間を短縮するには、各トランジスタの電流能力を高めたり、メモリセルを分割してワード線やビット線の静電容量を低減したり、ワード線やビット線を低抵抗化する手段などが有効となる。しかし、これらの手段は、トランジスタサイズの増大や周辺回路の増加などを必要としコストの上昇を招く。
【０００６】
第２の方法は、アドレスが１ビットずつシリアルに入力されるごとに、その入力されたアドレスを（ラッチなどすることなく）ロウデコーダまたはカラムデコーダに与える方法である。この方法では、アドレスが１ビット入力されるごとに、デコード信号つまり選択されるワード線とビット線が変化し、ワード線駆動回路およびビット線駆動回路にスイッチング電流と充放電電流が流れる。また、センスアンプからビット線に対し無駄な充放電電流が流れる。さらに、常に何れかのワード線とビット線が選択されているため、リードディスターブが発生し易いという問題がある。
【０００７】
本発明は上記事情に鑑みてなされたもので、その目的は、アドレス信号をシリアル入力するものにおいて、コストの上昇や消費電流の増加を抑えつつデータ読み出し時のアクセス時間を短縮することができる半導体記憶装置およびそのデータ読み出し方法を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１または３に記載した手段によれば、データ読み出し動作時においてアドレス信号がシリアルに入力され、そのアドレス信号に含まれる行アドレスおよび列アドレスに対応した行デコード信号および列デコード信号により選択されたメモリセルからデータが読み出される。
【０００９】
一般に、ワード線選択読み出し時間つまり列デコード信号に応じたビット線が選択された状態で行デコード信号に応じてワード線を選択しデータを読み出すのに要する時間、およびビット線選択読み出し時間つまり行デコード信号に応じたワード線が選択された状態で列デコード信号に応じてビット線を選択しデータを読み出すのに要する時間は、温度、電源電圧、メモリセルの構成などによって決まる。
【００１０】
本手段によれば、行アドレスと列アドレスのうち何れか一方のアドレスの入力が完了した時点で、行デコーダまたは列デコーダからそのアドレスに対応した行デコード信号または列デコード信号が出力される。これにより、他方のアドレスの入力（つまり全アドレスの入力）が完了するのに先立って、当該先に出力されたデコード信号によりワード線またはビット線の駆動、センスアンプによるビット線の充放電などが開始される。従って、ワード線選択読み出し時間、ビット線選択読み出し時間、書き込まれたデータなどにもよるが、全体としてみた場合にアクセス時間を短縮することが可能となる。特に、高温、低電圧の下ではトランジスタの駆動能力が低下するので、本手段がより効果的に作用する。
【００１１】
また、本手段を採用しても消費電流が増大したりリードディスターブが発生し易くなることはなく、トランジスタサイズも従来のままとすることができコスト上昇もほとんど生じないため、従来構成の半導体記憶装置に対する適用が容易となる。
さらに、アドレスバッファ回路は、シリアルに入力されたアドレスをパラレルの状態で保持する。デコード開始信号生成回路は、クロック信号の入力クロック数に基づいて行アドレスおよび列アドレスの入力の完了を検出し、行アドレス、列アドレスの入力完了を検出した時にそれぞれアドレスバッファ回路に対し行デコード開始信号、列デコード開始信号を出力する。アドレスバッファ回路は、行デコード開始信号が入力されたことに応じて行デコーダに対しパラレルに行アドレスを出力し、列デコード開始信号が入力されたことに応じて列デコーダに対しパラレルに列アドレスを出力する。
【００１２】
請求項２に記載した手段によれば、ワード線選択読み出し時間がビット線選択読み出し時間よりも長い場合には、アドレス信号の入力に際し行アドレス、列アドレスの順に入力され、ビット線選択読み出し時間がワード線選択読み出し時間よりも長い場合には、アドレス信号の入力に際し列アドレス、行アドレスの順に入力される。このように選択読み出し時間のより長い方のアドレスが先に入力される結果、アクセス時間が一層短縮される。
【００１４】
【発明の実施の形態】
以下、本発明を電気的書き換え可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭに適用した一実施形態について図１ないし図４を参照しながら説明する。
図１は、ＥＥＰＲＯＭの全体的な電気的構成を示すブロック図である。この図１に示すＥＥＰＲＯＭ１には、読み出し、書き込み、消去などの動作を指令するための３ビットのコマンドとメモリセルを選択するためのＡ０ないしＡ７の８ビットのアドレスとがクロック信号ＳCKに同期してシリアルに入力されるようになっている。
【００１５】
図１は、特に上記８ビットのアドレスからなるアドレス信号ＳADの入力に関する構成を示しており、コマンドを入力し解析する構成部分は省略されている。アドレスはＡ０、Ａ１、…、Ａ７の順に入力され、このうちＡ０ないしＡ３がロウアドレス（行アドレス）を構成し、Ａ４ないしＡ７がカラムアドレス（列アドレス）を構成する。入力インターフェース２は、このアドレス信号ＳADに含まれるアドレスデータＡ０ないしＡ７をクロック信号ＳCKのアップエッジに同期して取り込むようになっている。
【００１６】
デコード制御回路３は、アドレスバッファ４（アドレスバッファ回路に相当）とデコード指令回路５（デコード開始信号生成回路に相当）とから構成されており、後者のデコード指令回路５は、カウンタ６とアドレス出力指令回路７とから構成されている。アドレスバッファ４はシフトレジスタから構成されており、入力インターフェース２から順次入力されるアドレスデータＡ０ないしＡ７をパラレルの状態に変換して保持するようになっている。
【００１７】
カウンタ６は、アドレス信号ＳADの入力開始から入力終了までの間、クロック信号ＳCKの入力クロック数ＮCKをカウントするようになっている。アドレス出力指令回路７は、このクロック数ＮCKに基づいてロウアドレス出力指令信号ＳR   （行デコード開始信号に相当）およびカラムアドレス出力指令信号ＳC （列デコード開始信号に相当）を出力する。アドレスバッファ４は、ロウアドレス出力指令信号ＳR がＨレベルになるとロウデコーダ８（行デコーダに相当）に対しロウアドレスをパラレルに出力し、カラムアドレス出力指令信号ＳC がＨレベルになるとカラムデコーダ９（列デコーダに相当）に対しカラムアドレスをパラレルに出力するようになっている。
【００１８】
図２は、図１に示すメモリセルアレイ１０およびその周辺回路の電気的構成を具体的に示している。この図２において、メモリセルアレイ１０は、複数のメモリセル１２がマトリクス状に配列された構成となっている。各メモリセル１２は、フローティングゲートを有するメモリトランジスタＱ１と選択トランジスタＱ２とから構成されている。行方向に並ぶ各選択トランジスタＱ２のゲートは、共通のワード線ＷＬ０（またはＷＬ１、…）に接続されており、列方向に並ぶ各選択トランジスタＱ２のドレインは、共通のビット線ＢＬ０（またはＢＬ１、…）に接続されている。
【００１９】
行方向に並ぶメモリトランジスタＱ１のゲート（コントロールゲート）は、各行ごとに共通に設けられたトランジスタＱ３のソースに接続されており、このトランジスタＱ３のゲートは、各ワード線ＷＬ０（またはＷＬ１、…）に接続されている。各メモリトランジスタＱ１のソースは共通に接続されており、その共通のソースはトランジスタＱ５を介してグランド線１３に接続されている。
【００２０】
センスアンプ１１とメモリセルアレイ１０との間のビット線ＢＬ０、ＢＬ１、…には、それぞれカラムセレクタ１４を構成するトランジスタＱ４、Ｑ４、…が接続されている。
【００２１】
センスアンプ１１は次のように構成されている。すなわち、電源電圧Ｖdd（例えば５Ｖ）を供給する電源線１５とトランジスタＱ４のドレイン（ノードｎ１）との間に、負荷トランジスタとしてのＰチャネル型のＭＯＳトランジスタＱ６とＮチャネル型のＭＯＳトランジスタＱ７とが直列に接続されており、トランジスタＱ６のゲートはグランド線１３に接続されている。ノードｎ１とトランジスタＱ７のゲートとの間にはインバータ１６が接続されており、トランジスタＱ６、Ｑ７のドレイン（ノードｎ２）に接続されたインバータ１７、１８からなるバッファ回路からデータが出力されるようになっている。ここで、トランジスタＱ７とインバータ１６は、ビット線ＢＬ０、ＢＬ１、…の電位振幅を抑えて高速化を図るとともにリードディスターブを防止するために設けられている。
【００２２】
ロウデコーダ８は、上記ロウアドレスに基づいてロウデコード信号ＲＤ０、ＲＤ１、…を出力し、ワード線駆動回路１９は、書き込み、消去、読み出しの各動作に応じて、ワード線ＷＬ０（またはＷＬ１、…）に対しロウデコード信号ＲＤ０（またはＲＤ１、…）に従った電圧を出力するようになっている。
【００２３】
カラムデコーダ９は、上記カラムアドレスに基づいてカラムデコード信号ＣＤ０、ＣＤ１、…を出力し、ビット線駆動回路２０は、書き込み、消去、読み出しの各動作に応じて、ビット線ＢＬ０（またはＢＬ１、…）およびトランジスタＱ４のゲートに対しカラムデコード信号ＣＤ０（またはＣＤ１、…）に従った電圧を出力するようになっている。また、カラムデコーダ９は、コントロールゲート駆動信号ＣＧを出力するようになっており、コントロールゲート駆動回路２１は、トランジスタＱ３のドレインに対しコントロールゲート駆動信号ＣＧに従った電圧を出力するようになっている。
【００２４】
図３は、ワード線駆動回路１９内のレベルシフト回路２２の電気的構成を示している。電源線２３には、データ書き込み時およびデータ消去時にあっては書き込み電圧である昇圧電圧Ｖpp（例えば１５Ｖ）が供給され、データ読み出し時にあっては電源電圧Ｖddが供給されるようになっている。電源線２３とグランド線１３との間には、トランジスタＱ８とＱ９およびトランジスタＱ１０とＱ１１がそれぞれ直列に接続されており、トランジスタＱ８、Ｑ１０のゲートは、それぞれトランジスタＱ１１、Ｑ９のドレインに接続されている。トランジスタＱ９のゲートには、ロウデコード信号ＲＤ０（またはＲＤ１、…）が与えられ、トランジスタＱ１１のゲートには、インバータ２４によりロウデコード信号ＲＤ０（またはＲＤ１、…）を反転した信号が与えられるようになっている。
【００２５】
このレベルシフト回路２２は、ロウデコード信号ＲＤ０（ＲＤ１、…）がＨレベルの時にトランジスタＱ９、Ｑ１０がオン、Ｑ８、Ｑ１１がオフとなり、ロウデコード信号ＲＤ０（ＲＤ１、…）がＬレベルの時にトランジスタＱ８、Ｑ１１がオン、Ｑ９、Ｑ１０がオフとなる。なお、ビット線駆動回路２０およびコントロールゲート駆動回路２１も同様の構成となっている。
【００２６】
次に、ＥＥＰＲＯＭ１のデータ読み出し動作について図４も参照しながら説明する。
ＥＥＰＲＯＭ１からデータを読み出す場合、読み出しを指令するコマンドと読み出すメモリセル１２を指定するアドレスとがクロック信号ＳCKに同期してシリアルに入力される。図４は、アドレス入力時のタイミングチャートを示しており、上から順にクロック信号ＳCK、アドレス信号ＳAD、ロウアドレス出力指令信号ＳR 、カラムアドレス出力指令信号ＳC を表している。
【００２７】
入力インターフェース２は、コマンドに続きアドレス信号ＳADに含まれるアドレスデータＡ０ないしＡ７をクロック信号ＳCKのアップエッジに同期して順次取り込み、その取り込んだアドレスデータを直ちにアドレスバッファ４に送る。アドレスバッファ４は、順次入力されるアドレスデータＡ０ないしＡ７をパラレルに変換して保持する。
【００２８】
アドレスデータＡ０の入力と同時に、カウンタ６はクロック信号ＳCKのクロック数ＮCKのカウントを開始する。このクロック数ＮCKは、アドレスデータＡ０、Ａ１、…、Ａ７が取り込まれた時点でそれぞれ１、２、…、８となる。アドレス出力指令回路７は、クロック数ＮCKが４となった時点つまりロウアドレスを構成するアドレスデータＡ０ないしＡ３の入力が完了した時点で、ロウアドレス出力指令信号ＳR をＬレベルからＨレベルにする。これにより、アドレスバッファ４はロウアドレスをロウデコーダ８に対しパラレルに出力する。
【００２９】
その後、クロック数ＮCKが８となった時点つまりカラムアドレスを構成するアドレスデータＡ４ないしＡ７の入力が完了した時点で、アドレス出力指令回路７はカラムアドレス出力指令信号ＳC をＬレベルからＨレベルにする。これにより、アドレスバッファ４はカラムアドレスをカラムデコーダ９に対しパラレルに出力する。
【００３０】
この読み出し動作において、例えばワード線ＷＬ０とビット線ＢＬ０とにより選択されるメモリセル１２からのデータ読み出しは以下のようになる。
読み出し前において、カラムセレクタ１４内のトランジスタＱ４は全てオフしている。また、センスアンプ１１において、ノードｎ１の電位はインバータ１６とトランジスタＱ７とによって一定電位（例えば１Ｖ）に制御されており、ノードｎ２の電位はＶddとなっている。この時、センスアンプ１１の出力はＨレベルである。
【００３１】
ロウデコーダ８に上記読み出し対象のロウアドレスが入力されると、ワード線駆動回路１９はワード線ＷＬ０を駆動してその電位をＶddとする。これにより、当該ワード線ＷＬ０上に位置するメモリセル１２のトランジスタＱ２、Ｑ３が全てオンとなる。読み出し動作時には、コントロールゲート駆動回路２１は０Ｖを出力しているので、ワード線ＷＬ０上においてフローティングゲートに電子が注入されていないメモリトランジスタＱ１がオンとなる。トランジスタＱ５はオン駆動されているため、メモリトランジスタＱ１がオンしたメモリセル１２のビット線（例えばＢＬ０）に充電されていた電荷は、トランジスタＱ２、Ｑ１、Ｑ５を介して放電される。
【００３２】
その後、カラムデコーダ９に上記読み出し対象のロウアドレスが入力されると、ビット線駆動回路２０はビット線ＢＬ０に介在するトランジスタＱ４をオン駆動する。この時既にビット線ＢＬ０に充電されていた電荷は放電されている（つまりビットＢＬ０の選択がほぼ完了している）ため、ノードｎ１、ｎ２の電位は急速に低下し、センスアンプ１１は選択したメモリセル１２に書き込まれているデータを短時間のうちに出力することができる。
【００３３】
ビット線ＢＬ０およびワード線ＷＬ０は、それぞれ多数のトランジスタと接続されているため大きな静電容量を有している。このため、ビット線ＢＬ０の充電電荷を放電するにはある程度の時間（放電時間）を要する。また、ワード線駆動回路１９、ビット線駆動回路２０がそれぞれワード線ＷＬ０、ビット線ＢＬ０を駆動するのにもある程度の時間（駆動時間）を要する。
【００３４】
従来構成においては、アドレスデータＡ０ないしＡ７の入力が全て完了した時点で、ロウデコーダ８、カラムデコーダ９に対しそれぞれ同時にロウアドレス、カラムアドレスが与えられていた。このため、アクセス時間は、ワード線ＷＬ０の駆動時間に放電時間を加えた時間（ワード線選択読み出し時間に相当）とビット線ＢＬ０の駆動時間に放電時間を加えた時間（ビット線選択読み出し時間に相当）とのうち何れか長い時間（本実施形態のＥＥＰＲＯＭ１の場合には前者）となっていた。
【００３５】
これに対し、本実施形態では、全アドレスデータＡ０ないしＡ７の入力完了を待たずして、ロウアドレスデータＡ０ないしＡ３の入力が完了した時点で先行してロウアドレスがロウデコーダ８に与えられる。従って、より長い時間を必要とするワード線ＷＬ０の駆動とビット線ＢＬ０の充電電荷の放電とが、カラムアドレスデータＡ４ないしＡ７の入力と並行して行われる。その結果、カラムアドレスがカラムデコーダ９に与えられてからデータが出力されるまでのアクセス時間が短縮される。
【００３６】
ＥＥＰＲＯＭ１は書き込み動作時と消去動作時に高電圧（昇圧電圧Ｖpp）を用いるため、メモリセル１２およびレベルシフト回路２２を構成するトランジスタＱ１〜Ｑ５およびＱ８〜Ｑ１１には高耐圧トランジスタが使用される。高耐圧トランジスタは、ロジック回路（例えば図３に示すインバータ２４）を構成する通常耐圧トランジスタに比べ、ゲート酸化膜が厚く、ゲート長が長く、素子配置間隔が広く、しきい値電圧が高いという特徴を持っている。こうした構造、特性の違いにより、高耐圧トランジスタは高速動作しにくいという特性を持つ。また、高温、低電圧においてトランジスタＱ１ないしＱ１１の駆動能力が低下する。こうした事情の下では、上述した読み出し方法がアクセス時間を短縮する上でより効果的となる。
【００３７】
本実施形態の読み出し方法は、従来構成に比べて消費電流が増大したりリードディスターブが発生し易くなるなどの不都合がなく、トランジスタサイズも従来のままとすることができてコストの上昇がほとんど生じない。従って、従来構成のＥＥＰＲＯＭに対し適用が容易となる。
【００３８】
なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
フラッシュメモリ、ＥＰＲＯＭなどに対しても同様にして適用できる。
ビット線駆動回路２０がビット線ＢＬ０、…の駆動を開始してセンスアンプ１１がデータを出力するのに要する時間（ビット線選択読み出し時間）が、ワード線駆動回路１９がワード線ＷＬ０、…の駆動を開始してセンスアンプ１１がデータを出力するのに要する時間（ワード線選択読み出し時間）よりも長い場合には、アドレス信号ＳADの入力に際しＡ４ないしＡ７をＡ０ないしＡ３よりも先に入力することが好ましい。また、アドレスの入力順を上記実施形態と同じとし、Ａ０ないしＡ３がカラムアドレスを構成し、Ａ４ないしＡ７がロウアドレスを構成するようにしても良い。
【図面の簡単な説明】
【図１】本発明の一実施形態であるＥＥＰＲＯＭの全体的な電気的構成を示すブロック図
【図２】メモリセルアレイおよびその周辺回路の電気的構成図
【図３】レベルシフト回路の電気的構成図
【図４】アドレス入力時のタイミングチャート
【図５】従来技術を示す図４相当図
【符号の説明】
１はＥＥＰＲＯＭ（半導体記憶装置）、３はデコード制御回路、４はアドレスバッファ（アドレスバッファ回路）、５はデコード指令回路（デコード開始信号生成回路）、８はロウデコーダ（行デコーダ）、９はカラムデコーダ（列デコーダ）、１０はメモリセルアレイ、１２はメモリセルである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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