(57)【特許請求の範囲】
【請求項１】
電気的にデータの書き換えが可能な複数のメモリセルと、
前記複数のメモリセルに書込電圧と書込ベリファイ電圧を供給して所望のデータを書き込み、前記データ書き込み時に第１の書込ベリファイ電圧を前記複数のメモリセルに供給し、続いて前記第１の書込ベリファイ電圧と電圧レベルが異なる第２の書込ベリファイ電圧を前記複数のメモリセルに供給する読出書込回路と、
前記複数のメモリセルのうち予め設定した数のメモリセルの閾値電圧が前記第１の書込ベリファイ電圧をパスしたか否かを判定し、この判定結果に基づいて前記第１の書込ベリファイ電圧をパスしたメモリセルに供給する書込制御電圧の電圧レベルを変更してデータ書き込みを禁止し、前記第１の書込ベリファイ電圧をパスしたメモリセル以外のメモリセルの閾値電圧が前記第２の書込ベリファイ電圧をパスしたか否かを判定し、この判定結果に基づいて前記第２の書込ベリファイ電圧をパスしたメモリセルに供給する書込制御電圧の電圧レベルを変更してデータ書き込みを禁止し、前記第２の書込ベリファイ電圧をパスしていないメモリセルのデータ書き込みを再開する際に、書込電圧の初期値が前記データ書き込みを禁止する前に印加した書込電圧の電圧レベルよりも低い電圧レベルの書込電圧を前記第２の書込ベリファイ電圧をパスしていないメモリセルに印加して、全てのメモリセルの閾値電圧が前記第２の書込ベリファイ電圧をパスするまで書込制御電圧を供給する読出書込制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記読出書込制御回路は、前記閾値電圧が前記第１の書込ベリファイ電圧をパスしないメモリセルに、当該メモリセルにデータを書き込むための前記書込制御電圧の供給を継続してデータ書き込みを継続することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記読出書込制御回路は、前記閾値電圧が前記第２の書込ベリファイ電圧をパスしないメモリセルに、当該メモリセルにデータを書き込むための前記書込制御電圧の供給を継続してデータ書き込みを継続することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
電気的にデータの書き換えが可能な複数のメモリセルを有する不揮発性半導体記憶装置の制御方法であって、
前記複数のメモリセルに書込電圧と書き込みベリファイ電圧を供給して所望のデータを書き込み、前記データ書き込み時に第１の書込ベリファイ電圧を前記複数のメモリセルに供給し、続いて前記第１の書込ベリファイ電圧と電圧レベルが異なる第２の書込ベリファイ電圧を前記複数のメモリセルに供給し、
前記第１の書込ベリファイ電圧の供給時に前記複数のメモリセルのうち予め設定した数のメモリセルの閾値電圧が前記第１の書込ベリファイ電圧をパスしたか否かを判定し、この判定結果に基づいて前記第１の書込ベリファイ電圧をパスしたメモリセルに供給する書込制御電圧の電圧レベルを変更してデータ書き込みを禁止し、前記第１の書込ベリファイ電圧をパスしたメモリセル以外のメモリセルの閾値電圧が前記第２の書込ベリファイ電圧をパスしたか否かを判定し、この判定結果に基づいて前記第２の書込ベリファイ電圧をパスしたメモリセルに供給する書込制御電圧の電圧レベルを変更してデータ書き込みを禁止し、前記第２の書込ベリファイ電圧をパスしていないメモリセルのデータ書き込みを再開する際に、書込電圧の初期値が前記データ書き込みを禁止する前に印加した書込電圧の電圧レベルよりも低い電圧レベルの書込電圧を前記第２の書込ベリファイ電圧をパスしていないメモリセルに印加して、全てのメモリセルの閾値電圧が前記第２の書込ベリファイ電圧をパスするまで書込制御電圧を供給することを特徴とする不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、複数の不揮発性メモリセルを備えた不揮発性半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置は、微細加工の進展により隣接するメモリセルの間隔が狭まっている。メモリセル間隔が狭まるに従って、隣接するメモリセルのフローティングゲート間の容量が大きくなり、先に書き込まれたメモリセルの閾値電圧が、後から書き込まれた隣接メモリセルのデータに応じて変動するという状態が発生している。
【０００３】
また、メモリセルの微細化が進むに従って、メモリセル毎の書き込み特性のばらつきも増大しており、例えば、所望のデータ書き込み状態に至る速度が速いメモリセルではオーバープログラム（選択セルの過書き込み状態）やプログラムディスターブ（非選択セルが書き込まれて閾値分布が高域にシフトする状態）等の書き込み不良状態が発生する可能性が高まっている。
【０００４】
また、一つのメモリセルに複数ビットの多値データを記憶するメモリセルを有する不揮発性半導体記憶装置では、２値データを記憶するメモリセルに比べて多くの閾値電圧分布を設定して多値データを記憶するため、一つの閾値電圧分布幅を非常に狭く制御する必要がある。
【０００５】
メモリセルに書き込むデータの閾値電圧分布幅を狭く制御する書き込み方法は、例えば、特許文献１や特許文献２に記載された不揮発性半導体記憶装置に開示されている。特許文献１に記載された不揮発性半導体記憶装置では、メモリセルの書き込み状態に応じてメモリセルに供給する書込制御電圧の値を変更して、閾値電圧分布の広がりを抑制している。また、特許文献２に記載された不揮発性半導体記憶装置では、隣接するメモリセルのフローティングゲート間容量の影響を考慮して１ページのデータをメモリセルに書き込んで、多値データを書き込む際の閾値電圧分布の広がりを抑制している。
【特許文献１】特開２００３−１９６９８８号公報
【特許文献２】特開２００４−１９２７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、隣接するメモリセルのフローティングゲート間容量の影響を考慮して多値データの書き込み動作を制御する不揮発性半導体記憶装置及びその制御方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施の形態に係る不揮発性半導体記憶装置は、電気的にデータの書き換えが可能な複数のメモリセルと、前記複数のメモリセルに書込電圧と書込ベリファイ電圧を供給して所望のデータを書き込み、前記データ書き込み時に第１の書込ベリファイ電圧を前記複数のメモリセルに供給し、続いて前記第１の書込ベリファイ電圧と電圧レベルが異なる第２の書込ベリファイ電圧を前記複数のメモリセルに供給する読出書込回路と、前記複数のメモリセルのうち予め設定した数のメモリセルの閾値電圧が前記第１の書込ベリファイ電圧をパスしたか否かを判定し、この判定結果に基づいて前記第１の書込ベリファイ電圧をパスしたメモリセルに供給する書込制御電圧の電圧レベルを変更してデータ書き込みを禁止し、前記第１の書込ベリファイ電圧をパスしたメモリセル以外のメモリセルの閾値電圧が前記第２の書込ベリファイ電圧をパスしたか否かを判定し、この判定結果に基づいて前記第２の書込ベリファイ電圧をパスしたメモリセルに供給する書込制御電圧の電圧レベルを変更してデータ書き込みを禁止し、前記第２の書込ベリファイ電圧をパスしていないメモリセルのデータ書き込みを再開する際に、書込電圧の初期値が前記データ書き込みを禁止する前に印加した書込電圧の電圧レベルよりも低い電圧レベルの書込電圧を前記第２の書込ベリファイ電圧をパスしていないメモリセルに印加して、全てのメモリセルの閾値電圧が前記第２の書込ベリファイ電圧をパスするまで書込制御電圧を供給する読出書込制御回路と、を具備する。
【０００８】
本発明の実施の形態に係る不揮発性半導体記憶装置の制御方法は、電気的にデータの書き換えが可能な複数のメモリセルを有する不揮発性半導体記憶装置の制御方法であって、前記複数のメモリセルに書込電圧と書き込みベリファイ電圧を供給して所望のデータを書き込み、前記データ書き込み時に第１の書込ベリファイ電圧を前記複数のメモリセルに供給し、続いて前記第１の書込ベリファイ電圧と電圧レベルが異なる第２の書込ベリファイ電圧を前記複数のメモリセルに供給し、前記第１の書込ベリファイ電圧の供給時に前記複数のメモリセルのうち予め設定した数のメモリセルの閾値電圧が前記第１の書込ベリファイ電圧をパスしたか否かを判定し、この判定結果に基づいて前記第１の書込ベリファイ電圧をパスしたメモリセルに供給する書込制御電圧の電圧レベルを変更してデータ書き込みを禁止し、前記第１の書込ベリファイ電圧をパスしたメモリセル以外のメモリセルの閾値電圧が前記第２の書込ベリファイ電圧をパスしたか否かを判定し、この判定結果に基づいて前記第２の書込ベリファイ電圧をパスしたメモリセルに供給する書込制御電圧の電圧レベルを変更してデータ書き込みを禁止し、前記第２の書込ベリファイ電圧をパスしていないメモリセルのデータ書き込みを再開する際に、書込電圧の初期値が前記データ書き込みを禁止する前に印加した書込電圧の電圧レベルよりも低い電圧レベルの書込電圧を前記第２の書込ベリファイ電圧をパスしていないメモリセルに印加して、全てのメモリセルの閾値電圧が前記第２の書込ベリファイ電圧をパスするまで書込制御電圧を供給する。
【発明の効果】
【０００９】
本発明よれば、隣接するメモリセルのフローティングゲート間容量の影響を考慮して多値データの書き込み動作を制御して、多値データの閾値電圧分布を狭めることを可能にする不揮発性半導体記憶装置及びその制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る不揮発性半導体記憶装置はここではＮＡＮＤ型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の概略構成を示す図である。図１に示すように、本実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１は、メモリセルアレイ２、ロウデコーダ３、センスアンプ４、読出・書込回路部４０、周辺回路部５及びパッド部６を具備している。
【００１２】
本第１の実施の形態に係るメモリセルアレイ２は、マトリクス状に配置されている電気的に書き換え可能な複数のメモリセルを有している。図２は、第１の実施の形態に係るメモリセルアレイ２の構成を示す概略ブロック図である。メモリセルアレイ２は、図２で示すように、複数の（ｍ個の）メモリセルブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｍ−１を有している。ここでは「メモリセルブロック」とは、データを一括消去できる最小単位である。
【００１３】
次に、図３は、本第１の実施の形態に係る複数のメモリセルブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｍ−１のうちの一つ（例えばＢＬＫ０）のより詳細な構成の例を示すブロック図である。図３に示すとおり、メモリセルブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｍ−１の各々は、複数（ｉ個）のメモリセルユニットＭＵ０，ＭＵ１，・・・，ＭＵｉ−１を有している。メモリセルユニットＭＵ０，ＭＵ１，・・・，ＭＵｉ−１の各々は、複数（ｊ個）のメモリセルＭＣ０，ＭＣ１，・・・，ＭＣｊ−１及びソース側選択トランジスタＳ１、ドレイン側選択トランジスタＳ２を有している。複数（ｊ個）のメモリセルＭＣ０，ＭＣ１，・・・，ＭＣｎ，ＭＣｎ＋１，・・・，ＭＣｊ−１は、ソース／ドレイン領域を共有する形で直列に配置されている。ソース側選択トランジスタＳ１は、メモリセルＭＣ０，ＭＣ１，・・・，ＭＣｎ，ＭＣｎ＋１，・・・，ＭＣｊ−１の直列接続体の一端部（ソース領域側）に接続されている。ドレイン側選択トランジスタＳ２は、メモリセルＭＣ０，ＭＣ１，・・・，ＭＣｎ，ＭＣｎ＋１，・・・，ＭＣｊ−１の直列接続体の他端部（ドレイン領域側）に接続されている。
【００１４】
また、メモリセルブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｍ−１は、複数（２本）のゲート線ＳＧＳ，ＳＧＤと、複数（ｊ本の）のワード線ＷＬ０，ＷＬ１，・・・，ＷＬｊ−１と、複数（ｉ本の）のビット線ＢＬ０，ＢＬ１，・・・，ＢＬｉ−１と、を具備している。
【００１５】
複数（ｊ本の）のワード線ＷＬ０，ＷＬ１，・・・，ＷＬｎ，ＷＬｎ＋１，・・・，ＷＬｊ−１は、ゲート線ＳＧＳ，ＳＧＤに沿って配置されている。複数（ｉ本の）のビット線ＢＬ０，ＢＬ１，・・・，ＢＬｉ−１は、複数のゲート線ＳＧＳ，ＳＧＤ及びワード線ＷＬ０，ＷＬ１，・・・，ＷＬｎ，ＷＬｎ＋１，・・・，ＷＬｊ−１と交差するよう配置されている。
【００１６】
ゲート線ＳＧＳは、メモリセルブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｍ−１におけるメモリセルユニットＭＵ０，ＭＵ１，・・・，ＭＵｉ−１の各々のソース側選択トランジスタＳ１のゲートに共通に接続されている。ゲート線ＳＧＤは、メモリセルブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｍ−１におけるメモリセルユニットＭＵ０，ＭＵ１，・・・，ＭＵｉ−１の各々のドレイン側選択トランジスタＳ２のゲートに共通に接続されている。
【００１７】
また、複数のビット線ＢＬ０，ＢＬ１，・・・，ＢＬｉ−１の各々は、対応するメモリセルユニットＭＵ０，ＭＵ１，・・・，ＭＵｉ−１のドレイン側選択トランジスタＳ２のドレイン領域に接続されている。ソース側選択トランジスタＳ１のソース領域は、メモリセルブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｍ−１の各々に共通セルソース線ＣＥＬＳＲＣに接続されている。
【００１８】
更に、メモリセルブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｍ−１の各々におけるメモリセルＭＣ０，ＭＣ１，・・・，ＭＣｊ−１の各々は、他のメモリセルユニットにおいて電気的に同様な接続位置にあるメモリセルとワード線を介して共通に接続されている。
【００１９】
なお、第１の実施の形態においてメモリセルブロックＢＬＫ０，ＢＬＫ１，・・・，ＢＬＫｍ−１の各々におけるワード線ＷＬ０，ＷＬ１，・・・，ＷＬｊ−１及びゲート線ＳＧＳ，ＳＧＤは、メモリセルアレイ２の外部のロウデコーダ３に接続されている。また、複数のビット線ＢＬ０，ＢＬ１，・・・，ＢＬｉ−１は、メモリセルアレイ２の外部のセンスアンプ４における複数（ｉ個）のセンスアンプ回路ＳＡ０，ＳＡ１，・・・，ＳＡｉ−１（図３参照）のいずれかに接続されている。
【００２０】
センスアンプ４は、図３に示すように複数のセンスアンプ回路ＳＡ０，ＳＡ１，・・・，ＳＡｉ−１を具備している。周辺回路部５は、読出・書込制御回路５１を具備している。読出・書込制御回路５１は、複数（ｉ個）のセンスアンプ回路ＳＡ０，ＳＡ１，・・・，ＳＡｉ−１及びロウデコーダ３に接続されている。読出・書込制御回路５１は、書込ベリファイの結果から読出・書込回路部４０がメモリセルＭＣに供給する電圧を決定し、その電圧の供給を読出・書込回路部４０に指示する回路である。
【００２１】
読出・書込回路部４０は、読出・書込制御回路５１からの指示に応じて、書込電圧、書込ベリファイ電圧、書込制御電圧等の電圧をメモリセルＭＣに供給する回路である。なお、書込電圧は、メモセルＭＣのフローティングゲートＦＧに電荷を注入する際に、ロウデコーダ３を通してワード線ＷＬに供給される電圧である。書込ベリファイ電圧は、メモリセルＭＣの閾値電圧が所望の値に達しているかを確認する際に、ロウデコーダ３を通してワード線ＷＬに供給される電圧である。書込制御電圧は、ワード線ＷＬから書込電圧が印加されるメモリセルＭＣに対して、書き込みを許可するか禁止するかを設定するために、センスアンプ回路ＳＡを通してビット線ＢＬに供給される電圧である。この書込制御電圧は、書き込みを禁止する電圧としてメモリセルＭＣに印加した場合、このメモリセルＭＣに書込電圧が印加されていても書き込みは行われない。
【００２２】
ここで、図４に第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の部分断面図を示す。図４は、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の一つのメモリセルユニットのビット線に沿った断面図である。図４に示すように、本ＮＡＮＤ型フラッシュメモリ１は、基板と、この基板上に層間絶縁層を介して形成される複数のフローティングゲートＦＧ及び選択ゲート線ＳＧＳ，ＳＧＤと、フローティングゲートＦＧ上に層間絶縁層を介して配置されるワード線ＷＬ０，ＷＬ１，・・・，ＷＬｎ，ＷＬｎ＋１，・・・，ＷＬｊ−１，ＷＬｊと、を有している。
【００２３】
また、基板には隣接するフローティングゲートＦＧに共通して、メモリセルのソース／ドレイン層として機能する拡散層が形成されている。これらの構成を用いて本ＮＡＮＤ型フラッシュメモリ１は、ワード線及びチャネルとの間に電圧を印加して、フローティングゲートＦＧに蓄積させる電荷の量を制御し、フローティングゲートＦＧにおける閾値分布を変化させることによりデータを記憶させることができる。
【００２４】
ＮＡＮＤ型フラッシュメモリ１は、上記構成を用いてデータの書込動作を行うが、この書込動作の概要について、図５を用いて説明する。
【００２５】
図５は、第１の実施の形態１に係るＮＡＮＤ型フラッシュメモリ１の一つのメモリセルにおけるフローティングゲートの閾値分布を示す図である。ＮＡＮＤ型フラッシュメモリ１は、上述の通り、ワード線とチャネルとの間に電圧を印加し、メモリセルのフローティングゲートＦＧに電荷を注入して閾値電圧分布を変化させることでデータを書き込むことができる。
【００２６】
すなわち、例えば、図５で示すように、フローティングゲートＦＧの閾値電圧分布を４つの状態（図中左から“１１”、“０１”、“００”、“１０”の状態）とし、これらのフローティングゲートＦＧの閾値電圧分布のいずれかの状態にすることでメモリセルに２ビット（４値）のデータを記憶することができる。
【００２７】
次に、図６に示すフローチャートを参照して、第１の実施の形態のＮＡＮＤ型フラッシュメモリ１において２値データの書込動作を実行する場合について説明する。この２値データの書込動作に適用する第１の実施の形態に係る書込制御では、一つの閾値電圧分布に対して複数の書込ベリファイ電圧が必要になる。以下に説明する書込制御では一つの閾値電圧分布：ｘ＝Ａに対して二つの書込ベリファイ電圧ＡＶＬ，ＡＶを設定する例を説明する。これらの書込ベリファイ電圧の関係は、ＡＶＬ＜ＡＶである。
【００２８】
また、第１の実施の形態に係る２値データの書込制御では、書込ベリファイ電圧ＡＶＬを第１の書込ベリファイ電圧ＡＶＬとし、書込ベリファイ電圧ＡＶを第２の書込ベリファイ電圧ＡＶとする。第１の書込ベリファイ電圧ＡＶＬは、メモリセルアレイ２内の複数のメモリセルのうち、書き込み速度が速いメモリセルと、書き込み速度が遅いメモリセルを分類するための電圧である。第２の書込ベリファイ電圧ＡＶは、閾値電圧分布：ｘ＝Ａの下裾の電位を決めるための電圧である。これらの第１の書込ベリファイ電圧ＡＶＬ及び第２の書込ベリファイ電圧ＡＶは、読出・書込制御回路５１に設定されている。読出・書込制御回路５１は、以下に示す２値データの書込動作を実行する際に、ロウデコーダ３を制御して第１の書込ベリファイ電圧ＡＶＬと第２の書込ベリファイ電圧ＡＶをワード線ＷＬに適時供給する。
【００２９】
なお、図６に示す「ワード線電圧ｘＶＬ」及び「ワード線電圧ｘＶ」は、ワード線ＷＬに供給される書込ベリファイ電圧を示す。２値データを書き込む場合は、閾値電圧分布がｘ＝Ａであるため、「ワード線電圧ｘＶＬ」は「第１の書込ベリファイ電圧ＡＶＬ」となり、「ワード線電圧ｘＶ」は「第２の書込ベリファイ電圧ＡＶ」となる。また、図６に示す「状態ｘ１」及び「状態ｘ２」は、メモリセルＭＣの閾値電圧分布の状態を示す。２値データを書き込む場合は、閾値電圧分布がｘ＝Ａであるため、「状態ｘ１」は「状態Ａ１」となり、「状態ｘ２」は「状態Ａ２」となる。
【００３０】
図６において、書き込み動作を開始すると、すなわち、書き込み対象のメモリセルユニットＭＵに接続されたビット線ＢＬに読出・書込回路部４０から書き込みを許可する書込制御電圧を供給し、メモリセルユニットＭＵ内のメモリセルＭＣに接続されたワード線ＷＬに読出・書込回路部４０から書込電圧Ｖｐｇｍを供給すると、書き込み速度が速いメモリセルから徐々に閾値電圧Ｖｔｈが上昇する。次いで、メモリセルユニットＭＵ内のメモリセルＭＣに接続されたワード線ＷＬには、ロウデコーダ３から第１の書込ベリファイ電圧ＡＶＬが供給されて、第１の書込ベリファイ電圧ＡＶＬに基づく書込ベリファイ動作が実行される(ステップＳ１０１)。読出・書込制御回路５１は、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬをパスしたメモリセルＭＣを「状態Ａ１」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ１０２)。すなわち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【００３１】
次いで、読出・書込制御回路５１は、予め設定した数のメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬをパスした（「状態Ａ１」で書き込み禁止）か否かを確認する(ステップＳ１０３)。予め設定した数のメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬをパスしていない場合(ステップＳ１０３：Ｎｏ)、ステップＳ１０４に移行して、書込電圧Ｖｐｇｍの供給を継続する。また、予め設定した数のメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬをパスしている場合(ステップＳ１０３：Ｙｅｓ)、ステップＳ１０５に移行する。
【００３２】
ステップＳ１０５において、読出・書込制御回路５１は、書込ベリファイ電圧の設定を第１の書込ベリファイ電圧ＡＶＬから第２の書込ベリファイ電圧ＡＶに切り替える。その結果、メモリセルユニットＭＵ内のメモリセルＭＣに接続されたワード線ＷＬには、ロウデコーダ３から第２の書込ベリファイ電圧ＡＶが供給されて、第２の書込ベリファイ電圧ＡＶに基づく書込ベリファイ動作が実行される。このステップＳ１０５の処理では、ステップＳ１０２において書き込み禁止に設定していないメモリセルＭＣ、すなわち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬに達していないメモリセルＭＣに対して第２の書込ベリファイ電圧ＡＶによる書き込みベリファイ動作が行われる。このメモリセルＭＣのことを、本第１の実施の形態では、書き込み速度が遅いメモリセルＭＣと記す。
【００３３】
次いで、読出・書込制御回路５１は、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶをパスしたメモリセルＭＣを「状態Ａ２」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ１０６)。すなわち、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【００３４】
次いで、読出・書込制御回路５１は、全てのメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬ又は第２の書込ベリファイ電圧ＡＶをパスした（「状態Ａ１」又は「状態Ａ２」で書き込み禁止）か否かを確認する(ステップＳ１０７)。全てのメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬ又は第２の書込ベリファイ電圧ＡＶをパスしていない場合(ステップＳ１０７：Ｎｏ)、ステップＳ１０８に移行して、書込電圧Ｖｐｇｍの供給を継続する。また、全てのメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬ又は第２の書込ベリファイ電圧ＡＶをパスしている場合(ステップＳ１０７：Ｙｅｓ)、ステップＳ１０９に移行する。
【００３５】
本第１の実施の形態では、以上に示したステップＳ１０１〜ステップＳ１０８の書込処理を「フェーズ１」とする。
【００３６】
次いで、ステップＳ１０９において、読出・書込制御回路５１は、ステップＳ１０２において「状態Ａ１」で書き込み禁止に設定したメモリセルＭＣを、再度書き込み許可に設定する。この時、書き込み許可に設定したメモリセルＭＣには、書込電圧Ｖｐｇｍによる電荷が注入されるように、当該メモリセルＭＣのワード線ＷＬに印加する電圧が供給される。
【００３７】
次いで、書き込み許可に設定したメモリセルＭＣに接続されたワード線ＷＬには、ロウデコーダ３から第２の書込ベリファイ電圧ＡＶが供給されて、第２の書込ベリファイ電圧ＡＶに基づく書込ベリファイ動作が実行される(ステップＳ１１０)。次いで、読出・書込制御回路５１は、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶをパスしたメモリセルＭＣを「状態Ａ２」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ１１１)。すなわち、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【００３８】
次いで、読出・書込制御回路５１は、全てのメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶをパスした（「状態Ａ２」で書き込み禁止）か否かを確認する(ステップＳ１１２)。全てのメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶをパスしていない場合(ステップＳ１１２：Ｎｏ)、ステップＳ１１３に移行して、書込電圧Ｖｐｇｍの供給を継続する。また、全てのメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶをパスしている場合(ステップＳ１１２：Ｙｅｓ)、書込動作を終了する。
【００３９】
本第１の実施の形態では、以上に示したステップＳ１０９〜ステップＳ１１３の書込処理を「フェーズ２」とする。
【００４０】
以上の書込動作の結果、メモリセルＭＣに２値データが書き込まれた後の閾値電圧分布の例を図７に示す。図７は、メモリセルに書き込まれた２値データの閾値電圧分布の例を模式的に示す図である。図７に示すように、上記図６に示した書込制御を適用したメモリセルの閾値電圧分布は、本書込制御を適用しないメモリセルの閾値電圧分布に比べて狭くすることが可能になる。
【００４１】
以上のように、本第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１では、２値データを書き込む書込制御において、一つの閾値電圧分布：ｘ＝Ａに対して二つの第１、第２の書込ベリファイ電圧ＡＶＬ，ＡＶ（ＡＶＬ＜ＡＶ）を設定した。そして、第１の書込ベリファイ電圧ＡＶＬを用いて書き込み速度が速いメモリセルＭＣと、書き込み速度が遅いメモリセルＭＣを分類し、書き込み速度が速いメモリセルＭＣの書込動作を一旦禁止した。また、第２の書込ベリファイ電圧ＡＶを用いて書き込み速度が遅いメモリセルＭＣの書込ベリファイ処理を継続するとともに、書込動作を一旦禁止したメモリセルＭＣを再度書込許可して、全てのメモリセルＭＣの書込ベリファイ処理を終了するようにした。
【００４２】
したがって、一旦書込動作を禁止した書き込み速度が速いメモリセルＭＣは、フローティングゲートＦＧ間容量結合現象を利用して書き込むことが可能になる。その結果、書き込み速度が速いメモリセルＭＣのオーバープログラムを抑制することができ、閾値電圧分布を狭めることが可能になる。すなわち、フローティングゲートＦＧ間容量結合現象を利用して閾値電圧Ｖｔｈをシフトさせることにより、書き込み速度が速いメモリセルＭＣに対しても緩やかにデータ書き込み動作を実行することが可能になる。また、第１の書込ベリファイ電圧ＡＶＬを用いて書き込み禁止に設定したメモリセルＭＣでは、フローティングゲートＦＧ間容量結合現象による閾値電圧分布の広がりを、第１の書込ベリファイ電圧ＡＶＬと第２の書込ベリファイ電圧ＡＶの差分に対応して小さくすることができる。さらに、本第１の実施の形態に係る書込制御では、書き込み速度毎にメモリセルＭＣを分類することにより、それぞれのメモリセルＭＣの書き込み速度に合わせた書込電圧を設定でき、書き込み動作の信頼性を向上できる。
【００４３】
（第２の実施の形態）
本第２の実施の形態では、上記図６に示した書込動作のフローチャートを適用して、４値データをＮＡＮＤ型フラッシュメモリ１に書き込む場合について説明する。なお、本第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の構成は、上記図１〜図４に示したものと同様であるため、その図示と構成説明は省略する。
【００４４】
図６に示すフローチャートと、図８〜図１０に示す閾値電圧分布の遷移図と、を参照して、第２の実施の形態のＮＡＮＤ型フラッシュメモリ１において実行される４値のデータの書込動作について説明する。図６に示すフローチャートでは、閾値電圧分布：ｘ＝Ａ，Ｂ，Ｃ（図１１参照）で示す全てに対して、本第２の実施の形態の書込制御に係るパラメータとして、書込ベリファイ制御に用いる書込ベリファイ電圧ＡＶＬ，ＡＶ，ＢＶＬ，ＢＶ，ＣＶＬ，ＣＶの６種類を設定する。これらの電圧の関係は、ＡＶＬ＜ＡＶ＜ＢＶＬ＜ＢＶ＜ＣＶＬ＜ＣＶである。また、図６に示すフローチャートでは、メモリセルＭＣの閾値電圧分布の状態（メモリセル毎に記憶回路（バッファ等）を設けてデータを記憶する構成とした場合）として、Ａ１，Ａ２，Ｂ１，Ｂ２，Ｃ１，Ｃ２の６種類を設定する。
【００４５】
また、第２の実施の形態に係る４値データの書込制御では、書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬを第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬとし、書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶを第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶとする。第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬは、メモリセルアレイ２内の複数のメモリセルのうち、書き込み速度が速いメモリセルと、書き込み速度が遅いメモリセルを分類するための電圧である。第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶは、閾値電圧分布：ｘ＝Ａ，Ｂ，Ｃの下裾の電位を決めるための電圧である。これらの第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬ及び第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶは、読出・書込制御回路５１に設定されている。読出・書込制御回路５１は、以下に示す４値データの書込動作を実行する際に、ロウデコーダ３を制御して第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬと第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶをワード線ＷＬに適時供給する。
【００４６】
なお、図６に示す「ワード線電圧ｘＶＬ」及び「ワード線電圧ｘＶ」は、ワード線ＷＬに供給される書込ベリファイ電圧を示す。４値データを書き込む場合は、閾値電圧分布がｘ＝Ａ，Ｂ，Ｃであるため、「ワード線電圧ｘＶＬ」は「第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬ」となり、「ワード線電圧ｘＶ」は「第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶ」となる。また、図６に示す「状態ｘ１」及び「状態ｘ２」は、メモリセルＭＣの閾値電圧分布の状態を示す。４値データを書き込む場合は、閾値電圧分布がｘ＝Ａ，Ｂ，Ｃであるため、「状態ｘ１」は「状態Ａ１，Ｂ１，Ｃ１」となり、「状態ｘ２」は「状態Ａ２，Ｂ２，Ｃ２」となる。
【００４７】
図６において書き込み動作を開始すると、すなわち、書き込み対象のメモリセルユニットＭＵに接続されたビット線ＢＬに読出・書込回路部４０から書き込みを許可する書込制御電圧を供給し、メモリセルＭＣに接続されたワード線ＷＬに書込電圧Ｖｐｇｍを供給すると、書き込み速度が速いメモリセルから徐々に閾値電圧が上昇する。次いで、メモリセルユニットＭＵ内のメモリセルＭＣに接続されたワード線ＷＬには、ロウデコーダ３から第１の書込ベリファイ電圧ＡＶＬが供給されて、第１の書込ベリファイ電圧ＡＶＬに基づく書込ベリファイ動作が実行される(ステップＳ１０１)。読出・書込制御回路５１は、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬをパスしたメモリセルＭＣを「状態Ａ１」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ１０２)。すなわち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【００４８】
次いで、読出・書込制御回路５１は、予め設定した数のメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬをパスした（「状態Ａ１」で書き込み禁止）か否かを確認する(ステップＳ１０３)。予め設定した数のメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬをパスしていない場合(ステップＳ１０３：Ｎｏ)、ステップＳ１０４に移行して、書込電圧Ｖｐｇｍの供給を継続する。また、予め設定した数のメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬをパスしている場合(ステップＳ１０３：Ｙｅｓ)、ステップＳ１０５に移行する。
【００４９】
上記ステップＳ１０１〜ステップＳ１０３の書込処理によりメモリセルＭＣに閾値電圧Ａに相当するデータを書き込んだ際の閾値電圧分布の例を図８に示す。図８は、閾値電圧Ａに相当するデータを複数のメモリセルＭＣ（セル１，２）に書き込んだ際の閾値電圧Ｖｔｈの分布状態を模式的に示す図である。図８において「書き込み中  ｓｔｅｐ１」として示すように、閾値電圧Ａに相当するデータを書き込んだセル１，２のうち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬに達した右半分のセル１は書き込み禁止に設定され、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬに達していない左半分のセル２は書き込みが続けられる。
【００５０】
次いで、ステップＳ１０５において、読出・書込制御回路５１は、書込ベリファイ電圧の設定を第１の書込ベリファイ電圧ＡＶＬから第２の書込ベリファイ電圧ＡＶに切り替える。その結果、メモリセルユニットＭＵ内のメモリセルＭＣに接続されたワード線ＷＬには、ロウデコーダ３から第２の書込ベリファイ電圧ＡＶが供給されて、第２の書込ベリファイ電圧ＡＶに基づく書込ベリファイ動作が実行される。このステップＳ１０５の処理では、ステップＳ１０２において書き込み禁止に設定していないメモリセルＭＣ、すなわち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬに達していないメモリセルＭＣに対して第２の書込ベリファイ電圧ＡＶによる書き込みベリファイ動作が行われる。このメモリセルＭＣのことを、本第２の実施の形態では、書き込み速度が遅いメモリセルＭＣと記す。
【００５１】
次いで、読出・書込制御回路５１は、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶをパスしたメモリセルＭＣを「状態Ａ２」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ１０６)。すなわち、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【００５２】
上記ステップＳ１０５〜ステップＳ１０６の書込処理によりメモリセルＭＣに閾値電圧Ａに相当するデータを書き込んだ際の閾値電圧分布の例を図９の「ｓｔｅｐ２」に示す。この図９「ｓｔｅｐ２」は、閾値電圧Ａに相当するデータを複数のメモリセルＭＣ（セル１，２）に書き込んだ際の閾値電圧Ｖｔｈの分布状態を模式的に示す図である。図９において「ｓｔｅｐ２」として示すように、図８の「ｓｔｅｐ１」においてセル１は書き込み禁止に設定したが、隣接セル２〜４との容量結合により閾値電圧Ｖｔｈが上昇する。また、セル２は閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶに達したため書き込み禁止に設定される。
【００５３】
上記ステップＳ１０１〜ステップＳ１０６の処理は、閾値電圧分布がｘ＝Ｂに相当する４値データを書き込む場合にも同様に実行される。図９の「ｓｔｅｐ２」では、閾値電圧分布がｘ＝Ｂに対して第１の書込ベリファイ電圧ＢＶＬと第２の書込ベリファイ電圧ＢＶを適用して書込処理を行った結果を、セル３，４として示している。図９の「ｓｔｅｐ２」に示すように、閾値電圧Ｂに相当するデータを書き込んだセル３，４のうち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＢＶＬに達した右半分のセル３は書き込み禁止（状態Ｂ１）に設定され、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＢＶＬに達していない左半分のセル４は書き込みが続けられる。
【００５４】
次いで、読出・書込制御回路５１は、書込ベリファイ電圧の設定を第１の書込ベリファイ電圧ＢＶＬから第２の書込ベリファイ電圧ＢＶに切り替える(ステップＳ１０５)。その結果、メモリセルユニットＭＵ内のメモリセルＭＣに接続されたワード線ＷＬには、ロウデコーダ３から第２の書込ベリファイ電圧ＢＶが供給されて、第２の書込ベリファイ電圧ＢＶに基づく書込ベリファイ動作が実行される。このステップＳ１０５の処理では、ステップＳ１０２において書き込み禁止に設定していないメモリセルＭＣ、すなわち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＢＶＬに達していないメモリセルＭＣに対して第２の書込ベリファイ電圧ＢＶによる書き込みベリファイ動作が行われる。次いで、読出・書込制御回路５１は、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＢＶをパスしたメモリセルＭＣを「状態Ｂ２」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ１０６)。すなわち、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＢＶに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【００５５】
上記ステップＳ１０５〜ステップＳ１０６の書込処理によりメモリセルＭＣに閾値電圧Ａ，Ｂに相当するデータを書き込んだ際の閾値電圧分布の例を図９の「ｓｔｅｐ３」に示す。この図９「ｓｔｅｐ３」は、閾値電圧Ａ，Ｂに相当するデータを複数のメモリセルＭＣ（セル１，２，３，４）に書き込んだ際の閾値電圧Ｖｔｈの分布状態を模式的に示す図である。図９において「ｓｔｅｐ３」として示すように、図９の「ｓｔｅｐ２」においてセル１，２，３は書き込み禁止に設定したが、隣接セル４〜６との容量結合により閾値電圧Ｖｔｈが上昇する。また、セル４は閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＢＶに達したため書き込み禁止に設定される。
【００５６】
上記ステップＳ１０１〜ステップＳ１０６の処理は、閾値電圧分布がｘ＝Ｃに相当する４値データを書き込む場合にも同様に実行される。図９の「ｓｔｅｐ３」では、閾値電圧分布がｘ＝Ｃに対して第１の書込ベリファイ電圧ＣＶＬと第２の書込ベリファイ電圧ＣＶを適用して書込処理を行った結果を、セル５，６として示している。図９の「ｓｔｅｐ３」に示すように、閾値電圧Ｃに相当するデータを書き込んだセル５，６のうち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＣＶＬに達した右半分のセル５は書き込み禁止（状態Ｃ１）に設定され、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＣＶＬに達していない左半分のセル６は書き込みが続けられる。
【００５７】
次いで、読出・書込制御回路５１は、書込ベリファイ電圧の設定を第１の書込ベリファイ電圧ＣＶＬから第２の書込ベリファイ電圧ＣＶに切り替える(ステップＳ１０５)。その結果、メモリセルユニットＭＵ内のメモリセルＭＣに接続されたワード線ＷＬには、ロウデコーダ３から第２の書込ベリファイ電圧ＣＶが供給されて、第２の書込ベリファイ電圧ＣＶに基づく書込ベリファイ動作が実行される。このステップＳ１０５の処理では、ステップＳ１０２において書き込み禁止に設定していないメモリセルＭＣ、すなわち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＣＶＬに達していないメモリセルＭＣに対して第２の書込ベリファイ電圧ＣＶによる書き込みベリファイ動作が行われる。次いで、読出・書込制御回路５１は、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＣＶをパスしたメモリセルＭＣを「状態Ｃ２」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ１０６)。すなわち、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＣＶに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【００５８】
また、上記ステップＳ１０５〜ステップＳ１０６の書込処理によりメモリセルＭＣに閾値電圧Ｃに相当するデータを書き込んだ際の閾値電圧分布の例を図９の「ｓｔｅｐ４」に示す。この図９「ｓｔｅｐ４」は、閾値電圧Ａ，Ｂ，Ｃに相当するデータを複数のメモリセルＭＣ（セル１，２，３，４，５，６）に書き込んだ際の閾値電圧Ｖｔｈの分布状態を模式的に示す図である。図９において「ｓｔｅｐ４」として示すように、図９の「ｓｔｅｐ２，３」においてセル１，２，３，４，５は書き込み禁止に設定したが、隣接セル６との容量結合により閾値電圧Ｖｔｈが上昇する。また、セル６は閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＣＶに達したため書き込み禁止に設定される。
【００５９】
次に、読出・書込制御回路５１は、全てのメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬ又は第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶをパスした（「状態Ａ１，Ｂ１，Ｃ１」又は「状態Ａ２，Ｂ２，Ｃ２」で書き込み禁止）か否かを確認する(ステップＳ１０７)。全てのメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬ又は第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶをパスしていない場合(ステップＳ１０７：Ｎｏ)、ステップＳ１０８に移行して、書込電圧Ｖｐｇｍの供給を継続する。また、全てのメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬ又は第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶをパスしている場合(ステップＳ１０７：Ｙｅｓ)、ステップＳ１０９に移行する。
【００６０】
本第２の実施の形態では、以上に示したステップＳ１０１〜ステップＳ１０８の書込処理を「フェーズ１」とする。
【００６１】
次いで、ステップＳ１０９において、読出・書込制御回路５１は、ステップＳ１０２において「状態Ａ１，Ｂ１，Ｃ１」で書き込み禁止に設定したメモリセルＭＣ（図９のセル１，３，５）を、再度書き込み許可に設定する。この時、書き込み許可に設定したメモリセルＭＣには、書込電圧Ｖｐｇｍによる電荷が注入されるように、当該メモリセルＭＣのワード線ＷＬに印加する電圧が供給される。
【００６２】
次いで、書き込み許可に設定したメモリセルＭＣ（図９のセル１，３，５）に接続されたワード線ＷＬには、ロウデコーダ３から第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶが供給されて、第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶに基づく書込ベリファイ動作が実行される(ステップＳ１１０)。次いで、読出・書込制御回路５１は、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶをパスしたメモリセルＭＣを「状態Ａ２，Ｂ２，Ｃ２」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ１１１)。すなわち、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【００６３】
次いで、読出・書込制御回路５１は、全てのメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶをパスした（「状態Ａ２，Ｂ２，Ｃ２」で書き込み禁止）か否かを確認する(ステップＳ１１２)。全てのメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶをパスしていない場合(ステップＳ１１２：Ｎｏ)、ステップＳ１１３に移行して、書込電圧Ｖｐｇｍの供給を継続する。また、全てのメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶをパスしている場合(ステップＳ１１２：Ｙｅｓ)、書込動作を終了する。
【００６４】
上記ステップＳ１０９〜ステップＳ１１３の書込処理により全てのメモリセルＭＣ（図９のセル１，３，５）に書込ベリファイ電圧ＡＶＬ−ＡＶ間，書込ベリファイ電圧ＢＶＬ−ＢＶ，書込ベリファイ電圧ＣＶＬ−ＣＶ間に相当するデータを書き込んだ際の閾値電圧分布の例を図１０の「ｓｔｅｐ５」に示す。また、４値データを書き込んだ後の閾値電圧分布の例を図１０に「書き込み後」として示す。
【００６５】
本第２の実施の形態では、以上に示したステップＳ１０９〜ステップＳ１１３の書込処理を「フェーズ２」とする。
【００６６】
以上の書込動作の結果、メモリセルＭＣに４値データが書き込まれた後の閾値電圧分布の例を図１１に示す。図１１は、メモリセルに書き込まれた４値データの閾値電圧分布の例を模式的に示す図である。図１１に示すように、上記図６に示した書込制御を適用したメモリセルの閾値電圧分布は、本書込制御を適用しないメモリセルの閾値電圧分布に比べて狭くすることが可能になる。
【００６７】
次に、上記図６のフローチャートと、図８〜図１０の閾値電圧分布の遷移例を用いて説明した４値データの書き込み動作について、その動作全体の時間経過を図１２に例示する。図１２は、時間経過とともにセル１〜６に印加されるワード線電圧が変化する態様と、セル１〜６の書き込み動作が変化する態様とを関連付けて示す図である。
【００６８】
図１２において、Ｐは書き込み動作が行われることを示し、ＰＩは書き込み動作が禁止されることを示す。また、図１１に示す「隣接セル間干渉大小」は、次のように定義する。セル１，３，５のうちフェーズ１で隣接セルとの容量結合（隣接セル間干渉）によって第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶに到達し、フェーズ２で書き込む必要が無いセルは干渉大であるとする。セル１，３，５のうち、フェーズ１で隣接セルとの容量結合（隣接セル間干渉）によって第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶに到達せず、フェーズ２で第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶに書き込む必要があるセルは干渉小であるとする。
【００６９】
この図１２から明らかなように、本第２の実施の形態に係る書込制御を適用することにより、図中の第１フェーズ（上記ｓｔｅｐ１〜ｓｔｅｐ４に対応）では、第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬを用いて書き込み速度が速いメモリセル１，３，５と、書き込み速度が遅いメモリセル２，４，６の分類が行われ、メモリセル１，３，５の書き込み動作が一旦禁止される。また、メモリセル２，４，６は第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶを用いて書き込み動作が継続される。
【００７０】
そして、第２フェーズ（上記ｓｔｅｐ５に対応）では、書き込み動作が禁止されたメモリセル１，３，５の書き込み動作が再開され、第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶをパスするまで書き込み動作が継続される。なお、図１２に示すように、第１フェーズから第２フェーズに移行して、第１フェーズで書き込み動作を禁止した書き込み速度が速いメモリセル１，３，５の書き込み動作を再開する際に、読出・書込回路部４０はメモリセル１，３，５に印加する書込電圧Ｖｐｇｍを一旦下げる。すなわち、読出・書込回路部４０は、第１フェーズでメモリセル１，３，５に印加した書込電圧Ｖｐｇｍの電圧レベルよりも低い電圧レベルの書込電圧Ｖｐｇｍを第２フェーズに移行した際にメモリセル１，３，５に印加する。この動作は、書き込み速度が速いメモリセル１，３，５におけるオーバープログラムやプログラムディスターブが発生することを防止するためである。
【００７１】
以上のように、本第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１では、４値データを書き込む書込制御において、三つの閾値電圧分布：ｘ＝Ａ，Ｂ，Ｃに対して６種類の第１、第２の書込ベリファイ電圧ＡＶＬ，ＡＶ，ＢＶＬ，ＢＶ，ＣＶＬ，ＣＶ（ＡＶＬ＜ＡＶ＜ＢＶＬ＜ＢＶ＜ＣＶＬ＜ＣＶ）を設定した。そして、第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬを用いて書き込み速度が速いメモリセルＭＣと、書き込み速度が遅いメモリセルＭＣを分類し、書き込み速度が速いメモリセルＭＣの書込動作を一旦禁止した。また、第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶを用いて書き込み速度が遅いメモリセルＭＣの書込ベリファイ処理を継続するとともに、書込動作を一旦禁止したメモリセルＭＣを再度書込許可して、全てのメモリセルＭＣの書込ベリファイ処理を終了するようにした。
【００７２】
したがって、一旦書込動作を禁止した書き込み速度が速いメモリセルＭＣは、フローティングゲートＦＧ間容量結合現象を利用して書き込むことが可能になる。その結果、書き込み速度が速いメモリセルＭＣのオーバープログラムを抑制することができ、閾値電圧分布を狭めることが可能になる。すなわち、フローティングゲートＦＧ間容量結合現象を利用して閾値電圧Ｖｔｈをシフトさせることにより、書き込み速度が速いメモリセルＭＣに対しても緩やかにデータ書き込み動作を実行することが可能になる。また、第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬを用いて書き込み禁止に設定したメモリセルＭＣでは、フローティングゲートＦＧ間容量結合現象による閾値電圧分布の広がりを、第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬと第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶの差分に対応して小さくすることができる。さらに、本第２の実施の形態に係る書込制御では、書き込み速度毎にメモリセルＭＣを分類することにより、それぞれのメモリセルＭＣの書き込み速度に合わせた書込電圧を設定でき、書き込み動作の信頼性を向上できる。
【００７３】
さらに、本第２の実施の形態に係る書込制御を適用することにより、微細化の進行やメモリセルの接続数が増大するＮＡＮＤ型フラッシュメモリに対して、信頼性の高い書き込み動作を実現することが可能になる。
【００７４】
なお、上記第２の実施の形態では、第１の書込ベリファイ電圧ＡＶＬ，ＢＶＬ，ＣＶＬにより書き込み速度が早いメモリセル１，３，５と書き込み速度が遅いメモリセル２，４，６に分類し、書き込み速度が早いメモリセル１，３，５を一旦書き込み禁止とする。続いて、書き込み速度が遅いメモリセル２，４，６をそれぞれ第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶの閾値電圧Ｖｔｈに書き終えた後、書き込み速度が早いメモリセル１，３，５を電圧ＡＶ，ＢＶ，ＣＶまで書く手順とした。
【００７５】
この書き込み手順に限るものではなく、例えば、書き込み速度が遅いメモリセル２，４，６をそれぞれ第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶまで書き終えた後、書き込み速度が早いメモリセル１，３，５を第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶまで書くようにしてもよい。また、メモリセル２→メモリセル１→メモリセル４→メモリセル３→メモリセル６→メモリセル５のように、書き込み速度が遅いメモリセル２，４，６と書き込み速度が早いメモリセル１，３，５を交互に第２の書込ベリファイ電圧ＡＶ，ＢＶ，ＣＶまで書くようにしてもよい。これらのように、書き込み手順を変更することにより、隣接セル間の干渉を更に低減することが可能になる。
【００７６】
（第３の実施の形態）
本第３の実施の形態では、８値データをＮＡＮＤ型フラッシュメモリ１に書き込む場合について説明する。なお、本第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の構成は、上記図１〜図４に示したものと同様であるため、その図示と構成説明は省略する。
【００７７】
図１３に示すフローチャートと、図１４〜図１５に示す閾値電圧分布の遷移図と、を参照して、第３の実施の形態のＮＡＮＤ型フラッシュメモリ１において実行される８値のデータの書込動作について説明する。図１３に示すフローチャートでは、閾値電圧分布：ｘ＝Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇで示す全てに対して、本第３の実施の形態の書込制御に係るパラメータとして、書込ベリファイ制御に用いる書込ベリファイ電圧Ａ１ＶＬ，Ａ１Ｖ，Ａ２ＶＬ，Ａ２Ｖ，Ｂ２ＶＬ，Ｂ２Ｖ，Ｃ２ＶＬ，Ｃ２Ｖ，Ａ３Ｖ，Ｂ３Ｖ，Ｄ３Ｖ，Ｅ３Ｖ，Ｆ３Ｖ，Ｇ３Ｖの１４種類を設定する。これらの電圧の関係は、Ａ３Ｖ＜Ａ２ＶＬ＜Ａ２Ｖ＜Ｂ３Ｖ＜Ａ１ＶＬ＜Ａ１Ｖ＜Ｃ３Ｖ＜Ｂ２ＶＬ＜Ｂ２Ｖ＜Ｄ３Ｖ＜Ｃ２ＶＬ＜Ｃ２Ｖ＜Ｅ３Ｖ＜Ｆ３Ｖ＜Ｇ３Ｖである。
【００７８】
また、図１３に示すフローチャートでは、メモリセルＭＣに２値データ→４値データ→８値データの順に書き込む場合を説明する。この書込手順を制御するため、図１３に示すフローチャートではパラメータｘ，ｙを設定する。パラメータｘには、閾値電圧分布を示す記号を設定する。２値データを書き込む場合は「ｘ＝Ａ」のみを設定する。４値データを書き込む場合は「ｘ＝Ａ，Ｂ，Ｃ」を設定する。８値データを書き込む場合は「ｘ＝Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ」を設定する。パラメータｙには、書き込む２値データ、４値データ、８値データに対応するビット数を設定する。２値（１ビット）データを書き込む場合は「ｙ＝１」を設定する。４値（２ビット）データを書き込む場合は「ｙ＝２」を設定する。８値（３ビット）データを書き込む場合は「ｙ＝３」を設定する。
【００７９】
また、図１３に示すフローチャートでは、メモリセルＭＣの閾値電圧分布の状態（メモリセル毎に記憶回路（バッファ等）を設けてデータを記憶する構成とした場合）を示すパラメータとして状態ｘ１，ｘ２を設定する。これらの状態ｘ１，ｘ２のｘには、上記２値データ、４値データ、８値データに対応する「ｘ＝Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ」が設定される。
【００８０】
また、第３の実施の形態に係る８値データの書込制御では、書込ベリファイ電圧Ａ１ＶＬ，Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬを第１の書込ベリファイ電圧Ａ１ＶＬ，Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬとし、書込ベリファイ電圧Ａ１Ｖ，Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖ，Ａ３Ｖ，Ｂ３Ｖ，Ｃ３Ｖ，Ｅ３Ｖ，Ｆ３Ｖ，Ｇ３Ｖを第２の書込ベリファイ電圧Ａ１Ｖ，Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖ，Ａ３Ｖ，Ｂ３Ｖ，Ｄ３Ｖ，Ｅ３Ｖ，Ｆ３Ｖ，Ｇ３Ｖとする。第１の書込ベリファイ電圧Ａ１ＶＬ，Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬは、メモリセルアレイ２内の複数のメモリセルのうち、書き込み速度が速いメモリセルと、書き込み速度が遅いメモリセルを分類するための電圧である。第２の書込ベリファイ電圧Ａ１Ｖ，Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖ，Ａ３Ｖ，Ｂ３Ｖ，Ｄ３Ｖ，Ｅ３Ｖ，Ｆ３Ｖ，Ｇ３Ｖは、閾値電圧分布：ｘ＝Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇの下裾の電位を決めるための電圧である。これらの第１の書込ベリファイ電圧Ａ１ＶＬ，Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬ及び第２の書込ベリファイ電圧Ａ１Ｖ，Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖ，Ａ３Ｖ，Ｂ３Ｖ，Ｄ３Ｖ，Ｅ３Ｖ，Ｆ３Ｖ，Ｇ３Ｖは、読出・書込制御回路５１に設定されている。読出・書込制御回路５１は、以下に示す８値データの書込動作を実行する際に、ロウデコーダ３を制御して第１の書込ベリファイ電圧Ａ１ＶＬ，Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬと第２の書込ベリファイ電圧Ａ１Ｖ，Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖ，Ａ３Ｖ，Ｂ３Ｖ，Ｄ３Ｖ，Ｅ３Ｖ，Ｆ３Ｖ，Ｇ３Ｖをワード線ＷＬに適時供給する。
【００８１】
図１３において、まず、２値データの書き込み動作を開始すると、すなわち、書き込み対象のメモリセルユニットＭＵに接続されたビット線ＢＬに読出・書込回路部４０から書込電圧Ｖｐｇｍを供給すると、書き込み速度が速いメモリセルから徐々に閾値電圧が上昇する。次いで、メモリセルユニットＭＵ内のメモリセルＭＣに接続されたワード線ＷＬには、ロウデコーダ３から第１の書込ベリファイ電圧Ａ１ＶＬが供給されて、第１の書込ベリファイ電圧Ａ１ＶＬに基づく書込ベリファイ動作が実行される(ステップＳ２０１)。読出・書込制御回路５１は、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ１ＶＬをパスしたメモリセルＭＣを「状態Ａ１」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ２０２)。すなわち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ１ＶＬに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【００８２】
次いで、読出・書込制御回路５１は、予め設定した数のメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ１ＶＬをパスした（「状態Ａ１」で書き込み禁止）か否かを確認する(ステップＳ２０３)。予め設定した数のメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ１ＶＬをパスしていない場合(ステップＳ２０３：Ｎｏ)、ステップＳ２０４に移行して、書込電圧Ｖｐｇｍの供給を継続する。また、予め設定した数のメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ１ＶＬをパスしている場合(ステップＳ２０３：Ｙｅｓ)、ステップＳ２０５に移行する。
【００８３】
上記ステップＳ２０１〜ステップＳ２０３の書込処理によりメモリセルＭＣに閾値電圧Ａに相当する２値データを書き込んだ際の閾値電圧分布の例を図１４に「１ビット目（２値）書き込み  Ｓｔｅｐ１−１」として示す。この図は、閾値電圧Ａに相当する２値データを複数のメモリセルＭＣ（セル１−１，２−２）に書き込んだ際の閾値電圧Ｖｔｈの分布状態を模式的に示す図である。図１４において「１ビット目（２値）書き込み  Ｓｔｅｐ１」として示すように、閾値電圧Ａに相当する２値データを書き込んだセル１−１，１−２のうち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ１ＶＬに達した右半分のセル１−１は書き込み禁止に設定され、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ１ＶＬに達していない左半分のセル１−２は書き込みが続けられる。
【００８４】
次いで、ステップＳ２０５において、読出・書込制御回路５１は、書込ベリファイ電圧の設定を第１の書込ベリファイ電圧Ａ１ＶＬから第２の書込ベリファイ電圧Ａ１Ｖに切り替える。その結果、メモリセルユニットＭＵ内のメモリセルＭＣに接続されたワード線ＷＬには、ロウデコーダ３から第２の書込ベリファイ電圧Ａ１Ｖが供給されて、第２の書込ベリファイ電圧Ａ１Ｖに基づく書込ベリファイ動作が実行される。このステップＳ２０５の処理では、ステップＳ２０２において書き込み禁止に設定していないメモリセルＭＣ、すなわち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ１ＶＬに達していないメモリセルＭＣに対して第２の書込ベリファイ電圧Ａ１Ｖによる書き込みベリファイ動作が行われる。このメモリセルＭＣのことを、本第３の実施の形態では、書き込み速度が遅いメモリセルＭＣと記す。
【００８５】
次いで、読出・書込制御回路５１は、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ１ＶをパスしたメモリセルＭＣを「状態Ａ２」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ２０６)。すなわち、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ１Ｖに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【００８６】
上記ステップＳ２０５〜ステップＳ２０６の書込処理によりメモリセルＭＣに閾値電圧Ａに相当する２値データを書き込んだ際の閾値電圧分布の例を図１４の「１ビット目（２値）書き込み  Ｓｔｅｐ１−２」に示す。この図１４の「１ビット目（２値）書き込み  Ｓｔｅｐ１−２」は、閾値電圧Ａに相当する２値データを複数のメモリセルＭＣ（セル１−１，１−２）に書き込んだ際の閾値電圧Ｖｔｈの分布状態を模式的に示す図である。この図において「１ビット目（２値）書き込み  Ｓｔｅｐ１−２」として示すように、「Ｓｔｅｐ１−１」においてセル１−１は書き込み禁止に設定したが、隣接セル１−２との容量結合により閾値電圧Ｖｔｈが上昇する。また、セル１−２は閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ１Ｖに達したため書き込み禁止に設定される。
【００８７】
次いで、読出・書込制御回路５１は、全ての書き込み速度が遅いメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ１Ｖをパスした（「状態Ａ１」又は「状態Ａ２」で書き込み禁止）か否かを確認する(ステップＳ２０７)。全ての書き込み速度が遅いメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ１Ｖをパスしていない場合(ステップＳ２０７：Ｎｏ)、ステップＳ２０８に移行して、書込電圧Ｖｐｇｍの供給を継続する。また、全ての書き込み速度が遅いメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ１Ｖをパスしている場合(ステップＳ２０７：Ｙｅｓ)、ステップＳ２０９に移行する。
【００８８】
本第３の実施の形態では、以上に示したステップＳ２０１〜ステップＳ２０８の書込処理を「フェーズ１」とする。
【００８９】
次いで、ステップＳ２０９において、読出・書込制御回路５１は、ステップＳ２０２において「状態Ａ１」で書き込み禁止に設定したメモリセルＭＣ（セル１−１）を、再度書き込み許可に設定する。この時、書き込み許可に設定したメモリセルＭＣには、書込電圧Ｖｐｇｍによる電荷が注入されるように、当該メモリセルＭＣのワード線ＷＬに印加する電圧が供給される。
【００９０】
次いで、書き込み許可に設定したメモリセルＭＣ（セル１−１）に接続されたワード線ＷＬには、ロウデコーダ３から第２の書込ベリファイ電圧Ａ１Ｖが供給されて、第２の書込ベリファイ電圧Ａ１Ｖに基づく書込ベリファイ動作が実行される(ステップＳ２１０)。次いで、読出・書込制御回路５１は、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ１ＶをパスしたメモリセルＭＣを「状態Ａ２」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ２１１)。すなわち、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ１Ｖに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【００９１】
次いで、読出・書込制御回路５１は、全てのメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ１Ｖをパスした（「状態Ａ２」で書き込み禁止）か否かを確認する(ステップＳ２１２)。全てのメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ１Ｖをパスしていない場合(ステップＳ２１２：Ｎｏ)、ステップＳ２１３に移行して、書込電圧Ｖｐｇｍの供給を継続する。また、全てのメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ１Ｖをパスしている場合(ステップＳ２１２：Ｙｅｓ)、書込動作を終了する。
【００９２】
上記ステップＳ２０９〜ステップＳ２１３の書込処理により全てのメモリセルＭＣ（セル１−１，１−２）に書込ベリファイ電圧Ａ１ＶＬ−Ａ１Ｖ間に相当するデータを書き込んだ際の閾値電圧分布の例を図１４の「１ビット目（２値）書き込み  Ｓｔｅｐ１−３」に示す。この図１４の「Ｓｔｅｐ１−３」に示すようにメモリセルＭＣに２値データが書き込まれた後の閾値電圧分布は狭くすることが可能になる。
【００９３】
本第３の実施の形態では、以上に示したステップＳ２０９〜ステップＳ２１３の書込処理を「フェーズ２」とする。
【００９４】
次に、上記２値（１ビット）データの書き込み動作に続いて実行される４値（２ビット）データの書き込み動作について、図１３に示すフローチャートと、図１５に示す閾値電圧分布の遷移図と、を参照して説明する。
【００９５】
図１３において、まず、４値データの書き込み動作を開始すると、すなわち、書き込み対象のメモリセルユニットＭＵに接続されたビット線ＢＬに読出・書込回路部４０から書き込みを許可する書込制御電圧を供給し、メモリセルＭＣに接続されたワード線ＷＬに書込電圧Ｖｐｇｍを供給すると、書き込み速度が速いメモリセルから徐々に閾値電圧が上昇する。次いで、メモリセルユニットＭＵ内のメモリセルＭＣに接続されたワード線ＷＬには、ロウデコーダ３から第１の書込ベリファイ電圧Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬが供給されて、第１の書込ベリファイ電圧Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬに基づく書込ベリファイ動作が実行される(ステップＳ２０１)。読出・書込制御回路５１は、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬをパスしたメモリセルＭＣを「状態Ａ１，Ｂ１，Ｃ１」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ２０２)。すなわち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【００９６】
次いで、読出・書込制御回路５１は、予め設定した数のメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬをパスした（「状態Ａ１，Ｂ１，Ｃ１」で書き込み禁止）か否かを確認する(ステップＳ２０３)。予め設定した数のメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬをパスしていない場合(ステップＳ２０３：Ｎｏ)、ステップＳ２０４に移行して、書込電圧Ｖｐｇｍの供給を継続する。また、予め設定した数のメモリセルＭＣの閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬをパスしている場合(ステップＳ２０３：Ｙｅｓ)、ステップＳ２０５に移行する。
【００９７】
上記ステップＳ２０１〜ステップＳ２０３の書込処理によりメモリセルＭＣに閾値電圧Ａ，Ｂ，Ｃに相当する４値データを書き込んだ際の閾値電圧分布の例を図１５に「２ビット目（４値）書き込み  Ｓｔｅｐ２−１」として示す。この図は、閾値電圧Ａ，Ｂ，Ｃに相当する４値データを複数のメモリセルＭＣ（セル２−１，２−２，２−３，２−４，２−５，２−６）に書き込んだ際の閾値電圧Ｖｔｈの分布状態を模式的に示す図である。図１５において「２ビット目（４値）書き込み  Ｓｔｅｐ２−１」として示すように、閾値電圧Ａ，Ｂ，Ｃに相当する４値データを書き込んだセル２−１，２−２，２−３，２−４，２−５，２−６のうち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬに達した右半分のセル２−１，２−３，２−５は書き込み禁止に設定され、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬに達していない左半分のセル２−２，２−４，２−６は書き込みが続けられる。
【００９８】
次いで、ステップＳ２０５において、読出・書込制御回路５１は、書込ベリファイ電圧の設定を第１の書込ベリファイ電圧Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬから第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖに切り替える。その結果、メモリセルユニットＭＵ内のメモリセルＭＣに接続されたワード線ＷＬには、ロウデコーダ３から第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖが供給されて、第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖに基づく書込ベリファイ動作が実行される。このステップＳ２０５の処理では、ステップＳ２０２において書き込み禁止に設定していないメモリセルＭＣ、すなわち、閾値電圧Ｖｔｈが第１の書込ベリファイ電圧Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬに達していないメモリセルＭＣに対して第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖによる書き込みベリファイ動作が行われる。このメモリセルＭＣのことを、本第３の実施の形態では、書き込み速度が遅いメモリセルＭＣと記す。
【００９９】
次いで、読出・書込制御回路５１は、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２ＶをパスしたメモリセルＭＣを「状態Ａ２，Ｂ２，Ｃ２」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ２０６)。すなわち、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【０１００】
上記ステップＳ２０５〜ステップＳ２０６の書込処理によりメモリセルＭＣに閾値電圧Ａ，Ｂ，Ｃに相当する４値データを書き込んだ際の閾値電圧分布の例を図１５の「２ビット目（４値）書き込み  Ｓｔｅｐ２−２」に示す。この図１４の「２ビット目（４値）書き込み  Ｓｔｅｐ２−２」は、閾値電圧Ａ，Ｂ，Ｃに相当する４値データを複数のメモリセルＭＣ（セル２−１，２−２，２−３，２−４，２−５，２−６）に書き込んだ際の閾値電圧Ｖｔｈの分布状態を模式的に示す図である。この図において「２ビット目（４値）書き込み  Ｓｔｅｐ２−２」として示すように、「Ｓｔｅｐ２−１」においてセル２−１，２−３，２−５は書き込み禁止に設定したが、隣接セル２−２，２−４，２−６との容量結合により閾値電圧Ｖｔｈが上昇する。また、セル２−２，２−４，２−６は閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖに達したため書き込み禁止に設定される。
【０１０１】
次いで、読出・書込制御回路５１は、全ての書き込み速度が遅いメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖをパスした（「状態Ａ１，Ｂ１，Ｃ１」又は「状態Ａ２，Ｂ２，Ｃ２」で書き込み禁止）か否かを確認する(ステップＳ２０７)。全ての書き込み速度が遅いメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖをパスしていない場合(ステップＳ２０７：Ｎｏ)、ステップＳ２０８に移行して、書込電圧Ｖｐｇｍの供給を継続する。また、全ての書き込み速度が遅いメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖをパスしている場合(ステップＳ２０７：Ｙｅｓ)、ステップＳ２０９に移行する。
【０１０２】
次いで、ステップＳ２０９において、読出・書込制御回路５１は、ステップＳ２０２において「状態Ａ１，Ｂ１，Ｃ１」で書き込み禁止に設定したメモリセルＭＣ（セル２−１，２−３，２−５）を、再度書き込み許可に設定する。この時、書き込み許可に設定したメモリセルＭＣには、書込電圧Ｖｐｇｍによる電荷が注入されるように、当該メモリセルＭＣのワード線ＷＬに印加する電圧が供給される。
【０１０３】
次いで、書き込み許可に設定したメモリセルＭＣ（セル２−１，２−３，２−５）に接続されたワード線ＷＬには、ロウデコーダ３から第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖが供給されて、第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖに基づく書込ベリファイ動作が実行される(ステップＳ２１０)。次いで、読出・書込制御回路５１は、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２ＶをパスしたメモリセルＭＣを「状態Ａ２，Ｂ２，Ｃ２」として記憶するとともに、当該メモリセルＭＣを書き込み禁止に設定する(ステップＳ２１１)。すなわち、閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖに達したメモリセルＭＣは、書込電圧Ｖｐｇｍによる電荷が注入されないように、当該メモリセルＭＣのビット線ＢＬに印加する書込制御電圧を変更して書込禁止状態とする。
【０１０４】
次いで、読出・書込制御回路５１は、全てのメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖをパスした（「状態Ａ２」で書き込み禁止）か否かを確認する(ステップＳ２１２)。全てのメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖをパスしていない場合(ステップＳ２１２：Ｎｏ)、ステップＳ２１３に移行して、書込電圧Ｖｐｇｍの供給を継続する。また、全てのメモリセルＭＣの閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖをパスしている場合(ステップＳ２１２：Ｙｅｓ)、書込動作を終了する。
【０１０５】
上記ステップＳ２０９〜ステップＳ２１３の書込処理により全てのメモリセルＭＣ（セル２−１，２−３，２−５）に書込ベリファイ電圧Ａ２ＶＬ−Ａ２Ｖ間、書込ベリファイ電圧Ｂ２ＶＬ−Ｂ２Ｖ間、書込ベリファイ電圧Ｃ２ＶＬ−Ｃ２Ｖ間に相当するデータを書き込んだ際の閾値電圧分布の例を図１５の「２ビット目（４値）書き込み  Ｓｔｅｐ２−３」に示す。この図１５の「Ｓｔｅｐ２−３」に示すようにメモリセルＭＣに４値データが書き込まれた後の閾値電圧分布は狭くすることが可能になる。
【０１０６】
以上のように、８値データを書き込む場合、２値データ及び４値データを書き込む場合に図１３に示したフローチャートに基づく書込制御を適用することにより、４値データの書き込みまでに、閾値電圧分布を狭めることができる。このため、以後、続けて８値データの書き込み動作を実行するが、図１３に示したフローチャートに基づく書込制御は適用しない。
【０１０７】
次に、上記４値（２ビット）データの書き込み動作に続いて実行される８値（３ビット）データの書き込み動作について、図１５に示す閾値電圧分布の遷移図を参照して説明する。
【０１０８】
８値データの書き込み動作を開始すると、すなわち、書き込み対象のメモリセルユニットＭＵに接続されたビット線ＢＬに読出・書込回路部４０から書込電圧Ｖｐｇｍを供給する。次いで、メモリセルユニットＭＵ内のメモリセルＭＣに接続されたワード線ＷＬには、ロウデコーダ３から第２の書込ベリファイ電圧Ａ３Ｖ，Ｂ３Ｖ，Ｃ３Ｖ，Ｄ３Ｖ，Ｅ３Ｖ，Ｆ３Ｖ，Ｇ３Ｖが供給されて、第２の書込ベリファイ電圧Ａ３Ｖ，Ｂ３Ｖ，Ｃ３Ｖ，Ｄ３Ｖ，Ｅ３Ｖ，Ｆ３Ｖ，Ｇ３Ｖに基づく書込ベリファイ動作が実行される。
【０１０９】
そして、全てのメモリセルＭＣ（セル３−１〜３−１４）の閾値電圧Ｖｔｈが第２の書込ベリファイ電圧Ａ３Ｖ，Ｂ３Ｖ，Ｃ３Ｖ，Ｄ３Ｖ，Ｅ３Ｖ，Ｆ３Ｖ，Ｇ３Ｖをパスすると、８値データの書き込み動作を終了する。その結果、図１５に「３ビット目（８値）書き込み  Ｓｔｅｐ３」として示すように、閾値電圧Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇに対応する８値データの書き込みが終了する。
【０１１０】
以上のように、本第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ１では、８値データを書き込む書込制御において、まず、第１、第２の書込ベリファイ電圧Ａ１ＶＬ，Ａ１Ｖを設定した２値データの書込ベリファイ動作を実行する。次いで、第１の書込ベリファイ電圧Ａ２ＶＬ，Ｂ２ＶＬ，Ｃ２ＶＬと、第２の書込ベリファイ電圧Ａ２Ｖ，Ｂ２Ｖ，Ｃ２Ｖとを設定した４値データの書込ベリファイ動作を実行する。これら２値データ及び４値データに係る書込ベリファイ動作を先行して実行することにより、書き込み速度が速いメモリセルＭＣと、書き込み速度が遅いメモリセルＭＣを分類した。そして、書き込み速度が速いメモリセルＭＣの書き込み動作を一旦禁止し、第２の書込ベリファイ電圧を用いて書き込み速度が遅いメモリセルＭＣの書込ベリファイ処理を継続するとともに、書込動作を一旦禁止したメモリセルＭＣを再度書込許可して、全てのメモリセルＭＣの書込ベリファイ処理を終了するようにした。その結果、４値データの書き込み終了時に各セルの閾値電圧分布を狭めることを可能にした。続いて、第２の書込ベリファイ電圧Ａ３Ｖ，Ｂ３Ｖ，Ｃ３Ｖ，Ｄ３Ｖ，Ｅ３Ｖ，Ｆ３Ｖ，Ｇ３Ｖを設定した８値データの書込ベリファイ動作を実行することにより、２値、４値データと同様の書込制御を適用しなくても、８値データの書き込み動作を終了した後の閾値電圧分布を狭めることを可能にした。
【０１１１】
したがって、一旦書込動作を禁止した書き込み速度が速いメモリセルＭＣは、フローティングゲートＦＧ間容量結合現象を利用して書き込むことが可能になる。その結果、書き込み速度が速いメモリセルＭＣのオーバープログラムを抑制することができ、閾値電圧分布を狭めることが可能になる。すなわち、フローティングゲートＦＧ間容量結合現象を利用して閾値電圧Ｖｔｈをシフトさせることにより、書き込み速度が速いメモリセルＭＣに対しても緩やかにデータ書き込み動作を実行することが可能になる。また、第１の書込ベリファイ電圧を用いて書き込み禁止に設定したメモリセルＭＣでは、フローティングゲートＦＧ間容量結合現象による閾値電圧分布の広がりを、第１の書込ベリファイ電圧と第２の書込ベリファイ電圧の差分に対応して小さくすることができる。さらに、本第３の実施の形態に係る書込制御では、書き込み速度毎にメモリセルＭＣを分類することにより、それぞれのメモリセルＭＣの書き込み速度に合わせた書込電圧を設定でき、書き込み動作の信頼性を向上できる。
【０１１２】
さらに、本第３の実施の形態に係る書込制御を適用することにより、微細化、メモリセルの接続数の増大、記憶するデータの多値化等が進行するＮＡＮＤ型フラッシュメモリに対して、信頼性の高い書き込み動作を実現することが可能になる。
【０１１３】
なお、第３の実施の形態では、８値データに対応する書込制御について例示したが、１６値データに対しても同様に上記書込制御を適用することが可能である。１６値データの書込制御を行う場合は、図１３に示したフローチャートにおいて設定したパラメータ「ｘ，ｙ」を適用し、第１、第２の書込ベリファイ電圧の設定を１６値用に変更するだけで実現可能である。また、８値データ又は１６値データの書込制御を行う場合、上記書込制御を適用することにより、書き込み中のメモリセルＭＣの状態を記憶する記憶回路の数を削減することが可能である。
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ内部の概略構成を示す図である。
【図２】第１の実施の形態に係るメモリセルアレイの構成を示す概略ブロック図である。
【図３】第１の実施の形態に係るメモリセルブロックの詳細な構成例を示す図である。
【図４】第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの一つのメモリセルユニットのビット線に沿った断面を示す図である。
【図５】第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの一つのメモリセルにおけるフローティングゲートの閾値分布を示す図である。
【図６】第１の実施の形態に係るＮＡＮＤ型フラッシュメモリにおいて実行される書込動作を示すフローチャートである。
【図７】第１の実施の形態に係るメモリセルに書き込まれた２値データの閾値電圧分布の例を模式的に示す図である。
【図８】本発明の第２の実施の形態に係るメモリセルに書き込まれた４値データの閾値電圧分布の例を模式的に示す図である。
【図９】第２の実施の形態に係るメモリセルに書き込まれた４値データの閾値電圧分布の例を模式的に示す図である。
【図１０】第２の実施の形態に係るメモリセルに書き込まれた４値データの閾値電圧分布の例を模式的に示す図である。
【図１１】第２の実施の形態に係るメモリセルに書き込まれた４値データの閾値電圧分布の例を模式的に示す図である。
【図１２】第２の実施の形態に係る書込制御による書込動作の概要を時間経過で示す図である。
【図１３】本発明の第３の実施の形態に係るＮＡＮＤ型フラッシュメモリにおいて実行される書込動作を示すフローチャートである。
【図１４】第３の実施の形態に係るメモリセルに書き込まれた２値データの閾値電圧分布の例を模式的に示す図である。
【図１５】第３の実施の形態に係るメモリセルに書き込まれた４値データ及び８値データの閾値電圧分布の例を模式的に示す図である。
【符号の説明】
【０１１５】
１…ＮＡＮＤ型フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…センスアンプ、４０…読出・書込回路部、５１…読出・書込制御回路、ＭＣ…メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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