(57)【特許請求の範囲】
【請求項１】
半導体基板上に、該半導体基板上のゲート電極形成予定領域を含む領域に開口を有する第１の膜を、該開口の側壁が略垂直であるように形成する工程と、前記開口の側壁にサイドウォールスペーサを形成して、該開口の幅を縮小する工程と、前記幅が縮小され、その底部に露出した前記半導体基板の表面にゲート絶縁膜が形成された開口内に、ゲート電極材料を堆積する工程と、
前記第１の膜の少なくとも厚さ方向の一部分を除去するとともに、前記サイドウォールスペーサを部分的にエッチングし、該サイドウォールスペーサの、前記略垂直な側壁に接していた部分を順方向に傾斜させる工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の膜がシリコン酸化膜であり、前記サイドウォールスペーサがシリコン窒化物によって形成される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の膜の少なくとも厚さ方向の一部分を除去するとともに、前記サイドウォールスペーサを部分的にエッチングする工程が、フッ素系のガス雰囲気を用いたプラズマエッチング工程である請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、０．２μｍ以下の微細ゲート形成プロセスに関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化に伴って、微細パターンを高精度かつ高選択比でエッチング加工することが求められている。高精度を実現するためには、エッチングの前工程である写真製版技術を用いたフォトリソグラフィ工程でのフォトレジストマスク形成の精度を上げる必要がある。
ところで、最近のゲート加工寸法０．１μｍ世代以降の微細なゲート加工においては、フォトリソグラフィ技術はすでに限界に達していると言える。このフォトリソグラフィ技術の限界を補うため、一般的には、レジストマスクを酸素含有プラズマで細らせた後に、ゲート材料をエッチングする技術が考えられている。
【０００３】
また、最近、インテルコーポレーションからノッチドゲート技術が提案され半導体装置のさらなる微細化・高速化が実現されようとしている。この技術は、第２２回ドライプロセスシンポジウム（２０００年１１月）においても報告されている（ＩＶ−６、Gate engineering for Sub 50nm CMOS Device,L.Vallier,J.Foucher,D.Cunge,D.Fuard and O.Joubert(CNRS) ) 。これは、０．１μｍ以降のゲート加工はステッパの解像度と異方性加工の再現性によって律速されるが、エッチングの側壁保護膜を利用し、等方性加工を行うことで微細加工を実現しようというものである。
【０００４】
【発明が解決しようとする課題】
しかしながら、前記従来のレジストマスクを細らせる技術では、寸法自体は縮小できるものの、デザインルール０．１μｍ以下のゲート絶縁膜の薄膜化に対応することはできないという問題がある。
その理由は、レジストが存在したままエッチングを行うと、ゲート絶縁膜のエッチングが、レジストのエッチングによって生成されるＣＯまたはＣＯ2 で促進されてしまうためである。これを避けるために、ハードマスクを用いてゲートエッチングを行う手段もある。しかし、この手段では、酸化膜や窒化膜に代表されるハードマスクをエッチングするには、比較的大きな入射イオンエネルギを要するため、そのエッチング中にレジストマスクのエロージョンが生じ、寸法変動が無視できない程の大きさになってしまうという問題がある。
【０００５】
また、前記ノッチドゲート技術では、サイドエッチングで寸法の縮小を図っているため、最終的なゲート長を測定することができず、量産レベルの再現性、パターン依存性（マイクロローディング効果）、品質保証等の面で問題がある。
また、ゲート材料のpolyＳi を等方性エッチングする場合、粒界と結晶粒内部を同一のエッチングレートで加工することが困難であるため、凹凸が生じ、結果として微細なゲート長を精度良く均一に形成することができないという問題がある。
【０００６】
本発明は、前記従来の問題に鑑みてなされたものであり、超微細なゲート加工を容易に実現し、素子の高集積化を図ることのできる半導体装置の製造方法を提供することを課題とする。
【０００７】
【課題を解決するための手段】
前記課題を解決するために、本発明の第１の態様は、半導体基板上に、該半導体基板上のゲート電極形成予定領域を含む領域に開口を有する第１の膜を、該開口の側壁が略垂直であるように形成する工程と、前記開口の側壁にサイドウォールスペーサを形成して、該開口の幅を縮小する工程と、前記幅が縮小され、その底部に露出した前記半導体基板の表面にゲート絶縁膜が形成された開口内に、ゲート電極材料を堆積する工程と、前記第１の膜の少なくとも厚さ方向の一部分を除去するとともに、前記サイドウォールスペーサを部分的にエッチングし、該サイドウォールスペーサの、前記略垂直な側壁に接していた部分を順方向に傾斜させる工程とを含むことを特徴とする半導体装置の製造方法を提供する。
【０００８】
本発明においては、前記第１の膜がシリコン酸化膜であり、前記サイドウォールスペーサがシリコン窒化物によって形成されるのが好ましい。
【０００９】
また、本発明においては、前記第１の膜の少なくとも厚さ方向の一部分を除去するとともに、前記サイドウォールスペーサを部分的にエッチングする工程が、フッ素系のガス雰囲気を用いたプラズマエッチング工程であるのが好ましい。
【００１４】
【発明の実施の形態】
以下、本発明に係る半導体装置及びその製造方法について、添付の図面に示される好適実施形態を基に、詳細に説明する。
【００１５】
まず、本発明の第１実施形態について説明する。本第１実施形態は、サリサイドゲートを有する半導体装置の製造方法に関するものである。
本実施形態に係る半導体装置の製造方法を図１から図１１に示す。
まず、図１に示すように、シリコン基板（Ｓi ）１０表面上に、シリコン酸化膜（Ｓi Ｏ2 ）１２及びシリコン窒化膜（Ｓi Ｎ）１４を堆積し、基板上のトランジスタ形成予定領域間を分離すべく、エッチングによりＳＴＩ（Shallow Trench Isolation) 用の溝を堀り、その溝を埋め込むようにＯ3 （オゾン）とＴＥＯＳ（Tetra Ethel Orth Silicate)を原料とするＣＶＤ（Chemical Vapor Deposition)によりシリコン酸化膜１６を形成し、ＣＭＰ（Chemical Mechanical Polishing)により表面を研磨して平らにする。
【００１６】
次に、図２に示すように、シリコン窒化膜１４及びシリコン酸化膜１２をウェットエッチングで除去し、その表面全体に７５０〜８５０℃程度のＣＶＤでシリコン酸化膜（ＨＴＯ；High Temperature Oxide膜）１８を形成する。そして、このＨＴＯ膜１８を、フォトレジストをマスクにしてエッチングして、所望のゲート寸法と両側のサイドウォールスペーサ分を加えたゲート形成領域の開口部２０を形成する。さらに、この開口部２０の底部の露出したＳi 基板１０表面に、後からサイドウォールスペーサを形成するためのエッチング時のストッパ層として、１５nm程度の薄いシリコン酸化膜（熱酸化膜）（th- Ｓi Ｏ2)２２を形成する。
【００１７】
次に図３に示すように、この上にサイドウォール用のシリコン窒化膜（Ｓi Ｎ）２４をＣＶＤで、平坦基板上での膜厚が１００nm程度に堆積させて形成する。
次に図４に示すように、この窒化膜２４を、Ｏ2 - ＨＢr 系やＳＦ6-ＨＢr 系のプラズマによりエッチバックすることにより、開口部２０の側壁に片側０．１μｍ程度の幅のサイドウォールスペーサ２６を形成する。
次に図５に示すように、サイドウォールスペーサ２６間には、犠牲酸化膜（シリコン酸化膜２２）が存在するため、これを一旦剥離し、ゲート絶縁膜２８を例えば熱酸化膜や熱窒化膜等の方法で形成する。
【００１８】
その後、図６に示すように、ウエハ全面に、ゲート材料であるpolyＳi ３０をＣＶＤで堆積し、Ｃl2- ＨＢr-Ｏ2 系のプラズマにより、全面をエッチバックすることで、図７に示すように、サイドウォールスペーサ２６間にpolyＳi ３０を埋め込む。
ここで、ＣＭＰ技術を用いても良いが、平坦化しすぎると、その後のＨＴＯ膜１８を除去する際に、ＳＴＩの埋め込み酸化膜の膜減りが大きくなってしまう問題がある。サイドウォールスペーサ２６間の間隔（ゲート長）が０．１μｍ以下の場合には、polyＳi ３０のくぼみのボトム位置も上昇し、また、くぼみ部分のマイクロローディング効果も手伝って、プラズマエッチングを用いてもエッチバック後のくぼみはそれ程大きくはならない。必要により、バイアス印加ＣＶＤで埋め込み性を向上させるようにしてもよい。
【００１９】
続いて、図８に示すように、ＣＦ4-ＣＨＦ3-Ａr 系等のフッ素系のガス雰囲気を用いたプラズマを用いてエッチバックすることにより、ＨＴＯ膜１８を除去する。このとき、polyＳi および窒化膜もエッチングされる条件を選択することが好ましい。これにより、上部polyＳi ３０の横方向の縮小、サイドウォールスペーサ２６外側のラウンド化を行い、サイドウォールスペーサ２６の側壁が、両サイドウォールスペーサ２６、２６間側及び、その外側の両方（すなわち、後で形成されるゲート電極側および深いソース、ドレイン領域側の両方）において、順方向に傾斜するようにする。すなわち、上端部から両方向に向かって、下に行くほど幅が広がるようにする。プラズマエッチングによってＨＴＯ膜１８を薄膜化し、残された部分をウエットエッチングで除去してもよい。
【００２０】
次に図９に示すように、サイドウォールスペーサ２６で挟まれたゲート（ゲート酸化膜２８）の両側にそれぞれ深いソース、ドレイン領域３２を形成する。このソース、ドレイン領域３２の形成は、例えばイオン注入により行う。プラズマドーピングで行なってもよい。
次に、例えば、斜め方向からイオン注入を行い、熱酸化膜（th- Ｓi Ｏ2)２２の下側に浅いソース、ドレイン領域３４を形成する。この浅いソース、ドレイン領域３４は、サイドウォールスペーサ２６を除去して形成するようにしてもよい。
【００２１】
すなわち、例えば、燐酸によりサイドウォールスペーサ２６を除去して、露出された（あるいは熱酸化膜２２が残った状態の）シリコン基板１０の表面領域に、斜めイオン注入によって、サイドウォールスペーサ２６によって覆われていた部分の下側に、浅くかつ高濃度に不純物を添加して、ソース、ドレイン領域３４を形成する。このようにすることにより、イオン注入後の熱処理が短くなるため、浅く、かつ高濃度の拡散層を形成することができる。プラズマドーピングを利用することも可能である。
【００２２】
また、シリコン窒化膜であるサイドウォールスペーサ２６は、シリコン酸化膜に比較して誘電率が高いため（例えば、シリコン酸化膜の誘電率が４程度であるのに対し、シリコン窒化膜の誘電率は７．５程度である。）、サイドウォールスペーサ２６を除去して、シリコン酸化膜もしくは、さらに誘電率の低い物質で置き換えることにより、ゲート−基板間、ゲート−配線間等の静電容量を低減し、トランジスタ動作の高速化を図ることが可能である。
【００２３】
次に図１０に示すように、例えば、スパッタリング法等により、全面にＣｏ膜等の高融点金属膜を堆積形成し、基板の急速アニール処理（ＲＴＡ、Rapid Thermal Anneal) 等により、シリサイド化し、未反応のＣｏを除去することにより、サリサイド構造を形成する。
このように本実施形態では、サイドウォールスペーサ２６の側壁をラウンド化して、サイドウォールスペーサ２６の外側において、順方向に傾斜するようにしたため、図１１に示すように、基板上部に層間絶縁膜３６を堆積して、コンタクトホール３８を形成したときに、コンタクトホール３８に多少のアライメントずれが発生しても、サイドウォールスペーサ２６の外側がラウンドしているため、サイドウォールスペーサ２６の肩に乗ることが許容され、ボーダーレスコンタクトが可能となる。
【００２４】
このように、本実施形態によれば、例えば０．１μｍ以下の微細なゲート加工が、高価な電子直描法を用いなくとも、容易に実現でき、また、ゲート長を決定する部分のパターニングにエッチングを用いないため、２．５nm以下のゲート絶縁膜に対する選択性を気にする必要がなく、デバイスサイドのみの要求に従って、絶縁膜の厚さを決定することができる。
ゲート長は主として初期の酸化膜開口部の寸法とサイドウォールスペーサ堆積膜厚で決定されるため、万一、測長ＳＥＭの性能限界以下に微細化が進んだ場合でも、前工程の寸法及び膜厚管理を行うことで精度良く、且つ再現性良くゲート加工を行うことができる。
また、サイドウォールスペーサ下の酸化膜厚は、サイドウォールエッチング時の選択性に合わせて加減できるため、プロセスの自由度が大きいという効果もある。
【００２５】
次に、本発明の第２実施形態について説明する。
本第２実施形態は、ポリメタルゲートの場合の実施例である。
ポリメタルゲート形成の最初の工程は、前記第１実施形態の図１から図７までと同じである。従って、第１実施形態と同じ物については、符号の下二桁を同じとして、説明を省略する。
【００２６】
本実施形態においては、前記図７に引き続き、図１２に示すように、polyＳi １３０及びＨＴＯ膜１１８の上部に窒化タングステンＷＮ膜１４０およびタングステンＷ膜１４２を、ＣＶＤまたはＰＶＤにより連続堆積し、さらに、その上にゲートパターンのレジストマスク１４４を形成する。
次に図１３に示すように、レジストマスク１４４を用いて、窒化タングステンＷＮ膜１４０およびタングステンＷ膜１４２を、例えばＣＦ4-Ｃl2- Ｏ2-Ｎ2 系プラズマでエッチングし、その後、レジストマスク１４４を除去する。これによりポリメタルゲート構造が形成される。このエッチングでは下層のpolyＳi にアライメントを合わせることになるが、多少ずれてもＳi Ｎのサイドウォールスペーサ１２６あるいはＨＴＯ膜１１８が下地となるため、下層に対する選択性はほとんど気にしなくてよい。
【００２７】
その後、図１４に示すように、ＨＴＯ膜１１８をエッチバックすることにより、ゲートの両側にアクティブ領域を露出させ、そこに、イオン注入またはプラズマドーピングにより、深いソース、ドレイン領域１３２を形成する。
次に、第１の実施形態と同様にして、浅いソース、ドレイン領域１３４を形成する。
【００２８】
このように、本発明のプロセスは、サリサイドゲートにもポリメタルゲートにも適用することができる。
また、初期のＨＴＯ膜への開口部を０．２５μｍとすることで、最終的なゲート長は、約０．０７μｍとすることができ、通常のフォトリソグラフィの限界以下の微細な寸法の素子を容易に製造することができる。
【００２９】
以上、本発明の半導体装置及びその製造方法について詳細に説明したが、本発明は、以上の例には限定されず、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよいのはもちろんである。
【００３０】
【発明の効果】
以上説明した通り、本発明によれば、０．１μｍ以下の微細なゲート加工を、高価な電子直描法を用いることなく、容易に実現することができるという優れた効果を有する。また、ゲート長を決定する部分のパターニングにエッチングを用いないため、２．５ｎｍ以下のゲート絶縁膜に対する選択性を問題とすることなく、デバイスサイドのみの要求によって絶縁膜の厚さを決定することができる。
このとき、ゲート長は主として初期の酸化膜開口部の寸法とサイドウォールスペーサ堆積膜厚で決定されるため、万一測長ＳＥＭの性能限界以下に微細化が進んだ場合でも、前工程の寸法及び膜厚管理を行うことにより、精度良くかつ再現性良くゲート加工を行うことができる。
なお、本発明のプロセスは、サリサイドゲートにもポリメタルゲートにも適用可能である。また、サイドウォールスペーサ下の酸化膜厚は、サイドウォールエッチング時の選択性に合わせて加減できるため、プロセスの自由度が大きいという効果もある。
【図面の簡単な説明】
【図１】  本発明の第１実施形態に係る半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２】  同じく、本発明の第１実施形態に係る半導体装置の製造方法を示す半導体基板の要部断面図であり、図１の基板に対し、第１の膜を形成しゲート形成用の開口部を設けた状態を示す断面図である。
【図３】  同じく、図２の基板に対し、サイドウォールスペーサ用の窒化膜を形成した様子を示す断面図である。
【図４】  同じく、図３の基板に対し、サイドウォールスペーサを形成した様子を示す断面図である。
【図５】  同じく、図４の基板に対し、ゲート酸化膜を形成した様子を示す断面図である。
【図６】  同じく、図５の基板に対し、ゲート電極用のポリシリコンを堆積した様子を示す断面図である。
【図７】  同じく、図６の基板に対し、ゲート電極を形成した様子を示す断面図である。
【図８】  同じく、図７の基板に対し、エッチングを行い、サイドウォールスペーサに順方向の傾斜を設けた様子を示す断面図である。
【図９】  同じく、図８の基板に対し、浅いソース、ドレインおよび深いソース、ドレインを形成した様子を示す断面図である。
【図１０】  同じく、図９の基板に対し、サリサイド構造を形成した様子を示す断面図である。
【図１１】  同じく、図１０の基板に対し、配線用のコンタクトを形成した様子を示す断面図である。
【図１２】  本発明の第２実施形態に係る半導体装置の製造方法を示す半導体基板の断面図である。
【図１３】  同じく、図１２の基板に対し、ポリメタルゲート構造を形成した様子を示す断面図である。
【図１４】  同じく、図１３の基板に対し、浅いソース、ドレイン及び深いソース、ドレインを形成した様子を示す断面図である。
【符号の説明】
１０、１１０  シリコン基板
１２、１１２  酸化シリコン膜
１４  シリコン窒化膜
１６、１１６  Ｏ3-ＴＥＯＳ
１８、１１８  ＨＴＯ膜
２０  開口部
２２、１２２  熱酸化膜（th- Ｓi Ｏ2)
２４  （サイドウォール用）窒化膜
２６、１２６  サイドウォールスペーサ
２８、１２８  ゲート酸化膜
３０、１３０  polyＳi
３２  深いソース、ドレイン領域
３４  浅いソース、ドレイン領域
３６  層間絶縁膜
３８  コンタクトホール
１３２  深いソース、ドレイン領域
１３４  浅いソース、ドレイン領域
１４０  窒化タングステン膜
１４２  タングステン膜
１４４  レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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