(57)【特許請求の範囲】
【請求項１】
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）メモリセルと、
（Ｄ）プレート線、
から成り、
メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１の電極は、選択用トランジスタを介してビット線に接続され、
第２の電極は、プレート線に接続されており、
メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項２】
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されており、
各メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項３】
Ｚ＝１であることを特徴とする請求項１又は請求項２に記載の強誘電体型不揮発性半導体メモリ。
【請求項４】
Ｚ＝０であり、０＜Ｘ＜０．２５を満足することを特徴とする請求項１又は請求項２に記載の強誘電体型不揮発性半導体メモリ。
【請求項５】
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）メモリセルと、
（Ｄ）プレート線、
から成り、
メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１の電極は、選択用トランジスタを介してビット線に接続され、
第２の電極は、プレート線に接続されており、
メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項６】
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されており、
各メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項７】
Ｚ＝１であることを特徴とする請求項５又は請求項６に記載の強誘電体型不揮発性半導体メモリ。
【請求項８】
Ｚ＝０であり、０＜Ｘ＜０．１５を満足することを特徴とする請求項５又は請求項６に記載の強誘電体型不揮発性半導体メモリ。
【請求項９】
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）メモリセルと、
（Ｄ）プレート線、
から成り、
メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１の電極は、選択用トランジスタを介してビット線に接続され、
第２の電極は、プレート線に接続されており、
メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成された強誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）少なくともＢｉ−Ｃａ−（Ｎｂ，Ｔａ）−Ｏを組成として有する種結晶層を形成する工程と、
（ｂ）該種結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有する前駆体層を形成する工程と、
（ｃ）該種結晶層及び該前駆体層に熱処理を施し、該種結晶層と該前駆体層とが分離した状態で形成され、全体として前記Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒から構成された強誘電体層を得る工程、
を具備することを特徴とする強誘電体型不揮発性半導体メモリの製造方法。
【請求項１０】
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されており、
各メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成された強誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）少なくともＢｉ−Ｃａ−（Ｎｂ，Ｔａ）−Ｏを組成として有する種結晶層を形成する工程と、
（ｂ）該種結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有する前駆体層を形成する工程と、
（ｃ）該種結晶層及び該前駆体層に熱処理を施し、該種結晶層と該前駆体層とが分離した状態で形成され、全体として前記Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒から構成された強誘電体層を得る工程、
を具備することを特徴とする強誘電体型不揮発性半導体メモリの製造方法。
【請求項１１】
Ｚ＝１であり、
前記工程（ａ）においては、少なくともＢｉ−Ｃａ−Ｎｂ−Ｏを組成として有する種結晶層を形成し、
前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｎｂ−Ｏを組成として有する前駆体層を形成することを特徴とする請求項９又は請求項１０に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項１２】
Ｚ＝０であり、０＜Ｘ＜０．２５を満足し、
前記工程（ａ）においては、少なくともＢｉ−Ｃａ−Ｔａ−Ｏを組成として有する種結晶層を形成し、
前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｔａ−Ｏを組成として有する前駆体層を形成することを特徴とする請求項９又は請求項１０に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項１３】
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）メモリセルと、
（Ｄ）プレート線、
から成り、
メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１の電極は、選択用トランジスタを介してビット線に接続され、
第２の電極は、プレート線に接続されており、
メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（Ｎｂ，Ｔａ）1+XＯ9結晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成された強誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）少なくともＢｉ−Ｓｒ−（Ｎｂ，Ｔａ）−Ｏを組成として有する種結晶層を形成する工程と、
（ｂ）該種結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有する前駆体層を形成する工程と、
（ｃ）該種結晶層及び該前駆体層に熱処理を施し、該種結晶層と該前駆体層とが分離した状態で形成され、全体として前記Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒から構成された強誘電体層を得る工程、
を具備することを特徴とする強誘電体型不揮発性半導体メモリの製造方法。
【請求項１４】
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されており、
各メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（Ｎｂ，Ｔａ）1+XＯ9結晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成された強誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）少なくともＢｉ−Ｓｒ−（Ｎｂ，Ｔａ）−Ｏを組成として有する種結晶層を形成する工程と、
（ｂ）該種結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有する前駆体層を形成する工程と、
（ｃ）該種結晶層及び該前駆体層に熱処理を施し、該種結晶層と該前駆体層とが分離した状態で形成され、全体として前記Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒から構成された強誘電体層を得る工程、
を具備することを特徴とする強誘電体型不揮発性半導体メモリの製造方法。
【請求項１５】
Ｚ＝１であり、
前記工程（ａ）においては、少なくともＢｉ−Ｓｒ−Ｎｂ−Ｏを組成として有する種結晶層を形成し、
前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｎｂ−Ｏを組成として有する前駆体層を形成することを特徴とする請求項１３又は請求項１４に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項１６】
Ｚ＝０であり、０＜Ｘ＜０．１５を満足し、
前記工程（ａ）においては、少なくともＢｉ−Ｓｒ−Ｔａ−Ｏを組成として有する種結晶層を形成し、
前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｔａ−Ｏを組成として有する前駆体層を形成することを特徴とする請求項１３又は請求項１４に記載の強誘電体型不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体型不揮発性半導体メモリ（所謂ＦＥＲＡＭ）、及び、その製造方法に関する。
【０００２】
【従来の技術】
近年、大容量の強誘電体型不揮発性半導体メモリに関する研究が盛んに行われている。強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する場合がある）は、高速アクセスが可能で、しかも、不揮発性であり、また、小型で低消費電力であり、更には、衝撃にも強く、例えば、ファイルのストレージやレジューム機能を有する各種電子機器、例えば、携帯用コンピュータや携帯電話、ゲーム機の主記憶装置としての利用、あるいは、音声や映像を記録するための記録メディアとしての利用が期待されている。
【０００３】
この不揮発性メモリは、強誘電体薄膜の高速分極反転とその残留分極を利用し、強誘電体層を有するキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、メモリセル（キャパシタ部）と選択用トランジスタ（スイッチング用トランジスタ）とから構成されている。メモリセル（キャパシタ部）は、例えば、下部電極、上部電極、及び、これらの電極間に挟まれた強誘電体層から構成されている。この不揮発性メモリにおけるデータの書き込みや読み出しは、図１４に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は自発分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図１４の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの状態（図１４の「Ａ」参照）の場合を「１」とする。
【０００４】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図１４の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、メモリセル（キャパシタ部）の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読み出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図１４の「Ｄ」の状態となってしまう。即ち、読み出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００５】
現在主流となっている不揮発性メモリの構造及びその動作は、米国特許第４８７３６６４号において、Ｓ．Ｓｈｅｆｆｉｌｅｄらが提案したものである。この不揮発性メモリは、図１５に回路図を示すように、２つの不揮発性メモリセルから構成されている。尚、図１５において、１つの不揮発性メモリを点線で囲った。各不揮発性メモリは、例えば、選択用トランジスタＴＲ11，ＴＲ12、メモリセル（キャパシタ部）ＦＣ11，ＦＣ12から構成されている。
【０００６】
尚、２桁の添字、例えば添字「１１」は、本来、添字「１，１」と表示すべき添字であるが、表示の簡素化のため、２桁の添字で表示する。また、添字「Ｍ」を、例えば複数のメモリセルやプレート線を総括的に表示する場合に使用し、添字「ｍ」を、例えば複数のメモリセルやプレート線を個々に表示する場合に使用し、添字「ｎ」を、例えば選択用トランジスタやメモリユニットを個々に表示する場合に使用する。
【０００７】
そして、それぞれのメモリセルに相補的なデータを書き込むことにより、１ビットを記憶する。図１５において、符号「ＷＬ」はワード線を示し、符号「ＢＬ」はビット線を示し、符号「ＰＬ」はプレート線を意味する。１つの不揮発性メモリに着目すると、ワード線ＷＬ1は、ワード線デコーダ／ドライバＷＤに接続されている。また、ビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。更には、プレート線ＰＬ1は、プレート線デコーダ／ドライバＰＤに接続されている。
【０００８】
このような構造を有する不揮発性メモリにおいて、記憶されたデータを読み出す場合、ワード線ＷＬ1を選択し、更には、プレート線ＰＬ1を駆動すると、相補的なデータが、対となったメモリセル（キャパシタ部）ＦＣ11，ＦＣ12から選択用トランジスタＴＲ11，ＴＲ12を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【０００９】
１つの不揮発性メモリは、ワード線ＷＬ1、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、１つの不揮発性メモリの最小面積は、加工最小寸法をＦとしたとき、８Ｆ2である。従って、このような構造を有する不揮発性メモリの最小面積は８Ｆ2である。
【００１０】
このような構造の不揮発性メモリを大容量化しようとした場合、その実現は加工寸法の微細化に依存するしかない。また、１つの不揮発性メモリを構成するために２つの選択用トランジスタ及び２つのメモリセル（キャパシタ部）が必要とされる。更には、ワード線と同じピッチでプレート線を配設する必要がある。それ故、不揮発性メモリを最小ピッチで配置することは殆ど不可能であり、現実には、１つの不揮発性メモリの占める面積は、８Ｆ2よりも大幅に増加してしまう。
【００１１】
しかも、不揮発性メモリと同等のピッチで、ワード線デコーダ／ドライバＷＤ及びプレート線デコーダ／ドライバＰＤを配設する必要がある。言い換えれば、１つのロー・アドレスを選択するために２つのデコーダ／ドライバが必要とされる。従って、周辺回路のレイアウトが困難となり、しかも、周辺回路の占有面積も大きなものとなる。
【００１２】
不揮発性メモリの面積を縮小する手段の１つが、特開平９−１２１０３２号公報から公知である。図２に等価回路を示すように、この特許公開公報に開示された不揮発性メモリは、１つの選択用トランジスタＴＲ1の一端に並列にそれぞれの一端が接続された複数のメモリセルＭＣ1M（例えば、Ｍ＝４）から構成され、かかるメモリセルと対となったメモリセルも、１つの選択用トランジスタＴＲ2の一端に並列にそれぞれの一端が接続された複数のメモリセルＭＣ2Mから構成されている。選択用トランジスタＴＲ1，ＴＲ2の他端は、それぞれ、ビット線ＢＬ1，ＢＬ2に接続されている。対となったビット線ＢＬ1，ＢＬ2は、センスアンプＳＡに接続されている。また、メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）の他端はプレート線ＰＬmに接続されており、プレート線ＰＬmはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。
【００１３】
そして、対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬを選択し、プレート線ＰＬk（ｍ≠ｋ）には（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ1m，ＭＣ2mから選択用トランジスタＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。
【００１４】
対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2は、ワード線ＷＬ、及び、対となったビット線ＢＬ1，ＢＬ2によって囲まれた領域を占めている。従って、仮に、ワード線及びビット線が最短ピッチで配置されるとすると、対となった不揮発性メモリにおける一対の選択用トランジスタＴＲ1及びＴＲ2の最小面積は、８Ｆ2である。しかしながら、一対の選択用トランジスタＴＲ1，ＴＲ2を、Ｍ組の対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）で共有するが故に、１ビット当たりの選択用トランジスタＴＲ1，ＴＲ2の数が少なくて済み、また、ワード線ＷＬの配置も緩やかなので、不揮発性メモリの縮小化を図り易い。しかも、周辺回路についても、１本のワード線デコーダ／ドライバＷＤとＭ本のプレート線デコーダ／ドライバＰＤでＭビットを選択することができる。従って、このような構成を採用することで、セル面積が８Ｆ2に近いレイアウトを実現可能であり、ＤＲＡＭ並のチップサイズを実現することができる。
【００１５】
特開平９−１２１０３２号公報に開示された不揮発性メモリにおいては、例えば、対となったメモリセルＭＣ11，ＭＣ21において、メモリセルＭＣ11にデータ「１」を書き込む場合、プレート線ＰＬ1をグランドレベル（０ボルト）とし、ビット線ＢＬ1をＶccとすることによって、強誘電体層を分極させるが、このとき、メモリセルＭＣ21にデータ「０」を保持しておくために、ビット線ＢＬ2をグランドレベル（０ボルト）とする必要がある。
【００１６】
一方、非選択のプレート線ＰＬk（ｋ＝２，３，４）に接続されたメモリセルＭＣ1k，ＭＣ2k（ｋ＝２，３，４）に記憶されたデータの破壊を防止するために、非選択のプレート線ＰＬk（ｋ＝２，３，４）を、例えば、ビット線ＢＬ1，ＢＬ2の中間の電圧である（１／２）Ｖccに固定し、非選択のメモリセルＭＣ1k，ＭＣ2kを構成する強誘電体層に加わる電界を緩和する。即ち、非選択のメモリセルＭＣ1k，ＭＣ2kには、（１／２）Ｖccのディスターブが加わる。ここで、ディスターブとは、非選択のメモリセルを構成する強誘電体層に対して、分極が反転する方向に、即ち、保存されていたデータが劣化若しくは破壊される方向に、電界が加わる現象を指す。
【００１７】
ところで、強誘電体層を構成する強誘電体材料は、本質的な物性として、反転電圧が負の温度特性を有する。そして、ビスマス（Ｂｉ）を含む層状構造を有する強誘電体材料の自発分極Ｐr、抗電界Ｅcの温度依存性は、ランダウの現象論に従うことが知られている。即ち、以下の式（１）及び式（２）の関係が成り立つ。ここで、ａ、ｂは定数であり、Ｔは不揮発性メモリの動作温度であり、Ｔcは強誘電体−常誘電体相転移温度（以下、相転移温度と呼ぶ）である。
【００１８】
［数１］
Ｐr2  ＝ａ（Ｔ−Ｔc）    （１）
Ｅc2/3＝ｂ（Ｔ−Ｔc）    （２）
【００１９】
不揮発性メモリの動作信頼性の向上を図るためには、強誘電体材料の特性の温度安定性の確保が不可欠である。即ち、不揮発性メモリを高温まで安定して動作させるためには、抗電界Ｅcの温度依存性が限りなくゼロに近いことが望ましい。抗電界Ｅcの温度依存性が大きい場合、非選択のメモリセルにディスターブが加わったとき、非選択のメモリセルに記憶されていたデータが破壊される虞がある。
【００２０】
通常のメモリ素子の設計基準に照らし、例えば、８０゜Ｃでの抗電界Ｅcの値が、２０゜Ｃでの抗電界Ｅcの値の９０％となるような強誘電体材料の相転移温度Ｔcの値は８００゜Ｃである。即ち、
Ｐr（８０゜Ｃ）／Ｐr（２５゜Ｃ）
＝［（８０−８００）／（２５−８００）］1/2
≒０．９６
であり、
Ｅc（８０゜Ｃ）／Ｅc（２５゜Ｃ）
＝［（８０−８００）／（２５−８００）］3/2
≒０．９０
となる。
【００２１】
【発明が解決しようとする課題】
層状構造を有する強誘電体材料であって、相転移温度Ｔcの値が８００゜Ｃ以上のものとして、Ｂｉ3ＴｉＮｂＯ9（ＢＴＮと呼ぶ。Ｔcは１２１３Ｋである）や、Ｂｉ3ＴｉＴａＯ9（ＢＴＴと呼ぶ。Ｔcは１１４３Ｋである）が知られている。
【００２２】
しかしながら、これらの材料は、ｃ軸方向には自発分極が構造的に発生しない。実際に、ＢＴＮ薄膜やＢＴＴ薄膜を、前駆体物質から熱処理によって結晶を析出させるといった過程を経て下部電極上に形成すると、前駆体物質中のＢｉの割合が高いが故に、下部電極の殆どの部分にｃ軸に配向したＢＴＮ結晶やＢＴＴ結晶が析出する。その結果、ＢＴＮ薄膜やＢＴＴ薄膜が有する強誘電特性を具現化することができず、このことが、ＢＴＮ薄膜やＢＴＴ薄膜を用いた不揮発性メモリの実現の上で大きな障害となっている。
【００２３】
従って、本発明の目的は、高い温度安定性を有する強誘電体材料から構成された強誘電体型不揮発性半導体メモリ、及び、その製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）メモリセルと、
（Ｄ）プレート線、
から成り、
メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１の電極は、選択用トランジスタを介してビット線に接続され、
第２の電極は、プレート線に接続されており、
メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていることを特徴とする。
【００２５】
上記の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されており、
各メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていることを特徴とする。
【００２６】
本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリにあっては、Ｚ＝１（即ち、Ｂｉ3-X+dＣａX-dＴｉ1-XＮｂ1+XＯ9）である構成とすることができ、あるいは又、Ｚ＝０（即ち、Ｂｉ3-X+dＣａX-dＴｉ1-XＴａ1+XＯ9）であり、且つ、０＜Ｘ＜０．２５を満足する構成とすることができる。
【００２７】
上記の目的を達成するための本発明の第３の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）メモリセルと、
（Ｄ）Ｍ本のプレート線、
から成り、
メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１の電極は、選択用トランジスタを介してビット線に接続され、
第２の電極は、プレート線に接続されており、
メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていることを特徴とする。
【００２８】
上記の目的を達成するための本発明の第４の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されており、
各メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されていることを特徴とする。
【００２９】
本発明の第３の態様若しくは第４の態様に係る強誘電体型不揮発性半導体メモリにあっては、Ｚ＝１（即ち、Ｂｉ3-X+dＳｒX-dＴｉ1-XＮｂ1+XＯ9）である構成とすることができ、あるいは又、Ｚ＝０（即ち、Ｂｉ3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9）であり、且つ、０＜Ｘ＜０．１５を満足する構成とすることができる。
【００３０】
上記の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法は、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）メモリセルと、
（Ｄ）プレート線、
から成り、
メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１の電極は、選択用トランジスタを介してビット線に接続され、
第２の電極は、プレート線に接続されており、
メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成された強誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）少なくともＢｉ−Ｃａ−（Ｎｂ，Ｔａ）−Ｏを組成として有する種結晶層を形成する工程と、
（ｂ）該種結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有する前駆体層を形成する工程と、
（ｃ）該種結晶層及び該前駆体層に熱処理を施し、強誘電体層を得る工程、
を具備することを特徴とする。
【００３１】
上記の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法は、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されており、
各メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成された強誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）少なくともＢｉ−Ｃａ−（Ｎｂ，Ｔａ）−Ｏを組成として有する種結晶層を形成する工程と、
（ｂ）該種結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有する前駆体層を形成する工程と、
（ｃ）該種結晶層及び該前駆体層に熱処理を施し、強誘電体層を得る工程、
を具備することを特徴とする。
【００３２】
尚、本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法において、０＜Ｚ＜１の場合、種結晶層の組成は、化学量論的組成の場合、Ｂｉ2Ｃａ（ＮｂZ，Ｔａ1-Z）2Ｏ9であり、Ｂｉ過剰Ｃａ欠損の組成の場合、Ｂｉ2+YＣａ1-Y（ＮｂZ，Ｔａ1-Z）2Ｏ9であり、Ｂｉ過剰Ｃａ欠損Ｔｉ添加の組成の場合、Ｂｉ2+YＣａ1-YＴｉu（ＮｂZ，Ｔａ1-Z）2-uＯ9である。
【００３３】
本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、Ｚ＝１（即ち、Ｂｉ3-X+dＣａX-dＴｉ1-XＮｂ1+XＯ9）であり、前記工程（ａ）においては、少なくともＢｉ−Ｃａ−Ｎｂ−Ｏを組成として有する種結晶層を形成し、前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｎｂ−Ｏを組成として有する前駆体層を形成する構成とすることができる。尚、この場合、種結晶層の組成は、化学量論的組成の場合、Ｂｉ2ＣａＮｂ2Ｏ9であり、Ｂｉ過剰Ｃａ欠損の組成の場合、Ｂｉ2+YＣａ1-YＮｂ2Ｏ9であり、Ｂｉ過剰Ｃａ欠損Ｔｉ添加の組成の場合、Ｂｉ2+YＣａ1-YＴｉuＮｂ2-uＯ9である。更には、前駆体層の組成は、Ｂｉ3ＴｉＮｂＯ9である。あるいは又、Ｚ＝０（即ち、Ｂｉ3-X+dＣａX-dＴｉ1-XＴａ1+XＯ9）であり、０＜Ｘ＜０．２５を満足し、前記工程（ａ）においては、少なくともＢｉ−Ｃａ−Ｔａ−Ｏを組成として有する種結晶層を形成し、前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｔａ−Ｏを組成として有する前駆体層を形成する構成とすることができる。尚、この場合、種結晶層の組成は、化学量論的組成の場合、Ｂｉ2ＣａＴａ2Ｏ9であり、Ｂｉ過剰Ｃａ欠損の組成の場合、Ｂｉ2+YＣａ1-YＴａ2Ｏ9であり、Ｂｉ過剰Ｃａ欠損Ｔｉ添加の組成の場合、Ｂｉ2+YＣａ1-YＴｉYＴａ2-YＯ9である。更には、前駆体層の組成は、Ｂｉ3ＴｉＴａＯ9である。
【００３４】
上記の目的を達成するための本発明の第３の態様に係る強誘電体型不揮発性半導体メモリの製造方法は、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）メモリセルと、
（Ｄ）プレート線、
から成り、
メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
第１の電極は、選択用トランジスタを介してビット線に接続され、
第２の電極は、プレート線に接続されており、
メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（Ｎｂ，Ｔａ）1+XＯ9結晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成された強誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）少なくともＢｉ−Ｓｒ−（Ｎｂ，Ｔａ）−Ｏを組成として有する種結晶層を形成する工程と、
（ｂ）該種結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有する前駆体層を形成する工程と、
（ｃ）該種結晶層及び該前駆体層に熱処理を施し、強誘電体層を得る工程、
を具備することを特徴とする。
【００３５】
上記の目的を達成するための本発明の第４の態様に係る強誘電体型不揮発性半導体メモリの製造方法は、
（Ａ）ビット線と、
（Ｂ）選択用トランジスタと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極は、選択用トランジスタを介してビット線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されており、
各メモリセルを構成する強誘電体層は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（Ｎｂ，Ｔａ）1+XＯ9結晶粒（但し、０＜Ｘ＜０．３，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成された強誘電体型不揮発性半導体メモリの製造方法であって、
（ａ）少なくともＢｉ−Ｓｒ−（Ｎｂ，Ｔａ）−Ｏを組成として有する種結晶層を形成する工程と、
（ｂ）該種結晶層上に、Ｂｉ−Ｔｉ−（Ｎｂ，Ｔａ）−Ｏを組成として有する前駆体層を形成する工程と、
（ｃ）該種結晶層及び該前駆体層に熱処理を施し、強誘電体層を得る工程、
を具備することを特徴とする。
【００３６】
尚、本発明の第３の態様若しくは第４の態様に係る強誘電体型不揮発性半導体メモリの製造方法において、０＜Ｚ＜１の場合、種結晶層の組成は、化学量論的組成の場合、Ｂｉ2Ｓｒ（ＮｂZ，Ｔａ1-Z）2Ｏ9であり、Ｂｉ過剰Ｓｒ欠損の組成の場合、Ｂｉ2+YＳｒ1-Y（ＮｂZ，Ｔａ1-Z）2Ｏ9であり、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成の場合、Ｂｉ2+YＳｒ1-YＴｉY（ＮｂZ，Ｔａ1-Z）2-YＯ9である。
【００３７】
本発明の第３の態様若しくは第４の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、Ｚ＝１（即ち、Ｂｉ3-X+dＳｒX-dＴｉ1-XＮｂ1+XＯ9）であり、前記工程（ａ）においては、少なくともＢｉ−Ｓｒ−Ｎｂ−Ｏを組成として有する種結晶層を形成し、前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｎｂ−Ｏを組成として有する前駆体層を形成する構成とすることができる。尚、この場合、種結晶層の組成は、化学量論的組成の場合、Ｂｉ2ＳｒＮｂ2Ｏ9であり、Ｂｉ過剰Ｓｒ欠損の組成の場合、Ｂｉ2+YＳｒ1-YＮｂ2Ｏ9であり、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成の場合、Ｂｉ2+YＳｒ1-YＴｉYＮｂ2-YＯ9である。更には、前駆体層の組成は、Ｂｉ3ＴｉＮｂＯ9である。あるいは又、Ｚ＝０（即ち、Ｂｉ3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9）であり、０＜Ｘ＜０．１５を満足し、前記工程（ａ）においては、少なくともＢｉ−Ｓｒ−Ｔａ−Ｏを組成として有する種結晶層を形成し、前記工程（ｂ）においては、Ｂｉ−Ｔｉ−Ｔａ−Ｏを組成として有する前駆体層を形成する構成とすることができる。尚、この場合、種結晶層の組成は、化学量論的組成の場合、Ｂｉ2ＳｒＴａ2Ｏ9であり、Ｂｉ過剰Ｓｒ欠損の組成の場合、Ｂｉ2+YＳｒ1-YＴａ2Ｏ9であり、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成の場合、Ｂｉ2+YＳｒ1-YＴｉuＴａ2-uＯ9である。更には、前駆体層の組成は、Ｂｉ3ＴｉＴａＯ9である。
【００３８】
本発明の第１の態様〜第４の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）においては、これらに規定された結晶粒の他に、強誘電体型不揮発性半導体メモリの特性上、問題とはならない程度の他の組成（例えば、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物等）が含まれていてもよく、例えば、これらに規定された結晶粒を主たる結晶粒として９５％以上含んでいることが好ましい。
【００３９】
本発明における強誘電体層の組成（平均元素組成）は、最終的な強誘電体層の膜厚、種結晶層の組成、膜厚、前駆体層の組成、膜厚によって制御することができる。
【００４０】
即ち、本発明において、「Ｘ」の値は、種結晶層の膜厚と前駆体層の膜厚から予め予想できる値である。厳密には、質量比からモル比を求めて計算することで求めることができるが、実際には、例えば、蛍光Ｘ線分析によって強誘電体層の組成を分析すればよい。また、「ｄ」の値は、ＢｉとＣａあるいはＢｉとＳｒの置換量を示す値である。「ｄ」の値は、近似的には、種結晶層の組成、種結晶層の膜厚と前駆体層の膜厚の比に基づき予想することができる。即ち、前駆体層の膜厚／種結晶層の膜厚の値を（１−Ｘ）／Ｘとすれば、ｄ＝Ｘ・Ｙとなる。
【００４１】
本発明においては、強誘電体層の下に第１の電極を形成し、強誘電体層の上に第２の電極を形成する構成（即ち、第１の電極は、種結晶層形成のための下地層に相当し、且つ、下部電極に相当し、第２の電極は上部電極に相当する）とすることもできるし、強誘電体層の上に第１の電極を形成し、強誘電体層の下に第２の電極を形成する構成（即ち、第１の電極は上部電極に相当し、第２の電極は、種結晶層形成のための下地層に相当し、且つ、下部電極に相当する）とすることもできる。プレート線は、第２の電極から延在している構成とすることもできるし、第２の電極とは別途に形成され、第２の電極と接続された構成とすることもできる。後者の場合、プレート線を構成する配線材料として、例えばアルミニウムやアルミニウム系合金を例示することができる。
【００４２】
第１の電極が共通である構造として、例えば、第１の電極が下部電極に相当する場合、具体的には、ストライプ状の第１の電極を形成し、かかるストライプ状の第１の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第１の電極と強誘電体層と第２の電極の重複領域がメモリセルに相当する。第１の電極が共通である構造として、その他、第１の電極の所定の領域に、それぞれの強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造、あるいは又、配線層の所定の表面領域に、それぞれの第１の電極が形成され、かかるそれぞれの第１の電極上に強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。
【００４３】
強誘電体層を得るためには、強誘電体薄膜（熱処理を施された種結晶層及び前駆体層）を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ゾル−ゲル法、ＭＯＣＶＤ法、パルスレーザアブレーション法、スパッタ法といった強誘電体薄膜を構成する材料に適宜適した方法にて行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００４４】
本発明において、第１の電極及び第２の電極を構成する材料として、例えば、Ｉｒ、ＩｒＯ2-x、ＩｒＯ2-x／Ｉｒ、Ｉｒ／ＩｒＯ2-x、ＳｒＩｒＯ3、Ｒｕ、ＲｕＯ2-x、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-x、Ｐｔ／ＲｕＯ2-x、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、ｘの値は、０≦ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が上層を構成し、「／」の後ろに記載された材料が下層を構成する。第１の電極と第２の電極は、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。第１の電極あるいは第２の電極を形成するためには、第１の電極材料層あるいは第２の電極材料層を形成した後の工程において、第１の電極材料層あるいは第２の電極材料層をパターニングすればよい。第１の電極材料層あるいは第２の電極材料層の形成は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった第１の電極材料層や第２の電極材料層を構成する材料に適宜適した方法にて行うことができる。また、第１の電極材料層や第２の電極材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００４５】
本発明においては、半導体基板あるいは半導体層に形成された選択用トランジスタの例えば上方に絶縁層を介してメモリセルあるいはメモリユニットが形成されている。ここで、絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
【００４６】
選択用トランジスタ（スイッチング用トランジスタ）や後述する各種のトランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。ビット線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。第１の電極と選択用トランジスタとの電気的な接続は、第１の電極と選択用トランジスタとの間に形成された絶縁層に設けられた接続孔（コンタクトホール）を介して、あるいは又、かかる絶縁層に設けられた接続孔（コンタクトホール）及び絶縁層上に形成された配線層を介して行うことができる。
【００４７】
前駆体層の結晶化によって強誘電体層を形成する場合、形成された強誘電体層の特性は、例えば下地層に相当する第１の電極と前駆体層との間に形成される種結晶層の性質に強く影響される。本発明の強誘電体型不揮発性半導体メモリの製造方法にあっては、所定の種結晶層を形成するが、この種結晶層のＢｉ含有率を低下させているが故に、強誘電体結晶の微細な粒（結晶核）を、無配向に、あるいは、ｃ軸からずれた配向［（１１５）配向や（１０３）配向等］に分散した状態で種結晶層中に析出させることができる。従って、所定の前駆体層を種結晶層上に形成した後、これらの種結晶層及び前駆体層に熱処理を施し、強誘電体層を得たとき、強誘電体層を構成する結晶はｃ軸からずれた配向状態となり、あるいは又、ランダムに配向された状態となり、強誘電特性を具現化することができる。
【００４８】
しかも、本発明の強誘電体型不揮発性半導体メモリにあっては、強誘電体層の組成を規定することによって、相転移温度Ｔcの値を８００゜Ｃ以上とすることができる結果、高い温度安定性を得ることができる。尚、Ｂｉ3ＴｉＮｂＯ9、Ｂｉ3ＴｉＴａＯ9、Ｂｉ2ＣａＮｂ2Ｏ9、Ｂｉ2ＣａＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｂｉ2ＳｒＴａ2Ｏ9のそれぞれの相転移温度Ｔcの値（出典は、N. Jona and G. Shirane, "Ferroelectric Crystals", Pergamon, London (1962), pp241）、並びに、Ｂｉ3-XＣａXＴｉ1-XＮｂ1+XＯ9、Ｂｉ3-XＳｒXＴｉ1-XＮｂ1+XＯ9、Ｂｉ3-XＣａXＴｉ1-XＴａ1+XＯ9及びＢｉ3-XＳｒXＴｉ1-XＴａ1+XＯ9の相転移温度Ｔcの値を直線で近似した値のグラフを、図１３に示す。
【００４９】
【実施例】
以下、図面を参照して、好ましい実施例に基づき本発明を説明する。
【００５０】
（実施例１）
実施例１は、本発明の第１の態様及び第２の態様に係る強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）、及び、その製造方法に関する。この不揮発性メモリの模式的な一部断面図を図１に示し、回路図を図２に示す。尚、図２の回路図においては、２つの不揮発性メモリＭn（ｎ＝１，２）を示すが、これらの不揮発性メモリは同じ回路、同じ構造を有しており、図１の紙面垂直方向に並んで設けられている。以下の説明においては、不揮発性メモリＭ1についての説明を行う。尚、図１においては、選択用トランジスタＴＲ1及びメモリセルＭＣ1mと、ビット線ＢＬ1の延在する方向に隣接する選択用トランジスタＴＲ’1及びメモリセルＭＣ’1mの一部分を併せて図示した。ビット線ＢＬ1の延在する方向に隣接するメモリセルＭＣ1m，ＭＣ’1m・・・におけるビット線ＢＬ1は共通化されている。ここで、実施例１の不揮発性メモリは、強誘電体層の構成を除き、実質的に、特開平９−１２１０３２号公報に開示された不揮発性メモリの回路と同じ構成を有する。
【００５１】
この不揮発性メモリは、ビット線ＢＬと、選択用トランジスタＴＲと、メモリセルＭＣと、プレート線ＰＬから成り、メモリセルＭＣは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、第１の電極２１は選択用トランジスタＴＲを介してビット線ＢＬに接続され、第２の電極２３はプレート線ＰＬに接続されている。
【００５２】
あるいは又、
（Ａ）ビット線ＢＬn（ｎ＝１，２）と、
（Ｂ）選択用トランジスタＴＲnと、
（Ｃ）Ｍ個（但し、Ｍ≧２）のメモリセルＭＣnMから構成されたメモリユニットＭＵnと、
（Ｄ）Ｍ本のプレート線ＰＬM、
から成り、
各メモリセルＭＣnm（ｍ＝１，２・・・Ｍ）は、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、
メモリユニットＭＵnにおいて、メモリセルＭＣnmの第１の電極２１は共通であり、該共通の第１の電極２１（共通ノードＣＮnと呼ぶ）は、選択用トランジスタＴＲnを介してビット線ＢＬnに接続され、
メモリユニットＭＵnにおいて、第ｍ番目（但し、ｍ＝１，２・・・Ｍ）のメモリセルＭＣnmの第２の電極２３は、第ｍ番目のプレート線ＰＬmに接続されている。
【００５３】
そして、ビット線ＢＬnは、センスアンプＳＡに接続されている。また、プレート線ＰＬmはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬは、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬは、図１の紙面垂直方向に延びている。また、不揮発性メモリＭ1を構成するメモリセルＭＣ1mの第２の電極２３は、図１の紙面垂直方向に隣接する不揮発性メモリＭ2を構成するメモリセルＭＣ2mの第２の電極と共通であり、プレート線ＰＬmを兼ねている。更には、ワード線ＷＬは、不揮発性メモリＭ1を構成する選択用トランジスタＴＲ1と、図１の紙面垂直方向に隣接する不揮発性メモリＭ2を構成する選択用トランジスタＴＲ2とで共通である。
【００５４】
メモリセルＭＣnm（あるいはＭＣ）を構成する強誘電体層２２は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9結晶粒（但し、０＜Ｘ＜０．４５，０≦ｄ＜０．１，Ｘ−ｄ＞０，０≦Ｚ≦１）から構成されている。具体的には、実施例１において、Ｘの値は０．１２であり、ｄの値は０であり、Ｚの値は１である。即ち、Ｂｉ3-XＣａXＴｉ1-XＮｂ1+XＯ9（但し、Ｘ＝０．１２）である。
【００５５】
対となったメモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２・・・Ｍ）に相補的なデータが記憶される。例えば、メモリセルＭＣ1m，ＭＣ2m（ここで、ｍは１，２，３，４のいずれか）に記憶されたデータを読み出す場合、ワード線ＷＬを選択し、プレート線ＰＬk（ｍ≠ｋ）には（１／２）Ｖccの電圧を印加した状態で、プレート線ＰＬmを駆動する。ここで、Ｖccは、例えば、電源電圧である。これによって、相補的なデータが、対となったメモリセルＭＣ1m，ＭＣ2mから選択用トランジスタＴＲ1，ＴＲ2を介して対となったビット線ＢＬ1，ＢＬ2に電圧（ビット線電位）として現れる。そして、かかる対となったビット線ＢＬ1，ＢＬ2の電圧（ビット線電位）を、センスアンプＳＡで検出する。尚、かかる対となったビット線ＢＬ1，ＢＬ2の一方に参照電圧を印加することによって、メモリセルＭＣ1m，ＭＣ2mのそれぞれからデータを読み出すこともできる。このような構成を採用する場合の回路図は、図５を参照のこと。即ち、各メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２，３，４）のそれぞれに１ビットがデータとして記憶され、あるいは又、対となったメモリセルＭＣ1m，ＭＣ2mに相補的なデータが１ビットとして記憶される。実際の不揮発性メモリにおいては、この８ビットあるいは４ビットを記憶するメモリユニットの集合がアクセス単位ユニットとしてアレイ状に配設されている。尚、Ｍの値は４に限定されない。Ｍの値は、Ｍ≧２を満足すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。
【００５６】
以下、実施例１の不揮発性メモリの製造方法を説明する。
【００５７】
尚、以下の各種の実施例においては、有機金属分解塗布材料を用いるが、ビスマス（Ｂｉ）のソースとして、ＢｉＯ1.5に換算したときのモル濃度が０．５モル／リッターの材料（この材料を、Ｂｉ原料と呼ぶ）を使用し、カルシウム（Ｃａ）のソースとして、ＣａＯ1.5に換算したときのモル濃度が０．５モル／リッターの材料（この材料を、Ｃａ原料と呼ぶ）を使用し、ストロンチウム（Ｓｒ）のソースとして、ＳｒＯ1.5に換算したときのモル濃度が０．５モル／リッターの材料（この材料を、Ｓｒ原料と呼ぶ）を使用し、チタン（Ｔｉ）のソースとして、ＴｉＯ2に換算したときのモル濃度が０．５モル／リッターの材料（この材料を、Ｔｉ原料と呼ぶ）を使用し、ニオブ（Ｎｂ）のソースとして、ＮｂＯ2.5に換算したときのモル濃度が０．５モル／リッターの材料（この材料を、Ｎｂ原料と呼ぶ）を使用し、タンタル（Ｔａ）のソースとして、ＴａＯ2.5に換算したときのモル濃度が０．５モル／リッターの材料（この材料を、Ｔａ原料と呼ぶ）を使用した。
【００５８】
［工程−１００］
先ず、不揮発性メモリにおける選択用トランジスタとして機能するＭＯＳ型トランジスタを半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線を兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール（図示せず）を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１４を形成する。
【００５９】
［工程−１１０］
次いで、ＳｉＯ2から成る下層絶縁層をＣＶＤ法にて形成した後、一方のソース／ドレイン領域１４の上方の下層絶縁層に開口部をＲＩＥ法にて形成する。そして、かかる開口部内を含む下層絶縁層上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。これによって、コンタクトプラグ１５が形成される。次に、下層絶縁層上のポリシリコン層をパターニングすることによって、ビット線ＢＬを形成する。その後、ＢＰＳＧから成る上層絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械的に研磨し、上層絶縁層を平坦化することが望ましい。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層１６と呼ぶ。
【００６０】
［工程−１２０］
次に、他方のソース／ドレイン領域１４の上方の絶縁層１６に開口部１７をＲＩＥ法にて形成した後、かかる開口部１７内を、不純物をドーピングしたポリシリコンで埋め込み、接続孔（コンタクトプラグ）１８を完成させる。ビット線ＢＬは、下層絶縁層上を、図の左右方向に接続孔１８と接触しないように延びている。
【００６１】
尚、接続孔１８は、絶縁層１６に形成された開口部１７内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドから成る金属配線材料を埋め込むことによって形成することもできる。接続孔１８の頂面は絶縁層１６の表面と略同じ平面に存在していてもよいし、接続孔１８の頂部が絶縁層１６の表面に延在していてもよい。タングステンにて開口部１７を埋め込み、接続孔１８を形成する条件を、以下の表１に例示する。尚、タングステンにて開口部１７を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部１７内を含む絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。
【００６２】
［表１］
Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件
プロセスガス：Ａｒ＝３５sccm
圧力        ：０．５２Ｐａ
ＲＦパワー  ：２ｋＷ
基板の加熱  ：無し
ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件
プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm
圧力        ：１．０Ｐａ
ＲＦパワー  ：６ｋＷ
基板の加熱  ：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm
圧力    ：１０．７ｋＰａ
形成温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス  ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm
圧力      ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス  ：Ａｒ／Ｃｌ2＝７５／５sccm
圧力      ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【００６３】
［工程−１３０］
次に、絶縁層１６上に、窒化チタン（ＴｉＮ）から成る密着層２０を形成することが望ましい。そして、密着層２０上にＩｒＯ2／Ｉｒから成る第１の電極（下部電極）２１を構成する第１の電極材料層を、例えばスパッタ法にて形成し、第１の電極材料層及び密着層２０をフォトリソグラフィ技術及びドライエッチング技術に基づきパターニングすることによって、ストライプ状の第１の電極２１を得ることができる。第１の電極２１は、下からＩｒ、ＩｒＯ2の積層構造を有する。その後、全面に、ＣＶＤ法にてＳｉＯ2膜あるいはＳｉＯ2／ＴｉＯ2膜（図示せず）を形成し、ＣＭＰ法にてこの膜を平坦化して、第１の電極２１の間がこの膜によって埋め込まれた状態（所謂ダマシン構造）を得ることができる。ＣＭＰ法においては、アルミナを含むスラリーを研磨剤として用いればよい。
【００６４】
尚、絶縁層１６上に例えばＳｉＮ膜を形成し、次いで、第１の電極を形成すべき部分のＳｉＮ膜を選択的に除去した後、ＳｉＮ膜及び露出した絶縁層１６上に密着層、第１の電極材料層を形成し、その後、ＣＭＰ法にてＳｉＮ膜上の第１の電極材料層及び密着層を除去することによって、所謂ダマシン構造を有する第１の電極を形成することもできる。
【００６５】
［工程−１４０］
次に、Ｂｉ−Ｃａ−Ｎｂ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｃａ原料／Ｎｂ原料／溶媒（トルエン）を表５に示す割合で混合した溶液を調製しておき、以下の表２に例示するスピン・オン法にて、全面に種結晶層を形成する。
【００６６】
［表２］
スピン・オン：５００ｒｐｍで１０秒、次いで、２０００ｒｐｍで２０秒
乾燥        ：１２０゜Ｃ、３０分
仮焼成      ：酸素ガス雰囲気中、３００゜Ｃ、３０分
【００６７】
その後、酸素気流中でのＲＴＡ（Rapid Thermal Annealing）処理を施し、微小な結晶粒から成る種結晶層（厚さ：約４０ｎｍ）を形成する。結晶粒は、主に、層状構造を有するＢｉ2ＣａＮｂ2Ｏ9から成る。ＲＴＡ処理における昇温速度を充分に早くすれば（例えば１００゜Ｃ／秒以上）、結晶粒は特定の配向を示さない。ＲＴＡ処理の条件を以下の表３に例示する。
【００６８】
［表３］
予備加熱温度：２２５゜Ｃ
昇温速度    ：１４０゜Ｃ／秒
保持温度    ：７００゜Ｃ
保持時間    ：３０秒
酸素流量    ：３リッター／分
【００６９】
［工程−１５０］
次いで、種結晶層上に、Ｂｉ−Ｔｉ−Ｎｂ−Ｏを組成として有する前駆体層（具体的には、Ｂｉ3ＴｉＮｂＯ9）を形成する。具体的には、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒（トルエン）を表７に示す割合で混合した溶液を調製しておき、以下の表４に例示するスピン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する。ＲＴＯ処理における昇温速度を充分に早くし、温度を６５０゜Ｃ以上とすれば、結晶粒は特定の配向を示さない。
【００７０】
［表４］
スピン・オン：５００ｒｐｍで１０秒、次いで、２０００ｒｐｍで２０秒
乾燥        ：１２０゜Ｃ、３０分
仮焼成      ：酸素ガス雰囲気中、４００゜Ｃ、３０分
ＲＴＯ処理  ：酸素ガス雰囲気中、６５０〜７００゜Ｃ、３０秒
【００７１】
［工程−１６０］
その後、種結晶層及び前駆体層に、酸素気流中で６５０〜７００゜Ｃ、１時間の熱処理を施し、結晶化、均質化を促し、結晶グレインの成長を促進して、強誘電体層２２を得る。尚、場合によっては、［工程−１５０］におけるＲＴＯ処理にて、強誘電体層２２を得ることもできる。
【００７２】
［工程−１７０］
次に、不要な強誘電体層２２の部分をＲＩＥ法にて除去し、第２の電極２３を形成する。第２の電極２３は、例えば、Ｉｒ、あるいは、下からＩｒＯ2、Ｉｒの積層構造を有する。第２の電極２３は、例えば、ＲＦスパッタ法及びＲＩＥ法にて形成することができる。尚、エッチングによって、強誘電体層２２にダメージが加わる場合には、ダメージ回復に必要とされる温度にて、ダメージ回復アニール処理を行えばよい。その後、絶縁膜２６Ａの形成を行う。
【００７３】
尚、各第２の電極２３はプレート線を兼ねていなくともよい。この場合には、絶縁膜２６Ａの形成完了後、第２の電極２３を接続孔によって接続し、併せて、絶縁膜２６Ａ上に、かかる接続孔と接続したプレート線を形成すればよい。
【００７４】
（実施例２）
実施例２は実施例１の変形である。実施例１においては、種結晶層の組成を、化学量論的組成、即ち、Ｂｉ2ＣａＮｂ2Ｏ9とした。一方、実施例２においては、種結晶層の組成を、Ｂｉ過剰Ｃａ欠損の組成、即ち、Ｂｉ2+YＣａ1-YＮｂ2Ｏ9（但し、Ｙ＝０．２）とした。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-XＮｂ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０４２）である。
【００７５】
実施例２の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｃａ−Ｎｂ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｃａ原料／Ｎｂ原料／溶媒（トルエン）を表５に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒（トルエン）を表７に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【００７６】
（実施例３）
実施例３も実施例１の変形である。実施例３においては、種結晶層の組成を、Ｂｉ過剰Ｃａ欠損Ｔｉ添加の組成、即ちＢｉ2+YＣａ1-YＴｉYＮｂ2-YＯ9（但し、Ｙ＝０．２）とした。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-XＮｂ1+XＯ9（但し、Ｘ＝０．２４、ｄ＝０）である。尚、種結晶層の組成をＢｉ過剰Ｃａ欠損Ｔｉ添加の組成とすることによって、種結晶層の厚さの選択幅を広げることが可能となり、しかも、種結晶層の形成時、一層配向性の無い結晶粒の分布を得ることができる。但し、「Ｙ」の値が高すぎると、ｃ軸配向の結晶粒の割合が増すことになり、注意が必要である。「Ｙ」の値の上限は、０．４程度とすることが望ましい。
【００７７】
実施例３の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｃａ−Ｔｉ−Ｎｂ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｃａ原料／Ｔｉ原料／Ｎｂ原料／溶媒（トルエン）を表５に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約６０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒（トルエン）を表７に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を２回繰り返し、全面に合計厚さ約１４０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【００７８】
（実施例４）
実施例４も実施例１の変形である。実施例４においては、種結晶層の組成を、化学量論的組成であるＢｉ2ＣａＴａ2Ｏ9とした。更には、前駆体層の組成は、Ｂｉ3ＴｉＴａＯ9である。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０）である。
【００７９】
実施例４の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｃａ−Ｔａ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｃａ原料／Ｔａ原料／溶媒（トルエン）を表５に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒（トルエン）を表７に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【００８０】
（実施例５）
実施例５は実施例４の変形である。実施例４においては、種結晶層の組成を、化学量論的組成、即ち、Ｂｉ2ＣａＴａ2Ｏ9とした。一方、実施例５においては、種結晶層の組成を、Ｂｉ過剰Ｃａ欠損の組成、即ち、Ｂｉ2+YＣａ1-YＴａ2Ｏ9（但し、Ｙ＝０．２）とした。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０４２）である。
【００８１】
実施例５の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｃａ−Ｔａ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｃａ原料／Ｔａ原料／溶媒（トルエン）を表５に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒（トルエン）を表７に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【００８２】
（実施例６）
実施例６も実施例３の変形である。実施例６においては、種結晶層の組成を、Ｂｉ過剰Ｃａ欠損Ｔｉ添加の組成、即ちＢｉ2+YＣａ1-YＴｉYＴａ2-YＯ9（但し、Ｙ＝０．２）とした。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２４、ｄ＝０）である。尚、種結晶層の組成をＢｉ過剰Ｃａ欠損Ｔｉ添加の組成とすることによって、種結晶層の厚さの選択幅を広げることが可能となり、しかも、種結晶層の形成時、一層配向性の無い結晶粒の分布を得ることができる。但し、「Ｙ」の値が高すぎると、ｃ軸配向の結晶粒の割合が増すことになり、注意が必要である。「Ｙ」の値の上限は、０．４程度とすることが望ましい。
【００８３】
実施例６の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｃａ−Ｔｉ−Ｔａ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｃａ原料／Ｔｉ原料／Ｔａ原料／溶媒（トルエン）を表５に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約６０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒（トルエン）を表７に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を２回繰り返し、全面に合計厚さ約１４０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【００８４】
（実施例７）
実施例７も実施例１の変形である。実施例７においては、種結晶層の組成を、化学量論的組成であるＢｉ2Ｃａ（ＮｂZ，Ｔａ1-Z）2Ｏ9（但し、Ｚ＝０．２５）とした。更には、前駆体層の組成は、Ｂｉ3Ｔｉ（ＮｂZ，Ｔａ1-Z）Ｏ9である。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０、Ｚ＝０．２５）である。
【００８５】
実施例７の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｃａ−Ｎｂ−Ｔａ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｃａ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表５に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表７に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【００８６】
（実施例８）
実施例８は実施例７の変形である。実施例７においては、種結晶層の組成を、化学量論的組成、即ち、Ｂｉ2Ｃａ（ＮｂZ，Ｔａ1-Z）2Ｏ9とした。一方、実施例８においては、種結晶層の組成を、Ｂｉ過剰Ｃａ欠損の組成、即ち、Ｂｉ2+YＣａ1-Y（ＮｂZ，Ｔａ1-Z）2Ｏ9（但し、Ｙ＝０．２、Ｚ＝０．２５）とした。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０４２、Ｚ＝０．２５）である。
【００８７】
実施例８の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｃａ−Ｎｂ−Ｔａ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｃａ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表５に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表７に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【００８８】
（実施例９）
実施例９も実施例７の変形である。実施例９においては、種結晶層の組成を、Ｂｉ過剰Ｃａ欠損Ｔｉ添加の組成、即ちＢｉ2+YＣａ1-YＴｉY（ＮｂZ，Ｔａ1-Z）2-YＯ9（但し、Ｙ＝０．２、Ｚ＝０．２５）とした。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＣａX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０６、Ｚ＝０．２５）である。尚、種結晶層の組成をＢｉ過剰Ｃａ欠損Ｔｉ添加の組成とすることによって、種結晶層の厚さの選択幅を広げることが可能となり、しかも、種結晶層の形成時、一層配向性の無い結晶粒の分布を得ることができる。但し、「Ｙ」の値が高すぎると、ｃ軸配向の結晶粒の割合が増すことになり、注意が必要である。「Ｙ」の値の上限は、０．４程度とすることが望ましい。
【００８９】
実施例９の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｃａ−Ｔｉ−Ｎｂ−Ｔａ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｃａ原料／Ｔｉ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表５に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約６０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表７に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を２回繰り返し、全面に合計厚さ約１４０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【００９０】
（実施例１０）
実施例１０は、本発明の第３の態様及び第４の態様に係る不揮発性メモリ、及び、その製造方法に関する。尚、実施例１０の不揮発性メモリの構成は、強誘電体層の組成が異なる点を除き、実施例１の不揮発性メモリの構成と同様とすることができるし、その製造方法も、種結晶層及び前駆体層の組成が異なる点を除き、実施例１の不揮発性メモリの製造方法と同様とすることができるので、詳細な説明は省略する。
【００９１】
実施例１０においては、種結晶層の組成を、化学量論的組成であるＢｉ2ＳｒＮｂ2Ｏ9とした。更には、前駆体層の組成は、Ｂｉ3ＴｉＮｂＯ9である。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-XＮｂ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０）である。
【００９２】
実施例１０の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｓｒ−Ｎｂ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｎｂ原料／溶媒（トルエン）を表６に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒（トルエン）を表８に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【００９３】
（実施例１１）
実施例１１は実施例１０の変形である。実施例１０においては、種結晶層の組成を、化学量論的組成、即ち、Ｂｉ2ＳｒＮｂ2Ｏ9とした。一方、実施例１１においては、種結晶層の組成を、Ｂｉ過剰Ｓｒ欠損の組成、即ち、Ｂｉ2+YＳｒ1-YＮｂ2Ｏ9（但し、Ｙ＝０．２）とした。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-XＮｂ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０４２）である。
【００９４】
実施例１１の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｓｒ−Ｎｂ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｎｂ原料／溶媒（トルエン）を表６に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒（トルエン）を表８に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【００９５】
（実施例１２）
実施例１２も実施例１０の変形である。実施例１２においては、種結晶層の組成を、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成、即ちＢｉ2+YＳｒ1-YＴｉYＮｂ2-YＯ9（但し、Ｙ＝０．２）とした。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-XＮｂ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０４２）である。尚、種結晶層の組成をＢｉ過剰Ｓｒ欠損Ｔｉ添加の組成とすることによって、種結晶層の厚さの選択幅を広げることが可能となり、しかも、種結晶層の形成時、一層配向性の無い結晶粒の分布を得ることができる。但し、「Ｙ」の値が高すぎると、ｃ軸配向の結晶粒の割合が増すことになり、注意が必要である。「Ｙ」の値の上限は、０．４程度とすることが望ましい。
【００９６】
実施例１２の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｓｒ−Ｔｉ−Ｎｂ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔｉ原料／Ｎｂ原料／溶媒（トルエン）を表６に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／溶媒（トルエン）を表８に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【００９７】
（実施例１３）
実施例１３も実施例１０の変形である。実施例１３においては、種結晶層の組成を、化学量論的組成であるＢｉ2ＳｒＴａ2Ｏ9とした。更には、前駆体層の組成は、Ｂｉ3ＴｉＴａＯ9である。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０）である。
【００９８】
実施例１３の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｓｒ−Ｔａ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔａ原料／溶媒（トルエン）を表６に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒（トルエン）を表８に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を２回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【００９９】
（実施例１４）
実施例１４は実施例１３の変形である。実施例１３においては、種結晶層の組成を、化学量論的組成、即ち、Ｂｉ2ＳｒＴａ2Ｏ9とした。一方、実施例１４においては、種結晶層の組成を、Ｂｉ過剰Ｓｒ欠損の組成、即ち、Ｂｉ2+YＳｒ1-YＴａ2Ｏ9（但し、Ｙ＝０．２）とした。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０４２）である。
【０１００】
実施例１４の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｓｒ−Ｔａ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔａ原料／溶媒（トルエン）を表６に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒（トルエン）を表８に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【０１０１】
（実施例１５）
実施例１５も実施例１３の変形である。実施例１５においては、種結晶層の組成を、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成、即ちＢｉ2+YＳｒ1-YＴｉYＴａ2-YＯ9（但し、Ｙ＝０．２）とした。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-XＴａ1+XＯ9（但し、Ｘ＝０．２４、ｄ＝０）である。尚、種結晶層の組成をＢｉ過剰Ｓｒ欠損Ｔｉ添加の組成とすることによって、種結晶層の厚さの選択幅を広げることが可能となり、しかも、種結晶層の形成時、一層配向性の無い結晶粒の分布を得ることができる。但し、「Ｙ」の値が高すぎると、ｃ軸配向の結晶粒の割合が増すことになり、注意が必要である。「Ｙ」の値の上限は、０．４程度とすることが望ましい。
【０１０２】
実施例１５の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｓｒ−Ｔｉ−Ｔａ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔｉ原料／Ｔａ原料／溶媒（トルエン）を表６に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約６０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｔａ原料／溶媒（トルエン）を表８に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を２回繰り返し、全面に合計厚さ約１４０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【０１０３】
（実施例１６）
実施例１６も実施例１０の変形である。実施例１６においては、種結晶層の組成を、化学量論的組成であるＢｉ2Ｓｒ（ＮｂZ，Ｔａ1-Z）2Ｏ9（但し、Ｚ＝０．２５）とした。更には、前駆体層の組成は、Ｂｉ3Ｔｉ（ＮｂZ，Ｔａ1-Z）Ｏ9である。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０、Ｚ＝０．２５）である。
【０１０４】
実施例１６の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｓｒ−Ｎｂ−Ｔａ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表６に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表８に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【０１０５】
（実施例１７）
実施例１７は実施例１６の変形である。実施例１６においては、種結晶層の組成を、化学量論的組成、即ち、Ｂｉ2Ｓｒ（ＮｂZ，Ｔａ1-Z）2Ｏ9（但し、Ｚ＝０．２５）とした。一方、実施例１７においては、種結晶層の組成を、Ｂｉ過剰Ｓｒ欠損の組成、即ち、Ｂｉ2+YＳｒ1-Y（ＮｂZ，Ｔａ1-Z）2Ｏ9（但し、Ｙ＝０．２）とした。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9（但し、Ｘ＝０．２１、ｄ＝０．０４２、Ｚ＝０．２５）である。
【０１０６】
実施例１７の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｓｒ−Ｎｂ−Ｔａ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表６に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約４０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表８に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を３回繰り返し、全面に合計厚さ約１５０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【０１０７】
（実施例１８）
実施例１８も実施例１６の変形である。実施例１８においては、種結晶層の組成を、Ｂｉ過剰Ｓｒ欠損Ｔｉ添加の組成、即ちＢｉ2+YＳｒ1-YＴｉY（ＮｂZ，Ｔａ1-Z）2-YＯ9（但し、Ｙ＝０．２、Ｚ＝０．２５）とした。尚、これによって得られる強誘電体層の組成は、Ｂｉ3-X+dＳｒX-dＴｉ1-X（ＮｂZ，Ｔａ1-Z）1+XＯ9（但し、Ｘ＝０．２４、ｄ＝０、Ｚ＝０．２５）である。尚、種結晶層の組成をＢｉ過剰Ｓｒ欠損Ｔｉ添加の組成とすることによって、種結晶層の厚さの選択幅を広げることが可能となり、しかも、種結晶層の形成時、一層配向性の無い結晶粒の分布を得ることができる。但し、「Ｙ」の値が高すぎると、ｃ軸配向の結晶粒の割合が増すことになり、注意が必要である。「Ｙ」の値の上限は、０．４程度とすることが望ましい。
【０１０８】
実施例１８の不揮発性メモリにあっては、実施例１の［工程−１４０］における種結晶層の形成において、Ｂｉ−Ｓｒ−Ｔｉ−Ｎｂ−Ｔａ−Ｏを組成として有する種結晶層を、下地層に相当する第１の電極２１上に形成する。具体的には、Ｂｉ原料／Ｓｒ原料／Ｔｉ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表６に示す割合で混合した溶液を調製しておき、表２に例示したスピン・オン法にて、全面に種結晶層（厚さ：約６０ｎｍ）を形成する点、［工程−１５０］において、Ｂｉ原料／Ｔｉ原料／Ｎｂ原料／Ｔａ原料／溶媒（トルエン）を表８に示す割合で混合した溶液を調製しておき、表４に例示したスピン・オン法を２回繰り返し、全面に合計厚さ約１４０ｎｍの前駆体層を形成する点を除き、実施例１の方法と同様の製造方法にて製造することができるので、詳細な説明は省略する。
【０１０９】
［表５］
0004604414.tif 000002
【０１１０】
［表６］
0004604414.tif 000003
【０１１１】
［表７］
0004604414.tif 000004
【０１１２】
［表８］
0004604414.tif 000005
【０１１３】
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらに限定されるものではない。実施例にて説明した不揮発性メモリの構造は例示であり、適宜、変更することができる。
【０１１４】
強誘電体層を構成する結晶粒の組成における酸素原子の数は、厳密に「９」でなくともよく、９±０．２程度のばらつきがあっても問題ない。
【０１１５】
例えば、メモリユニットＭＵ1を構成するメモリセルＭＣ1Mを２以上の複数のグループに分け、各グループを層間絶縁層を介して積層してもよい。これによって、半導体記憶装置の一層の高集積化を図ることができる。このような構造の例（２層構造の例）を図３に示す。不揮発性メモリＭ1を構成するメモリユニットＭＵ1の内のメモリセルＭＣ11、ＭＣ12、ＭＣ13、ＭＣ14は絶縁層１６の上に形成され、これらのメモリセルの上に層間絶縁層２６が形成され、層間絶縁層２６の上にメモリセルＭＣ15、ＭＣ16、ＭＣ17、ＭＣ18が形成されている。メモリセルＭＣ15、ＭＣ16、ＭＣ17、ＭＣ18は絶縁膜３６Ａによって覆われている。メモリセルＭＣ11、ＭＣ12、ＭＣ13、ＭＣ14は、第１の電極２１と強誘電体層２２と第２の電極２３とから構成されている。第１の電極２１と絶縁層１６との間には密着層２０が形成されている。選択用トランジスタＴＲ1の他方のソース／ドレイン領域１４は、絶縁層１６に形成された開口部１７中に設けられた接続孔（コンタクトプラグ）１８を介して共通ノードである第１の電極２１に接続されている。一方、メモリセルＭＣ15、ＭＣ16、ＭＣ17、ＭＣ18は、第１の電極３１と強誘電体層３２と第２の電極３３とから構成されている。第１の電極３１と層間絶縁層２６との間には密着層３０が形成されている。また、選択用トランジスタＴＲ1の他方のソース／ドレイン領域１４は、接続孔１８、層間絶縁層２６に形成された開口部２７中に設けられた接続孔（コンタクトプラグ）２８を介して共通ノードである第１の電極３１に接続されている。
【０１１６】
あるいは又、不揮発性メモリＭ1を構成するメモリユニットＭＵ1と不揮発性メモリＭ2を構成するメモリユニットＭＵ2とを、層間絶縁層を介して積層してもよい。２つの不揮発性メモリが積層された構造の模式的な一部断面図を図４に示す。尚、参照番号２５は接続用パッドである。図４においては、密着層の図示を省略した。
【０１１７】
また、選択用トランジスタＴＲ1をワード線ＷＬ1によって制御し、選択用トランジスタＴＲ2をワード線ＷＬ2によって制御する構造としてもよく、このような構造の回路図を図５に示す。このような構成を採用し、対となったビット線ＢＬ1，ＢＬ2の一方に参照電圧を印加することによって、メモリセルＭＣ1m，ＭＣ2mのそれぞれからデータを読み出すことができる。即ち、各メモリセルＭＣ1m，ＭＣ2m（ｍ＝１，２，３，４）のそれぞれに１ビットがデータとして記憶される。
【０１１８】
更には、図６に示す構造のように変形することもできる。図６に示す構造の２つの不揮発性メモリにおいては、第２の電極２３が共通化されている。即ち、不揮発性メモリＭ1を構成するメモリユニットＭＵ1の各メモリセルＭＣ1mは、第１の電極２１Ａと強誘電体層２２Ａと第２の電極２３とから成り、不揮発性メモリＭ2を構成するメモリユニットＭＵ2の各メモリセルＭＣ2mは、第１の電極２１Ｂと強誘電体層２２Ｂと第２の電極２３とから成る。そして、不揮発性メモリＭnにおいて、メモリセルの第１の電極２１Ａ，２１Ｂは共通である。この共通の第１の電極２１Ａ，２１Ｂを、便宜上、共通ノードＣＮ1，ＣＮ2と呼ぶ。
【０１１９】
ここで、不揮発性メモリＭ1における共通の第１の電極２１Ａ（第１の共通ノードＣＮ1）は、選択用トランジスタＴＲ1を介してビット線ＢＬ1に接続されている。また、不揮発性メモリＭ2における共通の第１の電極２１Ｂ（第２の共通ノードＣＮ2）は、選択用トランジスタ（図示せず）を介してビット線ＢＬ2（図示せず）に接続されている。更には、不揮発性メモリＭ1を構成するメモリセルＭＣ1mと、不揮発性メモリＭ2を構成するメモリセルＭＣ2mは、第２の電極２３を共有しており、この共有された第ｍ番目の第２の電極２３はプレート線ＰＬmに接続されている。
【０１２０】
また、不揮発性メモリを、所謂ゲインセル型とすることもできる。このような不揮発性メモリの回路図を図７に示し、不揮発性メモリを構成する各種のトランジスタの模式的なレイアウトを図８に示し、不揮発性メモリの模式的な一部断面図を図９及び図１０に示す。尚、図８において、各種のトランジスタの領域を点線で囲み、活性領域及び配線を実線で示し、ゲート電極あるいはワード線を一点鎖線で示した。また、図９に示す不揮発性メモリの模式的な一部断面図は、図８の線Ａ−Ａに沿った模式的な一部断面図であり、図１０に示す不揮発性メモリの模式的な一部断面図は、図８の線Ｂ−Ｂに沿った模式的な一部断面図である。
【０１２１】
この不揮発性メモリは、ビット線ＢＬと、書込用トランジスタ（本発明の第２の態様あるいは第４の態様に係る不揮発性メモリにおける選択用トランジスタである）ＴＲWと、Ｍ個（但し、Ｍ≧２であり、例えば、Ｍ＝８）のメモリセルＭＣMから構成されたメモリユニットＭＵと、Ｍ本のプレート線ＰＬMから成るメモリユニットＭＵから構成されている。そして、各メモリセルＭＣMは、第１の電極２１と強誘電体層２２と第２の電極２３とから成り、メモリユニットＭＵを構成するメモリセルＭＣMの第１の電極２１は、メモリユニットＭＵにおいて共通であり、この共通の第１の電極（共通ノードＣＮ）は、書込用トランジスタＴＲWを介してビット線ＢＬに接続され、各メモリセルＭＣmを構成する第２の電極２３はプレート線ＰＬmに接続されている。メモリセルＭＣMは絶縁膜２６Ａによって被覆されている。尚、不揮発性メモリのメモリユニットＭＵを構成するメモリセルの数（Ｍ）は８個に限定されず、一般には、Ｍ≧２を満足すればよく、２のべき数（Ｍ＝２，４，８，１６・・・）とすることが好ましい。
【０１２２】
更には、共通の第１の電極の電位変化を検出し、該検出結果をビット線に電流又は電圧として伝達する信号検出回路を備えている。言い換えれば、検出用トランジスタＴＲS、及び、読出用トランジスタＴＲRを備えている。信号検出回路は、検出用トランジスタＴＲS及び読出用トランジスタＴＲRから構成されている。そして、検出用トランジスタＴＲSの一端は所定の電位Ｖccを有する配線（例えば、不純物層から構成された電源線）に接続され、他端は読出用トランジスタＴＲRを介してビット線ＢＬに接続され、各メモリセルＭＣmに記憶されたデータの読み出し時、読出用トランジスタＴＲRが導通状態とされ、各メモリセルＭＣmに記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲSの動作が制御される。
【０１２３】
具体的には、各種のトランジスタはＭＯＳ型ＦＥＴから構成されており、書込用トランジスタ（選択用トランジスタ）ＴＲWの一方のソース／ドレイン領域は絶縁層１６に形成されたコンタクトホール１５を介してビット線ＢＬに接続され、他方のソース／ドレイン領域は、絶縁層１６に形成された開口部１７中に設けられた接続孔１８を介して共通の第１の電極（共通ノードＣＮ）に接続されている。また、検出用トランジスタＴＲSの一方のソース／ドレイン領域は、所定の電位Ｖccを有する配線に接続され、他方のソース／ドレイン領域は、読出用トランジスタＴＲRの一方のソース／ドレイン領域に接続されている。より具体的には、検出用トランジスタＴＲSの他方のソース／ドレイン領域と読出用トランジスタＴＲRの一方のソース／ドレイン領域とは、１つのソース／ドレイン領域を占めている。更には、読出用トランジスタＴＲRの他方のソース／ドレイン領域はコンタクトホール１５を介してビット線ＢＬに接続され、更に、共通の第１の電極（共通ノードＣＮ、あるいは、書込用トランジスタＴＲWの他方のソース／ドレイン領域）は、開口部１７Ａ中に設けられた接続孔１８Ａ、ワード線ＷＬSを介して検出用トランジスタＴＲSのゲート電極に接続されている。また、書込用トランジスタＴＲWのゲート電極に接続されたワード線ＷＬW及び読出用トランジスタＴＲRのゲート電極に接続されたワード線ＷＬRは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。更には、ビット線ＢＬはセンスアンプＳＡに接続されている。
【０１２４】
この不揮発性メモリからのデータを読み出し時、選択プレート線ＰＬ1にＶccを印加する。このとき、選択メモリセルＭＣ1にデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、共通ノードＣＮの電位が上昇する。一方、選択メモリセルＭＣ1にデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、共通ノードＣＮの電位は殆ど上昇しない。即ち、共通ノードＣＮは、非選択メモリセルの強誘電体層を介して複数の非選択プレート線ＰＬkにカップリングされているので、共通ノードＣＮの電位は０ボルトに比較的近いレベルに保たれる。このようにして、選択メモリセルＭＣ1に記憶されたデータに依存して共通ノードＣＮの電位に変化が生じる。従って、選択メモリセルの強誘電体層には、分極反転に十分な電界を与えることができる。そしてビット線ＢＬを浮遊状態とし、読出用トランジスタＴＲRをオン状態とする。一方、選択メモリセルＭＣ1に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に生じた電位により、検出用トランジスタＴＲSの動作が制御される。具体的には、選択メモリセルＭＣ1に記憶されたデータに基づき共通の第１の電極（共通ノードＣＮ）に高い電位が生じれば、検出用トランジスタＴＲSは導通状態となり、検出用トランジスタＴＲSの一方のソース／ドレイン領域は所定の電位Ｖccを有する配線に接続されているので、かかる配線から、検出用トランジスタＴＲS及び読出用トランジスタＴＲRを介してビット線ＢＬに電流が流れ、ビット線ＢＬの電位が上昇する。即ち、信号検出回路によって共通の第１の電極（共通ノードＣＮ）の電位変化が検出され、この検出結果がビット線ＢＬに電圧（電位）として伝達される。ここで、検出用トランジスタＴＲSの閾値をＶth、検出用トランジスタＴＲSのゲート電極の電位（即ち、共通ノードＣＮの電位）をＶgとすれば、ビット線ＢＬの電位は概ね（Ｖg−Ｖth）となる。尚、検出用トランジスタＴＲSをディプレッション型のＮＭＯＳＦＥＴとすれば、閾値Ｖthは負の値をとる。これにより、ビット線ＢＬの負荷の大小に拘わらず、安定したセンス信号量を確保できる。尚、検出用トランジスタＴＲSをＰＭＯＳＦＥＴから構成することもできる。
【０１２５】
尚、検出用トランジスタの一端が接続された配線の所定の電位はＶccに限定されず、例えば、接地されていてもよい。即ち、検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとしてもよい。但し、この場合には、選択メモリセルにおけるデータの読み出し時に電位（Ｖcc）がビット線に現れた場合、再書き込み時には、ビット線の電位を０ボルトとし、選択メモリセルにおけるデータの読み出し時に０ボルトがビット線に現れた場合、再書き込み時には、ビット線の電位をＶccとする必要がある。そのためには、図１１に例示するような、トランジスタＴＲIV-1，ＴＲIV-2，ＴＲIV-3，ＴＲIV-4から構成された一種のスイッチ回路（反転回路）をビット線間に配設し、データの読み出し時には、トランジスタＴＲIV-2，ＴＲIV-4をオン状態とし，データの再書き込み時には、トランジスタＴＲIV-1，ＴＲIV-3をオン状態とすればよい。
【０１２６】
更には、図１５に回路図を示した米国特許第４８７３６６４号に開示された不揮発性メモリの模式的な一部断面図を図１２に示すが、かかる不揮発性メモリにも本発明を適用することができる。このような構造の不揮発性メモリは、本発明の第１の態様若しくは第３の態様に係る不揮発性メモリに該当し、実質的に、実施例１にて説明した方法で製造することができる。図１２中、参照番号２４はプレート線である。尚、不揮発性メモリの構造は、スタック型に限定されるものではなく、プレーナ型とすることもできる。
【０１２７】
また、実施例においては、種結晶層及び前駆体層をゾル−ゲル法にて形成したが、種結晶層及び前駆体層の形成はゾル−ゲル法に限定されない。例えば、種結晶層の形成をＭＯＣＶＤ法にて行うこともできる。Ｂｉ2ＳｒＴａ2Ｏ9から成る種結晶層の形成条件を以下の表９に例示する。尚、表９中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの略である。また、表９に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【０１２８】
［表９］
ＭＯＣＶＤ法による形成
0004604414.tif 000006
【０１２９】
あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る種結晶層をパルスレーザアブレーション法、あるいはＲＦスパッタ法にて全面に形成することもできる。これらの場合の形成条件を以下に例示する。
【０１３０】
［表１０］
パルスレーザアブレーション法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度  ：４００〜７５０゜Ｃ
酸素濃度  ：３Ｐａ
【０１３１】
［表１１］
ＲＦスパッタ法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2
雰囲気圧力：０．２〜１．３Ｐａ
形成温度  ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【０１３２】
本発明の不揮発性メモリのキャパシタ構造を、強誘電体層を用いた不揮発性メモリ（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭに適用することもできる。この場合には、強誘電体層の常誘電的な電界応答（強誘電双極子の反転を伴わない応答）のみを利用する。
【０１３３】
【発明の効果】
本発明においては、相転移温度Ｔcが充分に高い強誘電体材料から強誘電体層が構成されているが故に、抗電界Ｅcや反転分極電荷量の温度依存性を通常のメモリ素子設計裕度の範囲内の収めることが可能となり、安定した、信頼性の高い不揮発性メモリを得ることができるし、不揮発性メモリの回路設計に余裕を持たせることができる。
【０１３４】
また、例えば下地層に相当する第１の電極と前駆体層との間に形成される種結晶層のＢｉ含有率を低下させているが故に、強誘電体結晶の微細な粒（結晶核）を、ランダムに配向した状態で、あるいは、ｃ軸からずれた配向［（１１５）配向や（１０３）配向等］に分散した状態で、種結晶層中に析出させることができる。その結果、強誘電体層を構成する結晶はｃ軸からずれた配向状態となり、強誘電特性を確実に具現化することができる。このことは、強誘電体材料の本来有する優れた特性と相まって、安定した、信頼性の高い動作をする不揮発性メモリを、歩留良く生産することに寄与する。
【０１３５】
本発明における強誘電体層を構成する強誘電体材料における分極反転疲労特性は、チタン（Ｔｉ）を含まないＢｉ系層状強誘電体材料と比較して、若干劣ると考えられ、データ書き換え耐性も１０11回程度と予想されるが、実用上、問題とはならない値である。
【図面の簡単な説明】
【図１】実施例１の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図２】実施例１の強誘電体型不揮発性半導体メモリの回路図である。
【図３】実施例１の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図４】実施例１の強誘電体型不揮発性半導体メモリの別の変形例の模式的な一部断面図である。
【図５】実施例１の強誘電体型不揮発性半導体メモリの更に別の変形例の回路図である。
【図６】実施例１の強誘電体型不揮発性半導体メモリの更に別の変形例の模式的な一部断面図である。
【図７】ゲインセル型の強誘電体型不揮発性半導体メモリの回路図である。
【図８】図７に示したの強誘電体型不揮発性半導体メモリにおけるレイアウト図である。
【図９】図７に示した強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１０】図７に示した強誘電体型不揮発性半導体メモリの、図９とは異なる断面で見たときの模式的な一部断面図である。
【図１１】検出用トランジスタの一端が接続された配線の所定の電位を０ボルトとした場合の、ビット線間に配設された一種のスイッチ回路を示す回路図である。
【図１２】図１５に示した強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１３】各種の強誘電体材料相転移温度Ｔcの値を示すグラフである。
【図１４】強誘電体のＰ−Ｅヒステリシスループ図である。
【図１５】米国特許第４８７３６６４号に開示された強誘電体型不揮発性半導体メモリの回路図である。
【符号の説明】
Ｍ・・・不揮発性メモリ、ＭＵ・・・メモリユニット、ＴＲ・・・選択用トランジスタ、ＭＵ・・・メモリユニット、ＭＣ・・・メモリセル、ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＰＤ・・・プレート線デコーダ／ドライバ、ＳＡ・・・センスアンプ、ＴＲS・・・検出用トランジスタ、ＴＲR・・・読出用トランジスタ、ＴＲW・・・書込用トランジスタ（選択用トランジスタ）、１０・・・半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ソース／ドレイン領域、１５・・・コンタクトプラグ、１６・・・絶縁層、１７，１７Ａ，２７・・・開口部、１８，１８Ａ，２８・・・接続孔（コンタクトプラグ）、２０，３０・・・密着層、２１，２１Ａ，２１Ｂ，３１・・・第１の電極、２２，２２Ａ，２２Ｂ，３２・・・強誘電体層、２３，３３・・・第２の電極、２４・・・プレート線、２５・・・接続用パッド、２６・・・層間絶縁層、２６Ａ，３６Ａ・・・絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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