(57)【特許請求の範囲】
【請求項１】
半導体基板内に設けられた、平面形状がハニカム状の拡散層であって、前記拡散層は、第１部分と第２部分を有し、前記第１部分および前記第２部分が、第１方向に、結合領域での結合と当該結合領域からの分岐とを交互に繰り返して延在する前記拡散層と、
前記半導体基板上方に設けられ、隣り合う前記結合領域間の前記第１部分を２回ずつ横切るように延在された第１ワードライン、および隣り合う前記結合領域間の前記第２部分を２回ずつ横切るように延在された第２ワードラインと、
前記半導体基板上方に設けられ、隣り合う前記結合領域にそれぞれ第１，第２コンタクト部を介して接続された第１，第２ビットラインと、
前記第２コンタクト部が接続されている前記結合領域から反対方向に延びる前記第１部分と前記第１ワードラインとの間、および当該結合領域から反対方向に延びる前記第２部分と前記第２ワードラインとの間に、それぞれ設けられたフローティングゲートと
を含む構造部が複数並設されており、
前記各構造部においては、
前記第１，第２ワードラインが前記フローティングゲートを跨いで前記第１，第２部分を横切る領域に、前記第１，第２ワードラインをコントロールゲートとし、前記第１，第２ワードラインの各両側の前記第１，第２部分をソース領域およびドレイン領域とするメモリトランジスタが形成され、
前記第１，第２ワードラインが前記フローティングゲートを跨がずに前記第１，第２部分を横切る領域に、前記第１，第２ワードラインをセレクトゲートとし、前記第１，第２ワードラインの各両側の前記第１，第２部分をソース領域およびドレイン領域とするセレクトトランジスタが形成され、
複数の前記構造部は、前記構造部のうちの一の構造部における前記第１コンタクト部、前記一の構造部に並設された他の構造部における前記第１コンタクト部、前記一の構造部における前記第２コンタクト部、および前記他の構造部における前記第２コンタクト部が、前記第１方向に交互に並ぶように、並設されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
動作時には前記第１，第２ワードラインにそれぞれ電圧が印加されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリトランジスタの、前記フローティングゲートの周囲は、第１絶縁膜で覆われており、
前記セレクトトランジスタの、前記第１部分と前記第１ワードラインとの間、および前記第２部分と前記第２ワードラインとの間には、第２絶縁膜が形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
隣り合う前記結合領域間にある一組の前記メモリトランジスタと前記セレクトトランジスタとでメモリセルが構成されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記一の構造部の前記メモリトランジスタおよび前記セレクトトランジスタと、前記他の構造部の前記メモリトランジスタおよび前記セレクトトランジスタとを、交互に動作させることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特にデータの書き込み／消去が可能なフラッシュメモリ等の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリは、書き込まれたデータを瞬時に一括消去可能な不揮発性の半導体記憶装置であり、現在、コンピュータのほか携帯端末等の各種機器のデータ記憶装置として広く利用されている。フラッシュメモリは、多数のメモリセルがビットラインとワードラインで接続されたアレイ構造を有しており、その接続方式としては一般にＮＯＲ型やＮＡＮＤ型等が知られている。データは、ビットラインとワードラインによって選択されるメモリセルに書き込まれ、書き込まれたデータは、ビットラインとワードラインによって選択されるメモリセルから読み出されたり消去されたりするようになっている。【０００３】
単体のメモリセルは、例えば、内部にソース領域およびドレイン領域となる拡散層を形成した半導体基板上にゲート絶縁膜を介してフローティングゲートを形成し、このフローティングゲート上に絶縁膜を介してコントロールゲートを形成した積層ゲート型のメモリトランジスタを有する構造とすることができる。このようなメモリセルでは、より半導体基板側に配置されているフローティングゲートに蓄えられる電荷によってデータが記憶されるようになっている。すなわち、コントロールゲートに電圧を印加した場合に、フローティングゲートに電荷が蓄えられていない状態ではメモリセルの閾値は低く、フローティングゲートに電荷が注入され蓄えられている状態ではメモリセルの閾値は高くなるため、これら２つの状態の閾値差を利用してデータを記憶する。【０００４】
フローティングゲートへの電荷の注入方法としては、例えば、ソース領域とドレイン領域の間のチャネル領域においてその横方向電界で加速されたホットエレクトロンをゲート電界でフローティングゲートに注入するチャネルホットエレクトロン（channel hot electron）注入等が知られている。また、フローティングゲートに注入されている電荷の放出方法としては、例えば、半導体基板に正電圧を印加したりコントロールゲートに負電圧を印加したりすることによってＦＮ（Fowler-Nordheim）トンネル電流を流してフローティングゲート内の電荷を引き抜くＦＮトンネル放出等が知られている。【０００５】
ところで、このようなフラッシュメモリは、前述のように現在様々な機器に利用されているが、そのデータ記憶容量を増加させることは勿論のこと、メモリ装置自体の小型化も重要な課題になっている。このような課題に対しては、例えば、メモリセルの集積度向上を主な目的としてそのアレイ配置を工夫するようにした提案がある（特許文献１参照）。この提案では、２個のメモリトランジスタに共通のドレイン領域がコンタクト部を介してビットラインに接続される方式を採っていたそれまでのアレイ配置に対し、４個のメモリトランジスタが１つのソース領域またはドレイン領域を共有するアレイ配置に変更することによって、コンタクト部の面積を減らしてメモリセルの集積度を向上させる試みがなされている。
【特許文献１】特開平１０−９３０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の一般的なフラッシュメモリにおいては、例えばそれがＮＯＲ型である場合には、その構造上、ランダムアクセスが可能であるため読み出しが高速である反面、過消去等が起こり得るという問題点がある。そのため、メモリトランジスタの閾値を下げる際には十分な注意を払わなくてはならない。ところが、過消去を避けようとして閾値を十分に下げないとすると、データ書き込み状態とデータ消去状態との閾値差が小さくなるため、データの書き込み／消去不良を招いたり高速の読み出しが難しくなったりしてしまう。また、ＮＡＮＤ型では、その構造上、メモリトランジスタの閾値をフローティングゲートがデプレッション状態のときの値にまですることはできるが、ソース領域やドレイン領域が複数のメモリトランジスタに共通であるため、データを高速に読み出すことが非常に難しい。【０００７】
最近では、メモリトランジスタのほかにセレクトトランジスタを用いたフラッシュメモリも報告されている。図５はセレクトトランジスタを用いた従来のフラッシュメモリのレイアウトの一例である。【０００８】
この図５には、フローティングゲート（ＦＧ）１０１とコントロールゲート（ＣＧ）１０２の積層構造、およびそれに隣接するセレクトゲート（ＳＧ）１０３を有するメモリセル１００を示しており、メモリセル１００同士はＳＴＩ（Shallow Trench Isolation）１０４によって分離されている。【０００９】
フローティングゲート１０１は、各メモリセル１００にそれぞれ、半導体基板上に絶縁膜を介して形成されている。コントロールゲート１０２は、複数のメモリセル１００のフローティングゲート１０１上を跨ぎ、各フローティングゲート１０１との間に絶縁膜を介して、直線的に形成されている。また、セレクトゲート１０３は、半導体基板上に絶縁膜を介して、コントロールゲート１０２と平行に形成されている。半導体基板には、ソースライン（ＳＬ）１０５およびドレイン領域１０６が形成されている。コントロールゲート１０２等と平行に延びるソースライン１０５には、ソースコンタクト部１０７が接続されている。ドレイン領域１０６には、コントロールゲート１０２等に対して直交方向に延びる上層のビットライン（ＢＬ）１０８に繋がるビットコンタクト部１０９が接続されている。【００１０】
セレクトトランジスタを用いないＮＯＲ型フラッシュメモリでは、書き込まれたデータを消去する際、選択されたメモリトランジスタの閾値が負電圧になると非選択のメモリトランジスタにも電流が流れてしまい、データの書き込み／消去不良を招いてしまう。これに対し、上記のようなセレクトトランジスタを用いることにより、メモリトランジスタの閾値が負電圧になっても、書き込み状態と消去状態で流れる電流差を十分大きくとることが可能になり、精度良くデータの書き込み／消去が行えるようになるとともに、高速の読み出しも行えるようになる。しかし、単純にＮＯＲ型フラッシュメモリにセレクトトランジスタを形成するのみでは、その分、メモリセル面積が大きくなってしまうという問題点が残る。【００１１】
本発明はこのような点に鑑みてなされたものであり、セレクトトランジスタを有する小メモリセル面積の不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、半導体基板内に設けられた、平面形状がハニカム状の拡散層であって、前記拡散層は、第１部分と第２部分を有し、前記第１部分および前記第２部分が、第１方向に、結合領域での結合と当該結合領域からの分岐とを交互に繰り返して延在する前記拡散層と、前記半導体基板上方に設けられ、隣り合う前記結合領域間の前記第１部分を２回ずつ横切るように延在された第１ワードライン、および隣り合う前記結合領域間の前記第２部分を２回ずつ横切るように延在された第２ワードラインと、前記半導体基板上方に設けられ、隣り合う前記結合領域にそれぞれ第１，第２コンタクト部を介して接続された第１，第２ビットラインと、前記第２コンタクト部が接続されている前記結合領域から反対方向に延びる前記第１部分と前記第１ワードラインとの間、および当該結合領域から反対方向に延びる前記第２部分と前記第２ワードラインとの間に、それぞれ設けられたフローティングゲートとを含む構造部が複数並設されており、前記各構造部においては、前記第１，第２ワードラインが前記フローティングゲートを跨いで前記第１，第２部分を横切る領域に、前記第１，第２ワードラインをコントロールゲートとし、前記第１，第２ワードラインの各両側の前記第１，第２部分をソース領域およびドレイン領域とするメモリトランジスタが形成され、前記第１，第２ワードラインが前記フローティングゲートを跨がずに前記第１，第２部分を横切る領域に、前記第１，第２ワードラインをセレクトゲートとし、前記第１，第２ワードラインの各両側の前記第１，第２部分をソース領域およびドレイン領域とするセレクトトランジスタが形成され、複数の前記構造部は、前記構造部のうちの一の構造部における前記第１コンタクト部、前記一の構造部に並設された他の構造部における前記第１コンタクト部、前記一の構造部における前記第２コンタクト部、および前記他の構造部における前記第２コンタクト部が、前記第１方向に交互に並ぶように、並設されている不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１４】
本発明では、不揮発性半導体記憶装置を、拡散層をハニカム状に形成し、そのような拡散層にソース領域およびドレイン領域を有するメモリトランジスタとセレクトトランジスタを設ける構成にした。これにより、セレクトトランジスタを用いた不揮発性半導体記憶装置を、精度の良い高速動作を確保しつつ、小メモリセル面積で形成することができるようになり、データ記憶容量の増加および装置自体の小型化を図ることが可能になる。【００１５】
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
【図面の簡単な説明】
【００１６】
【図１】フラッシュメモリのレイアウトを示す要部模式図である。
【図２】図１のＡ−Ａ断面模式図である。
【図３】図１のＢ−Ｂ断面模式図である。
【図４】フラッシュメモリの等価回路図である。
【図５】セレクトトランジスタを用いた従来のフラッシュメモリのレイアウトの一例である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を、フラッシュメモリを例に、図面を参照して詳細に説明する。
なお、メモリセルの配置には、メモリセルをビットラインとワードラインの交差位置にアレイ状に通常配置したもののほかに、面積縮小化を主な目的としてビットラインやワードラインのピッチを変更したものがある。例えば、ビットラインまたはワードラインのピッチを通常配置の半分にしてメモリセルを配置したもの（ハーフピッチ型）や、ビットラインおよびワードラインのピッチを共に通常配置の半分にしてメモリセルを配置したもの（クォーターピッチ型）が挙げられる。ハーフピッチ型、クォーターピッチ型共に、セル面積の縮小による高密度化が行えるが、セル面積の縮小効率ではクォーターピッチ型の方が有効である。以下で述べるフラッシュメモリは、クォーターピッチ型に相当するものである。【００１８】
図１はフラッシュメモリのレイアウトを示す要部模式図、図２は図１のＡ−Ａ断面模式図、図３は図１のＢ−Ｂ断面模式図である。また、図４はフラッシュメモリの等価回路図である。【００１９】
図１から図３に示すフラッシュメモリ１には、そのメモリセルを構成するトランジスタのソース領域またはドレイン領域となる拡散層２ａ，２ｂが半導体基板１０にＳＴＩ１１で分離されてハニカム状に形成されている。これらの隣接する拡散層２ａ，２ｂ同士は、互いにクォーターピッチずらして配置されている。このようなハニカム状の各拡散層２ａ，２ｂには、一旦２方向に分かれてから再び結合する領域（「結合領域」という。）が存在しており、一方の拡散層２ａに存在する結合領域にはビットラインＯＤＤ＿ＢＬ０，ＯＤＤ＿ＢＬ１に繋がるコンタクト部３，４が、また、もう一方の拡散層２ｂに存在する結合領域にはビットラインＥＶＥＮ＿ＢＬ０，ＥＶＥＮ＿ＢＬ１に繋がるコンタクト部５，６が、それぞれ接続されている。拡散層２ａ，２ｂがクォーターピッチずらした配置になっていることから、一方の拡散層２ａに接続されるコンタクト部３，４と、もう一方の拡散層２ｂに接続されるコンタクト部５，６とが、図１中左右方向に交互に並ぶようになる。【００２０】
ここで、一方の拡散層２ａ側について見ると、図１に示したその２つの結合領域のうちコンタクト部４が接続されている結合領域を囲むように、４個のフローティングゲートＦＧが形成されている。そして、ワードラインＯＤＤ＿ＷＬ０，ＯＤＤ＿ＷＬ１がこの拡散層２ａにつき２本ペアで設けられ、図１および図２に示したように、それぞれが４個のフローティングゲートＦＧのうち２個のフローティングゲートＦＧを跨いで形成されている。これにより、ＯＤＤ＿ＢＬ１に繋がるコンタクト部４の周囲にフローティングゲートＦＧとＯＤＤ＿ＷＬ０，ＯＤＤ＿ＷＬ１とが積層された積層ゲート型の計４個のメモリトランジスタ（ＭｅｍｏｒｙＴｒ）が構成される。また、ＯＤＤ＿ＢＬ０に繋がるもう一方のコンタクト部３の周囲でＯＤＤ＿ＷＬ０，ＯＤＤ＿ＷＬ１が拡散層２ａを横切る領域には、４個のセレクトトランジスタ（ＳｅｌｅｃｔＴｒ）が構成される。このように、拡散層２ａを複数箇所で横切るようにして形成されるＯＤＤ＿ＷＬ０，ＯＤＤ＿ＷＬ１は、コンタクト部４の周囲に形成されたフローティングゲートＦＧ上ではメモリトランジスタのコントロールゲートとして、また、拡散層２ａをコンタクト部３の周囲で横切る箇所ではセレクトトランジスタのセレクトゲートとして、それぞれ機能する。そして、コンタクト部３，４間において隣接する一組のメモリトランジスタとセレクトトランジスタでひとつのメモリセルが構成されている。【００２１】
拡散層２ｂ側も同様に、ＥＶＥＮ＿ＢＬ０に繋がる一方のコンタクト部５の周囲にフローティングゲートＦＧとＥＶＥＮ＿ＷＬ０，ＥＶＥＮ＿ＷＬ１とが積層された４個のメモリトランジスタが構成され、ＥＶＥＮ＿ＢＬ１に繋がるもう一方のコンタクト部６の周囲に４個のセレクトトランジスタが構成される。そして、これらのコンタクト部５，６間において隣接する一組のメモリトランジスタとセレクトトランジスタでひとつのメモリセルが構成されている。【００２２】
なお、図２および図３に示したように、半導体基板１０とフローティングゲートＦＧとの間、半導体基板１０とワードラインとの間、フローティングゲートＦＧとワードラインとの間には、適当な絶縁膜７（２種類以上から構成される場合を含む。）が形成されている。また、この図１から図３には一部の構造のみを示したが、勿論、フラッシュメモリ１は、実際にはこのような構造が必要なメモリセル数になるように連続的に形成されている（図４参照）。【００２３】
このような構成を有するフラッシュメモリ１において注目すべき第１の点は、拡散層２ａ，２ｂをハニカム状に形成するとともに、隣接する拡散層２ａ，２ｂを互いにクォーターピッチずらして配置している点である。さらに、このフラッシュメモリ１において注目すべき第２の点は、メモリセルのソース領域およびドレイン領域が特定されない点である。一般に、ＮＯＲ型フラッシュメモリは、各メモリセルのソース領域およびドレイン領域がそれぞれ独立であるが、ＡＮＤ型フラッシュメモリは、共通拡散層により共通ソース領域および共通ドレイン領域を有する。上記のフラッシュメモリ１の場合には、仮想接地方式（バーチャルグラウンド方式）を採用している。【００２４】
このように、フラッシュメモリ１は、ソース領域またはドレイン領域となる拡散層２ａ，２ｂをハニカム状に形成するとともに、バーチャルグラウンド方式を採用する。そのため、セレクトトランジスタを用いた構成としても、動作精度や動作速度に悪影響を及ぼすことなく、多数のメモリセルを小さなレイアウト面積に高集積度でアレイ配置することが可能になっている。【００２５】
次に、上記構成を有するフラッシュメモリ１におけるデータの読み出し、書き込み、消去の各動作について、図１から図４を参照して具体的に説明する。なお、ここでは便宜上、図１に示したように、拡散層２ａを用いたコンタクト部３，４間の２個のセレクトトランジスタをＥＣ１，ＥＣ２とし、２個のメモリトランジスタをＥＤ１，ＥＤ２とし、さらに、セレクトトランジスタＥＣ１とメモリトランジスタＥＤ１を有するメモリセルをＥ１、セレクトトランジスタＥＣ２とメモリトランジスタＥＤ２を有するメモリセルをＥ２とする。また、同じく図１に示したように、拡散層２ｂを用いたコンタクト部５，６間の２個のセレクトトランジスタをＥＣ３，ＥＣ４とし、２個のメモリトランジスタをＥＤ３，ＥＤ４とし、さらに、セレクトトランジスタＥＣ３とメモリトランジスタＥＤ３を有するメモリセルをＥ３、セレクトトランジスタＥＣ４とメモリトランジスタＥＤ４を有するメモリセルをＥ４とする。以下では、これらの各メモリセルＥ１，Ｅ２，Ｅ３，Ｅ４に対する読み出し、書き込み、消去の各動作を例にして説明する。【００２６】
まず、データの読み出しについて説明する。
メモリセルＥ１に対して読み出しを行う場合には、例えば、そのセレクトトランジスタＥＣ１のセレクトゲートとして、およびメモリトランジスタＥＤ１のコントロールゲートとして機能するＯＤＤ＿ＷＬ０を５Ｖとする。さらに、セレクトトランジスタＥＣ１側の拡散層２ａの結合領域に設けられたコンタクト部３に接続されているＯＤＤ＿ＢＬ０を１Ｖとし、メモリトランジスタＥＤ１側の拡散層２ａの結合領域に設けられたコンタクト部４に接続されているＯＤＤ＿ＢＬ１を０Ｖとして、読み出しを行う。このとき、メモリセルＥ１のフローティングゲートＦＧ内の電荷の有無でメモリトランジスタＥＤ１のオン・オフが変化するので、ＯＤＤ＿ＢＬ０，ＯＤＤ＿ＢＬ１間に電流が流れるか否かでデータの読み出しが行える。【００２７】
同様に、メモリセルＥ２に対して読み出しを行う場合には、例えば、ＯＤＤ＿ＷＬ１を５Ｖとし、ＯＤＤ＿ＢＬ０を１Ｖ、ＯＤＤ＿ＢＬ１を０Ｖとして、読み出しを行う。
なお、このようにしてメモリセルＥ１，Ｅ２に対して読み出しを行う場合には、バーチャルグラウンド方式の手法を用い、それぞれ１Ｖを印加したＯＤＤ＿ＢＬ０のＯＤＤ＿ＢＬ１側と反対側に配置されるビットラインＢＬにも１Ｖの電圧を印加する必要がある。【００２８】
また、メモリセルＥ３に対して読み出しを行う場合には、例えば、ＥＶＥＮ＿ＷＬ０を５Ｖとし、ＥＶＥＮ＿ＢＬ０を０Ｖ、ＥＶＥＮ＿ＢＬ１を１Ｖとして、読み出しを行う。
同様に、メモリセルＥ４に対して読み出しを行う場合には、例えば、ＥＶＥＮ＿ＷＬ１を５Ｖとし、ＥＶＥＮ＿ＢＬ０を０Ｖ、ＥＶＥＮ＿ＢＬ１を１Ｖとして、読み出しを行う。【００２９】
なお、このようにしてメモリセルＥ３，Ｅ４に対して読み出しを行う場合には、メモリセルＥ１，Ｅ２に対する読み出しのときと同様、それぞれ１Ｖを印加したＥＶＥＮ＿ＢＬ１のＥＶＥＮ＿ＢＬ０側と反対側に配置されるビットラインＢＬにも１Ｖの電圧を印加する必要がある。【００３０】
また、このようなフラッシュメモリ１においては、一方の拡散層２ａにソース領域およびドレイン領域を有するメモリセルＥ１，Ｅ２に対する動作と、もう一方の拡散層２ｂにソース領域およびドレイン領域を有するメモリセルＥ３，Ｅ４に対する動作を交互に行うことで、精度の良い高速の読み出しが可能である。【００３１】
続いて、データの書き込みについて説明する。
メモリセルＥ１に対して書き込みを行う場合には、例えば、ＯＤＤ＿ＷＬ０を１０Ｖとし、ＯＤＤ＿ＢＬ０を０Ｖ、ＯＤＤ＿ＢＬ１を５Ｖとする。これにより、セレクトトランジスタＥＣ１をオンするとともに、メモリトランジスタＥＤ１のフローティングゲートＦＧとチャネル領域との間の絶縁膜に電圧を印加してフローティングゲートＦＧに電子を注入するホットエレクトロン現象を利用して、書き込みを行う。【００３２】
同様に、メモリセルＥ２に対して書き込みを行う場合には、例えば、ＯＤＤ＿ＷＬ１を１０Ｖとし、ＯＤＤ＿ＢＬ０を０Ｖ、ＯＤＤ＿ＢＬ１を５Ｖとして、書き込みを行う。
なお、このようにしてメモリセルＥ１，Ｅ２に対して書き込みを行う場合には、それぞれ５Ｖを印加したＯＤＤ＿ＢＬ１のＯＤＤ＿ＢＬ０側と反対側に配置されるビットラインＢＬにも５Ｖの電圧を印加する必要がある。【００３３】
また、メモリセルＥ３に対して書き込みを行う場合には、例えば、ＥＶＥＮ＿ＷＬ０を１０Ｖとし、ＥＶＥＮ＿ＢＬ０を５Ｖ、ＥＶＥＮ＿ＢＬ１を０Ｖとして、書き込みを行う。【００３４】
同様に、メモリセルＥ４に対して書き込みを行う場合には、例えば、ＥＶＥＮ＿ＷＬ１を１０Ｖとし、ＥＶＥＮ＿ＢＬ０を５Ｖ、ＥＶＥＮ＿ＢＬ１を０Ｖとして、書き込みを行う。【００３５】
なお、このようにしてメモリセルＥ３，Ｅ４に対して書き込みを行う場合には、メモリセルＥ１，Ｅ２に対する書き込みのときと同様、それぞれ５Ｖを印加したＥＶＥＮ＿ＢＬ０のＥＶＥＮ＿ＢＬ１側と反対側に配置されるビットラインＢＬにも５Ｖの電圧を印加する必要がある。【００３６】
また、このようなフラッシュメモリ１においては、一方の拡散層２ａにソース領域およびドレイン領域を有するメモリセルＥ１，Ｅ２に対する動作と、もう一方の拡散層２ｂにソース領域およびドレイン領域を有するメモリセルＥ３，Ｅ４に対する動作を交互に行うことで、精度の良い高速の書き込みが可能である。【００３７】
最後に、データの消去について説明する。
メモリセルＥ１，Ｅ２，Ｅ３，Ｅ４に対してデータの消去を行う場合には、例えば、拡散層２ａ，２ｂに接続されているＯＤＤ＿ＢＬ０，ＯＤＤ＿ＢＬ１，ＥＶＥＮ＿ＢＬ０，ＥＶＥＮ＿ＢＬ１すべてに１０Ｖの電圧を印加するとともに、ＯＤＤ＿ＷＬ０，ＯＤＤ＿ＷＬ１，ＥＶＥＮ＿ＷＬ０，ＥＶＥＮ＿ＷＬ１すべてに−１０Ｖの電圧を印加する。これにより、ＦＮトンネル電流を流してメモリトランジスタＥＤ１，ＥＤ２，ＥＤ３，ＥＤ４の各フローティングゲートＦＧに注入されている電子が引き抜かれ、データの消去が行われる。【００３８】
また、ＯＤＤ＿ＢＬ０，ＯＤＤ＿ＢＬ１，ＥＶＥＮ＿ＢＬ０，ＥＶＥＮ＿ＢＬ１すべてに１０Ｖの電圧を印加する代わりに、例えば、半導体基板１０に１０Ｖの電圧の印加することで、−１０Ｖの電圧を印加されたＯＤＤ＿ＷＬ０，ＯＤＤ＿ＷＬ１，ＥＶＥＮ＿ＷＬ０，ＥＶＥＮ＿ＷＬ１と半導体基板１０間に電位差を生じさせ、半導体基板１０側に電子を引き抜き、データの消去を行うようにしてもよい。ただし、精度の良いデータの消去を行う場合には、半導体基板１０にトリプルウェル構造を形成しておく必要がある。【００３９】
以上説明したように、上記構成を有するフラッシュメモリ１においては、データの読み出しあるいは書き込みを行う際に、ＯＤＤ＿ＷＬ０，ＯＤＤ＿ＷＬ１をそれぞれゲートとして用いるメモリセルＥ１，Ｅ２については、ＯＤＤ＿ＢＬ０，ＯＤＤ＿ＢＬ１を使用する。データの読み出しあるいは書き込みを行う際に、ＥＶＥＮ＿ＷＬ０，ＥＶＥＮ＿ＷＬ１をそれぞれゲートとして用いるメモリセルＥ３、Ｅ４については、ＥＶＥＮ＿ＢＬ０，ＥＶＥＮ＿ＢＬ１を使用する。また、これらの際には、メモリセルＥ１，Ｅ２とメモリセルＥ３，Ｅ４とを交互に動作させることにより、精度の良い高速動作が行える。【００４０】
セレクトゲート構造を有しない従来のＮＯＲ型フラッシュメモリでは、消去時にメモリセルの閾値が負電圧になると非選択のメモリセルであっても電流が流れてしまい、読み出しを行うメモリセルの特性に悪影響が生じていた。しかし、上記構成を有するフラッシュメモリ１においては、各メモリセルＥ１，Ｅ２，Ｅ３，Ｅ４にセレクトトランジスタＥＣ１，ＥＣ２，ＥＣ３，ＥＣ４を設けているため、データの消去時にメモリトランジスタＥＤ１，ＥＤ２，ＥＤ３，ＥＤ４の閾値が負電圧になっても、選択されたメモリセルＥ１，Ｅ２，Ｅ３，Ｅ４に対して影響を及ぼすことがない。そのため、データを消去した場合でも、閾値をほぼゼロの状態にすることが可能になる。すなわち、閾値がほぼゼロになることで、書き込み状態と消去状態における電流差が十分に大きくなり、データの精度の良い高速読み出しが可能になる。【００４１】
なお、以上の説明では不揮発性半導体記憶装置としてフラッシュメモリを例に述べたが、上記構成はフラッシュメモリのほかＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等にも適用可能である。【００４２】
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
【符号の説明】
【００４３】
１  フラッシュメモリ
２ａ，２ｂ  拡散層
３，４，５，６  コンタクト部
７  絶縁膜
１０  半導体基板
１１  ＳＴＩ
Ｅ１，Ｅ２，Ｅ３，Ｅ４  メモリセル
ＥＣ１，ＥＣ２，ＥＣ３，ＥＣ４  セレクトトランジスタ
ＥＤ１，ＥＤ２，ＥＤ３，ＥＤ４  メモリトランジスタ
ＦＧ  フローティングゲート
【図１】
0004679569.tif 000002
【図２】
0004679569.tif 000003
【図３】
0004679569.tif 000004
【図４】
0004679569.tif 000005
【図５】
0004679569.tif 000006