(57)【特許請求の範囲】
【請求項１】
半導体基板に深いウェル形成のための第１イオン注入を実施する段階と、
前記深いウェルの第１の領域内に、前記深いウェルより浅いＰウェル形成のための第２イオン注入を実施する段階と、
前記第１及び第２イオン注入による前記半導体基板の損傷を修復するための第１熱処理工程を実施する段階と、
前記第１熱処理工程の後、前記深いウェルの第２の領域内に、前記深いウェルより浅いＮウェル形成のための第３イオン注入を実施する段階と、
前記第３イオン注入の後、しきい電圧調節のための第４イオン注入とを実施する段階と、
を備えることを特徴とするＮＡＮＤフラッシュ素子の製造方法。
【請求項２】
前記第４イオン注入後と前記第３及び第４イオン注入を受けた前記半導体基板を覆う膜の形成前において、
前記第３及び第４イオン注入による前記半導体基板の損傷を修復するための第２熱処理工程を実施する段階をさらに備えることを特徴とする請求項１に記載のＮＡＮＤフラッシュ素子の製造方法。
【請求項３】
前記第１熱処理工程は、７００ないし１１００℃の温度とＮ２ガス雰囲気下で実施することを特徴とする請求項１に記載のＮＡＮＤフラッシュ素子の製造方法。
【請求項４】
前記第２熱処理工程は、７００ないし１１００℃の温度とＮ２ガス雰囲気下で実施することを特徴とする請求項２に記載のＮＡＮＤフラッシュ素子の製造方法。
【請求項５】
第３及び第４イオン注入工程を実施した後、高電圧素子領域に高電圧ゲート酸化膜を形成し、低電圧素子領域及びセル領域にトンネル酸化膜を形成する段階と、
素子分離膜を形成した後、ゲート電極を形成する段階と
を備えることを特徴とする請求項１に記載のＮＡＮＤフラッシュ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュ素子の製造方法に関し、特に、ウェル及びしきい電圧調節のためのイオン注入損傷によるプログラムディスターブ欠陥を防止できるＮＡＮＤフラッシュ素子の製造方法に関する。
【背景技術】
【０００２】
０.１１５μｍテクのＮＡＮＤフラッシュＥＥＰＲＯＭの現在ゲート形成以前の工程は、トリプルウェル(ＴＮ Ｗｅｌｌ)形成のためのイオン注入工程を実施し、Ｐウェル形成のためのイオン注入を実施し、Ｎウェルイオン注入を実施し、しきい電圧調節のためのイオン注入を実施した後、高電圧素子領域に高電圧素子用ゲート酸化膜(ＧａｔｅＯｘｉｄｅ）を形成し、セル領域にトンネル酸化膜(Ｔｕｎｎｅｌ Ｏｘｉｄｅ）を形成した後、、素子分離膜を形成する。その上部にゲート電極、すなわち、フローティングゲート電極及びコントロールゲート電極を形成する。
【０００３】
しかし、ウェル及びしきい電圧調節のためのイオン注入工程後にアニ−ル工程を全く行わないため、イオン注入による半導体基板の損傷(Ｄａｍａｇｅ）が全く修復(Ｃｕｒｉｎｇ)できなくなる。このような損傷による半導体基板の変位(Ｄｉｓｌｏｃａｔｉｏｎ)を誘発してジャンクション(Ｊｕｎｃｔｉｏｎ）と半導体基板との間の漏れ電流パスを生成させ、プログラムディスターブフェイル(ＰｒｏｇｒａｍＤｉｓｔｕｒｂ Ｆａｉｌ）を発生させる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明は上述した問題点に鑑みてなされたものであって、その目的とするところは、Ｐウェル形成のためのイオン注入工程後にＰウェル熱処理工程を実施し、高電圧素子用ゲート酸化膜形成前に熱処理工程を実施することによって、プログラムディスターブフェイルを改善できるＮＡＮＤフラッシュメモリ素子の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る半導体基板に深いウェル形成のための第１イオン注入を実施する段階と、前記深いウェルの第１の領域内に、前記深いウェルより浅いＰウェル形成のための第２イオン注入を実施する段階と、前記第１及び第２イオン注入による前記半導体基板の損傷を修復するための第１熱処理工程を実施する段階と、前記第１熱処理工程の後、前記深いウェルの第２の領域内に、前記深いウェルより浅いＮウェル形成のための第３イオン注入を実施する段階と、前記第３イオン注入の後、しきい電圧調節のための第４イオン注入とを実施する段階と、を備えるＮＡＮＤフラッシュ素子の製造方法を提供する。
【０００６】
好ましくは、前記第４イオン注入後と前記第３及び第４イオン注入を受けた前記半導体基板を覆う膜の形成前において、前記第３及び第４イオン注入による前記半導体基板の損傷を修復するための第２熱処理工程を実施する段階をさらに備える。
【０００７】
好ましくは、前記第１及び第２熱処理工程は、７００ないし１１００℃の温度とＮ２ガス雰囲気下で実施する。
【発明の効果】
【００１０】
上述したように、本発明はＰウェル形成のためのイオン注入工程後、熱処理工程を実施することによって、フラッシュ素子のディスターブフェイル特性に対する均一性を改善できる。
【００１１】
また、しきい電圧調節のためのイオン注入後、高電圧ゲート酸化膜形成前に熱処理工程を実施することによって、フェイルビット数を減少させることができる。
【００１２】
また、セル領域にＳＴＩイオン注入を実施しないことによって、ディスターブフェイルを改善できる。
【課題を解決するための最良の形態】
【００１３】
以下、添付された図面を参照して本発明の実施の形態をさらに詳細に説明する。
【００１４】
図１は、フラッシュ素子のディスターブ欠陥を説明するための概念図である。
【００１５】
図１を参照すれば、ＮＡＮＤフラッシュＥＥＰＲＯＭにおいてディスターブは、バイパスディスターブＶｐａｓｓ Ｄｉｓｔｕｒｂ 10 とプログラムディスターブＶｐｇｍＤｉｓｔｕｒｂ20 の２種類モードが存在する。バイパスディスターブフェイルは内在する(Ｉｎｔｒｉｎｓｉｃ)するプログラムスピード(Ｐｒｏｇｒａｍ Ｓｐｅｅｄ;Ｆ-Ｎｔｕｎｎｅｌｉｎｇ)がノーマルセルに比べて非正常的に速いために現れる欠陥である。すなわち、バイパス電圧が印加されるセルに現れる欠陥である。プログラムディスターブフェイルは、下部半導体基板の変位などによって反転層(ＩｎｖｅｒｓｉｏｎＬａｙｅｒ）と基板との間の漏れ電流が生成されてチャネルブースト(Ｃｈａｎｎｅｌ Ｂｏｏｓｔｉｎｇ）が正しくなれないため発生する欠陥である。すなわち、プログラム電圧が印加されたセル(プログラムセル)に現れる欠陥である。本発明の熱処理工程によりフラッシュ素子のディスターブ欠陥を防止できる。
【００１６】
図２Ａないし図２Ｂは、本発明に係るＮＡＮＤフラッシュ素子の製造方法を説明するための断面図である。
【００１７】
図２Ａを参照すれば、半導体基板１１０に深いウェル（トリプルウェル）形成のためのイオン注入を実施してトリプルウェル（深いウェル）１２０を形成する。ＰＭＯＳ素子が形成される領域にＰウェル形成のためのイオン注入を実施してＰウェル１３０を形成する。第１熱処理工程を実施してイオン注入による半導体基板１１０の損傷を補償し、イオンを活性化してディスターブの均一度を向上させる。
【００１８】
第１熱処理工程は、７００ないし１１００℃の温度とＮ２ガス雰囲気下で約２０ないし４０分間実施することが好ましい。第１熱処理工程と後続イオン注入工程のバッファ膜として用いられるスクリーン酸化膜を形成するための高温熱酸化工程を共に行うことができる。
【００１９】
図２Ｂを参照すれば、Ｎウェル形成のためのイオン注入を実施してＮウェル１４０を形成する。しきい電圧調節のためのイオン注入を実施してしきい電圧調節イオン層(図示せず）を形成する。第２熱処理工程を実施してイオン注入による基板の損傷を補償してフェイルビット数を相当量減少させることができる。
【００２０】
第２熱処理工程は、７００ないし１１００℃の温度とＮ２ガス雰囲気下で約１ないし１００分間実施することが好ましい。第２熱処理工程は、炉(Ｆｕｒｎａｃｅ)を利用したアニ−ルとＲＴＰ(ＲａｐｉｄＴｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ)を利用したアニ−ルを実施することができる。
【００２１】
上述したウェルとしきい電圧調節イオン層の形成のため、半導体基板の上部に感光膜を利用した所定のパターンニング工程により、目標とする領域にのみイオン注入を実施できる。また、イオン注入工程のドーズ量、ＲＰなどは上部に形成される素子の条件によってそれぞれ多様に実施できる。
【００２２】
ウェルとしきい電圧イオン層が形成された全体構造上に高電圧素子用ゲート酸化膜(図示せず）を形成した後、、低電圧素子及びセルが形成される領域のゲート酸化膜を除去する。全体構造上にトンネル酸化膜(図示せず）を形成する。ＳＡ-ＳＴＩ工程を実施して素子分離膜(図示せず）を形成する。トンネル酸化膜上にフローティングゲート用ポリシリコン膜(図示せず）とパッド絶縁膜(図示せず）を形成した後、、パッド絶縁膜、ポリシリコン膜、トンネル酸化膜(ゲート酸化膜)及び半導体基板をエッチングすることにより、素子分離用トレンチ(図示せず)を形成する。素子分離用トレンチを酸化膜で埋め込み、パッド絶縁膜を停止膜とする平坦化工程によって、平坦化し素子分離膜を形成する。この場合、低電圧ＮＭＯＳトランジスタの下部サブスレショルドハンプ(ＳｕｂＴｈｒｅｓｈｏｌｄ Ｈｕｍｐ)特性をなくすため、トレンチエッチング後、ＳＴＩ側壁近所のホウ素分離(Ｂｏｒｏｎ Ｓｅｇｒｅｇａｔｉｏｎ)されることを補充するためＳＴＩイオン注入を実施するが、本実施の形態ではセル領域のＳＴＩイオン注入を実施しない。これにより、フェイルビット数を３〜４倍程度減少させることができる。このために素子分離用トレンチを形成した後、セル領域上に感光膜パターンを形成し、ＳＴＩイオン注入を実施し、前記感光膜を除去した後酸化膜を埋め込み平坦化する。
【００２３】
図３Ａは、Ｐウェル形成後の熱処理工程によるバイパスディスターブフェイルビット数を示すグラフであり、図３Ｂはプログラムディスターブフェイルビット数を示すグラフである。
【００２４】
図３Ａ及び図３Ｂを参照すれば、Ｐウェル形成後、約９５０℃で約３０分間アニ−ルを実施した後フラッシュ素子のディスターブを測定した結果、バイパスディスターブとプログラムディスターブ特性とも均一性が向上したことが確認できる。これは高エネルギーウェルイオン注入(ＨｉｇｈＥｎｅｒｇｙ Ｗｅｌｌ Ｉｍｐｌａｎｔ)時生成される半導体基板の損傷をアニ−ルを行うことによって、修復することを示す。すなわち、累積確率Ｃｕｍｕｌａｔｉｖｅ Ｐｒｏｂａｂｉｌｉｔｙの分布に基づいて図３Ａを述べると、熱処理工程をしない場合は１００ないし１０００００ｅａまでフェイルビット数が分布しているが、熱処理工程実施後にはフェイルビット数が約１００ｅａ近くで整列されていることが確認できる。図３Ｂを参照すれば、熱処理工程をしない場合は、１００ないし１００００ｅａまでフェイルビット数が分布しているが、熱処理工程後には約２００ｅａ近くで整列されている。
【００２５】
図４は、ＳＴＩイオン注入にともなうバイパスディスターブフェイルビット数を示すグラフである。
【００２６】
図４を参照すれば、素子分離膜形成のためのＳＴＩ工程の際、トレンチ形成のためのエッチング後、エッチングによる半導体基板内部のホウ素変化を補償するためにトレンチ側壁にＳＴＩイオン注入を実施するが、これによってセルのバイパスディスターブフェイルビット数が増加することが確認される。すなわち、累積確率ＣｕｍｕｌａｔｉｖｅＰｒｏｂａｂｉｌｉｔｙ４０％を基準とする場合、イオン注入を実施すればフェイルビット数が約１０００ｅａ程度であるが、イオン注入を実施しなければ約３００ｅａである。ＳＴＩイオン注入をセル領域に適用する場合、バイパスフェイルビット数が３ないし４倍程度増加する。したがって、セル領域にＳＴＩイオン注入を実施しない場合、フェイルビット数を相当量減少させることができる。
【００２７】
図５は、高電圧ゲート酸化膜の形成前の熱処理工程によるプログラムディスターブフェイルビット数を示すグラフである。
【００２８】
図５を参照すれば、高電圧ゲート酸化膜の形成前、すなわち、Ｎウェルとしきい電圧調節イオン層の形成後に熱処理工程を実施することによって、プログラムディスターブ特性が相当に改善されたことが確認できる。累積確率ＣｕｍｕｌａｔｉｖｅＰｒｏｂａｂｉｌｉｔｙ５０％を基準とする場合、熱処理の有無によってフェイルビット数が６ないし７倍程差が生じる。これはしきい電圧調節のためのイオン注入後、半導体基板の欠陥を熱アニ−ル(ＴｈｅｒｍａｌＡｎｎｅａｌ)により修復できる。
【００２９】
したがって、Ｐウェル形成後にアニ−ルを追加に行うことによって、ディスターブフェイル特性に対する均一性を改善でき、しきい電圧調節イオン注入後、高電圧ゲート酸化膜形成前にアニ−ルを行うことによってフェイルビット数を低減できる。これはイオン注入損傷による基板の欠陥をアニ−ルを行って修復できることを意味する。また、ＳＴＩイオン注入をセル領域に適用しないことによって相当部分改善効果が得られる。
【００３０】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【００３１】
【図１】フラッシュ素子のディスターブ欠陥を説明するための概念図である。
【図２】(Ａ)は本発明に係るＮＡＮＤフラッシュ素子の製造方法を説明するための断面図であり、(Ｂ)は本発明に係るＮＡＮＤフラッシュ素子の製造方法を説明するための断面図である。
【図３】(Ａ)はＰウェル形成後の熱処理工程によるバイパスディスターブフェイルビット数を示すグラフであり、(Ｂ)はプログラムディスターブフェイルビット数を示すグラフである。
【図４】ＳＴＩイオン注入にともなうバイパスディスターブフェイルビット数を示すグラフである。
【図５】高電圧ゲート酸化膜の形成前の熱処理工程によるプログラムディスターブフェイルビット数を示すグラフである。
【符号の説明】
【００３２】
１１０ 半導体基板
１２０ トリプルウェル
１３０ Ｐウェル
１４０ Ｎウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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