(57)【特許請求の範囲】
【請求項１】
マトリックス状に並ぶ複数のメモリセルと，前記各メモリセルに接続される複数のワード線及び複数のビット線とによってメモリセルアレイが構成され，前記複数のワード線は前記各メモリセルのゲート電極に行毎に接続され，セルドレイン電圧源から供給される電圧の一方は，複数のセレクト線により各メモリセルのドレイン電極に，偶数の列及び奇数の列にそれぞれ排他的に接続され，前記セルドレイン電圧源から供給される電圧の他方は，データ書込み回路及びマルチプレクサ回路を順に経て前記複数のビット線に接続され，前記各ビット線は前記各メモリセルのソース電極に列毎に接続され，前記データ書込み回路及び前記マルチプレクサ回路は少なくとも２組あって，前記複数のビット線の両端に少なくとも１組ずつ接続され、
浮遊ゲート型の前記メモリセルのセレクト線に印加したセルドレイン電圧源から供給される電圧と，前記ビット線の両端に接続された前記データ書き込み回路及び前記マルチプレクサ回路から供給される電圧との電位差により，書き込み又は書き込み阻止を行う
ことを特徴とする浮遊ゲート型不揮発性半導体メモリ。
【請求項２】
前記セルドレイン電圧源から供給される電圧の他方は，１組のデータ書込み回路及びマルチプレクサ回路を順に経て前記複数のビット線に接続され，残りの組のデータ書込み回路及びマルチプレクサ回路には接続されない
ことを特徴とする請求項１に記載の浮遊ゲート型不揮発性半導体メモリ。
【請求項３】
前記セルドレイン電圧源から電圧が供給されない残りの組のデータ書込み回路は，前記複数のビット線の電圧からデータ値を判別して，各ビット線を接地もしくは非接地する
ことを特徴とする請求項２に記載の浮遊ゲート型不揮発性半導体メモリ。
【請求項４】
データ書込み開始時に各ビット線をプリチャージするように構成した
ことを特徴とする請求項３に記載の浮遊ゲート型不揮発性半導体メモリ。
【請求項５】
データ書込み開始時に，２値化された信号のうち高電位の信号のビット線をプリチャージするように構成した
ことを特徴とする請求項３に記載の浮遊ゲート型不揮発性半導体メモリ。
【請求項６】
前記ビット線のプリチャージに読み出し用セルドレイン電圧源の電圧を用いるように構成した
ことを特徴とする請求項４または請求項５のいずれか１項に記載の浮遊ゲート型不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，データ書込み回路を改良した浮遊ゲート型不揮発性半導体メモリに関するものである。
【０００２】
【従来の技術】
浮遊ゲート型不揮発性半導体メモリは，制御ゲート電極と絶縁膜中に埋め込まれた浮遊ゲート電極を積層した構造を有するメモリセルを二次元アレイ化したもので，書き換え可能な各種リードオンリーメモリ（ROM；Read-Only Memory）として用いられている。
【０００３】
従来の浮遊ゲート型不揮発性半導体メモリの構成は，以下のようになっている。マトリックス状に並ぶ複数のメモリセル（MC0，MC1，・・・）と，各メモリセルに接続される複数のワード線（WL0，WL1，・・・）及び複数のビット線（BL0，BL1，・・・）とによってメモリセルアレイが構成され，複数のワード線は各メモリセルのゲート電極に行毎に接続される。
【０００４】
セルドレイン電圧源は，各メモリセル（MC0，MC1，・・・）のドレイン電極に印加する電圧を供給する。セルドレイン電圧源には，後述する「PGMYB」信号と「RST」信号が入力される。本明細書及び図面においては，特に断りの無い限り，セルドレイン電圧源の電圧供給端子及び，その供給する電圧を「CDV」という。
【０００５】
セルドレイン電圧源から供給されるCDVの一方は，複数のセレクト線（SL0，SL1，・・・）により各メモリセル（MC0，MC1，・・・）のドレイン電極に，偶数（ＥＶＥＮ），奇数（ＯＤＤ）別に列毎に排他的に接続され，セルドレイン電圧源から供給されるCDVの他方は，データ書込み回路及びマルチプレクサ回路を順に経て複数のビット線（BL0，BL1，・・・）に接続され，各ビット線（BL0，BL1，・・・）は各メモリセル（MC0，MC1，・・・）のソース電極に列毎に接続される。
【０００６】
データ書込み回路は，各メモリセルに，“０”データ，もしくは，“１”データを書込むための回路で，CDVの他，後述する「PGMYB」，「RST」信号，及び，“０”データまたは“１”データが入力される。
【０００７】
マルチプレクサ回路は，セルドレイン電圧源からの電圧を供給する任意のビット線を選択し，接続する回路である。
【０００８】
以下，本明細書及び図面では，特に断りの無い限り，“Ｌ”は「接地レベル」を示し，“Ｈ”は「電源電圧レベル」を示す。
【０００９】
セルドレイン電圧源やデータ書込み回路に入力される「PGMYB」は，書込み動作時に“Ｌ”になる信号である。また，セルドレイン電圧源やデータ書込み回路に入力される「RST」は，「PGMYB」が“Ｌ”から“Ｈ”に変化するとき一定期間“Ｈ”になる信号である。「RST」が“Ｈ”になる期間は，書込み動作により充電されるビット線の電圧が接地レベルまで引き下がるのに十分な時間に設定される。「BLPZA」は，データ書込み回路とマルチプレクサ回路とを接続するノードである。
【００１０】
書込み動作時のセルドレイン電圧源は，「PGMYB」で制御される「PGMYB」に“Ｌ”が入力される場合は書込み用の電圧，例えば４．５Ｖを供給する。一方，「PGMYB」に“Ｈ”が入力される場合は読み出し用の電圧，例えば１．０Ｖを供給する。また，セルドレイン電圧源は，「RST」が“Ｈ”の期間は電圧供給を停止し，CDVは接地レベルになる。書込み用の電圧（CDV）は，書込み誤りを防止するため，スルーレートを遅く設定される。
【００１１】
“０”データ書込みの場合，メモリセルのドレイン−ソース電極間に４．５Ｖの電圧を印加して浮遊ゲートに電子を注入する。逆に，メモリセルのドレイン−ソース電極間に印加する電圧が１．５Ｖ以下であれば，浮遊ゲートに電子は注入せず，“１”データ書込みとなる。以下，電子を注入した場合の状態を“０”と設定しているが，もちろん，“０”と“１”を逆に設定してもかまわない。
【００１２】
ここで，MC0へのデータ書込み動作を説明する。書込み動作では「PGMYB」に“Ｌ”を入力して，MC0のドレイン電極に，４．５Ｖの電圧を印加する。マルチプレクサ回路は，BL0を「BLPZA」に接続する。
【００１３】
“１”データ書込みでは，データ書込み回路は，CDVに追随して「BLPZA」の電圧を上昇させ，最終的に３Ｖにバイアスされ，従って，MC0のドレイン−ソース電極間には１．５Ｖが印加され，浮遊ゲートヘの電子の注入は起こらない。
【００１４】
一方，“０”データ書込みでは，データ書込み回路は「BLPZA」を接地レベル“Ｌ”にする。従って，MC0のドレイン−ソース電極間に４．５Ｖの電圧が印加され，MC0の浮遊ゲートヘの電子の注入が起こる。
【００１５】
書込み動作では，「データ書込みサイクル」と，書込んだデータを照合する「ベリファイサイクル」とを交互に繰り返す。データ書込みサイクルからベリファイサイクルヘの移行時，「PGMYB」は“Ｌ”から“Ｈ”に変化し，それに伴い「RST」が一定期間“Ｈ”になる。「RST」が“Ｈ”になると，データ書込み回路は，「BLPZA」をCDVに接続するため，CDVが接地レベル“Ｌ”に移行するのに追随して「BLPZA」も接地レベル“Ｌ”に移行する。以上のようにして，データ書込みが行われる。
【００１６】
【発明が解決すべき課題】
しかし，近年，半導体プロセスの微細化に伴い，ビット線の単位長抵抗が大きくなってきており，特に大容量のメモリにおいてはそれが顕著である。データ書込み動作では，書込みに伴うビット線電流が大きいため，ビット線による電圧降下も一段と大きくなる。このため，BLPZAを接地しても，BLPZAから遠い側のビット線端では，接地レベルからビット線抵抗分だけ電圧が浮いてしまう。すると，メモリセルのドレイン−ソース間に必要な電圧が印加されず，また，ゲート−ソース電極間の電位差も小さくなるため，書込みが不十分になり，書込み誤りが発生するという問題があった。
【００１７】
そこで本発明は，ビット線の設定を改良し，半導体プロセスの微細化された大容量のメモリであってもデータ書込みを確実に行い，書込み誤りを低減した浮遊ゲート型不揮発性半導体メモリを提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成するための本発明の浮遊ゲート型不揮発性半導体メモリは，マトリックス状に並ぶ複数のメモリセルと，各メモリセルに接続される複数のワード線及び複数のビット線とによってメモリセルアレイが構成され，複数のワード線は各メモリセルのゲート電極に行毎に接続され，セルドレイン電圧源から供給される電圧の一方は，複数のセレクト線により各メモリセルのドレイン電極に，偶数，奇数別に列毎に排他的に接続され，セルドレイン電圧源から供給される電圧の他方は，データ書込み回路及びマルチプレクサ回路を順に経て複数のビット線に接続され，各ビット線は各メモリセルのソース電極に列毎に接続され，データ書込み回路及びマルチプレクサ回路は少なくとも２組あって，複数のビット線の両端に少なくとも１組ずつ接続されることを特徴とする。
【００１９】
少なくとも２組あるデータ書込み回路及びマルチプレクサ回路に対して，セルドレイン電圧源から供給される電圧の他方は，１組のデータ書込み回路及びマルチプレクサ回路のみを順に経て前記複数のビット線に接続され，残りの組のデータ書込み回路及びマルチプレクサ回路には接続されないようにして構成してもよい。
【００２０】
セルドレイン電圧源から電圧が供給されない残りの組のデータ書込み回路は，複数のビット線の電圧からデータ値を判別して，各ビット線を接地もしくは非接地するように構成してもよい。
【００２１】
また，データ書込み開始時に，各ビット線をプリチャージするように構成してもよく，２値化された信号のうち高電位の信号，例えば“1”データ書込みのビット線をプリチャージするように構成してもよい。
【００２２】
ビット線のプリチャージには，読み出し用セルドレイン電圧源の電圧を用いることができる。
【００２３】
【発明の実施の形態】
以下に，本発明のいくつかの実施の形態を，図面を用いて説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００２４】
（第１の実施の形態）
図１は，本発明の第１の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成を示す図である。図１において，WL0はワード線であり，WL0の１列のみを記載して残りは省略している。また，BL0，BL1，BL2はビット線であり，３本のみを記載し，残りは省略している。また，MC0，MC1，MC2，・・・，MC5はメモリセルであり，６個のみを記載し，残りは省略している。図１のMC0，MC2，MC4では，上がゲート電極，左がドレイン電極，右がソース電極であり，MC1，MC3，MC5はこの左右が逆になっている。また，SL0，SL1，SL2，SL3はセレクト線であり，４本のみを記載し，残りは省略している。
【００２５】
図１に示すように，マトリックス状に並ぶ複数のメモリセル（MC0，MC1，・・・）と，各メモリセル（MC0，MC1，・・・）に接続される複数のワード線（WL0，WL1，・・・）及び複数のビット線（BL0，BL1，・・・）とによってメモリセルアレイが構成され，複数のワード線（WL0，WL1，・・・）は各メモリセルのゲート電極に行毎に接続される。
【００２６】
セルドレイン電圧源１２は，各メモリセル（MC0，MC1，・・・）のドレイン電極に印加する電圧を供給する。セルドレイン電圧源１２から供給される電圧は，複数のセレクト線（SL0，SL1，・・・）により各メモリセル（MC0，MC1，・・・）のドレイン電極に，偶数（ＥＶＥＮ），奇数（ＯＤＤ）別に列毎に排他的に接続される。また，セルドレイン電圧源１２には，「PGMYB」信号と「RST」信号が入力される。
【００２７】
データ書込み回路及びマルチプレクサ回路は，データ書込み回路１３及びマルチプレクサ回路１５と，データ書込み回路１４及びマルチプレクサ回路１６の少なくとも２組で構成される。図１では２組の例を示している。
【００２８】
データ書込み回路１３とデータ書込み回路１４は同じ機能を有しており，各メモリセルに“０”データ，もしくは，“１”データを書込むための回路で，CDVの他，「PGMYB」信号，「RST」信号，及び“０”データまたは“１”データが入力される。
【００２９】
マルチプレクサ回路１５とマルチプレクサ回路１６は同じ機能を有しており，セルドレイン電圧源１２からの電圧を供給する任意のビット線を選択し，接続する回路である。
【００３０】
セルドレイン電圧源１２から供給される電圧はまた，データ書込み回路１３及びマルチプレクサ回路１５を順に経て複数のビット線（BL0，BL1，・・・）の一端に接続され，データ書込み回路１４及びマルチプレクサ回路１６を順に経て複数のビット線（BL0，BL1，・・・）の他端にも接続され，各ビット線（BL0，BL1，・・・）は各メモリセル（MC0，MC1，・・・）のソース電極に列毎に接続される。
【００３１】
セルドレイン電圧源１２やデータ書込み回路１３，１４に入力される「PGMYB」は，書込み動作時に“Ｌ”になる信号である。セルドレイン電圧源１２やデータ書込み回路１３，１４に入力される「RST」は，「PGMYB」が“Ｌ”から“Ｈ”に変化するとき一定期間“Ｈ”になる信号である。「RST」が“Ｈ”になる期間は，書込み動作により充電されるビット線の電圧を接地レベルまで引き下げるのに十分な時間に設定される。「BLPZA」，「BLPU」は，それぞれデータ書込み回路１３，１４とマルチプレクサ回路１５，１６とを接続するノードである。
【００３２】
書込み動作時のセルドレイン電圧源１２は，「PGMYB」で制御される「PGMYB」に“Ｌ”が入力される場合は書込み用の電圧，例えば４．５Ｖを供給する。一方，「PGMYB」に“Ｈ”が入力される場合は読み出し用の電圧，例えば１．０Ｖを供給する。また，セルドレイン電圧源１２は，「RST」が“Ｈ”の期間は電圧供給を停止し，CDVは接地レベルになる。書込み用の電圧（CDV）は，書込み誤りを防止するため，スルーレートを遅く設定される。
【００３３】
“０”データ書込みの場合，メモリセルのドレイン−ソース電極間に４．５Ｖの電圧を印加して浮遊ゲートに電子を注入する。逆に，メモリセルのドレイン−ソース電極間に印加する電圧が１．５Ｖ以下であれば，浮遊ゲートに電子は注入せず，“１”データ書込みとなる。
【００３４】
図２（ａ）は，図１の第１の実施の形態の構成の浮遊ゲート型不揮発性半導体メモリにおける，データ書込み動作のタイミングチャートである。また，図２（ｂ）は，上記タイミングチャートに対応する電位の変化を表し，上から，CDV（Ｖ）即ち，ドレイン電極電位（Ｖ）（実線），“１”データ書込みにおけるソース電極電位（Ｖ）（点線），“０”データ書込みにおけるソース電極電位（Ｖ）（波線）である。図２（ｂ）より，ドレイン−ソース電極間の電圧の変化がわかる。
【００３５】
図２により，図１におけるMC0へのデータ書込み動作を説明する。
【００３６】
書込み動作では，「PGMYB」に“Ｌ”を入力して，MC0のドレイン電極に４．５Ｖの電圧を印加する。マルチプレクサ回路１５，１６は，それぞれBL0を「BLPZA」，「BLPU」に接続する。
【００３７】
“１”データ書込みでは，データ書込み回路１３，１４は，CDVに追随して「BLPZA」，「BLPU」の電圧を上昇させ，最終的に３Ｖにバイアスする。従って，MC0のドレイン−ソース電極間には１．５Ｖが印加され，浮遊ゲートヘの電子の注入は起こらない。
【００３８】
一方，“０”データ書込みでは，データ書込み回路１３，１４は，「BLPZA」，「BLPU」を接地レベル“Ｌ”にする。従って，ビット線の両端が接地され，MC0のドレイン−ソース電極間に４．５Ｖの電圧が印加され，MC0の浮遊ゲートヘの電子の注入が起こる。
【００３９】
書込み動作では，「データ書込みサイクル」と書込んだデータを照合する「ベリファイサイクル」とを交互に繰り返す。データ書込みサイクルからベリファイサイクルヘの移行時，「PGMYB」は“Ｌ”から“Ｈ”に変化し，それに伴い「RST」が一定期間“Ｈ”になる。「RST」が“Ｈ”になると，データ書込み回路１３，１４は，それぞれ「BLPZA」，「BLPU」をCDVに接続するため，CDVが接地レベル“Ｌ”に移行するのに追随して「BLPZA」，「BLPU」も接地レベル“Ｌ”に移行する。以上のようにして，データ書込みが行われる。
【００４０】
以上示したように，第1の実施の形態によれば，ビット線の両端にデータ書込み回路とマルチプレクサ回路を設置したので，従来の構成に比べて“０”データ書込みにおけるビット線の接地能力が向上し，ビット線の抵抗によるゲート−ソース間電位差が低下せず，より確実な“０”データ書込みが行われる。
【００４１】
（第２の実施の形態）
図３は，本発明の第２の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成を示す図である。図３において，WL0，BL0，BL1，BL2，MC0，MC1，MC2，・・・，MC5，SL0，SL1，SL2，SL3は，第１の実施の形態（図１）と同様であり，説明を省略する。
【００４２】
図３に示すように，複数のワード線（WL0，WL1，・・・）と，複数のビット線（BL0，BL1，・・・）と，マトリックス状に並ぶ複数のメモリセル（MC0，MC1，・・・）によって仮想接地型メモリセルアレイ２１が構成され，複数のワード線（WL0，WL1，・・・）は，各メモリセル（MC0，MC1，・・・）のゲート電極に行毎に接続される。
【００４３】
セルドレイン電圧源２２は，各メモリセル（MC0，MC1，・・・）のドレイン電極に印加する電圧を供給する。セルドレイン電圧源２２から供給される電圧は，複数のセレクト線（SL0，SL1，・・・）により各メモリセル（MC0，MC1，・・・）のドレイン電極に，偶数（ＥＶＥＮ），奇数（ＯＤＤ）別に列毎に排他的に接続される。また，セルドレイン電圧源２２には，「PGMYB」信号と「RST」信号が入力される。
【００４４】
データ書込み回路２３と，データ書込み回路２４は，各メモリセルに，“０”データ，もしくは，“１”データを書込むための回路である。データ書込み回路２３にはCDVの他，「PGMYB」，「RST」信号，及び“０”データまたは“１”データが入力され，データ書込み回路２４にはCDVは入力されず，「PGMYB」信号と，後述する「PGML」信号が入力される。
【００４５】
第１のマルチプレクサ回路２５と第２のマルチプレクサ回路２６は同じ機能を有しており，セルドレイン電圧源２２からの電圧を供給する任意のビット線を選択し，接続する回路である。
【００４６】
セルドレイン電圧源２２から供給される電圧はまた，データ書込み回路２３及びマルチプレクサ回路２５を順に経て複数のビット線（BL0，BL1，・・・）の一端に接続される。
【００４７】
セルドレイン電圧源２２から電圧が供給されないデータ書込み回路２４は，マルチプレクサ回路２６を経て複数のビット線（BL0，BL1，・・・）の他端に接続される。各ビット線（BL0，BL1，・・・）は，各メモリセル（MC0，MC1，・・・）のソース電極に列毎に接続される。
【００４８】
セルドレイン電圧源２２やデータ書込み回路２３，２４に入力される「PGMYB」は，書込み動作時に“Ｌ”になる信号である。また，データ書込み回路２４に入力される「PGML」信号は，「PGMYB」に“Ｌ”を入力してから一定期間の後，“Ｌ”アクティブのワンショットパルスを出力する信号である。また，セルドレイン電圧源２２やデータ書込み回路２３に入力される「RST」は，「PGMYB」が“Ｌ”から“Ｈ”に変化するとき一定期間“Ｈ”になる信号である。「RST」が“Ｈ”になる期間は，書込み動作により充電されるビット線の電圧が接地レベルまで引き上がるのに十分な時間に設定される。「BLPZA」，「BLPU」は，それぞれデータ書込み回路２３，２４とマルチプレクサ回路２５，２６とを接続するノードである。
【００４９】
書込み動作時のセルドレイン電圧源２２は，「PGMYB」で制御される「PGMYB」に“Ｌ”が入力される場合は書込み用の電圧，例えば４．５Ｖを供給する。一方，「PGMYB」に“Ｈ”が入力される場合は読み出し用の電圧，例えば１．０Ｖを供給する。また，セルドレイン電圧源２２は，「RST」が“Ｈ”の期間は電圧供給を停止し，CDVは接地レベルになる。書込み用の電圧（CDV）は，書込み誤りを防止するため，スルーレートを遅く設定される。
【００５０】
“０”データ書込みの場合，メモリセルのドレイン−ソース電極間に４．５Ｖの電圧を印加して浮遊ゲートに電子を注入する。逆に，メモリセルのドレイン−ソース電極間に印加する電圧が１．５Ｖ以下であれば，浮遊ゲートに電子は注入せず，“１”データ書込みとなる。
【００５１】
図４（ａ）は，図３の第２の実施の形態の構成の浮遊ゲート型不揮発性半導体メモリにおける，データ書込み動作のタイミングチャートである。また，図４（ｂ）は，上記タイミングチャートに対応する電位の変化を表し，上から，CDV（Ｖ）即ち，ドレイン電極電位（Ｖ）（実線），“１”データ書込みにおけるソース電極電位（Ｖ）（点線），“０”データ書込みにおけるソース電極電位（Ｖ）（波線）である。
【００５２】
図４により，図３におけるMC0へのデータ書込み動作を説明する。
【００５３】
書込み動作では，「PGMYB」に“Ｌ”を入力して，MC0のドレイン電極に４．５Ｖの電圧を印加する。マルチプレクサ回路２５，２６は，それぞれBL0を「BLPZA」，「BLPU」に接続する。
【００５４】
“１”データ書込みでは，データ書込み回路２３はCDVに追随して「BLPZA」の電圧を上昇させ，最終的に３Ｖにバイアスする。また，データ書込み回路２３は，「PGML」がワンショットパルス出力した時点でBLPUの電圧から“０”データ書込みか，または，“１”データ書込みかを判別する。判別の結果，“１”データ書込みの場合はBLPUを開放（非接地）する。従って，MC0のドレイン−ソース電極間には１．５Ｖが印加され，浮遊ゲートヘの電子の注入は起こらない。
【００５５】
一方，“０”データ書込みでは，データ書込み回路２３は，「BLPZA」を接地レベル“Ｌ”にする。また，データ書込み回路２３は，「PGML」がワンショットパルス出力した時点でBLPUの電圧から，“０”データ書込みか，または，“１”データ書込みかを判別する。判別の結果，“０”データ書込みの場合はBLPUを接地する。従って，ビット線の両端が接地され，MC0のドレイン−ソース電極間に４．５Ｖの電圧が印加され，MC0の浮遊ゲートヘの電子の注入が起こる。
【００５６】
書込み動作では，「データ書込みサイクル」と，書込んだデータを照合する「ベリファイサイクル」とを交互に繰り返す。データ書込みサイクルからベリファイサイクルヘの移行時，「PGMYB」は“Ｌ”から“Ｈ”に変化し，それに伴い「RST」が一定期間“Ｈ”になる。「RST」が“Ｈ”になると，データ書込み回路２３，２４は，それぞれ「BLPZA」，「BLPU」をCDVに接続するため，CDVが接地レベル“Ｌ”に移行するのに追随して，「BLPZA」，「BLPU」も接地レベル“Ｌ”に移行する。以上のようにして，データ書込みが行われる。
【００５７】
以上示したように，第２の実施の形態によれば，第１の実施の形態と同様，ビット線の両端にデータ書込み回路とマルチプレクサ回路を設置したので，従来の構成に比べて“０”データ書込みにおけるビット線の接地能力が向上し，ビット線の抵抗によるゲート−ソース電極間電位も低下せず，より確実な“０”データ書込みが行われる。
【００５８】
また，第1の実施の形態では，メモリセルに書込む“０”もしくは“１”の入力データを，ビット線の両端にあるデータ書込み回路に伝達する必要があるが，第２の実施の形態の第２のデータ書込み回路２４はそれを必要としない。従って信号線の引き回しが少なくなり，その分，よりコンパクトかつ柔軟なレイアウト設計が可能になる。
【００５９】
（第２の実施の形態におけるデータ書込み回路の一例）
図５は，第２の実施の形態におけるデータ書込み回路２４の一例である。第５図における，「BLPU」，「PGMYB」，及び，「PGML」は前述と同様であるので説明を省略する。
【００６０】
図５において，INV00，INV01，・・・，INV04はインバータで，N00，N01，N02はNチャネルMOSトランジスタ（以下，「NMOS」という）で，P00，P01，P02はPチャネルMOSトランジスタ（以下，「PMOS」という）である。
【００６１】
BLPUは，N00のゲート電極に入力され，N00のソース電極は接地し，ドレイン電極はP00のドレイン電極と接続される。P00のソース電極は，電源電圧（以下，「VDD」という。図示せず。）に接続し，ゲート電極は接地される。上記接続により，N00とP00とでBLPUのインバータが形成され，その出力（N00及びP00のドレイン電極）は，INV02の入力端子に接続される。
【００６２】
一方，INV02の出力端子は，N02及びP02のソース電極に接続される。INV03の入力端子にはPGMLが入力し，出力端子はN02のゲート電極に接続される。P02のゲート電極にはPGMLが入力し，N02とP02とでトランスファゲートが形成される。このトランスファゲートの出力（N02及びP02のドレイン電極）は，INV01の入力端子に接続される。
【００６３】
INV00とINV01は，互いの入力端子が互いの出力端子に接続されており，INV00とINV01とでラッチ回路が形成される。INV01の出力端子は，N01のゲート電極に接続される。
【００６４】
N01のドレイン電極はBLPUに接続し，ソース電極は接地される。INV04の入力端子にはPGMYBが入力し，出力端子はP01のゲート電極に接続される。P01のソース電極はVDDに接続し，ドレイン電極はINV01の入力端子に接続される。
【００６５】
PGMYBに“Ｈ”が入力される間はP01が導通しており，INV01は“Ｌ”を出力し，N01のゲート電極には“Ｌ”が入力される。従ってN01は非導通であるから，N01のドレイン電極に接続するBLPU端は，開放（非接地）とみなせる。
【００６６】
図４に示すように，PGMYBに“Ｌ”が入力されて書込み動作が始まるとP01は非導通になるが，ラッチ回路によりINV01は引き続き“Ｌ”を出力する。また，前述したように，BLPUは“０”データ書込みの場合は接地し，“１”データ書込みの場合は３Ｖまでバイアスされる。従って，N00のゲート電極には，接地，もしくは，バイアスされた電圧が入力される。
【００６７】
接地された“０”データ書込みと，バイアスされた“１”データ書込みとが判別できるように，ある適当な電圧の入力で出力が反転するようにN00及びP00を調節し，適当な時期にPGMLにワンショットパルスを入力すれば，“０”データ書込み，もしくは，“１”データ書込みを判別してラッチできる。
【００６８】
“０”データ書込みの場合，ラッチ回路は“Ｈ”をラッチするから，N01は導通する。“１”データ書込みの場合，ラッチ回路は“Ｌ”をラッチするから，N01は非導通を維持する。従って，“０”データ書込みではN01が導通して，ドレイン電極に接続するBLPUは接地する。一方，“１”データ書込みではN01が非導通のため，データ書込み回路Ｃ側のBLPU端は開放（非接地）される。
【００６９】
以上に示したデータ書込み回路の一例により，第２の実施の形態が実現される。但しこれは好適な一例であって，これに限定されるものではない。
【００７０】
（第３の実施の形態）
図６は，本発明の第３の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成を示す図である。図６において，WL0，BL0，BL1，BL2，MC0，MC1，MC2，・・・，MC5，SL0，SL1，SL2，SL3は，第１の実施の形態（図１）と同様であり，説明を省略する。
【００７１】
データ書込み回路３３にはCDV，「PGMYB」信号，「RST」信号，“０”データまたは“１”データの他，プリチャージ信号「PCHARG」が入力され，セルドレイン電圧源３２には，「PGMYB」信号と「RST」信号の他に，プリチャージ信号「PCHARG」が入力される。
【００７２】
「PCHRG」信号は，「PGMYB」が“Ｈ”から“Ｌ”に変化して書込み動作が始まると，一定期間“Ｈ”になる信号である。「PCHRG」信号は，ビット線をプリチャージする期間を設定する。即ち，「PCHRG」が“Ｈ”の期間はビット線をプリチャージする。
【００７３】
その他の構成は，第２の実施の形態と同様であるので説明を省略する。
【００７４】
図７（ａ）は，図６の第３の実施の形態の構成の浮遊ゲート型不揮発性半導体メモリにおける，データ書込み動作のタイミングチャートである。また，図７（ｂ）は，上記タイミングチャートに対応する電位の変化を表し，上から，CDV（Ｖ）即ち，ドレイン電極電位（Ｖ）（実線），“１”データ書込みにおけるソース電極電位（Ｖ）（点線），“０”データ書込みにおけるソース電極電位（Ｖ）（波線）である。
【００７５】
図７により，図６におけるMC0へのデータ書込み動作を説明する。ここでは，データ書込み回路３４に，一例として，第２の実施の形態で説明したのと同様の回路例を用いている。
【００７６】
書込み動作では，「PGMYB」に“Ｌ”を入力して書込み動作が開始すると，「PCHRG」が“Ｈ”となる。CDVは，「PCHRG」が“Ｈ”の期間，ビット線をプリチャージするための電圧（以下，「プリチャージ電圧」という）を出力する。プリチャージ電圧は適当な大きさでよいが，例えば，データ読み出し用のCDVが流用できる。読み出し用のCDVは，スルーレートが比較的早く，また１．０Ｖ程度の電圧出力なので，ビット線抵抗も小さいからである。
【００７７】
データ書込み回路３３は，「PCHRG」が“Ｈ”の期間，BLPZAをCDVに接続する。従って，「PCHRG」が“Ｈ”の期間，データ書込み回路３３は，書込みデータの値にかかわらずビット線をプリチャージ電圧にバイアスする。
【００７８】
「PCHRG」が“Ｌ”になると，データ書込み回路３３は，“０”データ書込みの場合はBLPZAを接地し，“１”データ書込みの場合は３Ｖにバイアスする。その後，“０”データ書込みのビット線の電圧が十分引き下がった段階で，「PGML」がデータ書込み回路３４にワンショットパルスを出力する。
【００７９】
従って，第２の実施の形態と同様，“０”データ書込みではデータ書込み回路３４のN01が導通して，ドレイン電極に接続するBLPUが接地される。一方，“１”データ書込みではデータ書込み回路３４のN01が非導通のため，データ書込み回路３４側のBLPU端は開放（非接地）される。
【００８０】
以上示したように，第３の実施の形態によれば，第２の実施の形態と同様の効果が得られる。
【００８１】
第２の本実施の形態の回路構成では，書込み用の電圧（CDV）は書込み誤りを防止するためにスルーレートを遅く設定されることや，CDVが４．５Ｖに近づくとビット線電流が大きくなってBLPUが接地レベルから浮いてしまうことなどから，PGMLをアサートしてラッチするタイミングを図りづらい。しかし，第３の実施の形態によれば，書込み用の電圧（CDV）ではない電圧源，例えば読み出し用のCDVを用いてビット線をプリチャージすることで，制御信号や素子数が増えるものの，第２の実施の形態に比較して制御性が向上される。
【００８２】
（第４の実施の形態）
図８は，本発明の第４の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成を示す図である。図８において，WL0，BL0，BL1，BL2，MC0，MC1，MC2，・・・，MC5，SL0，SL1，SL2，SL3は，第１の実施の形態（図１）と同様であり，説明を省略する。
【００８３】
図８に示すように，第４の実施の形態では第３の実施形態と同様にセルドレイン電圧源４２に「PCHRG」を入力するが，データ書込み回路４３には「PCHRG」を入力しない。「PCHRG」信号は，第３の実施の形態と同様である。その他の構成は，第２の実施の形態と同様であるので説明を省略する。
【００８４】
図９（ａ）は，図８の第４の実施の形態の構成の浮遊ゲート型不揮発性半導体メモリにおける，データ書込み動作のタイミングチャートである。また，図９（ｂ）は，上記タイミングチャートに対応する電位の変化を表し，上から，CDV（Ｖ）即ち，ドレイン電極電位（Ｖ）（実線），“１”データ書込みにおけるソース電極電位（Ｖ）（点線），“０”データ書込みにおけるソース電極電位（Ｖ）（波線）である。
【００８５】
図９により，図８におけるMC0へのデータ書込み動作を説明する。ここでは，データ書込み回路４４に，一例として，第２の実施の形態で説明したのと同様の回路例を用いている。
【００８６】
書込み動作では，「PGMYB」に“Ｌ”を入力して書込み動作が開始すると，「PCHRG」が“Ｈ”となる。CDVは，「PCHRG」が“Ｈ”の期間，プリチャージ電圧を出力する。プリチャージ電圧は適当な大きさでよいが，前述の理由により，例えば，データ読み出し用のCDVが流用できる。
【００８７】
データ書込み回路４３は，「PGMYB」が“Ｌ”となって書込み動作が開始されると，“１”データ書込みではBLPZAに３Ｖを出力し，“０”データ書込みではBLPZAを接地レベルにする。「PCHRG」が“Ｌ”になると，「PGML」がデータ書込み回路４４にワンショットパルスを出力する。
【００８８】
従って，第３の実施の形態と同様に，“０”データ書込みではデータ書込み回路４４のN01が導通して，ドレイン電極に接続するBLPUが接地される。一方，“１”データ書込みではデータ書込み回路４４のN01が非導通のため，データ書込み回路４４側のBLPU端は開放（非接地）される。
【００８９】
以上示したように，第４の実施の形態によれば，第２，第３の実施の形態と同様の効果が得られる。また，２値化された信号のうち高電位の信号，例えば“１”データ書込みのビット線のみをプリチャージすることで，第３の実施の形態に比べて，データ書込み回路４３へのプリチャージ信号の入力が不要となる。従って信号線の引き回しが少なくなり，その分，よりコンパクトかつ柔軟なレイアウト設計が可能になる。
【００９０】
第１〜第４の実施の形態はいずれも，浮遊ゲート型不揮発性半導体メモリであればどのようなデバイスにも用いることができることはいうまでもない。
【００９１】
以上，添付図面を参照しながら本発明の浮遊ゲート型不揮発性半導体メモリの好適な実施形態について説明したが，本発明はこれらの例に限定されない。いわゆる当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００９２】
【発明の効果】
本発明により，半導体プロセスの微細化された大容量のメモリであってもデータ書込みを確実に行い，書込み誤りを低減した浮遊ゲート型不揮発性半導体メモリが提供できる。
【図面の簡単な説明】
【図１】第１の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成図である。
【図２】（ａ）第１の実施の形態の浮遊ゲート型不揮発性半導体メモリにおける，データ書込み動作のタイミングチャートと，
（ｂ）これに対応するドレイン−ソース電極間電圧の変化を示すチャートである。
【図３】第２の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成図である。
【図４】（ａ）第２の実施の形態の浮遊ゲート型不揮発性半導体メモリにおける，データ書込み動作のタイミングチャートと，
（ｂ）これに対応するドレイン−ソース電極間電圧の変化を示すチャートである。
【図５】第２の実施の形態におけるデータ書込み回路の一例である。
【図６】第３の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成図である。
【図７】（ａ）第３の実施の形態の浮遊ゲート型不揮発性半導体メモリにおける，データ書込み動作のタイミングチャートと，
（ｂ）これに対応するドレイン−ソース電極間電圧の変化を示すチャートである。
【図８】第４の実施の形態の浮遊ゲート型不揮発性半導体メモリの構成図である。
【図９】（ａ）第４の実施の形態の浮遊ゲート型不揮発性半導体メモリにおける，データ書込み動作のタイミングチャートと，
（ｂ）これに対応するドレイン−ソース電極間電圧の変化を示すチャートである。
【符号の説明】
WL0                 ワード線
SL0〜SL3            セレクト線
BL0〜BL2            ビット線
MC0〜MC5            メモリセル
ＣＤＶ              セルドレイン電圧
INV00〜INV04        インバータ
N00〜N02            NチャネルMOSトランジスタ
P00〜P02            PチャネルMOSトランジスタ
１１，２１，３１，４１    メモリアレイ
１２，２２，３２，４２    セルドレイン電圧源
１３，１４，２３，２４，３３，３４，４３，４４    データ書込み回路
１５，１６，２５，２６，３５，３６，４５，４６    マルチプレクサ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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