(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路とを備えた画像表示パネル部材のテスト方法であって、
前記基板上にソース検査用配線を設け、前記ゲート駆動回路と前記画素駆動部とを駆動させながら、前記ソース検査用配線から検査用信号を前記ソース配線に印加し、
前記複数のソース配線は、Ｒの画素電極用、Ｇの画素電極用およびＢの画素電極用で３本一組の計３ｎ（ｎ：１以上の整数）本であり、
前記ソース検査用配線は、各Ｒのソース配線に共通して接続された第１のサブ検査用配線と、各Ｇのソース配線に共通して接続された第２のサブ検査用配線と、各Ｂのソース配線に共通して接続された第３のサブ検査用配線とを有し、
前記各ソース配線と、前記各第１，第２，第３のサブ検査用配線との間には、スイッチング素子が設けられており、
前記スイッチング素子を、テストの終了後にＯＦＦとする、画像表示パネル部材のテスト方法。
【請求項２】
基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路とを備えた画像表示パネル部材のテスト方法であって、
前記基板上にソース検査用配線を設け、前記ゲート駆動回路と前記画素駆動部とを駆動させながら、前記ソース検査用配線から検査用信号を前記ソース配線に印加し、
前記複数のソース配線は、Ｒの画素電極用、Ｇの画素電極用およびＢの画素電極用で３本一組の計３ｎ（ｎ：１以上の整数）本であり、
前記ソース検査用配線は、各Ｒのソース配線に共通して接続された第１のサブ検査用配線と、各Ｇのソース配線に共通して接続された第２のサブ検査用配線と、各Ｂのソース配線に共通して接続された第３のサブ検査用配線とを有し、
前記各ソース配線と、前記各第１，第２，第３のサブ検査用配線との間には、スイッチング素子が設けられており、
前記各Ｒのソース配線側に設けられた各スイッチング素子が共通に接続された第１の制御配線と、前記各Ｇのソース配線側に設けられた各スイッチング素子が共通に接続された第２の制御配線と、前記各Ｂのソース配線側に設けられた各スイッチング素子が共通に接続された第３の制御配線とを設けた、画像表示パネル部材のテスト方法。
【請求項３】
基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路と、
前記基板上に設けられたソース検査用配線とを備えた画像表示パネル部材であって、
前記複数のソース配線は、Ｒの画素電極用、Ｇの画素電極用およびＢの画素電極用で３本一組の計３ｎ（ｎ：１以上の整数）本であり、
前記ソース検査用配線は、各Ｒのソース配線に共通して接続された第１のサブ検査用配線と、各Ｇのソース配線に共通して接続された第２のサブ検査用配線と、各Ｂのソース配線に共通して接続された第３のサブ検査用配線とを有し、
前記各ソース配線と、前記各第１，第２，第３のサブ検査用配線との間には、スイッチング素子が設けられており、
前記スイッチング素子は、テスト中にはＯＮ状態となる、画像表示パネル部材。
【請求項４】
基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路と、
前記基板上に設けられたソース検査用配線とを備えた画像表示パネル部材であって、
前記複数のソース配線は、Ｒの画素電極用、Ｇの画素電極用およびＢの画素電極用で３本一組の計３ｎ（ｎ：１以上の整数）本であり、
前記ソース検査用配線は、
各Ｒのソース配線に共通して接続された第１のサブ検査用配線と、各Ｇのソース配線に共通して接続された第２のサブ検査用配線と、各Ｂのソース配線に共通して接続された第３のサブ検査用配線とを有し、
前記各ソース配線と、前記各第１，第２，第３のサブ検査用配線との間には、スイッチング素子が設けられており、
前記各Ｒのソース配線側に設けられた各スイッチング素子が共通に接続された第１の制御配線と、前記各Ｇのソース配線側に設けられた各スイッチング素子が共通に接続された第２の制御配線と、前記各Ｂのソース配線側に設けられた各スイッチング素子が共通に接続された第３の制御配線とが設けられており、
前記スイッチング素子は、テスト中にはＯＮ状態となる、画像表示パネル部材。
【請求項５】
請求項３または４に記載の画像表示パネル部材と、
前記ソース配線に画像信号を印加するソース駆動回路とを備え、
動作中に、前記スイッチング素子はＯＦＦ状態となる画像表示パネル。
【請求項６】
請求項４に記載の画像表示パネル部材と、
前記ソース配線に画像信号を印加するソース駆動回路とを備え、
前記検査用配線がプリチャージ回路の一部である画像表示パネル。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶パネル等の画像表示パネル、画像表示パネル部材およびそのテスト方法に関する。
【０００２】
【従来の技術】
液晶パネルは“産業の顔”としてパソコン用モニター、カーナビ用モニター等に使用されている。その中でも液晶パネルを駆動する回路を画素表示部と同一プロセスで作成するポリシリコン液晶パネルは、高精細パネルを目標として多彩な開発がなされている。その際、非常に高い動作周波数でも安定した画質を得るため、比較的に動作周波数が低いゲート配線用の駆動回路はポリシリコンからなる半導体素子を用いて形成し、動作周波数が高いソース配線用の駆動回路は半導体ＩＣを用いることが検討されている。
【０００３】
この液晶パネルの一例を図５に示す。図５において、１１はガラス基板、１２はゲート配線、１３はソース配線、１４は画素電極である。１５はゲート配線１２、ソース配線１３、画素電極１４に接続されたスイッチング素子であり、ソース配線１３と画素電極１４とを電気的に接続／遮断する。１６はゲート配線１２用の駆動回路であり、ポリシリコンからなる半導体素子で、ガラス基板１１上に一体形成する。１７はソース配線１３用の駆動回路であり、半導体ＩＣを用いる。
【０００４】
また図では省略されているが、このガラス基板１１は液晶を挟んで対向電極と向かい合う構造となっている。
【０００５】
【発明が解決しようとする課題】
この液晶パネルは、パネル完成直前のパネル部材の段階では、ソース配線１３用の駆動回路１７である半導体ＩＣがないため、画像表示ができない。
【０００６】
一方、特開平１０−７３５１６号公報に記載されている従来例を図６に示す。図６においては、ゲート配線１２用の駆動回路１６と、ソース配線１３用の駆動回路１７の両方に半導体ＩＣを用いた液晶パネルを、パネル完成直前のパネル部材の段階で画像表示させるために、ゲート配線１２を１本毎に交互に接続した２本の配線ＯおよびＥ、ソース配線１３を３本毎に接続した３本のソース配線Ｒ、ＧおよびＢ、対向電極に接続された１本の配線Ｃの合計６本の配線２１を液晶パネル内に設けている。
【０００７】
しかしながら、このような従来例では、ゲート配線１２用の駆動回路１６をポリシリコンからなる半導体素子で形成し、ソース配線１３用の駆動回路１７に半導体ＩＣを用いる液晶パネルに、この６本の配線２１を設けると、パネル完成直前のパネル部材の段階で画像表示はできるが、ゲート配線１２用の駆動回路１６の動作確認ができない。
【０００８】
このように、従来の液晶パネルにおいては、ゲート配線用の駆動回路を、基板上にポリシリコンからなる半導体素子で形成する一方、ソース配線用の駆動回路に半導体ＩＣを用いた構成とすると、半導体ＩＣを設ける以前のパネル部材の段階では、画像表示ができないという課題があった。
【０００９】
本発明は、このような課題に鑑みてなされたもので、ゲート配線用の駆動回路が基板上に一体成形された画像表示用パネルを、ソース配線用の駆動回路を設ける前の段階で表示可能にする画像表示パネル部材のテスト方法等を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、第１の本発明は、
基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路とを備えた画像表示パネル部材のテスト方法であって、
前記基板上にソース検査用配線を設け、前記ゲート駆動回路と前記画素駆動部とを駆動させながら、前記ソース検査用配線から検査用信号を前記ソース配線に印加し、
前記複数のソース配線は、Ｒの画素電極用、Ｇの画素電極用およびＢの画素電極用で３本一組の計３ｎ（ｎ：１以上の整数）本であり、
前記ソース検査用配線は、各Ｒのソース配線に共通して接続された第１のサブ検査用配線と、各Ｇのソース配線に共通して接続された第２のサブ検査用配線と、各Ｂのソース配線に共通して接続された第３のサブ検査用配線とを有し、
前記各ソース配線と、前記各第１，第２，第３のサブ検査用配線との間には、スイッチング素子が設けられており、
前記スイッチング素子を、テストの終了後にＯＦＦとする、画像表示パネル部材のテスト方法である。
【００１２】
また、第２の本発明は、
基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路とを備えた画像表示パネル部材のテスト方法であって、
前記基板上にソース検査用配線を設け、前記ゲート駆動回路と前記画素駆動部とを駆動させながら、前記ソース検査用配線から検査用信号を前記ソース配線に印加し、
前記複数のソース配線は、Ｒの画素電極用、Ｇの画素電極用およびＢの画素電極用で３本一組の計３ｎ（ｎ：１以上の整数）本であり、
前記ソース検査用配線は、
各Ｒのソース配線に共通して接続された第１のサブ検査用配線と、各Ｇのソース配線に共通して接続された第２のサブ検査用配線と、各Ｂのソース配線に共通して接続された第３のサブ検査用配線とを有し、
前記各ソース配線と、前記各第１，第２，第３のサブ検査用配線との間には、スイッチング素子が設けられており、
前記各Ｒのソース配線側に設けられた各スイッチング素子が共通に接続された第１の制御配線と、前記各Ｇのソース配線側に設けられた各スイッチング素子が共通に接続された第２の制御配線と、前記各Ｂのソース配線側に設けられた各スイッチング素子が共通に接続された第３の制御配線とを設けた、画像表示パネル部材のテスト方法である。
【００２０】
また、第３の本発明は、
基板と、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路と、
前記基板上に設けられたソース検査用配線とを備えた画像表示パネル部材であって、
前記複数のソース配線は、Ｒの画素電極用、Ｇの画素電極用およびＢの画素電極用で３本一組の計３ｎ（ｎ：１以上の整数）本であり、
前記ソース検査用配線は、各Ｒのソース配線に共通して接続された第１のサブ検査用配線と、各Ｇのソース配線に共通して接続された第２のサブ検査用配線と、各Ｂのソース配線に共通して接続された第３のサブ検査用配線とを有し、
前記各ソース配線と、前記各第１，第２，第３のサブ検査用配線との間には、スイッチング素子が設けられており、
前記スイッチング素子は、テスト中にはＯＮ状態となる、画像表示パネル部材である。
【００２１】
また、第４の本発明は、
前記基板上に設けられた複数のゲート配線と、
前記基板上に設けられた、前記複数のゲート配線とマトリックス状に交差する複数のソース配線と、
前記ソース配線および前記ゲート配線と接続された、複数の画素駆動部と、
前記基板上に一体形成された半導体素子を有する、前記ゲート配線に信号を出力するゲート駆動回路と、
前記基板上に設けられたソース検査用配線とを備えた画像表示パネル部材であって、
前記複数のソース配線は、Ｒの画素電極用、Ｇの画素電極用およびＢの画素電極用で３本一組の計３ｎ（ｎ：１以上の整数）本であり、
前記ソース検査用配線は、
各Ｒのソース配線に共通して接続された第１のサブ検査用配線と、各Ｇのソース配線に共通して接続された第２のサブ検査用配線と、各Ｂのソース配線に共通して接続された第３のサブ検査用配線とを有し、
前記各ソース配線と、前記各第１，第２，第３のサブ検査用配線との間には、スイッチング素子が設けられており、
前記各Ｒのソース配線側に設けられた各スイッチング素子が共通に接続された第１の制御配線と、前記各Ｇのソース配線側に設けられた各スイッチング素子が共通に接続された第２の制御配線と、前記各Ｂのソース配線側に設けられた各スイッチング素子が共通に接続された第３の制御配線とが設けられており、
前記スイッチング素子は、テスト中にはＯＮ状態となる、画像表示パネル部材である。
【００２６】
また、第５の本発明は、
第３または第４の本発明の画像表示パネル部材と、
前記ソース配線に画像信号を印加するソース駆動回路とを備え、
動作中に、前記スイッチング素子はＯＦＦ状態となる画像表示パネルである。
【００２８】
また、第６の本発明は、
第４の本発明の画像表示パネル部材と、
前記ソース配線に画像信号を印加するソース駆動回路とを備え、
前記検査用配線がプリチャージ回路の一部である画像表示パネルである。
【００３０】
以上のような本発明は、その一例として、ソース配線と接続した配線を設け、ゲート配線用の駆動回路と対向電極を駆動させながら、同時に設けた配線に画像信号を印加することで、ソース配線用の駆動回路である半導体ＩＣがないパネル完成段階でも、ゲート配線用の駆動回路を動作させながら画像表示ができるようにする。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して説明する。
【００３２】
（実施の形態１）
図１は、本発明の実施の形態１による液晶パネル部材の部分構成図である。図に示すように、本実施の形態の液晶パネル部材は、ゲート配線１２用の駆動回路１６をポリシリコンからなる半導体素子で、ガラス基板１１上に一体成形し、ソース配線１３用の駆動回路は半導体ＩＣを用いて別途取り付けるものとし、ｎを０以上の整数とした場合に、全ての（３ｎ＋１）番目のソース配線１３ａと接続した配線２１ａと、全ての（３ｎ＋２）番目のソース配線１３ｂと接続した配線２１ｂと、全ての（３ｎ＋３）番目のソース配線１３ｃと接続した配線２１ｃとを有する、合計３本の配線２１を設ける。したがって液晶パネル部材全体でソース配線の合計は３ｎ（ｎ：１以上の整数）である。
【００３３】
このとき、（３ｎ＋１）番目のソース配線１３ａは赤（Ｒ）を表示する画素電極に接続され、（３ｎ＋２）番目のソース配線１３ｂは緑（Ｇ）を表示する画素電極に接続され、（３ｎ＋３）番目のソース配線１３ｃは青（Ｂ）を表示する画素電極に接続されている。
【００３４】
この液晶パネル部材で、ゲート配線１２用の駆動回路１６と対向電極（図示省略）を駆動させながら、３本の配線２１ａ〜２１ｃからテスト用の画像信号を印加すると、ソース配線１３用の駆動回路である半導体ＩＣがない段階でも、白、黒、赤、緑、青色の画像表示ができ、パネルのテストを行うことができる。
【００３５】
この配線２１ａ〜２１ｃは、テストの画像表示後には用いられないため、ソース配線１３と電気的に遮断する必要がある。そのため、配線２１ａ〜２１ｃとソース配線１３との間に、それぞれスイッチング素子２２ａ〜２２ｃを設け、スイッチング素子２２ａ〜２２ｃの制御端子の全てと共通に接続した１本の制御配線２３を設ける。
【００３６】
テスト動作中は、制御配線２３からスイッチング素子２２ａ〜２２ｃに制御信号を印加して、スイッチング素子２２ａ〜２２ｃをＯＮ状態にして、配線２１ａ〜２１ｃとソース配線１３とを導通させる。テスト終了後は、制御配線２３からスイッチング素子２２ａ〜２２ｃに制御信号を印加して、スイッチング素子２２ａ〜２２ｃをＯＦＦ状態にして、配線２１ａ〜２１ｃとソース配線１３とを遮断する。
【００３７】
（実施の形態２）
図２は、本発明の実施の形態２を示す構成図である。図において、図１と同一部または相当部には同一符号を付し、詳細な説明は省略する。実施の形態１とは、スイッチング素子２２ａ〜２２ｃの制御端子のうち、スイッチング素子２２ａの制御端子と共通して接続する制御配線２３ａと、スイッチング素子２２ｂの制御端子と共通して接続する制御配線２３ｂと、スイッチング素子２２ｃの制御端子と共通して接続する制御配線２３ｃとの合計３本の制御配線を設けた。
【００３８】
この液晶パネル部材では、配線２１ａ〜２１ｃ、スイッチング素子２２ａ〜２２ｃおよび制御配線２３ａ〜２３ｃが、ポリシリコン液晶パネルで用いるプリチャージ回路と同一構成である。これにより、実施の形態１と同様、ソース配線１３用の駆動回路である半導体ＩＣがない、パネル完成直前のパネル部材段階で、白、黒、赤、緑、青色の画像表示ができる。
【００３９】
さらに本実施の形態では、この液晶パネル部材にソース配線１３用の半導体ＩＣを実装して液晶パネルを完成し、この液晶パネルを備えた画像表示装置を駆動させる場合に、以下のような効果が得られる。通常動作時は、制御配線２３からスイッチング素子２２ａ〜２２ｃに制御信号を印加して、スイッチング素子２２ａ〜２２ｃをＯＦＦ状態にして、配線２１ａ〜２１ｃとソース配線１３とを遮断する。
【００４０】
一方、プリチャージ動作時には、制御配線２３からスイッチング素子２２ａ〜２２ｃに制御信号を印加して、スイッチング素子２２ａ〜２２ｃをＯＮ状態にして、配線２１ａ〜２１ｃとソース配線１３とを導通させ、配線２１ａ〜２１ｃからプリチャージ信号をソース配線１３に印加する。これにより、液晶パネルに発生する縦筋の抑制を行い、画質を改善することができる。
【００４１】
（実施の形態３）
図３は、本発明の実施の形態３を示す構成図である。図において、図１または図２と同一部または相当部には同一符号を付し、詳細な説明は省略する。
【００４２】
実施の形態２の液晶パネル部材は、大型・高精細になると、信号遅延による輝度傾斜および画質劣化を防ぐため、配線２１ａ〜２１ｃの幅を太くする必要がある。すると液晶パネルが大きくなるため、本実施の形態においては、この配線の数を３本から２本に削減した構成を有する。
【００４３】
本実施の形態の液晶パネル部材は、図３に示すように、ｎを０以上の整数とし、（３ｎ＋１）番目のソース配線１３ａと赤（Ｒ）を表示する画素電極を、（３ｎ＋２）番目のソース配線１３ｂと緑を表示する画素電極を、（３ｎ＋３）番目のソース配線１３ｃと青（Ｂ）を表示する画素電極をそれぞれ接続する。ただし各画素電極は図示を省略した。
【００４４】
また、２本の配線２１ｄ、２１ｅと３本の制御配線２３ａ〜２３ｃを設ける。さらにＲ，Ｇ，Ｂにそれぞれ対応する各ソース配線１３ａ〜１３ｃについて、その端部を３つに分岐させ、それぞれ３つのスイッチング素子２２ｄ、２２ｅ、２２ｆを設ける。
【００４５】
ここで、ソース配線１３ａと接続した３つのスイッチング素子のうち、２２ｄは、補助配線２４ａを介して配線２１ｄと接続し、２２ｅは補助配線２４ｂを介して、また２２ｆは補助配線２４ｃを介して配線２１ｅと接続する。ソース配線１３ｂと接続した３つのスイッチング素子のうち、２２ｅは、補助配線２４ｂを介して配線２１ｄと接続し、２２ｄは補助配線２４ａを介し、また２２ｆは補助配線２４ｃを介して配線２１ｅと接続する。ソース配線１３ｃと接続した３つのスイッチング素子のうち、２２ｆは補助配線２４ｃを介して配線２１ｄと接続し、２２ｄは補助配線２４ａを介し、また２２ｅは補助配線２４ｂを介して配線２１ｅと接続する。
【００４６】
この液晶パネルをパネル完成直前のパネル部材段階で画像表示させるため、ゲート配線１２用の駆動回路１６および対向電極を駆動させながら、配線２１ｄには白を表示するための画像信号を、配線２１ｅには黒を表示するための画像信号を印加する。さらに制御配線２３ａ、２３ｂおよび２３ｃのうち、制御配線２３ａからソース配線１３ａ〜１３ｃのそれぞれのスイッチング素子２２ｄに制御信号を印加し、ソース配線１３ａと配線２１ｄ、およびソース配線１３ｂ、１３ｃと配線２１ｅとを電気的に接続させる。
【００４７】
また、制御配線２３ｂからソース配線１３ａ〜１３ｃのそれぞれのスイッチング素子２２ｅに制御信号を印加し、ソース配線１３ａ、１３ｃと配線２１ｅ、およびソース配線１３ｂと配線２１ｄとを電気的に接続させる。
【００４８】
また、制御配線２３ｃからソース配線１３ａ〜１３ｃのそれぞれのスイッチング素子２２ｆに制御信号を印加し、ソース配線１３ａ、１３ｂと配線２１ｅと、およびソース配線１３ｃと配線２１ｄとを電気的に接続させる。
【００４９】
具体的には、配線２１ｄには白を表示するための画像信号を、配線２１ｅには黒を表示するための画像信号を印加する。またソース配線１３と配線２１ｄとを電気的に接続させる信号を、制御配線２３ａに印加すると赤が、制御配線２３ｂに印加すると緑が、制御配線２３ｃに印加すると青色の画像表示ができる。
【００５０】
また、配線２１ｄおよび配線２１ｅの２本ともに白または黒を表示させるための同一の画像信号を印加し、ソース配線１３ａ〜１３ｃと配線２１ｄ、２１ｅとを電気的に接続させる信号を３つの制御配線２３ａ〜２３ｃ全てに印加すると、白または黒の単色の画像表示ができる。
【００５１】
また、液晶パネル部材のテスト終了後に、ソース配線１３用の半導体ＩＣを実装して液晶パネルを完成し、この液晶パネルを駆動させる場合は、実施の形態２と同様にプリチャージ動作を行うことができる。
【００５２】
（実施の形態４）
実施の形態３のような、液晶パネル部材に２本の配線と３本の制御配線を設ける方法は、ゲート配線用の駆動回路と、ソース配線用の駆動回路の両方に半導体ＩＣを使用した液晶パネル部材にも応用できる。パネル完成直前の段階における液晶パネル部材の一例を図４に示す。図４において、図３と同一部または相当部には同一符号を付し、詳細な説明は省略する。また、基板１１上にゲート駆動回路は設けられておらず、ゲート配線１２を偶数、奇数毎に交互に接続した２本の配線２５ａおよび２５ｂ、対向電極に接続した１本の配線２６を設ける。
【００５３】
この液晶パネル部材に対して、配線２１ｄ、２１ｅ、制御配線２３ａ〜２３ｃには、実施の形態３と同様にして各信号を印加する。
【００５４】
同時に、対向電極を駆動させながら、奇数番目のゲート配線に接続されたスイッチング素子を動作させる走査信号と、偶数番目のゲート配線に接続されたスイッチング素子を動作させる走査信号とを、それぞれのゲート配線と接続した２つの配線２５ａおよび２５ｂから交互に印加すると、ゲート駆動回路の半導体ＩＣ、およびソース駆動回路の半導体ＩＣの両方がないパネル完成直前のパネル部材段階でも、白、黒、赤、緑、青色の画像表示ができる。
【００５５】
なお、上記の各実施の形態において、液晶パネル部材は本発明の画像表示パネル部材に相当し、ガラス基板１１は本発明の基板に相当し、ゲート配線１２は本発明のゲート配線に相当し、ソース配線１３ａ〜１３ｃは本発明のソース配線に相当し、画素電極、ゲート配線１２，ソース配線１３および画素電極に接続されたスイッチング素子、および対向電極は本発明の画素駆動部に相当し、駆動回路１６は本発明のゲート駆動回路に相当する。
【００５６】
また、ソース配線１３ａは本発明のＲの画素電極用のソース配線に相当し、ソース配線１３ｂは本発明のＧの画素電極用のソース配線に相当し、ソース配線１３ｃは本発明のＢの画素電極用のソース配線に相当し、配線２１ａは本発明の第１のサブ検査用配線、配線２１ｂは本発明の第２のサブ検査用配線、配線２１ｃは本発明の第３のサブ検査用配線にそれぞれ相当し、スイッチング素子２２ａ〜２２ｃは本発明のスイッチング素子にそれぞれ相当する。また、制御配線２３ａは本発明の第１の制御配線に、制御配線２３ｂは本発明の第２の制御配線に、制御配線２３ｃは本発明の第３の制御配線にそれぞれ相当する。
【００５９】
また、上記の各実施の形態の画像表示パネルの構成において、制御配線や画像信号を入力する配線、スイッチング素子の構成や配置は、上記の各実施の形態とは異なるものであってもよい。要するに、本発明の画像表示パネル部材のテスト方法は、基板上にソース検査用配線を設け、前記ゲート駆動回路と前記画素駆動部とを駆動させながら、前記ソース検査用配線から検査用信号を前記ソース配線に印加すればよく、基板上のソース検査用配線の構成によって限定されるものではない。
【００６０】
また、上記の各実施の形態において、ゲート駆動回路は、ポリシリコンからなる半導体素子で形成されるものとして説明を行ったが、本発明のゲート駆動回路は、基板に一体形成されるものであれば、ＭＯＳトランジスタや、アモルファスシリコン、結晶シリコン、ＣＧＳ等他の半導体素子で形成されるものであってもよい。
【００６１】
また、上記の各実施の形態において、基板はガラス基板であるとして説明を行ったが、本発明の基板は、プラスチック、シリコン等の素材を用いた基板であってもよい。
【００６２】
また、上記の各実施の形態において、画像表示パネル部材は液晶パネル部材であるとして説明を行ったが、本発明の画像表示パネル部材は、有機ＥＬディスプレイ、プラズマディスプレイパネルなど、他の表示手段を有するパネル部材であってもよい。この場合、対向電極は不要となり、本発明の画像駆動部は、ソース配線およびゲート配線と接続したスイッチング素子と、スイッチング素子と接続した画素電極にて実現される。
【００６３】
また、本発明は、テストが終了後の画像表示パネル部材に、ソース駆動回路、またはソース駆動回路およびゲート駆動回路を設けて完成させた画像表示パネルであってもよい。
【００６４】
また、本発明の画像表示パネルを搭載した画像表示装置であってもよい。
【００６５】
【発明の効果】
以上説明したところから明らかなように、本発明により、ゲート配線用の駆動回路を基板と一体に形成し、ソース配線用の駆動回路がないパネル完成直前のパネル部材の段階でも、テスト用の画像表示ができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における液晶パネル部材の構成図である。
【図２】本発明の実施の形態２における液晶パネル部材の構成図である。
【図３】本発明の実施の形態３における液晶パネル部材の構成図である。
【図４】本発明の実施の形態４における液晶パネル部材の構成図である。
【図５】従来の液晶パネルの構成図である。
【図６】従来の液晶パネルの構成図である。
【符号の説明】
１１  ガラス基板
１２  ゲート配線
１３、１３ａ、１３ｂ、１３ｃ  ソース配線
１４  画素電極
１５  スイッチング素子
１６  ゲート配線用の駆動回路
１７  ソース配線用の駆動回路
２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ  配線
２２、２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２ｆ  スイッチング素子
２３、２３ａ、２３ｂ、２３ｃ  制御配線
２４ａ、２４ｂ、２４ｃ  補助配線
２５ａ、２５ｂ、２６  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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