(57)【特許請求の範囲】
【請求項１】
非晶質状態と結晶状態との間でプログラム可能な物質を含んだ複数の相変化メモリセルと、
前記複数の相変化メモリセルの少なくとも一つを選択するアドレス回路と、
リセットパルス電流を発生して前記アドレス回路により選択されたメモリセルを非晶質状態にプログラムし、セットパルス電流を発生して前記アドレス回路により選択されたメモリセルを結晶状態にプログラムするライトドライバと、
前記アドレス回路に連結され、前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷に応じて前記リセットパルス電流及び前記セットパルス電流の少なくとも一つのパルス幅及びパルスカウントの少なくとも一つを変化させるライトドライバ制御回路と、
を備え、
前記リセットパルス電流のパルス幅は一定であり、前記ライトドライバ制御回路は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて前記セットパルス電流のパルス幅を減少させることを特徴とするメモリ装置。
【請求項２】
前記セットパルス電流のパルス幅は一定であり、前記ライトドライバ制御回路は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて前記リセットパルス電流のパルス幅を増加させることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記リセットパルス電流のパルスカウントは一定であり、前記ライトドライバ制御回路は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて前記セットパルス電流のパルスカウントを減少させることを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記セットパルス電流のパルスカウントは一定であり、前記ライトドライバ制御回路は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて前記リセットパルス電流のパルスカウントを増加させることを特徴とする請求項１に記載のメモリ装置。
【請求項５】
前記メモリ装置は相変化ランダムアクセスメモリ（ＰＲＡＭ）であることを特徴とする請求項１に記載のメモリ装置。
【請求項６】
非晶質状態と結晶状態との間でプログラム可能な物質を含む複数の相変化メモリセルを有する複数のメモリセルブロックと、
前記複数のメモリセルブロックの各々を選択するアドレス回路と、
リセットパルス電流を選択的に発生して前記アドレス回路により選択されたメモリセルブロックのメモリセルを非晶質状態にプログラムし、セットパルス電流を選択的に発生して前記アドレス回路により選択されたメモリセルブロックのメモリセルを結晶状態にプログラムするライトドライバと、
前記アドレス回路により選択されたメモリセルブロックに応じて、前記セットパルス電流及び前記リセットパルス電流の少なくとも一つのパルス幅及びパルスカウントの少なくとも一つを変化させるライトドライバ制御回路と、
を備え、
前記リセットパルス電流のパルス幅は一定であり、前記ライトドライバ制御回路は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて前記セットパルス電流のパルス幅を減少させることを特徴とする相変化セルメモリ装置。
【請求項７】
前記ライトドライバ制御回路は、前記アドレス回路により選択されたライトドライバとメモリセルブロックとの間の負荷に応じて、前記リセットパルス電流及び前記セットパルス電流の少なくとも一つのパルス幅を変化させることを特徴とする請求項６に記載のメモリ装置。
【請求項８】
前記ライトドライバ制御回路は、それぞれ異なったパルス幅を有する複数の制御パルス信号を生成する制御パルス発生器と、前記アドレス回路により選択されたメモリセルブロックに応じて一つの制御パルス信号を前記ライトドライバに選択的に印加するマルチプレクサと、
を有することを特徴とする請求項７に記載のメモリ装置。
【請求項９】
前記制御パルス発生器はＡＴＤ（Address Transition Detection）信号によりイネーブルされることを特徴とする請求項８に記載のメモリ装置。
【請求項１０】
前記リセットパルス電流のパルスカウントは一定であり、前記ライトドライバ制御回路は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて前記セットパルス電流のパルスカウントを減少させることを特徴とする請求項６に記載のメモリ装置。
【請求項１１】
前記ライトドライバ制御回路は、それぞれ異なったタイミングを有する複数の制御パルス信号を発生する発生器と、前記アドレス回路により選択されたメモリセルブロックに応じて、一つ以上の制御パルス信号を前記ライトドライバに選択的に印加するマルチプレクサと、を有することを特徴とする請求項１０に記載のメモリ装置。
【請求項１２】
前記制御パルス発生器はＡＴＤ信号によりイネーブルされることを特徴とする請求項１１に記載のメモリ装置。
【請求項１３】
前記メモリ装置は相変化ランダムアクセスメモリ（ＰＲＡＭ）であることを特徴とする請求項６に記載のメモリ装置。
【請求項１４】
複数のワードライン、複数のビットライン、及び前記複数のワードライン及び前記複数のビットラインの各々の交差領域における複数の相変化メモリセルを含む相変化メモリセルアレイであって、前記相変化メモリセルアレイが少なくとも一つのワードラインを含む複数のメモリブロックにより規定され、前記相変化メモリセルが非晶質状態と結晶状態との間でプログラム可能な物質を含む相変化メモリセルアレイと、
入力されたローアドレスをデコードして前記複数のメモリブロックの各々のワードラインを選択して、一つのメモリブロックを選択するアドレスデコーダーと、
入力コラムアドレスに応じて少なくとも一つのビットラインを選択するビットライン選択回路と、
前記ビットライン選択回路に連結され、リセットパルス電流を選択的に発生して選択されたメモリブロック内の選択されたビットラインと選択されたワードラインの交差領域におけるメモリセルを非晶質セット状態にプログラムし、また、セットパルス電流を選択的に発生して選択されたメモリブロック内の選択されたビットラインと選択されたワードラインの交差領域でのメモリセルを結晶状態にプログラムするライトドライバと、
前記アドレスデコーダーにより選択されたメモリセルブロックに応じて前記セットパルス電流及び前記リセットパルス電流の少なくとも一つのパルス幅とパルスカウントを変化させるライトドライバ制御回路と、から構成され、
前記リセットパルス電流のパルス幅は一定であり、前記ライトドライバ制御回路は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて前記セットパルス電流のパルス幅を減少させることを特徴とする相変化セルメモリ装置。
【請求項１５】
前記ライトドライバ制御回路は、それぞれ異なったパルス幅を有する複数の制御パルス信号を発生する制御回路発生器と、アドレス回路により選択されたメモリセルブロックに応じてライトドライバに一つの制御パルス信号を選択的に印加するマルチプレクサと、からなることを特徴とする請求項１４に記載のメモリ装置。
【請求項１６】
前記アドレスデコーダーは複数のメモリブロックライトイネーブル信号を発生し、前記マルチプレクサはメモリブロックライトイネーブル信号に応じて前記ライトドライバに一つの制御パルス信号を選択的に印加することを特徴とする請求項１５に記載のメモリ装置。
【請求項１７】
前記制御パルス発生器はＡＴＤ信号によりイネーブルされることを特徴とする請求項１５に記載のメモリ装置。
【請求項１８】
前記制御パルス発生器はＡＴＤ信号によりイネーブルされることを特徴とする請求項１６に記載のメモリ装置。
【請求項１９】
前記リセットパルス電流のパルスカウントは一定であり、前記ライトドライバ制御回路は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて前記セットパルス電流のパルスカウントを減少させることを特徴とする請求項１４に記載のメモリ装置。
【請求項２０】
前記ライトドライバ制御回路は、それぞれ異なったタイミングを有する複数の制御パルス信号を発生する制御パルス発生器と、アドレス回路により選択されたメモリセルブロックに応じてライトドライバに一つ以上の制御パルス信号を印加するマルチプレクサと、からなることを特徴とする請求項１９に記載のメモリ装置。
【請求項２１】
前記アドレスデコーダーは複数のメモリブロックライトイネーブル信号を発生し、前記マルチプレクサは前記メモリブロックライトイネーブル信号に応じてライトドライバに一つ以上の制御パルス信号を選択的に印加することを特徴とする請求項２０に記載のメモリ装置。
【請求項２２】
前記制御パルス発生器はＡＴＤ信号によりイネーブルされることを特徴とする請求項２０に記載のメモリ装置。
【請求項２３】
前記制御パルス発生器はＡＴＤ信号によりイネーブルされることを特徴とする請求項２１に記載のメモリ装置。
【請求項２４】
前記メモリ装置は相変化ランダムアクセスメモリであることを特徴とする請求項１４に記載のメモリ装置。
【請求項２５】
非晶質状態と結晶状態との間でプログラム可能な物質を含んだ複数の相変化メモリセルを有する相変化メモリ装置をプログラムする方法において、
リセットパルス電流を選択的に発生してアドレス回路により選択されたメモリセルを非晶質状態にプログラムし、また、セットパルス電流を選択的に発生してアドレス回路により選択されたメモリセルを結晶状態にプログラムするためにライトドライバを用い、
プログラムされたライトドライバとメモリセルとの間の負荷に応じて前記リセットパルス電流及び前記セットパルス電流の少なくとも一つのパルス幅とパルスカウントを変化させ、
前記リセットパルス電流のパルス幅は一定であり、前記セットパルス電流のパルス幅は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて減少されることを特徴とする方法。
【請求項２６】
前記セットパルス電流のパルス幅は一定であり、前記リセットパルス電流のパルス幅は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて増加されることを特徴とする請求項２５に記載の方法。
【請求項２７】
前記リセットパルス電流のパルスカウントは一定であり、前記セットパルス電流のパルスカウントは前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて減少されることを特徴とする請求項２５に記載の方法。
【請求項２８】
前記セットパルス電流のパルスカウントは一定であり、前記リセットパルス電流のパルスカウントは前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて増加されることを特徴とする請求項２５に記載の方法。
【請求項２９】
前記メモリ装置は相変化ランダムアクセスメモリであることを特徴とする請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ装置及び相変化メモリセルを書き込みするための方法に係るものであり、詳しくは、書き込みすべき相変化セルの負荷に応じて多様な書き込み電流パルス特性を有する相変化メモリ装置及びその書き込み方法に関する。
【背景技術】
【０００２】
相変化メモリセル装置では、非晶質相と結晶相との間で安定的に遷移可能なカルコゲン化合物のような相変化物質が用いられている。メモリセルのロジック値を区別するために前記二つの相により現れる異なった抵抗値が使用される。即ち、非晶質状態は相対的に高い抵抗を現し、結晶状態は相対的に低い抵抗を現す。
【０００３】
図２１は非晶質状態５２−１と結晶状態５２−２の相変化メモリセルをそれぞれ示す。相変化メモリセルはPRAM（Phase-change random Access memory）の一部分となりうる。相変化メモリセル５２−１、５２−２は下部電極（BE）５４と上部電極（UE）５６との間に相変化層（GST）５５を含む。相変化層５５はカルコゲン化合物合金（GST）のような相変化物質で形成される。ビットライン（BL）は上部電極５６に連結される。下部電極５４はトランジスタNTを通じて接地される。ワードライン（WL）はトランジスタNTのゲートに連結される。
【０００４】
相変化メモリセルが非晶質状態５２−１である場合、相変化層５５の一部は非晶質状態である。同様に、相変化メモリセル５２が結晶化状態５２−２である場合、相変化層５５の一部は結晶状態である。図２１の等価回路図に示すように、相変化物質層５５はビットラインBLを通じて印加された電流によって結晶状態にセット（ST1）又は非晶質状態にリセット（ST2）される。
【０００５】
当業者により理解されるように、“非晶質状態”及び“結晶状態”という用語は相変化物質を絶対的に特色づけるものではない。もっと適切にいうならば、相変化物質の一部が非晶質状態（即ち、リセット状態）にあるといわれる場合、これは物質が十分に非晶質性であるので、結晶状態（セット状態）での物質の抵抗値R２と容易に区別される抵抗値R１を有することができることを意味する。逆に、相変化物質の一部が結晶状態（SET状態）にあるといわれる場合、これは物質が十分に結晶性であるので、非晶質状態（リセット状態）での物質の抵抗値と容易に区別される抵抗値を有することができることを意味する。
【０００６】
図２２はセットプログラミング動作とリセットプログラミング動作における相変化メモリセルの温度特性を示す。セットプログラミング動作に起因して相変化メモリセルの相変化物質層が結晶化されるに従い、相変化物質層の抵抗率が減少する。同様に、リセットプログラミング動作に起因して相変化メモリセルの相変化物質層が非晶質化されるに従い、相変化物質層の抵抗率が増加する。
【０００７】
図２２に示すように、相変化メモリセルのプログラミングは相変化メモリセルの温度に依存する。非晶質化（リセット）温度パルス（AMORPHIZING (RESET) PULSE）は上昇部１２、ピーク部１０、及び下降部１４を含む。相変化メモリセルをリセットするために非晶質化（リセット）パルスを用い、相変化物質層は比較的短時間の間に抵抗ヒーターにより融点（Tm）以上に加熱される。時間T０とT１の間に相変化物質層の温度は相変化物質層の融点（Tm）以上の温度までに急激に上昇する。下降部１４の間に相変化物質層は急激に冷却されるに従い、相変化物質層は相対的に非晶質となる。言い換えれば、相変化物質層の温度を融点（Tm）以上に上昇させると、結果として、相変化物質における結晶構造が壊された状態になる。なぜならば、相変化物質層が急激に冷却されるため、相変化物質層が結晶化される前に相変化物質層が相対的に非晶質化された状態で堅くなってしまうからである。
【０００８】
同様に、結晶化（SET）温度パルス（CRYSTALIZING(SET) PULSE）は上昇部２２、ピーク部２０、及び下降部２４を含む。相変化メモリセルをセットするために結晶化（SET）パルスを用い、相変化物質層は比較的短時間の間に（たとえば５０ns）抵抗ヒータにより結晶化点（Tx）以上に加熱される。これは温度が非晶質（リセット）温度パルスの間に上昇された時間よりも長い。時間T０とT２の間に相変化物質層の温度は急激に相変化物質層の結晶化点（Tｘ）以上に上昇し、結晶化が起こる。下降部２４の間に相変化物質層は急激に冷却されるに従い、相変化物質層が相対的に結晶状態にセットされるようになる。
【０００９】
図２３はリセット電流パルスG１とセット電流パルスG２を比較した図である。相対的に短いパルスI-RESETであるリセット電流パルスG１によって、相変化物質の温度は図２２に示すように非晶質状態に物質をリセットさせる。相対的に長いパルスI-SET（ここでI-SETはI-RESETよりも小さい）であるセット電流パルスG２によって、相変化物質の温度は図２２に示すように結晶状態に物質をセットさせる。
【００１０】
図２４は相変化メモリセルアレイ１６０を有するメモリ１００を示す。図示するように、セルアレイ１６０は複数のメモリブロック、即ち、ブロック（A00）１６０a、ブロック（A01）１６０ｂ、ブロック（A10）１６０ｃ、及びブロック（A11）１６０ｄを含む。各メモリブロックはメモリブロックに含まれた各ワードラインWLi、WLｊ、WLk、WLｌに共通に連結された複数の相変化メモリセルを含む。
【００１１】
バッファ（XAdd_Buf(A0)）１１０＿１と（XAdd_Buf(A1)）１１０＿２はアドレス信号A0とA１を受信する。プリデコーダー（PREDEPODER）１２０はアドレス信号A０とA１をデコードしてデコード信号A00_DEC、A01_DEC、A10_DEC、A11_DECを発生し、メインデコーダー１４０が交互にそれらのデコード信号をデコードしてブロック選択信号A00、A01、A10、A11を出力する。ブロック選択信号A00、A01、A10、A11はメモリブロック１６０a、１６０ｂ、１６０ｃ、１６０ｄのワードラインWLi、WLｊ、WLｋ、WLｌをそれぞれ駆動する。
【００１２】
ライトドライバ（WRITE DRIVER）１３０はバッファー１１１からのプログラミング信号SET（RESET）_CON_PULSEとデータ信号DINに応じてセットまたはリセットライト電流信号SDLを出力する。次にコラムデコーダー１５０（YPATH ＆ Y DEC）はメモリブロック１６０a、１６０ｂ、１６０ｃ、１６０ｄにライト電流パルスSDLを供給する。
【００１３】
図２４に示すように、メモリブロック１６０ｄはメモリセルブロック１６０aよりもデコーダー１５０に近い。それに応じてデコーダー１５０からメモリブロック１６０a、１６０ｂ、１６０ｃ、１６０ｃまでに異なった負荷が存在する。これらの負荷は図面において抵抗素子R１、R２、R３、R４として表示される。
【００１４】
メモリブロック１６０a、１６０ｂ、１６０ｃ、１６０ｄの異なった負荷はメモリブロックの相変化メモリセルの異なった書き込み条件となる。図２５乃至図２７を参照してこれを説明する。
【００１５】
図２５はメモリアレイ１６０の相変化メモリセルブロック１６０a、１６０ｂ、１６０ｃ、１６０ｄに印加された異なったセットプログラミングパルス（たとえばSET_CON_PULSE）を示す図である。図２５に示すように、前記セットプログラミングパルスは全て同一なパルス幅を有する。
【００１６】
図２６はブロック１６０a、１６０ｂ、１６０ｃ、１６０ｄにおける相変化メモリセルの相変化層（GST）のリセット状態における抵抗分布領域を示す。メモリブロックの負荷が増加すると、抵抗分布領域の抵抗値は全体的に低下する。書き込みエラーを避けるため、最低抵抗分布領域（領域A００）全体がリセット領域内に入るように前記リセットライト電流パルスは最高負荷のメモリブロック１６０aを書き込みできなければならない。メモリブロック１６０ｄが最低負荷を有するため、相対的に強いリセットライト電流パルスがメモリブロック１６０ｄのメモリセルに印加される。このように、相対的に強く非晶質化された状態が得られるため、結果として、相対的に高抵抗の分布領域（領域A１１）となる。逆に、最高負荷を有するメモリブロック１６０aは相対的に低抵抗の分布領域（領域A００）を示すだろう。
【００１７】
図２７はブロック１６０a、１６０ｂ、１６０ｃ、１６０ｄにおける相変化メモリセルの相変化層（GST）のセット状態における抵抗分布領域を示す。この場合も、メモリブロックの負荷が増加すると、抵抗分布領域の抵抗値は全体的に低下する。書き込みエラーを避けるため、最高抵抗分布領域（領域A１１）全体がセット領域内に入るようにセットライト電流パルスは最低負荷メモリブロック１６０ｄを書き込みできなければならない。そうでなければ、一番近いブロック（領域A１１）の分布領域のWIN部でセットエラーが発生するだろう。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記の領域A１１全体をセット領域内に入れようとすると、領域（A00）の相変化メモリセルは“オーバープログラム”状態になる。即ち、領域（A00）関連の相変化メモリセルのセットプログラミングに関して不要な電力を消費する。さらに、リセットプログラミングの間に同じメモリセルをリセット領域に戻すために余分な電力を必要とする。
【課題を解決するための手段】
【００１９】
本発明の好適な一実施形態による相変化セルメモリ装置は、複数の相変化メモリセル、アドレス回路、ライトドライバ、及びライトドライバ制御回路を含む。前記相変化メモリセルはそれぞれ非晶質状態と結晶状態との間でプログラム可能な物質を含む。前記アドレス回路は少なくとも一つのメモリセルを選択し、前記ライトドライバはリセットパルス電流を発生してアドレス回路により選択されたメモリセルを非晶質状態にプログラムし、また、セットパルス電流を発生して前記アドレス回路により選択されたメモリセルを結晶状態にプログラムする。前記ライトドライバ制御ドライバは前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷に応じて、少なくとも一つのリセットとセットパルス電流の少なくとも一つのパルス幅とパルスカウントを変化させ、前記リセットパルス電流のパルス幅は一定であり、前記セットパルス電流のパルス幅は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて減少されることを特徴とする。
【００２０】
また、本発明の好適な他の実施形態による相変化セルメモリ装置は、複数のメモリセルブロック、アドレス回路、ライトドライバ、及びライトドライバ制御回路を含む。前記メモリセルブロックはそれぞれ複数の相変化メモリセルを含み、また、各相変化メモリセルは非晶質状態と結晶状態との間でプログラム可能な物質を含む。前記アドレス回路は各メモリセルブロックを選択し、前記ライトドライバは、アドレス回路により選択されたメモリセルブロックのメモリセルを非晶質セット状態にプログラムするために選択的にリセットパルス電流を発生し、また、前記アドレス回路により選択されたメモリセルブロックのメモリセルを結晶状態にプログラムするためにセットパルス電流を選択的に発生する。前記ライトドライバ制御回路は前記アドレス回路により選択されたメモリセルブロックに応じて、少なくとも一つのセットとリセットパルス電流の少なくとも一つのパルス幅とパルスカウントを変化させ、前記リセットパルス電流のパルス幅は一定であり、前記セットパルス電流のパルス幅は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて減少されることを特徴とする。
【００２１】
また、本発明の好適な更に他の実施形態による相変化セルメモリ装置は、相変化メモリセルアレイ、アドレスデコーダー、ビットライン選択回路、ライトドライバ、及びライトドライバ制御回路を含む。前記相変化メモリセルアレイは、複数のビットライン、複数の相変化セル、及びワードラインとビットラインの各交差領域における複数の相変化セルを含み、メモリセルアレイは少なくとも一つのワードラインを含んだ複数のメモリブロックにより境界が決められ、また、各相変化メモリセルは非晶質状態と結晶状態との間でプログラム可能な物質を含む。前記アドレスデコーダーは入力アドレスをデコードして各メモリブロックのワードラインを選択し、また、一つのメモリブロックを選択する。前記ビットライン選択回路は入力コラムアドレスに応じて少なくとも１ビットラインを選択する。前記ライトドライバは、選択的にリセットパルスを発生して、選択されたメモリブロック内の選択されたビットラインと選択されたワードラインとの交差領域においてメモリセルを結晶化セット状態にプログラムし、また、選択的にセットパルス電流を発生して、選択されたメモリブロック内の選択されたビットラインと選択されたワードラインとの交差領域においてメモリセルを結晶化状態にプログラムする。前記ライトドライバ制御回路は前記アドレスデコーダーにより選択されたメモリセルブロックに応じて少なくとも一つのセットとリセットパルス電流の少なくとも一つのパルス幅とパルスカウントを変化させ、前記リセットパルス電流のパルス幅は一定であり、前記セットパルス電流のパルス幅は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて減少されることを特徴とする。
【００２２】
本発明は好適なの更に他の実施形態による方法は、非晶質状態と結晶状態との間でプログラム可能な物質を含んだ複数の相変化メモリセルを有する相変化メモリ装置をプログラミングすることを提供する。前記方法はライトドライバを用いて、アドレス回路により選択されたメモリセルを非晶質状態にプログラムするために選択的にリセットパルス電流を発生することを含み、また、アドレス回路により選択されたメモリセルを結晶状態にプログラムするために選択的にセットパルス電流を発生することを含み、また、プログラムされたライトドライバとメモリセルとの間の負荷に応じてリセットとセットパルス電流の少なくとも一つのパルス幅とパルスカウントを変化させ、前記リセットパルス電流のパルス幅は一定であり、前記セットパルス電流のパルス幅は前記アドレス回路により選択されたライトドライバとメモリセルとの間の負荷の増加に応じて減少されることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、メモリセルのオーバープログラミングを防止して、メモリセルのプログラミング時の消費電力を減少させることができる。  
【発明を実施するための最良の形態】
【００２４】
本発明は、ライトドライバとアドレスメモリセルとの間の負荷に応じてリセットパルス電流及びセットパルス電流の少なくとも一つのパルス幅及びパルスカウントの少なくとも一つを変化させるように、相変化メモリ装置のライトドライバを制御することを特徴とする。このような方法によりメモリセルのオーバープログラミングを防止し、従って、セット状態又はリセット状態にセルを確実に書き込みするのに必要とされる電力消費を減らすことができる。
【００２５】
以下、本発明は好適な実施形態を詳細に説明する。図１は本発明の好適な実施形態に係る相変化メモリセル装置の回路図である。図示するように、相変化メモリセル装置２００はアドレスバッファ（XAdd_Buf(A0)）２１０＿１、（XAdd_Buf(A1)）２１０＿２、入力データバッファ（DIN  BUF）２１１、ライトイネーブルバッファ（XWE_Buf）２１２、プリーデコーダー（PREDECODER）２２０、ライトドライバ（WRITE DRIVER）２３０、メインデコーダー（MAIN DEC）２４０、メモリアレイ２６０、セット制御パルス発生器（SETCONTROL PULSE GENERATOR）２７０、及びマルチプレクサ（MUX）２８０を含む。
【００２６】
入力バッファ２１０＿１は入力アドレス信号XA0を受信し、プリーデコーダー２２０にバッファされたアドレス信号Ａ０Ｐ、Ａ０ＰＢを出力する。同様に、入力バッファ２１０＿２は入力ドレス信号XA１を受信し、プリーデコーダー２２０にバッファされたアドレス信号Ａ１Ｐ、Ａ１ＰＢを出力する。さらに、ライトイネーブル信号バッファ２１２はライトイネーブル信号XWEを受信し、プリーデコーダー２２０とマルチプレクサ２８０にバッファされたライトイネーブル信号ＷＥｂを出力する。
【００２７】
プリーデコーダー２２０はバッファされたアドレス信号Ａ０Ｐ、Ａ０ＰＢ、Ａ１Ｐ、Ａ１ＰＢとバッファされたライトイネーブル信号ＷＥｂを受信し、メインデコーダー２４０にデコードされたアドレス信号Ａ００＿ＤＥＣ、Ａ０１＿ＤＥＣ、Ａ１０＿ＤＥＣ、Ａ１１＿ＤＥＣを出力し、さらに、マルチプレクサ２８０にデコードされたライト制御信号ＷＥ＿Ａ００＿ＤＥＣ、ＷＥ＿Ａ０１＿ＤＥＣ、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣを出力する。この実施形態においてデコードされたライト制御信号ＷＥ＿Ａ００＿ＤＥＣ、ＷＥ＿Ａ０１＿ＤＥＣ、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣはメモリアレイ２６０のブロック２６０a、２６０ｂ、２６０ｃ、２６０ｄのうちいずれが書き込みされるべきかを示す。
【００２８】
メインデコーダー２４０はデコードされた制御信号Ａ００＿ＤＥＣ、Ａ０１＿ＤＥＣ、Ａ１０＿ＤＥＣ、Ａ１１＿ＤＥＣを受信し、ブロック選択信号Ａ００、Ａ０１、Ａ１０、Ａ１１を出力する。ブロック選択信号Ａ００、Ａ０１、Ａ１０、Ａ１１はメモリアレイ２６０の各ブロック２６０a、２６０ｂ、２６０ｃ、２６０ｄのワードラインWLi、WLｊ、WLｋ、WLlを駆動する。
【００２９】
セット制御パルス発生器２７０はアドレス遷移感知（ＡＤＴ）信号に応じて、異なったパルス幅、即ち、ＳＥＴ＿ＰＵＬＳＥ（Ａ００）、ＳＥＴ＿ＰＵＬＳＥ（Ａ０１）、ＳＥＴ＿ＰＵＬＳＥ（Ａ１０）、ＳＥＴ＿ＰＵＬＳＥ（Ａ１１）を有する複数のＳＥＴ＿ＰＵＬＳＥを発生する。詳細は後述するが、これらの異なったＳＥＴ＿ＰＵＬＳＥはメモリアレイ２６０に印加されたライトSET電流パルスのパルス幅をセットするために選択的に用いられる。
【００３０】
マルチプレクサ２８０はバッファされたライトイネーブル信号WEｂとデコードされたライト制御信号ＷＥ＿Ａ００＿ＤＥＣ、ＷＥ＿Ａ０１＿ＤＥＣ、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣに応じて、 ＳＥＴ＿ＰＵＬＳＥ（Ａ００）、ＳＥＴ＿ＰＵＬＳＥ（Ａ０１）、ＳＥＴ＿ＰＵＬＳＥ（Ａ１０）、ＳＥＴ＿ＰＵＬＳＥ（Ａ１１）のうち一つを選択し、図１に示すＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥとして出力する。具体的には、バッファされたライトイネーブル信号ＷＥｂによりイネーブルされた場合、マルチプレクサ２８０はＷＥ＿Ａ００＿ＤＥＣがアクティブ状態であるときにＳＥＴ＿ＰＵＬＳＥ（Ａ００）を出力する。また、マルチプレクサはＷＥ＿Ａ０１＿ＤＥＣがアクティブ状態であるときにＳＥＴ＿ＰＵＬＳＥ＿（Ａ０１）を出力する。また、マルチプレクサはＷＥ＿Ａ１０＿ＤＥＣ がアクティブ状態であるときにＳＥＴ＿ＰＵＬＳＥ（Ａ１０）を出力する。また、マルチプレクサはＷＥ＿Ａ１１＿ＤＥＣがアクティブ状態であるときにＳＥＴ＿ＰＵＬＳＥ＿（Ａ１１）を出力する。但し、一つのＷＥ＿Ａ００＿ＤＥＣ、ＷＥ＿Ａ０１＿ＤＥＣ、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣだけが与えられた時間にアクティブ状態であることを注目されたい。
【００３１】
入力バッファ２１１からの入力データ信号（ＤＩＮ）により、ライトドライバ２３０はセット電流制御パルスＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ（マルチプレクサ２８０から）またはリセット電流制御パルスＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥのいずれか一つに応じてライト電流パルス（ＳＤＬ）を出力する。例えば、書き込みされるべきデータがローであれば、ライトドライバ２３０はＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥにより規定されたパルスを有するセット（ＳＥＴ）プログラミングライト電流パルスを出力する。反対に、書き込みされるべきデータがハイであれば、ライトドライバ２３０はＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ により規定されたパルス幅を有するリセットプログラミングライト電流パルスを出力する。また、後述するように、ライトドライバ２３０はセットプログラミングよりもリセットプログラミングに対してより高い電流を出力する（例えば、Ｉｒｓｅｔ＞Ｉｓｅｔ）。
【００３２】
コラムデコーダー２５０はメモリブロック１６０a、１６０ｂ、１６０ｃ、１６０ｄの選択されたコラムにライトドライバ２３０からのライト電流パルスＳＤＬを供給する。
【００３３】
図２は、セット電流制御信号（ ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ ）の異なったパルス幅を示しす図である。これは相変化メモリセルアレイ２６０の各ブロック２６０a、２６０ｂ、２６０ｃ、２６０ｄに印加されたセットライト電流パルスのパルス幅を規定する。図２に示すように、遠いブロック２６０aへのセット電流信号入力のパルス幅は近いブロック（２６０ｄ）へのセット電流信号入力のパルス幅よりも短い。
【００３４】
遠いブロック２６０aに短いパルス電流幅を印加することにより、セット書き込み動作の間にブロックのメモリセルのオーバープログラミングが防止される。これは図３と図４に図示される。リセット状態の間に相変化層（GST）の抵抗分布領域は図３に図示されるようなものと仮定する。次に、セット書き込み動作が図２に図示されたセット電流パルスを用いて行われると仮定する。図４は、セット状態において結果として生じる相変化層（GST）の抵抗分布領域を示す図である。上述した図２７と比較すると、図４では抵抗分布領域がよりコンパクトであるため、遠いブロック２６０aをリセット領域に戻すために必要な電力が低減される。
【００３５】
図５は本発明の好適な実施形態に係るプリーデコーダー２２０の回路図である。この実施形態でプリーデコーダー２２０はNANDゲートND1、ND２、ND３、ND４、NORゲートNOR１、NOR２、NOR３、NOR４、及びインバーターIN１、IN２、IN３、IN４、IN５、IN６、IN７、IN８、IN９、IN１０、IN１１を含む。図示するように、プリーデコーダー２２０はバッファされたアドレス信号Ａ０Ｐ、Ａ０ＰＢ、Ａ１Ｐ、Ａ１ＰＢとバッファされたライトイネーブル信号ＷＥｂを受信し、デコードされたアドレス信号ＷＥ＿Ａ００＿ＤＥＣ、ＷＥ＿Ａ０１＿ＤＥＣ、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣ とデコードされたライト制御信号 ＷＥ＿Ａ００＿ＤＥＣ、ＷＥ＿Ａ０１＿ＤＥＣ、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣを出力する。この実施形態において、バッファされたライトイネーブル信号ＷＥｂがローである場合、一つのデコードされたライト制御信号 ＷＥ＿Ａ００＿ＤＥＣ、ＷＥ＿Ａ０１＿ＤＥＣ、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣだけがハイである。
【００３６】
図６は本発明の好適な実施形態に係るセット制御パルス発生器２７０の回路図である。この実施形態において、セット制御パルス発生器はNANDゲートND１、ND２、ND３、ND４、ND４、NORゲートNOR1、遅延回路D１、D２、D3、D4、及びインバーターIN１、IN2、IN３、IN４、IN５を含む。図６の回路は、図２に示したように、異なったパルス幅のＳＥＴ＿ＰＵＬＳＥ＿ＳＩＧＮＡＬｓを出力するために構成される。
【００３７】
図７は本発明の好適な実施形態に係るマルチプレクサ２８０の回路図である。この実施形態の前記マルチプレクサ２８０は伝送ゲートPG1、PG２、PG３、PG４、インバーターＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５、ＩＮ６、及びトランジスタＮＭ１を含む。バッファされたライトイネーブル信号WEｂがローである場合、それぞれの一つのデコードされたライト制御信号ＷＥ＿Ａ００＿ＤＥＣ、ＷＥ＿Ａ０１＿ＤＥＣ、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣ がハイであるときにＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥとしての出力はＳＥＴ＿ＰＵＬＳＥ（Ａ００）（Ａ０１）（Ａ１０）（Ａ１１）うちの一つである。
【００３８】
図８は本発明の好適な実施形態に係るライトドライバ２３０の回路図である。図面において“H”“L”“OFF”“ON”はリセットプログラミング動作を示し、入力データはハイである。図９は図８と同様に、図面において“H”“L”“OFF”“ON”はセットプログラミング動作を示し、入力データはローである。
【００３９】
図８と図９の実施形態において、ライトドライバ回路２３０はロジック回路２３１、カレントミラー２３３、及び出力回路２３５を含む。ロジック回路２３１は伝送ゲートＰＧ１、ＰＧ２とインバーターＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４を含む。カレントミラー２３３はトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４、ＮＭ５、ＰＭ１、ＰＭ２を含む。出力回路２３５はトランジスタＰＭ３、ＮＭ６とインバーターＩＮ５を含む。
【００４０】
図８を参照すると、リセットプログラミング動作中に入力データ（DATA）はハイであり、伝送ゲートPG１がターンオフされる。ＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥがローである場合、ロジック回路２３１のインバーターＩＮ４の出力はローとなる。この場合、トランジスタＮＭ６はオンされ、トランジスタＮＭ５はオフされて、ノードＮＤ２はロー（接地）となる。その結果、出力電流ＳＤＬは図示したようにＩｒｅｓｅｔ＝０となる。反対に、ＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ がハイであるとき、ロジック回路２３１のインバーターIN４の出力はハイであり、トランジスタＮＭ６はオフとなる。さらに、データ（DATA）がハイであるため、ロジック回路２３１のインバーターＩＮ２の出力はハイであり、カレントミラー２３３のトランジスタNM３、NM４はオフとなる。その結果、出力電流SDLは図示したようにＩｒｅｓｅｔ＝i１＋i２となる。
【００４１】
図９を参照すると、セットプログラミング動作中に入力データ（DATA）はローであり、伝送ゲートPG２がターンオフされる。ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ がローである場合、ロジック回路２３１のインバーターＩＮ4の出力はローである。このように、トランジスタＮＭ６はオンされ、トランジスタNM５はオフされて、ノードND２はロー（接地）となる。その結果、出力電流ＳＤＬは図示したようにＩｓｅｔ＝０となる。反対に、ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ がハイであるとき、ロジック回路２３１のインバーターＩＮ４の出力はハイであり、トランジスタＮＭ６はターンオフされる。さらに、データ（DATA）がローであるため、ロジック回路２３１のインバーターＩＮ２の出力はローであり、カレントミラー２３３のトランジスタNM３、NM４はターンオフされる。その結果、出力電力SDLは図示したようにＩｓｅｔ＝ｉ１となる。
【００４２】
図１０はセットプログラミングパルス ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ の発生を説明するためのタイミング図である。図示するように、ライトイネーブル信号XWEがハイであるとき、バッファライトイネーブル信号WEｂはハイである。さらに、アドレス遷移感知信号の立ち下がりエッジに応じて、 ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ信号が発生される。ＷＥｂがローであり、ＷＥ＿Ａ００＿ＤＥＣがハイであるとき、ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ信号は ＳＥＴ＿ＰＵＬＳＥ（Ａ００）に対応する。また、ＷＥｂがローであり、ＷＥ＿Ａ０１＿ＤＥＣがハイであるとき、 ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ 信号は ＳＥＴ＿ＰＵＬＳＥ（Ａ０１）に対応する。また、WEｂがローであり、ＷＥ＿Ａ０１＿ＤＥＣ がハイであるとき、 ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ 信号は ＳＥＴ＿ＰＵＬＳＥ（Ａ１０）に対応する。また、 WEｂがローであり、 ＷＥ＿Ａ１１＿ＤＥＣがハイであるとき、 ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ 信号は ＳＥＴ＿ＰＵＬＳＥ（Ａ１１）に対応する。
【００４３】
充分な説明のため、本発明の好適な実施形態に係るプリーデコーダー２２０−１、２２０−２、２２０−３、２２０−４、メインデコーダー２４０、コラムデコーダー２５０、及びメモリアレイを含んだ相変化ランダムアクセスメモリ（PRAM）の詳細な回路図を図１１に示す。この実施形態において、メモリアレイの各ブロック（BLK）は２５６個のワードライン（WL）から構成され、各ワードラインWLは複数の相変化メモリセルに連結される。
【００４４】
プリーデコーダー２２０−１、２２０−２、２２０−３、…、２２０−ｎの出力はインバーターI１、…、Iｎからの反転されたデコードアドレス信号とともにメインデコーダー２４０のNOR素子に印加される。前記NOR素子の出力は各ワードラインWLを駆動する。コラムデコーダー２５０はライトドライバ２３０−１、…、２３０−ｎとビットラインBL０、…、BLｎとの間に連結された複数の選択トランジスタT１、…、Tｎを含む。
【００４５】
上記の第１実施形態は、ライトドライバとアドレスメモリセルとの間の負荷に応じてセットパルスのパルス幅を変化させるように、相変化メモリ装置のライトドライバを制御することを特徴とする。このような方法によりメモリセルのオーバープログラミング防止され、従って、セルをセット状態とリセット状態に確実に書き込みするのに必要とされる電力消費を減少させることができる。
【００４６】
図１２は他の実施形態を示す。即ち、図１２の第２実施形態によると、ライトドライバとアドレスメモリセルとの間の負荷に応じてセットパルス電流のパルスカウントを変化させるように、相変化メモリ装置のライトドライバを制御する。図示したように、セット電流制御信号の異なったパルスカウント（ＳＥＴ＿ＣＯＮ−ＰＵＬＳＥ）は相変化メモリセルアレイ２６０の各ブロック２６０a、２６０ｂ、２６０ｃ、２６０ｄに印加されたセットライト電流パルスのパルスカウントを規定する。図１２に示すように、遠いブロック２６０ａへのセット電流信号入力のパルスカウントは近いブロック２６０ｄへのセット電流信号入力のパルスカウントよりも小さい。
【００４７】
図１３、図１４は本発明の好適な第２実施形態における図１のプリーデコーダー２２０を示す。この実施形態においてプリーデコーダー２２０はＮＡＮＤゲートＮＤ１、…、ＮＤ１４、ＮＯＲゲートＮＯＲ１、…、ＮＯＲ４、インバーターＩＮ１、…、ＩＮ９を含む。図示するように、プリーデコーダー２２０はバッファされたアドレス信号Ａ０Ｐ、Ａ０ＰＢ、Ａ１Ｐ、Ａ１ＰＢとバッファされたライトイネーブル信号ＷＥｂを受信し、デコードされたアドレス信号Ａ００＿ＤＥＣ、Ａ０１＿ＤＥＣ、ａ１０＿ＤＥＣ、Ａ１１＿ＤＥＣとデコードされたライト制御信号ＷＥ＿Ａ００＿ＤＥＣ、ＷＥ＿Ａ０１＿ＤＥＣ、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣを出力する。この実施形態において、バッファされたライトイネーブル信号ＷＥｂがローであるとき、一つ以上のデコードされたライト制御信号ＷＥ＿Ａ００＿ＤＥＣ、ＷＥ＿Ａ０１＿ＤＥＣ、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣはハイである。
【００４８】
図１５は本発明の好適な第２実施形態によるセットプログラミングパルスＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥの発生を説明するためのタイミング図である。図示するように、ライトイネーブル信号ＸＷＥがハイであるとき、バッファライトイネーブル信号WEｂはハイである。さらに、アドレス遷移感知（ＡＴＤ）信号の立ち下がりエッジに応じてＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥが発生される。
【００４９】
図１５に示すように、ＷＥｂがローであり、ＷＥ＿Ａ００＿ＤＥＣだけがハイである場合、ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ 信号はＳＥＴ＿ＰＵＬＳＥ（Ａ００）に対応する。また、 WEｂがローであり、ＷＥ＿Ａ００＿ＤＥＣとＷＥ＿Ａ０１＿ＤＥＣがハイである場合、 ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ 信号はＳＥＴ＿ＰＵＬＳＥ（Ａ００）とＳＥＴ＿ＰＵＬＳＥ（Ａ０１）の組合せに対応する。また、ＷＥｂがローであり、ＷＥ＿Ａ００＿ＤＥＣ と ＷＥ＿Ａ０１＿ＤＥＣと ＷＥ＿Ａ１０＿ＤＥＣがハイである場合、 ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ信号は ＳＥＴ＿ＰＵＬＳＥ（Ａ００）と ＳＥＴ＿ＰＵＬＳＥ（Ａ０１）とＳＥＴ＿ＰＵＬＳＥ（Ａ１０）の組合せに対応する。また、ＷＥｂがローであり、 ＷＥ＿Ａ００＿ＤＥＣ と ＷＥ＿Ａ０１＿ＤＥＣと ＷＥ＿Ａ１０＿ＤＥＣ とＷＥ＿Ａ１１＿ＤＥＣのすべてがハイである場合、ＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ 信号は ＳＥＴ＿ＰＵＬＳＥ（Ａ００）と ＳＥＴ＿ＰＵＬＳＥ（Ａ０１）と ＳＥＴ＿ＰＵＬＳＥ（Ａ１０）と ＳＥＴ＿ＰＵＬＳＥ（Ａ１１）の組合せに対応する。
【００５０】
図１６は本発明の好適な第２実施形態に係る図１のセット制御パルス発生器２７０の回路図である。この実施形態において、セット制御パルス発生器はＮＯＲゲートＮＯＲ１、ＮＡＮＤゲートＮＤ１、遅延回路D１、D2、D３、D４を含む。本実施形態では、図１６の回路は図１５に示したようにＳＥＴ＿ＰＵＬＳＥ信号A００、A０１、A１０、A１１を出力するために構成される。
【００５１】
上述の第２実施形態は、ライトドライバとアドレスメモリセルとの間の負荷に応じてセットパルス電流のパルスカウントを変化させるように、相変化メモリ装置のライトドライバを制御することを特徴とする。このような方法によりメモリセルのオーバープログラミングが防止され、従って、セルをセット状態とリセット状態に確実に書き込みするのに必要とされる電力消費を減らすことができる。
【００５２】
図１７は第１及び第２実施形態とは別の実施形態である。即ち、図１７の第３実施形態により、ライトドライバとアドレスメモリセルとの間の負荷に応じてリセットパルス電流のパルス幅を変化させるように、相変化メモリ装置のライトドライバを制御する。図示したように、各ブロック２６０a、２６０ｂ、２６０ｃ、２６０ｄに印加されたリセット電流制御信号の異なったパルス幅はリセットパルスＡ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｂ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｃ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｄ＿ＲＥＳＥＴ＿ＰＵＬＳＥのパルス幅により規定される。図１７に示すように、遠いブロック領域（Ａ００）へのリセット電流信号入力のパルス幅は近いブロック領域（A１１）へのリセット電流信号のパルス幅よりも大きい。
【００５３】
図１８は第１乃至第３実施形態とは別の実施形態である。即ち、図１８の第４実施形態により、ライトドライバとアドレスメモリセルとの間の負荷に応じてリセットパルス電流のパルスカウントを変化させるように相変化メモリ装置のライトドライバを制御する。図示するように、各ブロック２６０a、２６０ｂ、２６０ｃ、２６０ｄに印加されたリセット電流制御信号の異なったパルスカウントはリセットパルス Ａ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｂ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｃ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｄ＿ＲＥＳＥＴ＿ＰＵＬＳＥのパルスカウントにより規定される。図１８に示すように、遠いブロック領域（A００）へのリセット電流信号入力のパルスカウントは、近いブロック領域（A１１）へのリセット電流信号入力のパルスカウントよりも大きい。
【００５４】
図１９は本発明の好適な第４実施形態によるリセットプログラミングパルスＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥの発生を説明するためのタイミング図である。図示するように、ライトイネーブル信号ＸＷＥがハイであるとき、バッファライトイネーブル信号ＷＥｂはハイである。さらに、アドレス遷移感知（ＡＴＤ）信号の立ち下がりエッジに応じて、ＲＥＳＥＴ＿ＣＯＭ＿ＰＵＬＳＥ信号が発生される。
【００５５】
図１９に示すように、ＷＥｂがローであり、ＷＥ＿Ａ００＿ＤＥＣがハイである場合、ＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ信号はＡ＿ＲＥＳＥＴ＿ＰＵＬＳＥに対応する。また、ＷＥｂがローであり、ＷＥ＿Ａ０１＿ＤＥＣがハイである場合、ＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ信号は Ｂ＿ＲＥＳＥＴ＿ＰＵＬＳＥに対応する。また、 ＷＥｂがローであり、 ＷＥ＿Ａ１０＿ＤＥＣがハイである場合、ＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ信号はＣ＿ＲＥＳＥＴ＿ＰＵＬＳＥに対応する。また、 ＷＥｂがローであり、 ＷＥ＿Ａ１１＿ＤＥＣがハイである場合、ＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ信号はＤ＿ＲＥＳＥＴ＿ＰＵＬＳＥに対応する。この場合、Ａ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｂ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｃ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、 Ｄ＿ＲＥＳＥＴ＿ＰＵＬＳＥは図１７に示したようである。
【００５６】
図２０は本発明の好適な第４実施形態によるリセットプログラミングパルスＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥの発生を説明するためのタイミング図である。図示するように、ライトイネーブル信号ＸＷＥがハイである場合、バッファライトイネーブル信号ＳＥｂはハイである。さらに、アドレス遷移感知（ＡＴＤ）信号の立ち下がりエッジに応じて、ＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ信号が発生される。
【００５７】
図２０に示すように、ＷＥｂがローであり、ＷＥ＿Ａ００＿ＤＥＣ、ＷＥ＿Ａ０１＿ＤＥＣ、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣのすべてがハイである場合、ＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ信号はＡ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｂ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｃ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｄ＿ＲＥＳＥＴ＿ＰＵＬＳＥの組合せに対応する。また、ＷＥｂがローであり、ＷＥ＿Ａ０１＿ＤＥＣ、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣがハイである場合、ＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ信号はＡ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｂ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｃ＿ＲＥＳＥＴ＿ＰＵＬＳＥの組合せに対応する。また、ＷＥｂがローであり、ＷＥ＿Ａ１０＿ＤＥＣ、ＷＥ＿Ａ１１＿ＤＥＣがハイである場合、ＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ信号はＡ＿ＲＥＳＥＴ＿ＰＵＬＳＥ、Ｂ＿ＲＥＳＥＴ＿ＰＵＬＳＥの組合せに対応する。また、ＷＥｂがローであり、ＷＥ＿Ａ１１＿ＤＥＣがハイである場合、ＲＥＳＥＴ＿ＣＯＮ＿ＰＵＬＳＥ信号はＡ＿ＲＥＳＥＴ＿ＰＵＬＳＥに対応する。
【００５８】
上述の第３、第４実施形態は、ライトドライバとアドレスメモリセルとの間の負荷に応じてリセットパルスドライバのパルスカウントを変化させるように相変化メモリ装置のライトドライバを制御することを特徴とする。このような方法によりメモリセルのオーバープログラミングが防止され、従って、セルをリセット状態に確実に書き込みするのに必要とされる電流消費を減らすことができる。
【００５９】
上述の好適な実施形態の組合せを実施することができる。例えば、書き込みされるべき相変化メモリセルの負荷に応じてリセットライト電流パルス及びセットライト電流パルスの少なくとも一方のパルス幅及びパルスカウントの少なくとも一方を変化させることができる。
【００６０】
本発明の好適な実施形態を図面と明細書に開示した。本発明は、これらの実施形態に限定されることを意図しておらず、添付した特許請求の範囲の記載に基づいて解釈されなければならない。さらに、当業者であれば、本発明の技術的思想から逸脱しない範囲内でこれらの実施形態を変更することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の好適な実施形態による相変化メモリセル装置の回路図である。
【図２】本発明の好適な実施形態による相変化メモリセルブロックに印加されたセットプログラミングパルスを示す図である。
【図３】本発明の好適な実施形態による異なったメモリブロックにおける相変化メモリセルのリセット抵抗分布領域を示す図である。
【図４】本発明の好適な実施形態による異なったメモリブロックにおける相変化メモリセルのセット抵抗分布領域を示す図である。
【図５】本発明の好適な実施形態によるプリーデコーダーの回路図である。
【図６】本発明の好適な実施形態によるセット制御パルス発生器の回路図である。
【図７】本発明の好適な実施形態によるマルチプレクサの回路図である。
【図８】本発明の好適な実施形態によるライトドライバの回路図である。
【図９】本発明の好適な実施形態によるセット動作中であるライトドライバの回路図である。
【図１０】本発明の好適な実施形態によるセットプログラミングパルスの発生を記述するためのタイミング図である。
【図１１】本発明の好適な実施形態によるメインデコーダー、コラムデコーダー、及びメモリアレイの回路図である。
【図１２】本発明の好適な他の実施形態による相変化メモリセルブロックに印加されたセットプログラミングパルスを示す図である。
【図１３】、
【図１４】本発明の好適な他の実施形態によるプリーデコーダーの回路図である。
【図１５】本発明の好適な他の実施形態によるセットプログラミングパルスの発生を記述するためのタイミング図である。
【図１６】本発明の好適な他の実施形態によるセット制御パルス発生器の回路図である。
【図１７】本発明の好適な更に他の実施形態による相変化メモリセルブロックに印加されたリセットプログラミングパルスを示す図である。
【図１８】本発明の好適な更に他の実施形態による相変化メモリセルブロックに印加されたリセットプログラミングパルスを示す図である。
【図１９】、
【図２０】本発明の好適な更に他の実施形態によるリセットプログラミングパルスの発生を記述するためのタイミング図である。
【図２１】非晶質状態と結晶状態で相変化メモリセルを示す図である。
【図２２】リセットプログラミング信号とセットプログラミング信号に応じて相変化メモリセルの温度特性を示すグラフである。
【図２３】リセットプログラミング信号とセットプログラミング信号のライト電流パルスを示すグラフである。
【図２４】相変化メモリセル装置の回路図である。
【図２５】相変化メモリセルブロックに印加されたセットプログラミングパルスを示す図である。
【図２６】異なったメモリブロックで相変化メモリセルのリセット抵抗分布領域を示す図である。
【図２７】異なったメモリブロックで相変化メモリセルのセット抵抗分布領域を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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