(57)【特許請求の範囲】
【請求項１】
スイッチングＭＯＳ−ＦＥＴをマルチトランス方式で駆動するスイッチングＭＯＳ−ＦＥＴドライブ回路において、
一定の周期でパルス信号が時分割で入力する１次側回路が接続され、前記パルス信号のオン／オフに応答して２次側端子間に正電圧／負電圧を出力する複数のパルストランスと、
スイッチングＭＯＳ−ＦＥＴのゲートとソース間に並列接続された前記スイッチングＭＯＳ−ＦＥＴの寄生容量放電用のトランジスタと、
前記スイッチングＭＯＳ−ＦＥＴの寄生容量を充電時に前記放電用のトランジスタをオフにするように該トランジスタのベースとエミッタそれぞれに一端が接続され、他端が前記パルストランスそれぞれの２次側の一方端子に共通接続された２つのダイオードと、
前記放電用のトランジスタのベースと前記２つのダイオードが共通接続された節点との間に設けられた抵抗とを有することを特徴とするスイッチングＭＯＳ−ＦＥＴドライブ回路。
【請求項２】
前記パルストランスを２つとして、前記パルス信号を前記１次側回路に交互に入力する請求項１に記載のスイッチングＭＯＳ−ＦＥＴドライブ回路。
【請求項３】
前記パルストランスそれぞれの２次側の一方端子と前記節点との間に前記スイッチングＭＯＳＦＥＴのターンオン時間調整用抵抗を挿入した請求項１または請求項２に記載のスイッチングＭＯＳ−ＦＥＴドライブ回路。
【請求項４】
前記放電制御用トランジスタのエミッタと前記スイッチングＭＯＳ−ＦＥＴそれぞれのゲートとの間に発振防止用抵抗を挿入した請求項１ないし請求項３のいずれかに記載のスイッチングＭＯＳ−ＦＥＴドライブ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パルストランスを用いたスイッチングＭＯＳ−ＦＥＴドライブ回路、特にマルチドライブ方式を採用したスイッチングＭＯＳ−ＦＥＴドライブ回路に関する。
【０００２】
【従来の技術】
周知のように、ＭＯＳ−ＦＥＴのゲートには寄生容量が付着しているため、ＭＯＳ−ＦＥＴをオン／オフさせるには、この寄生容量を充放電するための工夫が必要とされる。このようなスイッチングＭＯＳ−ＦＥＴドライブ回路として、従来からパルストランスを用いる方式が知られている。これは、１次側に中間端子を有するパルストランスの一方の端子に一定周期のパルス信号を入力し、パルストランスの２次側に誘起される電圧によってスイッチングＭＯＳ−ＦＥＴをターンオンさせるとともに、上記パルス信号のオフによってパルストランスの励磁エネルギーにより生起される逆起電力を利用してスイッチングＭＯＳ−ＦＥＴをターンオフさせるものである。
【０００３】
図６は、その要旨が実開昭６３−２００９２７（従来技術１）に「パワーＭＯＳ−ＦＥＴドライブ回路」として記載されている、この種のスイッチングＭＯＳ−ＦＥＴドライブ回路の一例を示す。この回路は、パルストランスＴ１の１次側に入力されるパルス信号によって、パルストランスＴ１の２次側に接続された２つのｎチャネルのＭＯＳ−ＦＥＴ  Ｑ２およびＱ３を駆動するものである。パルストランスＴ１の１次側における一方の端子６には、アノードが接地されたダイオードＤ３が接続され、他方の端子２にはソースが接地されたｎチャネルのＭＯＳ−ＦＥＴ  Ｑ１のドレインが接続され、中間端子４と５には電源電圧が印加される端子１が接続されている。ＭＯＳ−ＦＥＴ  Ｑ１のゲートはパルス信号を入力する端子２０が接続されている。
【０００４】
パルストランスＴ１の２次側端子３と７の間には、２つのＭＯＳ−ＦＥＴ  Ｑ２，Ｑ３を駆動するために、そのターンオン時間調整用抵抗Ｒ１と、ダイオードＤ１と、ＭＯＳ−ＦＥＴＱ２,Ｑ３の発振防止用の抵抗Ｒ３,Ｒ５が接続されている。更に、ＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３の寄生容量に対する放電パスを形成するｐｎｐチャネルのトランジスタＱ５と抵抗Ｒ８,Ｒ９が設けられ、トランジスタＱ５のベースには抵抗Ｒ７が接続されている。なお、２つのＭＯＳ−ＦＥＴ  Ｑ２，Ｑ３を並列にするのは、定格値によるドレイン電流値の制限を外すとともに、ドレイン電流の二乗に比例する導通損失を低減するためである。
【０００５】
図６において、ＭＯＳ−ＦＥＴ  Ｑ１のゲート端子２０に正のパルス信号が入力すると、ＭＯＳ−ＦＥＴ  Ｑ１はオンして端子１からドレイン電流が流れ、端子４−２間に正電圧が誘起され、端子６−５間と端子３−７間に正電圧が誘起される。端子６−５間の正電圧に基づく電流はダイオードＤ３によって阻止される。一方、端子３−７間の正電圧により、抵抗Ｒ１とダイオードＤ１を通ってＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３のゲートに正電圧が印加され、ＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３を駆動するとともにその寄生容量を充電する。このとき、ダイオードＤ１により、トランジスタＱ５のベースーエミッタ間は逆バイアスされるためトランジスタＱ５はオフする。寄生容量充電後の定常状態では、定常電流が端子３から抵抗Ｒ１,ダイオードＤ１および抵抗Ｒ８を通って流れ、端子７に帰還する。
【０００６】
端子２０のパルス信号がオフすると、パルストランスＴ１の励磁エネルギーにより逆起電力が発生し、端子４−２間に負電圧が発生して、端子６−５間および端子３−７間に負電圧が誘起される。その結果、抵抗Ｒ１と抵抗Ｒ７を介してトランジスタＱ５のベース電位が下がるので、ベース電流が流れてトランジスタＱ５はオンする。トランジスタＱ５がオンした瞬間にＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３の寄生容量の充電電荷はトランジスタＱ５と抵抗Ｒ９を通して放電される。
【０００７】
上述した従来技術１のスイッチングＭＯＳ−ＦＥＴドライブ回路では、パルストランスＴ１の１次側に入力するパルス信号がオフしてから次のパルス信号がオンする迄の間に、２次側に発生している逆起電力の収束を待つためのリセット時間を必要とするのでパルス信号の周期に対するオン時間の割合であるデューティを０〜０．７程度までしか可変にできないという欠点がある。
【０００８】
この欠点をなくするために考案されたのがダブルドライブ方式によるスイッチングＭＯＳ−ＦＥＴドライブ回路であって、図７（従来技術２）はその一例を示す。この回路は、図６に示したシングルドライブ方式の回路を２つ用いて、一定周期のパルス信号を端子２０,端子２１に交互に入力してパルストランスＴ１，Ｔ２に供給する。パルストランスＴ２の１次側のＤ６，Ｑ４は、トランスＴ１の１次側のＤ３，Ｑ１にそれぞれ対応している。２次側でも同様な対応関係にある。この方式によると、一方のパルストランスＴ１側がリセット時間帯にある間に他方のパルストランスＴ２側をアクティブとすることができるため、デューティを０〜１の間で可変にできるようになる。
【０００９】
図８は実開昭６３−０２６１３２（従来技術３）に記載された他のダブルドライブ方式のスイッチングＭＯＳ−ＦＥＴドライブ回路を示す。この回路では、並列接続された２系統のスイッチングＭＯＳ−ＦＥＴドライブ回路が同一のスイッチングＭＯＳ−ＦＥＴＱ２，Ｑ３を駆動している。図８において、パルストランスＴ１の２次側の端子３−７間,パルストランスＴ２の２次側の端子１３−１７間に出力された正電圧をスイッチングＭＯＳ−ＦＥＴ  Ｑ２とＱ３のゲートに印加するための充電用信号路には、ダイオードＤ８,Ｄ１１を介してドライブインピーダンス決定用抵抗Ｒ２１が共通に設けられている。また、スイッチングＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３のゲートからの放電用信号路には、それぞれコレクタがパルストランスＴ１の端子３,パルストランスＴ２の端子１３に接続された放電用トランジスタＱ９,Ｑ１０のエミッタがドライブインピーダンス決定用抵抗Ｒ１８に共通接続され、上述の充電用信号路と放電用信号路は並列接続されてスイッチングＭＯＳ−ＦＥＴ  Ｑ２およびＱ３に導かれている。
【００１０】
次に、この回路の動作について説明する。端子２０,２１に一定周期のパルス信号が交互に入力されると、パルストランスＴ１,Ｔ２の端子３−７間,端子１３−１７間に正電圧が交互に出力され、それぞれダイオードＤ８,Ｄ１１を通ってＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３のゲートに印加されて寄生容量を充電する。このとき、放電用トランジスタＱ９，Ｑ１０のベースは、それぞれダイオードＤ８とＤ９、Ｄ１１とＤ１２によりエミッタとほぼ同電位にバイアスされているため、放電用トランジスタＱ９，Ｑ１０はオフしている。
【００１１】
端子２０,端子２１へのパルス信号がオンからオフに切り換わり、端子３−７間,端子１３−１７間に負電圧が出力されると、それぞれ抵抗Ｒ１６とダイオードＤ１０,抵抗Ｒ１９とダイオードＤ１３を通して放電用トランジスタＱ９,Ｑ１０のベース電位が下がり、ベース電流が流れて放電用トランジスタＱ９,Ｑ１０はオンする。このため、スイッチングＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３の寄生容量の充電電荷は、ドライブインピーダンス決定用抵抗Ｒ１８,放電用トランジスタＱ９,Ｑ１０を通して放電される。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した従来技術２では、シングルドライブ方式のスイッチングＭＯＳ−ＦＥＴドライブ回路を単純に並列接続して、パルストランスＴ１，Ｔ２は別個にスイッチングＭＯＳ−ＦＥＴを駆動するため、パルストランスの個数に比例してスイッチングＭＯＳ−ＦＥＴの数が多くなるという問題点がある。
【００１３】
また、従来技術３では、上述の問題点は解消されてスイッチングＭＯＳ−ＦＥＴの個数をシングルドライブ方式と同数にできるが、従来技術２に比べて、回路構成が複雑になり部品点数が増加するという欠点がある。更に、この回路は、スイッチングＭＯＳ−ＦＥＴの寄生容量の充電電荷を放電する際のスイッチングＭＯＳ−ＦＥＴＱ２,Ｑ３のゲート−ソース間からパルストランス２次側をみたインピーダンスは、図８の抵抗Ｒ１８,トランジスタＱ９およびパルストランスＴ１の２次側インダクタンス、または抵抗Ｒ１８,トランジスタＱ１０およびパルストランスＴ２の２次側インダクタンスによって決定される。このため、図７に示したように、このインピーダンスがトランジスタＱ５と抵抗９、またはトランジスタＱ８と抵抗Ｒ１４で決定される従来技術２に比べて、高インピーダンスでの放電となり、スイッチングＭＯＳ−ＦＥＴのＱ２,Ｑ３のターンオフが遅くなって、ターンオフ時のスイッチング損失が増加するという欠点がある。
【００１４】
本発明は、このような問題点を一掃するためになされたものであり、その第１の目的は、駆動できるスイッチングＭＯＳ−ＦＥＴの個数をシングルドライブ方式の場合と同数にでき、かつ部品点数を削減し、小型・軽量化したマルチドライブ方式のスイッチングＭＯＳ−ＦＥＴドライブ回路を提供することにある。
【００１５】
また、本発明の第２の目的は、マルチドライブ方式でありながらシングルドライブ方式における放電用トランジスタを用いた低インピーダンス放電を実現し、スイッチングＭＯＳ−ＦＥＴのターンオフを高速に行い、低消費電力化を維持したスイッチングＭＯＳ−ＦＥＴドライブ回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明のスイッチングＭＯＳ−ＦＥＴドライブ回路は、パルストランス２次側に負電圧を出力する時にオンする低インピーダンス放電用トランジスタを２つのパルストランス２次側に共通に設けると共に、放電用トランジスタにトランス相互の影響を排除するためのパルストランス２次側出力制御機能を持たせている。より具体的には、２つのパルストランスのうちいずれか１つのパルストランスの２次側出力が負電圧の時に、放電用トランジスタ（図１のＱ５）をオンさせるためのダイオード（図１のＤ１,Ｄ４）と、一方のパルストランス２次側出力が正電圧の時に、他方のパルストランス２次側出力の負電圧を阻止するためのダイオード（図１のＤ１,Ｄ２,Ｄ４,Ｄ５）と抵抗（図１のＲ２,Ｒ６）とを有する。
【００１７】
一方のトランス２次側に負電圧が出力（このとき他方のトランス２次側出力は一方のトランス２次側出力より高い負電圧またはゼロ電圧）されると、放電制御用トランジスタのベースに接続された抵抗を通して放電制御用トランジスタのベース電位が下がる。このため、ベース電流が流れて放電制御用トランジスタはオンするので、スイッチングＭＯＳ−ＦＥＴの寄生容量の充電電荷を低インピーダンスで放電し、スイッチングＭＯＳ−ＦＥＴを高速にターンオフする。また、放電用として抵抗（図７のＲ９,Ｒ１４、図８のＲ１８）を用いていないため、放電用抵抗による消費電力増加と部品定数の調整が不要となる。
【００１８】
一方のトランス２次側に正電圧が出力（このとき他方のトランス２次側出力は負電圧またはゼロ）されると、放電制御用トランジスタのベースとエミッタに接続されたダイオードによりベース-エミッタ間は同電位にバイアスされ、他方のトランス２次側負電圧出力によりオンとなっていた放電制御用トランジスタはオフする。なお、一方のトランス２次側に正電圧が出力されたとき、他方のトランス２次側出力がゼロの場合は、放電制御用トランジスタはオフのままである。このため、一方のトランスの２次側に出力された正電圧を、他方のトランス２次側に出力されていた負電圧の影響を受けずにスイッチングＭＯＳ−ＦＥＴのゲート−ソース間に印加することができる。
【００１９】
【発明の実施の形態】
本発明のスイッチングＭＯＳ−ＦＥＴドライブ回路は、パルストランスそれぞれの２次側に、スイッチングＭＯＳ−ＦＥＴの寄生容量を放電するためのトランジスタを全てのパルストランス共通に設けると共に、放電用のトランジスタにパルストランス相互の影響を排除するためのパルストランス２次側出力制御機能を持たせたことを特徴とするものである。
【００２０】
より詳しくは、スイッチングＭＯＳ−ＦＥＴをマルチトランス方式で駆動するスイッチングＭＯＳ−ＦＥＴドライブ回路において、一定の周期でパルス信号が時分割で入力する１次側回路が接続され、パルス信号のオン／オフに応答して２次側端子間に正電圧／負電圧を出力する複数のパルストランスと、スイッチングＭＯＳ−ＦＥＴのゲートとソース間に並列接続されたスイッチングＭＯＳ−ＦＥＴの寄生容量放電用のトランジスタと、スイッチングＭＯＳ−ＦＥＴの寄生容量を充電時に放電用のトランジスタをオフにするように該トランジスタのベースとエミッタそれぞれに一端が接続され、他端がパルストランスそれぞれの２次側の一方端子に共通接続された２つのダイオードと、放電用のトランジスタのベースと２つのダイオードが共通接続された節点との間に設けられた抵抗とを有することを特徴とするものである。
【００２１】
【実施例】
次に、本発明の実施例について図面を参照して詳細に説明する。
【００２２】
図１は本発明のスイッチングＭＯＳ−ＦＥＴドライブ回路の一実施例を示す回路図である。図１において、図６,図７および図８における参照番号または参照記号と同一のものは同じものを示している。このスイッチングＭＯＳ−ＦＥＴドライブ回路は、２つのパルストランスＴ１,Ｔ２の１次側回路の各端子２０,２１に一定の周期で交互に入力するパルス信号により、２つのスイッチングＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３を駆動する。１次側回路は、パルストランスＴ１,Ｔ２の中間端子４および５，１４および１５を共に電源に接続する端子１と、ドレインがパルストランスＴ１,Ｔ２の一方の端子、ソースがグランド、ゲートが端子２０,２１に接続されたＭＯＳ−ＦＥＴ  Ｑ１,Ｑ４と、アノードがグランド、カソードがパルストランスＴ１,Ｔ２の他方の端子６,１６に接続されたダイオードＤ３,Ｄ６から構成される。
【００２３】
パルストランスＴ１は、端子２０に入力するパルス信号がオン時に正電圧を出力し、パルス信号のオフ時に負電圧を出力する。パルストランスＴ１の２次側回路は、スイッチングＭＯＳ−ＦＥＴ  Ｑ２および３のターンオン時間調整用抵抗Ｒ１と、放電制御用トランジスタＱ５と、放電制御用トランジスタＱ５のオン／オフを制御するダイオードＤ１,Ｄ２および抵抗Ｒ２とを有する。
【００２４】
同様に、パルストランスＴ２は、端子２１に入力するパルス信号がオン時に正電圧を出力し、パルス信号のオフ時に負電圧を出力する。パルストランスＴ２の２次側回路は、スイッチングＭＯＳ−ＦＥＴ  Ｑ２およびＱ３のターンオン時間調整用抵抗Ｒ４と、放電制御用トランジスタＱ５と、放電制御用トランジスタＱ５のオン／オフを制御するダイオードＤ４,Ｄ５および抵抗Ｒ６とを有する。放電制御用トランジスタＱ５は、パルストランスＴ１の系統とパルストランスＴ２の系統に共用される。
【００２５】
次に、本回路の実施例の動作について、図１および図２に示す波形図を参照して詳細に説明する。
【００２６】
図２は、図１に示した回路の各部の電圧波形を示している。端子２０,２１に一定周期（デューティ０．５以下）のパルス信号（図２の（ａ）,（ｂ））が交互に入力すると、パルストランスＴ１の端子３−７間とパルストランスＴ２の端子１３−１７間に交互に正電圧が出力される（図２の（ｃ）,（ｄ））。この正電圧は、それぞれ抵抗Ｒ１とダイオードＤ１、抵抗Ｒ４とダイオードＤ４を介してスイッチングＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３のゲート−ソース間に印加され（図２（ｅ））、スイッチングＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３を駆動するとともに、スイッチングＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３のゲートに付着した寄生容量を充電する。
【００２７】
パルストランスＴ１の端子３−７間に正電圧が出力（パルストランスＴ２の端子１３−１７間はゼロまたは負電圧が出力）されているときは、抵抗Ｒ１とダイオードＤ１を通る充電パスの他に、端子３→抵抗Ｒ１→ダイオードＤ２→抵抗Ｒ６→抵抗Ｒ４→端子１３→端子１７→端子７のパスを電流が流れ、ダイオードＤ１とダイオードＤ２により放電制御用トランジスタＱ５のベースとエミッタ間は同電位にバイアスされてトランジスタＱ５をオフする。同様に、パルストランスＴ２の端子１３−１７間に正電圧が出力されているときは、抵抗Ｒ４とダイオードＤ４を通る充電パスの他に、端子１３→抵抗Ｒ４→ダイオードＤ５→抵抗Ｒ２→抵抗Ｒ１→端子３→端子７→端子１７のパスを電流が流れ、ダイオードＤ４とダイオードＤ５により放電制御用トランジスタＱ５のベースとエミッタ間は同電位にバイアスされてトランジスタＱ５をオフする。
【００２８】
次に、端子２０,２１へのパルス信号がオンからオフに切り換わると、パルストランスＴ１，Ｔ２はリセット動作して２次側出力（図２の（ｃ）,（ｄ））は負の電位となり、それぞれ抵抗Ｒ１と抵抗Ｒ２，抵抗Ｒ４と抵抗Ｒ６を通してトランジスタＱ５のベース電位が下がり、ベース電流が流れて放電制御用トランジスタＱ５はオンする。
【００２９】
トランジスタＱ５がオンした瞬間に、スイッチングＭＯＳ−ＦＥＴＱ２,Ｑ３のゲート−ソース間からパルストランス２次側をみたインピーダンス（ほぼトランジスタＱ５により決定される）が下がり、スイッチングＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３の寄生容量の充電電荷はトランジスタＱ５を通して高速に放電されるとともに、ＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３のゲート−ソース間電圧はほぼ０Ｖにクランプされる。
【００３０】
トランジスタＱ５は、パルストランス２次側出力（端子３−７間または端子１３−１７間）の負電位がいったん負方向に大きく振れた後、リセット時間Ｔｒが短く他方のトランス２次側から正電圧が出力されない間にトランジスタＱ５をオンにするベース−エミッタ間飽和電圧値になるまで回復するか、または、リセット時間Ｔｒが長くトランジスタＱ５をオンにするベース−エミッタ間飽和電圧値になるまでに回復しない間に他方のトランス２次側から正電圧が出力される迄オンし、この間、ＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３のゲート−ソース間電圧をほぼ０Ｖにクランプする。
【００３１】
なお、抵抗Ｒ１,Ｒ４の抵抗値が小さいほどスイッチングＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３のターンオンが速くなるが、図３に示すように、パルストランスＴ１,Ｔ２のリーケージインダクタンスにより生じるＱ２,Ｑ３のゲート−ソース間電圧波形のリンギングは大きくなる。このリンギングは、抵抗Ｒ１,Ｒ４の抵抗値を大きくすることにより、図４に示すように抑制できる。したがって、抵抗Ｒ１,Ｒ４はスイッチングＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３のターンオン時間とＱ２,Ｑ３ゲートソース間電圧波形の大きさとを勘案の上、決定されるが、回路構成上必須の部品ではない。
【００３２】
上述の実施例は、ｎチャネルの２つのＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３を駆動するスイッチングＭＯＳ−ＦＥＴドライブ回路に関するものであったが、本発明は、これに限定されることはない。すなわち、図５に例示するように、ｐチャネルのＭＯＳ−ＦＥＴを駆動するように変形することもでき、また、ｎチャネルのＭＯＳ−ＦＥＴとｐチャネルのＭＯＳ−ＦＥＴとを問わず、３つ以上のＭＯＳ−ＦＥＴを駆動するようにもできる。なお、図５では、トランジスタおよびダイオードの極性は全て図１とは逆になるが、便宜上、参照番号および参照記号を図１と同一のものを表記している。
【００３３】
【発明の効果】
本発明によれば、マルチドライブ方式を採用したスイッチングＭＯＳ−ＦＥＴドライブ回路において、低インピーダンスの放電用トランジスタを複数のパルストランスで共用するとともに、放電用トランジスタに複数のパルストランス相互の影響を排除するトランス出力制御用としての機能を兼ね備えさせる構成としたため、部品点数を削減し、小型・軽量化でき、かつスイッチングＭＯＳ−ＦＥＴのターンオフを高速に行い、低消費電力化を維持できるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図
【図２】図１に示した実施例における回路要所の波形図
【図３】図１において抵抗Ｒ１,Ｒ４の抵抗値が小さい場合のＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３のゲートー−ソース間電圧の波形図
【図４】図１において抵抗Ｒ１,Ｒ４の抵抗値を大きい場合のＭＯＳ−ＦＥＴ  Ｑ２,Ｑ３のゲートー−ソース間電圧の波形図
【図５】本発明の他の実施例を示す回路図
【図６】シングルドライブ方式の従来例（従来技術１）の回路図
【図７】ダブルドライブ方式を採用した従来例（従来技術２）の回路図
【図８】ダブルドライブ方式を採用した他の従来例（従来技術３）の回路図
【符号の説明】
Ｑ      トランジスタ
Ｄ      ダイオード
Ｔ      トランス
Ｒ      抵抗
Ｃ      コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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