(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上方に配線を形成する工程と、
（ｂ）工程（ａ）の後、前記配線を埋め込んで、高密度プラズマ（ＨＤＰ）化学的気相成長（ＣＶＤ）により第１の絶縁膜を堆積する工程と、
（ｃ）工程（ｂ）の後、ＨＤＰ−ＣＶＤ以外の堆積方法により、第１の絶縁膜上方に第２の絶縁膜を堆積する工程と、
（ｄ）工程(ｃ)の後、前記第２の絶縁膜を平坦化する工程と、
を含み、
工程（ｄ）は、二酸化セリウム砥粒および添加剤を含む第１スラリを用いて行なう第１工程と、前記第１工程の後、シリカ砥粒を含む第２スラリを用いて行なう第２工程と、前記第２工程の後、前記第１スラリおよび純水を用いて行なう第３工程とを含む半導体装置の製造方法。
【請求項２】
前記第３工程において、前記第１スラリと前記純水とを研磨テーブル上で混合する請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の絶縁膜を堆積する、ＨＤＰ−ＣＶＤ以外の堆積方法が、プラズマ（ＰＥ−）ＣＶＤである請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜が、ホスホシリケートガラス（ＰＳＧ）膜、又はボロホスホシリケートガラス（ＢＰＳＧ）膜である請求項１〜３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記半導体基板がシリコン基板であり、工程（ａ）の前に、
（ｘ）前記シリコン基板に活性領域を分離するトレンチを形成する工程と、
（ｙ）前記シリコン基板上にＨＤＰ−ＣＶＤによりアンドープトシリケートガラス（ＵＳＧ）膜を堆積し、前記トレンチを前記ＵＳＧ膜で埋める工程と、
（ｚ）前記トレンチ外の前記ＵＳＧ膜を２酸化セリウム砥粒を含む研磨剤を用いた化学的機械的研磨により除去する工程と、
を含む請求項１〜４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
工程（ｃ）がシリコンソースとしてテトラエトキシシラン（ＴＥＯＳ）を用いたＰＥ−ＣＶＤにより前記第２の絶縁膜を成膜し、工程（ｚ）と工程(ｄ)の第１工程において用いる研磨剤が同一組成である請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法と得られる半導体装置に関し、特に被研磨膜を研磨して平坦化する化学機械研磨（chemicalmechanical polishing, ＣＭＰ）工程を含む半導体装置の製造方法と得られる半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造方法において、化学機械研磨(chemical mechanical polishing、ＣＭＰ)が用いられている。化学機械研磨は、下地に溝などの凹部を形成し、凹部を埋め込む成膜を行い、表面上の不要膜を除去する、ダマシン配線形成やシャロートレンチアイソレーション（ＳＴＩ）形成等、およびゲート電極を含む配線等を形成した、表面に凹凸を有する下地上に絶縁膜を堆積し、表面を平坦化する絶縁膜の表面平坦化等に用いられている。表面を平坦化することにより、浅い焦点深度しか有さないホトリソ工程の精度や、エッチング工程の均一性を向上することが可能になる。
【０００３】
例えば、ＳＴＩ形成においては、シリコン基板表面を熱酸化してバッファ酸化シリコン膜を形成し,その上に窒化シリコン膜を堆積し,ホトリソグラフィとエッチングで窒化シリコンにＳＴＩに対応する開口を形成し、シリコン基板にトレンチをエッチングする。窒化シリコン膜はエッチングマスクとして機能する他、後のＣＭＰにおいてストッパとして機能する。
【０００４】
トレンチ内に露出したシリコン表面を熱酸化して酸化シリコン膜ライナを形成し、窒化シリコン膜を堆積して窒化シリコン膜ライナを形成した後、トレンチ内を絶縁膜、例えばアンドープトシリケートガラス（ＵＳＧ）膜で埋め込む。微細化されたトレンチをＵＳＧ膜で埋め込むために、高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）が用いられるようになった。トレンチ外に堆積したＵＳＧ膜は、ＣＭＰで除去する。ＣＭＰの後、露出する窒化シリコン膜は熱燐酸等でエッチングし、バッファ酸化シリコン膜は希フッ酸等でエッチングする。
【０００５】
ＭＯＳトランジスタのゲート電極形成においては、シリコン基板の活性領域表面に熱酸化で酸化シリコン膜を形成し、必要に応じて窒素を導入してゲート絶縁膜とする。ゲート絶縁膜上に、多結晶シリコン膜を堆積し、ゲート電極形状にパターニングする。ソース／ドレインのエクステンション領域形成用のイオン注入を行った後、サイドウォールスペーサを形成し、ソース／ドレインの高濃度領域形成用イオン注入を行う。必要に応じてシリサイド化工程を行った後、燐を含む酸化シリコン膜であるホスホシリケートガラス（ＰＳＧ）膜を堆積し、ゲート電極を覆う層間絶縁膜を形成する。
【０００６】
ゲート電極を覆う層間絶縁膜は、表面に凹凸を有する。凹凸を除去するため、ＣＭＰにより層間絶縁膜表面を平坦化する。堆積する層間絶縁膜の厚さは、ＣＭＰの研磨代分厚くしておく。平坦化後、ソース／ドレイン等に対するコンタクトホールをエッチングし、多結晶シリコン、タングステン等の導電性プラグをコンタクトホール内に埋め込む。層間絶縁膜上の不要導電層をＣＭＰで除去する。
【０００７】
ＣＭＰにおいては、例えばシリカよりなる研磨砥粒とＫＯＨよりなる添加剤を含む研磨剤が用いられた。より高平坦化を達成する研磨剤として、研磨砥粒として酸化セリウム（セリア、二酸化セリウムＣｅＯ２）、添加剤としてポリアクリル酸アンモニウム塩やポリビニルピロリドン等を含む研磨剤が提案されている。酸化セリウムを水と混合した研磨剤は、研磨レートが非常に高く、段差緩和機能は低い。例えば、ポリアクリル酸アンモニウム塩を適量添加すると、研磨速度を適当な値に制御でき、凹部での研磨を抑制して平坦化機能が高くなり、研磨面が平坦化された時には自動停止（オートストップ）機能を生じる。
【０００８】
【特許文献１】特開２００１−００９７０２号公報
【特許文献２】特開２００１−０８５３７３号公報
【特許文献３】特開２０００−２４８２６３号公報  研磨面の凹凸が消滅した研磨終点を検出する技術として、研磨面の温度や回転トルクを検出する技術も提案されている。
【特許文献４】特開平１１−１０４９５５号公報  高平坦化を達成するため、ＣＭＰを２段階に分け、２段階のＣＭＰを異なる条件で行う方法も提案されている。例えば、研磨剤を供給しながら、第１の研磨パッドでメイン研磨を行い、その後研磨剤の供給を止め、水を供給しながら第１の研磨パッドより硬い第２の研磨パッドを用いて仕上げ研磨を行い、ディッシングを防止する。
【特許文献５】特開２００４−２９６５９１号公報  ＣＭＰを行う研磨装置は、研磨面を有する回転可能な研磨テーブルと、基板を保持する回転可能な研磨ヘッドと、研磨剤や純水を供給する複数のノズルを備え、研磨テーブルに対して研磨ヘッドを押し付ける押圧力を加えながら、研磨ヘッド、研磨テーブルを回転させ、研磨剤を供給しながら研磨を行う。
【特許文献６】特開２００２−０８３７８７号公報  半導体集積回路装置は、ますます微細化、高集積化が進んでいる。ＭＯＳトランジスタのゲート長は９０ｎｍ、６５ｎｍと短くなる。集積回路装置に置ける最下層配線はゲート配線である。微細化と共にゲート配線の間隔が狭くなり、配線が緻密化する。ゲート配線形成後、ＰＳＧ膜を堆積して、ゲート配線を埋め込む層間絶縁膜を形成する。従来、対向電極間に高周波電力を印加するプラズマ（ＰＥ）ＣＶＤによってＰＳＧ膜を堆積していたが、ゲート間隔の減少と共に、埋め込み性能が不足するようになり、狭い間隙を埋め込もうとすると、すが入ってしまうことがある。狭い間隙もＰＳＧ膜で充填するために、ＰＥ−ＣＶＤに代わって、誘導結合コイルに高周波電力を印加する高密度プラズマ（high density plasma, ＨＤＰ）ＣＶＤを用いるようになってきた。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、ウエハレベルで層間絶縁膜の厚さの均一性に優れた半導体装置の製造方法を提供することである。
【００１０】
本発明の他の目的は、効率的なＣＭＰ工程を含む半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の１観点によれば、
（ａ）半導体基板上方に配線を形成する工程と、
（ｂ）工程（ａ）の後、前記配線を埋め込んで、高密度プラズマ（ＨＤＰ）化学的気相成長（ＣＶＤ）により第１の絶縁膜を堆積する工程と、
（ｃ）工程（ｂ）の後、ＨＤＰ−ＣＶＤ以外の堆積方法により、第１の絶縁膜上方に第２の絶縁膜を堆積する工程と、
（ｄ）工程(ｃ)の後、前記第２の絶縁膜を平坦化する工程と、
を含み、
工程（ｄ）は、二酸化セリウム砥粒および添加剤を含む第１スラリを用いて行なう第１工程と、前記第１工程の後、シリカ砥粒を含む第２スラリを用いて行なう第２工程と、前記第２工程の後、前記第１スラリおよび純水を用いて行なう第３工程とを含む半導体装置の製造方法
が提供される。
【発明の効果】
【００１４】
ＨＤＰ−ＣＶＤで層間絶縁膜を堆積するとウエハレベルで厚さ変動が生じるが、ＨＤＰ−ＣＶＤと他の堆積方法を組み合わせることにより均一な厚さを有する層間絶縁膜を形成できる。
【発明を実施するための最良の形態】
【００１５】
シリコン基板にトレンチを形成後、ＵＳＧ膜をＨＤＰ−ＣＶＤで堆積し、２酸化セリウム砥粒を含む研磨剤を用いたＣＭＰにより不要部を除去してＳＴＩを形成し、ゲート電極形成後にＰＳＧ膜をＨＤＰ−ＣＶＤにより堆積し、２酸化セリウム砥粒を含む研磨剤を用いて平坦化すると新たな問題が生じることが判った。
【００１６】
以下、この問題を究明するために、本発明者が行った実験を説明する。
【００１７】
図１Ａに示すように、シリコン基板ＳＵＢ上に、酸化シリコン膜ＯＸを形成したウエハＷＡＦを作成した。酸化シリコン膜ＯＸとして３種類のサンプル、ＨＤＰ−ＣＶＤでＵＳＧ膜ＨＤＰ−ＵＳＧを堆積したサンプル、ＨＤＰ−ＣＶＤでＰＳＧ膜ＨＤＰ−ＰＳＧを堆積したサンプル、さらに層間絶縁膜等に用いられる、テトラエトキシシラン（ＴＥＯＳ）をシリコンソースとしてＰＥ−ＣＶＤでＴＥＯＳ酸化膜ＰＥ−ＴＥＯＳを堆積したサンプル、を作成した。
【００１８】
図１Ｂは、３種類のサンプルに対して、酸化シリコン膜のウエハ内厚さ分布を測定した結果を示すグラフである。ＰＥ−ＣＶＤでＴＥＯＳ酸化膜を形成したサンプルＰＥ−ＴＥＯＳの膜厚分布はウエハのほぼ全面で約５８０ｎｍの値を示し、極めて均一性が高い。ＨＤＰ−ＣＶＤで酸化シリコン膜を形成した２つのサンプルＨＤＰ−ＵＳＧ，ＨＤＰ−ＰＳＧの膜厚分布はウエハレベルでほぼ同じ変動を示した。ウエハ中央部で約５７０ｎｍと薄く、周辺に向かって次第に厚くなり、最大値、約５９２ｎｍ、を示した後周縁部に向かって５８５ｎｍ以下まで薄くなる略Ｍ字型分布を示している。
【００１９】
このＭ字型分布は、ウエハレベルでの大きな緩やかな変化であり、局部的には変動していない。局部的な厚さ変化はＣＭＰで平坦化できるが、このような広い面積における緩やかな厚さ分布は、ＣＭＰで平坦化することはできないと予想される。
【００２０】
ウエハ中央部から作成したチップにおいては、層間絶縁膜が薄く、ウエハ周辺部から作成したチップにおいては層間絶縁膜が厚くなってしまう。層間絶縁膜を貫通するコンタクト孔をエッチングする場合は周辺部でもコンタクト孔が貫通するように、中央部では多めのオーバーエッチングをすることになる。コンタクト孔に導電性プラグを埋め込むと、中央部から作成したチップの導電性プラグは短く、接続抵抗は低く、周辺部から作成したチップの導電性プラグは長く、接続抵抗は高くなることになる。プロセス及び製品の信頼性を高めるためには、ウエハレベルの厚さ変動は、なるべく抑制することが望まれる。次に３種類のサンプルに対し、セリア砥粒と界面活性剤を含むスラリを用いて研磨を行った。
【００２１】
図２Ａは、研磨装置の構成を概略的に示す。研磨テーブル１０２の上には研磨パッド１０４が設けられている。ウエハＷＡＦは、酸化シリコン膜を下にして研磨ヘッド１１２に支持した。ノズル１２４ａから研磨テーブル上にスラリを滴下し、研磨ヘッドに圧力を印加し、研磨テーブル１０２、研磨ヘッド１１２を反時計回りに回転させて研磨を行った。
【００２２】
図２Ｂは、同一のスラリを用いて３種類のサンプルを１分ＣＭＰした時の研磨レートを示す。縦軸が研磨レートを単位ｎｍ／ｍiｎで示す。研磨前後の膜厚を測定して、膜厚減少量を研磨時間で除算して研磨レートを算出した。研磨条件は以下の通りである。
研磨ヘッド圧力：２００ｇ重／ｃｍ２、
研磨ヘッド回転数：１００回転／分、
研磨テーブル回転数：１００回転／分、
セリアスラリ供給量：０．２リットル／分。
【００２３】
なお、研磨パッドは、ニッタハース社製のＩＣ１４００Ｋ溝タイプ、セリアスラリはデュポンエアープロダクトナノマテリアル社製のマイクロプレーナＳＴＩ２１００  ＲＡ９を用いた。膜厚測定は、ＫＬＡ−ＴＥＮＣＯＲ社製の膜厚測定装置ＡＳＥＴ  Ｆ５ｘを用いて行った。
【００２４】
ＨＤＰ‐ＵＳＧ膜の研磨レートは、１２ｎｍ／ｍｉｎ、ＰＥ−ＴＥＯＳ膜の研磨レートは１４ｎｍ／ｍｉｎで、共に極めて低く、研磨はほとんど進行していない。平坦な被研磨膜を研磨した時の、ポリアクリル酸アンモニウム塩を含むセリアスラリの特徴である、オートストップ性が働いていることが判る。ＨＤＰ−ＰＳＧ膜の研磨レートは、平均値で２１０ｎｍ／ｍｉｎとなった。１２ｎｍ／ｍｉｎ、１４ｎｍ／ｍｉｎと比べると極めて高く、オートストップ性が働いていないことが判る。
【００２５】
図２Ｃは、セリアスラリ中のポリアクリル酸アンモニウム塩の量を変えた時のＨＤＰ−ＰＳＧ膜の研磨レートを示す。左側の低濃度は図２Ｂの場合と同濃度の場合であり、右側の高濃度はポリアクリル酸アンモニウム塩の量を約１０倍程度に増加した場合である。ポリアクリル酸アンモニウム塩の量を１０倍程度に増加するとＨＤＰ−ＰＳＧ膜に対してもオートストップ性が働くようになる。
【００２６】
図２Ｂ，２Ｃの結果から、ＨＤＰ‐ＵＳＧ膜とＨＤＰ−ＰＳＧ膜とをポリアクリル酸アンモニウム塩を含むセリアスラリでＣＭＰしようとすると、ポリアクリル酸アンモニウム塩の量を大幅に変えなくてはならないことが判る。ＳＴＩの埋め込み酸化膜をＨＤＰ−ＵＳＧ膜で形成し、ゲート電極上の層間絶縁膜をＨＤＰ−ＰＳＧ膜で形成すると、それぞれに対するＣＭＰは異なるものとしなくてはならない。１つの研磨装置で行うＣＭＰを１種類に固定すると、２種類のＣＭＰを行うために２台の研磨装置が必要になってしまう。
【００２７】
ところで、ＰＥ−ＴＥＯＳ膜の研磨レートは、ＨＤＰ−ＵＳＧ膜の研磨レートとほとんど変わらない。ＨＤＰ−ＵＳＧ膜とＰＥ−ＴＥＯＳ膜とをＣＭＰするのであれば、同一種のセリアスラリを用いて同一条件で実行できる。しかし、ＰＥ−ＴＥＯＳ膜は、埋め込み特性が劣り、ゲート電極を埋め込む層間絶縁膜をＰＥ−ＴＥＯＳ膜で形成することはできない。
【００２８】
そこで、ゲート電極を埋め込む層間絶縁膜をＨＤＰ−ＰＳＧ膜とＰＥ−ＴＥＯＳ膜との積層で形成することを考えた。ＨＤＰ−ＰＳＧ膜でゲート電極を埋め込み、その上にＰＥ−ＴＥＯＳ膜を積層し、研磨対象はＰＥ−ＴＥＯＳ膜とする。
【００２９】
図３Ａ−３Ｇは本発明の実施例による半導体装置の製造方法を示す半導体ウエハの一部断面図である。
【００３０】
図３Ａに示すように、シリコンウエハである半導体基板１０の表面を熱酸化し、厚さ１０ｎｍ程度の酸化シリコン膜１２を形成する。酸化シリコン膜１２上に、化学気相成長（ＣＶＤ）により、窒化シリコン膜１３を厚さ１００ｎｍ程度堆積する。ホトリソグラフィとエッチングにより、窒化シリコン膜１３、酸化シリコン膜１２に半導体基板１０表面を露出する開口１４を形成する。ここでホトリソグラフィで形成したレジストパターンを除去してもよい。少なくとも開口１４の形成された窒化シリコン膜１３をマスクとして、半導体基板１０をリアクティブイオンエッチング（ＲＩＥ）により異方的にエッチングし、例えば窒化シリコン膜１３表面からの深さ３００ｎｍ程度のトレンチ１５を形成する。トレンチ側面は傾斜させる条件でエッチングすることが好ましい。
【００３１】
図３Ｂに示すように、トレンチ表面に露出したシリコン表面を熱酸化し、例えば厚さ１〜５ｎｍ程度の酸化シリコン膜（ライナ）１７を形成する。酸化シリコン膜１７、窒化シリコン膜１３の表面を覆うように、例えば厚さ２〜８ｎｍ程度の窒化シリコン膜（ライナ）１８を低圧（ＬＰ）ＣＶＤにより堆積する。厚さ１〜５ｎｍ程度の酸化シリコン膜は、希フッ酸が浸入しにくい厚さであり、厚さ２〜８ｎｍ程度の窒化シリコン膜は、熱燐酸が浸入しにくい厚さである。窒化シリコン膜１８を形成した半導体基板上に、高密度プラズマ（ＨＤＰ）ＣＶＤにより、例えば厚さ４５０ｎｍ程度の酸化シリコン膜２０を堆積する。トレンチ１５内は酸化シリコン膜２０で埋め込まれる。窒化シリコン膜１３（及び窒化シリコン膜１８）表面より上の酸化シリコン膜２０が被研磨膜となる。
【００３２】
なお、ウエハの大型化と共に、ＳＴＩ用の酸化シリコン膜をウエハ全面でＣＭＰにより除去することが必ずしも容易でなくなった。ウエハ中央部にＣＭＰ残が残り、欠陥チップとなることがある。
【００３３】
図２Ａに示す研磨装置を用い、半導体基板１０を、被研磨膜２０が下になるように、研磨ヘッド１１２により支持する。研磨ヘッド１１２を回転させながら降下させ、ノズル１２４ａからセリア砥粒と添加剤を含む研磨剤を供給しつつ、回転する研磨テーブル１０２の研磨パッド１０４上に半導体基板１０を押し付ける。
【００３４】
図３Ｃに示すように、表面の凹凸が消滅するまでのメイン研磨を行い、被研磨膜２０の表面を平坦化する。メイン研磨は、例えば以下の条件で行えばよい。
研磨ヘッドを研磨パッドに押し付ける圧力：１００〜５００ｇ重／ｃｍ２、例えば２１０ｇ重／ｃｍ２、
研磨ヘッドの回転数：７０〜１５０回転／分、例えば１４２回転／分、
研磨テーブルの回転数：７０〜１５０回転／分、例えば１４０回転／分、
研磨剤:純水中に、研磨砥粒としてセリア砥粒、添加剤としてポリアクリル酸アンモニウム塩を含む研磨剤（例えば、デュポンエアプロダクトナノマテリアル社製、型番Ｍｉｃｒｏ  Ｐｌａｎｅｒ  ＳＴＩ２１００）、
研磨剤の供給量：０．１〜０．３リットル／分、例えば０．１５リットル／分、
研磨剤の供給位置:研磨テーブル（研磨パッド）中央。
【００３５】
メイン研磨が終了し、酸化シリコン膜２０表面が平坦化したら、ノズル１２４ｂから純水を供給し、研磨剤を流し去る。半導体基板表面に付着した添加剤は、この純水洗い流し工程のみでは除去しきれない可能性がある。
【００３６】
次に、仕上げ研磨の予備研磨を行う。仕上げ研磨の予備研磨は、例えばノズル１２４ｃから研磨パッド中央上にシリカベースの研磨剤を供給して行う。シリカベースの研磨剤としては、例えばキャボット社製の型番ＳＥＭＩ  ＳＰＲＥＳ  ２５の研磨剤を用いることができる。研磨ヘッド１１２を回転させながら、回転する研磨テーブル１０２の研磨パッド１０４上に押し付ける。仕上げ研磨の予備研磨は、例えば以下の条件で行えばよい。
研磨圧力：１００〜５００ｇ重／ｃｍ２、たとえば２１０ｇ重／ｃｍ２、
研磨ヘッドの回転数：７０〜１５０回転／分、例えば１２２回転／分、
研磨テーブルの回転数：７０〜１５０回転／分、例えば１２０回転／分、
研磨剤の供給量：０．０５〜０．３リットル／分、例えば０．１リットル／分、
研磨量（時間）：膜厚１０ｎｍ以下、例えば５秒程度
仕上げ研磨の予備研磨は、被研磨膜表面を浅く除去することにより、付着している可能性のある添加剤を除去することであり、窒化シリコン膜１８，１３は露出させないことが好ましい。
【００３７】
予備研磨の後、ノズル１２４ｂから純水を例えば１０秒程度供給し、シリカベースの研磨剤を流し去る。シリカベースの研磨剤が残ると、仕上げ研磨の選択性が劣化し得る。
【００３８】
その後、図３Ｄに示すように、仕上げ研磨の本研磨を、ノズル１２４ａからセリアベースの研磨剤、ノズル１２４ｂから純水を供給して行う。例えば、セリアベースの研磨剤は研磨パッドの中央に、純水はそれより外側で供給する。但し、供給位置は、これに限定されない。研磨ヘッド、研磨パッドは共に回転させる。
【００３９】
仕上げ研磨の本研磨は、例えば以下の条件で行う。
研磨圧力：１００〜５００ｇ重／ｃｍ２、例えば２１０ｇ重／ｃｍ２、
研磨ヘッドの回転数：７０〜１５０回転／分、例えば１２２回転／分、
研磨テーブルの回転数：７０〜１５０回転／分、例えば１２０回転／分、
研磨剤の供給量：０．０５〜０．３リットル／分、例えば０．０５リットル／分、
純水供給量：０．０５〜０．３リットル／分、例えば０．１５リットル／分、
研磨量（時間）：窒化シリコン膜を露出させるまで、例えば６０秒程度。
【００４０】
なお、仕上げ研磨の本研磨の条件は上記に限定されるものではない。窒化シリコン膜１３（窒化シリコン膜１８）上の酸化シリコン膜が除去され、窒化シリコン膜が露出する状態とできればよい。薄い窒化シリコン膜１８は除去されても、残ってもよい。
【００４１】
図３Ｅに示すように、例えば熱燐酸で窒化シリコン膜１３（１８）をエッチングし、希フッ酸で酸化シリコン膜１２をエッチングする。埋め込み酸化シリコン膜２０、半導体基板１０に挟まれた酸化シリコン膜１７、窒化シリコン膜１８はエッチングしないことが。好ましい、上述の膜厚とすれば、エッチング液が進入しにくいのでエッチングを抑制できる。
【００４２】
このように、仕上げ研磨の本研磨前に仕上げ研磨の予備研磨を物理的研磨で行うことにより、ウエハ表面に添加剤が付着していても、その添加剤を確実に除去することができる。大口径ウエハでも全面の酸化シリコン膜を残なく除去できるようになる。
【００４３】
図３Ｆに示すように、レジストマスクを用いて、半導体基板にイオン注入を行いｐチャネルトランジスタ用ｎ型ウェルＮＷ，ｎチャネルトランジスタ用ｐ型ウェルＰＷを作成する。ＳＴＩで画定された活性領域表面を熱酸化し、酸化シリコン膜を形成し、さらに窒素処理を行って窒素を導入し、窒化酸化シリコン膜とする。窒化酸化シリコン膜の上に厚さ１００〜２００ｎｍ、例えば厚さ１８０ｎｍの多結晶シリコン膜を熱ＣＶＤで堆積し、レジストパターンを用いてパターニングする。このようにして、絶縁ゲート電極が形成される。ｐチャネルトランジスタ領域にｐ型不純物、ｎチャネルトランジスタ領域にｎ型不純物を低加速エネルギ、低濃度でイオン注入し、浅いエクステンションを形成する。酸化シリコン等でサイドウォールＳＷを形成した後、ｐチャネルトランジスタ領域にｐ型不純物、ｎチャネルトランジスタ領域にｎ型不純物を高濃度でイオン注入し、低抵抗ソース／ドレイン領域Ｓ／Ｄｐ，Ｓ／Ｄｎを形成する。このようにして、ＣＭＯＳ構造が形成される。
【００４４】
ゲート電極を埋め込むように、ゲート電極の厚さ以上の厚さ、例えば厚さ２００ｎｍのＰＳＧ膜４１をＨＤＰ−ＣＶＤで堆積し、ゲート電極間のスペースを埋め込む。ＰＥ−ＣＶＤでなく、ＨＤＰ−ＣＶＤを用いるので埋め込み特性がよく、ゲート電極間のスペースももれなく埋め込まれる。ＰＳＧ膜４１の表面は、ゲート電極を反映した凹凸を示す。
【００４５】
図３Ｇに示すように、ＰＳＧ膜４１の上に、ＰＥ−ＣＶＤによりＴＥＯＳ酸化膜４２を例えば厚さ２５０ｎｍ堆積する。ＨＤＰ−ＰＳＧ膜４１表面は、下地表面の曲率やアスペクト比を緩和しているので、埋め込み特性の劣るＰＥ−ＣＶＤでも埋め込み特性で問題は生じない。ＨＤＰ−ＰＳＧ膜４１とＰＥ−ＴＥＯＳ膜４２の積層で層間絶縁膜４０が形成される。なお、比較例として、ＨＤＰ−ＰＳＧ膜単層で層間絶縁膜４０を形成したサンプルも作成した。この状態でウエハ上の層間絶縁膜の膜厚分布を調査した。
【００４６】
図３Ｈは、膜厚分布の測定結果を示す。ＨＤＰ−ＰＳＧ膜単層で層間絶縁膜４０を形成したサンプルの膜厚分布は、図１Ｂに示した膜厚分布同様のＭ字型分布を示し、ウエハ中央で約４４０ｎｍ、周辺に向かうに従って増大し最大値約４６２ｎｍを示した後、周縁に向かって減少し、約４５３ｎｍとなった。
【００４７】
ＨＤＰ−ＰＳＧ膜４１とＰＥ−ＴＥＯＳ膜４２の積層で層間絶縁膜４０を形成したサンプルの膜厚分布は、ウエハのほぼ全面で約４５０ｎｍのほぼフラットな安定した値を示した。原因は不明であるが、ＨＤＰ−ＣＶＤ膜とＰＥ−ＣＶＤ膜とを積層することにより、平坦な表面を得ることができた。そこで、下層層間絶縁膜４１の厚さを変化させ、層間絶縁膜４０の膜厚分布を調べてみた。
【００４８】
図４は、膜厚分布の測定結果を示すグラフである。配線(ゲート電極)の厚さを基準とし、配線高さ以上のＰＳＧ膜４１をＨＤＰ−ＰＳＧで堆積し、その上にＰＥ−ＣＶＤでＴＥＯＳ酸化膜を堆積した。横軸は、配線高さに対するＨＤＰ−ＰＳＧ膜厚の比を示す。縦軸は、膜厚のばらつきを任意単位で示す。配線高さに対する倍数が２．５以上の領域では倍数にほぼ比例してばらつきが増加するようである。倍数が２以下の領域では、倍数の減少と共に減少するばらつきが小さくなっている。膜厚のばらつきを抑制するためには、配線高さの２倍以下、好ましくは１．５倍以下の厚さのＨＤＰ―ＰＳＧ膜を形成するのが好ましいであろう。
【００４９】
図５Ａに示すように、ＨＤＰ−ＰＳＧ膜４１とＰＥ−ＴＥＯＳ膜４２の積層で形成された層間絶縁膜４０を２ステップで研磨する。まず層間絶縁膜４０表面の凹凸が消滅するまでの第１のステップの研磨を行う。図中Ｐ１の面まで研磨される。この研磨は、オートストップ性の働くＣＭＰで行う。具体的な研磨の条件は以下の通りとした。
研磨ヘッド圧力：２００ｇ重；
研磨ヘッド回転数：１００回転／分；
研磨テーブル回転数：１００回転／分；
セリアスラリ供給量：０．２リットル／分。
なお、研磨に用いた研磨パッドはニッタハース社製のＩＣ１４００  Ｋ溝タイプ、セリアスラリはデュポンエアープロダクトナノマテリアル社製のマイクロプレーナＳＴＩ２１００ＲＡ  ９を用いた。研磨時間は１００秒とした。
【００５０】
研磨は、被研磨膜を消費すると共に、研磨面にスクラッチも与える。オートストップ性が働くと、被研磨面の消費は急激に減少する。しかし研磨面に与えるスクラッチはほとんど変化しない。被研磨面が消費されれば、一度形成されたスクラッチも消費されていくが、研磨面が消費されないと、スクラッチはどんどん蓄積されることになる。
【００５１】
第２の研磨ステップは、オートストップ性を緩和して、ある程度研磨レートの出る条件でスクラッチを減少させる研磨である。オートストップ性を緩和するため、セリアスラリの供給量を減少し、水を供給しながら面Ｐ２まで研磨を行った。具体的な研磨条件は以下の通りとした。
研磨ヘッド圧力：２００ｇ重；
研磨ヘッド回転数：１００回転／分；
研磨テーブル回転数：１００回転／分；
セリアスラリ供給量：０．１リットル／分；
水供給量：０．３５リットル／分。
なお、研磨に用いた研磨パッドはニッタハース社製のＩＣ１４００  Ｋ溝タイプ、セリアスラリはデュポンエアープロダクトナノマテリアル社製のマイクロプレーナＳＴＩ２１００ＲＡ  ９を用いた。第１ステップで用いたセリアスラリと同一種のスラリである。研磨テーブル上でセリアスラリの希釈を行った。あらかじめ希釈したスラリを用いるよりもコストが安くなる。第２ステップの研磨レートは１００ｎｍ／分であった。
【００５２】
図５Ｂに示すように、純水を供給するノズル１２４ｂを、セリアスラリを供給するノズル１２４ａより研磨テーブル中心からより外側に配置して、研磨テーブル上でセリアスラリを希釈した。
【００５３】
図５Ｃは、第１ステップ終了後と第２ステップ終了後のスクラッチ数を示す。左側が、第１ステップの研磨後のスクラッチ数を示す。３００個とかなり多いスクラッチが形成されている。右側が、第２ステップ終了後のスクラッチ数を示す。第１ステップ後のスクラッチ数が約３００であったのに対し、第２ステップ後のスクラッチ数は約１０と大幅に減少した。
【００５４】
図５Ｄは、研磨終了後の膜厚分布を示す。比較サンプル（ＨＤＰ−ＣＶＤで形成したＰＳＧ単層の層間絶縁膜）の膜厚分布も示す。比較サンプルにおいては、ウエハ中央での膜厚は約３１６ｎｍであり、周辺に向かって約３３２ｎｍまで厚くなり、その後減少して約３２３ｎｍを示している。Ｍ字型分布が継続している。実施例による層間絶縁膜は、ウエハのほぼ全面で約３２０ｎｍの安定した膜厚を示している。実施例の積層層間絶縁膜によりウエハ全体としての厚さの変動が防止されることが判る。また、ＳＴＩのＣＭＰにもちいたセリアスラリと同一種のセリアスラリを用いて、ゲート電極上の層間絶縁膜のＣＭＰを好適に行うことができる。
【００５５】
なお、第１ステップのＣＭＰと第２ステップのＣＭＰの間に純水洗浄を挿入してもよい。さらに、必要に応じて物理的研磨を挿入することもできる。物理的研磨を挿入した時は、その後にも純水洗浄を行うことが好ましいであろう。下層層間絶縁膜を配線（ゲート電極）高さ以上に堆積する例を説明したが、下層層間絶縁膜の厚さは、埋め込みが容易でない下地の立体構造（段差、曲率など）を緩和するものであればよい。必ずしも下層層間絶縁膜表面が配線表面より上まで来なくてもよい。
【００５６】
図６Ａは、上記実施例の変形例を示す。ＨＤＰ−ＣＶＤで堆積するＰＳＧ下層層間絶縁膜４１の厚さをゲート電極Ｇの高さより小さくしている。堆積された下層層間絶縁膜は、表面に凹凸を有し、凹部はゲート電極の表面（頂面）より低い。ＨＤＰ−ＰＳＧ膜は埋め込み特性がよいが、膜厚の均一性は保証されない。ＨＤＰ−ＰＳＧの下層層間絶縁膜４１の厚さを制限することにより、下地の立体構造を緩和しつつ、積層層間絶縁膜４０全体としての膜厚分布の平坦性がより安定に保証できるであろうと期待される。
【００５７】
図６Ｂは、他の変形例を示す。ゲート配線Ｇと同一層でローカルインターコネクト等の配線Ｗを形成する場合、配線Ｗ上の下層層間絶縁膜４１の高さが他の領域よりある程度高くなる可能性もあろう。そのような場所では、第１ステップのＣＭＰで下層層間絶縁膜４１の一部が露出することもあろう。第１ステップのＣＭＰにより下層層間絶縁膜が露出しても特に問題が生じない限り構わない。
【００５８】
上記実施例においては下層層間絶縁膜をＨＤＰ−ＰＳＧ膜で形成したが、ＨＤＰ−ＵＳＧ膜で形成してもよい。ＨＤＰ−ＣＶＤを用いて埋め込み特性のよい絶縁膜を形成し、その上にＰＥ−ＣＶＤを用いて、ＴＥＯＳ酸化膜などの研磨用の酸化膜を形成する。ＨＤＰ−ＣＶＤによる成膜を制限し、その上に平坦性のよいＰＥ‐ＣＶＤによる成膜を行うことにより平坦性のよい積層絶縁膜が得られるであろう。ウエハ全体での膜厚の均一性のみを対象とするのであれば、上層層間絶縁膜の材料もＴＥＯＳ酸化膜に限らない。成膜方法もＰＥ−ＣＶＤに限らない。膜厚の均一性のよい成膜であればよい。また、配線はゲート電極と同一層から形成されるものに限らない。
【００５９】
図７Ａ，７Ｂは、配線がゲート配線以外の場合を含む例を示す。
【００６０】
図7Ａ、７Ｂは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の製造方法を示す。図7Ａに示すように、図３Ａ〜３Ｇ同様の工程により、半導体基板のメモリセル領域にｎチャネルＭＯＳトランジスタを形成する。図では２つのｎチャネルＭＯＳトランジスタが中央のソース／ドレイン領域を共有し、両側のソース／ドレイン領域にメモリキャパシタを接続する構成を示す。ＭＯＳトランジスタを形成した後、ゲート電極を埋め込むように層間絶縁膜４０を形成する。
【００６１】
層間絶縁膜４０の表面をＣＭＰで平坦化した後、ホトリソグラフィとエッチングで各ソース／ドレイン領域に達するコンタクト孔を形成し、多結晶シリコン等を埋め込んで導電性プラグＰＬＧ１を形成する。ＣＭＰで表面上の導電層を除去した後、酸化シリコン膜を堆積して層間絶縁膜５０を形成する。
【００６２】
層間絶縁膜５０を貫通して、図中中央の導電性プラグＰＬＧ１に達する接続孔を形成し、スパッタリング等でアルミニウム合金等の配線層を堆積し、ホトリソグラフィとエッチングで配線層をパターニングしてビット線ＢＬを形成する。
【００６３】
ビット線ＢＬを覆うように、ＨＤＰ−ＰＳＧ膜６１、ＰＥ−ＴＥＯＳ膜６２を形成する。前述同様の２ステップＣＭＰにより表面を平坦化して、層間絶縁膜６０を形成する。
【００６４】
図７Ｂに示すように、層間絶縁膜６０、５０を貫通して、両側の導電性プラグＰＬＧ１に達する接続孔を形成し、導電性プラグＰＬＧ２を埋め込む。導電性プラグＰＬＧ２の上に多結晶シリコン等の蓄積電極ＳＥ，熱酸化シリコン膜等のキャパシタ誘電体膜ＣＤＦ、多結晶シリコン膜等の対向電極ＯＥを形成する。なお、ＤＲＡＭキャパシタの製造方法は公知のいずれの方法を用いてもよい。キャパシタを埋め込んで、ＨＤＰ−ＰＳＧ膜７１、ＰＥ−ＴＥＯＳ膜７２を堆積して層間絶縁膜７０を形成する。下地のキャパシタを反映して、層間絶縁膜７０の表面は凹凸を有する。前述同様の２ステップＣＭＰにより、層間絶縁膜７０の表面を平坦化する。
【００６５】
このように、配線構造により表面が凹凸を有する場合、まず埋め込み特性の優れたＨＤＰによる酸化シリコン膜で段差、曲率等を緩和し、次に膜厚の均一性がよく、安定したＣＭＰが可能なＰＥ−ＣＶＤによる酸化シリコン膜を堆積して、良好な層間絶縁膜を形成する。この層間絶縁膜を２ステップＣＭＰにより平坦化することにより、均一な厚さと平坦な表面を有する層間絶縁膜を得る。
【００６６】
以上実施例に従って本発明を説明したが、本発明はこれらに限定されるものではない。例えば、セリア系研磨剤に用いる添加剤は、ポリアクリル酸アンモニウム塩の他、ポリビニルピロリドン等を用いてもよい。被研磨膜は、酸化シリコン膜に限らず、酸化窒化シリコン膜等でもよい。埋め込み特性のよい成膜法であるＨＤＰ−ＣＶＤを用いて下層絶縁膜を形成し、その上に平坦性（厚さの均一性）のよい上層絶縁膜を形成すればよい。その他、種々の変更、改良、組み合わせなどが可能なことは、当業者に自明であろう。
【図面の簡単な説明】
【００６７】
【図１】図１Ａは予備実験で形成したサンプルの構成を示す断面図、図１Ｂは基板ＳＵＢ上に酸化シリコン膜ＯＸを堆積した後、測定した３種類の酸化シリコン膜の厚さ分布を示すグラフである。
【図２】図２Ａは研磨装置の構成を概略的に示す断面図、図２Ｂは同一種類のセリアスラリで３種類の酸化シリコン膜を研磨した時の研磨レートを示すグラフ、図２Ｃは、異なる濃度のポリアクリル酸アンモニウム塩を含むセリアスラリでＨＤＰ−ＰＳＧ膜を研磨した時の研磨レートを示すグラフである。
【図３−１】図３Ａ〜３Ｅは、実施例による半導体装置の製造方法を示す半導体ウエハの断面図である。
【図３−２】図３Ｆ、３Ｇは、実施例による半導体装置の製造方法を示す半導体ウエハの断面図、図３Ｈは研磨後の層間絶縁膜の厚さ分布を示すグラフである。
【図４】配線高さに対する下層層間絶縁膜の高さの比に対する膜厚ばらつきの変化を示すグラフである。
【図５−１】図５Ａは２ステップ研磨を説明するための半導体ウエハの断面図，図５Ｂは、研磨時のノズル配置を示す研磨装置の平面図である。
【図５−２】図５Ｃは、第１ステップ後と第２ステップ後のスクラッチ数を示すグラフ、図５Ｄは研磨後の膜厚分布を示すグラフである。
【図６】図６Ａ，６Ｂは実施例の２つの変形例を示す半導体ウエハの断面図である。
【図７】図７Ａ，７Ｂは、他の実施例によるＤＲＡＭの製造方法を示す半導体ウエハの断面図である。
【符号の説明】
【００６８】
ＯＸ      酸化シリコン膜
ＳＵＢ      半導体基板
ＷＡＦ      ウエハ
ＳＴＩ      シャロートレンチアイソレーション
Ｇ      ゲート電極
ＳＷ      サイドウォール
Ｓ／Ｄ      ソース／ドレイン
ＰＷ      ｐ型ウェル
ＮＷ      ｎ型ウェル
ＰＬＧ      導電性プラグ
ＢＬ      ビット線
ＣＡＰ      キャパシタ
１０      シリコンウエハ
１２      酸化シリコン膜
１３      窒化シリコン膜
１７      酸化シリコン膜（ライナ）
１８      窒化シリコン膜（ライナ）
２０      酸化シリコン膜（素子分離領域）
４０      層間絶縁膜
４１      下層層間絶縁膜
４２      上層層間絶縁膜
５０      層間絶縁膜
６０      層間絶縁膜
６１      下層層間絶縁膜
６２      上層層間絶縁膜
７０      層間絶縁膜
７１      下層層間絶縁膜
７２      上層層間絶縁膜
１０２      研磨テーブル
１０４      研磨パッド
１１２      研磨ヘッド
１２４      ノズル
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図４】
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【図５−１】
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【図５−２】
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【図６】
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【図７】
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