(57)【特許請求の範囲】
【請求項１】
ラインレートがｆHin、フレームレートがｆVinである入力ビデオ信号のフレームレートを逓倍して、ｎ倍（ｎは、２以上の整数）のフレームレートｆVinを有する出力信号を生成し、ランダム行アクセス制御が可能な液晶表示装置を駆動する方法であって、
フレーム期間１／ｆVinのｎ分のｎ−１だけ前記入力ビデオ信号を遅延し、フレームレートｆVinのｎ分の１、ｎ分の２，・・・ｎ分のｎ−１の遅延した、１つまたは複数の信号を生成するステップと、
前記遅延されたビデオ信号のそれぞれを、順番に、ｆHinよりも高速な第１のラインレートであって、少なくともｆHinのｎ倍の第１のラインレートまで、メモリを使用してスピードアップし、前記遅延されて、スピードアップされた、１つまたは複数の信号をマルチプレクサを介して前記液晶表示装置に、順番に、提供するステップと、
前記入力ビデオ信号を、ｆHinよりも高速な第２のラインレートであって、少なくともｆHinのｎ倍の第２のラインレートまで、他のメモリを使用してスピードアップし、スピードアップされた１つまたは複数の信号を前記マルチプレクサを介して前記液晶表示装置に、順番に、提供するステップと、
前記スピードアップされたビデオ信号のラインと、前記遅延されて、スピードアップされたビデオ信号の１つまたは複数のラインとを、順次、交互に供給するステップであって、前記遅延されてスピードアップされたビデオ信号が１つの場合、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされたビデオ信号のラインを供給するステップが一度に１ラインずつ交互に実行され、前記遅延されてスピードアップされたビデオ信号が複数の場合、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップが交互に実行され、前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップは、当該複数のビデオ信号のラインそれぞれを順次、一度に１ラインずつ、供給する、ステップと、
前記順次供給されたそれぞれのラインを前記液晶表示装置に前記高速な対応するラインレートで書き込むステップと
を備え、
前記第１と第２のラインレートは、前記交互に供給するステップを実行するのに必要十分な速度を有するように、前記フレーム期間１／ｆVinのｎ分の１の間に前記スピードアップされたビデオ信号のライン又は前記遅延されてスピードアップされたビデオ信号のラインの供給を完了可能な速度であることを特徴とする方法。
【請求項２】
ラインレートがｆHin、フレームレートがｆVinである入力ビデオ信号を入力し、ｎ倍（ｎは、２以上の整数）のフレームレートｆVinを有する出力信号を生成し、ランダム行アクセス制御が可能な液晶表示装置を駆動する、フレームレートマルチプライヤであって、
前記入力ビデオ信号を格納する第１のメモリを使用し、フレーム期間１／ｆVinの（ｎ−１）／ｎだけ前記入力ビデオ信号を遅延し、フレームレートｆVinのｎ分の１、ｎ分の２，・・・ｎ分のｎ−１の遅延時間遅延した１つまたは複数の信号を生成すること、
第２のメモリを使用し、前記遅延された１つまたは複数のビデオ信号をｆHinよりも高速な第１のラインレートまで、順番にスピードアップすること、
第３のメモリを使用し、前記入力ビデオ信号をｆHinよりも高速な第２のラインレートまでスピードアップすることと、
前記第２と第３のメモリからの前記スピードアップされた、少なくとも２つのビデオ信号を受信するように結合されたマルチプレクサを使用し、前記スピードアップされた少なくとも２つのビデオ信号を、同時に１ラインずつ供給し、前記液晶表示装置に書き込むこと、および
クロック信号と制御信号の信号源であって、それぞれの前記メモリと、前記マルチプレクサと、前記液晶表示装置とに結合された信号源を使用して、前記マルチプレクサによって前記液晶表示装置に供給される連続したラインが、前記第２および前記第３のメモリから前記高速なラインレートで順番に発生し、前記供給されるラインの少なくともいくつかがそれぞれの前記フレーム期間内に複数回前記液晶表示装置に供給されること
を備え、
前記スピードアップされた少なくとも２つのビデオ信号を、同時に１ラインずつ供給し、前記液晶表示装置に書き込む場合において、前記遅延されてスピードアップされたビデオ信号が１つの場合、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされたビデオ信号のラインを供給するステップが交互に実行され、前記遅延されてスピードアップされたビデオ信号が複数の場合、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップが交互に実行され、かつ、前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップは、当該複数の信号のラインそれぞれを順次、一度に１ラインずつ、供給し、
前記第１と第２のラインレートは、前記交互に供給するステップを実行するのに必要十分な速度を有するように、前記フレーム期間１／ｆVinのｎ分の１の間に前記スピードアップされたビデオ信号のライン又は前記遅延されてスピードアップされたビデオ信号のラインの供給を完了可能な速度である
ことを特徴とするフレームレートマルチプライヤ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フレームレートを逓倍する方法、フレームレートマルチプライヤ（フレームレート逓倍器：frame rate multiplier）およびフレームレートダブラ（フレームレート２逓倍器：frame rate doubler）に関するものである。
【０００２】
さらに詳述すると、本発明は、反射式および透過式の、ＬＣＯＳ(Liquid Crystal On Silicon)および／またはＬＣＤ（液晶表示装置）ビデオ表示システムの分野に適用可能な、フレームレートを逓倍する方法、フレームレートマルチプライヤおよびフレームレートダブラに関するものである。
【０００３】
【従来の技術】
ＬＣＯＳ(Liquid Crystal On Silicon)は、シリコンウェハ上に形成された１つの大きな液晶と考えられる。シリコンウェハは、小さなプレート電極(plate electrode)のインクリメンタルアレイ(incremental array)に分割される。液晶の小さなインクリメンタル領域(incremental region)は、それぞれの小さなプレートおよび共通のプレートによって生じる電界の影響を受ける。それぞれの小さなプレートおよび対応する液晶領域を合わせて、イメージャのセルと呼ばれる。それぞれのセルは、個々の制御可能なピクセルに対応する。共通プレート電極が液晶の向かい側に配置される。各セル、つまりピクセルは、入力信号が変わるまで同じ強度の光が当てられたままであり、サンプルアンドホールドとして機能する。ピクセルは、陰極線管の蛍光体の場合のように崩壊しない。共通プレート電極と可変プレート電極(variable plate electrodes)のそれぞれの集まりは、イメージャを形成する。色ごとに１つのイメージャが用意され、この場合、赤、緑、青にそれぞれ１つのイメージャが対応する。
【０００４】
フレームを倍にした信号でＬＣＯＳ表示装置イメージャを駆動して３０Ｈｚのフリッカーを防ぐのがふつうであり、それには、所定の入力画像への応答として最初に通常フレーム（ポジティブ画像）を送信し、次に反転フレーム（ネガティブ画像）を送信する。ポジティブ画像とネガティブ画像の生成により、正の電界の後に負の電界が続く形で各ピクセルが書き込まれる。得られる駆動電界は、ＤＣ成分が０であり、これが、画像のイメージスティッキング(image sticking)を防止し、最終的に、イメージャの永久的劣化を防ぐために必要である。人間の目はこれらのポジティブ画像とネガティブ画像によって生成されるピクセルの輝度の平均値に反応することがわかっている。
【０００５】
駆動電圧は、ＬＣＯＳアレイのそれぞれの側のプレート電極に供給される。本発明の配置が関連する好ましいＬＣＯＳシステムでは、共通プレートの電位は常に約８ボルトである。この電圧は調整可能である。小さなプレートのアレイ内の他のプレートはそれぞれ、２つの電圧範囲で動作する。ポジティブ画像については、電圧は０ボルトから８ボルトの範囲で変化する。ネガティブ画像については、電圧は８ボルトから１６ボルトの範囲で変化する。
【０００６】
イメージャに供給される光、したがってイメージャの各セルに供給される光は電界で偏向される。各液晶セルは、プレート電極によりセルに加えられる電界の自乗平均（ＲＭＳ）値に対応して入力光の偏向を回転させる。一般的に、セルは印加される電界の極性（正負）に反応しない。むしろ、各ピクセルのセルの輝度は、一般に、セルへの入射光線の偏向の回転のみの関数として表される。しかし、実際問題として、輝度は光の同じ偏向回転であっても正極と負極とでいくぶん異なることがあることがわかっている。輝度のこのような違いにより、表示される画像に望ましくないフリッカーが発生する。
【０００７】
【発明が解決しようとする課題】
画像は、小さなプレート電極に印加される可変電圧が共通プレート電極に印加される電圧よりも低い場合にポジティブ画像と定義されるが、それは、小さなプレート電極の電圧が高いほど、ピクセルが明るくなるからである。逆に、画像は、小さなプレート電極に印加される可変電圧が共通プレート電極に印加される電圧よりも高い場合にネガティブ画像と定義されるが、それは、小さなプレート電極の電圧が高いほど、ピクセルが暗くなるからである。画像に対し使用するポジティブ、ネガティブという用語と、インタレースビデオ形式の電界タイプを区別するのに用いられている用語とを混同してはならない。
【０００８】
ＬＣＯＳで使用されている最新技術では、ＶＩＴＯと表されている同相モード電極電圧の調整をＬＣＯＳの正の電界駆動と負の電界駆動とで正確に行う必要がある。下付のＩＴＯは、インジウムスズ酸化物を意味する。フリッカーを最小にするとともに、イメージスティッキングと呼ばれる現象を防ぐために収支を平均する必要がある。
【０００９】
本明細書において使用されるｆHinという用語はここで、入力ビデオ信号の水平走査周波数を表す。ｆVinという用語は、入力ビデオ信号の垂直走査周波数を表す。標準精細度インタレースＮＴＳＣシステムでは、ｆHinは１５，７５０Ｈｚ（１ｆH）または３１，５００Ｈｚ（２ｆH）とすることができる。通常、ｆVinはＮＴＳＣについては６０Ｈｚ、ＰＡＬについては５０Ｈｚである。高精細度形式はＡＴＳＣによって定められている。４８０ｐという用語は、各順次（ノンインタレース）フレームが４８０本の走査線で構成されるビデオ信号であることを意味する。７２０ｐビデオ信号では、各フレームのビデオ走査線は７２０本である。１０８０ｉという用語は、上側フィールド(top field)と下側フィールド(bottom field)でインタレース水平走査線(interlaced horizontal line)が１，０８０本であるビデオ信号を意味し、各フィールドは５４０本の水平走査線を持つ。７２０ｉという用語は、１フレームあたりインタレースビデオ走査線が７２０本であることを示し、１０８０ｐという用語は、１フレームあたり順次水平走査線が１，０８０本であることを示す。通常、このような高精細度システムではｆHin≧２ｆHである。
【００１０】
本明細書において使用される文字ｎは、ｆHinまたはｆVinの倍数を表すために使用する。たとえば、４８０ｐ入力ビデオ信号は倍数ｎ＝２でスピードアップされると仮定する。ｆHin＝２ｆHなので、水平走査周波数は２倍の４ｆHとなる。たとえば、同じ４８０ｐ入力ビデオ信号は１／ｎフレーム遅延を受けると仮定し、これもまた倍数ｎ＝２である。４８０ｐ入力ビデオ信号はｆVin＝６０Ｈｚであるため、遅延は１／１２０秒である。倍数ｎは整数である必要はない。ｆHin＝２．１４ｆHであれば、ビデオ信号は４．２８ｆHまでスピードアップされる。たとえば、７２０ｐビデオ信号はｆHin＝３ｆHである。ｆHin＝３ｆHかつｎ＝２であれば、ビデオ信号は６ｆHまでスピードアップされる。
【００１１】
目に見えるフリッカーを防止するために、より高い垂直走査周波数を使用するか、または高いフレームレートを使用して、フリッカーを抑えるのが一般的に使われる方法である。たとえば、ＮＴＳＣシステムでは、ｎ＝２であれば、フレームレート６０Ｈｚを倍にしてフレームレート１２０Ｈｚとする。ＰＡＬシステムでは、フィールドレート５０Ｈｚを倍にしてフィールドレート１００Ｈｚとする。しかしながら、フレームレートやフィールドレートを高くすると、フリッカーが人間の目に見えないため、同相モード電極電圧を調整するのがより困難になる。オペレータは、特殊な計測器なしで必要な調整を行うことができない。
【００１２】
フレームレートを高速にするため、フレームレートダブラ、つまり、入力ビデオ信号の各フレーム期間内に２回各画像を走査できる回路が必要になった。６０Ｈｚのフレームレートではフレーム期間は１／６０秒である。フレームレート６０Ｈｚを倍にするには、１２０Ｈｚで走査する必要がある。１２０Ｈｚのフレームレートではフレーム期間は１／１２０秒である。入力ビデオ信号の水平走査周波数が２ｆHであって、ｆHをたとえば標準ＮＴＳＣ水平走査レート、および標準フレームレート６０Ｈｚとすると、画像は４ｆHおよび１２０Ｈｚで表示しなければならない。言い換えると、６０Ｈｚフレーム期間ごとに、つまり１／６０秒ごとに２回各画像を表示する必要がある。各走査線は４ｆHで表示装置に書き込まなければならない。
【００１３】
従来技術によれば、フレームレートダブラは２つのフルフレームメモリをいわゆるピンポン配列(ping - pong arrangement)で利用している。フレームを一方のメモリに書き込み、次のフレームを他方のメモリから読み出す動作、およびその逆の動作を交互に行う。この手法では常に、フレーム全体を書き込むまでピンポンフレームメモリを読み出せないため１フレーム期間まるまるのビデオ遅延が生じる。したがって、オーディオ信号を遅らせて、ビデオ表示に合わせる必要がある。正しく実施されたビデオスピードアップ配列でメモリを適切に利用すればメモリ要件を１フルフレームメモリに逓減できることが知られている。しかし、フレーム逓倍を２倍よりも多くすると、１フルフレームメモリの代替使用は役立たなくなる。このような状況では２フルフレームメモリが常に必要である。
【００１４】
【課題を解決するための手段】
フレームレートダブラを実施する、より一般的にいうと、フレームレートマルチプライヤを実施する従来技術の問題点は本発明の構成により克服される。本発明の構成により実現される解決法は、特に、液晶表示装置、たとえばＬＣＯＳに適切なものである。さらに、いくつかの実施形態によるメモリ要件の緩和により、フレームレートマルチプライヤをより多く集積できる。
【００１５】
本発明の構成によるフレームレートマルチプライヤは、入力ビデオ信号を直接表示装置、たとえばＬＣＯＳ表示装置に書き込むとともにフレームレートマルチプライヤメモリにも書き込むことで実施できる。たとえば、フレームレートダブラの場合、これにより、フルフレームメモリの代わりに１／２フレームメモリを使用できて都合がよく、また必要なメモリ帯域幅も減らせるため都合がよい。メモリサイズの低減は非常に重要であるが、それは、１／２フレームメモリだと集積回路に埋め込んで他の機能を実施することができるが、フルフレームメモリだと大きすぎて、あるいは少なくとも高価すぎて埋め込めないからである。さらに、ピンポンメモリ配置の場合のように、フレームレート逓倍ビデオに合わせるためにオーディオを遅延する必要がなく都合がよい。スピードアップメモリ、たとえばラインメモリを使用して、表示装置への入力の信号をスピードアップし、ＬＣＯＳ表示装置を使用する、たとえば、４ｆHでＬＣＯＳ表示装置を動作させることができる。
【００１６】
メモリ帯域幅を小さくするだけで十分な低減であり、入力信号と同じ帯域幅で１／２フレームメモリとの間で同時に読み書きができる。本発明のこの実施形態の帯域幅は、ピンポン配列に必要な帯域幅の約２／３である。他の実施形態では、１／２フレームメモリを間欠的に、１／２フレームメモリを書き込む速度の２倍で読み込むことができれば、１／２フレーム遅延後のスピードアップメモリを省略できる。言い換えると、１／２フレームメモリもスピードアップメモリとして使用される。この実施形態では、１つ少ないスピードアップメモリが必要であるが、１／２フレームメモリを入力ビデオ信号のレート（たとえば、２ｆH）よりも高速なレート（たとえば、４ｆH）で読み出す必要があるため、メモリ帯域幅が低減されることはない。また１／２フレームメモリおよび両方のスピードアップメモリを組み合わせて単一のメモリにすることができる。
【００１７】
表示装置に必要な特別な特性は、厳密に順次書き込めるというだけのこととは反対に、任意の選択された行を書き込む直接行アドレス選択機能を備えるだけのことであることに注意されたい。フレームレートダブラの実施形態では、連続して書き込まれる行、または走査線は、画像の高さの１／２で分けられる。もっと詳しくいうと、たとえば、４８０ｐ表示装置の場合の走査線、または行の書き込みシーケンスは１、２４１、２、２４２などとなる。
【００１８】
フレームレートマルチプライヤは、さまざまな方式で実施することができ、必要に応じて、ＬＣＯＳ表示装置を駆動する電界の極性を反転することができ都合がよい。さらに、フレームレートマルチプライヤの動作では、正の電界と負の電界の輝度の差にり発生するフリッカーを都合よく認識されないようにできる。
【００１９】
本発明の実施形態では、ポジティブ画像またはネガティブ画像の場合、８ボルトに対応して、セルを駆動する電界が電界強度０に近づくと、完全オン条件に対応して各セルは白色に近づく。他のシステムも可能であり、たとえば共通電圧が０ボルトに設定されている場合である。本発明により教示される本発明の配置はこのようなすべての正および負電界ＬＣＯＳイメージャ駆動システムに適用可能であることは明白であろう。
【００２０】
請求項１に係わる発明は、ラインレートがｆHin、フレームレートがｆVinである入力ビデオ信号のフレームレートを逓倍して、ｎ倍（ｎは、２以上の整数）のフレームレートｆVinを有する出力信号を生成し、ランダム行アクセス制御が可能な液晶表示装置を駆動する方法であって、フレーム期間１／ｆVinのｎ分のｎ−１だけ前記入力ビデオ信号を遅延し、フレームレートｆVinのｎ分の１、ｎ分の２，・・・ｎ分のｎ−１の遅延した、１つまたは複数の信号を生成するステップと、前記遅延されたビデオ信号のそれぞれを、順番に、ｆHinよりも高速な第１のラインレートであって、少なくともｆHinのｎ倍の第１のラインレートまで、メモリを使用してスピードアップし、前記遅延されて、スピードアップされた、１つまたは複数の信号をマルチプレクサを介して前記液晶表示装置に、順番に、提供する（１８内の）ステップと、前記入力ビデオ信号を、ｆHinよりも高速な第２のラインレートであって、少なくともｆHinのｎ倍の第２のラインレートまで、他のメモリを使用してスピードアップし、スピードアップされた１つまたは複数の信号を前記マルチプレクサを介して前記液晶表示装置に、順番に、提供する（２２内の）ステップと、前記スピードアップされたビデオ信号のラインと、前記遅延されて、スピードアップされたビデオ信号の１つまたは複数のラインとを、順次、交互に供給する（２６内の）ステップであって、前記遅延されてスピードアップされたビデオ信号が１つの場合に、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされたビデオ信号のラインを供給するステップが一度に１ラインずつ交互に実行され、前記遅延されてスピードアップされたビデオ信号が複数の場合、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップが交互に実行され、かつ、前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップは、当該複数のビデオ信号のラインそれぞれを順次、一度に１ラインずつ、供給するステップと、前記順次供給されたそれぞれのラインを前記液晶表示装置に前記高速な対応するラインレートで書き込む（３０内の）ステップとを備え、前記第１と第２のラインレートは、前記交互に供給するステップを実行するのに必要十分な速度を有するように、フレーム期間１／ｆVinのｎ分の１の間に前記スピードアップされたビデオ信号のライン又は前記遅延されてスピードアップされたビデオ信号のラインの供給を完了可能な速度であることを特徴とする方法である。
【００２２】
請求項２に係る本発明は、ラインレートがｆHin、フレームレートがｆVinである入力ビデオ信号を入力し、ｎ倍（ｎは、２以上の整数）のフレームレートｆVinを有する出力信号を生成し、ランダム行アクセス制御が可能な液晶表示装置を駆動する、フレームレートマルチプライヤであって、前記入力ビデオ信号を格納する第１のメモリ（２１４）を使用し、フレーム期間１／ｆVinの（ｎ−１）／ｎだけ前記入力ビデオ信号を遅延し、フレームレートｆVinのｎ分の１、ｎ分の２，・・・ｎ分のｎ−１の遅延時間遅延した１つまたは複数の信号を生成すること、第２のメモリ（２１８）を使用し、前記遅延された１つまたは複数のビデオ信号をｆHinよりも高速な第１のラインレートまで、順番にスピードアップすること、第３のメモリ（２２）を使用し、前記入力ビデオ信号をｆHinよりも高速な第２のラインレートまでスピードアップすること、前記第２と第３のメモリからの前記スピードアップされた、少なくとも２つのビデオ信号を受信するように結合されたマルチプレクサ（２６）を使用し、前記スピードアップされた少なくとも２つのビデオ信号を、同時に１ラインずつ供給し、前記液晶表示装置（３０）に書き込むこと、およびクロック信号と制御信号の信号源であって、それぞれの前記メモリと、前記マルチプレクサと、前記液晶表示装置とに結合された信号源（３２）を使用して、前記マルチプレクサによって前記液晶表示装置に供給される連続したラインが、前記第２および前記第３のメモリから前記高速なラインレートで順番に発生し、前記供給されるラインの少なくともいくつかがそれぞれの前記フレーム期間内に複数回前記液晶表示装置に供給されることを備え、前記スピードアップされた少なくとも２つのビデオ信号を、同時に１ラインずつ供給し、前記液晶表示装置に書き込む場合において、前記遅延されてスピードアップされたビデオ信号が１つの場合に、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされたビデオ信号のラインを供給するステップが一度に１ラインずつ交互に実行され、前記遅延されてスピードアップされたビデオ信号が複数の場合、前記スピードアップされたビデオ信号のラインを供給するステップおよび前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップが交互に実行され、かつ、前記遅延されてスピードアップされた複数のビデオ信号の複数のラインを供給するステップは、当該複数のビデオ信号のラインそれぞれを順次、一度に１ラインずつ、供給され、前記第１と第２のラインレートは、前記交互に供給するステップを実行するのに必要十分な速度を有するように、フレーム期間１／ｆVinのｎ分の１の間に前記スピードアップされたビデオ信号のライン又は前記遅延されてスピードアップされたビデオ信号のラインの供給を完了可能な速度であることを特徴とするフレームレートマルチプライヤである。
【００２４】
【発明の実施の形態】
図１は、本発明を適用したフレームレートマルチプライヤ１０のブロック図である。説明を簡単にするためフレームレートマルチプライヤをフレームレートダブラとして実現している。ｎ≧２として、フレームレートにｎを掛ける一般の場合のフレームレートマルチプライヤについては、図９および図１０（ａ）〜図１０（ｃ）に関して後で説明する。入力ビデオ信号１２は、水平走査周波数がｆHin＝２ｆHで、垂直走査周波数がｆVin＝ｆVである。説明のため、入力ビデオ信号１２が４８０ｐ形式であると仮定する。
【００２５】
入力ビデオ信号１２は、部分フレームメモリ１４への入力である。部分フレームメモリを使用して、ビデオ信号の時間をフレーム期間の１／２だけ遅延する。ｆV＝６０Ｈｚであれば、時間フレーム遅延は１／ｆV＝１／１２０秒である。
【００２６】
部分フレームメモリからの出力信号１６は２ｆHであり、時間が遅らされる。遅延ビデオ信号は、２：１スピードアップメモリ１８によりスピードアップされる。スピードアップメモリ１８の出力信号２０は、遅らされかつスピードアップされる。遅らされスピードアップされたビデオ信号２０は、マルチプレクサ（ＭＵＸ）２６への入力である。
【００２７】
入力ビデオ信号１２は、さらに２：１スピードアップメモリ２２への入力でもある。スピードアップされた出力信号２４は、マルチプレクサ２６への第２入力である。メモリ１８および２２は、それぞれ遅延ビデオ用のメモリおよびリアルタイムビデオ用のメモリとして参照するために区別できる。出力信号２０および２４は、それぞれ４ｆH遅延および４ｆHリアルタイムとして参照するために区別できる。
【００２８】
マルチプレクサ２６では出力２８が、４ｆHで動作する液晶表示装置（ＬＣＤ）３０に結合されている。本発明の好ましい実施形態のＬＣＤは、すでに述べたようにＬＣＯＳである。ＬＣＤ３０は、ランダム行アクセス制御が可能である、つまり、連続するビデオの走査線をＬＣＤマトリックスの連続する行に順次書き込む必要がないということである。さらに、このような液晶表示装置では、各セル、つまりピクセルは、入力信号が変わるまで同じ強度の光が当てられたままであり、サンプルアンドホールドとして機能する。ピクセルは崩壊しない。
【００２９】
コントローラ３２は、部分フレームメモリ１４、スピードアップメモリ１８および２２、マルチプレクサ２６、および液晶表示装置を動作させるためのクロック信号および制御信号の供給源である。コントローラ３２の動作は、たとえば、図２、図３、図４、図５（ａ）〜図５（ｇ）、および図６（ａ）〜図６（ｇ）に示されている動作特性および結果が得られるように制約されている。
【００３０】
液晶表示装置につながる各リアルタイム線および各遅延線はマルチプレクサへの入力として利用できなければならず、これはフレームレートダブラを例として使用するために入力ビデオ信号のフレーム期間の１／２の範囲内のスピードアップビデオ線として利用できるものと同じである。しかし、フレーム期間の１／２が経過する前にビデオ線が利用できれば問題ではない。したがって、リアルタイムビデオおよび遅延ビデオのスピードアップ係数(speedup factor)を２：１に制限することは厳密には必要ない。スピードアップ係数は、他の理由により回路設計において便利であることが判明すれば高速化できる。さらに、それぞれが十分に高速である限りリアルタイムビデオおよび遅延ビデオのスピードアップ係数を互いに同じにすることは厳密には必要ない。
【００３１】
図２および図３の表は、回路１０の異なる動作モードを示している。図４は、図２および図３の両方に適切な高いレベルでの動作を要約したものである。図１に示されているように、メモリ１４は１／２フレームメモリであり、フレーム遅延はフレーム期間の１／２であると仮定している。各メモリ１８および２２のそれぞれによって実現されるビデオのスピードアップは、２：１である。入力は４８０ｐ  ２ｆH信号である。スピードアップビデオは４ｆHであり、ＬＣＤ３０は４ｆHで動作する。４８０ｐ信号はｆV＝６０Ｈｚである。メモリ１４の１／２フレーム遅延は１／１２０秒である。
【００３２】
図２を参照すると、第１の列は４８０ｐ入力ビデオ信号の画像番号(picture number)と線番号(line number)を表している。行１エントリ「Ｐ１／Ｌ１」は、画像１、線１を示す。行４エントリは、画像１、線２４０を示す。第２の列は、マルチプレクサ２６への２ｆH遅延入力信号２０の画像番号および線番号を表す。第３の列は、マルチプレクサ２６への２ｆHリアルタイム入力信号の画像番号および線番号を表す。４番目の列は、マルチプレクサ２６の出力を表す。５番目の列は、マルチプレクサ２６の選択された出力をＬＣＤ３０に書き込んだ結果を表す。６番目の列は、図２で参照するために使用され、図４、図５（ｂ）〜図５（ｇ）、および図６（ｂ）〜図６（ｇ）に合わせたシーケンス指定である。シーケンス指定を参照として使用すると、シーケンスＢの第１の行では、第２の画像の第１の行は第１の画像の第１の行を上書きする、つまり置き換える。
【００３３】
シーケンスＡおよび図１を参照し、入力ビデオ信号の画像(picture)１の線(line)１はスピードアップメモリ２２に伝播すると仮定する。同時に、画像１の線１は遅延フレームメモリ１４に伝播する。連続する線を受け取ると、線２４１が最終的にマルチプレクサへの入力信号２４として読み込める。そのときまで、線１は遅延メモリ１４とスピードアップメモリ１８に伝播しており、マルチプレクサへの入力信号２０としての読み込みに使用できる。次に、ＬＣＤ３０の線１に書き込むためにマルチプレクサの出力に対し線１を選択できる。次に、ＬＣＤ３０の線２４１に書き込むためにマルチプレクサの出力に対し線２４１を選択できる。線１および２４１が書き込まれるまでに、線２および２４２がマルチプレクサへの入力としての読み込みに使用できる。線２が書き込まれ、その後に線２４２が続き、線３が書き込まれ、その後に線２４３が続きというように続く。画像が同時に上半分と下半分に書き込まれる。表示装置に書き込まれる線の空間的分離間隔は画像高さの１／２である。言い換えると、マルチプレクサへの使用可能な入力の各ペアの連続して書き込まれた線の分離間隔は画像高さの１／２であるということである。もちろん、ＬＣＤ表示装置に、ビデオ信号を表示するのに必要な以上の数のピクセルの行および／または列を持たせることも可能である。
【００３４】
上述のシーケンスが図２にさらに詳しく説明されている。大きなドット（・・・・・）のある行は、スペース節約のためスキップした行を示す。ダッシュ（−−−）のある行は、マルチプレクサへの両方の入力信号が順番に選択され書き込まれるようにするために時間順序で場所を保持することを示す。
【００３５】
シーケンスＡは、第１の画像が表示装置３０にどのように書き込まれたかを説明している。シーケンスＢ〜Ｆは、フレームを倍にする操作が実際にどのように行われているかを示している。シーケンスＢの始めに、シーケンスＢの第１の行に示されているように、第２の画像がフレームレートマルチプライヤへの入力として始まっている。画像２、線１は、マルチプレクサへのリアルタイム入力であり、画像１、線２４１はメモリ１４に伝播しており、マルチプレクサへの遅延入力となっている。シーケンスＢが進行するにつれ、画像１の上半分は画像２の上半分で置き換えられ、画像１の下半分は画像１の下半分で置き換えられる。
【００３６】
シーケンスＣの始めに、シーケンスＣの第１の行に示されているように、第２の画像の下半分がフレームレートマルチプライヤへの入力として始まっている。画像２、線２４１は、マルチプレクサへのリアルタイム入力であり、画像２、線１はメモリ１４に伝播しており、マルチプレクサへの遅延入力となっている。シーケンスＣが進行するにつれ、画像２の上半分は画像２の上半分で置き換えられ、画像１の下半分は画像２の下半分で置き換えられる。
【００３７】
シーケンスＤの始めに、シーケンスＤの第１の行に示されているように、第３の画像の上半分がフレームレートマルチプライヤへの入力として始まっている。画像３、線１は、マルチプレクサへのリアルタイム入力であり、画像２、線２４１はメモリ１４に伝播しており、マルチプレクサへの遅延入力となっている。シーケンスＤが進行するにつれ、画像２の上半分は画像３の上半分で置き換えられ、画像２の下半分は画像２の下半分で置き換えられる。
【００３８】
シーケンスＥおよびＦは、シーケンスＢ、Ｃ、およびＤのパターンの後に続く。連続する画像の上半分と下半分を書き込むパターンは、図４にまとめてある。「ニュー(new)」または「リピート(repeat)」というタイトルの付いている列は、指定された上半分または下半分が初回または２回目に書き込まれたかどうかを示している。右側の列は、ギリシャ文字の後に数字を続けたもので、画像の上半分と下半分の書き込みを連続シーケンスでリンクしている。ここもまた、各シーケンスは完了にフレーム期間の１／２を必要とすることを指摘しておく。したがって、シーケンスの連続するペアはすべて（たとえば、ＢＣ、ＣＤ、ＤＥなど）、完了までに１フルフレーム期間を要する。
【００３９】
最初の例として、α１は画像１の下半分が表示装置に書き込まれる１回目を示している。β１は画像２の上半分が表示装置に書き込まれる１回目を示している。α２は画像２の下半分が表示装置に書き込まれる２回目を示している。β２は画像２の上半分が表示装置に書き込まれる２回目を示している。
【００４０】
第２の例として、η１で始まるシーケンスを考える。η１は、画像４の下半分が表示装置に書き込まれる１回目を示している。θ１は画像５の上半分が表示装置に書き込まれる１回目を示している。η２は画像４の下半分が表示装置に書き込まれる２回目を示している。θ２は画像５の上半分が表示装置に書き込まれる２回目を示している。
【００４１】
それぞれの例で、画像の２つの上半分と画像の２つの下半分が１フレーム期間に液晶表示装置に書き込まれている。したがってフレームレートは２倍されている。
【００４２】
極性が正および負の電界の平均ＤＣレベルは０であるのが望ましいことを注意しておく。表示装置の線または行のレベルで、各行は電界極性に関して５０％のデューティサイクルで駆動するのが望ましい。マルチプレクサへの遅延入力およびリアルタイム入力は常に、出力として交互に選択されるように見える。これは一般に、本発明の構成に当てはまり、図３に示されている実施形態では厳密に当てはまるが、図２の実施形態の場合は厳密には当てはまらない。実際、これは、図２と図３によって表される実施形態の間の相違にすぎず、図２の場合のように図３の行ごとの説明は不要である。実際、図４の要約は両方の実施形態に適用される。
【００４３】
図２において、各シーケンスでのマルチプレクサからの第１の行出力は、所定の画像の第１の線、つまり、Ｐ１／Ｌ１、Ｐ２／Ｌ１、Ｐ２／Ｌ１、Ｐ３／Ｌ１、Ｐ３／Ｌ１などであることがわかる。シーケンスＢの始めに、マルチプレクサの第１の出力はリアルタイム入力Ｐ２／Ｌ１である。シーケンスＣの始めに、マルチプレクサの第１の出力は遅延入力Ｐ２／Ｌ１である。しかし、シーケンスＢの最後の出力つまりＰ１／Ｌ４８０も、遅延出力であった。したがって、マルチプレクサに対する入力の交互選択は、望ましい５０％デューティサイクルを維持するために定期的に中断される。
【００４４】
図３において、各シーケンスでのマルチプレクサからの第１の行出力は、所定の画像の第１の線、つまり、Ｐ１／Ｌ２４１、Ｐ２／Ｌ１、Ｐ２／Ｌ２４１、Ｐ３／Ｌ１、Ｐ３／Ｌ２４１などでないことがわかる。図３に示されているように、マルチプレクサ選択が常に交互に行われる場合、線の書き込みは２つの連続する画像について、「１、２４１、２、２４２、３、２４３、．．．２３８、４７８、２３９、４７９、２４０、４８０、２４１、」『１、２４２、２、２４３、３、．．．４７８、２３８、４７９、２３９、４８０、２４０、』１、２４１などのシーケンスが発生する。一重鍵括弧があるシーケンスの第１の部分では、再び線１の前に４８０本の線が書き込まれる。二重鍵括弧があるシーケンスの第２の部分では、再び線１の前に４７９本の線が書き込まれる。これは、５０％デューティサイクルからの小さな逸脱を表す。
【００４５】
図２の実施形態では、５０％のデューティサイクルを達成するが、マルチプレクサのより複雑な動作を必要とする。図３の実施形態は、５０％デューティサイクルと幾分異なるが、液晶表示装置がこの逸脱に耐えられれば、フレームレートマルチプライヤの動作の複雑さは減じる。
【００４６】
電界の極性は、本発明の構成により管理できる。電界の極性を管理する第１の方式を図５（ａ）〜図５（ｇ）に示す。電界の極性を管理する第２の方式を図６（ａ）〜図６（ｇ）に示す。これらの代表的な方式のそれぞれを、図２または図３により動作する、図１の実施形態、さらに図７、図８、および図９に示されている他の実施形態とともに使用できる。
【００４７】
図５（ａ）は、図５（ｂ）〜図５（ｇ）を理解する鍵となるものである。白背景色４０は、正の電界極性を持つ液晶表示装置を表し、灰色背景色４２は、負の電界極性を持つ液晶表示装置を表す。図５（ｂ）の液晶表示装置４４は、上半分４６と下半分４８に分かれる。たとえば、シーケンスＢでは、表示装置４４は、上半分と下半分のそれぞれの負の極性の電界により駆動される。駆動電界極性は、図５（ｃ）に示されているように、シーケンスＣの始めのところで正に反転する。駆動電界極性は、図５（ｄ）に示されているように、シーケンスＤの始めに負に反転する。駆動電界極性は、図５（ｅ）に示されているように、シーケンスＥの始めのところで正に反転する。電界極性は、図５（ｆ）および図５（ｇ）に示されているように、交互動作をし続ける。たとえば、この実施形態は、マルチプレクサが全画像高さを構成する線の本数を供給するごとに、この例では４８０本ごとに、駆動電界極性を変えることにより実施できる。言い換えると、各シーケンスの第１の線を書き込む前ということである。
【００４８】
図６（ａ）は、図６（ｂ）〜図６（ｇ）を理解する鍵となるものである。液晶表示装置５０は、上半分５２と下半分５４に分かれる。上半分と下半分のいずれか一方が常に正の電界で書き込まれるが、上半分および下半分の他方は常に負の電界で書き込まれる。さらに、上半分と下半分のそれぞれが、極性が交互に変わる電界で連続してかつ完全に書き込まれる。白背景色は、正の電界極性を持つ液晶表示装置を表し、灰色背景色は、負の電界極性を持つ液晶表示装置を表す。図６（ｂ）の液晶表示装置５６は、上半分５８と下半分６０に分かれる。たとえば、シーケンスＢでは、表示装置５６は、上半分５８の負の電界と下半分６０の正の電界により駆動される。下半分と上半分のそれぞれに対する駆動電界極性は、図６（ｃ）に示されているように、シーケンスＣの始めに反転する。下半分と上半分のそれぞれに対する駆動電界極性は、図６（ｄ）に示されているように、シーケンスＤの始めに再び反転する。上半分と下半分のそれぞれに対する駆動電界極性は、図６（ｅ）、図６（ｆ）、および図６（ｇ）に示されているように、反転し続ける。この方式では、各線の駆動電界極性がマルチプレクサのそれぞれの出力線とともに反転する必要がある。
【００４９】
図７は、他の実施形態を示している。フレームレートマルチプライヤ１００は、フレームレートダブラとして実現されており、部分的フレーム１４とスピードアップメモリ１８が単一フレームメモリ１１４で置き換えられていることを除き図１のフレームレートマルチプライヤ１０と同一である。メモリ１１４は、部分フレーム遅延およびビデオスピードアップの両方を実現する。この実施形態では、１つ少ないスピードアップメモリが必要であるが、１／２フレームメモリを入力ビデオ信号のレート（たとえば、２ｆH）よりも高速なレート（たとえば、４ｆH）で読み出す必要があるため、メモリ帯域幅が低減されることはない。他のすべての面において、この実施形態の動作は図１に示されているのと同じである。図７の実施形態は、たとえば、図２、図３、図４、図５（ａ）〜図５（ｇ）、および図６（ａ）〜図６（ｇ）で説明されているように、作動させることができる。
【００５０】
図８は、他の実施形態を示している。フレームレートマルチプライヤ１５０は、フレームレートダブラとして実現されており、部分フレーム１４、スピードアップメモリ１８、およびスピードアップメモリ２２が単一フレームメモリ１５４で置き換えられていることを除き図１のフレームレートマルチプライヤ１０と同一である。メモリ１５４は、入力ビデオ信号１２の遅延バージョンとリアルタイムバージョンの両方に対する部分フレーム遅延およびビデオスピードアップの両方の機能を備える。本発明で教示している方法によりリアルタイムビデオ線と遅延ビデオ線を交互に読み取り、スピードアップし、液晶表示装置に送るためには読み込みポートを選択的に取り扱えることが必要である。データ操作はすべて、メモリ１５４の読み込みポートを制御できる結果であり、コントローラ３２の対応する動作に反映される。この実施形態では、スピードアップメモリと遅延メモリの両方として機能するメモリを１つだけ必要とする。図７に示した実施形態のように、１／２フレームメモリを入力ビデオ信号のレート（たとえば、２ｆH）よりも高速なレート（たとえば、４ｆH）で読み込まなければならないのでメモリ帯域幅は低減されない。さらに、たとえば、１本の線の１／２から複数の線までの範囲で、特に図２に示されている実施形態により動作するために、１／２フレームメモリはフレームの１／２よりもいくぶん大きくなければならない。したがって、１／２フレームメモリ１５４のサイズは約（≒）フレームの１／２である。集積回路内にメモリを実装することの利点に関して、追加する必要のある線は実務的帰結ではない。この点で、メモリ１５４はまだ１／２フレームメモリとして一般に呼んでかまわない。他のすべての面において、この実施形態の動作は図１に示されているのと同じである。図７の実施形態は、たとえば、図２、図３、図４、図５（ａ）〜図５（ｇ）、および図６（ａ）〜図６（ｇ）で説明されているように、作動させることができる。
【００５１】
図９に示されているフレームレートマルチプライヤ２００は、ｎ＞２のときの動作にフレームレートマルチプライヤをどのように適応させるかを示している。部分フレームメモリ２１４には、複数の出力タップ２１６Ａ、２１６Ｂ、２１６Ｃなどが付いており、遅延が等しくなるようになっている。ｎ−１個のスピードアップメモリからなるアレイ２１８は、スピードアップメモリ２１８Ａ、２１８Ｂ、２１８Ｃなどを備える。ｎ：１スピードアップメモリは、メモリ２１４の遅延出力ごとに用意される。各スピードアップメモリは、出力２２０Ａ、２２０Ｂ、２２０Ｃなどを備え、マルチプレクサ２２６の選択可能な入力となっている。出力２４付きのリアルタイムスピードアップメモリ２２の動作は、同じである。アレイ２１８内にはｎ−１個のスピードアップメモリがあり、回路２００内にはｎ個のスピードアップメモリがある。リアルタイムスピードアップメモリをアレイ２１８の一部とみなすかどうかは便宜上の問題である。
【００５２】
液晶表示装置の動作は、画像がｎ個の部分として表示装置に書き込まれる限りに変更される。たとえば、ｎ＝３の場合、画像は上、中、および下と１／３にわけて処理される。それぞれ１／３の部分は１６０本の線で構成される。フレームメモリの出力タップは、フレーム期間の１／３とフレーム期間の２／３についてタイミングがとられる。４８０ｐのビデオ信号、ｎ＝３の線による書き込みシーケンスは、たとえば、１、１６１、３２１、２、１６２、３２２、３、１６３、３２３などとなる。たとえば、ｎ＝４の場合、画像は上、中上、中下、および下と１／４にわけて処理される。それぞれ１／４の部分は１２０本の線で構成される。フレームメモリの出力タップは、フレーム期間の１／４、フレーム期間の１／２、およびフレーム期間の３／４についてタイミングがとられる。４８０ｐのビデオ信号、ｎ＝４の線による書き込みシーケンスは、たとえば、１、１２１、２４１、３６１、２、１２２、２４２、３６２、３、１２３、２４３、３６３などとなる。この実施形態の詳細な動作は、図２、図３、および図４でなされているので、図解し説明することは非常に無駄である。しかし、当業者であれば、先行する実施形態の教示に基づいてフレームレートマルチプライヤ２００のサイズと容量を拡大するのに困難はいっさい感じないであろう。たとえば、ｎ＝３のとき、遅延メモリのサイズはフレームメモリの２／３としなければならないことを指摘できる。ｎ＝４のとき、遅延メモリのサイズはフレームメモリの３／４としなければならない。したがって、フレームレート倍数を大きくすると、フレームメモリを大きくする必要があるだけでなく、コントローラ２３２で生成されるクロックおよび制御信号が複雑になるというトレードオフも生じる。前記の教示に鑑みて、当業者であれば、たとえば、１＜ｎ＜２のとき、状況によっては、各画像のすべての線が複数回書き込まれるとは限らないことを理解するであろう。フレームレートマルチプライヤ２００によって実行されるすべての操作は、図８に示されているように単一メモリを使ってフレームレートマルチプライヤによって実行できることに注意されたい。したがって、図１０（ａ）〜図１０（ｃ）の表は、図８および図９の両方に適切なものである。
【００５３】
図１０（ａ）は、ｆVinが５０Ｈｚまたは６０Ｈｚのときのｎ＝２、３、または４の場合のスピードアップビデオ信号のフレーム期間を示す表である。
【００５４】
図１０（ｂ）は、ｆHinがｆH、２ｆH、および３ｆHのときのｎ＝２、３、または４の場合のスピードアップビデオ信号の水平走査周波数ｎｆHinを示す表である。
【００５５】
図１０（ｃ）は、ｎ＝２、３、および４の場合のフレームレートマルチプライヤの動作パラメータおよび構造を要約した表である。ｎ＝２のとき、メモリ２１４のサイズはフレームの１／２であり、２つのスピードアップメモリがあり、図１のように、出力を互いに関してフレームの１／２だけ遅延する必要がある。ｎ＝３のとき、メモリ２１４のサイズはフレームの２／３であり、アレイ２１８内に２つのスピードアップメモリがあり、合わせて３つのスピードアップメモリがあり、出力を互いに関してフレーム期間の１／３だけ遅延する必要がある。ｎ＝４のとき、メモリ２１４のサイズはフレームの３／４であり、アレイ２１８内に３つのスピードアップメモリがあり、合わせて４つのスピードアップメモリがあり、出力を互いに関してフレーム期間の１／４だけ遅延する必要がある。
【００５６】
当業者にとっては、本発明で教示している方法が一般に、乗算係数(multiplication factor)ｎ＞１としたときにすべてのフレームレートマルチプライヤに適用可能であることは明白であろう。たとえば、乗算係数ｎ＝１．５は、５０Ｈｚフレームレート入力信号がフリッカーを抑えるために、７５Ｈｚにそのフレームレートが有利に逓倍される状況を表すことができる。ただし、本発明で教示されている方法のハードウェアによる実施はｎ≧２としたときに簡単になるという利点があり、またより具体的にはｎをさらに整数としたときであることは理解できるであろう。
【図面の簡単な説明】
【図１】本発明を適用した、フレームレートダブラとして動作するように改造されたフレームレートマルチプライヤを示すブロック図である。
【図２】第１の実施形態による図１に示されているフレームレートダブラの動作を説明する図である。
【図３】第２の実施形態による図１に示されているフレームレートダブラの動作を説明する図である。
【図４】図２，図３で表されるフレームレートダブラの動作を要約するのに使用する説明図である。
【図５】電界の極性を制御する第１の方式を説明する図である。
【図６】電界の極性を制御する第２の方式を説明する図である。
【図７】本発明を適用した、フレームレートダブラとして動作するように改造されたフレームレートマルチプライヤの他の実施形態を示すブロック図である。
【図８】本発明を適用した、フレームレートダブラとして動作するように改造されたフレームレートマルチプライヤの他の実施形態を示すブロック図である。
【図９】本発明を適用した、フレームレートマルチプライヤの他の実施形態を示すブロック図である。
【図１０】図８および図９に示されているフレームレートマルチプライヤの動作を説明する図である。
【符号の説明】
１０  フレームレートマルチプライヤ
１２  入力ビデオ信号
１４  部分フレームメモリ
１６  出力信号
１８  スピードアップメモリ
２０  ビデオ信号
２２  スピードアップメモリ
２４  出力信号
２６  マルチプレクサ（ＭＵＸ）
２８  出力
３０  液晶表示装置（ＬＣＤ）
３２  コントローラ
４０  白背景色
４２  灰色背景色
４４  液晶表示装置
５０  液晶表示装置
５６  液晶表示装置
１００  フレームレートマルチプライヤ
１１４  単一フレームメモリ
１５０  フレームレートマルチプライヤ
１５４  単一フレームメモリ
２００  フレームレートマルチプライヤ
２１６Ａ、２１６Ｂ、２１６Ｃ  出力タップ
２１８Ａ、２１８Ｂ、２１８Ｃ  スピードアップメモリ
２２０Ａ、２２０Ｂ、２２０Ｃ  出力
２２６  マルチプレクサ
【図１】
0004707921.tif 000002
【図２】
0004707921.tif 000003
【図３】
0004707921.tif 000004
【図４】
0004707921.tif 000005
【図５】
0004707921.tif 000006
【図６】
0004707921.tif 000007
【図７】
0004707921.tif 000008
【図８】
0004707921.tif 000009
【図９】
0004707921.tif 000010
【図１０】
0004707921.tif 000011