(57)【特許請求の範囲】
【請求項１】
被加工基板と、前記被加工基板上に設けられ、第１のパターンを含むメモリセル領域と、前記メモリセル領域のまわりの前記被加工基板の表面に設けられた第１のガードリングと、前記第１のガードリングのまわりの前記被加工基板の表面に設けられた第２のガードリングと、前記第１のガードリングと前記第２のガードリングとの間の前記被加工基板上に設けられた素子分離領域と、前記第２のガードリングのまわりの前記被加工基板上に設けられ、第２のパターンを含む周辺回路領域とを具備してなる半導体装置の製造方法であって、
前記被加工基板上にレジスト膜を形成する工程と、
前記レジスト膜中に前記第１のパターンに対応した潜像を形成するための第１のフォトマスクを用いた第１の露光と、前記第１の露光の前、または、後に行われる、前記レジスト膜中に前記第２のパターンに対応した潜像を形成するための第２のフォトマスクを用いた第２の露光とを含む多重露光により、前記レジスト膜を露光する工程であって、前記第１の露光と前記第２の露光による共通の潜像部分を、前記素子分離領域上、または、前記第１のガードリングと前記メモリセル領域との間の領域上に設定する工程と、
前記レジスト膜を現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記被加工基板をエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
被加工基板と、前記被加工基板上に設けられ、第１のパターンを含むメモリセル領域と、前記メモリセル領域のまわりの前記被加工基板の表面に設けられた第１のガードリングと、前記第１のガードリングのまわりの前記被加工基板の表面に設けられた第２のガードリングと、前記第１のガードリングと前記第２のガードリングとの間の前記被加工基板上に設けられた素子分離領域と、前記第２のガードリングのまわりの前記被加工基板上に設けられ、第２のパターンを含む周辺回路領域とを具備してなる半導体装置の製造方法であって、
前記被加工基板上にレジスト膜を形成する工程と、
前記レジスト膜の上方に前記第１のパターンを形成するための第１のマスクを配置し、前記第１のマスクを介して前記レジスト膜に光を照射して、前記メモリセル領域上の前記レジスト膜中に前記第１のパターンに対応した潜像を形成するための第１の露光と、前記第１の露光の前、または、後に、前記レジスト膜の上方に前記第２のパターンを形成するための第２のマスクを配置し、前記第２のマスクを介して前記レジスト膜に光を照射して、前記周辺回路領域上の前記レジスト膜中に前記第２のパターンに対応した潜像を形成するための第２の露光とを含む多重露光により、前記レジスト膜を露光する工程であって、前記多重露光の境界領域を前記第１のガードリングまたは前記第２のガードリングの上に設定することにより、前記第１の露光で前記光が照射される前記レジスト膜の領域と、前記第２の露光で前記光が照射される前記レジスト膜の領域とが重ならないようにする工程と、
前記レジスト膜を現像してレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記被加工基板をエッチングする工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記レジストパターンをマスクにして前記被加工基板をエッチングする工程は、前記半導体基板の表面に素子分離溝を形成するための工程、または、ゲートコンダクタ層を形成するための工程であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の露光は前記第２の露光よりも解像能力が高い方式の露光であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
取り換え可能な部品を備え、かつ、前記部品を取り換えることにより解像能力が変えられる露光装置を用いて、前記１および第２の露光を行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１のパターンは周期性を有し、前記第２のパターンは非周期性を有することを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重露光を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一つとして、不揮発性半導体メモリがある。近年、不揮発性半導体メモリは、データ格納用のデバイスとしての需要が高くなってきている。代表的な不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
これらのフラッシュメモリの記憶容量を増大させるために、素子の微細化が進行している。特に、ＮＡＮＤ型フラッシュメモリは微細化に有利であるため、その大容量化が進んでいる。
【０００４】
ＮＡＮＤ型フラッシュメモリは、メモリセル部とその周辺に設けられた周辺回路部とを備えている。メモリセル部は、比較的単純かつ周期的なラインアンドスペースパターン（Ｌ＆Ｓパターン）で構成されている。Ｌ＆Ｓパターンは微細化に向いている。したがって、露光装置の性能をあげていくことにより、より稠密かつ大容量なメモリセルを含むメモリセル部を形成することが可能となる。一方、周辺回路部は、一般に、不規則なパターンで構成されているため、微細化には向いていない。
【０００５】
通常のメモリデバイスのパターン形成プロセスでは、メモリセル部と周辺回路部とを同時に露光して回路パターンを形成している。そのため、周辺回路部のパターン形成能力によって、メモリセル部中のパターンの微細化が律速される。
【特許文献１】特開平１０−１５４８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、周辺回路部のパターン形成能力によってメモリセル部中のパターンの微細化が律速されることを抑制できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、本発明に係る半導体装置の製造方法は、被加工基板と、前記被加工基板上に設けられ、第１のパターンを含むメモリセル領域と、前記メモリセル領域のまわりの前記被加工基板の表面に設けられた第１のガードリングと、前記第１のガードリングのまわりの前記被加工基板の表面に設けられた第２のガードリングと、前記第１のガードリングと前記第２のガードリングとの間の前記被加工基板上に設けられた素子分離領域と、前記第２のガードリングのまわりの前記被加工基板上に設けられ、第２のパターンを含む周辺回路領域とを具備してなる半導体装置の製造方法であって、前記被加工基板上にレジスト膜を形成する工程と、前記レジスト膜中に前記のパターンに対応した潜像を形成するための第１のフォトマスクを用いた第１の露光と、前記第１の露光の後に行われる、前記レジスト膜中に前記第２のパターンに対応した潜像を形成するための第２のフォトマスクを用いた第２の露光とを含む多重露光により、前記レジスト膜を露光する工程であって、前記第１の露光と前記第２の露光による共通の潜像部分を、前記素子分離領域上、または、前記第１のガードリングと前記メモリセル領域との間の領域上に設定する工程と、前記レジスト膜を現像してレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記被加工基板をエッチングする工程とを有することを特徴とする。
【０００９】
また、本発明に係る他の半導体装置の製造方法は、被加工基板と、前記被加工基板上に設けられ、第１のパターンを含むメモリセル領域と、前記メモリセル領域のまわりの前記被加工基板の表面に設けられた第１のガードリングと、前記第１のガードリングのまわりの前記被加工基板の表面に設けられた第２のガードリングと、前記第１のガードリングと前記第２のガードリングとの間の前記被加工基板上に設けられた素子分離領域と、前記第２のガードリングのまわりの前記被加工基板上に設けられ、第２のパターンを含む周辺回路領域とを具備してなる半導体装置の製造方法であって、前記被加工基板上にレジスト膜を形成する工程と、前記レジスト膜の上方に前記第１のパターンを形成するための第１のマスクを配置し、前記第１のマスクを介して前記レジスト膜に光を照射して、前記メモリセル領域上の前記レジスト膜中に前記第１のパターンに対応した潜像を形成するための第１の露光と、前記第１の露光の後に、前記レジスト膜の上方に前記第２のパターンを形成するための第２のマスクを配置し、前記第２のマスクを介して前記レジスト膜に光を照射して、前記周辺回路領域上の前記レジスト膜中に前記第２のパターンに対応した潜像を形成するための第２の露光とを含む多重露光により、前記レジスト膜を露光する工程であって、前記多重露光の境界領域を前記第１のガードリングまたは前記第２のガードリングの上に設定することにより、前記第１の露光で前記光が照射される前記レジスト膜の領域と、前記第２の露光で前記光が照射される前記レジスト膜の領域とが重ならないようにする工程と、前記レジスト膜を現像してレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記被加工基板をエッチングする工程とを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、周辺回路部のパターン形成能力によってメモリセル部中のパターンの微細化が律速されることを抑制できる半導体装置の製造方法を提供できるようになる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１２】
（第１の実施形態）
上述したように、メモリセルと周辺回路とを同時に露光する場合、周辺回路部のパターン形成能力によって、メモリセル部のパターンの微細化が律速される。
【００１３】
これを回避するために、メモリセル部と周辺回路部とを別々に露光すること（二重露光）が考えられる。メモリセル部はそれに最適化された条件で露光され、周辺回路部はそれに最適化された条件で露光される。
【００１４】
しかし、二重露光の場合、メモリセル部と周辺回路部との境界領域が、二回露光されたり、あるいは、全く露光されなかったりするなどの不都合が生じる。さらに、境界領域中の本来は遮光されるべき領域（遮光領域）に、漏れ光が照射されることもある。この場合には、上記遮光領域上に想定されていないパターンが形成されることになる。このようなパターンは、特に微細なパターン形成にとって不都合である。
【００１５】
すなわち、二重露光を用いたパターン形成方法の場合、境界領域のパターンの形成されかたによっては、以下のような問題が生じる。
【００１６】
周辺回路部がメモリセル部に対して十分近い位置に設定されている場合、周辺回路部の露光工程で生じた漏れ光によって、メモリセル部が感光されてしまう。その結果、メモリセル部の微細パターンの寸法精度が劣化し、メモリセルが誤動作または特性劣化するというＮＡＮＤ型フラッシュメモリ（不良品）が製造されるという問題が生じる。
【００１７】
このような問題は、メモリセル部に対して十分離れた位置に周辺回路部を設定することにより解決できる。
【００１８】
しかし、この場合には、メモリセル部の露光工程および周辺回路の露光工程のいずれでも露光されない帯状の領域（未露光領域）が、メモリセル部の外周に形成される。この帯の未露光領域のサイズが大きいと、チップサイズが増大してしまい、二重露光を用いて微細化を図るというもともとの目的が達成されなくなってしまう。さらに、上記未露光領域は、素子または配線を形成する上での障害となる場合がある。
【００１９】
以下、このような二重露光の問題を考慮した実施形態について説明する。
【００２０】
本実施形態は、二重露光の境界領域の設定の仕方に関わるものである。
【００２１】
以下、ＮＡＮＤ型フラッシュメモリを例にあげて、二重露光により形成される活性領域が形成される層（活性領域形成層）の境界領域について説明する。
【００２２】
実際のプロセスでは、活性領域形成層以外の二重露光により形成される各層毎についてもその境界領域が規定される。活性領域形成層以外の層としては、例えば、ゲートコンダクタ層（ＧＣ層）が形成される層（ゲート電極形成層）があげられる。上記ＧＣ層は、例えば、ゲート電極、浮遊ゲート電極あるいは制御ゲート電極である。
【００２３】
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。図２は、図１のＮＡＮＤ型フラッシュメモリのメモリセル領域の一部を拡大して示す平面図、図３は、図２の矢視Ａ−Ａ’断面図である。
【００２４】
これらの図１−図３において、１はＰ型シリコン基板（ウエハ）、２はセンスアンプ領域、３はロウデコダー領域、４はメモリセル領域、８はメモリセル領域４の外周のＰ型シリコン基板１の表面に設けられたＰ型ウェル拡散層（Ｐウェル）、９はＰウェル８の表面に設けられた帯状のＰ型ガードリング、６はＰウェル８の外周のＰ型シリコン基板１の表面に設けられたＮ型ウェル拡散層（Ｎウェル）、７はＮ型ウェル６の表面に設けられた帯状のＮ型ガードリング、５はＰ型シリコン基板１の表面に設けられた帯状のＰ型ガードリング、１０，１０’は素子分離領域、１１はメモリセル領域４内のメモリセルアレイ、１１Ｅはメモリセルアレイ端、そして、１２はＰ型ガードリング５とＮ型ガードリング７との間の素子分離領域（ＳＴＩ）（ウェル６，８を基板１から分離し、メモリセル領域４の外周に形成されている帯状の素子分離領域（ウェル分離領域））１０’上に設定された二重露光の際に使用される帯状の境界領域を示している。
【００２５】
また、図４は、図１のＮＡＮＤ型フラッシュメモリのメモリセル部の平面図である。図４において、ＳＧは選択ゲート、ＷＬはワード線（ゲート電極）、ＡＡは活性領域を示している。
【００２６】
本実施形態では、活性領域形成層（活性領域、素子分離領域）を形成するためのパターニング（リソグラフィ）工程において、二重露光の境界領域１２が、メモリセル領域４の外周に形成されている帯状のウェル分離領域１０’上に設定される。ウェル分離領域１０’の帯の幅は、例えば、数μｍ以下である。境界領域１２は帯状の形状を有し、その帯の幅は、例えば、数μｍ以下である。
【００２７】
ワード線（ゲート電極）ＷＬはメモリセル領域の外周のコンタクトおよび他の配線層を介さずに、周辺回路領域内の回路に接続していなく、かつ、帯状のウェル分離領域１０’の内側においてはワード線（ゲート電極）ＷＬは同一の方向に配置されている。
【００２８】
ＮＡＮＤ型フラッシュメモリは、高電圧をメモリセル内の基板に供給する必要があることから、二重ウェル構造を備えている。本実施形態の場合、二重ウェル構造は、Ｎウェル６およびＰ型ウェル８で構成されている。
【００２９】
本実施形態では、上記の通りに、二重ウェル構造を分離する帯状のウェル分離領域１０’上に、二重露光の境界領域１２が設定される。これにより、メモリセル部の露光工程の影響が周辺回路部に及ぶこと、逆に、周辺回路部の露光工程の影響がメモリセル部に及ぶことを防止することができるようになる。その理由は以下の通りである。
【００３０】
メモリセル部内のパターンは、最小加工寸法が例えば１００ｎｍ以下（具体的には、７０ｎｍ以下あるいは５０ｎｍ以下）の微細パターンである。この場合、周辺回路部内のパターンの寸法は、最小加工寸法よりも大きいがやや微細なパターンであり、例えば、最小加工寸法が７０ｎｍ以下あるいは５０ｎｍ以下の場合、１００ｎｍ程度であり、そして、ウェル分離領域１０’の幅は数μｍ程度のパターンである。
【００３１】
このように、メモリセル部のパターンが１００ｎｍ以下の微細加工パターンであり、また周辺回路部のパターンが上記微細加工パターンよりも大きいが１００ｎｍ程度の微細なパターンである場合でも、ウェル分離領域１０’は数μｍ程度のパターンサイズであることが多いために、二重露光の際に、境界領域１２の位置がウェル分離領域１０’上において１００ｎｍ程度ばらついても、露光光あるいは漏れ光の照射位置はウェル分離領域１０’上になるので、境界領域１２の位置ずれの影響は殆どない。
【００３２】
さらに、境界領域１２上に露光光が照射されなくても、活性領域を形成する工程では、ウェル分離領域１０’やガードリング５，７，９上にパターン（ダミーパターンは除く。）を形成することはないので、問題にはならない。
【００３３】
したがって、本実施形態によれば、二重露光を用いて微細化を図れるＮＡＮＤ型フラッシュメモリおよびその製造方法を提供できるようになる。
【００３４】
なお、本実施形態では、Ｎ型ガードリング７とＰ型ガードリング５との間の素子分離領域上に境界領域１２を設定したが、Ｐ型ガードリング９とＮ型ガードリング７との間の素子分離領域上に境界領域１２を設定しても構わない。さらに、Ｐ型ガードリング９とメモリセルアレイ１１と間の領域、あるいは、Ｐ型ガードリング５の外側の領域に境界領域１２を設定しても構わない。
【００３５】
また、本実施形態では、ガードリング５，７，９の形状は帯状、つまり、閉じた形状であったが、帯の一部が切れた開いた形状であっても構わない。
【００３６】
ガードリング間の素子分離領域（ＳＴＩ）上に二重露光の境界領域を設定する場合のプロセスの一例を図２５（ａ）−（ｆ）に示す。これは、Ｐ型ガードリング９とＮ型ガードリング７との間の領域上に境界領域を設定する場合のプロセスである。
【００３７】
まず、図２５（ａ）に示すように、基板１上にレジスト膜２２が形成される。基板１内のＮウェル６、Ｐウェル８は省略されている。
【００３８】
次に、図２５（ｂ）に示すように、基板１の上方に、メモリセル部のパターンを形成するためのマスク２３が配置され、露光のための光２４がマスク２３を介してレジスト膜２２上に照射され、レジスト膜２２中に潜像２５が形成される。
【００３９】
次に、図２５（ｃ）に示すように、基板１の上方に、周辺回路部のパターンを形成するためのマスク２６が配置され、露光のための光２４がマスク２６を介してレジスト膜２２上に照射され、レジスト膜２２中に潜像２５が形成される。
【００４０】
ここで、マスク２３，２６の合わせずれのために、境界領域に対応する部分のレジスト膜２２は、図２５（ｂ）および図２５（ｃ）の工程で露光される。これらの二回の露光による潜像は図中２５’で示されている。
【００４１】
次に、図２５（ｄ）に示すように、現像により潜像部分が除去され、レジストパターン２２が形成される。
【００４２】
次に、図２５（ｅ）に示すように、レジストパターン２２をマスクにして基板の表面がエッチングされ、素子分離溝が形成される。
【００４３】
次に、図２５（ｆ）に示すように、レジストパターン２２が除去され、その後、周知のＳＴＩプロセスにより素子分離領域１０，１０’が形成され、さらに、周知のイオン注入およびアニールを用いてＰ型ガードリング５、Ｎ型ガードリング７、Ｐ型ガードリング９が形成される。
【００４４】
（第２の実施形態）
図５は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。図５は、第１の実施形態の図３の平面図に相当する。図５において、１３は周辺回路部のゲート電極、１４はワード線引き出し部（引き出し配線）を示している。なお、図１−図４（既出の図）と対応する部分には図１−図４（既出の図）と同一符号を付してあり、詳細な説明は省略する（以下の図においても同様）。
【００４５】
本実施形態では、第１の実施形態にて規定された活性領域形成層（活性領域、素子分離領域）の上層であるゲート電極形成層を、二重露光により実現化するための境界領域の設定の仕方について述べる。
【００４６】
ＮＡＮＤ型フラッシュメモリにおいて、メモリセル部の主たるＣＧ層は、選択ゲート電極ＳＧおよびワード線ＷＬである。ワード線ＷＬは、引き出し配線１４によって、メモリセル部の外部の端子に引き出される。
【００４７】
本実施形態では、上記端子の外側に、二重ウェル構造と基板とを分離するウェル分離領域があり、そして、ウェル分離領域上に引き出し配線１４がまたがないようにレイアウトが設定される。
【００４８】
このようなレイアウトにおいて、ゲート電極形成層を二重露光により実現化するための帯状の境界領域１２’が、ウェル分離領域の上方の領域内に設定される。境界領域１２’の帯の幅は数μｍ以下である。
【００４９】
活性領域形成層と同様に、ゲート電極形成層においても、メモリセル内のパターンは最小加工寸法が例えば１００ｎｍ以下の微細加工パターンであり、また周辺回路部のパターンは寸法が例えば１００ｎｍ程度のやや微細なパターンである。
【００５０】
したがって、上記の通りに、境界領域１２’を設定することにより、第１の実施形態と同様に、メモリセル部の露光工程の影響が周辺回路部に及ぶこと、逆に、周辺回路部の露光工程の影響がメモリセル部に及ぶことを防止することができるので、二重露光を用いて微細化を図れるＮＡＮＤ型フラッシュメモリおよびその製造方法を提供できるようになる。
【００５１】
（第３の実施形態）
図６−図１４は、本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図である。
【００５２】
実施形態では、二重露光の境界領域がガードリング上に設定された製造プロセスについて述べる。
【００５３】
メモリセルの製造プロセスとしては、半導体基板上にダミーゲート絶縁膜を形成するプロセスと、ダミーゲート絶縁膜を形成しないプロセスとがある。ここでは、後者のダミーゲート絶縁膜を形成しないプロセスについて説明する。
【００５４】
まず、図６に示すように、半導体基板３１上にゲート絶縁膜３２が形成され、ゲート絶縁膜３２上に第１のゲート電極となる第１の導電膜３３が形成され、第１の導電膜３３上にマスク加工材３４が形成され、さらに、マスク加工材３４上にフォトレジスト膜３５が形成される。
【００５５】
半導体基板３１は、例えば、シリコン基板、ＳＯＩ基板、あるいは、ＳｉＧｅ等のＳｉ以外の半導体材料を含む基板である。ゲート絶縁膜３２は、代表的には、熱酸化膜（ＳｉＯ2 膜）であるが、ＳｉＯ2 よりも誘電率が高い材料を含む絶縁膜でも構わない。第１の導電膜３３は、例えば、ドーパントを含む多結晶シリコン膜、あるいは、金属膜である。マスク加工材３４は、例えば、シリコン窒化膜、シリコン酸化膜、有機膜、あるいは、これらの膜の少なくとも二つを含む積層膜である。
【００５６】
次に、周辺回路領域を遮光する第１のフォトマスク（不図示）を用いて、図７に示すように、メモリセル領域上のフォトレジスト膜３５が選択的に露光される（第１の露光）。その結果、フォトレジスト膜３５中にメモリセル部のパターンの潜像３７が形成される。図７において、３６は上記第１のフォトマスクを通過した第１の露光光を示している。図７では、簡単のため５つの潜像３７（メモリセルアレイを構成する４つのアクティブエリア）しか示していない。
【００５７】
第１の露光で使用される露光装置は、メモリセル部内のパターン（第１のパターン）を形成できるものであるが、メモリセル部内のパターンと周辺回路部内のパターン（第２のパターン）とを同時に形成できるものではない（例えば、超解像露光技術として二重極照明を用いた露光装置）。
【００５８】
ここで、第１のパターンと第２のパターンとを比べると、以下の（１）−（５）の相違点があげられる。
【００５９】
（１）第１のパターンは周期性を有し、第２のパターンは非周期性を有する。
【００６０】
（２）第１のパターンのｉｓｏ／ｄｅｎｓｅ比（Ｌine／Ｓpace比）はほぼ１：１、第２のパターンのｉｓｏ／ｄｅｎｓｅ比（Ｌine／Ｓpace比）は１：１〜１：１０以上である。
【００６１】
（３）第１のパターンの方向には制限があり（一方向）であり、第２のパターンの方向には制限はない（縦方向、横方向、斜め方向等が可能）。
【００６２】
（４）第１のパターンは超微細ルール（例えば５０ｎｍルール）で形成され、第２のパターンは準微細ルール（例えば１００ｎｍルール）で形成される。
【００６３】
（５）第１のパターンは二重ウェル構造の内側に形成されるが、第２のパターンは二重ウェル構造の外側に形成される。
【００６４】
次に、メモリセル領域を遮光する第２のフォトマスク（不図示）を用いて、図８に示すように、周辺回路領域上のフォトレジスト膜３５が露光光により選択的に露光される（第２の露光）。その結果、フォトレジスト膜３５中に周辺回路部のパターンの潜像３９が形成される。図８において、３８は上記第２のフォトマスクを通過した第２の露光光を示している。
【００６５】
ここで、図７および図８の第１および第２の露光、つまり、二重露光（活性領域形成層の形成工程）において、二重露光の境界領域はガードリング（第１の実施形態のＰ型ガードリング９に相当）上に設定される。図８において、Ｒ１は上記ガードリングの領域を示し、Ｒ２はメモリセルアレイ端のパターンの領域を示している。メモリセルアレイ端のパターンはメモリセルアレイの他の領域のパターンに比べて少し太い。上記のように二重露光の境界領域を設定することにより、第１の露光（メモリセル領域の露光）の影響がメモリセル領域に及ぶこと、逆に、第２の露光（周辺回路領域の露光）の影響がメモリセル領域に及ぶことを防止することができる。
【００６６】
第２の露光で使用される露光装置は、第１の露光で使用される露光装置よりも解像度（ＮＡ：露光装置のレンズ開口数）は低いがランダムパターンの解像性能が高い方式（例えば、多重極照明）のものである。
【００６７】
ここで、第１の露光で使用される露光装置と第２の露光で使用される露光装置とは同一の場合もあるし、異なる場合もある。同一の場合、例えば、光源やレンズなどが切り換え可能な構造を有する露光装置であり、第１および第２の各露光に対して使用される光源、レンズが最適に設定される。
【００６８】
次に、フォトレジスト膜３５が現像され、図９に示すように、メモリセル部および周辺回路部のパターンに対応した開口パターンを含むフォトレジスト膜（レジストパターン）３５が形成される。
【００６９】
次に、レジストパターン３５をマスクにしてマスク加工材３４がエッチングされる。その結果、マスク加工材３４にはレジストパターン３５のパターンが転写される。
【００７０】
マスク加工材３４にレジストパターン３５のパターンが転写された後は、レジストパターン３５およびマスク加工材３４をマスクにして下地（ここでは、第１の導電膜３３、ゲート絶縁膜３２および半導体基板３１）がエッチングされる。このとき、レジストパターン３５は途中で消滅し、その後は、マスク加工材３４をマスクに用いたエッチングが進行する。その結果、図１０に示すように、素子分離溝４０が形成される。素子分離溝４０が形成されることにより、活性領域が規定されることになる。
【００７１】
次に、マスク加工材３４が除去され、その後、素子分離溝４０が埋め込まれるように、全面に素子分離絶縁膜（例えば、ＳｉＯ2 膜：酸化シリコン膜）が形成され、さらに、平坦化（例えば、ＣＭＰ：Chemical Mechanical Polishing）プロセスにより、不要な素子分離絶縁膜が除去され、図１１に示すように、素子分離溝４０内が素子分離絶縁膜４１で埋め込まれてなる、素子分離領域が形成される。このような素子分離は、ＳＴＩ（Shallow Trench Isolation）と呼ばれる。
【００７２】
本実施形態のように、最初に、ゲート絶縁膜３２および第１の導電膜３３が形成される場合、上記素子分離領域は自己整合的に形成される。
【００７３】
次に、図１２に示すように、全面にゲート間絶縁膜４２が形成され、ゲート間絶縁膜４２上に第２のゲート電極となる第２の導電膜４３が形成され、第２の導電膜４３上にマスク加工材４４が形成され、さらに、マスク加工材４４上にフォトレジスト膜４５が形成される。マスク加工材４４およびフォトレジスト膜４５は、第２の導電膜４３をエッチングするためのマスクとなる。
【００７４】
第２の導電膜４３はドーパントを含む多結晶シリコン膜、あるいは、金属膜である。マスク加工材４４は、例えば、シリコン窒化膜、シリコン酸化膜、有機膜、あるいは、これらの膜の少なくとも二つを含む積層膜である。
【００７５】
ゲート間絶縁膜４２としては、シリコン酸化膜（ＳｉＯ2 膜）、シリコン窒化膜（ＳｉＮ膜）もしくはシリコン酸窒化膜（ＳｉＯＮ膜）の単層膜、または、これらの絶縁膜の少なくとも二つを含む積層膜（同じ絶縁膜を含む三層以上の積層膜（例えばＳｉＯＮ膜／ＳｉＮ膜／ＳｉＯＮ膜）を含む）である。ゲート間絶縁膜４２としては、さらに、アルミ酸化膜、アルミ窒化膜、アルミ酸窒化膜、ハフニウム酸化膜もしくはハフニウム酸窒化膜の単層膜、これらの絶縁膜の少なくとも二つを含む積層膜（同じ絶縁膜を含む３層以上の積層膜を含む）、または、これらの絶縁膜の少なくとも一つと、ＳｉＯ2 膜、ＳｉＮ膜およびＳｉＯＮ膜の少なくとも一つを含む絶縁膜である。
【００７６】
次に、図７および図８の素子分離領域を形成するための二重露光と同様に、周辺回路領域を遮光するフォトマスクを用いて、メモリセル領域上のフォトレジスト膜４５が選択的に露光され、続いて、メモリセル領域を遮光するフォトマスクを用いて、周辺回路領域上のフォトレジスト膜４５が選択的に露光される。その結果、フォトレジスト膜４５中にメモリセル部および周辺回路部のパターンの潜像が形成される。
【００７７】
ここで、フォトレジスト膜４５の二重露光（ゲート電極形成層の形成工程）を行う際には、二重露光の境界領域はガードリング（不図示）上に設定される。これにより、メモリセル領域の露光工程の影響がメモリセル部に及ぶこと、逆に、周辺回路領域の露光工程の影響がメモリセル部に及ぶことを防止することができる。
【００７８】
次に、フォトレジスト膜４５が現像され、図１３に示すように、メモリセル部のパターンに対応した開口パターンおよび図示しない周辺回路部のパターンに対応した開口パターンを含むフォトレジスト膜（レジストパターン）４５が形成される。
【００７９】
次に、図１０のエッチング工程と同様に、レジストパターン４５およびマスク加工材４４をマスクに用いて、下地（ここでは、第１の導電膜３３、第２の導電膜４３）がエッチングされる。その結果、図１４に示すように、第１のゲート電極３３および第２のゲート電極４３が形成される。メモリセル内においては、第１のゲート電極３３は浮遊ゲート電極、第２のゲート電極４３は制御ゲート電極である。
【００８０】
次に、マスク加工材４４が除去され、その後、ソース／ドレイン領域を形成する工程、層間絶縁膜を形成する工程、該層間絶縁膜中に第２のゲート電極４３およびソース／ドレイン領域に繋がるコンタクトホールを形成する工程、コンタクトホール中にコンタクト電極を形成する工程と、コンタクト電極上にメタル配線層を形成する工程等の周知の工程が行われ、ＮＡＮＤ型フラッシュメモリが完成する。
【００８１】
上記メタル配線層は、例えば、三層メタル配線層等の多層メタル配線層である。三層メタル配線層の場合、例えば、第２メタル配線層がビット線（ＢＬ）である。多層メタル配線層の各配線層の材料（配線材料）は、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）、または、ＡｌとＣｕとの混合物である。
【００８２】
配線材料によっては、各配線層の下部、上部および側部の少なくとも一つの上にバリアメタル膜が設けられる場合がある。
【００８３】
バリアメタル膜としては、例えば、Ｔｉ（チタン）膜、ＴｉＮ（窒化チタン）膜、Ｔａ（タンタル）膜もしくはＴａＮ（窒化タンタル）膜の単層膜、または、これらの膜の中から選ばれた少なくとも二つ以上の膜を含む積層膜である。
【００８４】
配線とその下のコンタクトプラグが同一の配線材料で同時に形成される場合（デュアルダマシン配線）もある。
【００８５】
また、配線とその下のコンタクトプラグが異なる配線材料で形成される場合（ダマシン配線）もある。例えば、第１メタル配線上のコンタクトプラグがＷプラグ、第２メタル配線層がＣｕビット線である場合のプロセスは以下のようになる。
【００８６】
まず、第１メタル配線上のＷプラグが形成された後、全面に層間絶縁膜が形成される。この層間絶縁膜は、マスク加工材料を兼ねている場合もあるし、あるいは兼ねていない場合もある。マスク加工材料を兼ねていない場合、上記層間絶縁膜上に、マスク加工材料（例えば、シリコン窒化膜、シリコン酸化膜、有機膜およびこれらの少なくとも二つを含む積層膜などが用いられる。）が形成される。以下、上記層間絶縁膜がマスク加工材料を兼ねているとして説明を続ける。
【００８７】
上記層間絶縁膜上にフォトレジスト膜が形成され、その後、該フォトレジスト膜に対して露光および現像が行われ、レジストパターンが形成される。該レジストパターンは、配線に対応した開口部を含む。
【００８８】
次に、上記レジストパターンをマスクにして、上記層間絶縁膜がエッチングされる。その結果、上記層間絶縁膜の表面に配線溝が形成される。
【００８９】
次に、上記配線溝の底面および側面の上にバリアメタル膜が形成される。
【００９０】
そして、上記配線溝の内部が埋め込まれるように、全面にＣｕ膜が形成され、さらに、ＣＭＰプロセスにより、上記配線溝の外部のＣｕ膜が除去されるとともに表面が平坦化されて、Ｃｕビット線（ダマシン配線）が完成する。
【００９１】
Ｃｕ膜の代わりに、Ａｌ膜やＷ膜を用いても構わない。これらの導電膜の場合、ダマシン配線の代わりに、いわゆるＲＩＥ配線としても構わない。
【００９２】
以上述べたように本実施形態によれば、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をガードリング上に設定することにより、メモリセル領域の露光工程の影響がメモリセル部に及ぶこと、逆に、周辺回路領域の露光工程の影響がメモリセル部に及ぶことを防止できるようになる。これにより、二重露光を用いて微細化を図れるＮＡＮＤ型フラッシュメモリおよびその製造方法を実現できるようになる。活性領域形成層の形成工程で二重露光の境界領域が設定されるガードリングと、ゲート電極形成層の形成工程で二重露光の境界領域が設定されるガードリングとは、同じでも構わないし、あるいは異なっていても構わない。
【００９３】
ここでは、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をガードリング上に設定した場合について説明したが、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をそれぞれ第１および第２の実施形態の境界領域１２および１２’上に設定しても構わない。
【００９４】
（第４の実施形態）
図１５−図２４は、本発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図である。
【００９５】
本実施形態の製造方法は、素子分離領域を形成した後に、ゲート（ゲート絶縁膜３２、ゲート電極等）を形成する方法であり、半導体基板上にダミーゲート絶縁膜を形成する工程を含む。
【００９６】
まず、図１５に示すように、半導体基板３１上に、ダミーゲート絶縁膜３２ｄ、マスク加工材３４、フォトレジスト膜３５が順次形成される。
【００９７】
次に、周辺回路領域を遮光する第１のフォトマスク（不図示）を用いて、図１６に示すように、メモリセル領域上のフォトレジスト膜３５が選択的に露光され（第１の露光）、フォトレジスト膜３５中にメモリセル部のパターンの潜像３７が形成される。図１６において、３６は上記第１のフォトマスクを通過した第１の露光光を示している。
【００９８】
次に、メモリセル領域を遮光する第２のフォトマスク（不図示）を用いて、図１７に示すように、周辺回路領域上のフォトレジスト膜３５が選択的に露光され（第２の露光）、フォトレジスト膜３５中に周辺回路部のパターンの潜像３９が形成される。図１７において、３８は上記第２のフォトマスクを通過した第２の露光光を示している。
【００９９】
ここで、図１６および図１７の第１および第２の露光、つまり、二重露光（活性領域形成層の形成工程）を行う際には、二重露光の境界領域は第３の実施形態で述べたガードリング上に設定される。これにより、第１の露光（メモリセル領域の露光）の影響がメモリセル領域に及ぶこと、逆に、第２の露光（周辺回路領域の露光）の影響がメモリセル領域に及ぶことを防止することができる。
【０１００】
次に、フォトレジスト膜３５が現像され、図１８に示すように、メモリセル部および周辺回路部のパターンに対応した開口パターンを含むフォトレジスト膜（レジストパターン）３５が形成される。
【０１０１】
次に、レジストパターン３５をマスクにしてマスク加工材３４がエッチングされる。その結果、マスク加工材３４にはレジストパターン３５のパターンが転写される。
【０１０２】
マスク加工材３４にレジストパターン３５のパターンが転写された後は、レジストパターン３５およびマスク加工材３４をマスクにして下地（ここでは、ダミーゲート絶縁膜３２ｄおよび半導体基板３１）がエッチングされる。このとき、レジストパターン３５は途中で消滅し、その後は、マスク加工材３４をマスクに用いたエッチングが進行する。その結果、図１９に示すように、素子分離溝４０が形成される。素子分離溝４０が形成されることにより、活性領域が規定されることになる。
【０１０３】
次に、ダミーゲート絶縁膜３２ｄが除去され、その後、図２０に示すように、ゲート絶縁膜３２が形成され、続いて、素子分離溝４０が埋め込まれるように、全面に素子分離絶縁膜が形成され、さらに、平坦化（例えば、ＣＭＰ）プロセスにより、不要な素子分離絶縁膜が除去されるとともに表面が平坦化され、素子分離溝４０内が素子分離絶縁膜４１で埋め込まれてなる、素子分離領域が形成される。
【０１０４】
次に、図２１に示すように、ゲート絶縁膜３２上に第１のゲート電極が形成される。
【０１０５】
第１のゲート電極３３の形成工程は、第１のゲート電極３３となる第１の導電膜を形成する工程と、該第１の導電膜上にマスク加工材を形成する工程と、該マスク加工材上にフォトレジスト膜を形成する工程と、周辺回路領域を遮光するフォトマスクを用いて、メモリセル領域上のフォトレジスト膜を選択的に露光する工程と、該フォトレジスト膜を現像してレジストパターンを形成する工程と、該レジストパターンをマスクにしてメモリセル領域上の上記第１の導電膜をエッチングする工程とを含む。
【０１０６】
本実施形態の場合、周辺回路領域上の上記第１の導電膜は除去されない。
【０１０７】
次に、図２２に示すように、全面にゲート間絶縁膜４２が形成され、続いて、ゲート間絶縁膜４２上に第２のゲート電極となる第２の導電膜４３が形成され、さらに、第２の導電膜４３上にマスク加工材４４、フォトレジスト膜４５が順次形成される。
【０１０８】
次に、図１６および図１７の素子分離領域を形成するための二重露光と同様に、周辺回路領域を遮光するフォトマスクを用いて、メモリセル領域上のフォレジスト膜４５が選択的に露光され、続いて、メモリセル領域を遮光するフォトマスクを用いて、周辺回路領域上のフォトレジスト膜４５が選択的に露光される。その結果、上記フォトレジスト膜４５中にメモリセル部および周辺回路部のパターンの潜像が形成される。
【０１０９】
次に、フォトレジスト膜４５が現像され、図２３に示すように、メモリセル部のパターンに対応した開口パターンおよび図示しない周辺回路部のパターンに対応した開口パターンを含むフォトレジスト膜（レジストパターン）４５が形成される。
【０１１０】
次に、図１９のエッチング工程と同様に、レジストパターン４５およびマスク加工材４４をマスクに用いて、下地（ここでは、第２の導電膜４３）がエッチングされる。その結果、図２４に示すように、第２のゲート電極４３が形成される。
【０１１１】
次に、マスク加工材４４が除去され、その後、ソース／ドレイン領域を形成する工程、層間絶縁膜を形成する工程、該層間絶縁膜中に第２のゲート電極４３およびソース／ドレイン領域に繋がるコンタクトホールを形成する工程、コンタクトホール中にコンタクト電極を形成する工程と、コンタクト電極上にメタル配線層を形成する工程等の周知の工程が行われ、ＮＡＮＤ型フラッシュメモリが完成する。
【０１１２】
上記メタル配線層およびそれに関係する事項は第３の実施形態のそれらと同様である。
【０１１３】
ここでは、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をガードリング上に設定した場合について説明したが、活性領域形成層およびゲート電極形成層の形成工程における二重露光の境界領域をそれぞれ第１および第２の実施形態の境界領域１２および１２’上に設定しても構わない。
【０１１４】
（第５の実施形態）
第４の実施形態では、ダミーゲート絶縁膜３２ｄを除去した後に、一つのゲート絶縁膜３２を形成する場合について説明したが、複数のゲート絶縁膜を形成する場合もある。以下、複数のゲート絶縁膜が三つの絶縁膜（第１−第３のゲート絶縁膜）の場合についてさらに説明する。
【０１１５】
上記第１−第３のゲート絶縁膜の膜厚が全て異なる場合、全て同じ場合、あるいは、二つが同じ場合のいずれもあり得る。
【０１１６】
全ての膜厚が異なる例としては、例えば、第１のゲート絶縁膜がメモリセル領域内に形成されるＭＯＳトランジスタのゲート絶縁膜、第２のゲート絶縁膜が周辺回路領域の低電圧駆動系（Ｖｃｃ系）のトランジスタ領域内に形成されるＭＯＳトランジスタのゲート絶縁膜、第３のゲート絶縁膜が周辺回路領域の約２０Ｖ以上の高電圧駆動系（Ｖｐｐ系）のトランジスタ領域内に形成されるＭＯＳトランジスタのゲート絶縁膜があげられる。
【０１１７】
約２０Ｖ以上の高電圧駆動系がある理由は、ＮＡＮＤ型フラッシュメモリでは、ＦＮトンネル現像を用いてデータの書込み消去が行われているからである。
【０１１８】
第１のゲート絶縁膜の膜厚は例えば酸化膜換算実効膜厚で例えば９ｎｍ、第２のゲート絶縁膜の膜厚は例えば酸化膜換算実効膜厚で例えば１５ｎｍ、第３のゲート絶縁膜の膜厚は例えば酸化膜換算実効膜厚で４０ｎｍである。なお、上記例の場合、モリセル領域内の第１のゲート絶縁膜の膜厚とＶｃｃ系のトランジスタ領域内の第２のゲート絶縁膜の膜厚とが同じ場合もある。
【０１１９】
第１−第３のゲート絶縁膜の形成順序は、例えば、第３のゲート絶縁膜、第２のゲート絶縁膜、第１のゲート絶縁膜の順である。この場合、ダミーゲート絶縁膜３２ｄの形成後かつマスク加工材の形成前に、第３のゲート絶縁膜が形成される場合もある。第１のゲート絶縁膜は通常最後に形成されるが、第１のゲート絶縁膜と第２のゲート絶縁膜との形成順序が逆転しても構わない。
【０１２０】
（第６の実施形態）
第４および第５の実施形態は、ダミーゲート絶縁膜３２ｄを形成する工程、素子分離領域（活性領域）を形成する工程、ダミーゲート絶縁膜３２ｄを除去する工程、ゲート絶縁膜３２（第５の実施形態の場合は複数のゲート絶縁膜）を形成する工程、および、第１の導電膜を形成する工程およびメモリセル領域上の第１の導電膜を選択的にエッチングして第１のゲート電極３３を形成する工程を含む。
【０１２１】
このように第４および第５の実施形態の場合、周辺回路領域上の第１の導電膜は除去されない。本実施形態では、周辺回路領域上の第１の導電膜が除去される方法について説明する。
【０１２２】
本実施形態では、周辺回路領域上の第１の導電膜が除去されると同時に、メモリセル領域上に第１のゲート電極３３が形成されるか、または、周辺回路領域上の第１の導電膜が除去された後に、メモリセル領域上に第１のゲート電極３３が形成される。
【０１２３】
その後、全面にゲート間絶縁膜４２が形成され、ゲート間絶縁膜４２上に第２の導電膜４３が形成され、第２の導電膜４３上にマスク加工材が形成され、該マスク加工材上にレジスト膜が形成され、上記レジスト膜に対して二重露および現像が行われてレジストパターンが形成され、該レジストパターンおよびそのパターンが転写されたマスク加工材をマスクに用いて第２の導電膜４３がエッチングされて第２のゲート電極４３が形成される。
【０１２４】
この場合は、メモリセル部は、ゲート絶縁膜４２上に第１のゲート電極３３、ゲート間絶縁膜４２および第２のゲート電極４３が形成された多層ゲート電極であるが、周辺回路部は、ゲート絶縁膜４２上に第２のゲート電極４３のみが形成された単層ゲート電極である。
【０１２５】
周辺回路部のゲート電極を単層ゲート電極とすることで、周辺回路部のＣＭＯＳ回路のｎチャネルおよびｐチャネルＭＯＳトランジスタのゲート電極の導電型を、それぞれｎ+ 型およびｐ+ 型とすることができる。すなわち、両表面チャネル型ＣＭＯＳ回路（Dual Gate型）が実現され、トランジスタの高性能化が図れるようになる。
【０１２６】
また、周辺回路部のＣＭＯＳ回路のｎチャネルおよびｐチャネルＭＯＳトランジスタのゲート電極の導電型を、ともにｎ+ 型のＭＯＳ回路（Buried PMOS型）とすることもできる。
【０１２７】
なお、メモリセル部のトランジスタの第１および第２のゲート電極の導電型はｎ+ 型、また、メモリセル部のトランジスタは周辺回路部のＣＭＯＳ回路よりもソース／ドレイン領域の濃度が相対的に低い。
【０１２８】
また、周辺回路部において、ゲート絶縁膜４２上にのみが形成された単層ゲート電極としても構わない。
【０１２９】
（第７の実施形態）
微細加工が進むにつれ、光の位相情報を利用して解像性を向上させるマスク、つまり、ハーフトーン型等の位相シフトマスクを二重露光において使用することが必要になってくる。
【０１３０】
例えば、１００ｎｍ以下のパターンサイズを、ＫｒＦ（波長２４８ｎｍ）光源あるいはＡｒＦ（波長１９３ｎｍ）光源を備えた露光装置で解像する場合は、ガラス基板（透明基板）と、光の一部が透過するハーフトーン部と、光を全く通さない遮光部とを備えたハーフトーン型の位相シフト型マスクが必要となる。
【０１３１】
上記ハーフトーン部は、微細パターンが形成された領域内に設けられる。ハーフトーン部の材料は、例えば、ＭｏＳｉである。一方、遮光部の材料は、例えば、Ｃｒである。このように、位相シフトマスクは、ガラス基板上に、材質が異なる複数の部材を含むフォトマスクである。
【０１３２】
透明基板上におけるハーフトーン部と遮光部とのマスク製造上のずれよりも、ウエハ上における二重露光部分の境界領域のパターンサイズのずれの方が、パターン形成に与える影響が大きい場合、二重露光は成立しない。
【０１３３】
したがって、例えば、活性領域形成層の二重露光の境界領域１２が設定される、Ｎウェル６とＰウェル８とを分離する帯状のウェル分離領域１０’が、二重露光の漏れ光の届かない領域に設定され、かつ、ハーフトーン部による透過光のある領域と遮光部による遮光領域とのマスク製造上のずれ量が、ウェル分離領域１０’の帯の幅より小さくなる、位相シフトマスクでなければならない。
【０１３４】
この場合、二重露光の境界領域１２から位相シフト型マスクのばらつきの影響がなくなるまでの領域のメモリセルの外周にダミーセルを形成し、パターン密度を維持することにより、平坦化プロセス等に対して堅牢なレイアウトを実現することができる。
【０１３５】
例えば、メモリセルから二重露光の境界領域１２までの距離を３μｍとしてレイアウトするが、ウェル分離領域１０’から例えば５μｍは漏れ光とマスクの遮光領域形成精度上実使用しないようダミーセル領域として設定する。このダミーセル領域内に、歩留まりを救済する制御回路を搭載し、冗長メモリセルとして活用する。
【０１３６】
メモリセルから二重露光の境界領域１２までの距離は３μｍには限定されず、例えば、１０μｍ以下であれば構わない。
【０１３７】
（第８の実施形態）
図２６（ａ）−（ｃ）は、本発明の第８の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図である。なお、図２５（ａ）−（ｆ）と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する。
【０１３８】
図２６（ａ）−（ｃ）において、５ｒ、７ｒおよび９ｒは、それぞれ、図２６（ｃ）よりも後の工程で形成されるＰ型ガードリング５の形成領域、Ｎ型ガードリング７の形成領域およびＰ型ガードリング９の形成領域を示している。
【０１３９】
まず、図２６（ａ）に示すように、基板１上にレジスト膜２２が形成され、基板１の上方に、メモリセル部のパターンを形成するためのマスク２３’（第１のマスク）が配置され、光２４がマスク２３’を介してレジスト膜２２上に照射され（第１の露光）、レジスト膜２２中に潜像２５が形成される。
【０１４０】
次に、図２６（ｂ）に示すように、基板１の上方に、周辺回路部のパターンを形成するためのマスク２６’（第２のマスク）が配置され、光２４がマスク２６を介してレジスト膜２２上に照射され（第２の露光）、レジスト膜２２中に潜像２５が形成される。
【０１４１】
ここで、二重露光の境界領域は、上記第１の露光で光が照射されるレジスト膜２２の領域と、上記第２の露光で光が照射されるレジスト膜２２の領域とが重ならないように、Ｐ型ガードリング９上に設定されているので、境界領域に対応する部分（光が遮光されるべき部分）のレジスト膜２２が、図２６（ａ）、図２６（ｂ）の工程で、露光されることは抑制される。すなわち、境界領域に対応する部分のレジスト膜２２が過剰の露光量で露光されることは抑制される。
【０１４２】
レジスト膜２２が過剰の露光量で露光されると、レジスト膜２２の特性の劣化や、レジストパターンの寸法制御性の劣化などの問題が起こる場合がある。しかし、本方法によれば、レジスト膜２２が過剰の露光量で露光されることは抑制されるので、上記問題は防止される。しかも、ガードリング領域の寸法は微細ルール領域に比べ十分大きいとみなすことができるので、特性劣化等が生じてもその影響は実用上無視できる。
【０１４３】
次に、図２６（ｃ）に示すように、現像により潜像部分が除去され、レジストパターン２２が形成され、その後、先に説明した図２５（ｅ）、図２５（ｆ）の工程が行われ、Ｐ型ガードリング５、Ｎ型ガードリング７およびＰ型ガードリング９が形成される。
【０１４４】
ここでは、二重露光の境界領域をＰ型ガードリング９上に設定したが、上記第１の露光で光が照射されるレジスト膜２２の領域と、上記第２の露光で光が照射されるレジスト膜２２の領域とが重ならなければ、他の領域上でも構わない。例えば、他のガードリング上あるいはガードリング間の素子分離領域上でも構わない。
【０１４５】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、ＮＡＮＤ型フラッシュメモリの場合について説明したが、それ以外のメモリであっても、特に稠密で大容量なメモリセル部の外周に、メモリセルに比べややデザインルールのゆるいが複雑なパターンがあるメモリの場合には、上記実施形態と同様に数μｍの境界領域を設けて二重露光を行うことにより、上記実施形態と同様の効果が得られる。
【０１４６】
また、上記実施形態では、二重露光の場合について説明したが、本発明は三重以上の多重露光にも適用できる。
【０１４７】
また、上記実施形態では、二重露光の境界領域をガードリング間の素子分離領域上、ガードリング上に設定する場合について説明したが、ガードリングとメモリセル領域（ダミーパターンがある場合は、ダミーパターンとガードリングとの間にある場合もある）との間の領域上に設定しても構わない。
【０１４８】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【０１４９】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１５０】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図。
【図２】図１のＮＡＮＤ型フラッシュメモリの矢視Ａ−Ａ’断面図。
【図３】図１のＮＡＮＤ型フラッシュメモリのメモリセル部の一部を拡大して示す平面図。
【図４】図１のＮＡＮＤ型フラッシュメモリのメモリセル部の平面図。
【図５】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図。
【図６】本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図７】図６に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図８】図７に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図９】図８に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１０】図９に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１１】図１０に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１２】図１１に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１３】図１２に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１４】図１３に続く第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１５】本発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１６】図１５に続く第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１７】図１６に続く第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１８】図１７に続く第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図１９】図１８に続く第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図２０】図１９に続く第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図２１】図２０に続く第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図２２】図２１に続く第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図２３】図２２に続く第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図２４】図２３に続く第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【図２５】ガードリング間に境界領域を設定した場合のプロセスの一例を示す断面図。
【図２６】本発明の第８の実施形態に係るＮＡＮＤ型フラッシュメモリの製造プロセスを示す断面図。
【符号の説明】
【０１５１】
１…Ｐ型シリコン基板（ウエハ）、２…センスアンプ領域、３…ロウデコダー領域、４…メモリセル領域、５…Ｐ型ガードリング、６…Ｎウェル、７…Ｎ型ガードリング、８…Ｐウェル、９…Ｐ型ガードリング、１０，１０’…素子分離領域、１１…メモリセルアレイ、１１Ｅ…メモリセルアレイ端、１２，１２’…境界領域、１３…周辺回路部のゲート電極、１４…ワード線引出し部、３１…半導体基板、３２…ゲート絶縁膜、３２ｄ…ダミーゲート絶縁膜、３３…第１の導電膜（第１のゲート電極）、３４…マスク加工材、３５…フォトレジスト膜（レジストパターン）、３６…露光光、３７…潜像、３８…露光光、３９……潜像、４０…素子分離溝、４１…素子分離絶縁膜、４２…ゲート間絶縁膜、４３…第２の導電膜（第２のゲート電極）、４４…マスク加工材、４５…フォトレジスト膜（レジストパターン）。
【図１】
0004768469.tif 000002
【図２】
0004768469.tif 000003
【図３】
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【図４】
0004768469.tif 000005
【図５】
0004768469.tif 000006
【図６】
0004768469.tif 000007
【図７】
0004768469.tif 000008
【図８】
0004768469.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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