(57)【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層に一方の表面に電気的に接続された第１の主電極と、
前記第１の半導体層の他方の表面に選択的に形成された第２導電型の第２の半導体層と、
前記第２の半導体層の表面に選択的に形成された第１導電型の第３の半導体層と、
前記第２の半導体層と前記第３の半導体層とに電気的に接続された第２の主電極と、
前記第１の半導体層と前記第２の半導体層と前記第３の半導体層の表面上に絶縁膜を介して形成された第１の制御電極と、
前記第１の半導体層中であって、前記第２の半導体層と前記第１の主電極との間に選択的に埋込まれた少なくとも１つ以上の電位の浮いた第２導電型埋込み層と、
前記第１の半導体層の他方の表面に選択的に形成された第２導電型の第５の半導体層と、
前記第５の半導体層に電気的に接続された第２の制御電極と、
前記第１の半導体層の一方の表面と前記第１の主電極との間に、前記第１の半導体層よりも高不純物濃度をもつ第１導電型の高濃度半導体層が形成され、前記第５の半導体層は、前記高濃度半導体層に選択的に形成され、且つ前記第１の主電極側の一端が前記高濃度半導体層と同一平面をなし、他端が前記高濃度半導体層を貫通して前記第１の半導体層中に達する形状に形成されてなることを特徴とする電力用半導体装置。
【請求項２】
前記第１の主電極と前記第２の制御電極とが電気的に共通接続されてなることを特徴とする請求項１に記載の電力用半導体装置。
【請求項３】
前記第１の主電極と前記第２の制御電極とが電気的に独立に形成されてなることを特徴とする請求項１に記載の電力用半導体装置。
【請求項４】
前記第５の半導体層は、前記第１の半導体層の一方の表面、または前記第１の主電極側の前記高濃度半導体層表面において、前記第５の半導体層の表面積とこの層に隣接する前記１の半導体層部分部、または隣接する前記高濃度半導体層部分の表面積とが同一面積
であることを特徴とする請求項１に記載の電力用半導体装置。
【請求項５】
前記第５の半導体層は、前記第１の半導体層の一方の表面、または前記第１の主電極側の前記高濃度半導体層表面において、前記第５の半導体層の表面積がこの層に隣接する前記１の半導体層部分部、または隣接する前記高濃度半導体層部分の表面積より広面積であることを特徴とする請求項１に記載の電力用半導体装置。
【請求項６】
第1導電型の第1の半導体層と、
前記第１の半導体層の一方の表面に電気的に接続された第１の主電極と、
前記第1の半導体層の他方の表面に選択的に形成された第２導電型の第２の半導体層と、
前記第２の半導体表面に選択的に形成された第1導電型の第3の半導体層と、
前記第２の半導体層と前記第３の半導体層の表面に電気的に接続された第２の主電極と、
前記第１の半導体層と前記第2の半導体層と前記３の半導体層上に絶縁膜を介して形成された第1の制御電極と、
前記第1の半導体層の他方の表面に前記第2の半導体層と離間して選択的に形成された第２導電型の第６の半導体層と、
前記第６の半導体層の表面に選択的に形成された第1導電型の第７の半導体層と、
前記第６の半導体層と前記第７の半導体層とに電気的に接続された電位の浮遊したフローティング電極と、
前記第1の半導体層と前記第６の半導体層と前記第７の半導体層上に絶縁膜を介して形成された第２の制御電極と、
前記第1の半導体層中に選択的に埋込み形成された少なくとも１つ以上の電位の浮いた第2導電型埋め込層とを有することを特徴とする電力用半導体装置。
【請求項７】
前記第１の半導体層の素子形成領域の周辺部における不純物濃度が、素子形成領域の不純物濃度より低濃度に形成れていることを特徴とする請求項６に記載の電力用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大電力の制御に用いられる電力用半導体装置及びその素子の駆動方式に関し、特にパワーＭＯＳＦＥＴ及びその駆動方式に関する。
【０００２】
【従来の技術】
最近、電力制御用の電力用半導体装置としてユニポーラ動作のパワーＭＯＳＦＥＴが広く用いられているが、ＭＯＳＦＥＴは、高速動作が期待できるが、バイポーラ動作のＩＧＢＴに比べて耐圧が高くなるにしたがって、オン状態でので電圧降下が高くなり、通電損失が大きくなる問題がある。この問題を解決するＭＯＳＦＥＴの一例として、例えば特開平９−１９１１０９号公報に開示されたものが知られている。
【０００３】
図１０は、この種のＭＯＳＦＥＴの構成を模式的に示す断面図である。
【０００４】
このＭＯＳＦＥＴは、ｎ−型ドリフト層１１１の一方の表面にｎ＋型ドレイン層１１２が形成され、このｎ＋型ドレイン層１１２上にはドレイン電極１１３が形成されている。またそのｎ−型ドリフト層１１１の他方の表面には複数のｐ型ベース層１１４が選択的に形成され、この各ｐ型ベース層１１４表面にはｎ＋型ソース層１１５が選択的に形成されている。また前記ｐ型ベース層１１４及び前記ｎ＋型ソース層１１５から前記ｎ−型ドリフト層１１１を介して他方の前記ｐ型ベース層１１４及び前記ｎ＋型ソース層１１５に至る領域上には、ゲート絶縁膜１１６を介してゲート電極１１７が形成されている。またこのゲート電極１１７を挟むように、一方の前記ｐ型ベース層１１４及びｎ＋型ソース層１１５上と、他方の前記ｐ型ベース層１１４及びｎ＋型ソース層１１５上には、各々ソース電極１１８が形成されている。そして、前記ｐ型ベース層１１４と前記ドレイン電極１１２との間の前記ｎ−型ドリフト層１１１中には、３層のｐ＋型埋込み層１１９ａ，１１９ｂ，１１９ｃが、互いに間隔をおいて選択的に埋込み形成されている。またこのｐ＋型埋込み層１１９ａ，１１９ｂ，１１９ｃは、いずれも電気的に浮遊状態にされている。
【０００５】
【発明が解決しようとする課題】
このようなＭＯＳＦＥＴでは、オフ状態の際には、ｎ−型ドリフト層１１１内の電界を、ｐ＋型埋込み層１１９ａ，１１９ｂ，１１９ｃにより分割されたｎ−型ドリフト層１１１の分割数に応じて分割することができる。例えば、ｐ＋型埋込み層１１９ａ，１１９ｂ，１１９ｃが３層の場合には、ｎ−型ドリフト層１１１の電界は４分割され、耐圧６００Ｖの素子と仮定すると、ｐ＋型埋込み層１１９ａ，１１９ｂ，１１９ｃ間に必要な耐圧は１５０Ｖとなる。このように耐圧が低くなったことにより、ｎ−型ドリフト層１１１の不純物濃度は、ｐ＋型埋込み層１１９ａ，１１９ｂ，１１９ｃがない場合に比べて４倍にでき、ｎ−型ドリフト層１１１中の電気抵抗を低減することが可能となり、そのため素子のオン抵抗を１／４程度まで低減させることが可能となる。
【０００６】
しかし、このような構造のＭＯＳＦＥＴでは、オフ状態においてｐ＋型埋込み層が一旦空乏化すると、ターンオン時にｐ＋型埋込み層の空乏化が解消されるまで正常なオン状態にならなず、ターンオン時間が約１００μｓ以上と時間が長い。
【０００７】
また、ターンオン直後、ｐ＋型埋込み層から周辺に空乏層が延び、実効的にキャリアが伝導する面積が減るため、素子自体は高抵抗となってスイッチング損失が大きくなる。
【０００８】
本発明は、このような課題に鑑みなされたもので、ターンオン時間を短縮し高速動作が可能で、スイッチング損失の少ない大電力用半導体素子及びその素子の駆動方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を解決するために、請求項１に対応する発明の電力用半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層に一方の表面に電気的に接続された第１の主電極と、前記第１の半導体層の他方の表面に選択的に形成された第２導電型の第２の半導体層と、前記第２の半導体層の表面に選択的に形成された第１導電型の第３の半導体層と、前記第２の半導体層と前記第３の半導体層とに電気的に接続された第２の主電極と、前記第１の半導体層と前記第２の半導体層と前記第３の半導体層の表面上に絶縁膜を介して形成された第１の制御電極と、前記第１の半導体層中であって、前記第２の半導体層と前記第１の主電極との間に選択的に埋込まれた少なくとも１つ以上の電位の浮いた第２導電型埋込み層と、前記第１の半導体層の他方の表面に選択的に形成された第２導電型の第５の半導体層と、前記第５の半導体層に電気的に接続された第２の制御電極と、前記第１の半導体層の一方の表面と前記第１の主電極との間に、前記第１の半導体層よりも高不純物濃度をもつ第１導電型の高濃度半導体層が形成され、前記第５の半導体層は、前記高濃度半導体層に選択的に形成され、且つ前記第１の主電極側の一端が前記高濃度半導体層と同一平面をなし、他端が前記高濃度半導体層を貫通して前記第１の半導体層中に達する形状に形成されてなることを特徴としている。
【００１０】
また、請求項２に対応する発明の電力用半導体装置は、前記第１の主電極と前記第２の制御電極とが電気的に共通接続されてなることを特徴としている。
【００１１】
さらにまた、請求項３に対応する発明の電力用半導体装置は、前記第１の主電極と前記第２の制御電極とが電気的に独立に形成されてなることを特徴としている。
【００１２】
さらにまた、請求項４に対応する発明の電力用半導体装置は、前記第５の半導体層は、前記第１の半導体層の一方の表面、または前記第１の主電極側の前記高濃度半導体層表面において、前記第５の半導体層の表面積とこの層に隣接する前記１の半導体層部分部、または隣接する前記高濃度半導体層部分の表面積とが同一面積であることを特徴としている。
【００１３】
さらにまた、請求項５に対応する発明の電力用半導体装置は、前記第５の半導体層は、前記第１の半導体層の一方の表面、または前記第１の主電極側の前記高濃度半導体層表面において、前記第５の半導体層の表面積がこの層に隣接する前記１の半導体層部分部、または隣接する前記高濃度半導体層部分の表面積より広面積であることを特徴としている。
【００１４】
さらにまた、請求項６に対応する発明の電力用半導体装置は、第1導電型の第1の半導体層と、前記第１の半導体層の一方の表面に電気的に接続された第１の主電極と、前記第1の半導体層の他方の表面に選択的に形成された第２導電型の第２の半導体層と、前記第２の半導体表面に選択的に形成された第1導電型の第3の半導体層と、前記第２の半導体層と前記第３の半導体層の表面に電気的に接続された第２の主電極と、前記第１の半導体層と前記第2の半導体層と前記３の半導体層上に絶縁膜を介して形成された第1の制御電極と、前記第1の半導体層の他方の表面に前記第2の半導体層と離間して選択的に形成された第２導電型の第６の半導体層と、前記第６の半導体層の表面に選択的に形成された第1導電型の第７の半導体層と、前記第６の半導体層と前記第７の半導体層とに電気的に接続された電位の浮遊したフローティング電極と、前記第1の半導体層と前記第６の半導体層と前記第７の半導体層上に絶縁膜を介して形成された第２の制御電極と、前記第1の半導体層中に選択的に埋込み形成された少なくとも１つ以上の電位の浮いた第2導電型埋め込層とを有することを特徴としている。
【００１５】
さらにまた、請求項７に体操する発明の電力用半導体装置は、前記第１の半導体層の素子形成領域の周辺部における不純物濃度が、素子形成領域の不純物濃度より低濃度に形成れていることを特徴としている。
【００１６】
さらにまた、請求項８に対応する発明の電力用半導体装置は、前記第５の半導体層は、前記第１の半導体層の一方の表面、または前記第１の主電極側の前記高濃度半導体層表面において、前記第５の半導体層の表面積がこの層に隣接する前記１の半導体層部分部、または隣接する前記高濃度半導体層部分の表面積より広面積であることを特徴としている。
【００１７】
さらにまた、請求項９に対応する発明の電力用半導体装置は、第1導電型の第1の半導体層と、前記第１の半導体層の一方の表面に電気的に接続された第１の主電極と、前記第1の半導体層の他方の表面に選択的に形成された第２導電型の第２の半導体層と、前記第２の半導体表面に選択的に形成された第1導電型の第3の半導体層と、前記第２の半導体層と前記第３の半導体層の表面に電気的に接続された第２の主電極と、前記第１の半導体層と前記第2の半導体層と前記３の半導体層上に絶縁膜を介して形成された第1の制御電極と、前記第1の半導体層の他方の表面に前記第2の半導体層と離間して選択的に形成された第2導電型の第６の半導体層と、前記第６の半導体層の表面に選択的に形成された第1導電型の第７の半導体層と、前記第６の半導体層と前記第７の半導体層とに電気的に接続された電位の浮遊したフローティング電極と、前記第1の半導体層と前記第６の半導体層と前記第７の半導体層上に絶縁膜を介して形成された第2の制御電極と、前記第1の半導体層中に選択的に埋込み形成された少なくとも１つ以上の電位の浮いた第2導電型埋め込層とを有することを特徴としている。
【００１８】
さらにまた、請求項１０に対応する発明の電力用半導体装置は、第1導電型の第1の半導体層と、前記第１の半導体層の一方の表面に電気的に接続された第１の主電極と、前記第1の半導体層の他方の表面に選択的に形成された第2導電型の第2の半導体層と、前記第２の半導体層の表面に選択的に形成された第1導電型の第3の半導体層と、前記第２の半導体層と前記第３の半導体層とに電気的に接続された第2の主電極と、前記第１の半導体層と前記第２の半導体層と前記第３の半導体層の表面上に絶縁膜を介して形成された制御電極と、前記第1の半導体層中であって、前記第２の半導体層と前記第１の主電極との間に選択的に埋込まれた少なくとも１つ以上の電位の浮いた第２導電型埋め込層と、前記第２導電型埋込み層より低不純物濃度に形成され、且つ前記第２の半導体層と前記第２導電型埋込み層とを接続する接続層とを有することを特徴としている。
【００１９】
さらにまた、請求項１１に対応する発明の電力用半導体装置は、前記第１の半導体層の素子形成領域の周辺部における不純物濃度が、素子形成領域の不純物濃度より低濃度に形成れていることを特徴としている。
【００２０】
さらにまた、請求項１２に対応する発明の駆動方式は、電力用半導体半導体装置を駆動する駆動方法であって、前記第２の制御電極に流す電流を、ターンオン時のみ定常時より大きくすることを特徴としている。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では第1導電型をｎ型、第2導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
【００２２】
（第１の実施形態）
図1は本発明の第1の実施の形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００２３】
このＭＯＳＦＥＴは、第１の半導体層としてのｎ−型ドリフト層１の一方の表面に高濃度半導体層、例えばｎ＋型ドレイン層２が形成され、このｎ＋型ドレイン層２上には、第１の主電極としてのドレイン電極３が形成されている。このｎ−型ドリフト層１は、一例として、約１×１０15ｃｍ-3の不純物濃度で、約６０μｍの厚さに形成され、ｎ＋型ドレイン層２は、一例として、約６×１０18ｃｍ-3の不純物濃度で、約１８０μｍの厚さに形成されている。なお、前記ｎ＋型ドレイン層２は、必要に応じて形成すれば良い。
【００２４】
また前記ｎ−型ドリフト層１の他方の表面には、第２の半導体層としての複数の第１のｐ型ベース層４が、互いに間隔をおいて選択的に、且つストライプ形状に拡散形成され、この各第１のｐ型ベース層４表面には、第３の半導体層としてのｎ＋型ソース層５が、各々選択的に、且つストライプ形状に拡散形成されている。この第１のｐ型ベース層４は、一例として、約３×１０17ｃｍ-3の不純物濃度で、約２．０μｍの深さに形成され、また前記ｎ＋型ソース層５は、一例として、約1×１０20cm-3の不純物濃度で、約０．２μｍの深さに形成されている。
【００２５】
また前記第１のｐ型ベース層４及び前記ｎ＋型ソース層５から前記ｎ−型ドリフト層１を介して他方の前記第１のｐ型ベース層４及び前記ｎ＋型ソース層５に至る領域上には、膜厚約０．１μｍのゲート絶縁膜、例えばＳｉ酸化膜６を介して第１の制御電極としての第１のゲート電極７がストライプ形状に形成されている。この第１のゲート電極７を挟むように、一方の前記第１のｐ型ベース層４及びｎ＋型ソース層５上と、他方の前記第１のｐ型ベース層４及びｎ＋型ソース層５上には、第２の主電極としてのソース電極８がストライプ形状に形成されている。そして、前記ドレイン電極３と前記ｐ型ベース層４との間の前記ｎ−型ドリフト層１中には、ストライプ形状をもつ例えば３層のｐ＋型埋込み層９ａ，９ｂ，９ｃが、選択的に埋込み形成されている。このｐ＋型埋込み層９ａ，９ｂ，９ｃは、例えば、横方向に長軸をもつ楕円形状に形成され、一例として、約1×１０18ｃｍ-3のピーク濃度で、約３．０μｍの長軸、約２．５μｍの短軸を持つ楕円形に形成され、縦方向の間隔を１５．５μｍ、横方向の間隔を約６．０μｍに形成されている。
【００２６】
またこのｐ＋型埋込み層９ａ，９ｂ，９ｃは、いずれも電気的に浮遊状態にされている。
【００２７】
そして、この実施形態に係わるＭＯＳＦＥＴでは、さらに、前記第１のｐ型ベース層周辺部の前記ｎ−型ドリフト層１表面には、ストライプ形状をもつ第６の半導体層として第２のｐ＋型ベース層１０（ｐ＋型キャリア注入層）が形成され、このｐ＋型キャリア注入層１０上には、第２の制御電極、例えば第２のゲート電極１１が形成されている。このｐ＋型キャリア注入層１０は、一例として、深さが約２．０μｍ、不純物濃度のピーク値が３×１０19ｃｍ-3に形成されている。
【００２８】
上記第１の実施形態のＭＯＳＦＥＴでは、第１のｐ型ベース層４周辺部のｎ−型ドリフト層１中にｐ＋型キャリア注入層１０を形成し、このｐ＋型キャリア注入層１０上に第２のゲート電極１１を設けて制御電圧を印加できるようにしている。このため、ターンオン時に、この第２のゲート電極１１に正バイアス電圧を加えることにより、ｐ＋型キャリア注入層１０とｎ−型ドリフト層１が形成するダイオードがオンとなり、ｐ＋型キャリア注入層１０からホールがｎ−型ドリフト層１中に注入される。このホール注入により、ｐ＋型埋込み層９ａ，９ｂ，９ｃの空乏化が速やかに解消され、直ちにＭＯＳＦＥＴはオン状態となる。そのためターンオン時間は約５０ｎｓと短く、高速動作が可能となり、しかもスイッチング損失は極めて小さい。
【００２９】
（第2の実施形態）
次に、本発明の第２の実施の形態に係わるパワーＭＯＳＦＥＴについて説明する。
【００３０】
図２は、このパワーＭＯＳＦＥＴの構成を模式的に示す断面図であり、図１と同一部分には同一番号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００３１】
この実施形態では、ドレイン電極側のｎ−型ドリフト層表面にｐ＋型キャリア注入層を設け、ドレイン電極側よりホールの注入をおこなうようにしたものである。すなわち、このＭＯＳＦＥＴは、ｎ−型ドリフト層１の一方の表面にｎ＋型ドレイン層２が形成され、このｎ＋型ドレイン層２上には、ドレイン電極３が形成され、また前記ｎ−型ドリフト層１の他方の表面には、複数のｐ型ベース層４が選択的に形成され、この各ｐ型ベース層４表面には、ｎ＋型ソース層５が選択的に形成されている。
【００３２】
また前記ｐ型ベース層４及び前記ｎ＋型ソース層５から前記ｎ−型ドリフト層１を介して他方の前記ｐ型ベース層４及び前記ｎ＋型ソース層５に至る領域上には、ゲート絶縁膜６を介してゲート電極７が形成され、このゲート電極７を挟むように、一方の前記ｐ型ベース層４及びｎ＋型ソース層５上と他方の前記ｐ型ベース層４及びｎ＋型ソース層５上とには、ソース電極８が形成されている。
【００３３】
また前記ドレイン電極３と前記ｐ型ベース層４との間の前記ｎ−型ドリフト層１中には、３層のｐ＋型埋込み層９ａ，９ｂ，９ｃが、選択的に埋込み形成され、且ついずれも電気的に浮遊状態にされている。
【００３４】
そして、この実施形態に係わるＭＯＳＦＥＴでは、さらに、第５の半導体層としてのストライプ状のｐ＋型キャリア注入層２０が、前記ｎ＋型ドレイン層２中に選択的に形成されている。このｐ＋型キャリア注入層２０は、最下層のｐ＋型埋込み層９ｃとドレイン電極３との間に設けられ、且つこのｐ＋型キャリア注入層２０は、一端が前記ドレイン電極３に接続され、他端がｎ＋型ドレイン層２を貫通して前記ｎ−型ドリフト層１中に達するように形成されている。
【００３５】
このｐ＋型キャリア注入層２０は、一例として、前記ｎ−型ドリフト層１中に約５．０μｍくいこむように約１８５μｍの深さで、約1×１０19ｃｍ-3の不純物濃度に形成されている。また、このｐ＋型キャリア注入層２０と隣接するｎ＋型ドレイン層２部分とは、いずれも約３．０μｍの幅で、表面積が同一に形成されている。
【００３６】
上記第２の実施形態のＭＯＳＦＥＴでは、ドレイン電流が流れることにより、前記ｎ−型ドリフト層１と前記ｐ＋型キャリア注入層２０とで形成するｐｎ接合に電圧が加わり前記ｐ＋型キャリア注入層２０から前記ｎ−型ドリフト層１にホールが注入される。このホール注入により、ｐ＋型埋込み層９ａ，９ｂ，９ｃの空乏化が速やかに解消され、直ちにＭＯＳＦＥＴはオン状態となる。しかも前記ｐ＋型キャリア注入層２０をｐ＋型埋込み層の直下で、且つ近接させて配置しているため、ターンオン時間が約７０ｎｓと短く、高速動作が可能となり、しかもスイッチング損失は極めて小さい。また、前記ｐ＋型キャリア注入層２０を第１のｐ型ベース層の下方に形成されるので、第１の実施形態のＭＯＳＦＥＴに比べて、装置を小型化できる。
【００３７】
（第3の実施形態）
次に、本発明の第３の実施の形態に係わるパワーＭＯＳＦＥＴについて説明する。
【００３８】
図３は、このパワーＭＯＳＦＥＴの構成を模式的に示す断面図であり、図２と同一部分には同一番号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００３９】
すなわち、このパワーＭＯＳＦＥＴは、本発明の第２の実施形態の変形構成であり、図3に示すように、第５の半導体層としてのストライプ状のｐ＋型キャリア注入層３０は、最下層のｐ＋型埋込み層９ｃとドレイン電極３との間に位置する前記ｎ＋型ドレイン層２部分に選択的に、且つ前記ｎ＋型ドレイン層２と同じ層厚に設けられ、一端が前記ドレイン電極側のｎ＋型ドレイン層２表面と同一平面をなし、且つ他端が前記ｎ−型ドリフト層１に接触するように形成された構成となっている。しかもこのｐ＋型キャリア注入層３０及びこれに隣接するｎ＋型ドレイン層２部分は、一例として、それぞれ幅約５．０μｍ及び幅約１．０μｍに形成され、前記ｎ＋型ドレイン層２表面におけるｐ＋型キャリア注入層３０の表面積が隣接するｎ＋型ドレイン層２部分より広面積に形成されている。
【００４０】
上記第3の実施形態のＭＯＳＦＥＴでは、ｐ＋型キャリア注入層３０の表面積が広く形成されており、そのためｐ＋型キャリア注入層３０と前記ｎ−型ドリフト層１とで形成するｐｎ接合に印加される電圧が大きくなり、ｐ＋型キャリア注入層３０から前記ｎ−型ドリフト層１へのホール注入が促進され、上記第２の実施形態と同様に、高速動作が可能となり、またスイッチング損失も小さい。
【００４１】
（第4の実施形態）
次に、本発明の第４の実施の形態に係わるパワーＭＯＳＦＥＴについて説明する。
【００４２】
図４はこのパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【００４３】
このＭＯＳＦＥＴは、第１の半導体層としてのｎ−型ドリフト層１の一方の表面に高濃度半導体層、例えばｎ＋型ドレイン層２が形成され、このｎ＋型ドレイン層２上には、第１の主電極としてのドレイン電極３が形成されている。
【００４４】
また前記ｎ−型ドリフト層１の他方の表面には、第２の半導体層としての第１のｐ型ベース層４が選択的に形成され、この第１のｐ型ベース層４表面には、第３の半導体層としてのｎ＋型ソース層５が選択的に形成されている。
【００４５】
また前記ｎ−型ドリフト層１、前記第１のｐ型ベース層４及び前記ｎ＋型ソース層５上には、ゲート絶縁膜、例えばＳｉ酸化膜６を介して第１の制御電極としての第１のゲート電極７が形成され、この第１のゲート電極７の外側で、前記第１のｐ型ベース層４及びｎ＋型ソース層５に第２の主電極としてのソース電極８が形成されている。
【００４６】
さらに前記ｎ−型ドリフト層１の他方の表面には、前記第６の半導体層としての第２のｐ型ベース層４４が、前記第１のｐ型ベース層４と離間して選択的に拡散形成され、この第２のｐ型ベース層４４表面には、第７の半導体層としての第２のｎ＋型ソース層４５が選択的に形成されている。
【００４７】
また前記ｎ−型ドリフト層１、前記第２のｐ型ベース層４４及び前記第２のｎ＋型ソース層４５上には、ゲート絶縁膜、例えばＳｉ酸化膜４６を介して第２の制御電極としての第２のゲート電極４７が形成され、この第２ゲートｄ電極４７は、ここでは、前記第１のゲート電極７と電気的に接続されている。またこの第２のゲート電極４７の内側、即ち前記第１のゲート電極７側で、前記第２のｐ型ベース層４４及び第２のｎ＋型ソース層４５上に電位の浮遊したフローティング電極としてのソース電極４８が形成されている。
【００４８】
そして、また前記ドレイン電極３と前記ｐ型ベース層４、４４との間の前記ｎ−型ドリフト層１中には、例えば３層のｐ＋型埋込み層９ａ，９ｂ，９ｃが、選択的に埋込み形成されている。またこのｐ＋型埋込み層９ａ，９ｂ，９ｃは、いずれも電気的に浮遊状態にされている。
【００４９】
上記第４の実施形態のＭＯＳＦＥＴでは、フローティング電極は、第２のゲート電極に閾値電圧以上の電圧が印加されると、第２のゲート電極下にチャンネルができ、第２のｎ＋型ソース層４５から前記ｎ−型ドリフト層１中に電子が注入される。このため、フローティング電極の電位が上昇し、フローティング電極に接続された前記第２のｐ型ベース層４４と前記ｎ−型ドリフト層１とにより形成されるｐｎ接合に正バイアス電圧が加わり、前記第２のｐ型ベース層４４から前記ｎ−型ドリフト層１にホールが注入される。その結果、ｐ＋型埋込み層９ａ，９ｂ，９ｃの空乏化が速やかに解消され、直ちにＭＯＳＦＥＴがオン状態となる。そのため高速動作が可能となり、しかもスイッチング損失も小さくなる。
【００５０】
また第１及び第２のｐ型ベース層４及び４４、第１及び第２のソース層５及び４５、ゲート絶縁膜６，４６、第１及び第２のゲート電極７及び４７、並びにソース電極７及びフローティング電極４７は、それぞれ同一工程で形成できるため、ＭＯＳＦＥＴの製造が容易である。
【００５１】
（第5の実施形態）
次に、本発明の第５の実施の形態に係わるパワーＭＯＳＦＥＴについて説明する。
【００５２】
図５は、このパワーＭＯＳＦＥＴの構成を模式的に示す断面図であり、図１と同一部分には同一番号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００５３】
すなわち、このパワーＭＯＳＦＥＴは、本発明に係わる第１の実施形態の変形構成であり、図５に示すように、ｐ型ベース層４と最上層の前記ｐ＋型埋め込み層９ａ間、この最上層のｐ＋型埋め込み層９ａと中間層の前記ｐ＋型埋め込み層９ｂ間、この中間層のｐ＋型埋め込み層９ｂと最下層の前記ｐ＋型埋め込み層９ｃ間をｐ−型の接続層５０ａ、５０ｂ、５０ｃによって順次接続した構成となっている。このｐ−型の接続層５０ａ、５０ｂ、５０ｃは、いずれも、一例として、約１×１０15ｃｍ-3の不純物濃度で、約２．０μｍの幅に形成されている。またｎ−型ドリフト層１の不純物濃度は約２×１０15ｃｍ-3  である。
【００５４】
この第５の実施形態のＭＯＳＦＥＴでは、前記ｐ−型の接続層５０ａ、５０ｂ、５０ｃは、高電圧が印加されると完全に空乏化し、前記ｎ−型ドリフト層１内の電界は、ｐ＋型埋め込み層９ａ、９ｂ、９ｃが接続されていない場合と同様に各ｐ＋型埋め込み層毎に分割されるので、第１の実施形態と同様な耐圧が保持される。それに加え、ターンオン時には前記ｐ−型の接続層５０ａ、５０ｂ、５０ｃを通じて直接ｐ＋型埋め込み層９ａ，９ｂ，９ｃにソース電極よりキャリアが効率よく、しかも即座に供給されて各ｐ＋型埋め込み層は充電される。その結果、上記各実施形態のＭＯＳＦＥＴに比べて、ｐ＋型埋め込み層９ａ、９ｂ、９ｃの空乏化の解消が速く、ＭＯＦＥＴのオン状態も早く、そのためターンオン時間は約４００ｎｓと極めて短く、より高速動作が可能となる。
【００５５】
（第６の実施形態）
次に、本発明の第５の実施の形態に係わるパワーＭＯＳＦＥＴの製造方法について説明する。
【００５６】
図６は、このＭＯＳＦＥＴの製造工程を示す模式的な工程図である。
【００５７】
まず、図６（ａ）に示すように、ドレイン層としてのｎ＋型基板２上に第１の半導体層としてのｎ−型ドリフト層１をエピタキシャル成長させる。
【００５８】
続いて図６（ｂ）に示すように、前記ｎ−型ドリフト層１上にマスクを介してｐ型不純物としてのボロン並びにｎ型不純物としてのリンを順次イオン注入する。
【００５９】
イオン注入後、図６（ｃ）に示すように、イオン注入されたｎ−型ドリフト層１上に最終的にｐ−型接続層となるｐ−型層５０をエピタキシャル成長させる。このエピタキシャル成長工程において、ボロン及びリンが再拡散され最下層のｐ＋型埋め込み層９ｃが形成されると同時に、このｐ＋型埋め込み層９ｃ、９ｃ間に所定濃度のｎ−型ドリフト層１部分が形成される。
【００６０】
次に図６（ｄ）に示すように、このｐ＋型埋め込み層９ｃ、９ｃ間上に位置するｐ−型層５０部分の表面にリンをイオン注入する。
【００６１】
イオン注入後、図６（ｅ）に示すように、イオン注入されたｐ−型層５０上に、更にｐ−型層５０をエピタキシャル成長させる。このエピタキシャル成長工程において、リンが再拡散されて最初のｐ−型層５０が分断され、最下層のｐ＋型埋め込み層９ｃ上に延在するｐ−型接続層５０ｃが形成される。
【００６２】
続いて図６（ｆ）に示すように、ｐ＋型埋め込み層９ｃ及びｎ−型ドリフト層１部分に対応する前記ｐ−型層５０部分表面に、それぞれマスクを介してボロン並びにリンを順次イオン注入する。
【００６３】
イオン注入後、図６（ｇ）に示すように、イオン注入されたｐ−型層５０上に、更にｐ−型層５０をエピタキシャル成長させる。このエピタキシャル成長工程において、ボロン及びリンが再拡散され、ｐ−型接続層５０ｃ上に中間層のｐ＋型埋め込み層９ｂが形成されると同時に、このｐ＋型埋め込み層９ｂ、９ｂ間に所定濃度のｎ−型ドリフト層１部分が形成され、また最下層のｐ＋型埋め込み層９ｃと中間層のｐ＋型埋め込み層９ｂとの間に両層を接続するｐ−型接続層５０ｃが形成される。
【００６４】
以下同様に、図６（ｄ）乃至図６（ｇ）工程を繰り返すことにより、図６（ｈ）に示すような、ｐ−型接続層５０ｂ上に最上層のｐ＋型埋め込み層９ａが形成され、このｐ＋型埋め込み層９ａ、９ａ間に所定濃度のｎ−型ドリフト層１部分が形成され、また最上層のｐ＋型埋め込み層９ａ及びｎ−型ドリフト層１部分上にエピタキシャル成長されたｐ−型層５０を有する構造が形成される。
【００６５】
次に図６（ｉ）に示すように、このｐ＋型埋め込み層９ａ、９ａ間上に位置するｐ−型層５０部分の表面にリンをイオン注入する。
【００６６】
次に、図６（ｊ）に示すように、このｐ−型の接続層５０ａとｎ−型ドリフト層１との表面上に、さらにｎ−型ドリフト層１をエピタキシャル成長させる。このｎ−型ドリフト層１のエピタキシャル成長工程において、リンが再拡散され、ｐ＋型埋め込み層９ａ、９ｂ、９ｃがｐ−型の接続層５０ａ、５０ｂにより接続され、且つ最上層のｐ＋型埋め込み層９ａ上にｐ−型の接続層５０ａが縦方向に延在し、縦方向にｎ−型ドリフト層１が伸びる構造が形成される。
【００６７】
その後、図５に示すように、このｎ−型ドリフト層１表面に選択的に、ｐ型ベース層４を拡散形成し、続いてこのｐ型ベース層４表面に、ｎ＋型ソース層５を選択的に形成する。
【００６８】
最後に、ゲート絶縁膜６を形成した後、ゲート電極７、ソース電極８、ドレイン電極２をそれぞれ形成することにより、ＭＯＳＦＥＴが完成される。
【００６９】
（第７の実施形態）
次に本発明の第7の実施形態に係わるパワーＭＯＳＦＥＴについて説明する。
【００７０】
図7はこのパワ−ＭＯＳＦＥＴの構成を模式的に示す断面図であり、図1と同一部分には同一番号を付してその詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００７１】
すなわち、このＭＯＳＦＥＴは、各実施形態の変形構成であり、素子終端部での耐圧劣化の阻止を図るものであって、具体的には図7に示すように、素子形成領域周辺部のドリフト層１’は、素子形成領域部分のｎ型ドリフト層１より低不純物濃度を有するｎ−型に形成された構成となっている。この実施形態のＭＯＳＦＥＴでは、耐圧６００Ｖと仮定して、素子形成領域部分のｎ型ドリフト層１は、一例として１×１０15ｃｍ-3の不純物濃度に形成し、且つ素子形成領域周辺部のドリフト層１’は、一例として、ｐ＋型埋め込み層を有しない構造のＭＯＳＦＥＴにおけるドリフト層の不純物濃度と同様の２×１０14ｃｍ-3の不純物濃度に形成している。
【００７２】
従って、上記第７の実施形態のＭＯＳＦＥＴでは、素子形成領域周辺部のドリフト層が低不純物濃度に形成されているため、この部分における電界分布は、通常のｐ＋型埋め込み層を有しない構造のＭＯＳＦＥＴと同様となり、この通常のＭＯＳＦＥＴによる耐圧と同様の素子周辺部の耐圧が得られる。
【００７３】
（第８の実施形態）
次に、本発明の第７の実施の形態に係わるパワーＭＯＳＦＥＴの製造方法について説明する。
【００７４】
図８は、このＭＯＳＦＥＴの製造工程を示す模式的な工程図である。
【００７５】
まず、図８（ａ）に示すように、ドレイン層としてのｎ＋型基板２上にｎ−型ドリフト層１’をエピタキシャル成長させる。
【００７６】
続いて図８（ｂ）に示すように、前記ｎ−型ドリフト層１’上にマスクを介して素子形成領域部分にｎ型不純物としてのリンをイオン注入する。
【００７７】
イオン注入後、図８（ｃ）に示すように、イオン注入されたｎ−型ドリフト層１’上に、更にｎ−型ドリフト層１’をエピタキシャル成長させる。このエピタキシャル成長工程において、リンが再拡散され素子形成領域上のｎ−型ドリフト層１’部分が所定不純物濃度のｎ型ドリフト層１に変換される。
【００７８】
続いて図８（ｄ）に示すように、前記ｎ−型ドリフト層１’上にマスクを介して素子形成領域部分にｐ型不純物としてのボロン並びにｎ型不純物としてのリンを順次イオン注入する。
【００７９】
イオン注入後、図８（ｅ）に示すように、イオン注入されたｎ−型ドリフト層１’上に、更にｎ−型ドリフト層１’をエピタキシャル成長させる。このエピタキシャル成長工程において、ボロン並びにリンが再拡散され、最下層のｐ＋型埋め込み層９ｃが形成され、このｐ＋型埋め込み層９ｃ，９ｃ間のｎ−型ドリフト層１部分はｎ型ドリフト層１に変換される。
【００８０】
次に図８（ｆ）に示すように、ｎ−型ドリフト層１’の素子形成領域部分上にリンをイオン注入する。
【００８１】
続いて図８（ｇ）に示すように、イオン注入されたｎ−型ドリフト層１’上に、更にｎ−型ドリフト層１をエピタキシャル成長させる。このエピタキシャル成長工程において、リンが再拡散され、ｐ＋型埋め込み層９ｃ及びｎ型ドリフト層１部分上のｎ−型ドリフト層１’部分がｎ型ドリフト層１に変換される。
【００８２】
次に図８（ｈ）に示すように、前記ｎ−型ドリフト層１’上にマスクを介して素子形成領域部分にボロン並びにリンを順次イオン注入する。
【００８３】
イオン注入後、図８（ｉ）に示すように、イオン注入されたｎ−型ドリフト層１’上に、更にｎ−型ドリフト層１’をエピタキシャル成長させると共に、中間層のｐ＋型埋め込み層９ｂ及びこの埋め込み層９ｂ間にｎ型ドリフト層１を形成する。
【００８４】
以下同様に、図８（ｆ）乃至図８（ｉ）工程を繰り返すことにより、図８（ｊ）に示すように、素子形成領域部分において、３層のｐ＋型埋め込み層９ａ、９ｂ、９ｃ及び各層間にｎ型ドリフト層１が、また最上層がエピタキシャル成長されたｎ−型ドリフト層１’からなる構造が形成される。
【００８５】
次に図８（ｋ）に示すように、前記ｎ−型ドリフト層１’上の素子形成領域部分にリンをイオン注入する。
【００８６】
イオン注入後、図８（Ｌ）に示すように、イオン注入されたｎ−型ドリフト層１’上に、更にｎ−型ドリフト層１’をエピタキシャル成長させる。このエピタキシャル成長工程において、リンを再拡散させて素子形成領域部分における前記ｎ−型ドリフト層１’部分をｎ型ドリフト層１に変換する。
【００８７】
その後、図７に示すように、素子形成領域部分のｎ型ドリフト層１表面に選択的に、ｐ型ベース層４を拡散形成し、続いてこのｐ型ベース層４表面に、ｎ＋型ソース層５を選択的に形成する。
【００８８】
最後に、ゲート酸化膜６を形成した後、ゲート電極７、ソース電極８、ドレイン電極２をそれぞれ形成することにより、ＭＯＳＦＥＴが完成される。
【００８９】
（第９の実施形態）
次に、パワーＭＯＳＦＥＴにおいて、ターンオン時のｐ型埋込み層の充電に関する例を、第９の実施形態として説明する。
【００９０】
図９（ａ）は本発明の第９の実施の形態に係わるパワーＭＯＳＦＥＴの駆動方法を説明するための回路図、図９（ｂ）はゲート電流と時間との関係を示す図である。この実施形態におけるパワーＭＯＳＦＥＴは、例えば、図１に示す第１実施形態のパワーＭＯＳＦＥＴである。
【００９１】
図９（ａ）に示すように、第９の実施形態に係わるＭＯＳＦＥＴの駆動回路は、ＭＯＳＦＥＴの第１のゲート電極Ｇ１が、入力信号Ｖｉｎ１が印可される第１の入力端子９１に直接接続されている。また、第２のゲート電極Ｇ２が、キャパシタＣと抵抗ｒｇ２とを並列接続したゲート入力回路９５とこのゲート入力回路９５に直接接続された抵抗ｒｇ１を介して入力信号Ｖｉｎ２が印可される第２の入力端子９２に接続されている。そしてドレイン電極ＤがＶｄｄ電源端子９３に負荷抵抗ＲＬを介して接続され、且つソース電極Ｓが接地（Ｖｇｎｄ）電源端子９４にそれぞれ接続されている。
【００９２】
次にこの駆動回路によるターンオン動作を説明する。
【００９３】
まず、図９（ｂ）に示すように、第１の入力端子９１に振幅１５Ｖの入力信号Ｖｉｎ１を印加し、第２の入力端子９２に振幅５Ｖの入力信号Ｖｉｎ２を印加すると、第１のゲート電極７直下のｐ型ベース層４にチャンネルができ、ｎ＋型ソース層５よりｎ−型ドリフト層１中に電子が注入され、ｎ−型ドリフト層１中の空乏化が解消される。これと同時に、第２の入力端子９２に入力信号Ｖｉｎ２が入力された瞬間に、キャパシタＣを通じて変位電流が流れるため、第２のゲート電極Ｇ２に、より大きなゲート電流Ｉｇ２が流れ、ｐ＋型埋込み層９ａ、９ｂ、９ｃにホールがより多く供給されて、ｐ＋型埋込み層９ａ、９ｂ、９ｃの空乏化が速やかに解消される。この結果、速やかにターンオンさせることができる。そして上記第２のゲート電極Ｇ２に流れるゲート電流Ｉｇ２は、キャパシタＣが充電された後は、極めて小さい値を示す。
【００９４】
上記の駆動回路によれば、純粋にユニポーラモードで動作するＭＯＳＦＥＴでは、ｐ＋型埋込み層にホールが供給することが無く、ｐ＋型埋込み層が空乏化は解消できなく、ターンオン時間が長くなってしまうが、本発明の実施形態に係わるＭＯＳＦＥＴでは、ターンオン時にゲート電流を大きく流して、バイポーラモードで動作させることが可能であり、ｐ＋型埋込み層にホールを供給することができる。そのため、より高速なターンオンが実現できる。
【００９５】
以上、本発明を第１乃至第９の実施形態により説明したが、この発明は、第１乃至第９の実施形態に限定されるものではない。
【００９６】
例えば、第１乃至第８の実施形態では、ｐ＋型埋込み層を三層として説明を行ったが、ｐ＋型埋込み層は一層以上有する構造であれば、同様の効果を得ることができる。
【００９７】
また各層の複数のｐ＋型埋込み層は、それぞれ、独立したストライプ状に形成したが、ストライプの終端で互いに接続した構造にしてもよい。
【００９８】
また各層のｐ＋型埋込み層は、ストライプ状に限らず、メッシュ状、またはドット状に形成してもよい。
【００９９】
またｐ型ベース層及びｎ＋型ソース層は、ストライプ状に形成したが、ドット状に形成してもよい。
【０１００】
また半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としとは、例えばシリコンカーバイト（ＳｉＣ）等の化合物半導体を用いることができる。
【０１０１】
また第１の実施形態では、ｐ＋型キャリア層を複数のｐ型ベース層のうち、片側のｐ＋型キャリア層の側方にみ配置したが、両方のｐ＋型キャリア層の側方にそれぞれ配置してもよく、複数のｐ型ベース層を取り囲むように環状構造に形成してよい。
【０１０２】
また第２及び第３の実施形態では、ｐ＋型キャリア層をストライプ状に形成したが、環状、格子状、またはドット状に形成してもよい。
【０１０３】
また第２及び第３の実施形態では、ｐ＋型キャリア層は、ドレイン電極に接続されているが、ドレイン電極と電気的に分離し、ドレイン電極と独立した電位を印可するようにしてもよい。
【０１０４】
また第２の実施形態では、ｐ＋型キャリア層とこれと隣接するｎ＋型ドレイン層を同一表面積を有するように形成したが、ｐ＋型キャリア層の表面積が広面積に形成してもよい。
【０１０５】
また第３の実施形態では、ｐ＋型キャリア層の表面積を、これと隣接するｎ＋型ドレイン層の表面積より広く形成したが、ｐ＋型キャリア層とｎ＋型ドレイン層の表面積を同一面積に形成してもよい。
【０１０６】
また第９の実施形態では、第１及び第２の入力端子を別個に設けたが、第１及び第２の入力端子を共通にし、同一の入力信号を印加するようにすれば、駆動回路が簡単にできる。
【０１０７】
また第１乃至第９の実施形態では、プレナー型のパワーＭＯＳＦＥＴを例示したが、本発明は、トレンチ構造のパワーＭＯＳＦＥＴにも適用可能である。
【０１０８】
更には電位が浮遊した埋込層を有するＭＯＳＦＥＴのみで説明したが、本発明の構造及び駆動方法は、電位が浮遊した層を有する素子であれば、適用可能である。
【０１０９】
【発明の効果】
以上説明したように、本発明によれば、高耐圧を維持しつつ、ターンオン時間が短く、高速動作が可能で、しかもスイッチング損失が少ない電力用半導体装置と、この電力用半導体装置のターンオン時間の短縮に有効な駆動方法とを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るパワ-ＭＯＳＦＥＴの構成を模式的に示す断面図。
【図２】本発明の第２の実施形態に係るパワ-ＭＯＳＦＥＴの構成を模式的に示す断面図。
【図３】本発明の第３の実施形態に係るパワ-ＭＯＳＦＥＴの構成を模式的に示す断面図。
【図４】本発明の第４の実施形態に係るパワ-ＭＯＳＦＥＴの構成を模式的に示す断面図。
【図５】本発明の第５の実施形態に係るパワ-ＭＯＳＦＥＴの構成を模式的に示す断面図。
【図６】本発明の第６の実施形態に係るパワ-ＭＯＳＦＥＴの製造工程を示す模式的な工程図。
【図７】本発明の第７の実施形態に係るパワ-ＭＯＳＦＥＴの構成を模式的に示す断面図。
【図８】本発明の第８の実施形態に係るパワ-ＭＯＳＦＥＴの製造工程を示す模式的な工程図。
【図９】図９（ａ）は本発明の第９の実施形態に係るパワーＭＯＳＦＥＴの駆動回路を示す回路図、図９（ｂ）は入力電流と時間の関係を示す図。
【図１０】従来のパワ-ＭＯＳＦＥＴの構成を模式的に示す断面図。
【符号の説明】
１、１１１…ｎ−型ドリフト層（第１の半導体層）、
２、１１２…ｎ＋型ドレイン層（高濃度半導体層）、
３、１１３…ドレイン電極Ｄ（第１の主電極）、
４、１１４…第１のｐ型ベース層（第２の半導体層）、
５、１１５…ｎ＋型ソース層（第３の半導体層）、
６，１１６…Ｓｉ酸化膜（ゲート絶縁膜）、
７、１１７…第１のゲート電極Ｇ１（第１の制御電極）、
８，１１８…ソース電極Ｓ（第２の主電極）、
９ａ、９ｂ、９ｃ、１１９ａ、１１９ｂ、１１９ｃ…ｐ＋埋込み層、
１０…ｐ＋型 キャリア注入層（第４の半導体層）、
１１…第２のゲート電極（第２の制御電極）
２０，３０…ｐ＋型 キャリア注入層（第５の半導体層）、
４４…第２のｐ型ベース層（第６の半導体層）、
４５…ｎ＋型ソース層（第７の半導体層）、
４６…Ｓｉ酸化膜（ゲート絶縁膜）、
４７…ソース電極（フローティング電極）、
５０ａ、５０ｂ、５０ｃ…ｐ−型接続層、
９１…第１の入力端子、
９２…第２の入力端子、
９３…Ｖｄｄ電源端子、
９４…接地（Ｖｇｎｄ）電源端子、
９５…ゲート入力回路、
ｒｇ１，ｒｇ２…抵抗、
ＲＬ…負荷抵抗、
Ｃ…キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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