(57)【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の一部であり、前記シリコン基板の主面に対してほぼ垂直に形成された複数のシリコンピラーと、
ビット線方向に延在し、隣接する前記シリコンピラー間のシリコン基板に設けられたビットトレンチと、
前記ビットトレンチの表面を覆う絶縁膜と、
前記絶縁膜で表面が覆われた前記ビットトレンチ内に埋設されたビット線と、
ゲート絶縁膜を介して前記シリコンピラーの側面を覆うゲート電極と、
前記シリコンピラーの下部であって、前記ビットトレンチの側壁の一部に接して設けられた第１の拡散層と、
前記シリコンピラーの上面に接して設けられた第２の拡散層と、
前記シリコンピラーの上方に配置され、前記第２の拡散層に接続された記憶素子とを備え、
前記ビットトレンチに埋設された前記ビット線は、前記ビットトレンチの側壁の一部を介して前記第１の拡散層と接触して接続されたシリコン材料領域と、前記シリコン材料領域と接触し前記シリコン材料領域の下に位置する、前記シリコン材料領域よりも電気抵抗の低い材料からなる低抵抗領域とを含んでいることを特徴とする半導体記憶装置。
【請求項２】
前記低抵抗領域の表面は、前記シリコン材料領域との接触面を除き、前記絶縁膜によって覆われていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記低抵抗領域は、金属又はその化合物を含んでいることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記ビット線方向と交差するワード線方向に隣接する前記複数のシリコンピラーを覆うゲート電極は互いに接触しており、前記ビット線方向に隣接する前記複数のシリコンピラーを覆うゲート電極は互いに分離されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記ワード線方向に延在する前記複数のシリコンピラーの列に介在するダミーシリコンピラーと、
ダミーゲート絶縁膜を介して前記ダミーシリコンピラーの表面を覆うダミーゲート電極と、
前記ワード線方向に延在し、前記ダミーゲート電極に接続された補助ワード線とをさらに備え、
前記ダミーシリコンピラーと隣接する前記シリコンピラーを覆うゲート電極は、前記ダミーゲート電極と接触していることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記補助ワード線は、前記ゲート電極よりも電気抵抗の小さい材料によって構成されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記ダミーシリコンピラーが前記ビット線方向に複数設けられていることを特徴とする請求項５又は６に記載の半導体記憶装置。
【請求項８】
前記シリコンピラーの上部に設けられた層間絶縁膜をさらに備え、前記第２の拡散層は、前記層間絶縁膜に設けられたスルーホールを介して前記シリコンピラーの上部に接続されていることを特徴とする請求項１乃至７のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記スルーホールの内壁に設けられ、前記第２の拡散層と前記ゲート電極とを絶縁する筒状のサイドウォール絶縁膜をさらに備えることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
平面的に見て、前記筒状のサイドウォール絶縁膜の外周部と前記シリコンピラーの外周部が実質的に一致していることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記記憶素子がキャパシタであることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体記憶装置。
【請求項１２】
前記記憶素子が相変化素子であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体記憶装置。
【請求項１３】
シリコン基板からなるシリコンピラーと、前記シリコンピラーの側面を囲むゲート電極と、前記シリコンピラーの下部であってビットトレンチの側壁の一部に接して設けられた第１の拡散層と、前記シリコンピラーの上面に接して設けられた第２の拡散層と、前記第２拡散層の上方に形成された記憶素子とを有する半導体記憶装置の製造方法であって、
シリコン基板の表面に形成したハードマスクを用いて前記シリコン基板をエッチングすることにより、ビット線方向に延在する複数のシリコンフィンを形成する第１の工程と、
前記複数のシリコンフィンの側壁にサイドウォール窒化膜を形成し、隣接する前記シリコンフィンの間の底部に前記シリコン基板を露出させる第２の工程と、
露出した前記シリコン基板をエッチングすることにより、隣接する前記シリコンフィン間に前記ビットトレンチを形成する第３の工程と、
前記ビットトレンチの表面および前記サイドウォール窒化膜が形成されている前記シリコンフィンの側壁を絶縁膜で覆った後、前記ビットトレンチの底部に前記ビット線の低抵抗領域を埋め込む第４の工程と、
前記ビットトレンチの上部に形成された前記絶縁膜を部分的に除去することにより、前記ビットトレンチの一方の側壁に前記シリコン基板を露出させる第５の工程と、
前記側壁に露出した前記シリコン基板と接するように、前記ビットトレンチの上部に前記ビット線のシリコン材料領域を埋め込む第６の工程と、
熱処理を行うことによって、前記シリコン材料領域に含まれる不純物を前記シリコンフィンの下部に位置する前記シリコン基板に拡散させ、ソース／ドレインの一方となる前記第１の拡散層を形成する第７の工程と、
前記第７の工程の後、前記ビット線方向に垂直なワード線方向に延在するマスクを用いて、前記シリコン基板からなる前記シリコンフィンをエッチングして前記ビット線方向に切断することにより複数のシリコンピラーを形成する第８の工程と、を備えることを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項１乃至１２のいずれか一項に記載の半導体記憶装置を含むデータ処理システム。
【請求項１５】
前記第５の工程は、前記第４の工程において前記ビットトレンチの底部に前記低抵抗領域を埋め込んだ後、前記低抵抗領域の上面より上方であって、前記低抵抗領域の両側に位置して露出する前記絶縁膜の内、一方の前記絶縁膜をマスクで覆った状態で他の一方の前記絶縁膜を除去する工程を含み、これによって前記絶縁膜が除去された一方の側壁には、前記シリコンフィンを覆う前記サイドウォール窒化膜と、前記サイドウォール窒化膜と前記低抵抗領域の上面との間に位置するシリコン基板とが露出されることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【請求項１６】
前記サイドウォール窒化膜と前記低抵抗領域の上面との間に位置して露出されるシリコン基板に接するように、前記シリコン材料領域が形成されることを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
【請求項１７】
前記シリコン材料領域は、不純物の拡散によって形成される前記第１の拡散層の拡散源として用いられ、前記第１の拡散層は前記サイドウォール窒化膜と前記低抵抗領域の上面との間に位置して露出されるシリコン基板内に、前記シリコン材料領域から不純物を拡散させて形成されることを特徴とする請求項１６に記載の半導体記憶装置の製造方法。
【請求項１８】
前記シリコンピラーの側面に熱酸化法によりゲート絶縁膜を形成する第９の工程と、
第９の工程の後、ＣＶＤ法により全面にポリシリコン膜を形成した後エッチバックすることにより前記シリコンピラーの側面を囲むゲート電極を形成する第１０の工程と、
第１０の工程の後、全面に層間絶縁膜を形成し、ＣＭＰ法により研磨して平坦化することにより、前記ハードマスクの上面を露出させる第１１の工程と、
上面が露出した前記ハードマスクを除去して前記シリコンピラー上にスルーホールを形成する第１２の工程と、
前記シリコンピラーの上面に接して前記スルーホールを埋め込むように選択エピタキシャル成長法によりシリコンエピタキシャル層を形成した後、不純物をイオン注入して前記第２の拡散層を形成する第１３の工程と、
前記第２の拡散層に接続される記憶素子を形成する第１４の工程と、
を有することを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びその製造方法に関し、特に、シリコンピラーを用いた縦型トランジスタを有する半導体記憶装置及びその製造方法に関する。また、本発明はこのような半導体記憶装置を含むデータ処理システムに関する。
【背景技術】
【０００２】
これまで、半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２の最密レイアウトも実現可能である（特許文献１〜６参照）。
【特許文献１】特開２００３−３０３９０１号公報
【特許文献２】特開平５−１３６３７４号公報
【特許文献３】特開平６−２０９０８９号公報
【特許文献４】特開平９−８２９５号公報
【特許文献５】特開２００２−８３９４５号公報
【特許文献６】特開２００４−８０００４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
シリコンピラーを用いた縦型トランジスタを半導体記憶装置のセルトランジスタとして用いる場合、ソース又はドレインとなる拡散層の一方がビット線に接続され、他方が記憶素子（ＤＲＡＭにおいてはセルキャパシタ）に接続されることが一般的である。通常、セルキャパシタなどの記憶素子はセルトランジスタの上方に配置されることから、シリコンピラーの上部に記憶素子が接続され、シリコンピラーの下部にビット線が接続されることになる。
【０００５】
しかしながら、シリコンピラーの下部は半導体基板であることから、ここにビット線を形成するためには、基板の内部にビット線を埋め込む必要が生じる。このような埋め込みビット線は、拡散層によって形成することができるが、拡散層を用いた配線は抵抗値が高いため、高速動作の妨げとなるおそれがあった。
【０００６】
したがって、本発明の目的は、シリコンピラーを用いた縦型トランジスタを有する改良された半導体記憶装置及びその製造方法を提供することである。
【０００７】
また、本発明の他の目的は、シリコンピラーを用いた縦型トランジスタを有する半導体記憶装置であって、基板に埋め込まれたビット線が低抵抗化された半導体記憶装置及びその製造方法を提供することである。
【０００８】
また、本発明のさらに他の目的は、このような半導体記憶装置を含むデータ処理システムを提供することである。
【課題を解決するための手段】
【０００９】
本発明による半導体記憶装置は、基板の主面に対してほぼ垂直に形成されたシリコンピラーと、ゲート絶縁膜を介して前記シリコンピラーの側面を覆うゲート電極と、前記シリコンピラーの下部及び上部にそれぞれ設けられた第１及び第２の拡散層と、前記基板に埋め込まれ、前記第１の拡散層に接続されたビット線と、前記シリコンピラーの上方に配置され、前記第２の拡散層に接続された記憶素子とを備え、前記ビット線は、前記第１の拡散層と接するシリコン材料領域と、前記シリコン材料領域よりも電気抵抗の低い材料からなる低抵抗領域とを含んでいることを特徴とする。
【００１０】
ここで、「シリコンピラーの上方」とは、シリコンピラーからみて基板とは反対側の方向を指す。同様に、「シリコンピラーの下部及び上部」とは、それぞれシリコンピラーからみて基板側の領域及び基板とは反対側の領域を指す。また、「シリコンピラーの下部及び上部」は、それぞれシリコンピラーの真上及び真下である必要はない。さらに、「シリコンピラーの下部及び上部」は、それぞれシリコンピラーの一部によって構成されていても構わないし、シリコンピラーとは別の部分によって構成されていても構わない。
【００１１】
記憶素子はキャパシタであることが好ましい。これによれば、シリコンピラーをセルトランジスタとして用いたＤＲＡＭを構成することが可能となる。また、記憶素子は相変化素子であることもまた好ましい。これによれば、シリコンピラーをセルトランジスタとして用いたＰＲＡＭを構成することが可能となる。さらに、本発明によるデータ処理システムは、上記の半導体記憶装置を含むことを特徴とする。
【００１２】
また、本発明による半導体記憶装置の製造方法は、基板をエッチングすることにより、ビット線方向に延在する複数のシリコンフィンを形成する第１の工程と、前記基板をエッチングすることにより、隣接する前記シリコンフィン間にビットトレンチを形成する第２の工程と、前記ビットトレンチの表面を絶縁膜で覆った後、前記ビットトレンチの底部に前記ビット線の低抵抗領域を埋め込む第３の工程と、前記ビットトレンチの上部に形成された前記絶縁膜を部分的に除去することにより、前記ビットトレンチの一方の側壁を露出させる第４の工程と、露出した前記側壁と接するように、前記ビットトレンチの上部に前記ビット線のシリコン材料領域を埋め込む第５の工程とを備えることを特徴とする。
【発明の効果】
【００１３】
このように、本発明による半導体記憶装置は、基板に埋め込まれたビット線がシリコン材料領域と低抵抗領域を含んでいることから、ビット線抵抗を低くすることが可能となる。また、本発明による半導体記憶装置の製造方法によれば、シリコン材料領域との接触面を除き低抵抗領域を絶縁膜によって覆うことができることから、低抵抗領域の構成材料による基板の汚染を防止することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい実施形態による半導体記憶装置の基本構造を示す模式図である。
【００１６】
図１に示すように、本実施形態による半導体記憶装置は、ワードドライバＷＤによって駆動される複数のワード線ＷＬと、センスアンプＳＡに接続された複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬの交点に配置されたメモリセルＭＣとを備えている。メモリセルＭＣがマトリクス状に配列されたセルアレイ領域ＡＲＹは、ワード線ＷＬの延在方向にいくつか分割されており、セルアレイ領域ＡＲＹの端部にはワード線接続領域ＷＣが設けられている。後述するが、ワード線ＷＬはゲート電極と補助ワード線によって構成されており、ワード線接続領域ＷＣにおいて両者が短絡される。
【００１７】
図２は、メモリセルＭＣの回路図である。
【００１８】
図２に示すように、メモリセルＭＣは、ビット線ＢＬと基準電位配線ＰＬとの間に、セルトランジスタＴｒと記憶素子Ｍがこの順に直列接続された構造を有している。セルトランジスタＴｒのゲート電極は、対応するワード線ＷＬに接続されている。記憶素子Ｍの種類については特に限定されないが、ＤＲＡＭであればキャパシタが用いられ、ＰＲＡＭであれば相変化素子が用いられる。
【００１９】
以下、記憶素子Ｍがキャパシタである場合を例に、本実施形態による半導体記憶装置のデバイス構造について説明する。
【００２０】
図３は、図１に示す領域２の構造を示す略平面図である。また、図４は、図３に示すＡ−Ａ線に沿った略断面図であり、図５は、図３に示すＢ−Ｂ線に沿った略断面図であり、図６は、図３に示すＣ−Ｃ線に沿った略断面図である。尚、略平面図である図３においては、図面の見やすさを考慮して、一部の構成要素を省略している。
【００２１】
図３〜図５に示すように、セルアレイ領域ＡＲＹには、基板の主面に対してほぼ垂直に形成されたシリコンピラー１０がマトリクス状に複数設けられている。シリコンピラー１０の下部には、ソース及びドレインの一方として機能する第１の拡散層１１が形成されており、シリコンピラー１０の上部には、ソース及びドレインの他方として機能する第２の拡散層１２が形成されている。また、シリコンピラー１０の側面には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。これらの要素は、図２に示したセルトランジスタＴｒを構成する。
【００２２】
シリコンピラー１０は、セルトランジスタＴｒのチャネル領域となる部分であり、第１の拡散層１１は図２に示したビット線ＢＬに接続され、第２の拡散層１２は図２に示した記憶素子Ｍ（本例ではキャパシタ）に接続されている。第１の拡散層１１に接続されるビット線ＢＬは、シリコン基板４に形成されたビットトレンチＢＴの内部に埋め込まれている。
【００２３】
ビット線ＢＬは、第１の拡散層１１と接するシリコン材料領域ＢＬａと、シリコン材料領域ＢＬａよりも下部に設けられた低抵抗領域ＢＬｂによって構成されている。シリコン材料領域ＢＬａは、不純物がドープされたポリシリコンからなる。また、低抵抗領域ＢＬｂは、シリコン材料領域ＢＬａよりも電気抵抗の低い材料からなる。このような材料としては、金属又はシリサイドなどの金属化合物を選択することが好ましい。金属やシリサイドなどの低抵抗材料はシリコン基板４を汚染させる原因となるが、低抵抗領域ＢＬｂの表面は、シリコン材料領域ＢＬａとの接触面を除き絶縁膜６２によって覆われていることから、基板を汚染させることはない。
【００２４】
また、シリコンピラー１０の上部を覆う絶縁膜には開口部が形成されており、第２の拡散層１２は、この開口部を介してシリコンピラー１０の上部に接続されている。また、第２の拡散層１２の周囲には、筒状のサイドウォール絶縁膜１５が設けられており、これによって、第２の拡散層１２とゲート電極１４とが絶縁されている。平面的に見て、筒状のサイドウォール絶縁膜１５の外周部とシリコンピラー１０の外周部は一致している。これは、後述するセルトランジスタＴｒの製造方法に起因するものである。
【００２５】
また、第２の拡散層１２は、層間絶縁膜２１〜２４を貫通するストレージノードコンタクト１６を介して、記憶素子ＭとなるキャパシタＣｐの下部電極５１に接続されている。キャパシタＣｐの上部電極５２は、図２に示した基準電位配線ＰＬに接続されている。
【００２６】
図３に示すように、隣接するシリコンピラー１０の間隔は、ワード線方向において相対的に狭く、ビット線方向において相対的に広く設定されている。具体的には、ワード線方向に隣接するシリコンピラー１０の間隔は、ゲート電極１４の膜厚の２倍未満に設定されている。これに対し、ビット線方向に隣接するシリコンピラー１０の間隔は、ゲート電極１４の膜厚の２倍超に設定されている。これにより、ワード線方向に隣接するシリコンピラー１０を覆うゲート電極１４は互いに接触する一方、ビット線方向に隣接するシリコンピラー１０を覆うゲート電極１４は互いに分離される。
【００２７】
また、ワード線方向に延在するシリコンピラー１０の列には、ダミーシリコンピラー３０が介在している。このダミーシリコンピラー３０がビット線方向に複数設けられた領域が、図１に示したワード線接続領域ＷＣである。
【００２８】
図５及び図６に示すように、ダミーシリコンピラー３０の表面には、ダミーゲート絶縁膜３３を介してダミーゲート電極３４が形成されている。ワード線方向におけるシリコンピラー１０とダミーシリコンピラー３０との間隔は、ワード線方向に隣接するシリコンピラー１０の間隔と一致しており、このため、シリコンピラー１０を覆うゲート電極１４と、ダミーシリコンピラー３０を覆うダミーゲート電極３４は、ワード線方向において互いに接触している。ダミーゲート電極３４は、ワードコンタクト３６を介して補助ワード線４０に接続されている。
【００２９】
補助ワード線４０はワード線方向に延在する配線であり、ゲート電極１４を上層の配線に接続するための配線である。つまり、シリコンピラー１０を用いた縦型トランジスタは、ゲート電極１４がシリコンピラー１０の側面に位置するため、これを上層の配線に接続することが容易ではない。しかしながら、ダミーシリコンピラー３０を覆うダミーゲート電極３４と、ダミーゲート電極３４に接続された補助ワード線４０を用いれば、ゲート電極１４を容易に上層の配線に接続することが可能となる。また、補助ワード線４０によってワード信号がバイパスされることから、ワードドライバＷＤから遠いセルトランジスタＴｒの動作遅延を抑制することも可能となる。したがって、補助ワード線４０は、ゲート電極１４よりも電気抵抗の小さい材料によって構成されていることが好ましい。
【００３０】
尚、本実施形態においては補助ワード線４０が、ワード線接続領域ＷＣにおいてワードコンタクト３６側に折れ曲がる形状であるが、これを直線状としても構わない。但し、本実施形態のように、補助ワード線４０をワード線接続領域ＷＣにおいてワードコンタクト３６側に折れ曲げれば、ワードコンタクト３６と補助ワード線４０との接触面積を拡大させることが可能となる。
【００３１】
また、図４及び図５に示すように、キャパシタＣｐは、ストレージノードコンタクト１６に接続されたシリンダ型の下部電極５１と、基準電位配線ＰＬに接続された円柱型の上部電極５２と、下部電極５１と上部電極５２との間に設けられた容量絶縁膜５３によって構成されている。
【００３２】
以上が本実施形態による半導体記憶装置の構造である。このように、本実施形態による半導体記憶装置は、シリコン基板４に埋め込まれたビット線ＢＬが低抵抗領域ＢＬｂを含んでいることから、従来の埋め込みビット線と比べ、抵抗を大幅に低減することが可能となる。以下、本実施形態による半導体記憶装置の製造方法について説明する。
【００３３】
図７〜図４１は、本実施形態による半導体記憶装置の製造方法を説明するための工程図であり、（ａ）は略平面図、（ｂ）はｂ−ｂ線に沿った略断面図、（ｃ）はｃ−ｃ線に沿った略断面図、（ｄ）はｄ−ｄ線に沿った略断面図、（ｅ）はｅ−ｅ線に沿った略断面図である。
【００３４】
まず、図７に示すように、シリコン基板４上にシリコン酸化膜７３ａ及びシリコン窒化膜７３ｂを順次形成し、これをパターニングすることによって、ビット線方向に延在する複数のハードマスク７３を形成する。次に、図８に示すように、このハードマスク７３を用いてシリコン基板４をエッチングすることにより、ビット線方向に延在する複数のシリコンフィン６０を形成する。シリコンフィン６０の高さは、最終的に形成されるシリコンピラー１０の高さと一致する。
【００３５】
次に、図９に示すように、全面にシリコン窒化膜を形成した後、エッチバックを行う。これにより、シリコンフィン６０の側壁はサイドウォール窒化膜６１で覆われる。一方、シリコン基板４は、隣接するシリコンフィン６０間の底部において露出することになる。この状態で、ハードマスク７３及びサイドウォール窒化膜６１をマスクとしてシリコン基板４をエッチングすることにより、図１０に示すように、隣接するシリコンフィン６０間にビットトレンチＢＴを形成する。ビットトレンチＢＴは、シリコンフィン６０と同様、ビット線方向に延在することになる。
【００３６】
次に、図１１に示すように、ＣＶＤ法によって全面にシリコン酸化膜６２を形成する。これにより、ビットトレンチＢＴの表面にて露出するシリコン基板４は、全てシリコン酸化膜で覆われることになる。この状態で、図１２に示すように、低抵抗領域ＢＬｂの材料となる導電膜を全面に堆積させ、これをエッチバックする。低抵抗領域ＢＬｂの材料としては、上述の通り、金属又はシリサイドなどの金属化合物を選択することが好ましい。エッチバック量としては、低抵抗領域ＢＬｂの上面がサイドウォール窒化膜６１の下面よりも下方に位置するよう、調整する必要がある。但し、エッチバック量が多すぎると低抵抗領域ＢＬｂの残存膜厚が少なくなるため、低抵抗化のメリットが減少する。したがって、低抵抗領域ＢＬｂの上面がサイドウォール窒化膜６１の下面よりも僅かに下方に位置するよう、エッチバック量を調整することが好ましい。
【００３７】
これにより、ビットトレンチＢＴの底部には、ビット線ＢＬの低抵抗領域ＢＬｂが埋め込まれた状態となる。この時、ビットトレンチＢＴの表面は全てシリコン酸化膜で覆われていることから、低抵抗領域ＢＬｂがシリコン基板４と接触することはない。したがって、金属やシリサイドなどの低抵抗材料がシリコン基板４を汚染させることはない。
【００３８】
次に、図１３に示すように、ビットトレンチＢＴの一方の側壁に形成されたシリコン酸化膜６２を選択的に除去する。この工程は、ビットトレンチＢＴの他方の側壁をフォトレジスト（図示せず）によって覆った状態でエッチングすることにより行うことができる。これにより、ビットトレンチＢＴの一方の側壁６３（図１３（ｂ）ではビットトレンチＢＴの右側の側壁）が露出した状態となる。これに対し、ビットトレンチＢＴの他方の側壁６４（図１３（ｂ）ではビットトレンチＢＴの左側の側壁）は、シリコン酸化膜６２で覆われたままである。
【００３９】
この状態で、図１４に示すように、シリコン材料領域ＢＬａの材料となる導電膜を全面に堆積させ、これをエッチバックする。シリコン材料領域ＢＬａの材料としては、上述の通り、不純物がドープされたポリシリコンが選択される。エッチバック量としては、シリコン材料領域ＢＬａの上面がサイドウォール窒化膜６１の下面よりも上方に位置するよう、調整する必要がある。
【００４０】
これにより、ビットトレンチＢＴの上部には、ビット線ＢＬのシリコン材料領域ＢＬａが埋め込まれた状態となる。この時、ビットトレンチＢＴの一方の側壁６３が露出していることから、ビット線ＢＬのシリコン材料領域ＢＬａは、露出したシリコン基板４と接触することになる。ビットトレンチＢＴの他方の側壁６４はシリコン酸化膜６２で覆われているため、この部分においてはシリコン材料領域ＢＬａとシリコン基板４は接触しない。これにより、シリコン材料領域ＢＬａ及び低抵抗領域ＢＬｂからなるビット線ＢＬが完成する。
【００４１】
次に、図１５に示すように、熱処理を行うことによって、シリコン材料領域ＢＬａに含まれる不純物をシリコンフィン６０の下部に拡散させる。このような不純物拡散は、シリコン材料領域ＢＬａとシリコン基板４とが接触している側、つまり、ビットトレンチＢＴの一方の側壁６３にて生じる。これに対し、ビットトレンチＢＴの他方の側壁６４は全てシリコン酸化膜６２で覆われており、シリコン材料領域ＢＬａとシリコン基板４との接触部分が存在しないことから、こちら側においては不純物拡散は生じない。これによって、シリコンフィン６０の下部には第１の拡散層１１が形成され、対応するビット線ＢＬと第１の拡散層１１が接続された状態となる。また、この熱処理によって、シリコン材料領域ＢＬａの上部には熱酸化膜６５が形成される。
【００４２】
次に、図１６に示すように、全面にシリコン酸化膜を形成した後、シリコン窒化膜をストッパーとしてＣＭＰを行うことにより、シリコンフィン間をシリコン酸化膜６６によって埋め込む。以上でビット線方向の加工が完了する。以下、ワード線方向の加工を行う。
【００４３】
ワード線方向の加工においては、まず、図１７に示すように、ワード線方向に延在する複数のマスク８０を用いて、ハードマスク７３をビット線方向に切断する。これにより、シリコンフィン６０の作成に用いたハードマスク７３は、マトリクス状に配置された状態となる。この状態で、図１８に示すように、マトリクス状のハードマスク７３を用いてシリコン基板４をエッチングする。これにより、シリコンフィンはビット線方向に切断され、シリコンピラー１０が形成される。また、図示しないが、ダミーシリコンピラー３０も形成される。
【００４４】
次に、図１９に示すように、ウェットエッチングによってシリコン酸化膜６５，６６を全て除去する。この時、不要なサイドウォール窒化膜６１が残存している場合には、図２０に示すようにこれを除去する。
【００４５】
次に、図２１に示すように、全面にシリコン窒化膜を形成した後、エッチバックを行う。これにより、シリコンピラー１０の側壁はサイドウォール窒化膜６７で覆われる。サイドウォール窒化膜６７の厚さとしては、シリコンピラー１０の底部において、シリコン基板４及びビット線ＢＬの一部が露出する程度の膜厚に設定する必要がある。特に、シリコンピラー１０の間隔はワード線方向において狭いため、サイドウォール窒化膜の膜厚は、ワード線方向におけるシリコンピラー１０の間隔の半分未満とする必要がある。
【００４６】
次に、図２２に示すように、熱酸化を行うことによって、露出しているシリコン基板４及びビット線ＢＬの上部を酸化し、シリコン酸化膜６８を形成する。その後、図２３に示すように、ウェットエッチングによってサイドウォール窒化膜６１，６７を全て除去する。この時、シリコンピラー１０の上部を覆うハードマスク７３が全て除去されないよう、エッチング量を設定する必要がある。これにより、シリコンピラー１０の側面は全て露出し、シリコンピラー１０の上部がハードマスク７３で覆われた状態となる。
【００４７】
以降の工程は、図３に示したＢ−Ｂ断面に対応する断面を用いて説明する。
【００４８】
まず、シリコンピラー１０及びダミーシリコンピラー３０の側面にゲート絶縁膜１３及びダミーゲート絶縁膜３３を同時に形成する（図２４）。ゲート絶縁膜１３及びダミーゲート絶縁膜３３は熱酸化により形成することができ、これらの膜厚は約５ｎｍであることが好ましい。
【００４９】
次に、ポリシリコン膜によるゲート電極１４及びダミーゲート電極３４を形成する。ゲート電極１４及びダミーゲート電極３４は、基板全面に約３０ｎｍの膜厚を有するポリシリコン膜をＣＶＤ法により形成した後（図２５）、ポリシリコン膜をエッチバックすることにより形成することができる（図２６）。これにより、ゲート絶縁膜１３が形成されたシリコンピラー１０の側面がゲート電極１４で覆われた状態となり、ダミーゲート絶縁膜３３が形成されたダミーシリコンピラー３０の側面がダミーゲート電極３４で覆われた状態となる。また、ワード線方向に隣接するシリコンピラー１０の間隔は、ゲート電極１４の膜厚の２倍未満に設定されていることから、シリコンピラー１０を覆うゲート電極１４は互いに接触した状態となっている。また、隣接するゲート電極１４とダミーゲート電極３４も同様の接触状態となっている。これに対し、ビット線方向に隣接するシリコンピラー１０の間隔は、ゲート電極１４の膜厚の２倍超に設定されていることから、シリコンピラー１０を覆うゲート電極１４は互いに分離される。
【００５０】
次に、基板全面にシリコン酸化膜からなる層間絶縁膜２０を形成した後、層間絶縁膜２０の表面をＣＭＰ法により研磨して平坦化する（図２７）。このとき、ハードマスク７３を構成するシリコン窒化膜７３ｂがＣＭＰストッパーとしての役割を果たすので、層間絶縁膜２０の膜厚を確実に制御することができる。こうして、シリコン窒化膜７３ｂ間は層間絶縁膜２０で埋められた状態となる。
【００５１】
次に、シリコンピラー１０の上方に設けられたハードマスク７３を選択的に除去し、スルーホール（開口部）７８を形成する。スルーホール７８の形成では、まず基板全面にシリコン酸化膜からなるマスク酸化膜７７を形成する（図２８）。マスク酸化膜７７はＣＶＤ法により形成することができ、マスク酸化膜７７の膜厚は約５ｎｍであることが好ましい。次に、シリコンピラー１０の上方に形成されたシリコン窒化膜７３ｂが露出するように、マスク酸化膜７７をパターニングする（図２９）。この時、ダミーシリコンピラー３０の上方に形成されたシリコン窒化膜７３ｂは、マスク酸化膜７７で覆われた状態としておく。その後、露出したシリコン窒化膜７３ｂをドライエッチング又はウェットエッチングにより除去することにより、シリコン酸化膜７３ａを底面とするスルーホール７８が形成される（図３０）。
【００５２】
スルーホール７８は、シリコンピラー１０を形成する際にマスクとして用いたシリコン窒化膜７３ｂを除去することにより形成されることから、シリコンピラー１０に対して自己整合的に形成されることになる。このため、平面的に見て、スルーホール７８の壁面とシリコンピラー１０の外周部は一致する。
【００５３】
次に、シリコンピラー１０の上部にＬＤＤ（Lightly Doped Drain）領域７９を形成する（図３１）。ＬＤＤ領域７９は、シリコンピラー１０の上部に形成されたシリコン酸化膜７３ａを介して、シリコン基板中の不純物と逆の導電型を有する低濃度の不純物を浅くイオン注入することにより形成することができる。
【００５４】
次に、スルーホール７８の内壁面にサイドウォール絶縁膜１５を形成する（図３２）。サイドウォール絶縁膜１５は、基板全面にシリコン窒化膜を形成した後、これをエッチバックすることにより形成することができる。特に限定されるものではないが、シリコン窒化膜の膜厚は約１０ｎｍであることが好ましい。このように、サイドウォール絶縁膜１５はスルーホール７８の内壁面に形成され、スルーホール７８はシリコンピラー１０の形成に用いたハードマスクとしてのシリコン窒化膜を除去することによって形成されるものであることから、平面的に見て、筒状のサイドウォール絶縁膜１５の外周部とシリコンピラー１０の外周部は一致する。
【００５５】
次に、シリコンピラー１０の上部に第２の拡散層１２を形成する。第２の拡散層１２の形成では、まずスルーホール７８を掘り下げてその底部にあるシリコン酸化膜７３ａを除去した後（図３３）、スルーホール７８の内部にシリコンエピタキシャル層１２ａを選択的エピタキシャル成長法により形成する（図３４）。その後、シリコンエピタキシャル層１２ａにシリコン基板中の不純物とは反対の導電型を有する高濃度の不純物をイオン注入することにより、第２の拡散層１２が形成される（図３５）。これにより、第２の拡散層１２がシリコンピラー１０に対して自己整合的に形成されることになる。
【００５６】
次に、基板全面に層間絶縁膜２１及びシリコン窒化膜２２を順次形成した後（図３６）、シリコン窒化膜２２をパターニングすることにより、ダミーシリコンピラー３０の上方に開口部２２ａを形成する（図３７）。
【００５７】
次に、シリコン窒化膜２２をマスクとして用いて層間絶縁膜２１をドライエッチングすることにより、層間絶縁膜２１を貫通するコンタクトホール２２ｂを形成し（図３８）、コンタクトホール内をポリシリコン膜で埋めることにより、ワードコンタクト３６を形成する（図３９）。さらに、層間絶縁膜２３を形成した後（図４０）、層間絶縁膜２３に補助ワード線４０を形成するためのスリット（不図示）をワード線方向形成し、スリットの内部を低抵抗材料で埋めることにより、ダミーゲート電極３４に接続された補助ワード線４０（不図示）を形成する。
【００５８】
次に、層間絶縁膜２４を形成した後、層間絶縁膜２１〜２４を貫通するストレージノードコンタクト１６を形成する（図４１）。ストレージノードコンタクト１６は、各シリコンピラー１０の上方にコンタクトホールを形成した後、コンタクトホールの内部をポリシリコン膜で埋めることにより形成することができる。これにより、ストレージノードコンタクト１６は、第２の拡散層１２に接続される。
【００５９】
その後は、通常のプロセスを用いてキャパシタＣｐ及び基準電位配線ＰＬを形成する。以上により、本実施形態による半導体記憶装置が完成する。
【００６０】
以上説明したように、本実施形態による半導体記憶装置の製造方法では、ビットトレンチＢＴの表面を全てシリコン酸化膜６２で覆った後、ビットトレンチＢＴの内部に低抵抗領域ＢＬｂを形成していることから、低抵抗領域ＢＬｂとシリコン基板４との接触を防止することができる。したがって、金属やシリサイドなどの低抵抗材料がシリコン基板４を汚染させることがない。
【００６１】
また、ゲート電極をエッチバックすることによってビット線方向に隣接する複数のシリコンピラーを覆うゲート電極を分離していることから、ゲート電極のパターニングが不要であり、製造工程を簡素化することが可能となる。また、ダミーゲート電極３４がダミーシリコンピラー３０を覆うように形成されることから、ダミーゲート電極３４を介して、ゲート電極１４と補助ワード線４０を容易に接続することが可能となる。しかも、共通のマスクを用いてシリコンピラー１０及びダミーシリコンピラー３０を同時に形成するので、両者の間隔を高精度に制御することができ、シリコンピラー１０に形成されるゲート電極１４とダミーシリコンピラー３０に形成されるダミーゲート電極３４を確実に接続することができる。
【００６２】
また、シリコンピラー１０及びダミーシリコンピラー３０の形成に用いたハードマスク７３を残したままゲート電極１４及びダミーゲート電極３４を形成した後、シリコンピラー１０上のハードマスク７３を除去していることから、シリコンピラー１０の上部に自己整合的なスルーホール７８を形成することができる。したがって、スルーホール７８内に第２の拡散層１２を形成することにより、シリコンピラー１０に対して第２の拡散層１２を自己整合的に形成することができる。
【００６３】
次に、記憶素子Ｍが相変化素子である場合を例に、本実施形態による半導体記憶装置のデバイス構造について説明する。
【００６４】
図４２は、本発明の好ましい他の実施形態による半導体記憶装置のデバイス構造を示す略断面図である。
【００６５】
図４２に示すように、本実施形態の特徴は、図２に示したメモリセルＭＣの記憶素子Ｍとして相変化素子Ｐｃを用いる点にある。相変化素子Ｐｃは、第２の拡散層１２に接続された下部電極（ヒータープラグ）９１と、基準電位コンタクト９４を介して基準電位配線ＰＬに接続された上部電極９３と、下部電極９１と上部電極９３との間に設けられた記録層９２によって構成されている。
【００６６】
記録層９２には相変化材料が用いられる。相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素を挙げることができる。本実施形態においては特に、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を選択することが好ましい。記録層９２の膜厚は特に限定されないが、本実施形態では、例えば１０〜２００ｎｍに設定することができる。記録層９２の成膜方法としては、スパッタリング法を用いることができる。
【００６７】
下部電極９１はヒータープラグとして用いられ、データの書き込み時において発熱体の一部となる。このため、下部電極９１の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。
【００６８】
上部電極９３は、記録層９２のパターニング時に記録層９２を保護する役割を果たす。また、基準電位コンタクト９４の材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、下部電極９１と同様、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
【００６９】
以上のような構造を有する半導体記憶装置は、ワードドライバＷＤによってワード線のいずれか１本を活性化し、この状態でビット線の少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルＭＣでは、セルトランジスタＴｒがオンするため、対応するビット線は、相変化素子Ｐｃを介してビット線ＢＬに接続された状態となる。したがって、この状態で所定のビット線ＢＬに書き込み電流を流せば、相変化素子Ｐｃに含まれる記録層９２を結晶相又はアモルファス相に変化させることができる。また、ビット線ＢＬに読み出し電流を流せば、相変化素子Ｐｃに含まれる記録層９２が結晶相であるかアモルファス相であるかによって電流値が異なることから、これに基づいてデータを読み出すことができる。
【００７０】
図４３は、本発明の好ましい実施形態による半導体記憶装置を用いたデータ処理システム１００の構成を示すブロック図であり、本実施形態による半導体記憶装置がＤＲＡＭである場合を示している。
【００７１】
図４３に示すデータ処理システム１００は、データプロセッサ１２０と、本実施形態による半導体記憶装置（ＤＲＡＭ）１３０が、システムバス１１０を介して相互に接続された構成を有している。データプロセッサ１２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図４３においては簡単のため、システムバス１１０を介してデータプロセッサ１２０とＤＲＡＭ１３０とが接続されているが、システムバス１１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００７２】
また、図４３には、簡単のためシステムバス１１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図４３に示すメモリシステムデータ処理システムでは、ストレージデバイス１４０、Ｉ／Ｏデバイス１５０、ＲＯＭ１６０がシステムバス１１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００７３】
ストレージデバイス１４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス１５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス１５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図４３に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００７４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７５】
例えば、上記実施形態では、シリコンピラー１０の上部に形成する第２の拡散層１２を選択的エピタキシャル成長法によって形成しているが、第２の拡散層１２の形成方法としてはこれに限定されず、ＣＶＤ法などにより不純物をドープしたポリシリコン膜を埋め込んでも構わない。但し、選択的エピタキシャル成長法を用いれば、結晶の連続性が確保されることから、より良好なトランジスタ特性を得ることが可能となる。また、上記実施形態では、シリコンピラー１０と第２の拡散層１２が別個の部分によって構成されているが、シリコンピラー１０の内部に第２の拡散層１２を形成しても構わない。
【図面の簡単な説明】
【００７６】
【図１】図１は、本発明の好ましい実施形態による半導体記憶装置の基本構造を示す模式図である。
【図２】図２は、メモリセルＭＣの回路図である。
【図３】図３は、図１に示す領域２の構造を示す略平面図である。
【図４】図４は、図３に示すＡ−Ａ線に沿った略断面図である。
【図５】図５は、図３に示すＢ−Ｂ線に沿った略断面図である。
【図６】図６は、図３に示すＣ−Ｃ線に沿った略断面図である。
【図７】図７は、本実施形態による半導体記憶装置の製造方法の一工程（ハードマスク７３の形成）を示す略断面図である。
【図８】図８は、本実施形態による半導体記憶装置の製造方法の一工程（シリコンフィン６０の形成）を示す略断面図である。
【図９】図９は、本実施形態による半導体記憶装置の製造方法の一工程（サイドウォール窒化膜６１の形成）を示す略断面図である。
【図１０】図１０は、本実施形態による半導体記憶装置の製造方法の一工程（ビットトレンチＢＴの形成）を示す略断面図である。
【図１１】図１１は、本実施形態による半導体記憶装置の製造方法の一工程（シリコン酸化膜６２の形成）を示す略断面図である。
【図１２】図１２は、本実施形態による半導体記憶装置の製造方法の一工程（ビット線ＢＬの低抵抗領域ＢＬｂの形成）を示す略断面図である。
【図１３】図１３は、本実施形態による半導体記憶装置の製造方法の一工程（シリコン酸化膜６２の選択的な除去）を示す略断面図である。
【図１４】図１４は、本実施形態による半導体記憶装置の製造方法の一工程（ビット線ＢＬのシリコン材料領域ＢＬａの形成）を示す略断面図である。
【図１５】図１５は、本実施形態による半導体記憶装置の製造方法の一工程（第１の拡散層１１の形成）を示す略断面図である。
【図１６】図１６は、本実施形態による半導体記憶装置の製造方法の一工程（シリコン酸化膜６６の形成）を示す略断面図である。
【図１７】図１７は、本実施形態による半導体記憶装置の製造方法の一工程（ハードマスク７３のパターニング）を示す略断面図である。
【図１８】図１８は、本実施形態による半導体記憶装置の製造方法の一工程（シリコンピラー１０の形成）を示す略断面図である。
【図１９】図１９は、本実施形態による半導体記憶装置の製造方法の一工程（シリコン酸化膜６５，６６の除去）を示す略断面図である。
【図２０】図２０は、本実施形態による半導体記憶装置の製造方法の一工程（サイドウォール窒化膜６１の除去）を示す略断面図である。
【図２１】図２１は、本実施形態による半導体記憶装置の製造方法の一工程（サイドウォール窒化膜６７の形成）を示す略断面図である。
【図２２】図２２は、本実施形態による半導体記憶装置の製造方法の一工程（シリコン酸化膜６８の形成）を示す略断面図である。
【図２３】図２３は、本実施形態による半導体記憶装置の製造方法の一工程（サイドウォール窒化膜６１，６７の除去）を示す略断面図である。
【図２４】図２４は、本実施形態による半導体記憶装置の製造方法の一工程（ゲート絶縁膜１３及びダミーゲート絶縁膜３３の形成）を示す略断面図である。
【図２５】図２５は、本実施形態による半導体記憶装置の製造方法の一工程（ポリシリコン膜の形成）を示す略断面図である。
【図２６】図２６は、本実施形態による半導体記憶装置の製造方法の一工程（エッチバックによるゲート電極１４及びダミーゲート電極３４の形成）を示す略断面図である。
【図２７】図２７は、本実施形態による半導体記憶装置の製造方法の一工程（層間絶縁膜２０の形成）を示す略断面図である。
【図２８】図２８は、本実施形態による半導体記憶装置の製造方法の一工程（マスク酸化膜７７の形成）を示す略断面図である。
【図２９】図２９は、本実施形態による半導体記憶装置の製造方法の一工程（マスク酸化膜７７のパターニング）を示す略断面図である。
【図３０】図３０は、本実施形態による半導体記憶装置の製造方法の一工程（スルーホール７８の形成）を示す略断面図である。
【図３１】図３１は、本実施形態による半導体記憶装置の製造方法の一工程（ＬＤＤ領域７９の形成）を示す略断面図である。
【図３２】図３２は、本実施形態による半導体記憶装置の製造方法の一工程（サイドウォール絶縁膜１５の形成）を示す略断面図である。
【図３３】図３３は、本実施形態による半導体記憶装置の製造方法の一工程（シリコン酸化膜７３ａの除去）を示す略断面図である。
【図３４】図３４は、本実施形態による半導体記憶装置の製造方法の一工程（シリコンエピタキシャル層１２ａの形成）を示す略断面図である。
【図３５】図３５は、本実施形態による半導体記憶装置の製造方法の一工程（第２の拡散層１２の形成）を示す略断面図である。
【図３６】図３６は、本実施形態による半導体記憶装置の製造方法の一工程（層間絶縁膜２１及びシリコン窒化膜２２の形成）を示す略断面図である。
【図３７】図３７は、本実施形態による半導体記憶装置の製造方法の一工程（開口部２２ａの形成）を示す略断面図である。
【図３８】図３８は、本実施形態による半導体記憶装置の製造方法の一工程（コンタクトホール２２ｂの形成）を示す略断面図である。
【図３９】図３９は、本実施形態による半導体記憶装置の製造方法の一工程（ワードコンタクト３６の形成）を示す略断面図である。
【図４０】図４０は、本実施形態による半導体記憶装置の製造方法の一工程（層間絶縁膜２３の形成）を示す略断面図である。
【図４１】図４１は、本実施形態による半導体記憶装置の製造方法の一工程（ストレージノードコンタクト１６の形成）を示す略断面図である。
【図４２】図４２は、本発明の好ましい他の実施形態による半導体記憶装置のデバイス構造を示す略断面図である。
【図４３】図４３は、本発明の好ましい実施形態による半導体記憶装置を用いたデータ処理システム１００の構成を示すブロック図である。
【符号の説明】
【００７７】
４        シリコン基板
１０      シリコンピラー
１１      第１の拡散層
１２      第２の拡散層
１２ａ    シリコンエピタキシャル層
１３      ゲート絶縁膜
１４      ゲート電極
１５      サイドウォール絶縁膜
１６      ストレージノードコンタクト
２０      層間絶縁膜
２１      層間絶縁膜
２２      シリコン窒化膜
２２ａ    開口部
２２ｂ    コンタクトホール
２３      層間絶縁膜
２４      層間絶縁膜
３０      ダミーシリコンピラー
３３      ダミーゲート絶縁膜
３４      ダミーゲート電極
３６      ワードコンタクト
４０      補助ワード線
５１      下部電極
５２      上部電極
５３      容量絶縁膜
６０      シリコンフィン
６１      サイドウォール窒化膜
６２      シリコン酸化膜
６３      ビットトレンチの一方の側壁
６４      ビットトレンチの他方の側壁
６５      シリコン酸化膜
６６      シリコン酸化膜
６７      サイドウォール窒化膜
６８      シリコン酸化膜
７３      ハードマスク
７３ａ    シリコン酸化膜
７３ｂ    シリコン窒化膜
７７      マスク酸化膜
７８      スルーホール
７９      ＬＤＤ領域
８０      マスク
９１      下部電極
９２      記録層
９３      上部電極
９４      基準電位コンタクト
１００    データ処理システム
１１０    システムバス
１２０    データプロセッサ
１３０    半導体記憶装置（ＤＲＡＭ）
１４０    ストレージデバイス
１５０    Ｉ／Ｏデバイス
１６０    ＲＯＭ
ＡＲＹ    セルアレイ領域
ＢＬ      ビット線
ＢＬａ    シリコン材料領域
ＢＬｂ    低抵抗領域
ＢＴ      ビットトレンチ
Ｃｐ      キャパシタ
Ｍ        記憶素子
ＭＣ      メモリセル
Ｐｃ      相変化素子
ＰＬ      基準電位配線
ＳＡ      センスアンプ
Ｔｒ      セルトランジスタ
ＷＣ      ワード線接続領域
ＷＤ      ワードドライバ
ＷＬ      ワード線
【図１】
0004690438.tif 000002
【図２】
0004690438.tif 000003
【図３】
0004690438.tif 000004
【図４】
0004690438.tif 000005
【図５】
0004690438.tif 000006
【図６】
0004690438.tif 000007
【図７】
0004690438.tif 000008
【図８】
0004690438.tif 000009
【図９】
0004690438.tif 000010
【図１０】
0004690438.tif 000011
【図１１】
0004690438.tif 000012
【図１２】
0004690438.tif 000013
【図１３】
0004690438.tif 000014
【図１４】
0004690438.tif 000015
【図１５】
0004690438.tif 000016
【図１６】
0004690438.tif 000017
【図１７】
0004690438.tif 000018
【図１８】
0004690438.tif 000019
【図１９】
0004690438.tif 000020
【図２０】
0004690438.tif 000021
【図２１】
0004690438.tif 000022
【図２２】
0004690438.tif 000023
【図２３】
0004690438.tif 000024
【図２４】
0004690438.tif 000025
【図２５】
0004690438.tif 000026
【図２６】
0004690438.tif 000027
【図２７】
0004690438.tif 000028
【図２８】
0004690438.tif 000029
【図２９】
0004690438.tif 000030
【図３０】
0004690438.tif 000031
【図３１】
0004690438.tif 000032
【図３２】
0004690438.tif 000033
【図３３】
0004690438.tif 000034
【図３４】
0004690438.tif 000035
【図３５】
0004690438.tif 000036
【図３６】
0004690438.tif 000037
【図３７】
0004690438.tif 000038
【図３８】
0004690438.tif 000039
【図３９】
0004690438.tif 000040
【図４０】
0004690438.tif 000041
【図４１】
0004690438.tif 000042
【図４２】
0004690438.tif 000043
【図４３】
0004690438.tif 000044