(57)【特許請求の範囲】
【請求項１】
強誘電体又はエレクトレット・メモリ・デバイスを作動させる方法であって、
前記メモリ・デバイスは、ヒステリシスを示す分極化可能な材料の強誘電体又はエレクトレットの薄いフィルム製、特に強誘電体又はエレクトレットのポリマー製の薄いフィルムの形態のメモリ・セル（４２０）と、第１及び第２の組の各平行な電極（ＷＬ；ＢＬ）とを含み、前記第１の組の電極（ＷＬ）は前記第２の組の電極（ＢＬ）と実質的に直交関係に設けられており、前記第１及び第２の組の電極（ＷＬ；ＢＬ）は、前記メモリ・セル（４２０）の薄いフィルム材料と直接的又は間接的に接触するように設けられることにより、個々のメモリ・セル内の分極化状態は、前記各第１及び第２の組の電極（ＷＬ、ＢＬ）の個々の電極（４０２、４１２）にそれぞれ適切な電圧を印加することによって読み取られ、リフレッシュされ、消去され、又は書き込まれることができ、
前記方法は、所定の振幅及び長さの電圧パルスの時間シーケンスをそれぞれが有する読取りサイクル及び書込み／リフレッシュ・サイクルを含む電圧パルス・プロトコルを実行し、読取りサイクルは、前記メモリ・セル（４２０）からデータが読み出される場合に、前記第１及び第２の組の電極のそれぞれ（ＷＬ；ＢＬ）に１組の電圧差を印加するステップを含み、前記電圧パルス・プロトコルの書込み／リフレッシュ・サイクルは、データが前記メモリ・セル（４２０）に書込み／リフレッシュされる場合に、前記第１及び第２の組の電極の電極それぞれに別の組の電圧差を印加するステップを含み、これらの組の電圧差は、少なくとも３つの分離した値を有する所定の組の電位レベルに対応している前記方法であって、
ａ）印加電圧差に対するメモリ・セル応答の変化を示す少なくとも１つのパラメータを決定するステップと、
ｂ）前記少なくとも１つのパラメータを基礎とした電圧パルス・プロトコルによって与えられた電圧パルスに関する少なくとも１つの補正要因を決定するステップと、
ｃ）次のパルス・プロトコル・パラメータ、すなわち、パルス振幅、パルス長さ及びパルス間隔の内の少なくとも１つのパラメータを電圧パルス・プロトコルの適用のために選択するステップと、
ｄ）前記少なくとも１つの補正要因によって前記選択された少なくとも１つのパラメータの１つ又は複数のパラメータ値を調整するステップとを含み、１つ又は複数のパルス振幅、１つ又は複数のパルス長さ及び１つ又は複数のパルス間隔が、メモリ・セル応答内で検出された変化によって別々に、又は組み合わせて調整されることを特徴とする方法。
【請求項２】
電圧パルス・プロトコル内のスイッチング電圧パルスのパルス振幅及び／又はパルス長の値を調整することを特徴とする、請求項１に記載の方法。
【請求項３】
前記メモリ・デバイスのスイッチング速度を示す少なくとも１つのパラメータを決定することにより、ステップａ）における応答変化を示す前記少なくとも１つのパラメータを決定し、スイッチング速度依存補正要因を決定することによってステップｂ）における前記少なくとも１つの補正要因を決定することを特徴とする、請求項１に記載の方法。
【請求項４】
前記メモリ・デバイスの瞬間的なスイッチング速度を測定することによって、ステップａ）におけるスイッチング速度を示す前記少なくとも１つのパラメータを決定することを特徴とする、請求項３に記載の方法。
【請求項５】
１つ又は複数の基準メモリ・セルのスイッチング速度を測定することによって、前記スイッチング速度を測定することを特徴とする、請求項４に記載の方法。
【請求項６】
前記メモリ・デバイスにメモリ・セルのスイッチングを含む継続するアドレッシング動作を分析することによって、前記スイッチング速度を測定することを特徴とする、請求項４に記載の方法。
【請求項７】
前記メモリ・デバイスのスイッチング速度を連続的に監視し、前記電圧パルス・プロトコルに少なくとも１つのスイッチング速度依存補正要因を適用し、印加電圧差に応答する変化にリアル・タイムで前記電圧パルス・プロトコルを適応させ、ステップｄ）で前記パルス・プロトコル・パラメータの少なくとも１つのパラメータ値を調整するために前記リアル・タイムで適応させられた電圧パルス・プロトコルを適用することによって、ステップａ）におけるスイッチング速度を示す前記少なくとも１つのパラメータを決定することを特徴とする、請求項３に記載の方法。
【請求項８】
ステップｄ）において少なくとも１つのパルス・プロトコル・パラメータの全てのパラメータ値を調整することを特徴とする、請求項７に記載の方法。
【請求項９】
計算によって、ステップｂ）におけるスイッチング速度依存補正要因を決定することを特徴とする、請求項３に記載の方法。
【請求項１０】
ルックアップ・テーブルを読むことによってステップｂ）におけるスイッチング速度依存補正要因を決定することを特徴とする、請求項３に記載の方法。
【請求項１１】
ステップｂ）において、第１及び第２のスイッチング速度依存補正要因を決定することを特徴とする、請求項３に記載の方法。
【請求項１２】
前記メモリ・デバイスの温度を示す少なくとも１つのパラメータを決定することによって、ステップａ）における応答変化を示す前記少なくとも１つのパラメータを決定し、少なくとも１つの温度依存補正要因を決定することによってステップｂ）における前記少なくとも１つの補正要因を決定することを特徴とする、請求項１に記載の方法。
【請求項１３】
前記メモリ・デバイスの作動温度を直接検出することによって、ステップａ）における温度を示す前記少なくとも１つのパラメータを決定することを特徴とする、請求項１２に記載の方法。
【請求項１４】
計算によって、ステップｂ）における温度依存補正要因を決定することを特徴とする、請求項１２に記載の方法。
【請求項１５】
ルックアップ・テーブルを読み取ることによって、ステップｂ）における温度依存補正要因を決定することを特徴とする、請求項１２に記載の方法。
【請求項１６】
ステップｂ）において、第１及び第２の温度依存補正要因を決定することを特徴とする、請求項１２に記載の方法。
【請求項１７】
温度係数としての第１の温度依存補正要因を決定することを含み、前記温度係数は、ステップｄ）において、少なくとも１つのパルス・プロトコル・パラメータの全てのパラメータ値を調整するために適用されることを特徴とする、請求項１６に記載の方法。
【請求項１８】
オフセット電圧としての第２の温度依存補正要因を決定するステップを含み、前記オフセット電圧は、ステップｄ）において、少なくとも１つの振幅値又は電位レベルを調整するために適用されることを特徴とする、請求項１６に記載の方法。
【請求項１９】
第１の温度依存補正要因に従って、第１の調整をまず実行し、その後、第２の温度依存補正要因に従って、第２の調整を実行するか、その代わりに、第１の温度依存補正要因に従う第２の調整が続く第２の温度依存補正要因に従って第１の調整を実行することによってステップｄ）でパラメータ値を調整することを特徴とする、請求項１６に記載の方法。
【請求項２０】
デバイス内のメモリ・セルのスイッチング速度を測定し、測定されたスイッチング速度と実際の温度を決定するためにセルのメモリ材料の実際の温度との間に所定の補正を適用することによって前記メモリ・デバイスの温度を示す少なくとも１つのパラメータを決定することによってステップａ）の応答変化を示す前記少なくとも１つのパラメータを決定することを特徴とする、請求項１に記載の方法。
【請求項２１】
前記スイッチング速度の測定は１つ又は複数の基準メモリ・セルのスイッチング速度を測定することによることを特徴とする、請求項２０に記載の方法。
【請求項２２】
強誘電体メモリ・デバイス内のメモリ・セルのスイッチングを含む継続するアドレッシング動作を分析することによって生じる前記スイッチング速度を測定することを特徴とする、請求項２０に記載の方法。
【請求項２３】
強誘電体又はエレクトレット・メモリ・デバイスであって、前記メモリ・デバイスは、ヒステリシスを呈する分極化可能な材料の形態の強誘電体又はエレクトレットの薄いフィルム、特に、強誘電体又はエレクトレットのポリマー製の薄いフィルムのメモリ・セル（４２０）と、第１の組及び第２の組の各平行な電極（ＷＬ；ＢＬ）とを含み、前記第１の組の電極（ＷＬ）は前記第２の組の電極（ＢＬ）と実質的に直交関係に設けられており、前記第１の組及び第２の組の電極（ＷＬ；ＢＬ）は、メモリ・セル（４２０）の薄いフィルム材料と直接又は間接に接触するように設けられることによって、個々のメモリ・セル内の分極化状態は、前記第１の組及び第２の組の電極（ＷＬ；ＢＬ）それぞれの個々の電極（４０２、４１２）に適当な電圧を印加することによって読まれ、リフレッシュされ、消去、又は書き込まれることができ、その際に、所定の振幅及び長さの電圧パルスのタイム・シーケンスを有する読取りサイクル及び書込み／リフレッシュ・サイクルそれぞれを含む電圧パルス・プロトコルを実行し、読取りサイクルは、データがメモリ・セルから読み出される場合に、前記第１及び第２の組の電極のそれぞれに１組の電圧差を加えることを含み、前記電圧パルス・プロトコルの書込み／リフレッシュ・サイクルは、データが前記メモリ・セルに書き込まれ／リフレッシュされる場合に、前記第１及び第２の組の電極のそれぞれに別の組の電圧差を印加することを含み、これらの組の電圧差は、少なくとも３つの分離値を有する所定の組の電位レベルに対応し；更に、
読取り及び書込み／リフレッシュ動作のために電圧パルス・プロトコルによって選択されたメモリ・セルに上述した動作を行うためにドライバ回路（９０１、９０２）を介して所定の組の電位レベルを電極（ＷＬ、ＢＬ）に印加するためのドライバ制御ユニット（３３０）が設けられる、強誘電体又はエレクトレット・メモリ・デバイスにおいて、
印加された電圧差に対するメモリ・セル応答の変化を示す少なくとも１つのパラメータを決定するための手段（７００；９００；９０６）と、メモリ・セル応答内の変化を示す前記パラメータを基にして少なくとも１つの補正要因を決定するために前記手段（７００；９００；９０６）の出力部に接続された較正メモリ（７０２）と、パルス振幅、パルス長さ、パルス間隔の内から選択された少なくとも１つの電圧パルス・プロトコル・パラメータの１つ又は複数のパラメータ値の調整を行うために較正メモリ（７０２）の出力部と接続された１つ又は複数の制御回路（９０３、９０４）とを有し、前記１つ又は複数の制御回路（９０３、９０４）は、メモリ制御ユニット（３２０）及び／又はドライバ制御ユニット（３３０）の制御入力部に接続されることにより、メモリ・セル応答の変化によって調整される１つ又は複数のパラメータを有する電圧パルス・プロトコルは、ドライバ回路（９０１、９０２）及びドライバ制御ユニット（３３０）の出力部と電極（ＷＬ、ＢＬ）との間に接続されたデコーダ回路（３２、３０２）を介してメモリ・デバイスの電極（ＷＬ、ＢＬ）に印加されることができることを特徴とする、強誘電体又はエレクトレット・メモリ・デバイス。
【請求項２４】
前記手段は、メモリ・デバイス内の１つ又は複数の対の基準メモリ・セル（４２０Ａ、４２０Ｂ）と接続されていることを特徴とする、請求項２３に記載のメモリ・デバイス。
【請求項２５】
実行される読取り又は書込み／リフレッシュ動作にメモリ・セル（４２０）の応答の分析を実行するためにセンス増幅器バンク（３０６）と較正メモリ（７０２）との間に信号分析器（９０６）が設けられ接続されていることを特徴とする、請求項２３に記載のメモリ・デバイス。
【請求項２６】
前記手段は、強誘電体メモリ・デバイスの動作温度を検出するための温度センサ（７０６）を含むことを特徴とする、請求項２３に記載のメモリ・デバイス。
【請求項２７】
前記温度センサ（７０６）、前記較正メモリ（７０２）及び１組のドライバ回路（７１４、７１６、７１８）は全て、アナログ温度補償回路（７２０）内に配置されていることを特徴とする、請求項２６に記載のメモリ・デバイス。
【請求項２８】
前記温度センサ（７０６）、前記較正メモリ（７０２）及び１組のドライバ回路（７１４、７１６、７１８）は全て、デジタル温度補償回路（７２０）内に配置されていることを特徴とする、請求項２６に記載のメモリ・デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ・デバイスが、ヒステリシスを示す強誘電体又はエレクトレットの薄いフィルム製、特に、強誘電体又はエレクトレット・ポリマー製の薄いフィルムの極性化若しくは分極化（ｐｏｌａｒｉｚａｔｉｏｎ）可能な材料の形態のメモリ・セルと、第１及び第２の組の各平行な電極とを含む強誘電体又はエレクトレット・メモリ・デバイスを作動させる方法であって、前記第１の組の電極が、前記第２の組の電極とほぼ直交（オルソゴナル）関係に設けられており、前記第１及び第２の組の電極は、メモリ・セルの薄いフィルム材料と直接的又は間接的に接触するように設けられており、個々のメモリ・セル内の極性化状態若しくは分極状態は、前記各第１及び第２の組の電極の個々の電極にそれぞれ適切な電圧を印加することによって読み取られ、リフレッシュされ、消去され、又は書き込まれることができ、前記方法は、所定の振幅及び長さの電圧パルスの時間シーケンスを有する読取り及び書込み／リフレッシュ・サイクルをそれぞれ含む電圧パルス・プロトコルを実行し、読取りサイクルが、前記読取りセルからデータが読み出された場合、前記第１及び第２の組の電極のそれぞれの電極に１組の電圧差を印加するステップを含み、前記電圧パルス・プロトコルの書込み／リフレッシュ・サイクルは、前記メモリ・セルにデータを書込み／リフレッシュされた場合、前記第１及び第２の組それぞれの電極の電極に他の組の電圧差を印加するステップを含み、前記電圧差の組は、所定の組の電位レベルが、少なくとも３つの分離した値を有するように、所定の組の電位レベルに対応する強誘電体又はエレクトレット・メモリ・デバイスを作動する方法に関する。
【背景技術】
【０００２】
本発明は、本発明による方法を実行するための強誘電体又はエレクトレット・メモリ・デバイスに関連し、メモリ・デバイスは、ヒステリシスを示す分極化可能な材料の強誘電体又はエレクトレットの薄いフィルム、特に、強誘電体又はエレクトレット・ポリマー製の薄いフィルムの形態のメモリ・セルと、第１及び第２の組の各平行な電極を含み、前記第１の組の電極は、前記第２の組の電極にほぼ直交な関係になるように設けられ、前記第１の組及び第２の組の電極は、メモリ・セルの薄いフィルム材料と直接又は間接に接触するように設けられ、個々のメモリ・セル内の極性化若しくは分極化（ポラリゼーション）状態は、前記第１の組及び第２の電極の個々の電極に適当な電圧を印加することによって読まれ、リフレッシュされ、消去され又は書き込まれることができ、更に、それぞれ所定の振幅及び長さの電圧パルスのタイム・シーケンスを有する読取り及び書込み／リフレッシュ・サイクルを含む電圧パルス・プロトコルを使用し、読取りサイクルは、データがメモリ・セルから読み出される場合、前記第１及び第２の組の電極のそれぞれの電極に一組の電圧差を加えることを含み、前記電圧パルス・プロトコルの書込み／リフレッシュサイクルは、データが前記メモリ・セルに書き込まれ／リフレッシュされる場合、前記第１及び第２の組の電極のそれぞれの電極に他の組の電圧差を印加することを含み、前記電圧差の組は、電位レベルの所定の組が少なくとも３つの分離値を有するように所定の組の電位レベルに対応し、読取り及び書込み／リフレッシュ動作のために電圧パルス・プロトコルによって選択されたメモリ・セルに上述した動作を行うためにドライバ回路を介して所定の組の電位レベルを適用するためのドライバ制御ユニットが設けられる強誘電体又はエレクトレット・メモリ・デバイスに関する。
【０００３】
強誘電体は、外部電界のない自発的な分極（ポラリゼーション）ベクトルの少なくとも２つの平衡な方向を有する電気的に分極化可能な材料であり、自発的な分極ベクトルは、電界によってそれらの方向の間で切り替えられることができる。残留分極のこのような双安定状態を有する材料によって示されるメモリ効果は、メモリのアプリケーションにおいて使用されることができる。１つの分極状態は、ロジック「１」と考えられ、他の状態は、ロジック「０」と考えられる。典型的な受動マトリクス・アドレッシング若しくは呼び出しメモリ・アプリケーションは、マトリクスの縁部からの適当な電極の選択的な励磁によって電気的に個々にアクセスされることができる交差点のマトリクス又は配列をつくるために２組の平行な電極を、通常は、直交状になるように、互いに交差させることによって実行される。強誘電体材料の層は、メモリ・セルとして機能するコンデンサ状の構造が、電極の間の材料で又はその交差点で形成されるように電極セット上の間又は電極セット上に提供される。２つの電極の間に電位差を加えるとき、セル内の強誘電体材料は、電界を受け、電界は、ヒステリシス曲線又はその一部を一般に描く極性化若しくは分極化応答を発生する。電界の方向及び大きさを操作することによって、メモリ・セルは、所望の論理状態に残されることができる。この種の構成の受動的なアドレッシングは、製造の容易性及び高密度の交差点を生じる。本発明とは対照的に、米国特許出願第２００２／０，０２４，８３７号には、メモリ・セルへのインプリントの効果を検出し、このインプリントの効果を補償するために、そのメモリ・セルへ印加するアドレッシング電圧を調整する手段を有するアクティブ・アドレッサブルな強誘電体メモリデバイスが記載されている。
【０００４】
図１を参照すると、ヒステリシス曲線１００をもつ材料は、保磁力フィールド（ｃｏｅｒｃｉｖｅ  ｆｉｅｌｄ）ＥＣを超える電界を適用するとき、その分極化方向を変える。ヒステリシス曲線は、便宜上、横軸に沿って、電界ではなく電圧が示される。この電圧は、強誘電体材料層の厚さに電界を掛けることによって計算される。メモリ・セルが、正規のスイッチング電圧ＶＳを印加されるときはいつでも、飽和分極化ＰＳが得られる。しかしながら、実際には、この値以下の電界を加えることによって部分的なスイッチングが生じる。部分的なスイッチングの程度は、材料の特性に依存するが、保磁力より低い場合であっても電界を繰り返し印加することによって、残留分極化状態＋ＰＲ１１０及び−ＰＲ１１２を極端に低下させ、この程度は、後に起こるエラーの多い結果を招く。電界を決定するのは、読取り及び書込み作業の間電圧をメモリ配列に加えることによって電界を決定する電圧パルス・プロトコルとして知られているスイッチングプロトコルである。メモリ配列内の個々のセルが読取り又は書き込まれるとき、他のセルを乱すことを避けるために適当なスイッチングプロトコルが必要になる。この目的のために、電圧パルス・プロトコルは、アドレッシング用のメモリ・セルを選択し、アドッシング作業を実行すると同時に、選択されないセルの乱れを最小に維持するために、所定の電圧レベルを設定し、これを電極に加える。この後者の効果を低減するために複数の電圧パルス・プロトコルが開発された。そのいくつかの例が、米国特許第３，００２，１８２（Ａｎｄｅｒｓｓｏｎ）号、米国特許第４，１６９，２５８（Ｔａｎｎａｓ  Ｊｒ．）号及び公開された国際特許Ｎｏ．ＷＯ０２／０５２８７（Ｔｈｏｍｐｓｏｎら）に見出すことができる。
【０００５】
強誘電体及びエレクトレット材料は、一般に、環境要因に依存する分極化挙動を示し、またアドレッシング履歴（ヒストリ）を呈する。これは、これらの材料が、異なる大気及び作動条件に露出されるメモリ・デバイス内で使用されるとき、問題を呈する。この関連において、強誘電体材料は、適切にエレクトレットの下位分類を形成し、２つの永久分極化状態のいずれかに永久に分極化され、ヒステリシスを呈することによって識別されることに留意しなければならない。従来技術並びに本発明の好ましい実施例の次の説明において、メモリ材料は、一般に、本発明の理解を容易にするために強誘電体として認められ例示され、ヒステリシス及び２極性の分極化（ダイポラー・ポラリゼーション）挙動の双方を呈する。
【０００６】
特に、分極化挙動は、強誘電体材料が受ける大気温度によって影響を受ける。大部分の強誘電材料は、高温の非強誘電体相（フェーズ）から低温の強誘電体相に構造的な相変化を行う。この遷移は、いわゆるキュリー点と呼ばれる温度Ｔｃで生じる。ジルコン塩酸鉛（Ｌｅａｄ  ｔｉｔａｎａｔｅ  ｚｉｒｃｏｎａｔｅ）、民間に普及している無機強誘電体材料は、３６０℃のキュリー温度を有する。強誘電体メモリの動作温度の上昇は、通常、これより著しく低く、したがって、問題の数は、より少なく小さい問題を呈する。しかしながら、強誘電体がポリマーである場合、ポリマーの温度の上昇、又は装置の作動温度の上昇は、乱れの重要な要因になる。図２は、ヒステリシス曲線１００の温度が増大する１つの可能な効果を示す。より小さい曲線は、高温で材料の強誘電体特性を示す。電界に対する感度が増大することに留意すべきである。なぜならば、低温での保磁力電圧（ｃｏｅｒｃｉｖｅ  ｖｏｌｔａｇｅ）ＶＣＬは、高温での保磁力電圧ＶＣＨより高い。印加される電界が温度の変化の代わりに調整されないままである場合、非アドレスの交点上の電圧は、分極化の方向の望ましくない反転の危険性を増大させる。また強誘電体のメモリ材料のスイッチング速度は、一般に、その温度に依存し、温度が高くなるときに増大する。
【０００７】
ヒステリシス曲線が温度依存性を有するというよく知られた事実は、米国特許第５，４８７，０２９号（Ｋｕｒｏｄａ）で知られている温度特性を有する。温度変化による強誘電体メモリ内の望ましくない書込みエラーを防止するために、Ｋｕｒｏｄａはヒステリシス曲線の温度特性に対応する負の温度依存性で書込み電圧を調整することが必要であることを述べている。この目的のために、Ｋｕｒｏｄａは、負の温度特性を有するツェナー・ダイオードによって安定化される書込み電圧を供給するための発電機を使用することを示している。ツェナー・ダイオードは、書込み電圧を調整し、それを強誘電体コンデンサの負の温度依存性に適用する。しかしながら、強誘電体メモリ材料のヒステリシス曲線の温度特性を負の特性を有するツェナー・ダイオードの特性で調整することは困難な課題である。Ｋｕｒｏｄａは、温度補償が、これ以外の方法に分類されることを認めているが、適当な代替案を示していない。
【０００８】
この分野における従来の技術は、実際のメモリ・デバイスで出合う温度範囲をはるかに超える温度で物理的な完全性（ｉｎｔｅｇｒｉｔｙ）及び強誘電体の実行可能性（ｖｉａｂｉｌｉｔｙ）を典型的に保持する無機セラミック強誘電体材料に関して開発されたことに留意しなければならない。１つの例が、ジルコン酸チタン鉛、ＰＺＴであり、これは、それより上で自発的分極化が消失する３６０℃のキュリー点を有する。これに対し、２００℃以下のキュリー及び／又は溶解温度を有する強誘電体有機ポリマーに基礎をおいたメモリ・デバイスの新しいクラスがある。これらの材料は、処理性、コスト、技術的な自由度若しくはフレキシビリティに関して非常に著しい利点を提供するが、ある場合、温度が特定の動作温度範囲を超えるとき、それらの電気特性の変化による問題を提供する。
【０００９】
しかしながら、強誘電体メモリ材料及びマトリクス・アドレッサブル強誘電体メモリを有する本出願人の作業から、強誘電体ポリマーの形態のメモリ材料が、簡単な態様で温度に依存するスイッチング特性を変化しないが、強誘電体ポリマーのスイッチング特性が、さらに複雑な態様での作動温度の変化に依存することができ、温度の上昇は予測されるように、スイッチング速度で対応する増大を常には生じないことが分かる。さらに、温度より他の環境要因がメモリ材料のスイッチング速度を変化させることが分かった。このような要因は、温度を含むが、例えば、大気の湿度、機械的な応力、電気的な応力、メモリ材料の強誘電体の動作に影響を与える強誘電体ポリマーによって形成されたメモリ・セルの前のアドレス履歴を含むが、それには制限されない環境的な影響によるものである。一般に、メモリ・セルのダイナミックな応答は、多数の要因に依存するが、これらの要因から別の寄与を分離することは必ずしも必要ではなく、全体的な寄与がある方法又は他の方法におけるメモリ・セルの応答のダイナミックな側面に影響を与えることは非常にはっきりとしていると言うことができる。全ての包括的な態様でのこのような影響を解消するために、それは、経験的に決定された基準応答、例えば、注意深く制御された条件の下で得られた応答と瞬間的な応答を比較することによって、アドレッシング動作に対するメモリ・セル応答を監視し、メモリ材料として強誘電体ポリマーと受動マトリクス・アドレッサブル・メモリで動作をアドレッシングするために加えられる電圧パルス・プロトコルのパラメータを調整することが最も近い方法である。
【００１０】
特に、又、電圧パルス・プロトコルは、アドレッシング動作の間、各活性及び不活性ワード及びビット・ラインへのタイミング・シーケンスで加えられる電圧レベルを決定し、電圧パルス・プロトコルのこの観点は、パルス長さを含むだけではなく、パルス間隔をも含む。簡単に述べれば、電圧パルス・プロトコルのパラメータは、前述のように決定され、アドレッシング動作のために設定される。しかしながら、出願人の調査は、適当なパラメータ、例えば、スイッチング速度、又はその時間導関数によって測定されたような、メモリ・セルの応答が、動的であり、上述した種々の要因に依存して時間によって変化し、さらに、そのアドレッシング履歴は、非常に重要であり得ることを明らかにしている。上述したように、これらは、メモリ材料の温度を含むが、装置が熱平衡にあると仮定すれば、これは、必ずしも必要ではない。例えば、メモリ・セルの動作温度は、進行中のアドレッシング動作及びアドレッシング履歴並びに隣接する電気回路から消散する熱の双方に依存することができる。
【００１１】
したがって、本発明の主な目的は、強誘電体又はエレクトレット・メモリ・デバイスのアドレッシング動作におけるヒステリシス曲線、保磁力の電圧及びスイッチング速度の変化によって生じる、問題を解消又は低減する方法を提供することである。主な目的は、環境の影響、アドレッシング履歴、応力が電気的、機械的、化学的又は熱性質又はその組み合わせである、強誘電体又はエレクトレット・メモリの動作で誘導される種々の応力によるメモリ・セルの応答内での変化又はドリフトを未然に防ぐことを一般に目指している。
【００１２】
また、本発明の目的は、温度効果及びドリフトの傾向を有する電圧安定回路を使用することなく速度補償をスイッチングするための方法を提供することである。さらに詳細には、本発明の目的は、電圧パルス・プロトコル・パラメータに適用可能であり、薄いフィルムの形態のポリマー製強誘電体又はエレクトレット・メモリ材料と共に使用するために特に適している温度補償方法を提供することである。
【００１３】
最終的に本発明の目的は、本発明の方法を実行することができる強誘電体又はエレクトレット・メモリ・デバイスを提供することである。
【００１４】
上述した目的並びにさらに他の特徴及び利点は、ａ）印加電圧差に応答するメモリ・セル内の変化を示す少なくとも１つのパラメータを決定するステップと、
ｂ）印加電圧差に応答するメモリ・セル内の変化を示す前記少なくとも１つのパラメータを基礎とした電圧パルス・プロトコルによって与えられた電圧パルスの少なくとも１つの補正要因を決定するステップと、
ｃ）次のパルス・プロトコル・パラメータ、例えば、パルス振幅、パルス長さ及びパルス間隔の少なくとも１つのパラメータを電圧パルス・プロトコルに適用するために選択するステップと、
ｄ）前記少なくとも１つの補正要因によって前記選択されたパルス・プロトコル・パラメータのうちの少なくとも１つの１つ又は複数のパラメータ値を調整するステップとを含み、１つ又は複数のパルス振幅、１つ又は複数のパルス長さ及び１つ又は複数のパルス間隔が、メモリ・セルの応答内で検出された変化によって別々に、又は組み合わせられて調整されることを特徴とする方法によって本発明にしたがって実現される。
【００１５】
本発明によれば、いかなる場合においても電圧パルス・プロトコル内のスイッチング電圧のパルス振幅及び／又はパルス長の値を調整することが好ましい。
【００１６】
本発明の方法による有利な実施例において、前記メモリ・デバイスのスイッチング速度を示す少なくとも１つのパラメータを決定し、ステップａ）において応答変化を示す前記少なくとも１つのパラメータを決定し、ステップｂ）においてスイッチング速度依存補正要因を決定することによって前記少なくとも１つの補正要因を決定する。
【００１７】
この実施例において、前記メモリ・デバイスの瞬間的なスイッチング速度を測定することによってステップａ）においてスイッチング速度を示す前記少なくとも１つのパラメータを決定する利点が考えられる。１つ又は複数の基準メモリ・セルのスイッチング速度を測定することによって、又は強誘電体メモリ・デバイス内にメモリ・セルのスイッチングを含む進行アドレッシング動作を分析することによってスイッチング速度を測定することが好ましい。
【００１８】
この実施例において、メモリ・デバイスのスイッチング速度を連続的に監視し、印加電圧差を実行する電圧パルス・プロトコルに少なくとも１つのスイッチング速度依存補正要因を適用し、印加電圧差の応答内の変化にリアル・タイムで前記電圧パルス・プロトコルを適用するステップと、ステップｄ）で前記パルス・プロトコル・パラメータの少なくとも１つのパラメータ値を調整するために前記リアル・タイムで適用される電圧パルス・プロトコルを適用し、それに関連して好ましくは、そのステップｄ）において、少なくとも１つのパルス・プロトコル・パラメータの全てのパラメータ値を調整するステップとによって、ステップａ）においてスイッチング速度を示す前記少なくとも１つのパラメータを決定することが有利であることも考えられる。
【００１９】
計算によってステップｂ）におけるスイッチング速度依存補正要因を決定するか、又はルックアップ・テーブルを読むことによってステップｂ）においてスイッチング速度依存補正要因が決定することが好ましい。別の案として、ステップｂ）で第１及び第２のスイッチング速度依存補正要因が決定される。
【００２０】
本発明による方法の他の有利な実施例において、前記強誘電体又はエレクトレットのメモリ・デバイスの温度を示す少なくとも１つのパラメータを決定することによって、ステップａ）で応答変化を示す前記少なくとも１つのパラメータを決定し、少なくとも１つの温度依存補正要因を決定することによってステップｂ）で前記少なくとも１つの補正要因を決定する。
【００２１】
好ましくは、前記強誘電体メモリ・デバイスの作動温度を直接検出することによってステップａ）で温度を示す前記少なくとも１つのパラメータを決定し、計算によって、又はルックアップ・テーブルを読み取ることによってステップｂ）において、温度依存補正要因を決定することができる。
【００２２】
代替案として、ステップｂ）において、第１及び第２の温度依存補正要因を決定し、温度係数としての第１の温度依存補正要因を好ましくは決定するステップを含み、前記温度係数は、ステップｄ）において、少なくとも１つのパルス・プロトコル・パラメータの全てのパラメータを調整するために適用され、同様に好ましくは、オフセット電圧としての第２の温度依存補正要因が決定され、前記オフセット電圧は、ステップｄ）において、少なくとも１つの振幅値又は電位レベルを調整することによって適用される。
【００２３】
この第２の実施例において、第１の温度依存補正要因に従う第１の調整をまず実行し、その後、第２の温度依存補正要因に従って、第２の調整を実行するか、その代わりに、第１の温度依存補正要因に従う第２の調整が続く第２の温度依存補正要因に従って第１の調整を実行することによってステップｄ）でパラメータ値を調整することが有利であると考えられている
【００２４】
本発明による方法の他の有利な実施例において、メモリ・デバイス内のメモリ・セルのスイッチング速度を測定し、測定されたスイッチング速度と実際の温度を決定するためにセルのメモリ材料の実際の温度との間に所定の補正を適用することによって前記メモリ・デバイスの温度を示す少なくとも１つのパラメータを決定することによってステップａ）の応答変化を示す前記少なくとも１つのパラメータを決定する。
【００２５】
その関連において、スイッチング速度は、好ましくは１つ又は複数の基準メモリ・セルのスイッチング速度を測定するか、又は強誘電体メモリ・デバイス内のメモリ・セル内のスイッチング若しくは切替えを含む継続するアドレッシング動作を分析することによって測定される。
【００２６】
上述した目的並びに他の特徴及び利点はまた、印加された電圧差に対するメモリ・セル応答内の変化を示す少なくとも１つのパラメータを決定するためと、電圧パルス・プロトコルの適用のため、次のパルス・プロトコル・パラメータ、すなわち、パルス振幅、パルス長さ及びパルス間隔の内の少なくとも１つのパラメータを選択するための手段と、メモリ・セル応答内の変化を示す少なくとも１つの前記パラメータを基にして少なくとも１つの補正要因を決定するための前記手段の出力部に接続されている補正メモリと、少なくとも１つの電圧パルス・プロトコル・パラメータの１つ又は複数のパラメータ値の調整を行うために補正メモリの出力部と接続される１つ又は複数の制御回路とを有し、前記１つ又は複数の回路は、メモリ制御ユニット及び／又はドライバ制御ユニットの制御入力部に接続されており、メモリ・セル応答の変化によって調整される１つ又は複数のパラメータを有する電圧パルス・プロトコルは、ドライバ制御ユニットの出力部と電極との間に接続されたデコーダ回路を介してメモリ・デバイスの電極に印加されることができることを特徴とする強誘電体又はエレクトレット・メモリ・デバイスを有する本発明によって実現される。
【００２７】
好ましくは前記手段は、メモリ・デバイス内の１つ又は複数の対の基準メモリ・セルと接続されており、同様に好ましくは実行される読取り又は書込み／リフレッシュ動作にメモリ・セルの応答の分析を実行するためにセンス増幅器バンクと補正メモリとの間に信号分析器が設けられ接続されている。
【００２８】
本発明による強誘電体メモリ・デバイスにおいて、前記手段は、強誘電体メモリ・デバイスの動作温度を検出するための温度センサを含み、好ましくは前記温度センサ、前記較正（キャリブレーション）メモリ及びドライバ回路は、全て温度補償回路内に配置できることが有利であると考えられる。この関連において、温度補償回路は、アナログ回路であるか、又はデジタル回路である得る。
【００２９】
本発明は、例示的なその実施例の説明によってさらに詳細に添付図面と関連して説明される。
【００３０】
本発明を好ましい実施例を参照して説明する前に、マトリクス・アドレッサブル強誘電体メモリの構造を特に参照してその全体の背景及びそれらが一般にどのようにアドレスを呼び出すかについて簡単に検証する。
【００３１】
図３を参照すると、簡単なブロック図の形態において、本発明の目的について適用されることができる、マトリクス・アドレッサブル強誘電体メモリの構造及び／又は機能部品を示す。メモリ・マクロ３１０は、メモリ配列３００、行列デコーダ３２；３０２、センス増幅器３０６、データ・ラッチ３０８、及び冗長ワード及びビット・ライン３０４；３４からなる。行列デコーダ３２；３０２は、センス増幅器３０６によって検出が実行される間、メモリ・セルのアドレスをデコードする。データ・ラッチ３０８は、データの一部又は全てがメモリ制御ロジック３２０に移行されるまでデータを保持する。メモリ・マクロ３１０から読まれたデータは、冗長ワード及びビット・ライン３０４；３４を有するメモリ配列３００内の不完全なワード及びビット・ラインを置き換えることによって減少されることができるあるビット・エラー・レート（ＢＥＲ）を有する。エラー検出を実行するために、メモリ・マクロ３１０は、エラー補正コード（ＥＣＣ）情報を含むデータ・フィールドを有する。メモリ制御ロジック３２０モジュールは、メモリ・マクロ３１０のデジタル・インタフェイスを提供し、メモリ配列３００の読取り及び書込みを制御する。欠陥のあるワード及びビット・ラインと冗長性のあるワード及びビット・ライン３０４、３４とを交換するためのメモリ初期化ロジックは、同様にメモリ制御ロジック３２０内で見いだされる。デバイス・コントローラ３３０は、メモリ制御ロジック３２０を外部バス標準に接続する。チャージ・ポンプ機構３４０は、メモリ・セルに読取り及び書込みをするために必要なある部分の電圧を発生するために提供される。発振器（図示せず）を介してデバイス・コントローラ３３０によって与えられる分離したクロック入力部は、メモリ・マクロ３１０を使用してチャージ・ポンプを、アプリケーションのビット速度とは独立したままにすることができるように適当なチャージ・ポンプ機構３４０によって使用される。しかしながら、一般に、チャージ・ポンプ機構の機能は、図９に示すようなドライバ回路によって提供される。
【００３２】
本発明による方法は、受動マトリクス・アドレッサブル強誘電体メモリ又はエレクトレット・メモリを呼び出すために使用される電圧パルス・プロトコルに適用され、ここで、メモリ材料は、強誘電体又はエレクトレット・ポリマーであり、このようなプロトコルは、本発明を解明するためにさらに慎重に説明される。
【００３３】
メモリ材料が強誘電体又はエレクトリットポリマーである受動マトリクス・アドレッサブル強誘電体メモリ又はエレクトレット・メモリのアドレッシング動作に加えられる電圧パルス・プロトコルは、ゼロであるか、この値から適当なスイッチング電圧への範囲の基準電圧に対して設定された振幅を有する決定されたパルス・シーケンスを含み、この選択は、問題のメモリ材料に依存するが、いずれの場合においても、保磁力電圧より高い。電圧パルス・プロトコルによって示された電圧水準の実際の数は３つ又はそれより大きく、部分電圧、すなわち、スイッチング電圧と例えばゼロ電圧との間の中間の電圧レベルは、いわゆる電圧選択ルールによって選択され、好ましくは、１／３よりよい半分の選択ルールが使用される。電圧選択ルールは、非アドレス・セル及び不活性ワード・ライン及びビット・ラインがスイッチング電圧ＶＳの所定の部分（フラクション）より大きい電圧又は電界を受けないこと、及びワード・ライン及びビット・ラインの動作は好ましくは、選択された部分電圧の１つに等しい電位調整のみを含むことを保証する。実際には、メモリ・マトリクスの選択されないワード・ライン及びビット・ライン上の平均最小電圧水準は、ＶＳ／３以下ではありえず、例えば、１／４の選択ルール等を使用するためにこれ以下の部分電圧レベルで電圧選択ルールを使用することから得られることは何もないことが本出願人によって示されている。
【００３４】
特に、図４ａ及び図４ｂに示されるマトリックスを参照して電圧パルス・プロトコルの適用及び好ましい実施例の機能を全体的に説明することが有利である。標準的な用語に適応するために、水平電極（行）線を、今後、ワード・ライン４００、略語ＷＬで、垂直電極（列）線をビット・ライン４１０、略語ＢＬで表す。これらは、例えば、メモリ配列３００内に存在する。セル内で所定の分極化方向（書込み）を画定するために、又は、あらかじめ決定された分極化方向（読取り）を監視するために所定のセル４２０をスイッチングするために十分に高い電圧が加えられることが望ましい。電極の間に配置された強誘電体材料が、電極コンデンサ４２２のように機能する。したがって、セル４２０は、
ΦａｃｔｉｖｅＢＬ−ΦａｃｔｉｖｅＷＬ＝ＶＳ                      （１）
のように関連するワード・ライン４０２とビット・ライン４１２（活性ライン）の電位を設定することによって選択される。
【００３５】
同時に、セル４２０で交差し、呼び出されない多数のワード・ライン４００及びビット・ライン４１０は、これらのセル４２０での電圧の乱れが部分スイッチング用のしきい値以下に保持されるように電位に関して制御されなければならない。これらの不活性ワード・ライン４００及びビット・ライン４１０の各々は、呼び出されないセル４２０で活性ワード・ライン（ＡＷＬ）４０２及び活性ビット・ライン（ＡＢＬ）４１２と交差する。セル４２０の４つの明確なクラスは、セル４２０を交差する予想電圧に従ってマトリックス内で画定されることができる。すなわち、
ｉ）Ｖｉ＝ΦａｃｔｉｖｅＢＬ−ΦａｃｔｉｖｅＷＬ（活性ビット・ラインと交差する活性ワード・ライン）
ｉｉ）Ｖｉｉ＝ΦｉｎａｃｔｉｖｅＢＬ−ΦａｃｔｉｖｅＷＬ（不活性ビット・ラインと交差する活性ワード・ライン）
ｉｉｉ）Ｖｉｉｉ＝ΦａｃｔｉｖｅＢＬ−ΦｉｎａｃｔｉｖｅＷＬ（活性ビット・ラインと交差する不活性ワード・ライン）
ｉｖ）Ｖｉｖ＝ΦｉｎａｃｔｉｖｅＢＬ−ΦｉｎａｃｔｉｖｅＷＬ（不活性ビット・ラインと交差する不活性ワード・ライン）
ここでｉ）は、選択され、又は呼び出されたセル４３０を言う。ｉｉ）−ｉｖ）は、図４に示されるように非選択又は非呼び出しセル４２０を言う。
【００３６】
コスト及び複雑性を最小限にすることが望ましい実際の装置において、全ての不活性ワード・ライン４００が共通の電位ΦｉｎａｃｔｉｖｅＷＬにあり、それに対応して全ての不活性ビット・ライン４１０が共通の電位ΦｉｎａｃｔｉｖｅＢＬにある特定の場合に焦点を合わせることが主として重要である。マトリクッス格子内の閉ループの周りの電圧を合計することによって次の条件が適用される。すなわち、
Ｖｉ＝Ｖｉｉ＋Ｖｉｉｉ−Ｖｉｖ                    （２）
Ｖｉ＝Ｖｓの値が与えられた場合、非アドレス・セル４２０と交差して達成可能な最小限の電圧値は、次のようである。
｜Ｖｉｉ│＝│Ｖｉｉｉ│＝│Ｖｉｖ│＝ＶＳ／３                  （３）
【００３７】
これを達成するために少なくとも４つの異なる電位、すなわち、Φ０、Φ０＋ＶＳ／３、Φ０＋２ＶＳ／３、Φ０＋ＶＳが必要とされ、ここでΦ０は、基準電位である。電位は、マトリックス内の電極上に付与されなければならず、１つの電極上のどのような電位の変化は、どのセル４２０もＶＳ／３を超える電圧に出合わないように、他の電位内の調整によって調整される。実際には、いくつかの他の要因、例えば、スイッチング過渡電流（充電又は放電電流）を最小限にすること及び駆動回路の複雑性を低減することに関る要因にも留意しなければならない。
【００３８】
特定の場合においてＶＳ／２がＶＣ以下であると仮定すれば、他のスイッチングプロトコル、例えば、ある非アドレス・セル４２０の両端間電圧としてＶＳ／２を有する３レベルのプロトコルのような他のスイッチングプロトコルが存在する。しかしながら、使用されるスイッチングプロトコルの種は、いかなる態様でも本発明を制限しない。スイッチングプロトコルは、さらに詳細に説明される。
【００３９】
図５は、読取りサイクル及び書込み又はリフレッシュ・サイクルを含む４レベルのスイッチングプロトコルを示す。非アドレス・セルが名目のスイッチング電圧の１／３を超える電圧を示さないことはその例から明らかである。タイムマーカー０．．．１０は、図５に示されるスイッチングプロトコル内の異なる動作を示す。Φ０は０Ｖであると以下で仮定される。これらの動作を今説明する。
【００４０】
ｔ０は、全てのワード・ラインと全てのビット・ラインが名目スイッチング電圧の３分の２、２ＶＳ／３である休止状態を示す。
【００４１】
ｔ１において、不活性ビット・ライン４１０は、休止値からＶＳ／３に調整される。この結果、Ｖｉｉ＝Ｖｉｖ＝−ＶＳ／３になるようにセルを横切る電圧を生じる。
【００４２】
ｔ２において、活性ビット・ライン４１２は、Ｖｉ＝Ｖｉｉｉ＝ＶＳ／３を生じるＶＳに調整される。全ての交差点は、名目スイッチング電圧の１／３の絶対値を示す。ｔ１からｔ２までの時間遅延は、任意であり、ゼロ又は負の時間も同様に承諾可能である。
【００４３】
ｔ３は、ｔ４まで続く読取り遅延の開始であり、ここで、活性ワード・ライン４０２は、０Ｖ電位まで降下される。Ｖｉは、ＶＳに等しくなり、呼び出されたセルの読取りを可能にする。Ｖｉｉｉは、ＶＳ／３に残り、Ｖｉｉ及びＶｉｖは、−ＶＳ／３のままである。
【００４４】
ｔ４において、読取り遅延が経過し、活性ワード・ラインは、２ＶＳ／３まで戻り、ｔ２の後に状況を回復する。
【００４５】
ｔ５において、全てのビット・ラインは、休止電位に戻る。このステップは、一緒にとられたステップｔ２及びｔ３の逆である。読取りサイクルは完了し、全てのワード・ライン及びビット・ラインは、ｔ０と同様の休止状態に戻る。
【００４６】
ｔ６において、不活性ワード・ライン４００は、書込み又はリフレッシュ・サイクルにおいて第１のステップのように、休止値からＶＳ／３にまで降下する。この結果、セルを交差する電圧は、Ｖｉｉｉ＝Ｖｉｖ＝ＶＳ／３になる。
【００４７】
ｔ７において、ロジック状態「１」に書き込まれるべき活性ビット・ラインは、０Ｖの電位に調整されるが、ロジック状態「０」のままでなければならない活性ビット・ラインは、２ＶＳ／３の休止電位にとどまる。書込み又はリフレッシュ・サイクルを見る限り、ロジック状態「０」に残らなければならない活性ビット・ラインは、それらが不活性ビット・ラインであったように作動し、その差違は、読取りサイクルの間それらが活性ビット・ラインであるということである。これは、破壊的な読み出しメモリシステムの範囲内で生じる言語上の特徴の小さい問題である。この結果、セルを交差する電圧が、Ｖｉｓｔａｔｅ“１”＝−２ＶＳ／３、一方、Ｖｉｓｔａｔｅ“０”＝Ｖｉｉ＝０及びＶｉｉｉｓｔａｔｅ“１”＝−ＶＳ／３及び最後にＶｉｉｉｓｔａｔｅ“０”＝Ｖｉｖ＝ＶＳ／３になる。（Ｖｉｓｔａｔｅ“１”は、ＶＳ／３より明らかに大きく、分極化方向のスイッチングが始まったことが理解できる。しかしながら、これは、次のステップで非常に似ているセルが書き込まれるので、問題はない。）
【００４８】
ｔ８は、ｔ９まで続くリフレッシュ遅延の書込み又はリフレッシュ遅延の始まりであり、活性ワード・ラインは、ＶＳの電位まで引き上げられる。Ｖｉｓｔａｔｅ“１”は、−ＶＳに等しくなり、それによって、所望のセルの書込み又はリフレッシュを可能にする。Ｖｉｓｔａｔｅ“０”及びＶｉｉ＝は、−ＶＳ／３まで下降し、ここでそれらはＶｉｉｉｓｔａｔｅ“１”になる。Ｖｉｉｉｓｔａｔｅ“０”及びＶｉｖは、ＶＳ／３のままである。
【００４９】
ｔ９において、書込み又はリフレッシュ遅延が経過し、全てのビット・ラインは、２ＶＳ／３に戻り、Ｖｉ＝Ｖｉｉ＝−ＶＳ／３及びＶｉｉｉ＝Ｖｉｖ＝ＶＳ／３になる。
【００５０】
ｔ１０において、全てのワード・ラインは、休止電位に戻される。このステップは、一緒にとったステップｔ６及びｔ８の逆である。書込み又はリフレッシュ・サイクルは、完了し、全てのワード・ライン及びビット・ラインは、ｔ０とｔ５と同様に休止状態に戻る。
【００５１】
図５に示すスイッチングプロトコルは、全てのワード・ライン及び全てのビット・ラインが休止状態で名目のスイッチング電圧の１／３、ＶＳ／３になるように反転されることができる。活性ワード・ラインは、読取りサイクルの間に、ＶＳに、書込み又はリフレッシュ・サイクルの間に０Ｖに設定される。同様に、不活性ワード・ライン及びビット・ラインは、対応する態様で変形される。特定の電圧レベルとは別に、基本的な特徴は、レベルの数とは無関係に全てのスイッチングプロトコル内で同様であり、好ましい実施例を説明するために４つのレベルが使用されるが、それより少ない又はより多いレベルのシステムが本発明から利益を受け得ることも明らかである。
【００５２】
前述したスイッチング又は電圧パルスのプロトコルに適用される本発明の実施例に関連して本発明の中心側面を証明するために、温度が変化するとき、強誘電体メモリ材料のスイッチング特性内の変化の特定の問題を取り扱うことに関する例示的な実施例が以下で説明される。
【００５３】
特に、導入部で説明したように、温度が上昇するとき、又は一般に温度と共にスイッチング速度における増大において、保磁力電圧又は電界におけるこの特性の減少が明らかである。強誘電体材料がポリマー製の薄いフィルムである場合、キュリー点に到達するとき、より低い極性化を呈する傾向があるという問題がある。さらに、強誘電体メモリ材料の前述したスイッチング履歴は、特に、ヒステリシス・ループの特性を通して表現されるとき、瞬間的な強誘電体特性に影響を与えることがある。強誘電体材料のスイッチング特性に関する有害な効果を有する疲労及びインプリントのようなよく知られた現象は、それらが生じる場合、高温でのスイッチング特性を考える場合、無視することができない強誘電体メモリ材料にスイッチング履歴を付与する。
【００５４】
本発明によって提案されたようなスイッチング速度の温度に関連した増大又は強誘電体メモリ・デバイスの保磁力電圧の減少に関する一般的な解決法は、メモリ内の呼び出しのためのパルス・プロトコル内の印加電圧差に対応する電位レベルに適当な温度補償を導入することである。これは、メモリの温度が直接の測定又は間接的な方法を通して決定されることによって決定されることをあらかじめ提案している。強誘電体メモリ・デバイスの作動又は動作温度の直接的な温度測定は、以下に後述するようにメモリ回路内に又はメモリ回路ボード上に温度センサを取り付けることによって容易に行うことができる。温度センサは、強誘電体メモリ回路の作動又は環境温度を検出する。理想的には、環境温度は、呼び出しサイクル内でメモリ材料自身の実際の作動温度に必ずしも等しい必要はない。例えば、ポリマー材料の強誘電体メモリ・セルのスイッチングは、例えばメモリ材料自体内の熱機械応力を適当に誘導することはよく知られている。特に当分野では知られている積み重ねられたメモリ構造において発生した熱の消散及び機械的発振の制動双方は問題を生じ、遅い熱の消散によるメモリ材料の実際の作動温度のどの瞬間においても実際のところ、回路自身の環境温度より高くなる場合がある。
【００５５】
しかしながら、メモリ材料の層内の温度の直接的な検出を実行することは、実際的ではないが、温度がメモリ・セルのスイッチング速度に関連しているのでスイッチング速度は、アドレッシング動作で測定されることができ、スイッチング速度とメモリ材料の温度との間の所定の相関関係は、メモリ材料の温度を決定するために適用されることができる。電圧パルス・プロトコル内の１つ又は複数の電位レベルの温度補償を全て提供する次の好ましい実施例において、温度補償は、特定の好ましい温度決定を特に参照することなく説明される。すなわち、上述したように温度は直接的に測定されるか、又は間接的な方法で決定されることができる。
【００５６】
第１の好ましい実施例において、強誘電体材料のキュリー点に比較的近い作動温度を有する問題は、名目スイッチング電圧ＶＳを変えるために温度係数ＫＳ（Ｔ）を実行することによって解決される。あらかじめ決められた４つの電位レベルＶ１、Ｖ２、Ｖ３、Ｖ４は、図５に仮想線で示され、それぞれ図６ａから図６ｂによって示されるように６１０、６２０、６３０、６４０で示される。この明細書で示されるように、Ｖｉ、Ｖｉｉ、Ｖｉｉｉ、Ｖｉｖはセル４２０を横切る電圧と考えられるが、Ｖ１、Ｖ２、Ｖ３、Ｖ４は、実際の電位であり、これは、Ｖ１＝Φ０、Ｖ４＝Φ０＋ＶＳ等を意味することは明らかである。温度係数ＫＳ（Ｔ）は、以下の公式に示すように全ての電位に加えられる。
Ｖ４＝Φ０＋３／３＊ＫＳ（Ｔ）＊ＶＳ                  （４）
Ｖ３＝Φ０＋２／３＊ＫＳ（Ｔ）＊ＶＳ                  （５）
Ｖ２＝Φ０＋１／３＊ＫＳ（Ｔ）＊ＶＳ                  （６）
Ｖ１＝Φ０＋０／３＊ＫＳ（Ｔ）＊ＶＳ                  （７）
【００５７】
温度係数の最も簡単な形態は、温度と直線的な関係を有する形態である。図６ａは、ＫＳ（Ｔ）＝ａ＋ｂ＊Ｔフォーマットで書かれることができる温度係数の例である。Ｖ２、Ｖ３およびＶ４からそれぞれ引き出され、温度のために補償される電位６２１、６３１、６４１は、全て互いに等しい相対距離にある。問題となっている強誘電体材料の特性に依存して、温度係数は、ＫＳ（Ｔ）＝ａ＋ｂ＊Ｔ０．９又はＫＳ（Ｔ）＝ａ＋ｂ＊ｅｃ＊Ｔのような温度に関連して非線形の関係を有する。他の選択は、作動温度とキュリー温度との間の差を使用することである。これらの前進した選択は必要になる。なぜならば、作動温度とキュリー温度との間の差異は、強誘電体ポリマーの場合より非常に小さいからである。その結果、米国特許第５，４８７，０２９号に開示するようなツェナー・ダイオードの負の温度依存性にのみ依存することは推奨されない。いずれの時間においても温度係数を決定するための数学的な動作は、強誘電体メモリ・デバイス内、例えば、メモリ制御ロジック３２０内で実行されるか、又は強誘電体メモリ・デバイスの外側で生じるか、及びルックアップ・テーブルの形態で簡単に組み込まれることができる。もし、問題のメモリ・デバイスが小さい場合には、ルックアップ・テーブルを低減してもよい。
【００５８】
第２の好ましい実施例において、強誘電体材料のキュリー点に対して比較的近い作動温度を有するという問題は、１つ又は複数の電位レベルにオフセット電圧を導入することによって解決される。オフセット電圧を使用する１つの例は、公開された国際特許出願第ＷＯ０２／０５２８７に開示されており、ここでは、読取り動作中、ビット・ラインへの低い渦流負荷は、オフセット電圧を不活性ワード・ライン４００及び不活性ビット・ライン４１０に加えることによって補償される。この結果、Ｖｉｉは、Ｖｉｉ＋δになり、Ｖｉｉｉは、Ｖｉｉｉ−δになる。しかしながら、δの大きさは、注意深く選択されなければならない。なぜならば、不活性ラインが活性ラインと交差するセル４２０を交差する予測電圧は、いずれの組み合わせにおいてもある時間において大きくなり、したがって、極性化方向の望ましくない反転の危険性を増大する。
【００５９】
対照的に、本発明は、１つ又はそれ以上の電位レベルにオフセット電圧δＶを加える。以下の公式において、オフセット電圧δＶは、不活性ワード・ライン４００が不活性ビット・ライン４１０に交差するセル４２０を横切る予測電圧を低減するためにＶ２に加えられる。このような交差は、大部分のメモリ・アレイ３００を構成し、分極化方向の望ましくない反転を低減する際に最も助けとなるが、δの大きさは、依然注意深く選択されなければならない。
Ｖ４＝Φ０＋３／３＊ＶＳ              （８）
Ｖ３＝Φ０＋２／３＊ＶＳ              （９）
Ｖ２＝Φ０＋１／３＊ＶＳ＋δＶ        （１０）
Ｖ１＝Φ０＋０／３＊ＶＳ              （１１）
【００６０】
図６ｂにおいて、付加されたオフセット電圧δＶは、元の電位６２０の点線表示上に調整された電位６２２の上昇に影響を与えることが示されている。代替案として、調整電位６３２内で生じるオフセット電圧δＶによって同時に電位６３０が降下することができる。第１の好ましい実施例の温度係数と同様に、オフセット電圧は、温度によって変化することができる。この変化は、図６ｂに示すように調整された電位６３２に上昇する。第１の好ましい実施例に対し、温度のために補償される電位６２２、６３２は、もはや互いから等しい相対距離ではない。
【００６１】
本発明の好ましい第３の実施例において、温度係数ＫＳ（Ｔ）及びオフセット電圧δＶの組み合わせが使用される。図６ｃは、図６ａのそれらに対応する調整された電位６２１、６３１、６４１への温度係数の影響を示すが、同様に、オフセット電圧δＶを有する全体の効果は、さらに調整された電圧６２３、６３３として与えられる。
【００６２】
上述した３つの好ましい実施例は全て、図７ａ及び図７ｂに示すような回路を有する。この回路において、回路作動温度を決定するために適している作用又は環境温度を検出するために温度センサが使用される。図７ａは、例えば、チャージ・ポンプ機構３４０の内側に嵌合することができるアナログ温度補償回路７００を示す。補正メモリ７０２がデジタル・アナログ変換器（ＤＡＣ）７０４への温度係数及び／又はオフセット電圧に関する情報を提供する。温度センサ７０６からの入力と共に変換された情報は、１組のコンパレータ７０８、７１０、７１２を通って送られる。その結果、チャージ・ポンプ７１４、７１６、７１８は、電位Ｖ２、Ｖ３及びＶ４を制御する。Ｖ１を接地し、それによってΦ０＝０Ｖと設定することが通例である。
【００６３】
図７ｂは、例えば、チャージ・ポンプ機構３４０の内側に嵌合することもできるデジタル温度補償回路７２０を示す。温度センサ７０６からの入力は、アナログ・デジタル（ＡＤＣ）変換器７２２を介して補正メモリ７０２に送られる。補正メモリ７０２内の正しいアドレスからのデータは、デジタル・アナログ変換器（ＤＡＣ）７０４に送られ、変換器７０８、７１０、７１２の組を通して送られる。繰り返しになるが、チャージ・ポンプ７１４、７１６、７１８は、電位Ｖ２、Ｖ３及びＶ４を制御するが、Ｖ１は、接地され、Φ０＝０Ｖと設定される。
【００６４】
図７ａ及び図７ｂの回路は、さらに多い又は少ない水準を有するスイッチングプロトコル並びにΦ０が０に等しくないスイッチングプロトコルに対応するために変換されることができる。コンパレータ７０８、７１０、７１２又はチャージ・ポンプ７１４、７１６、７１８の数は、レベルの数の結果、又はΦ０がゼロに等しいかそうでないかによって変化する場合があることが明らかになる。
【００６５】
上述したように、これまでに述べた３つの好ましい実施例は、作動温度を間接的に決定することに関しても使用されることができ、この場合、これは、呼び出し又はスイッチング動作の間メモリ媒体自身の実際の作動温度である。これは、図８を参照して説明するようなメモリ・セルのスイッチング速度を測定する際に基礎とされる間接的な手順によって生じる。
【００６６】
図８は、強誘電体メモリ・デバイスの作業温度の間接的な決定用のシステムを示す。２つのメモリ・セル４２０Ａ；４２０Ｂは、基準セルとして使用される。これらの基準セルは、メモリ配列３００内に配置されることができるか、分離した基準メモリ配列に設けられることができる。１つのセルは、ロジック「０」に設定され、他のセルは、ロジック「１」に設定されることができる。動作において基準セルの双方が読み出される。レベル検出器８００は、「０」の基準セルのチャージ密度から「１」の基準セルのチャージ密度を連続的に引く。この種の構成は、公開された国際特許出願ＮＯ０２／０５２８８（Ｎｏｒｄａｌ＆ａｌ．）に説明されている。チャージ密度との間の差は、読み出しが進むにつれて時間と共に増大する。しかしながら、チャージ密度の間の差は、作動環境、すなわち、温度、湿度等によって影響を受ける。コンパレータ８１０は、チャージ密度の間の差と、所定の値とを比較し、停止信号をカウンタ８２０に送る。カウンタ８２０は、読み出し動作が開始されるとき、カウントを始める。所定の水準に到達するためにチャージ密度の間の差に必要な時間に対応して作動温度を決定するために経過した時間が補正メモリ７０２に送られる。
【００６７】
電圧パルス・プロトコル内に加えられた電圧パルスの調整が、増幅において実行されず、パルス長で実行される本発明の第４の実施例が説明される。要するに、電圧パルス・プロトコルは、少なくともスイッチングパルス長が、スイッチング速度の増加に比例して低減される方法で調整される。もちろんこの増加は、スイッチング速度内の温度に依存する増加に依存するが、一般には、実行されるアドレッシング動作の結果によって影響されるメモリ・セルの応答のパラメータとしてスイッチング速度に依存し、温度に加えて、メモリ・セルの特性及び種々の環境要因内で変化することができる。例えば、スイッチング速度が増大するとき、パルス長を減少することによって、読み出し信号が高温で余り低減せず、非アドレス・メモリ・セルへの乱れ電圧の効果は、低減される。パルス長制御を行うために、メモリ・デバイスは、パルス長コントローラを含まなければならず、これは、電圧パルス・プロトコル内のパルス長さを調整し、好ましくはこれは、実際のスイッチング速度の情報に応答して行われる。もちろん、所定のパルス・プロトコルが、長さ、極性、パルス間隔のような異なるパルス・パラメータを有するパルスのシーケンスを含むので、パルス長の調整は、所定のパルス・プロトコル内で使用されるパルスのタイプと共に変化することができる。実際には、パルス長さの調整はまた、パルス・プロトコル内のタイミング・シーケンス又はこのタイミング・シーケンスの少なくとも一部の調整として理解できるが、例えば、パルス長さの調整は、パルス間隔の調整、すなわち、プロトコル内の異なるパルスの間の時間と組み合わせられることができる。前述したように、パルス長の調整がルックアップ・テーブルを使用することによって見いだされる間、前述したようなセンサを使用して温度を直接測定することによって簡単に温度測定を基礎として調整が行われる。さらに好ましくは、スイッチング速度は、通常のデータ記憶のために使用されるメモリ・セルと同じ方法でマトリクス内に接続される１つ又は複数の基準又はテスト・メモリ・セルを呼び出し、監視することによって、決定されることができる。スイッチング速度は、参照メモリ・セルのアドレッシング動作又は読取り動作を単に実行することによって見いだされるようなメモリ・セルの応答を指示するパラメータとして使用される。スイッチング速度を使用する利点は、その変化が、湿度、圧力、機械的応力等のような温度の効果すなわち、他の要因を組み込んでいる。
【００６８】
図９を参照して、本発明による方法を実行するために適している強誘電体メモリ・デバイスの説明を行う。その部品のいくつかは、図３に関連してすでに説明しており、簡単に説明するのみである。前述したようにメモリ・マトリクス３００は、マトリクス内のワード・ラインＷＬとビット・ラインＢＬとの間、又は交点にメモリ・セル４２０を含む。マトリクスは、ｍ・ｎマトリクスとして、すなわち、ｍワード・ラインＷＬ及びｎビット・ラインＢＬを有するマトリクスとして示されている。ビット・ラインＢＬは、センス増幅器バンク３０６に接続されており、このセンス増幅器バンク３０６は、各々がビット・ラインＢＬに接続されており、行の全体を読み取ることができる複数のセンス増幅器ＳＡを含む。しかしながら、センス増幅器の数を低減するために、ワード・ラインは、各セグメントが、ビット・ラインＢＬのある数ｎ／ｋを含むように分割されてもよく、ここでｋは、整数であり、したがって、センス増幅器バンク３０６は、ｎ／ｋセンス増幅器を含む。これは、１つのセンス増幅器ＳＡの１つへの呼び出しセグメント上の各ビット・ラインを接続し、この場合のようにワード・ライン・セグメント内の全てのメモリ・セルへの平行な読取り又は書込みを可能にするためのマルチプレクサ９０５が提供されることを意味する。要するに、メモリ・デバイスが完全な行のアドレッシング、すなわち、ワード・ライン上の全てのメモリ・セルを平行に支持する場合、マルチプレクサ９０５は提供されない。ドライバ回路、すなわち、ｘドライバ９０１及びｙドライバ９０２は、図３のチャージ・ポンプ機構３４０と置換することができるが、一般に、ワード・ラインＷＬとビット・ラインＢＬにそれぞれ所定の電圧パルス・プロトコルによって電圧パルスを加えるために設けられる。メモリ・セル４２０の選択、例えば、読取り又は書込み動作は呼び出し動作内で、ｘデコーダ３２及びｙデコーダ３０２内で直接生じ、それによって、好ましくは、ワード・ラインＷＬ及びビット・ラインＢＬは、ゼロ（又はフローティング・グラウンド）と称されるスイッチング電圧ＶＳの一部として選択された同じ永久的な休止電圧レベルからそれぞれプルアップ又はプルダウンによって活性として選択することができるが、不活性ワード・ライン及びビット・ラインは、休止電位に残るか、ＶＳと称される他の部分電圧に引かれる。ビット・ラインＢＬｒｅｆ１及びＢＬｒｅｆ２において、それぞれ第１及び第２の分極化状態に設定される、要するに、ロジカル０及びロジカル１を呈するそれぞれ２つの基準メモリ・セル４２０Ａ及び４２０Ｂが示される。基準セル４２０Ａ及び４２０Ｂは、それぞれビット・ラインＢＬｒｅｆ１及びＢＬｒｅｆ２に接続され、他のメモリ・セル４２０と同様にメモリ・マトリクスの一部を形成し、アドレッシング動作、環境要因等によって他のメモリ・セル内に生じる、同様の乱れの影響又は動的な変化を受ける。一対の基準セルが同様な方法で全てのワード・ラインＷＬに設けられることを理解すべきである。基準メモリ・セル４２０Ａ及び４２０Ｂはリード動作において呼び出され、その結果はセンス増幅器バンク３０６を介して検出され、スイッチング速度を決定するためにユニット９００に出力される。従って、ユニット９００はクロック入力CLKを持つ。信号スイッチング速度は、較正（キャリブレーション）メモリ７０２に出力され、このメモリ７０２は、パルス長コントローラ９０３に接続される出力部を有するが、前述したように、他の出力部がパルス増幅器コントローラ９０４に接続され、双方のコントローラ９０３、９０４は、もちろん、メモリ・コントロール・ロジック又はユニット３２０に接続されている。さらに、メモリ・デバイスは、メモリの作業温度を検出するため及び同様に補正メモリ７０２に接続された出力部を有する温度センサ７０６を含むことができる。
【００６９】
１つの選択的な特徴として、基準メモリ・セル４２０Ａ、４２０Ｂからの出力部に接続された信号アナライザ９０６がクロック入力を持って示されて。これは、スイッチング速度特徴だけではなく、例えば、メモリ・セルの分極化応答特性に関してもさらに複雑な分析を実行するために使用されることができる。信号アナライザ９０６の出力部は、較正メモリ７０２と接続されている。
【００７０】
較正メモリ７０２は、測定された基準値、好ましくは、前に実行される呼び出し及び参照動作と称されるものと同じ履歴ベクトルを記憶し、さらに、パルス長さ、又はパルス間隔、又はパルス振幅のいずれかの正しい値を引き出し、前記値は、通常のように、パルス長さコントローラ９０３又はパルス振幅コントローラ９０４に入力される。パルス長さは、ある量±δｔによって調整され、パルス振幅は、同様に、ある量±δＶだけ調整される。例えばパルス発生器は、所定の振幅及び／又は所定の長さを有するパルスを決定されたドライバ制御ユニット３３０として入力し、パルス長さコントローラ９０３及びパルス振幅コントローラ９０４から引き出された制御パラメータは、実際の制御値を振幅又はパルス長さ又はその双方に適用するためにパルス発生器に直接適用されることができることを理解しなければならず、前述したように、パルス振幅及びパルス長さの同時的な調整は、制御ユニット９０３、９０４が同期して作動されるとき実行されることができることは明らかである。また、図９における部品９００は同一であるか、図８に示す部品ダイヤグラムに多少類似しているが、較正メモリ７０２は、制御動作のいずれかに共通であることは理解しなければならない。これは、制御ユニット９０３、９０４が、有利には、双方が、較正メモリ７０２内で引き出されるような補正値によってパルス長さ及びパルス振幅を調整するパルス発生器の部品の一部を形成することを意味している。パルス長さは、当業者に知られているようなタイミング・コントロールを加えることによって適当に設定されることができるが、パルス振幅制御は、これまでのように合計の±δＶの制御値によって電圧を調整するために設定されたチャージ・ポンプによって達成されることができる。実際には、チャージ・ポンプ機能は、適当な電源から供給電圧ＶＣＣが送られる駆動制御ユニット３２０の制御の下に、ドライバ・ユニット、すなわち、ｘ−ドライバ９０１又はｙ−ドライバ９０２によって実行される。
【００７１】
図９のメモリ・デバイスの他の部品に関しては、それらは、図３の同様な部品に似ている。しかしながら、この種のメモリ・デバイスのそれらの機能は、当業者には明らかであり、さらに詳しく述べる必要はないことは言うまでもない。最後に、メモリ・セルの応答における変化に依存して電圧パルス・プロトコルの調整は、アドレッシング動作中非アドレス・メモリ・セルへの乱れ電圧（例えば、交差マトリクスにおいて容量性結合、又はスニーク電流によって発生する過渡電圧）を低減するように作用することは留意すべきである。また、同様の手順が疲労及びインプリントの双方の効果を未然に防ぐ作用をし、メモリ・セルは、例えば、温度の増加から続く早いスイッチング速度又は保磁力フィールドの低減をさらに証明することに留意すべきである。
【００７２】
特に上述した種々の好ましい実施例を強誘電体について説明したが、本発明は、必要な変更を加えて、通常の二極性の極性化動作を呈するエレクトレット材料に適用することができ、この場合、極性化応答は、これが環境要因又は実際の呼び出し履歴によって生じるかどうかとは無関係にメモリ・デバイスの動作中に組織的な態様で変化することを理解すべきである。
【図面の簡単な説明】
【００７３】
【図１】導入部で説明した強誘電体メモリ材料の概略的なヒステリシス曲線を示す図である。
【図２】導入部で説明した同じ強誘電体メモリ材料に属し、異なる温度で記録された２つのヒステリシス曲線の比較を示す図である。
【図３】好ましい実施例によるメモリ回路を示すブロック図である。
【図４ａ】交差電極ラインを有する受動マトリクス・アドレッシング構成の主要な図面である。
【図４ｂ】交差する電極ラインの重複部分との間に局所化された強誘電体材料を含むセルを有する受動マトリクスの主要な図面である。
【図５】ワード・ライン及びビット・ライン上で制御されるべき４つの分離した電位レベルを有する読取り書込み電圧スイッチングプロトコルを示す図である。
【図６ａ】第１の好ましい実施例によって温度と共に変化するとき、スイッチングプロトコル内での電位レベルの大きさを概略的に示す図である。
【図６ｂ】第２の好ましい実施例によって温度と共に変化するとき、スイッチングプロトコル内での電位レベルの大きさを概略的に示す図である。
【図６ｃ】第３の好ましい実施例によって温度と共に変化するとき、スイッチングプロトコル内での電位レベルの大きさを概略的に示す図である。
【図７ａ】本発明によるアナログ温度補償回路を示すブロック図である。
【図７ｂ】本発明によるデジタル温度補償回路を示すブロック図である。
【図８】本発明による実際のスイッチング速度を決定するために図７ａ又は図７ｂの補償回路への延長部を示すブロック図である。
【図９】本発明による方法を実行することができる受動マトリクス・アドレサッブル・メモリ・デバイスを示す図である。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図７ａ】
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【図７ｂ】
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【図８】
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【図９】
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