(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されているトレンチ内にキャパシタ誘電体膜を介してストレージノード電極層が埋め込まれているキャパシタと、
ストレージノード電極層に第１のソース・ドレイン領域の端部が電気的に接続され、半導体基板上に積層されている複数の絶縁膜上に形成されているビット線に第２のソース・ドレイン領域がビットライン・コンタクトを介して接続されているスイッチング用のトランジスタと、
をＤＲＡＭセルに備え、
前記複数の絶縁膜は窒化膜を含み、当該窒化膜が、前記第１のソース・ドレイン領域の前記端部からビットライン・コンタクト寄りに離れた第１のソース・ドレイン領域の箇所で開口し、
当該開口箇所を通して前記第１のソース・ドレイン領域の基板表面部に水素が導入されている
半導体記憶装置。
【請求項２】
前記第１のソース・ドレイン領域の端部は、不純物拡散を防止し電気的接続をとるための拡散防止接続膜を介して前記ストレージノード電極層と電気的に接続されている
請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の絶縁膜内に、その最上層の絶縁膜より下層の絶縁膜から前記第１のソース・ドレイン領域上の最下層の絶縁膜にかけてストレージノード開口部が形成され、前記ストレージノード開口部が形成されている絶縁膜に前記窒化膜を含み、前記ストレージノード開口部にビット線と非接続の導電性プラグ材が埋め込まれている
請求項１または２に記載の半導体記憶装置。
【請求項４】
前記複数の絶縁膜の最上層の絶縁膜より下層の絶縁膜から最下層の絶縁膜に、前記第１のソース・ドレイン領域上のストレージノード開口部と、前記第２のソース・ドレイン領域上のビットライン・コンタクト開口部とが形成され、
ストレージノード開口部とビットライン・コンタクト開口部のそれぞれに導電性プラグ材が埋め込まれ、
前記ビット線は、前記複数の絶縁膜上の主配線部をビットライン・コンタクト開口部内の導電性プラグ材に接続させるコンタクト部を備え、
ストレージノード開口部内の導電性プラグ材上にコンタクト部を備えていない
請求項３に記載の半導体記憶装置。
【請求項５】
前記複数の絶縁膜の第１のソース・ドレイン領域上の位置にストレージノード開口部が形成され、前記ストレージノード開口部が形成されている絶縁膜に前記窒化膜を含み、前記ストレージノード開口部に酸化膜が埋め込まれている
請求項１または２に記載の半導体記憶装置。
【請求項６】
半導体基板に形成されているトレンチ内にキャパシタ誘電体膜を介してストレージノード電極層が埋め込まれているキャパシタと、
ストレージノード電極層に第１のソース・ドレイン領域の端部が電気的に接続され、半導体基板上に積層されている複数の絶縁膜上に形成されているビット線に第２のソース・ドレイン領域がビットライン・コンタクトを介して接続されているスイッチング用のトランジスタと、
をＤＲＡＭセルに備え、
前記複数の絶縁膜の前記第１のソース・ドレイン領域上の位置にストレージノード開口部が形成され、
前記第１のソース・ドレイン領域の前記端部からビットライン・コンタクト寄りに離れた第１のソース・ドレイン領域の箇所で前記ストレージノード開口部が形成されている絶縁膜に窒化膜を含み、
前記ストレージノード開口部にビット線と非接続の導電性プラグ材が埋め込まれ、
当該ストレージノード開口部を通して前記第１のソース・ドレイン領域の基板表面部に水素が導入されている
半導体記憶装置。
【請求項７】
半導体基板に形成されているトレンチ内にキャパシタ誘電体膜を介してストレージノード電極層が埋め込まれているキャパシタと、
ストレージノード電極層に第１のソース・ドレイン領域の端部が電気的に接続され、半導体基板上に積層されている複数の絶縁膜上に形成されているビット線に第２のソース・ドレイン領域がビットライン・コンタクトを介して接続されているスイッチング用のトランジスタと、
をＤＲＡＭセルに備え、
前記複数の絶縁膜の最上層の絶縁膜より下層の絶縁膜から最下層の絶縁膜に、前記第１のソース・ドレイン領域の前記端部からビットライン・コンタクト寄りに離れた第１のソース・ドレイン領域の箇所でストレージノード開口部が形成され、前記第２のソース・ドレイン領域上の箇所でビットライン・コンタクト開口部が形成され、
ストレージノード開口部とビットライン・コンタクト開口部が形成されている絶縁膜に窒化膜を含み、
ストレージノード開口部とビットライン・コンタクト開口部のそれぞれに導電性プラグ材が埋め込まれ、
前記ビット線は、前記複数の絶縁膜上の主配線部をビットライン・コンタクト開口部内の導電性プラグ材に接続させるコンタクト部を備え、ストレージノード開口部内の導電性プラグ材上にコンタクト部を備えておらず、
前記ストレージノード開口部と前記ビットライン・コンタクトを通して前記第１および第２のソース・ドレイン領域の基板表面部に水素が導入されている
半導体記憶装置。
【請求項８】
半導体基板に形成されているトレンチ内にキャパシタ誘電体膜を介してストレージノード電極層が埋め込まれているキャパシタと、
ストレージノード電極層に第１のソース・ドレイン領域が接続され、半導体基板上に積層されている複数の絶縁膜上に形成されているビット線に第２のソース・ドレイン領域がビットライン・コンタクトを介して接続されているスイッチング用のトランジスタと、
をＤＲＡＭセルに備え、
前記複数の絶縁膜は、前記第１のソース・ドレイン領域の前記端部からビットライン・コンタクト寄りに離れた第１のソース・ドレイン領域の箇所に開口するストレージノード開口部を有し、
ストレージノード開口部が形成されている絶縁膜に窒化膜を含み、ストレージノード開口部に酸化膜が埋め込まれ、
ストレージ開口部の酸化膜を通して前記第１のソース・ドレイン領域の基板表面部に水素が導入されている
半導体記憶装置。
【請求項９】
半導体基板にトレンチを形成し、トレンチ内にキャパシタ誘電体膜を介してストレージノード電極層を埋め込んでＤＲＡＭセルのキャパシタを形成し、
前記ストレージノード電極層に第１のソース・ドレイン領域の端部が電気的に接続されるＤＲＡＭセルのトランジスタを半導体基板に形成し、
トランジスタ上にエッチングストップ用の窒化膜と酸化膜とを含む第１の絶縁膜を積層し、
第１の絶縁膜の一部を酸化膜、窒化膜の順にエッチングし、前記第１のソース・ドレイン領域の前記端部から離れた第１のソース・ドレイン領域の箇所に達するストレージノード開口部と、前記トランジスタの第２のソース・ドレイン領域に達するビットライン・コンタクト開口部とを形成し、
ストレージノード開口部とビットライン・コンタクト開口部とに導電性プラグ材を埋め込み、
第１の絶縁膜上に第２の絶縁膜を形成し、第２の絶縁膜に、ビットライン・コンタクト開口部内の導電性プラグ材に達する開口部を形成し、当該開口部を埋め込む導電性配線材を形成し、当該導電性配線材をパターンニングして前記ビット線を形成し、
水素を含むガス雰囲気で加熱アニールを行う
半導体記憶装置の製造方法。
【請求項１０】
半導体基板にトレンチを形成し、トレンチ内にキャパシタ誘電体膜を介してストレージノード電極層を埋め込んでＤＲＡＭセルのキャパシタを形成し、
前記ストレージノード電極層に第１のソース・ドレイン領域の端部が電気的に接続されるＤＲＡＭセルのトランジスタを半導体基板に形成し、
トランジスタ上にエッチングストップ用の窒化膜と酸化膜とを含む第１の絶縁膜を積層し、
第１の絶縁膜の一部を酸化膜、窒化膜の順にエッチングし、前記第１のソース・ドレイン領域の前記端部から離れた第１のソース・ドレイン領域の箇所に達するストレージノード開口部を形成し、
ストレージノード開口部を埋め込む第２の絶縁膜を、第１の絶縁膜上に形成し、
第２の絶縁膜および第１の絶縁膜に前記トランジスタの第２のソース・ドレイン領域に接続するビットライン・コンタクトプラグを形成し、
第２の絶縁膜上に、ビットライン・コンタクトプラグ上に接続する前記ビット線を形成し、
水素を含むガス雰囲気で加熱アニールを行う
半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型キャパシタとスイッチング用のトランジスタとを含むＤＲＡＭセルを備える半導体記憶装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
汎用ＤＲＡＭもしくはロジック混載ＤＲＡＭにおいて、Pause特性（記憶保持時間）向上は必須である。
Pause特性向上のためにパッシベーション膜（たとえば、プラズマＳｉＮ膜）を成膜後に、水素（Ｈ２）ガスもしくは窒素（Ｎ２）と水素（Ｈ２）の混合ガス雰囲気で加熱炉(Furnace)によりアニールを行っている。これはウエハプロセス中にシリコン基板に発生した欠陥のダングリングボンドを水素と結合させることにより補償するためである。
これにより、ＤＲＡＭセル内のスイッチング用トランジスタ（以下、スイッチトランジスタという）のジャンクションリークの増加を抑制する。この効果についてはスタック型キャパシタもしくはトレンチ型キャパシタどちらに対しても効果がある。
【０００３】
図１６はトレンチ型キャパシタＤＲＡＭ、図１７はスタック型キャパシタＤＲＡＭについて、そのメモリセルアレイの一部を断面から見た図を示す。
図１７に示すように、スタック型キャパシタＤＲＡＭでは１セルあたり、複数の積層された絶縁膜１８，１９，２１を貫いてビットライン・コンタクトプラグ２２と、キャパシタＣＡＰのノードコンタクトプラグ３０が形成され、どちらもシリコン基板２にまで達している。これによって、ノードコンタクトプラグ３０は第１のソース・ドレイン領域１１に接続され、ビットライン・コンタクトプラグ２２は第２のソース・ドレイン領域１２に接続されている。
一方、図１６に示すトレンチ型キャパシタＤＲＡＭの場合、シリコン基板２に達するコンタクトプラグはビットライン・コンタクトプラグ２２のみである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のトレンチ型キャパシタＤＲＡＭでは、ストレージノード側の第１のソース・ドレイン領域１１の上方は、通常、窒化シリコン（ＳｉＮ）膜に覆われた構造となっていることが多い。
たとえば図１６に示す構造例では、キャパシタＣＡＰ側に形成されている素子分離絶縁層５上の配線９とゲート電極８との間（点線で囲む部分）において、それらの間の底部と側壁を覆う第１のＳｉＮ膜１４と、それらの上面を通り、ビットライン・コンタクトプラグ２２側でゲート電極８の側壁を覆う第２のＳｉＮ膜１８とが形成されている。これらのＳｉＮ膜１４，１８は、それより上層の絶縁膜１９，２１をエッチングするときに基板側に損傷を与えること、あるいは素子分離絶縁層５を削り過ぎることを防止するエッチングストッパとしての機能がある。
【０００５】
ところが、ＳｉＮ膜は水素の拡散を抑止するため、キャパシタＣＡＰ側の活性化領域（第１のソース・ドレイン領域１１）に水素が直接拡散しにくい。水素アニールによって供給された水素は、コンタクトを介してシリコン基板に拡散していく。したがって、ビットライン・コンタクト側では水素の拡散は起きやすい。
しかし、水素を供給してジャンクションリークを抑制しなければならないのはストレージノード側であることから、従来のトレンチ型キャパシタＤＲＡＭセルでは、Pause特性（電荷保持特性）が悪い。これに対しスタック型の場合、１セル当たりコンタクトは２個あることからシリコン基板へ水素を供給しやすい構造である。
つまり、トレンチ型キャパシタＤＲＡＭの場合は１セル当たりコンタクト１個とスタック構造よりも不利である。このように、Pause特性向上のために水素アニールを行っているが、トレンチ型キャパシタＤＲＡＭの場合、水素アニールの効果が出にくい構造になっている。
【０００６】
本発明が解決しようとする課題は、水素アニール時に水素が拡散しやすいトレンチ型キャパシタＤＲＡＭセル構造を提案し、そのための製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る第１の半導体記憶装置は、半導体基板に形成されているトレンチ内にキャパシタ誘電体膜を介してストレージノード電極層が埋め込まれているキャパシタと、ストレージノード電極層に第１のソース・ドレイン領域の端部が電気的に接続され、半導体基板上に積層されている複数の絶縁膜上に形成されているビット線に第２のソース・ドレイン領域がビットライン・コンタクトを介して接続されているスイッチング用のトランジスタと、をＤＲＡＭセルに備え、前記複数の絶縁膜は窒化膜を含み、当該窒化膜が、前記第１のソース・ドレイン領域の前記端部からビットライン・コンタクト寄りに離れた第１のソース・ドレイン領域の箇所で開口し、当該開口箇所を通して前記第１のソース・ドレイン領域の基板表面部に水素が導入されている。
【０００８】
本発明に係る第２の半導体記憶装置は、半導体基板に形成されているトレンチ内にキャパシタ誘電体膜を介してストレージノード電極層が埋め込まれているキャパシタと、ストレージノード電極層に第１のソース・ドレイン領域の端部が電気的に接続され、半導体基板上に積層されている複数の絶縁膜上に形成されているビット線に第２のソース・ドレイン領域がビットライン・コンタクトを介して接続されているスイッチング用のトランジスタと、ＤＲＡＭセルに備え、前記複数の絶縁膜の前記第１のソース・ドレイン領域上の位置にストレージノード開口部が形成され、前記第１のソース・ドレイン領域の前記端部からビットライン・コンタクト寄りに離れた第１のソース・ドレイン領域の箇所で前記ストレージノード開口部が形成されている絶縁膜に窒化膜を含み、前記ストレージノード開口部にビット線と非接続の導電性プラグ材が埋め込まれ、当該ストレージノード開口部を通して前記第１のソース・ドレイン領域の基板表面部に水素が導入されている。
【０００９】
本発明に係る第３の半導体記憶装置は、半導体基板に形成されているトレンチ内にキャパシタ誘電体膜を介してストレージノード電極層が埋め込まれているキャパシタと、ストレージノード電極層に第１のソース・ドレイン領域の端部が電気的に接続され、半導体基板上に積層されている複数の絶縁膜上に形成されているビット線に第２のソース・ドレイン領域がビットライン・コンタクトを介して接続されているスイッチング用のトランジスタと、をＤＲＡＭセルに備え、前記複数の絶縁膜の最上層の絶縁膜より下層の絶縁膜から最下層の絶縁膜に、前記第１のソース・ドレイン領域の前記端部からビットライン・コンタクト寄りに離れた第１のソース・ドレイン領域の箇所でストレージノード開口部が形成され、前記第２のソース・ドレイン領域上の箇所でビットライン・コンタクト開口部が形成され、ストレージノード開口部とビットライン・コンタクト開口部が形成されている絶縁膜に窒化膜を含み、ストレージノード開口部とビットライン・コンタクト開口部のそれぞれに導電性プラグ材が埋め込まれ、前記ビット線は、前記複数の絶縁膜上の主配線部をビットライン・コンタクト開口部内の導電性プラグ材に接続させるコンタクト部を備え、ストレージノード開口部内の導電性プラグ材上にコンタクト部を備えておらず、前記ストレージノード開口部と前記ビットライン・コンタクトを通して前記第１および第２のソース・ドレイン領域の基板表面部に水素が導入されている。
【００１０】
本発明に係る第４の半導体記憶装置は、半導体基板に形成されているトレンチ内にキャパシタ誘電体膜を介してストレージノード電極層が埋め込まれているキャパシタと、ストレージノード電極層に第１のソース・ドレイン領域が接続され、半導体基板上に積層されている複数の絶縁膜上に形成されているビット線に第２のソース・ドレイン領域がビットライン・コンタクトを介して接続されているスイッチング用のトランジスタと、ＤＲＡＭセルに備え、前記複数の絶縁膜は、前記第１のソース・ドレイン領域の前記端部からビットライン・コンタクト寄りに離れた第１のソース・ドレイン領域の箇所に開口するストレージノード開口部を有し、ストレージノード開口部が形成されている絶縁膜に窒化膜を含み、ストレージノード開口部に酸化膜が埋め込まれ、ストレージ開口部の酸化膜を通して前記第１のソース・ドレイン領域の基板表面部に水素が導入されている。
【００１１】
本発明に係る半導体記憶装置の製造方法は、半導体基板にトレンチを形成し、トレンチ内にキャパシタ誘電体膜を介してストレージノード電極層を埋め込んでＤＲＡＭセルのキャパシタを形成し、前記ストレージノード電極層に第１のソース・ドレイン領域の端部が電気的に接続されるＤＲＡＭセルのトランジスタを半導体基板に形成し、トランジスタ上にエッチングストップ用の窒化膜と酸化膜とを含む第１の絶縁膜を積層し、第１の絶縁膜の一部を酸化膜、窒化膜の順にエッチングし、前記第１のソース・ドレイン領域の前記端部から離れた第１のソース・ドレイン領域の箇所に達するストレージノード開口部と、前記トランジスタの第２のソース・ドレイン領域に達するビットライン・コンタクト開口部とを形成し、ストレージノード開口部とビットライン・コンタクト開口部とに導電性プラグ材を埋め込み、第１の絶縁膜上に第２の絶縁膜を形成し、第２の絶縁膜に、ビットライン・コンタクト開口部内の導電性プラグ材に達する開口部を形成し、当該開口部を埋め込む導電性配線材を形成し、当該導電性配線材をパターンニングして前記ビット線を形成し、水素を含むガス雰囲気で加熱アニールを行う。
【００１２】
本発明に係る他の半導体記憶装置の製造方法は、半導体基板にトレンチを形成し、トレンチ内にキャパシタ誘電体膜を介してストレージノード電極層を埋め込んでＤＲＡＭセルのキャパシタを形成し、前記ストレージノード電極層に第１のソース・ドレイン領域の端部が電気的に接続されるＤＲＡＭセルのトランジスタを半導体基板に形成し、トランジスタ上にエッチングストップ用の窒化膜と酸化膜とを含む第１の絶縁膜を積層し、第１の絶縁膜の一部を酸化膜、窒化膜の順にエッチングし、前記第１のソース・ドレイン領域の前記端部から離れた第１のソース・ドレイン領域の箇所に達するストレージノード開口部を形成し、ストレージノード開口部を埋め込む第２の絶縁膜を、第１の絶縁膜上に形成し、第２の絶縁膜および第１の絶縁膜に前記トランジスタの第２のソース・ドレイン領域に接続するビットライン・コンタクトプラグを形成し、第２の絶縁膜上に、ビットライン・コンタクトプラグ上に接続する前記ビット線を形成し、水素を含むガス雰囲気で加熱アニールを行う。
【発明の効果】
【００１３】
本発明の半導体記憶装置によれば、ストレージノード電極層側の第１のソース・ドレイン領域の上方に位置する窒化膜に開口部が形成されていることから、そこを通って水素が半導体基板に導入されやすくなり、その結果、スイッチング用トランジスタのジャンクションリークが低減し、ＤＲＡＭセルの電荷保持特性が向上するという利点がある。
また、本発明の半導体装置の製造方法によれば、このような水素の導入路としての導電性プラグが、ビットライン・コンタクト側のプラグと共通のプロセスをできるだけ一括して形成できることから、製造方法が簡素であるという利点がある。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態を、トレンチキャパシタとスイッチトランジスタとの接続を埋め込みストラップ(Buried Strap：以下「ＢＳ」と表記)により実現した場合を例として説明する。なお、本発明では、トレンチキャパシタとスイッチトランジスタの接続構造はＢＳを用いたものに限定されることなく、既知のものが採用できる。
【００１５】
［第１の実施例］
図１は、第１の実施例に係るＤＲＡＭセル構造を有する半導体記憶装置の断面図である。この図では１つのＤＲＡＭセルを中心に示し、また、このＤＲＡＭセルと素子分離絶縁層またはビットコンタクトを共有する両隣のＤＲＡＭセルの一部も示している。
図１に示すＤＲＡＭセルは、一方電極がプレート線に接続され、他方電極が記憶データのストレージノード電極として機能するキャパシタＣＡＰと、当該ストレージノード電極とビット線との接続を制御するスイッチトランジスタＴＲとを有する。
【００１６】
単結晶シリコンからなる半導体基板２には、不図示のＮウェル内にＰウェル６が形成されている。
Ｐウェル６（およびＮウェル）から基板深部に深いトレンチが形成され、その内壁にキャパシタ誘電体膜３が形成されている。キャパシタ誘電体膜３が形成されているトレンチの内部空間の殆どは第１のポリシリコン４Ａにより埋められ、トレンチ内の上部に薄い膜が形成され、その薄い膜が形成されているトレンチの上部に、いわゆる埋め込むストラップ（ＢＳ）と称される第２のポリシリコン４Ｂが形成されている。この第１および第２のポリシリコン４Ａと４ＢによりキャパシタＣＡＰのストレージノード電極層４が構成される。
【００１７】
隣接した２つのＤＲＡＭセルの２つのトレンチに共通のＳＴＩ(Shallow Trench Isolation）からなる素子分離絶縁層５が形成され、その上に必要に応じて下層配線層９が形成されている。下層配線層９の表面に半導体合金層（この場合、サリサイド）１７が形成されている。
【００１８】
一方、表面にサリサイド１７が形成されているゲート電極８が、ゲート絶縁膜７を介して半導体基板２のＰウェル６に形成されている。このゲート電極８、並びに、ｎ型不純物領域からなる第１および第２のソース・ドレイン領域１１と１２によりスイッチトランジスタＴＲが形成されている。第１のソース・ドレイン領域１１は、ストレージノード電極とともに当該ＤＲＡＭセルのストレージノードを構成する。第１のソース・ドレイン領域１１上に導電性プラグ２０が形成されている。
一方、第２のソース・ドレイン領域１２にサリサイド１７が形成され、このサリサイド１７の上面がビットライン・コンタクトプラグ２２により上層のビット線２３に接続されている。
【００１９】
このビットライン・コンタクトプラグ２２は、下層から順に形成されている第２の窒化膜１８、第１の層間絶縁膜１９および第２の層間絶縁膜２１に開口されているビットライン・コンタクト開口部２２Ａに形成されている。
これに対し、導電性プラグ２０は、下層から順に形成されている各種絶縁膜１３〜１５，１８および１９に開口されているストレージノード開口部２０Ａに形成されている。
導電性プラグ２０が形成されている各種絶縁膜には、第１の窒化膜１４と第２の窒化膜１８が含まれている。そして、ストレージノード開口部２０Ａが形成されていることによって、これらの第１および第２の窒化膜１４，１８が第１のソース・ドレイン領域１１の上方で開口していることになる。詳細は後述するが、これによって水素アニール時に水素の通り路が確保され、半導体基板２への水素の導入を容易にしている。
【００２０】
つぎに、このＤＲＡＭセルを有する半導体記憶装置の製造方法を、図２〜図７に沿って説明する。
【００２１】
図２では、ＢＳ型トレンチキャパシタＣＡＰを半導体基板２に形成する。
より詳細には、単結晶シリコン基板（半導体基板）２上に耐ドライエッチング性の高い膜を形成し、これをフォトレジストによりパターンニングし、このパターンニング後の膜をマスクとした異方性エッチングにより半導体基板２に深いトレンチを形成する。とくに図示しないが、必要に応じてカラー酸化膜と称される絶縁膜をトレンチ上部の側壁に形成し、また、プレート電極の一部となるＮ型不純物領域をトレンチの深部に形成する。その後、トレンチ内壁にキャパシタ誘電体膜３を形成する。そして、キャパシタ誘電体膜３が形成されたトレンチ内部を第１のポリシリコン４Ａにより埋め込み、第１のポリシリコン４Ａの高さを調整した後、薄い膜を形成し、その第１のポリシリコン４Ａの上方のトレンチ上部にＢＳとなる第２のポリシリコン４Ｂを埋め込む。この薄い膜は、後に形成されるスイッチトランジスタＴＲのストレージノード側の第１のソース・ドレイン領域と第２のポリシリコン４Ａとの間で電気的接続を確保しながら不純物の拡散を阻止するためのものであり、そのために必要な材質と膜厚を有する。第１および第２のポリシリコン４Ａと４Ｂによりストレージノード電極層４が形成される。
【００２２】
その後、ＳＴＩ層を、隣り合う２つのセルのトレンチ部分に共通に形成する。
より詳細には、耐ドライエッチング性が高い膜を形成し、これをパターニングして、パターンニング後の膜をマスクとしたドライエッチングにより浅いトレンチを形成する。このマスクとして用いた膜を除去後、絶縁材料で浅いトレンチを埋め込み、化学的機械研磨（ＣＭＰ）などにより平坦化する。これによりＳＴＩ層５が形成される。
その後、フォトリソグラフィ技術により基板の一部をレジストで覆う工程と、これをマスクとしたイオン注入工程とを必要なだけ繰り返して、プレート電極層となるＮウェル、スイッチトランジスタＴＲの能動領域となるＰウェル６を形成し、しきい値電圧調整のためのホウ素注入を行う。なお、図２には、Ｐウェル６のみが示されている。
その後、Ｐウェルの表面を熱酸化してゲート絶縁膜７を形成する。
【００２３】
図３に示す工程では、最初にアモルファスシリコンなどのゲート電極材料を堆積し、これをパターンニングする。これにより、Ｐウェル６の上方にはスイッチトランジスタＴＲのゲート電極８が形成され、これと同時に、ＳＴＩ層５上方に下層配線層９が形成される。
つぎに、ＲＴＡ(Rapid Thermal Anneal)を行うことによって、ゲート電極８や下層配線層９、ならびに、Ｐウェル６の表面を熱酸化して犠牲酸化膜１０を形成する。その後、犠牲酸化膜１０およびゲート電極８周囲のゲート絶縁膜７をウエットエッチングにより除去する。これにより、スイッチトランジスタのソース・ドレイン領域が形成されるＰウェル６の表面部が浅くエッチオフされ、表面のダメージ層が除去される（つぎの図４参照）。このダメージ層の除去は、ゲート電極８のエッジ付近のソース・ドレイン領域端部で電界を緩和し、ＧＩＤＬ(Gate-Induced Drain Leakage)を抑制するために行うが、その必要がなければ必須ではない。
【００２４】
図４に示す工程では、まず、ゲート電極８に覆われていないＰウェル６の表面部にｎ型不純物、たとえば燐（Ｐ）をイオン注入し、ストレージノード側の第１のソース・ドレイン領域のエクステンション部１１Ａと、後でビットコンタクトが形成される第２のソース・ドレイン領域のエクステンション部１２Ａとを同時に形成する。
つぎに、ＴＥＯＳ(Tetraethyloxysilane又はTetraethylorthosilicate,Ｓｉ（ＯＣ２Ｈ５）４）膜１３と、ＳｉＮ膜１４とをこの順で堆積する。ＳｉＮ膜１４はエッチングストッパとなる第１の窒化膜であり、２０〜５０ｎｍ程度の厚さを有する。ＴＥＯＳ膜１３は、このＳｉＮ膜１４の堆積時の基板への窒素導入、およびＳｉＮ膜のエッチング時の基板へのダメージ導入を防止するための薄い膜である。
【００２５】
図５に示す工程では、まず、酸化膜系の絶縁層（たとえばＴＥＯＳ膜等）１５を厚く堆積し、ゲート電極８や下層配線層９による凹部を絶縁材料で埋め込む。この絶縁層１５の上にレジストを塗布し、フォトリソグラフィによってストレージノード側の凹部、すなわちゲート電極８と下層配線層９との間の凹部の上にレジストが残るように、他の部分のレジストを除去する。このレジストをマスクとして絶縁層１５をエッチングし、ゲート電極８と下層配線層９との間の凹部にのみ絶縁層１５を残存させる。この技術を、ＳＢＤプロセス（Salicide Block DRAM Process）と称し、ＳＢＤプロセスにより凹部に埋め込まれた絶縁層１５を、以下、「サリサイドブロック絶縁層」という。
つぎに、膜厚が足りない場合は必要に応じて、さらに酸化膜系の絶縁膜を堆積した後、全面のドライエッチ（エッチバック）によってサイドウォール１６を形成する。このサイドウォール１６は、ＴＥＯＳ膜１３および第１の窒化膜１４を含む。
【００２６】
続いて、基板の一部（ＰＭＯＳ形成領域）を不図示のレジストで覆い、ＮＭＯＳ形成領域に燐（Ｐ）もしくは砒素（Ａｓ）をイオン注入し、ｎ＋ソース・ドレイン部を形成する。レジストを除去後、基板のＮＭＯＳ形成領域を不図示のレジストで覆い、ＰＭＯＳ形成領域にホウ素（Ｂ）もしくは二フッ化ホウ素（ＢＦ２）をイオン注入し、ｐ＋ソース・ドレイン部を形成する。
図５に示すＤＲＡＭセルのスイッチトランジスタＴＲはＮＭＯＳトランジスタであることから、このイオン注入工程を経て、後でビットコンタクトが形成される側にｎ＋ソース・ドレイン部１２Ｂが形成される。このｎ＋ソース・ドレイン部１２Ｂは、先に形成したエクステンション部１２Ａとともに第２のソース・ドレイン領域１２を構成する。なお、ストレージノード側のエクステンション部１１Ａにはサリサイドブロック絶縁層１５に阻止されてｎ＋ソース・ドレイン部が形成されないことから、このエクステンション部１１Ａそのものが第１のソース・ドレイン領域１１となる。また、このときのイオン注入に付随して、ゲート電極８や下層配線層９の上部にもｎ型の高濃度不純物領域８Ａや９Ａが形成される。
【００２７】
その後、高融点金属（コバルト（Ｃｏ）、もしくはニッケル（Ｎｉ））をスパッタし、ＲＴＡ処理をすることによって単結晶シリコンまたはアモルファスシリコンと合金化し、非合金化部分を薬液処理により除去する。これにより、サリサイド１７をゲート電極８、下層配線層９および第２のソース・ドレイン領域１２に形成する。
【００２８】
図６に示す工程では、まず、ビットコンタクト側のエッチングストッパとなる第２の窒化膜１８としてＳｉＮ膜を２０〜５０ｎｍほど堆積する。
続いて第１の層間絶縁膜１９として、たとえばＮＳＧ(Non-doped natural Silicate Glass)膜を厚く堆積し、フォトリソグラフィおよびドライエッチングにより、ストレージノード側の第１のソース・ドレイン領域１１上の絶縁膜１３〜１５，１８および１９に開口部（ストレージノード開口部）２０Ａを形成する。このときの第１の層間絶縁膜１９のドライエッチングでは、その下の第２の窒化膜１８がエッチングストッパとして機能し、さらにサリサイドブロック絶縁層１５のドライエッチングでは、その下の第１の窒化膜１４がエッチングストッパとして機能する。その後、ＴＥＯＳ膜１３をウエットエッチングで除去してストレージノード開口部２０Ａを形成する。
【００２９】
形成したストレージノード開口部２０Ａを埋め込むように導電性プラグ材を厚く堆積し、これをエッチバックなどにより一部除去して導電性プラグ２０を形成する。
この導電性プラグ２０の形成法は任意であるが、一例を挙げると、たとえば４９０℃以下の低温でアモルファスシリコンまたはポリシリコンを堆積させ、その堆積中または堆積後に燐（Ｐ）もしくは砒素（Ａｓ）をドープして導電化し、これをドライエッチングによりエッチバックする。なお、不純物をドープしないことも可能であり、この場合は半導電性プラグとなる。
【００３０】
図７に示す工程では、まず、第２の層間絶縁膜２１として、たとえばデルタＴＥＯＳ膜を厚く堆積し、フォトリソグラフィおよびドライエッチングにより、第２のソース・ドレイン領域１２に形成されているサリサイド１７上の絶縁膜１８，１９および２１に開口部（ビットライン・コンタクト開口部）２２Ａを形成する。このときの第１および第２の層間絶縁膜１９と２１のドライエッチングでは、その下の第２の窒化膜１８がエッチングストッパとして機能する。なお、この場合にサリサイド１７が存在することから、エッチングダメージが第２のソース・ドレイン領域１２に導入されない。
【００３１】
形成したビットライン・コンタクト開口部２２Ａを埋め込むように導電性プラグ材を厚く堆積し、これをエッチバックなどにより一部除去してビットライン・コンタクトプラグ２２を形成する。
このビットライン・コンタクトプラグ２２の形成法は任意であるが、一例を挙げると、たとえば窒化チタン（ＴｉＮ）等からなるバリアメタル２２Ｂをスパッタ法もしくはＣＶＤにより堆積し、ＣＶＤ法によりメタルプラグ材２２Ｃとしてのタングステン（Ｗ）を厚く堆積する。そして、これらの導電性プラグ材をＣＭＰにて研磨しビットライン・コンタクトプラグ２２を形成する。
【００３２】
続いて、ビット線を形成する。
このビット線形成法も任意であるが、一例を挙げると、まず第３の層間絶縁膜（不図示）を形成し、これをフォトリソグラフィおよびドライエッチングにより配線溝形状に加工する。つぎに、たとえばタンタル（Ｔａ）もしくは窒化タンタル（ＴａＮ）からなるバリアメタル２３Ａを形成し、さらに銅（Ｃｕ）を厚く堆積して配線溝を埋め込み、最後にＣＭＰにして平坦化する。これにより、第３の層間絶縁膜に埋め込んだ形態にてビット線２３を形成する。
【００３３】
最後に、図１に示すように、パシベーション膜２４として、たとえばプラズマＳｉＮ膜を形成し、その後、Pause特性（記憶保持時間）向上のために、水素（Ｈ２）もしくは窒素（Ｎ２）と水素（Ｈ２）の混合ガス雰囲気での加熱炉(Furnace)アニールを行う。このときの熱処理条件は、温度が３５０〜４５０℃、時間が１０〜６０分程度である。これにより、水素が基板に導入されるが、本実施例では、ビットコンタクト側の第２のソース・ドレイン領域１２上方で第２の窒化膜１８が開口し、また、ストレージノード側の第１のソース・ドレイン領域１１上方で第１および第２の窒化膜１４と１８が開口している。このため第１および第２のソース・ドレイン領域１１と１２に水素が導入され、欠陥やダングリングボンドに水素原子が結合して、その結果、ジャンクションリークが低減する。とくに、ストレージノードにおける電荷保持時のジャンクションリークは、Pause特性（電荷保持特性）を低下させることから、本実施例で導電性プラグ２０を設けて窒化膜１４と１８を開口させることによってPause特性の大幅な改善が達成できる。
【００３４】
その後、パシベーション膜２４を一部開口して、電極パッド部を形成すると、当該半導体記憶装置が完成する。
【００３５】
［第２の実施例］
図８は、第２の実施例に係るＤＲＡＭセル構造を有する半導体記憶装置の断面図である。
この第２の実施例が図１に示す第１の実施例と異なる点は、ストレージノード側の導電性プラグの一種としてメタルプラグ２０Ｂを用いていることである。それ以外は第１の実施例と同じであり、同一符号を付して説明を省略する。
【００３６】
この半導体装置の製造では、第１の実施例と同様に図５までの工程を行った後、図６に示す工程で述べた方法によりストレージノード開口部２０Ａを形成し、このストレージノード開口部２０に、バリアメタル２０Ｃとメタルプラグ材２０Ｄからなるメタルプラグ２０Ｂを形成する。
このメタルプラグ２０Ｂの形成法は任意であるが、一例を挙げると、たとえば窒化チタン（ＴｉＮ）等からなるバリアメタル２０Ｃをスパッタ法もしくはＣＶＤにより堆積し、ＣＶＤ法によりメタルプラグ材２０Ｄとしてタングステン（Ｗ）を厚く堆積する。そして、これらのメタルプラグ材をＣＭＰにて研磨しメタルプラグ２０Ｂを形成する。
【００３７】
その後は、第１の実施例と同じ方法により当該半導体記憶装置を完成させる。
メタルプラグ材は、第１の実施例のアモルファスシリコンなどの材質と同様、第１および第２の窒化膜１４と１８より水素を透過しやすく、ストレージノード側の第１のソース・ドレイン領域１１のジャンクションリークを低減する効果が得られる。
【００３８】
［第３の実施例］
図９は、第３の実施例に係るＤＲＡＭセル構造を有する半導体記憶装置の断面図である。
この第２の実施例が図１に示す第１の実施例と異なる点は、ストレージノード開口部２０Ａは形成するが、その後の導電性プラグ２０の形成を省略していることである。それ以外は第１の実施例と同じであり、同一符号を付して説明を省略する。
【００３９】
この半導体装置の製造では、第１の実施例と同様に図５までの工程を行った後、図６に示す工程で述べた方法によりストレージノード開口部２０Ａを形成し、つぎに、図７に示す第２の層間絶縁膜２１の堆積を行う。これにより、第２の層間絶縁膜２１がストレージノード開口部２０Ａに埋め込まれる。
【００４０】
その後は、第１の実施例と同じ方法により当該半導体記憶装置を完成させる。
第２の層間絶縁膜２１は酸化膜系の絶縁材料であることから、第１および第２の窒化膜１４と１８に比べて水素を透過しやすく、その結果、第１および第２の実施例と同様にストレージノード側の第１のソース・ドレイン領域１１のジャンクションリークを低減する効果が得られる。
【００４１】
［第４の実施例］
図１０は、第４の実施例に係るＤＲＡＭセル構造を有する半導体記憶装置の断面図である。また、図１１〜図１３は、第４の実施例の一部の特徴的な工程を示すための断面図である。
この第４の実施例が図２に示す第２の実施例に対する第１の相違点は、ＳＤＢプロセスを用いていないことから、ストレージノード側の第１のソース・ドレイン領域１１が、エクステンション部１１Ａとｎ＋不純物拡散部１１Ｂとから構成され、その上にサリサイド１７が形成されていることである。また、第２の相違点は、ビットライン・コンタクトプラグ２２が、第１の層間絶縁膜１９に形成され比較的浅いメタルプラグからなり、その上に形成されているビット線２３が、第２の層間絶縁膜２１に埋め込まれているコンタクト部２３Ｃを有することである。それ以外は第１および第２の実施例と同じであり、同一符号を付して説明を省略する。
【００４２】
この半導体装置の製造では、第１の実施例と同様に図４までの工程を行った後、図５に示す工程ではサリサイドブロック絶縁層１５の形成を省略する。その結果、図１１に示すように、下層配線層９とゲート電極８の対向する両側面にもサイドウォール１６が形成され、第１のソース・ドレイン領域１１のエクステンション部１１Ａが露出する。したがって、その露出部を通してｎ＋不純物拡散部１１Ｂとサリサイド１７が第１のソース・ドレイン領域１１にも形成される。
【００４３】
つぎの図１２に示す工程では、第１の層間絶縁膜１９を堆積し、その第１のソース・ドレイン領域１１上部分と第２のソース・ドレイン領域１２部分の双方に開口部（ストレージノード開口部２０Ａとビットライン・コンタクト開口部２２Ａ）を形成する。
【００４４】
図１３に示す工程では、ストレージノード開口部２０とビットライン・コンタクト開口部２２Ａを埋め込むようにバリアメタルとメタルプラグ材を形成し、ＣＭＰにて研磨する。ここでは第１の実施例で述べた方法、材料を好適に選択できる。その結果、ストレージノード開口部２０Ａにバリアメタル２０Ｃとメタルプラグ材２０Ｄからなるメタルプラグ２０Ｂが形成され、同時に、ビットライン・コンタクト開口部２２Ａにバリアメタル２２Ｃとメタルプラグ材２２Ｂからなるメタルプラグ（ビットライン・コンタクトプラグ）２２が形成される。
【００４５】
図１０に示すように第２の層間絶縁膜２１を堆積した後、いわゆるデュアルダマシンプロセスを用いてビット線２３を形成する。より詳細には、たとえば、第２の層間絶縁膜２１にコンタクト開口部２１Ａをフォトリソグラフィとドライエッチングにより形成し、バリアメタル２３Ａと銅２３Ｂとを埋め込んでＣＭＰし、さらに不図示の第３の層間絶縁膜を形成して、それに配線溝を形成し、再度、バリアメタル２３Ａと銅２３Ｂとを埋め込んでＣＭＰする。これにより、ビットライン・コンタクトプラグ２２上に接するコンタクト部２３Ｃを備えるビット線２３が形成される。
【００４６】
その後は、第１の実施例と同じ方法により当該半導体記憶装置を完成させる。
メタルプラグ材および配線材は、第１の実施例のアモルファスシリコンなどの材質と同様、第１および第２の窒化膜１４と１８より水素を透過しやすく、ストレージノード側の第１のソース・ドレイン領域１１のジャンクションリークを低減する効果が得られる。
【００４７】
［第５の実施例］
図１４は、第５の実施例に係るＤＲＡＭセル構造を有する半導体記憶装置の断面図である。
この第５の実施例が図８に示す第２の実施例と異なる点は、ＳＤＢプロセスを用いていないことから、ストレージノード側の第１のソース・ドレイン領域１１が、エクステンション部１１Ａとｎ＋不純物拡散部１１Ｂとから構成され、その上にサリサイド１７が形成されていることである。それ以外は第２および第４の実施例と同じであり、同一符号を付して説明を省略する。
【００４８】
この半導体装置の製造では、第４の実施例と同様に図１１までの工程を行った後、図１２に対応した工程ではストレージノード開口部２０Ａのみを形成し、以後は、図８を用いて説明した第２の実施例と同じ方法により、メタルプラグ２０Ｂの形成以降の各工程を経て、当該半導体記憶装置を完成させる。
メタルプラグ材は、第１の実施例のアモルファスシリコンなどの材質と同様、第１および第２の窒化膜１４と１８より水素を透過しやすく、ストレージノード側の第１のソース・ドレイン領域１１のジャンクションリークを低減する効果が得られる。
【００４９】
［第６の実施例］
図１５は、第６の実施例に係るＤＲＡＭセル構造を有する半導体記憶装置の断面図である。
この第６の実施例が図９に示す第３の実施例と異なる点は、ＳＤＢプロセスを用いていないことから、ストレージノード側の第１のソース・ドレイン領域１１が、エクステンション部１１Ａとｎ＋不純物拡散部１１Ｂとから構成され、その上にサリサイド１７が形成されていることである。それ以外は第３および第４の実施例と同じであり、同一符号を付して説明を省略する。
【００５０】
この半導体装置の製造では、第４の実施例と同様に図１１までの工程を行った後、図１２に対応した工程ではストレージノード開口部２０Ａのみを形成する。
以後は、図９に示す第３の実施例と同じ方法により当該半導体記憶装置を完成させる。
第２の層間絶縁膜２１は酸化膜系の絶縁材料であることから、第１および第２の窒化膜１４と１８に比べて水素を透過しやすく、その結果、第１および第２の実施例と同様にストレージノード側の第１のソース・ドレイン領域１１のジャンクションリークを低減する効果が得られる。
【００５１】
本発明の実施の形態（第１〜第６の実施例）によれば、ストレージノード側の第１のソース・ドレイン領域１１上にコンタクト（またはプラグ）を形成することによって、水素アニールにより供給された水素が効率よく半導体基板の表面部もしくは基板内に拡散していく。この水素によってプロセス中に発生した欠陥のダングリングボンドと水素が結合して欠陥を補償し、ＤＲＡＭセルのPause特性が向上する。
つまり、第１〜第６の実施例では、コンタクト開口部またはプラグを形成することで、その周囲の窒化膜に開口部を設け、水素の通り路を確保している。なお、本発明の実施の形態では、第１および第２の窒化膜１４と１８の開口部を、通常のフォトリソグラフィとエッチングにより形成し、その後必要な絶縁膜を堆積すれば足り、必ずコンタクト開口部またはプラグを形成しなければならないというものではない。ただし、コンタクト開口部またはプラグは、その材料によっては水素の導入経路となることからコンタクト開口部またはプラグを設ける第１〜第６の実施例が望ましい。
【００５２】
なお、上述した第４〜第６の実施例を示す図１０〜図１５では、ＳＴＩからなる素子分離絶縁層５の形状を、埋め込みストラップ（ＢＳ）４Ｂの上部にまで素子分離絶縁材が及ぶようになっているが、これは下層配線層９の電位がキャパシタＣＡＰのストレージノード電極層４に影響しないようにするためである。ただし、その懸念がなければ、第１のソース・ドレイン領域１１上に形成したサリサイド１７によって、第１のソース・ドレイン領域１１と埋め込みストラップ（ＢＳ）とを直接物理的、電気的に接続させてもよい。この場合、第１のソース・ドレイン領域１１と埋め込みストラップ（ＢＳ）とが自己整合的につながれ接続抵抗の低減が図れるという利点がある。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態における第１の実施例に係るＤＲＡＭセル構造を有する半導体記憶装置の断面図である。
【図２】第１の実施例の半導体記憶装置の製造方法において、ゲート酸化膜形成後の断面図である。
【図３】図２に続く工程で犠牲酸化後の断面図である。
【図４】図３に続く工程で第１の窒化膜形成後の断面図である。
【図５】図４に続く工程でサリサイド形成後の断面図である。
【図６】図５に続く工程で導電性プラグ形成後の断面図である。
【図７】図６に続く工程でビット線形成後の断面図である。
【図８】第２の実施例に係る半導体記憶装置の断面図である。
【図９】第３の実施例に係る半導体記憶装置の断面図である。
【図１０】第４の実施例に係る半導体記憶装置の断面図である。
【図１１】第４の実施例の半導体記憶装置の製造方法において、サリサイド形成後の断面図である。
【図１２】図１１に続く工程でストレージノードおよびビットライン・コンタクトの各開口部を同時形成後の断面図である。
【図１３】図１２に続く工程でプラグを埋め込んだ後の断面図である。
【図１４】第５の実施例に係る半導体記憶装置の断面図である。
【図１５】第６の実施例に係る半導体記憶装置の断面図である。
【図１６】従来のトレンチ型キャパシタＤＲＡＭにおいて、メモリセルアレイの一部を断面から見た図である。
【図１７】従来のスタック型キャパシタＤＲＡＭにおいて、メモリセルアレイの一部を断面から見た図である。
【符号の説明】
【００５４】
２…半導体基板、３…キャパシタ誘電体膜、４…ストレージノード電極層８…ゲート電極、１１…第１のソース・ドレイン領域、１２…第２のソース・ドレイン領域、１４…第１の窒化膜、１８…第２の窒化膜、２０…導電性プラグ、２０Ａ…ストレージノード開口部、２２…ビットライン・コンタクトプラグ、２２Ａ…ビットライン・コンタクト開口部、２３…ビット線、２３Ｃ…コンタクト部、ＴＲ…スイッチトランジスタ、ＣＡＰ…キャパシタ
【図１】
0004729863.tif 000002
【図２】
0004729863.tif 000003
【図３】
0004729863.tif 000004
【図４】
0004729863.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0004729863.tif 000009
【図９】
0004729863.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
0004729863.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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