(57)【特許請求の範囲】
【請求項１】
水晶振動子の発振により生成されたパルス形態の発振信号が印加されて、前記発振信号を分周して出力するＴフリップフロップと、
インバータ及びトランジスタを含み、前記Ｔフリップフロップから出力された信号をハイレベルから始まるパルス形態の信号に変換して出力するパルス制御部と、
前記パルス制御部から出力される信号により充電されるキャパシタと複数のトランジスタとバイアス電流の大きさを調節するバイアス電流制御部とを含み、バイアス電流の調節により制御される前記キャパシタの充電時間が経過した後に前記発振信号の安定状態を表す安定信号をＣＰＵに出力する発振安定化検出部と、
を含む発振安定化検出回路。
【請求項２】
前記複数のトランジスタは、第１〜第３端子を備え、前記第１端子及び第２端子間に印加される電圧の大きさに基づいて、前記第２端子から前記第３端子に流れる電流の大きさ及び方向が変動し、前記第１〜第３端子は、ゲート、ソース、ドレインであることを特徴とする請求項１に記載の発振安定化検出回路。
【請求項３】
前記発振安定化検出部は、
キャパシタと、
バイアス電流を発生させ、トランジスタを利用してバイアス電流の大きさを制御するバイアス電流制御部と、
前記バイアス電流制御部から出力されるバイアス電流をミラーリングする第１ミラーリング部と、
前記第１ミラーリング部に接続され、前記第１ミラーリング部を介してミラーリングされたバイアス電流をミラーリングする第２ミラーリング部と、
前記第２ミラーリング部に接続され、前記第２ミラーリング部を介してミラーリングされたバイアス電流をミラーリングする第３ミラーリング部と、
前記パルス制御部に接続されて、前記パルス制御部から出力される信号により制御された充電時間分だけ前記キャパシタを充電させるキャパシタ充電部と、
前記キャパシタに充電された電圧と前記第３ミラーリング部を介してミラーリングされたバイアス電流により生成される基準電圧とを比較する比較器と、
前記比較器から出力される信号を反転して、前記発振信号の安定状態を表す安定信号をＣＰＵに出力するインバータと、
を含むことを特徴とする請求項２に記載の発振安定化検出回路。
【請求項４】
前記キャパシタ充電部は、第１及び第２ＰＭＯＳトランジスタを含み、前記第１及び第２ＰＭＯＳトランジスタのゲートに前記パルス制御部から出力される信号が印加され、ソースは前記第２ミラーリング部に接続され、前記第１ＰＭＯＳトランジスタのドレインは接地され、前記第２ＰＭＯＳトランジスタのドレインは前記キャパシタに接続されることを特徴とする請求項３に記載の発振安定化検出回路。
【請求項５】
前記第２ＰＭＯＳトランジスタは、前記パルス制御部から出力される信号がハイレベルからロウレベルになる時にオンになり、前記キャパシタを充電させることを特徴とする請求項４に記載の発振安定化検出回路。
【請求項６】
前記比較器は、第３ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタを含み、
前記第３ＰＭＯＳトランジスタは、ゲートに前記キャパシタに充電された電圧が印加され、ソースに電源電圧が印加され、ドレインは、前記第１ＮＭＯＳトランジスタのドレインに接続され、
前記第１ＮＭＯＳトランジスタは、ゲートに前記基準電圧が印加され、ソースは接地され、ドレインは前記第３ＰＭＯＳトランジスタのドレインに接続されることを特徴とする請求項３に記載の発振安定化検出回路。
【請求項７】
前記比較器は、前記キャパシタに充電された電圧が前記基準電圧より大きい場合、前記第３ＰＭＯＳトランジスタはオフになり、前記第１ＮＭＯＳトランジスタはオンになり、ロウレベルの信号を出力することを特徴とする請求項６に記載の発振安定化検出回路。
【請求項８】
前記インバータは、ハイレベルの安定信号をＣＰＵに出力することを特徴とする請求項７に記載の発振安定化検出回路。
【請求項９】
前記発振安定化検出部は、
キャパシタと、
バイアス電流を発生させ、トランジスタを利用してバイアス電流の大きさを制御するバイアス電流制御部と、
前記バイアス電流制御部から出力されるバイアス電流をミラーリングする第１ミラーリング部と、
前記第１ミラーリング部に接続され、前記第１ミラーリング部を介してミラーリングされたバイアス電流をミラーリングする第２ミラーリング部と、
前記第２ミラーリング部に接続され、前記第２ミラーリング部を介してミラーリングされたバイアス電流をミラーリングする第３ミラーリング部と、
前記パルス制御部に接続されて、前記パルス制御部から出力される信号により制御された充電時間分だけ前記キャパシタを充電させるキャパシタ充電部と、
前記キャパシタに充電された電圧と前記第３ミラーリング部を介してミラーリングされたバイアス電流により生成される基準電圧とを比較して、前記発振信号の安定状態を表す安定信号をＣＰＵに出力する比較器と、
を含むことを特徴とする請求項２に記載の発振安定化検出回路。
【請求項１０】
前記キャパシタ充電部は、第１及び第２ＰＭＯＳトランジスタを含み、前記第１及び第２ＰＭＯＳトランジスタのゲートに前記パルス制御部から出力される信号が印加され、ソースは前記第２ミラーリング部に接続され、前記第１ＰＭＯＳトランジスタのドレインは接地され、前記第２ＰＭＯＳトランジスタのドレインは前記キャパシタに接続されることを特徴とする請求項９に記載の発振安定化検出回路。
【請求項１１】
前記第２ＰＭＯＳトランジスタは、前記パルス制御部から出力される信号がハイレベルからロウレベルになる時にオンになり、前記キャパシタを充電させることを特徴とする請求項１０に記載の発振安定化検出回路。
【請求項１２】
前記比較器は、第３ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタを含み、
前記第３ＰＭＯＳトランジスタは、ゲートに前記キャパシタに充電された電圧が印加され、ソースに電源電圧が印加され、ドレインは前記第１ＮＭＯＳトランジスタのドレインに接続され、
前記第１ＮＭＯＳトランジスタは、ゲートに前記基準電圧が印加され、ソースは接地され、ドレインは前記第３ＰＭＯＳトランジスタのドレインに接続されることを特徴とする請求項９に記載の発振安定化検出回路。
【請求項１３】
前記比較器は、前記キャパシタに充電された電圧が前記基準電圧より大きい場合、前記第３ＰＭＯＳトランジスタはオフになり、前記第１ＮＭＯＳトランジスタはオンになり、ロウレベルの安定信号をＣＰＵに出力することを特徴とする請求項１２に記載の発振安定化検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振安定化検出回路に関し、さらに詳細には、バイアス電流の調節により発振信号が安定する時間を制御できるので、発振信号の安定化時間を速くすることができ、また正確な安定化時点を検出し、これをＣＰＵに通知できるから、ＣＰＵの動作効率を向上させることができる発振安定化検出回路に関する。
【背景技術】
【０００２】
一般に、ＩＣ素子は、外部に水晶素子を使用してその水晶素子から発生した発振信号を使用する。
【０００３】
しかし、水晶発振器の場合、最初の動作時にノイズを利用して発振するので、発振信号が安定するまで長時間がかかり、かつ正確な安定化時点を中央処理装置（Ｃｏｎｔｒｏｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ；以下、ＣＰＵとする）に通知できないため、ＣＰＵ動作に浪費される時間が多い。これにより、水晶素子から発生した発振信号が安定状態に至ったとき、その情報をＣＰＵに通知する回路が必要である。
【０００４】
図１は、従来の技術による発振安定化検出回路のブロック図であって、図１に示すように、従来の技術による発振安定化検出回路は、水晶発振部２１０、電圧検出回路１０、発振停止検出回路３０、発振停止検出制御回路４０を含んでいる。
【０００５】
上記のように構成された従来の発振安定化検出回路は、図４のような信号が発生し、前記電圧検出回路１０は、図２のように、前記発振停止検出回路３０は、図３のように構成されている
【０００６】
以下、図１〜図４を参考にして、従来の技術による発振安定化検出回路の動作過程を説明する。
【０００７】
まず、水晶発振部２０１を介して水晶が発振すると、前記水晶発振部２０１から出力された発振信号３０１は、前記電圧検出回路１０から検出され、前記検出された信号１１０を利用して発振信号の安定状態を示す安定信号１３０を出力する。
【０００８】
さらに詳細に説明すれば、水晶発振部２０１から出力された発振信号３０１は、ＣＰＵに出力され、ＣＰＵは、これをデジタル処理し、前記電圧検出回路１０は、図４の信号１１０の形態を有した信号１１０を検出し、これを発振停止検出回路３０のトランジスタ３２に出力する。
【０００９】
また、前記発振停止検出回路３０には、前記電圧検出回路１０から検出された信号１１０と、図４の信号１２０の形態を有した前記発振停止検出制御回路４０の信号１２０とが印加され、これによって前記発振停止検出回路３０のキャパシタ３３は、時間の経過につれて図４の信号１１１の形態に充電される。
【００１０】
このとき、前記充電された電圧１１１がしきい電圧以上になれば、バッファ３４、３５により図４の１３０の形態を有した安定信号がＣＰＵに出力され、前記出力された安定信号により、前記ＣＰＵは、発振信号が安定したことを認知し動作する。
【００１１】
しかしながら、従来の発振安定化検出回路は、キャパシタの充電時間を制御できないから発振信号が安定する安定化時間を調節することができず、これにより発振信号が速く安定するように安定化時間を短くすることができないという問題があった。
【００１２】
また、発振信号が安定する時間を調節することができないから、正確な安定化時点を検出し難く、これによって正確な安定化時点をＣＰＵに通知することができないので、ＣＰＵ動作に浪費される時間が多くなって、ＣＰＵの動作効率が低下するという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記の問題点を解決するために提案されたものであって、その目的は、バイアス電流の調節により発振信号が安定する時間を制御することによって、発振信号が安定する時間を速くすることができる発振安定化検出回路を提供することにある。
【００１４】
また、本発明の他の目的は、バイアス電流の調節により発振信号が安定する時間を制御し、これにより正確な安定化時点をＣＰＵに通知することによって、ＣＰＵの動作効率を向上させることができる発振安定化検出回路を提供することにある。
【００１５】
本発明の目的及び長所は、下記の説明によって理解でき、本発明の実施形態によってより明確に分かるはずである。また、本発明の目的及び長所は、特許請求の範囲に示した手段及びその組み合わせにより実現され得ることを容易に分かるはずである。
【課題を解決するための手段】
【００１６】
上記の目的を達成すべく、本発明に係る発振安定化検出回路は、水晶振動子の発振により生成されたパルス形態の発振信号が印加されて、前記発振信号を分周して出力するＴフリップフロップと、インバータ及びトランジスタを含み、前記Ｔフリップフロップから出力された信号をハイレベルから始まるパルス形態の信号に変換して出力するパルス制御部と、前記パルス制御部から出力される信号により充電されるキャパシタと複数のトランジスタとを含み、バイアス電流の調節により前記キャパシタの充電時間を制御し、その充電時間が経過した後に前記発振信号の安定状態を表す安定信号をＣＰＵに出力する発振安定化検出部と、を含む。
【００１７】
ここで、一実施形態では、前記複数のトランジスタは、第１〜第３端子を備え、前記第１端子及び第２端子間に印加される電圧の大きさに基づいて、前記第２端子から前記第３端子に流れる電流の大きさ及び方向が変動し、前記第１〜第３端子は、ゲート、ソース、ドレインであることを特徴とする。
【００１８】
このとき、一実施形態では、前記発振安定化検出部は、キャパシタと、バイアス電流を発生させ、トランジスタを利用してバイアス電流の大きさを制御するバイアス電流制御部と、前記バイアス電流制御部から出力されるバイアス電流をミラーリングする第１ミラーリング部と、前記第１ミラーリング部に接続され、前記第１ミラーリング部を介してミラーリングされたバイアス電流をミラーリングする第２ミラーリング部と、前記第２ミラーリング部に接続され、前記第２ミラーリング部を介してミラーリングされたバイアス電流をミラーリングする第３ミラーリング部と、前記パルス制御部に接続されて、前記パルス制御部から出力される信号により制御された充電時間分だけ前記キャパシタを充電させるキャパシタ充電部と、前記キャパシタに充電された電圧と前記第３ミラーリング部を介してミラーリングされたバイアス電流により生成される基準電圧とを比較する比較器と、前記比較器から出力される信号を反転して、前記発振信号の安定状態を表す安定信号をＣＰＵに出力するインバータと、を含むことを特徴とする。
【００１９】
ここで、一実施形態では、前記キャパシタ充電部は、第１及び第２ＰＭＯＳトランジスタを含み、前記第１及び第２ＰＭＯＳトランジスタのゲートに前記パルス制御部から出力される信号が印加され、ソースは前記第２ミラーリング部に接続され、前記第１ＰＭＯＳトランジスタのドレインは接地され、前記第２ＰＭＯＳトランジスタのドレインは前記キャパシタに接続されることを特徴とする。
【００２０】
このとき、一実施形態では、前記第２ＰＭＯＳトランジスタは、前記パルス制御部から出力される信号がハイレベルからロウレベルになる時にオンになり、前記キャパシタを充電させることを特徴とする。
【００２１】
また、一実施形態では、前記比較器は、第３ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタを含み、前記第３ＰＭＯＳトランジスタは、ゲートに前記キャパシタに充電された電圧が印加され、ソースに電源電圧が印加され、ドレインは、前記第１ＮＭＯＳトランジスタのドレインに接続され、前記第１ＮＭＯＳトランジスタは、ゲートに前記基準電圧が印加され、ソースは接地され、ドレインは前記第３ＰＭＯＳトランジスタのドレインに接続されることを特徴とする。
【００２２】
このとき、一実施形態では、前記比較器は、前記キャパシタに充電された電圧が前記基準電圧より大きい場合、前記第３ＰＭＯＳトランジスタはオフになり、前記第１ＮＭＯＳトランジスタはオンになり、ロウレベルの信号を出力することを特徴とする。
【００２３】
また、一実施形態では、前記インバータは、ハイレベルの安定信号をＣＰＵに出力することを特徴とする。
【００２４】
一方、一実施形態では、前記発振安定化検出部は、キャパシタと、バイアス電流を発生させ、トランジスタを利用してバイアス電流の大きさを制御するバイアス電流制御部と、前記バイアス電流制御部から出力されるバイアス電流をミラーリングする第１ミラーリング部と、前記第１ミラーリング部に接続され、前記第１ミラーリング部を介してミラーリングされたバイアス電流をミラーリングする第２ミラーリング部と、前記第２ミラーリング部に接続され、前記第２ミラーリング部を介してミラーリングされたバイアス電流をミラーリングする第３ミラーリング部と、前記パルス制御部に接続されて、前記パルス制御部から出力される信号により制御された充電時間分だけ前記キャパシタを充電させるキャパシタ充電部と、前記キャパシタに充電された電圧と前記第３ミラーリング部を介してミラーリングされたバイアス電流により生成される基準電圧とを比較して、前記発振信号の安定状態を表す安定信号をＣＰＵに出力する比較器と、を含むことを特徴とする。
【００２５】
このとき、一実施形態では、前記キャパシタ充電部は、第１及び第２ＰＭＯＳトランジスタを含み、前記第１及び第２ＰＭＯＳトランジスタのゲートに前記パルス制御部から出力される信号が印加され、ソースは前記第２ミラーリング部に接続され、前記第１ＰＭＯＳトランジスタのドレインは接地され、前記第２ＰＭＯＳトランジスタのドレインは前記キャパシタに接続されることを特徴とする。
【００２６】
ここで、一実施形態では、前記第２ＰＭＯＳトランジスタは、前記パルス制御部から出力される信号がハイレベルからロウレベルになる時にオンになり、前記キャパシタを充電させることを特徴とする。
【００２７】
このとき、一実施形態では、前記比較器は、第３ＰＭＯＳトランジスタと第１ＮＭＯＳトランジスタを含み、前記第３ＰＭＯＳトランジスタは、ゲートに前記キャパシタに充電された電圧が印加され、ソースに電源電圧が印加され、ドレインは前記第１ＮＭＯＳトランジスタのドレインに接続され、前記第１ＮＭＯＳトランジスタは、ゲートに前記基準電圧が印加され、ソースは接地され、ドレインは前記第３ＰＭＯＳトランジスタのドレインに接続されることを特徴とする。
【００２８】
また、一実施形態では、前記比較器は、前記キャパシタに充電された電圧が前記基準電圧より大きい場合、前記第３ＰＭＯＳトランジスタはオフになり、前記第１ＮＭＯＳトランジスタはオンになり、ロウレベルの安定信号をＣＰＵに出力することを特徴とする。
【発明の効果】
【００２９】
本発明による発振安定化検出回路は、バイアス電流を調節して発振信号が安定する時間を制御することによって、発振信号が安定する時間を速くすることができるという効果がある。
【００３０】
また、本発明は、バイアス電流を調節して発振信号が安定する時間を制御することによって、正確な安定化時点を検出し、これをＣＰＵに通知することができ、これによってＣＰＵの動作効率を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００３１】
上述の目的、特徴及び長所は、添付した図面と関連した以下の詳細な説明によりより明確になるはずであり、それにより、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できるはずである。
【００３２】
また、本発明を説明するにおいて本発明と関連した公知技術に対する具体的な説明が本発明の要旨を不明にすると判断される場合には、その詳細な説明を省略すべきである。
【００３３】
本発明を説明するに先立ち、本発明に係る発振安定化検出回路は、複数のトランジスタを利用する。それぞれのトランジスタは、ゲート、ソース、及びドレインを備える。このようなトランジスタは、ゲート及びソース間に印加される電圧の大きさ及び極性に応じて、ドレインからソースに又はその逆に流れる電流の大きさ及び方向が決定される特性を有する。
【００３４】
このようなトランジスタには、バイポーラジャンクショントランジスタ（ＢＪＴ）、ジャンクション電界効果トランジスタ（ＪＦＥＴ）、金属酸化膜半導体トランジスタ（以下、ＭＯＳトランジスタとする）及び金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）などがある。
【００３５】
以下の説明では、ＭＯＳトランジスタを中心に説明する。しかし、本発明は、ＭＯＳトランジスタだけでなく、上記のような特性を有する全てのトランジスタに適用できる。したがって、たとえ本明細書では、ＭＯＳトランジスタを中心に説明するが、本発明の概念と範囲がＭＯＳトランジスタにより限定されるものではない。
【００３６】
図５ａは、本発明に係る発振安定化検出回路のブロック図を示し、図５ｂ及び図５ｃは出力される信号を示したものである。図５ａに示すように、本発明に係る発振安定化検出回路は、Ｔフリップフロップ（Ｔ  ｆｌｉｐ  ｆｌｏｐ）５０、パルス制御部６０、発振安定化検出部７０を含む。
【００３７】
ここで、Ｔフリップフロップ５０は、水晶振動子（図示せず）の発振により生成されたパルス形態の発振信号が印加されて、前記発振信号を分周して出力するが、このとき、出力される信号Ｓ１は、図５ｂに示す波形形態を有する。
【００３８】
また、前記パルス制御部６０は、前記Ｔフリップフロップ５０から出力された信号Ｓ１をハイ（ｈｉｇｈ）レベルから始まるパルス形態の信号Ｓ２に変換して出力するが、このとき出力される信号Ｓ２は、図５ｃに示す波形形態を有する。
【００３９】
ここで、前記パルス制御部６０は、ハイレベルから始まるパルス形態の信号Ｓ２を出力しなければならないが、これは、前記発振安定化検出部７０のキャパシタが初期に充電されるのを防止するためである。仮に、前記パルス制御部６０の出力がロー（ｌｏｗ）レベルから始まると、キャパシタが初期に直に充電されてその充電時間の制御が不可能になり、これによって発振信号が安定する時間を調節できないので、本発明の目的を達成できなくなる。その充電時間が制御される過程は、前記発振安定化検出部７０を説明する時に言及する。
【００４０】
また、前記パルス制御部６０は、インバータとＭＯＳトランジスタを含んでおり、図６のように具現され得るが、図６では、ＮＭＯＳトランジスタを利用した実施形態を中心に説明する。しかしながら、これは、説明の便宜のためであり、本発明はＭＯＳトランジスタの特定タイプに限定されるものではなく、ＰＭＯＳトランジスタ又はＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方を利用して実質的に同じ動作を行うように具現できることは当業者にとって自明である。
【００４１】
図６を参考にして、前記パルス制御部６０の動作過程を説明すると、以下のとおりである。
【００４２】
万一、前記Ｔフリップフロップ５０から出力された信号Ｓ１がハイレベルから始まる場合、インバータｉｎｖ１により前記ハイレベルの信号Ｖ１は反転されて、ＳＷ２のゲートにはロウレベルの信号が印加されるので、前記ＳＷ２はオフになり、インバータｉｎｖ２により再度反転されて、ＳＷ１のゲートにはハイレベルの信号が印加されるので、前記ＳＷ１はオンになる。
【００４３】
これにより、ＳＷ１のソースに接続したノードの電圧Ｖ２は、ハイレベルになり、前記ハイレベルの信号Ｖ２は、インバータｉｎｖ４によりロウレベルの信号Ｖ３に反転されてから再びインバータｉｎｖ５により反転されて、最終的にハイレベルから始まる信号Ｓ２が出力される。
【００４４】
万一、前記Ｔフリップフロップ５０から出力された信号Ｓ１がロウレベルから始まる場合、インバータｉｎｖ１により前記ロウレベルの信号Ｖ１は反転されて、ＳＷ２のゲートにはハイレベルの信号が印加されるので、前記ＳＷ２はオンになり、インバータｉｎｖ２により再度反転されて、ＳＷ１のゲートにはロウレベルの信号が印加されるので、前記ＳＷ１はオフになる。
【００４５】
これにより、ＳＷ２を介して伝達されたロウレベルの信号Ｖ１は、インバータｉｎｖ３により反転されて、ハイレベルＶ２の信号になり、前記ハイレベルの信号Ｖ２は、インバータｉｎｖ４によりロウレベルの信号Ｖ３に反転された後、再度インバータｉｎｖ５により反転されて、最終的にハイレベルから始まる信号Ｓ２が出力される。
【００４６】
このように、前記パルス制御部６０に印加される信号がどんなレベルから始まるかに関係なく、前記パルス制御部６０から最終的に出力される信号Ｓ２は、結局ハイレベルから始まるパルス形態の信号になることが分かる。
【００４７】
一方、前記発振安定化検出部７０は、前記パルス制御部６０から出力される信号Ｓ２により充電されるキャパシタと複数のトランジスタを含み、バイアス電流の調節により前記キャパシタの充電時間を制御し、その充電時間が経過した後に前記発振信号の安定状態を表す安定信号ＳｏｕｔをＣＰＵに出力する。
【００４８】
本発明は、前記発振安定化検出部７０の構成によって様々な実施形態で具現され得るが、以下、本発明の好ましい実施の形態に係る発振安定化検出回路を図面を参照して詳細に説明する。
【００４９】
（第１の実施形態）
図７は、本発明の第１の実施形態に係る発振安定化検出部の回路図を示したものであって、図７に示すように、前記発振安定化検出部は、キャパシタＣ、バイアス電流制御部７１、第１ミラーリング部７２、第２ミラーリング部７３、第３ミラーリング部７４、キャパシタ充電部７５、比較器７６、インバータ７７を含む。
【００５０】
このとき、前記バイアス電流制御部７１は、バイアス電流Ｉを発生させ、ＭＯＳトランジスタを利用してバイアス電流Ｉの大きさを制御する。
【００５１】
図８は、本発明のバイアス電流制御部の回路図を示したものである。図８に示すように、バイアス電流制御部７１は、複数のＭＯＳトランジスタで具現され得るが、図８では、ＰＭＯＳトランジスタを利用した実施形態を中心に説明する。しかし、これは、説明の便宜のためのもので、本発明はＭＯＳトランジスタの特定タイプに限定されるものではなく、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方を利用して、実質的に同じ動作を行うように具現できることは当業者にとって自明である。
【００５２】
以下、図８を参考にして、バイアス電流の制御過程を説明すると、以下のとおりである。
【００５３】
バンドギャップレファレンス（ｂａｎｄｇａｐ  ｒｅｆｅｒｅｎｃｅ；図示せず）のソースｖｔ１、ｖｔ２を電流ミラー７１ａを介してミラーリングし、このミラーリングされた電流を複数のＭＯＳトランジスタを介して制御してバイアス電流Ｉを発生させる。
【００５４】
このとき、ＳＷ３は、そのゲートを接地（ｇｎｄ）させて常に一定の電流が流れるようにし、前記バイアス電流Ｉは、ＳＷ４〜ＳＷ６のオン／オフ動作を制御することによって、その大きさを制御することができる。
【００５５】
すなわち、例えば、ＳＷ４〜ＳＷ６全てをそのゲートを接地させれば、前記ＳＷ４〜ＳＷ６は全てオンになり、これによってＳＷ３〜ＳＷ６を介して流れる電流全てがバイアス電流Ｉになるので、その大きさは最大となる。
【００５６】
しかしながら、ＳＷ４〜ＳＷ６全てに一定大きさの信号を印加させれば、前記ＳＷ４〜ＳＷ６は全てオフになり、これによってＳＷ３を介して流れる電流のみがバイアス電流Ｉになるので、その大きさは最小となる。
【００５７】
このように、ＳＷ４〜ＳＷ６のゲートを接地させるか、又はそのゲートに一定信号を印加することにより、前記バイアス電流制御部から発生するバイアス電流Ｉの大きさを制御することができる。
【００５８】
一方、前記第１ミラーリング部７２は、前記バイアス電流制御部７１から出力されるバイアス電流Ｉをミラーリングし、前記第２ミラーリング部７３は、前記第１ミラーリング部７２に接続されて、前記第１ミラーリング部７２を介してミラーリングされたバイアス電流Ｉをミラーリングする。
【００５９】
また、前記第３ミラーリング部７４は、前記第２ミラーリング部７３に接続されて、前記第２ミラーリング部７３を介してミラーリングされたバイアス電流Ｉを前記比較器７６にミラーリングする。
【００６０】
一方、前記キャパシタ充電部７５は、前記パルス制御部６０に接続されて、前記パルス制御部６０から出力される信号Ｓ２により、充電時間分だけ前記キャパシタＣを充電させる。このとき、キャパシタＣの充電時間は、前記バイアス電流制御部７１のバイアス電流Ｉを調節して制御できる。
【００６１】
すなわち、バイアス電流制御部７１から発生するバイアス電流Ｉは、前記第１ミラーリング部７２及び第２ミラーリング部７３により前記キャパシタ充電部７５にミラーリングされるので、前記バイアス電流Ｉの大きさを調節すれば、前記キャパシタＣに充電される時間を制御することができる。
【００６２】
ここで、前記キャパシタ充電部７５は、第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２を含み、前記第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２のゲートに前記パルス制御部６０から出力される信号が印加され、ソースは前記第２ミラーリング部７３に接続され、前記第１ＰＭＯＳトランジスタＰ１のドレインは接地され、前記第２ＰＭＯＳトランジスタＰ２のドレインは前記キャパシタＣに接続される。
【００６３】
このとき、前記第２ＰＭＯＳトランジスタＰ２は、前記パルス制御部６０から出力される信号Ｓ２がハイレベルからロウレベルになる時にオンなり、前記キャパシタＣを充電させる。
【００６４】
一方、前記比較器７６は、前記キャパシタＣに充電された電圧Ｖｃａｐと前記第３ミラーリング部を介してミラーリングされたバイアス電流Ｉにより生成される基準電圧Ｖｒｅｆとを比較する。
【００６５】
ここで、前記比較器７６は、第３ＰＭＯＳトランジスタＰ３と第１ＮＭＯＳトランジスタＮ１を含み、前記第３ＰＭＯＳトランジスタＰ３は、ゲートに前記キャパシタＣに充電された電圧Ｖｃａｐが印加され、ソースに電源電圧が印加され、ドレインは前記第１ＮＭＯＳトランジスタＮ１のドレインに接続され、前記第１ＮＭＯＳトランジスタＮ１は、ゲートに前記基準電圧Ｖｒｅｆが印加され、ソースは接地され、ドレインは前記第３ＰＭＯＳトランジスタＰ３のドレインに接続されている。
【００６６】
したがって、前記比較器７６は、制御された充電時間が経過したとき、前記キャパシタＣに充電された電圧Ｖｃａｐが前記基準電圧Ｖｒｅｆより大きい場合、前記第３ＰＭＯＳトランジスタＰ３はオフになり、前記第１ＮＭＯＳトランジスタＮ１はオンになり、ロウレベルの信号を出力し、前記インバータ７７は、前記比較器７６から出力されるロウレベルの信号を反転して、ハイレベルの安定信号ＳｏｕｔをＣＰＵに出力する。
【００６７】
（第２の実施形態）
図９は、本発明の第２の実施形態に係る発振安定化検出部の回路図を示したものであって、図９に示すように、前記発振安定化検出部は、キャパシタＣ、バイアス電流制御部７１、第１ミラーリング部７２、第２ミラーリング部７３、第３ミラーリング部７４、キャパシタ充電部７５、比較器７６を含む。
【００６８】
ここで、前記バイアス電流制御部７１は、バイアス電流Ｉを発生させ、ＭＯＳトランジスタを利用してバイアス電流Ｉの大きさを制御する。
【００６９】
このとき、前記バイアス電流制御部７１の構成と前記バイアス電流制御部７１を介してバイアス電流が制御される過程は、前記図８で説明した第１の実施形態と同一である。
【００７０】
一方、前記第１ミラーリング部７２は、前記バイアス電流制御部７１から出力されるバイアス電流Ｉをミラーリングし、前記第２ミラーリング部７３は、前記第１ミラーリング部７２に接続されて、前記第１ミラーリング部７２を介してミラーリングされたバイアス電流Ｉをミラーリングする。
【００７１】
また、前記第３ミラーリング部７４は、前記第２ミラーリング部７３に接続されて、前記第２ミラーリング部７３を介してミラーリングされたバイアス電流Ｉを前記比較器７６にミラーリングする。
【００７２】
一方、前記キャパシタ充電部７５は、前記パルス制御部６０に接続されて、前記パルス制御部６０から出力される信号Ｓ２により制御された充電時間分だけ前記キャパシタＣを充電させる。このとき、キャパシタＣの充電時間は、前記バイアス電流制御部７１のバイアス電流Ｉを調節することにより制御できる。
【００７３】
すなわち、バイアス電流制御部７１から発生するバイアス電流Ｉは、前記第１ミラーリング部７２及び第２ミラーリング部７３により前記キャパシタ充電部７５でミラーリングされるので、前記バイアス電流Ｉの大きさを調節すれば、前記キャパシタＣに充電される時間を制御することができる。
【００７４】
ここで、前記キャパシタ充電部７５は、第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２を含み、前記第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２のゲートに前記パルス制御部６０から出力される信号が印加され、ソースは前記第２ミラーリング部７３に接続され、前記第１ＰＭＯＳトランジスタＰ１のドレインは接地され、前記第２ＰＭＯＳトランジスタＰ２のドレインは前記キャパシタＣに接続される。
【００７５】
このとき、前記第２ＰＭＯＳトランジスタＰ２は、前記パルス制御部６０から出力される信号Ｓ２がハイレベルからロウレベルになる時にオンになり、前記キャパシタＣを充電させる。
【００７６】
一方、前記比較器７６は、前記キャパシタＣに充電された電圧Ｖｃａｐと前記第３ミラーリング部を介してミラーリングされたバイアス電流Ｉにより生成される基準電圧Ｖｒｅｆとを比較して、前記発振信号の安定状態を表す安定信号をＣＰＵに出力する。
【００７７】
ここで、前記比較器７６は、第３ＰＭＯＳトランジスタＰ３と第１ＮＭＯＳトランジスタＮ１を含み、前記第３ＰＭＯＳトランジスタＰ３は、ゲートに前記キャパシタＣに充電された電圧Ｖｃａｐが印加され、ソースに電源電圧が印加され、ドレインは前記第１ＮＭＯＳトランジスタＮ１のドレインに接続され、前記第１ＮＭＯＳトランジスタＮ１は、ゲートに前記基準電圧Ｖｒｅｆが印加され、ソースは接地され、ドレインは前記第３ＰＭＯＳトランジスタＰ３のドレインに接続されている。
【００７８】
したがって、前記比較器７６は、制御された充電時間が経過して前記キャパシタＣに充電された電圧Ｖｃａｐが前記基準電圧Ｖｒｅｆより大きい場合、前記第３ＰＭＯＳトランジスタＰ３はオフになり、前記第１ＮＭＯＳトランジスタＮ１はオンになり、ロウレベルの安定信号ＳｏｕｔをＣＰＵに出力する。
【００７９】
図１０は、本発明に係る第１の実施形態及び第２の実施形態のシミュレーション結果を示したグラフであって、（ａ）は、第１の実施形態及び第２の実施形態のキャパシタ充電電圧を、（ｂ）は、第１の実施形態の安定信号を、（ｃ）は、第２の実施形態の安定信号を、（ｄ）は、第１の実施形態及び第２の実施形態の発振信号を示す。
【００８０】
図１０に示すように、キャパシタの充電時間Ｔ１〜Ｔｓが経過した後、発振信号の安定状態を表す安定信号が出力されるのを、図１０の（ａ）〜（ｃ）を介して確認することができ、安定信号が出力される瞬間とほぼ同時に、発振信号が安定になることを図１０の（ｄ）から確認することができる。
【００８１】
したがって、図１０の（ａ）に示すように、キャパシタの充電が終わる瞬間Ｔｓがちょうど前記発振信号の安定化時点になるので、バイアス電流を制御してキャパシタ充電時間Ｔ１〜Ｔｓを速くすれば、発振信号が安定する時間も速くすることができる。
【００８２】
また、バイアス電流の制御によりキャパシタ充電時間Ｔ１〜Ｔｓを制御することができ、これにより発振信号が安定する時間も制御できるので、正確な安定化時点Ｔｓを検出できるようになり、これによって正確な安定化時点ＴｓをＣＰＵに通知できる。
【００８３】
したがって、ＣＰＵは、安定化時点から正確に動作できるようになって、ＣＰＵ動作に浪費される時間が顕著に減少し、これによりＣＰＵの動作効率を向上させることができる。
【００８４】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更をすることが可能であり、このような置換、変更なども特許請求の範囲に属するものである。
【図面の簡単な説明】
【００８５】
【図１】従来の技術による発振安定化検出回路のブロック図である。
【図２】図１の電圧検出回路の回路図である。
【図３】図１の発振停止検出回路の回路図である。
【図４】従来の技術による発振安定化検出回路から発生する信号を示した図である。
【図５ａ】本発明に係る発振安定化検出回路のブロック図である。
【図５ｂ】図５ａのＴフリップフロップから出力される信号を示した図である。
【図５ｃ】図５ａのパルス制御部から出力される信号を示した図である。
【図６】図５ａのパルス制御部の回路図である。
【図７】本発明の第１の実施形態に係る図５ａの発振安定化検出部の回路図である。
【図８】本発明の第１の実施形態及び第２の実施形態に係る図７及び図９のバイアス電流制御部の回路図である。
【図９】本発明の第２の実施形態に係る図５ａの発振安定化検出部の回路図である。
【図１０】本発明に係る第１の実施形態及び第２の実施形態のシミュレーション結果を示したグラフであって、（ａ）は第１の実施形態及び第２の実施形態のキャパシタ充電電圧を示し、（ｂ）は第１の実施形態の安定信号を示し、（ｃ）は第２の実施形態の安定信号を示し、（ｄ）は第１の実施形態及び第２の実施形態の発振信号を示す。
【符号の説明】
【００８６】
５０  Ｔフリップフロップ
６０  パルス制御部
７０  発振安定化検出部
７１  バイアス電流制御部
７２  第１ミラーリング部
７３  第２ミラーリング部
７４  第３ミラーリング部
７５  キャパシタ充電部
７６  比較器
７７  インバータ
【図１】
0004704392.tif 000002
【図２】
0004704392.tif 000003
【図３】
0004704392.tif 000004
【図４】
0004704392.tif 000005
【図５ａ】
0004704392.tif 000006
【図５ｂ】
0004704392.tif 000007
【図５ｃ】
0004704392.tif 000008
【図６】
0004704392.tif 000009
【図７】
0004704392.tif 000010
【図８】
0004704392.tif 000011
【図９】
0004704392.tif 000012
【図１０】
0004704392.tif 000013