(57)【特許請求の範囲】
【請求項１】
記憶データを維持するために周期的にリフレッシュを行うことを必要とする複数のメモリセルと、
複数のテストメモリセルを備えた可変リフレッシュ制御回路であって、前記複数のテストメモリセルのそれぞれは記憶論理状態を表す電荷を蓄積するためのコンデンサを含み、前記複数のテストメモリセルのそれぞれは、前記複数のテストメモリセルの他のテストメモリセルとは異なる速度でリフレッシュされ、前記複数のテストメモリセルのうちの１つ以上は前記複数のメモリセルのリフレッシュ速度よりも高い速度でリフレッシュされる可変リフレッシュ制御回路と、
前記複数のテストメモリセルのそれぞれの記憶論理状態を監視し、それに応じて前記複数のメモリセルのリフレッシュ速度を調節するための監視回路と
を備えたことを特徴とするメモリ。
【請求項２】
データを記憶するための複数のメモリセルを有するメモリアレイをリフレッシュするための方法であって、
前記複数のメモリセルと構造的にほぼ同じ複数のテストメモリセルを設けるステップと、
前記複数のテストメモリセルの第１部分を前記メモリアレイのリフレッシュ速度よりも高い第１リフレッシュ速度でリフレッシュするステップと、
前記複数のテストメモリセルの第２部分を前記第１リフレッシュ速度よりも低い第２リフレッシュ速度でリフレッシュするステップと、
前記複数のテストメモリセルの第１部分および第２部分の電荷蓄積能力を監視するステップと、
前記複数のテストメモリセルの第１部分および第２部分の電荷蓄積能力の監視結果に応じて、前記メモリアレイのリフレッシュ速度を調節するステップと
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に集積回路メモリに関し、より詳しくは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のための可変リフレッシュ制御に関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、二つの論理状態を表す電荷を蓄積するのをコンデンサによって行う周知のメモリ形式である。一般に、各ＤＲＡＭセルはコンデンサとアクセストランジスタを含んでいる。コンデンサに蓄積された電荷は、時間が経てばリーク（漏洩）してしまうため、ＤＲＡＭセルによって記憶されたデータを周期的に読み取り、再書き込みするか、さもなければ、「リフレッシュ」する必要がある。周期的なリフレッシュ動作はかなりの量の電力を必要とする。
【０００３】
コンデンサからの電荷リーク量は、電圧、温度、およびプロセスの変化により大きく変化する。温度または電圧が高ければ高いほどリークは大きくなる。また、プロセスの変化は大きいリークを生じることがある。従って、一定のリフレッシュ速度を有するＤＲＡＭに対して、メモリセルは最悪のリーク時に確実なメモリ保持を保障する速度でリフレッシュされなければならない。バッテリ駆動装置においては、電力消費はできるだけ少ないことが重要である。一定のリフレッシュ速度は、バッテリ駆動メモリの確実な動作に必要な量よりも多くの電力消費を必要とすることがある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、メモリのリフレッシュ動作を確実に制御すると共にバッテリ駆動アプリケーションにおけるメモリの電力消費を低減するためにリフレッシュ速度を正確に決定する可変速度リフレッシュ制御回路を有するＤＲＡＭに対する必要性が存在する。
【課題を解決するための手段】
【０００５】
本発明の前述の更なるより具体的な目的と利点は、以下の図面と共になされるその好ましい実施態様の以下の詳細な記述から、当業者にとって容易に明らかとなるであろう。
一般に、本発明は、確実な性能と低い電力消費を与えるメモリのための最適リフレッシュ速度を決定するために複数のテストメモリセルを含む可変リフレッシュ制御回路を有するメモリを提供する。この可変リフレッシュ制御回路は複数のテストメモリセルを含んでいる。一実施態様においては、複数のほぼ同じテストメモリセルのそれぞれは、記憶論理状態を表す電荷を蓄積するためのコンデンサを含んでおり、複数のテストメモリセルのそれぞれは、他のテストメモリセルとは異なる速度でリフレッシュされる。複数のテストメモリセルのそれぞれの記憶論理状態を監視し、それに応じて複数のメモリセルのリフレッシュ速度を調節するための監視回路が設けられている。
【０００６】
本発明の別の実施態様においては、可変リフレッシュ制御回路は、複数のテストメモリセルを含み、テストメモリセルのそれぞれは、記憶論理状態を表す電荷を蓄積するための異なるサイズのコンデンサを含み、複数のテストメモリセルのそれぞれは、他のテストメモリセルとは異なる蓄積電荷とリーク許容範囲を有するように実現される。監視回路は、複数のテストメモリセルのそれぞれの記憶論理状態を監視し、それに応じて、メモリアレイ１２の複数のメモリセルのリフレッシュ速度を調節する。
【０００７】
上記実施態様は、プロセス、電圧、および温度（ＰＶＴ）のある範囲にわたって、最適リフレッシュ速度でメモリアレイをリフレッシュする利点を備えている。これによりメモ
リを、どんな特定のＰＶＴに対しても、確実なデータ記憶を行うのに必要な頻度でのみリフレッシュすることができる。「オンチップ」テストメモリセルからのフィードバックに基づいて調節可能な低速のリフレッシュ速度によって、最悪のＰＶＴに基づく一定の高リフレッシュ速度を使用したメモリと比べて、メモリ電力消費がより少なくなる。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明による集積回路メモリ１０のブロック図である。集積回路メモリ１０は、メモリアレイ１２、制御・デコーダ・センスアンプ・Ｉ／Ｏ回路ブロック１４、リフレッシュ制御回路１６、監視回路１８、および可変リフレッシュ制御回路２０を備えている。集積回路メモリ１０は、「スタンドアロン」メモリまたは組み込みメモリとすることができる。メモリアレイ１２は、一連のメモリセルであり、それらのメモリセルはビットラインとワードラインの交点に接続されている。メモリセルは、多数のメモリセルブロックに編成され得る。例示された実施態様においては、メモリセルは、コンデンサおよびアクセストランジスタを有する従来のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルである。コンデンサは、記憶論理状態を表す電荷を蓄積するためのものである。アクセストランジスタは、メモリセルにアクセスするときに、コンデンサを選択ワードラインに応じてビットラインに接続するためのものである。他の実施態様においては、メモリアレイ１２は、記憶論理状態を保つために周期的なリフレッシュを必要とする他のメモリセル形式を含むことができる。
【０００９】
ブロック１４は、読み取り動作、書き込み動作、およびリフレッシュ動作のためにメモリアレイにアクセスするために使用される回路を備え、複数の導体によってメモリアレイに接続されている。集積回路メモリ１０は、読み取り動作および書き込み動作の間は従来のＤＲＡＭのように機能する。ブロック１４は、制御回路、行列デコーダ、センスアンプ、およびＩ／Ｏ回路を備えている。ブロック１４は、「ＣＯＮＴＲＯＬ」と表示された制御信号を受信する。制御信号ＣＯＮＴＲＯＬは、例えば、チップイネーブル、センスイネーブル、ライトイネーブルなどを含んでいる。「ＡＤＤＲＥＳＳ」と表示されたアドレスに応じて、行列デコーダはメモリアレイの一つ以上のメモリセルにアクセスする。読み取り動作の間、センスアンプは、記憶論理状態に対応する選択ビットラインの電圧を検出、増幅し、対応する論理信号を、更なる増幅および一時保存のためにＩ／Ｏ回路に供給する。Ｉ／Ｏ回路は、「ＤＡＴＡ」と表示された一時保存データ信号をメモリ１０の外側の回路に送信する。メモリセルを完全に再充電（ｒｅｃｈａｒｇｅ）するための書き込み動作は、再充電（ｐｒｅｃｈａｒｇｅ）回路によって行われる。リフレッシュ制御回路１６は、ブロック１４から受け取ったＣＯＮＴＲＯＬ  ＳＩＧＮＡＬに応じてメモリアレイ１２のリフレッシュ動作を制御および調整する。メモリアレイ１２と回路ブロック１４内のリフレッシュ動作は、従来通りであり、自動的に生じるか、ＣＯＮＴＲＯＬ  ＳＩＧＮＡＬを介した外部のリフレッシュ要求に応じて生じる。リフレッシュ制御回路１６は、「ＲＥＦＲＥＳＨ  ＣＯＮＴＲＯＬ］と表示された複数の導体と「ＲＥＦＲＥＳＨ  ＡＤＤＲＥＳＳ」と表示された複数の導体を介して、回路ブロック１４に接続されている。更に、リフレッシュ制御回路１６は、監視回路１８から「ＲＥＦＲＥＳＨ」信号を受信する。
【００１０】
監視回路１８は、「ＰＡＳＳ／ＦＡＩＬ１」〜「ＰＳＳ／ＦＡＩＬ４」と表示された複数の信号を受信する。信号ＰＡＳＳ／ＦＡＩＬ１〜ＰＳＳ／ＦＡＩＬ４に応答して、監視回路１８は、十分なマージンを残すために適切なタイミングで信号ＲＥＦＲＥＳＨ  ＲＥＱＵＥＳＴを供給して、リフレッシュ制御回路１６がメモリアレイ１２をリフレッシュする速度を制御する。ＰＡＳＳ／ＦＡＩＬ信号は可変リフレッシュ制御回路２０によって供給される。可変リフレッシュ制御回路２０は複数のテストメモリセルを含んでいる。テストメモリセルは、テストメモリセルがメモリアレイ１２のメモリセルのＰＶＴの変化を追跡するのを可能にするために、メモリセル１２と同じ製造プロセスを用いて実現される。ＰＶＴの変化はセルコンデンサからの電荷リークに影響を及ぼす。複数のテストメモリセ
ルを用いて、可変リフレッシュ制御回路２０は、テストセルの電荷蓄積測定の結果として生じるテスト結果信号ＰＡＳＳ／ＦＡＩＬ１〜ＰＡＳＳ／ＦＡＩＬ４を供給する。図２と図３は、可変リフレッシュ制御回路２０の二つの実施態様を示し、以下に更に詳細に説明される。
【００１１】
図２は、図１のメモリ１０の可変リフレッシュ制御回路２０のブロック図である。可変リフレッシュ制御回路２０はテストセル回路２２，２４，２６，２８を備える。テストセル回路２２は、テストセル３０、制御回路３８、センスアンプ４６、およびプリチャージトランジスタ６０を備える。テストセル回路２４は、テストセル３２、制御回路４０、センスアンプ４８、割算器５４、およびプリチャージトランジスタ６２を含んでいる。テストセル回路２６は、テストセル３４、制御回路４２、センスアンプ５０、割算器５６、およびプリチャージトランジスタ６４を含んでいる。テストセル回路２８は、テストセル３６、制御回路４４、センスアンプ５２、割算器５８、およびプリチャージトランジスタ６６を含んでいる。
【００１２】
テストセル３０，３２，３４，３６は、メモリアレイ１２のメモリセルと同じプロセスを用いて製造されている。このことは、ＰＶＴ変化が、メモリアレイ１２のメモリセルの電荷リークに影響を及ぼすのと同じように、テストセルの電荷リークに影響を及ぼすのを可能にする。テストセル３０，３２，３４，３６のそれぞれは、「ＴＢＰ１」〜「ＴＢＬ４」と表示されたテストビットラインを介して、対応センスアンプ４６，４８，５０，５２に接続されている。センスアンプ４６，４８，５０，５２のそれぞれのもう一つの入力は、「ＲＥＦ」と表示された基準電圧を受信するためのものである。読み取り動作に対して、基準電圧ＲＥＦは一般に、高セル電圧と低セル電圧とのほぼ中間にある電圧に設定される。図２に示すように、センスアンプのそれぞれは、それが接続されたテストセルの電荷蓄積状態を表すＰＡＳＳ／ＦＡＩＬ出力信号を供給する。制御回路３８は、「ＴＷＬ１」と表示されたテストワードライン電圧をテストセル３０のアクセストランジスタに供給する。制御回路３８はまた、センスアンプ４６を制御するためにセンスイネーブル信号ＴＳＥ１を供給し、「ＰＣ  ＣＯＮＴＲＯＬ１」と表示された制御信号をプリチャージトランジスタ６０のゲートに供給する。プリチャージトランジスタ６０は、テストメモリセルを完全充電状態に設定するために、プリチャージ電圧ＶＰＲＥをテストビットラインＴＢＬ１に接続する。
【００１３】
制御回路３８は、「ＣＬＯＣＫ」と表示されたクロック信号を受信する。クロック信号ＣＬＯＣＫは、テストセル回路２２の動作のタイミングをとるために使用される。テストセル回路２４，２６，２８は、テストセル回路２４，２６，２８がクロック信号ＣＬＯＣＫのクロック周波数を減らすための割算器回路を備えていることを除き、テストセル回路２２と同じである。テストセル回路のそれぞれは、すぐ上のテストセル回路よりも低周波数で動作する。例えば、割算器５４はクロック信号ＣＬＯＣＫを２で割り、割算器５６はクロック信号ＣＬＯＣＫを４で割り、割算器５８はクロック信号ＣＬＯＣＫを８で割ることができる。他の実施態様においては、クロック信号ＣＬＯＣＫを別の量で割ることができる。また、他の実施態様においては、種々のテストセル回路へのクロック信号の周波数を別の方法で低下させることができる。更に、他の実施態様においては、別の数のテストセル回路を設けることができ、例えば、リフレッシュ回数をどれだけ密に監視するかによって、２より大きいか２に等しい数とすることができる。
【００１４】
動作において、テストセル３０，３２，３４，３６のそれぞれは、クロック信号ＣＬＯＣＫの周波数と割算器５４，５６，５８の割り算比によって決定される異なる速度でリフレッシュされる。図示された実施態様においては、クロック信号ＣＬＯＣＫの周波数は、メモリアレイ１２のリフレッシュ速度よりも高い。より頻繁にサンプリングすることによって、確実な動作にとって低すぎるリフレッシュ速度をメモリアレイ１２のメモリセルが
受信するのを防止するための安全マージンが得られる。ワードラインＴＷＬ１〜ＴＷＬ４のそれぞれは、それらの各制御回路によってハイレベルでアサートされる。プリチャージトランジスタ６０，６２，６４，６６は、制御回路３８，４０，４３，４４によって決められたタイミングで、ビットラインＴＢＬ１及至ＴＢＬ４のそれぞれにプリチャージ電圧を供給して、テストセルのそれぞれに論理ハイ状態を書き込む。プリチャージング後、制御信号ＰＣ  ＣＯＮＴＲＯＬ１〜ＰＣ  ＣＯＮＴＲＯＬ４をデアサートし、トランジスタ６０，６２，６４，６６をほぼ非導電性にすることによって、プリチャージ電圧ＶＰＲＥはビットラインから切り離される。トランジスタ６０，６２，６４，６６はＣＭＯＳ（相補型金属酸化膜半導体）を用いて実現され、アプリケーションによって決定される具体的な設計考察に応じてＰチャンネルかＮチャンネルのいずれかであり得ることに留意されたい。プリチャージング後、ワードラインは論理ハイとしてアサートされる一方、センスアンプ４６，４８，５０，５２は、制御回路３８，４０，４２，４４を介して、その個々のタイミングに従ってイネーブルにされる。センスアンプは、ビットラインの電圧を基準電圧ＲＥＦと比較し、比較結果を監視回路１８に出力する。基準電圧ＲＥＦは、最小電圧の大きさを維持するためのテストセルの能力をテストするために使用される電圧に設定される。特定のテストセルのビットライン電圧の大きさが基準電圧よりも大きい場合には、センスアンプは、テストセルのリフレッシュ速度が許容できることと、テストセルがそのデータ状態を維持していることとを示す高電圧を出力する。しかしながら、ビットライン電圧の大きさが基準電圧よりも小さい場合には、与えられたリフレッシュ速度に対し、多すぎる電荷がセルからリークしているのである。対応するセンスアンプは、テストセルのリフレッシュ速度が適切でなく、テストセルがそのデータを喪失したことを示す低電圧を出力する。
【００１５】
確実にメモリアレイ１２が適切にリフレッシュされるようにするために、一連のテストセル回路は連続的に監視される。監視回路１８がどのようにリフレッシュ速度を調節するかは、どれだけ多くの安全マージンが必要かによる。例えば、最低リフレッシュ速度のテストセルであるテストセル３６がそのデータを喪失し始めたが、テストセル３０，３２，３４はなおそのデータを維持している場合には、メモリアレイ１２の現在のリフレッシュ速度は維持され得る。しかし、テストセル３４がそのデータを喪失し始めた場合には、現在のリフレッシュ速度が適切な安全マージンを与えていないかもしれないと判断され得、監視回路１８はメモリアレイ１２のリフレッシュ速度を増加させる。
【００１６】
もう一つの実施態様においては、テストセルを対単位で編成することができる。対の一方のテストセルが論理「１」を表す電荷を蓄積し、他方のテストセルが論理「０」を表す電荷を蓄積する。本実施態様のこの説明においては、電荷は時間がたてばコンデンサからリークし、結果としての蓄積値を論理「１」から論理「０」にすることがわかる。しかしながら、実際の実施においては、電荷がすぐ近くの電圧源からコンデンサへリークすることが許容されて、蓄積値を論理「０」から論理「１」に変える状態を生じ得る。それぞれ「０」と「１」にプログラムされた一対のテストセルを使い、いずれかのセルの変化を監視することによって、この状態は補償される。監視回路および制御回路の動作および実現は、対の各テストセルが同じリフレッシュ速度でリフレッシュされることを除き、図２に示された実施態様と同じである。
【００１７】
また、別の実施態様において、メモリアレイ１２の複数のメモリセルの放電セルコンデンサは論理「０」の代わりに論理「１」を表し、充電コンデンサは論理「１」の代わりに論理「０」を表すことができることに留意されたい。この実施態様においては、論理「０」が論理「１」の代わりに複数のテストセルのそれぞれに書き込まれる。
【００１８】
図３は、本発明のもう一つの実施態様による可変リフレッシュ制御回路２０’のブロック図である。可変リフレッシュ制御回路２０’は、テストセル７０，７２，７４，７６、
センスアンプ７８，８０，８２，８４、基準回路８８、制御回路８６、およびプリチャージトランジスタ９０，９２，９４，９６を備える。テストセル７０は、テストビットラインＴＢＬ１を介してセンスアンプ７８の一つの入力に接続されており、テストセル７２は、テストビットラインＴＢＬ２を介してセンスアンプ８０の一つの入力に接続されている。テストセル７４は、テストビットラインＴＢＬ３を介してセンスアンプ８２の一つの入力に接続されており、テストセル７６は、テストビットラインＴＢＬ４を介してセンスアンプ８４の一つの入力に接続されている。テストセル７０，７２，７４，７６は、メモリアレイ１２のセルと同じ製造プロセスを用いて実現される。しかしながら、テストセルのそれぞれは、メモリアレイ１２のセルに比べて、一定時間の間により速く電荷を失うように設計されている。また、テストセルのそれぞれは、他のテストセルと異なる静電容量で設計されている。例えば、テストセル７６はテストセル７４よりも少ない電荷を蓄積し、テストセル７４はテストセル７２よりも少ない電荷を蓄積し、テストセル７２はテストセル７０よりも少ない電荷を蓄積する。更に、図２の実施態様とは異なり、テストセル７０，７２，７４，７６のそれぞれは、クロック信号ＣＬＯＣＫによって決まる同じ速度でリフレッシュされる。
【００１９】
制御回路８６はクロック信号ＣＬＯＣＫを受信すると共に、テストワードラインＴＷＬを介してテストセル７０，７２，７４，７６のそれぞれのアクセストランジスタに接続されている。制御回路８６はまた、テストイネーブル信号ＴＳＥを、センスアンプ７８，８０，８２，８４のそれぞれの制御端子に供給する。プリチャージトランジスタ９０，９２，９４，９６は、それぞれ、テストビットラインＴＢＬ１及至ＴＢＬ４に接続された電流電極（ドレイン／ソース端子）を有している。プリチャージトランジスタ９０，９２，９４，９６のそれぞれは、制御信号ＰＣ  ＣＯＮＴＲＯＬを受信するように接続された制御電極（ゲート）と、プリチャージ電圧ＶＰＲＥを受け取るように接続された電流電極を有している。上記のように、テストセル７８，８０，８２，８４のそれぞれは同じ速度でクロック制御されるので、一つの制御回路だけが必要とされる。ワードラインＴＷＬは最初にイネーブルにされ、テストセルは、プリチャージトランジスタ９０，９２，９４，９６を使用して、完全充電状態を表す電圧で書き込まれる。プリチャージトランジスタ９０，９２，９４，９６はテストビットラインから切り離される。２回のリフレッシュ動作の間の時間に相当する所定時間の後、センスアンプ７８，８０，８２，８４は、テストセンスイネーブル信号ＴＳＥを受けてイネーブルにされる。テストビットラインのそれぞれの電圧は基準電圧ＲＥＦと比較される。基準電圧ＲＥＦは、最小電圧の大きさを維持するためのテストセルの能力をテストするための電圧に設定される。ビットライン電圧が基準電圧ＲＥＦよりも大きい場合には、対応するテストセルはその蓄積電荷を維持しており、論理ハイのＰＡＳＳ／ＦＡＩＬ信号が監視回路１８に供給される。ビットライン電圧が基準電圧よりも小さい場合には、対応テストセルはその蓄積電荷を維持しておらず、論理ローのＰＡＳＳ／ＦＡＩＬ信号が監視回路１８に供給される。
【００２０】
図２の実施態様と共に上述したように、確実にメモリアレイ１２が適切にリフレッシュされるようにするために、テストセルは連続的に監視される。監視回路１８がどのようにリフレッシュ速度を調節するかは、どれだけ多くの安全マージンが必要かによる。例えば、最低電荷蓄積容量を有するテストセルがそのデータを喪失し始めたが、他のテストセルはなおそのデータを維持している場合には、メモリアレイ１２の現在のリフレッシュ速度を維持することができる。しかし、最低電荷蓄積容量を有するテストセルがその電荷をリークしたと感知された場合には、現在のリフレッシュ速度が適切な安全マージンを与えていないかもしれないと判断され、監視回路１８はメモリアレイ１２のリフレッシュ速度を増加させ得る。図３に開示された実施態様は、異なるサイズのコンデンサを有するテストセルを使用して、それらの電荷蓄積容量が互いに異なるようにしていることに留意されたい。しかしながら、他の実施態様においては、テストセルは、異なる速度で電荷をリークする同じサイズのコンデンサで設計することができる。
【００２１】
もう一つの実施態様においては、図３のテストセルを対に編成することができ、対の一方のテストセルが論理「１」を表す電荷を蓄積し、他方のテストセルが論理「０」を表す電荷を蓄積する。本実施態様のこの説明においては、電荷は時間がたてばコンデンサからリークし、結果としての蓄積値を論理「１」から論理「０」にすることがわかる。しかしながら、実際の実行においては、電荷がすぐ近くの電圧源からコンデンサへリークすることが許容されて、蓄積値を論理「０」から論理「１」に変える状態を生じることがある。それぞれ「０」と「１」にプログラムされた一対のテストセルを使い、いずれかのセルの変化を監視することによって、この状態は補償される。監視回路と制御回路の動作と実行は、図３に示された実施態様と同じである。
【００２２】
図３の実施態様は異なるサイズの電荷蓄積素子を有するテストセルを必要とするので、図３のテストセルに対する物理的設計は、図２のセルよりも注意深く管理されなければならない。
【００２３】
図１〜図３に示された開示実施態様は、メモリアレイが、ある温度範囲にわたって最適なリフレッシュ速度でリフレッシュされることを可能にする。このことは、メモリが、特定の温度に対して確実なデータ記憶を行うのに必要な頻度でのみリフレッシュされることを可能にする。温度に基づいて調節可能な低いリフレッシュ速度は、最悪温度に基づく一定の高リフレッシュ速度を使用したメモリと比べて、メモリ電力消費をより少なくすることができる。
【００２４】
本書において説明のために選ばれた実施態様に対する種々の変更を、当業者は容易に思いつくであろう。例えば、トランジスタの導電性の種類、トランジスタの種類などは容易に変更することができる。そのような変更は、それが本発明の範囲から逸脱しない程度まで本発明の範囲内に含まれるものと意図されており、本発明の範囲は特許請求の範囲の公正な解釈によってのみ評価される。
【図面の簡単な説明】
【００２５】
【図１】本発明による集積回路メモリのブロック図。
【図２】図１の実施態様の可変リフレッシュ制御回路の一実施態様のブロック。
【図３】図１の実施態様の可変リフレッシュ制御回路の別の実施態様のブロック。
【図１】
0004652324.tif 000002
【図２】
0004652324.tif 000003
【図３】
0004652324.tif 000004