(57)【特許請求の範囲】
【請求項１】
半導体基板のチャネルが形成されるＰ型領域上に、直接窒化珪素膜、二酸化珪素膜および制御電極が下層側から順次形成される不揮発性半導体記憶装置の製造に際し、高真空状態のチャンバ内で加熱した上記半導体基板の表面に、ラジカルガンで形成した窒素ラジカルまたは励起状態の窒素原子を吹きつけることで、上記半導体基板の表面を直接熱窒化し、水素フリーの上記直接窒化珪素膜を形成する工程と、
上記直接窒化珪素膜の表面を熱酸化し、または、上記直接窒化珪素膜の上にＨＴＯ（高温ＣＶＤ）法により二酸化珪素を堆積することで上記二酸化珪素膜を形成する工程と、
を含み、
上記二酸化珪素膜の形成時に、下層側から上層側にかけて窒化珪素に近い組成から二酸化珪素に近い組成に次第に変化し、上記直接窒化珪素膜と上記二酸化珪素膜とからなる積層膜内の膜厚方向における電荷トラップ密度分布の局在中心層である構造遷移層を、上記直接窒化珪素膜と上記二酸化珪素膜との間に介在させて形成する
不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板のチャネルが形成されるＰ型領域上に、直接窒化珪素膜、窒化珪素堆積膜、二酸化珪素膜および制御電極が下層側から順次形成されている不揮発性半導体記憶装置の製造に際し、高真空状態のチャンバ内で加熱した上記半導体基板の表面に、ラジカルガンで形成した窒素ラジカルまたは励起状態の窒素原子を吹きつけることで、上記半導体基板の表面を直接熱窒化し、水素フリーの上記直接窒化珪素膜を形成する工程と、
Ｓｉダングリングボンド密度を相対的に少なくする条件で窒化珪素を堆積し始め、その後、Ｓｉダングリングボンド密度を相対的に多くする条件に切り換えることで、上層側の電荷トラップ密度を下層側より高くした上記窒化珪素堆積膜の堆積を行う工程と、
上記窒化珪素堆積膜の表面を熱酸化し、または、上記窒化珪素堆積膜の上にＨＴＯ（高温ＣＶＤ）法により二酸化珪素を堆積することで上記二酸化珪素膜を形成する工程と、
を含み、
上記二酸化珪素膜の形成時に、下層側から上層側にかけて窒化珪素に近い組成から二酸化珪素に近い組成に次第に変化し、上記直接窒化珪素膜、上記窒化珪素堆積膜および上記二酸化珪素膜からなる積層膜内の膜厚方向における電荷トラップ密度分布の局在中心層である構造遷移層を、上記窒化珪素堆積膜と上記二酸化珪素膜との間に介在させて形成する
不揮発性半導体記憶装置の製造方法。
【請求項３】
上記窒化珪素堆積膜の堆積を行う工程における上記条件の切り換えを、複数の原料ガスの混合比を変えることで行う
請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
上記窒化珪素堆積膜の堆積を行う工程における上記条件の切り換えを、複数の原料ガスの種類を変えることで行う
請求項２記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体と制御電極間に積層された複数の誘電体膜内に電荷トラップを含む不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、大容量で小型の情報記録媒体として期待されているが、近年、情報ネットワークの広帯域化とともにネットワークの伝送速度（たとえば搬送波周波数：１００ＭＨｚ）と同等の書き込み速度が要求されるようになってきている。このため、不揮発性半導体メモリに対し、スケーリング性が良好で従来の１００μｓ／セルの書き込み速度より１桁またはそれ以上の書き込み速度の向上が要求されている。
【０００３】
不揮発性半導体メモリは、電荷を保持する電荷蓄積手段が単一の導電層からなるＦＧ(Floating Gate) 型のほかに、電荷トラップを多く含む窒化珪素などからなる電荷蓄積膜に電荷を保持させる、たとえばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon) 型などがある。
【０００４】
ＭＯＮＯＳ型不揮発性半導体メモリでは、電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒化膜との界面のキャリアトラップが空間的に、すなわち窒化膜の面方向および膜厚方向に離散化して拡がっている。このため、電荷保持特性が、蓄積電荷に対する電位障壁として機能するボトム酸化膜の厚さのほかに、Ｓｉx Ｎy 膜中の電荷トラップに捕獲される電荷のエネルギー的および空間的な分布に依存する。
【０００５】
ボトム酸化膜に局所的にリーク電流パスが発生した場合、ＦＧ型では多くの電荷がリークパスを通ってリークして電荷保持特性が低下しやすい。
これに対し、ＭＯＮＯＳ型では、電荷蓄積手段（電荷トラップ）が空間的に離散化されているため、リークパス周囲の電荷がリークパスを通って局所的にリークするに過ぎず、記憶素子全体の電荷保持特性が低下しにくい。このため、ＭＯＮＯＳ型においては、ボトム酸化膜の薄膜化による電荷保持特性の低下はＦＧ型ほど深刻な不利益を及ぼさない。したがって、ゲート長が極めて短い微細メモリトランジスタにおけるボトム酸化膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型より優れている。
【０００６】
また、平面的に離散化された電荷トラップの分布領域に対し電荷が局所的に注入された場合、その電荷はＦＧ型のように平面内および膜厚方向に拡散することなく保持される。このため、ＭＯＮＯＳ型では、ソース側とドレイン側にそれぞれ局所的に、かつ独立に電荷を注入し保持させることにより、２ビット／セルの記憶が可能である。
【０００７】
【発明が解決しようとする課題】
ＭＯＮＯＳ型不揮発性メモリで微細メモリセルを実現するにはディスターブ特性の改善が重要であり、そのためにはボトム酸化膜を通常の膜厚（１．６ｎｍ〜２．０ｎｍ）より厚く設定する必要が生じている。ボトム酸化膜を比較的厚膜化した場合、書き込み速度は０．１〜１０ｍｓ程度で未だ十分でない。また、ホールの直接トンネル注入を用いた消去では、その消去速度が１０〜１００ｍｓ程度である。
つまり、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信頼性（たとえば、データ保持特性、リードディスターブ特性あるいはデータ書換え特性など）を十分に満足させた場合、書き込み速度は１００μｓが限界である。また、消去速度は１０ｍｓが限界である。
【０００８】
書き込み速度だけを考えると高速化も可能であるが、今度は信頼性および低電圧化が十分にできない。たとえば、チャネルホットエレクトロン（ＣＨＥ）をソース側から注入するソースサイド注入型ＭＯＮＯＳトランジスタが報告されたが（IEEE Electron Device Letter 19, 1998, pp153 ）、このソースサイド注入型ＭＯＮＯＳトランジスタでは、動作電圧が書き込み時１２Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性およびデータ書換え特性などの信頼性が十分でない。
【０００９】
本発明は、半導体と制御電極との間にある複数の誘電体膜全体が二酸化珪素膜換算値で従来より薄膜化ができ、これにより信頼性を維持しながら低電圧化および高速動作が可能な不揮発性半導体記憶装置の製造方法とを提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の第１の観点に係る不揮発性半導体記憶装置の製造方法は、半導体基板のチャネルが形成されるＰ型領域上に、直接窒化珪素膜、二酸化珪素膜および制御電極が下層側から順次形成される不揮発性半導体記憶装置の製造に際し、高真空状態のチャンバ内で加熱した上記半導体基板の表面に、ラジカルガンで形成した窒素ラジカルまたは励起状態の窒素原子を吹きつけることで、上記半導体基板の表面を直接熱窒化し、水素フリーの上記直接窒化珪素膜を形成する工程と、上記直接窒化珪素膜の表面を熱酸化し、または、上記直接窒化珪素膜の上にＨＴＯ（高温ＣＶＤ）法により二酸化珪素を堆積することで上記二酸化珪素膜を形成する工程と、を含み、上記二酸化珪素膜の形成時に、下層側から上層側にかけて窒化珪素に近い組成から二酸化珪素に近い組成に次第に変化し、上記直接窒化珪素膜と上記二酸化珪素膜とからなる積層膜内の膜厚方向における電荷トラップ密度分布の局在中心層である構造遷移層を、上記直接窒化珪素膜と上記二酸化珪素膜との間に介在させて形成する。
【００１１】
本発明の第２の観点に係る不揮発性半導体記憶装置の製造方法は、半導体基板のチャネルが形成されるＰ型領域上に、直接窒化珪素膜、窒化珪素堆積膜、二酸化珪素膜および制御電極が下層側から順次形成されている不揮発性半導体記憶装置の製造に際し、高真空状態のチャンバ内で加熱した上記半導体基板の表面に、ラジカルガンで形成した窒素ラジカルまたは励起状態の窒素原子を吹きつけることで、上記半導体基板の表面を直接熱窒化し、水素フリーの上記直接窒化珪素膜を形成する工程と、Ｓｉダングリングボンド密度を相対的に少なくする条件で窒化珪素を堆積し始め、その後、Ｓｉダングリングボンド密度を相対的に多くする条件に切り換えることで、上層側の電荷トラップ密度を下層側より高くした上記窒化珪素堆積膜の堆積を行う工程と、上記窒化珪素堆積膜の表面を熱酸化し、または、上記窒化珪素堆積膜の上にＨＴＯ（高温ＣＶＤ）法により二酸化珪素を堆積することで上記二酸化珪素膜を形成する工程と、を含み、上記二酸化珪素膜の形成時に、下層側から上層側にかけて窒化珪素に近い組成から二酸化珪素に近い組成に次第に変化し、上記直接窒化珪素膜、上記窒化珪素堆積膜および上記二酸化珪素膜からなる積層膜内の膜厚方向における電荷トラップ密度分布の局在中心層である構造遷移層を、上記窒化珪素堆積膜と上記二酸化珪素膜との間に介在させて形成する。
【００１２】
この第１および第２の観点に係る製造方法により製造された不揮発性半導体記憶装置では、半導体基板に接触する直接窒化珪素膜に電荷トラップが分布していない。あるいは、分布していても、その密度が極めて低い。したがって、直接窒化珪素膜が、従来のボトム酸化膜と同じように、蓄積電荷に対する電位障壁として機能する。
この窒化膜を含む窒化珪素の堆積膜は、従来のＭＯＮＯＳ型不揮発性半導体記憶装置の窒化膜と比較すると、その電荷トラップの分布中心が上方、すなわち半導体より遠い側に移動している。
以上より、本発明に係る製造方法により製造された不揮発性半導体記憶装置における半導体と制御電極との間の複数の誘電体膜は、従来のＭＯＮＯＳ型不揮発性半導体記憶装置におけるＯＮＯ膜より、二酸化珪素換算で薄い。
【００１３】
また、分布密度が極めて低い直接窒化珪素膜の下層部分（あるいは窒化珪素堆積膜）のバルクトラップは、メモリ機能を担う電荷蓄積手段として殆ど寄与しない。このため、直接窒化珪素膜あるいは窒化珪素堆積膜と二酸化珪素膜との間の構造遷移層を中心に形成された界面トラップが電荷蓄積手段として寄与する割合が高まる。界面トラップは、半導体からの距離が遠いうえ、トラップレベルがバルクトラップより深く、捕獲された電荷は抜けにくくなる。
【００１６】
一般に、シリコン窒化膜中の水素は、珪素と水素との結合基（Ｓｉ−Ｈボンド）となって、これが高温で置換されるとＳｉダングリングボンドが生成される。したがって、シリコン窒化膜中の水素濃度が高くなると、シリコン窒化膜中の電荷トラップ密度が上昇する。
本発明の第３および第４の観点に係る不揮発性半導体記憶装置の製造方法では、水素を含むガスを用いないで窒化膜、または、その最下層を形成する。したがって、すくなくとも半導体に近い窒化膜の下層側に水素が取り込まれることがなく、その部分の電荷トラップ密度が極めて低くなる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を、記憶素子としてチャネル導電型がｎ型のメモリトランジスタを有する場合を例に図面を参照しながら説明する。なお、ｐ型のＭＯＮＯＳメモリトランジスタは、以下の説明で不純物導電型を逆にすることで実現される。
【００１８】
第１実施形態
図１は、第１実施形態に係るメモリトランジスタの断面図である。
図１において、ｐ型シリコンウエハなどの半導体基板またはｐ型ウエル（以下、基板ＳＵＢという）内の表面側に、ｎ型不純物が導入されソースまたはドレインとなる不純物領域（以下、ソース・ドレイン領域という）Ｓ／Ｄが所定間隔をおいて配置されている。隣り合うソース・ドレイン領域Ｓ／Ｄ間でゲート電極ＧＥが交差する基板部分が、当該メモリトランジスタのチャネル形成領域となる。
【００１９】
チャネル形成領域上には、ゲート誘電体膜ＧＤを介してメモリトランジスタのゲート電極ＧＥが積層されている。ゲート電極ＧＥは、一般に、ｐ型またはｎ型の不純物が高濃度に導入されて導電化されたドープド多結晶珪素あるいはドープド非晶質珪素、または、ドープド多結晶珪素あるいはドープド非晶質珪素と高融点金属シリサイドとの積層膜からなる。
【００２０】
ゲート誘電体膜ＧＤは、下層から順に、窒化膜ＳＩＮ，酸化膜ＳＩＯの２層の誘電体膜から構成されている。
【００２１】
窒化膜ＳＩＮは、水素が導入されない熱窒化法により基板ＳＵＢを直接窒化して形成した窒化珪素膜（以下、直接窒化による水素フリー窒化珪素膜）からなる。この水素が導入されない熱窒化法の詳細は、後述する。この水素フリー窒化珪素膜ＳＩＮはファウラーノルドハイム（ＦＮ）型の電気伝導特性を示す誘電体膜である。また、この水素フリー窒化珪素膜ＳＩＮは、必要な特性を満たし、かつポテンシャルバリアたり得る厚さの範囲、たとえば３ｎｍから２０ｎｍの範囲内で所定の膜厚を有する。ここでは、水素フリー窒化珪素膜ＳＩＮの厚さを５ｎｍとした。
【００２２】
酸化膜ＳＩＯは、たとえば、直接窒化による水素フリー窒化珪素膜ＳＩＮの表面を熱酸化してできた二酸化珪素からなる。この熱酸化に付随して、水素フリー窒化珪素膜ＳＩＮと酸化膜ＳＩＯとの界面に、窒化珪素に近い組成から二酸化珪素に近い組成に次第に変化する構造遷移層が形成される。酸化膜ＳＩＯをＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成した二酸化珪素膜としてもよい。このように酸化膜ＳＩＯがＣＶＤで形成された場合は熱処理により界面トラップが形成される。酸化膜ＳＩＯについては、少なくとも、ゲート電極ＧＥからのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図る必要がある。酸化膜ＳＩＯは、この要請により最小膜厚が決められる。
【００２３】
構造遷移層を中心とした限られた領域に、トラップレベルが２ｅＶ程度と深い界面トラップが１×１０13ｃｍ-2程度の密度で形成される。
一方、水素フリー窒化珪素膜ＳＩＮは、製造装置の真空チャンバー内の残留ガス中の水素は膜中に取り込まれることがあるが、導入ガス中に水素を含まないため、膜中のＳｉ−Ｈボンド密度が極めて低い。膜中のＳｉ−Ｈボンドは、たとえば５５０℃程度の熱プロセスで容易に分解し終端水素を失って、Ｓｉダングリングボンドに変化しやすい。したがって、膜中のＳｉ−Ｈボンド密度を極めて低いレベルで抑制することによって、たとえば１×１０10ｃｍ-3〜１×１０17ｃｍ-3の範囲内で、窒化膜ＳＩＮ中の電荷トラップ密度を、通常より低いレベルで制御することができる。
【００２４】
本発明では、窒化膜を複数の層から構成することができる。その場合の素子断面構造例を、図２〜図４に示す。
図２の素子断面構造では、直接窒化による水素フリー窒化珪素膜ＳＩＮ１上に、水素フリー窒化珪素膜ＳＩＮ２がもう一層形成されている。
図３の素子断面構造では、直接窒化による水素フリー窒化珪素膜ＳＩＮ１上に、水素フリーの、あるいは水素を含む酸化窒化珪素膜ＳＩＯＮが形成されている。
図４の素子断面構造では、直接窒化による水素フリー窒化珪素膜ＳＩＮ１上に、テトラクロルシラン（ＴＣＳ；ＳｉＣｌ4 ）と、水素を含む窒素含有ガスとを用いた窒化珪素膜（ＴＣＳ−ＳＩＮと表記）が形成されている。なお、この図４の場合、ＴＣＳに代えて、より水素を多く含む珪素含有ガス、たとえばジクロルシラン（ＤＣＳ；ＳｉＨ2 Ｃｌ2 ）を用いてもよい。
【００２５】
第１実施形態では、少なくとも基板ＳＵＢに接する窒化膜ＳＩＮが水素フリーであるという要件を満たしていることが重要である。
ここで、図２における２層目の水素フリー窒化珪素膜ＳＩＮ２，図３における酸化窒化珪素膜ＳＩＯＮ，あるいは図４における窒化珪素膜ＴＣＳ−ＳＩＮを、さらに複数の膜から構成させてもよい。これらの膜はＣＶＤ法により形成されるが、好ましくは、下層ほど水素含有率が低くなるようにする。あるいは、ＣＶＤ膜が単一の場合でも、ガス混合比を膜堆積中に変えて、下側ほど水素含有率が低くなるようにすることが望ましい。
いずれにしても、この窒化膜の最上層の膜表面を熱酸化または高温ＣＶＤすることにより、酸化膜ＳＩＯが形成されている。
【００２６】
以下、このような構成のメモリトランジスタの製造方法を説明する。
用意した半導体基板ＳＵＢに対し、必要に応じて、素子（あるいはセル）間で誘電体分離層ＩＳＯを形成する。また、しきい電圧調整用のイオン注入等を必要に応じて行う。
【００２７】
つぎに、少なくとも最下層部分が水素フリーである窒化膜を基板ＳＵＢ上に形成し、その上に酸化膜ＳＩＯをする。図２〜図４に示すように窒化膜が複数の層からなる場合、図１のように窒化膜が単層であっても、その上の酸化膜ＳＩＯがＣＶＤ膜である場合に、使用する装置は、好ましくは、クラスターツールと称されるマルチチャンバーＬＰ−ＣＶＤ装置とする。
【００２８】
まず、直接窒化による水素フリーの窒化珪素膜ＳＩＮ（またはＳＩＮ１）を形成する。高真空状態のチャンバ中に、表面が清浄になったシリコン基板ＳＵＢをセットし、ラジカルガンで形成した窒素ラジカルまたは励起状態の窒素原子を、このシリコン基板ＳＵＢの表面に吹きつける。このときのシリコン基板ＳＵＢの温度は、たとえば６００℃とする。シリコン表面が窒素ラジカルまたは励起状態の窒素原子により窒化され、水素フリーの窒化珪素膜ＳＩＮ（またはＳＩＮ１）が、基板ＳＵＢ上に形成される。
【００２９】
窒化膜を多層とする図２〜図４の場合は、同じマルチチャンバーＬＰ−ＣＶＤ装置内で、シリコン基板ＳＵＢを大気にさらすことなく他のチャンバーに移送し、２層目のＣＶＤ膜を窒化珪素膜ＳＩＮまたはＳＩＮ１上に形成する。
【００３０】
具体的に、図２のように２層目も水素フリーの窒化珪素膜ＳＩＮ２とする場合は、たとえば、珪素含有ガスをＴＣＳ，窒素含有ガスを窒素Ｎ2 とした水素を含まないガス同士を所定流量比で混合してチャンバー内に流して反応させ、窒化シリコンを堆積する。このＣＶＤによる水素フリー窒化珪素膜ＳＩＮ２の膜厚は、直接窒化による水素フリー窒化珪素膜ＳＩＮ１との合計膜厚が素子特性を左右するため、一概に言えないが、たとえば４〜１５ｎｍの範囲内で最適値が決められる。ここでは、４ｎｍの直接窒化による水素フリー窒化珪素膜ＳＩＮ１上に、このＣＶＤによる水素フリー窒化珪素膜ＳＩＮ２を６ｎｍほど形成した。
【００３１】
図３のように２層目を酸化窒化珪素膜ＳＩＯＮとする場合は、ＴＣＳまたはＤＣＳ等の珪素含有ガスと、二窒化酸素Ｎ2 Ｏなどの窒素および酸素の含有ガスとを所定流量比で混合してチャンバー内に流して反応させ、酸化窒化珪素を堆積する。このＣＶＤによる酸化窒化珪素膜ＳＩＯＮの膜厚は、直接窒化による水素フリー窒化珪素膜ＳＩＮ１との合計膜厚（二酸化珪素膜換算値）が素子特性を左右するため、一概に言えないが、たとえば３〜２０ｎｍの範囲内で最適値が決められる。ここでは、４ｎｍの直接窒化による水素フリー窒化珪素膜ＳＩＮ１上に、このＣＶＤによる水素フリー窒化珪素膜ＳＩＮ２を５ｎｍほど形成した。
【００３２】
図４のように２層目をＣＶＤ膜とするが水素フリーとしない場合、ＴＣＳまたはＤＣＳ等の珪素含有ガスと、アンモニアＮＨ3 などの窒素含有ガスとを所定流量比で混合してチャンバー内に流して反応させ、ＴＣＳ−ＳＩＮ膜またはＤＣＳ−ＳＩＮ膜を堆積する。このＣＶＤによる窒化珪素膜の膜厚は、直接窒化による水素フリー窒化珪素膜ＳＩＮ１との合計膜厚（二酸化珪素膜換算値）が素子特性を左右するため、一概に言えないが、たとえば３〜２０ｎｍの範囲内で最適値が決められる。ここでは、５ｎｍの直接窒化による水素フリー窒化珪素膜ＳＩＮ１上に、このＣＶＤによる窒化珪素膜ＴＣＳ−ＳＩＮを４ｎｍほど形成した。
【００３３】
これらのＣＶＤ膜が水素フリーでない図３，図４の場合、その形成時に、ガス混合比を変えてＣＶＤ膜の上側ほど水素の含有率が高くなるようにするとよい。あるいは、窒化膜を３層以上とする場合、上２つのＣＶＤ膜の種類を、水素の含有率が上層ほど増えるように選択する。
このようなＣＶＤ条件の制御は、窒化膜中の膜厚方向における電荷トラップ分布の中心を基板から少しでも遠ざけるためである。電荷トラップ分布の中心を基板から遠ざけるにしたがって、電荷トラップに電荷が一旦捕獲された後に基板側に戻る確率が減り、その分、電荷保持特性が向上する。
【００３４】
その後、導入ガスを二酸化珪素の形成ガスに変更してＣＶＤし、酸化膜ＳＩＯを形成する。基板温度を６００℃から８００℃の範囲内に保持し、ジクロルシランＳｉＨ2 Ｃｌ2 と酸化二窒素Ｎ2 Ｏを所定の条件で流し、二酸化珪素のＣＶＤを行う。
なお、このＣＶＤに代えて、窒化膜表面の熱酸化により、あるいは熱酸化とＣＶＤの組合せにより酸化膜ＳＩＯを形成してもよい。この熱酸化時の窒化膜の膜減りを考慮して、窒化膜は、その形成時に最終膜厚より予め厚く堆積しておく。
【００３５】
ゲート電極ＧＥとなる高濃度不純物がドーピングされた多結晶珪素または非晶質珪素を、酸化膜ＳＩＯ上にＣＶＤする。たとえば多結晶珪素を形成する場合、モノシランＳｉＨ4 ，ジクロルシランＳｉＣｌ2 Ｈ2 ，トリクロルシランＳｉＨＣｌ3 ，四塩化珪素ＳｉＣｌ4 などの珪素含有ガスを用いたＣＶＤ法、または、多結晶珪素をターゲットとしたスパッタリング法を用いる。また、必要に応じて、多結晶珪素上に、金属、高融点金属、または、その金属シリサイドを含む合金などからなる低抵抗化層を形成する。
【００３６】
必要に応じてドライエッチング耐性の優れた誘電体膜のパターンを形成し、この誘電体膜あるいはレジストをマスクとして異方性のあるエッチング、たとえばＲＩＥ(Reactive Ion Etching)を行う。これにより、ゲート電極ＧＥ，酸化膜ＳＩＯ，窒化膜（ＳＩＮ等）がパターンニングされる。
つぎに、半導体にｎ型不純物を低濃度でイオン注入し、ｎ- 不純物領域（ＬＤＤ領域）を形成する。また、全面にＣＶＤにより二酸化珪素膜を堆積し、これをエッチバックしてサイドウォールＳＷを形成する。サイドウォールＳＷ外側の半導体にｎ型不純物を高濃度でイオン注入し、ソース・ドレイン領域Ｓ／Ｄを形成する。その後、層間誘電体膜および配線層の形成を行って、当該メモリトランジスタを完成させる。
【００３７】
つぎに、本実施形態で適用可能なメモリアレイを２例、説明する。
【００３８】
図５は、仮想接地ＮＯＲ型メモリセルアレイの回路図である。
このメモリセルアレイでは、単一のメモリトランジスタによりメモリセルが構成されている。たとえば、ｍ×ｎ個のメモリトランジスタＭ１１，Ｍ２１，…，Ｍｍ１，Ｍ１２，Ｍ２２，…，Ｍ１ｎ，…，Ｍｍｎがマトリックス状に並べられている。なお、図５では、２×２個のメモリトランジスタＭ１１，Ｍ２１，Ｍ１２，Ｍ２２のみ示す。
【００３９】
各メモリトランジスタのゲートは、行ごとに同一ワード線に接続されている。図５において、同一行に属するメモリトランジスタＭ１１，Ｍ２１，…のゲートが、ワード線ＷＬ１に接続されている。また、他の行に属するメモリトランジスタＭ１２，Ｍ２２，…のゲートが、ワード線ＷＬ２に接続されている。
【００４０】
各メモリトランジスタのソースが、ワード方向の一方側に隣り合う他のメモリトランジスタのドレインに接続され、各メモリトランジスタのドレインがワード方向の他方側に隣り合う他のメモリトランジスタのソースに接続されている。この接続されたソースとドレインは、ビット方向の線ＢＬ１，ＢＬ２，ＢＬ３，…に接続されている。これらの線は、たとえば、ソースとドレインが接続された一方のメモリトランジスタを動作させるときは基準電圧が印加されるソース線として機能し、他方のメモリトランジスタを動作させるときはドレイン電圧が印加されるビット線として機能する。したがって、このメモリセルアレイでは、これらの線を全て“ビット線”と称する。
【００４１】
図６は、分離ソース線ＮＯＲ型のメモリセルアレイの回路図である。
このメモリセルアレイでは、単一のメモリトランジスタによりメモリセルが構成されている。たとえば、ｍ×ｎ個のメモリトランジスタＭ１１，Ｍ２１，…，Ｍｍ１，Ｍ１２，Ｍ２２，…，Ｍ１ｎ，…，Ｍｍｎがマトリックス状に並べられている。なお、図６では、２×２個のメモリトランジスタＭ１１，Ｍ２１，Ｍ１２，Ｍ２２のみ示す。
【００４２】
メモリトランジスタＭ１１〜Ｍ２２がワード線、ビット線および分離されたソース線によって配線されている。
ビット方向に隣接するメモリトランジスタＭ１１およびＭ１２の各ドレインがビット線ＢＬ１に接続され、各ソースがソース線ＳＬ１に接続されている。同様に、ビット方向に隣接するメモリトランジスタＭ２１およびＭ２２の各ドレインがビット線ＢＬ２に接続され、各ソースがソース線ＳＬ２に接続されている。
また、ワード方向に隣接するメモリトランジスタＭ１１とＭ２１の各ゲートがワード線ＷＬ１に接続され、同様に、ワード方向に隣接するメモリトランジスタＭ１２とＭ２２の各ゲートがワード線ＷＬ２に接続されている。
メモリセルアレイ全体では、このようなセル配置およびセル間接続が繰り返されている。
【００４３】
つぎに、メモリトランジスタのバイアス設定例および動作を説明する。ここでは、チャネルホットエレクトロン（ＣＨＥ）注入により２ビットを１メモリトランジスタ内に書き込み、読み出す動作を中心に説明する。
【００４４】
図７（Ａ）および図７（Ｂ）は、２ビット記憶におけるビットごとの書き込みを示す仮想接地ＮＯＲ型メモリセルアレイの断面図である。
【００４５】
第１の情報の書き込み時に、図７（Ａ）に示すように、基板ＳＵＢの電位を基準として２つのソース・ドレイン領域Ｓ／Ｄの一方に０Ｖ、他方に３．５Ｖを印加し、ゲート電極ＧＥに正の電圧、たとえば６Ｖを印加する。このとき、チャネル形成領域に電子が蓄積されて反転層（チャネル）が形成される。チャネル内にソースから電子が供給され、この電子はソースとドレイン間の電界により加速され、ドレイン端部側で高い運動エネルギーを得てホットエレクトロンとなる。ホットエレクトロンの一部が高いエネルギーを持つと、それらの電子は散乱過程によって直接窒化による水素フリーの窒化珪素膜を透過する。透過した電子の多くは、窒化膜の構造遷移層を中心とした領域内の界面トラップの分布面内で、そのドレイン側の一部に捕獲される。
【００４６】
第２の情報の書き込み時に、図７（Ｂ）に示すように、２つのソース・ドレイン領域Ｓ／Ｄの印加電圧を上記した第１の情報の書き込み時と逆にする。すなわち、上記第１の記憶情報を書き込んだ側のソース・ドレイン領域Ｓ／Ｄに０Ｖを印加し、もう片方のソース・ドレイン領域Ｓ／Ｄに３．５Ｖを印加する。第１の情報の書き込み時と同じ原理により、書き込みが行われる。すなわち、０Ｖを印加したソース・ドレイン領域Ｓ／Ｄから供給された電子は、３．５Ｖを印加した一方のソース・ドレイン領域Ｓ／Ｄ側でホット化し、界面トラップの分布面内のドレイン側部分に注入される。すなわち、注入された電子は、界面トラップの分布面内で上記した第１の情報の記憶領域とは反対側の領域に捕獲される。
第１および第２の情報の書き込みでは、電荷の注入を行わないときはソース・ドレイン領域Ｓ／Ｄ間に電圧差を設けない。
【００４７】
以上の方法により、第１および第２の情報を互いに独立に書き込むことができる。
なお、この動作例で２つのビット情報が互いに混じらないように、電子の注入量およびメモリトランジスタのゲート長が決められる。
【００４８】
この２ビット情報の読み出しでは、読み出し対象の情報側のソース・ドレイン領域Ｓ／Ｄがソースとなるように、ソースとドレイン間の印加電圧が決められる。
第１の情報を読み出す際には、第１の情報に近いソース・ドレイン領域Ｓ／Ｄに０Ｖを印加し、もう片方のソース・ドレイン領域Ｓ／Ｄに１．５Ｖを印加し、ゲート電極ＧＥに、しきい値電圧を変化させずに２値情報が読み出し可能な範囲の電圧、たとえば２Ｖを印加する。メモリトランジスタは、主にソース側の蓄積電荷量に応じてしきい値電圧が変化する。したがって、ソース側端の蓄積電荷の有無、または蓄積電荷量に応じてメモリトランジスタ内を通して隣接するソース・ドレイン不純物領域Ｓ／Ｄ間に読み出し電流が流れ、ビット線対に電位変化が生じる。このビット線電位変化をセンスアンプなどで増幅することにより、第１の情報を読み出す。
第２の情報を読み出す際には、第２の情報に近い側のソース・ドレイン領域Ｓ／Ｄに０Ｖを印加し、他のソース・ドレイン領域Ｓ／Ｄに１．５Ｖを印加し、ゲート電極ＧＥに２Ｖを印加する。このバイアス条件下では、第２の情報に近い側のソース・ドレイン領域Ｓ／Ｄ側が低電界となるため、上記した第１の情報の読み出し時と同様な原理で第２の情報が読み出される。
【００４９】
消去時では、ＦＮトンネリングを用いてチャネル全面から捕獲電子を抜き取る。あるいは、捕獲電子の分布領域に近い側のソース・ドレイン領域Ｓ／Ｄにおいてバンド−バンド間トンネリングに起因して生成され捕獲電子と逆極性の電荷（ホットホール）を注入する。なお、２ビットを同時消去することが前提となるが、ＦＮトンネリングを用いてチャネル全面から捕獲電子と逆極性のホールを注入してもよい。
【００５０】
一方、１ビット記憶の場合の書き込みでは、たとえば、２つのソース・ドレイン領域Ｓ／Ｄを同電位で保持した状態で、ゲート電極ＧＥに高い正の電圧を印加する。これにより、図８に示すように、チャネル全面から電子がＦＮトンネル現象によりゲート誘電体膜ＧＤ内に注入される。
読み出しでは、上記した２ビットの読み出しと同様に読み出しが行える。この場合、２つのソース・ドレイン領域Ｓ／Ｄのどちらをソースとしてもよい。
消去は、図８に示すように、捕獲電子をチャネル全面から抜き取ることで行える。あるいは、捕獲電子と逆導電型の電荷（ホール）をチャネル全面からゲート誘電体膜ＧＤ内に注入することによっても消去できる。
【００５１】
図１，図２に示す構造のメモリセルにおいて、同じバイアス条件下で、データ書き換え特性、データ保持特性、リードディスターブ特性などの信頼性が改善された。とくに、データ書き換え特性は、１００万回を達成できた。その原因として、本実施形態に係るメモリトランジスタでは基板側の窒化膜部分で単位面積当たりのバルクトラップ数が十分低減されたため、深い界面トラップが、いままで以上に電荷蓄積に寄与し、捕獲電荷が不必要に抜けにくくなったためと考えられる。
【００５２】
また、データ保持特性等の信頼性を従来と同じとすると、二酸化珪素膜換算値でゲート誘電体膜ＧＤの膜厚を薄くでき、低電圧、高速動作が可能となった。
一方で、電荷蓄積側のエネルギー障壁を維持しながら基板側のエネルギー障壁が低減される。窒素濃度が高まるとエネルギー障壁が低下するためである。したがって、この観点においても、電荷保持特性を低下させずに電荷注入効率を高め動作速度を向上させることができ、低電圧化も可能となる。
【００５３】
第２実施形態
第２実施形態では、基板ＳＵＢ上にバッファ層を付加したメモリトランジスタ構造に関する。
図９は、第１実施形態に係る図１のゲート誘電体膜構造の最下層に、さらにバッファ層ＢＵＦを付加している。バッファ層ＢＵＦは、窒化膜ＳＩＮと基板ＳＵＢ間の応力緩和、窒化膜ＳＩＮのＣＶＤ時のインキュベーション時間低減を目的として設けた。
【００５４】
窒化珪素のＣＶＤにおけるインキュベーション時間の発生は、以下のように説明することができる。窒化珪素の成長初期過程において、まず、窒化珪素成長のための核が下地表面上に散在して出来始める。時間とともに、その核を中心に窒化珪素がアイランド状に成長する。そして、この窒化珪素の核同士がつながり下地表面が窒化珪素で覆われると、以後は、窒化珪素の膜厚が顕著に増加しはじめる。インキュベーション時間とは、この成膜開始から定常的で有効な膜成長が始まるまで潜伏期間をいい、下地の組成に依存して変化する。
【００５５】
バッファ層ＢＵＦは、このインキュベーション時間の低減という目的に適合した組成を有する。ここでは、窒化膜ＳＩＮの窒素含有率より低い含有率の膜、たとえば酸化珪素ＳｉＯＮの膜とした。他の構成、すなわち窒化膜ＳＩＮ，酸化膜ＳＩＯ，その間の構造遷移層およびゲート電極ＧＥは、第１実施形態と同じである。ただし、バッファ層が介在したことにより、窒化膜ＳＩＮを、より薄くすることが望ましい。
【００５６】
バッファ層ＢＵＦの形成では、たとえば、基板ＳＵＢを酸素雰囲気中にさらし７５０℃に加熱してドライ酸化を行う。これにより、ＳｉＯ2 膜が２ｎｍほど形成される。続いて、窒素ガスの流量比を徐々に増やしながらＳｉＯＮ膜を数ｎｍほどＣＶＤする。これにより、膜の屈折率がＳｉＯ2 の１．４５から上方ほど徐々に増え膜表面ではＳｉＯＮの屈折率、たとえば１．６に達する。この程度まで屈折率を上げると、膜中の窒素含有率が十分となり、つぎに水素フリーの窒化珪素膜ＳＩＮをＣＶＤする際に、インキュベーション時間が十分低減される。その結果、窒化珪素膜ＳＩＮの膜厚制御性が向上し、特性も安定するという利点がある。なお、バッファ層ＢＵＦ表面の屈折率は、窒素の組成比を変化させることにより、１．４５より大きく２．１より小さい範囲内で種々に設定可能である。
【００５７】
この窒化膜ＳＩＮ自体の形成方法、および、その後のプロセスは第１実施形態と共通するので、ここでの説明は省略する。
また、図２〜図４の何れの構造の素子でも、バッファ層ＢＵＦを追加適用が可能である。
【００５８】
第２実施形態では、第１実施形態と同様に、窒化膜の少なくとも最下層を水素フリーとした効果、すなわち信頼性向上，低電圧化および高速化に加え、特性のバラツキが低減され安定した記憶素子を形成することができる利点がある。
【００５９】
本発明の実施形態は、上記第１および第２実施形態に限定されず種々の変更が可能である。直接窒化による水素フリーの窒化膜ＳＩＮ（またはＳＩＮ１）上に形成する他の窒化膜（ＳＩＮ２，ＳＩＯＮ，ＴＣＳ−ＳＩＮ，ＤＣＳ−ＳＩＮ）に代えて、電荷蓄積能力を有した他の材料、たとえば酸化アルミニウムＡｌＯX，酸化タンタルＴａＯX などをからなる膜を電荷蓄積膜として用いてもよい。これらの場合、これらの膜の組成に上側ほど近く、基板側ほどシリコンに近い組成を有することを要件にバッファ層ＢＵＦの材料が選択される。
【００６０】
ＡｌＯx 膜は、たとえば、ＡｌＣｌ3 ，ＣＯ2 およびＨ2 を含む原料ガスを用いたＣＶＤ法により形成される。あるいは、アルミニウムアルコシド（Ａｌ（Ｃ2 Ｈ5 Ｏ）3 ，Ａｌ（Ｃ3 Ｈ7 Ｏ）3 ，Ａｌ（Ｃ4 Ｈ9 Ｏ）3 など）を熱分解により堆積する方法によって、ＡｌＯx 膜を形成する。
また、ＴａＯx 膜は、たとえば、ＴａＣｌ5 ，ＣＯ2 およびＨ2 を原料ガスとしたＣＶＤ法により形成される。あるいは、ＴａＣｌ2 （ＯＣ2 Ｈ5 ）2 Ｃ5 Ｈ7 Ｏ2 またはＴａ（ＯＣ2 Ｈ5 ）5 などの熱分解により堆積する方法によって、ＴａＯx 膜を形成する。
【００６１】
電荷蓄積手段として、多結晶シリコンまたは金属などからなる小粒径導電体を用いることができる。この場合、たとえば水素フリーの窒化珪素膜上に小粒径導電体を分散させて形成する。たとえば、小粒径導電体としてＳｉX Ｇｅ1-X の微結晶を形成する場合、モノシランＳｉＨ4 ，ジクロルシランＳｉＨ2 Ｃｌ2 ，トリクロルシランＳｉＨＣｌ3 ，テトラクロルシランＳｉＣｌ4 などＳｉを含むガスに、Ｇｅを添加するためにゲルマンＧｅＨ4 を加えたガスを原料ガスとして、たとえば基板温度６５０℃でＣＶＤを行う。そして、成長の初期過程に生じる無数の島状成長の途中でＣＶＤを止めると、水素フリーの窒化珪素膜上に無数のＳｉX Ｇｅ1-X の微結晶を分散して形成することができる。その後は、その小粒径導電体間を二酸化珪素などの誘電体膜で埋める。
また、多結晶珪素を堆積した、この膜をＥＢ描画などの微細加工技術を用いて微細ポリシリコンドットを形成し、これを二酸化珪素膜に埋め込んだものを、離散化された小粒径導電体を内部に含む誘電体膜として用いてもよい。
【００６２】
【発明の効果】
本発明の第１の観点に係る不揮発性半導体記憶装置によれば、同じバイアス条件下で、データ書き換え特性、データ保持特性、リードディスターブ特性などの信頼性が改善される。
また、データ保持特性等の信頼性を従来と同じとすると、二酸化珪素膜換算値でゲート誘電体膜の膜厚を薄くでき、低電圧、高速動作が可能となった。
一方で、電荷蓄積側のエネルギー障壁を維持しながら基板側のエネルギー障壁が低減される。窒素濃度が高まるとエネルギー障壁が低下するためである。したがって、この観点においても、電荷保持特性を低下させずに電荷注入効率を高め動作速度を向上させることができ、低電圧化も可能となる。
【００６３】
本発明の第２の観点に係る不揮発性半導体記憶装置によれば、バッファ層を有するため、窒化膜厚の制御性が向上し、その結果、特性がバラツキ難くなる。
【００６４】
本発明の第３，第４の観点に係る不揮発性半導体記憶装置の製造方法によれば、上記種々の利点を有した不揮発性半導体記憶装置を容易に作製できる。
【図面の簡単な説明】
【図１】第１実施形態に係るメモリトランジスタの第１の構造例を示す断面図である。
【図２】第１実施形態に係るメモリトランジスタの第２の構造例を示す断面図である。
【図３】第１実施形態に係るメモリトランジスタの第３の構造例を示す断面図である。
【図４】第１実施形態に係るメモリトランジスタの第４の構造例を示す断面図である。
【図５】第１および第２実施形態で適用可能な仮想接地ＮＯＲ型メモリセルアレイの回路図である。
【図６】第１および第２実施形態で適用可能な分離ソース線ＮＯＲ型メモリセルアレイの回路図である。
【図７】（Ａ）および（Ｂ）は、第１および第２実施形態で適用可能な２ビット／セル記憶が可能な仮想接地ＮＯＲ型メモリセルアレイにおいて、ビットごとに書き込み動作を示す断面図である。
【図８】第１および第２実施形態で適用可能な１ビット／セルの書き込みと消去の動作を示すメモリセルの断面図である。
【図９】第２実施形態に係るメモリトランジスタの構造例を示す断面図である。
【符号の説明】
ＳＵＢ…基板（半導体）、Ｓ／Ｄ…ソース・ドレイン領域、ＧＤ…ゲート誘電体膜、ＢＵＦ…バッファ層、ＳＩＮ，ＳＩＮ１…水素フリー窒化珪素膜（最下層または第１の窒化膜）、ＳＩＮ２…水素フリー窒化珪素膜（第１の窒化膜）、ＳＩＯＮ…酸化窒化珪素膜（第２の窒化膜）、ＴＣＳ−ＳＩＮ…ＴＣＳを用いて作製したＣＶＤ窒化珪素膜（第２の窒化膜）、ＧＥ…ゲート電極、ＩＳＯ…誘電体分離層、ＳＷ…サイドウォール誘電体膜、Ｍ１１等…メモリセル、ＢＬ１等…ビット線、ＳＬ１等…ソース線、ＷＬ１等…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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