(57)【特許請求の範囲】
【請求項１】
温度の上昇にともなって電圧値が減少する負の温度依存性を有する電圧を発生する電圧発生回路と、
第１のオペアンプ回路、該第１のオペアンプ回路の入力端子に接続された第１の入力容量、および該第１のオペアンプ回路の入力端子と出力端子の間に接続された第１のフィードバック容量を有する第１のスイッチトキャパシタ回路と、
第２のオペアンプ回路、該第２のオペアンプ回路の入力端子に接続された第２の入力容量、および該第２のオペアンプ回路の入力端子と出力端子の間に接続された第２のフィードバック容量を有する第２のスイッチトキャパシタ回路と、
前記第２のオペアンプ回路の出力端子を、前記第１のオペアンプ回路の入力端子に容量結合する第１の結合容量と、を備え、
前記電圧発生回路で発生し絶対温度に比例する熱電圧に、前記第１の入力容量、前記第２の入力容量、前記第１のフィードバック容量、前記第２のフィードバック容量および前記第１の結合容量の各容量値により決まる係数を乗じて、前記電圧発生回路で発生した電圧に加算することによって、基準電圧を発生することを特徴とするバンドギャップ回路。
ただし、前記係数は、下記式（１）で決まる値である。
Ｃｉｎ１／Ｃｆ１−（Ｃｃ１×Ｃｉｎ２）／（Ｃｆ１×Ｃｆ２）・・・（１）
なお、Ｃｉｎ１は前記第１の入力容量、Ｃｉｎ２は前記第２の入力容量、Ｃｆ１は前記第１のフィードバック容量、Ｃｆ２は前記第２のフィードバック容量、Ｃｃ１は前記第１の結合容量である。
【請求項２】
前記第１の結合容量の容量値は、前記第１のフィードバック容量の容量値よりも小さいことを特徴とする請求項１に記載のバンドギャップ回路。
【請求項３】
温度の上昇にともなって電圧値が減少する負の温度依存性を有する電圧を発生する電圧発生回路と、
第１のオペアンプ回路、該第１のオペアンプ回路の入力端子に接続された第１の入力容量、および該第１のオペアンプ回路の入力端子と出力端子の間に接続された第１のフィードバック容量を有する第１のスイッチトキャパシタ回路と、
第２のオペアンプ回路、該第２のオペアンプ回路の入力端子に接続された第２の入力容量、および該第２のオペアンプ回路の入力端子と出力端子の間に接続された第２のフィードバック容量を有する第２のスイッチトキャパシタ回路と、
前記第２のオペアンプ回路の出力端子を、前記第１のオペアンプ回路の入力端子に容量結合する第１の結合容量と、
第３のオペアンプ回路、該第３のオペアンプ回路の入力端子に接続された第３の入力容量、および該第３のオペアンプ回路の入力端子と出力端子の間に接続された第３のフィードバック容量を有する第３のスイッチトキャパシタ回路と、
前記第３のオペアンプ回路の出力端子を、前記第２のオペアンプ回路の入力端子に容量結合する第２の結合容量と、を備え、
前記電圧発生回路で発生し絶対温度に比例する熱電圧に、前記第１の入力容量、前記第２の入力容量、前記第３の入力容量、前記第１のフィードバック容量、前記第２のフィードバック容量、前記第３のフィードバック容量、第１の結合容量および第２の結合容量の各容量値により決まる係数を乗じて、前記電圧発生回路で発生した電圧に加算することによって、基準電圧を発生することを特徴とするバンドギャップ回路。
ただし、前記係数は、下記式（２）で決まる値である。
Ｃｉｎ１／Ｃｆ１−（Ｃｃ１×Ｃｉｎ２）／（Ｃｆ１×Ｃｆ２）＋（Ｃｃ１×Ｃｃ２×Ｃｉｎ３）／（Ｃｆ１×Ｃｆ２×Ｃｆ３）・・・（２）
なお、Ｃｉｎ１は前記第１の入力容量、Ｃｉｎ２は前記第２の入力容量、Ｃｉｎ３は前記第３の入力容量、Ｃｆ１は前記第１のフィードバック容量、Ｃｆ２は前記第２のフィードバック容量、Ｃｆ３は前記第３のフィードバック容量、Ｃｃ１は前記第１の結合容量、Ｃｃ２は前記第２の結合容量である。
【請求項４】
前記第１の結合容量の容量値は、前記第１のフィードバック容量の容量値よりも小さいことを特徴とする請求項３に記載のバンドギャップ回路。
【請求項５】
前記第２の結合容量の容量値は、前記第２のフィードバック容量の容量値よりも小さいことを特徴とする請求項３または４に記載のバンドギャップ回路。
【請求項６】
前記電圧発生回路は、ｐｎ接合の順方向電圧を発生することを特徴とする請求項１〜５のいずれか一つに記載のバンドギャップ回路。
【請求項７】
前記オペアンプ回路は、折り返しカスコード型のオペアンプ回路であることを特徴とする請求項１〜６のいずれか一つに記載のバンドギャップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチトキャパシタ型のバンドギャップ回路に関する。
【背景技術】
【０００２】
一般に、アナログ集積回路や、デジタル回路との混載が容易なＣＭＯＳアナログ集積回路において、温度や電源電圧に依存しない基準電圧を発生する基準電圧回路として、バンドギャップ回路が用いられている。バンドギャップ回路は、順バイアスされたｐｎ接合の電位を利用するが、この電位は、温度の上昇にともなって減少する負の温度依存性を有している。そこで、バンドギャップ回路では、この負の温度依存性を有する電位に、絶対温度に比例するＰＴＡＴ（Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｔｏ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）電圧と呼ばれる電圧を加算することによって、温度に依存しない基準電圧が得られる。
【０００３】
従来より各種のバンドギャップ回路が考案され、実用に供されてきたが、そのうちの一つにスイッチトキャパシタ型のバンドギャップ回路がある。このタイプのバンドギャップ回路では、熱電圧（ｋＴ／ｑ、ただし、ｑ：電子の電荷、ｋ：ボルツマン定数、Ｔ：絶対温度）をある係数倍して所望のＰＴＡＴ電圧を得るために、容量の比が利用されている。通常、集積回路中で容量の比が最も高い比精度を実現できるので、容量比を利用するスイッチトキャパシタ型のバンドギャップ回路は、熱電圧から所望のＰＴＡＴ電圧を高い精度で発生する。従って、スイッチトキャパシタ型のバンドギャップ回路によれば、最終的な基準電圧精度が高いことが期待される。
【０００４】
従来のスイッチトキャパシタ型のバンドギャップ回路として、図４に示す回路が公知である。図４に示すバンドギャップ回路では、ベース端子およびコレクタ端子を接地端子ＧＮＤに接続したｐｎｐバイポーラトランジスタＱ１のエミッタ端子がオペアンプ回路ＯＰ１の非反転入力端子（＋）に接続されている。オペアンプ回路ＯＰ１の反転入力端子（−）と接地端子ＧＮＤの間には、容量Ｃ１が接続されている。
【０００５】
オペアンプ回路ＯＰ１の出力端子と反転入力端子（−）の間には、容量Ｃ２が接続されている。この容量Ｃ２には、スイッチＳ１が並列に接続されている。ｐｎｐバイポーラトランジスタＱ１のエミッタ端子と正の電源端子Ｖｄｄの間には、電流源Ｉ１と、スイッチＳ２を介して電流源Ｉ２が接続されている（例えば、特許文献１参照。）。
【０００６】
図４に示す回路の動作を説明する。ここでの説明においては、電流源Ｉ１および電流源Ｉ２のそれぞれの電流値をＩ１およびＩ２とし、容量Ｃ１および容量Ｃ２のそれぞれの容量値をＣ１およびＣ２とし、オペアンプ回路ＯＰ１の出力基準電位をＶｏとする。また、オペアンプ回路ＯＰ１の非反転入力端子（＋）および反転入力端子（−）と、内部回路とのそれぞれの接続点をノードＮ１およびノードＮ２とする。
【０００７】
ｐｎｐバイポーラトランジスタＱ１のベース−エミッタ間電圧、すなわちｐｎ接合の順方向電圧をＶｂｅで表わすと、Ｖｂｅと絶対温度Ｔの関係は、およそ次の（１）式で表されることが知られている。ただし、シリコンのバンドギャップ電圧（約１．２Ｖ）をＶｅｇとし、Ｖｂｅの温度依存性（約２ｍＶ／℃）をａで表す。
Ｖｂｅ＝Ｖｅｇ−ａＴ  ・・・（１）
【０００８】
また、ｐｎｐバイポーラトランジスタＱ１のエミッタ電流Ｉ、すなわちダイオードの電流とＶｂｅの関係は、（２）式で表されることが知られている。ただし、ｐｎ接合面の面積に比例する定数をＩ０とする。ｑは電子の電荷であり、ｋはボルツマン定数である。
Ｉ＝Ｉ０ｅｘｐ（ｑＶｂｅ／ｋＴ）  ・・・（２）
【０００９】
図４に示すように、最初、スイッチＳ１が閉じていて、スイッチＳ２は開いているものとする。スイッチＳ１が閉じているので、ノードＮ２の電位はオペアンプ回路ＯＰ１の出力電位になる。また、スイッチＳ２が開いているので、ｐｎｐバイポーラトランジスタＱ１には、電流源Ｉ１によりＩ１の電流が流れる。このときのｐｎｐバイポーラトランジスタＱ１のベース−エミッタ間電圧をＶｂｅ１とすると、ノードＮ２の電位はＶｂｅ１となる。従って、スイッチＳ１が閉じている期間にノードＮ２に蓄えられる電荷は［Ｃ１×Ｖｂｅ１］となる。
【００１０】
次いで、スイッチＳ１が開いて、スイッチＳ２が閉じる。スイッチＳ１が開くので、ノードＮ２の電荷が保存される。また、ｐｎｐバイポーラトランジスタＱ１には、電流源Ｉ１と電流源Ｉ２の両方から［Ｉ１＋Ｉ２］の電流が流れる。そのため、ｐｎｐバイポーラトランジスタＱ１に流れる電流がＩ１から［Ｉ１＋Ｉ２］に増加するので、ノードＮ１の電位が上昇する。
【００１１】
［Ｉ１＋Ｉ２＝ｍＩ１］（ｍは係数）とし、ｍＩ１の電流が流れているときのｐｎｐバイポーラトランジスタＱ１のベース−エミッタ間電圧をＶｂｅ２とすると、Ｉ１とＶｂｅ１、およびＩ２とＶｂｅ２の関係は、前記（２）式より、次の（３）式と（４）式で表される。
Ｉ１＝Ｉ０ｅｘｐ（ｑＶｂｅ１／ｋＴ）  ・・・（３）
ｍＩ１＝Ｉ０ｅｘｐ（ｑＶｂｅ２／ｋＴ）  ・・・（４）
【００１２】
上記（３）式と（４）式の両辺それぞれを割り算すると、次の（５）式が得られる。この（５）式を、［Ｖｂｅ２−Ｖｂｅ１＝ΔＶｂｅ］として、ΔＶｂｅについて解くと、（６）式が得られる。
ｍ＝ｅｘｐ（ｑＶｂｅ２／ｋＴ−ｑＶｂｅ１／ｋＴ）  ・・・（５）
ΔＶｂｅ＝（ｋＴ／ｑ）ｌｎ（ｍ）  ・・・（６）
【００１３】
ノードＮ１の電位は、Ｖｂｅ１よりもΔＶｂｅだけ上昇してＶｂｅ２となる。従って、オペアンプ回路ＯＰ１の電圧増幅率が十分に大きければ、ノードＮ２の電位もΔＶｂｅだけ上昇してＶｂｅ２となる。このとき、ノードＮ２の電荷が保存されるように、オペアンプ回路ＯＰ１の出力電位が定まる。ノードＮ２の電位が上昇することによって、ノードＮ２の電荷が増える。その増加分Δｑ１は次の（７）式で表される。
Δｑ１＝Ｃ１ΔＶｂｅ  ・・・（７）
【００１４】
一方、オペアンプ回路ＯＰ１の出力電位が上昇することによって、ノードＮ２の電荷が減る。その減少分Δｑ２は、オペアンプ回路ＯＰ１の出力電位の上昇分をΔＶｏとすると、次の（８）式で表される。
Δｑ２＝Ｃ２（ΔＶｏ−ΔＶｂｅ）  ・・・（８）
【００１５】
（７）式の電荷の増加分Δｑ１と（８）式の電荷の減少分Δｑ２は等しいので、次の（９）式が得られる。この（９）式をΔＶｏについて解くと、（１０）式が得られる。
Ｃ１ΔＶｂｅ＝Ｃ２（ΔＶｏ−ΔＶｂｅ）  ・・・（９）
ΔＶｏ＝ΔＶｂｅ＋（Ｃ１／Ｃ２）ΔＶｂｅ  ・・・（１０）
【００１６】
従って、最終的なオペアンプ回路ＯＰ１の出力基準電位Ｖｏは次の（１１）式で表される。
Ｖｏ＝Ｖｂｅ１＋ΔＶｂｅ＋（Ｃ１／Ｃ２）ΔＶｂｅ
＝Ｖｂｅ２＋（Ｃ１／Ｃ２）ΔＶｂｅ            ・・・（１１）
【００１７】
ｐｎ接合の順方向電圧Ｖｂｅ２は、前記（１）式より明らかなように、温度の上昇にともなって減少する負の温度依存性を有する。一方、ΔＶｂｅは、前記（６）式より明らかなように、温度に比例して大きくなる。従って、［Ｃ１／Ｃ２］の値を適切に選択することによって、オペアンプ回路ＯＰ１の出力基準電位Ｖｏが温度に依存しないように設計することができる。そのときのＶｏの値は、シリコンのバンドギャップ電圧に相当し、約１．２Ｖとなる。このように、図４に示す回路によれば、回路定数を適切に選択することによって、温度に依存しない基準電圧を発生させることができる。
【００１８】
また、従来のスイッチトキャパシタ型のバンドギャップ回路として、図５に示す回路が公知である。図５に示すバンドギャップ回路では、ベース端子およびコレクタ端子を接地端子ＧＮＤに接続したｐｎｐバイポーラトランジスタＱ２のエミッタ端子がオペアンプ回路ＯＰ２の非反転入力端子（＋）に接続されている。また、ベース端子およびコレクタ端子を接地端子ＧＮＤに接続したｐｎｐバイポーラトランジスタＱ３のエミッタ端子が容量Ｃ３を介してオペアンプ回路ＯＰ２の反転入力端子（−）に接続されている。
【００１９】
オペアンプ回路ＯＰ２の非反転入力端子（＋）はスイッチＳ３に接続されている。このスイッチＳ３とオペアンプ回路ＯＰ２の反転入力端子（−）の間には、容量Ｃ４が接続されている。また、オペアンプ回路ＯＰ２の出力端子と容量Ｃ４の間には、スイッチＳ４が接続されている。さらに、オペアンプ回路ＯＰ２の出力端子と反転入力端子（−）の間には、スイッチＳ５が接続されている。ｐｎｐバイポーラトランジスタＱ２およびｐｎｐバイポーラトランジスタＱ３の各エミッタ端子と、正の電源端子Ｖｄｄの間には、スイッチＳ６を介して電流源Ｉ１が接続されているとともに、スイッチＳ７を介して電流源ｎＩ１が接続されている（例えば、非特許文献１参照。）。
【００２０】
図５に示す回路の動作を説明する。ここでの説明においては、電流源Ｉ１および電流源ｎＩ１のそれぞれの電流値をＩ１およびｎＩ１（ｎは１より大きい係数）とし、容量Ｃ３および容量Ｃ４のそれぞれの容量値をＣ３およびＣ４とし、オペアンプ回路ＯＰ２の出力基準電位をＶｏとする。また、オペアンプ回路ＯＰ２の非反転入力端子（＋）、ｐｎｐバイポーラトランジスタＱ３のエミッタ端子およびオペアンプ回路ＯＰ２の反転入力端子（−）と、内部回路とのそれぞれの接続点をノードＮ３、ノードＮ４およびノードＮ５とし、スイッチＳ３およびスイッチＳ４と容量Ｃ４との接続点をノードＮ６とする。また、ｐｎｐバイポーラトランジスタＱ２とｐｎｐバイポーラトランジスタＱ３のサイズは等しいものとする。
【００２１】
図５に示すように、最初、スイッチＳ６がｐｎｐバイポーラトランジスタＱ２側に閉じ、スイッチＳ７がｐｎｐバイポーラトランジスタＱ３側に閉じ、スイッチＳ３およびスイッチＳ５が閉じ、スイッチＳ４が開いているものとする。ｐｎｐバイポーラトランジスタＱ２には、電流源Ｉ１によりＩ１の電流が流れる。このときのｐｎｐバイポーラトランジスタＱ２のベース−エミッタ間電圧をＶｂｅ１とする。また、ｐｎｐバイポーラトランジスタＱ３には、電流源ｎＩ１によりｎＩ１の電流が流れる。このときのｐｎｐバイポーラトランジスタＱ３のベース−エミッタ間電圧をＶｂｅ２とする。
【００２２】
スイッチＳ３が閉じているので、ノードＮ６の電位は、ノードＮ３の電位と同じＶｂｅ１になる。スイッチＳ５が閉じているので、ノードＮ５の電位は、ほぼノードＮ３の電位に等しく、ほぼＶｂｅ１となる。ここで、説明を単純化するため、オペアンプ回路ＯＰ２のオフセット電圧がゼロとなる理想的な状態を考える。ノードＮ４の電位がＶｂｅ２であるので、容量Ｃ３に蓄えられる電荷は［−（Ｖｂｅ２−Ｖｂｅ１）Ｃ３］となる。また、ノードＮ５とノードＮ６の電位が等しいので、容量Ｃ４に蓄えられる電荷はゼロとなる。従って、ノードＮ５に蓄えられる電荷は［−（Ｖｂｅ２−Ｖｂｅ１）Ｃ３］となる。
【００２３】
この状態からスイッチＳ５が開くと、ノードＮ５に蓄えられた電荷が保存される。次いで、スイッチＳ３が開き、スイッチＳ６がｐｎｐバイポーラトランジスタＱ３側に閉じ、スイッチＳ７がｐｎｐバイポーラトランジスタＱ２側に閉じる。さらに、スイッチＳ４が閉じる。ｐｎｐバイポーラトランジスタＱ２には、電流源ｎＩ１によりｎＩ１の電流が流れるので、ｐｎｐバイポーラトランジスタＱ２のベース−エミッタ間電圧はＶｂｅ２となる。また、ｐｎｐバイポーラトランジスタＱ３には、電流源Ｉ１によりＩ１の電流が流れるので、ｐｎｐバイポーラトランジスタＱ３のベース−エミッタ間電圧はＶｂｅ１となる。
【００２４】
つまり、ノードＮ３の電位がＶｂｅ２となるので、オペアンプ回路ＯＰ２の電圧利得が十分に大きければ、ノードＮ５の電位もＶｂｅ２となる。このとき、ノードＮ５の電荷が保存されるように、オペアンプ回路ＯＰ２の出力電位が定まる。この出力電位をＶｏで表わし、ノードＮ５の電荷ｑＮ５をＶｏを用いて表すと、次の（１２）式となる。
ｑＮ５＝Ｃ３（Ｖｂｅ２−Ｖｂｅ１）−（Ｖｏ−Ｖｂｅ２）Ｃ４  ・・・（１２）
【００２５】
一方、上述したように、各スイッチが切り替わる前のノードＮ５の電荷が［−（Ｖｂｅ２−Ｖｂｅ１）Ｃ３］であるので、（１２）式より次の（１３）式が得られる。
−（Ｖｂｅ２−Ｖｂｅ１）Ｃ３＝Ｃ３（Ｖｂｅ２−Ｖｂｅ１）−（Ｖｏ−Ｖｂｅ２）Ｃ４  ・・・（１３）
【００２６】
（１３）式において、［Ｖｂｅ２−Ｖｂｅ１＝ΔＶｂｅ]としてＶｏについて解くと、次の（１４）式が得られる。
Ｖｏ＝Ｖｂｅ２＋ΔＶｂｅ×２Ｃ３／Ｃ４  ・・・（１４）
【００２７】
ここで、既に説明したように、ΔＶｂｅをある電流の比に依存して発生するようにすれば、ΔＶｂｅは絶対温度Ｔに比例する依存性を有する。従って、図５に示す回路によれば、図４に示す回路と同様、回路定数を適切に選択することによって、温度に依存しない基準電圧を発生させることができる。
【００２８】
その他にも、スイッチトキャパシタ型のバンドギャップ回路として、以下の回路が公知である。第１の節において接続され且つ第１および第２の電圧端子の間に直列に接続された第１の電流源と第１のダイオード要素と、第２の節において接続され、且つ前記第１および第２の電圧端子間に直列に接続された第２の電流源と第２ダイオード要素であって、前記第１および第２電流源の電流が異なる前記第２電流源と第２ダイオード要素と、第１端子が第２および第３端子に選択的に接続可能で、その前記第２および第３端子が前記第１および第２節にそれぞれ接続する第１スイッチと、第１端子が第２および第３端子に選択的に接続可能で、その前記第２および第３端子が前記第２節および前記第２電圧端子にそれぞれ接続する第２スイッチと、前記第１スイッチの前記第１端子に接続する第１端子を有する第１のキャパシタと、前記第２スイッチの前記第１端子に接続する第１端子を有する第２のキャパシタであって、前記第１および第２キャパシタの各第２端子は共に第３の節に接続するようにされた前記第２キャパシタと、第１および第２の端子を有し、その第１端子が前記第３節に接続する第３のスイッチと、入力および出力を有し、その入力が前記第３スイッチの前記第２端子に接続する増幅器と、前記増幅器の前記入力および前記出力の間に接続する第１および第２の端子を有する第４のスイッチと、前記増幅器の前記入力に接続する第１の端子と、前記増幅器の前記出力に接続する第２の端子とを有する第３のキャパシタとを有することを特徴とする（例えば、特許文献２参照。）。
【００２９】
また、バンドギャップ出力電圧を第１の出力端子より出力するバンドギャップ回路と、第１の制御クロックを受けて動作する第１のスイッチトキャパシタ回路と、前記バンドギャップ出力電圧を受け、その出力を第２の出力端子より出力するフィルタ手段とを具備し、前記バンドギャップ出力電圧を前記第１の制御クロックの周波数により制御することを特徴とする（例えば、特許文献３参照。）。
【００３０】
また、温度にほぼ無関係な基準電圧を発生する回路であって、所定のベース電圧を有するとともに異なる電流密度にバイアスされてそれぞれのエミッタ端子に第１、第２のエミッタ電圧を発生する第１、第２のバイポーラトランジスタ手段、第１、第２の重なり合わないクロック信号を交互に発生するクロック手段、前記第１のクロック信号に応答して前記ベース電圧に結合されかつ前記第２のクロック信号に応答して前記第１のエミッタ電圧に結合されて前記第１のバイポーラトランジスタ手段のＶｂｅに関連した第１の電荷を作成する第１のスイッチトキャパシタ手段、前記第１のクロック信号に応答して前記第２のエミッタ電圧に結合されかつ前記第２のクロック信号に応答して前記第１のエミッタ電圧に結合されて前記第１、第２のバイポーラトランジスタ手段のＶｂｅの差分に関連した第２の電荷を作成する第２のスイッチトキャパシタ手段、並びに、前記第１、第２のスイッチトキャパシタ手段に結合され前記第１、第２の電荷の和に比例する基準電圧を発生する増幅手段を備えている（例えば、特許文献４参照。）。
【００３１】
【特許文献１】米国特許第５５６３５０４号明細書
【特許文献２】特開平５−１８１５５６号公報
【特許文献３】特開２００１−１５４７４９号公報
【特許文献４】特表昭５８−５０００４５号公報
【非特許文献１】マイク・タトヒル（Mike Tuthill）「ア  スイッチト−カレント、スイッチト−キャパシタ  テンパラチャ  センサ  イン  ０．６−μｍ  ＣＭＯＳ（A Switched-Current,Switched-Capacitor Temperature Sensor in 0.6-μｍ CMOS）」、アイ・トリプル・イー  ジャーナル  オブ  ソリッド−ステート  サーキッツ（IEEE JOURNAL OF SOLID-STATE CIRCUITS）、（米国）、１９９８年、第３３巻、第７号、ｐ．１１１７−１１２２
【発明の開示】
【発明が解決しようとする課題】
【００３２】
上述したように、従来のスイッチトキャパシタ型のバンドギャップ回路では、熱電圧（ｋＴ／ｑ）をある係数倍するにあたって、スイッチトキャパシタ回路の容量の比、例えば前記（１１）式のＣ１／Ｃ２や前記（１４）式のＣ３／Ｃ４を利用している。一般に、集積回路において、容量の比を精度よく、かつ再現性よく設計するには、ある単位容量を複数用意し、その単位容量の数の比で容量の比を設計する。従って、容量の比、すなわち熱電圧（ｋＴ／ｑ）に乗じる係数は整数の比となる。所望の係数を整数の比で精度よく近似するためには、整数の比を細かく設定できる方がよい。そうするには、単位容量の数を多くする必要があるため、容量の占有面積が増大するという問題点がある。
【００３３】
この発明は、上述した従来技術による問題点を解消するため、容量の占有面積を増やすことなく、熱電圧（ｋＴ／ｑ）に乗じる係数をより細かく設定することができるバンドギャップ回路を提供することを目的とする。
【課題を解決するための手段】
【００３４】
上述した課題を解決し、目的を達成するため、本発明にかかるバンドギャップ回路は、電圧発生回路、第１のスイッチトキャパシタ回路、第２のスイッチトキャパシタ回路および第１の結合容量を備えている。電圧発生回路は、温度の上昇にともなって電圧値が減少する負の温度依存性を有する電圧、例えばｐｎ接合の順方向電圧を発生する。第１のスイッチトキャパシタ回路と第２のスイッチトキャパシタ回路は、それぞれ、例えば折り返しカスコード型のオペアンプ回路を備えており、そのオペアンプ回路の入力端子に入力容量が接続され、かつオペアンプ回路の入力端子と出力端子の間にフィードバック容量が接続された構成となっている。
【００３５】
第１のオペアンプ回路の入力端子には、結合容量を介して、第２のオペアンプ回路の出力端子が容量結合されている。この結合容量の容量値を、第１のスイッチトキャパシタ回路のフィードバック容量の容量値よりも小さくして、第１のスイッチトキャパシタ回路の出力に対する第２のスイッチトキャパシタ回路の出力の影響を重み付けする。
【００３６】
そして、第１のスイッチトキャパシタ回路および第２のスイッチトキャパシタ回路の各入力容量および各フィードバック容量と、結合容量の各容量値により決まる係数を熱電圧に乗じて、絶対温度に比例するＰＴＡＴ電圧を得る。このＰＴＡＴ電圧を、電圧発生回路で発生した電圧に加算することによって、温度に依存しない基準電圧を発生する。第１のスイッチトキャパシタ回路に対する第２のスイッチトキャパシタ回路の接続構成と同様の構成で、３個以上のスイッチトキャパシタ回路を接続した構成としてもよい。
【００３７】
この発明によれば、容量の占有面積を増やすことなく、熱電圧（ｋＴ／ｑ）に乗じる係数をより細かく設定することができる。接続するスイッチトキャパシタ回路の数を増やせば、熱電圧（ｋＴ／ｑ）に乗じる係数をより細かく設定することができる。従って、基準電圧を高い精度で発生させることができる。
【発明の効果】
【００３８】
本発明にかかるバンドギャップ回路によれば、容量の占有面積を増やすことなく、熱電圧（ｋＴ／ｑ）に乗じる係数をより細かく設定することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３９】
以下に添付図面を参照して、この発明にかかるバンドギャップ回路の好適な実施の形態を詳細に説明する。
【００４０】
（実施の形態１）
図１は、本発明の実施の形態１のバンドギャップ回路を示す図である。図１に示すように、バンドギャップ回路は、順バイアスされたｐｎ接合の電位を発生する電圧発生回路１と、例えば第１および第２の２つのスイッチトキャパシタ回路２，３と、第１のスイッチトキャパシタ回路２と第２のスイッチトキャパシタ回路３を容量結合する結合容量Ｃ７を備えている。
【００４１】
電圧発生回路１は、例えば３つの電流源Ｉ１，Ｉ２，Ｉ３と２つのｐｎｐバイポーラトランジスタＱ４，Ｑ５を備えている。ｐｎｐバイポーラトランジスタＱ４のベース端子およびコレクタ端子は、接地端子ＧＮＤに接続されている。ｐｎｐバイポーラトランジスタＱ４のエミッタ端子は、スイッチＳ１６を介して電流源Ｉ１に接続されているとともに、スイッチＳ１７を介して電流源Ｉ２に接続されている。
【００４２】
ｐｎｐバイポーラトランジスタＱ５のベース端子およびコレクタ端子は、接地端子ＧＮＤに接続されている。ｐｎｐバイポーラトランジスタＱ５のエミッタ端子は、電流源Ｉ３に接続されている。電流源Ｉ１，Ｉ２，Ｉ３には、正の電源端子Ｖｄｄより正の電源が供給される。
【００４３】
第１のスイッチトキャパシタ回路２は、例えばオペアンプ回路ＯＰ３と２つの容量Ｃ５，Ｃ６と３つのスイッチＳ８，Ｓ９，Ｓ１０を備えている。オペアンプ回路ＯＰ３の非反転入力端子（＋）は、ｐｎｐバイポーラトランジスタＱ５のエミッタ端子に接続されている。この接続点をノードＮ７とする。オペアンプ回路ＯＰ３の反転入力端子（−）は、入力容量Ｃ５を介してｐｎｐバイポーラトランジスタＱ４のエミッタ端子に接続されている。ｐｎｐバイポーラトランジスタＱ４のエミッタ端子と内部回路との接続点をノードＮ８とする。
【００４４】
オペアンプ回路ＯＰ３の出力端子はスイッチＳ１０に接続されている。このスイッチＳ１０とオペアンプ回路ＯＰ３の反転入力端子（−）の間には、フィードバック容量Ｃ６が接続されている。また、オペアンプ回路ＯＰ３の非反転入力端子（＋）とフィードバック容量Ｃ６の間には、スイッチＳ９が接続されている。スイッチＳ９，Ｓ１０とフィードバック容量Ｃ６との接続点をノードＮ１０とする。さらに、オペアンプ回路ＯＰ３の出力端子と反転入力端子（−）の間には、スイッチＳ８が接続されている。スイッチＳ８とオペアンプ回路ＯＰ３の反転入力端子（−）との接続点をノードＮ９とする。
【００４５】
第２のスイッチトキャパシタ回路３は、例えばオペアンプ回路ＯＰ４と２つの容量Ｃ８，Ｃ９と３つのスイッチＳ１３，Ｓ１４，Ｓ１５を備えている。第２のスイッチトキャパシタ回路３の構成は、第１のスイッチトキャパシタ回路２の構成と同じであり、上述した第１のスイッチトキャパシタ回路２の説明において、オペアンプ回路ＯＰ３、入力容量Ｃ５、フィードバック容量Ｃ６、スイッチＳ８、スイッチＳ９およびスイッチＳ１０をそれぞれオペアンプ回路ＯＰ４、入力容量Ｃ８、フィードバック容量Ｃ９、スイッチＳ１３、スイッチＳ１４およびスイッチＳ１５に読み替えたものである。また、ノードＮ９およびノードＮ１０をそれぞれノードＮ１２およびノードＮ１３に読み替えるものとする。
【００４６】
また、オペアンプ回路ＯＰ４の出力端子は、スイッチＳ１２に接続されている。このスイッチＳ１２とオペアンプ回路ＯＰ３の反転入力端子（−）の間には、結合容量Ｃ７が接続されている。この結合容量Ｃ７の容量値は、第１のスイッチトキャパシタ回路２のフィードバック容量Ｃ６の容量値よりも小さい。スイッチＳ１２と結合容量Ｃ７との接続点をノードＮ１１とする。このノードＮ１１とノードＮ７、すなわちオペアンプ回路ＯＰ３およびオペアンプ回路ＯＰ４の各非反転入力端子（＋）の間には、スイッチＳ１１が接続されている。ここで、Ｓ８〜Ｓ１７の各スイッチは、例えばＭＯＳトランジスタにより構成される。
【００４７】
図１に示す回路の動作を説明する。ここでの説明においては、電流源Ｉ１、電流源Ｉ２および電流源Ｉ３のそれぞれの電流値をＩ１、Ｉ２およびＩ３とし、入力容量Ｃ５、フィードバック容量Ｃ６、結合容量Ｃ７、入力容量Ｃ８およびフィードバック容量Ｃ９のそれぞれの容量値をＣ５、Ｃ６、Ｃ７、Ｃ８およびＣ９とし、オペアンプ回路ＯＰ３の出力基準電位をＶｏとし、オペアンプ回路ＯＰ４の出力電位をＶｏ２とする。Ｖｏ２は、Ｖｏを発生するための内部の電位である。また、説明を単純化するため、オペアンプ回路ＯＰ３とオペアンプ回路ＯＰ４のオフセット電圧をゼロとし、ｐｎｐバイポーラトランジスタＱ４とｐｎｐバイポーラトランジスタＱ５のサイズは等しいものとする。
【００４８】
図１に示すように、最初、スイッチＳ８、スイッチＳ９、スイッチＳ１１、スイッチＳ１３、スイッチＳ１４およびスイッチＳ１７が閉じており、スイッチＳ１０、スイッチＳ１２、スイッチＳ１５およびスイッチＳ１６は開いているものとする。スイッチＳ１７が閉じ、かつスイッチＳ１６が開いているので、ｐｎｐバイポーラトランジスタＱ４には、電流源Ｉ２からＩ２の電流が流れる。
【００４９】
このときのｐｎｐバイポーラトランジスタＱ４のベース−エミッタ間電圧をＶｂｅ２とすると、ノードＮ８の電位はＶｂｅ２となる。また、ｐｎｐバイポーラトランジスタＱ５には、電流源Ｉ３によりＩ３の電流が流れる。このときのｐｎｐバイポーラトランジスタＱ５のベース−エミッタ間電圧をＶｂｅ３とすると、ノードＮ７の電位はＶｂｅ３となる。
【００５０】
スイッチＳ８が閉じているので、ノードＮ９の電位は、オペアンプ回路ＯＰ３の出力電位に等しくなる。また、ノードＮ７とノードＮ９の電位がほぼ等しいので、ノードＮ９の電位はほぼＶｂｅ３となっている。スイッチＳ９が閉じているので、ノードＮ１０の電位は、ノードＮ７の電位と同じＶｂｅ３になる。さらに、スイッチＳ１１が閉じているので、ノードＮ１１の電位は、ノードＮ７の電位と同じＶｂｅ３になる。
【００５１】
スイッチＳ１３が閉じているので、ノードＮ１２の電位は、オペアンプ回路ＯＰ４の出力電位に等しくなる。また、ノードＮ７とノードＮ１２の電位がほぼ等しいので、ノードＮ１２の電位はほぼＶｂｅ３となっている。スイッチＳ１４が閉じているので、ノードＮ１３の電位は、ノードＮ７の電位と同じＶｂｅ３になる。
【００５２】
ノードＮ９とノードＮ１０の電位が等しいので、フィードバック容量Ｃ６に蓄えられる電荷はゼロとなる。また、ノードＮ８の電位がＶｂｅ２であり、ノードＮ９の電位がＶｂｅ３であるので、入力容量Ｃ５に蓄えられる電荷は［（Ｖｂｅ３−Ｖｂｅ２）Ｃ５］となる。従って、ノードＮ９に蓄えられる電荷ｑＮ９は、次の（１５）式で表される。
ｑＮ９＝（Ｖｂｅ３−Ｖｂｅ２）Ｃ５  ・・・（１５）
【００５３】
結合容量Ｃ７の両端の電位はともにＶｂｅ３であるので、結合容量Ｃ７に蓄えられる電荷はゼロとなる。また、ノードＮ１２とノードＮ１３の電位が等しいので、フィードバック容量Ｃ９に蓄えられる電荷はゼロとなる。さらに、ノードＮ８の電位がＶｂｅ２であり、ノードＮ１２の電位がＶｂｅ３であるので、入力容量Ｃ８に蓄えられる電荷は［（Ｖｂｅ３−Ｖｂｅ２）Ｃ８］となる。従って、ノードＮ１２に蓄えられる電荷ｑＮ１２は、次の（１６）式で表される。
ｑＮ１２＝（Ｖｂｅ３−Ｖｂｅ２）Ｃ８  ・・・（１６）
【００５４】
この状態からスイッチＳ８、スイッチＳ９、スイッチＳ１１、スイッチＳ１３、スイッチＳ１４およびスイッチＳ１７が開き、その後、スイッチＳ１０、スイッチＳ１２、スイッチＳ１５およびスイッチＳ１６が閉じる。スイッチＳ８とスイッチＳ１３が開くので、ノードＮ９およびノードＮ１２の電荷が保存される。また、ｐｎｐバイポーラトランジスタＱ４には、電流源Ｉ１によりＩ１の電流が流れる。このときのｐｎｐバイポーラトランジスタＱ４のベース−エミッタ間電圧をＶｂｅ１とする。
【００５５】
［Ｉ２＝ｊＩ１］（ｊは係数）とすると、ｊＩ１の電流が流れているときのｐｎｐバイポーラトランジスタＱ４のベース−エミッタ間電圧がＶｂｅ２である。従って、予め電流源Ｉ１，電流源Ｉ２をＩ１＜Ｉ２となるようにしておくことによって、ノードＮ８の電位はＶｂｅ２からＶｂｅ１となる。［ΔＶｂｅ＝Ｖｂｅ２−Ｖｂｅ１］とすると、前記（６）式は次の（１７）式となる。
ΔＶｂｅ＝（ｋＴ／ｑ）ｌｎ（ｊ）  ・・・（１７）
【００５６】
一方、ノードＮ７の電位はＶｂｅ３で変化しないので、オペアンプ回路ＯＰ３の電圧増幅率が十分に大きければ、ノードＮ９の電位もＶｂｅ３のままである。このとき、ノードＮ９の電荷が保存されるように、オペアンプ回路ＯＰ３の出力電位が定まる。同様に、オペアンプ回路ＯＰ４の電圧増幅率が十分大きければ、ノードＮ１２の電位もＶｂｅ３から変化しないので、ノードＮ１２の電荷が保存されるように、オペアンプ回路ＯＰ４の出力電位が定まる。
【００５７】
ノードＮ８の電位がΔＶｂｅだけ下がり、オペアンプ回路ＯＰ４の出力電位がＶｂｅ３から上昇してＶｏ２になったとする。このときのノードＮ１２の電荷を求め、前記（１６）式で表されるノードＮ１２の電荷ｑＮ１２が保存されるとすると、次の（１８）式が得られる。この（１８）式において、［Ｖｂｅ２−Ｖｂｅ１＝ΔＶｂｅ］としてＶｏ２について解くと、次の（１９）式が得られる。
（Ｖｂｅ３−Ｖｂｅ１）Ｃ８−（Ｖｏ２−Ｖｂｅ３）Ｃ９＝（Ｖｂｅ３−Ｖｂｅ２）Ｃ８  ・・・（１８）
Ｖｏ２＝Ｖｂｅ３＋ΔＶｂｅ×Ｃ８／Ｃ９  ・・・（１９）
【００５８】
この（１９）式より、Ｖｏ２を設計することができる。ノードＮ８の電位がΔＶｂｅだけ下がり、オペアンプ回路ＯＰ４の出力電位は、Ｖｂｅ３から（１９）式で表されるＶｏ２に上昇する。また、オペアンプ回路ＯＰ３の出力電位がＶｂｅ３から上昇してＶｏになったとする。このときのノードＮ９の電荷を求め、前記（１５）式で表されるノードＮ９の電荷ｑＮ９が保存されるとすると、次の（２０）式が得られる。この（２０）式において、前記（１９）式より［Ｖｏ２−Ｖｂｅ３＝ΔＶｂｅ×Ｃ８／Ｃ９］なので、Ｖｏについて解くと、次の（２１）式が得られる。
（Ｖｂｅ３−Ｖｂｅ１）Ｃ５−（Ｖｏ−Ｖｂｅ３）Ｃ６−（Ｖｏ２−Ｖｂｅ３）Ｃ７＝（Ｖｂｅ３−Ｖｂｅ２）Ｃ５  ・・・（２０）
Ｖｏ＝Ｖｂｅ３＋ΔＶｂｅ×Ｃ５／Ｃ６−ΔＶｂｅ×（Ｃ７Ｃ８）／（Ｃ６Ｃ９）  ・・・（２１）
【００５９】
この（２１）式より、Ｖｏを設計することができる。ｐｎ接合の順方向電圧Ｖｂｅ３は、温度の上昇にともなって減少する負の温度依存性を有する。一方、ΔＶｂｅは、前記（１７）式より明らかなように、温度に比例して大きくなる。従って、［Ｃ５／Ｃ６］および［（Ｃ７Ｃ８）／（Ｃ６Ｃ９）］の値を適切に選択することによって、オペアンプ回路ＯＰ３の出力基準電位Ｖｏが温度に依存しないように設計することができる。そのときのＶｏの値は、シリコンのバンドギャップ電圧に相当し、約１．２Ｖとなる。
【００６０】
このように、図１に示す回路によれば、回路定数を適切に選択することによって、温度に依存しない基準電圧を発生させることができる。また、各容量を構成する単位容量の総数が従来と同程度または従来よりも少なくても、ΔＶｂｅに乗じる係数（容量比）、すなわち熱電圧（ｋＴ／ｑ）に乗じる係数を従来よりも細かく設定することができる。
【００６１】
次に、実施の形態１のバンドギャップ回路（図１に示す回路）と従来のバンドギャップ回路（図５に示す回路）とで、単位容量の総数を同じにして、熱電圧（ｋＴ／ｑ）に乗じる係数の設定値の細かさについて比較する。図１に示す回路と図５に示す回路とでは、構成が異なるので、実際に必要な容量比は条件により異なるが、ここでは説明を単純化にするため、いずれの回路においても７倍程度の容量比が必要であると仮定する。なお、図１および図５には、各容量を構成する単位容量の数を、それぞれの容量の近傍に括弧書きにして示した。
【００６２】
図５に示す従来の回路において、例えば容量Ｃ３および容量Ｃ４のそれぞれの単位容量数を１４０個および２０個とすると、単位容量の総数は１６０個であり、ΔＶｂｅに乗じる容量比は［Ｃ３／Ｃ４＝１４０／２０＝７］となる。回路の測定を行った結果、この部分の容量比を変更する場合、例えば、容量Ｃ３の単位容量数を１３９個に変更することによって、容量比を［Ｃ３／Ｃ４＝１３９／２０］に変更することができる。容量Ｃ３の単位容量数が１４０個のときと１３９個のときとで容量比の差分は［１４０／２０−１３９／２０＝０．０５］となる。
【００６３】
それに対して、図１に示す回路において、入力容量Ｃ５、フィードバック容量Ｃ６、結合容量Ｃ７、入力容量Ｃ８およびフィードバック容量Ｃ９のそれぞれの単位容量数を７０個、９個、１個、７０個および１０個とすると、その総数は１６０個である。また、前記（２１）式においてΔＶｂｅに乗じる容量比は［Ｃ５／Ｃ６−（Ｃ７Ｃ８）／（Ｃ６Ｃ９）］である、従って、ΔＶｂｅに乗じる容量比は［７０／９−（１×７０）／（９×１０）＝７．７７７８−０．７７７８＝７］となる。
【００６４】
回路の測定を行った結果、この部分の容量比を変更する場合、例えば、入力容量Ｃ８の単位容量数を６９個に変更することによって、容量比を［７０／９−（１×６９）／（９×１０）＝７．７７７８−０．７６６７＝７．０１１］に変更することができる。従って、容量比の差分は［｜７−７．０１１｜＝０．０１］となる。これは、図５に示す従来の回路における容量比の差分の１／５である。つまり、実施の形態１の方が従来よりも熱電圧（ｋＴ／ｑ）に乗じる係数の設定値が細かくなる。
【００６５】
図２は、オペアンプ回路ＯＰ３およびオペアンプ回路ＯＰ４の一例を示す図である。図２に示すように、オペアンプ回路ＯＰ３およびオペアンプ回路ＯＰ４は、特に限定しないが、例えば折り返しカスコード型のオペアンプ回路である。このオペアンプ回路は、定電流源となるＰＭＯＳトランジスタＰＭ１，ＰＭ２およびＮＭＯＳトランジスタＮＭ１，ＮＭ２と、折り返しカスコード回路を構成するＰＭＯＳトランジスタＰＭ３，ＰＭ４およびＮＭＯＳトランジスタＮＭ３，ＮＭ４と、カレントミラー回路を構成するＰＭＯＳトランジスタＰＭ５，ＰＭ６，ＰＭ７，ＰＭ８を備えている。
【００６６】
図２において、Ｖｄｄ、ＧＮＤおよびＯＵＴはそれぞれ正の電源端子、接地端子および出力端子である。また、ＩＭおよびＩＰはそれぞれオペアンプ回路の反転入力端子（−）および非反転入力端子（＋）であり、ＰＢ、ＰＢＣ、ＮＢおよびＮＢＣはバイアス電位の印加端子である。また、各ＭＯＳトランジスタに併記された"×ｄ"（ｄは整数）は、それぞれのトランジスタサイズの相対値の設計例を示している。また、正の電源端子Ｖｄｄおよび接地端子ＧＮＤに併記された電流値は、電流の設計例を示している。
【００６７】
折り返しカスコード型のオペアンプ回路の構成については、公知であるので、説明を省略する。なお、オペアンプ回路ＯＰ３およびオペアンプ回路ＯＰ４は、折り返しカスコード型のオペアンプ回路に限らず、電圧増幅率が十分に大きければ、他の構成のオペアンプ回路でもよい。
【００６８】
実施の形態１によれば、バンドギャップ回路の各容量Ｃ５，Ｃ６，Ｃ７，Ｃ８，Ｃ９を構成する単位容量の総数を増やすことなく、熱電圧（ｋＴ／ｑ）に乗じる係数を従来よりも細かく調整することができるので、容量の占有面積を増やすことなく、その係数をより細かく設定することができる。従って、ＰＴＡＴ電圧を高精度で発生させることができるので、このＰＴＡＴ電圧を利用する基準電圧の精度を高めることができる。
【００６９】
（実施の形態２）
図３は、本発明の実施の形態２のバンドギャップ回路を示す図である。図３に示すように、実施の形態２は、実施の形態１のバンドギャップ回路に、第３のスイッチトキャパシタ回路４と、第２のスイッチトキャパシタ回路３に第３のスイッチトキャパシタ回路４を結合させる結合容量Ｃ１０を設けたものである。
【００７０】
第３のスイッチトキャパシタ回路４は、第１のスイッチトキャパシタ回路２の構成と同じであり、実施の形態１における第１のスイッチトキャパシタ回路２の説明において、オペアンプ回路ＯＰ３、入力容量Ｃ５、フィードバック容量Ｃ６、スイッチＳ８、スイッチＳ９およびスイッチＳ１０をそれぞれオペアンプ回路ＯＰ５、入力容量Ｃ１１、フィードバック容量Ｃ１２、スイッチＳ２０、スイッチＳ２１およびスイッチＳ２２に読み替えたものである。また、ノードＮ９およびノードＮ１０をそれぞれノードＮ１５およびノードＮ１６に読み替えるものとする。
【００７１】
オペアンプ回路ＯＰ５の出力端子は、スイッチＳ１９に接続されている。このスイッチＳ１９とオペアンプ回路ＯＰ４の反転入力端子（−）の間には、結合容量Ｃ１０が接続されている。この結合容量Ｃ１０の容量値は、第２のスイッチトキャパシタ回路３のフィードバック容量Ｃ９の容量値よりも小さい。スイッチＳ１９と結合容量Ｃ１０との接続点をノードＮ１４とする。このノードＮ１４とノードＮ７、すなわちオペアンプ回路ＯＰ３、オペアンプ回路ＯＰ４およびオペアンプ回路ＯＰ５の各非反転入力端子（＋）の間には、スイッチＳ１８が接続されている。
【００７２】
その他の構成は、実施の形態１と同じであるので、実施の形態１と同じ構成には同一の符号を付して、説明を省略する。ここで、オペアンプ回路ＯＰ５は、例えば図２に示す折り返しカスコード型のオペアンプ回路である。また、Ｓ１８〜Ｓ２２の各スイッチは、例えばＭＯＳトランジスタにより構成される。
【００７３】
図３に示す回路の動作を説明する。ここでの説明においては、実施の形態１における動作の説明に加えて、結合容量Ｃ１０、入力容量Ｃ１１およびフィードバック容量Ｃ１２のそれぞれの容量値をＣ１０、Ｃ１１およびＣ１２とし、オペアンプ回路ＯＰ５の出力電位をＶｏ３とする。Ｖｏ３は、Ｖｏ２とともに、Ｖｏを発生するための内部の電位である。また、説明を単純化するため、オペアンプ回路ＯＰ５のオフセット電圧をゼロとする。
【００７４】
図３に示すように、最初、スイッチＳ８、スイッチＳ９、スイッチＳ１１、スイッチＳ１３、スイッチＳ１４、スイッチＳ１７、スイッチＳ１８、スイッチＳ２０およびスイッチＳ２１が閉じており、スイッチＳ１０、スイッチＳ１２、スイッチＳ１５、スイッチＳ１６、スイッチＳ１９およびスイッチＳ２２は開いているものとする。この状態のときには、実施の形態１において説明した通り、ノードＮ７、ノードＮ１０、ノードＮ１１およびノードＮ１３の電位はＶｂｅ３になる。ノードＮ８の電位はＶｂｅ２となる。ノードＮ９の電位はほぼＶｂｅ３となる。ノードＮ１２の電位は、オペアンプ回路ＯＰ４の出力電位に等しくなり、ほぼＶｂｅ３となる。
【００７５】
また、スイッチＳ２０が閉じているので、ノードＮ１５の電位は、オペアンプ回路ＯＰ５の出力電位に等しくなる。また、ノードＮ７とノードＮ１５の電位がほぼ等しいので、ノードＮ１５の電位はほぼＶｂｅ３となる。スイッチＳ２１が閉じているので、ノードＮ１６の電位は、ノードＮ７の電位と同じＶｂｅ３になる。
【００７６】
この状態でノードＮ９に蓄えられる電荷ｑＮ９は、前記（１５）式で表される。また、ノードＮ１２に蓄えられる電荷ｑＮ１２は、前記（１６）式で表される。
【００７７】
結合容量Ｃ１０の両端の電位はともにＶｂｅ３であるので、結合容量Ｃ１０に蓄えられる電荷はゼロとなる。また、ノードＮ１５とノードＮ１６の電位が等しいので、フィードバック容量Ｃ１２に蓄えられる電荷はゼロとなる。さらに、ノードＮ８の電位がＶｂｅ２であり、ノードＮ１５の電位がＶｂｅ３であるので、入力容量Ｃ１１に蓄えられる電荷は［（Ｖｂｅ３−Ｖｂｅ２）Ｃ８］となる。従って、ノードＮ１５に蓄えられる電荷ｑＮ１５は、次の（２２）式で表される。
ｑＮ１５＝（Ｖｂｅ３−Ｖｂｅ２）Ｃ１１  ・・・（２２）
【００７８】
この状態からスイッチＳ８、スイッチＳ９、スイッチＳ１１、スイッチＳ１３、スイッチＳ１４、スイッチＳ１７、スイッチＳ１８、スイッチＳ２０およびスイッチＳ２１が開き、その後、スイッチＳ１０、スイッチＳ１２、スイッチＳ１５、スイッチＳ１６、スイッチＳ１９およびスイッチＳ２２が閉じる。スイッチＳ８とスイッチＳ１３とスイッチＳ２０が開くので、ノードＮ９、ノードＮ１２およびノードＮ１５の電荷が保存される。そして、ｐｎｐバイポーラトランジスタＱ４には、電流源Ｉ１によりＩ１の電流が流れ、このときのｐｎｐバイポーラトランジスタＱ４のベース−エミッタ間電圧はＶｂｅ１となる。
【００７９】
実施の形態１と同様に［Ｉ２＝ｊＩ１］（ｊは係数、Ｉ１＜Ｉ２）とし、［ΔＶｂｅ＝Ｖｂｅ２−Ｖｂｅ１］とすると、実施の形態１において説明した通り、前記（１７）式が得られる。そして、オペアンプ回路ＯＰ３の電圧増幅率が十分に大きければ、ノードＮ９の電荷が保存されるように、オペアンプ回路ＯＰ３の出力電位が定まる。また、オペアンプ回路ＯＰ４の電圧増幅率が十分大きければ、ノードＮ１２の電荷が保存されるように、オペアンプ回路ＯＰ４の出力電位が定まる。さらに、ノードＮ７の電位はＶｂｅ３で変化しないので、オペアンプ回路ＯＰ５の電圧増幅率が十分に大きければ、ノードＮ１５の電位もＶｂｅ３のままである。このとき、ノードＮ１５の電荷が保存されるように、オペアンプ回路ＯＰ５の出力電位が定まる。
【００８０】
ノードＮ８の電位がΔＶｂｅだけ下がり、オペアンプ回路ＯＰ５の出力電位がＶｂｅ３から上昇してＶｏ３になったとする。このときのノードＮ１５の電荷を求め、前記（２２）式で表されるノードＮ１５の電荷ｑＮ１５が保存されるとすると、次の（２３）式が得られる。この（２３）式において、［Ｖｂｅ２−Ｖｂｅ１＝ΔＶｂｅ]としてＶｏ３について解くと、次の（２４）式が得られる。
（Ｖｂｅ３−Ｖｂｅ１）Ｃ１１−（Ｖｏ３−Ｖｂｅ３）Ｃ１２＝（Ｖｂｅ３−Ｖｂｅ２）Ｃ１１  ・・・（２３）
Ｖｏ３＝Ｖｂｅ３＋ΔＶｂｅ×Ｃ１１／Ｃ１２  ・・・（２４）
【００８１】
この（２４）式より、Ｖｏ３を設計することができる。ノードＮ８の電位がΔＶｂｅだけ下がり、オペアンプ回路ＯＰ５の出力電位は、Ｖｂｅ３から（２４）式で表されるＶｏ３に上昇する。また、オペアンプ回路ＯＰ４の出力電位がＶｂｅ３から上昇してＶｏ２になったとする。このときのノードＮ１２の電荷を求め、前記（１６）式で表されるノードＮ１２の電荷ｑＮ１２が保存されるとすると、次の（２５）式が得られる。この（２５）式において、前記（２４）式より［Ｖｏ３−Ｖｂｅ３＝ΔＶｂｅ×Ｃ１１／Ｃ１２］なので、Ｖｏ２について解くと、次の（２６）式が得られる。
（Ｖｂｅ３−Ｖｂｅ１）Ｃ８−（Ｖｏ２−Ｖｂｅ３）Ｃ９−（Ｖｏ３−Ｖｂｅ３）Ｃ１０＝（Ｖｂｅ３−Ｖｂｅ２）Ｃ８  ・・・（２５）
Ｖｏ２＝Ｖｂｅ３＋ΔＶｂｅ×Ｃ８／Ｃ９−ΔＶｂｅ×（Ｃ１０Ｃ１１）／（Ｃ９Ｃ１２）  ・・・（２６）
【００８２】
この（２６）式より、Ｖｏ２を設計することができる。ノードＮ８の電位がΔＶｂｅだけ下がり、オペアンプ回路ＯＰ４の出力電位は、Ｖｂｅ３から（２６）式で表されるＶｏ２に上昇する。また、オペアンプ回路ＯＰ３の出力電位がＶｂｅ３から上昇してＶｏになったとする。このときのノードＮ９の電荷を求め、前記（１５）式で表されるノードＮ９の電荷ｑＮ９が保存されるとすると、前記（２０）式が得られる。
【００８３】
この（２０）式において、前記（２６）式より［Ｖｏ２−Ｖｂｅ３＝ΔＶｂｅ×Ｃ８／Ｃ９−ΔＶｂｅ×（Ｃ１０Ｃ１１）／（Ｃ９Ｃ１２）］なので、Ｖｏについて解くと、次の（２７）式が得られる。
Ｖｏ＝Ｖｂｅ３＋ΔＶｂｅ×Ｃ５／Ｃ６−ΔＶｂｅ×（Ｃ７Ｃ８）／（Ｃ６Ｃ９）＋ΔＶｂｅ×（Ｃ７Ｃ１０Ｃ１１）／（Ｃ６Ｃ９Ｃ１２）  ・・・（２７）
【００８４】
この（２７）式より、Ｖｏを設計することができる。［Ｃ５／Ｃ６］、［（Ｃ７Ｃ８）／（Ｃ６Ｃ９）］および［（Ｃ７Ｃ１０Ｃ１１）／（Ｃ６Ｃ９Ｃ１２）］の値を適切に選択することによって、オペアンプ回路ＯＰ３の出力基準電位Ｖｏが温度に依存しないように設計することができる。そのときのＶｏの値は、シリコンのバンドギャップ電圧に相当し、約１．２Ｖとなる。このように、図３に示す回路によれば、回路定数を適切に選択することによって、温度に依存しない基準電圧を発生させることができる。また、各容量を構成する単位容量の総数が従来と同程度または従来よりも少なくても、ΔＶｂｅに乗じる係数（容量比）、すなわち熱電圧（ｋＴ／ｑ）に乗じる係数を従来よりも細かく設定することができる。
【００８５】
次に、熱電圧（ｋＴ／ｑ）に乗じる係数を細かく設定できることについて具体例を挙げて説明する。実際に必要な容量比は条件により異なるが、ここでは説明を単純化にするため、７倍程度の容量比が必要であると仮定する。各容量を構成する単位容量の数を、図３のそれぞれの容量の近傍に括弧書きにして示した。
【００８６】
入力容量Ｃ５、フィードバック容量Ｃ６、結合容量Ｃ７、入力容量Ｃ８、フィードバック容量Ｃ９、結合容量Ｃ１０、入力容量Ｃ１１およびフィードバック容量Ｃ１２のそれぞれの単位容量数を４２個、５個、１個、４２個、５個、１個、４２個、６個とすると、その総数は１４４個である。また、前記（２７）式においてΔＶｂｅに乗じる容量比は［Ｃ５／Ｃ６−（Ｃ７Ｃ８）／（Ｃ６Ｃ９）＋（Ｃ７Ｃ１０Ｃ１１）／（Ｃ６Ｃ９Ｃ１２）］である、従って、ΔＶｂｅに乗じる容量比は［４２／５−（１×４２）／（５×５）＋（１×１×４２）／（５×５×６）＝８．４−４．６８＋０．２８＝７］となる。
【００８７】
回路の測定を行った結果、この部分の容量比を変更する場合、例えば、入力容量Ｃ１１の単位容量数を４１個に変更することによって、容量比を［４２／５−（１×４２）／（５×５）＋（１×１×４１）／（５×５×６）＝８．４−４．６８＋０．２７３３＝６．９９３３］に変更することができる。従って、容量比の差分は［｜７−６．９９３３｜＝０．００６７］となる。これは、実施の形態１において説明した通り、図５に示す従来の回路における容量比の差分が０．０５であるので、この従来回路の容量比の差分の約１／７である。つまり、実施の形態２の方が従来よりも熱電圧（ｋＴ／ｑ）に乗じる係数の設定値が細かくなる。
【００８８】
実施の形態２によれば、バンドギャップ回路の各容量Ｃ５，Ｃ６，Ｃ７，Ｃ８，Ｃ９，Ｃ１０，Ｃ１１，Ｃ１２を構成する単位容量の総数を増やすことなく、熱電圧（ｋＴ／ｑ）に乗じる係数を従来よりも細かく調整することができるので、容量の占有面積を増やすことなく、その係数をより細かく設定することができる。また、熱電圧（ｋＴ／ｑ）に乗じる係数を実施の形態１よりも細かく設定することができる。従って、ＰＴＡＴ電圧を高精度で発生させることができるので、このＰＴＡＴ電圧を利用する基準電圧の精度を高めることができる。
【００８９】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、電圧発生回路１、第１のスイッチトキャパシタ回路２、第２のスイッチトキャパシタ回路３および第３のスイッチトキャパシタ回路４は、上述した構成に限らない。また、上述した第２のスイッチトキャパシタ回路３に対する第３のスイッチトキャパシタ回路４の接続構成と同様の構成で、４個以上のスイッチトキャパシタ回路を接続した構成としてもよい。接続するスイッチトキャパシタ回路の数が増えるほど、熱電圧（ｋＴ／ｑ）に乗じる係数をより細かく設定することができるので、基準電圧の精度を高めることができる。
【産業上の利用可能性】
【００９０】
以上のように、本発明にかかるバンドギャップ回路は、集積回路に内蔵されて、集積回路において用いられる基準電圧を発生する回路に有用であり、特に、マイクロコンピュータに混載される温度センサに基準電圧を供給する回路に適している。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施の形態１のバンドギャップ回路を示す図である。
【図２】オペアンプ回路の一例を示す図である。
【図３】本発明の実施の形態２のバンドギャップ回路を示す図である。
【図４】従来のバンドギャップ回路を示す図である。
【図５】従来のバンドギャップ回路を示す図である。
【符号の説明】
【００９２】
１  電圧発生回路
２，３，４  スイッチトキャパシタ回路
ＯＰ３，ＯＰ４，ＯＰ５  オペアンプ回路
Ｃ５，Ｃ８，Ｃ１１  入力容量
Ｃ６，Ｃ９，Ｃ１２  フィードバック容量
Ｃ７，Ｃ１０  結合容量
【図１】
0004681983.tif 000002
【図２】
0004681983.tif 000003
【図３】
0004681983.tif 000004
【図４】
0004681983.tif 000005
【図５】
0004681983.tif 000006