(57)【特許請求の範囲】
【請求項１】
データ信号を送信する相互接続回路において、
前記データ信号を送信するデータ回線と、
輻輳信号を送信する輻輳回線とを備え、
前記データ信号の送信の方向と、前記輻輳信号の送信の方向とがそれぞれ逆の方向である相互接続回路であって、
前記データ回線が、
前記データ回線の選択された部分における前記データ信号の伝送の、中断処理と再確立処理のいずれか一方を、前記輻輳信号に応じて選択し実行し、前記データ信号の前記伝送が選択的に中断されている間に、前記データ信号を一時的に記憶する
ことを特徴とする相互接続回路。
【請求項２】
前記データ信号を前記データ回線に入力する第１端子と、
前記データ回線から前記データ信号を受信する第２端子を備え、
前記輻輳信号は、
前記第２端子の状況を示すことを特徴とする請求項１に記載の相互接続回路。
【請求項３】
前記輻輳回線は、
前記第２端子がデータを受信できないことを示す輻輳信号を、前記第２端子がデータを受信できることを示す輻輳信号よりも遅い速度で送信することを特徴とする請求項２に記載の相互接続回路。
【請求項４】
追加のデータ信号を送信する１本又は複数本の追加のデータ回線を備え、
前記追加のデータ回線は、
当該追加のデータ回線の選択された部分における前記追加のデータ信号の伝送の、中断処理と再確立処理のいずれか一方を、前記輻輳信号に応じて選択し実行することを特徴とする請求項１に記載の相互接続回路。
【請求項５】
前記データ回線及び前記１本又は複数本の追加のデータ回線を、並列に配置することを特徴とする請求項４に記載の相互接続回路。
【請求項６】
前記データ回線は、
前記データ信号の伝送の中断処理と再確立処理のいずれか一方を、前記輻輳信号に応じて選択して実行し、
前記データ信号の前記伝送が中断された時に前記データ信号を一時的に記憶する、複数個のデータ駆動回路を備えることを特徴とする請求項１に記載の相互接続回路。
【請求項７】
前記複数個のデータ駆動回路は、
算術演算の機能又は論理演算の機能の少なくとも一方を備えることを特徴とする請求項６に記載の相互接続回路。
【請求項８】
前記データ回線は、
第１輻輳信号に応じて前記データ信号の伝送を中断し、第２輻輳信号に応じて前記データ信号の伝送を再確立する第１データ駆動回路と、
第３輻輳信号に応じて前記データ信号の伝送を中断し、第４輻輳信号に応じて前記データ信号の伝送を再確立する第２データ駆動回路を備えることを特徴とする請求項６に記載の相互接続回路。
【請求項９】
前記データ回線は、
第１輻輳信号に応じて前記データ信号の伝送を中断し、第２輻輳信号に応じて前記データ信号の伝送を再確立する複数個の第１データ駆動回路と、
第３輻輳信号に応じて前記データ信号の伝送を中断し、第４輻輳信号に応じて前記データ信号の伝送を再確立する複数個の第２データ駆動回路を備え、
前記複数個の第１データ駆動回路の各々と前記複数個の第２データ駆動回路の各々とを、交互に整列して配置することを特徴とする請求項８に記載の相互接続回路。
【請求項１０】
前記輻輳回線は、
前記第１輻輳信号を前記第１データ駆動回路に供給し、
前記第３輻輳信号を前記第２データ駆動回路に供給することを特徴とする請求項８に記載の相互接続回路。
【請求項１１】
前記輻輳回線は、
前記第２輻輳信号を前記第１データ駆動回路に供給し、
前記第４輻輳信号を前記第２データ駆動回路に供給することを特徴とする請求項８に記載の相互接続回路。
【請求項１２】
前記第１輻輳信号は前記第４輻輳信号に等しく、前記第２輻輳信号は前記第３輻輳信号に等しいことを特徴とする請求項８に記載の相互接続回路。
【請求項１３】
データ信号を送信する相互接続回路であって、
第１端子から第２端子にデータ信号を送信するデータ回線と、
前記複数個のデータ駆動回路の各々に前記輻輳信号を供給する輻輳回線を備え、
前記輻輳回線は、
前記輻輳回線内の前記輻輳信号を、前記データ信号の前記伝送の方向とは逆の方向に送信する複数個の２次駆動回路を備え、
前記データ回線は、
前記データ信号の伝送の中断処理と再確立処理のいずれか一方を、前記輻輳信号に応じて選択し実行する複数個のデータ駆動回路を備え、
前記データ駆動回路は、
前記データ信号の前記伝送を中断している間に、前記データ信号を一時的に記憶する
ことを特徴とする相互接続回路。
【請求項１４】
前記輻輳回線は、
前記輻輳信号を、前記第２端子から前記第１端子までの前記複数個のデータ駆動回路の各々に順次供給することを特徴とする請求項１３に記載の相互接続回路。
【請求項１５】
前記輻輳信号は前記第２端子の状況を示し、
前記複数個のデータ駆動回路は、
前記第２端子がデータを受信していないことを示す第１輻輳信号に応じて前記データ信号の伝送を中断し、
前記第２端子がデータを受信していることを示す第２輻輳信号に応じて前記データ信号の伝送を再確立することを特徴とする請求項１３に記載の相互接続回路。
【請求項１６】
前記第１輻輳信号は、
前記輻輳回線上を前記第２輻輳信号より遅い速度で送信されることを特徴とする請求項１５に記載の相互接続回路。
【請求項１７】
前記２次駆動回路の数は、
前記データ駆動回路の数とは異なることを特徴とする請求項１３に記載の相互接続回路。
【請求項１８】
前記第１端子から前記第２端子まで追加のデータ信号を送信し、前記追加のデータ信号の伝送の中断処理と再確立処理とのいずれか一方を、前記輻輳信号に応じて選択し実行する複数本の追加のデータ回線を備えることを特徴とする請求項１３に記載の相互接続回路。
【請求項１９】
前記データ回線及び前記複数本の追加のデータ回線を、並列に配置することを特徴とする請求項１８に記載の相互接続回路。
【請求項２０】
前記データ駆動回路は、
算術演算の機能又は論理演算の機能の少なくとも一方を備えることを特徴とする請求項１３に記載の相互接続回路。
【請求項２１】
前記輻輳回線は、
前記第１輻輳信号と前記第２輻輳信号とを供給し、
前記データ回線は、
前記第１輻輳信号に応じて前記データ信号の伝送を中断し、前記第２輻輳信号に応じて前記データ信号の伝送を再確立することを特徴とする請求項１３に記載の相互接続回路。
【請求項２２】
相互接続によりデータ信号を送信する相互接続回路のデータ送信方法であって、
前記相互接続回路は、前記データ信号を複数個のデータ駆動回路を介して第１端子から第２端子に送信するためのデータ回線と、前記複数個のデータ駆動回路の各々に輻輳信号を送信するための輻輳回線を備え、
前記輻輳回線は、
前記輻輳信号を前記データ信号の前記伝送の方向とは逆の方向に送信する複数個の２次駆動回路を備え、
前記データ回線は、
前記複数個のデータ駆動回路における前記データ信号の伝送の中断処理と再確立処理のいずれか一方を、前記輻輳信号に応じて選択し実行し、前記複数個の２次駆動回路が前記データ信号の前記伝送が中断されている間に前記データ信号を一時的に記憶する
ことを特徴とするデータ送信方法。
【請求項２３】
前記第２端子がデータを受信していないことを示す第１輻輳信号を送信するステップと、
第１輻輳信号と交互に、前記第２端子がデータを受信していることを示す第２輻輳信号を送信し、かつ前記第１輻輳信号を前記第２輻輳信号よりも遅い速度で送信するステップを備えることを特徴とする請求項２２に記載のデータ送信方法。
【請求項２４】
前記相互接続回路は、追加のデータ信号を前記第１端子から前記第２端子まで送信するための複数本の追加データ回線を備え、
前記データ回線が、前記追加のデータ信号の伝送の中断処理と再確立処理のいずれか一方を、前記輻輳信号に応じて選択し実行するステップを備えることを特徴とする請求項２２に記載のデータ送信方法。
【請求項２５】
前記データ回線及び前記複数本の追加データ回線を並列に配置することを特徴とする請求項２４に記載のデータ送信方法。
【請求項２６】
前記複数個のデータ駆動回路は、算術演算の機能又は論理演算の機能の少なくとも一方を備えることを特徴とする請求項２２に記載のデータ送信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概して集積回路の構成要素間の長相互接続（long interconnect）に関し、特に輻輳状態に応じて長相互接続によるデータ伝送を中断する機能を有する相互接続回路(interconnect circuit：インターコネクト回路)に関する。
【０００２】
【従来の技術】
大規模集積（ＬＳＩ）回路の設計と製造技術における近年の進展はめざましく、ＬＳＩ回路の各要素の接続に通常使用される相互接続用ワイヤは小型化の一途をたどっている。現在の相互接続用ワイヤは、約０．２ミクロン（μｍ）という細さである。こうしたミクロ・レベルのワイヤでは配線抵抗が３００オーム／ｍｍに達することもあり、データ信号を高速伝送する際に支障をきたす原因となる。
【０００３】
配線抵抗が大きいことは、特に近年生産されている大規模ＬＳＩで問題となる。これは、大規模ＬＳＩはチップ面積が広く、その分、チップ上の接続部のうち長相互接続用ワイヤを要する部分の比率が高くなったためである。必要な相互接続用ワイヤの長さは、１０ｍｍを超えることもある。
【０００４】
例えば、配線抵抗、配線容量、ワイヤを活動化するための駆動回路の出力抵抗、相互接続の出力端（すなわち、「下流」端）に配置される回路の入力容量にそれぞれ記号Ｒ１、Ｃ１、Ｒｓ、及びＣを割り当てた場合、この相互接続用ワイヤの入力／出力遅延時間（すなわち、レイテンシ：latency）は以下の式で表される。
Ｒｓ＊（Ｃ１＋Ｃ）＋Ｒ１＊（Ｃ１／２＋Ｃ）
【０００５】
次世代ＬＳＩ（例えば、０．ｌμｍ世代ＣＭＯＳデバイス）で使用される長さ１０ｍｍの長相互接続用ワイヤで、典型的な性能（例えば、Ｒ１＝３，０００オーム、Ｃ１＝２，０００ｆＦ、Ｒｓ＝３７０オーム、及びＣ＝２８ｆＦ）を有する製品の場合、この１０ｍｍのワイヤのレイテンシは約３．８ｎｓである。
【０００６】
この０．１μｍ世代ＣＭＯＳ構成を有するＬＳＩの運用周波数は、通常１ＧＨｚを超える。従って、この３．８ｎｓのレイテンシは運用周波数に対して非常に大きな値ということができる。
【０００７】
配線抵抗によってチップ上に生じる相互接続レイテンシを低減する方法としては、相互接続用ワイヤ上に間隔を置いて中継器（インバーター又は緩衝増幅器の形式）を挿入するのが最も一般的である。しかし中継器を挿入した場合も、相互接続レイテンシはＬＳＩプロセスのスケーリングにともなって増大し、このレイテンシは常に高度ＬＳＩのパフォーマンス低下を引き起こす。
【０００８】
相互接続レイテンシに起因する問題は、長相互接続の下流側終端が、相互接続の入力側終端（すなわち、「上流側終端」）がデータを送信する速度と同じ速度でデータを受信できない場合に大幅に悪化する。現在広く普及しているシステムでは、例えば輻輳のために長相互接続の下流側終端が相互接続用ワイヤ上に送出されたデータ信号の受信を拒否する場合、拒否の通知が長相互接続の上流側終端に送信される。この時点で相互接続の上流側終端におけるデータ入力は一時的に中断されるが、相互接続の線上を通過中のデータは失われることがある。下流側終端で受信不能な場合、相互接続内のデータを破棄するか、下流側終端がデータ受信を再開できるまでそのデータを一時的に記憶することが必要になる。このデータ記憶機能は、典型的には、長相互接続の下流側終端かその付近に用意された１つかそれ以上の大容量データ・バッファによって実行される。
【０００９】
また、データ受信を拒否する信号が（例えば、相互接続にともなうレイテンシにより）長相互接続の上流側終端に到達するのが遅れた場合、レイテンシ期間中に上流側終端から長相互接続に送出された一部のデータ信号は無駄になる。すなわち、これらのデータ信号は、上流側終端から送出されたにもかかわらず下流側終端で受信されないのである。この状況で発生するこうしたデータ信号の損失を防止するためには、長相互接続の下流側終端に用意されたデータ・バッファの容量を増大する必要がある。長相互接続に大容量データ・バッファを備えることは、多額の資金を要するだけでなく、非効率的でもある。
【００１０】
更に、従来の適用方法では、下流側終端がデータ受信を再開したときに長相互接続上に有効なデータ信号が存在しないため、データ受信の再開後に最初のデータ信号が下流側終端に到達するまでにかなりの遅延が生じることがある（この遅延は最大で、長相互接続の全長分のレイテンシに等しい）。こうした遅延は、データ伝送速度と相互接続全体のスループットを大幅に低下させる可能性がある。
【００１１】
【発明が解決しようとする課題】
上述したように従来の、相互接続上に間隔を置いてインバーターや緩衝増幅器を増設するという単純な方法では、送信されたデータ信号が下流側終端で実際に受信されるまでの期間中にレイテンシが減少し、データのスループットが増大するという効果はあるが、相互接続におけるデータ輻輳に起因する問題に対処するには不十分である。
【００１２】
本発明の目的は、上記従来技術の欠点を解決し、次世代ハイパフォーマンス大規模ＬＳＩの作成のために、長相互接続のレイテンシを減少すると同時に輻輳中のデータ損失を減少させる、相互接続回路とそのデータ送信方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の第１の相互接続回路は、データ信号を送信する相互接続回路において、データ信号を送信するデータ回線と、輻輳信号を送信する輻輳回線とを備え、データ信号の送信の方向と、輻輳信号の送信の方向とがそれぞれ逆の方向である相互接続回路であって、データ回線が、データ回線の選択された部分におけるデータ信号の伝送の、中断処理と再確立処理のいずれか一方を、輻輳信号に応じて選択し実行し、データ信号の伝送が選択的に中断されている間に、データ信号を一時的に記憶する。
【００１４】
本発明の第２の相互接続回路は、データ信号を送信する相互接続回路であって、第１端子から第２端子にデータ信号を送信するデータ回線と、複数個のデータ駆動回路の各々に輻輳信号を供給する輻輳回線を備え、輻輳回線は、輻輳回線内の輻輳信号を、データ信号の伝送の方向とは逆の方向に送信する複数個の２次駆動回路を備え、データ回線は、データ信号の伝送の中断処理と再確立処理のいずれか一方を、輻輳信号に応じて選択し実行する複数個のデータ駆動回路を備え、データ駆動回路は、データ信号の伝送を中断している間に、データ信号を一時的に記憶する。
【００１５】
本発明の第１のデータ送信方法は、相互接続によりデータ信号を送信する相互接続回路のデータ送信方法であって、相互接続回路は、データ信号を複数個のデータ駆動回路を介して第１端子から第２端子に送信するためのデータ回線と、複数個のデータ駆動回路の各々に輻輳信号を送信するための輻輳回線を備え、輻輳回線は、輻輳信号をデータ信号の伝送の方向とは逆の方向に送信する複数個の２次駆動回路を備え、データ回線は、複数個のデータ駆動回路におけるデータ信号の伝送の中断処理と再確立処理のいずれか一方を、輻輳信号に応じて選択し実行し、複数個の２次駆動回路がデータ信号の伝送が中断されている間にデータ信号を一時的に記憶する。
【００４５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００４６】
まず、本発明の原理を詳細に説明する。
【００４７】
本発明は、データ回路及び輻輳回路を有する長相互接続を提供することにより、従来手法の上記及びその他の短所に対処する。データ回路では、短いデータ・ワイヤの各々につき、関連のデータ駆動回路を備えることができる。また、輻輳回路をデータ回路にカスケード接続して、相互接続の下流側終端の状況を示す輻輳信号を各データ駆動回路に送信することもできる。本発明によると、配線抵抗により引き起こされる長相互接続のレイテンシに対する影響が大幅に低減され、その結果、データ伝送におけるデータのスループットが高まる。更に、相互接続の下流側終端の状況をデータ駆動回路に伝えることで、各データ駆動回路はデータ信号を一時的に記憶するバッファとして機能し、データ伝送の一時的な停止による不必要なデータ損失を防止することができる。
【００４８】
前述のように、配線抵抗が長相互接続全体のレイテンシに与える影響を低減するために、長相互接続用ワイヤを複数の短いワイヤに分割し、駆動回路（中継器又は緩衝増幅器を含む）をワイヤの短い線上に挿入することができる。換言すれば、長相互接続用ワイヤを所定数ｎの短いデータ・ワイヤに分割するとともに、各データ・ワイヤを活動化する手段として別個のデータ駆動回路を採用することができる。この構成を利用する本発明の一実施の形態によれば、これらの単位（１単位は、データ・ワイヤと、それを活動化するための関連のデータ駆動回路で構成される）ｎ個は互いに結合して、相互接続の全長にわたるデータ回路（すなわち、データ回線）を形成する。データ回線は、この全体構成における関連の輻輳回路（すなわち、輻輳回線）にカスケード接続できる。データ信号は、輻輳回線から受信した信号に応じて、データ回線を構成するデータ・ワイヤ上に順次送出することができる。
【００４９】
この相互接続回路構成により、長相互接続におけるデータ伝送は高速なだけでなく、信頼性も非常に高い。例えば、上記の例で使用した１０ｍｍワイヤの場合、これを短いデータ・ワイヤ２０本に分割し、２０個のデータ駆動回路をデータ・ワイヤの間に挿入すると、その結果得られるデータ回線のレイテンシは以下の式で表すことができる。
２０＊[Ｒｓ＊(Ｃ１／２０＋Ｃ)＋Ｒ１／２０＊(Ｃ１／２／２０＋Ｃ)]
【００５０】
すべての変数に上記と同じ値を使用する場合、同じ１０ｍｍの相互接続のレイテンシの値は、約１．２ｎｓに減少される。
【００５１】
更に、上記のように複数個のデータ駆動回路を使用することは、長相互接続内に複数のデータ信号が同時に存在することを意味する。データが長相互接続の上流側終端に１００ＰＳのサイクルで入力されるものとし、長相互接続のレイテンシが上記と同じ約１．２ｎｓとすると、理論的には、相互接続の全長には１２個のデータ信号が常時存在することになる。ただしこれには、データ・ワイヤに入力されるデータのサイクルがデータ駆動回路の遅延時間よりも長いことが条件となる。上記の例におけるデータ駆動回路２０個を相互接続の全長上に挿入したとすると、各データ駆動回路間の遅延時間は以下の式で表すことができる。
Ｒｓ＊（Ｃ１／２０＋Ｃ）＋Ｒ１／２０＊（Ｃ１／２／２０＋Ｃ）
上述の例の場合においては、この式により算出される値は約５９ｐｓである。
【００５２】
相互接続の全長上には複数のデータ信号が存在できるため、データ回線上で送信されたデータのスループットは向上する。スループット値はデータ駆動回路間の遅延時間の逆数に比例するので、上記の例では、スループット値は理論最大値である１６Ｇｂｐｓに達する。この値は、分割されない長相互接続の例とは対照的である。分割されない長相互接続で達成されるスループット値は、０．２６Ｇｂｐｓにすぎない。
【００５３】
各データ回線に関連して輻輳回線を採用する本発明の相互接続回路によれば、下流側終端がデータ受信を拒否した時点に相互接続の全長に存在するデータ信号を保存することが可能である。従って、本発明の相互接続回路では、これらのデータ信号を一時的に記憶するために相互接続の下流側終端かその付近に大容量データ・バッファを用意することが実質的に不要になる。データ・バッファの使用が望ましい場合でも、本発明では容量がごく小さいデータ・バッファで十分である。
【００５４】
また、本発明の相互接続回路では、下流側終端がデータ受信拒否信号を送信した後のレイテンシ期間中に上流側終端から長相互接続に送出されるデータ信号の不必要な損失が防止される。換言すれば、データ受信を拒否する信号が上流側終端に到達するまでに発生する遅延時間が長くなるようなケースでも、本発明では、下流側終端が拒否信号を送出してからその信号が上流側終端によって受信されるまでの間に送出されたデータ信号を一時的に記憶するための大容量バッファを、長相互接続の下流側終端に用意する必要はない。
【００５５】
本発明の相互接続回路の特徴は、概して以下のようにまとめられる。
【００５６】
本発明の一実施の形態では、相互接続回路は、複数の短いデータ・ワイヤで構成されるデータ回線を使用して下流の第１端子から第２端子にデータ信号を送信し、当該短いデータ・ワイヤの各々は関連のデータ駆動回路を有し、当該データ駆動回路は関連のデータ・ワイヤにおけるデータ伝送を一時的に中断した後再確立する機能を有する。データ駆動回路は、第１タイプの駆動回路（第１データ駆動回路）と第２タイプの駆動回路（第２データ駆動回路）の間で順次交替でき、輻輳回線からの信号に応じて動作できる。複数の短い輻輳ワイヤから成る輻輳回線は、第３端子から第４端子に向かってデータ信号送信とは逆の方向（すなわち、上流方向）に輻輳信号を送信し、短い輻輳ワイヤの各々は関連の２次駆動回路を有する。輻輳信号は、これらの第２端子の状況を示すことができる。
【００５７】
本実施の形態によれば、相互接続回路はデータ駆動回路の出力端子を選択的に活動化及び非活動化させることにより、各データ駆動回路におけるデータ伝送を相互接続の下流側終端から上流側終端に向かって順に中断及び再確立する。データ伝送を中断する輻輳信号とデータ伝送を再確立する輻輳信号はいずれも、輻輳回線上を上流方向にすべての２次駆動回路に順次到達するまで、同じ速度で伝播することができる。
【００５８】
上記と同様の全体構成を有する本発明の他の実施の形態によれば、ここでも相互接続回路は第２端子の状況に応じて、下流の第１端子から第２端子にデータ信号を送信する。ただし本実施の形態では、データ伝送の中断を行う輻輳信号は、輻輳回線上を、下流側終端に最も近い２次駆動回路から他のすべての２次駆動回路に向かって順に比較的低速で伝播することができる。このデータ伝送を中断する輻輳信号が輻輳回線上を上流方向に伝播する速度については、データ回線内の２個以上の連続するデータ信号が同一のデータ駆動回路に入力されて当該データ駆動回路のデータ伝送活動を一時的に中断させてはならないという条件を満足する限り、最大限に低減することが可能である。
【００５９】
各データ駆動回路は、データ信号が伝送されていない間にはデータ・バッファとして機能することができる。また、各データ駆動回路には、第２端子の状況を示す輻輳回線からの信号を受信するための輻輳入力端子を備えることができる。適切な輻輳信号はデータ回線内のデータ駆動回路まで、相互接続の第２端子側終端からスタートして上流方向に順次送信される。一例として、データ回線内のデータ駆動回路の輻輳入力端子に入力された信号を、相互接続の第２端子に最も近いデータ駆動回路から数えて、Ａ（１）、Ａ（２）、Ａ（３）、…、Ａ（ｎ）と呼ぶこととする。輻輳回線内の２次駆動回路の出力信号は、第３端子（すなわち、相互接続の下流側終端）に最も近い２次駆動回路データから数えて、Ｂ（１）、Ｂ（２）、Ｂ（３）、…、Ｂ（ｎ）と呼ぶこととする。この場合、Ａ（ｌ）＝Ｂ（１）、Ａ（２）＝Ｂ（２）、Ａ（３）＝Ｂ（３）、…、Ａ（ｎ）＝Ｂ（ｎ）である。
【００６０】
データ駆動回路が第２端子側終端に最も近いデータ駆動回路から開始して第１端子に向かって上流方向に個々のデータ・ワイヤの活動を中断させる速度と、データ駆動回路が個々のデータ・ワイヤを再活動化させる速度は等しくすることができる。
【００６１】
本発明の本実施の形態に従って構成された相互接続回路において、輻輳回線内の２次駆動回路数がｋ＊ｍであり、その数がデータ回線内のデータ駆動回路数ｎと異なる場合は、以下の式で表される。
Ａ（１）＝Ａ（２）＝…＝Ａ（ｋ）＝Ｂ（１），Ａ（ｋ＋１）＝Ａ（ｋ＋２）＝…＝Ａ（２＊ｋ）＝Ｂ（２），…Ａ（ｋ＊ｍ−ｋ＋１）＝Ａ（ｋ＊ｍ−ｋ＋２）＝…＝Ａ（ｋ＊ｍ）＝Ｂ（ｎ）
【００６２】
また、第１端子から第２端子にデータ信号を送信するのに要する時間はＴｄ、第３端子から第４端子に輻輳信号を送信するのに要する時間はＴｂ、データ駆動回路数はｎ、２次駆動回路数はｍ、データ回線の第１端子に１個のデータ信号を入力するのに要する最小時間はＴｓとすると、Ｔｂ／ｍの値は、差（Ｔｓ−Ｔｄ／ｎ）を上回らない範囲内で最大にできる。この制限により、輻輳回線から受信した信号に従って非活動化されているデータ駆動回路に２個以上の連続したデータ信号が入力されるのを防止できる。
【００６３】
更に本発明は、各々が概して上記の方法で構成される複数本の並列１ビットデータ回線を含む相互接続に対しても有効である。このような実施の形態では、各個別データ回線は個別データ・ワイヤで構成され、この個別データ・ワイヤには個別データ駆動回路が交互形式で接続される。この交互接続は、上記のように、第１のタイプの駆動回路と第２のタイプの駆動回路間で行われる。
【００６４】
このように相互接続の全長に沿って複数本のデータ回線が並列で作成される場合、各データ駆動回路には例えば、第１端子からの距離が近い順に付番することができる。第１端子側から数えて同じ番号を付された各データ駆動回路の個別データ・ワイヤを活動化するか否かを判断するために、輻輳回線から送出される共通の信号を割り当てることにより、第１端子から第２端子に送信されるデータ・メッセージ全体のビット長を１ビットを上回る長さにすることができる。
【００６５】
更に上記の実施の形態においては、本発明に基づく相互接続回路の特徴として、各種駆動回路が算術演算又は論理演算の機能を備える点を挙げることができる。
【００６６】
次に図面を参照すると、図１は、本発明の第１の実施の形態の相互接続回路の概略図である。本発明によると、長相互接続を介して第１端子から第２端子までデータ信号を送信するために相互接続回路が備えられている。図１では、データ伝送は左から右の方向に行われる。データ回路、すなわちデータ回線２０には、所定数ｎのデータ・ワイヤ１を備えることができる。各データ・ワイヤ１内のデータ・フローは、関連のデータ駆動回路２ａ又は２ｂによって、選択的に中断及び再確立できる。下記に述べるように、データ駆動回路２ａ及びデータ駆動回路２ｂは異なる全体構成とすることができ、更には交互形式に配置することが可能である。データ駆動回路２ａ及び２ｂには各々、各個別データ・ワイヤ１内のデータ伝送を一時的に中断又は再確立する機能を備えることができる。本実施の形態では、図１に図示するように、データ・ワイヤ１及びデータ駆動回路２ａ又は２ｂから成る単位ｎ個を輻輳回線３０にカスケード接続することができる。
【００６７】
下記に詳述するように、データ伝送を中断するための輻輳信号とデータ伝送を再確立するための輻輳信号は、輻輳回線３０の所定数（ｎと等しくないこともある）の輻輳ワイヤ３を介して第３の端子から第４の端子まで送信される。第２端子のデータ受信状況を示すこれらの輻輳信号は、関連の２次駆動回路４によって輻輳ワイヤ３を介して伝播される。図１に図示するカスケード接続構成では、データ駆動回路２ａ及び２ｂは輻輳入力端子５を介して信号を受信し、相互接続の第２端子側終端（すなわち、「下流側」終端）から第１端子側終端（すなわち、「上流側」終端）まで順次、データ信号の中断又は再確立を行うことができる。
【００６８】
換言すれば、相互接続の第２端子がデータ受信を拒否した場合は、データ伝送を一時的に中断するための輻輳信号を第３端子から第４端子まで送信できる。輻輳信号が送信される方向は、図１では右から左である（データ伝送とは逆の方向）。
【００６９】
つまり、データ信号は、下流方向に相互接続の第１端子側終端から第２端子側終端まで伝播され、輻輳信号は相互接続の第２端子側終端から第１端子側終端の方向に伝播されると考えることができる。データ伝送を中断するための輻輳信号が相互接続の上流側終端の第４端子に到達すると、データ回線内に複数のデータ信号を記憶できるようになる。同時に、相互接続の上流側終端（すなわち、第１端子）は、相互接続の下流側終端（すなわち、第２端子）がデータ受信を拒否したことを通知される。
【００７０】
本実施の形態によると、第２端子がデータ受信を拒否した時点に相互接続回路の全長上に存在している複数のデータ信号は破棄されず、無駄が生じる。そのため、図１のデータ駆動回路２ａ及び２ｂの各々には、データ・バッファとして動作し、データ信号を一時的に（すなわち、データ伝送が中断されている間）記憶する機能を備えることができる。
【００７１】
その結果、第２端子又はその付近にこれらのデータ信号を一時的に記憶するための別個の大容量データ・バッファを用意する必要はない。
【００７２】
データ受信を拒否する信号が相互接続の上流側終端に到達するまでに発生する遅延時間が長くなるようなケースでも、このレイテンシ期間中にデータ信号はデータ駆動回路２ａ及び２ｂに無事記憶されるので、第１端子は遅延時間中にデータ信号をデータ回線２０に送信して無駄を生じさせることはない。従って、第２端子又はその付近に大容量データ・バッファを備える必要はない。
【００７３】
以上説明したように、第２端子の状況を示す輻輳信号は、データ駆動回路２ａ及び２ｂまで、相互接続の下流側終端から第１端子の方向に順次送信できる。本実施の形態では、データ伝送を一時的に中断するための輻輳信号の送信速度は、データ伝送を再確立するための輻輳信号の送信速度と同じにすることができる。この場合、第２端子がデータ受信を再開したとき、このデータ受信の再開直後にデータ信号が第２端子に到達するまでに要する時間と、長相互接続全体のレイテンシとの間に相関関係は存在しない。また、データ信号を第２端子に送信する速度は、データ信号を第１端子から送信する場合の速度と等しくすることができる。それは、データ信号は相互接続の全長上に設置されたデータ駆動回路２ａ及び２ｂに一時的に記憶されるため、第２端子におけるデータ受信の再開と同時にこのデータ転送速度が達成されるからである。
【００７４】
本発明の他の実施の形態では、データ伝送を中断するための輻輳信号が上流に伝播する速度は、データ伝送を再確立するための輻輳信号が上流に伝播する速度より遅くすることができる。減速後も、データ伝送を中断するための輻輳信号の速度は、データ回線２０に入力される２個の連続するデータ信号が、データ伝送活動が一時的に停止されている同一のデータ駆動回路２ａ又は２ｂに同時に入力されるのを防止するには十分である。本実施の形態では、第２端子がデータ受信を拒否している間一時的にデータ回線２０に記憶できるデータ信号数を増大できる。
【００７５】
図１を更に詳細に吟味する。Ａ（１）〜Ａ（ｎ）は、各個別データ駆動回路２ａ及び２ｂの輻輳入力端子５における電位差を示す。Ｂ（１）〜Ｂ（ｎ）は、各個別２次駆動回路４の出力端子１１における電位差を示す。Ｃ（ｌ）〜Ｃ（ｎ）は、各データ駆動回路２ａ及び２ｂの出力における電位差を示す。番号は、相互接続の下流側終端から上流側終端の方向に順に付されている。
【００７６】
図２は、図１に図示される実施の形態での使用を目的とするデータ駆動回路２ａの一実施の形態の概略図である。図３は、図１に図示される実施の形態での使用を目的とするデータ駆動回路２ｂの一実施の形態の概略図である。図４は、本発明での使用を目的とする２次駆動回路４の一実施の形態の概略図である。
【００７７】
相互接続回路の運用においては、データ信号を第１端子で入力し、個別データ駆動回路２ａ又は２ｂによってそれぞれ駆動される複数本のデータ・ワイヤ１から成るデータ回線２０を介して送信し、第２端子に出力することができる。第１端子に最も近いデータ駆動回路２ａ又は２ｂはその入力端子８に接続されたデータ・ワイヤ１を介して入力されたデータを受信し、その出力端子９に接続されたデータ・ワイヤ１を活動化する。出力端子９に接続されたデータ・ワイヤ１は、次のデータ駆動回路２ａ又は２ｂの入力端子８に接続されており、以後同様である。この方法で、データ信号は第１端子と第２端子の間の各データ駆動回路２ａ及び２ｂに順次送信される。下記のように、各データ・ワイヤ１の活動化は、各データ駆動回路２ａ及び２ｂによって、輻輳入力端子５で受信された信号に応じて選択的に中断及び再確立することができる。
【００７８】
図２に、データ駆動回路２ａ（第１データ駆動回路）の一実施の形態を示す。輻輳入力端子５における電位差レベルが高い場合（第２輻輳信号）には、出力端子９に接続されたデータ・ワイヤ１が活動化される。逆に、輻輳入力端子５における電位差レベルが低い場合（第１輻輳信号）には、データ伝送は一時的に中断される。データ駆動回路２ａのデータ伝送機能とデータ・バッファ機能は、図示される複数個のｎＭＯＳトランジスター６と複数個のｐＭＯＳトランジスター７の構成によって実現される。図３は、トランジスター６とトランジスター７の構成がやや異なるデータ駆動回路２ｂ（第２データ駆動回路）の実施の形態を詳細に示したものである。本実施の形態では、輻輳入力端子５における電位差レベルが低い場合（第４輻輳信号）には、出力端子９に接続されたデータ・ワイヤ１が活動化される。逆に、このレベルが高い場合（第３輻輳信号）には、データ伝送は一時的に中断される。
【００７９】
図４に示す実施の形態を図１の２次駆動回路４として実装する場合、第３端子の電位差レベルが低いときには、各２次駆動回路４の出力端子１１の電位差、すなわちＢ（ｌ）、Ｂ（２）、…、Ｂ（ｎ−２）、Ｂ（ｎ−１）、Ｂ（ｎ）のレベルは高、低、高、低…と交互に繰り返される。同様に、第３端子の電位差レベルが高いときには、図１の電位差Ｂ（ｌ）、Ｂ（２）、…、Ｂ（ｎ−２）、Ｂ（ｎ−１）、Ｂ（ｎ）のレベルは低、高、低、高…になる。この交互に繰り返される電位差は、各２次駆動回路４内に整列されたトランジスター６及び７によって生成される。
【００８０】
上記で簡単に触れたように、図１に例として図示した実施の形態では、交互接続形式のデータ駆動回路２ａ及び２ｂが採用されている。すなわち、図２に示すデータ駆動回路２ａの一実施の形態と図３に示すデータ駆動回路２ｂのもう１つの実施の形態は、第２端子に最も近いデータ駆動回路２ａから順に交互に使用される。図示するようにこのような構成が２次駆動回路４を採用する輻輳回線３０にカスケード接続されると、第３端子の電位差レベルが低い場合は、データ信号はデータ回線２０内を第１端子から第２端子の方向に送信され、第３端子の電位差レベルが高い場合は、データ信号はデータ回線２０内で送信されない。
【００８１】
一例として、第３端子の電位差レベルが低から高へと変化するケースについて考慮する。この場合、この信号の変化は、第２端子が先ほどデータの受信を拒否したことを示す輻輳信号の形式をとって伝播する。輻輳信号は連続する各２次駆動回路４に、第３端子から第４端子に向かって上流方向に伝播する。すなわち、各２次駆動回路４の出力端子１１における電位差は、Ｂ（１）、Ｂ（２）、…、Ｂ（ｎ−２）、Ｂ（ｎ−１）、Ｂ（ｎ）の順に影響を受ける。輻輳信号が上流方向に移動するにともなって、データ・ワイヤ１の活動はデータ駆動回路２ａ及び２ｂにより、データ回線２０の第２端子側終端に最も近いデータ駆動回路２ａから順に一時的中断される。
【００８２】
図５は、第３端子の電位差レベルが低から高に変化した直後（すなわち、データ受信の拒否を示す輻輳信号の生成直後）に、各データ駆動回路２ａ及び２ｂの出力端子９（すなわち、Ｃ（ｎ）、Ｃ（ｎ−１）、Ｃ（ｎ−２）、…、Ｃ（１））に存在するデータ信号を示す図である。図６は、第２端子がデータの受信を拒否したことを示す輻輳信号が相互接続回路の半分の距離まで伝播した時点に、Ｃ（ｎ）、Ｃ（ｎ−１）、Ｃ（ｎ−２）、…、Ｃ（１）に存在するデータ信号を示す図である。図７は、第２端子がデータの受信を拒否したことを示す輻輳信号が相互接続回路全体に伝播した時点に、Ｃ（ｎ）、Ｃ（ｎ−１）、Ｃ（ｎ−２）、…、Ｃ（１）に存在するデータ信号を示す図である。
【００８３】
図５に示す時点では、第２端子がデータの受信を拒否した瞬間には、本発明の長相互接続回路内ではＡ〜Ｅの５個のデータ信号が送信の途中である。図５は、長相互接続のレイテンシが第１端子から送信されたデータ信号サイクルの５倍のケースを例示したものである。
【００８４】
図６では、データ駆動回路は相互接続の下流側終端から順にデータ伝送を中断しているので、データ信号を出力しているデータ駆動回路の数は徐々に少なくなる。加えて、第３端子から輻輳信号が伝播してからある程度の時間が経過したので、新規データ信号Ｆ及びＧがデータ回線に入力されている。
【００８５】
図７では、データ回線内のすべてのデータ駆動回路がデータ伝送を中断しており、データ信号は伝播中ではない。また、輻輳信号が第４端子に伝播するまでに更に時間が経過したため、データ信号Ａ〜Ｇに加えて新規データ信号Ｈ及びＩが相互接続の第１端子側終端からデータ回線に入力されている。ただし、この時点では、第１端子は第２端子によるデータ受信の拒否を通知されているので、第２端子によるデータ受信の再開を示す輻輳信号が第４端子に到達するまでは、それ以上のデータ信号はデータ回線に入力されない。
【００８６】
次に、第２端子がデータ信号を受信できる状態となり、第３端子の電位差レベルが高から低に変化するケースについて考慮する。この場合、第２端子でのデータ受信の再開を示す輻輳信号が、輻輳回線によって２次駆動回路上をＢ（１）、Ｂ（２）、…、Ｂ（ｎ−２）、Ｂ（ｎ−１）、Ｂ（ｎ）の順に送信される。データ受信の再開を表明する輻輳信号が上流に移動するにともなって、データ駆動回路はデータ伝送を相互接続回路の第２端子側終端に最も近いデータ駆動回路から順に再確立する。上記のように第１端子が第２端子のデータ受信可能状況の通知を受けるまで新規データ信号のデータ回線への入力は停止される一方で、輻輳信号が相互接続の上流側終端に向かって伝播するにしたがってデータ回線上に存在するデータ信号は尽きてくる。
【００８７】
図８は、データ受信の再開を表明する輻輳信号が相互接続の半分の距離まで伝播した時点にＣ（ｎ）、Ｃ（ｎ−１）、Ｃ（ｎ−２）、…、Ｃ（１）に存在するデータ信号を示す図である。図９は、データ受信の再開を表明する輻輳信号が相互接続の全長を伝播した時点にＣ（ｎ）、Ｃ（ｎ−１）、Ｃ（ｎ−２）、…、Ｃ（１）に存在するデータ信号を示す図である。
【００８８】
図８では、データ駆動回路が相互接続の第２端子側終端から順にデータ伝送を再確立しているので、データ信号を出力するデータ駆動回路の数は増加している。また、データ受信の再開を表明する輻輳信号が第３端子から上流方向に伝播してから（すなわち、第３端子の電位差レベルが高から低に変化してから）ある程度の時間が経過したので、データ信号Ａ及びＢはすでに第２端子に出力されている。これらのデータ信号はもはやデータ回線内には存在しない。
【００８９】
図７に図示するように、当初第３端子から送信されたデータ受信の拒否を示す輻輳信号は第４端子に到達したので、図５よりも多数のデータ信号を圧縮した形でデータ回線の第１端子と第２端子の間に記憶することが可能になる。
【００９０】
図８及び９に図示するように、データ受信の再開を示す輻輳信号が２次駆動回路を通って輻輳回線の第３端子から第４端子に向かって上流方向に伝播するとき、１個の信号が各個別輻輳入力端子を通ってデータ駆動回路まで伝播する。この伝播により、データ・ワイヤ内のデータ伝送が順次再確立され、その結果、データ回線内で圧縮された上記のデータ信号が徐々に解凍されて第２端子に出力される。
【００９１】
換言すれば、第２端子がデータ受信を拒否したときに（すなわち、第３端子の電位差レベルが低から高に変化したときに）相互接続回路内に存在する複数のデータ信号は、相互接続回路内に圧縮された形で自動的に記憶され、不必要に破棄されることはない。これらのデータ信号は、第２端子がデータを受信できるようになるまで、データ駆動回路内に一時的に記憶される。また、第２端子がデータを拒否している間にこれらのデータ信号を一時的に記憶するための大容量データ・バッファを第２端子の付近に用意する必要はない。
【００９２】
更に、上記のように、輻輳信号が相互接続の上流側終端に到達するまでに生じる伝播時間が長くなるようなケースでも、輻輳信号のレイテンシ期間中に第１端子から送信されたデータ信号は相互接続のデータ回線内に無事記憶され、データ回線上を不必要に送信されることはない。また、これらの追加のデータ信号を記憶するために相互接続回路の下流側終端に大容量データ・バッファを備える必要もない。
【００９３】
同様に、上記で述べたように、第２端子によるデータ受信の拒否を示す輻輳信号と第２端子によるデータ受信の再開を示す輻輳信号はいずれも、輻輳回線上の第３端子から第４端子に向かって上流方向に等しい速度で送信することができる。この場合、第２端子がデータ受信を再開したとき、このデータ受信の再開直後にデータ信号が第２端子に到達するために要する時間と、相互接続全体のレイテンシとの間に相関関係は存在しない。また、データ信号を第２端子に送信する速度は、データ信号を第１端子から送信する場合の速度と等しくすることができる。それは、データ信号は相互接続の全長上に設置されたデータ駆動回路に一時的に記憶されるため、第２端子におけるデータ受信の再開と同時にこのデータ転送速度が達成されるからである。
【００９４】
本発明の他の実施の形態では、データ受信の拒否を示す輻輳信号の送信速度は、第２端子によるデータ受信の再開を示す輻輳信号の送信速度よりも遅くすることができる。データ伝送を中断させる輻輳信号は、たとえ減速しても十分な速度で上流に伝播するため、データ回線に入力される２個の連続するデータ信号が、データ伝送活動が一時的に停止されている同一のデータ駆動回路に同時に入力されることはない。本実施の形態では、図７に図示するように、第２端子がデータ受信を拒否している間一時的に相互接続のデータ回線に記憶できるデータ信号数を増大できる。
【００９５】
次に上記で取り上げた例に戻り、長さ１０ｍｍの相互接続用ワイヤについて考慮する。この長相互接続用ワイヤは、０．１μｍ世代ＣＭＯＳデバイスに典型的な値（すなわち、配線抵抗Ｒ１＝３，０００オーム、配線容量Ｃ１＝２，０００ｆＦ、配線を活動化させる駆動回路の出力抵抗Ｒｓ＝３７０オーム、及び出力終端の容量Ｃ＝２８ｆＦ）を有すると想定する。この１０ｍｍのワイヤのレイテンシは約３．８ｎｓである。このワイヤを短いデータ・ワイヤ２０本に分割し、上記のような２０個のデータ駆動回路を１０ｍｍのワイヤに挿入すると、相互接続回路のレイテンシは１．２ｎｓになる。
【００９６】
長相互接続に入るデータ信号のデータ入力速度としては、例えば５Ｇｂｐｓとすることができる。これもやはり、０．１μｍ世代ＣＭＯＳデバイスとしては典型的な値である。上記のパラメーターを使用する単一の長相互接続用ワイヤの場合、データ受信の再開後に第２端子が最初のデータ信号を受信するまでに生じる遅延時間は１．２ｎｓである。一方、本発明によれば、データ受信の再開後に第２端子が最初のデータ信号を受信するまでに生じる遅延時間はデータ信号のデータ・サイクルを上回ることはないので、最大でも２００ｐｓである。よって、本発明による相互接続回路では、従来の長相互接続用ワイヤにおいてデータ受信の再開後に第２端子が最初のデータ信号を受信するまでに必要とされる時間内に、６〜７個のデータ信号が第２端子に送信されることは理解されるであろう。
【００９７】
データ伝送が一時的に中断されている間に相互接続回路内に圧縮されて格納されるデータ信号の数を最大化するためには、データ伝送を中断するための輻輳信号が輻輳回線の２次駆動回路上で送信される速度を低減する必要がある。たとえ減速してもデータ伝送を中断するための信号の速度は十分であるため、データ回線に入力される２個以上の連続するデータ信号が、データ伝送活動が一時的に停止されている同一のデータ駆動回路に同時に入力されることはない。この状態は、以下によって確保される。
【００９８】
データ信号を第１端子から第２端子に送信するのに必要な時間をＴｄ、輻輳信号を第３端子から第４端子まで送信するための時間をＴｂ、データ回線内のデータ駆動回路数をｎ、輻輳回線内の２次駆動回路数をｍ、データ信号を相互接続回路の第１端子に入力するのに必要な最小時間をＴｓとすると、Ｔｂ／ｍの値は差（Ｔｓ−Ｔｄ／ｎ）を超えない範囲内で最大にできる。
【００９９】
上記のようにＴｂの値を最大限に増大する方法として、２次駆動回路４の追加の実施の形態を図１に図示するような構成で実装することができる。図１０はこれに関連するもので、本発明に基づく使用を目的とする２次駆動回路４の他の実施の形態の概略図である。図１０に示す実施の形態では、入力端子１０と出力端子１１の間のＣＭＯＳインバーター回路は図４の実施の形態に比較してサイズが大きく、複雑度も高い。この構成を採用すると、図１０に示す２次駆動回路４の実施の形態を使用した図１の輻輳回線３０のレイテンシはその分増大する。
【０１００】
本発明の数種類の実施の形態に関する上記の説明によると、データ回線上で送信されたデータ信号の長さは１ビットにすることができる。ただし、本発明の更に他の実施の形態では、図１に示すデータ回線２０と類似の構成を各々有する複数本のデータ回線は、並列に配置できる。このような相互接続回路の一例として、図１１に複数本の並列データ回線２０１〜２０３を採用した一実施の形態を示す。この図では明確さを優先してデータ回線２０１〜２０３の数を３本にとどめているが、データ回線の数はこれより多い方が望ましいことは理解されるであろう。
【０１０１】
図１１に示すように、輻輳入力端子５は共通にすることができる。２０１〜２０３などの複数本のデータ回線を並列にカスケード接続することにより、上記と同じ方法で複数ビットの信号を送信できる。すなわち、個別データ回線２０１〜２０３の各々が複数ビット・データ信号のうちの１ビットを送信するのである。
例えば、ｋ本の並列データ回線を相互接続回路に組み込んだ場合は、ｋビットの信号を第１端子から第２端子に送信できる。
【０１０２】
更に他の実施の形態では、これまで単なる増幅回路として説明及び図示してきたデータ駆動回路と２次駆動回路は、算術演算又は論理演算の機能を備える回路に変更できる。
【０１０３】
当該技術に精通する当業者の間では、本明細書で説明する相互接続回路は相互接続の第２端子でデータ受信が再開された瞬間から、常時最大のデータ・スループットを実現できることは理解されるであろう。また、このデータ・スループットは、長相互接続のレイテンシによって妨げられないことも同様である。
【０１０４】
更に、相互接続回路の全長にわたるデータ回線に挿入されたデータ駆動回路は、データ信号を一時的に格納するためのデータ・バッファとして機能できる。これは、長いワイヤのレイテンシを低減し、最大データ・スループットを増大させるという役割を果たすにすぎない従来の駆動回路とは対照的である。
【０１０５】
更に、長相互接続回路の第２端子がデータ受信を拒否した際に、本発明の相互接続回路のデータ回線内に存在するデータ信号を破棄する必要はなく、また輻輳信号が輻輳回路上を移動する間にデータ回線に入力されるデータ信号を破棄する必要もない。
【０１０６】
以上説明したように本発明の相互接続回路は、データ損失と非効率性を最小限にとどめながら最大のデータ・スループットを提供することができる。本明細書で開示された好適な実施の形態は、単なる例として説明及び図示したにすぎず、何らの制限も加えるものではない。
【０１０７】
以上好ましい実施の形態及び実施例をあげて本発明を説明したが、本発明は必ずしも上記実施の形態及び実施例に限定されるものではなく、その技術的思想の範囲内において様々に変形して実施することができる。
【０１０８】
本発明の相互接続回路は、データ信号としてディジタル信号を送信するだけでなく、アナログ信号を送信することも可能である。データ信号としてアナログ信号を送信する場合、次のような応用が考えられる。例えば、高速なアナログ信号を相互接続回路中に一時的に閉じ込め、閉じ込められたアナログ信号の時間幅を広げて相互接続回路から出力することができる。この場合、相互接続回路は、アナログメモリとして、あるいは高速アナログ信号から低速アナログ信号（又はその逆）への変換器として機能することになる。
【０１０９】
【発明の効果】
以上説明したように本発明の相互接続回路とそのデータ通信方法によれば、データ損失と非効率性を最小限にとどめながら最大のデータ・スループットを提供することができる。
【０１１０】
本発明によれば、配線抵抗により引き起こされる長相互接続のレイテンシに対する影響を大幅に低減することにより、データ伝送におけるデータのスループットを高めることができる。更に、相互接続の下流側終端の状況をデータ駆動回路に伝えることで、各データ駆動回路は、データ信号を一時的に記憶するバッファとして機能し、データ伝送の一時的な停止による不必要なデータ損失を防止することができる。
【０１１１】
また、本発明によれば、データ回線の各データ・ワイヤ内のデータ・フローを、関連するのデータ駆動回路によって、選択的に中断及び再確立させることができる。
【０１１２】
また、データ信号は相互接続の全長上に設置されたデータ駆動回路に、データを一時的に記憶することにより、データ信号を第２端子に送信する速度を、データ信号を第１端子から送信する場合の速度と等しくすることができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態の相互接続回路の一実施の形態の概略図である。
【図２】  本発明の第１の実施の形態のデータ駆動回路の一実施の形態の概略図である。
【図３】  本発明の第１の実施の形態のデータ駆動回路の他の実施の形態の概略図である。
【図４】  本発明の第１の実施の形態の２次駆動回路の一実施の形態の概略図である。
【図５】  第２端子がデータの受信を拒否した直後に本発明の相互接続回路内に存在するデータ信号を示す図である。
【図６】  第２端子がデータの受信を拒否したことを示す輻輳信号が相互接続回路の半分の距離まで伝播した時点に、本発明の相互接続回路内に存在するデータ信号を示す図である。
【図７】  第２端子がデータの受信を拒否したことを示す輻輳信号が相互接続回路全体に伝播した時点に、本発明の相互接続回路内に存在するデータ信号を示す図である。
【図８】  第２端子がデータの受信を再開したことを示す輻輳信号が相互接続回路の半分の距離まで伝播した時点に、本発明の相互接続回路内に存在するデータ信号を示す図である。
【図９】  第２端子がデータの受信を再開したことを示す輻輳信号が相互接続回路全体に伝播した時点に、本発明の相互接続回路内に存在するデータ信号を示す図である。
【図１０】  本発明の他の実施の形態の２次駆動回路の概略図である。
【図１１】  本発明の他の実施の形態の複数本のデータ回線が並列する構成を採用した相互接続回路の概略図である。
【符号の説明】
１  データ・ワイヤ
２ａ  データ駆動回路
２ｂ  データ駆動回路
３  輻輳ワイヤ
４  ２次駆動回路
５  輻輳入力端子
６  トランジスター
７  トランジスター
８  入力端子
９  出力端子
１０  入力端子
１１  出力端子
２０、２０１〜２０３  データ回線
３０  輻輳回線
【図１】
0004829434.tif 000002
【図２】
0004829434.tif 000003
【図３】
0004829434.tif 000004
【図４】
0004829434.tif 000005
【図５】
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【図６】
0004829434.tif 000007
【図７】
0004829434.tif 000008
【図８】
0004829434.tif 000009
【図９】
0004829434.tif 000010
【図１０】
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【図１１】
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