(57)【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁層とフローティングゲート用の導電層とを形成する段階と、
前記フローティングゲート用の導電層上に、第１方向に延びる第１開口部を限定するマスク層パターンを形成する段階と、
前記マスク層パターンの対応する両側壁上に、所定の幅を有する第１犠牲スペーサを形成する段階と、
前記対応する第１犠牲スペーサの間の露出された前記フローティングゲート用の導電層上に、ゲート間の絶縁層を形成する段階と、
前記第１犠牲スペーサを除去する段階と、
前記マスク層パターンと前記ゲート間の絶縁層とをエッチングマスクとして、前記ゲート絶縁層が露出されるまで、前記フローティングゲート用の導電層をエッチングする段階と、
前記フローティングゲート用の導電層の露出された部分上に、トンネリング絶縁層を形成する段階と、
前記トンネリング絶縁層及び前記ゲート間の絶縁層が形成された前記半導体基板の全体表面上に、コントロールゲート用の導電層を形成する段階と、
前記第１開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート用の導電層上に、所定の幅を有する第２犠牲スペーサを形成する段階と、
前記第２犠牲スペーサをエッチングマスクとして、前記マスク層パターンと前記ゲート間の絶縁層の表面が露出されるように、露出された前記コントロールゲート用の導電層をエッチングして、前記第１開口部内で互いに分離されたコントロールゲートを形成する段階と、
前記第２犠牲スペーサ及び分離されたコントロールゲートをエッチングマスクとして、前記フローティングゲート用の導電層が露出されるまで、残留する前記マスク層パターン及び前記ゲート間の絶縁層をエッチングする段階と、
前記第２犠牲スペーサ、コントロールゲート及びゲート間の絶縁層をエッチングマスクとして、前記露出されたフローティングゲート用の導電層をエッチングして、前記第１開口部内で互いに分離されたフローティングゲートを形成する段階と、を含むことを特徴とするスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項２】
前記マスク層パターンを形成する段階以前に、前記第１方向と直交する第２方向に沿って、前記フローティングゲート用の導電層の少なくとも一部を切断する段階をさらに含むことを特徴とする請求項１に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項３】
前記マスク層パターンは、第１マスク層及び第２マスク層からなることを特徴とする請求項１に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項４】
前記第１マスク層及び前記ゲート間の絶縁層は、酸化物層であり、前記第２マスク層及び前記第１犠牲スペーサは、窒化物層であることを特徴とする請求項３に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項５】
前記トンネリング絶縁層は、熱成長された酸化物層を含むことを特徴とする請求項１に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項６】
前記トンネリング絶縁層は、前記熱成長された酸化物層上に化学気相蒸着された酸化物層をさらに含むことを特徴とする請求項５に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項７】
前記分離されたフローティングゲートを形成する段階以後に、
前記分離されたフローティングゲートの間の前記半導体基板に、不純物イオンを注入してソース領域を形成する段階をさらに含むことを特徴とする請求項１に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項８】
前記フローティングゲートを形成する段階以後に、
前記半導体基板の全面に不純物イオンを注入して、前記コントロールゲートの側壁の下側の前記半導体基板に低濃度のドレイン領域を形成する段階と、
前記コントロールゲートの側壁に絶縁スペーサを形成する段階と、
前記絶縁スペーサの側壁の下側の前記半導体基板に不純物イオンを注入して、高濃度のドレイン領域を形成する段階と、をさらに含むことを特徴とする請求項１に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項９】
前記第１マスク層及び前記ゲート間の絶縁層は、酸化物層であり、前記第２マスク層、前記第１犠牲スペーサ及び第２犠牲スペーサは、窒化物層であることを特徴とする請求項３に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項１０】
半導体基板上に、ゲート絶縁層とフローティングゲート用の導電層とを形成する段階と、
前記フローティングゲート用の導電層上に、第１方向に延びる第１開口部を限定するマスク層パターンを形成する段階と、
前記マスク層パターンの対応する両側壁上に、所定の幅を有する第１犠牲スペーサを形成する段階と、
前記対応する第１犠牲スペーサの間の露出された前記フローティングゲート用の導電層上に、ゲート間の絶縁層を形成する段階と、
前記第１犠牲スペーサを除去する段階と、
前記マスク層パターンと前記ゲート間の絶縁層とをエッチングマスクとして、前記ゲート絶縁層が露出されるまで、前記フローティングゲート用の導電層をエッチングする段階と、
前記フローティングゲート用の導電層の露出された部分上に、トンネリング絶縁層を形成する段階と、
前記トンネリング絶縁層及び前記ゲート間の絶縁層が形成された前記半導体基板の全体表面上に、コントロールゲート用の導電層を形成する段階と、
前記第１開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート用の導電層上に、第１幅を有する第２犠牲スペーサを形成する段階と、
前記第２犠牲スペーサをエッチングマスクとして、前記マスク層パターンと前記ゲート間の絶縁層の表面が露出されるように、前記コントロールゲート用の導電層をエッチングして、前記第１開口部内で互いに分離されたコントロールゲートを形成する段階と、
前記第１開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート上に、前記第１幅より大きい幅を有する第３犠牲スペーサを形成する段階と、
前記第３犠牲スペーサをエッチングマスクとして、前記フローティングゲート用の導電層が露出されるまで、残留する前記マスク層パターン及び前記ゲート間の絶縁層をエッチングする段階と、
前記第３犠牲スペーサ、コントロールゲート及びゲート間の絶縁層をエッチングマスクとして、前記露出されたフローティングゲート用の導電層をエッチングして、前記第１開口部内で互いに分離されたフローティングゲートを形成する段階と、を含むことを特徴とするスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項１１】
前記マスク層パターンを形成する段階以前に、前記第１方向と直交する第２方向に沿って、前記フローティングゲート用の導電層の少なくとも一部を切断する段階をさらに含むことを特徴とする請求項１０に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項１２】
前記マスク層パターンは、第１マスク層及び第２マスク層からなることを特徴とする請求項１０に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項１３】
前記第１マスク層及び前記ゲート間の絶縁層は、酸化物層であり、前記第２マスク層及び前記第１犠牲スペーサは、窒化物層であることを特徴とする請求項１２に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項１４】
前記トンネリング絶縁層は、熱成長された酸化物層を含むことを特徴とする請求項１０に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項１５】
前記トンネリング絶縁層は、前記熱成長された酸化物層上に化学気相蒸着された酸化物層をさらに含むことを特徴とする請求項１４に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項１６】
前記分離されたフローティングゲートを形成する段階以後に、
前記分離されたフローティングゲートの間の前記半導体基板に、不純物イオンを注入してソース領域を形成する段階をさらに含むことを特徴とする請求項１０に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項１７】
前記フローティングゲートを形成する段階以後に、
前記半導体基板の全面に不純物イオンを注入して、前記コントロールゲートの側壁の下側の前記半導体基板に低濃度のドレイン領域を形成する段階と、
前記コントロールゲートの側壁に絶縁スペーサを形成する段階と、
前記絶縁スペーサの側壁の下側の前記半導体基板に不純物イオンを注入して、高濃度のドレイン領域を形成する段階と、をさらに含むことを特徴とする請求項１０に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項１８】
前記第１マスク層及び前記ゲート間の絶縁層は、酸化物層であり、前記第２マスク層、前記第１犠牲スペーサ、第２犠牲スペーサ及び第３犠牲スペーサは、窒化物層であることを特徴とする請求項１２に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項１９】
前記第３犠牲スペーサは、前記第２犠牲スペーサを除去した後に、別途に形成した窒化物層であることを特徴とする請求項１８に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項２０】
半導体基板の表面領域に素子分離領域アレイを形成する段階と、
前記半導体基板の全体表面上に、ゲート絶縁層とフローティングゲート用の導電層とを形成する段階と、
隣接するセルの間のフローティングゲートがワードライン方向に対して互いに分離されうるように、前記フローティングゲート用の導電層の一部を切断する段階と、
前記フローティングゲート用の導電層上に、ワードライン方向に延びる複数個の第１開口部を限定するマスク層パターンを形成する段階と、
前記マスク層パターンの前記各第１開口部内の対応する両側壁から同一な幅を有する第１犠牲スペーサ対を形成する段階と、
前記対応する第１犠牲スペーサ対の間の露出された前記フローティングゲート用の導電層上に、ゲート間の絶縁層を形成する段階と、
前記第１犠牲スペーサ対を除去する段階と、
前記マスク層パターンと前記ゲート間の絶縁層とをエッチングマスクとして、前記ゲート絶縁層が露出されるまで、前記フローティングゲート用の導電層をエッチングする段階と、
前記フローティングゲート用の導電層の露出された部分上に、トンネリング絶縁層を形成する段階と、
前記トンネリング絶縁層及び前記ゲート間の絶縁層が形成された前記半導体基板の全体表面上に、コントロールゲート用の導電層を形成する段階と、
前記各第１開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート用の導電層上に、同一な幅を有する第２犠牲スペーサ対を形成する段階と、
前記第２犠牲スペーサ対をエッチングマスクとして、前記マスク層パターンと前記ゲート間の絶縁層の表面が露出されるように、露出された前記コントロールゲート用の導電層をエッチングして、前記各第１開口部内で互いに分離されたコントロールゲート対を形成する段階と、
前記第２犠牲スペーサ対及び分離されたコントロールゲート対をエッチングマスクとして、前記フローティングゲート用の導電層が露出されるまで、残留する前記マスク層パターン及び前記ゲート間の絶縁層をエッチングする段階と、
前記第２犠牲スペーサ対、コントロールゲート対及びゲート間の絶縁層をエッチングマスクとして、前記露出されたフローティングゲート用の導電層をエッチングして、前記各第１開口部内で互いに分離されたフローティングゲート対を形成する段階と、を含むことを特徴とするスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項２１】
前記マスク層パターンを形成する段階以前に、前記フローティングゲート用の導電層の一部を切断する段階では、切断部分がビットライン方向に沿ってストライプ状に切断されることを特徴とする請求項２０に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項２２】
前記マスク層パターンを形成する段階以前に、前記フローティングゲート用の導電層の一部を切断する段階では、切断部分が前記素子分離領域上から島状に切断されることを特徴とする請求項２０に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項２３】
半導体基板の表面領域に素子分離領域アレイを形成する段階と、
前記半導体基板の全体表面上に、ゲート絶縁層とフローティングゲート用の導電層とを形成する段階と、
隣接するセルの間のフローティングゲートがワードライン方向に対して互いに分離されうるように、前記フローティングゲート用の導電層の一部を切断する段階と、
前記フローティングゲート用の導電層上に、ワードライン方向に延びる複数個の第１開口部を限定するマスク層パターンを形成する段階と、
前記マスク層パターンの前記各第１開口部内の対応する両側壁から同一な幅を有する第１犠牲スペーサ対を形成する段階と、
前記対応する第１犠牲スペーサ対の間の露出された前記フローティングゲート用の導電層上に、ゲート間の絶縁層を形成する段階と、
前記第１犠牲スペーサ対を除去する段階と、
前記マスク層パターンと前記ゲート間の絶縁層とをエッチングマスクとして、前記ゲート絶縁層が露出されるまで、前記フローティングゲート用の導電層をエッチングする段階と、
前記フローティングゲート用の導電層の露出された部分上に、トンネリング絶縁層を形成する段階と、
前記トンネリング絶縁層及び前記ゲート間の絶縁層が形成された前記半導体基板の全体表面上に、コントロールゲート用の導電層を形成する段階と、
前記各第１開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート用の導電層上に、同一な第１幅を有する第２犠牲スペーサ対を形成する段階と、
前記第２犠牲スペーサ対をエッチングマスクとして、前記マスク層パターンと前記ゲート間の絶縁層の表面が露出されるように、露出された前記コントロールゲート用の導電層をエッチングして、前記各第１開口部内で互いに分離されたコントロールゲート対を形成する段階と、
前記第１開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート上に、前記第１幅より大きい幅を有する第３犠牲スペーサ対を形成する段階と、
前記第３犠牲スペーサ対をエッチングマスクとして、前記フローティングゲート用の導電層が露出されるまで、残留する前記マスク層パターン及び前記ゲート間の絶縁層をエッチングする段階と、
前記第３犠牲スペーサ対、コントロールゲート対及びゲート間の絶縁層をエッチングマスクとして、前記露出されたフローティングゲート用の導電層をエッチングして、前記各第１開口部内で互いに分離されたフローティングゲート対を形成する段階と、を含むことを特徴とするスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項２４】
前記マスク層パターンを形成する段階以前に、前記フローティングゲート用の導電層の一部を切断する段階では、切断部分がビットライン方向に沿ってストライプ状に切断されることを特徴とする請求項２３に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【請求項２５】
前記マスク層パターンを形成する段階以前に、前記フローティングゲート用の導電層の一部を切断する段階では、切断部分が前記素子分離領域上から島状に切断されることを特徴とする請求項２３に記載のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スプリットゲート型の不揮発性の半導体メモリ素子及びその製造方法に係り、特に、コントロールゲートの誤整列を克服できるように、自己整列方式に形成するスプリットゲート型の不揮発性の半導体メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性の半導体メモリ素子は、電気的にデータの消去と保存とが可能であり、電源が供給されなくてもデータの保存が可能であるので、移動通信システム、メモリカードなどを含む多様な分野でその応用が増加する趨勢にある。このような不揮発性メモリのうち、フラッシュメモリは、セル単位のプログラムが可能であり、ブロックまたはセクタ単位の消去が可能なメモリ素子であって、電荷保存の方式によって窒化物を使用するＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）メモリと、フローティングゲートを使用するフローティングゲートメモリとに区別される。典型的に、フローティングゲート型の不揮発性の半導体メモリは、スタックゲート型、スプリットゲート型またはそれらの組み合わせに区分できる。
【０００３】
従来の一般的なスプリットゲート型の不揮発性の半導体メモリ素子は、半導体基板の活性領域に不純物イオンが注入されたソース領域が形成され、このソース領域を共有しつつその両側の隣接した半導体基板上に、ゲート絶縁層を介在して一対のフローティングゲートが配置されている。フローティングゲートの上部面には、後述するコントロールゲートとの間に厚いゲート間の絶縁層が形成されており、フローティングゲートのソース領域の反対側の側壁には、トンネリング絶縁層が形成されている。コントロールゲートは、フローティングゲートと一部オーバーラップされるように、ゲート間の絶縁層上に延びており、フローティングゲート側壁からゲート絶縁層が形成された半導体基板上に一定した長さだけ延びている。コントロールゲートの側壁の下方の半導体基板内には、ドレイン領域が配置されている。
【０００４】
前述したスプリットゲート型のメモリ素子は、例えば次のような方法で製造できる。まず、半導体基板の全面にゲート絶縁層、フローティングゲート形成のための第１ポリシリコン層、及び窒化物層を順次に形成した後、フォトリソグラフィ工程を利用して、フローティングゲートが形成される部分の第１ポリシリコン層を露出させる窒化物パターンを形成する。次いで、露出された第１ポリシリコン層を熱酸化させてゲート間の絶縁層を形成し、窒化物パターンを除去した後、ゲート間の絶縁層をエッチングマスクとして酸化されていない第１ポリシリコン層をエッチングしてフローティングゲートを形成する。
【０００５】
次いで、ゲート間の絶縁層が形成された半導体基板の全面にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などの方法を利用して、トンネリング絶縁層のための絶縁層及びコントロールゲートを形成するための第２ポリシリコン層を形成した後、フォトリソグラフィ工程を利用して第２ポリシリコン層及び絶縁層をパターニングして、コントロールゲート及びトンネリング絶縁層を形成する。次いで、フローティングゲートの間の半導体基板に、不純物イオンを注入してソース領域を形成し、コントロールゲートの外側の半導体基板に、不純物を注入してドレイン領域を形成した後、ソースライン及びビットラインを形成してスプリットゲート型の不揮発性の半導体メモリ素子を完成する。従来の一般的なスプリットゲート型の不揮発性の半導体メモリ素子の構造及び動作の一例が、特許文献１に開示されている。
【０００６】
しかし、従来のスプリットゲート型の不揮発性の半導体メモリ素子の製造方法では、コントロールゲートを形成するためにフォトリソグラフィが利用される。しかし、フォトリソグラフィ工程では、相当なオーバーラップ変動を招く誤整列が発生しうる。誤整列が発生すれば、メモリセルの間にコントロールゲートの下部の有効チャンネル長の差が誘発され、鏡面対称である隣接した２セル、奇数セルと偶数セルとの特性差が発生する。コントロールゲートの有効チャンネル長において、このような変動は、メモリセルのしきい電圧の変動を招く。奇数セルと偶数セルのしきい電圧の変動は、セル間のオン電流の特性差を誘発してセルの均一性を減少させる。
【０００７】
したがって、コントロールゲートの形成のためのフォトリソグラフィ工程で発生する誤整列の問題を克服できる技術が切実に要求されている。
【特許文献１】米国特許第６，６４６，９２３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、前記従来技術の問題点を解決するために、フローティングゲート及びコントロールゲートを自己整列方式で形成することによって、隣接したメモリセルの間の有効チャンネル長を同一にして、奇数セルと偶数セルとの間のオンセル特性の差を克服できるスプリットゲート型の不揮発性の半導体メモリ素子、及びその製造方法を提供するところにある。
【０００９】
本発明の他の目的は、フローティングゲートとコントロールゲートとのオーバーラップ程度を柔軟に制御できるスプリットゲート型の不揮発性の半導体メモリ素子、及びその製造方法を提供するところにある。
【課題を解決するための手段】
【００１０】
前記本発明の目的を達成するための本発明の第１形態によるスプリットゲート型の不揮発性の半導体メモリ素子の製造方法は、半導体基板上にゲート絶縁層とフローティングゲート用の導電層とを形成する段階と、前記フローティングゲート用の導電層上に、第１方向に延びる第１開口部を限定するマスク層パターンを形成する段階と、前記マスク層パターンの対応する両側壁上に所定の幅を有する第１犠牲スペーサを形成する段階と、前記対応する第１犠牲スペーサの間の露出された前記フローティングゲート用の導電層上にゲート間の絶縁層を形成する段階と、前記第１犠牲スペーサを除去する段階と、前記マスク層パターンと前記ゲート間の絶縁層とをエッチングマスクとして、前記ゲート絶縁層が露出されるまで、前記フローティングゲート用の導電層をエッチングする段階と、前記フローティングゲート用の導電層の露出された部分上にトンネリング絶縁層を形成する段階と、前記トンネリング絶縁層及び前記ゲート間の絶縁層が形成された前記半導体基板の全体表面上に、コントロールゲート用の導電層を形成する段階と、前記第１開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート用の導電層上に、所定の幅を有する第２犠牲スペーサを形成する段階と、前記第２犠牲スペーサをエッチングマスクとして、前記マスク層パターンと前記ゲート間の絶縁層の表面が露出されるように、露出された前記コントロールゲート用の導電層をエッチングして、前記第１開口部内で互いに分離されたコントロールゲートを形成する段階と、前記第２犠牲スペーサ及び分離されたコントロールゲートをエッチングマスクとして、前記フローティングゲート用の導電層が露出されるまで、残留する前記マスク層パターン及び前記ゲート間の絶縁層をエッチングする段階と、前記第２犠牲スペーサ、コントロールゲート及びゲート間の絶縁層をエッチングマスクとして、前記露出されたフローティングゲート用の導電層をエッチングして、前記第１開口部内で互いに分離されたフローティングゲートを形成する段階と、を含む。
【００１１】
前記本発明の目的を達成するための本発明の第２形態によるスプリットゲート型の不揮発性の半導体メモリ素子の製造方法は、半導体基板上にゲート絶縁層とフローティングゲート用の導電層とを形成する段階と、前記フローティングゲート用の導電層上に、第１方向に延びる第１開口部を限定するマスク層パターンを形成する段階と、前記マスク層パターンの対応する両側壁上に所定の幅を有する第１犠牲スペーサを形成する段階と、前記対応する第１犠牲スペーサの間の露出された前記フローティングゲート用の導電層上にゲート間の絶縁層を形成する段階と、前記第１犠牲スペーサを除去する段階と、前記マスク層パターンと前記ゲート間の絶縁層とをエッチングマスクとして、前記ゲート絶縁層が露出されるまで、前記フローティングゲート用の導電層をエッチングする段階と、前記フローティングゲート用の導電層の露出された部分上にトンネリング絶縁層を形成する段階と、前記トンネリング絶縁層及び前記ゲート間の絶縁層が形成された前記半導体基板の全体表面上に、コントロールゲート用の導電層を形成する段階と、前記第１開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート用の導電層上に、第１幅を有する第２犠牲スペーサを形成する段階と、前記第２犠牲スペーサをエッチングマスクとして、前記マスク層パターンと前記ゲート間の絶縁層の表面が露出されるように、前記コントロールゲート用の導電層をエッチングして、前記第１開口部内で互いに分離されたコントロールゲートを形成する段階と、前記第１開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート上に、前記第１幅より大きい幅を有する第３犠牲スペーサを形成する段階と、前記第３犠牲スペーサをエッチングマスクとして、前記フローティングゲート用の導電層が露出されるまで、残留する前記マスク層パターン及び前記ゲート間の絶縁層をエッチングする段階と、前記第３犠牲スペーサ、コントロールゲート及びゲート間の絶縁層をエッチングマスクとして、前記露出されたフローティングゲート用の導電層をエッチングして、前記第１開口部内で互いに分離されたフローティングゲートを形成する段階と、を含む。
【００１２】
前記本発明の第１及び第２形態において、前記マスク層パターンを形成する段階以前に、前記第１方向と直交する第２方向に沿って、前記フローティングゲート用の導電層の少なくとも一部を切断する段階をさらに含みうる。
【００１３】
また、前記マスク層パターンは、第１マスク層及び第２マスク層からなる。または、第１マスク層及び前記ゲート間の絶縁層は、酸化物層であり、前記第２マスク層及び前記第１犠牲スペーサは、窒化物層で形成できる。
【００１４】
トンネリング絶縁層は、熱成長された酸化物層を含みうる。または、前記熱成長された酸化物層上に化学気相蒸着された酸化物層をさらに含みうる。
【００１５】
前記本発明の目的を達成するための本発明の第３形態によるスプリットゲート型の不揮発性の半導体メモリ素子の製造方法は、半導体基板の表面領域に素子分離領域アレイを形成する段階と、前記半導体基板の全体表面上に、ゲート絶縁層とフローティングゲート用の導電層とを形成する段階と、隣接するセルの間のフローティングゲートがワードライン方向に対して互いに分離されうるように、前記フローティングゲート用の導電層の一部を切断する段階と、前記フローティングゲート用の導電層上に、ワードライン方向に延びる複数個の第１開口部を限定するマスク層パターンを形成する段階と、前記マスク層パターンの前記各第１開口部内の対応する両側壁から同一な幅を有する第１犠牲スペーサ対を形成する段階と、前記対応する第１犠牲スペーサ対の間の露出された前記フローティングゲート用の導電層上に、ゲート間の絶縁層を形成する段階と、前記第１犠牲スペーサ対を除去する段階と、前記マスク層パターンと前記ゲート間の絶縁層とをエッチングマスクとして、前記ゲート絶縁層が露出されるまで、前記フローティングゲート用の導電層をエッチングする段階と、前記フローティングゲート用の導電層の露出された部分上にトンネリング絶縁層を形成する段階と、前記トンネリング絶縁層及び前記ゲート間の絶縁層が形成された前記半導体基板の全体表面上に、コントロールゲート用の導電層を形成する段階と、前記各第１開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート用の導電層上に、同一な幅を有する第２犠牲スペーサ対を形成する段階と、前記第２犠牲スペーサ対をエッチングマスクとして、前記マスク層パターンと前記ゲート間の絶縁層の表面が露出されるように、露出された前記コントロールゲート用の導電層をエッチングして、前記各第１開口部内で互いに分離されたコントロールゲート対を形成する段階と、前記第２犠牲スペーサ対及び分離されたコントロールゲート対をエッチングマスクとして、前記フローティングゲート用の導電層が露出されるまで、残留する前記マスク層パターン及び前記ゲート間の絶縁層をエッチングする段階と、前記第２犠牲スペーサ対、コントロールゲート対及びゲート間の絶縁層をエッチングマスクとして、前記露出されたフローティングゲート用の導電層をエッチングして、前記各第１開口部内で互いに分離されたフローティングゲート対を形成する段階と、を含む。
【００１６】
前記本発明の目的を達成するための本発明の第４形態によるスプリットゲート型の不揮発性の半導体メモリ素子の製造方法は、半導体基板の表面領域に素子分離領域アレイを形成する段階と、前記半導体基板の全体表面上にゲート絶縁層とフローティングゲート用の導電層とを形成する段階と、隣接するセルの間のフローティングゲートがワードライン方向に対して互いに分離されうるように、前記フローティングゲート用の導電層の一部を切断する段階と、前記フローティングゲート用の導電層上に、ワードライン方向に延びる複数個の第１開口部を限定するマスク層パターンを形成する段階と、前記マスク層パターンの前記各第１開口部内の対応する両側壁から同一な幅を有する第１犠牲スペーサ対を形成する段階と、前記対応する第１犠牲スペーサ対の間の露出された前記フローティングゲート用の導電層上に、ゲート間の絶縁層を形成する段階と、前記第１犠牲スペーサ対を除去する段階と、前記マスク層パターンと前記ゲート間の絶縁層とをエッチングマスクとして、前記ゲート絶縁層が露出されるまで、前記フローティングゲート用の導電層をエッチングする段階と、前記フローティングゲート用の導電層の露出された部分上にトンネリング絶縁層を形成する段階と、前記トンネリング絶縁層及び前記ゲート間の絶縁層が形成された前記半導体基板の全体表面上に、コントロールゲート用の導電層を形成する段階と、前記各第１開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート用の導電層上に、同一な第１幅を有する第２犠牲スペーサ対を形成する段階と、前記第２犠牲スペーサ対をエッチングマスクとして、前記マスク層パターンと前記ゲート間の絶縁層の表面が露出されるように、露出された前記コントロールゲート用の導電層をエッチングして、前記各第１開口部内で互いに分離されたコントロールゲート対を形成する段階と、前記第１開口部内の前記マスク層パターンの両側壁上に形成された前記コントロールゲート上に、前記第１幅より大きい幅を有する第３犠牲スペーサ対を形成する段階と、前記第３犠牲スペーサ対をエッチングマスクとして、前記フローティングゲート用の導電層が露出されるまで、残留する前記マスク層パターン及び前記ゲート間の絶縁層をエッチングする段階と、前記第３犠牲スペーサ対、コントロールゲート対及びゲート間の絶縁層をエッチングマスクとして、前記露出されたフローティングゲート用の導電層をエッチングして、前記各第１開口部内で互いに分離されたフローティングゲート対を形成する段階と、を含む。
【００１７】
前記本発明の第３及び第４形態において、前記マスク層パターンを形成する段階以前に、前記フローティングゲート用の導電層の一部を切断する段階では、切断部分がビットライン方向に沿ってストライプ状または島状に切断されうる。
【００１８】
前記本発明の目的を達成するための本発明の第５形態によるスプリットゲート型の不揮発性の半導体メモリ素子は、ワードライン方向に沿って複数個のソース領域が形成された半導体基板と、前記半導体基板上にゲート絶縁層を介在して形成されており、隣接したメモリセルと前記ソース領域を共有しつつ互いに向き合っている複数個のフローティングゲート対と、前記フローティングゲート対の各上部の表面上に形成されたゲート間の絶縁層と、前記各フローティングゲートの向き合う反対側の側壁に沿って形成されたトンネリング絶縁層と、前記トンネリング絶縁層の表面と接触しつつ、前記フローティングゲートの側壁から所定距離だけ離れた位置で垂直方向に延びた突出部形態を有し、前記突出部と前記フローティングゲートの側壁及び上部面との間には、前記フローティングゲートを取り囲むカバー部形態に延びた複数個のコントロールゲート対と、を含む。
【００１９】
前記コントロールゲートは、前記フローティングゲートを完全にオーバーラップするか、または部分的にオーバーラップする。または、前記トンネリング絶縁層は、前記コントロールゲートの前記突出部の側壁部分から垂直方向に所定距離だけ延びるように形成されうる。
【発明の効果】
【００２０】
本発明によれば、コントロールゲート及びフローティングゲートの誤整列を誘発しうるフォト工程に依存せず、自己整列的に形成するので、偶数セルと奇数セルとの間のオン電流の差を克服できる。
【００２１】
本発明によれば、フォト工程に依存せず、フローティングゲートの大きさを自由に制御でき、メモリセルの偶数セルと奇数セルでフローティングゲートの大きさを均一に維持できる。
【００２２】
本発明によれば、フォト工程に依存せず、コントロールゲートの大きさ及びその下部のチャンネル領域の長さを自由に制御でき、メモリセルの偶数セルと奇数セルでその大きさ及び長さを均一に維持できる。
【００２３】
また、本発明によれば、スプリットゲート型のフラッシュメモリ素子において、コントロールゲートとフローティングゲートとのオーバーラップの大きさを自由に制御できる。
【発明を実施するための最良の形態】
【００２４】
以下、添付した図面に基づいて本発明の望ましい実施例を詳細に説明する。しかし、本発明は、多様な形態に具現でき、ここで説明する実施例によって限定されるものと解釈されてはならず、このような実施例は、その開示内容を完璧に行い、発明の思想を当業者に十分に伝達するために提供されるものである。図面において、層及び領域の厚さは、明瞭性のために誇張されている。同じ参照番号は、全体的に同じ要素を意味する。
【００２５】
図１Ａ及び図１Ｂは、本発明の実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の主要構成要素についての概略的なレイアウトを示す。図１２は、完成されたスプリットゲート型の不揮発性の半導体メモリ素子を図１ＡのＡ−Ａ’線でカットした断面図を示し、図２０は、完成されたスプリットゲート型の不揮発性の半導体メモリ素子を図１ＢのＡ−Ａ’線でカットした断面図を示す。図１Ａ及び図２ないし図１２に示された本発明の第１実施例は、図１Ｂ及び図１３ないし図２０で示される本発明の第２実施例と次のような相違点がある。即ち、第１実施例では、フローティングゲート１０４ｂがコントロールゲート１１８ａにより完全に、またはほぼ完全にオーバーラップされる一方、第２実施例では、フローティングゲート１０４ｂがコントロールゲート１１８ｃにより単に部分的にオーバーラップされるという点で区別される。
【００２６】
図１Ａ、図１Ｂ、図１２及び図２０を参照すれば、例えばシリコン単結晶からなる半導体基板１００に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法またはトレンチ分離法により、部分的に素子分離領域１０１が形成され、素子活性領域が定義される。各メモリセルには、互いに分離されて独立されたフローティングゲート１０４ｂが、隣接したメモリセルのフローティングゲート１０４ｂと一定した間隔を有して配置されている。即ち、メモリセルで横方向に沿って奇数セル及び偶数セルが反復的に配置されており、奇数セルと偶数セルとは、縦方向を軸として鏡面対称形態に互いに向き合っており、各偶数セル（または奇数セル）は、隣接した奇数セル（または偶数セル）とソース領域１２２を共有するように配置される。
【００２７】
各セルに配置されているフローティングゲート１０４ｂとオーバーラップされるように、図面の縦方向であるワードライン方向に沿ってワードラインの役割を果たすコントロールゲート１１８ａ、１１８ｃが、素子活性領域及び素子分離領域１０１を越えて長く延びている。素子分離領域１０１が形成されていない隣接したメモリセルのフローティングゲート１０４ｂの間で、ワードライン方向に長く延びた半導体基板１００の素子活性領域には、ソース領域１２２が両セルに共有されるように配置され、隣接したメモリセルのコントロールゲート１１８ａ、１１８ｃの間で、露出される半導体基板１００の素子活性領域には、ドレイン領域１２４、１２８が両セルに共有されるように配置される。各メモリセルのドレイン領域１２４、１２８内には、ビットラインコンタクト１３２が形成され、横方向に沿って素子活性領域上に長く延びたビットライン１３４と電気的に接続する。
【００２８】
図１Ａ、図１Ｂ、図１２及び図２０で示されたように、スプリットゲート型のフラッシュ半導体メモリ素子において、フローティングゲート１０４ｂは、外部と電気的に完全に絶縁された孤立構造を有し、このフローティングゲート１０４ｂへの電子の注入（書き込み）と放出（消去）とによってセルの電流が変わる性質を利用してデータを保存する。書き込みモードで、ソース領域１２２に、例えば１５Ｖ以上の高電圧を印加し、ドレイン領域１２８に適切な電圧を印加すれば、コントロールゲート１１８ａ、１１８ｃに隣接したフローティングゲート１０４ｂの下部の半導体基板１００で、熱電子がゲート絶縁層１０２を通過してフローティングゲート１０４ｂ内に注入される。この際、ゲート絶縁層１０２は、ソース領域１２２に印加された電圧をカップリングして、フローティングゲート１０４ｂの電位を高める役割を果たす。消去モードでは、コントロールゲート１１８ａ、１１８ｃに１５Ｖ以上の電圧を印加すれば、フローティングゲート１０４ｂのエッジチップに高電界が印加されて、フローティングゲート１０４ｂ内の電子がコントロールゲート１１８ａ、１１８ｃに抜け出す。この際、ゲート間の絶縁層１１２ａは、コントロールゲート１１８ａ、１１８ｃとフローティングゲート１０４ｂとの間のカップリング比を減少させて、両端間の電位差を大きく維持させる。このように、フローティングゲート１０４ｂへの電子注入は、チャンネル領域で熱電子を通じたＣＨＥＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方式で行われ、電子放出は、フローティングゲート１０４ｂとコントロールゲート１１８ａ、１１８ｃとの間のトンネリング絶縁層１１４、１１６を通じたＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングが利用される。
【００２９】
＜第１実施例＞
図２ないし図１２は、本発明の第１実施例に関する工程断面図であり、図１ＡのＡ−Ａ’線に対応する部分をカットしたものを示す。第１実施例は、コントロールゲートがフローティングゲートの全体をオーバーラップする構造についての実施例である。
【００３０】
図２を参照すれば、ＬＯＣＯＳ法またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等のトレンチ分離法により素子活性領域が定義された、例えば単結晶シリコンからなるｐ型の半導体基板１００上に、ゲート絶縁層１０２としてシリコン酸化物層を約５０ないし１５０Åの厚さになるように熱成長させ、その上に、フローティングゲート用の導電層１０４としてポリシリコン層を約１０００ないし２０００Åの厚さになるように沈積させる。この際、ポリシリコン層には、ｎ型の不純物がドーピングされるように、イオン注入またはＰＯＣｌ３沈積工程を進める。
【００３１】
次いで、後述するフローティングゲートをワードライン方向に分離するために、予めフローティングゲート用の導電層１０４の一部を所定の写真エッチング工程により切断して除去する。即ち、図１Ａで示されるように、ワードライン方向に隣接したセルのフローティングゲート１０４ｂの間を分離できるように、ビットライン方向に沿って素子分離領域１０１上に長く延びたストライプ状に切断するか、または切断部位を素子分離領域１０１内に限定するように、島状に切断できる。
【００３２】
次いで、部分切断されたポリシリコン層上に、第１マスク層１０６として約２０００ないし４０００Åの厚さにシリコン酸化物層を成長させ、その上部に、第２マスク層１０８としてシリコン窒化物層を約５００ないし１０００Åの厚さに形成させ、所定のフォトリソグラフィ工程を利用して、フローティングゲート用の導電層１０４の表面を露出させる所定幅の第１開口部１０９を有するマスク層パターンを形成する。後述するように、前記第１開口部１０９は、フローティングゲートとコントロールゲートとが形成される位置を限定するものであって、ワードライン方向に沿って複数個がストライプ状に形成され、例えば図１Ａと図１２とで示されたように、２個の対応するワードラインについて一つずつ形成される。
【００３３】
次いで、図３を参照すれば、第１マスク層１０６及び第２マスク層１０８からなるマスク層パターンが形成された半導体基板１００の全面に、約２０００ないし４０００Åの窒化物層を形成させ、例えば反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）方式のドライ異方性エッチングを進めて、第１開口部１０９に露出されたマスク層パターンの対応する両側壁上に、両側壁から同一な幅を有する第１犠牲スペーサ１１０を形成させる。この際、前記フローティングゲート用の導電層１０４の表面と接触する第１犠牲スペーサ１１０の底面の幅の大きさによって、後述するコントロールゲートの長さが決定されうる。
【００３４】
図４を参照すれば、第１開口部１０９内の両側壁に形成された第１犠牲スペーサ１１０の対の間に露出された、フローティングゲート用の導電層１０４について熱酸化工程を選択的に進めて、ゲート間の絶縁層１１２である熱酸化層を約５００ないし１５００Åの厚さに形成する。
【００３５】
図５を参照すれば、例えば酸化物層であるゲート間の絶縁層１１２についてエッチング選択性がある、例えば窒化物層である第２マスク層１０８及び第１犠牲スペーサ１１０を燐酸を使用して選択的に湿式除去する。次いで、酸化物層からなる第１マスク層１０６及びゲート間の絶縁層１１２をエッチングマスクとして、フローティングゲート用の導電層１０４の露出された部分をゲート絶縁層１０２が露出されるまで異方性エッチングして、ゲート間の絶縁層１１２と第１マスク層１０６との間にストライプ状の第２開口部１１７を形成する。次いで、必要に応じてエッチングされた部位を洗浄した後、トンネリング絶縁層を形成する。本実施例において、トンネリング絶縁層は、熱酸化工程によりフローティングゲート用の導電層１０４の露出された表面とゲート絶縁層１０２の表面上に、薄く形成された熱酸化層である第１トンネリング絶縁層１１４と、基板の全体表面上にＣＶＤ工程により形成されたＣＶＤ酸化層である第２トンネリング絶縁層１１６とからなる二重層であるが、それらのうち、少なくとも一つの層でも構成されうるということは当然である。本実施例において、第１トンネリング絶縁層１１４は、約３０ないし１００Åの厚さに形成し、第２トンネリング絶縁層１１６は、約５０ないし１５０Åの厚さに形成する。
【００３６】
図６を参照すれば、第２トンネリング絶縁層１１６が形成された全体表面上に、コントロールゲート用の導電層１１８としてポリシリコン層を約１０００ないし３０００Åの厚さに形成し、次いで、その上部に、コントロールゲート用の導電層１１８、第１マスク層１０６、ゲート間の絶縁層１１２などとエッチング選択性がある、例えば窒化物層を約１０００ないし３０００Åの厚さに形成した後、例えば、ＲＩＥなどの異方性エッチングを行って、第１開口部１０９内のコントロールゲート用の導電層１１８の側壁上に第２犠牲スペーサ１２０を形成する。コントロールゲート用の導電層１１８の厚さ及び第２犠牲スペーサ１２０の下部幅の大きさは、後続工程によりフローティングゲートの長を決定する重要な要素となる。
【００３７】
図７を参照すれば、第２犠牲スペーサ１２０をエッチングマスクとして露出されたコントロールゲート用の導電層１１８をエッチングして、第２トンネリング絶縁層１１６の表面を露出させる。コントロールゲート用の導電層１１８は、ワードラインに沿って各セル別に分離されてコントロールゲート１１８ａに形成される。
【００３８】
図８を参照すれば、次いで、第２犠牲スペーサ１２０とコントロールゲート１１８ａとをエッチングマスクとして、露出された第２トンネリング絶縁層１１６をエッチングし、次いで、第１マスク層１０６及びゲート間の絶縁層１１２をエッチングしてフローティングゲート用の導電層１０４ａを露出させる。この際、第１開口部内でのゲート間の絶縁層１１２も、各セル別に同一な大きさにそれぞれ分離される。
【００３９】
図９を参照すれば、次いで、第２犠牲スペーサ１２０、コントロールゲート１１８ａ及び分離されたゲート間の絶縁層１１２ａをエッチングマスクとして、露出されたフローティングゲート用の導電層１０４をゲート絶縁層１０２が露出されるまでエッチングして、第３開口部１２１を形成する。この際、フローティングゲート用の導電層１０４は、各セル内で互いに分離された独立のフローティングゲート１０４ｂに形成され、コントロールゲート１１８ｂの外側に残留したフローティングゲート用の導電層１０４は、エッチングされて除去される。この際、コントロールゲート１１８ａの露出された部位も共にある程度エッチングされ、特にトンネリング絶縁層上に突出部形態に形成されたコントロールゲート１１８ａの部位がエッチングされて、その高さが低くなることがある。次いで、残留する第２犠牲スペーサ１２０を除去する。第２犠牲スペーサ１２０は、必要によって残留させうる。
【００４０】
図１０を参照すれば、１．０×１５〜１．０×１６イオン／ｃｍ２程度のｎ型の不純物をイオン注入して、フローティングゲート１０４ｂの間の露出された半導体基板１００内にソース領域１２２を形成させる。必要によっては、マスク層を使用してソース領域１２２のみを選択的に限定した後にイオン注入できる。
【００４１】
図１１を参照すれば、コントロールゲート１１８ａまたは別途のマスクを形成した後、〜１．０×１４イオン／ｃｍ２程度のｎ型の不純物をイオン注入工程を実施して、低濃度のドレイン領域１２４を形成し、次いで、絶縁層として酸化物層を約１０００ないし２０００Åの厚さに形成した後、異方性エッチングして、絶縁スペーサ１２６をコントロールゲート１１８ａの側壁に形成した後、〜１．０×１６イオン／ｃｍ２程度のｎ型の不純物を注入して、高濃度のドレイン領域１２８を形成する。
【００４２】
図１２を参照すれば、基板上に層間絶縁層１３０を厚く形成した後、ＣＭＰ等の平坦化工程を行い、金属コンタクト形成工程によりタングステンプラグ等によるビットラインコンタクト１３２を形成した後、金属処理工程によりビットライン１３４を形成する。ビットラインコンタクト１３２のために、Ｔｉ／ＴｉＮの障壁金属層を形成できる。また、ビットラインのために、ＣＶＤ−タングステンプラグを使用でき、アルミニウムを使用できる。
【００４３】
＜第２実施例＞
図１３ないし図２０は、本発明の第２実施例に関する工程断面図であり、図１ＢのＡ−Ａ’線をカットしたものを示す。第２実施例では、第１実施例で説明した図２ないし図５の過程は同一であるので、その詳細な説明は省略する。第２実施例は、コントロールゲートがフローティングゲートを部分的にオーバーラップする構造についてのものである。
【００４４】
図１３を参照すれば、第２トンネリング絶縁層１１６が形成された全体表面上に、コントロールゲート用の導電層１１８としてポリシリコン層を形成し、次いで、その上部に、コントロールゲート用の導電層１１８、第１マスク層１０６、ゲート間の絶縁層１１２などとエッチング選択性がある、例えば窒化物層を第１実施例よりも薄く形成した後、ＲＩＥなどの異方性エッチングを行って、第１開口部１０９内のコントロールゲート用の導電層１１８の側壁上に第３犠牲スペーサ１２０ａを形成する。第３犠牲スペーサ１２０ａの下部幅の大きさは、後続工程によりフローティングゲートとオーバーラップされる長さを決定する重要な要素となる。
【００４５】
図１４を参照すれば、第３犠牲スペーサ１２０ａをエッチングマスクとして露出されたコントロールゲート用の導電層１１８をエッチングして、第２トンネリング絶縁層１１６の表面を露出させる。コントロールゲート用の導電層１１８は、ワードラインに沿って各セル別に分離されてコントロールゲート１１８ｃに形成される。
【００４６】
図１５を参照すれば、第３犠牲スペーサ１２０ａを除去した後、例えば窒化物層を基板の全面に第３犠牲スペーサ１２０ａの形成時より厚く形成した後に異方性エッチングして、コントロールゲート１１８ｃの突出部の内側壁上に第４犠牲スペーサ１２０ｂを形成する。第４犠牲スペーサ１２０ｂの下部幅は、第３犠牲スペーサ１２０ａの下部幅より大きくなるように行い、第４犠牲スペーサ１２０ｂの下部幅の大きさは、後続工程によりフローティングゲートの長さを決定する要素となる。
【００４７】
図１６を参照すれば、次いで、第４犠牲スペーサ１２０ｂとコントロールゲート１１８ｃとをエッチングマスクとして、露出された第２トンネリング絶縁層１１６をエッチングし、次いで、第１マスク層１０６及びゲート間の絶縁層１１２をエッチングしてフローティングゲート用の導電層１０４を露出させる。この際、第１開口部内でのゲート間の絶縁層１１２ａも、各セル別に同一な大きさにそれぞれ分離される。
【００４８】
図１７を参照すれば、次いで、第４犠牲スペーサ１２０ｂ、コントロールゲート１１８ｃ及び分離されたゲート間の絶縁層１１２ａをエッチングマスクとして、露出されたフローティングゲート用の導電層１０４をゲート絶縁層１０２が露出されるまでエッチングする。この際、フローティングゲート用の導電層１０４は、各セル内で互いに分離された独立のフローティングゲート１０４ｂに形成され、コントロールゲート１１８ｃの外側に残留したフローティングゲート用の導電層１０４は、エッチングされて除去される。この際、コントロールゲート１１８ｃの露出された部位もある程度共にエッチングされ、特にトンネリング絶縁層上に突出部形態に形成されたコントロールゲート１１８ｃの部位がエッチングされて、その高さが低くなることがある。
【００４９】
図１８を参照すれば、１．０×１５〜１．０×１６イオン／ｃｍ２程度のｎ型の不純物をイオン注入して、フローティングゲート１０４ｂの間の露出された半導体基板１００内にソース領域１２２を形成する。必要によっては、マスク層を使用してソース領域１２２のみを選択的に限定した後にイオン注入できる。次いで、残留する第４犠牲スペーサ１２０ｂを除去する。第４犠牲スペーサ１２０ｂは、必要によって残留させうる。
【００５０】
図１９を参照すれば、コントロールゲート１１８ｃまたは別途のマスクを形成した後、〜１．０×１４イオン／ｃｍ２程度のｎ型の不純物をイオン注入工程を実施して、低濃度のドレイン領域１２４を形成し、次いで、絶縁層として酸化物層を約１０００ないし２０００Åの厚さに形成した後、異方性エッチングして絶縁スペーサ１２６をコントロールゲート１１８ｃの側壁に形成した後、〜１．０×１６イオン／ｃｍ２程度のｎ型の不純物を注入して、高濃度のドレイン領域１２８を形成する。
【００５１】
図２０を参照すれば、半導体基板の全面に層間絶縁層１３０を厚く形成した後、ＣＭＰ等の平坦化工程を行い、金属コンタクト形成工程によりタングステンプラグ等によるビットラインコンタクト１３２を形成した後、金属処理工程によりビットライン１３４を形成する。ビットラインコンタクト１３２のために、Ｔｉ／ＴｉＮの障壁金属層を形成できる。また、ビットラインのために、ＣＶＤ−タングステンプラグを使用でき、アルミニウムを使用できる。
【００５２】
以上は、本発明の望ましい実施例についての具体的な説明であるが、本発明は、前記実施例に限定されず、本発明の技術的思想を逸脱しない範囲内で、当業者の技術レベルによって多様に変更できる。
【産業上の利用可能性】
【００５３】
本発明は、奇数セルと偶数セルとの間のオン電流の差を防止するためのスプリットゲート型の不揮発性の半導体メモリ素子に関連した技術分野に利用できる。
【図面の簡単な説明】
【００５４】
【図１Ａ】本発明の第１実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の主要構成要素についての概略的なレイアウトである。
【図１Ｂ】本発明の第２実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の主要構成要素についての概略的なレイアウトである。
【図２】図１ＡのＡ−Ａ’線に沿ってカットした本発明の第１実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図３】図１ＡのＡ−Ａ'線に沿ってカットした本発明の第１実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図４】図１ＡのＡ−Ａ'線に沿ってカットした本発明の第１実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図５】図１ＡのＡ−Ａ'線に沿ってカットした本発明の第１実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図６】図１ＡのＡ−Ａ'線に沿ってカットした本発明の第１実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図７】図１ＡのＡ−Ａ'線に沿ってカットした本発明の第１実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図８】図１ＡのＡ−Ａ'線に沿ってカットした本発明の第１実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図９】図１ＡのＡ−Ａ'線に沿ってカットした本発明の第１実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図１０】図１ＡのＡ−Ａ'線に沿ってカットした本発明の第１実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図１１】図１ＡのＡ−Ａ'線に沿ってカットした本発明の第１実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図１２】図１ＡのＡ−Ａ'線に沿ってカットした本発明の第１実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図１３】図１ＢのＡ−Ａ'線に沿ってカットした本発明の第２実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図１４】図１ＢのＡ−Ａ'線に沿ってカットした本発明の第２実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図１５】図１ＢのＡ−Ａ'線に沿ってカットした本発明の第２実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図１６】図１ＢのＡ−Ａ'線に沿ってカットした本発明の第２実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図１７】図１ＢのＡ−Ａ'線に沿ってカットした本発明の第２実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図１８】図１ＢのＡ−Ａ'線に沿ってカットした本発明の第２実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図１９】図１ＢのＡ−Ａ'線に沿ってカットした本発明の第２実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【図２０】図１ＢのＡ−Ａ'線に沿ってカットした本発明の第２実施例によるスプリットゲート型の不揮発性の半導体メモリ素子の製造過程を示す概略的な工程断面図である。
【符号の説明】
【００５５】
１００  半導体基板
１０１  素子分離領域
１０４ｂ  フローティングゲート
１１８ａ  コントロールゲート
１３２  ビットラインコンタクト
１３４  ビットライン
【図１Ａ】
0004837299.tif 000002
【図１Ｂ】
0004837299.tif 000003
【図２】
0004837299.tif 000004
【図３】
0004837299.tif 000005
【図４】
0004837299.tif 000006
【図５】
0004837299.tif 000007
【図６】
0004837299.tif 000008
【図７】
0004837299.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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