(57)【特許請求の範囲】
【請求項１】
第１のヴァラクタを含む第１のＬＣタンク回路を備えた電圧制御発振手段を有する位相同期回路と、第２のヴァラクタを含む第２のＬＣタンク回路を負荷とする増幅手段とを有する受信システムである通信システムにおいて、
前記電圧制御発振手段の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記各ヴァラクタを含むＬＣタンク回路の一方又は両方の同調周波数を制御することで、受信周波数の同調を行う受信周波数の同調手段と、
ビット誤り率を測定するビット誤り率測定手段を有し、前記ビット誤り率測定手段からのＱ値制御信号を用いて、前記各ヴァラクタを含むＬＣタンク回路の一方又は両方のＱ値を制御することで受信帯域の最適化を行う受信帯域の最適化手段と、
を備えたことを特徴とする通信システム。
【請求項２】
前記受信帯域の最適化手段は、
前記ビット誤り率測定手段からのＱ値制御信号が、前記増幅手段と前記電圧制御発振手段とに共通する同一の周波数制御信号であって、前記受信システムのビット誤り率が最小になるように前記第１及び第２のヴァラクタを夫々含む前記第１及び第２のＬＣタンク回路のＱ値を制御することを特徴とする請求項１に記載の通信システム。
【請求項３】
前記受信帯域の最適化手段は、
前記ビット誤り率測定手段からの第１のＱ値制御信号により、前記受信システムのビット誤り率が最小になるように前記増幅手段の第２のヴァラクタを含む第２のＬＣタンク回路のＱ値を制御するとともに、前記ビット誤り率測定手段からの第２のＱ値制御信号により、位相ノイズが最小になるように前記電圧制御発振手段の前記第１のヴァラクタを含む第１のＬＣタンク回路のＱ値を制御することを特徴とする請求項１に記載の通信システム。
【請求項４】
前記受信帯域の最適化手段は、
位相ノイズが最小になるように前記電圧制御発振手段の前記第１のヴァラクタを含む第１のＬＣタンク回路のＱ値を最大に保つように固定するとともに、前記ビット誤り率測定手段からのＱ値制御信号のみにより、前記受信システムのビット誤り率が最小になるように前記増幅手段の前記第２のヴァラクタを含む第２のＬＣタンク回路のＱ値を制御することを特徴とする請求項１に記載の通信システム。
【請求項５】
第１のヴァラクタを含む第１のＬＣタンク回路を備えた電圧制御発振手段を有する位相同期回路と、第２のヴァラクタを含む第２のＬＣタンク回路を負荷とする増幅手段とを有する送信システムである通信システムにおいて、
前記電圧制御発振手段の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記各ヴァラクタを含むＬＣタンク回路の一方又は両方の同調周波数を制御することで、送信周波数の同調を行う送信周波数の同調手段と、
ビット誤り率を測定するビット誤り率測定手段を有し、前記ビット誤り率測定手段からのＱ値制御信号を用いて、前記各ヴァラクタを含むＬＣタンク回路の一方又は両方のＱ値を制御することで送信帯域の最適化を行う送信帯域の最適化手段と、
を備えたことを特徴とする通信システム。
【請求項６】
前記送信帯域の最適化手段は、
前記ビット誤り率測定手段からのＱ値制御信号が、前記増幅手段と前記電圧制御発振手段とに共通する同一の周波数制御信号であって、前記送信システムのビット誤り率が最小になるように前記第１及び第２のヴァラクタを夫々含む前記第１及び第２のＬＣタンク回路のＱ値を制御することを特徴とする請求項５に記載の通信システム。
【請求項７】
前記送信帯域の最適化手段は、
前記ビット誤り率測定手段からの第１のＱ値制御信号により、前記送信システムのビット誤り率が最小になるように前記増幅手段の第２のヴァラクタを含む前記第２のＬＣタンク回路のＱ値を制御するとともに、前記ビット誤り率測定手段からの第２のＱ値制御信号により、位相ノイズが最小になるように前記電圧制御発振手段の前記第１のヴァラクタを含む前記第１のＬＣタンク回路のＱ値を制御することを特徴とする請求項５に記載の通信システム。
【請求項８】
前記送信帯域の最適化手段は、
位相ノイズが最小になるように前記電圧制御発振手段の前記第１のヴァラクタを含む前記第１のＬＣタンク回路のＱ値を最大に保つように固定するとともに、前記ビット誤り率を測定手段からのＱ値制御信号のみにより、前記送信システムのビット誤り率が最小になるように前記増幅手段の前記第２のヴァラクタを含む前記第２のＬＣタンク回路のＱ値を制御することを特徴とする請求項５に記載の通信システム。
【請求項９】
第１のヴァラクタを含む第１のＬＣタンク回路を備えた電圧制御発振手段を有する位相同期回路と、第２のヴァラクタを含む第２のＬＣタンク回路を負荷とする増幅手段と、第３のヴァラクタを含む第３のＬＣタンク回路を負荷とする周波数変換器と、前記位相同期回路を構成し、第４のヴァラクタを含む第４のＬＣタンク回路を負荷とする分周器とを有する受信システムである通信システムにおいて、
前記電圧制御発振手段の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記各ヴァラクタを含むＬＣタンク回路の少なくとも一つの同調周波数を制御することで、受信周波数の同調を行う受信周波数の同調手段と、
ビット誤り率を測定するビット誤り率測定手段を有し、前記ビット誤り率測定手段からのＱ値制御信号を用いて、前記各ヴァラクタを含むＬＣタンク回路の少なくとも一つのＱ値を制御することで、受信帯域の最適化を行う受信帯域の最適化手段と
を備えたことを特徴とする通信システム。
【請求項１０】
前記受信帯域の最適化手段は、
前記ビット誤り率測定手段からのＱ値制御信号が、前記増幅手段と前記電圧制御発振手段とに共通する同一の周波数制御信号であって、前記受信システムのビット誤り率が最小になるように前記第１，第２，第３及び第４のヴァラクタを含むＬＣタンク回路のＱ値を制御することを特徴とする請求項９に記載の通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信システム或いは送信システムに適用できる通信システムに関し、より詳細には、第１のヴァラクタを含む電圧制御発振手段を有する位相同期回路と、第２のヴァラクタを含む増幅回路とを備え、受信状態又は送信状態を良好に保ち、回路規模の簡素化を図るようにした通信システムに関する。
【背景技術】
【０００２】
従来の通信システムにおける受信条件を最適化する方法として、受信フィルタを追加し、その構成要素であるヴァラクタの容量値を可変させる調整手法は良く知られている。このことは、例えば、特許文献１で詳しく述べられている。
【０００３】
図１６は、従来の受信回路を示す図で、特許文献１に開示されている受信回路である。この受信回路は、発振器出力を信号源６とし、この信号源６とは異なる局部発振器２５でダウンコンバートした信号を用いて、インダクタ３とヴァラクタ４で構成される受信フィルタの容量を調整することにより受信状態を良好に保つものである。
【０００４】
つまり、受信待ち受け状態のとき、受信入力を、可変減衰器１をオフにして遮断し、スイッチ２をａ側にして送信用局部発振回路６の出力を周波数変換器２４への入力とする。そしてその変換出力のレベルを増幅器２９で検出し、制御回路５はこのレベルが最大となるようにヴァラクタ４への印加電圧を調節する。この自動同調によって、素子特性の経年変化や温度変化があっても受信状態を常に良好に保つようにしている。
【０００５】
また、デジタル通信システム用ビット誤り率測定装置としては、例えば、特許文献２がある。この特許文献２のものは、同期が外れた場合に疑似ランダムパターンを新たに取り込む時間を除去し、迅速にビット誤り率を測定するものである。
【０００６】
【特許文献１】特開平９−２９８４８０号公報
【特許文献２】特開平５−３７４９５号公報
【非特許文献１】Ｊｏｈｎ  Ｇ．Ｐｒｏａｋｉｓ“Ｄｉｇｉｔａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ−３rdＥｄｉｔｉｏｎ”ｐｐ２５７〜ｐｐ２８４，ＭｃＧｒａｗ−Ｈｉｌｌ，Ｉｎｃ  １９９５．
【非特許文献２】Ｂ．  Ｇｉｌｂｅｒｔ，  “Ａ  ｐｒｅｃｉｓｅ  ｆｏｕｒ−ｑｕａｄｒａｎｔ  ｍｕｌｔｉｐｌｉｅｒ  ｗｉｔｈ  ｓｕｂ−ｎａｎｏｓｅｃｏｎｄ  ｒｅｓｐｏｎｓｅ，”  ＪＳＳＣ  ＳＣ−３，  ｐｐ．  ３６５〜３７３，  Ｄｅｃ．  １９６８．
【非特許文献３】Ｊｒｉ  Ｌｅｅ，  Ｂｅｈｚａｄ  Ｒａｚａｖｉ  “Ａ  ４０−ＧＨｚ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｄｅｒ  ｉｎ  ０．１８−ｕｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ”  ＪＳＳＣ  ＶＯＬ．３９  ＮＯ．４，  ｐｐ５９４〜６０１，  Ａｐｒｉｌ  ２００４
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した特許文献１に記載の受信方式では、信号源として、局部発振器以外の発振器が必要なことと、帯域調整用のフィルタ回路を別途付加することが必要になるため回路規模の増大を招き、実現コストが大きくなるという課題があった。
【０００８】
また、上述した特許文献２に記載のものは、デジタル通信システムにおけるビット誤り率測定装置に関するものであって、本発明のような、受信周波数の同調手段と受信帯域の最適化手段とを備えた通信システムを開示するものではない。
【０００９】
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、受信周波数の同調手段と受信帯域の最適化手段とを備え、受信状態又は送信状態を良好に保ち、回路規模の簡素化を図るようにした通信システムを提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１のヴァラクタを含む第１のＬＣタンク回路を備えた電圧制御発振手段を有する位相同期回路と、第２のヴァラクタを含む第２のＬＣタンク回路を負荷とする増幅手段とを有する受信システムである通信システムにおいて、前記電圧制御発振手段の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記各ヴァラクタを含むＬＣタンク回路の一方又は両方の同調周波数を制御することで、受信周波数の同調を行う受信周波数の同調手段と、ビット誤り率を測定するビット誤り率測定手段を有し、前記ビット誤り率測定手段からのＱ値制御信号を用いて、前記各ヴァラクタを含むＬＣタンク回路の一方又は両方のＱ値を制御することで受信帯域の最適化を行う受信帯域の最適化手段と、を備えたことを特徴とする。
【００１１】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記受信帯域の最適化手段は、前記ビット誤り率測定手段からのＱ値制御信号が、前記増幅手段と前記電圧制御発振手段とに共通する同一の周波数制御信号であって、前記受信システムのビット誤り率が最小になるように前記第１及び第２のヴァラクタを夫々含む前記第１及び第２のＬＣタンク回路のＱ値を制御することを特徴とする。
【００１２】
また、請求項３に記載の発明は、請求項１に記載の発明において、前記受信帯域の最適化手段は、前記ビット誤り率測定手段からの第１のＱ値制御信号により、前記受信システムのビット誤り率が最小になるように前記増幅手段の第２のヴァラクタを含む第２のＬＣタンク回路のＱ値を制御するとともに、前記ビット誤り率測定手段からの第２のＱ値制御信号により、位相ノイズが最小になるように前記電圧制御発振手段の前記第１のヴァラクタを含む第１のＬＣタンク回路のＱ値を制御することを特徴とする。
【００１３】
また、請求項４に記載の発明は、請求項１に記載の発明において、前記受信帯域の最適化手段は、位相ノイズが最小になるように前記電圧制御発振手段の前記第１のヴァラクタを含む第１のＬＣタンク回路のＱ値を最大に保つように固定するとともに、前記ビット誤り率測定手段からのＱ値制御信号のみにより、前記受信システムのビット誤り率が最小になるように前記増幅手段の前記第２のヴァラクタを含む第２のＬＣタンク回路のＱ値を制御することを特徴とする。
【００１４】
また、請求項５に記載の発明は、第１のヴァラクタを含む第１のＬＣタンク回路を備えた電圧制御発振手段を有する位相同期回路と、第２のヴァラクタを含む第２のＬＣタンク回路を負荷とする増幅手段とを有する送信システムである通信システムにおいて、前記電圧制御発振手段の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記各ヴァラクタを含むＬＣタンク回路の一方又は両方の同調周波数を制御することで、送信周波数の同調を行う送信周波数の同調手段と、ビット誤り率を測定するビット誤り率測定手段を有し、前記ビット誤り率測定手段からのＱ値制御信号を用いて、前記各ヴァラクタを含むＬＣタンク回路の一方又は両方のＱ値を制御することで送信帯域の最適化を行う送信帯域の最適化手段と、を備えたことを特徴とする。
【００１５】
また、請求項６に記載の発明は、請求項５に記載の発明において、前記送信帯域の最適化手段は、前記ビット誤り率測定手段からのＱ値制御信号が、前記増幅手段と前記電圧制御発振手段とに共通する同一の周波数制御信号であって、前記送信システムのビット誤り率が最小になるように前記第１及び第２のヴァラクタを夫々含む前記第１及び第２のＬＣタンク回路のＱ値を制御することを特徴とする。
【００１６】
また、請求項７に記載の発明は、請求項５に記載の発明において、前記送信帯域の最適化手段は、前記ビット誤り率測定手段からの第１のＱ値制御信号により、前記送信システムのビット誤り率が最小になるように前記増幅手段の第２のヴァラクタを含む前記第２のＬＣタンク回路のＱ値を制御するとともに、前記ビット誤り率測定手段からの第２のＱ値制御信号により、位相ノイズが最小になるように前記電圧制御発振手段の前記第１のヴァラクタを含む前記第１のＬＣタンク回路のＱ値を制御することを特徴とする。
【００１７】
また、請求項８に記載の発明は、請求項５に記載の発明において、前記送信帯域の最適化手段は、位相ノイズが最小になるように前記電圧制御発振手段の前記第１のヴァラクタを含む前記第１のＬＣタンク回路のＱ値を最大に保つように固定するとともに、前記ビット誤り率を測定手段からのＱ値制御信号のみにより、前記送信システムのビット誤り率が最小になるように前記増幅手段の前記第２のヴァラクタを含む前記第２のＬＣタンク回路のＱ値を制御することを特徴とする。
【００１８】
また、請求項９に記載の発明は、第１のヴァラクタを含む第１のＬＣタンク回路を備えた電圧制御発振手段を有する位相同期回路と、第２のヴァラクタを含む第２のＬＣタンク回路を負荷とする増幅手段と、第３のヴァラクタを含む第３のＬＣタンク回路を負荷とする周波数変換器と、前記位相同期回路を構成し、第４のヴァラクタを含む第４のＬＣタンク回路を負荷とする分周器とを有する受信システムである通信システムにおいて、前記電圧制御発振手段の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記各ヴァラクタを含むＬＣタンク回路の少なくとも一つの同調周波数を制御することで、受信周波数の同調を行う受信周波数の同調手段と、ビット誤り率を測定するビット誤り率測定手段を有し、前記ビット誤り率測定手段からのＱ値制御信号を用いて、前記各ヴァラクタを含むＬＣタンク回路の少なくとも一つのＱ値を制御することで、受信帯域の最適化を行う受信帯域の最適化手段とを備えたことを特徴とする。
【００１９】
つまり、請求項１に記載の発明を、ヴァラクタ含むＢＰＦを付加として持つ周波数変換器とそれと相似の回路構成の２分周器を有する通信システムに適応したもので、回路の構成要素としては既に組み込まれている電圧制御発振器（ＶＣＯ）のＬＣタンク内のヴァラクタと増幅器のＬＣ負荷内のヴァラクタを流用しつつ、受信（送信）周波数の同調は、電圧制御発振器の発振周波数制御信号を用い、受信（送信）帯域の最適化は、増幅器と電圧制御発振器に共通する同一の制御信号で実現することを特徴と通信システムである。なお、ビット誤り率測定手段を有し、前記各ヴァラクタの一方又は両方のＱ値を制御するように、前記ビット誤り率測定手段は、周波数変換器の前段に配置しても良い。
【００２０】
また、請求項１０に記載の発明は、請求項９に記載の発明において、前記受信帯域の最適化手段は、前記ビット誤り率測定手段からのＱ値制御信号が、前記増幅手段と前記電圧制御発振手段とに共通する同一の周波数制御信号であって、前記受信システムのビット誤り率が最小になるように前記第１，第２，第３及び第４のヴァラクタを含むＬＣタンク回路のＱ値を制御することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、回路の構成要素としては既に組み込まれている電圧制御発振器（ＶＣＯ）のＬＣタンク内のヴァラクタと増幅器のＬＣ負荷内のヴァラクタを流用しつつ、受信（送信）周波数の同調は、電圧制御発振器の発振周波数制御信号を用い、受信（送信）帯域の最適化は、増幅器と電圧制御発振器に共通する同一の制御信号で実現しているので、本発明に係る同調増幅回路は、ビット誤り率（ＢＥＲ）が最小となる受信（送信）状態を信号が通過する経路に何も回路素子を付加することなく、かつ自立的にこの状態を維持することが出来る。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施例について説明する。  
＜実施例１＞
図１は、本発明の通信システムである実施例１に係る受信システムを説明するためのブロック構成図である。本実施例１における受信システムは、位相同期回路１００と増幅器１０１とビット誤り率（ＢＥＲ；Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）測定回路１０５とから構成され、位相同期回路（ＰＬＬ；Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）１００は、ループフィルタ（ＬＦ；Ｌｏｏｐ  Ｆｉｌｔｅｒ）１０２とチャージポンプ（ＣＰ；Ｃｈａｒｇｅ  Ｐｕｍｐ）１０３と位相周波数検知器（ＰＦＤ；Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ）１０４と電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）１０６とから構成されている。
【００２３】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とＱ値制御信号ｂ１とが入力されて出力信号ｅが出力される。この出力信号ｅは、ビット誤り率測定回路１０５に入力され、このビット誤り率測定回路１０５によるビット誤り率（ＢＥＲ）の計算結果は、Ｑ値制御信号ｂ１となって、電圧制御発振器１０６と増幅器１０１にフィードバックされる。電圧制御発振器１０６と増幅器１０１にフィードバックされるもうひとつの制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ  Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００２４】
つまり、本発明の通信システムは、第１のヴァラクタ（図２のＶ１〜Ｖ４）を含む電圧制御発振器１０６を有する位相同期回路１００と、第２のヴァラクタ（図３のＶ５〜Ｖ８）を含む増幅器１０１とを有する。ヴァラクタとは、バリキャップ（ヴァラクタダイオード又はヴァラクタ）ともいい、電圧によって静電容量が変化する容量素子のことをいう。
【００２５】
受信周波数の同調は、電圧制御発振器１０６の発振周波数を制御するように、位相同期回路１００からの周波数制御信号ｃ１を用いて行なわれる。
【００２６】
また、受信帯域の最適化は、ビット誤り率を測定するビット誤り率測定回路１０５を有し、各ヴァラクタの一方又は両方のＱ値を制御するように、ビット誤り率測定器１０５からのＱ値制御信号ｂ１を用いて行なわれる。
【００２７】
特に、本実施例１における受信システムのおける受信帯域の最適化は、ビット誤り率測定回路１０５からのＱ値制御信号ｂ１が、増幅器１０１と電圧制御発振器１０６とに共通する同一の周波数制御信号であって、受信システムのビット誤り率が最小になるように第１及び第２のヴァラクタのＱ値を制御することにより行なわれる。
【００２８】
このように本実施例１における受信システムは、増幅器１０１と電圧制御発振器１０６との制御信号が同一であることから強い相関関係を有する受信システムと成る。
【００２９】
図２は、図１に示した電圧制御発振器の回路図で、図３は、図１に示した増幅器の回路図である。なお図中、ＣＮＴＰは正ヴァラクタ制御信号、ＣＮＴＮは負ヴァラクタ制御信号、ＣＢＩＡＳＰは正ヴァラクタ直流バイアス電圧、ＣＢＩＡＳＮは負ヴァラクタ直流バイアス電圧、Ｒ１〜Ｒ８は直流バイアス印加用抵抗、Ｒａ〜Ｒｄは直流バイアス印加用抵抗、ＮＶＰはＶＣＯ負性抵抗発生用トランジスタ、ＮＶＮはＶＣＯ負性抵抗発生用トランジスタ、ＮＡＰは増幅用トランジスタ、ＮＡＮは増幅用トランジスタ、ＩＢＩＡＳＰはＤＣバイアス電流端子、ＰＢ０はカレントミラー用トランジスタ、ＰＢ１はカレントミラー用トランジスタ、ＩＢＩＡＳＮはＤＣバイアス電流端子、ＮＢ０はカレントミラー用トランジスタ、ＮＢ００はカレントミラー用トランジスタ、ＮＢ１はカレントミラー用トランジスタ、ＣＩＰは直流阻止用キャパシタ、ＣＩＮは直流阻止用キャパシタ、ＲＩＰは直流バイアス印加用抵抗、ＲＩＮは直流バイアス印加用抵抗を示している。
【００３０】
図２において電圧制御発振器１０６の発振周波数（Ｆｏｓｃ）は、インダクタンス値Ｌｐｖ、ＬｎｖのインダクタＬｐｖ、Ｌｎｖ、容量値Ｃ１〜Ｃ４の直流阻止用キャパシタＣ１〜Ｃ４及びヴァラクタＶ１〜Ｖ４とから成るタンク回路で決定され、その値は以下の式（１）で表される。以下では簡単のため、
Ｖ１の容量＝Ｖ２の容量＝Ｃｖ１
Ｖ３の容量＝Ｖ４の容量＝Ｃｖ３
Ｌｐｖ＝Ｌｎｖ＝Ｌｖ
Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ０
Ｃ０＞＞Ｃｖ１，Ｃｖ３
とする。
Ｆｏｓｃ＝（１／Ｓｑｒｔ（Ｌｖ×（Ｃｖ１＋Ｃｖ３））    ・・・（１）
【００３１】
また、増幅器１０１の最大利得を示す周波数（Ｆｍａｘ）も、電圧制御発振器１０６と同様にインダクタンス値Ｌｐａ、ＬｎａのインダクタＬｐａ、Ｌｎａ、容量値Ｃ５〜Ｃ８の直流阻止用キャパシタＣ５〜Ｃ８及びヴァラクタＶ５〜Ｖ８とから成るタンク回路で決定される、その値は以下の式（２）で示される。ここでも簡単のため、
Ｖ５の容量＝Ｖ６の容量＝Ｃｖ５
Ｖ７の容量＝Ｖ８の容量＝Ｃｖ７
Ｌｐａ＝Ｌｎａ＝Ｌａ
Ｃ５＝Ｃ６＝Ｃ７＝Ｃ８＝Ｃ０
Ｃ０＞＞Ｃｖ５，Ｃｖ７
とする。
Ｆｍａｘ＝（１／Ｓｑｒｔ（Ｌａ＊（Ｃｖ５＋Ｃｖ７））    ・・・（２）
【００３２】
すなわち、Ｌｐｖ＝Ｌｐａ，Ｌｎｖ＝Ｌｎａ，Ｃ１〜Ｃ４＝Ｃ５〜Ｃ８と成るよう設計すれば、図１に示した受信システムにおいて増幅器１０１の最大利得周波数と、電圧制御発振器１０６の発振周波数は自動的に等しくなる。ダイレクトコンバージョンの受信システムではこの条件によって受信信号強度の最大化が達成できる。
【００３３】
通常、ＬＣタンク方式の電圧制御発振器では、Ｓｉｎｇｌｅ−Ｅｎｄの周波数制御方式を用いるが、この受信システムの実現においては、素子感度が低く抑える事の出来る差動制御方式の方が好ましい。図２に示した電圧制御発振器１０６の回路図と、図３に示した増幅器１０１の回路図は、上述した差動制御方式を採用した回路例を示している。
【００３４】
受信システムのビット誤り率（ＢＥＲ）は、信号強度／雑音強度が大きいほど小さくなる。雑音の大きさが周波数に依らず一定の場合、雑音強度は受信信号の帯域幅に比例して大きくなる。但し、受信信号の存在する帯域より狭くなっては、信号の強度まで低下してしまうため、無限に帯域を狭くする事は出来ず、最適な受信帯域幅が存在する。
【００３５】
この最適な帯域幅をビット誤り率測定によって求め、電圧制御発振器１０６と増幅器１０１にフィードバックする。これによってエラー発生の最も少ない最適な受信機の自動調整が実現できる。
【００３６】
図４は、図１に示したビット誤り率測定回路の構成図で、図中符号４０１はパターン発生器（Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）、４０２は検査システム（Ｓｙｓｔｅｍ  Ｕｎｄｅｒ  Ｔｅｓｔ）、４０３はエラー検出器（Ｅｒｒｏｒ  Ｄｅｔｅｃｔｏｒ）を示している。パターン発生器４０１からのクロック信号Ａがエラー検出器４０３に入力される。また、パターン発生器４０１からのデータ信号であるビットパターンＢが、エラー検出器４０３と検査システム４０２に入力される。検査システム４０２では、ビットパターンＢが入力されてプラスエラー信号Ｃが出力され、エラー検出器４０３に入力される。
【００３７】
エラー検出器４０３において、クロックＡはビットパターンＢと、プラスエラー信号Ｃとの同期を取り、データを確定するタイミングを決定する為の基準として用いられる。クロックＡによって、ビットパターンＢから、ビットパターン信号系列Ｂ‘とプラスエラー信号Ｃからビットパターン信号系列Ｃ’が抽出される。エラー検出器４０３ではこの抽出信号系列間Ｂ‘Ｃ’間に存在する遅延をＢ’に加えＢ“を得る。次に、このＢ”とＣ‘をビット毎に比較しビット間のデータが異なっていれば、これをエラー数Ｅとして加算していく。エラー検出器４０３で得られるビットエラーレイト（ＢＥＲ）は、入力された総ビット数（ＢＩＴ）でエラーの総数（ＥＲＲＯＲ）を割った次式で示される。
ＢＥＲ＝ＥＲＲＯＲ／ＢＩＴ
【００３８】
入力のビットパターンＢが既知の場合は、図４中のパターン発生器４０１を省略できるため、図４に示す原理図通りの測定が出来るが、未知の信号が入力される場合は、図１中のビット誤り率測定回路１０５の所で出力信号ｅを測定し、その繰り返しの様子の重ね書きを行う。すなわち、アイパターンを測定することでビット誤り率測定の代替が可能となる。
【００３９】
図５は、図４において得られる波形例を示す図で、アイパターンのアイ開口振幅を説明するための図である。このアイ開口振幅をエラー発生確率の評価関数とする。アイ開口振幅の大きいほどビット誤り率は小さくなるため、アイ開口振幅が最大になるようＱ値制御信号ｂ１を用いて電圧制御発振器１０６と増幅器１０１にフィードバックをかける。
【００４０】
アイ開口振幅測定が、ビット誤り率測定の代替手段として妥当であることは、非特許文献１で証明されている。これに依ると信号にガウシアン雑音が重畳されている場合、エラーの発生する確率密度は、以下の式で信号対雑音比（ＳＮＲ；Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ）と関連つけられる事が示されている。
Ｐｂ＝Ｑ（Ｓｑｒｔ（Ｅｂ／Ｎｏ））    ・・・（３）
Ｐｂ；エラー発生確率（Ｅｒｒｏｒ  Ｐｒｏｂａｂｉｌｉｔｙ）
Ｅｂ；ビットのエネルギー（Ｅｎｅｒｇｙ  ｏｆ  Ｂｉｔ）
Ｎｏ；雑音パワー（Ｎｏｉｓｅ  Ｐｏｗｅｒ）
Ｑ；Ｑ−ｆｕｎｃｔｉｏｎ
Ｑ（ｘ）＝（１／Ｓｑｒｔ（２＊π））＊Ｉｎｔｅｇｒａｌ［Ｉｎｆｉｎｉｔｙ，  ｘ，  ｅ−t2/2  ｄｔ                    ・・・（４）
ｘ＞０  
この式から、ビット誤り率を間接的に測定するには、信号強度と雑音強度、すなわち、アイ開口振幅を測定すればよい事がわかる。
【００４１】
次に、Ｑ値の制御方法について以下に説明する。  
インダクタのＱ値ＱＬは、ＱＬ＝ωＬ／損失、すなわち、周波数に比例して上昇し、ヴァラクタのＱ値ＱＶは、ＱＶ＝（１／ωＣ＊損失）、つまり、周波数に反比例して減少する。この事に由来するタンク回路のＱ値決定要因が、インダクタからヴァラクタに切り替わっていく周波数が、１ＧＨｚ以上の周波数に存在する。更にはヴァラクタのＱ値は、ヴァラクタの直流動作点に依存する事が測定から明らかになった。
【００４２】
図６（ａ），（ｂ）は、ヴァラクタのＱ値−周波数特性・直流バイアス依存性を示す図及びその測定回路を示す図で、図６（ａ）が測定結果のグラフを示す図で、図６（ｂ）が測定回路を示す図である。
【００４３】
このグラフに依ると５ＧＨｚでのＱ値は２５〜７０、１０ＧＨｚでのＱ値は１２〜４０と１００％以上の変化をする事がわかる。Ｏｎ−ＣｈｉｐインダクタのＱ値は５〜３０程度なので、１ＧＨｚ以上ではタンク回路のＱ値の決定要因がインダクタからヴァラクタに変わっていくことが分かる。
【００４４】
本発明では、図６（ａ）に示されるヴァラクタのＱ値−直流バイアス依存性を利用して、新たな回路を付加することなしに、増幅器の利得最大の周波数は保ったままフィルタの帯域を可変する事が出来る。
【００４５】
更には、ビット誤り率測定に、直接測定法でなくアイ開口振幅測定を用いる事で信号を受信した状態でのビット誤り率測定が可能になったため、ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｓｅｓｓ；符号分割多重）方式の様に待ち受け時間が存在しない場合でも受信ＢＥＲの最適化が可能になった。
【００４６】
＜実施例２＞
図７は、本発明の通信システムである実施例２に係る受信システムを説明するためのブロック構成図である。本実施例２における受信システムは、図１に示したブロック構成図と同様である。実施例１と本実施例２との相違は、上述した実施例１においては、ビット誤り率測定回路１０５からの増幅器用Ｑ値制御信号ｂ１が、増幅器１０１と電圧制御発振器１０６の両方に入力されているのに対して、本実施例２におけるビット誤り率測定回路１０５からの増幅器用Ｑ値制御信号ｂ１が増幅器１０１のみに入力され、ビット誤り率測定回路１０５からの電圧制御発振器用Ｑ値制御信号ｆ１が、電圧制御発振器１０６に入力されている点で相違している。
【００４７】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とＱ値制御信号ｂ１が入力されて、出力信号ｅが出力される。この出力信号ｅは、ビット誤り率測定回路１０５に入力され、このビット誤り率測定回路１０５によるビット誤り率の計算結果は、２つ存在する。電圧制御発振器用Ｑ値制御信号ｆ１は、電圧制御発振器１０６の位相ノイズを最小化するため、ヴァラクタのＱ値が最大になるよう制御される。増幅器用Ｑ値制御信号ｂ１は、上述した実施例１と同様に、増幅器１０１の帯域をＢＥＲが最小になるように制御される。増幅器１０１にフィードバックされるもうひとつの制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号であり、電圧制御発振器１０６と増幅器１０１とにフィードバックされる。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ  Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００４８】
なお、図７中の電圧制御発振器１０６及び増幅器１０１の回路図は、上述した図２及び図３と同様であり、この回路図の動作についても同様である。
【００４９】
つまり、本実施例２における受信システムにおける受信帯域の最適化は、ビット誤り率を測定器１０５からの増幅器用Ｑ値制御信号ｂ１により、受信システムのビット誤り率が最小になるように増幅器１０１の第２のヴァラクタのＱ値を制御するとともに、ビット誤り率測定器１０５からの電圧制御発振器Ｑ値制御信号ｆ１により、位相ノイズが最小になるように電圧制御発振器１０６の第１のヴァラクタのＱ値を制御することにより行なわれる。
【００５０】
図８（ａ），（ｂ）は、アイ開口時間を説明するための図で、本実施例２での位相ノイズ最小化の評価には、図８（ａ），（ｂ）に示したアイ開口時間を用いる。これは位相ノイズの大きさと、ランダムジッタの大きさとの間に比例関係があるという物理原則に従ったもので、アイ開口時間が最大と成るよう電圧制御発振器１０６のタンク回路のヴァラクタ直流バイアスを、ビット誤り率測定回路１０５からの電圧制御発振器用Ｑ値制御信号ｆ１により制御する。
【００５１】
本実施例２では、上述した実施例１では共通であった電圧制御発振器１０６と増幅器１０１のＱ制御信号を独立にすることで更なる受信条件の最適化が達成できる。
【００５２】
＜実施例３＞
図９は、本発明の通信システムである実施例３に係る受信システムを説明するためのブロック構成図である。本実施例３における受信システムは、図１に示したブロック構成図と同様である。実施例１と本実施例３との相違は、上述した実施例１においては、ビット誤り率測定回路１０５からのＱ値制御信号ｂ１が、増幅器１０１と電圧制御発振器１０６に入力されているのに対して、本実施例３におけるビット誤り率測定回路１０５からの増幅器用Ｑ値制御信号ｂ１が増幅器１０１のみに入力されている点で相違している。
【００５３】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１と増幅器用Ｑ値制御信号ｂ１が入力されて出力信号ｅが出力される。この出力信号ｅは、ビット誤り率測定回路１０５に入力され、このビット誤り率測定回路１０５によるビット誤り率の計算結果は、Ｑ制御信号ｂ１により増幅器１０１にのみ導かれる。Ｑ値制御信号ｂ１は、上述した実施例１と同様に増幅器１０１の帯域を、ビット誤り率が最小になるように制御される。増幅器１０１にフィードバックされるもうひとつの制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号であり、電圧制御発振器１０６と増幅器１０１とにフィードバックされる。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ  Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００５４】
なお、図９中の電圧制御発振器１０６及び増幅器１０１の回路図は、上述した図２及び図３と同様であり、この回路図の動作についても同様である。
【００５５】
つまり、本実施例３における受信システムにおける受信帯域の最適化は、位相ノイズが最小になるように電圧制御発振器１０６のヴァラクタのＱ値を最大に保つように固定するとともに、ビット誤り率を測定器１０５からのＱ値制御信号ｂ１のみにより、受信システムのビット誤り率が最小になるように増幅器１０１の第２のヴァラクタのＱ値を制御することにより行なわれる。
【００５６】
本実施例３では、電圧制御発振器１０６のＱ値制御は行わないものの、図６（ａ）のＱ値−直流バイアス依存性のグラフを参考にして直流バイアスが最小に保たれるよう固定することで位相ノイズの最小化を図っている。
【００５７】
＜実施例４＞
上述した実施例１は、受信側における受信システムの実施例であったが、これを送信側の送信システムに適応してもやはりＳＮＲの最適な送信システムが得られる。
【００５８】
図１０は、本発明の通信システムである実施例４に係る送信システムを説明するためのブロック構成図である。本実施例４における送信システムは、位相同期回路２００と増幅器２０１とビット誤り率（ＢＥＲ；Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）測定回路２０５とから構成され、位相同期回路（ＰＬＬ；Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）２００は、ループフィルタ（ＬＦ；Ｌｏｏｐ  Ｆｉｌｔｅｒ）２０２とチャージポンプ（ＣＰ；Ｃｈａｒｇｅ  Ｐｕｍｐ）２０３と位相周波数検知器（ＰＦＤ；Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ）２０４と電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）２０６とから構成されている。
【００５９】
増幅器２０１には、入力信号ｄと周波数制御信号ｃ２とＱ値制御信号ｂ２とが入力されて出力信号ｅが出力される。この出力信号ｅは、ビット誤り率測定回路２０５に入力され、このビット誤り率測定回路２０５によるビット誤り率（ＢＥＲ）の計算結果は、Ｑ値制御信号ｂ２となって、電圧制御発振器２０６と増幅器２０１にフィードバックされる。電圧制御発振器２０６と増幅器２０１にフィードバックされるもうひとつの制御信号である周波数制御信号ｃ２は、電圧制御発振器２０６と位相周波数検知器２０４とチャージポンプ２０３、とループフィルタ２０２とで構成される位相同期回路２００において、電圧制御発振器２０６の発振周波数を制御するループフィルタ２０２からの出力信号である。また、基準クロック信号（Ｒｅｆｅｒｅｎｃｅ  Ｃｌｏｃｋ）ａ２は、外部から入力され、位相同期回路１００の位相の基準となる信号である。本実施例４における送信システムは、増幅器２０１と電圧制御発振器２０６との制御信号が同一であることから強い相関関係を有する送信システムと成る。
【００６０】
つまり、本発明の通信システムは、第１のヴァラクタ（図２のＶ１〜Ｖ４）を含む電圧制御発振器２０６を有する位相同期回路（２００）と、第２のヴァラクタ（図３のＶ５〜Ｖ８）を含む増幅器２０１とを有する。
【００６１】
送信周波数の同調は、電圧制御発振器２０６の発振信周波数を制御するように、位相同期回路２００からの周波数制御信号ｃ２を用いて行なわれる。
【００６２】
また、送信帯域の最適化は、ビット誤り率を測定するビット誤り率測定回路２０５を有し、各ヴァラクタの一方又は両方のＱ値を制御するように、ビット誤り率測定器２０５からのＱ値制御信号ｂ２を用いて行なわれる。
【００６３】
特に、本実施例４の送信システムにおける送信帯域の最適化は、ビット誤り率測定回路２０５からのＱ値制御信号ｂ２が、増幅器２０１と電圧制御発振器２０６とに共通する同一の周波数制御信号であって、送信システムのビット誤り率が最小になるように第１及び第２のヴァラクタのＱ値を制御することにより行なわれる。
【００６４】
＜実施例５＞
上述した実施例２は、受信側における受信システムの実施例であったが、これを送信側の送信システムに適応してもやはりＳＮＲの最適な送信システムが得られる。
【００６５】
図１１は、本発明の通信システムである実施例５に係る送信システムを説明するためのブロック構成図である。本実施例５における送信システムは、図１０に示したブロック構成図と同様である。実施例４と本実施例５との相違は、上述した実施例４においては、ビット誤り率測定回路２０５からのＱ値制御信号ｂ２が、増幅器２０１と電圧制御発振器２０６の両方に入力されているのに対して、実施例５においては、ビット誤り率測定回路２０５からの増幅器用Ｑ値制御信号ｂ２が増幅器２０１のみに入力され、ビット誤り率測定回路２０５からの電圧制御発振器用Ｑ値制御信号ｆ２が、電圧制御発振器２０６に入力されている点で相違している。
【００６６】
増幅器２０１には、入力信号ｄと周波数制御信号ｃ２とＱ値制御信号ｂ２が入力されて、出力信号ｅが出力される。この出力信号ｅは、ビット誤り率測定回路２０５に入力され、このビット誤り率測定回路１０５によるビット誤り率の計算結果は、２つ存在する。電圧制御発振器用Ｑ値制御信号ｆ２は、電圧制御発振器２０６の位相ノイズを最小化するため、ヴァラクタのＱ値が最大になるよう制御される。増幅器用Ｑ値制御信号ｂ２は、上述した実施例４と同様に、増幅器２０１の帯域をＢＥＲが最小になるように制御される。増幅器２０１にフィードバックされるもうひとつの制御信号である周波数制御信号ｃ２は、電圧制御発振器２０６と位相周波数検知器２０４とチャージポンプ２０３とループフィルタ２０２とで構成される位相同期回路２００において、電圧制御発振器２０６の発振周波数を制御するループフィルタ２０２からの出力信号であり、電圧制御発振器２０６と増幅器２０１とにフィードバックされる。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ  Ｃｌｏｃｋ）信号ａ２は、外部から入力され、位相同期回路２００の位相の基準となる信号である。
【００６７】
なお、図１０中の電圧制御発振器２０６及び増幅器２０１の回路図は、上述した図２及び図３と同様であり、この回路図の動作についても同様である。
【００６８】
つまり、本実施例５の送信システムにおける送信帯域の最適化は、ビット誤り率を測定回路２０５から増幅器用Ｑ値制御信号ｂ２により、送信システムのビット誤り率が最小になるように増幅器２０１の第２のヴァラクタのＱ値を制御するとともに、ビット誤り率測定回路２０５からの電圧制御発振器用Ｑ値制御信号ｆ２により、位相ノイズが最小になるように電圧制御発振器２０６の第１のヴァラクタのＱ値を制御することにより行なわれる。
【００６９】
本実施例５では、上述した実施例１では共通であった電圧制御発振器１０６と増幅器１０１のＱ制御信号を独立にする事で、更なる送信条件の最適化が達成できる。
【００７０】
＜実施例６＞
上述した実施例３は、受信側における受信システムの実施例であったが、これを送信側の送信システムに適応してもやはりＳＮＲの最適な送信システムが得られる。
【００７１】
図１２は、本発明の通信システムである実施例６に係る送信システムを説明するためのブロック構成図である。本実施例６における送信システムは、図１０に示したブロック構成図と同様である。実施例４と本実施例６との相違は、上述した実施例４においては、ビット誤り率測定回路２０５からのＱ値制御信号ｂ２が、増幅器２０１と電圧制御発振器２０６の両方に入力されているのに対して、実施例６におけるビット誤り率測定回路２０５からのＱ値制御信号ｂ２が増幅器２０１のみに入力されている点で相違している。
【００７２】
増幅器２０１には、入力信号ｄと周波数制御信号ｃ２とＱ値制御信号ｂ２が入力されて出力信号ｅが出力される。この出力信号ｅは、ビット誤り率測定回路２０５に入力され、このビット誤り率測定回路２０５によるビット誤り率の計算結果は、Ｑ制御信号ｂ２により増幅器２０１にのみ導かれる。Ｑ値制御信号ｂ２は、上述した実施例４と同様に増幅器２０１の帯域を、ビット誤り率が最小になるように制御される。増幅器２０１にフィードバックされるもうひとつの制御信号である周波数制御信号ｃ２は、電圧制御発振器２０６と位相周波数検知器２０４とチャージポンプ２０３とループフィルタ２０２とで構成される位相同期回路２００において、電圧制御発振器２０６の発振周波数を制御するループフィルタ２０２からの出力信号であり、電圧制御発振器２０６と増幅器２０１とにフィードバックされる。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ  Ｃｌｏｃｋ）信号ａ２は、外部から入力され、位相同期回路２００の位相の基準となる信号である。
【００７３】
なお、図１２中の電圧制御発振器２０６及び増幅器２０１の回路図は、上述した図２及び図３と同様であり、この回路図の動作についても同様である。
【００７４】
つまり、本実施例６の送信システムにおける送信帯域の最適化は、位相ノイズが最小になるように電圧制御発振器２０６のヴァラクタのＱ値を最大に保つように固定するとともに、ビット誤り率を測定回路２０５からのＱ値制御信号ｂ２のみにより、送信システムのビット誤り率が最小になるように増幅器２０１の第２のヴァラクタのＱ値を制御することにより行なわれる。
【００７５】
本実施例６では、電圧制御発振器２０６のＱ値制御は行わないものの、図６（ａ）のＱ値−直流バイアス依存性のグラフを参考にして直流バイアスが最小に保たれるよう固定することで位相ノイズの最小化を図っている。
【００７６】
＜実施例７＞
図１３は、本発明の通信システムである実施例７に係る受信システムを説明するためのブロック構成図である。本実施例７における受信システムは、位相同期回路１００と増幅器１０１とビット誤り率測定回路１０５とから構成され、位相同期回路１００は、ループフィルタ１０２とチャージポンプ１０３と位相周波数検知器１０４と電圧制御発振器１０６と周波数変換器１０７と２分周器１０８と分周器１０９とから構成されている。
【００７７】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１と増幅器用Ｑ値制御信号ｂ１が入力されて出力信号ｅが出力される。この出力信号ｅは、周波数変換器１０７に入力され、電圧制御発振器１０６の出力信号ｆと掛け合わされる事で周波数を変換されることで信号ｇとなり、ビット誤り率測定回路１０５に入力され、このビット誤り率測定回路１０５によるビット誤り率の計算結果は、Ｑ制御信号ｂ１により増幅器１０１と電圧制御発振器１０６と周波数変換器１０７に導かれる。Ｑ値制御信号ｂ１は、上述した実施例１と同様に増幅器１０１と電圧制御発振器１０６と周波数変換器１０７の帯域を、ビット誤り率が最小になるように制御される。増幅器１０１にフィードバックされるもうひとつの制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号であり、電圧制御発振器１０６と増幅器１０１と周波数変換器１０７と２分周器１０８にフィードバックされる。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ  Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００７８】
図１４は、図１３に示した周波数変換器の回路図で、図１５は、図１３に示した２分周器の回路図である。なお図中、ＣＮＴＰは正ヴァラクタ制御信号、ＣＮＴＮは負ヴァラクタ制御信号、ＣＢＩＡＳＰは正ヴァラクタ直流バイアス電圧、ＣＢＩＡＳＮは負ヴァラクタ直流バイアス電圧、Ｒ９〜Ｒ１６は直流バイアス印加用抵抗、Ｒｅ〜Ｒｈは直流バイアス印加用抵抗、Ｃ９〜Ｃ１６は直流阻止用キャパシタ、Ｖ９〜Ｖ１６はヴァラクタ、ＬＰＭ、ＬＮＭ、ＬＰＤ、ＬＮＤは負荷インダクタ、Ｎ１Ｍ、Ｎ２Ｍ、Ｎ１Ｄ、Ｎ２Ｄは周波数変換器入力部トランジスタ、Ｎ３Ｍ〜Ｎ６Ｍ及びＮ３Ｄ〜Ｎ６Ｄは電流切替え用４象限スイッチトランジスタ、ＩＢＭ、ＩＢＤは直流バイアス用電流源を示している。
【００７９】
以下では、図１３に示した通信システムをダイレクトコンバージョン送信機に見立てた回路動作について説明する。但しインダクタＬＰＭ、ＬＮＭとヴァラクタＶ９〜Ｖ１２からなるＬＣタンク回路、及びインダクタＬＰＤ、ＬＮＤとヴァラクタＶ１３〜Ｖ１６からなるＬＣタンク回路は、図３の増幅器におけるインダクタＬＰＡ、ＬＮＡとヴァラクタＶ５〜Ｖ８からなるＬＣタンク回路と相似の構成をしているため、ＬＣタンクに関する説明は省略する。
【００８０】
図１４において、ＲＦＰ、ＲＦＮには送信されるベースバンド信号が加えられ、ＬＯＰ，ＬＯＮには、送信キャリア周波数と同一のローカル信号が加えられる。図１４の回路は、上述した非特許文献２に掛かる所のアナログ掛け算器で、その出力端子ＯＵＴＰ，ＯＵＴＮにはＲＦＰ、ＲＦＮの入力周波数とＬＯＰ，ＬＯＮの入力周波数との和の周波数が現れる。
【００８１】
図１５では、図１４における入力端子ＲＦＰがＯＵＴＮと、ＲＦＮがＯＵＴＰと接続された点のみが異なり、その他は全く同一な回路である。この回路は、上述した非特許文献３においてＭｉｌｌｅｒ  Ｄｉｖｉｄｅｒとして紹介されている２分周器である。回路の動作はこの回路のＬＣタンク負荷部はＬＯＰ、ＬＯＮから入力されたＶＣＯからのローカル信号の半分の周波数に同調するよう設計されている。従って、ローカルの半分の周波数がＭ１Ｄ，Ｍ２Ｄに入力されることに成り、この信号がまたローカルの周波数と掛け算される事で和・差の周波数３／２＊ローカル・１／２＊ローカルの周波数を発生する。和の信号は、ＢＰＦ負荷で減衰されるため、結果としてＭ１Ｄ、Ｍ２Ｄへの入力は、１／２＊ローカルの周波数に落ち着く。この事よりＯＵＴＰ、ＯＵＴＮからは、１／２＊ローカルの周波数が取り出せる事がわかる。
【００８２】
さらには、図１３中の電圧制御発振器１０６及び増幅器１０１の回路図は、上述した図２及び図３と同様であり、この回路図の動作についても同様である。
【００８３】
つまり、本実施例７における受信システムにおける受信帯域の最適化は、ビット誤り率を測定器１０５からのＱ値制御信号ｂ１のみにより、受信システムのビット誤り率が最小になるように電圧制御発振器１０６の第１のヴァラクタと増幅器１０１の第２のヴァラクタと周波数変換器１０７第３のヴァラクタのＱ値を制御することにより行なわれる。
【００８４】
また、通信システムの最適化は、増幅器１０１と電圧制御発振器１０６と周波数変換器１０７と２分周器１０８とを各々独立に制御しても良い。
【図面の簡単な説明】
【００８５】
【図１】本発明の通信システムである実施例１に係る受信システムを説明するためのブロック構成図である。
【図２】図１に示した電圧制御発振器の回路図である。
【図３】図１に示した増幅器の回路図である。
【図４】図１に示したビット誤り率測定回路の構成図である。
【図５】図４において得られる波形例を示す図で、アイパターンのアイ開口振幅を説明するための図である。
【図６】ヴァラクタのＱ値−周波数特性・直流バイアス依存性を示す図及びその測定回路を示す図で、（ａ）が測定結果のグラフを示す図で、（ｂ）が測定回路を示す図である。
【図７】本発明の通信システムである実施例２に係る受信システムを説明するためのブロック構成図である。
【図８】（ａ），（ｂ）は、アイ開口時間を説明するための図である。
【図９】本発明の通信システムである実施例３に係る受信システムを説明するためのブロック構成図である。
【図１０】本発明の通信システムである実施例４に係る送信システムを説明するためのブロック構成図である。
【図１１】本発明の通信システムである実施例５に係る送信システムを説明するためのブロック構成図である。
【図１２】本発明の通信システムである実施例６に係る送信システムを説明するためのブロック構成図である。
【図１３】本発明の通信システムである実施例７に係る送信システムを説明するためのブロック構成図である。
【図１４】図１３に示した周波数変換器の回路図である。
【図１５】図１３に示した２分周器の回路図である。
【図１６】従来の受信回路を示す図である。
【符号の説明】
【００８６】
１  可変減衰器
２  スイッチ
３  インダクタ
４  ヴァラクタ
６  送信用局部発振回路（信号源）
２４  周波数変換器
２５  局部発振器
２９  増幅器
１００，２００  位相同期回路
１０１，２０１  増幅器
１０２，２０２  ループフィルタ
１０３，２０３  チャージポンプ
１０４，２０４  位相周波数検知器
１０５，２０５  ビット誤り率
１０６，２０６  電圧制御発振器
１０７  周波数変換器
１０８  ２分周器
１０９  周波数分周器
４０１  パターン発生器
４０２  検査システム
４０３  エラー検出器
【図１】
0004805317.tif 000002
【図２】
0004805317.tif 000003
【図３】
0004805317.tif 000004
【図４】
0004805317.tif 000005
【図５】
0004805317.tif 000006
【図６】
0004805317.tif 000007
【図７】
0004805317.tif 000008
【図８】
0004805317.tif 000009
【図９】
0004805317.tif 000010
【図１０】
0004805317.tif 000011
【図１１】
0004805317.tif 000012
【図１２】
0004805317.tif 000013
【図１３】
0004805317.tif 000014
【図１４】
0004805317.tif 000015
【図１５】
0004805317.tif 000016
【図１６】
0004805317.tif 000017