【手続補正書】
【提出日】平成15年10月22日(2003.10.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１端子と第２端子と制御端子とを各々有する複数の半導体増幅素子と、
入力端子と、
出力端子と、
第１電源端子と、
第２電源端子と、
バイアス供給端子と、
出力制御回路と、
出力モード指定端子とを具備して成り、
上記複数の半導体増幅素子は、第１の半導体増幅素子と第２の半導体増幅素子とを有し、
上記第１の半導体増幅素子は、
制御端子には入力端子に供給される信号に応答した信号が供給されると共に、バ        イアス供給端子より所定レベルのバイアスが供給され、
第１端子が第１電源端子に接続され、
第２端子が第２電源端子に接続され、
上記第２の半導体増幅素子は、
制御端子が第１の半導体増幅素子の第１端子に電気的に接続されると共に、バイ        アス供給端子に接続され、
第１端子が第１電源端子と出力端子とに接続され、
第２端子が第２電源端子に接続され、
上記第１の半導体増幅素子の第１端子と第２端子との間を流れる電流が、上記第２の半導体増幅素子の第１端子と第２端子との間を流れる電流より小さくなるよう半導体増幅素子が構成され、
出力制御回路は、
上記第２の半導体増幅素子の制御端子とバイアス供給端子との間に接続され、
第１の出力モードでは、半導体増幅回路の出力が所定のレベルに制限されるように、上記第２の半導体増幅素子の制御端子に供給するバイアスレベルを制御し、第２の出力モードでは、半導体増幅回路の出力に応じて、上記第２の半導体増幅素子の制御端子に供給するバイアスレベルを制御する半導体増幅回路。
【請求項２】
請求項１において、上記複数の半導体増幅素子は、
更に第３の半導体増幅素子を有し、
第３の半導体増幅素子は、上記第１の半導体増幅素子と入力端子との間に接続され、
制御端子が入力端子に接続されると共に、バイアス供給端子より所定レベルのバイアスが供給され、
第１端子が第１電源端子に接続されると共に上記第１の半導体増幅素子の制御端子に電気的に接続され、
第２端子が第２電源端子に接続され、
第３の半導体増幅素子の第１端子と第２端子との間を流れる電流が、上記第２の半導体増幅素子の第１端子と第２端子との間を流れる電流より小さくなるよう半導体増幅素子が構成されたことを特徴とする半導体増幅回路。
【請求項３】
請求項２において、上記出力制御回路は、
上記第１の出力モードでは、最大出力時に第２の半導体増幅素子の制御端子へ供給するバイアスレベルが、他の半導体増幅素子の制御端子へ供給するバイアスレベルより低いことを特徴とする半導体増幅回路。
【請求項４】
請求項３において、上記出力制御回路は、
補正用半導体増幅素子とスイッチ用半導体増幅素子とを具備して成り、
補正用半導体増幅素子は、
第１端子は上記バイアス供給端子に接続され、
第２端子は第２電源端子に接続され、
制御端子は抵抗性素子を介してバイアス供給端子に接続され、
スイッチ用半導体増幅素子は、
第１端子は上記補正用半導体増幅素子の制御端子に接続され、
第２端子は第２電源端子に接続され、
制御端子は上記出力モード指定端子に接続されたことを特徴とする半導体増幅回路。
【請求項５】
請求項４において、上記半導体増幅回路は、
少なくとも上記第２の半導体増幅素子と上記補正用半導体増幅素子とが、同一半導体基板上に形成されたことを特徴とする半導体増幅回路。
【請求項６】
請求項５において、上記半導体増幅回路は、
１の半導体基板上に形成されたことを特徴とする半導体増幅回路。
【請求項７】
請求項６において、上記半導体増幅回路は、
上記複数の半導体増幅素子、上記補正用半導体増幅素子および上記スイッチ用半導体増幅素子が電界効果トランジスタを用いて形成されたことを特徴とする半導体増幅回路。
【請求項８】
請求項６において、上記半導体増幅回路は、
上記複数の半導体増幅素子、上記補正用半導体増幅素子および上記スイッチ用半導体増幅素子がバイポーラ型トランジスタを用いて形成されたことを特徴とする半導体増幅回路。
【請求項９】
請求項６において、上記半導体増幅回路は、
上記複数の半導体増幅素子、上記補正用半導体増幅素子および上記スイッチ用半導体増幅素子がヘテロ接合バイポーラトランジスタを用いて形成されたことを特徴とする半導体増幅回路。
【請求項１０】
第１端子と第２端子と制御端子とを有する複数の半導体増幅素子と、
入力端子と、
出力端子と、
第１電源端子と、
第２電源端子と、
バイアス供給端子と、
出力制御回路と、
出力モード指定端子とを具備して成り、
上記複数の半導体増幅素子は、第１の半導体増幅素子と第２の半導体増幅素子とを有し、
上記第１の半導体増幅素子は、
制御端子には入力端子に供給される信号に応答した信号が供給されると共に、バ        イアス供給端子より所定レベルのバイアスが供給され、
第１端子が第１電源端子に接続され、
第２端子が第２電源端子に接続され、
上記第２の半導体増幅素子は、
制御端子が第１の半導体増幅素子の第１端子に電気的に接続されると共に、上記        出力制御回路に接続され、
第１端子が第１電源端子と出力端子とに接続され、
第２端子が第２電源端子に接続され、
出力制御回路は、
第２の半導体増幅素子の制御端子とバイアス供給端子との間に接続され、
第１の出力モードでは、第２の半導体増幅素子の制御端子に供給するバイアスレベルが一定となるように制御し、
第２の出力モードでは、半導体増幅回路の出力に応じて、第２の半導体増幅素子の制御端子に供給するバイアスレベルを制御する半導体増幅回路。
【請求項１１】
請求項１０において、上記複数の半導体増幅素子は、
更に第３の半導体増幅素子を有し、
第３の半導体増幅素子は、上記第１の半導体増幅素子と入力端子との間に接続され、
制御端子が入力端子に接続されると共に、バイアス供給端子より所定レベルのバイアスが供給され、
第１端子が第１電源端子に接続されると共に上記第１の半導体増幅素子の制御端子に電気的に接続され、
第２端子が第２電源端子に接続されたことを特徴とする半導体増幅回路。
【請求項１２】
請求項１１において、上記出力制御回路は、
上記第１の出力モードでは、最大出力時に第２の半導体増幅素子の制御端子に供給するバイアスレベルが、上記第１又は上記第３の半導体増幅素子に供給するバイアスレベルより低いことを特徴とする半導体増幅回路。
【請求項１３】
請求項１２において、上記半導体増幅回路は、
１の半導体基板上に形成されたことを特徴とする半導体増幅回路。
【請求項１４】
請求項１３において、上記半導体増幅回路は、
上記複数の半導体増幅素子が電界効果トランジスタを用いて形成されたことを特徴とする半導体増幅回路。
【請求項１５】
請求項１３において、上記半導体増幅回路は、
上記複数の半導体増幅素子がバイポーラ型トランジスタを用いて形成されたことを特徴とする半導体増幅回路。
【請求項１６】
請求項１３において、上記半導体増幅回路は、
上記複数の半導体増幅素子がヘテロ接合バイポーラトランジスタを用いて形成されたことを特徴とする半導体増幅回路。
【請求項１７】
第１端子と第２端子と制御端子とを有する複数の半導体増幅素子と、
入力端子と、
出力端子と、
第１電源端子と、
第２電源端子と、
第１バイアス供給端子と、
第２バイアス供給端子とを具備して成り、
上記複数の半導体増幅素子は、第１の半導体増幅素子と第２の半導体増幅素子とを有し、
第１の半導体増幅素子は、
制御端子には入力端子に供給される信号に応答した信号が供給されると共に、第        １バイアス供給端子より所定レベルのバイアスが供給され、
第１端子が第１電源端子に接続され、
第２端子が第２電源端子に接続され、
第２の半導体増幅素子は、
制御端子が第１の半導体増幅素子の第１端子に電気的に接続されると共に、第２        バイアス供給端子に接続され、
第１端子が第１電源端子と出力端子とに接続され、
第２端子が第２電源端子に接続され、
第１の出力モードでは、第２バイアス供給端子より供給するバイアスレベルが一定となるよう制御し、
第２の出力モードでは、半導体増幅回路の出力に応じて、第２バイアス供給端子より供給するバイアスレベルを制御する半導体増幅回路。
【請求項１８】
請求項１７において、上記複数の半導体増幅素子は、
更に第３の半導体増幅素子を有し、
第３の半導体増幅素子は、上記第１の半導体増幅素子と入力端子との間に接続され、
制御端子が入力端子に接続されると共に、第１バイアス供給端子より所定レベルのバイアスが供給され、
第１端子が第１電源端子に接続されると共に上記第１の半導体増幅素子の制御端子に電気的に接続され、
第２端子が第２電源端子に接続されたことを特徴とする半導体増幅回路。
【請求項１９】
請求項１８において、上記出力制御回路は、
上記第１の出力モードでは、最大出力時に第２バイアス供給端子より供給するバイアスレベルは、上記第１バイアス供給端子より供給するバイアスレベルより低いことを特徴とする半導体増幅回路。
【請求項２０】
請求項１９において、上記半導体増幅回路は、
１の半導体基板上に形成されたことを特徴とする半導体増幅回路。
【請求項２１】
請求項２０において、上記半導体増幅回路は、
上記複数の半導体増幅素子が電界効果トランジスタを用いて形成されたことを特徴とする半導体増幅回路。
【請求項２２】
請求項２０において、上記半導体増幅回路は、
上記複数の半導体増幅素子がバイポーラ型トランジスタを用いて形成されたことを特徴とする半導体増幅回路。
【請求項２３】
請求項２０において、上記半導体増幅回路は、
上記複数の半導体増幅素子がヘテロ接合バイポーラトランジスタを用いて形成されたことを特徴とする半導体増幅回路。
【請求項２４】
第１端子と第２端子と制御端子とを各々有する複数の半導体増幅素子と、
入力端子と、
出力端子と、
第１電源端子と、
第２電源端子と、
バイアス供給端子と、
出力制御回路と、
出力モード指定端子とを具備して成り、
上記複数の半導体増幅素子は、第１段の半導体増幅素子と出力段の半導体増幅素子とを有し、
上記第１段の半導体増幅素子は、
制御端子には入力端子に供給される信号に応答した信号が供給されると共に、バ イアス供給端子より所定レベルのバイアスが供給され、
第１端子が第１電源端子に接続され、
第２端子が第２電源端子に接続され、
上記出力段の半導体増幅素子は、
制御端子が第１段の半導体増幅素子の第１端子に電気的に接続されると共に、バ イアス供給端子に接続され、
第１端子が第１電源端子と出力端子とに接続され、
第２端子が第２電源端子に接続され、
上記第１段の半導体増幅素子の第１端子と第２端子との間を流れる電流が、上記出力段の半導体増幅素子の第１端子と第２端子との間を流れる電流より小さくなるよう半導体増幅素子が構成され、
出力制御回路は、
上記出力段の半導体増幅素子の制御端子とバイアス供給端子との間に接続され、第１の出力モードでは、半導体増幅回路の出力が所定のレベルに制限されるように、上記出力段の半導体増幅素子の制御端子に供給するバイアスレベルを制御し、
第２の出力モードでは、半導体増幅回路の出力に応じて、上記出力段の半導体増幅素子の制御端子に供給するバイアスレベルを制御する半導体増幅回路。