(57)【特許請求の範囲】
【請求項１】
入力された制御信号に応じた電流を入力端子から出力端子に出力するソース接地接続されたＭＯＳトランジスタである出力トランジスタ、及び該出力端子からの出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う誤差増幅回路を備え、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧回路と、
該定電圧回路に供給される直流電源の電圧範囲を超える電圧を生成して出力する電圧発生回路と、
を備え、
前記電圧発生回路は、前記定電圧回路に供給される直流電源の負側電源電圧よりも小さい、前記出力トランジスタのゲートに入力可能な電圧を生成し、該生成した電圧を前記誤差増幅回路における出力段の負側電源電圧として供給することを特徴とする半導体装置。
【請求項２】
前記電圧発生回路は、前記定電圧回路に供給される直流電源の負側電源電圧よりも小さい電圧を生成し、該生成した電圧を前記誤差増幅回路の負側電源電圧として供給することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記出力トランジスタは、ＰＭＯＳトランジスタであること特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記電圧発生回路は、生成した電圧と前記入力電圧との電圧差が前記出力トランジスタのゲート−ソース間電圧の絶対最大定格値未満になるように前記電圧を生成することを特徴とする請求項１、２又は３記載の半導体装置。
【請求項５】
前記誤差増幅回路の正側電源電圧と前記出力トランジスタのソース電圧が等しいことを特徴とする請求項１、２、３又は４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧回路を内蔵した半導体装置に関し、特に入力電圧が低く、かつ入力電圧と出力電圧との電圧差の小さい定電圧回路を内蔵した半導体装置に関する。
【背景技術】
【０００２】
近年、半導体の微細化に伴い、半導体装置に供給する電圧が低くなってきている。更に、半導体装置を使用する機器の消費電力を削減するためにも、該半導体装置に供給する電圧を低くする傾向がある。また、半導体装置に電源を供給する電源回路の効率を上げるため、入力電圧と出力電圧との電圧差も小さくなっている。
図５は、従来の定電圧回路の例を示した回路図である。
図５の定電圧回路１００では、誤差増幅回路１０１が、基準電圧Ｖｒｅｆと、抵抗Ｒ１０１及びＲ１０２で出力電圧Ｖｏを分圧して得られた分圧電圧Ｖｆｂとの電圧差を増幅して、出力端子ＯＵＴに接続された出力トランジスタＭ１０１のゲート電圧を制御して出力電圧Ｖｏが所定の電圧になるように制御している。
【０００３】
このような構成の定電圧回路の効率を向上させるためには、入力電圧Ｖｉと出力電圧Ｖｏとの電圧差をできるだけ小さくし、出力トランジスタＭ１０１での電力消費を少なくすることが重要である。入力電圧Ｖｉと出力電圧Ｖｏとの電圧差は、（出力トランジスタＭ１０１のオン抵抗）×（出力トランジスタＭ１０１の出力電流）以上必要であり、出力トランジスタＭ１０１のオン抵抗が大きいと、入力電圧Ｖｉと出力電圧Ｖｏとの電圧差を小さくすることができない。
また、前記したように半導体装置に供給される電圧が低くなって、入力電圧Ｖｉが出力トランジスタＭ１０１のしきい値電圧近くまで低下すると、出力トランジスタＭ１０１を十分にオンさせることができなくなり、出力トランジスタＭ１０１のオン抵抗が大きくなる。
そこで、出力トランジスタＭ１０１のオン抵抗を小さくするために、出力トランジスタＭ１０１の素子面積を大きくしたり、しきい値電圧の低いトランジスタを使用したりしていた。
【０００４】
図６は、定電圧回路の他の従来例を示した図である（例えば、特許文献１参照。）。なお、図６では、図５と同じもの又は同様のものは同じ符号で示している。
図６の定電圧回路１００ａは、ＮＭＯＳトランジスタを用いたソースフォロワ接続の出力トランジスタＭ１１１、誤差増幅回路１０１、基準電圧発生回路１０２、チャージポンプ回路１０３、出力電圧検出用抵抗Ｒ１０１とＲ１０２で構成されている。
【０００５】
図６において、入力電圧Ｖｉと出力電圧Ｖｏとの電圧差が小さく、該電圧差が出力トランジスタＭ１１１のしきい値電圧以下の場合は出力トランジスタＭ１１１をオンさせることができない。そこで、チャージポンプ回路１０３により、入力電圧Ｖｉよりも大きい電圧を生成し、該電圧を誤差増幅回路１０１に電源として供給していた。このため、誤差増幅回路１０１は、入力電圧Ｖｉより大きい電圧を出力することができ、入出力電圧差が出力トランジスタＭ１１１のしきい値電圧より小さくても、出力トランジスタＭ１１１を駆動できるようにしていた。
【特許文献１】特開平３−２０４０１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、図５のような定電圧回路では、出力トランジスタＭ１０１の占める面積の割合が非常に大きいため、出力トランジスタＭ１０１の素子サイズを大きくすると、集積化を行った場合、チップサイズが大きくなり、更に、出力トランジスタＭ１０１におけるゲートの入力容量も増大することから高速応答の妨げになっていた。また、しきい値電圧の小さいＭＯＳトランジスタは、オフ時のリーク電流が大きいという問題があった。
一方、図６の回路では、出力トランジスタＭ１１１がソースフォロワをなしているため、出力トランジスタＭ１１１での増幅率が１よりも小さくなり、リプル除去率等の特性が劣化してしまうという問題があった。
【０００７】
本発明は、定電圧回路に供給される直流電源の負側電源電圧よりも小さい、出力トランジスタの制御電極に入力可能な電圧を生成し、該生成した電圧を誤差増幅回路の負側電源電圧として供給することにより、出力トランジスタのオン抵抗を小さくして定電圧回路における入出力電圧差を小さくすることができ、しきい値電圧の小さいトランジスタを使用したりリプル除去率等の特性を劣化させることなく、小型で高速応答が可能な定電圧回路を有する半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る半導体装置は、入力された制御信号に応じた電流を入力端子から出力端子に出力するソース接地接続されたＭＯＳトランジスタである出力トランジスタ、及び該出力端子からの出力電圧に比例した比例電圧が所定の基準電圧になるように前記出力トランジスタの動作制御を行う誤差増幅回路を備え、前記入力端子に入力された入力電圧を所定の定電圧に変換して前記出力端子から出力する定電圧回路と、
該定電圧回路に供給される直流電源の電圧範囲を超える電圧を生成して出力する電圧発生回路と、
を備え、
前記電圧発生回路は、前記定電圧回路に供給される直流電源の負側電源電圧よりも小さい、前記出力トランジスタのゲートに入力可能な電圧を生成し、該生成した電圧を前記誤差増幅回路における出力段の負側電源電圧として供給するものである。
【０００９】
具体的には、前記電圧発生回路は、前記定電圧回路に供給される直流電源の負側電源電圧よりも小さい電圧を生成し、該生成した電圧を前記誤差増幅回路の負側電源電圧として供給するようにした。
【００１０】
また、前記出力トランジスタは、具体的にはＰＭＯＳトランジスタである。
【００１１】
この場合、前記電圧発生回路は、生成した電圧と前記入力電圧との電圧差が前記出力トランジスタのゲート−ソース間電圧の絶対最大定格値未満になるように前記電圧を生成するようにした。
また、前記誤差増幅回路の正側電源電圧と前記出力トランジスタのソース電圧が等しくなるようにした。
【発明の効果】
【００１２】
本発明の半導体装置によれば、前記定電圧回路に供給される直流電源の負側電源電圧よりも小さい、前記出力トランジスタの制御電極に入力可能な電圧を生成し、該生成した電圧を前記誤差増幅回路における出力段又は前記誤差増幅回路全体の負側電源電圧として供給するようにしたことから、定電圧回路の入出力電圧差を小さくすることができ、電源効率を向上させることができると共に、温度によるオン抵抗の変動幅も小さくなり、高温時における出力トランジスタの電力損失を大幅に低減させることができる。また、しきい値電圧の小さいトランジスタを使用したりリプル除去率等の特性を劣化させることなく、小型で高速応答化を図ることができる。
【００１３】
具体的には、ＭＯＳトランジスタを用いた出力トランジスタのゲート端子に、ゲート−ソース間電圧の絶対最大定格値に近い電圧まで印加可能にしたことから、出力トランジスタのオン抵抗を限界近くまで小さくすることができる。
更に、出力トランジスタのオン抵抗を小さくする必要がなければ、出力トランジスタに小型のものを使用することができ、ＩＣチップの小型化とコストダウンを図ることができる。
【００１４】
また、出力トランジスタのゲート入力容量を減少させることができるため応答速度、及び位相補償の容易化を図ることができ、出力トランジスタをソース接地接続することで利得を持たせることができ、リップル除去率の向上も可能となる。
【発明を実施するための最良の形態】
【００１５】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置の内部構成例を示した図である。
図１において、半導体装置１は、入力端子ＩＮに入力された入力電圧Ｖｉから所定の定電圧を生成して出力端子ＯＵＴから出力電圧Ｖｏとして出力する定電圧回路２と、前記入力電圧Ｖｉから所定の負電圧Ｖｓｓを生成して定電圧回路２に供給する負電圧発生回路３とを備えている。なお、負電圧発生回路３は電圧発生回路をなす。
【００１６】
定電圧回路２は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１１と、誤差増幅回路１２と、ＰＭＯＳトランジスタからなる出力トランジスタＭ１と、出力電圧検出用抵抗Ｒ１，Ｒ２とで構成されている。
入力端子ＩＮと出力端子ＯＵＴとの間には出力トランジスタＭ１が接続され、出力端子ＯＵＴと接地電圧ＧＮＤとの間には抵抗Ｒ１及びＲ２が直列に接続されている。抵抗Ｒ１とＲ２との接続部からは、出力電圧Ｖｏを分圧した分圧電圧Ｖｆｂが出力され、該分圧電圧Ｖｆｂは誤差増幅回路１２の非反転入力端に入力されている。誤差増幅回路１２の反転入力端には基準電圧Ｖｒｅｆが入力されており、誤差増幅回路１２の出力端は、出力トランジスタＭ１のゲートに接続されている。また、負電圧発生回路３は、チャージポンプ回路等を使用した公知の電源回路で構成されており、負電圧発生回路３から出力された負電圧Ｖｓｓは誤差増幅回路１２に入力されている。
【００１７】
図２は、図１の誤差増幅回路１２の回路例を示した図である。
図２において、誤差増幅回路１２は、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３〜Ｍ１５、及び所定のバイアス電圧Ｖｂ１を生成して出力する第１バイス電源２１からなる差動増幅回路１５と、ＰＭＯＳトランジスタＭ１６、ＮＭＯＳトランジスタＭ１７及び所定のバイアス電圧Ｖｂ２を生成して出力する第２バイス電源２２からなる出力増幅回路１６とを備えている。
前記差動増幅回路１５及び出力増幅回路１６は、正側電源電圧として入力電圧Ｖｉがそれぞれ入力され、負側電源電圧として、差動増幅回路１５には接地電圧ＧＮＤが、出力増幅回路１６には負電圧Ｖｓｓがそれぞれ入力されている。なお、出力増幅回路１６は出力段をなす。
【００１８】
ＮＭＯＳトランジスタＭ１３及びＭ１４は、差動対をなしており、各ソースが接続され該接続部と接地電圧ＧＮＤとの間にＮＭＯＳトランジスタＭ１５が接続されている。ＮＭＯＳトランジスタＭ１５のゲートにはバイアス電圧Ｖｂ１が入力されており、ＮＭＯＳトランジスタＭ１５は定電流源をなしている。また、ＰＭＯＳトランジスタＭ１１及びＭ１２は、カレントミラー回路を形成しており、差動対をなすＮＭＯＳトランジスタＭ１３及びＭ１４の負荷をなしている。ＰＭＯＳトランジスタＭ１１及びＭ１２の各ソースは入力電圧Ｖｉにそれぞれ接続され、ＰＭＯＳトランジスタＭ１１及びＭ１２の各ゲートは接続されてＰＭＯＳトランジスタＭ１１のドレインに接続されている。
【００１９】
ＰＭＯＳトランジスタＭ１１のドレインはＮＭＯＳトランジスタＭ１３のドレインに接続されると共に、ＰＭＯＳトランジスタＭ１２のドレインはＮＭＯＳトランジスタＭ１４のドレインに接続され、該接続部は、差動増幅回路１５の出力端をなしＰＭＯＳトランジスタＭ１６のゲートに接続されている。ＮＭＯＳトランジスタＭ１３のゲートは誤差増幅回路１２の反転入力端を、ＮＭＯＳトランジスタＭ１４のゲートは誤差増幅回路１２の非反転入力端をそれぞれなす。
一方、入力電圧Ｖｉｎと負電圧Ｖｓｓとの間にはＰＭＯＳトランジスタＭ１６とＮＭＯＳトランジスタＭ１７が直列に接続され、ＮＭＯＳトランジスタＭ１７のゲートにはバイアス電圧Ｖｂ２が入力され、ＮＭＯＳトランジスタＭ１７は定電流源をなしている。ＰＭＯＳトランジスタＭ１６及びＮＭＯＳトランジスタＭ１７との接続部は、誤差増幅回路１２の出力端をなしている。
【００２０】
このような構成において、誤差増幅回路１２は、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆになるように、出力トランジスタＭ１に対して、出力電流の制御を行って出力電圧Ｖｏが所定値で一定になるように動作制御を行う。
一方、出力トランジスタＭ１のオン抵抗を小さくすれば、出力トランジスタＭ１の入出力電圧差を更に小さくすることができるため、出力トランジスタＭ１による電力損失を低減させることができる。また、オン抵抗が同じでよければ、出力トランジスタＭ１に小型のものを使用することができるため、チップ面積の縮小と応答速度の向上をそれぞれ図ることができると共に、位相補償を容易に行うことができる。更に、出力トランジスタＭ１をソース接地接続にして利得を持たせることで、リプル除去率の向上を図ることができ、この結果、半導体装置のコストダウン、及び性能向上を図ることができる。このようなことから、出力トランジスタＭ１のオン抵抗を小さくする必要がある。
【００２１】
図３は、ＰＭＯＳトランジスタにおけるゲート−ソース間電圧Ｖｇｓとオン抵抗との関係を示した図である。なお、図３では、出力トランジスタＭ１のドレイン電流ｉｄは−１Ａであり、チャネル温度Ｔａは２５℃である。
図３において、ゲート電圧Ｖｇｓが−４Ｖ付近でオン抵抗の変化は急速に減少しているが、ゲート−ソース間電圧Ｖｇｓの絶対最大定格値である−２０Ｖまで、オン抵抗は徐々に減少していることが分かる。すなわち、ゲート−ソース間電圧Ｖｇｓが−４Ｖの場合のオン抵抗は約０.３Ωであったものが、−２０Ｖになると約０.１３Ωと半分以下に減少する。このことは、ゲート−ソース間電圧Ｖｇｓを大きくすることで、出力トランジスタＭ１での電圧降下を半分以下にすることができることを示している。
【００２２】
図４は、ＰＭＯＳトランジスタにおけるオン抵抗の温度特性例を示した図である。
図４において、Ａはゲート−ソース間電圧Ｖｇｓが−４Ｖである場合を、Ｂはゲート−ソース間電圧Ｖｇｓが−１０Ｖである場合を、Ｃはゲート−ソース間電圧Ｖｇｓが−２０Ｖである場合をそれぞれ示しており、ドレイン電流ｉｄはいずれの場合も−１Ａである。図４からゲート−ソース間電圧Ｖｇｓが大きいほど、温度変化によるオン抵抗の変化が小さくなることが分かる。
図３及び図４は、ＰＭＯＳトランジスタを例にして示したものであり、同様の傾向は、Ｎチャンネル型のパワーＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）や、定格電流及び定格電力の異なるＭＯＳトランジスタや、半導体基板に他の回路と共に集積されたＭＯＳトランジスタ等で見られる。
【００２３】
図１及び図２において、誤差増幅回路１２の出力端からは入力電圧Ｖｉから負電圧Ｖｓｓまで変化する電圧が出力される。入力電圧Ｖｉと負電圧Ｖｓｓとの電圧差を出力トランジスタＭ１のゲート−ソース間電圧の絶対最大定格値よりも少し小さい電圧になるように設定することにより、出力トランジスタＭ１を破壊することなく、しかもオン抵抗が最小近くになるように出力トランジスタＭ１を駆動することができる。このため、定電圧回路２の入出力電圧差を小さくすることができ、電源効率を向上させることができる。また、出力トランジスタＭ１のオン抵抗を小さくする必要がなければ、出力トランジスタＭ１に小型のものを使用することができるため、ＩＣチップの小型化とコストダウンを図ることができ、更に出力トランジスタＭ１のゲート入力容量が減少することから出力トランジスタＭ１の応答速度を向上させることができる。
【００２４】
なお、図２では、出力増幅回路１６の負側電源電圧として接地電圧を使用した場合を例にして示したが、差動増幅回路１５の負側電源電圧にも負電圧発生回路３から出力される負電圧Ｖｓｓを使用するようにしてもよい。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施の形態における半導体装置の内部構成例を示した図である。
【図２】図１の誤差増幅回路１２の回路例を示した図である。
【図３】ＰＭＯＳトランジスタにおけるゲート−ソース間電圧Ｖｇｓとオン抵抗との関係を示した図である。
【図４】ＰＭＯＳトランジスタにおけるオン抵抗の温度特性例を示した図である。
【図５】従来の定電圧回路の例を示した回路図である。
【図６】従来の定電圧回路の他の例を示した回路図である。
【符号の説明】
【００２６】
１  半導体装置
２  定電圧回路
３  負電圧発生回路
１１  基準電圧発生回路
１２  誤差増幅回路
１５  差動増幅回路
１６  出力増幅回路
Ｍ１  出力トランジスタ
Ｒ１，Ｒ２  抵抗
【図１】
0004805699.tif 000002
【図２】
0004805699.tif 000003
【図３】
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【図４】
0004805699.tif 000005
【図５】
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【図６】
0004805699.tif 000007