(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面層に離して形成される第２導電型の第１領域および第１導電型の第２領域と、前記第１領域の表面層に形成された第１導電型の第３領域と、前記第２領域と前記第３領域の間で前記第１領域の表面層に形成された第２導電型の第４領域と、前記第３領域と前記半導体基板に挟まれた前記第１領域上にゲート絶縁膜を介して形成されるゲート電極と、前記第３領域上と前記第４領域上に形成される第１主電極と、前記第２領域上に形成される第２主電極と、前記第１領域上と前記半導体基板上と前記第２領域上に渡って形成される絶縁膜と、少なくとも前記第２領域と前記第４領域との間で前記第１領域と前記半導体基板とのｐｎ接合端部を覆うように前記絶縁膜上に形成された第１導電膜とを備える半導体装置において、
前記ゲート電極と前記第１導電膜とが電気的に接続され、前記ゲート電極または前記第１導電膜と前記第１主電極とが抵抗を介して接続されることを特徴とする半導体装置。
【請求項２】
前記第２領域と前記半導体基板との間に不純物濃度が前記第２領域と前記半導体基板との間となる第１導電型の第５領域を備えたことを特徴とする請求項１または２に記載の半導体装置。
【請求項３】
前記抵抗がポリシリコンで形成されることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路などの半導体装置に関し、特に高圧出力側の静電保護回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路の入出力段には、静電保護回路が設けられ実装中に予想される静電サージに対して耐量を持たせている。静電サージから半導体集積回路を保護するために、保護用素子を入出力端子だけではなくこれを補うために電源端子間にも保護用素子を設け且つ同保護用素子の逆阻止耐圧を内部回路のそれより低いか、または同等に設定している。これにより静電サージを分散することにより小さな保護用素子でも静電サージ耐量を確保している。
また、近年、大画面薄型テレビに用いられるプラズマディスプレイパネルや液晶パネルのドライバＩＣの出力段回路は、６０Ｖ〜２００Ｖ程度とモノリシックＩＣでは比較的高耐圧素子を用いて構成されている（例えば、特許文献１参照のこと）。この場合、多数の出力段毎にダイオードが配置されている。このダイオードは、プラズマディスプレイパネルの駆動に関係して設けられているが、実装中に発生する静電サージからドライバＩＣを保護する保護用素子としての機能もある。
【０００３】
図５は、保護用素子を備えた従来の出力回路図の一例である。この出力回路は保護用素子である保護ダイオード４１、４２を備えた従来の半導体装置を構成する回路である。ＧＮＤ配線側に接続された出力素子３１ａと電源配線側（高圧電源ＨＶ側）に接続された出力素子３１ｂとこれら出力素子３１ａ、３１ｂに共通した出力端子ＯＵＴが配置されている。出力素子３１ａ、３１ｂの前段には、入力回路３４、制御回路３３、ドライブ回路３２ａ、３２ｂがそれぞれ配置され、出力素子３１ａ、３１ｂを駆動することができる。出力素子３１ａ、３１ｂと並列接続された保護用素子として保護ダイオード４１、４２が配置されている。
図６は、図５の保護ダイオード４１の要部断面図である。つぎに保護ダイオード４１の基本構造について説明する。尚、保護ダイオード４２も同一構造である。
【０００４】
ｎ半導体基板１の表面層にｐベース領域２とｎ+ カソード領域３を離して形成する。ｐベース領域２の表面層にｐ+ アノード領域４３を形成する。ｎ+ カソード領域３上にカソード電極９を形成し、カソード電極９とカソード端子Ｋを接続し、ｐ+ アノード領域４３上にアノード電極８を形成し、アノード電極８とアノード端子Ａを接続する。ｎ+ カソード領域３、ｎ半導体基板１およびｐ+ アノード領域４３に渡る表面に絶縁膜７を形成する。この絶縁膜７はｎ+ カソード領域３近傍とｐ+ アノード領域４３近傍が薄く、ｎ半導体基板１上が厚い。この絶縁膜７上にポリシリコンから成るフィールドプレート１１をｐ+ アノード領域４３側とｎ+ カソード領域３側に絶縁膜７の厚い箇所上で離して形成する。  フィールドプレート１１の電位が、それぞれ近くに位置するカソード電極９やアノード電極８と同電位となる様に、フィールドプレート１１とカソード電極９およびアノード電極８と電気的に接続する。高耐圧の場合には、ｎ半導体基板１とｎ+ カソード領域３の境界部分に不純物濃度がｎ半導体基板１とカソード領域３との中間となる不純物濃度でｎバッファ領域１２を形成する場合もある。
【０００５】
図７は、図６に示す従来の保護ダイオードの動作特性図である。ブレークダウン電圧までは、ほとんど電流が流れない。それより高い電圧が印加されるとアバランシェ電流が流れ出し静電サージの電荷を放出することができる。しかし、小さいサイズの保護ダイオードでは、素子に印加される電圧が高いままで、大きな電流密度の電流が流れて、図に示す×のポイントで破壊する。
図８は、図６とは別の従来の保護用素子の要部断面図である。この保護用素子は従来のＭＯＳ型ダイオードの場合である。これは二重拡散ＭＯＳＦＥＴのゲート電極４７をソース電極８とショートさせ、ＭＯＳＦＥＴの寄生ダイオードを保護用素子に用いた例である。図６との違いについて述べる。
図６のｐ+ アノード領域４３がｐ+ アノード領域４４とｎ+ ソース領域４５となり、ｎ+ ソース領域４５、ｐベース領域２およびｎ半導体基板１に渡る表面には、ポリシリコンから成るゲート電極４７がゲート絶縁膜４６を介して形成され、ゲート電極４７はアノード電極８と電気的に接続されている。ＭＯＳＦＥＴ的呼び方をすれば、ｐ+ アノード領域４４はｐ+ コンタクト領域となり、アノード電極８はソース電極となり、ｎ+ カソード領域３はｎ+ ドレイン領域となり、カソード電極９はソース電極となり、アノード端子Ａはソース端子となり、カソード端子Ｋはドレイン端子となる。
【０００６】
図５の保護ダイオード４１、４２を図８のＭＯＳ型ダイオードに置き換えて説明する。静電サージが出力端子ＯＵＴを介してＩＣ内部に印加された場合、保護ダイオード４１、４２ではアバランシェ電圧以上の静電サージ電圧に対してアバランシェ電流が流れ、これ以上電圧が上昇することの無い様に電圧をクランプする。このときのクランプ電圧はアバランシェ電圧となる。瞬時電力は（クランプ電圧）×（アバランシェ電流）であり、クランプ電圧が高い６０Ｖ〜２００Ｖの図５の保護ダイオード４１、４２では、一定時間以上この状態が続くと破壊する場合がある。
これに対して、図８のＭＯＳ型ダイオードを用いた場合、アバランシェ電流がＭＯＳ型ダイオード内部を流れる際、寄生ｎｐｎトランジスタのベース電流として働き、この寄生ｎｐｎトランジスタがオン状態になる。そのため、クランプ電圧は寄生ｎｐｎトランジスタが動作しない状態（単純なｐｎダイオードの逆阻止状態）でのクランプ電圧（＝アバランシェ電圧）より低いクランプ電圧となり、この低いクランプ電圧で静電サージを処理することになるため、静電サージ耐量を向上させる。
【０００７】
図９は、図８の従来のＭＯＳ型ダイオードの動作特性図である。クランプ電圧までの間にゲート電圧が印加され、図８のゲート電極４７下のｐベース領域２に図示しないチャネルが形成され静電サージの電荷をチャネルを介して放出することができる。さらに、クランプ電圧を超えてからもサ─ジ電流が大きくなっていくとある電流値で寄生ｐｎｐトランジスタがオン状態となり負性抵抗を示す。そのために、図５（または図６）のような単純なｐｎダイオード構造の場合に比べてより低い電圧で大きい電流を通電させることができ発熱による破壊を緩和することができる。
しかし、さらに大きい電流を流そうとすると素子表面部分に電流が集中するので瞬時破壊してしまう。（図の×のポイントで破壊）
つぎに、前記の出力保護回路とは別の出力保護回路例が、例えば、特許文献２に開示されているので説明する。
【０００８】
図１０は、従来の半導体装置の出力回路を構成する出力素子のゲートに抵抗を接続した回路図である。出力素子３１ａのゲートは抵抗４８を介してドライブ回路３２ａに接続されている。この例では主に静電サージが低電位から高電位に移行する間の破壊を防ぐ方法について記されている。出力端子ＯＵＴの電位がＧＮＤに対して上昇すると、出力素子３１ａのドレイン−ゲート間寄生容量によってゲート電圧が持ち上げられるが、ドライブ回路３２ａの寄生容量が大きいのでゲート−ソース間の電位の上昇が小さく、ドレイン−ゲート間に高電圧が印加されて、ドレイン−ゲート間を被覆している絶縁膜が破壊を起こす。
抵抗４８を設けることで、ドライブ回路３２ａの寄生容量を抵抗４８で遮断し、ゲート−ソース間の電位の上昇を大きくして、ドレイン−ゲート間の電位の上昇を抑制し、前記の絶縁膜の破壊を防止することができる。
【特許文献１】特許第３１６６６３７号公報
【特許文献２】特開昭５７−３７８７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
近年、薄型テレビの大型化に伴い、組み立て時の静電サージに対する耐量向上がドライバＩＣに強く求められる様になってきた。これに合わせて保護用素子としての保護ダイオードも大きくしなければならない。保護用素子として、前記のＭＯＳ型ダイオードを用いた場合でも、静電サージの電荷を放電する電流が大きくなるにつれて、寄生ｎｐｎトランジスタのベース抵抗（ｐベース領域２の横方向抵抗）の影響でベースバイアスが深くなるため、電流集中が起こりやすくなり破壊しやすくなる。
また、薄型テレビの場合、高画質化に伴いドライバＩＣのスイッチング時間の短縮および誤動作防止が不可欠となり、図１０のように出力素子３１ａのゲートとドライブ回路３２ａの間に抵抗４８を挿入すると、ドライブ回路３２ａの寄生容量と抵抗４８の積で表される時定数が大きくなり、スイッチング時間が長くなる。また抵抗４８に誘導されるノイズにより回路誤動作が生じるので、ドライブ回路４２ａに抵抗４８を直列接続して、静電サージ耐量の向上を図る方法は薄型テレビの場合は採用できない。
【００１０】
この発明の目的は、前記の課題を解決して、小型で高静電サージ耐量を有する保護ダイオードを具備する半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、第１導電型の半導体基板の表面層に離して形成される第２導電型の第１領域および第１導電型の第２領域と、前記第１領域の表面層に形成された第１導電型の第３領域と、前記第２領域と前記第３領域の間で前記第１領域の表面層に形成された第２導電型の第４領域と、前記第３領域と前記半導体基板に挟まれた前記第１領域上にゲート絶縁膜を介して形成されるゲート電極と、前記第３領域上と前記第４領域上に形成される第１主電極と、前記第２領域上に形成される第２主電極と、前記第１領域上と前記半導体基板上と前記第２領域上に渡って形成される絶縁膜と、少なくとも前記第２領域と前記第４領域との間で前記第１領域と前記半導体基板とのｐｎ接合端部を覆うように前記絶縁膜上に形成された第１導電膜と、を備える半導体装置において、前記ゲート電極と前記第１導電膜とが電気的に接続され、前記ゲート電極または前記第１導電膜と前記第１主電極とが抵抗を介して接続する構成とする。
【００１２】
また、前記第２領域と前記半導体基板との間に、不純物濃度が前記第２領域と前記半導体基板との間である第１導電型の第５領域が形成されるとよい。
また、前記抵抗がポリシリコンで形成されるとよい。
【発明の効果】
【００１３】
この発明によれば、ＭＯＳ型ダイオードのアノード電極とゲート電極の間に抵抗を接続することによって、静電サージが印加されて電位が上昇する過程と電圧がクランプされる期間に静電電荷を放電することができる。高いクランプ電圧状態での静電電荷の放電期間を短くし、負性抵抗領域後の放電電流密度を低下させることで、保護用素子の熱暴走を抑制し、静電サージ耐量を向上させることができる。
また、静電電荷を静電サージ電圧が上昇する期間も放電でき、負性抵抗領域後の放電電流密度を低下させることで、保護用素子の小型化を図ることができる。
また、保護用素子を小型化することで、半導体装置のチップサイズを小さくできて、低コスト化できる。
また、保護用素子を小型化することで、接合容量を小さくできるので、半導体装置（ドライバＩＣ）のスイッチング時間に影響しない。
【発明を実施するための最良の形態】
【００１４】
実施の形態を以下の実施例で説明する。尚、以下に示す実施例の図において、従来と同一部位には同一の符号を付した。
【実施例１】
【００１５】
図１は、この発明の第１実施例の半導体装置の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。図１は保護用素子であるＭＯＳ型ダイオード１００の構成図である。図１（ａ）は、図１（ｂ）のｎ半導体基板１表面のパターンであり、ｎ半導体基板１上に形成されアノード電極８、カソード電極９、ゲート電極１０およびフィールドプレート１１などのパターンは示されていない。
ｎ半導体基板１の表面層にｐベース領域２とｎ+ カソード領域３（ＭＯＳＦＥＴのｎ+ ドレイン領域に相当）を離して形成する。ｐベース領域２の表面層にｎ+ ソース領域５とｐ+ アノード領域４（ＭＯＳＦＥＴのｐ+ コンタクト領域に相当）を形成する。このｎ+ ソース領域５はｐ+ アノード領域４を挟んでｎ+ カソード領域３と対抗する位置に形成される。ｎ+ カソード領域３上にカソード電極９（ＭＯＳＦＥＴのドレイン電極に相当）を形成し、カソード電極９とカソード端子Ｋ（ＭＯＳＦＥＴのドレイン電極）を接続し、ｐ+ アノード領域４上とｎ+ ソース領域５上にアノード電極８（ＭＯＳＦＥＴのソース電極に相当）を形成し、アノード電極８とアノード端子Ａ（ＭＯＳＦＥＴのソース端子に相当）を接続する。ｎ+ ソース領域５とｎ半導体基板１に挟まれたｐベース領域２上にゲート絶縁膜６を介してゲート電極１０を形成する。ｎ+ カソード領域３、ｎ半導体基板１およびｐ+ アノード領域４に渡る表面に絶縁膜７を形成する。この絶縁膜７はｎ+ カソード領域３近傍とｐ+ アノード領域４近傍が薄く、ｎ半導体基板１上が厚い。この絶縁膜７上にポリシリコンから成る導電膜１１ａ、１１ｂを形成する。導電膜１１ａは、ｎ半導体基板１とｐベース領域とのｐｎ接合端部を覆うように形成され、導電膜１１ｂは、ｎ+ カソード領域の端部を覆うように形成される。導電膜１１ａとゲート電極１０とが配線によって接続され、導電膜１１ａとゲート電極１０とが抵抗２０を介して接続される。この抵抗２０はポリシリコンで形成し、ポリシリコンはゲート電極１０とアノード電極８の間のｎ+ ソース領域５上に図示しない層間絶縁膜を介して形成するとよい。また、導電膜１１ｂとカソード電極９を接続する。
【００１６】
本実施の形態では、ＭＯＳ型ダイオードが高耐圧であるために１１ａ、１１ｂはフィールドプレートとして機能しているが、ＭＯＳ型ダイオードが高耐圧でない場合は、導電膜１１ｂは形成しなくてもよい。導電膜１１ａは、高耐圧化としてではなく、後述のドレイン−ゲート間容量を形成するために必要である。
高耐圧のＭＯＳ型ダイオードの場合には、ｎ半導体基板１とｎ+ カソード領域３の境界部分に不純物濃度がｎ半導体基板１とｎ+ カソード領域３との中間となる不純物濃度でｎバッファ領域１２を形成する場合もある。
基本構造において、図８との違いは、ｎ+ ソース領域５とゲート電極１０およびゲート絶縁膜６が、ｐ+ アノード領域４を挟んで、ｎ+ カソード領域３と対向するｐベース領域２の表面層およびｐベース領域２上にそれぞれ形成され、アノード電極８近傍の導電膜１１ａとゲート電極１０が、抵抗２０を介してアノード電極８に接続されている点である。  
【００１７】
図２は、図１のＭＯＳ型ダイオードを含む半導体装置の回路図である。この回路図は半導体装置の全体の回路図である。また、ＭＯＳ型ダイオード３１ａ、３１ｂの構造は両者とも同一で図１に示す通りである。
ＧＮＤ配線側に接続された出力素子３１ａと電源配線側（高圧電源ＨＶ側）に接続された出力素子３１ｂとこれら出力素子３１ａ、３１ｂに共通した出力端子ＯＵＴが配置されており、出力素子３１ａ、３１ｂの前段には、入力回路３４、制御回路３３、ドライブ回路３２ａ、３２ｂがそれぞれ配置され、出力素子３１ａ、３１ｂを駆動することができる。出力素子３１ａ、３１ｂと逆並列接続された保護用素子としてＭＯＳ型ダイオード１００ａ、１００ｂが配置されている。ＭＯＳ型ダイオード１００ａ、１００ｂのゲートとアノード（ＭＯＳＦＥＴのソース）の間にはそれぞれ抵抗２０が接続されている。
【００１８】
尚、これら回路上の各素子は、エピタキシャルウェハを用いた接合分離技術やＳＯＩウェハを用いた誘電体分離技術によって素子毎に分離されて同一基板上に形成される。
図３は、図１のＭＯＳ型ダイオードの動作特性図であり、図４は図１のＭＯＳ型ダイオード内部のキャリアの流れ示す図である。つぎに、図２、図３および図４を用いて動作を説明する。
ＧＮＤに対して出力端子ＯＵＴに正の静電サージが印加された場合、初期段階（図３のａ点に達するまでの期間）として、出力素子３１ａのドレインと本発明のＭＯＳ型ダイオード１０ａのカソード（ＭＯＳＦＥＴのドレイン）の電位が上昇する。このとき、出力素子３１ａおよびＭＯＳ型ダイオード１００ａのそれぞれのゲート電位は、帰還容量の影響を受け電位が上昇する。出力素子３１ａのゲートは、ドライブ回路３２ａに直接接続されているので、ゲート電位の上昇は期待できず出力素子３１ａをオン状態にできないので、静電サージの電荷を逃がすことができない。
【００１９】
しかし、ＭＯＳ型ダイオード１００ａは、図４に示すように、フィールドプレート１１とゲート電極１０が接続し、その接続点１３とＧＮＤ電位にあるアノード電極８とが抵抗２０を介して接続している。そのため、静電サージがカソード電極９とアノード電極８の間に印加されたとき、その電圧上昇率ｄＶ／ｄｔにより、ドレイン−ゲート間容量Ｃｄｇとゲート−ソース間容量Ｃｇｓの合成容量を介して流れる電流が抵抗２０に流れて、ゲート電位が上昇する。このため、ＭＯＳ型ダイオード１００ａのチャネル１４が開いてオン状態となるので、静電サージの電荷を放出することができる。
つぎの段階（図３のａ点からｂ点に達する期間）として、出力端子ＯＵＴの電位が素子耐圧に達すると、アバランシェ電流が流れ静電サージの電荷を放出する。この場合、ＭＯＳ型ダイオード１００ａの耐圧は、出力素子３１ａのそれと同じかあるいは低いことが望ましい。
【００２０】
このＭＯＳ型ダイオード１００ａの内部を流れる電流について図４を用いて説明する。アバランシェ電流は、ｎ半導体基板１からｐベース領域２に流れ込む。挿入した抵抗２０の働きにより初期段階でゲート電位が上昇してチャネル１４が開いた状態のままなので、ｎ+ ソース領域５からチャネル１４を通過してｎ半導体基板１に流入する電子によって、アバランシェ電流はｐベース領域２とｎ半導体基板１の接合面全体に広がるように流れ、電流集中による破壊は、図８の従来のＭＯＳ型ダイオードと比べて起こりにくい。
また、ｎ+ ソース領域５をカソード領域３からｐ+ アノード領域４を挟んで離れた側のｐベース領域２の表面層に形成したので、ｎ半導体基板１からｐベース領域２を介してｐ+ アノード領域４へ流れるアバランシェ電流の経路が、図８の従来のＭＯＳ型ダイオードと比べて短くなり、そのため、このアバランシェ電流が流れるｐベース領域２の横方向抵抗は図８の従来のＭＯＳ型ダイオードに比べ小さくなる。そのため、つぎの段階（図３のｂ点からｃ点を経由してｄ点に移行する期間）では、静電サージの電荷量が大きくなっても寄生ｎｐｎトランジスタ（ｎ半導体基板１−ｐベース領域２−ｎ+ ソース領域５形成されるｎｐｎトランジスタ）が動作して負性抵抗領域に突入する。しかし、この寄生ｎｐｎトランジスタを駆動するためのｎ+ ソース領域５直下のｐベース領域２を横方向に流れる正孔電流（ベース電流）は極端に大きくなることがないので、寄生ｎｐｎトランジスタに流れる電流が抑制されて、静電サージによる破壊電流を大きくすることができて、結果として静電サージによる破壊を防止することができる。
【００２１】
ＭＯＳ型ダイオード１００ａのゲート電極１０−アノード電極８（ＭＯＳＦＥＴのソース電極に相当）間に接続される抵抗２０の抵抗値Ｒｇ（Ω）は、次式で与えられる。この抵抗値Ｒｇはチャネル１４を開くために必要な値である。
【００２２】
［数１］
Ｒｇ＝Ｖｔｈ÷Ｉ
＝Ｖｔｈ×（Ｃｄｇ＋Ｃｇｓ）／｛Ｃｄｇ×Ｃｇｓ×ｄＶ／ｄｔ｝
Ｖｔｈ：ゲートしきい値電圧（Ｖ）
Ｃｄｇ：ドレイン−ゲート間容量（μＦ）
Ｃｇｓ：ゲート−ソース間容量（μＦ）
ｄＶ／ｄｔ：想定される静電サージの電圧上昇率（Ｖ／μｓ）
Ｉ：ドレイン−ゲート間容量とゲート−ソース間容量の合成容量とｄＶ／ｄｔにより抵      抗２０に流れる電流値（Ａ）
抵抗値Ｒｇの最小値は、Ｒｇ×ＩがＶｔｈとなる抵抗値であり、抵抗値Ｒｇの最大値は、Ｒｇ×Ｉの電圧でゲート絶縁膜を絶縁破壊しない抵抗値である。また、Ｖｔｈ、Ｉおよびゲート絶縁膜が絶縁破壊を起こさない電圧は、ゲート絶縁膜の面積、厚さ、素子の大きさなどや素子の使用条件に依存する。通常、この抵抗２０は通常ポリシリコンで形成され、その抵抗値Ｒｇは、実用上、５０Ω〜２ｋΩの範囲がよい。この抵抗値Ｒｇが小さすぎると、静電サージが印加された場合にチャネル１４が開かず、静電サージ耐量が小さくなる。一方、この抵抗値Ｒｇが大き過ぎるとゲート電位が高くなり過ぎて、ゲート絶縁膜が絶縁破壊を起こす。
【００２３】
尚、素子定格の電圧上昇率をｄＶ／ｄｔ（ｍａｘ）としたときには、ｄＶ／ｄｔ（ｍａｘ）は前記のｄＶ／ｄｔより小さな値となり、通常動作ではチャネル１４は開かず、このＭＯＳ型ダイオードは通常の図６の保護ダイオードと同じ動作をする。
ここで、図３のＭＯＳ型ダイオードの動作特性に図４を用いてさらに詳細に説明する。静電サージが印加され、静電サージのｄＶ／ｄｔでＭＯＳ型ダイオード１００ａのドレイン−ゲート間容量Ｃｄｇとゲート−ソース間容量Ｃｇｓの分圧により、接続点１３の電圧（ゲート電圧）が上昇して、チャネル１４が開き、チャネル１４を通して静電電荷が放電され、チャネル電流Ｉｃｈが流れる。従来のＭＯＳ型ダイオードでは、ゲート電極１１とアノード電極８が短絡されているので、チャネルは開かずこの現象は起こらない。
また、静電サージのｄＶ／ｄｔで、ｐベース領域２とｎ半導体基板１のｐｎ接合容量を通して変位電流Ｉｄｉｓがチャネル電流Ｉｃｈに重畳される。この変位電流Ｉｄｉｓは、ｐベース領域２からｐ+ アノード領域４を経てアノード電極８へ流れて行く。
【００２４】
さらに静電サージの電圧が上昇して、ｐベース領域２とｎ半導体基板１のｐｎ接合のアバランシェ電圧を超えるとアバランシェ電流Ｉａｖがチャネル電流Ｉｃｈに重畳して流れ、クランプ電圧領域となる。このアバランシェ電流Ｉａｖが大きくなると、寄生ｐｎｐトランジスタがオン状態となり特性図のｂ点からｃ点で示す負性抵抗領域に移行する。
さらに大きな電流を流そうとした場合、再度、素子に印加される電圧が上昇し、最終的には、電圧と電流が高いポイント（ｄ点）で破壊する。従来のＭＯＳ型ダイオードに比べ、破壊ポイントに達するまでに多くの静電サージの電荷を放出できるので、本発明のＭＯＳ型ダイオードは、従来のＭＯＳ型ダイオードと比べて小型で高い静電サージ耐量を確保することができる。
尚、図８に示す従来のＭＯＳ型ダイオードでは、ｐベース領域２に流れる変位電流Ｉｄｉｓとアバランシェ電流Ｉａｖはｎ+ ソース領域４５直下のｐベース領域２の横方向抵抗を通ってｐ+ アノード領域４４へ流れ、この横方向抵抗が本発明のＭＯＳ型ダイオードの場合より大きいために、寄生ｎｐｎトランジスタが働き易く、そのため、本発明のＭＯＳ型ダイオードと比べて、負性抵抗領域に移行する電流が小さく、クランプ電圧は低く、破壊電流は小さくなる。
【００２５】
図４のＭＯＳ型ダイオード１００ａの内部のキャリアの流れについてさらに追加説明する。通常、アバランシェ現象により発生したｎ型半導体基板１の内部の正孔はアノード領域４に、電子はカソード領域３に流れる。本発明の場合は、チャネル１４から流れ込む電子とｎ半導体基板１内に発生した正孔の一部が、ｎ半導体基板１の内部の電界強度を緩和するように準中性条件を保ちつつ流れる。その結果、ｐベース領域２に流れる正孔流がこの電子流によって広げられ、電流密度が緩和されるので、従来のＭＯＳ型ダイオードに比べて静電サージ耐量が向上する。
【図面の簡単な説明】
【００２６】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は要部平面図、（ｂ）は要部断面図
【図２】図１のＭＯＳ型ダイオードを含む半導体装置の回路図
【図３】図１のＭＯＳ型ダイオードの動作特性図
【図４】図１のＭＯＳ型ダイオード内部のキャリアの流れ示す図
【図５】保護用素子を備えた従来の出力回路図
【図６】図５の保護ダイオード４１の要部断面図
【図７】図６に示す従来の保護ダイオードの動作特性図
【図８】図６とは別の従来の保護用素子の要部断面図
【図９】図８の従来のＭＯＳ型ダイオードの動作特性図
【図１０】従来の半導体装置の出力回路を構成する出力素子のゲートに抵抗を接続した回路図
【符号の説明】
【００２７】
１    ｎ半導体基板
２    ｐベース領域
３    ｎ+ カソード領域
４    ｐ+ アノード領域
５    ｎ+ ソース領域
６    ゲート絶縁膜
７    絶縁膜
８    アノード電極
９    カソード電極
１０    ゲート電極
１１    フィールドプレート
１１ａ、１１ｂ  導電膜
１２    ｎバッファ領域
１３    接続点
１４    チャネル
２０    抵抗
３１ａ、３１ｂ  出力素子
３２ａ、３２ｂ  ドライブ回路
３３    制御回路
３４    入力回路
１００、１００ａ、１００ｂ  ＭＯＳ型ダイオード
Ａ    アノード端子
Ｋ    カソード端子
ＩＮ    入力端子
ＯＵＴ    出力端子
ＨＶ    高圧電源
ＧＮＤ    グランド
【図１】
0004701886.tif 000002
【図２】
0004701886.tif 000003
【図３】
0004701886.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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