(57)【特許請求の範囲】
【請求項１】
表示部と、トランジスタとして前記表示部とモノリシックに形成されたＴＦＴを用いる駆動回路とを有するように構成された表示パネルを備える表示装置であって、
前記駆動回路は、
入力電圧の電源電圧差を昇圧した電源電圧差から生成される出力電圧を出力するようにレベルシフト動作を行う回路と、
ＣＭＯＳ構成の回路を有するデジタル回路と、
第１の論理値としての１と第２の論理値としての０とからなる論理値を有する前記レベルシフト動作を行う回路の出力電圧と、各前記入力電圧に応じた前記出力電圧の立ち上がりまたは立ち下がりの完了の前に前記第２の論理値となるとともに前記完了の後に前記第１の論理値となる制御信号とを入力論理値とする２入力のＮＡＮＤ回路を備えた、論理回路とを備えており、
前記ＮＡＮＤ回路は、前記制御信号が前記第１の論理値である場合に、前記レベルシフト動作を行う回路の出力電圧が前記第１の論理値であれば前記第２の論理値を出力し、前記レベルシフト動作を行う回路の出力電圧が前記第２の論理値であれば前記第１の論理値を出力し、
前記ＮＡＮＤ回路は、前記制御信号が前記第２の論理値である場合に、前記第１の論理値を出力し、
前記ＮＡＮＤ回路の出力信号またはその論理反転信号が前記ＣＭＯＳ構成の回路への入力信号となり、
前記デジタル回路からの出力信号を表示の駆動に用いることを特徴とする表示装置。
【請求項２】
前記駆動回路はデータ信号線駆動回路であることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動回路に用いられる、アナログ回路の後段にデジタル回路が接続される回路構成に関するものである。
【背景技術】
【０００２】
多結晶シリコンを用いて、液晶パネルの駆動回路を該液晶パネルと一体的に形成する液晶表示装置が製造されている。多結晶シリコン薄膜トランジスタは、単結晶シリコンを用いたトランジスタよりも閾値電圧が大きくなるために、多結晶シリコンを用いた液晶パネルでは、一般に、駆動回路に供給する信号の電圧のレベルシフトを行ってから多結晶シリコン薄膜トランジスタを駆動する。【０００３】
特許文献１には、このようなレベルシフトを行う液晶表示装置が記載されている。図１１の液晶表示装置は、当該文献に周知技術として記載されたものである。【０００４】
同図の液晶表示装置では、データ信号線駆動回路ＳＤの外部から供給されるクロック信号ｃｋｓおよびスタート信号ｓｐｓの５Ｖの振幅が、レベルシフタＬＳによって１５Ｖに昇圧されてシフトレジスタ回路１０５に供給される。これにより、シフトレジスタ回路１０５の各ラッチ回路ＳＲからは信号ｎ１・ｎ２・…が順次出力される。信号ｎ１・ｎ２・…はＮＡＮＤ回路やインバータなどを経て、サンプリング回路（アナログスイッチ）ＡＳの制御信号となる。サンプリング回路ＡＳは、この制御信号によってデータ信号線駆動回路ＳＤに供給されるデータｄａｔをサンプリングし、データ信号線ＳＬ１・ＳＬ２・…に点順次で供給する。【０００５】
また、上記特許文献１には、図１２に示す走査信号線駆動回路ＧＤが開示されている。同図の走査信号線駆動回路ＧＤでは、外部から供給されるスタート信号ｓｐｇ・／ｓｐｇの５Ｖの振幅が、レベルシフタ回路ＬＳ１によって１６Ｖに昇圧されてシフトレジスタ回路１２８のラッチ回路ＬＳ−ＳＲに入力される他、外部から供給されるパルス幅制御信号ｇｐｓ・／ｇｐｓの５Ｖの振幅が、レベルシフタ回路ＬＳ２によって１６Ｖに昇圧されて走査信号線駆動回路ＧＤ内部の論理回路のＮＯＲ回路１３０・１３１・…に入力される。この走査信号線駆動回路ＧＤでは、各ラッチ回路ＬＳ−ＳＲの出力信号／ｎ１・／ｎ２・…が上記論理回路を通して走査信号ｇｌ１・ｇｌ２・…となり、走査信号線ＧＬ１・ＧＬ２・…に出力される。
【特許文献１】特開２０００−１８７４６１号公報（２０００年７月４日公開）
【発明の開示】
【０００６】
しかしながら、上記従来の液晶表示装置では、以下のような問題が生じる。
【０００７】
前記図１１および図１２の構成において、アナログ回路であるレベルシフタ回路の出力信号が入力されるデジタル回路は、ＣＭＯＳ論理構成であるために、レベルシフタ回路の出力電圧の立ち上がりまたは立ち下がりになまりがあって緩慢に最終値に達すると、これが入力される段のｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとが同時に導通する期間が長くなり、大きな貫通電流が流れる。すなわち、図１３に示すように、レベルシフタ回路の後段のデジタル回路に、レベルシフタ回路の出力電圧が同時に入力されるｐチャネル型のＭＯＳトランジスタ１５１およびｎチャネル型のＭＯＳトランジスタ１５２からなるＣＭＯＳインバータ相当の構成が含まれていると、緩慢な変化をするレベルシフタ回路からの入力電圧により両トランジスタが同時に導通する期間が長くなり、電源ＶＤＤから電源ＶＳＳへ向かって大きな貫通電流が流れる。
【０００８】
この場合に、電源ＶＤＤとＭＯＳトランジスタ１５１との間や、電源ＶＳＳとＭＯＳトランジスタ１５２との間に他のＭＯＳトランジスタが配置されていてこれらが導通している状態で、変化の緩慢な電圧が入力されても大きな貫通電流が流れることに変わりはない。従って、前記図１１や前記図１２の構成においても、レベルシフタ回路の出力電圧が入力される段にＣＭＯＳインバータ相当の構成が含まれていると、大きな貫通電流が流れる。
【０００９】
このような事情により、デジタル回路に貫通電流が流れることにより、液晶表示装置の駆動回路における消費電力が大きくなるという問題があった。
【００１０】
そこで、レベルシフタ回路の入力電圧の振幅と、出力電圧の立ち上がり時間あるいは立ち下がり時間との関係を調べた。
【００１１】
図１４のレベルシフタ回路２００は、ＭＯＳトランジスタを６つ用いるいわゆる６トランジスタレベルシフタ回路である。
【００１２】
レベルシフタ回路２００は、ｐチャネル型のＭＯＳトランジスタ２０１〜２０４およびｎチャネル型のＭＯＳトランジスタ２０５・２０６を備えている。ＭＯＳトランジスタ２０１のソースは電源ＶＤＤに接続されており、ＭＯＳトランジスタ２０１のドレインはＭＯＳトランジスタ２０３のソースに接続されている。ＭＯＳトランジスタ２０１のゲートは、ＭＯＳトランジスタ２０４のドレインとＭＯＳトランジスタ２０６のドレインとの接続点である、レベルシフタ回路２００の出力端子ＯＵＴに接続されている。ＭＯＳトランジスタ２０２のソースは電源ＶＤＤに接続されており、ＭＯＳトランジスタ２０２のドレインはＭＯＳトランジスタ２０４のソースに接続されている。ＭＯＳトランジスタ２０２のゲートは、ＭＯＳトランジスタ２０３のドレインとＭＯＳトランジスタ２０５のドレインとの接続点である、レベルシフタ回路２００の反転出力端子ＯＵＴＢに接続されている。
【００１３】
ＭＯＳトランジスタ２０５のソースとＭＯＳトランジスタ２０６のソースとは電源ＶＳＳに接続されている。ＭＯＳトランジスタ２０３のゲートとＭＯＳトランジスタ２０５のゲートとは互いに接続されており、当該接続点は、レベルシフタ回路２００の入力端子ＩＮとなっている。ＭＯＳトランジスタ２０４のゲートとＭＯＳトランジスタ２０６のゲートとは互いに接続されており、当該接続点は、レベルシフタ回路２００の反転入力端子ＩＮＢとなっている。
【００１４】
次に、図１５（ａ）に示すように、上記構成のレベルシフタ回路２００の電源ＶＤＤの電圧を３Ｖ、電源ＶＳＳの電圧を０Ｖとし、入力端子ＩＮに至る配線および反転入力端子ＩＮＢに至る配線のそれぞれの抵抗を１ｋΩ、寄生容量を１０ｐＦとして、方形波の入力電圧の振幅を変化させたときの出力端子ＯＵＴの立ち上がり時間（最大電圧の１０％から９０％に達するまでの時間）がどのような変化をするのかを確認するためのシミュレーションを行った。
【００１５】
入力電圧は、図１５（ｂ）に示すように、１）Ｈｉｇｈが２Ｖ、Ｌｏｗが０Ｖである振幅２Ｖの電圧、２）Ｈｉｇｈが２Ｖ、Ｌｏｗが０．３Ｖである振幅１．７Ｖの電圧、３）Ｈｉｇｈが２Ｖ、Ｌｏｗが０．６Ｖである振幅１．４Ｖの電圧、および、４）Ｈｉｇｈが２Ｖ、Ｌｏｗが０．９Ｖである振幅１．１Ｖの電圧の、４通りとした。レベルシフタ回路２００は、これらの入力電圧を、全て０Ｖ／３Ｖの振幅の電圧に変換して出力する。また、出力端子ＯＵＴおよび反転出力端子ＯＵＴＢに接続される負荷の大きさに応じてこれらの出力端子における出力電圧の立ち上がり特性が変化するが、レベルシフタ回路２００の出力電圧がＣＭＯＳインバータ相当の構成に入力されることを考慮して、負荷をＣＭＯＳ回路のゲート容量とした。
【００１６】
このとき、上記１）の入力電圧では出力電圧の立ち上がり時間は１９．２ｎｓ、上記２）の入力電圧では出力電圧の立ち上がり時間は２５．１５ｎｓ、上記３）の入力電圧では出力電圧の立ち上がり時間は３８．１３ｎｓ、上記４）の入力電圧では出力電圧の立ち上がり時間は７６．７ｎｓであった。これらをプロットすると、図１５（ｃ）の曲線が得られる。
【００１７】
以上により、入力電圧の振幅が小さい方が立ち上がり時間が大きくなっていることが分かる。これは以下のように理解することができる。すなわち、入力電圧の振幅が小さいときには、例えばＨｉｇｈの電圧が入力端子ＩＮに、Ｌｏｗの電圧が反転入力端子ＩＮＢに入力されたとして、ｎチャネル型のＭＯＳトランジスタ２０５のゲート電圧（＝ゲート・ソース間電圧）は２Ｖで、大きな振幅のものと変わらないが、ｐチャネル型のＭＯＳトランジスタ２０４のゲート電圧（＝ゲート・ソース間電圧）は小さくなる。従って、ｐチャネル型のＭＯＳトランジスタ２０４のドレイン電流が小さく抑えられ、出力端子ＯＵＴに接続された容量負荷への充電に時間がかかり、出力端子ＯＵＴの電圧上昇は緩慢になる。
【００１８】
上記レベルシフタ回路２００では、出力電圧の振幅が３Ｖとなるように動作を行っているので、入力電圧が小さいほど入力に対する出力のゲインが大きくなる回路である。従って、ゲインが大きいほど出力電圧の立ち上がりが緩慢になると言うことができる。
【００１９】
このようなレベルシフタ回路は、様々な振幅の入力電圧に対してゲインが異なる非線形の増幅器であるが、方形波の入力電圧の振幅を増大させるように直流レベルを出力する。
【００２０】
また、直流増幅器として用いることのできる線形の差動増幅回路でも、直流レベルを出力するときに、ある有限のスルーレートが存在するため、出力電圧の立ち上がり時間あるいは立ち下がり時間が問題になる。さらに、コンパレータでも同様の問題がある。
【００２１】
以上の検討から、入力に応じた直流レベルを出力するアナログ増幅回路の後段に、該アナログ増幅回路の出力電圧が入力されるＣＭＯＳ構成の回路を有するデジタル回路が接続されている場合には、アナログ増幅回路の出力電圧の立ち上がりが緩慢になりやすいので、該ＣＭＯＳ構成の回路に貫通電流が流れやすく、消費電力が大きくなるという問題のあることが分かる。
【００２２】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、表示装置を駆動するための駆動回路に、入力に応じた直流レベルを出力するアナログ増幅回路の後段に、該アナログ増幅回路の出力電圧が入力されるＣＭＯＳ構成の回路を有するデジタル回路が設けられた構成が含まれていても、該ＣＭＯＳ構成の回路に貫通電流が流れにくい表示装置の駆動回路を実現することにある。また、表示装置におけるそのような駆動回路としてのデータ信号線駆動回路、および、そのような駆動回路を備える表示装置を実現することも目的とする。
【００２３】
本発明の表示装置の駆動回路は、上記課題を解決するために、入力に応じた直流レベルの電圧を出力するアナログ増幅回路の後段に、前記アナログ増幅回路の出力電圧が入力されるＣＭＯＳ構成の回路を有するデジタル回路が設けられた構成を有し、前記デジタル回路からの出力信号を表示の駆動に用いる、表示装置の駆動回路において、前記アナログ増幅回路の出力と、前記ＣＭＯＳ構成の回路の入力との間の、接続および遮断を行う接続遮断手段を備えていることを特徴としている。
【００２４】
上記の発明によれば、表示装置の駆動回路は接続遮断手段を備えているので、アナログ増幅回路が出力電圧として、入力に応じたある直流レベルの電圧を出力するときに、この出力電圧が目的の直流レベルに立ち上がるあるいは立ち下がるまでは接続遮断手段によりアナログ増幅回路の出力とデジタル回路の入力との間を遮断し、上記出力電圧が目的の直流レベルに立ち上がったあるいは立ち下がった後に接続遮断手段により、アナログ増幅回路の出力とデジタル回路の入力との間を接続することができる。これにより、デジタル回路が有するＣＭＯＳ構成の回路には、アナログ増幅回路の出力電圧として立ち上がったあるいは立ち下がった後の直流レベルが入力されることとなり、アナログ増幅回路の立ち上がり期間あるいは立ち下がり期間の出力電圧がＣＭＯＳ構成の回路に入力されないので、該ＣＭＯＳ構成の回路に発生する貫通電流は抑制される。
【００２５】
以上により、入力に応じた直流レベルを出力するアナログ増幅回路の後段に、該アナログ増幅回路の出力電圧が入力されるＣＭＯＳ構成の回路を有するデジタル回路が設けられた構成が含まれていても、該ＣＭＯＳ構成の回路に貫通電流が流れにくい表示装置の駆動回路を実現することができるという効果を奏する。
【００２６】
本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態を示すものであり、表示装置の駆動回路において、アナログ増幅回路の後段にデジタル回路が設けられた箇所の構成を示すブロック図である。
【図２】図１の構成の動作を説明する信号の波形図である。
【図３】図１の構成における接続遮断部の概念的な第１の構成例を示す回路図である。
【図４】（ａ）ないし（ｃ）は、図３の構成例を具体的に示す回路図である。
【図５】図１の構成における接続遮断部の概念的な第２の構成例を示す回路図である。
【図６】（ａ）および（ｂ）は、図５の構成例を具体的に示す回路図、（ｃ）は（ａ）および（ｂ）の回路の真理値表である。
【図７】本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。
【図８】図７の表示装置の画素構成を示す回路図である。
【図９】図７の表示装置が備えるデータ信号線駆動回路の構成を示すブロック図である。
【図１０】データ信号線駆動回路に図１の構成を適用した場合の回路図である。
【図１１】従来技術を示すものであり、液晶表示装置のデータ信号線駆動回路の構成を示す回路ブロック図である。
【図１２】従来技術を示すものであり、液晶表示装置の走査信号線駆動回路の構成を示す回路ブロック図である。
【図１３】インバータの構成を示す回路図である。
【図１４】レベルシフタ回路の構成例を示す回路図である。
【図１５】（ａ）ないし（ｃ）は、レベルシフタ回路の出力電圧の立ち上がりについてのシミュレーションを説明する図である。
【図１６】（ａ）は、本発明の実施形態を示すものであり、表示装置の駆動回路において、アナログ増幅回路の後段にデジタル回路が設けられた箇所の構成を示すブロック図、（ｂ）は、（ａ）の構成に含まれるデジタル回路の入出力の対応関係を示す図である。
【符号の説明】
【００２８】
１          アナログ増幅回路
２          デジタル回路
３          接続遮断部（接続遮断手段）
１１        レベルシフタ回路（アナログ増幅回路）
２１        インバータ（デジタル回路）
３１０ｂ    スイッチ（論理入力手段）
３２０ｄ    ＭＯＳトランジスタ（論理入力手段）
【発明を実施するための最良の形態】
【００２９】
本発明の一実施形態について図１ないし図１０に基づいて説明すると以下の通りである。【００３０】
背景技術において、液晶表示装置のデータ信号線駆動回路や走査信号線駆動回路に、入力に応じた直流レベルを出力するアナログ増幅回路の後段に、該アナログ増幅回路の出力電圧が入力されるＣＭＯＳ構成の回路を有するデジタル回路が設けられた構成が種々含まれていることを説明したが、本実施の形態では、このような構成に対して、図１に示す構成を提案する。【００３１】
図１は、入力に応じた直流レベルを出力するアナログ増幅回路１の出力と、該アナログ増幅回路１の出力電圧が入力されるＣＭＯＳ構成の回路を有するデジタル回路２の入力との間に、接続遮断部（接続遮断手段）３が設けられた構成を示している。接続遮断部３には、駆動回路や駆動回路の外部で生成された制御信号ＣＴＲが入力される。【００３２】
図２に、アナログ増幅回路１の出力電圧Ｖｏ、制御信号ＣＴＲ、および、デジタル回路２の入力電圧Ｖｉｎの波形を示す。【００３３】
時刻ｔ１以前にアナログ増幅回路１の出力電圧ＶｏがＬｏｗの直流レベルであったとし、この出力電圧Ｖｏが時刻ｔ１でＨｉｇｈの直流レベルに立ち上がり始めたとする。このとき、接続遮断部３に入力される制御信号ＣＴＲはＬｏｗであって、接続遮断部３は、アナログ増幅回路１の出力と、デジタル回路２の入力との間を遮断している。そして、時刻ｔ２にアナログ増幅回路１の出力電圧Ｖｏが立ち上がりを完了し、その後、アナログ増幅回路１の入力に対応する直流レベルに安定するとする。なお、ここでは、出力電圧Ｖｏの立ち上がり期間は、該出力電圧Ｖｏが、時刻ｔ１以前に安定していたアナログ増幅回路１の出力電圧Ｖｏの直流レベルに対して、該直流レベルと、時刻ｔ２以後に安定するアナログ増幅回路１の出力電圧Ｖｏの直流レベルとの差の１０％だけ高くなるレベルから９０％だけ高くなるレベルまで変化する期間を言う。従って、立ち上がり開始はレベルが上記１０％だけ高くなる時点であり、立ち上がり完了はレベルが上記９０％だけ高くなる時点を指す。【００３４】
そして、時刻ｔ２以後の時刻ｔ３に、制御信号ＣＴＲはＬｏｗからＨｉｇｈに切り替わる。これにより、接続遮断部３は、アナログ増幅回路１の出力と、デジタル回路２の入力との間を接続する。時刻ｔ３以前にはデジタル回路２には、別系統でＬｏｗレベルの電圧が入力されており、接続遮断部３による遮断動作の間に、入力論理が不定になることを回避している。時刻ｔ３でアナログ増幅回路１の出力と、デジタル回路２の入力との間が接続されたことにより、デジタル回路２には、アナログ増幅回路１の出力電圧Ｖｏの直流レベルが入力される。また、これと同時に、デジタル回路２に別系統で入力されていた電圧の入力が遮断される。従って、デジタル回路２の入力には、アナログ増幅回路１の立ち上がった後の出力電圧Ｖｏが入力される。【００３５】
なお、上記の電圧波形は、アナログ増幅回路１の出力電圧ＶｏがＬｏｗの直流レベルからＨｉｇｈの直流レベルへと立ち上がるとともに、デジタル回路２の入力電圧ＶｉｎがＬｏｗからＨｉｇｈに切り替わる状態についてのものであった。しかし、これは一例であり、アナログ増幅回路１の出力電圧ＶｏがＨｉｇｈの直流レベルからＬｏｗの直流レベルへと立ち下がるとともに、デジタル回路２の入力電圧ＶｉｎがＨｉｇｈからＬｏｗに切り替わる状態についてのものでもよい。この場合には、出力電圧Ｖｏの立ち下がり期間は、該出力電圧Ｖｏが、時刻ｔ１以前に安定していたアナログ増幅回路１の出力電圧Ｖｏの直流レベルに対して、該直流レベルと、時刻ｔ２以後に安定するアナログ増幅回路１の出力電圧Ｖｏの直流レベルとの差の１０％だけ低くなるレベルから９０％だけ低くなるレベルまで変化する期間を言う。従って、立ち下がり開始はレベルが上記１０％だけ低くなる時点であり、立ち下がり完了はレベルが上記９０％だけ低くなる時点を指す。また、制御信号ＣＴＲの論理は図２のものから反転したものであってよい。【００３６】
制御信号ＣＴＲが上記のようなタイミングでＬｏｗとＨｉｇｈとの間で切り替わるようにするには、アナログ増幅回路１の出力電圧Ｖｏの立ち上がり期間あるいは立ち下がり期間を予め調べておき、その立ち上がり期間あるいは立ち下がり期間に応じて制御信号ＣＴＲを生成するようにすればよい。【００３７】
このように、本実施形態の表示装置の駆動回路は、接続遮断部３を備えているので、アナログ増幅回路１が出力電圧Ｖｏとしてある直流レベルを出力するときに、この出力電圧Ｖｏが目的の直流レベルに立ち上がるあるいは立ち下がるまでは接続遮断部３によりアナログ増幅回路１の出力とデジタル回路２の入力との間を遮断し、上記出力電圧Ｖｏが目的の直流レベルに立ち上がったあるいは立ち下がった後に接続遮断部３により、アナログ増幅回路１の出力とデジタル回路２の入力との間を接続することができる。これにより、デジタル回路２が有するＣＭＯＳ構成の回路には、アナログ増幅回路１の出力電圧Ｖｏとして立ち上がったあるいは立ち下がった後の直流レベルが入力されることとなり、アナログ増幅回路１の立ち上がり期間あるいは立ち下がり期間の出力電圧ＶｏがＣＭＯＳ構成の回路に入力されないので、該ＣＭＯＳ構成の回路に発生する貫通電流は抑制される。【００３８】
以上により、直流レベルを出力するアナログ増幅回路の後段に、該アナログ増幅回路の出力電圧が入力されるＣＭＯＳ構成の回路を有するデジタル回路が設けられた構成が含まれていても、該ＣＭＯＳ構成の回路に貫通電流が流れにくい表示装置の駆動回路を実現することができる。【００３９】
次に、接続遮断部３のより詳細な構成について説明する。【００４０】
図３に、接続遮断部３の概念的な第１の構成例を、接続遮断部３１０として示す。接続遮断部３１０は、スイッチ３１０ａ・３１０ｂで構成されている。また、ここでは、アナログ増幅回路１をレベルシフタ回路１１として示してあり、デジタル回路２をＣＭＯＳ構成のインバータ２１として示してある。スイッチ３１０ａは、レベルシフタ回路１１の出力とインバータ２１の入力との間の経路をＯＮ／ＯＦＦする。スイッチ３１０ｂは、インバータ２１の入力と所定電位の電源ＶＳＳとの間の経路をＯＮ／ＯＦＦする。この所定電位は、図１および図２の説明において、接続遮断部３がアナログ増幅回路１の出力とデジタル回路２の入力との間を遮断している間に、デジタル回路２の入力論理が不定にならないように所定の論理を入力するための電源である。すなわち、スイッチ３１０ｂは、論理入力手段として機能する。【００４１】
図４（ａ）〜（ｃ）に、上記スイッチ３１０ａ・３１０ｂの具体的な構成を示す。なお、ここでは、制御信号ＣＴＲの論理は図２のものを仮定している。【００４２】
図４（ａ）は、スイッチ３１０ａ・３１０ｂをＣＭＯＳアナログスイッチで構成した例である。スイッチ３１０ａのｎチャネル型ＭＯＳトランジスタのゲートには制御信号ＣＴＲが入力され、ｐチャネル型ＭＯＳトランジスタのゲートには制御信号ＣＴＲの反転信号である制御信号／ＣＴＲが入力される。スイッチ３１０ｂのｎチャネル型ＭＯＳトランジスタのゲートには制御信号／ＣＴＲが入力され、ｐチャネル型ＭＯＳトランジスタのゲートには制御信号ＣＴＲが入力される。【００４３】
図４（ｂ）は、スイッチ３１０ａ・３１０ｂをＰＭＯＳアナログスイッチで構成した例である。スイッチ３１０ａ（ｐチャネル型ＭＯＳトランジスタ）のゲートには制御信号／ＣＴＲが入力され、スイッチ３１０ｂ（ｐチャネル型ＭＯＳトランジスタ）のゲートには制御信号ＣＴＲが入力される。【００４４】
図４（ｃ）は、スイッチ３１０ａ・３１０ｂをＮＭＯＳアナログスイッチで構成した例である。スイッチ３１０ａ（ｎチャネル型ＭＯＳトランジスタ）のゲートには制御信号ＣＴＲが入力され、スイッチ３１０ｂ（ｎチャネル型ＭＯＳトランジスタ）のゲートには制御信号／ＣＴＲが入力される。【００４５】
次に、図５に、接続遮断部３の概念的な第２の構成例を、接続遮断部３２０として示す。接続遮断部３２０は、論理回路で構成されている。また、ここでは、アナログ増幅回路１をレベルシフタ回路１１として示してあり、デジタル回路２をＣＭＯＳ構成のインバータ２１として示してある。論理回路３２０は、レベルシフタ回路１１の出力信号である入力信号ＩＮと、制御信号ＣＴＲや／ＣＴＲとの組み合わせにより、出力信号ＯＵＴを生成してインバータ２１へ入力する。【００４６】
図６（ａ）および（ｂ）に、上記接続遮断部３２０の具体的な構成を示す。なお、ここでは、制御信号ＣＴＲの論理は図２のものを仮定している。【００４７】
図６（ａ）は、接続遮断部３２０を、ＮＡＮＤ回路３２０ａとインバータ３２０ｂとで構成した例である。ＮＡＮＤ回路３２０ａには、入力信号ＩＮと制御信号ＣＴＲとが入力される。インバータ３２０ｂにはＮＡＮＤ回路３２０ａの出力が入力され、インバータ３２０はこの入力の論理を反転して出力し、接続遮断部３２０の出力信号ＯＵＴとする。【００４８】
図６（ｂ）は、接続遮断部３２０を、クロックトインバータ３２０ｃとｎチャネル型のＭＯＳトランジスタ３２０ｄとで構成した例である。クロックトインバータ３２０ｃは、ｐチャネル型のＭＯＳトランジスタ３２２およびｎチャネル型のＭＯＳトランジスタ３２３からなるＣＭＯＳインバータと、該ＣＭＯＳインバータの電源ＶＤＤ側に設けられたｐチャネル型のＭＯＳトランジスタ３２１と、該ＣＭＯＳインバータの電源ＶＳＳ側に設けられたｎチャネル型のＭＯＳトランジスタ３２４とを備えている構成である。ＭＯＳトランジスタ３２１のゲートには制御信号／ＣＴＲが入力され、ＭＯＳトランジスタ３２４のゲートには制御信号ＣＴＲが入力される。また、ＭＯＳトランジスタ３２０ｄは、クロックトインバータ３２０ｃの出力端子となる、ＭＯＳトランジスタ３２２とＭＯＳトランジスタ３２３との接続点と、電源ＶＳＳとの間に接続されている。ＭＯＳトランジスタ３２０ｄのゲートには制御信号／ＣＴＲが入力される。クロックトインバータ３２０ｃの出力端子と、ＭＯＳトランジスタ３２０ｄのドレインとの接続点は、接続遮断部３２０の出力信号ＯＵＴを出力する端子である。【００４９】
図６（ａ）および（ｂ）の構成とも、入力信号ＩＮ、制御信号ＣＴＲ、および、出力信号ＯＵＴの関係は、図６（ｃ）の真理値表の通りとなる。なお、図６（ａ）の場合の論理入力手段は、ＮＡＮＤ回路３２ａおよびインバータ３２ｂに含まれている。図６（ｂ）の場合の論理入力手段は、ＭＯＳトランジスタ３２０ｄである。【００５０】
次に、上記本実施形態の概念を好適に使用することのできる液晶表示装置のデータ信号線駆動回路について説明する。【００５１】
図７は、液晶表示装置３１のブロック図である。この液晶表示装置３１は、大略的に、表示パネル３２、制御回路３７、タイミング信号生成回路３８、および、電源回路３９が搭載されて構成される。前記表示パネル３２は、マトリクス状に配列された画素ＰＩＸを有する表示部３４と、前記各画素ＰＩＸを駆動する走査信号線駆動回路３５およびデータ信号線駆動回路３６とを備えて構成される。前記走査信号線駆動回路３５はシフトレジスタ３５ａを備えており、前記データ信号線駆動回路３６はシフトレジスタ３６ａおよびサンプリング回路３６ｂを備えている。【００５２】
前記表示部３４と、走査信号線駆動回路３５およびデータ信号線駆動回路３６とは、製造時の手間と、配線容量とを削減するために、同一基板上にモノリシック形成されている。また、より多くの画素ＰＩＸを集積し、表示面積を拡大するために、前記表示部３４および走査信号線駆動回路３５およびデータ信号線駆動回路３６は、ガラス基板上に形成された多結晶シリコン薄膜トランジスタなどから構成されている。そして、歪み点が６００℃以下の通常のガラス基板を用いても、歪み点以上のプロセスに起因するソリやタワミが発生しないように、前記多結晶シリコン薄膜トランジスタは、６００℃以下のプロセス温度で製造される。【００５３】
前記表示部３４は、相互に交差するｍ本の走査信号線ＧＬ１〜ＧＬｍおよびｋ本のデータ信号線ＳＤ１〜ＳＤｋによって区画されて形成される前記各画素ＰＩＸの領域に、前記走査信号線駆動回路３５およびデータ信号線駆動回路３６が、前記走査信号線ＧＬ１〜ＧＬｍおよびデータ信号線ＳＤ１〜ＳＤｋを介して前記制御回路３７から供給される映像信号ＤＡＴを順次書込んでゆくことで画像表示を行う。各画素ＰＩＸは、たとえば図８で示すように構成される。図８において、前記走査信号線ＧＬおよびデータ信号線ＳＤとともに、画素ＰＩＸには、アドレスを表す前記ｋ以下の任意の整数ｉおよび前記ｍ以下の任意の整数ｊが付加されている。【００５４】
各画素ＰＩＸは、ゲートが走査信号線ＧＬへ、ソースがデータ信号線ＳＤに接続される電界効果トランジスタ（スイッチング素子）ＳＷと、この電界効果トランジスタＳＷのドレインに一方の電極が接続される画素容量Ｃｐとを備えて構成される。前記画素容量Ｃｐの他方の電極は、全画素ＰＩＸに共通の共通電極線に接続されている。前記画素容量Ｃｐは、液晶容量ＣＬと、必要に応じて付加される補助容量Ｃｓとから構成されている。【００５５】
したがって、走査信号線ＧＬが選択されると、電界効果トランジスタＳＷが導通し、データ信号線ＳＤに印加された電圧が画素容量Ｃｐに印加される。一方、前記走査信号線ＧＬの選択期間が終了して、電界効果トランジスタＳＷが遮断されている間、画素容量Ｃｐは該遮断時の電圧を保持し続ける。ここで、液晶の透過率または反射率は、液晶容量ＣＬに印加される電圧によって変化する。したがって、走査信号線ＧＬを選択し、データ信号線ＳＤへ映像信号ＤＡＴに応じた電圧を印加することで、画素ＰＩＸの表示状態を、映像信号ＤＡＴに合わせて変化させることができる。【００５６】
ここで、前記制御回路３７からデータ信号線駆動回路３６へは、各画素ＰＩＸへの映像信号ＤＡＴは時分割で伝送されており、データ信号線駆動回路３６は、タイミング信号生成回路３８から入力される、タイミング信号となる所定の周期でデューティー比が５０％の（５０％以下でも良い）ソースクロック信号ＳＣＫおよびその反転信号ＳＣＫＢとソーススタートパルスＳＳＰおよびその反転信号ＳＳＰＢとに基づいたタイミングで、前記映像信号ＤＡＴから、各画素ＰＩＸへの映像データを抽出する。具体的には、前記シフトレジスタ３６ａが、入力されるソースクロック信号ＳＣＫ・ＳＣＫＢのオンタイミングに同期してソーススタートパルスＳＳＰ・ＳＳＰＢを順次シフトすることによって、前記ソースクロック信号ＳＣＫ・ＳＣＫＢの半周期ずつタイミングが異なる出力信号Ｓ１〜Ｓｋを生成し、サンプリング回路３６ｂが、その各出力信号Ｓ１〜Ｓｋが示すタイミングで前記映像信号ＤＡＴの１ｓｔラッチを行う。さらに、サンプリング回路３６ｂは、制御回路３７またはタイミング信号生成回路３８から入力される制御信号ＬＰに従って、１ｓｔラッチ後の映像信号ＤＡＴの２ｎｄラッチを行う。そして、サンプリング回路３６ｂは、２ｎｄラッチ後の映像信号ＤＡＴをＤ／Ａ変換し、アナログ信号に変換した映像信号ＤＡＴを、制御回路３７またはタイミング信号生成回路３８から入力されるサンプリング信号ＳＭＰによってバッファにサンプリングして、線順次で各データ信号線ＳＤ１〜ＳＤｋへ出力する。データ信号線ＳＤ１〜ＳＤｋに出力するアナログ電圧には、電源回路３９からデータ信号線駆動回路３６に供給される電源電圧を用いる。【００５７】
同様に、走査信号線駆動回路３５では、前記シフトレジスタ３５ａが、タイミング信号生成回路３８から入力されるゲートクロック信号ＧＣＫ・ＧＣＫＢに同期してゲートスタートパルスＧＳＰ・ＧＳＰＢを順次シフトすることによって、所定の間隔ずつタイミングが異なる走査信号を各走査信号線ＧＬ１〜ＧＬｍへ出力する。【００５８】
タイミング信号生成回路３８は、上記のソースクロック信号ＳＣＫ・ＳＣＫＢ、ソーススタートパルスＳＳＰ・ＳＳＰＢ、ゲートクロック信号ＧＣＫ・ＧＣＫＢ、ゲートスタートパルスＧＳＰ・ＧＳＰＢなどのタイミング信号を生成する。これらのタイミング信号のうち、表示駆動制御信号の１つとしてのゲートスタートパルスＧＳＰ・ＧＳＰＢは、特に、制御回路３７から入力される水平帰線期間同期の信号である信号ＨＳＹＮＣに同期するように生成される。また、タイミング信号生成回路３８は、制御回路３７から入力される垂直帰線期間同期の信号である信号ＶＳＹＮＣに同期させて、電源回路３９を制御するための、ディスチャージ信号ＤＩＳや、チャージ信号ＣＨＡ、イネーブル信号ＥＮなどの電源制御信号を生成して電源回路３９に入力する。ここで、ディスチャージ信号ＤＩＳは、電源回路３９の起動時に電源内部の放電を行わせるための制御信号である。チャージ信号ＣＨＡは、電源回路３９をディスチャージ信号ＤＩＳによって放電させた後に、起動準備を行うために電源回路３９を充電するための制御信号である。イネーブル信号ＥＮは、チャージ信号ＣＨＡによって電源回路３９を充電した後、電源回路３９を稼働させるためのクロック信号を有効にする制御信号である。なお、タイミング信号生成回路３８は、ソーススタートパルスＳＳＰ・ＳＳＰＢを、ドットクロック信号に同期させて生成することもできる。【００５９】
制御回路３７は、映像信号ＤＡＴや信号ＶＳＹＮＣ・ＨＳＹＮＣなどを、外部から供給される制御信号および映像信号を基に生成する。また、制御回路３７や電源回路３９への電源供給は、液晶表示装置３１の電源部から供給される。電源回路３９は、前述の、データ信号線ＳＤ１〜ＳＤｋに出力するための電源の他に、走査信号線駆動回路３５の電源や、表示部３４のコモン電圧電源なども供給する。【００６０】
以上が液晶表示装置３１の大略的な構成の説明である。【００６１】
上記液晶表示装置３１のデータ信号線駆動回路３６はデジタルドライバであり、その構成を図９に示す。【００６２】
サンプリング回路３６ｂには、シフトレジスタ３６ａの各フリップフロップＦＦから順次入力される信号により、ＲＧＢごとに映像信号ＤＡＴのラッチを行う１ｓｔラッチ回路３６１、１ｓｔラッチ回路３６１からデータを制御信号ＬＰのタイミングに従ってＲＧＢごとにラッチする２ｎｄラッチ回路３６２、および、２ｎｄラッチ回路３６２のデータをＲＧＢごとにＤ／Ａ変換して、サンプリング信号ＳＭＰのタイミングに従ってバッファ（図示せず）にサンプリングし、データ信号線ＳＤ１〜ＳＤｋに向けて出力するＤ／Ａ変換部３６３を備えている。【００６３】
ここで、１ｓｔラッチ回路３６１はレベルシフト機能付きであり、２ｎｄラッチ回路３６２は、１ｓｔラッチ回路３６１の直流レベルの出力電圧が入力されるＣＭＯＳ構成の回路を備えている。そこで、この１ｓｔラッチ回路３６１の出力と、２ｎｄラッチ回路３６２の入力との間に、図１の接続遮断部３に相当する回路を設ける。【００６４】
図１０に、１ｓｔラッチ回路３６１の出力と、２ｎｄラッチ回路３６２の入力との間に、接続遮断部３０１を設けた構成を示す。【００６５】
１ｓｔラッチ回路３６１は、ｐチャネル型のＭＯＳトランジスタ４０１〜４０５と、ｎチャネル型のＭＯＳトランジスタ４０６〜４０９とを備えている。【００６６】
ＭＯＳトランジスタ４０１のゲートおよびＭＯＳトランジスタ４０８・４０９のゲートにはサンプリング信号ＳＭＰが入力される。ＭＯＳトランジスタ４０２のゲートには１ｓｔラッチ回路３６１の入力信号ＩＮが入力され、ＭＯＳトランジスタ４０３のゲートには反転入力信号ＩＮＢが入力される。入力信号ＩＮは、ある直流レベルの電圧を取る信号である。【００６７】
ＭＯＳトランジスタ４０１のソースは電源ＶＤＤに接続されており、ドレインはＭＯＳトランジスタ４０２のソースおよびＭＯＳトランジスタ４０３のソースに接続されている。ＭＯＳトランジスタ４０２のドレインはＭＯＳトランジスタ４０４のソースに接続されている。ＭＯＳトランジスタ４０４のドレインはＭＯＳトランジスタ４０６のドレインに接続されており、その接続点は１ｓｔラッチ回路３６１の反転出力信号ＯＵＴＢを出力する。ＭＯＳトランジスタ４０６のソースは電源ＶＳＳに接続されている。ＭＯＳトランジスタ４０３のドレインはＭＯＳトランジスタ４０５のソースに接続されている。ＭＯＳトランジスタ４０５のドレインはＭＯＳトランジスタ４０７のドレインに接続されており、その接続点は１ｓｔラッチ回路３６１の出力信号ＯＵＴを出力する。ＭＯＳトランジスタ４０７のソースは電源ＶＳＳに接続されている。【００６８】
ＭＯＳトランジスタ４０４のゲート、ＭＯＳトランジスタ４０６のゲート、および、ＭＯＳトランジスタ４０８のドレインは、それぞれ出力信号ＯＵＴを出力する端子に接続されている。ＭＯＳトランジスタ４０５のゲート、ＭＯＳトランジスタ４０７のゲート、および、ＭＯＳトランジスタ４０９のドレインは、それぞれ反転出力信号ＯＵＴＢを出力する端子に接続されている。【００６９】
ＭＯＳトランジスタ４０８のソースは入力信号ＩＮの入力端子に接続されており、ＭＯＳトランジスタ４０９のソースは反転入力信号ＩＮＢの入力端子に接続されている。【００７０】
上記構成の１ｓｔラッチ回路３６１は、サンプリング信号ＳＭＰがＬｏｗ（電源ＶＳＳの電圧）のときにラッチおよびレベルシフト動作を行い、サンプリング信号ＳＭＰがＨｉｇｈ（電源ＶＤＤの電圧）のときに、入力信号ＩＮをそのまま出力信号ＯＵＴとして出力し、反転入力信号ＩＮＢをそのまま反転出力信号ＯＵＴＢとして出力する。【００７１】
サンプリング信号ＳＭＰがＬｏｗのときに行うレベルシフト動作は、電源ＶＳＳの電圧と電源ＶＣＣの電圧との差の振幅の入力信号ＩＮ・ＩＮＢを、電源ＶＳＳの電圧と電源ＶＤＤの電圧（電源ＶＤＤの電圧＞電源ＶＣＣの電圧）との差の振幅にまで昇圧する。【００７２】
接続遮断部３０１はクロックトインバータで構成されている。クロック信号には、ｐチャネル型ＭＯＳトランジスタのゲートに対して制御信号／ＣＴＲが、ｎチャネル型ＭＯＳトランジスタのゲートに対して制御信号ＣＴＲがそれぞれ用いられる。ただし、ここでの制御信号ＣＴＲは、図２の論理を仮定している。【００７３】
２ｎｄラッチ回路３６２は、ｐチャネル型のＭＯＳトランジスタ５０１・５０２、ｎチャネル型のＭＯＳトランジスタ５０３・５０４、インバータ５０５・５０７、および、ＣＭＯＳのアナログスイッチ５０６を備えている。【００７４】
ＭＯＳトランジスタ５０１・５０２のソースは電源ＶＤＤに接続されており、それらのドレインはＭＯＳトランジスタ５０３のドレインおよびインバータ５０５・５０７の入力に接続されている。ＭＯＳトランジスタ５０１・５０３のゲートは、クロックトインバータ３０１の出力端子と、アナログスイッチ５０６の出力端子とに接続されている。ＭＯＳトランジスタ５０３のソースはＭＯＳトランジスタ５０４のドレインに接続されている。ＭＯＳトランジスタ５０４のソースは電源ＶＳＳに接続されている。ＭＯＳトランジスタ５０２・５０４のゲートには信号ＩＮＩＢが入力される。信号ＩＮＩＢは、２ｎｄラッチ回路３６２を動作させない間はＬｏｗとなってＭＯＳトランジスタ５０２をＯＮ、ＭＯＳトランジスタ５０４をＯＦＦとするが、２ｎｄラッチ回路３６２を動作させるときには、Ｈｉｇｈとなって、ＭＯＳトランジスタ５０２をＯＦＦ、ＭＯＳトランジスタ５０４をＯＮとする。インバータ５０５の出力端子はアナログスイッチ５０６の入力端子に接続されている。アナログスイッチ５０６のｎチャネル型ＭＯＳトランジスタのゲートには制御信号／ＣＴＲが入力され、ｐチャネル型ＭＯＳトランジスタのゲートには制御信号ＣＴＲが入力される。【００７５】
この２ｎｄラッチ回路３６２では、接続遮断部３０１が遮断動作を行っている間にも内部でデータのラッチを行っていることから、入力の論理が確定しており、別途論理入力手段を要しない。【００７６】
図１０の構成では、液晶パネルを多結晶シリコンやＣＧシリコンで製造した場合に、ＴＦＴの駆動電圧が大きくなるために、１ｓｔラッチ回路３６１以降ではＴＦＴの駆動電圧に５Ｖ〜８Ｖといった大きな振幅が必要になる。１ｓｔラッチ回路３６１には、単結晶シリコンを用いるＩＣの駆動電源と同じ２Ｖ程度のレベルの信号が供給されるため、１ｓｔラッチ回路３６１では、ラッチ動作とともにレベルシフト動作をも行う。このレベルシフト動作は、背景技術の課題で述べたように、大きなゲインを伴う増幅動作となるため、１ｓｔラッチ回路の出力信号ＯＵＴの電圧は立ち上がりに長時間を要する。しかし、本実施形態の接続遮断部３０１を設けることにより、１ｓｔラッチ回路３６１の立ち上がり期間の出力電圧が２ｎｄラッチ回路３６２に入力されることがないので、２ｎｄラッチ回路３６２のＭＯＳトランジスタ５０１・５０３が同時に導通状態にはなりにくく、貫通電流の発生を抑制することができる。【００７７】
以上、液晶表示装置３１について述べた。アナログ増幅回路１としては、コンパレータを含む、直流レベルを出力する差動増幅回路なども可能であり、デジタル回路２としてはＮＡＮＤ回路やＮＯＲ回路も可能である。以下に、その具体例を示す。【００７８】
図１６（ａ）に、液晶表示装置のバックライトの制御に用いる表示装置の駆動回路としてのＡ／Ｄ変換器４０の構成を示す。【００７９】
このＡ／Ｄ変換器４０は、光センサーからの出力信号をデジタル信号に変換するものであって、フラッシュ形Ａ／Ｄ変換器からなり、コンパレータ群４１、デコーダ４２、および、スイッチ４３を備えている。コンパレータ群４１は、入力電圧を各しきい値電圧と比較するコンパレータＣＭＰ０・ＣＭＰ１・…・ＣＭＰ８を備えている。コンパレータ群４１の出力信号は、サーモメータコードを構成する入力信号ＩＮ（符号ＩＮ１・ＩＮ２・…・ＩＮ８）としてデコーダ４２に入力される。デコーダ４２はこの入力信号ＩＮから、バックライトの制御を行うための３ビットのバイナリの出力信号ＯＵＴを構成するビットＯＵＴ０・ＯＵＴ１・ＯＵＴ２を生成して出力する。出力信号ＯＵＴ（各ビットＯＵＴ０・ＯＵＴ１・ＯＵＴ２）は、入力信号ＩＮから図中に示した演算で生成される。図１６（ｂ）に、デコーダ４２の８ビットの入力信号ＩＮと、出力信号ＯＵＴとの対応表を示す。デコーダ４２の入力部にはＮＡＮＤ回路やＮＯＲ回路が用いられており、本実施形態では、Ａ／Ｄ変換器４１の出力信号を、スイッチ４３を介してデコーダ４２の入力部のＮＡＮＤ回路やＮＯＲ回路に入力するようになっている。【００８０】
ここでは、コンパレータ群４１（コンパレータＣＭＰ０〜ＣＭＰ８）が、図１のアナログ増幅回路１に相当し、デコーダ４２が図１のデジタル回路２に相当し、スイッチ４３が接続遮断部３に相当する。【００８１】
以上、本実施形態について述べた。なお、本発明の構成を有する表示装置としては液晶表示装置に限らず、表示装置を駆動するための駆動回路に、入力に応じた直流レベルを出力するアナログ増幅回路の後段に、該アナログ増幅回路の出力電圧が入力されるＣＭＯＳ構成の回路を有するデジタル回路が設けられた構成が含まれている表示装置に広く適用可能である。また、アナログ増幅回路の入力は、電圧のみならず、電流であってもよい。【００８２】
また、本発明の表示装置の駆動回路は、前記アナログ増幅回路にある入力がなされるときに、前記接続遮断手段は、前記ある入力に対応する前記出力電圧が立ち上がるあるいは立ち下がるまでは、前記遮断を行い、前記ある入力に対応する前記出力電圧が立ち上がったあるいは立ち下がった後に、前記接続を行ってもよい。【００８３】
上記の発明によれば、接続遮断手段を上記のように動作させることにより、デジタル回路が有するＣＭＯＳ構成の回路には、アナログ増幅回路の出力電圧として立ち上がったあるいは立ち下がった後の直流レベルが入力され、アナログ増幅回路の立ち上がり期間あるいは立ち下がり期間の出力電圧がＣＭＯＳ構成の回路に入力されないので、該ＣＭＯＳ構成の回路に発生する貫通電流を抑制することができるという効果を奏する。【００８４】
また、本発明の表示装置の駆動回路は、前記接続遮断手段は、ＣＭＯＳアナログスイッチであってもよい。【００８５】
上記の発明によれば、接続遮断手段を容易に実現することができるという効果を奏する。【００８６】
また、本発明の表示装置の駆動回路は、前記接続遮断手段は、ＰＭＯＳアナログスイッチであってもよい。【００８７】
上記の発明によれば、接続遮断手段を容易に実現することができるという効果を奏する。【００８８】
また、本発明の表示装置の駆動回路は、前記接続遮断手段は、ＮＭＯＳアナログスイッチであってもよい。【００８９】
上記の発明によれば、接続遮断手段を容易に実現することができるという効果を奏する。【００９０】
また、本発明の表示装置の駆動回路は、前記接続遮断手段は、前記アナログ増幅回路の出力電圧を入力の一つとする論理回路であり、前記論理回路は、前記接続を行うときには入力されている前記アナログ増幅回路の出力電圧の値を有する論理値を出力し、前記遮断を行うときには入力されている前記アナログ増幅回路の出力電圧とは異なる値の論理値を出力するように、論理が構成されていてもよい。【００９１】
上記の発明によれば、接続遮断手段を容易に実現することができるという効果を奏する。また、接続遮断手段が、アナログ増幅回路の出力と、ＣＭＯＳ構成の回路の入力との間の遮断を行っている間でも、ＣＭＯＳ構成の回路に確定した論理を入力することができるという効果を奏する。【００９２】
また、本発明の表示装置の駆動回路は、前記論理回路は、前記アナログ増幅回路の出力電圧と、前記接続および前記遮断のいずれを行うかを示す信号とが入力される２入力のＮＡＮＤ回路を備えており、前記ＮＡＮＤ回路の出力信号またはその論理反転信号が前記デジタル回路への入力信号となってもよい。【００９３】
上記の発明によれば、接続遮断手段としての論理回路を容易に実現することができるという効果を奏する。【００９４】
また、本発明の表示装置の駆動回路は、前記接続遮断手段は、前記アナログ増幅回路の出力電圧を入力の一つとする論理回路であり、前記論理回路は、前記接続を行うときには入力されている前記アナログ増幅回路の出力電圧の値を有する論理値を出力し、前記遮断を行うときには出力を遮断するように、論理が構成されていてもよい。【００９５】
上記の発明によれば、接続遮断手段を容易に実現することができるという効果を奏する。【００９６】
また、本発明の表示装置の駆動回路は、前記論理回路は、前記アナログ増幅回路の出力電圧を入力とし、前記接続および前記遮断のいずれを行うかを示す信号をクロック入力とするクロックトインバータであってもよい。【００９７】
上記の発明によれば、接続遮断手段としての論理回路を容易に実現することができるという効果を奏する。【００９８】
また、本発明の表示装置の駆動回路は、前記接続遮断手段が前記遮断を行っている間に、前記ＣＭＯＳ構成の回路に所定の論理を入力する論理入力手段を備えていてもよい。【００９９】
上記の発明によれば、接続遮断手段がアナログ増幅回路の出力とデジタル回路の入力との間を遮断している間に、論理入力手段によってＣＭＯＳ構成の回路に所定の論理を入力することにより、ＣＭＯＳ構成の回路への入力が絶たれて入力論理が不定となることを回避することができるという効果を奏する。【０１００】
また、本発明のデータ信号線駆動回路は、前記表示装置の駆動回路により構成され、アクティブマトリクス型の前記表示装置の表示駆動を行ってもよい。【０１０１】
上記の発明によれば、データ信号線駆動回路において、直流レベルを出力するアナログ増幅回路の後段に、該アナログ増幅回路の出力電圧が入力されるＣＭＯＳ構成の回路を有するデジタル回路が設けられていても、該ＣＭＯＳ構成の回路に発生する貫通電流を抑制することができるという効果を奏する。【０１０２】
また、本発明の表示装置は、前記表示装置の駆動回路を備えていてもよい。【０１０３】
上記の発明によれば、前記表示装置の駆動回路を備えているので、貫通電流の発生が抑制された、低消費電力の表示装置を実現することができるという効果を奏する。【０１０４】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用の可能性】
【０１０５】
本発明は、液晶表示装置に好適に使用することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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