(57)【特許請求の範囲】
【請求項１】
第１信号を伝送する第１信号線と、
前記第１信号と実質的に相補な第２信号を伝送する第２信号線と、
前記第１信号線と前記第２信号線との間にクロスカップルされる第１および第２ＭＯＳトランジスタと、
前記第１信号線の信号をゲートに受ける第３ＭＯＳトランジスタを含む第１論理ゲートと、
前記第２信号線の信号をゲートに受ける第４ＭＯＳトランジスタを含む第２論理ゲートとを備える、半導体集積回路。
【請求項２】
前記第１信号を受ける第１端子と、
前記第２信号を受ける第２端子と、
前記第１端子と前記第１信号線との間に接続される、前記第１および第２ＭＯＳトランジスタ、ならびに前記第３および第４ＭＯＳトランジスタと異なるプロセス条件で形成される第５ＭＯＳトランジスタを含む第３論理ゲートと、
前記第２端子と前記第２信号線との間に接続される、前記第１および第２ＭＯＳトランジスタ、ならびに前記第３および第４ＭＯＳトランジスタと異なるプロセス条件で形成される第６ＭＯＳトランジスタを含む第４論理ゲートとをさらに備える、請求項１に記載の半導体集積回路。
【請求項３】
前記第１および第２ＭＯＳトランジスタは、
前記第５および第６ＭＯＳトランジスタとゲート酸化膜の厚さが異なる、請求項２に記載の半導体集積回路。
【請求項４】
前記第１および第２ＭＯＳトランジスタは、
前記第５および第６ＭＯＳトランジスタと耐圧が異なる、請求項２に記載の半導体集積回路。
【請求項５】
前記第１および第２ＭＯＳトランジスタは、
ＰＭＯＳトランジスタであり、
前記第１ＭＯＳトランジスタは、
電源電圧線と前記第１信号線との間に接続され、ゲートが前記第２信号線と接続され、
前記第２ＭＯＳトランジスタは、
前記電源電圧線と前記第２信号線との間に接続され、ゲートが前記第１信号線と接続される、請求項２に記載の半導体集積回路。
【請求項６】
前記第１および第２ＭＯＳトランジスタは、
ＮＭＯＳトランジスタであり、
前記第１ＭＯＳトランジスタは、
接地電圧線と前記第１信号線との間に接続され、ゲートが前記第２信号線と接続され、
前記第２ＭＯＳトランジスタは、
前記接地電圧線と前記第２信号線との間に接続され、ゲートが前記第１信号線と接続される、請求項２に記載の半導体集積回路。
【請求項７】
前記第１論理ゲートは、
前記第３ＭＯＳトランジスタとともに第１ＣＭＯＳインバータを構成する、前記第３ＭＯＳトランジスタとは逆導電型の第７ＭＯＳトランジスタを含み、
前記第２論理ゲートは、
前記第４ＭＯＳトランジスタとともに第２ＣＭＯＳインバータを構成する、前記第４ＭＯＳトランジスタとは逆導電型の第８ＭＯＳトランジスタを含み、
前記第３論理ゲートは、
前記第５ＭＯＳトランジスタとともに第３ＣＭＯＳインバータを構成する、前記第５ＭＯＳトランジスタとは逆導電型の第９ＭＯＳトランジスタを含み、
前記第４論理ゲートは、
前記第６ＭＯＳトランジスタとともに第４ＣＭＯＳインバータを構成する、前記第６ＭＯＳトランジスタとは逆導電型の第１０ＭＯＳトランジスタを含む、請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路に関し、特に、相補信号を伝送するための回路構成を有する半導体集積回路に関する。
【０００２】
【従来の技術】
ＬＳＩ（大規模集積回路）では、外部と信号を授受するための入出力バッファと信号を処理する内部回路とで電源電圧が異なる場合がある。より具体的には、入出力バッファに高い電圧を与え、内部回路には低い電圧を与える場合がある。
【０００３】
このように内部回路に供給する電圧を低くすることにより、次の効果が得られる。第１に内部回路における消費電力を押さえることができる。第２に電圧を低くするとトランジスタのゲート電極における耐圧問題が軽減されるため、内部回路を構成するトランジスタのゲート酸化膜を薄くすることができる。第３に、ゲート酸化膜厚を薄くすることで内部回路の動作を高速化することが期待できる。
【０００４】
ところで、入出力バッファに高い電圧を内部回路に低い電圧を供給する場合、入出力バッファにはゲート酸化膜の厚いトランジスタを使用し、内部回路にはゲート酸化膜の薄いトランジスタを使用する必要がある。また、内部回路に信号を供給するにあたって、信号の電圧を変える必要がある。
【０００５】
ここで、従来の半導体集積回路における要部の構成について、図８を用いて説明する。なお、以下の説明では、入力段の電源電圧が３．３Ｖ、内部回路の電源電圧が１．８ＶであるＣＭＯＳ・ＬＳＩ（ＣＭＯＳ：complementary metal-oxide semiconductor）を一例に説明する。内部回路の入出力信号は、ＣＭＯＳレベルとする。
【０００６】
図８に示す従来の半導体集積回路は、外部から入力される互い相補な信号ＩＮ，／ＩＮを受ける電圧変換回路９１０，９２０、ならびに電圧変換回路９１０，９２０の出力を反転するＣＭＯＳインバータ９３０，９４０、信号線Ｌ３，Ｌ４、およびインバータ９３０，９４０の出力を反転するＣＭＯＳインバータ９５０，９６０を含む信号伝送回路９００を備える。信号伝送回路９００の出力は、図示しない１．８Ｖ電源の内部回路に供給される。
【０００７】
電圧変換回路９１０，９２０は、信号ＩＮ，／ＩＮのＨレベルを１．８Ｖ付近にまで落とすように動作する。インバータ９３０は、各々のゲートが電圧変換回路９１０の出力ノード８０１と接続されるＰＭＯＳトランジスタ８０３とＮＭＯＳトランジスタ８０４とを含む。トランジスタ８０３は、１．８Ｖの電源電圧とノード８０７との間に接続され、トランジスタ８０４は、接地電圧とノード８０７（信号線Ｌ３）との間に接続される。
【０００８】
インバータ９４０は、各々のゲートが電圧変換回路９２０の出力ノード８０２と接続されるＰＭＯＳトランジスタ８０５とＮＭＯＳトランジスタ８０６とを含む。トランジスタ８０５は、１．８Ｖの電源電圧とノード８０８との間に接続され、トランジスタ８０６は、接地電圧とノード８０８（信号線Ｌ４）との間に接続される。
【０００９】
インバータ９５０は、各々のゲートが信号線Ｌ３と接続されるＰＭＯＳトランジスタ８１１とＮＭＯＳトランジスタ８１２とを含む。トランジスタ８１１は、１．８Ｖの電源電圧とノード１１５との間に接続され、トランジスタ８１２は、接地電圧とノード１１５との間に接続される。
【００１０】
インバータ９６０は、各々のゲートが信号線Ｌ４と接続されるＰＭＯＳトランジスタ８１３とＮＭＯＳトランジスタ８１４とを含む。トランジスタ８１３は、１．８Ｖの電源電圧とノード１１６との間に接続され、トランジスタ８１４は、接地電圧とノード１１６との間に接続される。
【００１１】
電圧変換回路９１０，９２０の出力のＨレベルが１．８Ｖまで下がらない場合、ゲート酸化膜の薄いトランジスタで当該出力を受けることができない。そこで、インバータ９３０は、３．３Ｖ対応のトランジスタ８０３，８０４で構成し、電源電圧を１．８Ｖとする。同様に、インバータ９４０は、３．３Ｖ対応のトランジスタ８０５，８０６で構成し、電源電圧を１．８Ｖとする。一方、トランジスタ８１１〜８１４は、１．８Ｖ対応のトランジスタで構成する。図示しない内部回路には、ノード１１５および１１６の信号が与えられる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した回路構成であると、以下の問題がある。まず、相補信号間にずれが生じている場合、上記したインバータの縦列構成では当該ずれを補償することができない。
【００１３】
また、３．３Ｖ用のトランジスタは駆動能力が低い（特に、ＰＭＯＳトランジスタはＮＭＯＳトランジスタに比べて低い）。したがって、駆動能力を上げるためには、トランジスタのゲート幅を大きくする必要がある。しかしながら、ゲート幅で駆動能力を補うとすれば、トランジスタのゲート幅を大きくなる。これは、レイアウト面積や寄生容量の増大につながってしまう。
【００１４】
一般的に、耐圧の高いトランジスタは、相対的にそのしきい値電圧も高くなる。すなわち、３．３Ｖ用のトランジスタは、１．８Ｖのトランジスタよりもしきい値電圧が大きい。また、ＭＯＳトランジスタの動作電流（ソース・ドレイン間電流）は、ゲート・ソース間電圧Ｖｇｓと閾値電圧Ｖｔとの差、すなわち「Ｖｇｓ−Ｖｎ」に依存する。
【００１５】
したがって、３．３Ｖ用のトランジスタで構成されるにもかかわらず、電源電圧１．８Ｖで駆動されるインバータ９３０および９４０において、各ＭＯＳトランジスタの動作電流を十分得ることができない。この結果、信号伝送回路９００の動作速度が遅くなってしまう。
【００１６】
信号伝送回路９００に要求される出力信号の振幅、すなわち内部回路の電源電圧（１．８Ｖ）がより低くなるにつれてこの問題は顕著になる。特に、内部回路の電源電圧が、前段の電圧変換回路９１０および９２０の出力を受けるための３．３Ｖ用のトランジスタのしきい値電圧よりも低くなると、信号伝送回路９００が動作不能となってしまう。
【００１７】
そこで、本発明はこのような問題を解決するためになされたものであり、その目的は、レイアウト面積を抑えて、相補信号を最適なタイミングで伝送することができる回路を備える半導体集積回路を提供することにある。
【００１８】
本発明の他の目的は、入力信号の電圧振幅を高速に変換する入力回路を備える半導体集積回路を提供することにある。
【００１９】
【課題を解決するための手段】
この発明による半導体集積回路は、第１信号を伝送する第１信号線と、実質的に第１信号線と相補な第２信号を伝送する第２信号線と、第１信号線と第２信号線との間にクロスカップルされる第１および第２ＭＯＳトランジスタと、第１信号線の信号をゲートに受ける第３ＭＯＳトランジスタを含む第１論理ゲートと、第２信号線の信号をゲートに受ける第４ＭＯＳトランジスタを含む第２論理ゲートとを備える。
【００２０】
好ましくは、第１信号を受ける第１端子と、第２信号を受ける第２端子と、第１端子と第１信号線との間に接続される、第１ないし第４ＭＯＳトランジスタと異なるプロセス条件で形成される第５ＭＯＳトランジスタを含む第３論理ゲートと、第２端子と第２信号線との間に接続される、第１ないし第４ＭＯＳトランジスタと異なるプロセス条件で形成される第６ＭＯＳトランジスタを含む第４論理ゲートとをさらに備える。
【００２１】
特に、第１および第２ＭＯＳトランジスタは、第５および第６ＭＯＳトランジスタとゲート酸化膜の厚さが異なる。
【００２２】
特に、第１および第２ＭＯＳトランジスタは、第５および第６ＭＯＳトランジスタと耐圧が異なる。
【００２３】
特に、第１および第２ＭＯＳトランジスタは、ＰＭＯＳトランジスタであり、第１ＭＯＳトランジスタは、電源電圧線と第１信号線との間に接続され、ゲートが第２信号線と接続され、第２ＭＯＳトランジスタは、電源電圧線と第２信号線との間に接続され、ゲートが第１信号線と接続される。
【００２４】
特に、第１および第２ＭＯＳトランジスタは、ＮＭＯＳトランジスタであり、第１ＭＯＳトランジスタは、接地電圧線と第１信号線との間に接続され、ゲートが第２信号線と接続され、第２ＭＯＳトランジスタは、接地電圧線と第２信号線との間に接続され、ゲートが第１信号線と接続される。
【００２５】
好ましくは、第１論理ゲートは、第３ＭＯＳトランジスタとともに第１ＣＭＯＳインバータを構成する、第３ＭＯＳトランジスタとは逆導電型の第７ＭＯＳトランジスタを含み、第２論理ゲートは、第４ＭＯＳトランジスタとともに第２ＣＭＯＳインバータを構成する、第４ＭＯＳトランジスタとは逆導電型の第８ＭＯＳトランジスタを含む。第３論理ゲートは、第５ＭＯＳトランジスタとともに第３ＣＭＯＳインバータを構成する、第５ＭＯＳトランジスタとは逆導電型の第９ＭＯＳトランジスタを含み、第４論理ゲートは、第６ＭＯＳトランジスタとともに第４ＣＭＯＳインバータを構成する、第６ＭＯＳトランジスタとは逆導電型の第１０ＭＯＳトランジスタを含む。
【００２６】
したがって、上記半導体集積回路によれば、互いに相補な信号を伝送する信号線に配置されるクロスカップルされるＭＯＳトランジスタにより、信号線の電位を高速に駆動することができる。これにより、相補信号間のタイミングのずれを補正することができる。
【００２７】
また、前段ゲートに関してはゲート酸化膜の厚いトランジスタを使用し、後段ゲートおよびクロスカップルされるＭＯＳトランジスタに関してはゲート酸化膜の薄いトランジスタを使用する。または、前段ゲートには、後段ゲートおよびクロスカップルされるＭＯＳトランジスタより耐圧の高いトランジスタを用いる。これにより、前段ゲートの駆動能力が低くても、クロスカップルされるＭＯＳトランジスタにより当該駆動能力を補うことができる。
【００２８】
この発明の他の半導体集積回路は、第１電圧および第２電圧の一方に設定される入力信号を伝達するための第１の信号線と、第２電圧および第３電圧の一方に設定される、レベル変換された入力信号を伝達するための第２の信号線と、第２および第３電圧で駆動され、入力信号に応答して、第２および第３電圧の一方と第１ノードとを接続するための第１論理ゲートと、反転された入力信号に応答して動作し、第１論理ゲートによって第１ノードと第３電圧とが接続される場合に活性化されて、第３電圧と第１ノードとを接続するためのレベル変換補助部と、第２および第３電圧で駆動され、第１ノードの電圧に応じて、第２および第３電圧の一方と第２の信号線とを接続するための第２論理ゲートとを備える。
【００２９】
好ましくは、第１論理ゲートによって第１ノードと第２電圧とが接続される場合に、レベル変換補助部を非活性化して、第３電圧と第１ノードとを切離すためのリーク電流防止部をさらに備える。
【００３０】
好ましくは、第１および第２電圧で駆動され、入力信号を反転するための第３論理ゲートをさらに備える。
【００３１】
好もしくは、第１論理ゲートは、入力信号をゲートに受ける第１ＭＯＳトランジスタを含み、第２論理ゲートは、第１ノードと接続されたゲートを有する第２ＭＯＳトランジスタを含み、レベル変換補助部は、反転された入力信号に応じて、第３および第２電圧の一方と第２ノードとを接続するための第３論理ゲートと、第２ノードと接続されたゲートを有し、第３電圧と第１ノードとの間に接続された第３ＭＯＳトランジスタとを含み、第３論理ゲートは、反転された入力信号をゲートに受ける第４ＭＯＳトランジスタを有し、第１および第４ＭＯＳトランジスタと、第２および第３ＭＯＳトランジスタとは、異なるプロセス条件で形成される。
【００３２】
特に、第１および第４ＭＯＳトランジスタは、第２および第３ＭＯＳトランジスタとゲート酸化膜の厚さが異なる。
【００３３】
特に、第１および第２ＭＯＳトランジスタは、第２および第３ＭＯＳトランジスタと耐圧が異なる。
【００３４】
特に、第１ノードと接続されたゲートを有し、第３電圧と第２ノードとの間に接続される第５ＭＯＳトランジスタをさらに備え、第３および第５ＭＯＳトランジスタは、相補的にオンおよびオフする。
【００３５】
特に、第５ＭＯＳトランジスタは、第３ＭＯＳトランジスタと同様のプロセス条件で形成される。
【００３６】
好ましくは、第１および第２の論理ゲートは、インバータである。
したがって、上記半導体集積回路によれば、第１論理ゲートの動作速度が低下するような電圧レベルの入力信号が入力された場合にも、反転された入力信号に応答して、レベル変換補助部を構成するＭＯＳトランジスタによって信号線の電位を駆動できる。これにより、入力信号を高速にレベル変換できる。また、第１論理ゲートを構成するＭＯＳトランジスタの駆動能力を補うことができるので、ＭＯＳトランジスタのゲート幅を小さくすることができ、レイアウト面積や寄生容量を抑制できる。
【００３７】
また、論理ゲートの動作速度が低下しない電圧レベルの入力信号が入力された場合には、レベル変換補助部を構成するＭＯＳトランジスタを速やかにターンオフできる。これにより、リーク電流の発生を防止できる。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態を図を参照して説明する。なお、図中同一または相当部分には、同一符号を付してその説明を繰返さない。
【００３９】
［第１の実施の形態］
第１の実施の形態による構成について、図１および図２を用いて説明する。第１の実施の形態による半導体集積回路１０００は、ノード１で受ける信号ＩＮの電圧を変換する電圧変換回路１０、信号ＩＮと実質的に相補な信号／ＩＮの電圧を変換する電圧変換回路２０、ならびに電圧変換回路１０の出力ノード１０１の信号を反転するＣＭＯＳインバータ３０および電圧変換回路２０の出力ノード１０２の信号を反転するＣＭＯＳインバータ４０を含む信号伝送回路１００を備える。
【００４０】
ノード１，２には、チップの外部から入力される信号ＩＮ，信号／ＩＮが供給される。電圧変換回路１０，２０は、３．３Ｖ電源で動作する。
【００４１】
信号伝送回路１００は、図２に示す半導体集積回路１０００における入力回路６００に配置される。ＬＳＩの外部から端子ＩＮ，端子／ＩＮに入力される信号ＩＮおよび／ＩＮは、３．３Ｖ電源の電圧変換回路１０，２０において電圧変換される。電圧変換回路１０，２０の出力は、信号伝送回路１００を介して、１．８Ｖ電源で動作する内部回路７００に供給される。内部回路７００の入出力信号は、ＣＭＯＳレベルであるとする。
【００４２】
たとえば、内部回路７００では、入力信号に基づき、内部に含まれるメモリセルアレイにデータが書込まれる。また、内部回路７００に含まれるメモリセルアレイから読出されたデータは、出力回路７５０を介して外部に出力（ＯＵＴ）される。出力回路７５０が３．３Ｖ電源で動作する場合には、出力回路７５０と内部回路７００との間に、電圧変換回路を配置する。
【００４３】
図１を参照して、電圧変換回路１０，２０は、ノード１，２で受ける信号ＩＮ，／ＩＮを１．８Ｖ付近にまで落とすように動作する。なお、ノード１０１の信号とノード１０２の信号とは互いに相補な関係にある。
【００４４】
インバータ３０は、各々のゲートがノード１０１と接続されるＰＭＯＳトランジスタ１０３とＮＭＯＳトランジスタ１０４とを含む。トランジスタ１０３は、１．８Ｖの電源電圧とノード１０７との間に接続され、トランジスタ１０４は、接地電圧とノード１０７との間に接続される。
【００４５】
インバータ４０は、各々のゲートがノード１０２と接続されるＰＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０６とを含む。トランジスタ１０５は、１．８Ｖの電源電圧とノード１０８との間に接続され、トランジスタ１０６は、接地電圧とノード１０８との間に接続される。
【００４６】
第１の実施の形態による信号伝送回路１００はさらに、ノード１０７に接続される信号線Ｌ１、ノード１０８に接続される信号線Ｌ２、クロスカップル（交差結合）されるＰＭＯＳトランジスタ１０９，１１０、信号線Ｌ１の信号を反転するＣＭＯＳインバータ５０、および信号線Ｌ２の信号を反転するＣＭＯＳインバータ６０を備える。
【００４７】
トランジスタ１０９は、１．８Ｖの電源電圧と信号線Ｌ１との間に接続され、ゲートが信号線Ｌ２と接続される、トランジスタ１１０は、１．８Ｖの電源電圧と信号線Ｌ２との間に接続され、ゲートが信号線Ｌ１と接続される。
【００４８】
インバータ５０は、各々のゲートが信号線Ｌ１と接続されるＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２とを含む。トランジスタ１１１は、１．８Ｖの電源電圧とノード１１５との間に接続され、トランジスタ１１２は、接地電圧とノード１１５との間に接続される。
【００４９】
インバータ６０は、各々のゲートが信号線Ｌ２と接続されるＰＭＯＳトランジスタ１１３とＮＭＯＳトランジスタ１１４とを含む。トランジスタ１１３は、１．８Ｖの電源電圧とノード１１６との間に接続され、トランジスタ１１４は、接地電圧とノード１１６との間に接続される。
【００５０】
インバータ３０とインバータ５０とでは、プロセス条件が異なるトランジスタを使用する。同じく、インバータ４０とインバータ６０とでは、プロセス条件が異なるトランジスタを使用する。
【００５１】
そして、プロセス条件が互いに異なるインバータ３０，４０と５０，６０との間に、インバータ５０，６０と実質的に同じプロセス条件で形成されるトランジスタ１０９，１１０を配置する。
【００５２】
より具体的には、トランジスタ１０３，１０４，１０５および１０６として、３．３Ｖ用のゲート酸化膜が相対的に厚い、または／および耐圧の高いトランジスタを使用し、トランジスタ１０９，１１０，１１１，１１２，１１３および１１４として、１．８Ｖ用のゲート酸化膜が相対的に薄い、または／および耐圧の低いトランジスタを使用する。
【００５３】
図１の構成からクロスカップル構成を除いた場合、インバータ３０，４０を構成する３．３Ｖ用トランジスタ（特にＰＭＯＳトランジスタ）の駆動能力が低いため、当該トランジスタのゲート幅を大きくする必要がある。
【００５４】
しかしながら、第１の実施の形態による構成を用いると、ノード１０１の信号とノード１０２の信号とは互いに相補な関係にあるので、ノード１０１の信号が“Ｈ”レベルから“Ｌ”レベルに変化するとき、同時にノード１０２の信号が“Ｌ”レベルから“Ｈ”レベルに変化する。これに伴い、ノード１０７の信号が“Ｌ”レベルから“Ｈ”レベルに変化し、ノード１０８の信号が“Ｈ”レベルから“Ｌレベル”に変化する。
【００５５】
そして、信号線Ｌ２の電圧レベルが降下すると、トランジスタ１０９により信号線Ｌ１の電圧がＨレベルにプルアップされる。同様に、信号線Ｌ１の電圧レベルが降下すると、トランジスタ１１０により信号線Ｌ２の電圧がＨレベルにプルアップされる。
【００５６】
すなわち、第１の実施の形態による構成では、クロスカップルされるトランジスタによる電位駆動により、前段のゲートを構成するトランジスタ（特に、トランジスタ１０３，１０５）の駆動能力を補うことができる。したがって、前段のゲートを構成するトランジスタのゲート幅を小さくすることができ、レイアウト面積や寄生容量を小さく抑えることができる。
【００５７】
また、インバータ３０，４０の電源電圧は１．８Ｖであるため、ノード１０７，１０８の電圧レベルは１．８Ｖを超えることはない。このため、トランジスタ１０９，１１０として、駆動能力の高い、ゲート酸化膜の薄い１．８Ｖ用トランジスタを使用することができ、レイアウト面積を小さく抑えることができる。
【００５８】
一方、電圧変換回路１０，２０において十分に入力信号の電圧を下げることができない場合であっても、トランジスタ１０３，１０４，１０５，１０６の耐圧を上げることで、当該トランジスタのゲート酸化膜が保護される。
【００５９】
さらに、第１の実施の形態による構成を用いた場合、相補信号間のずれを補正することができる。相補信号間のずれの補正について、図３を用いて説明する。
【００６０】
図３は、ノード１０１およびノード１０２に信号が印加されると、ノード１０７およびノード１０８の信号波形がどのように変化するかを示している。
【００６１】
時刻ｔＡにおいて、ノード１０１がＬレベルからＨレベルに立上がり、時刻ｔＤ（△ｔ０＝ｔＤ−ｔＡ）において、ノード１０２がＨレベルからＬレベルに立下がるものとする。すなわち、相補信号間のずれを△ｔ０とする。
【００６２】
図８に示す従来の信号伝送回路は、トランジスタ１０９，１１０を含まない。したがって、入力される相補信号間のずれが△ｔ０であれば、相補信号間のずれ△ｔ０はそのまま保持される。したがって、内部回路に供給される相補信号間のずれは△ｔ０である。
【００６３】
一方、第１の実施の形態による信号伝送回路１００によれば、時刻ｔＡより遅れて時刻ｔＢ（ｔＢ＞ｔＡ）でノード１０７がＨレベルからＬレベルに変化するが、ノード１０７がＬレベルに立下がるとトランジスタ１１０がオンする。この結果、時刻ｔＤより早い時刻ｔＣ（ｔＣ＝ｔＢ＋△ｔ１）で、ノード１０８がＬレベルからＨレベルに変化することになる。
【００６４】
したがって、ノード１０７のレベル変化の時間とノード１０８のレベル変化の時間との差は、従来よりも短く、△ｔ１になる。
【００６５】
すなわち、信号伝送回路１００を通過することにより、相補信号間のずれが補正され小さくなる。この結果、内部回路において、最適な動作が保証される。
【００６６】
［第２の実施の形態］
図４を参照して、第２の実施の形態による信号伝送回路２００は、プロセス条件の異なるインバータ３０，４０と５０，６０との間に、インバータ５０，６０と実質的に同じプロセス条件で形成されるＮＭＯＳトランジスタ２０９，２１０を配置する。具体的には、インバータ５０，６０、およびＮＭＯＳトランジスタ２０９，２１０には、１．８Ｖ用のトランジスタを使用する。
【００６７】
ＮＭＯＳトランジスタ２０９は、接地電圧とノード１０７との間に接続され、ゲートにノード１０８の信号を受ける。ＮＭＯＳトランジスタ２１０は、接地電圧とノード１０８との間に接続され、ゲートにノード１０７の信号を受ける。
【００６８】
信号線Ｌ２の電圧レベルが上昇すると、トランジスタ２０９により信号線Ｌ１の電圧レベルがＬレベルにプルダウンされる。信号線Ｌ１の電圧レベルが上昇すると、トランジスタ２１０により信号線Ｌ２の電圧レベルがＬレベルにプルダウンされる。
【００６９】
したがって、インバータ３０，４０におけるＮＭＯＳトランジスタの駆動能力が低い場合であっても、トランジスタ１０４，１０６のゲート幅を広げることなく、ＮＭＯＳトランジスタの駆動能力を補うことができる。これにより、レイアウト面積、寄生容量を小さくすることができる。
【００７０】
さらに、第２の実施の形態による構成を用いた場合、相補信号間のずれを補正することができる。相補信号間のずれの補正について、図５を用いて説明する。
【００７１】
図５は、ノード１０１およびノード１０２に信号が印加されると、ノード１０７およびノード１０８の信号波形がどのように変化するかを示している。
【００７２】
時刻ｔＡにおいて、ノード１０２がＨレベルからＬレベルに立下がり、時刻ｔＤ（△ｔ０＝ｔＤ−ｔＡ）において、ノード１０１がＬレベルからＨレベルに立上がるものとする。すなわち、相補信号間のずれを△ｔ０とする。
【００７３】
図８に示す従来の信号伝送回路は、トランジスタ２０９，２１０を含まない。したがって、入力される相補信号間のずれが△ｔ０であれば、相補信号間のずれ△ｔ０はそのまま保持される。したがって、内部回路に供給される相補信号間のずれは△ｔ０である。
【００７４】
一方、第２の実施の形態による信号伝送回路２００によれば、時刻ｔＡより遅れて時刻ｔＢ（ｔＢ＞ｔＡ）でノード１０８がＬレベルからＨレベルに変化するが、ノード１０８がＨレベルに立上がるとトランジスタ２０９がオンする。この結果、時刻ｔＤより早い時刻ｔＣ（ｔＣ＝ｔＢ＋△ｔ２）で、ノード１０７がＨレベルからＬレベルに変化することになる。
【００７５】
したがって、ノード１０７のレベル変化の時間とノード１０８のレベル変化の時間との差は、従来よりも短く、△ｔ２になる。
【００７６】
すなわち、信号伝送回路２００を通過することにより、相補信号間のずれが補正され小さくなる。この結果、内部回路において、最適な動作が保証される。
【００７７】
［第３の実施の形態］
第３の実施の形態による半導体集積回路の主要部の構成について説明する。第３の実施の形態では、第１，第２の実施の形態の構成を組合わせ、２種類のゲート間にＰＭＯＳクロスカップルとＮＭＯＳクロスカップルとを配置する。
【００７８】
図６を参照して、第３の実施の形態による信号伝送回路３００は、プロセス条件の異なるインバータ３０，４０と５０，６０との間に、インバータ５０，６０と実質的に同じプロセス条件で形成されるＰＭＯＳトランジスタ１０９，１１０およびＮＭＯＳトランジスタ２０９，２１０を配置する。
【００７９】
ＰＭＯＳトランジスタ１０９は、１．８Ｖの電源電圧とノード１０７との間に接続され、ゲートにノード１０８の信号を受ける。ＰＭＯＳトランジスタ１１０は、１．８Ｖの電源電圧とノード１０８との間に接続され、ゲートにノード１０７の信号を受ける。
【００８０】
さらに、ＮＭＯＳトランジスタ２０９は、接地電圧とノード１０７との間に接続され、ゲートにノード１０８の信号を受ける。ＮＭＯＳトランジスタ２０９は、接地電圧とノード１０８との間に接続され、ゲートにノード１０７の信号を受ける。
【００８１】
信号線Ｌ２の電圧レベルが降下すると、トランジスタ１０９により信号線Ｌ１の電圧レベルがＨレベルにプルアップされる。信号線Ｌ１の電圧レベルが降下すると、トランジスタ１１０により信号線Ｌ２の電圧レベルがＨレベルにプルアップされる。
【００８２】
信号線Ｌ２の電圧レベルが上昇すると、トランジスタ２０９により信号線Ｌ１の電圧レベルがＬレベルにプルダウンされる。信号線Ｌ１の電圧レベルが上昇すると、トランジスタ２１０により信号線Ｌ２の電圧レベルがＬレベルにプルダウンされる。
【００８３】
インバータ３０，４０におけるトランジスタの駆動能力が低い場合であっても、トランジスタ１０９，１１０により、信号線Ｌ１，Ｌ２の電圧レベルを高速に駆動することができる。同じく、トランジスタ２０９，２１０により、信号線Ｌ１，Ｌ２の電圧レベルを高速に駆動することができる。
【００８４】
したがって、インバータ３０，４０におけるトランジスタの駆動能力が低い場合であっても、当該トランジスタのゲート幅を広げることなく、駆動能力を補うことができる。
【００８５】
この結果、インバータ３０，４０を構成するトランジスタのサイズを小さくすることができる。したがって、レイアウト面積および寄生容量が小さくなる。
【００８６】
また、第３の実施の形態による信号伝送回路３００によれば、相補信号間のタイミングのずれを補正することが可能になる。具体的には、図３，図５を用いて説明した第１および第２の実施の形態による効果を奏することができる。
【００８７】
［第４の実施の形態］
第４の実施の形態による半導体集積回路の主要部の構成について説明する。第４の実施の形態では、相補でない単一の入力信号にも対応可能な、入力信号の電圧振幅を高速に変換する入力回路の構成を説明する。
【００８８】
図７を参照して、第４の実施の形態による入力回路６１０は、図２に示される入力回路６００に代えて用いることが可能である。入力回路６１０は、レベル変換機能を有し、高電圧ＶＤＤＨ（たとえば３．３Ｖ）振幅の入力信号ＩＮを、低電圧ＶＤＤＬ（たとえば１．８Ｖ）振幅に変換して、低電圧ＶＤＤＬ（１．８Ｖ）電源で動作する内部回路７００に供給する。
【００８９】
入力回路６１０は、高電圧ＶＤＤＨ振幅の入力信号ＩＮを伝達する信号線６１５と、インバータ６２０，６３０，６４０，６５０と、ＰＭＯＳトランジスタ６６０，６７０と、低電圧ＶＤＤＬ振幅に変換された入力信号を伝達する信号線６８０とを含む。
【００９０】
インバータ６２０は、接地電圧（ＧＮＤ）および高電圧ＶＤＤＨで駆動される。インバータ６２０は、各々のゲートが信号線６１５と接続されるＰＭＯＳトランジスタ６２２とＮＭＯＳトランジスタ６２４とを含む。トランジスタ６２２は、高電圧ＶＤＤＨとノード６２５との間に接続され、トランジスタ６２４は、接地電圧とノード６２５との間に接続される。トランジスタ６２２および６２４には、高電圧対応（３．３Ｖ用）のトランジスタを使用する。
【００９１】
インバータ６３０は、接地電圧および低電圧ＶＤＤＬで駆動される。インバータ６３０は、各々のゲートがノード６２５と接続されるＰＭＯＳトランジスタ６３２とＮＭＯＳトランジスタ６３４とを含む。トランジスタ６３２は、低電圧ＶＤＤＬとノード６３５との間に接続され、トランジスタ６３４は、接地電圧とノード６３５との間に接続される。トランジスタ６３２および６３４には、高電圧対応（３．３Ｖ用）のトランジスタを使用する。
【００９２】
インバータ６４０は、接地電圧および低電圧ＶＤＤＬで駆動される。インバータ６４０は、各々のゲートが信号線６１５と接続されるＰＭＯＳトランジスタ６４２とＮＭＯＳトランジスタ６４４とを含む。トランジスタ６４２は、低電圧ＶＤＤＬとノード６４５との間に接続され、トランジスタ６４４は、接地電圧とノード６４５との間に接続される。トランジスタ６４２および６４４には、高電圧対応（３．３Ｖ用）のトランジスタを使用する。
【００９３】
インバータ６５０は、接地電圧および低電圧ＶＤＤＬで駆動される。インバータ６５０は、各々のゲートがノード６４５と接続されるＰＭＯＳトランジスタ６５２とＮＭＯＳトランジスタ６５４とを含む。トランジスタ６５２は、低電圧ＶＤＤＬと信号線６８０との間に接続され、トランジスタ６５４は、接地電圧と信号線６８０との間に接続される。トランジスタ６３２および６３４には、低電圧対応（１．８Ｖ用）のトランジスタを使用する。
【００９４】
ＰＭＯＳトランジスタ６６０は、ノード６３５と接続されたゲートを有するとともに、低電圧ＶＤＤＬとノード６４５との間に接続される。ＰＭＯＳトランジスタ６７０は、ノード６４５と接続されたゲートを有するとともに、低電圧ＶＤＤＬとノード６３５との間に接続される。トランジスタ６６０および６７０には、低電圧対応（１．８Ｖ用）のトランジスタを使用する。
【００９５】
インバータ６２０は、入力信号ＩＮを反転して、高電圧ＶＤＤＨ振幅でノード６２５に出力する。これに対して、インバータ６３０、６４０および６５０は、低電圧ＶＤＤＬ振幅の信号を出力する。
【００９６】
それぞれのインバータのプロセス条件および動作条件を考慮すると、高電圧対応（３．３Ｖ用）のトランジスタで構成され、かつ低電圧ＶＤＤＬで駆動されるインバータ６３０および６４０において、ＰＭＯＳトランジスタのオンに応答してＨレベル（低電圧ＶＤＤＬ）信号を出力する際の動作速度が低下する。
【００９７】
一方、インバータ６３０および６４０においても、ＮＭＯＳトランジスタのオンに応答してＬレベル（接地電圧）信号を出力する際の動作速度は確保される。信号線６１５およびノード６２５には、高電圧ＶＤＤＨ振幅の信号が伝達されているからである。
【００９８】
入力回路６１０におけるレベル変換動作は、基本的には、入力信号ＩＮの入力段として動作するインバータ６４０と、インバータ６４０の出力に応じて信号線６８０の電位を駆動するインバータ６５０によって実行される。したがって、入力信号ＩＮがＬレベル（接地電圧）である場合において、インバータ６４０の動作速度が低下する点を補う必要がある。
【００９９】
インバータ６３０は、インバータ６２０によって反転された入力信号（高電圧ＶＤＤＨ振幅）を、さらに反転して、低電圧ＶＤＤＬ振幅の信号をノード６３５に出力する。したがって、入力信号ＩＮがＬレベル（接地電圧）である場合には、動作速度が低下することなく、ノード６３５はＬレベル（接地電圧）に設定される。
【０１００】
ノード６３５が接地電圧になると、ＰＭＯＳトランジスタ６６０は、ターンオンして、低電圧ＶＤＤＬとノード６４５との間を接続する。したがって、インバータ６４０の動作速度低下を補って、ノード６４５を速やかに低電圧ＶＤＤＬに立ち上げることができる。すなわち、インバータ６３０およびＰＭＯＳトランジスタ６６０は、インバータ６４０がノード６４５をＨレベル（低電圧ＶＤＤＬ）に設定する場合において、反転された入力信号に応答して、ノード６４５と低電圧ＶＤＤＬとを接続するためのレベル変換補助部として動作する。
【０１０１】
このような構成とすることによって、インバータ６４０を構成する３．３Ｖ用トランジスタ（特にＰＭＯＳトランジスタ）の駆動能力を補うことができる。したがって、これらのトランジスタのゲート幅を小さくすることができ、レイアウト面積や寄生容量を抑制できる。
【０１０２】
このように、入力信号およびその反転信号を用いて、入力段のインバータの出力ノードの電位を駆動することによって、入力信号の電圧レベル変換を高速に行なうことができる。
【０１０３】
一方、入力信号ＩＮがＨレベル（高電圧ＶＤＤＬ）である場合、すなわちインバータ６４０がノード６４５をＬレベル（接地電圧）に設定する場合には、ＰＭＯＳトランジスタ６３２がオンするので、インバータ６３０の動作速度が低下する。一方、インバータ６４０内ではＮＭＯＳトランジスタ６４４が高速にオンするので、動作速度は低下しない。この結果、ＰＭＯＳトランジスタ６６０のターンオフが遅れると、リーク電流が発生するおそれが生じる。
【０１０４】
ＰＭＯＳトランジスタ６７０は、インバータ６４０がノード６４５をＬレベル（接地電圧）に設定する場合にターンオンして、ノード６３５すなわちＰＭＯＳトランジスタ６６０のゲートを、低電圧ＶＤＤＬと接続する。これに応答して、ＰＭＯＳトランジスタ６６０は、ターンオフされる。
【０１０５】
したがって、インバータ６４０の動作速度が低下しないケースである、入力信号ＩＮがＨレベル（高電圧ＶＤＤＬ）である場合において、ノード６４５におけるＨレベル（低電圧ＶＤＤＬ）への立ち上げを高速化するためのＰＭＯＳトランジスタ６６０を速やかにオフさせて、リーク電流の発生を防止できる。
【０１０６】
以上説明したように、第４の実施の形態に従う入力回路によれば、内部でリーク電流を生じさせることなく、高電圧振幅の入力信号を低電圧振幅に高速に変換することができる。さらに、入力信号は、相補信号である必要はなく、単一の入力信号に対してもレベル変換を高速に実行できる。
【０１０７】
あるいは、相補信号を入力信号に用いる場合には、信号線６１５およびノード６２５に相補信号のそれぞれを入力すれば、インバータ６２０の配置を省略できる。この場合には、相補信号のそれぞれ対応させて入力回路６１０を配置し、入力回路６１０のそれぞれにおいて、信号線６１５およびノード６２５と、相補信号との対応関係を反対に設定すればよい。
【０１０８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０９】
【発明の効果】
以上のように、本発明に係る半導体集積回路によれば、互いに相補な信号を伝送する信号線Ｌ１，Ｌ２に対し、クロスカップルされるＭＯＳトランジスタを配置する。これにより、信号線Ｌ１，Ｌ２の電位を高速に駆動することができる。
【０１１０】
また、相補信号間にタイミングのずれが生じている場合であっても、クロスカップルされるＭＯＳトランジスタにより一方の信号線の電位変化に応答して他方の信号線の電位を変化させることができるため、相補信号間のタイミングのずれを補正することができる。
【０１１１】
さらに、信号線Ｌ１，Ｌ２の前段に接続される前段ゲートと、信号線Ｌ１，Ｌ２の後段に接続される後段ゲートおよびクロスカップルされるＭＯＳトランジスタとで、互いにプロセス条件の違うものを使用する。
【０１１２】
たとえば、前段ゲートに関してはゲート酸化膜の厚いトランジスタを使用し、後段ゲートおよびクロスカップルされるＭＯＳトランジスタに関してはゲート酸化膜の薄いトランジスタを使用する。または、前段ゲートには、後段ゲートおよびクロスカップルされるＭＯＳトランジスタより耐圧の高いトランジスタを用いる。前段ゲートの駆動能力が低くても、クロスカップルされるＭＯＳトランジスタにより駆動能力を補うことができる。したがって、前段ゲートを構成するトランジスタのゲート幅を薄くすることができ、レイアウト面積および寄生容量を小さくすることができる。また、レイアウト面積を広げることなく、電圧レベルを落としながら確実に信号を伝送することができる。
【０１１３】
さらに、クロスカップルされるトランジスタとして、ＰＭＯＳまたはＮＭＯＳ、もしくはＰＭＯＳおよびＮＭＯＳトランジスタを使用することができる。この結果、ＭＯＳトランジスタの特性を活かして、相補信号を伝送する２つの信号線の電位を駆動することができる。
【０１１４】
本発明の他の構成に係る半導体集積回路によれば、入力段のインバータの動作速度が低下するような電圧レベルの入力信号ＩＮが入力された場合にも、反転された入力信号に応答して、ＭＯＳトランジスタによって、入力段のインバータの出力ノードの電位を駆動できる。これにより、入力信号を高速にレベル変換できる。また、入力段を構成するＭＯＳトランジスタの駆動能力を補うことができるので、ＭＯＳトランジスタのゲート幅を小さくすることができ、レイアウト面積や寄生容量を抑制できる。また、入力信号が相補信号でない場合にも適用できる。
【０１１５】
さらに、入力段のインバータの動作速度が低下しないような電圧レベルの入力信号ＩＮが入力された場合には、入力段のインバータの出力ノードの電位を駆動するためのＭＯＳトランジスタを速やかにターンオフできる。これにより、リーク電流の発生を防止できる。
【図面の簡単な説明】
【図１】  本発明の実施の形態による信号伝送回路１００の構成を示す図である。
【図２】  第１の実施の形態による半導体集積回路１０００の構成の概要を示すブロック図である。
【図３】  第１の実施の形態による構成に基づく動作を説明するための図である。
【図４】  第２の実施の形態による信号伝送回路２００の要部の構成を示す図である。
【図５】  第２の実施の形態による構成に基づく動作を説明するための図である。
【図６】  第３の実施の形態による信号伝送回路３００の要部の構成を示す図である。
【図７】  第３の実施の形態による入力回路６１０の構成を示す図である。
【図８】  従来の信号伝送回路９００の構成を示す図である。
【符号の説明】
１０，２０  電圧変換回路、３０，４０，５０，６０，６２０，６３０，６４０，６５０  インバータ、１００，２００，３００  信号伝送回路、１０３，１０５，１０９，１１０，１１１，１１３，６２２，６３２，６４２，６５２，６６０，６７０  ＰＭＯＳトランジスタ、１０４，１０６，１１２，１１４，２０９，２１０，６２４，６３４，６４４，６５４  ＮＭＯＳトランジスタ、６００，６１０  入力回路、７００  内部回路、７５０  出力バッファ、１０００  半導体集積回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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