(57)【特許請求の範囲】
【請求項１】
増幅回路と、
その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、
前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、
入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、
前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、
前記第１および前記第２の可変容量素子のうちのいずれか一方に前記入力される制御電圧を印加するとともに、そのうちの他方に前記アナログ演算回路で生成される前記所望の制御電圧を印加するようになっており、
さらに、前記アナログ演算回路は、前記入力される制御電圧が基準電圧Ｖｃ１を基準に±Ｖ１の範囲で変化し、前記所望の制御電圧が基準電圧Ｖｃ２を基準に±Ｖ２の範囲で変化するとき、利得がＶ２／Ｖ１、オフセット電位差が（Ｖｃ２−Ｖｃ１）であることを特徴とする電圧制御発振器。
【請求項２】
増幅回路と、
その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、
前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、
アナログ演算回路と、を備え、
前記アナログ演算回路は、
入力される制御電圧に基づいて所望の第１制御電圧を生成し、この生成第１制御電圧を前記第１および前記第２の可変容量素子のうちのいずれか一方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第１アナログ演算回路と、
前記入力される制御電圧に基づいて所望の第２制御電圧を生成し、この生成第２制御電圧を前記第１および前記第２の可変容量素子のうちの他方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第２アナログ演算回路と、を有し、
前記第１アナログ演算回路は、前記入力される制御電圧が基準電圧Ｖｃ１を基準に±Ｖ１の範囲で変化し、前記第１制御電圧が基準電圧Ｖｃ５を基準に±Ｖ５の範囲で変化するとき、利得がＶ５／Ｖ１、オフセット電位差が（Ｖｃ５−Ｖｃ１）であり、
前記第２アナログ演算回路は、前記入力される制御電圧が基準電圧Ｖｃ１を基準に±Ｖ１の範囲で変化し、前記第２制御電圧が基準電圧Ｖｃ６を基準に±Ｖ６の範囲で変化するとき、利得がＶ６／Ｖ１、オフセット電位差が（Ｖｃ６−Ｖｃ１）であることを特徴とする電圧制御発振器。
【請求項３】
増幅回路と、
その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、
前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、
アナログ演算回路と、を備え、
前記アナログ演算回路は、
入力される制御電圧に基づいて所望の第３制御電圧を生成し、この生成第３制御電圧を前記第１および前記第２の可変容量素子のうちのいずれか一方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第３アナログ演算回路と、
前記第３制御電圧に基づいて所望の第４制御電圧を生成し、この生成第４制御電圧を前記第１および前記第２の可変容量素子のうちの他方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第４アナログ演算回路と、を有し、
前記第３アナログ演算回路は、前記入力される制御電圧が基準電圧Ｖｃ１を基準に±Ｖ１の範囲で変化し、前記第３制御電圧が基準電圧Ｖｃ７を基準に±Ｖ７の範囲で変化するとき、利得がＶ７／Ｖ１、オフセット電位差が（Ｖｃ７−Ｖｃ１）であり、
前記第４アナログ演算回路は、前記第３制御電圧が基準電圧Ｖｃ７を基準に±Ｖ７の範囲で変化し、前記第４制御電圧が基準電圧Ｖｃ８を基準に±Ｖ８の範囲で変化するとき、利得がＶ８／Ｖ７、オフセット電位差が（Ｖｃ８−Ｖｃ７）であることを特徴とする電圧制御発振器。
【請求項４】
増幅回路と、
その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、
前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、
入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、
前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、
前記第１および前記第２の可変容量素子のうちのいずれか一方に前記入力される制御電圧を印加するとともに、そのうちの他方に前記アナログ演算回路で生成される前記所望の制御電圧を印加するようになっており、
さらに、前記アナログ演算回路は、前記入力端子および出力端子の発振振幅がそれぞれＶ３、Ｖ４、前記入力端子および出力端子の動作中心電圧がそれぞれＶｃ３、Ｖｃ４のとき、利得がＶ４／Ｖ３、オフセット電位差が（Ｖｃ４−Ｖｃ３）であることを特徴とする電圧制御発振器。
【請求項５】
増幅回路と、
その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、
前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、
アナログ演算回路と、を備え、
前記アナログ演算回路は、
入力される制御電圧に基づいて所望の第１制御電圧を生成し、この生成第１制御電圧を前記第１および前記第２の可変容量素子のうちのいずれか一方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第１アナログ演算回路と、
前記入力される制御電圧に基づいて所望の第２制御電圧を生成し、この生成第２制御電圧を前記第１および前記第２の可変容量素子のうちの他方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第２アナログ演算回路と、を有し、
前記入力端子および出力端子の発振振幅がそれぞれＶ３、Ｖ４、前記入力端子および出力端子の動作中心電圧がそれぞれＶｃ３、Ｖｃ４のとき、
前記第１アナログ演算回路の利得と前記第２アナログ演算回路の利得との比がＶ４／Ｖ３、前記第１アナログ演算回路のオフセット電位差と前記第２アナログ演算回路のオフセット電位差との差分が（Ｖｃ４−Ｖｃ３）であることを特徴とする電圧制御発振器。
【請求項６】
増幅回路と、
その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、
前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、
アナログ演算回路と、を備え、
前記アナログ演算回路は、
入力される制御電圧に基づいて所望の第３制御電圧を生成し、この生成第３制御電圧を前記第１および前記第２の可変容量素子のうちのいずれか一方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第３アナログ演算回路と、
前記第３制御電圧に基づいて所望の第４制御電圧を生成し、この生成第４制御電圧を前記第１および前記第２の可変容量素子のうちの他方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第４アナログ演算回路と、を有し、
前記入力端子および出力端子の発振振幅がそれぞれＶ３、Ｖ４、前記入力端子および出力端子の動作中心電圧がそれぞれＶｃ３、Ｖｃ４のとき、
前記第４アナログ演算回路の利得がＶ４／Ｖ３、前記第４アナログ演算回路のオフセット電位差が（Ｖｃ４−Ｖｃ３）であることを特徴とする電圧制御発振器。
【請求項７】
前記アナログ演算回路は、
前記入力される制御電圧に対する前記第１の可変容量素子の容量値変化と、前記入力される制御電圧に対する前記第２の可変容量素子の容量値変化と、が一致するような所望の制御電圧を生成することを特徴とする請求項１乃至請求項６のいずれかに記載の電圧制御発振器。
【請求項８】
前記アナログ演算回路は、
前記入力される制御電圧に対する前記第１の可変容量素子の容量値の変化開始点と、前記入力される制御電圧に対する前記第２の可変容量素子の容量値の変化開始点とが一致し、かつ前記入力される制御電圧に対する前記第１の可変容量素子の容量値の変化終了点と、前記入力される制御電圧に対する前記第２の可変容量素子の容量値の変化終了点とが一致するような所望の制御電圧を生成することを特徴とする請求項１乃至請求項６のいずれかに記載の電圧制御発振器。
【請求項９】
前記第１の可変容量素子の容量値と前記第２の可変容量素子の容量値との合成容量値の変化が、前記入力された制御電圧に対して線形であることを特徴とする請求項１乃至請求項６のいずれかに記載の電圧制御発振器。
【請求項１０】
前記アナログ演算回路は、前記利得及び前記オフセット電位差が可変であることを特徴とする請求項１乃至請求項６のいずれかに記載の電圧制御発振器。
【請求項１１】
前記アナログ演算回路がＩＣの場合に、前記利得及び前記オフセット電位差が個々のＩＣ毎にそれぞれ異なる値が設定されていることを特徴とする請求項１乃至請求項６のいずれかに記載の電圧制御発振器。
【請求項１２】
前記増幅回路と、前記第１および第２の可変容量素子と、前記アナログ演算回路とは同一基板上に形成され、ＩＣ内に内蔵されていることを特徴とする請求項１乃至請求項６のいずれかに記載の電圧制御発振器。
【請求項１３】
前記圧電素子は、表面弾性波圧電素子であることを特徴とする請求項１乃至請求項６のいずれかに記載の電圧制御発振器。
【請求項１４】
前記入力端子および前記出力端子の電圧をそれぞれ測定する電圧測定手段と、
前記測定した両電圧に基づき、前記アナログ演算回路の利得とオフセット電位差とを制御する制御手段と、
を備えたことを特徴とする請求項１乃至請求項６のいずれかに記載の電圧制御発振器。
【請求項１５】
増幅回路と、
その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、
前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、
入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、
前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、
さらに、前記アナログ演算回路は、
前記入力される制御電圧に対する前記第１の可変容量素子の容量値変化と、前記入力される制御電圧に対する前記第２の可変容量素子の容量値変化と、が一致するような所望の制御電圧を生成することを特徴とする電圧制御発振器。
【請求項１６】
増幅回路と、
その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、
前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、
入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、
前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、
さらに、前記アナログ演算回路は、
前記入力される制御電圧に対する前記第１の可変容量素子の容量値の変化開始点と、前記入力される制御電圧に対する前記第２の可変容量素子の容量値の変化開始点とが一致し、かつ前記入力される制御電圧に対する前記第１の可変容量素子の容量値の変化終了点と、前記入力される制御電圧に対する前記第２の可変容量素子の容量値の変化終了点とが一致するような所望の制御電圧を生成することを特徴とする電圧制御発振器。
【請求項１７】
増幅回路と、
その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、
前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、
入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、
前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、
さらに、前記アナログ演算回路は、前記利得及び前記オフセット電位差が可変であることを特徴とする電圧制御発振器。
【請求項１８】
増幅回路と、
その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、
前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、
入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、
前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、
さらに、前記アナログ演算回路がＩＣの場合に、前記利得及び前記オフセット電位差が個々のＩＣ毎にそれぞれ異なる値が設定されていることを特徴とする電圧制御発振器。
【請求項１９】
増幅回路と、
その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、
前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、
入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、
前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、
さらに、
前記入力端子および前記出力端子の電圧をそれぞれ測定する電圧測定手段と、
前記測定した両電圧に基づき、前記アナログ演算回路の利得とオフセット電位差とを制御する制御手段と、
を備えたことを特徴とする電圧制御発振器。
【請求項２０】
前記第１および前記第２の可変容量素子のうちのいずれか一方に前記入力される制御電圧を印加するとともに、そのうちの他方に前記アナログ演算回路で生成される前記所望の制御電圧を印加することを特徴とする請求項１５乃至請求項１９のいずれかに記載の電圧制御発振器。
【請求項２１】
前記アナログ演算回路は、
前記入力される制御電圧に基づいて所望の第１制御電圧を生成する第１アナログ演算回路と、
前記入力される制御電圧に基づいて所望の第２制御電圧を生成する第２アナログ演算回路と、を有し、
前記第１および前記第２の可変容量素子のうちのいずれか一方に前記第１制御電圧を印加するとともに、そのうちの他方に前記第２制御電圧を印加することを特徴とする請求項１５乃至請求項１９のいずれかに記載の電圧制御発振器。
【請求項２２】
前記アナログ演算回路は、
前記入力される制御電圧に基づいて所望の第３制御電圧を生成する第３アナログ演算回路と、
前記第３制御電圧に基づいて所望の第４制御電圧を生成する第４アナログ演算回路と、を有し、
前記第1 および前記第２の可変容量素子のうちのいずれか一方に前記第３制御電圧を印加するとともに、そのうちの他方に前記第４制御電圧を印加することを特徴とする請求項１５乃至請求項１９のいずれかに記載の電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御電圧に応じて容量値が変化する可変容量素子を圧電素子の負荷容量として用いた電圧制御発振器に関し、特に、広い周波数可変範囲をもち、かつ可変容量制御電圧に対する発振周波数の直線性を大幅に改善した電圧制御発振器に関するものである。
また、本発明は、そのような電圧制御発振器に印加する制御電圧を生成する方法などに関するものである。
【背景技術】
【０００２】
従来、圧電素子を利用した電圧制御発振器は、各種の通信機器や電子機器等の周波数信号源として広く利用されている。
そして、広い使用温度範囲にわたって発振周波数の偏差を小さく抑えたり、基準周波数に対して周波数を同期させて使用したりする用途には、圧電素子の負荷容量として、容量値が印加した直流制御電圧によって変化する可変容量素子を用いた電圧制御発振器が用いられる。【０００３】
そのような電圧制御発振器においては、広い周波数可変範囲や、発振周波数の制御電圧に対する直線性が要求され、特に、発振周波数の制御電圧に対する直線性を改善するためには、制御電圧に対する負荷容量の変化を線形とすることが必要である。
そのような電圧制御発振器としては、例えば特許文献１および特許文献２に記載のものが知られている。
特許文献１に記載の電圧制御発振器は、図１７に示すように、ＣＭＯＳインバータ１と、ＣＭＯＳインバータ１の入力端子と出力端子との間に並列に接続され帰還ループを構成する水晶振動子２と、帰還ループを構成する抵抗３と、ＣＭＯＳインバータ１の入力側および出力側に接続された固定容量４、５と、ＣＭＯＳインバータ１の入力側固定容量４と直列に接続され、与えられる制御電圧Ｖｃに応じて容量値が変化する可変容量素子６と、バイアス用抵抗７とを有する。【０００４】
このような構成の電圧制御発振器は、水晶振動子２を用いて生じさせる発振周波数を、ＣＭＯＳインバータ１の入力側に接続された可変容量素子６の容量値を制御電圧Ｖｃによって変化させる事により変更する。
特許文献２に記載の電圧制御発振器は、図１８に示すように、増幅回路１１と、増幅回路１１の入力端子と出力端子との間に並列に接続され帰還ループを構成する圧電素子1 ２と、帰還ループを構成する抵抗１３と、増幅回路１１の入力側および出力側に接続され、与えられる制御電圧Ｖｃに応じて容量値が変化する可変容量素子（バリキャップ）１４、１５と、制御電圧Ｖｃを生成する周波数調整電圧発生回路１６とを有する。【０００５】
このような構成の電圧制御発振器は、圧電素子１２を用いて生じさせる発振周波数を、圧電素子１２の両端に接続された可変容量素子１４、１５の容量値を変化させる事により変更する。そして、負荷容量として、制御電圧Ｖｃによって容量値が変化する可変容量素子１４、１５を用い、周波数調整電圧発生回路１６で制御電圧Ｖｃを生成している。
【特許文献１】特開２００３−２８２７２４号公報
【特許文献２】特開平１０−５１２３８号公報  しかし、図１７、図１８に示すように、可変容量素子を用いた電圧制御発振器としては、増幅回路の入力側あるいは出力側いずれかの端子に可変容量素子を接続すると共に、もう一方の端子には固定容量を接続する方式と、増幅回路の両側端子に可変容量素子を接続する方式がある。
【０００６】
いずれの方式においても、発振周波数を決定する負荷容量ＣＬは、入力側容量Ｃｉｎと出力側容量Ｃｏｕｔの直列容量となり、次の式（１）のように表される。
ＣＬ＝（Ｃｉｎ×Ｃｏｕｔ）／（Ｃｉｎ＋Ｃｏｕｔ）・・・（１）
ここで、図１７および図１８に示す電圧制御発振器の発振周波数の可変範囲について考える。
図１７のように、増幅回路の入力側あるいは出力側のいずれかの端子に可変容量素子を接続する方式の場合、前述の負荷容量は、増幅回路の入力側端子あるいは出力側端子のいずれかに接続された可変容量素子の容量と、もう一方の端子に接続された固定容量との合成容量となる。【０００７】
また、図１８のように、増幅回路の両側端子に可変容量素子を接続する方式の場合、負荷容量は、入力側端子に接続された可変容量素子の容量と出力側端子に接続された可変容量素子の容量との合成容量となる。
したがって、式（１）から、負荷容量の変化量は後者の方が大きくなる。
すなわち、増幅回路の入出力の両側端子に可変容量素子を用いる図１８に示すような方式が、片側だけに可変容量素子を用いる図１７に示すような方式よりも発振周波数の可変範囲を広く取ることができる。【０００８】
次に、図１７および図１８に示す電圧制御発振器の制御電圧に対する発振周波数変化の線形性について考える。
前述したように、発振周波数は負荷容量によって決定されるので、制御電圧に対する発振周波数変化を線形にするためには、制御電圧に対する負荷容量変化を線形にする必要がある。
図１７のように、増幅回路の入力側あるいは出力側のいずれかの端子に可変容量素子を接続する方式において、入力側および出力側容量の制御電圧に対する容量変化の一例を図１９に示す。【０００９】
可変容量素子は制御電圧によって変化するが、固定容量は制御電圧によらず一定である。式（１）から求められる、これらの合成容量である負荷容量の制御電圧に対する変化は、図２０のようになる。図２０からわかるように、容量変化の開始付近において、負荷容量は大きく変化するが、その終了付近においては、負荷容量の変化は小さくなり、制御電圧に対する負荷容量の変化は線形ではない。
一方、図１８のように、増幅回路の入出力の両側端子に可変容量素子を用いる方式では、増幅回路の入力側端子と出力側端子における発振波形の動作中心電圧や振幅が異なるため、制御電圧に対する入力側および出力側の各可変容量素子の容量変化が異なってしまう。【００１０】
そのため、発振波形の振幅が大きい端子側に接続された可変容量素子が容量変化する入力電圧範囲は、発振波形の振幅が小さい端子側に接続された可変容量素子の容量変化区間よりも大きくなる。また、発振波形の動作中心電圧や振幅の違いによって、発振波形の最小値および最大値は異なる。このため、容量変化が開始する制御電圧および容量変化が終了する制御電圧の値はそれぞれ異なる。
図１８のような発振器において、一般的に出力側における発振波形の方が、入力側の波形に比べて動作中心電圧が高く、また、振幅が大きい場合の入力側および出力側可変容量素子の制御電圧に対する容量変化は、例えば図２１に示すように、出力側の可変容量素子の容量変化は、入力側の可変容量素子の容量変化よりも高い制御電圧から開始し、また、容量変化を行う制御電圧の範囲も大きくなる。【００１１】
この場合の制御電圧に対する負荷容量の容量変化は、図２２のようになり、制御電圧に対する直線性は悪くなる。
このように、従来からの可変容量素子を用いた電圧制御発振器では、広い周波数可変範囲を有し、かつ、制御電圧に対して発振周波数の変化を線形にするという未解決の課題があった。
そこで、本発明の目的は、上記の点に鑑み、広い周波数可変範囲を有し、かつ発振周波数の制御電圧に対する線形性が良い電圧制御発振器などを提供することにある。
【発明の開示】
【００１２】
本発明は、増幅回路と、その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、前記第１および前記第２の可変容量素子のうちのいずれか一方に前記入力される制御電圧を印加するとともに、そのうちの他方に前記アナログ演算回路で生成される前記所望の制御電圧を印加するようになっており、さらに、前記アナログ演算回路は、前記入力される制御電圧が基準電圧Ｖｃ１を基準に±Ｖ１の範囲で変化し、前記所望の制御電圧が基準電圧Ｖｃ２を基準に±Ｖ２の範囲で変化するとき、利得がＶ２／Ｖ１、オフセット電位差が（Ｖｃ２−Ｖｃ１）であることを特徴とする。
本発明は、増幅回路と、その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、アナログ演算回路と、を備え、前記アナログ演算回路は、入力される制御電圧に基づいて所望の第１制御電圧を生成し、この生成第１制御電圧を前記第１および前記第２の可変容量素子のうちのいずれか一方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第１アナログ演算回路と、前記入力される制御電圧に基づいて所望の第２制御電圧を生成し、この生成第２制御電圧を前記第１および前記第２の可変容量素子のうちの他方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第２アナログ演算回路と、を有し、前記第１アナログ演算回路は、前記入力される制御電圧が基準電圧Ｖｃ１を基準に±Ｖ１の範囲で変化し、前記第１制御電圧が基準電圧Ｖｃ５を基準に±Ｖ５の範囲で変化するとき、利得がＶ５／Ｖ１、オフセット電位差が（Ｖｃ５−Ｖｃ１）であり、前記第２アナログ演算回路は、前記入力される制御電圧が基準電圧Ｖｃ１を基準に±Ｖ１の範囲で変化し、前記第２制御電圧が基準電圧Ｖｃ６を基準に±Ｖ６の範囲で変化するとき、利得がＶ６／Ｖ１、オフセット電位差が（Ｖｃ６−Ｖｃ１）であることを特徴とする。
【００１３】
本発明は、増幅回路と、その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、アナログ演算回路と、を備え、前記アナログ演算回路は、入力される制御電圧に基づいて所望の第３制御電圧を生成し、この生成第３制御電圧を前記第１および前記第２の可変容量素子のうちのいずれか一方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第３アナログ演算回路と、前記第３制御電圧に基づいて所望の第４制御電圧を生成し、この生成第４制御電圧を前記第１および前記第２の可変容量素子のうちの他方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第４アナログ演算回路と、を有し、前記第３アナログ演算回路は、前記入力される制御電圧が基準電圧Ｖｃ１を基準に±Ｖ１の範囲で変化し、前記第３制御電圧が基準電圧Ｖｃ７を基準に±Ｖ７の範囲で変化するとき、利得がＶ７／Ｖ１、オフセット電位差が（Ｖｃ７−Ｖｃ１）であり、前記第４アナログ演算回路は、前記第３制御電圧が基準電圧Ｖｃ７を基準に±Ｖ７の範囲で変化し、前記第４制御電圧が基準電圧Ｖｃ８を基準に±Ｖ８の範囲で変化するとき、利得がＶ８／Ｖ７、オフセット電位差が（Ｖｃ８−Ｖｃ７）であることを特徴とする。
【００１４】
本発明は、増幅回路と、その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、前記第１および前記第２の可変容量素子のうちのいずれか一方に前記入力される制御電圧を印加するとともに、そのうちの他方に前記アナログ演算回路で生成される前記所望の制御電圧を印加するようになっており、さらに、前記アナログ演算回路は、前記入力端子および出力端子の発振振幅がそれぞれＶ３、Ｖ４、前記入力端子および出力端子の動作中心電圧がそれぞれＶｃ３、Ｖｃ４のとき、利得がＶ４／Ｖ３、オフセット電位差が（Ｖｃ４−Ｖｃ３）であることを特徴とする。
【００１５】
本発明は、増幅回路と、その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、アナログ演算回路と、を備え、前記アナログ演算回路は、入力される制御電圧に基づいて所望の第１制御電圧を生成し、この生成第１制御電圧を前記第１および前記第２の可変容量素子のうちのいずれか一方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第１アナログ演算回路と、前記入力される制御電圧に基づいて所望の第２制御電圧を生成し、この生成第２制御電圧を前記第１および前記第２の可変容量素子のうちの他方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第２アナログ演算回路と、を有し、前記入力端子および出力端子の発振振幅がそれぞれＶ３、Ｖ４、前記入力端子および出力端子の動作中心電圧がそれぞれＶｃ３、Ｖｃ４のとき、前記第１アナログ演算回路の利得と前記第２アナログ演算回路の利得との比がＶ４／Ｖ３、前記第１アナログ演算回路のオフセット電位差と前記第２アナログ演算回路のオフセット電位差との差分が（Ｖｃ４−Ｖｃ３）であることを特徴とする。
【００１６】
本発明は、増幅回路と、その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、アナログ演算回路と、を備え、前記アナログ演算回路は、入力される制御電圧に基づいて所望の第３制御電圧を生成し、この生成第３制御電圧を前記第１および前記第２の可変容量素子のうちのいずれか一方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第３アナログ演算回路と、前記第３制御電圧に基づいて所望の第４制御電圧を生成し、この生成第４制御電圧を前記第１および前記第２の可変容量素子のうちの他方に印加するとともに、実数倍の利得を有し、かつオフセット電位差を生成する第４アナログ演算回路と、を有し、前記入力端子および出力端子の発振振幅がそれぞれＶ３、Ｖ４、前記入力端子および出力端子の動作中心電圧がそれぞれＶｃ３、Ｖｃ４のとき、前記第４アナログ演算回路の利得がＶ４／Ｖ３、前記第４アナログ演算回路のオフセット電位差が（Ｖｃ４−Ｖｃ３）であることを特徴とする。
本発明の実施態様として、前記アナログ演算回路は、前記入力される制御電圧に対する前記第１の可変容量素子の容量値変化と、前記入力される制御電圧に対する前記第２の可変容量素子の容量値変化と、が一致するような所望の制御電圧を生成する。
【００１７】
本発明の実施態様として、前記アナログ演算回路は、前記入力される制御電圧に対する前記第１の可変容量素子の容量値の変化開始点と、前記入力される制御電圧に対する前記第２の可変容量素子の容量値の変化開始点とが一致し、かつ前記入力される制御電圧に対する前記第１の可変容量素子の容量値の変化終了点と、前記入力される制御電圧に対する前記第２の可変容量素子の容量値の変化終了点とが一致するような所望の制御電圧を生成する。
【００１８】
本発明の実施態様として、前記第１の可変容量素子の容量値と前記第２の可変容量素子の容量値との合成容量値の変化が、前記入力された制御電圧に対して線形である。
本発明の実施態様として、前記アナログ演算回路は、前記利得及び前記オフセット電位差が可変である。
本発明の実施態様として、前記アナログ演算回路がＩＣの場合に、前記利得及び前記オフセット電位差が個々のＩＣ毎にそれぞれ異なる値が設定されている。
【００１９】
本発明の実施態様として、前記増幅回路と、前記第1および第２の可変容量素子と、前記アナログ演算回路とは同一基板上に形成され、ＩＣ内に内蔵されている。
本発明の実施態様として、前記圧電素子は、表面弾性波圧電素子である。
本発明の実施態様として、前記入力端子および前記出力端子の電圧をそれぞれ測定する電圧測定手段と、前記測定した両電圧に基づき、前記アナログ演算回路の利得とオフセット電位差とを制御する制御手段と、を備えている。
【００２０】
本発明は、増幅回路と、その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、さらに、前記アナログ演算回路は、前記入力される制御電圧に対する前記第１の可変容量素子の容量値変化と、前記入力される制御電圧に対する前記第２の可変容量素子の容量値変化と、が一致するような所望の制御電圧を生成することを特徴とする。
本発明は、増幅回路と、その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、さらに、前記アナログ演算回路は、前記入力される制御電圧に対する前記第１の可変容量素子の容量値の変化開始点と、前記入力される制御電圧に対する前記第２の可変容量素子の容量値の変化開始点とが一致し、かつ前記入力される制御電圧に対する前記第１の可変容量素子の容量値の変化終了点と、前記入力される制御電圧に対する前記第２の可変容量素子の容量値の変化終了点とが一致するような所望の制御電圧を生成することを特徴とする。
本発明は、増幅回路と、その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、さらに、前記アナログ演算回路は、前記利得及び前記オフセット電位差が可変であることを特徴とする。
【００２１】
本発明は、増幅回路と、その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、さらに、前記アナログ演算回路がＩＣの場合に、前記利得及び前記オフセット電位差が個々のＩＣ毎にそれぞれ異なる値が設定されていることを特徴とする。
本発明は、増幅回路と、その増幅回路の入力端子と出力端子との間に接続され帰還ループを構成する圧電素子と、前記入力端子および前記出力端子にそれぞれ接続され、制御電圧に応じて容量値が変化する第１及び第２の可変容量素子と、入力される制御電圧に基づいて所望の制御電圧を生成し、前記所望の制御電圧を前記第１および前記第２の可変容量素子の少なくとも一方に印加するアナログ演算回路と、を備え、前記アナログ演算回路は、実数倍の利得を有し、かつオフセット電位差を生成するようになっており、さらに、前記入力端子および前記出力端子の電圧をそれぞれ測定する電圧測定手段と、前記測定した両電圧に基づき、前記アナログ演算回路の利得とオフセット電位差とを制御する制御手段と、を備えたことを特徴とする。
本発明の実施態様は、前記第１および前記第２の可変容量素子のうちのいずれか一方に前記入力される制御電圧を印加するとともに、そのうちの他方に前記アナログ演算回路で生成される前記所望の制御電圧を印加することを特徴とする。
【００２２】
本発明の実施態様は、前記アナログ演算回路は、前記入力される制御電圧に基づいて所望の第１制御電圧を生成する第１アナログ演算回路と、前記入力される制御電圧に基づいて所望の第２制御電圧を生成する第２アナログ演算回路と、を有し、前記第１および前記第２の可変容量素子のうちのいずれか一方に前記第１制御電圧を印加するとともに、そのうちの他方に前記第２制御電圧を印加することを特徴とする。
本発明の実施態様は、前記アナログ演算回路は、前記入力される制御電圧に基づいて所望の第３制御電圧を生成する第３アナログ演算回路と、前記第３制御電圧に基づいて所望の第４制御電圧を生成する第４アナログ演算回路と、を有し、前記第１および前記第２の可変容量素子のうちのいずれか一方に前記第３制御電圧を印加するとともに、そのうちの他方に前記第４制御電圧を印加することを特徴とする。
このような構成からなる本発明に係る電圧制御発振器では、増幅回路の入力側端子および出力側端子における発振振幅の違いや動作中心電圧の違いに応じて、入力側および出力側の各可変容量素子に対して異なる制御電圧を印加しているため、制御電圧に対する可変容量素子の容量変化を入力側および出力側で一致させることができ、結果として、負荷容量変化を制御電圧に対して線形とすることが可能である。
【００２３】
また、入力側、出力側それぞれの可変容量素子に印加する電圧間のオフセット電位差を大きくすることで、制御電圧に対する容量変化の線形性を保ったまま、制御電圧に対する周波数変化率を調整することも可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１実施形態の構成を示す図である。
【図２】アナログ演算回路の構成例を示す図である。
【図３】可変容量素子の構成例を示す図である。
【図４】本発明の第２実施形態の構成を示す図である。
【図５】本発明の第３実施形態の構成を示す図である。
【図６】本発明の第４実施形態および第５実施形態に適用されるアナログ演算回路の構成例を示す図である。
【図７】本発明の第６実施形態に適用されるアナログ演算回路の構成例を示す図である。
【図８】可変容量素子の他の構成例を示す図ある。
【図９】本発明の第６実施形態に適用されるアナログ演算回路の構成例を示す図である。
【図１０】可変容量素子の他の構成例を示す図ある。
【図１１】実施形態の増幅回路の入力側端子および出力側端子における発振波形の例を示す図であり、(A)は入力側端子における発振時の波形を示し、(B)は出力側端子における発振時の波形を示す。
【図１２】入出力側ともに同一の制御電圧を印加した場合の入出力側の可変容量素子の容量変化の制御電圧依存性の例を示す図である。
【図１３】入出力側ともに同一の制御電圧を印加した場合の負荷容量の容量変化の制御電圧依存性の例を示す図である。
【図１４】制御電圧と従制御電圧の関係の例を示す図である。
【図１５】本発明に係る入出力側の可変容量素子の容量変化の制御電圧依存性の例を示す図である。
【図１６】本発明に係る負荷容量の容量変化の制御電圧依存性の例を示す図である。
【図１７】従来の電圧制御発振器の構成例を示す図である。
【図１８】従来の他の電圧制御発振器の構成例を示す図である。
【図１９】従来の電圧制御発振器における増幅回路の入力側容量および出力側容量変化の制御電圧依存性を示す図である。
【図２０】従来の電圧制御発振器における負荷容量変化の制御電圧依存性の例を示す図である。
【図２１】従来の電圧制御発振器における増幅回路の入力側容量および出力側容量変化の制御電圧依存性を示す図である。
【図２２】従来の電圧制御発振器における負荷容量変化の制御電圧依存性の例を示す説明図である。
【図２３】本発明の第７実施形態の構成を示す図である。
【図２４】アナログ演算回路の構成例を示す図である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を、図面を参照して説明する。
（第１実施形態）
本発明の電圧制御発振器の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態に係る電圧制御発振器は、図１に示すように、増幅回路２１と、増幅回路２１の入力端子と出力端子との間に並列に接続され帰還ループを構成する圧電素子２２と、帰還ループを構成する抵抗２３と、増幅回路２１の入力端子および出力端子にそれぞれ接続され、与えられる制御電圧に応じて容量値が変化する可変容量素子２４、２５と、アナログ演算回路２６とを有している。圧電素子２２は、例えば、表面弾性波圧電素子、水晶発振子、セラミック振動子、等である。【００２６】
ここで、増幅回路２１、可変容量素子２４、２５、アナログ演算回路２６などは、同一基板上に形成し、ＩＣ内に内蔵するようにしても良い。これらの構成については、以下の各実施形態においても同様である。
そして、この第１実施形態では、可変容量素子２４に制御電圧Ｖｃを印加してその容量値を変化させるとともに、アナログ演算回路２６は制御電圧Ｖｃに基づいてそれに従う所望の従制御電圧（以下、制御電圧という）Ｖｃｓを生成し、この生成した制御電圧Ｖｃｓを可変容量素子２５に印加してその容量値を変化させるようになっている。【００２７】
第１実施形態におけるアナログ演算回路２６としては、制御電圧Ｖｃを入力とし、その制御電圧Ｖｃとは異なる所望の制御電圧Ｖｃｓを生成する回路であれば、その回路構成は問わない。
図２は、アナログ演算回路２６の具体的な回路例を示す。このアナログ演算回路２６は、抵抗２６１、抵抗２６２、直流電圧源２６３、入力端子２６４、および出力端子２６５を備えている。そして、抵抗２６１の両端が入力端子２６４と出力端子２６５に接続されている。また、抵抗２６２と直流電圧源２６３は直列接続され、その一端側が出力端子２６５に接続され、その他端側が接地されている。【００２８】
このような構成からなるアナログ演算回路２６では、抵抗２６１、抵抗２６２、および直流電圧源２６３の各値またはその一部の値を変えることで、入力端子２６４に入力される制御電圧Ｖｃとは異なる所望の制御電圧Ｖｃｓを出力端子２６５から得ることができる。
図３は、第１実施形態に使用される可変容量素子２４および可変容量素子２５の構成例を示す。【００２９】
この可変容量素子２４、２５は、それぞれＭＯＳトランジスタＭ１からなり、キャパシタＣ１を含んでいる。ＭＯＳトランジスタＭ１は、可変容量素子２４または可変容量素子２５に使用される場合に応じて、そのドレイン端子が増幅回路２１の入力端子または出力端子に接続される。
また、ＭＯＳトランジスタＭ１のソース端子は、キャパシタＣ１を介して接地されるようになっている。さらに、ＭＯＳトランジスタＭ１は、可変容量素子２４または可変容量素子２５に使用される場合に応じて、そのゲート端子に制御電圧Ｖｃまたはアナログ演算回路２６からの制御電圧Ｖｃｓが印加されるようになっている。【００３０】
このような構成からなる可変容量素子２４では、ＭＯＳトランジスタＭ１のゲート端子に印加される制御電圧Ｖｃによってその容量値が変化する。また、可変容量素子２５では、ＭＯＳトランジスタＭ１のゲート端子に印加されるアナログ演算回路２６からの制御電圧Ｖｃｓによってその容量値が変化する。
図３に示すような接続方法の場合、ゲート端子に印加される制御電圧に対して、可変容量素子２４、２５の容量変化は正の極性で変化する。すなわち、ゲート端子に印加される制御電圧の増大にともない可変容量素子の容量値は大きくなる。
（第２実施形態）
本発明の電圧制御発振器の第２実施形態の構成について、図４を参照して説明する。【００３１】
この第２実施形態に係る電圧制御発振器は、図４に示すように、増幅回路２１と、増幅回路２１の入力端子と出力端子との間に並列に接続され帰還ループを構成する圧電素子２２と、帰還ループを構成する抵抗２３と、増幅回路２１の入力端子および出力端子にそれぞれ接続され、与えられる制御電圧に応じて容量値が変化する可変容量素子２４、２５と、アナログ演算回路２６とを有している。
そして、この第２実施形態では、可変容量素子２５に制御電圧Ｖｃを印加してその容量値を変化させるとともに、アナログ演算回路２６は制御電圧Ｖｃに基づいて制御電圧Ｖｃｓを生成し、この生成した制御電圧Ｖｃｓを可変容量素子２４に印加してその容量値を変化させるようになっている。【００３２】
すなわち、この第２実施形態と第１実施形態との差異は、制御電圧Ｖｃを可変容量素子２４から可変容量素子２５に印加するように変更するとともに、この変更に合わせてアナログ演算回路２６の制御電圧Ｖｃｓを可変容量素子２５から可変容量素子２４に印加するように変更した点である。
なお、第２実施形態のその他の構成は第１実施形態と同様であり、かつ、図２や図３の各具体例も使用可能である。
（第３実施形態）
本発明の電圧制御発振器の第３実施形態の構成について、図５（ａ）（ｂ）を参照して説明する。【００３３】
この第３実施形態に係る電圧制御発振器は、図５（ａ）または（ｂ）に示すように、増幅回路２１と、増幅回路２１の入力端子と出力端子との間に並列に接続され帰還ループを構成する圧電素子２２と、帰還ループを構成する抵抗２３と、増幅回路２１の入力端子および出力端子にそれぞれ接続され、与えられる制御電圧に応じて容量値が変化する可変容量素子２４、２５と、機能（動作）の異なるアナログ演算回路２６、２７とを有している。【００３４】
そして、この第３実施形態では、図５（ａ）に示すように、アナログ演算回路２６は、制御電圧Ｖｃに基づいてそれに従う所望の従制御電圧（以下、制御電圧という）Ｖｃｓ１を生成し、この生成した制御電圧Ｖｃｓ１を可変容量素子２４に印加してその容量値を変化させるようになっている。また、アナログ演算回路２７は、制御電圧Ｖｃに基づいてそれに従う所望の従制御電圧（以下、制御電圧という）Ｖｃｓ２を生成し、この生成した制御電圧Ｖｃｓ２を可変容量素子２５に印加してその容量値を変化させるようになっている。【００３５】
または、図５（ｂ）に示すように、アナログ演算回路２６は、制御電圧Ｖｃに基づいてそれに従う所望の制御電圧Ｖｃｓ１を生成し、この生成した制御電圧Ｖｃｓ１を可変容量素子２４に印加してその容量値を変化させるようになっている。また、アナログ演算回路２７は、アナログ演算回路２６で生成した制御電圧Ｖｃｓ１に基づいてそれに従う所望の制御電圧Ｖｃｓ２を生成し、この生成した制御電圧Ｖｃｓ２を可変容量素子２５に印加してその容量値を変化させるようになっている。【００３６】
ここで、第１実施形態のアナログ演算回路２６、２７は、第１実施形態のアナログ演算回路２６と同様に構成され、図２に示す具体例も使用できる。また、第３実施形態の可変容量素子２４、２５は、第１実施形態の可変容量素子２４、２５と同様に構成され、図３示す具体例も使用できる。
（第４実施形態）
本発明の電圧制御発振器の第４実施形態の構成について説明する。【００３７】
この第４実施形態に係る電圧制御発振器は、上記の第１〜第３実施形態のうちのいずれかの実施形態において、アナログ演算回路２６またはアナログ演算回路２７を、0 以外の実数倍の利得を有するアナログ演算回路で構成するようにしたものである。
なお、この第４実施形態のその他の部分の構成は、上記の第１〜第３実施形態の構成と同様であるので、その説明は省略する。
図６は、第４実施形態に係る前述のアナログ演算回路の構成の一例である。【００３８】
図６のアナログ演算回路は、差動増幅回路（演算増幅器）６０１と、直流電圧源６０２と、抵抗６０３と、抵抗６０４と、を備えた正転増幅回路からなり、抵抗６０３の値と抵抗６０４の値の比によって、その回路の利得を変化させることができるようになっている。また、直流電圧源６０２には、直流電圧を印加するようになっている。
さらに詳述すると、差動増幅回路６０１の＋入力端子は入力端子６０５と接続され、その入力端子６０５に制御電圧Ｖｃが印加されるようになっている。また、直流電圧源６０２と抵抗６０３とは直列に接続され、この直列回路の一端側は接地され、その他端側は差動増幅回路６０１の?入力端子に接続されている。さらに、差動増幅回路６０１の?入力端子とその出力端子との間には抵抗６０４が接続され、かつ、差動増幅回路６０１の出力端子が出力端子６０６と接続され、その出力端子６０６から制御電圧Ｖｃｓが出力されるようになっている。【００３９】
ここで、第４実施形態に係るアナログ演算回路としては、回路の利得（制御電圧Ｖｃｓ／制御電圧Ｖｃ）が、0 以外の実数倍の利得を有する回路であれば、その回路構成は問わない。
（第５の実施形態）
本発明の電圧制御発振器の第５実施形態の構成について説明する。
この第５実施形態に係る電圧制御発振器は、上記の第１〜第３実施形態のうちのいずれかの実施形態において、アナログ演算回路２６またはアナログ演算回路２７を、0 以外の実数倍の利得を有し、かつ、入力電圧と出力電圧の動作中心電圧間にオフセット電位差を生成させるアナログ演算回路で構成するようにしたものである。【００４０】
なお、この第５実施形態のその他の部分の構成は、上記の第１〜第３実施形態の構成と同様であるので、その説明は省略する。
第５実施形態に係る上記のアナログ演算回路において、入力電圧と出力電圧の動作中心電圧間のオフセット電位差を生成させる方法は、例えば、図６における直流電圧源６０２の電圧を入力電圧の動作中心電圧とは異なる電圧を印加することで実現できる。
ここで、第５の実施形態に係るアナログ演算回路としては、0 以外の実数倍の利得を有し、かつ、入力電圧と出力電圧の動作中心電圧間にオフセット電位差を持たせる回路であれば、その回路構成は問わない。
（第６の実施形態）
本発明の電圧制御発振器の第６実施形態の構成について説明する。【００４１】
この第６実施形態に係る電圧制御発振器は、上記の第１〜第５実施形態のうちのいずれかの実施形態において、アナログ演算回路２６またはアナログ演算回路２７を、抵抗と増幅回路によって構成されるアナログ演算回路としたものである。
なお、この第６実施形態のその他の部分の構成は、上記の第１〜第５実施形態の構成と同様であるので、その説明は省略する。
第６実施形態に係るアナログ演算回路としては、図６のような回路構成だけではなく、抵抗と増幅回路から構成されている回路であれば、その回路構成は問わず、例えば図７のような回路構成でも良い。【００４２】
図７は、第６実施形態に係るアナログ演算回路の構成の一例である。
図７のアナログ演算回路は、差動増幅回路７０１と、直流電圧源７０２と、抵抗７０３と、抵抗７０４とを備えた反転増幅回路からなる。そして、抵抗７０３の値と抵抗７０４の値の比によって、その回路の利得を変化させることができ、かつ、直流電圧源７０２の電圧値によって、入力電圧と出力電圧の間のオフセット電圧差を調整できるようになっている。【００４３】
このアナログ演算回路は、抵抗７０３の抵抗値をＲ１、抵抗７０４の抵抗値をＲ２とすると、その利得は?（Ｒ２／Ｒ１）であり、入力電圧と出力電圧の極性が異なる。このため、可変容量素子の制御電圧に対する容量変化の極性を増幅回路の入力側と出力側の可変容量素子で、異なる極性にする必要がある。
例えば、図８のような可変容量素子を用いる場合、増幅回路の入力側あるいは出力側の可変容量素子の接続方法としては、図８におけるゲート端子を増幅回路側端子に接続すると共に、ソース・ドレイン共通端子に制御電圧を印加することで、制御電圧に対して正の容量変化を行わせる。かつ、もう一方の可変容量素子の接続方法としては、ソース・ドレイン共通端子を増幅回路側端子に接続すると共に、ゲート端子に制御電圧を印加することで、制御電圧に対して負の容量変化を行わせる。これにより、増幅回路の入力側および出力側の可変容量素子の容量変化の極性を等価的に一致させることができる。【００４４】
あるいは、増幅回路の入力側および出力側での可変容量素子の接続方法は同じ接続とし、図７のアナログ演算回路を図９に示す回路に変更することで、入力側および出力側の可変容量素子の制御電圧を同一極性にすることができ、結果として制御電圧に対する容量変化の極性は入力側および出力側で一致する。
図９のアナログ演算回路は、差動増幅回路９０１、直流電圧源９０２、抵抗９０３、および抵抗９０４を備えた第１の反転増幅回路と、差動増幅回路９０５、直流電圧源９０２、抵抗９０６、および抵抗９０７を備えた第２の反転増幅回路とを２段接続し、全体として正転増幅回路を構成するようにした。【００４５】
そして、抵抗９０３、９０４、９０６、９０７の各値を変えることによってその回路全体の利得を変化させることができ、かつ、直流電圧源９０２の電圧値によって、入力電圧と出力電圧の間のオフセット電圧差を調整できるようになっている。
このような構成からなるアナログ演算回路は、抵抗９０３の抵抗値をＲ１、抵抗９０４の抵抗値をＲ２、抵抗９０６の抵抗値をＲ３、抵抗９０７の抵抗値をＲ４とすると、利得は（Ｒ２／Ｒ１）×（Ｒ４／Ｒ３）であり、入力電圧と出力電圧の極性は同一となる。【００４６】
なお、上記の実施形態において使用する可変容量素子としては、図３や図８で示すＭＯＳトランジスタの他に図１０で示すようなＭＯＳトランジスタ、あるいは可変容量ダイオードのいずれを採用してもよい。また、増幅回路の入力側、出力側、あるいは入出力両側に接続する各可変容量素子数は任意の１以上の整数でよい。さらには、入力側、出力側、あるいは入出力両側に、可変容量素子と共に固定容量を用いるようにしても良い。
（実施形態の動作例）
次に、本発明の実施形態の動作例について説明する。【００４７】
ここで、この実施形態の動作例として、第５実施形態の動作を説明するが、第５実施形態は第１実施形態の構成を基本とするので、図１および図６を参照して説明する。
この実施形態では、増幅回路２１の入力端子および出力端子における発振波形は異なる振幅をもち、また動作中心電圧も異なる。そこで、動作の理解の容易化のため、図１における、入力端子Ｘおよび出力端子Ｙでの発振時の波形が図１１の場合を一例として挙げる。【００４８】
また、図１において、制御電圧Ｖｃをアナログ演算回路２６に介さずに、出力側の可変容量素子２５に入力側の可変容量素子２４と同一の制御電圧を印加した場合において、可変容量素子２４および可変容量素子２５の制御電圧に対する容量変化を、図１２にそれぞれ示す。なお、可変容量素子２４、２５は、図３に示す回路構成を採用した。
図１２によれば、入力側の可変容量素子２４の容量は、制御電圧Ｖｃが０．９〔Ｖ〕付近から増大し、制御電圧Ｖｃが１．７〔Ｖ〕付近まで増大し続ける。一方、出力側の可変容量素子２５の容量は、制御電圧Ｖｃが１．４〔Ｖ〕付近から増大し、制御電圧Ｖｃが２．５〔Ｖ〕付近まで増大し続ける。【００４９】
従って、入力側および出力側の可変容量素子２４、２５の合成容量の制御電圧Ｖｃに対する容量変化は図１３のようになり、制御電圧Ｖｃに対する負荷容量変化の直線性が悪くなる。
ここで、図１における、アナログ演算回路２６の利得およびオフセット電圧を調整し、出力側の可変容量素子２５の容量が変化する区間が、入力側の可変容量素子２４の容量が変化する制御電圧の区間になるような制御電圧Ｖｃｓをアナログ演算回路２６で生成させ、これを出力側の可変容量素子２５に印加する。【００５０】
換言すると、アナログ演算回路２６は、制御電圧に対する可変容量素子２４、２５の容量変化を入出力側で一致させるための制御電圧Ｖｃｓを、制御電圧Ｖｃに従って生成し、これを可変容量素子２５に印加する。
すなわち、アナログ演算回路２６は、入力される制御電圧に対する可変容量素子２４の容量値の変化開始点と、入力される制御電圧に対する可変容量素子２５の容量値の変化開始点とが一致し、かつ、入力される制御電圧に対する可変容量素子２４の容量値の変化終了点と、入力される制御電圧に対する可変容量素子２５の容量値の変化終了点とが一致するような所望の制御電圧Ｖｃｓを生成する。【００５１】
次に、制御電圧Ｖｃｓの決定方法について、図１、図３、図１１、および図１２を参照して具体的に説明する。
図1に示す可変容量素子２４が図3の回路構成の場合には、ＭＯＳトランジスタM１のゲート端子に制御電圧Ｖｃが印加され、そのドレイン端子は動作中心電圧が０．５Ｖ、波形の最大・最小の電圧差Ｖｐｐ（以下、Ｖｐｐと表記する）が０．６Ｖとなる（図１１（Ａ）参照)。このとき、そのドレイン端子の最小電圧は０．２Ｖで、最大電圧は０．８Ｖであるため、可変容量素子２４(ＭＯＳトランジスタ)の閾値電圧をＶｔ［Ｖ］とすると、可変容量素子２４は制御電圧Ｖｃが０．２＋Ｖｔ［Ｖ］で容量変化を開始し、０．８＋Ｖｔ［Ｖ］で容量変化を終了する。その容量変化の中心電圧は、発振振幅の動作中心電圧０．５Ｖ＋Ｖｔ［Ｖ］である。【００５２】
また、図1に示す可変容量素子２５が図3の回路の場合には、ＭＯＳトランジスタＭ1のゲート端子にはアナログ演算回路２６で生成される制御電圧Ｖｓｃが印加され、そのドレイン端子は動作中心電圧が１．０Ｖ、Ｖｐｐが１．０Ｖとなる（図１１（Ｂ）参照）。このとき、そのドレイン端子の最小電圧は０．５Ｖで、最大電圧は１．５Ｖであるため、可変容量素子２５（ＭＯＳトランジスタ）の閾値電圧をＶｔとすると、可変容量素子２５は制御電圧Ｖｓｃが０．５＋Ｖｔ［Ｖ］で容量変化を開始し、１．５＋Ｖｔ［Ｖ］で容量変化を終了する。その容量変化の中心電圧は、発振振幅の動作中心電圧の１．０＋Ｖｔ［Ｖ］である。【００５３】
いま、可変容量素子２４、２５の閾値電圧Ｖｔを０．７Ｖとすれば、可変容量素子２４は、制御電圧Ｖｃが０．９Ｖから容量変化を開始し、１．５Ｖで容量変化を終了する。容量変化の中心電圧は１．２Ｖである。また、可変容量素子２５は、制御電圧Ｖｃｓが１．２Ｖから容量変化を開始し、２．２Ｖで容量変化を終了すると考えられる。容量変化の中心電圧は１．７Ｖである。容量変化の開始電圧および終了電圧の付近は、可変容量素子の容量変化が微小に変化する領域のため、その開始電圧と終了電圧は若干異なる値となるが、図１２の容量変化とほぼ一致する。【００５４】
つまり、可変容量素子２４は制御電圧Ｖｃが１．２±０．３Ｖの範囲において容量変化が生じ、可変容量素子２５はアナログ演算回路２６で生成される制御電圧Ｖｃｓが１．７±０．５Ｖの範囲において容量変化が生じる。
つまり、可変容量素子２４、２５の容量変化は、可変容量素子が接続されている発振端子（増幅回路２１の入出力端子）の波形によって決定される。可変容量素子２４、２５において、その容量変化が行われる制御電圧の区間Ｄは、次の（２）式のようになる。
Ｄ＝（発振波形の動作中心電圧＋可変容量素子の閾値電圧）±発振波形のＶｐｐ／２・・・（２）
前述のように、可変容量素子２４の容量変化が行われる制御電圧Ｖｃは１．２±０．３Ｖであり、可変容量素子２５の容量変化が行われる制御電圧Ｖｃｓは１．７±０．５Ｖであるため、Ｖｃ＝Ｖｃｓの場合には、図１２に示すように容量変化が一致しなくなる。【００５５】
そこで、制御電圧Ｖｃが１．２Ｖ±０．３Ｖとなる区間において、制御電圧Ｖｃｓが１．７±０．５Ｖとなるようにアナログ演算回路２６の利得およびオフセット（オフセット電位差）を調整する。
ここで、アナログ演算回路２６の利得をＧａ、そのオフセット（オフセット電位差）をＯａとし、また、制御電圧Ｖｃの基準電圧をＶｃｃとすると、制御電圧Ｖｃを入力とした場合のアナログ演算回路２６の制御電圧（出力電圧）Ｖｃｓは、次の（３）式で表される。【００５６】
Ｖｃｓ＝（Ｖｃ−Ｖｃｃ）×Ｇａ＋（Ｖｃｃ＋Ｏａ）・・・（３）
利得Ｇａは、制御電圧Ｖｃが±０．３Ｖの区間において、制御電圧Ｖｃｓが±０．５Ｖ変化すれば良いので、次のようになる。
Ｇａ＝０．５／０．３＝１．６７
また、オフセットＯａは、制御電圧Ｖｃの基準電圧が１．２Ｖにおいて、制御電圧Ｖｃｓの基準電圧が１．７Ｖになれば良いので、次のようになる。【００５７】
Ｏａ＝１．７−１．２＝０．５〔Ｖ〕
従って、これらを（３）式に代入すると、制御電圧Ｖｃｓは、次のようになる。
Ｖｃｓ＝（Ｖｃ−１．２）×１．６７＋（１．２＋０．５）
＝（Ｖｃ×１．６７）−０．３０４
ここで、アナログ演算回路２６の利得ＧａとオフセットＯａを個々に変化させた場合について説明する。【００５８】
利得Ｇａのみを１．６７よりも大きくすると、制御電圧Ｖｃが変化する範囲±０．３Ｖの間に制御電圧Ｖｃｓは±０．５Ｖより大きく変化するため、可変容量素子２５の容量変化が急峻となる。
また、オフセットＯａを０．５Ｖよりも大きくすると、制御電圧Ｖｃが１．２Ｖの場合に制御電圧Ｖｃｓは１．７Ｖよりも大きくなるため、可変容量素子２５の制御電圧Ｖｃに対する、容量変化の開始電圧および終了電圧が等価的に小さくなる。【００５９】
つまり、可変容量素子２４、２５の制御電圧Ｖｃに対する容量変化を一致させるためには、アナログ演算回路２６の利得ＧａとオフセットＯａを共に調整する必要がある。
さらに詳述すると、可変容量素子２４、２５の容量変化が行われる区間は（２）式で表わされるので、アナログ演算回路２６の利得Ｇａは、可変容量素子２４、２５がそれぞれ接続されている発振端子のＶｐｐの比で、求められる。つまり、利得Ｇａは、次のようにして求められる。【００６０】
Ｇａ＝（可変容量素子２５が接続されている端子の発振振幅のＶｐｐ）／（可変容量素子２４が接続されている端子の発振振幅のＶｐｐ）＝１．０／０．６＝１．６７
同様にアナログ演算回路２６のオフセットＯａは、可変容量素子２４、２５がそれぞれ接続されている発振端子の動作中心電圧の差で求められる。つまり、オフセットＯａは、次のようにして求められる。
Ｏａ＝（可変容量素子２５が接続されている端子の動作中心電圧）−（可変容量素子２４が接続されている端子の発振振幅の動作中心電圧）＝１．０−０．５＝０．５〔Ｖ〕
このような性質を利用すれば、後述のように、発振波形をモニタで観察することでアナログ演算回路２６の利得およびオフセット電位差を調整することができる。【００６１】
図１４に、アナログ演算回路２６に入力される制御電圧Ｖｃとアナログ演算回路２６で生成される制御電圧Ｖｃｓとの関係の一例を示す。
アナログ演算回路２６として、図６の回路を用いる場合には、抵抗６０３の抵抗値をＲ１、抵抗６０４の抵抗値をＲ２とすると、利得Ｇａは次の（４）式のようになる。
Ｇａ＝１＋（Ｒ２／Ｒ１）・・・（４）
従って、Ｒ１とＲ２の関係は、Ｒ１：Ｒ２＝１：０．６７となる。【００６２】
また、直流電圧源６０２に印加する電圧Ｖ１、すなわち直流電圧源６０２が生成する電圧Ｖ１は、次の（５）式からＶ１＝０．４５４〔Ｖ〕のようになる。
Ｖ１＝１.２−（１.７−１.２）×（Ｒ１／Ｒ２）＝０.４５４・・・（５）
アナログ演算回路２６のこのような動作の結果、制御電圧Ｖｃに対する増幅回路２１の入力側および出力側の可変容量素子２４、２５の容量変化は、図１５に示すようにほとんど一致させることができる。【００６３】
これにより、この実施形態では、図１６に示すように、制御電圧に対する合成容量の変化をほとんど直線とすることができるため、制御電圧に対する発振周波数の変化の線形性が大幅に向上する。
ここで、制御電圧に対する発振周波数の変化率を下げたい場合は、以下のようにすれば良い。
例えば、アナログ演算増幅回路２６の直流電圧源６０２の電圧を調整することで（図６参照）、生成する制御電圧Ｖｃｓの電圧値を小さくし、入力側の可変容量素子２４の容量変化を先に行わせ、その後、出力側の可変容量素子２５の容量変化を行うようにする。あるいは、制御電圧Ｖｃｓの電圧値を大きくし、出力側の可変容量素子２５の容量変化を先に行わせ、その後、入力側の可変容量素子２４の容量変化を行うようにする。このようにすれば、制御電圧に対する発振周波数の変化率を下げることができる。【００６４】
この際に、アナログ演算回路２６の利得を調整することで、制御電圧に対する発振周波数の変化の線形性を保つことができる。
以上、図１および図６を参照して、第５実施形態の動作について説明したが、その他の実施形態においても回路動作は同様である。
例えば、図４に示す構成による実施形態の場合には、入力側の可変容量素子２４の容量変化が、出力側の可変容量素子２５の容量変化に応じた変化をするような、制御電圧Ｖｃｓをアナログ演算回路２６によって生成させることで、図１の回路構成の場合と同様な効果が得られる。また、前述のように、アナログ演算回路２６の利得およびオフセットを調整することで、制御電圧に対する周波数変化率を下げることも可能である。【００６５】
さらに、図５（ａ）（ｂ）の回路構成を有する実施形態においては、アナログ演算回路２６、２７が生成する制御電圧Ｖｃｓ１、Ｖｃｓ２を制御電圧Ｖｃよりも小さな電圧( あるいは大きな電圧) とすることで、制御電圧Ｖｃに対する容量変化の線形性を保ったまま、制御電圧Ｖｃに対する容量変化の変化区間を変えることができ、また、周波数の変化率を調整することができる。
図１の回路構成で入力側と出力側の可変容量素子２４、２５の容量変化を一致させた場合の負荷容量変化が図１６のようになることは前述した通りであるが、この場合の容量変化は、制御電圧Ｖｃが１.２±０.３Ｖの範囲で行われている。【００６６】
例えば、容量変化の区間を制御電圧Ｖｃが１.５±１.５Ｖにしたい場合、図５の回路構成を用い、可変容量素子２４、２５に入力する制御電圧Ｖｃｓ１、Ｖｃｓ２を調整すれば、可能である。
可変容量素子２４は制御電圧Ｖｃｓ１が１.２±０.３Ｖの区間で容量変化し、また、可変容量素子２５は制御電圧Ｖｃｓ２が１.７±０.５Ｖの区間で容量変化する。よって、Ｖｃ＝１.５±１.５Ｖに対して、Ｖｃｓ１＝１.２±０.３Ｖ、Ｖｃｓ２＝１.７±０.５Ｖを出力するようにアナログ演算回路２６、２７の利得およびオフセットを調整すれば、負荷容量の容量変化の変化区間を変えることができ、容量変化の変化率（つまり、周波数の変化率）を調整することができる。【００６７】
すなわち、上記の条件を満たす調整をするためには、図５（ａ）の回路構成の場合には、アナログ演算回路２６の利得Ｇａ１およびオフセットＯａ１は、Ｇａ１＝０．３／１．５＝０．２とし、Ｏａ１＝１．２−１．５＝−０．３〔Ｖ〕とする。また、アナログ演算回路２７の利得Ｇａ２およびオフセットＯａ２は、Ｇａ２＝０．５／１．５＝１／３とし、Ｏａ２＝１．７−１．５＝０．２〔Ｖ〕とする。
一方、図５（ｂ）の回路構成の場合には、アナログ演算回路２６の利得Ｇａ１およびオフセットＯａ１は、Ｇａ１＝０．３／１．５＝０．２とし、Ｏａ１＝１．２−１．５＝−０．３〔Ｖ〕とする。また、アナログ演算回路２７の利得Ｇａ２およびオフセットＯａ２は、Ｇａ２＝０．５／０．３＝５／３とし、Ｏａ２＝１．７−１．２＝０．５〔Ｖ〕とする。【００６８】
さらに詳述すると、アナログ演算回路２６、２７の利得Ｇａ１、Ｇａ２は、可変容量素子２４、２５がそれぞれ接続されている発振端子のＶｐｐの比で、求められる。
つまり、Ｇａ１／Ｇａ２は、次のように求めることができる。
Ｇａ１／Ｇａ２＝（可変容量素子２５が接続されている端子の発振振幅のＶｐｐ）／（可変容量素子２４が接続されている端子の発振振幅のＶｐｐ）
従って、利得Ｇａ１、Ｇａ２の一方を所望の値に固定すれば、他方も自ずと決めることができる。【００６９】
同様にアナログ演算回路２６、２７のオフセットＯａは、可変容量素子２４、２５がそれぞれ接続されている発振端子の動作中心電圧の差で、求められる。
つまり、オフセットＯａは、次のように求めることができる。
Ｏａ＝（可変容量素子２５が接続されている端子の動作中心電圧）−（可変容量素子２４が接続されている端子の発振振幅の動作中心電圧）
これらの性質を利用すれば、発振波形を観察することでアナログ演算回路２６、２７の利得およびオフセットを調整することができる。【００７０】
これは、発振波形の振幅が非常に大きい場合や非常に小さい場合、あるいは低い電源電圧で動作させる場合において、有用である。
また、いずれの実施形態においても、全ての部品をＩＣ内に含む必要はなく、本方式を用いることで前記実施形態の動作と同等の動作を達成することができる。つまり、全ての回路構成部品は個別部品で構成しても良い。
さらにまた、いずれの実施形態においても、アナログ演算回路の利得およびオフセット電圧は、ＩＣ内部からでも、あるいは外部のデジタル信号を用いることにより、ＩＣ外部からでも、調整することが可能である。【００７１】
ＩＣ内部から調整できることで、ＩＣの製造における特性ばらつきを抑えることができる。
また、ＩＣ外部から調整できることで、ＩＣ以外の構成部品の製造ばらつきを等価的に抑えることができる。例えば、圧電素子とＩＣを組み合わせて回路を構成する場合、ＩＣの製造ばらつき（圧電素子以外の製造ばらつき）を、内部調整によって抑えたとしても、圧電素子の製造工程でのばらつきによって、組み合わせた回路の特性は、ばらつく。しかし、圧電素子のばらつきを打ち消すように外部からＩＣを調整すれば、組み合わせた回路の特性ばらつきを低減することが可能である。【００７２】
アナログ演算回路の利得およびオフセットの調整方法は、例えば、図６の回路における抵抗６０３、６０４の値や直流電圧源６０２の値を制御するスイッチを揮発性メモリや不揮発性メモリ等によって、制御することにより、外部信号によって、前記スイッチを切り替えることで、抵抗６０３、６０４の抵抗値や直流電圧源６０２の値を変更し、前記アナログ演算回路の利得およびオフセットを調整することも可能である。
（第７の実施形態）
本発明の電圧制御発振器の第７実施形態の構成について説明する。【００７３】
この第７実施形態に係る電圧制御発振器は、上記の第１〜第５実施形態のうちのいずれかの実施形態において、増幅回路２１の入力端子および出力端子における波形をモニタするようにし、また、そのモニタに応じてアナログ演算回路２６あるいはアナログ演算回路２７の利得およびオフセットを調整また制御できるようにし、さらにその調整または制御をメモリなどによって行うようにしたものである。なお、この第７実施形態のその他の部分の構成は、上記の第１〜第５実施形態の構成と同様であるので、その説明は省略する。【００７４】
図２３は、第７の実施形態の具体的な構成を示す。また、図２４は、図２３におけるアナログ演算回路の構成例を示す。
この第７実施形態は、図１に示す実施形態の構成を基本とし、さらに増幅回路２１の入力端子Xおよび出力端子Yの各電圧波形を測定するモニタ（電圧測定装置）３１と、このモニタ３１の電圧測定に基づいてアナログ演算回路２６の利得およびオフセットをそれぞれ設定するメモリ３２と、を備えている。メモリ３２は、例えば、データが読み書き自在な不揮発性メモリからなる。【００７５】
ここで、第７実施形態は、増幅回路２１の入力端子Ｘおよび出力端子Ｙの各電圧波形を測定する２つの測定端子（図示せず）を備え、その両測定端子にモニタ３１の測定プローブなどを接続して、その電圧波形（電圧値）を測定するようにしても良い。
アナログ演算回路２６は、図２４に示すように、差動増幅回路６０１と、トランジスタなどから構成される電子ボリューム６０７と、トランジスタなどから構成される電子ボリューム６０８と、を備えている。【００７６】
電子ボリューム６０７は、差動増幅回路６０１の入力抵抗と帰還抵抗との比率、すなわち、アナログ演算回路２６の利得を可変させて所望の値に設定させるものである。このため、電子ボリューム６０７は、その一端側が電子ボリューム６０８の出力端子に接続されるとともに、その他端側が差動増幅回路６０１の出力端子に接続され、その中間タップがスイッチを介して差動増幅回路６０１の−入力端子に接続されている。そして、そのスイッチをメモリ３２からの制御信号（制御データ）によって切り換えることにより、電子ボリューム６０７はアナログ演算回路２６の利得を所望の値に設定（調整）できるようになっている。設定後は、その値はメモリ３２によって維持される。【００７７】
電子ボリューム６０８は、アナログ演算回路２６のオフセット電位差の所望の値に設定（制御）させるものである。このため、電子ボリューム６０８は、その一端側に基準電圧が供給され、その他端側が接地され、その中間タップがスイッチを介して電子ボリューム６０７の一端側に接続されている。そして、そのスイッチをメモリ３２からの制御信号によって切り換えることにより、電子ボリューム６０８の抵抗値を可変してアナログ演算回路２６のオフセット電位差を所望の値に設定（調整）できるようになっている。設定後は、その値はメモリ３２によって維持される。【００７８】
ここで、第７実施形態をＩＣで構成する場合には、モニタ３１で測定した波形を一旦ＩＣ外部に出力し、メモリ３２にフィードバックしても良いし、ＩＣ外部に出力せずＩＣ内で処理しても良い。また、メモリ３２の値をＩＣ外部からも設定できるようにすれば、アナログ演算回路２６の利得とオフセット電位差を任意に調整できる。
次に、このような構成からなる第７実施形態において、所望の特性を持つ電圧制御発振器を設計（作成）する手順の一例について、図２３、図２４を参照して説明する。【００７９】
まず、図２３に示す電圧制御発振器を発振状態とし、増幅回路２１の入力端子Ｘおよび出力端子Ｙの両各電圧波形（電圧値）を、モニタ３１を用いて測定する。
引き続き、その測定した両電圧値に基づき、アナログ演算回路２６が生成する所望の制御電圧Ｖｃｓを決定する。この決定は、上記のように、入力される制御電圧Ｖｃに対する可変容量素子２４の容量値の変化と、その入力される制御電圧Ｖｃに対する可変容量素子２５の容量値の変化とが一致するような所望の制御電圧Ｖｃｓとする。【００８０】
さらに、モニタ３１で上記の両電圧波形を測定（監視）しつつ、アナログ演算回路２６がその決定した所望の制御電圧Ｖｃｓを生成するように、アナログ演算回路２６の利得とオフセット電位差の各値を設定する。これらの各値の設定は、アナログ演算回路２６の電子ボリューム６０７、６０８のスイッチを、メモリ３２からの制御信号でそれぞれ切り換えることによって行う。
このような手順により電圧制御発振器を設計すると、可変容量素子２４の容量値と可変容量素子２５の容量値との合成容量値の変化が、入力された制御電圧Ｖｃに対して線形にすることができる。
【産業上の利用の可能性】
【００８１】
本発明によれば、増幅回路の入力側端子および出力側端子における発振振幅の違いや動作中心電圧の違いに応じて、入力側および出力側の各可変容量素子に対して異なる制御電圧を印加しているため、制御電圧に対する可変容量素子の容量変化を入力側および出力側で一致させることができ、結果として、負荷容量変化を制御電圧に対して線形とすることが可能である。
また、本発明によれば、入力側、出力側それぞれの可変容量素子に印加する電圧間のオフセット電位差を大きくすることで、制御電圧に対する容量変化の線形性を保ったまま、制御電圧に対する周波数変化率を調整することも可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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