(57)【特許請求の範囲】
【請求項１】
クロックイネーブル信号に応答して、パワーダウンモードに進入するか、脱出することを決定する第１制御信号を生成するパワーダウンモード制御部と、
前記第１制御信号を受信して、該当信号がパワーダウンモードに進入することを示す場合、前記第１制御信号を遅延させて第２制御信号として出力するクロックエッジ遅延部と、
外部クロック信号を受信して、バッファリングすることによって、内部クロック信号として出力し、前記第２制御信号に応答してイネーブルの有無が決定されるクロックバッファ部と、
前記内部クロック信号の位相更新を行う位相更新部と、
を備えたことを特徴とする遅延固定ループ回路。
【請求項２】
前記クロックエッジ遅延部が、
パワーダウンモードの進入時に、該当する前記第１制御信号のクロックエッジを遅延することを特徴とする請求項１に記載の遅延固定ループ回路。
【請求項３】
前記クロックエッジ遅延部が、
パワーダウンモードから脱出する時に、該当する前記第１制御信号を遅延無しで前記第２制御信号として出力することを特徴とする請求項１に記載の遅延固定ループ回路。
【請求項４】
前記クロックエッジ遅延部が、
前記第１制御信号と同相を有して一定時間遅延された信号を出力する信号遅延部と、
該信号遅延部の出力信号と前記第１制御信号とを受信して、前記第２制御信号を出力する論理部と、
を備えたことを特徴とする請求項１に記載の遅延固定ループ回路。
【請求項５】
前記信号遅延部が、
直列接続された複数のインバータと、
それぞれの前記インバータの間に接続された複数のキャパシタと、
を備えたことを特徴とする請求項４に記載の遅延固定ループ回路。
【請求項６】
前記論理部が、
前記信号遅延部から出力信号と前記第１制御信号とを受信するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を反転させて、前記第２制御信号を出力するインバータと、
を備えたことを特徴とする請求項４に記載の遅延固定ループ回路。
【請求項７】
前記パワーダウンモード制御部が、
前記クロックイネーブル信号を受信して、前記パワーダウンモードに進入する時に、第１論理レベルの前記第１制御信号を出力し、前記パワーダウンモードから脱出する時に、第２論理レベルの前記第１制御信号を出力することを特徴とする請求項１に記載の遅延固定ループ回路。
【請求項８】
前記パワーダウンモード制御部が、
前記クロックイネーブル信号を反転させる第１インバータと、
前記パワーダウンモードの際に、前記クロックイネーブル信号と反対の位相を有するアイドル（idle）信号と前記第１インバータの出力信号とを受信するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力を反転させて、前記第１制御信号を出力する第２インバータと、
を備えたことを特徴とする請求項７に記載の遅延固定ループ回路。
【請求項９】
前記クロックバッファ部が、
前記外部クロック信号と前記外部クロック信号の反転信号とを受信して、比較及び増幅する差動増幅器と、
前記第２制御信号に応答して、前記差動増幅器の出力を前記内部クロック信号として伝達する出力部と、
を備えたことを特徴とする請求項１に記載の遅延固定ループ回路。
【請求項１０】
前記出力部が、
前記第２制御信号を受信して、反転された第２制御信号を出力する第１インバータと、
前記差動増幅器の出力を受信して、反転された差動増幅器の出力信号を出力する第２インバータと、
前記差動増幅器の出力と第２インバータの出力とに応答して、前記反転された第２制御信号を出力することを決定する伝達ゲートと、
前記差動増幅器の出力信号を受信して反転し、一定時間遅延された信号を出力する直列に接続された複数の第３インバータと、
前記反転された第２制御信号と前記第３インバータの出力信号とを否定論理積して、内部クロック信号を出力するＮＡＮＤゲートと、
を備えたことを特徴とする請求項９に記載の遅延固定ループ回路。
【請求項１１】
前記位相更新部が、
前記内部クロック信号を受信して、位相を遅延させて出力する位相遅延部と、
前記位相遅延部と同じ構成を有するダミー位相遅延部と、
該ダミー位相遅延部の出力信号をメモリ内のクロック信号の遅延要素でモデリングして、フィードバック信号として出力する遅延レプリカモデル部と、
前記内部クロック信号とフィードバック信号とを受信して、２つの信号の位相の差を検出する位相比較部と、
該位相比較部から出力信号を受信して、前記位相遅延部と前記ダミー位相遅延部との位相遅延を制御する遅延制御部と、
を備えたことを特徴とする請求項１に記載の遅延固定ループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、ＳＤＲＡＭ（Synchronous DRAM）の遅延固定ループ（DLL; Delay Locked Loop）回路に関し、さらに詳細には、半導体の低電力（Low Power）動作のためのパワーダウンモード（Power Down Mode）動作の際に、安定した動作を行う遅延固定ループ回路に関する。
【背景技術】
【０００２】
ＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）などの同期式半導体メモリ装置は、メモリコントローラなどの外部装置から入力される外部クロック信号に同期されて、固定された内部クロック信号を利用して外部の装置とデータの伝送を行う。これは、メモリとメモリコントローラとの間の安定したデータ伝送のためには、基準クロック信号とデータとの間の時間的同期が極めて重要なためである。すなわち、データの安定した伝送のためには、データを伝送する各構成要素におけるクロックからデータがバスに載せられる時間を逆補償して、データをクロックのエッジ、あるいは中心に正確に位置させなければならないためである。
【０００３】
このような役割を果たすクロック同期回路には、位相固定ループ（PLL: Phase Locked Loop）回路と遅延固定ループ回路があり、外部クロック信号の周波数と内部クロック信号の周波数とが互いに異なる場合には、周波数逓倍機能を使用しなければならないため、主に位相固定ループを使用する。そして、外部クロック信号と内部クロック信号との周波数が同じ場合には、大部分遅延固定ループを使用する。
【０００４】
遅延固定ループ回路は、出力されるクロック信号が半導体メモリ装置内部のデータ出力端まで伝達される過程において発生するクロック遅延成分を補償して、内部クロック信号を生成することによって、最終データの入出力に用いられるクロック信号を外部クロック信号に同期させる。遅延固定ループ回路は、位相固定ループ回路に比べて、ノイズが少なく、小さな面積で実現できるという長所があるため、半導体メモリ装置では、同期回路として遅延固定ループ回路を使用するのが一般的である。
【０００５】
その中でも、最も最近の技術としては、固定遅延値を格納し得るレジスタを備えて、電源遮断の際に、レジスタに固定遅延値を格納した後に、再び電源が印加されると、レジスタに格納されていた固定遅延値をローディングして、クロック固定に使用することによって、最初のクロック固定に必要とする時間を低減できるレジスタ制御型遅延固定ループ回路が最も広く使用されつつある。
【０００６】
図１は、通常の遅延固定ループ回路の基本動作を説明するための概念図である。
【０００７】
図１に示したように、遅延固定ループは、外部からクロック信号を受信して、ＤＲＡＭ内部のクロック信号が遅延される量分を補正して、ＤＲＡＭ出力信号が外部クロックと同相を有するようにする装置である。外部クロックとＤＲＡＭ出力とが同相を有する時、データをエラー無しでチップセットに伝達することができる。
【０００８】
図２は、従来の技術に係る遅延固定ループ回路の構成を説明するための回路図である。参考に、図２は、レジスタ制御遅延固定ループ回路に基づいている。
【０００９】
図２に示したように、遅延固定ループ回路は、大きくクロックバッファ部１０、パワーダウンモード制御部２０、位相比較部３０、遅延制御部４０、位相遅延部５０、ダミー位相遅延部６０、遅延レプリカモデル部７０からなる。遅延固定ループの出力ＤＬＬ＿ＣＬＫは、クロック信号ライン８０を経て出力バッファ９０のデータ出力タイミングを制御する。
【００１０】
クロックバッファ部１０は、外部クロックＣＬＫ，ＣＬＫＢを受信してバッファリングすることによって、内部クロック信号ＲＥＦ＿ＣＬＫを生成する装置である。
【００１１】
パワーダウンモード制御部２０は、ＤＲＡＭのパワーダウンモード時にクロックバッファ部１０をオフさせる装置である。ＤＲＡＭの低電力（Low Power）動作のために、ＤＲＡＭの読み出し／書き込み動作がない時に、クロックイネーブル信号ＣＫＥのロウレベルによりパワーダウンモードに進入する。この時のクロックバッファ部１０は、内部クロック信号を生成しないことによって、遅延固定ループの現在状態の格納のために、電源をオフする。
【００１２】
位相比較部３０は、遅延固定ループ回路の入力クロックの位相と出力クロックの位相とを比較して、２クロックの位相差を検出する装置である。通常の場合、遅延固定ループ回路の電力消費を低減するために、外部から入力されるクロックを分周器により周波数を低くして比較する。図面では、分周器の図示を省略し、クロックバッファ部１０を経た内部クロック信号ＲＥＦ＿ＣＬＫの位相と遅延固定ループ回路の内部回路を経てフィードバックされたフィードバック信号ＦＢ＿ＣＬＫの位相とを比較することを示した。この比較の結果に基づいて、遅延制御部４０を制御するようになる。
【００１３】
遅延制御部４０は、位相遅延部５０の入力経路（path）を決めることのできるロジック回路と経路の方向を変える両方向シフトレジスタ（Bidirectional Shift Register）とからなっている。シフトレジスタは、４つの入力信号を受信して、シフト動作を行い、初期入力条件の最も左側の信号あるいは最も右側の信号をハイレベルにして、初期の最大／最小遅延を持たせることができる。シフトレジスタに入力される信号は、２つの右側のシフトと２つの左側のシフトとからなっており、シフト動作のためには、２つの信号が互いに重ならないように、ハイレベルの区間を有すれば良い。
【００１４】
位相遅延部５０は、外部から入力されたクロックの位相を遅延させる回路である。この時、位相遅延の程度は、位相比較部３０により決定され、遅延制御部４０により制御を受けて位相遅延を決定する遅延経路を決定するようになる。位相遅延部５０は、ＮＡＮＤとＮＡＮＤで接続されている複数のユニット遅延セルにより構成されている。各々のユニット遅延セルの入力は、シフトレジスタと１対１に接続されており、シフトレジスタの出力端の値がハイレベルになる所が、クロックバッファ部を経たクロックが入力する経路として決定される。位相遅延部５０は、立ち上がりエッジクロック用と立下りエッジクロック用とが存在する。これは、立ち上がりエッジと立下りエッジを同様に処理して、いずれかの方向のデューティ比の歪み（Duty Ratio Distortion）を最大限抑制するためである。
【００１５】
ダミー位相遅延部６０は、位相比較器に入力されるフィードバック信号ＦＢ＿ＣＬＫのための遅延ラインである。構成は、位相遅延部５０と同様である。
【００１６】
遅延レプリカモデル部７０は、チップ外部のクロックが入力されて位相遅延部５０に入力される前まで、そして位相遅延部５０の出力クロックがチップの外部まで出力されるまでの遅延要素をモデリングしたものである。正確な遅延要素は、遅延固定ライン回路が有する性能中の歪曲値を決定し、遅延レプリカモデル部７０は、基本回路を縮小又は簡略化するか、そのまま利用する方法がある。実際に、遅延レプリカモデル部７０は、クロックバッファと遅延固定ループクロックドライバー、Ｒ／Ｆ分割器（Divider）、出力バッファをそのままモデリングする。
【００１７】
クロック信号ライン８０は、遅延固定ループの出力ＤＬＬ＿ＣＬＫが出力バッファ９０まで伝達される経路である。
【００１８】
出力バッファ９０は、メモリコアからデータを受けて、遅延固定ループの出力クロックＤＬＬ＿ＣＬＫに同期されて、データ出力パッドにデータを出力する装置である。
【００１９】
図３は、図２に示した遅延固定ループ回路の動作を説明するためのタイミング図である。
【００２０】
図３に示したように、パワーダウンモードに進入する時、クロックイネーブル信号ＣＫＥは、ロジックハイレベルからロジックローレベルに遷移する。この時、遅延固定ループ回路の現在状態を格納するために、位相を更新する動作を止め、以前のロック（Locking）された情報を記憶し、凍結（Frozen）状態に進入する。ここで、位相更新とは、遅延固定ループ回路のフィードバッククロックＦＢ＿ＣＬＫと内部クロック信号ＲＥＦ＿ＣＬＫとの位相差を比較して、続いてトラッキング（Tracking）するという意味であり、凍結状態とは、以前にロックされた情報を記憶し、位相を更新しないということを意味する。パワーダウンモードにとどまることのできる時間は、最小３クロック〜最大７．８ｕｓまでの時間である。クロックイネーブル信号ＣｋＥの周期が、図３と同様に、短い周期でパワーダウンモード進入と終了を頻繁に繰り返す場合、次のような問題が発生する。
【００２１】
第１に、内部クロック信号とフィードバック信号との間の位相比較が、ロジックロー状態、ロジックハイ状態、ロジックハイ状態の結果を出せば、遅延固定ループ回路のローパスフィルタにより位相比較が不可能になる。したがって、位相更新が必要なパワーダウンモードの終了状況において、位相比較が不可能なので、フィードバック信号が内部クロック信号をもうこれ以上ついて行くことができない。参考に、ローパスフィルタは、遅延固定ループの位相検波器の誤動作を防止するために、３回の結果が同じである場合のみに、位相更新が可能なように設計された。
【００２２】
第２に、クロックイネーブル信号のハイレベル区間が短い場合、内部クロック信号とフィードバック信号との間の充分な比較時間を有することができなくなる。これは、遅延固定ループ回路の構造が閉鎖ループで構成されているため持たざるを得ない、非同期的な遅延値である。充分な位相比較の時間がない状態、言い換えれば、位相比較を行う瞬間の内部クロック信号がトグル（Toggling）をしないので、位相検波器の結果は、常に遅延ラインの遅延を低減するための誤動作を行うようになる。
【００２３】
このような２通りの理由によって、遅延固定ループクロックの決定された情報が割れるようになる。誤ったロック情報を有している遅延固定ループの出力クロックにてバンクアクティブさせた後、読み出し動作を行うと、ＤＲＡＭ出力の位相と外部クロックの位相との歪みにより、正常的なデータの送受信が困難となる。
【特許文献１】特開２００４−３２８７２１
【発明の開示】
【発明が解決しようとする課題】
【００２４】
そこで、本発明は、上記した従来の問題点を解決するためになされたものであって、その目的は、パワーダウンモードの終了後に位相更新時間が短い場合でも、すなわち短い周期でパワーダウンモードの進入及び脱出が頻繁に繰り返される場合でも、正確な位相更新を繰り返すことのできる半導体メモリ素子の遅延固定ループ装置及び方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記の課題を達成するため、第一発明の同期式メモリ装置によれば、ノーマルモードと低電力消費のためのパワーダウンモードを有する同期式メモリ装置において、前記パワーダウンモードにおいて、位相更新を行わずに、前記パワーダウンモードから脱出する時に凍結されたロック情報を有するＤＬＬクロックを生成する遅延固定ループと、前記ノーマルモードにおいて、位相更新時間のマージンを得るために、前記パワーダウンモードの進入時点の一定時間後に、前記遅延固定ループの位相更新動作をオフさせる制御手段とを備えたことを特徴とする同期式メモリ装置が提供される。
【００２６】
第二発明では、第一発明に記載の同期式メモリ装置であって、前記遅延固定ループが、外部クロックをバッファリングして、内部クロックを生成するクロックバッファを備え、前記内部クロックに基づいて、位相更新を行うことを特徴とする同期式メモリ装置が提供される。
【００２７】
第三発明では、第二発明に記載の同期式メモリ装置であって、前記制御手段が、前記クロックバッファの駆動を制御することを特徴とする同期式メモリ装置が提供される。
【００２８】
また、上記の課題を達成するため、第四発明の遅延固定ループ回路によれば、クロックイネーブル信号に応答して、パワーダウンモードに進入するか、脱出することを決定する第１制御信号を生成するパワーダウンモード制御部と、前記第１制御信号を受信して、パワーダウンモードの進入時に、該当する前記第１制御信号を遅延させて第２制御信号として出力するクロックエッジ遅延部と、前記第２制御信号に応答して、外部クロック信号を受信して、バッファリングすることによって、内部クロック信号として出力するクロックバッファ部と、前記内部クロック信号の位相更新を行う位相更新部とを備えたことを特徴とする遅延固定ループ回路が提供される。
【００２９】
第五発明では、第四発明に記載の遅延固定ループ回路であって、前記クロックエッジ遅延部が、パワーダウンモードから脱出する時に、該当する前記第１制御信号のクロックエッジを遅延することを特徴とする遅延固定ループ回路が提供される。
【００３０】
第六発明では、第四発明に記載の遅延固定ループ回路であって、前記クロックエッジ遅延部が、パワーダウンモードから脱出する時に、該当する前記第１制御信号を遅延無しで前記第２制御信号として出力することを特徴とする遅延固定ループ回路が提供される。
【００３１】
第七発明では、第四発明に記載の遅延固定ループ回路であって、前記クロックエッジ遅延部が、前記第１制御信号と同相を有して一定時間遅延された信号を出力する信号遅延部と、該信号遅延部の出力信号と前記第１制御信号とを受信して、前記第２制御信号を出力する論理部とを備えたことを特徴とする遅延固定ループ回路が提供される。
【００３２】
第八発明では、第七発明に記載の遅延固定ループ回路であって、前記信号遅延部が、直列接続された複数のインバータと、それぞれの前記インバータの間に接続された複数のキャパシタとを備えたことをことを特徴とする遅延固定ループ回路が提供される。
【００３３】
第九発明では、第七発明に記載の遅延固定ループ回路であって、前記論理部が、前記信号遅延部から出力信号と前記第１制御信号とを受信するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転させて、前記第２制御信号を出力するインバータとを備えたことを特徴とする遅延固定ループ回路が提供される。
【００３４】
第十発明では、第四発明に記載の遅延固定ループ回路であって、前記パワーダウンモード制御部が、前記クロックイネーブル信号を受信して、前記パワーダウンモードに進入する時に、第１論理レベルの前記第１制御信号を出力し、前記パワーダウンモードから脱出する時に、第２論理レベルの前記第１制御信号を出力することを特徴とする遅延固定ループ回路が提供される。
【００３５】
第十一発明では、第十発明に記載の遅延固定ループ回路であって、前記パワーダウンモード制御部が、前記クロックイネーブル信号を反転させる第１インバータと、前記パワーダウンモードの際に、前記クロックイネーブル信号と反対の位相を有するアイドル（idle）信号と前記第１インバータの出力信号とを受信するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力を反転させて、前記第１制御信号を出力する第２インバータとを備えたことを特徴とする遅延固定ループ回路が提供される。
【００３６】
第十二発明では、第四発明に記載の遅延固定ループ回路であって、前記クロックバッファ部が、前記外部クロック信号と前記外部クロック信号の反転信号とを受信して、比較及び増幅する差動増幅器と、前記第２制御信号に応答して、前記差動増幅器の出力を前記内部クロック信号として伝達する出力部とを備えたことを特徴とする遅延固定ループ回路が提供される。
【００３７】
第十三発明では、第十二発明に記載の遅延固定ループ回路であって、前記出力部が、前記第２制御信号を受信して、反転された第２制御信号を出力する第１インバータと、前記差動増幅器の出力を受信して、反転された差動増幅器の出力信号を出力する第２インバータと、前記差動増幅器の出力と第２インバータの出力とに応答して、前記反転された第２制御信号を出力することを決定する伝達ゲートと、前記差動増幅器の出力信号を受信して反転し、一定時間遅延された信号を出力する直列に接続された複数の第３インバータと、前記反転された第２制御信号と前記第３インバータの出力信号とを否定論理積して、内部クロック信号を出力するＮＡＮＤゲートとを備えたことを特徴とする遅延固定ループ回路が提供される。
【００３８】
第十四発明では、第四発明に記載の遅延固定ループ回路であって、前記位相更新部が、前記内部クロック信号を受信して、位相を遅延させて出力する位相遅延部と、前記位相遅延部と実質的に同じ構成を有するダミー位相遅延部と、該ダミー位相遅延部の出力信号をメモリ内のクロック信号の遅延要素でモデリングして、フィードバック信号として出力する遅延レプリカモデル部と、前記内部クロック信号とフィードバック信号とを受信して、２つの信号の位相の差を検出する位相比較部と、該位相比較部から出力信号を受信して、前記位相遅延部と前記ダミー位相遅延部との位相遅延を制御する遅延制御部とを備えたことを特徴とする遅延固定ループ回路が提供される。
【発明の効果】
【００３９】
本発明によれば、パワーダウンモードから脱出した後に、短い時間を持って位相を更新する作業を行った後、再びパワーダウンモードに進入するパターンが繰り返される時に発生する、位相更新する作業の動作エラーを事前に遮断して、遅延固定ループ回路に関連した失敗を防止して、より安定した動作を可能にする。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の好ましい実施形態を、添付した図面を参照して詳細に説明する。
【００４１】
図４は、本発明の遅延固定ループ回路の構成を説明するためのブロック構成図である。
【００４２】
図４に示したように、本発明の実施形態に係る遅延固定ループ回路は、ノーマルモードと低電力消費のためのパワーダウンモードを有する同期式メモリ装置において、前記パワーダウンモードにおいて、位相更新を行わずに、前記パワーダウンモードから脱出する時に、凍結されたロック情報を有するＤＬＬクロックを生成する遅延固定ループ１００と、前記ノーマルモードにおいて、位相更新時間のマージンを得るために、前記パワーダウンモードの進入時点の一定時間後に、前記遅延固定ループの位相更新動作をオフさせる制御手段２００とを備える。
【００４３】
さらに詳細には、前記制御手段２００は、クロックイネーブル信号ＣＫＥに応答して、パワーダウンモードに進入するか、脱出するのを決定する第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢを生成するパワーダウンモード制御部２２０、前記第１制御信号を受信して、パワーダウンモードの進入時に該当する前記第１制御信号のクロックエッジを遅延させて、第２制御信号ＣＬＫＢＵＦ＿ＥＮＢ＿ＤＥＬＡＹとして出力するクロックエッジ遅延部２４０からなる。
【００４４】
また、遅延固定ループ１００は、前記第２制御信号に応答して、外部クロック信号ＣＬＫ，ＣＬＫＢを受信して、バッファリングすることによって、内部クロック信号ＲＥＦ＿ＣＬＫとして出力するクロックバッファ部１２０と、前記内部クロック信号の位相更新を行う位相更新部１３０，１４０，１５０，１６０，１７０とからなる。
【００４５】
遅延固定ループ１００の出力ＤＬＬ＿ＣＬＫは、クロック信号ラインを経て出力バッファ３００のデータ出力タイミングを制御する。
【００４６】
図５は、本発明のパワーダウン制御部２２０及びクロックバッファ部１２０の構造を共に示した回路図である。
【００４７】
図５に示したように、パワーダウンモード制御部２２０は、前記クロックイネーブル信号ＣＫＥを反転させる第１インバータＩＮＶ１と、前記パワーダウンモードの際に、前記クロックイネーブル信号と反対の位相を有するアイドル信号と前記第１インバータＩＮＶ１の出力信号を受信する第１ＮＡＮＤゲートＮＡＮＤ１と、該第１ＮＡＮＤゲートＮＡＮＤ１の出力を反転させて、前記第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢを出力する第２インバータＩＮＶ２とを備える。
【００４８】
クロックバッファ部１２０は、前記外部クロック信号ＣＬＫと前記外部クロック信号の反転信号ＣＬＫＢとを受信して、比較及び増幅する差動増幅器１２２と、第２制御信号ＣＬＫＢＵＦ＿ＥＮＢ＿ＤＥＬＡＹに応答して、前記差動増幅器１２２の出力を前記内部クロック信号ＲＥＦ＿ＣＬＫとして伝達する出力部１２４とを備える。
【００４９】
前記クロックバッファ部１２０の構成要素のうち、前記差動増幅器１２２は、イネーブル信号ＥＮＡＢＬＥに応答して、差動増幅器１２２の動作を制御するイネーブルＮＭＯＳ  Ｎ１と、外部クロック信号ＣＬＫと外部クロック信号の反転信号ＣＬＫＢとに応答して、差動増幅器１２２の出力値ＴＭＰ＿ＣＬＫを制御する入力ＮＭＯＳ  Ｎ２，Ｎ３と、電源電圧端ＶＤＤと差動増幅器の出力ＴＭＰ＿ＣＬＫに接続されて、前記入力ＮＭＯＳ  Ｎ２，Ｎ３に応答して、差動増幅器の出力信号ＴＭＰ＿ＣＬＫを決定する出力ＰＭＯＳ  Ｐ１，Ｐ２とを備える。
【００５０】
前記出力部１２４は、前記第２制御信号ＣＬＫＢＵＦ＿ＥＮＢ＿ＤＥＬＡＹを受信して、反転された第２制御信号を出力する第３インバータＩＮＶ３と、前記差動増幅器の出力ＴＭＰ＿ＣＬＫを受信して、反転された差動増幅器の出力信号を出力する第４インバータＩＮＶ４と、前記差動増幅器の出力ＴＭＰ＿ＣＬＫ及びその反転された信号に応答して、前記第３インバータＩＮＶ３の反転された第２制御信号を伝達する伝達ゲートＰＡＳＳ１と、前記差動増幅器の出力信号ＴＭＰ＿ＣＬＫを受信して反転し、一定時間遅延された信号ＴＭＰ＿ＣＬＫ＿ＤＥＬＡＹを出力する直列接続された複数の第５インバータＩＮＶ５，ＩＮＶ６，ＩＮＶ７と、前記第３インバータＩＮＶ３の反転された第２制御信号と前記第５インバータの遅延された出力信号ＴＭＰ＿ＣＬＫ＿ＤＥＬＡＹとを否定論理積して、内部クロック信号ＲＥＦ＿ＣＬＫを出力する第２ＮＡＮＤゲートＮＡＮＤ２とを備える。
【００５１】
図６は、本発明のクロックエッジ遅延部２４０の実施形態を説明するための詳細回路図である。
【００５２】
図６に示したように、クロックエッジ遅延部２４０は、前記第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢと同相を有して一定時間遅延された信号を出力する信号遅延部２４２及び前記信号遅延部２４２の出力信号と前記第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢとを受信して、前記第２制御信号ＣＬＫＢＵＦ＿ＥＮＢ＿ＤＥＬＡＹを出力する論理部２４４とを備える。
【００５３】
前記クロックエッジ遅延部２４０の構成要素の中で、前記信号遅延部２４２は、直列接続された複数の第１インバータＩＮＶ８，ＩＮＶ９，ＩＮＶ１０，ＩＮＶ１１と、それぞれの前記インバータの間に接続された複数のキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４とを備える。
【００５４】
前記論理部２４４は、前記信号遅延部２４２の出力信号と前記第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢとを受信するＮＡＮＤゲートＮＡＮＤ３と、該ＮＡＮＤゲートＮＡＮＤ３の出力を反転させて、前記第２制御信号ＣＬＫＢＵＦ＿ＥＮＢ＿ＤＥＬＡＹを出力する第２インバータＩＮＶ１２とを備える。
【００５５】
図５と図６を参照して、信号の流れを説明すれば、パワーダウンモードに進入する際に、パワーダウンモード制御部２２０により現状態を表すフラグ（flag）信号である第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢがハイレベルに遷移するようになる。クロックエッジ遅延部２４０は、前記第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢを受信して、第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢの立ち上がりエッジを遅延させる。この時、第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢが遅延される分だけ遅延固定回路の位相を更新し得る時間を確保することになる。
【００５６】
第２制御信号ＣＬＫＢＵＦ＿ＥＮＢ＿ＤＥＬＡＹがクロックバッファ部１２０に入力されて、クロックバッファ部１２０の出力である内部クロック信号ＲＥＦ＿ＣＬＫを第１レベル（Ｈｉｇｈ）から第２レベル（Ｌｏｗ）に遷移させるようになって、パワーダウンモード動作を行うようになる。
【００５７】
パワーダウンモードを脱出する時、パワーダウンモード制御部２２０の出力である第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢは、第２レベル（Ｌｏｗ）を表すようになり、クロックエッジ遅延部２４０を経ながら、早い時間内にクロックバッファ部１２０を活性化（enable）させる。この時、第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢが第２レベル（Ｌｏｗ）に遷移する時は、早いクロックバッファ部１２０の活性化のために、クロックエッジ遅延部２４０は、第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢの立ち上がりエッジのみを遅延させるように設計された。仮りに、第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢの位相が逆位相であれば、第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢの立下りエッジのみを遅延させるブロックで設計されなければならない。
【００５８】
図７は、図４に示した本発明に係る遅延固定ループ回路の動作を説明するためのタイミング図である。
【００５９】
図７に示したように、クロックイネーブル信号ＣＫＥの第１レベル、すなわちパワーダウンモードを脱出した後、３クロックＭＩＮ．３ＣＬＫを維持した後に、再びパワーダウンモードに進入するパターンが繰り返される時、第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢの立ち上がりエッジを遅延させて、充分な位相更新時間を確保する。したがって、位相更新をするのに必要な時間が充分なので、すなわちフィードバック信号ＦＢ＿ＣＬＫは、内部クロック信号ＲＥＦ＿ＣＬＫに対比して、歪んだ程度を正確に感知し、内部クロック信号ＲＥＦ＿ＣＬＫをトラッキングするようになる。また、パワーダウン状態の現在状態を格納するために、長い時間の間にパワーダウンモードに進入する時は、第１制御信号ＣＬＫＢＵＦＦ＿ＥＮＢが第１レベルを維持するようになって、低電力の動作も可能になる。
【００６０】
図８Ａ及び図８Ｂは、図２に示した従来の技術に係る遅延固定ループ回路を適用したシミュレーションである。
【００６１】
図８Ａに示したように、図８Ａは、初期ロックを完了した後に、アクティブ（Active）状態において読み出し動作を行った結果を示す。ＤＲＡＭのストローブ出力信号ＵＤＱＳは、外部クロック信号ＣＬＫに対して１１０ｐｓスキュー値を有する。
【００６２】
図８Ｂに示したように、図８Ｂは、クロックイネーブル信号が短い周期を有してパワーダウンモード動作を３ｕｓの間に頻繁に繰り返した後に、再びアクティブ状態において読み出し動作を行った結果を示す。ＤＲＡＭのストローブ出力信号ＵＤＱＳは、外部クロック信号ＣＬＫ対比７００ｐｓ程度、歪みが生じていることが分かる。
【００６３】
図９Ａ及び図９Ｂは、図４に示された本発明に係る遅延固定ループ回路を適用したシミュレーションである。
【００６４】
図９Ａ及び９Ｂは、図８Ａ及び図８Ｂとそれぞれ同じパターンを有して本発明の回路に適用した結果を示したものである。
【００６５】
図８Ａのように、実験した図９Ａのパワーダウンに進入する前に、ＤＲＡＭのストローブ出力信号ＵＤＱＳは、１０３ｐｓの誤差を有し、図８Ｂのように実験した図９Ｂのシミュレーション結果、ＤＲＡＭのストローブ出力信号ＵＤＱＳは、外部クロック信号ＣＬＫに対して１０５ｐｓの誤差を有していることを確認した。
【００６６】
なお、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００６７】
【図１】通常の遅延固定ループ回路の基本動作を説明するための概念図
【図２】従来の技術に係る遅延固定ループ回路の構成を説明するためのブロック構成図
【図３】図２に示された遅延固定ループ回路の動作を説明するためのタイミング図
【図４】本発明の遅延固定ループ回路の構成を説明するためのブロック構成図
【図５】本発明のパワーダウン制御部及びクロックバッファ部の構造を共に示した回路図
【図６】本発明のクロックエッジ遅延部の実施形態を説明するための詳細回路図
【図７】図４に示された本発明に係る遅延固定ループ回路の動作を説明するためのタイミング図
【図８Ａ】図２に示された従来の技術に係る遅延固定ループ回路を適用したシミュレーション図
【図８Ｂ】図２に示された従来の技術に係る遅延固定ループ回路を適用したシミュレーション図
【図９Ａ】図４に示された本発明に係る遅延固定ループ回路を適用したシミュレーション図
【図９Ｂ】図４に示された本発明に係る遅延固定ループ回路を適用したシミュレーション図
【符号の説明】
【００６８】
１００      遅延固定ループ
１２０      クロックバッファ部
１３０      位相遅延部
１４０      ダミー位相遅延部
１５０      遅延制御部
１６０      遅延レプリカモデル部
１７０      位相比較部
２００      制御手段
２２０      パワーダウンモード制御部
２４０      クロックエッジ遅延部
３００      出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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