(57)【特許請求の範囲】
【請求項１】
自動試験装置用タイミング回路であって、
入力信号の立上りエッジに位相ロックされる第１のクロック信号を生成する出力を有する第１のフェーズロック・ループと、
前記入力信号の立下りエッジに位相ロックされる第２のクロック信号を生成する出力を有する第２のフェーズロック・ループであって、前記第１及び第２のクロック信号が所定の位相関係を有する、第２のフェーズロック・ループと、
それぞれ第１及び第２のフェーズロック・ループの出力に結合される第１及び第２の入力と、交互にセット及びリセットして、前記第１と第２のクロック信号に応答して高論理レベル及び低論理レベルの連続体を生成する出力と、を有するフリップフロップを含む、コンバイナと、
を備えたタイミング回路。
【請求項２】
請求項１記載のタイミング回路において、更に、
入力信号を受信する入力を有するとともに、それぞれ入力信号の反転及び非反転バージョンを提供する第１及び第２の出力を有する差動回路を備え、
前記差動回路の第１の出力は第１のフェーズロック・ループの入力に結合され、前記差動回路の第２の出力は第２のフェーズロック・ループの入力に結合される、
タイミング回路。
【請求項３】
請求項１のタイミング回路において、
前記フリップフロップが、フリップフロップの第１及び第２入力の一方であるセット入力と、セット入力及びリセット入力の他方であるリセット入力とを有するセット／リセット・フリップフロップであり、
前記コンバイナ回路が、更に、
第１のフェーズロック・ループの出力に結合される入力及び前記フリップフロップの第１の入力に結合される出力を有する第１のワンショット回路と、
第２のフェーズロック・ループの出力に結合される入力及び前記フリップフロップの第２の入力に結合される出力を有する第２のワンショット回路と、
を備えるタイミング回路。
【請求項４】
請求項３記載のタイミング回路において、前記第１及び第２のワンショット回路の各々は、
反転入力及び非反転入力を有する論理ゲートであって、前記非反転入力がそれぞれのワンショット回路の入力に結合される論理ゲートと、
前記論理ゲートの反転入力とそれぞれのワンショット回路の入力との間に結合される遅延素子と、
を備えるタイミング回路。
【請求項５】
請求項４記載のタイミング回路において、前記遅延素子は、回路基板上の所定の長さのトレースからなる、タイミング回路。
【請求項６】
請求項１記載のタイミング回路において、前記第１及び第２のフェーズロック・ループの各々は、入力を有し、更に、
第１及び第２の入力と、出力を有する位相検出器回路であって、前記第１の入力が前記フェーズロック・ループの入力に結合され、第２の入力が前記フェーズロック・ループの出力に結合される、位相検出器回路と、
入力及び出力を有し、入力が前記位相検出器回路の出力に結合されるループ・フィルタと、
入力及び出力を有し、入力が前記ループ・フィルタの出力に結合される発振器回路と、を備えるタイミング回路。
【請求項７】
請求項６のタイミング回路において、更に、
利得を有するとともに、前記ループ・フィルタの出力に結合される入力及び前記発振器回路の入力に結合される出力を有するプログラム可能利得増幅器と、
分周器定数Ｎを有するとともに、入力が前記発振器回路の出力に結合され、出力が前記フェーズロック・ループの出力に結合される第１の分周器と、
前記分周器定数Ｎに応答して、前記プログラム可能利得増幅器の利得を変更して、前記フェーズロック・ループのループ・ゲインを一定に維持する手段と、
を備えるタイミング回路。
【請求項８】
請求項６のタイミング回路において、更に、
利得を有するとともに、前記ループ・フィルタの出力に結合される入力及び前記発振器回路の入力に結合される出力を有するプログラム可能利得増幅器と、
分周器定数Ｍを有し、前記フェーズロック・ループの出力と前記位相検出器回路の第２入力との間に直列に結合される分周器と、
前記分周器定数Ｍに応答して、前記プログラム可能利得増幅器の利得を変更して、前記フェーズロック・ループのループ・ゲインを一定に維持する手段と、
を備えるタイミング回路。
【請求項９】
請求項１記載のタイミング回路において、
前記第１及び第２のフェーズロック・ループは、該フェーズロック・ループへの入力信号に含まれる入力ノイズと前記フェーズロック・ループの内部で発生される内部ノイズとのクロスオーバ周波数に等しい帯域幅を有し、前記入力ノイズと前記内部ノイズとは周波数の関数であり、前記クロスオーバ周波数は、内部ノイズ関数が入力ノイズ関数以下になる周波数として定義される、タイミング回路。
【請求項１０】
請求項６記載のタイミング回路において、前記位相検出器回路は、
ディジタル論理レベルを提供する出力を有するディジタル位相検出器と、
前記ディジタル位相検出器の出力に結合された入力を有し、それによって提供されるディジタル論理レベルに応答して出力電流を生成する電圧制御された電流増幅器と、
を備えるタイミング回路。
【請求項１１】
請求項１０記載のタイミング回路において、更に、
前記ディジタル位相検出器のアップ・ディジタル出力及びダウン・ディジタル出力に結合された第１及び第２の差動入力を有する差動増幅器と、
前記差動増幅器の出力に結合された入力と、前記差動増幅器への正及び負の差動入力の両方に正の信号を生成する出力と、を有する絶対値回路と、
前記絶対値回路の出力に結合された第１の入力と基準信号を受信する第２の入力とを有し、前記基準信号と交差する前記絶対値回路の出力に応答してロックされた信号を生成するコンパレータと、
から構成されるロック検出回路を備える、タイミング回路。
【請求項１２】
請求項６記載のタイミング回路において、前記発振器回路はＹＩＧ発振器回路を備えるタイミング回路。
【請求項１３】
請求項１２記載のタイミング回路において、
前記ＹＩＧ発振器回路は、前記発振器回路の入力に結合された精細調節入力と、粗調節入力とを有しており、前記発振器回路は、更に、
出力を有するディジタルーアナログ・コンバータ（ＤＡＣ）回路と、
前記ＤＡＣ回路の出力に結合された入力と前記ＹＩＧ発振器回路の前記粗調節入力に結合された電流制御出力とを有する粗同調ドライバ回路と、
を備えるタイミング回路。
【請求項１４】
請求項１３記載のタイミング回路において、前記発振器回路は、更に、
前記発振器回路の入力と前記ＹＩＧ発振器回路の精細調節入力との間に直列に結合された入力を有する精細同調ドライバを備え、該精細同調ドライバの出力は電流制御出力である、タイミング回路。
【請求項１５】
入力クロック信号から制御されたデューティ・サイクルを有する低ジッタ・クロック信号を発生する方法であって、
前記入力クロック信号を第１及び第２のフェーズロック・ループに結合するステップと、
前記第１のフェーズロック・ループによって、前記入力クロック信号の立上りエッジに位相ロックされる第１の再生クロック信号を発生するステップと、
前記第２のフェーズロック・ループによって、前記入力クロック信号の立下りエッジに位相ロックされる第２の再生クロック信号を発生するステップと、
前記第１及び第２の再生クロック信号を組み合わせて、高及び低の論理レベルの交番する連続体を有する出力クロックを発生するステップと、を含み、
前記組み合わせるステップは、前記第１及び第２の再生クロック信号の論理遷移に応答して、交互にセット及びリセットするフリップフロップを含む、
方法。
【請求項１６】
請求項１５記載の方法において、前記フリップフロップはセットーリセット・フリップフロップであり、前記組み合わせるステップは、
前記第１及び第２の再生クロック信号の一方をセットーリセット・フリップフロップのセット入力に結合するステップと、
前記第１及び第２の再生クロック信号の他方をセットーリセット・フリップフロップのリセット入力に結合するステップと、
を含む方法。
【請求項１７】
請求項１５記載の方法において、各フェーズロック・ループはフィードバック経路とフォワード経路とを含み、前記フォワード経路は発振器回路を含んでおり、更に、
前記フォワード経路において、前記発振器回路からの信号の周波数を分周するステップと、
前記フィードバック経路において、それぞれのフェーズロック・ループ回路の再生クロックの周波数を分周するステップと、
それによって、所定の範囲の出力周波数を発生するステップと、
を含む方法。
【請求項１８】
請求項１５記載の方法において、更に、各フェーズロック・ループが前記入力クロック信号からのジッタをフィルタリングすることを含む、方法。
【請求項１９】
請求項１８記載の方法において、前記入力クロック信号は、システム・マスター・クロックと共通のジッタ成分を含む第１の周波数帯域と、前記システム・マスター・クロックと共通でないジッタ成分を含む第２の周波数帯域と、を含み、更に、各フェーズロック・ループが、前記第１の周波数帯域を通過させ、前記第２の周波数帯域をフィルタリングする、方法。
【請求項２０】
請求項１５記載の方法において、更に、前記入力クロック信号のデューティ・サイクルを変動させて前記出力クロックのデューティ・サイクルを変動させることを含む、方法。
【請求項２１】
請求項２０記載の方法において、更に、
前記第１及び第２のフェーズロック・ループが前記入力クロック信号の周波数を定数で逓倍することを含み、
前記出力クロックの周波数は、前記入力クロック信号の周波数の整数倍と等しく、前記出力クロックのデューティ・サイクルは前記入力クロック信号のデューティ・サイクルと共に変動する、方法。
【請求項２２】
請求項２１記載の方法において、前記出力クロックのパルス幅は、前記入力クロック信号のパルス幅を出力クロックの周期で除算した剰余に等しい、方法。
【請求項２３】
入力クロックから出力クロックを発生する方法であって、前記出力クロックのデューティ・サイクルは前記入力クロックのデューティ・サイクルによって決定される方法において、
（ａ）第１のフェーズロック・ループによって、前記入力クロックの立上りエッジに応答して前記入力クロックの周波数を逓倍して第１の逓倍されたクロックを発生するステップと、
（ｂ）第２のフェーズロック・ループによって、前記入力クロックの立下りエッジに応答して前記入力クロックの周波数を逓倍して第２の逓倍されたクロックを発生するステップと、
（ｃ）前記第１及び第２の逓倍されたクロックを組み合わせて出力クロックを発生するステップであって、該組み合わせるステップは、前記第１及び第２の逓倍されたクロック信号の所定の論理遷移の間の出力クロックを安定状態に保持するフリップフロップを含み、前記第１及び第２のフェーズロック・ループは前記入力クロックの周波数を定数で逓倍する、ステップと、
を含む方法。
【発明の詳細な説明】
【０００１】
発明の技術分野
本発明は、自動試験装置に関し、より詳細には、電子機器をテストするための自動試験装置におけるタイミング回路に関する。
従来の技術
今日、マルチメディア・ビデオ、データ変換、及びインターネット用の、信号混在型のプロダクト（製品）は、高速、高精度であって、しかも、該混在型プロダクトをテストするために、より複雑なシステムが求められている。信号混在型プロダクトは、アナログ機能及びディジタル機能が混在しており、また、例えば、アナログーディジタル変換器、ディジタルーアナログ変換器、モデム、ディスク・ドライブ・コントローラ、トランシーバ・リンク、ディジタル無線機、及び、高速インターポレータを備えている。信号混在型のプロダクトをテストするために、自動試験装置（ＡＴＥ）が、通常、アナログ試験リソース及びディジタル試験リソースの両方を提供し、これらリソースは、しばしば同時に用いられ、かつ高速動作を行う。
【０００２】
図１は、汎用の信号混在型プロダクト１１０のアナログーディジタル変換器（ＡＤＣ）をテストするための機構（セットアップ）である。被試験ユニット（ＵＵＴ）１１２は、試験システム１１０に接続されたＡＤＣ１１４を含んでいる。試験システムは、このＡＤＣに対して、アナログ信号源１１６からアナログ信号を供給し、該ＡＤＣからディジタルＩ／Ｏ１２０を介して受け取る。クロック発生器１１８が、クロック信号をＡＤＣ１１４に供給する。ＡＤＣが適切に動作している場合、ＡＤＣによって生成されたディジタル・コードは、クロック発生器１１８によって規定される時点でのアナログ信号の状態を表す。クロック発生器１１８からの各アクティブ・エッジで、ＡＤＣは、アナログ信号の新しい変換を行い、新しいディジタル信号を生成する。このプロセスは、「サンプリング」と呼ばれている。一般に、試験システム１１０はまた、コンピュータ（不図示）を備え、該コンピュータは、ディジタルＩ／Ｏ１２０からディジタル値を読み取り、これらディジタル値をテストして、ＡＤＣが適切に動作しているかを評価する。
【０００３】
図１のＡＤＣ等の信号混在型デバイスをテストすることは、通常、サンプリング・クロック信号の周波数を変化させて、デバイスの最大仕様速度に接近又は超えることが必要である。本発明者は、サンプリング・クロック信号のデュティ・サイクル及びパルス幅を変化させることも好適であることが分かった。信号混在型プロダクトは、信号対ノイズ（ＳＮＲ）及び歪み等の特性をしばしば特定する。これら特性は、供給されたサンプリング・クロックのデューティ・サイクル及びパルス幅の関数として変化する。サンプリング・クロックのデュティ・サイクル及びパルス幅を変化させる機能により、信号混在型のテスト及び特性評価が容易になる。
【０００４】
総ての電子デバイスと同様に、信号混在型デバイスは、本質的にノイズを発生してしまう。図２ｂに示すように、３つのピュアー・トーンからなる入力信号を受け取るＡＤＣは、これら３つのトーンを表すパワー・スペクトルを生成し、これに加えて複数のノイズ成分を生成する。この実際のパワー・スペクトルと比較すると、図２ａに示した理想的で理論的なＡＤＣのパワー・スペクトルには、ノイズが含まれていない。
【０００５】
ＡＴＥシステムにおいて、ノイズは、クロック信号上の「ジッタ」の形で、顕在する。「ジッタ」は、周期的信号のタイミング・エラーで、数秒で測定可能であり、理想的な位置又は平均位置と対比した場合に、サイクルからサイクルへの信号エッジのランダム時間移動として観察することができる。
【０００６】
図３〜５は、図１に示した手法で構成した、理想的なＡＤＣから読み戻されるディジタル値上の「ジッタ」の影響を表している。図３は理想的な場合であり、ピュアー・トーン３１８が、ジッタが存在しないクロック信号３１２を用いて、ＡＤＣによってサンプリングされ、離散時間の再生表現(representation)３１０を生成している。ジッタがないので、サンプリング期間３１６は、２つの隣接するクロック・パルスの間で完全に規則的である。図４においては、同一の理想的なＡＤＣがピュアー・トーン３１８をサンプリングしているが、サンプリング・クロックがジッタを含んでいる。該ジッタは、クロック信号４１２の隣接するパルス４１６の間のインターバルにおける不規則性として現れる。サンプリング値（サンプリングされた値）４１４は、各サンプルが得られたときの入力トーン３１８の瞬時値を完璧に表しているが、サンプリング値４１４の間隔は不規則である。
【０００７】
図５は、汎用の試験システムにおける図４のジッタの影響を示している。サンプリング・データ５１０は、データが規則的に離間している点を除いて、図４のデータと同一である。クロックのジッタを較正しないならば、ＡＴＥシステムは、図５に示したように、エッジが規則的に生じたかのように、サンプリング・データを処理することになる。サンプリングされた完璧なトーン３１８と比べて、出力値５１０はノイズを含んでいる。ＡＴＥが決定することができるかぎり、クロックのジッタの影響は、ＡＤＣ又はアナログ信号発生源における振幅ノイズから分離することが不可能である。
【０００８】
従来の技術において、信号混在型のテストにおけるジッタを低減するための試みがなされてきた。その１つの技術においては、ＡＴＥクロック発生器１１８の代わりにフリー・ランニング（自走）水晶発振器が用いられた。該フリー・ランニング水晶発振器は、図１と同様な手法で、ＵＵＴのクロック入力に直接接続される。水晶発振器は、本質的に安定であり、極めて低いジッタのものを商業的に入手することができる。したがって、フリー・ランニング水晶発振器を用いることにより、ＡＴＥ誘引のジッタを低減することができる。
【０００９】
しかしながら、水晶発振器が「フリー・ランニング」であるため、その周期がＡＴＥクロックの周期と本質的に同期しない。すなわち、２つのクロック信号は、「コヒーレント」ではない。ＡＤＣは、水晶発振器の各アクティブ・エッジにおいて新しい変換を行うが、ディジタルＩ／Ｏ１２０は、該ＡＤＣからの値を、別のＡＴＥクロックの制御下で受け取る。コヒーレントでないことは、サンプリング・データにノイズを付加してしまう。
【００１０】
図６ａは、理想的なＡＤＣによってサンプリングされ、かつ理想的な水晶発振器によってクロッキングされたピュアー・トーンのパワー・スペクトルを示しているが、この例においては、非コヒーレントのＡＴＥクロックによって読み出されている。得られたパワー・スペクトルは、入力トーンの周りに複数の別々の「スカート」を示している。図６ｂは、２つのクロック信号がコヒーレントであることを除いて理想的な条件下で得られたパワー・スペクトルを示している。コヒーレントなクロック信号によって生成されたパワー・スペクトルと対比すると、非コヒーレントなクロック信号によって生成されたパワー・スペクトルは、より広範囲である。広範囲のスペクトルは、より多くの処理時間を必要とし、したがって、試験装置のスループットが低くなってしまう。
【００１１】
フリー・ランニングのクロッキング技術を用いると、入力信号の「ウインドーイング」によって、エラーが導入されてしまう。「ウインドーイング」は、周知のＤＳＰアルゴリズムであり、データが所定の期間にわたって収集され、ウインドウ機能によってサンプル毎に乗算される。フリー・ランニングのクロッキング技術は、アナログ信号源１１６がＡＤＣのクロッキングと本質的に同期していないため、ウインドーイングを必要とする。したがって、ＡＴＥは、入力信号の完全な期間のサンプリングが終了するまで、直接的な制御を行うことができない。ウインドーイングは、中間ストリームの周期的信号をカットオフするとともに、サンプリングされた信号のパワー・スペクトルを歪ませてしまう。
【００１２】
クロック・ジッタを減少させる第２のアプローチは、１９９７年６月２６日出願、１９９８年１２月３０日公開され、後にＴｅｒａｄｙｎｅ，Ｉｎｃに譲渡されたＦａｎｇ  Ｘｕによる国際特許出願ＰＣＴ／ＵＳ９７／１０７５３に記載されている。該明細書において、Ｘｕは１／４波長伝送ライン・スタブのアレイから構成される高−Ｑ帯域通過フィルタを開示している。該フィルタは、ＡＴＥ（又は、他の信号源）のディジタル・チャネルとＵＵＴとの間に接続される。該Ｘｕのフィルタは所定の基本周波数及び奇数高調波を通過させ他の全ての周波数を減衰させる様に動作する。完全な方形波は奇数高調波のみを含んでいる。Ｘｕフィルタは方形波を減衰させずに通過させる。５０％でないデューティ・サイクルが偶数高調波に応答し、しかし該フィルタはそれを除去する。ジッタがデューティ・サイクルにおけるランダム変化に等しいときは、該フィルタは方形波の形及びエッジスピードを保持しながらジッタを減少させる。
【００１３】
その周波数応答は、その構成部分の構造により固定されるので、Ｘｕフィルタは通常一つの周波数のみで動作する。この制限は、ＡＴＥプログラムにマイナスの影響をあたえるが、該ＡＴＭプログラムは動作条件の範囲で装置を試験することが好ましい。Ｘｕフィルタを修正して可変周波数を発生させることは可能であるが、修正されたフィルタは大型化する傾向がある。Ｘｕフィルタは、また低周波数信号に対して大型化する。スペースがＡＴＥシステムのＵＵＴに近くに不足する傾向があるとき、Ｘｕフィルタは低または可変周波数が望ましい場合には実用的ではない。更に、Ｘｕフィルタは、特に５０％でないデューティ・サイクルをブロックし、ユーザがデューティ・サイクルを変えることを希望する応用に対して実施不可能である。
発明の概要
前記の技術背景に留意して、本発明の目的は制御可能デューティ・サイクルを有するクロックを提供することである。
【００１４】
他の目的は、クロックの立上りエッジと立下りエッジを独立して制御することである。
他の目的は、クロックの立上りエッジと立下りエッジの両方のジッタを減少させることである。
【００１５】
他の目的は、ＡＴＥの動作を同期させ、テスタ・コヒーレンスを増進させることである。
前記の目的及び効果を達成するために、タイミング回路が入力クロックを受信し、出力クロックを発生する。タイミング回路は、特に入力クロックのジッタを減少させ、出力クロックのデューティ・サイクルを制御する。
【００１６】
本発明の実施の形態によれば、自動試験装置のタイミング回路は、第１のクロック信号を与える第１のフェーズロック・ループと、第２のクロック信号を与える第２のフェーズロック・ループを備える。第１及び第２のクロック信号は所定の位相関係を有する。タイミング回路は、更に第１及び第２のフェーズロック・ループの出力に各々接続された第１及び第２の入力端子を有する結合器を含む。該結合器は、第１及び第２のクロック信号に応答して連続して交番する高及び低ロジック・レベルを発生する。
【００１７】
本発明の特徴によれば、タイミング回路は、入力信号を受信する差動回路を備える。差動回路は第１のフェーズロック・ループに接続された非反転出力端子と、第２のフェーズロック・ループに接続された反転出力端子を有する。
【００１８】
本発明の他の実施形態によれば、入力信号から低ジッタ・クロック信号を発生する方法が、第１及び第２のフェーズロック・ループに入力クロック信号を供給することを含む。該方法は、更に第１のフェーズロック・ループにより、入力信号のエッジを立上がりにフェーズロックされ第１の再生されたクロック信号の発生を含む。該方法は、入力信号のエッジの立下がりにフェーズロックされ第２の再生されたクロック信号を発生する第２のＰＬＬを含む。第１及び第２の再生されたクロック信号は結合され、連続して交番する高及び低ロジック・レベルを有する出力クロックを発生する。
【００１９】
本発明の他の実施形態によれば、例えば、基準発振器であるマスター・クロックを有する試験システムのＵＵＴを試験する方法は、ＵＵＴに入力するアナログ波形の発生を含む。アナログ波形は、マスター・クロックから得たサンプリング速度を有する。該方法は、更に、マスター・クロックから得られた周波数を有するクロック信号でＵＵＴをクロックすること、マスター・クロックから得られたサンプリング速度でＵＵＴからのディジタル出力をサンプリングすることを含む。クロック信号は、マスター・クロックに共通するジッタ成分を含む第１の周波数帯域と、マスター・クロックと共通でないジッタ成分を含む第２の周波数帯域を含む。クロックするステップは、更に実質的な第１の周波数帯域を通過及び実質的な第２周波数帯域のフィルタリングを含む。
【００２０】
本発明の他の実施形態により、出力クロックのデューティ・サイクルが入力クロックのデューティ・サイクルにより決定される、入力クロックから出力クロックを発生する方法が開示される。該方法は、第１の乗算されたクロックを発生するために、入力クロックの立上がりエッジに応答して、入力クロックの周波数を乗算することを含む。該方法は、また、第２の乗算されたクロックを発生するために、入力クロックの立下がりに応答して入力クロックの周波数を乗算することを含む。第１及び第２の乗算されたクロックは、結合され出力クロックを発生する。出力クロックは第１及び第２の乗算されたクロックの一方に応答する立上がりエッジと、第１及び第２の乗算されたクロックの他方に応答する立下がりエッジを含む。
【００２１】
更なる本願発明の目的、効果及び特徴は、以後の記載及び図面の考察から明瞭になるであろう。
好適な実施形態の説明
本発明は、以下のより詳細な説明及び添付図面を参照することにより一層良く理解されるであろう。
【００２２】
本発明によるタイミング回路は、TeradyneのCatalyst（登録商標）混合信号テスト・システムの一部として動作する。但し、それは、様々な環境において、使うことができる。Catalyst（登録商標）テスト・システムは、１００ＭＨｚのマスター・クロック、及びＵＵＴをディジタル的に動作させるためＵＵＴに接続可能な複数の高速ディジタル・チャネル（ＨＳＤ）を含む。複数のタイミング・ジェネレータは、マスター・クロックを受け取って、そしてユーザー入力に基づいてＨＳＤのための周波数及びエッジ位置を導出する。ＨＳＤのデューティ・サイクルは、１０ピコ秒（１０×１０-12秒）の増分でＨＳＤの立上がり及び立下がりエッジの位置を変えることにより、ほぼ０からほぼ１００パーセントまで変化させることができる。ＨＳＤの周波数は、ＤＣから２００ＭＨｚまで変化できる。
【００２３】
Catalyst（登録商標）テスト・システムはまた、ＵＵＴへのアナログ刺激及び応答を提供するためのアナログ・ソース及び受信機を含む。アナログ・ソース及び受信機は、マスター・クロックに基づいて、離散的出力レベルを生成するため、又は離散的入力レベルを捕捉するためディジタル制御を受信する。
【００２４】
Catalyst（登録商標）テスト・システムはまた、再びマスター・クロックにより制御されるタイミングに従って、ＵＵＴに対するディジタル・ワードを読み出し及び書き込むためのディジタルＩ／Ｏを含む。ＨＳＤ、アナログ・ソース及び受信機、及びディジタルＩ／Ｏのこれら全てが、それらのタイミング特性を同じマスター・クロックから導出し、従って全て「コヒーレント」である。
【００２５】
Catalyst（登録商標）マスター・クロックは、ＨＳＤ、アナログ・ソース及び受信機、及びディジタルＩ／Ｏのタイミングを制御するので、マスター・クロックのジッタは、これらのシステム構成要素の各々に現れる。しかしながら、マスター・クロックのジッタがこれらの構成要素の全てに共通であるので、マスター・クロック・ジッタはわずかなエラーだけに寄与する。例えば、ＨＳＤエッジは、ジッタのために変位される可能性があり、したがって、ＡＤＣは、それがクロックされるべき時より早く又は遅くクロックされ得る。しかし、ＡＤＣに供給しているアナログ・ソースは、同じ間隔だけ変位される。変位がクロック及びアナログ・ソースの両方に対して同じものであるので、エラーは殆ど相互に相殺する。変位から生じるいかなるエラーも、実質的にＡＤＣにより生成されるディジタル符号には無い。
【００２６】
全てのジッタが相殺するというわけではない。発明者は、ＨＳＤ信号を導出するタイミング・ジェネレータがシステムの残りの部分に共通でないＨＳＤ出力にジッタを加えると認識した。共通のジッタ（それはシステムの全体にわたって「相関している」）と異なって、この「非相関の」ジッタは、テスト・システムの精度を制限するエラーに寄与する。
【００２７】
本発明によるタイミング回路は、非相関ジッタを低減する一方で、同時に、相関されたジッタを保持する。本発明によるタイミング回路の試験は、非相関ジッタが１９ピコ秒ＲＭＳ程度から１ピコ秒ＲＭＳ未満に低減することを示した。
全体的な構造
図７は、本発明によるタイミング回路７００を図示する。入力信号７１０ａ、例えばＨＳＤからの信号は、所定の周波数及びデューティ・サイクルを有して、そして差動回路７１０の入力に接続される。差動回路７１０は、非反転出力７１０ｂ及び反転出力７１０ｃを有する。入力信号７１０ａのエッジが立ち上がると、差動回路の非反転出力７１０ｂは立上がりエッジを発生し、そして、反転出力７１０ｃは立下がりエッジを発生する。入力信号７１０ａのエッジが立ち下がると、非反転出力７１０ｂは立下がりエッジを発生し、そして、反転出力７１０ｃは立上がりエッジを発生する。
【００２８】
タイミング回路７００は、第１及び第２のフェーズロック・ループ（ＰＬＬ）７１２及び７１４を含む。差動回路７１０の非反転出力７１０ｂは、第1のＰＬＬ７１２の入力に結合される。差動回路の反転出力７１０ｃは、第２のＰＬＬ７１４の入力に結合される。好ましくは、第１及び第２のＰＬＬ７１２及び７１４は、実質的に同一で、そして低い固有のジッタを有する。第１及び第２のＰＬＬはまた、好ましくは、それらの出力間に非常に低いタイミング・スキューを有し、即ちそれらの出力間の位相差が、それらの入力間の位相差と同じである。
【００２９】
通常動作の間、双方のＰＬＬは、それらそれぞれの入力信号でエッジ（縁部）へロックする。差動回路７１０の一方の出力の反転によって（しかし、他方のものによってではない)、第１及び第２のＰＬＬは、入力信号７１０ａの反対の極性のエッジに整合（アライメント）する。例えば、第１のＰＬＬの出力信号が、入力信号７１０ａの立上がりエッジと整合すると、第２のＰＬＬの出力信号は、立下がりエッジと整合する。第１及び第２のＰＬＬの出力７１２ａ及び７１４ａは、コンバイナ７１６で合わせられる。コンバイナ７１６は、これら出力を組み合わせ、双方のＰＬＬからの出力信号の特性を有する出力クロックを生成する。
【００３０】
図８ａは、本発明に従ったコンバイナ７１６の一実施形態を示す。フリップフロップ８１０、例えば、ＳＥＴ／ＲＥＳＥＴ（セット／リセット）フリップフロップは、第１及び第２のＰＬＬの出力７１２ａ及び７１４ａをセット入力及びリセット入力でそれぞれ受け取る。第１のＰＬＬからの信号、例えば、ハイ・レベルの信号は、フリップフロップ８１０のセット入力を活性化し、フリップフロップに１つの状態（例えば、Ｑ＝ハイ（高））をとらせる。第２のＰＬＬからの後の信号は、フリップフロップ８１０のリセット入力を活性化させ、フリップフロップに反対の状態（例えば、Ｑ＝ロー（低））をとらせる。即ち、フリップフロップ８１０は、入力信号の各エッジで一度、その状態を変更する（以下で説明するように周波数ゲインを１と仮定する）。フリップフロップは、入力信号の各立上がりエッジに応答して「セット」し、各立下がりエッジに応答して「リセット」する。従って、フリップフロップ８１０は、入力信号７１０ａのエッジの双方のタイミングを再生し、従って、入力信号のパルス幅及びデューティ・サイクルを保つ。
【００３１】
上述の動作は、ＰＬＬが周波数ゲインなしで動作する場合、即ち、出力が入力周波数と等しい場合と関連する。しかし、本発明に従ったタイミング回路は、非乗算動作に限定されるものではない。ＰＬＬは、１よりも大きい周波数ゲインで動作することができる。これらの状況では、フリップフロップ８１０は、入力信号の各エッジ遷移に対してその状態を複数回変更する。乗算された周波数での動作は、図１５〜１８を参照して以下で説明する。
【００３２】
フリップフロップ８１０のような殆どのＳＥＴ／ＲＥＳＥＴ（セット／リセット）フリップフロップは、セット入力とリセット入力の双方が同時にアクティブである時に不定状態を発生する。フリップフロップ８１０は、セット入力とリセット入力とでのパルス幅が、望ましい出力パルス幅よりも長い場合には、この状態を受けやすい。コンバイナ７１６での不定状態を避けるために、フリップフロップ８１０のセット入力及びリセット入力のそれぞれには、直列接続されたワンショット回路が備えられる。図８ａに示されるように、各ワンショット回路は、例えば差動ＮＡＮＤゲートのようなロジック・ゲート８１２と、ロジック・ゲートの反転入力へ結合される遅延エレメント８１４とを含む。図８ｂに示されるように、各ワンショット回路は、任意の長いパルス幅を有するクロック信号を、固定長パルス幅を有するパルス・トレインへと変換する。パルス幅の期間は、遅延エレメント８１４の遅延時間「Δ」と等しい。好適には、遅延時間Δは、例えば５００ピコ秒のように、極端に短くなるように選択されるが、これは、フリップフロップ８１０のホールド時間仕様を満足させるのに丁度十分に長いものである。フリップフロップ８１０は、その入力パルスがオーバーラップするときのみ不定状態をとるので、入力パルス幅を５００ピコ秒に限定することにより、１ギガヘルツまでの動作に対する方法をクリアする。
【００３３】
好適には、ＰＬＬ７１２／７１４は、それらの出力を差動信号として提供し、ＮＡＮＤゲート８１２は差動入力を有する。ＮＡＮＤゲートの１つの入力の反転は、その入力で差動信号をクロスすることにより達成される。遅延エレメント８１４は、好適には、或る長さのインピーダンス制御された差動送信ラインを含み、これは、ワンショット回路が実装される印刷回路ボードのシールドされた層内へ埋め込まれる。または、遅延エレメント８１４は、１または複数のロジック・ゲートで実現することもでき、また、商業的に入手できる遅延線で実現することもできる。誘導されるジッタを最小化するために、当業者に知られた技術を用いて、配慮を行う必要がある。
【００３４】
好適には、タイミング回路７００のディジタル・コンポーネントは、例えば、モトローラ（Ｒ）社で製造された集積回路のＥＣＬｉｎＰＳ−Ｌｉｔｅ（登録商標）系からの、ポジティブ・エミッタ結合ロジック（ＰＥＣＬ）を用いて実現される。
【００３５】
差動回路７１０の代替例としては、フェーズ・シフトした出力信号を生成する任意の回路が、クロック信号の双方のエッジにわたっての独立制御の目的を達成する。別の代替例によると、差動回路７１０が省かれ、ＰＬＬが、逆の極性のエッジに応答するように構成される。
【００３６】
理想的には、第１及び第２のＰＬＬは、それらの入力と出力との間で同じ伝搬遅延を有する。しかし、コンポーネントの特性の通常の変動が原因で、伝搬遅延は正確には一致しない。ＰＬＬ間の結果的なタイミング・スキューは、立上がりエッジと立下がりエッジとの間の関係を歪めるので、出力パルスが、対応する入力パルスよりも広く又は狭くなって現れるようになる。本発明によると、タイミング・スキューは、例えばＨＳＤからの信号のような入力信号の立上がりエッジ及び立下がりエッジのエッジ配置を操作することにより、補償される。Ｃａｔａｌｙｓｔ（登録商標）システムでは、ＨＳＤのタイミングは、ユーザにプログラムされ、システム・ソフトウエアにより制御される。ＰＬＬ間のスキューは測定することができ、ＨＳＤのエッジは個々に調節されて、ＰＬＬの信号が整合される。また、それぞれのＰＬＬが、スキューを補償するために調節可能な可変遅延線を含むこともできる。このスキームの変形例として、一方のＰＬＬが一定のバルク遅延を含み、他方のＰＬＬが可変遅延を含むことができる。可変遅延はオフセットであり、バルク遅延の両側に広がる十分な調節範囲を有する。
フェーズロック・ループ構造
図９は、本発明によるＰＬＬ７１２、７１４のようなＰＬＬのブロック図である。ＰＬＬ７１２／７１４は、例えば、位相検出器９１０、ループ・フィルタ９１２、及び電圧制御発振器９１６などの、ＰＬＬ回路に通常に見られるエレメントを含む。知られているように、位相検出器９１０は、第１及び第２の入力と、出力とを有する。位相検出器の出力は、第１の入力での信号と第２の入力での信号との間の位相差に比例する。また、知られているように、ループ・フィルタ９１２は、ＰＬＬ７１２／７１４のフィードバックを安定させ、ＶＣＯ９１６は、ループ・フィルタからの電圧を、印加される電圧により変化する周波数を有する信号へと変換する。
【００３７】
ＰＬＬ回路で一般に見られるこれらのエレメントに加えて、ＰＬＬ７１２／７１４はまた、それぞれ、第１及び第２の周波数分割器９１８及び９２４を含む。これらはまた、プログラマブル−ゲイン増幅器（ＰＧＡ）９１４と、セレクタ９２０とを含む。第１及び第２の周波数分割器のそれぞれは、ＶＣＯの出力周波数を所定の定数で分割する。ＰＧＡは、ループ・フィルタ９１２の出力をプログラマブル・ゲインにより増幅し、セレクタ９２０は、ＰＬＬの出力及びフィードバック信号を選択的に通過させるか又はブロックする。セレクタ９２０は、ＰＬＬの出力及びフィードバック信号を別個に制御し、従って、ＰＬＬがフィードバックを用いて動作を続けているときに、ＰＬＬが出力パルスをスキップすることを可能にする。
【００３８】
第１の周波数分割器９１８はＰＬＬの順方向経路に配置され、ＶＣＯ周波数を定数「Ｎ」で割る効果を有する。第２の周波数分割器９２４はフィードバック経路に配置され、出力周波数を定数「Ｍ」で割る効果を有する。第１の周波数分割器９１８はフィードバック・ループの順方向経路にあるので、ＰＬＬの閉ループ周波数利得―分割に関するフィードバック・サーボには影響しない。しかし、第２の周波数分割器９２４は閉ループ利得に影響する。ＰＬＬのフィードバックは２つの入力を位相検出器９１０に対して等価する傾向にあるので、出力信号の周波数を係数Ｍだけ上昇させる。つまり、ＰＬＬはＭに等しい全周波数利得を表す。
【００３９】
ＰＬＬ７１２／７１４は１ＭＨｚと１ＧＨｚとの間―ほぼ１オクターブの範囲で動作するよう設計される。しかし、ＶＣＯは１オクターブの範囲（以下に記述するように、２ＧＨｚと４ＧＨｚとの間）において可変である。したがって、ＰＬＬの設計目標を満たすことは、大きな範囲にわたって分割器の値を変えることを含む。
【００４０】
分割器の値Ｍ及びＮを変えると、ＰＬＬの特性が変わる。ＰＬＬ７１２／７１４のループ利得は積Ｍ×Ｎに逆比例する。「ループ利得」とは、ループを巡る全利得を意味し、例えば、位相検出器９１０の第１及び第２の入力間の利得である。公知の方法で、ＰＬＬのループ利得はＰＬＬの設定時間、精度、安定性及び他のＡＣ特性に影響する。補償されないままであると、ＭまたはＮの各変化はＰＬＬ７１２／７１４のループ利得を変化させ、したがって、ＰＬＬのＡＣ特性を変化させる。特に関連するのは、ＭまたはＮの各変化はＰＬＬへの入力信号からジッタを除去するＰＬＬの能力に影響することである。
【００４１】
これが生じるのを回避するために、ＰＧＡ９１４が周波数分割器（分周器）の影響を消し去るようＰＬＬ７１２／７１４によって使用される。ＰＧＡ９１４は、プログラム可能な制御に応答して入力と出力との間で電圧利得を確立することによって動作する。出力周波数の全範囲にわたってループ利得（及びＡＣ特性）を実質的に一定に保つために、ＰＧＡの利得は積Ｍ×Ｎに正比例して変動する。
【００４２】
ＰＧＡ９１４はループ・フィルタ９１２の出力とＶＣＯ９１６の入力との間に配置されることが好ましい。しかし、この配置は決定的なものではない。代わりに、ＰＧＡはＰＬＬ７１２／７１４のアナログ経路の任意の場所に位置することができる。例えば、ＰＧＡはループ・フィルタ９１２の前ではなくて後に置かれ得、または、ループ・フィルタ９１２の中に組み込まれ得る。他の代替案によると、ループ・フィルタ９１２の動特性は、ループ利得の異なる値を達成するよう変動し、個別のＰＧＡは不要である。
【００４３】
ＰＧＡ９１４は商業的に利用可能なコンポーネントまたはその組み合わせから製作することができる。好ましい実施の形態においては、ＰＧＡ９１４はアナログ・デバイス社（マサチュセッツ州、ノーウッド）から入手し得るＡＤ６０４の２つのカスケード・チャンネルからなる。その結果のＰＧＡの全利得は９６ｄＢの範囲にわたって変動する。
【００４４】
好ましくは、タイミング回路７００は、タイミング回路の他の機能の他、ＰＧＡの利得を制御するためにフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ、図示せず）を備える。代わりに、ディスクリート・ディジタル・ロジックを用いることができる。また、ＡＴＥはタイミング回路内のレジスタに書き込むことによりＰＧＡの利得を直接制御することができる。
電圧制御発振器
従来から電圧制御発振器はＰＬＬに含まれるが、本発明に係るＶＣＯ９１６は従来の設計ではない。図１０は本発明に係るＶＣＯ９１６を示す。ＶＣＯ９１６は２ＧＨｚ〜４ＧＨｚの周波数範囲を有する低ジッタの安定な発振器１０１２を備える。発振器１０１２は、マイクロ・ランブダ社（オハイオ州、デイトン）からのモデルＭＬＰＢ−０２０４のような「ＹＩＧ」発振器であることが好ましい。ＹＩＧ発振器は、高Ｑ共振器を生じるよう薄膜プロセスを用いて製作されたイットリウム鉄ガーネット球を有する。共振器は印加された磁界に比例する出力周波数を生成する。磁界は、印加される磁界の粗同調及び微（精細）同調のために個別の電磁コイルを有する球内の永久磁石によって供給される。ＹＩＧ発振器の微同調ポートは４００ｋＨｚに帯域制限され、発振器を広帯域ノイズから保護する。ＹＩＧ発振器は４ＧＨｚ搬送周波数から１００ｋＨｚずれたところで−１３０ｄＢｃ／Ｈｚの極めて低い位相ノイズを達成する。
【００４５】
ＶＣＯ９１６はＹＩＧ発振器の粗調整コイルに結合された粗同調ドライバ１０１６を有する。粗同調ドライバ１０１６はディジタルーアナログ・コンバータ（ＤＡＣ）１０１４から入力を受け取る。ＤＡＣ及び粗同調ドライバはＹＩＧ発振器の近似動作周波数を確立する。この周波数は、ＰＬＬがロックされたときのＹＩＧ発振器の予測出力周波数に対応する。コンデンサを粗同調コイル間に配置して粗同調コイルをスプリアス・ノイズから保護することが好ましい。
【００４６】
また、ＶＣＯはＹＩＧ発振器の微調整コイルに結合された微同調ドライバ１０１０を有する。ＰＬＬ７１２／７１４のフィードバックの動作により、微同調ドライバ１０１０は出力周波数を正確に制御する値をゼロに合わさせる。
【００４７】
磁界は印加された電流に正比例する。したがって、粗同調ドライバ１０１６及び微同調ドライバ１０１０は、電流の形で出力を供給することが好ましい。粗同調ドライバ１０１６及び微同調ドライバ１０１０は電圧制御電流源であることが好ましい。
【００４８】
代わりに、粗同調ドライバ及び微同調ドライバは電圧の形で出力を供給し、ＹＩＧ同調電流を作るためにコイルの寄生抵抗に依存する。しかし、電圧制御技術は温度変化に対する制御コイルの抵抗の変化を補償することができない。コイル抵抗は温度に強く依存し、コイル電流のドリフトはＹＩＧの動作周波数を変化させる。粗同調コイルを流れる電流が充分大きなマージンだけ変化すると、フィードバックは変化をサーボ制御することができず、ＰＬＬはロックから外れる。微同調ドライバに関しては、微同調コイルの電圧制御は極をＰＬＬの伝達関数に追加する。追加された極はＰＬＬの安定化を不必要に複雑化する。
【００４９】
ＤＡＣ１０１４はＰＧＡ９１４と同じ制御源を用いてプログラムされることが好ましい。例えば、ＦＰＧＡはＤＡＣ１０１４及びＰＧＡ９１４を制御する。
位相検出器／ループ・フィルタ
図１１ａ及び図１１ｂは、本発明による位相検出器９１０及びループ・フィルタ９１２に関して略図で例示する。位相検出器９１０は、電圧制御型電流源（ＶＣＣＳ）に連結するディジタル位相検出器１１１０を含む。ＶＣＣＳは、トランジスタ１１１２、１１１４、１１１６、１１１８、及びそれに伴う、バイアス抵抗、コンデンサ、及びダイオードを含む。ディジタル位相検出器１１１０は、基準入力「Ｒ」でのクロック信号と可変入力「Ｖ」でのクロック信号との間の位相差に応答して、ＵＰ（アップ）及びＤＯＷＮ（ダウン）出力パルス、そしてそれらの補数を生成する。ＶＣＣＳは、ディジタル出力信号を受信し、そしてアナログ電流を生成する。ＶＣＣＳは、ディジタル位相検出器１１１０からのＵＰ及びＤＯＷＮパルスに応答して、ループ・フィルタ９１２の仮想グラウンドへの電流供給源である。
【００５０】
好ましくは、速い応答時間をプロモートするために、電流の流れは、ＶＣＣＳの出力トランジスタ１１１２、１１１４、１１１６、１１１８において、連続的に維持される。しかし、電流の大きさは、ディジタル位相検出器１１１０の出力に応答して変化する。ディジタル位相検出器１１１０は、好ましくはモトローラ社からのＰＥＣＬ装置（例えば、モデルＭＣＫ  １２１４０）である。
【００５１】
好ましくは、ディジタル位相検出器１１１０のＰＥＣＬ出力及びループ・フィルタ９１２のグラウンド基準のアナログ電子回路の双方と互換性を持つために、電圧Ｖ１は＋５Ｖであり、Ｖ２は＋３Ｖであり、そして、Ｖ３は−５Ｖである。しかし、本発明の範囲内で、当業者によって公知であるように、ロジック系統及び供給電圧は変化可能である。
【００５２】
ＶＣＣＳは、ＰＬＬの出力でジッタを減らす。第１に、差動回路は、ＰＥＣＬ供給からのノイズを減衰する。ＰＥＣＬ供給のノイズがＶＣＣＳの両方の回路分岐に等しく現れるので、ノイズは共通モードである。したがって、ＰＥＣＬ供給ノイズの効果は、ＶＣＣＳの出力で相殺する。第２に、差動回路は位相検出器利得を増加させ、それは全体的なＰＬＬジッタを減少させる。ＰＬＬは、その出力周波数範囲を達成するために、順方向の利得の特定の値（位相検出器９１０、ＰＧＡ９１４、ＶＣＯ９１６、及び分周器９１８の利得の積）を必要とする。ＰＧＡ９１４が位相検出器９１０より多くのノイズを生成するということを認識した。位相検出器９１０の利得を増加することによって、ＰＧＡの利得、したがって、ノイズ貢献）が減少でき、ＰＬＬの全体的なジッタを減らす。
【００５３】
図１１ｂに示すように、ループ・フィルタ９１２は積分器として配置される。ループ・フィルタは、増幅器１１５０、例えばオペアンプ、帰還コンデンサ１１５４、そして帰還抵抗１１５２を含む。帰還コンデンサ１１５４は、ＰＬＬのループ利得のＤＣにおいてポール（極）を決めるために、位相検出器９１０と協力して動作する。帰還抵抗１１５２は、積分器の閉ループ応答にゼロ（零）を加え、そしてＰＬＬの全体的なフィードバックを安定させるのを助ける。
【００５４】
ループ・フィルタ９１２のポール及びゼロは、全体としてＰＬＬの周波数応答を決定する際のドミナント効果を有し、したがって、ジッタ伝達関数にドミナント効果を及ぼす。ループ・フィルタ９１２のポール及びゼロを調整することによって、ＰＬＬのジッタ伝達関数は、異なる周波数のジッタを選択的にフィルタ処理するために仕立てられることが可能である。
分周回路及びセレクタ
図１２ａ及び図１２ｂは、本発明による第１の分周器９１８及びセレクタ９２０を示す。図１２ａに示すように、第１の分周器９１８は、４の固定ファクターによって、ＹＩＧの出力周波数を分割するプリスケーラ１２１０を含む。プリスケーラ１２１０は、ＹＩＧ発振器の２−４ＧＨｚの周波数レンジを取り扱うために、シリコンよりむしろ、砒化ガリウムから作られるのが好ましい。プリスケーラ１２１０の出力は、固定の２除算計数器１２１２に結合され、そして、プログラマブルなＰ除算計数器１２１４に結合される。
【００５５】
図１２ｂに示すように、セレクタ９２０は、第１及び第２のセレクタ装置１２５０及び１２５２を含む。プリスケーラ１２１０、そして２つの計数器１２１２及び１２１４の出力は、第１のセレクタ装置１２５０に接続し、そこにおいて、それらは、制御信号９２２ｂの操作によって、ＰＬＬの出力に選択可能に通過される。計数器１２１２及び１２１４の出力も、第２のセレクタ手段１２５２に接続し、そこにおいて、それらは、制御信号９２２ａの操作によって、ＰＬＬの位相検出器９１０へ選択可能に戻される。
【００５６】
第１及び第２のセレクタ１２５０及び１２５２の間で、出力及び帰還信号を分配することによって、本発明のＰＬＬに従って、異なる信号が出力されて、そして帰還されることが可能である。例えば、ＰＬＬは、それがそのフィードバックにＰ除算計数器１２１４の出力を直接供給するのと同時に、その出力に直接プリスケーラ１２１０の出力を直接供給できる。このように、ＰＬＬは、フィードバックが追跡することができるより高い周波数を有する信号を出力できる。しばしば、パルスをスキップするかまたはクロック信号をオフにすることが望ましく、その一方でＰＬＬを作動し続けることが望ましい。セレクタ１２５０は、固定されたハイ状態「１」か固定されたロー状態「０」のいずれかを選ぶことによって、この能力を提供し、その一方で、ＰＬＬは入力信号にロックし続ける。
ロック検出器
図１３は、本発明に関連して使用される単純な、そして効率的な位相ロック検出回路を示す。ディジタル位相検出器１１１０からのＵＰ及びＤＯＷＮ信号は、差動アンプ１３１０の反転入力及び非反転入力に結合する。差動アンプ１３１０は、ＵＰ信号に応答して正電圧を生成し、またＤＯＷＮ信号に応答して負電圧を生成する。差動アンプは、好ましくは、差動アンプの正及び負の経過を平均するために、ローパスフィルタを含む。あるいは、別々のローパスフィルタを提供できる。
【００５７】
差動アンプ１３１０の出力は絶対値回路１３１２に結合し、この回路は、回路入力の絶対値をとることに類似している方法で、正および負の両方の入力に対して正の信号を生成する。絶対値回路１３１２の出力は、コンパレータ１３１４の入力に接続する。基準信号Ｖｔは、コンパレータの他の入力に接続する。デジッタル位相検出器１１１０からのＵＰパルスの数がＤＯＷＮパルスの数に等しいとき、ＰＬＬがロックする。ロックされた状態に応答して、絶対値回路１３１２の出力は、ゼロに接近して、そして基準電圧を交差する。それから、コンパレータ１３１４は、その出力状態を変える。好ましくは、コンパレータ１３１４は入力ヒステリシスを有し、それは、一旦それがロックされるかまたはロックされないと、その状態を変えるために、期待される雑音レベルより大きいその入力での移動を必要とする。
ＰＬＬ伝達関数の調整
我々の測定は、相関関係にないジッタがテスト・システムのノイズ・フロア(noise floor)をもたらし、これが周波数に対して比較的一定のままであることを示した。ＰＬＬ自体（主にVCO）により誘発されるジッタは、低周波でこのノイズ・フロアを上回っており、周波数が増加するとともに指数的に減少する。また、発明者の測定は、相関関係にある大部分のジッタがＨＳＤ周波数の２ないし３[kHz]の範囲内にあることも示した。発明者は、ＰＬＬのバンド幅をＰＬＬにより誘発されたジッタの周波数と相関関係にない周波数とがクロスオーバーする周波数に設定することによって、ジッタの悪影響を最小にできることを確認した。上述した特定のハードウェア装置において、この最適の設定は、約５[kHz]である。ＰＬＬのバンド幅をこの最適の値にセットすることにより、ＰＬＬは、相関関係にあるジッタのライオンズ・シェア(lion’s share)を通過させ、ＶＣＯノイズのライオンズ・シェアをフィルターにかける。また、ＰＬＬは、この最適の値を超える相関関係のないジッタもフィルターにかける。
【００５８】
上述の通り、ＰＧＡ９１４の利得を変化させることによって、分周器９２４及び９１４のＭ値及びＮ値に関係なく、ループ・バンド幅を、その最適の値で維持することができる。このように、ＰＬＬは、動作条件の全範囲内でジッタを最低値に保っている。
タイミング回路の動作
図１４−１６は、３つの異なる周波数利得を持つタイミング回路７００の動作を例示する。図１４に示すように、タイミング回路７００は、１の周波数利得を有して、周期「Ｐ」及びパルス幅「Ｔｗ」を有する入力信号１４１０を受信する。第１のＰＬＬ７１２は、入力信号１４１０の上昇する端（立上がりエッジ）に応答して、第１のクロック信号を生成する。そして、第２のＰＬＬ７１４は入力信号１４１０の降下する端（立下がりエッジ）に応答して、第２のクロック信号を生成する。コンバイナ７１６の中のワンショット回路は、第１及び第２のクロック信号を第１及び第２のパルス列、それぞれ１４１２、そして１４１４に変換する。セット／リセット・フリップフロップ８１０は、第１のパルス列１４１２に応答して連続的に「セット」し、第２のパルス列１４１４に応答して連続して「リセット」する。セット／リセット・フリップフロップ８１０からの出力信号の結果として生じる出力クロック１４１６は、入力信号１４１０の立上がりエッジに応答する立上がりエッジと入力信号１４１０の立下がりエッジに応答する立下がりエッジとを有する。出力クロック１４１６の周期及びパルス幅は、入力信号１４１０の周期及びパルス幅と同じである。したがって、タイミング回路７００は入力クロック１４１０を再生成する一方、デューティ・サイクル及びパルス幅を保存する。
【００５９】
図１５は、２の周波数利得を有するタイミング回路７００の動作である。ＰＬＬ７１２及び７１４は、入力クロック１５１０の周波数の２倍の周波数を持つクロックを生成し、ワンショット回路は、そのクロックをパルス列１５１２及び１５１４に変換する。前述の通り、セット／リセット・フリップフロップ８１０は、パルス列からの出力クロック１５１６を生成する。出力クロック１５１６の周波数は、入力周波数の２倍であるが、入力クロックのパルス幅は保存される。
【００６０】
最後の例を、図１６に示す。ここでは、タイミング回路は、８の周波数利得により操作される。前述の通り、ＰＬＬ７１２及び７１４のそれぞれ、出力信号を生成し、この時間のそれぞれは、入力信号１６１０の８倍の周波数を有しており、ワンショット回路は、これらのクロックをパルス列１６１２及び１６１４に変換する。出力クロック１６１６は、入力クロック１６１０の８倍の周波数を有する。
【００６１】
図１６は、タイミング回路を用いて比較的長い入力パルスから比較的短い出力パルスを生成する方法を示している。このように、タイミング回路を、周波数倍増（逓倍）と同様にパルス幅分割のために用いることができる。パルス幅分割は、ユーザーが提供可能なＨＳＤよりも短いパルス幅を有する出力クロックを生成することを望むときに、特に好ましい。
【００６２】
タイミング回路は、周波数倍増Ｍがタイミング回路の出力信号の周期を入力パルス幅より短くさせるいかなる時も、入力信号のパルス幅を分割する。図１４〜１６の波形から分かるように、出力パルス幅は、常に、入力パルス幅を出力周期で割った余りに等しい。出力パルス幅は、以下のように数学的に表すことができる。
【００６３】
【数１】
ＴｗOut＝ＴｗInＭＯＤＵＬＯ ＰOut        (１)
ここで、ＰOut＝ＰIn／Ｍ
又は
【００６４】
【数２】
ＴwOut＝ＴｗInＭＯＤＵＬＯ（ＰIn／Ｍ）    (２)
パルス幅分割とパルス・スキッピング（上述の「分周回路とセレクタ」を参照）と組み合わせることによって、タイミング回路は、その出力信号のパルス幅及び周波数のそれぞれを独立して制御できる。
【００６５】
タイミング回路は、Ｍ個の異なる入力信号からいかなる所望の出力信号も生成できる。図１７に示すように、タイミング回路は、出力信号１７１０を、入力信号１７２０、１７３０又は１７４０のいずれからでも、生成できる。これらの入力信号の全ては、出力信号の１／３の周波数を有するが、それらのデューティ・サイクルは、それぞれ１／６、１／２、そして５／６に等しい。同じ出力信号を生じさせる異なる入力信号は、以下の関係式により表すことができる。
【００６６】
【数３】
ＤｕｔｙIn＝１／M*（ｊ＋ＤｕｔｙOut）    (３)
又は、
【００６７】
【数４】
ＴｗIn＝ｊ*ＰOut＋ＴｗOut              (４)
ここで、ｊは、０から（Ｍ−１）までの全ての整数である。
ＨＳＤをその上限の周波数に近付けて操作するときに、ユーザーは、上に指す範囲内の中央の方へ、「ｊ」の値を選ぶことによって、ＨＳＤに要求される高周波数を最小にするという柔軟性を有する。
ＵＵＴｗ/タイミング回路をテストする方法
図18は、タイミング回路700を使用しているＵＵＴ１８１４をテストするためのセットアップである。ＡＴＥシステム１８１０は、マスタークロック１８１８を含む。マスタークロックは、アナログ・ソース１８１６、ディジタル入出力１８２０、タイミングジェネレータ１８２４に共通のタイミング基準を生成する。これらの構成要素の全てがＡＴＥマスタークロック１８１８を基準にしているので、これらの構成要素はすべてコヒーレントである。
【００６８】
ＵＵＴ１８１４の典型的テストの間、ユーザーはアナログ・ソース１８１６がテスト波形を生成するようにプログラムする。テスト波形は、マスタークロック１８１８からクロックパルスに応答して決められる離散的なレベルの連続を含む。ユーザー入力に応答して、タイミングジェネレータ１８２４はマスタークロック１８１８から所望の周波数そしてパルス幅を読み出す。ＨＳＤ１８２６は所望のクロック信号を出力し、タイミング回路７００は所望の出力クロックを生成する。
【００６９】
ＵＵＴ１８１４が作動されると、それはタイミング回路７００からの出力クロックに応答してディジタル出力信号の連続を生成する。ユーザー制御により、ディジタル入出力１８２０はＵＵＴからのディジタル出力信号を読み出して、その信号を処理のためにＡＴＥにレポートする。
【００７０】
好ましくは、ＡＴＥ１８１０はＨＳＤ１８２６を構成するためのソフトウェア・ドライバ（図示せず）及び所望の出力クロックを生成するためのタイミング回路７００を含んでいる。ユーザーは、好ましくは所望の出力クロックの周波数及びパルス幅を特定する。ソフトウェア・ドライバは、上述した方程式（１）に従って、ＨＳＤの最適のパルス幅及び周波数を設定する。ドライバも、分周器、ＰＧＡ利得を設定し、ＶＣＯ９１６の値の粗調整により、タイミング回路７００をプログラムする。
【００７１】
ＡＴＥシステム１８１０のコヒ―レント構成は、正確で効果的なテストを促進する。全ての構成要素がマスタークロックの制御の下で動作する場合、マスタークロック１８１８のジッタの大部分は全ての構成要素に共通である。この共通のつまり相関しているジッタは、タイミング回路７００を通過し、単に小さな測定誤差のみに寄与する。さらに、大部分の相関されないジッタは、タイミング回路７００によりフィルターされる。このように、相関されないジッタは、同じように小さいエラーに寄与する。
【００７２】
タイミング回路７００によって促進される構成はコヒーレントなので、サンプル信号のパワースペクトルにおける「スカート」を減少させ、よって精度を高める。
【００７３】
コヒ―レントな構成は、さらに入力データのウィンドーイングの必要性を除去する。ＡＴＥはＵＵＴ及びディジタル入出力のサンプリングと同様にアナログ信号の生成を制御するので、ＡＴＥはＤＳＰを実行する前にウィンドウと任意に入力信号をバウンドさせる必要はない。ＡＴＥが多くのノイズを処理するために呼び出されないので、ＡＴＥ上の計算における負担は減少される。
【００７４】
タイミング回路７００は、現在のＡＴＥシステムでスムーズに統合する。大部分のＡＴＥシステムは、ＡＴＥ全体にわたって活動をコーディネートするマスタークロックを有する。タイミング回路７００はシステムの特性をＡＴＥにほんの小さな変化を与えることで改善するためにシステムに加え得る。タイミング回路７００はこれらのＡＴＥシステムの正確さを、相関されたジッタを透過させ、ディジタル・チャネルから相関されないジッタをフィルタすることにより改善する。
【００７５】
図１８の動作例では、ＵＵＴはＡ／Ｄ変換器である。しかし、上記したテスト原理は他の混合信号装置（例えばＤ／Ａコンバータ、モデム、ディスクドライブ・コントローラ、トランシーバ・リンク、ディジタル無線、そして高速補間回路）に適用されるものと理解すべきである。
【００７６】
一つの実施例について、多数の代替的な実施例または変形がなされ得る。例えば、相関されないジッタを拒絶するためのＰＬＬの適合化は、約５ｋＨｚでのＰＬＬのローパスフィルターを含んでいる。これは、単なる例示である。フィルタ装置は相関されないジッタはそれが現われる時は常に修正可能である。例えば、ループフィルタの周波数応答は、異なる帯域幅を提供するために変化可能である。代替的にＰＬＬはジッタの特定の周波数帯を目標とするために、必要に応じて帯域通過、帯域阻止または高域フィルタまたはその組み合わせを使用し得る。
【００７７】
上記したタイミング回路への入力は、ＨＳＤである。しかし、タイミング回路は、テストシステムの範囲内の他の信号源とともに、または外部信号源とともに使用し得る。異なるアプリケーションにおいては、ＰＬＬのバンド幅は、使用される信号源のジッタ特性が適合するように調整され得る。
【００７８】
したがって、本発明は請求の範囲の趣旨及び範囲のみにより制限されるものである。
【図面の簡単な説明】
【図１】  図1は、従来技術に従った混合信号テストのセットアップのブロック図である。
【図２】  図２Ａ及び図２Ｂは、ノイズの無い（図２Ａ）、そしてノイズの有る（図２Ｂ）信号の電力スペクトルを例示するグラフである;
【図３】  図３は、ゼロジッタ・クロックを有する純粋なトーンの離散的サンプリングを示すグラフである。
【図４】  図４は、ジッタを有するクロックを有する図３の純粋なトーンの離散的サンプリングを示すグラフである。
【図５】  図５は、図３のサンプリングされたトーンに対するジッタの影響を示すグラフである。
【図６】  図６Ａ及び図６Ｂは、サンプリングされた純粋なトーンの電力スペクトルに対するクロック・コヒーレンスの効果を示す。クロックは、図６Ｂにおいてはコヒーレントであり、図６Ａにおいては非コヒーレントである。
【図７】  図７は、本発明に従って構成されたタイミング回路のブロック図である。
【図８】  図８Ａは図７のコンバイナの概略図であり、図８Ｂは図８Ａのコンバイナのタイミング図である。
【図９】  図９は、図７のＰＬＬのブロック図である。
【図１０】  図１０は、図９の発振器のブロック図である。
【図１１】  図１１Ａは図９の位相検出器の概略図であり、図１１Ｂは図９のフィルター回路の概略図である。
【図１２】  図１２Ａは第1の分周器のブロック図であり、図１２Ｂは図９のセレクタのブロック図である。
【図１３】  図１３は、図７のタイミング回路と連動して使用されるロック検出器のブロック図である。
【図１４】  図１４は、図７のタイミング回路により実行される入力クロック信号の再生を示すタイミング図であり、そこにおいて、再生されたクロックは、入力クロックのデューティ・サイクルを保持する。
【図１５】  図１５は、図７のタイミング回路により実行されるクロック信号の周波数逓倍を示すタイミング図であり、そこにおいて、逓倍されたクロックのパルス幅は、入力クロックのパルス幅により制御される。
【図１６】  図１６は、図７のタイミング回路により実行されるクロック信号の周波数逓倍を示すタイミング図であり、そこにおいて、逓倍されたクロックのパルス幅は、入力クロックのパルス幅により制御される。
【図１７】  図１７は、図７のタイミング回路が、周波数逓倍でもって動作されるとき、同一の出力クロックを異なる入力クロックから発生することが可能である仕方を示すタイミング図である。
【図１８】  図１８は、図７のタイミング回路を使用して混合信号装置を試験するためのＡＴＥセットアップのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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