(57)【特許請求の範囲】
【請求項１】
外部回路からの信号を伝達し、前記信号が非活性状態となる際には中間電位をとる、少なくとも一の信号線に接続するインターフェース回路であって、
前記信号線の電位を、前記中間電位とは異なる電位の閾値電位と比較する比較部と、
前記比較部において前記信号線の電位が前記閾値電位を下回ったことを検出した場合に、伝搬制御信号を活性状態に保持し、外部から入力される伝搬制御解除信号に応じて前記伝搬制御信号を非活性状態に保持する伝搬制御信号発生部と、
前記外部回路からの信号の伝搬を前記伝搬制御信号に基づいて制御する伝搬部と、を備えることを特徴とするインターフェース回路。
【請求項２】
請求項１に記載のインターフェース回路であって、
前記伝搬制御信号発生部は、
前記比較部において前記信号線の電位の前記閾値電位を越える遷移が検出される場合に前記伝搬制御信号がセットされ、前記伝搬制御解除信号に応じて前記伝搬制御信号がリセットされるフリップフロップを含むことを特徴とするインターフェース回路。
【請求項３】
請求項１に記載のインターフェース回路であって、
前記信号線は、ＤＤＲ  ＳＤＲＡＭからのＤＱＳ信号を伝達し、
前記比較部は、
前記ＤＱＳ信号を、前記中間電位よりも低電位である低電位側閾値電位と比較することを特徴とするインターフェース回路。
【請求項４】
請求項１に記載のインターフェース回路であって、
前記信号線は、
ＤＤＲ  ＳＤＲＡＭにおけるＤＱＳ信号を伝達する第１信号線と、
前記ＤＱＳ信号に対して相補なレベルのＸＤＱＳ信号を伝達する第２信号線とを含み、
前記比較部は、
前記ＤＱＳ信号を、前記中間電位よりも低電位である低電位側閾値電位と比較する第１比較器と、
前記ＸＤＱＳ信号を、前記中間電位よりも高電位である高電位側閾値電位と比較する第２比較器と、
前記ＤＱＳ信号の電位が前記低電位側閾値電位よりも低電位であり、かつ、
前記ＸＤＱＳ信号の電位が前記高電位側閾値電位よりも高電位であることを判別する判別部と、を含むことを特徴とするインターフェース回路。
【請求項５】
請求項４に記載のインターフェース回路であって、
前記判別部は、外部から入力される判別制御信号に応じて動作することを特徴とするインターフェース回路。
【請求項６】
請求項１に記載のインターフェース回路であって、
前記伝搬制御解除信号は、前記外部回路からの信号の電位の遷移回数を計数した結果に基づいて生成されることを特徴とするインターフェース回路。
【請求項７】
外部回路からの信号を伝達し、前記信号が非活性状態となる際には中間電位をとる、少なくとも一の信号線に接続するインターフェース回路の制御方法であって、
前記信号線の電位を検知するステップと、
前記信号線の電位を、前記中間電位とは異なる電位の閾値電位と比較するステップと、  前記比較のステップにおいて前記信号線の電位が前記閾値電位を下回ったことを検出した場合に、伝搬制御信号を活性状態に保持し、外部から入力される伝搬制御解除信号に応じて前記伝搬制御信号を非活性状態に保持するステップと、
前記外部回路からの信号の伝搬を前記伝搬制御信号に基づいて制御するステップと、を備えることを特徴とするインターフェース回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は外部回路から伝達される信号が非活性状態となる際には中間電位をとる信号線に接続するインターフェース回路の技術に関し、特にＤＤＲ  ＳＤＲＡＭからのストローブ信号を伝達する信号線に接続するインターフェース回路に関する。
【背景技術】
【０００２】
ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のリード動作では、データストローブ信号ＤＱＳのエッジに同期して、ＤＤＲ  ＳＤＲＡＭからメモリバス上にデータが出力される。このとき、データストローブ信号ＤＱＳが非活性状態である場合には、出力側端子はハイインピーダンス状態となる。データストローブ信号ＤＱＳが伝達される信号線には、終端抵抗が接続され、出力側端子がハイインピーダンス状態となる場合には、信号線の電位は、データストローブ信号ＤＱＳの状態遷移の速度の面で、終端抵抗の按分に基づく中間電位をとるようにされている。
【０００３】
一方、データストローブ信号ＤＱＳのエッジに同期してメモリバス上に出力されたデータを取り込むデバイスでは、中間電位以外の状態、すなわち、論理ハイレベルまたは論理ローレベルの活性状態にあるデータストローブ信号ＤＱＳを用いてデータを取り込む必要がある。中間電位にある信号線は、終端抵抗のみでその電位が保たれており、コモンノイズなどが混入して、信号レベルが不安定となり易い。このような状態にあるデータストローブ信号ＤＱＳをデータ取り込みのクロックに用いると誤取り込みのおそれが生じるためである。
この問題を回避するためには、データストローブ信号ＤＱＳを伝達する信号線が中間電位にあることを検知し、その検知結果に応じて、信号線からの信号の伝搬を遮断すればよい。
【０００４】
なお、データストローブ信号ＤＱＳを伝達する信号線の状態、すなわち、中間電位にあるか否かを検知するために、特許文献１に開示される半導体集積回路の技術を適用することが考えられる。
図９は特許文献１に開示される半導体集積装置における入力バッファ部１５２を示す回路図である。
入力バッファ部１５２は、外部から入力され、互いに相補なレベルの信号を伝達する信号線ａ，ｂの電位と、基準電圧Ｖｒｅｆとを比較することで、信号線ａ，ｂを駆動する出力端子がハイインピーダンス状態であるか否かを検知することができる。
この半導体集積装置では、入力バッファ部１５２において出力端子がハイインピーダンス状態であることが検知され、その検知結果に応じて信号線ａ，ｂを介して伝達される信号の伝搬が遮断される。これにより、信号線ａ，ｂを介して伝達される信号を取込クロックとする後段の回路の誤動作を防止することができる。
【特許文献１】特開平９−２１３８８４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
データストローブ信号ＤＱＳの状態の検知に、特許文献１の技術を適用する場合には、データストローブ信号ＤＱＳと、データストローブ信号ＤＱＳに対して相補なレベルの信号であるデータストローブ信号ＸＤＱＳとを信号線ａ，ｂに入力すればよい。
しかしながら、特許文献１の技術では、信号線ａ，ｂが中間電位に遷移した際に、基準電圧Ｖｒｅｆが中間電位以下の場合において、センスアンプ１１４およびセンスアンプ１１５の出力が不定またはハイレベルとなるため、ローレベル以外の電位が出力されることとなる。このため、正しく信号線ａ，ｂの状態を検知することができず、後段へ中間電位の影響が及ぶため問題である。
【０００６】
本発明は前記背景技術の課題に鑑みてなされたものであって、信号線の電位が中間電位にあることを検知するインターフェース回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
その解決手段は、外部回路からの信号を伝達し、信号が非活性状態となる際には中間電位をとる、少なくとも一の信号線に接続するインターフェース回路であって、信号線の電位を、中間電位とは異なる電位の閾値電位と比較する比較部と、比較部において信号線の電位が閾値電位を下回ったことを検出した場合に、伝搬制御信号を活性状態に保持し、外部から入力される伝搬制御解除信号に応じて伝搬制御信号を非活性状態に保持する伝搬制御信号発生部と、外部回路からの信号の伝搬を伝搬制御信号に基づいて制御する伝搬部と、を備えることを特徴とするインターフェース回路である。
【０００８】
また、他の解決手段は、外部回路からの信号を伝達し、信号が非活性状態となる際には中間電位をとる、少なくとも一の信号線に接続するインターフェース回路の制御方法であって、信号線の電位を検知するステップと、信号線の電位を、中間電位とは異なる電位の閾値電位と比較するステップと、比較のステップにおいて信号線の電位が閾値電位を下回ったことを検出した場合に、伝搬制御信号を活性状態に保持し、外部から入力される伝搬制御解除信号に応じて伝搬制御信号を非活性状態に保持するステップと、外部回路からの信号の伝搬を伝搬制御信号に基づいて制御するステップと、を備えることを特徴とするインターフェース回路の制御方法である。
【０００９】
本発明のインターフェース回路において、比較部は、非活性状態となる際には中間電位をとる信号線の電位を、中間電位とは異なる電位の閾値電位と比較する。比較の結果に基づき、信号線の電位が閾値電位を下回ったことを検出した場合に伝搬制御信号を活性状態に保持する。外部回路からの信号の伝搬を伝搬制御信号に基づいて制御することができる。
【発明の効果】
【００１０】
本発明を適用することにより、信号線の電位が中間電位にあることを確実に検知するインターフェース回路を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施にかかる半導体記憶装置について具体化した実施形態を図１〜図８を参照しつつ詳細に説明する。
【００１２】
(第１実施形態)
図１は、第１実施形態にかかるインターフェース回路１の構成を示す回路図である。
ＤＤＲ  ＳＤＲＡＭは、リード動作の際には、ＤＤＲ  ＳＤＲＡＭの出力端子からハイレベル電位ＶＨまたはローレベル電位ＶＬの電位をとるストローブ信号ＤＱＳが出力され、リード動作以外の際には、出力端子はハイインピーダンス状態とされる。ストローブ信号ＤＱＳが伝達する信号線には、終端抵抗が接続され、出力端子がハイインピーダンス状態の際には、ストローブ信号ＤＱＳの電位は、終端抵抗の按分に基づく中間電位ＶＭにされる。インターフェース回路１は、ＤＤＲ  ＳＤＲＡＭからのストローブ信号ＤＱＳを入力し、ストローブ信号ＤＱＳが中間電位ＶＭもしくはローレベルの際には、ローレベルを出力し、ストローブ信号ＤＱＳがハイレベルの際には、ハイレベルを出力する回路である。ここで発生された内部ストローブ信号ＩＤＱＳは、ＤＤＲ  ＳＤＲＡＭからのデータの取込クロックに供されることとなる。
【００１３】
インターフェース回路１は、比較器１０を備えている。比較器１０では、非反転端子（＋）にストローブ信号ＤＱＳが、反転端子（−）に高電位側閾値電位ＶＲＥＦＨが接続されている。高電位側閾値電位ＶＲＥＦＨは、中間電位ＶＭよりも高電位の電位に設定されている。
【００１４】
ここで、高電位側閾値電位ＶＲＥＦＨを生成する閾値電位生成回路は、例えば、抵抗分圧回路で構成することができる。このとき、ストローブ信号ＤＱＳを伝達する信号線に接続される終端抵抗の按分比よりも、按分電位が高電位となるように抵抗の按分比を設定することにより、確実に中間電位ＶＭよりも高電位の高電位側閾値電位ＶＲＥＦＨを得ることができる。この閾値電位生成回路は、抵抗分圧回路以外に容量分圧回路であってもよい。
【００１５】
また、高電位側閾値電位ＶＲＥＦＨは、ハイレベル電位ＶＨと中間電位ＶＭとの中間電位であるとよい。ハイレベル電位ＶＨと高電位側閾値電位ＶＲＥＦＨとのマージン、および、中間電位ＶＭと高電位側閾値電位ＶＲＥＦＨとのマージンが同一になり、ストローブ信号ＤＱＳが、高電位側閾値電位ＶＲＥＦＨよりもハイレベル電位ＶＨ側であるか、中間電位ＶＭ側であるかを精度よく判定できるためである。
【００１６】
次いで、第１実施形態にかかるインターフェース回路１の動作について説明する。図２は、第１実施形態にかかるインターフェース回路１の動作を示すタイミングチャートである。
比較器１０では、ストローブ信号ＤＱＳが中間電位ＶＭおよびローレベル電位ＶＬの電位である場合には、高電位側閾値電位ＶＲＥＦＨよりも低電位であるため、内部ストローブ信号ＩＤＱＳにローレベルが出力される。
（１）において、ストローブ信号ＤＱＳが高電位側閾値電位ＶＲＥＦＨよりも高電位側に遷移すると、内部ストローブ信号ＩＤＱＳはハイレベルに遷移する。また、（２）において、ストローブ信号ＤＱＳが高電位側閾値電位ＶＲＥＦＨよりも低電位側に遷移すると、内部ストローブ信号ＩＤＱＳはローレベルに遷移する。
【００１７】
第１実施形態にかかるインターフェース回路１では、比較器１０は、非活性状態となる際には中間電位ＶＭをとるストローブ信号ＤＱＳの電位を、中間電位ＶＭとは異なる電位の高電位側閾値電位ＶＲＥＦＨと比較する。比較の結果に基づき、ストローブ信号ＤＱＳの電位が高電位側閾値電位ＶＲＥＦＨを越えることを判別して、ストローブ信号ＤＱＳが中間電位ＶＭにあるか否かを確実に検知することができる。
【００１８】
また、インターフェース回路１では、高電位側閾値電位ＶＲＥＦＨは、中間電位ＶＭよりも高電位に設定されている。これにより、ストローブ信号ＤＱＳがハイレベル電位ＶＨをとる場合には、内部ストローブ信号ＩＤＱＳにはハイレベルが出力される。すなわち、活性状態におけるストローブ信号ＤＱＳの論理ハイレベルが伝播されるため、他の回路を要することなく内部ストローブ信号ＩＤＱＳを生成することができ、回路構成を簡易にすることができる。
【００１９】
(第２実施形態)
次いで、第２実施形態にかかるインターフェース回路２について説明する。図３は、第２実施形態にかかるインターフェース回路２の構成を示す回路図である。インターフェース回路２は、第１実施形態にかかるインターフェース回路１と同様に、ストローブ信号ＤＱＳを入力とし、ストローブ信号ＤＱＳが中間電位ＶＭもしくはローレベルの際には、内部ストローブ信号ＩＤＱＳにローレベルを出力し、ストローブ信号ＤＱＳがハイレベルの際には、内部ストローブ信号ＩＤＱＳにハイレベルを出力する回路である。
【００２０】
インターフェース回路２は、第１比較器２０と、第２比較器２１と、３入力アンドゲート２２とを備えている。第１比較器２０では、非反転端子（＋）にストローブ信号ＤＱＳが、反転端子（−）に高電位側閾値電位ＶＲＥＦＨが接続されている。第２比較器２１では、反転端子（−）にストローブ信号ＤＱＳとは相補なレベルの信号である反転ストローブ信号ＸＤＱＳが、非反転端子（＋）に低電位側閾値電位ＶＲＥＦＬが接続されている。３入力アンドゲート２２では、第１の入力端子に外部から入力される判別制御信号ＯＤＴが、第２の入力端子に第１比較器２０の出力が、第３の入力端子に第２比較器２１の出力がそれぞれ接続されている。
【００２１】
ここで、低電位側閾値電位ＶＲＥＦＬは、中間電位ＶＭよりも低電位の電位に設定されている。高電位側閾値電位ＶＲＥＦＨを生成する閾値電位生成回路は、例えば、抵抗分圧回路で構成することができる。このとき、ストローブ信号ＤＱＳを伝達する信号線に接続される終端抵抗の按分比よりも、按分電位が低電位となるように抵抗の按分比を設定することにより、確実に中間電位ＶＭよりも低電位の低電位側閾値電位ＶＲＥＦＬを得ることができる。また、閾値電位生成回路は、抵抗分圧回路以外に容量分圧回路であってもよい。
【００２２】
また、低電位側閾値電位ＶＲＥＦＬは、ローレベル電位ＶＬと中間電位ＶＭとの中間電位であるとよい。ローレベル電位ＶＬと低電位側閾値電位ＶＲＥＦＬとのマージン、および、中間電位ＶＭと低電位側閾値電位ＶＲＥＦＬとのマージンが同一になり、ストローブ信号ＤＱＳが、低電位側閾値電位ＶＲＥＦＬよりもローレベル電位ＶＬ側であるか、中間電位ＶＭ側であるかを精度よく判定できるためである。
【００２３】
次いで、第２実施形態にかかるインターフェース回路２の動作について説明する。図４は、第２実施形態にかかるインターフェース回路２の動作を示すタイミングチャートである。
第１比較器２０では、ストローブ信号ＤＱＳが高電位側閾値電位ＶＲＥＦＨと比較され、ストローブ信号ＤＱＳが高電位側閾値電位ＶＲＥＦＨよりも高電位の場合に出力Ａにハイレベルが出力される。第２比較器２１では、反転ストローブ信号ＸＤＱＳが低電位側閾値電位ＶＲＥＦＬと比較され、反転ストローブ信号ＸＤＱＳが低電位側閾値電位ＶＲＥＦＬよりも低電位の場合に出力Ｂにハイレベルが出力される。従って、図４中左端部において、ストローブ信号ＤＱＳが中間電位ＶＭおよびローレベル電位ＶＬにある場合には、出力Ａにはローレベルが出力され、反転ストローブ信号ＸＤＱＳが中間電位ＶＭおよびハイレベル電位ＶＨにある場合には、出力Ｂにはローレベルが出力される。
【００２４】
（１１）において、ストローブ信号ＤＱＳの電位が高電位側閾値電位ＶＲＥＦＨを上回ると、出力Ａはハイレベルに遷移し、反転ストローブ信号ＸＤＱＳが低電位側閾値電位ＶＲＥＦＬを下回ると、出力Ｂもハイレベルに遷移する。これにより、３入力アンドゲート２２の判別制御信号ＯＤＴがハイレベルの場合において、内部ストローブ信号ＩＤＱＳにはハイレベルが出力されることとなる。
【００２５】
（１２）において、ストローブ信号ＤＱＳの電位が高電位側閾値電位ＶＲＥＦＨを下回ると、出力Ａはローレベルに遷移し、反転ストローブ信号ＸＤＱＳの電位が低電位側閾値電位ＶＲＥＦＬを上回ると、出力Ｂもローレベルに遷移する。これにより、３入力アンドゲート２２の判別制御信号ＯＤＴがハイレベルの場合において、３入力アンドゲート２２の出力である内部ストローブ信号ＩＤＱＳはローレベルに遷移することとなる。
【００２６】
次いで、ストローブ信号ＤＱＳおよび反転ストローブ信号ＸＤＱＳを駆動する出力端子がハイインピーダンスとなり、ストローブ信号ＤＱＳおよび反転ストローブ信号ＸＤＱＳを伝達する信号線にコモンノイズが重畳される場合について説明する。
（１３）において、コモンノイズにより、ストローブ信号ＤＱＳおよび反転ストローブ信号ＸＤＱＳを伝達する信号線の電位が高電位側閾値電位ＶＲＥＦＨを上回る状態となる場合には、出力Ａはハイレベルに遷移するが、出力Ｂはローレベルを維持する。このため、３入力アンドゲート２２の出力である内部ストローブ信号ＩＤＱＳはローレベルを維持する。
（１４）において、コモンノイズにより、ストローブ信号ＤＱＳおよび反転ストローブ信号ＸＤＱＳを伝達する信号線の電位が低電位側閾値電位ＶＲＥＦＬを下回る状態となる場合には、出力Ｂはハイレベルに遷移するが、出力Ａはローレベルを維持する。このため、３入力アンドゲート２２の出力である内部ストローブ信号ＩＤＱＳはローレベルを維持する。
【００２７】
以上に説明したように、第２実施形態にかかるインターフェース回路２では、ストローブ信号ＤＱＳおよび反転ストローブ信号ＸＤＱＳを駆動する出力端子がハイインピーダンス状態となり、コモンモードノイズにより、中間電位ＶＭの振幅が高電位側閾値電位ＶＲＥＦＨまたは低電位側閾値電位ＶＲＥＦＬを越える場合であっても、内部ストローブ信号ＩＤＱＳはローレベルが維持される。すなわち、コモンモードのノイズの影響を受けずにより確実にストローブ信号ＤＱＳおよび反転ストローブ信号ＸＤＱＳを伝達する信号線の電位が中間電位ＶＭであることを検知することができるインターフェース回路２となし得る。ひいては、出力される内部ストローブ信号ＩＤＱＳを取込クロックとする場合において、ＤＤＲ  ＳＤＲＡＭのデータを確実に取り込むことができる。
【００２８】
また、３入力アンドゲート２２は、判別制御信号ＯＤＴがハイレベルの場合には、第１比較器２０および第２比較器２１の結果に応じた動作を行い、判別制御信号ＯＤＴがローレベルの場合には、内部ストローブ信号ＩＤＱＳにローレベルを出力して動作を抑止することとなる。すなわち、インターフェース回路２では、判別制御信号ＯＤＴの入力に応じて、ストローブ信号ＤＱＳおよび反転ストローブ信号ＸＤＱＳの検出動作を制御することができる。
【００２９】
(第３実施形態)
次いで、第３実施形態にかかるインターフェース回路３について説明する。図５は、第３実施形態にかかるインターフェース回路３の構成を示す回路図である。インターフェース回路３は、ストローブ信号ＤＱＳを入力とし、ストローブ信号ＤＱＳが中間電位ＶＭとなる期間において、ストローブ信号ＤＱＳの伝搬が遮断された内部ストローブ信号ＩＤＱＳを出力する回路である。
【００３０】
インターフェース回路３は、比較器３０と、比較器３０の出力、外部から入力されるリード指令信号ＲＤＣおよび外部から入力される伝搬制御解除信号ＤＱＳＣＬを入力とし、伝搬制御信号ＸＭＡＳＫを出力する伝搬制御信号発生部３３と、ストローブ信号ＤＱＳを閾値電位ＶＲＥＦと比較する入力比較器３１と、伝搬制御信号ＸＭＡＳＫに応じて、入力比較器３１の出力を伝搬する伝搬部３４とを備えている。
【００３１】
比較器３０では、反転入力端子（−）にストローブ信号ＤＱＳが、非反転入力端子（＋）に低電位側閾値電位ＶＲＥＦＬが接続されている。これにより、ストローブ信号ＤＱＳが低電位側閾値電位ＶＲＥＦＬよりも下回る場合に、比較器３０では、ハイレベルが出力される。
ここで、低電位側閾値電位ＶＲＥＦＬは、第２実施形態における低電位側閾値電位ＶＲＥＦＬと同様中間電位ＶＭよりも低電位に設定されている。また、第２実施形態における低電位側閾値電位ＶＲＥＦＬと同様に、低電位側閾値電位ＶＲＥＦＬが中間電位ＶＭおよびローレベル電位ＶＬの中間の電位にするとよい。
【００３２】
入力比較器３１では、非反転入力端子（＋）にストローブ信号ＤＱＳが、反転入力端子（−）に閾値電位ＶＲＥＦが入力されている。閾値電位ＶＲＥＦは、ストローブ信号ＤＱＳがローレベル電位ＶＬであるかハイレベル電位ＶＨであるか判別できる閾値電位であればよく、例えば、中間電位ＶＭに設定することもできる。閾値電位ＶＲＥＦを中間電位ＶＭに設定すると、ストローブ信号ＤＱＳがハイレベル電位ＶＨもしくはローレベル電位ＶＬの電位をとる場合において、ストローブ信号ＤＱＳのデューティ比が入力比較器３１から出力される波形に正確に反映されることとなるため好ましい。
【００３３】
伝搬制御信号発生部３３は、ワンショットパルス生成器３３１と、互いにクロスカップル接続されるインバータ３３３，３３４と、ドレインにインバータ３３３の入力側が、ゲートにワンショットパルス生成器３３１の出力であるストローブエッジ信号ＤＱＳＬが、ソースに接地電位ＧＮＤが接続されるＮＭＯＳトランジスタ３３２とを備えている。また、インバータ３３３の出力は内部ノードＸに接続されている。さらに、伝搬制御信号発生部３３は、ドレインに内部ノードＸが、ゲートにリード指令信号ＲＤＣが、ソースに接地電位ＧＮＤが接続されるＮＭＯＳトランジスタ３３５と、ドレインに内部ノードＸが、ゲートに伝搬制御解除信号ＤＱＳＣＬが、ソースに接地電位ＧＮＤが接続されるＮＭＯＳトランジスタ３３６と、内部ノードＸの電位をバッファして、伝搬制御信号ＸＭＡＳＫとして出力するバッファ３３７とを備えている。
【００３４】
リード指令信号ＲＤＣまたは伝搬制御解除信号ＤＱＳＣＬがハイレベルに遷移すると、ＮＭＯＳトランジスタ３３５またはＮＭＯＳトランジスタ３３６が導通して内部ノードＸの電位がローレベルに遷移し、さらに、伝搬制御信号ＸＭＡＳＫもローレベルに遷移する。また、これにより、インバータ３３３の出力がローレベル、インバータ３３４の出力がハイレベルとなり、この状態を保持することとなる。
なお、伝搬制御解除信号ＤＱＳＣＬは、例えば、ストローブ信号ＤＱＳあるいは内部ストローブ信号ＩＤＱＳの立下りエッジを計数し、その計数値が予め設定される所定数に達した場合にハイレベルを出力するように生成される。ＤＤＲ  ＳＤＲＡＭのリード時のデータ転送においては、ストローブ信号ＤＱＳのパルス数を一定のバースト長としているため、このような構成で伝搬制御解除信号ＤＱＳＣＬを生成することができる。
【００３５】
一方、比較器３０にハイレベルが出力されると、ワンショットパルス生成器３３１において直列インバータの遅延時間に応じたパルス幅のストローブエッジ信号ＤＱＳＬが出力される。これにより、ＮＭＯＳトランジスタ３３２が導通して、インバータ３３３の入力レベルがローレベルとなり、ひいては、インバータ３３３の出力がハイレベル、インバータ３３４の出力がローレベルとなり、この状態を保持することとなる。
すなわち、伝搬制御信号発生部３３は、比較器３０においてストローブ信号ＤＱＳが中間電位ＶＭから低電位側閾値電位ＶＲＥＦＬを越える場合セットされ、伝搬制御解除信号ＤＱＳＣＬに応じてリセットされるフリップフロップを構成している。
【００３６】
伝搬部３４は、アンドゲート３４１を備え、伝搬制御信号ＸＭＡＳＫがハイレベルの際に、入力比較器３１から出力される信号を伝達し、内部ストローブ信号ＩＤＱＳとして出力する。
【００３７】
次いで、第３実施形態にかかるインターフェース回路３の動作について説明する。図６は、第３実施形態にかかるインターフェース回路３の動作を示すタイミングチャートである。
（２１）において、リード指令信号ＲＤＣがハイレベルに遷移すると、伝搬制御信号ＸＭＡＳＫがローレベルに遷移する。なお、リード指令信号ＲＤＣは不図示のＤＤＲ  ＳＤＲＡＭコントローラから出力されるコマンドがリードの場合にハイレベルに遷移する信号である。
【００３８】
（２２）において、ストローブ信号ＤＱＳの電位が低電位側閾値電位ＶＲＥＦＬよりも下回ると、ストローブエッジ信号ＤＱＳＬからハイレベルパルスが出力される。このストローブエッジ信号ＤＱＳＬのハイレベルパルスにより、伝搬制御信号発生部３３がセットされて伝搬制御信号ＸＭＡＳＫにハイレベルが保持される。
【００３９】
（２３）において、ストローブ信号ＤＱＳの電位が閾値電位ＶＲＥＦを上回ると、入力比較器３１の出力にハイレベルが出力され、伝搬部３４を介して内部ストローブ信号ＩＤＱＳにハイレベルが出力される。
【００４０】
（２４）において、伝搬制御解除信号ＤＱＳＣＬがハイレベルに遷移すると、伝搬制御信号発生部３３がリセットされ、伝搬制御信号ＸＭＡＳＫがローレベルに保持される。これにより、伝搬部３４は比較器３０の出力を遮断することとなり、以後はローレベルの出力を維持する。
【００４１】
以上の動作により、ストローブ信号ＤＱＳが中間電位ＶＭの遷移を検知して、内部ストローブ信号ＩＤＱＳがローレベルに維持されるため、後段の不図示のＤＤＲ  ＳＤＲＡＭのデータ取込み回路における誤取込を防止することができる。
【００４２】
(第４実施形態)
次いで、第４実施形態にかかるインターフェース回路４について説明する。図７は、第４実施形態にかかるインターフェース回路４の構成を示す回路図である。インターフェース回路４は、ストローブ信号ＤＱＳおよびストローブ信号ＤＱＳとは相補なレベルの反転ストローブ信号ＸＤＱＳを入力とし、ストローブ信号ＤＱＳおよび反転ストローブ信号ＸＤＱＳが中間電位ＶＭとなる期間において、ストローブ信号ＤＱＳの伝搬が遮断された内部ストローブ信号ＩＤＱＳを出力する回路である。
【００４３】
インターフェース回路４は、第１比較器４０と、第２比較器４１と、３入力アンドゲート４２と、伝搬制御信号発生部３３と、伝搬部３４と、入力比較器４５とを備えている。このうち伝搬制御信号発生部３３および伝搬部３４は、第３実施形態にかかるインターフェース回路３に含まれるものと同様であるので説明を省略する。
【００４４】
第１比較器４０では、反転端子（−）にストローブ信号ＤＱＳが、非反転端子（＋）に低電位側閾値電位ＶＲＥＦＬが接続されている。第２比較器４１では、非反転端子（＋）に反転ストローブ信号ＸＤＱＳが、反転端子（−）に高電位側閾値電位ＶＲＥＦＨが接続されている。３入力アンドゲート４２では、第１の入力端子に外部から入力される判別制御信号ＯＤＴが、第２の入力端子に第１比較器４０の出力が、第３の入力端子に第２比較器４１の出力がそれぞれ接続されている。
ここで、低電位側閾値電位ＶＲＥＦＬは、中間電位ＶＭよりも低電位の電位に設定され、高電位側閾値電位ＶＲＥＦＨは、中間電位ＶＭよりも高電位の電位に設定されている。
【００４５】
次いで、第４実施形態にかかるインターフェース回路４の動作について説明する。図８は、第４実施形態にかかるインターフェース回路４の動作を示すタイミングチャートである。
（３１）において、リード指令信号ＲＤＣがハイレベルに遷移すると、伝搬制御信号ＸＭＡＳＫがローレベルに遷移する。なお、リード指令信号ＲＤＣは不図示のＤＤＲ  ＳＤＲＡＭコントローラから出力されるコマンドがリードの場合にハイレベルに遷移する信号である。
【００４６】
（３２）において、ストローブ信号ＤＱＳの電位が低電位側閾値電位ＶＲＥＦＬよりも下回り、反転ストローブ信号ＸＤＱＳの電位が高電位側閾値電位ＶＲＥＦＨを上回ると、ストローブエッジ信号ＤＱＳＬからハイレベルパルスが出力される。このストローブエッジ信号ＤＱＳＬのハイレベルパルスにより、伝搬制御信号発生部３３がセットされて伝搬制御信号ＸＭＡＳＫにハイレベルが保持される。
【００４７】
（３３）において、ストローブ信号ＤＱＳの電位が反転ストローブ信号ＸＤＱＳの電位を上回ると、入力比較器３１の出力にハイレベルが出力され、伝搬部３４を介して内部ストローブ信号ＩＤＱＳにハイレベルが出力される。
【００４８】
（３４）において、伝搬制御解除信号ＤＱＳＣＬがハイレベルに遷移すると、伝搬制御信号発生部３３がリセットされ、伝搬制御信号ＸＭＡＳＫがローレベルに保持される。これにより、伝搬部３４は入力比較器４５の出力を遮断することとなり、以後はローレベルの出力を維持する。
【００４９】
以上の動作により、ストローブ信号ＤＱＳが中間電位ＶＭの遷移を検知して、内部ストローブ信号ＩＤＱＳがローレベルに維持されるため、後段の不図示のＤＤＲ  ＳＤＲＡＭのデータ取込み回路における誤取込を防止することができる。
【００５０】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１比較器２０および第２比較器２１において、各々の入力における非反転端子および反転端子への接続を互いに入れ替えることにより、第１比較器２０および第２比較器２１の出力を負論理出力とし、３入力アンドゲート２２を負論理入力となるＮＯＲ回路に代えた構成についても本発明を適用することができる。また、第１比較器４０、第２比較器４１および３入力アンドゲート４２についても同様である。
また、伝搬部３４については、アンドゲート３４１を含む構成としたが、たとえばスイッチ回路などを用いて、伝搬制御信号ＸＭＡＳＫに応じてストローブ信号ＤＱＳの伝搬を遮断する構成であっても本発明は適用できる。
【００５１】
なお、ストローブ信号および反転ストローブ信号は信号の一例、高電位側閾値電位および低電位側閾値電位は閾値電位の一例、比較器は比較部の一例、３入力アンドゲートは判別部の一例である。
【００５２】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  外部回路からの信号を伝達し、前記信号が非活性状態となる際には中間電位をとる、少なくとも一の信号線に接続するインターフェース回路であって、前記信号線の電位を、前記中間電位とは異なる電位の閾値電位と比較する比較部を備えることを特徴とするインターフェース回路。
（付記２）  付記１に記載のインターフェース回路であって、前記信号線は、ＤＤＲ  ＳＤＲＡＭからのＤＱＳ信号を伝達し、前記比較部は、前記ＤＱＳ信号を、前記中間電位よりも高電位である高電位側閾値電位と比較することを特徴とするインターフェース回路。
（付記３）  付記１に記載のインターフェース回路であって、前記信号線は、ＤＤＲ  ＳＤＲＡＭからのＤＱＳ信号を伝達する第１信号線と、前記ＤＱＳ信号に対して相補なレベルのＸＤＱＳ信号を伝達する第２信号線とを含み、前記比較部は、前記ＤＱＳ信号を、前記中間電位よりも高電位である高電位側閾値電位と比較する第１比較器と、前記ＸＤＱＳ信号を、前記中間電位よりも低電位である低電位側閾値電位と比較する第２比較器と、前記ＤＱＳ信号の電位が前記高電位側閾値電位よりも高電位であり、かつ、前記ＸＤＱＳ信号の電位が前記低電位側閾値電位よりも低電位であることを判別する判別部と、を含むことを特徴とするインターフェース回路。
（付記４）  付記３に記載のインターフェース回路であって、前記判別部は、外部から入力される判別制御信号に応じて動作することを特徴とするインターフェース回路。
（付記５）  付記１に記載のインターフェース回路であって、前記比較部において前記信号線の電位の前記閾値電位を越える遷移が検出される場合に、出力される伝搬制御信号を活性状態に保持し、外部から入力される伝搬制御解除信号に応じて、前記伝搬制御信号を非活性状態に保持する伝搬制御信号発生部と、前記伝搬制御信号に応じて、前記信号を伝搬する伝搬部と、をさらに備えることを特徴とするインターフェース回路。
（付記６）  付記５に記載のインターフェース回路であって、前記伝搬制御信号発生部は、前記比較部において前記信号線の電位の前記閾値電位を越える遷移が検出される場合に前記伝搬制御信号がセットされ、前記伝搬制御解除信号に応じて前記伝搬制御信号がリセットされるフリップフロップを含むことを特徴とするインターフェース回路。
（付記７）  付記５に記載のインターフェース回路であって、前記信号線は、ＤＤＲ  ＳＤＲＡＭからのＤＱＳ信号を伝達し、前記比較部は、前記ＤＱＳ信号を、前記中間電位よりも低電位である低電位側閾値電位と比較することを特徴とするインターフェース回路。
（付記８）  付記５に記載のインターフェース回路であって、前記信号線は、ＤＤＲ  ＳＤＲＡＭにおけるＤＱＳ信号を伝達する第１信号線と、前記ＤＱＳ信号に対して相補なレベルのＸＤＱＳ信号を伝達する第２信号線とを含み、前記比較部は、前記ＤＱＳ信号を、前記中間電位よりも低電位である低電位側閾値電位と比較する第１比較器と、前記ＸＤＱＳ信号を、前記中間電位よりも高電位である高電位側閾値電位と比較する第２比較器と、前記ＤＱＳ信号の電位が前記低電位側閾値電位よりも低電位であり、かつ、前記ＸＤＱＳ信号の電位が前記高電位側閾値電位よりも高電位であることを判別する判別部と、を含むことを特徴とするインターフェース回路。
（付記９）  付記８に記載のインターフェース回路であって、前記判別部は、外部から入力される判別制御信号に応じて動作することを特徴とするインターフェース回路。
（付記１０）  外部回路からの信号を伝達し、前記信号が非活性状態となる際には中間電位をとる、少なくとも一の信号線に接続するインターフェース回路の制御方法であって、前記信号線の電位が、前記中間電位であることを認識するステップと、前記信号線の電位を、前記中間電位とは異なる電位の閾値電位と比較するステップと、を備えることを特徴とするインターフェース回路の制御方法。
（付記１１）  付記１０に記載のインターフェース回路の制御方法であって、前記信号線は、ＤＤＲ  ＳＤＲＡＭからのＤＱＳ信号を伝達し、前記比較するステップは、前記ＤＱＳ信号を、前記中間電位よりも高電位である高電位側閾値電位と比較するステップであることを特徴とするインターフェース回路の制御方法。
（付記１２）  付記１０に記載のインターフェース回路の制御方法であって、前記信号線は、ＤＤＲ  ＳＤＲＡＭからのＤＱＳ信号を伝達する第１信号線と、前記ＤＱＳ信号に対して相補なレベルのＸＤＱＳ信号を伝達する第２信号線とを含み、前記比較するステップは、前記ＤＱＳ信号を、前記中間電位よりも高電位である高電位側閾値電位と比較するステップと、前記ＸＤＱＳ信号を、前記中間電位よりも低電位である低電位側閾値電位と比較するステップと、前記ＤＱＳ信号の電位が前記高電位側閾値電位よりも高電位であり、かつ、前記ＸＤＱＳ信号の電位が前記低電位側閾値電位よりも低電位であることを判別するステップと、を含むことを特徴とするインターフェース回路の制御方法。
（付記１３）  付記１２に記載のインターフェース回路の制御方法であって、前記判別するステップは、外部から入力される判別制御信号に応じてなされることを特徴とするインターフェース回路の制御方法。
（付記１４）  付記１０に記載のインターフェース回路であって、前記比較部において前記信号線の電位の前記閾値電位を越える遷移が検出される場合に、出力される伝搬制御信号を活性状態に保持し、外部から入力される伝搬制御解除信号に応じて、前記伝搬制御信号を非活性状態に保持するステップと、前記伝搬制御信号に応じて、前記信号を伝搬するステップと、をさらに備えることを特徴とするインターフェース回路の制御方法。
(付記１５)  付記１４に記載のインターフェース回路の制御方法であって、前記信号線は、ＤＤＲ  ＳＤＲＡＭからのＤＱＳ信号を伝達し、前記比較するステップは、前記ＤＱＳ信号を、前記中間電位よりも低電位である低電位側閾値電位と比較するステップであることを特徴とするインターフェース回路の制御方法。
（付記１６）  付記１４に記載のインターフェース回路であって、前記信号線は、ＤＤＲ  ＳＤＲＡＭにおけるＤＱＳ信号を伝達する第１信号線と、前記ＤＱＳ信号に対して相補なレベルのＸＤＱＳ信号を伝達する第２信号線とを含み、前記比較するステップは、前記ＤＱＳ信号を、前記中間電位よりも低電位である低電位側閾値電位と比較するステップと、前記ＸＤＱＳ信号を、前記中間電位よりも高電位である高電位側閾値電位と比較するステップと、前記ＤＱＳ信号の電位が前記低電位側閾値電位よりも低電位であり、かつ、前記ＸＤＱＳ信号の電位が前記高電位側閾値電位よりも高電位であることを判別するステップと、を含むことを特徴とするインターフェース回路の制御方法。
（付記１７）  付記１６に記載のインターフェース回路の制御方法であって、前記判別するステップは、外部から入力される判別制御信号に応じてなされることを特徴とするインターフェース回路の制御方法。
【図面の簡単な説明】
【００５３】
【図１】第１実施形態にかかるインターフェース回路の構成を示す回路図である。
【図２】第１実施形態にかかるインターフェース回路の動作を示すタイミングチャートである。
【図３】第２実施形態にかかるインターフェース回路の構成を示す回路図である。
【図４】第２実施形態にかかるインターフェース回路の動作を示すタイミングチャートである。
【図５】第３実施形態にかかるインターフェース回路の構成を示す回路図である。
【図６】第３実施形態にかかるインターフェース回路の動作を示すタイミングチャートである。
【図７】第４実施形態にかかるインターフェース回路の構成を示す回路図である。
【図８】第４実施形態にかかるインターフェース回路の動作を示すタイミングチャートである。
【図９】従来技術の入力バッファ回路を示す回路図である。
【符号の説明】
【００５４】
１，２，３，４  インターフェース回路
１０，３０  比較器
２０、４０  第１比較器
２１，４１  第２比較器
２２，４２  ３入力アンドゲート
３３  伝搬制御信号発生部
３４  伝搬部
ＤＱＳ  ストローブ信号
ＸＤＱＳ  反転ストローブ信号
ＤＱＳＣＬ  伝搬制御解除信号
ＩＤＱＳ  内部ストローブ信号
ＯＤＴ  判別制御信号
ＲＤＣ  リード指令信号
ＶＨ  ハイレベル電位
ＶＬ  ローレベル電位
ＶＭ  中間電位
ＶＲＥＦ  閾値電位
ＶＲＥＦＨ  高電位側閾値電位
ＶＲＥＦＬ  低電位側閾値電位
ＸＭＡＳＫ  伝搬制御信号
【図１】
0004808053.tif 000002
【図２】
0004808053.tif 000003
【図３】
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【図４】
0004808053.tif 000005
【図５】
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【図６】
0004808053.tif 000007
【図７】
0004808053.tif 000008
【図８】
0004808053.tif 000009
【図９】
0004808053.tif 000010