【手続補正書】
【提出日】平成15年12月18日(2003.12.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの前記メモリセルに接続されたデータバス線対と、
前記データバス線対を介して前記メモリセルに接続され、前記メモリセルに保持された論理値に対応した前記データバス線対の電流値の差を増幅するセンスアンプと、
を備えた半導体記憶装置であって、
前記センスアンプは、それぞれ複数のトランジスタにより構成された複数の差動対を有する正帰還回路を有し、
前記複数の差動対のうち一方の差動対のトランジスタのゲートが他方の差動対のトランジスタの対応するゲートに共通に接続され、
前記複数の差動対の各々は雑音に対する感度が低くなるように構成されていることを特徴とする半導体記憶装置。
【請求項２】
前記一方の差動対を構成するトランジスタのソースは前記データバス線対に接続され、前記他方の差動対を構成するトランジスタのソースは電源電圧に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記一方の差動対を構成するトランジスタのソースは前記データバス線対に接続され、前記他方の差動対を構成するトランジスタのソースは前記データバス線対をプリチャージする電源電圧とは別の電源電圧に接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記一方の差動対を構成するトランジスタのソースは前記データバス線対に接続され、前記一方の差動対以外の差動対を構成するトランジスタのソースはそれぞれ、差動対毎に別の電源電圧に接続されていることを特徴とする請求項１記載の半導体記憶装置。 
【請求項５】
前記複数の差動対を構成するトランジスタはＰチャネル型電界効果トランジスタであることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
メモリセルに保持された論理値に従って相補データバス線上に出力された電流の差を増幅する、センスアンプ回路を具備した半導体記憶装置において、
複数の種類のＰチャネル型電界効果トランジスタ差動対を有する正帰還回路をセンスアンプ回路に設け、前記正帰還回路は、データバス線対のうちの一方のデータ線にそのソースが接続された、第１の差動対を構成する第１のＰチャネル型電界効果トランジスタと、
前記データバス線対のうちの他方のデータ線にそのソースが接続され、且つ、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続された前記第１の差動対を構成する第２のＰチャネル型電界効果トランジスタと、
そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第２の差動対を構成する第１のＰチャネル型電界効果トランジスタと、
そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された前記第２の差動対を構成する第２のＰチャネル型電界効果トランジスタとを有することを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、
そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、
そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする半導体記憶装置。
【請求項８】
請求項６記載の半導体記憶装置において、
そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、
そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、
そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
【課題を解決するための手段】
上記課題は、次のように達成される。請求項１は、複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの前記メモリセルに接続されたデータバス線対と、
前記データバス線対を介して前記メモリセルに接続され、前記メモリセルに保持された論理値に対応した前記データバス線対の電流値の差を増幅するセンスアンプと、
を備えた半導体記憶装置であって、
前記センスアンプは、それぞれ複数のトランジスタにより構成された複数の差動対を有する正帰還回路を有し、
前記複数の差動対のうち一方の差動対のトランジスタのゲートが他方の差動対のトランジスタの対応するゲートに共通に接続され、
前記複数の差動対の各々は雑音に対する感度が低くなるように構成されていることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
請求項２は、前記一方の差動対を構成するトランジスタのソースは前記データバス線対に接続され、前記他方の差動対を構成するトランジスタのソースは電源電圧に接続されていることを特徴とする。請求項３は、前記一方の差動対を構成するトランジスタのソースは前記データバス線対に接続され、前記他方の差動対を構成するトランジスタのソースは前記データバス線対をプリチャージする電源電圧とは別の電源電圧に接続されていることを特徴とする。請求項４は、前記一方の差動対を構成するトランジスタのソースは前記データバス線対に接続され、前記一方の差動対以外の差動対を構成するトランジスタのソースはそれぞれ、差動対毎に別の電源電圧に接続されていることを特徴とする。請求項５は、前記複数の差動対を構成するトランジスタはＰチャネル型電界効果トランジスタであることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
請求項２によれば、ソースに電源電圧が与えられているＰチャネル型電界効果トランジスタにより、センスアンプ出力を第１の電源電圧のレベルまで上げることができるので、動作マージンのある高速なセンスアンプ回路を具備する半導体記憶装置が実現できる。請求項３によれば、ソースにデータバス線対をプリチャージする電源電圧とは別の電源電圧が与えられているＰチャネル型電界効果トランジスタにより、動作マージンのある高速なセンスアンプ回路を具備する半導体記憶装置が実現できる。請求項４によれば、ソースに差動対毎に別の電源電圧が与えられているＰチャネル型電界効果トランジスタにより、動作マージンのある高速なセンスアンプ回路を具備する半導体記憶装置が実現できる。請求項５によれば、前記複数の差動対をＰチャネル型電界効果トランジスタで構成できるので、動作マージンのある高速なセンスアンプ回路を具備する半導体記憶装置が実現できる。請求項６は、メモリセルに保持された論理値に従って相補データバス線上に出力された電流の差を増幅する、センスアンプ回路を具備した半導体記憶装置において、複数の種類のＰチャネル型電界効果トランジスタ差動対を有する正帰還回路をセンスアンプ回路に設け、前記正帰還回路は、データバス線対のうちの一方のデータ線にそのソースが接続された、第１の差動対を構成する第１のＰチャネル型電界効果トランジスタと、前記データバス線対のうちの他方のデータ線にそのソースが接続され、且つ、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続された前記第１の差動対を構成する第２のＰチャネル型電界効果トランジスタと、そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第２の差動対を構成する第１のＰチャネル型電界効果トランジスタと、そのソースには第１の電源電圧が与えられ、且つそのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された前記第２の差動対を構成する第２のＰチャネル型電界効果トランジスタとを有することを特徴とする。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
請求項６によれば、ソースに第１の電源電圧が与えられているＰチャネル型電界効果トランジスタの差動対により入力雑音の影響を減少して増幅を行えるので、動作速度を損なわずに、耐雑音性の高いセンスアンプ回路を具備する半導体記憶装置を実現できる。請求項７は、請求項６記載の半導体記憶装置において、そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレイン及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲートに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
請求項７によれば、差動対を構成するＮチャネル型電界効果トランジスタにより、入力雑音の影響を減少して増幅を行えるので、動作速度を損なわずに、耐雑音性の高いセンスアンプ回路を具備する半導体記憶装置を実現できる。請求項８は、請求項６記載の半導体記憶装置において、そのゲートが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのドレインに接続された第１のＮチャネル型電界効果トランジスタと、そのゲートが前記第１の差動対を構成する前記第１のＰチャネル型電界効果トランジスタのゲート及び、前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続され、且つ、そのドレインが前記第１の差動対を構成する前記第２のＰチャネル型電界効果トランジスタのドレインに接続された第２のＮチャネル型電界効果トランジスタと、そのソースがグランドに接続され、且つ、そのゲートがセンスアンプイネーブル信号に接続され、且つ、そのドレインが前記第１のＮチャネル型電界効果トランジスタのソース及び、前記第２のＮチャネル型電界効果トランジスタのソースに接続された第３のＮチャネル型電界効果トランジスタとを更に有することを特徴とする。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
請求項８によれば、差動対を構成するＮチャネル型電界効果トランジスタにより、入力雑音の影響を減少して増幅を行えるので、耐雑音性の高いセンスアンプ回路を具備する半導体記憶装置を実現できる。