(57)【特許請求の範囲】
【請求項１】
遊技処理を制御する制御手段と、
この制御手段の制御に用いられるレジスタの値が退避されるスタックエリアを有する記憶手段と、
供給電源からの電源供給が遮断された時でも前記記憶手段へその動作電源を供給して前記記憶手段の記憶内容を保持させるバックアップ電源と、
前記供給電源の電圧を監視し、前記供給電源の電圧が所定の電圧に低下したときに前記制御手段へ検出信号を出力する電源監視手段とを備え、
前記制御手段は、
前記電源監視手段から前記検出信号が出力されると前記レジスタの値を前記記憶手段のスタックエリアへ退避させるとともに、制御状態を前記検知信号が検知されたときの状態に復旧するために必要なデータを前記記憶手段に保存した後、前記記憶手段へのアクセスを禁止する処理を行う電源断時処理と、
所定の復帰条件が成立したときに前記記憶手段のスタックエリアに退避されていたレジスタの値を前記レジスタに復帰させるとともに、前記記憶手段に保存しておいた前記データに基づいて制御状態を前記検知信号が検知されたときの状態に復旧させる復旧処理と
を行う遊技機において、
前記制御手段は、前記記憶手段へのアクセスを許可するアクセス許可制御手段を有し、
前記遊技機は、制御手段からの制御コマンドによって制御を行うサブＣＰＵを有し、
前記サブＣＰＵは、副制御基板に設けられ、前記副制御基板は、グラフィックアクセラレータを含むデバイスを備え、
前記アクセス許可制御手段は、前記制御手段が前記供給電源から電源供給が開始されて制御を開始した後、予め設定された所定時間が経過するまでは前記制御手段の制御を待機させ、所定時間が経過したことを条件に前記記憶手段へのアクセスを許可し、これにより、前記制御手段は、前記サブＣＰＵの初期化処理が終わってから前記記憶手段へのアクセスを行い、制御を開始させることを特徴とした遊技機。
【請求項２】
前記制御手段は、前記電源断時処理において、前記電源監視手段の出力を再度検出し、前記検出信号の出力があったときには前記電源断時処理を続行し、前記検出信号の出力がなかったときには前記電源断時処理が実行される前の処理に復帰することを特徴とした請求項１に記載の遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源供給が遮断されるとレジスタの値をスタックエリアへ退避させ、電源供給が復帰すると、退避させておいたレジスタの値を復帰させて制御状態を電源断時前の状態に復旧させる処理を行う遊技機に関するものである。
【背景技術】
【０００２】
従来この種の遊技機としては、例えば、下記の特許文献１に開示されている遊技機がある。この従来の遊技機では、電源基板に設けられた電源監視用ＩＣによって供給電源であるＶＳＬ電源の電圧が監視され、ＶＳＬ電源の電圧が所定の電圧に低下すると、主基板および払出制御基板に設けられた各ＣＰＵのマスク不能割込み（ＮＭＩ）端子へ電源断信号が出力される。この電源断信号の出力により、主基板および払出制御基板において、バックアップＲＡＭにレジスタなどの記憶内容を退避させるための電源断時処理が行われる。また供給電源電圧が低下し、電源供給が不安定な状態においてバックアップＲＡＭに記憶された記憶内容が破壊されないように、電源断時処理においてバックアップＲＡＭへのアクセスが禁止される。
【０００３】
また、電源が復帰し、システムリセット回路におけるＶＳＬ電源の電圧が一定値以上となったことを条件としてリセットＩＣから出力されるシステムリセット信号の出力を停止することにより、ＣＰＵへのシステムリセットが解除されてプログラムが実行され、これに伴ってバックアップＲＡＭへのアクセスが許可される。このとき、スタックエリアに退避されているレジスタの値を復帰させる復旧処理が行なわれ、各ＣＰＵによる制御が電源断時前の状態へ復帰する。
【特許文献１】特開２００２−０８５６５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来の遊技機では、電源断信号が出力されるＶＳＬ電源の電圧よりもシステムリセット信号がローレベルになってシステムリセット状態となるＶＳＬ電源の電圧の方が低いため、電源断時、電源断信号の出力に応じて電源断時処理が確実に行われて完了してから、リセットＩＣよりシステムリセット信号が出力されてシステムリセット状態となるように構成されている。また、電源復帰時には、リセットＩＣに接続されたコンデンサ等による遅延回路によってリセットＩＣに電源が投入されて主基板へシステムリセット信号が出力された後、一定遅延時間の経過後に、システムリセット信号の出力を停止させて主基板の起動を遅延させているため、先に起動した演出制御基板や払出制御基板が主基板からの制御コマンドを確実に受信して実行させるために、電源復帰とともに復旧処理が実行されないように構成されている。
【０００５】
しかしながら、例えば、電源供給が開始された直後等に、システムリセットが解除されてプログラムが開始し始めた状態であるにもかかわらず、電源供給状態が不安定な状態で電源の瞬断等の不測の事故やノイズが発生して、供給電源の電圧が十分でないことにより、或いは、不正行為等により、電源断信号がＮＭＩ端子へ出力され、電断時処理が実行されてしまうおそれがある。
【０００６】
システムリセットが解除されてバックアップＲＡＭへのアクセスが許可された状態で上記したような事象が発生すると、スタックエリアにおけるレジスタの値が復旧処理によって復帰されない状態で電断時処理が実行されることがある。この場合、既に退避されたレジスタの値がスタックエリアにある状態で、さらにレジスタの値がスタックされることとなり、スタックの容量をオーバー（スタックオーバーフロー）してしまうことになる。このスタックオーバーフローを起こすと、バックアップＲＡＭに記憶された内容が破壊され、正常なバックアップ復帰が行われないばかりか、遊技機自体の制御の破壊を招くこととなる。
【課題を解決するための手段】
【０００７】
本発明はこのような課題を解決するためになされたもので、遊技処理を制御する制御手段と、この制御手段の制御に用いられるレジスタの値が退避されるスタックエリアを有する記憶手段と、供給電源からの電源供給が遮断された時でも記憶手段へその動作電源を供給して記憶手段の記憶内容を保持させるバックアップ電源と、供給電源の電圧を監視し、供給電源の電圧が所定の電圧に低下したときに制御手段へ検出信号を出力する電源監視手段とを備え、制御手段は、電源監視手段から検出信号が出力されるとレジスタの値を記憶手段のスタックエリアへ退避させるとともに、制御状態を検知信号が検知されたときの状態に復旧するために必要なデータを記憶手段に保存した後、記憶手段へのアクセスを禁止する処理を行う電源断時処理と、所定の復帰条件が成立したときに記憶手段のスタックエリアに退避されていたレジスタの値をレジスタに復帰させるとともに、記憶手段に保存しておいたデータに基づいて制御状態を検知信号が検知されたときの状態に復旧させる復旧処理とを行う遊技機において、制御手段が、供給電源から電源供給が開始されて制御を開始した後、供給電源の電圧が所定の電圧に低下していない状態を確保して、記憶手段へのアクセスを許可するアクセス許可制御手段を有し、前記遊技機は、制御手段からの制御コマンドによって制御を行うサブＣＰＵを有し、前記サブＣＰＵは、副制御基板に設けられ、前記副制御基板は、グラフィックアクセラレータを含むデバイスを備え、前記アクセス許可制御手段は、前記制御手段が前記供給電源から電源供給が開始されて制御を開始した後、予め設定された所定時間が経過するまでは前記制御手段の制御を待機させ、所定時間が経過したことを条件に前記記憶手段へのアクセスを許可し、これにより、前記制御手段は、前記サブＣＰＵの初期化処理が終わってから前記記憶手段へのアクセスを行い、制御を開始させることを特徴とする。
【０００８】
この構成によれば、供給電源から電源供給が開始されて制御手段が制御を開始した後、電源断時処理が実行されても、供給電源の電圧が所定の電圧に低下していない状態に確保されるまでは、記憶手段へのアクセスが許可されない。このため、記憶手段のスタックエリアへ退避したレジスタの値の復帰が行われていない状態において、既に退避したデータがあるスタックエリアに対し、再度レジスタの値が退避されてしまう多重スタックが起こることが防止できる。この結果、スタックオーバーフローを起こすことが無くなり、記憶手段に記憶された内容が破壊されてしまうことが無くなる。また、電源供給の開始時、記憶手段に記憶された内容が書き換えられないため、電源断時処理が実行された後、電源供給が復帰した場合には、電源断時処理によって記憶手段に保存しておいたデータに基づいて、制御状態を検知信号が検知されたときの状態に復旧させることが出来る。
さらに、制御手段は、所定時間が経過するまで制御を待機する。このため、供給電源の電圧が所定の電圧に低下していない状態となるまでの時間を確保してから、記憶手段へのアクセスが許可されるので、不安定な電圧状態で記憶手段へのアクセスが行なわれてしまうことが確実に防止される。また、制御手段からの制御コマンドによって制御を行なう他の制御手段を有する遊技機に適用した場合には、デバイスの高機能化に伴ってそのデバイスを制御する他の制御手段の初期化処理にかかる時間が長くなっても、制御コマンドを出力する制御手段は初期化処理にかかる時間が長い他の制御手段の初期化処理が終わってから記憶手段へのアクセスを行ない、制御を開始させることが可能となる。従って、各制御手段の間での交信処理が確実に行なわれるようになる。また、制御手段の起動を制御によって遅延させることができるため、遅延回路の性能の限界を超えて制御手段の制御開始を遅延させることができ、ハードウェアの変更が不要となる。従って、遊技機の製造コストが低く抑えられる。
【００１１】
また、本発明は、制御手段が、電源断時処理において、電源監視手段の出力を再度検出し、検出信号の出力があったときには電源断時処理を続行し、検出信号の出力がなかったときには電源断時処理が実行される前の処理に復帰することを特徴とする。
【００１２】
この構成によれば、供給電源の電圧が所定の電圧に低下していないのにもかかわらず、ノイズ等によって検出信号が制御手段に入力されて電源断時処理が行なわれてしまう誤動作を防止できる。
【発明の効果】
【００１５】
本発明によれば、記憶手段のスタックエリアへ退避したレジスタの値の復帰が行われていない状態において、既に退避したデータがあるスタックエリアに対し、再度レジスタの値が退避されてしまう多重スタックが起こることが防止できる。この結果、スタックオーバーフローを起こすことが無くなり、記憶手段に記憶された内容が破壊されてしまうことが無くなる。また、電源供給の開始時、記憶手段に記憶された内容が書き換えられないため、電源断時処理が実行された後、電源供給が復帰した場合には、電源断時処理によって記憶手段に保存しておいてデータに基づいて、制御状態を検知信号が検知されたときの状態に復旧させることが出来る。
【発明を実施するための最良の形態】
【００１６】
次に、本発明を実施するための最良の形態について説明する。
【００１７】
図１は、本実施形態によるパチンコ機１の正面図である。
【００１８】
パチンコ機１の正面には遊技球であるパチンコ球を流下させる遊技盤２が設けられている。この遊技盤２の表面には、流下するパチンコ球の流下方向を変化させる多数の釘が植設されている。なお、同図においては一部の釘のみが記載されている。遊技盤２の下方には上皿３が設けられており、上皿３の下方右側には、レール４を介して遊技盤２へパチンコ球を打ち込む際に操作される発射ハンドル５が設けられている。また、遊技盤２の上方には枠上部飾りランプ６が設けられている。
【００１９】
遊技盤２の盤面中央には、特別図柄を識別情報として３列に変動表示する液晶表示装置からなる特別図柄表示装置１０が設けられている。この特別図柄表示装置１０の上方には、普通図柄を構成する緑色ＬＥＤ（発光ダイオード）および赤色ＬＥＤが左右に並設された普通図柄表示装置１１が設けられている。普通図柄表示装置１１の左右には４つのＬＥＤからなる普通図柄始動記憶個数表示部１３が設けられている。また、特別図柄表示装置１０の下側には４つのＬＥＤからなる特別図柄始動記憶個数表示部１２が設けられており、特別図柄表示装置１０の左右には普通図柄始動通過口を構成する通過ゲート１４が設けられている。また、特別図柄表示装置１０の下方には特別図柄始動入賞口を構成する普通電動役物１５が設けられている。
【００２０】
また、上皿３の上方には、球貸しボタン７ａ、返却ボタン７ｂ、選択ボタン７ｃ、および決定ボタン７ｄが設けられている。球貸しボタン７ａは、併設されるカードユニット６５（図２参照）に挿入されたプリペイドカードの残高の範囲内で、パチンコ球の貸し出しを受けるときに、操作される。返却ボタン７ｂは、カードユニット６５に挿入されているカードを返却させるときに操作される。選択ボタン７ｃは、特別図柄表示装置１０に表示される情報項目を選択するときに操作される。決定ボタン７ｄは、特別図柄表示装置１０に表示される情報項目を決定するときに操作される。
【００２１】
図２は、本実施形態によるパチンコ機１の遊技動作を処理制御する電子回路の主な構成を示すブロック図である。
【００２２】
この電子回路は、主制御基板３０に設けられた主制御回路、副制御基板４０に設けられた副制御回路、発射制御基板６０に設けられた発射制御回路および払出制御基板６１に設けられた払出制御回路などから構成されている。主制御基板３０は、遊技盤２におけるパチンコ遊技の進行に関する電気的制御を行う遊技制御基板であり、副制御基板４０は、主制御基板３０からの制御信号および遊技情報に基づいて、各種演出装置による遊技演出の電気的制御を行う演出制御基板である。発射制御基板６０の発射制御回路および払出制御基板６１の払出制御回路は、主制御基板３０からの制御信号および遊技情報に基づいて、パチンコ球の発射や賞球および貸球の払い出しを制御する。
【００２３】
主制御基板３０には、遊技処理を制御する制御手段としてメインＣＰＵ３１が実装されている。メインＣＰＵ３１は、パチンコ機１の遊技動作を処理制御するためのプログラムが記憶格納されたメインＲＯＭ（リードオンリメモリ）３３や、メインＣＰＵ３１の制御に用いられるレジスタの値が退避されるスタックエリアを有する記憶手段としてメインＲＡＭ（ランダムアクセスメモリ）３４を内蔵している。このメインＣＰＵ３１は、後述するように、電源監視ＩＣ７１から電断検知信号が出力されると、レジスタの値をメインＲＡＭ３４のスタックエリアへ退避させるとともに、制御状態を電断検知信号が検知されたときの状態に復旧するために必要なデータをメインＲＡＭ３４に保存した後、メインＲＡＭ３４へのアクセスを禁止する処理を行う電源断時処理と、所定の復帰条件が成立したときに、メインＲＡＭ３４のスタックエリアに退避されていたレジスタの値をレジスタに復帰させるとともに、メインＲＡＭ３４に保存しておいたデータに基づいて制御状態を電断検知信号が検知されたときの状態に復旧させる復旧処理とを行う。
【００２４】
この復旧処理が行われる上記の所定の復帰条件は、本実施形態では、後述するリセットＩＣ３２の入力電圧Ｖｃｃが４．３［Ｖ］を超え、所定時間（３３００［ｍｓｅｃ］）が経過し、システムリセット信号Ｒがローレベル（Ｌ）からハイレベル（Ｈ）に変化してシステムリセット状態が解除されて、メインＣＰＵ３１が制御を開始した後、メインＲＡＭ３４へのアクセスが許可され（図７，Ｓ１０９参照）、バックアップクリアスイッチ１９の入力が無く（Ｓ１１０参照）、電断検知フラグが存在し（Ｓ１１１参照）、メインＲＡＭ３４の作業領域のデータに損傷が無かったとき（Ｓ１１３参照）に、成立する。
【００２５】
また、パチンコ機１には、電源基板７０に供給電源として電源回路が備えられている。この電源回路は、ＡＣ２４Ｖを入力し、各基板３０，４０，６０，６１等に直流電源を供給する。電源基板７０には図示しないバックアップ電源としての大容量のコンデンサが搭載されており、このコンデンサは、メインＣＰＵ３１の図示しないバックアップ端子ＶＢＢと接続されている。このコンデンサは、電源供給時には充電され、電源供給の遮断時には、充電されたコンデンサから５［Ｖ］の電源がメインＣＰＵ３１に供給されることにより、メインＣＰＵ３１に内蔵されたメインＲＡＭ３４への記憶内容が保持される。なお、このメインＲＡＭ３４はスタックエリアを有しており、このスタックエリアへレジスタ値を退避させ、電源供給の遮断時においてもその内容を保持している。
【００２６】
また、電源基板７０には、電源回路が出力する供給電源の電圧を監視し、供給電源の電圧が所定の電圧に低下したときに、主制御基板３０のメインＣＰＵ３１および払出制御基板６１の払出制御ＣＰＵ６８へ検出信号を出力する電源監視手段として、電源監視ＩＣ７１が実装されている。この電源監視ＩＣ７１は、図３に示され、上記のＶＳＢ端子およびＲＥＳＥＴ端子を有している。このＲＥＳＥＴ端子は、主制御基板３０のメインＣＰＵ３１および払出制御基板６１の払出制御ＣＰＵ６８の各ＮＭＩ端子に接続されている。ＡＣ２４Ｖに基づいて生成された供給電源の電圧３３[Ｖ]が１７．２[Ｖ]を下回ると、図４（ａ）に示すように、電源監視ＩＣ７１のＶＳＢ端子に入力される電源電圧Ｖが３３[Ｖ]から１７．２[Ｖ]に低下する。電源監視ＩＣ７１は、このＶＳＢ端子に入力される電源電圧Ｖの低下によって、供給電源の電圧３３[Ｖ]の低下を検出し、図４（ｂ）に示すように、電断検知信号Ｄの電圧レベルを（Ｈ）から（Ｌ）に低下させ、これを上記の検出信号として各ＮＭＩ端子へ出力する。メインＣＰＵ３１および払出制御ＣＰＵ６８は、電断検知信号Ｄの立下りをそのＮＭＩ端子にて検出すると、上記の電源断時処理を実行する。
【００２７】
また、電源の投入時または復帰時に、電源電圧Ｖの値が１７．２[Ｖ]を上回ると、電源監視ＩＣ７１のＣＴ端子に接続されたコンデンサの充電が開始される。コンデンサが充電されてＣＴ端子に印加される電圧が所定の電圧まで上昇すると、電断検知信号Ｄは、図４（ｂ）に示すように、電源電圧Ｖの値が１７．２[Ｖ]を上回ってから所定時間遅れて、その電圧レベルが（Ｌ）から（Ｈ）に立上がる。メインＣＰＵ３１は、アクセス許可制御手段を構成しており、電源回路から電源供給が開始されて制御を開始した後、電源監視ＩＣ７１のＲＥＳＥＴ端子から電断検知信号Ｄの立ち下がりがＮＭＩ端子に入力されるかを監視することにより、供給電源の電圧３３[Ｖ]が所定の電圧つまり１７．２[Ｖ]に低下していない状態を確保して、メインＲＡＭ３４へのアクセスを許可する（図７，Ｓ１０８，Ｓ１０９参照）。
【００２８】
なお、供給電源の電圧３３[Ｖ]の低下を検出する閾値を１７．２[Ｖ]としているのは、次の理由による。つまり、遊技球の検出に用いられる後述する各スイッチ１４ｓ，１５ｓ，１６ｓからメインＣＰＵ３１へ入力される電圧は１２[Ｖ]であり、この１２[Ｖ]の入力電圧が（Ｈ）から（Ｌ）と立下がることにより、各スイッチ１４ｓ，１５ｓ，１６ｓでの遊技球の検出が検知される。このため、供給電源の電圧３３[Ｖ]が１２[Ｖ]を下回ると、スイッチ入力が無いのにスイッチ入力ありと誤検出する不具合が発生するので、供給電源の電圧３３[Ｖ]の低下を検出する閾値ＶＳＨを１２[Ｖ]よりも高い１７．２[Ｖ]とすることにより、この不具合を防止している。
【００２９】
また、図２に示すように、メインＣＰＵ３１はＳＲＳＴ端子を有しており、このＳＲＳＴ端子は、主制御基板３０に実装されているリセットＩＣ３２のＲＥＳＥＴ端子に接続されている。
【００３０】
リセットＩＣ３２は、図５に示され、図６（ａ）に示す入力電圧Ｖｃｃが印加されるＶＣＣ端子、図６（ｂ）に示すウォッチドッグクリア信号Ｃが入力されるＣＫ端子、３．３[μＦ]のコンデンサが充電されることによって図６（ｃ）に示すウォッチドッグタイマ信号Ｔが入力されるＴＣ端子、システムリセット信号ＲをメインＣＰＵ３１に出力するＲＥＳＥＴ端子を有している。
【００３１】
電源基板７０の電源回路からＶＣＣ端子に印加されている入力電圧Ｖｃｃは、定常的には電源回路から５[Ｖ]の電圧が供給されている。ＶＣＣ端子に印加されている入力電圧Ｖｃｃが４．３[Ｖ]を上回ると、同図（ｂ）に示すように、ＴＣ端子に接続されたコンデンサに充電が開始される。ＴＣ端子に与えられるウォッチドッグタイマ信号Ｔは、コンデンサの容量３．３[μＦ]を１０００倍した３３００[ｍｓｅｃ]の遅延時間経過時に所定電圧に達する。ウォッチドッグタイマ信号Ｔがこの所定電圧に達すると、リセットＩＣ３２は、そのＲＥＳＥＴ端子から出力する同図（ｄ）に示すシステムリセット信号Ｒを（Ｈ）にする。このシステムリセット信号Ｒの電圧レベル変化がメインＣＰＵ３１のＳＲＳＴ端子に与えられると、メインＣＰＵ３１のシステムリセット状態が解除され、メインＣＰＵ３１はメインＲＯＭ３３に記憶されたプログラムに従って後述するメイン処理（図７参照）の制御を開始する。
【００３２】
なお、システムリセット状態が解除されるまでの時間３３００[ｍｓｅｃ]は、図４（ｂ）に示した電断検知信号Ｄが（Ｌ）から（Ｈ）へ立ち上がるまでの時間よりも長く、正常な状態においては、メインＣＰＵ３１によるメイン処理が実行される際には電断検知信号Ｄが確実に（Ｈ）になっている。
【００３３】
また、本実施形態では、メインＣＰＵ３１のシステムリセット解除時間が上記のように３３００[ｍｓｅｃ]であるのに対し、払出制御基板６１における払出制御ＣＰＵ６８のシステムリセット解除時間は２８０[ｍｓｅｃ]と短く設定されている。このため、メインＣＰＵ３１から送信されるコマンドは、払出制御基板６１がコマンド受信可能な状態となった後に送られ、確実に払出制御基板６１で受信される。
【００３４】
メインＣＰＵ３１は、その制御を開始すると、２[ｍｓｅｃ]毎に行う後述するタイマ割込処理（図１０参照）により、リセットＩＣ３２のＣＫ端子に同図（ｂ）に示すウォッチドッグクリア信号Ｃを出力する。このウォッチドッグクリア信号Ｃは、タイマ割込処理によって２[ｍｓｅｃ]毎にその電圧レベルが（Ｈ）と（Ｌ）とに交互に変化する。ウォッチドッグタイマ信号Ｔは、ＣＫ端子に入力されるこのウォッチドッグクリア信号Ｃの立ち下がり変化時にリセットがかけられて、その電圧レベルがゼロに低下する。そして、その後再度ＴＣ端子に接続されたコンデンサの充電に伴って電圧レベルを上昇させるが、その次に入力されるウォッチドッグクリア信号Ｃによって再び、リセットがかけられ、その電圧レベルがゼロに低下した後、再度コンデンサの充電に伴って電圧レベルを上昇させる。
【００３５】
従って、メインＣＰＵ３１によってリセットＩＣ３２のＣＫ端子にウォッチドッグクリア信号Ｃが出力されている限り、ウォッチドッグタイマ信号Ｔは所定電圧に達しないため、リセットＩＣ３２のＲＥＳＥＴ端子からメインＣＰＵ３１のＳＲＳＴ端子にシステムリセット信号が出力されることはない。しかし、メインＣＰＵ３１の制御が何らかの原因によって暴走すると、メインＣＰＵ３１からリセットＩＣ３２のＣＫ端子にウォッチドッグクリア信号Ｃが出力されなくなる。このため、ウォッチドッグタイマ信号Ｔは図６（ｃ）に示すように所定電圧に達し、システムリセット信号Ｒは同図（ｄ）に示すようにその電圧レベルが（Ｈ）から（Ｌ）に変化する。システムリセット信号Ｒのこの電圧変化がメインＣＰＵ３１のＳＲＳＴ端子に入力されると、メインＣＰＵ３１に所定時間システムリセットがかけられ、メインＣＰＵ３１は処理をプログラムの先頭に戻し、メイン処理を再開する。すなわち、メインＣＰＵ３１が暴走すると、自動的にシステムリセットがかかってメインＣＰＵ３１の処理が再開される。
【００３６】
また、メインＣＰＵ３１には、図２に示すように、後述する各種スイッチやソレノイド等の周辺装置との間で信号を授受するＩ／Ｏポート（入出力ポート）３５、副制御基板４０の副制御回路や発射制御基板６０の発射制御回路および払出制御基板６１の払出制御回路に制御信号や遊技情報を含んだコマンドを出力するコマンド出力ポート３６が接続されている。Ｉ／Ｏポート３５およびコマンド出力ポート３６からは、メインＣＰＵ３１から送出される制御信号や遊技情報が周辺装置や各制御基板４０，６０，６１へシリアルに送信される。
【００３７】
また、主制御基板３０には、上述した通過ゲート１４の内側に設けられ、パチンコ球が通過ゲート１４を通過するのを検出する通過ゲートスイッチ１４ｓや、普通電動役物１５に入賞したパチンコ球を検出する始動入賞口スイッチ１５ｓが接続されている。また、大入賞口１６に入賞したパチンコ球を検出するカウントスイッチ１６ｓ、一般入賞口１７へ入賞したパチンコ球を検出する一般入賞口スイッチ１７ｓが接続されている。また、主制御基板３０には、アクチュエータとして、普通電動役物１５の球受入口を拡張する始動入賞口ソレノイド１５ｖ、大入賞口１６の扉を開閉する大入賞口ソレノイド１６ｖなどが接続されている。また、主制御基板３０には、バックアップクリアスイッチ基板が接続されている。バックアップクリアスイッチ基板には、バックアップクリアスイッチ１９が実装されている。バックアップクリアスイッチ１９は、主制御基板３０の主制御回路を構成するメインＣＰＵ３１に備えられたメインＲＡＭ３４、および払出制御基板６１の払出制御回路を構成する図示しないＲＡＭのバックアップ内容のクリアを指令するバックアップクリア信号を出力する。
【００３８】
上記各スイッチ１４ｓ，１６ｓ，１７ｓ、および各アクチュエータ１５ｖ，１６ｖは、盤面中継基板８０を介して主制御基板３０に接続されている。各スイッチ１４ｓ，１５ｓ，１６ｓ，１７ｓがパチンコ球を検出すると、その検出信号は主制御基板３０のメインＣＰＵ３１に入力され、入力される検出信号に応じて、メインＣＰＵ３１は上記各アクチュエータ１５ｖ，１６ｖをそれぞれ駆動制御する。
【００３９】
副制御基板４０は、特別図柄表示装置（ＬＣＤ）１０に接続されており、ＬＣＤ１０における画像表示を行う画像表示制御を行う。また、副制御基板４０は、ランプ・ＬＥＤ４８、およびスピーカ４９に接続されており、遊技状態に応じてランプ・ＬＥＤ４８の発光を制御する電飾制御、およびスピーカ４９から効果音を放音させる音制御を行う。ランプ・ＬＥＤ４８は、枠上部飾りランプ６，普通図柄表示装置１１，特別図柄始動記憶個数表示部１２，普通図柄始動記憶個数表示部１３等を表している。この副制御基板４０には、サブＣＰＵ４１、プログラムＲＯＭ４２、およびワークＲＡＭ４３が実装されている。サブＣＰＵ４１は、中継基板３７およびコマンド入力ポート４７を介して主制御基板３０から受信したコマンドの解釈や、画像制御回路４４、ランプ制御回路４５、および音声制御回路４６への制御指令を行う。プログラムＲＯＭ４２には、サブＣＰＵ４１がＬＣＤ１０や、ランプ・ＬＥＤ４８、スピーカ４９の各動作を処理制御するための制御プログラムが記憶格納されている。ワークＲＡＭ４３は、サブＣＰＵ４１が上記制御プログラムに従って処理制御を行う際の一時的な記憶手段となる。
【００４０】
画像制御回路４４は、サブＣＰＵ４１からの制御指令に応じてＬＣＤ１０に表示するための画像データを生成する。メインＣＰＵ３１は、普通電動役物１５へパチンコ球が入賞して始動入賞が発生すると大当り判定を行う。副制御回路は、この大当り判定の結果に対応する態様でＬＣＤ１０に特別図柄を順次停止表示させ、左図柄と右図柄とが同一図柄で揃って停止表示されるリーチ状態になると、ＬＣＤ１０に特別図柄および演出画を用いてリーチ演出を行う。ランプ制御回路４５は、サブＣＰＵ４１からの駆動信号により、パチンコ機１の遊技状態に応じてランプ・ＬＥＤ４８の発光を制御する。音声制御回路４６は、サブＣＰＵ４１からの駆動信号により、スピーカ４９を制御する。
【００４１】
プログラムＲＯＭ４２は複数の演出態様をパターン化して記憶した演出記憶手段を構成しており、主制御基板３０におけるメインＣＰＵ３１，メインＲＯＭ３３，およびメインＲＡＭ３４、並びに副制御基板４０におけるサブＣＰＵ４１，プログラムＲＯＭ４２，およびワークＲＡＭ４３は、この演出記憶手段に記憶された演出態様の中から、実行させる演出に応じた演出態様を決定する演出決定手段を構成している。また、ＬＣＤ１０および画像制御回路４４、ランプ・ＬＥＤ４８およびランプ制御回路４５、並びにスピーカ４９および音声制御回路４６は、演出決定手段によって決定された演出態様に対応した演出を実行する演出手段を構成している。
【００４２】
発射制御基板６０には、発射ハンドル５の操作に応じて駆動される発射装置６４が接続されている。発射制御基板６０に構成された発射制御回路は、遊技者による発射ハンドル５の操作に応じて発射装置６４を駆動制御し、パチンコ球を遊技盤２へ発射させる。
【００４３】
また、払出制御基板６１には、払出制御に関わる遊技処理を制御する制御手段としてＣＰＵ６８が実装されており、また、賞球および貸球を払い出す払出装置６３が接続されている。払出制御基板６１に構成された払出制御回路は、各種入賞に応じて枠中継基板６２を介して主制御基板３０から出力される払出コマンドに応じ、払出装置６３を駆動制御して賞球を払い出させる。また、払出制御基板６１には、パチンコ球の球貸しを要求するカードユニット６５が接続されており、このカードユニット６５には、前述した球貸しボタン７ａおよび返却ボタン７ｂを備えた球貸し操作パネル６６が接続されている。カードユニット６５は、球貸しボタン７ａおよび返却ボタン７ｂの操作に応じて払出制御基板６１の払出制御回路との間で通信を行う。払出制御回路は、パチンコ球の球貸し要求に応じてカードユニット６５から出力される信号に応じて払出装置６３を駆動制御して、貸球を払い出させる。
【００４４】
次に、本実施形態によるパチンコ機１の遊技動作の処理について説明する。
【００４５】
図７は、メインＣＰＵ３１によって行われるメイン処理のフローチャートである。
【００４６】
メイン処理では、まず、メインＣＰＵ３１によってウォッチドックタイマ初期設定処理が行われ（図７，ステップ（以下Ｓと記す）１０１参照）、続いてチップセレクト初期設定処理が行われる（Ｓ１０２）。その後、メインＣＰＵ３１からリセットＩＣ３２へ出力されるウォッチドッグクリア信号Ｃにクリアデータ（０１Ｈ）がセットされ、ウォッチドッグクリア信号Ｃの電圧レベルが（Ｈ）にされる（Ｓ１０３）。次に、ウェイト時間（５００[ｍｓｅｃ]）がメインＲＡＭ３４にセットされる（Ｓ１０４）。このウェイト時間は、副制御基板４０における初期設定処理が終了するまで、メインＣＰＵ３１の実質的な制御に待機をかけるためのものである。次に、ウォッチドッグクリア信号Ｃの電圧レベルが反転させられ（Ｓ１０５）、引き続いてこのウォッチドッグクリア信号ＣがリセットＩＣ３２のＣＫ端子へ出力される（Ｓ１０６）。
【００４７】
次に、Ｓ１０４でセットされた５００[ｍｓｅｃ]のウェイト時間が経過したか否かが判断される（Ｓ１０５）。セットしたウェイト時間が経過していない場合には、Ｓ１０５〜Ｓ１０７の処理が繰り返される。この処理により、ウォッチドッグクリア信号Ｃの電圧レベルが（Ｈ）、（Ｌ）、（Ｈ）、（Ｌ）と交互に変化させられて、リセットＩＣ３２のＣＫ端子へ出力される。これにより、メインＣＰＵ３１に不測のシステムリセットがかかるのが防止される。また、Ｓ１０５〜Ｓ１０７の処理が繰り返されることにより、メインＣＰＵ３１によるメイン処理は、ウェイト時間が経過するまで待機させられる。
【００４８】
次に、Ｓ１０７の判別でウェイト時間が経過したと判別されると、メインＣＰＵ３１のＮＭＩ端子に入力される電断検知信号Ｄの電圧レベルが、（Ｈ）であるか否かが判別される（Ｓ１０８）。電断検知信号Ｄが（Ｈ）になっていなければ電断検知信号Ｄが（Ｈ）となるまでＳ１０８の処理が繰り返される。電断検知信号Ｄが（Ｈ）となったことがメインＣＰＵ３１に検出されると、メインＣＰＵ３１によってメインＲＡＭ３４へのアクセスが許可される（Ｓ１０９）。
【００４９】
次に、バックアップクリアスイッチ１９の入力があるか否かが判別される（Ｓ１１０）。バックアップクリアスイッチ１９の入力がない場合は、電断検知フラグが有るか否かが判別される（Ｓ１１１）。電断検知フラグは、後述する電源断時処理（図１１参照）が正常に実施された場合にセットされる。電断検知フラグが有った場合は、次に、メインＲＡＭ３４の作業領域損傷チェック処理が行われ（Ｓ１１２）、続いて、このチェック処理で、メインＲＡＭ３４の作業領域に損傷が有ったか否かが判別される（Ｓ１１３）。メインＲＡＭ３４の作業領域に損傷が無かった場合には、後述する電源断時処理（図１１参照）でメインＲＡＭ３４に退避させていたスタックポインタが復帰させられる（図８，Ｓ１１４参照）。
【００５０】
次に、スイッチ入力バッファのクリア処理が行われ（Ｓ１１５）、続いて、２[ｍｓｅｃ]で割込発生させる内蔵クロックの動作を設定するＣＴＣ動作設定処理が行われる（Ｓ１１６）。次に、副制御基板４０等へのシリアル通信を正常に行えるようにするシリアル・イン・アウトの動作設定をするＳＩＯ動作設定処理が行われる（Ｓ１１７）。次に、ＬＥＤ出力ポートリフレッシュ処理が行われ（Ｓ１１８）、電源遮断前における遊技状態に応じて状態報知ＬＥＤ（図示しない）が点灯させられる（Ｓ１１９）。その後、電断復帰コマンドの送信が副制御基板４０に対して行われる（Ｓ１２０）。
【００５１】
次に、割込フラグが禁止状態になっているか否かが判別され（Ｓ１２１）、割込フラグが禁止状態になっていない場合には禁止状態が解除されて割込みが許可される（Ｓ１２２）。Ｓ１２１で割込フラグが禁止状態になっている場合、またはＳ１２２の処理が終了すると、後述する電源断時処理（図１１参照）でメインＲＡＭ３４のスタックエリアに退避させられていたレジスタの値がレジスタに復帰させられる（Ｓ１２３）。その後、メインＣＰＵ３１の処理は、電断検出信号Ｄが検出された時の処理、すなわち、復帰されたレジスタに含まれるＡＦレジスタの値に対応するプログラムカウンタの値が示すプログラムアドレスに復帰し、電断時前の処理が再開される。
【００５２】
Ｓ１１０の判別でバックアップクリアスイッチ１９の入力が有った場合、またはＳ１１１の判別で電断検知フラグが無かった場合、またはＳ１１３の判別でメインＲＡＭ３４の作業領域に損傷が有った場合には、メインＲＡＭ３４に記憶されているスタックポインタが初期化され（図９，Ｓ１２４）、メインＲＡＭ３４の作業領域の先頭アドレスがセットされる（Ｓ１２５）。その後、クリアデータがセットされ（Ｓ１２６）、Ｓ１２５でセットされたアドレスのデータがクリアされたか否かが判別される（Ｓ１２７）。セットされたアドレスのデータがクリアされていなかった場合には、再度、Ｓ１２４〜Ｓ１２６の処理が行われる。一方、セットされたアドレスのデータがクリアされていた場合には、クリアしたアドレスの次のアドレスがセットされる（Ｓ１２８）。そして、このセットされたアドレスが、メインＲＡＭ３４の作業領域の最終アドレスであるか否かが判別される（１２９）。最終アドレスでなかった場合には、再度、Ｓ１２６〜Ｓ１２８の処理が行われ、メインＲＡＭ３４の作業領域の全てがクリアされる。
【００５３】
このようにしてメインＲＡＭ３４の作業領域のクリア処理が終えられると、次に、特別図柄に関するデータの初期化処理が行われる（Ｓ１３０）。続いて、上述したＣＴＣ動作設定処理が行われ（Ｓ１３１）、次に、上述したＳＩＯ動作設定処理が行われる（Ｓ１３２）。そして、ＬＥＤ出力ポートリフレッシュ処理（Ｓ１３３）、状態報知ＬＥＤのクリアデータ出力処理（Ｓ１３４）が行われて、初期化コマンドが副制御基板４０へ送信される（Ｓ１３５）。
【００５４】
次に、割込みが許可され（Ｓ１３６）、後述するタイマ割込処理（図１０参照）が実行可能な状態となる。次に、割込み処理の実行をマスクするように割込禁止処理が行われ（Ｓ１３７）、初期値乱数が更新されて（Ｓ１３８）、再度、割込みが許可される（Ｓ１３９）。従って、Ｓ１３８の初期値乱数更新処理（Ｓ１３８）において、後述するタイマ割込処理による乱数更新処理（図１０，Ｓ４）が同時に行われることはない。
【００５５】
次に、システムタイマ監視タイマの値が３であるか否かが判別される（Ｓ１４０）。このシステムタイマ監視タイマの値が３でなければ、Ｓ１３７〜Ｓ１３９の処理が繰り返し行われ。一方、システムタイマ監視タイマの値が３になった場合、つまり、２[ｍｓｅｃ]の３倍の６[ｍｓｅｃ]が経過した場合には、システムタイマ監視タイマがリセットされる（Ｓ１４１）。続いて、メインＣＰＵ３１により、主制御基板３０の主制御回路と副制御基板４０の副制御回路との同期をとるための待ち時間タイマや、大入賞口開放時間タイマ等、各種のタイマの更新処理が実行される（Ｓ１４２）。次に、メインＣＰＵ３１によって特別図柄制御処理が行われ（Ｓ１４３）、続いて、普通図柄制御処理が行われる（Ｓ１４４）。
【００５６】
Ｓ１４３およびＳ１４４の各図柄制御処理が終わると、続いて、遊技情報データ生成処理（Ｓ１４５）が行われ、その後、ポート出力処理（Ｓ１４６）が行われる。そして、大入賞口１６や一般入賞口１７等の制御が行われる入賞口関連コマンド制御処理が行われ（Ｓ１４７）、続いて、記憶・遊技状態コマンド制御処理が行われる（Ｓ１４８）。次に、コマンド出力制御処理（Ｓ１４９）、払出処理（Ｓ１５０）が行われる。この処理が終了すると、Ｓ１３７の処理に戻り、Ｓ１３７〜Ｓ１５０の処理が繰り返して実行される。
【００５７】
図１０は、上述したメイン処理が実行される間にメインＣＰＵ３１によって２[ｍｓｅｃ]毎に割り込んで行われる、タイマ割込処理の流れを示したフローチャートである。
【００５８】
このタイマ割込処理では、最初に、メインＣＰＵ３１によって、割込発生時の各レジスタの値がメインＲＡＭ３４のスタックエリアに退避させられる（図１０，Ｓ１参照）。次に、システムタイマ監視タイマに１が加算させられ（Ｓ２）、続いて、ウォッチドッグクリア信号Ｃの電圧レベルが反転させられて、リセットＩＣ３２のＣＫ端子へ出力される（Ｓ３）。これにより、図６（ｃ）に示したように、ウォッチドッグタイマ信号Ｔが所定の電圧に達する前にリセットされる。
【００５９】
次に、大当り判定等に用いられる大当り判定用乱数値や、上述した初期値乱数値が更新される乱数更新処理が実行される（Ｓ４）。この大当り判定用乱数値は、上述した特別図柄制御処理（図９，Ｓ１４３参照）において大当り遊技を行うか否かを決定する際に、メインＣＰＵ３１によって参照される。次に、メインＣＰＵ３１によってスイッチ入力処理が行われる（Ｓ５）。このスイッチ入力処理では、上述した各スイッチ１４ｓ〜１７ｓから出力される検出信号に基づいて、通過ゲート１４をパチンコ球が通過したか否かや、普通電動役物１５や大入賞口１６、一般入賞口１７などにパチンコ球が入賞したか否かを検出する処理が行われる。
【００６０】
その後、割込発生時の状態へ復帰させるために、メインＲＡＭ３４のスタックエリアに退避させておいたレジスタの値をレジスタに復帰させるレジスタ復帰処理が行われ（Ｓ６）、タイマ割込処理が終了する。このタイマ割込処理が終了すると、本サブルーチンが終了し、メインＣＰＵ３１によるメイン処理が割込発生時の状態から再び実行される。
【００６１】
次に、図１１のフローチャートを参照して、メインＣＰＵ３１によって行われる電源断時処理について説明する。
【００６２】
この電源断時処理は、前述したように、電源監視ＩＣ７１のＲＥＳＥＴ端子からメインＣＰＵ３１のＮＭＩ端子に入力される電断検知信号Ｄが（Ｈ）から（Ｌ）へ立下がると、実行される。
【００６３】
この電源断時処理においては、まず、電断発生時のプログラムカウンタの値を示すＡＦレジスタの値がメインＲＡＭ３４のスタックエリアへ退避される（図１１，Ｓ１１参照）。次に、前述した図７，Ｓ１０８で行った、ＮＭＩ端子に入力される電断検知信号Ｄの検出が再度行われる（Ｓ１２）。この電断検知信号が（Ｈ）であった場合には、Ｓ１１で退避したＡＦレジスタの値が復帰させられ（Ｓ１３）、電源断時処理が発生する直前の状態から遊技処理が再開される。
【００６４】
また、Ｓ１２の判別で、電断検知信号が（Ｌ）であった場合には、既に退避させたＡＦレジスタ以外のレジスタの各値がメインＲＡＭ３４のスタックエリアへ退避させられ（Ｓ１４）、割込状態が割込フラグに反映させられて（Ｓ１５）、スタックポインタがメインＲＡＭ３４へ退避させられる（Ｓ１６）。そして、制御状態を電断検知信号Ｄが検知されたときの状態に復旧するために必要なデータがメインＲＡＭ３４に保存された後、作業領域損傷チェック用データ生成処理が行われ（Ｓ１７）、電断検知フラグがセットされる（Ｓ１８）。次に、メインＲＡＭ３４へのアクセスが禁止され（Ｓ１９）、その後は、メインＲＡＭ３４へのアクセスが禁止された状態のまま、処理が待機され続けるホールト状態になる。
【００６５】
このような本実施形態によるパチンコ機１では、電源基板７０の電源回路から電源供給が開始されてメインＣＰＵ３１が制御を開始した後、図１１に示す電源断時処理が実行されても、電源監視ＩＣ７１のＶＳＢ端子に入力される電源電圧Ｖが所定の電圧（１７．２[Ｖ]）に低下していない状態に確保されるまでは、図７，Ｓ１０８およびＳ１０９の処理により、メインＲＡＭ３４へのアクセスが許可されない。このため、メインＲＡＭ３４のスタックエリアへ退避したレジスタの値の復帰が行われていない状態において、既に退避したデータがあるスタックエリアに対し、再度レジスタの値が退避されてしまう多重スタックが起こることが防止できる。この結果、スタックオーバーフローを起こすことが無くなり、メインＲＡＭ３４に記憶された内容が破壊されてしまうことが無くなる。また、電源供給の開始時、図７，Ｓ１０９の処理が実施されるまで、メインＲＡＭ３４に記憶された内容が書き換えられない。このため、電源断時処理が実行された後、電源供給が復帰した場合には、電源断時処理によってメインＲＡＭ３４に保存しておいたデータに基づいて、制御状態を電断検知信号Ｄが検知されたときの状態に復旧させることが出来る。
【００６６】
また、本実施形態によるパチンコ機１では、メインＣＰＵ３１が、電源監視ＩＣ７１から電断検知信号Ｄが出力される間は制御を待機し、電源監視ＩＣ７１から電断検知信号Ｄが出力されないことを条件にメインＲＡＭ３４へのアクセスを許可する（図７，Ｓ１０８およびＳ１０９参照）ことにより、電源監視ＩＣ７１のＶＳＢ端子に入力される電源電圧Ｖが１７．２[Ｖ]に低下していない状態を確保している。このため、電源電圧Ｖが１７．２[Ｖ]に低下していない状態を確実に検出することが出来る。このため、不安定な電圧状態でメインＲＡＭ３４へのアクセスが行われてしまうことが確実に防止される。
【００６７】
また、本実施形態によるパチンコ機１では、メインＣＰＵ３１が、電源断時処理において、電源監視ＩＣ７１の出力を再度検出し（図１１，Ｓ１２参照）、電断検知信号Ｄの出力があったときには電源断時処理を続行し、電断検知信号Ｄの出力がなかったときには電源断時処理が実行される前の処理に復帰する（図１１，Ｓ１３参照）。このため、電源電圧Ｖが１７．２[Ｖ]に低下していないのにもかかわらず、ノイズ等によって電断検知信号ＤがメインＣＰＵ３１に入力されて電源断時処理が行なわれてしまう誤動作を防止できる。
【００６８】
また、演出制御基板で用いられるグラフィックアクセラレータ等のデバイスについては、近年、高機能化が進んでおり、その初期設定に多大な時間を要する場合がある。このため、コンデンサ等による遅延回路といったハードウェア構成で、主制御基板３０におけるメインＣＰＵ３１の起動を遅延させるには限界がある。そこで、本実施形態によるパチンコ機１では、メインＣＰＵ３１が、電源基板７０の電源回路から電源供給が開始されて制御を開始した後、５００[ｍｓｅｃ]のウェイト時間が経過するまでは制御を待機し（図７，Ｓ１０７参照）、ウェイト時間が経過したことを条件にメインＲＡＭ３４へのアクセスを許可する（図７，Ｓ１０９参照）ことにより、電源電圧Ｖが１７．２［Ｖ］に低下していない状態を確保する。このため、電源電圧Ｖが１７．２［Ｖ］に低下していない状態となるまでの時間をウェイト時間によって確保してから、メインＲＡＭ３４へのアクセスが許可されるので、不安定な電圧状態でメインＲＡＭ３４へのアクセスが行なわれてしまうことが確実に防止される。また、メインＣＰＵ３１からの制御コマンドによって制御を行なうサブＣＰＵ４１を有するパチンコ機１に適用した場合には、副制御基板４０におけるグラフィックアクセラレータ等のデバイスの高機能化に伴って、そのデバイスを制御するサブＣＰＵ４１の初期化処理にかかる時間が長くなっても、制御コマンドを出力するメインＣＰＵ３１は初期化処理にかかる時間が長いサブＣＰＵ４１の初期化処理が終わってからメインＲＡＭ３４へのアクセスを行ない、制御を開始させることが可能になる。従って、メインＣＰＵ３１およびサブＣＰＵ４１の間での交信処理が確実に行なわれるようになる。また、メインＣＰＵ３１の起動を制御によって遅延させることができるため、遅延回路の性能の限界を超えてメインＣＰＵ３１の制御開始を遅延させることができ、ハードウェアの変更が不要となる。従って、パチンコ機１の製造コストが低く抑えられる。
【００６９】
なお、本実施形態においては、図７のＳ１０７やＳ１０８によってウェイト時間を設けたり、電断検知信号Ｄの（Ｈ）入力を検出することによって、電源電圧Ｖが１７．２［Ｖ］に低下していない状態を確保してメインＲＡＭ３４へのアクセスを許可するようにしたが、この構成に限らず、メインＲＡＭ３４へのアクセスを許可するときに電源電圧Ｖが１７．２［Ｖ］に低下していない状態が確保される構成であればよい。また、本実施形態においては、Ｓ１０４によってウェイト時間を５００［ｍｓｅｃ］に設定したが、この設定に限らず、ウェイト時間は任意に設定することが可能である。
【００７０】
また、電源断時処理（図１１参照）において、電断検知信号Ｄの再確認処理（図１１，Ｓ１２）を行っていたが、必ずしもこの処理を実行しなくてもよい。
【００７１】
また、ウォッチドッグ機能を有するリセットＩＣ３２を主制御基板３０に実装する構成としたが、電源基板７０に実装してもよく、また、ウォッチドッグ機能を有しないで、電源電圧Ｖが４．３[Ｖ]に低下するのを監視する機能のみを備えた構成としてもよい。
【００７２】
また、メイン処理の実行開始時間をウォッチドッグタイマ信号Ｔによって３３００[ｍｓｅｃ]遅延させるように構成したが（図６（ｃ）参照）、ウォッチドッグ回路だけでなく、ゲート回路等の遅延回路をさらに実装しても良い。または、ゲート回路等の遅延回路をのみを実装して、メイン処理の実行開始時間を遅らすようにしても良い。
【産業上の利用可能性】
【００７３】
上記実施形態においては、本発明による遊技機をパチンコ機１に適用した場合について説明したが、電源供給が遮断されるとレジスタの値をスタックエリアへ退避させ、電源供給が復帰すると、退避させておいたレジスタの値を復帰させて制御状態を電源断時前の状態に復旧させる処理を行うスロットマシンといった他の遊技機に、本発明を適用することも可能である。このような遊技機に本発明を適用した場合においても、上記実施形態と同様な作用効果が奏される。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施形態によるパチンコ機の外観を示す正面図である。
【図２】図１に示すパチンコ機の遊技動作を処理制御する電子回路の主な構成を示すブロック図である。
【図３】電源監視ＩＣの入出力端子を示す図である。
【図４】電源監視ＩＣの動作を示した図である。
【図５】リセットＩＣの入出力端子を示す図である。
【図６】リセットＩＣの動作を示した図である。
【図７】図１に示すパチンコ機のメイン処理の第１のフローチャートである。
【図８】図１に示すパチンコ機のメイン処理の第２のフローチャートである。
【図９】図１に示すパチンコ機のメイン処理の第３のフローチャートである。
【図１０】図１に示すパチンコ機のタイマ割込処理のフローチャートである。
【図１１】図１に示すパチンコ機の電源断時処理のフローチャートである。
【符号の説明】
【００７５】
１…パチンコ機
２…遊技盤
１０…特別図柄表示装置
１１…普通図柄表示装置
１５…普通電動役物（特別図柄始動入賞口）
３０…主制御基板
３１…メインＣＰＵ（中央演算処理装置）
３２…リセットＩＣ
３３…メインＲＯＭ（読み出し専用メモリ）
３４…メインＲＡＭ（読み書き可能メモリ）
４０…副制御基板
６１…払出制御基板
７０…電源基板
７１…電源監視ＩＣ
【図１】
0004757715.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004757715.tif 000009
【図９】
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【図１０】
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【図１１】
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