(57)【特許請求の範囲】
【請求項１】
ｐ型半導体基板上方に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
前記強誘電体膜下方に形成された第１のｎ型不純物活性化領域と、
前記第１のｎ型不純物活性化領域を挟んだ両側の一方に形成されて前記第１のｎ型不純物活性化領域の不純物濃度より高濃度の第２のｎ型不純物活性化領域と、
前記両側の他方に形成されて前記半導体基板の不純物濃度より高濃度のｐ型不純物活性化領域と、
を有することを特徴とする半導体素子。
【請求項２】
請求項１記載の半導体素子において、
前記第１のｎ型不純物活性化領域は、前記強誘電体膜の分極方向によって反転層が形成される反転層形成領域を含むことを特徴とする半導体素子。
【請求項３】
強誘電体膜の分極方向によってデータを記憶するメモリセルを備えた半導体記憶装置において、
前記メモリセルは、
請求項１又は２に記載の半導体素子と、
ゲート電極、ソース領域、ドレイン領域を有するセル選択用トランジスタとからなり、
前記ｐ型不純物活性化領域または前記第２のｎ型不純物活性化領域と前記ソース領域、あるいは前記ドレイン領域のうちの一方とが接続されていることを特徴とする半導体記憶装置。
【請求項４】
強誘電体膜の分極方向によってデータを記憶するメモリセルを備えた半導体記憶装置において、
第１導電型の半導体基板上方に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
前記強誘電体膜下方の前記半導体基板に前記強誘電体膜の分極方向に応じて反転層が形成される反転層形成領域と、
前記反転層形成領域を挟んだ両側の一方に形成されて前記第１導電型と異なる導電型の第２導電型のカソード領域と、
前記両側の他方に形成されて前記半導体基板の不純物濃度より高濃度の前記第１導電型のアノード領域と、
前記反転層形成領域を含んで前記カソード領域及び前記アノード領域の下方に形成され、前記カソード領域の不純物濃度より低濃度の前記第２導電型の不純物活性化領域と、を有する半導体素子と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下層の前記半導体基板のチャネル領域を挟んだ両側に形成されたソース領域及びドレイン領域と、を有するセル選択用トランジスタと、を備え、
前記半導体素子の前記カソード領域、あるいは前記アノード領域のうちの一方と前記セル選択用トランジスタの前記ソース領域、あるいは前記ドレイン領域のうちの一方とを電気的に接続してなるメモリセルを備えたこと
を特徴とする半導体記憶装置。
【請求項５】
強誘電体膜の分極の向きによってデータを記憶するメモリセルを備えた半導体記憶装置の製造方法において、
第１導電型の半導体基板に形成されて前記第１導電型と異なる導電型の第２導電型の不純物活性化領域の上方に強誘電体膜を形成し、前記強誘電体膜上にゲート電極を形成し、前記強誘電体膜下方の前記不純物活性化領域内の反転層形成領域を挟んだ両側の一方に前記不純物活性化領域の不純物濃度より高濃度の前記第２導電型のカソード領域を、他方に前記半導体基板の不純物濃度より高濃度の前記第１導電型のアノード領域を形成して、半導体素子を形成し、
前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート絶縁膜下層の前記半導体基板のチャネル領域を挟んだ両側にソース領域及びドレイン領域を形成して、セル選択用トランジスタを形成し、
前記カソード領域、あるいは前記アノード領域のうちの一方と前記ソース領域、あるいは前記ドレイン領域のうちの一方とを接続して、
前記メモリセルを形成することを特徴とする半導体記憶装置の製造方法。
【請求項６】
強誘電体膜の分極方向によってデータを記憶するメモリセルを備えた半導体記憶装置において、
前記メモリセルは、
第１導電型の半導体基板に形成され、前記第１導電型と異なる導電型の第２導電型のウェル領域と、前記ウェル領域上方に形成された強誘電体膜と、前記強誘電体膜上に形成されたゲート電極と、前記強誘電体膜下方の前記ウェル領域に前記強誘電体膜の分極方向に応じて反転層が形成される反転層形成領域と、前記反転層形成領域を挟んだ両側の一方に形成された前記第１導電型の第１不純物活性化領域と、前記両側の他方に形成された前記第１導電型の第２不純物活性化領域とを備えた記憶用半導体素子と、
前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜下層の前記半導体基板のチャネル領域を挟んだ両側の一方に形成され、前記ウェル領域及び前記第２不純物活性化領域に電気的に接続された前記第２導電型の第３不純物活性化領域と、前記チャネル領域を挟んだ両側の他方に形成された前記第２導電型の第４不純物活性化領域とを備えたセル選択用トランジスタと
を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置等に利用される半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法に関する。
【背景技術】
【０００２】
電源を切っても直前の記憶が保持され、かつランダムアクセスが可能な不揮発性ランダムアクセスメモリ（ＲＡＭ）は、ユビキタス社会の基盤を形成するデバイスとして、個人認証やセキュリティ分野において有望視されている。
【０００３】
種々の不揮発性ＲＡＭのなかで、自発分極を持つ強誘電体をキャパシタの誘電体層に用いた不揮発性メモリ（ＦｅＲＡＭ）は、消費電力が小さいことから、モバイル分野の次世代メモリとして期待されている。
【０００４】
現在実用化されているＦｅＲＡＭは、１個のセル選択用トランジスタと、１個のデータ保持用の強誘電体キャパシタとで構成された１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のＦｅＲＡＭである。電源をオフ状態にしても強誘電体キャパシタには電荷が残留するので、１Ｔ１Ｃ型のＦｅＲＡＭは不揮発性の記憶素子として利用することができる。
【特許文献１】特開平９−１３４９７４号公報
【非特許文献１】石原宏，”トランジスタ型強誘電体メモリ開発の現状と将来展望”，電子情報通信学会誌，Ｖｏｌ．８８，Ｎｏ．４，２００５
【非特許文献２】Ｙｏｓｈｉｈｉｒｏ  Ａｒｉｍｏｔｏ，Ｈｉｒｏｓｈｉ  Ｉｓｈｉｗａｒａ，”Ｃｕｒｒｅｎｔ  Ｓｔａｔｕｓ  ｏｆ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ−Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ”，Ｒｅｐｒｉｎｔｅｄ  ｆｒｏｍ  Ｍａｔｅｒｉａｌｓ  Ｒｅｓｅａｒｃｈ  Ｓｏｃｉｅｔｙ  ＭＲＳ  Ｂｕｌｌｅｔｉｎ，Ｖｏｌ．２９，Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ  ２００４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、１Ｔ１Ｃ型のＦｅＲＡＭは、１個のメモリセルに１個のトランジスタと１個の強誘電体キャパシタとが必要なので、ＦｅＲＡＭ内にメモリセルを形成するためには、ある程度の大きさの形成領域が必要となる。さらに、強誘電体キャパシタに蓄積できる電荷量は、強誘電体キャパシタの電極面積に比例するので、ＦｅＲＡＭの微細化を進めてゆくと記憶保持に必要な電荷量が維持できなくなる。即ち、大容量の１Ｔ１Ｃ型のＦｅＲＡＭを作るのは困難である。
【０００６】
ＦｅＲＡＭの微細化における問題を解決するために、１Ｔ１Ｃ型ＦｅＲＡＭに代えて、ＦＥＴ型方式の１Ｔ（１トランジスタ）型のＦｅＲＡＭを用いる方法が提案されている。ＦＥＴ型ＦｅＲＡＭは、ゲート絶縁膜が強誘電体で形成されており、非破壊読出しが可能である。また、トランジスタの微細化の進展に伴って、メモリセルの面積を小さくすることが可能である。このため、ＦＥＴ型ＦｅＲＡＭは、微細化の点で１Ｔ１Ｃ型ＦｅＲＡＭに比べて優位性を有している。しかし、ＦＥＴ型ＦｅＲＡＭは、現状ではデータをメモリセルに書込んだり、メモリセルに記憶されたデータを読出したりするための電圧が高く、ゲート絶縁膜の信頼性も乏しい。従って、ＦＥＴ型ＦｅＲＡＭは、記憶保持性能を示すリテンション特性やメモリセル選択時のディスターブ特性が現行の１Ｔ１Ｃ型ＦｅＲＡＭに比べて劣っており、実用化されるまでには至っていない。
【０００７】
代表的なＦＥＴ型１Ｔ  ＦｅＲＡＭは、ソース領域及びドレイン領域が形成された半導体基板（Ｓ）のチャネル領域の上に、ゲート絶縁膜（Ｉ）、強誘電体膜（Ｆ）、及び電極膜（Ｍ）が積層された構造を有している。この構造を有するＦＥＴは、ＭＦＩＳ型ＦＥＴと呼ばれている。ＦＥＴ型１Ｔ  ＦｅＲＡＭでは、強誘電体膜の分極方向によってソース−ドレイン間のオン電流とオフ電流とが数桁異なることを利用して、記憶されたデータが「０」又は「１」であるのか読み出している。
【０００８】
図２７は、ＦＥＴ型１Ｔ  ＦｅＲＡＭのメモリアレイのデータ書込みを説明するための図である。図２７に示すように、ＦＥＴ型１Ｔ  ＦｅＲＡＭのメモリアレイは、マトリクス状に配置された複数のメモリセルを有している。ＦＥＴ型１Ｔ  ＦｅＲＡＭのメモリアレイではデータ書込み時に、選択セル１５０のゲート電極に接続されたワードライン１５１には例えば＋Ｖ（Ｖ）が印加され、ドレイン電極に接続されたビットライン１５３には例えば０（Ｖ）が印加される。その際、非選択セル１５２、１５４のゲート電極に接続されたワードライン１５１には＋１／３・Ｖ（Ｖ）が印加され、ドレイン電極に接続されたビットライン１５３には例えば＋２／３・（Ｖ）が印加される。即ち、全ての非選択セルのゲート電極に電圧を印加する必要がある。
【０００９】
これにより、選択セル１５０のＦｅＲＡＭの強誘電体膜には、＋Ｖ（Ｖ）の電圧が印加される。選択セル１５０が接続されたワードライン１５１又はビットライン１５３のいずれかに接続された非選択セル１５４のＦｅＲＡＭの強誘電体膜には、＋１／３・Ｖ（Ｖ）の電圧が印加される。選択セル１５０が接続されていないワードライン１５１又はビットラインに接続された非選択セル１５２のＦｅＲＡＭの強誘電体膜には、−１／３・Ｖ（Ｖ）の電圧が印加される。従って、リーク電流により非選択セル１５２、１５４においても電力が消費され、さらには１ビットの書き込みごとに全てのビット線、ワード線に電圧を印加するため、セルサイズが大きくなると、これらの配線の充放電電流が莫大になる。このように、ＦＥＴ型１Ｔ  ＦｅＲＡＭを備えた半導体記憶装置では低消費電力化を図るのが困難である。
【００１０】
図２８は、ｎ型ＦＥＴ型１Ｔ  ＦｅＲＡＭのメモリアレイのデータ読出しを説明するための図である。ＭＦＩＳ型ＦＥＴにおいて、データを長期間保持するためには、ゲート電極に０（Ｖ）を印加した場合に、強誘電体膜の分極方向によっては、ソース・ドレイン間に流れる電流の大小が実現している必要がある。図２８（ａ）は、並列型のメモリアレイを示し、図２８（ｂ）は、直列型のメモリアレイを示している。図２８（ａ）に示すように、複数のソース電極同士及びドレイン電極同士が接続された並列型のメモリアレイでは、データ読出し時には、全ての非選択セル１５２のゲート電極に−Ｖ（Ｖ）の電圧を印加して非選択ＦＥＴを高抵抗にすることにより、選択セル１５０のゲート電極に０（Ｖ）を印加して選択ＦＥＴのソース・ドレイン間に流れる電流の大小を周辺回路から読出す。一方、図２８（ｂ）に示すように、隣接するＦＥＴ型１Ｔ  ＦｅＲＡＭのソース電極とドレイン電極とが接続された直列型のメモリアレイでは、全ての非選択セル１５２のゲート電極に+Ｖ（Ｖ）を印加して非選択ＦＥＴを低抵抗にすることにより、選択セル１５０のゲート電極に０（Ｖ）を印加して選択ＦＥＴのソース・ドレイン間に流れる電流の大小の情報を周辺回路から読出す。
【００１１】
このように、ＦＥＴ型１Ｔ  ＦｅＲＡＭでは、データの書込み及び読出し時に、選択セル及び非選択セルの何れにも所定の電圧を印加する必要があるので、半導体記憶装置の低消費電力化を図ることが困難である。また、非選択セルの記憶データが書き換えられる可能性が高くなり、信頼性に乏しい。
【００１２】
以上の説明から明らかなように、１Ｔ１Ｃ型ＦｅＲＡＭでは微細化が困難であるという問題を有している。また、ＦＥＴ型１Ｔ  ＦｅＲＡＭでは、記憶素子としてのリテンション特性及びディスターブ特性が十分でないという問題を有している。また、ＦＥＴ型１Ｔ  ＦｅＲＡＭは、半導体記憶装置の低消費電力化を図ることが困難であるという問題を有している。
【００１３】
本発明の目的は、セルの微細化及び集積化が可能で、データの記憶特性に優れ、低消費電力化が可能な半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的は、半導体基板上方に形成された強誘電体膜と、前記強誘電体膜上に形成されたゲート電極と、前記強誘電体膜下方に形成された不純物活性化領域と、前記不純物活性化領域を挟んだ両側の一方に形成された高濃度のｎ型不純物活性化領域と、前記両側の他方に形成された高濃度のｐ型不純物活性化領域と、を有することを特徴とする半導体素子によって達成される。
【００１５】
また、上記目的は、強誘電体膜の分極方向によってデータを記憶するメモリセルを備えた半導体記憶装置において、前記メモリセルは、上記本発明の半導体素子と、ゲート電極、ソース領域、ドレイン領域を有するセル選択用トランジスタとからなり、前記ｐ型不純物活性化領域または前記ｎ型不純物活性化領域と前記ソース領域、あるいは前記ドレイン領域のうちの一方とが接続されていることを特徴とする半導体記憶装置によって達成される。
【００１６】
また、上記目的は、強誘電体膜の分極方向によってデータを記憶するメモリセルを備えた半導体記憶装置において、半導体基板上方に形成された強誘電体膜と、前記強誘電体膜上に形成されたゲート電極と、前記強誘電体膜下方の前記半導体基板に前記強誘電体膜の分極方向に応じて反転層が形成される反転層形成領域と、前記反転層形成領域を挟んだ両側の一方に形成されたカソード領域と、前記両側の他方に形成されたアノード領域と、を有する半導体素子と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜下層の前記半導体基板のチャネル領域を挟んだ両側に形成されたソース領域及びドレイン領域と、を有するセル選択用トランジスタと、を備え、前記半導体素子の前記カソード領域、あるいは前記アノード領域のうちの一方と前記セル選択用トランジスタの前記ソース領域、あるいは前記ドレイン領域のうちの一方とを電気的に接続してなるメモリセルを備えたことを特徴とする半導体記憶装置によって達成される。
【００１７】
上記目的は、強誘電体膜の分極の向きによってデータを記憶するメモリセルを備えた半導体記憶装置の製造方法において、半導体基板上方に強誘電体膜を形成し、前記強誘電体膜上にゲート電極を形成し、前記強誘電体膜下方の前記半導体基板の反転層形成領域を挟んだ両側の一方にカソード領域を、他方にアノード領域を形成して、半導体素子を形成し、前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート絶縁膜下層の前記半導体基板のチャネル領域を挟んだ両側にソース領域及びドレイン領域を形成して、セル選択用トランジスタを形成し、前記カソード領域、あるいは前記アノード領域のうちの一方と前記ソース領域、あるいは前記ドレイン領域のうちの一方とを接続して、前記メモリセルを形成することを特徴とする半導体記憶装置の製造方法によって達成される。
【００１８】
上記目的は、強誘電体膜の分極方向によってデータを記憶するメモリセルを備えた半導体記憶装置において、前記メモリセルは、第１導電型の半導体基板に形成され、前記第１導電型と異なる導電型の第２導電型のウェル領域と、前記ウェル領域上方に形成された強誘電体膜と、前記強誘電体膜上に形成されたゲート電極と、前記強誘電体膜下方の前記ウェル領域に前記強誘電体膜の分極方向に応じて反転層が形成される反転層形成領域と、前記反転層形成領域を挟んだ両側の一方に形成された前記第１導電型の第１不純物活性化領域と、前記両側の他方に形成された前記第１導電型の第２不純物活性化領域とを備えた記憶用半導体素子と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜下層の前記半導体基板のチャネル領域を挟んだ両側の一方に形成され、前記ウェル領域及び前記第２不純物活性化領域に電気的に接続された前記第２導電型の第３不純物活性化領域と、前記チャネル領域を挟んだ両側の他方に形成された前記第２導電型の第４不純物活性化領域とを備えたセル選択用トランジスタとを有することを特徴とする半導体記憶装置によって達成される。
【発明の効果】
【００１９】
本発明によれば、セルの微細化及び集積化が可能で、データの記憶特性、信頼性に優れ、低消費電力化が可能な半導体素子及びそれを用いた半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００２０】
〔第１の実施の形態〕
半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法について図１乃至図１８を用いて説明する。
【００２１】
本実施の形態による半導体素子は強誘電体ゲート付きｐｎ接合ダイオードであり、ゲート電極に印加する電圧の正負（極性）によって強誘電体膜の分極の向きが反転し、逆バイアス電圧の印加時に当該分極の向きによって流れる電流の大きさが異なる点に特徴を有している。また、本実施の形態による半導体記憶装置は、セル選択用トランジスタと、セル選択用トランジスタに電気的に接続された強誘電体ゲート付きｐｎ接合ダイオードとを有するメモリセルを備え、強誘電体ゲート付きｐｎ接合ダイオードの強誘電体膜の分極の向きを反転させて「０」又は「１」に相当する１ビットデータを書込み、当該分極の向きによって流れる電流の大きさによって「０」又は「１」に相当する１ビットデータを読出す点に特徴を有している。
【００２２】
まず、本実施の形態による強誘電体ゲート付きｐｎ接合ダイオードＧＤ及びそれを用いた半導体記憶装置１の構造について図１を用いて説明する。図１は、強誘電体ゲート付きｐｎ接合ダイオードＧＤにセル選択用トランジスタＳＴが接続された本実施の形態の半導体記憶装置１の１個のメモリセルの基板面に垂直な断面構造を示している。図１に示すように、半導体記憶装置１のメモリセルは、ｐ型シリコン半導体基板２に形成された素子分離絶縁膜４で画定された素子領域内に形成されている。素子領域内は、ｐ型シリコン半導体基板２のｐ型不純物活性領域と、低濃度のｎ型不純物活性化領域のｎ−（「−」はマイナスを示す）ウェル６とが形成されている。
【００２３】
素子分離絶縁膜４で画定された素子領域内のｐ型不純物活性領域には、セル選択に用いるｎ型ＦＥＴのセル選択用トランジスタＳＴが形成されている。ｎ−ウェル６には、「０」又は「１」の１ビットデータを残留分極の向きで記憶する強誘電体膜がゲート部に設けられた強誘電体ゲート付きｐｎ接合ダイオードＧＤが形成されている。
【００２４】
強誘電体ゲート付きｐｎ接合ダイオードＧＤのゲート部ＧＤ−Ｇは、ｎ−ウェル６のｎ−不純物領域上に形成された膜厚４ｎｍのＨｆＯ２（酸化ハフニウム）膜のゲート絶縁膜２２と、ゲート絶縁膜２２上に形成された膜厚４００ｎｍのＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９：タンタル酸ストロンチウムビスマス）膜のデータ記憶用強誘電体膜２６と、強誘電体膜２６上に形成された膜厚１００ｎｍのＰｔ（白金）膜のゲート電極２８とを有している。
【００２５】
強誘電体ゲート付きｐｎ接合ダイオードＧＤは、強誘電体膜２６下層の半導体基板２のｎ−ウェル６に強誘電体膜２６の分極の向きに応じて反転層が形成される反転層形成領域９０を有している。反転層形成領域９０を挟んだ両側の一方（図１で左側）にはｎ型不純物拡散層（ｎ型不純物活性化領域）のカソード領域（以下、必要に応じて「ｎ型不純物拡散層」又は「カソード領域」という）６２が形成され、他方（図１で右側）にはｐ型不純物拡散層（ｐ型不純物活性化領域）のアノード領域（以下、必要に応じて「ｐ型不純物拡散層」又は「アノード領域」という）６４が形成されている。カソード領域６２は、ｎ−ウェル６より高濃度のｎ型不純物拡散層である。アノード領域６４は、半導体基板２のｐ型不純物活性領域より高濃度のｐ型不純物拡散層である。
【００２６】
強誘電体ゲート付きｐｎ接合ダイオードＧＤは、反転層形成領域９０に反転層が形成されていない状態では、アノード領域６４とｎ−ウェル６とが接合されたｐ＋ｎ−接合ダイオードと看做すことができる。また、強誘電体ゲート付きｐｎ接合ダイオードＧＤは、反転層形成領域９０に反転層が形成された状態では、アノード領域６４とカソード領域６２とが高濃度ｐ型層とみなせる反転層を介して接合されたｐ＋ｎ＋接合ダイオードと看做すことができる。
【００２７】
セル選択用トランジスタＳＴのゲート部ＳＴ−Ｇは、半導体基板２のｐ型不純物領域上に形成された４ｎｍのＨｆＯ２膜のゲート絶縁膜２０と、ゲート絶縁膜２０上に形成された膜厚１５０ｎｍのポリシリコン膜のゲート電極２４とを有している。ゲート部ＳＴ−Ｇのゲート絶縁膜２０下層の半導体基板２に形成されるチャネル領域９１を挟んだ両側の一方（図１で左側）には、不純物濃度がカソード領域６２とほぼ同一のｎ型不純物拡散層のドレイン／ソース領域（以下、必要に応じて「ｎ型不純物拡散層」又は「ドレイン領域」という）６０が形成されている。
【００２８】
強誘電体ゲート付きｐｎ接合ダイオードＧＤのカソード領域であるｎ型不純物拡散層６２は、ｎ−ウェル６からセル選択用トランジスタＳＴのゲート部ＳＴ−Ｇのゲート絶縁膜２０下層のチャネル領域９１を挟んだ両側の他方（図１で右側）にまで延びてセル選択用トランジスタＳＴのソース／ドレイン領域（以下、必要に応じて「ソース領域」という）としても用いられるようになっている。
【００２９】
このように、ｎ型不純物領域６２は、強誘電体ゲート付きｐｎ接合ダイオードＧＤのカソード領域を構成すると共に、セル選択用トランジスタＳＴのソース領域を構成している。本実施の形態では、強誘電体ゲート付きｐｎ接合ダイオードＧＤのカソード領域と、セル選択用トランジスタＳＴのソース領域とは、一体的に形成されて電気的に接続された構成であるが、これらが分離されて電気的に接続された構成でももちろんよい。また、カソード領域とソース領域とが分離されている場合には、両領域を接続するための接続工程が必要になる。
【００３０】
また、セル選択用トランジスタＳＴのゲート部ＳＴ−Ｇのポリシリコン膜のゲート電極２４及びｎ型不純物拡散層６０、６２及びｐ型不純物拡散層６４の上層部にそれぞれシリサイド膜（不図示）が形成されている。
【００３１】
半導体基板２の全面にカバー膜として不図示の酸窒化シリコン（ＳｉＯＮ）膜が約２００ｎｍの厚さに形成され、その上に二酸化シリコン（ＳｉＯ２）の層間絶縁膜６６が約１．０μｍの厚さに形成されている。層間絶縁膜６６表面は平坦化されている。セル選択用トランジスタＳＴのゲート部ＳＴ−Ｇのポリシリコン膜のゲート電極２４及びセル選択用トランジスタＳＴのドレイン領域６０並びに強誘電体ゲート付きｐｎ接合ダイオードＧＤのゲート電極２８及びアノード領域６４の上層部の層間絶縁膜６６は開口されてそれぞれコンタクトホールが形成されている。各コンタクトホールには例えばタングステンが埋め込まれてタングステン・プラグ６８、７０、７２、７４が形成されている。タングステン・プラグ６８、７０、７２、７４上にはそれぞれ所定の配線７６、７８、８０、８２が形成されている。
【００３２】
また、配線７６、７８、８０、８２を埋めるほどに第２の層間絶縁膜６６’が形成されている。タングステン・プラグ７０及び配線７８上の層間絶縁膜６６’は開口されてコンタクトホールが形成されている。当該コンタクトホールには、例えばタングステン・プラグ７５が形成されている。タングステン・プラグ７５上には、図中左右方向に延伸する配線８３が形成されている。配線８３を埋めるほどに層間絶縁膜６６’’が形成されている。
【００３３】
本構造ではｐ型シリコン半導体基板２にｎ−ウェル６を形成しているが、ｎ型シリコン半導体基板にｐ−ウェルを形成するようにしてももちろんよい。この場合、図１において、カソード領域６２側にアノード領域が形成され、アノード領域６４側にカソード領域が形成される。また、このｐ−ウェル構成では、セル選択用トランジスタＳＴにｐ型ＭＯＳＦＥＴが用いられる。さらに、半導体記憶装置１にはメモリセル領域だけではなく周辺回路領域も存在し、周辺回路用にＣＭＯＳ構造が形成されていてもよい。
【００３４】
本実施の形態では、ゲート電極材料として、セル選択用トランジスタＳＴのゲート電極２４にはポリシリコン、強誘電体ゲート付きｐｎ接合ダイオードＧＤのゲート電極２８にはＰｔが用いられているが、ゲート電極の形成材料はこれらに限定されない。例えば、ゲート電極２４、２８の形成材料には、Ｉｒ、Ｒｕ、ＩｒＯ２、ＳＲＯ（ＳｒＲｕＯ３）又はＲｕＯ２を用いてもよい。
【００３５】
強誘電体膜には、ペロブスカイト構造を有するＰｂ（Ｚｒ，Ｔｉ）Ｏ３、あるいはＰｂ（Ｚｒ，Ｔｉ）Ｏ３にＬａ、Ｃａ、Ｓｒ、Ｎｂなどのドーパントを添加したＰＺＴ系の材料や、ビスマス層状構造を有する（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２あるいはＳｒＢｉ２Ｔａ２Ｏ９等が用いられる。ビスマス層状構造を有する強誘電体は、ＰＺＴ系材料に比べて分極電荷量は小さいが、誘電率も小さい。ＦＥＴ型ＦｅＲＡＭでは分極電荷量は１μＣ／ｃｍ２程度であれは十分動作する。ビスマス層状構造を有する強誘電体は誘電率が小さく強誘電体層により大きな電圧がかけられる。データ記憶用の強誘電体膜２６の形成材料としてＳＢＴが用いられているが、例えばＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）、ＰＧＯ（Ｐｂ５Ｇｅ３Ｏ１１）、ＢＦＯ（ＢｉＦｅＯ３）、ＳＴＮ（Ｓｒ２（Ｔａ，Ｎｂ）２Ｏ７）又はＢＮＭＯ（ＢｉＮｉＸＭｎ１−ＸＯ３）等の強誘電体材料でももちろんよい。
【００３６】
次に、本実施の形態の強誘電体ゲート付きｐｎ接合ダイオードＧＤ及びそれを用いた半導体記憶装置１によるデータの書込み/読出し方法について図２乃至図８を用いて説明する。図２は、本実施の形態による半導体記憶装置１のメモリセルの構造を模式的に示す斜視図である。図２に示すように、セル選択用トランジスタＳＴのドレイン領域６０には、図中斜め方向に延伸し、ドレイン領域６０にデータを出力するビットラインＢＬが電気的に接続されている。セル選択用トランジスタＳＴのゲート電極２４には、ビットラインＢＬに交差し、セル選択用トランジスタＳＴのオン／オフを制御するセル選択信号をゲート電極２４に出力するワードラインＷＬが電気的に接続されている。
【００３７】
強誘電体ゲート付きｐｎ接合ダイオードＧＤのゲート電極２８には、ビットラインＢＬにほぼ並列し、データ記憶用の強誘電体膜２６の分極の向きを反転させる電圧をゲート電極２８に印加するドライブラインＤＬが電気的に接続されている。強誘電体ゲート付きｐｎ接合ダイオードＧＤのアノード領域６４には、ビットラインＢＬ及びドライブラインＤＬにほぼ並列し、アノード領域６４をオープン又は基準電位（例えばＧＮＤ（接地））にするプレートラインＰＬが電気的に接続されている。半導体記憶装置１は、ワードラインＷＬ、ビットラインＢＬ、ドライブラインＤＬ及びプレートラインＰＬに印加する電圧の組み合わせにより、メモリセルにデータを書込んだり、メモリセルに記憶されたデータを読出したりする。
【００３８】
図３は、データ書込み時の各ラインＷＬ、ＢＬ、ＤＬ、ＰＬへの印加電圧を示す表である。図３に示すように、最左欄に示す「０」の１ビットデータの書込み時には、ワードラインＷＬを＋Ｖ０（Ｖ）とし、ビットラインＢＬを０（Ｖ）とし、ドライブラインＤＬを＋Ｖ１（Ｖ）とし、プレートラインＰＬをオープン（ハイ・インピーダンス状態）とする。また、最左欄に示す「１」の１ビットデータの書込み時には、ワードラインＷＬを＋Ｖ０（Ｖ）とし、ビットラインＢＬを＋Ｖ１（Ｖ）とし、ドライブラインＤＬを０（Ｖ）とし、プレートラインＰＬをオープンとする。ここで、＋Ｖ１（Ｖ）は、「１」の１ビットデータに対応したデータ電圧を表している。
【００３９】
次に、本実施の形態の半導体記憶装置１のメモリセルへのデータ書込みについて図４及び図５を用いてより具体的に説明する。図４は、半導体記憶装置１のメモリセルに「０」に相当する１ビットデータを書込む方法を説明する図である。図４（ａ）は、「０」に相当する１ビットデータ書込み時の半導体記憶装置１のメモリセルを模式的に示し、図４（ｂ）は、「０」に相当する１ビットデータ書込み時の当該メモリセルの等価回路を示している。
【００４０】
図４（ａ）及び図４（ｂ）に示すように、ワードラインＷＬからセル選択信号として＋Ｖ０（Ｖ）のゲート電圧がセル選択用トランジスタＳＴのゲート電極２４に印加されると、チャネル領域９１にチャネルが形成されてセル選択用トランジスタＳＴはオン状態になり、ビットラインＢＬからドレイン領域６０に印加された「０」の１ビットデータに対応した０（Ｖ）のデータ電圧がカソード領域６２及びｎ−ウェル６に印加される。これにより、強誘電体膜２６の下方の反転層形成領域９０の全面には、０（Ｖ）のデータ電圧が印加される。プレートラインＰＬはオープン状態なので、アノード領域６４とｎ−ウェル６との間に電流は流れず、ｎ−ウェル６の電圧は０（Ｖ）で維持される。
【００４１】
セル選択信号の入力と例えば同時に、ドライブラインＤＬから強誘電体ゲート付きｐｎ接合ダイオードＧＤのゲート電極２８に＋Ｖ１（Ｖ）の電圧が印加される。ゲート電極２８の電位＋Ｖ１よりデータ電圧の電位０は低いので、強誘電体膜２６には、ゲート電極２８側が正（＋）となり半導体基板２側が負（−）となる極性の電圧が印加される。これにより、強誘電体膜２６は図４（ａ）の太矢印で示すように下向きに分極する。半導体基板２側の強誘電体膜２６表面は正（＋）に帯電するため、反転層形成領域９０には電子が集まり反転層は形成されない。図４（ａ）に示すように、本実施の形態では、強誘電体膜２６の分極方向が下、つまり半導体基板２側を向いているときに、「０」という１ビットデータを対応付けている。また、図４（ｂ）に示すように、「０」に相当する１ビットデータが書込まれた強誘電体ゲート付きｐｎ接合ダイオードＧＤは、ｐ＋ｎ−接合ダイオードとなる。
【００４２】
データ書込み終了後に、各ラインＷＬ、ＢＬ、ＤＬを無印加状態にしても、強誘電体膜２６の分極の向きは維持されるので、メモリセルは「０」に相当する１ビットデータを記憶することができる。
【００４３】
図５は、半導体記憶装置１のメモリセルに「１」の１ビットデータを書込む方法を説明する図である。図５（ａ）は、「１」に相当する１ビットデータ書込み時の半導体記憶装置１のメモリセルを模式的に示し、図５（ｂ）は、「１」に相当する１ビットデータ書込み時の当該メモリセルの等価回路を示している。
【００４４】
図５（ａ）及び図５（ｂ）に示すように、ワードラインＷＬからセル選択信号として＋Ｖ０（Ｖ）のゲート電圧がセル選択用トランジスタＳＴのゲート電極２４に印加されると、チャネル領域９１にチャネルが形成されてセル選択用トランジスタＳＴはオン状態になり、ビットラインＢＬからドレイン領域６０に印加された「１」の１ビットデータに対応した＋Ｖ１（Ｖ）のデータ電圧がカソード領域６２及びｎ−ウェル６に印加される。これにより、強誘電体膜２６の下方の反転層形成領域９０の全面には、＋Ｖ１（Ｖ）のデータ電圧が印加される。プレートラインＰＬはオープン状態なので、アノード領域６４とｎ−ウェル６との間に電流は流れず、ｎ−ウェル６の電圧は＋Ｖ１（Ｖ）で維持される。
【００４５】
セル選択信号の入力と例えば同時に、ドライブラインＤＬから強誘電体ゲート付きｐｎ接合ダイオードＧＤのゲート電極２８に０（Ｖ）の電圧が印加される。ゲート電極２８の電位０よりデータ電圧の電位＋Ｖ１は高いので、強誘電体膜２６には、ゲート電極２８側が負（−）となり半導体基板２側が正（＋）となる極性の電圧が印加される。これにより、強誘電体膜２６は図５（ａ）の太矢印で示すように上向きに分極する。半導体基板２側の強誘電体膜２６表面は負（−）に帯電するため、反転層形成領域９０には正孔が集まってｐ＋型反転層が形成される。図５（ａ）に示すように、本発明では、強誘電体膜２６の分極方向が上、つまりゲート電極２８側を向いているときに、「１」という１ビットデータを対応付けている。また、図５（ｂ）に示すように、「１」の１ビットデータが書込まれた強誘電体ゲート付きｐｎ接合ダイオードＧＤは、ｐ＋ｎ＋接合ダイオードとなる。
【００４６】
次に、本実施の形態の半導体記憶装置１のメモリセルに記憶されたデータの読出しについて図６乃至図８を用いて説明する。図６は、データ読出し時の各ラインＷＬ、ＢＬ、ＤＬ、ＰＬへの印加電圧を示す表である。図６に示すように、最左欄に示す「０」又は「１」の１ビットデータを読出す時には、ワードラインＷＬを＋Ｖ０（Ｖ）とし、ビットラインＢＬを＋Ｖｒ（Ｖ）とし、ドライブラインＤＬを０（Ｖ）とし、プレートラインＰＬを基準電位（例えばＧＮＤ（接地））にする。ここで、＋Ｖｒ（Ｖ）は、データ読出し用のデータ読出し電圧であり、＋Ｖ０＞＋Ｖｒ＞０の関係を満たすように設定される。後程詳述するが、図６の最右欄に示すように、「０」の１ビットデータの読出時には、強誘電体ゲート付きｐｎ接合ダイオードＧＤに流れる逆方向電流Ｉｄは、０とみなせる極めて小さな電流Ｉ０（ｍＡ）となり、「１」の１ビットデータの読出時には、逆方向電流ＩｄはＩ０に対して非常に大きいＩ１（ｍＡ）となる。
【００４７】
次に、本実施の形態の半導体記憶装置１のメモリセルからのデータ読出しについて図７及び図８を用いてより具体的に説明する。図７は、半導体記憶装置１のメモリセルから「０」に相当する１ビットデータを読出す方法を説明する図である。図７（ａ）は、「０」に相当する１ビットデータ読出し時の半導体記憶装置１のメモリセルを模式的に示し、図７（ｂ）は、「０」に相当する１ビットデータ読出し時の当該メモリセルの等価回路を示し、図７（ｃ）は、強誘電体ゲート付きｐｎ接合ダイオードＧＤの電流Ｉｄ対電圧Ｖの特性（ＩＶ特性）を示している。
【００４８】
図７（ａ）及び図７（ｂ）に示すように、ワードラインＷＬからセル選択信号として＋Ｖ０（Ｖ）のゲート電圧がセル選択用トランジスタＳＴのゲート電極２４に印加されると、チャネル領域９１にチャネルが形成されてセル選択用トランジスタＳＴはオン状態になり、ビットラインＢＬからドレイン領域６０に印加されたデータ読出し電圧＋Ｖｒ（Ｖ）がカソード領域６２及びｎ−ウェル６に印加される。プレートラインＰＬは接地されているので、強誘電体ゲート付きｐｎ接合ダイオードＧＤには逆バイアス電圧が印加される。
【００４９】
セル選択信号の入力と例えば同時に、ドライブラインＤＬから強誘電体ゲート付きｐｎ接合ダイオードＧＤのゲート電極２８に０（Ｖ）の電圧が印加される。これにより、強誘電体膜２６に所定の電圧が印加される。この際、分極の向きに影響を与えないように、読み出し電圧＋Ｖｒ（Ｖ）は十分小さい必要がある。
【００５０】
上述したように、「０」に相当する１ビットデータの記憶時には、反転層形成領域９０には反転層が形成されないので、強誘電体ゲート付きｐｎ接合ダイオードＧＤの構成は、（ｎ＋）（ｎ−）（ｐ＋）となる。従って、図７（ｂ）に示すように、強誘電体ゲート付きｐｎ接合ダイオードＧＤは、ｎ−ウェル６とアノード領域６４とが接合されたｐ＋ｎ−接合ダイオードと看做すことができる。ｐ＋ｎ−接合ダイオードの降伏電圧は相対的に大きい。このため、データ読出し電圧＋Ｖｒの大きさを当該降伏電圧より小さい値に設定しておくことにより、図７（ｃ）に示すように、強誘電体ゲート付きｐｎ接合ダイオードＧＤには、逆バイアス電圧−Ｖｒが印加されてもほぼ０と見なせる極めて小さい逆方向電流Ｉ０（ｍＡ）しか流れない。
【００５１】
図８は、半導体記憶装置１のメモリセルから「１」に相当する１ビットデータを読出す方法をより具体的に説明する図である。図８（ａ）は、「１」に相当する１ビットデータ読出し時の半導体記憶装置１のメモリセルを模式的に示し、図８（ｂ）は、「１」に相当する１ビットデータ読出し時の当該メモリセルの等価回路を示し、図８（ｃ）は、強誘電体ゲート付きｐｎ接合ダイオードＧＤの電流Ｉｄ対電圧Ｖの特性（ＩＶ特性）を示している。
【００５２】
図６を用いて説明したように、「１」に相当する１ビットデータの読出し時の各ラインＷＬ、ＢＬ、ＤＬ、ＰＬに印加される電圧は、「０」に相当する１ビットデータの読出し時の電圧と同様である。従って、図８（ａ）及び図８（ｂ）に示すように、強誘電体ゲート付きｐｎ接合ダイオードＧＤには、逆バイアス電圧−Ｖｒが印加される。
【００５３】
上述したように、「１」に相当する１ビットデータの記憶時には、反転層形成領域９０にはｐ＋型反転層が形成されているので、図８（ｂ）に示すように、強誘電体ゲート付きｐｎ接合ダイオードＧＤは、（ｎ＋）（ｐ＋）となり、ｐ型反転層を介してカソード領域６２（ｎ＋）とアノード領域６４（ｐ＋）とが接合されたｐ＋ｎ＋接合ダイオードと看做すことができる。高濃度のｎ型不純物拡散層を有するカソード領域６２とｐ＋型反転層との間の耐電圧は、高濃度のｐ型不純物拡散層を有するアノード領域６４と反転層形成領域９０を一部に含むｎ−ウェル６との間の耐電圧より低い。従って、「０」の１ビットデータが記憶されてアノード領域６４とｎ−ウェル６とでｐｎ接合が形成されている状態よりも、「１」の１ビットデータが記憶されてカソード領域６２とｐ＋型反転層とでｐｎ接合が形成されている状態の方が、降伏電圧が小さくなる。このため、図８（ｃ）に示すように、逆バイアス電圧−Ｖｒ（Ｖ）が印加されると、強誘電体ゲート付きｐｎ接合ダイオードＧＤには、逆方向電流Ｉ０と比較して非常に大きな逆方向電流Ｉ１（ｍＡ）が流れる。
【００５４】
このように、強誘電体ゲート付きｐｎ接合ダイオードＧＤに流れる逆方向電流の大きさは強誘電体膜２６に記憶されたデータにより異なるので、逆方向電流の大きさを判定することにより「０」又は「１」に相当する１ビットデータを読出すことができる。
【００５５】
データ読出し終了後、各ラインＷＬ、ＢＬ、ＤＬ、ＰＬを無印加状態にしても、データ記憶用の強誘電体膜２６の分極の向きは変化しないので、メモリセルは「０」又は「１」に相当する１ビットデータを記憶し続けることができる。従って、本実施の形態による半導体記憶装置１は非破壊読出しが可能である。
【００５６】
ｎ−ウェル６（ｎ−領域）の不純物濃度がカソード領域６２（ｎ＋領域）の不純物濃度より小さく、ｐ型シリコン半導体基板（ｐ−領域）の不純物濃度がアノード領域（ｐ＋領域）の不純物濃度より小さくなるように各層の不純物濃度を制御することによってオン電流とオフ電流との比が１０以上となる強誘電体ゲート付きｐｎ接合ダイオードＧＤを実現することができる。その際、各領域の不純物濃度の上記条件を満たしたうえで、ｎ−領域の不純物濃度範囲を１．０×１０１４〜１．０×１０１８ｃｍ−３とし、ｎ＋領域の不純物濃度範囲を１．０×１０１６〜１．０×１０２０ｃｍ−３とし、ｐ−領域の不純物濃度範囲を１．０×１０１４〜１．０×１０１８ｃｍ−３とし、ｐ＋領域の不純物濃度範囲を１．０×１０１６〜１．０×１０２０ｃｍ−３とすることが望ましい。
【００５７】
以上説明したように、本実施の形態によれば、強誘電体ゲート付きｐｎ接合ダイオードＧＤに備えられたデータ記憶用の強誘電体膜２６の分極の向きによりデータを書込み、強誘電体ゲート付きｐｎ接合ダイオードＧＤに流れる電流の大きさによりデータを読出すことができる。本実施の形態の半導体記憶装置１は、従来の１Ｔ１Ｃ型のＦｅＲＡＭのように強誘電体キャパシタに蓄積された電荷量に基づいてデータを読出す構成ではないので、微細化及び集積化に優れる。また、本実施の形態の半導体記憶装置１は、データ読出し時に非選択セルの強誘電体膜２６には大きな電圧が印加されないので従来のＦＥＴ型１Ｔ  ＦｅＲＡＭと比較して、ディスターブ特性の向上を図ることができると共に半導体記憶装置の低消費電力化を図ることができる。
【００５８】
次に、本実施の形態による強誘電体ゲート付きｐｎ接合ダイオードＧＤ及びそれを用いた半導体記憶装置１の製造方法について図９乃至図１３を用いて説明する。図９乃至図１３は、本実施の形態による強誘電体ゲート付きｐｎ接合ダイオードＧＤ及びそれを用いた半導体記憶装置１の製造方法を示す工程断面図である。
【００５９】
まず、図９（ａ）に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；浅溝素子分離）法やＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法等を用いてｐ型シリコン半導体基板２に素子分離絶縁膜４を形成する。
【００６０】
次いで、素子分離絶縁膜４で画定された素子領域内のｎ−ウェル形成領域以外の領域を覆うようにパターニングされたレジスト層（不図示）を形成する。続いて、当該レジスト層をマスクとして基板２内１μｍ程度の深さにｎ型不純物をイオン注入する。次いでレジスト層を除去してからアニール処理を施して不純物を活性化してｎ−ウェル６を形成する。
【００６１】
次に、図９（ｂ）に示すように、ゲート絶縁膜となる膜厚４ｎｍのＨｆＯ２膜８を例えばＣＶＤ法を用いて半導体基板２上の全面に形成し、次いでＨｆＯ２膜８上に、ＣＳＤ法（ゾルゲル法）を用いて強誘電体膜となる膜厚４００ｎｍのＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜１０を形成する。
【００６２】
次に、酸素（Ｏ２）１００％雰囲気中で８００℃〜９００℃で基板２をアニール処理する。次いで、電子ビーム蒸着法により、強誘電体ゲート付きｐｎ接合ダイオードのゲート電極となる膜厚１００ｎｍのＰｔ膜１２をＳＢＴ膜１０上に成膜する。
【００６３】
なお、強誘電体膜を形成するためにゲート絶縁膜材料としてＨｆＯ２（酸化ハフニウム）膜８を用いているが、強誘電体膜のないセル選択用トランジスタＳＴのゲート部ＳＴ−Ｇのゲート絶縁膜は、製造工程は増加するものの熱酸化法を用いて半導体基板２上に形成したシリコン酸化膜（不図示）を用いるようにしてもよい。次に、レジストを塗布してパターニングし、強誘電体ゲートｐｎ接合ダイオードのゲート領域にレジスト層１４を形成する。
【００６４】
次に、塩素系のエッチングガスを用いてレジスト層１４をエッチングマスクとして半導体基板２上をエッチングし、図９（ｃ）に示すように露出部のＰｔ膜１２及びＳＢＴ膜１０を順次除去して、ＨｆＯ２膜８が露出するまでエッチング処理を行う。最後にエッチングマスクとして用いていたレジスト層１４を除去する。
【００６５】
次に、図１０（ａ）に示すように、例えばＣＶＤ法を用いて全面に膜厚２５０ｎｍの多結晶シリコン（ポリシリコン）膜１６を成膜する。必要に応じて、ＣＭＰ法などの方法でポリシリコン表面を平坦にした後、図１０（ｂ）に示すように、レジスト層１８を塗布し、ポリシリコンを残す部分だけレジスト層１８を残し、他はエッチング除去する。
【００６６】
次に、レジスト層１８を除去したのち、ＨｆＯ２膜をエッチング除去する。これにより、図１１（ａ）に示すように、ＨｆＯ２膜のゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されたＳＢＴ膜の強誘電体膜２６と、強誘電体膜２６上に形成されたＰｔ膜のゲート電極２８とを有する強誘電体ゲート付きｐｎ接合ダイオードＧＤのゲート部ＧＤ−Ｇが完成する。同様にして、ＨｆＯ２膜のゲート絶縁膜２０と、ゲート絶縁膜２０上に形成されたポリシリコン膜のゲート電極２４とを有するセル選択用トランジスタＳＴのゲート部ＳＴ−Ｇが完成する。
【００６７】
次に、図１１（ｂ）に示すように、レジストを塗布してパターニングし、ｎ−ウエル６内に形成すべきｐ型不純物形成領域上を覆うレジスト層３０を形成する。続いて、例えばイオン注入法を用い、レジスト層３０及びゲート部ＳＴ−Ｇ，ＧＤ−ＧをマスクとしてＰ（リン）やＡｓ（ヒ素）等のｎ型不純物を半導体基板２内の領域に導入して、ｎ型不純物領域３２、３４を形成する。例えば、Ｐの注入条件は加速エネルギー３０ｋｅＶ〜７０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２〜1×１０１6ｃｍ−２であり、好適には加速エネルギー５０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入される。その後、レジスト層３０を除去する。
【００６８】
次に、図１２に示すように、レジストを塗布してパターニングし、ｎ−ウエル６内に形成すべきｐ型不純物領域３８上を露出させたレジスト層３６を形成する。続いて、例えばイオン注入法を用い、レジスト層３６及びゲート部ＧＤ−ＧをマスクとしてＢ（ボロン）等のｐ型不純物を半導体基板２内に導入する。例えばＢの注入条件は加速エネルギー２０ｋｅＶ〜６０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２〜２×１０１６ｃｍ−２であり、好適には加速エネルギー４０ｋｅＶ、ドーズ量８×１０１５ｃｍ−２で、イオン注入される。その後、レジスト層３６を除去する。
【００６９】
次に、急速ランプ加熱装置等を用いてアニール処理を施し、注入した不純物を活性化する。このアニール処理は、例えば加熱温度（到達温度）７００℃以上１０００℃以下、加熱時間２０ｓ以上１２０ｓ以下で行われる。これにより、図１２に示す不純物領域３２、３４、３８が活性化されて、図１３に示すように、ゲート部ＳＴ−Ｇの両側のｎ型不純物拡散層６０、６２、ならびにｐ型不純物拡散層からなるアノード領域６４が形成される。
【００７０】
その後、図１３に示すように、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、二酸化シリコン（ＳｉＯ２）の層間絶縁膜６６をカバー膜上に約１．０μｍの厚さに成長する。続いて、層間絶縁膜６６を化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨してその表面を平坦化する。次に、図１３に示すようにコンタクトホールを形成する。次いで、ＤＣスパッタ法によって、Ｔｉ膜とＰｔ膜を層間絶縁膜６６上に順に形成する。この場合、Ｔｉ膜の厚さを１０〜３０ｎｍ程度、例えば２０ｎｍとし、Ｐｔ膜の厚さを１００〜３００ｎｍ程度、例えば１７５ｎｍとする。Ｔｉ膜は、Ｐｔ膜と層間絶縁膜６６との密着性を改善する役割を果たす。
【００７１】
なお、この間に、保護層（不図示）としてＡｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２などの酸化物膜をスパッタリング法により５０ｎｍの厚さに形成してもよい。保護層は、還元され易い誘電体膜を水素から保護して、水素がその内部に入ることをブロックするために形成される。
【００７２】
次に、図１に示すようにタングステン・プラグ６８、７０、７２、７４を形成する。レジスト層を除去した後に、層間絶縁膜６６上とコンタクトホールの内面にＲＦ前処理エッチングを行った後、それらの上にスパッタリング法によりＴｉ膜を２０ｎｍ、ＴｉＮ（窒化チタン）膜を５０ｎｍの厚さに形成し、これらの膜を密着層とする。さらに、フッ化タングステンガス（ＷＦ６）、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層の上にタングステン膜を形成する。
【００７３】
なお、タングステン膜の成長初期にはシラン（ＳｉＨ４）ガスも使用する。タングステン膜は、各コンタクトホールを完全に埋め込む厚さ、例えば層間絶縁膜上で５００ｎｍ程度とする。なお、コンタクトホールはそれぞれテーパ形状となっているので、それらの中に埋め込まれたタングステン膜には空洞（ス、ボイドともいう）が形成され難い。
【００７４】
次に、層間絶縁膜６６上のタングステン膜と密着層をＣＭＰ法により除去し、各コンタクトホール内にのみ残す。これにより、コンタクトホール内のタングステン膜と密着層をタングステン・プラグ６８、７０、７２、７４として使用する。ここで、ＣＭＰ法の代わりにエッチバックを用いると、タングステン膜のエッチングと密着層のエッチングでそれぞれ異なるエッチングガスが必要となるので、エッチング管理に手間がかかる。
【００７５】
その後、横方向にＡｌ、あるいはＣｕを用いて配線７６、７８、８０、８２を形成する。必要に応じて、第２の層間絶縁膜、コンタクトホールを空け、タングステンを埋め込み縦方向の配線を形成する（いずれも不図示）。回路構成に応じてこの配線工程が複数回繰り返される。以上の工程を経て、図１に示すような構造の本実施形態による半導体記憶装置１が完成する。
【００７６】
次に、本実施の形態による半導体記憶装置のメモリアレイ構成についてその等価回路を用いて説明する。図１４は、本実施の形態による半導体記憶装置１のメモリアレイ構成の等価回路を示している。図１４は、ｍ行ｎ列のメモリセル配列を有する半導体記憶装置１の１×２メモリセル分の回路例を示している。複数のメモリセル領域ＭＣ１１、ＭＣ１２がマトリクス状に配列され、複数のワードラインＷＬ１、ＷＬ２と複数のビットラインＢＬ１（図１４では１本示されている）とが縦横に配置されている。さらに、複数のドライブラインＤＬ１と複数のプレートラインＰＬ１（図１４では共に１本示されている）とがビットラインＢＬ１にそれぞれ並列して配置されている。各メモリセル領域ＭＣ１１、ＭＣ１２には、図１に示す強誘電体ゲート付きｐｎ接合ダイオードＧＤ１１、ＧＤ１２と、当該ダイオードＧＤ１１、ＧＤ１２にそれぞれ接続されたセル選択用トランジスタＳＴ１１、ＳＴ１２とが形成されている。
【００７７】
以下、メモリセル領域ＭＣ１１を例にとって、半導体記憶装置１の回路構成について説明するが、他のメモリセル領域ＭＣｍｎもメモリセル領域ＭＣ１１と同様の構成を有している。メモリセル領域ＭＣ１１内のセル選択用トランジスタＳＴ１１のゲート端子は、セル選択信号を印加するワードラインＷＬ１に接続され、ドレイン端子は、データを出力するビットラインＢＬ１に接続され、ソース端子は、強誘電体ゲート付きｐｎ接合ダイオードＧＤ１１のカソード端子に接続されている。
【００７８】
強誘電体ゲート付きｐｎ接合ダイオードＧＤ１１のアノード端子は、データの書込み／読出しにおいてオープン／接地が切り替わるプレートラインＰＬ１に接続され、ゲート端子は、データ記憶用強誘電体膜の分極の向きを反転させる電圧を印加するドライブラインＤＬ１に接続されている。
【００７９】
ワードラインＷＬ１は、ワードラインデコーダ／ドライバ回路１０８に接続されている。プレートラインＰＬ１は、プレートラインデコーダ／ドライバ回路１０４に接続されている。ドライブラインＤＬ１は、ドライブラインデコーダ／ドライバ回路１０６に接続されている。ビットラインＢＬ１は、ビットラインデコーダ／ドライバ回路１１０に接続されている。各デコーダ／ドライバ回路１０４、１０６、１０８、１１０は、センスタイミングコントローラ１０２により制御され、書込み／読出しに必要な所定の電圧を所定のタイミングで各ラインＰＬ１、ＤＬ１、ＷＬ１、ＢＬ１に印加するようになっている。
【００８０】
ビットラインＢＬ１には、さらにセンスアンプ（Ｓ／Ａ）１１２が接続されている。センスアンプ１１２は、メモリセル領域ＭＣ１１から読出された読出しデータの「０」又は「１」を判定する。
【００８１】
半導体記憶装置１は、メモリセル領域ＭＣから読出された読出しデータの「０」又は「１」の判定に用いるリファレンスデータを出力するリファレンスメモリセル領域ＲＭＣを有している。リファレンスメモリセル領域ＲＭＣは、例えばメモリセル領域ＭＣと同数形成されている。図１４は、ｍ行ｎ列のリファレンスメモリセル配列のうちの１リファレンスメモリセル分の回路例を示している。複数のリファレンスメモリセル領域ＲＭＣ１１（図１４では、１つ示されている）がマトリクス状に配列され、複数のリファレンスワードラインＲＷＬ１と複数のリファレンスビットラインＲＢＬ１（図１４では、各１本示されている）とが縦横に配置されている。さらに、複数のリファレンスドライブラインＲＤＬ１と複数のリファレンスプレートラインＲＰＬ１（図１４では、各１本示されている）とがリファレンスビットラインＲＢＬ１にそれぞれ並列して配置されている。各リファレンスメモリセル領域ＲＭＣ１１には、メモリセル領域ＭＣ１１内に備えられた強誘電体ゲート付きｐｎ接合ダイオードＧＤ１１及びセル選択用トランジスタＳＴ１１と同様の構成の強誘電体ゲート付きｐｎ接合ダイオードＲＧＤ１１と、セル選択用トランジスタＲＳＴ１１とが形成されている。
【００８２】
以下、リファレンスメモリセル領域ＲＭＣ１１を例にとって回路構成について説明するが、他のリファレンスメモリセル領域もリファレンスメモリセル領域ＲＭＣ１１と同様の構成を有している。リファレンスメモリセル領域ＲＭＣ１１内のセル選択用トランジスタＲＳＴ１１のゲート端子は、セル選択信号を印加するリファレンスワードラインＲＷＬ１に接続され、ドレイン端子は、リファレンスデータを出力するリファレンスビットラインＲＢＬ１に接続され、ソース端子は、強誘電体ゲート付きｐｎ接合ダイオードＲＧＤ１１のカソード端子に接続されている。
【００８３】
強誘電体ゲート付きｐｎ接合ダイオードＲＧＤ１１のアノード端子は、データの書込み／読出しにおいてオープン／接地が切り替わるリファレンスプレートラインＲＰＬ１に接続され、ゲート端子は、データ記憶用強誘電体膜の分極の向きを反転させる電圧を印加するリファレンスドライブラインＲＤＬ１に接続されている。
【００８４】
リファレンスワードラインＲＷＬ１は、ワードラインデコーダ／ドライバ回路１１６に接続されている。リファレンスプレートラインＲＰＬ１は、プレートラインデコーダ／ドライバ回路に接続され、リファレンスドライブラインＲＤＬ１は、ドライブラインデコーダ／ドライバ回路に接続され、リファレンスビットラインＲＢＬ１は、ビットラインデコーダ／ドライバ回路に接続されている。図１４は、これらのデコーダ／ドライバ回路を１つのデコーダ／ドライバ回路１１４として表している。各デコーダ／ドライバ回路１１４、１１６は、センスタイミングコントローラ１０２により制御され、書込み／読出しに必要な所定の電圧を所定のタイミングで各ラインＲＰＬ１、ＲＤＬ１、ＲＷＬ１、ＲＢＬ１に印加するようになっている。
【００８５】
リファレンスビットラインＲＢＬ１には、さらにセンスアンプ１１２が接続されている。センスアンプ１１２は、メモリセル領域ＭＣ１１に流れる逆方向電流と、リファレンスメモリ領域ＲＭＣ１１に流れる逆方向電流とを比較して、電流電圧変換すると共に外部システムの論理レベルまで電圧レベルを増幅する。メモリセル領域ＭＣ１１から読出された読出しデータの「０」又は「１」の判定は、センスアンプ１１２の出力電圧レベルによって判断される。センスアンプ１１２は、ビットラインＢＬｍ及びリファレンスビットラインＲＢＬｍを入力とするｍ個のセンスアンプ回路（不図示）が備えられている。
【００８６】
センスアンプ１１２はデータＩ／Ｏ回路１１８に接続されている。データＩ／Ｏ回路１１８は出力部１２０に接続され、読出されたデータを例えば外部システムに出力するようになっている。
【００８７】
次に、本実施の形態による半導体記憶装置１のメモリアレイ構成の動作について図１４及び図１５を用いて説明する。図１５は、半導体記憶装置１のデータ書込み／読出し時の各ラインＷＬ、ＢＬ、ＤＬ、ＰＬへの印加電圧と、リファレンスメモリセルに「０」に相当する１ビットデータが書込まれている場合のセンスアンプの出力を示す表である。
【００８８】
セル選択時の書込み／読出しにおける各ラインＷＬ、ＢＬ、ＤＬの印加電圧と、プレートラインＰＬのオープン／接地の切り替えは、図３及び図４と同様である。図１５に示すように、「０」に相当する１ビットデータの読出し時には、最右欄に示すセンスアンプの出力は、相対的に低い電圧＋ＶＬになり、「１」に相当する１ビットデータの読出し時には、センスアンプの出力は相対的に高い電圧＋ＶＨになる。図１５には示していないが、リファレンスメモリセルに「１」に相当する１ビットデータが書込まれている場合には、センスアンプは、「０」に相当する１ビットデータの読出し時に相対的に高い電圧＋ＶＨを出力し、「１」に相当する１ビットデータの読出し時に相対的に低い電圧＋ＶＬを出力する。センスアンプの出力は、データ読出し時以外は、非適用（Ｎ／Ａ；Ｎｏｔ  Ａｐｐｌｉｃａｂｌｅ）である。
セル非選択時には、ワードラインＷＬには０（Ｖ）が印加され、その他の各ラインＢＬ、ＤＬ、ＰＬは非適用（Ｎ／Ａ）である。
【００８９】
次に、半導体記憶装置１の書込み動作について、メモリセル領域ＭＣ１１に「０」に相当する１ビットデータを書込む場合で説明する。センスタイミングコントローラ１０２から出力された所定の制御信号により、ワードラインデコーダ／ドライバ回路１０８はワードラインＷＬ１にゲート電圧が＋Ｖ０（Ｖ）のセル選択信号を出力し、ドライブラインデコーダ／ドライバ回路１０６はドライブラインＤＬ１に＋Ｖ１（Ｖ）の電圧を出力し、プレートラインデコーダ／ドライバ回路１０４はプレートラインＰＬ１をオープンにする。同時に、ビットラインデコーダ／ドライバ回路１１０により、ビットラインＢＬ１に０（Ｖ）が印加される。これにより、メモリセル領域ＭＣ１１に備えられたセル選択トランジスタＳＴ１１及び強誘電体ゲート付きｐｎ接合ダイオードＧＤ１１は、図４及び図５を用いて説明したのと同様の書込み動作を行い、メモリセル領域ＭＣ１１には、「０」に相当する１ビットデータが記憶される。
【００９０】
ワードラインＷＬ１によって選択／非選択が制御されるメモリセル領域ＭＣ１１以外のメモリセル領域ＭＣｍ１は、メモリセル領域ＭＣ１１にデータを書込む際に、例えばビットラインＢＬｍがハイ・インピーダンス状態になって、既に記憶されているデータが書き換えられないように制御される。
【００９１】
次に、半導体記憶装置１の書込み動作について、メモリセル領域ＭＣ１２に「１」に相当する１ビットデータを書込む場合で説明する。センスタイミングコントローラ１０２から出力された所定の制御信号により、ワードラインデコーダ／ドライバ回路１０８はワードラインＷＬ２にゲート電圧が＋Ｖ０（Ｖ）のセル選択信号を出力し、ドライブラインデコーダ／ドライバ回路１０６はドライブラインＤＬ１に０（Ｖ）の電圧を出力し、プレートラインデコーダ／ドライバ回路１０４はプレートラインＰＬ１をオープンにする。同時に、ビットラインデコーダ／ドライバ回路１１０により、ビットラインに＋Ｖ１（Ｖ）が印加される。これにより、メモリセル領域ＭＣ１２に備えられたセル選択トランジスタＳＴ１２及び強誘電体ゲート付きｐｎ接合ダイオードＧＤ１２は、図４及び図５を用いて説明したのと同様の書込み動作を行い、メモリセル領域ＭＣ１２には、「１」に相当する１ビットデータが記憶される。
【００９２】
ワードラインＷＬ２の選択期間において、ワードラインＷＬ２以外のワードラインＷＬｎには、０（Ｖ）の電圧が印加され、セル選択用トランジスタＳＴｍ２以外のセル選択用トランジスタＳＴｍｎはオフ状態になっている。従って、メモリセル領域ＭＣｍ２以外のメモリセル領域ＭＣｍｎには、データが書込まれず、メモリセル領域ＭＣｍｎは既に記憶しているデータを記憶し続ける。
【００９３】
次に、半導体記憶装置１の読出し動作について、メモリセル領域ＭＣ１１から「０」に相当する１ビットデータを読出す動作を一例に説明する。センスタイミングコントローラ１０２から出力された所定の制御信号により、ワードラインデコーダ／ドライバ回路１０８はワードラインＷＬ１にゲート電圧が＋Ｖ０（Ｖ）のセル選択信号を出力し、ドライブラインデコーダ／ドライバ回路１０６はドライブラインＤＬ１に０（Ｖ）の電圧を印加し、プレートラインデコーダ／ドライバ回路１０４はプレートラインＰＬ１を０（Ｖ）に保つ。同時に、ビットラインデコーダ／ドライバ回路１１０は、データ読出し用のデータ読出し電圧＋Ｖｒ（Ｖ）をビットラインＢＬ１に出力する。
【００９４】
これにより、メモリセル領域ＭＣ１１内の強誘電体ゲート付きｐｎ接合ダイオードＧＤ１１に逆バイアス電圧が印加される。メモリセル領域ＭＣ１１には「０」に相当する１ビットデータが記憶されているので、強誘電体ゲート付きｐｎ接合ダイオードＧＤ１１には、０（ｍＡ）と見なせる極めて小さい逆方向電流Ｉ０（ｍＡ）の電流しか流れない。
【００９５】
次に、半導体記憶装置１の読出し動作について、メモリセル領域ＭＣ１２から「１」に相当する１ビットデータを読出す動作を一例に説明する。センスタイミングコントローラ１０２から出力された所定の制御信号により、ワードラインデコーダ／ドライバ回路１０８はワードラインＷＬ２にゲート電圧が＋Ｖ０（Ｖ）のセル選択信号を出力し、ドライブラインデコーダ／ドライバ回路１０６はドライブラインＤＬ１に０（Ｖ）の電圧を印加し、プレートラインデコーダ／ドライバ回路１０４はプレートラインＰＬ１を０（Ｖ）に保つ。同時に、ビットラインデコーダ／ドライバ回路１１０は、データ読出し用のデータ読出し電圧＋Ｖｒ（Ｖ）をビットラインＢＬ１に出力する。
【００９６】
これにより、メモリセル領域ＭＣ１２内の強誘電体ゲート付きｐｎ接合ダイオードＧＤ１２に逆バイアス電圧が印加される。メモリセル領域ＭＣ１２には「１」に相当する１ビットデータが記憶されているので、逆方向電流Ｉ０に比べて非常に大きな逆方向電流Ｉ１（ｍＡ）が強誘電体ゲート付きｐｎ接合ダイオードＧＤ１２に流れる。
【００９７】
ところで、リファレンスメモリセル領域ＲＭＣｍｎには、例えば半導体記憶装置１の電源投入時又はメモリセル領域ＭＣｍｎにデータが書込まれるのと同時に「０」に相当する１ビットデータが記憶される。リファレンスメモリセル領域ＲＭＣｍｎへのデータ書込み動作は、メモリセル領域ＭＣｍｎと同様であるため説明は省略する。
【００９８】
センスタイミングコントローラ１０２は、メモリセル領域ＭＣ１１又はメモリセル領域ＭＣ１２からデータを読出すのと同時にリファレンスメモリセル領域ＲＭＣ１１又はリファレンスメモリセル領域ＲＭＣ１２から「０」に相当する１ビットデータが読出されるように、リファレンスメモリセル領域ＲＭＣ１１、１２内のセル選択用トランジスタＳＴ１１、１２及び強誘電体ゲート付きｐｎ接合ダイオードＧＤ１１、１２を制御する。センスタイミングコントローラ１０２から出力された所定の制御信号により、ワードラインデコーダ／ドライバ回路１１６は、リファレンスワードラインＲＷＬ１又はリファレンスワードラインＲＷＬ２にゲート電圧が＋Ｖ０（Ｖ）のセル選択信号を出力する。デコーダ／ドライバ回路１１４は、リファレンスドライブラインＲＤＬ１に０（Ｖ）の電圧を印加してリファレンスプレートラインＲＰＬ１を０（Ｖ）にする。同時に、デコーダ／ドライバ回路１１４は、リファレンスデータ読出し用のリファレンスデータ読出し電圧＋Ｖｒ（Ｖ）をリファレンスビットラインＲＢＬ１に出力する。
【００９９】
これにより、リファレンスメモリセル領域ＲＭＣ１１内の強誘電体ゲート付きｐｎ接合ダイオードＲＧＤ１１に逆バイアス電圧が印加される。リファレンスメモリセル領域ＲＭＣ１１には「０」に相当する１ビットデータが記憶されているので、強誘電体ゲート付きｐｎ接合ダイオードＧＤ１１には、０（ｍＡ）と見なせる極めて小さい逆方向電流Ｉ０（ｍＡ）の電流しか流れない。また、リファレンスワードラインＷＬ１によって制御されるセル選択用トランジスタＳＴ１１を備えたリファレンスメモリセル領域ＭＣ１１にも、０（ｍＡ）と見なせる極めて小さい逆方向電流Ｉ０（ｍＡ）の電流しか流れない。
【０１００】
センスアンプ１１２は、メモリセル領域ＭＣ１１に流れる逆方向電流Ｉ０と、リファレンスメモリセル領域ＲＭＣ１１に流れる逆方向電流Ｉ０とをセンスアンプ回路により比較する。メモリセル領域ＭＣ１１及びリファレンスメモリセル領域ＲＭＣ１１にそれぞれ流れる逆方向電流はほぼ同じ電流値なので、センスアンプ１１２から相対的に低電圧の＋ＶＬ（Ｖ）の電圧が出力され、メモリセル領域ＭＣ１１からの読出しデータは「０」と判定される。一方、メモリセル領域ＭＣ１２に流れる逆方向電流Ｉ１とリファレンスメモリセル領域ＲＭＣ１２（不図示）に流れる逆方向電流Ｉ０とは電流値が大きく異なるので、センスアンプ１１２から相対的に高電圧の＋ＶＨ（Ｖ）の電圧が出力される。これにより、メモリセル領域ＭＣ１２からの読出しデータは「１」と判定される。
【０１０１】
センスアンプ１１２は、メモリセル領域ＭＣｍｎに流れる逆方向電流と、リファレンスメモリセル領域ＲＭＣｍｎに流れる逆方向電流とを比較して、その差が大きい場合には相対的に電圧レベルの高い電圧＋ＶＨ（Ｖ）を出力し、その差が小さい場合には、相対的に電圧レベルの低い電圧＋ＶＬ（Ｖ）を出力する。従って、リファレンスメモリ領域ＲＭＣｍｎに「１」に相当する１ビットデータが書込まれている場合には、センスアンプ１１２は、メモリセル領域ＭＣｍｎに「０」に相当する１ビットデータが読出されると＋ＶＨ（Ｖ）を出力し、「１」の１ビットデータが読出されると＋ＶＬ（Ｖ）を出力する。
【０１０２】
以上説明したように、本実施の形態の半導体記憶装置１によれば、強誘電体ゲート付きｐｎ接合ダイオードＧＤのデータ記憶用の強誘電体膜には、セル非選択時には電圧が印加されないので、ディスターブ特性の向上を図ることができる。また、従来の半導体記憶装置のメモリアレイでは、非選択のワードラインに所定の電圧が印加されているが、本実施の形態の半導体記憶装置１のメモリアレイでは、非選択のワードラインＷＬの印加電圧は０（Ｖ）と見なせる極めて小さい値しか印加されず、半導体記憶装置１の低消費電力化を図ることができる。
【０１０３】
次に、本実施の形態による半導体記憶装置１のメモリアレイ構成の変形例について図１６を用いて説明する。本変形例による半導体記憶装置１は、２行のメモリセル領域を１組としてプレートラインＰＬを共通化し、メモリアレイの高集積化を図っている点に特徴を有している。図１６は、本変形例による半導体記憶装置１のメモリアレイ構成の等価回路を示している。図１６は、ｍ行ｎ列のメモリセル配列を有する半導体記憶装置１の２×１メモリセル分の回路例を示している。複数のメモリセル領域ＭＣｊｋ、ＭＣ（ｊ＋１）ｋがマトリクス状に配列され、複数のワードラインＷＬｋ、ＷＬｋ＋１と複数のビットラインＢＬｊ、／ＢＬｊ（「／ＢＬｊ」は、ＢＬｊの反転データを示す）とが縦横に配置されている。さらに、複数のドライブラインＤＬｊ、ＤＬｊ＋１と複数のプレートラインＰＬｊ（図１４では、１本示されている）とがビットラインＢＬｊにそれぞれ並列して配置されている。各メモリセル領域ＭＣｊｋ、ＭＣ（ｊ＋１）ｋには、図１に示す強誘電体ゲート付きｐｎ接合ダイオードＧＤｊｋ、ＧＤ（ｊ＋１）ｋと、当該ダイオードＧＤｊｋ、ＧＤ（ｊ＋１）ｋにそれぞれ接続されたセル選択用トランジスタＳＴｊｋ、ＳＴ（ｊ＋１）ｋとが形成されている。
【０１０４】
以下、メモリセル領域ＭＣｊｋ、ＭＣ（ｊ＋１）ｋを例にとって、半導体記憶装置１の回路構成について説明するが、他のメモリセル領域ＭＣ（ｍ−１）（ｎ−１）、ＭＣｍｎもメモリセル領域ＭＣｊｋ、ＭＣ（ｊ＋１）ｋと同様の構成を有している。メモリセル領域ＭＣｊｋ内のセル選択用トランジスタＳＴｊｋのゲート端子は、セル選択信号を入力するワードラインＷＬｋに接続され、ドレイン／ソース端子は、データを入力するビットラインＢＬｊに接続され、ソース端子は、強誘電体ゲート付きｐｎ接合ダイオードＧＤｊｋのカソード端子に接続されている。
【０１０５】
強誘電体ゲート付きｐｎ接合ダイオードＧＤｊｋのアノード端子は、データの書込み／読出しにおいてオープン／接地が切り替わるプレートラインＰＬｊに接続され、ゲート端子は、データ記憶用強誘電体膜の分極の向きを反転させる電圧を印加するドライブラインＤＬｊに接続されている。
【０１０６】
メモリセル領域ＭＣ（ｊ＋１）ｋ内のセル選択用トランジスタＳＴ（ｊ＋１）ｋのゲート端子は、セル選択信号を印加するワードラインＷＬｋ＋１に接続され、ドレイン端子は、データを出力するビットライン／ＢＬｊに接続され、ソース端子は、強誘電体ゲート付きｐｎ接合ダイオードＧＤ（ｊ＋１）ｋのカソード端子に接続されている。
【０１０７】
強誘電体ゲート付きｐｎ接合ダイオードＧＤ（ｊ＋１）ｋのアノード端子は、データの書込み／読出しにおいてオープン／接地が切り替わるプレートラインＰＬｊに接続され、ゲート端子は、データ記憶用強誘電体膜の分極の向きを反転させる電圧を印加するドライブラインＤＬｊ＋１に接続されている。このように、ｊ行のメモリセル領域ＭＣｊｎと、ｊ＋１行のメモリセル領域ＭＣ（ｊ＋１）ｎとは、プレートラインＰＬｊが共通化されている。
【０１０８】
ワードラインＷＬｋ、ＷＬｋ＋１は、ワードラインデコーダ／ドライバ回路１０８に接続されている。プレートラインＰＬｊは、プレートラインデコーダ／ドライバ回路１０４に接続されている。ドライブラインＤＬｊ、ＤＬｊ＋１は、ドライブラインデコーダ／ドライバ回路１０６に接続されている。ビットラインＢＬｊ、／ＢＬｊは、ビットラインデコーダ／ドライバ回路１１０に接続されている。各デコーダ／ドライバ回路１０４、１０６、１０８、１１０は、センスタイミングコントローラ１０２により制御され、書込み／読出しに必要な所定の電圧を所定のタイミングで各ラインＰＬｊ、ＤＬｊ、ＤＬｊ＋１、ＷＬｋ、ＷＬｋ＋１、ＢＬｊ、／ＢＬｊに印加するようになっている。
【０１０９】
ビットラインデコーダ／ドライバ回路１１０に接続されていない側のビットラインＢＬｊ、／ＢＬｊ端部には、センスアンプ（Ｓ／Ａ）１１２が接続されている。センスアンプ１１２は、メモリセル領域ＭＣｊｋ、ＭＣ（ｊ＋１）ｋから読出された読出しデータの「０」又は「１」を判定する。
【０１１０】
半導体記憶装置１は、メモリセル領域ＭＣから読出された読出しデータの「０」又は「１」の判定に用いるリファレンスデータを出力するリファレンスメモリセル領域ＲＭＣを有している。リファレンスメモリセル領域ＲＭＣは、例えばメモリセル領域ＭＣと同数形成されている。図１６は、ｍ行ｎ列のリファレンスメモリセル配列のうちの２×１リファレンスメモリセル分の回路例を示している。複数のリファレンスメモリセル領域ＲＭＣｊｋ、ＲＭＣ（ｊ＋１）ｋがマトリクス状に配列され、複数のリファレンスワードラインＲＷＬｋ、ＲＷＬｋ＋１は、リファレンスプレートラインＲＰＬｊに交差して配置されている。さらに、複数のリファレンスドライブラインＲＤＬｊ、ＲＤＬｊ＋１と複数のリファレンスプレートラインＲＰＬｊ、ＲＰＬｊ＋１（図１６では、１本示されている）とがビットラインＢＬｊにそれぞれ並列して配置されている。
【０１１１】
リファレンスメモリセル領域ＲＭＣｊｋ、（ｊ＋１）ｋには、メモリセル領域ＭＣｊｋ、ＭＣ（ｊ＋１）ｋ内にそれぞれ備えられた強誘電体ゲート付きｐｎ接合ダイオードＧＤｊｋ、ＧＤ（ｊ＋１）ｋ及びセル選択用トランジスタＳＴｊｋ、ＳＴ（ｊ＋１）ｋと同様の構成の強誘電体ゲート付きｐｎ接合ダイオードＲＧＤｊｋ、ＲＧＤ（ｊ＋１）ｋと、セル選択用トランジスタＲＳＴｊｋ、ＲＳＴ（ｊ＋１）ｋとがそれぞれ形成されている。
【０１１２】
以下、リファレンスメモリセル領域ＲＭＣｊｋ、ＲＭＣ（ｊ＋１）ｋを例にとって、半導体記憶装置１の回路構成について説明するが、他のリファレンスメモリセル領域ＲＭＣ（ｍ−１）（ｎ−１）、ＲＭＣｍｎも同様の構成を有している。リファレンスメモリセル領域ＲＭＣｊｋ内のセル選択用トランジスタＲＳＴｊｋのゲート端子は、セル選択信号を印加するリファレンスワードラインＲＷＬｋ＋１に接続され、ドレイン端子は、データを出力するビットライン／ＢＬｊに接続され、ソース端子は、強誘電体ゲート付きｐｎ接合ダイオードＲＧＤｊｋのカソード端子に接続されている。
【０１１３】
強誘電体ゲート付きｐｎ接合ダイオードＧＤｊｋのアノード端子は、データの書込み／読出しにおいてオープン／接地が切り替わるリファレンスプレートラインＲＰＬｊに接続され、ゲート端子は、データ記憶用強誘電体膜の分極の向きを反転させる電圧を印加するリファレンスドライブラインＲＤＬｊに接続されている。
【０１１４】
リファレンスメモリセル領域ＲＭＣ（ｊ＋１）ｋ内のセル選択用トランジスタＲＳＴ（ｊ＋１）ｋのゲート端子は、リファレンスワードラインＲＷＬｋに接続され、ドレイン端子は、ビットラインＢＬｊに接続され、ソース端子は、強誘電体ゲート付きｐｎ接合ダイオードＲＧＤ（ｊ＋１）ｋのカソード端子に接続されている。
【０１１５】
強誘電体ゲート付きｐｎ接合ダイオードＧＤ（ｊ＋１）ｋのアノード端子は、データの書込み／読出しにおいてオープン／接地が切り替わるリファレンスプレートラインＲＰＬｊに接続され、ゲート端子は、データ記憶用の強誘電体膜の分極の向きを反転させる電圧を印加するリファレンスドライブラインＲＤＬｊ＋１に接続されている。メモリセル領域ＭＣと同様に、ｊ行のリファレンスメモリセル領域ＲＭＣｊｎと、ｊ＋１行のリファレンスメモリセル領域ＲＭＣ（ｊ＋１）ｎとは、リファレンスプレートラインＲＰＬｊが共通化されている。
【０１１６】
リファレンスワードラインＲＷＬｋ、ＲＷＬｋ＋１は、ワードラインデコーダ／ドライバ回路１０８に接続されている。リファレンスプレートラインＲＰＬｊは、プレートラインデコーダ／ドライバ回路１０４に接続されている。リファレンスドライブラインＤＬｊ、ＤＬｊ＋１は、ドライブラインデコーダ／ドライバ回路１０６に接続されている。
【０１１７】
センスアンプ１１２はデータＩ／Ｏ回路１１８に接続されている。データＩ／Ｏ回路１１８は出力部１２０に接続され、読出されたデータを例えば外部システムに出力するようになっている。
【０１１８】
次に、本変形例の半導体記憶装置１の書込み動作の一例について、メモリセル領域ＭＣｊｋ及びリファレンスメモリセルＲＭＣｊｋを用いて説明する。センスタイミングコントローラ１０２から出力された所定の制御信号により、ワードラインデコーダ／ドライバ回路１０８はワードラインＷＬｋ及びリファレンスワードラインＲＷＬｋにゲート電圧が＋Ｖ０（Ｖ）のセル選択信号を出力し、ドライブラインデコーダ／ドライバ回路１０６は、ドライブラインＤＬｊ及びリファレンスドライブラインＲＤＬｊに＋Ｖ１（Ｖ）の電圧を印加し、プレートラインデコーダ／ドライバ回路１０４は、プレートラインＰＬ１及びリファレンスプレートラインＲＰＬｊをオープンにする。
【０１１９】
同時に、ビットラインデコーダ／ドライバ回路１１０は、ビットラインＢＬｊの電圧を０（Ｖ）にする。これにより、メモリセル領域ＭＣｊｋに備えられたセル選択トランジスタＳＴｊｋ及び強誘電体ゲート付きｐｎ接合ダイオードＧＤｊｋは、図４を用いて説明したのと同様の書込み動作を行い、メモリセル領域ＭＣｊｋには、「０」に相当する１ビットデータが記憶される。また、リファレンスメモリセル領域ＲＭＣｊｋに備えられたセル選択トランジスタＲＳＴｊｋ及び強誘電体ゲート付きｐｎ接合ダイオードＲＧＤｊｋは、図５を用いて説明したのと同様の書込み動作を行い、リファレンスメモリセル領域ＲＭＣｊｋには、「１」に相当する１ビットデータが記憶される。
【０１２０】
ワードラインＷＬｋ及びリファレンスワードラインＲＷＬｋによって選択／非選択がそれぞれ制御される不図示のメモリセル領域ＭＣｍｋ及びリファレンスメモリセル領域ＭＣｍｋは、ビットラインＢＬｍ、／ＢＬｍに印加された電圧に基づいて「０」又は「１」に相当する１ビットデータをそれぞれ記憶する。また、ワードラインＷＬｋ及びリファレンスワードラインＲＷＬｋの選択期間において、ワードラインＷＬｋ及びリファレンスワードラインＲＷＬｋ以外のワードラインＷＬｎ及びリファレンスワードラインＲＷＬｎには、０（Ｖ）と見なせる極めて小さな電圧が印加され、メモリセル領域ＭＣｊｋ及びリファレンスメモリセル領域ＲＭＣｊｋ以外のメモリセル領域ＭＣｍｎ及びリファレンスメモリセル領域ＭＣｍｎには、データが書込まれず、両メモリセル領域ＭＣｍｎ、ＲＭＣｍｎは既に記憶しているデータを記憶し続ける。
【０１２１】
次に、半導体記憶装置１の読出し動作の一例について、メモリセル領域ＭＣｊｋ及びリファレンスメモリセルＲＭＣｊｋを用いて説明する。センスタイミングコントローラ１０２から出力された所定の制御信号により、ワードラインデコーダ／ドライバ回路１０８はワードラインＷＬｋ及びリファレンスワードラインＲＷＬｋにゲート電圧が＋Ｖ０（Ｖ）のセル選択信号を出力し、ドライブラインデコーダ／ドライバ回路１０６は、ドライブラインＤＬｊ及びリファレンスドライブラインＲＤＬｊに０（Ｖ）の電圧を印加し、プレートラインデコーダ／ドライバ回路１０４はプレートラインＰＬｊ及びリファレンスプレートラインＲＰＬｊを０Ｖに保つ。同時に、ビットラインデコーダ／ドライバ回路１１０は、データ読出し用のデータ読出し電圧＋Ｖｒ（Ｖ）をビットラインＢＬｊ、／ＢＬｊに出力する。読出し動作時には、ビットラインデコーダ／ドライバ回路１１０はビットラインＢＬｊ、／ＢＬｊに同じ電圧レベルのデータ読出し電圧＋Ｖｒ（Ｖ）を出力する。
【０１２２】
これにより、メモリセル領域ＭＣｊｋ内の強誘電体ゲート付きｐｎ接合ダイオードＧＤｊｋと、リファレンスメモリセル領域ＲＭＣｊｋ内の強誘電体ゲート付きｐｎ接合ダイオードＲＧＤｊｋに逆バイアス電圧が印加される。メモリセル領域ＭＣｊｋには「０」に相当する１ビットデータが記憶されているので、強誘電体ゲート付きｐｎ接合ダイオードＧＤｊｋには、０（ｍＡ）と見なせる極めて小さい逆方向電流Ｉ０（ｍＡ）しか流れない。一方、リファレンスメモリセル領域ＲＭＣｊｋには「１」に相当する１ビットデータが記憶されているので、逆方向電流Ｉ０に比べて非常に大きな逆方向電流Ｉ１（ｍＡ）が強誘電体ゲート付きｐｎ接合ダイオードＲＧＤｊｋに流れる。
【０１２３】
センスアンプ１１２は、メモリセル領域ＭＣｊｋに流れる逆方向電流Ｉ０とリファレンスメモリセル領域ＲＭＣｊｋに流れる逆方向電流Ｉ１とをセンスアンプ回路により比較する。例えば、メモリセル領域ＭＣｊｋに流れる逆方向電流からリファレンスメモリセル領域ＲＭＣｊｋに流れる逆方向電流を差動演算して電流電圧変換処理を行うことにより、センスアンプ１１２から負の電圧−Ｖｏｕｔ（Ｖ）が出力される。また、メモリセル領域ＭＣｊｋに「１」に相当する１ビットデータが記憶されていると、メモリセル領域ＭＣｊｋに流れる逆方向電流はＩ１となり、リファレンスメモリセル領域ＲＭＣｊｋに流れる逆方向電流はＩ０となる。従って、上記の演算処理をすることにより、センスアンプ１１２から正の電圧＋Ｖｏｕｔ（Ｖ）が出力される。このように、メモリセル領域ＭＣｊｋからの読出しデータは、センスアンプ１１２から出力される電圧の正負に基づいて「０」又は「１」が判定される。
【０１２４】
以上説明したように、本実施の形態の変形例による半導体記憶装置１によれば、プレートラインＰＬを共通化することにより、より高集積化を図ることができる。この方式は、例えば図１８に示すＳＯＩ基板を用いた場合に実現できる。
【０１２５】
次に、本実施の形態の半導体記憶装置のメモリアレイの集積化及び微細化の可能性について説明する。図１７は、半導体記憶装置のメモリセルＭＣｊｋ、ＭＣｊ（ｋ−１）を模式的に示している。図１７に示すように、アノード領域６４のコンタクトをＦ２（「Ｆ」は最小線幅を表す）とすると、ｎ−ウェル６の幅は３Ｆ必要になる。図１７において、メモリセルＭＣｊｋと、メモリセルＭＣｊｋの右隣に配置される不図示のメモリセルＭＣｊ（ｋ＋１）との間隔を１Ｆとする。また、紙面に垂直方向のメモリセルＭＣｊｋの幅は４Ｆ必要なので、メモリセルＭＣｊｋのユニットセル面積は７Ｆ×４Ｆ＝２８Ｆ２になる。
【０１２６】
図１８は、半導体記憶装置１の形成基板にＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた場合のメモリセルＭＣｊｋのユニットセル面積の大きさを示している。図１８（ａ）は、半導体記憶装置１のメモリセルＭＣｊｋ、ＭＣｊ（ｋ＋１）の断面を模式的に示し、図１８（ｂ）は、絶縁層９２上に形成された単結晶シリコン層９６側から見たメモリセルＭＣｊｋ、ＭＣｊ（ｋ＋１）を模式的に示している。図１８に示すように、半導体記憶装置１の形成基板にＳＯＩ基板を用いると、ｎ−ウェルを形成しなくてよいので、メモリセルＭＣｊｋのユニットセル面積をさらに小さくすることができる。図１８（ｂ）に示すように、隣接メモリセル間の間隙を１Ｆとすると、メモリセルＭＣｊｋのユニットセル面積は、５Ｆ×２Ｆ＝１０Ｆ２に縮小することができる。
【０１２７】
図１７及び図１８に示すメモリセル領域は、セル選択用トランジスタＳＴと強誘電体ゲート付きｐｎ接合ダイオードＧＤとが同一平面上に配置された構成を有している。しかし、トランジスタの３次元化を利用すれば、メモリセル領域を立体構造とすることが可能になるので、ユニットセル面積はさらに縮小される。
【０１２８】
以上説明したように、本実施の形態によれば、半導体記憶装置１は強誘電体ゲート付きｐｎ接合ダイオードＧＤの強誘電体膜２６にデータを記憶できるので、強誘電体キャパシタにデータを書込む従来の１Ｔ１Ｃ型に比べて微細化及び高集積化を図ることができる。また、半導体記憶装置１はデータの書込み／読出し時に、非選択セルのデータ保持用の強誘電体膜２６に電圧を印加する必要がないので従来のＦＥＴ型１Ｔ  ＦｅＲＡＭと比較して、ディスターブ特性の向上を図ることができると共に半導体記憶装置の低消費電力化を図ることができる。
【０１２９】
〔第２の実施の形態〕
本発明の第２の実施の形態による半導体記憶装置及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法について図１９乃至図２１を用いて説明する。本実施の形態による半導体記憶装置１００は、データ記憶用の強誘電体膜を備えたトランジスタ型強誘電体記憶素子ＭＴと、トランジスタ型強誘電体記憶素子ＭＴに電気的に接続されたｐｎ接合ダイオードＤと、ｐｎ接合ダイオードＤに電気的に接続されたセル選択用トランジスタＳＴとを備えた点に特徴を有している。メモリセルをこのような構成とすることにより、ｐｎ接合ダイオードＤの電流対電圧特性を、上記実施の形態の強誘電体ゲート付きｐｎ接合ダイオードＧＤの電流対電圧特性と異ならせることができる。これにより、「１」に相当する１ビットデータの読出し時のオン電流と「０」に相当する１ビットデータの読出し時のオフ電流との比を大きくすることができる。
【０１３０】
まず、本実施の形態による半導体記憶装置１００の構造について図１９を用いて説明する。図１９は、強誘電体膜を備えたトランジスタ型強誘電体記憶素子ＭＴとｐｎ接合ダイオードＤとセル選択用トランジスタＳＴが接続された半導体記憶装置１００の１個のメモリセルの基板面に垂直な断面構造を示している。図１９に示すように、半導体記憶装置１００のメモリセルは、ｐ型シリコン半導体基板２に形成されたｎ−ウェル６に配置されたｐ型のトランジスタ型強誘電体記憶素子ＭＴを有している。トランジスタ型強誘電体記憶素子ＭＴは、半導体基板２上に形成されたデータ記憶用の強誘電体膜２６と、強誘電体膜２６上に形成されたゲート電極２８と、強誘電体膜２６下層の半導体基板２に強誘電体膜２６の分極の向きに応じて反転層（チャネル）が形成される反転層形成領域９０と、反転層形成領域９０を挟んだ両側に形成されたｐ型不純物拡散領域のソース領域６４及びドレイン領域９４とを有している。ドレイン領域９４は、ｐｎ接合ダイオードＤのカソード領域６２にＢ（ボロン）を注入して形成された、不純物が相対的に高濃度のｐ＋領域である。ドレイン領域９４はカソード領域と反対の導電性を有し、カソード領域６２と反転層形成領域９０との間に形成されている。
【０１３１】
半導体記憶装置１００は、トランジスタ型強誘電体記憶素子ＭＴのドレイン領域９４にアノード領域が電気的に接続されたｐｎ接合ダイオードＤを有している。ドレイン領域９４は、トランジスタ型強誘電体記憶素子ＭＴのｐ型不純物領域を構成すると共に、ｐｎ接合ダイオードＤのアノード領域を構成している。ドレイン領域９４に隣接してカソード領域６２が配置されている。カソード領域６２は不純物が相対的に高濃度のｎ型不純物領域である。
【０１３２】
半導体記憶装置１００は、ｐｎ接合ダイオードＤに電気的に接続されたセル選択用トランジスタＳＴを有している。当該セル選択用トランジスタＳＴは、ｐｎ接合ダイオードＤのカソード領域６２がソース領域を構成している点を除いて、第１の実施の形態の半導体記憶装置１に備えられたセル選択用トランジスタと同様の構造を有している。
【０１３３】
なお、本実施の形態による半導体記憶装置１００は、ｐｎ接合ダイオードＤのカソード領域６２に、Ｂ（ボロン）イオンを基板２に対し斜めに注入してドレイン領域９４を形成する工程以外は第１の実施の形態の半導体記憶装置１の製造方法と同様である。従って本実施の形態による半導体記憶装置１００の製造方法の説明は省略する。
【０１３４】
図２０は、半導体記憶装置１００のメモリセルに「０」に相当する１ビットデータが書込まれた状態を示している。図２０（ａ）は、半導体記憶装置１００のメモリセルを模式的に示し、図２０（ｂ）は、半導体記憶装置１００のメモリセルの等価回路を示している。
【０１３５】
図２０（ａ）に示すように、メモリセルには、「０」に相当する１ビットデータが記憶されているので、データ記憶用の強誘電体膜２６は、太矢印で示すように図中下向きに分極する。半導体基板２側のデータ記憶用強誘電体膜２６表面は正（＋）に帯電するため、反転層形成領域９０には電子が集まり反転層は形成されない。従って、図２０（ｂ）に示すように、トランジスタ型強誘電体記憶素子ＭＴは、（ｐ＋）（ｎ−）（ｐ＋）となり、オフ状態のｐ型ＭＯＳＦＥＴと看做すことができる。また、ｐｎ接合ダイオードＤはｐ＋領域とｎ＋領域とが接合されて降伏電圧の小さいダイオードと看做すことができる。
【０１３６】
図２１は、半導体記憶装置１００のメモリセルに「１」に相当する１ビットデータが書込まれた状態を示している。図２１（ａ）は、半導体記憶装置１００のメモリセルを模式的に示し、図２１（ｂ）は、半導体記憶装置１００のメモリセルの等価回路を示している。図２１（ａ）に示すように、メモリセルに「１」に相当する１ビットデータが記憶されていると、データ記憶用の強誘電体膜２６は、太矢印で示すように図中上向きに分極する。このため、半導体基板２側のデータ記憶用強誘電体膜２６表面は負（−）に帯電するため、反転層形成領域９０には正孔が集まってｐ型反転層が形成される。従って、図２１（ｂ）に示すように、トランジスタ型強誘電体記憶素子ＭＴは、（ｐ＋）（ｐ）（ｐ＋）となり、オン状態のｐ型ＭＯＳＦＥＴと看做すことができる。
【０１３７】
次に、本実施の形態による半導体記憶装置１００のデータ書込み動作について図３、図２０及び図２１を用いて説明する。図３に示すように、「０」に相当する１ビットデータの書込み時には、各ラインＷＬ、ＢＬ、ＤＬには、＋Ｖ０（Ｖ）、０（Ｖ）、＋Ｖ１（Ｖ）がそれぞれ印加され、プレートラインＰＬはオープン状態になる。図２０（ａ）に示すように、ｐｎ接合ダイオードＤのカソード領域６２の一部はｎ−ウェル６内に形成されている。このため、セル選択用トランジスタＳＴがオン状態になると、ｐｎ接合ダイオードＤのカソード領域６２及びｎ−ウェル６には、０（Ｖ）が印加される。トランジスタ型強誘電体記憶素子ＭＴのゲート電極２８には、＋Ｖ１（Ｖ）の電圧が印加されているので、図２０（ａ）に示すように、データ記憶用の強誘電体膜２６は、図２０（ａ）の太矢印で示すように下向きに分極する。
【０１３８】
図３に示すように、「１」に相当する１ビットデータの書込み時には、各ラインＷＬ、ＢＬ、ＤＬには、＋Ｖ０（Ｖ）、＋Ｖ１（Ｖ）、０（Ｖ）がそれぞれ印加され、プレートラインＰＬはオープン状態になる。セル選択用トランジスタＳＴがオン状態になると、ｐｎ接合ダイオードＤのカソード領域６２及びｎ−ウェル６には、＋Ｖ１（Ｖ）が印加される。トランジスタ型強誘電体記憶素子ＭＴのゲート電極２８には、０（Ｖ）の電圧が印加されているので、図２１（ａ）に示すように、データ記憶用の強誘電体膜２６は、図２１（ａ）の太矢印で示すように上向きに分極する。
【０１３９】
次に、本実施の形態による半導体記憶装置１００のデータ読出し動作について図６、図２０及び図２１を用いて説明する。図６に示すように、「０」又は「１」に相当する１ビットデータの読出し時には、各ラインＷＬ、ＢＬ、ＤＬには、＋Ｖ０（Ｖ）、＋Ｖｒ（Ｖ）、０（Ｖ）がそれぞれ印加され、プレートラインＰＬは接地される。ｐｎ接合ダイオードＤは、ｐ＋ｎ＋接合ダイオードと看做せるので、順バイアス電圧又は逆バイアス電圧のいずれにおいても導通状態である。しかし、図２０（ａ）に示すように、「０」に相当する１ビットデータが書込まれたトランジスタ型強誘電体記憶素子ＭＴでは、反転層が形成されていないのでドライブラインＤＬに０（Ｖ）の電圧が印加されてもオフ状態を維持する。図２０（ｂ）に示すように、「０」に相当する１ビットデータ読出し時には、ｐｎ接合ダイオードＤとトランジスタ型強誘電体記憶素子ＭＴとは、（ｎ＋）（ｐ＋）（ｎ−）（ｐ＋）の状態となって、メモリセルには電流が殆ど流れない。
【０１４０】
これに対し、「１」に相当する１ビットデータが書込まれたトランジスタ型強誘電体記憶素子ＭＴでは、図２１（ａ）に示すように、反転層が形成されてオン状態である。図２１（ｂ）に示すように、「１」に相当する１ビットデータ読出し時には、ｐｎ接合ダイオードＤとトランジスタ型強誘電体記憶素子ＭＴとは、（ｎ＋）（ｐ＋）（ｐ）（ｐ＋）の状態となって、メモリセルは相対的に大きな電流が流れる。このように、読出されるデータによって、メモリセル内に流れる電流の大きさが異なるので、読出しデータの値を判別することができる。
【０１４１】
本実施の形態のｐｎ接合ダイオードＤは、上記実施の形態の強誘電体ゲート付きｐｎ接合ダイオードＧＤと比較して、ｐ＋領域とｎ＋領域と相対的に大きな面積で接合されている。このため、ｐｎ接合ダイオードＤは、強誘電体ゲート付きｐｎ接合ダイオードＧＤより降伏電圧が小さくなるので、データ読出し用電圧Ｖｒの値を小さくできる。これにより、半導体記憶装置１００の低消費電力化を図ることができるとともに、読み出し時に強誘電体膜の分極に与える影響も少なくなる。
【０１４２】
〔第３の実施の形態〕
本発明の第３の実施の形態による半導体記憶装置及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法について図２２乃至図２４を用いて説明する。上記第１の実施の形態の半導体記憶装置１の強誘電体ゲート付きｐｎ接合ダイオードＧＤは、強誘電体膜２６の分極の向きに応じて反転層形成領域９０に反転層としてのｐ＋層が形成される。これにより、強誘電体ゲート付きｐｎ接合ダイオードＧＤは、ｐ＋ｎ＋接合ダイオードとして機能する。しかし、反転層とカソード領域６２とのｐｎ接合が十分でないと、ｐ＋ｎ＋接合ダイオードとしての電流−電圧特性が十分に得られない。このため、強誘電体ゲート付きｐｎ接合ダイオードＧＤを備えた半導体記憶装置１は、「１」の１ビットデータの読出し時のオン電流と「０」の１ビットデータの読出し時のオフ電流との比（オンオフ比）が十分に得られず、記憶されたデータを正確に読出すことができなくなる可能性がある。
【０１４３】
図２２は、デプレッション型強誘電体ゲート付きｐチャネルトランジスタ（以下、デプレッション型強誘電体トランジスタという）ＤＴｒの基板面に垂直な断面構造を模式的に示している。図２２に示すように、デプレッション型強誘電体トラジスタＤＴｒは、反転層形成領域９０にｐ＋層２０１を有している。ｐ＋層２０１とｎ型のカソード領域６２によりｐ＋ｎ＋接合ダイオードが形成される。従って、強誘電体ゲート付きｐｎ接合ダイオードＧＤの代わりにデプレッション型強誘電体トランジスタＤＴｒを備えた半導体記憶装置は、データ読出しのために十分なオンオフ比が得られる。
【０１４４】
デプレッション型強誘電体トランジスタＤＴｒにおいて、トンネル効果のような逆導通特性を顕著に生じさせるためには、ＳｉＯ２膜で誘起できる最大電荷量を３．５μＣ／ｃｍ２程度と仮定し、ＨｆＯ２膜で誘起できる最大電荷量を１．６μＣ／ｃｍ２（１×１０１３ｃｍ−２）と仮定すると、ｐ＋反転層は５×１０１９ｃｍ−３程度の不純物濃度を有する必要がある。
【０１４５】
上記の誘起電荷量で反転層形成領域９０を完全に空乏化させるためには、ｐ＋層２０１の厚さは５ｎｍ以下でなければならない。さらにｐ＋層２０１及びカソード領域６２でのｐ＋ｎ＋接合の急峻さも要求されるため、ｐ＋層２０１をイオン注入法で作製することは極めて困難である。
【０１４６】
そこで、上記第２の実施の形態では、カソード領域６２にＢ（ボロン）イオンを基板２に対し斜めに注入してドレイン領域９４を形成することにより、逆導通特性を有するｐｎ接合ダイオードＤが構成されている。これに対し、本実施の形態では、ｎ＋領域と隣接したｐ＋領域をウェル領域として明確に形成することによりｐｎ接合ダイオードが構成される。これにより、半導体記憶装置はデータ読出し時に大きなオンオフ比が得られる。即ち、本実施の形態の半導体記憶装置のメモリセルは、上記第２の実施の形態と同様に、１トランジスタ−１ダイオード−１トランジスタ（１Ｔ１Ｄ１Ｔ）型の構造を有している。
【０１４７】
まず、本実施の形態による半導体記憶装置２００の構造について図２３を用いて説明する。図２３は、強誘電体膜を備えたトランジスタ型強誘電体記憶素子（記憶用半導体素子）ＭＴとｐｎ接合ダイオードＤとセル選択用トランジスタＳＴとが接続された半導体記憶装置２００の１個のメモリセルの基板面に垂直な断面構造を示している。図２３に示すように、半導体記憶装置２００のメモリセルは、第１導電型（ｐ型）のシリコン半導体基板２に形成され、第１導電型と異なる導電型（ｎ型）のｎ−ウェル（ウェル領域）６に配置されたｐ型のトランジスタ型強誘電体記憶素子ＭＴを有している。トランジスタ型強誘電体記憶素子ＭＴは、ｎ−ウェル６上に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２上に形成されたデータ記憶用の強誘電体膜２６と、強誘電体膜２６上に形成されたゲート電極２８と、強誘電体膜２６下層のｎ−ウェル６に強誘電体膜２６の分極の向きに応じて反転層（チャネル）が形成される反転層形成領域９０と、反転層形成領域９０を挟んだ両側の一方に形成されたｐ型の不純物拡散領域（第１不純物活性化領域）のソース／ドレイン領域６４と、当該両側の他方に形成されたｐ型の不純物拡散領域（第２不純物活性化領域）のドレイン／ソース領域２０３（以下、必要に応じて「アノード領域」という）とを有している。キャリアトラップ準位等の少ない良好な界面が得られる場合には、ゲート絶縁膜２２を形成せずに、半導体基板２のｎ−ウェル６上に強誘電体膜２６を直接形成してもよい。
【０１４８】
さらに半導体記憶装置２００は、トランジスタ型強誘電体記憶素子ＭＴに電気的に接続されたｐｎ接合ダイオードＤを有している。ドレイン／ソース領域２０３は、トランジスタ型強誘電体記憶素子ＭＴのｐ型不純物領域を構成すると共に、ｐｎ接合ダイオードＤのアノード領域を構成している。メモリセル内には、半導体基板２のｐ型不純物領域とｎ−ウェル６とに跨って形成され、ドレイン／ソース領域２０３に隣接したカソード領域６２が配置されている。カソード領域６２、アノード領域２０３及びｎ−ウェル６は電気的にそれぞれ接続されている。カソード領域６２はｎ型の不純物活性化領域（第３不純物活性化領域）である。アノード領域２０３及びカソード領域６２は不純物濃度が相対的に高く形成され、ｐｎ接合ダイオードＤは逆導通ダイオードとして機能する。
【０１４９】
半導体記憶装置２００は、ｐｎ接合ダイオードＤに電気的に接続されたセル選択用トランジスタＳＴを有している。セル選択用トランジスタＳＴは、ｐｎ接合ダイオードＤのカソード領域６２がソース／ドレイン領域を構成している点を除いて、第１及び第２の実施の形態の半導体記憶装置１に備えられたセル選択用トランジスタと同様の構造を有している。なお、本実施の形態の半導体記憶装置２００のデータ書込み及びデータ読出し方法は、上記第２の実施の形態の半導体記憶装置１００と同様であるため説明は省略する。
【０１５０】
半導体記憶装置２００のメモリセルは、ｎ型のセル選択用トランジスタＳＴのソース／ドレイン領域６２、ｐ型の半導体基板２内のｎ−ウェル６及びｐ型のトランジスタ型強誘電体記憶素子ＭＴのドレイン／ソース領域２０３の３つの領域がｐｎ接合ダイオードＤを介して電気的に接続された構成を有している。半導体記憶装置２００は、ドレイン／ソース領域６０とｎ−ウェル６とが電気的に接続されているので、上記第１及び第２の実施の形態と同様に、データ書込み時に強誘電体膜２６下方の反転層形成領域９０の全面にデータ電圧を印加することができる。このため、半導体基板２側の強誘電体膜２６の全面にはデータ電圧が均一に印加される。一方、ゲート電極２８に印加された電圧は、ゲート電極２８側の強誘電体膜２６の全面に均一に印加される。これにより、強誘電体膜２６には膜厚方向に均一に電圧が印加されるので、半導体記憶装置２００はデータ書込み不良を防止できる。
【０１５１】
また、半導体記憶装置２００は上記第２の実施の形態と同様に、「０」に相当する１ビットデータ読出し時には、ｐｎ接合ダイオードＤ及びトランジスタ型強誘電体記憶素子ＭＴが（ｎ＋）（ｐ＋）（ｎ−）（ｐ＋）の状態となり（図２０（ｂ）参照）、「１」に相当する１ビットデータ読出し時には（ｎ＋）（ｐ＋）（ｐ）（ｐ＋）の状態となる（図２１（ｂ）参照）。このため、半導体記憶装置２００のメモリセルには、「０」に相当する１ビットデータ読出し時には電流が殆ど流れず、「１」に相当する１ビットデータ読出し時には、相対的に大きな電流が流れるので、大きなオンオフ比が得られる。これにより、半導体記憶装置２００は、データ読出し不良を防止できる。従って、半導体記憶装置２００はデータ書込み／読出しにおいて安定したメモリ動作を実現できる。
【０１５２】
以上説明したように、本実施の形態の半導体記憶装置２００は、上記第１及び第２の実施の形態と同様に、ゲート電極２８に印加される電圧と、ｎ−ウェル６に印加されるデータ電圧との高低によって強誘電体膜２６の分極の向きを反転させてデータを書込むことができる。また、半導体記憶装置２００は強誘電体２６の分極の向きによってメモリセルに流れる電流の大小が異なることを利用してデータを読出すことができる。
【０１５３】
次に、本実施の形態の半導体記憶装置２００の製造方法について図２４を用いて説明する。図２４は、本実施の形態の半導体記憶装置２００の製造方法を示す工程断面図である。まず、上記第１の実施の形態と同様の製造方法によりセル選択用トランジスタＳＴのゲート部ＳＴ−Ｇまで形成する（図９乃至図１１（ａ）参照）。
【０１５４】
次に、図２４（ａ）に示すように、レジストを塗布してパターニングし、トランジスタ型強誘電体記憶素子ＭＴのゲート部ＭＴ−Ｇの全体を覆い、セル選択用トランジスタＳＴのゲート部ＳＴ−Ｇ側のｎ−ウエル６の一部が露出するレジスト層３０を形成する。続いて、例えばイオン注入法を用い、レジスト層３０及びゲート部ＳＴ−ＧをマスクとしてＰ（リン）やＡｓ（ヒ素）等のｎ型不純物を半導体基板２内の領域に導入して、ｎ型不純物領域３２、３４を形成する。例えば、Ｐの注入条件は加速エネルギー３０ｋｅＶ〜７０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２〜1×１０１６ｃｍ−２であり、好適には加速エネルギー５０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２でイオン注入される。その後、レジスト層３０を除去する。
【０１５５】
次に、図２４（ｂ）に示すように、レジストを塗布してパターニングし、ゲート部ＳＴ−Ｇの全体を覆い、ゲート部ＭＴ−Ｇ側のｎ型不純物領域３４を一部露出させたレジスト層３６を形成する。続いて、例えばイオン注入法を用い、レジスト層３６及びゲート部ＭＴ−ＧをマスクとしてＢ（ボロン）等のｐ型不純物を半導体基板２内に導入して、ｐ型不純物領域３８、２０５を形成する。例えばＢの注入条件は加速エネルギー２０ｋｅＶ〜６０ｋｅＶ、ドーズ量２×１０１６ｃｍ−２〜２×１０１７ｃｍ−２であり、好適には加速エネルギー４０ｋｅＶ、ドーズ量８×１０１６ｃｍ−２で、イオン注入される。その後、レジスト層３６を除去する。
【０１５６】
次に、急速ランプ加熱装置等を用いてアニール処理を施し、注入した不純物を活性化する。このアニール処理は、例えば加熱温度（到達温度）７００℃以上１０００℃以下、加熱時間２０ｓ以上１２０ｓ以下で行われる。これにより、図２４（ｂ）に示す不純物領域３２、３４、３８、２０５が活性化されて、図２３に示すように、ゲート部ＳＴ−Ｇの両側のドレイン／ソース領域６０及びソース／ドレイン領域６２（カソード領域６２）と、ゲート部ＭＴ−Ｇの両側のソース／ドレイン領域６４及びドレイン／ソース領域２０３（アノード領域２０３）とが形成される。これにより、ｐｎ接合ダイオードＤが形成される。その後、上記第１の実施の形態と同様の製造工程を経て図２３に示す半導体記憶装置２００が完成する。
【０１５７】
本実施の形態の半導体記憶装置２００の製造方法において、アノード領域２０３は、ｎ型不純物のドーズ量より例えば１桁多いドーズ量のｐ型不純物をｎ−ウェル６及びｎ型不純物領域３４の一部に導入して形成されている。このため、アノード領域２０３とカソード領域３４とが分離して形成されることが防止され、アノード領域２０３及びカソード領域３４とで構成されたｐｎ接合ダイオードＤが形成される。また、アノード領域２０３及びカソード領域３４は不純物濃度が相対的に高いので、ｐｎ接合ダイオードＤは、トンネルダイオードやバックワードダイオードのように逆導通特性を有する。
【０１５８】
以上説明したように、本実施の形態によれば、カソード領域６２に隣接したアノード領域２０３をウェル領域として明確に形成することにより、接合面積の大きいｐｎ接合ダイオードＤを形成することができる。また、カソード領域６２及びアノード領域２０３は、ｐｎ接合ダイオードＤが逆導通特性を示す程度に高い不純物濃度を有している。これにより、ｐｎ接合ダイオードＤには、例えば大きなトンネル電流が流れるので、データ読出し時のオンオフ比が向上する。従って、半導体記憶装置２００はデータ読出し不良を防止することができる。また、本実施の形態によれば、上記第１の実施の形態とほぼ同様の製造工程によって半導体記憶装置２００を製造することができる。さらに、本実施の形態によれば、半導体記憶装置２００はトランジスタ型強誘電体記憶素子ＭＴにデータを記憶することができるので、メモリセルに強誘電体キャパシタを有しなくてよい。このため、半導体記憶装置２００は、小型で信頼性が高く、データ読出し回数にほぼ制限のない不揮発性メモリとして機能する。
【０１５９】
〔第４の実施の形態〕
本発明の第４の実施の形態による半導体記憶装置及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法について図２５及び図２６を用いて説明する。図２５は、強誘電体膜を備えたトランジスタ型強誘電体記憶素子ＭＴとｐｎ接合ダイオードＤとセル選択用トランジスタＳＴとが接続された半導体記憶装置３００の１個のメモリセルの基板面に垂直な断面構造を示している。図２５に示すように、半導体記憶装置３００のメモリセルは、ｐｎ接合ダイオードＤのカソード領域６２とアノード領域２０３とを接続するタングステン・プラグ（金属層）２１３を備えた点に特徴を有している。カソード領域６２及びアノード領域２０３の上層部の層間絶縁膜６６は開口されてコンタクトホールが形成されている。タングステン・プラグ２１３は、当該コンタクトホールに埋め込まれて形成され、カソード領域６２及びアノード領域２０３に電気的に接続されている。半導体記憶装置３００は、タングステン・プラグ２１３を備えた点を除いて上記第３の実施の形態の半導体記憶装置２００と同様の構成を有しているので説明は省略する。
【０１６０】
次に、本実施の形態の半導体記憶装置３００のデータ書込み／読出し方法について説明する。本実施の形態の半導体記憶装置３００は、カソード領域６２の一部がｎ−ウェル６上に形成され、カソード領域６２とｎ−ウェル６とが電気的に接続されている。このため、半導体記憶装置３００は、上記第１乃至第３の実施の形態と同様の方法でデータを書込むことができる。
【０１６１】
本実施の形態の半導体記憶装置３００のデータ読出し方法は、上記第２及び第３の実施の形態とほぼ同様であるので差異点についてのみ簡述する。タングステン・プラグ２１３はｐｎ接合ダイオードＤに並列接続され、０と看做せるきわめて低い抵抗値の抵抗素子として機能する。従って、半導体記憶装置３００のメモリセルは、タングステン・プラグ２１３及びｐｎ接合ダイオードＤの並列回路にトランジスタ型強誘電体記憶素子ＭＴが直列接続された構造を有している。
【０１６２】
半導体記憶装置３００は、「０」に相当する１ビットデータ読出し時には、トランジスタ型強誘電体記憶素子ＭＴが（ｐ＋）（ｎ−）（ｐ＋）の状態となる。従って、ｐｎ接合ダイオードＤの逆バイアス時の電流−電圧特性によらず、トランジスタ型強誘電体記憶素子ＭＴによってメモリセルには電流が殆ど流れない。一方、半導体記憶装置３００は、「１」に相当する１ビットデータ読出し時には、トランジスタ型強誘電体記憶素子ＭＴが（ｐ＋）（ｐ）（ｐ＋）の状態となって電流が流れる。ｐｎ接合ダイオードＤが逆導通特性を有していなくても、当該電流はｐｎ接合ダイオードＤに並列接続されたタングステン・プラグ２１３に流れるため、メモリセルには相対的に大きな電流が流れる。従って、本実施の形態の半導体記憶装置３００は、データ読出し時に大きなオンオフ比が得られる。
【０１６３】
以上説明したように、本実施の形態では、半導体記憶装置３００は、タングステン・プラグ２１３の形成領域が必要なため、上記第３の実施の形態の半導体記憶装置２００よりメモリセルが若干大きくなる。しかし、半導体記憶装置３００は、カソード領域６２とアノード領域２０３とが十分にｐｎ接合されずにｐｎ接合ダイオードＤの逆導通特性が得られなくても、タングステン・プラグ２１３のオーミック性の導電特性によりデータ読出し時に大きなオンオフ比を得ることができる。従って、本実施の形態の半導体記憶装置３００は、上記第２及び第３の実施の形態と同様の効果が得られる。
【０１６４】
次に、本実施例による半導体記憶装置３００の製造方法について簡単に説明する。本実施の形態の製造方法は、第３の実施の形態とほぼ同様であるので差異のある工程についてのみ簡述する。第３の実施の形態と同様の製造方法により、層間絶縁膜６６まで形成する。次いで、上記第１の実施の形態において、ゲート電極２８等の上層部の層間絶縁膜６６にコンタクトホールを形成する際に（図１３参照）、同時にカソード領域６２及びアノード領域２０３の上層部の層間絶縁膜６６にコンタクトホールを形成する。その後、上記第１の実施の形態と同様の製造工程を経て、図２５に示すようにタングステン・プラグ６８、７０、７２、７４、２１３を形成する。その後、上記第１の実施の形態と同様の製造工程を経て、半導体記憶装置３００が完成する。
【０１６５】
次に、本実施の形態による半導体記憶装置のメモリアレイ構成について図２６を用いて説明する。図２６は、２行２列のメモリセル配列を有する半導体記憶装置３００の平面レイアウトの一例を示している。図２６において、図２５に示すゲート部ＭＴ−Ｇを構成するゲート絶縁膜２２、強誘電体膜２６及びゲート電極２８並びにゲート電極２８上のタングステン・プラグ７２は図示が省略されている。さらに、図２６において、図２５に示すゲート部ＳＴ−Ｇを構成するゲート絶縁膜２０及びゲート電極２４並びにゲート電極２４上のタングステン・プラグ７０は図示が省略されている。また、半導体記憶装置３００のメモリアレイは、図２５に示す配線７８上のタングステン・プラグ７５、配線８３及び層間絶縁膜６６’’を有していない構造になっている。
【０１６６】
図２６に示すように、タングステン・プラグ２１３がカソード領域６２及びアノード領域２０３のいずれにも接続されるように、コンタクトホールはカソード領域６２及びアノード領域２０３上層部に跨って形成されている。タングステン・プラグ２１３は当該コンタクトホールに埋め込まれて形成されている。
【０１６７】
半導体記憶装置３００のメモリアレイは、２列のメモリセルのドレイン／ソース領域６０を共通化し、高集積化を図っている点に特徴を有している。メモリセルＭＣ１１とメモリセルＭＣ１２とのドレイン／ソース領域６０が共通化され、メモリセルＭＣ２１とメモリセルＭＣ２２とのドレイン／ソース領域６０が共通化されている。さらに、半導体記憶装置３００のメモリアレイにおいて、各ドレイン／ソース領域６０に接続された配線７６及び配線７６に接続されてデータ電圧が印加されるパッド２１９も共通化されている。
【０１６８】
メモリセルＭＣ１１、１２、２１、２２のそれぞれの配線７５は、セル選択用の電圧が入力されるパッド２１５に接続されている。半導体記憶装置３００のメモリアレイは、メモリセルＭＣ１１、１２、２１、２２の配線７５がそれぞれ別のパッド２１５に接続されることにより、データを書込んだりデータを読出したりするメモリセルを独立して選択できるようになっている。メモリセルＭＣ１１及びメモリセルＭＣ２１の配線８０は共通化されてパッド２１７に接続されている。さらに、メモリセルＭＣ１１及びメモリセルＭＣ２１の配線８２は共通化されてパッド２２１に接続されている。同様に、メモリセルＭＣ１２及びメモリセルＭＣ２２の配線８０は共通化されてパッド２１７に接続されている。さらに、メモリセルＭＣ１２及びメモリセルＭＣ２２の配線８２は共通化されてパッド２２１に接続されている。パッド２１７はゲート部ＭＴ−Ｇのゲート電極（不図示）に印加される電圧が入力される。パッド２２１はデータ書込み時にオープン状態となり、データ読出し時にグランドに接続される。
【０１６９】
以上説明したように、本実施の形態による半導体記憶装置のメモリアレイは、２列のメモリセルのドレイン／ソース領域６０や配線７６を共通化することにより、高集積化を図ることができる。また、半導体記憶装置３００は２行２列のメモリセル配列に限られず、ｍ行ｎ列のメモリセル配列とすることももちろん可能である。
【０１７０】
本発明は、上記実施の形態に限らず種々の変形が可能である。上記第１の実施の形態では、ｐ型シリコン半導体基板２にｎ−ウェル６が形成されているが、本発明はこれに限られない。例えば、ｎ型シリコン半導体基板にｐ−ウェルを形成し、ｐ型ＭＯＳＦＥＴのセル選択用トランジスタＳＴを形成してももちろんよい。この場合、図１において、セル選択用トランジスタＳＴのドレイン領域６０の形成位置に、高濃度のｐ型不純物領域のドレイン領域が形成され、強誘電体ゲート付きｐｎ接合ダイオードＧＤのカソード領域６２の形成位置に、セル選択用トランジスタＳＴのソース領域を兼ねるアノード領域（高濃度のｐ型不純物領域）が形成され、アノード領域６４の形成位置にカソード領域（高濃度のｎ型不純物領域）が形成される。
【０１７１】
当該構成の半導体記憶装置におけるデータ書込み／読出しの各ラインＷＬ、ＢＬ、ＤＬ、ＰＬの設定は以下のようになる。メモリセルに「０」に相当する１ビットデータを書込む際には、ワードラインＷＬに−Ｖ０（Ｖ）の電圧を印加し、ビットラインＢＬに０（Ｖ）の電圧を印加し、ドライブラインＤＬに−Ｖ１（Ｖ）の電圧を印加し、プレートラインＰＬをオープン状態にする。これにより、強誘電体膜の分極の向きは半導体基板からゲート電極に向く方向になるので、半導体基板側のデータ記憶用の強誘電体膜表面が負（−）に帯電して、反転層形成領域９０には正孔が集まり反転層は形成されない。
【０１７２】
一方、当該構造のメモリセルに「１」に相当する１ビットデータを書込む際には、ワードラインＷＬに−Ｖ０（Ｖ）の電圧を印加し、ビットラインＢＬに−Ｖ１（Ｖ）の電圧を印加し、ドライブラインＤＬに０（Ｖ）の電圧を印加し、プレートラインＰＬをオープン状態にする。これにより、強誘電体膜の分極の向きはゲート電極から半導体基板に向く方向になるので、半導体基板側のデータ記憶用の強誘電体膜表面は正（＋）に帯電して、反転層形成領域９０には電子が集まりｎ型反転層が形成される。従って、当該構造の半導体記憶装置であっても、強誘電体ゲート付きｐｎ接合ダイオードＧＤに「０」又は「１」に相当する１ビットデータを書込むことができる。
【０１７３】
当該構造のメモリセルから「０」又は「１」に相当する１ビットデータを読出す際には、ワードラインＷＬに−Ｖ０（Ｖ）の電圧を印加し、ビットラインＢＬに−Ｖｒ（Ｖ）の電圧を印加し、ドライブラインＤＬに０（Ｖ）の電圧を印加し、プレートラインＰＬを０（Ｖ）に保つ。
【０１７４】
メモリセルに「０」に相当する１ビットデータが書込まれていると反転層が形成されていないため、強誘電体ゲート付きｐｎ接合ダイオードＧＤは、ｐ−ウェルとカソード領域とが接合されたｐ−ｎ＋接合ダイオードと看做すことができる。ｐ−ｎ＋接合ダイオードの降伏電圧は相対的に大きいので、逆バイアス電圧−Ｖｒ（Ｖ）が印加されても０と見なせる極めて小さな逆方向電流Ｉ０（ｍＡ）しか流れない。一方、メモリセルに「１」に相当する１ビットデータが書込まれているとｎ型反転層が形成されているため、強誘電体ゲート付きｐｎ接合ダイオードＧＤは、ｎ＋型反転層を介してカソード領域（ｎ＋）とアノード領域（ｐ＋）とが接合されたｐ＋ｎ＋接合ダイオードと看做すことができる。高濃度のアノード領域とｎ＋型反転層との間の耐電圧は、高濃度のｎ型不純物拡散層を有するカソード領域と反転層形成領域を一部に含むｐ−ウェルとの間の耐電圧より低くなる。このため、逆バイアス電圧−Ｖｒ（Ｖ）が印加されると、強誘電体ゲート付きｐｎ接合ダイオードＧＤには、逆方向電流Ｉ０と比較して非常に大きな逆方向電流Ｉ１（ｍＡ）が流れる。従って、当該構造の半導体記憶装置であっても、強誘電体ゲート付きｐｎ接合ダイオードＧＤに流れる逆方向電流の大きさを判定することにより「０」又は「１」に相当する１ビットデータを読出すことができる。
【０１７５】
また、上記第２の実施の形態では、ｐ型シリコン半導体基板２にｎ−ウェル６が形成されているが、本発明はこれに限られない。例えば、ｎ型シリコン半導体基板にｐ−ウェルを形成し、ｎ型のトランジスタ型強誘電体記憶素子ＭＴと、ｐ型ＭＯＳＦＥＴのセル選択用トランジスタＳＴとを形成してももちろんよい。この場合、図１９において、トランジスタ型強誘電体記憶素子ＭＴのドレイン領域９４の形成位置に、ｐｎ接合ダイオードＤのカソード領域を兼ねるドレイン領域（高濃度のｎ型不純物領域）が形成され、ｐｎ接合ダイオードＤのカソード領域６２の形成位置に、セル選択用トランジスタＳＴのソース領域を兼ねるアノード領域（高濃度のｐ型不純物領域）が形成され、セル選択用トランジスタＳＴのドレイン領域６０の形成位置に、高濃度のｐ型不純物領域のドレイン領域が形成される。
【０１７６】
当該構造の半導体記憶装置は、ｎ型シリコン半導体基板にｐ−ウェルを形成した上記の半導体記憶装置と同様に各ラインＷＬ、ＢＬ、ＤＬ、ＰＬを設定することにより、データ書込み／読出しを行うことができる。
【０１７７】
上記第４の実施の形態では、半導体記憶装置３００のタングステン・プラグ２１３は層間絶縁膜６６のコンタクトホールに埋め込まれて形成されているが、本発明はこれに限られない。例えば、タングステン・プラグ２１３に代えて、カソード領域６２及びアノード領域２０３上に直接形成された金属層であっても、上記第４の実施の形態と同様の効果が得られる。
【０１７８】
上記第４の実施の形態では、半導体記憶装置３００は、カソード領域６２及びアノード領域２０３とで構成されたｐｎ接合ダイオードＤを有しているが、本発明はこれに限られない。例えば、カソード領域６２とアノード領域２０３とが分離して形成され、ｐｎ接合ダイオードＤを構成していなくてもよい。カソード領域６２及びアノード領域２０３がｎ−ウェル６に電気的にそれぞれ接続され、カソード領域６２及びアノード領域２０３がタングステン・プラグ２１３で電気的に接続されていれば、上記第４の実施の形態と同様の効果が得られる。
【０１７９】
上記第３及び第４の実施の形態の半導体記憶装置２００、３００は、第１導電型がｐ型であり、第２導電型がｎ型であるが本発明はこれに限られない。第１導電型がｎ型であり、第２導電型がｐ型であっても、上記第３及び第４の実施の形態と同様の効果が得られる。
【０１８０】
以上説明した本実施の形態による半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み／読出し方法、及びそれらの製造方法は、以下のようにまとめられる。
（付記１）半導体基板上方に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
前記強誘電体膜下方に形成された不純物活性化領域と、
前記不純物活性化領域を挟んだ両側の一方に形成された高濃度のｎ型不純物活性化領域と、
前記両側の他方に形成された高濃度のｐ型不純物活性化領域と、
を有することを特徴とする半導体素子。
（付記２）
付記１記載の半導体素子において、
前記不純物活性化領域は、前記強誘電体膜の分極方向によって反転層が形成される反転層形成領域を含むことを特徴とする半導体素子。
（付記３）
付記１または２のいずれか１項に記載の半導体素子において、
前記反転層形成領域と前記強誘電体膜との間にゲート絶縁膜をさらに有すること
を特徴とする半導体素子。
（付記４）
付記３記載の半導体素子において、
前記ゲート絶縁膜は、ＨｆＯ２、ＨｆＡｌＯＸ、ＨｆＳｉＯＸ又はＨｆＳｉＮＯＸで形成されることを特徴とする半導体素子。
（付記５）
付記１乃至４記載の半導体素子において、
前記強誘電体膜は、ＳＢＴ、ＢＬＴ、ＰＧＯ、ＢＦＯ、ＳＴＮ又はＢＮＭＯで形成されることを特徴とする半導体素子。
（付記６）
付記１乃至５記載の半導体素子において、
前記ゲート電極は、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ又はＲｕＯ２で形成されていることを特徴とする半導体素子。
（付記７）
強誘電体膜の分極方向によってデータを記憶するメモリセルを備えた半導体記憶装置において、
前記メモリセルは、
付記１乃至６に記載の半導体素子と、
ゲート電極、ソース領域、ドレイン領域を有するセル選択用トランジスタとからなり、
前記ｐ型不純物活性化領域または前記ｎ型不純物活性化領域と前記ソース領域、あるいは前記ドレイン領域のうちの一方とが接続されていることを特徴とする半導体記憶装置。
（付記８）
強誘電体膜の分極方向によってデータを記憶するメモリセルを備えた半導体記憶装置において、
半導体基板上方に形成された強誘電体膜と、
前記強誘電体膜上に形成されたゲート電極と、
前記強誘電体膜下方の前記半導体基板に前記強誘電体膜の分極方向に応じて反転層が形成される反転層形成領域と、
前記反転層形成領域を挟んだ両側の一方に形成されたカソード領域と、
前記両側の他方に形成されたアノード領域と、を有する半導体素子と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜下層の前記半導体基板のチャネル領域を挟んだ両側に形成されたソース領域及びドレイン領域と、を有するセル選択用トランジスタと、を備え、
前記半導体素子の前記カソード領域、あるいは前記アノード領域のうちの一方と前記セル選択用トランジスタの前記ソース領域、あるいは前記ドレイン領域のうちの一方とを電気的に接続してなるメモリセルを備えたこと
を特徴とする半導体記憶装置。
（付記９）
付記８記載の半導体記憶装置において、
前記半導体素子の前記カソード領域、あるいは前記アノード領域は、前記ソース領域、あるいは前記ドレイン領域と一体的に形成されていること
を有することを特徴とする半導体記憶装置。
（付記１０）
付記９記載の半導体記憶装置において、
前記セル選択用トランジスタの前記ゲート電極にセル選択信号を印加するワードラインと、
前記ドレイン領域に１ビットデータを出力するビットラインと、
前記半導体素子のアノード領域をオープン又は基準電位にするプレートラインと、
前記半導体素子の前記ゲート電極に前記印加電圧を印加するドライブラインと
を有することを特徴とする半導体記憶装置。
（付記１１）
付記８乃至１０のいずれか１項に記載の半導体記憶装置において、
前記セル選択用トランジスタは、ｎ型ＭＯＳＦＥＴであり、
前記ソース領域、前記ドレイン領域及び前記カソード領域は、高濃度のｎ型不純物拡散層をそれぞれ有していること
を特徴とする半導体記憶装置。
（付記１２）
付記８乃至１１のいずれか１項に記載の半導体記憶装置において、
前記半導体基板は、ＳＯＩ基板であること
を特徴とする半導体記憶装置。
（付記１３）
付記８記載の半導体記憶装置において、
前記カソード領域と前記反転層形成領域との間に、前記カソード領域と反対の導電性の不純物拡散領域をさらに有すること
を特徴とする半導体記憶装置。
（付記１４）
強誘電体膜の分極の向きによってデータを記憶するメモリセルを備えた半導体記憶装置のデータ書込み方法において、
半導体基板上方に形成された前記強誘電体膜上に形成されたゲート電極にゲート電圧を印加し、
前記強誘電体膜下方の前記半導体基板に前記強誘電体膜の分極の向きに応じて反転層が形成される反転層形成領域を挟んだ両側の一方に形成されたカソード領域に前記データに対応したデータ電圧を印加し、
前記両側の他方に形成されたアノード領域をオープンにし、
前記ゲート電圧に対する前記データ電圧の高低に基づいて前記分極の向きを変化させて前記強誘電体膜に前記データを書込むことを特徴とする半導体装置のデータ書込み方法。
（付記１５）
強誘電体膜の分極の向きによってデータを記憶するメモリセルを備えた半導体記憶装置のデータ読出し方法において、
前記強誘電体膜の分極の向きに応じて、当該強誘電体膜下方に形成される反転層領域を挟んだ両側の一方に形成されたカソード領域と、前記両側の他方に形成されたアノード領域との間に逆バイアス電圧を印加して、前記カソード領域と前記アノード領域との間に流れる電流の大きさに基づいて前記強誘電体膜に記憶された前記データを読出すこと
を特徴とする半導体記憶装置のデータ読出し方法。
（付記１６）
強誘電体膜の分極の向きによってデータを記憶するメモリセルを備えた半導体記憶装置の製造方法において、
半導体基板上方に強誘電体膜を形成し、前記強誘電体膜上にゲート電極を形成し、前記強誘電体膜下方の前記半導体基板の反転層形成領域を挟んだ両側の一方にカソード領域を、他方にアノード領域を形成して、半導体素子を形成し、
前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成し、前記ゲート絶縁膜下層の前記半導体基板のチャネル領域を挟んだ両側にソース領域及びドレイン領域を形成して、セル選択用トランジスタを形成し、
前記カソード領域、あるいは前記アノード領域のうちの一方と前記ソース領域、あるいは前記ドレイン領域のうちの一方とを接続して、
前記メモリセルを形成することを特徴とする半導体記憶装置の製造方法。
（付記１７）
強誘電体膜の分極方向によってデータを記憶するメモリセルを備えた半導体記憶装置において、
前記メモリセルは、
第１導電型の半導体基板に形成され、前記第１導電型と異なる導電型の第２導電型のウェル領域と、前記ウェル領域上方に形成された強誘電体膜と、前記強誘電体膜上に形成されたゲート電極と、前記強誘電体膜下方の前記ウェル領域に前記強誘電体膜の分極方向に応じて反転層が形成される反転層形成領域と、前記反転層形成領域を挟んだ両側の一方に形成された前記第１導電型の第１不純物活性化領域と、前記両側の他方に形成された前記第１導電型の第２不純物活性化領域とを備えた記憶用半導体素子と、
前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜下層の前記半導体基板のチャネル領域を挟んだ両側の一方に形成され、前記ウェル領域及び前記第２不純物活性化領域に電気的に接続された前記第２導電型の第３不純物活性化領域と、前記チャネル領域を挟んだ両側の他方に形成された前記第２導電型の第４不純物活性化領域とを備えたセル選択用トランジスタと
を有することを特徴とする半導体記憶装置。
（付記１８）
付記１７記載の半導体記憶装置において、
前記反転層形成領域と前記強誘電体膜との間にゲート絶縁膜をさらに有すること
を特徴とする半導体記憶装置。
（付記１９）
付記１７又は１８に記載の半導体記憶装置において、
前記第２及び第３不純物活性化領域は、不純物濃度が相対的に高く形成されて逆導通ダイオードを構成していること
を特徴とする半導体記憶装置。
（付記２０）
付記１７乃至１９のいずれか１項に記載の半導体記憶装置において、
前記第２及び第３不純物活性化領域上に形成され、前記第２及び第３の不純物活性化領域を電気的に接続する金属層をさらに有すること
を特徴とする半導体記憶装置。
【図面の簡単な説明】
【０１８１】
【図１】本発明の第１の実施の形態による強誘電体ゲート付きｐｎ接合ダイオードＧＤ及びそれを用いた半導体記憶装置１の構造を示す図である。
【図２】本発明の第１の実施の形態による半導体記憶装置１のメモリセルの構造を模式的に示す斜視図である。
【図３】本発明の第１の実施の形態による半導体記憶装置１のデータ書込み時の各ラインＷＬ、ＢＬ、ＤＬ、ＰＬへの印加電圧を示す表である。
【図４】本発明の第１の実施の形態による半導体記憶装置１のメモリセルに「０」の１ビットデータを書込む方法を説明する図である。
【図５】本発明の第１の実施の形態による半導体記憶装置１のメモリセルに「１」の１ビットデータを書込む方法を説明する図である。
【図６】本発明の第１の実施の形態による半導体記憶装置１のデータ読出し時の各ラインＷＬ、ＢＬ、ＤＬ、ＰＬへの印加電圧を示す表である。
【図７】本発明の第１の実施の形態による半導体記憶装置１のメモリセルから「０」の１ビットデータを読出す方法を説明する図である。
【図８】本発明の第１の実施の形態による半導体記憶装置１のメモリセルから「１」の１ビットデータを読出す方法をより具体的に説明する図である。
【図９】本発明の第１の実施の形態による強誘電体ゲート付きｐｎ接合ダイオードＧＤ及びそれを用いた半導体記憶装置１の製造方法を示す工程断面図（その１）である。
【図１０】本発明の第１の実施の形態による強誘電体ゲート付きｐｎ接合ダイオードＧＤ及びそれを用いた半導体記憶装置１の製造方法を示す工程断面図（その２）である。
【図１１】本発明の第１の実施の形態による強誘電体ゲート付きｐｎ接合ダイオードＧＤ及びそれを用いた半導体記憶装置１の製造方法を示す工程断面図（その３）である。
【図１２】本発明の第１の実施の形態による強誘電体ゲート付きｐｎ接合ダイオードＧＤ及びそれを用いた半導体記憶装置１の製造方法を示す工程断面図（その４）である。
【図１３】本発明の第１の実施の形態による強誘電体ゲート付きｐｎ接合ダイオードＧＤ及びそれを用いた半導体記憶装置１の製造方法を示す工程断面図（その５）である。
【図１４】本発明の第１の実施の形態による半導体記憶装置１のメモリアレイ構成の等価回路を示す図である。
【図１５】本発明の第１の実施の形態による半導体記憶装置１のデータ書込み／読出し時の各ラインＷＬ、ＢＬ、ＤＬ、ＰＬへの印加電圧と、リファレンスメモリセルに「０」の１ビットデータが書込まれている場合のセンスアンプの出力を示す表である。
【図１６】本発明の第１の実施の形態の変形例に係る半導体記憶装置１のメモリアレイ構成の等価回路を示す図である。
【図１７】本発明の第１の実施の形態による半導体記憶装置１のメモリアレイの集積化及び微細化の可能性について説明する図である。
【図１８】本発明の第１の実施の形態による半導体記憶装置１のメモリアレイの集積化及び微細化の可能性について説明する図である。
【図１９】本発明の第２の実施の形態による強誘電体膜を備えたトランジスタ型強誘電体記憶素子ＭＴとｐｎ接合ダイオードＤとセル選択用トランジスタＳＴが接続された半導体記憶装置１００の１個のメモリセルの基板面に垂直な断面構造を示を示す図である。
【図２０】本発明の第２の実施の形態による半導体記憶装置１００のメモリセルに「０」の１ビットデータが書込まれた状態を示す図である。
【図２１】本発明の第２の実施の形態による半導体記憶装置１００のメモリセルに「１」の１ビットデータが書込まれた状態を示す図である。
【図２２】デプレッション型強誘電体ゲート付きｐチャネルトランジスタＤＴｒの基板面に垂直な断面構造を模式的に示す図である。
【図２３】本発明の第３の実施の形態による強誘電体膜を備えたトランジスタ型強誘電体記憶素子ＭＴとｐｎ接合ダイオードＤとセル選択用トランジスタＳＴが接続された半導体記憶装置２００の１個のメモリセルの基板面に垂直な断面構造を示を示す図である。
【図２４】本発明の第３の実施の形態による半導体記憶装置２００の製造方法を示す工程断面図である。
【図２５】本発明の第４の実施の形態による強誘電体膜を備えたトランジスタ型強誘電体記憶素子ＭＴとｐｎ接合ダイオードＤとセル選択用トランジスタＳＴが接続された半導体記憶装置３００の１個のメモリセルの基板面に垂直な断面構造を示を示す図である。
【図２６】本発明の第４の実施の形態による半導体記憶装置３００であって、２行２列のメモリセル配列の平面レイアウト図である。
【図２７】従来のＦＥＴ型１Ｔ  ＦｅＲＡＭのメモリアレイのデータ書込みを説明するための図である。
【図２８】従来のＦＥＴ型１Ｔ  ＦｅＲＡＭのメモリアレイのデータ読出しを説明するための図である。
【符号の説明】
【０１８２】
１、１００、２００、３００  半導体記憶装置
２  ｐ型シリコン半導体基板
４  素子分離絶縁膜
６  ｎ−ウェル
８  ＨｆＯ２膜
１０  ＳＢＴ膜
１２  Ｐｔ膜
１４、１８、３０、３６、５０、５６  レジスト層
１６  多結晶シリコン膜
２０、２２  ゲート絶縁膜
２４、２８  ゲート電極
２６  強誘電体膜
３２、３４  ｎ型不純物領域
３８  ｐ型不純物領域
４０  シリコン酸化膜
６０  ｎ型不純物拡散層（ドレイン／ソース領域）
６２  ｎ型不純物拡散層（カソード領域、ソース／ドレイン領域）
６４、９４  ｐ型不純物拡散層（アノード領域）
６６、６６’、６６’’  層間絶縁膜
６８、７０、７２、７４、７５、２１３  タングステン・プラグ
７６、７８、８０、８２、８３  配線
９０  反転層形成領域
９１  チャネル領域
９２  絶縁層
９６  単結晶シリコン層
１０２  センスタイミングコントローラ
１０４  プレートラインデコーダ／ドライバ回路
１０６  ドライブラインデコーダ／ドライバ回路
１０８、１１６  ワードラインデコーダ／ドライバ回路
１１０  ビットラインデコーダ／ドライバ回路
１１２  センスアンプ
１１４  デコーダ／ドライバ回路
１１８  データＩ／Ｏ回路
１２０  出力部
１５０  選択セル
１５１  ワードライン
１５２、１５４  非選択セル
１５３  ビットライン
２０１  ｐ＋層
２０３  ドレイン／ソース領域（アノード領域）
２１５、２１７、２１９、２２１  パッド
Ｄ  ｐｎ接合ダイオード
ＧＤ  強誘電体ゲート付きｐｎ接合ダイオード
ＧＤ−Ｇ  強誘電体ゲート付きｐｎ接合ダイオードのゲート部
ＭＴ  トランジスタ型強誘電体記憶素子
ＳＴ  セル選択用トランジスタ
ＳＴ−Ｇ  セル選択用トランジスタのゲート部
【図１】
0004775849.tif 000002
【図２】
0004775849.tif 000003
【図３】
0004775849.tif 000004
【図４】
0004775849.tif 000005
【図５】
0004775849.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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