(57)【特許請求の範囲】
【請求項１】
共にカルコゲナイド・ガラス体で形成された第１プログラマブル導体メモリー素子及び第２プログラマブル導体メモリー素子を含むプログラマブル導体メモリーデバイスを動作させる方法において、
２進値を、前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子に、それぞれの抵抗状態として記憶するステップであって、前記２進値を記憶した前記第１プログラマブル導体メモリー素子の抵抗状態は、前記２進値を記憶した前記第２プログラマブル導体メモリー素子の抵抗状態とは異なるステップと；
前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子の各々を通してそれぞれの電圧を放電し、これらの放電電圧を比較することによって、前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子の一方に記憶されている２進値を特定するステップと；
前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子のうち、前記２進値をより低い抵抗状態で記憶している一方のみに記憶された前記２進値を再書き込みするステップと
を具えていることを特徴とするプログラマブル導体メモリーデバイスの動作方法。
【請求項２】
前記放電するステップが、
相補的な数値線を特定電圧値にプリチャージするステップと；
それぞれの前記相補的な数値線上の電圧を、前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子のそれぞれを通して放電するステップと
を具えていることを特徴とする請求項１に記載の方法。
【請求項３】
前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子の各々に関連するそれぞれのアクセス・トランジスタをイネーブル状態にすることによって、それぞれの前記相補的な数値線上の前記プリチャージ電圧値を、前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子のそれぞれを通して放電することを特徴とする請求項２に記載の方法。
【請求項４】
さらに、前記アクセス・トランジスタをイネーブル状態にする前に、前記プリチャージを完了するステップを具えていることを特徴とする請求項３に記載の方法。
【請求項５】
さらに、前記アクセス・トランジスタをイネーブル状態にする前に、前記相補的な数値線を平衡させるステップを具えていることを特徴とする請求項４に記載の方法。
【請求項６】
前記比較が、
前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子の一方に関連する前記放電電圧が、前記２つの放電電圧のうちの高い方であるか低い方であるかを判定するステップと；
前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子の一方に関連する前記放電電圧が前記高い方の放電電圧である場合には、第１の２進値を出力し、前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子の一方に関連する前記放電電圧が前記低い方の放電電圧である場合には、第２の２進値を出力するステップと
を具えていることを特徴とする請求項３に記載の方法。
【請求項７】
さらに、より高い放電電圧を有する前記数値線を、第１の所定電圧状態にもっていき、より低い放電電圧を有する前記数値線を、第２の所定電圧状態にもっていくステップを具えていることを特徴とする請求項６に記載の方法。
【請求項８】
前記第１の所定電圧が前記第２の所定電圧より高いことを特徴とする請求項７に記載の方法。
【請求項９】
さらに、前記相補的な数値線のそれぞれを前記第１電圧状態及び前記第２電圧状態にもっていく前に、前記アクセス・トランジスタをディセーブル状態にするステップを具えていることを特徴とする請求項７に記載の方法。
【請求項１０】
さらに、前記相補的な数値線のそれぞれを前記第１電圧状態及び前記第２電圧状態にもっていく期間中に、前記アクセス・トランジスタをイネーブル状態にするステップを具えていることを特徴とする請求項７に記載の方法。
【請求項１１】
第１数値線及び第２数値線と；
共に、カルコゲナイド・ガラス体で形成され、単一のメモリーセルに関連し、それぞれがデータビットの互いに相補的な２進数値を、互いに異なる抵抗値として記憶する第１プログラマブル抵抗メモリー素子及び第２プログラマブル抵抗メモリー素子と；
それぞれが前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子を、それぞれ前記第１数値線及び前記第２数値線に結合する第１アクセスデバイス及び第２アクセスデバイスと；
それぞれが前記第１数値線及び前記第２数値線に結合された入力を有し、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子の一方における抵抗値として記憶された前記データビットを読み取るセンス増幅器と；
それぞれが前記第１アクセスデバイス及び第２アクセスデバイスに結合された一対の行線とを具え、
読出し動作中に、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子への自動的な再書込みが防止される方法で、前記行線が活性化されることを特徴とするプログラマブル抵抗メモリーデバイス。
【請求項１２】
読出し動作の前に、前記第１数値線及び前記第２数値線を共通プリチャージ電圧にプリチャージするためのプリチャージ回路を具えていることを特徴とする請求項１１に記載のプログラマブル抵抗メモリーデバイス。
【請求項１３】
さらに、
前記一対の行線を同時に活性化し、従って前記第１アクセスデバイス及び前記第２アクセスデバイスを同時に活性化するための回路を具えていることを特徴とする請求項１１に記載のプログラマブル抵抗メモリーデバイス。
【請求項１４】
前記第１アクセスデバイス及び前記第２アクセスデバイスがアクセス・トランジスタであることを特徴とする請求項１３に記載のプログラマブル抵抗メモリーデバイス。
【請求項１５】
前記第１アクセスデバイス及び前記第２アクセスデバイスが活性化されると、前記第１数値線及び前記第２数値線上の電圧が、それぞれ前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子を通して放電され、前記センス増幅器は、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子の一方が高抵抗状態であるか低抵抗状態であるかを判定して、当該抵抗状態に対応する２進値を出力することを特徴とする請求項１３に記載のプログラマブル抵抗メモリーデバイス。
【請求項１６】
前記第１数値線及び前記第２数値線の各々が、前記プリチャージ電圧を蓄積するための関連する寄生容量を有することを特徴とする請求項１２に記載のプログラマブル抵抗メモリーデバイス。
【請求項１７】
前記寄生容量が、前記プリチャージ電圧より高い電圧値を蓄積することを特徴とする請求項１６に記載のプログラマブル抵抗メモリーデバイス。
【請求項１８】
前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子が互いに異なるメモリーアレイ内にあることを特徴とする請求項１１に記載のプログラマブル抵抗メモリーデバイス。
【請求項１９】
さらに、前記第１数値線及び前記第２数値線上の電圧を平衡させるための平衡回路を具えていることを特徴とする請求項１２に記載のプログラマブル抵抗メモリーデバイス。
【請求項２０】
第１プログラマブル抵抗メモリーセル及び第２プログラマブル抵抗メモリーセルの複数対を具え、
前記複数対の各々が、
共に、カルコゲナイド・ガラス体で形成され、単一のメモリーセルに関連し、それぞれがデータビットの互いに相補的な２進数値を、互いに異なる抵抗値として記憶する第１プログラマブル抵抗メモリー素子及び第２プログラマブル抵抗メモリー素子と；
それぞれが前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子を、第１数値線及び第２数値線のそれぞれに結合する第１アクセスデバイス及び第２アクセスデバイスと；
それぞれが前記第１数値線及び前記第２数値線に結合された入力を有し、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子の一方における抵抗値として記憶された前記データビットを読み取るセンス増幅器と；
それぞれが前記第１アクセスデバイス及び前記第２アクセスデバイスに結合された一対の行線とを具え、
読出し動作中に、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子への自動的な再書込みが防止される方法で、前記行線が活性化されることを特徴とするメモリーデバイス。
【請求項２１】
さらに、読出し動作の前に、前記第１数値線及び前記第２数値線を共通プリチャージ電圧にプリチャージするためのプリチャージ回路を具えていることを特徴とする請求項２０に記載のメモリーデバイス。
【請求項２２】
さらに、
前記一対の行線を同時に活性化し、従って前記第１アクセスデバイス及び前記第２アクセスデバイスを同時に活性化するための回路を具えていることを特徴とする請求項２０に記載のメモリーデバイス。
【請求項２３】
前記第１アクセスデバイス及び前記第２アクセスデバイスがアクセス・トランジスタであることを特徴とする請求項２２に記載のメモリーデバイス。
【請求項２４】
前記第１アクセスデバイス及び前記第２アクセスデバイスが活性化されると、前記第１数値線及び前記第２数値線上の電圧が、それぞれ前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子を通して放電され、前記センス増幅器は、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子の一方が高抵抗状態であるか低抵抗状態であるかを判定して、当該抵抗状態に対応する２進値を出力することを特徴とする請求項２２に記載のメモリーデバイス。
【請求項２５】
前記第１数値線及び前記第２数値線の各々が、前記プリチャージ電圧を蓄積するための関連する寄生容量を有することを特徴とする請求項２４に記載のメモリーデバイス。
【請求項２６】
前記寄生容量が、前記プリチャージ電圧より高い電圧値を蓄積することを特徴とする請求項２５に記載のメモリーデバイス。
【請求項２７】
前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子が共通のメモリーアレイ内にあることを特徴とする請求項２０に記載のメモリーデバイス。
【請求項２８】
前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子が互いに異なるメモリーアレイ内にあることを特徴とする請求項２０に記載のメモリーデバイス。
【請求項２９】
さらに、前記第１数値線及び前記第２数値線上の電圧を平衡させるための平衡回路を具えていることを特徴とする請求項２１に記載のメモリーデバイス。
【請求項３０】
前記メモリーデバイスがメモリーモジュール上に設けられていることを特徴とする請求項２０に記載のメモリーデバイス。
【請求項３１】
前記メモリーモジュールがプラグイン・メモリーモジュールであることを特徴とする請求項３０に記載のメモリーデバイス。
【請求項３２】
プロセッサと；
前記プロセッサに結合されたメモリーシステムとを具え、
前記メモリーシステムが、
第１数値線及び第２数値線と；
共に、カルコゲナイド・ガラス体で形成され、単一のメモリーセルに関連し、それぞれがデータビットの互いに相補的な２進数値を、互いに異なる抵抗値として記憶する第１プログラマブル抵抗メモリー素子及び第２プログラマブル抵抗メモリー素子と；
それぞれが前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子を、それぞれ前記第１数値線及び前記第２数値線に結合する第１アクセスデバイス及び第２アクセスデバイスと；
前記第１数値線及び前記第２数値線に結合され、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子の一方における抵抗値として記憶された前記データビットを読み取るセンス増幅器と；
それぞれが前記第１アクセスデバイス及び前記第２アクセスデバイスに結合された一対の行線とを具え、
読出し動作中に、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子への自動的な再書込みが防止される方法で、前記行線が活性化されることを特徴とするコンピュータシステム。
【請求項３３】
読出し動作の前に、前記第１数値線及び前記第２数値線を共通プリチャージ電圧にプリチャージするためのプリチャージ回路を具えていることを特徴とする請求項３２に記載のコンピュータシステム。
【請求項３４】
さらに、
前記一対の行線を同時に活性化し、従って前記第１アクセスデバイス及び前記第２アクセスデバイスを同時に活性化するための回路を具えていることを特徴とする請求項３２に記載のコンピュータシステム。
【請求項３５】
前記第１アクセスデバイス及び前記第２アクセスデバイスがアクセス・トランジスタであることを特徴とする請求項３４に記載のコンピュータシステム。
【請求項３６】
前記第１アクセスデバイス及び前記第２アクセスデバイスが活性化されると、前記第１数値線及び前記第２数値線上の電圧が、それぞれ前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子を通して放電され、前記センス増幅器は、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子の一方が高抵抗状態であるか低抵抗状態であるかを判定して、当該抵抗状態に対応する２進値を出力することを特徴とする請求項３４に記載のコンピュータシステム。
【請求項３７】
前記第１数値線及び前記第２数値線の各々が、前記プリチャージ電圧を蓄積するための関連する寄生容量を有することを特徴とする請求項３３に記載のコンピュータシステム。
【請求項３８】
前記寄生容量が、前記プリチャージ電圧より高い電圧値を蓄積することを特徴とする請求項３７に記載のコンピュータシステム。
【請求項３９】
前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子が共通のメモリーアレイ内にあることを特徴とする請求項３２に記載のコンピュータシステム。
【請求項４０】
前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子が互いに異なるメモリーアレイ内にあることを特徴とする請求項３２に記載のコンピュータシステム。
【請求項４１】
さらに、前記第１数値線及び前記第２数値線上の電圧を平衡させるための平衡回路を具えていることを特徴とする請求項３２に記載のコンピュータシステム。
【請求項４２】
前記再書き込みするステップが、
前記特定するステップにおいて使用するセンス増幅回路の動作中に、前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子に結合された前記一対の行線の電圧レベルを、ほぼ接地レベルからほぼシステム電圧レベルまで増加させることを含むことを特徴とする請求項１に記載の方法。
【請求項４３】
共にカルコゲナイド・ガラス体で形成された第１プログラマブル導体メモリー素子及び第２プログラマブル導体メモリー素子を含むプログラマブル導体メモリーデバイスを動作させる方法において、
２進値を、前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子のそれぞれの抵抗状態として記憶するステップであって、前記第１プログラマブル導体メモリー素子の抵抗状態が前記第２プログラマブル導体メモリー素子の抵抗状態と相補的であるステップと；
前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子の各々を通してそれぞれの電圧を放電して、これらの放電電圧を比較することによって、前記プログラマブル導体メモリー素子第１及び前記第２プログラマブル導体メモリー素子の一方に記憶されている２進値を特定するステップと；
前記特定するステップを実行するために使用するセンス増幅器が活性化されている間に、前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子の各々に結合されたワード線の電圧レベルをほぼ接地レベルに維持するステップと
を具えていることを特徴とするプログラマブル導体メモリーデバイスの動作方法。
【請求項４４】
共にカルコゲナイド・ガラス体で形成された第１プログラマブル抵抗メモリー素子及び第２プログラマブル抵抗メモリー素子を含むプログラマブル抵抗メモリーデバイスを動作させる方法において、
２進値を、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子のそれぞれの互いに異なる抵抗状態として記憶するステップと；
前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子の各々を通してそれぞれの電圧を放電して、これらの放電電圧を比較することによって、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子の一方に記憶されている２進値を特定するステップと；
前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子のうち、前記２進値をより低い抵抗状態で記憶している一方のみに記憶された前記２進値を再書き込みするステップと
を具えていることを特徴とするプログラマブル抵抗メモリーデバイスの動作方法。
【請求項４５】
前記放電するステップが、
それぞれが前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子に切り換え可能な形に結合された相補的な数値線を、共通電圧値にプリチャージするステップと；
前記相補的な数値線のそれぞれの前記共通電圧値を、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子のそれぞれを通して放電するステップと
を具えていることを特徴とする請求項４４に記載の方法。
【請求項４６】
前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子の各々に関連するそれぞれのアクセス・トランジスタをイネーブル状態にすることによって、それぞれの前記相補的な数値線上の前記プリチャージ電圧値を、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子のそれぞれを通して放電することを特徴とする請求項４５に記載の方法。
【請求項４７】
さらに、前記アクセス・トランジスタをイネーブル状態にする前に、前記プリチャージを完了するステップを具えていることを特徴とする請求項４６に記載の方法。
【請求項４８】
さらに、前記アクセス・トランジスタをイネーブル状態にする前に、前記相補的な数値線を平衡させるステップを具えていることを特徴とする請求項４７に記載の方法。
【請求項４９】
前記比較が、
前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子の一方に関連する前記放電電圧が、前記２つの放電電圧のうちの高い方であるか低い方であるかを判定するステップと；
前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子の一方に関連する前記放電電圧が前記高い方の放電電圧である場合には、第１の２進値を出力し、前記第１プログラマブル導体メモリー素子及び前記第２プログラマブル導体メモリー素子の一方に関連する前記放電電圧が前記低い方の放電電圧である場合には、第２の２進値を出力するステップと
を具えていることを特徴とする請求項４６に記載の方法。
【請求項５０】
さらに、より高い放電電圧を有する前記数値線を、第１の所定電圧状態にもっていき、より低い放電電圧を有する前記数値線を、第２の所定電圧状態にもっていくステップを具えていることを特徴とする請求項４９に記載の方法。
【請求項５１】
前記第１の所定電圧が前記第２の所定電圧より高いことを特徴とする請求項５０に記載の方法。
【請求項５２】
さらに、前記相補的な数値線のそれぞれを前記第１電圧状態及び前記第２電圧状態にもっていく前に、前記アクセス・トランジスタをディセーブル状態にするステップを具えていることを特徴とする請求項５０に記載の方法。
【請求項５３】
さらに、前記相補的な数値線のそれぞれを前記第１電圧状態及び前記第２電圧状態にもっていく期間中に、前記アクセス・トランジスタをイネーブル状態にするステップを具えていることを特徴とする請求項５０に記載の方法。
【請求項５４】
共にカルコゲナイド・ガラス体で形成された第１プログラマブル抵抗メモリー素子及び第２プログラマブル抵抗メモリー素子を含むプログラマブル抵抗メモリーデバイスを動作させる方法において、
データビットの相補的な２進数値のそれぞれを、単一のメモリーセルに関連する前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子のそれぞれの互いに異なる抵抗値として記憶するステップと；
それぞれが前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子を、第１数値線及び第２数値線のそれぞれに結合する第１アクセス・トランジスタ及び第２アクセス・トランジスタを形成するステップと；
前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子の一方の抵抗値として記憶された前記データビットを読み出すステップと；
前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル導体メモリー素子のうち、前記２進値をより低い抵抗状態で記憶している一方のみに記憶された前記２進値を再書き込みするステップと
を具えていることを特徴とするプログラマブル抵抗メモリーデバイスの動作方法。
【請求項５５】
さらに、前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子に切り換え可能な形に結合されたそれぞれ前記第１数値線及び前記第２数値線を、前記読み出す動作の前に共通電圧値にプリチャージするステップを具えていることを特徴とする請求項５４に記載の方法。
【請求項５６】
さらに、
前記第１数値線及び前記第２数値線上の前記プリチャージ電圧を、それぞれ前記第１プログラマブル抵抗メモリー素子及び前記第２プログラマブル抵抗メモリー素子を通して放電するステップと；
前記第２プログラマブル抵抗メモリー素子の一方が高抵抗状態であるか低抵抗状態であるかを判定するステップと；
当該抵抗状態に対応する２進値を出力するステップと
を具えていることを特徴とする請求項５５に記載の方法。
【請求項５７】
前記プリチャージするステップがさらに、前記第１数値線及び前記第２数値線に関連する寄生容量により前記プリチャージ電圧を蓄積するステップを具えていることを特徴とする請求項５５に記載の方法。
【請求項５８】
さらに、前記第１数値線及び前記第２数値線上の前記プリチャージ電圧を平衡させるステップを具えていることを特徴とする請求項５５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の分野）
本発明は、プログラマブル導体ランダムアクセスメモリ（ＰＣＲＡＭ：Programmable Conductor Random Access Memory）素子の抵抗を検出する方法及び装置に関するものである。
【背景技術】
【０００２】
【特許文献１】米国特許5,883,827（発明の背景）  ＰＣＲＡＭデバイスは、２進（バイナリ）データを２つの異なる抵抗値として記憶して、一方の抵抗値は他方より高い。この抵抗値は、論理"０"または論理"１"の特定の２進値を表わす。ＰＣＲＡＭデバイスの抵抗値を検出する際には、読出し操作を行うメモリーセルの抵抗値を基準セルの抵抗値と比較して、読み出すセルの抵抗値、従ってその論理状態を特定するのが一般的である。こうした方法は、米国特許5,883,827に開示されている。しかし、この方法にはある程度の制約がある。
【０００３】
基準セルに欠陥があり、そしてアレイ内のメモリーセルの列が同じ欠陥基準セルを用いる場合には、メモリーセルの列全体が、誤差のある抵抗の読み取り値を有する。これに加えて、抵抗値をセル内に書き込むには特別な回路が必要であり、こうした装置用のセンス増幅器（センスアンプ、読出し増幅器）回路は、複雑かつ大規模になりがちである。
【０００４】
一般に、ＰＣＲＡＭデバイス用のセンシング方式も、一般的なＤＲＡＭ回路に通常採用するアーキテクチャとは異なる独特のアーキテクチャを有しがちである。ＰＣＲＡＭは、２進値を、キャパシタの電荷としてではなく抵抗性のメモリー素子に記憶するという点でＤＲＡＭとは異なるが、そしてＰＣＲＡＭは不揮発性であるのに対し、ＤＲＡＭに採用されるキャパシタ構造は揮発性であるが、それにもかかわらず、両デバイス用の読出し回路と書込み回路をできる限り同じにして、既存のＤＲＡＭメモリーデバイスのアーキテクチャを、読出し兼書込みＰＣＲＡＭデバイスに容易に適応させることができることが望ましい。
【発明の開示】
【０００５】
（発明の概要）
本発明は、一部のＤＲＡＭメモリーデバイスに採用されているのと同様の読出しアーキテクチャを利用したＰＣＲＡＭデバイス、及びその動作方法を提供するものである。第１及び第２プリグラマブル導体メモリー素子を具えた一対のコンプリメンタリ（相補型）ＰＣＲＡＭメモリーセルを採用して、各メモリーセルをそれぞれのアクセス・トランジスタに接続する。書込み動作中には、これらの第１及び第２メモリー素子に相補的な２進値を書込み、即ち、第１メモリー素子を高抵抗状態にする書込みを行えば、第２メモリー素子は低抵抗状態にする書込みを行い、逆に第１メモリー素子を低抵抗状態にする書込みを行えば、第２メモリー素子は高抵抗状態にする書込みを行う。
【０００６】
例えば前記第１メモリー素子の読出し動作中には、センス増幅器の各入力がそれぞれのプリチャージ（事前充電）電圧を受けるべく結合されるようにセンス増幅器を接続し、これらのプリチャージ電圧は、前記第１及び第２メモリー素子を通って放電される。センス増幅器は、これら２つのメモリー素子を通して前記放電電圧を読み取って、どちらの放電電圧がより大きいかを判定して、これにより、読み出すメモリーセルの抵抗値（高または低）及び論理状態（ハイまたはロー）を特定する。
【０００７】
本発明のこれら及び他の特徴及び利点は、以下の図面を参照した本発明の好適な実施例の説明より一層明らかになる。
【発明を実施するための最良の形態】
【０００８】
（実施例の詳細な説明）
本発明は、従来のＤＲＡＭデバイスに採用されているのと幾分類似したセンス増幅器（センスアンプ、読出し増幅器）のアーキテクチャを採用して、ＰＣＲＡＭメモリーセルの抵抗状態を検出する。本発明では、２進地を抵抗値として第１ＰＣＲＡＭセルに記憶しつつ、その相補的な（コンプリメンタリ）抵抗値を第２ＰＣＲＡＭに記憶する。第１ＰＣＲＡＭセルの読出し中には、両方のＰＣＲＡＭセルを用いて、プリチャージ（事前充電）電荷をセンス増幅器のそれぞれの入力に対して放電して、このセンス増幅器はこの放電電圧を読み取って前記抵抗値を測定して、これにより、読出し動作が行われている第１ＰＣＲＡＭセルに記憶されている２進値を特定する。
【０００９】
図１に、本発明により構成したＰＣＲＡＭメモリーデバイスの一部分内に設ける好適なセル構成を示す。図にはＰＣＲＡＭメモリー素子１０２を示し、これは、カルコゲナイド・ガラス体、及び下部導体１０３と上部導体１０４とを有する。周知のように、プログラマブル導体メモリー素子は２つの安定な抵抗状態を有し、即ち一方が高抵抗、他方が低抵抗である。通常は、休止時にはメモリーが高抵抗状態を有するが、導体１０３及び１０４に適切なバイアス電圧を印加することによって、このメモリーを低抵抗状態にプログラムすることができる。一般に、ＰＣＲＡＭメモリー素子の低抵抗状態は、導体１０３と１０４の間の、カルコゲナイド・ガラス体を通るデンドライト成長、あるいはカルコゲナイド・ガラス体の表面に沿った樹枝状（デンドライト）成長によって特徴付けられる。高抵抗状態は、こうした樹枝状成長がない時に存在する。成長した樹枝は、バイアス電圧を取り除いた後に、比較的長時間、例えば何日あるいは何週間もその場所に留まるという点で比較的不揮発性である。
【００１０】
図１にさらに示すように、ＰＣＲＡＭメモリー素子１０２は、導体プラグ１０１によってアクセス・トランジスタ２０７に結合して、アクセス・トランジスタ２０７はワード線１０５によって駆動して、ワード線１０５はトランジスタ２０７のゲート構造を形成する。アクセス・トランジスタ２０７は、導体プラグ１０１を通して、ＰＣＲＡＭメモリー素子１０２の一方の導体１０３に結合する。ＰＣＲＡＭ素子１０２の他方の導体１０４は、共通セル板（プレート）１０９によってバイアス電圧に接続し、このバイアス電圧は、メモリーデバイス内に設けた他のＰＣＲＡＭメモリー素子と共通である。
【００１１】
図１には一般的なＰＣＲＡＭアーキテクチャを示し、これは隣接する２つのメモリーセル２０７、２１１を共通の数値（ディジット）線１１８に結合したものである。従って図１には、ワード線１０７によって駆動される他のアクセス・トランジスタ２１１も示し、アクセス・トランジスタ２１１は導体プラグ９９を通して他のＰＣＲＡＭメモリー素子１０６に結合され、ＰＣＲＡＭメモリー素子１０６も共通セル板１０９に接続されている。アクセス・トランジスタ２１１も、１つの端子が数値線１１８に接続されている。
【００１２】
図２に、図１に示すセル・アーキテクチャを採用したメモリーアレイの電気回路図を示す。従って、図２の上部は、それぞれＰＣＲＡＭメモリー素子１０２及び１０６に結合したトランジスタ２０７及び２１１を示し、アクセス・トランジスタ２０７及び２１１は、メモリー素子１０２及び１０６を数値線１１８（Ｄ１）に結合する。
【００１３】
図２にも示すように、このメモリーアレイ内には、相補的な（コンプリメンタリ）数値線１２０（Ｄ１*）も設けて、相補的な数値線１２０には、他のＰＣＲＡＭメモリー素子に接続された他の組のアクセス・トランジスタを接続する。説明を簡単にするために、ＰＣＲＡＭセルの単一の相補対を３００として示す。相補対３００は、アクセス・トランジスタ２０７及びこれに関連するＰＣＲＡＭメモリー素子１０２を含み、アクセス・トランジスタ２０７は数値線１１８（Ｄ１）に接続され、相補対３００はさらに、アクセス・トランジスタ２０９及びこれに関連するＰＣＲＡＭメモリー素子１２４を含み、アクセス・トランジスタ２０９は数値線１２０（Ｄ１*）に接続されている。
【００１４】
書込み動作中には、ＰＣＲＡＭメモリー素子１０２が高抵抗状態に書き込まれる場合に、ＰＣＲＡＭメモリー素子１２４が低抵抗状態に書き込まれ、その逆も成り立つように、トランジスタ２０７に結合した行線（行ライン）１０４、及びトランジスタ２０９に結合した行線１１３を活性化する（有効にする）。このようにして、ＰＣＲＡＭメモリー素子１０２及び１２４が共にアクセスされて、常に相補的な抵抗数値値を記憶する。従って、ＰＣＲＡＭメモリー素子１０２が、書込み及び読出しが行われる主な素子であると仮定すれば、数値線１１８及び１２０に結合されたセンス増幅器２１０が、メモリーの読み出し動作中に、数値線１１８上の放電プリチャージ電圧を数値線１２０上の放電プリチャージ電圧と比較することによって、ＰＣＲＡＭメモリー素子１０２の値を読み取る。
【００１５】
従って、メモリーの読出しの前に、プリチャージ回路３０１によって、プリチャージ電圧を相補的な数値線１１８及び１２０に印加する。このプリチャージ回路は、プリチャージ線上の論理回路によって作動し、プリチャージ線はトランジスタ３０５を作動させて、例えばＶcc／２なる電圧を、数値線１１８及び１２０に共に供給する。
【００１６】
平衡回路３０３も設けることができ、平衡回路３０３は、プリチャージ回路が作動した後に平衡信号によって作動して、線１１８及び１２０上の電圧が同じであることを保証する。線１１８及び１２０上の電圧は、これらの線の浮遊容量によって保持される。プリチャージ回路３０１（及び存在すれば平衡回路３０３）が作動した後に、相補的なセル対３００上で読出し動作を行うことができる。この読出し動作は図３により詳細に示し、図３は、センス増幅器２１０の入力経路を簡略化したものである。
【００１７】
相補的な数値線１１８及び１２０についての寄生容量は、それぞれＣ１及びＣ１*として示す。それぞれのアクセス・トランジスタ２０７及び２０９は、それぞれのワード線１０５及び１１３に接続されているように示す。ＰＣＲＡＭメモリ素子１０２及び１２４も図示してある。上述したように、２進値は、例えばＰＣＲＡＭメモリー素子１０２に抵抗値として記憶される。この抵抗値は、高抵抗値または低抵抗値のいずれかであり、ＰＣＲＡＭメモリー素子１２４には相補的な抵抗値が記憶される。
【００１８】
読出し動作中には、相補的な数値線１１８及び１２０に印加されたプリチャージ電圧が、アクセス・トランジスタ２０７及び２０９、及びＰＣＲＡＭメモリー素子１０２及び１２４のそれぞれの抵抗値を通って放電可能になる。これらの抵抗値は異なり、即ち一方が高抵抗値、他方が低抵抗値であるので、読出し動作中には、数値線Ｄ１及びＤ１*（１１８、１２０）に相違が出始める。相補的な数値線１１８及び１２０に最初に印加する電圧はＶcc／２であるが、読出し動作中には、数値線１１８及び１２０上の寄生容量Ｃ１及びＣ１*、並びにトランジスタ２０７及び２０９に固有のゲート−ドレイン容量の存在により、この電圧が実際には少し、例えば約0.3mVだけ高くなる。
【００１９】
図５に、読出し動作中の、相補的な数値線１１８及び１２０上の電圧を示す。ワード線１０５及び１１３の活性化（イネーブル）をパルス信号として示し、最初に、両数値線Ｄ１及びＤ１*上に存在する、Ｖcc／２＋約0.3mVなる電圧が下降し始める。一方のＰＣＲＡＭメモリー素子、例えば１０２が他方よりも高い抵抗値を有するので、より低い抵抗値、例えばＰＣＲＡＭメモリー素子１２４に関連する数値線上の電圧は、より高い抵抗値に結合された数値線、例えばＤ１上の電圧よりも速く下降する。このことを図５に示す。
【００２０】
線Ｄ１及びＤ１*上の２つの電圧のずれは次第に増加する。ワード線１０５及び１１３が活性化された後の所定時点に、センス増幅器２１０を作動させる。センス増幅器２１０は、ＤＲＡＭ構成に通常採用されるアーキテクチャを有し、このアーキテクチャは図４に示す。こうしたセンス増幅器は、Ｎsense増幅器ラッチ３０２及びＰsense増幅器ラッチ３０４を有する。この構造は図４に示す。
【００２１】
図５に戻って説明する。まずＮsense増幅器を時刻ｔ1に起動する。Ｎsense増幅器が起動すると、より低い電圧を有する数値線、この例ではＤ１*が即座に接地にもっていく。その後に、Ｐsense増幅器を時刻ｔ2に起動して、Ｐsense増幅器はより高い電圧の線、例えば線Ｄ１をＶccにもっていく。従って、時刻ｔ2に、センス増幅器２１０がＶccの値を出力して、ＰＣＲＡＭメモリー素子１０２の高抵抗状態を示す。
【００２２】
図５には、ＰＣＲＡＭメモリー素子１０２がメモリー素子１２４よりも高い抵抗値を有する際に発生する信号タイミングを示しているが、ＰＣＲＡＭメモリー素子１０２が低抵抗状態を有しＰＣＲＡＭメモリー素子１２４が高抵抗状態を有する場合には、この信号レベルが反転することは明らかである。即ち、図５に示す信号図では、数値線Ｄ１*がＶccに向かい、数値線Ｄ１が接地に向かう。
【００２３】
図５には、本発明の他の態様も示す。図に示すように、読出し動作については、行線１０５、１１３の電圧は、接地レベル付近から、正電圧Ｖcc付近まで増加する。そしてこの電圧は、センス増幅器２１０がイネーブル（有効）になる前（ｔ1より前）に接地レベル付近に戻る。その結果、読出しＰＣＲＡＭメモリー素子の再書込みはない。こうしたＰＣＲＡＭセルの再書込みが望ましい場合には、低抵抗状態に書き込まれるメモリー素子を有する行線１０５及び１１３の電圧は、センス増幅器２１０の動作中にＶcc付近の電圧レベルになることがあり、このことは、読出しセルを自動的に、低抵抗状態に再書込み（リフレッシュ）する。
【００２４】
プログラマブル（プログラム可能）な接触メモリー素子は、容量性のメモリー素子よりもむしろ抵抗性のメモリー素子なので、ＤＲＡＭ内に見出される一般的な容量性メモリー素子よりも、数値線をＶcc及び接地にもっていくまでに時間を要し得る。このことが正しいものとすれば、最新世代のＤＲＡＭセンス増幅器よりも幾分低速で動作するより旧式のＤＲＡＭセンス増幅器の設計も、ＰＣＲＡＭメモリーセルと共に用いることができる。こうすることの利点は、より旧式のＤＲＡＭセンス増幅器は有効に動作することが既に示されており、これらのセンス増幅器の試験基盤（テスト・インフラストラクチャ）が既に確立されている、ということにある。結果として、ＤＲＡＭセンス増幅器を用いたＰＣＲＡＭメモリー素子から成るハイブリッドメモリーを生産することができ、このハイブリッドメモリーは、ＰＣＲＡＭ技術の利点を有するが、迅速かつ廉価に生産可能である。
【００２５】
図２には、相補的なプログラマブル接触メモリー素子１０２及び１０６、及びこれらに関連するアクセス・トランジスタ及び数値線Ｄ及びＤ*を、同じメモリーアレイ内に設けているように示してあるが、相補的なメモリー素子、アクセス・トランジスタ、及び数値線は、それぞれ異なるメモリーアレイ内に設けることもできる。
【００２６】
図６に、本発明の一実施例により構成したＰＣＲＡＭメモリーデバイス２００を利用したプロセッサベースのシステム４００のブロック図を示す。プロセッサベースのシステム４００は、コンピュータシステム、プロセス制御システム，あるいはプロセッサ及びこれに関連するメモリーを用いた他のあらゆるシステムとすることができる。システム４００は、中央処理装置（ＣＰＵ：Central Processing Unit）４０２、例えばマイクロプロセッサを具え、ＣＰＵ４０２は、バス４２０を介して、ＰＣＲＡＭメモリーデバイス２００及びＩ／Ｏ装置４０４と通信する。なお、バス４２０は、プロセッサベースのシステムにおいて一般的に用いられる一連のバス及びブリッジであり得るが、簡便性だけの目的で、バス４２０は単一のバスとして示してある。第２のＩ／Ｏ装置４０６を示しているが本発明の実施には必要でない。プロセッサベースのシステム４００は、読出し専用メモリー（ＲＯＭ：Read-Only Memory）４１０も具え、そしてフロッピーディスク・ドライブ（駆動装置）４１２及びコンパクトディスク（ＣＤ）−ＲＯＭドライブ４１４のような周辺装置を具えることができ、これらの周辺装置も。バス４２０を介してＣＰＵ４０２と通信することは、現在技術で周知の通りである。
【００２７】
１つ以上のメモリーデバイスを、プラグイン・モジュール２５６、例えばＳＩＭＭ、ＤＩＭＭ、あるいは他のプラグイン・メモリーモジュール上に設けて、バス４２０への接続及びバス４２０からの切離しを容易にすることができる。本発明は、特定の好適な実施例を参照して説明及び図示してきたが、本発明の範囲を逸脱することなく、多数の変形及び代案が可能であることは明らかである。従って、本発明は以上の説明によって限定されるものではなく、請求項に記載の範囲によってのみ限定される。
【図面の簡単な説明】
【００２８】
【図１】好適なＰＣＲＡＭデバイスを示す図である。
【図２】本発明の一態様の回路図である。
【図３】本発明の追加的な態様の回路図である。
【図４】本発明の追加的な態様の回路図である。
【図５】本発明に用いるキャパシタの放電率特性を示す図である。
【図６】本発明をコンピュータシステムで利用する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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