(57)【特許請求の範囲】
【請求項１】
印刷回路基板において、
第１伝導層と、
前記第１伝導層上に離隔されて位置する第２伝導層と、
前記第１伝導層と前記第２伝導層との間に位置し、第２電極が前記第２伝導層と接続されるチップキャパシタと、
前記第１伝導層と前記チップキャパシタの第１電極とを接続させるビアとを備え、
前記チップキャパシタと前記ビアとの直列接続構造が、ノイズ源とノイズ遮蔽先との間のノイズ伝達可能経路間に複数配置され、
前記印刷回路基板には、デジタル回路及びアナログ回路が搭載され、
前記ノイズ源及び前記ノイズ遮蔽先が、前記印刷回路基板における前記デジタル回路と前記アナログ回路が搭載される各々の位置中、何れか一つ及び他の一つに対応することを特徴とする、チップキャパシタが内蔵された印刷回路基板。
【請求項２】
前記ビアの一端にはビアランドが形成されて、前記ビアは前記一端に形成された前記ビアランドを通して前記第１電極と接続され、他端が前記第１伝導層と接続されることを特徴とする請求項１に記載のチップキャパシタが内蔵された印刷回路基板。
【請求項３】
前記チップキャパシタは、第１電極、前記第１電極上に位置する誘電体、及び前記誘電体上に位置する第２電極を含み、
前記チップキャパシタが、前記ビアランド上に載置することを特徴とする請求項２に記載のチップキャパシタが内蔵された印刷回路基板。
【請求項４】
前記チップキャパシタが、誘電体、前記誘電体の右側面に結合された第１電極、及び前記誘電体の左側面に結合された第２電極を含み、
前記第１電極が前記第２伝導層と電気的に接続されないように、前記第２伝導層において前記第１電極の位置に対応する部分にクリアランスホールが形成されることを特徴とする請求項２に記載のチップキャパシタが内蔵された印刷回路基板。
【請求項５】
印刷回路基板において、
第１伝導層と、
前記第１伝導層上に離隔され位置する第２伝導層と、
前記第１伝導層と前記第２伝導層との間に形成されたキャビティに載置され、第１電極が前記第１伝導層と接続されるチップキャパシタと、
前記キャビティ中、前記チップキャパシタが占める空間以外の空間に満たされる充填材と、
前記充填材を貫通し、前記第２伝導層と前記チップキャパシタの第２電極とを接続させるビアとを備え、
前記チップキャパシタと前記ビアとの直列接続構造が、ノイズ源とノイズ遮蔽先との間のノイズ伝達可能経路間に複数配置され、
前記印刷回路基板には、デジタル回路及びアナログ回路が搭載され、
前記ノイズ源及び前記ノイズ遮蔽先が、前記印刷回路基板における前記デジタル回路と前記アナログ回路が搭載される各々の位置中、何れか一つ及び他の一つに対応することを特徴とする、
を含むチップキャパシタが内蔵された印刷回路基板。
【請求項６】
前記第１伝導層及び前記第２伝導層のうちの何れか一つが電源層であり、他の一つが接地層であることを特徴とする請求項１または請求項５に記載のチップキャパシタが内蔵された印刷回路基板。
【請求項７】
前記第１伝導層または前記第２伝導層のうちの前記ビアの位置に対応する部分の周辺領域または前記チップキャパシタの位置に対応する部分の周辺領域には、開曲線状のエッチングパターンが形成されることを特徴とする請求項１または請求項５に記載のチップキャパシタが内蔵された印刷回路基板。
【請求項８】
前記エッチングパターンが、螺旋形状であることを特徴とする請求項７に記載のチップキャパシタが内蔵された印刷回路基板。
【請求項９】
前記チップキャパシタが、直列接続される前記ビアによるインダクタンス成分と回路的に結合して、目的周波数帯域の電磁波の伝達を遮蔽することを特徴とする請求項１または請求項５に記載のチップキャパシタが内蔵された印刷回路基板。
【請求項１０】
前記チップキャパシタと前記ビアとの直列接続構造が、前記ノイズ伝達可能経路間に帯状で配置されることを特徴とする請求項１または５に記載の
チップキャパシタが内蔵された印刷回路基板。
【請求項１１】
前記帯状の構造が、前記ノイズ源及び前記ノイズ遮蔽先のうちの何れか一つ以上を囲む形態を有することを特徴とする請求項１０に記載のチップキャパシタが内蔵された印刷回路基板。
【請求項１２】
前記帯状の構造が、閉ループ状、「コ」状及び「Ｌ」状のうちの何れか一つであることを特徴とする請求項１１に記載のチップキャパシタが内蔵された印刷回路基板。
【請求項１３】
前記帯状の構造が、前記ノイズ源と前記ノイズ遮蔽先との間の空間を横切る一列以上の直線状を有することを特徴とする請求項１０に記載のチップキャパシタが内蔵された印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印刷回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）に関するもので、より詳細には、印刷回路基板に内蔵されたチップキャパシタとビアとの直列接続構造を電磁気バンドギャップ構造物（ＥＢＧ  ｓｔｒｕｃｔｕｒｅ：  ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  ｂａｎｄｇａｐ  ｓｔｒｕｃｔｕｒｅ）として用いる、チップキャパシタが内蔵された印刷回路基板及びチップキャパシタの内蔵方法に関する。
【背景技術】
【０００２】
移動性が重要視される最近の傾向に伴い、無線通信が可能な移動通信端末、携帯個人用端末であるＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ノートパソコン、小型携帯機器用のデジタル放送規格に係わるＤＭＢ（Ｄｉｇｉｔａｌ  Ｍｕｌｔｉｍｅｄｉａ  Ｂｒｏａｄｃａｓｔｉｎｇ）機器など、多様な機器が市販されている。
【０００３】
このような機器は、無線通信のためにアナログ回路（ａｎａｌｏｇ  ｃｉｒｃｕｉｔ）、例えば、ＲＦ回路と、デジタル回路（ｄｉｇｉｔａｌ  ｃｉｒｃｕｉｔ）とが複合的に搭載されている印刷回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）を含んでいる。
【０００４】
図１は、アナログ回路とデジタル回路とを含む印刷回路基板の断面図である。図１には、４層構造を有する印刷回路基板１００が示されているが、その他に２層、６層など、多様な構造の印刷回路基板も適用可能である。ここで、アナログ回路は、ＲＦ回路であると仮定する。
【０００５】
印刷回路基板１００は、金属層（ｍｅｔａｌ  ｌａｙｅｒ）（１１０−１、１１０−２、１１０−３、１１０−４、以下、１１０と称する）と、金属層１１０の間に積層された誘電層（ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）１２０（１２０−１、１２０−２、１２０−３）と、最上位の金属層１１０−１上に装着されたデジタル回路１３０と、ＲＦ回路１４０とを含む。
【０００６】
金属層１１０−２を接地層（ｇｒｏｕｎｄ  ｌａｙｅｒ）、金属層１１０−３を電源層（ｐｏｗｅｒ  ｌａｙｅｒ）であると仮定すれば、接地層１１０−２と電源層１１０−３との間に接続されているビア１６０を通して電流が流れ、印刷回路基板１００は予め定められた動作または機能を行う。
【０００７】
ここで、デジタル回路１３０の動作周波数とハーモニックス（ｈａｒｍｏｎｉｃｓ）成分による電磁波（ＥＭ  ｗａｖｅ）１５０がＲＦ回路１４０に伝達されて混合信号（ｍｉｘｅｄ  ｓｉｇｎａｌ）の問題を発生させる。混合信号の問題は、デジタル回路１３０での電磁波が、ＲＦ回路１４０が動作する周波数帯域内の周波数を有することにより、ＲＦ回路１４０の正確な動作を妨害することを意味する。例えば、ＲＦ回路１４０が所定の周波数帯域の信号を受信するに当たって、該当周波数帯域内の信号を含む電磁波１５０がデジタル回路１３０から伝達されることにより、該当周波数帯域内で正確な信号の受信が難しくなり得る。
【０００８】
このような混合信号の問題は、電子機器が複雑になり、デジタル回路１３０の動作周波数が増加するにつれて解決し難くなっている。
【０００９】
電源ノイズ（ｐｏｗｅｒ  ｎｏｉｓｅ）の典型的な解決策であるデカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ  ｃａｐａｃｉｔｏｒ）による方法も、高周波数においては適切な解決策となっておらず、ＲＦ回路とデジタル回路との間に高周波数のノイズを遮断する構造物の研究が必要な実状にある。
【００１０】
図２は、従来技術に係るアナログ回路とデジタル回路との間の混合信号の問題を解決する電磁気バンドギャップ構造物の断面図であり、図３は、図２に示されている電磁気バンドギャップ構造物の金属板の配列構造を示す平面図である。図４は、図２に示されている電磁気バンドギャップ構造物の斜視図であり、図５は、図２に示されている電磁気バンドギャップ構造物の等価回路図である。
【００１１】
電磁気バンドギャップ構造物（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  ｂａｎｄｇａｐ  ｓｔｒｕｃｔｕｒｅ）２００は、第１金属層２１０−１、第２金属層２１０−２、第１誘電層２２０ａ、第２誘電層２２０ｂ、金属板２３２、及びビア（ｖｉａ）２３４を含む。
【００１２】
第１金属層２１０−１と金属板２３２とはビア２３４を通して接続されており、金属板２３２及びビア２３４はきのこ型（ｍｕｓｈｒｏｏｍ  ｔｙｐｅ）の構造物２３０を形成する（図４参照）。
【００１３】
第１金属層２１０−１が接地層（ｇｒｏｕｎｄ  ｌａｙｅｒ）である場合、第２金属層２１０−２は電源層（ｐｏｗｅｒ  ｌａｙｅｒ）であり、第１金属層２１０−１が電源層である場合、第２金属層２１０−２は接地層になる。
【００１４】
すなわち、接地層と電源層との間に金属板２３２及びビア２３４で形成されたきのこ型の構造物２３０を複数並置した状態となるように繰り返して形成することにより（図３参照）、特定の周波数帯域に含まれる信号を通過させないバンドギャップ（ｂａｎｄｇａｐ）構造を有することになる。
【００１５】
特定の周波数帯域に含まれる信号を通過させない機能は、抵抗（ｒｅｓｉｓｔａｎｃｅ）（ＲＥ、ＲＰ）、インダクタンス（ｉｎｄｕｃｔａｎｃｅ）（ＬＥ、ＬＰ）、キャパシタンス（ｃａｐａｃｉｔａｎｃｅ）（ＣＥ、ＣＰ、ＣＧ）、コンダクタンス（ｃｏｎｄｕｃｔａｎｃｅ）（ＧＰ、ＧＥ）の成分によるものであり、図５に示すような等価回路で近似化して表される。
【００１６】
デジタル回路とＲＦ回路が同一基板に設けられて用いられる代表的な電子機器として移動通信端末がある。移動通信端末の場合、混合信号の問題を解決するためには、ＲＦ回路の動作周波数帯域におけるノイズ遮蔽が必要であり、移動通信端末で用いることができるように、きのこ型の構造物のサイズが小さくなければならない。しかし、上述した電磁気バンドギャップ構造物を用いる場合、この二つの条件をともに満足させ得ないという問題点がある。すなわち、きのこ型の構造物のサイズが小さくなると、ノイズを遮蔽するバンドギャップ（ｂａｎｄｇａｐ）の周波数が高まり、反対にきのこ型の構造物のサイズが大きくなると、印刷回路基板の大きさ、厚さ、嵩などが大きくならなくてはならないという問題点が生じる。
【００１７】
また、従来技術によれば、きのこ型の構造物を電磁気バンドギャップ構造物として用いるために、電源層と接地層との間にぎっしりとまたは反復的に配置しなくてはならなく、このような方式はシグナル・インテグリティ（ｓｉｇｎａｌ  ｉｎｔｅｇｒｉｔｙ）に悪影響を及ぼすという短所がある。ここで、シグナル・インテグリティとは、信号が所定の時間内にどれくらい安定して伝達されるのかに関する性能評価指標であって、信号伝達遅延の可否及び信号形態維持の可否などの信号伝達の正確性を意味する。
【００１８】
また、携帯電話のメイン基板のように、デジタル回路とＲＦ回路とが同一基板内に設けられなくてはならない複雑な配線構造を有する場合や、ＳＩＰ（ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）基板のように、小さいサイズの基板内に多くの能動素子、受動素子などを適用することになっている場合には、従来技術のようなきのこ型の構造物による電磁気バンドギャップ構造物の設置に多くのデザイン的な制約があるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
前記のような従来技術の問題点を解決するために、本発明は、アナログ回路とデジタル回路などを含み、多様な電子部品、素子が搭載される印刷回路基板において、混合信号（ｍｉｘｅｄ  ｓｉｇｎａｌ）の問題を解決するために、チップキャパシタとビアとの直列接続構造を電磁気バンドギャップ構造物（ＥＢＧ  ｓｔｒｕｃｔｕｒｅ）として用いる、チップキャパシタが内蔵された印刷回路基板及びチップキャパシタの内蔵方法を提供することに目的がある。
【００２０】
本発明の他の目的は、チップキャパシタとビアとの直列接続構造を電磁気バンドギャップ構造物として用いることにより、目標とする特定の周波数帯域のノイズを簡単に遮蔽できるチップキャパシタが内蔵された印刷回路基板及びチップキャパシタの内蔵方法を提供することである。
【００２１】
本発明のまた他の目的は、高容量、高効率の内蔵キャパシタを有しながらも、印刷回路基板を小型化、薄型化、軽量化することができ、製造工程の簡素化、製造時間及び費用の節減が可能なチップキャパシタが内蔵された印刷回路基板及びチップキャパシタの内蔵方法を提供することである。
【００２２】
本発明のその他の目的は下記の説明を通して容易に理解できよう。
【課題を解決するための手段】
【００２３】
本発明の一実施形態によれば、印刷回路基板において、第１伝導層と、前記第１伝導層上に離隔されて位置する第２伝導層と、前記第１伝導層と前記第２伝導層との間に位置し、第２電極が前記第２伝導層に接続されるチップキャパシタと、前記第１伝導層と前記チップキャパシタの第１電極とを接続させるビア（ｖｉａ）と、を含むチップキャパシタが内蔵された印刷回路基板が提供される。
【００２４】
ここで、前記ビアの一端にはビアランドが形成されて、前記ビアは前記一端に形成された前記ビアランドを通して前記第１電極と接続され、他端が前記第１伝導層に接続されることができる。
【００２５】
ここで、前記チップキャパシタは、第１電極、前記第１電極上に位置する誘電体、及び前記誘電体上に位置する第２電極を含み、前記チップキャパシタは前記ビアランド上に載置することができる。
【００２６】
ここで、前記チップキャパシタは、誘電体、前記誘電体の右側面に結合された第１電極、及び前記誘電体の左側面に結合された第２電極を含み、前記第１電極が前記第２伝導層と電気的に接続されないように、前記第２伝導層において、前記第１電極の位置に対応する部分にはクリアランスホール（ｃｌｅａｒａｎｃｅ  ｈｏｌｅ）が形成されることができる。
【００２７】
本発明の他の実施形態によれば、印刷回路基板において、第１伝導層と、前記第１伝導層上に離隔されて位置する第２伝導層と、前記第１伝導層と前記第２伝導層との間に形成されたキャビティ（ｃａｖｉｔｙ）内に載置され、第１電極が前記第１伝導層に接続されるチップキャパシタと、前記キャビティ中、前記チップキャパシタが占めている空間以外の空間に満たされる充填材と、前記充填材を貫通して、前記第２伝導層と前記チップキャパシタの第２電極とを接続させるビア（ｖｉａ）と、を含むチップキャパシタが内蔵された印刷回路基板が提供される。
【００２８】
ここで、前記第１伝導層及び前記第２伝導層の何れか一つは電源層（ｐｏｗｅｒ  ｌａｙｅｒ）であり、他の一つは接地層（ｇｒｏｕｎｄ  ｌａｙｅｒ）であることができる。
【００２９】
ここで、前記第１伝導層または前記第２伝導層において、前記ビアの位置に対応する部分の周辺領域または前記チップキャパシタの位置に対応する部分の周辺領域には、開曲線状のエッチングパターンが形成されることができる。
【００３０】
ここで、前記エッチングパターンは、螺旋形状（ｓｐｉｒａｌ  ｔｙｐｅ）であることができる。
【００３１】
ここで、前記チップキャパシタは、直列接続される前記ビアによるインダクタンス（ｉｎｄｕｃｔａｎｃｅ）成分と回路的に結合して、目的周波数帯域の電磁波の伝達を遮蔽することができる。
【００３２】
ここで、前記チップキャパシタと前記ビアとの直列接続構造は、前記印刷回路基板に位置するノイズ源とノイズ遮蔽先との間のノイズ伝達可能経路間に複数配置されることができる。
【００３３】
ここで、前記印刷回路基板にはデジタル回路及びアナログ回路が搭載され、前記ノイズ源及び前記ノイズ遮蔽先は、前記印刷回路基板における前記デジタル回路と前記アナログ回路が搭載される各々の位置のうちの何れか一つ及び他の一つに対応されることができる。
【００３４】
ここで、前記チップキャパシタと前記ビアとの直列接続構造は、前記ノイズ伝達可能経路間に帯状で配置されてもよい。
【００３５】
ここで、前記帯状の構造は、前記ノイズ源及び前記ノイズ遮蔽先のうちの一つ以上を囲む形態を有してもよい。例えば、前記帯状の構造は閉ループ状、「コ」状及び「Ｌ」状のうちの何れか一つであることができる。
【００３６】
ここで、前記帯状の構造は、前記ノイズ源と前記ノイズ遮蔽先との間の空間を横切る一列以上の直線状を有してもよい。
【００３７】
本発明のまた他の実施形態によれば、第１伝導層、及び前記第１伝導層上に位置する誘電層を含む印刷回路基板にチップキャパシタを内蔵させる方法において、前記第１伝導層を露出させるキャビティ（ｃａｖｉｔｙ）が形成されるように、前記誘電層を除去するステップと、前記キャビティ中にチップキャパシタを載置させるステップと、前記キャビティにおいて前記チップキャパシタが占める空間以外の空間を充填材で満たすステップと、前記充填材を貫通し、前記チップキャパシタと接続するビア（ｖｉａ）を形成させるステップと、前記ビア、前記誘電層の上面、及び前記キャビティに満たされた前記充填材の上面に第２伝導層を形成する伝導性物質を積層するステップと、を含むチップキャパシタの内蔵方法が提供される。
【００３８】
ここで、前記チップキャパシタは、第１電極、前記第１電極上に位置する誘電体、及び前記誘電体上に位置する第２電極を含み、前記第１電極は前記第１伝導層に接続され、前記第２電極は前記ビアを通して前記第２伝導層に接続されることができる。
【００３９】
本発明は、前記第１伝導層において、前記キャビティが形成される位置に対応する部分の周辺領域に開曲線状のエッチングパターンを形成するステップをさらに含むことができる。
【００４０】
本発明は、前記第２伝導層において、前記ビアが形成される位置に対応する部分の周辺領域に開曲線状のエッチングパターンを形成するステップをさらに含むことができる。ここで、前記エッチングパターンは螺旋形状（ｓｐｉｒａｌ  ｔｙｐｅ）であることができる。
【発明の効果】
【００４１】
本発明に係るチップキャパシタが内蔵された印刷回路基板及びチップキャパシタの内蔵方法によれば、チップキャパシタとビアとの直列接続構造を電磁気バンドギャップ構造物として用いることにより、アナログ回路とデジタル回路などを含み、多様な電子部品、素子が搭載される印刷回路基板において、混合信号（ｍｉｘｅｄ  ｓｉｇｎａｌ）の問題を解決することができる。
【００４２】
また、本発明は、チップキャパシタとビアとの直列接続構造を電磁気バンドギャップ構造物として用いることにより、目標とする特定の周波数帯域のノイズを簡単に遮蔽することができる。
【００４３】
また、本発明は、高容量、高効率の内蔵キャパシタを有しながらも、印刷回路基板を小型化、薄型化、軽量化すすことができ、製造工程の簡素化、製造時間及び費用の節減が可能になる。
【発明を実施するための最良の形態】
【００４４】
本発明は多様な変換を加えることができ、様々な実施例を有することができるため、特定実施例を図面に例示し、詳細に説明する。しかし、本発明がこれらの特定の実施形態に限定されるものではなく、本発明の思想及び技術範囲に含まれるあらゆる変換、均等物及び代替物を含むものとして理解されるべきである。本発明を説明するに当たって、係る公知技術に対する具体的な説明が本発明の要旨をかえって不明にすると判断される場合、その詳細な説明を省略する。
【００４５】
「第１」、「第２」などの用語は、多様な構成要素を説明するのに用いるに過ぎず、前記構成要素が前記用語により限定されるものではない。前記用語は一つの構成要素を他の構成要素から区別する目的だけに用いられる。例えば、本発明の権利範囲内における第１構成要素は第２構成要素であると命名されることができ、同様に第２構成要素も第１構成要素であると命名されることができる。「及び」／「または」という用語は、複数の関連のある記載項目の組合わせまたは複数の関連のある記載項目のうち何れかの項目を含む。
【００４６】
ある構成要素が他の構成要素に「連結」あるいは「接続」されていると記載された場合には、その他の構成要素に直接的に連結されているか、接続されていることは勿論、中間に他の構成要素が存在していることも含むものとして理解しなくてはならない。反面、ある構成要素が他の構成要素に「直接連結」あるいは「直接接続」されていると記載された場合には、中間に他の構成要素は存在しないと理解すればよい。
【００４７】
本願で用いた用語は、ただ特定の実施例を説明するために用いたものであって、本発明を限定するものではない。単数の表現は、文の中で明らかに表現しない限り、複数の表現を含む。本願において、「含む」または「有する」などの用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品、またはこれらを組み合わせたものの存在を指定するものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品、またはこれらを組み合わせたものの存在または付加可能性を予め排除するものではないと理解しなくてはならない。
【００４８】
他に定義しない限り、技術的または科学的用語を含んで、ここで用いられる全ての用語は、本発明が属する技術分野で通常の知識を有する者によって一般的に理解されるものと同一の意味を有する。一般的に用いられる予め定義しているような用語は、関連技術の文脈上の意味と一致する意味を有すると解釈すべきで、本願で明らかに定義しない限り、理想的または過度に形式的意味に解釈しない。
【００４９】
以下、添付した図面を参照して、本発明に係る多様な実施例を詳細に説明することにし、各実施例ごとに同一に適用される内容に対する重複説明は省略する。
【００５０】
図６は、本発明の第１実施例に係るチップキャパシタが内蔵された印刷回路基板の一断面を示す側面図であり、図７は、図６に示されている印刷回路基板の等価回路図である。
【００５１】
図６を参照すると、本発明の第１実施例に係るチップキャパシタが内蔵された印刷回路基板は、第１伝導層３１０、第２伝導層３２０、誘電層３３０、チップキャパシタ３４０、ビア３５０を含む。
【００５２】
導電材料の層である第１伝導層３１０と第２伝導層３２０とは、各々何れか一つが電源層（ｐｏｗｅｒ  ｌａｙｅｒ）として、他の一つは接地層（ｇｒｏｕｎｄ  ｌａｙｅｒ）として用いられる。したがって、第１伝導層３１０と第２伝導層３２０とは、電気的に接続されないように、その間に誘電層３３０、あるいは絶縁層を介在し、相互離隔され位置する。
【００５３】
チップキャパシタ（ｃｈｉｐ  ｃａｐａｃｉｔｏｒ）３４０は、印刷回路基板において第１伝導層３１０と第２伝導層３２０との間に内蔵される。チップキャパシタ３４０は、第１電極３４１、第１電極３４１上に位置する誘電体３４３、及び誘電体３４３上に位置する第２電極３４２で構成される。ここで、第２電極３４２は面接触する方式で第２伝導層３２０と電気的に接続し、第１電極３４１はビア（ｖｉａ）３５０を通して第１伝導層３１０と電気的に接続する。そのために、ビア３５０の一端にはビアランド３５０ａが形成され、ビア３５０はその一端に形成されたビアランド３５０ａを通して第１電極３４１と接続し、その他端が第１伝導層３１０と接続することができる。すなわち、ビアランド３５０ａは、ビア３５０の形成のためのドリリング工程の際に、位置誤差をリカバー、補償若しくは克服するためのものであって、ビア３５０の断面積より大きく形成され、チップキャパシタ３４０はこのように形成されたビアランド３５０ａ上に載置されることができる。
【００５４】
図７には図６に示した印刷回路基板の等価回路図が示されている。図７の等価回路図から確認できるように、第１伝導層３１０と第２伝導層３２０との間に形成されたチップキャパシタ３４０及びビア３５０は、各々回路的にキャパシタンス（ｃａｐａｃｉｔａｎｃｅ）成分とインダクタンス（ｉｎｄｕｃｔａｎｃｅ）成分として機能し、相互直列結合されている。このように本発明は、チップキャパシタ３４０とビア３５０とのＬＣ直列接続構造を用いて、帯域阻止フィルタ（ｂａｎｄ  ｒｅｊｅｃｔ  ｆｉｌｔｅｒ）としての機能を行うことにより、特定周波数帯域の電磁波（ＥＭ  ｗａｖｅ）の伝達を遮蔽することができる。すなわち、本発明は、チップキャパシタ３４０とビア３５０とのＬＣ直列接続という印刷回路基板内の「構造的特徴」を以って、帯域阻止フィルタとしての機能を行うものであるため、本発明でのチップキャパシタ３４０とビア３５０との直列接続構造は、電磁気バンドギャップ構造物（ＥＢＧ  ｓｔｒｕｃｔｕｒｅ）として用いられている。
【００５５】
したがって、本発明においてビア３５０の直径、長さ、形状などを精密に設計、制御すれば、所望のインダクタンス値を有するビア３５０を製作することができる。これと共に、チップキャパシタ３４０の誘電体３４３の厚さ、面積、誘電体３４３を構成する誘電物質の種類、誘電率などを考慮して所望のキャパシタンス値を有するチップキャパシタ３４０を選択し、これを印刷回路基板内に適用すれば、本発明は、遮蔽しようとする目的周波数帯域の電磁波の伝達を遮蔽することができて、印刷回路基板における混合信号（ｍｉｘｅｄ  ｓｉｇｎａｌ）の問題、ノイズ（ｎｏｉｓｅ）の問題を解決できるようになる。
【００５６】
特に、本発明の場合には、チップキャパシタ３４０により、高容量、高効率のキャパシタンス値を確保できるという利点を有するため、従来技術に係るきのこ型の構造物の場合より、小さサイズで小さい空間内における電磁気バンドギャップ構造を得ることができることは勿論、その遮蔽効率をより高められるという利点がある。
【００５７】
図８ａは、本発明の第２実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図であり、図８ｂは、図８ａにされている印刷回路基板をその上部から見た時のエッチングパターンの形態を示す図面であり、図８ｃは、図８ａに示されている印刷回路基板の等価回路図である。また、図９ａは、本発明の第３実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図であり、図９ｂは、図９ａに示されている印刷回路基板をその下部から見た時のエッチングパターンの形態を示す図面であり、図９ｃは、図９ａに示されている印刷回路基板の等価回路図である。
【００５８】
図８ａを参照すると、本発明の第２実施例に係るチップキャパシタが内蔵された印刷回路基板の場合、前記図６の第１実施例に係る印刷回路基板から第２伝導層３２０におけるチップキャパシタ３４０の位置に対応される部分の周辺領域が特定パターンを有するように、部分的にエッチングされていることが確認できる。また、図９ａを参照すると、本発明の第３実施例に係るチップキャパシタが内蔵された印刷回路基板の場合、図６の第１実施例に係る印刷回路基板から第１伝導層３１０におけるビア３５０の位置に対応される部分の周辺領域にエッチングパターン３７０が形成されていることが確認できる。
【００５９】
ここで、エッチングパターン３７０は、図８ｂまたは図９ｂに示すように、螺旋形状（ｓｐｉｒａｌ  ｔｙｐｅ）であることができる。このように、エッチングパターン３７０を螺旋形状にすると次のような利点がある。螺旋形状は狭い領域でもそのパターンの長さを最大限長くすることができるパターン形態である。この時、第１伝導層３１０または第２伝導層３２０に形成されるエッチングパターン３７０は、印刷回路基板において回路的にインダクタンス成分として機能することになる。
【００６０】
したがって、エッチングパターン３７０として螺旋形状を採用すると、狭い領域、狭い面積でも最大限大きい値を有するインダクタンス（ｉｎｄｕｃｔａｎｃｅ）を構成することができるという利点がある。それだけでなく、螺旋形状は、その長手方向に沿って形成されるその自体のインダクタンス（ｓｅｌｆ  ｉｎｄｕｃｔａｎｃｅ）は勿論、螺旋の交叉（例えば、図８ａの場合、エッチングパターン３７０−１とエッチングパターン３７０−３との間、またはエッチングパターン３７０−２とエッチングパターン３７０−４との間）により形成される相互インダクタンス（ｍｕｔｕａｌ  ｉｎｄｕｃｔａｎｃｅ）も存在するので、より大きいインダクタンス値を得ることが容易であるという利点もある。
【００６１】
それ故に、本発明の第２または第３実施例に係る印刷回路基板の場合には、ビア３５０によるインダクタンス成分と共に、チップキャパシタ３４０と追加的に直列接続されるエッチングパターン３７０により、目的周波数帯域の電磁波の伝達を遮蔽する電磁気バンドギャップ構造物としての機能をより効率的、かつ汎用的に活用できるという利点がある（図８ｃまたは図９ｃの等価回路図参照）。その理由は、決まった大きさ、厚さ、面積などを有する印刷回路基板のある二つの伝導層の間でビア３５０の直径、長さ、形状などの設計変更に応じるインダクタンス値の調整は一定部分制限を受けることになっているからである。それに比して、エッチングパターン３７０の形態、長さ、幅、面積などを適切に設計、制御して所望のインダクタンス値を得ることは、設計上、より容易な方法にもなり得るし、これにより、本発明の電磁気バンドギャップ構造物としての活用度をより高めることができる。
【００６２】
図８ａ〜図９ｃでは、螺旋形状のエッチングパターン３７０だけを例示しているが、エッチングパターン３７０は、それ以外にも多様な形態（例えば、トレースタイプ（ｔｒａｃｅ  ｔｙｐｅ）、バータイプ（ｂａｒ  ｔｙｐｅ）など）で設計、製作できることは言うまでもない。ただし、エッチングパターン３７０は、開曲線状を有する必要がある。その理由は、エッチングパターン３７０が閉じられている形態、すなわち、閉曲線状であると、チップキャパシタ３４０の第１電極３４１と第１伝導層３１０との間、または第２電極３４２と第２伝導層３２０との間の電気的接続が切れて、チップキャパシタ３４０がキャパシタとしての機能を行うことができなくなるためである。したがって、チップキャパシタ３４０と各伝導層との間の電気的接続が確保される開曲線状を有するエッチングパターン３７０であれば、何の制限なく本発明に適用することができる。
【００６３】
図１０ａは、本発明の第４実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図であり、図１０ｂは、図１０ａに示されている印刷回路基板をその上部から見た時のクリアランスホールを示す図面である。
【００６４】
図１０ａ及び図１０ｂを参照すると、本発明の第４実施例に係るチップキャパシタが内蔵された印刷回路基板の場合、第２伝導層３２０の一部分にクリアランスホール（ｃｌｅａｒａｎｃｅ  ｈｏｌｅ）３６０が形成されている。
【００６５】
本発明の第４実施例に係る印刷回路基板の第２伝導層３２０にクリアランスホール３６０が形成されている理由は次の通りである。前術した実施例により印刷回路基板に内蔵されたチップキャパシタは、全てフレークタイプ（ｆｌａｋｅ  ｔｙｐｅ）であった。ここで、フレークタイプ（ｆｌａｋｅ  ｔｙｐｅ）とは  誘電体を中心にその上部及び下部に電極が形成されている形態を言う。フレークタイプのチップキャパシタの場合には、二つの電極が上下配置構造を有しており、同じ伝導層に面接触することはないため、図１０ａのようなある一伝導層にクリアランスホール３６０を形成する必要がなかった。
【００６６】
しかし、本発明の第４実施例では、エンドバンデッドタイプ（ｅｎｄ−ｂａｎｄｅｄ）のチップキャパシタが用いられている。ここで、エンドバンデッドタイプ（ｅｎｄ−ｂａｎｄｅｄ）とは誘電体を中心にその左側及び右側に電極が形成されている形態を言う。このようなエンドバンデッドタイプのチップキャパシタの場合には、二つの電極が一平面の左右に配置される構造を有しており、二つの電極全てが同一の伝導層と面接することが発生し得る。したがって、図１０ａの場合には、チップキャパシタ３４０の第１電極３４１が第２電極３４２と共に第２伝導層３２０と電気的に接続することを防止するために、第２伝導層３２０における第１電極３４１の位置に対応される部分にクリアランスホール３６０を形成することになる。
【００６７】
上述した本発明の第４実施例に係る印刷回路基板の場合にも、前記図６で説明した同じ原理、すなわち、チップキャパシタ３４０とビア３５０との直列接続構造により電磁気バンドギャップ構造物としての機能を行えることになる。
【００６８】
図１１ａ〜図１１ｃは、本発明に係るチップキャパシタが帯状で配置されている印刷回路基板の多様な例示図である。これらは印刷回路基板を上部から見た場合を基準にして示したものであり、ただ図示の便宜上、印刷回路基板において、チップキャパシタ３４０とビア３５０との直列接続構造（実際には、その上部から見えるチップキャパシタ３４０だけを図示）が内蔵される位置に対応する部分を各々「○印」で表示した。
【００６９】
図１１ａ〜図１１ｃにおいて、Ａ領域４１０とＢ領域４２０とは、互いに異なる周波数帯域を用いており、相互間の干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）を防止、遮蔽する必要がある二つの領域を示す。以下では、携帯電話のメイン基板４００の場合を仮定して、Ａ領域４１０にはＲＦ回路が搭載され、Ｂ領域４２０にはデジタル回路が搭載されることにする。すなわち、Ａ領域４１０及びＢ領域４２０は、相互間の関係において何れか一つがノイズ源として機能する場合、他の一つがノイズ遮蔽先と決定される。
【００７０】
図１１ａ〜図１１ｃを全体的に通して見れば、本発明に係るチップキャパシタ３４０とビア３５０との直列接続構造、あるいはチップキャパシタ３４０、ビア３５０、及びエッチングパターン３７０の直列接続構造が、印刷回路基板に位置するノイズ源とノイズ遮蔽先との間のノイズ伝達可能経路間に複数配置されていることが分かる。すなわち、本発明は、ノイズ源に位置する電子素子から発生してノイズ遮蔽先に位置する他の電子素子の動作に影響を与えることができる特定の周波数帯域の混合信号またはノイズを遮蔽するための方法として、チップキャパシタ３４０とビア３５０との直列接続構造を当該ノイズの伝達可能経路上に配置、内蔵させる方法を用いている。
【００７１】
より具体的に注目して見れば、図１１ａの場合、チップキャパシタ３４０とビア３５０との直列接続構造が帯状の構造で、Ａ領域４１０とＢ領域４２０との全てを囲む形態、すなわち、閉ループ状で配置されている。勿論、図１１ａとは異なり、ノイズ源及びノイズ遮蔽先のうちの何れか一つの領域だけを囲む形態も可能である。
【００７２】
図１１ｂの場合、チップキャパシタ３４０とビア３５０との直列接続構造が帯状の構造であって、Ａ領域４１０とＢ領域４２０とを囲む形態を取るが、図１１ａのように完全に囲むことではなく、「コ」状または「Ｌ」状を有するように配置されている。このように基板の形状を活用して、ある一方向があいている形態で囲むことも可能であり、したがって、基板の形状、遮蔽領域の位置に応じて、帯状の構造は「コ」状、「Ｌ」状が回転移動した形態を有することもできることは勿論である。
【００７３】
図１１ｃの場合には、前述の例とは異なり、遮蔽領域を囲む形態を取ることではなく、チップキャパシタ３４０とビア３５０との直列接続構造の帯状の構造がＡ領域４１０とＢ領域４２０との間の空間を横切る一列以上の直線状で配置されている。
【００７４】
上述した図１１ａ〜図１１ｃの以外にもチップキャパシタ３４０とビア３５０との直列接続構造をノイズ源とノイズ遮蔽先との間のノイズ伝達可能経路間に配置させる他の多様な方法などが数多く存在できることは当業者にとって容易に理解できよう。
【００７５】
例えば、複数配置される直列接続構造のチップキャパシタ３４０及びビア３５０の大きさ、形状、面積、長さ、厚さなどの各々が必ずしも同じである必要はなく、それらの要素のうちの何れか一つ以上が異なるように製作されることもできる。これは遮蔽しようとする目的周波数帯域と密接に関連する問題であるため、遮蔽目的周波数帯域に応じて、または設計仕様に応じて、最適に選択されるべきである。すなわち、遮蔽しようとするノイズの周波数帯域をより広く設定する必要がある場合には、これに合わせて、多様な大きさ、形状、面積、長さを有するチップキャパシタ３４０及びビア３５０の直列接続構造を用いて、交互にまたは繰り返して配置することが好ましいこともある。
【００７６】
これとは反対に、遮蔽しようとする周波数帯域を狭く設定し、より正確に遮蔽する必要がある場合には、その場合に合わせて、同じ大きさ、形状などを有するチップキャパシタ３４０及びビア３５０の直列接続構造を高密度にぎっしりとまたは複数列で繰り返して並置状態に配置することが好ましいこともある。
【００７７】
図１２ａは、本発明の第５実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図であり、図１２ｂは、本発明の第６実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図であり、図１２ｃは、本発明の第７実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図である。
【００７８】
先ず、図１２ａを参照すると、本発明の第５実施例に係るチップキャパシタが内蔵された印刷回路基板は、第１伝導層３１０と第２伝導層３２０との間に介在された誘電層３３０の一部分を除去することにより形成されるキャビティ（ｃａｖｉｔｙ）（後述する図１３ｂ及び図１３ｃの３８０ａ参照）に、チップキャパシタ３４０が載置されている形態を取っている。チップキャパシタ３４０は、キャビティに載置されることにより第１電極３４１が第１伝導層３１０と電気的に接続される。また、この時、第１伝導層３１０と第２伝導層３２０との間に形成されたキャビティ内のチップキャパシタ３４０が占めている空間以外の空間には、充填材３８０が満たされ、ビア３５０は充填材３８０を貫通してチップキャパシタ３４０の第２電極３４２と第２伝導層３２０との間を電気的に接続している。
【００７９】
図１２ｂ及び図１２ｃを参照すると、本発明の第６及び第７実施例の場合、図１２ａの第５実施例に係る印刷回路基板を基準にして、第１伝導層３１０または第２伝導層３２０におけるチップキャパシタ３４０の位置に対応する部分の周辺領域またはビア３５０の位置に対応する部分の周辺領域に、前述の図８ａ及び図９ａの場合と類似しているエッチングパターン３７０が形成されていることを確認できる。
【００８０】
このように図１２ａ〜図１２ｃに示す印刷回路基板においても、その基板に形成されたキャビティ内に載置されたチップキャパシタ３４０と充填材３８０とを貫通して、チップキャパシタ３４０と直列接続されるビア３５０、あるいは、追加に直列接続されるエッチングパターン３７０により回路的にＬＣ直列接続構造を形成することにより、電磁気バンドギャップ構造物として機能するようになる。
【００８１】
また、図１２ａに示した形態の印刷回路基板が、前記図６〜図１０ｂに示した印刷回路基板よりチップキャパシタ３４０とビア３５０との直列接続構造の製作過程が簡単であるという利点がある。これを図１３ａ〜図１３ｆを参照して説明する。
【００８２】
図１３ａ〜図１３ｆは、図１２ａに示されている印刷回路基板のチップキャパシタを内蔵する一方法を示す工程図である。
【００８３】
図１３ａを参照すると、第１伝導層３１０及びその上部に積層された誘電層３３０を含む基板が準備されている。
【００８４】
図１３ｂを参照すると、第１伝導層３１０上に積層された誘電層３３０の特定位置にキャビティ３８０ａを形成するために誘電層３３０を除去する。
【００８５】
本工程によるキャビティ３８０ａの形成過程は、キャビティ３８０の内部にチップキャパシタ３４０を載置し（図１３ｃ参照）、チップキャパシタ３４０の第１電極３４１と第１伝導層３１０との間を電気的に接続するためである。したがって、本工程により形成されるキャビティ３８０ａの大きさ、面積、高さなどは、内蔵させるチップキャパシタ３４０の大きさ、面積、高さなどを考慮して決定すべきで、キャビティ３８０ａの形成工程により、第１伝導層３１０が露出するように誘電層３３０を除去する必要がある。
【００８６】
図１３ｄを参照すると、キャビティ３８０ａ内のチップキャパシタ３４０が占める空間以外の空間は充填材３８０で満たされる。ここで、充填材３８０としては、第１伝導層３１０と第２伝導層３２０との間または第１電極３４１と第２電極３４２との間が電気的に接続される場合を防止するために絶縁物質などを用いることができる。
【００８７】
図１３ｅを参照すると、充填材３８０を貫通してチップキャパシタ３４０の第２電極３４２と接続するビア３５０を形成する。例えば、ビア３５０は、レーザードリリングなどを用いたドリリング工程で形成することができる。このビアはビアホールを形成しビアホール内に導電層を設けて導電路を構成するようになされている。
【００８８】
図１３ｆを参照すると、チップキャパシタ３４０の第２電極３４２がビア３５０を通して第２伝導層３２０と電気的に接続するように、伝導性物質を積層する。伝導性物質の積層工程としては多様な方法を用いることができる。
【００８９】
例えば、同じ伝導性物質で積層工程が行われる場合、第２伝導層３２０の形成工程と共にビア３５０の内部に伝導性物質が充填されるか、塗布されることができる。また、ビア３５０の内部に伝導性物質、例えば、導電性ペースト、以後形成される第２伝導層３２０と同じ材料、メッキ材などを先ず充填または塗布した後に、ビア３５０、誘電層３３０、充填材３８０の上面に第２伝導層３２０を形成する伝導性物質、例えば、銅（Ｃｕ）などを再び積層する方法を用いることもできる。この時、ビア３５０の内部全てが伝導性物質で完全に充填されたり、または中心部分を除いたその内壁にだけ伝導性物質が塗布されたりすることもできる。この時、ビア３５０の中心部分が空いている場合、その中心部分には別途の誘電物質または空気（ａｉｒ）が満たされる。
【００９０】
以上では、図１２ａに示した印刷回路基板を仮定して、チップキャパシタ３４０の内蔵方法を説明したが、図１２ｂまたは図１２ｃに示されている印刷回路基板の場合には、エッチングパターン３７０の形成工程をさらに追加することができる。例えば、図１２ｂの場合には、第１伝導層３１０におけるキャビティ３８０ａが形成される位置に対応する部分の周辺領域に、螺旋形状などの開曲線状のエッチングパターン３７０を形成するステップをさらに追加することができる。また、図１２ｃの場合には、第２伝導層３２０におけるビア３５０が形成される位置に対応する部分の周辺領域に、エッチングパターン３７０を形成するステップをさらに追加することができる。
【００９１】
図１４ａは、本発明により印刷回路基板に内蔵されたチップキャパシタとビアとの直列接続構造が電磁気バンドギャップ構造物として利用可能であるかを確認するためのシミュレーションモデルを示す図面であり、図１４ｂは、図１４ａに示したシミュレーションモデルを適用した時のコンピュータシミュレーションの結果を示す図面である。
【００９２】
図１４ａのシミュレーションモデルは、印刷回路基板４００に任意のノイズポイント５０１と測定ポイント５０２とを置き、その間にチップキャパシタ３４０とビア３５０との直列接続構造を一列の帯状の構造で配置している。これにより、ノイズポイント５０１に印加したノイズが測定ポイント５０２にどれくらい到達するかを確認したコンピュータシミュレーションの結果が図１４ｂのグラフに図示されている。
【００９３】
図１４ｂを参照すると、図１４ａのシミュレーションモデルの場合、遮蔽率−５０ｄＢを基準にしてそのバンドギャップ周波数（ｂａｎｄｇａｐ  ｆｒｅｑｕｅｎｃｙ）が約１．５〜３．８ＧＨｚ帯域を有することが分かる。このようなシミュレーションの結果で、本発明による印刷回路基板に内蔵されたチップキャパシタ３４０とビア３５０との直列接続構造は、その構造的特徴から、帯域阻止フィルタとしての機能を行えることが再度確認できた。
【００９４】
図１４ｂのシミュレーションの結果には、そのバンドギャップ周波数が約１．５〜３．８ＧＨｚ帯域を有することに示されているが、ビア３５０の直径、長さ、形状などと、エッチングパターン３７０の形状、長さ、面積、幅などに応じるインダクタンス値の変化、チップキャパシタ３４０の誘電体３４３の厚さ、面積、誘電体３４３を構成する誘電物質の種類、誘電率などに応じるキャパシタンス値の変化に対応して、そのバンドギャップ周波数が変われることは勿論である。
【００９５】
したがって、本発明によれば、印刷回路基板に内蔵されたチップキャパシタ３４０とビア３５０との直列接続構造を電磁気バンドギャップ構造物として活用して、目的とする周波数帯域の電磁波を遮蔽することができる。また、本発明は、従来技術（金属板とビアによるきのこ型の構造物）に比して、大きさ、配置空間を著しく減らせて、そのデザイン的制限、配置上の困難を大きく改善することができ、シグナル・インテグリティの側面でもより優れた特性を有する利点がある。
【００９６】
以上では、本発明の好ましい実施例を参照して説明したが、当該技術分野で通常の知識を有する者であれば、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解できよう。
【図面の簡単な説明】
【００９７】
【図１】アナログ回路とデジタル回路とを含む印刷回路基板の断面図である。
【図２】従来技術に係るアナログ回路とデジタル回路との間の混合信号の問題を解決する電磁気バンドギャップ構造物の断面図である。
【図３】図２に示されている電磁気バンドギャップ構造物の金属板の配列構造を示す平面図である。
【図４】図２に示されている電磁気バンドギャップ構造物の斜視図である。
【図５】図２に示されている電磁気バンドギャップ構造物の等価回路図である。
【図６】本発明の第１実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図である。
【図７】図６に示されている印刷回路基板の等価回路図である。
【図８ａ】本発明の第２実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図である。
【図８ｂ】図８ａに示されている印刷回路基板をその上部から見た時のエッチングパターンの形態を示す上平面図である。
【図８ｃ】図８ａに示されている印刷回路基板の等価回路図である。
【図９ａ】本発明の第３実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図である。
【図９ｂ】図９ａに示されている印刷回路基板をその下部から見た時のエッチングパターンの形態を示す下平面図である。
【図９ｃ】図９ａに示されている印刷回路基板の等価回路図である。
【図１０ａ】本発明の第４実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図である。
【図１０ｂ】図１０ａに示されている印刷回路基板をその上部から見た時のクリアランスホールを示す上平面図である。
【図１１ａ】本発明に係るチップキャパシタが帯状で配置されている多様な印刷回路基板の一例示図である。
【図１１ｂ】本発明に係るチップキャパシタが帯状で配置されている多様な印刷回路基板の一例示図である。
【図１１ｃ】本発明に係るチップキャパシタが帯状で配置されている多様な印刷回路基板の一例示図である。
【図１２ａ】本発明の第５実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図である。
【図１２ｂ】本発明の第６実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図である。
【図１２ｃ】本発明の第７実施例に係るチップキャパシタが内蔵された印刷回路基板を示す側面図である。
【図１３ａ】図１２ａに示されている印刷回路基板にチップキャパシタを内蔵する一方法を示す工程図である。
【図１３ｂ】図１２ａに示されている印刷回路基板にチップキャパシタを内蔵する一方法を示す工程図である。
【図１３ｃ】図１２ａに示されている印刷回路基板にチップキャパシタを内蔵する一方法を示す工程図である。
【図１３ｄ】図１２ａに示されている印刷回路基板にチップキャパシタを内蔵する一方法を示す工程図である。
【図１３ｅ】図１２ａに示されている印刷回路基板にチップキャパシタを内蔵する一方法を示す工程図である。
【図１３ｆ】図１２ａに示されている印刷回路基板にチップキャパシタを内蔵する一方法を示す工程図である。
【図１４ａ】本発明により印刷回路基板に内蔵されたチップキャパシタとビアとの直列接続構造が電磁気バンドギャップ構造物として利用可能であるかを確認するためのシミュレーションモデルを示す図面である。
【図１４ｂ】図１４ａに示されているシミュレーションモデルを適用した時のコンピュータシミュレーションの結果を示す図面である。
【符号の説明】
【００９８】
３１０：第１伝導層
３２０：第２伝導層
３３０：誘電層
３４０：チップキャパシタ
３４１：第１電極
３４２：第２電極
３４３：誘電体
３５０：ビア（ｖｉａ）
３５０ａ：ビアランド
３６０：クリアランスホール（ｃｌｅａｒａｎｃｅ  ｈｏｌｅ）
３７０：エッチングパターン
３８０ａ：キャビティ（ｃａｖｉｔｙ）
３８０：充填材
【図１】
0004659051.tif 000002
【図２】
0004659051.tif 000003
【図３】
0004659051.tif 000004
【図４】
0004659051.tif 000005
【図５】
0004659051.tif 000006
【図６】
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【図７】
0004659051.tif 000008
【図８ａ】
0004659051.tif 000009
【図８ｂ】
0004659051.tif 000010
【図８ｃ】
0004659051.tif 000011
【図９ａ】
0004659051.tif 000012
【図９ｂ】
0004659051.tif 000013
【図９ｃ】
0004659051.tif 000014
【図１０ａ】
0004659051.tif 000015
【図１０ｂ】
0004659051.tif 000016
【図１１ａ】
0004659051.tif 000017
【図１１ｂ】
0004659051.tif 000018
【図１１ｃ】
0004659051.tif 000019
【図１２ａ】
0004659051.tif 000020
【図１２ｂ】
0004659051.tif 000021
【図１２ｃ】
0004659051.tif 000022
【図１３ａ】
0004659051.tif 000023
【図１３ｂ】
0004659051.tif 000024
【図１３ｃ】
0004659051.tif 000025
【図１３ｄ】
0004659051.tif 000026
【図１３ｅ】
0004659051.tif 000027
【図１３ｆ】
0004659051.tif 000028
【図１４ａ】
0004659051.tif 000029
【図１４ｂ】
0004659051.tif 000030