(57)【特許請求の範囲】
【請求項１】
周期的信号の発生装置を有する自動検査システムを動作させる方法であって、前記発生装置が複数の低周波数構成要素と複数の高周波数構成要素を含み、
ａ）前記複数の低周波数構成要素を用いて、複数のディジタル値のストリームを供給し、各ストリームが発生すべき周期的信号のサンプルを表し、
ｂ）前記複数の高周波数構成要素を用いて、前記複数のストリームをインターリーブして、最終的なディジタル値のストリームを生成し、
ｃ）前記最終的なストリームをアナログ信号に変換する、
ことを含み、前記複数のディジタル値のストリームの供給は、複数の位相信号を並列に発生することを含む、
方法。
【請求項２】
請求項１記載の方法において、前記複数の位相信号の各々は、前記周期的信号の周期に比例し、前記複数のディジタル値のストリームにおける各値は、前記位相信号の１つに応答して供給される、方法。
【請求項３】
請求項２記載の方法において、更に、前記位相信号を位相増分だけ繰り返し増加することによって、各位相信号を発生することを含む方法。
【請求項４】
請求項３記載の方法において、更に、前記位相増分を変更することによって、前記周期的信号の周期を制御することを含む方法。
【請求項５】
請求項１記載の方法において、更に、前記アナログ信号を処理して方形波信号を提供することを含む方法。
【請求項６】
請求項３記載の方法において、更に、方形波信号を、波形を発生する回路へのクロックとして用いることを含む方法。
【請求項７】
請求項１記載の方法において、前記最終的なディジタル値のストリームは、毎秒４ギガを超過する値から成る方法。
【請求項８】
請求項７記載の方法において、前記複数のディジタル値のストリームの各々は、毎秒５００メガ未満の値から成る方法。
【請求項９】
請求項７記載の方法において、前記最終的なストリームにおけるディジタル値の各々は、少なくとも１２ビットの分解能を有する方法。
【請求項１０】
請求項１記載の方法において、前記複数のディジタル値のストリームは、少なくとも３２個のディジタル値のストリームから成る方法。
【請求項１１】
周期的信号の発生装置を有する自動検査システムであって、前記発生装置が、
ａ）第１クロック信号によって駆動される複数の低周波数構成要素であって、
ｉ）各々が、制御入力と、前記第１クロック信号によって駆動されるクロック入力と、出力とを有し、その制御入力によって決定される時点における前記アナログ信号のサンプルを表す値を前記出力に生成する複数の回路であって、複数の位相信号を並列に発生する複数の回路、
を含む複数の低周波数構成要素と、
ｂ）第２クロック信号によって駆動される複数の高周波数構成要素であって、
ｉ）複数の切換可能入力であって、各々、前記複数の回路の１つの出力に接続される切換可能入力と、前記第２クロック信号によって駆動される制御入力とを有するセレクタ回路であって、その制御入力が前記第２クロック信号によって駆動されるとき、その切換可能入力の異なる１つをその出力に接続する、セレクタ回路と、
ｉｉ）前記セレクタ回路の出力に結合されたディジタル入力と、前記周期的信号を表すアナログ出力とを有するディジタル−アナログ変換器と、
含む複数の高周波数構成要素と、
を備えた自動検査システム。
【請求項１２】
請求項１１記載のシステムにおいて、前記第２クロック信号は、前記第１クロック信号の周波数の少なくとも３２倍の周波数を有する自動検査システム。
【請求項１３】
請求項１１記載のシステムにおいて、前記複数の回路はＣＭＯＳ回路である自動検査システム。
【請求項１４】
請求項１１記載のシステムにおいて、前記複数の回路は単一のＦＰＧＡチップ内に実装されている自動検査システム。
【請求項１５】
請求項１１記載のシステムにおいて、更に、前記ディジタル−アナログ変換器の出力に接続されたフィルタを備えている自動検査システム。
【請求項１６】
請求項１５記載のシステムにおいて、更に、前記フィルタの出力に接続された比較器を備えている自動検査システム。
【請求項１７】
波形発生器を有する自動検査機器であって、前記波形発生器がクロック入力を有し、請求項１６の比較器の出力からクロックが得られる自動検査機器。
【請求項１８】
請求項１７記載の自動検査機器において、前記第２クロック信号は、少なくとも４ＧＨｚの周波数を有する自動検査機器。
【請求項１９】
請求項１１記載のシステムにおいて、前記複数の回路の各々は、複数のアキュミュレータを備え、各アキュミュレータを前記第１クロック信号で駆動する自動検査システム。
【請求項２０】
請求項１９記載のシステムにおいて、各アキュミュレータは、プログラム可能レジスタに結合された入力を備えている自動検査システム。
【請求項２１】
請求項１１記載のシステムにおいて、前記複数の回路の各々はメモリを備えている自動検査システム。
【請求項２２】
請求項２１記載のシステムにおいて、前記複数の回路における前記メモリの各々は、正弦波のサンプルを格納する自動検査システム。
【請求項２３】
出力信号の発生装置を有する自動検査システムであって、前記発生装置が、
ａ）第１クロック信号によって駆動される複数の低周波数構成要素であって、
ｉ）各々が、記憶位置と、前記第１クロック信号の各サイクルの間に前記記憶位置内の値に所定量を加算する回路とを有する複数のアキュミュレータであって、複数の位相信号を並列に発生する複数のアキュミュレータと、
ｉｉ）アドレス入力とデータ出力とを有する複数のメモリであって、該メモリの各々のアドレス入力が前記アキュミュレータの１つに接続され、前記メモリの各々が、前記第１クロックのサイクル毎に、前記アドレス入力の値に応答して出力を生成する、複数のメモリと、
を含む複数の低周波数構成要素と、
ｂ）第２クロック信号によって駆動される複数の高周波数構成要素であって、
ｉ）複数の切換可能入力であって、各々、前記複数の回路の１つの出力に接続される切換可能入力と、前記第２クロック信号によって駆動される制御入力とを有するセレクタ回路であって、その制御入力が前記第２クロック信号によって駆動されるとき、その切換可能入力の異なる１つをその出力に接続する、セレクタ回路と、
ｉｉ）前記セレクタ回路の出力に結合されたディジタル入力と、前記出力信号を表すアナログ出力とを有するディジタル−アナログ変換器と、
含む複数の高周波数構成要素と、
を備えた自動検査システム。
【請求項２４】
請求項２３記載のシステムにおいて、更に、前記ディジタル−アナログ変換器の出力に接続されたフィルタを備えている自動検査システム。
【請求項２５】
請求項２４記載のシステムにおいて、更に、前記ディジタル−アナログ変換器の出力に結合された比較器を備え、該比較器がディジタル・クロックのための出力を有する、自動検査システム。
【請求項２６】
任意波形発生器を有する自動検査システムであって、前記任意波形発生器はクロック入力を有し、該クロック入力が請求項２５記載のディジタル・クロックに結合されている自動検査システム。
【請求項２７】
請求項１１または２３記載のシステムにおいて、前記第２クロック信号の周波数は、前記第１クロック信号の周波数の倍数である自動検査システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、信号の発生に関し、更に特定すれば純度の高い周期的信号の発生に関する。
【背景技術】
【０００２】
ディジタル信号合成（「ＤＤＳ（Direct Digital Synthesis）」）は、１つ以上の信号に対する制御が望まれる場合に周期的な信号を発生するために用いられる技法である。アナログ信号は、ＤＤＳによって制御した周期または波形のいずれかで発生することができる。
【０００３】
図１は、正弦波を発生し、次いでこれを二値クロックに変換する際に用いられる、ＤＤＳ１００を備えた従来のＤＤＳアーキテクチャを示す。ＤＤＳ１００は、アキュミュレータ・クロックＣＬＫＡＣＣと、位相増分（インクリメント）を示すディジタル入力信号ΦＩｎｃとを受ける。ＤＤＳは、信号ＦＯＵＴを出力する。ＦＯＵＴの周波数は、ＣＬＫＡＣＣの周波数を変化させることにより、および／または位相増分ΦＩｎｃを変化させることによって設定することができる。
【０００４】
動作において、アキュミュレータ（ＡＣＣ）１１０は、ＣＬＫＡＣＣの各サイクル上で新たな出力値ΦＡｃｃを生成する。新しい値の各々を生成するために、アキュミュレータ１１０は、ΦＩｎｃをその現在の内容に加算する。図２は従来知られているアキュミュレータを示す。
【０００５】
アキュミュレータ１１０内の値は、サイン・ユニット１１２への制御入力として機能する。サイン・ユニット１１２は、各位相値ΦＡｃｃを対応する振幅値に変換する。図では、ＤＤＳ信号発生器は、正弦波を生成しており、したがって、振幅値は、関数ｓｉｎ（ΦＡｃｃ）によって値ΦＡｃｃに関係付けられる。サイン・ユニット１１２は、マス・エンジン（math engine）、即ち、入力信号に対して特定的な数学的関係を有する出力信号を生成するように構成された回路を用いて、必要な出力を発生することができる。あるいは、サイン・ユニットを実現するには、制御入力の値毎に必要な出力値を予め計算することによっても可能である。これら予め計算した出力値は、次に、制御入力によってアドレスされたメモリ内の位置に格納（記憶）される。動作においては、制御入力がアドレスとしてメモリに印加されると、その結果ｓｉｎ（ΦＡｃｃ）の要求出力値が、入力として印加されたΦＡｃｃ毎に、メモリから読み出される。このようなルックアップ・テーブル（参照テーブル）を図３に示す。
【０００６】
サイン・ユニット１１２の出力は周期的である。周期性が得られるのは、アキュミュレータ１１０のオーバーフローのためである。アキュミュレータ１１０内に格納される値は、ＣＬＫＡＣＣのクロック毎に増加（または、ΦＩｎｃの負の値が用いられる場合には減少）する。結果的に、アキュミュレータ１１０内の値はオーバーフロー（または、ΦＩｎｃの負の値が用いられる場合にはアンダーフロー）する。アキュミュレータの最大目盛値は、２πラジアンの位相に対応して選択される。ΦＩｎｃを加算したことによって、ΦＡｃｃの値が量ｘだけ２πラジアンを超過し、オーバーフローの後、アキュミュレータは値ｘだけを格納する。その結果、アキュミュレータのオーバーフローは、周期的波形の新たなサイクルを開始するのと同じ効果を有し、１サイクルの終了と次のサイクルの開始との間に適切な位相関係が維持される。
【０００７】
波形Ｆｏｕｔの１クロックの持続期間は、アキュミュレータ１１０がオーバーフローする時間を変化させることによって制御することができる。この時間は、クロックＣＬＫＡＣＣの周波数を変化させることによって制御することができる。また、この時間は、ΦＩｎｃの値を変化させることによっても制御することができる。
【０００８】
次に、ｓｉｎ（ΦＡｃｃ）を表すディジタル値をＤＡＣ１１４に供給し、ＤＡＣ１１４はこれらを量子化アナログ信号に変換する。大抵の場合、ディジタル−アナログ変換器の出力にフィルタを取り付け、量子化信号を平滑化する。正弦波が必要な場合、フィルタは大抵バンドパス・フィルタである。何故なら、バンドパス・フィルタが、その通過帯域に正弦波の所望の周波数を含むと、信号の「スペクトル純度」(spectral purity)を高めるからである。
【０００９】
クロックのようなディジタル信号が望まれる場合、アナログ信号を比較器（コンパレータ）１１８に供給しこの信号を正方形にする。このように、ＤＤＳ信号発生器は、周波数を制御したクロックを発生する便利な機構を備えている。ＤＤＳ信号発生器を用いてクロックを発生する場合には、スペクトル純度も重要となる。信号Ｆｏｕｔにおけるスペクトル純度の欠如は、ディジタル・クロックにおいて「ジッタ」として現れる。クロックを必要とする精密測定用用途では、低ジッタは重要である。したがって、スペクトル純度が高いＤＤＳ信号発生器を提供することができれば、非常に望ましい。
【００１０】
可変周波数であるがジッタが少ないクロックが望ましい用途の１つに自動検査機器がある。図８は、非常に簡略化した形態で、半導体チップを検査する際に用いることができる形式の自動検査システム８００のブロック図を示す。このようなシステムの一例は、米国マサチューセッツ州、ボストンのTeradyne, Inc.が販売するＴｉｇｅｒ（商標）検査システムである。
【００１１】
検査システムは、当該検査システム８００を制御するワーク・ステーション８１０を含む。ワーク・ステーション８１０は、検査プログラムを実行して、テスタ本体８１２内のハードウェアをセットアップし、検査の結果を読み出す。また、ワーク・ステーションは、人間オペレータとのインターフェースも備えているので、オペレータは、個々の種類の半導体デバイスを検査するためのコマンドまたはデータを供給することができる。例えば、ワーク・ステーション８１０上で実行するプログラムは、ΦＩｎｃの値を保持している、テスタ本体８１２内部のレジスタの値を変化させ、検査システム内部のクロックの周波数を変更することもできる。
【００１２】
多くの種類のデバイスを完全に検査するためには、アナログおよびディジタル双方の検査信号を発生し測定しなければならない。テスタ本体８１２内部には、ディジタル「ピン」８２０およびアナログ計器８１８がある。双方とも被検査デバイス（ＤＵＴ）８５０に接続されている。ディジタル・ピンとは、ディジタル信号またはＤＣ電圧および電流を発生し測定する回路である。対照的に、アナログ計器は、アナログ信号を発生し測定する。
【００１３】
パターン発生器８１６が、制御入力をディジタル・ピン８２０およびアナログ計器８１８に供給する。これらの制御入力は、双方の値、および検査信号を発生または測定すべき時刻を規定する。正確な検査を確保するためには、ディジタル・ピンおよびアナログ計器の動作を同期させなければならないことが多い。タイミング発生器８１４は、タイミング信号を供給し、テスタ本体８１２内部にある種々の構成機器の動作を同期させる。
【００１４】
自動検査機器はプログラム可能に製作されているので、多くの異なる種類のデバイスを検査することができる。多くの場合、自動検査機器内部で、プログラム可能な周波数のディジタル・クロックを発生できることが望ましい。このような用途の一例に、任意波形発生器（ＡＷＧ）と呼ばれるものがある。ＡＧＷ８２２が発生する波形は、制御可能な周波数を用いて、殆どの任意形状にプログラムすることができる。従来技術では、ＤＤＳ信号発生器は、ＡＷＧ用のクロックとして用いられていた。発生する波形は、ＡＷＧに供給されるクロックのジッタが少なければ、一層精度が高くなる。
【００１５】
また、自動検査機器は、ディジタイザと呼ばれるアナログ計器を内蔵することもある。ディジタイザ８２３もクロックを基準としており、好ましくは、このクロックはプログラム可能であるとよい。ディジタイザ８２３も、供給されるクロックのジッタが少ない程、精度を高くすることができる。
【００１６】
更に一般的には、半導体チップのようなデバイスを検査するために、スペクトル純度が高い正弦波形が望ましい用途は数多くある。したがって、改良したシンセサイザ回路を有し、スペクトル純度を高めた信号を発生する自動検査機器を提供することができれば望ましい。
【００１７】
ＤＡＣは、ＤＤＳが生成する信号の全体的スペクトル純度に強く影響することがわかっている。また、スペクトル純度は、ＤＡＣが動作するサンプリング・レートに強く依存することもわかっている。即ち、信号対ノイズ比（ＳＮＲ）やスプリアスがないダイナミック・レンジ（ＳＦＤＲ）によって生ずる不純性は、ＤＡＣのサンプリング・レートとほぼ線形に減少する。ＤＤＳのＤＡＣをできるだけ高いサンプリング・レートで動作させることの効果は認められている。しかしながら、ＤＡＣのサンプリング・レートの高速化が可能になるに伴って、ＤＡＣにデータ・ストリームを発生することができる回路の入手が困難になっている。高いスペクトル純度でＤＤＳ信号発生器を動作させるために必要な回路は、一般には入手できないかまたは望ましくない程に高価であったり、消費電力が多過ぎたり、占有する空間が大き過ぎたり、あるいはそれ以外の理由で望ましくないものである。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
前述の背景を考慮して、本発明の目的は、改良したＤＤＳ回路を提供することである。
【課題を解決するための手段】
【００１９】
前述の目的およびその他の目的は、複数のデータ・ストリームをインターリーブする回路に接続された高サンプリング・レートのＤＡＣを有するＤＤＳ信号発生器において達成される。好適な実施形態では、データ・ストリームを比較的安価な回路によって発生する。一態様では、ＤＤＳ信号発生器は正弦波を発生する。好適な実施形態では、この正弦波を用いて低ジッタのディジタル・クロックを形成する。
【００２０】
別の態様では、ＤＤＳ信号を用いて、可変周波数の低ジッタ・ディジタル・クロックを発生する。このクロックを自動検査システムにおいて用いて、任意波形発生器をクロック（クロック駆動）する。
【００２１】
前述の目的およびその他の目的は、以下の詳細な説明および添付図面を参照することによって、一層理解されるであろう。
【発明を実施するための最良の形態】
【００２２】
本発明は、以下の明細書に明記した、または図面に図示した構成の詳細や構成要素の配置に、その用途を限定されるものではない。本発明は、他の実施形態も可能であり、種々の方法で実施または遂行することができる。また、ここで用いる文章や用語は、説明の目的のためであり、限定と見なすべきではない。この中において「含む」(including)、「備える」(comprising)、または「有する」(having)、「収容する」(containing)、「伴う」(involving)、およびその変形は、以下に述べる項目およびその同等物、ならびに付加的項目も包含するものである。
【００２３】
図４は、低ジッタ・ディジタル・クロックを発生するために用いられるシンセサイザ４００である。
【００２４】
従来技術におけると同様、シンセサイザ４００は、クロックＣＬＫＡＣＣによって駆動される。レジスタ４０２がΦＩｎｃの値を格納（記憶）する。クロックＣＬＫＡＣＣのサイクル毎に、アキュミュレータ４１０に格納されている値は、レジスタ４０２に格納されているΦＩｎｃの値だけ増加する。
【００２５】
アキュミュレータ４１０内の値は、アキュミュレータ充填(フィルイン：fill-in)ユニット４２０に供給される。アキュミュレータ充填ユニットは、図５において更に詳細に示す。ΦＡｃｃの新たな値毎に、アキュミュレータ充填ユニット４２０は、Ｎ個の新しい位相値Φ０．．．ΦＮ−１を生成する。これらＮ個の位相値は、アキュミュレータ４１０内の値と、アキュミュレータ４１０が次回ＣＬＫＡＣＣによって駆動されアキュミュレータ４１０が増分されるときにアキュミュレータ４１０に入っている値と、の間の値を表す。
【００２６】
図５に示すように、Φ０．．．ΦＮ−１の値は、１群の加算器によって形成される。加算器の内５１０、５１２、５１４および５１６が示されている。加算器の各々への入力の１つは、アキュミュレータ４１０に格納されている値である。
【００２７】
加算器の各々への第２入力は、レジスタ４０２に格納されている位相増分ΦＩｎｃの値に基づく。ΦＩｎｃの値の異なる端数（分数）が加算器の各々に入力される。図５に示すように、加算器には０．．．（Ｎ−１）と順序付けられている。各加算器に入力されるΦＩｎｃの端数は、この順序での加算器の位置に基づく。最初の加算器は（０／Ｎ）＊ΦＩｎｃを受け取る。次の加算器は（１／Ｎ）＊ΦＩｎｃを受け取る。パターンはこのように続き、順番の中で最後の加算器は（Ｎ−１／Ｎ）＊ΦＩｎｃの入力を受け取る。
【００２８】
このように、ＣＬＫＡＣＣのサイクル毎に、アキュミュレータ充填ユニットは、Ｎ個の線形的に増加する位相値を出力する。信号Φ０．．．ΦＮ−１はサイン・バンク４１２に供給される。
【００２９】
サイン・バンク４１２は、１群のサイン・ユニット１１２として実施することができる。サイン・バンク４１２内のサイン・ユニットの各々は、信号Φ０．．．ΦＮ−１の内１つを、位相制御入力として受け取る。サイン・バンク４１２内のサイン・ユニットの各々は、正弦波上の一点を表すディジタル値を出力する。この正弦波上の具体的な点は、個々のサイン・ユニットに印加される位相入力によって制御される。
【００３０】
第１制御入力Φ０は、従来技術のＤＤＳ回路において用いられているようなサイン・ユニットへの制御入力を表す。したがって、第１サイン・ユニットの出力は、従来技術のＤＤＳ回路におけると同様の、正弦波の値である。連続する入力Φ０．．．ΦＮ−１の各々は、Φ０に対してずらした位相を表す。つまり、サイン・バンク４１２内にある連続するサイン・ユニット各々の出力は、サイン・バンク内における前段のサイン・ユニットが生成した値に対して、時間をずらした正弦波の値を表す。
【００３１】
サイン・バンク４１２内のサイン・ユニットの各々の出力は、セレクタ４２２の切換可能入力の１つに供給される。セレクタ４２２は、「マルチプレクサ」と呼ぶこともあり、制御入力の値に基づいて、切換可能入力の１つをその出力に接続する。
【００３２】
セレクタ４２２の制御入力は、カウンタ４２６によって供給される。好ましくは、カウンタ４２６は、少なくとも０から（Ｎ−１）までをカウントするカウンタである。カウンタ４２６は、ＣＬＫＡＣＣのサイクル毎に、オーバーフローして０になるか、または０にリセットする。
【００３３】
カウンタ４２６は、周波数逓倍器４２４によってクロック駆動される。周波数逓倍器は、ＣＬＫＡＣＣから入力を受け取る。周波数逓倍器４２４の出力は、周波数が高くなったクロックであり、その周波数はクロックＣＬＫＡＣＣの周波数のＮ倍である。このように、クロックＣＬＫＡＣＣのサイクル毎に、Ｎ個の連続値がセレクタ４２２を介してクロッキング(clock)される。
【００３４】
アキュミュレータ充填ユニットおよびサイン・バンク４１２は、ＣＬＫＡＣＣのサイクル毎に得られる正弦波のサンプル数にＮを乗算すると考えることができる。比較的遅い速度で回路を動作させることを可能にするためには、これらのサンプルを並列に発生する。周波数逓倍器４２６、カウンタ４２６、およびセレクタ４２２は、正弦波のこれら並列サンプルを、１つの正弦波を表すディジタル値のストリームに変換する。しかしながら、この値のストリームは、そのサンプル・レートがＮ倍に高められている。
【００３５】
このディジタル値のストリームは、ディジタル−アナログ（ＤＡＣ）変換器４１４に入力として印加される。ＤＡＣ４１４は、従来技術のＤＤＳ回路に用いられているＤＡＣと同様である。しかしながら、これは、セレクタ４２２からのレートが高いデータを処理するために、高いサンプリング・レートを有する必要がある。サンプリング・レートを高めてデータ・ストリームをＤＡＣに供給することにより、ＤＡＣ４１４の出力のスペクトル純度は、従来技術のＤＤＳ回路が発生する信号よりも遥かに高くなる。
【００３６】
ＤＡＣ４１４の出力は、図４の実施形態では、バンドパス・フィルタ（ＢＰＦ）４１６に与えるように示されている。このようなフィルタは、ＤＡＣ４１４が発生した信号のスペクトル純度を更に高めることができる。しかしながら、バンドパス・フィルタ４１６は、全ての実施態様において用いなくてもよい。
【００３７】
バンドパス・フィルタ４１４の出力は、比較器４１８に供給される。従来技術のシンセサイザにおけると同様、高純度の正弦波を用いると、図４に示したような比較器を用いて、ジッタの少ないディジタル・クロックを発生することができる。
【００３８】
図６は、代替実施形態を示し、ここでは異なる回路を用いて位相値Φ０．．．ΦＮ−１を発生する。シンセサイザ６００は、アキュミュレータ４１０およびアキュミュレータ充填ユニット４２０の代わりに、アキュミュレータ・バンク６１０を用いる。
【００３９】
図７に更に詳しく示すように、アキュミュレータ・バンク６１０は、Ｎ個のアキュミュレータを含み、簡略化のため、その内の７１０、７１２、７１４および７１６を示す。７１０、７１２、７１４および７１６のような、アキュミュレータの各々は、ΦＩｎｃの値を入力として受け取る。この値は、ＣＬＫＡＣＣのサイクル毎に１回、アキュミュレータ内に格納されている現在の値に加算される。位相がずらされた（スタガー）値を表す信号Φ０．．．ΦＮ−１を発生するためには、アキュミュレータの各々を少しずつ異なる値に初期状態において設定する。
【００４０】
例えば、アキュミュレータ７１０は、初期状態において０に設定することができる。アキュミュレータ７１４は、初期状態において（２／Ｎ）＊ΦＩｎｃに設定することができる。このパターンは、順に続き、アキュミュレータ７１６は初期状態において（Ｎ−１）／Ｎ＊ΦＩｎｃに設定される。
【００４１】
図７は、アキュミュレータの各々がリセット・ラインを含むことを示す。アキュミュレータがリセットされる毎に、初期値が回路にロードされるはずである。尚、適切な初期値を計算しロードするリセット回路を有するアキュミュレータも構成可能であることは認められよう。この回路は、各アキュミュレータ・ユニットの一部とすることができる。あるいは、自動検査システム８００のようなシステムでは、ワーク・ステーション８１０のようなコンピュータ・コントローラが要求値を計算し、それをアキュミュレータ・レジスタに格納した後に、シンセサイザ６００を動作可能としてもよい。電子回路をイネーブルしアキュミュレータ・レジスタに値をロードする前における電子回路の設定は、電子回路の周知の機能である。
【００４２】
種々の公知技術を用いて、シンセサイザ４００または６００のようなシンセサイザを構成することができる。高いスペクトル純度を達成するためには、ＤＡＣ４１４は高いサンプル・レートおよび比較的多いビット数の双方を有することが望ましい。好適な実施形態では、ＤＡＣ４１４は少なくとも２ギガ値（２＊１０９）を毎秒受け取る。更に好ましくは、ＤＡＣ４１４は、毎秒４ギガ値を受け取る。現在検討中の実施態様では、４．８ギガヘルツのＤＡＣを用いる。
【００４３】
現時点における好適な実施形態では、ＤＡＣ４１４に入力される各ディジタル値は１０ビットを有する。計算上の丸めの効果を削減する方法として、ＤＡＣ４１４に印加するディジタル値を発生する回路は、変換にＤＡＣ４１４が用いるよりも多いビット数の値を発生する。例えば、各値は、少なくとも１４ビットの分解能を有することが好ましい。現時点における好適な実施態様では、発生する値は、１８ビットの分解能を有する。
【００４４】
分周器４２４、カウンタ４２６およびセレクタ４２２が有する構成要素は、ＤＡＣ４１４のサンプリング・レートで動作する。したがって、これらの構成要素を実現するためには、比較的高い周波数成分が必要となる。この速度で回路構成要素を動作させる技術は公知である。例えば、ＥＣＬまたはＳｉＧｅプロセスを用いて作成した回路は、この要求速度で動作することができる。好適な実施形態では、これらの構成要素は、他の機能のために用いられる自動検査システム８００における単一のＡＳＩＣまたはＡＳＩＣの一部として実施する。これらの機構は、例えば、ＤＡＣ４１４を保持する同じ集積回路チップの一部として実施することができる。
【００４５】
前述のアーキテクチャの利点の１つは、サイン・バンク４１２およびアキュミュレータ・バンク６１０、あるいはアキュミュレータ４１０およびアキュミュレータ充填ユニット４２０は、ＤＡＣ４１４と同じデータ・レートで動作する必要がないことである。このため、これらの構成要素、およびＣＬＫＡＣＣによって駆動されるその他の構成要素は、比較的低速の回路で実現することができる。好適な実施形態では、ＣＬＫＡＣＣは、５００ＭＨｚ未満の周波数で動作する。現時点における好適な実施形態では、ＣＬＫＡＣＣは、２００ＭＨｚ未満の周波数で動作する。これらのクロック・レートは、少なくとも３２である値Ｎに対応する。現時点における好適な実施形態では、Ｎは６４である。
【００４６】
この範囲の周波数で動作する回路を実現する多くの技法が知られている。例えば、ＣＭＯＳは、この範囲で動作する回路を構成するために広く用いられている。ＣＭＯＳ  ＡＳＩＣもこれらの構成要素に用いることができる。しかしながら、設計の簡素化のため、比較的低コストのＣＭＯＳゲート・アレイを用いてこれらの構成要素を実現することができる。更に、ＣＭＯＳはサイズが小さく、比較的電力消費が少ないので、前述のようなシンセサイザは、サイズ、電力消費、および／またはコストに敏感な、自動検査機器のような用途において実用的に実現することができる。
【００４７】
前述のように、シンセサイザは、ディジタル値のストリームを高いレートで作成することによって、高いスペクトル純度で信号を発生する。これらの値は、正弦波のサンプルを表し、ＤＡＣへの入力として機能する。この値のストリームは、低周波数クロックの周期毎に、多数のサイン・ユニットの出力をインターリーブすることによって構築する。サイン・ユニットの出力は、正弦波のサンプルを表し、各々、インターリーブしたデータ・ストリームにおける正弦波と同じ周波数を有する。しかしながら、これらの正弦波のサンプリング・レートの方が低い。正弦波のサンプルを表すディジタル値のストリームを生成しこれらをインターリーブする回路の別の実施態様も可能である。
【００４８】
以上、本発明の少なくとも１つの実施形態の様々な態様について説明したが、種々の変更、修正、および改良も当業者は容易に思いつくことは理解できるであろう。このような変更、修正、および改良は、この開示の一部であるものであり、本発明の精神および範囲に該当することを意味する。したがって、前述の説明および図面は、一例に過ぎない。
【００４９】
例えば、本発明は、正弦波を発生し、次いでこれを低ジッタ・ディジタル・クロックに変換するシンセサイザに関連して説明した。本発明は、他の用途に用いられる正弦波を発生するためにも用いることができる。
【００５０】
また、本発明は、自動検査機器と共に用いるものとして例示した。しかしながら、本発明は、高スペクトル純度の正弦波またはジッタの少ないディジタル・クロックが望まれる、他のあらゆる分野にも適用可能である。
【００５１】
更に、ＤＤＳは正弦波以外の信号を発生するためにも用いることができる。サイン・バンク４１２は、サイン関数以外の関数を実施するメモリまたはマス・エンジン(math engine)と置換することもできる。
【００５２】
図４は、シンセサイザ４００の各ステージをクロック駆動し、回路のパイプライン化を可能にすることを示す。回路をパイプライン化することは必須ではない。
【００５３】
また、ＤＤＳ回路は多数のディジタル値のストリームを発生し、各々、他のディジタル値のストリームが表す正弦波から均一な位相だけずれた正弦波を表すことを記載した。これらのデータ・ストリームを得るには、サイン・バンク４１０に多数の位相入力を供給する。各位相入力は均一量だけ互いにずれている。サイン・バンク内の各サイン・ユニットに１つの制御入力を供給することによっても、同じ効果を得ることができ、サイン・バンクの各サイン・ユニットは、多少異なる位相の正弦波で応答する。例えば、Ｎ個の異なる位相を表すＮ個の入力を受ける代わりに、サイン・バンク４１２はＮ個のメモリを内蔵し、その各々が異なる位相の正弦波の値を格納することもできる。
【００５４】
別の例として、加算器、サイン・バンク内のサイン・ユニット、およびセレクタへの入力を「順序付ける」ことを注記しておく。この順序付けが用いられるのは、例えば、どの位相入力をどのサイン・ユニットに接続するか、またはどのサイン・ユニットをセレクタ出力に接続するかを判定する際であるという意味で、この順序付けは「論理的な」順序付けである。このような論理的順序付けは、いずれの特定的な物理的順序付けも、ユニットを内蔵するチップを構築するときに必要となることは意味しない。便利な構築技法であれば、いずれを用いてもよい。また、順序付けは、便利なシステムであればそのいずれによって確立してもよい。例えば、セレクタ４２２への制御入力０は、順序における最初の値を出力に切り替える必要はない。信号の所望の順序付けを保存するナンバリング（付番）システムまたは規則については、そのいずれでも用いることができる。
【００５５】
また、カウンタ４２６は、周波数逓倍器において発生したクロックによって駆動されるものとして示した。既知の周波数関係で２つのクロックを発生する便利な方法であれば、いずれでも用いることができる。例えば、より高い周波数のクロックをクロック・カウンタ４２６に発生し、当該より高い周波数のクロックを入力として有する分周器においてＣＬＫＡＣＣを発生することもできる。また、複数のクロックを同じクロックから発生することは、好ましいが、厳格には必要でない。
【００５６】
更に、サイン・ユニットは、ルックアップ・テーブルまたはマス・エンジンのいずれかとして実施できることを記載した。また、参照（ルックアップ）と計算の組み合わせを用いてデータ・ストリームを発生し、これを各サイン・ユニットによって供給することも可能である。例えば、ルックアップ・テーブルは、２９箇所の位置を有するに過ぎない場合もある。これは、９本のみのアドレス・ラインでメモリをアドレスすることを意味する。しかしながら、アキュミュレータ４１０は、９ビットよりも高い分解能を有することができる。この場合、アキュミュレータの上位ビットを用いて、ルックアップ・テーブルの１つから基底値を選択する。次いで、アキュミュレータの下位ビットを用いて、基底値とメモリにおける次のアドレスでの値との間を補間することができる。単純な線形補間も用いることができるが、他の一層複雑な補間の形態も構築可能である。
【００５７】
また、ＤＤＳシンセサイザは、高スペクトル純度の正弦波を発生するために用いられることも記載した。同じ回路を用いて、従来のＤＤＳ回路で可能なよりも高い周波数の正弦波を発生することもできる。従来のＤＤＳ回路では、発生する正弦波の周波数は、ＣＬＫＡＣＣの周波数の１／２に限定される。前述の実施形態では、発生する正弦波の周波数は、ＣＬＫＡＣＣの周波数のＮ×１／２に限定される。
【図面の簡単な説明】
【００５８】
【図１】図１は、ディジタル・クロックを発生するために用いられる従来技術のＤＤＳ信号発生器のブロック図である。
【図２】図２は、従来技術のアキュミュレータのブロック図である。
【図３】図３は、従来技術の参照テーブルのブロック図である。
【図４】図４は、ディジタル・クロックを発生するために用いられるＤＤＳ信号発生器のブロック図である。
【図５】図５は、図４のＤＤＳ信号発生器に用いることができるフィルイン（充填）ユニットのブロック図である。
【図６】図６は、ディジタル・クロックを発生するために用いられるＤＤＳ信号発生器の代替実施形態のブロック図である。
【図７】図７は、図６のＤＤＳ信号発生器に用いられるアキュミュレータ・バンクのブロック図である。
【図８】図８は、図４または図６のＤＤＳ信号発生器の１つによって改良することができる従来技術の検査システムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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