【手続補正書】
【提出日】平成15年7月23日(2003.7.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の名称】半導体記憶装置
【特許請求の範囲】
【請求項１】多数のメモリセルがマトリックス状に配置されてなる複数のメモリアレイと、
この各メモリアレイの各コラムに対応して配置されたセンスアンプ部と、
前記複数のメモリアレイの上に配置され、それぞれ同一コラムの各センスアンプ部のいずれかのＩ／Ｏゲート部に、メモリアレイに対応するスイッチを介して接続されるコラム選択線と、
前記複数のメモリアレイの上に各コラム毎に配置され、それぞれ同一コラムの前記各センスアンプ部のセンスアンプにその前記Ｉ／Ｏゲート部を介して共通に接続された複数のグローバル入出力信号線と
を備えたことを特徴とする半導体記憶装置。
【請求項２】多数のメモリセルがマトリックス状に配置されてなる複数のメモリアレイと、
この各メモリアレイの各コラムに対応して配置されたセンスアンプ部と、
前記複数のメモリアレイの上に前記各コラムに対応して配置され、同一のコラムの各センスアンプ部の少なくともいずれかに電気的に接続されるコラム選択線と、
前記各メモリアレイに対応して配置され、前記各メモリアレイに対応する前記複数のセンスアンプ部のセンスアンプにそのＩ／Ｏゲート部を介して共通に接続されたローカル入出力信号線と、
前記複数のメモリアレイの上に前記各メモリアレイのローカル入出力信号線毎に対応して配置され、前記対応するローカル入出力信号線に接続された複数のグローバル入出力信号線と
を備えたことを特徴とする半導体記憶装置。
【請求項３】複数配置され、それぞれ多数のメモリセルがマトリックス状に配置されてなるメモリアレイと、
複数配置され、それぞれがセンスアンプとそのＩ／Ｏゲート部を含み、それぞれが前記複数のメモリアレイの各コラムに対応して配置されているセンスアンプ部と、
複数配置され、それぞれが前記複数のメモリアレイの各コラムに対応し、対応するコラムの前記各センスアンプ部の前記Ｉ／Ｏゲート部に接続されるコラム選択線と、
複数配置され、それぞれが前記複数のメモリアレイのそれぞれに対応し、それぞれが対応する前記メモリアレイの各コラムに対応した前記各センスアンプ部に共通に接続されているローカル入出力信号線と、
複数配置され、それぞれが前記複数のメモリアレイに対応する前記ローカル入出力信号線と１：１に対応して接続されたグローバル入出力信号線とを備え、
前記複数のグローバル入出力信号線が前記複数のメモリアレイの上層に配置されたことを特徴とする半導体記憶装置。
【請求項４】請求項３記載の半導体記憶装置であって、前記複数のセンスアンプ部のそれぞれに対応してスイッチが配置され、それぞれの前記コラム選択線が、このスイッチを介して対応するコラムの各センスアンプ部の前記Ｉ／Ｏゲート部に接続されることを特徴とする半導体記憶装置。
【請求項５】複数配置され、それぞれ多数のメモリセルがマトリックス状に配置されてなるメモリアレイと、
複数配置され、それぞれがセンスアンプとそのＩ／Ｏゲート部を含み、それぞれが前記複数のメモリアレイの各コラムに対応して配置されているセンスアンプ部と、
複数配置され、それぞれが前記複数のメモリアレイの各コラムに対応し、対応するコラムの前記センスアンプ部の前記Ｉ／Ｏゲート部に接続されるコラム選択線と、
複数配置され、それぞれが前記複数のメモリアレイのそれぞれに対応し、それぞれが対応する前記メモリアレイの各コラムに対応した前記各センスアンプ部のいくつかに共通に接続されているローカル入出力信号線と、
複数配置され、それぞれが前記複数のメモリアレイに対応する前記ローカル入出力信号線に１：１に対応して直接接続されたグローバル入出力信号線とを備え、
前記複数のグローバル入出力信号線が前記複数のメモリアレイの上層に配置されたことを特徴とする半導体記憶装置。
【請求項６】請求項５記載の半導体記憶装置であって、少なくとも２つのローカル入出力線が、複数の前記メモリアレイのそれぞれに対応して配置され、この少なくとも２つのローカル入出力線のうちの一方のローカル入出力線が、対応する前記メモリアレイの各コラムに対応したいくつかの前記センスアンプ部に共通に接続され、前記少なくとも２つのローカル入出力線のうちの他方のローカル入出力線が、対応する前記メモリセルの各コラムに対応したいくつかの他のセンスアンプ部に共通に接続されることを特徴とする半導体記憶装置。
【請求項７】請求項３または５記載の半導体記憶装置であって、前記複数のグローバル入出力信号線のいくつかが同時に活性化され、またこれらに対応接続された前記複数のローカル入出力信号線のいくつかが同時に活性化される動作を行なうことを特徴とする半導体記憶装置。
【請求項８】請求項３または５記載の半導体記憶装置であって、複数の前記グローバル入出力線のそれぞれが前記複数のメモリアレイの上層に、そのコラムの方向に配置されたことを特徴とする半導体記憶装置。
【請求項９】請求項３または５記載の半導体記憶装置であって、複数の前記コラム選択線のそれぞれが前記複数のメモリアレイの上に、そのコラムの方向に配置されたことを特徴とする半導体記憶装置。
【請求項１０】請求項１、２、３または５記載の半導体記憶装置であって、前記複数の各メモリアレイ上に配置される配線層として、ワード線を第１層に、前記コラム選択線とグローバル入出力信号線とを第２層に、電源線を第３層にそれぞれ配置したことを特徴とする半導体記憶装置。
【請求項１１】請求項１、２、３または５記載の半導体記憶装置であって、前記複数の各メモリアレイ上に配置される配線層として、ワード線を第１層に、前記コラム選択線と電源線を第２層に、前記グローバル入出力信号線を第３層にそれぞれ配置したことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に多ビット構成の半導体記憶装置ならびにマルチバンク構成の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図１２は、従来の半導体記憶装置の例として、ダイナミック・アクセス・メモリ（ＤＲＡＭ）のメモリアレイの構成を示す図である。図１２に示すように、従来、多数のメモリセルがマトリックス状に配置されたメモリアレイ（メモリバンク）領域２０６は、ビット線方向にはセンスアンプ部領域２０７によって分割され、ワード線方向にはワード線杭打ち領域（ワード線シャント方式の場合）またはサブワードドライバー領域（分割ワード線構成の場合）２０８によって分割されている。
【０００３】
センスアンプ部領域２０７のセンスアンプ部２０２に読み出されてラッチされたデータは、コラムアドレスによって対応するコラム選択線（ＣＳＬ）２０９が活性化され、センスアンプ部２０２からローカルＩ／Ｏペア２１０へのデータの接続がおこなわれる。またローカルＩ／Ｏペア２１０は、ワード線杭打ち領域またはサブワードドライバー領域２０８を走るグローバルＩ／Ｏペア２１１に接続され、リード／ライト時のデータの経路が形成されている。
【０００４】
ローカルＩ／Ｏペア２１０とグローバルＩ／Ｏペア２１１の間にはスイッチ２１２があり、選択されたメモリアレイに対応するスイッチのみがオンする。このスイッチ２１２は、通常センスアンプ部領域２０７とワード線杭打ち領域またはサブワードドライバー領域２０８の交差部に配置される。ＣＳＬ方式では選択されるメモリアレイに対応するローカルＩ／Ｏペア２１０とグロ−バルＩ／Ｏペア２１１が接続される。このスイッチがないと全てのローカルＩ／Ｏペア２１０とグローバルＩ／Ｏペア２１１がつながってしまい、データバストータルの負荷容量が大きくなってしまうことや、アクセススピードの点から選択メモリアレイに対応する選択ローカルＩ／Ｏペア２１０のプリチャージ電位を非選択ローカルＩ／Ｏペアのプリチャージ電位と異なる値にすることが一般的に必要であるからである。
【０００５】
【発明が解決しようとする課題】
近年大容量化が進むにつれ、語構成が多ビット化する傾向にあり、ｘ３２／ｘ６４／ｘｌ２８の語構成のＤＲＡＭが要求されることが考えられる。またシンクロナスＤＲＡＭにおいても多バンク化、多ビット化仕様の要求が強まってくることが考えられる。このような要求に対しては、メモリアレイから多くのデータバスを構成する必要がある。またこの場合、メモリアレイ面積を増大させず、また活性化するメモリアレイ数をできるだけ少なくして、消費電流の低減も同時に実現できるメモリアレイとデータバス構成が必要になる。
【０００６】
このような要求に対して、従来の図１２のようなメモリアレイの構成で、メモリアレイが大規模化してゆくと、コラム選択線およびグローバル入出力信号線に接続される負荷が増えるだけでなく、マルチビット化、マルチバンク化に十分対応することができない。この発明は、このような点にかんがみてなされたもので、マルチビット化、マルチバンク化に適切なメモリアレイを有する半導体記憶装置を提供しようとするものであり、特に多ビット構成のＤＲＡＭ、及びマルチバンク構成のＤＲＡＭに適用して好適なものである。
【０００７】
【課題を解決するための手段】
この発明の半導体記憶装置は、多数のメモリセルがマトリックス状に配置されてなる複数のメモリアレイと、この各メモリアレイの各コラムに対応して配置されたセンスアンプ部と、前記複数のメモリアレイの上に配置され、それぞれ同一コラムの各センスアンプ部のいずれかのＩ／Ｏゲート部に、メモリアレイに対応するスイッチを介して接続されるコラム選択線と、前記複数のメモリアレイの上に各コラム毎に配置され、それぞれ同一コラムの各センスアンプ部に前記Ｉ／Ｏゲートを介して共通に接続された複数のグローバル入出力信号線とを備えたことを特徴とするものである。
【０００８】
また、この発明の半導体記憶装置は、多数のメモリセルがマトリックス状に配置されてなる複数のメモリアレイと、この各メモリアレイの各コラムに対応して配置されたセンスアンプ部と、前記複数のメモリアレイの上に前記各コラムに対応して配置され同一のコラムの各センスアンプ部の少なくともいずれかに電気的に接続されるコラム選択線と、前記各メモリアレイに対応して配置され、前記各メモリアレイに対応する前記複数のセンスアンプ部のセンスアンプにそのＩ／Ｏゲートを介して共通に接続されたローカル入出力信号線と、前記複数のメモリアレイの上に前記各メモリアレイのローカル入出力信号線毎に対応して配置され前記対応するローカル入出力信号線に接続された複数のグローバル入出力信号線とを備えたことを特徴とするものである。
【０００９】
また、この発明の半導体記憶装置は、複数配置され、それぞれ多数のメモリセルがマトリックス状に配置されてなるメモリアレイと、複数配置され、それぞれがセンスアンプとそのＩ／Ｏゲート部を含み、それぞれが前記複数のメモリアレイの各コラムに対応して配置されているセンスアンプ部と、複数配置され、それぞれが前記複数のメモリアレイの各コラムに対応し、対応するコラムの前記各センスアンプ部の前記Ｉ／Ｏゲート部に接続されるコラム選択線と、複数配置され、それぞれが前記複数のメモリアレイのそれぞれに対応し、それぞれが対応する前記メモリアレイの各コラムに対応した前記各センスアンプ部に共通に接続されているローカル入出力信号線と、複数配置され、それぞれが前記複数のメモリアレイに対応する前記ローカル入出力信号線と１：１に対応して接続されたグローバル入出力信号線とを備え、前記複数のグローバル入出力信号線が前記複数のメモリアレイの上層に配置されたことを特徴とするものである。
【００１０】
また、この発明の半導体記憶装置は、前記複数のセンスアンプ部のそれぞれに対応してスイッチが配置され、それぞれの前記コラム選択線が、このスイッチを介して対応するコラムの各センスアンプ部の前記Ｉ／Ｏゲート部に接続されることを特徴とするものである。
【００１１】
また、この発明の半導体記憶装置は、複数配置され、それぞれ多数のメモリセルがマトリックス状に配置されてなるメモリアレイと、複数配置され、それぞれがセンスアンプとそのＩ／Ｏゲート部を含み、それぞれが前記複数のメモリアレイの各コラムに対応して配置されているセンスアンプ部と、複数配置され、それぞれが前記複数のメモリアレイの各コラムに対応し、対応するコラムの前記センスアンプ部の前記Ｉ／Ｏゲート部に接続されるコラム選択線と、複数配置され、それぞれが前記複数のメモリアレイのそれぞれに対応し、それぞれが対応する前記メモリアレイの各コラムに対応した前記各センスアンプ部のいくつかに共通に接続されているローカル入出力信号線と、複数配置され、それぞれが前記複数のメモリアレイに対応する前記ローカル入出力信号線に１：１に対応して直接接続されたグローバル入出力信号線とを備え、前記複数のグローバル入出力信号線が前記複数のメモリアレイの上層に配置されたことを特徴とするものである。
【００１２】
また、この発明の半導体記憶装置は、少なくとも２つのローカル入出力線が、複数の前記メモリアレイのそれぞれに対応して配置され、この少なくとも２つのローカル入出力線のうちの一方のローカル入出力線が、対応する前記メモリアレイの各コラムに対応したいくつかの前記センスアンプ部に共通に接続され、前記少なくとも２つのローカル入出力線のうちの他方のローカル入出力線が、対応する前記メモリセルの各コラムに対応したいくつかの他のセンスアンプ部に共通に接続されることを特徴とするものである。
【００１３】
また、この発明の半導体記憶装置は、前記複数のグローバル入出力信号線のいくつかが同時に活性化され、またこれらに対応接続された前記複数のローカル入出力信号線のいくつかが同時に活性化される動作を行なうことを特徴とするものである。
【００１４】
また、この発明の半導体記憶装置は、複数の前記グローバル入出力線のそれぞれが前記複数のメモリアレイの上層に、そのコラムの方向に配置されたことを特徴とするものである。
また、この発明の半導体記憶装置は、複数の前記コラム選択線のそれぞれが前記複数のメモリアレイの上に、そのコラムの方向に配置されたことを特徴とするものである。
【００１５】
また、この発明の半導体記憶装置は、前記複数の各メモリアレイ上に配置される配線層として、ワード線を第１層に、前記コラム選択線とグローバル入出力信号線とを第２層に、電源線を第３層にそれぞれ配置したことを特徴とするものである。
【００１６】
また、この発明の半導体記憶装置は、前記複数の各メモリアレイ上に配置される配線層として、ワード線を第１層に、前記コラム選択線と電源線を第２層に、前記グローバル入出力信号線を第３層にそれぞれ配置したことを特徴とするものである。
【００１７】
【発明の実施の形態】
実施の形態１．
図１Ａ〜図１Ｃ及び図２は、この発明の半導体記憶装置の実施の形態１を示す図である。このうち、図１Ａ〜図１Ｃは、この発明の半導体記憶装置の各実施の形態に共通する概略構成を示す図で、ダイナミック・アクセス・メモリ（ＤＲＡＭ）のメモリアレイの例を示している。先ず、図１Ａに示すように、このＤＲＡＭのメモリチップ１００は、４つのメモリアレイ領域１０１を有し、そのまわりに周辺回路１０２が配置されている。また、図１Ｂに示すように、一つのメモリアレイ領域１０１は、複数のメモリアレイ（メモリバンク）１０３から構成されており、各メモリアレイ（バンク）１０３にローデコーダ１０４が配置され、またすべてのメモリアレイ（バンク）１０３に共通にコラムデコーダ１０５が配置されている。さらに、図１Ｃに示すように、一つのメモリアレイ（バンク）１０３は、その中のメモリアレイ領域１０６がビット線方向にはセンスアンプ及びＩ／Ｏゲート部の領域１０７によって分割され、ワード線方向にはメモリアレイ１とワード線杭打ち領域（ワード線シャント方式の場合）またはサブワードドライバー領域（分割ワード線構成の場合）８によって分割されている。
【００１８】
次に、図２は、この実施の形態１の半導体装置におけるメモリアレイの構成を説明するための図である。この実施の形態１は、多ビットデータバスをメモリアレイから構成する例を示すものである。
図において、先ず１０６、１０７は図１Ａ〜図１Ｃで説明したメモリアレイ領域と、センスアンプおよびＩ／Ｏゲート部領域である。次に、１はメモリアレイ（メモリバンク）、２は各メモリアレイ１に対応して配置されたセンスアンプ及びＩ／Ｏゲート部（以下では、単にセンスアンプ部と称する。）、３はこのセンスアンプ部２に接続された短いローカルコラム選択線、４は各メモリアレイ１のセンスアンプ部２の各列に対応して共通して設けられたグローバルコラム選択線（ＣＳＬ）、５はローカルコラム選択線３とグローバルコラム選択線４との電気的接続をオンオフするスイッチである。また、６は、センスアンプ部２に接続された短いローカル入出力信号線（ローカルＩ／Ｏ線）である。７は、センスアンプ部２の列に対応して共通して設けられ長いグローバル入出力信号線（グローバルＩ／Ｏ線）である。８は、メモリアレイ１の端部におかれたワード線杭打ち部またはサブワード線ドライバー部であり、隣接するメモリアレイとの間を分割している。
【００１９】
図３は、図２におけるセンスアンプ部２とその周辺の回路の構成を示す図であり、コラム選択線（ＣＳＬ）４は、Ｉ／Ｏゲートトランジスタ２ａのゲートに接続され、このセンスアンプ２ｂから各メモリセルへビット線２ｃがつながっている。
【００２０】
図２に示されるように、この実施の形態１のメモリアレイ領域には、複数のメモリアレイ（バンク）１が配設され、この複数のメモリアレイ（バンク）１の上に配置されるコラム選択線は、ローカル線３とグローバル線４に階層化されている。また、この複数のメモリアレイ（バンク）１の上に配置されるグローバル入出力信号線７は、個々のセンスアンプのみに対応した短いローカル入出力信号線６により、センスアンプ部２にそれぞれ接続されており、従来例のような複数のセンスアンプに共通して設けられていたローカル入出力信号線（ローカルＩ／Ｏ線）２１０は不要となる。このように、センスアンプの各々の列に対してグローバルコラム選択線４とグローバル入出力信号線７が１対1に対応して設けられている。従って、各センスアンプ部２に対応して、また言い換えれば各グローバルコラム選択線に対応して多ビットのデータバスが形成されている。
【００２１】
図３を参照すると、このように構成された半導体記憶装置においては、センスアンプ部２のセンスアンプ２ｂに読み出されてラッチされたデータは、コラムアドレスによって対応するグローバルコラム選択線（ＣＳＬ）４が活性化され、選択されたメモリアレイ１に対応して、そのメモリアレイ１のコラム選択線スイッチ５をオンさせ、Ｉ／Ｏゲートトランジスタ２ａがオンして、対応するセンスアンプ２ｂとグローバル入出力信号線７が直接に接続され、リード／ライト時のデータの経路が形成されてる。
【００２２】
以上述べたように、このように構成した実施の形態１のメモリアレイにおいては、選択されたメモリアレイに対応して、そのメモリアレイの各コラム選択線スイッチをオンさせて、グローバルコラム選択線とローカルコラム選択線とを接続し、I/Oゲートを導通させ、もってセンスアンプと直接にグローバルＩ／Ｏ線を接続できる。この構成によって、選択されたグローバルコラム選択線の数だけのグローバル入出力信号線によって多ビットのデータバスが形成され、多ビットの信号を取り出すことができる。
なお、この構成において、選択メモリアレイに対応する一部のコラム選択スイッチをオンさせてデータバスを形成することも可能である。
【００２３】
実施の形態２．
図４は、この発明の実施の形態２による半導体記憶装置のメモリアレイの構成を示す図である。この実施の形態２は、メモリアレイをバンクに対応させることでマルチバンクを構成した例を示すものである。図４において、１はメモリアレイ（バンク）、２は各メモリアレイに対応して配置されたセンスアンプ部、９は各メモリアレイの同列のセンスアンプに対応して共通して設けられたコラム選択線である。また、１０は、各メモリアレイ（バンク）１毎にそのメモリアレイの複数のセンスアンプ部２に共通に接続されたローカル入出力信号線（ローカルＩ／Ｏ線）である。１１は、特定のローカル入出力信号線１０と接続された長いグローバル入出力信号線（グローバルＩ／Ｏ線）である。８は、メモリセルアレイの端部におかれたワード線杭打ち部またはサブワード線ドライバー部であり、隣接するメモリアレイとの間を分割している。
【００２４】
図４に示されるように、この実施の形態２において、このメモリアレイ領域には、複数のメモリアレイ部（バンク）１が配設されている。そして、この複数のバンク１の上にグローバル入出力信号線１１が配置されている。そして、この一対のグローバル入出力信号線１１は、それぞれ一つのメモリアレイ（バンク）１に対応した一対のローカル入出力信号線１０にのみ接続点１２で接続されている。つまり、一つのグローバル入出力信号線の対１１は、一つのメモリアレイ１に特定されて対応しており、そのメモリアレイからの信号のみ入出力するようになっている。
【００２５】
このように構成された半導体記憶装置においては、選択されたメモリアレイ（メモリバンク）１からの信号は、それぞれ特定のグローバル入出力信号線１１を通じて入出力されるので、各メモリアレイ（バンク）１を並行的に動作させることができる。すなわち、マルチバンク動作が可能となる。
【００２６】
一般に、複数のメモリアレイが配置されているメモリー装置においては、いずれか一つのメモリアレイが選択されて活性化され、データの入出力が行われる。そして、このメモリアレイがリセットされ、プリチャージ状態に復してから、次のメモリアレイが選択される。
しかし、取り扱うデータ量の増加に伴い、二つ以上のメモリアレイを並行的に活性化し、データの入出力を並行的に行う必要が出てきた。このように一つのメモリアレイが活性化されている状態で、他のメモリアレイを活性化する場合に、上記通常のメモリアレイの用い方と区別するためにこの場合のメモリアレイをメモリバンクと称している。この発明の説明においても、メモリバンクという用語をそのような意味で用いる。
【００２７】
さて、たとえば、図４において一つのバンク１が活性化された場合は、データはこれに接続されたローカルＩ／Ｏペア１０からグローバルＩ／Ｏペア１１にデータバスが形成されデータが入出力される。またあるバンク１が活性化されたままで、他のバンク１が活性化されても、他のローカルＩ／Ｏペア１０からそれに接続されたグローバルＩ／Ｏペア１１にデータパスが形成される。これによって異なるバンク１の間のデータが衝突することがないので、マルチバンクＤＲＡＭのメモリアレイを実現できる。
【００２８】
このように、図４のような構成を用いれば、一つのグローバルコラム選択線９に対応して、分割された各メモリセルを対応させ、シンクロナスＤＲＡＭなどのマルチバンクを有するＤＲＡＭに適用する場合、各メモリアレイをバンクに対応させることでマルチバンクが構成できる。
【００２９】
実施の形態３．
図５は、この発明の実施の形態３による半導体記憶装置のメモリアレイの構成を示す図である。この実施の形態３は、メモリアレイから、多バンクであり、かつ多ビットのデータバスを形成する他の例を示したものである。図５において、１はメモリアレイ（バンク）、２はそれぞれメモリアレイ１に対応して配置されたセンスアンプ部、９は各メモリアレイの同列のセンスアンプに対応して共通して設けられたコラム選択線である。また、１０ｄは、各メモリアレイ（バンク）毎にそれぞれのメモリアレイの複数のセンスアンプに共通に接続されたローカル入出力信号線（ローカルＩ／Ｏ線）である。この場合、ローカル入出力信号線は、メモリアレイ（バンク）１の全体に共通して設けられるのではなく、分割線１３において各部分のローカル入出力信号線１０ｄに分割されている。図５では、分割線１３は１本しか現れていないが、これは必要な復数の数に分割される。１１は、分割された各ローカル入出力信号線１０ｄと接続された長いグローバル入出力信号線（グローバルＩ／Ｏ線）である。８は、メモリセルアレイの端部におかれたワード線杭打ち部またはサブワード線ドライバー部である。
【００３０】
図５に示されるように、この実施の形態において、メモリアレイ領域には、複数のメモリアレイ部（バンク）１が配設され、この複数のバンク１の上にグローバル入出力信号線１１が配置されている。そして、この一つのグローバル入出力信号線の対１１は、それぞれ分割された特定の一つのローカル入出力信号線の対１０ｄに接続点１２で接続されている。したがって、一つの分割されたローカル入出力
信号線１０ｄの範囲には、バンク１の数と同じ数のグローバル入出力信号線９が入っている。つまり、一つのグローバル入出力信号線の対１１は、一つのローカル入出力信号線１０ｄと対応しており、そのローカル入出力信号線１０ｄにつながったメモリアレイの区分からの信号のみ入出力するようになっている。したがって、この構成ではコラム選択線が通常の方式であっても、非活性のメモリアレイからのデータと活性化されているメモリアレイからのデータは衝突することはない。
【００３１】
このように構成された半導体記憶装置においては、選択されたメモリアレイの選択されたローカル入出力信号線の部分１０ｄからの信号は、それぞれ特定のグローバル入出力信号線を通じて入出力されるので、分割されたローカル入出力信号線の部分１０ｄに対応したメモリアレイ（バンク）１の区分を並行的に動作させることができる。したがって、異なるバンク１から信号を入出力すれば、マルチバンク動作が可能となる。また、同一バンク１の異なるローカル入出力信号線の部分１０ｄから同時に信号を入出力すれば、マルチビットの動作が可能となる。
【００３２】
この実施の形態の構成は、次のように表現することもできる。すなわち、従来の半導体メモリ装置のメモリアレイでは、通常ワード線杭打ち領域やサブワード線領域でくぎられる範囲に対応してローカル入出力信号線（ローカルＩ／Ｏペア）が構成されるが、この実施の形態では、その範囲の中でさらにローカルＩ／Ｏペアを複数に分割し、かつこの分割されたローカルＩ／Ｏペアとグローバル入出力信号線（グローバルＩ／Ｏペア）が１ケ所で直接に接続される構成としている。つまりローカルＩ／ＯペアとグローバルＩ／Ｏペアが１対１に対応している。よって活性化された一つのメモリアレイからは、分割されたローカルＩ／Ｏペアの数のデータバスが形成できる。
【００３３】
メモリアレイを、このように構成すれば、同一のコラム選択線９に対応して、分割された各メモリ１をシンクロナスＤＲＡＭなどのマルチバンクを有するＤＲＡＭに適用する場合、各メモリアレイ１をバンクに対応させることでマルチバンクが構成できる。また、ローカル入出力信号線が分割されている構成にしたので、実施の形態の図４の構成に比較して、より多くのデータバス経路を形成できるため、マルチバンクＤＲＡＭでかつ多ビット構成のメモリアレイを実現できる。
【００３４】
実施の形態４．
図６は、この発明の実施の形態４の半導体記憶装置のメモリアレイの構成を示す図である。この実施の形態４は、メモリアレイをよりマルチバンク構成にした例を示すものである。図６において、１はメモリアレイであり、ワード線方向にメモリアレイが分割されて複数のメモリバンク１ｄとして構成されている。これは、実施の形態３の図５における分割されたローカル入出力信号線１０ｄに対応して、メモリアレイをワード線方向で分割したものと見ることができる。また、逆に、メモリアレイ１を所要のメモリバンク１ｄに分割して、それに対応するようにローカル入出力信号線１０を各部分１０ｄに分割したものとみてもよい。その他の構成は図４と同様であり、図中の図４と同一の符号は、同一の部分を示す。
【００３５】
このように構成したメモリアレイの動作は、実施の形態３の図５の構成のメモリアレイと対比すると、図５におけるメモリアレイ１が複数の分割されたメモリアレイ１ｄとなったため、よりバンク数の多いマルチバンク対応のメモリアレイを構成できる。その外は、同様の動作をするので、重複を避けるため詳細な説明は省略する。
【００３６】
実施の形態５．
図７は、この発明の実施の形態５による半導体記憶装置のメモリアレイの構成を示す図である。この実施の形態５は、メモリアレイをバンクに対応させることでマルチバンクを構成した例を示すものである。図において、１はメモリアレイ（バンク）、２は各メモリアレイに対応して配置されたセンスアンプ部、３はこのセンスアンプ部２に接続された短いローカルコラム選択線、４は各メモリアレイの同列のセンスアンプ部２に対応して共通して設けられたグローバルコラム選択線、５はローカルコラム選択線とグローバルコラム選択線との電気的接続をオンオフするスイッチである。また、１０は、各メモリアレイ（バンク）毎にそのメモリアレイの複数のセンスアンプに共通に接続されたローカル入出力信号線（ローカルＩ／Ｏ線）である。１１は、特定のローカル入出力信号線１０と接続された長いグローバルな入出力信号線（グローバルＩ／Ｏ線）である。８は、メモリセルアレイの端部におかれたワード線杭打ち部またはサブワード線ドライバー部である。
【００３７】
図に示されるように、この実施の形態５において、メモリアレイ領域には、複数のメモリアレイ部（バンク）１が配設され、この複数のバンクの上にセンスアンプの同列のコラムに対応して配置されるコラム選択線は、ローカル線３とグローバル線４に階層化されている。また、この複数のバンクの上に同列のセンスアンプのコラムに対応してグローバル入出力信号線１１が配置されている。そして、この一対のグローバル入出力信号線１１は、それぞれ一つのメモリアレイ（バンク）１に対応した一対のローカル入出力信号線１０にのみ接続点１２で接続されている。つまり、一つのグローバル入出力信号線の対１１は、一つのメモリアレイ１と対応しており、そのメモリアレイ１からの信号のみ入出力するようになっている。
【００３８】
このように構成された半導体記憶装置においては、選択されたメモリアレイ１に対応して、そのメモリアレイ１のコラム選択線スイッチ５をオンさせて、グローバルコラム選択線４とローカルコラム選択線３とを接続し、もってセンスアンプ部２と直接にグローバル入出力信号線１１を導通・接続できる。このように構成すれば、選択されたメモリアレイ１からの信号は、それぞれ特定のグローバル入出力信号線１１を通じて入出力されるので、各メモリアレイ（バンク）１を並行的に動作させることができる。すなわち、マルチバンク動作が可能となる。
【００３９】
この実施の形態の構成は、実施の形態２の図４で示したマルチバンク構成のメモリ装置において、コラム選択線を従来の方式から、実施の形態１の図３で示したようなグローバルコラム選択線４とローカルコラム選択線３との階層化したコラム選択線に置き換えたものである。コラム選択線の動作が異なる外は、実施の形態２の図４で示したメモリアレイと同様の動作をするので、重複をさけるため詳細な説明は省略する。
【００４０】
この実施の形態５においては、図４の実施の形態２と比較して、コラム選択線をグローバル線４とローカル線３に階層化し、動作時以外は両者は切り離された状態にあるので、グローバルコラム選択線１１の負荷容量が小さくでき、高速／低消費電力化が実現できる。
【００４１】
実施の形態６．
図８は、この発明の実施の形態６による半導体記憶装置のメモリアレイの構成を示す図である。この実施の形態６は、メモリアレイから、多バンクであり、かつ多ビットのデータバスを形成する他の例を示したものである。図において、１はメモリアレイ（バンク）、２は各メモリアレイ１に対応して配置されたセンスアンプ、３はローカルコラム選択線、４はグローバルコラム選択線、５はローカルコラム選択線３とグローバルコラム選択線４との電気的接続をオンオフするスイッチである。また、１０ｄはローカル入出力信号線（ローカルＩ／Ｏ線）、１１はグローバル入出力信号線（グローバルＩ／Ｏ線）である。８はメモリセルアレイの端部におかれたワード線杭打ち部またはサブワード線ドライバー部である。
【００４２】
これらの各要素は、実施の形態５の図７に示したものと同じである。ただし、この実施の形態６においては、実施の形態５におけるローカル入出力信号線１０がワード線方向に分割されて複数のローカル入出力信号線１０ｄとなっていることが相違する。
また、この実施の形態６を、実施の形態３の図５と対比すれば、図５においてはコラム選択線９が従来のものと同じであり、階層化されていないのに対し、この実施の形態６の図８の構成では、コラム選択線がローカル線３とグローバル線４とに階層化され、両者はスイッチ５を介してオンオフ制御されることである。このことを別にすれば、この実施の形態６の動作は、実施の形態３の動作と同じであるから、重複をさけるため詳細な説明は省略する。
【００４３】
このように構成された半導体記憶装置においては、選択されたメモリアレイの、選択されたローカル入出力信号線の部分１０ｄからの信号は、それぞれ特定のグローバル入出力信号線１１を通じて入出力されるので、分割されたローカル入出力信号線の部分１０ｄに対応したメモリアレイ（バンク）１を並行的に動作させることができる。したがって、異なるバンク１から信号を入出力すれは、マルチバンク動作が可能となる。また、同一バンク１の異なるローカル入出力信号線の部分１０ｄから同時に信号を入出力すれば、マルチビットの動作が可能となる。
【００４４】
この実施の形態６の構成は、次のように表現することもできる。すなわち、従来の半導体メモリ装置のメモリアレイでは、通常ワード線杭打ち領域やサブワード線領域でくぎられる範囲に対応してローカル入出力信号線（ローカルＩ／Ｏペア）が構成されるが、この実施の形態６では、その範囲の中でさらにローカルＩ／Ｏペアを複数に分割し、かつこの分割されたローカルＩ／Ｏペアとグローバル入出力信号線（グローバルＩ／Ｏペア）が１ケ所で直接に接続される構成としている。つまりローカルＩ／ＯペアとグローバルＩ／Ｏペアが１対１に対応している。よって活性化された一つのメモリアレイからは、分割されたローカルＩ／Ｏペアの数のデータバスが形成できる。
【００４５】
メモリアレイを、この実施の形態６の図８のような構成にすれば、同一のコラム選択線４に対応して、分割された各メモリ１をシンクロナスＤＲＡＭなどのマルチバンクを有するＤＲＡＭに適用する場合、各メモリアレイ１をバンクに対応させることでマルチバンクが構成できる。また、ローカル入出力信号線が分割されている構成にしたので、実施の形態５の図７の構成に比較して、より多くのデータバス経路を形成できるため、マルチバンクＤＲＡＭでかつ多ビット構成のメモリアレイを実現できる。
【００４６】
また、この実施の形態では、グローバルコラム選択線ＣＳＬを階層化したのでグローバルコラム選択線ＣＳＬの負荷容量が小さくでき、高速／低消費電力化が実現できる。
【００４７】
実施の形態７．
図９は、この発明の実施の形態７の半導体記憶装置のメモリアレイの構成を示す図である。この実施の形態７は、メモリアレイをよりマルチバンク構成にした他の例を示すものである。図９において、１はメモリアレイであり、ワード線方向にメモリアレイが分割されて複数のメモリバンク１ｄとして構成されている。これは、実施の形態６の図８において、分割されたローカルＩ／Ｏ線１０ｄに対応して、メモリアレイをワード線方向で分割したものと見ることができる。また、逆に、メモリアレイ１を所要のメモリバンク１ｄに分割して、それに対応するようにローカル入出力信号線１０を各部分１０ｄに分割したものとみてもよい。その他の構成は図８と同様であり、図中の図８と同一の符号は、同一の部分を示す。
【００４８】
このように構成したメモリアレイの動作は、実施の形態６の図８の構成のメモリアレイと対比すると、図８におけるメモリアレイ１が複数の分割されたメモリアレイ１ｄとなったため、よりバンク数の多いマルチバンク対応のメモリアレイを構成できる。その外は、同様の動作をするので、重複を避けるため詳細な説明は省略する。
【００４９】
実施の形態８．
図１０及び図１１は、この発明の実施の形態８の半導体記憶装置の構成を示す図である。この実施の形態は、上述した各実施の形態の半導体記憶装置のメモリアレイにおいて、各配線の配置を示すものである。
【００５０】
従来の半導体記憶装置では、構造的に言って、多数のメモリセルが配置された領域の上に配線層が形成されるが、ー般的にワード線に１層目のメタル配線が使用され、２層目はコラム選択線と電源線が使われる２層構造となっている。この発明の半導体記憶装置では、先ず図１０に示すように、図（Ａ）は、ワード線の概念を示し、図（B）にしめすように、１層目がワード線となるのは従来どおりであるが、図（Ｃ）に示すように、２層めをグローバルコラム選択線とグローバルＩ／Ｏ線とし、図（Ｄ）に示すように、３層めを電源線とする構成を採用する。あるいは、図１１に示すように、図（Ｂ）のように１層めをワード線とし、図（Ｃ）のように、２層めをグローバルコラム選択線と電源線とし、図（Ｄ）のように３層めにグローバルＩ／Ｏ線を配置する構成を採用する。
【００５１】
上述の各実施の形態の半導体記憶装置では、多ビット構成とするため、ワード線方向でのセンスアンプの数だけグローバル入出力信号線を配置する必要がある。または、マルチバンク構成とするためバンクの数だけグローバル入出力信号線を配置する必要かある。このため、従来の２層配置では、配線密度が高くなり、配置が困難となる。このため、本発明では、配線の３層構造を採用して、安定した配線ができるようにした。
【００５２】
【発明の効果】
以上説明したように、この発明によればメモリアレイのバンクの数だけ階層化された入出力信号線を配設し、また、一つまたは一組のセンスアンプに対応するように多数の階層化された入出力信号線を配設することにより、マルチバンク化したメモリアレイ、またはマルチビット化したメモリアレイ、あるいはマルチバンク化かつマルチビット化したメモリアレイを有する半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１Ａ】この発明の実施の形態１の半導体記憶装置のメモリアレイの構成を示す図である。
【図１Ｂ】この発明の実施の形態１の半導体記憶装置のメモリアレイの構成を示す図である。
【図１Ｃ】この発明の実施の形態１の半導体記憶装置のメモリアレイの構成を示す図である。
【図２】この発明の実施の形態１の半導体記憶装置のメモリアレイの構成を示す図である。
【図３】この発明の実施の形態１の半導体記憶装置のメモリアレイの構成を示す図である。
【図４】この発明の実施の形態２の半導体記憶装置のメモリアレイの構成を示す図である。
【図５】この発明の実施の形態３の半導体記憶装置のメモリアレイの構成をす図である。
【図６】この発明の実施の形態４の半導体記憶装置のメモリアレイの構成を示す図である。
【図７】この発明の実施の形態５の半導体記憶装置のメモリアレイの構成を示す図である。
【図８】この発明の実施の形態６の半導体記憶装置のメモリアレイの構成を示す図である。
【図９】この発明の実施の形態７の半導体記憶装置のメモリアレイの構成を示す図である。
【図１０】この発明の実施の形態８の半導体記憶装置のメモリアレイの構成を示す図である。
【図１１】この発明の実施の形態８の半導体記憶装置のメモリアレイの構成を示す図である。
【図１２】従来の半導体記憶装置のメモリアレイの構成を示す図である。
【符号の説明】
1、１ｄ  メモリアレイ（メモリバンク）、２  センスアンプおよびＩ／Ｏゲート部、３  ローカルコラム選択線、４  グローバルコラム選択線、５  スイッチ、６  ローカル入出力信号線、７  グローバル入出力信号線、８  ワード線杭打ち部またはサブワード線ドライバー部、９  コラム選択線、１０  ローカル入出力信号線、１１  グローバル入出力信号線。


【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
1998040682.tif 000001
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
1998040682.tif 000002
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
1998040682.tif 000003
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
1998040682.tif 000004
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
1998040682.tif 000005
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
1998040682.tif 000006