(57)【特許請求の範囲】
【請求項１】
半導体基板のメモリセル領域に情報転送用縦型ＭＩＳＦＥＴと容量素子から成るメモリセルを形成し、周辺回路領域に周辺回路を構成する横型ＭＩＳＦＥＴを形成する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の周辺回路領域に周辺回路を構成する横型ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記（ａ）工程の後、前記ＭＩＳＦＥＴ上部を含む半導体基板の上部上に第１絶縁膜を形成し、該第１絶縁膜の表面を平坦化する工程と、
（ｃ）前記第１絶縁膜の表面上に情報転送用縦型ＭＩＳＦＥＴであって、第１半導体層、第２半導体層および第３半導体層がこの順に下から形成された半導体柱と、前記半導体柱の側壁に形成されたゲート絶縁膜と、前記半導体柱の側壁に前記ゲート絶縁膜を介して形成されたゲート電極と、を有する情報転送用縦型ＭＩＳＦＥＴを形成する工程と、
（ｄ）前記情報転送用縦型ＭＩＳＦＥＴの第３半導体層上に容量素子を形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
前記情報転送用縦型ＭＩＳＦＥＴの第１半導体層と第２半導体層との境界、および前記第２半導体層と第３半導体層との境界には、第２絶縁膜が形成されることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【請求項３】
前記情報転送用縦型ＭＩＳＦＥＴの第２半導体層の中央部には、第２絶縁膜が形成されることを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）等に代表される情報転送用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と情報蓄積用容量素子が直列に接続されたメモリセルを有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ等のメモリセルは、前述したように、情報転送用ＭＩＳＦＥＴと情報蓄積用容量素子が直列に接続された構成を有する。
【０００３】
このようなメモリセルを有する半導体集積回路装置は、微細化や特性の向上が要求され、これらについて種々の検討がなされている。
【０００４】
例えば、特許文献１には、ＤＲＡＭを構成する各メモリセルをできるだけ小型化するため、ＭＯＳ構造トランジスタを縦型とした半導体装置が開示されている。
【０００５】
また、特許文献２には、メモリの読み出し書き込み時間を劣化させることなくメモリノードからの漏れ電流を低減する等のために、電荷障壁構造を有するトランジスタを用いた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−１１００１９号公報
【特許文献２】特開平１１−８７５４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者らは、ＤＲＡＭ等の半導体集積回路装置の研究・開発に従事しており、その微細化や特性の向上について検討している。
【０００８】
これらの内容は種々多様であり、一概に説明することは困難であるが、例えば、１）ＤＲＡＭ等のメモリセルを構成する情報転送用ＭＩＳＦＥＴの構造、２）情報蓄積用容量素子の構造、３）それらに用いられる材料、また、４）メモリセルを駆動させるために必要な回路（ＭＩＳＦＥＴ）の構成等、種々の点について検討する必要がある。
【０００９】
また、これらの要素は複雑に関係するため、各要素を相互に判断しつつ最適な装置構造およびその製造方法を検討する必要がある。
【００１０】
そこで本発明は、半導体集積回路装置の微細化もしくは高集積化を図ることにある。
【００１１】
また、本発明は、半導体集積回路装置の高性能化を図ることにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明の一態様は、半導体基板のメモリセル領域に情報転送用縦型ＭＩＳＦＥＴと容量素子から成るメモリセルを形成し、周辺回路領域に周辺回路を構成する横型ＭＩＳＦＥＴを形成する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の周辺回路領域に周辺回路を構成する横型ＭＩＳＦＥＴを形成する工程と、
（ｂ）前記（ａ）工程の後、前記ＭＩＳＦＥＴ上部を含む半導体基板の上部上に第１絶縁膜を形成し、該第１絶縁膜の表面を平坦化する工程と、
（ｃ）前記第１絶縁膜の表面上に情報転送用縦型ＭＩＳＦＥＴであって、第１半導体層、第２半導体層および第３半導体層がこの順に下から形成された半導体柱と、前記半導体柱の側壁に形成されたゲート絶縁膜と、前記半導体柱の側壁に前記ゲート絶縁膜を介して形成されたゲート電極と、を有する情報転送用縦型ＭＩＳＦＥＴを形成する工程と、
（ｄ）前記情報転送用縦型ＭＩＳＦＥＴの第３半導体層上に容量素子を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１７】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００１８】
情報転送用ＭＩＳＦＥＴと容量素子から成るメモリセルを有する半導体集積回路装置であって、情報転送用ＭＩＳＦＥＴを縦型トランジスタで構成し、その上部に容量素子を形成するものである。
【００１９】
また、この縦型のトランジスタのチャネルが形成される半導体層の中間部もしくはその上下に薄い絶縁膜を形成するものである。
【００２０】
その結果、半導体集積回路装置の微細化もしくは高集積化を図ることができる。また、半導体集積回路装置の高性能化を図ることができる。また、製造歩留まりを向上させることができる。
【００２１】
また、周辺回路を構成するＭＩＳＦＥＴを横型とし、このＭＩＳＦＥＴを前記情報転送用（縦型）ＭＩＳＦＥＴより先に形成するものである。
【００２２】
その結果、半導体集積回路装置の微細化もしくは高集積化を図ることができる。また、半導体集積回路装置の高性能化を図ることができる。また、製造歩留まりを向上させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図２９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３４】本発明の実施の形態の効果を説明するための半導体集積回路装置の製造方法を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
本発明の実施の形態１であるＤＲＡＭの製造方法を図１〜図２９を用いて工程順に説明する。図１〜図２９は、本発明の実施の形態である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図もしくは要部平面図であり、ＤＲＡＭのメモリセルが形成されるメモリセル領域ＭＡもしくは周辺回路を構成するＭＩＳＦＥＴが形成される周辺回路領域ＰＡの状態を示す。
【００２６】
まず、半導体基板１の周辺回路領域ＰＡに、周辺回路を構成するＭＩＳＦＥＴを形成するのであるが、以下、その工程について詳細に説明する。
【００２７】
図１に示すように、半導体基板１上に絶縁膜として、例えば１０ｎｍ程度の酸化シリコン膜２ａを熱酸化により形成する。次いで、酸化シリコン膜２ａ上に、さらに、絶縁膜として、例えば１４０ｎｍ程度の窒化シリコン膜２ｂをＣＶＤ（Chemical Vapor Deposition）法により形成する。
【００２８】
次いで、図２に示すように、図示しないフォトレジスト膜（以下、単に「レジスト膜」という）をマスクに、周辺回路領域ＰＡの素子分離領域の酸化シリコン膜２ａおよび窒化シリコン膜２ｂを除去する。即ち、周辺回路領域ＰＡの素子形成領域にのみ窒化シリコン膜２ｂ等を残存させる。
【００２９】
次いで、レジスト膜をアッシングにより除去した後、窒化シリコン膜２ｂ等をマスクに半導体基板１をエッチングすることにより溝３を形成する。次いで、溝３の表面に熱酸化により１０ｎｍ程度の酸化シリコン膜を形成し、この酸化シリコン膜を除去することにより、エッチングの際に生じた欠陥を除去する。次いで、溝３の内部を含む窒化シリコン膜２ｂ上に、絶縁膜として例えば５００ｎｍの酸化シリコン膜５をＣＶＤ法により堆積する。次いで、例えば、１１００℃で、アニール（熱処理）することにより、酸化シリコン膜５をデンシファイした（焼き締めた）後、溝３外部の酸化シリコン膜５を例えばＣＭＰ（Chemical Mechanical Polishing）法により除去することにより、溝３の内部に酸化シリコン膜５を埋め込む。
【００３０】
次いで、図３に示すように、酸化シリコン膜２ａおよび窒化シリコン膜２ｂを除去した後、周辺回路領域ＰＡの表面に、例えば５ｎｍ程度の酸化シリコン膜２ｃを熱酸化により形成する。次いで、周辺回路領域ＰＡの半導体基板１中にＢ（ホウ素）等のｐ型不純物をイオン打ち込みした後、熱処理を施すことにより前記不純物を拡散させ、ｐ型ウエル７を形成する。なお、図示はしないが、周辺回路領域ＰＡの半導体基板１中にｎ型不純物をイオン打ち込みすることによってｎ型ウエルを形成してもよい（図３３参照）。
【００３１】
続いて、図４に示すように、半導体基板１（ｐ型ウエル７）の表面をＨＦ（フッ酸）等の洗浄液で洗浄した後、半導体基板１を熱酸化（ＲＴＯ：rapid thermal oxidation）することによってｐ型ウエル７の表面に、例えば２．５ｎｍ程度のゲート絶縁膜９を形成する。次いで、例えば一酸化二窒素（Ｎ2Ｏ）雰囲気下で、１０５０℃の熱処理を施すことにより、ゲート絶縁膜９を酸窒化する。このように、ゲート絶縁膜９を酸窒化膜とすることにより、ゲート絶縁膜のホットキャリア耐性を向上でき、また、絶縁耐性を向上させることができる。
【００３２】
次いで、ゲート絶縁膜９上に導電性膜として例えばリン（Ｐ）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）１１、ＷＮ膜（窒化タングステン膜、膜厚５ｎｍ程度、図示せず）、およびＷ膜（タングステン膜、膜厚８０ｎｍ程度）１３を順次堆積した後、さらに、その上部に、絶縁膜として例えば窒化シリコン膜（膜厚１５０ｎｍ程度）１５を堆積する。続いて、図示しないレジスト膜をマスクに、窒化シリコン膜１５をエッチングし、ゲート電極を形成する領域に窒化シリコン膜１５を残存させる。次いで、レジスト膜をアッシングにより除去し、窒化シリコン膜１５をマスクに、ｎ型多結晶シリコン膜１１、ＷＮ膜およびＷ膜１３をエッチングすることによりゲート電極Ｇ１を形成する。
【００３３】
次いで、ゲート電極Ｇ１の両側のｐ型ウエル７にリン（Ｐ）などのｎ型不純物を注入後、熱処理によって前記不純物を拡散させ、ｎ-型半導体領域１７を形成する。
【００３４】
次いで、半導体基板１上に絶縁膜として例えば窒化シリコン膜をＣＶＤ法で堆積し、異方的にエッチングすることによって、ゲート電極Ｇ１の側壁にサイドウォール膜１９を形成する。
【００３５】
次いで、サイドウォール膜１９等をマスクに、ゲート電極Ｇ１の両側のｐ型ウエル７にｎ型不純物を注入後、熱処理（例えば、９５０℃〜１０００℃で、１０秒間）することによって前記不純物を拡散させ、ｎ+型半導体領域２１（ソース、ドレイン領域）を形成する。
【００３６】
ここまでの工程で、周辺回路領域ＰＡに、例えば、メモリセルを駆動する等のために必要な論理回路等（以下「周辺回路」という）を構成するｎチャネル型ＭＩＳＦＥＴＱｎが形成される。このｎチャネル型ＭＩＳＦＥＴＱｎは、いわゆる横型のトランジスタ構造である。なお、本実施の形態においては、ｎチャネル型ＭＩＳＦＥＴの形成工程について説明したが、周辺回路領域ＰＡにｎ型ウエルを形成し、その主表面にｐチャネル型ＭＩＳＦＥＴを形成してもよい（図３３参照）。
【００３７】
次いで、ｎチャネル型ＭＩＳＦＥＴＱｎ上を含む半導体基板１上に絶縁膜として例えば酸化シリコン膜２３をＣＶＤ法で堆積した後、その上部をＣＭＰ法により研磨し、平坦化を行う。
【００３８】
次いで、図５に示すように、ｎ+型半導体領域２１上の酸化シリコン膜２３をエッチングにより除去することによりコンタクトホールＣ１を形成する。次いで、このコンタクトホールＣ１の内部を含む酸化シリコン膜２３上に導電性膜として例えばＷ膜をＣＶＤ法により堆積し、コンタクトホールＣ１外部のＷ膜を例えばＣＭＰ法により除去することによりプラグＰ１を形成する。
【００３９】
次いで、メモリセル領域ＭＡ上に、ＤＲＡＭメモリセルを形成するのであるが、以下、その工程について詳細に説明する。
【００４０】
まず、ＤＲＡＭメモリセルを構成する情報転送用ＭＩＳＦＥＴＱｓのゲート電極に接続されるワード線ＷＬおよびソース、ドレイン領域に接続されるビット線ＢＬを形成する。本実施の形態においては、これらの線を埋め込み配線とした。その形成工程について説明する。
【００４１】
図５に示すように、酸化シリコン膜２３上に絶縁膜として窒化シリコン膜２５を形成する。
【００４２】
次いで、図６〜図８に示すように、窒化シリコン膜２５上に、絶縁膜として例えば酸化シリコン膜２７をＣＶＤ法により堆積した後、酸化シリコン膜２７および窒化シリコン膜２５を選択的に除去することにより、配線溝２９を形成する。なお、窒化シリコン膜２５は、配線溝２９の形成の際のエッチングストッパーの役割を果たす。
【００４３】
図８は、メモリセル領域ＭＡの基板の要部平面図であり、図８に示すように、配線溝２９はＸ方向に延在し、一定の間隔を経て複数形成される。また、周辺回路領域ＰＡにおいては、プラグＰ１の上部に形成される（図６の右部参照）。
【００４４】
次いで、配線溝２９の内部を含む酸化シリコン膜２７の上部に、バリア膜として薄いＴｉ（チタン）膜とＴｉＮ（窒化チタン）膜の積層膜（図示せず）を堆積した後、その上部に導電性膜としてＷ膜３１を堆積する。次いで、配線溝２９外部のＷ膜３１等を例えばＣＭＰ法により除去することにより、Ｗ膜３１等よりなるワード線ＷＬおよび第１層配線Ｍ１を形成する。
【００４５】
従って、ワード線ＷＬは、図８に示すように、Ｘ方向に延在し、一定の間隔を経て複数形成される。ワード線ＷＬの幅ＷＷは、例えば９０ｎｍであり、ワード線間の幅ＳＷは、例えば９０ｎｍである。なお、図６の左部および図７は、メモリセル領域ＭＡの基板の要部断面図であり、図６の左部は、図８のＡ−Ａ断面部に、図７は、図８のＢ−Ｂ断面部に対応する。
【００４６】
このように、本実施の形態によれば、ワード線ＷＬを、いわゆるダマシン技術を用いて形成したので、ワード線ＷＬおよび酸化シリコン膜２７の表面の平坦性を確保することができる。その結果、ワード線ＷＬ上に形成されるビット線ＢＬや情報転送用ＭＩＳＦＥＴＱｓを形成する際のフォトリソグラフィやエッチングを精度良く行うことができる。フォトリソグラフィとは、レジスト膜の露光・現像工程をいう。
【００４７】
次いで、酸化シリコン膜２７、ワード線ＷＬおよび第１層配線Ｍ１上に、絶縁膜として例えば窒化シリコン膜３３をＣＶＤ法により堆積した後、その上部に、絶縁膜として例えば酸化シリコン膜３５をＣＶＤ法により堆積する。
【００４８】
次いで、図示しないレジスト膜をマスクに、酸化シリコン膜３５を選択的に除去することにより、配線溝３７を形成する（図９〜図１１）。なお、窒化シリコン膜３３は、配線溝３７の形成の際のエッチングストッパーの役割を果たす。また、窒化シリコン膜３３は、ワード線ＷＬとビット線ＢＬとの間の層間絶縁膜としての役割を果たす。
【００４９】
図１１は、メモリセル領域ＭＡの基板の要部平面図であり、図１１に示すように、配線溝３７は、Ｙ方向（Ｘ方向と直交する方向）に延在し、一定の間隔を経て複数形成される。
【００５０】
次いで、配線溝３７の内部を含む酸化シリコン膜３５の上部に、バリア膜として薄いＴｉ（チタン）膜とＴｉＮ（窒化チタン）膜の積層膜（図示せず）を堆積した後、その上部に導電性膜としてＷ膜３９を堆積する。次いで、配線溝３７外部のＷ膜３９等を例えばＣＭＰ法により除去することにより、Ｗ膜３９等よりなるビット線ＢＬを形成する。
【００５１】
従って、ビット線ＢＬは、Ｙ方向に延在し、一定の間隔を経て複数形成される（図１１）。ビット線ＢＬの幅ＷＢは、例えば５０ｎｍであり、ビット線間の幅ＳＢは、例えば１３０ｎｍである。
【００５２】
なお、図９の左部および図１０は、メモリセル領域ＭＡの基板の要部断面図であり、図９の左部は、図１１のＡ−Ａ断面部に、図１０の左部は、図１１のＢ−Ｂ断面部に、図１０の右部は、図１１のＣ−Ｃ断面部に対応する（このような関係は、以降の図１２〜図１４、図１５〜図１７、図１８〜図２０、図２１および図２２、図２３〜図２５について同様である）。
【００５３】
このように、本実施の形態によれば、ビット線ＢＬを、いわゆるダマシン技術を用いて形成したので、ビット線ＢＬおよび酸化シリコン膜３５の表面の平坦性を確保することができる。その結果、ビット線ＢＬ上に形成される情報転送用ＭＩＳＦＥＴＱｓを形成する際のフォトリソグラフィやエッチングを精度良く行うことができる。特に、後述する第１パターンＰＴ１や第２パターンＰＴ２の形成時には、複数の膜が積層された厚膜をエッチングする必要があるため、フォトリソグラフィやエッチングの精度が重要となる。
【００５４】
次いで、ビット線ＢＬ上に、ＤＲＡＭメモリセルを構成する情報転送用ＭＩＳＦＥＴＱｓを形成する。本実施の形態においては、この情報転送用ＭＩＳＦＥＴＱｓを縦型トランジスタ構造とした。以下、その形成工程について説明する。
【００５５】
まず、図１２〜図１４に示すように、例えばリン（Ｐ）などのｎ型不純物をドープしたｎ型多結晶シリコン膜（膜厚２００ｎｍ程度）４１をＣＶＤ法で堆積した後、その上部に、絶縁膜として１ｎｍ程度の極薄い窒化シリコン膜４２を形成する。この窒化シリコン膜４２は、例えば、ｎ型多結晶シリコン膜４１の表面を窒化することにより形成され、この窒化処理は、例えば、アンモニア（ＮＨ3）雰囲気、８００℃で、２分程度の熱処理により行う。次いで、窒化シリコン膜４２上に、例えばノンドープの多結晶シリコン膜（膜厚４００ｎｍ程度）４３をＣＶＤ法で堆積した後、例えば６００℃で、１２時間程度の熱処理を施す。このノンドープの多結晶シリコン膜とは、不純物を含まない、もしくはｎ型多結晶シリコン膜（４１、４７）と比較してｎ型の不純物濃度が低い多結晶シリコン膜をいう。
【００５６】
次いで、多結晶シリコン膜４３の上部に、絶縁膜として１ｎｍ程度の窒化シリコン膜４６を形成する。この窒化シリコン膜４６は、窒化シリコン膜４２と同様に形成し得る。次いで、窒化シリコン膜４６上に、例えばリン（Ｐ）などのｎ型不純物をドープしたｎ型多結晶シリコン膜（膜厚２００ｎｍ程度）４７をＣＶＤ法で堆積する。
【００５７】
次いで、ｎ型多結晶シリコン膜４７上に、絶縁膜として例えば酸化シリコン膜４９をＣＶＤ法により堆積した後、この上部に、絶縁膜として例えば窒化シリコン膜５１をＣＶＤ法により堆積する。
【００５８】
次いで、図示しないレジスト膜をマスクに、窒化シリコン膜５１および酸化シリコン膜４９を選択的に除去した後、これらの膜をマスクに、ｎ型多結晶シリコン膜４１、窒化シリコン膜４２、ノンドープの多結晶シリコン膜４３、窒化シリコン膜４６およびｎ型多結晶シリコン膜４７をエッチングする。その結果、これらの膜よりなる第１パターンＰＴ１が形成される。
【００５９】
ここで、本実施の形態によれば、ｎ型多結晶シリコン膜４１より下層のワード線ＷＬやビット線ＢＬが、いわゆるダマシン技術を用いて形成され、これらの上部の平坦性が確保されているので、第１パターンＰＴ１を形成する際のフォトリソグラフィやエッチングを精度良く行うことができる。
【００６０】
図１４は、メモリセル領域ＭＡの基板の要部平面図であり、図１４に示すように、第１パターンＰＴ１はＹ方向に延在し、一定の間隔を経て複数形成される。また、第１パターンＰＴ１の幅ＷＰ１は、例えば１００ｎｍであり、その間隔ＳＰ１は、例えば８０ｎｍである。
【００６１】
次いで、第１パターンＰＴ１間に露出した酸化シリコン膜３５をエッチングにより除去する（図１２、図１３）。
【００６２】
ここで、本実施の形態によれば、ビット線ＢＬの幅ＷＢより、第１パターンＰＴ１の幅ＷＰ１を大きくしたので、酸化シリコン膜３５のエッチングの際、ビット線ＢＬが露出することを防止することができる。また、この後、第１パターンＰＴ１間に形成されるゲート電極（５５、５７）と、ビット線ＢＬとの間を電気的に分離することができる。
【００６３】
なお、この酸化シリコン膜３５のエッチングの後には、周辺回路領域ＰＡにおいては、窒化シリコン膜３３が露出している。
【００６４】
次いで、図１５〜図１７に示すように、第１パターンＰＴ１の側壁に絶縁膜として例えば１０〜２０ｎｍ程度の酸化シリコン膜５３を８００℃の熱酸化により形成する。この酸化シリコン膜５３は、情報転送用ＭＩＳＦＥＴＱｓのゲート絶縁膜となる。
【００６５】
従って、酸化シリコン膜５３は、少なくともチャネルが形成されるノンドープの多結晶シリコン膜４３の側壁に形成されればよい。
【００６６】
また、第１パターンＰＴ１の側壁に酸化シリコン膜５３を形成した場合、ｎ型多結晶シリコン膜４１、４７の側壁に形成された酸化シリコン膜５３は、ノンドープの多結晶シリコン膜４３の側壁に形成された酸化シリコン膜５３の膜厚より厚くなる。このように、ノンドープの多結晶シリコン膜４３を用いることによりその側壁に形成される酸化シリコン膜５３を薄く形成することができ、チャネル電流（ドレイン電流）を大きくすることができる。また、ＤＲＡＭの動作速度を大きくすることができる。
【００６７】
また、ｎ型多結晶シリコン膜４１、４７の側壁の酸化シリコン膜５３を厚く形成することができるため、ゲート電極からドレイン端部に印加される電界を緩和することができ、ＧＩＤＬ（Gate Induced Drain Leakage）を低減することができる。このため、オン、オフ比を向上させることができ、回路動作のマージンを確保することができる。また、製品歩留まりを向上させることができる。また、メモリセルのリフレッシュ特性を向上させることができる。また、トランジスタのオン電流を確保したままオフ電流を低減できるので、回路動作の高速化と消費電流の低減とを両立することが可能となる。
【００６８】
ここで、Ｗ膜３１等よりなるワード線ＷＬは、窒化シリコン膜３３で覆われているため（図１３の左部参照）、酸化シリコン膜（ゲート絶縁膜）５３が、Ｗ等の金属で汚染されることを防止することができる。
【００６９】
次いで、第１パターンＰＴ１および窒化シリコン膜３３上に、導電性膜として例えばリン（Ｐ）などをドープしたｎ型多結晶シリコン膜５５をＣＶＤ法で５０ｎｍ程度堆積した後、この膜を異方的にエッチングすることにより第１パターンＰＴ１の側壁にｎ型多結晶シリコン膜５５を残存させる。従って、酸化シリコン膜（ゲート絶縁膜）５３は、ｎ型多結晶シリコン膜５５によって覆われる。
【００７０】
次いで、前記ｎ型多結晶シリコン膜５５をマスクに、窒化シリコン膜３３をエッチングすることによりワード線ＷＬの表面を露出させる（図１６の左部参照）。この際、酸化シリコン膜（ゲート絶縁膜）５３は、ｎ型多結晶シリコン膜５５によって覆われているため、ワード線ＷＬを構成するＷ等の金属により酸化シリコン膜（ゲート絶縁膜）５３が汚染されることを防止できる。
【００７１】
次いで、図１８〜図２０に示すように、第１パターンＰＴ１、ｎ型多結晶シリコン膜５５およびワード線ＷＬ上に、導電性膜として例えばリン（Ｐ）などをドープしたｎ型多結晶シリコン膜５７をＣＶＤ法で１００ｎｍ程度堆積した後、この膜を窒化シリコン膜５１が露出するまでエッチバックもしくはＣＭＰ法で研磨する。その結果、第１パターンＰＴ１間にｎ型多結晶シリコン膜５７が埋め込まれる。このｎ型多結晶シリコン膜５７および５５は、情報転送用ＭＩＳＦＥＴＱｓのゲート電極となる。このｎ型多結晶シリコン膜５７は、第１パターンＰＴ１間にｎ型多結晶シリコン膜を埋め込むことにより自己整合的に形成することができる。
【００７２】
ここで、周辺回路領域ＰＡにおいては、窒化シリコン膜３３が露出しており、メモリセル領域ＭＡの第１パターンＰＴ１およびｎ型多結晶シリコン膜５７の表面と周辺回路領域ＰＡの窒化シリコン膜３３の表面との間には、段差ＳＴが生じている（図１８参照）。
【００７３】
次いで、図２１および図２２に示すように、半導体基板１のメモリセル領域ＭＡおよび周辺回路領域ＰＡに、絶縁膜として例えばＳＯＧ（Spin On Glass）膜を塗布し、熱処理を施すことにより酸化シリコン膜５９を形成する。ＳＯＧ膜は流動性が大きく、メモリセル領域ＭＡと周辺回路領域ＰＡとの段差ＳＴを精度良く埋め込むことができる。なお、必要に応じて酸化シリコン膜５９の表面を平坦化してもよい。例えば窒化シリコン膜５１の表面が露出するまで酸化シリコン膜５９をエッチバックする。なお、この際の基板のメモリセル領域ＭＡの要部平面図は、図２０と同じであるため、その図示を省略する。
【００７４】
このように、本実施の形態によれば、メモリセル領域ＭＡと周辺回路領域ＰＡとの段差ＳＴが、酸化シリコン膜５９によって低減されているため、後述する第２パターンＰＴ２を形成する際のフォトリソグラフィやエッチングを精度良く行うことができる。
【００７５】
次いで、図２３〜図２５に示すように、図示しないレジスト膜をマスクに、第１パターンＰＴ１、ｎ型多結晶シリコン膜５５および５７をＸ方向にエッチングすることにより第２パターンＰＴ２を形成する。この際、ビット線ＢＬ間に存在するｎ型多結晶シリコン膜５５および５７も除去される（図２３左部参照）。なお、第２パターンＰＴ２の形成において、ワード線ＷＬを形成する際に用いたマスクと同じマスクを用いてもよい。
【００７６】
ここで、段差ＳＴが酸化シリコン膜５９によって低減されており、また、ワード線ＷＬやビット線ＢＬの上部の平坦性が確保されているため、第２パターンＰＴ２を形成する際のフォトリソグラフィやエッチングを精度良く行うことができる。
【００７７】
図２５は、メモリセル領域ＭＡの基板の要部平面図であり、図２５に示すように、第２パターンＰＴ２はＸ方向に延在し、一定の間隔を経て複数形成される。また、第２パターンＰＴ２の幅ＷＰ２は、例えば１００ｎｍであり、その間隔ＳＰ２は、例えば８０ｎｍである。
【００７８】
また、この第２パターンＰＴ２は、ｎ型多結晶シリコン膜４１、窒化シリコン膜４２、ノンドープの多結晶シリコン膜４３、窒化シリコン膜４６およびｎ型多結晶シリコン膜４７よりなるシリコン柱６０を有する。このシリコン柱６０のＹ方向に延在する側面には、ゲート絶縁膜（酸化シリコン膜５３）が位置し、また、この膜を介してゲート電極（ｎ型多結晶シリコン膜５５、５７）が位置する。また、このシリコン柱６０は、レイアウト上、ワード線ＷＬとビット線ＢＬとの交点上に位置する（図２５参照）。
【００７９】
このように、シリコン柱６０とゲート電極（ｎ型多結晶シリコン膜５５、５７）とを一度のパターニングにより形成したので、シリコン柱６０とゲート電極との合わせずれを考慮する必要がなく、メモリセルの微細化を図ることができる。
【００８０】
また、ゲート絶縁膜（酸化シリコン膜５３）は、シリコン柱６０の４つの側面のうちＹ方向に延在する２つの側面にしか形成されていないので、例えば、シリコン柱６０を形成した後、その４つの側面にゲート絶縁膜を形成し、ゲート電極（ワード線）を形成する場合と比較し、ゲート電極との位置合わせを容易にすることができる。その結果、製造歩留まりを向上させることができる。
【００８１】
さらに、本実施の形態によれば、ｎ型多結晶シリコン膜４１とノンドープの多結晶シリコン膜４３との境界に窒化シリコン膜４２を、また、ｎ型多結晶シリコン膜４７とノンドープの多結晶シリコン膜４３との境界に窒化シリコン膜４６を形成した（図２４参照）。
【００８２】
これらの膜は、拡散バリア膜と呼ばれ、この膜により実効チャネル長が短くならないのでパンチスルーを抑制することができ、ＭＩＳＦＥＴのソースおよびドレイン間のリーク電流を低減する機能を有している。このような絶縁膜を設けるＰＬＥＤ（Phase-state Low Electron Number Drive）型のトランジスタでは、これらの絶縁膜を設けない通常の縦型トランジスタに比べて、ソースおよびドレイン間のリーク電流を低減させることができる。従って、オン・オフ比を向上させることができる。また、ＤＲＡＭメモリセルのリフレッシュ特性を向上させることが可能となる。また、ＤＲＡＭの動作速度の向上を図ることができる。また、消費電力の低減を図ることができる等、半導体装置の特性を向上させることができる。
【００８３】
なお、窒化シリコン膜の他、例えば酸化シリコン膜等も拡散バリア膜として使用可能であるが、バンドギャップの調整において、その障壁が窒化シリコン膜の方が小さく、オン電流を増大することができるため、窒化シリコン膜の方がこのましい。
【００８４】
なお、シリコン柱６０を、例えば図３４に示すマスク６０Ｍを用いて一度のエッチングで形成することも可能である。しかしながら、この場合には、解像度が悪く精度良くレジスト膜を形成することができない。従って、この場合は、あらかじめシリコン柱に対応するパターンを大きくする必要があり、メモリセルの占有面積が大きくなってしまう。
【００８５】
これに対して、本実施の形態によれば、シリコン柱をライン状（ＰＴ１、ＰＴ２）のマスクを用いて２度のエッチングにより形成したので、レジスト膜を精度良く形成することができ、微細なシリコン柱６０を形成することができる。また、フォトマージンやプロセスマージンを確保することができる。
【００８６】
次いで、半導体基板１のメモリセル領域ＭＡおよび周辺回路領域ＰＡに、絶縁膜として例えば酸化シリコン膜６１をＣＶＤ法で堆積する。この酸化シリコン膜６１の膜厚は、第２パターンＰＴ２間を充分に埋め込むことができる程度の膜厚とする。次いで、酸化シリコン膜６１の表面を例えばＣＭＰ法を用いて研磨することにより、平坦化する。
【００８７】
次いで、情報転送用ＭＩＳＦＥＴＱｓ上に情報蓄積用容量素子Ｃを形成する。
【００８８】
まず、図２６〜図２８に示すように、第２パターンＰＴ２（シリコン柱６０）のｎ型多結晶シリコン膜４７上の酸化シリコン膜６１、窒化シリコン膜５１および酸化シリコン膜４９を除去することにより、スルーホール６３を形成する（図２７）。このスルーホール６３の底部には、情報転送用ＭＩＳＦＥＴＱｓのソース、ドレイン領域であるｎ型多結晶シリコン膜４７が露出する。
【００８９】
次いで、スルーホール６３内を含む酸化シリコン膜６１の上部に絶縁膜として例えば窒化シリコン膜６５をＣＶＤ法で堆積する。
【００９０】
次いで、図２９に示すように、窒化シリコン膜６５の上部に厚い（例えば、１．５μｍ程度の膜厚の）酸化シリコン膜６７を堆積する。この酸化シリコン膜６７の膜厚を大きくするのは、後述する孔６９の表面積を大きくすることにより容量を大きくするためである。
【００９１】
次いで、図示しないハードマスクをマスクに酸化シリコン膜６７および窒化シリコン膜６５をエッチングすることにより、深い孔（凹部）６９を形成する。深い孔６９の底面には、ｎ型多結晶シリコン膜４７が露出している。なお、窒化シリコン膜６５は、深い孔６９の形成の際のエッチングストッパーの役割を果たす。
【００９２】
次に、ハードマスクを除去した後、孔６９内を含む酸化シリコン膜６７上に、接着層として例えばＷＮ膜（図示せず）をスパッタ法により堆積する。
【００９３】
次いで、ＷＮ膜上に、導電性膜として例えばＲｕ（ルテニウム）膜７１をＣＶＤ法により堆積する。次いで、熱処理を行いＲｕ膜７１をデンシファイ（緻密化）した後、酸化シリコン膜６７の表面上のＲｕ膜７１を除去する。例えば、Ｒｕ膜７１上にレジスト膜（図示せず）を塗布し、全面露光を行った後、現像することによって、孔６９内にレジスト膜を残存させる。次いで、このレジスト膜をマスクに、ドライエッチングをすことにより、孔６９の側壁および底面にのみＲｕ膜７１を残存させる。
【００９４】
次いで、Ｒｕ膜７１が形成された孔６９の内部および酸化シリコン膜６７上に容量絶縁膜として例えば薄い酸化タンタル（Ｔａ2Ｏ5）膜７３をＣＶＤ法で堆積する。次いで、熱処理（アニール）を施すことにより酸化タンタルを結晶化する。
【００９５】
このように本実施の形態によれば、情報蓄積用容量素子Ｃより下層に周辺回路を構成するＭＩＳＦＥＴ（Ｑｎ）を形成した（図２６等参照）ので、容量絶縁膜として酸化タンタル膜７３を用いることができる。
【００９６】
即ち、素子の微細化を図るために、いわゆるトレンチキャパシタ構造をとることも可能である、しかしながら、この場合には、キャパシタ（容量）を形成した後に、周辺回路を構成するＭＩＳＦＥＴ（Ｑｎ）を形成することとなる。このＭＩＳＦＥＴの形成工程には、例えば、ソース、ドレイン領域（ｎ+型半導体領域２１）を構成する不純物を拡散させる際の熱処理等、種々の熱処理工程を有する。このような熱処理が、酸化タンタル膜７３形成後に行われると、酸化タンタル膜７３の膜質が劣化し、また、その下層のＲｕ膜７１やＷＮ膜（図示せず）等が酸化され、絶縁特性の不良を引き起こす。
【００９７】
従って、トレンチキャパシタ構造の場合には、酸化タンタル膜を容量絶縁膜として使用することが困難となる。
【００９８】
これに対し、本実施の形態によれば、高誘電体膜である酸化タンタル膜を容量絶縁膜として使用することができ、情報蓄積用容量素子Ｃの特性を向上させることができる。
【００９９】
また、高誘電体膜としては、この他、酸化アルミニウム（Ａｌ2Ｏ3）膜、ＢＳＴ（ＢａXＳｒ1-XＴｉＯ3）膜やＳＴＯ（ＳｒＴｉＯ3）膜等があり、これらの膜を容量絶縁膜として用いることも可能である。
【０１００】
なお、他の絶縁膜、例えば窒化シリコン膜等を容量絶縁膜として用いることも可能であることはいうまでもない。
【０１０１】
しかしながら、後述するように、本実施の形態のＤＲＡＭメモリセルは、最小加工寸法をＦとした場合、その占有面積を４Ｆ2まで小さくすることができる。このように、微細化されたメモリセルにおいては、微細な領域で所定の容量を確保することが必要となる。
【０１０２】
このような微細な領域で所定の容量を確保するためには、下部もしくは上部電極として金属を用いたり、また、容量絶縁膜として高誘電体膜を用いる方が好ましい。
【０１０３】
次いで、酸化タンタル膜７３の上部に導電性膜として例えばＲｕ膜およびＷ膜の積層膜７５をＣＶＤ法により堆積する。次いで、所望の形状に、積層膜７５（Ｒｕ膜、Ｗ膜）等をエッチングする。
【０１０４】
その結果、Ｒｕ膜７１からなる下部電極、酸化タンタル膜７３からなる容量絶縁膜およびＷ膜とＲｕ膜との積層膜７５からなる上部電極によって構成される情報蓄積用容量素子Ｃが完成し、情報転送用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。
【０１０５】
このように、本実施の形態においては、情報転送用ＭＩＳＦＥＴＱｓを縦型トランジスタ構造とし、その上部に情報蓄積用容量素子Ｃを形成したので、メモリセルの占有面積の縮小化を図ることができる。また、メモリセルの高集積化を図ることができる。
【０１０６】
例えば、図２８に示した第１パターンＰＴ１と第２パターンＰＴ２の幅をそれぞれ最小加工寸法Ｆとすれば、４Ｆ2の領域に単一のメモリセルを形成することができる。なお、この場合、ビット線ＢＬの幅は、最小加工寸法Ｆ以下とする必要がある。例えば、ビット線ＢＬが埋め込まれる配線溝３７を形成した後、その側壁に絶縁膜よりなるサイドウォールを形成する等して、ビット線ＢＬの幅をＦ以下とすることができる。
【０１０７】
その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜等からなる層間絶縁膜７７が形成され、さらに、この層間絶縁膜７７上に二層程度の配線が形成され、最上層の配線の上部に保護膜が形成されるが、これらの図示は省略する。
【０１０８】
なお、本実施の形態においては、周辺回路領域ＰＡに、ｎチャネル型ＭＩＳＦＥＴＱｎを形成する工程について詳細に説明したが、周辺回路領域ＰＡにｎ型ウエルを形成し、この主表面にｐチャネル型ＭＩＳＦＥＴを形成してもよい。
【０１０９】
このｐチャネル型ＭＩＳＦＥＴの形成工程は、用いる不純物の導電型がｎチャネル型ＭＩＳＦＥＴの場合と逆になる他は、ｎチャネル型ＭＩＳＦＥＴと同様の工程で形成することができるため、ここでは、その詳細な説明は省略する。図３３に、周辺回路領域ＰＡに、ｎチャネル型ＭＩＳＦＥＴＱｎの他、ｐチャネル型ＭＩＳＦＥＴＱｐを形成した場合の基板の要部断面図を示す（酸化シリコン膜２３中のプラグおよびその上部の膜は省略されている）。
【０１１０】
図３３に示すように、ｐチャネル型ＭＩＳＦＥＴＱｐが形成されるｎ型ウエル７ｎは、ｐ型ウエル７と素子分離（酸化シリコン膜５）を介して分離されている。
【０１１１】
これに対して、メモリセル領域ＭＡにおいては、その領域のほぼ全面に素子分離（酸化シリコン膜５）が形成されている（例えば図２９参照）。
【０１１２】
従って、素子分離を形成する際のマスクずれや、いわゆるリセス現象（素子分離の表面と半導体基板表面との段差）を考慮する必要がなく、微細なメモリセルを形成することができる。
【０１１３】
また、情報転送用ＭＩＳＦＥＴＱｓを横型とし、これを高集積化する場合には、微細な間隔で素子分離を形成する必要があり、分離溝の埋め込み特性が劣化する等の問題が生じる。
【０１１４】
これに対して、本実施の形態によれば、微細なメモリセルを精度良く形成することができる。
【０１１５】
また、ワード線ＷＬと半導体基板１との間には、分離溝３内に埋め込まれた酸化シリコン膜５の他、酸化シリコン膜２３も存在するため、これらの膜により、基板１とワード線ＷＬ間に生じる寄生容量を低減することができ、メモリセルの動作を高速化することができる（図２９参照）。
【０１１６】
また、本実施の形態によれば、周辺回路を構成するＭＩＳＦＥＴ（Ｑｎ）を形成した後、情報転送用ＭＩＳＦＥＴＱｓを形成したので、精度良く、半導体集積回路装置を形成することができる。
【０１１７】
前述したように、本実施の形態においては、情報転送用ＭＩＳＦＥＴＱｓを縦型トランジスタ構造としたため、複数の膜（４１、４２、４３、４６、４７）を積層する必要がある（例えば図１８参照）。従って、これらの膜を有する情報転送用ＭＩＳＦＥＴＱｓを形成した後に、周辺回路を構成するＭＩＳＦＥＴ（Ｑｎ）を形成するのでは、メモリセル領域ＭＡと周辺回路領域ＰＡとの間に段差が生じてしまう。その結果、周辺回路を構成するＭＩＳＦＥＴ（Ｑｎ）を形成する際のフォトリソグラフィやエッチングの精度が劣化してしまう。
【０１１８】
従って、本実施の形態のように、横型のＭＩＳＦＥＴ（周辺回路を構成するＭＩＳＦＥＴＱｎ）を形成した後、縦型のＭＩＳＦＥＴ（情報転送用ＭＩＳＦＥＴＱｓ）を形成すれば、精度良くフォトリソグラフィやエッチングを行うことができる。
【０１１９】
また、本実施の形態によれば、メモリセルを構成する情報転送用ＭＩＳＦＥＴＱｓを縦型トランジスタとし、周辺回路を構成するＭＩＳＦＥＴ（Ｑｎ）等を、横型トランジスタとしたので、半導体集積回路装置の特性を向上させることができる。
【０１２０】
例えば、周辺回路を構成するＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）を、情報転送用ＭＩＳＦＥＴと同様に、縦型トランジスタとすることも考え得るが、この場合、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐの作り分けの工程が複雑となる。
【０１２１】
即ち、この場合には、チャネルが形成される半導体層（ノンドープの多結晶シリコン膜４３）をｎ型の場合は、ｎ型の不純物を含有する半導体層で挟み、また、ｐ型の場合は、ｐ型の不純物を含有する半導体層で挟む構造となるため、その形成工程が複雑となる。
【０１２２】
また、周辺回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴＱｐは、構成する回路の働きに応じて、種々の特性が要求される。例えば、閾値電位が異なり、また、ゲート絶縁膜の膜厚が異なるＭＩＳＦＥＴが要求される。例えば、閾値電位は、チャネルが形成される領域の不純物濃度によって制御することが可能であるが、縦型トランジスタ構造では、その制御が困難である。
【０１２３】
また、縦型トランジスタが、完全空乏型のトランジスタ構造なる場合には、さらに、異なる特性の周辺回路用ＭＩＳＦＥＴの形成が困難となる。完全空乏型とは、ゲート電極から延びる空乏層によって、チャネルとなる半導体層がすべて空乏化する構造をいう。
【０１２４】
このような完全空乏化型のトランジスタとなる場合に、その特性が均一であることを要求されるメモリセルにおいては、サブスレショールド特性が良い等の完全空乏型の効果が得られるものの、種々の特性が要求される周辺回路を構成するＭＩＳＦＥＴの場合には、寄生バイポーラ効果による接合耐圧劣化等の問題が生じ得る。
【０１２５】
従って、メモリセルを縦型のトランジスタで、周辺回路を横型のトランジスタで構成することにより半導体集積回路装置の特性の向上を図ることができる。
【０１２６】
（実施の形態２）
実施の形態１においては、ノンドープの多結晶シリコン膜４３の上下に、窒化シリコン膜４２、４６を形成したが、ノンドープの多結晶シリコン膜の中間部に窒化シリコン膜を形成してもよい。
【０１２７】
本実施の形態の半導体集積回路装置の製造方法を図３０を用いて説明する。なお、ノンドープの多結晶シリコン膜の形成工程以外の工程は、実施の形態１で説明した工程と同様であるため、その詳細な説明を省略する。
【０１２８】
図３０に示すように、ビット線ＢＬ上に、例えばリン（Ｐ）などのｎ型不純物をドープしたｎ型多結晶シリコン膜（膜厚２００ｎｍ程度）４１をＣＶＤ法で堆積した後、その上部に、例えばノンドープの多結晶シリコン膜（膜厚２００ｎｍ程度）４３ａをＣＶＤ法で堆積し、熱処理（６００℃、１２時間）を施す。次いで、多結晶シリコン膜４３ａの表面を窒化することにより、２〜３ｎｍ程度の窒化シリコン膜４５を形成する。この窒化処理は、例えば、アンモニア（ＮＨ3）雰囲気、８００℃で、５分程度の熱処理により行う。さらに、窒化シリコン膜４５の上部に、ノンドープの多結晶シリコン膜（膜厚２００ｎｍ程度）４３ｂをＣＶＤ法で堆積し、熱処理（６００℃、１２時間）を施す。次いで、その上部に、例えばリン（Ｐ）などのｎ型不純物をドープしたｎ型多結晶シリコン膜（膜厚２００ｎｍ程度）４７をＣＶＤ法で堆積する。
【０１２９】
以降は、実施の形態１と同様の工程を経て、シリコン柱６０およびゲート電極（ｎ型多結晶シリコン膜５５、５７）等を形成する。さらに、情報蓄積用容量素子（図示せず）を形成する。
【０１３０】
この場合、ノンドープの多結晶シリコン膜４３ａと４３ｂとの間に窒化シリコン膜４６が形成される。この膜は、シャッターバリア膜と呼ばれ、バンドギャップの調整により、ＰＬＥＤ型トランジスタのソースおよびドレイン間のリーク電流を低減する機能を有している。
【０１３１】
このような絶縁膜を設けるＰＬＥＤ型のトランジスタでは、これらの絶縁膜を設けない通常の縦型トランジスタに比べて、ソースおよびドレイン間のリーク電流を約２桁低減させることができる。従って、オン・オフ比を向上させることができる。また、ＤＲＡＭメモリセルのリフレッシュ特性を向上させることが可能となる。また、ＤＲＡＭの動作速度の向上を図ることができる。また、消費電力の低減を図ることができる等、半導体装置の特性を向上させることができる。
【０１３２】
また、図３１に示すように、３層の窒化シリコン膜を設けてもよい。
【０１３３】
図３１に示すように、例えばリン（Ｐ）などのｎ型不純物をドープしたｎ型多結晶シリコン膜（膜厚２００ｎｍ程度）４１をＣＶＤ法で堆積した後、その上部に、絶縁膜として１ｎｍ程度の窒化シリコン膜４２を形成する。この窒化シリコン膜４２は、例えば、ｎ型多結晶シリコン膜４１の表面を窒化することにより形成され、この窒化処理は、例えば、アンモニア（ＮＨ3）雰囲気、８００℃で、２分程度の熱処理により行う。次いで、窒化シリコン膜４２上に、例えばノンドープの多結晶シリコン膜（膜厚２００ｎｍ程度）４３ａをＣＶＤ法で堆積した後、熱処理（６００℃、１２時間）を施す。次いで、その上部に、絶縁膜として２〜３ｎｍ程度の窒化シリコン膜４５を形成する。この窒化シリコン膜４５は、例えば、多結晶シリコン膜４３ａの表面を窒化することにより形成され、この窒化処理は、例えば、アンモニア（ＮＨ3）雰囲気、８００℃で、５分程度の熱処理により行う。次いで、窒化シリコン膜４５上に、例えばノンドープの多結晶シリコン膜（膜厚２００ｎｍ程度）４３ｂをＣＶＤ法で堆積した後、熱処理（６００℃、１２時間）を施す。
【０１３４】
次いで、多結晶シリコン膜４３ｂの上部に、絶縁膜として１ｎｍ程度の窒化シリコン膜４６を形成する。この窒化シリコン膜４６は、窒化シリコン膜４２と同様に形成し得る。次いで、窒化シリコン膜４６上に、例えばリン（Ｐ）などのｎ型不純物をドープしたｎ型多結晶シリコン膜（膜厚２００ｎｍ程度）４７をＣＶＤ法で堆積する。
【０１３５】
以降は、実施の形態１と同様の工程を経て、シリコン柱６０およびゲート電極（ｎ型多結晶シリコン膜５５、５７）等を形成する。さらに、情報蓄積用容量素子（図示せず）を形成する。
【０１３６】
この場合、ノンドープの多結晶シリコン膜４３ａと４３ｂとの間に窒化シリコン膜４６（シャッターバリア膜）形成され、また、多結晶シリコン膜４３ａの下部および多結晶シリコン膜４３ｂの上部に、窒化シリコン膜４２、４６（拡散バリア膜）が形成される。
【０１３７】
従って、前述したＰＬＥＤ型トランジスタの効果を奏することができる。
【０１３８】
なお、これらの窒化シリコン膜の形成工程を省略（例えば、実施の形態１の窒化シリコン膜４２、４６の形成工程を省略）した場合は、図３２に示すように、ノンドープの多結晶シリコン膜（膜厚４００ｎｍ程度）４３の上下に、例えばリン（Ｐ）などのｎ型不純物をドープしたｎ型多結晶シリコン膜（膜厚２００ｎｍ程度）４１、４７が位置する構成となる。
【０１３９】
この場合、前述したＰＬＥＤ型トランジスタの効果を奏することはできないが、実施の形態１で説明した他の効果を有することは言うまでもない。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４１】
１    半導体基板（基板）
２ａ    酸化シリコン膜
２ｂ    窒化シリコン膜
２ｃ    酸化シリコン膜
３    （分離）溝
５    酸化シリコン膜
７    ｐ型ウエル
７ｎ    ｎ型ウエル
９    ゲート絶縁膜
１１    ｎ型多結晶シリコン膜
１３    Ｗ膜
１５    窒化シリコン膜
１７    ｎ-型半導体領域
１７ｐ    ｐ-型半導体領域
１９    サイドウォール膜
２１    ｎ+型半導体領域
２１ｐ    ｐ+型半導体領域
２３    酸化シリコン膜
２５    窒化シリコン膜
２７    酸化シリコン膜
２９    配線溝
３１    Ｗ膜
３３    窒化シリコン膜
３５    酸化シリコン膜
３７    配線溝
３９    Ｗ膜
４１    ｎ型多結晶シリコン膜
４２    窒化シリコン膜
４３    ノンドープ多結晶シリコン膜
４３ａ    ノンドープ多結晶シリコン膜
４３ｂ    ノンドープ多結晶シリコン膜
４５    窒化シリコン膜
４６    窒化シリコン膜
４７    ｎ型多結晶シリコン膜
４９    酸化シリコン膜
５１    窒化シリコン膜
５３    酸化シリコン膜
５５    ｎ型多結晶シリコン膜
５７    ｎ型多結晶シリコン膜
５９    酸化シリコン膜
６０    シリコン柱
６０Ｍ    マスク
６１    酸化シリコン膜
６３    スルーホール
６５    窒化シリコン膜
６７    酸化シリコン膜
６９    孔
７１    Ｒｕ膜
７３    酸化タンタル膜
７５    Ｒｕ膜およびＷ膜の積層膜
７７    層間絶縁膜
ＢＬ    ビット線
Ｃ    情報蓄積用容量素子
Ｃ１    コンタクトホール
Ｇ１    ゲート電極
Ｍ１    第１層配線
ＭＡ    メモリセル領域
Ｐ１    プラグ
ＰＡ    周辺回路領域
ＰＴ１    第１パターン
ＰＴ２    第２パターン
Ｑｎ    ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ    ｐチャネル型ＭＩＳＦＥＴ
Ｑｓ    情報転送用ＭＩＳＦＥＴ
ＳＢ    ビット線ＢＬの間隔
ＳＰ１    第１パターンの間隔
ＳＰ２    第２パターンの間隔
ＳＴ    段差
ＳＷ    ワード線ＷＬの間隔
ＷＢ    ビット線ＢＬの幅
ＷＬ    ワード線
ＷＰ１    第１パターンの幅
ＷＰ２    第２パターンの幅
ＷＷ    ワード線ＷＬの幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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