(57)【特許請求の範囲】
【請求項１】
基板に定義された活性領域に形成された不純物導入層を有するリセスゲートトランジスタの構造において、
前記活性領域の一部に前記活性領域の上部表面から前記不純物導入層よりも浅い深さまで形成された第１電極領域と、
前記第１電極領域の下部から前記不純物導入層を過ぎて一定深さまで延長され、前記第１電極領域の水平サイズよりも大きなサイズを有する第２電極領域を含んでなるゲートと、
前記第１電極領域の側壁に前記第１電極領域及び前記第２電極領域の水平サイズの差より厚く形成された絶縁膜スペーサーと、
前記第２電極領域内に一定厚さで形成されたゲート絶縁膜と、
前記ゲートを介して前記活性領域に互いに対向して形成されたソース及びドレイン領域と、からなる
ことを特徴とするリセスゲートトランジスタの構造。
【請求項２】
前記基板がｐ型である場合、前記不純物導入層と前記ソース領域及び前記ドレイン領域はｎ型で形成される
ことを特徴とする請求項１に記載のリセスゲートトランジスタの構造。
【請求項３】
前記第１電極領域の側壁に形成された絶縁膜スペーサーの垂直下部に第２電極領域が存在する
ことを特徴とする請求項１に記載のリセスゲートトランジスタの構造。
【請求項４】
前記第２電極領域の水平サイズは第１電極領域の水平サイズよりも２００Å乃至３００Åだけ大きなサイズを有する
ことを特徴とする請求項１に記載のリセスゲートトランジスタの構造。
【請求項５】
前記第２電極領域の深さは前記第１電極領域の深さよりも２００Å乃至３００Åだけ深い
ことを特徴とする請求項１に記載のリセスゲートトランジスタの構造。
【請求項６】
前記絶縁膜スペーサーは２００Å乃至３００Åの厚さを有する
ことを特徴とする請求項１または請求項３に記載のリセスゲートトランジスタの構造。
【請求項７】
前記絶縁膜スペーサーは酸化膜材質からなる
ことを特徴とする請求項１または請求項３に記載のリセスゲートトランジスタの構造。
【請求項８】
前記トランジスタは前記ゲートの上部に形成されたキャッピング膜と、前記ゲート及び前記キャッピング膜の側壁に形成されたゲートスペーサーをさらに具備する
ことを特徴とする請求項１に記載のリセスゲートトランジスタの構造。
【請求項９】
前記ゲートはポリシリコン膜の単一膜からなり、またはポリサイド構造で形成された多重膜からなる
ことを特徴とする請求項１に記載のリセスゲートトランジスタの構造。
【請求項１０】
前記キャッピング膜はシリコン窒化膜材質からなる
ことを特徴とする請求項８に記載のリセスゲートトランジスタの構造。
【請求項１１】
前記ゲート絶縁膜は酸化膜材質からなり、４０Å乃至６０Åの厚さでなる
ことを特徴とする請求項１に記載のリセスゲートトランジスタの構造。
【請求項１２】
前記ソース及びドレイン領域は前記不純物導入層よりも高い不純物濃度を有する
ことを特徴とする請求項１に記載のリセスゲートトランジスタの構造。
【請求項１３】
前記ソース及びドレイン領域は低濃度ソース及びドレイン領域と高濃度ソース及びドレイン領域を有するＬＤＤ構造からなる
ことを特徴とする請求項１または請求項１２に記載のリセスゲートトランジスタの構造。
【請求項１４】
素子分離膜により定義された活性領域に一定深さの不純物導入層を形成する段階と、
前記活性領域の一部に前記不純物導入層よりも浅い深さの第１リセスを形成する段階と、
前記第１リセスの側壁に一定厚さのスペーサーを形成する段階と、
前記スペーサーが形成された前記第１リセスの底面で前記不純物導入層を過ぎて一定深さを有し、前記スペーサーの垂直下部まで水平的に拡張形成されてなる第２リセスを形成する段階と、
前記第２リセス内にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜及び前記スペーサーを介して第１及び第２リセス内にゲートを形成する段階と、
前記ゲートを介して前記活性領域に互いに対向して離隔形成されたソース及びドレイン領域を形成する段階と、を含む
ことを特徴とするリセスゲートトランジスタの形成方法。
【請求項１５】
前記第１リセスの側壁に一定厚さのスペーサーを形成する段階は、前記第１リセス内に一定厚さのスペーサーを形成する段階と、
フォトリソグラフィ工程及びエッチング工程を進行して前記第１リセスの底面に存在する前記スペーサーだけを選択的に除去する段階と、を含む
ことを特徴とする請求項１４に記載のリセスゲートトランジスタの形成方法。
【請求項１６】
前記第２リセスは前記第１リセスの側壁に形成されたスペーサーの垂直下部にも存在するように形成される
ことを特徴とする請求項１４に記載のリセスゲートトランジスタの形成方法。
【請求項１７】
前記第２リセス深さは前記第１リセスの深さよりも２００Å乃至３００Åだけ深い深さで形成される
ことを特徴とする請求項１４に記載のリセスゲートトランジスタの形成方法。
【請求項１８】
前記スペーサーは２００Å乃至３００Åの厚さで形成される
ことを特徴とする請求項１４乃至請求項１６のいずれか一項に記載のリセスゲートトランジスタの形成方法。
【請求項１９】
前記スペーサーは酸化膜材質で形成される
ことを特徴とする請求項１４乃至請求項１６のいずれか一項に記載のリセスゲートトランジスタの形成方法。
【請求項２０】
前記スペーサーは化学気相蒸着法、リフロー方式または高密度プラズマ装備を用いて蒸着する方式のうち選択されたいずれか一つの方式を用いて形成される
ことを特徴とする請求項１４乃至請求項１６のいずれか一項に記載のリセスゲートトランジスタの形成方法。
【請求項２１】
前記第１リセスを形成した後に前記第１リセスの側面を広め、第１リセスの底面の角部をラウンディングするために前記第１リセス内にＣＤＥまたは湿式エッチングを進行する段階をさらに含む
ことを特徴とする請求項１４に記載のリセスゲートトランジスタの形成方法。
【請求項２２】
前記ゲート絶縁膜は酸化膜材質で形成され、４０Å乃至６０Åの厚さで形成され、前記第２リセスの底面を熱酸化して形成されるか、或いは化学気相蒸着法またはスパッタリング方法を用いて蒸着する方式で形成される
ことを特徴とする請求項１４に記載のリセスゲートトランジスタの形成方法。
【請求項２３】
前記ゲートを形成する段階は、前記第１及び第２リセス内に導電性物質を充填してゲート導電膜を形成する段階と、
前記ゲート導電膜上にキャッピング膜を形成する段階と、
フォトリソグラフィ及びエッチング工程でパターニングして前記第１及び第２リセス内で前記活性領域の表面上部までに延長されるゲート導電膜及び前記ゲート導電膜上にキャピング膜を有するゲートスタックを形成する段階と、
前記ゲートスタックの側壁にゲートスペーサーを形成する段階と、を含む
ことを特徴とする請求項１４に記載のリセスゲートトランジスタの形成方法。
【請求項２４】
前記ゲート導電膜はポリシリコン膜の単一膜でなるか、またはポリサイド構造で形成された多重膜で形成される
ことを特徴とする請求項２３に記載のリセスゲートトランジスタの形成方法。
【請求項２５】
前記キャッピング膜はシリコン窒化膜材質で形成される
ことを特徴とする請求項２３に記載のリセスゲートトランジスタの形成方法。
【請求項２６】
前記ソース及びドレイン領域は前記ゲートをイオン注入マスクとして用いて２０ＫｅＶ乃至３０ＫｅＶのエネルギー及び１．０×１０１３乃至１．０×１０１５ｉｏｎ ａｔｏｍｓ／ｃｍ２の濃度でイオン注入して形成される
ことを特徴とする請求項１４に記載のリセスゲートトランジスタの形成方法。
【請求項２７】
前記不純物導入層を形成する前に前記素子分離膜により定義された活性領域に不純物をイオン注入してしきい電圧調節領域を形成する段階をさらに含む
ことを特徴とする請求項１４に記載のリセスゲートトランジスタの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、MOSトランジスタに係るもので、詳しくは高集積半導体メモリに適合したリセスゲートタイプのMOSトランジスタ構造及びその形成方法に関する。
【背景技術】
【０００２】
最近、半導体ユーザが低消費電力とハイパフォーマンスを一層要求するに従い、半導体素子メーカーは半導体素子の高集積及び高速化に対する研究開発にもっと努力しつつある。そこで、制限された半導体チップ内により多くの半導体素子を集積するためにデザインルールが継続して縮小されることにより、ゲート間の間隙が漸次減らして短チャンネル効果が発生したり、洩れ電流が発生したりなどのいろんな問題が露出されている。
【０００３】
それで、このような問題を解決するため、基板上に形成されたゲート電極を有する通常のMOSトランジスタと異なって、基板に形成されたリセスの側壁と底面にゲート絶縁膜を形成した後、リセス内にポリシリコンなどの導電膜を充填した形態のゲート構造を有するリセスゲートトランジスタが本分野で公知されている。
【０００４】
以下、従来の技術によるリセスゲートトランジスタの形成方法が添付図を参照して説明される。
【０００５】
図２２は通常のリセスゲートトランジスタのレイアウトを示した図で、図２３乃至図２７は従来技術によるリセスゲートトランジスタを形成する方法を順次示す工程断面図である。
【０００６】
トランジスタの平面配置を示した図１を参照すると、2個のトランジスタを一緒に製造するために素子分離領域１２０により覆われた活性領域１１０の長さ方向とは垂直に、互いに平行にパターニングされた2個のゲート領域１００が図示される。
【０００７】
図２３乃至図２７は従来の技術に従いリセスゲートトランジスタを形成する方法を順次示す工程断面図で、これを参照して具体的に説明する。図２３乃至図２７は図２２のレイアウトを切断線Ｉ−Ｉ’にそって示した断面を示す。
【０００８】
図２３に示すように、ｐ型半導体基板２００の所定領域に活性領域及び非活性領域を定義する素子分離膜２０２が形成され、前記半導体基板にｐ型不純物をイオン注入することによりウェル領域２０４が形成される。次いで、前記素子分離膜２０２により定義された活性領域にｐ型不純物をイオン注入してしきい電圧調節領域２０６が形成された後、前記活性領域にｎ型不純物をイオン注入することにより不純物導入層２０８が形成される。
【０００９】
図２４に示すように、前記図２３の結果物に酸化膜２１２及びポリシリコン膜（図示せず）が形成され、フォトリソグラフィ及びエッチング工程を進行して前記活性領域の一部に前記活性領域の上部表面から前記不純物導入層２０８のプロファイルの最下段までの深さを有するリセスー２１０が形成される。
【００１０】
図２５に示すように、前記リセス領域２１０内にゲート酸化膜２１３が形成される。
【００１１】
図２６に示すように、前記ゲート酸化膜２１３が形成されたリセス２１０の内部にポリシリコンなどの導電物質が充填されてゲート電極２１４が形成される。次いで、前記ゲート電極２１４上にキャッピング膜２１６が形成され、フォトリソグラフィ工程及びエッチング工程を進行することによりゲートスタック２１７が形成される。
【００１２】
図２７に示すように、前記ゲートスタック２１７をイオン注入マスクとして用いて前記不純物導入層２０８にｎ型不純物イオンを相対的に低いエネルギーで注入することにより、低濃度ｎ−型ソース/ドレイン領域２１９が形成され、前記ゲートスタック２１７の側壁にゲートスペーサー２１８が形成される。前記ゲートスペーサー２１８をイオン注入マスクとして用いて前記低濃度ｎ型ソース/ドレイン領域２１９に不純物イオンを相対的に高いエネルギーで注入して、前記低濃度ｎ型ソース/ドレイン領域の一部に前記低濃度よりも高い不純物濃度を有する高濃度ｎ＋型ソース/ドレイン領域２２０が形成されることにより、従来の技術によるリセスゲートトランジスタが得られる。
【００１３】
従来の技術によると、ソース/ドレインとゲート間に薄い酸化膜のみが介される。ゲート負荷キャパシタンス及びビットライン負荷キャパシタンスがプラナーゲートトランジスタ（planer gate transistor）に比べ顕著に大きくなる問題が発生される。このような現象はソース/ドレインとゲート間に介された酸化膜の厚さが薄くなるほどゲート負荷キャパシタンスが増加され、GIDL（Gate Induced Drain Leakage）が発生するにその原因がある。このような問題を改善するため、ソース/ドレインとゲート間に比較的に厚い酸化膜を介し、ゲートを二重リセス構造で形成する方案が模索されている。
【００１４】
図２８乃至図３４は又他の従来技術に従い二重リセス構造を有するリセスゲートトランジスタを形成する方法を順次示す工程断面図である。これを参照して詳しく説明する。加えて、図２８乃至図３２、及び図３４は図２２のレイアウトを切断線Ｉ−Ｉにそって示した断面で、図３３は図２２のレイアウトを切断線II−IIにそって示した断面である。
【００１５】
図２８乃至図３４はまた他の従来の技術に従い二重リセス構造を有するリセスゲートトランジスタの形成方法が順次提示された工程順序図で、これを参照して詳しく説明する。
【００１６】
図２８に示すように、ｐ型半導体基板３００の所定領域に活性領域及び非活性領域を定義する素子分離膜３０２が形成され、前記半導体基板にｐ型不純物をイオン注入することによりウェル領域３０４が形成される。次いで、前記素子分離膜３０２により定義された活性領域にｐ型不純物をイオン注入してしきい電圧調節領域３０６が形成された後、前記活性領域にｎ型不純物をイオン注入することにより不純物導入層３０８が形成される。
【００１７】
図２９に示すように、前記図２８の結果物に酸化膜３１２及びポリシリコン膜（図示せず）が形成され、フォトリソグラフィ及びエッチング工程を進行して前記活性領域の一部に前記活性領域の上部表面から前記不純物導入層３０８のプロファイルの最下段よりも数十ｎｍ程度浅い深さを有する第１リセス３１０が形成される。
【００１８】
図３０に示すように、前記第１リセス３１０内にスペーサー３１３を形成し、フォトリソグラフィ工程及びエッチング工程を進行して前記第１リセス３１０の底面に存在する前記スペーサーのみを選択的に除去することにより、前記第１リセス３１０の底面を露出させる。
【００１９】
図３１に示すように、前記第１リセス３１０の側壁に形成されたスペーサー３１３をエッチングマスクとして用いて前記露出された第１リセスの底面を前記不純物導入層３０８のプロファイルの最下段の深さまたは前記最下段の深さよりも数十ｎｍだけ深い深さまでエッチングすることにより、第２リセス３１２が形成される。
【００２０】
図３２に示すように、前記第２リセス３１２内にゲート酸化膜３１４を形成し、前記第１及び第２リセス３１０、３１２の内部と基板の表面にゲート導電膜３１５が形成される。次いで、前記ゲート導電膜３１５上にキャッピング膜３１６が形成され、フォトリソグラフィ工程及びエッチング工程によりパターニングしてゲートスタック３１７が形成される。
【００２１】
図３３は図２２のレイアウトを切断線II−II’にそって示した断面である。前記第１及び第２リセス３１０、３１２の二重構造で形成され、前記第１リセス３１０の側壁に比較的厚い絶縁膜スペーサー３１３が形成されるが、前記絶縁膜スペーサー３１３の垂直下部l（エル）には不純物導入層がそのまま存在するリセスゲートが見せられる。
【００２２】
図２４を参照すると、前記ゲートスタック３１７をイオン注入マスクとして用いて前記不純物導入層３０８にｎ型不純物イオンを相対的に低いエネルギーで注入することにより、低濃度ｎ型ソース/ドレイン領域３１９が形成され、前記ゲートスタック３１７の側壁にゲートスペーサー３１８が形成される。前記ゲートスペーサー３１８をイオン注入マスクとして用いて前記低濃度ｎ型ソース/ドレイン領域３１９に不純物イオンを相対的に高いエネルギーで注入して、前記低濃度ｎ型ソース/ドレイン領域の一部に前記低濃度よりも高い不純物濃度を有する高濃度ｎ＋型ソース/ドレイン領域３２０が形成されることにより、また他の従来の技術に従い二重リセスー構造を有するリセスゲートトランジスタが得られる。
【００２３】
二重リセス構造を有する従来の技術によると、ソース/ドレインとゲート間に比較的厚い酸化膜が介されることにより、ゲート負荷キャパシタンス及びビットラインの負荷キャパシタンスはある程度減少させることができるが、前記酸化膜の垂直下部には前記酸化膜厚さだけの不純物導入層がそのまま残されて、設定されたしきい電圧よりも低い電圧がゲートに印加される場合でもエッジ部分にチャンネルが形成されて漏洩電流が発生するエッジ効果が生ずることに伴い、トランジスタが2個のしきい電圧を有するように動作するリセスゲートトランジスタの特性低下が誘発される。
【００２４】
また、二重リセス内にゲート電極形成時に、一部領域にボイドのような未充填部分が発生して素子不良の原因になるため、第１リセス内の酸化膜を一定水準以上に厚く形成できないとの問題が発生する。従って、前記酸化膜の厚さを一定水準に調節しなければならなく、酸化膜を一定水準以上に介する場合には上記のようなリセスゲートトランジスタの特性低下を防ぐことができないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
そこで、本発明の目的は、上記のような従来の問題点を解決することができるリセスゲート構造及びその形成方法を提供するにある。
【００２６】
本発明の他の目的は、リセスゲートの側壁に形成された絶縁膜スペーサーの垂直下部にもゲート導電膜が存在するように形成されるリセスゲートトランジスタ構造及びその形成方法を提供するにある。
【００２７】
本発明の又他の目的は、設定されたしきい電圧よりも低い電圧がゲートに印加される場合でもエッジ部分にチャンネルが形成されて漏洩電流が生ずるエッジ効果を最小化または防止できるリセスゲートトランジスタ構造及びその形成方法を提供するにある。
【００２８】
本発明の又他の目的は、リセスゲートインナースペーサーの厚さを一定水準以上に厚く形成してゲート負荷キャパシタンス及びビットライン負荷キャパシタンスを低減できるリセスゲートトランジスタ構造及びその形成方法を提供するにある。
【００２９】
また、本発明の又他の目的は、素子の多様なデザインルールに従いリセスゲートのインナースペーサーの厚さが容易に調節できるリセスゲートトランジスタ構造及びその形成方法を提供するにある。
【００３０】
また、本発明の又他の目的は、厚く形成されたリセスゲートのインナースペーサーの厚さだけアラインマージンを充分に確保することにより、トランジスタの微細化に従うミスアラインメントを防止することができるリセスゲートトランジスタ形成方法を提供するにある。
【課題を解決するための手段】
【００３１】
このような目的を達成するため本発明によるリセスゲートトランジスタ構造は、基板に定義された活性領域に形成された不純物導入層を有するリセスゲートトランジスタの構造において、前記活性領域の一部に前記活性領域の上部表面から前記不純物導入層よりも浅い深さまでに形成された第１電極領域と、前記第１電極領域の下部から前記不純物導入層を過ぎて一定深さまでに延長され、前記第１電極領域の水平サイズよりもっと大きなサイズを有する第２電極領域を含んでなるゲートと、前記第１電極領域の側壁に前記第１及び第２電極領域の水平サイズの差があるように形成された絶縁膜スペーサーと、前記第２電極内に一定厚さで形成されたゲート絶縁膜と、前記ゲートを介して前記活性領域に互いに対向して形成されたソース/ドレイン領域と、からなる。
【００３２】
また、本発明によるリセスゲートトランジスタのリセスー構造は、基板に定義された活性領域に形成された不純物導入層を有するリセスゲートトランジスタ製造のためのリセス構造において、前記活性領域の一部に前記不純物導入層よりも浅い深さまでに形成された第１リセスと、前記第１リセスの側壁に一定厚さで形成されたスペーサーと、前記スペーさーが形成された前記第１リセスの底面から前記不純物導入層を過ぎて一定深さまでに形成され、前記第１リセスの底面のサイズよりも水平的に拡張形成されて、前記スペーサーの垂直下部には前記不純物導入層が存在されるようになった第２リセスと、を有する。
【００３３】
また、本発明によるリセスゲートトランジスタの形成方法は、素子分離膜により定義された活性領域に一定深さの不純物導入層を形成する段階と、前記活性領域の一部に前記不純物導入層よりも浅い深さの第１リセスを形成する段階と、前記第１リセスの側壁に一定厚さのスペーサーを形成する段階と、前記スペーサーが形成された前記第１リセスの底面から前記不純物導入層を過ぎて一定深さを有し、前記第１リセスの底面のサイズよりも水平的に拡張されて前記スペーサーの垂直下部にも前記不純物導入層が存在するように第２リセスを形成する段階と、前記第２リセス内にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜及び前記スペーサーを介して第１、第２リセス内にゲートを形成する段階と、前記ゲートを介して前記活性領域に互いに対向して離隔形成されたソース/ドレイン領域を形成する段階と、を含む。
【００３４】
また、本発明によるリセスゲートトランジスタのリセス形成方法は、基板に定義された活性領域に形成された不純物導入層を有するリセスゲートトランジスタ製造のためのリセス形成方法において、前記活性領域の一部に前記不純物導入層よりも浅い深さの第１リセスを形成する段階と、前記第１リセスの側壁に一定厚さのスペーサーを形成する段階と、前記スペーサーが形成された前記第１リセスの底面から前記不純物導入層を過ぎて一定深さを有し、前記第１リセスの底面のサイズよりも水平的に拡張されて前記スペーサーの垂直下部にも前記不純物導入層が存在するように第２リセスを形成する段階と、を含む。
【００３５】
また、本発明によるリセスゲートトランジスタの形成方法は、素子分離膜により定義された活性領域に一定深さの不純物導入層を形成する段階と、前記活性領域の一部に前記不純物導入層よりも深い深さのリセスを形成する段階と、前記リセス内にゲート絶縁膜を形成する段階と、前記リセスの一定深さまでに第１ゲート導電膜を充填する段階と、未充填された前記リセスの側壁に一定厚さのスペーサーを形成する段階と、未充填された前記リセス内に第２ゲート導電膜を充填してゲートを形成する段階と、前記ゲートを介して前記活性領域に互いに対向して離隔形成されたソース/ドレイン領域を形成する段階と、を含む。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態について図面を用いて詳しく説明する。多様な実施例での説明は本発明が属する技術分野の通常の知識を有する者に本発明のより徹底した理解を助けるための意図の以外には他の意図はなしに例をあげて図示され限定されたものなので、本発明の範囲を制限するものとして使用されてはならない。
【００３７】
図１は本発明によるリセスゲートトランジスタのレイアウトを示した図で、図２乃至図１１は本発明の第１実施例に従いリセスゲートトランジスタを形成する方法を順次示す工程断面図で、図１２乃至図２１は本発明の第２実施例に従いリセスゲートトランジスタを形成する方法を順次示す工程断面図である。
【００３８】
トランジスタの平面配置を示した図１１を参照すると、2個のトランジスタを一緒に製造するため、素子分離領域１５０により囲まれた活性領域１４０の長さ方向とは垂直に、互いに平行にパターニングされた2個のゲート領域１３０が示される。
【００３９】
図２乃至図１１は本発明の第１実施例に従いリセスゲートトランジスタを形成する方法を順次示す工程断面図で、これを参照して詳しく説明する。さらに、図３乃至図９、図１１は図１のレイアウトを切断線Ｉ−Ｉ’にそって示した断面で、図１０は図１のレイアウトを切断線II−II’にそって示した断面である。
【００４０】
図２に示すように、ｐ型半導体基板４００の所定領域に活性領域及び非活性領域を定義する素子分離膜４０２が形成され、前記ｐ型半導体基板４００の表面にｐ型不純物、例えばホウ素Bイオンを注入した後、所定の熱工程を施してｐ型のウェル領域４０４が形成される。前記素子分離膜４０２はSTIなどの素子分離方向により形成され、SOG(Spin On Glass)、USG(Undoped Silicate Glass)、BPSG(Boron Phosphorus Silicate Glass)、PSG(Phosphor Silicate Glass)、PE-TEOS(Plasma Enhanced Tetra Ethyl Otho Silicate)及び流動性酸化膜（Flowable Oxide）材質からなる酸化膜群のうちいずれか一つで形成されるか、または前記酸化膜群のうち二つ以上を含む多重膜で形成されることができる。また、前記素子分離膜４０２は２５００Å乃至３０００Åの深さで形成されるのが好ましく、ｐ型のウェル領域が形成された後に形成されることもできる。
【００４１】
次いで、前記素子分離膜４０２により定義された活性領域にｐ型不純物をイオン注入してしきい電圧調節領域４０６が形成される。前記しきい電圧調節領域４０６はリセスゲートトランジスタのしきい電圧を０．７乃至１．５Vに調節するために素子分離膜により定義された活性領域にｐ型不純物を注入することにより形成される。例えば、素子分離膜により定義された活性領域にホウ素Bまたはフッ化ホウ素（BF2）イオンを３０KeV乃至５０KeVエネルギー及び１．０×１０１３個（ion atoms）/cm2程度の濃度で注入してしきい電圧調節領域４０６が形成されることができる。この場合、前記しきい電圧調節領域４０６は１５００Å乃至２０００Å程度の深さで形成されるのが好ましい。
【００４２】
また、後述のソース/ドレイン領域を形成するためのイオン注入工程時にしきい電圧調節領域をカウンタドーピングさせるためのドーズを最小化するように、素子分離膜により定義された活性領域にホウ素イオンを３０KeV乃至５０KeVのエネルギーで注入する深いイオン注入工程及びフッ化ホウ素イオンを３０KeV乃至６０KeVのエネルギーで注入する浅いイオン注入工程によりしきい電圧調節領域が形成されることができる。また、前記浅いイオン注入工程はフッ化ホウ素イオンの以外にホウ素イオンを用いて実施することができる。この場合、ホウ素に対するイオ注入エネルギーはフッ化ホウ素イオンの場合に比べ約１/５程度で低く設定することにより、同一なドーピングプロファイルが得られる。
【００４３】
次いで、前記素子分離膜４０２をイオン注入マスクとして用いてｎ型不純物、例えば、燐（P）、砒素（As）などを１５KeV乃至２０KeVのエネルギー及び１．０×１０１２乃至１．０×１０１３ion atoms/cm２の濃度で注入することにより、不純物導入層４０８が形成される。この場合、前記不純物導入層４０８は一定深さ、例えば１０００Å乃至１５００Åの深さで形成され、前記しきい電圧調節領域４０６の深さよりも浅く形成されることが好ましい。これは前記不純物導入層４０８に形成されるソース領域の底部及びドレイン領域の底部間の基板濃度が相対的に増加する結果をもたらすことにより、短チャンネル効果を抑制させることができるためである。
【００４４】
図３を参照すると、図２のような結果物が形成された基板の全面に絶縁膜４１０及びポリシリコン膜４１２が形成され、リセスゲートが形成される部分を露出させるフォトレジストパターン４１４が前記ポリシリコン膜４１２上に形成される。前記絶縁膜４１０は基板の表面に熱酸化工程を進行して形成され、７００℃乃至８００℃の温度で形成されたMTO(Medium Temperature Oxide)材質の酸化膜で形成されるのが好ましい。また、前記絶縁膜４１０は１００Å乃至２００Åの厚さで形成され、前記ポリシリコン膜４１２は１０００Å程度の厚さで形成することが好ましい。但し、前記絶縁膜４１０が適正な熱酸化温度と時間の調節により後述のリセスを形成するとき、エッチングマスクの役割をするに十分な厚さになるように形成された場合には前記ポリシリコン膜を形成する工程は省略されることができる。
【００４５】
図４を参照すると、前記フォトレジストパターン４１４を用いて前記ポリシリコン膜４１２をエッチングし、前記エッチングされたポリシリコン膜をエッチングマスクとして用いて前記絶縁膜４１０及び不純物導入層４０８を順次エッチングすることにより第１リセス４１６が形成される。前記第１リセス４１６の幅と深さは多様なデザインルールに従い異なるが、前記第１リセス４１６の深さは前記不純物導入層４０８のプロファイルの最下段よりも浅い深さで形成されるようにする。次いで、前記フォトレジストパターン４１４はアッシング工程を通じて除去され、前記ポリシリコン膜４１２はエッチング工程を通じて除去される。
【００４６】
図５を参照すると、前記第１リセス４１６の側面を広め、前記第１リセス４１６内の角部をラウンディングするために第１リセス内に等方性エッチング工程、例えばCDE（Chemical Dry Etching）または湿式エッチング工程が進行される。これは後述の前記第１リセスの側壁に絶縁膜スペーサーを形成する工程を円滑に行うためのマージンを確保できるからである。第１リセス４１６内にCDEまたは湿式エッチングを進行して第１リセスの側面が広められた模様が図４の結果物として示される。但し、第１リセス内にCDEまたは湿式エッチング工程を進行する工程は本発明の実施例において必ずしも必須的に要請される工程でなく、本実施例で本発明の効果を最大化するために進行される工程である。これに対する具体的な説明は後続の工程で詳しく説明されるだろう。
【００４７】
図６を参照すると、前記第１リセス４１６内に一定水準以上の厚さを有するスペーさ４１８を形成し、フォトリソグラフィ工程及びエッチング工程を進行して前記第１リセスの底面L1に存在する前記スペーサーだけを選択的に除去することにより、前記第１リセス４１６の側壁のみに前記スペーサー４１８が形成される。前記スペーサー４１８は絶縁膜として酸化膜材質からなり、２００Å乃至３００Å程度の厚い厚さに形成される。また、前記スペーサー４１８は化学気相蒸着法CVD、リフロー方式または高密度プラズマ装備を用いて蒸着する方法により形成され、異方性エッチングを進行して形成される。
【００４８】
図７を参照すると、前記第１リセスの側壁に形成されたスペーサー４１８をエッチングマスクとして用いて前記露出された第１リセスの底面L1を一定深さまでにエッチングすることにより第２リセス４１７が形成される。前記第２リセス４１７は前記第１リセスの底面で前記不純物導入層４０８のプロファイルの最下段を過ぎて一定深さを有するように形成され、前記スペーサー４１８により自己整列的に形成される。例えば、前記第２リセス４１７は前記第１リセス４１６の深さよりも２００Å乃至３００Å程度深く形成され、前記第１及び第２リセス４１６、４１７の全体深さは１５００Å程度の深さで形成されることが好ましい。また、前記第２リセス４１７を形成するためのエッチング工程は第１リセスの底面のみを選択的にエッチングするためにシリコンはエッチングされるが、酸化膜材質はエッチングされないHBrなどのエッチングガスを用いて進行することができる。
【００４９】
図８を参照すると、前記第２リセス４１７の側面を拡張するために第２リセスの側壁に等方性エッチング工程、例えばＣＤＥまたは湿式エッチング工程が進行される。前記第２リセスのサイズＬ２は第１リセスの底面のサイズＬ１よりも水平的に一定広さ、例えば第１リセスの底面のサイズＬ１よりも２００Å乃至３００Åの広さが拡張されるように形成されることができる。その結果として前記第１リセス４１６の水平サイズは前記第２リセス４１６の水平サイズよりも大きく形成され、前記第１リセス４１６の側壁に形成されたスペーサー４１８の垂直下部には前記不純物導入層が存在しないように第２リセス４１７が形成される。
【００５０】
図９に示すように、前記第２リセス４１７内にゲート絶縁膜４２０を形成した後、前記第１及び第２リセス４１６、４１７の内部と基板の表面が充分に覆われるようにゲート導電膜４２２が形成される。前記ゲート絶縁膜４２０は酸化膜材質として４０Å乃至６０Å程度の厚さを有するように形成され、９５０℃と２０分程度の乾燥酸素中で第２リセスL2の底面を熱酸化して形成されるか、あるいは化学気相蒸着法CVDまたはスパッタリング方法などを用いて蒸着される方式により形成されることができる。前記ゲート導電膜４２２は通常の蒸着方法、例えば化学気相蒸着法CVD、低圧化学気相蒸着法LPCVDまたはプラズマ化学気相蒸着法PECVDを用いて形成できる。また、前記ゲート導電膜４２２はポリシリコン膜を含むシリサイド膜、例えば、タングステンシリサイド膜からなった単一膜から形成され、ポリサイド構造で形成されることもできる。ゲート電極がポリサイド構造で形成される場合、前記ゲート導電膜が多重膜により形成されることができる。前記シリサイド膜は高融点金属のシリサイド膜で、チタニウム（Ti）、タンタル（Ta）、タングステン（W）、ニッケル（Ni）、クロム（Cr）、イリジウム（Ir）、またはルビジウム（Ru）のシリサイド膜であることができる。
【００５１】
次いで、前記ゲート導電膜４２２上にキャッピング膜４２４が形成され、フォトリソグラフィ工程及びエッチング工程によりパターニングして前記第１及び第２リセス４１６、４１７内で前記活性領域の表面上部までに延長される前記ゲート導電膜４２２を有し、前記ゲート導電膜上にキャッピング膜４２４を有するゲートスタック４２５が形成される。
【００５２】
前記第１リセス４１６内に形成された導電領域は第１電極領域を示し、第２リセス４１７内に形成された導電領域は第２電極領域を示す。また、前記キャッピング膜４２４は化学気相蒸着法CVD、低圧化学気相蒸着法LPCVD、プラズマ化学気相蒸着法PECVD、SACVD(Semi-Atmospheric Chemical Vapor Deposition)、スパッタリング方法または原子層蒸着方法により形成され、シリコン窒化膜材質で形成される。
【００５３】
図１０は図１のレイアウトを切断線II-II’にそって図示した断面であり、前記第１及び第２リセス４１６、４１７の二重構造で形成され、前記第１リセス４１６の側壁に一定水準以上の厚い絶縁膜スペーサー４１８が形成され、前記絶縁膜スペーサー４１８の垂直下部L3にもゲート導電膜が存在するようにリセスゲートが形成された結果物が明白に示される。
【００５４】
従来の技術によると、ソース/ドレインとゲート間に浅い酸化膜だけが介されて、ゲート負荷キャパシタンス及びビットライン負荷キャパシタンスがプレーナーゲートトランジスタに比べ顕著に大きくなる問題が発生される。このような現状はソース/ドレインとゲート間に介された酸化膜の厚さが浅くなるほどゲート負荷キャパシタンスが増加され、GIDL(Gate Induced Drain Leakage)が発生されるにその原因がある。このような問題を改善するため、ソース/ドレインとゲート間に厚い酸化膜を介し、ゲートを二重リセス構造で形成する方案が模索されている。
【００５５】
しかし、このような改善された構造においてソース/ドレインとゲート間に厚い酸化膜が介されることにより、その垂直下部には前記酸化膜厚さだけの不純物導入層がそのまま残されて、設定されたしきい電圧よりも低い電圧がゲートに印加される場合でもエッジ部分にチャンネルが形成されて漏洩電流が生ずるエッジ効果が発生するに従い、トランジスタが2個のしきい電圧を有するように動作するリセスゲートトランジスタの特性低下が誘発される。従って、前記酸化膜の厚さを一定水準に調節しなければならず、酸化膜を一定水準以上に介する場合には上記のリセスゲートトランジスタの特性低下を防ぐことができない。
【００５６】
反面、本発明の第１実施例によると、前記図１９及び図２０の結果物を通じてわかるように、前記第１及び第２リセスの二重構造で形成され、前記第１リセスの側壁に厚い絶縁膜スペーサーが形成され、前記絶縁膜スペーサーの垂直下部にもゲート導電膜が存在するようにリセスゲートが形成される。従って、前記絶縁膜の形成厚さに比べリセスゲートトランジスタのゲート負荷キャパシタンス及びビットライン負荷キャパシタンスを低減させ、前記絶縁膜スペーサーの厚さを一定水準以上に厚く形成しても、設定されたしきい電圧よりも低い電圧がゲートに印加される場合でもエッジ部分にチャンネルが形成されて漏洩電流が発生されるエッジ効果を防止することができる。
【００５７】
また、前記絶縁膜スペーサーの垂直下部にもゲート導電膜が存在するため、ゲートにしきい電圧よりも低い電圧が印加された場合にはエッジ部分にチャンネルが形成されず、しきい電圧が印加された場合のみにエッジ部分にチャンネルが形成されるようにリセスゲートトランジスタが形成されることにより、トランジスタが2個のしきい電圧を有するように動作するリセスゲートトランジスタの特性低下を防止することができる。上述の図５のように、前記第１リセス４１６内に等方性エッチングを進行して第１リセスの側面が広くなった場合には前記絶縁膜スペーサーを形成できる充分なマージンが確保され、よって、前記絶縁膜スペーサーの垂直下部に存在するゲート導電膜の幅が共に拡大されて、トランジスタの特性低下を抑制することができるとの本発明の効果が最大限発生されることになる。
【００５８】
また、一定水準以上に厚く形成された絶縁膜スペーサーをエッチングマスクとして用いることができるため、絶縁膜スペーサーの厚さだけアラインマージンを充分に確保することにより、トランジスタの微細化によるミスアラインメントを防止することができる。
【００５９】
従って、本発明の第１実施例によると、絶縁膜スペーサーが一定水準以上に厚く形成されることにより、絶縁膜スペーサーの厚さだけリセスゲートトランジスタのゲート負荷キャパシタンス及びビットライン負荷キャパシタンスを低減させ、リセスゲートトランジスタの特性低下を防止すると共に、スペーサーの厚さが素子の特性に合うデザインルールに従い多様に設計されることができる。
【００６０】
図１１に示すように、前記ゲートスタック４２５の側壁にゲートスペーサー４２８を形成し、前記ゲートスペーサー４２８をイオン注入マスクとして用いてｎ型の不純物、例えば燐（P）、砒素（As）などを２０KeV乃至３０KeVのエネルギー及び１．０×１０１３乃至１．０×１０１５ion atoms/cm２の濃度で注入して、前記不純物導入層４０８の一部に前記不純物導入層よりも高い不純物濃度を有する高濃度ｎ＋型ソース/ドレイン領域４３０が形成されることにより、本発明によるリセスゲートトランジスタが得られる。この場合、イオン注入時の角度を調節して前記不純物導入層４０８の一部に高濃度ｎ＋型ソース/ドレイン領域４３０が形成されるのが好ましい。
【００６１】
また、前記ゲートスペーサー４２８を形成する前に、前記ゲートスタック４２５をイオン注入マスクとして用いて高濃度ｎ＋型ソース/ドレイン領域の形成時に相対的に低濃度のｎ型不純物を低いエネルギーで前記不純物導入層４０８にイオン注入して低濃度ｎ−型ソース/ドレイン領域４２６を形成し、前記低濃度ｎ−型ソース/ドレイン領域４２６の一部に前記低濃度よりも高い不純物濃度を有する高濃度ｎ＋型ソース/ドレイン領域４３０が形成されることができる。この場合、LDD構造のソース/ドレイン領域４２６、４３０が形成される。
【００６２】
図１２乃至図２１は本発明の第２実施例に従いリセスゲートトランジスタを形成する方法を順次示す工程断面図で、以下、これを参照して具体的に説明する。加えて、図１２乃至図１９及び図２１は図１のレイアウトを切断線I−I’にそって示した断面であり、図２０は図１のレイアウトを切断線II-II’をそって示した断面である。
【００６３】
図１２を参照すると、図２に示したリセスゲートトランジスタと同様に、ｐ型半導体基板５００の所定領域に活性領域及び非活性領域を定義する素子分離膜５０２が形成され、前記ｐ型半導体基板５００の表面にｐ型不純物、例えば、ホウ素イオンを注入した後、所定の熱工程を施してｐ型のウェル領域５０４が形成される。次いで、前記素子分離膜５０２により定義された活性領域にｐ型不純物をイオン注入してしきい電圧調節領域５０６が形成され、前記素子分離膜５０２をイオン注入マスクとして用いてｎ型不純物、例えば燐（P）、砒素（As）などを注入することにより、不純物導入層５０８が形成される。
【００６４】
図１３を参照すると、図３に示したように、図１２のような結果物が形成された基板の全面に絶縁膜５１０及びポリシリコン膜５１２が形成され、リセスゲートが形成される部分を露出させるフォトレジストパターン５１４が前記ポリシリコン膜５１２上に形成される。
【００６５】
図１４を参照すると、前記フォトレジストパターン５１４を用いて前記ポリシリコン膜５１２をエッチングし、前記エッチングされたポリシリコン膜をエッチングマスクとして前記絶縁膜５１０及び不純物導入層５０８を順次エッチングすることによりリセス５１６が形成される。前記リセス５１６の幅と深さは多様なデザインルールに従い異なるが、前記リセスの深さは前記不純物導入層５０８のプロファイルの最下段を過ぎて一定深さを有するように形成される。例えば、前記リセス５１６の深さは１５００Å程度の深さで形成するのが好ましい。この後、前記フォトレジストパターン５１４はアッシング工程を通じて除去され、前記ポリシリコン膜５１２はエッチング工程を通じて除去される。
【００６６】
図１５を参照すると、前記リセス５１６の側面を広くする一方、前記リセス５１６内の角部をラウンディングするためにリセス内に等方性エッチング工程、例えば、CDEまたは湿式エッチング工程が進行される。これは後述の前記リセス内の一部に導電性物質を形成する工程及び前記リセスの側壁に絶縁膜スペーサーを形成する工程を円滑に行うためのマージを確保できるためである。前記リセス５１６内にCDEまたは湿式エッチングを進行してリセスの側面が広められ、リセス５１６内の角部がラウンディングされた模様が図１５の結果物として示される。但し、リセス内にCDEまたは湿式エッチングを進行する工程は本発明の実施例においてかならず必須的に要請される工程でなく、本実施例で本発明の効果を最大化するために進行される工程である。これに対する具体的な説明は後述の工程で詳しく説明されるだろう。また、リセスを形成するためのエッチング工程時に発生されるエッチング損傷層（etch damaged layer）の影響を最小化するため、前記リセス５１６内に犠牲酸化膜を形成し、湿式エッチングを通じて除去されることが好ましい。
【００６７】
図１６を参照すると、前記リセス５１６内に４０Å乃至６０Å程度の厚さを有するゲート絶縁膜５１７が形成される。前記ゲート絶縁膜５１７は酸化膜材質で形成され、９５０℃と２０分程度の乾燥酸素中でリセスの内部を熱酸化して形成されるか、或いは化学気相蒸着法またはスパッタリング法を用いて蒸着する方式により形成される。
【００６８】
図１７を参照すると、前記ゲート絶縁膜が形成されたリセス５１６内部に一定深さの第１ゲート導電膜５１９が形成される。前記第１ゲート導電膜５１９は通常の蒸着方法、例えば化学気相蒸着法（CVD）、低圧化学気相蒸着法（LPCVD）またはプラズマ化学気相蒸着法（PECVD）を用いて形成され、ポリシリコン膜材質で形成されることができる。また、前記第１ゲート導電膜５１９は前記リセスの内部が充分に充填されるように導電膜を形成した後、エッチバック工程を進行して前記リセス５１６内に５００Å乃至８００Åの厚さで形成されることが好ましい。
【００６９】
図１８を参照すると、前記未充填されたリセス５１６の側壁にスペーさー５１８が形成される。前記スペーサー５１８は絶縁膜で、酸化膜材質からなり、２００Å乃至５００Å程度の厚い厚さで形成される。また、前記スペーサー５１８は化学気相蒸着法（CVD）、リフロー（reflow）方式または高密度プラズマ（HDP）装備を用いて蒸着する方式により形成された後、異方性エッチングを進行して形成される。
【００７０】
図１９を参照すると、前記リセス４１７内に未充填された部分と基板の表面が充分に覆われるように第２ゲート導電膜５２２が形成される。前記第２ゲート導電膜５２２は通常の蒸着方法、例えば、化学気相蒸着法、低圧化学気相蒸着法またはプラズマ化学気相蒸着法を用いて形成されることができる。また、前記第２ゲート導電膜５２２はポリシリコン膜を含むシリサイド膜、例えば、タングステンシリサイド膜からなる単一膜で形成され、ポリサイド構造で形成されることもできる。ゲート電極がポリサイド構造で形成される場合、前記ゲート導電膜が多重膜で形成されることができる。前記シリサイド膜は高融点金属のシリサイド膜で、チタニウムTi、タンタル（Ta）、タングステン（W）、ニッケル（Ni）、クロム（Cr）、イリジウム（Ir）、またはルビジウム（Ru）のシリサイド膜であることができる。
【００７１】
次いで、前記第２ゲート導電膜５２２上にキャッピング膜５２４が形成され、フォトリソグラフィ工程及びエッチング工程でパターニングして、前記リセス５１６内で活性領域の表面上部までに延長される前記第１及び第２ゲート導電膜５２２を有し、前記第２ゲート上にキャッピング膜５２４を有するゲートスタック５２５が形成される。前記第１ゲート導電膜で形成された導電領域は第１電極領域を示し、第２ゲート導電膜で形成された導電領域は第２電極領域を示す。また、前記キャッピング膜５２４は化学気相蒸着法、低圧化学気相蒸着法、プラズマ化学気相蒸着法、SACVD、スパッタリング法または原子層蒸着方法により形成され、シリコン窒化膜材質で形成されることができる。
【００７２】
図２０は本発明の第２実施例において図１１のレイアウトを切断線II-II’にそって示した断面図である。前記第１及び第２ゲート導電膜５１９、５２２の二重構造で形成され、前記リセス５１６の側壁の一部に厚い絶縁膜スペーサーが形成され、前記絶縁膜スペーサー５１８の垂直下部に第２ゲート導電膜が存在するようにリセスゲートの形成された結果物が明白に示される。
【００７３】
リセス内にスペーサーを先に形成した後にゲート導電膜を形成する工程が進行される場合、ゲート導電膜の形成時に一部領域にボイドのような未充填部分が発生して素子不良の原因になるため、リセス内のスペーサーを一定水準以上に厚く形成することができないという問題が誘発されるが、本発明の第２実施例によると、前記リセス内に第１ゲート導電膜が形成された後、前記未充填されたリセスの側壁にスペーサーが形成されるため、スペーサーの厚さを一定水準以上に厚く形成することができるし、素子の多様なデザインルールに従いスペーサーの厚さが容易に調節されることができる。
【００７４】
また、本発明の第２実施例では前記図１９及び図２０の結果物からわかるように、前記第１及び第２ゲート導電膜の二重構造で形成され、前記第２ゲート導電膜が形成された前記リセスの側壁に厚い絶縁膜スペーサーが形成され、前記絶縁膜スペーサーの垂直下部にもゲート導電膜が存在するようにリセスゲートが形成される。従って、前記絶縁膜の形成厚さに比べリセスゲートトランジスタのゲート負荷キャパシタンス及びビットライン負荷キャパシタンスを低減させ、前記絶縁膜スペーサーの厚さを一定水準以上に厚く形成しても設定されたしきい電圧よりも低い電圧がゲートに印加される場合にもエッジ部分にチャンネルが形成されて漏洩電流が発生するエッジ効果が発生するに従い、トランジスタが2個のしきい電圧を有するように動作するリセスゲートトランジスタの特性低下を防止することができる。上述の図１５のように、前記リセス５１６内に等方性エッチングを進行してリセスの側面が広くなった場合には前記絶縁膜スペーサーを形成できる充分なマージンが確保され、従って、前記絶縁膜スペーサーの垂直下部に存在するゲート導電膜の幅が共に拡大されてトランジスタの特性低下をより抑制し得るとの本発明の効果が最大限に発生される。
【００７５】
また、厚く形成された絶縁膜スペーサーをエッチングマスクとして用いるため、絶縁膜スペーサーの厚さだけアラインマージンを充分に確保することにより、トランジスタの微細化によるミスアラインメントを防止することができる。
【００７６】
従って、本発明の第２実施例によると、絶縁膜スペーサーが一定水準以上に厚く形成され、素子の特性に合うデザインルールに従いスペーサーの厚さが容易に調節でき、絶縁膜スペーサーの厚さだけリセスゲートトランジスタのゲート負荷キャパシタンス及びビットライン負荷キャパシタンスを低減させることができる。
【００７７】
図２１を参照すると、前記ゲートスタック５２５の側壁にゲートスペーサー５２８を形成し、前記ゲートスペーサー５２８をイオン注入マスクとして用いてｎ型の不純物、例えば、燐（P）、砒素（As）などを２０KeV乃至３０KeVのエネルギー及び１．０×１０１３乃至１．０×１０１５ion atoms/cm２の濃度で注入して、前記不純物導入層５０８の一部に前記不純物導入層よりも高い不純物濃度を有する高濃度ｎ＋型ソース/ドレイン領域５３０が形成される。この場合、イオン注入時の角度を調節して前記不純物導入層の一部に高濃度ｎ＋型ソース/ドレイン領域が形成されるようにすることが好ましい。また、前記ゲートスタック５２５の側壁にゲートスペーサー５２８を形成する前に、前記ゲートスタック５２５をイオン注入マスクとして用いて高濃度ｎ＋型ソース/ドレイン領域の形成時よりも相対的に低濃度のｎ型不純物を低いエネルギーで前記不純物導入層５０８にイオン注入して低濃度ｎ−型ソース/ドレイン領域５２６を形成した後、前記低濃度ｎ−型ソース/ドレイン領域５２６の一部に前記低濃度よりも高い不純物濃度を有する高濃度ｎ＋型ソース/ドレイン領域５３０が形成される。この場合、LDD構造のソース/ドレイン領域５２６、５３０が形成される。
【００７８】
本発明によるリセスゲートトランジスタは前記第１及び第２実施例による設計方式に限らずに多様に設計されて形成されることは、本発明が属する技術分野で通常の知識を有するものには自明な事実である。従って、本発明による前記リセスゲートトランジスタは前記導電形以外に反対導電形の基板及び反対導電形の不純物を用いて形成され、メモリセルを形成するためにキャパシタと連結される複数のリセスゲートトランジスタで形成されることができる。
【００７９】
［発明の効果］
以上、説明したように本発明は、リセスゲートの側壁に形成された絶縁膜スペーサーの垂直下部にもゲート導電膜が存在するようにリセスゲートが形成されて、設定されたしきい電圧よりも低い電圧がゲートに印加される場合でもエッジ部分にチャンネルが形成されて漏洩電流が発生されるエッジ効果を最小化または防止できるとの効果がある。
【００８０】
また、本発明はリセスゲートの側壁に厚い絶縁膜スペーサーが形成され、絶縁膜スペーサーの垂直下部にもゲート導電膜が存在するようにリセスゲートが形成されて、ゲート負荷キャパシタンス及びビットライン負荷キャパシタンスを低減できるとの効果がある。
【００８１】
また、本発明はリセスゲートのリセス内に一部分のゲート導電膜が形成された後に絶縁膜スペーサーが形成されるため、スペーサーの厚さを一定水準以上に厚く形成できるとの効果がある。
【００８２】
また、本発明は素子の多様なデザインルールに従いリセスゲートのインナースペーサーの厚さが容易に調節されるとの効果がある。
【００８３】
また、本発明は厚く形成された絶縁膜スペーサーをエッチングマスクとして用いるため、絶縁膜スペーサーの厚さだけアラインマージンを充分に確保することによりトランジスタの微細化によるミスアラインメントが防止されるとの効果がある。 
【図面の簡単な説明】
【００８４】
【図１】本発明によるリセスゲートトランジスタのレイアウトを示した図である。
【図２】本発明の第１実施例によるリセスゲートトランジスタを形成する方法を順次示す工程断面図であって、最初の工程を示す図である。
【図３】図２の次の工程を示す図である。
【図４】図３の次の工程を示す図である。
【図５】図４の次の工程を示す図である。
【図６】図５の次の工程を示す図である。
【図７】図６の次の工程を示す図である。
【図８】図７の次の工程を示す図である。
【図９】図８の次の工程を示す図である。
【図１０】図９の次の工程を示す図である。
【図１１】図１０の次の工程を示す図である。
【図１２】本発明の第２実施例によるリセスゲートトランジスタを形成する方法を順次示す工程断面図であって、最初の工程を示す図である。
【図１３】図１２の次の工程を示す図である。
【図１４】図１３の次の工程を示す図である。
【図１５】図１４の次の工程を示す図である。
【図１６】図１５の次の工程を示す図である。
【図１７】図１６の次の工程を示す図である。
【図１８】図１７の次の工程を示す図である。
【図１９】図１８の次の工程を示す図である。
【図２０】図１９の次の工程を示す図である。
【図２１】図２０の次の工程を示す図である。
【図２２】通常のリセスゲートトランジスタのレイアウトを示す図である。
【図２３】従来技術によるリセスゲートトランジスタを形成する方法を順次示す工程断面図であって、最初の工程を示す図である。
【図２４】図２３の次の工程を示す図である。
【図２５】図２４の次の工程を示す図である。
【図２６】図２５の次の工程を示す図である。
【図２７】図２６の次の工程を示す図である。
【図２８】他の従来技術によるリセスゲートトランジスタを形成する方法を順次示す工程断面図であって、最初の工程を示す図である。
【図２９】図２８の次の工程を示す図である。
【図３０】図２９の次の工程を示す図である。
【図３１】図３０の次の工程を示す図である。
【図３２】図３１の次の工程を示す図である。
【図３３】図３２の次の工程を示す図である。
【図３４】図３３の次の工程を示す図である。
【符号の説明】
【００８５】
４００  半導体基板
４０２  素子分離膜
４０４  ウェル領域
４０６  しきい電圧調節領域
４０８  不純物導入層
４１６  第１リセス
４１７  第２リセス
４１８  絶縁膜スペーサー
４２０  ゲート絶縁膜
４２２  ゲート導電膜
４２４  キャッピング膜
４２６  低濃度ソース/ドレイン領域
４２８  ゲートスペーサー
４３０  高濃度ソース/ドレイン領域
【図１】
0004738745.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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