(57)【特許請求の範囲】
【請求項１】
アナログ信号処理回路における反転極性のアナログ出力バッファのＤＣ出力オフセットレベルをデジタル信号に変換するアナログ／デジタル変換器と、
上記アナログ／デジタル変換器から出力されるデジタル信号が入力され、オフセット補償を行うためのデジタルデータを保持するレジスタと、
上記レジスタを介して上記アナログ／デジタル変換器から出力されるデジタル信号が入力され、このデジタル信号をアナログ信号に変換するデジタル／アナログ変換器と、
上記デジタル／アナログ変換器から出力されるアナログ信号が入力され、その振幅レベルを減衰させる減衰器と、
上記減衰器の出力信号と上記アナログ信号処理回路の出力信号が入力され、これらの信号を加算して、上記反転極性のアナログ出力バッファの入力信号として供給するアナログ加算器と、
上記アナログ加算器の出力信号と内部回路からの信号とを切り替えて上記アナログ／デジタル変換器に供給するスイッチとを具備し、
上記デジタル／アナログ変換器はＲ−２Ｒタイプであり、上記減衰器は、上記Ｒ−２Ｒタイプのデジタル／アナログ変換器の出力端子と基準電圧源との間に接続された第１の抵抗素子を備え、上記Ｒ−２Ｒタイプのデジタル／アナログ変換器の出力端子が上記アナログ加算器の一方の入力端子に接続される事を特徴とするオフセット補償回路。
【請求項２】
前記アナログ加算器及び前記反転極性のアナログ出力バッファは、正転入力端子が基準電圧源に接続されたオペアンプと、このオペアンプの反転入力端子と前記アナログ信号処理回路の出力端子との間に接続された第２の抵抗素子と、上記オペアンプの反転入力端子と前記減衰器の出力端子との間に接続された第３の抵抗素子と、上記オペアンプの反転入力端子と当該オペアンプの出力端子との間に接続された第４の抵抗素子とを備える事を特徴とする請求項１に記載のオフセット補償回路。
【請求項３】
アナログ信号処理回路における正転極性のアナログ出力バッファのＤＣ出力オフセットレベルをデジタル信号に変換するアナログ／デジタル変換器と、
上記アナログ／デジタル変換器から出力されるデジタル信号が入力され、オフセット補償を行うためのデジタルデータを保持するレジスタと、
上記レジスタを介して上記アナログ／デジタル変換器から出力されるデジタル信号が入力され、このデジタル信号をアナログ信号に変換するデジタル／アナログ変換器と、
上記デジタル／アナログ変換器から出力されるアナログ信号が入力され、その振幅レベルを減衰させる減衰器と、
上記減衰器の出力信号と上記アナログ信号処理回路の出力信号が入力され、上記アナログ信号処理回路の出力信号から上記減衰器の出力信号を減算して、上記正転極性のアナログ出力バッファの入力信号として供給するアナログ減算器と、
上記アナログ減算器の出力信号と内部回路からの信号とを切り替えて上記アナログ／デジタル変換器に供給するスイッチとを具備し、
上記デジタル／アナログ変換器はＲ−２Ｒタイプであり、上記減衰器は、上記Ｒ−２Ｒタイプのデジタル／アナログ変換器の出力端子と基準電圧源との間に接続された第１の抵抗素子を備え、上記Ｒ−２Ｒタイプのデジタル／アナログ変換器の出力端子が上記アナログ減算器の一方の入力端子に接続される事を特徴とするオフセット補償回路。
【請求項４】
前記アナログ減算器は、第１のオペアンプと、この第１のオペアンプの正転入力端子と基準電圧源間に接続された第２の抵抗素子と、上記第１のオペアンプの正転入力端子と前記減衰器の出力端子間に接続された第３の抵抗素子と、上記第１のオペアンプの反転入力端子と前記アナログ信号処理回路の出力端子との間に接続された第４の抵抗素子と、上記第１のオペアンプの反転入力端子と上記第１のオペアンプの出力端子との間に接続された第５の抵抗素子とを備え、
前記正転極性のアナログ出力バッファは、正転入力端子が基準電圧源に接続された第２のオペアンプと、この第２のオペアンプの反転入力端子とアナログ減算器の出力端子との間に接続された第６の抵抗素子と、上記第２のオペアンプの反転入力端子と上記第２のオペアンプの出力端子との間に接続された第７の抵抗素子とを備える事を特徴とする請求項３に記載のオフセット補償回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号処理回路における出力信号のＤＣオフセットを補償するオフセット補償回路に関するもので、例えばＣＤプレーヤやＤＶＤプレーヤ用のアナログ・フロント・エンド信号処理用のＬＳＩ等において、出力のＤＣオフセットが動作や性能に影響を与える回路に好適なものである。
【背景技術】
【０００２】
一般に、オペアンプ単体でのＤＣ入力オフセットは、入力の差動段を構成しているトランジスタの特性のマッチングのずれによって生じる。トランジスタ同士の特性のずれは、トランジスタの製造プロセスに起因し、特にＭＯＳトランジスタの場合には、製造プロセスのみで改善する事は困難である。
【０００３】
そこで、回路的な工夫でＤＣ入力オフセットを補償する方法が開発され、例えばＩＣＬ７６５０（ＩＮＴＥＲＳＩＬ社）、ＭＡＸ４３０，４３２（Ｍａｘｉｍ社）、ＴＳＣ９１１，９１３，９１４（ＴＳＣ社）等により製品化されている。
【０００４】
図９は、オペアンプ単体でのＤＣ入力オフセットを補償する従来のオフセット補償回路を示している。この回路は、ＰＭＯＳ（Ｐチャネル型ＭＯＳ）トランジスタＭＰ１，ＭＰ２、ＮＭＯＳ（Ｎチャネル型ＭＯＳ）トランジスタＭＮ１，ＭＮ２，ＭＮ４で構成されるオペアンプ１０のＤＣ入力オフセットを補償するものである。上記オペアンプ１０には、正転入力信号ＶＰｉｎ、反転入力信号ＶＭｉｎ及びバイアス電圧ＶＢＩＡＳが入力され、出力信号ＶＯＵＴを出力する。このような回路構成のオペアンプ１０では、ＰＭＯＳトランジスタＭＰ１とＭＰ２の特性と、ＮＭＯＳトランジスタＭＮ１とＭＮ２の特性のずれが、ＤＣ入力オフセットを生じる原因となる。
【０００５】
オフセット補償回路は、ＰＭＯＳトランジスタＭＰ３、ＮＭＯＳトランジスタＭＮ３、スイッチＳＷ１，ＳＷ２、アンプ１１、基準電圧生成回路１２及び容量素子（キャパシタ）Ｃ１，Ｃ２等から構成されている。
【０００６】
上記図９に示した回路方式は、チョッパ・スタビライザ型アンプと呼ばれている。チョッパ・スタビライザ型アンプは、トランジスタＭＰ１，ＭＰ２とトランジスタＭＮ１，ＭＮ２で構成されている通常の差動段に、ＤＣ入力オフセットを検出するためのトランジスタＭＰ３とＭＮ３で構成されたオフセット検出段１３を付加した構成となっている。
【０００７】
そのオフセット補償動作は、チョッピング・クロックによって、２つのスイッチＳＷ１，ＳＷ２をｓｗＡ側とｓｗＢ側に交互に接続する事により実現される。すなわち、スイッチＳＷ１，ＳＷ２がｓｗＡ側に接続された場合には、トランジスタＭＮ１とＭＮ３には同一の反転入力信号ＶＭｉｎが入力される。そして、トランジスタＭＰ３とＭＮ３の出力レベルが、基準電圧生成回路１２から出力される基準電圧Ｖｒと同レベルになるように、アンプ１１によってトランジスタＭＰ１のバックゲートが制御される。制御が完了すると、トランジスタＭＰ１とＭＮ１の出力レベルは、トランジスタＭＰ３とＭＮ３の出力レベルと同一の基準電圧Ｖｒになる。
【０００８】
一方、スイッチＳＷ１，ＳＷ２がｓｗＢ側に接続された場合には、トランジスタＭＮ２とＭＮ３には同一の正転入力信号ＶＰｉｎが入力される。そして、トランジスタＭＰ３とＭＮ３の出力レベルが、基準電圧Ｖｒと同レベルになるようにアンプ１１によってトランジスタＭＰ２のバックゲートが制御される。制御が完了すると、トランジスタＭＰ２とＭＮ２の出力レベルは、トランジスタＭＰ３とＭＮ３の出力レベルと同一の基準電圧Ｖｒになる。
【０００９】
この２つの動作を交互に繰り返す事により、トランジスタＭＰ１とＭＮ１の出力レベルとトランジスタＭＰ２とＭＮ２の出力レベルは、同一の基準電圧Ｖｒになる様に制御される。これにより、それぞれのＤＣ入力オフセットによる誤差電圧は、トランジスタＭＰ１とＭＰ２のバックゲート端子を制御する制御電圧の差として吸収され、それぞれのＤＣ入力オフセットが補償される事となる。
【００１０】
なお、容量素子Ｃ１とＣ２は、トランジスタＭＰ１，ＭＰ２のバックゲート端子が制御されていない場合には、それぞれのバックゲート端子が高インピーダンス状態となるため、制御電圧を保持するために設けられている。
【００１１】
しかしながら、上述したチョッパ・スタビライザ型アンプでは、ＤＣ入力オフセットを検出するための検出段（トランジスタＭＰ３，ＭＮ３）１３、バックゲート制御用のアンプ１１、基準電圧生成回路１２、制御電圧を保持するための容量素子Ｃ１，Ｃ２及びチョッピング・クロックを生成するクロック生成回路等が付加回路として必要となる。また、チョッピング・クロックは、スイッチングノイズを生ずるため、高い周波数では使用できず、必然的に制御電圧を保持するための容量素子Ｃ１とＣ２の容量値を大きくする必要が有る。この結果、ＬＳＩにおけるチップサイズの増大を招くという問題がある。
【００１２】
ところで、アンプの応用回路としては、ＣＤプレーヤやＤＶＤプレーヤ用のアナログ・フロント・エンド信号処理用のＬＳＩ等が有り、例えば図１０に示すようなアナログ信号処理回路に用いられている。この回路は、オペアンプ１４〜１７、抵抗素子Ｒ１〜Ｒ９、可変抵抗素子ＲＶ、及び容量素子Ｃ３〜Ｃ７等から構成されている。
【００１３】
この様な応用回路において、前述したチョッパ・スタビライザ型アンプを適用しようとすると、チョッピング・クロックを生成するクロック生成回路は共通で使用できるものの、応用回路に用いられるアンプの数分だけオフセット補償回路が必要になってくる。この様な応用分野においては、ＬＳＩ全体で数１０個のアンプを使用する事も珍しくなく、このためチョッパ・スタビライザ型アンプを用いた場合の回路規模の増大は避けられず、特にＭＯＳトランジスタを用いて上記アナログ・フロント・エンド信号処理用のＬＳＩ等を実現する上で大きな問題となっている。
【００１４】
また、上記チップサイズの増大のみならず、チョッピング・クロックによるスイッチングノイズを考慮しなければならないため、チョッピング・クロックの周波数を選択する等の設計上の煩雑さは免れられない。しかも、そのスイッチングノイズに関しては、影響を減らす事は可能であるが、無くす事は不可能である。
【００１５】
更に、入力信号の周波数とチョッピング・クロックの周波数が近づいた場合には、入力信号がチョッピング・クロックの周波数によって変調される相互変調の問題がある。この事は、製品応用上において入力信号の使用周波数の範囲を制限する事を意味し、応用範囲を狭めるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、回路規模の増大を抑制でき、低コスト化が図れるオフセット補償回路を提供する事にある。
【００１７】
また、この発明の他の目的は、チョッピング・クロックに関係するノイズの問題や相互変調等の問題点を回避できるオフセット補償回路を提供する事にある。
【００１８】
この発明の更に他の目的は、入力信号がチョッピング・クロックの周波数によって変調される相互変調の問題を回避でき、製品応用上において入力信号の使用周波数の範囲を制限する必要がなく、応用範囲を広げる事ができるオフセット補償回路を提供する事にある。
【課題を解決するための手段】
【００１９】
本発明のオフセット補償回路は、アナログ信号処理回路における反転極性のアナログ出力バッファのＤＣ出力オフセットレベルをデジタル信号に変換するアナログ／デジタル変換器と、上記アナログ／デジタル変換器から出力されるデジタル信号が入力され、オフセット補償を行うためのデジタルデータを保持するレジスタと、上記レジスタを介して上記アナログ／デジタル変換器から出力されるデジタル信号が入力され、このデジタル信号をアナログ信号に変換するデジタル／アナログ変換器と、上記デジタル／アナログ変換器から出力されるアナログ信号が入力され、その振幅レベルを減衰させる減衰器と、上記減衰器の出力信号と上記アナログ信号処理回路の出力信号が入力され、これらの信号を加算して、上記反転極性のアナログ出力バッファの入力信号として供給するアナログ加算器と、上記アナログ加算器の出力信号と内部回路からの信号とを切り替えて上記アナログ／デジタル変換器に供給するスイッチとを具備し、上記デジタル／アナログ変換器はＲ−２Ｒタイプであり、上記減衰器は、上記Ｒ−２Ｒタイプのデジタル／アナログ変換器の出力端子と基準電圧源との間に接続された第１の抵抗素子を備え、上記Ｒ−２Ｒタイプのデジタル／アナログ変換器の出力端子が上記アナログ加算器の一方の入力端子に接続される。
【００２０】
本発明のオフセット補償回路は、アナログ信号処理回路における正転極性のアナログ出力バッファのＤＣ出力オフセットレベルをデジタル信号に変換するアナログ／デジタル変換器と、上記アナログ／デジタル変換器から出力されるデジタル信号が入力され、オフセット補償を行うためのデジタルデータを保持するレジスタと、上記レジスタを介して上記アナログ／デジタル変換器から出力されるデジタル信号が入力され、このデジタル信号をアナログ信号に変換するデジタル／アナログ変換器と、上記デジタル／アナログ変換器から出力されるアナログ信号が入力され、その振幅レベルを減衰させる減衰器と、上記減衰器の出力信号と上記アナログ信号処理回路の出力信号が入力され、上記アナログ信号処理回路の出力信号から上記減衰器の出力信号を減算して、上記正転極性のアナログ出力バッファの入力信号として供給するアナログ減算器と、上記アナログ減算器の出力信号と内部回路からの信号とを切り替えて上記アナログ／デジタル変換器に供給するスイッチとを具備し、上記デジタル／アナログ変換器はＲ−２Ｒタイプであり、上記減衰器は、上記Ｒ−２Ｒタイプのデジタル／アナログ変換器の出力端子と基準電圧源との間に接続された第１の抵抗素子を備え、上記Ｒ−２Ｒタイプのデジタル／アナログ変換器の出力端子が上記アナログ減算器の一方の入力端子に接続される。
【００２１】
上記のような構成では、アナログ／デジタル変換器とデジタル／アナログ変換器を用い、アナログ／デジタル変換器でＤＣ出力オフセットを検出し、検出したＤＣ出力オフセットレベルをデジタル／アナログ変換器でアナログ信号レベルに変換し、アナログ信号処理回路内へ帰還してＤＣオフセットレベル分だけ引き去る事によって、ＤＣ出力オフセットを補償する。
【００２２】
これによって、回路規模の増大を抑制でき、低コスト化が図れる。
【００２３】
また、チョッピング・クロックを用いないので、チョッピング・クロックに関係するノイズの問題や相互変調等の問題点を回避できる。
【００２４】
更に、入力信号がチョッピング・クロックの周波数によって変調されることはなく、相互変調の問題が発生することもないので、製品応用上において入力信号の使用周波数の範囲を制限する必要がなく、応用範囲を広げる事ができる。
【発明の効果】
【００２５】
本発明によれば、回路規模の増大を抑制でき、低コスト化が図れるオフセット補償回路が得られる。
【００２６】
また、チョッピング・クロックに関係するノイズの問題や相互変調等の問題点を回避できるオフセット補償回路が得られる。
【００２７】
更に、入力信号がチョッピング・クロックの周波数によって変調される相互変調の問題を回避でき、製品応用上において入力信号の使用周波数の範囲を制限する必要がなく、応用範囲を広げる事ができるオフセット補償回路が得られる。
【発明を実施するための最良の形態】
【００２８】
図１は、本発明の第１の実施の形態に係るオフセット補償回路の概略構成を示すブロック図である。このオフセット補償回路は、アナログ信号処理回路２１における出力部（反転極性のアナログ出力バッファ２２）に設けられており、アナログ加算器２３、アナログ／デジタル（Ａ／Ｄ）変換器２４、デジタル／アナログ（Ｄ／Ａ）変換器２５、及びアナログ減衰器（ＡＴＴ）２６等から構成されている。
【００２９】
アナログ信号処理回路２１にはアナログ信号が入力され、予め定められた信号処理が行われる。この回路２１の出力信号は、アナログ加算器２３の一方の入力端に供給される。上記アナログ加算器２３の出力信号は、アナログ出力バッファ２２に供給される。この出力バッファ２２から出力されるアナログ信号は、外部または次段の回路に供給されると共に、出力バッファ２２のＤＣレベルを測定するＡ／Ｄ変換器２４に供給されてデジタルデータ（デジタル信号）に変換される。このＡ／Ｄ変換器２４の出力信号は、Ｄ／Ａ変換器２５に供給されてアナログデータ（アナログ信号）に変換された後、アナログ減衰器２６により減衰されてアナログ加算器２３の他方の入力端に供給される。アナログ加算器２３は、上記アナログ信号処理回路２１の出力信号とアナログ減衰器２６の出力信号を加算して出力バッファ２２に供給するようになっている。
【００３０】
すなわち、この図１に示す回路では、アナログ信号処理回路２１における出力バッファ２２のＤＣ出力オフセットを検出するために、Ａ／Ｄ変換器２４を用いて、検出したＤＣ出力オフセットレベルをデジタル値に変換する。変換されたデジタル値は、アナログ信号処理回路２１に帰還するためにＤ／Ａ変換器２５を用いて、アナログ信号レベルに変換する。上記出力バッファ２２のゲインがＫ倍の場合には、アナログ減衰器２６を用いて、その変換されたアナログ信号レベルを出力バッファ２２のゲイン分（１／Ｋ）だけ減衰する。そして、出力バッファ２２の極性が反転の場合には、アナログ加算器２３を用いて、その減衰されたアナログ信号とアナログ信号処理回路２１の出力信号とを加算する。その減衰されたアナログ信号は、アナログ信号処理回路２１のＤＣ出力オフセットレベルが、反転の出力バッファ２２でゲイン（−Ｋ）倍され、アナログ減衰器２６で（１／Ｋ）倍に減衰された信号となるため、元のアナログ信号処理回路２１のＤＣ出力オフセットレベルと同一のアナログ反転信号レベルとなっている。
【００３１】
従って、両者を加算したアナログ加算器２３の出力信号は、元のアナログ信号処理回路２１のＤＣ出力オフセットが無い出力信号レベルとなり、その信号を出力する反転の出力バッファ２２の出力もＤＣ出力オフセットが無い出力信号レベルとなる。
【００３２】
一方、上記アナログ出力バッファ２２の極性が正転の場合には、アナログ減算器を用いて、アナログ信号処理回路２１の出力信号から減衰されたアナログ信号を減算すれば良い。その減衰されたアナログ信号は、アナログ信号処理回路２１のＤＣ出力オフセットレベルが、正転の出力バッファでゲイン（Ｋ）倍され、減衰器２６で（１／Ｋ）倍減衰された信号となるため、元のアナログ信号処理回路２１のＤＣ出力オフセットレベルと同一のアナログ信号レベルとなっている。
【００３３】
従って、両者を減算したアナログ減算器の出力は、元のアナログ信号処理回路２１のＤＣ出力オフセットが無い出力信号レベルとなり、その信号を出力する正転の出力バッファの出力もＤＣ出力オフセットが無い出力信号レベルとなる。以上のような動作によりＤＣ出力オフセットを補償する事が可能となる。
【００３４】
なお、上記減衰器２６の減衰比は、反転極性または正転極性のアナログ出力バッファ２２のゲインをＫ１、上記アナログ／デジタル変換器２４のゲインをＫ２としたときに、両者を乗算した数値の逆数（１／（Ｋ１×Ｋ２））と実質的に等しくしても良い。これによって、上記アナログ／デジタル変換器２４のゲインも配慮しつつＤＣ出力オフセットを補償できる。
【００３５】
また、図１に示した回路中に用いられているアナログ／デジタル変換器やデジタル／アナログ変換器の分解能に関しては、応用回路上においてＤＣ出力オフセットの許容値のレベルに応じて選び必要性が有るが、数ｍＶ程度で良ければ８ビット（ｂｉｔ）程度の分解能があれば良いと考えられる。
【００３６】
更に、ＤＣ出力オフセットを補償する信号は、チョッパ・スタビライザ型アンプでは、アナログ値であったため、アナログ値を保持するための容量素子が必要となり、なおかつダイナミックな動作を行うため、アナログ値を一定に保つために検出と補償の動作を繰り返し行う必要が有った。しかし、本実施の形態では、ＤＣ出力オフセットを補償する信号は、デジタル値のため保持するのが容易となっている。従って、本発明では、電源投入時の初期設定の段階で、一度だけＤＣ出力オフセットを補償するだけで良く、回路設計上や回路動作上において、オフセット補償に関係する制約が全く必要ない。
【００３７】
また、アナログ／デジタル変換器２４は、ＤＣ出力オフセットレベルを検出するときに一度だけ動作するだけであるため、時分割動作させる事により兼用する事が可能となる。そして、デジタル／アナログ変換器２４等は、アナログ信号処理回路の出力分だけ有れば良いため、回路規模的には、使用するオペアンプ数が少ない場合には、チョッパ・スタビライザ型アンプの方が有利となるが、使用するオペアンプの数が増えるに従って本発明のオフセット補償方式の方が有利となっている。特にＤＣプレーヤやＤＶＤプレーヤ用のアナログ・フロント・エンド信号処理用のＬＳＩ等で用いられているアナログ信号処理回路では、使用するオペアンプの数が多いため本発明の補償方式を使用する事により、回路規模を削減する効果が有り、低コスト化に寄与する事ができる。
【００３８】
また、チョッパ・スタビライザ型アンプで使用されているチョッピング・クロックを用いる必要性が無いため、チョッピング・クロックに関係するノイズ問題や相互変調等の問題点を回避する事が出来る。
【００３９】
更に、チョッパ・スタビライザ型アンプでは、アンプに起因するオフセットのみしか補償する事が出来ないが、本発明の補償方式では、アナログ出力のＤＣオフセットに影響を与えるアンプ以外の要因に関しても同様に補償されるため、システム全体のオフセット特性の改善にも寄与できる。例えば、外付け部品（ＣＤプレーヤやＤＶＤプレーヤでは、ピックアップヘッド用のレーザーダイオードなど）に起因する出力オフセット等に関してもオフセット補償する事が出来る。
【００４０】
そして、更にアナログ的なオフセット補償動作とデジタル的なオフセット補償動作を組み合わせた回路構成にする事により、高精度のオフセット補償を実現する事ができると共に、アナログ入力信号の大きなオフセット電圧に対しても対応する事ができる。この事は、安価な外付け部品を使用できる事を意味し、システム全体のコスト低減を図る事が可能となる。
【００４１】
また、オフセット補償用のデジタル／アナログ変換器に入力されるデジタルデータを信号処理して与える事により、ソフト的なＤＣオフセットの調整が可能となり、ハード的なアナログ制御では困難な特殊な制御等にも応用できる可能性がある。
【００４２】
図２は、上記図１に示したオフセット補償回路におけるアナログ信号処理回路２１、アナログ加算器２３、出力バッファ２２、及びアナログ減衰器２６の具体的な回路構成例を示す回路図である。
【００４３】
上記アナログ信号処理回路２１は、基本的には図１０に示した回路と同様であり、オペアンプ１４〜１６、抵抗素子Ｒ１〜Ｒ７、可変抵抗素子ＲＶ及び容量素子（キャパシタ）Ｃ３〜Ｃ６等により構成されている。上記抵抗素子Ｒ１，Ｒ２の一端には、アナログ信号ＴＰ１，ＴＮ１が供給される。これら抵抗素子Ｒ１，Ｒ２の他端には、オペアンプ１４，１５の反転入力端子（−）がそれぞれ接続される。上記オペアンプ１４の出力端子と反転入力端子（−）間には抵抗素子Ｒ３と容量素子Ｃ３が並列接続され、正転入力端子（＋）は基準電圧源ＶＲＥＦ（通常、電源電圧ＶＤＤ／２レベル）に接続される。上記オペアンプ１５の出力端子と反転入力端子（−）間には可変抵抗素子ＲＶと容量素子Ｃ４が並列接続され、正転入力端子（＋）は基準電圧源ＶＲＥＦに接続される。上記オペアンプ１４，１５の出力端子にはそれぞれ抵抗素子Ｒ４，Ｒ５の一端が接続され、これら抵抗素子Ｒ４，Ｒ５の他端はそれぞれ、オペアンプ１６の正転入力端子（＋）と反転入力端子（−）に接続される。上記オペアンプ１６の正転入力端子（＋）と基準電圧源ＶＲＥＦとの間には、抵抗素子Ｒ６と容量素子Ｃ５が並列接続されている。また、上記オペアンプ１６の出力端子と反転入力端子（−）との間には、抵抗素子Ｒ７と容量素子Ｃ６が並列接続されている。そして、上記オペアンプ１６の出力信号がアナログ加算器及び出力バッファ２７に供給されるようになっている。
【００４４】
上記アナログ加算器及び出力バッファ２７は、図１に示した回路におけるアナログ加算器２３と出力バッファ２２に対応するもので、オペアンプ１８、抵抗素子Ｒ１１〜Ｒ１３及び容量素子Ｃ８等を含んで構成されている。上記オペアンプ１８の正転入力端子（＋）は基準電圧源ＶＲＥＦに接続され、反転入力端子（−）には抵抗素子Ｒ１１，Ｒ１３の一端が接続される。上記抵抗素子Ｒ１３の他端は、上記オペアンプ１６の出力端子に接続される。また、上記オペアンプ１８の出力端子と反転入力端子（−）間には、抵抗素子Ｒ１２と容量素子Ｃ８が並列接続されている。そして、上記オペアンプ１８の出力信号がアナログ出力として外部または他の回路に供給されると共に、Ａ／Ｄ変換器２４に供給されるようになっている。
【００４５】
また、上記アナログ減衰器２６は、抵抗素子ＲＡ１，ＲＡ２により構成されている。上記抵抗素子ＲＡ１の一端はＤ／Ａ変換器２５の出力端子に接続され、この抵抗素子ＲＡ１の他端と基準電圧源ＶＲＥＦとの間に抵抗素子ＲＡ２が接続される。そして、上記抵抗素子ＲＡ１，ＲＡ２の接続点が上記抵抗素子Ｒ１１の他端に接続される。
【００４６】
図２に示す回路においては、アナログ加算器及び出力バッファ２７は、極性が反転のバッファとなっている。そのゲインは、抵抗素子Ｒ１１とＲ１２の抵抗値の比で決まり、ゲインＫｏ＝−Ｒ１２／Ｒ１１となる。また、アナログ信号処理回路２１の出力と減衰器２６の出力をそれぞれ抵抗素子Ｒ１３と抵抗素子Ｒ１１で接続した構成となっており、アナログ加算器としても働く。
【００４７】
Ｄ／Ａ変換器２５の出力端子に接続された抵抗素子ＲＡ１とＲＡ２で構成された減衰器２６の減衰比は、反転極性のアナログ出力バッファにおけるゲインＫの逆数（１／Ｋ）と実質的に等しく、（１／Ｋ）＝ＲＡ２//Ｒ１／（ＲＡ１＋ＲＡ２//Ｒ１）となる。よって、出力バッファのゲインＫｏに応じて抵抗素子ＲＡ１及びＲＡ２の抵抗値を選択する必要がある。
【００４８】
なお、アナログ信号処理回路２１の出力信号が入力される側の出力バッファのゲインＫｍは、Ｋｍ＝−Ｒ１２／Ｒ１３となっている。オフセット補償側のゲインＫｏとアナログ信号処理回路２１の出力側のゲインＫｍは、同一である必要は無い。
【００４９】
上記のような構成によれば、使用するオペアンプ数が少ない場合には、チョッパ・スタビライザ型アンプの方が有利となるが、デジタル／アナログ変換器等は、アナログ信号処理回路の出力分だけ有れば良いため、使用するオペアンプの数が増えるに従って回路規模的の増大が少なくて済み、本発明のオフセット補償方式の方が有利となる。特に、ＤＣプレーヤやＤＶＤプレーヤ用のアナログ・フロント・エンド信号処理用のＬＳＩ等で用いられているアナログ信号処理回路では、使用するオペアンプの数が多いため、本発明の補償方式を使用する事により、回路規模を削減する効果が有り、低コスト化に寄与する事ができる。
【００５０】
また、チョッパ・スタビライザ型アンプで使用されているチョッピング・クロックを用いる必要性が無いため、チョッピング・クロックに関係するノイズ問題や相互変調等の問題点を回避する事が出来る。
【００５１】
更に、チョッパ・スタビライザ型アンプでは、アンプに起因するオフセットのみしか補償する事が出来ないが、本発明の補償方式では、アナログ出力のＤＣオフセットに影響を与えるアンプ以外の要因に関しても同様に補償されるため、システム全体のオフセット特性の改善にも寄与できる。例えば、外付け部品（ＣＤプレーヤやＤＶＤプレーヤでは、ピックアップヘッド用のレーザーダイオード等）に起因する出力オフセット等に関してもオフセット補償する事が出来る。
【００５２】
図３は、上記図２に示したオフセット補償回路の変形例を示す回路図である。この回路は、Ａ／Ｄ変換器２４を時分割動作させる事により他の回路と兼用するように構成したものである。すなわち、アナログ加算器及び出力バッファ２７の出力信号を、スイッチ２９を介して、例えばＣＤプレーヤやＤＶＤプレーヤ用の回路２８等において用いられているＡ／Ｄ変換器２４’に供給してデジタルデータに変換する。そして、このデジタルデータをレジスタ３０にラッチし、Ｄ／Ａ変換器２５に供給するようにしている。上記スイッチ２９は、上記アナログ加算器及び出力バッファ２７の出力信号を選択するか、内部回路からの信号ＩＮＴを選択してＡ／Ｄ変換器２４’本来の動作をさせるか切り替えるものである。また、上記レジスタ３０は、オフセット補償を行うためのデジタルデータ（ＤＣ出力オフセットレベル）を保持するものである。
【００５３】
上記のような構成において、電源投入直後には、スイッチ２９によりアナログ加算器及び出力バッファ２７の出力信号を選択し、Ａ／Ｄ変換器２４’により得たＤＣ出力オフセットレベルに対応するデジタルデータをレジスタ３０に供給して保持する。そして、このレジスタ３０に保持されているデジタルデータをＤ／Ａ変換器２５に供給してアナログ信号に変換し、減衰器２６で減衰した後、アナログ信号処理回路２１の出力信号に加算してオフセット補償を行う。
【００５４】
その後、スイッチ２９を切り替え、内部回路からの信号ＩＮＴを選択してＡ／Ｄ変換器２４’本来の動作をさせる。
【００５５】
上記のような構成によれば、アナログ／デジタル変換器２４’は、電源投入直後のＤＣ出力オフセットレベルを検出するときに一度だけ動作すれば良いので、時分割動作させる事により他の回路と兼用しても実質的な影響はほとんど与えない。
【００５６】
図４は、本発明の第２の実施の形態に係るオフセット補償回路の具体的な回路構成を示す図である。本第２の実施の形態では、Ｄ／Ａ変換器２５にＲ−２ＲタイプのＤ／Ａ変換器２５’を用いるものである。他の回路は図２に示した回路と同様であるので、同一部分に同じ符号を付してその詳細な説明は省略する。
【００５７】
Ｒ−２ＲタイプのＤ／Ａ変換器２５’では、出力抵抗分で図２中の抵抗素子ＲＡ１を兼用可能な事から、減衰器２６は抵抗素子ＲＡ１を省略して抵抗素子ＲＡ２だけで構成可能となる。
【００５８】
図５は、８ビットの分解能をもつＲ−２ＲタイプのＤ／Ａ変換器２５’の構成例を示している。この回路は、各々の抵抗値が等しい抵抗素子ＲＡ１０ａ〜ＲＡ１７ａ，ＲＡ１０ｂ〜ＲＡ１７ｂ，ＲＡ１０ｃ〜ＲＡ１７ｃ，ＲＡ１ｄとインバータＩＮＶ０ａ，ＩＮＶ０ｂ〜ＩＮＶ７ａ，ＩＮＶ７ｂとで構成されている。デジタルデータＤ０〜Ｄ７はそれぞれ、インバータＩＮＶ０ａ，ＩＮＶ０ｂ〜ＩＮＶ７ａ，ＩＮＶ７ｂを介して抵抗素子ＲＡ１０ａ〜ＲＡ１７ａの一端に供給される。これら抵抗素子ＲＡ１０ａ〜ＲＡ１７ａの他端には、抵抗素子ＲＡ１０ｂ〜ＲＡ１７ｂの一端が接続されている。上記抵抗素子ＲＡ１０ｂ〜ＲＡ１７ｂの他端は、直列接続された抵抗素子ＲＡ１０ｃ〜ＲＡ１７ｃの一端に接続される。上記抵抗素子ＲＡ１０ｃの他端と接地点ＶＳＳ間には、抵抗素子ＲＡ１ｄが接続される。そして、上記抵抗素子ＲＡ１７ｂとＲＡ１７ｃとの接続点からＤ／Ａ変換出力を得る。
【００５９】
上記のような構成において、単位抵抗ＲをＲＡ１とすると、このデジタル／アナログ変換器の出力抵抗はＲＡ１となる。よって、出力抵抗分で抵抗素子ＲＡ１を兼用可能となり、減衰器２６の抵抗素子ＲＡ１を省略できる。
【００６０】
図６は、本発明の第３の実施の形態に係るオフセット補償回路の具体的な回路構成を示す図である。本第３の実施の形態では、前述した第１及び第２の実施の形態において、アナログ加算器等の反転バッファで構成された回路部を、アナログ減算器等の正転バッファで構成した回路となっている。すなわち、出力バッファ２２は、オペアンプ１９、抵抗素子Ｒ２１，Ｒ２２及び容量素子Ｃ９により構成されている。上記オペアンプ１９の正転入力端（＋）には基準電圧源ＶＲＥＦが接続され、反転入力端（−）には抵抗素子Ｒ２１の一端が接続される。また、上記オペアンプ１９の出力端子と反転入力端（−）間には、抵抗素子Ｒ２２及び容量素子Ｃ９が並列接続される。そして、このオペアンプ１９の出力信号がアナログ信号として出力されると共に、Ａ／Ｄ変換器２４に供給されるようになっている。
【００６１】
また、アナログ減算器３１は、オペアンプ２０及び抵抗素子Ｒ２４〜Ｒ２７により構成されている。オペアンプ２０の正転入力端子（＋）と減衰器２６の出力端子間には、抵抗素子Ｒ２４が接続される。また、このオペアンプ２０の正転入力端子（＋）と基準電圧源ＶＲＥＦ間には、抵抗素子Ｒ２５が接続される。上記オペアンプ２０の反転入力端子（−）とアナログ信号処理回路２１の出力端子間には、抵抗素子Ｒ２６が接続される。更に、上記オペアンプ２０の出力端子と反転入力端子（−）間には、抵抗素子Ｒ２７が接続されている。
【００６２】
このような構成であってもアナログ加算器を用いる場合と同様に、オフセット補償動作としては、同等の特性となる。
【００６３】
図７は、本発明の第４の実施の形態に係るオフセット補償回路の具体的な回路構成を示す図である。本第４の実施の形態は、上記第３の実施の形態において、減衰器２６とアナログ減算器３１で構成された回路部を、アナログ減算器３１のみで構成したものである。減衰器２６の機能は、アナログ減算器３１を構成している抵抗素子Ｒ２５，Ｒ２４の抵抗比＝Ｒ２５／Ｒ２４で実現している。
【００６４】
また、出力バッファ２２中のオペアンプ１９の反転入力端子（−）と正転入力端子（＋）間に抵抗素子Ｒ２３を接続している。
【００６５】
このような構成であっても、オフセット補償動作としては、上述した各実施の形態と同等の特性となる。
【００６６】
図８は、本発明の第５の実施の形態に係るオフセット補償回路について説明するためのブロック図である。本第５の実施の形態では、第１乃至第４の実施の形態で示したアナログ的なオフセット補償動作とデジタル的なオフセット補償動作を組み合わせたものである。このオフセット補償回路は、アナログ信号処理回路３２、Ａ／Ｄ変換器３３、アナログ補償レジスタ３４、デジタル補償レジスタ３５及びデジタル信号処理回路３６等から構成されている。
【００６７】
すなわち、本実施の形態では、まず最初にアナログ信号処理回路３２の出力信号をＡ／Ｄ変換器３３でデジタルデータに変換する。変換されたデジタルデータは、アナログ補償レジスタ３４に保存される。保存されたデジタルデータは、アナログ信号処理回路３２の中のデジタル／アナログ変換器に帰還され、第１乃至第４の実施の形態に示した様なアナログ的なオフセット補償動作を行う。次に、アナログ的なオフセット補償をされたアナログ信号処理回路３２の出力信号をＡ／Ｄ変換器３３で再度デジタルデータに変換し、変換されたデジタルデータを今度はデジタル補償レジスタ３５に保存する。デジタル補償レジスタ３５に保存されたデジタルデータは、Ａ／Ｄ変換器３３から出力されるデジタルデータと共に、デジタル信号処理回路３６に入力される。そして、Ａ／Ｄ変換器３３から出力されるデジタルデータは、デジタル信号処理を行う前にデジタル補償レジスタ３５に保存されたデジタルデータを減算する事により、デジタル的なオフセット補償が為される。
【００６８】
通常のデジタル信号処理回路の動作では、アナログ的なオフセット補償をした上に、デジタル的なオフセット補償が為されたデジタルデータの信号処理を行っている。しかし、アナログ的なオフセット補償だけでは、アナログ／デジタル変換器の精度的な限界とアナログ信号処理回路内のゲイン及びばらつき等から、オフセットの残留成分が残り、高精度のオフセット補償が必要な場合には充分ではない。また、デジタル的なオフセット補償だけでは、アナログ信号処理回路に入力される最初のアナログ入力信号のオフセット電圧が大きい場合には、アナログ信号処理回路の出力信号のレベルがアナログ／デジタル変換器の入力変換レンジを越えてしまうために入力ダイナミックレンジが狭くなる。
【００６９】
従って、本実施の形態のように、アナログ的なオフセット補償動作とデジタル的なオフセット補償動作を組み合わせた回路構成にする事により、高精度のオフセット補償を実現できると共に、アナログ入力信号の大きなオフセット電圧に対しても対応する事ができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施の形態に係るオフセット補償回路の概略構成を示すブロック図。
【図２】上記図１に示したオフセット補償回路におけるアナログ信号処理回路、アナログ加算器、出力バッファ及びアナログ減衰器の具体的な回路構成例を示す回路図。
【図３】上記図２に示したオフセット補償回路の変形例を示す回路図。
【図４】本発明の第２の実施の形態に係るオフセット補償回路の具体的な回路構成を示す図。
【図５】上記図４に示したオフセット補償回路で用いられるＲ−２ＲタイプのＤ／Ａ変換器の具体的な構成例を示す回路図。
【図６】本発明の第３の実施の形態に係るオフセット補償回路の具体的な回路構成を示す回路図。
【図７】本発明の第４の実施の形態に係るオフセット補償回路の具体的な構成例を示す回路図。
【図８】本発明の第５の実施の形態に係るオフセット補償回路について説明するためのブロック図。
【図９】従来のオフセット補償回路について説明するためのもので、チョッパ・スタビライザ型アンプを示す回路図。
【図１０】ＤＣプレーヤやＤＶＤプレーヤ用のアナログ・フロント・エンド信号処理用のＬＳＩ等で用いられている従来のアナログ信号処理回路を示す回路図。
【符号の説明】
【００７１】
ＭＰ１〜ＭＰ３…ＰＭＯＳトランジスタ、
ＭＮ１〜ＭＮ４…ＮＭＯＳトランジスタ、
ＳＷ１，ＳＷ２…スイッチ素子、
Ｃ１〜Ｃ９…容量素子、
１１，１４〜２０…オペアンプ、
Ｒ１〜Ｒ９，Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２７，ＲＡ１０ａ〜ＲＡ１７ａ，ＲＡ１０ｂ〜ＲＡ１７ｂ，ＲＡ１０ｃ〜ＲＡ１７ｃ，ＲＡ１ｄ…抵抗素子、
ＩＮＶ０ａ，ＩＮＶ０ｂ〜ＩＮＶ７ａ，ＩＮＶ７ｂ…インバータ、
ＲＶ…可変抵抗素子、
１２…基準電圧生成回路、
１３…オフセット検出段、
２１，３２…アナログ信号処理回路、
２２…アナログ出力バッファ、
２３…アナログ加算器、
２４，２４’，３３…Ａ／Ｄ変換器、
２５…Ｄ／Ａ変換器、
２５’…Ｒ−２ＲタイプのＤ／Ａ変換器、
２６…アナログ減衰器、
２９…スイッチ、
３０…レジスタ、
３１…アナログ減算器、
３４…アナログ補償レジスタ、
３５…デジタル補償レジスタ、
３６…デジタル信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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