(57)【特許請求の範囲】
【請求項１】
第１および第２の入力電圧を一対の入力として差動増幅を実行する増幅回路を備え、
前記増幅回路は、
定電流源と、
前記定電流源と一方の電極とが電気的に接続され、制御電極に前記第１および第２の入力電圧がそれぞれ入力される１対のトランジスタと、
前記１対のトランジスタの他方の電極と出力ノードとの間にそれぞれ設けられ、第１の制御信号に応答して導通する１対の第１のスイッチと、
前記１対の第１のスイッチと接続され、前記１対の第１のスイッチの導通時に前記定電流源と電気的に結合されて前記１対のトランジスタを流れる電流量に応じた電荷がそれぞれ充電される１対のキャパシタと、
第２の制御信号に応答して導通し、前記１対のキャパシタを放電するための１対の第２のスイッチとを含む、半導体集積回路。
【請求項２】
前記増幅回路において、
前記定電流源は、第１の電圧と１対のトランジスタとの間に設けられ、
前記１対のトランジスタは、ＰチャネルＭＯＳトランジスタで形成され、
前記第１のスイッチは、一方の電極が前記ＰチャネルＭＯＳトランジスタと電気的に結合され、制御電極に前記第１の制御信号が入力され、他方の電極が出力ノードと電気的に結合されるＰチャネルＭＯＳトランジスタで形成され、
前記第２のスイッチは、前記キャパシタと並列に一方の電極が前記出力ノードと電気的に結合され、制御電極に前記第２の制御信号が入力され、他方の電極が第２の電圧と電気的に結合されるＮチャネルＭＯＳトランジスタで形成される、請求項１に記載の半導体集積回路。
【請求項３】
前記増幅回路において、
前記定電流源は、第１の電圧と１対のトランジスタとの間に設けられ、
前記１対のトランジスタは、ＮチャネルＭＯＳトランジスタで形成され、
前記第１のスイッチは、一方の電極が前記ＮチャネルＭＯＳトランジスタと電気的に結合され、制御電極に前記第１の制御信号が入力され、他方の電極が出力ノードと電気的に結合されるＮチャネルＭＯＳトランジスタで形成され、
前記第２のスイッチは、前記キャパシタと並列に一方の電極が前記出力ノードと電気的に結合され、制御電極に前記第２の制御信号が入力され、他方の電極が第２の電圧と電気的に結合されるＰチャネルＭＯＳトランジスタで形成される、請求項１に記載の半導体集積回路。
【請求項４】
前記増幅回路の出力ノードと電気的に結合されるラッチ回路をさらに備える、請求項１〜３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記増幅回路は、複数個設けられ、
後段の増幅回路は、前段の増幅回路の出力ノードからの電圧信号を１対の入力として互いに直列に接続され、
最終段の増幅回路の出力ノードと前記ラッチ回路とを電気的に結合させる、請求項４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関し、特に定常的に電流を消費しない増幅回路及びそれを用いたコンパレータ回路に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳプロセスにてデジタル集積回路に対して、アナログ回路も集積するＣＭＯＳアナログ・デジタル混載集積回路が一般的に用いられており、アナログ・デジタル回路間を接続するインターフェイスとしてのＡＤコンバータの重要性が増加している。
【０００３】
ＡＤコンバータは、逐次比較型、パイプライン型、フラッシュ型、ΣΔ型、２重積分型等様々な方式があるが、いずれの方式においても電圧比較機能としてのコンパレータ回路が必要である。
【０００４】
一方で、高集積化とともにＣＭＯＳアナログ・デジタル混載集積回路においては、モバイルや発熱の低減等、様々な理由により低消費電流動作が求められており、それはアナログ部のキーパーツであるコンパレータ回路においても例外ではない。たとえば、特許文献１〜２に示されている。
【特許文献１】特開平１０−１０７６００号公報
【特許文献２】特開２００１−９４４２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般的に従来のＣＭＯＳコンパレータ回路は、差動増幅回路とラッチ回路とから構成され、差動増幅回路は、２つの入力の電圧差を増幅してその増幅結果を出力するものであり、この差動増幅回路の電流経路に関して着目すると、通常、差動増幅回路への入力が変化しないような状態でも、定常的に電流が供給され、電流が消費される構成となっている。
【０００６】
本発明は、上記のような問題を解決するためになされたものであって、消費電流をより低減することが可能な増幅回路を備えた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体集積回路は、第１および第２の入力電圧を一対の入力として差動増幅を実行する増幅回路を備える。増幅回路は、定電流源と、定電流源と一方電極とが電気的に接続され、制御電極に前記第１および第２の入力電圧がそれぞれ入力される１対のＭＯＳトランジスタと、１対のＭＯＳトランジスタの他方電極と出力ノードとの間にそれぞれ設けられ、第１の制御信号に応答して導通する１対の第１のスイッチと、１対の第１のスイッチと接続され、前記１対の第１のスイッチの導通時に前記定電流源と電気的に結合されて前記１対のＭＯＳトランジスタを流れる電流量に応じた電荷がそれぞれ充電される１対のキャパシタと、第２の制御信号に応答して導通し、前記１対のキャパシタを放電するための１対の第２のスイッチとを含む。
【発明の効果】
【０００８】
増幅回路は、１対のキャパシタを含み、１対のキャパシタには、第１のスイッチの導通時に定電流源と電気的に結合されて１対のＭＯＳトランジスタを流れる電流量に応じた電荷が充電される。定電流源は、第１のスイッチの導通時にキャパシタと結合されて電流が消費される構成である。すなわち、定常的に定電流が流れて電流が消費されない構成であるため消費電流をより低減する増幅回路を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１０】
（実施の形態１）
図１は、本発明の実施の形態１に従う増幅回路１の回路構成図である。
【００１１】
図１を参照して、本発明の実施の形態１に従う増幅回路１は、電流源３と、ＭＯＳトランジスタＭＰ１，ＭＰ２と、相補スイッチＳＷ１〜ＳＷ４と、キャパシタＣＬ１，ＣＬ２とを含む。
【００１２】
電流源３は、電源電圧ＶＤＤとノードＮ０との間に配置され、定電流ＩＢを供給する。
ＭＯＳトランジスタＭＰ１は、一方の導通電極がノードＮ０と電気的に結合され、他方の導通電極が相補スイッチＳＷ１と電気的に結合される。また、ゲートは、入力電圧ＶＩＰの入力を受ける。
【００１３】
相補スイッチＳＷ１は、ＭＯＳトランジスタＭＰ１を介してノードＮ０と出力ノードＮ２との間に接続され、制御信号ＶＰ０の入力に応答して導通／非導通に設定される。
【００１４】
キャパシタＣＬ１は、出力ノードＮ２と接地電圧ＶＳＳとの間に設けられる。また、キャパシタＣＬ１と並列に出力ノードＮ２と接地電圧ＶＳＳとの間に相補スイッチＳＷ３が設けられ、制御信号ＶＰ１の入力に応答して導通／非導通に設定される。
【００１５】
なお、出力ノードＮ２から出力電圧ＶＯＰが出力される。
ＭＯＳトランジスタＭＰ２は、一方の導通電極がノードＮ０と電気的に結合され、他方の導通電極が相補スイッチＳＷ２と電気的に結合される。また、ゲートは、入力電圧ＶＩＮの入力を受ける。
【００１６】
相補スイッチＳＷ２は、ＭＯＳトランジスタＭＰ２を介してノードＮ０と出力ノードＮ１との間に接続され、制御信号ＶＰ０の入力に応答して導通／非導通に設定される。
【００１７】
キャパシタＣＬ２は、出力ノードＮ１と接地電圧ＶＳＳとの間に設けられる。また、キャパシタＣＬ２と並列に出力ノードＮ１と接地電圧ＶＳＳとの間に相補スイッチＳＷ４が設けられ、制御信号ＶＰ１の入力に応答して導通／非導通に設定される。
【００１８】
なお、出力ノードＮ１から出力電圧ＶＯＮが出力される。また、ＭＯＳトランジスタＭＰ１，ＭＰ２は、一例としてＰチャネルＭＯＳトランジスタとする。
【００１９】
相補スイッチＳＷ１，ＳＷ２の組と、相補スイッチＳＷ３，ＳＷ４の組とは制御信号ＶＰ０，ＶＰ１の入力に従い動作する。なお、後述するが、相補スイッチＳＷ１，ＳＷ２は、制御信号ＶＰ０の入力に従いキャパシタＣＬ１，ＣＬ２に電荷を充電するために設けられたスイッチ素子であり、相補スイッチＳＷ３，ＳＷ４は、制御信号ＶＰ１の入力に従いキャパシタＣＬ１，ＣＬ２に充電された電荷を放電するために設けられたスイッチ素子である。
【００２０】
以下、本発明の実施の形態１に従う増幅回路１の動作について説明する。
図２は、本発明の実施の形態１に従う増幅回路１に入力される制御信号ＶＰ０，ＶＰ１のタイミングチャート図である。図３は、図２のタイミングチャート図に従う増幅回路１のスイッチ動作を説明する図である。
【００２１】
図２を参照して、まず、時刻ｔ１において、制御信号ＶＰ１は、「Ｈ」レベル、制御信号ＶＰ０は、「Ｌ」レベルに設定される（状態Ｉ）。これに伴い、図３（ａ）に示されるように相補スイッチＳＷ３，ＳＷ４がオン状態となり、キャパシタＣＬ１，ＣＬ２に蓄えられた電荷を完全に放電する。
【００２２】
この場合、相補スイッチＳＷ１，ＳＷ２はオフ状態であり、電流源３からの定電流ＩＢはキャパシタＣＬ１，ＣＬ２に流入しない。
【００２３】
この放電時間に関しては、相補スイッチＳＷ３，ＳＷ４において、キャパシタＣＬ１，ＣＬ２が完全に放電できるようにキャパシタの容量等を考慮して所定の時間に設定されるものとする。
【００２４】
次に、図２の時刻ｔ２において、制御信号ＶＰ１は、「Ｌ」レベル、制御信号ＶＰ０は、「Ｈ」レベルに設定される（状態ＩＩ）。これに伴い、図３（ｂ）に示されるように相補スイッチＳＷ１，ＳＷ２はオンして、ＭＯＳトランジスタＭＰ１，ＭＰ２の他方導通電極は、ノードＮ２，Ｎ１とそれぞれ電気的に結合される。そして、ＭＯＳトランジスタＭＰ１，ＭＰ２にそれぞれ入力される入力電圧ＶＩＰ，ＶＩＮに従ってＭＯＳトランジスタＭＰ１，ＭＰ２を介して電流源３から定電流ＩＢが流れ込み、キャパシタＣＬ１，ＣＬ２に電荷が充電される。
【００２５】
その結果、出力ノードＮ２，Ｎ１には、それぞれキャパシタＣＬ１，ＣＬ２に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧ＶＩＰ，ＶＩＮの電圧値の大小に対応した値となり、差動増幅動作が実行される。
【００２６】
図４は、比較例として用いられる増幅回路１００の回路構成図である。
図４を参照して、増幅回路１００は、電流源１０３と、ＭＯＳトランジスタ１０１，１０２，１０４〜１０７，１０９〜１１２とを含む。なお、ＭＯＳトランジスタ１０１，１０２，１０９，１１０は、一例としてＰチャネルＭＯＳトランジスタとする。また、ＭＯＳトランジスタ１０４〜１０７，１１１，１１２は、一例としてＮチャネルＭＯＳトランジスタとする。
【００２７】
電流源１０３は、電源電圧ＶＤＤとノードＮ３との間に配置され、定電流ＩＢを供給する。
【００２８】
ＭＯＳトランジスタ１０１は、一方の導通電極がノードＮ３と電気的に結合され、他方の導通電極がノードＮ４と電気的に結合される。また、ゲートは、入力電圧ＶＩＰの入力を受ける。ＭＯＳトランジスタ１０１は、ノードＮ４と接地電圧ＶＳＳとの間に設けられ、そのゲートは、ノードＮ４と電気的に結合される。また、ＭＯＳトランジスタ１０５は、ノードＮ４と接地電圧ＶＳＳとの間に設けられ、そのゲートはノードＮ５と電気的に結合される。
【００２９】
ＭＯＳトランジスタ１０２は、一方の導通電極がノードＮ３と電気的に結合され、他方の導通電極がノードＮ５と電気的に結合される。また、ゲートは、入力電圧ＶＩＮの入力を受ける。ＭＯＳトランジスタ１０７は、ノードＮ５と接地電圧ＶＳＳとの間に設けられ、そのゲートは、ノードＮ５と電気的に結合される。また、ＭＯＳトランジスタ１０６は、ノードＮ５と接地電圧ＶＳＳとの間に設けられ、そのゲートはノードＮ４と電気的に結合される。
【００３０】
ＭＯＳトランジスタ１０９〜１１２は、出力バッファを構成し、ノードＮ４，Ｎ５から伝達される信号を出力電圧ＶＯＰ，ＶＯＮとして出力ノードＮ６，Ｎ７から出力する。
【００３１】
具体的には、ＭＯＳトランジスタ１０９は、電源電圧ＶＤＤと出力ノードＮ６との間に設けられ、そのゲートは、出力ノードＮ６と電気的に結合される。ＭＯＳトランジスタ１１１は、出力ノードＮ６と接地電圧ＶＳＳとの間に接続され、そのゲートはノードＮ４と電気的に結合される。ＭＯＳトランジスタ１１０は、電源電圧ＶＤＤと出力ノードＮ７との間に設けられ、そのゲートは、出力ノードＮ７と電気的に結合される。ＭＯＳトランジスタ１１２は、出力ノードＮ７と接地電圧ＶＳＳとの間に接続され、そのゲートはノードＮ５と電気的に結合される。
【００３２】
当該増幅回路１００の電流経路に着目すると、ＭＯＳトランジスタ１０１，１０２は、入力電圧ＶＩＰ，ＶＩＮに基づいてソース・ドレイン間に電流を供給する。ＭＯＳトランジスタ１０４，１０５は、その電流を受けてソース−ドレイン間電圧をノードＮ４に発生し、ＭＯＳトランジスタ１０６，１０７は、同様にＭＯＳトランジスタ１０２から供給されるソース・ドレイン間電流を受けて、ソース−ドレイン間電圧をノードＮ５に発生させる。ＭＯＳトランジスタ１０５，１０６は、クロスカップリングされて電圧差に基づく増幅動作を実行する。そして、出力バッファは、このノードＮ４，Ｎ５に生じた電圧の入力を受けて、電圧値に対応した増幅動作を実行する。
【００３３】
図５は、当該比較例の増幅回路１００の消費電流特性を説明する図である。ここで示されるように例えば電流源１０３の定電流ＩＢが２０μＡであるとすると、入力に変化がない定常状態においても定電流ＩＢが回路内を流れるため、電流が定常的に消費されることになる。
【００３４】
図６は、本発明の実施の形態１に従う増幅回路１の消費電流特性を説明する図である。
ここでは、一例として増幅回路１が増幅動作を実行するタイミングが示されており、たとえば時刻ｔ＝１．０μｓ〜１．５μｓについて、キャパシタＣＬ１，ＣＬ２の電荷を放電するタイミング（状態Ｉ）の消費電流特性が示されており、時刻ｔ＝１．５μｓ〜２．０μｓについて、キャパシタＣＬ１，ＣＬ２に電荷が充電されるタイミング（状態ＩＩ）の消費電流特性が示されている。すなわち、ここでは、状態ＩＩの０．５μｓの間にのみ電流源３から定電流ＩＢが供給されて電流が消費されることになる。
【００３５】
したがって、比較例である増幅回路１００の構成においては、定常的に２０μＡの定電流が消費されるが、本発明の実施の形態１に従う増幅回路１は、所定の期間のみここでは、状態ＩＩの場合のみ電流が消費されて増幅動作を実行することができるため極めて低消費電流にて増幅動作を実行することが可能であり、消費電流を効果的に低減することが可能である。
【００３６】
ここで、キャパシタＣＬ１，ＣＬ２の容量値については、必要とされる動作速度から最適化可能であるが、例として挙げると、電流源ＩＢの電流値を２０μＡとし、充電時間ｔｃを時刻ｔ＝１．５μｓ〜２．０μｓの間の０．５μｓで設計する場合、キャパシタＣＬ１あるいはＣＬ２の一方に電流源３から流れる定電流ＩＢが全て流れ込む場合を想定する。
【００３７】
この時の出力ノードＮ１あるいはＮ２の電圧Ｖｍａｘが飽和しないように設計する必要がある。すなわち、電圧Ｖｍａｘは、Ｖｍａｘ＝ＩＢ×ｔｃ／ＣＬ１により算出される。
【００３８】
例えば、電源電圧ＶＤＤが５Ｖに設定されている場合に、電流源３およびＭＯＳトランジスタＭＰ１（ＭＰ２）の飽和動作時ソース−ドレイン電圧（例としてそれぞれ０．５Ｖ）の合計を引いた電圧値を超えないことが必要である。従って、例えば電流源３とＭＯＳトランジスタＭＰ１の飽和動作時ソース−ドレイン電圧の合計が１Ｖとすると、本例の場合には、４Ｖを越えないように設定することが必要である。本例の場合には、キャパシタＣＬ１，ＣＬ２の容量値を２．５ｐＦに設定することができる。なお、この容量値は、ＣＭＯＳプロセスでチップ上に作製可能な一般的な容量値であり実現可能である。
【００３９】
本発明の実施の形態１に従う増幅回路は、増幅動作のために負荷となるキャパシタＣＬ１，ＣＬ２へ充電する動作以外で、電流源３からの定電流ＩＢを消費しないため、超低消費電流にて動作を実現できる。また、本発明の実施の形態１に従う増幅器１にＣＭＯＳラッチ回路を接続することにより、低消費電流動作のＣＭＯＳコンパレータ回路（以下、単にコンパレータ回路とも称する）を構成できる。
【００４０】
ここで、電源電圧５Ｖ系での数ｋｓｐｓクラスの８ビットアナログデジタルコンバータ（単にＡＤＣとも称する）に本発明の実施の形態１に従う増幅回路１を内蔵したコンパレータ回路を搭載した場合の消費電流について、従来のアナログデジタルコンバータと比較して説明する。
【００４１】
まず、ＡＤＣの１回の変換時間を１００μｓと仮定して、コンパレータ回路に内蔵される本発明の実施の形態１に従う増幅回路１の電流源３の定電流ＩＢの電流量を２０μＡとする。また、ＡＤＣの変換動作において、１回当たりに実行する電圧比較回数は８回とする。
【００４２】
従来のアナログデジタルコンバータには、図４に示される比較例として説明した増幅器１００が設けられるとする。
【００４３】
そうすると、従来のアナログデジタルコンバータにおいては、上述したように、ＡＤＣの１回の変換時間１００μｓの間２０μＡが増幅器１００に流れ続ける。
【００４４】
一方、本発明の実施の形態１に従う増幅回路１は、電流が消費される時間が０．５μｓであり、１回当たりに８回電圧比較が実行されるので、従来のアナログデジタルコンバータと本発明の実施の形態１に従う増幅器１を適用したアナログデジタルコンバータとの消費電流を比較した場合、従来のアナログデジタルコンバータの消費電流に対して０．５（μｓ）×８（回）／１００（μｓ）＝４％しか電流を消費していないことになる。
【００４５】
したがって、本発明に従う増幅器およびコンパレータ回路は、極めて低消費電流にて増幅動作を実行することができる。なお、ここで、比較した消費電流は、主に増幅器における消費電流の比較であってＣＭＯＳラッチ回路の消費電流については換算に入れていない。
【００４６】
従来の増幅回路においては、後続段回路として抵抗やバイポーラトランジスタ等を使用することを可能にするべく、電流駆動能力を確保した増幅回路が好ましく、このような観点から、電流を回路内での信号伝達に用いるために定常的に電流を消費する構造となっており、特に後続段回路に左右されずに設計されていた。
【００４７】
しかしながら、昨今の低消費電力化の厳しい要請に対しては、アナログ回路の低消費電力化が極めて重要である。本発明の増幅回路は、昨今の状況に鑑み、以下の観点に着目し考案されたものである。すなわち、ＣＭＯＳプロセスによるコンパレータ回路においては、増幅回路の後続段回路はＣＭＯＳラッチ回路で構成可能であり、後続段回路の入力がＭＯＳトランジスタのゲートであることから、増幅回路の電流駆動能力として高い能力を確保することは求められない。それゆえ、定常電流を消費する従来の増幅回路とは全く異なり、容量と充電電荷にて差動増幅を実行する本発明の増幅回路により、定常的に電流を消費することのない極めて低消費電流を実現する増幅回路を実現し、当該増幅回路を内蔵したコンパレータを実現したものである。
【００４８】
（実施の形態１の変形例）
図７は、本発明の実施の形態１の変形例に従う増幅回路１ａの回路構成図である。
【００４９】
図７を参照して、本発明の実施の形態１の変形例に従う増幅回路１ａは、相補スイッチＳＷ１〜ＳＷ４をＭＯＳトランジスタで構成した点が異なる。その他の点については図１で説明したのと同様であるのでその詳細な説明は繰り返さない。
【００５０】
具体的には、相補スイッチＳＷ１，ＳＷ２は、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４によりそれぞれ構成される。また、相補スイッチＳＷ３，ＳＷ４は、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２によりそれぞれ構成される。
【００５１】
ＭＯＳトランジスタＭＰ３は、一方導通電極がＭＯＳトランジスタＭＰ１と電気的に結合され、他方導通電極がノードＮ２と電気的に結合され、ゲートは、制御信号ＶＰ０の入力を受ける。
【００５２】
ＭＯＳトランジスタＭＰ４は、一方導通電極がＭＯＳトランジスタＭＰ２と電気的に結合され、他方導通電極がノードＮ１と電気的に結合され、ゲートは、制御信号ＶＰ０の入力を受ける。
【００５３】
ＭＯＳトランジスタＭＮ１は、一方導通電極がノードＮ２と電気的に結合され、他方導通電極が接地電圧ＶＳＳと電気的に結合され、ゲートは、制御信号ＶＰ１の入力を受ける。
【００５４】
ＭＯＳトランジスタＭＮ２は、一方導通電極がノードＮ１と電気的に結合され、他方導通電極が接地電圧ＶＳＳと電気的に結合され、ゲートは、制御信号ＶＰ１の入力を受ける。
【００５５】
図８は、本発明の実施の形態１の変形例に従う増幅回路１ａに入力される制御信号ＶＰ０，ＶＰ１のタイミングチャート図である。
【００５６】
図８を参照して、時刻ｔ１において、制御信号ＶＰ１，ＶＰ０は、ともに「Ｈ」レベルに設定される（状態Ｉ）。これに伴い、図３（ａ）で説明したのと同様に相補スイッチＳＷ３，ＳＷ４すなわちＭＯＳトランジスタＭＮ１，ＭＮ２がオン状態となり、キャパシタＣＬ１，ＣＬ２に蓄えられた電荷を完全に放電する。
【００５７】
この場合、相補スイッチＳＷ１，ＳＷ２に対応するＭＯＳトランジスタＭＰ３，ＭＰ４はオフ状態であり、電流源３からの定電流ＩＢはキャパシタＣＬ１，ＣＬ２に流入しない。
【００５８】
この放電時間に関しては、相補スイッチＳＷ３，ＳＷ４において、キャパシタＣＬ１，ＣＬ２が完全に放電できるようにキャパシタの容量等を考慮して所定の時間に設定されるものとする。
【００５９】
次に、時刻ｔ２において、制御信号ＶＰ１，ＶＰ０は、ともに「Ｌ」レベルに設定される（状態ＩＩ）。これに伴い、図３（ｂ）で説明したのと同様に相補スイッチＳＷ１，ＳＷ２に対応するＭＯＳトランジスタＭＰ３，ＭＰ４はオンして、ＭＯＳトランジスタＭＰ１，ＭＰ２の他方導通電極は、ノードＮ２，Ｎ１とそれぞれ電気的に結合される。そして、ＭＯＳトランジスタＭＰ１，ＭＰ２にそれぞれ入力される入力電圧ＶＩＰ，ＶＩＮに従ってＭＯＳトランジスタＭＰ１，ＭＰ３およびＭＰ２，ＭＰ４を介して電流源３から定電流ＩＢが流れ込み、キャパシタＣＬ１，ＣＬ２に電荷が充電される。
【００６０】
その結果、上述したように出力ノードＮ２，Ｎ１には、それぞれキャパシタＣＬ１，ＣＬ２に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧ＶＩＰ，ＶＩＮの電圧値の大小に対応した値となり、差動増幅動作が実行される。
【００６１】
本実施の形態１の変形例に従う増幅回路においても所定の期間のみすなわち状態ＩＩの場合のみ電流が消費されて増幅動作を実行することができるため極めて低消費電流にて増幅動作を実行することが可能であり、消費電流を効果的に低減することが可能である。
【００６２】
また、相補スイッチＳＷ１〜ＳＷ４がＭＯＳトランジスタで構成されるため増幅回路１よりも回路面積をより縮小することが可能となる。
【００６３】
（実施の形態２）
上記の実施の形態１においては、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ２にそれぞれ入力電圧ＶＩＰおよびＶＩＮが入力される増幅回路１について説明したが、本実施の形態２においては、ＮチャネルＭＯＳトランジスタに入力電圧ＶＩＰおよびＶＩＮが入力される増幅回路について説明する。
【００６４】
図９は、本発明の実施の形態２に従う増幅回路１ｂの回路構成図である。
図９を参照して、本発明の実施の形態２に従う増幅回路１ｂは、電流源３ｂと、ＭＯＳトランジスタＭＰ５，ＭＰ６と、ＭＯＳトランジスタＭＮ３〜ＭＮ６と、キャパシタＣＬ３，ＣＬ４とを含む。
【００６５】
電流源３ｂは、ノードＮ１０と接地電圧ＶＳＳとの間に配置され、定電流ＩＢを供給する。
【００６６】
ＭＯＳトランジスタＭＰ５は、一方の導通電極が電源電圧ＶＤＤと電気的に結合され、他方の導通電極がノードＮ１１と電気的に結合される。また、ゲートは、制御信号ＶＰ１の入力を受ける。
【００６７】
キャパシタＣＬ３は、ＭＯＳトランジスタＭＰ５と並列に電源電圧ＶＤＤとノードＮ１１との間に接続される。
【００６８】
なお、出力ノードＮ１１から出力電圧ＶＯＮが出力される。
ＭＯＳトランジスタＭＮ３は、一方の導通電極がノードＮ１１と電気的に結合され、他方の導通電極がＭＯＳトランジスタＭＮ５の一方の導通電極と電気的に結合される。また、ゲートは、制御信号ＶＰ０の入力を受ける。
【００６９】
ＭＯＳトランジスタＭＮ５は、一方の導通電極がＭＯＳトランジスタＭＮ３の他方の導通電極と電気的に結合され、他方の導通電極がノードＮ１０と電気的に結合される。また、ゲートは、入力電圧ＶＩＮの入力を受ける。
【００７０】
ＭＯＳトランジスタＭＰ６は、一方の導通電極が電源電圧ＶＤＤと電気的に結合され、他方の導通電極がノードＮ１２と電気的に結合される。また、ゲートは、制御信号ＶＰ１の入力を受ける。
【００７１】
キャパシタＣＬ４は、ＭＯＳトランジスタＭＰ６と並列に電源電圧ＶＤＤとノードＮ１２との間に接続される。
【００７２】
なお、出力ノードＮ１２から出力電圧ＶＯＰが出力される。
ＭＯＳトランジスタＭＮ４は、一方の導通電極がノードＮ１２と電気的に結合され、他方の導通電極がＭＯＳトランジスタＭＮ６の一方の導通電極と電気的に結合される。また、ゲートは、制御信号ＶＰ０の入力を受ける。
【００７３】
ＭＯＳトランジスタＭＮ６は、一方の導通電極がＭＯＳトランジスタＭＮ４の他方の導通電極と電気的に結合され、他方の導通電極がノードＮ１０と電気的に結合される。また、ゲートは、入力電圧ＶＩＰの入力を受ける。
【００７４】
図１０は、本発明の実施の形態２に従う増幅回路１ｂに入力される制御信号ＶＰ０，ＶＰ１のタイミングチャート図である。
【００７５】
図１０を参照して、時刻ｔ１において、制御信号ＶＰ１，ＶＰ０は、ともに「Ｌ」レベルに設定される（状態Ｉ）。これに伴い、ＭＯＳトランジスタＭＰ５，ＭＰ６がオン状態となり、キャパシタＣＬ３，ＣＬ４に蓄えられた電荷を完全に放電する。
【００７６】
この場合、ＭＯＳトランジスタＭＮ３，ＭＮ４はオフ状態であり、電流源３ｂにより流れる定電流ＩＢは流れず、キャパシタＣＬ３，ＣＬ４には充電されない。
【００７７】
この放電時間に関しては、ＭＯＳトランジスタＭＰ５，ＭＰ６において、キャパシタＣＬ３，ＣＬ４が完全に放電できるようにキャパシタの容量等を考慮して所定の時間に設定されるものとする。
【００７８】
次に、時刻ｔ２において、制御信号ＶＰ１，ＶＰ０は、ともに「Ｈ」レベルに設定される（状態ＩＩ）。これに伴い、ＭＯＳトランジスタＭＮ３，ＭＮ４はオンして、ＭＯＳトランジスタＭＮ５，ＭＮ６の一方導通電極は、ノードＮ１０，Ｎ１２とそれぞれ電気的に結合される。そして、ＭＯＳトランジスタＭＮ５，ＭＮ６にそれぞれ入力される入力電圧ＶＩＮ，ＶＩＰに従ってＭＯＳトランジスタＭＮ３，ＭＮ５およびＭＮ４，ＭＮ６を介して電流源３ｂに対して定電流ＩＢが流れ込み、キャパシタＣＬ３，ＣＬ４に電荷が充電される。
【００７９】
その結果、出力ノードＮ１０，Ｎ１２には、それぞれキャパシタＣＬ３，ＣＬ４に充電される電荷量と容量値に基づく出力電圧ＶＯＮおよび出力電圧ＶＯＰが生じる。この電圧値は入力電圧ＶＩＮ，ＶＩＰの電圧値の大小に対応した値となり、差動増幅動作が実行される。
【００８０】
本実施の形態２に従う増幅回路においても所定の期間のみすなわち状態ＩＩの場合のみ電流が消費されて増幅動作を実行することができるため極めて低消費電流にて増幅動作を実行することが可能であり、消費電流を効果的に低減することが可能である。
【００８１】
また、図７で説明した増幅回路１ａと同様にＭＯＳトランジスタを用いて実施の形態１と同様のスイッチ動作を実行させる構成であるため回路面積を縮小することが可能となる。
【００８２】
（実施の形態３）
本発明の実施の形態３においては、ＣＭＯＳラッチ回路と組み合わせたコンパレータ回路について説明する。
【００８３】
図１１は、本発明の実施の形態３に従うコンパレータ回路を説明する概略ブロック図である。
【００８４】
図１１を参照して、ここでは、増幅回路１と、増幅回路１の出力をラッチするラッチ回路４１とが示されている。増幅回路１は、上述したように制御信号ＶＰ０，ＶＰ１の入力に応答して入力電圧ＶＩＰ，ＶＩＮの差動増幅を実行して後段のラッチ回路４１に出力する。ラッチ回路４１は、制御信号ＶＬＡＴＣＨに応答して増幅回路１の出力電圧をラッチする。増幅回路１は、図１で説明したのと同様であるのでその詳細な説明は繰り返さない。
【００８５】
図１２は、本発明の実施の形態３に従うラッチ回路４１の回路構成図である。
図１２を参照して、ラッチ回路４１は、ＭＯＳトランジスタ１１〜２２と、インバータ２３〜２６とを含む。ＭＯＳトランジスタ１１は、電源電圧ＶＤＤとノードＮａとの間に設けられ、そのゲートは制御信号ＶＬＡＴＣＨの入力を受ける。ＭＯＳトランジスタ１２は、電源電圧ＶＤＤとノードＮａとの間にＭＯＳトランジスタ１１と並列に設けられ、そのゲートはノードＮｂと電気的に結合される。ＭＯＳトランジスタ１３は、電源電圧ＶＤＤとノードＮｂとの間に設けられ、そのゲートはノードＮａと電気的に結合され、ＭＯＳトランジスタ１２，１３は互いにクロスカップリングされる。ＭＯＳトランジスタ１４は、電源電圧ＶＤＤとノードＮｂとの間に設けられ、そのゲートは制御信号ＶＬＡＴＣＨの入力を受ける。ＭＯＳトランジスタ１５は、ノードＮａとノードＮｃとの間に設けられ、そのゲートは制御信号ＶＬＡＴＣＨの入力を受ける。ＭＯＳトランジスタ１６は、ＭＯＳトランジスタ１５と並列にノードＮａと接地電圧ＶＳＳとの間に設けられ、そのゲートは接地電圧ＶＳＳと電気的に結合される。ＭＯＳトランジスタ１７は、ＭＯＳトランジスタ１８と並列にノードＮｂと接地電圧ＶＳＳとの間に設けられ、そのゲートは接地電圧ＶＳＳと電気的に結合される。ＭＯＳトランジスタ１８は、ノードＮｂとノードＮｄとの間に設けられ、そのゲートは制御信号ＶＬＡＴＣＨの入力を受ける。
【００８６】
ＭＯＳトランジスタ１９は、ノードＮｃと接地電圧ＶＳＳとの間に設けられ、そのゲートは入力信号ＶＩＰの入力を受ける。ＭＯＳトランジスタ２０は、ＭＯＳトランジスタ１９と並列にノードＮｃと接地電圧ＶＳＳとの間に設けられ、ノードＮｄと電気的に結合される。ＭＯＳトランジスタ２１は、ノードＮｄと接地電圧ＶＳＳとの間に設けられ、そのゲートはノードＮｃと電気的に結合され、ＭＯＳトランジスタ２０，２１は互いにクロスカップリングされる。ＭＯＳトランジスタ２２は、接地電圧ＶＳＳとノードＮｄとの間に設けられ、そのゲートは入力信号ＶＩＮ入力を受ける。
【００８７】
また、インバータ２３，２４は、ノードＮａに対応して直列に接続され、ノードＮａに生成された電圧信号をインバータ２３，２４によりバッファ処理して出力信号ＶＯＵＴＰとして出力する。インバータ２５，２６は、ノードＮｂに対応して直列に接続され、ノードＮｂに生成された電圧信号をインバータ２５，２６によりバッファ処理して出力信号ＶＯＵＴＮとして出力する。なお、ここでは、図示していないが、このインバータの後段にＲＳフリップフロップを設けて出力信号を保持する。
【００８８】
ここで、このラッチ回路４１の動作について説明する。制御信号ＶＬＡＴＣＨが「Ｈ」レベルの場合に活性化される。具体的には、制御信号ＶＬＡＴＣＨ（「Ｈ」レベル）の入力に伴いＭＯＳトランジスタ１５がオンしてノードＮａとノードＮｃとが互いに電気的に結合される。また、ＭＯＳトランジスタ１８がオンしてノードＮｂとノードＮｄとが互いに電気的に結合される。
【００８９】
そして、入力信号ＶＩＰ，ＶＩＮの入力に応答してトランジスタ１９，２２が導通し、トランジスタ１９，２２に流れるドレイン電流にしたがってドレイン／ソース間電圧が生じる。
【００９０】
そして、ＭＯＳトランジスタ１９，２２の導通に従って生成されるドレイン／ソース間電圧に従う「Ｈ」レベルあるいは「Ｌ」レベルの電圧信号がＭＯＳトランジスタの正帰還ブロックを構成するＭＯＳトランジスタ１２，１３および２０，２１によりノードＮａ，Ｎｂに急速に生成される。
【００９１】
この電圧信号をインバータ２３，２４および２５，２６が受けて出力信号ＶＯＵＴＰ，ＶＯＵＴＮとして出力する。
【００９２】
例えば、入力信号ＶＩＰ，ＶＩＮが「Ｈ」レベルおよび「Ｌ」レベルである場合、ノードＮａ，Ｎｂに「Ｌ」レベルおよび「Ｈ」レベルの電圧信号が生成される。このとき出力信号ＶＯＵＴＰ，ＶＯＵＴＮに「Ｌ」レベルおよび「Ｈ」レベルの出力が得られる。
【００９３】
そして、制御信号ＶＬＡＴＣＨが「Ｌ」レベルに設定された場合、ＭＯＳトランジスタ１５，１８がオフして、ノードＮａとノードＮｃとの電気的な結合が切離され、ノードＮｂとノードＮｄとの電気的な結合が切離される。また、ＭＯＳトランジスタ１１，１４が導通する。ラッチ回路４１において、出力信号ＶＯＵＴＰ，ＶＯＵＴＮがともに「Ｈ」レベルとなり、ラッチ回路の４１の出力に変化がないことが示される。
【００９４】
図１３は、本発明の実施の形態３に従うコンパレータ回路に入力される制御信号ＶＰ０，ＶＰ１およびＶＬＡＴＣＨのタイミングチャート図である。
【００９５】
図１３を参照して、時刻ｔ１０において、制御信号ＶＰ１は、「Ｈ」レベル、制御信号ＶＰ０は、「Ｌ」レベルに設定される（状態Ｉ）。これに伴い、上述したように相補スイッチＳＷ３，ＳＷ４がオン状態となり、キャパシタＣＬ１，ＣＬ２に蓄えられた電荷を完全に放電する。この場合、相補スイッチＳＷ１，ＳＷ２はオフ状態であり、上述したように電流源３からの定電流ＩＢはキャパシタＣＬ１，ＣＬ２に流入しない。
【００９６】
次に、時刻ｔ１１において、制御信号ＶＰ１は、「Ｌ」レベル、制御信号ＶＰ０は、「Ｈ」レベルに設定される（状態ＩＩ）。これに伴い、相補スイッチＳＷ１，ＳＷ２はオンして、上述したようにＭＯＳトランジスタＭＰ１，ＭＰ２の他方導通電極は、ノードＮ２，Ｎ１とそれぞれ電気的に結合される。そして、ＭＯＳトランジスタＭＰ１，ＭＰ２にそれぞれ入力される入力電圧ＶＩＰ，ＶＩＮに従ってＭＯＳトランジスタＭＰ１，ＭＰ２を介して電流源３から定電流ＩＢが流れ込み、キャパシタＣＬ１，ＣＬ２に電荷が充電される。
【００９７】
その結果、出力ノードＮ２，Ｎ１には、それぞれキャパシタＣＬ１，ＣＬ２に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧ＶＩＰ，ＶＩＮの電圧値の大小に対応した値となり、差動増幅動作が実行されて、出力電圧ＶＯＰ，ＶＯＮが後段のラッチ回路４１に出力される。
【００９８】
ラッチ回路４１は、増幅回路１からの出力電圧ＶＯＰ，ＶＯＮの入力を受けてラッチ動作を実行する。具体的には、時刻ｔ１２において、制御信号ＶＬＡＴＣＨ（「Ｈ」レベル）の入力に応答して、ラッチ回路４１内部に増幅回路１の増幅結果を読み込んでラッチし（状態ＩＩＩ）、入力電圧ＶＩＰ，ＶＩＮのいずれが高い電圧であるかという判定結果を「Ｈ」レベル／「Ｌ」レベルの出力電圧ＶＯＵＴＰ，ＶＯＵＴＮとして出力する。
【００９９】
本発明の実施の形態３に従うコンパレータ回路は、動作時に状態ＩＩのタイミングにおける電流消費と、状態ＩＩＩのタイミングにおけるラッチ回路４１の一瞬の電流消費が発生するだけであるので、超低消費電流にて電圧比較動作を実現できる。
【０１００】
なお、本例においては、図１で説明した増幅回路１を用いて説明したがこれに限られず、図７および図９の増幅回路１ａ，１ｂを用いることも当然に可能である。
【０１０１】
（実施の形態３の変形例）
上記の実施の形態３においては、増幅回路１は、１段構成のコンパレータ回路について説明したが、１段構成に限らず多段構成とすることも可能である。
【０１０２】
図１４は、本発明の実施の形態３の変形例に従うコンパレータ回路を説明する図である。
【０１０３】
図１４を参照して、ここでは、２段構成の増幅回路１と、増幅回路１の出力をラッチするラッチ回路４１とが示されている。ここでは、一例として２つの増幅回路１が前段および後段の増幅回路として直列に接続され、前段の増幅回路の出力電圧ＶＯＰおよびＶＯＮが後段の増幅回路１の入力電圧ＶＩＰおよびＶＩＮとして入力されて同様の増幅動作が実行される。そして、後段の増幅回路１は、入力電圧ＶＩＰ，ＶＩＮの差動増幅を実行してラッチ回路４１に出力する。なお、ここで前段の増幅回路１は、制御信号ＶＰ１，ＶＰ０に応答して上述した差動増幅を実行し、後段の増幅回路１は、制御信号ＶＰ１，ＶＰ０に対応する制御信号ＶＰ３，ＶＰ２に応答して差動増幅を実行するものとする。なお、増幅回路１は、図１で説明したのと同様であるのでその詳細な説明は繰り返さない。
【０１０４】
図１５は、本発明の実施の形態３の変形例に従うコンパレータ回路に入力される制御信号ＶＰ１，ＶＰ０，ＶＰ３，ＶＰ２およびＶＬＡＴＣＨのタイミングチャート図である。
【０１０５】
図１５を参照して、時刻ｔ２０において、前段の増幅回路１において、制御信号ＶＰ１は、「Ｈ」レベル、制御信号ＶＰ０は、「Ｌ」レベルに設定される（状態Ｉ）。これに伴い、上述したように相補スイッチＳＷ３，ＳＷ４がオン状態となり、キャパシタＣＬ１，ＣＬ２に蓄えられた電荷を完全に放電する。この場合、相補スイッチＳＷ１，ＳＷ２はオフ状態であり、上述したように電流源３からの定電流ＩＢはキャパシタＣＬ１，ＣＬ２に流入しない。
【０１０６】
次に、時刻ｔ２１において、制御信号ＶＰ１は、「Ｌ」レベル、制御信号ＶＰ０は、「Ｈ」レベルに設定される（状態ＩＩ）。これに伴い、相補スイッチＳＷ１，ＳＷ２はオンして、上述したようにＭＯＳトランジスタＭＰ１，ＭＰ２の他方導通電極は、ノードＮ２，Ｎ１とそれぞれ電気的に結合される。そして、ＭＯＳトランジスタＭＰ１，ＭＰ２にそれぞれ入力される入力電圧ＶＩＰ，ＶＩＮに従ってＭＯＳトランジスタＭＰ１，ＭＰ２を介して電流源３から定電流ＩＢが流れ込み、キャパシタＣＬ１，ＣＬ２に電荷が充電される。
【０１０７】
その結果、出力ノードＮ２，Ｎ１には、それぞれキャパシタＣＬ１，ＣＬ２に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧ＶＩＰ，ＶＩＮの電圧値の大小に対応した値となり、差動増幅動作が実行されて、出力電圧ＶＯＰ，ＶＯＮが後段の増幅回路１に出力される。
【０１０８】
次に、時刻ｔ２２において、後段の増幅回路１において、制御信号ＶＰ３は、「Ｈ」レベル、制御信号ＶＰ２は、「Ｌ」レベルに設定される（状態Ｉ）。これに伴い、上述したように相補スイッチＳＷ３，ＳＷ４がオン状態となり、キャパシタＣＬ１，ＣＬ２に蓄えられた電荷を完全に放電する。この場合、相補スイッチＳＷ１，ＳＷ２はオフ状態であり、上述したように電流源３からの定電流ＩＢはキャパシタＣＬ１，ＣＬ２に流入しない。
【０１０９】
次に、時刻ｔ２３において、制御信号ＶＰ３は、「Ｌ」レベル、制御信号ＶＰ２は、「Ｈ」レベルに設定される（状態ＩＩ）。これに伴い、相補スイッチＳＷ１，ＳＷ２はオンして、上述したようにＭＯＳトランジスタＭＰ１，ＭＰ２の他方導通電極は、ノードＮ２，Ｎ１とそれぞれ電気的に結合される。そして、ＭＯＳトランジスタＭＰ１，ＭＰ２にそれぞれ入力される入力電圧ＶＩＰ，ＶＩＮに従ってＭＯＳトランジスタＭＰ１，ＭＰ２を介して電流源３から定電流ＩＢが流れ込み、キャパシタＣＬ１，ＣＬ２に電荷が充電される。
【０１１０】
その結果、出力ノードＮ２，Ｎ１には、それぞれキャパシタＣＬ１，ＣＬ２に充電される電荷量と容量値に基づく電圧が生じる。この電圧値は入力電圧ＶＩＰ，ＶＩＮの電圧値の大小に対応した値となり、差動増幅動作が実行されて、出力電圧ＶＯＰ，ＶＯＮが後段のラッチ回路４１に出力される。
【０１１１】
ラッチ回路４１は、後段の増幅回路１からの出力電圧ＶＯＰ，ＶＯＮの入力を受けてラッチ動作を実行する。具体的には、時刻ｔ２４において、制御信号ＶＬＡＴＣＨ（「Ｈ」レベル）の入力に応答して、ラッチ回路４１内部に増幅回路１の増幅結果を読み込んでラッチし（状態ＩＩＩ）、入力電圧ＶＩＰ，ＶＩＮのいずれが高い電圧であるかという判定結果を「Ｈ」レベル／「Ｌ」レベルの出力電圧ＶＯＵＴＰ，ＶＯＵＴＮとして出力する。
【０１１２】
本発明の実施の形態３の変形例に従うコンパレータ回路は、動作時に２つの状態ＩＩのタイミングにおける電流消費と、状態ＩＩＩのタイミングにおけるラッチ回路４１の一瞬の電流消費が発生するだけであるので、超低消費電流にて電圧比較動作を実現できる。
【０１１３】
なお、本例においては、図１で説明した増幅回路１を用いて説明したがこれに限られず、図７および図９の増幅回路１ａ，１ｂを用いることも当然に可能である。
【０１１４】
また、この回路は増幅回路を直列に２段以上接続することで、より高速なコンパレータ回路を実現することが可能である。
【０１１５】
なお、ここでは、２段構成の増幅回路について説明したがこれに限られず、さらに複数段の増幅回路を直列に接続する構成とすることも当然に可能である。
【０１１６】
また、上記で説明した各実施の形態およびその変形例で説明した内容を適宜組み合わせることも可能である。
【０１１７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１１８】
【図１】本発明の実施の形態１に従う増幅回路１の回路構成図である。
【図２】本発明の実施の形態１に従う増幅回路１に入力される制御信号ＶＰ０，ＶＰ１のタイミングチャート図である。
【図３】図２のタイミングチャート図に従う増幅回路１のスイッチ動作を説明する図である。
【図４】比較例として用いられる増幅回路１００の回路構成図である。
【図５】当該比較例の増幅回路１００の消費電流特性を説明する図である。
【図６】本発明の実施の形態１に従う増幅回路１の消費電流特性を説明する図である。
【図７】本発明の実施の形態１の変形例に従う増幅回路１ａの回路構成図である。
【図８】本発明の実施の形態１の変形例に従う増幅回路１ａに入力される制御信号ＶＰ０，ＶＰ１のタイミングチャート図である。
【図９】本発明の実施の形態２に従う増幅回路１ｂの回路構成図である。
【図１０】本発明の実施の形態２に従う増幅回路１ｂに入力される制御信号ＶＰ０，ＶＰ１のタイミングチャート図である。
【図１１】本発明の実施の形態３に従うコンパレータ回路を説明する概略ブロック図である。
【図１２】本発明の実施の形態３に従うラッチ回路４１の回路構成図である。
【図１３】本発明の実施の形態３に従うコンパレータ回路に入力される制御信号ＶＰ０，ＶＰ１およびＶＬＡＴＣＨのタイミングチャート図である。
【図１４】本発明の実施の形態３の変形例に従うコンパレータ回路を説明する図である。
【図１５】本発明の実施の形態３の変形例に従うコンパレータ回路に入力される制御信号ＶＰ１，ＶＰ０，ＶＰ３，ＶＰ２およびＶＬＡＴＣＨのタイミングチャート図である。
【符号の説明】
【０１１９】
１，１ａ，１ｂ，１００  増幅回路、３，３ｂ，１０３  電流源、４１  ラッチ回路、ＳＷ１〜ＳＷ４  相補スイッチ。
【図１】
0004757104.tif 000002
【図２】
0004757104.tif 000003
【図３】
0004757104.tif 000004
【図４】
0004757104.tif 000005
【図５】
0004757104.tif 000006
【図６】
0004757104.tif 000007
【図７】
0004757104.tif 000008
【図８】
0004757104.tif 000009
【図９】
0004757104.tif 000010
【図１０】
0004757104.tif 000011
【図１１】
0004757104.tif 000012
【図１２】
0004757104.tif 000013
【図１３】
0004757104.tif 000014
【図１４】
0004757104.tif 000015
【図１５】
0004757104.tif 000016