(57)【特許請求の範囲】
【請求項１】
基準電流源として作用するよう設けられたデプレッション型ＮＭＯＳトランジスタと、カレントミラー回路を介して前記デプレッション型ＮＭＯＳトランジスタの電流が供給されるよう設けられたエンハンスメント型ＮＭＯＳトランジスタとが、バイアス回路により等しいバイアス電流の供給を受けて、双方のドレイン電圧の差が基準電圧として出力されるよう構成されてなる基準電圧発生回路であって、
前記デプレッション型ＮＭＯＳトランジスタは、そのゲート、ソース及びバックゲートが第１の電源に接続される一方、ドレインが前記バイアス回路の第１のバイアス出力端子、前記カレントミラー回路の入力端子及び演算増幅器の一方の入力端子にそれぞれ接続され、
前記エンハンスメント型ＮＭＯＳトランジスタは、そのソース及びバックゲートが第１の電源に接続される一方、ドレインが前記バイアス回路の第２のバイアス出力端子、前記カレントミラー回路の出力端子及び前記演算増幅器の他方の入力端子にそれぞれ接続され、
前記演算増幅器の出力端子と前記第１の電源との間に２つの抵抗器が直列接続され、当該２つの抵抗器の相互の接続点が前記エンハンスメント型ＮＭＯＳトランジスタのゲートに接続され、
前記デプレッション型ＮＭＯＳトランジスタと前記エンハンスメント型ＮＭＯＳトランジスタの少なくとも一方のドレインと第１の電源との間に、カソードが前記第１の電源側となるようにダイオードが設けられ、
前記カレントミラー回路は、第２及び第３のエンハンスメント型ＮＭＯＳトランジスタを用いてなり、前記第２及び第３のエンハンスメント型ＮＭＯＳトランジスタは、ゲートが相互に接続される一方、ソースは共に前記第１の電源に接続され、
前記第２のエンハンスメント型ＮＭＯＳトランジスタのドレインとゲートが相互に接続されると共に、当該接続点は入力端子とされ、
前記第３のエンハンスメント型ＮＭＯＳトランジスタのドレインは出力端子とされてなり、
前記演算増幅器の出力端子に基準電圧を出力可能としてなることを特徴とする基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを用いた基準電圧発生回路に係り、特に、電源電圧の変動に伴う出力電圧変動の抑圧等の動作特性の改善等を図ったものに関する。
【背景技術】
【０００２】
従来、この種の回路としては、例えば、図６に示された回路が非特許文献１に開示されている。
以下、図６を参照しつつ、この従来回路について説明する。
まず、この従来の基準電圧発生回路の概略の回路構成を説明すれば、差動増幅器として機能する演算増幅器６１と、デプレッション型ＮＭＯＳトランジスタＭＤ１１（以下、「トランジスタＭＤ１１」と称す）と、エンハンスメント型ＮＭＯＳトランジスタＭＮ１（以下、「トランジスタＭＮ１１」と称す）とを主たる構成要素として構成されたものとなっている。
トランジスタＭＤ１１は、そのゲート及びバックゲートがグランドに接続される一方、ドレインには抵抗器Ｒ１２を介して電源電圧ＶＤＤが印加されると共に、ドレインと抵抗器Ｒ１２との相互の接続点は演算増幅器６１の反転入力端子に接続されている。
【０００３】
トランジスタＭＮ１１は、そのバックゲートがグランドに接続される一方、ドレインには抵抗器１１を介して電源電圧ＶＤＤが印加されるようになっている。
さらに、トランジスタＭＤ１１とトランジスタＭＮ１１のソースは相互に接続されて、その接続点とグランドとの間には定電流Ｉbias2を出力する定電流源６２が接続されたものとなっている。
そして、トランジスタＭＮ１１のゲートは、演算増幅器６１の出力端子と共に接続されて、基準電圧ＶＲＥＦの出力端子６３に接続されたものとなっている。
【０００４】
かかる構成において、定電流源６２の出力電流Ｉbias2は、トランジスタＭＤ１１とトランジスタＭＮ１１のそれぞれのドレイン電流として分流することとなる。そして、抵抗器Ｒ１１，Ｒ１２は抵抗値同一であるとする。
かかる前提の下、例えば、トランジスタＭＤ１１のドレイン電流がトランジスタＭＮ１１のドレイン電流より多い場合、トランジスタＭＮ１１のドレイン電圧は、トランジスタＭＤ１１のドレイン電圧より高くなり、その結果、演算増幅器６１の出力電圧が上昇し、同時にトランジスタＭＮ１１のゲート電圧が上昇してドレイン電流が増加することとなる。そのため、トランジスタＭＤ１１のドレイン電流は減少し、トランジスタＭＮ１１とトランジスタＭＤ１１のドレイン電流はバランスすることとなる。
【０００５】
一方、トランジスタＭＤ１１のドレイン電流がトランジスタＭＮ１１のドレイン電流よりも少ない場合、トランジスタＭＮ１１のドレイン電圧は、トランジスタＭＤ１１のドレイン電圧より低くなり、演算増幅器６１の出力電圧は低下し、同時にトランジスタＭＮ１１のゲート電圧が低下してドレイン電流が減少することとなる。そのため、トランジスタＭＤ１１のドレイン電流は増加し、トランジスタＭＮ１１とトランジスタＭＤ１１のドレイン電流はバランスすることとなる。
【０００６】
かかる動作が小信号的に行われ、演算増幅器６１の反転入力端子と非反転入力端子が仮想短絡状態とされる。すなわち、換言すれば、トランジスタＭＤ１１のドレイン電圧とトランジスタＭＮ１１のドレイン電圧が等しくなるようトランジスタＭＮ１１のゲート電圧は制御され、トランジスタＭＤ１１とトランジスタＭＮ１１のそれぞれのドレイン電流も等しくなり、安定した動作となり、演算増幅器６１の出力電圧は安定した基準電圧ＶＲＥＦとして出力されることとなる。
【０００７】
ここで、基準電圧ＶＲＥＦは、下記する式１のように表すことができる。
【０００８】
ＶＲＥＦ＝ＶTEｎ−ＶTDn＋（Ｉbias2／２）１／２｛（１／（ＫE）１／２＋１／（ＫD）１／２）｝・・・式１
【０００９】
ＫE＝（μEn・Ｃox／２）（Ｗ／Ｌ）MN11・・・式２
【００１０】
ＫD＝（μDn・Ｃox／２）（Ｗ／Ｌ）MD11・・・式３
【００１１】
ここで、ＶTEｎ、μEn、（Ｗ／Ｌ）MN11は、それぞれトランジスタＭＮ１１の閾値電圧、移動度、サイズであり、ＶTDn、μDn、（Ｗ／Ｌ）MD11は、それぞれトランジスタＭＤ１１の閾値電圧、移動度、サイズである。また、Ｃoxはゲート酸化膜の単位面積当たりの容量であり、ＶTDn＜０である。
【００１２】
先の非特許文献１によれば、式１において、前項の閾値電圧の差（ＶTEｎ−ＶTDn）の温度特性は、負の温度勾配を有し、同式の後の項は、式２及び式３により移動度に関係しており、正の温度勾配を有しているため、前項の負の温度勾配を相殺することができ、基準電圧の温度係数は、移動度の温度変化が支配的となる低温領域では正、室温ではゼロ近くになり、閾値の温度変化が支配的になる高温領域では負になることが明らかにされている。
【００１３】
また、従来回路としては、図７に示されたような回路も提案されている（特許文献１参照）。
以下、図７を参照しつつこの従来回路について説明する。
この基準電圧発生回路は、カレントミラーを構成する２つのエンハンスメント型ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２（以下、それぞれ「トランジスタＭＰ１１」、「トランジスタＭＰ１２」と称す）と、定電流源として作用するデプレッション型ＮＭＯＳトランジスタＭＤ１２（以下、「トランジスタＭＤ１２」と称す）と、出力段を構成するエンハンスメント型ＮＭＯＳトランジスタＭＮ１２，ＮＭ１３（以下、それぞれ「トランジスタＭＮ１２」、「トランジスタＮＭ１３」と称す）とを主たる構成要素として、２つの基準電圧ＶＲＥＦ１，ＶＲＥＦ２が得られるよう構成されたものとなっている。
【００１４】
かかる構成において、トランジスタＭＤ１２によりトランジスタＭＰ１１に供給される電流は、カレントミラー動作により、トランジスタＭＰ１２にも流れる。
そして、トランジスタＭＮ１２のゲート電圧が低く、ドレイン電流がトランジスタＭＰ１２に流れる電流よりも少ない場合、トランジスタＭＮ１３のゲート電圧が上昇し、ゲート・ソース間電圧が大きくなり、ソース電流が増加し、同時に抵抗器１４へ流れ込む電流が増えることとなる。
【００１５】
これとは逆に、トランジスタＭＮ１２のゲート電圧が高く、ドレイン電流がトランジスタＭＰ１２に流れる電流よりも多い場合、トランジスタＭＮ１３のゲート電圧が下がり、抵抗器１４に流れる電流が少なくなり、トランジスタＭＮ１２のゲート電圧が低下すると共に、ドレイン電流が減少する。
したがって、トランジスタＭＮ１２において、ドレイン電流がトランジスタＭＰ１２のドレイン電流と同じとなるようにゲート電圧が定まるように動作し、かかる状態におけるトランジスタＭＮ１２のゲート電圧が基準電圧ＶＲＥＦ１の電圧値となる。
また、同時にこの場合のトランジスタＭＮ１３のドレイン（ソース）電流と抵抗器１３により基準電圧ＶＲＥＦ２の電圧値が定まるものとなっている。
【００１６】
なお、特許文献１には、上述の回路に関連して、温度特性の良好なデプレッション型ＮＭＯＳトランジスタの閾値電圧とエンハンスメント型ＮＭＯＳの閾値電圧に基づいて、基準電圧を決定することができるので、温度変化に対してフラットな特性を得ることができることが明らかにされている。
【００１７】
【非特許文献１】R.A. Blauschild 、P.A. Tucci、R.S. Muller and R.G. Meyer 、”A new NMOS temperature-stable voltage reference”、IEEE J. Solid-State Circuits、vol. SC-13、pp.767-777、Dec.1978
【特許文献１】特許第３５１９９５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
ところで、デプレッション型或いはエンハンスメント型ＮＭＯＳトランジスタの飽和領域における電流特性は、下記する式４及び式５により表される。
【００１９】
ＩD＝（μn・Ｃox／２）（Ｗ／Ｌ）（ＶGS-ＶTHｎ）２（１−λＶDS）・・・式４
【００２０】
ＶTHｎ＝ＶTHｎ0＋γ｛（ＶSB＋２ΦF）１／２−（２ΦF）１／２｝・・・式５
【００２１】
ここで、ＩDはドレイン電流、μnはＮＭＯＳトランジスタの移動度、Ｃoxはゲート酸化膜の単位面積当たりの容量、Ｗはチャンネル幅、Ｌはチャンネル長、ＶGSはソースに対するゲート電圧、ＶTHｎは閾値電圧、λはチャンネル長変調係数、ＶTHｎ0は基板に対してソース電圧が０Ｖの時、すなわち、いわゆる基板ゼロバイアス時の閾値電圧、γは基板効果係数、ＶSBは基板に対するソース電圧、ΦFはフェルミレベルである。
【００２２】
また、先の図６に示された従来回路におけるトランジスタＭＤ１１のソース電圧は、下記する式６で表される。
【００２３】
ＶS(MD11)＝ＶREF−ＶGS(MN11)＝ＶREF−｛（Ｉbias2／２ＫE）１／２＋ＶTHｎ｝・・・式６
【００２４】
すなわち、トランジスタＭＤ１１のソース電圧は、基準電圧ＶREFよりエンハンスメント型ＮＭＯＳトランジスタのゲート・ソース間電圧ＶGS分下がった電圧となるので、デプレッション型のトランジスタＭＤ１１において、そのソース電圧はゲート電圧より高くなってゲート・ソース間電圧は負となり、さらに、ソース電圧は基板電圧より高くなって、先に示した式５における基板効果によって、閾値電圧ＶTHｎは大きくなる。このようにゲート・ソース間電圧ＶGS(MD11)が負で、閾値電圧ＶTHｎが大きくなると、デプレッション型ＮＭＯＳトランジスタの閾値ＶTHDｎは負であることから、ドレイン電流は先に示した式４により、ゲート・ソース間電圧ＶGS(MD11)＝０で基板ゼロバイアス時のドレイン電流と比べて少なくなる。したがって、基板効果の大きいプロセスを用いた場合、先の図６に示された従来回路においては、デプレッション型トランジスタＭＤ１１のドレイン電流が流れ難くなって、トランジスタＭＮ１１のドレイン電流と等しくならず、回路が不安定になり、そのため、適正な基準電圧が得られなくなるという問題が生ずる。
【００２５】
一方、先の図７に示された従来回路においては、基準電流源であるトランジスタＭＤ１２のバックゲートはソースと接続されているため、上述のような基板効果の影響は無い。しかしながら、トランジスタＭＰ１１とＭＰ１２で構成されているカレントミラー回路において、トランジスタＭＰ１１はゲートとドレインが接続されているため、ドレイン・ソース間電圧は少しの電流変化に対してほぼ一定となり、電源電圧ＶDDが変化するとトランジスタＭＤ１２では、ドレイン・ソース間電圧が変動し、先の式１に表されたようにチャンネル長変調効果によりドレイン電流に変化が生ずることとなる。
【００２６】
かかるドレイン電流の変化は、カレントミラー回路における電流のミラーリングにより、基準電圧を発生するトランジスタＭＮ１２のドレイン電流にも変化を与え、したがって、基準電圧が変化する結果を招く。このため、図７に示された回路構成においては、トランジスタＭＤ１２のチャンネル長変調効果により、基準電圧が電源電圧変動の影響を受け易いという問題がある。
【００２７】
本発明は、上記実状に鑑みてなされたもので、基準電流源となるデプレッション型ＮＭＯＳトランジスタが、基板効果とチャンネル長変調効果の影響を受けることなく、しかも、低電源電圧で動作し、温度特性の良好な基準電圧を発生することのできる基準電圧発生回路を提供するものである。
【課題を解決するための手段】
【００２８】
上記本発明の目的を達成するため、本発明に係る基準電圧発生回路は、
基準電流源として作用するよう設けられたデプレッション型ＮＭＯＳトランジスタと、カレントミラー回路を介して前記デプレッション型ＮＭＯＳトランジスタの電流が供給されるよう設けられたエンハンスメント型ＮＭＯＳトランジスタとが、バイアス回路により等しいバイアス電流の供給を受けて、双方のドレイン電圧の差が基準電圧として出力されるよう構成されてなる基準電圧発生回路であって、
前記デプレッション型ＮＭＯＳトランジスタは、そのゲート、ソース及びバックゲートが第１の電源に接続される一方、ドレインが前記バイアス回路の第１のバイアス出力端子、前記カレントミラー回路の入力端子及び演算増幅器の一方の入力端子にそれぞれ接続され、
前記エンハンスメント型ＮＭＯＳトランジスタは、そのソース及びバックゲートが第１の電源に接続される一方、ドレインが前記バイアス回路の第２のバイアス出力端子、前記カレントミラー回路の出力端子及び前記演算増幅器の他方の入力端子にそれぞれ接続され、
前記演算増幅器の出力端子と前記第１の電源との間に２つの抵抗器が直列接続され、当該２つの抵抗器の相互の接続点が前記エンハンスメント型ＮＭＯＳトランジスタのゲートに接続され、
前記デプレッション型ＮＭＯＳトランジスタと前記エンハンスメント型ＮＭＯＳトランジスタの少なくとも一方のドレインと第１の電源との間に、カソードが前記第１の電源側となるようにダイオードが設けられ、
前記カレントミラー回路は、第２及び第３のエンハンスメント型ＮＭＯＳトランジスタを用いてなり、前記第２及び第３のエンハンスメント型ＮＭＯＳトランジスタは、ゲートが相互に接続される一方、ソースは共に前記第１の電源に接続され、
前記第２のエンハンスメント型ＮＭＯＳトランジスタのドレインとゲートが相互に接続されると共に、当該接続点は入力端子とされ、
前記第３のエンハンスメント型ＮＭＯＳトランジスタのドレインは出力端子とされてなり、
前記演算増幅器の出力端子に基準電圧を出力可能としてなるものである。
【発明の効果】
【００２９】
本発明によれば、デプレッション型ＮＭＯＳトランジスタのバックゲートはソースと接続されているため、基板効果がなく、また、エンハンスメント型ＮＭＯＳのゲートを制御している増幅器がバッファの役割を兼ねて基準電圧出力を低インピーダンス化できるという効果を奏するものである。
また、演算増幅器の出力電圧を抵抗分圧し、その分圧電圧を第１のエンハンスメント型ＰＭＯＳトランジスタのゲートへ印加するようにした構成にあっては、基準電圧出力を抵抗器によって所望の大きさに設定することができる。
また、デプレッション型ＮＭＯＳトランジスタとエンハンスメント型ＮＭＯＳトランジスタの少なくとも一方のドレインと第１の電源との間に、パッシブ素子又はアクティブ素子が接続された構成にあっては、デプレッション型ＮＭＯＳトランジスタ及びエンハンスメント型ＮＭＯＳトランジスタのドレインにおける動作点、すなわち、演算増幅器の２つの入力端子における動作点を安定させることができ、ひいては回路全体の安定性が向上する。加えて、デプレッション型ＮＭＯＳトランジスタとエンハンスメント型ＮＭＯＳトランジスタの少なくとも一方のドレインと第１の電源との間に接続される素子によっては、デプレッション型ＮＭＯＳトランジスタのドレイン電圧が第２の電源電圧に関わらずほぼ一定となるので、デプレッション型ＮＭＯＳトランジスタのドレイン電流にチャンネル長変調効果をなくすことができる。
また、カレントミラー回路を第２及び第３のエンハンスメント型ＮＭＯＳトランジスタを用いて構成するものにあっては、第２のエンハンスメント型ＮＭＯＳトランジスタはダイオード接続であり、デプレッション型ＮＭＯＳトランジスタのドレイン・ソース間電圧は、第２のエンハンスメント型ＮＭＯＳトランジスタのゲート・ソース間電圧となって、第２のエンハンスメント型ＮＭＯＳトランジスタのドレイン電流はほぼ一定となるため、デプレッション型ＮＭＯＳトランジスタのドレイン・ソース間電圧も一定となることから、デプレッション型ＮＭＯＳトランジスタのドレイン電流のチャンネル長変調効果をなくすことができる。加えて、回路構成の簡素なカレントミラー回路を用いることで、デプレッション型ＮＭＯＳトランジスタと第１のエンハンスメント型ＮＭＯＳトランジスタで構成する部分の回路を簡素化できる。
さらに、バイアス回路を第１及び第２のエンハンスメント型ＰＭＯＳトランジスタを用いて構成するものにあっては、第２の電源とバイアス回路の第１及び第２のバイアス出力端子との間の最小電圧は、ＰＭＯＳトランジスタの最小飽和電圧となるので、第２の電源を低電圧化できる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態について、図１乃至図５を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における基準電圧発生回路の第１の構成例について、図１を参照しつつ説明する。
この第１の構成例における基準電圧発生回路は、第１のデプレッション型ＮＭＯＳトランジスタ（図１においては「ＭＤ１」と表記すると共に、以下、「第１のデプレッションＮＭＯＳ」と称す）１と、第１のエンハンスメント型ＮＭＯＳトランジスタ（図１においては「ＭＮ１」と表記すると共に、以下、「第１のエンハンスメントＮＭＯＳ」と称す）１１と、これら第１のデプレッションＮＭＯＳ１及び第１のエンハンスメントＮＭＯＳ１１へバイアス電流を供給するバイアス回路５１と、カレントミラー回路５２と、演算増幅器（図１においては「ＯＰ」と表記）５３とを主たる構成要素として構成されたものとなっている。
【００３１】
以下、具体的な回路接続について説明すれば、まず、第１のデプレッションＮＭＯＳ１は、ゲート、ソース及びバックゲートが共に第１の電源としてのグランドに接続されている一方、ドレインはバイアス回路５１の第１のバイアス出力端子（図１においては「BIAS1」と表記）５１ａへ接続されると共に、カレントミラー回路５２の入力端子（図１においては「IN」と表記）５２ａ及び演算増幅器５３の反転入力端子へ接続されている。
また、第１のエンハンスメントＮＭＯＳ１１は、ソースとバックゲートが共にグランドに接続される一方、ゲートは演算増幅器５３の出力端子と共に基準電圧出力端子３５へ接続されている。さらに、第１のエンハンスメントＮＭＯＳ１１のドレインは、バイアス回路５１の第２のバイアス出力端子（図１においては「BIAS2」と表記）５１ｂに接続されると共に、演算増幅器５３の非反転入力端子及びカレントミラー回路５２の出力端子（図１においては「OUT」と表記）５２ｂに接続されている。なお、カレントミラー回路５２は、カレントミラー回路用電源端子５２ｃがグランドに接続されたものとなっている。
【００３２】
バイアス回路５１はバイアス回路用電源端子５１ｃに電源電圧ＶDD（第２の電源電圧）が印加されて、第１及び第２のバイアス出力端子５１ａ，５１ｂへそれぞれ必要とされるバイアス電流を出力するように構成されたものとなっている。
そして、演算増幅器５３は、上述のように接続されることによって差動増幅器を構成するものとなっている。
【００３３】
次に、上記構成における動作について説明する。
まず、バイアス回路５１の第１及び第２のバイアス出力端子５１ａ，５１ｂからはそれぞれ共に等しい電流値のバイアス電流Ｉｂが出力され、カレントミラー回路５２の入力端子５２ａの入力電流と、出力端子５２ｂの出力電流は等しくその大きさはＩcであるとする。
かかる前提の下、第１のデプレッションＮＭＯＳ１のドレイン電流ＩMD1と第１のエンハンスメントＮＭＯＳ１１のドレイン電流ＩMN1は、次のように表される。
【００３４】
ＩMD1  ＝Ｉb−Ｉc・・・式７
【００３５】
ＩMN1  ＝Ｉb−Ｉc・・・式８
【００３６】
すなわち、第１のデプレッションＮＭＯＳ１のドレイン電流ＩMD1と第１のエンハンスメントＮＭＯＳ１１のドレイン電流ＩMN1は、等しくなることが理解できる。
ここで、仮に、ドレイン電流ＩMD1とドレイン電流ＩMN1が等しくない場合には、次のような動作となる。
まず、ドレイン電流ＩMN1がドレイン電流ＩMD1より少ない場合、第１のエンハンスメントＮＭＯＳ１１側において、下記する不等式が成立することとなる。
【００３７】
Ｉb＞ＩMN1＋Ｉc・・・式９
【００３８】
したがって、第１のエンハンスメントＮＭＯＳ１１のドレイン電圧は、第１のデプレッションＮＭＯＳ１のドレイン電圧より高くなるため、すなわち、換言すれば、演算増幅器５３の反転入力端子より非反転入力端子の電圧が高くなるため、演算増幅器５３の出力電圧は上昇し、第１のエンハンスメントＮＭＯＳ１１のゲート電圧も上昇し、ドレイン電流ＩMN1が増加することとなる。
【００３９】
逆に、ドレイン電流ＩMN1がドレイン電流ＩMD1より多い場合、第１のエンハンスメントＮＭＯＳ１１側において、下記する不等式が成立することとなる。
【００４０】
Ｉb＜ＩMN1＋Ｉc・・・式１０
【００４１】
したがって、第１のエンハンスメントＮＭＯＳ１１のドレイン電圧は、第１のデプレッションＮＭＯＳ１のドレイン電圧より低くなって、すなわち、演算増幅器５３の反転入力端子より非反転入力端子の電圧が低くなるので、演算増幅器５３の出力電圧は低下し、第１のエンハンスメントＮＭＯＳ１１のゲート電圧も低下して、ドレイン電流ＩMN1が減少することとなる。
上述したような動作が小信号的に行われてドレイン電流ＩMN1がドレイン電流ＩMD1が等しくなって動作が安定する。そして、この安定動作状態となった際の演算増幅器５３の出力として基準電圧ＶREFを得ることができ、その大きさは、次のように求めることができる。
【００４２】
まず、第１のデプレッションＮＭＯＳ１のドレイン電流ＩMD1は、次のようになる。
【００４３】
ＩMD1＝ＫD・ＶTDn２・・・式１１
【００４４】
ＫD＝（μDn・Ｃox／２）（Ｗ／Ｌ）MD1・・・式１２
【００４５】
また、第１のエンハンスメントＮＭＯＳ１１のドレイン電流ＩMN1は、次のようになる。
【００４６】
ＩMN1＝ＫE・(ＶREF−ＶTEｎ)２・・・式１３
【００４７】
ＫE＝（μEn・Ｃox／２）（Ｗ／Ｌ）MN1・・・式１４
【００４８】
そして、式１１と式１３より基準電圧ＶREFは次のように求められる。
【００４９】
ＶREF＝ＶTEｎ＋（ＫD／ＫE）１／２・｜ＶTDn｜・・・式１５
【００５０】
ここで、ＶTEｎ、μEn、（Ｗ／Ｌ）MN1は、それぞれ第１のエンハンスメントＮＭＯＳ１１の閾値電圧、移動度、サイズであり、ＶTDn、μDn、（Ｗ／Ｌ）MD1は、それぞれ第１のデプレッションＮＭＯＳ１の閾値電圧、移動度、サイズである。また、Ｃoxはゲート酸化膜の単位面積当たりの容量であり、ＶTDn＜０である。
この式１５から、基準電圧ＶREFは、ほぼ第１のエンハンスメントＮＭＯＳ１１と第１のデプレッションＮＭＯＳ１の閾値電圧の和となるということができる。
【００５１】
そして、式１２と式１４とから、それぞれのトランジスタサイズによって、式１５における比ＫD／ＫEの大きさを調整することにより基準電圧ＶREFの温度特性を小さなものとすることが可能であることが理解できる。
【００５２】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、演算増幅器５３の出力電圧を抵抗分圧して第１のエンハンスメントＮＭＯＳ１１のゲートに印加するよう構成した点が、先の第１の構成例と異なるもので、他の構成部分は第１の構成例と同一である。
すなわち、演算増幅器５３の出力端子とグランドとの間には、第１及び第２の抵抗器（図１においては、それぞれ「Ｒ１」、「Ｒ２」と表記）３１，３２が直列接続されると共に、第１の抵抗器３１と第２の抵抗器３２の相互の接続点が第１のエンハンスメントＮＭＯＳ１１のゲートに接続されたものとなっている。
【００５３】
かかる構成において、その基本的な回路動作は、先に説明した第１の構成例と同様であり、基準電圧ＶREFは下記する式１６のように表されるものとなる。なお、Ｒ１、Ｒ２は、それぞれ便宜的に第１及び第２の抵抗器３１，３２の抵抗値とする。
【００５４】
ＶREF＝（１＋Ｒ１／Ｒ２）｛ＶTEｎ＋（ＫD／ＫE）１／２・｜ＶTDn｜｝・・・式１６
【００５５】
次に、第３の構成例について、図３を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第３の構成例は、パッシブ素子としてのダイオードの付加によって入力動作点のより安定化を図ったものである。
以下、具体的な回路構成について説明すれば、まず、第１のダイオード（図３においては「Ｄ１」と表記）５は、そのアノードが第１のデプレッションＮＭＯＳ１のドレインに、カソードはグランドに、それぞれ接続されて設けられている。また、第２のダイオード（図３においては「Ｄ２」と表記）６は、そのアノードが第１のエンハンスメントＮＭＯＳ１１のドレインに、カソードがグランドに、それぞれ接続されて設けられている。
なお、第１のデプレッションＮＭＯＳ１のドレイン電流と第１のエンハンスメントＮＭＯＳ１１のドレイン電流を等しくする場合、第１及び第２のダイオード５，６は、同一の形状のものとする。
【００５６】
かかる構成においては、パッシブ素子としての第１及び第２のダイオード５，６により、第１のデプレッションＮＭＯＳ１及び第１のエンハンスメントＮＭＯＳ１１のドレイン電圧は０.６Ｖ付近となるため、演算増幅器５３の入力の動作点が安定し、その結果、回路の安定性が向上する。
なお、かかる点を除けば、回路の基本的な動作は、先に説明した第１の構成例と同様であるので、ここでの再度の詳細な説明は省略することとする。
【００５７】
次に、第４の構成例について、図４を参照しつつ説明する。
なお、図１乃至図３のいずれかに示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第４の構成例は、図２に示された第２の構成例に図３に示された第３の構成例における第１及び第２のダイオード５，６を適用したものである。また、図４においては、バイアス回路５１とカレントミラー回路５２の具体回路構成例が示されている。
第１及び第２の抵抗器３１，３２並びに第１及び第２のダイオード５，６については、図２及び図３に示された構成例で説明した通りであるので、ここでの再度の説明は省略する。
【００５８】
この構成例におけるバイアス回路５１は、第１及び第２のエンハンスメント型ＰＭＯＳトランジスタ（図４においては、それぞれ「ＭＰ１」、「ＭＰ２」と表記すると共に、以下、それぞれ「第１のエンハンスメントＰＭＯＳ」、「第２のエンハンスメントＰＭＯＳ」と称す）２１，２２を主たる構成要素として構成されたものとなっている。
すなわち、第１のエンハンスメントＰＭＯＳ２１と第２のエンハンスメントＰＭＯＳ２２は、共にソースがバイアス回路用電源端子５１ｃに接続される一方、第１のエンハンスメントＰＭＯＳ２１のドレインは、第１のバイアス出力端子５１ａへ、第２のエンハンスメントＰＭＯＳ２２のドレインは、第２のバイアス出力端子５１ｂへ、それぞれ接続されたものとなっている。
また、第１のエンハンスメントＰＭＯＳ２１と第２のエンハンスメントＰＭＯＳ２２のゲートは相互に接続されており、その接続点とバイアス回路用電源端子５１ｃとの間には、定電圧Ｖbiasを出力する定電圧源８が接続されたものとなっている。
【００５９】
一方、カレントミラー回路５２は、第２及び第３のエンハンスメント型ＮＭＯＳトランジスタ（図４においては、それぞれ「ＭＮ２」、「ＭＮ３」と表記すると共に、以下、それぞれ「第２のエンハンスメントＮＭＯＳ」、「第３のエンハンスメントＮＭＯＳ」と称す）１２，１３を用いて構成されている。
すなわち、第２及び第３のエンハンスメントＮＭＯＳ１２，１３は、そのゲートが相互に接続されると共に、第２のエンハンスメントＮＭＯＳ１２のドレインに接続される一方、共にソースはグランドに接続されている。そして、第２のエンハンスメントＮＭＯＳ１２のドレインは入力端子５２ａに、また、第３のエンハンスメントＮＭＯＳ１３のドレインは出力端子５２ｂに、それぞれ接続されたものとなっている。
そして、第２のエンハンスメントＮＭＯＳ１２のドレイン電流と第３のエンハンスメントＮＭＯＳ１３のドレイン電流を等しくするためには、双方のトランジスタサイズを同一とすれば良い。
【００６０】
かかる構成において、第１のデプレッションＮＭＯＳ１のドレイン・ソース間電圧は、いわゆるダイオード接続となっている第２のエンハンスメントＮＭＯＳ１２のゲート・ソース間電圧ＶGS(MN2)に等しくなり、そのため、電源電圧ＶDDの変化の影響を受け難くなる。なお、カレントミラー回路５２には、上述した回路構成の他に、ウイルソンやカスコードと称される構成のものもあり、これらを用いた回路構成としても勿論良い。
また、バイアス回路５１は、上述した回路構成の他に、カスコード形式の回路構成としても好適である。
なお、かかる第４の構成例における基本的な回路動作は、図１乃至図３で説明した通りであるので、ここでの再度の詳細な説明は省略することとする。
【００６１】
次に、第５の構成例について、図５を参照しつつ説明する。
なお、図１乃至図４のいずれかに示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第５の構成例は、図４に示された回路構成を基本とし、さらに、演算増幅器５３の具体回路構成例などを示したものである。なお、図５においては、図示を簡潔にするためバイアス回路５１の第１及び第２のバイアス出力端子５１ａ，５１ｂ並びにバイアス回路用電源端子５１ｃやカレントミラー回路５２の入出力端子５２ａ，５２ｂ及びカレントミラー回路用電源端子５２ｃを省略してある。
【００６２】
以下、具体的に説明すれば、まず、この第５の構成例においては、ダイオード接続された２つのエンハンスメント型ＮＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と称す）５Ａ，５Ｂによって、図３の構成例に示された第１及び第２のダイオード５，６が実現されたものとなっている。すなわち、アクティブ素子としてのＮＭＯＳトランジスタ５Ａ，５Ｂは、それぞれドレインとゲートが接続されており、ＮＭＯＳトランジスタ５Ａのドレインは、第１のデプレッションＮＭＯＳ１のドレインに、ＮＭＯＳトランジスタ５Ｂのドレインは、第１のエンハンスメントＮＭＯＳ１１のドレインに、それぞれ接続される一方、それぞれのソースは、グランドに接続されたものとなっている。
【００６３】
また、定電圧源８は、第８のエンハンスメント型ＰＭＯＳトランジスタ（図５においては「ＭＰ８」と表記すると共に、以下、「第８のエンハンスメントＰＭＯＳ」と称す）２８と定電流源９とから構成されたものとなっている。
すなわち、第８のエンハンスメントＰＭＯＳ２８のソースには、電源電圧ＶDDが印加されるようになっている一方、ゲートとドレインが接続され、ドレインにはバイアス電流Ｉbias1を出力する定電流源９が接続され、ゲートは、第１及び第２のエンハンスメントＰＭＯＳ２１，２２のゲートに接続されたものとなっている。
【００６４】
演算増幅器５３は、入力段を構成する第３及び第４のエンハンスメント型ＰＭＯＳトランジスタ（図５においては、それぞれ「ＭＰ３」、「ＭＰ４」と表記すると共に以下、それぞれ「第３のエンハンスメントＰＭＯＳ」、「第４のエンハンスメントＰＭＯＳ」と称す）２３，２４、出力段を構成する第７及び第９のエンハンスメント型ＮＭＯＳトランジスタ（図５においては、それぞれ「ＭＮ７」、「ＭＮ９」と表記すると共に、以下、それぞれ「第７のエンハンスメント型ＮＭＯＳ」、「第９のエンハンスメント型ＮＭＯＳ」と称す）１７，１９などを有して構成されてなるものである。
この図５に示された演算増幅器５３の回路構成は、既に公知・周知のものであるので、以下、その入力段及び出力段を中心に概略的にその回路構成を説明することとする。
【００６５】
この演算増幅器５３の入力段は、第３及び第４のエンハンスメントＰＭＯＳ２３，２４を中心として構成された差動増幅回路となっており、第３のエンハンスメントＰＭＯＳ２３のゲートは、反転入力端子として第１のデプレッションＮＭＯＳ１のドレインに、また、第４のエンハンスメントＰＭＯＳ２４のゲートは非反転入力端子として第１のエンハンスメントＮＭＯＳ１１のドレインに、それぞれ接続されたものとなっている。
【００６６】
一方、演算増幅器５３の出力段は、第７及び第９のエンハンスメントＮＭＯＳ１７，１９によるトーテム・ポール構成の出力回路が設けられたものとなっており、第７のエンハンスメントＮＭＯＳ１７と第９のエンハンスメントＮＭＯＳ１９の相互の接続点が演算増幅器５３の出力端子となっている。
かかる演算増幅器５３では、先の第８のエンハンスメントＰＭＯＳ２８によるバイアス電流の供給を受けるようになっている。
【００６７】
なお、個々の説明は省略するが、図５において、「ＭＮ４」、「ＮＭ５」、「ＭＮ６」、「ＭＮ８」と表記されたトランジスタは、いずれもエンハンスメント型ＮＭＯＳトランジスタであり、「ＭＰ５」、「ＭＰ６」、「ＭＰ７」と表記されたトランジスタは、いずれもエンハンスメント型ＰＭＯＳトランジスタである。
この第５の構成例の回路動作は、既に、図１乃至図４で説明したと同様であるので、ここでの再度の詳細な説明は省略することとする。
【００６８】
上述した演算増幅器５３の回路構成例は、あくまでも一例であり、勿論この回路構成に限定される必要はなく、公知の他の回路構成であっても良いものである。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態における基準電圧回路の第１の構成例を示す構成図である。
【図２】本発明の実施の形態における基準電圧回路の第２の構成例を示す構成図である。
【図３】本発明の実施の形態における基準電圧回路の第３の構成例を示す構成図である。
【図４】本発明の実施の形態における基準電圧回路の第４の構成例を示す構成図である。
【図５】本発明の実施の形態における基準電圧回路の第５の構成例を示す構成図である。
【図６】従来回路の一構成例を示す構成図である。
【図７】従来回路の他の構成例を示す構成図である。
【符号の説明】
【００７０】
１…第１のデプレッション型ＮＭＯＳトランジスタ
１１…第１のエンハンスメント型ＮＭＯＳトランジスタ
５１…バイアス回路
５２…カレントミラー回路
５３…演算増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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