(57)【特許請求の範囲】
【請求項１】
第１導電形の半導体基板の表面層に形成された複数の第２導電形領域と、半導体基板周辺部表面に形成された耐圧構造用絶縁膜を有する耐圧構造部と、前記耐圧構造部に囲まれた第２導電形領域の表面層に形成された第１導電形のソース領域、該ソース領域と前記半導体基板表面に挟まれた前記第２導電形領域表面上に形成された第１ゲート絶縁膜、前記第１ゲート絶縁膜より厚く、前記第１ゲート絶縁膜と連続して、前記半導体基板上に形成された第２ゲート絶縁膜とからなるＭＯＳ型セル領域を有する半導体装置の製造方法において、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を選択的に除去する工程と、前記第１絶縁膜をマスクとして前記半導体基板の第２導電形の前記第２導電形領域を選択的に形成する工程と、前記第１絶縁膜を耐圧構造用絶縁膜となる箇所を残して除去する工程と、前記半導体基板上全面に第２絶縁膜を形成する工程と、前記第２絶縁膜を耐圧構造用絶縁膜となる箇所および前記ＭＯＳ型セル領域の前記第２ゲート絶縁膜となる箇所を残して除去する工程と、前記半導体基板上全面に前記第１絶縁膜および前記第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
第１導電形の半導体基板の表面層に形成された複数の第２導電形の第２導電形領域と、半導体基板周辺部表面に形成された耐圧構造用絶縁膜を有する耐圧構造部と、前記耐圧構造部に囲まれた第２導電形領域の表面層に形成された第１導電形のソース領域、該ソース領域と前記半導体基板表面に挟まれた前記第２導電形領域表面上に形成された第１ゲート絶縁膜、前記第１ゲート絶縁膜より厚く、前記第１ゲート絶縁膜と連続して、前記半導体基板上に形成された第２ゲート絶縁膜とからなるＭＯＳ型セル領域を有する半導体装置の製造方法において、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を選択的に除去する工程と、前記第１絶縁膜をマスクとし、第２導電形不純物をイオン注入する工程と、前記第１絶縁膜を耐圧構造用絶縁膜となる箇所を残して除去する工程と、酸素を流しながら熱処理して、前記半導体基板の表面層に第２導電形領域を選択的に形成すると共に、全面に第２絶縁膜を形成する工程と、前記第２絶縁膜を耐圧構造用絶縁膜となる箇所および前記ＭＯＳ型セル領域の前記第２ゲート絶縁膜となる箇所を残して除去する工程と、前記半導体基板上全面に前記第１絶縁膜および前記第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
第１導電形の半導体基板の表面層に形成された複数の第２導電形の第２導電形領域と、半導体基板周辺部表面に形成された耐圧構造用絶縁膜を有する耐圧構造部と、前記耐圧構造部に囲まれた第２導電形領域の表面層に形成された第１導電形のソース領域、該ソース領域と前記半導体基板表面に挟まれた前記第２導電形領域表面上に形成された第１ゲート絶縁膜、前記第１ゲート絶縁膜より厚く、前記第１ゲート絶縁膜と連続して、前記半導体基板上に形成された第２ゲート絶縁膜とからなるＭＯＳ型セル領域を有する半導体装置の製造方法において、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を選択的に除去する工程と、前記第１絶縁膜をマスクとし、第２導電形不純物をイオン注入し、熱処理して、前記半導体基板の表面層に前記第２導電形領域を選択的に形成する工程と、前記第１絶縁膜を耐圧構造用絶縁膜となる箇所を残して除去する工程と、全面に第２絶縁膜を形成する工程と、前記第２絶縁膜を、耐圧構造用絶縁膜となる箇所および前記ＭＯＳ型セル領域の前記第２ゲート絶縁膜となる箇所を残して除去する工程と、前記第１絶縁膜および前記第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
第１導電形の半導体基板の表面層に形成された複数の第２導電形の第２導電形領域と、半導体基板周辺部表面に形成された耐圧構造用絶縁膜を有する耐圧構造部と、前記耐圧構造部に囲まれた第２導電形領域の表面層に形成された第１導電形のソース領域、該ソース領域と前記半導体基板表面に挟まれた前記第２導電形領域表面上に形成された第１ゲート絶縁膜、前記第１ゲート絶縁膜より厚く、前記第１ゲート絶縁膜と連続して、前記半導体基板上に形成された第２ゲート絶縁膜とからなるＭＯＳ型セル領域を有する半導体装置の製造方法において、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を前記耐圧構造用絶縁膜となる箇所を残して除去する工程と、全面に第２絶縁膜を形成する工程と、前記耐圧構造部および前記ＭＯＳ型セル領域の第２導電形領域を形成する箇所の第２絶縁膜を除去する工程と、前記ＭＯＳ型セル領域で前記第２絶縁膜をマスクとし、前記耐圧構造部で前記第１絶縁膜と前記第２絶縁膜をマスクとして第２導電形不純物をイオン注入する工程と、熱処理して、前記半導体基板の表面層に前記第２導電形領域を選択的に形成する工程と、前記第２絶縁膜を前記第２ゲート絶縁膜となる箇所と前記耐圧構造用絶縁膜となる箇所を残して前記ＭＯＳ型セル領域の前記第２絶縁膜を除去する工程と、前記第１絶縁膜および前記第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
第１導電形の半導体基板の表面層に形成された複数の第２導電形の第２導電形領域と、半導体基板周辺部表面に形成された耐圧構造用絶縁膜を有する耐圧構造部と、前記耐圧構造部に囲まれた第２導電形領域の表面層に形成された第１導電形のソース領域、該ソース領域と前記半導体基板表面に挟まれた前記第２導電形領域表面上に形成された第１ゲート絶縁膜、前記第１ゲート絶縁膜より厚く、前記第１ゲート絶縁膜と連続して、前記半導体基板上に形成された第２ゲート絶縁膜とからなるＭＯＳ型セル領域を有する半導体装置の製造方法において、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を前記耐圧構造用絶縁膜となる箇所を残して除去する工程と、全面に第２絶縁膜を形成する工程と、前記耐圧構造部および前記ＭＯＳ型セル領域の第２導電形領域を形成する箇所の第２絶縁膜を除去する工程と、全面に第４絶縁膜を形成する工程と、前記第１絶縁膜と第２絶縁膜をマスクとして前記第４絶縁膜を介して第２導電型不純物をイオン注入する工程と、熱処理して、前記半導体基板の表面層に前記第２導電形領域を選択的に形成する工程と、前記第２絶縁膜および前記第４絶縁膜を前記第２ゲート絶縁膜となる箇所と前記耐圧構造用絶縁膜となる箇所を残して除去する工程と、前記第１絶縁膜、前記第２絶縁膜および前記第４絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
第１導電形の半導体基板の表面層に形成された複数の第２導電形の第２導電形領域と、半導体基板周辺部表面に形成された耐圧構造用絶縁膜を有する耐圧構造部と、前記耐圧構造部に囲まれた第２導電形領域の表面層に形成された第１導電形のソース領域、該ソース領域と前記半導体基板表面に挟まれた前記第２導電形領域表面上に形成された第１ゲート絶縁膜、前記第１ゲート絶縁膜より厚く、前記第１ゲート絶縁膜と連続して、前記半導体基板上に形成された第２ゲート絶縁膜とからなるＭＯＳ型セル領域を有する半導体装置の製造方法において、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を前記耐圧構造用絶縁膜となる箇所を残して除去する工程と、全面に第２絶縁膜を形成する工程と、全面にフォトレジストを被覆し、前記第２導電形領域形成箇所と前記第１絶縁膜が除去された箇所のパターニングする工程と、前記第２導電形領域を形成する箇所の前記第２絶縁膜と前記第１絶縁膜が除去された箇所の前記第２絶縁膜を、前記フォトレジストをマスクに除去する工程と、前記フォトレジストをマスクとし、第２導電形不純物をイオン注入する工程と、前記フォトレジストを除去する工程と、熱処理して、前記半導体基板の表面層に第２導電形領域を選択的に形成する工程と、前記第２絶縁膜を、前記耐圧構造用絶縁膜となる箇所と前記第２ゲート絶縁膜となる箇所を残して除去する工程と、前記第１絶縁膜および前記第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
第１導電形の半導体基板の表面層に形成された複数の第２導電形の第２導電形領域と、半導体基板周辺部表面に形成された耐圧構造用絶縁膜を有する耐圧構造部と、前記耐圧構造部に囲まれた第２導電形領域の表面層に形成された第１導電形のソース領域、該ソース領域と前記半導体基板表面に挟まれた前記第２導電形領域表面上に形成された第１ゲート絶縁膜、前記第１ゲート絶縁膜より厚く、前記第１ゲート絶縁膜と連続して、前記半導体基板上に形成された第２ゲート絶縁膜とからなるＭＯＳ型セル領域を有する半導体装置の製造方法において、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を前記耐圧構造用絶縁膜となる箇所を残して除去する工程と、全面に第４絶縁膜を形成する工程と、前記第４絶縁膜上にフォトレジストを被覆する工程と、前記ウエル領域形成箇所と前記第１絶縁膜が除去された箇所の第４絶縁膜上のフォトレジストを除去する工程と、前記フォトレジストをマスクとし、前記第４絶縁膜を介して第２導電形不純物をイオン注入する工程と、前記フォトレジストを除去する工程と、熱処理して、前記半導体基板の表面層に前記第２導電形領域を選択的に形成すると共に全面に第２絶縁膜を形成する工程と、前記第２絶縁膜と第４絶縁膜を、前記耐圧構造用絶縁膜となる箇所と前記第２ゲート絶縁膜となる箇所を残して除去する工程と、前記半導体基板上全面に前記第１絶縁膜、前記第２絶縁膜および前記第４絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＩＧＢＴなどの絶縁ゲート構造のパワー半導体素子である半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＩＧＢＴやＭＯＳＦＥＴなどの半導体素子は、電流を通電する領域であるＭＯＳ型セル領域（ＭＯＳ型ゲート構造部と主電流を通電するソース領域を含む領域）とチップ周辺部に配置した耐圧構造部により構成される。
図１２は、従来の半導体装置で、同図（ａ）はチップの平面図、同図（ｂ）は同図（ａ）のＤ部拡大図である。
【０００３】
同図（ａ）において、斜線部分がチップ周辺の耐圧構造部１０３であり、ゲートパッド部１０４を除く部分がＭＯＳ型セル領域１０２で、テラスゲート構造部とｎ+ ソース領域を含む活性領域である。ＭＯＳ型セル領域１０２内には、図示しない数１００本のストライプ構造のＭＯＳ型セルが配置されている。
同図（ｂ）において、ポリシリコンの抜きの部分１０５（ポリシリコン層がない箇所）以外はポリシリコン層が形成されている。ポリシリコン層の下に厚い酸化膜１０６が形成されている。この厚い酸化膜の内、１０７の酸化膜をテラスゲート酸化膜と呼ぶこととする。また、１０６ａはゲート酸化膜である薄い酸化膜である。通常は、テラスゲート酸化膜がないチャネル形成領域上の薄いゲート酸化膜１０６ａのみでＭＯＳ型セル領域全域を形成する場合の方が多い。このテラスゲート構造はチップのゲート容量を低減する効果がある。
【０００４】
図１３は、図１２の要部断面図で、同図（ａ）は図１２（ｂ）のＡ−Ａ線で切断したＭＯＳ型セル領域の断面図、同図（ｂ）は図１２（ａ）のＢ−Ｂ線で切断した耐圧構造部の断面図である。
図１３において、ゲート部分の一部にもテラスゲート酸化膜（厚い酸化膜）である第１ゲート酸化膜１１８が形成されており、ゲート容量を低減させている。同図（ａ）のＡ部拡大図に示すように、テラスゲート部の厚いゲート酸化膜（第２ゲート酸化膜１１８）とチャネル形成領域上に形成された薄いゲート酸化膜１１１の境界箇所（Ａ部）に段差が生じる。
【０００５】
図１４から図２０は、従来の半導体装置の製造工程で、工程順に示した要部工程断面図である。それぞれの図の（ａ）は図１２のＡ−Ａ線で切断したＭＯＳ形セル領域の断面図、図の（ｂ）は図１２（ａ）のＢ−Ｂ線で切断した耐圧構造部の断面図である。
（１）ｎシリコン基板１０８上に第１酸化膜１１６ａを形成する（図１４）。
（２）フォト工程（１ＰＥ）により、第１酸化膜１１６ａを残す部分と第１酸化膜１１６ａを残さない部分を形成する（図１５）。
（３）ボロンイオンの注入を行う。第１酸化膜１１６ａを残さない部分（酸化膜が除去された部分）にボロンイオン１２１が入る（図１６）。
（４）その後、熱処理により、イオン注入されたボロンを拡散させ、高濃度ｐ領域１０９を形成する。この熱処理工程で酸素を流す。それにより、（ｂ）の工程にてｎシリコン基板１０８上の第１酸化膜１１６ａを残した部分の酸化膜の膜厚は、この熱処理工程で形成される第２酸化膜１１６ｂが積層されて、さらに厚くなると共に、第１酸化膜１１６ａを残さなかった部分にも新たな第２酸化膜１１６ｂが形成される（図１７）。
（５）フォト工程（２ＰＥ）により、ｎシリコン基板１０８表面に形成された第１酸化膜１１６ａおよび第２酸化膜１１６ｂを残す部分と、第１酸化膜１１６ａおよび第２酸化膜１１６ｂを残さない部分を形成する（図１８）。
（６）全面に薄い第３酸化膜１１６ｃを形成する。第１酸化膜１１６ａおよび第２酸化膜１１６ｂがない箇所のｎシリコン基板１０８表面が露出している箇所に形成された第３酸化膜１１６ｃは第２ゲート酸化膜１１１となり、第１酸化膜１１６ａ、第２酸化膜１１６ｂおよび第３酸化膜１１６ｃを合わせたものが第２ゲート酸化膜１１８および耐圧構造用酸化膜１１６となる（図１９）。
（７）ポリシリコン層１１２を形成し、ｐウエル領域１０９ａ、ｎ+ ソース領域１１０、層間絶縁膜１１３、金属電極となる金属膜１１４、抵抗性を示すフィールドプレート１１５を形成する。このフィールドプレート１１５は通常のＭＯＳ型半導体素子の抵抗性のフィールドプレートと同じである（図２０）。
【０００６】
図２０のＭＯＳ型セル領域および耐圧構造部において、第１酸化膜１１６ａおよび第２酸化膜１１６ｂおよび第３酸化膜１１６ｃを合わせた第２ゲート酸化膜１１８と耐圧構造部用酸化膜１１６は同時に形成され、その膜厚は１０００ｎｍ程度である。
この製造工程の場合、図１３に示すＡ部の段差箇所で、ｎシリコン基板１０８側にも段差が形成される。これは、第２ゲート酸化膜１１８の形成が、シリコン結晶と製造プロセスで供給される酸素との反応によって行われるため、ｎシリコン基板１０８側にも酸化膜層が形成されるためである。
【０００７】
【発明が解決しようとする課題】
前記のＡ部を拡大すると、上側にｄの第２段差、ｎシリコン基板１０８の表面層にｃの第１段差ができている。第２段差ｄは、第２ゲート酸化膜１１８の膜厚が厚い程大きくなり、また、第１段差ｃは、第２ゲート酸化膜１１８の膜厚が厚い場合に大きくなる。また、製造プロセス条件において、ｎシリコン基板温度が高い場合や酸素の流量が多い場合などに大きくなる。
【０００８】
第１段差ｃおよび第２段差ｄが大きくなると、この箇所での電界強度が大きくなり、コレクタ・エミッタ間耐圧の電圧を印加した場合、この箇所でリーク電流が増大する。これは、半導体素子の耐圧良品率に影響を与える。
そこで、これらの段差ｃ、ｄを極力小さくすることが求められる。そのために、第２ゲート酸化膜１１８を薄くし、段差を小さくすると、段差部分の電界集中は緩和される。その結果、ＭＯＳ型セル領域でのコレクタ・エミッタ間耐圧（アバランシェ耐圧）の低下を防止できる。
【０００９】
しかし、従来素子では、第２ゲート酸化膜１１８と耐圧構造用酸化膜１１６は同一条件で形成されるために、耐圧構造用酸化膜１１６の膜厚が薄くなり、そのために、耐圧構造部でのコレクタ・エミッタ間耐圧が低下する。
この発明の目的は、前記の課題を解決して、ＭＯＳ型セル領域部と耐圧構造部の双方で、コレクタ・エミッタ間の耐圧低下を防止できる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記の目的を達成するために、第１導電形の半導体基板の表面層に形成された複数の第２導電形領域と、半導体基板周辺部表面に形成された耐圧構造用絶縁膜を有する耐圧構造部と、前記耐圧構造部に囲まれた第２導電形領域の表面層に形成された第１導電形のソース領域、該ソース領域と前記半導体基板表面に挟まれた前記第２導電形領域表面上に形成された第１ゲート絶縁膜、前記第１ゲート絶縁膜より厚く、前記第１ゲート絶縁膜と連続して、前記半導体基板上に形成された第２ゲート絶縁膜とからなるＭＯＳ型セル領域を有する半導体装置の製造方法において、以下の工程とする。
【００１１】
第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を選択的に除去する工程と、前記第１絶縁膜をマスクとして前記半導体基板の第２導電形の前記第２導電形領域を選択的に形成する工程と、前記第１絶縁膜を耐圧構造用絶縁膜となる箇所を残して除去する工程と、前記半導体基板上全面に第２絶縁膜を形成する工程と、前記第２絶縁膜を耐圧構造用絶縁膜となる箇所および前記ＭＯＳ型セル領域の前記第２ゲート絶縁膜となる箇所を残して除去する工程と、前記半導体基板上全面に前記第１絶縁膜および前記第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含む製造工程とするとよい。
【００１２】
前記第２絶縁膜と第３絶縁膜を積層して形成される第２ゲート絶縁膜の厚さが、前記第１絶縁膜と第２絶縁膜および第３絶縁膜で積層されて形成される耐圧構造用絶縁膜の膜厚より薄くなるために、従来のように、第２ゲート絶縁膜の膜厚が、耐圧構造用絶縁膜の膜厚と同じ厚みである場合に比べると、第２ゲート絶縁膜と第１ゲート絶縁膜の境界部の半導体基板側に生じる段差を小さくできる。段差を小さくできることで、第１および第２ゲート絶縁膜内部と半導体基板表面での電界集中を緩和できる。その結果、コレクタ・エミッタ間の耐圧不良が低減され、良品率を向上させることができる。
【００１３】
また、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を選択的に除去する工程と、前記第１絶縁膜をマスクとし、第２導電形不純物をイオン注入する工程と、前記第１絶縁膜を耐圧構造用絶縁膜となる箇所を残して除去する工程と、酸素を流しながら熱処理して、前記半導体基板の表面層に第２導電形領域を選択的に形成すると共に、全面に第２絶縁膜を形成する工程と、前記第２絶縁膜を耐圧構造用絶縁膜となる箇所および前記ＭＯＳ型セル領域の前記第２ゲート絶縁膜となる箇所を残して除去する工程と、前記半導体基板上全面に前記第１絶縁膜および前記第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含む製造工程とするとよい。
【００１４】
また、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を選択的に除去する工程と、前記第１絶縁膜をマスクとし、第２導電形不純物をイオン注入し、熱処理して、前記半導体基板の表面層に前記第２導電形領域を選択的に形成する工程と、前記第１絶縁膜を耐圧構造用絶縁膜となる箇所を残して除去する工程と、全面に第２絶縁膜を形成する工程と、前記第２絶縁膜を、耐圧構造用絶縁膜となる箇所および前記ＭＯＳ型セル領域の前記第２ゲート絶縁膜となる箇所を残して除去する工程と、前記第１絶縁膜および前記第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含む製造工程とするとよい。
【００１５】
また、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を前記耐圧構造用絶縁膜となる箇所を残して除去する工程と、全面に第２絶縁膜を形成する工程と、前記耐圧構造部および前記ＭＯＳ型セル領域の第２導電形領域を形成する箇所の第２絶縁膜を除去する工程と、前記ＭＯＳ型セル領域で前記第２絶縁膜をマスクとし、前記耐圧構造部で前記第１絶縁膜と前記第２絶縁膜をマスクとして第２導電形不純物をイオン注入する工程と、熱処理して、前記半導体基板の表面層に前記第２導電形領域を選択的に形成する工程と、前記第２絶縁膜を前記第２ゲート絶縁膜となる箇所と前記耐圧構造用絶縁膜となる箇所を残して前記ＭＯＳ型セル領域の前記第２絶縁膜を除去する工程と、前記第１絶縁膜および前記第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含む製造工程とするとよい。
【００１６】
また、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を前記耐圧構造用絶縁膜となる箇所を残して除去する工程と、全面に第２絶縁膜を形成する工程と、前記耐圧構造部および前記ＭＯＳ型セル領域の第２導電形領域を形成する箇所の第２絶縁膜を除去する工程と、全面に第４絶縁膜を形成する工程と、前記第１絶縁膜と第２絶縁膜をマスクとして前記第４絶縁膜を介して第２導電型不純物をイオン注入する工程と、熱処理して、前記半導体基板の表面層に前記第２導電形領域を選択的に形成する工程と、前記第２絶縁膜および前記第４絶縁膜を前記第２ゲート絶縁膜となる箇所と前記耐圧構造用絶縁膜となる箇所を残して除去する工程と、前記第１絶縁膜、前記第２絶縁膜および前記第４絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含む製造工程とするとよい。
【００１７】
また、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を前記耐圧構造用絶縁膜となる箇所を残して除去する工程と、全面に第２絶縁膜を形成する工程と、全面にフォトレジストを被覆し、前記第２導電形領域形成箇所と前記第１絶縁膜が除去された箇所のパターニングする工程と、前記第２導電形領域を形成する箇所の前記第２絶縁膜と前記第１絶縁膜が除去された箇所の前記第２絶縁膜を、前記フォトレジストをマスクに除去する工程と、前記フォトレジストをマスクとし、第２導電形不純物をイオン注入する工程と、前記フォトレジストを除去する工程と、熱処理して、前記半導体基板の表面層に第２導電形領域を選択的に形成する工程と、前記第２絶縁膜を、前記耐圧構造用絶縁膜となる箇所と前記第２ゲート絶縁膜となる箇所を残して除去する工程と、前記第１絶縁膜および前記第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含む製造工程とするとよい。
【００１８】
また、第１導電形の半導体基板上に第１絶縁膜を形成する工程と、該第１絶縁膜を前記耐圧構造用絶縁膜となる箇所を残して除去する工程と、全面に第４絶縁膜を形成する工程と、前記第４絶縁膜上にフォトレジストを被覆する工程と、前記ウエル領域形成箇所と前記第１絶縁膜が除去された箇所の第４絶縁膜上のフォトレジストを除去する工程と、前記フォトレジストをマスクとし、前記第４絶縁膜を介して第２導電形不純物をイオン注入する工程と、前記フォトレジストを除去する工程と、熱処理して、前記半導体基板の表面層に前記第２導電形領域を選択的に形成すると共に全面に第２絶縁膜を形成する工程と、前記第２絶縁膜と第４絶縁膜を、前記耐圧構造用絶縁膜となる箇所と前記第２ゲート絶縁膜となる箇所を残して除去する工程と、前記半導体基板上全面に前記第１絶縁膜、前記第２絶縁膜および前記第４絶縁膜よりも薄い第３絶縁膜を形成する工程と、前記耐圧構造部と前記ＭＯＳ型セル領域の前記第２導電形領域上の第３絶縁膜を選択的に除去する工程と、前記ＭＯＳ型セル領域の前記第２導電形領域に第１導電形のソース領域を形成する工程とを含む製造方法とするとよい。
【００１９】
前記のようにすることで、イオン注入された不純物の外方拡散が第２絶縁膜、第４絶縁膜で防止され、素子特性を安定化させることができる。またフォトレジストを介してイオン注入することで絶縁膜への不純物イオンの導入が抑えられて絶縁膜の信頼性が向上する。
【００２０】
【発明の実施の形態】
図１は、この発明の第１実施例の半導体装置の要部断面図で、同図（ａ）はＭＯＳ型セル領域の断面図、同図（ｂ）は耐圧構造部の断面図である。図１（ａ）、（ｂ）は、図２（ａ）、（ｂ）に対応する図である。
図１において、ｎシリコン基板８の表面層に高濃度ｐ領域９を、ＭＯＳ型セル領域と耐圧構造部に形成し、ＭＯＳ型セル領域のｎシリコン基板８の表面層に、ｐウエル領域９ａを形成し、ｐウエル領域９ａの表面層にｎ+ ソース領域１０を形成する。ｎ+ ソース領域１０とｎシリコン基板８に挟まれたｐウエル領域上にＭＯＳ型ゲート構造の酸化膜となる第２ゲート酸化膜１１を形成し、ｎシリコン基板８上に第２およびテラスゲート酸化膜である第２ゲート酸化膜１８を形成し、これらのゲート酸化膜１１、１８上に、ゲート電極となるポリシリコン層１２を形成する。このポリシリコン層１２上に層間絶縁膜１３を形成し、層間絶縁膜１３上とｎ+ ソース領域１０および高濃度ｐ領域９の露出部（コンタクトホール部）上に、ソース電極となる金属膜１４を形成する。
【００２１】
一方、耐圧構造部の高濃度ｐ領域９はｐガードリング領域となり、この高濃度ｐ領域９に挟まれたｎシリコン領域８上に耐圧構造用酸化膜１６を形成する。この耐圧構造用酸化膜１６上に層間絶縁膜１３を介して金属膜１４を形成し、この金属膜１４と、高濃度ｐ領域９が接続している。この金属膜１４上に抵抗性ａ−Ｓｉ膜のフィールドプレート１５を形成する。図中の２０はｎシリコン基板であるチップのチップエッジを示す。
【００２２】
前記の第２ゲート酸化膜１８の膜厚Ｗは、耐圧構造用酸化膜１６の膜厚Ｄより薄く形成する。また、第２ゲート酸化膜１８と第１ゲート酸化膜１１の境界部であるＡ部を拡大すると、上側にｂの段差、ｎシリコン基板８の表面層にａの段差ができている。このａの段差は、従来素子のように、厚い第１ゲート酸化膜の場合の段差ｃに比べると、第２ゲート酸化膜１８の膜厚Ｗが薄いために、極めて小さくなる。その結果、後述するように、酸化膜内部およびシリコン表面での最大電界強度が小さくなり、この箇所でのコレクタ・エミッタ間耐圧の低下は防止される。また、段差ｂも従来の段差ｄより小さくなるので、電界強度が緩和され、コレクタ・エミッタ間耐圧の低下が防止される。また、耐圧構造部での酸化膜（耐圧構造用酸化膜１６）の膜厚は、従来素子並に厚いために、この箇所でのコレクタ・エミッタ間耐圧の低下はない。
【００２３】
前記において、ＭＯＳ型セル領域は、チャネル形成領域上の第１ゲート酸化膜より膜厚が厚い、テラスゲート酸化膜である第２ゲート酸化膜で、ｎシリコン基板８表面の大部分が被覆されているので、テラスゲート構造でない、ｎシリコン基板８上を薄い第１ゲート酸化膜で被覆する場合に比べて、ゲート容量を減少させることができる。
【００２４】
また、前記の耐圧構造部は、数本の高濃度ｐ領域９で形成されたｐガードリング領域と抵抗性ａ−Ｓｉ膜によるフィールドプレート１５を併用した構造となっている。
尚、ＭＯＳ型セル領域のテラスゲートである第２ゲート酸化膜１８の膜厚は３５０ｎｍ程度、チャネル形成用の第１ゲート酸化膜１１の膜厚は８０ｎｍ程度、また、耐圧構造用酸化膜１６の膜厚は１０００ｎｍ程度である。ただし、図中の各膜の膜厚は同じ厚さに描いている。
【００２５】
図２から図９は、この発明の第１実施例の半導体装置の製造工程を工程順に示した要部工程断面図である。各図において（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図である。
（１）ｎシリコン基板８上に第１酸化膜１６ａを形成する（図２）。
（２）フォト工程（１ＰＥ）により、第１酸化膜１６ａを残す部分と第１酸化膜１６ａを残さない部分を形成する（図３）。（３）ｎシリコン基板８上の第１酸化膜１６ａを残さない部分にイオン注入でボロンイオンを注入する（図４）。
（４）フォト工程（１．５ＰＥ：１．５ＰＥとは１ＰＥの工程と２ＰＥの工程の中間にある工程）により、耐圧構造部の第１酸化膜１６ａは残し、ＭＯＳ型セル領域の第１酸化膜１６ａは残さない（図５）。
（５）その後、熱処理（１１５０℃）により拡散させ、高濃度ｐ領域９を形成する。耐圧構造部に形成された高濃度ｐ領域９はｐガードリング領域となる。この熱処理工程は酸素を流しながら行う。そのため、（２）の工程にてｎシリコン基板８上の第１酸化膜１６ａを残した部分（耐圧構造部）の酸化膜の膜厚は第２酸化膜１６ｂの積層により、さらに厚くなり、その膜厚は後工程のゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さなかった部分（ＭＯＳ型セル領域）のｎシリコン基板８が露出した箇所にも新たに第２酸化膜１６ｂが形成され（図６）、その膜厚は、後工程のゲート酸化膜となる第３酸化膜１６ｃの厚みも加えて３５０ｎｍ程度となる。
（６）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域のｎシリコン基板８表面に新たに形成された第２酸化膜１６ｂを残す部分と第２酸化膜１６ｂを残さない部分を形成する。また、耐圧構造部では、第２酸化膜１６ｂを開口して、高濃度ｐ領域９表面を露出する（図７）。
（７）全面に第３酸化膜１６ｃを形成する（図８）。第１酸化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリコン基板８表面が露出している箇所に形成された第３酸化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２酸化膜１６ｂと第３酸化膜１６ｃを合わせたものが図９の第２ゲート酸化膜１８となり、また、第１酸化膜１６ａ、第２酸化膜１６ｂおよび第３酸化膜１６ｃを合わせたものが耐圧構造用酸化膜１６となる。第３酸化膜１６ｃである第１ゲート酸化膜１１の膜厚は８０ｎｍ程度である。
（８）ゲート電極となるポリシリコン層１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１０、層間絶縁膜１３、Ａｌ−Ｓｉ金属電極である金属膜１４、抵抗性ａ−Ｓｉ膜であるフィールドプレート１５を形成する。このフィールドプレートは通常のＭＯＳ型デバイスの抵抗性のフィールドプレートと同じで、抵抗性を示せばａ−Ｓｉ膜に限らない。
【００２６】
表１は、本発明のテラスゲート構造と従来のテラスゲート構造の第２ゲート酸化膜の膜厚と最大電界強度の関係をシミュレーションした例を示す。
【００２７】
【表１】
0004830184.tif 000002
ゲート酸化膜の膜厚を３５０ｎｍとした本発明のテラスゲート構造では、従来のテラスゲート構造に比べて、最大電界強度は酸化膜内部で２０％、シリコン基板表面で２４％低減する。
【００２８】
図１０は、本発明品と従来品のコレクタ・エミッタ間耐圧の不良率を示す図である。本発明品の不良率は半分程度に低減している。
図１１は、コレクタ・エミッタ間耐圧（アバランシェ電圧）と耐圧構造用酸化膜の膜厚の関係を示した図である。
酸化膜の膜厚が３５０ｎｍの場合、コレクタ・エミッタ間耐圧は、１０００ｎｍに比べて９０％に低下する。このことは、従来のテラスゲート構造の場合、耐圧構造用酸化膜の膜厚とテラスゲート部の第２ゲート酸化膜の膜厚が同一であり、その第２ゲート酸化膜を３５０ｎｍで形成すると耐圧構造用酸化膜の膜厚も３５０ｎｍとなり、耐圧が９０％に低下することを意味する。本発明品では、耐圧構造用酸化膜の膜厚を１０００ｎｍとし、第２ゲート酸化膜の膜厚を３５０ｎｍとすることができるために、耐圧低下を防止できる。
【００２９】
前記の工程では、ボロンイオン注入（３）の工程）後に、フォト工程にてＭＯＳ型セル領域の酸化膜を全て除去（（４）の工程）した後、熱処理によりボロンイオンを拡散させる（（５）の工程）。
この場合は、（５）の工程で、熱処理の条件によっては、熱処理時に、注入したボロンイオンが外方拡散（アウトディフュージョン））を起こし、ウエハ外に拡散し、この外方拡散を起こしたボロンイオンが、再度ウエハに拡散して、素子の特性を変化させる危険性がある。図２１は、ＭＯＳ型セル領域を例とした、外方拡散の様子を示した図で、同図（ａ）はイオン注入後で図５（ａ）の図、同図（ｂ）は熱処理で外方拡散の様子を示す図、同図（ｃ）は外方拡散で所定外の箇所にｐ領域９ｂが形成された様子を示す図である。同図（ｂ）の熱処理開始後、注入されているボロンイオン２１が外方拡散を起こし、本来ボロンイオン２１が導入されない部分にもボロンイオン２１が再拡散する。
【００３０】
このような外方拡散を起こした場合、同図（ｃ）のように、ＭＯＳ型セル領域の表面に、本来想定しないｐ領域９ｂが形成される場合がある。図２２は、本来想定しないｐ領域９ｂが形成された場合のＭＯＳ型セル領域の完成図の一例である。
この場合、ＭＯＳ型セル領域のｎシリコン基板８の表面がｐ領域９ｂに覆われてしまい、このｐ領域９ｂの深さが深いときには、形成されたｎチャネルがｎシリコン基板８に接続しなくなる。そのため、ゲート電圧を印加しても、ｎ+ ソース領域からｎシリコン基板８に電子を注入することができず、ＭＯＳ型デバイスはコレクタ電流を流すことができず、スイッチング素子として機能しない。これを防止する方策として以下の実施例を説明する。
【００３１】
図２３から図３０は、この発明の第２実施例の半導体装置の製造方法であり、工程順に示した製造工程断面図である。尚、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図である。
（１）ｎシリコン基板８上に第１酸化膜１６ａを形成する（図２３）。
（２）フォト工程（１ＰＥ）により、第１酸化膜１６ａを残す部分と第１酸化膜１６ａを残さない部分を形成する（図２４）。
（３）ｎシリコン基板８上からイオン注入でボロンイオンを注入する。ｎシリコン基板８上の第１酸化膜１６ａが残っている部分は、ｎシリコン基板８にはイオン注入されず（ボロンイオンは、第１酸化膜１６ａを貫通できない）、ｎシリコン基板８上の第１酸化膜１６ａを残さない部分に、イオン注入でボロンイオン２１を注入する（図２５）。
（４）その後、図５（ａ）のように、ＭＯＳ型セル領域の第１酸化膜１６ａを除去しないで、熱処理（１１５０℃）によりボロンイオン２１を拡散させ、高濃度ｐ領域９を形成する。耐圧構造部に形成された高濃度ｐ領域９はガードリング領域となる。この熱処理工程は酸素を流さないで行う。（２）の工程にて、ｎシリコン基板８上の第１酸化膜１６ａを残した部分の酸化膜の膜厚および第１酸化膜１６ａを残さなかった部分の酸化膜の膜厚に大きな変化はない（図２６）。
（５）フォト工程（１．５ＰＥ）により、耐圧構造部の第１酸化膜１６ａは残し、ＭＯＳ型セル領域の第１酸化膜１６ａは残さない（図２７）。
（６）その後、熱処理（１１５０℃）を行う。この熱処理工程は酸素を流しながら行う。そのため、（２）の工程にてｎシリコン基板８上の第１酸化膜１６ａを残した部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６ｂの積層により、さらに厚くなり、その膜厚は後工程のゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さなかった部分（ＭＯＳ型セル領域）のｎシリコン基板８が露出した箇所にも新たな第２酸化膜１６ｂが形成され、その膜厚は後工程のゲート酸化膜となる第３酸化膜１６ｃの厚みも加えて３５０ｎｍ程度となる。このとき、（４）の工程にて拡散した高濃度ｐ領域９は、さらに深く拡散される（図２８）。
（７）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域のｎシリコン基板８表面に新たに形成された第２酸化膜１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分を形成する。また、耐圧構造部では、第２酸化膜１６ｂを開口して、高濃度ｐ領域９を露出する（図２９）。
（８）全面に薄い第３酸化膜１６ｃを形成する。第１酸化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリコン基板８表面が露出している箇所に形成された第３酸化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２酸化膜１６ｂと第３酸化膜１６ｃを合わせたものが図９の第２ゲート酸化膜１８となり、また、第１酸化膜１６ａ、第２酸化膜１６ｂおよび第３酸化膜１６ｃを合わせたものが耐圧構造酸化膜１６となる。第３酸化膜１６ｃである第１ゲート酸化膜１１の膜厚は８０ｎｍ程度である（図３０）。
（９）図９と同様に、ゲート電極となるポリシリコン層１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗性を示すフィールドプレート１５を形成する。このフィールドプレートは通常のＭＯＳ型半導体素子のフィールドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限らない。
【００３２】
尚、（５）の工程でｎシリコン基板８表面が露出するが、このときにはボロンイオンの拡散工程を行った後であるので、シリコン表面のイオン濃度は非常に低下しており、（６）の工程での熱処理で、ボロンイオン２１の外方拡散量は極めて少ない。そのため、素子特性に変化は起こらない。
図３１から図３８は、この発明の第３実施例の半導体装置の製造方法であり、工程順に示した製造工程断面図である。尚、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図である。
（１）ｎシリコン基板８上に第１酸化膜１６ａを形成する（図３１）。
（２）フォト工程（１ＰＥ）により、第１酸化膜１６ａを残す部分と第１酸化膜１６ａを残さない部分を形成する。ＭＯＳ型セル領域の第１酸化膜１６ａは残さない（図３２）。
（３）その後、熱処理（１１５０℃）を行う。この熱処理工程は酸素を流しながら行う。そのため、（２）の工程にてｎシリコン基板８上の第１酸化膜１６ａを残した部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６ｂの積層により、さらに厚くなり、その膜厚は後工程のゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さなかった部分（ＭＯＳ型セル領域）のｎシリコン基板８が露出した箇所にも新たな第２酸化膜１６ｂが形成され、その厚みは、後工程のゲート酸化膜となる第３酸化膜１６ｃの厚みも加えて３５０ｎｍ程度となる（図３３）。
（４）フォト工程（１．５ＰＥ）により、耐圧構造部は、第２酸化膜１６ｂを残す部分と第２酸化膜１６ｂを残さない部分を形成する。ＭＯＳ型セル領域は、第２酸化膜１６ｂを残す部分と第２酸化膜１６ｂを残さない部分を形成する（図３４）。
（５）ｎシリコン基板８上からイオン注入でボロンイオンを注入する。ｎシリコン基板８上の第１酸化膜１６ａあるいは第２酸化膜１６ｂが残っている部分は、ｎシリコン基板８にはイオン注入されず（ボロンイオンは、第１酸化膜１６ａあるいは第２酸化膜１６ｂを貫通できない）、ｎシリコン基板８上の第１酸化膜１６ａおよび第２酸化膜１６ｂを残さない部分にイオン注入でボロンイオンを注入する（図３５）。
（６）その後、熱処理（１１５０℃）により拡散させ、高濃度ｐ領域９を形成する。耐圧構造部に形成された高濃度ｐ領域９はガードリング領域となる。この熱処理工程は、酸素を流さないで行う。（４）の工程にてｎシリコン基板８上の第２酸化膜１６ｂを残した部分の酸化膜の膜厚および第２酸化膜１６ｂを残さなかった部分の酸化膜の膜厚に大きな変化はない（図３６）。
（７）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域のｎシリコン基板８表面に新たに形成された第２酸化膜１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分を形成する。また耐圧構造部では、第２酸化膜１６ｂを開口して、高濃度ｐ領域９を露出する（図３７）。
（８）全面に薄い第３酸化膜１６ｃを形成する。第１酸化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリコン基板８表面が露出している箇所に形成された第３酸化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２酸化膜１６ｂと第３酸化膜１６ｃを合わせたものが図９の第２ゲート酸化膜１８となり、また、第１ゲート酸化膜１６ａ、第２酸化膜１６ｂおよび第３酸化膜１６ｃを合わせたものが耐圧構造用酸化膜１６となる。第３酸化膜１６ｃである第１ゲート酸化膜１１の膜厚は８０ｎｍ程度である（図３８）。
（９）図９と同様に、ゲート電極となるポリシリコン層１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗性を示すフィールドプレート１５を形成する。このフィールドプレートは通常のＭＯＳ型半導体素子のフィールドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限らない。
【００３３】
尚、（６）の工程の段階では、ボロンイオンを注入した箇所以外のｎシリコン基板８表面のシリコンは露出がなく、ＭＯＳ型セル領域のｎシリコン基板８の表面に本来想定しない図２１（ｃ）で示すようなｐ領域９ｂが形成されることはない。
図３９から図４７は、この発明の第４実施例の半導体装置の製造方法であり、工程順に示した製造工程断面図である。尚、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図である。
（１）ｎシリコン基板８上に第１酸化膜１６ａを形成する（図３９）。
（２）フォト工程（１ＰＥ）により、第１酸化膜１６ａを残す部分と第１酸化膜１６ａを残さない部分を形成する。ＭＯＳ型セル領域の第１酸化膜１６ａは残さない（図４０）。
（３）その後、熱処理（１１５０℃）を行う。この熱処理工程は酸素を流しながら行う。そのため、（２）の工程にてｎシリコン基板８上の第１酸化膜１６ａを残した部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６ｂの積層により、さらに厚くなり、その膜厚は後工程のゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さなかった部分（ＭＯＳ型セル領域）のｎシリコン基板８が露出した箇所にも新たな第２酸化膜１６ｂが形成され、その厚みは、後工程のゲート酸化膜となる第３酸化膜１６ｃの厚みも加えて３５０ｎｍ程度となる（図４１）。
（４）フォト工程（１．５ＰＥ）により、耐圧構造部は、第１酸化膜１６ａと第２酸化膜１６ｂを残す部分と残さない部分を形成する。ＭＯＳ型セル領域は、第２酸化膜１６ｂを残す部分と残さない部分を形成する（図４２）。
（５）その後、熱処理（９００℃）を行う。この熱処理工程は酸素を流しながら行う。（４）の工程にて、第２酸化膜１６ｂを残さない部分のｎシリコン基板８が露出した箇所にも新たな酸化膜１６ｄが形成され、第１酸化膜１６ａあるいは第２酸化膜１６ｂを残した他の部分の酸化膜の膜厚は、さらに厚くなる。酸化膜１６ｄはスクリーン酸化膜で、その膜厚は、５０ｎｍ程度である（図４３）。
（６）ｎシリコン基板８上からイオン注入でボロンイオンを注入する。ｎシリコン基板８上の第１酸化膜１６ａあるいは第２酸化膜１６ｂが残っている部分は、ｎシリコン基板８にはイオン注入されず（ボロンイオンは、第１酸化膜１６ａあるいは第２酸化膜１６ｂを貫通できない）、ｎシリコン基板８上の第１酸化膜１６ａおよび第２酸化膜１６ｂを残さない部分に新たな酸化膜１６ｄを介してイオン注入でボロンイオンを注入する（酸化膜１６ｄは、５０ｎｍ程度と薄いので、ボロン照射加速電圧を大きくすれば、ボロンイオンは酸化膜１６ｄは貫通できる）（図４４）。
（７）その後、熱処理（１１５０℃）により拡散させ、高濃度ｐ領域９を形成する。耐圧構造部に形成された高濃度ｐ領域９はガードリング領域となる。この熱処理工程は、酸素を流さないで行う。（６）の工程にてｎシリコン基板８上の第２酸化膜１６ｂを残した部分の酸化膜の膜厚および第２酸化膜１６ｂを残さなかった部分の酸化膜の膜厚に大きな変化はない（図４５）。
（８）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域のｎシリコン基板８表面に新たに形成された酸化膜１６ｄを残す部分と、酸化膜１６ｄを残さない部分を形成する。また耐圧構造部では、酸化膜１６ｄを開口して、高濃度ｐ領域９を露出する（図４６）。
（９）全面に薄い第３酸化膜１６ｃを形成する。第２酸化膜１６ｂおよび酸化膜１６ｄがない箇所のｎシリコン基板８表面が露出している箇所に形成された第３酸化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２酸化膜１６ｂと第３酸化膜１６ｃおよび酸化膜１６ｄを合わせたものが図９の第２ゲート酸化膜１８に相当し、また、第１ゲート酸化膜１６ａ、第２酸化膜１６ｂ、第３酸化膜１６ｃおよび酸化膜１６ｄを合わせたものが耐圧構造用酸化膜１６となる。第３酸化膜１６ｃである第１ゲート酸化膜１１の膜厚は８０ｎｍ程度である（図４７）。
（１０）図９と同様に、ゲート電極となるポリシリコン層１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗性を示すフィールドプレート１５を形成する。このフィールドプレートは通常のＭＯＳ型半導体素子のフィールドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限らない。
【００３４】
尚、第３実施例との違いは、ボロンイオン注入（（６）の工程）前に５０ｎｍ程度の酸化膜（スクリーン酸化膜）を形成する（（５）の工程）ことである。この５０ｎｍ程度の酸化膜を形成することで、（７）の熱処理で外方拡散を防止すことができる。
図４８から図５６は、この発明の第５実施例の半導体装置の製造方法であり、工程順に示した製造工程断面図である。尚、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図である。
（１）ｎシリコン基板８上に第１酸化膜１６ａを形成する（図４８）。
（２）フォト工程（１ＰＥ）により、耐圧構造部には、第１酸化膜１６ａを残す部分と第１酸化膜１６ａを残さない部分を形成する。ＭＯＳ型セル領域の第１酸化膜１６ａは残さない（図４９）。
（３）その後、熱処理（１１５０℃）を行う。この熱処理工程は酸素を流しながら行う。そのため、（２）の工程にてｎシリコン基板８上の第１酸化膜１６ａを残した部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６ｂの積層により、さらに厚くなり、その膜厚は後工程のゲート酸化膜となる第３酸化膜１６ｃの厚みも加わり１０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さなかった部分（ＭＯＳ型セル領域）のｎシリコン基板８が露出した箇所にも新たな第２酸化膜１６ｂが形成され、その厚みは、後工程のゲート酸化膜となる第３酸化膜１６ｃの厚みも加えて３５０ｎｍ程度となる（図５０）。
（４）フォト工程（１．５ＰＥ）を行う。フォト工程（１．５ＰＥ）は、ウエハ全域にレジスト膜２２を塗布し、露光、エッチングを行い、その後ベークを行い硬化させる。その後、第１酸化膜１６ａおよび第２酸化膜１６ｂのエッチングを行う。この後、ウエハ表面には、レジスト膜を残しておく。このとき、耐圧構造部では、第２酸化膜１６ｂを残す部分と第２酸化膜１６ｂを残さない部分を形成する（図５１）。
（５）ｎシリコン基板８上からイオン注入でボロンイオンを注入する。レジスト膜２２が残っている部分のｎシリコン基板８にはイオン注入されず（ボロンイオンは、レジスト膜２２を貫通できない）、レジスト膜２２を残さない部分のみにイオン注入でボロンイオン２１が注入される（図５２）。
（６）レジスト膜２２を剥離液で除去する（図５３）。
（７）その後、熱処理（１１５０℃）により拡散させ、高濃度ｐ領域９を形成する。耐圧構造部に形成された高濃度ｐ領域９はガードリング領域となる。この熱処理工程は、酸素を流さないで行う。（３）の工程にてｎシリコン基板８上の第１酸化膜１６ａを残した部分の酸化膜の膜厚および第１酸化膜１６ａを残さなかった部分の酸化膜の膜厚に大きな変化はない（図５４）。
（８）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域のｎシリコン基板８表面に新たに形成された第２酸化膜１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分を形成する。また耐圧構造部では、第２酸化膜１６ｂを開口して、高濃度ｐ領域９を露出する（図５５）。
（９）全面に薄い第３酸化膜１６ｃを形成する。第１酸化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリコン基板８表面が露出している箇所に形成された第３酸化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２酸化膜１６ｂと第３酸化膜１６ｃおよび酸化膜１６ｄを合わせたものが図９の第２ゲート酸化膜１８となり、また、第１ゲート酸化膜１６ａ、第２酸化膜１６ｂ、第３酸化膜１６ｃおよび酸化膜１６ｄを合わせたものが耐圧構造用酸化膜１６となる。第３酸化膜１６ｃである第１ゲート酸化膜１１の膜厚は８０ｎｍ程度である（図５６）。
（１０）図９と同様に、ゲート電極となるポリシリコン層１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗性を示すフィールドプレート１５を形成する。このフィールドプレートは通常のＭＯＳ型半導体素子のフィールドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限らない。
【００３５】
尚、（７）の熱処理工程では、ボロンイオンを注入した箇所以外のｎシリコン基板８表面のシリコンは露出がなく、ＭＯＳ型セル領域のｎシリコン基板８の表面に本来想定しないｐ領域が形成されることはない。また、レジスト膜がボロンイオン注入のストッパとなり、その下の第２酸化膜１６ｂにボロンイオンが打ち込まれず、酸化膜の長期信頼性が高まる。
【００３６】
図５７から図６５は、この発明の第６実施例の半導体装置の製造方法であり、工程順に示した製造工程断面図である。尚、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図である。
（１）ｎシリコン基板８上に第１酸化膜１６ａを形成する（図５７）。
（２）フォト工程（１ＰＥ）により、耐圧構造部には、第１酸化膜１６ａを残す部分と第１酸化膜１６ａを残さない部分を形成する。ＭＯＳ型セル領域の第１酸化膜１６ａは残さない（図５８）。
（３）その後、熱処理（９００℃）を行う。この熱処理工程は酸素を流しながら行う。（２）の工程にて、第１酸化膜１６ａを残さない部分のｎシリコン基板８が露出した箇所にも新たな酸化膜１６ｄが形成され、第１酸化膜１６ａを残した他の部分の酸化膜の膜厚は、さらに厚くなる。酸化膜１６ｄの膜厚は、５０ｎｍ程度である（図５９）。
（４）フォト工程（１．５ＰＥ）を行う。フォト工程（１．５ＰＥ）は、ウエハ表面全域にレジスト膜２２を塗布し、露光、エッチングを行い、その後ベークを行い硬化させる。ウエハの表面には、パターニングされたレジスト膜を残す。このとき、耐圧構造部では、（２）のフォト工程（１ＰＥ）により、第１酸化膜１６ａを残した部分と対応してレジスト膜２２を残す。ＭＯＳ型セル領域では、レジスト膜２２を残す部分とレジスト膜２２を残さない部分を形成する（図６０）。
（５）ｎシリコン基板８上からイオン注入でボロンイオンを注入する。レジスト膜２２が残っている部分のｎシリコン基板８にはイオン注入されず（ボロンイオンは、レジスト膜２２を貫通できない）、レジスト膜２２を残さない部分のみにイオン注入でボロンイオンが注入される（図６１）。
（６）レジスト膜２２を剥離液で除去する（図６２）。
（７）その後、熱処理（１１５０℃）により拡散させ、高濃度ｐ領域９を形成する。耐圧構造部に形成された高濃度ｐ領域９はガードリング領域となる。この熱処理工程は、酸素を流しながら行う。そのため、（２）の工程にてｎシリコン基板８上の第１酸化膜１６ａを残した部分（耐圧構造部）の酸化膜の膜厚は、第２酸化膜１６ｂの積層により、さらに厚くなり、その膜厚は、後工程のゲート酸化膜となる第２酸化膜１６ｃの厚みも加わり１０００ｎｍ程度となる。一方、第１酸化膜１６ａを残さなかった部分（ＭＯＳ型セル領域）のｎシリコン基板８が露出した箇所にも新たな第２酸化膜１６ｂが形成され、その膜厚は、後工程のゲート酸化膜となる第３酸化膜１６ｃの厚みも加えて３５０ｎｍ程度となる（図６３）。
（８）フォト工程（２ＰＥ）により、ＭＯＳ型セル領域のｎシリコン基板８表面に新たに形成された第２酸化膜１６ｂを残す部分と、第２酸化膜１６ｂを残さない部分を形成する。また耐圧構造部では、第２酸化膜１６ｂを開口して、高濃度ｐ領域９を露出する（図６４）。
（９）全面に薄い第３酸化膜１６ｃを形成する。第１酸化膜１６ａおよび第２酸化膜１６ｂがない箇所のｎシリコン基板８表面が露出している箇所に形成された第３酸化膜１６ｃは図９の第１ゲート酸化膜１１となり、第２酸化膜１６ｂと酸化膜１６ｄと第３酸化膜１６ｃを合わせたものが図９の第２ゲート酸化膜１８となり、また、第１ゲート酸化膜１６ａ、第２酸化膜１６ｂ、酸化膜１６ｄおよび第３酸化膜１６ｃを合わせたものが耐圧構造用酸化膜１６となる。第３酸化膜１６ｃである第１ゲート酸化膜１１の膜厚は８０ｎｍ程度である（図６５）。
（１０）図９と同様に、ゲート電極となるポリシリコン層１２を形成し、ｐウエル領域９ａ、ｎ+ ソース領域１０、層間絶縁膜１３、金属電極となる金属膜１４、抵抗性を示すフィールドプレート１５を形成する。このフィールドプレートは通常のＭＯＳ型半導体素子のフィールドプレートと同じで、抵抗性を示せば、ａ−Ｓｉ膜に限らない。
【００３７】
尚、第６実施例では、第５実施例の効果に加えて、ボロンイオン注入箇所に酸化膜を被覆しているので、（７）の熱処理工程で外方拡散が起こらない。
前記の第１から第６実施例では、１ＰＥあるいは１．５ＰＥのフォト工程にて、耐圧構造部に第１酸化膜１６ａあるいは第２酸化膜１６ｂを残さない部分を形成したが、２ＰＥ以降に耐圧構造部に高濃度ｐ領域を拡散しガードリング領域を形成する場合もあるので、耐圧構造部全てに第１酸化膜１６ａあるいは第２酸化膜１６ｂを残しても問題ない。また、第６実施例では、１．５ＰＥのフォト工程にて、耐圧構造部にレジスト膜を残したが、耐圧構造部には、厚い第１酸化膜１６ａがあるので、耐圧構造部のレジスト膜２２は必ずしも残さなくても問題ない。
【００３８】
【発明の効果】
この発明によれば、耐圧構造用絶縁膜の膜厚を厚くし、第２ゲート絶縁膜の膜厚を薄くすることで、第２ゲート絶縁膜と第１ゲート絶縁膜の境界部での半導体基板表面の段差を極めて小さくし、この段差を小さくすることで、境界部の電界強度を低下させ、半導体装置の耐圧低下を防止できる。また、耐圧構造用絶縁膜の膜厚を厚くすることで、半導体装置の周辺部での耐圧低下を防止できる。その結果、半導体装置の耐圧良品率を向上させることができる。
【００３９】
また、ＭＯＳ型セル領域のｐウエル領域形成箇所以外を絶縁膜で被覆することで、イオン注入後の熱処理による外方拡散した不純物（ボロンイオン）が再度ｐウエル以外の箇所に再拡散することを防止することで、素子特性の悪化を防止することができる。
さらに、イオン注入する箇所に薄い酸化膜（スクリーン酸化膜）を形成することで、その後の熱処理による外方拡散を防止し、素子特性の悪化を防止することができる。
【００４０】
また、イオン注入時のマスクとなる酸化膜の上にレジスト膜を被覆することで、不純物（ボロンイオン）が酸化膜に導入されることを防止し、酸化膜の長期信頼性を確保することができる。
【図面の簡単な説明】
【図１】  この発明の第１実施例の半導体装置の要部断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図２】  この発明の第１実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３】  図２に続く、この発明の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４】  図３に続く、この発明の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５】  図４に続く、この発明の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図６】  図５に続く、この発明の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図７】  図６に続く、この発明の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図８】  図７に続く、この発明の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図９】  図８に続く、この発明の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図１０】  本発明品と従来品のコレクタ・エミッタ間耐圧の不良率を示す図
【図１１】  コレクタ・エミッタ間耐圧（アバランシェ電圧）と耐圧構造用酸化膜の膜厚の関係を示した図
【図１２】  従来の半導体装置で、（ａ）はチップの平面図、（ｂ）は（ａ）のＡ部拡大図
【図１３】  図１２の要部断面図で、（ａ）は図１２（ｂ）のＡ−Ａ線で切断したＭＯＳ型セル領域の断面図、（ｂ）は図１２（ａ）のＢ−Ｂ線で切断じた耐圧構造部の断面図
【図１４】  従来の半導体装置の製造工程で、工程順に示した要部工程断面図
【図１５】  図１４に続く、従来の半導体装置の製造工程で、工程順に示した要部工程断面図
【図１６】  図１５に続く、従来の半導体装置の製造工程で、工程順に示した要部工程断面図
【図１７】  図１６に続く、従来の半導体装置の製造工程で、工程順に示した要部工程断面図
【図１８】  図１７に続く、従来の半導体装置の製造工程で、工程順に示した要部工程断面図
【図１９】  図１８に続く、従来の半導体装置の製造工程で、工程順に示した要部工程断面図
【図２０】  図１９に続く、従来の半導体装置の製造工程で、工程順に示した要部工程断面図
【図２１】  ＭＯＳセル型領域を例とした、外方拡散の様子を示した図で、（ａ）はイオン注入後の図、（ｂ）は熱処理で外方拡散の様子を示す図、（ｃ）は外方拡散で所定外の箇所にｐ領域９ｂが形成された様子を示す図
【図２２】  本来想定しないｐ領域９ｂが形成された場合のＭＯＳ型セル領域の完成図
【図２３】  この発明の第２実施例の半導体装置の製造工程を、工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図２４】  図２３に続く、この発明の第２実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図２５】  図２４に続く、この発明の第２実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図２６】  図２５に続く、この発明の第２実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図２７】  図２６に続く、この発明の第２実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図２８】  図２７に続く、この発明の第２実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図２９】  図２８に続く、この発明の第２実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３０】  図２９に続く、この発明の第２実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３１】  この発明の第３実施例の半導体装置の製造工程を、工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３２】  図３１に続く、この発明の第３実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３３】  図３２に続く、この発明の第３実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３４】  図３３に続く、この発明の第３実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３５】  図３４に続く、この発明の第３実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３６】  図３５に続く、この発明の第３実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３７】  図３６に続く、この発明の第３実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３８】  図３７に続く、この発明の第３実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図３９】  この発明の第４実施例の半導体装置の製造工程を、工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４０】  図３９に続く、この発明の第４実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４１】  図４０に続く、この発明の第４実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４２】  図４１に続く、この発明の第４実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４３】  図４２に続く、この発明の第４実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４４】  図４３に続く、この発明の第４実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４５】  図４４に続く、この発明の第４実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４６】  図４５に続く、この発明の第４実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４７】  図４６に続く、この発明の第４実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４８】  この発明の第５実施例の半導体装置の製造工程を、工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図４９】  図４８に続く、この発明の第５実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５０】  図４９に続く、この発明の第５実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５１】  図５０に続く、この発明の第５実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５２】  図５１に続く、この発明の第５実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５３】  図５２に続く、この発明の第５実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５４】  図５３に続く、この発明の第５実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５５】  図５４に続く、この発明の第５実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５６】  図５５に続く、この発明の第５実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５７】  この発明の第６実施例の半導体装置の製造工程を、工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５８】  図５７に続く、この発明の第６実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図５９】  図５８に続く、この発明の第６実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図６０】  図５９に続く、この発明の第６実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図６１】  図６０に続く、この発明の第６実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図６２】  図６１に続く、この発明の第６実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図６３】  図６２に続く、この発明の第６実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図６４】  図６３に続く、この発明の第６実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【図６５】  図６４に続く、この発明の第６実施例の半導体装置の製造工程を工程順に示した要部工程断面図で、（ａ）はＭＯＳ型セル領域の断面図、（ｂ）は耐圧構造部の断面図
【符号の説明】
８    ｎシリコン基板
９    高濃度ｐ領域
９ａ  ｐウエル領域
９ｂ  ｐ領域
１０    ｎ+ ソース領域
１１    第１ゲート酸化膜
１２    ポリシリコン膜
１３    層間絶縁膜
１４    金属膜
１５    フィールドプレート
１６    耐圧構造用酸化膜
１６ａ  第１酸化膜
１６ｂ  第２酸化膜
１６ｃ  第３酸化膜
１６ｄ  酸化膜（スクリーン酸化膜）
１８    第２ゲート酸化膜
２０    チップエッジ
２１    ボロンイオン
２２    レジスト膜
ａ、ｂ  段差
Ｗ    第１ゲート酸化膜の膜厚
Ｄ    耐圧構造用酸化膜の膜厚
【図１】
0004830184.tif 000003
【図２】
0004830184.tif 000004
【図３】
0004830184.tif 000005
【図４】
0004830184.tif 000006
【図５】
0004830184.tif 000007
【図６】
0004830184.tif 000008
【図７】
0004830184.tif 000009
【図８】
0004830184.tif 000010
【図９】
0004830184.tif 000011
【図１０】
0004830184.tif 000012
【図１１】
0004830184.tif 000013
【図１２】
0004830184.tif 000014
【図１３】
0004830184.tif 000015
【図１４】
0004830184.tif 000016
【図１５】
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【図１６】
0004830184.tif 000018
【図１７】
0004830184.tif 000019
【図１８】
0004830184.tif 000020
【図１９】
0004830184.tif 000021
【図２０】
0004830184.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0004830184.tif 000032
【図３１】
0004830184.tif 000033
【図３２】
0004830184.tif 000034
【図３３】
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【図３４】
0004830184.tif 000036
【図３５】
0004830184.tif 000037
【図３６】
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【図３７】
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【図３８】
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【図３９】
0004830184.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６４】
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【図６５】
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【図６３】
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