(57)【特許請求の範囲】
【請求項１】
一つのメモリ装置を相異なる構造のメモリアーキテクチャで構成可能な半導体メモリ装置において、構成可能なメモリアーキテクチャとして、
ｐ個のバンクよりなり、前記各バンク内で一本のワードラインに連結されるメモリセルがｍ／２個であるｍ／２バイトのページサイズとｎ／２個のデータターミナルＤＱ数とを有する第１メモリアーキテクチャと、
ｐ個のバンクよりなる第１メモリグループとｐ個のバンクよりなる第２メモリグループを有し、前記第１メモリグループのバンクとそれに対応する前記第２メモリグループのバンクとが同時に選択され、前記第１メモリグループのバンクとそれに対応する前記第２メモリグループのバンクとを合わせてｍバイトのページサイズを有し、かつ、ｎ個のデータターミナルＤＱ数を有する第２メモリアーキテクチャとを含み、
第１メモリアーキテクチャと第２メモリアーキテクチャとは同一の基本構造を使って構成され、
ボンディング、マスクパターン及びヒューズの何れか一つにより行われるオプション処理により前記第１メモリアーキテクチャ及び前記第２メモリアーキテクチャのうち何れか一つが選択され、リダンダンシ柔軟性を増加させ、
前記基本構造は構成要素として、メモリセルアレイと、同数のラインよりなる第１バス及び第２バスと、同数のデータターミナル(DQ)よりなる第１ターミナルグループ及び第２ターミナルグループを備え、
前記第１メモリアーキテクチャ及び前記第２メモリアーキテクチャは前記構成要素間の接続を変更することによって構成されることを特徴とする半導体メモリ装置。
【請求項２】
メモリコントローラと、
データバスラインを介して前記メモリコントローラと連結されたｉ個の請求項１に記載された半導体メモリ装置を含む第１メモリモジュールと、
前記データバスラインを介して前記メモリコントローラと連結されたｉ／２個の請求項１に記載された半導体メモリ装置を含む第２メモリモジュールとを備え、
前記第１メモリモジュールの半導体メモリ装置では前記第１メモリアーキテクチャが選択され、前記第２メモリモジュールの半導体メモリ装置では前記第２メモリアーキテクチャが選択されていることを特徴とするメモリシステム。
【請求項３】
前記第１及び第２メモリモジュールの各半導体メモリ装置では、オプション処理により前記第１メモリアーキテクチャ及び前記第２メモリアーキテクチャのうち何れか一つが選択されることを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記オプション処理は、ボンディング、マスクパターン及びヒューズのうち何れか一つにより行われることを特徴とする請求項３に記載のメモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ装置に係り、特に、メモリアーキテクチャ構造の変更が容易であり、且つ、高い冗長柔軟性及び省力性を有するメモリ装置に関する。
【０００２】
【従来の技術】
マルチメディアの発展に伴い、グラフィック処理とこれを含む幾つかの処理とを同時に行う機能が要求されている。この要求に応えるために、高性能コンピュータシステムに使われるＣＰＵは数ＧＨｚの動作速度を有するものとして、そしてメインメモリとして使われるＳＤＲＡＭは広い帯域幅及びマルチバンク構造を有するものとして開発されている。
【０００３】
一方、現在最も汎用されているＳＤＲＡＭは最大動作周波数が約１３３ＭＨｚであり、これはＣＰＵの動作速度に比べて相当に遅い。そして、ＳＤＲＡＭのメモリセルはＤＲＡＭセルのように単一のトランジスタ及び単一のキャパシタを有するために、データ書込み及び読出し時間を短縮するには限界がある。また、ＳＤＲＡＭは内部的に通常４バンク構造を有するが、その帯域幅はＣＰＵで要求されるデータを処理できるほどに広くない。この理由から、多くのコンピュータシステムにおいてＳＤＲＡＭがボトルネックとなっている。
【０００４】
コンピュータシステムの性能低下を防止するために、帯域幅を広げる一つの方法としてプレフェッチ方法が使われている。プレフェッチ方法は、ＳＤＲＡＭの読出し動作ではメモリセルアレイブロックＤにおいてｎ個の外部ＤＱパッドにｍ個のデータをかけた数に当たる（ｎ×ｍ）個のデータを一括して読み出した後、外部クロック信号に同期させてパイプライン動作によりｎ個の外部ＤＱパッド各々にｍ個のデータを順番に出力し、且つ、ＳＤＲＡＭの書込み動作ではｎ個の外部ＤＱパッド各々からｍ回に亘ってデータを受信し、これらを一括してメモリセルアレイに書き込む方法である。
【０００５】
ところが、プレフェッチ方法により帯域幅を広げれば、カラム冗長柔軟性が落ちてしまう。というのは、カラム冗長は一つのメモリバンクから選択されたメモリセルが不良である場合、この不良セルのビットラインを冗長メモリセルのビットラインに取り替えることであるが、一括して選択されるメモリセルの数がｍ個まで増えれば、不良セルを限られた冗長メモリセルに取り替えるには無理があるためである。
【０００６】
カラム冗長柔軟性の低下を克服する方法として、ページサイズを増やす方法がある。ページサイズとは、一回のロウアクセスによりアクティブ状態にされるメモリセルの数である。また、一本のワードラインにより動作するセンスアンプの数でもある。一本のワードラインにより動作するメモリセルは２つのメモリバンクでアクティブ状態にされるように設定されるため、各メモリバンクのカラム冗長柔軟性には変わりがない。しかし、ページサイズを増やす方法は、２つのメモリバンク内のセンスアンプが動作するため、電力消耗が高まるという問題点を有する。
【０００７】
従って、冗長柔軟性を高められると共に電力消耗を減らせるメモリ装置が望まれる。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、冗長柔軟性を一定にできると共に、電力消耗を減らせるメモリ装置を提供するところにある。
【０００９】
本発明の他の目的は、前記メモリ装置が組み込まれたメモリモジュールを有するメモリシステムを提供するところにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明に係る半導体メモリ装置は、構成可能なメモリアーキテクチャとして相異なる構造の第１及び第２メモリアーキテクチャを含み、例えばオプション処理により第１及び第２メモリアーキテクチャのうち何れか一つを選択することができる。
【００１１】
本発明の一実施形態による半導体メモリ装置は、構成可能なメモリアーキテクチャとして、ｐ個のバンクよりなり、前記各バンク内で一本のワードラインに連結されるメモリセルがｍ／２個であるｍ／２バイトのページサイズとｎ／２個のデータターミナルＤＱ数とを有する第１メモリアーキテクチャと、前記ｐ個のバンクよりなり、ｍバイトのページサイズとｎ個のデータターミナルＤＱ数とを有する第２メモリアーキテクチャとを含むことを特徴とする。
【００１２】
本発明の他の実施形態による半導体メモリ装置は、構成可能なメモリアーキテクチャとして、ｐ個のバンクよりなり、前記各バンク内で一本のワードラインに連結されるメモリセルがｍ／２個であるｍ／２バイトのページサイズとｎ／２個のデータターミナルＤＱ数とを有する第１メモリアーキテクチャと、ｐ／２個のバンクよりなり、ｍバイトのページサイズとｎ個のデータターミナルＤＱ数とを有する第２メモリアーキテクチャとを含むことを特徴とする。
【００１３】
望ましくは、前記オプション処理は、ボンディング、マスクパターン又はヒューズにより行われる。
【００１４】
前記他の目的を達成するために、本発明に係るメモリシステムは、構成可能なメモリアーキテクチャとして、相異なる構造の第１及び第２メモリアーキテクチャを含み、例えばオプション処理により第１及び第２メモリアーキテクチャのうち何れか一つを選択することができるメモリチップを組み込んだメモリモジュールを備える。前記メモリシステムは、メモリコントローラ、データバスラインを介して前記メモリコントローラと連結され、ｉ個のメモリチップを含む第１メモリモジュール、及び前記データバスラインを介して前記メモリコントローラと連結され、ｉ／２個のメモリチップを含む第２メモリモジュールを備える。
【００１５】
前記第１及び第２メモリモジュールの各メモリチップは、構成可能なメモリアーキテクチャとして第１メモリアーキテクチャ及び第２メモリアーキテクチャを含むメモリ装置を基本構造として構成され、このような基本構造において、前記第１メモリモジュールのメモリチップでは前記第１メモリアーキテクチャが選択され、前記第２メモリモジュールのメモリチップでは前記第２メモリアーキテクチャが選択されている。
【００１６】
前記第１メモリアーキテクチャは、ｐ個のバンクよりなり、前記各バンク内で一本のワードラインに連結されるメモリセルがｍ／２個であるｍ／２バイトのページサイズとｎ／２個のデータターミナルＤＱ数とを有する。前記第２メモリアーキテクチャは、ｐ個又はｐ／２個のバンクよりなり、ｍバイトのページサイズとｎ個のデータターミナルＤＱ数とを有する。
【００１７】
望ましくは、前記オプション処理は、ボンディング、マスクパターン又はヒューズにより行われる。
【００１８】
このように、本発明によれば、オプション設計によってページサイズ及びバンク数を調節することにより、冗長柔軟性を高められると共に、消耗電力を減らすことができる。
【００１９】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面において、同じ参照符号は同じ要素を表わす。
【００２０】
図１は、本発明の第１実施形態によるメモリ装置を示す図面である。図１を参照すれば、本発明の第１実施形態によるメモリ装置は、８個のＤＱピン１１０によりデータの入出力を行うために、×８データ入出力規定を満足するメモリアーキテクチャを有するように構成されている。このメモリアーキテクチャの詳細について説明すれば、８個（ｐ＝８の例）の第１ないし第８メモリバンクＢ１，Ｂ２，…，Ｂ８各々から出力される８個のデータは６４本のデータバスラインを介して８個（ｎ／２＝８の例）のＤＱピンに順次に出力される。ここで、各メモリバンクＢ１，Ｂ２，…，Ｂ８から出力される８個のデータはレジスタに格納されていて、クロック信号に同期してパイプライン方式により順次に一つずつ出力される。
【００２１】
図２は、図１のメモリアーキテクチャを有するメモリ装置を構成するための基本構造と同一の基本構造を使って×１６データ入出力規定を満足するように構成されたメモリアーキテクチャの一例を示す図面である。図１のメモリアーキテクチャと比較すれば、図２のメモリアーキテクチャには、８個（ｐ＝８の例）の第１ないし第８メモリバンクＢ１，Ｂ２，…，Ｂ８よりなるメモリグループが２つ存在する。第１メモリグループ２０１の各メモリバンクＢ１，Ｂ２，…，Ｂ８は第２メモリグループ２０２の各メモリバンクＢ１，Ｂ２，…，Ｂ８と共に選択される。すなわち、第１メモリグループ２０１の第１メモリバンクＢ１が選択されれば第２メモリグループ２０２の第１メモリバンクＢ１も共に選択され、第１メモリグループ２０１の第２メモリバンクＢ２が選択されれば第２メモリグループ２０２の第２メモリバンクＢ２も共に選択される。すなわち、図２に示すメモリアーキテクチャには、８個のメモリバンクが存在する。
【００２２】
第１メモリグループ２０１の第１ないし第８メモリバンクＢ１，Ｂ２，…，Ｂ８各々から出力される８個のデータは第１メモリグループ２０１の６４本のデータバスラインを介して８個のＤＱピン２１０に出力され、第２メモリグループ２０２の第１ないし第８メモリバンクＢ１，Ｂ２，…，Ｂ８各々から出力される８個のデータは第２メモリグループ２０２の６４本のデータバスラインを介して８個のＤＱピン２２０に出力される。すなわち、図２に示すメモリアーキテクチャには、合計で１６個（ｎ＝１６の例）のＤＱピンが存在する。
【００２３】
ここで、図１のメモリアーキテクチャにおいて、各メモリバンクＢ１，Ｂ２，…，Ｂ８内で一本のワードラインに連結されるメモリセルの数を１，０２４（以下”１Ｋ”）個とした時（ｍ／２＝１Ｋの例）、図１のメモリアーキテクチャのページサイズは１Ｋバイトとなる（ｍ／２バイト＝１Ｋバイトの例）。そして、各メモリバンクＢ１，Ｂ２，…，Ｂ８内で一本のワードラインがイネーブルされれば、１Ｋ個のメモリセルのデータが１Ｋ個のセンスアンプ（図示せず）によりセンシングされる。図２のメモリアーキテクチャでは各メモリバンクＢ１，Ｂ２，…，Ｂ８が第１メモリグループ２０１及び第２メモリグループ２０２から同時に選択されるために、一本のワードラインに連結されるメモリセルの数、すなわちページサイズは２Ｋバイトとなる（ｍバイト＝２Ｋバイトの例）。これにより、各メモリバンクＢ１，Ｂ２，…、Ｂ８内で一本のワードラインがイネーブルされれば、２Ｋ個のメモリセルのデータが２Ｋ個のセンスアンプ（図示せず）によりセンシングされる。
【００２４】
図３は、図１のメモリアーキテクチャを有するメモリ装置を構成するための基本構造と同一の基本構造を使って×１６データ入出力規定を満足するように構成されたメモリアーキテクチャの他の例を示す図面である。図１のメモリアーキテクチャは８個（ｐ＝８の例）のメモリバンクＢ１，Ｂ２，…，Ｂ８よりなり、各メモリバンクＢ１，Ｂ２，…，Ｂ８から出力される８個のデータが６４本のデータラインを介して８個（ｎ／２＝８の例）のＤＱピンに出力される。そして、ページサイズは１Ｋバイトである。これに対し、図３のメモリアーキテクチャは４個（ｐ／２＝４の例）のメモリバンクＢ１，Ｂ２，Ｂ３及びＢ４よりなり、第１及び第２メモリグループ３０１及び３０２の各メモリバンクＢ１，Ｂ２，Ｂ３，Ｂ４から８個のデータが出力され、図１のメモリアーキテクチャ形成するための基本構造と同一の基本構造中に作り込まれている６４本のデータラインを介して１６個のＤＱピンに出力される。この時、実際に使われるデータラインは３２本である。すなわち、第１メモリグループ３０１の第１ないし第４メモリバンクＢ１，Ｂ２，Ｂ３及びＢ４各々から出力される８個のデータは第１メモリグループ３０１の６４本のデータバスラインを介して８個のＤＱピン３１０に出力され、第２メモリグループ３０２の第１ないし第４メモリバンクＢ１，Ｂ２，Ｂ３及びＢ４各々から出力される８個のデータは第２メモリグループ３０２の６４本のデータバスラインを介して８個のＤＱピン３２０に出力される。すなわち、図３に示すメモリアーキテクチャには、合計で１６個（ｎ＝１６の例）のＤＱピンが存在する。
【００２５】
前述の如く、図３のメモリアーキテクチャは図２のメモリアーキテクチャに比べてバンクの数が半分であり、そのような各バンク毎に欠陥セルに取り替えられる冗長セルが確保でき、冗長柔軟性が高まる。そして、バンク数の減少に伴って電力消耗も減る。
【００２６】
このように、図１のメモリアーキテクチャ及び図２又は図３のメモリアーキテクチャは一つのメモリ装置に共に組み込まれ、オプション処理により互いに切り換え可能である。すなわち、一つのメモリ装置に図１のメモリアーキテクチャ及び図２のメモリアーキテクチャが共に組み込まれている場合、オプション処理により図１のメモリアーキテクチャ又は図２のメモリアーキテクチャが選択できる。オプション処理方法としては、例えば、マスクパターン（又は、これによって形成されるメタルパターン等）、ヒューズ又はボンディング等の手段により所定の信号ライン等を連結又は切断する方法を使うことができる。
【００２７】
本発明のメモリアーキテクチャによれば、オプション設計によりページサイズ及びバンク数を調節することができる。これにより、冗長柔軟性を高められると共に、電力消耗を減らすことができるメモリ装置が提供可能になる。
【００２８】
一方、図１のメモリアーキテクチャ及び図２又は図３のメモリアーキテクチャが共に組み込まれている本発明の望ましい実施形態によるメモリチップを使ってメモリシステムを構成する場合、オプション処理により図１のメモリアーキテクチャとして設定されたメモリチップを含むメモリモジュールと、オプション処理により図２又は図３のメモリアーキテクチャとして設定されたメモリチップを含むメモリモジュールとを併用できる。
【００２９】
図４は、本発明の一実施形態によるメモリシステムを示す図面である。図４を参照すれば、本発明の一実施形態のメモリシステム４００は、メモリコントローラ４１０と、第１メモリモジュール４２０及び第２メモリモジュール４３０を含む。メモリコントローラ４１０と第１及び第２メモリモジュール４２０及び４３０の間にはコマンドバス、アドレスバス、クロックバス及びデータバスなどが連結されるが、ここでは６４本のデータバスライン４４０が代表例として説明される。
【００３０】
第１メモリモジュール４２０はオプション処理により図１のメモリアーキテクチャ１００として構成された８個のメモリチップ４２１ないし４２８を含み、各メモリチップ４２１ないし４２８の８個のＤＱピンは６４本のデータバスライン４４０と各々連結される。第２メモリモジュール４３０はオプション処理により図２又は図３のメモリアーキテクチャとして構成された４個のメモリチップ４３１ないし４３４を含み、各メモリチップ４３１ないし４３４の１６個のＤＱピンは６４本のデータバスライン４４０と各々連結される。
【００３１】
本発明は図面に示された一実施形態を参考として説明されたが、これは単なる例示的なものに過ぎず、この技術分野における当業者であれば、これより各種の変形及び均等な他の実施形態が可能であるという点が理解できるであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲上の技術的な思想によって定まるべきである。
【００３２】
【発明の効果】
以上述べたように、本発明に係るメモリ装置は、オプション設計によってページサイズ及びバンク数を調節することにより、メモリアーキテクチャの変更が可能であり、冗長柔軟性を高められるほか、電力消耗を減らすことができる。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態の第１メモリアーキテクチャを示す図面である。
【図２】本発明の望ましい実施形態の第２メモリアーキテクチャを示す図面である。
【図３】本発明の望ましい実施形態の第２メモリアーキテクチャの他の例を示す図面である。
【図４】本発明の望ましい実施形態のメモリシステムを示す図面である。
【符号の説明】
１００、２００、３００  メモリアーキテクチャ
２０１、３０１  第１メモリグループ
２０２、３０２  第２メモリグループ
１１０、２１０、２２０、３１０，３２０  ＤＱピン
Ｂ１，Ｂ２，・・・，Ｂ８  第１ないし第８メモリバンク
【図１】
0004808901.tif 000002
【図２】
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【図３】
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【図４】
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