【手続補正書】
【提出日】平成15年7月30日(2003.7.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと、前記ブロックユニットの一端を入力として出力をビット線に接続した増幅回路と、からセルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項２】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと、ゲート端子を前記ブロックユニットの一端に接続しドレイン端子をビット線に接続した第２のトランジスタとから、セルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項３】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと、ゲート端子を前記ブロックユニットの一端に接続しドレイン端子をビット線に接続した第２のトランジスタと、ソース端子を前記ブロックユニットの前記一端に接続しドレイン端子を前記ビット線に接続した第３のトランジスタと、からセルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項４】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続した第１，第２のブロックユニットと、ゲート端子を前記第１のブロックユニットの一端に接続しドレイン端子を第２のビット線に接続した第２のトランジスタと、ソース端子を前記第１のブロックユニットの前記一端に接続しドレイン端子を第１のビット線に接続した第３のトランジスタと、ゲート端子を前記第２のブロックユニットの一端に接続しドレイン端子を前記第１のビット線に接続した第４のトランジスタと、ソース端子を前記第２のブロックユニットの一端に接続しドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項５】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続した第１，第２，第３，第４のブロックユニットと、ゲート端子を前記第１，第３のブロックユニットの各一端を接続した端子に接続しドレイン端子を第２のビット線に接続した第２のトランジスタと、ソース端子を前記第１，第３のブロックユニットの各一端を接続した端子に接続しドレイン端子を第１のビット線に接続した第３のトランジスタと、ゲート端子を前記第２，第４のブロックユニットの各一端を接続した端子に接続しドレイン端子を前記第１のビット線に接続した第４のトランジスタと、ソース端子を前記第２，第４のブロックユニットの各一端を接続した端子に接続しドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルブロックを構成し、
前記セルブロックを複数配設して、メモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項６】
請求項１〜３の何れかに記載の半導体記憶装置に於いて、前記ビット線は、前記メモリセルアレイの端に配置したフリップフロップ型センスアンプ回路に接続されることを特徴とする半導体記憶装置。
【請求項７】
請求項４又は５記載の半導体記憶装置に於いて、前記第１、第２のビット線は対を成し、前記メモリセルアレイの端に配置したフリップフロップ型センスアンプ回路に接続されることを特徴とする半導体記憶装置。
【請求項８】
請求項１〜３の何れかに記載の半導体記憶装置に於いて、前記セルブロックから前記ビット線に読み出されたデータは、センスアンプ回路で増幅され、前記ビット線から前記セルブロックにデータが書き戻されることを特徴とする半導体記憶装置。
【請求項９】
請求項４又は５記載の半導体記憶装置に於いて、前記セルブロックから前記第１のビット線に読み出されたデータはセンスアンプ回路で増幅され前記第２のビット線から前記セルブロックにデータが書き戻され、前記セルブロックから前記第２のビット線に読み出されたデータは前記センスアンプ回路で増幅され前記第１のビット線から前記セルブロックにデータが書き戻されることを特徴とする半導体記憶装置。
【請求項１０】
請求項１〜４の何れかに記載の半導体記憶装置において、前記ブロックユニットの他端は、プレート線に接続されることを特徴とする半導体記憶装置。
【請求項１１】
請求項５記載の半導体記憶装置に於いて、前記ブロックユニットの他端は、プレート選択トランジスタを介して、プレート線に接続されることを特徴とする半導体記憶装置。
【請求項１２】
請求項１〜３の何れかに記載の半導体記憶装置に於いて、一端を前記ブロックユニットの一端に接続し他端を内部電源線に接続した常誘電体キャパシタ或は強誘電体キャパシタを備えることを特徴とする半導体記憶装置。
【請求項１３】
請求項４記載の半導体記憶装置において、前記第１のブロックユニットの他端は、第１のプレート選択トランジスタを介して第１のプレート線に接続され、前記第２のブロックユニットの他端は、第２のプレート選択トランジスタを介して第２のプレート線に接続されることを特徴とする半導体記憶装置。
【請求項１４】
請求項５記載の半導体記憶装置において、前記第１，２，３，４のブロックユニットの各々の他端は、第１，２，３，４のプレート選択トランジスタを介して各々第１，２，３，４のプレート線に接続されることを特徴とする半導体記憶装置。
【請求項１５】
請求項１〜３の何れかに記載の半導体記憶装置において、前記ビット線は、動作時に第１の電位から第２の電位間を振幅し、待機時に第１の電位と第２の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
【請求項１６】
請求項４又は５記載の半導体記憶装置において、前記第１，第２のビット線は、動作時に第１の電位から第２の電位間を振幅し、待機時に第１の電位と第２の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
【請求項１７】
請求項３記載の半導体記憶装置において、前記ビット線から前記メモリセルへのデータの書き込みは、前記第３のトランジスタを介して行うことを特徴とする半導体記憶装置。
【請求項１８】
請求項４又は５記載の半導体記憶装置において、前記第１，第２のビット線から前記メモリセルへのデータの書き込みは、前記第３，第５のトランジスタを介して行うことを特徴とする半導体記憶装置。
【請求項１９】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと少なくとも１個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、
サブビット線と、前記サブビット線に一端を接続した複数の前記セルブロックと、前記サブビット線を入力とし出力をビット線に接続する増幅回路と、からセルセグメントを構成し、
複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項２０】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと少なくとも１個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、
サブビット線と、前記サブビット線に一端を接続した複数の前記セルブロックと、前記サブビット線をゲート端子に接続し、ドレイン端子をビット線に接続する第２のトランジスタと、からセルセグメントを構成し、
複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項２１】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと少なくとも１個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、
第１，第２のサブビット線と、前記第１，第２のサブビット線の各々に一端を接続する複数の前記セルブロックと、前記第１のサブビット線をゲート端子に接続し、第２のビット線をドレイン端子に接続した第２のトランジスタと、前記第１のサブビット線をソース端子に、ドレイン端子を第１のビット線に接続した第３のトランジスタと、前記第２のサブビット線をゲート端子に接続し、前記第１のビット線をドレイン端子に接続した第４のトランジスタと、前記第２のサブビット線をソース端子に、ドレイン端子を前記第２のビット線に接続した、第５のトランジスタと、からセルセグメントを構成し、
複数の前記第１，第２のビット線と、複数の前記第１，第２のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項２２】
第１のトランジスタと、前記第１のトランジスタのソース端子に一端を接続しドレイン端子に他端を接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
前記メモリセルを複数個直列接続したブロックユニットと少なくとも１個以上の選択トランジスタを直列接続したものから、セルブロックを構成し、
第１，第２のサブビット線と、前記第１，第２のサブビット線の各々に一端を接続する複数の前記セルブロックと、前記第１のサブビット線をゲート端子に接続し、第１のビット線をドレイン端子に接続した第２のトランジスタと、前記第１のサブビット線をソース端子に、ドレイン端子を前記第１のビット線に接続した第３のトランジスタと、前記第２のサブビット線をゲート端子に接続し、第２のビット線をドレイン端子に接続した第４のトランジスタと、前記第２のサブビット線をソース端子に、ドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルセグメントを構成し、
複数の前記第１，第２のビット線と、複数の前記第１，第２のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項２３】
請求項１９又は２０記載の半導体記憶装置において、前記セルセグメントに於いては、前記サブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第３のトランジスタを含むことを特徴とする半導体記憶装置。
【請求項２４】
請求項２１又は２２記載の半導体記憶装置において、前記セルセグメントに於いては、前記第１のサブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第６のトランジスタと、前記第２のサブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第７のトランジスタとを含むことを特徴とする半導体記憶装置。
【請求項２５】
請求項２１記載の半導体記憶装置において、前記セルアレイに於いては、前記第１のビット線と前記第２のビット線が同一のフリップフロップ型のセンスアンプに接続されていることを特徴とする半導体記憶装置。
【請求項２６】
請求項１９〜２２の何れかに記載の半導体記憶装置において、前記セルブロックの他端をプレート電極に接続することを特徴とする半導体記憶装置。
【請求項２７】
請求項２１記載の半導体記憶装置において、前記第１のサブビット線に読み出されたメモリセルのセル信号は、前記第２のトランジスタで増幅され、前記第２のビット線に読み出され、前記第２のサブビット線に読み出されたメモリセルのセル信号は、前記第４のトランジスタで増幅され、前記第１のビット線に読み出されることを特徴とする半導体記憶装置。
【請求項２８】
請求項１９又は２０記載の半導体記憶装置において、前記ビット線は、動作時に第１の電位から第２の電位間を振幅し、待機時に第１の電位と第２の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
【請求項２９】
請求項２１又は２２記載の半導体記憶装置において、前記第１，第２のビット線は、動作時に第１の電位から第２の電位間を振幅し、待機時に第１の電位と第２の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
【請求項３０】
第１のトランジスタと、前記第１のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
サブビット線と、前記サブビット線に前記第１のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記サブビット線を入力とし出力をビット線に接続する増幅回路と、からセルセグメントを構成し、
複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項３１】
第１のトランジスタと、前記第１のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
サブビット線と、前記サブビット線に前記第１のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記サブビット線をゲート端子に接続し、ドレイン端子をビット線に接続する第２のトランジスタと、からセルセグメントを構成し、
複数の前記ビット線と、複数の前記ビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項３２】
第１のトランジスタと、前記第１のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
第１，第２のサブビット線と、前記第１，第２のサブビット線の各々に前記第１のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記第１のサブビット線をゲート端子に接続し、第２のビット線をドレイン端子に接続した第２のトランジスタと、前記第１のサブビット線をソース端子に、ドレイン端子を第１のビット線に接続した第３のトランジスタと、前記第２のサブビット線をゲート端子に接続し、前記第１のビット線をドレイン端子に接続した第４のトランジスタと、前記第２のサブビット線をソース端子に、ドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルセグメントを構成し、
複数の前記第１，第２のビット線と、複数の前記第１，第２のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項３３】
第１のトランジスタと、前記第１のトランジスタのソース端子を一端に接続しプレート線を他端に接続した第１の強誘電体キャパシタと、からメモリセルを構成し、
第１，第２のサブビット線と、前記第１，第２のサブビット線の各々に前記第１のトランジスタのドレイン端子を接続した複数の前記メモリセルと、前記第１のサブビット線をゲート端子に接続し、第１のビット線をドレイン端子に接続した第２のトランジスタと、前記第１のサブビット線をソース端子に、ドレイン端子を前記第１のビット線に接続した第３のトランジスタと、前記第２のサブビット線をゲート端子に接続し、第２のビット線をドレイン端子に接続した第４のトランジスタと、前記第２のサブビット線をソース端子に、ドレイン端子を前記第２のビット線に接続した第５のトランジスタと、からセルセグメントを構成し、
複数の前記第１，第２のビット線と、複数の前記第１，第２のビット線の各々に接続される複数の前記セルセグメントと、からメモリセルアレイを構成したことを特徴とする半導体記憶装置。
【請求項３４】
請求項３０又は３１記載の半導体記憶装置において、前記セルセグメントに於いては、前記サブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第３のトランジスタを含むことを特徴とする半導体記憶装置。
【請求項３５】
請求項３２又は３３記載の半導体記憶装置において、前記セルセグメントに於いては、前記第１のサブビット線をドレイン端子に、ソース端子を接地線あるいは、内部電源線に接続する第６のトランジスタと、前記第２のサブビット線をドレイン端子に、ソース端子を接地線或いは、内部電源線に接続する第７のトランジスタとを含むことを特徴とする半導体記憶装置。
【請求項３６】
請求項３２記載の半導体記憶装置において、前記セルアレイに於いては、前記第１のビット線と前記第２のビット線が対を成し同一のフリップフロップ型のセンスアンプに接続されていることを特徴とする半導体記憶装置。
【請求項３７】
請求項３２記載の半導体記憶装置において、前記第１のサブビット線に読み出されたメモリセルのセル信号は、前記第２のトランジスタで増幅され、前記第２のビット線に読み出され、前記第２のサブビット線に読み出されたメモリセルのセル信号は、前記第４のトランジスタで増幅され、前記第１のビット線に読み出されることを特徴とする半導体記憶装置。
【請求項３８】
請求項３０又は３１記載の半導体記憶装置において、前記ビット線は、動作時に第１の電位から第２の電位間を振幅し、待機時に第１の電位と第２の電位の中間電位に設定されていることを特徴とする半導体記憶装置。
【請求項３９】
請求項３２又は３３記載の半導体記憶装置において、前記第１、２のビット線は、動作時に第１の電位から第２の電位間を振幅し、待機時に第１の電位と第２の電位の中間電位に設定されていることを特徴とする半導体記憶装置。