【手続補正書】
【提出日】平成15年9月2日(2003.9.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも一つのセレクタを具備する半導体集積回路装置であって、
上記集積回路におけるセレクタは、第１および第２のPMOSトランジスタと、第１および第２のNMOSトランジスタと、第１乃至第４の入力端子と、第１のノードを有し、
上記第１のPMOSトランジスタのソース・ドレイン経路は、上記第１の入力端子と上記第１のノードの間に接続され、
上記第１のNMOSトランジスタのソース・ドレイン経路は、上記第１の入力端子と上記第１のノードの間に接続され、
上記第２のPMOSトランジスタのソース・ドレイン経路は、上記第２の入力端子と上記第１のノードの間に接続され、
上記第２のNMOSトランジスタのソース・ドレイン経路は、上記第２の入力端子と上記第１のノードの間に接続され、
上記第１のPMOSトランジスタのゲート電極は、上記第３の入力端子に印加される第１の信号により制御され、
上記第２のNMOSトランジスタのゲート電極は、上記第３の入力端子に印加される上記第１の信号により制御され、
上記第２のPMOSトランジスタのゲート電極は、上記第４の入力端子に印加される第２の信号により制御され、
上記第１のNMOSトランジスタのゲート電極は、上記第４の入力端子に印加される上記第２の信号により制御され、
上記第１の信号と第２の信号は相反する信号であり、
上記第１のPMOSトランジスタのドレインと上記第２のPMOSトランジスタのドレインは、互いに拡散層を共有する形として配置することにより接続され、
上記第１のNMOSトランジスタのドレインと上記第２のNMOSトランジスタのドレインは、互いに拡散層を共有する形として配置することにより接続され、
上記第１のPMOSトランジスタのソースと、上記第１および第２のNMOSトランジスタのドレインの共通部分が、電位供給線の走行方向に交差する方向に対し直線的になるように配置し、
上記第２のNMOSトランジスタのソースと、上記第１および第２のPMOSトランジスタのドレインの共通部分が、電位供給線の走行方向に交差する方向に対し直線的になるように配置したことを特徴とする半導体集積回路装置。
【請求項２】
上記各PMOSおよびNMOSトランジスタのゲート信号はポリシリコン配線で供給され、
上記第１のPMOSトランジスタのソースと第１のNMOSトランジスタのソースは第１層の金属配線で接続され、
上記第２のPMOSトランジスタのソースと第２のNMOSトランジスタのソースは上記第１層の金属配線で接続され、
上記第１のPMOSトランジスタのドレインと第２のPMOSトランジスタのドレインを共通化した部分と、上記第１のNMOSトランジスタのドレインと第２のNMOSトランジスタのドレインを共通化した部分は、上記第１層の金属配線を接続手段の少なくとも一部に用いて接続されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
上記第１のPMOSトランジスタのゲートと、上記第２のNMOSトランジスタのゲートが、電位供給線の走行方向に対し直交する方向に関して向かい合うように配置し配線され、
電源供給線に平行な方向を左右方向とした場合、第１のPMOSトランジスタのゲートと、第２のNMOSトランジスタのゲートが結線された配線に対し、第１のNMOSトランジスタと、第２のPMOSトランジスタが左右相反する側にあることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
上記第１のPMOSトランジスタのゲート電極と第２のPMOSトランジスタのゲート電極をセレクタ内の他の端子間距離よりも小さい間隔で配置し、
上記第１のNMOSトランジスタのゲート電極と第２のNMOSトランジスタのゲート電極をセレクタ内の他の端子間距離よりも小さい間隔で配置したことを特徴とする請求項１ないし３のうちのいずれかに記載の半導体集積回路。
【請求項５】
上記電位供給線の走行方向を左右方向とした場合、上記第２のPMOSトランジスタの上部あるいは、下部にできるスペースと、上記第１のNMOSトランジスタの下部あるいは上部にできるスペースに、少なくとも一つのゲート信号の入力端子を配置することを特徴とする請求項１ないし４のうちのいずれかに記載の半導体集積回路装置。
【請求項６】
上記セレクタを少なくとも２つ用いる構成とし、上記電位供給線の走行方向を左右方向とした場合、各々のセレクタの持つ、第２のPMOSトランジスタの上部あるいは下部にできるスペースあるいは、第１のNMOSトランジスタの下部あるいは上部にできるスペースをお互いにオーバラップさせることを特徴とする請求項１ないし５のうちのいずれかに記載の半導体集積回路装置。
【請求項７】
上記セレクタを少なくとも２つ用い、相反する信号である第１および第２の出力を出力する構成とし、
上記第１の出力は、第１の出力増幅回路の入力に上記第１層の金属配線で接続され、
上記第２の出力は、第２の出力増幅回路の入力に上記第１層の金属配線で接続され、
上記第１および第２の出力増幅回路を成す上記二つ型の電界効果型トランジスタが、上記電位供給線の走行する方向に座標系を定めた場合、その座標値が最も小さい側のセル境界とその座標値が最も大きい側のセル境界の両端に配置されることを特徴とする請求項１ないし６のうちのいずれかに記載の半導体集積回路装置。
【請求項８】
上記第１の出力は、第１の出力増幅回路の入力に上記第１層の金属配線と異なる金属配線層で接続され、
上記第２の出力は、第２の出力増幅回路の入力に上記第１層の金属配線と異なる金属配線層で接続されることを特徴とする請求項７記載の半導体集積回路。
【請求項９】
少なくとも一つの回路セルを含んでなる半導体論理回路であって、
上記回路セルはセレクタ、第１及び第２の論理ゲート、第１及び第２の動作電位点を有し、
上記セレクタは第１および第２のPMOSトランジスタ、第１ないし第４のNMOSトランジスタ、第１乃至第３のノードを有し、
上記第１のPMOSトランジスタのゲートは第１の入力信号で制御され、第１のPMOSトランジスタのソース・ドレイン経路は、上記第１の動作電位点と上記第１のノードの間に接続され、
上記第２のPMOSトランジスタのゲートは、第２の入力信号で制御され、第２のPMOSトランジスタのソース・ドレイン経路は、上記第１の動作電位点と上記第２のノードとの間に接続され、
上記第１のNMOSトランジスタのゲートは、上記第１の入力信号で制御され、上記第１のNMOSトランジスタのソース・ドレイン経路は、上記第２の動作電位点と上記第１のノードとの間に接続され、
上記第２のNMOSトランジスタのゲートは上記第２の入力信号で制御され、上記第２のNMOSトランジスタのソース・ドレイン経路は、上記第２の動作電位点と上記第２のノードとの間に接続され、
上記第３のNMOSトランジスタのゲートは第３の入力信号で制御され、上記第３のNMOSトランジスタのソース・ドレイン経路は、上記第１のノードと上記第３のノードとの間に接続され、
上記第４のNMOSトランジスタのゲートは、第４の入力信号で制御され、上記第４のNMOSトランジスタのソース・ドレイン経路は、上記第２のノードと上記第３のノードとの間に接続され、
上記第３のノードは上記第１の論理ゲートと第２の論理ゲートの入力端子に接続されることを特徴とする半導体論理回路。