(57)【特許請求の範囲】
【請求項１】
第１の活性層を含む第１の半導体光素子および第２の活性層を含む第２の半導体光素子を有する集積半導体光素子を製造する方法であって、
基板の一方の主面上に、前記第１および第２の活性層を互いに隣接させて形成する工程と、
前記第１および第２の活性層上に、該第１および第２の活性層よりも低い屈折率を有し、ＺｎがドープされたＩｎＰ層を形成する工程と、
前記ＩｎＰ層のうち素子分離用の領域を、該領域の両側に配置され、前記第１および第２の活性層をそれぞれ少なくとも部分的に覆う第１および第２の領域の各々よりも高抵抗化する工程と、
を備え、
前記素子分離用の領域を高抵抗化する工程は、前記素子分離用の領域をＡｓＨ３ガスまたはＰＨ３ガスに曝しながら５００℃以下の温度で加熱する工程を含んでおり、
前記素子分離用の領域を高抵抗化する前記工程は、
前記素子分離用の領域を加熱した後、該素子分離用の領域上にｎ型半導体層を形成する工程と、
前記ｎ型半導体層によって該素子分離用の領域からのＨの脱離を抑制しつつ、前記第１および第２の領域からＨを脱離させる工程と、
を更に含んでいる、集積半導体光素子の製造方法。
【請求項２】
前記ＩｎＰ層を形成する前記工程の後、前記素子分離用の領域を高抵抗化する前記工程の前に、前記ＩｎＰ層上において前記第１の活性層の上方に金属製の第１のｐ型電極を形成すると共に、前記ＩｎＰ層上において前記第２の活性層の上方に、前記第１のｐ型電極から離間した金属製の第２のｐ型電極を形成する工程を更に備え、
前記素子分離用の領域を高抵抗化する前記工程は、前記素子分離用の領域として、前記ＩｎＰ層のうち前記第１および第２のｐ型電極間の間隙から露出する領域を加熱する、請求項１に記載の集積半導体光素子の製造方法。
【請求項３】
前記素子分離用の領域の高抵抗化する前記工程の後、前記第１の活性層の上方に位置する第１のｐ型電極および前記第２の活性層の上方に位置する第２のｐ型電極を前記ＩｎＰ層上に形成する工程を更に備え、
前記第１および第２のｐ型電極は、前記基板の前記一方の主面に垂直な方向に沿って該第１および第２のｐ型電極を見たときに、前記素子分離用の領域を挟むように互いに離間している、請求項１に記載の集積半導体光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の半導体光素子を集積した集積半導体光素子と、その製造方法に関する。
【背景技術】
【０００２】
集積半導体光素子では、集積された複数の半導体光素子が、光学的には良好に結合しており、かつ電気的には分離されていることが求められる。各光素子は、活性層と、活性層を挟むｎ型クラッド層およびｐ型クラッド層を有しており、順バイアス電圧を印加して発光デバイスとして動作させたり、逆バイアス電圧を印加して受光デバイスや変調デバイスとして動作させたりする。これらの層を搭載する基板としてｎ型ＩｎＰ基板を用いる場合には、この基板の下面に共通のｎ型電極を設けると共に、各光素子のｐ型クラッド層上に各光素子用のｐ型電極を個別に形成する。このとき、各光素子のｐ型クラッドは、互いに電気的に分離している必要があるが、光学的には連続している必要がある。このため、ｐ型クラッド層を電気的に分離する技術が従来から提案されている（例えば、特許文献１および２を参照）。
【特許文献１】特開平８−３３５７４５号公報
【特許文献２】特開昭６４−２８９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１では、単一のｐ型半導体層の一領域にプロトンやＦｅなどのイオンを注入して欠陥準位を形成し、その領域のキャリアを不活性化して抵抗値を高めることにより、電気的に分離された二つのｐ型クラッド層を形成する。しかし、イオン注入を行なうと、半導体結晶に欠陥が導入されるため、信頼性が損なわれてしまう。
【０００４】
特許文献２では、ＦｅドープＩｎＰなどのｐ型半導体結晶に凹部（分離領域）を設け、その凹部に高抵抗の半導体を埋め込み成長させることにより、電気的に分離された二つのｐ型クラッド層を形成する。しかし、分離領域形成のためのエッチングや、埋め込み成長の過程で、導波路構造に屈折率の不連続が生じ、光学的な散乱損失が増してしまう。また、結晶成長の工程が増えるため、製造プロセスが煩雑になる。
【０００５】
そこで、本発明は、簡易な工程により製造でき、高い信頼性と低い光散乱損失を得やすい集積半導体光素子と、その製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の一つの側面は、基板と、この基板上に設けられた第１および第２の半導体光素子とを備える集積半導体光素子に関する。第１の半導体光素子は、基板の一方の主面上に形成された第１の活性層を有している。第２の半導体光素子は、その主面上に形成され、第１の活性層に隣接する第２の活性層を有している。第１および第２の活性層上には、第１および第２の活性層よりも低い屈折率を有し、ＺｎがドープされたＩｎＰ層が形成されている。このＩｎＰ層は、第１の活性層を少なくとも部分的に覆う第１のｐ型クラッド領域と、第２の活性層を少なくとも部分的に覆う第２のｐ型クラッド領域と、第１および第２のｐ型クラッド領域の間に介在する素子分離領域とを有している。この素子分離領域は、Ｈと結合したＺｎを含んでおり、第１および第２のｐ型クラッド領域の各々よりも高い抵抗を有している。
【０００７】
この集積半導体光素子では、ＺｎがドープされたＩｎＰ層中の複数の領域が、第１および第２のｐ型クラッド領域、並びに素子分離領域となっている。このため、Ｚｎがドープされた連続的なＩｎＰ層を第１および第２の活性層上に形成し、そのＩｎＰ層のうち素子分離領域とすべき領域でＺｎにＨを結合させることにより、素子分離領域と第１および第２のｐ型クラッド領域を形成できる。Ｈの導入は、ＩｎＰ層のうち素子分離領域とすべき部分だけをＡｓＨ３に曝して適切な温度で加熱することにより実現できる。イオン注入など、ＩｎＰ層に結晶欠陥を導入するプロセスを使用する必要がないので、この集積半導体光素子は、高い信頼性を得やすい。また、素子分離領域を形成するために、クラッドとなるべきＩｎＰ層に溝を形成したり、その溝に高抵抗の半導体層を成長させたりする必要もない。このため、この集積半導体光素子は、簡易な工程で、しかも導波路構造に屈折率の不連続を生じさせずに製造でき、したがって、光散乱損失を抑えやすい。
【０００８】
本発明に係る集積半導体光素子は、素子分離領域上に形成されたｎ型半導体層を更に備えていてもよい。
【０００９】
このｎ型半導体層によって、ｐ型半導体からなる素子分離領域からのＨの脱離が抑制されるので、この集積半導体光素子は、高温に曝されても素子分離領域の抵抗が低下しにくく、熱的安定性に優れている。Ｈと結合していないＺｎが素子分離領域に比較的多く含まれていると、素子分離領域が弱いｐ型の半導体として振る舞うことがある。しかし、この場合でも、素子分離領域上のｎ型半導体層と素子分離領域との間にｐｎ接合が形成され、素子分離領域が空乏化するので、素子分離領域の抵抗が十分に高くなる。この結果、第１のｐ型クラッド層と第２のｐ型クラッド層とを良好に電気的に分離することができる。
【００１０】
本発明の別の側面は、第１の活性層を含む第１の半導体光素子および第２の活性層を含む第２の半導体光素子を有する集積半導体光素子を製造する方法に関する。この方法は、基板の一方の主面上に第１および第２の活性層を互いに隣接させて形成する工程と、第１および第２の活性層上に、第１および第２の活性層よりも低い屈折率を有し、ＺｎがドープされたＩｎＰ層を形成する工程と、ＩｎＰ層のうち素子分離用の領域を、該領域の両側に配置され、第１および第２の活性層をそれぞれ少なくとも部分的に覆う第１および第２の領域の各々よりも高抵抗化する工程とを備えている。素子分離用の領域を高抵抗化する工程は、素子分離用の領域をＡｓＨ３ガスまたはＰＨ３ガスに曝しながら５００℃以下の温度で加熱する工程を含んでいる。
【００１１】
素子分離用の領域をＡｓＨ３ガスまたはＰＨ３ガスに曝して加熱することにより、その領域にＨが導入され、そのＨがＺｎと結合してＺｎを不活性化する。これにより、素子分離用の領域が高抵抗化するので、素子分離用の領域の両側に位置する第１および第２の領域を電気的に分離することができる。こうして、第１および第２の領域を、それぞれ第１および第２の半導体光素子用のｐ型クラッド層とすることができる。ＩｎＰ層にＨを導入するために、イオン注入など、ＩｎＰ層に欠陥を導入するプロセスを使用する必要がないので、高い信頼性を有する集積半導体光素子を製造することができる。また、高抵抗化された素子分離用の領域を得るために、クラッドとなるべきＩｎＰ層に溝を形成したり、その溝に高抵抗半導体層を成長させたりする必要がない。このため、簡易な工程で、しかも導波路構造に屈折率の不連続を生じさせずに集積半導体光素子を製造でき、光散乱損失を抑えやすい。
【００１２】
本発明に係る方法は、ＩｎＰ層を形成する工程の後、素子分離用の領域を高抵抗化する工程の前に、ＩｎＰ層上において第１の活性層の上方に金属製の第１のｐ型電極を形成すると共に、ＩｎＰ層上において第２の活性層の上方に、第１のｐ型電極から離間した金属製の第２のｐ型電極を形成する工程を更に備えていてもよい。素子分離用の領域を高抵抗化する工程は、素子分離用の領域として、ＩｎＰ層のうち第１および第２のｐ型電極間の間隙から露出する領域を加熱してもよい。
【００１３】
金属はＨを遮断するので、金属製のｐ型電極をマスクとして使用することで、素子分離用の領域のみにＨを導入し、高抵抗化することができる。第１および第２のｐ型電極と別個にマスクを形成する必要がないので、集積半導体光素子をより少ない工程数で製造することができる。
【００１４】
素子分離用の領域を高抵抗化する工程は、素子分離用の領域を加熱した後、この素子分離用の領域上にｎ型半導体層を形成する工程と、ｎ型半導体層によって素子分離用の領域からのＨの脱離を抑制しつつ、上述した第１および第２の領域からＨを脱離させる工程とを更に含んでいてもよい。
【００１５】
第１および第２の領域からのＨの脱離により、素子分離用の領域が第１および第２の領域よりも高抵抗化される。ｎ型半導体層によって素子分離用の領域からのＨの脱離が抑制されるので、高温に曝されてもその領域の抵抗が低下せず、熱的安定性に優れた集積半導体光素子が得られる。Ｈと結合していないＺｎが素子分離用の領域に比較的多く含まれていると、その領域が弱いｐ型の半導体として振る舞うことがある。しかし、この場合でも、素子分離用の領域上のｎ型半導体層と素子分離用の領域との間にｐｎ接合が形成され、その領域が空乏化するので、その領域の抵抗が十分に高くなる。この結果、電気的に良好に分離された二つのｐ型クラッド層を得ることができる。したがって、十分に高い分離抵抗を有する集積半導体光素子を歩留まり良く製造することができる。
【００１６】
この方法は、素子分離用の領域を高抵抗化する工程の後、第１の活性層の上方に位置する第１のｐ型電極および第２の活性層の上方に位置する第２のｐ型電極をＩｎＰ層上に形成する工程を更に備えていてもよい。第１および第２のｐ型電極は、基板の上記の主面に垂直な方向に沿って第１および第２のｐ型電極を見たときに、素子分離用の領域を挟むように互いに離間していてもよい。
【００１７】
第１および第２のｐ型電極を、素子分離用の領域を挟むように離間させて形成することにより、第１および第２の半導体光素子を適切に電気的に分離することができる。
【発明の効果】
【００１８】
本発明によれば、簡易な工程により製造でき、高い信頼性と低い光散乱損失を得やすい集積半導体光素子、およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２０】
第１実施形態
図１は、本発明の第１の実施形態に係る集積半導体光素子１００を示す斜視図であり、図２は、図１のＡ−Ａ線に沿った縦断面図である。この集積半導体光素子１００は、二つの半導体光素子２１、２２が同一の基板１１上に集積された構造を有している。これらの半導体光素子は、共に導波路構造を有しており、一方の光素子から他方の光素子に光を伝送する。半導体光素子２１および２２の例としては、半導体レーザ素子、光検出器、光変調器などを挙げることができる。
【００２１】
第１の半導体光素子２１は、基板１１の一方の主面（以下、「上面」）に順次に形成された活性層１２ａ、ｐ型クラッド層１４ａおよびコンタクト層１５ａを有している。同様に、第２の半導体光素子２２は、基板１１の上面に順次に形成された活性層１２ｂ、ｐ型クラッド層１４ｂおよびコンタクト層１５ｂを有している。ｐ型クラッド層１４ａおよび１４ｂは、活性層１２ａおよび１２ｂの上面全体を覆う連続的なＩｎＰ層１４において離間した二つの領域である。ｐ型クラッド層１４ａおよび１４ｂの間には、これらのクラッド層１４ａおよび１４ｂよりも高抵抗の素子分離領域１４ｃが介在している。素子分離領域１４ｃは、活性層１２ｂ上に配置されている。
【００２２】
これらの活性層、ＩｎＰ層およびコンタクト層は、それぞれストライプ形状を有している。活性層１２ａおよび１２ｂは、基板１１の上面において、互いの端面同士を突き合わせて隣接している。ｐ型クラッド層１４ａは活性層１２ａを全体的に覆っているが、ｐ型クラッド層１４ｂは、活性層１２ｂのうち活性層１２ａと隣接する端部を除く部分を覆っている。コンタクト層１５ａおよび１５ｂは、溝３３を介して互いに離間している。図１に示されるように、これらの活性層、クラッド層およびコンタクト層からなる積層構造の両側には、半絶縁性の埋め込み層１６が設けられている。
【００２３】
基板１１は、ｎ型不純物（ドナー）としてＳｎがドープされたｎ型ＩｎＰからなる。活性層１２ａおよび１２ｂは、それぞれ光素子２１、２２に適した化合物半導体からなる。ＩｎＰ層１４（およびＩｎＰ層１４中の各領域１４ａ〜１４ｃ）は、ｐ型不純物（アクセプタ）としてＺｎがドープされたｐ型ＩｎＰからなる。コンタクト層１５ａおよび１５ｂは共に、アクセプタとしてＺｎがドープされたｐ型ＧａＩｎＡｓからなる。埋め込み層１６は、ＦｅがドープされたＩｎＰからなる。以下では、ＺｎがドープされたＩｎＰをＺｎ−ＩｎＰ、ＺｎがドープされたＧａＩｎＡｓをＺｎ−ＧａＩｎＡｓ、ＦｅがドープされたＩｎＰをＦｅ−ＩｎＰと表記する。
【００２４】
ＩｎＰ層１４は一様な屈折率を有しており、したがって、ｐ型クラッド層１４ａおよび１４ｂと素子分離領域１４ｃの屈折率は同じである。活性層１２ａと活性層１２ｂもほぼ同じ屈折率を有しており、両者は相互に光学的に結合されている。活性層１２ａおよび１２ｂは、基板１１およびＩｎＰ層１４よりも高い屈折率を有している。ｐ型クラッド層１４ａと、活性層１２ａの下方に位置する基板１１の表層部とは、それぞれ上部クラッドおよび下部クラッドして機能し、活性層１２ａを上下から挟んで光の閉じ込め作用を発揮する。したがって、これらの上部クラッドおよび下部クラッドと活性層１２ａとは、光導波路を構成する。同様に、ｐ型クラッド層１４ｂと活性層１２ｂの下方に位置する基板１１の表層部とは、活性層１２ｂを上下から挟んで光の閉じ込め作用を発揮する上部クラッドおよび下部クラッドして機能し、これらの上部クラッドおよび下部クラッドと活性層１２ｂとは、光導波路を構成する。これら二つの光導波路は相互に光学的に結合されている。
【００２５】
コンタクト層１５ａの上面は、ＳｉＯ２からなる保護膜１７ａによって覆われている。この保護膜１７ａには、保護膜１７ａを貫通する開口３４ａが設けられている。保護膜１７ａ上には、この開口３４を充填してコンタクト層１５ａに接触するようにｐ型電極１８ａが形成されている。同様に、コンタクト層１５ｂの上面は、ＳｉＯ２からなる保護膜１７ｂによって覆われており、保護膜１７ｂ上には、保護膜１７ｂを貫通する開口３４ｂを充填してコンタクト層１５ｂに接触するようにｐ型電極１８ｂが形成されている。保護膜１７ａおよび１７ｂ、絶縁性であり、互いに離間している。ｐ型電極１８ａおよび１８ｂも互いに離間しており、したがって電気的に分離されている。ｐ型電極１８ａおよび１８ｂは、いずれも金属からなる。この金属は合金であってもよい。
【００２６】
基板１１の他方の主面（以下、「下面」）には、この下面のほぼ全体を覆うｎ型電極２０が形成されている。ｎ型電極２０は、基板１１の下面に垂直な方向に沿ってｎ型電極２０を見たときに、ｐ型電極１８ａおよび１８ｂの双方と重なるように連続的に拡がっている。ｎ型電極２０は金属からなる。この金属は合金であってもよい。
【００２７】
上述のように、ｐ型クラッド層１４ａおよび１４ｂの間には、第１の半導体光素子２１と第２の半導体光素子２２とを電気的に分離するための素子分離領域１４ｃが介在している。本実施形態では、素子分離領域１４ｃは、活性層１２ｂのうち活性層１２ａに隣接する端部の上に形成されている。素子分離領域１４ｃは、Ｈと結合したＺｎを含むＩｎＰからなる。つまり、ＺｎがドープされたＩｎＰ層１４のうちＺｎにＨが結合している領域が素子分離領域１４ｃである。以下では、Ｈが導入されたＺｎ−ＩｎＰを、Ｚｎ−Ｈ−ＩｎＰと表記する。
【００２８】
Ｈと結合することによりアクセプタとしてのＺｎが不活性化されるので、素子分離領域１４ｃは、ＺｎにＨが結合していないｐ型クラッド層１４ａおよび１４ｂの各々よりも十分に高い電気的抵抗を有する。このため、ｐ型クラッド層１４ａおよび１４ｂは、この素子分離領域１４ｃによって電気的に分離されている。
【００２９】
このように、集積半導体光素子１００は、第１の半導体光素子２１と第２の半導体光素子２２との間に、十分に高い分離抵抗を有している。本実施形態では、素子分離領域１４ｃの概略の厚みが２μｍ、幅が２μｍ、長さが３０μｍである。一般に、ｐ型ＩｎＰ層におけるＺｎのドーピング密度が２×１０１８ｃｍ−３であると、ｐ型ＩｎＰ層中のこの寸法の領域の抵抗は４ｋΩ程度になる。これが、ＨによるＺｎの不活性化によってドーピング密度が２×１０１７ｃｍ−３になると、その領域の抵抗は４０ｋΩに上昇する。二つの半導体光素子２１および２２間の電位差が２Ｖだとすると、これらの光素子間に流れる電流は０．０５ｍＡになる。これは、二つの光素子間に流れる電流を半導体レーザ素子の駆動電流の１／１００程度に抑制できることを意味する。
【００３０】
集積半導体光素子１００では、Ｚｎ−ＩｎＰ層１４中の三つの領域がｐ型クラッド領域１４ａおよび１４ｂ並びに素子分離領域１４ｃとなっている。このため、連続的なＺｎ−ＩｎＰ層を活性層１２ａ、１２ｂ上に形成し、そのＺｎ−ＩｎＰ層のうち素子分離領域１４ｃとなるべき領域においてのみＺｎにＨを結合させることにより、素子分離領域１４ｃとｐ型クラッド領域１４ａ、１４ｂを形成することができる。後述するように、Ｚｎ−ＩｎＰ層へのＨの導入には、イオン注入など、ＩｎＰ層に結晶欠陥を導入するプロセスを使用する必要がないので、集積半導体光素子１００は、高い信頼性を得やすい。また、素子分離領域１４ｃを形成するために、ＩｎＰ層に溝を形成したり、その溝に高抵抗の半導体層を成長させたりする必要もない。このため、集積半導体光素子１００は、簡易な工程で、しかも導波路構造に屈折率の不連続を生じさせずに製造でき、したがって、光散乱損失を抑えやすい。
【００３１】
以下では、図３〜図１１を参照しながら、集積半導体光素子１００の製造方法を説明する。ここで、図３〜図５、図８、図１０および図１１は、製造工程を示す縦断面図であり、図６、図７および図９は、製造工程を示す斜視図である。必要に応じて、図１および図２も参照する。
【００３２】
まず、図３に示されるように、第１の半導体光素子２１用の活性層１２ａと同じ構造の活性層１２を基板１１の上面全体に成長させた後、活性層１２ａを形成する部分のみを覆うように、活性層１２上にＳｉＯ２からなるマスク層３０を形成する。次に、図４に示されるように、活性層１２のうちマスク層３０によって覆われていない部分をエッチングにより除去し、そのエッチングにより露出した基板１１の上面に、第２の半導体光素子２２用の活性層１２ｂを成長させる。続いて、図５に示されるように、マスク層３０を除去した後、活性層１２ａおよび１２ｂの上面全体を覆うように、Ｚｎ−ＩｎＰ層１４およびＺｎ−ＧａＩｎＡｓ層１５を連続して成長させる。
【００３３】
半導体光素子２１と半導体光素子２２を良好に光学結合させるためには、クラッド層となるべきＺｎ−ＩｎＰ層１４中に屈折率の変動が無いことが好ましい。従って、Ｚｎ−ＩｎＰ層１４は、一回の成長プロセスによって均一の厚みで成長することが望ましい。
【００３４】
次に、図６に示されるように、活性層１２ａおよび１２ｂの双方を横断するストライプ状のＳｉＯ２マスク層３１を形成し、このマスク層３１によって覆われていない部分を基板１１の上面が露出するまでエッチングする。こうして、ストライプ状の半導体積層構造２４が形成される。この半導体積層構造２４は、基板１１の一端から他端に延びる光導波路を含んでいる。
【００３５】
その後、図７に示されるように、基板１１の上面において半導体積層構造２４の両側に半絶縁性のＦｅ−ＩｎＰを成長させ、埋め込み層１６を形成する。埋め込み層１６の上面は、Ｚｎ−ＧａＩｎＡｓ層１５の上面と、ほぼ同一平面を成す。
【００３６】
埋め込み層１６は、気相成長装置を用いて６００℃程度の温度で成長させる。この成長中、装置の反応室には、ＰＨ３ガスが他の原料ガスおよびＨ２ガス（キャリアガス）と共に供給される。この後、埋め込み層１６からのＰの脱離を防ぐため、ＰＨ３およびＨ２の流入を続けながら、装置内の温度を３００℃程度まで低下させる。ＰＨ３は、ＩｎＰ中のＺｎと結合するＨを供給する性質を有するが、その性質は後述するＡｓＨ３よりも弱い。このため、埋め込み層１６の成長中にＺｎ−ＩｎＰ層１４中のＺｎがＨによって不活性化される度合いは比較的小さく、したがって、Ｚｎ−ＩｎＰ層１４の所定の領域を電気伝導度の十分に高いｐ型クラッドにすることができる。
【００３７】
Ｈによる不活性化を極力抑えるためには、温度が５００℃まで下降した時点でＰＨ３の供給を停止し、反応室内にＨ２のみを供給しながら降温することが望ましい。これは、５００℃以下の温度では、ＩｎＰ層１４にＨが導入されやすくなるためである。
【００３８】
次に、Ｚｎ−ＧａＩｎＡｓ層１５の上面全体にＳｉＯ２膜を形成した後、図８に示されるように、そのＳｉＯ２膜を分断するように溝３２を形成し、上述した保護膜１７ａおよび１７ｂを得る。溝３２は、活性層１２ｂのうち活性層１２ａと隣接する端部の上方に位置しており、溝３２の一端は、活性層１２ａと活性層１２ｂとの境界のほぼ真上に配置されている。
【００３９】
続いて、図９に示されるように、保護膜１７ａ、１７ｂにそれぞれ方形の開口３４ａ、３４ｂを形成し、Ｚｎ−ＧａＩｎＡｓ層１５の上面を露出させる。開口３４ａ、３４ｂは、それぞれ活性層１２ａ、１２ｂの長手方向に沿って延在する。図１０に示されるように、これらの開口３４ａ、３４ｂを充填するように、保護膜１７ａ、１７ｂ上にそれぞれｐ型電極１８ａ、１８ｂを形成する。これらのｐ型電極１８ａ、１８ｂは、開口３４ａ、３４ｂを通じてＺｎ−ＧａＩｎＡｓ層１５の上面に接触する。
【００４０】
更に、図１０に示されるように、Ｚｎ−ＧａＩｎＡｓ層１５のうち溝３２から露出する部分をエッチングにより除去する。このエッチングには、ＩｎＰとの選択性のあるエッチング液、すなわちＧａＩｎＡｓをエッチングするがＩｎＰをエッチングしないエッチング液を使用する。このようなエッチング液の例としては、燐酸、過酸化水素水および水の混合液が挙げられる。このエッチングにより、Ｚｎ−ＧａＩｎＡｓ層１５に上述した溝３３が形成され、Ｚｎ−ＧａＩｎＡｓ層１５が二つに分断されて、コンタクト層１５ａおよび１５ｂが得られる。
【００４１】
この後、基板１１を加熱炉内に搬入し、ＡｓＨ３雰囲気下で３００℃〜５００℃の温度でＺｎ−ＩｎＰ層１４を加熱する。このような熱処理により、ＡｓＨ３から分離したＨがＺｎ−ＩｎＰ結晶の中に進入し、Ｚｎ−ＩｎＰ結晶中のＺｎ原子と結合してＺｎ−Ｈの結合を作る。ＩｎＰ結晶には、そこにドープされているＺｎとほぼ同数のＨ原子が導入され、それに応じて、ＩｎＰ結晶のキャリア濃度が約１桁低減する。これは、Ｈと結合したＺｎは不活性化し、アクセプタとして機能しなくなるからである。この熱処理によれば、過剰なＨは導入されず、且つ、イオン注入の際に生じるような結晶欠陥は生じないので、ＩｎＰ結晶の信頼性を損なわずに済む。
【００４２】
本実施形態では、Ｚｎ−ＩｎＰ層１４のうち溝３３から露出する領域がＡｓＨ３ガスに曝されながら加熱される。したがって、その領域にＨが導入され、そのＨとＺｎが結合してＺｎが不活性化し、その領域の抵抗が高まる。こうして、図１１に示されるように、素子分離領域１４ｃが形成される。
【００４３】
Ｚｎ−ＩｎＰ層１４のうち素子分離領域１４ｃを除く部分へのＨの導入は、金属製のｐ型電極１８ａ、１８ｂによって阻止される。したがって、Ｚｎ−ＩｎＰ層１４のうちｐ型電極１８ａ、１８ｂによって覆われている領域１４ａ、１４ｂにはＨは導入されず、高い電気伝導度が維持される。こうして、素子分離領域１４ｃによって空間的かつ電気的に分離されたｐ型クラッド層１４ａ、１４ｂが、それぞれｐ型電極１８ａ、１８ｂの下方に形成される（図１１を参照）。
【００４４】
その後、図２に示されるように、基板１１の下面のほぼ全体にｎ型電極２０を形成する。なお、Ｚｎ−Ｈ−ＩｎＰを、５００℃を超える温度で加熱すると、Ｚｎ−Ｈ−ＩｎＰからＨが脱離しやすい。したがって、ｎ型電極２０に熱処理を施す場合は、熱処理の温度を５００℃以下とすることが望ましく、３００℃以下だと、より確実にＨの脱離を防ぐことができる。
【００４５】
以下では、本実施形態の製造方法の利点を説明する。この方法は、Ｈの導入によりＺｎ−ＩｎＰの一部を高抵抗化して素子分離領域１４ｃを形成するので、十分に高い分離抵抗を有する集積半導体光素子１００を製造することができる。素子分離領域１４ｃを形成するこの手法は、イオン注入など、ＩｎＰ層に結晶欠陥を導入する工程を必要としないので、高い信頼性を有する集積半導体光素子１００は製造することができる。また、素子分離領域１４ｃを形成するために、クラッドとなるべきＩｎＰ層に溝を形成したり、その溝に高抵抗の半導体層を成長させたりする必要もない。このため、簡易な工程で、しかも導波路構造に屈折率の不連続を生じさせずに集積半導体光素子１００を製造でき、したがって、集積半導体光素子１００の光散乱損失を抑えやすい。
【００４６】
更に、本実施形態では、ｐ型クラッド層１４ａ、１４ｂへのＨの導入を阻止するためのマスクとしてｐ型電極１８ａ、１８ｂを使用するので、別途マスクを形成する方法に比べて少ない工程数で集積半導体光素子１００を製造することができる。
【００４７】
第２実施形態
図１２は、本発明の第２の実施形態に係る集積半導体光素子２００を示す斜視図であり、図１３は、図１２のＡ−Ａ線に沿った縦断面図である。集積半導体光素子２００は、素子分離領域１４ｃの上面にｎ型半導体層４０が形成されている点、および互いに離間した保護膜１７ａ、１７ｂの代わりに連続した保護膜１７が形成されている点で集積半導体光素子１００と異なる。ｎ型半導体層４０は、ＳｉがドープされたＧａＩｎＡｓからなる。他の構成は集積半導体光素子１００と同様である。
【００４８】
集積半導体光素子２００は、集積半導体光素子１００と同様の利点に加えて下記の利点を有する。一般に、Ｈが導入されて高抵抗化したＺｎ−Ｈ−ＩｎＰを高温の環境に曝すと、Ｈが脱離して低抵抗化してしまう。しかし、本実施形態では、素子分離領域１４ｃを覆うｎ型半導体層４０が、素子分離領域１４ｃからのＨの脱離を抑制する。このため、集積半導体光素子２００は、高温に曝されても素子分離領域１４ｃの抵抗が低下しにくく、熱的安定性に優れている。
【００４９】
なお、ｐ形ＩｎＰ上に設けられたｎ型半導体がｐ型ＩｎＰからのＨの脱離を抑制することは、実験により確かめられている。その原理は今のところ完全には解明されていないが、本発明者は、ｎ型半導体に含まれるドナーが電子を放出してプラスイオンと化すことが原因ではないかと考えている。
【００５０】
更に、ｎ型半導体層４０は、ｐ型半導体である素子分離領域１４ｃとｐｎ接合を形成する。このため、Ｈと結合していないＺｎが存在するために素子分離領域１４ｃが弱いｐ型の半導体として振る舞う場合でも、このｐｎ接合により素子分離領域１４ｃが空乏化するので、素子分離領域１４ｃの抵抗を十分に高くすることができる。この結果、ｐ型クラッド層１４ａおよび１４ｂを良好に電気的に分離することができる。
【００５１】
以下では、図３〜図７に加えて、図１４〜図１９を参照しながら、集積半導体光素子２００の製造方法を説明する。ここで、図１４〜図１８は、製造工程を示す縦断面図であり、図１９は、製造工程を示す斜視図である。必要に応じて、図１２および図１３も参照する。
【００５２】
まず、図３〜図７を参照して上述した工程を実施し、図７に示される構造を得る。次に、Ｚｎ−ＧａＩｎＡｓ層１５の上面全体にＳｉＯ２層を形成した後、図１４に示されるように、そのＳｉＯ２層を分断する溝３７を形成して、マスク層３６ａおよび３６ｂを得る。溝３７は、活性層１２ｂのうち活性層１２ａと隣接する端部の上方に位置しており、溝３７の一端は、活性層１２ａと活性層１２ｂとの境界のほぼ真上に配置されている。
【００５３】
図１５に示されるように、Ｚｎ−ＧａＩｎＡｓ層１５のうち溝３７から露出する部分を除去し、Ｚｎ−ＧａＩｎＡｓ層１５を分断する溝３８を形成する。この溝３８は、Ｚｎ−ＧａＩｎＡｓ層１５をエッチングすることにより形成される。エッチング液としては、ＩｎＰとの選択性のあるエッチング液、すなわちＺｎ−ＧａＩｎＡｓをエッチングするがＩｎＰはエッチングしないエッチング液を使用する。溝３８により、Ｚｎ−ＧａＩｎＡｓ層１５が二つに分断されて、コンタクト層１５ａおよび１５ｂが形成される。
【００５４】
次に、気相成長装置の反応室内に基板１１を搬入し、キャリアガスとしてのＨ２と共にＡｓＨ３ガスを反応室に流しながら反応室内の温度を４５０℃まで昇温し、１０分間にわたりＺｎ−ＩｎＰ層１４を加熱する。この熱処理により、Ｚｎ−ＩｎＰ層１４のうち溝３８から露出する領域がＡｓＨ３ガスに曝されながら加熱される。したがって、その領域にＨが導入され、そのＨとＺｎが結合してＺｎが不活性化し、その領域の抵抗が高まる。こうして、図１６に示されるように、素子分離領域１４ｃが形成される。
【００５５】
ＳｉＯ２からなるマスク層３６ａ、３６ｂは、Ｈを遮断する能力は低いので、Ｚｎ−ＩｎＰ層１４のうちマスク層３６ａ、３６ｂによって覆われている領域１４ａ、１４ｂにも、ある程度、Ｈが導入されることになる。このＨは、後述する脱水素工程により領域１４ａ、１４ｂから除去される。
【００５６】
次に、反応室内で、ＳｉがドープされたＧａＩｎＡｓ（以下、「Ｓｉ−ＧａＩｎＡｓ」と表記）を素子分離領域１４ｃ上のみに選択的に成長させ、溝３８をそのＳｉ−ＧａＩｎＡｓで充填する。これにより、図１７に示されるように、素子分離領域１４ｃ上にｎ型半導体層４０が直接形成される。ｎ型半導体層４０の成長の際は、マスク層３６ａ、３６ｂを選択成長マスクとして使用する。成長したＧａＩｎＡｓからＡｓが抜けることを防止するため、ｎ型半導体層４０の成長中もＡｓＨ３ガスがＨ２ガスと共に反応室内に供給される。また、素子分離領域１４ｃからのＨの脱離を十分に抑制するため、ｎ型半導体層４０の成長を開始するまで反応室内の温度を５００℃以下に設定することが好ましい。ただし、ｎ型半導体層４０の成長開始後は、ｎ型半導体層４０によってＨの脱離が抑制されるので、反応室内の温度が５００℃を超えてもよい。
【００５７】
なお、ｎ型半導体層４０の好適な材料としては、本実施形態で使用するＳｉ−ＧａＩｎＡｓ以外にも、ＳｉがドープされたＩｎＰやＳｉがドープされたＧａＩｎＡｓＰなどのｎ型半導体を挙げることができる。
【００５８】
この後、ＡｓＨ３ガスの供給を停止し、Ｈ２またはＮ２雰囲気下で反応室内の温度を下降させる。領域１４ａ、１４ｂにＨを導入していたＡｓＨ３ガスを停止することにより、領域１４ａ、１４ｂ内のＨは、コンタクト層１５ａ、１５ｂおよびマスク層３６ａ、３６ｂを通り抜けて脱離する。これにより、領域１４ａ、１４ｂが低抵抗化される。一方、素子分離領域１４ｃ内のＨは、ｎ型半導体層４０によって遮断されるので、素子分離領域１４ｃは高抵抗のまま維持される。こうして、図１８に示されるように、素子分離領域１４ｃによって空間的かつ電気的に分離されたｐ型クラッド層１４ａおよび１４ｂが得られる。
【００５９】
次に、マスク層３６ａ、３６ｂを除去した後、図１９に示されるように、ＳｉＯ２からなる保護膜１７をコンタクト層１５ａ、１５ｂおよびｎ型半導体層４０の上面全体に形成する。なお、本実施形態とは異なるが、マスク層３６ａ、３６ｂを除去せずに、そのまま保護膜として使用することもできる。
【００６０】
続いて、図１９に示されるように、保護膜１７をそれぞれ貫通する方形の開口３４ａおよび３４ｂを形成し、コンタクト層１５ａおよび１５ｂの上面を露出させる。この後、図１２および図１３に示されるように、開口３４ａ、３４ｂを充填するように、保護膜１７上にｐ型電極１８ａ、１８ｂを形成する。これらのｐ型電極１８ａ、１８ｂは、基板１１の上面に垂直な方向に沿ってｐ型電極１８ａ、１８ｂを見たときに、素子分離領域１４ｃを挟むように互いに離間しており、コンタクト層１５ａおよび１５ｂの上面にそれぞれ接触している。その後、基板１１の下面のほぼ全体にｎ型電極２０を形成する。こうして、集積半導体光素子２００が完成する。
【００６１】
本実施形態の製造方法は、第１実施形態の製造方法の利点に加えて下記の利点を有する。本実施形態では、素子分離領域１４ｃからのＨの脱離を抑制するｎ型半導体層４０を形成するので、熱的安定性に優れた集積半導体光素子を製造することができる。また、Ｈと結合していないＺｎのために素子分離領域１４ｃが弱いｐ型の半導体として振る舞う場合でも、素子分離領域１４ｃとｎ型半導体層４０との間のｐｎ接合によって素子分離領域１４ｃが空乏化し、高抵抗化する。これにより、電気的に良好に分離された二つのｐ型クラッド層１４ａ、１４ｂを得ることができ、結果として、十分に高い分離抵抗を有する集積半導体光素子２００を歩留まり良く製造することができる。
【００６２】
また、素子分離領域１４ｃの形成の後、ｐ型電極１８ａ、１８ｂを、素子分離領域１４ｃを挟むように離間させて形成するので、半導体光素子２１および２２を適切に電気的に分離することができる。
【００６３】
以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されるものではない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。
【００６４】
上記実施形態では、素子分離領域１４ｃにＨを導入するためのガスとしてＡｓＨ３を使用するが、代わりにＰＨ３を使用してもよい。いずれのガスを使用するにしても、素子分離領域１４ｃからのＨの脱離を抑えるためには、Ｈ導入時の加熱温度を５００℃以下とすることが好ましく、また、素子分離領域１４ｃに効率良くＨを導入するためには、加熱温度を３００℃以上とすることが好ましい。
【００６５】
上記実施形態では、ｐ型クラッド層１４ａが活性層１２ａを全体的に覆い、ｐ型クラッド層１４ｂが活性層１２ｂを部分的に覆っている。しかし、ｐ型クラッド層１４ａが活性層１２ａを部分的に覆い、ｐ型クラッド層１４ｂが活性層１２ｂを全体的に覆っていてもよいし、ｐ型クラッド層１４ａおよび１４ｂが活性層１２ａおよび１２ｂをそれぞれ部分的に覆っていてもよい。上記実施形態では、素子分離領域１４ｃが第２の活性層１２ｂのみを覆っているが、この代わりに、第１の活性層１２ａのみを覆っていてもよいし、双方の活性層１２ａ、１２ｂに跨って拡がっていてもよい。
【００６６】
上記実施形態では、基板１１の表層部が半導体光素子２１、２２のｎ型クラッド層として機能しているが、基板１１の上面にｎ型クラッド層を別途設けてもよい。
【図面の簡単な説明】
【００６７】
【図１】第１実施形態を示す斜視図である。
【図２】図１のＡ−Ａ線に沿った縦断面図である。
【図３】第１実施形態の製造工程を示す縦断面図である。
【図４】第１実施形態の製造工程を示す縦断面図である。
【図５】第１実施形態の製造工程を示す縦断面図である。
【図６】第１実施形態の製造工程を示す斜視図である。
【図７】第１実施形態の製造工程を示す斜視図である。
【図８】第１実施形態の製造工程を示す縦断面図である。
【図９】第１実施形態の製造工程を示す斜視図である。
【図１０】第１実施形態の製造工程を示す縦断面図である。
【図１１】第１実施形態の製造工程を示す縦断面図である。
【図１２】第２実施形態を示す斜視図である。
【図１３】図１２のＡ−Ａ線に沿った縦断面図である。
【図１４】第２実施形態の製造工程を示す縦断面図である。
【図１５】第２実施形態の製造工程を示す縦断面図である。
【図１６】第２実施形態の製造工程を示す縦断面図である。
【図１７】第２実施形態の製造工程を示す縦断面図である。
【図１８】第２実施形態の製造工程を示す縦断面図である。
【図１９】第２実施形態の製造工程を示す斜視図である。
【符号の説明】
【００６８】
１１…基板、１２ａ、１２ｂ…活性層、１４…ＺｎドープＩｎＰ層、１４ａ、１４ｂ…ｐ型クラッド層、１４ｃ…素子分離領域、１５ａ、１５ｂ…コンタクト層、１７、１７ａ、１７ｂ…保護膜、１８ａ、１８ｂ…ｐ型電極、２０…ｎ型電極、２１、２２…半導体光素子、１００、２００…集積半導体光素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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