(57)【特許請求の範囲】
【請求項１】
メモリセルであって、
プログラマブル固体電解質層と、
書き込み線と、
選択線と、
ドレインとソースとフローティングゲートとを有したトランジスタと、を備えており、
上記トランジスタの上記ソースおよび上記ドレインは、上記書き込み線および上記固体電解質層に接続されており、
上記電解質層は、電圧源に接続されており、
上記トランジスタの上記フローティングゲートは、上記固体電解質層の書き込み動作中に上記固体電解質層に流れる電流を所定量の電荷に制限する、メモリセル。
【請求項２】
上記フローティングゲートと、厚さが４ｎｍよりも小さい上記固体電解質層との間に、酸化物層を有している、請求項１に記載のメモリセル。
【請求項３】
上記フローティングゲートと、厚さが２ｎｍよりも小さい上記固体電解質層との間に、酸化物層を有している、請求項１に記載のメモリセル。
【請求項４】
所定量の電流が上記固体電解質層に供給された後、上記トランジスタのゲートに印加される制御電圧よりも高くなる閾値電圧を有するフローティングゲートを有するトランジスタを備えている、請求項１に記載のメモリセル。
【請求項５】
メモリであって、
ワード線デコーダと、ビット線デコーダと、ビット線と、ワード線と、メモリセルとを備えており、
上記メモリセルは、プログラマブル固体電解質層と、フローティングゲートを有したトランジスタとを有しており、
上記トランジスタのゲートは、ワード線に接続されており、
上記トランジスタの第１の端子は、上記固体電解質層に接続されており、
上記トランジスタの第２の端子は、ビット線に接続されており、
上記ビット線は、入力／出力ドライバに接続されており、
上記フローティングゲートは、上記フローティングゲートの電位を、書き込み動作中に、上記ワード線上の電圧より高く上昇させることによって、上記固体電解質層に流れる電流を所定量の電荷に制限する制限素子である、メモリ。
【請求項６】
上記フローティングゲートと、厚さが４ｎｍよりも小さい上記固体電解質層との間に、酸化物層を有している、請求項５に記載のメモリセル。
【請求項７】
上記フローティングゲートと、厚さが２ｎｍよりも小さい上記固体電解質層との間に、酸化物層を有している、請求項５に記載のメモリセル。
【請求項８】
書き込み電圧を有するスイッチによって接続されるプログラマブル固体電解質層を有するメモリセル内に、データを書き込む方法であって、
書き込み動作中に上記スイッチを介して上記電解質層内に流れる電流は、上記電解質層の抵抗値を変え、
上記スイッチを介して上記固体電解質層に所定量の電荷が供給された後、上記スイッチは、上記電解質層に流れる電流を制限し、
上記スイッチは、フローティングゲートを有する電界効果トランジスタを含んでおり、
上記電界効果トランジスタのゲートは、ワード線に接続されており、
上記ワード線は、書き込み動作中に、上記電界効果トランジスタが閉鎖状態になるように制御する電圧の供給を受け、
書き込み動作中に、上記フローティングゲートに電荷を注入し、上記フローティングゲートの電位を上記ワード線上の電圧より高く上昇させることによって、上記電界効果トランジスタを遮断する、方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明の実施形態は、メモリセル、メモリセルを備えたメモリ、およびメモリセル内にデータを書き込む方法に関する。
【０００２】
固体電解質材料を含有したメモリセルは、プログラマブルメタライゼーションメモリセル（ＰＭＣメモリセル）として知られている。このようなＰＭＣメモリセルを備えたメモリデバイスは、導電性ブリッジングランダムアクセスメモリデバイス（ＣＢＲＡＭ）として知られている。ＰＭＣメモリセル内に異なる状態を記憶させることは、電極間にある電解質材料内の伝導経路が、印加された電界に基づいて伸長（development）するのか、あるいは縮小（diminishing）するのかに基づいている。電解質材料は、一般的には高い抵抗値を有しているが、電極間の伝導経路は低い抵抗値に調整される。従ってＰＭＣメモリセルは、その抵抗値に応じて異なる状態に設定される。一般的には、ＰＭＣメモリセルの両状態は、データが恒久的に記憶されるように、時間的に十分に安定している。
【０００３】
ＰＭＣメモリセルは、一般的には、固体電解質層に正電圧または陰電圧を印加することによって動作する。ＰＭＣメモリセル内にデータを記憶させるためには、ＰＭＣメモリセルに適切なプログラミング電圧を印加することによって、抵抗値の低い第１の状態の設定に対応した固体電解質材料内に伝導経路を形成し、これによってＰＭＣメモリセルをプログラム状態にする。ＰＭＣセル内に、抵抗値の高い第２の状態を記憶させるためには、ＰＭＣメモリセルの抵抗値が、第２の状態（消去済み状態）に対応した高い抵抗値に戻るように消去電圧を供給する。ＰＭＣメモリセルからデータを読み出すためには、プログラミング電圧より低い読み出し電圧を印加する。この読み出し電圧によって、ＰＭＣメモリセルの抵抗に流れる電流が検出されて、ＰＭＣメモリセルの低抵抗状態または高抵抗状態にそれぞれ関連付けされる。
【０００４】
ＰＭＣメモリセルのプログラミングは、電流および電流幅（duration of the current）に依存している。ＰＭＣメモリセルの抵抗値は、電流値および電流幅に依存している。従って、ＰＭＣメモリセルのプログラム状態、およびＰＭＣメモリセルの機能の長期的安定性は、書き込み動作に依存している。
【０００５】
従って、改良されたメモリセル、改良されたメモリ、およびメモリセル内にデータを書き込むための改良された方法が必要とされている。
〔従来技術文献〕
１．KAERIYAMA. Sらによる、「A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch」、IEEE JOURNAL OF SOLIDSTATE CIRCUITES, Vol.40, No.1, 2005年1月、168ページ
２．HYDE, Jらによる、「A floating-gate trimmed, 14-bit, 250 Ms/s digital-to-analog converter in standard 0.25um CMOS, Digest of Technical Papers, Symposium on VLSI Circuits, 2002, 328ページ
本発明の実施形態は、改良されたメモリセル、改良されたメモリ、およびメモリセル内にデータを書き込むための改良された方法に関する。
【０００６】
特に、本発明の実施形態は、プログラマブル固体電解質層を有する基板と、書き込み線と、上記固体電解質層と上記書き込み線との間に配置された制御可能なスイッチと、を備えたメモリセルを提供する。上記制御可能なスイッチは、選択線に接続された制御入力部を有している。上記スイッチは、書き込み動作中に上記固体電解質層に流れる電流を所定量の電荷に制限する制限素子を有している。
【０００７】
本発明の別の実施形態は、プログラマブル固体電解質層を有する基板と、書き込み線と、選択線と、ドレインとソースとフローティングゲートとを有するトランジスタと、を備えたメモリセルを参照する。上記トランジスタの上記ソースおよびドレインは、上記書き込み線および上記固体電解質層に接続されている。上記電解質層は、電圧源に接続されている。上記トランジスタの上記フローティングゲートは、上記固体電解質層の書き込み動作中に、上記固体電解質層に流れる電流を制限する。
【０００８】
本発明の別の実施形態は、ワード線デコーダと、ビット線デコーダと、当該ワード線デコーダおよびビット線デコーダにそれぞれ接続されたビット線およびワード線と、メモリセルとを備えており、当該メモリセルは、プログラマブル固体電解質層と、制御可能なスイッチとを有しており、当該スイッチの制御入力部はワード線に接続されており、上記スイッチの第１の端子は上記固体電解質層に接続されており、上記スイッチの第２の端子はビット線に接続されている、メモリを参照する。上記ビット線は、入力／出力ドライバに接続されている。上記スイッチは、書き込み動作中にメモリセルの上記固体電解質層に流れる電流を制限する制限素子を含んでいる。
【０００９】
本発明の別の実施形態は、ワード線デコーダと、ビット線デコーダと、当該ワード線デコーダあるいはビット線デコーダにそれぞれ接続されたビット線およびワード線とを備えたメモリを参照する。当該メモリは、メモリセルをさらに備えている。当該メモリセルは、プログラマブル固体電解質層と、フローティングゲートを有したトランジスタとを有している。上記トランジスタのゲートは、ワード線に接続されている。上記トランジスタの第１の端子は、上記固体電解質層に接続されている。上記トランジスタの第２の端子は、ビット線に接続されている。上記ビット線は、入力／出力ドライバに接続されている。上記フローティングゲートトランジスタは、書き込み動作中に、上記固体電解質層に流れる電流を制限する。
【００１０】
本発明の別の実施形態は、プログラマブル固体電解質層を有するメモリセル内に、データを書き込む方法を参照する。書き込み動作中に上記電解質層内に流れる電流は、所定量の電荷に制限される。これにより、破損または劣化による影響を回避することができる。
【００１１】
本発明は、詳細な説明および特許請求の範囲を、図面を考慮しながら参照することによってよりよく理解される。これらの図面では、同様の符号は同様の箇所を示している。
【００１２】
図１は、プログラマブル固体電解質層を示す図である。
【００１３】
図２は、データを書き込みおよび消去するための電流およびバイアス電圧、およびプログラマブル固体電解質層の概略図である。
【００１４】
図３は、メモリ素子を備えたメモリの部分図である。
【００１５】
図４は、メモリ素子、書き込み回路、および消去回路の詳細図である。
【００１６】
図５は、書き込み、消去、および読み出し動作中におけるビット線の閾値電圧の図である。
【００１７】
図６は、ワード線の閾値と、フローティングゲートのプログラミング前後におけるゲート電圧によるビット線上の電流とを示す図である。
【００１８】
図７は、データを書き込むための電圧および電流を示す図である。
【００１９】
図８は、データを読み出すための電圧および電流を示す図である。
【００２０】
図９は、フローティングゲートを備えた電界効果トランジスタを示す図である。
【００２１】
当業者であれば、上記図面中の素子は、簡素かつ分かりやすく図示されているものであって、必ずしも相対的な縮尺となるように示されているわけではないことについて理解するであろう。例えば、一部の素子および図面の寸法は、本発明の実施形態に関する理解を向上させるために、他の素子に対して誇張して示されている場合がある。
【００２２】
〔好ましい実施形態の説明〕
本発明の実施形態について、様々な機能部品の観点から説明していく。なお、このような機能部品は、その特定の機能を実行するように構成された任意数のハードウェアおよび構造部品によって実現可能であることについて理解されたい。
【００２３】
図１は、第１の電極２と、第２の電極４と、プログラマブル固体電解質層３とを有する、基板４１上に配置されたプログラマブル構造１の実施形態を示している。基板４１は、半導体材料（すなわちシリコン）から形成されていてよい。第１の電極２は、溶解可能な金属イオンを含んでいてよく、また一実施形態では、例えばプログラム動作中において、高電位に接続されてよい。第２の電極４は、この実施形態では、高電位より低い接地電位に接続されていてよい。この実施形態では、第１の電極２はアノードとして機能し、第２の電極４はカソードとして機能する。プログラマブル構造１は、情報を記憶するために用いることができるため、すなわちメモリ内において用いることができる。例えば、一実施形態では、プログラマブル構造は、例えばＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、あるいはこれらメモリの任意の組み合わせにおいて用いることができる。さらに、一実施形態では、本明細書に記載のプログラマブル構造は、電気回路の一部の電気的特性をプログラムまたは変更する必要がある、その他のアプリケーションに用いることができる。
【００２４】
一実施形態では、電解質層３は、十分に高い電圧を有するアプリケーションにイオンを伝導させる材料によって形成されていてよい。適切な材料としては、ポリマー、ガラス、および半導体材料が挙げられる。本発明の典型的な一実施形態では、電解質層３は、カルコゲナイド材料（例えば硫化物またはセレナイド）によって形成されていてよい。このカルコゲナイドは、硫黄化合物、セレニウム化合物、及びテルリウム化合物（例えばＧｅＳｅ、ＡｓＳ、ＧｅＡｓＴｅ、ＡｌＧｅＡｓＴｅ、ＧｅＴｅＳｂ）を、とりわけ様々な組成で含有していてよい。電解質層３は、溶解および／または分散した導電性材料をさらに含有していてよい。例えば、電解質層３は、溶解金属および／または溶解金属イオンを含んだ固溶体を含有していてよい。上記カルコゲナイド材料は、銀、銅、あるいはこれらの材料の組み合わせを含有していてよい。
【００２５】
一実施形態では、第１の電極２および第２の電極４は、任意の適切な導電性材料によって形成されていてよい。例えば、第１の電極２および第２の電極４は、ドープされたポリシリコン材料または金属によって形成されていてよい。本発明の一実施形態では、電極の内の１つ（例えば第１の電極２）は、電極に十分なバイアス電圧が印加されたときに電解質層３内に溶解する金属を含有した材料によって形成されていてよい。第２の電極４は、プログラマブル構造１の読み出し、書き込み、あるいは消去動作中に溶解しない、比較的不活性な材料から形成されていてよい。
【００２６】
第１の電極２は、書き込み動作中は、プログラマブル構造１の電気的特性を高抵抗値（第１の状態）から低抵抗値（第２の状態）へ恒久的に変化させる、アノードであってよい。第１の電極２は、書き込み動作中に電解質層３内に溶解する銀を含有した材料から構成されていてよい。第２の電極４は、書き込み動作中はカソードであってよく、また不活性材料（例えばタングステン、ニッケル、モリブデン、プラチナ、金属シリサイドなど）から構成されていてよい。
【００２７】
一実施形態では、上記プログラマブル構造は、閾値電圧Ｖ１よりも大きいバイアス電圧が電極２および４に印加されたときに、上記プログラマブル構造の抵抗値が変わるように構成されていてよい。例えば、閾値電圧Ｖ１よりも大きい電圧が印加された場合は、第１の電極２の導電性イオンが電解質層３内に溶解し、第１の電極２と第２の電極４との間に伝導経路を形成する。
【００２８】
基本的な反応では、第１の電極に高電圧が印加された場合に、第２の電極４におけるレドックス反応によって、金属イオンが第１の電極２からイオン伝導体層３内に移動する。このため、電解質層３内に伝導経路が形成される。結果として、第１の電極２と第２の電極４との間に、プログラマブル構造１の抵抗値を低減させる導電性ブリッジ（conductive bridge）が形成される。プログラマブル構造１に逆電圧が印加された場合は、伝導経路５が溶解し、これによってプログラマブル構造１の抵抗値が高抵抗値状態に上昇する。
【００２９】
図２は、本発明の一実施形態に従った、プログラマブル構造１の書き込み動作、読み出し動作、および消去動作中における電圧および電流を示す図である。プログラマブル構造１は、当初はプログラムされていないため抵抗値が高い。電位の高い電圧が第１の電極２に印加され、電位の低い電圧が第２の電極４に印加された場合は、閾値電圧（Ｖ１）が印加されるまで、プログラマブル構造１に電流は流れない。印加された電圧が閾値電圧Ｖ１よりも高くなると、電流は、動作電流ＩＷが達成されるまで流れ、そしてスイッチ（図示せず）によって封入される。一実施形態では、上記電圧が０ボルトまで下げられて電流が０アンペアまで下がり、これによってプログラマブル構造１の書き込み動作が完了する。
【００３０】
一実施形態では、プログラマブル構造１のプログラム状態を消去するためには、例えば負電圧などの低電圧（消去電圧とも称される）が、第１の電極２に印加される。この負電圧は、一実施形態では約−０．１Ｖであってよい。上記消去電圧がプログラマブル構造１に印加されると、プログラマブル構造１に負の電流が流れる。上記負電圧が−０．１Ｖ未満に低下すると、上記電流の流れが停止し、例えば０Ａまで低下する。プログラマブル構造１に上記消去電圧が印加された後、プログラマブル構造１の抵抗値は、プログラミング動作前と同様に高くなり、これによってプログラマブル構造１内に記憶されていた値が消去される。
【００３１】
プログラマブル構造１のプログラム状態を感知または読み出す場合には、プログラマブル構造１に対して、閾値電圧Ｖ１より低い感知電圧が印加される。流れる電流が動作電流ＩＷの範囲内にある場合は、低抵抗状態は、プログラマブル構造１に流れる電流あるいは電圧降下に依存して感知される。流れる電流がほぼ０Ａである場合は、プログラマブル構造１は高抵抗状態にある。低抵抗状態は、データ「１」を参照し、高抵抗状態は、プログラマブル構造１内に記憶されるデータ「０」を参照する。
【００３２】
図３は、ワード線デコーダ７およびビット線デコーダ８を備えたメモリ６（例えば、ダイナミックランダムアクセスメモリ）の概略図である。ワード線デコーダ７は、多数のワード線９に接続されている。ビット線デコーダ８は、センスアンプ１０によって、ビット線１１に接続されている。さらに、ビット線に接続可能な入力／出力ユニット１２が配置されている。ワード線９およびビット線１１は、交差したアレイ内に配置されており、これによって各交点にメモリセル１３が配置されている。所定のメモリセル１３をアドレスするためには、ワード線デコーダ７にローアドレスが供給される。さらに、ビット線デコーダ８にカラムアドレスが供給される。ワード線デコーダ７は、上記ローアドレスに依存して、ワード線９のいずれか１つを選択し、そしてそのワード線９に活性化電圧（activating voltage）を供給する。上記ワード線９上の活性電圧によって、制御入力部によってワード線９に接続されている全てのスイッチ１４が閉じられる。閉じられたスイッチ１４は、メモリセル１３を各ビット線１１に接続する。さらに、所定のメモリセル１３のビット線１１に接続されたセンスアンプ１０は、所定のメモリセル１３の抵抗状態に依存する、ビット線１１の電圧を感知する。感知された電圧は、入力／出力ユニット１２によって、高電圧レベルまたは低電圧レベルとして、メモリ６から出力される。
【００３３】
制御コマンドを受信し、そして制御線３１を用いて、ワード線デコーダ７と、ビット線デコーダ８と、入力／出力ユニット１２とを制御する、制御ユニット３０が配置されている。
【００３４】
図４は、図３に示されているメモリの一部の詳細図である。ワード線９とビット線１１との交点には、メモリセル１３が配置されている。メモリセル１３は、ワード線９に接続された制御入力部を有したスイッチ１４を備えている。スイッチ１４の一方の端子は、ビット線１１に接続されている。スイッチ１４の他方の端子は、固体電解質層３の第１の電極２に接続されている。固体電解質層３の第２の電極４は、プレート線１５に接続されている。スイッチ１４とプレート線１５との間には、図１に示されているプログラマブル構造１が配置されている。
【００３５】
本発明の一実施形態では、スイッチ１４は、フローティングゲートを有する電界効果トランジスタである。この電界効果トランジスタのゲートは、ワード線１２に接続されている。電界効果トランジスタのソースは、ビット線１１に接続されており、電界効果トランジスタのドレインは、プログラマブル構造１の第１の電極２に接続されている。
【００３６】
実施形態に応じて、プログラマブル構造１の第１の電極２は、ビット線１１に直接接続されていてよく、またスイッチ１４は、プレート線１５と第２の電極４との間に配置されていてよい。
【００３７】
制御ユニット３０によって制御されるプログラム回路１６は、ビット線１１に接続されている。プログラム回路１６は、第１のスイッチ１７、第２のスイッチ１８、および第３のスイッチ１９を備えている。第１のスイッチ１７は、第１の制御入力部２０を備えている。第２のスイッチ１８は、第２の制御入力部２１を備えている。第３のスイッチ１９は、第３の制御入力部２２を備えている。第１のスイッチ１７は、ソースが第１の電圧源に接続され、ドレインがビット線１１に接続された電界効果トランジスタとして形成されていてよい。第２のスイッチ１８は、ソースが第２の電圧源２４に接続され、ドレインがビット線１１に接続された電界効果トランジスタとして形成されていてよい。第３のスイッチ１９は、ソースが第３の電圧源２５に接続され、ドレインがビット線１１に接続された電界効果トランジスタとして形成されていてよい。スイッチ１７の制御入力部２０、スイッチ１８の制御入力部２１、およびスイッチ１９の制御入力部２２は、制御線３１に接続されている。
【００３８】
図５は、読み出し動作、消去動作、および書き込み動作においてビット線１１に供給される電圧の概略図である。書き込み動作中では、プログラム回路１６は、第１の電圧源２３とビット線１１とを接続している第１のスイッチ１７の第１の制御入力部２０において、制御ユニット３０によって、プログラム信号を受信する。第２および第３のスイッチは、開放位置（open position）にある。従って第１の電圧源２３は、プログラマブル構造１の閾値電圧Ｖ１より高い電圧ＶＢＷをビット線１１に供給する。従って固体電解質層３は、書き込み動作中において、低抵抗状態にプログラムされる。
【００３９】
読み出し動作を行うためには、第２のスイッチ１８は、制御ユニット３０から第２の制御入力部２１へ送られる読み出し信号によって、閉鎖状態（closed state）に置かれる。第２のスイッチ１８の閉鎖状態では、ビット線１１は第２の電圧源２４に接続されている。第１のスイッチ１７および第３のスイッチ１９は、読み出し動作中は開放位置にある。第２の電圧源２４は、固体電解質層３の閾値電圧Ｖ１より低い読み出し電圧ＶＢＲを、ビット線１１に供給する。従って上記位置では、プログラマブル構造１の抵抗状態は変わらないが、プログラマブル構造１に流れる電流に依存して、プログラマブル構造の高抵抗状態または低抵抗状態が、センスアンプ１０によって感知される。入力／出力ユニット１２は、プログラマブル構造１の感知された高抵抗状態または低抵抗状態に応じて、高電圧または低電圧を出力する。
【００４０】
消去動作中は、制御ユニット３０によって第３の制御入力部２２へ送られた消去信号によって、第３のスイッチ１９のみが閉鎖位置に置かれる。第１のスイッチ１７および第２のスイッチ１８は、開放位置にある。閉鎖位置にある第３のスイッチ１９は、ビット線１１を第３の電圧源２５に接続する。第３の電圧源２５は、プログラマブル構造１の閾値電圧より低い負の消去電圧ＶＢＥを供給する。これによって、プログラマブル構造１に消去電圧が印加され、固体電解質層３の抵抗状態が高抵抗状態に変化する。
【００４１】
図６は、フローティングゲートを有する電界効果トランジスタが閉鎖状態に置かれる、第１の閾値電圧ＶＷ１を示している。所定のメモリ素子を選択する前に、ワード線上の電圧は、第１の閾値電圧Ｗ１より高い書き込み電圧ＶＧＷに置かれる。この書き込み電圧ＶＧＷは、プログラマブル構造１を、ビット線１１とプレート線１５とに接続する。書き込み動作中に、電界効果トランジスタのフローティングゲート内において、チャネルホットエレクトロン注入が開始する。このため、プログラマブル構造１に所定量の電荷が流れた後、電界効果トランジスタの閾値電圧は、書き込み電圧ＶＧＷより高い第２の閾値電圧ＶＷ２まで高くなる。この結果、電界効果トランジスタ１４が開放状態に切り替えられて、メモリセル１３を流れる電流が遮断される。
【００４２】
図６の右側には、第２の図が示されている。この図では、電界効果トランジスタのゲート上の電圧に依存して電界効果トランジスタに流れる電流ＩＢＬを示す、第１のラインＡが示されている。電流ＩＢＬは、ホットエレクトロンがフローティングゲート内に注入される前に、ワード線上の閾値電圧ＶＷ１と共に流れ始める。第２のラインＢは、フローティングゲート内へのホットエレクトロン注入後に変化した、ビット線電流ＩＢＬ間の関係を示している。ビット線電流ＩＢＬに対する閾値電圧は、第２の閾値電圧ＶＷ２まで上昇する。
【００４３】
フローティングゲートを有する上記電界効果トランジスタは、プログラマブル構造１に流れる電流を、所定量の電荷に限定する。プログラマブル構造１に所定量の電荷が流れた場合、上記電界効果トランジスタの閾値電圧は、ワード線の書き込み電圧以上に上昇する。この結果、電界効果トランジスタが開放状態に切り替えられ、プログラマブル構造１に流れる電流が停止する。フローティングゲートを有する上記電界効果トランジスタによって、自己限定的な（self-limiting)書き込み動作が可能になる。用いたワード線の書き込み電圧レベル、およびフローティングゲートを有する上記電界効果トランジスタの技術的特徴に応じて、プログラマブル構造１に流れる電流が停止する場所における電荷の様々な量が決定される。プログラマブル構造１に所定量の電荷が流れた後、上記電界効果トランジスタは依然として開放状態にあるか、あるいは電界効果トランジスタへのチャネルホットエレクトロン注入に従って電流が停止するため、メモリセル１３を破損することなく、書き込み動作を繰り返し行うことが可能である。
【００４４】
メモリセル１３の状態を消去するためには、プログラマブル構造１全体の電圧を反転させることによって、上記電界効果トランジスタのソースおよびドレインの機能を変える必要がある。電界効果トランジスタのゲート上に電圧が存在していない場合、これは、電界効果トランジスタのゲートはプレート線１５の電位にあり、従って電界効果トランジスタは閉鎖位置にあって、電流はメモリセル１３を流れることができることを意味している。
【００４５】
別の実施形態では、上記スイッチは、書き込み動作のための電流を所定の電荷量に制限する、任意の別の限定素子（limiting element）であってよい。上記スイッチは、所定の時間が経過した後に電流を停止させる、タイムカウンタを備えていてよい。
【００４６】
図７は、書き込み動作時点における、書き込み動作のためのワード線上の電圧を図７Ａに示し、電界効果トランジスタの閾値電圧を図７Ｂに示し、ビット線上の電流を図７Ｃに示し、そしてビット線上の電圧を図７Ｄに示す図である。開始時点ｔ０において、プログラム回路１６は、ビット線１１と、ビット線１１へプログラム電圧ＶＢＷを供給する第１の電圧源２３とを接続する。第１の時点ｔ１において、ワード線９は、電界効果トランジスタ１４の開始時の閾値電圧ＶＷ１より高いワード線電圧ＶＧＷに、ワード線デコーダ７によって接続される。第１の時点ｔ１後に、ワード線９の電位が上昇するため、電界効果トランジスタの閾値電圧が上昇する。さらに、第１の時点ｔ１後には、ビット線１１およびメモリセル１３に電流ＩＢＬが流れる。ビット線１１を流れる電流ＩＢＬは、第３の時点ｔ３において限界最大値（limited maximum value）まで上昇する。第３の時点ｔ３では、ワード線上の電圧は最大値に達する。続く第４の時点ｔ４では、電界効果トランジスタ１４の閾値電圧は最大値ＶＷ２に到達する。この第４の時点後間もなく、電界効果トランジスタ１４は開かれ、ビット線１１を流れる電流ＩＢＬはゼロ値まで低下する。これは、電界効果トランジスタのフローティングゲートのフローティング効果によるものである。電界効果トランジスタの閾値電圧は、ワード線の電圧以上に上昇するため、電界効果トランジスタが開放状態に切り替えられる。第５の時点ｔ５では、ワード線は電圧源から遮断され、これによってワード線上の電圧が低下する。
【００４７】
図８は、読み出し動作のための、ワード線９の電圧を図８Ａに示し、ビット線の電流を図８Ｂに示し、ビット線上の電圧を図８Ｃに示した図である。第１０の時点ｔ１０において、ビット線１１は、第２のスイッチ１８によって、第２の電圧源２４に接続される。第２の電圧源２４は、伝導経路を生成するための固体電解質層３の閾値電圧より低い読み出し電圧ＶＢＲ（図８Ｃ）を供給する。第１１の時点ｔ１１において、ビット線上の電圧が最大値に達した後、ワード線９上の電圧は読み出し電圧ＶＧＲ（図８Ａ）まで上昇する。この読み出し電圧ＶＧＲは、チャネルホットエレクトロン注入後における電界効果トランジスタの最大閾値電圧ＶＷ２より高い。これによって、あらゆる状況下において、メモリセル１３内に記憶されたデータを読み出すためにスイッチ１４を閉鎖することが可能となる。メモリセル１３内にデータ「１」が記憶されている場合、これは、ビット線１１上の電流が流れ始める第１１の時点ｔ１１後に、プログラマブル構造１の低抵抗状態によって感知される。その後、ビット線１１は、第２のスイッチ１８によって第２の電圧源２４から遮断される。この電流によって、ビット線上において電圧変化が生じる。この電圧変化は、センスアンプ１０によって感知される。第１２の時点ｔ１２において、ワード線は電圧源から遮断され、スイッチ１４がオフ状態に切り替えられて、メモリ素子１３がビット線１１から遮断される。従って第１２の時点ｔ１２後には、ビット線を流れる電流はゼロ値に低下する。
【００４８】
図９は、フローティングゲート３６とチャネル３４との間に薄い絶縁層３５を有した電界効果トランジスタ４０の概略図である。チャネル３４は、半導体基板４１内に配置されたドレイン３２とソース３３との間に配置されている。上記基板は、ｎドープされたシリコン基板によって構成されていてよい。ドレイン３２およびソース３３は、ｐドープされていてよい。フローティングゲート３６上には、ゲート端子３８が配置されている。ゲート端子３８は、第２の絶縁層３７によって、フローティングゲート３６から絶縁されている。上記ゲート端子は、ワード線９に接続されており、ホットエレクトロンは、チャネル３４から絶縁層３５を通過してフローティングゲート３６へ注入される。チャネル３４とフローティングゲート３６との間にある絶縁層３５の厚さは、４ｎｍの範囲であってよい。本発明の一実施形態では、絶縁層３５は、酸化ケイ素から形成されていてよい。この実施形態では、上記酸化物層の厚さは、３ｎｍより小さい範囲内であってよい。別の実施形態では、上記酸化物層の厚さは、１〜２ｎｍの範囲内であってよい。薄い絶縁層を用いることによって、電荷およびフローティングゲートの保持時間は低減されるが、プログラム動作が速くなり、必要な電位が低減される。
【図面の簡単な説明】
【００４９】
【図１】プログラマブル固体電解質層を示す図である。
【図２】データを書き込みおよび消去するための電流およびバイアス電圧、およびプログラマブル固体電解質層の概略図である。
【図３】メモリ素子を備えたメモリの部分図である。
【図４】メモリ素子、書き込み回路、および消去回路の詳細図である。
【図５】書き込み、消去、および読み出し動作中におけるビット線の閾値電圧の図である。
【図６】ワード線の閾値と、フローティングゲートのプログラミング前後におけるゲート電圧によるビット線上の電流とを示す図である。
【図７】図７Ａ〜図７Ｄは、データを書き込むための電圧および電流を示す図である。
【図８】図８Ａ〜図８Ｃは、データを読み出すための電圧および電流を示す図である。
【図９】フローティングゲートを備えた電界効果トランジスタを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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