(57)【特許請求の範囲】
【請求項１】
マルチビットデジタル信号を受信し、調整されたアナログ出力信号を生成するシステムであって、
前記マルチビットデジタル信号を受信するのに適合した、信号調整ステージに接続するＤＡＣを含み、
ＤＡＣは、それぞれが前記マルチビットデジタル信号の１ビットを受け取る複数の１ビットスイッチトキャパシタサブＤＡＣを含み、これらサブＤＡＣの出力は、前記マルチビットデジタル信号の受信に応答して組み合わされ、少なくとも２つの別の信号を複数位相コンバージョンクロックにより定義される１つのＤＡＣコンバージョンサイクル中に出力するものであり、前記少なくとも２つの別の信号は、前記マルチビットデジタル信号のビット値の合計を表す第１のアナログ信号と、前記同じマルチビットデジタル信号のビット値の合計を表す第２のアナログ信号とを含んでおり、
前記コンバージョンサイクル中に
（ａ）第１のアナログ信号は、信号調整ステージに第１の電荷パケットを供給し、
（ｂ）第２のアナログ信号は、信号調整ステージに第２の電荷パケットを供給するものであり、第２の電荷パケットから、信号調整されたアナログ出力信号が生成されることを特徴とする、システム。
【請求項２】
少なくとも２つのアナログ信号が、互いに実質的に同等である、請求項１に記載のシステム。
【請求項３】
出力データ率が、ＤＡＣの入力データ率の少なくとも２倍である、請求項１に記載のシステム。
【請求項４】
出力データ率が、ＤＡＣの入力データ率の２倍である、請求項１に記載のシステム。
【請求項５】
マルチビットデジタル信号を受信し、調整されたアナログ出力信号を生成する方法であって、
前記マルチビットデジタル信号を、信号調整ステージに接続したＤＡＣにより受信することを含み、次のステップ：
それぞれが前記マルチビットデジタル信号の１ビットを受け取る複数の１ビットスイッチトキャパシタサブＤＡＣを含むＤＡＣによって、これらサブＤＡＣの出力は、前記マルチビットデジタル信号の受信に応答して合成されて、複数位相コンバージョンクロックにより定義される１つのＤＡＣコンバージョンサイクル中に少なくとも２つの区別された信号をＤＡＣが出力するステップ、
前記少なくとも２つの区別された信号は、前記マルチビットデジタル信号のビット値の合計を表す第１のアナログ信号と、同じ前記マルチビットデジタル信号のビット値の合計を表す第２のアナログ信号とを含んでおり、
前記コンバージョンサイクル中に
（ａ）第１のアナログ信号は、信号調整ステージに第１の電荷パケットを供給し、
（ｂ）第２のアナログ信号は、信号調整ステージに、第２の電荷パケットを供給するものであり、第２の電荷パケットから、信号調整されたアナログ出力信号が生成されることを特徴とする、前記方法。
【請求項６】
信号調整ステージは、少なくとも２つのアナログ出力信号の少なくとも２つをフィルタリングするステップを実行するものである、請求項５に記載の方法。
【請求項７】
少なくとも２つのアナログ信号は、互いに実質的に同等である、請求項５または６に記載の方法。
【発明の詳細な説明】
【０００１】
技術分野
本発明は、スイッチドキャパシタシステム用の方法および装置に関する。
【０００２】
関連技術
多くのシステムがスイッチドキャパシタ技術を利用、例えばキャパシタと電荷パケットを利用して機能を実行している。
デジタル・アナログ変換器は、例えば移動通信システムに使用されるデジタル・アナログ変換システムの部分として、スイッチドキャパシタ技術を頻繁に使用するシステムの一種である。移動通信は、伝播経路にデジタルベースバンドＩ／Ｑ変調および合成を使用するセルラー送受器を含むことが多い。
デジタル・アナログ変換器は、デジタル入力データに応答してアナログデータを生成する。デジタル・アナログ変換器の一種は、２値重み付きデータを受信する。別の種類のデジタル・アナログ変換器は、均等重み付きデータを受信する。
【０００３】
アナログ信号の生成のためにデジタル・アナログ変換を用いると、信号ノイズ、および／または歪を生じることが多い。したがって、スイッチドキャパシタ技術を利用するシステムでは、ノイズおよび／または歪の低減を支援するための解決策が必要とされることが多い。ノイズおよび歪の要件との合致を支援するためには、デジタル・アナログ変換器の前に、スクランブラーを置くとことがある。デジタル・アナログ変換器からの出力データは、信号調整ステージ、例えばアナログフィルタステージに供給し、ノイズおよび／または歪を調整してもよい。信号調整ステージの一種として、スイッチドキャパシタフィルタがある。
【０００４】
アナログ・デジタル変換器は、例えば、逐次近似形アナログ・デジタル変換器のフィードバック要素として使用されるデジタル・アナログ変換器の一部としてスイッチドキャパシタ技術を頻繁に使用する別種のシステムである。逐次近似形アナログ・デジタル変換器の１例としては、アナログデバイセズ社（Analog Devices, Inc）製のＡＤ５７４がある。
ノイズおよび／または歪の低減に加えて、スイッチドキャパシタシステムには、さらに電力要件、寸法、および／またはコストの低減を要求されることが多い。
【０００５】
発明の概要
第１の態様によるＤＡＣは、マルチビットデジタル信号を受信するスイッチドキャパシタネットワークを含み、このスイッチドキャパシタネットワークが、それぞれがマルチビットデジタル信号の関連するビットを受信する複数のサブＤＡＣを有し、この複数のサブＤＡＣのそれぞれが、それぞれが関連するビットに応答して関連する電荷量を受容する関連するキャパシタンスを有しており、複数のサブＤＡＣのそれぞれに対する関連する電荷量が、ビットの重みに直接比例し、複数のサブＤＡＣの少なくとも２つが、互いに電荷を共有しており、かつスイッチドキャパシタネットワークが、マルチビット信号の各ビット値の合計を示す少なくとも１つのアナログ信号を出力する。
【０００６】
第２の態様によるＤＡＣは、均等重み付きマルチビットデジタル信号を受信し、１つまたは複数のアナログ信号を出力するスイッチドキャパシタネットワークを含み、１つまたは複数のアナログ信号の少なくとも１つが、マルチビット信号の各ビットの、均等に重み付けされた値の合計を示す単一パケットの電荷を含む。
第３の態様によるＤＡＣは、均等重み付きマルチビットデジタル信号を受信するスイッチドキャパシタネットワークを含み、このスイッチドキャパシタネットワークが複数のサブＤＡＣを有し、この複数のサブＤＡＣの少なくとも２つが互いに電荷を共有しており、スイッチドキャパシタネットワークが、マルチビット信号の均等重み付き各ビット値の合計を表すアナログ信号を出力する。
【０００７】
第４の態様によれば、マルチビットデジタル信号を、該マルチビットデジタル信号の各ビット値の合計を示すアナログ信号に変換する方法は、複数のキャパシタのそれぞれを、マルチビット信号のビット値に対応する値に充電するステップであって、各キャパシタへの電荷が、対応するビット値の重みに対応するステップと、互いに電荷を共有するために、複数のキャパシタの少なくとも２つを互いに接続するステップとを含む。
【０００８】
第５の態様によれば、均等重み付きマルチビットデジタル信号を、そのマルチビットデジタル信号の各ビット値の合計を示すアナログ信号に変換する方法は、複数のキャパシタのそれぞれを、均等重み付きマルチビット信号の１つのビット値に対応する値に充電するステップと、少なくとも１つのキャパシタに、マルチビット信号の各ビットの均等重み付けされた値を示す単一パケットの電荷を生成するステップとを含む。
【０００９】
第６の態様によれば、均等重み付きマルチビットデジタル信号を、そのマルチビットデジタル信号の各ビット値の合計を示すアナログ信号に変換する方法は、複数のキャパシタのそれぞれを、均等重み付きマルチビット信号の１つのビットに対応する値に充電するステップと、互いに電荷を共有するために、複数のキャパシタの少なくとも２つを互いに接続するステップとを含む。
【００１０】
第８の態様によるＤＡＣは、複数のキャパシタのそれぞれを、均等重み付きマルチビット信号のビットの値に対応する値に充電する手段と、少なくとも１つのキャパシタに、マルチビット信号の各ビットの均等重み付けされた値の合計を示す、単一パケットの電荷を生成する手段とを含む。
第９の態様によるＤＡＣは、複数のキャパシタのそれぞれを、均等重み付きマルチビット信号のビットの値に対応する値に充電する手段と、均等重み付きマルチビット信号の１つのビットに対応する値に充電するステップと、互いに電荷を共有するために、複数のキャパシタの少なくとも２つを互いに接続するステップとを含む。
【００１１】
第１０の態様による集積回路は、マルチビットデジタル信号を受信する集積スイッチドキャパシタネットワークを含み、このスイッチドキャパシタネットワークが、それぞれがマルチビットデジタル信号の関連するビットを受信する複数のサブＤＡＣを有し、この複数のサブＤＡＣのそれぞれが、それぞれが関連するビットに応答して関連する電荷量を受容する関連するキャパシタンスを有しており、複数のサブＤＡＣのそれぞれに対する関連する電荷量が、ビットの重みに直接比例し、複数のサブＤＡＣの少なくとも２つが、互いに電荷を共有しており、スイッチドキャパシタネットワークが、マルチビット信号の各ビット値の合計を示す少なくとも１つのアナログ信号を出力する。
【００１２】
第１１の態様による集積回路は、均等重み付きマルチビットデジタル信号を受信し、かつ１つまたは複数のアナログ信号を出力する集積スイッチドキャパシタネットワークを含み、１つまたは複数のアナログ信号の少なくとも１つが、マルチビット信号の各ビットの重み付けされた値の合計を示す単一パケットの電荷を含む。
第１２の態様による集積回路は、均等重み付きマルチビットデジタル信号を受信する集積スイッチドキャパシタネットワークを含み、このスイッチドキャパシタネットワークが複数のサブＤＡＣを有し、この複数のサブＤＡＣの少なくとも２つが互いに電荷を共有しており、スイッチドキャパシタネットワークが、マルチビット信号の各ビットの均等重み付けされた値の合計を示すアナログ信号を出力する。
【００１３】
第１３の態様によるシステムは、マルチビットデジタル信号を受信すると共に、それぞれがマルチビットデジタル信号のビット値の合計を示す少なくとも２つのアナログ信号を出力するＤＡＣと、少なくとも２つのアナログ信号の少なくとも２つを受信する信号調整ステージとを含む。
第１４の態様によるシステムは、デジタル入力信号をある入力データレートで受信し、デジタル信号を示すアナログ信号を、入力データレートとは異なる出力データレートで信号調整ステージに出力するＤＡＣを含む。
【００１４】
第１５の態様による方法は、マルチビットデジタル信号を受信するステップと、それぞれがマルチビットデジタル信号のビット値の合計を示す、少なくとも２つのアナログ出力信号を生成するステップと、少なくとも２つのアナログ出力信号の少なくとも２つをフィルタリングするステップとを含む。
第１６の態様によるシステムは、マルチビットデジタル信号を受信する手段と、それぞれがマルチビットデジタル信号のビット値の合計を示す少なくとも２つのアナログ出力信号を生成する手段と、少なくとも２つのアナログ出力信号の少なくとも２つをフィルタリングする手段とを含む。
【００１５】
第１７の態様によるシステムは、マルチビットデジタル信号を受信すると共に、それぞれがマルチビットデジタル信号のビット値の合計を示す少なくとも２つのアナログ信号を出力するＤＡＣを含む。
第１８の態様による方法は、マルチビットデジタル信号を受信するステップと、それぞれがマルチビットデジタル信号のビット値の合計を示す少なくとも２つのアナログ出力信号を生成するステップとを含む。
【００１６】
第１８の態様によるシステムは、マルチビットデジタル信号を受信する手段と、それぞれがマルチビットデジタル信号のビット値の合計を示す少なくとも２つのアナログ出力信号を生成する手段とを含む。
第１９の態様によるスイッチドキャパシタフィルタは、寄生特性からの影響を実施的に受けないスイッチドキャパシタを含む第１のスイッチドキャパシタと、第１のスイッチドキャパシタと並列の、寄生特性からの影響を受ける第２のスイッチドキャパシタとを含む。
【００１７】
第２０の態様によるシステムは、スイッチドキャパシタを含む第１のスイッチキャパシタおよび、第１のスイッチドキャパシタと並列に設けられた、寄生効果を含む特性を有する第２のスイッチドキャパシタを有するスイッチドキャパシタフィルタと、スイッチドキャパシタフィルタの第２のスイッチキャパシタによる寄生効果に実質的に対応する寄生効果を含む特性を有するスイッチドキャパシタを有するＤＡＣとを含む。
【００１８】
第２１の態様による装置は、基準方向を有する第１のスイッチドキャパシタセルを含み、第１のスイッチドキャパシタセルが、第１のスイッチドキャパシタセルに実質的に同一の第２のキャパシタセルに電気的に接続するように適合されており、第２のスイッチドキャパシタセルは、基準方向を有して、第２スイッチドキャパシタセルの基準方向が、第１のスイッチドキャパシタセルの基準方向と実質的に同方向になるように配置されていると共に、第１のスイッチドキャパシタセルと実質的に同一の第３のスイッチドキャパシタセルに電気的に接続されるように適合されており、第３のスイッチドキャパシタセルは、基準方向を有して、第３のスイッチドキャパシタセルの基準方向が第１のスイッチドキャパシタセルの基準方向が向いている方向から、角度がオフセットされた方向を向くように配置されている。
【００１９】
第２２の態様によるシステムは、２値重み付きＤＡＣと、２値重み付きＤＡＣと結合されたセグメント化ＤＡＣとを含むシステムであって、セグメントＤＡＣが、マルチビットデジタル信号を受信するスイッチドキャパシタネットワークを含み、スイッチドキャパシタネットワークが、それぞれがマルチビットデジタル信号の関連するビットを受信する複数のサブＤＡＣを備え、複数のサブＤＡＣのそれぞれが、関連するビットに応答して関連する電荷量を受容するキャパシタンスを有し、複数のサブＤＡＣの少なくとも２つが互いに電荷を共有し、スイッチドキャパシタネットワークが、マルチビット信号の各ビット値の合計を示す少なくとも１つのアナログ信号を出力する。
【００２０】
第２３の態様によるシステムは、入力を受信して出力を供給するスクランブラーと、複数のキャパシタを有し、スクランブラーに結合されてスクランブラーのデジタル出力を受信し、複数のキャパシタの少なくとも２つに電荷を再分配する、スイッチドキャパシタＤＡＣとを含む。
第２４の態様によるシステムは、マルチビットデジタル信号を受信し、マルチビットデジタル信号の二乗に比例するアナログ出力を生成する。
【００２１】
本発明の第２５の態様によれば、デジタルラッチステージに結合されたアナログ比較ステージを有するアナログ・デジタル変換器は、それを介してデジタルラッチステージの出力が、アナログ比較ステージの入力にフィードバックされるフィードバック要素を含み、該フィードバック要素が、デジタル・アナログ変換器を含む。
本発明の第２６の態様によれば、デジタルラッチステージに結合されたアナログ比較ステージを有するアナログ・デジタル変換器に使用する方法は、マルチビットデジタル信号を受信してマルチビットデジタル信号の二乗に比例するアナログ出力生成するデジタル・アナログ変換器を介して、デジタルラッチステージの出力をアナログ比較ステージの入力に戻して結合するステップを含む。
【００２２】
本発明の第２７の態様によれば、移動通信システムの送受器は、入力信号を受信し、マルチビット信号を受信してマルチビット信号のビット値の合計を示すアナログ信号を出力するデジタル・アナログ変換システムに、マルチビットデジタル信号を出力する入力ステージを含むと共に、マルチビットデジタル信号を受信するスイッチドキャパシタネットワークを含み、該スイッチドキャパシタネットワークが、それぞれがマルチビットデジタル信号の関連するビットを受信する複数のサブＤＡＣを有し、複数のサブＤＡＣのそれぞれが、関連するビットに応答して関連する電荷量を受容する関連するキャパシタンスを有しており、複数のサブＤＡＣのそれぞれに対する関連する電荷量が、ビットの重みに直接比例し、複数のサブＤＡＣの少なくとも２つが互いに電荷を共有し、かつスイッチドキャパシタネットワークが、マルチビット信号のビット値の合計を示す少なくとも１つのアナログ信号を出力する。
【００２３】
第２８の態様によるシステムは、入力を受信して出力を提供するデジタル信号処理ステージと、複数のキャパシタを有して、デジタル信号処理ステージに結合されて、デジタル信号処理ステージのデジタル信号を受信し、複数のキャパシタの少なくとも２つに電荷を再分配する、スイッチドキャパシタＤＡＣとを含む。  第２９の態様によるデジタル・アナログ変換器は、第１のマルチビットデジタル信号および第２のマルチビットデジタル信号を受信し、第１マルチビットデジタル信号と第２マルチビットデジタル信号との積を示すアナログ出力を生成する。
【００２４】
第３０の態様によれば、デジタルラッチステージに結合されたアナログ比較ステージと、それによってデジタルラッチステージの出力をアナログ比較ステージの入力に戻して結合するフィードバック要素とを有するアナログ・デジタル変換器において、フィードバック要素は、第１のマルチビットデジタル信号と第２のマルチビットデジタル信号とを受信し、第１のマルチビットデジタル信号と第２のマルチビットデジタル信号との積を示すアナログ出力を生成するデジタル・アナログ変換器を含む。
【００２５】
詳細な説明
図１は、移動通信システム送受器５０の一部の実施態様を示すブロック図である。送受器５０は、入力信号５６、例えば音声または、移動通信システムを介して通信しようとする情報を表すその他の音響信号を受信するトランスデューサ５４を有する入力部５２を含む。トランスデューサ５４は、入力信号５６を、電気信号、通常はアナログ信号に変換し、このアナログ信号がアナログ・デジタル変換器（ＡＤＣ）５８、例えば音声バンドＡＤＣに供給される。ＡＤＣ５８は周期的に電気信号をサンプリングし、マルチビットデジタル信号列を生成し、この信号がデジタルベースバンドプロセッサ６０に供給される。ベースバンドプロセッサは、例えば圧縮などの信号処理をさらに実行する。ベースバンドプロセッサ６０の出力は、バーストストアステージ６２に供給され、次いでＧＭＳＫ変調器に供給される。ＧＭＳＫ変調器６４は、マルチビット信号を生成し、この信号が信号線６６で表す信号線を介して、デジタル・アナログ変換器システム（DAC）６８に供給される。デジタル・アナログ変換システム６８は、マルチビットデジタル信号の列をアナログ信号に変換し、このアナログ信号が信号ライン７０を介して出力部７２に供給される。出力部７２には、ミキサー７４が含まれ、このミキサーは、信号ライン７０上のアナログ信号を受信し、それをトランスミッタ７６に供給し、このトランスミッタがこの信号を発信する。ＤＡＣは任意のデジタル・アナログ変換に使用することができる。
【００２６】
図２は、微分Ｉ／Ｑ構成を利用したデジタル・アナログ変換システム６８の一態様のブロック図である。デジタル・アナログ変換システム６８のＩチャネル７８には、信号線６６上のマルチビットデジタル信号の列を受信するブロック８０が含まれる。ブロック８０は、２つの列のマルチビットデジタル信号、すなわち信号線８２上に出力される第１列のマルチビットデジタル信号と、信号線８４上に出力される第２列のマルチビットデジタル信号とを生成する。第２列のマルチビット信号は、第１列のマルチビットデジタル信号の補完として生成される。マルチビットデジタル信号の第１列は、入力信号の正符号版を表す。マルチビットデジタル信号の第２列は、入力信号の負符号版を表す。
【００２７】
マルチビットデジタル信号の第1列は、第１のデジタル・アナログ変換器ステージ８６に供給されて、そこでマルチビットデジタル信号に第1列に対応するアナログ信号が生成される。マルチビットデジタル信号の第2列は、第２のデジタル・アナログ変換器ステージ８８に供給され、そこでマルチビットデジタル信号の第２列に対応するアナログ信号が生成される。第１および第２のＤＡＣステージ８６、８８からのアナログ信号は、信号調整ステージ８９に供給され、この信号調整ステージ８９にはアナログフィルタ、例えばスイッチドキャパシタ（ＳＣ）フィルタステージ９０を含んでもよく、このフィルタステージがアナログ信号のノイズおよび／または歪成分を減衰するのを助ける。ＳＣフィルタ９０は、微分アナログ信号を、連続時間（ＣＴ）フィルタステージ９２に供給し、このフィルタステージがさらにノイズおよび／または歪を減衰させる。ＣＴフィルタステージ９２は、微分アナログ信号を、パッドドライバステージ９４に送る。ＣＴフィルタステージ９２は、第１の抵抗９６を介して第１のパッド９８に接続する、第１の出力を有する。ＣＴフィルタステージ９２は、第２の抵抗１００を介して第２のパッド１０２に接続する、第２の出力を有する。キャパシタ１０４は、第１パッド９８に接続された第１の端子と、第２のパッド１０２に接続された第２の端子とを有する。
【００２８】
デジタル・アナログ変換システム６８のＱチャネル１０６は、Ｉチャネル７８と実質的に同一の構成要素を含む。
各ＤＡＣステージからの出力データレートは、通常ＳＣフィルタの入力サンプルレートと同一である。しかし、以下に説明するように、本システムにおいては、ＤＡＣステージは、ＳＣフィルタステージと同一のクロック周波数で作動することも、しないこともある。例えば、移動通信システムの一実施態様においては、１３ＭＨｚで作動するシステムクロックを使用し、ＧＭＳＫ変調器からの出力データレートは６．５ＭＨｚ、各ＤＡＣステージのサイクル周波数は６．５ＭＨｚ、ＳＣフィルタステージ９０の入力サンプルレートは１３ＭＨｚである。
【００２９】
図３は、ＤＡＣステージ６８の一実施態様のブロックであり、このＤＡＣステージ６８は、信号線８２上の２値重み付きマルチビットデジタル信号を受信する。２値重み付きマルチビットデジタル信号は、２値重み付きＬＳＢ部と、２値重み付きＭＳＢ部とに分割される。例えば、一実施態様においては、２値重み付きマルチビットデジタル信号は１０ビットで、ＭＳＢ部が４ビット、ＬＳＢ部が６ビットである。ＬＳＢは、ＤＡＣステージ８６のＤＡＣ部１１０のスイッチドキャパシタ（ＳＣ）ＤＡＣ１０８に供給される。ＳＣＤＡＣ１０８は、ＬＳＢが表す値に対応するアナログ信号を形成する。ＭＳＢは、サーモメータエンコーダ１１２を有するデジタル信号処理ステージ１０９に供給されて、このサーモメータエンコーダがＭＳＢを均等重み付きマルチビットデジタル信号に変換する。均等重み付きマルチビットデジタル信号は、ＤＡＣステージ８６のＤＡＣ部１１０のスイッチドキャパシタ（ＳＣ）ＤＡＣ１１４に入力される。ＳＣＤＡＣ１１４は、均等重み付きマルチビットデジタル信号が表す値に対応するアナログ信号を形成するという理由で、本願ではセグメント化ＳＣＤＡＣと呼ぶ。ＳＣＤＡＣ１０８からのアナログ信号と、セグメント化ＳＣＤＡＣ１１４からのアナログ信号は、１１８で加算されてアナログ信号を形成し、信号線１２０に出力される。この送受器の一実施態様においては、ＤＡＣステージでは、毎秒６．５百万サンプル（ＭＳ／ｓ）が生成される。
【００３０】
図４は、ＳＣＤＡＣ１５０の一実施態様を示すブロック図であり、このＳＣＤＡＣ１５０を使用して、送受器５０内のＳＣＤＡＣ１０８およびＳＣＤＡＣ１１４の一方または両方を形成することができる。ＳＣＤＡＣ１５０は、マルチビットデジタル信号、例えばｂｉｔｉ、ｂｉｔＮを受信する。各ビットは、関連する重み、Ｗｅｉｇｈｔｂｉｔ１〜ＷｅｉｇｈｔｂｉｔＮを有する。一実施態様においては、各ビットの重みは、他のビットの重みと異なる、例えば、ｂｉｔ１〜ｂｉｔＮは２値重み付きビットを表わすことができる。別の実施態様においては、ｂｉｔ１〜ｂｉｔＮは均等重み付けされており、すべての重み、すなわちＷｅｉｇｈｔｂｉｔ１〜ＷｅｉｇｈｔｂｉｔＮは同一である。
ＳＣＤＡＣには、複数のスイッチドキャパシタ、サブＤＡＣ（ＳＣサブＤＡＣ）が含まれており、これについて以下にさらに述べる。各ＳＣサブＤＡＣは、電荷共有ネットワークを介して、少なくとも１つの他のＳＣサブＤＡＣと電荷を共有する。ＳＣＤＡＣ１５０は、それぞれがマルチビット信号内のビット値の合計を表す、１つまたは複数のアナログ信号、例えばＯｕｔｐｕｔ１〜ＯｕｔｐｕｔＭを出力する。
【００３１】
図５、７Ａ〜７Ｃ、８Ａ〜８Ｃ、１０、１１Ａ〜１１Ｄ、１２Ａ〜１２Ｃ、１３、１７、１４Ａ〜１４Ｃ、１５、２０、２１、２２、２５はＳＣＤＡＣ１５０の様々な実施態様を開示している。
図５を参照すると、ブロック図には、４ビットのデジタル入力信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４を、出力端子１６０に供給される対応するアナログ信号に変換するように適合されたＳＣＤＡＣ１５０の実施態様を示している。ＤＡＣ１５０は、サブＤＡＣとも呼ばれる４つのスイッチドキャパシタＤＡＣ１６２、１６４、１６６、１６８を含む。この実施態様においては、各サブＤＡＣ１６２、１６４、１６６、１６８は１ビットＤＡＣである。
【００３２】
１ビットＤＡＣ１６２は、スイッチＳ１の第１端子に接続された基準電圧Ｖ１を有し、スイッチＳ１の第２端子は、スイッチＳ２の第２端子と、スイッチＳ３の第１端子とに接続されている。スイッチＳ２の第２端子は、基準電圧Ｖ２に接続されている。スイッチＳ３の第２端子は、キャパシタＣ１の第１端子に接続され、このキャパシタＣ１は、基準電圧、すなわち接地に接続された第２端子を有する。デジタル信号ｂｉｔ１が、入力端子１７２に呈示されて、そこから１ビットＤＡＣ１６２に供給されて、スイッチＳ１の「オン」（すなわち閉）／「オフ」（すなわち開）状態が制御される。このデジタル信号は、さらにインバータ１７４に供給されて、インバータは、スイッチＳ２を制御するのに用いる信号を端子１７６に生成する。
【００３３】
１ビットＤＡＣ１６４は、スイッチＳ４の第１端子に接続された基準電圧Ｖ３を有し、スイッチＳ４の第２端子は、スイッチＳ５の第１端子と、スイッチＳ６の第１端子とに接続されている。スイッチＳ５の第２端子は、基準電圧Ｖ４に接続されている。スイッチＳ６の第２端子は、キャパシタＣ２の第１端子に接続され、このキャパシタＣ２は、基準電圧、例えば接地に接続された第２端子を有する。デジタル信号ｂｉｔ２は、入力端子１７８に呈示されて、そこから１ビットＤＡＣ１６４に供給されてスイッチＳ４が制御されると共に、インバータ１８０に入力されて、インバータは、スイッチＳ５を制御するのに用いる信号を端子１８２に生成する。
【００３４】
１ビットＤＡＣ１６６は、スイッチＳ７の第１端子に接続された基準電圧Ｖ５を有し、スイッチＳ７の第２端子は、スイッチＳ８の第１端子と、スイッチＳ９の第１端子とに接続されている。スイッチＳ８の第２端子は、基準電圧Ｖ６に接続されている。スイッチＳ９の第２端子は、キャパシタＣ３の第１端子に接続され、このキャパシタＣ３は、基準電圧、例えば設置に接続された第２端子を有する。デジタル信号ｂｉｔ３は、入力端子１８４に呈示されて、そこから１ビットＤＡＣ１６６に供給されてスイッチＳ４が制御されると共に、インバータ１８６に入力されて、インバータは、スイッチＳ８を制御するのに用いる信号を端子１８８に生成する。
【００３５】
１ビットＤＡＣ１６８は、スイッチＳ１０の第１端子に接続された基準電圧Ｖ７を有し、スイッチＳ１０の第２端子は、スイッチＳ１１の第１端子と、スイッチＳ１２の第１端子とに接続されている。スイッチＳ１１の第２端子は、基準電圧Ｖ８に接続されている。スイッチＳ１２の第２端子は、キャパシタＣ４の第１端子に接続され、このキャパシタＣ４は、基準電圧、例えば設置に接続された第２端子を有する。デジタル信号ｂｉｔ４は、入力端子１９０に呈示されて、そこから１ビットＤＡＣ１６８に供給され、このデジタル信号を用いて帯電スイッチＳ１０が制御されると共に、インバータ１９２に入力され、インバータは、スイッチＳ１１を制御するのに用いる信号を端子１９４に生成する。
【００３６】
各キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の第１端子は、それぞれ電荷共有スイッチＳ１３、電荷共有スイッチＳ１４、電荷共有スイッチＳ１５、および電荷共有スイッチＳ１６に供給される。各スイッチＳ１３〜Ｓ１６の第２端子は、電荷スイッチＳ１７の第１端子に接続され、このスイッチの第２端子が出力端子１６０に接続されている。
一実施態様においては、各デジタル信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、およびｂｉｔ４は、均等に重み付けされる。このような実施態様では、１ビットＤＡＣ１６２、１ビットＤＡＣ１６４、１ビットＤＡＣ１６６、および１ビットＤＡＣ１６８は類似の構成を有し、Ｖ１＝Ｖ３＝Ｖ５＝Ｖ７、Ｖ２＝Ｖ４＝Ｖ６＝Ｖ８かつ、Ｃ１、Ｃ２、Ｃ３、およびＣ４の値は同一であるか、または少なくとも実質的に同一である。しかし、このような類似性は絶対要件ではない。その他の均等重み付けを用いる実施態様においては、１ビットＤＡＣ１６２、１ビットＤＡＣ１６４、１ビットＤＡＣ１６６、および１ビットＤＡＣ１６８は同一でないこともある。各スイッチドキャパシタサブＤＡＣは、そのスイッチドキャパシタサブＤＡＣ中のビット（複数を含む）の重み（複数を含む）に定数Ｋを乗じた値にほぼ等しい電荷を使用する。
【００３７】
一実施態様においては、基準電圧Ｖ１、Ｖ３、Ｖ５、およびＶ７は、基準電圧Ｖｒｅｆに接続され、基準電圧Ｖ２、Ｖ４、Ｖ６、Ｖ８は接地されている。
ＤＡＣ１５０は、図６に示すオーバラップのない３位相クロックＰ１、Ｐ２、Ｐ３を受信する。スイッチＳ３、Ｓ６、Ｓ９、およびＳ１２の開閉状態は、３位相クロックのＰ３信号によって制御される。３位相クロックのＰ１信号は、電荷共有スイッチＳ１３、Ｓ１４、Ｓ１５、およびＳ１６の開閉状態を制御する。３位相クロックのＰ２信号は、スイッチＳ１７の開閉状態を制御する。
【００３８】
特に、クロック位相Ｐ３では、すなわち位相Ｐ３が論理の「高」状態（例えば「１」）を有するときには、キャパシタＣ１、Ｃ２、Ｃ３、およびＣ４は、デジタル信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、およびｂｉｔ４の内の関連するデジタル信号の状態に応答して、Ｖｒｅｆに充電されるか、または接地に放電され、電荷共有スイッチＳ１３、Ｓ１４、Ｓ１５、およびＳ１６、ならびに出力スイッチＳ１７はすべての開状態にある。クロック位相Ｐ１においては、電荷スイッチＳ３、Ｓ６、Ｓ９、およびＳ１２はすべて開状態であり、電荷共有スイッチＳ１３、Ｓ１４、Ｓ１５およびＳ１６はすべて閉状態であり、電荷を再分配することができる。クロック位相Ｐ２では、すべての充電スイッチ、すなわちＳ３、Ｓ６、Ｓ９、およびＳ１２、ならびに電荷共有スイッチＳ１４、Ｓ１５、およびＳ１６は、開状態にある。また位相Ｐ２においては、電荷共有スイッチＳ１３および出力スイッチＳ１７は、それぞれ閉状態にあり、電荷を出力端子１６０に出力することができる。
【００３９】
図７Ａ〜７Ｃは、入力端子１７２、１７８、１８４、１９０に、論理状態1,0,0,0を有するデジタルビット信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４が供給された場合の、３クロック位相のそれぞれに対する、図５のＳＣＤＡＣ１５０の作動を示すブロックである。表は、クロック位相と、１ビットＤＡＣ内のキャパシタの状態（すなわち電圧および電荷）との関係を示している。図７Ａを参照すると、３位相クロックの位相Ｐ３において、すべての電荷共有スイッチＳ１３、Ｓ１４、Ｓ１５、およびＳ１６、ならびに出力スイッチＳ１７は開状態にある。キャパシタＣ１は、端子１７２の論理状態１に応答してＶｒｅｆに充電される。キャパシタＣ２、Ｃ３およびＣ４は、それぞれ端子１７８、１８４、１９０の論理状態０信号に応答してすべて接地に放電される。次に図７Ｂを参照すると、３位相クロックの位相Ｐ１では、すべてのスイッチＳ３、Ｓ６、Ｓ９およびＳ１２（図５）ならびに出力スイッチＳ１７は開状態にあり、すべての電荷共有スイッチＳ１３、Ｓ１４、Ｓ１４およびＳ１６は閉状態にあり、このために電荷が再配分されて、すべてのキャパシタ上の合計電荷が、すべてのキャパシタの間で分割される。キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４がすべてキャパシタンス値Ｃを有する場合には、電荷は均等に共有されて、各キャパシタの両端の電圧がＶｒｅｆ／４となる。
【００４０】
次に図７Ｃを参照すると、位相Ｐ２において、電荷共有スイッチＳ１４、Ｓ１５，およびＳ１６は開状態であり、出力スイッチＳ１７は閉状態で、１ビットＤＡＣ１６２のキャパシタＣ１（図５）はその電荷を出力端子１６０に出力する。次に位相Ｐ３になったときに（図示せず）、マルチビットデジタル信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４を更新して、入力端子１７２、１７８、１８４、１９０を介してＤＡＣ１５０に供給することができる。
１つまたは複数の実施態様において、出力前の電荷共有（すなわち混合）は、非線形のグリッチエネルギーを低減するのに役立つ。しかし、グリッチエネルギーの低減は、すべての実施態様においてそれを追及したり、達成したりする必要はなく、本願において開示するスイッチドキャパシタの必要条件ではない。
【００４１】
ＳＣＤＡＣ１５０からの信号（または複数）の精度は、少なくとも部分的にはキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４間の相関度（degree of correspondence）に依存する。実施態様によっては、スイッチドキャパシタ技術を利用するための構成要素を、例えばＣ１、Ｃ２、Ｃ３、Ｃ４を、例えば製造工程における制約によってのみ制限されるように、できる限り正確にマッチング（釣り合わ）させるように追及することもできる。しかし別の実施態様においては、そのようなマッチングは必要ではなく、また望ましくもなく、むしろ望ましいことは、適当なＤＡＣ伝達特性を与えるための相関度だけである。したがって、前記構成要素は、ある実施態様においては実質的に同一であるが、他の実施態様においては実質的に同一ではないこともある。
実施態様によっては、相関度に影響を与える１つまたは複数の寄生キャパシタンスが存在することもあり、本願に記載する技術に必須ではないが、他の寄生キャパシタンスの影響を相殺する効果を有する寄生キャパシタンス（または複数）を設けるのが望ましいことがある。
【００４２】
本願で用いるスイッチの用語は、任意の種類のスイッチング要素であると定義する。また本願で用いるキャパシタの用語は、任意の種類の容量性要素であると定義する。スイッチ類およびキャパシタ類は、それぞれいかなる特定の種類のスイッチング要素およびキャパシタンスに限定されるものではない。すなわち、例えばスイッチング要素は単一の要素としてもよい。別の例としては、スイッチング要素は１つのスイッチとして機能する複数の要素を含んでもよい。さらに別の例としては、容量性要素は、キャパシタとしてもよい。さらに別の例としては、容量性要素はキャパシタンスをもたらす１つまたは複数の要素を含んでもよい。
【００４３】
スイッチには、それに制限されるものではないが、１つまたは複数の能動要素（例えば１つまたは複数のトランジスタ）を含めてもよく、また必要ではないがＭＯＳ技術を使用してもよい。キャパシタには、それに制限されるものではないが、金属、ポリシリコンおよびダブルポリシリコン、メタルメタル（metal metal）、メタルポリ（metal poly）、ポリ拡散（poly diffusion）、半導体、接合キャパシタ、平行板技術、隣接導体（adjacent conductors）、フリンジングキャパシタ（fringing capacitor）などが含まれる。
論理状態1,0,0,0の入力信号について上述したが、入力信号は、１とゼロとの任意の組合せの論理状態をとることができる。
【００４４】
別の実施態様においては、デジタル信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４は２値重み付きビット信号である。そのような実施態様においては、デジタルビット信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４の重みは、それぞれ１、２、４、および８である。これらの様々な重みを受け入れるために、各ＳＣＤＡＣは、そのＳＣＤＡＣに供給されるビット情報の重みに比例する電荷量を利用する。すなわち、Ｃ１にはＣ２に供給される電荷の１／２、Ｃ３に供給される電荷の１／、そしてＣ４に供給される電荷の１／８が供給される。言い換えると、Ｃ４に供給される電荷は、Ｃ１に供給される電荷の８倍、Ｃ２へ供給される電荷の４倍、Ｃ３に供給される電荷の２倍となる。クロック位相Ｐ１では、スイッチＳ１３〜Ｓ１６は閉状態にあり、電荷は、キャパシタ間で、各キャパシタ両端の電圧が、マルチビット信号内のビット値の合計を表わすように再配分される。各キャパシタ上の電荷は、そのキャパシタの両端の電圧に、そのキャパシタンスを乗じたものと等しい。位相Ｐ２においては、出力スイッチ１７は閉状態にあり、キャパシタの１つがその電荷を出力端子に出力する。
【００４５】
一実施態様においては、ＳＣＤＡＣ１０８（図３）は、ＳＣＤＡＣ１５０を用いて形成され、１ビットＤＡＣ１６２、１６４、１６６、１６８の各キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の大きさが、１ビットＤＡＣ１６２、１６４、１６６、１６８に入力された２値重み付きビットの重みに直接比例して倍率が決められる。
図８Ａ〜８Ｄは、ＳＣＤＡＣ１５０も関する別の実施態様の作動を示すブロック図であり、入力端子１７２、１７８、１８４、１９０に論理状態がそれぞれ1,0,0,0であるデジタルビット信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４が供給された場合に、オーバラップなしの４位相クロック（図９）の４位相のそれぞれに対しての作動が示されている。表は、クロック位相と１ビットＤＡＣ内のキャパシタの状態（すなわち電圧および電荷）との関係を示している。オーバラップなしの４位相クロックは、マスタークロック（図９）から導くことができる。図８Ａ〜８Ｄに示す実施態様は、図５および図７Ａ〜７Ｃと、スイッチＳ１８〜Ｓ２４がスイッチＳ１３〜Ｓ１７を置き換わる以外は、同じである。
【００４６】
次に図８Ａを参照すると、４位相クロックの位相Ｐ３では、入力端子１７２の論理状態１に応答して、１ビットＤＡＣ１６２のキャパシタＣ１は電圧Ｖｒｅｆに充電される。１ビットＤＡＣ１６４、１６６、１６８のそれぞれのキャパシタＣ２、Ｃ３、Ｃ４は、入力端子１７８、１８４、１９０上のそれぞれの論理状態０に応答して、すべて接地して放電されている。電荷共有スイッチＳ１８〜Ｓ２３のすべて、および出力スイッチＳ２４は、開状態にある。次に図８Ｂを参照すると、４位相クロックの位相Ｐ４では、電荷共有スイッチＳ１８、Ｓ１９、Ｓ２０、およびＳ２１は閉状態にあり、１ビットＤＡＣ１６２のキャパシタＣ１（図５）上の電荷が再分配される。キャパシタＣ１は１／２の電荷を保持し、１ビットＤＡＣ１６４のキャパシタＣ２（図５）が１／２の電荷を受容する。キャパシタＣ３またはキャパシタＣ４のいずれかが電荷を有するときに、電荷がキャパシタＣ３とキャパシタＣ４との間で再分配される。
【００４７】
次に図８Ｃを参照すると、４位相クロックのＰ１位相では、電荷共有スイッチＳ１９およびＳ２１は開状態である。電荷共有スイッチＳ２２およびＳ２３は、閉状態であり、１ビットＤＡＣ１６２のキャパシタＣ１上の電荷は、キャパシタＣ１および１ビットＤＡＣ１６６のキャパシタＣ３とに再分配される。特に、一実施態様においては、キャパシタＣ１上の電荷は、キャパシタＣ１およびキャパシタＣ３の間で実質的に均等に分割され、それぞれが実質的に図８ＢにおけるキャパシタＣ１上の電荷の実質的に約半分、すなわち図８ＡにおけるキャパシタＣ１上の全電荷の１／４となる。次に図８Ｄを参照すると、位相Ｐ２では、電荷共有スイッチＳ１９、Ｓ２０、Ｓ２１およびＳ２３が開状態である。位相Ｐ２では、スイッチＳ１８、Ｓ２２、およびＳ２４が閉状態であり、１ビットＤＡＣ１６２のキャパシタＣ１（図５）が、その電荷を出力端子１６０に出力する。
【００４８】
次に図１０を参照すると、別の実施態様において、図７Ａ〜７Ｃについて記載したＳＣＤＡＣ１５０は、例えば図６の３位相の代わりに図９に示す４位相クロックなどのオーバラップなしの４位相クロックで作動する。４位相クロックの位相Ｐ４では、ＳＣＤＡＣ１５０の状態は、図７Ｂについて上述したのと同じである。４位相クロックの位相Ｐ１では、ＳＣＤＡＣ１５０の状態は、図７Ｃについて上述したのと同じである。図１０は、４位相クロックの位相Ｐ２での、ＳＣＤＡＣ１５０の状態を示す。４位相クロックの位相Ｐ２では、電荷スイッチＳ３、Ｓ６、Ｓ９、Ｓ１２（図５）は、開状態にあり、電荷供給スイッチＳ１３、Ｓ１５、Ｓ１６は開状態にあり、スイッチＳ１４および出力スイッチＳ１９は閉状態であり、１ビットＤＡＣのＣ２は、その電荷を出力端子１６０に出力する。したがって、そのような実施態様においては、それぞれがマルチビットデジタル入力信号の値の合計を表わす、２つのコピーが別個に出力端子に出力される。上述のように、この実施態様においては、これらは次々に出力される。しかしながら、別の実施態様においては、それらは同時に出力される。
【００４９】
図１１Ａ〜１１Ｄは、図５の実施態様の作動を示すブロック図であり、入力端子１７２、１７８、１８４、１９０に論理状態1,0,0,0のデジタルビット信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４が供給された場合に、オーバラップなしの４位相クロック（図９）の４位相のそれぞれに対する作動を示すものである。表は、クロック位相と、１ビットＤＡＣ内のキャパシタの状態（すなわち電圧および電荷）との間の関係を示す。図１１Ａ〜１１Ｄに示す実施態様は、図５および図７Ａ〜７Ｃと、スイッチＳ１８およびＳ２７がスイッチＳ１３〜１７を置換すること以外は、同じである。
【００５０】
次に図１１Ａを参照すると、４位相クロックの位相Ｐ３では、１ビットＤＡＣ１６２のキャパシタＣ１は、入力端子１７２上の論理状態に応答して電圧Ｖｒｅｆまで充電される。１ビットＤＡＣ１６４、１６６、１６８のキャパシタＣ２、Ｃ３、およびＣ４は、入力端子１７８、１８４のそれぞれ上の論理状態に応答して、接地に放電されている。電荷共有スイッチＳ１２〜Ｓ２１、Ｓ２５〜Ｓ２７のすべてが開状態である。次に図１１Ｂを参照すると、位相Ｐ４では、電荷共有スイッチＳ１８、Ｓ１９、Ｓ２０、およびＳ２１は、閉状態にあり、１ビットＤＡＣ１６２内のキャパシタＣ１（図５）上の電荷は再分配され、キャパシタＣ１が電荷の１／２を保持し、１ビットＤＡＣ１６４のキャパシタＣ２（図５）が電荷の１／２を受容する。キャパシタＣ３またはキャパシタＣ４が電荷を有する場合には、電荷はキャパシタＣ３およびキャパシタＣ４の間で再分配される。
【００５１】
次に図１１Ｃを参照すると、位相Ｐ１では，電荷共有スイッチＳ１９、Ｓ２１は開状態にあり、電荷共有スイッチＳ２６は閉状態にある。１ビットＤＡＣ１６２のキャパシタＣ１上の電荷は、キャパシタＣ１と１ビットＤＡＣ１６６のキャパシタＣ３との間に再分配される。特に、キャパシタＣ１上の電荷は、キャパシタＣ１とキャパシタＣ３との間に実質的に均等に分割されて、それぞれが図１１ＢにおけるキャパシタＣ１の電荷の１／２、すなわち図１１ＡにおけるキャパシタＣ１上の全電荷の１／４となる。次に図１１Ｄを参照すると、位相Ｐ２では、電荷共有スイッチＳ１９、Ｓ２０、Ｓ２１、Ｓ２６、およびＳ２７は開状態、かつスイッチＳ１８およびＳ２５は閉状態であり、１ビットＤＡＣ１６２（図５）のキャパシタＣ１はその電荷を出力端子１６０に出力する。位相Ｐ２では、スイッチＳ２７は開状態であり、電荷を出力しないが、他の実施態様においては、スイッチＳ２７を位相Ｐ２で閉状態になるように構成することによって、スイッチS２７が、スイッチＳ２５が出力するコピーの追加となる電荷のコピーを出力するようにしてもよい。さらに別の実施態様においては、追加のクロック位相、例えば位相Ｐ５を設けて、スイッチS２７を用いて位相Ｐ５の電荷のコピーを出力する。
【００５２】
図１２Ａ〜１２Ｃは、ＳＣＤＡＣ１５０に関する別の実施態様の作動を示すブロック図であり、入力端子１７２、１７８、１８４、１９０に論理状態がそれぞれ1,0,0,0であるデジタルビット信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４が供給された場合に、３クロック位相のそれぞれに対しての作動を示している。表は、クロック位相と１ビットＤＡＣ内のキャパシタの状態（すなわち電圧および電荷）の関係を示している。図１２Ａ〜１２Ｃに示す実施態様は、図５および図７Ａ〜７Ｃに示すものと、スイッチＳ２８〜Ｓ３３がスイッチＳ１３〜Ｓ１７を置換する以外は、同じである。次に図１２Ａを参照すると、３位相クロックの位相Ｐ３では、すべてのスイッチＳ２８〜Ｓ３３は開状態にある。キャパシタＣ１は、端子１７２上の論理状態１に応答して、Ｖｒｅｆに充電される。キャパシタＣ２、Ｃ３およびＣ４はすべて、それぞれ端子１７８、１８４、１９０の論理状態の０信号に応答して、接地に放電される。
【００５３】
次に図１２Ｂを参照すると、３位相クロックの位相Ｐ１では、すべての充電スイッチＳ３、Ｓ６、Ｓ９およびＳ１２（図５）およびスイッチＳ３２、Ｓ３３は開状態、かつすべての電荷共有スイッチＳ２８〜Ｓ３１は閉状態にあり、１ビットＤＡＣ１６２のキャパシタＣ１（図５）上の電荷は再分配されて、キャパシタＣ１は電荷の１／２を保持し、１ビットＤＡＣ１６４のキャパシタＣ２（図５）が電荷の１／２を受容する。キャパシタＣ３またはキャパシタＣ４が電荷を有する場合には、電荷はキャパシタＣ３およびキャパシタＣ４との間で再分配される。次に図１２Ｃを参照すると、３位相クロックの位相Ｐ２では、電荷共有スイッチＳ２９およびＳ３１は開状態、かつスイッチＳ３２およびＳ３３は閉状態にあり、１ビットＤＡＣ１６２（図５）のキャパシタＣ１および１ビットＤＡＣ１６６（図５）のキャパシタＣ３がそれぞれの電荷を出力端子１６０に出力する。次の位相Ｐ３（図示せず）では、マルチビットデジタル信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４を更新し、入力端子１７２、１７８、１８４、１９０を介してＤＡＣ１５９に供給することができる。
【００５４】
図１３はＳＣＤＡＣ１５０に関する別の実施態様の概略図であり、このＳＣＤＡＣ１５０は入力端子１７２、１７６、１８４、１９０で、４ビットデジタル信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４をそれぞれ受信し、出力端子１６０で４ビットデジタル信号内のビット値の合計を表わすアナログ信号を出力する。この実施態様においては、ＳＣＤＡＣ１５０は４つの１ビットＤＡＣ２０２、２０４、２０６、２０８を含み、これらは、１ビットＤＡＣ２０２、２０４、２０６、２０８が、それぞれのキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４に接続する追加の経路２１２、２１４、２１６、２１８をそれぞれ有する以外は、１ビットＤＡＣ２０２、２０４、２０６、２０８（図５）と同様である。キャパシタＣ１の第１端子は、電荷共有スイッチＳ４３に接続し、このスイッチの第２端子は、キャパシタＣ２の第１端子に接続されている。キャパシタＣ２の第１端子は、さらに電荷共有スイッチＳ４４の第１端子に接続し、このスイッチの第２端子はキャパシタＣ３の第１端子に接続し、キャパシタＣ３の第１端子はさらに電荷共有スイッチＳ４５の第１端子に接続されている。電荷共有スイッチＳ４５の第２端子は、キャパシタＣ４の第１端子に接続され、キャパシタＣ４の第１端子は、さらに電荷共有スイッチＳ４６の第１端子に接続されている。電荷共有スイッチＳ４６の第２端子は、キャパシタＣ１の第１端子に接続されている。キャパシタＣ３の第１端子は、さらに出力スイッチＳ４７の第１端子に接続され、その第２端子は、出力端子１６０に接続されている。
【００５５】
図１４Ａ〜１４Ｃは、入力端子１７２、１７８、１８４、１９０に論理状態が1,0,0,0であるデジタルビット信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４がそれぞれ供給された場合の、図１３のＳＣＤＡＣ１５０の作動を示すブロック図である。表は、クロック位相および１ビットＤＡＣ内のキャパシタの状態（すなわち電圧および電荷）を示している。次に図１４Ａを参照すると、３位相クロックの位相Ｐ３では、全電荷共有スイッチＳ４３、Ｓ４４、Ｓ４５およびＳ４６、ならびに出力スイッチＳ４７が開状態にある。キャパシタＣ１は、端子１７２上の論理１に応答してＶｒｅｆに充電される。キャパシタＣ２、Ｃ３およびＣ４はすべて、それぞれ端子１７８、１８４、１９０上の論理信号０に応じて、接地に放電される。次に図１４Ｂを参照すると、３位相クロックの位相Ｐ１では、すべての充電スイッチＳ３、Ｓ６、Ｓ９およびＳ１２（図１３）、ならびに出力スイッチＳ４７は、開状態にあり、かつすべての電荷共有スイッチＳ４３、Ｓ４４、Ｓ４５およびＳ４６は閉状態にあり、これによって電荷は再分配されて、すべてのキャパシタの合計電荷がすべてのキャパシタ間に分割されることになる。キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４はすべて同一のキャパシタンス値を有するために、電荷は均等に共有されて、各キャパシタの両端の電圧はＶｒｅｆ／４となる。
【００５６】
次に図１４Ｃを参照すると、位相Ｐ２では、電荷共有スイッチＳ４３、Ｓ４４、Ｓ４５およびＳ４６は開状態、出力スイッチＳ４７は閉状態にあり、１ビットＤＡＣ２０２のキャパシタＣ１（図６）はその電荷を出力端子１６０に出力する。次の位相Ｐ３（図示せず）では、マルチビットデジタル信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４を更新して、入力端子１７２、１７８、１８４、１９０を介してＤＡＣ１５０に供給することができる。
その他の実施態様は、さらにＤＡＣ、スイッチ配設および構成を有する。例えば、一実施態様においては、ＤＡＣは互いに実施的に同一の１ビットＤＡＣを含み、相互接続されてスイッチネットワークを介して「オープン配置」を形成し、このような実施態様を本願では「スネーク配置」と呼ぶ。
【００５７】
図１５は、ＳＣＤＡＣ１５０に関する別の実施態様のブロック図であり、これは図９、１０Ａ〜１０Ｃに示すＳＣＤＡＣ１５０と、図１５のＳＣＤＡＣがさらにスイッチS４８、Ｓ４９およびＳ５０を含むこと以外は同様である。スイッチＳ４８の第１端子は、電荷共有スイッチＳ４３の第２端子に接続されている。スイッチＳ４９の第１端子は、電荷共有スイッチＳ４５Ｎの第２端子に接続されている。スイッチＳ５０の第１端子は、電荷共有スイッチＳ４６の第２端子に接続されている。各スイッチＳ４８、Ｓ４９およびＳ５０は、必須ではないが、以下に示す機能を果たしてもよい。一実施態様においては、スイッチＳ４８、Ｓ４９、Ｓ５０の目的の一つは、出力スイッチＳ４７に類似する寄生キャパシタンスを提供し、スイッチＳ４７の寄生キャパシタンス効果を相殺することである。
【００５８】
図１６Ａは、１ビットＤＡＣ２０４、図１５のＳＣＤＡＣ１５０のスイッチＳ４３およびスイッチＳ４８を含む、１ビットＤＡＣ２２１の別の実施態様を示す概略図である。１ビットＤＡＣ２０４は、スイッチドキャパシタ（ＳＣ）部２２０と、スイッチ制御部２２２とを含む。ＳＣ部２２０は、スイッチＳ４、スイッチＳ５、およびキャパシタＣ２を含む。スイッチ制御部２２２は、ＡＮＤゲート２２３Ａを備え、これが位相信号Ｐ３およびデジタル信号ｂｉｔ２を受信し、信号線２２３Ｂに信号を出力し、この信号がスイッチＳ４を制御するのに使用される。デジタル信号ｂｉｔ２はさらにインバータ１８０に提供され、このインバータ１８０が信号１８２を出力し、この信号がＡＮＤゲート２２３Ｃに供給され、このゲートがさらに位相信号Ｐ３を受信して、信号線２２３Ｄに信号を出力し、この信号を使用してスイッチＳ５が制御される。
【００５９】
図１６Ｂは、例えばＳＣＤＡＣの形成に使用可能なスイッチドキャパシタセル（ＳＣセル）３００の配置の一実施態様を示す概略図である。この実施態様においては、ＳＣセル３００は、スイッチＳ４、スイッチＳ５およびキャパシタＣ２を含む、１ビットＤＡＣ２０４（１６Ａ）のＳＣ部２２０（図１６Ａ）を含む。ＳＣセル３００は、さらにスイッチＳ４３、スイッチＳ４８、およびＳＣセル３００のスイッチに制御信号を供給するための導体を含む。例えば、ＳＣセル３００は、スイッチＳ４８に制御信号を提供するための端子３０２を備える導体、スイッチＳ４３に制御信号を提供するための端子３０４を備える導体、スイッチＳ４に制御信号を提供するための端子３０６を備える導体、スイッチＳ５に制御信号を提供するための端子３０８を備える導体を含む。ＳＣセルはさらに、スイッチＳ４３の端子に接続するための端子３１０を備える導体、スイッチＳ４８の端子に接続するための端子３１１を備える導体を含み、さらにキャパシタＣ２に接続するための１組の端子３１２、３１４を備える導体を含む。端子３０２、３０４、３０６、３０８、３１０、３１１、３１２、３１４はＳＣセル３００の周辺に沿って配置されている。ＳＣセルは、基準方向Ｄ３００を有する。
【００６０】
この実施態様においては、ＳＣセルの底面（footprint）は正方形または少なくとも実質的に正方形である。別の例示的実施態様においては、底面は８角形、または少なくとも実質的に８角形でもよい。一実施態様においては、スイッチ端子３１０は、スイッチ端子３１１と実施的に同一の構成および表面積を有し、スイッチ端子３１１と同量のキャパシタンスをもたらす。一実施態様においては、キャパシタは、キャパシタの中心がＳＣセルの底面の中心と一致するか、または少なくとも実質的に重なるように配置される。
【００６１】
次に図１６Ｃを参照すると、ＳＣセル３００ＡはＳＣセル３００と概略同一である。ＳＣセル３００Ａは基準方向Ｄ３００Ａを有する。ＳＣセル３００は、ＳＣセル３００ＡがＳＣセル３００に隣接し、その基準方向Ｄ３００ＡがＳＣセル３００の基準方向Ｄ３００と同じ方向になるように向けられた場合に、ＳＣセル３００Ａに電気的に接続するように適合されている。このような位置と方向において、ＳＣセル３００上の端子３１４は、ＳＣセル３００Ａ上の端子３１０Ａに電気的に接続し、ＳＣセル３００のキャパシタＣ２を、ＳＣセル３００ＡのキャパシタＣ２ＡにスイッチＳ４３Ａを介して結合する。
【００６２】
次に図１６Ｄを参照すると、実施態様によっては、ＳＣセル３００はさらに、ＳＣセル３００ＡがＳＣセル３００と隣接して配置されて、その基準方向がＳＣセル３００の基準方向Ｄ３００から所定の角度だけオフセットする方向に向けられている場合に、ＳＣセル３００Ａに接続するように適合されている。この実施態様においては、所定の角度オフセットは９０度である。このような位置と方向においては、ＳＣセル３００上の端子３１２は、ＳＣセル３００Ａ上の端子３１１Ａと電気的に接続され、これによってＳＣセル３００のキャパシタＣ２が、スイッチＳ４８Ａを介してＳＣセル３００ＡのキャパシタＣ２Ａに結合される。
【００６３】
図１６Ｅは、４つの同一ＳＣセル、すなわちＳＣセル３００、ＳＣセル３００Ａ、ＳＣセル３００Ｂ、およびＳＣセル３００Ｃを示す。ＳＣセル３００は、基準方向Ｄ３００を有する。ＳＣセル３００Ａは、基準方向Ｄ３００Ａを有し、ＳＣセル３００Ｂは基準方向Ｄ３００Ｂを有する。ＳＣセル３００Ｃは基準方向Ｄ３００Ｃを有する。ＳＣセル３００Ａは、その基準方向Ｄ３００Ａが、基準方向Ｄ３００から９０度オフセットした方向になるように向けられている。ＳＣセル３００Ｂは、その基準方向Ｄ３００Ｂが、基準方向Ｄ３００Ａから９０度オフセットした方向になるように向けられている。４番目のＳＣセル３００Ｃは、その基準方向Ｄ３００Ｃが、基準方向Ｄ３００Ｂから９０度オフセットした方向になるように向けられている。このような実施態様は、「リング配置」の１種である。ＳＣセル３００、３００Ａ、３００Ｂ、３００Ｃが互いに隣接して配置され、上述のように方向が決められている場合には、各ＳＣセルは隣接ＳＣセルのキャパシタ端子３１２に接続されたスイッチ端子３１１を有し、さらに隣接するセルのスイッチ端子３１１に接続されたキャパシタ端子３１２を有する。
【００６４】
図１７は、少なくとも部分的に、「リング配置」に配置されたＳＣセルによって形成されたＳＣＤＡＣ１５０の一実施態様を示す。この実施態様において、ＳＣＤＡＣ１５０は、４つの１ビットＤＡＣ２０２、２０４、２０６、２０８を含む。１ビットＤＡＣ２０２は、ＳＣセル３００Ａおよびスイッチ制御部３５０を含む。ビットＤＡＣ２０４は、ＳＣセル３００Ｂおよびスイッチ制御部３５２を含む。１ビットＤＡＣ２０６は、ＳＣセル３００Ｃおよびスイッチ制御部３５４を含む。１ビットＤＡＣ２０８は、ＳＣセル３００Ｄおよびスイッチ制御部３５６を含む。ＳＣセル３００Ａは、基準方向Ｄ３００Ａを有する。ＳＣセル３００Ｂは、基準方向Ｄ３００Ｂを有する。ＳＣセル３００Ｃは、基準方向Ｄ３００Ｃを有する。ＳＣセル３００Ｄは、基準方向Ｄ３００Ｄを有する。基準方向Ｄ３００Ｂは、基準方向Ｄ３００Ａから９０度オフセットシタ方向にある。基準方向Ｄ３００Ｃは、基準方向Ｄ３００Ｂから９０度オフセットした方向にある。基準方向Ｄ３００Ｄは、基準方向Ｄ３００Ｃから９０度オフセットした方向にある。
【００６５】
デジタル信号ｂｉｔ１および位相Ｐ３信号が、スイッチ制御部３５０に供給されて、このスイッチ制御部がＳＣセル３００Ａに供給されるスイッチ制御信号を信号線３６０、３６２に生成する。デジタル信号ｂｉｔ２および位相Ｐ３信号が、スイッチ制御部３５２に供給されて、このスイッチ制御部がＳＣセル３００Ｂに供給されるスイッチ制御信号を信号線３６４、３６６に生成する。デジタル信号ｂｉｔ３および位相Ｐ３信号が、スイッチ制御部３５４に供給されて、このスイッチ制御部がＳＣセル３００Ｃに供給されるスイッチ制御信号を信号線３６８、３７０に生成する。デジタル信号ｂｉｔ４および位相Ｐ３信号が、スイッチ制御部３５６に供給されて、このスイッチ制御部がＳＣセル３００Ｄに供給されるスイッチ制御信号を信号線３７２、３７６に生成する。
【００６６】
図１８は、２ビットの２値重み付き入力信号ビットｂｉｔ１、ｂｉｔ２を対応するアナログ信号に変換するように適合されたＳＣＤＡＣ１０８（図３）の実施態様を示す。スイッチドキャパシタＤＡＣのこの実施態様は、ワンらによって開示されている（F-J. Wang et al., "A Quasi-Passive CMOS Pipeline D/A converter", IEEE Journal of Solid State Circuits, Vol. 24, no. 6, Dec 1989, pp. 1752-1755）。ＳＣＤＡＣ１０８のこの実施態様においては、Ｃ１０１、Ｃ１０２、Ｃ１０３の値は実質的に同一である。ＳＣＤＡＣ１０８は、例えば図６に示す、オーバラップなしの３位相クロックＰ１、Ｐ２、Ｐ３を受信する。スイッチＳ１００、Ｓ１０１の開閉状態およびスイッチＳ１０７、Ｓ１０８の開閉状態はそれぞれ論理状態ＬＳＢおよびＭＳＢによって制御される。
【００６７】
図１９Ａ〜１９Ｃは、ＬＳＢおよびＭＳＢデジタル入力信号がそれぞれ論理状態1,0である場合の、３クロック位相のそれぞれに対する、図１８のＳＣＤＡＣ１０８の作動を示すブロック図である。表は、クロック位相と、１ビットＤＡＣ内のキャパシタの状態（すなわち電圧および電荷）との関係を示している。次に図１９Ａを参照すると、３位相クロックのＰ1では、スイッチＳ１０２およびスイッチＳ１０２は、閉状態にあり、キャパシタＣ１０２は接地に放電され、キャパシタＣ１０１は、ＬＳＢの状態に応答してＶｒｅｆに充電される。次に図１９Ｂを参照すると、位相Ｐ２では、スイッチＳ１０２、Ｓ１０４は開状態にある。スイッチＳ１０３は閉状態にあり、これによってＣ１０１およびＣ１０２は、初期にＣ１０１に蓄積された電荷を分割する。キャパシタＣ１０１およびＣ１０２は、実質的に同一のキャパシタンス値を有するために、電荷は均等に共有されて、各キャパシタの両端電圧はＶｒｅｆ／２となる。
【００６８】
次に図１９Ｃを参照すると、３位相クロックのＰ３では、電荷共有スイッチＳ１０５は閉状態にあり、Ｓ１０２〜Ｓ１０４，Ｓ１０６およびＳ１０９は開状態にある。Ｃ１０１およびＣ１０３は、電荷を供給し、具体的にはＣ１０１およびＣ１０３がＣ１０１からの電荷を分割する。キャパシタＣ１０１およびＣ１０２は実質的に同一のキャパシタンス値を有するために、電荷は均等に共有されて、各キャパシタの両端の電圧はＶｒｅｆ／４となる。次の位相Ｐ１では（スイッチ構成は図１９Ａを参照）、出力スイッチＳ１０９は閉状態であり、キャパシタＣ１０３がその電荷を出力に出力する。
図２０は、図３に示すＤＡＣステージ８６における別のＤＡＣ部１１０のブロック図である。この実施態様においては、２値重み付きマルチビットデジタル入力信号のＭＳＢを処理するためのＳＣＤＡＣ１０８の出力端子１１１は、セグメント化ＳＣＤＡＣ１１４（図３）の電荷共有スイッチの１つに結合されている。
【００６９】
図２１は、図２０に示すＤＡＣ部１１０の一実施態様の回路図である。この実施態様においては、ＤＡＣ部１１０は、図１７について上述したようなＳＣＤＡＣ１５０を含む。ＤＡＣ部１１０はさらに、図１８について上述したようなＳＣＤＡＣ１０８（ＭＳＢ部のみを示す）を含む。ＭＳＢを処理するための１ビットＤＡＣは、ＳＣセル３８０およびスイッチ部３８２を含む。デジタル信号ＭＳＢおよび位相Ｐ２信号は、スイッチ制御部３８２に供給されて、この制御部が線３８４、３８６にスイッチ制御信号を生成し、この信号がＳＣセル３８０に供給される。ＳＣセル３８０の出力端子は、ＳＣセル３００Ａ、３００Ｂ、３００Ｃ、３００Ｄの１つ、例えばＳＣセル３００Ｄに結合されている。
【００７０】
この実施態様においては、ＳＣＤＡＣ１０８およびＳＣＤＡＣ１５０はそれぞれ、オーバラップなしの３位相クロックを受信する。位相Ｐ２では、ＳＣＤＡＣ１０８のＭＳＢの１ビットＤＡＣは、ＳＣＤＡＣ１０８中へのＭＳＢ信号の論理状態に応じて予備充電される。位相Ｐ３では、ＳＣＤＡＣ１０８の電荷共有スイッチは閉状態にあり、これによってＳＣＤＡＣ１０８のＭＳＢ部の１ビットＤＡＣは、ＳＣＤＡＣ１０８の先行する１ビットＤＡＣと電荷を共有する。また位相Ｐ３では、ＳＣＤＡＣ１５０は、マルチビットデジタル信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４に応じて予備充電される。位相Ｐ１では、ＳＣＤＡＣ１５０の電荷共有スイッチは閉状態にあり、このために電荷が、ＳＣＤＡＣ１５０内の１ビットＤＡＣと、ＳＣＤＡＣ１０８のＭＳＢの１ビットＤＡＣとの間で再分配される。位相Ｐ２では、スイッチＳ４８は閉状態にあり、ＳＣＤＡＣ１５０の１ビットＤＡＣの１つが、電荷すなわちデータサンプルをＤＡＣステージ８６におけるＤＡＣ部１１０の出力端子１２０（図３）に出力する。
【００７１】
図２２は、図２０に示すＤＡＣ部１１０に関する別の実施態様の回路図である。この実施態様においては、ＳＣＤＡＣ１５０は３つの１ビットＤＡＣ２０２、２０４、２０６を含む。この実施態様においては、図２１の実施態様とは異なり、ＳＣＤＡＣ１０８のＭＳＢ部は、ＳＣＤＡＣ１５０の「リング配置」内に配置されている。すなわし、ＳＣＤＡＣ１０８のＭＳＢ部（図３）に使用されるＳＣセル３８０の他に、リング配置内に３つの他のＳＣセルが存在する。図２２に示すＤＡＣ部１１０の動作は、図２１のＤＡＣ部１１０について上述した動作と同様である。
【００７２】
図２３は、信号線８２上で２値重み付きマルチビットデジタル信号を受信する、ＤＡＣステージ８６の別の実施態様を示すブロック図である。２値重み付きマルチビットデジタル信号は、２値重み付きＬＳＢ部と２値重み付きＭＳＢ部とに分割される。ＬＳＢは、ＬＳＢが表わす値に対応するアナログ信号を形成するスイッチドキャパシタ（ＳＣ）ＤＡＣ１０８に供給される。ＭＳＢは、ＭＳＢを均等重み付きマルチビットデジタル信号に変換するサーモメータエンコーダ１１２に供給される。均等重み付きマルチビットデジタル信号は、スクランブラ−４００に入力されて、デジタル・アナログ変換器によるノイズおよび／または歪の影響を低減するのを助ける。スクランブラ−４００は、均等重み付けされたスクランブルビットを出力し、これがスイッチドキャパシタ（ＳＣ）ＤＡＣ１１４に供給される。ＳＣＤＡＣ１１４は、均等重み付けされ、スクランブルされたマルチビットデジタル信号が表わす値に対応するアナログ信号を形成する。ＳＣＤＡＣ１０８からのアナログ信号および、セグメント化ＳＣＤＡＣ１１４からのアナログ信号は、１１８で加算されてアナログ信号を形成し、信号線１２０に出力される。
【００７３】
図２４は、３ビットデジタル入力信号ｂｉｔＡ、ｂｉｔＢ、ｂｉｔＣを受信する４ビットスクランブラ−４００の一実施態様のブロック図である。スクランブラ−は通常、すべてのスクランブラー入力がデータを受信するときに最も効果的である。スクランブラ−の追加入力（複数を含む）は、例えば論理状態すなわち、１または０の「ハードウエア組込み（hardwired)」にしてもよい。スクランブラ−の入力が配線される場合には、対応する数のＤＡＣ入力（複数を含む）を、スクランブラ−の追加入力（複数を含む）に用いるのとは反対の論理状態に配線するのが望ましいこともある。
【００７４】
スクランブラ−は任意の種類のスクランブラ−でよい。例えば、様々なスクランブラ−およびスクランブラ−構成が、米国特許第５９７７８９９号および同５４０４１４２号、またクワンらの文献（Kwan, Tom, et al.,"A Stereo Multibit Sigma-Delta DAC with Asynchronous Master-Clock Interface", IEEE Journal of Solid-State Circuits, Vol. 31, No. 12, Dec. 1996, pp. 1881-1887.）に開示されている。さらに、スクランブラーは任意の様々な方式、例えばデータ指向、ランダムスワッピング（data directed random swapping）などを用いてもよい。
【００７５】
図２５は、図２０に示すＤＡＣステージ８６におけるＤＡＣ部１１０の一実施態様の回路図である。この実施態様において、図２２の実施態様とは異なり、ＳＣＤＡＣ１０８のＭＳＢ部は、「リング配置」における６つのＳＣセルの１つである。したがって、ＳＣＤＡＣ１０８のＭＳＢ部に使用するＳＣセル３８０（図３）の他に、リング配置内には５つの他のＳＣセル、ＳＣセル３００Ａ〜３００Ｅが存在する。この実施態様においては、５つのＳＣセル３００Ａ〜３００Ｅが、セグメント化ＳＣＤＡＣ１１４（図３）を形成する。ＳＣセル３８０およびＳＣセル３００Ｄは、互いに類似の方向を向いており、すなわちＤ３８０およびＤ３００Ｄは互いに同様に方向付けられている。同様にＳＣセル３００ＢおよびＳＣセル３００Ｅは、互いに類似の方向に向いている。同様に、ＳＣセル３００ＢおよびＳＣセル３００Ｅは、互いに類似の方向に向いている。
【００７６】
マルチビット信号のビットｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４は、ＳＣセル３００Ａ、３００Ｂ、３００Ｃ、３００Ｄにそれぞれ供給される。ＳＣセル３００Ｅに、「ハードウエア組込み（hardwired）」の論理状態を有する信号を供給してもよい。実施態様によっては、そのような入力信号の供給は、ＳＣＤＡＣ１１４（図３）の「ゲイン」に影響を与える。実施形態によっては、「ゲイン」効果の補償を提供してもよい。補償は、例えばデジタル信号処理ステージ１０９（図３）において、またはＤＡＣ部１１０（図３）、またはそれらの任意の組合せにおいて提供してもよい。さらに、入力信号は、「ゲイン効果」を生じない種類のものでもよい。入力信号がＳＣセル３００Ｅに供給される場合には、信号は１つの論理状態をハードウエアに組み込んだものに限定されることなく、任意の種類の信号でもよく、また時間変化するものでも、時間不変のものでもよい。
【００７７】
図２６は、ＤＡＣステージ８６（図３）の別の実施態様を示す回路ブロック図である。均等重み付きマルチビットデジタル信号のＭＳＢ部は、スクランブラ−４００に入力されて、このスクランブラ−は均等重み付けされ、スクランブルがかけられたビットをゲーティングステージ４２０に出力する。ゲーティングステージ４２０（１６ゲーティングステージ）はさらに、クロック位相信号の１つ、例えばＰ３を受信し、ゲート制御され、均等重み付けされて、スクランブルがかけられたビットをスイッチドキャパシタ（ＳＣ）ＤＡＣ１１４に出力する。ＳＣＤＡＣ１１４は、均等重み付けされて、スクランブルがかけられたマルチビットデジタル信号が表わす値に対応するアナログ信号を形成する。ＳＣＤＡＣ１０８からのアナログ信号は、セグメント化ＳＣＤＡＣ１１４に供給されて、これがＤＡＣステージ８６に入力されるマルチビットデジタル信号が表わす値に対応するアナログ信号を、信号線１２０に形成する。スクランブラ−４００は、例えば論理状態１の入力信号をさらに受信する。追加のゲーティングステージ４２１は、論理状態０の入力信号を受信する。したがって合計１７のゲーティングステージがある。
【００７８】
一実施態様においては、ＤＡＣステージ８６（図３）は、ＳＣフィルタステージ９０よりも低いサイクルレートで動作し、例えばＤＡＣステージ８６（図３）はサイクルレート６．５ＭＨｚで、ＳＣフィルタはサイクルレート１２ＭＨｚで動作させてもよい。
デジタル・アナログ変換は、例えば非線形性、例えばデジタル・アナログ変換器内部での積分および／または微分が原因で、ノイズ例えば量子化ノイズ、および／または歪を生ずることが多く、これらはとりわけデジタル・アナログ変換器内部のアナログ構成要素のミスマッチが原因で生ずる。上記のように、デジタル・アナログ変換器からの信号は、信号調整ステージに供給することが可能であり、このステージにはアナログフィルタ例えばスイッチドキャパシタ（ＳＣ）フィルタステージを含めてもよい。信号調整ステージは、例えば帯域外ノイズを除去することによって、アナログ信号のノイズおよび／または歪成分を減衰させる助けをすることができる。しかしながら、特定のノイズおよび／または歪の低減は、すべての実施態様において追及する必要もなく、また達成する必要もなく、信号調整ステージ、または本願で開示するスイッチドキャパシタ技術の必須要件ではない。
【００７９】
図２７は、ＤＡＣステージ８６の一部の一実施態様と、ＳＣフィルタステージ９０の一実施態様を組み合わせた回路図である。この実施態様においては、ＤＡＣステージ８６およびＳＣフィルタステージ９０はそれぞれ、オーバラップのない４位相クロックを受信する。しかし、ＤＡＣステージのサイクルレートは、ＳＣフィルタステージ９０のサイクルレートよりも小さく、例えば約５０％小さい。この実施態様においては、ＳＣＤＡＣの出力は、電荷パケットの形態であり、これが以下に記述するスイッチドキャパシタフィルタに供給される。データは、デジタル・アナログ変換器を通過し、スイッチドキャパシタフィルタへとパイプライン化することが可能であり、デジタル・アナログ変換器の出力データレートは、スイッチドキャパシタの入力データレートの要件に合致する。
【００８０】
入力オペアンプの出力は、位相Ｐ３および位相Ｐ１で正当である。位相Ｐ３では、１ビットＤＡＣ２０２および１ビットＤＡＣ２０４が、図１３について前述したように、ｂｉｔ１およびｂｉｔ２のそれぞれの論理状態に応答して、予備充電する。ＤＡＣステージスイッチＳ５９、Ｓ６０、Ｓ６１、Ｓ６２は開状態にある。また位相Ｐ３では、ＳＣフィルタステージスイッチＳ６３、Ｓ６４、Ｓ６８、Ｓ６９、Ｓ７２、およびＳ７４は開状態にある。スイッチＳ６５、Ｓ６６、Ｓ６７、Ｓ７０、Ｓ７１およびＳ７３は開状態にある。位相Ｐ４では、電荷共有スイッチ、ＳＣＤＡＣステージの例えばＳ５９およびＳ６０は閉状態にあり、それによって電荷は１ビットＤＡＣ間で再分配される。また位相Ｐ４では、ＳＣフィルタスイッチＳ６３、Ｓ６４、Ｓ６８、Ｓ６９、Ｓ７２、およびＳ７４は閉状態にある。スイッチＳ６５、Ｓ６６、Ｓ６７、Ｓ７０、Ｓ７１、およびＳ７３は開状態にあり、ＳＣフィルタステージ９０の入力オペアンプは、オフセットとゲイン補償がされる。ゲイン補償は、サンプルレートが、ＤＡＣステージからのアナログ信号のバンド幅よりもはるかに高いときに最も効果的である。
【００８１】
位相Ｐ１では、スイッチＳ６１が閉止し、ＳＣＤＡＣの１ビットＤＡＣ１つが、電荷すなわちデータサンプルをＳＣフィルタステージの入力に対して出力し、これが、この実施態様においては、オフセットされてゲイン補償された仮想接地となる。スイッチＳ５９およびＳ６０は、開状態である。またＰ１では、ＳＣフィルタステージ９０スイッチＳ６７およびＳ７０は閉状態であり、これを介してＳＣフィルタステージ９０の出力が、ＳＣフィルタステージ９０の入力に戻って接続されている。スイッチＳ６５、Ｓ７１、およびＳ７３も同様に閉状態にある。スイッチＳ６３、Ｓ６４、Ｓ６８、Ｓ６９、Ｓ７２、およびＳ７４は開状態にある。
【００８２】
位相Ｐ２では、ＳＣフィルタスイッチＳ６３は開状態にあり、これによってＳＣフィルタステージ９０の出力および入力間の接続を開放する。スイッチＳ６２は閉状態にあり、これによって１ビットＤＡＣ２０２は電荷、すなわちデータサンプルをＳＣフィルタステージの入力に対して、出力する。スイッチＳ６１、Ｓ６０、Ｓ５９は開状態にある。また位相Ｐ２では、スイッチＳ６５、Ｓ６６、Ｓ６８、Ｓ６９、Ｓ７２、およびＳ７４は閉状態にある。スイッチＳ６３、Ｓ６４、Ｓ６７、Ｓ７０、Ｓ７１、Ｓ７３は開状態にある。位相Ｐ３では、スイッチＳ５９、Ｓ６０、Ｓ６１、およびＳ６２は開状態にあり、ＳＣＤＡＣはマルチビット入力信号に応じて再び再充電される。
【００８３】
したがってＤＡＣステージは、ＤＡＣの各サイクル（例えば４位相クロックの各サイクル）中に複数のアナログ信号（例えばこの実施態様においては２つのアナログ信号）を出力し、これによってＤＡＣの出力サンプルレートがＳＣフィルタステージの入力サンプルレートに合致する。このアナログ信号は、必須ではないが互いに同一でもよい。実施態様によっては、ＤＡＣからの２つのアナログ信号は同一ではなく、下流のステージが、２つのアナログ信号がデジタル・アナログ変換システムの出力に均等に寄与するように、適当な補償を与える。ＤＡＣがアナログ信号の適当な「コピー」を生成する限り、任意の種類のＳＣＤＡＣを使用してもよい。実施態様によっては、図１８および図１９Ａ〜１９Ｃに示した種類のＳＣＤＡＣを使用してもよく、それはこの種類のＳＣＤＡＣは出力信号の複数のコピーを本質的に提供できるからである。
【００８４】
信号調整ステージはスイッチドキャパシタフィルタである必要はない。したがって、前述の内容はＳＣフィルタステージを含んでいるが、実施態様によっては、ＳＣフィルタステージを含まなくともよい。さらに、ＳＣフィルタステージを含む実施態様において、オフセットおよびゲイン補償は必要条件ではない。
各図のステージの物理的な配置には多くの方法がある。例えば、一実施態様においては、１つのゲートステージが、ＤＡＣステージに導かれるデータ線の数を低減するために各ＳＣセルに一体化される。別の実施態様においては、ゲートステージが、ＳＣセルの大きさを低減するために、スクランブラーセルの近くに一体化されている。
【００８５】
実施態様によっては、ＳＣＤＡＣに使用されるキャパシタンスの値は、必要条件ではないが、ｋＴ／Ｃノイズ要件にしたがって選択してもよい。
実施態様によっては、ＳＣＤＡＣ内で使用するキャパシタンスの値は、ビット重み付きマッチング要件を満たすのに十分な大きさになるように選択してもよい。ＳＣＤＡＣ内で使用するキャパシタンスの値（複数を含む）を選択する基準は、ノイズ要件および／またはビット重み付きマッチング要件の基準に制限されるものではない。
【００８６】
１３ＭＨｚで作動するＧＳＭシステムに使用するシステムについて述べたが、上述のシステムはそれに制限されるものではない。
様々なスイッチドキャパシタフィルタおよび関連する構成が、ティメスらの文献（Temes, Gabor C., et al."Novel Pipeline Data Converters", ISCAS, 1988, pp. 1943-1946）、およびヨシザワらの文献（Yoshizawa, Hirokazu, et al.,"Novel Design Techniques for High-Linearity MOSFET-Only Switched-Capacitor Circuits", Symposium on VLSI Circuits Digest of Technical Papers,1996, pp. 152-153）に開示されている。
実施態様によっては、ＤＡＣステージは同時に多重「コピー」を出力し、これは実質的にＤＡＣのゲインを増大させる。
【００８７】
図２７を再び参照すると、実施態様によっては、ＳＣフィルタステージ９０は、スイッチドキャパシタ、例えばＣ４００を有する。スイッチドキャパシタＣ４００は、制限はされないが、関連する寄生キャパシタンスからの影響を受けないスイッチドキャパシタでもよい。言い換えると、寄生キャパシタンスは、充電および／または放電をされても、されなくてもよく、充電および放電時からの寄生信号を、信号経路に送信しない。この実施態様においては、ＳＣフィルタステージは、スイッチドキャパシタＣ４００と並列にスイッチドキャパシタＣ４０１を含む。スイッチドキャパシタＣ４００は、スイッチドキャパシタＣ４０１とスイッチを共有しても、しなくてもよい。スイッチドキャパシタＣ４０１は、寄生キャパシタンス特性を示してもよい。スイッチドキャパシタＣ４０１は例えば、制限はされないが、陽極どうしが接続された、あるいは陰極同士が接続された２つのダイオードで形成してもよく、ここで２つのダイオードの結合は、ダイオードが動作中に順バイアスにならないようにバイアスがかけられている。実施態様によっては、ＤＡＣステージは、寄生感度のあるスイッチドキャパシタ要素を有し、その結果としてＤＡＣステージおよびＳＣフィルタステージの間における、スイッチドキャパシタフィルタ内のキャパシタＣ４０１のゲインマッチングおよび／またはゲインドリフトを改善することができる。
【００８８】
図２８Ａは、図１６Ａの１ビットＤＡＣを実装するＳＣセル４５０の一実施態様の上面図である。ＳＣセル４５０の周辺は、点線で示してある。ＳＣセル４５０は、キャパシタ上部プレートＣ１ＴＰおよびキャパシタ底部プレートＣ１ＢＰを含む。導体４５２は、デジタル信号ｂｉｔ２を、制御部２２２の領域に供給するために設けられる。導体４５４は、制御部２２２を表わす領域に位相信号Ｐ３を供給するために設けられる。導体４５６は、ＳＣセル４５０の周辺からスイッチＳ４３のゲートにつながる。導体４６０は、ＳＣセル４５０の周辺からキャパシタＣ１ＴＰの上部プレートおよびスイッチＳ４３のソースまたはドレインの他方につながる。導体４６２は、スイッチＳ４８のソースまたはドレインの他方から、キャパシタＣ１ＴＰの上部プレートおよび、スイッチＳ４、スイッチＳ５、電圧基準Ｖ３、および電圧基準Ｖ４の領域を表わす領域４６６につながる。導体４６８は、スイッチＳ４８のゲートから、ＳＣセル４５０の周辺につながる。
【００８９】
図２８Ｂは、図１６Ａの１ビットＤＡＣを実装する、ＳＣセル４５０の別の実施態様を示す上面図である。この実施態様は、図２８Ａの実施態様と、実質的に同一であるが、さらに電気的にはＳ４３と並列であり、物理的にはＳ４３に対して実質的に垂直方向を向くスイッチＳ４３Ａと、電気的にはＳ４８と並列であり、物理的にはＳ４８に垂直方向を向くスイッチＳ４８Ａを含む。例えば、スイッチＳ４３、Ｓ４３Ａは、縦方向軸を有し、スイッチは一方のスイッチの縦方向軸が、物理的に他方のスイッチの縦方向軸と垂直になるように方向付けてもよい。一実施態様においては、スイッチＳ４３およびＳ４３Ａは、ほぼ同寸法の２つのスイッチで形成される。
【００９０】
図２９は、リング４８２に配置された１８のＳＣセルを有するＤＡＣ部１１０の金型レイアウト４８０に関する一実施態様の上面図である。リング内のＳＣセルの１７（実線で示す）は、１７ビットまでを含むマルチビットデジタル入力信号を受信するように適合されたセグメント化ＤＡＣを形成する。リング内のＳＣセルの１つ（実線で示す）が、７つのＳＣセルで形成されて、７ビットまでのマルチビットデジタル入力信号を受信するように適合された、ＳＣＤＡＣ４８４（破線で示す）のＭＳＢ部を形成する。リング内の各ＳＣセルの矢印が、ＳＣセルの方位の相対方向を示す。
【００９１】
一実施態様においては、ＤＡＣステージは、ＧＳＭベースバンド／音声バンド集積回路内に、０．２５ミクロン（μ）ダブル・ポリ・カッド・メタルプロセスで製作される。
しかしながら、前述のように、スイッチおよびキャパシタは、本願に示す特定の実施態様に制限されるものではない。
前述のように、スイッチドキャパシタ技術は多くのシステムに用いられる。したがって、上述のスイッチドキャパシタのデバイスおよび技術は移動通信システム、またはデジタル・アナログ変換器にも制限されるものではない。
【００９２】
図３０は、図２のＣＴフィルタステージ９２の一実施態様の概略図であり、２つの抵抗Ｒ６００、Ｒ６０１が含まれ、それぞれはＳＣフィルタステージからアナログ信号を受信し、Ｃ６００およびＣ６０１と共にＲＣフィルタを形成し、スイッチドキャパシタフィルタによって残されたイメージを受動的にフィルタリングする。イメージは、ＳＣフィルタのサンプルレートの倍数で生ずる。ステージは、増幅器６００および抵抗Ｒ６０２、Ｒ６０７によって形成される選択可能なゲインを有してもよい。ＣＴフィルタステージは抵抗Ｒ６０８、Ｒ６０９をさらに備えてもよく、これらはチップ外キャパシタＣ６０２と組み合わせて、受動ポール（passive pole）を形成する。要求条件ではないが、出力ポール内の抵抗は、Ｉ／Ｑチャネルマッチングを改善し、外部構成要素数を低減し、出力ステージ増幅器上のピンキャパシタンスからの装荷（loading）の影響を低減するために、集積化してもよい。
【００９３】
図３１は、スクエアリング回路５００の一実施態様を示すブロック図であり、この回路は、４ビットのデジタル入力信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４を、入力信号の二乗を示すアナログ信号に変換するように適合されている。アナログ信号は、出力端子５１０に供給される。スクエアリング回路５００は、図５について前述した４つのスイッチドキャパシタＤＡＣ１６２、１６４、１６６、１６８を含む。デジタル信号ビットは、入力端子５１２に呈示されて、そこからスイッチＳ１を制御するために１ビットＤＡＣ１６２に供給される。
デジタル信号ｂｉｔ１は、さらにインバータ１７４に供給されて、このインバータが、端子１７６にスイッチＳ２を制御するのに使用する信号を生成する。デジタル信号ｂｉｔ２は、入力端子５１４に呈示されて、そこから１ビットＤＡＣ１６４に供給されてスイッチＳ４を制御し、インバータ１８０に入力されて、このインバータがスイッチＳ５を制御するための信号を端子１８２に生成する。デジタル信号ｂｉｔ３は、入力端子５１６に呈示されて、そこから１ビットＤＡＣ１６６に供給されて、スイッチＳ７を制御し、インバータ１８６に入力されて、このインバータが、スイッチＳ１１を制御するために使用される信号を端子１９４に生成する。キャパシタＣ１の第１端子は、電荷共有スイッチＳ２００の第１端子に供給される。
【００９４】
キャパシタＣ２の第１端子は、電荷共有スイッチＳ２０１の第１端子に供給される。キャパシタＣ３の第１端子は、電荷共有スイッチＳ２０２の第１端子に供給される。キャパシタＣ４の第１端子は、電荷共有スイッチＳ２０３の第１端子に供給される。スイッチＳ２００〜Ｓ２０３のそれぞれの第２端子は、スイッチＳ２０４の第１端子に接続されている。スイッチＳ２０４の第２端子は、出力端子５１０に接続されている。
【００９５】
図３３Ａ〜３３Ｃは、図３１のスクエアリング回路５００の作動を、３つのクロック位相のそれぞれについて示すブロック図であり、この場合には入力端子５１２、５１４、５１６、５１８には、それぞれ1,0,0,0の論理状態をとるデジタルビット信号ｂｉｔ１、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４が供給される。表は、クロック位相と、１ビットＤＡＣ内のキャパシタの状態（すなわち電圧および電荷）との関係を示す。次に図３３Ａを参照すると、３位相クロックの位相Ｐ３では、すべての電荷共有スイッチＳ２００、Ｓ２０１、Ｓ２０２、およびＳ２０３、ならびに出力スイッチＳ２０４は、開状態にある。キャパシタＣ１は、端子５１２上の論理状態１に応答してＶｒｅｆにまで充電される。キャパシタＣ２、Ｃ３、およびＣ４はすべて、それぞれ端子５１４、５１６、５１８の論理状態０信号に応答して接地に放電される。次に図３３Ｂを参照すると、３位相の位相Ｐ１では、すべての充電スイッチＳ３、Ｓ６、Ｓ９、Ｓ１２（図３１）および出力スイッチＳ２０４は、開状態であり、すべての電荷共有スイッチＳ２００、Ｓ２０１、Ｓ２０２、Ｓ２０３は閉状態にあり、これによって電荷が再分配されて、全キャパシタ上の合計電荷が、全キャパシタ間で分割されることになる。キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４がすべて同一のキャパシタンス値を有する場合には、電荷は均等に共有されて、各キャパシタの両端の電圧はＶｒｅｆ／４となる。
【００９６】
次に図３３Ｃを参照すると、３位相クロックのＰ２では、Ｐ２の論理状態が１であり、ｂｉｔ１の論理状態が１であるために、スイッチＳ２００は閉状態にある。スイッチＳ２０１、Ｓ２０２、Ｓ２０３は、ｂｉｔ２、ｂｉｔ３、ｂｉｔ４の論理状態が０であるために、開状態にある。出力スイッチＳ２０４は閉状態にあり、１ビットＤＡＣ１６２のキャパシタＣ１（図３１）はその電荷を出力端子５１０に出力する。結果的に、出力端子５１０に出力される全電荷は、Ｃ×Ｖｒｅｆ／４に等しい。
【００９７】
図３４Ａ〜３４Ｃは、図３１のスクエアリング回路５００の作動を３クロック位相のそれぞれについて示すブロック図であり、この場合に入力端子５１２、５１４、５１６、５１８は、それぞれ論理状態が1,1,0,0であるデジタルビット信号ｂｉｔ２、ｂｉｔ３、ｂｉｔ４を供給される。表は、クロック位相と、１ビットＤＡＣ内のキャパシタの状態（すなわち、電圧および電荷）との関係を示す。次に図３３Ａを参照すると、３位相クロックの位相Ｐ３では、電荷共有スイッチＳ２００、Ｓ２０１、Ｓ２０２、およびＳ２０３のすべて、ならびに出力スイッチＳ２０４は開状態にある。キャパシタＣ１およびキャパシタＣ２は、端子５１２および５１４上の論理状態１に応答して、Ｖｒｅｆまでそれぞれ充電される。キャパシタＣ３およびＣ４はすべて、端子５１６、５１８上の論理０の信号に応答して接地に放電される。
【００９８】
次に図３４Ｂを参照すると、位相Ｐ１では、すべての充電スイッチＳ３、Ｓ６、Ｓ９およびＳ１２（図３１）、ならびに出力スイッチＳ２０４は開状態にあり、これによって電荷が再分配されて、すべてのキャパシタの合計電荷が、すべてのキャパシタ間に分割されることになる。キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４がすべて同一のキャパシタンス値Ｃを有する場合には、電荷は均等に共有されて、各キャパシタの両端の電圧はＶｒｅｆ／２となる。次に図３３Ｃを参照すると、３位相クロックのＰ２では、Ｐ２の論理状態は１であり、ｂｉｔ２の論理状態が１であるために、スイッチＳ２００は閉状態にある。スイッチＳ２０１は、Ｐ２の論理状態が１であり、ｂｉｔ２の論理状態が１であるので、閉状態にある。スイッチＳ２０２、Ｓ２０３は、ｂｉｔ３、ｂｉｔ４の論理状態が０であるので、開状態にある。出力スイッチＳ２０４は閉状態にあり、１ビットＤＡＣ１６２、１６４のキャパシタＣ１およびＣ２（図３１）は、出力端子５１０に電荷を出力する。結果的に、出力端子５１０に出力される合計電荷はＣ×Ｖｒｅｆに等しい。
【００９９】
すなわち、この実施態様に対しては、電荷は次のように求められる。
電荷  ＝  （Ｃ×Ｖｒｅｆ×（デジタル入力の値）２)／４    （式１）
別の実施態様においては、スクエアリング回路へのマルチビットデジタル入力信号は、均等重み付きビットである必要はなく、２値重み付けまたはその他の重み付けを用いてもよい。
【０１００】
図３５は、アナログ・デジタル変換器８００の一実施態様を示す。アナログ・デジタル変換器８００は、アナログ信号を受信するアナログ比較ステージ８０１を有する逐次近似型である。アナログ比較ステージ８０１は、出力信号を生成し、出力信号は逐次近似レジスタ（ＳＡＲ）８０２に供給され、逐次近似レジスタは、ラッチステージ８０４に供給される出力信号を生成する。ラッチステージ８０４からのデジタル出力信号は、フィードバック要素８０６を介して、アナログ比較ステージの入力にフィードバックされる。フィードバック要素８０６は、上記の１つまたは複数の方法または装置を利用するデジタル・アナログ変換器でもよい。実施態様によっては、フィードバック要素は、例えば図３１〜３４について前述したスクエアリング回路などの、スクエアリング回路を含んでもよい。このような実施態様においては、フィードバックＤＡＣは、アナログ出力がデジタル入力の二乗に比例するという特性を有する。これによって全アナログ・デジタル変換器用の、平方根伝達関数が生成され、ここでデジタル出力はアナログ入力の平方根に比例する。対照的に、アナログデバイセズ社（Analog Devices）製のＡＤ５７４アナログ・デジタル変換器は、線形の伝達関数を生成し、ここでデジタル出力はアナログ・デジタル変換器のアナログ入力に直接的に比例する。
【０１０１】
再び図３１を参照すると、別の実施態様においては、デジタル・アナログ変換器は、第１のマルチビットデジタル信号および第２のマルチビットデジタル信号を受信し、第１のマルチビットデジタル信号と第２のマルチビットデジタル信号の積を表わすアナログ信号を生成してもよい。このような実施態様は、スイッチＳ２００、Ｓ２０１、Ｓ２０２、およびＳ２０３が第２のマルチビットデジタル信号によって制御されること以外は、図３１のスクエアリング回路と類似している。例えば、スイッチＳ２００は式、Ｐ１＋（（第２マルチビットデジタル信号のｂｉｔ１）×Ｐ２）にしたがって制御してもよい。同様に、スイッチＳ２０１は式、Ｐ１＋（（第２マルチビットデジタル信号のｂｉｔ２）×Ｐ２）に、スイッチＳ２０２は式、Ｐ１＋（（第２マルチビットデジタル信号のｂｉｔ３）×Ｐ２）に、スイッチＳ２０３は式、Ｐ１＋（（第２マルチビットデジタル信号のｂｉｔ４）×Ｐ２）にしたがって制御してもよい。別の実施態様においては、このようなデジタル・アナログ変換器は、図３５のように、アナログ・デジタル変換器のフィードバックループに利用してもよい。
【０１０２】
別の実施態様においては、デジタル信号処理ステージは、シグマデルタ変調器を含む。
音響信号５６を受信するように適合された実施態様を示したが、その他の実施態様においては、送受器５０はそれに制限されることはない。入力信号は、それに制限されるわけではないが、電磁、電気、マイクロ波、音響、超音波、光信号などの１つまたは複数の任意種類の信号でよく、いかなる形態でも、またいかなるソースからの信号でもよい。
本発明は、デジタル・アナログ変換ステージを必須ではなく含む、任意の種類のシステムに使用することができる。
【０１０３】
マルチビットデジタル信号は、例えば複数の信号線によって提供される並列データ、例えば単一信号線によって提供される順次データ、または例えば一部を並列データに一部を順次データとする、両者の任意の組合せとしてもよい。
実施態様において、ＳＣＤＡＣの形成に使用するＳＣセルを示したが、ＳＣセルはそれに制限されるものではなく、任意の用途に使用することができる。
前述のスイッチドキャパシタ装置および技術は、要素が実質的に同一である実施態様に限定されるものではない。
前述のように、スイッチおよびキャパシタは、任意の種類のものでよく、かつ上記に開示した特定の実施態様に限定されるものではない。
様々な実施態様を示して記述したが、当業者であれば様々な変更と修正が可能であることを理解するであろう。
【図面の簡単な説明】
【図１】  デジタル・アナログ変換システムを含む移動通信システム用送受器部分の一実施態様を示すブロック図である。
【図２】  ２つのＤＡＣステージを備えるＤＡＣ部を含む、図１に示すデジタル・アナログ変換システムの一実施態様のブロック図である。
【図３】  スイッチドキャパシタＤＡＣを含む、図２に示すＤＡＣステージの一実施態様のブロック図である。
【図４】  図３に示すスイッチドキャパシタＤＡＣの一実施態様のブロック図である。
【図５】  ４ビットデジタル入力信号を対応するアナログ信号に変換するように適合された、図４に示すスイッチドキャパシタの一実施態様のブロック図である。
【図６】  図７Ａ〜７ＣのスイッチドキャパシタＤＡＣの動作に使用されるオーバラップのない、３位相クロックの一実施態様を示す図である。
【図７Ａ】  図５に示すスイッチドキャパシタＤＡＣの動作を、オーバラップのない３位相クロックの、３つのクロック位相のそれぞれについて示すブロック図である。
【図７Ｂ】  図５に示すスイッチドキャパシタＤＡＣの動作を、オーバラップのない３位相クロックの、３つのクロック位相のそれぞれについて示すブロック図である。
【図７Ｃ】  図５に示すスイッチドキャパシタＤＡＣの動作を、オーバラップのない３位相クロックの、３つのクロック位相のそれぞれについて示すブロック図である。
【図８Ａ】  スイッチドキャパシタＤＡＣに関する別の実施態様の動作を、オーバラップのない４位相クロックの４つの位相のそれぞれについて示したブロック図である。
【図８Ｂ】  スイッチドキャパシタＤＡＣに関する別の実施態様の動作を、オーバラップのない４位相クロックの４つの位相のそれぞれについて示したブロック図である。
【図８Ｃ】   スイッチドキャパシタＤＡＣに関する別の実施態様の動作を、オーバラップのない４位相クロックの４つの位相のそれぞれについて示したブロック図である。
【図８Ｄ】    スイッチドキャパシタＤＡＣに関する別の実施態様の動作を、オーバラップのない４位相クロックの４つの位相のそれぞれについて示したブロック図である。
【図９】  図８Ａ〜８ＤのスイッチドキャパシタＤＡＣの動作に使用されるオーバラップのない４位相クロックの一実施態様を示す図である。
【図１０】  図７Ａ〜７ＣのスイッチドキャパシタＤＡＣの動作を、オーバラップのない４位相クロックの一位相について示す図である。
【図１１Ａ】  図５に示すスイッチドキャパシタＤＡＣに関する別の実施態様の動作を、オーバラップのない４位相クロックの４つの位相のそれぞれについて示すブロック図である。
【図１１Ｂ】  図５に示すスイッチドキャパシタＤＡＣに関する別の実施態様の動作を、オーバラップのない４位相クロックの４つの位相のそれぞれについて示すブロック図である。
【図１１Ｃ】  図５に示すスイッチドキャパシタＤＡＣに関する別の実施態様の動作を、オーバラップのない４位相クロックの４つの位相のそれぞれについて示すブロック図である。
【図１１Ｄ】  図５に示すスイッチドキャパシタＤＡＣに関する別の実施態様の動作を、オーバラップのない４位相クロックの４つの位相のそれぞれについて示すブロック図である。
【図１２Ａ】  図５に示すスイッチドキャパシタＤＡＣに関する別の実施態様の動作を、オーバラップのない３位相クロックの３つの位相のそれぞれについて示すブロック図である。
【図１２Ｂ】  図５に示すスイッチドキャパシタＤＡＣに関する別の実施態様の動作を、オーバラップのない３位相クロックの３つの位相のそれぞれについて示すブロック図である。
【図１２Ｃ】  図５に示すスイッチドキャパシタＤＡＣに関する別の実施態様の動作を、オーバラップのない３位相クロックの３つの位相のそれぞれについて示すブロック図である。
【図１３】  図４のスイッチドキャパシタＤＡＣの別の実施態様を示すブロック図である。
【図１４Ａ】  図１３のスイッチドキャパシタＤＡＣの動作を示すブロック図である。
【図１４Ｂ】  図１３のスイッチドキャパシタＤＡＣの動作を示すブロック図である。
【図１４Ｃ】  図１３のスイッチドキャパシタＤＡＣの動作を示すブロック図である。
【図１５】  図４のスイッチドキャパシタＤＡＣの別の実施態様を示すブロック図である。
【図１６Ａ】  図１３のスイッチドキャパシタＤＡＣの１ビットＤＡＣに関する別の実施態様を示す回路図である。
【図１６Ｂ】  例えばスイッチドキャパシタＤＡＣの形成に使用可能なスイッチドキャパシタの一実施態様を表す回路図である。
【図１６Ｃ】  相互接続される２つのスイッチドキャパシタセルの一実施態様を示す回路図である。
【図１６Ｄ】  互いに直角に向けられて相互接続される２つのスイッチドキャパシタセルの一実施態様を示す回路図である。
【図１６Ｅ】  リング配置に相互接続される４つのスイッチドキャパシタセルの一実施態様を示す回路図である。
【図１７】  図１６Ｅのスイッチドキャパシタセルによって部分的に形成されるＤＡＣの一実施態様を示す図である。
【図１８】  ２値重み付き入力信号を対応するアナログ信号に変換するように適合されたスイッチドキャパシタＤＡＣの一実施形態を示す図である。
【図１９Ａ】  図１８のスイッチドキャパシタＤＡＣの動作を示すブロック図である。
【図１９Ｂ】  図１８のスイッチドキャパシタＤＡＣの動作を示すブロック図である。
【図１９Ｃ】  図１８のスイッチドキャパシタＤＡＣの動作を示すブロック図である。
【図２０】  図３のＤＡＣ部の一実施態様を示すブロック図である。
【図２１】  図２０に示すＤＡＣ部の一実施態様を表す回路図である。
【図２２】  図２０に示すＤＡＣ部の別の一実施態様を表す回路図である。
【図２３】  スクランブラーを含む、図２に示すＤＡＣステージの別の実施態様を示すブロック図である。
【図２４】  ４ビットスクランブラーの一実施態様のブロック図である。
【図２５】  図２０に示すＤＡＣ部の一実施態様を表す回路図である。
【図２６】  図２に示すＤＡＣステージの別の実施態様を示すブロック図である。
【図２７】  図２に示すＤＡＣステージの一部の一実施態様と、図２のスイッチドキャパシタフィルタステージの一実施態様を組み合わせた回路図である。
【図２８Ａ】  スイッチドキャパシタセルの一実施態様の上面図である。
【図２８Ｂ】  スイッチドキャパシタセルの別の実施態様を示す上面図である。
【図２９】  複数のＳＣセルを有するＤＡＣ部の金型レイアウトに関する一実施態様の上面図である。
【図３０】  図２に示す連続時間フィルタステージの一実施態様の回路図である。
【図３１】  スクエアリング回路の一実施態様のブロック図である。
【図３２】  ３位相クロックを示す図である。
【図３３Ａ】  図３２に示すスクエアリング回路の一実施態様の動作を示すブロック図である。
【図３３Ｂ】  図３２に示すスクエアリング回路の一実施態様の動作を示すブロック図である。
【図３３Ｃ】  図３２に示すスクエアリング回路の一実施態様の動作を示すブロック図である。
【図３４Ａ】  図３２に示すスクエアリング回路の一実施態様の動作を示すブロック図である。
【図３４Ｂ】  図３２に示すスクエアリング回路の一実施態様の動作を示すブロック図である。
【図３４Ｃ】  図３２に示すスクエアリング回路の一実施態様の動作を示すブロック図である。
【図３５】  アナログ・デジタル変換器の一実施態様のブロック図である。
【図１】
0004837223.tif 000002
【図２】
0004837223.tif 000003
【図３】
0004837223.tif 000004
【図４】
0004837223.tif 000005
【図５】
0004837223.tif 000006
【図６】
0004837223.tif 000007
【図７Ａ】
0004837223.tif 000008
【図７Ｂ】
0004837223.tif 000009
【図７Ｃ】
0004837223.tif 000010
【図８Ａ】
0004837223.tif 000011
【図８Ｂ】
0004837223.tif 000012
【図８Ｃ】
0004837223.tif 000013
【図８Ｄ】
0004837223.tif 000014
【図９】
0004837223.tif 000015
【図１０】
0004837223.tif 000016
【図１１Ａ】
0004837223.tif 000017
【図１１Ｂ】
0004837223.tif 000018
【図１１Ｃ】
0004837223.tif 000019
【図１１Ｄ】
0004837223.tif 000020
【図１２Ａ】
0004837223.tif 000021
【図１２Ｂ】
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【図１２Ｃ】
0004837223.tif 000023
【図１３】
0004837223.tif 000024
【図１４Ａ】
0004837223.tif 000025
【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
0004837223.tif 000028
【図１６Ａ】
0004837223.tif 000029
【図１６Ｂ】
0004837223.tif 000030
【図１６Ｃ】
0004837223.tif 000031
【図１６Ｄ】
0004837223.tif 000032
【図１６Ｅ】
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【図１７】
0004837223.tif 000034
【図１８】
0004837223.tif 000035
【図１９Ａ】
0004837223.tif 000036
【図１９Ｂ】
0004837223.tif 000037
【図１９Ｃ】
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【図２０】
0004837223.tif 000039
【図２１】
0004837223.tif 000040
【図２２】
0004837223.tif 000041
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８Ａ】
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【図２８Ｂ】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３Ａ】
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【図３３Ｂ】
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【図３３Ｃ】
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【図３４Ａ】
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【図３４Ｂ】
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【図３４Ｃ】
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【図３５】
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