(57)【特許請求の範囲】
【請求項１】
素子分離された第１導電型の第１および第２素子領域を有する半導体基板の前記第１素子領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極の両側の前記第１素子領域に設けられた第２導電型の第１不純物領域と、を備えたＭＯＳトランジスタと、
前記第２素子領域上に設けられ前記第１ゲート絶縁膜と同じ膜厚の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられ前記第１ゲート電極と接続された第２ゲート電極と、前記第２ゲート電極の両側の前記第２素子領域に設けられた第２導電型の第２不純物領域と、を備えたＥＳＤ保護素子と、
を含み、前記ＥＳＤ保護素子は、トンネルダイオードであり、
前記ＭＯＳトランジスタの前記第１ゲート電極と、前記ＥＳＤ保護素子の前記第２ゲート電極とが一体となって繋がっていることを特徴とする半導体装置。
【請求項２】
前記ＥＳＤ保護素子の前記第２不純物領域と前記第２素子領域との接合面の前記半導体基板表面における位置は、前記第２ゲート電極の側面より前記第２ゲート電極の外側に向かって離れた位置にあることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２ゲート電極のゲート幅は、前記第１ゲート電極のゲート幅よりも広く、前記第２ゲート電極の上面がパッドとなっていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記半導体基板はＳＯＩ基板であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ＭＯＳトランジスタおよび前記ＥＳＤ保護素子はＦＩＮ型であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係わり、特にＬＳＩ内部をサージ電流などから保護するＥＳＤ保護素子に関する。
【背景技術】
【０００２】
半導体集積回路において、製造中や使用時などに機械や人間の持つ静電気が電子回路中に入ると、ゲート絶縁膜に高い電圧がかかって破壊されることがあり、このような現象をＥＳＤ破壊と呼ぶ。多くの半導体装置は、外部からのサージ電流の侵入を防ぐための、ＥＳＤ保護素子と呼ばれる半導体装置及び回路を持っており、ゲート絶縁膜がＥＳＤ破壊されるのを防いでいる。
【０００３】
一方、半導体集積回路の基本素子である電界効果トランジスタは、その高性能化に伴ってスケーリングされており、近年ではそのゲート絶縁膜の厚みは二酸化珪素に換算して１ｎｍ近くにまで薄膜化されているものも珍しくない。このように、ゲート絶縁膜が薄膜化されると、電気的な絶縁破壊耐圧はそれに伴って著しく低下してしまい、ＥＳＤ保護素子が保護すべきサージ電圧（以下、保護電圧と表記）もそれに伴って低下してしまう。
【０００４】
ところが、ＥＳＤ保護素子の保護電圧を任意に制御することは難しく、特に、近年の極薄ゲート絶縁膜に関しては、それに見合うような低い保護電圧を設定することが非常に困難となってきた。
【０００５】
このような背景から、保護電圧の設定が容易なＭＯＳ型ダイオード素子を保護素子として用いる技術が報告されている（例えば、特許文献１参照）。しかしながら、この公知技術おいては、Ｆ−Ｎ(Fowler-Nordheim)電流では薄い絶縁膜が破壊されないという間違った認識から、閾値電圧の変動を抑えることを念頭においており、保護素子として単なるＭＯＳダイオードを用いている。その結果，保護素子がＯＮとなっている状態における抵抗値が高く、電圧をすばやく逃がすことができない。さらに，保護電圧を調整するためには、保護したい素子よりも薄い絶縁膜を用いる必要があるため、作製が困難となってしまう問題があった。
【特許文献１】特開平５−６７７７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように従来のＥＳＤ保護素子においては、極薄ゲート絶縁膜を保護するための保護電圧の設定が困難であった。
【０００７】
本発明は、上記事情を考慮して成されたものであって、耐圧の低いゲート絶縁膜を有していても、容易に保護電圧の設定が可能なＥＳＤ保護素子を備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様による半導体装置は、素子分離された第１導電型の第１および第２素子領域を有する半導体基板の前記第１素子領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極の両側の前記第１素子領域に設けられた第２導電型の第１不純物領域と、を備えたＭＯＳトランジスタと、
前記第２素子領域上に設けられ前記第１ゲート絶縁膜と実質的に同じ膜厚の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられ前記第１ゲート電極と接続された第２ゲート電極と、前記第２ゲート電極の両側の前記第２素子領域に設けられた第２導電型の第２不純物領域と、を備えたＥＳＤ保護素子と、を含むことを特徴とする。
【０００９】
本発明の第２の態様による半導体装置は、素子分離された第１導電型の第１および第２素子領域を有する半導体基板の前記第１素子領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第１ゲート電極の両側の前記第１素子領域に設けられた第２導電型の第１不純物領域と、を備えたＭＯＳトランジスタと、前記第２素子領域上に設けられ前記第１ゲート絶縁膜と実質的に同じ膜厚の第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられ前記第１ゲート電極と接続された第２ゲート電極と、前記第２ゲート電極の両側の前記第２素子領域に設けられた第２導電型の第２不純物領域と、を備えたＥＳＤ保護素子と、を含み、前記ＥＳＤ保護素子の前記第２不純物領域が前記第２ゲート電極に対してオフセットとなっていることを特徴とする。
【００１０】
本発明の第３の態様による半導体装置の製造方法は、素子分離された第１導電型の第１および第２素子領域を有する半導体基板の前記第１および第２素子領域上にゲート絶縁材料膜を形成する工程と、前記ゲート絶縁材料膜上に電極材料膜を形成する工程と、前記電極材料膜および前記ゲート絶縁材料膜をパターニングすることにより、前記第１素子領域上に第１ゲート絶縁膜と第１ゲート電極とを形成するとともに、前記第２素子領域上に第２ゲート絶縁膜と第２ゲート電極とを形成する工程と、前記第１ゲート電極をマスクとして前記第１素子領域にのみ第２導電型の不純物イオンを注入することにより、エクステンション領域を形成する工程と、前記第１および第２ゲート電極の側部に、絶縁体からなる第１および第２ゲート側壁を形成する工程と、前記第１および第２ゲート側壁と、前記第１および第２ゲート電極とをマスクとして第２導電型の不純物イオンを前記第１および第２素子領域に注入することにより第１および第２不純物領域を形成する工程と、を備えたことを特徴とする。
【発明の効果】
【００１１】
耐圧の低いゲート絶縁膜を有していても、容易に保護電圧の設定が可能となる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態を以下に図面を参照して詳細に説明する。
【００１３】
（第１実施形態）
本発明の第１実施形態によるＥＳＤ保護素子を図１に示す。本実施形態の保護素子１は、トンネルダイオードであって、ｎ型チャネルＭＯＳＦＥＴを保護する場合に用いられる。本実施形態の保護素子１は、ｎ＋シリコン層１０と、このｎ＋シリコン層１０と接合するｐ−シリコン層１２と、このｐ−シリコン層１２に設けられた絶縁膜１４と、この絶縁膜１４上に設けられたｎ＋シリコン電極１６とを備えている。ｎ＋シリコン層１０はグランド電位に接続され、ｎ＋シリコン電極１６は外部電極と接続されている。
【００１４】
このように構成された本実施形態のトンネルダイオード１は図２に示す電流−電圧特性を示す。すなわち、ｎ＋シリコン電極１６に保護電圧以下の電圧が入力された場合には電流はほとんど流れないが、保護電圧以上の電圧が入力されると、トンネルダイオード１の抵抗が突然低下して大電流が流れる。本実施形態のトンネルダイオード１が図２に示すような電流−電圧特性を示すのは、図３乃至図５に示したエネルギーバンド図によって説明できる。バイアスがない場合すなわち、電極１６に電圧が印加されていない場合のエネルギーバンド図は図３に示すようになる。そして電極１６に保護電圧以下の電圧が印加されても図４に示すように、電界は主に空乏層（絶縁膜１４下のｐ−シリコン層１２）に印加されるため電流は流れない。ところが、さらに電圧を印加して、保護電圧を超えると、図５に示すように、絶縁膜１４とｐ−シリコン層１２との界面に反転層が生じ、電界が絶縁膜１４に集中して大きなトンネル電流が流れる。なお、図３乃至図５において、ＥＦはフェルミレベルを示している。
【００１５】
このとき、反転層に生じるしきい値、すなわち保護電圧は、電極１６、絶縁膜１４、ｐ−シリコン層１２、ｎ＋シリコン層１０の性質によって決まり、具体的には、膜厚や濃度などによって、極めて制御性よくコントロールすることができる。
【００１６】
したがって、本実施形態のトンネルダイオード１を構成する、ｎ＋シリコン層１０、ｐ−シリコン層１２、絶縁膜１４、ｎ＋シリコン電極１６に、保護すべきｎ型チャネルトランジスタとほぼ同じ構造の、ソース・ドレイン領域、チャネル領域、ゲート絶縁膜、ゲート電極をそれぞれ用いることによって、トランジスタのしきい値そのものを保護電圧にすることができることである。一般的に、トランジスタの保護電圧はしきい値よりも高いため、所望の値だけトンネルダイオードのしきい値をトランジスタのしきい値よりも高くなるように調整しておくことで、所望の保護電圧を持つＥＳＤ保護素子を実現できる。
【００１７】
また、本実施形態のトンネルダイオード１を、例えば図６に示す、ＰＮＰトランジスタ２１とＮＰＮトランジスタ２２からなるサイリスタ２０に適用すると、トンネルダイオード１の電極１６に正常な電圧が印加されている間は、内部回路と問題なく信号のやり取りができるが、保護電圧以上の電圧がかかった場合には、瞬時にその電圧を、抵抗２５を介してグラウンドに逃がすといった、ＥＳＤ保護素子としての動作が実現できる。
【００１８】
以上説明したように本実施形態によれば、耐圧の低いゲート絶縁膜を有する半導体装置であっても、容易に保護電圧の設定が可能となる。
【００１９】
なお、本実施形態のＥＳＤ保護素子は、ｎ型チャネルＭＯＳＦＥＴを保護することができるが、ｎ＋シリコン層１０、ｐ−シリコン層１２、ｎ＋シリコン電極１６の導電型を逆にすれば、すなわちｐ＋シリコン層１０、ｎ−シリコン層１２、ｐ＋シリコン電極１６とすればｐ型チャネルＭＯＳＦＥＴを保護することができる。
【００２０】
（第２実施形態）
次に、本発明の第２実施形態によるＥＳＤ保護素子を図７に示す。本実施形態のＥＳＤ保護素子２においては、素子分離領域３１によって素子分離された半導体基板３０の素子領域にｐ−型半導体領域３２が設けられ、このｐ−型半導体領域３２上にゲート絶縁膜３６が設けられ、このゲート絶縁膜３６上にｎ＋不純物層からなるゲート電極３８が設けられている。また、ｐ−型半導体領域３２には、ｎ＋不純物領域４２が形成されている。ゲート電極３８の側部には絶縁体からなるゲート側壁４０が設けられている。
【００２１】
本実施形態のＥＳＤ保護素子は、ゲート電極３８からみると、ｎ＋不純物層３８→絶縁膜３６→ｐ−半導体領域３２→ｎ＋不純物層４２の順に積み重なっているものと見なすことができ、図１に示す第１実施形態のトンネルダイオードと同一の構造と見ることができる。しかも、このような構造とすることで、図８に示したように、保護すべきトランジスタ５０とほぼ同一の構造となる。すなわち、この保護すべきトランジスタ５０は、素子分離領域３１によって分離された半導体基板３０の素子領域にｐ−型半導体領域３２が設けられ、このｐ−型半導体領域３２上にゲート絶縁膜３６が設けられ、このゲート絶縁膜３６上にｎ＋不純物層からなるゲート電極３８が設けられている。また、ｐ−型半導体領域３２には、ｎ＋型不純物層からなるエクステンション層４１およびｎ＋不純物領域４２が形成されている。ゲート電極３８の側部には絶縁体からなるゲート側壁４０が設けられている。すなわち、本実施形態によるＥＳＤ保護素子２と、保護すべきトランジスタ５０とは、エクステンション層４１を除いて同じ構造となっている。
【００２２】
したがって、同一のプロセスを用いて作製することができる上、ＥＳＤ保護素子２と、保護したいトランジスタ５０とで不純物濃度や形状などを同一にすることができ、保護電圧をしきい値近傍に調整することが極めて容易となる。実際には、ＥＳＤ保護素子２の保護電圧はトランジスタ５０の動作電圧よりも高く設定する必要があるため、しきい値よりも少し高い。このため、本実施形態では、ＥＳＤ保護素子２の保護電圧をトランジスタ５０のしきい値よりも高くするために、ｎ＋不純物領域４２をゲート電極３８よりもオフセットさせている。すなわち、本実施形態のＥＳＤ保護素子２においては、ｎ＋不純物領域４２はゲート電極３８直下のｐ−半導体領域３２まで延在していない。言い換えれば、ＥＳＤ保護素子２のｎ＋不純物領域４２とｐ−型半導体領域との接合面の半導体基板表面における位置は、ゲート電極３８の側面よりゲート電極３８の外側に向かって離れた位置にある。
【００２３】
これに対して、保護すべきトランジスタ５０においては、ｎ＋不純物領域４２はエクステンション層４１を介してゲート電極３８直下のｐ−半導体領域３２まで延在している。すなわち、エクステンション層４１は、保護すべきトランジスタ５０のゲート電極３８とオーバーラップしている。
【００２４】
なお、ＥＳＤ保護素子２の絶縁膜３６と、保護すべきＭＯＳトランジスタ５０のゲート絶縁膜３６とは同時に形成されるため、実質的に同じ膜厚となっている。また、本実施形態においては、ＥＳＤ保護素子２および保護すべきＭＯＳトランジスタ５０のゲート電極は図示しないが電気的に接続されている。
【００２５】
以上説明したように、本実施形態によれば、耐圧の低いゲート絶縁膜を有する半導体装置であっても、容易に保護電圧の設定が可能となる。
【００２６】
（第３実施形態）
次に、本発明に第３実施形態によるＥＳＤ保護素子を図９乃至図１２を参照して説明する。図９は本実施形態のＥＳＤ保護素子３と保護すべきＭＯＳトランジスタ１００の平面図、図１０は図９に示す切断線Ａ−Ａで切断した場合の断面図、図１１は図９に示す切断線Ｂ−Ｂで切断したときの断面図、図１２は図９に示す切断線Ｃ−Ｃで切断したときの断面図である。
【００２７】
本実施形態のＥＳＤ保護素子３は、保護すべきＭＯＳトランジスタ１００と同一基板７０上に隣接して設けられている。保護すべきＭＯＳトランジスタ１００は、シリコン基板７０上に素子分離領域７１で電気的に分離されたｐ型ウェル領域７２が設けられている。このｐ型ウェル領域７２上に絶縁膜７６が設けられ、絶縁膜７６上にｎ＋型シリコンからなるゲート電極７８が設けられている。このゲート電極側部には絶縁体からなるゲート側壁８０が設けられている。また、ｐ型ウェル領域７２にはｎ＋ソース・ドレイン領域８２が形成されている。そして、保護すべきトランジスタ１００においては、ゲート電極７８直下のチャネル領域とｎ＋ソース・ドレイン領域８２との間にはｎ＋エクステンション層８１が設けられている（図１０参照）。また、ゲート電極７８およびｎ＋ソース・ドレイン領域８２上にはそれぞれ、シリサイド層８４およびシリサイド層８６が設けられている。
【００２８】
他方、ＥＳＤ保護素子３は、素子分離領域７１によって素子分離されｐ型ウェル領域７２ａ上に設けられている。このｐ型ウェル領域７２ａ上に絶縁膜７６が設けられ、絶縁膜７６上にｎ＋型シリコンからなるゲート電極７８が設けられている。このゲート電極側部には絶縁体からなるゲート側壁８０が設けられている。また、ｐ型ウェル領域７２にはｎ＋ソース・ドレイン領域８２が形成されている。また、ゲート電極７８およびｎ＋ソース・ドレイン領域８２上にはそれぞれ、シリサイド層８４およびシリサイド層８６が設けられている。なお、ＥＳＤ保護素子３においては、ＭＯＳトランジスタ１００と異なり、ｎ＋エクステンション層８１は設けられていない（図１２参照）。なお、ＥＳＤ保護素子３の絶縁膜７６と、保護すべきＭＯＳトランジスタ１００のゲート絶縁膜７６とは同時に形成されるため、実質的に同じ膜厚となっている。また、本実施形態においては、ＥＳＤ保護素子３のゲート電極７８のゲート幅は保護すべきＭＯＳトランジスタのゲート幅よりも広い。
【００２９】
本実施形態においては、ＥＳＤ保護素子３のゲート電極７８と、ＭＯＳトランジスタ１００のゲート電極７８は一体となって繋がっている。そして、ＥＳＤ保護素子３のゲート電極７８およびシリサイド層８４は配線層を接続するためのパッド領域となっている。通常、パッド領域は素子分離領域上に設けられるが、本実施形態においては、ＥＳＤ保護素子３のゲート電極７８およびシリサイド層８４に設けた構成となっている。
【００３０】
このように、本実施形態においては、ＥＳＤ保護素子３は図７に示す第２実施形態の場合と同様に、トンネルダイオードとなっており、同じゲート電極７８に繋がっているｎ型ＭＯＳＦＥＴ１００の絶縁膜７６をＥＳＤ破壊してしまうのを防いでいる。
【００３１】
以上説明したように、本実施形態によれば、第２実施形態の場合と同様に、耐圧の低いゲート絶縁膜を有する半導体装置であっても、容易に保護電圧の設定が可能となる。
【００３２】
（第４実施形態）
次に、本発明のＥＳＤ保護素子の製造方法を図１３（ａ）乃至図１７（ｂ）を参照して説明する。本実施形態の製造方法は、図７に示す第２実施形態のＥＳＤ保護素子の製造方法である。
【００３３】
まず、図１３（ａ）、（ｂ）に示すように、ｐ−型半導体領域３２が形成されたシリコン基板３０上に、ＥＳＤ保護素子が形成される素子領域を取り囲むように素子分離領域３１を形成する。その後、上記素子領域上に絶縁膜をＳｉＯ２換算膜厚(以下、ＥＯＴ(Equivalent Oxide Thickness)とも云う）にして１ｎｍ程度形成し、ポリシリコンから膜を１００〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術及びＲＩＥなどによって上記ポリシリコン膜および絶縁膜をパターニングすることにより、ゲート電極３８およびゲート絶縁膜３６を形成する（図１４（ａ）、（ｂ）参照）。必要ならば、ここで１〜２ｎｍ程度のポスト酸化を行う。
【００３４】
次いで、図１５（ａ）、（ｂ）に示すように、ＴＥＯＳ膜を減圧化学的気相堆積（ＬＰ−ＣＶＤ）法によって３０ｎｍ程度堆積した後、ＲＩＥ(Reactive Ion Etching)法によってエッチバックすることによりゲート側壁４０を作製する。
【００３５】
次いで、図１６（ａ）、（ｂ）に示すように、Ａｓをドーズ量２×１０１５ｃｍ−２、加速電圧３０ｋｅＶでイオン注入し、ｎ＋不純物領域４２を形成する。
【００３６】
次いで、図１７（ａ）、（ｂ）に示すように、Ｎｉを９０Å程度スパッタして、５００℃で３０秒程度熱処理を行った後、未反応のＮｉを除去することにより、ゲート電極３８およびｎ＋不純物領域４２上にシリサイド層４４および４６をそれぞれ形成し、第２実施形態のＥＳＤ保護素子を得ることができる。
【００３７】
本実施形態の製造方法によって製造されたＥＳＤ保護素子も第２実施形態と同様に、耐圧の低いゲート絶縁膜を有する半導体装置であっても、容易に保護電圧の設定が可能となる。
【００３８】
（第５実施形態）
次に、本発明の第５実施形態のＥＳＤ保護素子の製造方法を図１８乃至図３５を参照して説明する。本実施形態の製造方法は、図９に示す第３実施形態のＥＳＤ保護素子の製造方法である。
【００３９】
まず、図１８乃至図２０に示すように、ｐ型ウェル領域が形成されたシリコン基板７０上に素子分離領域７１を形成し、この素子分離領域７１によってｐ型ウェル領域７２、７２ａを素子分離する。図１８は、本実施形態の製造方法の製造工程を示す平面図、図１９は図１８に示す切断線Ａ−Ａで切断した場合の断面図、図２０は図１８に示す切断線Ｂ−Ｂで切断した場合の断面図である。
【００４０】
次に、図２１乃至図２３に示すように、絶縁膜をＥＯＴにして１ｎｍ程度形成し、続いてポリシリコン膜を１００ｎｍ〜１５０ｎｍ程度堆積し、その後、リソグラフィー技術及びＲＩＥなどによってパターニングすることにより、ゲート絶縁膜７６およびゲート電極７８を形成する。必要ならば、ここで１〜２ｎｍ程度のポスト酸化を行う。なお、図２１は、本実施形態の製造方法の製造工程を示す平面図、図２２は図２１に示す切断線Ａ−Ａで切断した場合の断面図、図２３は図２１に示す切断線Ｂ−Ｂで切断した場合の断面図である。
【００４１】
次に、図２４乃至図２６に示すように、Ａｓをドーズ量２×１０１４ｃｍ−２、加速電圧１ｋｅＶでイオン注入し、アニールして活性化することにより、ｐ型ウェル領域７２のみにエクステンション領域８１を形成する。ｐ型ウェル領域７２ａには図示しないマスクによって覆われるため、エクステンション領域は形成されない。その後、上記マスクを除去する。ここで、オフセットスペーサーやハロー領域を作製してもかまわない。なお、図２４は、本実施形態の製造方法の製造工程を示す平面図、図２５は図２４に示す切断線Ａ−Ａで切断した場合の断面図、図２６は図２４に示す切断線Ｂ−Ｂで切断した場合の断面図である。
【００４２】
次に、図２７乃至図２９に示すように、ＴＥＯＳ膜を減圧化学的気相堆積（ＬＰ−ＣＶＤ）法によって３０ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることによりゲート電極７８の側部にゲート側壁８０を作製する。なお、図２７は、本実施形態の製造方法の製造工程を示す平面図、図２８は図２７に示す切断線Ａ−Ａで切断した場合の断面図、図２９は図２７に示す切断線Ｂ−Ｂで切断した場合の断面図である。
【００４３】
次に、図３０乃至図３２に示すように、Ａｓをドーズ量２×１０１５ｃｍ−２、加速電圧３０ｋｅＶでイオンイン注入し、ソース・ドレイン領域８２を形成する。なお、図３０は、本実施形態の製造方法の製造工程を示す平面図、図３１は図３０に示す切断線Ａ−Ａで切断した場合の断面図、図３２は図３０に示す切断線Ｂ−Ｂで切断した場合の断面図である。
【００４４】
次に、図３３乃至図３５に示すように、Ｎｉを９０Å程度スパッタして、５００℃で３０秒程度熱処理を行った後、未反応のＮｉを除去することにより、ゲート電極７８およびソース・ドレイン領域８２上にそれぞれシリサイド層８４およびシリサイド層８６を形成し、第３実施形態のＥＳＤ保護素子３および保護すべきＭＯＳトランジスタ１００が得られる。
【００４５】
本実施形態の製造方法によって製造されたＥＳＤ保護素子も第３実施形態と同様に、耐圧の低いゲート絶縁膜を有する半導体装置であっても、容易に保護電圧の設定が可能となる。
【００４６】
なお、上記第２乃至第５実施形態においては、半導体基板はバルク基板であったが、ＳＯＩ基板であってもよい。
【００４７】
また、上記実施形態においては、保護すべきＭＯＳトランジスタは通常のＭＯＳトランジスタであったが、ＦＩＮ型のＭＯＳトランジスタであってもよい。この場合ＥＳＤ保護素子もＦＩＮ型となる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１実施形態によるＥＳＤ保護素子を示す断面図。
【図２】第１実施形態のＥＳＤ保護素子の電流−電圧特性を示す図。
【図３】印加電圧が０の場合の第１実施形態のＥＳＤ保護素子のエネルギーバンド図。
【図４】印加電圧が保護電圧以下の場合の第１実施形態のＥＳＤ保護素子のエネルギーバンド図。
【図５】印加電圧が保護電圧を超えた場合の第１実施形態のＥＳＤ保護素子のエネルギーバンド図。
【図６】第１実施形態のＥＳＤ保護素子を用いた半導体装置の回路図。
【図７】本発明の第２実施形態によるＥＳＤ保護素子を示す断面図。
【図８】第２実施形態のＥＳＤ保護素子と保護すべきＭＯＳトランジスタを示す断面図。
【図９】本発明の第３実施形態によるＥＳＤ保護素子を示す平面図。
【図１０】図９に示す切断線Ａ−Ａで切断した場合の断面図。
【図１１】図９に示す切断線Ｂ−Ｂで切断した場合の断面図。
【図１２】図９に示す切断線Ｃ−Ｃで切断した場合の断面図。
【図１３】本発明の第４実施形態によるＥＳＤ保護素子の製造方法の製造工程を示す図。
【図１４】第４実施形態によるＥＳＤ保護素子の製造方法の製造工程を示す図。
【図１５】第４実施形態によるＥＳＤ保護素子の製造方法の製造工程を示す図。
【図１６】第４実施形態によるＥＳＤ保護素子の製造方法の製造工程を示す図。
【図１７】第４実施形態によるＥＳＤ保護素子の製造方法の製造工程を示す図。
【図１８】本発明の第５実施形態によるＥＳＤ保護素子の製造方法の製造工程を示す平面図。
【図１９】図１８に示す切断線Ａ−Ａで切断した場合の断面図。
【図２０】図１８に示す切断線Ｂ−Ｂで切断した場合の断面図。
【図２１】本発明の第５実施形態によるＥＳＤ保護素子の製造方法の製造工程を示す平面図。
【図２２】図２１に示す切断線Ａ−Ａで切断した場合の断面図。
【図２３】図２１に示す切断線Ｂ−Ｂで切断した場合の断面図。
【図２４】本発明の第５実施形態によるＥＳＤ保護素子の製造方法の製造工程を示す平面図。
【図２５】図２４に示す切断線Ａ−Ａで切断した場合の断面図。
【図２６】図２４に示す切断線Ｂ−Ｂで切断した場合の断面図。
【図２７】本発明の第５実施形態によるＥＳＤ保護素子の製造方法の製造工程を示す平面図。
【図２８】図２７に示す切断線Ａ−Ａで切断した場合の断面図。
【図２９】図２７に示す切断線Ｂ−Ｂで切断した場合の断面図。
【図３０】本発明の第５実施形態によるＥＳＤ保護素子の製造方法の製造工程を示す平面図。
【図３１】図３０に示す切断線Ａ−Ａで切断した場合の断面図。
【図３２】図３０に示す切断線Ｂ−Ｂで切断した場合の断面図。
【図３３】本発明の第５実施形態によるＥＳＤ保護素子の製造方法の製造工程を示す平面図。
【図３４】図３３に示す切断線Ａ−Ａで切断した場合の断面図。
【図３５】図３３に示す切断線Ｂ−Ｂで切断した場合の断面図。
【符号の説明】
【００４９】
１  ＥＳＤ保護素子
２  ＥＳＤ保護素子
３  ＥＳＤ保護素子
１０  ｎ＋シリコン層
１２  ｐ−シリコン層
１４  絶縁膜
１６  ｎ＋シリコン電極
２０  サイリスタ
３０  半導体基板
３１  素子分離領域
３２  ｐ−半導体領域
３６  ゲート絶縁膜
３８  ゲート電極
４０  側壁
４２  ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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