(57)【特許請求の範囲】
【請求項１】
電磁気又は磁気素子を有し、１つ以上のビットを処理する単一トランジスタ型スタティックメモリーセルアレーに、下記段階（ａ）〜（ｃ）によりデータを記憶させ、上記メモリーセルアレーから、下記段階（ｄ）〜（ｉ）により記憶されたデータを読み出す方法。
（ａ）メモリーセルアレーに記憶される１語のデータの標準語長を、この１語のデータが含むことができる最大数の２値ビットを特定することによって決定する段階、
（ｂ）上記標準語長のデータ語を含む最大数の２値ビットが配置されることができる各々可能な唯一無二の標準語長のデータの形成がなされ、上記唯一無二の標準語長のデータがメモリーセルアレー内の対応する唯一無二の標準語長のアドレススペースに分配されるように、メモリーセルアレー内にアドレススペースを配置する段階、
（ｃ）メモリーセルアレー内の対応する唯一無二の標準語長のアドレススペースに、唯一無二の標準語長のデータをそれぞれ記憶させる段階、
（ｄ）データ読み出しサイクルの間、読み出されるメモリーセルを選択するための行アドレス選択線に所定の読み出し電圧Ｖｉｎを印加する段階、
（ｅ）上記所定の電圧を読み出しビット線に印加し、上記所定の読み出し電圧に対応する読み出し電流が上記読み出しビット線及び読み出し素子に流れるようにする段階、
（ｆ）上記所定の読み出し電圧がトランジスタの読み出しエミッタ端子に印加されるとき、上記トランジスタが直ちに飽和モードで動作するように、又は上記トランジスタのエミッタ端子とコレクタ端子との間の電圧が一定に固定されるように十分な値を有しているのかを判断する段階、
（ｇ）感知回路でデータ読み出し動作に必要な総電圧を測定する段階、
（ｈ）上記トランジスタの設計時に与えられる飽和モード時に必要な読み出し電圧と上記トランジスタのエミッタ端子及びコレクタ端子間の電圧とを加算し、その値を上記総電圧から減算することによって１つのメモリーセルに記憶されたデータの２値ビット数と直接的に比例する値を求める段階、及び
（ｉ）上記感知回路を利用して上記１つのメモリーセルに記憶されたデータの２値ビット数と直接的に比例する値を１つの２値ビットを表す所定の電圧量に分け、１つのメモリーセル内に記憶されるデータの総２値ビット数を得る段階。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンピュータ等のデジタルシステムにデータを記憶させ、読み出す改良された方法に関し、特に第１の実施例においては１ビットのデータを記憶し、及び第２と第３の実施例においては２以上のビットのデータを記憶する改良された単一トランジスタ型スタティック書き込み読み出し消去メモリーセルに関するものである。これらの３つの実施例における本発明は、コンピュータ等のデジタルシステムへの供給電源をオフにした時にも、メモリーセルに記憶されたデータを保持することができる。
【背景技術】
【０００２】
従来から、いくつものスタティック書き込み読み出しデータ記憶メモリー（ＳＲＡＭ）が存在している。ＮＯＲセルアレー用の従来の１実施例においては、図１Ａと図１Ｂに示すように２個のゲートと２個のキャパシターを有する回路が用いられている。データは二酸化シリコンによって第１ゲートを絶縁することによって当該第１ゲートに記憶され、従って絶縁キャパシターに長い年月にわたって記憶されることができる。セルに記憶されているデータを消去するためには、セルは強い紫外線にさらされる。強い紫外線は二酸化シリコンの絶縁を僅かに導電性にするからである。すると、キャパシターに蓄積されていた電荷が消滅する。
【０００３】
図１Ａと図１Ｂは消去可能なスタティック書き込み読み出しメモリー、即ちＥＰＲＯＭに用いられる従来のメモリーセルの構成を示す。初期状態では、フローティングゲート２には電荷は存在せず、従ってゲート４、ドレイン６及びソース８は全て接地されている。ゲート４上の電圧が増加すると、ゲート２の電圧もゆっくりと上昇するが、その値は容量性ドライバー（Ｃ14−Ｃ12）によって決定される。それ故、ゲート４から見たトランジスタＭ10のスレシホールド電圧（ＶT）も上昇する。ゲート４上の電圧がスレシホールド電圧（ＶT
）の約２倍に達すると、チャンネルが形成され、従ってＮＯＲアレーに用いられた場合には回路は正論理「０」を記憶する。セルに「０」を書き込むためには、ソース８とサブストレート１０は接地されたままで、ゲート４とドレイン６は２５ボルトまで上昇させられる。その結果、正常な導電特性に基づく大きなドレイン電流が流れ、且つドレイン・サブストレート欠乏領域の高い電界によってドレイン・サブストレート接合に付加的電流を伴ったアバランシェ・ブレークダウンが発生する。電子は加速されて薄い酸化物層を通過し、ゲート２にトラップされる。ゲート４とドレイン６の電位がゼロになった時に、ゲート２の負の電荷がその電位を約マイナス５ボルトにさせる。もし読み出し用のゲート４の電圧がプラス５ボルトに制限されているならば、チャンネルは形成されず、論理「１」がセルに記憶される。データはセルに紫外線を当てることによって消去される。紫外線はゲート２の二酸化シリコンの絶縁層を導電性にし、ゲート２に蓄積されていた電荷を放出するからである。
【０００４】
従来のメモリーセルについて、以下に更に詳細に説明する。図１Ｂは図１Ａの概略の回路図で、ゲート２、ゲート４、蓄積キャパシタ１２、キャパシタ１４、及びトランジスタＭ10が明瞭に示されている。図２ＡはＮＭＯＳ技術を基礎にした従来のスタティック書き込み読み出しメモリーセルを示す。このセルは、一対の交差結合のインバータＭ30、Ｍ40、Ｍ50及びＭ60からなる記憶フリップフロップを具備する。トランジスタＭ70とＭ80はメモリーセルの入出力用の切替え可能なデータパスを提供する。
【０００５】
他の従来のスタティック書き込み読み出しメモリーセルを図２Ａと図２Ｂに示す。これらには、ＮＭＯＳ技術とＣＭＯＳ技術がそれぞれ使われている。
【０００６】
図２ＢはＣＭＯＳ技術を基礎にした従来のスタティック書き込み読み出しメモリーセルを示す。このセルは、一対の交差結合のインバータＭ80、Ｍ90、Ｍ100及びＭ110からなる記憶フリップフロップを具備する。トランジスタＭ120 とＭ130 はメモリーセルの入出用の切替え可能なデータパスを提供する。図２Ａと図２Ｂにおいて、線１６は行選択線であり、線１８と２２はデータパス線として用いられる列選択線である。
【０００７】
これら以外にも、デジタルシステム用ＳＲＡＭメモリーセルの先行技術は存在する。しかしながら、これらの従来例においては、ＩＣメモリーチップ上にエリア毎のメモリーセルをもっと多く配置するのを容易にするためには、単一メモリーセルを構成する部品の数を現行のものより更に少なくことが必要である。加えて、各メモリーセルが一時に保持できるデータの量を増加する必要がある。ところが、これらの従来装置は、スタティック型であれダイナミック型であれ、一時にメモリーセル毎に１ビットのデータを記憶するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って本発明の第１の目的は、単一トランジスタ型スタティック書き込み読み出し消去メモリーセルに１ビットのデータを記憶させ、メモリーセルから読み出す改良した方法を提供することである。本発明の他の目的は、コンピュータ等のデジタルシステムに用いられる１ビット又は２以上のビットのデータを指定時に記憶させ、メモリーセルから読み出す改良された方法を提供することである。
【０００９】
本発明の他の目的は、コンピュータ等のデジタルシステムの内蔵メインメモリー用ＲＡＭとして用いることができる多数のビットの２値データを記憶させ、読み出す改良された方法を提供することである。本発明の他の目的は、コンピュータ等のデジタルシステムの内蔵メインメモリー用ＲＯＭとして用いることができる多数のビットの２値データを記憶させ、読み出す改良された方法を提供することである。
【００１０】
本発明の他の目的は、ビデオ、オーディオ及びコンピュータのデータを記録するメモリーカートリッジ内に同一の複数のセルからなる１個のアレーを形成できるスタティックメモリーセル用のデータの記録と再生方法を提供することである。なお、前記データの記録と再生は可動部のない特定目的のレコーダーで行われる。
【００１１】
本発明の他の目的は、ビデオ、オーディオ及びコンピュータのデータを記録するメモリーカード内に同一の複数のセルからなる１個のアレーを形成できるスタティックメモリーセル用のデータの記録と再生方法を提供することである。
【００１２】
本発明の他の目的は、コンピュータ等のデジタルシステムの内蔵メインメモリーとして、書き込み読み出し消去フォーマットで大容量のデータを永久に記憶する方法を提供すること、及びこのようにすることによって磁気ディスク、磁気テープ及びＣＤ−ＲＯＭのようなデータ記憶方法と比べて駆動電力を大幅に減少させたデータ記憶方法を提供することである。本発明の他の目的及び利点は、添付の図面並びに適切な実施例の詳細な説明の記載から、当業者には容易に理解されるであろう。
【課題を解決するための手段】
【００１３】
上記課題を解決するための電磁気又は磁気素子を有し、１つ以上のビットを処理する単一トランジスタ型スタティックメモリーセルアレーにデータを記憶させ、メモリーセルアレーから記憶されたデータを読み出す方法は、下記の段階を含むものである。
（ａ）メモリーセルアレーに記憶される１語のデータの標準語長を、この１語のデータが含むことができる最大数の２値ビットを特定することによって決定する段階、
（ｂ）上記標準語長のデータ語を含む最大数の２値ビットが配置されることができる各々可能な唯一無二の標準語長のデータの形成がなされ、上記唯一無二の標準語長のデータがメモリーセルアレー内の対応する唯一無二の標準語長のアドレススペースに分配されるように、メモリーセルアレー内にアドレススペースを配置する段階、
（ｃ）メモリーセルアレー内の対応する唯一無二の標準語長のアドレススペースに、唯一無二の標準語長のデータをそれぞれ記憶させる段階、
（ｄ）データ読み出しサイクルの間、読み出されるメモリーセルを選択するための行アドレス選択線に所定の読み出し電圧Ｖｉｎを印加する段階、
（ｅ）上記所定の電圧を読み出しビット線に印加し、上記所定の読み出し電圧に対応する読み出し電流が上記読み出しビット線及び読み出し素子に流れるようにする段階、
（ｆ）上記所定の読み出し電圧がトランジスタの読み出しエミッタ端子に印加されるとき、上記トランジスタが直ちに飽和モードで動作するように、又は上記トランジスタのエミッタ端子とコレクタ端子との間の電圧が一定に固定されるように十分な値を有しているのかを判断する段階、
（ｇ）感知回路でデータ読み出し動作に必要な総電圧を測定する段階、
（ｈ）上記トランジスタの設計時に与えられる飽和モード時に必要な読み出し電圧と上記トランジスタのエミッタ端子及びコレクタ端子間の電圧とを加算し、その値を上記総電圧から減算することによって１つのメモリーセルに記憶されたデータの２値ビット数と直接的に比例する値を求める段階、及び
（ｉ）上記感知回路を利用して上記１つのメモリーセルに記憶されたデータの２値ビット数と直接的に比例する値を１つの２値ビットを表す所定の電圧量に分け、１つのメモリーセル内に記憶されるデータの総２値ビット数を得る段階。
【発明の効果】
【００１４】
本発明のデータ記憶素子は磁性材料で作られているから、信号を運ぶ金属線をチップにエッチングする容易さと同様に、各メモリーセルに容易に組み込むことができる。現在の１６メガビット、６４メガビット、及び２５６メガビットのＤＲＡＭメモリーチップに比べたとき、本発明は第１実施例や第２実施例の良好な変形を様々な方法で上記ＤＲＡＭメモリーチップに提供する。
【００１５】
第１に、これはＤＲＡＭが名前の通りダイナミックであるように永久にスタティックな書き込み読み出し消去メモリーである。本発明は、第１実施例においては、全てのデジタルシステム用のＳＲＡＭ、ＲＡＭ、ＲＯＭ及びＥＰＲＯＭとして働くことができ、このデジタルシステムのメインメモリーに記憶されたデータはデジタルシステムの電源がオフにされるときに、磁気ディスクや磁気テープのような周辺記憶システムにダウンロードされる必要がない。
【００１６】
第２に、第２実施例においては、本発明は上記の特徴に加えて、現在のＤＲＡＭメモリーに比較するとメモリーセル毎のデータ記憶容量が大きいという特徴を有する。１６メガセルＤＲＡＭチップは、正確に１６，７７７，２１６個のメモリーセルを有し、チップ毎に正確に１６，７７７，２１６ビットのデータ即ち２，０９７，１５２バイトのデータを記憶する。これに対して、本発明の第２実施例における１６メガセルメモリーチップは正確に１６，７７７，２１６個のメモリーセルを有するが、前述した特定形式の最大５０００ビットのデータを各メモリーセルが記憶するときには１６，７７７，２１６×５０００ビット、即ち８．３８８６０８×１０10ビット、従って１．０４８５７６×１０10バイト即ち１０．４８５７６ギガバイトのデータを記憶する。ここに、５０００という数は一例であって、メモリーセルの設計パラメータによって決まるものである。
【００１７】
第３に、第１、第２及び第３実施例において、本発明はメモリーカートリッジ又はメモリーカードの形で実施することができる。即ち、本発明は、（ａ）第１及び第２実施例において、空のメモリーカートリッジ又は空のメモリーカードとして実施される。そしてこれらの消去可能なメモリーカートリッジ又はメモリーカードはデジタルシステムが磁気ディスクや磁気テープの駆動に現在では消費されている電気エネルギーを保存する必要があるような状況の下で、データを記録するのに用いられる。
【００１８】
又、本発明は、（ｂ）その第２実施例において、ビデオ・オーディオプレーヤー用の記録済メモリーカートリッジ又はメモリーカードとして実現することができる。この記録済メモリーカートリッジ又はメモリーカード用のビデオ・オーディオプレーヤーは、モータのような可動部を有しないものである。更に、この場合も磁気ディスクや磁気テープやレーザーディスクの駆動に現在では消費されている電気エネルギーを保存することができる。
【００１９】
更に、本発明は、（ｃ）その第３実施例において、様々なデジタルシステムに利用されるＲＯＭカートリッジ又はＲＯＭメモリーカードとして実施できる。ここでは、これらのＲＯＭカートリッジ又はＲＯＭメモリーカードは、予め準備されたソフトウエアが記録されている。これは、非常に大きな記憶スペースが必要な長大なソフトウエアプログラムが繰り返し利用され、且つデジタルシステムの主永久記憶装置に取り入れられるような場合に便利である。これは、現在のスタティックＲＡＭ（ＳＲＡＭ）、ＲＯＭ或いはＤＲＡＭと違って、本発明が膨大なデータ記憶容量を有するから実現できるのである。
【００２０】
第４に、本発明は第２実施例と第３実施例において、光ディスク駆動装置は勿論、ディスク駆動装置や磁気テープの如き周辺データ記憶装置と、トランジスタ６個からなるスタティックＲＡＭの両方と比較した場合、エネルギー消費が少ないものである。例えば、前述した如く１個のセルが５０００ビットのデータを記憶するように設計されている場合、本発明の１６メガセルＩＣチップは１０．４８５７６バイトを記憶することができ、これは最新のダブルサイドＣＤ−ＲＯＭが記憶するものと略等しい。本発明は、データの記憶とデータへのアクセスにモータ機構を駆動するので大きなエネルギーを必要とする現在の記憶駆動装置でなく、オンボード主記憶装置であるという利点を有する。
【００２１】
第５に、本発明は現行のトランジスタ６個からなるＳＲＡＭに比べると、書き込みと読み出しサイクル時間が短いという特長を有する。これは、本発明における個々のメモリーセルがトランジスタ６個からなるＳＲＡＭのメモリーセルよりも小さく、従って書き込み又は読み出されるビット毎のデータ信号の伝達時間を小さくできるからである。
【００２２】
第６に、現行のトランジスタ６個からなるＳＲＡＭはそのフリップフロップ型メモリーセルにデータを保持するためには一定の直流電力供給が必要であるが、本発明ではそのような必要がないので、エネルギーの節約となる。本発明においては、データは電磁エネルギーとして記憶されるから、電源をオフにした場合でもデータは保持される。本発明をいくつもの実施例を示して詳細に説明したが、本発明は勿論これらの実施例に限定されるものではない。
【発明を実施するための最良の形態】
【００２３】
本発明は下記の段階を含むメモリーセルアレーにデータを記憶させることを含む方法である。
（ａ） メモリーセルアレーに記憶される１語のデータの標準語長を、この１語のデータが含むことができる最大値の２値ビットを特定することによって決定する段階。
（ｂ） 上記標準語長のデータ語を含む最大値の２値ビットが配置されることができる各々可能な唯一無二の標準語長のデータの形成がなされ、上記唯一無二の標準語長のデータがメモリーセルアレー内の対応する唯一無二の標準語長のアドレススペースに分配されるように、メモリーセルアレー内にアドレススペースを配置する段階。
（ｃ） メモリーセルアレー内の対応する唯一無二の標準語長のアドレススペースに、唯一無二の標準語長のデータをそれぞれ記憶させる段階。
【実施例】
【００２４】
図３Ａは本発明の第１、第２実施例を説明するための図であり、単一トランジスタ型スタティック書き込み読み出し消去メモリーを示す。トランジスタＭ20は行アドレス選択線２４によってスイッチオンされ、データ書き込みビット線２６はデータの書き込みに用いられる。データ読み出しビット線２８はデータの読み出しに用いられ、データ消去ビット線３２はデータの消去に用いられる。データ読み出し素子３４は電磁気又は磁気素子３６に物理的に程よく近接して設けられ、従って電磁気素子又は磁気素子３６の特定の方向の電磁界又は磁界３８がデータ読み出し素子３４を横切っている。
【００２５】
図３Ｂ１は本発明の第３実施例においてＢＪＴ技術に基づいた単一トランジスタ型読み出し専用メモリーセル（ＲＯＭ）である。図３Ａの回路で必要であるデータ書き込みビット線２６とデータ消去ビット線３２は図３Ｂ１では除去されているが、読み出し専用メモリーセルではデータは製造時に書き込まれ、且つ消去はできないからである。同様の理由から、図３Ａの回路のトランジスタＭ20からはデータ書き込み用電圧電流入力エミッタ５２とデータ書き込み用電圧電流入力エミッタ５６は除去されており、図３Ｂ１のトランジスタＭ21はエミッタ１個のトランジスタである。
【００２６】
図３Ｂ２はＭＯＳ技術に基づいた単一トランジスタ型読み出し専用メモリーセル（ＲＯＭ）である。データ読み出しビット線６８は、データ読み出し感知回路７４によって活性化される。データ読み出し感知回路７４は、データ線７２とデータ読み出しビット線６８の間に接続されている。データ読み出しビット線６８には読み出し電圧と対応する読み出し電流が加えられる。従って、データ読み出し感知回路７４は点４００と点６００との間の電圧を測定することができ、そしてデータ読み出し素子３４に発生する電圧であってメモリーセルに一時に記憶できるデータ量に比例した電圧を測定することができる。
【００２７】
図４Ａはデータ読み出し素子３４がインジウムアンチモン半導体であって、図示の方向の電磁界３８が存在している場合に電流４２がその端子を通って図示の方向に流れたときに発生する端子間電圧の変化を示したものである。図４Ｂはデータ読み出し素子３４が鉄ニッケル合金であって、図示の方向の電磁界３８が存在している場合に電流４２がその端子を通って図示の方向に流れたときに発生する端子間抵抗の変化を示したものである。
【００２８】
図５は本発明の第１の実施例においてデータ読み出しサイクル期間にアクティブモードで動作しているトランジスタＭ20の電圧変移特性を示す。本発明の第２実施例においては、トランジスタＭ20は飽和モードで動作する。
【００２９】
図６は２以上のビットのデータを一時に記憶するように設計された単一トランジスタ型スタティック書き込み読み出し消去メモリーセルの回路図である。書き込み読み出し消去感知回路４６はデータ読み出しサイクル期間に点２００と点２２０に接続され、従って本発明の第２実施例において詳細に説明する如くデータ読み出し回路ループに発生する電圧を測定する。これは、列書き込み読み出し消去感知回路４６にコレクタ端子５５のコレクタ電圧を読み出させることによっても実現できる。
【００３０】
図７は書き込みサイクル、読み出しサイクル及び消去サイクルの各期間中に、トランジスタＭ20の特定のエミッタが「高」即ち、接続され或いはオン状態になっており、その他のエミッタが「低」即ち、接続が解かれ或いは開状態になっているかを示す図である。
【００３１】
図８はＩＣ半導体メモリーチップ上に製造することができる本発明の２５６×８メモリーセルアレーを示す。個々のメモリーセルは第１の実施例即ち１ビットのデータを一時に記憶するメモリーセルか、第２の実施例即ち２以上のビットの特定形式のデータを一時に記憶するメモリーセルのいずれかを構成する。行アドレスデコーダ回路４４と列アドレス感知回路４６をメモリーチップの外に配置するという設計でも本発明の目的と機能に何ら問題がないようにできるが、ここではいずれもメモリーチップ上に配置されている。
【００３２】
図９は本発明の第２実施例における２５６×８メモリーセルアレー、及びプログラム１とプログラム２を示す。プログラム１とプログラム２は夫々が８つの命令を有し、且つ各命令は標準語長の８ビットを有する。通常は、このメモリーセルアレーはこれらのプログラムの１つを記憶するだけである。しかし、本発明の第２実施例は同時に２つのプログラムを記憶することができる。何故なら、第２実施例の詳細な説明から明らかな如く、そのメモリーセルは２以上のビットの特定形式のデータを一時に記憶するように設計されているからである。
【００３３】
図１０は書き込みサイクル、読み出しサイクル及び消去サイクルの各期間中に、「高」即ち、接続され或いはオン状態になっているエミッタはどれか、且つ、「低」即ち、接続が解かれ或いは開状態になっているエミッタはどれかを示す真理値表である。
【００３４】
図１１は金属酸化物半導体技術に基づいた本発明の第３実施例、即ち読み出し専用メモリーフォーマットのメモリーセルアレーを示す。データ読み出しビット線６８と７２はデータ読み出し感知回路７４によって制御され、行アドレス選択線８０は行アドレスデコーダ回路８２によって制御される。
【００３５】
以下、本発明の実施例を更に詳細に説明する。
【００３６】
図３Ａは単一トランジスタ型スタティック書き込み読み出し消去メモリーセルとしての本発明の第１実施例で、マルチエミッタ型トランジスタＭ20は行アドレスデコーダ回路４４によって制御され活性化される行アドレス選択線２４によりスイッチ・オンされる。トランジスタＭ20は１＋０＋０＝１、０＋１＋０＝１及び０＋０＋１＝１の論理演算を行うＯＲ機能のための入力端子となる３つのエミッタ５２、５４及び５６を有しており、書き込みサイクル、読み出しサイクル及び消去サイクルのいずれかの機能サイクル期間中に、１つのエミッタのみが「高」入力で、且つその他のエミッタは「低」入力、即ち開状態のまま或いは図３Ａの書き込み読み出し消去感知回路４６内の信号供給を受けないように信号入力線の接続が切断されて上記実行中の特定の機能サイクルには関与しないように条件付けられている。エミッタ５２はデータ書き込みに、エミッタ５４はデータ読み出しに、そしてエミッタ５６はデータ消去にそれぞれ用いられ、この場合の真理値表は図１０の通りである。また、各データ機能サイクル期間中のエミッタ入力も図１０に示す通りである。ここで、一時に許容される機能は３つの中の１つだけであり、２つ又は３つの機能が書き込み読み出し消去感知回路４６によって同時に実行されることはない。
【００３７】
データ書き込みサイクル機能においては、データ書き込みビット線２６は書き込み読み出し消去感知回路４６によって活性化され、且つデータ読み出しビット線２８とデータ消去線３２は該回路４６によって不活性化、即ち該回路４６との接続を切断される。予め定められた大きさのデータ書き込み電圧がデータ書き込みビット線２６に与えられ、従って、これに対応したデータ書き込み電流がデータ書き込みビット線２６を流れ、且つ電磁気又は磁気素子３６を矢印で示す方向（図４Ａ、４Ｂ）に流れる。すると、所定の大きさの電磁気又は磁気が誘導され、これに対応した大きさの電磁界又は磁界３８（これが１ビットのデータを表す）が発生する。
【００３８】
データ書き込み電流は、データ書き込み入力用エミッタ端子５２に接続されたデータ書き込み線２６を流れる。データ書き込み線２６には書き込み読み出し消去感知回路４６によってデータ書き込み電圧Ｖ1が与えられが、このデータ書き込み電圧Ｖ1 はデータ書き込み入力用エミッタ端子５２の入力として作用し、出力段に出力電圧ＶO1を与える。同様に、データ書き込み入力用エミッタ端子５２にデータ書き込み電流Ｉ1が与えられると、コレクタ端子５５には対応する出力電流が発生する。電圧ＶO1と出力電流は、データ線３５を介して書き込み読み出し消去感知回路４６によって出力段において測定されるが、これはデータ書き込み回路ループの接続と機能が適切か否かをそれぞれチェックするためである。 
【００３９】
電磁界又は磁界３８を誘導する電磁気又は磁界は、以下に詳述するように、データ読み出し素子の電圧Ｖ2がトランジスタＭ２０を導電状態にさせるように機能する所定の適切な大きさでなければならない。１つの所定の大きさの電磁気又は磁気は「高」ビット即ち論理「１」を表し、他の所定の大きさの電磁気又は磁気は「低」ビット即ち論理「０」を表す。メモリーセルに記憶されたデータを読み出すために、データ読み出しビット線２８には３Ａ図の書き込み読み出し消去感知回路４６によって所定の大きさの読み出し電圧が与えられる。読み出し電圧によって発生する読み出し電流は、図４Ａ及び図４Ｂに示すように、データ読み出しビット線２８を流れ、且つデータ読み出し素子３４を流れる。データ読み出し素子３４がインジウムアンチモン半導体である場合、その端子間に発生する電圧Ｖ２はデータ読み出し電流Ｉ2又はＩ3がその端子間を流れるときに発生する電磁界又は磁界３８、即ちＨx 又はＨy に比例して変化する。
【００４０】
データ読み出し素子３４の端子間に発生する電圧Ｖ2
と電磁界又は磁界３８即ちＨx との関係は次式で表される。
Ｖ2 ＝（１／Ｓ）ＫＩ2 ＨxここにＶ2 はデータ読み出し素子３４の端子間に発生する電圧、Ｋはインジウムアンチモン半導体に特有の定数、Ｈx
は電磁気又は磁気素子３６の電磁界又は磁界、Ｉ2 はデータ読み出し素子３４を通過して流れるデータ読み出し電流、Ｓはデータ読み出し素子３４の幅である。ＳとＫは設計上で与えられた定数であり、且つ電流Ｉ2
の大きさは一定であるから、データ読み出し素子３４の端子間に発生する電圧Ｖ2 は電磁気又は磁気素子３６の電磁界又は磁界３８即ちＨx に対応した電磁気又は磁気の強さに比例する。この電磁気又は磁気の強さは、メモリーセルに記憶された「高」即ち「１」又は「低」即ち「０」のいずれかの形式のビットに比例する。
【００４１】
データ読み出し素子３４の端子間に発生する電圧Ｖ2
はデータ読み出し用電圧電流入力エミッタ端子５４に対する入力電圧として作用する。図５を参照して説明すると、入力エミッタ端子５４への入力電圧Ｖ2 がトランジスタＭ２０を導通させるのに充分な大きさの低さであれば、コレクタ端子の供給電圧ＶCCと略等しい出力電圧Ｖ0L即ち電圧Ｖ02が出力段に表れるが、これが「低」即ち「０」を与える。入力電圧Ｖ2
が増加すると、入力エミッタ電流ＩE が増加し、それに伴ってコレクタ電流ＩC を増加させる。すると出力電圧Ｖ02は略ＶOH即ちＶCE(sat)まで上昇する。これが「高」即ち「１」ビットを表す。しかしながら、本発明に用いられる或る種のトランジスタでは、ＶCE(sat)
は負であり、従ってＹ軸の負の大きな電圧を下限値としている図５に於いて、出力電圧の増加はＹ軸の正の方向への変化を示す。
【００４２】
ＶOHとＶOLは書き込み読み出し消去感知回路４６によって測定され、記憶されたビットが決定される。「高」出力電圧はＶOH、「低」出力電圧はＶOL、ＶOH＝ＶCE(sat)
、ＶOL＝ＶCCであるから、ＶOH＝ＶCE(sat) は「高」即ち「１」ビットを表し、ＶOL＝ＶCCは「低」即ち「０」ビットを表す。「高」即ち「１」ビットと「低」即ち「０」ビットは、本発明の目的に照らして、且つ機能を損なうことなく、入れ換えることが可能である。
【００４３】
データ読み出し素子３４は、図４Ｂに示すように、電磁界又は磁界Ｈyが存在しているときに電流Ｉ2 がそこを流れるとその端子間の抵抗が変化する鉄ニッケル合金製素子であってもよい。この場合の抵抗Ｒ3 と電磁界又は磁界Ｈy との関係を表すのに通常用いられる関係式は次の通りである。
Ｒ3 ＝（ΔＲ／ΔＲmax ）＝１−（Ｈy ／Ｈo ）（Ｈy ／Ｈo ）
ここで、Ｈy に対するΔＲの応答性は外部バイアス磁界を導入することによって、直線的にすることができる。オームの法則によりＶ3＝Ｉ3 Ｒ3 であり、且つＩ3 は設計及び状況によって一定に選ばれているから、図３Ａと４Ｂに於けるデータ読み出し素子３４の両端に発生する電圧Ｖ3 は抵抗Ｒ3 に比例し、従って電磁界又は磁界Ｈyに比例する。電磁界又は磁界Ｈy は、図３Ａの電磁気又は磁気素子３６に電磁気又は磁気として記憶されている「１」即ち「高」又は「０」即ち「低」のいずれかの形式のビットのデータに比例する。
【００４４】
データ読み出し入力エミッタ端子５４に於ける入力電圧Ｖinが、与えられた入力電圧Ｖ3であるとき、図５に関して前述した通り、書き込み読み出し消去メモリーセルの出力段には対応する出力電圧Ｖ02が表れる。データ読み出し電流Ｉ3がその端子間を通過して流れるとき、電磁界又は磁界３８と抵抗変化ΔＲと間に直線的関係が成立する結合型磁気ストリップを、データ読み出し素子３４として用いてもよい。更に、電圧Ｖ2とＶ3 、及び電磁界又は磁界３８との間に成立する他の関係式を用いることによって、データ読み出し素子３４としてのインジウムアンチモン素子や鉄ニッケル合金素子の組成と寸法を、多少変更することができる。
【００４５】
メモリーセルに記憶されたデータの消去は、図３Ａの書き込み読み出し消去感知回路４６が所定の電圧をデータ消去ビット線３２に与えて、これを活性化し、同時に他のデータ線を不活性化することによって行われる。すると、対応する電流がデータ消去ビット線３２を流れ、更にデータ書き込みビット線２６を流れるデータ書き込み電流とは逆方向に電磁気又は磁気素子３６を通過して流れる。電磁気又は磁気素子３６の消磁が行われ、電磁気又は磁気素子３６に電磁気又は磁気として記憶されていたデータは消去される。メモリーセルに記憶されていたデータを消去する前に、データ読み出しサイクルを始動して、メモリーセルに記憶されていたデータビットの形式が特定されることが好ましい。
【００４６】
入力電圧ＶinがＶ2 であるとき、この電圧Ｖ2 はトランジスタＭ20のコレクタ端子５５のコレクタ電圧ＶCCとベース端子の接地基準電圧との関係で能動的領域に於いてトランジスタＭ20を充分に導通させる大きさでなければならない。加えて、トランジスタＭ20が１ビットメモリーセルの好ましい実施例を実現するようにメモリーセル回路に採用されるのに必要なエミッタ抵抗、コレクタ抵抗、ベース抵抗が、図３と図８の書き込み読み出し消去感知回路４６とデコーダ回路４４によってそれぞれ与えられる。この構成は必要であり且つ便利である。何故なら必要とされるエミッタ抵抗、コレクタ抵抗、ベース抵抗はいずれの１メモリーセルの部品ではなく、エミッタとコレクタ抵抗のための行内の全てのメモリーと、及びベース抵抗のための選択された列内の全てのメモリーセルに共用のものである。ＩＣチップに占める個々のメモリーセルの寸法は、この共用設計によって相当に小さくできた。
【００４７】
図８の行アドレスデコーダ回路４４は、メモリーセルの行選択の前は、各セルのトランジスタＭ20のベースに接続されている全ての行アドレス選択線２４を接地電位以外の電圧、好ましくは基準電圧より低い電圧に保持し続けなければならない。これによって、図３Ａのエミッタ端子５４に入力電圧ＶinとしてＶ2
が加えられたときに、行アドレスデコーダ回路４４はトランジスタＭ20のベース電圧を導通に必要な接地基準電圧に等しくしてトランジスタＭ20を活性化する。スイッチングトランジスタＭ20のベース端子３７の説明は、本発明に用いられるトランジスタの種類を説明するのに特に重要である。スイッチ動作と結果が同じであれば、他の種類のトランジスタであっても、本発明に用いることができる。
【００４８】
本発明の第１実施例に於いて、データ入力エミッタ端子５４の入力電圧Ｖinは、列書き込み読み出し消去感知回路４６によって図３Ａのデータ読み出しビット線２８に加えられた電圧ＶR
と、データ読み出し素子３４の端子間の電圧Ｖ2 又はＶ3 との和の電圧でもよい。この場合Ｖin＝ＶR ＋Ｖ2 又はＶin＝ＶR ＋Ｖ3となる。また、入力電圧ＶinとしてＶ2
或いはＶR ＋Ｖ2 又はＶR ＋Ｖ3 を用いて、Ｖ2 又はＶ3 に対応して出力端子に「１」即ち「高」ビットを表す電圧ＶOH＝ＶCE(Sat) を発生させるか、或いは他のＶ2
又はＶ3 に対応して出力端子に「０」即ち「低」ビットを表す電圧ＶOL＝ＶCCを発生させるかは設計者の選択に関するものである。
【００４９】
図５と図６に示す本発明の第２実施例を以下に詳細に説明する。本発明の第２実施例において、図６の書き込み読み出し消去メモリーセルは、一時に特定の型式の１ビット又は２以上のビットのデータを記憶するように設計されている。この特定の型式のデータは、一時にメモリーセルに全部が「１」即ち「高」ビットとして記憶されるか、又は全部が「０」即ち「低」ビットとして記憶されるものであって、これらの組合せのビットの型式で記憶されるものではない。図６の書き込み読み出し消去メモリーセルにデータを書き込むために、トランジスタＭ20のベース端子３７に所定の信号を加えることによって１個のメモリーセルが選択される。データ書き込み線ビット２６に列読み出し書き込み消去感知回路４６によって所定の電圧を加えられると、対応する電流がデータ書き込みビット線２６を流れ、電磁気又は磁気素子３６を通過して流れ、これによって電磁気又は磁気素子３６に対応する電磁気又は磁気が発生する。
【００５０】
一度データがメモリーセルに書き込まれると、列読み出し書き込み消去感知回路４６によって与えられた電圧と電流はデータ書き込み入力エミッタ端子５２の入力信号となり、トランジスタＭ20の出力段であるコレクタ端子には対応するデータ書き込み出力電圧と電流が発生する。列読み出し書き込み消去感知回路４６は、これらのデータ書き込み出力電圧と電流を測定してデータ書き込み回路ループの接続と機能が適切か否かを判定する。
【００５１】
メモリーセルに書き込まれて記憶される同じ特定のデータ形式の付加的２値ビット毎に、行アドレス選択線２４が行アドレスデコーダ回路４４によって活性化される。データ書き込みビット線２６に列読み出し書き込み消去感知回路４６によって所定の電圧が与えられると、対応する電流がデータ書き込みビット線２６を流れ、電磁気又は磁気素子３６を通過して流れ、これによって電磁気又は磁気素子３６に対応する電磁気又は磁気が発生する。この電磁気又は磁気の強さは、付加的２値ビットを含むメモリーセルに現に記憶されている特定のデータ形式の２値ビットの総数を表す。データ書き込み電圧と電流はデータ書き込み入力エミッタ端子５２の入力信号となりトランジスタＭ20の出力段であるコレクタ端子５５には対応するデータ書き込み出力電圧と電流が発生する。列読み出し書き込み消去感知回路４６は、これらのデータ書き込み出力電圧と電流を測定してデータ書き込み回路ループの接続と機能が適切か否かを判定する。
【００５２】
図６の単一トランジスタスタティック書き込み読み出し消去メモリーセルに記憶されたデータを読み出すためには、図８の行アドレスデコーダ回路４４が行アドレス選択線２４に所定の電圧を加えることによって、これを活性化する。データ読み出しビット線２８に列書き込み読み出し消去感知回路４６によって所定のデータ読み出し電圧を加えると、対応するデータ読み出し電流がデータ読み出しビット線２８とデータ読み出し素子３４を通過して流れる。第１実施例において既に説明したように、データ読み出し素子３４は、図４Ａに示すように電磁界又は磁界が存在するときに電流が流れると、その端子間電圧が変化するインジウムアンチモン半導体素子、又は図４Ｂに示すように電磁界又は磁界が存在するときに電流が流れると、その端子間抵抗が変化する鉄ニッケル合金製素子である。
【００５３】
データ読み出し素子３４をデータ読み出し電流が流れると、素子の本体を横切っている電磁界又は磁界３８（図４ＡではＨx、図４ＢではＨy ）の強さに比例して、その端子間電圧が変化する。電磁界又は磁界Ｈx 又はＨy の強さは、電磁気又は磁気素子３６を流れる電流によって発生する電磁気又は磁気の強さに依存する。電磁気又は磁気素子３６の電磁気又は磁気の総計の強さは、図６の列書き込み読み出し消去感知回路４６によってメモリーセルに書き込まれた特定の形式のデータの２値ビットの総数に直接比例する。従って、データ読み出し素子３４の端子間電圧Ｖ2は、その時メモリーセルに記憶されていた特定形式のデータの２値ビットの総数で表されるデータの大きさに直接比例する。電圧Ｖ2 はそれだけで、又は書き込み読み出し消去感知回路４６によってデータ読み出しビット線２８にデータ読み出し電圧が加えられた時に作られ、図６のデータ読み出し入力エミッタ端子５４の入力電圧Ｖinとなる。
【００５４】
本発明の第２実施例のデータ書き込みサイクル期間に関して既に説明したように、それだけで又は書き込み読み出し消去感知回路４６によってデータ読み出しビット線２８にデータ読み出し電圧が加えられた時に作られた電圧Ｖ2は、それが１ビット又は特定形式の２以上のビットのデータであっても、トランジスタＭ20を直ちに飽和モードにさせるのに充分な大きさでなければならない。電圧Ｖinがデータ読み出し入力エミッタ端子５４に入力電圧として加わると、トランジスタＭ20を飽和モードにし、その入力エミッタ端子５４とコレクタ端子５５の間の電圧ＶCEを一定の値にする。本発明の第２実施例ではＶCE＝ＶCE(sat)であり、メモリーセルにデータが記憶されている限り、電圧Ｖinの大きさに無関係に一定である。
【００５５】
図６において、列書き込み読み出し消去感知回路４６は、データ読み出し回路ループの電圧Ｖxを測定する。ところで、Ｖx ＝Ｖin＋ＶCE(sat) であり、Ｖin＝Ｖin(sat) ＋Ｖ(data)であるから、Ｖx ＝Ｖin(sat) ＋Ｖ(data)＋ＶCE(sat)となる。ここで、Ｖxはデータ読み出し回路ループの電圧で列書き込み読み出し消去感知回路４６で読み出される電圧であり、Ｖin(sat) はトランジスタを飽和モードにさせるのに必要な入力電圧であり、Ｖ(data)はメモリーセルに電磁気又は磁気として記憶されている２値ビットのデータの実際の値を表す電圧で、データ読み出し素子３４に発生する電圧であり、更にＶCE(sat)はデータ読み出し入力エミッタ端子５４とデータ出力コレクタ端子５５の間の電圧である。
【００５６】
Ｖin(sat) もＶCE(sat) も、利用されるトランジスタＭ20が決まれば、必然的に定まる一定の値である。従って、ＶxはＶ(data)に直接比例する。Ｖx を測定し、且つ測定したＶx からＶin(sat) とＶCE(sat) を差し引けば、一時にメモリーセルに記憶された２値ビットの総数であるデータの実際のデータの大きさを表す電圧Ｖ(data)を得ることができる。
【００５７】
特に、１つの「１」即ち「高」又は「０」即ち「低」の如き特定の形式の２値データの各ビットには、均一な代表的な電圧が割り当てられる。例えば、１つの「１」即「高」ビットには、１ミリボルトの代表的電圧が割り当てられる。特定のデータ形式の単位ビットを表す均一な代表的な電圧の大きさは、電磁気又は磁気素子３６の実際の寸法、電磁気又は磁気とこれに対応する電磁界又は磁界の強さ、電磁気又は磁気素子３６の選定された寸法と電磁気又は磁気特性、その端子間電圧に影響を与える電磁界又は磁界の強さに関連したデータ読み出し素子３４の寸法と感度並びに使われるデータ読み出し電流の大きさ、及び、列書き込み読み出し消去感知回路４６がデータ読み出し素子３４の端子間の電圧従って図６のデータ読み出し回路ループの点２００と点２２０との間の電圧の小さな増加分を測定する場合の感度に依存する。
【００５８】
好ましくは、スイッチングトランジスタＭ20、列書き込み読み出し消去感知回路４６、データ読み出し素子３４、及び電磁気又は電磁素子３６は、全てのメモリーセルのデータ記憶容量を完全に利用するために、各ビット単位毎（又は特定の形式のデータの１ビット毎）に最小のマイクロボルトから最大のミリボルトまでの範囲内に入るビット単位増加分の代表的電圧を持つＶ(data)、即ちデータ読み出し素子34の端子間電圧を小さな電圧を測定し易いような個々のコンポーネントパラメータを有するべきである。しかしながら、単位ビットの代表的電圧の範囲が上述の好ましい例に限定されることはなく、電磁気又は磁気素子３６とデータ読み出し素子３４に関して選定された設計上のコンポーネントパラメータに基づいて他の範囲にすることも可能である。
【００５９】
例えばトランジスタＭ20が飽和モードにあり、Ｖxが５ボルト、ＶCE(sat) が−０．１ボルト、Ｖin(sat) が＋０．１ボルトであれば、Ｖ(data)は前述の関係式
Ｖx ＝Ｖin(sat) ＋Ｖ(data)＋ＶCE(sat)
を用いて次のように算定される。即ち、
Ｖ(data)＝Ｖx −Ｖin(sat) −ＶCE(sat) ＝５−（０．１）−（−０．１）＝５ボルト
となる。ところでＶxはコレクタ端子５５の電圧Ｖc と等しい。従って、Ｖ(data)は列書き込み読み出し消去感知回路４６を用いてコレクタ端子電圧Ｖc を測定し、この値からＶin(sat)とＶCE(sat) を差し引くことで簡単に得ることができる。
【００６０】
１個のメモリーセルに記憶されている特定形式のデータの２値ビットの総数を得るためには、電圧Ｖ(data)を１つのビット単位を表す単位ビット代表電圧、ここでは１ミリボルトで割ることによって得られる。上述の例では、５ボルト÷１ミリボルト＝５０００から、特定形式（一時にメモリーセルに記憶されるのは全て「１」即ち「高」ビットであるか、全て「０」即ち「低」ビットであって、これらの組合せはない。）の２値ビットの総数は５０００ビットとなる。１個のメモリーセルに記憶されるビットの総数とビット形式が測定され、決定されると、このメモリーセル内に記憶されている総数のビットの１個のビットと同じものがデータバスを介してバッファレジスタ即ちマイクロプロセッサレジスタに送られ、ここで計算に用いられる。「１」即ち「高」の単位ビットを表す電圧と同じ代表的電圧を、「０」即ち「低」の単位ビットを表す代表的電圧としてもよい。また、「１」即ち「高」の単位ビットも「０」即ち「低」の単位ビットも、異なる電圧としてもよい。
【００６１】
図３Ａ、図６及び図８の列書き込み読み出し消去感知回路４６は制御線Ｒ／Ｗ／ＥとＣＳを有する。制御線Ｒ／Ｗ／Ｅは要求された動作サイクルを特定するために書き込み読み出し消去入力信号が加えられる制御線であり、制御線ＣＳはマルチチップメモリーシステムの所定のチップを選ぶための制御線である。更に、図３Ａ、図６及び図８の列書き込み読み出し消去感知回路４６は、所望のメモリーサイクルが実行されるように、全ての必要なデータ出力電圧・電流を増幅し全ての測定信号を所望のレベルにし、且つメモリーセル回路が適切に機能するようにするために、必要なコレクタ・エミッタ間抵抗とともに、電流電圧測定増幅回路を具備している。列書き込み読み出し消去感知回路４６に備えられている必要なコレクタ・エミッタ間抵抗は、不可欠且つ便利なものである。何故なら必要なコレクタ・エミッタ間抵抗は個々のメモリーセル毎の部品ではなく、列内の全てのメモリーセルに共用のものであり、従ってＩＣチップに占める個々のメモリーセルの寸法は、この共用設計によって相当に小さくできた。
【００６２】
図６の単一トランジスタ型スタティック書き込み読み出し消去メモリーセルにおいてデータを消去するためには、メモリーセルがデコーダによって行アドレス選択線２４に所定の電圧を加えることによって選択される。列書き込み読み出し消去感知回路４６はデータ消去ビット線３２にデータ消去電圧を加える。すると、これに対応したデータ消去電流が、データ書き込み電流が流れた方向とは逆方向に、データ消去ビット線３２とデータ記憶用の電磁気又は磁気素子３６を流れる。これによってデータ記憶用の電磁気又は磁気素子３６の消磁が行われ、電磁気又は磁気として記憶されていたデータは消去される。
【００６３】
データ消去電流は特定形式のデータの２値ビットの所定の総数を表す大きさでデータ記憶用の電磁気又は磁気素子３６に流されるが、これはデータ記憶用の電磁気又は磁気素子３６を磁化するのに用いられるデータ書き込み電流と等しい大きさである。それ故、データ記憶用の電磁気又は磁気素子３６の磁化を減少させることによって所定数のデータビットを一時に消去することができる。勿論、付加的２値ビットを含む、メモリーセルに現に記憶されている特定形式のデータの２値ビットの総数を表す強さの磁化によって、データ記憶用の電磁気又は磁気素子３６の磁化を増加させれば、所定数のビットのデータを一時に書き込むことが可能である。或る設計においては、データを消去する前にメモリーセルに記憶されたデータを読み出すこと必要であり、これによって列書き込み読み出し消去感知回路４６内のデータ消去回路がデータ消去サイクルが始まる前にメモリー内に記憶されているデータのビット総数を感知することができる。これは、データ書き込みサイクル時間、データ読み出しサイクル時間、及びデータ消去サイクル時間が非常に重要であるということがないようなメモリー設計にとっては便利である。
【００６４】
次に、本発明の第３実施例を図３Ｂ１と図３Ｂ２を用いて説明する。本発明の第３実施例は、単一トランジスタ型読み出し専用メモリーセル（ＲＯＭ）であり、データはメモリーセルの製造時に一時に記憶され、このメモリーセルを不可欠な部品として備えているデジタルシステムによって繰り返し読み出される。このＲＯＭは、図３Ｂ１におけるようなバイポーラ型スイッチングトランジスタを用いてもよいし、図３Ｂ２におけるようなＭＯＳ型スイッチングトランジスタを用いてもよい。いずれの形式のスイッチングトランジスタであっても、メモリーセル毎にデータの１ビットを記憶するように設計されたＲＯＭにおいて、データのメモリーセルへの書き込みは、ＲＯＭがその製造時に記憶される点を除けば、第１実施例について説明したのと同じくデータ書き込みサイクルにおいて行われる。また、図３Ｂ１のスイッチングトランジスタＭ21はエミッタ端子が１個である点で、図３ＡのスイッチングトランジスタＭ20と異なる。図３Ｂ１のスイッチングトランジスタＭ21では、コレクタ端子５５を入力端子とし、エミッタ端子５４を出力端子として働かせることもでき、この場合結果において何ら変わりがない。外部データ書き込み回路が用いられ、ＲＯＭの製造時にデータ書き込みが行われる。
【００６５】
２以上のビットの特定形式のデータを一時に記憶するように設計されたＲＯＭセルに関しては、本発明に第２実施例について説明した如く、データは図３Ｂ１の電磁気又は磁気素子３６に、ＲＯＭセルの製造時に記憶される。製造時のデータ書き込みサイクル期間中に、外部データ書き込み回路が第２実施例の列書き込み読み出し消去感知回路４６の代わりに用いられる。図３Ｂ１のＲＯＭセルからデータを読み出すのは、第２実施例におけるのと同様である。即ち図３Ｂ１の読み出し感知回路４６は電圧測定回路を具備しており、この電圧測定回路がデータ読み出し回路ループの電圧Ｖxを測定する。ここで、Ｖx ＝Ｖin＋ＶCE(sat) であり、Ｖin＝Ｖin(sat) ＋Ｖ(data)である。従って、Ｖx ＝Ｖin(sat) ＋Ｖ(data)＋ＶCE(sat)となる。そしてＶx は、データ読み出し回路ループを定める２つの点、図３Ｂ１の点２００と点２２０との間の電圧である。
【００６６】
本発明の第２実施例において既に説明したように、データ読み出し電圧Ｖxを特定の形式のデータの１ビットを表す所定の電圧で割ることによって、ＲＯＭセルに記憶されている特定の形式のデータのビットの総数が得られる。ＭＯＳトランジスタを用いる第３の実施例において、図３Ｂ２のＲＯＭセルが一時に１ビットのデータ又は２以上のビットのデータを記憶するように設計されている場合、データ読み出し感知回路７４は点４００(x)と点６００(y) との間の電圧Ｖz を測定する。ここで、Ｖz ＝ＶT ＋Ｖ(data)で与えられるが、ＶT はトランジスタＭ21の電圧降下、Ｖ(data)はデータ読み出し素子３４の端子間電圧である。ＶTはトランジスタをスイッチオンするためにゲートに加えられるゲート電圧で、予め知られた値である。そこでＶz を測定することによって、データ読み出し素子３４の端子間電圧Ｖ(data)、即ちデータ読み出し回路ループの電圧が決定される。
【００６７】
図３Ｂ２のデータ読み出し感知回路７４によって電圧Ｖ(data)が決定されると、この電圧Ｖ(data)を特定の形式の２値データの１ビットを表す電圧で割ることによって、ＲＯＭセルに記憶されている特定の形式の２値ビットの総数が決定される。１個のビットのコピーがデータバスを介してマイクロプロセッサのような他の回路に送られ、所定の機能のために用いられる。
【００６８】
本発明の第２実施例において説明した如く、２以上のビットの特定形式のデータを記憶するように設計されたとき、図６の書き込み読み出し消去感知回路４６がデータを書き込み、読み出し又は消去のためにメモリーセルに容易に且つ迅速にアクセスできるようにデータを組織することが必要となる。図８は２５６×８の単一トランジスタ型スタティック書き込み読み出し消去メモリーセルアレーである。一般に１語長のデータをメモリーセルアレーに記憶するためには、メモリーセルアレーに記憶されるべきデータの１語を表す（図８では８ビット）２値ビットの正確な数（これが標準語長を与える。）を特定しなければならない。標準語長がｎビットであるとき、２のｎ乗の数の唯一無二の別々のアドレス（アドレススペース）が特定され、そして（１から２のｎ乗まで）各アドレススペースは唯一無二の語を記憶するようにされており、且つ唯一無二のアドレススペース内の各メモリーセルが所定時に記憶できる特定形式のデータの最大数の２値ビットに依存する予め定められた最大数の語までの範囲で、１及び２以上の語を各唯一無二のアドレススペースが記憶できるようにされている。
【００６９】
例えば、図８に示すように、ｎが８であれば、標準語長は各語８ビットであり、２のｎ乗は２５６となり、メモリーセルアレーのアドレススペースの総容量は２５６の唯一無二の別々のアドレスとなる。各アドレススペースには唯一無二の８ビット語が記憶されるように割り当てられ、且つ特定の唯一無二のアドレススペースを含む各メモリーセルは「１」即ち「高」又は「０」即ち「低」ビットのいずれかであってこれらの組合せではない単一形式の２値ビットを一時に記憶するように割り当てられる。アドレススペース内の各メモリーセルが５０００ビットデータを記憶するように設計されているならば、メモリーセルアレー内の２５６の各アドレススペースは一時に最大で５０００語を記憶することができる。この場合の１語は８ビットの標準語長を有するものである。
【００７０】
図８において、アドレススペースＷ1 は、００００００００で表されるビット配列で、それぞれが８ビットの語を５０００も記憶することができる。アドレススペースＷ2は、０００００００１で表されるビット配列で、それぞれが８ビットの語を５０００も記憶することができる。アドレススペースＷ3 は、００００００１０で表されるビット配列で、それぞれが８ビットの語を５０００も記憶することができる。アドレススペースＷ4は、００００００１１で表されるビット配列で、それぞれが８ビットの語を５０００も記憶することができる。このようにして、アドレススペースＷ256 は、１１１１１１１１で表されるビット配列で、それぞれが８ビットの語を５０００も記憶することができる。ここではアドレススペースＷ4からアドレススペースＷ256 の間のアドレススペースについての記述を省略したが、上述の説明からこれらのアドレススペースのビット配列は容易に理解できるであろう。因みに、アドレススペースＷ254が記憶する語のビット配列は１１１１１１０１、アドレススペースＷ253 のそれは１１１１１１０である。
【００７１】
図９は、１ビット又は２以上のビットのデータを記憶できる２５６行×８列のメモリーセルからなる一個のメモリーセルアレーを示す。図９には、機械語コードの２つの短いプログラム、プログラム１とプログラム２が示されている。各プログラムは８つの命令を有し、各命令は標準語長の８ビットからなる。アドレススペース０の８個のメモリーセルは、語００００００００を記憶するように設計されている。アドレススペース１の８個のメモリーセルは、語０００００００１を記憶するように設計されている。アドレススペース２の８個のメモリーセルは、語００００００１０を記憶するように設計されている。アドレススペース３の８個のメモリーセルは、語００００００１１を記憶するように設計されている。このようにして、アドレススペース７の８個のメモリーセルは、語０００００１１１を記憶するように設計されている。アドレススペース８からアドレススペース２５５までのアドレススペースは使われないでいるか、他のデータが割り当てられる。更に、プログラム１とプログラム２は以下に説明する如く、メモリーセルアレーに記憶される。
【００７２】
アドレススペース０はプログラム１の命令Ａとプログラム２の命令Ｎを記憶し、アドレススペース１はプログラム１の命令Ｂとプログラム２の命令Ｋを記憶し、アドレススペース２はプログラム１の命令Ｃとプログラム２の命令Ｉを記憶し、アドレススペース３はプログラム１の命令Ｄとプログラム２の命令Ｌを記憶し、アドレススペース４はプログラム１の命令Ｅとプログラム２の命令Ｏを記憶し、アドレススペース５はプログラム１の命令Ｆとプログラム２の命令Ｍを記憶し、アドレススペース６はプログラム１の命令Ｇとプログラム２の命令Ｐを記憶し、そしてアドレススペース７はプログラム１の命令Ｈとプログラム２の命令Ｊを記憶する。
【００７３】
図８のようなメモリーセルアレーに記憶された１語のデータを読み出すのは、本発明の第２実施例に関して既に述べた如く、選択されたアドレススペースの各メモリーセルに記憶されているビットの総数を読み出し、そのアドレススペースの各メモリーセルから読み出されたビットのコピーを取り、図６の列書き込み読み出し消去感知回路４６を用いて、このコピーをメモリーセルが構成要素の１つとなっているデジタルシステムのデータバスに乗せ、上記１語のデータを必要とするマイクロプロセッサの如きデジタルシステムの他の構成要素に送られることによって行われる。
【００７４】
もし、図９の個々のメモリーセルが各メモリーセル毎に１ビットのデータのみを記憶するように設計されているならば、アドレススペース０とアドレススペース７の間のアドレススペースはプログラム１とプログラム２のいずれか１つだけのプログラムに対応する記憶容量を有するに過ぎない。しかしながら、これらのメモリーセル、即ちアドレススペース０からアドレススペース７までのメモリーセルは、特定の形式の２以上のビットのデータを一時に記憶できるものであるから、各メモリーセルが同時に記憶することができる最大数の２値ビットに基づいて、プログラム１とプログラム２の２つとも得られたアドレススペースに、より多くのデータのための余地を充分に保持して容易に記憶することができる。
【００７５】
本発明を３つの実施例によって詳細に説明した。これらの実施例は多少の変更が可能である。例えば、トランジスタＭ20の代わりに、図５に示した第１実施例におけるものとは異なる入出力電圧特性を有するスイッチングトランジスタを用いてもよい。図３Ａと図６のデータ読み出し素子３４は、一定の方向の磁界又は電磁界を横切って設置され、電流を流されたときに、その磁界又は電磁界に比例して端子間の電圧又は抵抗が変化するものであれば、他の素子でもよい。図３Ａのデータ読み出し素子３４は、インジウムアンチモン半導体か、鉄ニッケル合金の素子か、又は結合型磁気ストリップ素子でもよい。或るデータ読み出し素子３４は、図３Ａ、図３Ｂ1
、図３Ｂ2 及び図６のメモリーセルの読み出し回路ループを形成するために、この素子３４に接続される端子は２を超える数の端子が必要である。データ読み出し素子３４の付加的端子を書き込み読み出し消去感知回路４６に接続する付加的信号線手段は、図３Ａ、図３Ｂ1
、図３Ｂ2 及び図６のメモリーセルの左に追加されなければならない。
【００７６】
本発明の第２実施例において、各メモリーセルが記憶できる２値ビットの数は、設計に依存し、且つ、図６のデータ読み出し素子３４の寸法と感度、設計に適合した書き込み、読み出し並びに消去信号の大きさ、回路コンポーネントが適合できる電圧、電流並びに抵抗の範囲、データ記憶用磁気又は電磁気素子３６の特性、及び列書き込み読み出し消去回路４６が有する感度又は電圧のような要素によって制限される。しかしながら、当業者には容易に理解される如く、本発明は図１Ａと図１Ｂに示すＥＰＲＯＭのスタティック書き込み読み出しメモリーセルと、図２Ａと図２Ｂに示すＮＭＯＳとＰＭＯＳのスタティックＲＡＭメモリーセルの変形を提供する。ここで、１個のメモリーセルは１個のトランジスタでなく少なくとも６個のトランジスタが用いられる。この発明では、チップ領域が節約できる。
【図面の簡単な説明】
【００７７】
【図１Ａ】図１Ａは、消去可能なスタティック書き込み読み出しメモリーＥＰＲＯＭに用いられる従来のメモリーセルの構成を示す。
【図１Ｂ】図１Ｂは、図１Ａの従来のメモリーセルの概略の回路図である。
【図２Ａ】図２Ａは、ＮＭＯＳ技術を基礎にした従来のスタティック書き込み読み出しメモリーセルを示す。
【図２Ｂ】図２Ｂは、ＣＭＯＳ技術を基礎にした従来のスタティック書き込み読み出しメモリーセルを示す。
【図３Ａ】図３Ａは、本発明の第１、第２実施例として記述する単一トランジスタ型スタティック書き込み読み出し消去メモリーを示す。
【図３Ｂ１】図３Ｂ１は、本発明の第３実施例においてＢＪＴ技術に基づいた単一トランジスタ型読み出し専用メモリーである。
【図３Ｂ２】図３Ｂ２は、本発明の第３実施例においてＭＯＳ技術に基づいた単一トランジスタ型読み出し専用メモリーである。
【図４Ａ】図４Ａはデータ読み出し素子３４がインジウムアンチモン半導体であって、図示の方向の電磁界３８が存在している場合に電流４２がその端子を通って図示の方向に流れたときに発生する端子間電圧の変化を示したものである。
【図４Ｂ】図４Ｂはデータ読み出し素子３４が鉄ニッケル合金であって、図示の方向の電磁界３８が存在している場合に電流４２がその端子を通って図示の方向に流れたときに発生する端子間抵抗の変化を示したものである。
【図５】図５は本発明の第１の実施例においてデータ読み出しサイクル期間にアクティブモードで動作しているトランジスタＭ20の電圧変移特性を示す。
【図６】図６は２以上のビットのデータを一時に記憶するように設計された単一トランジスタ型スタティック書き込み読み出し消去メモリーセルの回路図である。
【図７】図７は書き込みサイクル、読み出しサイクル及び消去サイクルの各期間中に、トランジスタＭ20の特定のエミッタが「高」即ち、接続され或いはオン状態になっており、その他のエミッタが「低」即ち、接続が解かれ或いは開状態になっているかを示す図である。
【図８】図８はＩＣ半導体メモリーチップ上に製造することができる本発明の２５６×８メモリーセルアレーを示す。
【図９】図９は本発明の第２実施例における２５６×８メモリーセルアレー、及びプログラム１とプログラム２を示す。
【図１０】図１０は書き込みサイクル、読み出しサイクル及び消去サイクルの各期間中に、「高」即ち、接続され或いはオン状態になっているエミッタはどれか、且つ、「低」即ち、接続が解かれ或いは開状態になっているエミッタはどれかを示す真理値表である。
【図１１】図１１は金属酸化物半導体技術に基づいた本発明の第３実施例、即ち読み出し専用メモリーフォーマットのメモリーセルアレーを示す。
【符号の説明】
【００７８】
２４  行アドレス選択線
２６  データ書き込みビット線
２８  データ読み出しビット線
３２  データ消去ビット線
３４  データ読み出し素子
３５  データ線  
３６  電磁気又は磁気素子
３７  ベース端子
３８  電磁界又は磁界
４２  電流
４４  行アドレスデコーダ回路
４６  書き込み読み出し消去感知回路（図６）、列アドレス感知回路（図８）
５２，５４，５６  データ書き込み用電圧電流入力エミッタ
５５  コレクタ端子
５６  データ書き込み用電圧電流入力エミッタ
６８  データ読み出しビット線
７２  データ線又はデータ読み出しビット線
７４  データ読み出し感知回路
８０  行アドレス選択線
８２  行アドレスデコーダ回路
２００，２２０  点
４００，６００  点
Ｍ２０  マルチエミッタ型トランジスタ
【図１Ａ】
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【図１Ｂ】
0004738307.tif 000003
【図２Ａ】
0004738307.tif 000004
【図２Ｂ】
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【図３Ａ】
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【図３Ｂ１】
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【図３Ｂ２】
0004738307.tif 000008
【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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