(57)【特許請求の範囲】
【請求項１】
半導体層を形成する方法であって、
基板を準備し、
前記基板の最上表面上に半導体層を形成し、該半導体層が少なくとも２種の元素を含んでおり、該元素が、当該半導体層内での初期の組成変動を規定するように分布し、
前記初期の組成変動を減少させるために前記半導体層をアニールし、
前記半導体層の最上表面を平坦化し、
前記半導体層の最上表面を平坦化することに続いて、前記半導体層の最上表面をウェハに接合し、
前記基板の少なくとも一部を除去することを含む方法。
【請求項２】
半導体層を形成する方法であって、
基板を準備し、
前記基板の最上表面上に半導体層を形成し、該半導体層が少なくとも２種の元素を含んでおり、該元素が、当該半導体層内での初期の組成変動を規定するように分布し、
前記初期の組成変動を減少させるために前記半導体層をアニールし、
前記半導体層の最上表面を平坦化し、
前記半導体層の最上表面を平坦化することに続いて、前記半導体層上に第２の層を形成し、
前記第２の層の最上表面をウェハに接合し、
前記基板の少なくとも一部を除去することを含む方法。
【請求項３】
前記基板が第１の格子定数を有しており、前記半導体層が第２の格子定数を有しており、第１の格子定数が第２の格子定数とは異なる、請求項１または２に記載の方法。
【請求項４】
第１の元素が第１の濃度を有しており、第２の元素が第２の濃度を有しており、該第１および第２の濃度のそれぞれが、少なくとも５％である、請求項１または２に記載の方法。
【請求項５】
前記初期の組成変動が、前記半導体層内で、半導体層の堆積方向に対して垂直な方向に周期的に変化している、請求項１または２に記載の方法。
【請求項６】
前記組成変動が、半導体層内のカラムを規定しており、該カラムが幅および周期を有している、請求項５に記載の方法。
【請求項７】
前記カラムの周期が、２０００ナノメートル未満である、請求項６に記載の方法。
【請求項８】
前記カラムの周期が、１０００ナノメートル未満である、請求項７に記載の方法。
【請求項９】
前記半導体層を、前記２種の元素の少なくとも１つが、少なくともカラム周期の４分の１に等しい拡散距離にわたり拡散するのに十分なアニール温度でアニールする、請求項６に記載の方法。
【請求項１０】
前記半導体層を、前記２種の元素の少なくとも１つが、カラム周期の４分の１に等しい拡散距離にわたり拡散するのに十分な時間でアニールする、請求項６に記載の方法。
【請求項１１】
前記初期の組成変動が、半導体層の堆積方向に対して平行な方向で変化しており、周期性をもつ超格子を規定する、請求項１または２に記載の方法。
【請求項１２】
前記超格子の周期が、１００ナノメートル未満である、請求項１１に記載の方法。
【請求項１３】
前記超格子の周期が、５０ナノメートル未満である、請求項１２に記載の方法。
【請求項１４】
前記超格子の周期が、１０ナノメートル未満である、請求項１３に記載の方法。
【請求項１５】
前記半導体層を、前記２種の元素の少なくとも１つが、前記超格子の４分の１に少なくとも等しい拡散距離にわたり拡散するのに十分なアニール温度でアニールする、請求項１１に記載の方法。
【請求項１６】
前記半導体層を、前記２種の元素の少なくとも１つが、前記超格子の４分の１に少なくとも等しい拡散距離にわたり拡散するのに十分な時間でアニールする、請求項１１に記載の方法。
【請求項１７】
前記半導体層を、堆積温度より高いアニール温度でアニールする、請求項１または２に記載の方法。
【請求項１８】
前記アニール温度が１０７３Ｋ（８００℃）より高い、請求項１７に記載の方法。
【請求項１９】
前記アニール温度が１２７３Ｋ（１０００℃）より高い、請求項１８に記載の方法。
【請求項２０】
前記半導体層を、当該半導体層の融点より低いアニール温度でアニールする、請求項１または２に記載の方法。
【請求項２１】
前記アニール温度が、１５４３Ｋ（１２７０℃）より低い、請求項２０に記載の方法。
【請求項２２】
前記少なくとも２種の元素の１つがシリコンからなる、請求項１または２に記載の方法。
【請求項２３】
前記少なくとも２種の元素の１つがゲルマニウムからなる、請求項１または２に記載の方法。
【請求項２４】
前記半導体層の最上表面を、当該半導体層のアニール前に平坦化する、請求項１または２に記載の方法。
【請求項２５】
前記半導体層の最上表面を、当該半導体層のアニール中に平坦化する、請求項１または２に記載の方法。
【請求項２６】
前記半導体層の最上表面を、当該半導体層のアニール後に平坦化する、請求項２３に記載の方法。
【請求項２７】
平坦化が、化学機械研磨、プラズマ平坦化、湿式化学エッチング、ガス相化学エッチング、酸化後のストリッピングおよびクラスターイオンビーム平坦化のうち少なくとも１つを含む、請求項２３に記載の方法。
【請求項２８】
前記化学機械研磨が、第１および第２のステップを含み、該第１および第２の化学機械研磨ステップ間に前記半導体層をアニールする、請求項２７に記載の方法。
【請求項２９】
前記化学機械研磨が、第１および第２のステップを含み、当該第１の化学機械研磨ステップの前に前記半導体層をアニールする、請求項２７に記載の方法。
【請求項３０】
平坦化が高温のステップを含み、当該高温の平坦化ステップ中に前記半導体層をアニールする、請求項２７に記載の方法。
【請求項３１】
前記基板の一部を除去した後、前記半導体層の少なくとも一部がウェハに接合したままとなる、請求項１または２に記載の方法。
【請求項３２】
前記第２の層が、前記半導体層の格子定数に実質的に等しい格子定数を有する材料からなる、請求項２に記載の方法。
【請求項３３】
前記第２の層が、前記半導体層の格子定数とは実質的に異なる格子定数を有する材料からなる、請求項２に記載の方法。
【請求項３４】
前記第２の層の最上表面にウェハを接合させ、
前記基板の少なくとも一部を除去することをさらに含み、
前記基板の一部を除去した後、前記第２の層の少なくとも一部がウェハに接合したままとなる、請求項２に記載の方法。
【請求項３５】
前記半導体層が、（ｉ）超格子を有する下部分と、（ｉｉ）該下部分の上に設けられた上部分とを含んでおり、該上部分が実質的に超格子を有していない、請求項２に記載の方法。
【請求項３６】
前記半導体層が、起伏のある表面を有している、請求項１または２に記載の方法。
【請求項３７】
前記起伏のある表面が、前記半導体層の堆積中に形成される、請求項３２に記載の方法。
【請求項３８】
前記基板が、起伏のある基板表面を有しており、該起伏のある基板表面が、前記半導体層の起伏のある表面の形成を生じさせている、請求項３７に記載の方法。
【請求項３９】
前記起伏のある表面が振幅を有しており、前記初期の組成変動が、周期を有する超格子を規定していて、該超格子の周期が、当該起伏のある表面の振幅より小さい、請求項３６に記載の方法。
【請求項４０】
前記基板上に緩和傾斜層を形成することをさらに含み、
前記緩和傾斜層上に前記半導体層が形成される、請求項１または２に記載の方法。
【請求項４１】
前記半導体層をアニールする前に、前記半導体層上に保護層を形成することをさらに含む、請求項１または２に記載の方法。
【請求項４２】
前記保護層が、前記半導体層に対して実質的に不活性である材料からなる、請求項４１に記載の方法。
【請求項４３】
前記保護層が、二酸化シリコン、窒化シリコンおよびこれらの組合せからなる群から選択される、請求項４２にに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、2003年1月27日付けの米国仮出願第60/442,784号の利益を主張するものであり、その内容全体は、参照により本出願に組み込まれている。
【０００２】
技術分野
本発明は、一般には半導体基板に関し、詳細には歪み半導体層を備えている基板に関する。
【背景技術】
【０００３】
シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）をベースとした「仮想基板」は、超大規模集積回路（ＶＬＳＩ）デバイスの新たな世代のためのプラットホームを提供する。このようなデバイスは、バルクＳｉ基板上に製造されたデバイスと比較してより高性能である。ＳｉＧｅ仮想基板の重要な要素は、それ自体の平衡格子定数（つまり、Ｓｉの格子定数よりも大きな格子定数）にまで緩和されたＳｉＧｅの層である。この緩和ＳｉＧｅ層は、Ｓｉに直接的に（例えばウェハボンディングまたは直接的なエピタキシー法により）、またはＳｉＧｅ材料の格子定数が層の厚さにわたって徐々に増加していく緩和傾斜ＳｉＧｅ緩衝層上に適用させることができる。ＳｉＧｅ仮想基板は、シリコンオンインシュレータ（ＳＯＩ）ウェハのように埋め込まれた絶縁体層を組み込んでいてもよい。高い性能のデバイスをこのようなプラットフォーム上に製造するために、半導体、例えばＳｉ、ＧｅまたはＳｉＧｅの薄い歪み層を、緩和ＳｉＧｅ仮想基板上に成長させる。これにより得られる二軸性の引張り歪みおよび圧縮歪みは、層中でのキャリア移動度を変化させ、これにより高速かつ／または低電力消費のデバイスの製造が可能となる。薄い歪み半導体層は、続いて、ウェハボンディングのような方法で絶縁体層を有する別の基板へと移すこともでき、このようにして、歪みセミコンダクタオンインシュレータ（ＳＳＯＩ）ウェハが形成される。
【０００４】
ある場合においては、アズグロウンの半導体傾斜緩衝層の微細構造は、成長条件によっては理想よりも劣るものが得られることがある。例えば、１１２３Ｋ（８５０℃）より低い温度で堆積させたＳｉＧｅ緩衝層は、歪みＳｉの適用のために望まれる、つまり９８％より高い緩和状態に到達しないことがある。これに加えて、貫通転位の密度は、所望の値よりも高くなってしまうことがある。さらに、高温および低温の両方の成長条件によって、得られるアズグロウン傾斜緩衝層の最上表面が、その後に歪み半導体層の堆積層が設けられる緩和半導体キャップ層の成長（例えば、Ｇｅを２０％含有するＳｉＧｅ層を再成長させて、これに続いて歪みＳｉの堆積を行う）のために好ましい超平坦表面よりも粗い最上表面を有することもある。この粗さは維持され、続いて形成される層において増大しうる。さらに、層表面の粗さは、平坦化および再成長の前および後で、層内の欠陥に対する光学的な検査を行うレーザー走査装置の性能にネガティブな影響を与える。粗さは、レーザースキャナの散乱信号において、「ヘイズ（くもり、haze）」またはバックグラウンドノイズのレベルの上昇として現れ、層中および層上の小さな欠陥を検出する装置の性能を低下させる。したがって、半導体層のこの粗さを減少させることが望ましい。
【発明の開示】
【０００５】
要旨
歪みＳｉを製造するのに適した一技術は、以下のステップを含む。
１．シリコン基板を準備し、
２．前記シリコン基板上に、緩和傾斜ＳｉＧｅ緩衝層を、所定の最終Ｇｅ組成までエピタキシャル堆積させ、
３．前記ＳｉＧｅ緩衝層上に、一定組成の緩和ＳｉＧｅキャップ層をエピタキシャル堆積させ、
４．前記ステップ２および３の途中またはステップ２および３の後のある時点で、前記層を、層の成長温度よりも高い温度でアニールして、歪みを緩和させるかまたは層の形態を変化させ、
５．前記ＳｉＧｅキャップ層の表面を、例えば化学機械研磨（ＣＭＰ）により平坦化し、それにより得られた平坦化された表面を洗浄し、
６．前記平坦化された表面上に、一定組成の緩和ＳｉＧｅ再成長層をエピタキシャル堆積させ、
７．前記ＳｉＧｅ再成長層上に、歪みＳｉ層をエピタキシャル堆積させ、さらに
８．レーザー走査技術を用いて前記歪みＳｉ層の表面品質を測定する。
【０００６】
高温でアニールを行うことによって、比較的低温、例えば１１２３Ｋ（８５０℃）より低い温度で堆積した層の特性を向上させることができる。歪み半導体層、例えば歪みシリコン層の製造のためには、緩和および貫通転位密度以外にも様々な層の特性が重要となる。例えば、高温の成長条件（１１２３Ｋ（８５０℃）より高い）では、傾斜ＳｉＧｅ緩衝層および一定組成ＳｉＧｅ緩衝層は微細構造の現象、例えば分解を起こしうる。分解は、時折、組成が変動する狭い垂直方向のバンド、つまり垂直方向の超格子として観察されうる。
【０００７】
平坦化プロセスのステップの前、後またはそのステップ間での高温のアニールを、半導体層の微細構造を改善するために用いることができる。層内での組成変動は減少し、これにより、洗浄ステップ（洗浄ステップでは、異なる速度で異なる組成物がエッチング除去される）後でさえも滑らさが保持される最上表面を有する層を形成することが可能となる。
【０００８】
いくつかの態様では、半導体層の成長パラメータおよび再成長層のパラメータの適切な選択によって、組成の超格子を回避することができる。
【０００９】
別の態様では、本発明は、半導体構造を形成する方法に関し、この方法では、基板を準備するし、半導体層を基板の最上表面上に形成することを含み、この半導体層は、少なくとも２種の元素を含んでおり、これらの元素は、半導体層内での初期の組成変動を規定するように分布する。この初期の組成変動を減少させるために、半導体層をアニールする。
【００１０】
この態様は、以下の特徴の１つ以上を有しうる。基板は第１の格子定数を有していて、半導体層は第２の格子定数を有しており、第１の格子定数は、第２の格子定数とは異なる。第１の元素は第１の濃度を有していて、第２の元素は第２の濃度を有しており、これらの第１および第２の各濃度は、少なくとも５％である。初期の組成変動は、半導体層中で、半導体層の堆積方向に対して垂直方向で周期的に変化している場合もある。この組成変動は、半導体層内で所定の幅と周期を有するカラムを規定しうる。。カラム周期は、約２０００ナノメートル（ｎｍ）より小さい、例えば約１０００ｎｍより小さい。
【００１１】
この半導体層を、２種の元素のうち少なくとも１つがカラム周期の４分の１に少なくとも等しい拡散距離にわたり拡散するのに十分なアニール温度および／または時間でアニールすることができる。
【００１２】
初期の組成変動は、半導体層の堆積方向と平行な方向で変化し、周期性を有する超格子が規定されている場合もある。超格子の周期は、約１００ｎｍより小さく、好ましくは約５０ｎｍより小さく、より好ましくは約１０ｎｍより小さい。この半導体層を、２種の元素のうち少なくとも１つが超格子の周期の４分の１に少なくとも等しい拡散距離にわたり拡散するのに十分なアニール温度で、かつ／または２種の元素の少なくとも１つが超格子の周期の４分の１に少なくとも等しい拡散距離にわたり拡散するのに十分な時間でアニールすることができる。
【００１３】
半導体層を、堆積温度よりも高い温度でアニールすることができる。アニール温度は、約１０７３Ｋ（８００℃）より高く、例えば約１２７３Ｋ（１０００℃）より高い。
【００１４】
半導体層を、半導体層の融点より低いアニール温度、例えば１５４３Ｋ（１２７０℃）より低い温度でアニールすることができる。
【００１５】
少なくとも２種の元素のうちの少なくとも１つは、シリコンおよび／またはゲルマニウムとすることができる。半導体層の最上表面を平坦化することができる。半導体層の最上表面は、半導体層をアニールする前、アニール中またはアニール後に平坦化することができる。平坦化は、化学機械研磨、プラズマ平坦化、湿式化学エッチング、ガス相化学エッチング（好ましくは、高温、例えば１１７３Ｋ（９００℃）より高い温度で、エッチング用化合物、例えば塩化水素（ＨＣｌ）を含む雰囲気中で行う）、酸化に続くストリッピング、および／またはクラスターイオン線平坦化を含むことができる。
【００１６】
化学機械研磨は、第１および第２のステップを含むことができ、第１および第２の化学機械研磨ステップの間で、ならびに／または第１の化学機械研磨ステップの前に、半導体層をアニールすることができる。平坦化は、高温ステップを含むことができ、高温の平坦化ステップ中に半導体層をアニールすることができる。
【００１７】
半導体層の最上表面は、ウェハと接合させることができ、さらに、基板の少なくとも一部を除去することもでき、その場合、基板の一部を除去した後も、半導体層の少なくとも一部がウェハと接合したままであるようにする。
【００１８】
半導体層の最上表面の平坦化に続いて、この半導体層上に第２の層を形成することができる。この第２の層は、半導体層の格子定数に実質的に等しいまたは半導体層の格子定数と実質的に異なる格子定数を有する材料からなっている。第２の層の最上表面をウェハに接合し、基板の少なくとも一部を除去し、その場合、基板の一部を除去した後も、第２の層の少なくとも一部がウェハに接合したままであるようにする。
【００１９】
半導体層の最上表面の平坦化に続いて、この半導体層上に第２の層を形成することができる。この第２の層は、半導体層の格子定数に実質的に等しいまたは半導体層の格子定数と実質的に異なる格子定数を有する材料からなっている。第２の層の最上表面をウェハに接合し、基板の少なくとも一部を除去し、その場合、基板の一部を除去した後も、第２の層の少なくとも一部がウェハに接合したままであるようにする。第２の層は、（ｉ）超格子を有する下部分、および（ｉｉ）その下部分上に設けられている上部分を含み、上部分は、超格子を実質的に有していない。
【００２０】
半導体層は、起伏のある表面を有しうる。この起伏表面は、半導体層の堆積中に形成されうる。基板も、起伏のある基板表面を有していることがあり、この起伏のある基板表面によって、半導体層の起伏のある表面の形成が促される。この起伏のある表面は振幅を有しており、初期の組成変動が、周期性を有する超格子を規定しており、この超格子の周期は、起伏のある表面の振幅よりも小さい。
【００２１】
基板上に緩和傾斜層を形成することができ、この場合、この緩和基板層上に半導体層が形成される。この緩和傾斜層は、半導体層が基板の格子空間とは異なる格子空間を有するように働き、同時に欠陥の核生成を減少させる。半導体層のアニールの前に、半導体層上に保護層を形成することができる。保護層は、例えば二酸化シリコンまたは窒化シリコンのような半導体層に対して実質的に不活性な材料を含むことができる。アニールは、多数のウェハ上でのバッチプロセスとして一度に、例えば管状炉中で実施することができ、これによりスループットおよび経済性が向上する。
【００２２】
別の態様では、本発明は、半導体構造を形成する方法であって、基板を準備するし、基板の最上表面上に半導体層を形成するために適した第１の複数のパラメータを選択することを含む方法に関し、この半導体層は、少なくとも２種の元素を含んでおり、これらの元素は、半導体層内の組成変動を規定するように分布する。ヘイズを有する半導体層を形成し、その後、ヘイズを除去するために、この半導体層を平坦化する。
【００２３】
この態様は、以下の特徴の１つ以上を有しうる。前記の半導体層の形成は、超格子を有する下部分を形成すること、およびこの下部分上に上部分を形成することを含むことができ、この上部分は、超格子を実質的に有していない。第１の複数のパラメータは、温度、前駆体、成長速度および／または圧力を含むことができる。この半導体層は、平坦化後に洗浄し、洗浄後にも、半導体層は実質的にヘイズを有していない状態が保持される。第２の複数のパラメータは、半導体層上に設けられる実質的にヘイズを有していない再成長層の形成に適するように選択することができ、半導体層は少なくとも２種の元素を有しており、これらの元素は、半導体層内で組成変動を規定するように分布する。第１の複数のパラメータは第１の温度を含み、第２の複数のパラメータは第２の温度を含む。第１の温度は、第２の温度よりも高い。第１の複数のパラメータは第１の成長速度を含み、第２の複数のパラメータは第２の成長速度を含む。第１の成長速度は、第２の成長速度より大きい。再成長層の形成は、超格子を有する下部分を形成することおよびこの下部分上に上部分を形成することを含み、上部分は、実質的に超格子を有していない。
【００２４】
別の態様では、本発明は、半導体構造であって、基板と、基板上に設けられている半導体層とを含み、半導体層は、少なくとも２種の元素を含んでいて、最上表面を有している。この半導体層の最上表面は、実質的にヘイズを有していない。
【００２５】
この態様は、以下の特徴の１つ以上を有しうる。最上表面の下に位置する半導体層の一部は、超格子を有していてもよい。基板と半導体層との間に緩和傾斜層を設けることができる。半導体層の最上表面の粗さの二乗平均平方根は、４０μｍ×４０μｍの走査領域で、１ｎｍ（１０オングストローム（Å））未満、好ましくは０．５ｎｍ（５Å）未満であり、その汚染レベルは０．２９粒子／ｃｍ２未満であり、この粒子の直径は０．１２マイクロメートル（μｍ）である。好ましくは、粗さは、１μｍ×１μｍの走査領域で、二乗平均平方根で０．１ｎｍ（１Å）未満である。
【００２６】
半導体層の最上表面の粗さの二乗平均平方根は、４０μｍ×４０μｍの走査領域で、１ｎｍ（１０Å）未満、好ましくは０．５ｎｍ（５Å）未満であり、その汚染レベルは０．１６粒子／ｃｍ２未満であり、その粒子の直径は０．１６μｍより大きい。好ましくは、粗さは、１μｍ×１μｍの走査領域で、二乗平均平方根で０．１ｎｍ（１Å）未満である。
【００２７】
半導体層の最上表面の粗さの二乗平均平方根は、４０μｍ×４０μｍの走査領域で、１ｎｍ（１０Å）未満、好ましくは０．５ｎｍ（５Å）未満であり、その汚染レベルは０．０８粒子／ｃｍ２未満であり、その粒子の直径は０．２μｍより大きい。好ましくは、粗さは、１μｍ×１μｍの走査領域で、二乗平均平方根で０．１ｎｍ（１Å）未満である。
【００２８】
半導体の最上表面の粗さの二乗平均平方根は、４０μｍ×４０μｍの走査領域で、１ｎｍ（１０Å）未満、好ましくは０．５ｎｍ（５Å）未満であり、その汚染レベルは０．０１９粒子／ｃｍ２未満であり、その粒子の直径は１μｍより大きい。好ましくは、粗さは、１μｍ×１μｍの走査領域で、二乗平均平方根で０．１ｎｍ（１Å）未満である。
【００２９】
半導体層の最上表面の粗さの二乗平均平方根は、１μｍ×１μｍの走査領域で、０．０５ｎｍ（０．５Å）未満であり、その汚染レベルは０．０９粒子／ｃｍ２であり、その粒子の直径は０．０９μｍより大きい。
【００３０】
別の態様では、本発明は、基板と、この基板上に設けられた半導体層とを含む半導体構造に関し、半導体層は、少なくとも２種の元素を含む。半導体層上には再成長層が設けられており、この再成長層は、実質的にヘイズのない最上表面を有している。
【００３１】
この態様は、以下の特徴の１つ以上を有しうる。再成長層は、シリコンのような半導体材料からなっていることができる。この再成長層は、歪みを有していることができる。また、再成長層の最上表面の下に位置する再成長層の一部は、超格子を有していることができる。
【００３２】
別の態様では、本発明は、ウェハと、このウェハに接合している半導体層とを含む半導体構造に関し、この半導体層は、実質的にヘイズのない最上表面を有している。
【００３３】
この態様は、以下の特徴の１つ以上を有しうる。半導体層が、シリコンおよび／またはゲルマニウムからなっていることができる。半導体層は歪みを有していることができる。ウェハは、絶縁体層を含むことができる。この絶縁体層は、二酸化シリコンからなっていてもよい。
【発明を実施するための最良の形態】
【００３４】
半導体傾斜緩衝層の粗さは、異なる性質をそれぞれ有する２つの要素に分けることができる。第１の要素はクロスハッチ（cross-hatch）であり、これは、ミスフィット転位の形成によって作られる歪み場から生じるものである。クロスハッチは、いくつかの特徴的な波長を有する垂直方向の波のネットワークの形態を有している。ウェハ上に形成された多くの傾斜緩衝層、例えば、ダイヤモンド六方晶形系結晶または閃亜鉛鉱結晶の構造を有しているＩＶまたはＩＩＩ−Ｖ族の半導体から構成されている層においては、このクロスハッチは、一般には、ウェハの＜１１０＞面内の方向に配向している。比較的広い間隔をおいて形成されている表面組織のこの要素は、ＳＥＭＩ規格において「うねり」として挙げられる表面の特徴に相当しうる。第２の要素は、成長条件により異なる程度を示すものであって、明確な方向性をもたず、クロスハッチより小さな振幅およびより短い空間波長を有する小さなスケールの粗さである。この微細粗さ（微細なスケールの粗さ）は、レーザー欠陥走査装置によって半導体上で計測されるヘイズの主たる原因となりうる。これらのクロスハッチおよび微細粗さの両方を減少させるまたは除去する方法を以下に説明する。
【００３５】
図１を参照すると、エピタキシャルウェハ８が、基板１２上に設けられた複数の層１０を有している。基板１２は、半導体、例えばＳｉ、ＧｅまたはＳｉＧｅから形成することができる。基板１２は、絶縁体層（図示せず）を含むこともできる。基板１２の最上表面１３上に形成された複数の層１０は、傾斜緩衝層１４を含み、この傾斜緩衝層１４は、緩和されていて、Ｓｉｌ−ｙＧｅｙからなっていることもでき、この場合、Ｇｅの最大含有量が、例えば１０〜１００％（つまり、ｙ＝０．１〜１．０）となっており、厚みＴ１は、例えば０．５μｍに等しいかまたは０．５μｍより大きい、例えば０．５〜１０μｍである。傾斜緩和層１４上には半導体層１６が設けられている。半導体層１６は、緩和されており、少なくとも２種の元素を含むことができる。基板は第１の格子定数を有していて、半導体層１６は第２の格子定数を有していることができ、この場合、第１の格子定数が第２の格子定数とは異なるようになっている。第１の元素は第１の濃度を有していて、第２の元素は第２の濃度を有していることができ、これらの第１および第２の濃度は５％より大きい。これらの２種の元素は、例えばシリコンおよびゲルマニウム（例えばＳｉｌ−ｘＧｅｘ）である。このＳｉｌ−ｘＧｅｘは、例えば１０〜１００％（つまり、ｘ＝０．１〜１．０）のＧｅ含有量を有しており、例えば０．２〜２μｍの厚みＴ２を有している。いくつかの態様では、Ｓｉｌ−ｘＧｅｘは、Ｓｉ０．８０Ｇｅ０．２０からなっており、Ｔ２は、約１．５μｍである。半導体層１６は、三軸Ｘ線回折による測定によると、９０％より大きい割合で緩和されており、エッチピット密度（ＥＰＤ）分析および平面透過電子顕微鏡（ＰＶＴＥＭ）分析による測定によると、１×１０６ｃｍ−２未満の貫通転位密度を有している。
【００３６】
傾斜層１４および半導体層１６は、エピタキシー法、例えば大気圧化学蒸着（ＡＰＣＶＤ）、低圧（もしくは減圧）ＣＶＤ（ＬＰＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）または分子線エピタキシー法（ＭＢＥ）によって形成することができる。エピタキシャル堆積のシステムは、シングルウェハまたはマルチウェハのバッチ反応装置である。成長システムは、水平方向のフロー反応装置を含み、このフロー反応装置内では、プロセスガスを反応装置内に一方の側から導入し、１つ以上の基板上を通過させた後、ガスは反応装置のもう一方の側から出ていく。この成長システムでは、層の成長速度を増大させるために、低エネルギープラズマを使用することもある。堆積温度は、７７３〜１４７３Ｋ（５００〜１２００℃）とすることができる。
【００３７】
基板１２、傾斜層１４および半導体層１６は、ＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族およびＶＩ族元素の様々な組合せを含む様々な材料系から形成することができる。例えば、基板１２、傾斜層１４および半導体層１６のそれぞれは、ＩＩＩ−Ｖ化合物からなっている。基板１２は、ガリウムヒ素（ＧａＡｓ）からなり、傾斜層１４および半導体層１６は、インジウムガリウムヒ素（ＩｎＧａＡｓ）またはアルミニウムガリウムヒ素（ＡｌＧａＡｓ）からなる。これらの物質の例は、単に例示的なものであって、適切な別の多くの材料系が存在する。
【００３８】
別の態様では、半導体層１６は引張り歪みを有している（例えば、Ｓｉｌ−ｙＧｅｙ上に設けられたＳｉｌ−ｘＧｅｘ、この場合ｙ＜ｘである）。さらに別の態様では、半導体層１６は、圧縮歪みを有している（例えば、Ｓｉｌ−ｙＧｅｙ上に設けられたＳｉｌ−ｘＧｅｘ、この場合ｙ＞ｘである）。この場合には、半導体層１６は、緩和された半導体層上に設けられている。いくつかの態様では、歪み層（図示せず）を、半導体層１６または傾斜層１４の最上表面上に形成することができる。
【００３９】
図１と共に図２を参照すると、半導体層１６を形成する元素の分布は、初期の組成変動２０を有している。例えば、半導体層１６がＧｅを２０％含む（Ｓｉ０．８０Ｇｅ０．２０）場合、層１６内で実際のＧｅ濃度は計４％、例えば１８〜２２％変化している。初期の組成変動２０は、半導体層１６において、この半導体層１６の堆積方向２２に平行な方向で変化させることができる。
【００４０】
組成変動２０は、周期Ｐ１を有する超格子２４を規定する。超格子２４は、同じ層内、例えば半導体層１６内で、元素、つまりＧｅの低濃度部２８および高濃度部２９が交互に現れる領域を有している。このように異なる濃度の層が交互に現れている構造は、水平方向フロー堆積反応装置内で形成されるが、この反応装置内では、基板の先端部、つまりウェハ８の端部において、元素がより高い割合で組み込まれる。基板１０を堆積プロセス中に回転させることがあり、これによりガス流に最初に晒される先端部が入れ替わるので、半導体層１６内での元素の割合、例えばＧｅ濃度は、垂直方向に交互に変化していることもある。堆積パラメータに依存して、１つの層内で異なる組成が交互に現れる構造は、別の類の堆積システムで形成された層においても生じうる。超格子２４は、超格子の周期Ｐｉを有している。周期Ｐｉは約１００ｎｍより小さく、５０ｎｍより小さいかまたは１０ｎｍより小さい。一態様では、周期Ｐｉは８ｎｍであり、例えば、領域２９は４ｎｍの厚みを有していて、かつ例えば２０％より大きなＧｅ濃度を有しており、領域２８が、４ｎｍの厚みを有していて、かつ例えば２０％より小さなＧｅ濃度を有している。
【００４１】
図３を参照すると、最上表面１５を有している傾斜緩衝層１４上には半導体層１６が形成されており、この場合、最上表面１５は、完全には滑らかでない、つまり、ミスフィット転位の形成から生じた歪み場によって形成されたクロスハッチを有している。クロスハッチは、例えば、隆起部では比較的高いＧｅ濃度を有しており、溝部では比較的低いＧｅ濃度を有している。クロスハッチは、１〜１０μｍの波長を有しており、振幅は１〜１００ｎｍである。傾斜緩衝層表面は、微細粗さも有しており、その波長は、例えば１０〜１００ｎｍであり、その高さは０．１〜５ｎｍ（１〜５０Å）である。クロスハッチおよび微細粗さのいずれも、半導体層１６の最上表面３２にまで持ち越され、起伏３０を形成する。起伏３０は、起伏の振幅Ａを有しており、このＡは、超格子２４の周期Ｐｉよりも大きくなっている。
【００４２】
図４を参照すると、半導体層表面３２は、例えばＣＭＰにより平坦化されている。平坦化によって、その平坦化された半導体層表面３２上で、側方の組成変動が露出する。しかし、半導体層１６に存在する元素の周期Ｐｉ、つまり超格子２４により、後続のプロセスにおいて問題が生じうる。例えば、半導体層１６の平坦性を維持することは、難しい課題である。平坦化後の洗浄ステップにより、表面３２が再び粗くなることもある。湿式洗浄溶液の除去速度は組成に依存しているので、洗浄すべき層において側方の組成変動があって除去速度が組成に依存する場合には、最上表面は粗くなることがある。例えば、このような溶液は、例えばＧｅをより高い濃度で含有している領域２９のように特定の元素をより高い濃度で含有している層１６の部分を、例えばＧｅをより低い濃度で含有している領域２８のように前記特定の元素をより低い濃度で含有している層１６の部分よりも速い速度で、選択的にエッチングしうる。このようなウェットエッチングの例は、ＲＣＡ  ＳＣ１洗浄液、つまり水酸化アンモニウム、過酸化水素および脱イオン水を、例えば１：１：１０または１：１：１００の割合で３１３〜３５３Ｋ（４０〜８０℃）で約１０分間、超音波撹拌するかまたはしないで使用するものである。
【００４３】
図５を参照すると、別の態様で、初期の組成変動２０が、半導体層１６内で、その堆積方向２２に対して垂直な方向で変化している。初期の組成変動２０は、半導体層１６内でカラム５０を規定する。カラム５０は、不規則な横断面を有しうる。カラム５０は、傾斜層１４の表面１５上に形成されたクロスハッチと超格子２４（図２〜４参照）との間の相互作用によって形成されたものである。この相互作用により、半導体層１６の形成中に分解が起こり、これにより、元素、例えばＧｅの含有量が比較的高い複数のカラム５０と、同じ元素の含有量が比較的低い複数のカラム５２とが交互に現れる。カラム５０およびカラム５２はそれぞれ、約１０００未満の幅Ｗ１を有しており、この場合、カラム５０およびカラム５２（図５の色の濃い領域および色の薄い領域）を含むカラム周期Ｐ２は、約２０００ｎｍ未満となっている。いくつかの態様では、カラム周期Ｐ２は、１０００ｎｍ未満である。半導体層表面３２は、例えばＣＭＰにより平坦化することができる。しかし、半導体層１６内で変動する組成を有するカラム５０、５２があることにより、後続のプロセスにおいて問題が生じうる。例えば、半導体層１６の平坦性を維持することが、難しい課題となりうる。平坦化後の洗浄ステップにより、表面３２が再び粗くなることもある。洗浄溶液、例えばＲＣＡ  ＳＣ１は、例えばＧｅの濃度がより高いカラム５０のように特定の元素の濃度がより高い層１６の部分を、例えばＧｅの濃度がより低いカラム５２のような同じ元素の濃度がより低い層１６の部分よりも迅速に選択的にエッチングしうる。
【００４４】
図６を参照すると、半導体層１６内での初期の組成変動が、半導体層１６をアニールすることによって減少されている。このように初期の組成変動が減じられることにより、超格子２４ならびにカラム５０、５２は実質的に除かれ、これにより、半導体層１６内での比較的均一な組成分布が得られる。半導体層１６のこの比較的均一な組成により、前述の洗浄ステップの影響が減少する、つまり半導体層１６の組成が変動している領域でのエッチング速度が不均一となること、ひいてはこれによって半導体層表面３２が粗面化することが抑制される。アニールによって、クロスハッチの振幅および波長が増大しうるが、短波長の粗さは減少する。クロスハッチは十分に長い波長を有していて、この場合、この長波長粗さ（１μｍより大きな粗さ）においてわずかな増大があっても半導体層表面３２の光学的走査測定に影響を与えない。
【００４５】
図３および６を参照すると、アニール温度は、半導体層１６内に含まれる少なくとも２種の元素のうち少なくとも１つが、超格子２４の周期Ｐ１の４分の１に少なくとも等しい拡散距離にわたり費用効果的な時間内で拡散するのに十分な温度となっている。例えば１００ｎｍの拡散距離にわたりＧｅが拡散するためには、アニール温度は、３００，０００秒間（８３．３時間）で１１２３Ｋ（８５０℃）以上である。この温度および時間は、以下の式より誘導することができる。拡散距離ｘは、以下の式
ｘ＝２×（Ｄｔ）０．５          （式１）
［式中、ｘは特性拡散距離であり、Ｄは少なくとも２種の元素のうち一方の中でのもう一方の元素の特性拡散係数であり、ｔは拡散時間である］により計算することができる。
【００４６】
拡散係数は、以下の式
Ｄ＝Ｄ０ｅｘｐ（−Ｅ／ｋＴ）          （式２）
［式中、Ｄ０は指数前因子であり、Ｅは活性化エネルギーであり、ｋはボルツマン定数であり、Ｔはアニール温度（ケルビン単位）］により得られる。
【００４７】
例えば、シリコン中のゲルマニウムの拡散に関して、既刊の刊行物より次の値、つまりＤ０＝６．２６×１０５ｃｍ２／ｓｅｃ、Ｅ＝５．２８ｅＶおよびｋ＝８．６３×１０−５ｅＶ／Ｋが得られる。これらの値を用いて、特性拡散距離を、所定のアニール時間の範囲内で計算し、温度に対してプロットすることができる（例えば図７参照）。得られたシリコン中のゲルマニウムに対する拡散定数の値の相違により、何らかの異なる結果が生じている（以下の説明を参照）。いくつかの態様では、半導体層１６に含まれている少なくとも２種の元素のうち少なくとも１つが、少なくとも超格子２４の周期Ｐ１の４分の１に等しい拡散距離を通って、かつ許容される温度で、例えば基板の損傷または半導体層１６の融解が起こることなく適切なスループットを得るに足る高い温度で満足に拡散するように、アニールの時間を選択する。この温度は、約１０７３Ｋ（８００℃）より高く、約１５４３Ｋ（１２７０℃）未満である。例えば、１００ｎｍ以上の拡散距離を通ってＧｅが拡散するためには、アニールの時間は、温度１５２３Ｋ（１２５０℃）で、１２秒以上である。この時間は、式１および２ならびに／または図７より誘導することができる。図５および６を参照すると、アニール温度は、半導体層１６に含まれる１種以上の元素が（経済的に許容できる時間で）カラム周期Ｐ２の４分の１に少なくとも等しい拡散距離にわたり拡散するのに十分な温度である。例えば、少なくとも１０００ｎｍの拡散距離にわたりＧｅが拡散するためには、アニール温度は、３０００００秒間（８３．３時間）では１３２３Ｋ（１０５０℃）以上となりうる。適切なアニール温度は、前記の式１および２、または図７から誘導することができる。いくつかの態様では、半導体層１６に含まれる少なくとも２種の元素の少なくとも１つが、カラム周期Ｐ２の４分の１に少なくとも等しい拡散距離にわたり拡散するのに十分であるように、アニールの時間を選択することができる。例えば、１０００ｎｍ以上の拡散距離を通ってＧｅを拡散させるためには、アニールの時間は、温度１５２３Ｋ（１２５０℃）では、１２００秒（２０分）以上である。この時間は、式１および２ならびに／または図７から誘導することができる。
【００４８】
図３、５および６を参照すると、いくつかの態様では、半導体層１６は、半導体層１６の堆積温度よりも高いアニール温度でアニールされる。例えば、アニール温度は、約１０７３Ｋ（８００℃）より高い、もしくは約１２７３Ｋ（１０００℃）より高い。また、このアニール温度は、半導体層１６の融点より低くなっている。例えば、Ｓｉ０．８Ｇｅ０．２を含む半導体導体層１６においては、アニール温度は約１５４３Ｋ（１２７０℃）よりも低い。半導体層１６内の転位密度は、アニールステップ中は実質的には変化せずに維持されうる。
【００４９】
図６を参照すると、アニールステップ後、半導体層１６は、比較的均一な組成分布を有している。半導体層１６の最上表面３２を、平坦化することができる。この平坦化は、アニールステップの前もしくは後、またはアニールステップ中に行うことができる。平坦化は、ＣＭＰ、プラズマ平坦化、湿式化学エッチング、（好ましくは高温、例えば１１７３Ｋ（９００℃）より高い温度で、エッチング物質、例えばＨＣｌを含む雰囲気中での）ガス相化学エッチング、酸化に続くストリッピングおよびクラスターイオン線平坦化を含むいくつかの方法の１つによって行うことができる。いくつかの態様では、ＣＭＰが、第１の（ストック研磨、粗研磨）ステップおよび第２の（仕上げ研磨）ステップを含む。粗研磨により、材料の除去すべき全体のより大きな部分（〜０．５μｍ）が除去され、半研磨された表面が得られる。最終研磨ステップにより、除去すべき材料の全体のより小さな部分（０．１μｍ未満）が除去され、滑らかな研磨表面が形成される。第１のＣＭＰの前または後に、半導体層１６をアニールすることができる。アニールステップは、層の均一化に関して、より大きな利点を提供しうるが、平坦化プロセスの２つのステップ間、例えば粗研磨ステップと仕上げ研磨ステップとの間で行う場合には、おそらくより高いコストがかかるであろう。アニールステップ前に粗研磨ステップによりクロスハッチを除去することによって、アニール中に貫通転位がより自由にウェハ端部へと移動することが可能となる。アニール後に最終研磨を行うことは、再成長プロセスのための滑らかな表面を得るために好ましいであろう（例えば、図７参照）。アニールは、マルチウェハでのバッチプロセスとして一度に、例えば管状炉内で行うことができ、これにより、スループットおよび経済性が向上する。
【００５０】
図７と共に図８を参照すると、平坦化後、半導体層１６の最上表面３２をウェハ４０に接合することができる。続いて、基板１２の少なくとも一部を、例えば湿式エッチングステップまたは層間剥離プロセスによって除去することができる。基板１２の少なくとも一部を除去した後も、半導体層１６の少なくとも一部はウェハ４０と接合したままとなる。一態様では、基板１２全体を除去することもでき、半導体層１６は、実質的にヘイズのない第２の最上表面４２を有しうる。基板１２の除去後に、第２の最上表面４２を平坦化する（つまり滑らかにする）こともできる。平坦化は、化学機械研磨、プラズマ平坦化、湿式化学エッチング、（好ましくは高温、例えば１１７３Ｋ（９００℃）より高い温度で、１つのエッチング物質、例えばＨＣｌを含む雰囲気中での）ガス相化学エッチング、酸化に続くストリッピングおよび／またはクラスターイオン線平坦化を含むことができる。ウェハ４０は、半導体、例えばＳｉ、ＧｅまたはＳｉＧｅからなる第２の基板４２を含む。第２の基板４２は、絶縁体材料、例えばサファイア（Ａｌ２Ｏ３）またはガラスからなっていてもよい。ウェハ４０は、基板４２上に設けられかつ例えば二酸化シリコンからなっている絶縁体層４４を含むことができる。このプロセスは、例えばセミコンダクタオンインシュレータ（ＳＯＩ）基板またはＳＳＯＩ基板を提供するために使用することができる。
【００５１】
図７および９を参照すると、半導体層１６の最上表面３２の平坦化後、第２の層５０が半導体層１６上に形成されている。第２の層５０は、例えばＩＩ族、ＩＩＩ族、ＩＶ族、Ｖ族およびＶＩ族元素の少なくとも１つを含む半導体材料からなっていることができ、例えばＣＶＤにより形成することができる。第２の層５０は、半導体層１６の格子定数に実質的に等しい格子定数を有している。第２の層５０は、半導体層１６と同じ材料から形成された再成長させた層であってもよい。別の態様では、第２の層５０の格子定数は、半導体層１６の格子定数と実質的に異なっていてもよい。第２の層５０の格子定数は、半導体層１６の格子定数よりも小さくなっていてもよく、この場合には、第２の層５０は引張り歪みを有している。例えば、半導体層１６はＳｉ１−ｘＧｅｘからなっていて、第２の層５０はＳｉ１−ｚＧｅｚからなっており、ｚ＜ｘとなっている。別の態様では、第２の層５０の格子定数は、半導体層１６の格子定数より大きくなっていてもよく、この場合、第２の層５０は圧縮歪みを有している。例えば、半導体層１６はＳｉ１−ｘＧｅｘからなっていて、第２の層５０はＳｉ１−ｚＧｅｚからなっており、ｚ＞ｘとなっている。第２の層５０の最上表面は、ウェハ４０と接合させることができる。続いて、基板１２の少なくとも一部を、例えば湿式エッチングステップまたは層間剥離プロセスによって除去することもできる。基板１２の少なくとも一部を除去した後も、第２の層５０の少なくとも一部はウェハ４０に接合したままである。このプロセスは、例えばＳＯＩ基板またはＳＳＯＩ基板を得るために用いることができる。
【００５２】
図６を再び参照すると、アニールおよび平坦化の後、半導体層１６の最上表面３２は、実質的にヘイズを有していない。ヘイズは、表面の背景散乱によって生じ、表面の粗さに正比例する。表面粗さは、いくつかの異なる空間波長に関する特徴を有しうる。クロスハッチの特徴は、典型的には、その波長が数μｍ（例えば１μｍ〜１０μｍ）であることであり、一方で微細粗は、より短波長のスケール（１μｍ未満）を示すことである。表面粗さは、原子間力顕微鏡（ＡＦＭ）によって、例えばVeeco Instruments（Woodbury、New York）のDimension3100のような装置を用いて測定することができる。ヘイズは、光散乱装置、例えばKLA-Tencor（San Jose、California）により製造されているSURFSCAN Toolの様々な型またはADE Corporation（Westwood、Massachusetts）により製造されているFilm Inspection Tool (FIT)/Advanced Wafer Inspection System (AWIS)によって測定することができる。このような、半導体ウェハのためのレーザに基づく粒子または欠陥検出システムにおいて、表面粗さによって光散乱が起こり、これが「ヘイズ」と呼ばれる。このシステムの光学的な構造、つまりレーザーの波長、入射角度、ならびに集光検出装置の極角および方位角度により、システムが感知することのできる粗さの空間波長が決定される。例えば、SURFSCAN 6220、SURFSCAN SP1-TBI通常入射暗視野ナローチャネル（ＤＮＮ）、ならびにADE FIT/AWISフロントチャネルは、主に、クロスハッチの特徴に相当する１〜１０ミクロンの波長を有する表面粗さを感知する。これに対して、SURFSCAN SP1-TBI暗視野ワイドチャネル（ＤＷＮ）、ADE FIT/AWISバックおよびセンターチャネル、ならびにSURFSCAN SP1斜入射暗視野ナローチャネル（ＤＮＯ）は、主に、微細粗さに相当する１μｍより小さい空間波長の表面の特徴を感知する。より低いヘイズ値が、一般に、好ましくより滑らかな（粗さの小さな）表面であることを示す。より高品質の表面に対してSURFSCAN 6220によって測定されるヘイズ値は、好ましくは、２０百万分率（ｐｐｍ）より小さく、より好ましくは５ｐｐｍより小さく、さらにより好ましくは１ｐｐｍより小さい。ADE FIT/AWISバック／センターチャンネルまたはSURFSCAN SP1-TBI DNOチャネルにより測定されるヘイズ値は、好ましくは０．２ｐｐｍより小さく、より好ましくは０．０５ｐｐｍより小さい。
【００５３】
半導体層１６のアニールによって、組成変動を均一化することができる。この均一な組成によって、粗さが再導入されることなく、最上表面３２の平坦化および洗浄を行うことができる。したがって、半導体層１６の最上表面３２は、滑らかかつ清浄となる。例えば、最上表面３２の粗さの二条平均平方根（ＲＭＳ）は０．５ｎｍ（５Å）未満であり（４０μｍ×４０μｍの走査領域）、０．１ｎｍ（１Å）未満であり（１μｍ×１μｍの走査領域）、０．１２μｍより大きな直径の粒子に関して、その汚染レベルは１平方センチメートル（ｃｍ２）あたり０．２９粒子より低い。この汚染レベルは、２００ミリメートル（ｍｍ）のウェハ上での０．１２μｍより大きな局所的光散乱欠陥（ＬＬＳ欠陥）の値が９０未満であるレベルに等しい。最上表面３２の粗さは、１μｍ×１μｍ走査領域で０．１ｎｍ（１Å）ＲＭＳ未満である。さらに、半導体層１６の最上表面３２は、以下に示す粗さおよび汚染レベルを有している。
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【００５４】
上記の態様では、アニールステップによって超格子の除去が促進し、これにより表面粗さが減少している。しかし、いくつかの態様では、アニールにより、ヘイズの減少が促進し、さらに、初期に均一である層、つまり超格子またはカラム組成変動を有していない層に対してもより滑らかな層表面が得ることができる。
【００５５】
いくつかの態様では、第１の複数のパラメータを含む成長条件を、組成の超格子形成を防ぐように選択することができ、これにより、前述のアニールを行う必要がなくなる。この第１の複数のパラメータは、温度、前駆体、成長速度および圧力を含む。例えば、超格子のないＳｉＧｅ傾斜緩衝層は、高温で以下の条件下で成長させることができる。
システム：ASM International B. V. （Bilthoven、オランダ）製造のASM EPSILON（登録商標）２０００エピタキシャル反応装置
温度：１２７３〜１３７３Ｋ（１０００〜１１００℃）
圧力：２６６６Ｐａ〜１０１３２５Ｐａ（大気圧）（２０Ｔｏｒｒ〜７６０Ｔｏｒｒ）
水流量：２０〜８０標準リットル／分（ｓｌｍ）
ジクロロシラン流量：５０〜２５０標準立方センチメートル／分（ｓｃｃｍ）
四塩化ゲルマニウム流量：０〜０．５グラム／分
成長速度：３８０〜９８０ｎｍ／分
【００５６】
好ましい態様では、超格子のない傾斜ＳｉＧｅ緩衝層の成長の条件は以下のようになる。
システム：ASM EPSILON（登録商標）２０００エピタキシャル反応装置
温度：１３７３Ｋ（１１００℃）
圧力：１０６６６Ｐａ（８０Ｔｏｒｒ）
水流量：４０ｓｌｍ
ジクロロシラン流量：２５０ｓｃｃｍ
四塩化ゲルマニウム流量：０〜０．５グラム／分（２０％Ｇｅまで）
成長速度：８５０〜９８０ｎｍ／分
【００５７】
平坦化ステップ後に形成された再成長層、例えばＳｉＧｅ層中に超格子が存在するかしないかも考慮すべきである。このような超格子は、その上に成長させる半導体層、つまり歪みＳｉ層の電気的特性に対して不都合となりうる。いくつかの態様では、超格子構造が形成することなく、再成長を行うことができる。例えばＳｉＧｅ堆積システム中でのガス相減少プロファイル中の変動を減少させる、（ひいてはこれにより、上流から下流へのＳｉＧｅ組成の変動を減少させる）因子は、ＳｉＧｅ層において超格子を規定する傾向を減少させるようになっている。これらの因子は、例えば、ジクロロシラン（ＤＣＳ）またはこれと同等のＳｉ前駆体の低い流速／成長速度、低い温度および高い水流速度である。直径２００ミリメートル（ｍｍ）未満のウェハ上で、上流と下流との間のＧｅ成分の差が５％、好ましくは２％よりも小さくなる条件によって、超格子のない成長が得られる。直径が２００ｍｍより大きなウェハ、例えば３００ｍｍより大きなウェハにおいては、超格子のない成長、例えばできれば２％未満の変動を達成するために、さらにＧｅ成分差を小さくする必要がある。この条件の効果は、回転なしでウェハを成長させ、かつウェハ端部近傍のウェハ上の上流と下流との位置（ウェハ端部から１０ｍｍ未満、好ましくは５ｍｍ未満の位置）を測定することによって、測定できる。
【００５８】
半導体層の場合と同様に、再成長層も、実質的にヘイズを生じないように形成することができ、この再成長層が２種の元素を含んでおり、これらの２種の元素は、半導体層での組成の変動を規定するように分布する。再成長層を形成するためには、第２の複数のパラメータを使用することができる。これらのパラメータは、第２の温度を含み、第１の温度が、半導体層が第２の温度よりも高くなるように使用される。一例としては、以下の代表的な条件下で、超格子のないＳｉＧｅの再成長層をASM EPSILON 2000エピタキシャル反応装置内で行うことができる。
温度：９７３〜１１２３Ｋ（７００〜８５０℃）
圧力：２６６６〜１０６６６Ｐａ（２０〜８０Ｔｏｒｒ）
Ｈ２流量：２０〜８０ｓｌｍ
ジクロロシラン流量：２０〜６０ｓｃｃｍ
ゲルマン（ＧｅＨ４）流量：２５％ＧｅＨ４を８〜３４ｓｃｃｍ
成長速度：２０〜２００ｎｍ／分
【００５９】
好ましい態様では、超格子のないＳｉＧｅ層の再成長のための条件は以下の通りである。
温度：１０２３〜１０７３Ｋ（７５０〜８００℃）
圧力：１０６６６Ｐａ（８０Ｔｏｒｒ）
Ｈ２流量：４０〜８０ｓｌｍ
ジクロロシラン流量：５０ｓｃｃｍ
ゲルマン流量：２５％ＧｅＨ４を１７〜３４ｓｃｃｍ
成長速度：９０〜１００ｎｍ／分
【００６０】
図１０を参照すると、別の態様では、半導体層１６は、超格子を含む下部分１００と、この下部分１００上に設けられていてかつ実質的に超格子を有していない上部分１１０とを有している。下部分１００の超格子は、下層のミスフィットアレイの作用のブロックを助け、これにより、後続の再成長または平坦化後のアニールステップ中でのクロスハッチの再生成を抑制することが可能となる。
【００６１】
図１１を参照すると、別の態様では、半導体層１６上に設けられた第２の層５０は、超格子を含む下部分１５０と、実質的に超格子を含まない上部分１１０とを有する再成長層である。超格子の形成を促進する条件下で初期の再成長を行うことによって、下層のミスフィットアレイから歪み場をブロックすることができる。このことによって、再成長プロセス中または平坦化後のアニールステップ中のクロスハッチの再生成を防止することができる。最終期の再成長は、上述の超格子を生成させない条件で行い、これにより、最終の歪みＳｉデバイス層が、超格子を有する領域と近位で接触することはない。
【００６２】
いくつかの態様では、「埋め込まれた」領域、例えば第２の再成長層５０の下部分１５０または半導体層１６の下部分１００が、超格子を有しており、超格子は、エピタキシャル成長ステップが完了した後に、アニール除去することができる。
【００６３】
例示的な実験の実施例１
以下の２つのＳｉＧｅ緩和緩衝層の試料を、アニールを行った場合および行わなかった場合について分析した。
１．試料Ａ：アニールしていない試験ウェハ。Ｘ線回折（ＸＲＤ）測定を行った。Ｇｅ組成は２９．５±０．３％、緩和は９５．５１％であった。
２．試料Ｂ：Ｇｅ含有量がアニールによってより均一になったウェハ。このウェハを、堆積後、同じ堆積チャンバ内で１３２３Ｋ（１０５０℃）で５分間アニールした。
【００６４】
ＡＦＭ分析を、試料ＡおよびＢに対して異なる走査寸法（１μｍ×１μｍ、１０μｍ×１０μｍおよび５０μｍ×５０μｍ）で行った。表１に示すように、粗さ値［ＲＭＳおよびＲａ（平均粗さ）］を得た。大きな走査寸法、つまり１０μｍ×１０μｍおよび５０μｍ×５０μｍでの表面粗さは、平均約２０％増大した。所定の寸法の走査により、走査寸法より小さい波長を有する粗さを測定できたが、より大きな波長は測定できない。しかし、特徴的なＲＭＳ値は、最も大きな振幅を有する波長、つまり長い波長のみを表す。試料ＡおよびＢの層では、カラムの分解はみられない。クロスハッチ粗さ、つまりうねりは、試料の熱アニールによって増大する。クロスハッチは、カラム分解に応じて生じているわけでなく、むしろ、カラム分解が、結局は、傾斜層中の埋め込まれたミスフィット転位の歪み場の作用により生じる。高温では表面の原子移動度が高くなるので、層が研磨された後でも、アニールによってクロスハッチが再生成しうる。埋め込まれたミスフィット転位が表面下に存在しているために、ミスフィット転位の歪み場の影響下で、表面上の原子が再構成し始め、元のクロスハッチより程度の小さいクロスハッチが得られる。一方、短波長粗さ（１μｍ未満）を検出する小さな走査寸法での測定では、短波長粗さは約７倍減少する。この著しい短波長粗さの減少によって、試料Ｂのようにアニールされたウェハ上で観察されるヘイズレベルを減少させる。
【００６５】
いくつかの態様では、アニールによって、短波長粗さおよびこれに関連する層のヘイズレベルを減少させることができるが、長波長粗さ（例えば、クロスハッチ粗さ）が増加する。したがって、平坦化前にアニールを行うと有利である。この場合には、アニールによって、短波長粗さが後続のプロセスステップで再生成する傾向が減少し、平坦化ステップによって、アニール中に再生成されたどのような長波長粗さをも減少させる。長波長粗さが再び生じるのは、表面原子移動度が高くなり、表面下の歪み場に原子が対応することによるためであり、アニールステップ中で長スケール粗さを小さく保持するには別の方法が用いられる。原子の表面移動度を減少させるために、層を保護層で覆うことができる。この保護層は、保護すべき表面と反応しない材料からなっており、下層の表面に対して選択的に簡単に除去することができる。保護層のための適切な材料は、例えば、二酸化シリコン（ＳｉＯ２）または窒化シリコン（Ｓｉ３Ｎ４）である。保護層の存在によって、原子が自由表面の最上部に存在しなくなることにより、アニールされる層中での原子の移動度が減少する。したがって、アニール後に付加的な平坦化を行うことを所望しない場合には、長波長表面粗さの再生成を防止するために保護層を使用することができる。
【００６６】
【表１】
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【００６７】
実験の実施例２
第２の実験では、１１２３Ｋ（８５０℃）より高い温度で成長させたＳｉＧｅ傾斜緩衝層に、１３２３Ｋ（１０５０℃）で５分間、大気圧の水素中でアニールを施した。アニールの前および後に、異なる走査寸法（１×１μｍ、１０×１０μｍおよび５０×５０μｍ）でＡＦＭによって、ウェハの中心、半径中央部および端部で表面粗さを測定した。さらに、レーザー欠陥スキャナ（KLA-Tencorより販売されているSURFSCAN 6220）を用いて測定したヘイズを、同等の緩衝層であるが、アニールされたものとされていないものとで比較した。表２を参照すると、１μｍ×１μｍで得られた短空間波長の表面粗さは、アニール後、平均して約５０％減少している。ウェハの端部におけるＡＦＭ像（５０μｍ×５０μｍ、１０μｍ×１０μｍおよび１μｍ×１μｍ）も、アニールの前後で比較した。クロスハッチ粗さの周期の数は、アニール後に減少している。
【００６８】
【表２】
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【００６９】
レーザー粒子スキャナ、ヘイズについて
表面粗さは、レーザー粒子走査、例えばTencor SURFSCAN 6220によって測定されるレーザー緩衝層の特徴に著しく大きな影響を与える。より度合いの大きい粗さは、高いヘイズレベルとして観察されるので、小さな粒子の検出が困難となる。そのため、プロセスの効果を示す重要な測定の１つは、ウェハ上のヘイズレベルの測定である。
【００７０】
ヘイズレベルの測定は、同等の緩衝層を有するウェハのアニールの前および後に行う。アニールされていないウェハおよびアニールされているウェハのヘイズレベルを、「ノッチダウン（減少させた）」（０度回転）配向で、検出器具に配置させて比較する。ヘイズは、入射光中でのエネルギーに対する、表面で散乱された光エネルギーの成分として測定する。ヘイズレベルは、アニールによって５０％以上減少し、ＡＦＭのデータで示された小スケールの粗さの減少が確認できる。
【００７１】
ウェハの表面粗さに対するアニールプロセスの効果ならびにその結果得られるヘイズ測定の別の側面は、配向角度の変化によるアニールされた基板のヘイズが減少する程度がより大きくなることである。微細粗さは、クロスハッチよりもランダムな配向を有しているので、微細粗さの散乱特性は、入射光に対するウェハの配向に依存しない。これに対して、クロスハッチは、ウェハの配向角度に依存する異なる角度で入射光を散乱させる。
【００７２】
基板をアニールすることによって、配向角度のヘイズへの影響が増大する。アニールの前に、検査システム中でウェハの配向角度を変化させることによって、測定されるヘイズは約１０％しか減少しない、例えばヘイズ測定値の平均が７１６から６５７ｐｐｍに減少するだけである。しかし、アニール後には、ランダムな微細粗さが減少し、この場合のヘイズは、配向角度を０度から４５度に変化させた時に５０％減少する。
【００７３】
垂直方向の超格子構造の減少
垂直方向の超格子、つまりＳｉＧｅの組成の垂直方向の変動が、ＳｉＧｅ緩衝層内で観察されている。
【００７４】
緩衝層１４のＸ線回折（ＸＲＤ）走査によって、アニール前および後での緩衝層中で超格子が存在するかしないかを調べた。ＳｉＧｅ緩衝層１４のＸＲＤロッキングカーブを、アニールを行わない場合および１３２３（１０５０℃）５分間アニールを行った場合で得た。通常の傾斜緩衝の周りのサテライトピーク（−３５００〜−３０００ａｒｃｓｅｃおよび＋７００〜＋１０００ａｒｃｓｅｃにおけるピーク）の形跡により、アニールされていない緩衝層１４中の超格子構造の存在が示された。ピークは、ウェハ端部で観察され、これはおそらく、水平方向フロー反応装置中でのウェハの回転により、ウェハ端部がリーディング端部およびトレーリング端部として順次交替するためである。アニールされていないＳｉＧｅ傾斜緩衝層１４中では、サテライトピークは、ウェハの中心にも端部にも現れなかった。
【００７５】
本発明は、その思想および本質的な特徴から逸脱しなければ、別の特定の形態で実施することができる。したがって、上に述べた実施態様は、あらゆる視点から例示的なものと考えるべきであって、本発明が、実施態様に記載されたものに限定されることはない。よって、本発明の範囲は、上記の説明に限られるのではなく、特許請求の範囲に記載されたものを指し、この特許請求の範囲およびこれと同等のことを意味するものの範囲内での全ての変更が包含されることが意図されている。
【図面の簡単な説明】
【００７６】
【図１】半導体基板の概略的な横断面図であって、超格子、カラム構造および均一で滑らかな半導体層を形成するプロセスを図示している。
【図２】半導体基板の概略的な横断面図であって、超格子、カラム構造および均一で滑らかな半導体層を形成するプロセスを図示している。
【図３】半導体基板の概略的な横断面図であって、超格子、カラム構造および均一で滑らかな半導体層を形成するプロセスを図示している。
【図４】半導体基板の概略的な横断面図であって、超格子、カラム構造および均一で滑らかな半導体層を形成するプロセスを図示している。
【図５】半導体基板の概略的な横断面図であって、超格子、カラム構造および均一で滑らかな半導体層を形成するプロセスを図示している。
【図６】半導体基板の概略的な横断面図であって、超格子、カラム構造および均一で滑らかな半導体層を形成するプロセスを図示している。
【図７】温度および時間によるＳｉ中のＧｅの拡散を示すグラフである。
【図８】半導体基板の概略的な横断面図であって、超格子、カラム構造および均一で滑らかな半導体層を形成するプロセスを図示している。
【図９】半導体基板の概略的な横断面図であって、超格子、カラム構造および均一で滑らかな半導体層を形成するプロセスを図示している。
【図１０】半導体基板の概略的な横断面図であって、超格子、カラム構造および均一で滑らかな半導体層を形成するプロセスを図示している。
【図１１】半導体基板の概略的な横断面図であって、超格子、カラム構造および均一で滑らかな半導体層を形成するプロセスを図示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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