(57)【特許請求の範囲】
【請求項１】
シフトレジスタ回路であって、
トリガー信号に基づいて、第１および第２パルス信号を出力する第１レベルから第ｎレベルのシフトレジスタユニットからなり、前記各シフトレジスタユニットの前記第１パルス信号が前記シフトレジスタ回路の出力信号で、前記第２パルス信号が次のシフトレジスタユニットのトリガー信号であり、
前記各シフトレジスタユニットは、前記トリガー信号を受信し、第１および第２出力信号を生成するパルス生成装置と、前記パルス生成装置の出力信号を受信し、前記第１および第２パルス信号を生成するバッファ装置とからなり、
前記パルス生成装置は、クロック信号を受信するクロック端と、前記トリガー信号を受信し、対応する前記パルス生成装置を駆動して、前記出力信号を生成し、前記バッファ装置に提供するセット端と、リセット信号を受信し、対応する前記パルス生成装置をリセットして、前記出力信号を生成して前記バッファ装置に提供するのを停止させるリセット端とからなり、
三進数で表わされる前記シフトレジスタユニットのレベルの、１の位が１であるシフトレジスタユニットは、クロック端が第１クロック信号に接続して前記クロック信号となり、リセット端が第２クロック信号に接続して前記リセット信号となり、
前記三進数で表わされるレベルの１の位が２であるシフトレジスタユニットは、クロック端が第２クロック信号に接続して前記クロック信号となり、リセット端が第３クロック信号に接続して前記リセット信号となり、
前記三進数で表わされるレベルの１の位が０であるシフトレジスタユニットは、クロック端が第３クロック信号に接続して前記クロック信号となり、リセット端が第１クロック信号に接続して前記リセット信号となり、
前記第１、第２、または第３クロック信号は、３つ互いに重畳しないクロック信号であり、前記各バッファ装置は、
第１ソース／ドレインが第１電位を接続し、その第２ソース／ドレインは前記第２パルス信号を出力するのに用いられ、そのゲートは前記第２出力信号を受信する第７トランジスタと、第１ソース／ドレインが前記第１電位を接続し、その第２ソース／ドレインは前記第１パルス信号を出力するのに用いられ、そのゲートは前記第７トランジスタのゲートを接続する第８トランジスタと、
第１ソース／ドレインが前記第７トランジスタの第２ソース／ドレインを接続し、その第２ソース／ドレインは前記クロック端の信号を受信し、そのゲートは前記第１出力信号を受信する第９トランジスタと、
第１ソース／ドレインが前記第８トランジスタの第２ソース／ドレインを接続し、その第２ソース／ドレインは前記クロック端の信号を接続し、そのゲートは前記第９トランジスタのゲートを接続する第１０トランジスタとを備え、
前記第１および第２パルス信号の信号波形、およびレベルは相同であり、
前記第１パルス信号の駆動能力は、前記第２パルス信号の駆動能力より大きいことを特徴とするシフトレジスタ回路。
【請求項２】
前記パルス生成装置は、さらに、プリセット信号を受信し、前記出力信号のプリセット値を設定するプリセット端を備える請求項１記載のシフトレジスタ回路。
【請求項３】
前記パルス生成装置が１つの出力信号を生成するとき、前記バッファ装置は、さらに、インバータを備える請求項２記載のシフトレジスタ回路。
【請求項４】
前記各パルス生成装置は、
第１ソース／ドレインが前記第１電位を接続する第１トランジスタと、
第１ソース／ドレインが前記第１電位を接続し、その第２ソース／ドレインが前記第１トランジスタのゲートを接続し、そのゲートが前記トリガー信号を受信する第２トランジスタと、
第１ソース／ドレインが前記第１トランジスタの第２ソース／ドレインを接続し、その第２ソース／ドレインおよびゲートが前記第２トランジスタのゲートを接続する第３トランジスタと、
第１ソース／ドレインが前記第１トランジスタのゲートを接続し、その第２ソース／ドレインおよびゲートが前記リセット信号を接続する第４トランジスタと、
第１ソース／ドレインが前記第１電位を接続し、その第２ソース／ドレインが前記第１トランジスタの第２ソース／ドレインを接続し、前記第１出力信号を生成するのに用いて、そのゲートは前記プリセット信号を受信する第５トランジスタと、
第１ソース／ドレインが前記第２トランジスタの第２ソース／ドレインを接続し、前記第２出力信号を生成するのに用い、その第２ソース／ドレインおよびゲートは前記プリセット信号を接続する第６トランジスタと、
からなる請求項３記載のシフトレジスタ回路。
【請求項５】
前記第１〜第１０トランジスタはＰ型で、前記第１電位は高供給電位ＶＤＤである請求項４記載のシフトレジスタ回路。
【請求項６】
前記第１〜第１０トランジスタはＮ型で、前記第１電位は接地電位である請求項４記載のシフトレジスタ回路。
【請求項７】
前記第８および第１０トランジスタのチャネル幅は前記第７および第９トランジスタのチャンネル幅より大きい請求項１記載のシフトレジスタ回路。
【請求項８】
複数の画素回路を備え、該画素回路はそれぞれ、対応するデータ電極とゲート電極に連接される液晶ディスプレイパネルを制御する、液晶ディスプレイパネルの駆動回路であって、該液晶パネル駆動回路は、
ビデオ信号を前記データ電極に伝送するデータドライバと、
スキャン信号を前記ゲート電極に伝送し、トリガー信号に基づいて、第１および第２パルス信号を出力する、少なくとも、第１レベル〜第ｎレベルのシフトレジスタユニットを備えるゲートドライバと、
からなり、前記各シフトレジスタユニットの第１パルス信号が前記スキャン信号で、前記各シフトレジスタユニットの第２パルス信号が次のシフトレジスタユニットのトリガー信号であり、
前記各シフトレジスタユニットは、前記トリガー信号を受信し、第１および第２出力信号を生成するパルス生成装置と、前記パルス生成装置の出力信号を受信し、前記第１、第２パルス信号を生成するバッファ装置とからなり、
前記パルス生成装置は、クロック信号を受信するクロック端と、前記トリガー信号を受信し、前記パルス生成装置を駆動して、前記出力信号を生成し、前記バッファ装置に提供するセット端と、リセット信号を受信し、対応する前記パルス生成装置をリセットして、前記出力信号を生成して前記バッファ装置に提供するのを停止させるリセット端とからなり、
三進数で表わされる前記シフトレジスタユニットのレベルの、１の位が１であるシフトレジスタユニットは、クロック端が第１クロック信号に接続して前記クロック信号となり、リセット端が第２クロック信号に接続して前記リセット信号となり、
前記三進数で表わされるレベルの１の位が２であるシフトレジスタユニットは、クロック端が第２クロック信号に接続して前記クロック信号となり、リセット端が第３クロック信号に接続して前記リセット信号となり、
前記三進数で表わされるレベルの１の位が０であるシフトレジスタユニットは、クロック端が第３クロック信号に接続して前記クロック信号となり、リセット端が第１クロック信号に接続して前記リセット信号となり、
前記第１、第２または第３クロック信号は、３つ互いに重畳しないクロック信号であり、前記各バッファ装置は、
第１ソース／ドレインが第１電位を接続し、その第２ソース／ドレインは前記第２パルス信号を出力するのに用いられ、そのゲートは前記第２出力信号を受信する第７トランジスタと、第１ソース／ドレインが前記第１電位を接続し、その第２ソース／ドレインは前記第１パルス信号を出力するのに用いられ、そのゲートは前記第７トランジスタのゲートを接続する第８トランジスタと、
第１ソース／ドレインが前記第７トランジスタの第２ソース／ドレインを接続し、その第２ソース／ドレインは前記クロック端の信号を受信し、そのゲートは前記第１出力信号を受信する第９トランジスタと、
第１ソース／ドレインが前記第８トランジスタの第２ソース／ドレインを接続し、その第２ソース／ドレインは前記クロック端の信号を接続し、そのゲートは前記第９トランジスタのゲートを接続する第１０トランジスタとを備え、
前記第１および第２パルス信号の信号波形、およびレベルは相同であり、
前記第１パルス信号の駆動能力は、前記第２パルス信号の駆動能力より大きいことを特徴とする液晶パネルの駆動回路。
【請求項９】
前記パルス生成装置は、さらに、プリセット信号を受信し、前記出力信号のプリセット値を設定するプリセット端を備える請求項８記載の液晶パネル駆動回路。
【請求項１０】
前記パルス生成装置が１つの出力信号を生成するとき、前記バッファ装置は、さらに、インバータを備える請求項９記載の液晶パネル駆動回路。
【請求項１１】
前記各パルス生成装置は、
第１ソース／ドレインが前記第１電位を接続する第１トランジスタと、
第１ソース／ドレインが前記第１電位を接続し、その第２ソース／ドレインが前記第１トランジスタのゲートを接続し、そのゲートが前記トリガー信号を受信する第２トランジスタと、
第１ソース／ドレインが前記第１トランジスタの第２ソース／ドレインを接続し、その第２ソース／ドレインおよびゲートが前記第２トランジスタのゲートを接続する第３トランジスタと、
第１ソース／ドレインが前記第１トランジスタのゲートを接続し、その第２ソース／ドレインおよびゲートが前記リセット信号を接続する第４トランジスタと、
第１ソース／ドレインが第１電位を接続し、その第２ソース／ドレインが前記第１出力信号を生成し、そのゲートは前記プリセット信号を受信する第５トランジスタと、
第１ソース／ドレインが前記第２出力信号を生成し、その第２ソース／ドレインおよびゲートは前記プリセット信号を接続する第６トランジスタと、
からなる請求項１０記載の液晶パネル駆動回路。
【請求項１２】
前記第１〜第１０トランジスタはＰ型で、前記第１電位は高供給電位ＶＤＤである請求項１１記載の液晶パネル駆動回路。
【請求項１３】
前記第１〜第１０トランジスタはＮ型で、前記第１電位は接地電位である請求項１１記載の液晶パネル駆動回路。
【請求項１４】
前記第８および第１０トランジスタのチャネル幅は前記第７および第９トランジスタのチャンネル幅より大きい請求項９記載の液晶パネル駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路に関するものであって、特に、液晶ディスプレイに応用するシフトレジスタに関するものである。
【背景技術】
【０００２】
図１は公知のシフトレジスタ回路の構造を示す図である。図で示されるように、シフトレジスタ回路は信号Ｖｏｕｔ１−Ｖｏｕｔｎを出力し、負荷装置１４１〜１４ｎを駆動する。シフトレジスタ回路は、シフトレジスタユニット１２１〜１２ｎを備え、各シフトレジスタユニットの出力信号は、対応する負荷装置を駆動するだけでなく、次のシフトレジスタユニットのトリガー信号となる。
【０００３】
ある負荷装置が異常を発生するとき、対応するシフトレジスタユニットの出力信号を変更する。あるシフトレジスタユニットの出力信号が変更されると、その他のシフトレジスタユニットの誤作動が生じる。
【０００４】
例を挙げると、シフトレジスタユニット１２１の出力信号Ｖｏｕｔ１が高レベルのとき、負荷装置１４１およびシフトレジスタユニット１２２は、シフトレジスタユニット１２１により駆動される。
【０００５】
負荷装置１４１が異常を発生し、シフトレジスタユニット１２１の出力信号Ｖｏｕｔ１が高レベルから低レベルになるとき、シフトレジスタユニット１２１の出力信号Ｖｏｕｔ１はシフトレジスタユニット１２２を継続して駆動させない。シフトレジスタユニット１２２が負荷装置１４２およびシフトレジスタユニット１２３を駆動するので、シフトレジスタユニット１２２が駆動されないとき、シフトレジスタユニット１２２〜１２ｎおよび負荷装置１４２〜１４ｎは、正常に作動することができない。
【０００６】
上述のように、シフトレジスタユニットは同一の出力端により負荷装置および次のシフトレジスタユニットを制御するため、負荷装置が誤作動するとき、シフトレジスタユニットの出力端にフィードバックして、その他のシフトレジスタユニットは正確に駆動信号をその他の負荷装置に出力することができない（たとえば、特許文献１および特許文献２を参照）。
【０００７】
【特許文献１】米国特許第５２２２０８２号明細書
【特許文献２】米国特許第５４１０５８３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、シフトレジスタ回路が駆動する負荷装置が異常を発生したとき、シフトレジスタ回路内部の操作に影響を与えるのを回避できるシフトレジスタ回路を提供することを目的とする。
【０００９】
本発明はまた、ある一列の画素回路が異常を発生するとき、その他の列の画素回路が作動しなくなるのを回避できる液晶パネルの駆動回路を提供することをもう１つの目的とする。
【課題を解決するための手段】
【００１０】
上述の目的を達成するため、本発明は、複数のシフトレジスタユニットからなるシフトレジスタ回路を提供する。各シフトレジスタユニットは、トリガー信号に基づいて、第１および第２パルス信号を出力する。各シフトレジスタユニットの第１パルス信号はシフトレジスタ回路の出力信号で、第２パルス信号は次のシフトレジスタユニットのトリガー信号である。各シフトレジスタユニットは、パルス生成装置およびバッファ装置を備える。パルス生成装置は、トリガー信号に基づいて、少なくとも１つの出力信号を生成する。バッファ装置は、パルス生成装置の出力信号に基づいて、第１、および第２パルス信号を生成する。
【００１１】
上述のもう１つの目的を達成するため、本発明は液晶パネルの駆動回路を提供し、液晶ディスプレイパネルを制御する。液晶ディスプレイパネルは複数の画素回路を備え、それぞれ、対応するデータ電極とゲート電極に連接され、液晶パネル駆動回路は、データドライバとゲートドライバを備える。データドライバは、ビデオ信号をデータ電極に伝送する。ゲートドライバは、少なくとも、複数のレベルのシフトレジスタユニットを備え、スキャン信号をゲート電極に伝送する。各シフトレジスタユニットは、トリガー信号に基づいて、第１、第２パルス信号を出力する。各シフトレジスタユニットの第１パルス信号はスキャン信号で、各シフトレジスタユニットの第２パルス信号は次のシフトレジスタユニットのトリガー信号である。
【発明の効果】
【００１２】
本発明により提供されるシフトレジスタ回路と液晶パネルの駆動回路により、それぞれ、シフトレジスタ回路が駆動する負荷装置が異常を発生したとき、シフトレジスタ回路内部の操作に影響を与える問題と、ある一列の画素回路が異常を発生するとき、その他の列の画素回路が作動しなくなる問題と、を回避することができる。
【発明を実施するための最良の形態】
【００１３】
図２ａは、本発明のシフトレジスタ回路を示す。図で示されるように、シフトレジスタ回路２は、シフトレジスタユニット２０１〜２０ｎからなり、各シフトレジスタユニット（２０ｊ、ｊ＝１〜ｎ）は、トリガー信号に基づいて、第１および第２パルス信号（ＯＵＴｊ、ＳＯＵＴｊ）を出力する。各シフトレジスタユニット２０ｊの第１パルス信号ＯＵＴｊはシフトレジスタ回路２の出力信号で、第２パルス信号ＳＯＵＴｊは、次のシフトレジスタユニットのトリガー信号である。第１および第２パルス信号の信号波形、およびレベルは相同で、第１パルス信号は負荷装置（図示しない）を駆動するのに用いられ、第２パルス信号は、次のシフトレジスタユニットだけを触発し、故に、第１パルス信号の駆動能力は第２パルス信号の駆動能力より大きい。
【００１４】
例を挙げると、シフトレジスタユニット２０１は、トリガー信号ＩＮに基づいて、第１および第２パルス信号ＯＵＴ１、ＳＯＵＴ１を生成し、第１パルス信号ＯＵＴ１はシフトレジスタ回路２の出力信号で、第２パルス信号ＳＯＵＴ１は次のシフトレジスタユニット２０２のトリガー信号である。
【００１５】
この他、各シフトレジスタユニット２０１〜２０ｎは、パルス生成装置２１ｊおよびバッファ装置２２ｊを備える。パルス生成装置２１ｊは、トリガー信号を受信し、少なくとも１つの出力信号を生成する。バッファ装置２２ｊは、パルス生成装置２１ｊの出力信号を受信し、第１、第２パルス信号ＯＵＴｊ、ＳＯＵＴｊを生成する。シフトレジスタユニット２０１を例とすると、シフトレジスタユニット２０１は、パルス生成装置２１１およびバッファ装置２２１を備える。
【００１６】
図２ｂは、パルス生成装置を示す図である。説明を簡潔にするため、図２ｂ中、シフトレジスタユニット２０１のパルス生成装置２１１だけを例とする。パルス生成装置２１１はクロック端ＣＬＯＣＫ、セット端ＳＥＴ、リセット端ＲＥＳＴ、およびプリセット端ＰＲＳＥＴからなる。クロック端ＣＬＯＣＫはクロック信号ＣＬＫを受信するのに用いられる。セット端ＳＥＴはトリガー信号ＩＮを受信し、パルス生成装置２１１を駆動するのに用いられ、出力信号を生成してバッファ装置２２１に提供する。リセット端ＲＥＳＴはリセット信号ＲＥＳＥＴを受信し、パルス生成装置２１１をリセットして、出力信号を生成してバッファ装置２２１に提供するのを停止するのに用いられる。プリセット端ＰＲＳＥＴはプリセット信号ＰＲＳＥを受信し、出力信号のプリセット値を設定する。
【００１７】
実施の形態１
図３ａは、シフトレジスタユニットの実施の形態１を示す。各レベルのシフトレジスタユニットは同じ構造なので、以下では、シフトレジスタユニット２０１の回路構造のみを説明する。シフトレジスタユニット２０１は、パルス生成装置２１１およびバッファ装置２２１を備える。本発明のパルス生成装置２１１およびバッファ装置２２１は、相同形態のトランジスタからなり、例えば、薄膜トランジスタＴＦＴ、或いは、ＭＯＳトランジスタ等である。
【００１８】
パルス生成装置２１１は、トランジスタＰ１〜Ｐ６を備える。トランジスタＰ１の第１ソース／ドレインは第１電位ＶＤＤに接続される。トランジスタＰ２の第１ソース／ドレインは第１電位ＶＤＤに接続され、その第２ソース／ドレインはトランジスタＰ１のゲートに接続され、そのゲートはトリガー信号ＩＮを受信する。トランジスタＰ３の第１ソース／ドレインはトランジスタＰ１の第２ソース／ドレインに接続され、その第２ソース／ドレインはトランジスタＰ２のゲートに接続される。トランジスタＰ４の第１ソース／ドレインはトランジスタＰ１のゲートに接続され、その第２ソース／ドレインおよびゲートは、リセット信号ＲＥＳＥＴを接続する。トランジスタＰ５の第１ソース／ドレインは第１電位ＶＤＤに接続され、その第２ソース／ドレインは第１トランジスタＰ１の第２ソース／ドレインに接続されて、第１出力信号Ｑを生成し、そのゲートはプリセット信号ＰＲＳＥを受信するのに用いられる。トランジスタＰ６の第１ソース／ドレインはトランジスタＰ２の第２ソース／ドレインに接続され、第２出力信号ＱＢを生成し、その第２ソース／ドレインおよびゲートは、プリセット信号ＰＲＳＥを接続する。
【００１９】
バッファ装置２２１は、トランジスタＰ７〜Ｐ１０を備える。トランジスタＰ７の第１ソース／ドレインは第１電位ＶＤＤを接続し、その第２ソース／ドレインは、第２パルス信号ＳＯＵＴ１を出力するのに用いられ、そのゲートは第２出力信号ＱＢを受信する。トランジスタＰ８の第１ソース／ドレインは第１電位ＶＤＤを接続し、その第２ソース／ドレインは、第１パルス信号ＯＵＴ１を出力するのに用いられ、そのゲートはトランジスタＰ７のゲートを接続する。トランジスタＰ９の第１ソース／ドレインはトランジスタＰ７の第２ソース／ドレインを接続し、その第２ソース／ドレインはクロック信号ＣＬＫを受信し、そのゲートは第１出力信号Ｑを接続する。トランジスタＰ１０の第１ソース／ドレインはトランジスタＰ８の第２ソース／ドレインを接続し、その第２ソース／ドレインはクロック信号ＣＬＫを接続し、そのゲートはトランジスタＰ９のゲートを接続する。
【００２０】
この他、本発明の実施の形態１において、パルス生成装置２１１は第１および第２出力信号をバッファ装置２２１に出力する。パルス生成装置２１１が出力信号Ｖｏｕｔのみを出力するとき、インバータにより、出力信号Ｖｏｕｔをバッファ装置２２１に反転入力して、バッファ装置２１１に２つのバッファ信号を出力させる。
【００２１】
図３ｂは、シフトレジスタユニットの実施の形態１の作動タイミングを示す図である。プリセット信号ＰＲＳＥが低レベル信号であるとき、トランジスタＰ５、Ｐ６は導通し、このとき、トランジスタＰ７、Ｐ８のゲートは低レベルの信号を受信する。故に、トランジスタＰ７、Ｐ８は導通し、シフトレジスタユニットの第１および第２パルス信号ＯＵＴ１、ＳＯＵＴ１は高レベル信号になる。トリガー信号ＩＮが低レベル信号であるとき、トランジスタＰ３は導通し、第１出力信号Ｑの電位は降下する。クロック信号ＣＬＫが低レベル信号であるとき、トリガー信号ＩＮは高レベル信号で、トランジスタＰ３は導通し、Ｑ点は浮遊状態で、トランジスタＰ９およびＰ１０間のゲートと第２ソース／ドレイン間の寄生コンデンサが生じる電圧カップリング効果により、第１出力信号Ｑの電圧のレベルをさらに低くし、トランジスタＰ９およびＰ１０を完全に導通させて、第１および第２パルス信号ＯＵＴ１、ＳＯＵＴ１が低レベル信号を出力できるようにする。続いて、リセット信号ＲＥＳＥＴが低レベルであるとき、トランジスタＰ４は導通し、このとき、トランジスタＰ７およびＰ８のゲートは、低レベル信号を受信し、故に、トランジスタＰ７、Ｐ８が導通し、シフトレジスタユニットの第１および第２パルス信号ＯＵＴ１、ＳＯＵＴ１は、低レベル信号から高レベル信号になる。第１パルス信号ＯＵＴ１の駆動能力は、第２パルス信号ＳＯＵＴ１より大きくなければならないため、トランジスタＰ８、Ｐ１０のチャネル幅は、トランジスタＰ７、Ｐ９より大きくなければならない。
【００２２】
実施の形態２
図４ａは、本発明の実施の形態２を示す図である。実施の形態２は図３ａのＰ型トランジスタをＮ型トランジスタに変更したものである。Ｐ型ユニットとＮ型ユニット間の転換は、技術者なら熟知しているため、ここでは詳述しない。図４ｂは実施の形態２のタイミング図である。トランジスタがＮ型に変わったので、タイミング図のレベルと図３ｂ図は反転している。
【００２３】
図５ａは本発明の実施の形態によるシフトレジスタ回路を示す図である。図を簡潔にするため、図５ａ中、四レベルのシフトレジスタユニットのみを例とする。複数の直列されたシフトレジスタユニットは、完全なシフトレジスタ回路を構成することができる。図で示されるように、シフトレジスタユニットＳＲ１〜ＳＲ４はそれぞれ、セット端、クロック端、リセット端、プリセット端、第１出力端ＯＵＴ、および第２出力端ＳＯＵＴを備える。
【００２４】
シフトレジスタユニットＳＲ１〜ＳＲ４のプリセット端ＰＲＳＥＴは、プリセット信号ＰＲＳＥを受信する。シフトレジスタユニットＳＲ１のセット端ＳＥＴはトリガー信号ＩＮに接続される。シフトレジスタユニットＳＲ２のセット端ＳＥＴはシフトレジスタユニットＳＲ１の第２出力端ＳＯＵＴに接続する。シフトレジスタユニットＳＲ３のセット端ＳＥＴは、シフトレジスタユニットＳＲ２の第２出力端ＳＯＵＴに接続する。シフトレジスタユニットＳＲ４のセット端ＳＥＴはシフトレジスタユニットＳＲ３の第２出力端ＳＯＵＴに接続する。シフトレジスタユニットＳＲ１〜ＳＲ４の第１出力端ＯＵＴは、シフトレジスタ回路２の出力信号を出力するのに用いられる。
【００２５】
この他、本発明は３つの互いに重畳しないクロック信号ＣＬＫ１〜ＣＬＫ３を順番に各パルス生成装置のクロック信号ＣＬＫおよびリセット信号ＲＥＳＥＴにする。クロック信号ＣＬＫ１〜ＣＬＫ３の波形は図５ｂで示される。
【００２６】
ｎレベルのシフトレジスタユニット中、三進数で表わされるレベルの１の位が１（すなわち、十進数で１、４、７．．．）であるシフトレジスタユニットは、クロック端ＣＬＯＣＫが第１クロック信号ＣＬＫ１に接続してクロック信号となり、リセット端ＲＥＳＴが第２クロック信号ＣＬＫ２に接続してリセット信号となる。シフトレジスタユニット中の、三進数で表わされるレベルの１の位が２（すなわち、十進数で２、５、８．．．）であるシフトレジスタユニットは、クロック端ＣＬＯＣＫが第２クロック信号ＣＬＫ２に接続してクロック信号となり、リセット端ＲＥＳＴが第３クロック信号ＣＬＫ３に接続してリセット信号となる。シフトレジスタユニット中の、三進数で表わされるレベルの１の位が０（すなわち、３の倍数）であるシフトレジスタユニットは、クロック端ＣＬＯＣＫが第３クロック信号ＣＬＫ３に接続してクロック信号となり、リセット端が第１クロック信号ＣＬＫ１に接続してリセット信号となる。
【００２７】
これにより、シフトレジスタユニットＳＲ１のクロック端ＣＬＯＣＫは第１クロック信号ＣＬＫ１を受信し、そのリセット端ＲＥＳＴは第２クロック信号ＣＬＫ２を受信する。シフトレジスタユニットＳＲ２のクロック端ＣＬＯＣＫは第２クロック信号ＣＬＫ２を受信し、そのリセット端ＲＥＳＴは第３クロック信号ＣＬＫ３を受信する。シフトレジスタユニットＳＲ３のクロック端ＣＬＯＣＫは第３クロック信号ＣＬＫ３を受信し、そのリセット端ＲＥＳＴは第１クロック信号ＣＬＫ１を受信する。シフトレジスタユニットＳＲ４のクロック端ＣＬＯＣＫは第１クロック信号ＣＬＫ１を受信し、そのリセット端ＲＥＳＴは第２クロック信号ＣＬＫ２を受信する。
【００２８】
図５ｂおよび図５ｃは、シフトレジスタ回路のタイミング図である。シフトレジスタ回路は、Ｎ型、或いは、Ｐ型トランジスタからなるため、入力信号と出力信号は反転信号である。シフトレジスタ回路がＰ型トランジスタからなるとき、シフトレジスタ回路の入力および出力信号は図５ｂで示される。シフトレジスタ回路がＮ型トランジスタからなるとき、シフトレジスタ回路の入力および出力信号は図５ｃで示される。
【００２９】
図５ａおよび図５ｂを参照すると、シフトレジスタユニットＳＲ１〜ＳＲ４の作動方式と相同なので、シフトレジスタユニットＳＲ１およびＳＲ２のみを説明する。先ず、シフトレジスタユニットＳＲ１〜ＳＲ４のプリセット端は、プリセット信号ＰＲＳＥを受信するため、シフトレジスタユニットＳＲ１〜ＳＲ４はどれも高レベルを出力する。シフトレジスタユニットＳＲ１がトリガー信号ＩＮを受信するとき、第１および第２出力端ＯＵＴ、ＳＯＵＴは、第１クロック信号ＣＬＫ１を出力する。第１出力端ＯＵＴの出力信号ＯＵＴ１はシフトレジスタ回路２の出力信号で、第２出力端ＳＯＵＴの出力信号ＳＯＵＴ１はシフトレジスタユニットＳＲ２のトリガー信号である。第２クロック信号ＣＬＫ２が低レベルのとき、シフトレジスタユニットＳＲ１の第１および第２出力端ＯＵＴ１、ＳＯＵＴ１は、低レベルから高レベルに変化する。
【００３０】
シフトレジスタユニットＳＲ２のセット端ＳＥＴがシフトレジスタユニットＳＲ１の出力信号ＳＯＵＴ１を受信するとき、シフトレジスタユニットＳＲ２の第１および第２出力端ＯＵＴ、ＳＯＵＴは、第２クロック信号ＣＬＫ２を出力する。第１出力端ＯＵＴの出力信号ＯＵＴ２はレベルシフト回路２の出力信号で、第２出力端ＳＯＵＴの出力信号ＳＯＵＴ２はシフトレジスタユニットＳＲ３のトリガー信号である。第３クロック信号ＣＬＫ３が低レベルのとき、シフトレジスタユニットＳＲ２の第１および第２出力端ＯＵＴ２、ＳＯＵＴ２は、低レベルから高レベルに変化する。
【００３１】
本発明の実施の形態によるシフトレジスタ回路は、各レベルのシフトレジスタユニットの出力信号がどれも、１つのクロック周期時間の差で、シフトレジスタ回路の要求に符号する。
【００３２】
実施の形態３
本発明のシフトレジスタ回路は、液晶ディスプレイパネル（以下、ＬＣＤパネルという）の駆動回路中にも応用でき、図６は薄膜トランジスタＬＣＤパネル、および、その周辺駆動回路の等価回路を示す図である。図で示されるように、ＬＣＤパネル１には縦横に交差したデータ電極（Ｄ１、Ｄ２、Ｄ３．．．Ｄｍにより表示）、およびゲート電極（Ｇ１、Ｇ２．．．Ｇｎにより表示）が形成され、各一組の交差したデータ電極とゲート電極は、１つの画素回路を制御するのに用いられる。例えば、データ電極Ｄ１とゲート電極Ｇ１は、１つの画素回路２００を制御する。
【００３３】
図で示されるように、各画素回路の等価回路は、主に、データ入力用の薄膜トランジスタ（Ｑ１１〜Ｑ１ｍ、Ｑ２１〜Ｑ２ｍ．．．Ｑｎ１〜Ｑｎｍ）、および保持コンデンサ（Ｃ１１〜Ｃ１ｍ、Ｃ２１〜Ｃ２ｍ、、、Ｃｎ１〜Ｃｎｍ）を備える。薄膜トランジスタのゲートとドレインは、それぞれ、ゲート電極（Ｇ１〜Ｇｎ）とデータ電極（Ｄ１〜Ｄｍ）に接続され、ゲート電極（Ｇ１〜Ｇｎ）上のスキャン信号により、同一列（即ち、同一のスキャンライン）上の全ての薄膜トランジスタを導通させて、データ電極（Ｄ１〜Ｄｍ）上のビデオ信号が対応する画素回路中に書き込めるかどうかを制御する。
【００３４】
ゲートドライバ１０は、所定のスキャン順序に基づいて、各ゲート電極Ｇ１、Ｇ２．．．Ｇｎ上のスキャン信号（或いは、スキャンインパルスと称する）を伝送する。あるゲート電極上にスキャン信号を印加するとき、同一列上、或いは同一スキャンライン上の全画素回路内の薄膜トランジスタは導通状態を呈し、その他の列上の画素回路の薄膜トランジスタは不導通状態を呈する。あるスキャンラインが選択されるとき、データドライバ２０は待機する表示画面のビデオデータに基づいて、データ電極Ｄ１、Ｄ２．．．Ｄｍにより、対応するビデオ信号（グレイレベル）をその列のｍ個の画素回路上に伝送する。
【００３５】
ゲートドライバ１０は、シフトレジスタ回路２を備え、前記スキャン信号を生成してゲート電極Ｇ１〜Ｇｎに提供する。これにより、本発明をゲートドライバ１０に適用し、各レベルのシフトレジスタユニットは、１つは、ゲート電極Ｇ１〜Ｇｎのスキャン信号、もう１つは、次のシフトレジスタユニットのトリガー信号の、２つのパルス信号を出力する。ある画素回路に異常が生じたとき、対応するスキャン信号に影響するが、ゲート電極上のスキャン信号と次のシフトレジスタユニットのトリガー信号は同一の出力端から出力されているのではないので、故に、スキャン信号にエラーが生じても、次のシフトレジスタユニットのトリガー信号の正常な伝送に影響を与えない。これにより、その他のシフトレジスタユニットは、正常にスキャン信号を伝送することができる。
【００３６】
本発明が提供するシフトレジスタ回路は、シフトレジスタユニットが生成する第１パルス信号が負荷装置を制御し、第２パルス信号が次のシフトレジスタユニットを駆動するため、負荷装置が異常を発生するときでも、シフトレジスタユニットは正常に作動する。
本発明では好ましい実施の形態を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変更やアレンジを加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００３７】
【図１】公知のシフトレジスタ回路を示す図である。
【図２ａ】本発明のシフトレジスタ回路を示す図である。
【図２ｂ】パルス生成装置を示す図である。
【図３ａ】シフトレジスタユニットの実施の形態１を示す図である。
【図３ｂ】シフトレジスタユニットの実施の形態１の作動タイミング図である。
【図４ａ】本発明の実施の形態２を示す図である。
【図４ｂ】実施の形態２のタイミング図である。
【図５ａ】本発明の実施の形態によるシフトレジスタ回路を示す図である。
【図５ｂ】シフトレジスタユニットのタイミング図である。
【図５ｃ】シフトレジスタユニットのタイミング図である。
【図６】薄膜トランジスタの液晶ディスプレイパネルおよび周辺駆動回路の等価回路を示す図である。
【符号の説明】
【００３８】
１  ＬＣＤパネル
１０  ゲートドライバ
２０  データドライバ
２００  画素回路
２  シフトレジスタ回路
１４１、１４ｎ  負荷装置
１２１〜１２ｎ、２０１〜２０ｎ、ＳＲ１〜ＳＲ４  シフトレジスタユニット
２１１、２１ｎ  パルス生成装置
２２１、２２ｎ  バッファ装置
Ｐ１〜Ｐ１０、Ｎ１〜Ｎ１０  トランジスタ
【図１】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６】
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