(57)【特許請求の範囲】
【請求項１】
複数行複数列に配置された複数のメモリセルを有するメモリセルアレイと、
それぞれ前記複数行に対応して設けられた複数のワード線と、
それぞれ前記複数列に対応して設けられ複数のビット線対と、
ローカル入出力線対と、
それぞれ前記複数のビット線対に対応して設けられ、各々が対応するビット線対と前記ローカル入出力線対との間に接続された複数の列選択ゲートと、
グローバル入出力線対と、
前記ローカル入出力線対と前記グローバル入出力線対との間に接続された転送ゲートと、
各々が外部電源電圧を受けて前記外部電源電圧よりも低い内部電源電圧を発生する第１の内部電源手段および第２の内部電源手段と、
各ビット線対に対応して設けられて対応のビット線対に接続され、前記第１の内部電源手段から前記内部電源電圧を受けて動作し、前記メモリセルアレイ中のメモリセルから読出されたデータ信号を増幅するセンスアンプと、
前記グローバル入出力線対に接続され、第２の内部電源手段から前記内部電源電圧を受けて動作し、前記メモリセルアレイ中のメモリセルにデータ信号を書込むライトドライバと、
前記第１の内部電源手段の発生電圧と前記第２の内部電源手段の発生電圧とを同一レベルにする電圧平衡手段（６５または６７）とを備え、
前記転送ゲートは、Ｐ型ＭＯＳトランジスタを含み、
前記Ｐ型ＭＯＳトランジスタのソースおよびドレインのうちの一方は前記ローカル入出力線対の一方と接続され、そのソースおよびドレインのうちの他方は前記グローバル入出力線対の一方と接続され、そのゲートは前記ローカル入出力線対と前記グローバル入出力線対とを対応づける選択信号を受け、そのゲート直下のウェルには前記内部電源電圧が印加される、半導体集積回路装置。
【請求項２】
前記電圧平衡手段（６５または６７）は、
前記第１の内部電源手段の出力ノードと前記第２の内部電源手段の出力ノードとを接続する電源配線（６５）を含む、請求項１に記載の半導体集積回路装置。
【請求項３】
前記電圧平衡手段（６５または６７）は、
前記外部電源電圧を受けて前記内部電源電圧に対応する基準電圧信号を生成する基準電圧生成手段（６７）と、
前記基準電圧信号を前記第１および第２の内部電源手段に伝達する信号配線とを含む、請求項１に記載の半導体集積回路装置。
【請求項４】
複数行複数列に配置された複数のメモリセルを有するメモリセルアレイと、
それぞれ前記複数行に対応して設けられた複数のワード線と、
それぞれ前記複数列に対応して設けられた複数のビット線対と、
ローカル入出力線対と、
それぞれ前記複数のビット線対に対応して設けられ、各々が対応するビット線対と前記ローカル入出力線対との間に接続された複数の列選択ゲートと、
グローバル入出力線対と、
前記ローカル入出力線対と前記グローバル入出力線対との間に接続された転送ゲートと、
外部電源電圧を受けて前記外部電源電圧よりも低い内部電源電圧を発生する内部電源手段と、
各ビット線対に対応して設けられて対応のビット線対に接続され、前記内部電源電圧を受けて動作し、前記メモリセルアレイ中のメモリセルから読出されたデータ信号を増幅するセンスアンプと、
前記グローバル入出力線対に接続され、前記内部電源電圧を受けて動作し、前記メモリセルアレイ中のメモリセルにデータ信号を書込むライトドライバとを備え、
前記転送ゲートは、Ｐ型ＭＯＳトランジスタを含み、
前記Ｐ型ＭＯＳトランジスタのソースおよびドレインのうちの一方は前記ローカル入出力線対の一方と接続され、そのソースおよびドレインのうちの他方は前記グローバル入出力線対の一方と接続され、そのゲートは前記ローカル入出力線対と前記グローバル入出力線対とを対応づける選択信号を受け、そのゲート直下のウェルには前記内部電源電圧が印加される、半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路装置に関し、さらに詳しくは、内部バス幅を非常に大きくとったエンベディッドＤＲＡＭ（ダイナミックランダムアクセスメモリ）に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の微細化が進むとともに、１チップ上にＤＲＡＭ（ダイナミックランダムアクセスメモリ）とロジック回路とを混載させたシステムＬＳＩの研究、開発が盛んに行なわれるようになってきた。このようなＤＲＡＭ／ロジック混載チップの特徴の１つに、ＤＲＡＭチップとロジックチップとをボード上に実装する場合と比べて、ＤＲＡＭとロジック回路との間の内部バス幅をチップ上の配線層を用いることにより格段に広くとることができるため、ＤＲＡＭとロジック回路との間のデータ転送レートを格段に上げることができるということが挙げられる。ここで「内部バス幅が広い」とは、ＤＲＡＭにおけるメモリセルアレイから同時に多くのデータを読んだり書いたりできるということであり、これをメモリセルアレイの構成上からいうと、メモリセルアレイ領域内に多くのグローバル入出力線を這わせて、それらを同時に活性化して１度に多くのデータをグローバル入出力線を通じて転送させるということになる。
【０００３】
通常のＤＲＡＭでは、内部バス幅は３２〜６４ビット程度であり、これに応じてグローバル入出力線を３２〜６４ペア這わせている程度である。これに対し、ＤＲＡＭ／ロジック混載用ＤＲＡＭコアでは、内部バス幅は１２８〜２５６ビット程度であり、将来的には１０２４〜２０４８ビット程度まで広がると言われており、グローバル入出力線もそれに応じた本数が必要になってくる。
【０００４】
グローバル入出力線は、読出／書込データの転送経路であり、通常はグローバル入出力線ごとにライトドライバ、グローバル入出力線プリチャージ回路、増幅回路などが備えられている。
【０００５】
通常のＤＲＡＭのように内部バス幅が小さい場合には、これらの回路による消費電力は小さい。このため、図２７に示すように、ライトドライバ２３およびグローバル入出力線プリチャージ回路２４には、センスアンプ２５や周辺回路９０などのほかの回路と共通の内部電源回路１０１により内部電源電圧Ｖｃｃ１が供給されている。なお、最近のＤＲＡＭでは消費電力の低減や信頼性の確保の点からチップ内に内部電源回路（ＶＤＣ：Ｖｏｌｔａｇｅ  Ｄｏｗｎ  Ｃｏｎｖｅｒｔｅｒ）を設けることが一般的となっている。
【０００６】
また、メモリ（ＤＲＡＭ）／ロジック混載ＬＳＩにおいてはロジック領域のトランジスタの十分な動作速度を確保するために、トランジスタのゲート酸化膜を薄膜化する傾向にある。ゲートアレイ構成の下、同一サイズのトランジスタをＤＲＡＭのメモリセルに使用するためには、信頼性確保の点よりメモリセルアレイの電源すなわちセンスアンプ動作用の電源の電圧レベルを下げることが必要となる。
【０００７】
メモリセルアレイ電源の電圧レベルを下げることにより、メモリセルアレイでの消費電流が抑えられ、大容量を取扱うメモリにおいては、消費電力低下の効果も大きい。
【０００８】
一方、メモリの大容量化に伴い、外部との間でデータの授受を効率的に行なうために、階層Ｉ／Ｏ線（入出力線）構成のＤＲＡＭや、多ビット用ＤＲＡＭの技術が開発されている。
【０００９】
図２８は、階層Ｉ／Ｏ線構成のＤＲＡＭ５００の全体構成を示す図である。図２８を参照して、ＤＲＡＭ５００は、１６Ｍビットずつに分割された４個のメモリマット５０１と周辺回路５０５とを備える。
【００１０】
図２９は、メモリマット５０１の構成を詳細に示す図である。図２９を参照して、メモリマット５０１は、センスアンプが配置されるセンスアンプ帯５０４およびワード線のシャント領域５０２によってさらに細かくサブブロック５０５に分割される。各々のサブブロック５０５は、２５６本のワード線ＷＬと１２８個のセンスアンプで形成されるメモリセル３２Ｋ個を含む。つまり、１６Ｍビットのメモリマット５０１は、センスアンプ帯５０４およびワード線のシャント領域５０２によって１６分割されている。
【００１１】
メモリマット５０１におけるコラム選択線ＣＳＬは、メモリマット５０１の端に設けられたコラムデコーダ５１０によって選択される。コラム選択線ＣＳＬは、メモリマット５０１に含まれる同一の列アドレスを有するメモリセルに共通の信号線として、複数のサブブロックに対して共通に列方向に延在して設けられる。
【００１２】
図３０は、ＤＲＡＭ５００のＩ／Ｏ線の構造を示すための図である。図３０を参照して、ＤＲＡＭ５００は、２個のサブブロック５０５ごとに設けられたローカル入出力線対Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／Ｏを備える。コラム選択線ＣＳＬの活性化に応じて、選択されたメモリセルのデータはセンスアンプで増幅された後Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／Ｏに伝達される。Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／Ｏは、転送ゲート５２０によってグローバル入出力線対Ｇ−Ｉ／Ｏ，／Ｇ−Ｉ／Ｏと接続される。Ｇ−Ｉ／Ｏ，／Ｇ−Ｉ／Ｏは、メインアンプ，ライトドライバ５３０を介して外部との間でデータの読出もしくは書込を行なう。
【００１３】
図３１は、転送ゲート５２０の構成を詳細に示す図である。図３１を参照して、転送ゲート５２０は、Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／ＯとＧ−Ｉ／Ｏ，／Ｇ−Ｉ／Ｏとを接続し、ゲートにサブブロック選択信号ＢＳを受けるトランジスタ５２１および５２２を備える。トランジスタ５２１および５２２は、バンク選択信号ＢＳの活性化に応じて導通し、Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／ＯとＧ−Ｉ／Ｏ，／Ｇ−Ｉ／Ｏとの間でデータの伝達が行なわれる。
【００１４】
このように、Ｉ／Ｏ線を、ローカル入出力線およびメイン入出力線による階層化構造として、メモリマット５０１をサブブロック５０５のグループごとに独立して動作させることにより、外部とのデータの授受をより効率的に行なうことができる。
【００１５】
次に、多ビット用ＤＲＡＭの構成について述べる。図３２は、多ビット用ＤＲＡＭ６００の構成を示すための概略図である。
【００１６】
図３２を参照して、ＤＲＡＭ６００は複数のサブブロック５０５に分割されたメモリマット５０１を備える。さらに、ＤＲＡＭ６００は、メモリマット５０１に隣接してコラムデコーダ５１０、ワード線ドライバ５５０、およびメインアンプブロック５６０を備える。メインアンプ５６０には、複数のメインアンプが含まれている。
【００１７】
ＤＲＡＭ６００においては、コラムデコーダ５１０はメモリマット５０１の端に配置された行デコーダ５５０の横に設けられる。コラム選択線ＣＳＬはコラムデコーダ５１０によって選択され、サブブロックとサブブロックとの間に設けられたセンスアンプ帯５０４上をワード線ＷＬと平行な方向に延在して設けられる。メイン入出力線対Ｍ−Ｉ／Ｏ，／Ｍ−Ｉ／Ｏは、列方向に隣接するサブブロック５０５に共通な信号線として設けられ、メモリマット５０１の端でメインアンプ帯５６０に含まれるメインアンプとそれぞれ接続される。メインアンプを介してＭ−Ｉ／Ｏ，／Ｍ−Ｉ／Ｏは外部との間でデータの読出あるいは書込動作を行なう。
【００１８】
図３３は、ＤＲＡＭ６００の構成を詳細に示すための概略図である。図３３を参照して、サブブロック５０５においては一例として、メイン入出力線対Ｍ−Ｉ／Ｏ，／Ｍ−Ｉ／Ｏは、１２８個の入出力線対Ｍ−Ｉ／Ｏ１，／Ｍ−Ｉ／Ｏ１〜Ｍ−Ｉ／Ｏ１２８，／Ｍ−Ｉ／Ｏ１２８を含む。この構成の下では、Ｍ−Ｉ／Ｏ１，／Ｍ−Ｉ／Ｏ１〜Ｍ−Ｉ／Ｏ１２８，／Ｍ−Ｉ／Ｏ１２８の各々は、サブブロック５０５に含まれるビット線対ＢＬ，／ＢＬ４個ごとに設けられる。ビット線対ＢＬ，／ＢＬの各々は、センスアンプ帯５０４に含まれるセンスアンプＳＡ１〜ＳＡ５１２とそれぞれ接続される。センスアンプＳＡ１〜ＳＡ５１２は、ビット線対ＢＬ，／ＢＬより伝達されたメモリセルに蓄えられたデータを増幅し、伝達ゲート対Ｎ１〜Ｎ５１２を介してメイン入出力線対Ｍ−Ｉ／Ｏ１，／Ｍ−Ｉ／Ｏ１〜Ｍ−Ｉ／Ｏ１２８，／Ｍ−Ｉ／Ｏ１２８と接続される。伝達ゲートＮ１〜Ｎ５１２は、ゲートにコラム選択線ＣＳＬを受けてセンスアンプとメイン−Ｉ／Ｏ線対とを接続するＮ型トランジスタを含む。
【００１９】
コラム選択線ＣＳＬの活性に応じて、同時に１２８対の伝達ゲートが導通し、Ｍ−Ｉ／Ｏ１，／Ｍ−Ｉ／Ｏ１〜Ｍ−Ｉ／Ｏ１２８，／Ｍ−Ｉ／Ｏ１２８によって、一度の列選択動作に伴って１２８ビットのデータの授受を外部との間で行なうことができる。
【００２０】
このように、多ビットＤＲＡＭ６００においては、一度の列選択動作あたりの処理データ数を、従来より多く設計することができる。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
ＤＲＡＭ／ロジック混載用ＤＲＡＭコアの場合のようにグローバル入出力線の本数が多いときには、特にライトドライバ２３やグローバル入出力線プリチャージ回路２４で消費される電力が大きくなってくる。これは、ライトドライバ２３ではグローバル入出力線の充放電に伴う電力消費があり、グローバル入出力線プリチャージ回路２４ではグローバル入出力線のプリチャージ動作に伴う電力消費があるためである。したがって、図２７に示すようにライトドライバ２３およびグローバル入出力線プリチャージ回路２４について、センスアンプ２５や周辺回路９０などの他の回路と共通の内部電源回路を使用した場合には、ライトドライバ２３やグローバル入出力線プリチャージ回路２４の動作時にその大きな消費電流によって内部電源電圧が低下したり、バウンスを引き起こし、これによって他の回路が誤動作する原因となる。
【００２２】
この発明は上記のような問題を解決するためになされたもので、その目的は、ライトドライバやグローバル入出力線プリチャージ回路の動作によってセンスアンプや周辺回路など他の回路が影響を受けることのない半導体集積回路装置を提供することである。
【００２３】
一方、先に述べたように特に混載ＤＲＡＭにおいては、メモリセルアレイの電源の電圧レベルを下げることが必要となる。この下で、特に外部から伝達されたデータの書込を行なうライトドライバ電源の電圧レベルを、従来と同様にロジック回路等の周辺回路を駆動する電源電圧と同じレベルとすることにより新たな問題点が生じてくる。
【００２４】
すなわち、ライトドライバの電源電圧レベルは、Ｉ／Ｏ線の振幅レベルに相当するため、Ｉ／Ｏ線の振幅レベルが大きいことにより、データの書込および読出動作に先立って行なわれるＩ／Ｏ線のイコライズ動作の所要時間が長くなる。
【００２５】
特に、データ書込動作後のデータ読出動作については、このイコライズ動作の所要時間によって動作速度が律速されるため特に問題が大きく、結果としてＤＲＡＭの高速動作化が困難になる。
【００２６】
また、混載ＤＲＡＭにおいては、先に述べたようにデータバス幅が広くとられるため、一度に扱われるデータ数すなわち活性化されるＩ／Ｏ線の数が著しく増大する。このため、Ｉ／Ｏ線の振幅レベルは、ＤＲＡＭ全体の消費電力に大きな影響を及ぼすこととなる。
【００２７】
さらに、メモリセルアレイ電源の電圧レベルの低減に伴って、ＤＲＡＭに階層−Ｉ／Ｏ線方式を採用した場合に用いられる転送ゲートを、図３１に示すようにＮ型トランジスタのみで構成することが困難になる。これは、センスアンプ電源の電圧レベルの低下に伴って、データの“Ｈ”レベルに対応する電圧レベルも低くなるため、“Ｈ”レベルデータを書込むときに、Ｎ型トランジスタだけによって構成された転送ゲートでは、Ｎ型トランジスタのしきい値電圧落ちの影響によって十分な電圧レベルが得られないためである。
【００２８】
この発明の他の目的は、上記のようにメモリセルアレイ電源すなわちセンスアンプ電源の電圧レベルを下げることに伴って発生する諸問題に対処できるライトドライバおよび転送ゲートを有する半導体集積回路装置を提供することである。
【課題を解決するための手段】
【００２９】
この発明の一つの局面に従うと、半導体集積回路装置は、メモリセルアレイと、複数のワード線と、複数のビット線対と、ローカル入出力線対と、複数の列選択ゲートと、グローバル入出力線対と、転送ゲートと、第１の内部電源手段と、第２の内部電源手段と、センスアンプと、ライトドライバと、電圧平衡手段とを備える。メモリセルアレイは、複数行複数列に配置された複数のメモリセルを有する。複数のワード線は、それぞれ複数行に対応して設けられる。複数のビット線対は、それぞれ複数列に対応して設けられる。複数の列選択ゲートは、それぞれ複数のビット線対に対応して設けられ、各々が対応するビット線対とローカル入出力線対との間に接続される。転送ゲートは、ローカル入出力線対とグローバル入出力線対との間に接続される。第１および第２の内部電源手段の各々は、外部電源電圧を受けて外部電源電圧よりも低い内部電源電圧を発生する。センスアンプは、各ビット線対に対応して設けられて対応のビット線対に接続され、第１の内部電源手段から内部電源電圧を受けて動作し、メモリセルアレイ中のメモリセルから読出されたデータ信号を増幅する。ライトドライバは、グローバル入出力線対に接続され、第２の内部電源手段から内部電源電圧を受けて動作し、メモリセルアレイ中のメモリセルにデータ信号を書込む。電圧平衡手段は、第１の内部電源手段の発生電圧と第２の内部電源手段の発生電圧とを同一レベルにする。転送ゲートは、Ｐ型ＭＯＳトランジスタを含む。Ｐ型ＭＯＳトランジスタのソースおよびドレインのうちの一方はローカル入出力線対の一方と接続され、そのソースおよびドレインのうちの他方はグローバル入出力線対の一方と接続され、そのゲートはローカル入出力線対とグローバル入出力線対とを対応づける選択信号を受け、そのゲート直下のウェルには内部電源電圧が印加される。
【００３０】
上記半導体集積回路装置においては、電圧平衡手段によって発生電圧が同一レベルとなった第１の内部電源手段および第２の内部電源手段からの電圧を受けてセンスアンプとライトドライバとが動作する。
【００３１】
好ましくは、上記電圧平衡手段は電源配線を含む。電源配線は、第１の内部電源手段の出力ノードと第２の内部電源手段の出力ノードとを接続する。
【００３２】
上記半導体集積回路装置においては、出力ノードを電源配線によって接続された電圧平衡手段によって同レベルとなった第１の内部電源手段および第２の内部電源手段からの電圧を受けてセンスアンプとライトドライバとが動作する。
【００３３】
好ましくは、上記電圧平衡手段は基準電圧生成手段と、信号配線とを含む。基準電圧生成手段は、外部電源電圧を受けて内部電源電圧に対応する基準電圧信号を生成する。信号配線は、基準電圧信号を第１および第２の内部電源手段に伝達する。
【００３４】
上記半導体集積回路装置においては、第１の内部電源手段および第２の内部電源手段は、同一の基準電圧信号に基づいて電圧を発生する。第１の内部電源手段からの電圧を受けてセンスアンプが動作し、第２の内部電源手段からの電圧を受けてライトドライバが動作する。
【００３７】
この発明のもう一つの局面に従うと、半導体集積回路装置は、メモリセルアレイと、複数のワード線と、複数のビット線対と、ローカル入出力線対と、複数の列選択ゲートと、グローバル入出力線対と、転送ゲートと、内部電源手段と、センスアンプと、ライトドライバとを備える。メモリセルアレイは、行および列に配置された複数のメモリセルを有する。複数のワード線は、それぞれ複数行に対応して設けられる。複数のビット線対は、それぞれ複数列に対応して設けられる。複数の列選択ゲートは、それぞれ複数のビット線対に対応して設けられ、各々が対応するビット線対とローカル入出力線対との間に接続される。転送ゲートは、ローカル入出力線対とグローバル入出力線対との間に接続される。内部電源手段は、外部電源電圧を受けて外部電源電圧よりも低い内部電源電圧を発生する。センスアンプは、各ビット線対に対応して設けられて対応のビット線対に接続され、内部電源電圧を受けて動作し、メモリセルアレイ中のメモリセルから読出されたデータ信号を増幅する。ライトドライバは、グローバル入出力線対に接続され、内部電源電圧を受けて動作し、メモリセルアレイ中のメモリセルにデータ信号を書込む。転送ゲートは、Ｐ型ＭＯＳトランジスタを含む。Ｐ型ＭＯＳトランジスタのソースおよびドレインのうちの一方はローカル入出力線対の一方と接続され、そのソースおよびドレインのうちの他方はグローバル入出力線対の一方と接続され、そのゲートはローカル入出力線対とグローバル入出力線対とを対応づける選択信号を受け、そのゲート直下のウェルには内部電源電圧が印加される。
【００３８】
上記半導体集積回路装置においては、内部電源手段からの電圧を受けてセンスアンプとライトドライバとが動作する。
【発明の効果】
【００３９】
この発明の１つの局面に従った半導体集積回路装置は、第１の電源電圧を発生する第１および第２の内部電源手段によってライトドライバおよびセンプアンプに電圧を供給するので、電源電圧の変動を低減することができる。
【００４０】
また、ライトドライバは、第１の内部電源手段から独立した第２の内部電源手段によって電源電圧を供給されるので、さらに電源電圧の変動を低減することができる。
【００４１】
また、転送ゲートにＰ型トランジスタを含むので、”Ｈ”レベルデータに対応する電圧を十分なものとすることができる。
【００４２】
また、転送ゲートに用いられるＰ型トランジスタのボディ領域に、センスアンプの駆動電源レベルである第１の電源電圧を印加するので、センスアンプの駆動電源レベルを下げた場合においても階層Ｉ／Ｏ線構造を採用することが可能となる。
【００４３】
この発明のもう１つの局面に従った半導体集積回路装置は、内部電源手段から内部電源電圧を受けてライトドライバが動作するため、グローバル入出力線の振幅を低減することができ、消費電力の低減およびイコライズ所要時間の短縮による高速動作化を図ることができる。
【発明を実施するための最良の形態】
【００４４】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明を繰返さない。
【００４５】
［実施の形態１］
図１は、この発明の実施の形態１によるシステムＬＳＩの全体構成を示すブロック図である。図１を参照して、このシステムＬＳＩは、ＤＲＡＭ１と、論理回路２とを備える。ＤＲＡＭ１と論理回路２とは同一チップＣＨ上に設けられており、これらの間で入出力データＤＱが相互に転送される。
【００４６】
ＤＲＡＭ１は、内部電源回路１１および１２と、メモリセルアレイ１３と、行アドレスストローブ（／ＲＡＳ）バッファ１４と、列アドレスストローブ（／ＣＡＳ）バッファ１５と、ライトイネーブル（／ＷＥ）バッファ１６と、アドレスバッファ１７と、行デコーダ１８と、ワード線ドライバ１９と、列デコーダ２０と、アンプ２１と、入出力バッファ２２と、ライトドライバ２３と、グローバル入出力線（Ｇ−Ｉ／Ｏ）プリチャージ回路２４と、センスアンプ２５とを含む。内部電源回路１１は、外部電源電圧Ｅｘｔ．Ｖｃｃ（たとえば３．３Ｖ）を受けて、外部電源電圧Ｅｘｔ．Ｖｃｃよりも低い内部電源電圧Ｖｃｃ１（たとえば２．５Ｖ）を発生する。内部電源回路１２は、外部電源電圧Ｅｘｔ．Ｖｃｃを受けて、外部電源電圧Ｅｘｔ．Ｖｃｃよりも低い内部電源電圧Ｖｃｃ２（たとえば２．５Ｖ）を発生する。メモリセルアレイ１３は、行および列に配置された複数のメモリセルと、行に配置された複数のワード線（図示せず）と、列に配置された複数のビット線対（図示せず）とを含む。／ＲＡＳバッファ１４は、外部電源電圧Ｅｘｔ．Ｖｃｃにより動作し、外部行アドレスストローブ信号Ｅｘｔ．／ＲＡＳに応答して内部行アドレスストローブ信号／ＲＡＳを発生する。／ＣＡＳバッファ１５は、外部電源電圧Ｅｘｔ．Ｖｃｃにより動作し、外部列アドレスストローブ信号Ｅｘｔ．／ＣＡＳに応答して内部列アドレスストローブ信号／ＣＡＳを発生する。／ＷＥバッファ１６は、外部電源電圧Ｅｘｔ．Ｖｃｃにより動作し、外部ライトイネーブル信号Ｅｘｔ．／ＷＥに応答してライトドライバ２３を活性化するための内部ライトイネーブル信号／ＷＥを発生する。アドレスバッファ１７は、外部電源電圧Ｅｘｔ．Ｖｃｃを受けて動作し、内部行アドレスストローブ信号／ＲＡＳに応答して外部アドレス信号ＥＡＤを行アドレス信号ＲＡＤとして行デコーダ１８に供給するとともに、内部列アドレスストローブ信号／ＣＡＳに応答して外部アドレス信号ＥＡＤを列アドレス信号ＣＡＤとして列デコーダ２０に供給する。行デコーダ１８は、アドレスバッファ１７からの行アドレス信号ＲＡＤに応答してメモリセルアレイ１３の行（ワード線）を選択する。ワード線ドライバ１９は、選択されたワード線を電位Ｖｐｐまで昇圧する。列デコーダ２０は、アドレスバッファ１７からの列アドレス信号ＣＡＤに応答してメモリセルアレイ１３の列（ビット線対）を選択する。アンプ２１は、メモリセルアレイ１３中のメモリセル（図示せず）から読出されたデータ信号を増幅して入出力バッファ２２へ供給する。入出力バッファ２２は、アンプ２１からのデータ信号を論理回路２へ出力し、かつ論理回路２からのデータ信号をライトドライバ２３へ出力する。ライトドライバ２３は、内部電源電圧Ｖｃｃ２を受けて動作し、入出力バッファ２２からのデータ信号をメモリセルアレイ１３中のメモリセルに書込む。Ｇ−Ｉ／Ｏ線プリチャージ回路２４は、内部電源電圧Ｖｃｃ２を受けて動作し、グローバル入出力線対（図示せず）をプリチャージする。センスアンプ２５は、内部電源電圧Ｖｃｃ１を受けて動作し、メモリセルアレイ１３中のメモリセル（図示せず）から読出されたデータ信号を増幅する。
【００４７】
図２は、図１に示されたメモリセルアレイ１３、アンプ２１、ライトドライバ２３、Ｇ−Ｉ／Ｏ線プリチャージ回路２４、およびセンスアンプ２５の構成についてさらに詳しく示すブロック図である。図２を参照して、これらはｎ個のメモリブロック３０１〜３０ｎ、２ｎ個のＧ−Ｉ／Ｏ線プリチャージ回路２４ａ１〜２４ｂｎ、２ｎ個の入出力ブロック４０ａ１〜４０ｂｎとで構成される。メモリブロック３０１は、２つのグローバル入出力線対Ｇ−Ｉ／Ｏとｍ個のサブブロック３１１〜３１ｍとを含む。一方のグローバル入出力線対Ｇ−Ｉ／Ｏ−ａは、入出力ブロック４０ａ１およびＧ−Ｉ／Ｏ線プリチャージ回路２４ａ１に接続され、かつメモリブロック３０１内でｍ個のサブブロック３１１〜３１ｍに接続される。もう一方のグローバル入出力線対Ｇ−Ｉ／Ｏ−ｂは、入出力ブロック４０ｂ１およびＧ−Ｉ／Ｏ線プリチャージ回路２４ｂ１に接続され、かつメモリブロック３０１内でｍ個のサブブロック３１１〜３１ｍに接続される。サブブロック３１１〜３１ｍの各々は、行および列に配置された複数のメモリセル３２と、行に配置された複数のワード線ＷＬと、列に配置された複数のビット線対ＢＬ、／ＢＬと、複数のセンスアンプ２５ａ１〜２５ｂ１と、複数のＮＭＯＳトランジスタ３３ａ１１、３３ａ１２〜３３ｂｎ１、３３ｂｎ２と、２つのローカル入出力線対Ｌ−Ｉ／Ｏ−ａ、Ｌ−Ｉ／Ｏ−ｂと、２つの転送ゲート３４ａ、３４ｂとを含む。センスアンプ２５ａ１〜２５ｂｎは、内部電源電圧Ｖｃｃ１により動作し、ビット線対ＢＬ、／ＢＬに対応して設けられ、メモリセル３２から読出されたデータ信号を増幅する。ＮＭＯＳトランジスタ３３ａ１１、３３ａ１２〜３３ｂｎ１、３３ｂｎ２は列選択ゲートを構成し、センスアンプ２５ａ１〜２５ｂｎの各々に対応して設けられる。
【００４８】
一例としてＮＭＯＳトランジスタ３３ａ１１、３３ａ１２について説明すると、ＮＭＯＳトランジスタ３３ａ１１および３３ａ１２は、センスアンプ２５ａ１とローカル入出力線Ｌ−Ｉ／Ｏ−ａとの間に接続され、図１に示された列デコーダ２０からの列選択信号によってオン／オフする。ローカル入出力線対Ｌ−Ｉ／Ｏ−ａは、転送ゲート３４ａとＮＭＯＳトランジスタ３３ａ１１、３３ａ１２〜３３ａｎ１、３３ａｎ２とに接続され、ローカル入出力線対Ｌ−Ｉ／Ｏ−ｂは転送ゲート３４ｂとＮＭＯＳトランジスタ３３ｂ１１、３３ｂ１２〜３３ｂｎ１、３３ｂｎ２とに接続される。転送ゲート３４ａ、３４ｂは、ローカル入出力線対Ｌ−Ｉ／Ｏ−ａ、Ｌ−Ｉ／Ｏ−ｂとグローバル入出力線対Ｇ−Ｉ／Ｏ−ａ、Ｇ−Ｉ／Ｏ−ｂとの間にそれぞれ接続され、サブブロック選択信号ＢＳに応答してオン／オフする。
【００４９】
なお、上記のように構成されたサブブロック３１１と同様のサブブロック３１２〜３１ｎがメモリブロック３０１内に設けられる。
【００５０】
Ｇ−Ｉ／Ｏ線プリチャージ回路２４ａ１は、ＰＭＯＳトランジスタ３５ａ１と３５ａ２とを含む。ＰＭＯＳトランジスタ３５ａ１は、ソースが内部電源電圧Ｖｃｃ２に、ドレインがグローバル入出力線対Ｇ−Ｉ／Ｏ−ａの一方に接続され、グローバル入出力線プリチャージ信号／ＰＲによってオン／オフする。ＰＭＯＳトランジスタ３５ａ２は、ソースが外部電源電圧Ｖｃｃ２に、ドレインがグローバル入出力線対Ｇ−Ｉ／Ｏ−ａのもう一方に接続され、グローバル入出力線プリチャージ信号／ＰＲによってオン／オフする。
【００５１】
上記のように構成されたグローバル入出力線プリチャージ回路２４ａ１と同様のグローバル入出力線プリチャージ回路２４ｂ１がグローバル入出力線対Ｇ−Ｉ／Ｏ−ｂに対応して設けられる。
【００５２】
入出力ブロック４０ａ１は、アンプ２１ａと、ライトドライバ２３ａとを含む。アンプ２１ａは、外部電源電圧Ｅｘｔ．Ｖｃｃにより動作し、グローバル入出力線対Ｇ−Ｉ／Ｏ−ａと入出力バッファ２２との間に接続され、グローバル入出力線対Ｇ−Ｉ／Ｏ−ａからのデータ信号を増幅する。ライトドライバ２３ａは、内部電源電圧Ｖｃｃ２により動作し、入出力バッファ２２とグローバル入出力線対Ｇ−Ｉ／Ｏ−ａとの間に接続され、入出力バッファ２２からのデータ信号を増幅してグローバル入出力線対Ｇ−Ｉ／Ｏ−ａに転送する。
【００５３】
上記のように構成された入出力ブロック４０ａ１と同様の入出力ブロック４０ｂ１がグローバル入出力線対Ｇ−Ｉ／Ｏ−ｂに対応して設けられる。また、上記グローバル入出力線プリチャージ回路２４ａ１、２４ｂ１および入出力ブロック４０ａ１、４０ｂ１と同様のＧ−Ｉ／Ｏ線プリチャージ回路２４ａ２、２４ｂ２〜２４ａｎ、２４ｂｎおよび入出力ブロック４０ａ２、４０ｂ２〜４０ａｎ、４０ｂｎがメモリブロック３０２〜３０ｎに対しても設けられる。
【００５４】
図３は、図２に示されたセンスアンプ２５ａ１〜２５ｂｎの具体的構成を示す回路図である。図３を参照して、センスアンプ２５ａ１〜２５ｂｎは、交差結合されて、対応のビット線対ＢＬ、／ＢＬのうち高電位のビット線を電源電位レベル（Ｖｃｃ１）へ駆動するＰＭＯＳトランジスタＰＴ２およびＰＴ３と、交差結合されて、対応のビット線対ＢＬのうちの低電位のビット線を接地電位レベル（ＧＮＤ）へ駆動するＮＭＯＳトランジスタＮＴ２およびＮＴ３と、センスアンプ活性化信号／ＳＥに応答して導通し、交差結合されたＰＭＯＳトランジスタＰＴ２およびＰＴ３を活性化するためのＰＭＯＳトランジスタＰＴ１と、センスアンプ活性化信号ＳＥに応答して導通し、交差結合されたＮＭＯＳトランジスタＮＴ２およびＮＴ３を活性化するためのＮＭＯＳトランジスタＮＴ１を含む。
【００５５】
同様にビット線対ＢＬａ、／ＢＬａに対応してＰＭＯＳトランジスタＰＴ２ａ、ＰＴ３ａおよびＮＭＯＳトランジスタＮＴ２ａ、ＮＴ３ａが設けられセンスアンプが構成される。
【００５６】
図４は、図２に示されたライトドライバ２３ａ、２３ｂの具体的構成を示す回路図である。図４を参照して、ライトドライバ２３ａ、２３ｂは、インバータ５０、５１、１１１、１１２と、ＡＮＤゲート５２、５３と、ＮＭＯＳトランジスタ５４、５５と、ＰＭＯＳトランジスタ５８、５９とを含む。インバータ５０は、ライトイネーブル信号／ＷＥを反転して出力する。インバータ５１は、データ信号ＤＡＴＡの値を反転して出力する。ＡＮＤゲート５２は、インバータ５０からの出力信号とデータ信号ＤＡＴＡとを入力に受けてそれらの論理積を出力する。ＡＮＤゲート５３は、インバータ５０からの出力信号とインバータ５１からの出力信号とを入力に受けてそれらの論理積を出力する。ＮＭＯＳトランジスタ５４は、ソースが接地され、ドレインはグローバル入出力線対Ｇ−Ｉ／Ｏのうち１つおよびＰＭＯＳトランジスタ５８に接続され、ＡＮＤゲート５２からの出力信号によってオン／オフする。ＮＭＯＳトランジスタ５５は、ソースが接地され、ドレインはグローバル入出力線対Ｇ−Ｉ／Ｏのうちもう１つおよびＰＭＯＳトランジスタ５９に接続され、ＡＮＤゲート５３からの出力信号によってオン／オフする。インバータ１１１は、ＡＮＤゲート５３からの出力信号を反転して出力する。インバータ１１２は、ＡＮＤゲート５２からの出力信号を反転して出力する。ＰＭＯＳトランジスタ５８は、ソースが内部電源電圧Ｖｃｃ２に接続され、ドレインはグローバル入出力線対Ｇ−Ｉ／ＯのうちＮＭＯＳトランジスタ５４が接続されている方およびＮＭＯＳトランジスタ５４に接続され、インバータ１１１からの出力信号によってオン／オフする。ＰＭＯＳトランジスタ５９は、ソースが内部電源電圧Ｖｃｃ２に接続され、ドレインはグローバル入出力線対Ｇ−Ｉ／ＯのうちＮＭＯＳトランジスタ５５が接続されている方およびＮＭＯＳトランジスタ５５に接続され、インバータ１１２からの出力信号によってオン／オフする。
【００５７】
ここで、上記のように構成されたライトドライバ２３ａ、２３ｂの動作について説明する。ライトイネーブル信号／ＷＥがＨレベルのときは、ＡＮＤゲート５２、５３の入力端子の一方にＬレベルの信号が入力されるため、ＡＮＤゲート５２、５３からの出力信号はＬレベルとなる。したがってＮＭＯＳトランジスタ５４、５５およびＰＭＯＳトランジスタ５８、５９はオフになる。
【００５８】
ライトイネーブル信号／ＷＥがＬレベルであって入出力バッファ２２からのデータ信号ＤＡＴＡがＨレベルのときは、ＡＮＤ回路５２からの出力がＨレベルとなるため、ＮＭＯＳトランジスタ５４およびＰＭＯＳトランジスタ５９はオンになる。一方、ＡＮＤ回路５３からの出力はＬレベルとなるため、ＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５８はオフになる。
【００５９】
この結果、ＮＭＯＳトランジスタ５４およびＰＭＯＳトランジスタ５８に接続された方のグローバル入出力線は接地電位となり、ＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５９に接続された方のグローバル入出力線はＶｃｃ２電位となる。
【００６０】
ライトイネーブル信号／ＷＥがＬレベルであって入出力バッファ２２からのデータ信号がＬレベルのときは、ＡＮＤ回路５３からの出力がＨレベルとなるため、ＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５８はオンになる。一方、ＡＮＤ回路５２からの出力はＬレベルとなるため、ＮＭＯＳトランジスタ５４およびＰＭＯＳトランジスタ５９はオフになる。
【００６１】
この結果、ＮＭＯＳトランジスタ５５およびＰＭＯＳトランジスタ５９に接続された方のグローバル入出力線は接地電位となり、ＮＭＯＳトランジスタ５４およびＰＭＯＳトランジスタ５８に接続された方のグローバル入出力線はＶｃｃ２電位となる。
【００６２】
次に、以上のように構成されたシステムＬＳＩの動作について図５を参照して説明する。
【００６３】
ＤＲＡＭ１中のメモリセル３２へのデータの書込／読出が行なわれないスタンバイ状態では、グローバル入出力線プリチャージ信号／ＰＲはＬレベルとなる。このため、グローバル入出力線プリチャージ回路２４ａ１のＰＭＯＳトランジスタ３５ａ１、３５ａ２はオンとなりグローバル入出力線対Ｇ−Ｉ／Ｏ−ａはＶｃｃ２レベルにプリチャージされる。以下、メモリセルからのデータ読出動作について説明する。
【００６４】
アクセスされるメモリセル（ここではメモリセル３２とする）を含んだ行に配置されたワード線ＷＬが電位Ｖｐｐに昇圧されると、メモリセル３２に蓄えられた電荷によりメモリセル３２に対応するビット線対ＢＬ、／ＢＬ間に電位差が生じる。
【００６５】
続いて、センスアンプ活性化信号ＳＥ、およびサブブロック選択信号ＢＳがＨレベルに立上がる。これにより、ビット線対ＢＬ、／ＢＬ間の電位差がセンスアンプ２５ａ１により電位差Ｖｃｃに増幅される。また、転送ゲート３４ａが導通状態となり、グローバル入出力線対Ｇ−Ｉ／Ｏ−ａとローカル入出力線対Ｌ−Ｉ／Ｏ−ａとが接続される。
【００６６】
続いて、グローバル入出力線プリチャージ信号／ＰＲがＨレベルに立上がる。これによりＰＭＯＳトランジスタ３５ａ１、２５ａ２がオフになるため、グローバル入出力線プリチャージ回路２４ａ１とグローバル入出力線対Ｇ−Ｉ／Ｏ−ａとが切離される。
【００６７】
また、グローバル入出力線プリチャージ信号／ＰＲがＨレベルに立上がるのと同時に、列デコーダ１８からＮＭＯＳトランジスタ３３ａ１１、３３ａ１２のゲートに入力される列選択信号ＣＳＬがＨレベルに立上がり、ＮＭＯＳトランジスタ３３ａ１１、３３ａ１２がオンになる。これにより、センスアンプ２５ａ１により増幅されたビット線対ＢＬ、／ＢＬ間の電位差Ｖｃｃ１がローカル入出力線対Ｌ−Ｉ／Ｏ−ａに転送され、さらにグローバル入出力線対Ｌ−Ｉ／Ｏ−ａに転送される。この電位差Ｖｃｃ１は、アンプ２１ａにより増幅されて入出力バッファ２２へ送られる。
【００６８】
次にメモリセル（ここではメモリセル３２とする）にデータを書込む場合について説明する。
【００６９】
入出力バッファ２２からライトドライバ２３ａにデータ信号ＤＡＴＡが送られる。ライトイネーブル信号／ＷＥが立下がり、データ信号ＤＡＴＡがライトドライバ２３ａに取込まれ、データ信号ＤＡＴＡのレベルに応じてライトドライバ２３ａの２本の出力のうちの一方がＶｃｃ２レベル、他方が接地レベルとなる。グローバル入出力線プリチャージ信号／ＰＲ、サブブロック選択信号ＢＳ、列選択信号ＣＳＬがＨレベルとなり、グローバル入出力線対Ｇ−Ｉ／Ｏ−ａ、ローカル入出力線対Ｌ−Ｉ／Ｏ−ａが接続され、ＮＭＯＳトランジスタ３３ａ１１、３３ａ１２がオンになる。これによりライトドライバ２３ａからのデータ信号がセンスアンプ２５ａ１まで転送される。センスアンプ活性化信号ＳＥがＨレベルとなりメモリセル３２へデータが書込まれる。
【００７０】
以上のような読出／書込動作は、グローバル入出力線対Ｇ−Ｉ／Ｏ−ｂ、ローカル入出力線対Ｌ−Ｉ／Ｏ−ｂおよびこれらに接続された入出力ブロック４０ｂ１、グローバル入出力線プリチャージ回路２４ｂ１、転送ゲート３４ｂ、ＮＭＯＳトランジスタ３３ｂ１１〜３３ｂｎ２、センスアンプ２５ｂ１〜２５ｂｎについても同様に行なわれる。
【００７１】
さらに、メモリブロック３０２〜３０ｎについても以上に説明したのと同様の動作が行なわれる。
【００７２】
したがって、メモリブロック３０１〜３０ｎの各々に設けられたグローバル入出力線対Ｇ−Ｉ／Ｏを通じて入出力バッファ２２からメモリブロック３０１〜３０ｎの各々に同時にアクセスできる。メモリブロック３０１〜３０ｎの数が多くなるとこれに伴ってライトドライバ２３ａ、２３ｂ、およびグローバル入出力線プリチャージ回路２４ａ１、２４ｂ１〜２４ａｎ、２４ｂｎの数も多くなる。したがって、ライトドライバ２３ａ１、２３ｂ１、グローバル入出力線プリチャージ回路２４ａ１〜２４ｂｎが動作するときに供給される電流量も多くなる。
【００７３】
図６は、この発明の実施の形態１におけるＤＲＡＭ１の供給電源系統を示すブロック図である。図６を参照して、このＤＲＡＭ１では、センスアンプ２５駆動用の内部電源回路２１とグローバル入出力線プリチャージ回路２４およびライトドライバ２３用の内部電源回路１２を設けてセンスアンプ２５に供給される内部電源Ｖｃｃ１と、グローバル入出力線プリチャージ回路２４およびライトドライバ２３に供給される内部電源Ｖｃｃ２とを切離している。また、アドレスバッファ１７、／ＲＡＳバッファ１４、／ＣＡＳバッファ１５、／ＷＥバッファ１６などを含む周辺回路９０は外部電源電圧Ｅｘｔ．Ｖｃｃにより駆動している。
【００７４】
これにより、グローバル入出力線Ｇ−Ｉ／Ｏの充放電時にグローバル入出力線プリチャージ回路２４に供給される電源電流およびライトドライバ２３の動作時にライトドライバ２３に供給される電源電流によって電源供給線にノイズが生じた場合でも、センスアンプ２５および周辺回路９０への電源供給線へノイズが伝播することがない。
【００７５】
また、グローバル入出力線プリチャージ回路２４ではＰＭＯＳトランジスタ３５を用いているが、図７に示すようにＮＭＯＳトランジスタ６１、６２を用いることもできる。
【００７６】
［実施の形態２］
図８は、この発明の実施の形態２におけるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。図８を参照して、この実施の形態２では、センスアンプ２５、グローバル入出力線プリチャージ回路２４、および周辺回路９０を駆動するための電源Ｖｃｃ１を供給する内部電源回路１１と、ライトドライバ２３を供給するための電源Ｖｃｃ２を供給するための内部電源回路１２とを設けている。
【００７７】
これにより、ライトドライバの動作時にライトドライバに供給される電源電流によってライトドライバへの電源供給線にノイズが生じた場合であってもセンスアンプ２５への電源供給線へノイズが伝播することがない。
【００７８】
［実施の形態３］
図９は、この発明の実施の形態３におけるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。図９を参照して、この実施の形態３では、センスアンプ２５、周辺回路９０を駆動するための電源Ｖｃｃ１を供給する内部電源回路１１と、ライトドライバ２３およびグローバル入出力線プリチャージ回路２４を駆動するための電源Ｖｃｃ２を供給する内部電源回路１２とを受けている。
【００７９】
これにより、ライトドライバ２３の動作時にライトドライバ２３に供給される電源電流およびグローバル入出力線プリチャージ回路２４によるグローバル入出力線Ｇ−Ｉ／Ｏの充放電の際に消費される電流によりライトドライバ２３およびグローバル入出力線プリチャージ回路２４への電源供給線にノイズが生じた場合であってもセンスアンプ２５および周辺回路９０への電源供給線へノイズが伝播することがない。
【００８０】
［実施の形態４］
図１０は、この発明の実施の形態４におけるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。
【００８１】
図１０を参照して、この実施の形態４では、センスアンプ２５およびグローバル入出力線プリチャージ回路２４を駆動するための電源Ｖｃｃ１を供給する内部電源回路１１と、ライトドライバ２３を駆動するための電源Ｖｃｃ２を供給する内部電源回路１２と、周辺回路９０を駆動するための電源Ｖｃｃ３を供給するための内部電源回路６０とを設けている。
【００８２】
これにより、ライトドライバ２３の動作時にライトドライバ２３に供給される電源電流により、ライトドライバ２３への電源供給線にノイズが生じた場合であってもセンスアンプ２５および周辺回路９０への電源供給線へノイズが伝播することがない。
【００８３】
また、周辺回路９０用に別個に内部電源回路６０を設けているため、周辺回路の動作速度を向上させるためなどにより内部電源電圧Ｖｃｃ３をＶｃｃ１、Ｖｃｃ２と異なる値にすることができる。
【００８４】
［実施の形態５］
図１１は、この発明の実施の形態５におけるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。図１１を参照して、この実施の形態５では、センスアンプ２５を駆動するための電源Ｖｃｃ１を供給する内部電源回路１１と、ライトドライバ２３およびグローバル入出力線プリチャージ回路２４を駆動するための電源Ｖｃｃ２を供給する内部電源回路１２と、周辺回路９０を駆動するための電源Ｖｃｃ３を供給する内部電源回路６０とを設けている。
【００８５】
これにより、ライトドライバ２３の動作時にライトドライバ２３に供給される電源電流により、ライトドライバ２３への電源供給線およびグローバル入出力線プリチャージ回路２４によるグローバル入出力線対Ｇ−Ｉ／Ｏの充放電の際に消費される電流により、ライトドライバ２３およびグローバル入出力線プリチャージ回路２４への電源供給線にノイズが生じた場合であってもセンスアンプ２５および周辺回路９０への電源供給線へノイズが伝播することがない。
【００８６】
［実施の形態６］
実施の形態１から６においては、ＤＲＡＭ内部に内部電源回路を設けて、これにより発生する内部電源電圧によりセンスアンプ２５、ライトドライバ２３、グローバル入出力線プリチャージ回路２４、および周辺回路９０を駆動していたが、この実施の形態６および後述の実施の形態７から９においては、パッドを設けて、センスアンプ２５、ライトドライバ２３、グローバル入出力線プリチャージ回路２４および周辺回路９０を駆動するための電源を外部からパッドに印加することを特徴とする。
【００８７】
図１２は、この発明の実施の形態６におけるＤＲＡＭ内部の供給電源系統を示すブロック図である。図１２を参照して、このＤＲＡＭは、センスアンプ２５およびグローバル入出力線プリチャージ回路２４に接続されるパッド７１、７４と、ライトドライバ２３に接続されるパッド７２、７５と、周辺回路９０に接続されるパッド７３、７６とを設けている。パッド７０、７１、７２には、外部から電源電圧Ｖｃｃが印加され、この電圧により、センスアンプ２５、グローバル入出力線プリチャージ回路２４、ライトドライバ２３、および周辺回路９０が駆動する。パッド７３、７４、７５は接地レベルに接続される。
【００８８】
これによって、センスアンプ２５およびグローバル入出力線プリチャージ回路２４を駆動するための電源供給線と、周辺回路を駆動するための電源供給線とがＤＲＡＭ内部でそれぞれ別系統となる。したがって、ライトドライバ２３の動作時にライトドライバ２３に供給される電源電圧により、ライトドライバ２３への電源供給線にノイズが生じた場合であっても、センスアンプ２５および周辺回路９０への電源供給線へノイズが伝播することがない。
【００８９】
［実施の形態７］
図１３は、この発明の実施の形態７におけるＤＲＡＭ内部の供給電源系統を示すブロック図である。図１３を参照して、このＤＲＡＭは、図１２に示されたパッド７４、７５、７６を１つのパッド７７にしたものである。
【００９０】
パッド７４、７５、７６は接地レベルに接続されているため、これらを１つのパッドとして接地レベルに接続した場合であっても実施の形態６におけるのと同様の効果が得られる。しかも、パッドの数を少なくすることができる。
【００９１】
［実施の形態８］
図１４は、この発明の実施の形態８におけるＤＲＡＭ内部の供給電源系統を示すブロック図である。図１４を参照して、このＤＲＡＭは、センスアンプ２５に接続されるパッド７８、８０と、ライトドライバ２３およびグローバル入出力線プリチャージ回路２４に接続されるパッド７９、８１と、周辺回路９０に接続されるパッド７３、７６とを設けている。
【００９２】
パッド７８、７９、７３には、外部から電源電圧Ｖｃｃが印加され、この電圧により、センスアンプ２５、グローバル入出力線プリチャージ回路２４、ライトドライバ２３、および周辺回路９０が駆動する。パッド８０、８１、７６は接地レベルに接続される。
【００９３】
これによって、センスアンプ２５を駆動するための電源供給線と、ライトドライバ２３およびグローバル入出力線プリチャージ回路２４を駆動するための電源供給線と、周辺回路９０を駆動するための電源供給線とがＤＲＡＭ内部でそれぞれ別系統となる。したがって、ライトドライバ２３の動作時にライトドライバ２３に供給される電源電圧およびグローバル入出力線プリチャージ回路２４によるグローバル入出力線対の充放電の際に消費される電流により、ライトドライバ２３およびグローバル入出力線プリチャージ回路２４への電源供給線にノイズが生じた場合であっても、センスアンプ２５および周辺回路９０への電源供給線へノイズが伝播することがない。
【００９４】
［実施の形態９］
図１５は、この発明の実施の形態９におけるＤＲＡＭ内部の供給電源系統を示すブロック図である。図１５を参照して、このＤＲＡＭは、図１４に示されたパッド８０、８１、７６を１つのパッド８２にしたものである。
【００９５】
パッド８０、８１、７６は接地レベルに接続されているため、これらを１つのパッド８２として接地レベルに接続した場合であっても実施の形態６におけるのと同様の効果が得られる。しかも、パッドの数を少なくすることができる。
【００９６】
［実施の形態１０］
図１６は、この発明の実施の形態１０によるシステムＬＳＩ中のメモリセルアレイ１３、アンプ２１、ライトドライバ２３、Ｉ／Ｏ線プリチャージ回路１２４、およびセンスアンプ２５の構成について示すブロック図である。図１６を参照して、この実施の形態１０では、上記実施の形態１から９に示されたグローバル入出力線対Ｇ−Ｉ／Ｏおよびローカル入出力線対Ｌ−Ｉ／Ｏに代えて入出力線対Ｉ／Ｏを備える。
【００９７】
メモリブロック３０１は、入出力線対Ｉ／Ｏ−ａおよびＩ／Ｏ−ｂとサブブロック３１１とを含む。入出力線対Ｉ／Ｏ−ａは、入出力ブロック４０ａ１およびＩ／Ｏ線プリチャージ回路１２４ａ１に接続され、かつメモリブロック３０１内でＮＭＯＳトランジスタ３３ａ１１、３３ａ１２〜３３ａｎ１、３３ａｎ２に接続される。入出力線対Ｉ／Ｏ−ｂは、入出力ブロック４０ｂ１およびＩ／Ｏ線プリチャージ回路１２４ｂ１に接続され、かつメモリブロック３０１内でＮＭＯＳトランジスタ３３ｂ１１、３３ｂ１２〜３３ｂｎ１、３３ｂｎ２に接続される。
【００９８】
Ｉ／Ｏ線プリチャージ回路１２４ａ１は、ＰＭＯＳトランジスタ３５ａ１と３５ａ２とを含む。ＰＭＯＳトランジスタ３５ａ１および３５ａ２は、入出力線プリチャージ信号／ＰＲによってオン／オフする。
【００９９】
Ｉ／Ｏ線プリチャージ回路１２４ｂ１は、ＰＭＯＳトランジスタ３５ｂ１と３５ｂ２とを含む。ＰＭＯＳトランジスタ３５ｂ１および３５ｂ２は、入出力線プリチャージ信号／ＰＲによってオン／オフする。
【０１００】
上記入出力線プリチャージ回路１２４ａ１および１２４ｂ１と同様のＩ／Ｏ線プリチャージ回路１２４ａ２、１２４ｂ２〜１２４ａｎ、１２４ｂｎがメモリブロック３０２〜３０ｎに対しても設けられる。次に、以上のように構成されたシステムＬＳＩの動作について説明する。
【０１０１】
ＤＲＡＭ１中のメモリセル３２へのデータの書込／読出が行なわれないスタンバイ状態では、入出力線プリチャージ信号／ＰＲはＬレベルとなり、入出力線プリチャージ回路１２４ａ１のＰＭＯＳトランジスタ３５ａ１、３５ａ２はオンとなる。この結果、入出力線対Ｉ／Ｏ−ａはＶｃｃ２レベルにプリチャージされる。以下、メモリセルからのデータ読出動作について説明する。
【０１０２】
入出力線プリチャージ信号／ＰＲがＨレベルに立上がと、これによりＰＭＯＳトランジスタ３５ａ１、２５ａ２がオフになるため、入出力線プリチャージ回路１２４ａ１と入出力線対Ｉ／Ｏ−ａとが切離される。
【０１０３】
センスアンプ２５ａ１により増幅されたビット線対ＢＬ、／ＢＬ間の電位差Ｖｃｃ１が入出力線対Ｉ／Ｏ−ａに転送され、アンプ２１ａにより増幅されて入出力バッファ２２へ送られる。
【０１０４】
次にメモリセルにデータを書込む場合について説明する。入出力線プリチャージ信号／ＰＲがＨレベルとなり、ライトドライバ２３ａからのデータ信号が入出力線対Ｉ／Ｏ−ａを通じてセンスアンプ２５ａ１まで転送され、メモリセル３２へデータが書込まれる。
【０１０５】
以上のような読出／書込動作は、入出力線対Ｉ／Ｏ−ｂおよびこれらに接続された入出力ブロック４０ｂ１、入出力線プリチャージ回路１２４ｂ１、ＮＭＯＳトランジスタ３３ｂ１１〜３３ｂｎ２、センスアンプ２５ｂ１〜２５ｂｎについても同様に行なわれる。
【０１０６】
さらに、メモリブロック３０２〜３０ｎについても以上に説明したのと同様の動作が行なわれる。
【０１０７】
したがって、メモリブロック３０１〜３０ｎの各々に設けられた入出力線対Ｉ／Ｏを通じて入出力バッファ２２からメモリブロック３０１〜３０ｎの各々に同時にアクセスできる。メモリブロック３０１〜３０ｎの数が多くなるとこれに伴ってライトドライバ２３ａ、２３ｂ、および入出力線プリチャージ回路１２４ａ１、１２４ｂ１〜１２４ａｎ、１２４ｂｎの数も多くなる。したがって、ライトドライバ２３ａ１、２３ｂ１、入出力線プリチャージ回路１２４ａ１〜１２４ｂｎが動作するときに供給される電流量も多くなる。
【０１０８】
図１７は、この発明の実施の形態１０におけるＤＲＡＭ１の供給電源系統を示すブロック図である。図１７を参照して、このＤＲＡＭ１では、センスアンプ２５駆動用の内部電源回路２１と入出力線プリチャージ回路１２４およびライトドライバ２３用の内部電源回路１２を設けてセンスアンプ２５に供給される内部電源Ｖｃｃ１と、入出力線プリチャージ回路１２４およびライトドライバ２３に供給される内部電源Ｖｃｃ２とを切離している。また、アドレスバッファ１７、／ＲＡＳバッファ１４、／ＣＡＳバッファ１５、／ＷＥバッファ１６などを含む周辺回路９０は外部電源電圧Ｅｘｔ．Ｖｃｃにより駆動している。
【０１０９】
これにより、入出力線Ｉ／Ｏの充放電時に入出力線プリチャージ回路１２４に供給される電源電流およびライトドライバ２３の動作時にライトドライバ２３に供給される電源電流によって電源供給線にノイズが生じた場合でも、センスアンプ２５および周辺回路９０への電源供給線へノイズが伝播することがない。
【０１１０】
なお、図８から１１においてＧ−Ｉ／Ｏ線プリチャージ回路２４をＩ／Ｏ線プリチャージ回路１２４に置換えて考えることにより、ＤＲＡＭ１の供給電源系統を上記実施の形態２から実施の形態５におけるのと同様にすることができ、これにより実施の形態２から実施の形態５におけるのと同様の効果が得られる。
【０１１１】
［実施の形態１１］
図１８は、この発明の実施の形態１１におけるＤＲＡＭ内部の供給電源系統を示すブロック図である。図１８は、図１４に示されたＧ−Ｉ／Ｏ線プリチャージ回路２４をＩ／Ｏ線プリチャージ回路１２４に代えたものである。
【０１１２】
これによって、センスアンプ２５を駆動するための電源供給線と、ライトドライバ２３および入出力線プリチャージ回路１２４を駆動するための電源供給線と、周辺回路９０を駆動するための電源供給線とがＤＲＡＭ内部でそれぞれ別系統となる。したがって、ライトドライバ２３の動作時にライトドライバ２３に供給される電源電圧および入出力線プリチャージ回路１２４による入出力線対の充放電の際に消費される電流により、ライトドライバ２３および入出力線プリチャージ回路１２４への電源供給線にノイズが生じた場合であっても、センスアンプ２５および周辺回路９０への電源供給線へノイズが伝播することがない。
【０１１３】
なお、図１２、１３、１５においてＧ−Ｉ／Ｏ線プリチャージ回路２４をＩ／Ｏ線プリチャージ回路１２４に置換えて考えることにより、ＤＲＡＭ１の供給電源系統を上記実施の形態６、７、９におけるのと同様にすることができ、これにより実施の形態６、７、９におけるのと同様の効果が得られる。
【０１１４】
［実施の形態１２］
図１９は、この発明の実施の形態１２によるシステムＬＳＩの全体構成を示すブロック図である。図１９を参照して、このシステムＬＳＩは、シンクロナスＤＲＡＭ１と、論理回路２とを備える。シンクロナスＤＲＡＭ１と論理回路２とは同一チップＣＨ上に設けられており、これらの間で入出力データＤＱが相互に転送される。
【０１１５】
シンクロナスＤＲＡＭ１は、図１に示された／ＲＡＳバッファ１４、／ＣＡＳバッファ１５、および／ＷＥバッファ１６に代えてコントロール信号バッファ１３２を備え、さらにクロックバッファ１３１を備える。クロックバッファ１３１は、外部電源電圧Ｅｘｔ．Ｖｃｃを受けて動作し、論理回路２からのクロック信号ＣＬＫに応答して内部クロック信号ｉｎｔ．ＣＬＫを発生する。コントロール信号バッファ１３２は、外部電源電圧Ｅｘｔ．Ｖｃｃを受けて動作し、論理回路２からのコントロール信号ＣＴＬに基づき、内部クロック信号ｉｎｔ．ＣＬＫに同期した内部コントロール信号ｉｎｔ．ＣＴＬを発生する。アドレスバッファ１７は、外部電源電圧Ｅｘｔ．Ｖｃｃを受けて動作し、内部コントロール信号ｉｎｔ．ＣＴＬに応答して、外部アドレス信号ＥＡＤを行アドレス信号ＲＡＤとして行デコーダ１８に供給したり外部アドレス信号ＥＡＤを列アドレス信号ＣＡＤとして列デコーダ２０に供給したりする。ライトドライバ２３は、内部電源電圧Ｖｃｃ２を受けて動作し、内部コントロール信号ｉｎｔ．ＣＴＬに応答して、入出力バッファ２２からのデータ信号をメモリセルに書込む。
【０１１６】
次に、以上のように構成されたシステムＬＳＩの動作について説明する。クロックバッファ１３１からの内部クロック信号ｉｎｔ．ＣＬＫのクロックに同期して、行アドレスをストローブするための内部コントロール信号ｉｎｔ．ＣＴＬがコントロール信号バッファ１３２において生成される。この内部コントロール信号ｉｎｔ．ＣＴＬによって行アドレスが取込まれ、対応するワード線が選択される。次の内部クロック信号ｉｎｔ．ＣＬＫのクロックに同期して、列アドレスをストローブするための内部コントロール信号ｉｎｔ．ＣＴＬがコントロール信号バッファ１３２において生成される。この内部コントロール信号ｉｎｔ．ＣＴＬによって列アドレスが取込まれ、メモリセルのデータが列デコーダ２０によって入出力線に読出される。このデータは、内部クロック信号ｉｎｔ．ＣＬＫに同期して出力される。
【０１１７】
このＤＲＡＭ１では、センスアンプ２５駆動用の内部電源回路２１とグローバル入出力線プリチャージ回路２４およびライトドライバ２３用の内部電源回路１２を設けてセンスアンプ２５に供給される内部電源Ｖｃｃ１と、グローバル入出力線プリチャージ回路２４およびライトドライバ２３に供給される内部電源Ｖｃｃ２とを切離している。また、アドレスバッファ１７、クロックバッファ１３１、コントロール信号バッファ１３２などを含む周辺回路は外部電源電圧Ｅｘｔ．Ｖｃｃにより駆動している。
【０１１８】
これにより、グローバル入出力線Ｇ−Ｉ／Ｏの充放電時にグローバル入出力線プリチャージ回路２４に供給される電源電流およびライトドライバ２３の動作時にライトドライバ２３に供給される電源電流によって電源供給線にノイズが生じた場合でも、センスアンプ２５および周辺回路への電源供給線へノイズが伝播することがない。
【０１１９】
［実施の形態１３］
実施の形態１〜１２においては、内部バス幅の拡大に伴ってライトドライバやグローバル入出力線プリチャージ回路における消費電流の増大によって増大するノイズの悪影響が、センスアンプや周辺回路など他の回路へ波及することの防止が主な目的であった。
【０１２０】
実施の形態１３においては、メモリセルアレイ電源すなわちセンスアンプ電源の電圧レベルを下げるために必要な問題点の解決を考える。
【０１２１】
図２０は、ライトドライバ２３の構成を示す図である。実施の形態１３においては、ライトドライバ２３に供給される電源の電圧レベルを、センスアンプ電源の電圧レベルと同一とする。
【０１２２】
すなわち、図２０におけるライトドライバの駆動電源Ｖｃｃ−ＷＤの電圧レベルを、実施の形態１〜１２における内部電源回路の供給電圧Ｖｃｃ１と同レベルとする。これにより、グローバル入出力線対Ｇ−Ｉ／Ｏ，／Ｇ−Ｉ／Ｏの振幅レベルを低減することができ、イコライズ動作の所要時間短縮による動作の高速化および消費電流の低減を実現することができる。
【０１２３】
これらの効果は、内部バス幅を広くとり一度に大量のデータの授受を行なう混載ＤＲＡＭにおいて特に顕著である。
【０１２４】
さらにライトドライバ２３の駆動電源の電圧レベルをセンスアンプ電源の駆動電源電圧レベルと同一とすることにより、センスアンプ電源の電圧レベルを周辺回路の駆動電源の電圧レベルより下げた場合においても、階層Ｉ／Ｏ線構造を採用することが可能となる。以下にその理由を詳細に説明する。
【０１２５】
図２１は、センスアンプ電源の電圧レベルを下げた場合に、階層Ｉ／Ｏ線構造においてローカル入出力線Ｌ−Ｉ／Ｏとグローバル入出力線Ｇ−Ｉ／Ｏとを接続するための転送ゲート３４の構成を示す回路図である。
【０１２６】
図２１を参照して、転送ゲート３４は、Ｐ型トランジスタ１１３とＮ型トランジスタ１１４とを含む。Ｎ型トランジスタ１１４およびＰ型トランジスタ１１３は、サブブロック選択信号ＳＢ信号およびその反転信号をゲートに受ける。
【０１２７】
図２０においては、図３１に示される転送ゲートがＮ型トランジスタのみで構成されていたのに対して、Ｐ型トランジスタとＮ型トランジスタの対によって構成される。これは、センスアンプ電源の電圧レベルの低下に伴って、対応する“Ｈ”レベルデータに対応する電圧レベルも低くなるため、“Ｈ”レベルデータの書込むときに、Ｎ型トランジスタだけで構成された転送ゲートでは、トランジスタのしきい値電圧落ちの影響によって“Ｈ”レベルデータに対応する十分な電圧レベルが得られないためである。
【０１２８】
そこで、Ｐ型トランジスタ１１３を転送ゲート３４に使用するが、ライトドライバの駆動電源の電圧レベルを、従来のようにセンスアンプ電源の電圧よりも高い周辺回路の駆動電源の電圧レベルとした場合に問題が生じる。
【０１２９】
図２２は、転送ゲート３４に含まれるＰ型トランジスタ１１３における問題点を説明するための概念図である。図２２には、グローバル入出力線Ｇ−Ｉ／Ｏとローカル入出力線Ｌ−Ｉ／Ｏとの間に接続されたＰ型トランジスタ１１３の構成が示される。
【０１３０】
図２２を参照して、Ｐ型トランジスタ１１３は、ローカル入出力線Ｌ−Ｉ／Ｏと接続されたソース・ドレインの一方１３４と、グローバル入出力線Ｇ−Ｉ／Ｏと接続されたソース・ドレインの他方１３５とを備える。Ｐ型トランジスタ１１３が“Ｈ”レベルのデータを伝達するときに、ドレインおよびソースに接続されるローカル入出力線Ｌ−Ｉ／Ｏとグローバル入出力線Ｇ−Ｉ／Ｏとに異なった電圧レベルが印加されることとなる。この転送ゲートは各サブブロックごとに設けられるものであるため、メモリマット内のセンスアンプ帯もしくはサブワードドライバ帯といったサブブロックに隣接した領域に設けられることがレイアウト上望ましい。このため、ボディコンタクト１３６を介してボディ領域１３２を形成するＮウェルに印加される電圧はセンスアンプ電源の電圧レベルＶｃｃ１となる。
【０１３１】
ところが、グローバル入出力線Ｇ−Ｉ／Ｏを介してライトドライバ２３による書込動作によって、このＰ型トランジスタ１１３のＰ＋型であるソース・ドレイン領域にボディ領域を形成するＮ型ウェルの電圧レベルより高い周辺回路用の電源電圧が印加されると、ソース・ドレイン１３５とボディ１３２との間にＰＮ順接合が形成され、電流が流れてしまう。この電流は、無駄な電流消費を引き起こすだけでなく、電流量が増大した場合には、寄生トランジスタによるバイポーラ動作を引き起こし、メモリ不良にまで至る可能性がある。
【０１３２】
ライトドライバ２３の電源電圧レベルをセンスアンプ電源の電圧レベルと同一レベルとすることによって、この問題は解決される。
【０１３３】
図２３は、実施の形態１３のＤＲＡＭのライトドライバ２３に含まれるＰ型トランジスタ５８および５９の構成を示す図である。
【０１３４】
図２３を参照して、実施の形態１３においてはライトドライバ２３に含まれるＰ型トランジスタ５８および５９のソース１４４に供給される電源の電圧レベルを、周辺回路と共通の電源電圧レベルＶｃｃ３とするのではなく、それよりも低いセンスアンプ電源の電圧レベルＶｃｃ１と同一とする。
【０１３５】
また、一般にライトドライバ２３は周辺回路としてメモリセルアレイの外に設計されるため、Ｐ型トランジスタ５８および５９をセンスアンプ電源によって駆動するためには、この領域に設けられる他のＰ型トランジスタ１５０と共通のＮ型ウェルに、Ｐ型トランジスタ５８および５９を設けることができない。すなわち、Ｐ型トランジスタ５８および５９のボディ領域１４２を、他のトランジスタのボディ領域１５１から電気的に絶縁することが必要である。
【０１３６】
ライトドライバ２３は、このような構成を有するＰ型トランジスタ５８および５９によって“Ｈ”レベルのデータの書込を行なうため、ドレイン１４５に接続されたグローバル入出力線対Ｇ−Ｉ／Ｏ，／Ｇ−Ｉ／Ｏの“Ｈ”レベルはセンスアンプ用電源の電圧レベルにプルアップされ、ローカル入出力線対Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／Ｏの“Ｈ”レベルデータとの間の電圧の差は解消されるため、上述した問題は発生しない。
【０１３７】
また、ライトドライバを構成するにあたり、その他の素子であるインバータ１１１，１１２、ＮＡＮＤゲート５２，５３、インバータ５０，５１を駆動する電源の電圧レベルは、特に限定されない。
【０１３８】
しかし、上記のように、絶縁を行なうためにはＮ型ウェルを独立して設けることが必要であるため、面積増加というデメリットを生じる。
【０１３９】
このため、レイアウト的に余裕があるならデータ書込に直接対応するＰ型トランジスタ５８，５９だけをセンスアンプ電源で駆動する構成とすればよいが、図２１に示されたライトドライバの回路素子全体をメモリセルアレイ電源で駆動すると、レイアウトの面で有利である。
【０１４０】
図２４は、ライトドライバ２３の駆動電源の電圧レベルをセンスアンプ電源の電圧レベルと同一とするためのＤＲＡＭ内部の供給電源系統を示すブロック図である。
【０１４１】
図２４を参照して、内部電源回路１１は、メモリセルアレイ１３，センスアンプ２５とライトドライバ２３とに電源電圧が供給する。これにより、ライトドライバ２３を駆動する電源電圧レベルを、メモリセルアレイ電源の電圧レベルと同一とすることができる。
【０１４２】
一方、周辺回路９０は、独立した他の内部電源回路６１によって電源電圧を供給されている。上述した様に、周辺回路においてはロジック回路部の動作速度向上等の観点より、周辺回路９０に供給される電源電圧は、センスアンプ電源の電圧レベルよりも高いものとされる。
【０１４３】
［実施の形態１４］
実施の形態１４においては、実施の形態１３の構成に加えて、さらに内部バス幅の拡大等によるライトドライバの消費電流の増大に伴って生じる悪影響を抑制するための電源供給系統を考える。
【０１４４】
図２５は、この発明の実施の形態１４におけるＤＲＡＭ内部の供給電源系統を示すブロック図である。図２５を参照して、内部電源回路１２が図２４の構成に加えてさらに設けられる。さらに内部電源回路１１の電源ノードと内部電源回路１２の電源ノードを接続する配線６５を設けることにより、両者の電源ノードの電圧レベルは同一レベルに維持される。これにより、ライトドライバ２３はセンスアンプ電源の電圧レベルと同一の電圧レベルによって駆動されることとなる。周辺回路６０に対する電源電圧の供給については、図２４で説明したとおりであるので説明は繰り返さない。
【０１４５】
図２６は、本発明の実施の形態１４の別の構成例のＤＲＡＭ内部の供給電源系統を示す図である。
【０１４６】
図２６を参照して、内部電源回路１２は、ライトドライバ２３に対して独立な電源として設けられる。一方、基準電圧発生回路６７が、内部電源回路１１および１２の発生する電圧レベルを同レベルとするために新たに備えられる。基準電圧発生回路６７は、外部電源電圧Ｅｘｔ．Ｖｃｃを受けて内部電源回路１１と１２に共通に与えられる基準電圧Ｖｒｅｆ．を生成する。内部電源回路１１および１２は、基準電圧Ｖｒｅｆ．に基づいて、同一レベルの電圧をメモリセルアレイ１３、センスアンプ２５およびライトドライバ２３に供給する。周辺回路６０に対する電源電圧の供給については、図２２で説明したとおりであるので説明は繰り返さない。
【０１４７】
図２５、図２６において説明した実施の形態１４の供給電源系統とすることにより、内部バス幅の拡大等によるライトドライバの消費電流増大に伴って生じるノイズの増大や電源電圧レベルの変動が他の回路に及ぼす悪影響を小さくすることができ、半導体集積回路装置全体の動作を安定的なものとすることができる。
【０１４８】
実施の形態１３および１４においては、周辺回路９０に対しては独立した内部電源回路６１から電源電圧が供給される構成としているが、本願発明は、この様な構成に限定されるものではない。すなわち、周辺回路９０が直接外部電源電圧Ｅｘｔ．Ｖｃｃによって駆動される構成とすることも可能である。
【０１４９】
また、最近になって、より高速動作を指向するためにセンスアンプ電源の電圧レベルをタイミングによって切換える方式も提案されているが、本願発明はこのような方式の下でも実現される。上記の方式は、センスアンプ電源の電圧レベルを、データの”Ｈ”レベルに対応する第１のＳ／Ａ電圧レベルと、第１のＳ／Ａ電圧レベルよりも高い第２のＳ／Ａ電圧レベルとに切換えることが可能な構成を採用して、データ書込、読出動作後のプリチャージ動作を第２のＳ／Ａ電圧レベルの供給によって開始し、プリチャージ時間の短縮による動作の高速化を目的とするものである。
【０１５０】
この構成の下では、電源系統を例えば図２４の構成として、ライトドライバ１２に電源電圧を供給する内部電源回路１２に与えられる基準電圧Ｖｒｅｆ．を、データの”Ｈ”レベルに相当する上記第１のＳ／Ａ電圧レベルとすることによって、本願発明の効果をあわせて享受することができる。
【０１５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１５２】
【図１】この発明の実施の形態１によるシステムＬＳＩの全体構成を示すブロック図である。
【図２】図１に示されたメモリセルアレイ、アンプ、ライトドライバ、Ｇ−Ｉ／Ｏ線プリチャージ回路、およびセンスアンプの構成について詳しく示すブロック図である。
【図３】図２に示されたセンスアンプの具体的構成を示す回路図である。
【図４】図２に示されたライトドライバの具体的構成を示す回路図である。
【図５】この発明の実施の形態１によるシステムＬＳＩの動作を説明するためのタイミングチャートである。
【図６】この発明の実施の形態１におけるＤＲＡＭの供給電源系統を示すブロック図である。
【図７】図２に示されたグローバル入出力線プリチャージ回路の別の構成例を示す回路図である。
【図８】この発明の実施の形態２によるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。
【図９】この発明の実施の形態３によるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。
【図１０】この発明の実施の形態４によるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。
【図１１】この発明の実施の形態５によるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。
【図１２】この発明の実施の形態６によるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。
【図１３】この発明の実施の形態７によるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。
【図１４】この発明の実施の形態８によるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。
【図１５】この発明の実施の形態９によるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。
【図１６】この発明の実施の形態１０によるシステムＬＳＩ中のメモリセルアレイ、アンプ、ライトドライバ、Ｉ／Ｏ線プリチャージ回路、およびセンスアンプの構成を示すブロック図である。
【図１７】この発明の実施の形態１０によるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。
【図１８】この発明の実施の形態１１によるシステムＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図である。
【図１９】この発明の実施の形態１２によるシステムＬＳＩの全体構成を示すブロック図である。
【図２０】実施の形態１３のＤＲＡＭにおけるライトドライバ２３の回路構成を示す図である。
【図２１】実施の形態１３のＤＲＡＭにおける転送ゲート３４の構成を示す図である。
【図２２】転送ゲート３４に含まれるＰ型トランジスタ１１３における問題点を説明するための概念図である。
【図２３】実施の形態１３のＤＲＡＭにおけるライトドライバ２３に含まれるＰ型トランジスタ５８，５９構成を示す概念図である。
【図２４】実施の形態１３のＤＲＡＭの供給電源系統を示すブロック図である。
【図２５】実施の形態１４のＤＲＡＭの供給電源系統を示すブロック図である。
【図２６】実施の形態１４の他の一例のＤＲＡＭの供給電源系統を示すブロック図である。
【図２７】従来のＤＲＡＭ内部における供給電源系統の一例を示すブロック図である。
【図２８】階層Ｉ／Ｏ線構造のＤＲＡＭ５００の全体構成を示す図である。
【図２９】ＤＲＡＭ５００のメモリマット５０１の構成を詳細に示す図である。
【図３０】ＤＲＡＭ５００におけるコラム選択とデータの伝達を説明するための概略図である。
【図３１】転送ゲート５２０の構成を示す図である。
【図３２】多ビット方式ＤＲＡＭ６００の構成を示す概略図である。
【図３３】ＤＲＡＭ６００における−Ｉ／Ｏ線とセンスアンプの接続を説明するための概略図である。
【符号の説明】
【０１５３】
１１，１２，６０  内部電源回路、１３  メモリセルアレイ、１４  行アドレスストローブバッファ、１５  列アドレスストローブバッファ、１７  アドレスバッファ、１８  行デコーダ、２０  列デコーダ、２３，２３ａ，２３ｂ  ライトドライバ、２４，２４ａ１〜２４ａｎ，２４ｂ１〜２４ｂｎ  グローバル入出力線プリチャージ回路、２５，２５ａ１〜２５ａｎ，２５ｂ１〜２５ｂｎ  センスアンプ、３２  メモリセル、３４ａ，３４ｂ  転送ゲート、５８，５９，１１３，１５０  Ｐ型トランジスタ、７１〜８２  パッド、１２４，１２４ａ１〜１２４ａｎ，１２４ｂ１〜１２４ｂｎ  入出力線プリチャージ回路、１３１，１４１  Ｐ型基板、１３２，１４２，１５４  ボディ、１３４，１３５，１４４，１４５  ソース／ドレイン、１３３，１４３  ゲート、１３６，１４５  ボディコンタクト、Ｅｘｔ．Ｖｃｃ  外部電源電圧、Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３  内部電源電圧、Ｅｘｔ．／ＲＡＳ  外部行アドレスストローブ信号、／ＲＡＳ  内部行アドレスストローブ信号、Ｅｘｔ．／ＣＡＳ  外部列アドレスストローブ信号、／ＣＡＳ  内部列アドレスストローブ信号、Ｅｘｔ．／ＷＥ  外部ライトイネーブル信号、／ＷＥ  内部ライトイネーブル信号、ＷＬ  ワード線、ＢＬ，／ＢＬ  ビット線対、Ｌ−Ｉ／Ｏ−ａ，Ｌ−Ｉ／Ｏ−ｂ  ローカル入出力線対、Ｇ−Ｉ／Ｏ，Ｇ−Ｉ／Ｏ−ａ，Ｇ−Ｉ／Ｏ−ｂ  グローバル入出力線対、Ｉ／Ｏ，Ｉ／Ｏ−ａ，Ｉ／Ｏ−ｂ  入出力線対。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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