【手続補正書】
【提出日】平成15年7月2日(2003.7.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主表面に第１および第２のトランジスタを備えた半導体装置であって、
前記第１のトランジスタは、
前記半導体基板の主表面に所定の距離を隔てて形成された一対の第１のソース・ドレイン領域と、
前記一対の第１のソース・ドレイン領域に挟まれる領域と対向するように前記半導体基板の前記主表面上に第１のゲート絶縁膜を介在して形成され、その内部に不純物および窒素を含む第１の窒素導入領域を有する第１のポリシリコン層を備えた第１の制御電極とを備え、
前記第２のトランジスタは、
前記半導体基板の前記主表面に所定の距離を隔てて形成された一対の第２のソース・ドレイン領域と、
前記一対の第２のソース・ドレイン領域に挟まれる領域と対向するように前記半導体基板の前記主表面上に第２のゲート絶縁膜を介在して形成され、その内部に不純物および窒素を含む第２の窒素導入領域を有する第２のポリシリコン層を備えた第２の制御電極とを備え、
前記第１および第２の窒素導入領域の窒素濃度分布が異なることを特徴とする半導体装置。
【請求項２】
前記第１および第２のトランジスタは同一導電型であり、それぞれ、前記一対の第１のソース・ドレイン領域に挟まれる領域に形成された第１のチャネルドープ層と、前記一対の第２のソース・ドレイン領域に挟まれる領域に形成された第２のチャネルドープ層とをさらに備え、
前記第１および第２のチャネルドープ層は同じ不純物濃度を有し、
前記第１および第２のトランジスタの前記第１および第２のポリシリコン層および前記第１および第２のゲート絶縁膜は同じ膜厚を有し、
前記第１および第２の窒素導入領域の不純物濃度はいずれも、前記第１および第２のポリシリコン層の上部側で比較的高く、下部側で比較的低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板の前記主表面に第３のトランジスタをさらに備え、
前記第３のトランジスタの導電型は、前記第１および第２のトランジスタと同一であって、
前記第３のトランジスタは、
前記半導体基板の前記主表面に所定の距離を隔てて形成された一対の第３のソース・ドレイン領域と、
前記一対の第３のソース・ドレイン領域に挟まれる領域に形成された第３のチャネルドープ層と、
前記第３のチャネルドープ層と対向するように前記半導体基板の主表面上に第３のゲート絶縁膜を介在して形成され、その内部に不純物および窒素を含む第３の窒素導入領域を有した第３のポリシリコン層を備えた第３の制御電極とを備え、
前記第３のチャネルドープ層は、前記第１および第２のチャネルドープ層と同じ不純物濃度を有し、
前記第１ないし第３のトランジスタの前記第１ないし第３のポリシリコン層および前記第１ないし第３のゲート絶縁膜は同じ膜厚を有し、
前記第３の窒素導入領域は、前記第１および第２の窒素導入領域と異なる濃度分布を有し、
前記第１ないし第３の窒素導入領域の不純物濃度はいずれも、前記第１ないし第３のポリシリコン層の上部側で比較的高く下部側で比較的低いことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１および第２の窒素導入領域においては、前記第１および第２ポリシリコン層の下部側に窒素が選択的に導入される、請求項１記載の半導体装置。
【請求項５】
半導体基板の主表面に第１ないし第３のトランジスタを備えた半導体装置であって、
前記第１のトランジスタは、
前記半導体基板の主表面に所定の距離を隔てて形成された一対の第１のソース・ドレイン領域と、
前記一対の第１のソース・ドレイン領域に挟まれる領域に形成された第１のチャネルドープ層と、
前記第１のチャネルドープ層と対向するように前記半導体基板の前記主表面上に第１のゲート絶縁膜を介在して形成され、その内部に不純物および窒素を含む第１の窒素導入領域を有する第１のポリシリコン層を備えた第１の制御電極とを備え、
前記第２のトランジスタは、
前記半導体基板の前記主表面に所定の距離を隔てて形成された一対の第２のソース・ドレイン領域と、
前記一対の第２のソース・ドレイン領域に挟まれる領域に形成された第２のチャネルドープ層と、
前記第２のチャネルドープ層と対向するように前記半導体基板の前記主表面上に第２のゲート絶縁膜を介在して形成され、その内部に不純物および窒素を含む第２の窒素導入領域を有する第２のポリシリコン層を備えた第２の制御電極とを備え、
前記第３のトランジスタは、
前記半導体基板の前記主表面に所定の距離を隔てて形成された一対の第３のソース・ドレイン領域と、
前記一対の第３のソース・ドレイン領域に挟まれる領域に形成された第３のチャネルドープ層と、
第３のチャネルドープ層と対向するように前記半導体基板の主表面上に第３のゲート絶縁膜を介在して形成されたフローティングゲート電極と、
前記フローティングゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、その内部に不純物および窒素を含む第３の窒素導入領域を有する第３のポリシリコン層を備えた第３の制御電極とを備え、
前記第１の窒素導入領域の濃度は、前記第２および第３の窒素導入領域よりも高く、前記第１および第２のゲート絶縁膜は、同じ第１の厚さを有し、前記第３のゲート絶縁膜は前記第１の厚さよりも厚い第２の厚さを有し、
前記第１〜第３のチャネルドープ層は、同じ不純物濃度を有する、半導体装置。
【請求項６】
半導体基板に少なくとも１のトランジスタを備えた半導体装置であって、
前記少なくとも１のトランジスタは、
前記半導体基板の主面上に選択的に形成されたフィールド酸化膜によって規定される活性領域と、
前記活性領域上に形成された酸化膜と、
前記酸化膜上および前記フィールド酸化膜上に形成され、その内部に窒素が導入された第１のポリシリコン層と、該第１のポリシリコン層上に形成され、その内部に、ソース・ドレイン層と同じ導電型の不純物が導入された第２のポリシリコン層とを有した制御電極とを備えた半導体装置。
【請求項７】
前記窒素は、ドーズ量が１×１０１５〜１×１０１６／ｃｍ２となるように導入される、請求項４または請求項６記載の半導体装置。
【請求項８】
第１導電型の半導体基板の主表面に第１および第２のトランジスタを備えた半導体装置の製造方法であって、
（ａ）前記半導体基板の主表面に、前記第１および第２のトランジスタを分離する分離絶縁膜を形成する工程と、
（ｂ）前記半導体基板主表面上に、前記第１および第２のトランジスタのゲート絶縁膜を形成する工程と、
（ｃ）前記第１および第２のトランジスタのゲート絶縁膜上に、第２導電型の不純物を含むとともに第１の濃度分布の窒素を有する第１の制御電極、および前記第１の濃度分布と異なる第２の濃度分布の窒素を有する第２の制御電極を形成する工程と、
（ｄ）前記第１および第２のトランジスタ形成領域の前記半導体基板の主表面にそれぞれ、第２導電型の第１および第２ソース・ドレイン領域を形成する工程と、
を備える半導体装置の製造方法。
【請求項９】
前記工程（ｂ）は、
（ｂ−１）前記第１および第２のトランジスタ形成領域の前記半導体基板主表面上に第１の絶縁膜を形成する工程を含み、
前記工程（ｃ）は、
（ｃ−１）前記第１の絶縁膜表面上に第２導電型の不純物を含むポリシリコン層を形成する工程と、
（ｃ−２）前記ポリシリコン層をパターニングする工程とを備える、請求項８記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｃ−１）は、
前記第１および第２のトランジスタの形成領域の前記ポリシリコン層に窒素を導入する工程と、
前記第１のトランジスタの形成領域表面上をマスクし、前記第２のトランジスタ形成領域の前記ポリシリコン層にさらに窒素を導入する工程とを含む、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｄ）の後に、
前記第２のソース・ドレイン領域のいずれか一方に接続するキャパシタを形成する工程をさらに備える請求項１０記載の半導体装置の製造方法。
【請求項１２】
半導体基板に、第１および第２の種類のトランジスタを有した半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上に選択的にフィールド酸化膜を形成し、前記第１および第２の種類のトランジスタが形成される第１および第２の活性領域を規定する工程と、
（ｂ）前記第１および第２の活性領域上に酸化膜を形成する工程と、
（ｃ）前記第１および第２の活性領域の前記酸化膜上に、ポリシリコン層で制御電極を形成する工程とを備え、
前記工程（ｃ）は、
（ｃ−１）前記第１の活性領域の前記ポリシリコン層に、比較的低いドーズ量ｎ１でソース・ドレイン層と同じ導電型の不純物を導入する工程と、
（ｃ−２）前記第２の活性領域の前記ポリシリコン層に、比較的高いドーズ量ｎ２で前記不純物を導入するとともに、前記第２の活性領域の前記ポリシリコン層の下部側に窒素をドーズ量ｎ３で注入する工程とを備える、半導体装置の製造方法。
【請求項１３】
前記第１のドーズ量ｎ１は、５×１０１４／ｃｍ２であって、
前記ドーズ量ｎ２は、５×１０１５／ｃｍ２であって、
前記第３のドーズ量ｎ３は、１×１０１５／ｃｍ２である、請求項１２記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
図８６に示すフラッシュメモリにおいて特徴的なのは、高耐圧部のＮチャネル型ＭＯＳトランジスタＴ１１のゲート酸化膜２６の厚みが最も厚く、メモリセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ１３のトンネル酸化膜２３、周辺回路部Ｎチャネル型ＭＯＳトランジスタＴ１２のゲート酸化膜２５の順に厚みが薄くなっている点である。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
＜各トランジスタの製造方法＞
以下に、図８１で示した高耐圧部、周辺回路部、およびメモリセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ１１〜Ｔ１３の製造方法について、図８３〜図９６を用いて説明する。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
まず、図８３に示す工程において、Ｐ型の半導体基板２１の表面にロコス法によりＬＯＣＯＳ層（フィールド酸化膜）２２を、例えば４０００オングストロームの厚さに形成する。続いて、例えばボロンイオンを、７００ｋｅＶのエネルギーで、１×１０１３／ｃｍ２のドーズ量を注入することで、半導体基板２１内にＰ型のウエル領域１２１を形成する。なお、半導体基板２１内にはＰチャネル型ＭＯＳトランジスタを形成するためにＮ型のウエル領域も形成されるが、説明および図示は省略する。次に、例えばボロンイオンを、１３０ｋｅＶのエネルギーで、５×１０１２／ｃｍ２のドーズ量を注入することで、半導体基板２１内にチャネルカット層１２２を形成する。なお、チャネルカット層１２２は、ＬＯＣＯＳ層２２とで素子間分離領域を形成するような形状に形成する。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
次に、図８５に示す工程において、メモリセルアレイ部におけるドープトポリシリコン層２７１の上部に選択的にレジストマスクＲ２２１を形成する。この場合、レジストマスクＲ２２１はメモリセルアレイ部のゲート幅方向に沿って形成される。そして、レジストマスクＲ２２１で覆われていない部分のドープトポリシリコン層２７１を異方性エッチングにより除去する。この状態を図８６に示す。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
次に、図８８に示す工程において、メモリセルアレイ部の絶縁膜２４１上をレジストマスクＲ２２２で覆い、その他の領域の絶縁膜２４１を全て除去する。この場合、その他の領域においては酸化膜２３１も除去する。この状態を図８９に示す。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１４３
【補正方法】変更
【補正の内容】
【０１４３】
次に、レジストマスクＲ２６２を除去した後、図１２１に示す工程において、半導体基板７１の主面全面にゲート酸化膜７５となる酸化膜７５１を熱酸化法により形成する。このときメモリセルアレイ部上の絶縁膜７４１は、窒化膜を含んでいるため酸化されることはなく、その厚さは保たれる。なお、酸化膜７５１の厚みは１９０オングストローム程度である。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正の内容】
【０１５９】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置は、半導体基板の主表面に第１および第２のトランジスタを備えた半導体装置であって、前記第１のトランジスタは、前記半導体基板の主表面に所定の距離を隔てて形成された一対の第１のソース・ドレイン領域と、前記一対の第１のソース・ドレイン領域に挟まれる領域と対向するように前記半導体基板の前記主表面上に第１のゲート絶縁膜を介在して形成され、その内部に不純物および窒素を含む第１の窒素導入領域を有する第１のポリシリコン層を備えた第１の制御電極とを備え、前記第２のトランジスタは、前記半導体基板の前記主表面に所定の距離を隔てて形成された一対の第２のソース・ドレイン領域と、前記一対の第２のソース・ドレイン領域に挟まれる領域と対向するように前記半導体基板の前記主表面上に第２のゲート絶縁膜を介在して形成され、その内部に不純物および窒素を含む第２の窒素導入領域を有する第２のポリシリコン層を備えた第２の制御電極とを備え、前記第１および第２の窒素導入領域の窒素濃度分布が異なる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１６０
【補正方法】変更
【補正の内容】
【０１６０】
本発明に係る請求項２記載の半導体装置は、前記第１および第２のトランジスタは同一導電型であり、それぞれ、前記一対の第１のソース・ドレイン領域に挟まれる領域に形成された第１のチャネルドープ層と、前記一対の第２のソース・ドレイン領域に挟まれる領域に形成された第２のチャネルドープ層とをさらに備え、前記第１および第２のチャネルドープ層は同じ不純物濃度を有し、前記第１および第２のトランジスタの前記第１および第２のポリシリコン層および前記第１および第２のゲート絶縁膜は同じ膜厚を有し、前記第１および第２の窒素導入領域の不純物濃度はいずれも、前記第１および第２のポリシリコン層の上部側で比較的高く、下部側で比較的低い。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１６１
【補正方法】変更
【補正の内容】
【０１６１】
本発明に係る請求項３記載の半導体装置は、前記半導体基板の前記主表面に第３のトランジスタをさらに備え、前記第３のトランジスタの導電型は、前記第１および第２のトランジスタと同一であって、前記第３のトランジスタは、前記半導体基板の前記主表面に所定の距離を隔てて形成された一対の第３のソース・ドレイン領域と、前記一対の第３のソース・ドレイン領域に挟まれる領域に形成された第３のチャネルドープ層と、前記第３のチャネルドープ層と対向するように前記半導体基板の主表面上に第３のゲート絶縁膜を介在して形成され、その内部に不純物および窒素を含む第３の窒素導入領域を有した第３のポリシリコン層を備えた第３の制御電極とを備え、前記第３のチャネルドープ層は、前記第１および第２のチャネルドープ層と同じ不純物濃度を有し、前記第１ないし第３のトランジスタの前記第１ないし第３のポリシリコン層および前記第１ないし第３のゲート絶縁膜は同じ膜厚を有し、前記第３の窒素導入領域は、前記第１および第２の窒素導入領域と異なる濃度分布を有し、前記第１ないし第３の窒素導入領域の不純物濃度はいずれも、前記第１ないし第３のポリシリコン層の上部側で比較的高く下部側で比較的低い。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１６２
【補正方法】変更
【補正の内容】
【０１６２】
本発明に係る請求項４記載の半導体装置は、前記第１および第２の窒素導入領域においては、前記第１および第２ポリシリコン層の下部側に窒素が選択的に導入される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１６３
【補正方法】変更
【補正の内容】
【０１６３】
本発明に係る請求項５記載の半導体装置は、半導体基板の主表面に第１ないし第３のトランジスタを備えた半導体装置であって、前記第１のトランジスタは、前記半導体基板の主表面に所定の距離を隔てて形成された一対の第１のソース・ドレイン領域と、前記一対の第１のソース・ドレイン領域に挟まれる領域に形成された第１のチャネルドープ層と、前記第１のチャネルドープ層と対向するように前記半導体基板の前記主表面上に第１のゲート絶縁膜を介在して形成され、その内部に不純物および窒素を含む第１の窒素導入領域を有する第１のポリシリコン層を備えた第１の制御電極とを備え、前記第２のトランジスタは、前記半導体基板の前記主表面に所定の距離を隔てて形成された一対の第２のソース・ドレイン領域と、前記一対の第２のソース・ドレイン領域に挟まれる領域に形成された第２のチャネルドープ層と、前記第２のチャネルドープ層と対向するように前記半導体基板の前記主表面上に第２のゲート絶縁膜を介在して形成され、その内部に不純物および窒素を含む第２の窒素導入領域を有する第２のポリシリコン層を備えた第２の制御電極とを備え、前記第３のトランジスタは、前記半導体基板の前記主表面に所定の距離を隔てて形成された一対の第３のソース・ドレイン領域と、前記一対の第３のソース・ドレイン領域に挟まれる領域に形成された第３のチャネルドープ層と、第３のチャネルドープ層と対向するように前記半導体基板の主表面上に第３のゲート絶縁膜を介在して形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、その内部に不純物および窒素を含む第３の窒素導入領域を有する第３のポリシリコン層を備えた第３の制御電極とを備え、前記第１の窒素導入領域の濃度は、前記第２および第３の窒素導入領域よりも高く、前記第１および第２のゲート絶縁膜は、同じ第１の厚さを有し、前記第３のゲート絶縁膜は前記第１の厚さよりも厚い第２の厚さを有し、前記第１〜第３のチャネルドープ層は、同じ不純物濃度を有する。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
本発明に係る請求項６記載の半導体装置は、半導体基板に少なくとも１のトランジスタを備えた半導体装置であって、前記少なくとも１のトランジスタは、前記半導体基板の主面上に選択的に形成されたフィールド酸化膜によって規定される活性領域と、前記活性領域上に形成された酸化膜と、前記酸化膜上および前記フィールド酸化膜上に形成され、その内部に窒素が導入された第１のポリシリコン層と、該第１のポリシリコン層上に形成され、その内部に、ソース・ドレイン層と同じ導電型の不純物が導入された第２のポリシリコン層とを有した制御電極とを備えている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１６５
【補正方法】変更
【補正の内容】
【０１６５】
本発明に係る請求項７記載の半導体装置は、前記窒素は、ドーズ量が１×１０１５〜１×１０１６／ｃｍ２となるように導入される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１６６
【補正方法】変更
【補正の内容】
【０１６６】
本発明に係る請求項８記載の半導体装置の製造方法は、第１導電型の半導体基板の主表面に第１および第２のトランジスタを備えた半導体装置の製造方法であって、前記半導体基板の主表面に、前記第１および第２のトランジスタを分離する分離絶縁膜を形成する工程（ａ）と、前記半導体基板主表面上に、前記第１および第２のトランジスタのゲート絶縁膜を形成する工程（ｂ）と、前記第１および第２のトランジスタのゲート絶縁膜上に、第２導電型の不純物を含むとともに第１の濃度分布の窒素を有する第１の制御電極、および前記第１の濃度分布と異なる第２の濃度分布の窒素を有する第２の制御電極を形成する工程（ｃ）と、前記第１および第２のトランジスタ形成領域の前記半導体基板の主表面にそれぞれ、第２導電型の第１および第２ソース・ドレイン領域を形成する工程（ｄ）とを備えている。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１６７
【補正方法】変更
【補正の内容】
【０１６７】
本発明に係る請求項９記載の半導体装置の製造方法は、前記工程（ｂ）が、前記第１および第２のトランジスタ形成領域の前記半導体基板主表面上に第１の絶縁膜を形成する工程（ｂ−１）を含み、前記工程（ｃ）は、前記第１の絶縁膜表面上に第２導電型の不純物を含むポリシリコン層を形成する工程（ｃ−１）と、前記ポリシリコン層をパターニングする工程（ｃ−２）とを備えている。


【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１６８
【補正方法】変更
【補正の内容】
【０１６８】
本発明に係る請求項１０記載の半導体装置の製造方法は、前記工程（ｃ−１）が、前記第１および第２のトランジスタの形成領域の前記ポリシリコン層に窒素を導入する工程と、前記第１のトランジスタの形成領域表面上をマスクし、前記第２のトランジスタ形成領域の前記ポリシリコン層にさらに窒素を導入する工程とを含む。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１６９
【補正方法】変更
【補正の内容】
【０１６９】
本発明に係る請求項１１記載の半導体装置の製造方法は、前記工程（ｄ）の後に、
前記第２のソース・ドレイン領域のいずれか一方に接続するキャパシタを形成する工程をさらに備えている。


【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１７０
【補正方法】削除
【補正の内容】
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１７１
【補正方法】変更
【補正の内容】
【０１７１】
本発明に係る請求項１２記載の半導体装置の製造方法は、半導体基板に、第１および第２の種類のトランジスタを有した半導体装置の製造方法であって、前記半導体基板の主面上に選択的にフィールド酸化膜を形成し、前記第１および第２の種類のトランジスタが形成される第１および第２の活性領域を規定する工程（ａ）と、前記第１および第２の活性領域上に酸化膜を形成する工程（ｂ）と、前記第１および第２の活性領域の前記酸化膜上に、ポリシリコン層で制御電極を形成する工程（ｃ）とを備え、前記工程（ｃ）は、前記第１の活性領域の前記ポリシリコン層に、比較的低いドーズ量ｎ１でソース・ドレイン層と同じ導電型の不純物を導入する工程（ｃ−１）と、前記第２の活性領域の前記ポリシリコン層に、比較的高いドーズ量ｎ２で前記不純物を導入するとともに、前記第２の活性領域の前記ポリシリコン層の下部側に窒素をドーズ量ｎ３で注入する工程（ｃ−２）とを備えている。


【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１７２
【補正方法】変更
【補正の内容】
【０１７２】
本発明に係る請求項１３記載の半導体装置の製造方法は、前記第１のドーズ量ｎ１が、５×１０１４／ｃｍ２であって、前記ドーズ量ｎ２が、５×１０１５／ｃｍ２であって、前記第３のドーズ量ｎ３が、１×１０１５／ｃｍ２となっている。


【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０２３９
【補正方法】変更
【補正の内容】
【０２３９】
図１６において、Ｎチャネル型ＭＯＳトランジスタＴ５１〜Ｔ５３は同一の半導体基板２１（Ｐ型）上に形成されたＰ型のウエル層１２１内に形成されている。ウエル層１２１は、ウエル層１２１内に形成されたチャネルカット層１２２と、ＬＯＣＯＳ層７２とで素子間分離され、Ｎチャネル型ＭＯＳトランジスタＴ５１〜Ｔ５３は、それぞれ素子間分離された領域に形成されている。


【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０２７７
【補正方法】変更
【補正の内容】
【０２７７】
次に、図３０に示す工程において、ゲート電極中の窒素濃度が低い周辺回路部およびメモリセルアレイ部のＮチャネル型ＭＯＳトランジスタＴ５２およびＴ５３に合わせて、ドープトポリシリコン層２８１に窒素イオンを注入し、窒素導入領域Ｎ１２を形成する。このとき、窒素導入領域Ｎ１２は高耐圧部上のドープトポリシリコン層２８１にも形成される。なお、窒素導入領域Ｎ１２の形成は、窒素イオンを、例えば、１０ｋｅＶのエネルギーで、１×１０１５／ｃｍ２のドーズ量を注入することで行う。


【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０２７９
【補正方法】変更
【補正の内容】
【０２７９】
次に、レジストマスクＲ２２５を除去した後、図３２に示す工程において、ドープトポリシリコン層２８１の上部にレジストマスクＲ２２７を形成してパターンニングを行う。この状態を図３３に示す。


【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０２８７
【補正方法】変更
【補正の内容】
【０２８７】
従って、チャネルドープ層の不純物濃度は拡散層リークを最小にするように設定し、耐電圧特性やしきい値はゲート電極の窒素濃度により調整することで、耐電圧についての要求を満足するとともに、しきい値と拡散層リークとのトレードオフ関係を打開（ブレークスルー）することができ、回路設計の制約を解消することができる。


【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０３０９
【補正方法】変更
【補正の内容】
【０３０９】
表７において、Ｎチャネル型ＭＯＳトランジスタＴ６１〜Ｔ６３のそれぞれのゲート電極形成時の不純物ドーズ量は、何れも５×１０１５／ｃｍ２となっている。なお、注入不純物は何れもリン（Ｐ）であり、注入エネルギーは何れも３０ｋｅＶである。


【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０３１３
【補正方法】変更
【補正の内容】
【０３１３】
表７に示すように、Ｎチャネル型ＭＯＳトランジスタＴ６１〜Ｔ６３のゲート電極５５Ａおよび５５Ｂにおいては、窒素ドーズ量が異なっているので、窒素濃度も異なり、しきい値が最も高いことを期待されるメモリセルアレイ部のトランジスタにおいて、窒素導入領域の窒素濃度が最も高くなるように構成されている。すなわち、図３５においてＣ−Ｃ’線で示すようにメモリセルアレイ部のトランジスタＴ６３が最も高く、ロジック部のトランジスタＴ６１（Ａ−Ａ’線）、センスアンプ部のトランジスタＴ６２（Ｂ−Ｂ’線）の濃度は同じで、トランジスタＴ６３よりも低くなっている。


【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０３１５
【補正方法】変更
【補正の内容】
【０３１５】
また、図３６において、Ａ−Ａ’線およびＢ−Ｂ’線で示すように、ゲート電極における不純物濃度はトランジスタＴ６１およびＴ６２において同一であり、重なり合っている。そして、Ａ−Ａ’線およびＢ−Ｂ’線は比較的平坦であり、Ｃ−Ｃ’線で示すメモリセルアレイ部のトランジスタＴ６３は急峻なプロファイルとなっている。


【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０３４５
【補正方法】変更
【補正の内容】
【０３４５】
なお、ゲート電極７９Ａ内には、ゲート酸化膜７６との接合界面近傍に窒素導入領域Ｎ３１が形成されている。


【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０３４８
【補正方法】変更
【補正の内容】
【０３４８】
なお、ゲート電極７９Ｂ内には、ゲート酸化膜７６との接合界面近傍に窒素導入領域Ｎ３２が形成されている。


【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０３６３
【補正方法】変更
【補正の内容】
【０３６３】
その結果、図４６においてＢ−Ｂ’線で示すように高耐圧部のトランジスタＴ７２の窒素濃度が最も高く、ロジック部のトランジスタＴ７１（Ａ−Ａ’線）、メモリセルアレイ部のトランジスタＴ７３（Ｃ−Ｃ’線）の濃度は同じで、トランジスタＴ７２よりも低くなっている。


【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０３６５
【補正方法】変更
【補正の内容】
【０３６５】
また、図４７に示すようにゲート電極中の不純物プロファイルは、Ｂ−Ｂ’線で示すように高耐圧部のトランジスタＴ７２が最も急峻であり、Ａ−Ａ’線、およびＣ−Ｃ’線で示すように、ロジック部のトランジスタＴ７１およびメモリセルアレイ部のトランジスタＴ７３においては緩やかなプロファイルとなっている。これは、窒素注入量の多いゲート電極ほど不純物の拡散および活性化が抑制されているためである。


【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０３７９
【補正方法】変更
【補正の内容】
【０３７９】
図５５は、図５４を上面側（レジストマスクＲ２７２を形成する側）から見た平面図であり、レジストマスクＲ２７２はメモリセルアレイ部全域を覆うように形成されているが、高耐圧部およびロジック部においてはレジストマスクＲ２７２が形成されていないので、活性層ＡＬが露出している。


【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０４０８
【補正方法】変更
【補正の内容】
【０４０８】
図６３に、一般的な降圧回路を示す。この降圧回路は５Ｖ（ボルト）の信号を３．３Ｖに降圧して出力する回路で、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２と、電源電位Ｖｃｃと接地電位ＧＮＤとの間に直列に接続されたダイオードＤ１およびＤ２と、ダイオードＤ１およびＤ２の接続点ＮＤ１に接続された入力パッドＰＤとを備えている。なお、ダイオードＤ１のカソードは電源電位Ｖｃｃに、アノードはダイオードＤ２のカソードに接続され、ダイオードＤ２のアノードは接地電位ＧＮＤに接続されている。そして、接続点ＮＤ１は、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２のゲート電極に共通に接続される接続点ＮＤ２に接続され、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２の接続点ＮＤ３は、３．３Ｖで動作する回路系（以後、３．３Ｖ系回路と呼称）ＬＣに接続されている。


【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０４０９
【補正方法】変更
【補正の内容】
【０４０９】
このような構成の降圧回路において、ＰＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２のゲート電極には、入力パッドＰＤから５Ｖの信号が与えられることになる（以後、５Ｖ系回路ＨＣと呼称）。一方、３．３Ｖ系回路ＬＣを構成するＭＯＳトランジスタのゲート電極には、５Ｖ系回路ＨＣの出力である３．３Ｖが与えられることになる。


【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０４３０
【補正方法】変更
【補正の内容】
【０４３０】
この状態において、ドープトポリシリコン層１０２１の上部から窒素イオンを注入することで、高電圧回路ＨＰのノンドープポリシリコン層１０２０中に窒素導入領域（図示せず）を形成する。


【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０４３６
【補正方法】変更
【補正の内容】
【０４３６】
そして、この状態において、レジストマスクＲ１２で覆われないポリシリコン１００７の上部から窒素イオンを注入することで、活性領域ＡＬの端縁部のポリシリコン層１００７内に窒素イオンが注入され、窒素導入領域Ｎ５０が形成されることになる。


【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０４４１
【補正方法】変更
【補正の内容】
【０４４１】
図７０に、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板上に形成したＭＯＳトランジスタを示す。ＳＯＩ基板１０１０は、シリコン基板１０１３、シリコン基板１０１３上に形成された埋め込み絶縁膜１０１２、埋め込み絶縁膜１０１２上に形成されたＳＯＩ層１０１１とで構成され、ＳＯＩ層１０１１上にＭＯＳトランジスタ等を形成するものである。そして、ＳＯＩ層１０１１は厚みが薄く形成されている。特に、図７０のＥ−Ｅ’線で示す部分のように、活性領域ＡＬの端縁部ではＳＯＩ層１０１１は極めて薄く、この部分におけるＭＯＳトランジスタのしきい値は、他の部分（Ｆ−Ｆ’線で示す部分）に比べて低下し、ＭＯＳトランジスタ全体のしきい値が低下するという問題があった。


【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０４４６
【補正方法】変更
【補正の内容】
【０４４６】
【発明の効果】
本発明に係る請求項１記載の半導体装置によれば、例えば、チャネルドープ層の不純物濃度は拡散層リークを最小にするように設定し、しきい値は不純物濃度と窒素濃度とで設定することで、しきい値と拡散層リークとのトレードオフ関係を打開（ブレークスルー）することができ、回路設計の制約を解消することができる。また、ゲート酸化膜の実効的な厚みを変えることができるので、耐電圧の異なるトランジスタのゲート酸化膜の厚さを、それぞれ異なった厚さに形成する必要がなくなる。


【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０４４７
【補正方法】変更
【補正の内容】
【０４４７】
本発明に係る請求項２記載の半導体装置によれば、不純物の濃度が比較的低い部分に応じて装置動作時にポリシリコン層内に空乏層が形成され、空乏層の形成領域に応じてゲート酸化膜の実効的な厚みが決まることになる。従って、特性（例えば、要求スペック）の異なる複数の種類のトランジスタが必要な場合には、不純物の濃度分布をそれぞれ変えることでゲート酸化膜の実効的な厚みを変えてしきい値を設定することができる。従って、従来のようにチャネルドープ層の不純物濃度をトランジスタの特性に合わせて変える必要がなく、拡散層からの漏れ電流（拡散層リーク）を最小限に抑制できる濃度に固定することができる。
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０４４８
【補正方法】変更
【補正の内容】
【０４４８】
本発明に係る請求項３記載の半導体装置によれば、従来のようにチャネルドープ層の不純物濃度をトランジスタの特性に合わせて変える必要がなく、拡散層からの漏れ電流（拡散層リーク）を最小限に抑制できる濃度に固定することができる。従って、チャネルドープ層の不純物濃度は拡散層リークを最小にするように設定し、しきい値は第１〜第３の窒素導入領域の濃度により設定することで、しきい値と拡散層リークとのトレードオフ関係を打開（ブレークスルー）することができ、回路設計の制約を解消することができる。また、第１〜第３の窒素導入領域の濃度をそれぞれ変えることは、チャネルドープ層の不純物濃度を変える場合に比べて、他の構成に及ぼす影響が少なくて済む。すなわち、半導体基板内にイオンを注入する場合、特に高ドーズの注入を行う場合には、半導体基板の結晶性を劣化させる要因となる。しかし、本発明では最外層に位置する制御電極に手を加えるので、上記のような問題は発生しない。


【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】０４４９
【補正方法】変更
【補正の内容】
【０４４９】
本発明に係る請求項５記載の半導体装置によれば、耐電圧の異なるトランジスタのゲート酸化膜の厚さを、それぞれ異なった厚さに形成する必要がなくなる。また、ゲート酸化膜の実効的な厚みを変えることで、しきい値を設定することができるので、チャネルドープ層の不純物濃度をトランジスタの特性に合わせて変える必要がなく、拡散層からの漏れ電流（拡散層リーク）を最小限に抑制できる濃度に固定することができる。従って、チャネルドープ層の不純物濃度は拡散層リークを最小にするように設定し、耐電圧特性やしきい値は窒素濃度により設定することで、耐電圧についての要求を満足するとともに、しきい値と拡散層リークとのトレードオフ関係を打開（ブレークスルー）することができ、回路設計の制約を解消することができる。また、厚さの異なるゲート酸化膜を形成する場合でも、ゲート酸化膜の実効的な厚みを変えることで、ゲート酸化膜の種類を削減することができる。従って、ゲート酸化膜の製造工程を簡略化できるとともに、信頼性に優れ、膜厚の制御性が良好なゲート酸化膜を得ることができる。


【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】０４５０
【補正方法】削除
【補正の内容】
【手続補正４４】
【補正対象書類名】明細書
【補正対象項目名】０４５１
【補正方法】削除
【補正の内容】
【手続補正４５】
【補正対象書類名】明細書
【補正対象項目名】０４５２
【補正方法】変更
【補正の内容】
【０４５２】
本発明に係る請求項６記載の半導体装置によれば、制御電極が、酸化膜上およびフィールド酸化膜上に形成され、その内部に窒素が導入された第１のポリシリコン層と、該第１のポリシリコン層上に形成され、その内部に、ソース・ドレイン層と同じ導電型の不純物が導入された第２のポリシリコン層とを有しているので、第２のポリシリコン層から第１のポリシリコン層には不純物が拡散しないことになり、トランジスタ動作時には、第１のポリシリコン層に空乏層が形成され、酸化膜が実効的に厚くなり、しきい値が高くなる。従って、酸化膜の厚みが、ゲート電極に与えられる電圧に適した厚さではない場合でも、酸化膜にかかる電界が小さくなり、酸化膜が絶縁破壊されることが防止されて、トランジスタの信頼性を向上することができる。


【手続補正４６】
【補正対象書類名】明細書
【補正対象項目名】０４５３
【補正方法】変更
【補正の内容】
【０４５３】
本発明に係る請求項７記載の半導体装置によれば、請求項６または請求項７記載の半導体装置に適した窒素濃度が得られる。


【手続補正４７】
【補正対象書類名】明細書
【補正対象項目名】０４５４
【補正方法】削除
【補正の内容】
【手続補正４８】
【補正対象書類名】明細書
【補正対象項目名】０４５５
【補正方法】削除
【補正の内容】
【手続補正４９】
【補正対象書類名】明細書
【補正対象項目名】０４５６
【補正方法】削除
【補正の内容】
【手続補正５０】
【補正対象書類名】明細書
【補正対象項目名】０４５７
【補正方法】削除
【補正の内容】
【手続補正５１】
【補正対象書類名】明細書
【補正対象項目名】０４５８
【補正方法】変更
【補正の内容】
【０４５８】
本発明に係る請求項１２記載の半導体装置の製造方法によれば、第１の種類のトランジスタのポリシリコン層は不純物濃度が低いので、装置動作時に空乏層が広い範囲で形成され、酸化膜の実効的な厚さが厚くなる。従って、例えば、第１および第２の種類のトランジスタの制御電極に与えられる電圧がそれぞれ異なる場合であっても、酸化膜の厚さを変える必要がなく、酸化膜を作り分ける場合に比べて製造工程を簡略化した製造方法を得ることができる。一方、第２の種類のトランジスタのポリシリコン層は不純物濃度が高いので、窒素の存在によっても、装置動作時に空乏層が形成されることが抑制される。なお、第２の種類のトランジスタのポリシリコン層に窒素を導入することで、不純物が第１の種類のトランジスタ側に拡散することが防止される。


【手続補正５２】
【補正対象書類名】明細書
【補正対象項目名】０４５９
【補正方法】変更
【補正の内容】
【０４５９】
本発明に係る請求項１３記載の半導体装置の製造方法によれば、不純物濃度および窒素濃度の最適な値を得ることができ、より現実的な半導体装置を製造するのに適した製造方法を得ることができる。


【手続補正５３】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正の内容】
【図１１】
1998313098.tif 000001
【手続補正５４】
【補正対象書類名】図面
【補正対象項目名】図４５
【補正方法】変更
【補正の内容】
【図４５】
1998313098.tif 000002
【手続補正５５】
【補正対象書類名】図面
【補正対象項目名】図６１
【補正方法】変更
【補正の内容】
【図６１】
1998313098.tif 000003
【手続補正５６】
【補正対象書類名】図面
【補正対象項目名】図６８
【補正方法】変更
【補正の内容】
【図６８】
1998313098.tif 000004