(57)【特許請求の範囲】
【請求項１】
電圧信号を電流変換して差動信号を出力する電圧制御電流源回路と、
前記差動信号の一方を第１の入力信号とし前記第１の入力信号及び電流変換された帰還信号により電荷が蓄積される第１の容量素子と、前記第１の容量素子の電位と基準電位とを比較してパルス幅変調信号を出力する第１のコンパレータと、前記第１のコンパレータの出力側に接続され前記容量素子に前記電流変換された帰還信号を出力する第１の帰還回路と、
前記差動信号の他方を第２の入力信号とし前記第２の入力信号及び電流変換された帰還信号により電荷が蓄積される第２の容量素子と、前記第２の容量素子の電位と基準電位とを比較してパルス幅変調信号を出力する第２のコンパレータと、前記第２のコンパレータの出力側に接続され前記容量素子に前記電流変換された帰還信号を出力する第２の帰還回路とを有し、
前記第１及び第２のコンパレータは、ヒステリシス特性を有し、かつ高入力インピーダンスを有するヒステリシスコンパレータである、
ことを特徴とするＤ級アンプ。
【請求項２】
前記第１及び第２の入力信号にクロック信号を夫々重畳する第１及び第２のオシレータ回路を有する
ことを特徴とする請求項１記載のＤ級アンプ。
【請求項３】
前記第１及び第２の帰還回路は、前記第１及び第２のコンパレータの出力を帰還する
ことを特徴とする請求項１又は２に記載のＤ級アンプ。
【請求項４】
前記第１及び第２のコンパレータの出力を夫々増幅する第１及び第２の出力バッファを有し、
前記第１及び第２の帰還回路は夫々前記第１及び第２の出力バッファの出力を帰還することを特徴とする請求項１乃至３のいずれか１項に記載のＤ級アンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば携帯電話などに搭載されるＤ級アンプに関し、特に消費電力の低減を図ったＤ級アンプに関する。
【背景技術】
【０００２】
一般に、ディジタル・アンプは、オーディオ信号と三角波搬送波とが入力されＰＷＭ（Plus Width Modulation：パルス幅変調）信号を出力するコンパレータと、コンパレータの出力を増幅するＤ級出力段とを有する。
【０００３】
このようなディジタル・アンプにおいては、コンパレータにてオーディオ信号と三角波とを比較し、ＰＷＭ信号を得て、このＰＷＭ信号により出力段スイッチを制御し、Ｄ級出力段の出力から高周波成分を除去する出力ＬＰＦ（Low Pass Filter）により高周波成分を除去してから、スピーカなどの負荷部を駆動する。
【０００４】
しかしながら、実際には、ディジタル・アンプにおいては、三角波の湾曲、パルス幅ひずみ、電源電圧の変動などに起因する非直線ひずみが発生するため、負帰還をかけて非直線ひずみを改善することが行われる。このような方法としては、例えば、コンパレータの前段に積分回路として積分アンプを設け、出力段の出力を積分アンプに負帰還する方法などがある。積分アンプは、方形波（ＰＷＭ波）の帰還信号に含まれる低周波成分を抽出して増幅するものである。
【０００５】
ところで、このような三角波を入力して動作させるいわゆる他励発振型ＰＷＭ方式に対し、三角波を入力しなくても自動的に発振して積分アンプの出力が三角波になるいわゆる自励発振型ＰＷＭ方式のディジタル・アンプがある（例えば下記特許文献１など）。自励発振型ＰＷＭ方式においては、三角波発振回路を不要とし、例えばコンパレータの代わりに、シュミット・トリガ回路を用いるものである。
【０００６】
図８は、従来の自励発振型Ｄ級アンプを示すブロック図である。図８に示すように、Ｓｉｎより入力される音声信号を差動信号に変換する抵抗Ｒ１０１〜Ｒ１０４及び全差動アンプＡ１０１からなる差動信号出力部１０２と、差動信号が出力されるＰ側、Ｎ側の各電荷平衡型Ｄ級アンプとから差動（Bridge-Tied Load：ＢＴＬ）出力のＤ級アンプ１０１が構成される。
【０００７】
Ｎ側電荷平衡型Ｄ級アンプは、オペアンプＡ１０２及びコンデンサＣ１０１からなる積分アンプ１０３Ｎと、抵抗Ｒ１０７、Ｒ１０９及びコンパレータＣＯＭＰ１０１からなるシュミット・トリガ回路１０４ＮとからなるＰＷＭ波形生成回路と、出力バッファＢ１０１と、出力バッファＢ１０１の出力を積分アンプ１０３Ｎに負帰還する抵抗Ｒ１１１を有する帰還回路とを備える。積分アンプ１０３Ｎ及びシュミット・トリガ回路１０４ＮからなるＰＷＭ波形生成回路は、三角波を入力しなくても自動的に発振して積分アンプ１０３Ｎの出力が三角波になる自励発振型の発振回路となっている。また、シュミット・トリガ回路１０４Ｎは、入力電圧（積分アンプ１０３Ｎの出力）の「Ｌ」、「Ｈ」を判定する電圧が出力が「Ｌ」、「Ｈ」に応じて２つの閾値（ＶＨ＝Ｒ１０７／Ｒ１０９０、ＶＬ＝−Ｒ１０７／Ｒ１０９）を有するものである。また、Ｐ側電荷平衡型Ｄ級アンプもＮ側と同様に構成され、シュミット・トリガ回路１０４Ｐは、入力電圧（積分アンプ１０３Ｐの出力）の「Ｌ」、「Ｈ」を判定する電圧が出力が「Ｌ」、「Ｈ」に応じて２つの閾値（ＶＨ＝Ｒ１０８／Ｒ１１０、ＶＬ＝−Ｒ１０８／Ｒ１１０）を有するものである。
【０００８】
次に、従来のＤ級アンプの動作について説明する。図９は、Ｄ級アンプ１０１における各ノードの信号波形を示す図であって、図９（ａ）はＳｉｎから入力される音声信号（アナログ信号）、図９（ｂ）は音声信号が無信号のときの出力バッファＢ１０２の出力波形、図９（ｃ）はＳｉｎから図９（ａ）の音声信号が入力された場合のＰ側出力波形、図９（ｄ）はＳｉｎから図９（ａ）の音声信号が入力された場合のＮ側出力波形、図９（ｅ）はＤ級アンプの次段に接続される負荷にかかる振幅を示す図である。また、図１０は横軸に時間をとり、縦軸に電圧をとって、積分アンプの出力電圧（コンパレータの入力電圧）と、ＯＵＴＰの出力電圧との関係を示す図である。
【０００９】
先ず、Ｓｉｎより音声信号が入力されない（音声信号＝無信号）の場合について説明する。積分アンプ１０３Ｎ、１０３Ｐの非反転入力端子は、それぞれ基準電位Ｖｃｏｍに接続され、コンパレータＣＯＭＰ１０１、１０２の反転入力端子は、それぞれ基準電位Ｖｃｏｍに接続されている。Ｐ側、Ｎ側の各電荷平衡型Ｄ級アンプは、同様の動作をするため、以下ではＰ側電荷平衡型Ｄ級アンプの動作について説明する。
【００１０】
音声信号が無信号の場合、積分アンプ１０３Ｐの非反転入力端子の電圧Ｖｓｉｎ＝Ｖｃｏｍである。図１０（ａ）に示すように、ＯＵＴＰのＶｏｕｔがＨレベル（電源レベル）であれば（時間Ｔ１）、抵抗Ｒ１１２を通って積分アンプ１０３ＰのコンデンサＣ１０２に電流が流れ込むため積分アンプ１０３Ｐの出力電圧ＶＡは低下していく。この積分アンプ１０３Ｐの出力電圧ＶＡがコンパレータＣＯＭＰ１０２のスレッショルドレベルＶＬ以下になると、ＯＵＴＰのＶｏｕｔがＬレベルとなり、積分アンプ１０３Ｐから電流が流れ出すため、積分アンプ１０３Ｐの出力電圧ＶＡは上がっていく。積分アンプ１０３Ｐの出力電圧ＶＡがコンパレータＣＯＭＰ１０２のスレッショルドレベルＶＨを超えるとコンパレータＣＯＭＰ１０２がＨレベルを出力し、ＯＵＴＰがＨレベルとなる。これを繰り返すことで発振する。このとき、ＯＵＴＰから帰還回路を介して積分アンプ１０３Ｐに流れ込む電荷量と、積分アンプ１０３ＰからＯＵＴＰ側に流れ出す電荷量とが等しくなることから、出力の平均レベルは積分アンプ１０３Ｐの非反転入力レベル（Ｖｃｏｍ）に等しくなる（図９（ｂ））。
【００１１】
次に、Ｓｉｎから音声信号が入力された場合について説明する。図８（ａ）に示すＳｉｎから入力される音声信号の入力振幅に応じて、差動アンプＡ１０１の出力レベル（Ａｏｐ）は、以下のようになる。
Ａｏｐ＝（Ｖｓｉｎ−Ｖｃｏｍ）×Ｒ１０４／（２×Ｒ１０１）  
【００１２】
Ａｏｐのレベルが積分アンプＡ１０３の非反転レベルＶｃｏｍよりも高いレベルにあるとき、Ａｏｐから積分アンプＡ１０３に電流が流れ込む。このとき、ＯＵＴＰがＨレベルであると、積分アンプ１０３Ｐへ流れ込む電流は、Ａｏｐからの電流と帰還回路からの電流とが加算されるため、図１０（ｂ）の時間Ｔ１に示すように、無信号時、すなわち図１０（ａ）の時間Ｔ１に比して早くその出力電圧がコンパレータＣＯＭＰ１０２のスレッショルドレベルＶＬに達し、ＯＵＴＰがＬレベルとなる。すなわち、Ｈレベルの幅が短くなる。逆にＯＵＴＰがＬレベルであると積分アンプ１０３Ｐへ流れ込む電流は、帰還回路からの電流からＡｏｐからの電流が減算されるため、無信号時に比してコンパレータＣＯＭＰ２のスレッショルドレベルＬＨに達する時間（時間Ｔ２）が長くかかる。すなわち、Ｌレベルの時間幅が長くなる。
【００１３】
また、ＡｏｐのレベルがＶｃｏｍよりも低いレベルにあるときも同様であり、図１０（ｃ）に示すように、Ｈレベルのときは、積分アンプ１０３Ｐへ流れ込む電流が減算されてその時間Ｔ１が長くなり、Ｌレベルのときは積分アンプＡ１０３への電流が加算されその時間Ｔ２が短くなる。以上のようにして、図９（ｃ）、（ｄ）に示すように、Ａｏｐのレベルに応じて出力パルスのＤｕｔｙが変化するＰＷＭ波形を生成することができる。
【００１４】
この出力をフィルタリングすることによって得られる出力波形は以下の通りとなる。
ＯＵＴＰ＝（Ｖｓｉｎ−Ｖｃｏｍ）×Ｒ１０４×Ｒ１１２／（２×Ｒ１０１×Ｒ１０６）＋Ｖｃｏｍ  
【００１５】
即ち、Ｐ側の積分アンプ１０３Ｐから出力バッファＢ１０２までのループは、反転アンプをシリーズに接続した形となっている。Ｎ側の積分アンプ１０３Ｎから出力バッファＢ１０１までのループも同様である。
【特許文献１】特開２００３−１１５７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、電荷平衡型のＤ級アンプにおいて、電圧制御型の図８に示すような回路構成とすると、積分アンプとしてオペアンプが必要となる、このオペアンプは、サンプリング周波数ｆｓに対して十分なゲイン（Gain）をもつことを要求されることから電力の消費が極めて大きいという問題点がある。特に、電力が限られた例えば携帯電話などに搭載される場合は、Ｄ級アンプにおける電力の消費量を低減することが好ましい。
【００１７】
本発明は、このような問題点を解決するためになされたものであり、電力の消費を低減することができる電荷平衡型のＤ級アンプを提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明にかかるＤ級アンプは、電圧信号を電流変換して差動信号を出力する電圧制御電流源回路と、前記差動信号の一方を第１の入力信号とし前記第１の入力信号及び電流変換された帰還信号により電荷が蓄積される第１の容量素子と、前記第１の容量素子の電位と基準電位とを比較してパルス幅変調信号を出力する第１のコンパレータと、前記第１のコンパレータの出力側に接続され前記容量素子に前記電流変換された帰還信号を出力する第１の帰還回路と、前記差動信号の他方を第２の入力信号とし前記第２の入力信号及び電流変換された帰還信号により電荷が蓄積される第２の容量素子と、前記第２の容量素子の電位と基準電位とを比較してパルス幅変調信号を出力する第２のコンパレータと、前記第２のコンパレータの出力側に接続され前記容量素子に前記電流変換された帰還信号を出力する第２の帰還回路とを有し、前記第１及び第２のコンパレータは、ヒステリシス特性を有し、かつ高入力インピーダンスを有するヒステリシスコンパレータであることを特徴とする。
【００１９】
本発明においては、入力信号を電流変換し、帰還回路を電流源とすることで、従来必要であったオペアンプ及び容量素子からなる積分アンプを容量素子に置き換えることができ、消費電力を飛躍的に低減することができる。
【００２０】
ここで、前記第１及び第２のコンパレータは、ヒステリシス特性を有するヒステリシスコンパレータからなる。このヒステリシスコンパレータは、図８に示したような、コンパレータの外部に抵抗からなる正帰還回路を有するヒステリシス付きコンパレータとは異なり、ヒステリシス特性を有するコンパレータである。このようなコンパレータとしては、例えば入力が入力差動対を構成するＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲートにのみ接続され、出力論理に応じて入力差動対のバランスが変化するように構成するなどすればよく、これにより入力インピーダンスが高く、かつヒステリシスを有するコンパレータとして機能させることができる。このようなヒステリシスコンパレータにより、積分アンプを容量素子に置き換えても発振を安定化させて正常に動作させることができる。
【００２１】
更に、第１及び第２の入力信号にクロック信号を夫々重畳する第１及び第２のオシレータ回路を有してもよい。入力信号にクロック信号を重畳することにより、ＢＴＬ出力とする場合には両者の位相を揃えることができ、また、発振を安定化させるためヒステリシスを持たないコンパレータを使用するものとすることができる。
【００２２】
また、第１及び第２の帰還回路は、第１及び第２のコンパレータの出力を帰還するものとすることができ、コンパレータからのＰＷＭ信号を帰還することができる。また、前記コンパレータの出力を増幅する出力バッファを有し、前記帰還回路は前記出力バッファの出力を帰還するものとしてもよく、ＰＷＭ信号を増幅した後、帰還してもよい。
【発明の効果】
【００２５】
本発明に係るＤ級アンプによれば、従来必要であったオペアンプ及び容量素子からなる積分アンプを容量素子に置き換えることにより、消費電力を飛躍的に低減することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、電荷平衡型フィードバックループを有するＤ級アンプに適用したものである。
【００２７】
図１は、本実施の形態におけるＤ級アンプを示すブロック図である。図１に示すように、Ｄ級アンプ１は、Ｓｉｎから入力される例えば音声などの電圧信号を電流変換する電圧制御電流源回路Ｆ１と、電流変換された信号及びフィードバック（帰還）信号の電荷が蓄積される積分用容量素子Ｃ１、Ｃ２と、積分用容量素子Ｃ１、Ｃ２の電位と基準電位Ｖｃｏｍとをそれぞれ比較するＰＷＭ変換用ヒステリシスコンパレータＣＯＭＰ１、ＣＯＭＰ２と、ヒステリシスコンパレータＣＯＭＰ１、ＣＯＭＰ２の出力をそれぞれ増幅する出力バッファ（Ｄアンプ）Ｂ１、Ｂ２と、出力バッファＢ１、Ｂ２の出力をそれぞれフィードバックする定電流源帰還回路Ｉ１、Ｉ２とを有する。
【００２８】
電圧制御電流源回路Ｆ１は、非反転入力端子が基準電位Ｖｃｏｍに接続され、反転入力端子に抵抗Ｒ１を介して電圧信号がＳｉｎから入力され、この電圧信号を次段のＮ側電荷平衡型Ｄ級アンプ３Ｎ、Ｐ側電荷平衡型Ｄ級アンプ３Ｐに出力するための差動信号に変換する全差動アンプ２を有する。
【００２９】
この電圧制御電流源回路Ｆ１は、Ｓｉｎから入力電圧信号と非反転入力との差電圧を抵抗Ｒ１で除した電流を出力する回路であり、Ｎ側電荷平衡型Ｄ級アンプ３Ｎ、Ｐ側電荷平衡型Ｄ級アンプ３Ｐへは、極性が異なる差動信号が出力されるよう構成されている。すなわち、Ｓｉｎから入力電圧信号が入力された場合に、この信号レベルに応じた電流−Ｉｉｎ、Ｉｉｎを出力し、コンデンサなどの容量素子Ｃ１、Ｃ２に電荷を加減算する。
【００３０】
ヒステリシスコンパレータＣＯＭＰ１、ＣＯＭＰ２は、図８に示すコンパレータＣＯＭＰ１０１及び抵抗Ｒ１０７、Ｒ１０９からなるシュミット・トリガ回路とは異なり、例えば特開２００１−１４８６２１号公報などに記載されているような高入力インピーダンスでかつヒステリシスを有するコンパレータであり、例えば、入力がＭＯＳトランジスタのゲートにのみ接続することで高入力インピーダンスを得ることができ、入力差動対を出力論理に応じてアンバランスにすることでヒステリシス特性を持たせたものとして構成することができる。以下、このようなヒステリシスコンパレータの一具体例について説明しておく。
【００３１】
図２は、上記特開２００１−１４８６２１号公報に記載のヒステリシスコンパレータを示す回路図である。図２に示すように、このヒステリシスコンパレータ２００は、反転入力端子ＩＮＮにゲートが接続されたＰ型ＭＯＳトランジスタのＰ２０１と非反転入力端子（基準電圧端子）ＩＮＰにゲートが接続されたＰ型ＭＯＳトランジスタＰ２０２とにより一対の入力差動段が構成され、これらのトランジスタのソースが共通接続されて、定電流Ｉ２４０を得る定電流源を介して高電源側のＶＤＤラインに接続されている。
【００３２】
能動負荷はＮ型ＭＯＳトランジスタのＮ２０３，Ｎ２０４，Ｎ２０５，Ｎ２０６から構成されている。このうち、Ｎ２０３，Ｎ２０４が通常の能動負荷対トランジスタであり、Ｎ２０５，Ｎ２０６がヒステリシスコンパレータ２００に特有のヒステリシス制御能動負荷トランジスタである。
【００３３】
Ｎ２０３及びＮ２０５のドレインはＰ２０１のドレインに接続され、ソースは低電源側のＧＮＤラインに接続されている。Ｎ２０４及びＮ２０６のドレインはＰ２０２のドレインに接続し、ソースは低電源側のＧＮＤラインに接続している。また、Ｎ２０３のゲート及びＮ２０４のゲートがＰ２０１及びＮ２０３のドレインに接続されている。
【００３４】
また、Ｎ型ＭＯＳトランジスタのＮ２０７及びＮ２０８のドレインがそれぞれ定電流Ｉ２４７およびＩ２４８を得るそれぞれの定電流源を介してＶＤＤラインに接続され、且つそれぞれのゲートに接続し、ソースがＧＮＤラインに接続されている。
【００３５】
また、出力段のトランジスタとしてＮ型ＭＯＳトランジスタのＮ２０９が設けられ、このＮ２０９のドレインが定電流源Ｉ２４９を介してＶＤＤラインに接続され、ソースがＧＮＤラインに接続され、また、ドレインが出力端子ＯＵＴに接続している。
【００３６】
更に、スイッチＳ２２１が、Ｎ２０５のゲートとＮ２０７のゲートとの接続ノード及びＧＮＤライン間に接続され、このスイッチＳ２２１により両者間の開閉動作を行う。同様にスイッチＳ２２２が、Ｎ２０６のゲートとＮ２０８のゲートとの接続ノード及びＧＮＤライン間に接続され、このスイッチＳ２２２により両者間の開閉動作を行う。そして、スイッチＳ２２１の開閉動作を行うラインがＯＵＴから導かれ、スイッチＳ２２２の開閉動作を行うラインがＯＵＴからインバータ２３１を介して導かれている。これらのスイッチＳ２２１、２２２はＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタにより構成され、そのソース−ドレイン経路が接続ノードとＧＮＤライン間に設けられ、ゲートにＯＵＴからの出力信号又はインバータを介した出力信号が印加されて開閉動作を行う。これらのスイッチＳ２２１、Ｓ２２２は、出力レベルに応じてスイッチＳ２２１、Ｓ２２２を切り替え、それに応じてヒステリシス制御能動負荷トランジスタであるＮ型トランジスタＮ２０５、Ｎ２０６を動作させることにより、入力差動段に電流のアンバランスを生じさせ入力スレッショルド電圧にヒステリシス特性をもたせる。
【００３７】
すなわち、図２のヒステリシスコンパレータは、入力差動段を構成するＰ２０１、Ｐ２０２、Ｎ２０３、Ｎ２０４と、出力段を構成するＮ２０９と、Ｎ２０３と並列に接続されたＮ２０５と、Ｎ２０４と並列に接続されたＮ２０６と、Ｎ２０５に流れる電流を制御するＮ２０７と、Ｎ２０６に流れる電流を制御するＮ２０８と、出力レベルがＶＤＤと同一レベルのときはＮ２０５にドレイン電流を流さず、出力レベルがＧＮＤと同一レベルのときはＮ２０５にＮ２０７と同じドレイン電流を流すという制御を行うスイッチＳ２２１と、出力レベルがＶＤＤと同一レベルのときはＮ２０６にＮ２０８と同じドレイン電流を流し、出力レベルがＧＮＤと同一レベルのときはＮ２０６にドレイン電流を流さないという制御を行うスイッチＳ２２２と、出力を反転してスイッチＳ２２２を制御するインバータ２３１とを有して構成されている。
【００３８】
次に、このヒステリシスコンパレータ２００の動作について説明する。反転入力端子ＩＮＮに加わる電圧ＶＩＮＮが非反転入力端子ＩＮＰに加わる電圧ＶＩＮＰよりも高く、出力端子ＯＵＴの電位がＧＮＤと同一レベルになっている場合、Ｐ２０１のゲートに加わる電圧の方がＰ２０２のゲートに加わる電圧よりも高いため、電流Ｉ２４１＜電流Ｉ２４２となる。このため、Ｐ２０１のドレイン電位は低くなり、Ｎ２０４はゲート電圧が低いためドレイン−ソース間抵抗値が高くなる。従って、Ｎ２０９のゲート電位が高くなり、Ｎ２０９に電流が流れて出力はＧＮＤに引っ張られる。
【００３９】
この状態から反転させるには、Ｎ２０３のドレイン電流Ｉ２４３＞Ｎ２０４のドレイン電流Ｉ２４４となる必要がある。ここで、出力がＧＮＤレベルにあるとき、スイッチＳ２２２がＯＮされ、スイッチＳ２２１がＯＦＦされる。このためＮ２０５にはカレントミラー構成になっているＮ２０７のドレイン電流Ｉ２４７と同じ電流が流れる。このとき、Ｎ２０６はゲート電位がＧＮＤレベルに引っ張られるので電流は流れない。したがって、ＶＩＮＮとＶＩＮＰとが等しいとき、能動負荷回路に流れる電流は、
Ｉ２４３＋Ｉ２４７＝Ｉ２４４  
となりＩ２４３＜Ｉ２４４であるため反転しない。
【００４０】
この状態からＶＩＮＮを下げて（ＶＩＮＰを上げて）、Ｉ２４３＝Ｉ２４４となるとき、回路は平衡となり、この状態よりＶＩＮＮが下がると反転する。この時Ｐ２０１に流れる電流Ｉ２４１とＰ２０２に流れる電流Ｉ２４２は、
Ｉ２４７＝Ｉ２４１−Ｉ２４２  
となっている。したがって、Ｉ２４７に応じてヒステリシス幅が変化する。
【００４１】
ＶＩＮＮがＶＩＮＰよりも低く、出力端子ＯＵＴの電位がＶＤＤと同一レベルになっている場合、前記Ｐ２０１のゲートに加わる電圧の方が前記Ｐ２０２のゲートに加わる電圧よりも低いため、Ｉ２４１＞Ｉ２４２となる。このため、Ｐ２０１のドレイン電位は高くなり、Ｎ２０４はゲート電圧が高いためドレイン−ソース間抵抗値が低くなる。したがって、Ｎ２０９のゲート電位が低くなり、Ｎ２０９が電流を流さなくなり、出力はＶＤＤに引っ張られる。
【００４２】
この状態から反転させるには、Ｉ２４３＜Ｉ２４４となる必要がある。ここで、出力がＶＤＤレベルにある場合、スイッチＳ２２２がＯＦＦされ、スイッチＳ２２１がＯＮされる。このためＮ２０６にはカレントミラー構成になっているＮ２０８のドレイン電流Ｉ２４８と同じ電流が流れる。ここで、Ｎ２０５はゲート電位がＧＮＤレベルに引っ張られるので電流は流れない。したがって、ＶＩＮＮとＶＩＮＰが等しいとき、能動負荷回路に流れる電流は、
Ｉ２４４＋Ｉ２４８＝Ｉ２４３  
となりＩ２４３＞Ｉ２４４であるため反転しない。
【００４３】
この状態からＶＩＮＮを上げて（ＶＩＮＰを下げて）、Ｉ２４３＝Ｉ２４４となるとき、回路は平衡となり、これ状態よりＶＩＮＮが上がると反転する。このＩ２４１とＩ２４２は、
Ｉ２４８＝Ｉ２４２−Ｉ２４１  
となっている。したがって、Ｉ２４８に応じてヒステリシス幅が変化する。
【００４４】
ゆえに、Ｉ２４７及びＩ２４８によりヒステリシスをコントロールすることができる。このように図２に示すヒステリシスコンパレータ２００は、能動負荷トランジスタ対Ｎ２０３，Ｎ２０４とヒステリシス制御トランジスタ対Ｎ２０５，Ｎ２０６が並列に接続されており、Ｎ２０５は電流Ｉ２４７を、Ｎ２０６は出力レベルに応じてそれぞれ電流Ｉ２４８を流す構成になっている。そして、このヒステリシス制御トランジスタ対に流れる電流をそれぞれ独立に制御しているから、設計の自由度が高く、立ち上がり立ち下がりのしきい値を個別に制御することができ、Ｎ２０５及びＮ２０６を制御することにより、ヒステリシスを自由にコントロールすることができる。また、能動負荷トランジスタ対Ｎ２０３，Ｎ２０４とヒステリシス制御能動負荷トランジスタ対Ｎ２０５，Ｎ２０６とが同じ極性、すなわち同じＮ型ＭＯＳトランジスタであるから、ヒステリシス特性が製造によるバラツキの影響を受けにくいという効果も奏する。
【００４５】
なお、本実施の形態におけるヒステリシスコンパレータは、高入力インピーダンスでかつヒステリシス特性を有するコンパレータであれば上記の構成に限るものではなく、入力に抵抗分割回路をもたない、例えば差動対を構成するトランジスタの後段に接続された増幅器の出力を利用して正帰還をかける回路や、コンパレータの入力差動対と並列に別の差動対を設け、当該差動対の同相入力をコンパレータの出力に接続し、逆相入力を一定電圧の参照電圧に接続してコンパレータにヒステリシスを設定する正帰還ループに用いた回路などとして構成してもよい。
【００４６】
出力バッファＢ１、Ｂ２は、ヒステリシスコンパレータＣＯＭＰ１、２と、論理を揃えるためのインバータを介して接続されたＤ級出力段であり、負荷電流をＯＮ／ＯＦＦ制御するパワー・スイッチング回路からなる。
【００４７】
定電流源帰還回路Ｉ１、Ｉ２は、電圧レベルの違い（Ｈ（High）レベル又はＬ（Low）レベル）により電流の流れる方向を制御することができる電圧制御電流源回路（論理制御電流源回路）であり、出力バッファＢ１、Ｂ２の出力に論理を揃えるためのインバータを介して接続されている。各定電流源帰還回路Ｉ１、Ｉ２は、トランジスタからなるスイッチング素子及び電源電位ＶＤＤＯとＧＮＤ電位との間に接続された、例えばカレントミラー回路などからなる２つの定電流源を有し、ＯＵＴＰがＨレベルのときは定電流Ｉｆｂが定電流源帰還回路Ｉ１、Ｉ２から流れ出し、ＯＵＴＰがＬレベルのときは、定電流Ｉｆｂが定電流源帰還回路Ｉ１、Ｉ２に流れこむように構成される。また、本実施の形態においては、出力バッファＢ１、Ｂ２の出力を帰還するように構成されているが、ヒステリシスコンパレータＣＯＭＰ１、２の出力を帰還するように構成してもよいことは勿論である。
【００４８】
容量素子Ｃ１、Ｃ２は、電圧制御電流源回路Ｆ１からの出力と、それぞれ定電流源帰還回路Ｉ１、Ｉ２からの帰還電流（Ｉｆｂ）とにより電荷を蓄積する。すなわち、容量素子Ｃ１、Ｃ２に電流が流れると容量素子Ｃ１、Ｃ２の電位が低下し、定電流源帰還回路Ｉ１、Ｉ２に電流が流れこむと容量素子Ｃ１、Ｃ２の電位が上昇する。この電位をヒステリシスコンパレータＣＯＭＰ２が基準電位Ｖｃｏｍと比較することにより、ＰＷＭ波形を出力する。
【００４９】
このように、電圧制御電流源回路Ｆ１及び帰還回路Ｉ１、Ｉ２を共に電流源回路とすることにより、上述した図８に示す従来のＤ級アンプにおける積分アンプ１０３Ｎ、１０３Ｐを容量素子Ｃ１、Ｃ２に置き換える。このように積分アンプを省略して容量素子のみで積分回路を構成することで、電力の消費を極めて低減することができる。
【００５０】
次に、本実施の形態におけるＤ級アンプの動作について説明する。図３（ａ）は、入力信号が無信号の場合における電圧制御電流源回路Ｆ１の出力と容量素子Ｃ２との間のノード電位Ｖｉｎｔｐを示し、図３（ｂ）は、そのときＯＵＴＰから出力される出力波形を示す図である。また、図４は、入力電圧信号Ｖｓｉｎ＞Ｖｃｏｍの場合であって、図４（ａ）乃至図４（ｄ）は、それぞれＶｉｎｔｐ、ＯＵＴＰ、Ｖｉｎｔｎ、ＯＵＴＮにおける出力波形を示す。また、図５は、入力電圧信号Ｖｓｉｎ＜Ｖｃｏｍの場合であって、図５（ａ）乃至図５（ｄ）は、それぞれＶｉｎｔｐ、ＯＵＴＰ、Ｖｉｎｔｎ、ＯＵＴＮにおける出力波形を示す。
【００５１】
Ｖｓｉｎ入力がＶｃｏｍと等しいとき、すなわち、電圧制御電流源回路Ｆ１からの電流入力が０となるため、Ｖｉｎｔｐに流れ込む電流と、Ｖｉｎｔｐに流れ出る電流が同じになる。すなわち、Ｉｉｎ＝０であるので、いずれの電流もＩｆｂとなる。同様に、Ｖｉｎｔｎに流れ込む電流と、Ｖｉｎｔｎに流れ出る電流が同じになる。すなわち、−Ｉｉｎ＝０であるので、いずれの電流もＩｆｂとなっている。
【００５２】
したがって、図３（ａ）に示すように、Ｖｉｎｔｐは、上りと下りの傾きが等しい三角波となる。この三角波の上端及び下端は、ヒステリシスコンパレータＣＯＭＰ２の２つの閾値により決定される。また、Ｓｉｎが無信号の場合、Ｖｉｎｔｐ＝Ｖｉｎｔｎとなり、ＯＵＴＰ＝ＯＵＴＮとなり、Ｎ側電荷平衡型Ｄ級アンプ３Ｎ、Ｐ側電荷平衡型Ｄ級アンプ３Ｐの出力波形はいずれも図３（ａ）に示す波形となる。
【００５３】
次に、Ｖｓｉｎに信号が入力された場合について説明する。Ｖｓｉｎ＞Ｖｃｏｍの場合、出力ＯＵＴＰがＨレベルのときは、Ｖｉｎｔｐに流れ込む電流はＩｆｂ＋Ｉｉｎとなり、Ｉｉｎ＜０であるため、無信号時より上りの傾きが小さくなり（図４（ａ））、したがってＨの時間が長くなる（図４（ｂ））。逆に出力ＯＵＴＰがＬレベルのときは、下りの傾きが大きくなり（図５（ａ））、したがってＬの時間が短くなる（図５（ｂ））。Ｖｉｎｔｎでは、この逆となり、出力ＯＵＴＮがＨレベルのとき、ＶｉｎｔｎではＨの時間が短くなり（図４（ｃ）、図４（ｄ））、出力ＯＵＴＮがＬレベルのとき、Ｈの時間が長くなる（図５（ｃ）、図５（ｄ））。
【００５４】
本実施の形態においては、入力信号から差動信号を出力する全差動アンプを電圧制御電流源回路Ｆ１とし、フィードバック回路を、出力バッファＢ１、Ｂ２の出力がＨレベルかＬレベルかで定電流Ｉｆｂの方向（流れ出し又は流れ込み）を制御する定電流源帰還回路Ｉ１、Ｉ２に置き換えることにより、電力消費を飛躍的に低減させることができる。
【００５５】
また、帰還のための定電流源帰還回路Ｉ１、Ｉ２は、出力ＯＵＴＰ、ＯＵＴＮの電源レベル（ＶＤＤ）に応じて電流が変化する回路とすることで、電源電圧の変化によって入力オフセット電圧が増減する割合を示すＰＳＲＲ（Power Supply Rejection Ratio：電源電圧除去比）性能を向上させることができる。
【００５６】
また、図１に示す本実施の形態におけるＤ級アンプにおいて、入力電圧信号を電流変換した電圧制御電流源回路Ｆ１の出力信号に、クロックを重畳させてもよい。図６は、本実施の形態の変形例を示す図であって、Ｄ級アンプに電流オシレータ回路を設けた場合のＤ級アンプを示すブロック図である。なお、図６に示す変形例及び後述する図７に示す他の変形例において、図１に示すＤ級アンプと同一構成要素には同一の符号を付してその詳細な説明は省略するものとする。
【００５７】
図６に示すように、本変形例におけるＤ級アンプ１１は、図１に示すＤ級アンプに更にオシレータＯＳＣ１と、電流源Ｉ３とからなる電流オシレータ回路１２を設けたものである。このように、電流オシレータ回路１２から出力するクロックは、電圧制御電流源回路Ｆ１からの２つの出力信号に重畳されるように構成することで、差動のクロック動作における位相を揃えることができる。
【００５８】
また、このようにクロックを重畳すれば、発振周波数を安定化させることができるため、図６に示すヒステリシスコンパレータＣＯＭＰ１、ＣＯＭＰ２は、ヒステリシス特性をもたないコンパレータに置き換えることができる。図７は、本実施の形態におけるＤ級アンプの他の変形例を示すブロック図である。
【００５９】
図７に示すように、本変形例のＤ級アンプ２１は、図６に示すＤ級アンプのヒステリシスコンパレータＣＯＭＰ１、ＣＯＭＰ２の代わりに、コンパレータＣＯＭＰ１１、ＣＯＭＰ１２を設けたものである。電流オシレータ回路１２を設けることにより、発振周波数が安定化するため、ヒステリシスコンパレータを不要とすることができる。
【００６０】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態におけるＤ級アンプを示すブロック図である。
【図２】本発明の実施の形態におけるヒステリシスコンパレータの一例を示す回路図である。
【図３】（ａ）は、入力信号Ｓｉｎが無信号の場合における電圧制御電流源の出力と容量素子Ｃ２との間のノード電位Ｖｉｎｔｐ、（ｂ）は、そのときＯＵＴＰから出力される出力波形を示す図である。
【図４】入力電圧信号Ｖｓｉｎ＞Ｖｃｏｍの場合であって、（ａ）乃至（ｄ）は、それぞれＶｉｎｔｐ、ＯＵＴＰ、Ｖｉｎｔｎ、ＯＵＴＮにおける出力波形を示す。
【図５】入力電圧信号Ｖｓｉｎ＜Ｖｃｏｍの場合であって、図３（ａ）乃至図３（ｄ）は、それぞれＶｉｎｔｐ、ＯＵＴＰ、Ｖｉｎｔｎ、ＯＵＴＮにおける出力波形を示す。
【図６】本発明の実施の形態におけるＤ級アンプの変形例を示すブロック図である。
【図７】本発明の実施の形態におけるＤ級アンプの他の変形例を示すブロック図である。
【図８】従来の自励発振型Ｄ級アンプを示すブロック図である。
【図９】Ｄ級アンプ１０１における各ノードにおける信号波形を示す図であって、（ａ）はＳｉｎから入力される音声信号、（ｂ）は音声信号が無信号のときの出力バッファＢ２の出力波形、（ｃ）はＳｉｎから（ａ）の音声信号が入力された場合のＰ側出力波形、（ｄ）はＳｉｎから（ａ）の音声信号が入力された場合のＮ側出力波形、（ｅ）はＤ級アンプの次段に接続される負荷にかかる振幅を示す図である。
【図１０】横軸に時間をとり、縦軸に電圧をとって、積分アンプの出力電圧（コンパレータの入力電圧）と、ＯＵＴＰの出力電圧との関係を示す図である。
【符号の説明】
【００６２】
１，１１，２１  Ｄ級アンプ  ２  Ｎ側電荷平衡型Ｄ級アンプ  ３  Ｐ側電荷平衡型Ｄ級アンプ  Ｉ１，Ｉ２  帰還回路  Ｂ１，Ｂ２  出力バッファ  Ｃ１，Ｃ２  容量素子  ＣＯＭＰ１，ＣＯＭＭＰ２  ヒステリシスコンパレータ  ＣＯＭＰ１１，ＣＯＭＰ１２  コンパレータ  Ｆ１  電圧制御電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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