(57)【特許請求の範囲】
【請求項１】
入力された電荷の量をしきい値の変化として出力する増幅用トランジスタと、光を電荷に変換して蓄積する光電変換領域と、前記光電変換領域に蓄積された前記電荷を前記増幅用トランジスタに転送する電荷転送手段とを含む単位画素が規則的に複数配列された固体撮像素子であって、
前記増幅用トランジスタは、基板上のゲート電極と、前記基板に形成された第１の導電型で高濃度不純物のソース領域及びドレイン領域と、前記ソース領域の近傍に設けられた第２の導電型のソース近傍領域とから構成され、
前記ソース領域と前記ドレイン領域は、前記ゲート電極の下方位置において分離されると共に、前記ゲート電極の下方位置以外では前記ソース近傍領域により分離されており、
前記ソース近傍領域は、前記ゲート電極下においては前記ドレイン領域と接触しておらず、前記電荷転送手段は前記光電変換領域に蓄積された前記電荷を前記ソース近傍領域へ転送することを特徴とする固体撮像素子。
【請求項２】
前記電荷は、前記光電変換領域から前記ソース近傍領域へ全画素一斉に転送されることを特徴とする請求項１記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子に係り、特に被写体像を撮影する固体撮像素子に関する。
【背景技術】
【０００２】
被写体像を撮影する固体撮像素子の中には、全画素の蓄積の開始、終了のタイミングを同時とする固体撮像素子が従来から知られている（例えば、特許文献１参照）。図５はこの種の従来の固体撮像素子の１画素分の等価回路図を示す。図５に示す従来の固体撮像素子の画素１は、被写体光を光電変換するフォトダイオード２の蓄積電荷を全画素一斉に、ＰチャネルＭＯＳ型電界効果トランジスタである転送トランジスタ３を通して、ＮチャネルＭＯＳ型電界効果トランジスタである増幅トランジスタ５のウェル拡散層１５に転送する。転送された電荷量に応じてウェル拡散層１５の電位が変わるので、増幅トランジスタ５のソースから、しきい値電圧の変化あるいはオン抵抗の変化として画素信号出力線１６に画素信号を取り出す。
【０００３】
次に、図５の固体撮像素子の駆動方法を図６のタイミングチャートに従って説明する。ここで各ＭＯＳ型電界効果トランジスタの特性として、転送トランジスタ３はゲート配線１３の電位がハイレベル（Ｈｉｇｈ）のときオフ、ローレベル（Ｌｏｗ）のときオンとなり、ＰチャネルＭＯＳ型電界効果トランジスタであるリセットトランジスタ４は、ゲート配線１２の電位がＬｏｗのときオン、中間レベル（Ｍｉｄｄｌｅ）、及びハイレベル（Ｈｉｇｈ）のときオフ、ＮチャネルＭＯＳ型電界効果トランジスタである増幅トランジスタ５はゲート配線１２の電位がＬｏｗ、Ｍｉｄｄｌｅのときはオフ、Ｈｉｇｈのときにオンとなるようにしきい値電圧が設定されているものとする。
【０００４】
リセットトランジスタ４と増幅トランジスタ５の両ゲートはゲート配線１２に共通接続され、増幅トランジスタ５のソースは画素信号出力線１６に接続されている。また、転送トランジスタ３は、ゲートがゲート配線１３に接続され、ソースがリセットトランジスタ４のドレインと増幅トランジスタ５のバックゲートを構成するウェル拡散層１５に接続されている。また、画素信号出力線１６には負荷１０がつながっており、負荷１０には、スイッチ６とキャパシタ７とからなる第１の直列回路と、スイッチ８とキャパシタ９とからなる第２の直列回路とが並列に接続されている。これにより、光信号出力時とリセット信号出力時の負荷電圧をキャパシタ７、９に記憶できるようになっている。
【０００５】
まず、図６（Ａ）、（Ｂ）に示すように全画素のゲート配線１３、１２の電位がそれぞれＬｏｗになり、転送トランジスタ３とリセットトランジスタ４とがそれぞれオンとなり、フォトダイオード２とウェル拡散層１５の両方の電荷が基板に排出されリセットされる。その後、図６（Ａ）に示すように全画素のゲート配線１３の電位がＨｉｇｈ、同図（Ｂ）に示すように全画素のゲート配線１２の電位がＭｉｄｄｌｅとなり、転送トランジスタ３とリセットトランジスタ４とがそれぞれオフとなり、全画素一斉にフォトダイオード２による光信号電荷の蓄積が開始される。
【０００６】
所定の蓄積時間終了後、図６（Ａ）に示すように全画素のゲート配線１３の電位がＬｏｗとなり、全画素でフォトダイオード２の光信号電荷が、オンとされた転送トランジスタ３を通して増幅トランジスタ５のウェル拡散層１５へ転送され、転送終了後、ゲート配線１３の電位はＨｉｇｈになり、転送トランジスタ３がオフとされる。この後読み出し処理は全画素から各行毎の順次読み出しとなる。
【０００７】
この行順次読み出しの際には、まず、図６（Ｂ）に示すように、ゲート配線１２の電位をＨｉｇｈにすると、増幅トランジスタ５がオンとなり、ウェル拡散層１５の光信号電荷に応じた出力を、増幅トランジスタ５を通して画素信号出力線１６に出し、図６（Ｄ）にハイレベルで模式的に示すようにオンとされたスイッチ６を通して、キャパシタ７に記憶する（このときスイッチ８はオフである。）。続いて、図６（Ｂ）に示すように、ゲート配線１２の電位がＬｏｗになり、増幅トランジスタ５がオフ、リセットトランジスタ４がオンとなり、ウェル拡散層１５の光信号電荷がリセットトランジスタ４を通して基板に排出される（リセット）。
【０００８】
続いて、再び図６（Ｂ）に示すようにゲート配線１２の電位をＨｉｇｈにすると、増幅トランジスタ５がオン、リセットトランジスタ４がオフとなり、画素信号出力線１６にリセット時の信号出力が、増幅トランジスタ５を通して出力され、その信号出力は、図６（Ｃ）にハイレベルで模式的に示すようにオンとされたスイッチ８を通してキャパシタ９に記憶される（このときスイッチ６はオフである。）。これで画素からの読み出し処理は終わり、図示されていない減算処理手段を用いて、キャパシタ７、９に記憶された信号を減算処理し、センサ外に出力する。
【０００９】
図７は図５におけるフォトダイオード２、転送トランジスタ（ＰＭＯＳＦＥＴ）３、増幅トランジスタ（ＮＭＯＳＦＥＴ）５の部分に対応する素子断面図である。図７において、Ｎ型基板２０上にＰ型拡散領域２１が形成されており、これらにより図５のフォトダイオード２を構成する。また、基板２０上のＰ型拡散領域２１に近接した位置にＰ型拡散領域２４が形成され、そのＰ型拡散領域２４内にはＮ型拡散領域２５が形成されている。Ｐ型拡散領域２１、２４をドレイン拡散層、ソース拡散層とし、それらの上方に形成されたゲート電極２２とにより図５の転送トランジスタ３が構成される。
【００１０】
また、上記のＮ型拡散領域２５、基板２０上に形成されたＮ型拡散領域２６は、それらをソース拡散層、ドレイン拡散層とし、それらの上方に形成されたゲート電極２３とにより図５の増幅トランジスタ５が構成される。上記のＰ型拡散領域２４は図５のウェル拡散層１５に相当する。Ｎ型拡散領域２５には図５の画素信号出力線１６が接続され、また、Ｎ型拡散領域２６には図５の電源ライン１１が接続される。
【００１１】
ここで、Ｐ型拡散領域２４（ウェル拡散層１５）には、ポテンシャルポケット３０が存在し、これはソース近傍でウェル拡散層と同じＰ型で不純物濃度が高くなっているので、ポテンシャルが一番低くなり、ここにホールがたまりやすくなる。従って、ポテンシャルポケット３０がない場合より、しきい値の変動の影響が大きくなるので、信号の変換効率が向上する。
【００１２】
【特許文献１】特開平２００３−１７６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来の固体撮像素子では、１画素当りトランジスタを３つ（転送トランジスタ３、リセットトランジスタ４、増幅トランジスタ５）使っているので、トランジスタに使用する面積が多くなり、開口率が減少するという課題がある。
【００１４】
また、図７に示したポテンシャルポケット３０はＰ型拡散領域２４よりも原理的に高濃度になるため、不純物濃度調整範囲がその分限られてしまう。一方、ポテンシャルポケット３０を省くと、転送されたホールがゲート電極２３の下全面に広がるため、変換効率が低下する。
【００１５】
本発明は以上の点に鑑みなされたもので、開口率を向上できると共に、ポテンシャルポケットのような高濃度な領域を作らずにソース近傍にフォトダイオードから転送されたホールを局在させることができる固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成するため、本発明は、入力された電荷の量をしきい値の変化として出力する増幅用トランジスタと、光を電荷に変換して蓄積する光電変換領域と、光電変換領域に蓄積された電荷を増幅用トランジスタに転送する電荷転送手段とを含む単位画素が規則的に複数配列された固体撮像素子であって、増幅用トランジスタは、基板上のゲート電極と、基板に形成された第１の導電型で高濃度不純物のソース領域及びドレイン領域と、ソース領域の近傍に設けられた第２の導電型のソース近傍領域とから構成され、ソース領域とドレイン領域は、ゲート電極の下方位置において分離されると共に、ゲート電極の下方位置以外ではソース近傍領域により分離されており、ソース近傍領域は、ゲート電極下においてはドレイン領域と接触しておらず、電荷転送手段は光電変換領域に蓄積された電荷をソース近傍領域へ転送することを特徴とする。
【００１７】
この発明では、光電変換領域に蓄積された電荷をソース近傍領域へ転送し、リセット時にはソース近傍領域から基板に排出する構成をとることができるので、画素内に従来必要としたリセットトランジスタを有しない構造とすることができ、また、第１の導電型で高濃度のソース領域の近傍だけに第２の導電型のソース近傍領域を作成するようにしたため、ポテンシャルポケットのような高濃度な領域の作成を不要にできる。
【発明の効果】
【００１９】
本発明によれば、画素内に従来必要としたリセットトランジスタを有しない構造とするようにしたので、画素内のトランジスタ数を１つ減らすことにより、従来よりも開口率をあげることができる。
【００２０】
また、本発明によれば、第１の導電型で高濃度のソース領域の近傍だけに第２の導電型のソース近傍領域を作成することにより、ポテンシャルポケットのような高濃度な領域の作成を不要にしたため、ソース近傍領域に電荷蓄積手段から転送されたホールを局在させることができ、また、ソース近傍領域の濃度は自由に設定することができる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の実施の形態について図面と共に説明する。図１（Ａ）は本発明になる固体撮像素子の第１の実施の形態の上面図、図１（Ｂ）は同図（Ａ）のＸ−Ｘ’線に沿う縦断面図を示す。図１（Ａ）、（Ｂ）に示すように、本実施の形態の固体撮像素子は、ｐ＋型基板４１上にｐ−型エピタキシャル層４２を成長させてある。このエピタキシャル層４２の層内にｎウェル４３がある。ｎウェル４３上にはゲート酸化膜４４を挟んで、図１（Ａ）に示すように、第１のゲート電極として平面形状がＵ字形のゲート電極４５が形成されている。
【００２２】
ゲート電極４５の上面図両端の一方にはｎ＋型のドレイン領域４８があり、もう一方にはｎ＋型のソース領域４６がある。ｎ＋型のソース領域４６に隣接して、ソース領域４６を取り囲むようにｐ型のソース近傍領域（ソース近傍ｐ型領域）４７がある。ソース近傍ｐ型領域４７は、ゲート電極４５の他端のドレイン領域４８に、少なくとも全てのゲート幅方向では達していない。ソース近傍ｐ型領域４７は、ゲー卜電極４５の一端であるソース領域４６と同じ側のドレイン領域４８には接しており、ソース領域４６とドレイン領域４８を分離している。
【００２３】
ソース領域４６とソース近傍ｐ型領域４７の外側の離間した位置に形成されているｎ＋型のドレイン領域４８の下のｎウェル４３中には、埋め込みのｐ−型領域４９がある。この埋め込みのｐ−型領域４９とｎウェル４３とは、図１（Ａ）に示す埋め込みフォトダイオード５０を構成している。
【００２４】
埋め込みフォトダイオード５０とゲート電極４５との間には、第２のゲート電極である転送ゲート電極５１がある。ドレイン領域４８、ゲート電極４５、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線であるドレイン電極配線５２、ソース電極配線（出力線）５４、転送ゲート電極配線５５が接続されている。また、上記の各構成の上方には、図１（Ｂ）に示すように遮光膜５６が形成されており、その遮光膜５６の埋め込みフォトダイオード５０に対応した位置には開口部５７が穿設されている。この遮光膜５６は金属、あるいは有機膜等で形成される。光は、開口部５７を通して埋め込みフォトダイオード５０に達して光電変換される。
【００２５】
この第１の実施の形態では、ゲート電極４５と、高濃度不純物であるｎ＋型のソース領域４６及びドレイン領域４８と、ソース近傍ｐ型領域４７とからなる増幅用ＭＯＳＦＥＴは、ソース近傍ｐ型領域４７がゲート電極４５の下方の基板位置においてドレイン領域４８と接触しておらず、また、ソース領域４６とドレイン領域４８との分離は、ｎウェル４３のゲート電極４５の下方の部分（ゲート電極４５による分離部）と、ソース近傍ｐ型領域４７とにより行われている。
【００２６】
従って、この第１の実施の形態では、ソース領域４６とドレイン領域４８との分離には、素子分離を用いていないので、素子分離領域で発生する欠陥に起因する雑音が発生しないという特長がある。
【００２７】
次に、本発明の固体撮像素子の第２の実施の形態の構造について説明する。図２（Ａ）は本発明になる固体撮像素子の第２の実施の形態の上面図、図２（Ｂ）は同図（Ａ）のＹ−Ｙ’線に沿う縦断面図を示す。図２（Ａ）、（Ｂ）に示すように、本実施の形態の固体撮像素子は、ｐ＋型基板４１上にｐ−型エピタキシャル層４２を成長させてある。このエピタキシャル層４２の層内にｎウェル４３がある。ｎウェル４３上にはゲート酸化膜４４を挟んで、図２（Ａ）に示すように、第１のゲート電極として平面形状がＵ字形のゲート電極４５が形成されている。
【００２８】
ゲート電極４５の上面図両端の一方にはｎ＋型のドレイン領域４８があり、もう一方にはｎ＋型のソース領域４６がある。ｎ＋型のソース領域４６に隣接してｐ型のソース近傍領域（ソース近傍ｐ型領域）４７がある。ソース近傍ｐ型領域４７は、ゲート電極４５の他端のドレイン領域４８に、少なくとも全てのゲート幅方向では達していない。以上の構造は図１に示した第１の実施の形態の構造と同じであるが、本実施の形態では、ソース領域４６と同じ側のドレイン領域４８の間には、図２（Ａ）、（Ｂ）に示すように、絶縁分離領域６０が存在している点に特徴があり、この絶縁分離領域６０でソース領域４６及びソース近傍ｐ型領域４７とドレイン領域４８とを分離している。この絶縁分離領域６０はフィールド酸化膜、あるいはＳＴＩ（Sallow Trench Isolation）などで形成する。
【００２９】
なお、第１の実施の形態と同様に、ソース領域４６とソース近傍ｐ型領域４７の外側の離間した位置に形成されているｎ＋型のドレイン領域４８の下のｎウェル４３中には、埋め込みのｐ−型領域４９があり、この埋め込みのｐ−型領域４９と、その上のドレイン領域４８とは、図２（Ａ）に示す埋め込みフォトダイオード５０を構成している。
【００３０】
埋め込みフォトダイオード５０とゲート電極４５との間には、第２のゲート電極である転送ゲート電極５１がある。ドレイン領域４８、ソース領域４６、転送ゲート電極５１には、それぞれメタル配線であるドレイン電極配線５２、ソース電極配線（出力線）５４、転送ゲート電極配線５５が接続されている。また、上記の各構成の上方には、第１の実施の形態と同様に、図２（Ｂ）に示すように遮光膜５６が形成されており、その遮光膜５６の埋め込みフォトダイオード５０に対応した位置には開口部５７が穿設されている。
【００３１】
この第２の実施の形態では、ゲート電極４５と、高濃度不純物であるｎ＋型のソース領域４６及びドレイン領域４８と、ソース近傍ｐ型領域４７とからなる増幅用ＭＯＳＦＥＴは、ソース近傍ｐ型領域４７がゲート電極４５の下方の基板位置においてドレイン領域４８と接触しておらず、また、ソース領域４６とドレイン領域４８との分離は、ｎウェル４３のゲート電極４５の下方の部分（ゲート電極４５による分離部）と、絶縁分離領域６０とにより行われている。
【００３２】
従って、この第２の実施の形態では、ソース領域４６とドレイン領域４８との分離には、絶縁分離領域６０を用いているため、絶縁分離領域を用いない第１の実施の形態に比べて、電気的に安定した分離を行うことができるという特長がある。なお、図１、図２では図示を省略したが、ゲート電極４５にはゲート電極配線が接続される。
【００３３】
次に、本発明になる固体撮像素子の画素構造と撮像素子全体の構造について、電気回路で表現した図３と共に説明する。同図において、画素は画素敷き詰め領域６１にｍ行ｎ列で配置されている。図３ではこれらｍ行ｎ列の画素のうち、ｓ行ｔ列の一画素６２を代表として等価回路で表現している。この画素６２は、増幅用ＭＯＳＦＥＴ６３と、フォトダイオード６４と、転送ゲートＭＯＳＦＥＴ６５とからなり、増幅用ＭＯＳＦＥＴ６３のドレインがフォトダイオード６４のｎ側端子とドレイン電極配線６６（図１、図２の５２に相当）に接続され、転送ゲートＭＯＳＦＥＴ６５のソースがフォトダイオード６４のｐ側端子に接続され、ドレインが増幅用ＭＯＳＦＥＴ６３のバックゲート（図１、図２のソース近傍ｐ型領域４７）に接続されている。
【００３４】
なお、上記の増幅用ＭＯＳＦＥＴ６３は、図１（Ｂ）、図２（Ｂ）ではゲート電極４５直下のソース近傍ｐ型領域４７をゲート領域とし、ｎ＋型のソース領域４６及びｎ＋型のドレイン領域４８を有するｎチャネルＭＯＳＦＥＴである。また、上記の転送ゲートＭＯＳＦＥＴ６５は、図１（Ｂ）、図２（Ｂ）では転送ゲート電極５１直下のｎウェル４３をゲート領域、フォトダイオード５０の埋め込みのｐ−型領域４９をソース領域、ソース近傍ｐ型領域４７をドレインとするｐチャネルＭＯＳＦＥＴである。
【００３５】
図３において、ｍ行ｎ列の各画素から１フレーム分の信号を読み出すために、まず読み出しを始める合図を出すフレームスタート信号を発生させる回路６７がある。このフレームスタート信号は撮像素子の外から与えられてもよい。このフレームスタート信号は垂直シフトレジスタ６８に供給される。垂直シフトレジスタ６８は、ｍ行ｎ列の各画素のうちの何行目の画素を読み出すかを指示する信号を出力する。
【００３６】
ｓ行目のゲート電位制御回路７０は、増幅用ゲート電極配線６９を通してｓ行目の各画素内の増幅用ＭＯＳＦＥＴ６３のゲート電極（図１、図２の４５に相当）に接続され、ｓ行目の転送ゲート電位制御回路７２は転送ゲート電極配線７１（図１、図２の５５に相当）を通して転送ゲートＭＯＳＦＥＴ６５のゲート電極（図１、図２の５１に相当）と接続され、ｓ行目のドレイン電位制御回路７３はドレイン電極配線６６（図１、図２の５２に相当）を通して増幅用ＭＯＳＦＥＴ６３のドレイン、フォトダイオード６４のｎ側端子と接続されている。
【００３７】
また、ゲート電位制御回路７０は垂直シフトレジスタ６８から信号を受け、転送ゲート電位制御回路７２はフレームスタート信号発生回路６７から信号を受け、ドレイン電位制御回路７３はフレームスタート信号発生回路６７と垂直シフトレジスタ６８から信号を受けて、演算処理し、ゲート電極配線６９、転送ゲート電極配線７１、ドレイン電極配線６６の各電位を制御する。
【００３８】
増幅用ＭＯＳＦＥＴ６３のゲート電極は行毎に制御するので、ゲート電極配線６９は横方向に配線する。転送ゲートＭＯＳＦＥＴ６５のゲート電極は全画素一斉に制御するので、縦方向の配線でもよいが、ここでは横方向で表現している。ドレイン電位制御は、全画素一斉に制御する場合と、行毎に制御する場合とがあり、ドレイン電極配線６６は、ここでは横方向で表現している。
【００３９】
画素６２の増幅用ＭＯＳＦＥＴ６３のソース電極につながるソース電極配線７４（図１、図２の５４に相当）は縦方向に配線され、配線の一方はスイッチＳＷ１を介してソース電位制御回路７５に接続され、もう一方はスイッチＳＷ２を介して、信号読み出し回路７６に接続されている。信号を読み出すときにはＳＷ１をオフ、ＳＷ２をオンにし、ソース電位を制御するときにはＳＷ１をオン、ＳＷ２をオフにする。
【００４０】
信号読み出し回路７６には負荷７７があり、また、ソース電極配線７４を通じて増幅用ＭＯＳＦＥＴ６３のソース電極と接続されており、ソースフォロア回路を形成する。負荷７７は例えば電流源である。負荷（電流源）７７の一端は接地されており、他端はスイッチｓｃ１、ｓｃ２を介してキャパシタＣ１，Ｃ２の一端と接続されている。キャパシタＣ１，Ｃ２の他端は接地され、またその一端は差動アンプ７８の反転入力端子、非反転入力端子にそれぞれ接続されＣ１，Ｃ２の電位差を出力するようになっている。
【００４１】
このような信号読み出し回路７６はＣＤＳ回路と呼ばれ、ここに描かれた以外にも種々の回路が開示されており、この回路に限るわけではない。信号読み出し回路７６から出力された信号は、水平シフトレジスタ７９により制御されるスイッチｓｗｔを介して出力される。
【００４２】
次に、図３に示す等価回路の駆動方法について、図４のタイミングチャートと共に説明する。代表してｓ行ｔ列の画素６２に注目する。まず、図４（１）に示す期間では、埋め込みのフォトダイオード６４（図１（Ａ）、図２（Ａ）の５０）に光が入射し、光電変換効果により電子・ホール対が発生し、フォトダイオード６４の埋め込みｐ−型領域（図１、図２の４９）にホールが蓄積される。このとき転送ゲート電極配線７１の電位はドレイン電位Ｖｄｄと同じになっており、転送ゲートＭＯＳＦＥＴ６５はオフ状態である。これらの蓄積は、前フレームの読み出し操作が行われている時に同時に実行されている。
【００４３】
前フレームの読み出しが終了すると、図４（Ａ）に示すように、フレームスタート信号発生回路６７からパルスが出力される。続く、図４に示す期間（２）では、全画素で電荷が一斉にフォトダイオード６４から増幅用ＭＯＳＦＥＴ６３のバックゲートへ、ホール電荷を転送するために、図４（Ｂ）に示すように、転送ゲート電位制御回路７２の制御信号電位がＶｄｄからＬｏｗ２に下がり、転送ゲートＭＯＳＦＥＴ６５がオン状態にされる。
【００４４】
このとき、ゲート電位制御回路７０により制御されるゲート電極配線６９の電位は、図４（Ｃ）に示すように、ＬｏｗからＬｏｗ１になるが、Ｌｏｗ２の方がＬｏｗ１よりも大きい。Ｌｏｗ１はＬｏｗと同じでもよい。最も簡便にはＬｏｗ１＝Ｌｏｗ＝０（Ｖ）に設定する。
【００４５】
一方、ソース電位制御回路７５からスイッチＳＷ１を介してソース電極配線７４から増幅用ＭＯＳＦＥＴ６３のソースに供給されるソース電位をはじめとする、全画素のソース電位は図４（Ｄ）に示すように電位Ｓ１に設定される。Ｓ１＞Ｌｏｗ１であり、これにより、増幅用ＭＯＳＦＥＴ６３がオフのままであり、電流が流れないようにする。この結果、全画素のフォトダイオードに蓄積された電荷（ホール）が、対応する画素の増幅用ＭＯＳＦＥＴのゲート電極の下に一斉に転送される。
【００４６】
図１（Ｂ）、図２（Ｂ）に示すゲート電極４５の下の領域で、ソース近傍ｐ型領域４７が最もポテンシャルが低いので、フォトダイオード６４に蓄積されていたホールは、増幅用ＭＯＳＦＥＴ６３のバックゲート（ソース近傍ｐ型領域４７）に達し、そこに蓄積される。ホールが蓄積される結果、ソース近傍ｐ型領域４７の電位が上昇する。
【００４７】
続いて、図４（３）に示す期間では、同図（Ｂ）に示すように転送ゲート電極が再びＶｄｄになり、転送ゲートＭＯＳＦＥＴ６５がオフになる。これにより、フォトダイオード６４では再び光電変換効果により電子・ホール対が発生し、フォトダイオード６４の埋め込みｐ−型領域４９にホールが蓄積され始める。この蓄積動作は次の電荷転送時まで続けられる。
【００４８】
一方、読み出し操作は行単位で順番に行われるので、１行目〜（ｓ−１）行目を読み出す期間（３）では、増幅用ＭＯＳＦＥＴ６３のゲート電極の電位は図４（Ｃ）に示すようにＬｏｗの状態で、バックゲート（ソース近傍ｐ型領域４７）にホールを蓄積したまま待機状態となる。ソース電位は他の行からの信号読み出しが行われている間、その画素からの信号の値により、様々な値をとり得る。また、増幅用ＭＯＳＦＥＴ６３のゲート電極電位は行毎に様々な値をとり得るが、ｓ行目ではＬｏｗに設定され、増幅用ＭＯＳＦＥＴ６３がオフ状態である。
【００４９】
続く図４（４）〜（６）に示す期間では、ｓ行ｔ列目の画素６２からの信号読み出しが行われる。まず、増幅用ＭＯＳＦＥＴ６３がバックゲート（ソース近傍ｐ型領域４７）にホールを蓄積した状態で、図４（Ｅ）に示す垂直シフトレジスタ６８の出力信号が、同図（Ｈ）に示すようにローレベルである期間（４）において、ゲート電位制御回路７０からゲート電極配線６９に出力される制御信号により、増幅用ＭＯＳＦＥＴ６３のゲート電極４５の電位を図４（Ｋ）に示すように、ＬｏｗからＶｇ１に上げる。
【００５０】
ここで、上記の電位Ｖｇ１は、前述した各電位Ｌｏｗ、Ｌｏｗ１、Ｖｄｄとの間に
Ｌｏｗ≦Ｌｏｗ１≦Ｖｇ１≦Ｖｄｄ    （ただし、Ｌｏｗ＜Ｖｄｄ）
なる不等式が成立する電位である。また、上記の期間（４）ではスイッチＳＷ１が図４（Ｉ）に示すようにオフ、スイッチＳＷ２が同図（Ｊ）に示すようにオン、スイッチｓｃ１が同図（Ｍ）に示すようにオン、スイッチｓｃ２が同図（Ｎ）に示すようにオフとされる。この結果、増幅用ＭＯＳＦＥＴ６３のソースに接続されたソースフォロア回路が働き、増幅用ＭＯＳＦＥＴ６３のソース電位は、図４（Ｌ）に示すように期間（４）ではＳ２（＝Ｖｇ１−Ｖｔｈ１）となる。ここで、Ｖｔｈ１とはバックゲート（ソース近傍ｐ型領域４７）にホールがある状態での、増幅用ＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ２がオンとされているスイッチｓｃ１を通してキャパシタＣ１に記憶される。
【００５１】
続く図４（５）に示す期間では、ゲート電位制御回路７０からゲート電極配線６９に出力される制御信号により、増幅用ＭＯＳＦＥＴ６３のゲート電極の電位を図４（Ｋ）に示すようにＨｉｇｈ１に上げると同時に、同図（Ｉ）、（Ｊ）に示すようにスイッチＳＷ１をオン、スイッチＳＷ２をオフとすると共に、ソース電位制御回路７５から出力されるソース電位を同図（Ｌ）に示すようにＨｉｇｈｓに上げる。ここで、Ｈｉｇｈ１、Ｈｉｇｈｓ＞Ｌｏｗ１である。
【００５２】
上記の電位Ｈｉｇｈ１及びＨｉｇｈｓの値は同じであっても異なっていてもよいが、設計の簡単のためにはＨｉｇｈ１、Ｈｉｇｈｓ≦Ｖｄｄが望ましい。簡便な設定では、Ｈｉｇｈ１＝Ｈｉｇｈｓ＝Ｖｄｄとする。また、増幅用ＭＯＳＦＥＴ６３がオンして電流が流れないような電位設定にすることが望ましい。この結果、ソース近傍ｐ型領域４７のポテンシャルが上昇し、ｎウェル４３のバリアを越えてホールがエピタキシャル層４２に排出される（リセット）。
【００５３】
続く図４（６）に示す期間では、再び前記期間（４）と同じ信号読み出し状態にする。ただし、期間（４）とは異なり、図４（Ｍ）、（Ｎ）に示すように、スイッチｓｃ１はオフ、スイッチｓｃ２はオンとする。リング状ゲート電極は図４（Ｋ）に示すように期間（４）と同じＶｇ１とする。しかし、この期間（６）では直前の期間（５）でホールが基板に排出されていて、ソース近傍ｐ型領域４７にはホールが存在しないので、増幅用ＭＯＳＦＥＴ６３のソース電位は、図４（Ｌ）に示すように期間（６）ではＳ０（＝Ｖｇ１−Ｖｔｈ０）となる。ここでＶｔｈ０は、バックゲート（ソース近傍ｐ型領域４７）にホールがない状態での増幅用ＭＯＳＦＥＴ６３のしきい値電圧である。このソース電位Ｓ０はオンとされたスイッチｓｃ２を介してキャパシタＣ２に記憶される。
【００５４】
図３に示す差動アンプ７８はキャパシタＣ１とＣ２の電位差を出力する。すなわち、差動アンプ７８は（Ｖｔｈ０−Ｖｔｈ１）を出力する。この出力値（Ｖｔｈ０−Ｖｔｈ１）は、ホール電荷によるしきい値変化分である。その後、水平シフトレジスタ７９から出力される図４（Ｆ）に示すパルスのうち、同図（Ｏ）に示すｔ列目の出力パルスに基づき、図３の出力スイッチｓｗｔがオンとされ、このｓｗｔのオン期間に図４（Ｐ）にハッチングにより模式的に示すように、差動アンプ７８からのホール電荷によるしきい値変化分が画素６２の出力信号Ｖｏｕｔとしてセンサ外へ出力される。
【００５５】
続いて、図４に（７）で示す期間では、再びリング状ゲート電極４５の電位を図４（Ｂ）に示すようにＬｏｗにし、ソース近傍ｐ型領域４７にはホールがない状態で、全ての行の信号処理が終了するまで（ｓ＋１行〜ｎ行の画素の読み出しが終了するまで）待機する。これらの読み出し期間中、フォトダイオード６４では光電変換効果によるホールの蓄積が進行している。その後、前記期間（１）に戻って、ホールの転送から繰り返す。これにより、各画素から図４（Ｇ）に示す出力信号が読み出される。すべての画素から信号を読み出すと、再び次のフレームが開始される。
【００５６】
このように、図１、図２に示した本発明の固体撮像素子の第１、第２の実施の形態では、図３に示したようにその画素５２内のトランジスタは、増幅用ＭＯＳＦＥＴ６３及び転送ゲートＭＯＳＦＥＴ６５の２つであり、フォトダイオード６４に蓄積された電荷は、基板であるエピタキシャル層４２に排出してリセットすることで、リセットトランジスタを有しない構造としたため、トランジスタ数が従来よりも１つ少なくなった分だけ開口率を上げることができる。
【００５７】
また、図１、図２に示した本発明の固体撮像素子の第１、第２の実施の形態では、ｐ型半導体拡散層をソース近傍ｐ型領域４７として、ソース領域４６の近傍だけに作るようにしているので、図７のポテンシャルポケット３０のような高濃度な領域を作らずにソース領域４６の近傍にフォトダイオード６４から転送されたホールを局在させることができ、また、ソース近傍ｐ型領域４７の濃度は自由に設定することができる。
【００５８】
なお、図４の期間（５）のリセット時のソース電極配線７４の電位供給はソース電位制御回路７５から供給する以外の方法もある。期間（５）でスイッチＳＷ１、ＳＷ２を共にオフとして、ソース電極配線７４をフローティングにする。ここでゲート電極配線６９の電位をＨｉｇｈ１とすると増幅用ＭＯＳＦＥＴ６３がオン状態となり、ソース電極にドレインから電流が供給され、ソース電極電位が上昇する。この結果、ソース近傍ｐ型領域４７のポテンシャルが持ち上げられ、ｎウェル４３のバリアを越えて、ホールがｐ型エピタキシャル層４２に排出される（リセット）。ホールが完全に排出されたときの増幅用ＭＯＳＦＥＴ６３のソース電極電位は、Ｈｉｇｈ１−Ｖｔｈ０になる。この方法では、ソース電位制御回路７５のうち、Ｈｉｇｈｓを供給するトランジスタを削減することができ、チップ面積を減らすことができる。
【００５９】
なお、図３の画素６２の回路構成は簡略化して示してある。画素６２の回路は、厳密には、増幅用ＭＯＳＦＥＴ６５のソースと増幅用ＭＯＳＦＥＴ６３のバックゲートとの間に、ゲート電極配線６９と転送ゲート電極配線７１の各電位に連動したスイッチが設けられる構成である。このスイッチは、ゲート電極配線６９の電位Ｌｏｗ１と、転送ゲート電極配線７１の電位Ｌｏｗ２との間に、Ｌｏｗ１≦Ｌｏｗ２の関係があるときはオン状態になり、Ｌｏｗ１＞Ｌｏｗ２の関係があるときにはオフ状態になる。
【００６０】
このスイッチを設けることにより、ゲート電極４５（電位Ｌｏｗ１）の下の基板電位が、転送ゲート電極６１（電位Ｌｏｗ２）の下の基板電位よりも高くなっていて、ゲート電極４５（電位Ｌｏｗ１）の下の基板電位がバリアとして働き、ホールがソース近傍ｐ型領域４７に達することができないという現象を回路的に表現できる。しかしながら、転送時は上記のＬｏｗ１≦Ｌｏｗ２の条件は、電位制御回路７０、７２等により常に満たされているので、図３ではこのスイッチを省略して図示している。
【図面の簡単な説明】
【００６１】
【図１】本発明の固体撮像素子の第１の実施の形態の１画素分の素子構造の上面図とそのＸ−Ｘ‘線に伴う縦断面図である。
【図２】本発明の固体撮像素子の第２の実施の形態の１画素分の素子構造の上面図とそのＹ−Ｙ‘線に伴う縦断面図である。
【図３】本発明の固体撮像素子の一実施の形態の一画素分の電気等価回路図である。
【図４】図３の固体撮像素子の動作を説明するタイミングチャートである。
【図５】従来の固体撮像素子の１画素分の一例の等価回路図である。
【図６】図５の画素の駆動方法の説明用タイミングチャートである。
【図７】図５の画素のフォトダイオード、転送トランジスタ（ＰＭＯＳＦＥＴ）、増幅トランジスタ（ＮＭＯＳＦＥＴ）の部分に対応する一例の素子断面図である。
【符号の説明】
【００６２】
４３  ｎウェル
４５  ゲート電極
４６  ｎ＋型ソース領域
４７  ソース近傍ｐ型領域
４８  ｎ＋型ドレイン領域
４９  埋め込みｐ−型領域
５０、６４  フォトダイオード
５１  転送ゲート電極
５２、６６  ドレイン電極配線
５４、７４  ソース電極配線（出力線）
５５、７１  転送ゲート電極配線
６０  絶縁分離領域
６１  画素敷き詰め領域
６２  画素
６３  増幅用ＭＯＳＦＥＴ
６５  転送ゲートＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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