(57)【特許請求の範囲】
【請求項１】
表面の電極に直接にリード端子を接続させる構造を有する半導体装置であって、
表面に設けられた第１主電極と、
裏面に設けられた第２主電極と、
前記第１主電極の表面の少なくとも一部を覆って設けられた、リード端子をはんだ付けするための金属膜と
を備え、
前記金属膜は、プローブテスト時に前記第１主電極へプローブ針を当てるための領域として、前記第１主電極の表面を露出する複数の開口部を有することを特徴とする半導体装置。
【請求項２】
前記表面に少なくとも１つの制御電極を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属膜で覆われていない前記第１主電極の表面の少なくとも一部を覆う表面保護膜をさらに備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の開口部のそれぞれの単面積は、１００００μｍ２以上であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記複数の開口部は、互いに連続して設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記複数の開口部は、一直線状に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
請求項１から６のいずれか一項に記載の前記半導体装置と、
前記半導体装置の前記第１主電極の表面の前記金属膜が形成されていない領域の上部を開放して前記金属膜を介して前記第１主電極とダイレクトリードボンディングされたリード端子と
を備えることを特徴とする電力用半導体製品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力制御に用いられるダイレクトリードボンディング方式を採用する半導体装置に関し、特に、半導体チップの表面構造に関する。
【背景技術】
【０００２】
現在、電力用途の半導体であるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー半導体素子では、通電時のロス低減のため、デバイスの低抵抗化が求められている。これを実現する方法の一つとして、アルミワイヤボンディングによる接合方法ではなく、半導体チップ表面に直接リードを接続する、ダイレクトリードボンディング方式が近年採用されている。
【０００３】
通常、半導体チップは、アルミ合金などの電極を用いているため、表面にリードをはんだ付けによって接続する際に、そのままでは接続できないため、事前に、はんだと接続できるニッケル等を含んだ金属膜をチップのアルミ合金電極に、蒸着法を用いて形成している。
【０００４】
また、蒸着による金属膜形成後、リード端子をはんだ付けする前に、通常は、チッブ表面にプローブ針を当て、スクリーニング判定する工程が行われており、この工程は、プローブテスト、又はウエハテストと呼ばれる（以降、プローブテストと称す）。一般的な電力用半導体素子では大電流を流して利用される。そのため、プローブテスト時には、大電流を流すため多数の針を表面電極上に接針させているが、表面電極はアルミ合金であるためやわらかく、電極のアルミ合金には深いプローブ針跡（痕）が残る。ダイレクトリードボンディング方式ではない、ワイヤボンド方式の半導体装置であれば、針跡が残っていても、パッケージ組立後の実使用において、針跡部分でのダメージによる電界や応力の集中も無く、問題となることはない。しかし、ダイレクトリードボンディング方式では、はんだでリードを装着するため、針跡内にはんだが入り込んでしまう。従来は、このようにはんだが入り込んだ状態でリード端子が装着されていた。
【０００５】
図３８は、従来例を用いて製作されたダイレクトリードボンディング方式対応の半導体装置５０の平面図である。図３９は、でプロセス最終工程まで終了しているもので金属膜蒸着前の半導体ウエハ１を示す平面図であり、図４０は、その裏面を示す平面図である。図４１は、表面のエミッタ電極３に金属膜を蒸着するためのメタルマスク７で、図４２は、蒸着時の構成を示す概略図である。図４３は、表面のエミッタ電極３に金属膜８を蒸着した後の半導体ウエハ１の平面図である。図４４は、ウエハ状態でのプローブテストの触針状態を示す概略図であり、図４５は、その断面図である。また、図４６は、従来の半導体装置５０のプローブテスト後の平面図であり、プローブ痕１１が金属膜８を介し、エミッタ電極３上に残った状態を示す。図４７は、従来の半導体装置５０を用いて製作された電力用半導体製品の部分断面図であり、図４８は、図４７の電力用半導体製品のエミッタ電極３の表面上のプローブ痕ａ部を部分拡大断面図である。
【０００６】
従来例における半導体装置５０は、以下のようにして得られる。
（ａ）まず、半導体ウエハ１を準備する。ここでは、便宜上ゲート駆動素子であるＩＧＢＴを用いている。半導体ウエハ１は、ウエハプロセス最終工程まで完了し、半導体ウエハ１上には、複数個の半導体チップ２が配列されている。各々のチップ２には、ともにアルミ合金で形成されたエミッタ電極３、ゲート電極４が形成され、エミッタ電極３を取り囲むようにゲート配線５が形成されている。また、半導体ウエハ１の裏面にはコレクタ電極６が蒸着法、もしくはスパッタ法により形成されている。さらに、エミッタ電極３上には選択的にリード端子付けに必要なはんだ付け領域に金属膜８が蒸着法を用いて形成されている。本従来例の場合、Ｔｉ／Ｎｉ／Ａｕの合金がエミッタ電極３上に蒸着されている。そのときのＴｉはエミッタ電極とのオーミック性向上のためで、Ｎｉは、はんだとの接続剤であり、ＡｕはＮｉの酸化防止剤である。
【０００７】
（ｂ）その後、半導体ウエハ１は、プローブテストによって、チップ毎に良品、不良品の判定か行われ、不良チップにはチップ表面にインクマーク付けが行われる。一般的なプローブテストでは、エミッタ電極３に複数本、ゲート電極４に１本のプローブ針９を接針させ、裏面コレクタ電極６は、ウエハステージ１０に真空吸着させて接触させている。ここで、ｎチャネル型ＩＧＢＴのテストカテゴリーの一例を、オン電圧測定にて示すと、まず、ゲート電極４に制御電圧（例えばゲートーエミッタ間電圧＋１５Ｖ）を印加し、エミッタ電極３をグランドとして、裏面のコレクタ電極６側にプラスバイアスを印加し、裏面のコレクタ電極６とエミッタ電極３間に電流を流す。そのときのある電流値でのコレクタ−エミッタ間の電圧をオン電圧と定義し、規格判定を行っている。通常、電力用半導体素子は、大電流制御を基本性能としているため、通電時には大電流を流す必要があるが、プローブ針１本当たりの通電量には限界があるため、多数のプローブ針がエミッタ電極３に当てられている。裏面のコレクタ電極６はウエハ全面ステージで通電させているため十分な電流量が確保されている。
（ｃ）プローブテスト後、ダイシングが行われ、各チップ２が切り出される。このとき、エミッタ電極３と金属膜８には多数のプローブ痕１１が残ることになる。なお、ウエハ状態でプローブテストが行われるのが一般的であるが、作業効率の観点からダイシング後、チップ分離後プローブテストが行われる場合もある。
以上によって、従来例に示す半導体装置５０が出来上がる。
【０００８】
この半導体装置５０は、最終製品である電力用半導体製品に仕上げるため、図４７に示すように、裏面のコレクタ電極６をはんだ１２を介し、基板１３に装着する。次に、従来の半導体装置５０は、エミッタ電極３上の金属膜８にＣｕなどのリード端子１４がはんだ１５を用いて接続される。ゲート電極４は、本従来例の場合、アルミワイヤ１６がボンディングされているが、エミッタ電極同様にダイレクトリード方式でも構わない。その後、モールド樹脂１７による封止が施されて電力用半導体製品として完成する。
【０００９】
なお、チップの上面の絶縁膜を開口させ、その領域にアルミ配線等をはんだ付けする技術が知られている（例えば、特許文献１参照。）。
【００１０】
【特許文献１】特開２００３−２１８１５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記の構造をもつ半導体装置では、エミッタ電極の表面にプローブテスト時の針跡がついた状態で直接はんだ材を介しリード端子と接続させるため、針跡部にはんだが流入する。特に、従来例ではエミッタ電極のアルミ合金厚さが３．６μｍ、表面の金属膜厚が約０．３μｍの場合では、ブローブ針は容易に金属膜を貫通し、エミッタ電極のアルミ合金膜に到達するため、金属膜は、はんだ流入の防止膜とはなり得ることはない。はんだ流入によって、針跡部には、はんだ付け工程の際に局部的に、リード端子からの熱応力がかかる。通常、エミッタ電極下部にはシリコン領域にトランジスタセルが作りこまれているため、その熱応力がそのままトランジスタに印加されることになる。さらに、はんだ付け直後に不良に至らなくても、その後の熱サイクルなどの信頼性試験においてリード端子とシリコン間に熱収縮応力が発生し易いため、エミッタ電極下部のトランジスタに影響を及ぼす場合がある。その結果として、耐圧不良やゲート不良の発生を引き起こす場合がある。
【００１２】
本発明の目的は、プローブテスト時の針跡部へのはんだの流入を防ぎ、リード端子をはんだ材にて接続させる際や、信頼性試験時の応力によるトランジスタセルヘのダメージを無くし、歩留を向上させると同時に高信頼性の電力用半導体製品が得られる電力半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置は、表面の電極に直接にリード端子を接続させる構造を有する半導体装置であって、
表面に設けられた第１主電極と、
裏面に設けられた第２主電極と、
前記第１主電極の表面の少なくとも一部を覆って設けられた、リード端子をはんだ付けするための金属膜と
を備え、
前記金属膜は、前記第１主電極の表面を露出する複数の開口部を有することを特徴とする。
【発明の効果】
【００１４】
本発明に係る半導体装置では、エミッタ電極上に形成する金属膜のパターンを改良することで、プローブテスト時のプローブ痕へのはんだの流入を防ぎ、リード端子をはんだ材によって接続させる際や、信頼性試験時の応力によるトランジスタセルヘのダメージを回避させることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態に係る半導体装置について添付図面を用いて以下に説明する。なお、図面において実質的に同一の部材には、同一の符号を付している。
【００１６】
実施の形態１．
図１は、本発明の実施の形態１に係るダイレクトリードボンディング方式対応の半導体装置１００の平面図である。図２は、半導体ウエハ１０１でプロセス最終工程まで終了しているもので金属膜蒸着前の状態を示す平面図であり、図３は、その裏面の平面図である。図４は、表面のエミッタ電極１０３に金属膜１０８を選択的に蒸着するためのメタルマスク１０７の平面図である。このメタルマスク１０７は、この半導体装置１００の金属膜１０８の開口部を有するパターンを得るために改良されたマスクパターンを有する。図５は、メタルマスク１０７のｂ部の部分拡大図であって、改良部を示すものであり、図６は、蒸着時の構成を示す概略図であり、図７は、表面のエミッタ電極１０３に金属膜１０８を蒸着した後の半導体ウエハ１０１を示す平面図である。図８は、ウエハ状態でのプローブテスト時のブローブ針１０９の触針状態を示す概略図であり、図９は、図８の触針状態を示す断面図である。図１０は、この半導体装置１００のプローブテスト後の平面図であり、プローブ痕１１１がエミッタ電極１０３の上の金属膜１０８の開口部１５２に残った状態を示す。図１１は、この半導体装置１００を用いて製作された電力用半導体製品の断面図で、図１２は、電力用半導体製品の表面のエミッタ電極１０３上のプローブ針跡部ｃ部を拡大した断面図である。
【００１７】
本実施例における半導体装置１００は、以下のようにして得られる。
（ａ）まず、半導体ウエハ１０１を準備する。便宜上ゲート駆動素子であるＩＧＢＴを用いている。半導体ウエハ１０１は,ウエハプロセス最終工程まで完了し、半導体ウエハ１０１上には、複数個の半導体チップ１０２が配列されている。各々のチップ１０２には、ともにアルミ合金で形成されたエミッタ電極１０３、ゲート電極１０４が形成され、エミッタ電極１０３を取り囲むようにゲート配線１０５が形成されている。半導体ウエハ１０１の裏面にはコレクタ電極１０６が蒸着法、もしくはスパッタ法により形成されている。また、エミッタ電極１０３上には、リード端子付けに必要なはんだ付け領域として金属膜１０８が選択的に形成されており、部分的に金属膜が成膜されない開口部領域１５２が配置されている。この金属膜１０８は、蒸着法を用いて形成されている。
【００１８】
図１に示すように、エミッタ電極１０３上に複数の開口部１５２を有する金属膜１０８を形成するためには、半導体ウエハ１０１に、選択的に開口部をもち、部分的に蒸着されないようなマスキング領域１５０をもったメタルマスク１０７を貼りあわせて蒸着する。マスキング領域１５０は蒸着後、プローブテスト時にプローブ針１０９を当てるための領域である。図５に示すメタルマスク１０７の例では、マスキング領域１５０は○型形状を有し、各々のマスキング領域１５０を接続させるためのつなぎ領域１５１をもつ。なお、このつなぎ領域１５１は、本発明においては必須ではないが、○型形状のマスキング島を物理的につなぐために必要なものである。本実施例の場合、Ｔｉ／Ｎｉ／Ａｕの合金がエミッタ電極１０３上に蒸着されている。そのときのＴｉはエミッタ電極とのオーミック性向上のためで、Ｎｉは、はんだとの接続剤であり、ＡｕはＮｉの酸化防止剤である。
【００１９】
（ｂ）その後、半導体ウエハ１０１はプローブテストにて、チップ毎に良品、不良品の判定が行われ、不良チップにはチップ表面にインクマーク付けが行われる。一般的なプローブテストでは、エミッタ電極１０３に複数本、ゲート電極１０４に１本のプローブ針１０９を接針させ、裏面のコレクタ電極１０６は、ウエハステージ１１０に真空吸着させるとこで接触させている。
（ｃ）プローブテスト後、ダイシングが行われ、チップ１０２が切り出される。このとき、エミッタ電極１０３と金属膜１０８には多数のプロープ痕１１１が残るが、本実施例ではプローブ針当て位置に予め、金属膜１０８をマスキングして蒸着されない○型形状の開口部領域１５２が配置されるように設計されている。また、蒸着時にはつなぎ領域１５３も同じく蒸着されない領域として残るが、これも本発明の効果を得るためには必須ではない。もしメタルマスク１０７のつなぎ領域１５１が十分に細ければ蒸着時の回り込みにより、このつなぎ領域１５３は形成されないこともある。
以上によって、本実施の形態に係る半導体装置１００が得られる。
【００２０】
プローブテストで良品と判定されたチップは、図１１に示すように、裏面のコレクタ電極１０６をはんだ１１２を介し、基板１１３に装着される。次に、本実施の形態において製作された半導体装置１００は、エミッタ電極１０３上の金属膜１０８にＣｕ等のリード端子１１４がはんだ１１５を用いて接続される。ゲート電極１０４は、本実施の形態の場合、アルミワイヤ１１６がボンディングされているが、エミッタ電極１０３同様にダイレクトリード方式でも構わない。その後、モールド樹脂１１７による封止が施されて本実施の形態の半導体装置１００を用いた電力用半導体製品として完成する。
【００２１】
上記のように構成された半導体装置１００においては、プローブテスト実施時のプローブ針１０９が金属膜１０８には直接当たらないため、金属膜１０８上にプローブ痕が付かず、製品組立時にリード端子１１４をはんだによって装着する際、プローブ痕１１１へのはんだの流入が防止される。それによって、プローブ痕には、はんだ付け工程の際に局部的に、リード端子からの熱応力がかかることがなく、エミッタ電極１０３の下部のトランジスタセルにダメージが入ることは無い。その後の熱サイクルなどの信頼性試験において熱による収縮応力が発生しても、プローブ痕１１１には、はんだが流入していないため、耐圧不良やゲート不良を引き起こすことはない。
【００２２】
実施の形態２．
本発明の実施の形態２に係る半導体装置は、実施の形態１に係る半導体装置と比較すると、図１３、図１４に示すように、ダイオード素子のように制御電極を持たず、主電極だけであるような半導体デバイスを搭載している点で相違する。このように表面の電極に制御用のゲート電極を有しない場合にも有効であり、同様の効果を奏することができる。なお、この場合、この半導体装置は、主電極として、表面にアノード電極１１８、裏面にカソード電極１１９を有する。
【００２３】
実施の形態３．
本発明の実施の形態３に係る半導体装置は、実施の形態１に係る半導体装置と比較すると、図１５に示すように、電力用半導体素子以外のオプション素子などを配置することで、制御電極が複数存在している点で相違する。このように表面の電極として複数の制御電極を有する場合にも有効であり、実施の形態１と同様の効果を奏することができる。この半導体装置では、図１５に示すように、オプション素子として温度センス素子１２０を備える。
【００２４】
実施の形態４．
図１６は、本発明の実施の形態４に係る半導体装置の平面図であり、図１７は、図１６のＡ−Ａ’線断面図である。この半導体装置は、実施の形態１に係る半導体装置と比較すると、図１６に示すように、エミッタ電極１０３の表面のうち金属膜１０８で覆われていない箇所にポリイミド等による絶縁性の保護膜１２１を形成している点で相違する。上記実施の形態１では、エミッタ電極１０３の表面のうち、金属膜１０８を形成した領域以外には特に何も設けていなかったが、上記のように保護膜１２１を設けることによって、外部環境から保護することができる。なお、図１６に示すようにポリイミド１２１などの保護膜を形成した場合でも実施の形態１と同様の効果を奏し、さらに保護膜を形成することで、リード端子装着時のはんだ飛散によるダメージから保護することができる。
【００２５】
実施の形態５．
図１８の（ａ）は、本発明の実施の形態５に係る半導体装置の平面図であり、（ｂ）は、（ａ）のＢ部の拡大図である。図１９の（ａ）は、実施の形態５の別例の半導体装置の平面図であり、（ｂ）は、（ａ）のＣ部の拡大図である。この半導体装置は、実施の形態１に係る半導体装置と比較すると、開口部領域の単面積が限定されている点で相違する。この半導体装置では、○型形状の開口部の面積を１００００μｍ２以上に限定している。プローブテスト時のプローブ針の位置合わせ精度を考慮すると、１００００μｍ２以上の面積を確保しておくことが好ましい。この○型形状の開口部領域１５２の面積の限定は、なお、図１９の（ａ）及び（ｂ）に示すように、開口部の形状は、○型だけではなく、□型形状の開口部１５４であってもよい。このような場合にも同様の効果を示し、開口部の面積は、同様に１００００μｍ２以上確保する方がよい。
【００２６】
実施の形態６．
図２０は、本発明の実施の形態６に係る半導体装置の構成を示す平面図である。この半導体装置は、実施の形態１から５に係る半導体装置と比較すると、エミッタ電極１０３上を覆う金属膜１０８の開口部がプローブテスト時の各プローブ針に対応する各領域が連続した長方形状の開口部１５５であって、金属膜１０８を一直線状に分離している点で相違する。上記の金属膜１０８に設けられた開口部の形状は、例えば、○型形状、□型形状であったが、この半導体装置では、図２０に示すように起伏を設けず、一直線状に金属膜を分離している。この場合でも、実施の形態１と同様の効果を奏し、さらにメタルマスク１０７の加工が容易になるというメリットが得られる。
【００２７】
実施の形態７．
図２１は、本発明の実施の形態７に係るダイレクトリードボンディング方式対応の半導体装置２００の平面図である。図２２は、プロセス最終工程まで終了している半導体ウエハ２０１の金属膜蒸着前の状態を示す平面図であって、図２３は、その裏面を示す平面図である。図２４は、表面のエミッタ電極２０３に金属膜２０８を選択的に蒸着するためのメタルマスク２０７の平面図である。このメタルマスク２０７は、この半導体装置２００を得るためにマスクパターンを改良している。図２５は、図２４のメタルマスク２０７の改良部を示すｄ部の部分拡大図である。また、図２６は、蒸着時の構成を示す概略図であり、図２７は、表面のエミッタ電極２０３に金属膜２０８を蒸着した後の半導体ウエハ２０１の平面図である。図２８は、ウエハ状態でのプローブテスト時のプローブ針２０９の触針状態を示す概略図であり、図２９は、触針状態を示す断面図である。図３０は、この半導体装置のプローブテスト後の平面図で、プローブ痕２１１がエミッタ電極２０３上のコーナー部２５０に残った状態を示す。図３１は、コーナー部ｅ部の部分拡大図であり、エミッタ電極２０３の下のトランジスタセル配置領域２５２にはトランジスタセルが配置されているが、コーナー部２５０にはトランジスタセルが配置されない。また、エミッタ電極２０３の外側にはターミネーション領域２５３が設けられている。図３２は、図３１のブロープ痕２１１を拡大したＤ−Ｄ’線断面図である。
【００２８】
本実施例における半導体装置２００は、以下手順によって得られる。
（ａ）まず、半導体ウエハ２０１を準備する。ここでは便宜上ゲート駆動素子であるＩＧＢＴを用いている。半導体ウエハ２０１は、ウエハプロセス最終工程まで完了し、半導体ウエハ２０１上には、複数個の半導体チップ２０２が配列されている。各々のチップ２０２には、ともにアルミ合金で形成されたエミッタ電極２０３、ゲート電極２０４が形成され、エミッタ電極２０３を取り囲むようにゲート配線２０５が形成されている。また、半導体ウエハ２０１の裏面にはコレクタ電極２０６が蒸着法、もしくはスパッタ法により形成されている。さらに、エミッタ電極２０３上には、リード端子付けに必要なはんだ付け領域として金属膜２０８が選択的に形成されており、エミッタ電極２０３のコーナー部には部分的に金属膜が成膜されない領域２５０を配置している。この金属膜２０８は、蒸着法を用いて形成されている。また、領域２５０のエミッタ電極２０３下部にはトランジスタセルは配置されていない。
【００２９】
図２１に示すように、エミッタ電極２０３上にコーナー部２５０を除いて金属膜２０８を形成するためには、半導体ウエハ２０１にメタルマスク２０７を貼りあわせて蒸着する。この場合、エミッタ電極２０３のコーナー部の領域２５０は、プローブテスト時にプロープ針２０９を当てるための領域としてメタルマスク２０７でマスキングされている。図２５に示すメタルマスクの例では、エミッタ領域２０３を覆う最外部の平面的な輪郭が少なくとも一つの凹部を有する。なお、図２５の例では、金属膜２０８を蒸着しない領域２５０が金属膜２０８の最外部の輪郭の凹部として形成されているが、これに限られず、金属膜２０８は、エミッタ電極２０３の表面の隅部を空けて形成してもよい。この実施の形態の場合、金属膜２０８として、Ｔｉ／Ｎｉ／Ａｕの合金がエミッタ電極２０３上に蒸着されている。Ｔｉは、エミッタ電極２０３とのオーミック性向上に機能し、Ｎｉは、はんだとの接続剤として機能し、Ａｕは、Ｎｉの酸化防止剤である。
【００３０】
（ｂ）その後、半導体ウエハ２０１はプローブテストにて、チップ毎に良品、不良品の判定が行われ、不良チップにはチッブ表面にインクマーク付けが行われる。一般的なプローブテストでは、エミッタ電極２０３に複数本、ゲート電極２０４に１本のプローブ針２０９を検針させ、裏面のコレクタ電極２０６は、ウエハステージ２１０に真空吸着させて接触させている。本実施例においては、エミッタ電極２０３へのプローブ針２０９の触針は、エミッタ電極２０３の少なくとも一つのコーナー部２５０で実施される。
（ｃ）プロープテスト後、ダイシングが行われ、チップ２０２が切り出される。
以上によって、本実施の形態に係る半導体装置２００が得られる。
なお、その後は実施の形態１と同様の組立工程を経て、電力用半導体製品が完成する。
【００３１】
前記のように構成された半導体装置２００においては、プローブテスト実施時のプローブ針２０９は、エミッタ電極２０３の金属膜２０８が成膜されていないコーナー部２５０で触針され、金属膜２０８には直接当たらない。そのため、コーナー部２５０にのみプローブ痕２１１が残り、金属膜２０８上にはプローブ痕が付かないので、製品組立時にリード端子をはんだにて装着する際、ブローブ痕へのはんだの流入が防止される。よって、リード端子からの熱応力がかかることがない。さらにコーナー部２５０の下にはトランジスタセルを配置していないため、もしダメージが入っても不良に至る事は無い。さらに、コーナー部２５０にトランジスタを形成しないことによって、コーナー部２５０でのトランジスタ不均一動作による破壊耐量向上というメリットが得られる。
【００３２】
実施の形態８．
図３３は、本発明の実施の形態８に係る半導体装置の構成を示す平面図であり、図３４は、図３３の裏面を示す平面図である。この半導体装置は、実施の形態７に係る半導体装置と比較すると、制御用の電極（ゲート電極２０４）を持たず、アノード電極２１８のみを有する点で相違する。この半導体装置では、図３３、図３４に示すように、主電極としては、表面にアノード電極２１８、裏面にカソード電極２１９をもつ。このように、ダイオード素子のように制御電極を持たず、主電極だけであるような半導体デバイスにおいてもコーナー部２５０に金属膜２０８を成膜せず、プローブテストでプローブ針２０９をコーナー部２５０に触針させることによって実施の形態７と同様の効果を奏することができる。
【００３３】
実施の形態９．
図３５は、本発明の実施の形態９に係る半導体装置の構成を示す平面図である。この半導体装置は、実施の形態７に係る半導体装置と比較すると、図３５に示すように、電力用半導体素子以外のオプション素子等を配置することによって、表面に複数の制御電極を有する点で相違する。このように表面の電極として複数の制御電極を有する場合にも実施の形態７と同様の効果を奏することができる。この半導体装置では、図３５に示すように、オプション素子として温度センス素子１２０を備える。
【００３４】
実施の形態１０．
図３６は、本発明の実施の形態１０に係る半導体装置の構成を示す平面図である。この半導体装置は実施の形態７から９に係る半導体装置と比較すると、エミッタ電極２０３上の金属膜２０８にはんだ付けするリード端子２５１として、金属膜を成膜していないコーナー部２５０を覆わないように配線していることを特徴とする。なお、このリード端子２５１は、コーナー部２５０を覆わないようにするため、図３６に示すように、金属膜２０８の輪郭と同様の形状を有する形状としてもよい。このようにリード端子２５１をコーナー部２５０の上部を覆わないように配線することによって、たとえ、はんだ供給過剰によってコーナー部２５０上にはんだが流入しても上部にリードフレームが存在しないため、リード端子２５１とシリコン間の熱収縮応力が発生することは無い。
【００３５】
変形例
（１）以上の実施例では、金属膜１０８、２０８としての蒸着膜は、Ｔｉ／Ｎｉ／Ａｕのみであったが、エミッタ電極とのオーミック向上のため、Ａｌ／Ｍｏ／Ｎｉ／ＡｕやＡｌ／Ｔｉ／Ｎｉ／Ａｕなどの材料を用いる場合もある
（２）また、以上の実施例では、電力用半導体素子としてＩＧＢＴやダイオード等のみを示していたが、その他のパワー半導体素子であるＭＯＳＦＥＴ、ＣＳＴＢＴ等のチップ表面に電極を持つ構造を有する電力用半導体素子であれば、用いることができる。
（３）さらに、以上の実施例では、プローブテストにはプローブ針を使用していたが、図３７に示すようなピンタイプのプローブを用いてもよい。このようなピンタイプのプローブを用いることでエミッタ電極上へ形成されるプローブ痕が改善され、さらにプローブ一本当たりの電流量が増加し、プローブ本数も減らす効果が得られる。
【産業上の利用可能性】
【００３６】
本発明に係る半導体装置は、ダイレクトリードボンディング方式の半導体装置に採用することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造過程における半導体ウエハの金属膜蒸着前の状態を示す平面図である。
【図３】図２の半導体ウエハを裏面からみた図である。
【図４】本発明の実施の形態１に係る半導体装置を得るために使用するメタルマスクの平面図である。
【図５】図４のメタルマスクのｂ部の部分拡大図である。
【図６】メタルマスクと半導体ウエハを重ね合せて金属膜を蒸着する構成を示す概略図である。
【図７】本発明の実施の形態１に係る半導体装置の製造過程における金属膜蒸着後の半導体ウエハの平面図である。
【図８】プローブテスト時の半導体ウエハヘのプローブ針の触針状態を示す概略図である。
【図９】図８の触針状態を示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置のプローブテスト後の平面図である。
【図１１】本発明の実施の形態１に係る半導体装置を用いて製作された電力用半導体製品の部分断面図である。
【図１２】図１１のプローブ痕ｃ部の部分断面拡大図である
【図１３】本発明の実施の形態２に係る半導体装置の構成を示す平面図である。
【図１４】図１３の半導体装置の裏面を示す平面図である。
【図１５】本発明の実施の形態３に係る半導体装置の構成を示す平面図である。
【図１６】本発明の実施の形態４に係る半導体装置の構成を示す平面図である。
【図１７】図１６のＡ−Ａ’線断面図である。
【図１８】（ａ）は、本発明の実施の形態５に係る半導体装置の構成を示す平面図であり、（ｂ）は、（ａ）のＢ部の拡大図である。
【図１９】（ａ）は、実施の形態５の別例の半導体装置の構成を示す平面図であり、（ｂ）は、（ａ）のＣ部の拡大図である。
【図２０】本発明の実施の形態６に係る半導体装置の構成を示す平面図である。
【図２１】本発明の実施の形態７に係る半導体装置の構成を示す平面図である。
【図２２】本発明の実施の形態７に係る半導体装置の製造過程における金属膜蒸着前の半導体ウエハの平面図である。
【図２３】図２２の半導体ウエハの裏面を示す平面図である。
【図２４】本発明の実施の形態７に係る半導体装置を得るために使用するメタルマスクの平面図である。
【図２５】図２４のメタルマスクのｄ部の部分拡大図である。
【図２６】メタルマスクと半導体ウエハを重ね合せて金属膜を蒸着する構成を示す概略図である。
【図２７】本発明の実施の形態７に係る半導体装置の製造過程における金属膜蒸着後の半導体ウエハの平面図である。
【図２８】プローブテスト時の半導体ウエハヘのプローブ針の触針状態を示す概略図である。
【図２９】図２８の触針状態を示す断面図である。
【図３０】本発明の実施の形態７に係る半導体装置のプローブテスト後の平面図である。
【図３１】図３０のコーナー部ｅ部の拡大図である。
【図３２】図３１のＤ−Ｄ’線断面図である。
【図３３】本発明の実施の形態８に係る半導体装置の平面図である。
【図３４】図３３の半導体装置の裏面を示す平面図である。
【図３５】本発明の実施の形態９に係る半導体装置の構成を示す平面図である。
【図３６】本発明の実施の形態１０に係る半導体装置の構成を示す平面図である。
【図３７】変形例として示したピンタイプのブローブの概略図である。
【図３８】従来の半導体装置の構成を示す平面図である。
【図３９】従来の半導体装置の製造過程における金属膜蒸着前の半導体ウエハの平面図である。
【図４０】図３９の半導体ウエハの裏面を示す平面図である。
【図４１】従来の半導体装置を得るために使用するメタルマスクの平面図である。
【図４２】メタルマスクと半導体ウエハを重ね合せて金属膜を蒸着する構成を示す概略図である。
【図４３】従来の半導体装置の製造過程における金属膜蒸着後の半導体ウエハの平面図である。
【図４４】プローブテスト時の半導体ウエハヘのプローブ針の触針状態を示す概略図である。
【図４５】図４４の触針状態を示す断面図である。
【図４６】従来の半導体装置のプローブテスト後の平面図である。
【図４７】従来の半導体装置を用いて製作された電力用半導体製品の部分断面図である。
【図４８】図４７のプローブ痕ａ部の部分拡大断面図である。
【符号の説明】
【００３８】
１、１０１、２０１  半導体ウエハ、
２、１０２、２０２  半導体チップ、
３、１０３、２０３  エミッタ電極、
４、１０４、２０４  ゲート電極、
５、１０５、２０５  ゲート配線、
６、１０６、２０６  コレクタ電極、
７、１０７、２０７  メタルマスク、
８、１０８、２０８  金属膜、
９、１０９、２０９  プローブ針、
１０、１１０、２１０  ウエハステージ、
１１、１１１、２１１  プローブ痕、
１２、１１２  裏面はんだ層、
１３、１１３  基板、
１４、１１４、２５１  リード端子、
１５、１１５  表面はんだ層、
１６、１１６  ゲートアルミワイヤ、
１７、１１７  モールド樹脂、
５０、１００、２００  半導体装置
１１８、２１８  アノード電極、
１１９、２１９  カソード電極、
１２０、２２０  温度センスダイオード素子、
１２１  ポリイミド樹脂、
１２２、２２２  温度センス素子用電極、
１５０、１５１  メタルマスクのマスキング領域、
１５２、１５３、１５４、１５５、２５０  金属未蒸着領域、
２５２  トランジスタセル配置領域
２５４  ターミネーション領域
【図１】
0004659534.tif 000002
【図２】
0004659534.tif 000003
【図３】
0004659534.tif 000004
【図４】
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【図５】
0004659534.tif 000006
【図６】
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【図７】
0004659534.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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