(57)【特許請求の範囲】
【請求項１】
複数のメモリセルの各ドレインに並行して書込み電圧を書込み電流とともに供給する書込電圧供給回路を備え、前記書込電圧供給回路は、前記書込み電圧が第１の基準電圧以上となると前記書込み電圧のレベル調整を指示する第１の論理レベルとなる第１の電源制御信号を発生する回路と、前記第１の電源制御信号に従って選択的に前記書込み電圧を前記書込み電流とともに生成して供給する回路とを含み、
前記第１の電源制御信号に従って第１の周波数制御信号を発生して保持する第１の電圧検出回路を備え、前記第１の周波数制御信号は、前記第１の電源制御信号がレベルの調整を指示することに応答して第１の論理レベルに保持され、
前記第１の電圧検出回路に保持される第１の周波数制御信号の第１の論理レベルに応答して活性化され、活性化時、前記書込み電圧が前記第１の基準電圧よりも低い第２の基準電圧となると前記第１の論理レベルとなる第２の周波数制御信号を発生して保持するとともに非活性化時および前記第２の基準電圧レベルへの到達非検出時には前記第２の周波数制御信号を第２の論理レベルに保持する第２の電圧検出回路と、
前記第２の周波数制御信号に従って第１の周波数および前記第１の周波数よりも低速の第２の周波数のクロック信号を選択的に発生可能であり、前記第２の周波数制御信号が前記第１の論理レベルのときに前記第２の周波数のクロック信号を発生しかつ前記第２の周波数制御信号が第２の論理レベルの時には前記第１の周波数のクロック信号を発生し、これにより前記書込み電圧が前記第１の基準電圧レベルから前記第２の基準電圧レベルに低下したときに以後前記第２の周波数のクロック信号を発生し前記書込み電圧が前記第１の基準電圧レベルに変化するときおよび前記第１の基準電圧レベル到達後前記第２の基準電圧レベルへの低下非検出時には前記第１の周波数のクロック信号を発生する周波数変換回路と、
前記周波数変換回路から与えられたクロック信号に従ってチャージポンプ動作を行って前記複数のメモリセルのゲートに供給する電圧を発生する電圧発生回路とを含む半導体装置。
【請求項２】
前記第１の電源制御信号を発生する回路は、第１の参照電圧と前記書込み電圧の容量分割した電圧とを比較して前記第１の電源制御信号を発生し、前記第１の参照電圧は、前記第１の基準電圧レベルの書込み電圧を容量分割した電圧レベルに対応する、請求項１記載の半導体装置。
【請求項３】
複数のメモリセルの各ドレインに第１の基準電圧レベルに設定される書込み電圧を書込み電流とともに並行して供給する書込電圧供給回路と、
前記書込電圧供給回路の出力電流と基準電流とを比較して前記複数のメモリセルに対する書込み電流の合計電流である前記出力電流が前記複数のメモリセルへの前記書込み電流の供給に伴って前記基準電流よりも大きくなることを検出することにより前記書込み電圧の前記第１の基準電圧からの低下を検出して該検出結果を示す検出信号を生成する電流検出回路と、
前記検出信号に従って周波数制御信号を発生して保持する制御信号発生回路とを備え、前記周波数制御信号は、前記検出信号が前記書込み電圧の前記第１の基準電圧レベルからの低下を示すことに応答して第１の論理レベルに保持されるとともに前記検出信号の前記第１の基準電圧からの低下非指示時には第２の論理レベルに保持され、
第１の周波数のクロック信号と前記第１の周波数よりも低速の第２の周波数のクロック信号を発生可能であり、前記周波数制御信号が前記第２の論理レベルのときに前記第１の周波数のクロック信号を発生するとともに前記周波数制御信号が前記第１の論理レベルのときに前記第２の周波数のクロック信号を発生し、これにより前記書込み電圧が前記第１の基準電圧レベルに到達するまでおよび前記書込み電圧の前記第１の基準電圧レベルへの到達後の前記第１の基準電圧レベルからの低下非発生時には前記第１の周波数のクロック信号を発生しかつ前記書込み電圧の前記第１の基準電圧レベルからの低下発生時に前記第２の周波数のクロック信号を発生する周波数変換回路と、
前記周波数変換回路からのクロック信号に従ってチャージポンプ動作を行って前記複数のメモリセルのゲートに与えられる電圧を発生する電圧発生回路とを備える、半導体装置。
【請求項４】
前記電圧発生回路は、ランピングゲート方式によって前記メモリセルのゲートに供給する電圧を発生する請求項１または３記載の半導体装置。
【請求項５】
前記電圧発生回路は、ダイオード型チャージポンプである請求項１または３記載の半導体装置。
【請求項６】
前記半導体装置は、半導体記憶装置である請求項１から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
複数のメモリセルの各ドレインに並行して書込み電圧を書込み電流とともに供給する供給ステップと、
前記書込み電圧が第１の基準電圧レベルに到達すると第１の論理レベルとなって前記書込み電圧のレベルの調整を指示する第１の電源制御信号を発生するステップと、
前記第１の電源制御信号に従って前記書込み電圧を前記書込み電流とともに選択的に供給するステップと、
前記第１の電源制御信号に従って第１の周波数制御信号を発生して保持するステップとを備え、前記第１の周波数制御信号は前記第１の電源制御信号が電圧レベルの調整を指示することに応答して前記第１の論理レベルに保持されるとともに前記第１の電源制御信号が前記電圧レベルの調整指示前は第２の論理レベルに保持され、
前記保持された第１の周波数制御信号の前記第１の論理レベルに応答して、前記書込み電圧が前記第１の基準電圧よりも低い第２の基準電圧となると前記第１の論理レベルに保持されるとともに前記第１の周波数制御信号が第２の論理レベルのときおよび前記第１の周波数制御信号が前記第１の論理レベルありかつ前記書込み電圧の前記第２の基準電圧レベルへの低下非発生時には第２の論理レベルに保持される第２の周波数制御信号を発生するステップと、
前記第２の周波数制御信号に従って選択的に第１の周波数のクロック信号および前記第１の周波数のクロック信号よりも低速のクロック信号を選択的に発生し、前記第２の周波数制御信号が前記第１の論理レベルの時には前記第２の周波数のクロック信号を発生し前記第２の周波数制御信号が前記第２の論理レベルの時には前記第１の周波数のクロック信号を発生し、これにより前記書込み電圧の前記第１の基準電圧レベルへの到達前および前記書込み電圧の前記第１の基準電圧レベル到達後前記第２の基準電圧レベルへの低下非発生時には前記第１の周波数のクロック信号を発生し、前記書込み電圧が前記第１の基準電圧レベル到達後の前記書込み電圧の前記第２の基準電圧レベルへの低下に応答して前記第２の周波数のクロック信号を発生するステップと、
前記発生されたクロック信号に従ってチャージポンプ動作を行って前記メモリセルのゲートに供給する電圧を発生する発生ステップとを含む、半導体装置の制御方法。
【請求項８】
前記第１の電源制御信号を発生するステップは、前記書込み電圧を容量分割した電圧と第１の参照電圧と比較し、該比較結果に従って前記第１の電源制御信号を発生するステップを備え、前記第１の参照電圧は、前記書込み電圧が前記第１の基準電圧レベルの時の電圧を容量分割した電圧レベルに対応する電圧レベルである、請求項７記載の半導体装置の制御方法。
【請求項９】
複数のメモリセルの各ドレインに並行して第１の基準電圧レベルに設定される書込み電圧を書込み電流とともに供給するステップと、
前記書込み電圧および書込み電流を前記複数のメモリセルの各前記ドレインに共通に伝達する配線を流れる電流と基準電流とを比較して、前記複数のメモリセルへの書込み電流の供給に伴って前記配線の電流が前記基準電流よりも大きくなることを検出することにより前記書込み電圧の低下を検出して該検出結果を示す検出信号を生成するステップと、
前記検出信号に従って周波数制御信号を発生して保持するステップとを備え、前記周波数制御信号は、前記検出信号が前記書込み電圧の前記第１の基準電圧レベルからの低下を示すことに応答して第１の論理レベルに保持されるとともに前記検出信号の前記第１の基準電圧レベルからの低下の非検出指示時には第２の論理レベルに保持され、
第１の周波数のクロック信号と前記第１の周波数よりも低速の第２の周波数のクロック信号を前記周波数制御信号に従って選択的に発生し、前記周波数制御信号が前記第２の論理レベルの時には前記第１の周波数のクロック信号を発生するとともに前記周波数制御信号の前記第１の論理レベルに応答して前記第２の周波数のクロック信号を発生し、これにより前記書込み電圧の前記第１の基準電圧レベルへの変化時および前記書込み電圧が前記第１の基準電圧レベルにある間前記第１の周波数のクロック信号を発生するステップと、
該発生されたクロック信号に従ってチャージポンプ動作を行って前記メモリセルのゲートに与えられる電圧を発生するステップとを備える、半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の制御方法に関する。
【背景技術】
【０００２】
図１は、従来の不揮発性半導体記憶装置の書込み時の回路構成を示す図である。図１に示すように、不揮発性半導体記憶装置２０は、プログラム電圧発生回路１、プログラム電圧供給回路２、データインバッファ回路（ｄｉｎｂｕｆ＿ｂｅ）３、Ｙデコーダ（ｙｓｅｌ）４、メモリセル５を含む。メモリセル５は、電荷蓄積層としてフローティングゲートまたは窒化膜を備えたフラッシュメモリであり、書込みは、メモリセル５のドレイン端子に高電圧を印加し、電荷蓄積層にホットキャリアが注入されて行われる。不揮発性半導体記憶装置２０における書込み高電圧ＶＰＲＯＧは、プログラム電圧発生回路１が生成する高電圧が一定の電圧にレギュレーションされた電圧であり、プログラム電圧供給回路３を介して、ビット線ＢＬに接続されている共通データバス線に供給される。【０００３】
特許文献１記載の半導体記憶装置は、ホットエレクトロンによってフローティングゲートへ電子を注入する時、メモリセルのドレインに供給する電流を所定の値以上の電流を制限する定電流素子によって制御し、また、所定の比較器の出力によりコントロールゲートに供給されるゲートを制御することによって、書込み時間を最小限に抑えることができるというものである。【０００４】
【特許文献１】日本国公開特許公報  特開２００１−１５７１６号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、メモリセル５のドレインに電流を供給するプログラム電圧発生回路（ドレインポンプ）１には、（書込むビット数）×（１ビット当たりのプログラム電流）以上の電流供給能力が必要であり、多ビットを同時にプログラムする場合、プログラム時にメモリセル５に流れる電流は大きいため、ドレインポンプの出力電圧が低下し、多ビットを同時に書込むことができないという問題がある。また、プログラム電圧発生回路１の数を多くすることで、電流供給能力を増すことも可能であるが、回路規模が大きくなってしまうという問題がある。また、上述した特許文献１記載の技術によっては、正確にゲート電圧を制御することができないという問題がある。【０００６】
そこで、本発明は上記問題点に鑑みてなされたもので、回路規模を大きくすることなく、多ビットを同時に書込むことができる半導体装置及び半導体装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に従う半導体装置は、複数のメモリセルの各ドレインに並行して書込み電圧とともに書込み電流を供給する書込電圧供給回路を含む。前記書込電圧供給回路は、前記書込み電圧が第１の基準電圧以上となると第１の論理レベルとなって前記書込み電圧のレベルの調整を示す第１の電源制御信号を発生する回路と、前記第１の電源制御信号に従って選択的に前記書込み電圧を前記書込み電流とともに生成して供給する回路とを含む。この半導体装置は、さらに、前記第１の電源制御信号に従って第１の周波数制御信号を発生して保持する第１の電圧検出回路を備える。前記第１の周波数制御信号は、前記第１の電源制御信号が電圧レベルの調整を指示することに応答して第１の論理レベルに保持される。半導体装置は、さらに、前記第１の電圧検出回路に保持される第１の周波数制御信号の前記第１の論理レベルに応答して活性化され、活性化時、前記書込み電圧が前記第１の基準電圧よりも低い第２の基準電圧となると前記第１の論理レベルとなる第２の周波数制御信号を発生して保持するとともに非活性化時および前記第２の基準電圧レベルへの到達非検出時には前記第２の周波数制御信号を第２の論理レベルに保持する第２の電圧検出回路と、前記第２の周波数制御信号に従って第１の周波数および前記第１の周波数よりも低速の第２の周波数のクロック信号を選択的に発生可能であり、前記第２の周波数制御信号が前記第１の論理レベルのときに前記第２の周波数のクロック信号を発生しかつ前記第２の周波数制御信号が前記第２の論理レベルの時には前記第１の周波数のクロック信号を発生し、これにより前記書込み電圧が前記第１の基準電圧レベルから前記第２の基準電圧レベルに低下したときに以後前記第２の周波数のクロック信号を発生し前記書込み電圧が前記第１の基準電圧レベルに変化するときおよび前記第１の基準電圧レベル到達後前記第２の基準電圧レベルへの低下非検出時には前記第１の周波数のクロック信号を発生する周波数変換回路と、前記周波数変換回路から与えられたクロック信号に従ってチャージポンプ動作を行って前記メモリセルのゲートに供給する電圧を発生する電圧発生回路とを含む。本発明によれば、書込電圧供給回路が供給する書込み電圧に基づいて決定されるクロック信号を用いて、メモリセルのゲートに供給する電圧を発生することで、プログラム電圧発生回路の電流供給能力を超えないように正確にゲート電圧を制御して多ビットを同時に書込むことができる。よって、プログラム電圧発生回路の能力を最大限に利用した書込みを行うことができる。また、プログラム電圧発生回路の数を増やす必要がないため回路規模は大きくならない。また、書込み電圧が所定の電圧以下に低下した場合ゲート電圧の昇圧を遅くすることができ、書込電圧供給回路の電流供給能力を超えないように多ビットを同時に書込むことができる。
【００１１】
前記第１の電源制御信号を発生する回路は、第１の参照電圧と前記書込み電圧の容量分割した電圧とを比較して前記第１の電源制御信号を発生する。前記第１の参照電圧は、前記第１の基準電圧レベルの書込み電圧を容量分割した電圧レベルに対応する。書込電圧供給回路の出力電圧をモニターすることで書込電圧供給回路の電流供給能力を超えるかどうかを検出できる。
【００１２】
本発明の別の観点に係る半導体装置は、複数のメモリセルの各ドレインに第１の基準電圧レベルに設定される書込み電圧を書込み電流とともに並行して供給する書込電圧供給回路と、前記書込電圧供給回路の出力電流と基準電流とを比較して前記複数のメモリセルに対する書込み電流の合計である前記出力電流が前記複数のメモリセルへの前記書込み電流の供給に伴って前記基準電流よりも大きくなることを検出することにより前記書込み電圧の前記第１の基準電圧からの低下を検出して該検出結果を示す検出信号を生成する電流検出回路と、前記検出信号に従って周波数制御信号を発生して保持する制御信号発生回路とを備える。前記周波数制御信号は、前記検出信号が前記書込み電圧の前記第１の基準電圧からの低下を示すことに応答して第１の論理レベルに保持されるとともに前記検出信号の前記第１の基準電圧からの低下非指示時には第２の論理レベルに保持される。
本発明の別の観点に係る半導体装置は、さらに、第１の周波数のクロック信号と前記第１の周波数よりも低速の第２の周波数のクロック信号を発生可能であり、前記周波数制御信号が前記第２の論理レベルの時に前記第１の周波数のクロック信号を発生するとともに前記周波数制御信号が前記第１の論理レベルのときに前記第２の周波数のクロック信号を発生し、これにより前記書込み電圧瓦前記第１の基準電圧レベルに到達するまでおよび前記第１の基準電圧レベルにある間前記第１の周波数のクロック信号を発生する周波数変換回路と、前記周波数変換回路からのクロック信号に従ってチャージポンプ動作を行って前記複数のメモリセルのゲートに与えられる電圧を発生する電圧発生回路とを備える。電圧供給回路の出力電流をモニターすることで、書込電圧供給回路の電流供給能力を超えるかどうかを検出できる。
【００１３】
本発明の半導体装置は更に、前記書込電圧供給回路が供給する書込み電圧に応じて、前記周波数変換回路が変換するクロック信号の周波数を制御するための制御信号を発生する発生回路を含む。【００１４】
前記電圧発生回路は、ランピングゲート方式によって前記メモリセルのゲートに供給する電圧を発生するのが好ましい。前記電圧発生回路は、例えばダイオード型チャージポンプで構成される。前記半導体装置は、半導体記憶装置である。【００１５】
本発明の半導体装置の制御方法は、複数のメモリセルの各ドレインに並行して書込み電圧を書込み電流とともに供給する供給ステップと、前記書込み電圧が第１の基準電圧レベルに到達すると第１の論理レベルとなって前記書込み電圧のレベルの調整を指示する第１の電源制御信号を発生するステップと、前記第１の電源制御信号に従って前記書込み電圧を前記書込み電流とともに選択的に生成して供給するステップと、前記第１の電源制御信号に従って第１の周波数制御信号を発生して保持するステップとを備える。前記第１の周波数制御信号は前記第１の電源制御信号が電圧レベルの調整を指示することに応答して前記第１の論理レベルに保持されるとともに前記第１の電源制御信号が前記電圧レベルの調整指示前は第２の論理レベルに保持される。
本発明の半導体装置の制御方法は、さらに、前記保持された第１の周波数制御信号に応答して、前記書込み電圧が前記第１の基準電圧よりも低い第２の基準電圧となると前記第１の論理レベルに保持されるとともに前記第１の周波数制御信号が第２の論理レベルのときおよび前記第１の周波数制御信号が第１の論理レベルにありかつ前記書込み電圧の前記第２の基準電圧レベルへの低下非発生時には第２の論理レベルに保持される第２の周波数制御信号を発生するステップと、前記第２の周波数制御信号に従って選択的に第１の周波数のクロック信号および前記第１の周波数のクロック信号よりも低速のクロック信号を選択的に発生し、前記第２の周波数制御信号が前記第１の論理レベルの時には前記第２の周波数のクロック信号を発生し前記第２の周波数制御信号が前記第２の論理レベルの時には前記第１の周波数のクロック信号を発生し、これにより前記書込み電圧の前記第１の基準電圧レベルへの到達前および前記書込み電圧の前記第１の基準電圧レベルへの到達後の前記第２の基準電圧レベルへの低下非発生時には前記第１の周波数のクロック信号を発生し、前記書込み電圧の前記第１の基準電圧レベル到達後の前記書込み電圧の前記第２の基準電圧レベルへの低下に応答して前記第２の周波数のクロック信号を発生するステップと、前記発生されたクロック信号に従ってチャージポンプ動作を行って前記メモリセルのゲートに供給する電圧を発生する発生ステップとを含む。本発明によれば、書込電圧供給回路が供給する書込み電圧に基づいて決定されるクロック信号を用いて、メモリセルのゲートに供給する電圧を発生することで、プログラム電圧発生回路の電流供給能力を超えないように正確にゲート電圧を制御して多ビットを同時に書込むことができる。よって、プログラム電圧発生回路の能力を最大限に利用した書込みを行うことができる。また、プログラム電圧発生回路の数を増やす必要がないため回路規模は大きくならない。
【００１８】
本発明の別の観点に係る半導体装置の制御方法は、複数のメモリセルの各ドレインに並行して第１の基準電圧レベルに設定される書込み電圧を書込み電流とともに供給するステップと、前記書込み電圧および前記書込み電流を各前記ドレインに共通に伝達する配線を流れる電流と基準電流とを比較して前記複数のメモリセルへの書込み電流の供給に伴って前記配線の電流が前記基準電流よりも大きくなることを検出することにより前記書込み電圧の低下を検出して該検出結果を示す検出信号を生成するステップと、前記検出信号に従って周波数制御信号を発生して保持するステップとを備える。前記周波数制御信号は、前記検出信号が前記書込み電圧の低下を示すことに応答して第１の論理レベルに保持されるとともに前記検出信号の前記第１の基準電圧レベルからの低下非検出指示時には第２の論理レベルに保持される。
本発明の別の観点に係る半導体装置の制御方法は、さらに、第１の周波数のクロック信号と前記第１の周波数よりも低速の第２の周波数のクロック信号を前記周波数制御信号に従って選択的に発生し、前記周波数制御信号が前記第２の論理レベルの時には前記第１の周波数のクロック信号を発生するとともに前記周波数制御信号の前記第１の論理レベルに応答して前記第２の周波数のクロック信号を発生し、これにより前記書込み電圧の前記第１の基準電圧レベルへの変化時および前記書込み電圧の前記第１の基準電圧レベルへの到達後の前記基準電圧レベルからの低下非発生時に前記第１の周波数のクロック信号を発生し前記書込み電圧の前記第１の基準電圧レベルからの低下発生時には前記第２の州発すのクロック信号を発生するステップと、該発生されたクロック信号に従ってチャージポンプ動作を行って前記メモリセルのゲートに与えられる電圧を発生するステップとを備える。本発明によれば、電圧供給回路の出力電流をモニターすることで、書込電圧供給回路の電流供給能力を超えるかどうかを検出することができる。
【発明の効果】
【００１９】
本発明によれば、回路規模を大きくすることなく、多ビットを同時に書込むことができる半導体装置及び半導体装置の制御方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】従来の不揮発性半導体記憶装置の書込み時の回路構成を示す図である。
【図２】第１実施形態による不揮発性半導体記憶装置の一部の回路構成を示す図である。
【図３】第１実施形態による不揮発性半導体記憶装置の一部の回路構成を示す図である。
【図４】第１実施形態によるＷＬ電圧発生回路を示す図である。
【図５】第１実施形態によるプログラム電圧供給回路を示す図である。
【図６】第１実施形態によるプログラム電圧検出回路を示す図である。
【図７】第１実施形態によるＷＬ電圧制御信号発生回路を示す図である。
【図８】第１実施形態による周波数変換回路を示す図である。
【図９】第１実施形態によるシフタを示す図である。
【図１０】第１実施形態による不揮発性半導体記憶装置のタイミング図である。
【図１１】第２実施形態による不揮発性半導体記憶装置の一部の回路構成を示す図である。
【図１２】第２実施形態による不揮発性半導体記憶装置の一部の回路構成を示す図である。
【図１３】第２実施形態によるＷＬ電圧制御信号発生回路を示す図である。
【発明を実施するための最良の形態】
【００２１】
以下、添付の図面を参照して本発明の最良の実施形態について説明する。【００２２】
［第１実施形態］図２は第１実施形態による不揮発性半導体記憶装置の一部の回路構成を示す図である。図３は第１実施形態による不揮発性半導体記憶装置の一部の回路構成を示す図である。図２及び図３に示すように、不揮発性半導体記憶装置１００は、プログラム電圧発生回路１、プログラム電圧供給回路２、データインバッファ回路３、Ｙデコーダ（ｙｓｅｌ）４、メモリセル５、プログラム電圧検出回路６、ＷＬ電圧制御信号発生回路７、発振回路８、周波数変換回路９、ＷＬ電圧発生回路１０、ＷＬ電圧供給回路１１及びＸデコーダ１２を含む。【００２３】
メモリセル５は、例えばｐ型基板表面にＮ型のソース領域、ドレイン領域が形成され、それら領域の間のチャネル領域上に、絶縁膜を介してフローティングゲート、コントロールゲートが形成される。コントロールゲートはワード線ＷＬに接続され、ドレイン領域はビット線に接続され、ソース領域はソース線に接続される。【００２４】
プログラム動作では、フローティングゲートにチャージが注入されていないデータ「１」（消去状態）のメモリセルに対して、ビット線とワード線を高い電位にし、ソース線をグランドなどの低い電位にする。これにより、ソース・ドレイン間に高い電圧を印加してホットエレクトロンを生成し、そのホットエレクトロンをフローティングゲートに注入する。【００２５】
プログラム電圧発生回路１は、例えばダイオード型チャージポンプで構成され、ビット線ＢＬに書込み電圧ＶＰＲＯＧを供給するために、昇圧電圧ＤＰＵＭＰを発生させる。プログラム電圧供給回路２は、メモリセル５のドレインに書込み電圧ＶＰＲＯＧを供給する。このプログラム電圧供給回路２は、プログラム電圧発生回路１により発生された昇圧電圧ＤＰＵＭＰを調整し、書込み電圧ＶＰＲＯＧをビット線ＢＬに接続されているデータバスに供給する。また、プログラム電圧供給回路２は、内部基準電圧ＣＤＶ及び信号ＶＰＲＯＧＣＯＭＰ１を生成する。【００２６】
プログラム電圧検出回路６は、プログラム電圧供給回路２が供給する書込み電圧ＶＰＲＯＧの低下をプログラム電圧供給回路２の出力電圧によって検出する。具体的には、プログラム電圧検出回路６は、プログラム電圧供給回路２の内部基準電圧ＣＤＶ及び第２の基準電圧ＶＲＥＦ２に基づいて、書込み電圧ＶＰＲＯＧのレベルを検出する。ここで、プログラム時にメモリセル５に流れる電流は、メモリセル５への電荷注入のレベルと、メモリセル５のドレイン電圧・ゲート電圧によって決定される。多ビットを同時にプログラムする場合、メモリセル５に流れる電流が大きくなりすぎて、プログラム電圧発生回路１の電流供給能力を超えてしまった場合、書込み電圧ＶＰＲＯＧが下がってしまうためメモリセル５に対してプログラムできないことがある。このため、本実施形態では、書込み電圧ＶＰＲＯＧに応じて、プログラム電圧発生回路１の電流供給能力を超えることがないようにゲート電圧を制御することで、プログラム電圧発生回路１の電流供給能力を最大限に利用して、多ビットを同時に書込むことができるようにする。【００２７】
ＷＬ電圧制御信号発生回路７は、プログラム電圧検出回路６が検出したプログラム電圧供給回路２の出力電圧に応じて、周波数変換回路９が変換するクロック信号ＶＰＰ＿ＯＳＣの周波数を制御するための制御信号ＥＮＶＰＰＳＬ２を生成する。【００２８】
発振回路８は、発振動作によってクロック信号ＯＳＣを生成するものである。周波数変換回路９は、制御信号ＥＮＶＰＰＳＬ２及びプログラム時にＨｉｇｈとなる信号ＰＧＭを受け、クロック信号ＯＳＣをクロック信号ＶＰＰ＿ＯＳＣに変換する。例えば、周波数変換回路９は、ドレイン電圧を供給するプログラム電圧供給回路２の出力が一定の値により電圧降下が起きた場合、発振回路８からのクロック信号ＯＳＣの周波数を遅くし、クロック信号ＯＳＣより周波数の低いクロック信号ＶＰＰ＿ＯＳＣに変換することによって書込み電圧に基づいて決定されるクロック信号を生成する。一方、周波数変換回路９は、ドレイン電圧を供給するプログラム電圧供給回路２の出力が一定の値により電圧降下が起きない場合、発振回路８からのクロック信号ＯＳＣの周波数と同じ周波数のクロック信号ＶＰＰ＿ＯＳＣを出力する。このように、周波数変換回路９は、プログラム電圧供給回路２が供給する書込み電圧ＶＰＲＯＧに応じて、発振回路８が出力するクロック信号ＯＳＣの周波数を変換することで、書込み電圧の低下に応じて、ゲート電圧の昇圧を遅くできる。【００２９】
ＷＬ電圧発生回路１０は、ランピングゲート方式によって、プログラム電圧供給回路２が供給する書込み電圧ＶＰＲＯＧに基づいて決定されるクロック信号ＶＰＰ＿ＯＳＣを用いて、メモリセル５のゲートに供給する電圧を発生する回路である。ここで、ランピングゲート方式とは、セルのゲートに電圧を上昇させながら印加して、正確にプログラムするものである。このＷＬ電圧発生回路１０は、例えばダイオード型チャージポンプで構成され、周波数変換回路９からのクロック信号ＶＰＰ＿ＯＳＣ及び信号ＰＧＭを受けて、ワード線ＷＬの高電圧である昇圧電圧ＶＰＰＩを生成する。【００３０】
図４は、第１実施形態によるＷＬ電圧発生回路を示す図である。図４に示すように、ＷＬ電圧発生回路１０は、トランジスタ１０１、ダイオード１０２乃至１０９、キャパシタ１１０乃至１１３を含む。このＷＬ電圧発生回路１０は、ダイオード１０２乃至１０９によって複数のキャパシタ１１０乃至１１３が並列に接続されたチャージポンプ回路である。信号ＰＧＭがＨｉｇｈになると、クロック信号ＶＰＰ＿ＯＳＣ及びその相補信号ＶＰＰ＿ＯＳＣＢによってキャパシタ１１０乃至１１３が駆動され、出力電圧ＶＰＰＩは昇圧される。【００３１】
このＷＬ電圧発生回路１０は、周波数変換回路９からのクロック信号ＶＰＰ＿ＯＳＣに応じて、ワード線ＷＬが昇圧する際の昇圧レートを決定する。例えば、ＷＬ電圧発生回路１０は、プログラム電圧供給回路２が供給する書込み電圧ＶＰＲＯＧが所定の電圧以下に低下した場合、第１のクロック信号ＯＳＣよりも周波数の低い第２のクロック信号ＶＰＰ＿ＯＳＣを書込み電圧に基づいて決定されるクロック信号として用いて、メモリセル５のゲートに供給する電圧を昇圧する。なお、昇圧率はクロックが遅いほど低くなる。【００３２】
ＷＬ電圧供給回路１１は、ＷＬ電圧発生回路１０により発生された昇圧電圧ＶＰＰＩを、所定の電圧に調整するよう動作し、ゲート電圧ＶＰＸＧをＸデコーダ１２に与える。【００３３】
図５はプログラム電圧供給回路２を示す図である。図５に示すように、プログラム電圧供給回路２は、比較回路２１、ＰＭＯＳトランジスタ２２、キャパシタ２３及び２４を含む。プログラムが開始して、昇圧電圧ＤＰＵＭＰ及び書込み電圧ＶＰＲＯＧが昇圧していき、書込み電圧ＶＰＲＯＧの分圧電圧ＣＤＶが基準電圧ＶＲＥＦ１より高くなると、比較回路２１はＨｉｇｈの信号ＶＰＲＯＧＣＯＭＰ１を出力してＰＭＯＳトランジスタ２２のゲートを絞って書込み電圧ＶＰＲＯＧをそれ以上上がらないようにレギュレートする。書込み電圧ＶＰＲＯＧの分圧電圧ＣＤＶはプログラム電圧供給回路２の内部基準電圧としてプログラム電圧検出回路６に供給され、比較回路２１の出力信号ＶＰＲＯＧＣＯＭＰ１はプログラム電圧検出回路６に供給される。【００３４】
図６はプログラム電圧検出回路６を示す図である。図６に示すように、プログラム電圧検出回路６は回路６１乃至６３を含む。回路６１はＰＭＯＳトランジスタ６１１、ＮＭＯＳトランジスタ６１２及び６１３、ラッチ回路６１４、インバータ６１５及び６１６を含み、プログラム時にＨｉｇｈとなる信号ＰＧＭと、プログラム電圧供給回路２の比較回路２１の出力信号ＶＰＲＯＧＣＯＭＰ１から信号ＳＬＤを生成する。【００３５】
回路６２はＮＡＮＤ回路６２１及びインバータ６２２を含み、信号ＳＬＤ及び信号ＰＧＭから信号ＥＮＶＰＰＳＬ１を生成する。回路６３は比較回路６３１及びインバータ６３２を含む。ここで基準電圧ＶＲＥＦ２＜基準電圧ＶＲＥＦ１に設定されている。信号ＥＮＶＰＰＳＥＬ１がＬｏｗのとき、比較回路６３１は非活性で、インバータ６３２の出力ＶＰＲＯＧＣＯＭＰ２はＬｏｗとなる。一方、信号ＥＮＶＰＰＳＥＬ１がＨｉｇｈのとき、すなわち、プログラム開始時に書き込み電圧ＶＰＲＯＧが上がっていき、分圧電圧ＣＤＶが基準電圧ＶＲＥＦ１を超えるとラッチ回路６１４は信号Ｈｉｇｈ（出力ＤＢ側）をラッチし、比較回路６３１は活性化される。その後、書き込み電圧ＶＰＲＯＧが低下して分圧電圧ＣＤＶが基準電圧ＶＲＥＦ２より低くなると、信号ＶＰＲＯＧＣＯＭＰ２はＨｉｇｈとなる。【００３６】
図７はＷＬ電圧制御信号発生回路７を示す図である。図７に示すように、ＷＬ電圧制御信号発生回路７は、ＰＭＯＳトランジスタ７１、ＮＭＯＳトランジスタ７２及び７３、ラッチ回路７４を含む。ＷＬ電圧制御信号発生回路７は、信号ＥＮＶＰＰＳＬ１及び信号ＶＰＲＯＧＣＯＭＰ２がアクティブ（Ｈｉｇｈ）になったとき、ラッチ回路７４は信号Ｈｉｇｈ（出力ＤＢ側）をラッチし、Ｈｉｇｈレベルの信号ＥＮＶＰＰＳＬ２を生成する。この信号ＥＮＶＰＰＰＳＬ２は周波数変換回路９に入力されメモリセル５のゲートに与える電位の調整を行う。【００３７】
図８は周波数変換回路９を示す図である。図８に示すように、周波数変換回路９は回路９１乃至回路９４を含む。回路９１はインバータ９１１乃至９１７、ＮＡＮＤ回路９１８、キャパシタ９１９を含み、信号ＰＧＭがインバータ９１１に入力され、インバータ９１２及びインバータ９１５の出力がＮＡＮＤ回路９１８に入力され、インバータ９１６から信号ＲＳＴＣＮＴが出力され、その反転信号である信号ＲＳＴＣＮＴＢがインバータ９１７から回路９３に出力される。このように、回路９１は、信号ＰＧＭがＬｏｗからＨｉｇｈになると、信号ＲＳＴＣＮＴＢはＬｏｗパルスを出力し、回路９３をリセット動作させる。【００３８】
回路９２はインバータ９２１乃至９２６、ＮＯＲ回路９２７乃至９２９を含み、ＷＬ電圧制御信号発生回路７からの信号ＥＮＶＰＰＳＬ２がインバータ９２１に入力され、インバータ９２１の出力及びクロック信号ＯＳＣがＮＯＲ回路９２７に入力され、ＮＯＲ回路９２７の出力がインバータ９２２及びＮＯＲ回路９２９に入力され、インバータ９２４の出力がＮＯＲ回路９２９に入力され、インバータ９２６の出力がＮＯＲ回路９２８に入力され、インバータ９２４の出力が信号ＥＲＣＬＫ、インバータ９２６の出力が信号ＥＲＣＬＫＢとしてシフタ９３１に入力される。このように、回路９２は、信号ＥＮＶＰＰＳＬ２がＬｏｗのときはクロック信号ＯＳＣをディセーブルにして信号ＥＲＣＬＫをＬｏｗに固定し、信号ＥＮＶＰＰＳＬ２がＨｉｇｈのときにクロック信号ＯＳＣをイネーブルにして信号ＥＲＣＬＫはクロック信号ＯＳＣとなる。この信号ＥＲＣＬＫは、回路９３を駆動する信号となる。【００３９】
回路９３はシフタ９３１及び９３２を含む分周回路である。図９はシフタ９３１を示す図である。図９に示すように、シフタ９３１は、ＰＭＯＳトランジス９３２乃至９３４、ＮＭＯＳトランジスタ９３５乃至９４１、インバータ９４２乃至９４８、ＮＡＮＤ回路９４９及び９５０を含む。信号ＥＲＣＬＫ、信号ＥＲＣＬＫＢ、信号ＲＳＴＣＮＴ及び信号ＲＳＴＣＮＴＢからクロック信号ＣＬＫ１００またはクロック信号ＣＬＫ２００を生成し、回路９４に供給される。このように、回路９３は、信号ＥＲＣＬＫがクロック信号ＯＳＣに従ってクロック動作しているときは、倍周期のクロック信号ＣＬＫ１００及び４倍周期のクロック信号ＣＬＫ２００を生成し、信号ＥＲＣＬＫが固定されているときは、クロック信号は生成しない。【００４０】
図８に戻ると、回路９４はインバータ９４１及び９４２、ＮＯＲ回路９４３乃至９４５を含む。クロック信号ＣＬＫ１００又はクロック信号ＣＬＫ２００及びイネーブル信号ＥＮＢがＮＯＲ回路９４３に入力される。ここで、クロック信号ＣＬＫ１００又はクロック信号ＣＬＫ２００の選択はメタル配線により行われる。イネーブル信号ＥＮＢを受けたインバータ９４１の出力及びクロック信号ＯＳＣがＮＯＲ回路９４４に入力される。ＮＯＲ回路９４３及び９４４の出力がＮＯＲ回路９４５に入力され、インバータ９４２からクロック信号ＶＰＰ＿ＯＳＣがＷＬ電圧発生回路１０に出力される。このように、回路９４は、信号ＥＮＢがＨｉｇｈ（信号ＥＮＶＰＰＳＬ２がＬｏｗ）のときは信号ＶＰＰ＿ＯＳＣはクロック信号ＯＳＣとなり、信号ＥＮＢがＬｏｗ（信号ＥＮＶＰＰＳＬ２がＨｉｇｈ）のときに信号ＶＰＰ＿ＯＳＣはクロック信号ＣＬＫ１００又はＣＬＫ２００となる。【００４１】
入力にクロック信号ＣＬＫ１００を用いる場合、クロック信号ＶＰＰ＿ＯＳＣの周波数がクロック信号ＯＳＣの２倍となり、クロック信号ＣＬＫ２００を用いる場合、クロック信号ＶＰＰ＿ＯＳＣの周波数がクロック信号ＯＳＣの４倍となるよう設定されている。以下ではクロック信号ＣＬＫ１００を用いている。【００４２】
同時に書込むビット数が少ない場合、プログラム電圧供給回路２の出力ＶＰＲＯＧは低下しないため信号ＥＮＶＰＰＳＬ２がＬｏｗで、周波数変換回路９は、クロック信号ＯＳＣの周波数を変更せずに、クロック信号ＶＰＰ＿ＯＳＣとして出力する。このため、ワード線ＷＬの昇圧レートは高いままである。一方、同時に書込むビット数が増え、プログラム電圧供給回路２の出力ＶＰＲＯＧが低下すると、信号ＥＮＶＰＰＳＬ２がＨｉｇｈとなり、周波数変換回路９は、クロック信号ＯＳＣを倍周期のクロック信号ＶＰＰ＿ＯＳＣに変換する。ワード線ＷＬの昇圧レートは緩やかになるため、メモリセル５のプログラム電流が少なくなり、プログラム電圧供給回路２の書込み電圧ＶＰＲＯＧはもとに戻る。【００４３】
次に、第１実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１０は第１実施形態による不揮発性半導体記憶装置１のタイミング図である。本実施形態によるプログラミング動作では、書込みビット数が多くて書込み電圧ＶＰＲＯＧにドロップが生じるケース１と、書込みビット数が比較的少なくてドロップが生じないケース２が存在する。尚、信号によっては、ケース１の波形を実線で、ケース２の波形を点線で示してある。【００４４】
プログラムベリファイ期間（２）で、電圧Ｖ＿ＰＧＭＶがワード線ＷＬに印加される。（３）の期間、プログラム電圧供給回路２内のＰＭＯＳトランジスタ２２は、書込み電圧ＶＰＲＯＧの分圧電圧ＣＤＶ＜基準電圧ＶＲＥＦ１のため、常時オンで、急速に書込み電圧ＶＰＲＯＧは所定の電圧（例えば５Ｖ）まで昇圧される。（４）の期間、プログラム電圧供給回路２内のＰＭＯＳトランジスタ２２は、分圧電圧ＣＤＶが基準電圧ＶＲＥＦ１を跨ぐたびにオン／オフを繰り返して（ＶＰＲＯＧＣＯＭＰ１の波形参照）書込み電圧ＶＰＲＯＧが一定となるようその電圧を保持する。昇圧電圧ＶＰＰＩが所定の電圧まで上がると、昇圧電圧ＶＰＰＩがゲート電圧ＶＰＸＧに供給されて、そのゲート電圧ＶＰＸＧはワード線ＷＬに出力されてメモリセル５への実際のプログラムがスタートする（５）。このとき、発振回路８によって駆動される。【００４５】
プログラム電圧供給回路２内のＰＭＯＳトランジスタ２２は、書込み電圧ＶＰＲＯＧの分圧電圧ＣＤＶ＜基準電圧ＶＲＥＦ１の場合は常時オンとなるが、それでも書込み電圧ＶＰＲＯＧが下がって、分圧電圧ＣＤＶ＜基準電圧ＶＲＥＦ２にまで下がると、昇圧電圧ＶＰＰＩすなわちワード線電圧の昇圧レートを低くする（６）。（７）の期間、書込み電圧ＶＰＲＯＧは所定電位に戻るため、レギュレーションは（５）と同様の動作を行う。【００４６】
（８）に示すケース２では、ＷＬ電圧発生回路１０はクロック信号ＯＳＣと同じ周期のクロック信号ＶＰＰ＿ＯＳＣで駆動されるので、早く昇圧される。一方、（９）に示すケース１では、ワード線電圧がある程度まで高くなり、書込み電圧ＶＰＲＯＧがドロップ（ＥＮＶＰＰＳＬＳ２がＨｉｇｈになる）すると、ＷＬ電圧発生回路１０は２倍周期のクロック信号ＶＰＰ＿ＯＳＣによって駆動され、ワード線ＷＬの昇圧レートは低く制御される。ゲート電圧ＶＰＸＧはＭＡＸ（約９Ｖ）まで昇圧されて、その後は一定の電圧を保つようにレギュレートされる（１０）。このように、プログラム中に、プログラム電圧検出回路６は、信号ＶＰＲＯＧＣＯＭＰ２がＬｏｗを保つ場合は、チップの制御回路は信号ＰＧＭを所定の期間だけアクティブにするが、信号ＶＰＲＯＧＣＯＭＰ２がＨｉｇｈとなり、書込み電圧ＶＰＲＯＧにドロップが起こったことを検出すると、チップの制御回路は信号ＰＧＭをアクティブとする期間を長くなるように制御してプログラム時間を長くする。（１）に示す期間は、ケース１とケース２のプログラム時間の差を示す。【００４７】
本実施形態によれば、メモリセルのプログラム時に、ドレイン電圧を供給するプログラム電圧供給回路２からの出力電圧をモニターし、一定の値により電圧降下が起きた場合、ゲート電圧を制御するＷＬ電圧発生回路１０に入力されるクロック信号の周波数を遅くして、メモリセルに電流が過剰に流れないようにする。つまり、書込むビット数が多く、プログラム電圧発生回路１の電流供給能力を超えるときは、ワード線ＷＬの昇圧レートを下げ、書込むビット数が少ない場合は、ワード線の昇圧レートは下げないでプログラムを行うことで、プログラム電圧発生回路１の電流供給能力を最大限に利用したプログラムを行うことができる。【００４８】
［第２実施形態］次に第２実施形態について説明する。図１１（ａ）は第２実施形態による不揮発性半導体記憶装置の一部の回路構成を示す図である。図１２は第２実施形態による不揮発性半導体記憶装置の一部の回路構成を示す図である。図１１及び図１２に示すように、不揮発性半導体記憶装置２００は、プログラム電圧発生回路１、プログラム電圧供給回路２、データインバッファ回路３、Ｙデコーダ（ｙｓｅｌ）４、メモリセル５、ＷＬ電圧制御信号発生回路２０７、発振回路８、周波数変換回路９、ＷＬ電圧発生回路１０、ＷＬ電圧供給回路１１、Ｘデコーダ１２及び電流検出回路２１３を含む。メモリセル５はゲートがワード線ＷＬに印加された電圧により制御される。パストランジスタ４１及び４２はビット線ＢＬを選択するためのものである。【００４９】
データインバッファ回路３は、ＮＭＯＳトランジスタ３１乃至３３、ＰＭＯＳトランジスタ３４乃至３６及びインバータ３７を含み、ＮＭＯＳトランジスタ３２及び３３、ＰＭＯＳトランジスタ３４及び３５はレベルシフト回路を構成する。プログラム時、信号ＰＧＭｎがＨｉｇｈとなると、書込み高電圧ＶＰＲＯＧはそのままＰＭＯＳトランジスタ３６からデータバスＤＡＴＡＢｎに供給される。【００５０】
電流検出回路２１３は、プログラム電圧供給回路２が供給する書込み電圧ＶＰＲＯＧの低下をプログラム電圧供給回路２の出力電流によって検出する。電流検出回路２１３は、ＰＭＯＳトランジスタ２１４及び比較回路２１５を含む。ＰＭＯＳトランジスタ２１４は、プログラム電圧供給回路２の出力と１６ビット分のデータバスＤＡＴＡＢｎの間にゲートとドレインが接続されている。比較回路２１５は、ＮＭＯＳトランジスタ５１乃至５３、ＰＭＯＳトランジスタ５４及び５５、インバータ５６、抵抗５７及び５８を含む。ＰＭＯＳトランジスタ２１４の上下にある端子の電圧が比較回路２１５に供給される。比較回路２１５の入力とＰＭＯＳトランジスタ２１４はカレントミラーの構成をとっており、トランジスタサイズは比較回路２１５の入力トランジスタ５４の方を小さくすると良い。【００５１】
比較回路２１５は、データバスＤＡＴＡＢｎに接続されるメモリセル５に対してプログラムされるときに信号ＰＧＭがＨｉｇｈになると、インバータ５６の先のノードＮ１がグランド電位となる。ノードＶＲでは、電源電圧ＶＣＣとグランド間の抵抗分割により基準電位が生成される。電流Ｉ＿ｃｅｌｌは各電流Ｉ＿ｃｅｌｌｎの合計値（全セル電流）に相当する電流である。この電流Ｉ＿ｃｅｌｌを比較用の電流Ｉ＿ｒｅｆと比較し、相対的に大きくなると、（第１実施例のドロップと同じことを示す）、比較回路２１５内のＶＣがＬｏｗとなる。図１１（ｂ）に、この反転信号である信号ＶＣＢの波形を示す。この信号ＶＣＢは第１実施形態のＶＰＲＯＧＣＯＭＰ２と同じ意味の信号である。その後の動作は第１実施形態と同じになる。【００５２】
図１３は、ＷＬ電圧制御信号発生回路を示す図である。図１３に示すように、ＷＬ電圧制御信号発生回路２０７は、回路２１６及び２１７を含む。回路２１６は、ＰＭＯＳトランジスタ８１、ＮＭＯＳトランジスタ８２及び８３、ラッチ回路８４、インバータ８５及び８６を含み、プログラム時にＨｉｇｈとなる信号ＰＧＭと、電流検出回路２１３の出力信号ＶＣＢから信号ＳＬＤを生成する。回路２１７は、ＮＡＮＤ回路８７及びインバータ８８を含み、信号ＳＬＤ及び信号ＰＧＭから信号ＥＮＶＰＰＳＬ２を生成し、周波数変換回路９に供給する。
ＷＬ電圧制御信号発生回路２０７は、信号ＰＧＭ及び信号ＶＣＢがアクティブになったとき（ともにＨｉｇｈ）、ラッチ回路８４は信号Ｈｉｇｈ（出力ＤＢ側）をラッチし、Ｈｉｇｈの信号ＥＮＶＰＰＳＬ２を生成する。この信号ＥＮＶＰＰＰＳＬ２を使ってメモリセル５のゲートに与える電位の調整を行う。発振回路８はクロック信号ＯＳＣを生成する。周波数変換回路９は、制御信号ＥＮＶＰＰＳＬ２及び信号ＰＧＭを受け、クロック信号ＯＳＣをクロック信号ＶＰＰ＿ＯＳＣに変換する。【００５３】
ＷＬ電圧発生回路１０は、周波数変換回路９からのクロック信号ＶＰＰ＿ＯＳＣを受けて、ワード線ＷＬの高電圧である昇圧電圧ＶＰＰＩを生成する回路である。このＷＬ電圧発生回路１０は、周波数変換回路９からのクロック信号ＶＰＰ＿ＯＳＣに応じて、ワード線ＷＬが昇圧する際の昇圧レートを決定する。【００５４】
ＷＬ電圧供給回路１１は、ＷＬ電圧発生回路１０により発生された昇圧電圧ＶＰＰＩを、所定の電圧に調整するよう動作し、ゲート電圧ＶＰＸＧをＸデコーダ１２に与える。【００５５】
第２実施形態によれば、プログラムの際に、ドレイン電圧を供給するプログラム電圧供給回路２からの出力電流をモニターし、一定の値より電流が流れた場合、ＷＬ電圧発生回路１０に入力される内部クロック信号である発振信号の周波数を遅くして、ゲート電圧を制御することで、メモリセルに電流が過剰に流されないようにすることができる。【００５６】
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。上記不揮発性半導体記憶装置は半導体装置内に組み込まれていてもよい。また、本実施形態による不揮発性半導体記憶装置では、周波数変換回路によって発振回路からのクロック信号の周波数を変換することで、周波数の異なるクロック信号を得るようにしているが、例えば複数の発振回路を設けて周波数の異なるクロック信号を生成し、ＷＬ電圧発生回路にて書込み電圧に応じて用いるクロック信号を選択してメモリセルのゲートに供給する電圧を発生するようにしてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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