(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成される下地絶縁膜と、
前記下地絶縁膜上に形成され、かつ電気絶縁性の素子分離領域で外囲されて隣接素子間が区分され、第１の電極となるＰ，Ｎいずれか一方の導電型式の半導体層と、
前記半導体層内に形成され、Ｐ，Ｎいずれか他方の導電型式で第２の電極となるソース領域および第３の電極となるドレイン領域と、
前記ソース領域とドレイン領域との間に形成されるチャネル領域と、
前記チャネル領域上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第４の電極となるゲート電極とを備え、
前記素子分離領域で区分された各半導体層毎に、ソース領域およびドレイン領域以外の領域にコンタクト孔を設け、
前記コンタクト孔は、前記第１の電極と、前記コンタクト孔に形成されるメタル配線とを接続するために形成された半導体装置において、
上記半導体装置の構成を有する素子であって、導電型式が相互に逆極性の素子であるＰ型素子およびＮ型素子を一対とし、上記Ｐ型素子のソースを高電位固定とし、上記Ｎ型素子のソースを低電位固定とし、両者のゲートを共通に第１の入力端子とし、両者のコンタクト孔を共通に第２の入力端子とし、両者のドレインを共通に出力端子とすることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成される下地絶縁膜と、
前記下地絶縁膜上に形成され、かつ電気絶縁性の素子分離領域で外囲されて隣接素子間が区分され、第１の電極となるＰ，Ｎいずれか一方の導電型式の半導体層と、
前記半導体層内に形成され、Ｐ，Ｎいずれか他方の導電型式で第２の電極となるソース領域および第３の電極となるドレイン領域と、
前記ソース領域とドレイン領域との間に形成されるチャネル領域と、
前記チャネル領域上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第４の電極となるゲート電極とを備え、
前記素子分離領域で区分された各半導体層毎に、ソース領域およびドレイン領域以外の領域にコンタクト孔を設け、
前記コンタクト孔は、前記第１の電極と、前記コンタクト孔に形成されるメタル配線とを接続するために形成された半導体装置において、
上記半導体装置の構成を有する素子であって、導電型式が相互に逆極性の素子であるＰ型素子およびＮ型素子を一対とし、上記Ｐ型素子のソースを高電位固定とし、上記Ｎ型素子のソースを低電位固定とし、Ｐ型素子のゲートおよびＮ型素子のコンタクト孔を共通に第１の入力端子とし、Ｎ型素子のゲートおよびＰ型素子のコンタクト孔を共通に第２の入力端子とし、両者のドレインを共通に出力端子とすることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成される下地絶縁膜と、
前記下地絶縁膜上に形成され、かつ電気絶縁性の素子分離領域で外囲されて隣接素子間が区分され、第１の電極となるＰ，Ｎいずれか一方の導電型式の半導体層と、
前記半導体層内に形成され、Ｐ，Ｎいずれか他方の導電型式で第２の電極となるソース領域および第３の電極となるドレイン領域と、
前記ソース領域とドレイン領域との間に形成されるチャネル領域と、
前記チャネル領域上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第４の電極となるゲート電極とを備え、
前記素子分離領域で区分された各半導体層毎に、ソース領域およびドレイン領域以外の領域にコンタクト孔を設け、
前記コンタクト孔は、前記第１の電極と、前記コンタクト孔に形成されるメタル配線とを接続するために形成された半導体装置において、
上記半導体装置の構成を有する素子であって、導電型式が相互に逆極性の素子であるＰ型素子およびＮ型素子を一対とし、上記Ｎ型素子のドレインを高電位固定とし、上記Ｐ型素子のドレインを低電位固定とし、両者のゲートを共通に第１の入力端子とし、両者のコンタクト孔を共通に第２の入力端子とし、両者のソースを共通に出力端子とすることを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成される下地絶縁膜と、
前記下地絶縁膜上に形成され、かつ電気絶縁性の素子分離領域で外囲されて隣接素子間が区分され、第１の電極となるＰ，Ｎいずれか一方の導電型式の半導体層と、
前記半導体層内に形成され、Ｐ，Ｎいずれか他方の導電型式で第２の電極となるソース領域および第３の電極となるドレイン領域と、
前記ソース領域とドレイン領域との間に形成されるチャネル領域と、
前記チャネル領域上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第４の電極となるゲート電極とを備え、
前記素子分離領域で区分された各半導体層毎に、ソース領域およびドレイン領域以外の領域にコンタクト孔を設け、
前記コンタクト孔は、前記第１の電極と、前記コンタクト孔に形成されるメタル配線とを接続するために形成された半導体装置において、
上記半導体装置の構成を有する素子であって、導電型式が相互に逆極性の素子であるＰ型素子およびＮ型素子を一対とし、上記Ｎ型素子のドレインを高電位固定とし、上記Ｐ型素子のドレインを低電位固定とし、Ｎ型素子のゲートおよびＰ型素子のコンタクト孔を共通に第１の入力端子とし、Ｐ型素子のゲートおよびＮ型素子のコンタクト孔を共通に第２の入力端子とし、両者のソースを共通に出力端子とすることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれかに記載の半導体装置において、ゲートおよびコンタクト孔をそれぞれ入力端子とし、相互に同期した個別の入力信号を入力することを特徴とする半導体装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴで実現される半導体装置およびそれに所定動作を行わせるための駆動方法に関する。
【０００２】
【従来の技術】
前記ＭＯＳＦＥＴは、ゲート電極に印加する電圧を変化することによって、ソース−ドレイン間の電気的導通を制御することができ、たとえばＮ型のＭＯＳＦＥＴでは、ゲート電極に、ハイレベルを入力するとソース−ドレイン間が導通し、ローレベルを入力すると遮断する。このとき、ウェルの電位は、通常は固定されており、たとえば前記Ｎ型のＭＯＳＦＥＴではローレベルに、Ｐ型のＭＯＳＦＥＴではハイレベルに固定されている。このようにして、従来からのＭＯＳＦＥＴは、ゲート電極を入力とし、ソース−ドレイン間のスイッチングを行う３端子素子として使用されている。
【０００３】
図２２は、このようなＭＯＳＦＥＴを用いる一例の、典型的な従来技術の半導体装置である論理回路ｌｏｇ１の電気回路図である。この論理回路ｌｏｇ１は、入力端子ｐ１，ｐ２への入力ｉｎ１，ｉｎ２がそれぞれ与えられるＰＭＯＳＦＥＴ（ｑｐ１），（ｑｐ２）の並列回路が、ハイレベルＶDDの電源ラインと出力端子ｐ３との間に接続され、前記入力ｉｎ１，ｉｎ２がそれぞれ与えられるＮＭＯＳＦＥＴ（ｑｎ１），（ｑｎ２）の直列回路が、前記出力端子ｐ３とローレベルＧＮＤの電源ラインとの間に介在されて構成され、入力ｉｎ１，ｉｎ２の少くともいずれか一方がローレベルであるときに出力ｏｕｔをハイレベルとするＮＡＮＤ回路である。
【０００４】
また、図２３は他の従来技術の論理回路ｌｏｇ２の電気回路図である。この論理回路ｌｏｇ２は、前記入力ｉｎ１，ｉｎ２がそれぞれ与えられるＰＭＯＳＦＥＴ（ｑｐ１），（ｑｐ２）の直列回路が、ハイレベルＶDDの電源ラインと出力端子ｐ３との間に介在され、前記入力ｉｎ１，ｉｎ２がそれぞれ与えられるＮＭＯＳＦＥＴ（ｑｎ１），（ｑｎ２）の並列回路が、前記出力端子ｐ３とローレベルＧＮＤの電源ラインとの間に介在されて構成され、入力ｉｎ１，ｉｎ２の少くともいずれか一方がハイレベルであるときに、出力ｏｕｔをローレベルとするＮＯＲ回路である。
【０００５】
【発明が解決しようとする課題】
上述のような従来技術の半導体装置である論理回路ｌｏｇ１，ｌｏｇ２では、各ＭＯＳＦＥＴが１つの入力に対してその出力が対応するので、上述のようにＮＡＮＤ回路やＮＯＲ回路に４個のＭＯＳＦＥＴを必要とする。また、ＡＮＤ回路は前記ＮＡＮＤ回路にＮＯＴ回路を直列に接続し、ＯＲ回路は前記ＮＯＲ回路にＮＯＴ回路を直列に接続することによって実現できるので、それぞれ６個のＭＯＳＦＥＴを必要とする。したがって、集積度の向上の障害となり、このため動作速度の高速化、歩留まりの向上、およびコストの削減の妨げとなっている。
【０００６】
本発明の目的は、高機能化を図ることができる半導体装置およびその駆動方法を提供することである。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成される下地絶縁膜と、前記下地絶縁膜上に形成され、かつ電気絶縁性の素子分離領域で外囲されて隣接素子間が区分され、第１の電極となるＰ，Ｎいずれか一方の導電型式の半導体層と、前記半導体層内に形成され、Ｐ，Ｎいずれか他方の導電型式で第２の電極となるソース領域および第３の電極となるドレイン領域と、前記ソース領域とドレイン領域との間に形成されるチャネル領域と、前記チャネル領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第４の電極となるゲート電極とを備え、前記素子分離領域で区分された各半導体層毎に、ソース領域およびドレイン領域以外の領域にコンタクト孔を設けることを特徴とする。
【０００８】
上記の構成によれば、半導体基板上に形成した下地絶縁膜上に素子を形成するＳＯＩ（Silicon On Insulator），ＳＯＳ（Silicon On Sapphire ）構造の基板を用いることによって、各素子の形成領域を素子分離領域によって、比較的容易に、電気的に分離することができ、こうして各素子相互間の干渉を防止し、各素子毎の個別の動作を可能とした状態で、分離された各素子形成領域毎にＭＯＳＦＥＴを形成する。そして、その各ＭＯＳＦＥＴの半導体層をコンタクト孔を介して外部と電気的に接続して電極として使用可能とし、ゲートへの入力と、この半導体層への入力との２つの入力を可能とする４端子素子を実現する。
【０００９】
したがって、１素子で２入力、１出力の回路を実現することができ、ＭＯＳＦＥＴ単体の機能を向上することができる。これによって、たとえば論理回路を構成した場合には、集積回路化にあたって集積度を向上することができ、動作速度の高速化、歩留まりの向上およびコストの削減を図ることができる。
【００１０】
さらにまた、本発明に係る半導体装置は、上記記載の半導体装置において、導電型式が相互に逆極性の素子を一対とし、Ｐ型素子のソースを高電位固定とし、Ｎ型素子のソースを低電位固定とし、両者のゲートを共通に第１の入力端子とし、両者のコンタクト孔を共通に第２の入力端子とし、両者のドレインを共通に出力端子とすることを特徴とする。
【００１１】
上記の構成によれば、Ｐ，Ｎ一対のＭＯＳＦＥＴのうち、ＰＭＯＳＦＥＴのソースを高電位固定とし、ＮＭＯＳＦＥＴのソースを低電位固定とし、両者のドレインを出力としたＣＭＯＳインバータの構成において、両者のコンタクト孔を共通に第２の入力端子とし、通常の入力である両者のゲートを共通に第１の入力端子とする。
【００１２】
したがって、２つの入力の電位またはチャネル領域の不純物濃度等を適宜調整することによって、ＮＡＮＤまたはＮＯＲ回路を実現することができる。これによって、従来では４つのＭＯＳＦＥＴを要したこれらの回路を、２つのＭＯＳＦＥＴで実現することができる。
【００１３】
さらにまた、本発明に係る半導体装置は、上記記載の半導体装置において、導電型式が相互に逆極性の素子を一対とし、Ｐ型素子のソースを高電位固定とし、Ｎ型素子のソースを低電位固定とし、Ｐ型素子のゲートおよびＮ型素子のコンタクト孔を共通に第１の入力端子とし、Ｎ型素子のゲートおよびＰ型素子のコンタクト孔を共通に第２の入力端子とし、両者のドレインを共通に出力端子とすることを特徴とする。
【００１４】
上記の構成によっても、Ｐ，Ｎ一対のＭＯＳＦＥＴのうち、ＰＭＯＳＦＥＴのソースを高電位固定とし、ＮＭＯＳＦＥＴのソースを低電位固定とし、両者のドレインを出力としたＣＭＯＳインバータの構成において、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴのゲートをそれぞれ第１および第２の入力端子とし、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのコンタクト孔もそれぞれ前記第１および第２の入力端子とする。
【００１５】
したがって、２つの入力の電位またはチャネル領域の不純物濃度等を適宜調整することによって、ＮＡＮＤまたはＮＯＲ回路を実現することができる。これによって、従来では４つのＭＯＳＦＥＴを要したこれらの回路を、２つのＭＯＳＦＥＴで実現することができる。
【００１６】
さらにまた、本発明に係る半導体装置は、上記記載の半導体装置において、導電型式が相互に逆極性の素子を一対とし、Ｎ型素子のドレインを高電位固定とし、Ｐ型素子のドレインを低電位固定とし、両者のゲートを共通に第１の入力端子とし、両者のコンタクト孔を共通に第２の入力端子とし、両者のソースを共通に出力端子とすることを特徴とする。
【００１７】
上記の構成によれば、２つの入力の電位またはチャネル領域の不純物濃度等を適宜調整することによって、ＡＮＤまたはＯＲ回路を実現することができる。これによって、従来では６つのＭＯＳＦＥＴを要したこれらの回路を、２つのＭＯＳＦＥＴで実現することができる。
【００１８】
また、本発明に係る半導体装置は、上記記載の半導体装置において、導電型式が相互に逆極性の素子を一対とし、Ｎ型素子のドレインを高電位固定とし、Ｐ型素子のドレインを低電位固定とし、Ｎ型素子のゲートおよびＰ型素子のコンタクト孔を共通に第１の入力端子とし、Ｐ型素子のゲートおよびＮ型素子のコンタクト孔を共通に第２の入力端子とし、両者のドレインを共通に出力端子とすることを特徴とする。
【００１９】
上記の構成によっても、２つの入力の電位またはチャネル領域の不純物濃度等を適宜調整することによって、ＡＮＤまたはＯＲ回路を実現することができる。これによって、従来では６つのＭＯＳＦＥＴを要したこれらの回路を、２つのＭＯＳＦＥＴで実現することができる。
【００２０】
さらにまた、本発明に係る半導体装置の駆動方法は、上記いずれかに記載の半導体装置において、ゲートおよびコンタクト孔をそれぞれ入力端子とし、相互に同期した個別の入力信号を入力することを特徴とする。
【００２１】
上記の構成によれば、クロックなどによって同期した相互に同期の取れた２つの入力信号に対して、上記各素子が１つの出力信号を出力する。
【００２２】
したがって、単純な１入力１出力のＯＮ／ＯＦＦ動作ではなく、２入力１出力の論理回路の動作を実現することができ、少ない素子数で論理回路を構成することができる。
【００２３】
【発明の実施の形態】
本発明の実施の第１の形態について、図１〜図３に基づいて説明すれば以下の通りである。
【００２４】
図１は、本発明の基本的な構成を説明するための本発明の実施の第１の形態である半導体素子１を模式的に示す断面図である。ウェル２内に、ソース領域３とドレイン領域４とが形成され、これらの間のチャネル領域５上に、ゲート絶縁膜６を介してゲート電極７が形成されて構成される通常のＭＯＳＦＥＴの構造において、ウェル２からコンタクト孔を介して基板端子ＴＷを引出してこれを第１の電極とし、ソース領域３から引出されて第２の電極となるソース端子ＴＳと、ドレイン領域４から引出されて第３の電極となるドレイン端子ＴＤと、ゲート電極７から引出されて第４の電極となるゲート端子ＴＧとの４端子構成とする。第１の入力端子である前記ゲート端子ＴＧと第２の入力端子である前記基板端子ＴＷとには、それぞれクロック信号などに基づいて相互に同期の取れた個別の入力ＩＮ１，ＩＮ２が与えられる。なお、ドレイン−ソース間には適当なドレイン電圧が印加されているものとする。
【００２５】
前記半導体素子１において、ウェル２がＰ型に形成されるＭＯＳＦＥＴの場合には、入力ＩＮ１，ＩＮ２の電位に対するドレイン電流の関係が、たとえば図２で示すようになる。入力ＩＮ２、すなわちウェル電位が低電位（Ｌ）であり、かつ入力ＩＮ１、すなわちゲート電位が低電位（Ｌ）であるときのドレイン電流はＩLLとなり、前記入力ＩＮ２が低電位（Ｌ）であり、かつ入力ＩＮ１が高電位（Ｈ）であるときのドレイン電流はＩHLとなる。
【００２６】
これに対して、入力ＩＮ２が高電位（Ｈ）であり、かつ入力ＩＮ１が低電位（Ｌ）であるときにはＩLHのドレイン電流が流れ、入力ＩＮ２が高電位（Ｈ）であり、かつ入力ＩＮ１も高電位（Ｈ）であるときにはＩHHのドレイン電流が流れる。
【００２７】
このように、同じ入力ＩＮ１に対しても、入力ＩＮ２の電位が高い方がドレイン電流が大きくなっている。これは、ＭＯＳＦＥＴにおいて、ウェル２に正の電圧を印加すると、チャネル領域の電位障壁が低下し、閾値電圧が低下することによるものであり、すなわちゲート電極７に正の電圧を印加していったときに、ドレイン電流の流れ始める電圧が低下することによるものである。
【００２８】
この図２から、入力ＩＮ２が低電位（Ｌ）であるときには、入力ＩＮ１が高電位（Ｈ）と低電位（Ｌ）とのいずれであっても、ドレイン電流には殆ど差が生じないけれども、入力ＩＮ２が高電位（Ｈ）であるときには、入力ＩＮ１に対して、高電位（Ｈ）と低電位（Ｌ）とでドレイン電流に大きな差が生じる。したがって、この図２の例では、入力ＩＮ１，ＩＮ２がともに高電位（Ｈ）である場合のみドレイン−ソース間が導通し、その他の場合には遮断する動作を実現している。
【００２９】
一方、動作特性を図３のように設定することによって、入力ＩＮ１，ＩＮ２の少くともいずれか一方が高電位（Ｈ）であるときには、ドレイン−ソース間が導通し、入力ＩＮ１，ＩＮ２がともに低電位（Ｌ）であるときにのみ遮断する動作を実現することができる。
【００３０】
これら図２で示す特性と図３で示す特性とは、前記図１で示すような構造の半導体素子１において、たとえばチャネル領域５の不純物濃度や、入力ＩＮ１，ＩＮ２の高電位（Ｈ）のレベルおよび低電位（Ｌ）のレベルを適宜調整することによって、選択することができる。なお、前記ウェル２がＮ型に形成されるＰＭＯＳＦＥＴの場合には、これら図２および図３とは逆の動作特性となる。
【００３１】
このようにして、相互に同期した２つの入力ＩＮ１，ＩＮ２に対して１つの出力を得ることができる素子を、１つの素子で実現して、該素子の高機能化を図り、集積回路化にあたって集積度を向上することができる。
【００３２】
本発明の実施の第２の形態について、図４〜図６に基づいて説明すれば以下の通りである。
【００３３】
図４〜図６は、上述の半導体素子１を具体的に実現するようにした半導体素子１１の構造を示す図である。図４は正面図であり、図５は図４の切断面線Ｖ−Ｖから見た断面図であり、図６は図４の切断面線VI−VIから見た断面図である。なお図４では、後述する上部メタル配線および層間絶縁膜を取除いた実質の素子部分を示している。
【００３４】
この半導体素子１１は、半導体基板１２上に下地絶縁膜１３が形成され、さらにこの下地絶縁膜１３上に半導体層１４が形成されたＳＯＩ基板を用いている。また、半導体層１４は、隣接素子間でフィールド酸化膜１５によって相互に電気的に分離されており、隣接する素子間のウェル電位の変化の影響を受けないように構成されている。半導体層１４内には、該半導体層１４の導電型式とは逆の導電型式、すなわち、たとえば該半導体素子１１がＮＭＯＳＦＥＴであるときには、該半導体層１４の導電型式はＰ型であり、Ｎ型となる前記ソース領域３およびドレイン領域４が形成され、それらのソース領域３とドレイン領域４との間のチャネル領域上に、前記ゲート絶縁膜６を介してゲート電極７が形成されている。
【００３５】
このように形成された素子は、層間絶縁膜１６で被覆されている。この層間絶縁膜１６には、コンタクト孔１７，１８，１９が形成されて上部メタル配線２１，２２，２３がそれぞれ前記ソース領域３、ドレイン領域４、ゲート電極７と電気的に接続される。これによって、該上部メタル配線２１，２２，２３が、それぞれ前記ソース端子ＴＳ、ドレイン端子ＴＤ、第１の入力端子であるゲート端子ＴＧとなる。また、この層間絶縁膜１６において、前記ソース領域３およびドレイン領域４以外の領域に、コンタクト孔２０が形成されている。前記半導体層１４において、このコンタクト孔２０に対応する領域１４ａは、前記半導体層と同じ導電型式で不純物濃度の濃い領域であり、この領域１４ａによって、前記コンタクト孔２０に形成される上部メタル配線２４は、半導体層１４とオーミック接続されて、該上部メタル配線２４は第２の入力端子である基板端子ＴＷとなる。
【００３６】
このような構造によって、ＳＯＩ基板を用いて、さらに半導体層１４にフィールド酸化膜１５を形成するだけで、比較的容易に、隣接素子間を絶縁分離して、前記図１で示すような４端子素子を実現することができる。
【００３７】
本発明の参考例について、図７〜図９に基づいて説明すれば以下の通りである。
【００３８】
図７〜図９は、前記図１で示す半導体素子１を、前記図４〜図６で示す半導体素子１１とは異なる構造で実現するようにした、半導体素子３１の構造を示す図である。図７は正面図であり、図８は図７の切断面線VIII−VIIIから見た断面図であり、図９は図７の切断面線IX−IXから見た断面図である。なお図７では、層間絶縁膜および上部メタル配線を省略している。
【００３９】
この半導体素子３１では、半導体基板３２内に、ディープウェル領域３３と、このディープウェル領域３３とは逆の導電形式のシャローウェル領域３４とを積層形成するようにした基板を用いる。なお、前記シャローウェル領域３４内には、該シャローウェル領域３４の抵抗を低減するための高濃度埋込領域３５が形成されており、また隣接する素子間は、電気絶縁性の溝型素子分離領域３６によって相互に電気的に分離されている。前記シャローウェル領域３４には、該シャローウェル領域３４と逆の導電形式のソース領域３およびドレイン領域４が形成されており、またこのソース領域３とドレイン領域４との間のチャネル領域上には、ゲート絶縁膜６を介してゲート電極７が形成されている。
【００４０】
前記ソース領域３、ドレイン領域４およびゲート電極７は、層間絶縁膜３７に形成されたコンタクト孔４１，４２，４３を介して、上部メタル配線４５，４６，４７にそれぞれ電気的に接続されている。また、前記シャローウェル領域３４において、前記ソース領域３およびドレイン領域４以外の領域に、不純物濃度の濃い領域３４ａが形成されており、この領域３４ａは前記層間絶縁膜３７に形成されたコンタクト孔４４を介して、上部メタル配線４８と電気的に接続される。これによって、シャローウェル領域３４は、上部メタル配線４８とオーミック接続される。前記領域３４ａとゲート電極７との間には、フィールド酸化膜３８が形成されている。
【００４１】
この半導体素子３１において、前記ソース領域３およびドレイン領域４は、たとえばその深さが約１００ｎｍおよび不純物濃度が１×１０20／ｃｍ3 以上に形成され、シャローウェル領域３４は、その深さが約１，０００ｎｍおよび不純物濃度が５×１０16〜１×１０17／ｃｍ3 に形成され、高濃度埋込領域３５は、その不純物の濃度分布がピークとなる深さが５００〜７００ｎｍ、またそのピーク濃度が約１×１０18〜１×１０19／ｃｍ3 に形成され、ディープウェル領域３３は、その深さが約３μｍおよび不純物濃度が約５×１０16／ｃｍ3 に形成される。なお、各領域の深さおよび不純物濃度は、これに限るものではない。
【００４２】
また、前記溝型素子分離領域３６の深さは、シャローウェル領域３４の深さに、該シャローウェル領域３４とディープウェル領域との接合によって形成される空乏層幅（正確には該空乏層幅のうち、ディープウェル領域３３側に伸びている長さ）を加算した値以上に設定することによって、隣接する素子間でシャローウェル領域３４を相互に電気的に絶縁することができる。
【００４３】
一方、前記溝型素子分離領域３６の深さが、シャローウェル領域３４の深さと、該シャローウェル領域３４とディープウェル領域３３との接合によって形成される空乏層幅との合計値に達しない場合には、ディープウェル領域３３側の空乏層によって、隣接する素子のシャローウェル領域３３間が電気的に導通することになり、パンチスルーが発生してしまう。
【００４４】
このため、前述のように構成することによって、素子形成上の最小加工寸法に略等しい溝型分離領域３６部分の僅かなスペースが増加するだけで、隣接する素子間を相互に電気的に絶縁することができる。これによって、前述の図４〜図６で示す半導体素子１１のように、ボディー抵抗が高く、高価なＳＯＩ基板を用いることなく、前記図１で示すような４端子の半導体素子１を構成することができる。
【００４５】
本発明の実施の第３の形態について、図１０および図１１に基づいて説明すれば以下の通りである。
【００４６】
図１０は、単位素子である前述の半導体素子１，１１，３１を用いる具体例を示すものであり、ＣＭＯＳ構成の論理回路ＬＯＧ１の電気回路図である。この論理回路ＬＯＧ１は、対を成すＰＭＯＳＦＥＴ（ＱＰ）と、ＮＭＯＳＦＥＴ（ＱＮ）とを備えており、ＰＭＯＳＦＥＴ（ＱＰ）のソースＴＳＰがハイレベル（ＶDD）の電源ラインと接続され、ＮＭＯＳＦＥＴ（ＱＮ）のソースＴＳＮがローレベル（ＧＮＤ）の電源ラインと接続され、両ＭＯＳＦＥＴ（ＱＰ），（ＱＮ）のドレインＴＤＰ，ＴＤＮが共通に出力端子Ｐ３に接続され、ゲートＴＧＰ，ＴＧＮが共通に第１の入力端子Ｐ１に接続される通常のＣＭＯＳインバータの構成において、基板端子ＴＷＰ，ＴＷＮを共通に第２の入力端子Ｐ２に接続するようにしたものである。
【００４７】
また、電源電圧ＶDDやチャネル領域の不純物濃度を適宜選択することによって、ＰＭＯＳＦＥＴ（ＱＰ）の入力ＩＮ１，ＩＮ２に対するドレイン電流の動作特性は、図１１（ａ）で示すように設定されており、同様にＮＭＯＳＦＥＴ（ＱＮ）の入力ＩＮ１，ＩＮ２に対するドレイン電流の動作特性は、図１１（ｂ）で示すように設定されている。すなわち、両ＭＯＳＦＥＴ（ＱＰ），（ＱＮ）は、ともに入力ＩＮ２が低電位（Ｌ）のときには閾値電圧（グラフにおける折点）が高電位（Ｈ）より高く、入力ＩＮ２が高電位（Ｈ）であるときには閾値電圧が該高電位（Ｈ）より低く、かつ低電位（Ｌ）より高くなるように設定されている。
【００４８】
上述のように構成された論理回路ＬＯＧ１では、入力ＩＮ１が低電位（Ｌ）であるときには、入力ＩＮ２の電位に拘らず、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは高電位（Ｈ）となる。これに対して、入力ＩＮ１が高電位（Ｈ）であると、入力ＩＮ２が低電位（Ｌ）であるときにＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは高電位（Ｈ）となり、入力ＩＮ２も高電位（Ｈ）となると、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは低電位（Ｌ）となる。以上の動作をまとめると表１のようになり、入力ＩＮ１，ＩＮ２がともに高電位（Ｈ）であるときにのみ出力ＯＵＴが低電位（Ｌ）となり、入力ＩＮ１，ＩＮ２の少なくともいずれか一方が低電位（Ｌ）であるときには出力ＯＵＴが高電位（Ｈ）となるＮＡＮＤ動作を実現することが理解される。
【００４９】
【表１】
0004837154.tif 000002
【００５０】
したがって、通常は４個のＭＯＳＦＥＴが必要なＮＡＮＤ回路を、２個のＭＯＳＦＥＴで実現することができ、集積回路化にあたって、集積度を向上することができる。
【００５１】
本発明の実施の第４の形態について、図１２および図１３に基づいて説明すれば以下の通りである。
【００５２】
図１２は、本発明の実施の第４の形態の論理回路ＬＯＧ２の電気回路図である。この論理回路ＬＯＧ２は、Ｐ，Ｎ一対のＭＯＳＦＥＴ（ＱＰ），（ＱＮ）を備えて構成されており、ＰＭＯＳＦＥＴ（ＱＰ）のソースＴＳＰは前記ハイレベル（ＶDD）の電源ラインに接続され、ＮＭＯＳＦＥＴ（ＱＮ）のソースＴＳＮはローレベル（ＧＮＤ）の電源ラインに接続され、両者のドレインＴＤＰ，ＴＤＮが共通に出力端子Ｐ３に接続される点は、前述の論理回路ＬＯＧ１と類似している。しかしながら、ＰＭＯＳＦＥＴ（ＱＰ）のゲートＴＧＰとＮＭＯＳＦＥＴ（ＱＮ）の基板端子ＴＷＮとを共通に入力端子Ｐ１に接続し、ＮＭＯＳＦＥＴ（ＱＮ）のゲートＴＧＮとＰＭＯＳＦＥＴ（ＱＰ）の基板端子ＴＷＰとを共通に入力端子Ｐ２に接続している。
【００５３】
また、この論理回路ＬＯＧ２の動作特性は、図１３で示すように設定されている。すなわち、ＰＭＯＳＦＥＴ（ＱＰ）は、図１３（ａ）で示すように、入力ＩＮ２、すなわちウェル電位が低電位（Ｌ）であるときには閾値電圧が高電位（Ｈ）より高く、前記入力ＩＮ２が高電位（Ｈ）であるときには前記閾値電圧が前記高電位（Ｈ）より低く、かつ低電位（Ｌ）より高くなるように設定されている。これに対して、ＮＭＯＳＦＥＴ（ＱＮ）は、図１３（ｂ）で示すように、入力ＩＮ１が低電位（Ｌ）であるときには閾値電圧が高電位（Ｈ）より高く、前記入力ＩＮ１が高電位（Ｈ）であるときには前記閾値電圧が前記高電位（Ｈ）より低く、かつ低電位（Ｌ）より高くなるように設定されている。
【００５４】
したがって、入力ＩＮ１が低電位（Ｌ）であるときには、入力ＩＮ２のレベルに拘らず、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは高電位（Ｈ）となる。また、入力ＩＮ１が高電位（Ｈ）では、入力ＩＮ２が低電位（Ｌ）であると、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは高電位（Ｈ）となる。さらにまた、入力ＩＮ１，ＩＮ２がともに高電位（Ｈ）であるときには、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは低電位（Ｌ）となる。
【００５５】
すなわち、前記表１で示すように、入力ＩＮ１，ＩＮ２がともに高電位（Ｈ）であるときにのみ出力ＯＵＴは低電位（Ｌ）となり、その他の場合には出力ＯＵＴは高電位（Ｈ）となる。このように構成してもまた、前記ＮＡＮＤ動作を実現することができる。
【００５６】
本発明の実施の第５の形態について、図１４に基づいて説明すれば以下の通りである。
【００５７】
本実施の第５の形態では、前述の図１０で示す論理回路ＬＯＧ１において、ＭＯＳＦＥＴ（ＱＰ），（ＱＮ）の動作特性を、それぞれ前記図１１（ａ）および図１１（ｂ）のように設定するのではなく、図１４（ａ）および図１４（ｂ）のように設定する。すなわち、ＭＯＳＦＥＴ（ＱＰ），（ＱＮ）ともに、入力ＩＮ２が低電位（Ｌ）であるときには、閾値電圧が該低電位（Ｌ）より高く、かつ高電位（Ｈ）より低く、入力ＩＮ２が高電位（Ｈ）であるときには、前記閾値電圧が該低電位（Ｌ）より低くなるように設定されている。
【００５８】
これによって、入力ＩＮ１が高電位（Ｈ）であるときには、入力ＩＮ２の電位に拘らず、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは低電位（Ｌ）となる。また、入力ＩＮ１が低電位（Ｌ）であり、かつ入力ＩＮ２が高電位（Ｈ）であるときにも、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは低電位（Ｌ）となる。さらにまた、入力ＩＮ１，ＩＮ２がともに低電位（Ｌ）であるときには、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは高電位（Ｈ）となる。したがって、これらの動作をまとめると、表２で示すように、入力ＩＮ１，ＩＮ２がともに低電位（Ｌ）であるときにのみ出力ＯＵＴが高電位（Ｈ）となり、その他の場合には出力ＯＵＴが低電位（Ｌ）となるＮＯＲ動作を実現することができる。
【００５９】
【表２】
0004837154.tif 000003
【００６０】
このようにして、通常は４個のＭＯＳＦＥＴが必要なＮＯＲ回路を、２個のＭＯＳＦＥＴによって実現することができる。
【００６１】
本発明の実施の第６の形態について、図１５に基づいて説明すれば以下の通りである。
【００６２】
図１５は、本発明の実施の第６の形態の動作特性を示すグラフであり、前述の図１２で示す論理回路ＬＯＧ２に適用される。図１５（ａ）はＰＭＯＳＦＥＴ（ＱＰ）の動作特性を表し、図１５（ｂ）はＮＭＯＳＦＥＴ（ＱＮ）の動作特性を表す。すなわち、ＰＭＯＳＦＥＴ（ＱＰ）のウェル電位（入力ＩＮ２）およびＮＭＯＳＦＥＴ（ＱＮ）のウェル電位（入力ＩＮ１）が、ともに低電位（Ｌ）であるときには、それぞれの閾値電圧が該低電位（Ｌ）より高く、かつ高電位（Ｈ）より低く設定され、ウェル電位がともに高電位（Ｈ）であるときには、閾値電圧が該低電位（Ｌ）より低くなるように設定されている。
【００６３】
したがって、入力ＩＮ１が高電位（Ｈ）であるときには、入力ＩＮ２の電位に拘らず、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは低電位（Ｌ）となる。また、入力ＩＮ１が低電位（Ｌ）であり、入力ＩＮ２が高電位（Ｈ）であるときにも、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは低電位（Ｌ）となる。さらにまた、入力ＩＮ１，ＩＮ２がともに低電位（Ｌ）であるときには、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは高電位（Ｈ）となる。
【００６４】
したがって、このように構成してもまた、前記表２で示すように、入力ＩＮ１，ＩＮ２がともに低電位（Ｌ）であるときにのみ出力ＯＵＴが高電位（Ｈ）となり、その他の場合には低電位（Ｌ）となるＮＯＲ動作を実現することができる。
【００６５】
本発明の実施の第７の形態について、図１６および図１７に基づいて説明すれば以下の通りである。
【００６６】
図１６は、本発明の実施の第７の形態の論理回路ＬＯＧ３の電気回路図である。この論理回路ＬＯＧ３では、ＮＭＯＳＦＥＴ（ＱＮ）のドレインＴＤＮがハイレベル（ＶDD）の電源ラインと接続され、ＰＭＯＳＦＥＴ（ＱＰ）のドレインＴＤＰがローレベル（ＧＮＤ）の電源ラインと接続され、両ＭＯＳＦＥＴ（ＱＰ），（ＱＮ）のソースＴＳＰ，ＴＳＮが共通に出力端子Ｐ３に接続され、ゲートＴＧＰ，ＴＧＮが共通に第１の入力端子Ｐ１に接続され、基板端子ＴＷＰ，ＴＷＮが共通に第２の入力端子Ｐ２に接続される。
【００６７】
また、電源電圧ＶDDやチャネル領域の不純物濃度を適宜選択することによって、ＰＭＯＳＦＥＴ（ＱＰ）の入力ＩＮ１，ＩＮ２に対するドレイン電流の動作特性は、図１７（ａ）で示すように設定されており、同様にＮＭＯＳＦＥＴ（ＱＮ）の入力ＩＮ１，ＩＮ２に対するドレイン電流の動作特性は、図１７（ｂ）で示すように設定されている。
【００６８】
すなわち、両ＭＯＳＦＥＴ（ＱＰ），（ＱＮ）がともに入力ＩＮ２、すなわちウェル電位が低電位（Ｌ）であるときには、閾値電圧が高電位（Ｈ）より高くなるように設定され、入力ＩＮ２が高電位（Ｈ）であるときには、閾値電圧が該高
電位（Ｈ）より低く、かつ低電位（Ｌ）より高くなるように設定されている。
【００６９】
したがって、入力ＩＮ１が低電位（Ｌ）であるときには、入力ＩＮ２の電位に拘らず、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは低電位（Ｌ）となる。また、入力ＩＮ１が高電位（Ｈ）であり、入力ＩＮ２が低電位（Ｌ）であるときにも、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは低電位（Ｌ）となる。さらにまた、入力ＩＮ１，ＩＮ２がともに高電位（Ｈ）であるときには、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは高電位（Ｈ）となる。
【００７０】
したがって、表３で示すように、入力ＩＮ１，ＩＮ２がともに高電位（Ｈ）であるときにのみ出力ＯＵＴは高電位（Ｈ）となり、その他の場合には出力ＯＵＴは低電位（Ｌ）となって、ＡＮＤ動作を行うことが理解される。
【００７１】
【表３】
0004837154.tif 000004
【００７２】
このようにして、従来技術で述べたように、通常６個のＭＯＳＦＥＴで構成されるＡＮＤ回路を、２個のＭＯＳＦＥＴで実現することができる。
【００７３】
本発明の実施の第８の形態について、図１８および図１９に基づいて説明すれば以下の通りである。
【００７４】
図１８は、本発明の実施の第８の形態の論理回路ＬＯＧ４の電気回路図である。この論理回路ＬＯＧ４では、ＮＭＯＳＦＥＴ（ＱＮ）のドレインＴＤＮは前記ハイレベル（ＶDD）の電源ラインに接続され、ＰＭＯＳＦＥＴ（ＱＰ）のドレインＴＤＰはローレベル（ＧＮＤ）の電源ラインに接続され、両者のソースＴＳＰ，ＴＳＮが共通に出力端子Ｐ３に接続される点は、前述の論理回路ＬＯＧ３と類似している。しかしながら、ＮＭＯＳＦＥＴ（ＱＮ）のゲートＴＧＮとＰＭＯＳＦＥＴ（ＱＰ）の基板端子ＴＷＰとを共通に入力端子Ｐ１に接続し、ＰＭＯＳＦＥＴ（ＱＰ）のゲートＴＧＰとＮＭＯＳＦＥＴ（ＱＮ）の基板端子ＴＷＮとを共通に入力端子Ｐ２に接続している。
【００７５】
また、この論理回路ＬＯＧ４の動作特性は、図１９で示すように設定されている。すなわち、ＰＭＯＳＦＥＴ（ＱＰ）は、図１９（ａ）で示すように、入力ＩＮ１、すなわちウェル電位が低電位（Ｌ）であるときには閾値電圧が高電位（Ｈ）より高く、前記入力ＩＮ１が高電位（Ｈ）であるときには前記閾値電圧が前記高電位（Ｈ）より低く、かつ低電位（Ｌ）より高くなるように設定されている。これに対して、ＮＭＯＳＦＥＴ（ＱＮ）は、図１９（ｂ）で示すように、入力ＩＮ２が低電位（Ｌ）であるときには閾値電圧が高電位（Ｈ）より高く、前記入力ＩＮ２が高電位（Ｈ）であるときには前記閾値電圧が前記高電位（Ｈ）より低く、かつ低電位（Ｌ）より高くなるように設定されている。
【００７６】
したがって、入力ＩＮ１が低電位（Ｌ）であるときには、入力ＩＮ２のレベルに拘らず、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは低電位（Ｌ）となる。また、入力ＩＮ１が高電位（Ｈ）では、入力ＩＮ２が低電位（Ｌ）であると、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは低電位（Ｌ）となる。さらにまた、入力ＩＮ１，ＩＮ２がともに高電位（Ｈ）であるときには、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは高電位（Ｈ）となる。
【００７７】
すなわち、前記表３で示すように、入力ＩＮ１，ＩＮ２がともに高電位（Ｈ）であるときにのみ出力ＯＵＴは高電位（Ｈ）となり、その他の場合には出力ＯＵＴは低電位（Ｌ）となる。このように構成してもまた、前記ＡＮＤ動作を実現することができる。
【００７８】
本発明の実施の第９の形態について、図２０に基づいて説明すれば以下の通りである。
【００７９】
図２０は、本発明の実施の第９の形態の動作特性を示すグラフである。この動作特性は、前述の図１６で示す論理回路ＬＯＧ３に適用される。図２０（ａ）はＰＭＯＳＦＥＴ（ＱＰ）の動作特性を表し、図２０（ｂ）はＮＭＯＳＦＥＴ（ＱＮ）の動作特性を表す。したがって、ＭＯＳＦＥＴ（ＱＰ），（ＱＮ）のウェル電位、すなわち入力ＩＮ２がともに低電位（Ｌ）であるときには、閾値電圧が該低電位（Ｌ）より高く、かつ高電位（Ｈ）より低く、入力ＩＮ２が高電位（Ｈ）であるときには、閾値電圧が該低電位（Ｌ）より低くなるように設定されている。
【００８０】
これによって、入力ＩＮ１が高電位（Ｈ）であるときには、入力ＩＮ２の電位に拘らず、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは高電位（Ｈ）となる。また、入力ＩＮ１が低電位（Ｌ）であり、入力ＩＮ２が高電位（Ｈ）であるときにも、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは高電位（Ｈ）となる。さらにまた、入力ＩＮ１，ＩＮ２がともに低電位（Ｌ）であるときには、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは低電位（Ｌ）となる。
【００８１】
すなわち、表４で示すように、入力ＩＮ１，ＩＮ２がともに低電位（Ｌ）であるときにのみ出力ＯＵＴが低電位（Ｌ）となり、その他の場合には出力ＯＵＴが高電位（Ｈ）となるＯＲ動作を実現することが理解される。
【００８２】
【表４】
0004837154.tif 000005
【００８３】
このようにして、前述のように通常では６個のＭＯＳＦＥＴで構成されるＯＲ回路を、２個のＭＯＳＦＥＴで実現することができる。
【００８４】
本発明の実施の第１０の形態について、図２１に基づいて説明すれば以下の通りである。
【００８５】
図２１は、本発明の実施の第１０の形態の動作特性を示すグラフであり、前述の図１８で示す論理回路ＬＯＧ４に適用される。図２１（ａ）はＰＭＯＳＦＥＴ（ＱＰ）の動作特性を表し、図２１（ｂ）はＮＭＯＳＦＥＴ（ＱＮ）の動作特性を表す。すなわち、ＰＭＯＳＦＥＴ（ＱＰ）のウェル電位（入力ＩＮ１）、およびＮＭＯＳＦＥＴ（ＱＮ）のウェル電位（入力ＩＮ２）が低電位（Ｌ）であるときに閾値電圧が該低電位（Ｌ）より高く、かつ高電位（Ｈ）より低くなり、前記ウェル電位が高電位（Ｈ）であるときには、閾値電圧が低電位（Ｌ）より低くなるように設定されている。
【００８６】
したがって、入力ＩＮ１が高電位（Ｈ）であるときには、入力ＩＮ２の電位に拘らず、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは高電位（Ｈ）となる。また、入力ＩＮ１が低電位（Ｌ）であり、入力ＩＮ２が高電位（Ｈ）であるときにも、ＰＭＯＳＦＥＴ（ＱＰ）は遮断し、ＮＭＯＳＦＥＴ（ＱＮ）は導通し、出力ＯＵＴは高電位（Ｈ）となる。さらにまた、入力ＩＮ１，ＩＮ２がともに低電位（Ｌ）であるときには、ＰＭＯＳＦＥＴ（ＱＰ）は導通し、ＮＭＯＳＦＥＴ（ＱＮ）は遮断し、出力ＯＵＴは低電位（Ｌ）となる。
【００８７】
すなわち、前記表４で示すように、入力ＩＮ１，ＩＮ２がともに低電位（Ｌ）であるときにのみ出力ＯＵＴが低電位（Ｌ）となり、その他の場合には出力ＯＵＴが高電位（Ｈ）となり、このように構成してもまた、前記ＯＲ動作を実現することができる。
【００８８】
本発明に係る半導体装置は、半導体基板と、前記半導体基板内に形成されるＰ，Ｎいずれか一方の導電型式のディープウェル領域と、前記ディープウェル領域上に形成され、第１の電極となるＰ，Ｎいずれか他方の導電型式のシャローウェル領域と、前記シャローウェル領域内に形成され、Ｐ，Ｎいずれか一方の導電型式で第２の電極となるソース領域および第３の電極となるドレイン領域と、前記ソース領域とドレイン領域との間に形成されるチャネル領域と、前記チャネル領域上に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第４の電極となるゲート電極とを備え、相互に隣接する素子間が溝型分離領域によって少なくともシャローウェル領域が電気的に分離されており、該溝型分離領域で隣接素子間が区分された各シャローウェル領域毎に、ソース領域およびドレイン領域以外の領域にコンタクト孔を設けるという構成でもよい。
【００８９】
上記の構成によれば、バルク基板であっても、各素子形成領域のシャローウェル領域を溝型分離領域で電気的に絶縁することによって、各素子相互間の干渉を防止し、各素子毎の個別の動作を可能とした状態で、分離された各素子形成領域毎にＭＯＳＦＥＴを形成する。そして、そのＭＯＳＦＥＴのシャローウェル領域をコンタクト孔を介して外部と電気的に接続して電極として使用可能とし、ゲートへの入力と、このシャローウェル領域への入力との２つの入力を可能とする４端子素子を実現する。
【００９０】
したがって、１素子で２入力、１出力の回路を実現することができ、ＭＯＳＦＥＴ単体の機能を向上することができる。これによって、たとえば論理回路を構成した場合には、集積回路化にあたって集積度を向上することができ、動作速度の高速化、歩留まりの向上およびコストの削減を図ることができる。また、ＳＯＩ，ＳＯＳ基板を用いる場合よりも、低コスト化および第１の電極の抵抗値を低減することができる。
【００９１】
【発明の効果】
本発明に係る半導体装置は、以上のように、ＳＯＩ，ＳＯＳ構造の基板上で、各素子の形成領域を素子分離領域によって電気的に分離し、分離された各素子形成領域毎にＭＯＳＦＥＴを形成し、そのＭＯＳＦＥＴの半導体層をコンタクト孔を介して外部と電気的に接続して電極として使用可能とする。
【００９２】
それゆえ、１素子で２入力、１出力の回路を実現することができ、ＭＯＳＦＥＴ単体の機能を向上することができる。これによって、たとえば論理回路を構成した場合には、集積回路化にあたって集積度を向上することができ、動作速度の高速化、歩留まりの向上およびコストの削減を図ることができる。
【００９３】
さらにまた、本発明に係る半導体装置は、以上のように、上記記載の半導体装置において、導電型式が相互に逆極性の素子を一対としたＣＭＯＳインバータの構成において、両者のコンタクト孔を共通に第２の入力端子とし、通常の入力である両者のゲートを共通に第１の入力端子とする。
【００９４】
それゆえ、２つの入力の電位またはチャネル領域の不純物濃度を適宜調整することによって、ＮＡＮＤまたはＮＯＲ回路を実現することができ、従来では４つのＭＯＳＦＥＴを要したこれらの回路を、２つのＭＯＳＦＥＴで実現することができる。
【００９５】
さらにまた、本発明に係る半導体装置は、以上のように、上記記載の半導体装置において、導電型式が相互に逆極性の素子を一対としたＣＭＯＳインバータの構成において、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴのゲートをそれぞれ第１および第２の入力端子とし、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのコンタクト孔もそれぞれ前記第１および第２の入力端子とする。
【００９６】
それゆえ、２つの入力電位またはチャネル領域の不純物濃度を適宜調整することによって、ＮＡＮＤまたはＮＯＲ回路を実現することができる。これによって、従来では４つのＭＯＳＦＥＴを要したこれらの回路を、２つのＭＯＳＦＥＴで実現することができる。
【００９７】
さらにまた、本発明に係る半導体装置は、以上のように、上記記載の半導体装置において、導電型式が相互に逆極性の素子を一対とし、Ｎ型素子のドレインを高電位固定とし、Ｐ型素子のドレインを低電位固定とし、両者のゲートを共通に第１の入力端子とし、両者のコンタクト孔を共通に第２の入力端子とする。
【００９８】
それゆえ、２つの入力電位またはチャネル領域の不純物濃度を適宜調整することによって、ＡＮＤまたはＯＲ回路を実現することができる。これによって、従来では６つのＭＯＳＦＥＴを要したこれらの回路を、２つのＭＯＳＦＥＴで実現することができる。
【００９９】
また、本発明に係る半導体装置は、以上のように、上記記載の半導体装置において、導電型式が相互に逆極性の素子を一対とし、Ｎ型素子のドレインを高電位固定とし、Ｐ型素子のドレインを低電位固定とし、Ｎ型素子のゲートおよびＰ型素子のコンタクト孔を共通に第１の入力端子とし、Ｐ型素子のゲートおよびＮ型素子のコンタクト孔を共通に第２の入力端子とし、両者のドレインを共通に出力端子とする。
【０１００】
それゆえ、２つの入力電位またはチャネル領域の不純物濃度を適宜調整することによって、ＡＮＤまたはＯＲ回路を実現することができる。これによって、従来では６つのＭＯＳＦＥＴを要したこれらの回路を、２つのＭＯＳＦＥＴで実現することができる。
【０１０１】
さらにまた、本発明に係る半導体装置の駆動方法は、以上のように、上記いずれかに記載の半導体装置において、ゲートおよびコンタクト孔をそれぞれ入力端子とし、クロックなどによって相互に同期の取れた個別の入力信号を入力する。
【０１０２】
それゆえ、単純な１入力１出力のＯＮ／ＯＦＦ動作ではなく、２入力１出力の論理回路の動作を実現することができ、少ない素子数で論理回路を構成することができる。
【図面の簡単な説明】
【図１】  本発明の基本的な構成を表す、本発明の実施の第１の形態の半導体素子を模式的に示す断面図である。
【図２】  図１で示す半導体素子の動作特性の一例を示すグラフである。
【図３】  図１で示す半導体素子の動作特性の他の例を示すグラフである。
【図４】  図１の構成を具体的に実現する本発明の実施の第２の形態の半導体素子の正面図である。
【図５】  図４の切断面線Ｖ−Ｖから見た断面図である。
【図６】  図４の切断面線VI−VIから見た断面図である。
【図７】  図１の構成を具体的に実現する本発明の参考例である半導体素子の正面図である。
【図８】  図７の切断面線VIII−VIIIから見た断面図である。
【図９】  図７の切断面線IX−IXから見た断面図である。
【図１０】  前記図１〜図９で示す半導体素子を用いる本発明の実施の第３の形態の論理回路の電気回路図である。
【図１１】  図１０で示す論理回路の動作特性を示すグラフである。
【図１２】  前記図１〜図９で示す半導体素子を用いる本発明の実施の第４の形態の論理回路の電気回路図である。
【図１３】  図１２で示す論理回路の動作特性を示すグラフである。
【図１４】  本発明の実施の第５の形態の論理回路の動作特性を示すグラフである。
【図１５】  本発明の実施の第６の形態の論理回路の動作特性を示すグラフである。
【図１６】  前記図１〜図９で示す半導体素子を用いる本発明の実施の第７の形態の論理回路の電気回路図である。
【図１７】  図１６で示す論理回路の動作特性を示すグラフである。
【図１８】  前記図１〜図９で示す半導体素子を用いる本発明の実施の第８の形態の論理回路の電気回路図である。
【図１９】  図１８で示す論理回路の動作特性を示すグラフである。
【図２０】  本発明の実施の第９の形態の論理回路の動作特性を示すグラフである。
【図２１】  本発明の実施の第１０の形態の論理回路の動作特性を示すグラフである。
【図２２】  典型的な従来技術のＭＯＳＦＥＴ素子を用いて構成される論理回路の一例を示す電気回路図である。
【図２３】  典型的な従来技術のＭＯＳＦＥＴ素子を用いて構成される論理回路の他の例を示す電気回路図である。
【符号の説明】
１，１１，３１    半導体素子
２                ウェル
３                ソース領域
４                ドレイン領域
５                チャネル領域
６                ゲート絶縁膜
７                ゲート電極
１２，３２          半導体基板
１３                下地絶縁膜
１４                半導体層
１５，３８          フィールド酸化膜
１６，３７          層間絶縁膜
１７，１８，１９，２０；４１，４２，４３，４４      コンタクト孔
２１，２２，２３，３４；４５，４６，４７，４８      上部メタル配線
３３                ディープウェル領域
３４                シャローウェル領域
３５                高濃度埋込領域
３６                溝型素子分離領域
ＬＯＧ１，ＬＯＧ２，ＬＯＧ３，ＬＯＧ４      論理回路
ＱＰ                ＰＭＯＳＦＥＴ
ＱＮ                ＮＭＯＳＦＥＴ
ＴＤ；ＴＤＰ，ＴＤＮ      ドレイン端子
ＴＧ；ＴＧＰ，ＴＧＮ      ゲート端子
ＴＳ；ＴＳＰ，ＴＳＮ      ソース端子
ＴＷ；ＴＷＰ，ＴＷＮ      基板端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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