(57)【特許請求の範囲】
【請求項１】
ソース領域及びドレイン領域と該ソース領域とドレイン領域との間に位置するチャネル領域を含むＳｉ層上に形成された引っ張り歪みのＳｉＣ層と、
該ＳｉＣ層上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該Ｓｉ層上に形成されたＳｉＣ層のうち前記ソース領域及びドレイン領域を覆う部分の上に形成されてＳｉに比較して格子定数が小さく且つＳｉＣに近い格子定数をもつ物質で構成された引っ張り歪みの層とを備えたｎチャネル絶縁ゲート型ＦＥＴを含み、
前記ゲート電極下方の前記チャネル領域は引っ張り歪みであること
を特徴とする半導体装置。
【請求項２】
ソース領域及びドレイン領域と該ソース領域とドレイン領域との間に位置するチャネル領域を含むＳｉ層に於けるチャネル領域上方であって、両端部がそれぞれ前記ソース領域及びドレイン領域上方に形成された引っ張り歪みのＳｉＣ層と、
該ＳｉＣ層上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極とを備えたｐチャネル絶縁ゲート型ＦＥＴを含み、
前記ゲート電極下方の前記チャネル領域のＳｉ層は圧縮歪みであること
を特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置に於けるｎチャネル絶縁ゲート型ＦＥＴ及び請求項２記載の半導体装置に於けるｐチャネル絶縁ゲート型ＦＥＴが同じＳｉ層に於ける異なる領域に別個に形成されてＣＭＯＳ回路を成していること
を特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置に含まれるｎチャネル絶縁ゲート型ＦＥＴを作製する工程に於いて、
Ｓｉに比較して格子定数が小さく且つＳｉＣに近い格子定数をもつ物質で構成された層を形成するに際して選択エピタキシャル成長法を適用して成膜すること
を特徴とする半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置に含まれるｐチャネル絶縁ゲート型ＦＥＴを作製する工程に於いて、
Ｓｉ層に於けるチャネル領域上方にＳｉＣ膜を形成するに際し、全面に形成されたＳｉＣ層をゲート絶縁膜、ゲート電極、サイドウォールの形成後にエッチングして作製すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作領域にＳｉ／ＳｉＣヘテロ接合を用いた高速動作する電界効果トランジスタ（ＦＥＴ）を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、ＦＥＴの性能を向上する為、キャリア移動度を向上させる研究が行われていて、例えば、ヘテロ接合を動作領域に用いた素子（前者）、或いは、歪みＳｉを導入した素子（後者）などの開発が行われている。
【０００３】
前者の例として、Ｓｉ／ＳｉＣヘテロ界面を利用した高電子移動度トランジスタ（例えば、特許文献１を参照。）が知られている。
【０００４】
図３は特許文献１に開示されたＳｉ／ＳｉＣヘテロ界面を利用した高電子移動度トランジスタの要部切断側面図であり、図に於いて、２１はＳｉ基板、２２はＳｉＣ層、２３はゲート、２４はソース、２５はドレインをそれぞれ示している。
【０００５】
この高電子移動度トランジスタでは、Ｓｉ基板２１上にドナーとなる不純物が添加されたＳｉＣ層２２をエピタキシャル成長させ、そして、ＳｉＣ層２２上にＳｉＣに対してショットキ接合を生成する金属でゲート電極が形成される。
【０００６】
このとき、ＳｉとＳｉＣのエネルギーバンドギャップの相違によりＳｉとＳｉＣ間に伝導帯の不連続が生じる。この伝導帯の不連続を利用し、ＳｉＣをキャリア供給層、Ｓｉを電子走行層とし、Ｓｉ／ＳｉＣ界面をチャネルとして用いている。
【０００７】
前記した後者の例として、ソース領域及びドレイン領域にＳｉＣ或いはＳｉＧｅを用いてチャネルに歪みを印加する方法が知られている（非特許文献１）。
【０００８】
図４及び図５は非特許文献１に開示された歪みＳｉ−ＭＯＳＦＥＴを表す要部切断側面図であり、ソース領域３４及びドレイン領域３５にＳｉ基板３１とは格子定数を異にする材料であるＳｉＣ或いはＳｉＧｅなどの応力付与膜３７を導入することに依り、ｎチャネルトランジスタ及びｐチャネルトランジスタそれぞれに適した歪みをチャネルに導入することでキャリア移動度の向上を図っている。
【０００９】
即ち、ｎチャネルトランジスタに於いて、Ｓｉよりも格子定数が小さいＳｉＣでソース領域及びドレイン領域を形成することに依り、ＳｉＣに圧縮応力を発生させる。この圧縮応力に依りチャネル部は両端から引っ張られて歪みを生じ、これに依り電子の移動度が向上する。
【００１０】
同様に、ｐチャネルトランジスタに於いて、格子定数がＳｉよりも大きいＳｉＧｅをソース領域及びドレイン領域に形成することで、ＳｉＧｅに引っ張り応力を発生させている。この引っ張り応力に依ってチャネル部は両端から圧縮されて歪みを生じ、これに依り正孔の移動度が向上する。尚、各図に於いて、３２はゲート絶縁膜、３３はゲート電極、３６はサイドウォールをそれぞれ示している。
【００１１】
また、前者と後者を併せた例として、Ｓｉ系絶縁ゲート型（ＭＯＳ）ＦＥＴに於いて、歪みＳｉ／ＳｉＧｅヘテロ界面をチャネルに用いた素子（例えば非特許文献２を参照。）が知られている。
【００１２】
図６は非特許文献２に開示された歪みＳｉ／ＳｉＧｅ−ＭＯＳＦＥＴの要部説明図であり、（Ａ）は要部切断側面を、（Ｂ）はゲート近傍のエネルギーバンドダイヤグラムをそれぞれ示している。
【００１３】
図６に於いて、１１は緩和ＳｉＧｅ緩衝層（緩和仮想基板）、１２はＳｉ層、１３はＳｉＧｅ層、１４はＳｉ層、１５はＳｉＯ2 からなるゲート絶縁膜、１６はゲート電極、１７はサイドウォールをそれぞれ示している。
【００１４】
このＭＯＳＦＥＴに於いては、Ｓｉ／ＳｉＧｅ間の格子定数差を利用してＳｉに引っ張り歪みを生成させ、その引っ張り歪みに依って、（Ｂ）に見られるようにＳｉとＳｉＧｅとの間に伝導帯の不連続を生じるので、この界面をチャネルとして用いている。
【００１５】
前期説明した各従来例には様々な問題がある。例えば、特許文献１に開示された発明では、Ｓｉ／ＳｉＣ間の格子定数差により、電子走行層であるＳｉに圧縮歪みが生じ、電子移動度を低下させてしまうという問題がある。
【００１６】
非特許文献１に開示された発明では、ソース領域とドレイン領域とで異なる材料を使用するので、コンプリメンタリ回路を実現する為には、複雑なプロセスが必要となる。
【００１７】
非特許文献２に開示された発明では、歪みＳｉ／ＳｉＧｅ間の伝導帯に於けるオフセットが小さいので、電子走行層としてヘテロ界面のみでなく、絶縁物界面も使用してしまう為、電子の移動度が低下する旨の問題がある。加えて、緩和仮想基板の作成には、複雑なプロセスが要求される為、基板作成のコストが上昇する。また、電子と正孔とがそれぞれ異なる界面を走行する為、設計上の複雑さが増加する。
【特許文献１】特開昭６３−４７９８４号公報
【非特許文献１】「ソース・ドレインストレッサ」Ｋａｈ−Ｗｅｅ  Ａｎｇ  ｅｔ  ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，８６，０９３１０２（２００５）
【非特許文献２】「Ｓｉ／ＳｉＧｅヘテロチャネルＭＯＳＦＥＴ」Ｋ．Ｍｉｃｈｅｌａｋｉｓ  ｅｔ  ａｌ．，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，５１，１３０９（２００４）
【非特許文献３】Ｉ．Ｇｒｏｗｔｈ  ｅｔ  ａｌ．，Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．，１５１．Ｃ２１０−Ｃ２１４（２００４）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明では、動作領域にＳｉ／ＳｉＣのヘテロ接合を用い、ＳｉＣに依ってｎチャネル・トランジスタ及びｐチャネル・トランジスタそれぞれに好適な歪みを印加できるようにして超高速の半導体装置を実現しようとする。
【課題を解決するための手段】
【００１９】
本発明に依る半導体装置及びその製造方法に於いては、
（１）
Ｓｉ層上に形成されたＳｉＣ層と、該ＳｉＣ層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該Ｓｉ層上に形成されたＳｉＣ層のうちソース領域及びドレイン領域を覆う部分の上に形成されてＳｉに比較して格子定数が小さく且つＳｉＣに近い格子定数をもつ物質で構成された層とを備えたｎチャネル絶縁ゲート型ＦＥＴを含んでなることを特徴とするか、或いは、
（２）
Ｓｉ層に於けるチャネル領域上方に形成されたＳｉＣ層と、該ＳｉＣ層上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備えたｐチャネル絶縁ゲート型ＦＥＴを含んでなることを特徴とするか、或いは、
（３）
前記（１）記載の半導体装置に含まれるｎチャネル絶縁ゲート型ＦＥＴを作製する工程に於いて、Ｓｉに比較して格子定数が小さく且つＳｉＣに近い格子定数をもつ物質で構成された層を形成するに際して選択エピタキシャル成長法を適用して成膜することを特徴とするか、或いは、
（４）
前記（２）記載の半導体装置に含まれるｐチャネル絶縁ゲート型ＦＥＴを作製する工程に於いて、Ｓｉ層に於けるチャネル領域上方にＳｉＣ層を形成するに際し、全面に形成されたＳｉＣ層をゲート絶縁膜、ゲート電極、サイドウォールの形成後にエッチングして作製することを特徴とする。
【発明の効果】
【００２０】
前記手段を採ることに依り、電子及び正孔はともにヘテロ界面を走行するようにしている為、従来の技術に於ける絶縁体界面を利用する場合と比較し、キャリア移動度は向上する。しかも、それぞれのキャリアに対応して適切な歪みを導入することができるので、更にキャリア移動度を向上させることができる。また、歪みの印加にはＳｉＣを利用しているので、ｎチャネル・トランジスタに於いてはＳｉＣのエピタキシャル成長に依り、そして、ｐチャネル・トランジスタに於いてはＳｉＣ層のエッチング除去に依り，それぞれ効果的に歪みを印加できる。換言すると、ＳｉＣを利用して、ヘテロ接合の生成及び歪み導入が可能であり、これに依って、プロセスの簡略化、及び、設計時の自由度向上を実現することができ、ＣＭＯＳデバイスやＳｉ系ＨＥＭＴの高速化及び低消費電力化に有効である。
【発明を実施するための最良の形態】
【００２１】
本発明の一実施の形態としてＭＯＳＦＥＴを製造する方法について説明する。
先ず、面方位が（１００）であるＳｉ基板上に３Ｃ−ＳｉＣ層をエピタキシャル成長させて、Ｓｉ／ＳｉＣヘテロ構造を形成する。次いで、ゲート絶縁膜、ゲート電極、サイドウォール絶縁膜を形成する。次いで、ソース及びドレインを形成する。次いで、ｎ−ＭＯＳＦＥＴについてはソース及びドレインの上部にＳｉＣ層をエピタキシャル成長させる。また、ｐ−ＭＯＳＦＥＴについてはソース及びドレイン上部に在るＳｉＣ層を除去する。最後に、層間絶縁膜及び電極を形成する。
【００２２】
前記した構造にすることで、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとには異なる歪みを与えられることとなる。
【００２３】
ｎ−ＭＯＳＦＥＴの場合、Ｓｉ上に成長したＳｉＣには、ＳｉとＳｉＣとの間の格子定数差により引っ張り歪みが生じる。ソース・ドレイン上部のＳｉＣ層は、チャネル部のＳｉＣに比較して厚くなっている為、サイズ効果によりＳｉチャネル部に引っ張り歪みを生じさせる。
【００２４】
また、ｐ−ＭＯＳＦＥＴの場合、ＳｉＣに生じている引っ張り歪みが、ゲート両脇のＳｉＣを除去することに依るサイズ効果により、Ｓｉチャネル部により大きな圧縮歪みが生じる。
【００２５】
上記のような歪みを生じさせることに依り、ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴそれぞれのキャリア移動度は向上する。即ち、ｎ−ＭＯＳＦＥＴに於いては、Ｓｉに生じた引っ張り歪みに依り、電子のエネルギー縮退がとけ、電子移動度が向上するものである。
そして、ｐ−ＭＯＳＦＥＴに於いては、Ｓｉに生じた圧縮歪みにより、正孔の移動度が向上する。
【００２６】
また、Ｓｉ／ＳｉＣヘテロ界面を利用しているのでキャリア移動度は向上する。即ち、ＳｉＣの大きなエネルギーバンドギャップに依って伝導帯及び価電子帯には大きなエネルギー差が生じている。これに依りｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴは共にキャリアの走行層としてＳｉ／ＳｉＣヘテロ界面を利用することができる為、従来のように絶縁物界面を走行層として用いる場合に比較してキャリア移動度は向上し、また、キャリアは同一の走行層を走行することになるから設計の自由度は向上する。
【００２７】
このようにＳｉＣを利用し、ヘテロチャネル及びｎ−ＭＯＳＦＥＴ、ｐ−ＭＯＳＦＥＴそれぞれに好適な歪みの導入を実現できるので、例えば、ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴを同一基板上に集積化することが容易となり、高性能のコンプリメンタリ回路を実現することができる。
【実施例１】
【００２８】
図１及び図２は本発明を実施したｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴを説明する図であって、何れの図に於いても（Ａ）がＦＥＴの要部切断側面を、そして、（Ｂ）がゲートで切断して見たエネルギバンドダイヤグラムである。
【００２９】
図１及び図２に見られる各ＦＥＴを同一基板上に作製することで本発明を実施するＣＭＯＳ回路装置を実現することができるので、以下、これを説明する。
【００３０】
本発明を実施したＣＭＯＳ回路装置を作製する場合、通常の技法を適用して作製でき、特に実施困難な工程は存在しない。先ず、その概略を説明すると、面方位が（１００）であるＳｉ基板１を用い、３Ｃ−ＳｉＣ層２の形成、素子分離領域の形成、ウェルの形成、ゲート絶縁膜３の形成、ゲート電極４の形成、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造に於ける浅いソース領域５Ａと浅いドレイン領域６Ａの形成、サイドウォール７の形成、深いソース領域５と深いドレイン領域６の形成、の順に工程を実施する。尚、この場合、チャネル方向は結晶軸＜１１０＞の方向とした。
【００３１】
各図を参照しつつ、ＣＭＯＳ回路装置の作製について詳細に説明する。
（１）
低圧化学気相堆積（ＬＰＣＶＤ：ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｕｒ  ｄｅｐｏｓｉｔｉｏｎ）を適用することに依り、Ｓｉ基板１上に３Ｃ−ＳｉＣからなるエピタキシャル成長層２を形成する（必要あれば、非特許文献３を参照。）。
【００３２】
このとき、ＳｉＣ層２及びＳｉ基板１の表面には格子不整合により、ＳｉＣ層２には引っ張り歪みが、そして、Ｓｉ基板１の表面には圧縮歪みが生成される。尚、必要に応じ、ＳｉＣ層２には不純物を添加して良い。
【００３３】
（２）
次いで、例えば、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法、或いは、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法などを適用して素子分離（図示せず）を形成する。
【００３４】
（３）
次いで、イオン注入法を適用することに依り、ｎチャネルＭＯＳＦＥＴ形成予定領域に対して硼素（Ｂ）を、また、ｐチャネルＭＯＳＦＥＴ形成予定領域に対して砒素（Ａｓ）をそれぞれ打ち込み、その後、熱処理に依る活性化を行なってウエル（図示せず）を形成する。
【００３５】
（４）
次いで、熱酸化法を適用することに依り、ＳｉＣ層２上にＳｉＯ2 からなるゲート絶縁膜３を形成する。尚、ＳｉＯ2 は、例えばＨｆＯ2 やＳｉＯＮなどに代替することができる。
【００３６】
（５）
次いで、ＣＶＤ法を適用することに依り、ゲート絶縁膜３上に多結晶Ｓｉ膜を形成し、通常のレジストプロセス及びドライエッチング法を適用することに依り、多結晶Ｓｉ膜をエッチングしてゲート電極４を形成する。
【００３７】
（６）
次いで、イオン注入法を適用することに依り、ＬＤＤ構造の浅いソース領域５Ａ及びドレイン領域６Ａを形成する。ここで、注入する不純物は、ｎ−ＭＯＳＦＥＴに対しては砒素を、また、ｐ−ＭＯＳＦＥＴに対してはボロンを用いて良い。
【００３８】
（７）
次いで、ＣＶＤ法を適用することに依り、全面にＳｉＯ2 膜を堆積し、エッチャントをＣＦ4 とするドライエッチング法を適用することに依り、ＳｉＯ2 膜の異方性エッチングを行なってサイドウォール７を形成する。
【００３９】
（８）
次いで、イオン注入法を適用することに依り、ＬＤＤ構造に於ける深いソース領域５及びドレイン領域６を形成する。ここで、注入する不純物は、工程（６）で用いたものと同じである。このとき、同時にゲート電極４にも不純物が注入される。この後、注入された不純物を例えばＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）法を適用してアニールすることで活性化する。
【００４０】
（９）
上記プロセスの実施後、ｎ−ＭＯＳＦＥＴについては、選択エピタキシャル成長法を適用することに依り、ソース領域５上及びドレイン領域６上に不純物を添加した３Ｃ−ＳｉＣ層８を成長させる。
【００４１】
ここでエピタキシャル成長したＳｉＣ層８にはＳｉとの格子不整合により引っ張り歪みが生じている。また、エピタキシャル成長したＳｉＣ層８はゲート近傍で解放されているため、ゲート電極４近傍に於ける引っ張り歪みは緩和される。
【００４２】
この為、ゲート電極４の下方には強い引っ張り応力が生じ、Ｓｉ基板１が引っ張られて歪みを生じる。
【００４３】
（１０）
ｐ−ＭＯＳＦＥＴについては、ソース領域５上及びドレイン領域６上のＳｉＣ層２はエッチングにより除去する。
【００４４】
この場合、ＳｉＣ層２にはＳｉとの格子不整合により引っ張り歪みが生じているが、ゲート電極４の下方ではＳｉＣ層２の両端は解放されていることに依り、引っ張り歪みは緩和される。
【００４５】
この為、ＳｉＣ層２の下方には強い圧縮応力が生じ、Ｓｉ基板１は圧縮されて歪みを生じる。
【００４６】
また、ｐ−ＭＯＳＦＥＴについては、ソース領域５及びドレイン領域６にＳｉに比較して大きな格子定数を有する物質、例えばＳｉＧｅを導入し、Ｓｉとの格子定数差に依って生じる引っ張り応力を利用し、Ｓｉ基板１のチャネル領域に更に強い圧縮歪みを生成させても良い。
（１１）
【００４７】
最後に、ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴの両方に公知の手段で層間絶縁膜、及  び、電極を形成する。
【００４８】
前記した工程を経ることに依り、図１（Ｂ）に見られるように、Ｓｉ／ＳｉＣ系へテロ接合を動作領域に持ち、その動作領域に、引っ張り歪みを与えられたｎ−ＭＯＳＦＥＴ、及び、図２（Ｂ）に見られるように、圧縮歪みを与えられたｐ−ＭＯＳＦＥＴで構成されたＣＭＯＳ回路装置が容易に実現される。
【００４９】
また、図から明らかなように、この装置に於いては、ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴは共にキャリアの走行層としてＳｉ／ＳｉＣヘテロ界面を利用している為、従来のように絶縁物界面を走行層として用いるような場合に比較してキャリア移動度は向上し、また、キャリアは同一の走行層を走行することになるから設計の自由度は向上することは明らかである。
【００５０】
上記説明した実施の形態では、絶縁ゲート型構造について説明しているが、これはショットキゲート型構造にすることも可能である。その場合、ＳｉＣ層２に不純物を添加し、ゲート絶縁膜は形成せず、ゲート電極４としてＰｔ／Ａｕなどを使用する。尚、ＳｉＣ層２への不純物添加は表面のみで良い。
【００５１】
また、n チャネルショットキ型ゲートを製作する場合、ＳｉＣ層２及びＳｉＣ層８を形成し、ゲート電極形成領域からＳｉＣ層８をエッチングにより除去する手段を採っても良い。
【００５２】
更にまた、上記説明した実施の形態ではＳｉ基板を用いてＭＯＳＦＥＴを形成したが、基板にＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板を用いてもよい。
【００５３】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができので、以下、それを付記として例示する。
【００５４】
（付記１）
Ｓｉ層上に形成されたＳｉＣ層と、
該ＳｉＣ層上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該Ｓｉ層上に形成されたＳｉＣ層のうちソース領域及びドレイン領域を覆う部分の上に形成されてＳｉに比較して格子定数が小さく且つＳｉＣに近い格子定数をもつ物質で構成された層とを備えたｎチャネル絶縁ゲート型ＦＥＴ
を含んでなることを特徴とする半導体装置。
【００５５】
（付記２）
Ｓｉ層に於けるチャネル領域上方に形成されたＳｉＣ層と、
該ＳｉＣ層上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極とを備えたｐチャネル絶縁ゲート型ＦＥＴ
を含んでなることを特徴とする半導体装置。
【００５６】
（付記３）
Ｓｉに比較して格子定数が小さく且つＳｉＣに近い格子定数をもつ物質で構成された層  が３Ｃ−ＳｉＣ層であること
を特徴とする（付記１）記載の半導体装置。
【００５７】
（付記４）
Ｓｉ層の面方位が（１００）であって、且つ、該Ｓｉ層上に形成されたＳｉＣ層が３Ｃ−ＳｉＣからなり、該Ｓｉ層を構成する結晶の＜１１０＞方向にｎチャネル絶縁ゲート型ＦＥＴ或いはｐチャネル絶縁ゲート型ＦＥＴのチャネルが設定されてなること
を特徴とする（付記１）或いは（付記２）記載の半導体装置。
【００５８】
（付記５）
ソース領域及びドレイン領域がＳｉに比較して大きい格子定数を有する物質で構成されてなるｐチャネル絶縁ゲート型ＦＥＴ
を含んで成ることを特徴とする（付記２）記載の半導体装置。
【００５９】
（付記６）
ソース領域及びドレイン領域がＳｉＧｅで構成されてなるｐチャネル絶縁ゲート型ＦＥＴ
を含んでなることを特徴とする（付記２）記載の半導体装置。
【００６０】
（付記７）
（付記１）記載の半導体装置に於けるｎチャネル絶縁ゲート型ＦＥＴ及び（付記２）記載の半導体装置に於けるｐチャネル絶縁ゲート型ＦＥＴが同じＳｉ層に於ける異なる領域に別個に形成されてＣＭＯＳ回路を成していること
を特徴とする半導体装置。
【００６１】
（付記８）
Ｓｉ層上に形成されたＳｉＣ層の少なくとも表面に不純物が添加されてなること      を特徴とする（付記１）乃至（付記７）の何れか１記載の半導体装置。
【００６２】
（付記９）
Ｓｉ層上に形成されたＳｉＣ層の少なくとも表面に不純物が添加され且つその表面にショットキゲート電極が形成されたショットキゲート型ＦＥＴ
を含んでなることを特徴とする（付記１）乃至（付記８）の何れか１記載の半導体装置。
【００６３】
（付記１０）
Ｓｉ層上に形成されると共に少なくとも表面に不純物が添加されたＳｉＣ層の一部を除去して凹所を形成し、該凹所にショットキゲート電極を形成したｎチャネルショットキゲート型ＦＥＴ
を含んでなることを特徴とする（付記９）或いは（付記１０）記載の半導体装置。
【００６４】
（付記１１）
（付記９）記載の半導体装置に於けるショットキゲート型ＦＥＴ及び（付記１０）記載の半導体装置に於けるｎチャネルショットキゲート型ＦＥＴが同じＳｉ層に於ける異なる領域に別個に形成されてＣＭＯＳ回路を成していること
を特徴とする半導体装置。
【００６５】
（付記１２）
Ｓｉ層が絶縁体上に在ること
を特徴とする（付記１）乃至（付記１１）の何れか１記載の半導体装置。
【００６６】
（付記１３）
（付記１）記載の半導体装置に含まれるｎチャネル絶縁ゲート型ＦＥＴを作製する工程に於いて、
Ｓｉに比較して格子定数が小さく且つＳｉＣに近い格子定数をもつ物質で構成された層を形成するに際して選択エピタキシャル成長法を適用して成膜すること                を特徴とする半導体装置の製造方法。
【００６７】
（付記１４）
（付記２）記載の半導体装置に含まれるｐチャネル絶縁ゲート型ＦＥＴを作製する工程に於いて、
Ｓｉ層に於けるチャネル領域上方にＳｉＣ層を形成するに際し、全面に形成されたＳｉＣ層をゲート絶縁膜、ゲート電極、サイドウォールの形成後にエッチングして作製すること
を特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００６８】
【図１】ｎチャネルＭＯＳＦＥＴの要部説明図である。
【図２】ｐチャネルＭＯＳＦＥＴの要部説明図である。
【図３】従来のＳｉ／ＳｉＣヘテロ海面をもつ高電子移動度トランジスタの要部説明図である。
【図４】従来の歪みＳｉ−ＭＯＳＦＥＴの要部切断側面図である。
【図５】従来の歪みＳｉ−ＭＯＳＦＥＴの要部切断側面図である。
【図６】従来の歪みＳｉ／ＳｉＧｅ−ＭＯＳＦＥＴの要部説明図である。
【符号の説明】
【００６９】
１  Ｓｉ基板
２  ３Ｃ−ＳｉＣ層
３  ゲート絶縁膜
４  ゲート電極
５  ＬＤＤ構造に於ける深いソース領域
５Ａ  ＬＤＤ構造に於ける浅いソース領域
６  ＬＤＤ構造に於ける深いドレイン領域
６Ａ  ＬＤＤ構造に於ける浅いドレイン領域
７  サイドウォール
８  ３Ｃ−ＳｉＣ層
【図１】
0004808494.tif 000002
【図２】
0004808494.tif 000003
【図３】
0004808494.tif 000004
【図４】
0004808494.tif 000005
【図５】
0004808494.tif 000006
【図６】
0004808494.tif 000007