(57)【特許請求の範囲】
【請求項１】
Ｈｆを構成元素として含む高誘電体膜と多結晶シリコンまたは金属シリサイドからなるゲート電極との間に、前記高誘電体膜上に堆積させたアモルファスシリコン膜を３００℃〜４００℃の酸化性雰囲気中で熱処理を行うことによって前記アモルファスシリコン膜を酸化して形成したα−クォーツ或いはβ−クォーツに近いアモルファス構造のＳｉＯ２膜を介在させたことを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記ＳｉＯ２膜の膜厚が、０．４５ｎｍ以上１ｎｍ以下であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記Ｈｆを構成元素として含む高誘電体膜が、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、或いは、ＨｆＡｌＯＮのいずれかからなることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
半導体基体上に、Ｈｆを構成元素として含む高誘電体膜及びアモルファスシリコン膜を順次堆積させたのち、３００℃〜４００℃の酸化性雰囲気中で熱処理を行うことによって、前記アモルファスシリコン膜をα−クォーツ或いはβ−クォーツに近いアモルファス構造のＳｉＯ２膜に変換させ、次いで、前記ＳｉＯ２膜上にゲート電極となる多結晶シリコンまたは金属シリサイドを堆積させる工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置及びその製造方法に関するものであり、特に、ゲート絶縁膜としてＨｆを構成成分とする高誘電体膜を用いた絶縁ゲート型半導体装置におけるフェルミレベルピンニングを防止するための構成に特徴のある絶縁ゲート型半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年のワイヤレス通信技術の発展や情報コンテンツの多様化により、携帯情報端末で処理する情報量が飛躍的に増大し、情報処理の中核を担うＬＳＩには微細化、低消費電力化、高速動作化、及び、低電圧化が要求されている。
【０００３】
このような要請に応えるために、ＬＳＩを構成するＭＯＳＦＥＴのゲート酸化膜の薄膜化が急速に進んでおり、既に、物理的限界まで薄膜化されたゲート絶縁膜をさらに薄膜化すると、キャリアが直接ゲート絶縁膜をトンネリングしてゲートリーク電流が増大する問題が発生する。
【０００４】
例えば、ゲート長が６５ｎｍのＭＩＳＦＥＴにおいては、等価酸化膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）で１．２〜１．６ｎｍのゲート絶縁膜が要求されるが、ゲート絶縁膜として従来と同様にＳｉＯ2 膜を用いた場合には、トンネル電流によりゲートリーク電流が許容値を超えてしまう。
【０００５】
そこで、ＥＯＴとして上記の膜厚を維持するとともに、ゲートリーク電流を抑制するために、ＳｉＯ2 （比誘電率〜３．９）に代わって高誘電率の絶縁膜、即ち、Ｈｉｇｈ−ｋ膜の採用が検討されており、このようなＨｉｇｈ−ｋ膜としてはＨｆＯ2 （比誘電率〜２５）、Ａｌ2 Ｏ3 （比誘電率９〜１１）が挙げられる。
【０００６】
このような、Ｈｉｇｈ−ｋ膜をゲート絶縁膜として採用することによって、同じＥＯＴでも物理的膜厚を厚くすることができ、それによって、キャリアのトンネルを防止してゲートリーク電流を抑制することができる。
【０００７】
特に、ゲート絶縁膜として、比誘電率が非常に大きなＨｆＯ2 を用いた場合には、ゲートリーク電流抑制効果が大きくなるので、Ｈｉｇｈ−ｋ膜としてはＨｆＯ2 、ＨｆＳｉＯＮ、ＨｆＡｌＯx やＨｆＡｌＯＮ等のＨｆを含んだＨｉｇｈ−ｋ膜の研究が盛んに行われている。
【０００８】
しかし、Ｈｆを含んだＨｉｇｈ−ｋ膜をゲート絶縁膜として用いた場合、多結晶Ｓｉゲート電極の仕事関数が不純物濃度で変化しないフェルミレベルピンニングが発生し、このフェルミレベルピンニングはｐ型の場合に顕著であることが報告されている。
【０００９】
このような、フェルミレベルピンニングの原因としては、
（１）Ｈｉｇｈ−ｋ／Ｓｉ界面での酸素が抜けたことが原因になり、ＨｆとＳｉとの間で結合が発生し、このＨｆ−Ｓｉ結合が原因となってピンニングが起こることが報告されている（例えば、非特許文献１参照）。
【００１０】
また、
（２）Ｈｉｇｈ−ｋ／Ｓｉ界面では、Ｈｉｇｈ−ｋ膜中に酸素欠損が数多くあり、この酸素欠陥が有している電荷が２- であり、この電荷に起因して界面に電気双極子が発生して、バンドの湾曲を引起し、ピンニングが起こるという仮説が提案されている（例えば、非特許文献２参照）。
【００１１】
（３）或いは、ｐ型多結晶Ｓｉ中のＢとＨｆとが結合してＶthを大きくシフトすることも報告されている（例えば、特許文献１参照）。
【００１２】
しかし、本発明者が鋭意研究した結果、上記（３）のＨｆ−Ｂ結合については、Ｈｆの原子量は非常に大きいので固相拡散は殆ど起こらず、ｐ型多結晶Ｓｉ中のＢと結合することは考えられないとの結論に至った。
【００１３】
また、上記（２）の酸素欠損説は、Ｇａｕｓｓ型基底関数に基づくＯｒｄｅｒ（Ｎ）法の第１原理計算はなされておらず、本発明者が詳細に検討した結果、この酸素欠損説では、フェルミレベルピンニングの現象を説明することができないとの結論に至った。
【００１４】
即ち、中性の酸素欠損によって発生する準位はＨｆＯ2 中のバンドギャップ内ではあるが、Ｓｉと比較した場合にはＳｉの価電子帯のトップからすぐ下に発生するため、Ｓｉのバンドギャップ内には準位を発生させないので、ピンニングに影響を与えることはない。
【００１５】
そこで、上記（１）の界面での酸素抜けについて検討してみた結果、界面での酸素抜けがある場合、近傍のＳｉのｐ軌道と近傍のＨｆのｄ軌道とが偶然にも位相がそろって結合軌道を作り、余剰電子を取込み、Ｓｉのバンドギャップ中に準位を形成することを見いだした（例えば、非特許文献３参照）。
【００１６】
この準位はＳｉの伝導帯の直下にあり、ＳｉにＢをドープしても、この準位に取り込まれている余剰電子がＳｉ側に流れて、ｐ型になるのを抑制するためにフェルミレベルピンニングの現象が発生する。
なお、ｎ型の場合には、余剰電子で満たされた準位は、フェルミレベルを上昇させているだけであるので、影響を与えることはなく、実験結果を旨く説明できるものである。
【００１７】
このようなフェルミレベルピンニングが発生すると、特に、ｐ型多結晶Ｓｉに対しては仕事関数の制御が不可能になり、Ｖth制御ができなくなり、Ｈｉｇｈ−ｋ膜の実用化への大きな障害となっている。
【００１８】
そこで、フェルミレベルピンニングを回避するために、Ｈｉｇｈ−ｋ／多結晶Ｓｉ界面にＳｉＯ2 膜やＳｉＮ膜を挿入することが検討されている。
また、ゲート電極をＰｔシリサイドやＮｉシリサイド等のシリサイド電極とした場合、その組成比を変えることで、フェルミレベルピンニングを除去することも試みられている。
【特許文献１】特開２００５−０７９３０６号公報
【非特許文献１】Ｃ．Ｈｏｂｂｓ  ｅｔ  ａｌ．，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，ｖｏｌ．５１，ｐｐ．９７１−９８３，２００４
【非特許文献２】Ｋ．Ｓｈｉｒａｉｓｈｉ  ｅｔ  ａｌ．，ＶＬＳＩ  Ｓｙｍｐ．Ｔｅｃｈ．Ｄｉｇ．，２００４，ｐｐ．１０８−１１０
【非特許文献３】池田  稔  他，応用物理学会薄膜・表面分科会主催第３３回薄膜・表面セミナー「最先端デバイスの界面制御と電子構造」，ＪＳＡＰ  Ｃａｔａｌｏｇ  Ｎｕｍｂｅｒ：ＡＰ０５２３３０，ｐｐ．４１−５０，２００５
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、ＳｉＯ2 膜を挿入した場合には、フェルミレベルピンニングを除去できないことが判明した。
これは、後述するように通常の熱酸化膜はフレキシブル性に欠けるハードなＴｒｉｄｙｍｉｔｅ構造に近いアモルファス構造のＳｉＯ2 膜であるため、酸素欠損に伴って発生するボンドの組み換えにより構造緩和ができないためである。
【００２０】
また、ＳｉＮ膜を挿入する場合には、２ｎｍ程度の膜厚にする必要があり、その結果、ＥＯＴを増加してしまい、デバイス特性が劣化するという問題がある。
【００２１】
また、シリサイド電極の組成比を変えた場合には、シリサイド電極の仕事関数はその組成比に依存するため、ゲート電極の仕事関数を任意に設定することが困難になるという問題がある。
【００２２】
したがって、本発明は、デバイス特性を劣化させることなく、且つ、既存の製造工程になじみやすい工程によりフェルミレベルピンニングを除去することを目的とする。
【課題を解決するための手段】
【００２３】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号２は、ゲート絶縁膜である。
図１参照
上記課題を解決するために、本発明は、絶縁ゲート型半導体装置において、Ｈｆを構成元素として含む高誘電体膜３と多結晶シリコンまたは金属シリサイドからなるゲート電極５との間に、前記高誘電体膜３上に堆積させたアモルファスシリコン膜を３００℃〜４００℃の酸化性雰囲気中で熱処理を行うことによって前記アモルファスシリコン膜を酸化して形成したα−クォーツ或いはβ−クォーツに近いアモルファス構造のＳｉＯ２膜４を介在させたことを特徴とする。
【００２４】
このように、高誘電体膜３上に堆積させたアモルファスシリコン膜を３００℃〜４００℃の酸化性雰囲気中で熱処理を行うことによって前記アモルファスシリコン膜を酸化して形成したα−クォーツ或いはβ−クォーツに近いアモルファス構造のＳｉＯ２膜４は、ゲート電極５との再ネットワークの構造緩和ができるソフトな構造のＳｉＯ２膜４であるので、高誘電体膜３／ＳｉＯ２膜４界面の酸素抜けによる酸素欠損をボンドの組み換えによって消滅させることができ、ゲート電極５のバンドギャップ内に準位が発生することがなく、それによって、フェルミレベルピンニングの発生を抑制することができる。
【００２６】
このようなＳｉＯ2 膜４は、Ｘ線回折等ではアモルファス状態を示すが、電子顕微鏡で微細構造を確認するとα−クォーツ或いはβ−クォーツに近い構造になっている。
なお、単結晶Ｓｉや多結晶Ｓｉを熱酸化させた場合、或いは、ＣＶＤ法等でＳｉＯ2 膜４を堆積させた場合には、Ｔｒｉｄｙｍｉｔｅ構造に近いアモルファス構造のＳｉＯ2 膜になるが、このようなＴｒｉｄｙｍｉｔｅ構造に近いアモルファス構造のＳｉＯ2 膜では、ボンド組み換えができず酸素欠損の消滅ができないので、上述のように、フェルミレベルピンニングを除去することはできない。
【００２７】
この場合、ＳｉＯ2 膜４の膜厚としては、０．４５ｎｍ以上１ｎｍ未満とすることが望ましく、０．４５ｎｍ未満ではゲート電極５との再ネットワークの構造緩和が不十分であり、一方、１ｎｍ以上になるとＥＯＴが大きくなってデバイス特性が劣化する。
【００２８】
また、Ｈｆを構成元素として含む高誘電体膜３としては、Ｈｆを含んでいればどの様なものでも良いが、ＨｆＯ2 、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、或いは、ＨｆＡｌＯＮが典型的なものであり、特に、結晶化温度を高くしてアモルファス膜としての特性を維持するとともに、比誘電率を高く維持するためにはＡｌを含有することが望ましく、Ａｌ2 Ｏ3 膜はフェルミレベルピンニングが発生しないので、この点からもＡｌを混合することが望ましい。
なお、移動度の低下を低減するためには、ＨｆＳｉＯＮが望ましい。
【００２９】
また、この場合のＨｆを構成元素として含む高誘電体膜３におけるＳｉを含めた金属元素に占めるＨｆの原子比は５０％以上であることが望ましく、それによって、高誘電体膜３の比誘電率を十分高くできるので、物理的膜厚を厚くしてもＥＯＴを小さく保つことができ、ゲートリーク電流を抑制することが可能になる。
【００３０】
また、上述の絶縁ゲート型半導体装置を製造するためには、半導体基体１上に、Ｈｆを構成元素として含む高誘電体膜３及びアモルファスシリコン膜を順次堆積させたのち、３００℃〜４００℃の酸化性雰囲気中で熱処理を行うことによって、前記アモルファスシリコン膜をα−クォーツ或いはβ−クォーツに近いアモルファス構造のＳｉＯ２膜４に変換させ、次いで、前記ＳｉＯ２膜４上にゲート電極５となる多結晶シリコンまたは金属シリサイドを堆積させれば良い。
なお、「半導体基体」とは、半導体基板及び半導体エピタキシャル層を含むものである。
【００３１】
この場合の熱処理温度としては、基板温度として３００℃〜４００℃の範囲にしているが、３００℃未満であると酸化が不十分になり、一方、４００℃を超えると酸化速度が速くなり、ソフトなα−クォーツ或いはβ−クォーツに近いアモルファス構造のＳｉＯ２膜４を均一に形成することが困難になる。
【発明の効果】
【００３２】
本発明では、Ｈｆを構成元素として含む高誘電体膜とゲート電極との間に、ゲート電極のバンドギャップ内にフェルミレベルピンニングを発生させる準位を発生させない程度にゲート電極との再ネットワークの構造緩和ができるアモルファス構造のＳｉＯ2 膜、典型的には、α−クォーツ或いはβ−クォーツに近いアモルファス構造のＳｉＯ2 膜をキャップ層として挿入しているので、ゲート電極のバンドギャップ内に準位が発生することがなく、それによって、フェルミレベルピンニングの発生を抑制することができる。
【発明を実施するための最良の形態】
【００３３】
ここで、図２乃至図６を参照して、本発明の実施の形態を説明する。
図２参照  
図２は、本発明の実施の形態のＭＩＳＦＥＴの概略的構成図であり、ｎ型シリコン基板１１上にＨｆＯ2 、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、或いは、ＨｆＡｌＯＮ等のＨｆを構成元素とするからなる高誘電体膜１２、α−クォーツ或いはβ−クォーツに近いアモルファス構造のＳｉＯ2 膜からなるキャップ層１３、及び、多結晶シリコンまたは金属シリサイドからなるゲート電極１４を順次積層してゲート構造を構成するとともに、ゲート構造の両側にｐ型ソース・ドレイン領域１５を形成し、その上にソース・ドレイン電極１６を形成したものである。
【００３４】
図３参照  
図３は、キャップ層界面の分子構造のモデル図であり、キャップ層１３と高誘電体膜１２との界面で発生した酸素欠損１７は、ボンドの組み換えで消失している様子を示している。
なお、ここでは説明を簡単にするために、高誘電体膜１２としてＨｆＯ2 を、キャップ層１３として、β−クォーツに近いアモルファス構造のＳｉＯ2 膜を、また、ゲート電極１４として多結晶シリコンを用いて示している。
【００３５】
図４参照  
図４は、比較のために示した従来のＳｉＯ2 膜をキャップ層１８とした場合のキャップ層界面の分子構造のモデル図であり、キャップ層１８を構成するＴｒｉｄｙｍｉｔｅ構造に近いアモルファス構造のＳｉＯ2 膜はβ−クォーツに近いアモルファス構造のＳｉＯ2 膜に比べてフレキシブルではないのでボンドの組み換えが起こらず、キャップ層１８と高誘電体膜１２との界面で発生した酸素欠損１７はそのまま存在することになる。
なお、ここでも説明を簡単にするために、高誘電体膜１２としてＨｆＯ2 を、キャップ層１８として、Ｔｒｉｄｙｍｉｔｅ構造に近いアモルファス構造のＳｉＯ2 膜を、また、ゲート電極１４として多結晶シリコンを用いて示している。
【００３６】
図５参照  
図５は、本発明の実施の形態におけるゲート電極を構成する多結晶シリコンにおける状態密の説明図であり、バンドギャップ内に酸素欠損１７に起因する準位が形成されていないことが分かる。
【００３７】
図６参照  
図６は、比較のために示した従来のＳｉＯ2 膜をキャップ層１８とした場合の多結晶シリコンにおける状態密の説明図であり、バンドギャップ内に酸素欠損１７に起因する準位１９が形成されており、この準位１９にフェルミレベルがピンニングされて動かなくなる。
【００３８】
以上、説明したように、本発明の実施の形態においては、高誘電体膜とゲート電極との間に、ボンドの組み換えが可能なソフトなα−クォーツ或いはβ−クォーツに近いアモルファス構造のＳｉＯ2 膜をキャップ層として介在させているので、高誘電体膜／キャップ層界面に酸素抜けによる酸素欠陥が発生しても、ボンドの組み換えにより酸素欠陥は消滅し、その結果、ゲート電極のバンドギャップ内にフェルミレベルピンニングの原因となる準位が発生することがない。
なお、ＳｉＯ2 の微細構造としては、Ｑｕａｒｔｚ構造及びＴｒｉｄｙｍｉｔｅ構造以外にＣｒｉｓｔｏｂａｌｉｔｅ構造があるが、Ｃｒｉｓｔｏｂａｌｉｔｅ構造はＱｕａｒｔｚ構造及びＴｒｉｄｙｍｉｔｅ構造よりエネルギーが高く不安定であるので界面構造としては排除される。
【実施例１】
【００３９】
次に、以上の事項を前提として、図７乃至図９を参照して本発明の実施例１のＭＩＳＦＥＴの製造工程を説明する。
図７参照  
まず、ｎ型シリコン基板２１に素子分離領域２２を形成したのち、全面にＬＬ−Ｄ＆Ａ（Ｌａｙｅｒ−ｂｙ−Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ  ＆  Ａｎｎｅａｌｉｎｇ）法を用いて厚さが１．６ｎｍ〜５．０ｎｍ、例えば、２．４ｎｍのＨｆＡｌＯx からなる高誘電体膜２３を堆積させる。
【００４０】
なお、このＬＬ−Ｄ＆Ａ法による成長工程においては、例えば、基板温度を３００〜４００℃とした状態で、Ｈｆ源としてＨｆ〔Ｎ（ＣＨ3 ）2 〕4 （ＴＤＭＡＨ）を用い、Ａｌ源としてＡｌ（ＮＨ3 ）3 （ＴＭＡ）を用い、Ｏ源としてＨ2 Ｏを用い、キャリアガスとしてＮ2 ガスを用いて、一原子層単位の成長を行う。
【００４１】
例えば、Ａｌ2 Ｏ3 原子層及びＨｆＯ2 原子層を交互に堆積させ、堆積させる毎にＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を行って成膜するものであり、ＨｆＡｌＯx におけるＨｆ：Ａｌの比は、Ａｌ2 Ｏ3 原子層とＨｆＯ2 原子層の積層数で制御すれば良く、ここでは、例えば、Ｈｆ：Ａｌ＝６：４とする。
【００４２】
次いで、例えば、４５０℃の基板温度において、プラズマＣＶＤ法を用いて、α−Ｓｉ膜２４を堆積させる。
この時、α−Ｓｉ膜２４は次工程の酸化で膨張するので、α−ＳｉＯ2 膜になったときの膜厚が０．４５ｎｍ〜１ｎｍ（但し、１ｎｍは除く）となるように成膜する。
【００４３】
次いで、３００℃〜４００℃、例えば、３５０℃の基板温度で、酸化性雰囲気、例えば、乾燥Ｏ2 雰囲気中で熱処理することによってα−Ｓｉ膜２４を酸化させてα−ＳｉＯ2 膜に変換してキャップ層２５とする。
また、この時の酸化は低温でゆっくり行われるので、α−ＳｉＯ2 膜は、α−Ｓｉ膜２４の結晶状態を反映してα−クォーツ或いはβ−クォーツに近いアモルファス構造となる。
また、低温酸化であるので、この酸化工程において、ＨｆＡｌＯx が結晶化することはない。
【００４４】
次いで、ＣＶＤ法を用いてキャップ層２５上に多結晶シリコン膜２６を堆積する。
【００４５】
図８参照  
次いで、フォトリソグラフィー工程とドライエッチング工程を用いて多結晶シリコン膜２６乃至高誘電体膜２３を例えば、６５ｎｍ長さに成形することによって、ゲート絶縁膜２７及びゲート電極２８からなるゲート構造を形成する。
【００４６】
次いで、ゲート構造をマスクとしてＢイオン２９を浅く注入することによってｐ型エクステンション領域３０を形成する。
【００４７】
次いで、全面にＳｉＯ2 膜を形成したのち、異方性エッチングを施すことによってサイドウォール３１を形成し、次いで、ゲート構造及びサイドウォール３１をマスクとしてＢイオン３２を注入することによってｐ型ソース・ドレイン領域３３を形成するとともに、ゲート電極２８にＢをドープする。
【００４８】
図９参照  
次いで、全面にＣｏ膜を堆積させたのち、熱処理により合金化すことによって、ｐ型ソース・ドレイン領域３３及びゲート電極２８の表面にＣｏシリサイド電極３４を形成したのち、未反応のＣｏ膜を除去する。
【００４９】
次いで、全面にＢＰＳＧからなる層間絶縁膜３５を堆積させたのち、Ｃｏシリサイド電極３４に対するビアホールを形成し、次いで、このビアホール内をＴｉＮ膜を介してＷで埋め込んでプラグ３６を形成することによって、ＭＩＳＦＥＴの基本構造が完成する。
【００５０】
このように、本発明の実施例１においては、ゲート絶縁膜として高誘電率のＨｆＡｌＯx を用いる際に、キャップ層としてα−Ｓｉを低温酸化したα−クォーツ或いはβ−クォーツに近いα−ＳｉＯ2 膜を用いているので、ＨｆＡｌＯx ／α−ＳｉＯ2 膜界面において酸素抜けによる酸素欠損が発生しても、ソフトなα−ＳｉＯ2 膜によるボンドの組み換えによって界面の酸素欠損は消滅する。
【００５１】
その結果、酸素欠損に起因する準位が多結晶シリコンのバンドギャップ内に発生することがないので、フェルミレベルピンニングが発生することはない。
【００５２】
また、本発明の実施例１においては、高誘電体膜としてＡｌを含むＨｆＡｌＯx を用いているが、Ａｌ2 Ｏ3 自体はピンニングを発生せず、また、結晶化温度が高いためアモルファス膜としての特性を維持することが容易であり、さらに、ＳｉＯ2 に比べてＡｌ2 Ｏ3 は比誘電率が高いので比誘電率を高く維持することができるため好適である。
【実施例２】
【００５３】
次に、図１０を参照して本発明の実施例２のＭＩＳＦＥＴを説明するが、高誘電体膜の組成及び製造方法が異なるだけで、他の構成は上記の実施例１と同じであるので、最終的な素子構造のみを図示する。
図１０参照  
図１０は、本発明の実施例２のＭＩＳＦＥＴの概略的断面図であり、まず、ｎ型シリコン基板２１に素子分離領域２２を形成したのち、全面にＬＰＣＶＤ法（減圧ＣＶＤ法）を用いて厚さが１．６ｎｍ〜５．０ｎｍ、例えば、２．４ｎｍのＨｆＳｉＯＮからなる高誘電体膜３７を堆積させる。
【００５４】
なお、このＬＰＣＶＤ法による成長工程においては、Ｈｆ源として（ｔ−Ｃ4 Ｈ9 Ｏ）4 Ｈｆを用い、Ｓｉ源としてＳｉ2 Ｈ6 を用い、Ｏ源としてＯ2 またはＯ3 を用い、キャリアガスとしてＮ2 ガスを用いて成膜し、成膜後に６５０℃でＮＨ3 による窒化処理或いは４５０℃以下でのＮ2 プラズマ処理によりＮを導入する。
なお、Ｈｆの組成比は（ｔ−Ｃ4 Ｈ9 Ｏ）4 Ｈｆの流量比によって制御するものである。
【００５５】
以降は、上記の実施例１と全く同様に、α−Ｓｉ膜２４を堆積させたのち低温酸化することによって、α−クォーツ或いはβ−クォーツに近いアモルファス構造のα−ＳｉＯ2 膜とし、次いで、多結晶Ｓｉ層を堆積させてゲート構造を形成し、ｐ型エクステンション領域３０、サイドウォール３１、ｐ型ソース・ドレイン領域３３、Ｃｏシリサイド電極３４、層間絶縁膜３５、及び、プラグ３６を順次形成することによって本発明の実施例２のＭＩＳＦＥＴの基本構造が完成する。
【００５６】
この本発明の実施例２においても、ゲート絶縁膜として高誘電率のＨｆＳｉＯＮを用いる際に、キャップ層としてα−Ｓｉを低温酸化したα−クォーツ或いはβ−クォーツに近いα−ＳｉＯ2 膜を用いているので、ＨｆＳｉＯＮ／α−ＳｉＯ2 膜界面において酸素抜けによる酸素欠損が発生しても、ソフトなα−ＳｉＯ2 膜によるボンドの組み換えによって界面の酸素欠損は消滅する。
【００５７】
また、ゲート絶縁膜となるＨｆＳｉＯＮにはキャリアの移動度の低下の原因となるＡｌ（Ａｌ2 Ｏ3 ）が含まれていないので、高誘電体膜としてＨｆＡｌＯx を用いた場合に比べて移動度が向上するので、高速化が可能になる。
【００５８】
以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、各実施例においてはｐチャネル型ＭＩＳＦＥＴを例に説明しているが、ｎチャネル型ＭＩＳＦＥＴにも適用されるものである。
【００５９】
また、上記の各実施例においては、ゲート電極として多結晶Ｓｉを用いているが、多結晶Ｓｉに限られるものではなく、Ｎｉシリサイド（仕事関数＝４．７ｅＶ）或いはＰｔシリサイド（仕事関数＝４．９ｅＶ）等の金属シリサイド、または、Ｐｔ（仕事関数＝５．７ｅＶ）等の金属を用いても良いが、仕事関数の観点からはＮｉシリサイドが特に望ましい。
【００６０】
また、上記の実施例１においては、高誘電体膜の製造方法としてＬＬ−Ｄ＆Ａ法を用いているが、ＬＬ−Ｄ＆Ａ法に限られるものではなく、通常のＡＬＤ法或いはＬＰＣＶＤ法を用いても良いものであり、さらには、スパッタ法を用いても良いものである。
【００６１】
また、上記の実施例２においては、高誘電体膜の製造方法としてＬＰＣＶＤ法を用いているが、ＬＰＣＶＤ法に限られるものではなく、通常のＡＬＤ法或いはＬＬ−Ｄ＆Ａ法を用いても良いものであり、さらには、スパッタ法を用いても良いものである。
【００６２】
また、上記の実施例１或いは実施例２おいては、高誘電体膜としてＨｆＡｌＯx 或いはＨｆＳｉＯＮを用いているがＨｆＡｌＯx 或いはＨｆＳｉＯＮに限られるものではなく、Ｈｆを構成元素とする高誘電体膜であれば良く、例えば、ＨｆＯ2 、ＨｆＳｉＯ、或いは、ＨｆＡｌＯＮを用いても良いものである。
【００６３】
ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照 
（付記１）Ｈｆを構成元素として含む高誘電体膜３と多結晶シリコンまたは金属シリサイドからなるゲート電極５との間に、前記高誘電体膜３上に堆積させたアモルファスシリコン膜を３００℃〜４００℃の酸化性雰囲気中で熱処理を行うことによって前記アモルファスシリコン膜を酸化して形成したα−クォーツ或いはβ−クォーツに近いアモルファス構造のＳｉＯ２膜４を介在させたことを特徴とする絶縁ゲート型半導体装置。
（付記２）前記ＳｉＯ２膜４の膜厚が、０．４５ｎｍ以上１ｎｍ以下であることを特徴とする付記１に記載の絶縁ゲート型半導体装置。
（付記３）前記Ｈｆを構成元素として含む高誘電体膜３が、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、或いは、ＨｆＡｌＯＮのいずれかからなることを特徴とする付記１または付記２に記載の絶縁ゲート型半導体装置。
（付記４） 前記Ｈｆを構成元素として含む高誘電体膜３におけるＳｉを含めた金属元素に占めるＨｆの原子比が５０％以上であることを特徴とする付記１乃至付記３のいずれか１に記載の絶縁ゲート型半導体装置。
（付記５）半導体基体１上に、Ｈｆを構成元素として含む高誘電体膜３及びアモルファスシリコン膜を順次堆積させたのち、３００℃〜４００℃の酸化性雰囲気中で熱処理を行うことによって、前記アモルファスシリコン膜をα−クォーツ或いはβ−クォーツに近いアモルファス構造のＳｉＯ２膜４に変換させ、次いで、前記ＳｉＯ２膜４上にゲート電極５となる多結晶シリコンまたは金属シリサイドを堆積させる工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
【産業上の利用可能性】
【００６４】
本発明の活用例としては、ＭＩＳＦＥＴが典型的なものであるが、ＭＩＳ型ダイオードや、半導体基板と多結晶配線等を利用した容量素子にも適用されるものである。
【図面の簡単な説明】
【００６５】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態のＭＩＳＦＥＴの概略的構成図である。
【図３】キャップ層界面の分子構造のモデル図である。
【図４】キャップ層界面の分子構造のモデル図である。
【図５】本発明の実施の形態におけるゲート電極を構成する多結晶シリコンにおける状態密度の説明図である。
【図６】従来のＳｉＯ2 膜をキャップ層とした場合の多結晶シリコンにおける状態密度の説明図である。
【図７】本発明の実施例１のＭＩＳＦＥＴの途中までの製造工程の説明図である。
【図８】本発明の実施例１のＭＩＳＦＥＴの図７以降の途中までの製造工程の説明図である。
【図９】本発明の実施例１のＭＩＳＦＥＴの図８以降の製造工程の説明図である。
【図１０】本発明の実施例２のＭＩＳＦＥＴの概略的断面図である。
【００６６】
１  半導体基体
２  ゲート絶縁膜
３  高誘電体膜
４  ＳｉＯ2 膜
５  ゲート電極
１１  ｎ型シリコン基板
１２  高誘電体膜
１３  キャップ層
１４  ゲート電極
１５  ｐ型ソース・ドレイン電極
１６  ソース・ドレイン電極
１７  酸素欠損
１８  キャップ層
１９  準位
２１  ｎ型シリコン基板
２２  素子分離領域
２３  高誘電体膜
２４  α−Ｓｉ膜
２５  キャップ層
２６  多結晶シリコン膜
２７  ゲート絶縁膜
２８  ゲート電極
２９  Ｂイオン
３０  ｐ型エクステンション領域
３１  サイドウォール
３２  Ｂイオン
３３  ｐ型ソース・ドレイン領域
３４  Ｃｏシリサイド電極
３５  層間絶縁膜
３６  プラグ
３７  高誘電体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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