(57)【特許請求の範囲】
【請求項１】
複数の被試験メモリを試験する試験装置であって、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メモリを試験するための試験信号を当該被試験メモリに供給する複数の試験信号供給部と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、対応する前記被試験メモリから前記試験信号に応じて読み出されたデータが期待値と一致しない場合に当該被試験メモリの不良を検出する複数の不良検出部と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、前記不良検出部が検出した当該被試験メモリにおける不良の記憶セルを特定するフェイル情報を記憶する複数のフェイルメモリと、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、前記フェイルメモリに記憶されたフェイル情報をバッファメモリにＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）転送する複数のバッファ部と、
２以上の前記被試験メモリからなるグループごとに対応してそれぞれ設けられ、前記バッファメモリに転送された当該グループ内の前記被試験メモリの前記フェイル情報に基づいて、当該被試験メモリ内の不良の記憶セルを当該被試験メモリが有するいずれかの予備セルに置換することにより当該被試験メモリの不良を救済するための救済解を求める複数の解析処理部と、
それぞれの前記被試験メモリに対応してそれぞれ設けられ、前記フェイルメモリに記憶された前記フェイル情報に基づいて、前記救済解をハードウェア処理により求める複数のハードウェア解析部とを備え、
前記複数の解析処理部は、対応する前記グループ内の前記被試験メモリに対応する前記ハードウェア解析部により前記救済解が求められないことを条件として、ソフトウェア処理により前記救済解を求める試験装置。
【請求項２】
前記バッファ部は、
前記フェイルメモリに前記フェイル情報が記憶されたか否かをポーリングにより検出する検出部と、
前記フェイル情報が前記フェイルメモリに記憶されたことを前記検出部が検出したことを条件として、前記フェイルメモリに記憶されたフェイル情報を前記バッファメモリにＤＭＡ転送するＤＭＡ部と
を有する請求項１に記載の試験装置。
【請求項３】
前記バッファ部は、前記被試験メモリについての前記フェイル情報を前記バッファメモリにＤＭＡ転送し終えたことを、当該被試験メモリが属する前記グループに対応する前記解析処理部内のプロセッサに対して割り込みにより通知する請求項１又は２に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関する。特に本発明は、被試験メモリの不良の記憶セルを予備セルに置換するための救済解を求める試験装置に関する。
【背景技術】
【０００２】
従来より、半導体メモリの不良の記憶セルを予備セルに置換するための救済解（例えば、非特許文献１参照。）を求めるメモリ試験装置が知られている。従来のメモリ試験装置は、不良の記憶セルを検出する複数のテストユニットと、各テストユニットに対応して設けられた複数の解析処理部とを備える。各解析処理部は、テストユニットが検出した不良の記憶セルに関する情報に基づき、対応する半導体メモリの救済解を求める。
また、メモリ試験装置は、多数のテストユニットを備えることによって、多数の半導体メモリの試験を並行して行い、処理の効率化を図っている。
【０００３】
【非特許文献１】Jin-Fu Li、他６名、" A Built-In Self-Repair Scheme for Semiconductor Memories with 2-D Redundancy "  、INTERNATONAL TEST CONFERENCE、INTERNATONAL TEST CONFERENCE 2003 PROCEEDINGS 、２００３年９月３０日、p.393-402
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、従来のメモリ試験装置においては、テストユニット毎にＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等のプロセッサを有する解析処理部が設けられる。このため、従来のメモリ試験装置は、比較的に能力の低いＣＰＵ等を解析処理部に用いて、低コスト化が図られている。しかしながら、演算能力の低いＣＰＵ等を用いる場合、最新の汎用ＣＰＵにおいて利用可能なソフトウェア開発環境を利用することができず、プログラム開発者の負担が大きくなる。また、同時並行して解析している複数のＣＰＵのうち、１つのＣＰＵのみ救済解の解析に時間がかかった場合、他のＣＰＵは次の処理を行わずに待機してなければならず、処理の効率化を図れない。
【０００５】
そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
本発明の第１の形態によると、複数の被試験メモリを試験する試験装置であって、それぞれの被試験メモリに対応してそれぞれ設けられ、対応する被試験メモリを試験するための試験信号を当該被試験メモリに供給する複数の試験信号供給部と、それぞれの被試験メモリに対応してそれぞれ設けられ、対応する被試験メモリから試験信号に応じて読み出されたデータが期待値と一致しない場合に当該被試験メモリの不良を検出する複数の不良検出部と、それぞれの被試験メモリに対応してそれぞれ設けられ、不良検出部が検出した当該被試験メモリにおける不良の記憶セルを特定するフェイル情報を記憶する複数のフェイルメモリと、それぞれの被試験メモリに対応してそれぞれ設けられ、フェイルメモリに記憶されたフェイル情報をバッファメモリにＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）転送する複数のバッファ部と、２以上の被試験メモリからなるグループごとに対応してそれぞれ設けられ、バッファメモリに転送された当該グループ内の被試験メモリのフェイル情報に基づいて、当該被試験メモリ内の不良の記憶セルを当該被試験メモリが有するいずれかの予備セルに置換することにより当該被試験メモリの不良を救済するための救済解を求める複数の解析処理部と、それぞれの被試験メモリに対応してそれぞれ設けられ、フェイルメモリに記憶されたフェイル情報に基づいて、救済解をハードウェア処理により求める複数のハードウェア解析部とを備え、複数の解析処理部は、対応するグループ内の被試験メモリに対応するハードウェア解析部により救済解が求められないことを条件として、ソフトウェア処理により救済解を求める試験装置を提供する。
【０００８】
バッファ部は、フェイルメモリにフェイル情報が記憶されたか否かをポーリングにより検出する検出部と、フェイル情報がフェイルメモリに記憶されたことを検出部が検出したことを条件として、フェイルメモリに記憶されたフェイル情報をバッファメモリにＤＭＡ転送するＤＭＡ部とを有してよい。
バッファ部は、被試験メモリについてのフェイル情報をバッファメモリにＤＭＡ転送し終えたことを、当該被試験メモリが属するグループに対応する解析処理部内のプロセッサに対して割り込みにより通知してよい。
【０００９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１０】
本発明によれば、複数の被試験メモリの救済解を効率的に算出することができる。
【発明を実施するための最良の形態】
【００１１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、本実施形態に係る試験装置２０の構成を示す。試験装置２０は、複数の被試験メモリ１０を同時に試験する。そして、試験装置２０は、それらの試験結果に基づき、それぞれの被試験メモリ１０についての、不良の記憶セルを予備セルに置換するための救済解を効率的に算出する。なお、本実施例において各被試験メモリ１０は、半導体デバイス全体に相当するものであってもよいし、半導体メモリのチップ内の記憶領域を分割したブロックに相当するものであってもよい。
【００１３】
試験装置２０は、複数のテストユニット２１と、複数のバッファ部２２と、複数の解析処理部２３と、ホスト制御部２４とを備える。
複数のテストユニット２１は、共に試験がされる複数の被試験メモリ１０の、それぞれに対応してそれぞれ設けられている。各テストユニット２１は、試験信号供給部３１と、不良検出部３２と、フェイルメモリ３３と、ハードウェア解析部３４とを有する。
【００１４】
試験信号供給部３１は、対応する被試験メモリ１０を試験するための試験信号を当該被試験メモリ１０に供給する。不良検出部３２は、対応する被試験メモリ１０から試験信号に応じて読み出されたデータが期待値と一致しない場合に当該被試験メモリ１０の不良を検出する。具体的には、不良検出部３２は、被試験メモリ１０が有する多数の記憶セルのなかから、不良の記憶セルを検出する。不良検出部３２は、検出した不良の記憶セルを特定するフェイル情報を、対応するフェイルメモリ３３に書き込む。フェイルメモリ３３は、不良検出部３２により書き込まれた被試験メモリ１０のフェイル情報を記憶する。ハードウェア解析部３４は、対応するフェイルメモリ３３に記憶されているフェイル情報に基づき救済解を算出する。ハードウェア解析部３４は、ソフトウェアを実行することによって演算処理をするＣＰＵ等のプロセッサを内部に含まず、専用のハードウェアによって救済解を算出する。
【００１５】
バッファ部２２は、それぞれの被試験メモリ１０に対応してそれぞれ設けられ、対応するテストユニット２１内のフェイルメモリ３３に記憶されたフェイル情報を、内部に有するバッファメモリにＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）転送する。
【００１６】
解析処理部２３は、２以上の被試験メモリ１０からなるグループごとに対応してそれぞれ設けられる。解析処理部２３は、そのグループを構成する複数の被試験メモリ１０についてフェイル情報を、バッファ部２２内から読み出す。そして、解析処理部２３は、読み出したフェイル情報に基づいて、そのグループを構成する複数の被試験メモリ１０についてのそれぞれの救済解を算出する。また、解析処理部２３は、ＣＰＵ等のプロセッサを内部に含み、当該プロセッサを用いてソフトウェア処理により救済解の算出を行う。解析処理部２３は、ハードウェア解析部３４が設けられている場合、当該ハードウェア解析部３４により求めることができない救済解の算出を行ってもよい。また、解析処理部２３は、ハードウェア解析部３４が規定時間内に演算終了しなかった場合に、演算を終了しなかった被試験メモリ１０についての演算を引き継いでもよい。
ホスト制御部２４は、試験装置２０全体を制御及び管理する。
【００１７】
このような試験装置２０は、ハードウェア解析部３４及び解析処理部２３により求められた救済解を被試験メモリ１０内に設定することにより、対応する被試験メモリ１０に当該救済解をフィードバックする。救済解が設定されることにより、被試験メモリ１０は、不良の記憶セルに対してデータの書き込み又は読み出し等のアクセスがあった場合に、そのアクセス先を不良の記憶セルから予備セルに置き換えることができる。
【００１８】
図２は、試験装置２０の各テストユニット２１による不良検出処理の流れを示す。
まず、試験信号供給部３１及び不良検出部３２は、対応する被試験メモリ１０の不良の記憶セルを検出し、不良の記憶セルを特定するフェイル情報を求める（ステップＳ１１）。続いて、試験信号供給部３１及び不良検出部３２は、フェイル情報をフェイルメモリ３３に書き込む（ステップＳ１２）。続いて、フェイルメモリ３３は、記憶しているフェイル情報がＤＭＡ転送により読み出されて、バッファ部２２に転送される（ステップＳ１３）。
【００１９】
続いて、不良の記憶セルの検出の対象となる被試験メモリ１０が、新たな被試験メモリ１０に交換され、各テストユニット２１に接続される（ステップＳ１４）。その後、各テストユニット２１は、再度ステップＳ１１に戻り、新たな被試験メモリ１０に対して、不良の記憶セルの記憶検出をする。以上のように、テストユニット２１は、ステップＳ１１からステップＳ１４までの処理を繰り返す。
【００２０】
図３は、バッファ部２２のブロック構成を示す。
それぞれのバッファ部２２は、バス制御部４１と、バスブリッジ４２と、バッファメモリ４３と、検出部４４と、ＤＭＡ部４５とを有する。バス制御部４１は、フェイルメモリ３３が接続されたバスと当該バッファ部２２の内部バスとの間で転送されるデータのフォーマットを変換する。バスブリッジ４２は、当該バッファ部２２が接続される解析処理部２３とのデータの送受信を制御する。バッファメモリ４３は、対応するフェイルメモリ３３から転送されたフェイル情報を記憶する。
【００２１】
検出部４４は、フェイルメモリ３３にフェイル情報が記憶されているか否かを、テストユニット２１に対してポーリングにより確認する。検出部４４は、フェイルメモリ３３に記憶されているフェイル情報を、当該フェイルメモリ３３からバッファメモリ４３へＤＭＡ転送するタイミングを、ＤＭＡ部４５に通知する。ＤＭＡ部４５は、検出部４４から転送タイミングの通知を受けた後に、フェイルメモリ３３に記憶されているフェイル情報を、当該フェイルメモリ３３からバッファメモリ４３へＤＭＡ転送する。また、検出部４４は、フェイル情報をバッファメモリ４３へＤＭＡ転送した後、バッファメモリ４３内にフェイル情報が記憶されていることを、解析処理部２３内のプロセッサに対して割り込みにより通知する。
【００２２】
図４は、バッファ部２２の処理の流れを具体的に示す。
検出部４４は、対応するテストユニット２１に対してポーリングし、当該テストユニット２１のステータスを確認する（ステップＳ２１）。例えば、検出部４４は、テストユニット２１の所定のレジスタに書き込まれているデータを読み出して、当該テストユニット２１のステータスを確認する。検出部４４は、フェイルメモリ３３内にフェイル情報が格納されている状態であると確認した場合には（ステップＳ２２  ＹＥＳ）、ＤＭＡ部４５に対して転送開始指示を与える（ステップＳ２３）。検出部４４は、フェイルメモリ３３内にフェイル情報が格納されていない状態であると確認した場合には、所定時間経過後にステップＳ２１に戻り再度ポーリングする（ステップＳ２２  ＮＯ）。
【００２３】
続いて、ＤＭＡ部４５は、検出部４４から転送開始指示を受けると、フェイルメモリ３３からフェイル情報を読み出して、バッファメモリ４３にＤＭＡ転送する（ステップＳ２４）。具体的には、ＤＭＡ部４５は、フェイルメモリ３３の所定の記憶領域に記憶されているデータを、バッファメモリ４３にバースト転送する。
【００２４】
フェイル情報をバッファメモリ４３にＤＭＡ転送し終えると、続いて、ＤＭＡ部４５は、転送が終了したことを、被試験メモリ１０が属するグループに対応する解析処理部２３内のプロセッサに対して割り込みにより通知する（ステップＳ２５）。解析処理部２３内のプロセッサは、転送終了の旨が割り込みにより通知された場合、その割り込み通知をしたバッファ部２２内に対してアクセスし、当該バッファ部２２のバッファメモリ４３に記憶されたフェイル情報を読み出す（ステップＳ２６）。解析処理部２３は、読み出したフェイル情報に基づき、対応した被試験メモリ１０の救済解を算出する。そして、検出部４４は、解析処理部２３によるフェイル情報の読み出しが完了したと判断すると（ステップＳ２７）、再度ステップＳ２１に戻りポーリングを行う。
以上のように、バッファ部２２は、ステップＳ２１からステップＳ２７までの処理を繰り返すことにより、フェイル情報を、フェイルメモリ３３から解析処理部２３へ逐次転送することができる。
【００２５】
以上のような試験装置２０によれば、２以上の被試験メモリ１０のグループ毎に解析処理部２３を設けている。このため、試験装置２０によれば、解析処理部２３に高速のプロセッサを適用しても、装置全体としては低コストにできる。従って、試験装置２０によれば、高速のプロセッサを用いることができるので当該解析処理部２３により実行されるプログラムの開発等を容易に行うことができ、また、開発が容易な汎用のオペレーションシステムを搭載することもできる。
【００２６】
また、試験装置２０によれば、テストユニット２１から解析処理部２３に対してフェイル情報をＤＭＡ転送するバッファ部２２を、それぞれの被試験メモリ１０に対応させて設けている。このため、試験装置２０によれば、フェイルメモリ３３にフェイル情報が格納されてから読み出しが完了するまでの時間を短縮することができ、試験のスループットを向上させることができる。
また、試験装置２０によれば、１つの解析処理部２３が処理する被試験メモリ１０の数、及び、グループに含まれる被試験メモリ１０の組み合わせは任意でよく、当該試験装置２０の解析性能及び被試験メモリ１０に対する試験内容等に応じて、適切な設定で試験することができる。
【００２７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００２８】
【図１】本実施形態に係る試験装置２０の構成を示す。
【図２】試験装置２０の各テストユニット２１による不良検出処理の流れを示す。
【図３】バッファ部２２のブロック構成を示す。
【図４】バッファ部２２の処理の流れを示す。
【符号の説明】
【００２９】
１０  被試験メモリ
２０  試験装置
２１  テストユニット
２２  バッファ部
２３  解析処理部
２４  ホスト制御部
３１  試験信号供給部
３２  不良検出部
３３  フェイルメモリ
３４  ハードウェア解析部
４１  バス制御部
４２  バスブリッジ
４３  バッファメモリ
４４  検出部
４５  ＤＭＡ部
【図１】
0004749812.tif 000002
【図２】
0004749812.tif 000003
【図３】
0004749812.tif 000004
【図４】
0004749812.tif 000005