(57)【特許請求の範囲】
【請求項１】
シリアル入力されるＮビット（Ｎは自然数）のアドレス信号に対応するメモリセルに記憶されたデータを出力する半導体記憶装置であって、
前記Ｎビットのアドレス信号をシリアル入力し当該アドレス信号のうち最初にシリアル入力されるものからＭビット（Ｍは、１≦Ｍ≦Ｎ−１なる自然数）のアドレス信号をデコードしてこのアドレス信号で指示されるメモリセルを全て選択するデコード部と、
当該デコード部で選択されたＭビットのアドレス信号で指示されるメモリセルに接続されたビット線を活性させる活性手段と、
前記Ｎビットのアドレス信号のうちデコードしたＭビットを除くアドレス信号及びセンスアンプ信号に基づいて、前記活性手段で活性されたビット線のうちセンスアンプに接続すべきビット線を選択するビット線選択手段と、
前記センスアンプ信号により活性状態となり且つ前記ビット線選択手段で選択されたビット線についてデータ確定動作を行い確定結果を出力するセンスアンプ部と、を備え、
前記センスアンプ信号は、前記Ｎビットのアドレス信号が全て前記デコード部に入力された時点でこれをトリガとして出力され、
前記活性手段は、前記ビット線選択手段でビット線の選択動作が行われるタイミングを基準として設定した所定時間だけ、前記選択動作が行われるタイミングに先立って前記ビット線を活性させることを特徴とする半導体記憶装置。
【請求項２】
シリアル入力されるＮビット（Ｎは自然数）のアドレス信号に対応するメモリセルに記憶されたデータを出力する半導体記憶装置であって、
前記Ｎビットのアドレス信号をシリアル入力し当該アドレス信号のうち最初にシリアル入力されるものからＭビット（Ｍは、１≦Ｍ≦Ｎ−１なる自然数）のアドレス信号をデコードしてこのアドレス信号で指示されるメモリセルを全て選択するデコード部と、
当該デコード部で選択されたＭビットのアドレス信号で指示されるメモリセルに接続されたビット線を活性させる活性手段と、
前記Ｎビットのアドレス信号のうちデコードしたＭビットを除くアドレス信号及びセンスアンプ信号に基づいて、前記活性手段で活性されたビット線のうちセンスアンプに接続すべきビット線を選択するビット線選択手段と、
前記センスアンプ信号により活性状態となり且つ前記ビット線選択手段で選択されたビット線についてデータ確定動作を行い確定結果を出力するセンスアンプ部と、を備え、
前記センスアンプ信号は、前記Ｎビットのアドレス信号が全て前記デコード部に入力された時点でこれをトリガとして出力され、
前記活性手段は、前記デコード部において前記Ｍビットのアドレス信号の入力終了後であり且つ前記ビット線選択手段での選択動作よりも少なくとも前記センスアンプ部のデータ確定動作に伴うビット線のディスチャージに要する処理時間よりも前に、前記ビット線を活性させるようになっていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、センスアンプを含んで構成される半導体記憶装置に関わり、特に、センスアンプ規律とならず且つその読み出し時間の短縮を図ることの可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、センスアンプ規律とならない半導体記憶装置としては、例えば本出願人が先に提案した、特開平１１−２８８５９４号公報に記載された方法等がある。
すなわち、図５に示すように、クロックに同期してアドレス信号をシリアルに入力し、最下位ビットを除くアドレス信号をこれに対応するカラムデコーダ又はローデコーダに出力して、最下位ビットを除くアドレス信号で特定されるメモリセルのデータを全て選択し、センスアンプ兼ラッチ回路６１，６２でデータ確定動作後、選択部８５が、最下位ビットの値に応じてセンスアンプ兼ラッチ回路６１又は６２の何れかでの確定結果を選択出力することによって、入力されるアドレス信号で特定されるデータを読み出すようにしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体記憶装置においては、センスアンプ兼ラッチ回路６１，６２が動作する際には、ビットラインの寄生容量をディスチャージする必要があるため、データが“０”の場合の読み出しが“１”の場合の読み出しに比較して遅くなるという問題がある。
【０００４】
また、実際には何れか一つのセンスアンプ兼ラッチ回路を選択しその出力信号を、指定されたアドレス信号に対応する信号として出力するにも係わらず、複数のセンスアンプ兼ラッチ回路を必要とするという問題がある。
そこで、この発明は、上記従来の未解決の課題に着目してなされたものであって、読み出し時間の短縮を図ることの可能なセンスアンプ規律とならない半導体記憶装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係る半導体記憶装置は、シリアル入力されるＮビット（Ｎは自然数）のアドレス信号に対応するメモリセルに記憶されたデータを出力する半導体記憶装置であって、前記Ｎビットのアドレス信号をシリアル入力し当該アドレス信号のうち最初にシリアル入力されるものからＭビット（Ｍは、１≦Ｍ≦Ｎ−１なる自然数）のアドレス信号をデコードしてこのアドレス信号で指示されるメモリセルを全て選択するデコード部と、当該デコード部で選択されたＭビットのアドレス信号で指示されるメモリセルに接続されたビット線を活性させる活性手段と、前記Ｎビットのアドレス信号のうちデコードしたＭビットを除くアドレス信号及びセンスアンプ信号に基づいて、前記活性手段で活性されたビット線のうちセンスアンプに接続すべきビット線を選択するビット線選択手段と、前記センスアンプ信号により活性状態となり且つ前記ビット線選択手段で選択されたビット線についてデータ確定動作を行い確定結果を出力するセンスアンプ部と、を備え、前記センスアンプ信号は、前記Ｎビットのアドレス信号が全て前記デコード部に入力された時点でこれをトリガとして出力され、前記活性手段は、前記ビット線選択手段でビット線の選択動作が行われるタイミングを基準として設定した所定時間だけ、前記選択動作が行われるタイミングに先立って前記ビット線を活性させることを特徴としている。
【０００６】
また、請求項２に係る半導体記憶装置は、シリアル入力されるＮビット（Ｎは自然数）のアドレス信号に対応するメモリセルに記憶されたデータを出力する半導体記憶装置であって、前記Ｎビットのアドレス信号をシリアル入力し当該アドレス信号のうち最初にシリアル入力されるものからＭビット（Ｍは、１≦Ｍ≦Ｎ−１なる自然数）のアドレス信号をデコードしてこのアドレス信号で指示されるメモリセルを全て選択するデコード部と、
当該デコード部で選択されたＭビットのアドレス信号で指示されるメモリセルに接続されたビット線を活性させる活性手段と、前記Ｎビットのアドレス信号のうちデコードしたＭビットを除くアドレス信号及びセンスアンプ信号に基づいて、前記活性手段で活性されたビット線のうちセンスアンプに接続すべきビット線を選択するビット線選択手段と、前記センスアンプ信号により活性状態となり且つ前記ビット線選択手段で選択されたビット線についてデータ確定動作を行い確定結果を出力するセンスアンプ部と、を備え、前記センスアンプ信号は、前記Ｎビットのアドレス信号が全て前記デコード部に入力された時点でこれをトリガとして出力され、前記活性手段は、前記デコード部において前記Ｍビットのアドレス信号の入力終了後であり且つ前記ビット線選択手段での選択動作よりも少なくとも前記センスアンプ部のデータ確定動作に伴うビット線のディスチャージに要する処理時間よりも前に、前記ビット線を活性させるようになっていることを特徴としている。
【０００７】
この請求項１または請求項２に係る発明では、自然数であるＮビットのアドレス信号（ＡＮ−１〜Ａ０）のうち、最初にシリアル入力されるものからＭビット（Ｍは１≦Ｍ≦Ｎ−１の自然数）のアドレス信号（ＡＮ−１〜ＡＮ−Ｍ）をデコードして、このアドレス信号（ＡＮ−１〜ＡＮ−Ｍ）で指示されるメモリセル全てがデコード部で選択される。そして、この選択されたＭビットのアドレス信号で指示されるメモリセルに接続されたビット線が活性され、Ｎビットのアドレス信号のうちのデコードしたＭビットを除くアドレス信号と前記Ｎビットのアドレス信号が全て前記デコード部に入力された時点でこれをトリガとして出力されるセンスアンプ信号とに基づいて、活性されたビット線のうち、デコードしたＭビットを除くアドレス信号で特定されるアドレスのビット線が、センスアンプに接続すべきビット線として選択され、この選択されたビット線についてセンスアンプ部においてデータ確定動作が行われて、指定されたアドレス信号（ＡＮ−１〜Ａ０）のデータの読み出しが行われる。
【０００８】
ここで、デコード部がアドレス信号（ＡN-1 〜ＡN-M ）で指定されるメモリセルを全て選択してビット線を活性した後、これらビット線のうち、アドレス信号（ＡN-M 〜Ａ0 ）で特定されるビット線が選択されてセンスアンプ部に供給されて確定動作が行われることになる。
したがって、ビット線に寄生容量が生じていたとしてもビット線が活性された時点でビット線のディスチャージが開始されることになるから、活性タイミングに応じてディスチャージに要する処理時間を短縮することが可能となり、センスアンプ規律とならない半導体記憶装置を実現することが可能となる。
【０００９】
例えば、ビット線選択手段でのビット線の選択動作よりも所定時間先立ってビット線の活性を行うようにすれば、少なくともビット線選択手段でのビット線の選択動作を行う時点では既にディスチャージが開始されていることになるから、センスアンプ部での確定動作の際のディスチャージに要する処理時間を短縮することが可能となる。
【００１０】
特に、デコード部において前記Ｍビットのアドレス信号の入力終了後であり且つビット線選択手段での選択動作の開始時点よりも少なくともセンスアンプの動作に伴うディスチャージに要する処理時間よりも前に、ビット線の活性を行えば、センスアンプの確定動作を行う際には、ビット線のディスチャージは終了しているから速やかに確定動作に移行することが可能となる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、本発明に係る半導体記憶装置のブロック構成図である。
なお、アドレス信号は、Ａ7 〜Ａ0 までの８ビットとし、Ａ7 を最上位ビット、Ａ0 を最下位ビットとし、Ａ7 〜Ａ4 を上位側アドレス、Ａ3 〜Ａ1 を下位側アドレス、Ａ0 をＬＳＢアドレスとして説明する。
【００１２】
この半導体記憶装置は、クロック信号に同期してアドレス信号をシリアルに入力するシフトレジスタ１１と、当該シフトレジスタ１１からのアドレス信号のうち、下位側アドレス（Ａ3 〜Ａ1 ）をカラムデコーダ３３に、上位側アドレス（Ａ7 〜Ａ4 ）をローデコーダ３４に、ＬＳＢアドレス（Ａ0 又はＡ0 を反転したもの）をＬＳＢデコーダ３５に出力するアドレスバッファ２１と、プリセンス信号に応じて前記下位側アドレスに該当する信号線ＣＬ０〜ＣＬ７を選択するカラムデコーダ３３と、プリセンス信号に応じて前記上位側アドレスに該当する信号線ＷＬ０〜ＷＬｍを選択するローデコーダ３４と、ＬＳＢアドレスに応じて信号線ＬＳ０又はＬＳ１の何れかを選択するＬＳＢデコーダ３５と、メモリセルを複数有するメモリセル群５１と、ビット線トランスファゲート４１と、前記ＬＳＢデコーダ３５で選択される信号線ＬＳ０又はＬＳ１に応じて、ビット線トランスファゲート４１からの１ワードに相当する信号線ＢＬ０〜ＢＬ７の組、及び１ワードに相当するＢＬ８〜ＢＬ１５の組の何れかの組を選択する選択部８５と、センスアンプ信号に応じて前記選択部８５の出力信号ＳＬ０〜ＳＬ７に対してデータ確定動作を行うセンスアンプ兼ラッチ回路６５と、当該センスアンプ兼ラッチ回路６５の出力信号を順次出力する出力バッファ７１と、を有している。
【００１３】
前記ＬＳＢデコーダ３５は、例えば二つのＡＮＤ回路３５ａ及び３５ｂで構成され、アドレスバッファ２１からのＬＳＢアドレスＡ0 が一方のＡＮＤ回路例えば３５ａに入力され、ＬＳＢアドレスＡ0 の反転信号が他方のＡＮＤ回路３５ｂに入力される。また、各ＡＮＤ回路３５ａ及び３５ｂには、センスアンプ信号が入力され、ＡＮＤ回路３５ａでは、センスアンプ信号及びＬＳＢアドレスＡ0 が共に“Ｈ”レベルであるときにその出力であるＬＳ１信号を“Ｈ”レベルとして出力して信号線ＬＳ１を選択し、ＡＮＤ回路３５ｂでは、センスアンプ信号及びＬＳＢアドレスＡ0 の反転信号が共に“Ｈ”レベルであるときにその出力信号であるＬＳ０信号を“Ｈ”レベルとして出力して信号線ＬＳ０を選択する。
【００１４】
前記センスアンプ兼ラッチ回路６５は、１ワード分の信号線に対応するセンスアンプ、この場合８個のセンスアンプを含んで構成され、選択部８５からの８ビット分の出力信号に対して、各センスアンプにおいて各データのそれぞれを増幅して「１」又は「０」を判別し、判別したデータをラッチする。そして、ラッチされた８ビットのパラレルデータはパラレル／シリアル変換されて出力バッファ７１に出力される。
【００１５】
前記センスアンプ信号はセンスアンプを活性状態にする信号であって、センスアンプ兼ラッチ回路６５はセンスアンプ信号が“Ｈ”レベルであるときに活性状態となるようになっている。また、前記プリセンス信号は、センスアンプは不活性状態であるが、メモリセルをその記憶データの読み出し時と同じ状態にするための信号であって、具体的には、メモリセルの選択ゲートをオン状態にし、メモリセルのゲートに読み出し電圧を印加し、且つメモリセルのソースをＧＮＤレベルにするための信号である。
【００１６】
そして、半導体記憶装置がクロック信号の立ち下がりで作動するようにした回路であってその周期をＴとすると、前記プリセンス信号は、ＬＳＢアドレスの読み込みを行ったクロック信号の次のクロック信号の立ち下がりよりも多くとも３／２Ｔ周期前の時点で“Ｈ”レベルとなり、ＬＳＢアドレスの読み込み周期Ｔが終了した時点で“Ｌ”レベルとなるように設定される。また、センスアンプ信号は、ＬＳＢアドレスの読み込みを行ったクロック信号の次のクロック信号の立ち下がりよりも多くともＴ／２周期前の時点で“Ｈ”レベルとなり、ＬＳＢアドレスの読み込み周期Ｔが終了した時点で“Ｌ”レベルとなるように設定される。
【００１７】
よって、例えばアドレスバッファ２１にアドレス信号Ａ1 の供給が開始されるクロック信号の立ち下がりからＴ／２（Ｔはクロック信号の周期）だけ遅延したクロック信号の次の立ち上がりをトリガとして、“Ｈ”レベルとして出力される。また、このプリセンス信号の立ち上がりよりも１周期（Ｔ）後のクロック信号の立ち上がりをトリガとしてセンスアンプ信号が“Ｈ”レベルとして出力され、クロック信号の次の立ち下がりでプリセンス信号及びセンスアンプ信号は共に“Ｌ”レベルにリセットされる。なお、これらプリセンス信号及びセンスアンプ信号は、例えば、アドレスバッファ２１がアドレス信号Ａ1 を受信したのをトリガとしてタイミング信号を発生させこれに基づいて、プリセンス信号及びセンスアンプ信号を生成すること等によって生成される。
【００１８】
図２は、ビット線トランスファゲート４１及びメモリセル群５１の構成図である。今、ローデコーダ３４によってＷＬ０〜ＷＬｍの何れかの信号線が選択されているものとすると、次にカラムデコーダ３３によってＣＬ０〜ＣＬ７の何れかの信号線が選択されたならば、アドレス信号の最下位アドレスＡ0 が「１」の場合に選択されるべきメモリセルマットに記憶される８ビットのデータがこれに対応するビット線トランスファゲート４１を構成する例えばトランスファゲートＢ３を介してマルチプレクサからなる選択部８５に送られると共に、最下位アドレスＡ0 が「０」の場合に選択されるべきメモリセルマットに記憶される８ビットのデータが例えばトランスファゲートＢ４を介して選択部８５に送られるようになっている。
【００１９】
そして、選択部８５は、ＬＳＢデコーダ３５からの信号ＬＳ０又はＬＳ１に応じて、ＬＳＢデコーダ３５で選択されたＬＳ０又はＬＳ１に対応するトランスファゲートＢ３又はＢ４からの８ビットからなる１ワード分の信号の組の何れか一方を選択し、これらを順次センスアンプ兼ラッチ回路６５に出力する。
この選択部８５は、図１に示すように、Ｐ型ＭＯＳＦＥＴ８０及びＮ型ＭＯＳＦＥＴ８１のドレイン、ソース同士を接続すると共に、Ｐ型ＭＯＳＦＥＴ８２及びＮ型ＭＯＳＦＥＴ８３のドレイン、ソース同士を接続した二組のＦＥＴ対から構成されている。そして、この二組のＦＥＴ対が、前記センスアンプ兼ラッチ回路６５を構成する複数のセンスアンプそれぞれに対応して設けられている。
【００２０】
そして、図３の概略図に示すように、二組のＦＥＴ対のうちの一方、例えば、Ｐ型及びＮ型ＭＯＳＦＥＴ８０及び８１で構成されるＦＥＴ対には、ビット線トランスファゲート４１を構成するトランジスタのうち、各信号線ＣＬが選択されたときのＬＳＢアドレスＡ0 が“０”のときの同一ビットに対応する各トランジスタが接続される。つまり、図３において、カラムデコーダ３３で例えば信号線ＣＬ０が選択されたときには、カラムデコーダ３３で信号線ＣＬ０が選択されたときのＬＳＢアドレスＡ0 が“０”のときの例えば１ビット目に相当する信号がＦＥＴ対８１，８２に出力され、またカラムデコーダ３３で信号線ＣＬ５が選択されたときには信号線ＣＬ５が選択されたときの１ビット目に相当する信号が前記ＦＥＴ対８１，８２に出力されるようになっている。
【００２１】
同様に、Ｐ型及びＮ型ＭＯＳＦＥＴ８２，８３で構成されるＦＥＴ対には、ビット線トランスファゲート４１を構成するトランジスタのうち、各信号線ＣＬが選択されたときのＬＳＢアドレスＡ0 が“１”のときの同一ビットに対応する各トランジスタが接続される。
そして、Ｐ型ＭＯＳＦＥＴ８０のゲート及びＮ型ＭＯＳＦＥＴ８３のゲートにＡＮＤ回路３５ｂからの信号ＬＳ０が入力され、Ｎ型ＭＯＳＦＥＴ８１のゲート及びＰ型ＭＯＳＦＥＴ８２のゲートにＡＮＤ回路３５ａからの信号ＬＳ１が入力され、このＬＳ０及びＬＳ１に応じて各ＭＯＳＦＥＴ８０〜８３が作動して、ＬＳＢアドレスＡ0 に応じた信号線ＢＬからのデータがセンスアンプ兼ラッチ回路６５に供給されるようになっている。
【００２２】
ここで、アドレスバッファ２１、カラムデコーダ３３及びローデコーダ３４がデコード部に対応し、カラムデコーダ３３及びローデコーダ３４においてプリセンス信号に応じてメモリセルを活性する処理が活性手段に対応し、ＬＳＢデコーダ３５及び選択部８５がビット線選択手段に対応し、センスアンプ兼ラッチ回路６５がセンスアンプ部に対応している。
【００２３】
次に、上記実施の形態の動作を、図４のタイミングチャートに基づいて説明する。
８ビットのアドレス信号の上位側アドレスと下位側アドレスとがクロック信号に同期してシリアル信号として順次シフトレジスタ１１に供給され、アドレス信号Ａ7 〜Ａ1 が供給されると、シフトレジスタ１１は、シリアルのアドレス信号をパラレル信号に変換しアドレスバッファ２１に送る。この時点ではまだＬＳＢアドレスＡ0 は供給されていない。
【００２４】
アドレスバッファ２１では、下位アドレスＡ3 〜Ａ1 をカラムデコーダ３３に出力すると共に、上位アドレスＡ7 〜Ａ4 をローデコーダ３４に出力する。
カラムデコーダ３３及びローデコーダ３４では、入力されたアドレスをそれぞれデコードするが、この時点ではプリセンス信号が“Ｌ”レベルであるから、信号線ＣＬ及びＷＬの選択は行わず、すなわち各信号線ＣＬ及びＷＬは“Ｌ”レベルを維持する。
【００２５】
そして、時点ｔ1 でシフトレジスタ１１からアドレスバッファ２１にアドレス信号Ａ1 が供給されると、これをトリガとしてプリセンス信号が“Ｈ”レベルとしてカラムデコーダ３３及びローデコーダ３４に出力される。
カラムデコーダ３３及びローデコーダ３４では、プリセンス信号が“Ｈ”レベルとなると、デコードしたアドレス信号に対応する信号線ＣＬ０〜ＣＬ７及びＷＬ０〜ＷＬｍの何れかを選択してこれを“Ｈ”レベルとして出力し、メモリセルのゲートに読み出し電圧を印加しメモリセルのソースをＧＮＤレベルに制御する。
【００２６】
すると、カラムデコーダ３３及びローデコーダ３４で選択された信号線に対応するメモリセル群５１のメモリセルマットに記憶されるデータがビット線に出力され、例えば、記憶データが零である場合には、プリセンス信号が“Ｈ”レベルとなった時点で、チップイネーブルとなった時にプリチャージが既に行われていたビットライン電位が低下しディスチャージが行われる。
【００２７】
一方、時点ｔ2 でアドレス信号Ａ1 に続いてアドレスバッファ２１にＬＳＢアドレスＡ0 が供給されると、これをトリガとしてセンスアンプ信号が“Ｈ”レベルとして出力される。
また、アドレスバッファ２１では、アドレス信号Ａ1 に続いてシフトレジスタ１１からＬＳＢアドレスＡ0 が入力されると、これを前記ＬＳＢデコーダ３５のＡＮＤ回路３５ａに出力すると共に、その反転信号をＡＮＤ回路３５ｂに出力する。
【００２８】
したがって、ＬＳＢデコーダ３５では、センスアンプ信号が“Ｈ”レベルである間、ＡＮＤ回路３５ａ又は３５ｂの出力である信号ＬＳ０又はＬＳ１の何れか一方が“Ｈ”レベルとなり、信号ＬＳ０が“Ｈ”レベルのときには選択部８５においてビット線ＢＬ８〜ＢＬ１５が選択されてその出力がセンスアンプ兼ラッチ回路６５に出力され、このときセンスアンプ信号が“Ｈ”レベルであるから、ここでデータの確定動作が行われてその結果が出力バッファ７１を介して出力される。
【００２９】
一方、信号ＬＳ１が“Ｈ”レベルのときには選択部８５においてビット線ＢＬ０〜ＢＬ７が選択されてその出力がセンスアンプ兼ラッチ回路６５に出力され、センスアンプ信号が“Ｈ”レベルであるからセンスアンプ兼ラッチ回路６５において確定動作が行われその結果が出力バッファ７１を介して出力される。ここで、図３の概略図に示すように、ビットラインには寄生容量ＣＢ１，ＣＢ２が生じるが、センスアンプ信号が“Ｈ”レベルとなってセンスアンプ６５が作動する以前に、選択部８５よりもメモリセル群５１側のビットラインは既にディスチャージされている。したがって、センスアンプ６５が動作する際には、ビットラインの寄生容量ＣＢ１，ＣＢ２をディスチャージする必要がない。
【００３０】
したがって、メモリセル群５１からデータ“０”を読み出す場合であっても、センスアンプが動作する際には既にディスチャージが行われているから、センスアンプ直前のノードの変化が速く、読み出しを速やかに行うことができる。よって、その分読み出し時間の短縮を図ることができる。
また、選択部８５によって、ＬＳＢアドレスＡ０が“１”であるときに対応するビット線ＢＬ０〜ＢＬ７、及びＬＳＢアドレスＡ０が“０”であるときに対応するビット線ＢＬ８〜ＢＬ１５の何れかを選択した後、これをセンスアンプ兼ラッチ回路６５において処理するようにしているから、従来のようにセンスアンプ兼ラッチ回路６５を二組設ける必要はない。
【００３１】
また、このように、プリセンス信号の出力タイミングによってセンスアンプの読み出し時間を短縮することができるから、センスアンプ規律とならない半導体記憶装置を実現することができる。
なお、上記実施の形態においては、８ビットのアドレス信号について、８ビットのデータを読み出すようにした場合について説明したが、これに限るものではなく、任意のビット数のアドレス信号についても適用することができる。
【００３２】
また、上記実施の形態においては、ＬＳＢアドレスＡ0 が“０”である場合のデータと“１”である場合のデータとを読み出しておき、ＬＳＢアドレスＡ0 が“１”であるか“０”であるかに基づいて選択部８５において何れか一方を選択するようにした場合について説明したが、これに限るものではない。つまり、アドレス信号のうち最初にシリアル入力されるものから任意のビット数を除いた残りのビット数に基づいて、残りのビット数をＹとすると、２Y-1 個の選択部８５を設け、任意のビット数のアドレス信号がアドレスバッファ２１に供給された時点でプリセンス信号を“Ｈ”レベルにしてこのアドレス信号で特定されるメモリセルを全て選択して、アドレス信号の残りのビットのビット値の組み合わせ毎に、そのメモリデータを選択部８５に出力しておき、アドレス信号のうち残りのビットが全てアドレスバッファ２１に供給された時点でセンスアンプ信号を“Ｈ”レベルにして残りのビットのビット値で特定される選択部８５からのデータをセンスアンプ兼ラッチ回路６５に供給するようにすればよい。
【００３３】
このようにすることによって、ビットラインディスチャージの開始からセンスアンプでの処理開始までの時間を延長することができるから、ビットラインの寄生容量等に応じて調整するようにすれば効果的である。
【００３４】
【発明の効果】
以上説明したように、本発明の請求項１または請求項２に係る半導体記憶装置によれば、Ｎビットのアドレス信号（ＡＮ−１〜Ａ０）のうち、最初にシリアル入力されるものからＭビットのアドレス信号（ＡＮ−１〜ＡＮ−Ｍ）をデコードして、このアドレス信号（ＡＮ−１〜ＡＮ−Ｍ）で指示されるメモリセル全てを選択してこれを活性し、このうち、残りのアドレス信号で特定されるアドレスのビット線を選択しこれについてセンスアンプ部においてデータ確定動作が行うようにしたから、センスアンプ規律とならない半導体記憶装置を実現することができる。
【００３５】
特に、ビット線選択手段でのビット線の選択動作よりも所定時間先立ってビット線の活性を行うようにすれば、少なくともビット線選択手段でのビット線の選択動作を行う時点では既にディスチャージが行われていることになるから、センスアンプ部での確定動作の際のディスチャージに要する処理時間を短縮することができる。
【００３６】
また、デコード部において前記Ｍビットのアドレス信号の入力終了後であり且つビット線選択手段での選択動作の開始時点よりも少なくともセンスアンプの動作に伴うディスチャージに要する処理時間よりも前に、ビット線の活性を行うことによって速やかに確定動作に移行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体記憶装置のブロック構成図である。
【図２】図１の回路構成の一例を示す回路図である。
【図３】  図１の選択部８５とビット線トランスファゲート４１との接続部分を説明するための概略図である。
【図４】  本発明の動作説明に供するタイミングチャートである。
【図５】  従来の半導体記憶装置のブロック構成図である。
【符号の説明】
１１  シフトレジスタ
２１  アドレスバッファ
３３  カラムデコーダ
３４  ローデコーダ
３５  ＬＳＢデコーダ
４１  ビット線トランスファゲート
５１  メモリセル群
６５  センスアンプ兼ラッチ回路
７１  出力バッファ
８５  選択部
【図１】
0004808838.tif 000002
【図２】
0004808838.tif 000003
【図３】
0004808838.tif 000004
【図４】
0004808838.tif 000005
【図５】
0004808838.tif 000006