(57)【特許請求の範囲】
【請求項１】
半導体を含んでパッケージ化されており、
能動素子が形成された半導体基板と、
前記半導体基板上に形成された配線と、
前記配線と同一レイヤーの導電層がメッシュ状に加工されてなるメッシュ状導電層である前記半導体基板上に形成された電磁波遮蔽層と、
能動素子が形成され、前記電磁波遮蔽層の上層にマウントされた半導体チップと
を有し、
前記半導体基板と前記半導体チップは、一方がデジタルチップであり、他方がアナログチップである
半導体装置。
【請求項２】
前記半導体基板上に複数の樹脂層が積層して形成された絶縁層と、
前記絶縁層中に形成された前記配線に接続する配線層と
をさらに有し、
前記半導体チップが、前記配線層に接続して前記絶縁層中に埋め込まれている
請求項１に記載の半導体装置。
【請求項３】
前記メッシュ状導電層が一定電位に固定されて用いられる
請求項１または２に記載の半導体装置。
【請求項４】
前記メッシュ状導電層は、前記半導体基板と前記半導体チップ間に生じるノイズの周波数に応じたサイズの開口部が多数配列して形成されてメッシュ状となっている
請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記メッシュ状導電層の開口部の大きさが３０μｍ□〜１５０μｍ□である
請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記絶縁層が、前記半導体チップがマウントされたレイヤーにおける前記半導体チップの外周において前記半導体チップから所定の距離を離間して形成された枠状樹脂層を含み、
前記半導体チップが前記枠状樹脂層に嵌入してマウントされている
請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記メッシュ状導電層が少なくとも前記半導体基板及び前記半導体チップのいずれかに熱的に接続して熱放散を促進する層となっている
請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記メッシュ状導電層が、複数の導電層の積層体である
請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
半導体を含んでパッケージ化された半導体装置を製造するために、
能動素子が形成された半導体基板上に、配線と、前記配線と同一レイヤーの導電層をメッシュ状に加工したメッシュ状導電層からなる電磁波遮蔽層を形成する工程と、
前記電磁波遮蔽層の上層に、能動素子が形成された半導体チップをマウントする工程と
を有し、
前記半導体基板と前記半導体チップとして、一方をデジタルチップとし、他方をアナログチップとする
半導体装置の製造方法。
【請求項１０】
前記半導体基板上に複数の樹脂層が積層して絶縁層を形成する工程と、
前記絶縁層中に前記配線に接続する配線層を形成する工程と
をさらに有し、
前記半導体チップをマウントする工程において、前記配線層に接続して前記絶縁層中に埋め込まれるように形成する
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記メッシュ状導電層を形成する工程と、前記半導体チップをマウントする工程において、ウェハ状態の前記半導体基板について、半導体装置形成領域において、前記メッシュ状導電層を形成し、前記半導体チップをマウントする
請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記メッシュ状導電層を形成する工程において、前記半導体基板上に、前記半導体基板と前記半導体チップ間に生じるノイズの周波数に応じたサイズの開口部が多数配列してなるメッシュ状として形成する
請求項９〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記メッシュ状導電層を形成する工程において、前記メッシュ状導電層の開口部の大きさを３０μｍ□〜１５０μｍ□として形成する
請求項９〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記絶縁層を形成する工程において、前記半導体チップがマウントされるレイヤーにおける前記半導体チップの外周において前記半導体チップから所定の距離を離間して枠状樹脂層を形成する工程をさらに有し、
前記半導体チップをマウントする工程においては前記枠状樹脂層に嵌入してマウントする
請求項１０〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記メッシュ状導電層を形成する工程において、少なくとも前記半導体基板及び前記半導体チップのいずれかに熱的に接続して熱放散を促進する層として前記メッシュ状導電層を形成する
請求項９〜１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記メッシュ状導電層を形成する工程において、前記メッシュ状導電層として複数の導電層を積層させて形成する
請求項９〜１５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に能動素子や受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
【０００４】
さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでいる。
【０００５】
上記のようなＳｉＰ形態の半導体装置において、例えば、デジタルチップとデジタルチップ、デジタルチップとアナログチップ、アナログチップとアナログチップなど、能動素子を含むチップを２個以上含んで一体化した半導体装置が知られており、例えば、特許文献１に上記のＳｉＰ形態の半導体装置の構成が開示されている。
【０００６】
上記のようなＳｉＰ形態の半導体装置において、デジタルチップとデジタルチップ、デジタルチップとアナログチップ、アナログチップとアナログチップなど、能動素子を含むチップを２個以上含んで一体化した半導体装置が知られている。
【０００７】
例えばアナログチップとデジタルチップをスタック型にした半導体装置では、特にデジタルチップからアナログチップへのデジタルノイズの影響が存在するため、デジタルチップとアナログチップの間隔を十分距離を離す必要がある。
【０００８】
上記のノイズの影響を低減するため、特許文献１に記載のように、同一平面上に平置きした構造が取られることが多い。
しかしながら、上記のような２つ以上の半導体チップを平置きにする構造では、半導体装置全体のサイズが大きくなってしまい、小型化の要求を満足しない。
【０００９】
また、特許文献２にはアナログチップとデジタルチップをスタック型にした半導体装置が記載されている。
２つ以上の半導体チップを縦置きしたスタック構造とした場合には、ノイズを遮蔽する構造を設けることが考えられ、例えば、ノイズ遮蔽シートを介在させることが考えられるが、ノイズ遮蔽シートは厚さが１００μｍ以下のものは存在しないため、薄型化を実現しながらスタック構造を採用することは事実上できない。
【００１０】
このため、有機基板の両側にアナログ及びデジタルチップをそれぞれ実装することが行われているが、基板のスルーホールと片側に外部電極の形成が必要であり、全体の厚さが厚くなってしまうので薄型化は困難となっている。
【００１１】
上記では特にアナログチップとデジタルチップを有する半導体装置について説明したが、デジタルチップとデジタルチップ、あるいは、アナログチップとアナログチップの組み合わせにおいてもチップ間のノイズの影響を低減することが望まれており、スタック型に一体化する場合の課題となっている。
【特許文献１】特開平５−１１４６９３号公報
【特許文献２】特開２００３−１２４２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
解決しようとする問題点は、ＳｉＰ形態の半導体装置において２個以上の半導体チップをスタック型に一体化する場合のチップ間に作用するノイズを抑制することが困難である点である。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、能動素子が形成された半導体基板と、前記半導体基板上に形成された電磁波遮蔽層と、能動そしが形成され、前記電磁波遮蔽層の上層にマウントされた半導体チップとを有する。
【００１４】
上記の本発明の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、能動素子が形成された半導体基板上に電磁波遮蔽層が形成されており、その上層に、能動素子が形成された半導体チップがマウントされた構成である。
【００１５】
本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、能動素子が形成された半導体基板上に、電磁波遮蔽層を形成する工程と、前記電磁波遮蔽層の上層に、能動素子が形成された半導体チップをマウントする工程とを有する。
【００１６】
上記の本発明の半導体装置の製造方法は、半導体を含んでパッケージ化された半導体装置の製造方法であって、まず、能動素子が形成された半導体基板上に電磁波遮蔽層を形成し、次に、電磁波遮蔽層の上層に能動素子が形成された半導体チップをマウントする。
【発明の効果】
【００１７】
本発明の半導体装置は、ＳｉＰ形態の半導体装置において、半導体基板と半導体チップの間に、メッシュ状の導電層あるいは電磁波吸収層などの電磁波遮蔽層が形成されており、ノイズ遮蔽層となる。これにより、半導体基板と半導体チップをスタック型として一体化してもチップ間に作用するノイズを抑制することができる。
【００１８】
本発明の半導体装置の製造方法は、ＳｉＰ形態の半導体装置において、半導体基板と半導体チップの間に、メッシュ状の導電層あるいは電磁波吸収層などの電磁波遮蔽層を形成しており、ノイズ遮蔽層とする。これにより、半導体基板と半導体チップをスタック型として一体化してもチップ間に作用するノイズを抑制することができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明に係る半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００２０】
第１実施形態
図１（ａ）は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、能動素子を含む電子回路が形成されたシリコン基板１０に、電子回路に接続するパッド１１が形成され、パッド１１を除く領域は酸化シリコンなどの保護層１２で被覆されている。
また、例えば、上記の保護層１２上層に、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１樹脂層１３が形成されている。
第１樹脂層１３には、シリコン基板１０のパッド１１に達する開口部１３ａが形成されている。
上記の開口部１３ａ内に埋め込まれて、例えば、シリコン基板１０のパッド１１に接続するプラグ部分と一体になって、第１樹脂層１３上にＴｉＣｕなどのシード層１４及び銅層１６からなる第１配線が形成されている。
また、例えば、第１配線上に導電性ポスト１８が形成されている。
【００２１】
また、例えば、導電性ポスト１８の間の領域がチップ搭載領域となり、第１樹脂層１３の上層にメッシュ状導電層１６ｍが形成されている。メッシュ状導電層１６ｍは、例えばグラウンドなどの一定電位に固定されて電磁波遮蔽層となる。
図１（ｂ）は、メッシュ状導電層のレイアウトを示す平面図である。メッシュ状導電層１６ｍは、例えば正方形形状の導電層がメッシュ状に配置された構成となっている。
また、メッシュ状導電層１６ｍは、第１配線を構成する銅層と同じレイヤーの銅層がメッシュ状に加工されて形成されたものである。
【００２２】
上記のメッシュ状導電層１６ｍの上層に、能動素子が形成された半導体チップ１９がマウントされている。
半導体チップ１９は、半導体本体部分１９ａの能動素子が形成された回路面にパッド１９ｂが形成され、パッド１９ｂを除く領域は酸化シリコンなどの保護層１９ｃで覆われた構成であり、フェースアップで、即ち、パッド１９ｂの形成面が上面を向くようにしてダイアタッチフィルム１９ｄによりマウントされている。
【００２３】
また、例えば、導電性ポスト１８及び半導体チップ１９を被覆して、第１樹脂層１３と同様のポリイミド樹脂などからなる第２樹脂層２０が形成されている。
第２樹脂層２０には、導電性ポスト１８の上面及び半導体チップ１９のパッド１９ｂに達する開口部２０ａが形成されている。
上記の開口部２０ａ内に埋め込まれて、導電性ポスト１８の上面及び半導体チップ１９のパッド１９ｂに接続するプラグ部分と一体になって、第２樹脂層２０上にＴｉＣｕなどのシード層２１及び銅層２３からなる第２配線が形成されている。
【００２４】
また、例えば、第２配線に接続して、銅などからなる導電性ポスト２５が形成されている。
導電性ポスト２５の間隙における第２樹脂層２０の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２６が形成されている。
さらに、バッファ層２６の表面において導電性ポスト２５に接続するようにバンプ（突起電極）２７が形成されている。
【００２５】
上記の半導体装置において、シリコン基板１０上に、複数の樹脂層（第１樹脂層１３、第２樹脂層２０）が積層して絶縁層が形成されており、この絶縁層中に第１配線及び第２配線などの配線層が形成されており、半導体チップ１９が、配線層に接続して絶縁層中に埋め込まれて設けられている構成となっている。
【００２６】
上記の本実施形態の半導体装置において、シリコン基板１０は、例えばデジタルチップであり、一方、半導体チップ１９は、例えばアナログチップである。
例えば、シリコン基板１０と半導体チップ１９の間に形成されているメッシュ状導電層はグラウンドなどの一定電位に固定されて電磁波遮蔽層となり、これにより、シリコン基板１０と半導体チップ１９をスタック型として一体化した構成であるが、両チップ間に作用するノイズを抑制することができる。
【００２７】
上記の構成において、例えば、メッシュ状導電層１６ｍは開口部が多数配列してメッシュ状に形成されたものであり、例えば開口部と同一の大きさの正方形形状の部材が開口部と交互に並べられた構成となっている。各正方形形状の導電層は、角部同士で接続されているものとする。
開口部の大きさは、遮蔽しようとするノイズの周波数に応じて、遮蔽の効果を最大にするように設定され、例えば３０μｍ□〜１５０μｍ□の大きさとする。
【００２８】
シリコン基板１０及び半導体チップ１９が、上記と逆の組み合わせ、あるいは、両者共にデジタルチップあるいはアナログチップであっても、上記と同様にチップ間のノイズを抑制することができる。
【００２９】
例えば、メッシュ状導電層１６ｍは、シリコン基板１０及び／または半導体チップ１９に熱的に接続して熱放散を促進する層となっていてもよい。
例えば、上記のメッシュ状導電層１６ｍは半導体チップ１９のグラウンド電位に接続しており、より高熱放散性やシールド性を必要とする場合には、シリコン基板１０のグラウンド電位に接続された構成とする。
【００３０】
上記の本実施形態に係る半導体装置において、メッシュ状導電層１６ｍは単層の構成であるが、複数の導電層の積層体であってもよい。
【００３１】
次に、上記の本実施形態の半導体装置の製造方法について図２〜９を参照して説明する。本実施形態においては、例えば図２〜９に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板１０に、不図示の能動素子などを含む電子回路を形成し、回路面において電子回路に接続するパッド１１を形成し、パッド１１を除く領域において酸化シリコンなどの保護層１２を被覆して形成する。
【００３２】
次に、図２（ｂ）に示すように、保護層１２の上層に、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、フェノール樹脂、エポキシ系樹脂などの感光性の絶縁材料を供給し、第１樹脂層１３を形成する。第１樹脂層１３は硬化後に４〜１０μｍ程度の膜厚となるようにする。
感光性ポリイミド樹脂をスピンコートで形成する場合、例えば以下の条件で成膜する。
スピンコート：１０００ｒｐｍ（３０秒）＋１９５０ｒｐｍ（４０秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：９０℃（１２０秒）＋１００℃（１２０秒）
【００３３】
次に、図２（ｃ）に示すように、例えば、露光量１２５ｍＪ／ｃｍ2でパターン露光及び現像し、シリコン基板１０のパッド１１に達する開口部１３ａを第１樹脂層１３に形成する。このとき、スクライブラインの樹脂も除去する。
現像後、３００℃（６０分）のポストキュア処理を行って第１絶縁層１３を硬化させる。
【００３４】
次に、図２（ｄ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第１樹脂層１３の開口部１３ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層１４とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【００３５】
次に、図３（ａ）に示すように、例えば、第１樹脂層１３に形成した開口部１３ａと第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第１樹脂層１３の開口部１３ａと第１配線の形成領域を開口するパターンのレジスト膜１５を成膜する。
ここで、半導体チップの搭載領域においては、メッシュ状に開口するようにレジスト膜１５をパータニングする。例えば、メッシュ状開口部は、３０μｍ□〜１５０μｍ□の大きさとし、その大きさは素子から発生するノイズの周波数から決定する。全面を覆うと絶縁層からの脱ガス、密着性が悪くなるが、メッシュ状とすることによりそれを防止できる。
【００３６】
次に、図３（ｂ）に示すように、例えば、レジスト膜１５をマスクとし、シード層１４を一方の電極とする電解メッキにより銅をメッキして、第１樹脂層１３に形成した開口部１３ａと第１配線の形成領域に銅層１６を形成する。
また、上記の銅の電解メッキにより、半導体チップの搭載領域においては、メッシュ状の導電層１６ｍを形成する。
【００３７】
次に、図３（ｃ）に示すように、例えば、アッシング処理などによりレジスト膜１５を除去し、図４（ａ）に示すように、例えば、スピン塗布などによりレジスト膜１７を形成し、フォトリソグラフィー工程により露光及び現像などを行って、導電性ポストの形成領域において銅層１６の表面に達する開口部を形成する。
【００３８】
次に、図４（ｂ）に示すように、例えば、シード層１４を一方の電極とする電解メッキ処理により、レジスト膜１７の開口領域において、銅層１６の上層に導電性ポスト１８を形成する。導電性ポストの高さは、次工程において半導体チップをマウントしたときの表面の高さと同程度以上となっていることが好ましく、例えば１２０μｍとする。
【００３９】
次に、図４（ｃ）に示すように、例えば、アッシング処理などによりレジスト膜１７を除去し、図５（ａ）に示すように、例えば、導電性ポスト１８及び銅層１６をマスクとしてシード層１４をエッチング加工する。
以上で、シリコン基板１０のパッド１１に接続するプラグ部分と一体にして、第１樹脂層１３上にシード層１４及び銅層１６からなる第１配線が形成される。
また、半導体チップの搭載領域においても、同様にメッシュ状導電層１６ｍをマスクとしてシード層１４がエッチングされて除去される。
【００４０】
次に、図５（ｂ）に示すように、例えば、予め別工程で形成された、半導体本体部分１９ａの能動素子が形成された回路面にパッド１９ｂが形成され、パッド１９ｂを除く領域は酸化シリコンなどの保護層１９ｃで覆われた構成の半導体チップ１９を、半導体チップの搭載領域であるメッシュ状導電層１６ｍの上層に、ダイアタッチフィルム１９ｄにより、フェースアップで、即ち、パッド１９ｂの形成面を上面にしてマウントする。このとき、例えば導電性ポスト１８の上面アライメントマークとして半導体チップのパッドを同時に認識して高精度に搭載を行う。
【００４１】
半導体チップ１９の製造方法においては、例えば、研削法などにより２５〜５０μｍまで薄型化し、接着剤であるダイアタッチフィルム１９ｄを裏面にラミネートし、フルカットダイシングすることで個片薄型化を行う。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃、荷重１．６Ｎ、時間２秒とする。チップサイズにより搭載の荷重を調整する。
搭載後、ダイアタッチフィルム１９ｄの硬化のため、１７０℃、１時間以上で硬化処理を行う。
【００４２】
次に、図５（ｃ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ＢＣＢ樹脂、ポリイミド樹脂、エポキシ樹脂、ＰＢＯ樹脂などの感光性絶縁材料を供給し、導電性ポスト１８の上面及び半導体チップ１９を被覆して第２樹脂層２０を形成する。例えば、硬化後に５０μｍの膜厚となるように形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：７００ｒｐｍ（２５秒）＋１０００ｒｐｍ（１２５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
【００４３】
次に、例えば、露光量１２５ｍＪ／ｃｍ2でパターン露光及び現像し、導電性ポスト１８の上面及び半導体チップ１９のパッド１９ｂに達する開口部２０ａを第２樹脂層２０に形成する。このとき、スクライブラインの樹脂も除去する。
現像後、３００℃（６０分）のポストキュア処理を行って第２樹脂層２０を硬化させる。
【００４４】
次に、図６（ａ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第２樹脂層２０の開口部２０ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層２１とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【００４５】
次に、図６（ｂ）に示すように、例えば、第２樹脂層２０に形成した開口部２０ａと第２配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第２樹脂層２０の開口部２０ａと第２配線の形成領域を開口するパターンのレジスト膜２２を成膜する。
【００４６】
次に、図６（ｃ）に示すように、例えば、レジスト膜２２をマスクとし、シード層２１を一方の電極とする電解メッキにより銅をメッキして、第２樹脂層２０に形成した開口部２０ａと第２配線の形成領域に銅層２３を形成する。
【００４７】
次に、図７（ａ）に示すように、例えば、アッシング処理などによりレジスト膜２２を除去し、図７（ｂ）に示すように、例えば、レジスト膜２４を成膜し、パターン露光及び現像して導電性ポスト用の開口部を形成する。
【００４８】
次に、図７（ｃ）に示すように、例えば、シード層２１を一方の電極とした銅の電解メッキにより、導電性ポスト用の開口部内に導電性ポスト２５を形成する。導電性ポスト２５は、例えば直径１８０〜３００μｍ、高さ８０〜１８０μｍとする。
【００４９】
次に、図８（ａ）に示すように、例えば、レジスト膜２４を除去し、図８（ｂ）に示すように、導電性ポスト２５及び銅層２３をマスクとしてシード層２１をエッチング加工する。これにより、シード層２１及び銅層２３からなる第２配線が形成され、その上層に導電性ポスト２５が形成された構成となる。
【００５０】
次に、図８（ｃ）に示すように、例えば、エポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂を、スピンコート、印刷またはモールドなどにより成膜し、導電性ポスト２５を完全に覆うような膜厚で絶縁性のバッファ層２６を形成する。
【００５１】
次に、図９（ａ）に示すように、例えば、バッファ層２６の樹脂硬化後に、研削により導電性ポスト２５の頭出しを行う。このときの条件は、例えば＃６００のホイールを用い、３５００ｒｐｍ、０．５ｍｍ／秒とする。
【００５２】
次に、図９（ｂ）に示すように、導電性ポスト２５に接続するように、例えばハンダボールの搭載、あるいはハンダペーストの印刷などにより、バンプ（突起電極）２７を形成する。
【００５３】
次に、図９（ｃ）に示すように、例えば、シリコン基板１０の裏面側からＢＧＲにより所望の薄さまで薄型化し、さらにブレードＢによりシリコン基板１０をダイシングして薄型個片化する。
以上で図１に示す構成の半導体装置を製造することができる。
【００５４】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置において、半導体基板と半導体チップの間に、メッシュ状の導電層を形成しており、例えば一定電位に固定して用いることでノイズ遮蔽層とする。これにより、半導体基板と半導体チップをスタック型として一体化してもチップ間に作用するノイズを抑制することができる。
【００５５】
例えば、メッシュ状導電層１６ｍとしてシリコン基板１０及び／または半導体チップ１９に熱的に接続して熱放散を促進する層として形成してもよい。
また、メッシュ状導電層１６ｍを複数の導電層の積層体として形成してもよい。
【００５６】
上記の本実施形態に係る半導体装置に内蔵される半導体チップとしては、デジタル、デジタルチップの組み合わせ、アナログ、アナログチップの組み合わせ、デジタル、アナログチップの組み合わせにおいて相互干渉しないスタック型薄型構造が可能である。
また、１層目と２層目のチップサイズは、再配線構造のため大小関係の制約を受けない。また、上記実施形態ではいずれのチップもワイヤーボンディングでの接続がない構成としたので、ワイヤのループ高さの分絶縁膜の厚さを厚くすることが必要なく、薄型化のスタック構造が実現する。
高熱放散性が必要な半導体チップを１層目に配置し、シリコン基板の高熱放散性を利用させることで低熱抵抗型のＳｉＰを構成することが可能である。
また、半導体チップと同じレイヤーに導電性ポストが形成されていることにより、絶縁層に生じる段差が軽減され、段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。
【００５７】
上記の本実施形態に係る半導体装置においては、２つの半導体チップをスタックさせる構成であるが、１つは基板そのものであるので、樹脂絶縁層中に埋め込む半導体チップは１つであり、埋め込みチップとして必要な薄型化を行わなければならないのは埋め込む方の１つのチップだけでよい。
【００５８】
第２実施形態
図１０は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
実質的に第１実施形態に係る半導体装置と同様の構成であるが、シリコン基板１０上に樹脂層を積層して形成された絶縁層が、半導体チップ１９がマウントされたレイヤーにおける半導体チップ１９の外周において半導体チップ１９から所定の距離を離間して形成された枠状樹脂層２８を含み、半導体チップ１９が枠状樹脂層２８に嵌入してマウントされていることが異なる。
上記の半導体チップ１９及び枠状樹脂層２８を被覆し、その間隙部を埋め込んで、第２樹脂層２０が形成されている。
上記以外については第１実施形態の半導体装置と同様である。
【００５９】
例えば、枠状樹脂層２８は半導体チップ１９の外周から３０μｍ程度離間して形成されている。これは、第２樹脂層２０を形成したときに樹脂が隅まで流入してボイドが形成されないようにするためである。
【００６０】
上記の本実施形態の半導体装置は、第１実施形態と同様に、例えば、シリコン基板１０と半導体チップ１９の間に形成されているメッシュ状導電層はグラウンドなどの一定電位に固定されて用いられ、これにより、シリコン基板１０と半導体チップ１９をスタック型として一体化した構成であるが、両チップ間に作用するノイズを抑制することができる。
【００６１】
上記の本実施形態の半導体装置の製造方法について図１１及び図１２を参照して説明する。
まず、図１１（ａ）に示すように、導電性ポスト１８を形成し、導電性ポスト１８及び銅層１６をマスクとしてシード層１４をエッチング加工する工程までを第１実施形態と同様に行う。このいとき、半導体チップの搭載領域でメッシュ状導電層１６ｍをマスクとしてシード層１４がエッチングされて除去される。
【００６２】
次に、図１１（ｂ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ＢＣＢ樹脂、ポリイミド樹脂、エポキシ樹脂、ＰＢＯ樹脂などの感光性絶縁材料を供給し、導電性ポスト１８の上面及び半導体チップ１９を被覆して枠状樹脂層用樹脂層２８ａを形成する。例えば、硬化後に５０μｍの膜厚となるように形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：７００ｒｐｍ（２５秒）＋１０００ｒｐｍ（１２５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
【００６３】
次に、図１１（ｃ）に示すように、例えば、露光量１２５ｍＪ／ｃｍ2でパターン露光及び現像し、半導体チップ１９がマウントされる領域の外周において半導体チップ１９がマウントされる領域から所定の距離を離間して配置された枠状樹脂層２８とする。このとき、スクライブラインの樹脂も除去する。
現像後、３００℃（６０分）のポストキュア処理を行って枠状樹脂層２８を硬化させる。
【００６４】
次に、図１２（ａ）に示すように、例えば、予め別工程で形成された、半導体本体部分１９ａの能動素子が形成された回路面にパッド１９ｂが形成され、パッド１９ｂを除く領域は酸化シリコンなどの保護層１９ｃで覆われた構成の半導体チップ１９を、半導体チップの搭載領域であるメッシュ状導電層１６ｍの上層に、ダイアタッチフィルム１９ｄにより、フェースアップで、即ち、パッド１９ｂの形成面を上面にしてマウントする。本実施形態においては、予め上記の枠状樹脂層２８が形成されているので、これに嵌入させてマウントする。
【００６５】
次に、図１２（ｂ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ＢＣＢ樹脂、ポリイミド樹脂、エポキシ樹脂、ＰＢＯ樹脂などの感光性絶縁材料を供給し、枠状樹脂層２８及び半導体チップ１９を被覆し、枠状樹脂層２８と半導体チップ１９の間隙を埋め込んで、第２樹脂層２０を形成する。
【００６６】
次に、図１２（ｃ）に示すように、例えば、露光量１２５ｍＪ／ｃｍ2でパターン露光及び現像し、導電性ポスト１８の上面及び半導体チップ１９のパッド１９ｂに達する開口部２０ａを第２樹脂層２０に形成する。このとき、スクライブラインの樹脂も除去する。
現像後、３００℃（６０分）のポストキュア処理を行って第２樹脂層２０を硬化させる。
以降の工程は、実質的に第１実施形態と同様に行うことができる。
【００６７】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置において、半導体基板と半導体チップの間に、メッシュ状の導電層を形成しており、例えば一定電位に固定して用いることでノイズ遮蔽層とする。これにより、半導体基板と半導体チップをスタック型として一体化してもチップ間に作用するノイズを抑制することができる。
【００６８】
さらに、半導体チップを埋め込むレイヤーに枠状樹脂層２８とが形成されているので、半導体チップを埋め込むことに起因する段差がさらに緩和され、段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。
【００６９】
第３実施形態
図１３は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、能動素子を含む電子回路が形成されたシリコン基板３０に、電子回路に接続するパッド３１が形成され、パッド３１を除く領域は酸化シリコンなどの保護層３２で被覆されている。
また、例えば、パッド３１上にＴｉＣｕなどのシード層３３及び銅からなる導電性ポスト３５が形成されている。
また、例えば、導電性ポスト３５を被覆し、半導体チップ３８がマウントされる領域の外周において半導体チップ３８がマウントされる領域から所定の距離を離間して形成された枠状樹脂層３６が形成されている。
枠状樹脂層３６には、導電性ポスト３５の上面を露出させる開口部３６ａが形成されている。
【００７０】
また、例えば、導電性ポスト３５を被覆して形成された枠状樹脂層３６の間隙の領域がチップ搭載領域となり、保護層３２の上層に電磁波遮蔽層である電磁波吸収層３７が形成され、その上層に、能動素子が形成された半導体チップ３８がマウントされている。
半導体チップ３８は、半導体本体部分３８ａの能動素子が形成された回路面にパッド３８ｂが形成され、パッド３８ｂを除く領域は酸化シリコンなどの保護層３８ｃで覆われた構成であり、フェースアップで、即ち、パッド３８ｂの形成面が上面を向くようにしてダイアタッチフィルム３８ｄによりマウントされている。
【００７１】
また、例えば、枠状樹脂層３６及び半導体チップ３８を被覆し、その間隙部を埋め込んで、ポリイミド樹脂などからなる第１樹脂層３９が形成されている。
ここで、例えば、枠状樹脂層３６は半導体チップ３８の外周から３０μｍ程度離間して形成されている。これは、第１樹脂層３９を形成したときに樹脂が隅まで流入してボイドが形成されないようにするためである。
【００７２】
また、例えば、第１樹脂層３９には、枠状樹脂層３６の開口部３６ａと連通して導電性ポスト３５の上面に達し、また、半導体チップ３８のパッド３８ｂに達する開口部３９ａが形成されている。
上記の開口部３９ａ内に埋め込まれて、導電性ポスト３５の上面及び半導体チップ３８のパッド３８ｂに接続するプラグ部分と一体になって、第１樹脂層３９上にＴｉＣｕなどのシード層４０及び銅層４２からなる第１配線が形成されている。
【００７３】
また、例えば、第１配線及び第１樹脂層３９を被覆して、第１樹脂層３９と同様のポリイミド樹脂などからなる第２樹脂層４３が形成されており、第２樹脂層４３には、第１配線の銅層４２に達する開口部４３ａが形成されている。
さらに、例えば、第２樹脂層４３の開口部４３ａ内に埋め込まれて、第２樹脂層４３の表面から突出してバンプ（突起電極）４４が形成されている。
【００７４】
上記の半導体装置において、シリコン基板３０上に、複数の樹脂層（第１樹脂層３９、第２樹脂層４３）が積層して絶縁層が形成されており、この絶縁層中に第１配線などの配線層が形成されており、半導体チップ３８が配線層に接続して絶縁層中に埋め込まれて設けられている構成となっている。
【００７５】
上記の本実施形態の半導体装置において、シリコン基板３０は、例えばデジタルチップであり、一方、半導体チップ３８は、例えばアナログチップである。
例えば、シリコン基板３０と半導体チップ３８の間に形成されている電磁波吸収層３７は、電磁波吸収性のペーストを塗布して形成された膜であり、両チップ間のノイズを遮蔽することができる。
【００７６】
シリコン基板３０及び半導体チップ３８が、上記と逆の組み合わせ、あるいは、両者共にデジタルチップあるいはアナログチップであっても、上記と同様にチップ間のノイズを抑制することができる。
【００７７】
また、本実施形態の半導体装置では、バッファ層及びバッファ層を貫通する導電性ポストが設けられていないが、例えば４．５ｍｍ□以下の大きさの半導体チップでは、実装基板などに実装された場合に印加される応力がそれほど大きくないので、バッファ層を設けなくても実装時の接続の信頼性を確保することができる。
【００７８】
次に、上記の本実施形態の半導体装置の製造方法について図１４〜２０を参照して説明する。本実施形態においては、例えば図１４〜２０に示す全ての工程についてウェハレベルで行うことができる。
まず、図１４（ａ）に示すように、例えば、７２５μｍの厚さのシリコン基板３０に、不図示の能動素子などを含む電子回路を形成し、回路面において電子回路に接続するパッド３１を形成し、パッド３１を除く領域において酸化シリコンなどの保護層３２を被覆して形成する。
【００７９】
次に、図１４（ｂ）に示すように、例えば、スパッタリングにより保護層３２を被覆して全面にＴｉＣｕ膜を成膜してシード層３３とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【００８０】
次に、図１４（ｃ）に示すように、例えば、スピン塗布などによりレジスト膜３４を形成し、フォトリソグラフィー工程により露光及び現像などを行って、導電性ポストの形成領域においてシード層３３の表面に達する開口部を形成する。
【００８１】
次に、図１４（ｄ）に示すように、例えば、シード層３３を一方の電極とする電解メッキ処理により、レジスト膜３４の開口領域において、シード層３３の上層に導電性ポスト３５を形成する。導電性ポストの高さは、次工程において半導体チップをマウントしたときの表面の高さと同程度以上となっていることが好ましく、例えば２５〜５０μｍとする。
【００８２】
次に、図１５（ａ）に示すように、例えば、アッシング処理などによりレジスト膜３４を除去し、図１５（ｂ）に示すように、例えば、導電性ポスト３５をマスクとしてシード層３３をエッチング加工する。
【００８３】
次に、図１５（ｃ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ＢＣＢ樹脂、ポリイミド樹脂、エポキシ樹脂、ＰＢＯ樹脂などの感光性絶縁材料を供給し、導電性ポスト３５を被覆して枠状樹脂層用樹脂層３６ｂを形成する。例えば、硬化後に２５〜５０μｍの膜厚となるように形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：１０００ｒｐｍ（３０秒）＋１９５０ｒｐｍ（４０秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
【００８４】
次に、図１６（ａ）の斜視図及び図１６（ｂ）の断面図に示すように、例えば、露光量１２５ｍＪ／ｃｍ2でパターン露光及び現像し、半導体チップ３８がマウントされる領域の外周において半導体チップ３８がマウントされる領域から所定の距離を離間して配置された枠状樹脂層３６とする。このとき、導電性ポスト３５の上面が露出するように開口部３６ａを形成し、また、スクライブラインの樹脂も除去する。
現像後、３００℃（６０分）のポストキュア処理を行って枠状樹脂層３６を硬化させる。
【００８５】
次に、図１７（ａ）に示すように、例えば、ディスペンサなどを用いて電磁波吸収性のペーストを塗布して電磁波吸収層３７を形成し、その上層に、予め別工程で形成された、半導体本体部分３８ａの能動素子が形成された回路面にパッド３８ｂが形成され、パッド３８ｂを除く領域は酸化シリコンなどの保護層３８ｃで覆われた構成の半導体チップ３８を、半導体チップの搭載領域である電磁波吸収層３７の上層に、ダイアタッチフィルム３８ｄにより、フェースアップで、即ち、パッド３８ｂの形成面を上面にしてマウントする。本実施形態においては、予め上記の枠状樹脂層３６が形成されているので、これに嵌入させてマウントする。このとき、例えば導電性ポスト３５の上面をアライメントマークとして半導体チップ３８のパッド３８ｂを同時に認識して高精度に搭載を行う。
【００８６】
半導体チップ３８はその製造時において、例えば、研削法などにより２５〜５０μｍまで薄型化し、接着剤であるダイアタッチフィルム３８ｄを裏面にラミネートし、フルカットダイシングすることで個片薄型化されている。
搭載条件は、チップサイズが１．５ｍｍ□の場合、温度１６０℃、荷重３．２Ｎ、時間２秒とする。チップサイズにより搭載の荷重を調整する。
搭載後、ダイアタッチフィルム３８ｄの硬化のため、１７０℃、１時間以上で硬化処理を行う。この時点で電磁波吸収層３７も硬化する。
【００８７】
次に、図１７（ｂ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ＢＣＢ樹脂、ポリイミド樹脂、エポキシ樹脂、ＰＢＯ樹脂などの感光性絶縁材料を供給し、枠状樹脂層３６及び半導体チップ３８を被覆し、枠状樹脂層３６と半導体チップ３８の間隙を埋め込んで、第１樹脂層３９を形成する。
【００８８】
次に、図１７（ｃ）に示すように、例えば、露光量１２５ｍＪ／ｃｍ2でパターン露光及び現像し、導電性ポスト３５の上面及び半導体チップ３８のパッド３８ｂに達する開口部３９ａを第１樹脂層３９に形成する。このとき、スクライブラインの樹脂も除去する。
現像後、３００℃（６０分）のポストキュア処理を行って第１樹脂層３９を硬化させる。
【００８９】
次に、図１８（ａ）に示すように、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第１樹脂層３９の開口部３９ａ内を被覆して全面にＴｉＣｕ膜を成膜してシード層４０とする。例えば、膜厚はＴｉが１６０ｎｍ、Ｃｕが６００ｎｍとする。
【００９０】
次に、図１８（ｂ）に示すように、例えば、第１樹脂層３９に形成した開口部３９ａと第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布及び現像処理を行い、第１樹脂層３９に形成した開口部３９ａと第１配線の形成領域を開口するパターンのレジスト膜４１を成膜する。
【００９１】
次に、図１８（ｃ）に示すように、例えば、レジスト膜４１をマスクとし、シード層４０を一方の電極とする電解メッキにより銅をメッキして、第１樹脂層３９に形成した開口部３９ａと第１配線の形成領域に銅層４２を形成する。
【００９２】
次に、図１９（ａ）に示すように、例えば、アッシング処理などによりレジスト膜４１を除去し、図１９（ｂ）に示すように、例えば、銅層４２をマスクとしてシード層４０をエッチング加工する。
以上で、導電性ポスト３５及び半導体チップ３８のパッド３８ｂに接続するプラグ部分と一体にして、第１樹脂層３９上にシード層４０及び銅層４２からなる第１配線が形成される。
【００９３】
次に、図１９（ｃ）に示すように、例えば、スピンコート法あるいは印刷法などにより、ＢＣＢ樹脂、ポリイミド樹脂、エポキシ樹脂、ＰＢＯ樹脂などの感光性絶縁材料を供給し、第１配線及び第１樹脂層３９を被覆して第２樹脂層４３を形成する。例えば、硬化後に５０μｍの膜厚となるように形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：７００ｒｐｍ（２５秒）＋１０００ｒｐｍ（１２５秒）＋１０００ｒｐｍ（１０秒）＋１５００ｒｐｍ（１０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（１２０秒）
【００９４】
次に、例えば、露光量１２５ｍＪ／ｃｍ2でパターン露光及び現像し、第１配線に達する開口部４３ａを第２樹脂層４３に形成する。このとき、スクライブラインの樹脂も除去する。
現像後、３００℃（６０分）のポストキュア処理を行って第２樹脂層４３を硬化させる。
【００９５】
次に、図２０（ａ）に示すように、例えば、第２樹脂層４３の開口部４３ａ内において第１配線に接続するように、例えばハンダボールの搭載、あるいはハンダペーストの印刷などにより、バンプ（突起電極）４４を形成する。
【００９６】
次に、図２０（ｂ）に示すように、例えば、シリコン基板３０の裏面側からＢＧＲにより所望の薄さまで薄型化し、さらにブレードＢによりシリコン基板３０をダイシングして薄型個片化する。
以上で図１３に示す構成の半導体装置を製造することができる。
【００９７】
上記の本実施形態に係る半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置において、半導体基板と半導体チップの間に、電磁波遮蔽層である電磁波吸収層を形成しており、ノイズ遮蔽層とする。これにより、半導体基板と半導体チップをスタック型として一体化してもチップ間に作用するノイズを抑制することができる。
【００９８】
上記の本実施形態に係る半導体装置に内蔵される半導体チップとしては、デジタル、デジタルチップの組み合わせ、アナログ、アナログチップの組み合わせ、デジタル、アナログチップの組み合わせにおいて相互干渉しないスタック型薄型構造が可能である。
また、半導体チップと同じレイヤーに導電性ポストが形成されていることにより、絶縁層に生じる段差が軽減され、段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。
【００９９】
さらに、半導体チップを埋め込むレイヤーに枠状樹脂層３６とが形成されているので、半導体チップを埋め込むことに起因する段差がさらに緩和され、段切れを抑制することができ、また、実装基板に実装したときの実装基板との間に生じる応力緩和に寄与する導電性ポストの高さのばらつきを低減して応力緩和機能を確保することができる。
【０１００】
上記の本実施形態に係る半導体装置においては、２つの半導体チップをスタックさせる構成であるが、１つは基板そのものであるので、樹脂絶縁層中に埋め込む半導体チップは１つであり、埋め込みチップとして必要な薄型化を行わなければならないのは埋め込む方の１つのチップだけでよい。
【０１０１】
本発明は上記の説明に限定されない。
例えば、第１及び第２配線などに、インダクタンスやキャパシタなどの受動素子が形成されていてもよい。
実施形態においては、絶縁層中の配線として２層の配線（第１配線及び第２配線）が形成されているが、これに限らない。樹脂の絶縁層の層数も上記のような層数などに限定されない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【０１０２】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
【０１０３】
本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【０１０４】
【図１】図１（ａ）は本発明の第１実施形態に係る半導体装置の断面図であり、図１（ｂ）はメッシュ状導電層のレイアウトを示す平面図である。
【図２】図２（ａ）〜（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０は本発明の第２実施形態に係る半導体装置の断面図である。
【図１１】図１１（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１３】図１３は本発明の第３実施形態に係る半導体装置の断面図である。
【図１４】図１４（ａ）〜（ｄ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】図１５（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】図１６（ａ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す斜視図であり、図１６（ｂ）は断面図である。
【図１７】図１７（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１８】図１８（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１９】図１９（ａ）〜（ｃ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２０】図２０（ａ）及び（ｂ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
【０１０５】
１０…シリコン基板、１１…パッド、１２…保護層、１３…第１樹脂層、１３ａ…開口部、１４…シード層、１５…レジスト膜、１６…銅層、１６ｍ…メッシュ状導電層、１７…レジスト膜、１８…導電性ポスト、１９…半導体チップ、１９ａ…半導体本体部分、１９ｂ…パッド、１９ｃ…保護層、１９ｄ…ダイアタッチフィルム、２０…第２樹脂層、２０ａ…開口部、２１…シード層、２２…レジスト膜、２３…銅層、２４…レジスト膜、２５…導電性ポスト、２６…バッファ層、２７…バンプ、２８…枠状樹脂層、２８ａ…枠状樹脂層用樹脂層、３０…シリコン基板、３１…パッド、３２…保護層、３３…シード層、３４…レジスト膜、３５…導電性ポスト、３６…枠状樹脂層、３６ａ…開口部、３６ｂ…枠状樹脂層用樹脂層、３７…電磁波吸収層、３８…半導体チップ、３８ａ…半導体本体部分、３８ｂ…パッド、３８ｃ…保護層、３８ｄ…ダイアタッチフィルム、３９…第１樹脂層、３９ａ…開口部、４０…シード層、４１…レジスト膜、４２…銅層、４３…第２樹脂層、４３ａ…開口部、４４…バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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