(57)【特許請求の範囲】
【請求項１】
パラレルデータ信号及び第１のクロック信号を受け、シリアルデータ信号及び第２のクロック信号を出力する半導体集積回路であって、
前記第１のクロック信号を受け、これをＮ（Ｎは１よりも大きな整数）逓倍した第３のクロック信号を生成するクロック生成回路と、
前記パラレルデータ信号を受け、前記第３のクロック信号に同期して前記パラレルデータ信号を前記シリアルデータ信号に変換するパラレル・シリアル変換部と、
前記第３のクロック信号を受け、これをＮ分周した第４のクロック信号を生成する分周器と、
前記第１及び第４のクロック信号を受け、与えられた制御信号に応じて、これらクロック信号のいずれか一方を前記第２のクロック信号として選択的に出力するセレクタとを備えた
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記クロック生成回路の伝達特性は、与えられた制御信号に応じて変化する
ことを特徴とする半導体集積回路。
【請求項３】
パラレルデータ信号及び第１のクロック信号を受け、シリアルデータ信号及び第２のクロック信号を出力する半導体集積回路であって、
前記第１のクロック信号を受け、これをＮ（Ｎは１よりも大きな整数）逓倍した第３のクロック信号を生成するクロック生成回路と、
前記パラレルデータ信号を受け、前記第３のクロック信号に同期して前記パラレルデータ信号を前記シリアルデータ信号に変換するパラレル・シリアル変換部とを備え、
前記第１のクロック信号は前記第２のクロック信号として出力され、
前記クロック生成回路の伝達特性は、ジッタ特性のことであり、与えられた制御信号に応じて変化する
ことを特徴とする半導体集積回路。
【請求項４】
パラレルデータ信号及び第１のクロック信号を受け、シリアルデータ信号及び第２のクロック信号を出力する半導体集積回路であって、
前記第１のクロック信号を受け、これをＸ／Ｙ逓倍（Ｘ，Ｙは自然数でＸ≠Ｙ）した第３のクロック信号を生成する第１のクロック生成回路と、
前記パラレルデータ信号を受け、これを前記第３のクロック信号に同期して新パラレルデータ信号に変換するスケーラと、
前記第３のクロック信号を受け、これをＮ（Ｎは１よりも大きな整数）逓倍した第４のクロック信号を生成する第２のクロック生成回路と、
前記新パラレルデータ信号を受け、これを前記第４のクロック信号に同期して前記シリアルデータ信号に変換するパラレル・シリアル変換部とを備え、
前記第３のクロック信号は前記第２のクロック信号として出力される
ことを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
前記第１のクロック生成回路の通過帯域は、与えられた制御信号に応じて変化する
ことを特徴とする半導体集積回路。
【請求項６】
請求項４に記載の半導体集積回路において、
前記パラレルデータは、映像データであり、
前記スケーラは、前記映像データについて、ＳＤ（Standard Definition）及びＨＤ（High Definition）間でフォーマット変換を行う
ことを特徴とする半導体集積回路。
【請求項７】
請求項４に記載の半導体集積回路において、
前記第２のクロック生成回路の伝達特性は、与えられた制御信号に応じて変化する
ことを特徴とする半導体集積回路。
【請求項８】
パラレルデータ信号及び第１のクロック信号を受け、シリアルデータ信号及び第２のクロック信号を出力する半導体集積回路であって、
前記第１のクロック信号を受け、これをＸ／Ｙ逓倍（Ｘ，Ｙは自然数でＸ≠Ｙ）した第３のクロック信号を生成する第１のクロック生成回路と、
前記パラレルデータ信号を受け、これを前記第３のクロック信号に同期して新パラレルデータ信号に変換するスケーラと、
前記第３のクロック信号を受け、これをＮ（Ｎは１よりも大きな整数）逓倍した第４のクロック信号を生成する第２のクロック生成回路と、
前記新パラレルデータ信号を受け、これを前記第４のクロック信号に同期して前記シリアルデータ信号に変換するパラレル・シリアル変換部とを備え、
前記第４のクロック信号を受け、これをＮ分周した第５のクロック信号を生成する分周器と、
前記第３及び第５のクロック信号を受け、与えられた制御信号に応じて、これらクロック信号のいずれか一方を前記第２のクロック信号として選択的に出力するセレクタとを備えた
ことを特徴とする半導体集積回路。
【請求項９】
請求項１、３、４及び８のいずれか一つに記載の半導体集積回路において、
前記シリアルデータ信号及び前記第２のクロック信号は、ＤＶＩ規格又はＨＤＭＩ規格に準拠したものである
ことを特徴とする送信装置。
【請求項１０】
請求項１、３、４及び８のいずれか一つに記載の半導体集積回路を備えた送信装置において、
前記半導体集積回路に入力される前記パラレルデータ信号及び前記第１のクロック信号を生成するデータ生成回路と、
前記半導体集積回路から出力される前記シリアルデータ信号及び前記第２のクロック信号を受信する受信装置に関する情報に基づいて、前記半導体集積回路に入力される前記制御信号を生成する制御回路とを備えた
ことを特徴とする送信装置。
【請求項１１】
請求項１０に記載の送信装置において、
前記制御回路は、前記受信装置から前記情報を取得する
ことを特徴とする送信装置。
【請求項１２】
請求項１０に記載の送信装置において、
前記情報は、前記受信装置の製造者を識別する情報を含むことを特徴とする送信装置。
【請求項１３】
請求項４及び８のいずれか一つに記載の半導体集積回路を備えた送信装置において、
前記半導体集積回路に入力される前記パラレルデータ信号及び前記第１のクロック信号を生成するデータ生成回路と、
前記半導体集積回路に入力される前記制御信号を生成する制御回路とを備え、
前記データ生成回路は、前記制御回路による制御に従って、前記第１のクロック信号の周波数を切り替えるものであり、
前記制御回路は、前記データ生成回路に対して前記第１のクロック信号の周波数切り替えを指示するタイミングで、前記制御信号を当該切り替え後の周波数に対応するものに切り替える
ことを特徴とする送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号の送信装置に関し、特に、ケーブルで接続された受信装置にＡＶデータをシリアル伝送する送信装置に関する。
【背景技術】
【０００２】
ケーブルで接続された機器間でＡＶデータをシリアル伝送する規格としてＤＶＩ（Digital Visual Interface）及びＨＤＭＩ（High Definition Multimedia Interface）がある。ＤＶＩは映像データをシリアル伝送するための規格である。ＨＤＭＩはＤＶＩの上位互換規格となっており、映像データに加えて音声データのシリアル伝送が可能となっている。これら規格に準拠した伝送システムでは、送信装置において、映像や音声を表すパラレルデータ信号が送信装置内部のクロック信号に同期してシリアルデータ信号に変換され、受信装置に当該シリアルデータ信号及びクロック信号が伝送される。ここで、データ信号はパラレル・シリアル変換されるため比較的高い周波数で伝送されるが、クロック信号は比較的低い周波数、具体的にはパラレルデータ信号と同じ周波数で伝送される。そして、受信装置において、受信したクロック信号からデータリカバリ用のクロック信号が生成され、受信したシリアルデータ信号が当該生成されたクロック信号に同期してパラレルデータ信号に変換される。このようにして、パラレルデータであるＡＶデータが送信装置から受信装置にシリアル伝送される（例えば、特許文献１参照）。
【０００３】
上記伝送システムにおけるクロック伝送方式には、コヒーレント・クロッキング方式とノンコヒーレント・クロッキング方式とがある。コヒーレント・クロッキング方式では、パラレル・シリアル変換用に生成されたクロック信号を分周したクロック信号が伝送される。例えば、１０ビットのパラレル・シリアル変換の場合、送信装置においてパラレルデータ信号に同期した基準クロック信号からその１０逓倍のクロック信号が生成され、これを１／１０に分周したクロック信号が受信装置に伝送される。一方、ノンコヒーレント・クロッキング方式では、パラレルデータ信号に同期したクロック信号がそのまま伝送される。例えば、１０ビットのパラレル・シリアル変換の場合、送信装置においてパラレルデータ信号に同期した基準クロック信号からその１０逓倍のクロック信号が生成されるが、受信装置にはこの基準クロック信号が伝送される。
【特許文献１】特開２００２−３１４９７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＤＶＩやＨＤＭＩなどの規格に準拠した伝送システムでは、伝送されるシリアルデータ信号及びクロック信号のそれぞれの時間軸方向の揺れ（ジッタ）の影響により、受信装置においてパラレルデータ信号をリカバリすることができずに映像や音声出力にノイズが生じてしまうことがある。この耐ジッタ性能はコヒーレント・クロッキング方式とノンコヒーレント・クロッキング方式とで異なっている。
【０００５】
コヒーレント・クロッキング方式では、伝送されるクロック信号のジッタとシリアルデータ信号のジッタとは連動している。すなわち、コヒーレント・クロッキング方式では、伝送されるシリアルデータ信号とクロック信号との位相差は常に一定又は一定に近い状態に保たれる。したがって、受信装置においてパラレルデータ信号がリカバリできるか否かは、受信装置の特性に依存する。受信装置がコヒーレント・クロッキング方式を前提として設計されていれば、伝送されるクロック信号のジッタが比較的大きくても受信装置においてパラレルデータ信号をリカバリすることができるが、もしそうでなければ、受信装置においてパラレルデータ信号をリカバリすることができなくなるおそれがある。
【０００６】
これに対して、ノンコヒーレント・クロッキング方式では、シリアルデータ信号のジッタは、伝送されるクロック信号のジッタとは無関係に現れる。すなわち、ノンコヒーレント・クロッキング方式では、クロック信号とシリアルデータ信号との位相差は一定に保たれない。したがって、受信装置においてパラレルデータ信号がリカバリできるか否かは、送信装置においてパラレル・シリアル変換用のクロック信号を生成するクロック生成回路の伝達特性と、受信装置においてデータリカバリ用のクロック信号を生成するクロックリカバリ回路の伝達特性とが等しいか否かに依存する。両者の伝達特性がほぼ等しければ、受信装置において、パラレル・シリアル変換に用いられるクロック信号と同じジッタ特性を有するクロック信号が生成されるため、伝送されるクロック信号のジッタが比較的大きくてもパラレルデータ信号をリカバリすることができる。しかし、両者の伝達特性が大きく異なっていると、受信装置においてパラレルデータ信号をリカバリすることができなくなるおそれがある。
【０００７】
以上のことから、送信装置と受信装置とではクロック伝送方式を初めとして種々の特性が整合されるべきであり、送信装置は特定の受信装置の特性に合うようにカスタマイズされている。しかし、カスタマイズされた送信装置を異なる特性の受信装置に接続すると、送信装置と受信装置との間で特性にミスマッチが生じ、受信装置においてパラレルデータ信号をリカバリすることができなくなるおそれがある。すなわち、従来の送信装置の接続性は比較的低く、さまざまな受信装置と組み合わせて使用することが困難である。
【０００８】
また、送信装置から受信装置に送信されるクロック信号にはケーブル伝送に伴うジッタが重畳される。さらに、受信装置が受信したクロック信号には受信装置におけるクロックリカバリ回路によってジッタが重畳される。そして、受信装置におけるシリアル・パラレル変換で使用されるクロック信号のジッタが大きくなりすぎると、もはや受信装置においてパラレルデータ信号のリカバリができなくなってしまう。すなわち、受信装置が受信するクロック信号のジッタの許容量は装置ごとに異なるとも言える。したがって、送信装置の接続性を高めるためにも、送信装置から送信されるクロック信号のジッタについて、たとえそれが規格の許容範囲内ではあっても極力取り除いておくことが望ましい。
【０００９】
上記問題に鑑み、本発明は、所定の規格に準拠してシリアルデータ信号及びクロック信号を送信する半導体集積回路及びそれを備えた送信装置について、さまざまな特性を有する受信装置との接続性を高め、また、送信するクロック信号からジッタを十分に除去することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明が講じた手段は次のとおりである。第１は、パラレルデータ信号及び第１のクロック信号を受け、シリアルデータ信号及び第２のクロック信号を出力する半導体集積回路として、前記第１のクロック信号を受け、これをＮ（Ｎは１よりも大きな整数）逓倍した第３のクロック信号を生成するクロック生成回路と、前記パラレルデータ信号を受け、前記第３のクロック信号に同期して前記パラレルデータ信号を前記シリアルデータ信号に変換するパラレル・シリアル変換部と、前記第３のクロック信号を受け、これをＮ分周した第４のクロック信号を生成する分周器と、前記第１及び第４のクロック信号を受け、与えられた制御信号に応じて、これらクロック信号のいずれか一方を前記第２のクロック信号として選択的に出力するセレクタとを備えたものとする。
【００１１】
これによると、受信装置の特性に応じて送信装置のクロック伝送方式を切り替えることができる。したがって、送信装置の接続性が向上する。
【００１２】
第２は、パラレルデータ信号及び第１のクロック信号を受け、シリアルデータ信号及び第２のクロック信号を出力する半導体集積回路として、前記第１のクロック信号を受け、これをＮ（Ｎは１よりも大きな整数）逓倍した第３のクロック信号を生成するクロック生成回路と、前記パラレルデータ信号を受け、前記第３のクロック信号に同期して前記パラレルデータ信号を前記シリアルデータ信号に変換するパラレル・シリアル変換部とを備え、前記クロック生成回路の伝達特性は、与えられた制御信号に応じて変化するものとする。
【００１３】
これによると、受信装置におけるクロックリカバリ回路の伝達特性に応じて送信装置におけるクロック生成回路の伝達特性を変更することができる。したがって、送信装置の接続性が向上する。
【００１４】
第３は、パラレルデータ信号及び第１のクロック信号を受け、シリアルデータ信号及び第２のクロック信号を出力する半導体集積回路として、前記第１のクロック信号を受け、これをＸ／Ｙ逓倍（Ｘ，Ｙは自然数でＸ≠Ｙ）した第３のクロック信号を生成する第１のクロック生成回路と、前記パラレルデータ信号を受け、これを前記第３のクロック信号に同期して新パラレルデータ信号に変換するスケーラと、前記第３のクロック信号を受け、これをＮ（Ｎは１よりも大きな整数）逓倍した第４のクロック信号を生成する第２のクロック生成回路と、前記新パラレルデータ信号を受け、これを前記第４のクロック信号に同期して前記シリアルデータ信号に変換するパラレル・シリアル変換部とを備えたものとする。
【００１５】
これによると、コヒーレント・クロッキング方式の場合には第１及び第２のクロック生成回路の２段によって、ノンコヒーレント・クロッキング方式の場合には第１のクロック生成回路によって、それぞれ波形整形されたクロック信号が送信されるため、送信されるクロック信号のジッタを十分に除去することができる。
【００１６】
好ましくは、前記第１のクロック生成回路の通過帯域は、与えられた制御信号に応じて変化するものとする。これによると、受信装置の特性などに応じて、送信装置から送信されるクロック信号のジッタを効果的に除去することができる。
【００１７】
また、上記のいずれかの半導体集積回路を備えた送信装置として、前記半導体集積回路に入力される前記パラレルデータ信号及び前記第１のクロック信号を生成するデータ生成回路と、前記半導体集積回路から出力される前記シリアルデータ信号及び前記第２のクロック信号を受信する受信装置に関する情報に基づいて、前記半導体集積回路に入力される前記制御信号を生成する制御回路とを備えたものとする。
【００１８】
これによると、制御回路によって、受信装置に関する情報に基づいて、上記半導体集積回路におけるセレクタの選択動作、クロック生成回路の伝達特性、第１のクロック生成回路の通過帯域などを最適に制御することができる。
【００１９】
好ましくは、前記制御回路は、前記受信装置から前記情報を取得するものとする。これによると、送信装置の特性を受信装置の特性に応じて自動的に変更することができる。
【００２０】
また、上記第３の半導体集積回路を備えた送信装置として、前記半導体集積回路に入力される前記パラレルデータ信号及び前記第１のクロック信号を生成するデータ生成回路と、前記半導体集積回路に入力される前記制御信号を生成する制御回路とを備え、前記データ生成回路は、前記制御回路による制御に従って、前記第１のクロック信号の周波数を切り替えるものであり、前記制御回路は、前記データ生成回路に対して前記第１のクロック信号の周波数切り替えを指示するタイミングで、前記制御信号を当該切り替え後の周波数に対応するものに切り替えるものとする。
【００２１】
これによると、制御回路によって、データ生成回路から出力されるクロック信号の周波数に応じて、上記半導体集積回路における第１のクロック生成回路の通過帯域を最適に制御することができる。
【発明の効果】
【００２２】
以上説明したように、本発明によると、送信装置の接続性が向上し、また、送信されるクロック信号のジッタを十分に除去することができる。これにより、本発明に係る送信装置からシリアルデータ信号及びクロック信号を受信する受信装置において、ラッチミスをすることなくパラレルデータ信号をリカバリすることができ、表示映像のノイズなどが低減する。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００２４】
（第１の実施形態）
図１は、第１の実施形態に係る送信装置の構成を示す。本送信装置は、ＤＶＩやＨＤＭＩなどの規格に準拠して後述する受信装置にケーブルを介してデータをシリアル伝送するものである。具体的には、本送信装置は、半導体集積回路１０Ａ、ＭＰＥＧ２デコーダ２０及びマイコン３０を備えている。半導体集積回路１０Ａは、パラレルデータ信号Ｓ１及びクロック信号ＣＫ１を受け、シリアルデータ信号Ｓ２及びクロック信号ＣＫ２を出力する。ＭＰＥＧ２デコーダ２０は、ＤＶＤなどに記録されているＭＰＥＧ２データをデコードし、映像信号を８ビットのパラレルデータ信号Ｓ１として出力するとともにこれに同期したクロック信号ＣＫ１を出力するデータ生成回路である。マイコン３０は、半導体集積回路１０Ａ及びＭＰＥＧ２デコーダ２０の動作を制御する制御回路である。なお、実際の映像信号はＲＧＢの３チャンネルで伝送されるが便宜のため１チャンネルのみの伝送について説明する。
【００２５】
半導体集積回路１０Ａは、１０逓倍ＰＬＬ１１、パラレル・シリアル変換部１２、分周器１３及びセレクタ１４を備えている。１０逓倍ＰＬＬ１１は、クロック信号ＣＫ１を受け、これの１０倍の周波数のクロック信号ＣＫ３を生成するクロック生成回路である。パラレル・シリアル変換部１２は、パラレルデータ信号Ｓ１を受け、これをクロック信号ＣＫ３に同期してシリアルデータ信号Ｓ２に変換する。分周器１３は、クロック信号ＣＫ３を受け、これを１／１０に分周してクロック信号ＣＫ４を生成する。セレクタ１４は、クロック信号ＣＫ１及びＣＫ４を受け、マイコン３０からの制御信号ＣＴＬに応じてこれらのいずれか一方をクロック信号ＣＫ２として選択的に出力する。
【００２６】
パラレル・シリアル変換部１２におけるエンコーダ１２１は、クロック信号ＣＫ１に同期して８ビットのデータ信号Ｓ１を１０ビットのデータ信号Ｓ３に変換する。この８ビット−１０ビット変換では、データ信号Ｓ３がシリアルデータ信号に変換されたときに当該シリアルデータ信号において“１”又は“０”が長期間連続することなく、かつ、そのＤＣバランスがとれるように、データ信号Ｓ１に２ビットが追加される。また、パラレル・シリアル変換部１２におけるパラレル・シリアル変換器１２２は、クロック信号ＣＫ３に同期してデータ信号Ｓ３をシリアルデータ信号Ｓ２に変換する。
【００２７】
図２は、上記の送信装置からケーブルを介してシリアルデータ信号Ｓ２及びクロック信号ＣＫ２を受信する受信装置の構成の一例を示す。半導体集積回路１００は、シリアルデータ信号Ｓ２及びクロック信号ＣＫ２を受け、パラレルデータ信号Ｓ４及びクロック信号ＣＫ５を出力する。表示装置２００は、パラレルデータ信号Ｓ４及びクロック信号ＣＫ５を受け、映像を表示する。受信装置は、表示装置２００が表示可能な解像度及び出音可能なオーディオサンプルレート、半導体集積回路１００の製造者及び製造品番などの情報が記録されたＥＤＩＤ（Extended display identification data）を有していてもよい。なお、後述するようにＥＤＩＤは受信装置におけるマイコン３０によって読み出される。
【００２８】
半導体集積回路１００において、１０逓倍ＰＬＬ１０１は、クロック信号ＣＫ２を受け、これの１０倍の周波数のクロック信号ＣＫ６を生成する。多相化部１０２は、クロック信号ＣＫ６を受け、これの位相をシフトして互いに等間隔の位相だけずれたｎ個のクロック信号ＣＫ７ｉ（ｉは１からｎまでの整数）を生成する。位相シフトは遅延線などを用いて実現される。オーバーサンプラ１０３は、クロック信号ＣＫ７１〜ＣＫ７ｎのそれぞれに同期してシリアルデータ信号Ｓ２のサンプリングを行う。すなわち、オーバーサンプラ１０３は、シリアルデータ信号Ｓ２についてｎ倍のオーバーサンプリングを行う。
【００２９】
位相決定部１０４は、オーバーサンプラ１０３のサンプリング結果を受け、どのクロック位相でシリアルデータ信号Ｓ２のサンプリングを行えばセットアップ及びホールドのマージンが最大になるかを判定し、クロック信号ＣＫ７１〜ＣＫ７ｎから上記マージンが最大となるものを選択してクロック信号ＣＫ８として出力する。マージンの大きさは、クロック信号ＣＫ７１〜ＣＫ７ｎのそれぞれの立ち上がり付近にシリアルデータ信号Ｓ２の変化点があるか否かを判定することで測定することができる。
【００３０】
分周器１０５は、クロック信号ＣＫ８を受け、これを１／１０に分周してクロック信号ＣＫ５を生成する。シリアル・パラレル変換器１０６は、シリアルデータ信号Ｓ２を受け、これをクロック信号ＣＫ８に同期して１０ビットのパラレルデータ信号Ｓ５に変換する。上述したように、クロック信号ＣＫ８は、シリアルデータ信号Ｓ２をラッチするのに最適なものとして位相決定部１０４によって選択されているため、このシリアル・パラレル変換は安定的に行われる。デコーダ１０７は、クロック信号ＣＫ５に同期して１０ビットのデータ信号Ｓ５を８ビットのデータ信号Ｓ４に変換する。以上のようにして、送信装置におけるＭＰＥＧ２デコーダ２０が生成したパラレルデータ信号Ｓ１及びクロック信号ＣＫ１が、受信装置においてパラレルデータ信号Ｓ４及びクロック信号ＣＫ５としてリカバリされる。
【００３１】
図１に戻り、マイコン３０は、制御信号ＣＴＬによってセレクタ１４によるクロック選択を制御する。セレクタ１４によってクロック信号がＣＫ４が選択された場合、本送信装置のクロック伝送方式は、図３（ａ）に示した送信装置１０と同様のコヒーレント・クロッキング方式となる。一方、セレクタ１４によってクロック信号がＣＫ１が選択された場合、本送信装置のクロック伝送方式は、図３（ｂ）に示した送信装置１０と同様のノンコヒーレント・クロッキング方式となる。すなわち、セレクタ１４は、受信装置の特性に応じてコヒーレント・クロッキング方式とノンコヒーレント・クロッキング方式とを切り替える。
【００３２】
マイコン３０は、受信装置からＥＤＩＤを読み出すためにＩ２Ｃ（Inter Integrated Circuit）などのシリアルインタフェースを有していてもよい。受信装置がＥＤＩＤを有する場合、マイコン３０は、Ｉ２Ｃを介して受信装置からＥＤＩＤを読み出し、これに基づいてセレクタ１４によるクロック選択を制御する。具体的には、マイコン３０は、取得したＥＤＩＤから受信装置を特定するための情報、例えば、製造者、機種名、愛称などを抽出する。そして、マイコン３０は、受信装置を特定するための情報とクロック伝送方式との対応表を参照して、ＥＤＩＤから抽出した情報に対応するクロック伝送方式を選択するようにセレクタ１４を制御する。
【００３３】
受信装置がＥＤＩＤを有しない場合、ユーザがリモコン装置などを介してマイコン３０を操作してクロック伝送方式を決定してもよい。具体的には、マイコン３０は、ユーザによって指定されたクロック伝送方式を選択するようにセレクタ１４を制御する。この場合、グラフィカル・ユーザ・インタフェース（ＧＵＩ）に受信装置を特定するための情報を一覧として表示し、ユーザはその中からいずれか一つを選択する。マイコン３０は、受信装置を特定するための情報とクロック伝送方式との対応表を参照して、ユーザが選択した情報に対応するクロック伝送方式を選択するようにセレクタ１４を制御する。
【００３４】
以上、本実施形態によると、受信装置の特性に応じて送信装置のクロック伝送方式を自動又は手動で切り替えることができる。したがって、本送信装置にどのような受信装置が接続されても、その受信装置の特性に適したクロック伝送方式が選択される。すなわち、本送信装置はどのような受信装置にも接続することができ、また、本送信装置からシリアルデータ信号及びクロック信号を受信する受信装置はラッチミスをすることなく確実にパラレルデータ信号をリカバリすることができる。これにより、受信装置において、クロック伝送方式のミスマッチに起因する表示映像のノイズなどが低減する。
【００３５】
（第２の実施形態）
図４は、第２の実施形態に係る送信装置の構成を示す。本送信装置は、第１の実施形態とは異なる構成の半導体集積回路１０Ｂを備えている。具体的には、半導体集積回路１０Ｂは、１０逓倍ＰＬＬ１１及びパラレル・シリアル変換部１２を備えている。半導体集積回路１０Ｂは、１０逓倍ＰＬＬ１１の基準クロック信号となるクロック信号ＣＫ１をクロック信号ＣＫ２として出力する。すなわち、本送信装置はノンコヒーレント・クロッキング方式のシリアルデータ伝送を行うものである。以下、第１の実施形態と異なる点についてのみ説明する。
【００３６】
１０逓倍ＰＬＬ１１は、制御信号ＣＴＬに応じて伝達特性を変えることができるようになっている。一般に、ＰＬＬの伝達特性は、チャージポンプ回路のバイアス電流やループフィルタの時定数を変えたりすることで変更可能である。
【００３７】
マイコン３０は、制御信号ＣＴＬによって１０逓倍ＰＬＬ１１の伝達特性を変化させる。このとき、１０逓倍ＰＬＬ１１の伝達特性が受信装置におけるクロックリカバリ回路、例えば、図２に示した１０逓倍ＰＬＬ１０１の伝達特性と等しくなるようにする。具体的には、マイコン３０は、受信装置を特定するための情報と伝達特性との対応表を参照して、１０逓倍ＰＬＬ１１の伝達特性を、ＥＤＩＤから抽出した情報又はユーザから指定された情報に対応するものに設定する。
【００３８】
以上、本実施形態によると、送信装置におけるクロック生成回路の伝達特性が自動又は手動で受信装置におけるクロックリカバリ回路の伝達特性と等しく設定される。したがって、本送信装置にどのような受信装置が接続されても、送信装置のパラレル・シリアル変換で使用されるクロック信号と同じ特性を有するクロック信号が受信装置においてリカバリされ、当該リカバリされたクロック信号と受信装置が受信したシリアルデータ信号との位相差は常に一定又は一定に近い状態に保たれる。これにより、本送信装置からシリアルデータ信号及びクロック信号を受信する受信装置はラッチミスをすることなく確実にパラレルデータ信号をリカバリすることができ、送信装置と受信装置との特性ミスマッチに起因する表示映像のノイズなどが低減する。
【００３９】
（第３の実施形態）
図５は、第３の実施形態に係る送信装置の構成を示す。本送信装置は、第１及び第２の実施形態とは異なる構成の半導体集積回路１０Ｃを備え、送信するクロック信号ＣＫ２のジッタを除去する機能を有する。具体的には、半導体集積回路１０Ｃは、１０逓倍ＰＬＬ１１、パラレル・シリアル変換部１２、クロック生成回路１５及びスケーラ１６を備えている。以下、第１及び第２の実施形態と異なる点についてのみ説明する。
【００４０】
クロック生成回路１５は、クロック信号ＣＫ１を受け、これのＸ／Ｙ倍（Ｘ，Ｙは自然数でＸ≠Ｙ）の周波数のクロック信号ＣＫ９を生成する。具体的には、クロック生成回路１５は、Ｘ逓倍ＰＬＬ１５１及び分周器１５２を備えている。Ｘ逓倍ＰＬＬ１５１は、クロック信号ＣＫ１を受け、これのＸ倍の周波数のクロック信号ＣＫ１０を生成する。分周器１５２は、クロック信号ＣＫ１０を受け、これを１／Ｙに分周してクロック信号ＣＫ９を生成する。
【００４１】
スケーラ１６は、パラレルデータ信号Ｓ１をクロック信号ＣＫ９に同期したパラレルデータ信号Ｓ６に変換する。スケーラ１６は、映像データを、ＳＤ（Standard Definition）フォーマットからＨＤ（High Definition）フォーマットに変換するアップコンバータとして、また、ＨＤフォーマットからＳＤフォーマットに変換するダウンコンバータとして動作する。例えば、スケーラ１６がアップコンバータとして動作する場合、クロック生成回路１５は周波数２７ＭHzのクロック信号ＣＫ１から周波数７４．１７５ＭHzのクロック信号ＣＫ９を生成する。なお、スケーラ１６による映像データのフォーマット変換はＳＤ⇔ＨＤに限られず、任意の変換が可能である。
【００４２】
パラレル・シリアル変換部１２は、パラレルデータ信号Ｓ６を受け、これをクロック信号ＣＫ３に同期してシリアルデータ信号Ｓ２に変換する。また、１０逓倍ＰＬＬ１１は、クロック信号ＣＫ９を受け、これの１０倍の周波数のクロック信号ＣＫ３を生成する。半導体集積回路１０Ｃは、１０逓倍ＰＬＬ１１の基準クロック信号となるクロック信号ＣＫ９をクロック信号ＣＫ２として出力する。すなわち、本送信装置はノンコヒーレント・クロッキング方式のシリアルデータ伝送を行うものである。ここで、クロック生成回路１５は、スケーラ１６に同期クロック信号を供給するだけではなくクロック信号ＣＫ１のジッタフィルタとしても機能する。すなわち、本送信装置から送信されるクロック信号ＣＫ２は、クロック生成回路１５によって波形整形され、ジッタがある程度除去されたものである。
【００４３】
好ましくは、Ｘ逓倍ＰＬＬ１５１の通過帯域は可変とする。図６は、Ｘ逓倍ＰＬＬ１５１の内部構成の一例を示す。Ｘ逓倍ＰＬＬ１５１において、電圧制御発振器１５１５から出力されたクロック信号ＣＫ１０は分周器１５１６によって１／Ｘに分周される。位相比較器１５１１は、クロック信号ＣＫ１と分周器１５１６によってフィードバックされたクロック信号ＣＫ１１との位相差に基づく信号を出力する。この信号はループフィルタ１５１２又は１５１３によって高調波が除去された後、電圧制御発振器１５１５に与えられる。そして、電圧制御発振器１５１５は与えられた信号に基づいてクロック信号ＣＫ１０を発振する。ループフィルタの選択は選択回路１５１４が行う。ここで、ループフィルタ１５１２及び１５１３は互いに異なる時定数を有するものとする。このように、選択回路１５１４の選択動作により、Ｘ逓倍ＰＬＬ１５１の通過帯域を切り替えることができる。なお、Ｘ逓倍ＰＬＬ１５１の通過帯域の切り替えは上記構成以外でも可能である。
【００４４】
マイコン３０は、制御信号ＣＴＬによって選択回路１５１４によるループフィルタの選択を制御する。具体的には、マイコン３０は、受信装置を特定するための情報とクロック生成回路１５の通過帯域との対応表を参照して、クロック生成回路１５の通過帯域を、ＥＤＩＤから抽出した情報又はユーザから指定された情報に対応するものに設定する。また、マイコン３０はＭＰＥＧ２デコーダの動作を制御しているが、ＭＰＥＧ２デコーダ２０から出力すべきクロック信号ＣＫ１の切り替え指示のタイミングで、クロック生成回路１５の通過帯域を、その切り替え後のクロック信号ＣＫ１の周波数に対応したものに切り替えるようにしてもよい。
【００４５】
以上、本実施形態によると、ノンコヒーレント・クロッキング方式の送信装置についてジッタが除去されたクロック信号が送信される。さらに、受信装置の特性又はデータ生成回路から出力される信号に応じて基準クロック信号の最適な通過帯域が選択されることにより、送信装置から送信されるクロック信号のジッタが最も効果的に除去される。したがって、本送信装置にどのような受信装置が接続されても、本送信装置からシリアルデータ信号及びクロック信号を受信する受信装置はラッチミスをすることなく確実にパラレルデータ信号をリカバリすることができ、受信装置における表示映像のノイズなどが低減する。
【００４６】
（第４の実施形態）
図７は、第４の実施形態に係る送信装置の構成を示す。本送信装置は、第１から第３の実施形態のすべての構成要素を組み込んだものである。コヒーレント・クロッキング方式の送信装置ではクロック生成回路（例えば、図１に示した１０逓倍ＰＬＬ１１）によって波形整形されたクロック信号が送信されるが、このときのジッタ除去が不十分だと受信装置においてパラレルデータ信号をリカバリすることができなくなるおそれがある。これに対して、本送信装置がコヒーレント・クロッキング方式で動作する場合、クロック生成回路１５及び１０逓倍ＰＬＬ１１の２段でジッタのフィルタリングが行われることによって、送信されるクロック信号ＣＫ２のジッタを十分に除去することができる。
【産業上の利用可能性】
【００４７】
本発明に係る半導体集積回路及び送信装置は、高い接続性を有し、また、ジッタが抑制されたクロック信号を送信可能であるため、さまざまな表示装置にＤＶＩ信号又はＨＤＭＩ信号を伝送するＤＶＤプレーヤ又はレコーダなどとして有用である。
【図面の簡単な説明】
【００４８】
【図１】図１は、第１の実施形態に係る送信装置の構成図である。
【図２】図２は、受信装置の構成図である。
【図３】図３は、本発明に係る送信装置におけるクロック伝送方式の切り替えを示す図である。
【図４】図４は、第２の実施形態に係る送信装置の構成図である。
【図５】図５は、第３の実施形態に係る送信装置の構成図である。
【図６】図６は、図５に示したＸ逓倍ＰＬＬの内部構成図である。
【図７】図７は、第４の実施形態に係る送信装置の構成図である。
【符号の説明】
【００４９】
１０Ａ〜１０Ｄ  半導体集積回路
１１  １０逓倍ＰＬＬ（クロック生成回路、第２のクロック生成回路）
１２  パラレル・シリアル変換部
１３  分周器
１４  セレクタ
１５  クロック生成回路（第１のクロック生成回路）
１６  スケーラ
２０  ＭＰＥＧ２デコーダ（データ生成回路）
３０  マイコン（制御回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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