(57)【特許請求の範囲】
【請求項１】
複数のソース信号線と、複数のゲート信号線と、複数の電源供給線と、複数の画素とを有する表示装置であって、
前記複数の画素は、第１スイッチング用ＴＦＴ、第２スイッチング用ＴＦＴ、消去用ＴＦＴ、ＥＬ駆動用ＴＦＴ及びＥＬ素子をそれぞれ有し、
前記消去用ＴＦＴのゲート電極は、前記複数のゲート信号線のうちのｋ番目（ｋは自然数）のゲート信号線に接続され、
前記第１スイッチング用ＴＦＴのゲート電極は、前記複数のゲート信号線のうちの（ｋ＋１）番目のゲート信号線に接続され、
前記第２スイッチング用ＴＦＴのゲート電極は、前記複数のゲート信号線のうちの（ｋ＋２）番目のゲート信号線に接続され、
前記第２スイッチング用ＴＦＴのソース領域とドレイン領域の一方は、前記複数のソース信号線のいずれか１つに接続され、
前記第２スイッチング用ＴＦＴのソース領域とドレイン領域の他方は、前記第１スイッチング用ＴＦＴのソース領域とドレイン領域の一方に接続され、
前記第１スイッチング用ＴＦＴのソース領域とドレイン領域の他方は、前記ＥＬ駆動用ＴＦＴのゲート電極に接続され、
前記消去用ＴＦＴのソース領域とドレイン領域の一方は、前記複数の電源供給線のいずれか１つに接続され、
前記消去用ＴＦＴのソース領域とドレイン領域の他方は、前記ＥＬ駆動用ＴＦＴのゲート電極に接続され、
前記ＥＬ駆動用ＴＦＴのソース領域は、前記複数の電源供給線のいずれか１つに接続され、
前記ＥＬ駆動用ＴＦＴのドレイン領域は、前記ＥＬ素子に接続され、
１フレーム期間は、複数の書き込み期間Ｔａと、複数の消去期間Ｔｅとを有し、
前記複数の書き込み期間Ｔａにおいて、前記複数のゲート信号線に入力される第１の選択信号によって、前記複数のゲート信号線が順に選択され、
前記複数の消去期間Ｔｅにおいて、前記複数のゲート信号線に順に入力される第２の選択信号によって、前記複数のゲート信号線が順に選択され、
前記複数のゲート信号線のうち隣り合うゲート信号線が前記第１の選択信号によって選択される期間は重なっており、
前記複数のゲート信号線のうち隣り合うゲート信号線が前記第２の選択信号によって選択される期間は重なっておらず、
前記複数のゲート信号線のうちの任意のゲート信号線において、前記第１の選択信号によって選択される期間が、前記第２の選択信号によって選択されている期間の２倍であることを特徴とする表示装置。
【請求項２】
複数のソース信号線と、複数のゲート信号線と、複数の電源供給線と、複数の画素とを有する表示装置であって、
前記複数の画素は、第１スイッチング用ＴＦＴ、第２スイッチング用ＴＦＴ、消去用ＴＦＴ、ＥＬ駆動用ＴＦＴ及びＥＬ素子をそれぞれ有し、
前記消去用ＴＦＴのゲート電極は、前記複数のゲート信号線のうちのｋ番目（ｋは自然数）のゲート信号線に接続され、
前記第１スイッチング用ＴＦＴのゲート電極は、前記複数のゲート信号線のうちの（ｋ＋１）番目のゲート信号線に接続され、
前記第２スイッチング用ＴＦＴのゲート電極は、前記複数のゲート信号線のうちの（ｋ＋２）番目のゲート信号線に接続され、
前記第２スイッチング用ＴＦＴのソース領域とドレイン領域の一方は、前記複数のソース信号線のいずれか１つに接続され、
前記第２スイッチング用ＴＦＴのソース領域とドレイン領域の他方は、前記第１スイッチング用ＴＦＴのソース領域とドレイン領域の一方に接続され、
前記第１スイッチング用ＴＦＴのソース領域とドレイン領域の他方は、前記ＥＬ駆動用ＴＦＴのゲート電極に接続され、
前記消去用ＴＦＴのソース領域とドレイン領域の一方は、前記複数の電源供給線のいずれか１つに接続され、
前記消去用ＴＦＴのソース領域とドレイン領域の他方は、前記ＥＬ駆動用ＴＦＴのゲート電極に接続され、
前記ＥＬ駆動用ＴＦＴのソース領域は、前記複数の電源供給線のいずれか１つに接続され、
前記ＥＬ駆動用ＴＦＴのドレイン領域は、前記ＥＬ素子に接続され、
１フレーム期間は、複数の書き込み期間Ｔａと、複数の消去期間Ｔｅとを有し、
前記複数の書き込み期間Ｔａにおいて、前記複数のゲート信号線に入力される第１の選択信号によって、前記複数のゲート信号線が順に選択され、
前記複数の消去期間Ｔｅにおいて、前記複数のゲート信号線に順に入力される第２の選択信号によって、前記複数のゲート信号線が順に選択され、
前記複数のゲート信号線のうち隣り合うゲート信号線が前記第１の選択信号によって選択される期間は重なっており、
前記複数のゲート信号線のうち隣り合うゲート信号線が前記第２の選択信号によって選択される期間は重なっておらず、
前記複数のゲート信号線が前記第１の選択信号によって選択される期間において、前記複数のソース信号線にデジタルビデオ信号が入力され、
前記複数のゲート信号線のうちの任意のゲート信号線において、前記第１の選択信号によって選択される期間が前記第２の選択信号によって選択されている期間の２倍であることを特徴とする表示装置。
【請求項３】
複数のソース信号線と、複数のゲート信号線と、複数の電源供給線と、複数の画素とを有する表示装置であって、
前記複数の画素は、第１スイッチング用ＴＦＴ、第２スイッチング用ＴＦＴ、消去用ＴＦＴ、ＥＬ駆動用ＴＦＴ及びＥＬ素子をそれぞれ有し、
前記消去用ＴＦＴのゲート電極は、前記複数のゲート信号線のうちのｋ番目（ｋは自然数）のゲート信号線に接続され、
前記第１スイッチング用ＴＦＴのゲート電極は、前記複数のゲート信号線のうちの（ｋ＋１）番目のゲート信号線に接続され、
前記第２スイッチング用ＴＦＴのゲート電極は、前記複数のゲート信号線のうちの（ｋ＋２）番目のゲート信号線に接続され、
前記第２スイッチング用ＴＦＴのソース領域とドレイン領域の一方は、前記複数のソース信号線のいずれか１つに接続され、
前記第２スイッチング用ＴＦＴのソース領域とドレイン領域の他方は、前記第１スイッチング用ＴＦＴのソース領域とドレイン領域の一方に接続され、
前記第１スイッチング用ＴＦＴのソース領域とドレイン領域の他方は、前記ＥＬ駆動用ＴＦＴのゲート電極に接続され、
前記消去用ＴＦＴのソース領域とドレイン領域の一方は、前記複数の電源供給線のいずれか１つに接続され、
前記消去用ＴＦＴのソース領域とドレイン領域の他方は、前記ＥＬ駆動用ＴＦＴのゲート電極に接続され、
前記ＥＬ駆動用ＴＦＴのソース領域は、前記複数の電源供給線のいずれか１つに接続され、
前記ＥＬ駆動用ＴＦＴのドレイン領域は、前記ＥＬ素子に接続され、
１フレーム期間は、ｎ個の書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎと、（ｍ−１）個の消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）（ｍは２からｎまでの任意の数）とを有し、
前記書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎにおいて、デジタルビデオ信号が前記ＥＬ駆動用ＴＦＴのゲート電極に入力され、
前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）において、前記ＥＬ駆動用ＴＦＴのゲート電極に入力された前記デジタルビデオ信号が消去され、
前記書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのそれぞれが開始されてから、前記書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎのそれぞれの次に出現する書き込み期間もしくは消去期間が開始されるまでの期間が表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎであり、
前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれが開始されてから、前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）のそれぞれの次に出現する書き込み期間が開始されるまでの期間が非表示期間Ｔｄ１、Ｔｄ２、…、Ｔｄ（ｍ−１）であり、
前記デジタルビデオ信号によって、前記表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎにおいて前記ＥＬ素子が発光するか発光しないかが選択され、
前記表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎの長さの比は、２０：２１：…：２（ｎ−１）で表され、
前記書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎにおいて、前記複数のゲート信号線に入力される第１の選択信号によって、前記複数のゲート信号線が順に選択され、
前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）において、前記複数のゲート信号線に順に入力される第２の選択信号によって、前記複数のゲート信号線が順に選択され、
前記複数のゲート信号線のうち隣り合うゲート信号線が前記第１の選択信号によって選択される期間は重なっており、
前記複数のゲート信号線のうち隣り合うゲート信号線が前記第２の選択信号によって選択される期間は重なっておらず、
前記複数のゲート信号線のうちの任意のゲート信号線において、前記第１の選択信号によって選択される期間が前記第２の選択信号によって選択されている期間の２倍であることを特徴とする表示装置。
【請求項４】
請求項３において、
前記表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎが出現する順序がランダムであることを特徴とする表示装置。
【請求項５】
請求項３において、
前記非表示期間Ｔｄ１、Ｔｄ２、…、Ｔｄ（ｍ−１）のうち一番長い非表示期間が、前記１フレーム期間中において一番最後に出現することを特徴とする表示装置。
【請求項６】
請求項３乃至請求項５のいずれか１項において、
前記書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎは、互いに重なっていないことを特徴とする表示装置。
【請求項７】
請求項３乃至請求項６のいずれか１項において、
前記消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）は、互いに重なっていないことを特徴とする表示装置。
【請求項８】
請求項１乃至請求項７のいずれか１項において、
前記複数の画素のうち、前記複数のゲート信号線が設けられている方向に沿って並んでいるいずれか２つの画素は、前記複数の電源供給線のうちのいずれか１つを挟んで隣り合っており、
前記２つの画素がそれぞれ有する前記ＥＬ駆動用ＴＦＴのソース領域は、前記複数の電源供給線のうちのいずれか１つに接続されていることを特徴とする表示装置。
【請求項９】
請求項１乃至請求項８のいずれか１項において、
前記ＥＬ駆動用ＴＦＴは、線形領域で駆動することを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＥＬ（エレクトロルミネッセンス）素子を基板上に作り込んで形成された電子ディスプレイに関する。特に半導体素子（半導体薄膜を用いた素子）を用いたＥＬディスプレイに関する。またＥＬディスプレイを表示部に用いた表示装置に関する。
【０００２】
【従来の技術】
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型の電子ディスプレイへの応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。そのため、従来基板の外に設けられた駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
【０００３】
このようなアクティブマトリクス型の電子ディスプレイは、同一基板上に様々な回路や素子を作り込むことで製造コストの低減、電子ディスプレイの小型化、歩留まりの上昇、スループットの上昇など、様々な利点が得られる。
【０００４】
そしてさらに、自発光型素子としてＥＬ素子を有したアクティブマトリクス型のＥＬディスプレイの研究が活発化している。ＥＬディスプレイは有機ＥＬディスプレイ（ＯＥＬＤ：Organic EL Display）又は有機ライトエミッティングダイオード（ＯＬＥＤ：Organic Light Emitting Diode）とも呼ばれている。
【０００５】
ＥＬディスプレイは、液晶ディスプレイと異なり自発光型である。ＥＬ素子は一対の電極（陽極と陰極）間に電場を加えることでルミネッセンスが発生する有機化合物を含む層（以下、ＥＬ層と記す）が挟まれた構造となっているが、ＥＬ層は通常、積層構造となっている。代表的には、イーストマン・コダック・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在、研究開発が進められているＥＬディスプレイは殆どこの構造を採用している。
【０００６】
また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０００７】
本明細書において陰極と陽極の間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全てＥＬ層に含まれる。
【０００８】
そして、上記構造でなるＥＬ層に一対の電極から所定の電圧をかけ、それにより発光層においてキャリアの再結合が起こって発光する。なお本明細書においてＥＬ素子が発光することを、ＥＬ素子が駆動すると呼ぶ。また、本明細書中では、陽極、ＥＬ層及び陰極で形成される発光素子をＥＬ素子と呼ぶ。
【０００９】
ＥＬ層の発光には、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明では、上述した発光のうちのいずれか一方の発光を用いても良いし、または両方の発光を用いても良い。
【００１０】
ＥＬディスプレイの駆動方法として、アナログ方式の駆動方法（アナログ駆動）が挙げられる。ＥＬディスプレイのアナログ駆動について、図２６及び図２７を用いて説明する。
【００１１】
図２６にアナログ駆動のＥＬディスプレイの画素部１８００の構造を示す。ゲート信号線駆動回路からのゲート信号を入力するゲート信号線（Ｇ１〜Ｇｙ）は、各画素が有するスイッチング用ＴＦＴ１８０１のゲート電極に接続されている。また各画素の有するスイッチング用ＴＦＴ１８０１のソース領域とドレイン領域は、一方がアナログのビデオ信号を入力するソース信号線（データ信号線ともいう）Ｓ１〜Ｓｘに、もう一方が各画素が有するＥＬ駆動用ＴＦＴ１８０４のゲート電極及び各画素が有するコンデンサ１８０８にそれぞれ接続されている。
【００１２】
各画素が有するＥＬ駆動用ＴＦＴ１８０４のソース領域は電源供給線Ｖ１〜Ｖｘに接続されており、ドレイン領域はＥＬ素子１８０６に接続されている。電源供給線Ｖ１〜Ｖｘの電位を電源電位と呼ぶ。また電源供給線Ｖ１〜Ｖｘは、各画素が有するコンデンサ１８０８に接続されている。
【００１３】
ＥＬ素子１８０６は陽極と、陰極と、陽極と陰極の間に設けられたＥＬ層とを有する。ＥＬ素子１８０６の陽極がＥＬ駆動用ＴＦＴ１８０４のドレイン領域と接続している場合、ＥＬ素子１８０６の陽極が画素電極、陰極が対向電極となる。逆にＥＬ素子１８０６の陰極がＥＬ駆動用ＴＦＴ１８０４のドレイン領域と接続している場合、ＥＬ素子１８０６の陽極が対向電極、陰極が画素電極となる。
【００１４】
なお本明細書において、対向電極の電位を対向電位と呼ぶ。なお対向電極に対向電位を与える電源を対向電源と呼ぶ。画素電極の電位と対向電極の電位の電位差がＥＬ駆動電圧であり、このＥＬ駆動電圧がＥＬ層にかかる。
【００１５】
図２６で示したＥＬディスプレイを、アナログ方式で駆動させた場合のタイミングチャートを図２７に示す。１つのゲート信号線が選択されてから、その次に別のゲート信号線が選択されるまでの期間を１ライン期間（Ｌ）と呼ぶ。また１つの画像が表示されてから次の画像が表示されるまでの期間が１フレーム期間（Ｆ）に相当する。図２６のＥＬディスプレイの場合、ゲート信号線はｙ本あるので、１フレーム期間中にｙ個のライン期間（Ｌ１〜Ｌｙ）が設けられている。
【００１６】
なお本明細書においてゲート信号線が選択されるとは、該ゲート信号線にゲート電極が接続された薄膜トランジスタが全てオンの状態になることを意味する。
【００１７】
解像度が高くなるにつれて１フレーム期間中のライン期間の数も増え、駆動回路を高い周波数で駆動しなければならなくなる。
【００１８】
まず電源供給線Ｖ１〜Ｖｘは一定の電源電位に保たれている。そして対向電極の電位である対向電位も一定の電位に保たれている。対向電位は、ＥＬ素子が発光する程度に電源電位との間に電位差を有している。
【００１９】
第１のライン期間（Ｌ１）において、ゲート信号線駆動回路からゲート信号線Ｇ１に入力されるゲート信号によって、ゲート信号線Ｇ１が選択される。
【００２０】
そして、ソース信号線Ｓ１〜Ｓｘに順にアナログのビデオ信号が入力される。
ゲート信号線Ｇ１に接続された全てのスイッチング用ＴＦＴ１８０１はオンの状態になっているので、ソース信号線Ｓ１〜Ｓｘに入力されたアナログのビデオ信号は、スイッチング用ＴＦＴ１８０１を介してＥＬ駆動用ＴＦＴ１８０４のゲート電極に入力される。
【００２１】
ＥＬ駆動用ＴＦＴ１８０４のチャネル形成領域を流れる電流の量は、ＥＬ駆動用ＴＦＴ１８０４のゲート電極に入力される信号の電位の高さ（電圧）によって制御される。よって、ＥＬ素子１８０６の画素電極にかかる電位は、ＥＬ駆動用ＴＦＴ１８０４のゲート電極に入力されたアナログのビデオ信号の電位の高さによって決まる。そしてＥＬ素子１８０６はアナログのビデオ信号の電位に制御されて発光を行う。
【００２２】
上述した動作を繰り返し、にソース信号線Ｓ１〜Ｓｘへのアナログのビデオ信号の入力が終了すると、第１のライン期間（Ｌ１）が終了する。なお、ソース信号線Ｓ１〜Ｓｘへのアナログのビデオ信号の入力が終了するまでの期間と水平帰線期間とを合わせて１つのライン期間としても良い。
【００２３】
そして次に第２のライン期間（Ｌ２）となり、ゲート信号によってゲート信号線Ｇ２が選択される。そして第１のライン期間（Ｌ１）と同様にソース信号線Ｓ１〜Ｓｘに順にアナログのビデオ信号が入力される。
【００２４】
そして全てのゲート信号線（Ｇ１〜Ｇｙ）にゲート信号が入力されると、全てのライン期間（Ｌ１〜Ｌｙ）が終了する。全てのライン期間（Ｌ１〜Ｌｙ）が終了すると、１フレーム期間が終了する。１フレーム期間中において全ての画素が表示を行い、１つの画像が形成される。なお全てのライン期間（Ｌ１〜Ｌｙ）と垂直帰線期間とを合わせて１フレーム期間としても良い。
【００２５】
以上のように、アナログのビデオ信号によってＥＬ素子１８０６の発光量が制御され、その発光量の制御によって階調表示がなされる。この方式はいわゆるアナログ駆動方法と呼ばれる駆動方式であり、ソース信号線に入力されるアナログのビデオ信号の電位の変化で階調表示が行われる。
【００２６】
【発明が解決しようとする課題】
上述したアナログ駆動方法において、ＥＬ素子に供給される電流量がＥＬ駆動用ＴＦＴのゲート電圧によって制御される様子を図２８を用いて詳しく説明する。
【００２７】
図２８（Ａ）はＥＬ駆動用ＴＦＴのトランジスタ特性を示すグラフであり、２８０１はＩDS−ＶGS特性（又はＩDS−ＶGS曲線）と呼ばれている。ここでＩDSはドレイン電流であり、ＶGSはゲート電極とソース領域間の電圧（ゲート電圧）である。このグラフにより任意のゲート電圧に対して流れる電流量を知ることができる。
【００２８】
アナログ駆動方法において階調表示を行う場合、ＥＬ素子は上記ＩDS−ＶGS特性の点線２８０２で示した領域を用いて駆動する。２８０２で囲んだ領域の拡大図を図２８（Ｂ）に示す。
【００２９】
図２８（Ｂ）において、斜線で示す領域は飽和領域と呼ばれている。具体的には、しきい値電圧をＶTHとすると、｜ＶGS−ＶTH｜＜｜ＶDS｜を満たすようなゲート電圧である領域を指し、この領域ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。この領域を使ってゲート電圧による電流制御を行う。
【００３０】
スイッチング用ＴＦＴがオンとなって画素内に入力されたアナログのビデオ信号はＥＬ駆動用ＴＦＴのゲート電圧となる。このとき、図２８（Ａ）に示したＩDS−ＶGS特性に従ってゲート電圧に対してドレイン電流が１対１で決まる。即ち、ＥＬ駆動用ＴＦＴのゲート電極に入力されるアナログのビデオ信号の電圧に対応して、ドレイン領域の電位が定まり、所定のドレイン電流がＥＬ素子に流れ、その電流量に対応した発光量で前記ＥＬ素子が発光する。
【００３１】
以上のように、ビデオ信号によってＥＬ素子の発光量が制御され、その発光量の制御によって階調表示がなされる。
【００３２】
しかしながら、上記アナログ駆動はＴＦＴの特性のバラツキに非常に弱いという欠点がある。仮に各画素のＥＬ駆動用ＴＦＴに等しいゲート電圧がかかったとしても、ＥＬ駆動用ＴＦＴのＩDS−ＶGS特性にバラツキがあれば、同じドレイン電流を出力することはできない。さらに、図２８（Ａ）からも明らかなようにゲート電圧の変化に対して指数関数的にドレイン電流が変化する飽和領域を使っているため、ＩDS−ＶGS特性が僅かでもずれれば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生じうる。こうなってしまうと、僅かなＩDS−ＶGS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまう。
【００３３】
このように、アナログ駆動はＥＬ駆動用ＴＦＴの特性バラツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型のＥＬディスプレイの階調表示における障害となっていた。
【００３４】
本発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能なアクティブマトリクス型のＥＬディスプレイを提供することを課題とする。そして、そのようなアクティブマトリクス型ＥＬディスプレイを表示用ディスプレイとして具備する高性能な表示装置（電子機器）を提供することを課題とする。
【００３５】
【課題を解決するための手段】
本発明者は、アナログ駆動の問題は、ゲート電圧の変化に対してドレイン電流が指数関数的に変化するためにＩDS−ＶGS特性のばらつきの影響を受けやすい飽和領域を用いて階調表示を行っていることに起因すると考えた。
【００３６】
即ち、ＩDS−ＶGS特性のばらつきがあった場合に、飽和領域はゲート電圧の変化に対してドレイン電流が指数関数的に変化するため、等しいゲート電圧がかかってもでも異なる電流（ドレイン電流）が出力されてしまい、その結果、所望の階調が得られないという不具合が生じるのである。
【００３７】
そこで本発明人は、ＥＬ素子の発する光の量の制御を、飽和領域を用いた電流の制御により行うのではなく、主にＥＬ素子が発光する時間の制御によって行うことを考えた。つまり本発明ではＥＬ素子の発する光の量を時間で制御し、階調表示を行う。ＥＬ素子の発光時間を制御することで階調表示を行う時分割方式の駆動方法（以下、デジタル駆動という）と呼ぶ。なお時分割方式の駆動方法によって行われる階調表示を時分割階調表示と呼ぶ。
【００３８】
上記構成によって本発明では、ＥＬ駆動用ＴＦＴのＩDS−ＶGS特性に多少のばらつきがあっても、同じ電圧の信号を入力したときにＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【００３９】
【発明の実施の形態】
以下に、本発明のＥＬディスプレイの構造及びその駆動方法について説明する。ここではｎビットのデジタルビデオ信号により２n階調の表示を行う場合について説明する。
【００４０】
図１に本発明のＥＬディスプレイのブロック図の一例を示す。図１のＥＬディスプレイは、基板上に形成されたＴＦＴによって画素部１０１、画素部１０１の周辺に配置されたソース信号線駆動回路１０２、ゲート信号線駆動回路１０３を有している。なお、本実施の形態において示すＥＬディスプレイはソース信号線駆動回路とゲート信号線駆動回路を１つづつ有しているが、本発明はこれに限定されず、ソース信号線駆動回路とゲート信号線駆動回路の数はそれぞれ２つ以上有していてもよい。
【００４１】
ソース信号線駆動回路１０２にはソース用のクロック信号（Ｓ−ＣＬＫ）と、ソース用のスタートパルス信号（Ｓ−ＳＰ）が入力されている。ソース用のクロック信号（Ｓ−ＣＬＫ）とソース用のスタートパルス信号（Ｓ−ＳＰ）とによって、ソース信号線駆動回路１０２が駆動する。
【００４２】
ゲート信号線駆動回路１０３にはゲート用のクロック信号（Ｇ−ＣＬＫ）と、ゲート用のスタートパルス信号（Ｇ−ＳＰ）が入力されている。ゲート用のクロック信号（Ｇ−ＣＬＫ）とゲート用のスタートパルス信号（Ｇ−ＳＰ）とによって、ゲート信号線駆動回路１０３が駆動する。
【００４３】
本発明において、ソース信号線駆動回路１０２とゲート信号線駆動回路１０３は、画素部１０１が設けられている基板上に設けても良いし、ＩＣチップ上に設けてＦＰＣまたはＴＡＢを介して画素部１０１と接続されるようにしても良い。
【００４４】
画素部１０１の拡大図を図２に示す。ソース信号線Ｓ１〜Ｓｘ、電源供給線Ｖ１〜Ｖｘ、ゲート信号線Ｇ０、Ｇ１〜Ｇｙ、Ｇ（ｙ＋１）とが画素部１０１に設けられている。
【００４５】
ソース信号線Ｓ１〜Ｓｘのいずれか１つと、電源供給線Ｖ１〜Ｖｘのいずれか１つと、ゲート信号線Ｇ１〜Ｇｙのいずれか１つとを有する領域が画素１０４である。画素部１０１にはマトリクス状に複数の画素１０４が配列されることになる。
【００４６】
なお図２においてゲート信号線Ｇ０とＧ１との間に画素は形成されていないが、本発明はこれに限定されない。ゲート信号線Ｇ０とＧ１との間にダミーの画素を形成しても良い。
【００４７】
画素１０４の回路図を図３に示す。１０５は第１スイッチング用ＴＦＴ、１０６は第２スイッチング用ＴＦＴ、１０７は消去用ＴＦＴ、１０８はＥＬ駆動用ＴＦＴ、１０９はコンデンサ、１１０はＥＬ素子である。図３に示す画素（ｊ、ｉ）は、ソース信号線Ｓｊ（ｊは１〜ｘの任意の数）と、電源供給線Ｖｊと、ゲート信号線Ｇｉ（ｉは１〜ｙ）の任意の数）とを有している。
【００４８】
第１スイッチング用ＴＦＴ１０５のゲート電極は、ゲート信号線Ｇｉに接続されている。第２スイッチング用ＴＦＴ１０６のゲート電極は、画素（ｊ、ｉ）の隣に位置する画素（ｊ、ｉ＋１）が有しているゲート信号線Ｇ（ｉ＋１）に接続されている。なお、本実施の形態では上記構成を有しているが、第２スイッチング用ＴＦＴ１０６のゲート電極がゲート信号線Ｇｉに接続され、第１スイッチング用ＴＦＴ１０５のゲート電極が画素（ｊ、ｉ）の隣に位置する画素（ｊ、ｉ＋１）が有しているゲート信号線Ｇ（ｉ＋１）に接続されていても良い。
【００４９】
第１スイッチング用ＴＦＴ１０５のソース領域またはドレイン領域と、第２スイッチング用ＴＦＴ１０６のソース領域またはドレイン領域とは、直列に接続されている。そして第２スイッチング用ＴＦＴ１０６のソース領域とドレイン領域のうち、第１スイッチング用ＴＦＴ１０５のソース領域またはドレイン領域に接続されてない方が、ソース信号線Ｓｊに接続されている。また、第１スイッチング用ＴＦＴ１０５のソース領域とドレイン領域のうち、第２スイッチング用ＴＦＴ１０６のソース領域またはドレイン領域に接続されてない方が、ＥＬ駆動用ＴＦＴ１０８のゲート電極に接続されている。
【００５０】
消去用ＴＦＴ１０７のゲート電極はゲート信号線Ｇ（ｉ−１）に接続されており、ゲート信号線Ｇ（ｉ−１）は、図３に示す画素（ｊ、ｉ）の隣に位置する画素（ｊ、ｉ−１）が有している。また消去用ＴＦＴ１０７のソース領域とドレイン領域は、一方は電源供給線Ｖｊに接続されており、もう一方はＥＬ駆動用ＴＦＴ１０８のゲート電極に接続されている。
【００５１】
コンデンサ１０９はＥＬ駆動用ＴＦＴ１０８のゲート電極と電源供給線Ｖｊとに接続されて設けられている。コンデンサ１０９はスイッチング用ＴＦＴ１０５が非選択状態（オフの状態）にある時、ＥＬ駆動用ＴＦＴ１０８のゲート電圧を保持するために設けられている。なお本実施の形態ではコンデンサ１０９を設ける構成を示したが、本発明はこの構成に限定されず、コンデンサ１０９を設けない構成にしても良い。
【００５２】
ＥＬ駆動用ＴＦＴ１０８のソース領域は電源供給線Ｖｊに接続されており、ドレイン領域はＥＬ素子１１０に接続されている。
【００５３】
なお、同じラインの隣り合っている画素どうしで、電源供給線を共有しても良い。つまり同じラインの隣り合わせの画素において、それぞれの画素が有するＥＬ駆動用ＴＦＴのソース領域が、１つの共通の電源供給線に接続される構成にしても良い。
【００５４】
ＥＬ素子１１０は陽極と陰極と、陽極と陰極との間に設けられたＥＬ層とからなる。陽極がＥＬ駆動用ＴＦＴ１０８のドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極がＥＬ駆動用ＴＦＴ１０８のドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。
【００５５】
ＥＬ素子１１０の対向電極は、画素部１０１を有する基板の外部に設けられた対向電源（図示せず）に接続されており、一定の電位である対向電位が常に与えられている。また電源供給線Ｖ１〜Ｖｘは画素部１０１を有する基板の外部に設けられた電源（図示せず）に接続されており、一定の電位である電源電位が常に与えられている。そして対向電位と電源電位は、電源電位が画素電極に与えられたときにＥＬ素子が発光する程度の電位差に常に保たれている。
【００５６】
現在の典型的なＥＬディスプレイは、画素部の面積あたりの発光量が２００ｃｄ／ｍ2の場合、画素部の面積あたりの電流が数ｍＡ／ｃｍ2程度必要となる。そのため画素部のサイズが大きくなると、ＩＣ等に設けられた電源から電源供給線に与えられる電位をスイッチで制御することが難しくなる。本発明においては、電源電位と対向電位は常に一定に保たれており、ＩＣに設けられた電源から与えられる電位の高さをスイッチで制御する必要がないので、より大きな画面サイズのパネルの実現に有用である。
【００５７】
第１スイッチング用ＴＦＴ１０５、第２スイッチング用ＴＦＴ１０６、消去用ＴＦＴ１０７、ＥＬ駆動用ＴＦＴ１０８は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることができる。ただし、第１スイッチング用ＴＦＴ１０５、第２スイッチング用ＴＦＴ１０６及び消去用ＴＦＴ１０７は同じ極性を有していることが必要である。また、ＥＬ素子１１０の陽極が画素電極で陰極が対向電極の場合、ＥＬ駆動用ＴＦＴ１０８はｐチャネル型ＴＦＴであることが好ましい。逆にＥＬ素子１１０の陽極が対向電極で陰極が画素電極の場合、ＥＬ駆動用ＴＦＴ１０８はｎチャネル型ＴＦＴであることが好ましい。
【００５８】
また第１スイッチング用ＴＦＴ１０５、第２スイッチング用ＴＦＴ１０６、消去用ＴＦＴ１０７、ＥＬ駆動用ＴＦＴ１０８は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
【００５９】
次に図１〜図３で示した本発明のＥＬディスプレイの駆動方法について、図４のタイミングチャートを用いて説明する。図４において横軸は時間を示し、縦軸は選択されているゲート信号線の位置を示している。
【００６０】
まず書き込み期間Ｔａ１において、ゲート信号線駆動回路１０３からゲート信号線Ｇ０に入力される書き込み用選択信号（第１の選択信号）によってゲート信号線Ｇ０が選択される。そしてゲート信号線Ｇ０にゲート電極が接続されている１ライン目の画素の消去用ＴＦＴ１０７がオンの状態になる。消去用ＴＦＴ１０７がオンの状態になると、ＥＬ駆動用ＴＦＴ１０８のゲート電極とソース領域が電気的に接続される。そのためＥＬ駆動用ＴＦＴ１０８のゲート電圧（ゲート電極とソース領域の電位差）が０になり、１ライン目の画素のＥＬ駆動用ＴＦＴ１０８はオフの状態になる。
【００６１】
次に書き込み用選択信号によってゲート信号線Ｇ０が選択された状態で、ゲート信号線Ｇ１に入力される書き込み用選択信号によってゲート信号線Ｇ１が選択される。そしてゲート信号線Ｇ１にゲート電極が接続されている、１ライン目の画素の第１スイッチング用ＴＦＴ１０５と、２ライン目の画素の消去用ＴＦＴ１０７がオンの状態になる。
【００６２】
次に書き込み用選択信号によってゲート信号線Ｇ１が選択された状態で、ゲート信号線Ｇ０が選択されなくなり、同時にゲート信号線Ｇ２が選択される。そして、ゲート信号線Ｇ２にゲート電極が接続された、１ライン目の画素の第２スイッチング用ＴＦＴ１０６と、２ライン目の画素の第１スイッチング用ＴＦＴ１０５と、３ライン目の画素の消去用ＴＦＴ１０７とがオンの状態になる。
【００６３】
よって、書き込み用選択信号によってゲート信号線Ｇ０とゲート信号線Ｇ１とが同時に選択されることで、１ライン目の画素が有する第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６とが同時にオンの状態となる。
【００６４】
この第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６とが同時にオンの状態にあるとき、ソース信号線駆動回路１０２からソース信号線Ｓ１〜Ｓｘに１ビット目のデジタルビデオ信号が入力される。１ビット目のデジタルビデオ信号は、第１スイッチング用ＴＦＴ１０５及び第２スイッチング用ＴＦＴ１０６を介して１ライン目の画素のＥＬ駆動用ＴＦＴ１０８のゲート電極に入力される。なお本明細書において、デジタルビデオ信号がＥＬ駆動用ＴＦＴ１０８のゲート電極に入力されることを、画素にデジタルビデオ信号が入力されるとする。
【００６５】
デジタルビデオ信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルビデオ信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である。
【００６６】
本実施の形態では、デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よってＥＬ素子１１０の画素電極に電源電位が与えられない。その結果、「０」の情報を有するデジタルビデオ信号が入力された画素が有するＥＬ素子１１０は発光しない。
【００６７】
逆に、デジタルビデオ信号が「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオンの状態となる。よってＥＬ素子１１０の画素電極に電源電位が与えられる。その結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有するＥＬ素子１１０は発光する。
【００６８】
なお本実施の形態ではデジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオフの状態となり、「１」の情報を有していた場合ＥＬ駆動用ＴＦＴ１０８はオンの状態となるが、本発明はこの構成に限定されない。デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８がオンの状態となり、「１」の情報を有していた場合ＥＬ駆動用ＴＦＴ１０８オフの状態となっても良い。
【００６９】
このように、１ライン目の画素にデジタルビデオ信号が入力されると同時に、ＥＬ素子１１０が発光、または非発光を行い、１ライン目の画素は表示を行う。画素が表示を行っている期間を表示期間Ｔｒと呼ぶ。特に１ビット目のデジタルビデオ信号が画素に入力されたことで開始する表示期間をＴｒ１と呼ぶ。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。
【００７０】
次に書き込み用選択信号によってゲート信号線Ｇ２が選択された状態でゲート信号線Ｇ１が選択されなくなり、同時にゲート信号線Ｇ３が選択される。そして、ゲート信号線Ｇ３にゲート電極が接続された、２ライン目の画素の第１スイッチング用TFT１０５と、３ライン目の画素の第２スイッチング用ＴＦＴ１０６と、４ライン目の画素の消去用ＴＦＴ１０７とがオンの状態になる。
【００７１】
よって、２ライン目の画素が有する第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６とが同時にオンの状態となる。この第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６とが同時にオンの状態にあるとき、ソース信号線駆動回路１０２からソース信号線Ｓ１〜Ｓｘに１ビット目のデジタルビデオ信号が入力される。１ビット目のデジタルビデオ信号は、第１スイッチング用ＴＦＴ１０５及び第２スイッチング用ＴＦＴ１０６を介して、２ライン目の画素のＥＬ駆動用ＴＦＴ１０８のゲート電極に入力される。
【００７２】
そして順に全てのゲート信号線が書き込み用選択信号によって選択され、全ての画素に１ビット目のデジタルビデオ信号が入力される。全ての画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が、書き込み期間Ｔａ１である。
【００７３】
このように書き込み期間において、書き込み用選択信号によって２つのゲート信号線が同時に選択されている。
【００７４】
一方、全ての画素に１ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルビデオ信号の入力と並行して、ゲート信号線駆動回路１０３からゲート信号線Ｇ０に入力される消去用選択信号（第２の選択信号）によって、ゲート信号線Ｇ０が選択される。
【００７５】
ゲート信号線Ｇ０が消去用選択信号によって選択されると、ゲート信号線Ｇ０にゲート電極が接続されている１ライン目の画素の消去用ＴＦＴ１０７がオンの状態になる。よって電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ１０７を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。したがって、ゲート信号線Ｇ１とＧ２が書き込み用選択信号によって選択されたときからＥＬ駆動用ＴＦＴ１０８のゲート電極が保持していた１ビット目のデジタルビデオ信号は、ＥＬ駆動用ＴＦＴ１０８のゲート電極に電源電位が与えられることで消去される。よって電源電位はＥＬ素子１１０の画素電極に与えられなくなり、１ライン目の画素が有するＥＬ素子１１０は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。
【００７６】
画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。１ライン目の画素において、消去用選択信号によってゲート信号線Ｇ０が選択されると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。表示期間と同様に、各ラインの非表示期間が開始されるタイミングは、それぞれ時間差を有している。
【００７７】
次に消去用選択信号によってゲート信号線Ｇ０が選択されなくなり、ゲート信号線Ｇ１が選択される。ゲート信号線Ｇ１が選択されると、ゲート信号線Ｇ１にゲート電極が接続された２ライン目の画素の消去用ＴＦＴ１０７がオンの状態になる。よって２ライン目の画素において非表示期間Ｔｄが開始され、２ライン目の画素が表示を行わなくなる。
【００７８】
そして順に、全てのゲート信号線が消去用選択信号によって選択されていく。全てのゲート信号線が消去用選択信号によって選択され、全ての画素が保持している１ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ１である。
【００７９】
このように消去期間において、消去用選択信号によって選択されているゲート信号線の数は常に１つであり、２つ以上のゲート信号線が消去用選択信号によって同時に選択されることはない。
【００８０】
一方、全ての画素が保持している１ビット目のデジタルビデオ信号が消去される前、言い換えると消去期間Ｔｅ１が終了する前に、画素が保持している１ビット目のデジタルビデオ信号の消去と並行して、再び書き込み用選択信号によるゲート信号線Ｇ０の選択が行われる。そして１ライン目の画素に、２ビット目のデジタルビデオ信号が入力される。その結果、１ライン目の画素は再び表示を行うので、１ライン目の画素において非表示期間Ｔｄ１が終了し表示期間Ｔｒ２が開始される。
【００８１】
そして同様に、書き込み用選択信号によって順に全てのゲート信号線が選択され、２ビット目のデジタルビデオ信号が全ての画素に入力される。全ての画素に２ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【００８２】
そして一方、全ての画素に２ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルビデオ信号の入力と並行して、消去用選択信号によるゲート信号線Ｇ０の選択が行われる。よって１ライン目の画素が有するＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２が開始される。
【００８３】
そして順に、全てのゲート信号線が消去用選択信号によって選択され、全ての画素が保持している２ビット目のデジタルビデオ信号が消去される。全ての画素が保持している２ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ２である。
【００８４】
上述した動作はｍビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われ、表示期間Ｔｒと非表示期間Ｔｄとが繰り返し出現する。表示期間Ｔｒ１は、書き込み期間Ｔａ１が開始されてから消去期間Ｔｅ１が開始されるまでの期間である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから次に出現する書き込み期間（この場合書き込み期間Ｔａ２）が開始されるまでの期間である。そして表示期間Ｔｒ２、Ｔｒ３、…、Ｔｒ（ｍ−１）と非表示期間Ｔｄ２、Ｔｄ３、…、Ｔｄ（ｍ−１）も、表示期間Ｔｒ１と非表示期間Ｔｄ１と同様に、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｍと消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）とによって、その期間が定められる。
【００８５】
説明を簡便にするために、図４ではｍ＝ｎ−２の場合を例にとって示すが、本発明はこれに限定されないのは言うまでもない。本発明においてｍは、１からｎまでの値を任意に選択することが可能である。
【００８６】
次に、書き込み期間Ｔａｍ〔ｎ−２（以下、括弧内はｍ＝ｎ−２の場合を示す）〕となり、ｍ〔ｎ−２〕ビット目のデジタルビデオ信号が１ライン目の画素に入力され、１ライン目の画素は表示期間Ｔｒｍ〔ｎ−２〕となり表示を行う。そして次の書き込み期間が開始されるまで、ｍ〔ｎ−２〕ビット目のデジタルビデオ信号は画素に保持される。
【００８７】
そして次に、書き込み期間Ｔａ（ｍ＋１）〔ｎ−１〕となり、画素に保持されていたｍ〔ｎ−２〕ビット目のデジタルビデオ信号が消去され、代わりに（ｍ＋１）〔ｎ−１〕ビット目のデジタルビデオ信号が１ライン目の画素に入力される。そして１ライン目の画素は表示期間Ｔｒ（ｍ＋１）〔ｎ−１〕となり、表示を行う。（ｍ＋１）〔ｎ−１〕ビット目のデジタルビデオ信号は、次のビットのデジタルビデオ信号が入力されるまで画素に保持される。
【００８８】
上述した動作をｎビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われる。表示期間Ｔｒｍ〔ｎ−２〕、…、Ｔｒｎは、書き込み期間Ｔａｍ〔ｎ−２〕、…、Ｔａｎが開始されてから、その次に出現する書き込み期間が開始されるまでの期間である。
【００８９】
全ての表示期間Ｔｒ１〜Ｔｒｎが終了すると、１つの画像を表示することができる。本発明において、１つの画像が表示される期間を１フレーム期間（Ｆ）と呼ぶ。
【００９０】
そして１フレーム期間終了後は、再びゲート信号線Ｇ０が書き込み用選択信号によって選択される。そして、ゲート信号線Ｇ１及びＧ２が同時に選択されたとき１ビット目のデジタルビデオ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
【００９１】
図５に、図１〜図３に示した構造を有するＥＬディスプレイにおいて、ゲート信号線に入力される書き込み用選択信号と、ゲート信号線駆動回路１０３に入力されるゲート用クロック信号（Ｇ−ＣＬＫ）のタイミングチャートを示す。
【００９２】
図５（Ａ）は書き込み期間におけるタイミングチャートであり、Ｓａ（ｉ−１）〜Ｓａ（ｉ＋１）は、ゲート信号線Ｇ（ｉ−１）〜Ｇ（ｉ＋１）に入力される書き込み用選択信号をそれぞれ示している。図５（Ｂ）は消去期間におけるタイミングチャートであり、Ｓｅ（ｉ−１）〜Ｓｅ（ｉ＋１）は、ゲート信号線Ｇ（ｉ−１）〜Ｇ（ｉ＋１）に入力される書き込み用選択信号をそれぞれ示している。
【００９３】
なお図５に示したタイミングチャートは、第１スイッチング用ＴＦＴ１０５、第２スイッチング用ＴＦＴ１０６及び消去用ＴＦＴ１０７が全てｎチャネル型ＴＦＴである場合について示したものである。第１スイッチング用ＴＦＴ１０５、第２スイッチング用ＴＦＴ１０６及び消去用ＴＦＴ１０７が全てｐチャネル型ＴＦＴの場合、書き込み用選択信号と消去用選択信号の電位は、図５に示したタイミングチャートにおける各信号の電位の位相を、グラウンドの電位を基準として反転させたものになる。
【００９４】
書き込み期間において、書き込み用選択信号によって１つのゲート信号線が選択されている期間を書き込み選択期間（Ｌａ）と呼ぶ。図５（Ａ）の場合、書き込み選択期間において書き込み用選択信号の電位はＨｉになっている。また、消去期間において、消去用選択信号によって１つのゲート信号線が選択されている期間を消去選択期間（Ｌｅ）と呼ぶ。図５（Ｂ）の場合、消去選択期間において消去用選択信号の電位はＨｉになっている。
【００９５】
書き込み選択期間（Ｌａ）は、消去選択期間（Ｌｅ）の２倍である。そして隣り合うゲート信号線において、書き込み選択期間（Ｌａ）は互いに半分ずつ重なり合っている。また隣り合うゲート信号線において、消去選択期間（Ｌｅ）は互いに重なり合っておらず、１つのゲート信号線において消去選択期間（Ｌｅ）が終了すると、次のゲート信号線において消去選択期間（Ｌｅ）が開始されている。
【００９６】
なお書き込み選択期間（Ｌａ）及び消去選択期間（Ｌｅ）の長さはゲート用スタートパルス信号（Ｇ−ＳＰ）によって制御される。
【００９７】
なお図５に示したタイミングチャートでは、書き込み選択期間（Ｌａ）がゲート用クロック信号（Ｇ−ＣＬＫ）の２周期分の長さに相当し、消去選択期間（Ｌｅ）がゲート用クロック信号（Ｇ−ＣＬＫ）の１周期分の長さに相当しているが、本発明はこの構成に限定されない。書き込み選択期間（Ｌａ）の長さが消去選択期間（Ｌｅ）の長さの２倍であれば良い。
【００９８】
本発明において、ＥＬディスプレイは１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。
【００９９】
また本発明では、全ての書き込み期間の長さの和が１フレーム期間よりも短いことが重要である。なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：Ｔｒｎ＝２0：２1：２2：…：２(n-2)：２(n-1)とすることが必要である。この表示期間の組み合わせで２n階調のうち所望の階調表示を行うことができる。
【０１００】
１フレーム期間中にＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【０１０１】
ｍビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Ｔａｍは、表示期間Ｔｒｍの長さよりも短いことが肝要である。よってビット数ｍの値は、１〜ｎのうち、書き込み期間Ｔａｍが表示期間Ｔｒｍの長さよりも短くなるような値であることが必要である。
【０１０２】
また表示期間Ｔｒ１〜Ｔｒｎは、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、表示期間Ｔｒ１〜Ｔｒｎが互いに重ならない順序の方がより好ましい。また消去期間Ｔｅ１〜Ｔｅｎも、互いに重ならない順序の方がより好ましい。
【０１０３】
本発明は上記構成によって、ＴＦＴによってＩDS−ＶGS特性に多少のばらつきがあっても、ＥＬ駆動用ＴＦＴに等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩDS−ＶGS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【０１０４】
また本発明ではＥＬ駆動用ＴＦＴとして、２つのＥＬ駆動用ＴＦＴを並列に設けても良い。これによって、ＥＬ駆動用ＴＦＴの活性層を流れる電流によって発生した熱の放射を効率的に行うことができ、ＥＬ駆動用ＴＦＴの劣化を抑えることができる。また、ＥＬ駆動用ＴＦＴのしきい値や移動度などの特性のばらつきによって生じるドレイン電流のばらつきを抑えることができる。
【０１０５】
また、本発明では、表示を行わない非発光期間を設けることができる。従来のアナログ駆動の場合、ＥＬディスプレイに全白の画像を表示させると、常にＥＬ素子が発光することになり、ＥＬ層の劣化を早める原因となってしまう。本発明は非発光期間を設けることができるので、ＥＬ層の劣化をある程度抑えることができる。
【０１０６】
なお本発明においては、表示期間と書き込み期間とが一部重なっている。言い換えると書き込み期間においても画素を表示させることが可能である。そのため、１フレーム期間における表示期間の長さの総和の割合（デューティー比）が、書き込み期間の長さによってのみ決定されない。
【０１０７】
なお本実施の形態では、ＥＬ駆動用ＴＦＴのゲート電極にかかる電圧を保持するためにコンデンサを設ける構造としているが、コンデンサを省略することも可能である。ＥＬ駆動用ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成される。このゲート容量をＥＬ駆動用ＴＦＴのゲート電極にかかる電圧を保持するためのコンデンサとして積極的に用いても良い。
【０１０８】
このゲート容量の容量値は、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０１０９】
なお、上述した本発明の構成はＥＬディスプレイへの適用だけに限らず、他の電気光学素子を用いた装置に適用することも可能である。また応答時間が数１０μｓｅｃ程度以下の、高速応答する液晶が開発された場合には、液晶ディスプレイに適用することも可能である。
【０１１０】
【実施例】
以下に、本発明の実施例を説明する。
【０１１１】
（実施例１）
本実施例では、本発明のＥＬディスプレイにおいて、６ビットのデジタルビデオ信号により２6階調の表示を行う場合について図６を用いて説明する。なお本実施例のＥＬディスプレイは、図１〜図３に示した構造を有する。
【０１１２】
まず書き込み期間Ｔａ１において、ゲート信号線駆動回路１０３からゲート信号線Ｇ０に入力される書き込み用選択信号によってゲート信号線Ｇ０が選択される。そしてゲート信号線Ｇ０にゲート電極が接続されている１ライン目の画素の消去用ＴＦＴ１０７がオンの状態になる。消去用ＴＦＴ１０７がオンの状態になると、ＥＬ駆動用ＴＦＴ１０８のゲート電極とソース領域が電気的に接続される。そのためＥＬ駆動用ＴＦＴ１０８のゲート電圧（ゲート電極とソース領域の電位差）が０になり、１ライン目の画素のＥＬ駆動用ＴＦＴ１０８はオフの状態になる。
【０１１３】
次に書き込み用選択信号によってゲート信号線Ｇ０が選択された状態で、ゲート信号線Ｇ１に入力される書き込み用選択信号によってゲート信号線Ｇ１が選択される。そしてゲート信号線Ｇ１にゲート電極が接続されている、１ライン目の画素の第１スイッチング用ＴＦＴ１０５と、２ライン目の画素の消去用ＴＦＴ１０７がオンの状態になる。
【０１１４】
次に書き込み用選択信号によってゲート信号線Ｇ１が選択された状態で、ゲート信号線Ｇ０が選択されなくなり、同時にゲート信号線Ｇ２が選択される。そして、ゲート信号線Ｇ２にゲート電極が接続された、１ライン目の画素の第２スイッチング用ＴＦＴ１０６と、２ライン目の画素の第１スイッチング用ＴＦＴ１０５と、３ライン目の画素の消去用ＴＦＴ１０７とがオンの状態になる。
【０１１５】
よって、書き込み用選択信号によってゲート信号線Ｇ０とゲート信号線Ｇ１とが同時に選択されることで、１ライン目の画素が有する第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６とが同時にオンの状態となる。
【０１１６】
この第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６とが同時にオンの状態にあるとき、ソース信号線駆動回路１０２からソース信号線Ｓ１〜Ｓｘに１ビット目のデジタルビデオ信号が入力される。１ビット目のデジタルビデオ信号は、第１スイッチング用ＴＦＴ１０５及び第２スイッチング用ＴＦＴ１０６を介して１ライン目の画素のＥＬ駆動用ＴＦＴ１０８のゲート電極に入力される。なお本明細書において、デジタルビデオ信号がＥＬ駆動用ＴＦＴ１０８のゲート電極に入力されることを、画素にデジタルビデオ信号が入力されるとする。
【０１１７】
デジタルビデオ信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルビデオ信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である。
【０１１８】
本実施例では、デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よってＥＬ素子１１０の画素電極には電源電位は与えられない。その結果、「０」の情報を有するデジタルビデオ信号が入力された画素が有するＥＬ素子１１０は発光しない。
【０１１９】
逆に、「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオンの状態となる。よってＥＬ素子１１０の画素電極には電源電位が与えられる。その結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有するＥＬ素子１１０は発光する。
【０１２０】
なお本実施例ではデジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオフの状態となり、「１」の情報を有していた場合ＥＬ駆動用ＴＦＴ１０８はオンの状態となるが、本発明はこの構成に限定されない。デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８がオンの状態となり、「１」の情報を有していた場合ＥＬ駆動用ＴＦＴ１０８オフの状態となっても良い。
【０１２１】
このように１ライン目の画素は、デジタルビデオ信号が入力されると同時に、ＥＬ素子１１０が発光、または非発光を行い、表示期間Ｔｒ１となる。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１２２】
次に書き込み用選択信号によってゲート信号線Ｇ２が選択された状態でゲート信号線Ｇ１が選択されなくなり、同時にゲート信号線Ｇ３が選択される。そして、ゲート信号線Ｇ３にゲート電極が接続された、２ライン目の画素の第１スイッチング用TFT１０５と、３ライン目の画素の第２スイッチング用ＴＦＴ１０６と、４ライン目の画素の消去用ＴＦＴ１０７とがオンの状態になる。
【０１２３】
よって、２ライン目の画素が有する第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６とが同時にオンの状態となる。この第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６とが同時にオンの状態にあるとき、ソース信号線駆動回路１０２からソース信号線Ｓ１〜Ｓｘに１ビット目のデジタルビデオ信号が入力される。１ビット目のデジタルビデオ信号は、第１スイッチング用ＴＦＴ１０５及び第２スイッチング用ＴＦＴ１０６を介して、２ライン目の画素のＥＬ駆動用ＴＦＴ１０８のゲート電極に入力される。
【０１２４】
そして順に全てのゲート信号線が書き込み用選択信号によって選択され、全ての画素に１ビット目のデジタルビデオ信号が入力される。全ての画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が、書き込み期間Ｔａ１である。
【０１２５】
このように書き込み期間において、書き込み用選択信号によって２つのゲート信号線が同時に選択されている。
【０１２６】
一方、全ての画素に１ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルビデオ信号の入力と並行して、ゲート信号線駆動回路１０３からゲート信号線Ｇ０に入力される消去用選択信号によって、ゲート信号線Ｇ０が選択される。
【０１２７】
ゲート信号線Ｇ０が消去用選択信号によって選択されると、ゲート信号線Ｇ０にゲート電極が接続されている１ライン目の画素の消去用ＴＦＴ１０７がオンの状態になる。よって電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ１０７を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。したがって、ゲート信号線Ｇ１とＧ２が書き込み用選択信号によって選択されたときからＥＬ駆動用ＴＦＴ１０８のゲート電極が保持していた１ビット目のデジタルビデオ信号は、ＥＬ駆動用ＴＦＴ１０８のゲート電極に電源電位が与えられることで消去される。
よって電源電位はＥＬ素子１１０の画素電極に与えられなくなり、１ライン目の画素が有するＥＬ素子１１０は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。
【０１２８】
画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。１ライン目の画素において、消去用選択信号によってゲート信号線Ｇ０が選択されると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。表示期間と同様に、各ラインの非表示期間が開始されるタイミングは、それぞれ時間差を有している。
【０１２９】
次に消去用選択信号によってゲート信号線Ｇ０が選択されなくなり、ゲート信号線Ｇ１が選択される。ゲート信号線Ｇ１が選択されると、ゲート信号線Ｇ１にゲート電極が接続された２ライン目の画素の消去用ＴＦＴ１０７がオンの状態になる。よって２ライン目の画素において非表示期間Ｔｄが開始され、２ライン目の画素が表示を行わなくなる。
【０１３０】
そして順に、全てのゲート信号線が消去用選択信号によって選択されていく。
全てのゲート信号線が消去用選択信号によって選択され、全ての画素が保持している１ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ１である。
【０１３１】
このように消去期間において、消去用選択信号によって選択されているゲート信号線の数は常に１つであり、２つ以上のゲート信号線が消去用選択信号によって同時に選択されることはない。
【０１３２】
一方、全ての画素が保持している１ビット目のデジタルビデオ信号が消去される前、言い換えると消去期間Ｔｅ１が終了する前に、画素が保持している１ビット目のデジタルビデオ信号の消去と並行して、再び書き込み用選択信号によるゲート信号線Ｇ０の選択が行われる。そして１ライン目の画素に、２ビット目のデジタルビデオ信号が入力される。その結果、１ライン目の画素は再び表示を行うので、１ライン目の画素において非表示期間Ｔｄ１が終了し表示期間Ｔｒ２が開始される。
【０１３３】
そして同様に、書き込み用選択信号によって順に全てのゲート信号線が選択され、２ビット目のデジタルビデオ信号が全ての画素に入力される。全ての画素に２ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【０１３４】
そして一方、全ての画素に２ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルビデオ信号の入力と並行して、消去用選択信号によるゲート信号線Ｇ０の選択が行われる。よって１ライン目の画素が有するＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２が開始される。
【０１３５】
そして順に、全てのゲート信号線が消去用選択信号によって選択され、全ての画素が保持している２ビット目のデジタルビデオ信号が消去される。全ての画素が保持している２ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ２である。
【０１３６】
上述した動作は５ビット目のデジタルビデオ信号が画素に入力されるまで繰り返し行われ、表示期間Ｔｒと非表示期間Ｔｄとが繰り返し出現する。表示期間Ｔｒ１は、書き込み期間Ｔａ１が開始されてから消去期間Ｔｅ１が開始されるまでの期間である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから次に出現する書き込み期間（本実施例では書き込み期間Ｔａ２）が開始されるまでの期間である。そして表示期間Ｔｒ２、Ｔｒ３、Ｔｒ４と非表示期間Ｔｄ２、Ｔｄ３、Ｔｄ４も、表示期間Ｔｒ１と非表示期間Ｔｄ１と同様に、それぞれ書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ５と消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ４とによって、その期間が定められる。
【０１３７】
次に、書き込み期間Ｔａ５となり、５ビット目のデジタルビデオ信号が１ライン目の画素に入力され、１ライン目の画素は表示期間Ｔｒ５となり表示を行う。そして次の書き込み期間が開始されるまで、５ビット目のデジタルビデオ信号は画素に保持される。
【０１３８】
そして次に、書き込み期間Ｔａ６となり、画素に保持されていた５ビット目のデジタルビデオ信号が消去され、代わりに６ビット目のデジタルビデオ信号が１ライン目の画素に入力される。そして１ライン目の画素は表示期間Ｔｒ６となり、表示を行う。６ビット目のデジタルビデオ信号は、次にデジタルビデオ信号が入力されるまで画素に保持される。
【０１３９】
再び次のフレーム期間の最初の書き込み期間Ｔａ１が開始されると、表示期間Ｔｒ６は終了し、同時にフレーム期間が終了する。全ての表示期間（Ｔｒ１〜Ｔｒ６）が終了すると、１つの画像を表示することができる。そして上述した動作を繰り返す。
【０１４０】
表示期間Ｔｒ５は、書き込み期間Ｔａ５が開始されてから、書き込み期間Ｔａ６が開始されるまでの期間である。そして表示期間Ｔｒ６は、書き込み期間Ｔａ６が開始されてから、次のフレーム期間の書き込み期間Ｔａ１が開始されるまでの期間である。
【０１４１】
表示期間Ｔｒの長さは、Ｔｒ１：Ｔｒ２：…：Ｔｒ５：Ｔｒ６＝２0：２1：…：２4：２5となるように設定する。この表示期間の組み合わせで２6階調のうち所望の階調表示を行うことができる。
【０１４２】
１フレーム期間中にＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には５％の輝度が表現でき、Ｔｒ３とＴｒ５を選択した場合には３２％の輝度が表現できる。
【０１４３】
本実施例において、５ビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Ｔａ５は、表示期間Ｔｒ５の長さよりも短いことが肝要である。
【０１４４】
また書き込み期間の出現する順序と、消去期間の出現する順序を変えることで、表示期間（Ｔｒ１〜Ｔｒ６）の出現する順序を変えても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順序で表示期間を出現させることも可能である。ただし、消去期間（Ｔｅ１〜Ｔｅ６）が互いに重ならない順序の方がより好ましい。また表示期間（Ｔｒ１〜Ｔｒ６）も互いに重ならない順序の方がより好ましい。
【０１４５】
本発明は上記構成によって、ＴＦＴによってＩDS−ＶGS特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩDS−ＶGS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【０１４６】
また、本発明では、表示を行わない非発光期間を設けることができる。従来のアナログ駆動の場合、ＥＬディスプレイに全白の画像を表示させると、常にＥＬ素子が発光することになり、ＥＬ層の劣化を早める原因となってしまう。本発明は非発光期間を設けることができるので、ＥＬ層の劣化をある程度抑えることができる。
【０１４７】
（実施例２）
本実施例では、６ビットのデジタルビデオ信号に対応した本発明の駆動方法において、表示期間Ｔｒ１〜Ｔｒ６の出現する順序について説明する。
【０１４８】
図７に本実施例の駆動方法を示すタイミングチャートを示す。詳しい駆動の仕方については実施例１を参照すれば良いので、ここでは省略する。本実施例の駆動方法では、１フレーム期間中で１番長い非表示期間（本実施例ではＴｄ１）を１フレーム期間の最後に設ける。上記構成によって、非表示期間Ｔｄ１と、次のフレーム期間の最初の表示期間（本実施例ではＴｒ４）との間にフレーム期間の区切れがあるように人間の目に映る。これによって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。
【０１４９】
なお本実施例では、６ビットのデジタルビデオ信号の場合について説明したが、本発明はこれに限定されない。本実施例はデジタルビデオ信号のビット数に限定されることなく実施することが可能である。
【０１５０】
（実施例３）
本実施例では、本発明のＥＬディスプレイにおいて、４ビットのデジタルビデオ信号により２4階調の表示を行う場合について図８を用いて説明する。なお本実施例のＥＬディスプレイは、図１〜図３に示した構造を有する。
【０１５１】
まず書き込み期間Ｔａ１において、ゲート信号線駆動回路１０３からゲート信号線Ｇ０に入力される書き込み用選択信号によってゲート信号線Ｇ０が選択される。そしてゲート信号線Ｇ０にゲート電極が接続されている１ライン目の画素の消去用ＴＦＴ１０７がオンの状態になる。消去用ＴＦＴ１０７がオンの状態になると、ＥＬ駆動用ＴＦＴ１０８のゲート電極とソース領域が電気的に接続される。そのためＥＬ駆動用ＴＦＴ１０８のゲート電圧（ゲート電極とソース領域の電位差）が０になり、１ライン目の画素のＥＬ駆動用ＴＦＴ１０８はオフの状態になる。
【０１５２】
次に書き込み用選択信号によってゲート信号線Ｇ０が選択された状態で、ゲート信号線Ｇ１に入力される書き込み用選択信号によってゲート信号線Ｇ１が選択される。そしてゲート信号線Ｇ１にゲート電極が接続されている、１ライン目の画素の第１スイッチング用ＴＦＴ１０５と、２ライン目の画素の消去用ＴＦＴ１０７がオンの状態になる。
【０１５３】
次に書き込み用選択信号によってゲート信号線Ｇ１が選択された状態で、ゲート信号線Ｇ０が選択されなくなり、同時にゲート信号線Ｇ２が選択される。そして、ゲート信号線Ｇ２にゲート電極が接続された、１ライン目の画素の第２スイッチング用ＴＦＴ１０６と、２ライン目の画素の第１スイッチング用ＴＦＴ１０５と、３ライン目の画素の消去用ＴＦＴ１０７とがオンの状態になる。
【０１５４】
よって、書き込み用選択信号によってゲート信号線Ｇ０とゲート信号線Ｇ１とが同時に選択されることで、１ライン目の画素が有する第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６とが同時にオンの状態となる。
【０１５５】
この第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６とが同時にオンの状態にあるとき、ソース信号線駆動回路１０２からソース信号線Ｓ１〜Ｓｘに１ビット目のデジタルビデオ信号が入力される。１ビット目のデジタルビデオ信号は、第１スイッチング用ＴＦＴ１０５及び第２スイッチング用ＴＦＴ１０６を介して１ライン目の画素のＥＬ駆動用ＴＦＴ１０８のゲート電極に入力される。なお本明細書において、デジタルビデオ信号がＥＬ駆動用ＴＦＴ１０８のゲート電極に入力されることを、画素にデジタルビデオ信号が入力されるとする。
【０１５６】
デジタルビデオ信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルビデオ信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である。
【０１５７】
本実施例では、デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオフの状態となる。よってＥＬ素子１１０の画素電極には電源電位は与えられない。その結果、「０」の情報を有するデジタルビデオ信号が入力された画素が有するＥＬ素子１１０は発光しない。
【０１５８】
逆に、「１」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオンの状態となる。よってＥＬ素子１１０の画素電極には電源電位が与えられる。その結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有するＥＬ素子１１０は発光する。
【０１５９】
なお本実施例ではデジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８はオフの状態となり、「１」の情報を有していた場合ＥＬ駆動用ＴＦＴ１０８はオンの状態となるが、本発明はこの構成に限定されない。デジタルビデオ信号が「０」の情報を有していた場合、ＥＬ駆動用ＴＦＴ１０８がオンの状態となり、「１」の情報を有していた場合ＥＬ駆動用ＴＦＴ１０８オフの状態となっても良い。
【０１６０】
このように１ライン目の画素は、デジタルビデオ信号が入力されると同時に、ＥＬ素子１１０が発光、または非発光を行い、表示期間Ｔｒ１となる。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有している。
【０１６１】
次に書き込み用選択信号によってゲート信号線Ｇ２が選択された状態でゲート信号線Ｇ１が選択されなくなり、同時にゲート信号線Ｇ３が選択される。そして、ゲート信号線Ｇ３にゲート電極が接続された、２ライン目の画素の第１スイッチング用TFT１０５と、３ライン目の画素の第２スイッチング用ＴＦＴ１０６と、４ライン目の画素の消去用ＴＦＴ１０７とがオンの状態になる。
【０１６２】
よって、２ライン目の画素が有する第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６とが同時にオンの状態となる。この第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６とが同時にオンの状態にあるとき、ソース信号線駆動回路１０２からソース信号線Ｓ１〜Ｓｘに１ビット目のデジタルビデオ信号が入力される。１ビット目のデジタルビデオ信号は、第１スイッチング用ＴＦＴ１０５及び第２スイッチング用ＴＦＴ１０６を介して、２ライン目の画素のＥＬ駆動用ＴＦＴ１０８のゲート電極に入力される。
【０１６３】
そして順に全てのゲート信号線が書き込み用選択信号によって選択され、全ての画素に１ビット目のデジタルビデオ信号が入力される。全ての画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が、書き込み期間Ｔａ１である。
【０１６４】
このように書き込み期間において、書き込み用選択信号によって２つのゲート信号線が同時に選択されている。
【０１６５】
一方、全ての画素に１ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルビデオ信号の入力と並行して、ゲート信号線駆動回路１０３からゲート信号線Ｇ０に入力される消去用選択信号によって、ゲート信号線Ｇ０が選択される。
【０１６６】
ゲート信号線Ｇ０が消去用選択信号によって選択されると、ゲート信号線Ｇ０にゲート電極が接続されている１ライン目の画素の消去用ＴＦＴ１０７がオンの状態になる。よって電源供給線Ｖ１〜Ｖｘの電源電位が消去用ＴＦＴ１０７を介してＥＬ駆動用ＴＦＴ１０８のゲート電極に与えられる。したがって、ゲート信号線Ｇ１とＧ２が書き込み用選択信号によって選択されたときからＥＬ駆動用ＴＦＴ１０８のゲート電極が保持していた１ビット目のデジタルビデオ信号は、ＥＬ駆動用ＴＦＴ１０８のゲート電極に電源電位が与えられることで消去される。よって電源電位はＥＬ素子１１０の画素電極に与えられなくなり、１ライン目の画素が有するＥＬ素子１１０は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。
【０１６７】
画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。１ライン目の画素において、消去用選択信号によってゲート信号線Ｇ０が選択されると同時に表示期間Ｔｒ１が終了し、非表示期間Ｔｄ１となる。表示期間と同様に、各ラインの非表示期間が開始されるタイミングは、それぞれ時間差を有している。
【０１６８】
次に消去用選択信号によってゲート信号線Ｇ０が選択されなくなり、ゲート信号線Ｇ１が選択される。ゲート信号線Ｇ１が選択されると、ゲート信号線Ｇ１にゲート電極が接続された２ライン目の画素の消去用ＴＦＴ１０７がオンの状態になる。よって２ライン目の画素において非表示期間Ｔｄが開始され、２ライン目の画素が表示を行わなくなる。
【０１６９】
そして順に、全てのゲート信号線が消去用選択信号によって選択されていく。全てのゲート信号線が消去用選択信号によって選択され、全ての画素が保持している１ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ１である。
【０１７０】
このように消去期間において、消去用選択信号によって選択されているゲート信号線の数は常に１つであり、２つ以上のゲート信号線が消去用選択信号によって同時に選択されることはない。
【０１７１】
一方、全ての画素が保持している１ビット目のデジタルビデオ信号が消去される前、言い換えると消去期間Ｔｅ１が終了する前に、画素が保持している１ビット目のデジタルビデオ信号の消去と並行して、再び書き込み用選択信号によるゲート信号線Ｇ０の選択が行われる。そして１ライン目の画素に、２ビット目のデジタルビデオ信号が入力される。その結果、１ライン目の画素は再び表示を行うので、１ライン目の画素において非表示期間Ｔｄ１が終了し表示期間Ｔｒ２が開始される。
【０１７２】
そして同様に、書き込み用選択信号によって順に全てのゲート信号線が選択され、２ビット目のデジタルビデオ信号が全ての画素に入力される。全ての画素に２ビット目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【０１７３】
そして一方、全ての画素に２ビット目のデジタルビデオ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルビデオ信号の入力と並行して、消去用選択信号によるゲート信号線Ｇ０の選択が行われる。よって１ライン目の画素が有するＥＬ素子は全て非発光の状態になり、１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示期間Ｔｒ２は終了し、非表示期間Ｔｄ２が開始される。
【０１７４】
そして順に、全てのゲート信号線が消去用選択信号によって選択され、全ての画素が保持している２ビット目のデジタルビデオ信号が消去される。全ての画素が保持している２ビット目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ２である。
【０１７５】
次に、書き込み期間Ｔａ３となり、３ビット目のデジタルビデオ信号が１ライン目の画素に入力され、１ライン目の画素は表示期間Ｔｒ３となり表示を行う。そして次の書き込み期間が開始されるまで、３ビット目のデジタルビデオ信号は画素に保持される。
【０１７６】
そして次に、書き込み期間Ｔａ４となり、画素に保持されていた３ビット目のデジタルビデオ信号が消去され、代わりに４ビット目のデジタルビデオ信号が１ライン目の画素に入力される。そして１ライン目の画素は表示期間Ｔｒ４となり、表示を行う。４ビット目のデジタルビデオ信号は、次にデジタルビデオ信号が入力されるまで画素に保持される。
【０１７７】
再び次のフレーム期間の最初の書き込み期間Ｔａ１が開始されると、表示期間Ｔｒ４は終了し、同時にフレーム期間が終了する。全ての表示期間（Ｔｒ１〜Ｔｒ４）が終了すると、１つの画像を表示することができる。そして上述した動作を繰り返す。
【０１７８】
表示期間Ｔｒ３は、書き込み期間Ｔａ３が開始されてから、書き込み期間Ｔａ４が開始されるまでの期間である。そして表示期間Ｔｒ４は、書き込み期間Ｔａ４が開始されてから、次のフレーム期間の書き込み期間Ｔａ１が開始されるまでの期間である。
【０１７９】
表示期間Ｔｒの長さは、Ｔｒ１：Ｔｒ２：Ｔｒ３：Ｔｒ４＝２0：２1：２2：２3となるように設定する。この表示期間の組み合わせで２4階調のうち所望の階調表示を行うことができる。
【０１８０】
１フレーム期間中にＥＬ素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には２０％の輝度が表現でき、Ｔｒ３のみ選択した場合には２７％の輝度が表現できる。
【０１８１】
本実施例において、３ビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Ｔａ３は、表示期間Ｔｒ３の長さよりも短いことが肝要である。
【０１８２】
また表示期間（Ｔｒ１〜Ｔｒ４）は、どのような順序で出現させても良い。例えば１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ４、Ｔｒ２という順序で表示期間を出現させることも可能である。ただし、消去期間（Ｔｅ１〜Ｔｅ４）が互いに重ならない順序の方がより好ましい。また表示期間（Ｔｒ１〜Ｔｒ４）も互いに重ならない順序の方がより好ましい。
【０１８３】
本発明は上記構成によって、ＴＦＴによってＩDS−ＶGS特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩDS−ＶGS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【０１８４】
また、本発明では、表示を行わない非発光期間を設けることができる。従来のアナログ駆動の場合、ＥＬディスプレイに全白の画像を表示させると、常にＥＬ素子が発光することになり、ＥＬ層の劣化を早める原因となってしまう。本発明は非発光期間を設けることができるので、ＥＬ層の劣化をある程度抑えることができる。
【０１８５】
なお本実施例は、実施例２と組み合わせて実施することが可能である。
【０１８６】
（実施例４）
本実施例では、図３に示した本発明のＥＬディスプレイの画素の上面図（図９）について説明する。図３と図９では共通の符号を用いるので互いに参照すれば良い。
【０１８７】
図９において、ソース信号線Ｓｊ（ｊは１〜ｘの任意の数）と、電源供給線Ｖｊ（ｊは１〜ｘの任意の数）と、ゲート信号線Ｇｉ（ｉは１〜ｙの任意の数）とをそれぞれ１つづつ有する領域が画素１０４である。画素１０４は第１スイッチング用ＴＦＴ１０５と、第２スイッチング用ＴＦＴ１０６と、消去用ＴＦＴ１０７と、ＥＬ駆動用ＴＦＴ１０８とを有している。
【０１８８】
第１スイッチング用ＴＦＴ１０５と第２スイッチング用ＴＦＴ１０６は、共通の活性層９０６を有している。また、第１スイッチング用ＴＦＴ１０５はゲート信号線Ｇｉの一部をゲート電極として用い、第２スイッチング用ＴＦＴ１０６はゲート信号線Ｇ（ｉ＋１）の一部をゲート電極として用いる。
【０１８９】
第２スイッチング用ＴＦＴ１０６が有するソース領域とドレイン領域のうち、いずれか一方はソース信号線Ｓｊに接続されている。そして第１スイッチング用ＴＦＴ１０５が有するソース領域とドレイン領域のうち、いずれか一方は接続配線９０１を間に介してゲート配線９０５に接続されている。
【０１９０】
ゲート配線９０５は、接続配線９０２を介して消去用ＴＦＴ１０７のソース領域またはドレイン領域のいずれか一方に接続されている。消去用ＴＦＴ１０７は活性層９０８を有しており、消去用ＴＦＴ１０７のソース領域とドレイン領域のうちゲート配線９０５に接続されていない方は、電源供給線Ｖｊに接続されている。
【０１９１】
ＥＬ駆動用ＴＦＴ１０８は活性層９０７を有している。ＥＬ駆動用ＴＦＴ１０８はゲート配線９０５の一部をゲート電極として用いている。ＥＬ駆動用ＴＦＴ１０８のソース領域は電源供給線Ｖｊに接続されており、ドレイン領域はＥＬ素子が有する画素電極９０３に接続されている。
【０１９２】
なお接続配線９０１はソース信号線Ｓｊに入力される信号の電位によって、ソース配線と呼んだり、ドレイン配線と呼んだりする。また、接続配線９０２は電源供給線Ｖｊの電源電位によって、ソース配線と呼んだり、ドレイン配線と呼んだりする。
【０１９３】
容量配線９０４は半導体膜で形成されている。コンデンサ１０９は、電源供給線Ｖｊと電気的に接続された容量配線９０４、ゲート絶縁膜と同一層の絶縁膜（図示せず）及びゲート配線９０５との間で形成される。また、ゲート配線９０５、第１層間絶縁膜と同一の層（図示せず）及び電源供給線Ｖｊで形成される容量もコンデンサとして用いることが可能である。
【０１９４】
なお図示しないが、画素電極９０３上には、有機樹脂膜をエッチングすることで開口部を設けたバンクが形成されている。そして同じく図示しないが、画素電極９０３上にＥＬ層と対向電極が順に積層される。画素電極９０３とＥＬ層とはバンクに設けられた開口部において接しており、ＥＬ層は対向電極と画素電極とに接して挟まれている部分のみ発光する。
【０１９５】
なお本発明のＥＬディスプレイの画素部の上面図は、図９に示した構成に限定されない。
【０１９６】
本実施例は実施例１〜３と組み合わせて実施することが可能である。
【０１９７】
（実施例５）
本実施例では、図１で示した本発明のＥＬディスプレイの駆動回路の詳しい構成について、図１０を用いて説明する。
【０１９８】
ソース信号線駆動回路１０２は基本的にシフトレジスタ１０２ａ、ラッチ（Ａ）（第１のラッチ）１０２ｂ、ラッチ（Ｂ）（第２のラッチ）１０２ｃを有している。
【０１９９】
ソース信号線駆動回路１０２において、シフトレジスタ１０２ａにソース用クロック信号（Ｓ−ＣＬＫ）およびソース用スタートパルス（Ｓ−ＳＰ）が入力される。シフトレジスタ１０２ａは、これらのソース用クロック信号（Ｓ−ＣＬＫ）およびソース用スタートパルス（Ｓ−ＳＰ）に基づきタイミング信号を順に生成し、ラッチ（Ａ）１０２ｂに入力する。
【０２００】
なお図１０では図示しなかったが、シフトレジスタ１０２ａから出力されたタイミング信号をバッファ等（図示せず）によって緩衝増幅してから、後段の回路であるラッチ（Ａ）１０２ｂに入力しても良い。タイミング信号が供給される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。
【０２０１】
ラッチ（Ａ）１０２ｂは、ｎビットのデジタルビデオ信号（n bit digital video signals）を処理する複数のステージのラッチを有している。ラッチ（Ａ）１０２ｂは、タイミング信号が入力されると、ソース信号線駆動回路１０２の外部から入力されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【０２０２】
なお、ラッチ（Ａ）１０２ｂにデジタルビデオ信号を取り込む際に、ラッチ（Ａ）１０２ｂが有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）１０２ｂが有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０２０３】
ラッチ（Ａ）１０２ｂの全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。すなわち、ラッチ（Ａ）１０２ｂ中で一番左側のステージのラッチにデジタルビデオ信号の書き込みが開始される時点から、一番右側のステージのラッチにデジタルビデオ信号の書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０２０４】
１ライン期間が終了すると、ラッチ（Ｂ）１０２ｃにラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ（Ａ）１０２ｂに書き込まれ保持されているデジタルビデオ信号は、ラッチ（Ｂ）１０２ｃに一斉に送出され、ラッチ（Ｂ）１０２ｃの全ステージのラッチに書き込まれ、保持される。
【０２０５】
デジタルビデオ信号をラッチ（Ｂ）１０２ｃに送出し終えたラッチ（Ａ）１０２ｂには、シフトレジスタ１０２ａからのタイミング信号に基づき、ソース信号線駆動回路１０２の外部から入力されるデジタルビデオ信号の書き込みが順次行われる。
【０２０６】
この２順目の１ライン期間中には、ラッチ（Ｂ）１０２ｃに書き込まれ、保持されているデジタルビデオ信号がソース信号線に入力される。
【０２０７】
一方、ゲート信号線駆動回路１０３は、シフトレジスタ１０３ａ、バッファ１０３ｂを有している。また場合によっては、シフトレジスタ、バッファの他にレベルシフトを有していても良い。
【０２０８】
ゲート信号線駆動回路１０３において、シフトレジスタ１０３ａからのタイミング信号がバッファ１０３ｂに供給され、対応するゲート信号線に供給される。例えばゲート信号線Ｇｉ（ｉは１〜ｙの任意の数）には、（ｉ−１）ライン目の画素の第２スイッチング用ＴＦＴ１０６のゲート電極と、ｉライン目の画素の第１スイッチング用ＴＦＴ１０５のゲート電極と、（ｉ＋１）ライン目の画素の消去用ＴＦＴのゲート電極と、が接続されている。そのため、１つのゲート信号線に接続されている全てのＴＦＴを同時にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０２０９】
なお本実施例は、実施例１〜４と組み合わせて実施することが可能である。
【０２１０】
（実施例６）
本実施例では、本発明のＥＬディスプレイの画素部が有するＴＦＴを作製する方法について説明する。
【０２１１】
まず、図１１（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。
本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０２１２】
島状半導体層５００４〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００４〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０２１３】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０[％]として行う。
【０２１４】
次いで、島状半導体層５００４〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【０２１５】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【０２１６】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【０２１７】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【０２１８】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせが挙げられる。（図１１（Ａ））
【０２１９】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【０２２０】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１２〜５０１６（第１の導電層５０１２ａ〜５０１６ａと第２の導電層５０１２ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１２〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０２２１】
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１２〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１９〜５０２５が形成される。第１の不純物領域５０１９〜５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する。（図１１（Ｂ））
【０２２２】
次に、図１１（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２７〜５０３１（第１の導電層５０２７ａ〜５０３１ａと第２の導電層５０２７ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２７〜５０３１で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０２２３】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０２２４】
そして、図１２（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図１１（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２７〜５０３０を不純物元素に対するマスクとして用い、第１の導電層５０２７ａ〜５０３０ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第３の不純物領域５０３３〜５０３６が形成される。この第３の不純物領域５０３３〜５０３６に添加されたリン（Ｐ）の濃度は、第１の導電層５０２７ａ〜５０３０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２７ａ〜５０３０ａのテーパー部と重なる半導体層において、第１の導電層５０２７ａ〜５０３０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【０２２５】
図１２（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２７ａ〜５０３１ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３８〜５０４２（第１の導電層５０３８ａ〜５０４２ａと第２の導電層５０３８ｂ〜５０４２ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３８〜５０４２で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【０２２６】
第３のエッチング処理によって、第３の不純物領域５０３３〜５０３６においては、第１の導電層５０３８ａ〜５０４１ａと重なる第３の不純物領域５０３３ａ〜５０３６ａと、第１の不純物領域と第３の不純物領域との間の第２の不純物領域５０３３ｂ〜５０３６ｂとが形成される。
【０２２７】
そして、図１２（Ｃ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層５００６に第1の導電型とは逆の導電型の第４の不純物領域５０４９〜５０５４を形成する。第３の形状の導電層５０４１ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層５００４、５００５および配線部５０４２はレジストマスク５２００で全面を被覆しておく。不純物領域５０４９〜５０５４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０２２８】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３８〜５０４１がゲート電極として機能する。また、５０４２は島状のソース信号線として機能する。
【０２２９】
レジストマスク５２００を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３８〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０２３０】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０２３１】
次いで、図１３（Ａ）に示すように、第１の層間絶縁膜５０５５を酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０５６を形成した後、第１の層間絶縁膜５０５５、第２の層間絶縁膜５０５６、およびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号線を含む）５０５９〜５０６２、５０６４をパターニング形成した後、接続配線５０６２に接する画素電極５０６３をパターニング形成する。
【０２３２】
第２の層間絶縁膜５０５６としては、有機樹脂を材料とする膜を用い、その有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することが出来る。特に、第２の層間絶縁膜５０５６は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜４[μm]）とすれば良い。
【０２３３】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、ｎ型の不純物領域５０１９、５０２０、５０２１、５０２３に達するコンタクトホール、配線５０４２に達するコンタクトホール、電源供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクトホール（図示せず）をそれぞれ形成する。
【０２３４】
また、配線（接続配線、信号線を含む）５０５９〜５０６２、５０６４として、Ｔｉ膜を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、他の導電膜を用いても良い。
【０２３５】
また、本実施例では、画素電極５０６３としてＩＴＯ膜を１１０[nm]の厚さに形成し、パターニングを行った。画素電極５０６３を接続配線５０６２と接して重なるように配置することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０６３がＥＬ素子の陽極となる。（図１３（Ａ））
【０２３６】
次に、図１３（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５００[nm]の厚さに形成し、画素電極５０６３に対応する位置に開口部を形成して、バンクとして機能する第３の層間絶縁膜５０６５を形成する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２３７】
次に、ＥＬ層５０６６および陰極（ＭｇＡｇ電極）５０６７を、真空蒸着法を用いて大気解放しないで連続形成する。なお、ＥＬ層５０６６の膜厚は８０〜２００[nm]（典型的には１００〜１２０[nm]）、陰極５０６７の厚さは１８０〜３００[nm]（典型的には２００〜２５０[nm]）とすれば良い。
【０２３８】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成するのが好ましい。
【０２３９】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光のＥＬ層を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光のＥＬ層を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。
【０２４０】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥＬ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０２４１】
なお、ＥＬ層５０６６としては公知の材料を用いることが出来る。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。
【０２４２】
次に、同じゲート信号線にゲート電極が接続されたスイッチング用ＴＦＴを有する画素（同じラインの画素）上に、メタルマスクを用いて陰極５０６７を形成する。なお本実施例では陰極５０６７としてＭｇＡｇを用いたが、本発明はこれに限定されない。陰極５０６７として他の公知の材料を用いても良い。
【０２４３】
最後に、窒化珪素膜でなるパッシベーション膜５０６８を３００[nm]の厚さに形成する。パッシベーション膜５０６８を形成しておくことで、ＥＬ層５０６６を水分等から保護することができ、ＥＬ素子の信頼性をさらに高めることが出来る。
【０２４４】
こうして図１３（Ｂ）に示すような構造のＥＬディスプレイが完成する。なお、本実施例におけるＥＬディスプレイの作成工程においては、回路の構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲート信号線を形成しているが、異なる材料を用いても良い。
【０２４５】
ｎチャネル型ＴＦＴ５１０１は消去用ＴＦＴであり、５１０２は第１スイッチング用ＴＦＴであり、５１０３は第２スイッチング用ＴＦＴである。またｐチャネル型ＴＦＴ５１０４はＥＬ駆動用ＴＦＴである。第２スイッチング用ＴＦＴ５１０３が有するｎ型の不純物領域５０２３は、接続配線５０６１を介してＥＬ駆動用ＴＦＴ５１０４のゲート電極５０４１に接続されている。
【０２４６】
ところで、本実施例のＥＬディスプレイは、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが可能である。
【０２４７】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０２４８】
本実施例の場合、ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ゲート絶縁膜を間に挟んでゲート電極と重なるオーバーラップＬＤＤ領域（ＬOV領域）、ゲート絶縁膜を間に挟んでゲート電極と重ならないオフセットＬＤＤ領域（ＬOFF領域）およびチャネル形成領域を含む。
【０２４９】
またｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０２５０】
なお、実際には図１３（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりするとＥＬ素子の信頼性が向上する。
【０２５１】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状態にまでした状態を本明細書中ではＥＬモジュールと呼ぶ。
【０２５２】
また、本実施例で示す工程に従えば、ＥＬモジュールの作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０２５３】
なお本実施例は、実施例１〜５と組み合わせて実施することが可能である。
【０２５４】
（実施例７）
本実施例では、本発明のＥＬディスプレイの断面構造の概略について、図１３とは別の例を図１４を用いて説明する。図１３では、第１及び第２のスイッチング用ＴＦＴ、消去用ＴＦＴ及びＥＬ駆動用ＴＦＴがトップゲート型のＴＦＴである例について示したが、本実施例ではボトムゲート型のＴＦＴを用いた例について説明する。
【０２５５】
図１３において、８１１は基板、８１２は下地となる絶縁膜（以下、下地膜という）である。基板８１１としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高処理温度に耐えるものでなくてはならない。
【０２５６】
また、下地膜８１２は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有効であるが、石英基板には設けなくても構わない。下地膜８１２としては、珪素（シリコン）を含む絶縁膜を用いれば良い。なお、本明細書において「珪素を含む絶縁膜」とは、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜（ＳｉＯｘＮｙ：ｘ、ｙは任意の整数、で示される）など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜を指す。
【０２５７】
８２０１は第１スイッチング用ＴＦＴ、８２０２は第２スイッチング用ＴＦＴ、８２０３はＥＬ駆動用ＴＦＴ、８２０４は消去用ＴＦＴであり、それぞれｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴで形成されている。
【０２５８】
ＥＬ素子８２０６の発光方向が基板８１１の下面（ＴＦＴ及びＥＬ層が設けられていない面）の場合、上記構成であることが好ましい。しかし本発明はこの構成に限定されない。第１及び第２スイッチング用ＴＦＴ８２０１、８２０２とＥＬ駆動用ＴＦＴ８２０３と消去用ＴＦＴ８２０４は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも構わない。
【０２５９】
第１スイッチング用ＴＦＴ８２０１は、不純物領域８１３、８１６と、ＬＤＤ領域８１５ａ、８１５ｂと、チャネル形成領域８１７ａと、ゲート電極８１９ａと、ゲート絶縁膜８１８と、第１層間絶縁膜８２０とを有している。不純物領域８１３は接続配線８２１を介してソース信号線（図示せず）に接続されている。
【０２６０】
第２スイッチング用ＴＦＴ８２０２は、不純物領域８１６、８１４と、ＬＤＤ領域８１５ｃ、８１５ｄと、チャネル形成領域８１７ｂと、ゲート電極８１９ｂと、ゲート絶縁膜８１８と、第１層間絶縁膜８２０とを有している。不純物領域８１６は第１スイッチング用ＴＦＴ８２０１と第２スイッチング用ＴＦＴ８２０２とで共有していることになる。また不純物領域８１４は、接続配線８２２を介してＥＬ駆動用ＴＦＴ８２０３のゲート電極８３０に接続されている。
【０２６１】
なお、ゲート絶縁膜８１８又は第１層間絶縁膜８２０は基板上の全ＴＦＴに共通であっても良いし、回路又は素子に応じて異ならせても良い。
【０２６２】
また、図１３に示す第１及び第２スイッチング用ＴＦＴ８２０１、８２０２は共通の活性層有しているが本発明はこれに限定されない。第１と第２スイッチング用ＴＦＴ８２０１、８２０２は、互いに分離された活性層をそれぞれ有していても良い。
【０２６３】
さらに、ＬＤＤ領域８１５a〜８１５dは、ゲート絶縁膜８１８を介してゲート電極８１９a、８１９bと重ならないように設ける。このような構造はオフ電流を低減する上で非常に効果的である。また、ＬＤＤ領域８１５a〜８１５dの長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０２６４】
ＥＬ駆動用ＴＦＴ８２０３は、ソース領域８２６、ドレイン領域８２７及びチャネル形成領域８０５を含む活性層と、ゲート絶縁膜８１８と、ゲート電極８３０と、第１層間絶縁膜８２０と、ソース配線８３１並びにドレイン配線８３２を有して形成される。ソース領域８２６はソース配線８３１を介して電源供給線（図示せず）に接続されている。またドレイン領域８２７はドレイン配線８３２を介して画素電極８４９に接続されている。
【０２６５】
ＥＬ駆動用ＴＦＴ８２０３はＥＬ素子８２０６に供給される電流量を制御するための素子であり、比較的多くの電流が流れる。そのため、ＥＬ駆動用ＴＦＴ８２０３のチャネル幅（Ｗ）は、第１及び第２スイッチング用ＴＦＴ８２０１、８２０２のチャネル幅よりも長くなるように設計することが好ましい。また、ＥＬ駆動用ＴＦＴ８２０３に過剰な電流が流れないように、チャネル長（Ｌ）はそれぞれ長めに設計することが好ましい。望ましくはそれぞれ０．５〜２μＡ（好ましくは１〜１．５μＡ）となるようにする。
【０２６６】
またさらに、ＥＬ駆動用ＴＦＴ８２０３の活性層（特にチャネル形成領域）の膜厚を厚くする（好ましくは５０〜１００ｎｍ、さらに好ましくは６０〜８０ｎｍ）ことによって、大きな電流が流れることによるＴＦＴの劣化を抑えてもよい。逆に、スイッチング用ＴＦＴ８２０１の場合はオフ電流を小さくするという観点から見れば、活性層（特にチャネル形成領域）の膜厚を薄くする（好ましくは２０〜５０ｎｍ、さらに好ましくは２５〜４０ｎｍ）ことも有効である。
【０２６７】
消去用ＴＦＴ８２０４は、不純物領域８３５、８３６、ＬＤＤ領域８３７ａ、８３７ｂ及びチャネル形成領域８３８を含む活性層と、ゲート絶縁膜８１８と、ゲート電極８３９と、第１層間絶縁膜８２０と、接続配線８４６、８４４を有して形成される。ＬＤＤ領域８３７ａ、８３７ｂはゲート絶縁膜８１８を介してゲート電極８３９と重なっている。
【０２６８】
不純物領域８３５、８３６は、一方が接続配線８４６または８４４を介して電源供給線（図示せず）に接続されており、もう一方が接続配線８４６または８４４を介してＥＬ駆動用ＴＦＴ８２０３のゲート電極８３０に接続されている。
【０２６９】
なお８６２〜８６５はチャネル形成領域８１７ａ、８１７ｂ、８０５、８３８を形成するためのマスクである。
【０２７０】
なお、チャネル形成領域とＬＤＤ領域との間にオフセット領域（チャネル形成領域と同一組成の半導体層でなり、ゲート電圧が加えられない領域）を設けることはオフ電流を下げる上でさらに好ましい。また、本実施例ではシングルゲート構造を有する場合について示したが、マルチゲート構造を有していても良い。マルチゲート構造はオフ電流を低減する上で極めて有効であり、第１及び第２スイッチング用ＴＦＴ８２０１、８２０２、消去用ＴＦＴ８２０４のオフ電流を十分に低くすれば、それだけＥＬ駆動用ＴＦＴ８２０３のゲート電極に接続されたコンデンサが必要とする最低限の容量を抑えることができる。即ち、コンデンサの面積を小さくすることができるので、マルチゲート構造とすることはＥＬ素子の有効発光面積を広げる上でも有効である。
【０２７１】
なお、第１及び第２のスイッチング用ＴＦＴ８２０１、８２０２、消去用ＴＦＴ８２０４及びＥＬ駆動用ＴＦＴ８２０３はｐチャネル型でもｎチャネル型でもどちらでも良い。ただし、第１及び第２のスイッチング用ＴＦＴ８２０１、８２０２及び消去用ＴＦＴ８２０４は、同じ極性を有していることが必要である。
【０２７２】
次に、８４７は第１パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２００〜５００ｎｍ）とすれば良い。材料としては、珪素を含む絶縁膜（特に窒化酸化珪素膜又は窒化珪素膜が好ましい）を用いることができる。このパッシベーション膜８４７は形成されたＴＦＴをアルカリ金属や水分から保護する役割金属を有する。最終的にＴＦＴ（特にＥＬ駆動用ＴＦＴ）の上方に設けられるＥＬ層にはナトリウム等のアルカリ金属が含まれている。即ち、第１パッシベーション膜８４７はこれらのアルカリ金属（可動イオン）をＴＦＴ側に侵入させない保護層としても働く。
【０２７３】
また、８４８は第２層間絶縁膜であり、ＴＦＴによってできる段差の平坦化を行う平坦化膜としての機能を有する。第２層間絶縁膜８４８としては、有機樹脂膜が好ましく、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低いという利点を有する。ＥＬ層は凹凸に非常に敏感であるため、ＴＦＴによる段差は第２層間絶縁膜８４８で殆ど吸収してしまうことが望ましい。また、ゲート信号線やソース信号線とＥＬ素子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けておくことが望ましい。従って、膜厚は０．５〜５μm（好ましくは１．５〜２．５μm）が好ましい。
【０２７４】
また、８４９は透明導電膜でなる画素電極（ＥＬ素子の陽極）であり、第２層間絶縁膜８４８及び第１パッシベーション膜８４７にコンタクトホール（開孔）を開けた後、形成された開孔部においてＥＬ駆動用ＴＦＴ８２０３のドレイン配線８３２に接続されるように形成される。
【０２７５】
画素電極８４９の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜でなる第３層間絶縁膜８５０が０．３〜１μmの厚さに設けられる。この第３層間絶縁膜８５０はバンクとして機能する。画素電極８４９の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるようにエッチングする。テーパーの角度は１０〜６０°（好ましくは３０〜５０°）とすると良い。特に第３層間絶縁膜８５０を、画素電極８４９とＥＬ駆動用ＴＦＴ８２０３のドレイン配線８３２とが接続されている部分の上に設けることで、コンタクトホールの部分において生じる画素電極８４９の段差によるＥＬ層８５１の発光不良を防ぐことができる。
【０２７６】
第３層間絶縁膜８５０の上にはＥＬ層８５１が設けられる。ＥＬ層８５１は単層又は積層構造で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注入層／正孔輸送層／発光層／電子輸送層の順に形成されるが、正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層のような構造でも良い。本発明では公知のいずれの構造を用いても良いし、ＥＬ層に対して蛍光性色素等をドーピングしても良い。
【０２７７】
図１４の構造はＲＧＢに対応した三種類のＥＬ素子を形成する方式を用いた場合の例である。なお、図１４には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青のそれぞれの色に対応して形成され、これによりカラー表示を行うことができる。本発明は発光方式に関わらず実施することが可能である。
【０２７８】
ＥＬ層８５１の上にはＥＬ素子の陰極８５２が設けられる。陰極８５２としては、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。
【０２７９】
陰極８５２はＥＬ層８５１を形成した後、大気解放しないで連続的に形成することが望ましい。陰極８５２とＥＬ層８５１との界面状態はＥＬ素子の発光効率に大きく影響するからである。なお、本明細書中では、画素電極（陽極）、ＥＬ層及び陰極で形成される発光素子をＥＬ素子８２０６と呼ぶ。
【０２８０】
ＥＬ層８５１と陰極８５２とでなる積層体は、各画素で個別に形成する必要があるが、ＥＬ層８５１は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズマＣＶＤ法等の気相法で選択的に形成することが好ましい。
【０２８１】
なお、ＥＬ層を選択的に形成する方法として、インクジェット法、スクリーン印刷法又はスピンコート法等を用いることも可能であるが、これらは現状では陰極の連続形成ができないので、上述の方法の方が好ましいと言える。
【０２８２】
また、８５３は保護電極であり、陰極８５２を外部の水分等から保護すると同時に、各画素の陰極８５２を接続するための電極である。保護電極８５３としては、アルミニウム（Ａｌ）、銅（Ｃｕ）若しくは銀（Ａｇ）を含む低抵抗な材料を用いることが好ましい。この保護電極８５３にはＥＬ層８５１の発熱を緩和する放熱効果も期待できる。また、上記ＥＬ層８５１、陰極８５２を形成した後、大気解放しないで連続的に保護電極８５３まで形成することも有効である。
【０２８３】
また、８５４は第２パッシベーション膜であり、膜厚は１０ｎｍ〜１μm（好ましくは２００〜５００ｎｍ）とすれば良い。第２パッシベーション膜８５４を設ける目的は、ＥＬ層８５１を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。但し、上述のようにＥＬ層８５１は熱に弱いので、なるべく低温（好ましくは室温から１２０℃までの温度範囲）で成膜するのが望ましい。従って、プラズマＣＶＤ法、スパッタ法、真空蒸着法、イオンプレーティング法又は溶液塗布法（スピンコーティング法）が望ましい成膜方法と言える。
【０２８４】
本発明は、図１４のＥＬディスプレイの構造に限定されるものではなく、図１４の構造は本発明を実施する上での好ましい形態の一つに過ぎない。
【０２８５】
なお本実施例は、実施例１〜５と組み合わせて実施することが可能である。
【０２８６】
（実施例８）
本実施例では、本発明を用いてＥＬディスプレイを作製した例について説明する。なお、図１５（Ａ）は本発明のＥＬディスプレイの上面図であり、図１５（Ｂ）はその断面図である。
【０２８７】
図１５（Ａ）、（Ｂ）において、４００１は基板、４００２は画素部、４００３はソース信号線駆動回路、４００４はゲート信号線駆動回路であり、それぞれの駆動回路は配線４００５を経てＦＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０２８８】
このとき、画素部４００２、ソース信号線駆動回路４００３及びゲート信号線駆動回路４００４を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シール材４１０４が設けられている。
【０２８９】
図１５（Ｂ）は図１５（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００１の上にソース信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれるＥＬ駆動用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
【０２９０】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、ＥＬ駆動用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２にはＥＬ駆動用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２９１】
駆動ＴＦＴ４２０１及びＥＬ駆動用ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦化膜）４３０１が形成され、その上にＥＬ駆動用ＴＦＴ４２０２のドレイン領域と電気的に接続する画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２９２】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２９３】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２９４】
ＥＬ層４３０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２９５】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続される。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２９６】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５からなるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０３により封入されている。
【０２９７】
カバー材４１０２としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２９８】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２９９】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質を設けておくとＥＬ素子の劣化を抑制できる。
【０３００】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペーサを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂膜を設けることも有効である。
【０３０１】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。配線４００５は画素部４００２、ソース信号線駆動回路４００３及びゲート信号線駆動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器と電気的に接続される。
【０３０２】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うように第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となっている。こうして図１５（Ｂ）の断面構造を有するＥＬディスプレイとなる。
【０３０３】
なお本実施例は、実施例１〜７と組み合わせて実施することが可能である。
【０３０４】
（実施例９）
本実施例では、図１０で示したソース信号線駆動回路１０２の詳しい構成について説明する。
【０３０５】
シフトレジスタ１０２ａ、ラッチ（Ａ）１０２ｂ、ラッチ（Ｂ）１０２ｃ、が図１６に示すように配置されている。なお本実施例では、１組のラッチ（Ａ）１０２ｂと１組のラッチ（Ｂ）１０２ｃが、４本のソース信号線Ｓｔ〜Ｓ（ｔ＋３）に対応している。また本実施例では信号が有する電圧の振幅の幅を変えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０３０６】
ソース用クロック信号Ｓ−ＣＬＫ、Ｓ−ＣＬＫの極性が反転した反転ソース用クロック信号Ｓ−ＣＬＫｂ、ソース用スタートパルス信号Ｓ−ＳＰ、ソース用駆動方向切り替え信号Ｓ−ＳＬ／Ｒはそれぞれ図に示した配線からシフトレジスタ１０２ａに入力される。また外部から入力されるデジタルビデオ信号（Digital Video Signals）は図に示した配線からラッチ（Ａ）１０２ｂに入力される。ラッチ信号Ｓ＿ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配線からラッチ（Ｂ）１０２ｃに入力される。
【０３０７】
ラッチ（Ａ）１０２ｂの詳しい構成について、ソース信号線Ｓｔ（ｔは１〜（ｘ−３）の任意の数）に対応するラッチ（Ａ）１０２ｂの一部８０１を例にとって説明する。ラッチ（Ａ）１０２ｂの一部８０１は２つのクロックドインバーターと２つのインバーターを有している。
【０３０８】
ラッチ（Ａ）１０２ｂの一部８０１の上面図の一例を図１７に示す。９３１ａ、９３１ｂはそれぞれ、ラッチ（Ａ）１０２ｂの一部８０１が有するインバーターの１つを形成するＴＦＴの活性層であり、９３６は該インバータの１つを形成するＴＦＴの共通のゲート電極である。また９３２ａ、９３２ｂはそれぞれ、ラッチ（Ａ）１０２ｂの一部８０１が有するもう１つのインバーターを形成するＴＦＴの活性層であり、９３７ａ、９３７ｂは活性層９３２ａ、９３２ｂ上にそれぞれ設けられたゲート電極である。なおゲート電極９３７ａ、９３７ｂは電気的に接続されている。
【０３０９】
９３３ａ、９３３ｂはそれぞれ、ラッチ（Ａ）１０２ｂの一部８０１が有するクロックドインバーターの１つを形成するＴＦＴの活性層である。活性層９３３ａ上にはゲート電極９３８ａ、９３８ｂが設けられており、ダブルゲート構造となっている。また活性層９３３ｂ上にはゲート電極９３８ｂ、９３９が設けられており、ダブルゲート構造となっている。
【０３１０】
９３４ａ、９３４ｂはそれぞれ、ラッチ（Ａ）１０２ｂの一部８０１が有するもう１つのクロックドインバーターを形成するＴＦＴの活性層である。活性層９３４ａ上にはゲート電極９３９、９４０が設けられており、ダブルゲート構造となっている。また活性層９３４ｂ上にはゲート電極９４０、９４１が設けられており、ダブルゲート構造となっている。
【０３１１】
また、本実施例の構成は、実施例１〜８と組み合わせて実施することが可能である。
【０３１２】
（実施例１０）
本実施例では、図１０で示したゲート信号線駆動回路１０３の詳しい構成について説明する。
【０３１３】
シフトレジスタ１０３ａ、バッファ１０３ｂが図１８に示すように配置されている。なお本実施例では、バッファ１０３ｂが１つのゲート信号線につき３つのインバーターを有する構成になっている。インバーターの数はこれに限定されない。また本実施例では信号が有する電圧の振幅の幅を変えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０３１４】
ゲート用クロック信号G−ＣＬＫ、G−ＣＬＫの極性が反転した反転ゲート用クロック信号G−ＣＬＫｂ、ゲート用スタートパルス信号G−ＳＰ、ゲート用駆動方向切り替え信号G−ＳＬ／Ｒはそれぞれ図に示した配線からシフトレジスタ１０３ａに入力される。
【０３１５】
本実施例の構成は、実施例１〜９と組み合わせて実施することが可能である。
【０３１６】
（実施例１１）
本発明のＥＬディスプレイにおいて、ＥＬ素子が有するＥＬ層に用いられる材料は、有機ＥＬ材料に限定されず、無機ＥＬ材料を用いても実施できる。但し、現在の無機ＥＬ材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するＴＦＴを用いなければならない。
【０３１７】
または、将来的にさらに駆動電圧の低い無機ＥＬ材料が開発されれば、本発明に適用することは可能である。
【０３１８】
また、本実施例の構成は、実施例１〜１０と組み合わせて実施することが可能である。
【０３１９】
（実施例１２）
本発明において、ＥＬ層として用いる有機物質は低分子系有機物質であってもポリマー系（高分子系）有機物質であっても良い。低分子系有機物質はＡｌｑ3（トリス−８−キノリライト−アルミニウム）、ＴＰＤ（トリフェニルアミン誘導体）等を中心とした材料が知られている。ポリマー系有機物質として、π共役ポリマー系の物質が挙げられる。代表的には、ＰＰＶ（ポリフェニレンビニレン）、ＰＶＫ（ポリビニルカルバゾール）、ポリカーボネート等が挙げられる。
【０３２０】
ポリマー系（高分子系）有機物質は、スピンコーティング法（溶液塗布法ともいう）、ディッピング法、ディスペンス法、印刷法またはインクジェット法など簡易な薄膜形成方法で形成でき、低分子系有機物質に比べて耐熱性が高い。
【０３２１】
また本発明のＥＬディスプレイが有するＥＬ素子において、そのＥＬ素子が有するＥＬ層が、電子輸送層と正孔輸送層とを有している場合、電子輸送層と正孔輸送層とを無機の材料、例えば非晶質のＳｉまたは非晶質のＳｉ1-xＣx等の非晶質半導体で構成しても良い。
【０３２２】
非晶質半導体には多量のトラップ準位が存在し、かつ非晶質半導体が他の層と接する界面において多量の界面準位を形成する。そのため、ＥＬ素子は低い電圧で発光させることができるとともに、高輝度化を図ることもできる。
【０３２３】
また有機ＥＬ層にドーパント（不純物）を添加し、有機ＥＬ層の発光の色を変化させても良い。ドーパントとして、ＤＣＭ１、ナイルレッド、ルブレン、クマリン６、ＴＰＢ、キナクリドン等が挙げられる。
【０３２４】
なお本実施例は、実施例１〜１１と組み合わせて実施することが可能である。
【０３２５】
（実施例１３）
本実施例では、本発明のＥＬディスプレイの駆動方法を用いた場合、どの様な電圧電流特性を有する領域でＥＬ駆動用ＴＦＴを駆動させるのが好ましいか、図１９〜２０を用いて説明する。
【０３２６】
ＥＬ素子は、印加される電圧が少しでも変化すると、それに対してＥＬ素子を流れる電流が指数関数的に大きく変化する。別の見方をすると、ＥＬ素子を流れる電流の大きさが変化しても、ＥＬ素子に印加される電圧値はあまり変化しない。そして、ＥＬ素子の輝度は、ＥＬ素子に流れる電流にほぼ正比例して大きくなる。よって、ＥＬ素子に印加される電圧の大きさ（電圧値）を制御することによりＥＬ素子の輝度を制御するよりも、ＥＬ素子を流れる電流の大きさ（電流量）を制御することによりＥＬ素子の輝度を制御する方が、ＴＦＴの特性に左右されずらく、ＥＬ素子の輝度の制御が容易である。
【０３２７】
図１９を参照する。図１９（Ａ）は、図３に示した本発明のＥＬディスプレイの画素において、ＥＬ駆動用ＴＦＴ１０８およびＥＬ素子１１０の構成部分のみを図示したものである。
【０３２８】
図１９（Ｂ）には、図１９（Ａ）で示したＥＬ駆動用ＴＦＴ１０８およびＥＬ素子１１０の電圧電流特性を示す。なお図１９で示すＥＬ駆動用ＴＦＴ１０８の電圧電流特性のグラフは、ソース領域とドレイン領域の間の電圧であるＶDSに対する、ＥＬ駆動用ＴＦＴ１０８のドレイン領域に流れる電流の大きさを示しており、図１９にはＥＬ駆動用ＴＦＴ１０８のソース領域とゲート電極の間の電圧であるＶGSの値の異なる複数のグラフを示している。
【０３２９】
図１９（Ａ）に示したように、ＥＬ素子１１０の画素電極と対向電極１１１の間にかかる電圧をＶEL、電源供給線に接続される端子３６０１とＥＬ素子１１０の対向電極１１１の間にかかる電圧をＶTとする。なおＶTは電源供給線の電位によってその値が固定される。またＥＬ駆動用ＴＦＴ１０８のソース領域・ドレイン領域間の電圧をＶDS、ＥＬ駆動用ＴＦＴ１０８のゲート電極に接続される配線３６０２とソース領域との間の電圧、つまりＥＬ駆動用ＴＦＴ１０８のゲート電極とソース領域の間の電圧をＶGSとする。
【０３３０】
ＥＬ駆動用ＴＦＴ１０８はｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも良い。
【０３３１】
また、ＥＬ駆動用ＴＦＴ１０８とＥＬ素子１１０とは直列に接続されている。よって、両素子（ＥＬ駆動用ＴＦＴ１０８とＥＬ素子１１０）を流れる電流量は同じである。従って、図１９（Ａ）に示したＥＬ駆動用ＴＦＴ１０８とＥＬ素子１１０とは、両素子の電圧電流特性を示すグラフの交点（動作点）において駆動する。図１９（Ｂ）において、ＶELは、対向電極１１１の電位と動作点での電位との間の電圧になる。ＶDSは、ＥＬ駆動用ＴＦＴ１０８の端子３６０１での電位と動作点での電位との間の電圧になる。つまり、ＶTは、ＶELとＶDSの和に等しい。
【０３３２】
ここで、ＶGSを変化させた場合について考える。図１９（Ｂ）から分かるように、ＥＬ駆動用ＴＦＴ１０８の｜ＶGS−ＶTH｜が大きくなるにつれて、言い換えると｜ＶGS｜が大きくなるにつれて、ＥＬ駆動用ＴＦＴ１０８に流れる電流量が大きくなる。なお、ＶTHはＥＬ駆動用ＴＦＴ１０８のしきい値電圧である。よって図１９（Ｂ）から分かるように、｜ＶGS｜が大きくなると、動作点においてＥＬ素子１１０を流れる電流量も当然大きくなる。ＥＬ素子１１０の輝度は、ＥＬ素子１１０を流れる電流量に比例して高くなる。
【０３３３】
｜ＶGS｜が大きくなることによってＥＬ素子１１０を流れる電流量が大きくなると、電流量に応じてＶELの値も大きくなる。そしてＶTの大きさは電源供給線の電位によって定まっているので、ＶELが大きくなると、その分ＶDSが小さくなる。
【０３３４】
また図１９（Ｂ）に示したように、ＥＬ駆動用ＴＦＴ１０８の電圧電流特性は、ＶGSとＶDSの値によって２つの領域に分けられる。｜ＶGS−ＶTH｜＜｜ＶDS｜である領域が飽和領域、｜ＶGS−ＶTH｜＞｜ＶDS｜である領域が線形領域である。
【０３３５】
飽和領域においては以下の式１が成り立つ。なおＩDSはＥＬ駆動用ＴＦＴ１０８のチャネル形成領域を流れる電流量である。またβ＝μＣ0Ｗ／Ｌであり、μはＥＬ駆動用ＴＦＴ１０８の移動度、Ｃ0は単位面積あたりのゲート容量、Ｗ／Ｌはチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比である。
【０３３６】
【式１】
ＩDS＝β（ＶGS−ＶTH）2／２
【０３３７】
また線形領域においては以下の式２が成り立つ。
【０３３８】
【式２】
ＩDS＝β｛（ＶGS−ＶTH）ＶDS−ＶDS2／２｝
【０３３９】
式１からわかるように、飽和領域において電流量はＶDSによってほとんど変化せず、ＶGSのみによって電流量が定まる。
【０３４０】
一方、式２からわかるように、線形領域は、ＶDSとＶGSとにより電流量が定まる。｜ＶGS｜を大きくしていくと、ＥＬ駆動用ＴＦＴ１０８は線形領域で動作するようになる。そして、ＶELも徐々に大きくなっていく。よって、ＶELが大きくなった分だけ、ＶDSが小さくなっていく。線形領域では、ＶDSが小さくなると電流量も小さくなる。そのため、|ＶGS|を大きくしていっても、電流量は増加しにくくなってくる。｜ＶGS｜＝∞になった時、電流量＝ＩMAXとなる。つまり、｜ＶGS｜をいくら大きくしても、ＩMAX以上の電流は流れない。ここで、ＩMAXは、ＶEL＝ＶTの時に、ＥＬ素子１１０を流れる電流量である。
【０３４１】
このように｜ＶGS｜の大きさを制御することによって、動作点を飽和領域にしたり、線形領域にしたりすることができる。
【０３４２】
ところで、全ての画素のＥＬ駆動用ＴＦＴ１０８は、理想的には全て同じ特性を有していることが望ましいが、実際には個々のＥＬ駆動用ＴＦＴでしきい値ＶTHと移動度μとが異なっていることが多い。そして個々のＥＬ駆動用ＴＦＴ１０８のしきい値ＶTHと移動度μとが互いに異なると、式１及び式２からわかるように、ＶGSの値が同じでもＥＬ駆動用ＴＦＴ１０８のチャネル形成領域を流れる電流量が異なってしまう。
【０３４３】
図２０にしきい値ＶTHと移動度μとがずれたＥＬ駆動用ＴＦＴ１０８の電流電圧特性を示す。実線３７０１が理想の電流電圧特性のグラフであり、３７０２、３７０３がそれぞれしきい値ＶTHと移動度μとが理想とする値と異なってしまった場合のＥＬ駆動用ＴＦＴの電流電圧特性である。電流電圧特性のグラフ３７０２、３７０３は飽和領域においては同じ電流量ΔＩ1だけ、理想の特性を有する電流電圧特性のグラフ３７０１からずれていて、電流電圧特性のグラフ３７０２の動作点３７０５は飽和領域にあり、電流電圧特性のグラフ３７０３の動作点３７０６は線形領域にあったとする。その場合、理想の特性を有する電流電圧特性のグラフ３７０１の動作点３７０４における電流量と、動作点３７０５及び動作点３７０６における電流量のずれをそれぞれΔＩ2、ΔＩ3とすると、飽和領域における動作点３７０５よりも線形領域における動作点３７０６の方が小さい。
【０３４４】
よって本発明で示したデジタル方式の駆動方法を用いる場合、動作点が線形領域に存在するようにＥＬ駆動用ＴＦＴとＥＬ素子を駆動させることで、ＥＬ駆動用ＴＦＴの特性のずれによるＥＬ素子の輝度むらを抑えた階調表示を行うことができる。
【０３４５】
また従来のアナログ駆動の場合は、｜ＶGS｜のみによって電流量を制御することが可能な飽和領域に動作点が存在するようにＥＬ駆動用ＴＦＴとＥＬ素子を駆動させる方が好ましい。
【０３４６】
以上の動作分析のまとめとして、ＥＬ駆動用ＴＦＴのゲート電圧｜ＶGS｜に対する電流量のグラフを図２１に示す。｜ＶGS｜を大きくしていき、ＥＬ駆動用ＴＦＴのしきい値電圧の絶対値｜ＶTH｜よりも大きくなると、ＥＬ駆動用ＴＦＴが導通状態となり、電流が流れ始める。本明細書ではこの時の｜ＶGS｜を点灯開始電圧と呼ぶことにする。そして、さらに｜ＶGS｜を大きくしていくと、｜ＶGS｜が｜ＶGS−ＶTH｜＝｜ＶDS｜を満たすような値（ここでは仮にＡとする）となり、飽和領域３８０１から線形領域３８０２になる。さらに｜ＶGS｜を大きくしていくと、電流量が大きくなり、遂には、電流量が飽和してくる。その時｜ＶGS｜＝∞となる。
【０３４７】
図２１から分かる通り、｜ＶGS｜≦｜ＶTH｜の領域では、電流がほとんど流れない。｜ＶTH｜≦｜ＶGS｜≦Ａの領域は飽和領域であり、｜ＶGS｜によって電流量が変化する。そして、Ａ≦｜ＶGS｜の領域は線形領域であり、ＥＬ素子に流れる電流量は｜ＶGS｜及び｜ＶDS｜よって電流量が変化する。
【０３４８】
本発明のデジタル駆動では、｜ＶGS｜≦｜ＶTH｜の領域及びＡ≦｜ＶGS｜の線形領域を用いることが好ましい。
【０３４９】
なお本実施例は、実施例１〜１２と組み合わせて実施することが可能である。
【０３５０】
（実施例１４）
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０３５１】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０３５２】
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０３５３】
【化１】
0004831889.tif 000002
【０３５４】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０３５５】
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０３５６】
【化２】
0004831889.tif 000003
【０３５７】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０３５８】
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０３５９】
【化３】
0004831889.tif 000004
【０３６０】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０３６１】
なお本実施例は、実施例１〜１３と組み合わせて実施することが可能である。
【０３６２】
（実施例１５）
本実施例では、本発明の表示パネルにＦＰＣやＴＡＢ等のコネクターを接続し、実際に製品として出荷することができる形態にした場合について説明する。
【０３６３】
図２２において、１８０１は画素部であり複数の画素が設けられている。画素部１８０１と、画素部１８０１が有する配線を外部へ接続するコネクターとを有するモジュールを本明細書では表示パネル１８０６と呼ぶ。
【０３６４】
１８０２はソース信号線駆動回路、１８０３はゲート信号線駆動回路である。
ソース信号線駆動回路１８０２とゲート信号線駆動回路１８０３はいくつ設けられていても良い。
【０３６５】
ソース信号線駆動回路１８０２及びゲート信号線駆動回路１８０３からなる駆動回路と、画素部１８０１と、画素部１８０１が有する配線及び駆動回路が有する配線を外部へ接続するコネクターとを有するモジュールを、本明細書では駆動回路付表示パネル１８０７と呼ぶ。駆動回路付表示パネル１８０７は表示パネル１８０６に駆動回路を付けたものである。
【０３６６】
駆動回路付表示パネル１８０７は、駆動回路と画素部１８０１とが別の基板上に設けられＦＰＣやＴＡＢ等のコネクターにより接続されている場合と、駆動回路と画素部１８０１とが同じ基板上に設けられている場合とがある。本明細書では、前者を駆動回路外付型駆動回路付表示パネルと呼び、後者を駆動回路一体形成型駆動回路付表示パネルと呼ぶ。
【０３６７】
図２３（Ａ）に駆動回路外付け型駆動回路付表示パネルの上面図を示す。基板１８１０上に画素部１８０１が設けられており、画素部１８０１が有する配線はＦＰＣ１８１１を介して、外付用基板１８１４上に設けられたソース信号線駆動回路１８０２とゲート信号線駆動回路１８０３とに接続されている。そして外部接続用ＦＰＣ１８１１により、ソース信号線駆動回路１８０２及びゲート信号線駆動回路１８０３と、画素部１８０１とが有する配線が外部へ接続されている。
【０３６８】
なお図２３（Ａ）では、画素部１８０１が設けられている基板１８１０が外付用基板１８１４上に設けられている例を示したが、本実施例はこの構成に限定されない。基板１８１０は外付用基板１８１４上に設けられていなくても良い。
【０３６９】
図２３（Ｂ）に駆動回路一体形成型駆動回路付表示パネルの上面図を示す。基板１８１０上に画素部１８０１、ソース信号線駆動回路１８０２及びゲート信号線駆動回路１８０３が設けられている。画素部１８０１、ソース信号線駆動回路１８０２及びゲート信号線駆動回路１８０３が有する配線は外部接続用ＦＰＣ１８１２を介して、外部へ接続されている。
【０３７０】
なお図２３において、ソース信号線駆動回路１８０２及びゲート信号線駆動回路１８０３の数はこれに限定されず、設計者が自由に設定することができる。
【０３７１】
図２２において、１８０４はコントローラーであり、駆動回路を駆動し画素部に１８０１に画像を表示させるための機能を有している。例えば、外部から入力された画像情報を有する信号をソース信号線駆動回路１８０２に入力したり、駆動回路が駆動するための信号（例えばクロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ））を生成したり、駆動回路や画素部１８０１に電圧または電流を供給するための電源としての機能を有している。
【０３７２】
駆動回路（ソース信号線駆動回路１８０２及びゲート信号線駆動回路１８０３）と、画素部１８０１と、コントローラー１８０４と、画素部１８０１、駆動回路、及びコントローラーがそれぞれ有する配線を外部へ接続するコネクターとを有するモジュールを、本明細書ではコントローラー及び駆動回路付表示パネル１８０８と呼ぶ。コントローラー及び駆動回路付表示パネル１８０８は、表示パネル１８０６に駆動回路及びコントローラーを付けたものである。
【０３７３】
１８０５はマイコンであり、コントローラーの駆動を制御している。マイコン１８０５と、駆動回路と、画素部１８０１と、コントローラー１８０４と、画素部１８０１、駆動回路、及びコントローラーがそれぞれ有する配線を外部へ接続するコネクターとを有するモジュールを、本明細書ではマイコン及びコントローラー及び駆動回路付表示パネル１８０９と呼ぶ。マイコン及びコントローラー及び駆動回路付表示パネル１８０９は、表示パネル１８０６に駆動回路及びコントローラーを付けたものである。
【０３７４】
なお実際には、表示パネル１８０６、駆動回路付表示パネル１８０７、コントローラー及び駆動回路付表示パネル１８０８またはマイコン及びコントローラー及び駆動回路付表示パネル１８０９の形態で製品として出荷される。本明細書において、表示パネル１８０６、駆動回路付表示パネル１８０７、コントローラー及び駆動回路付表示パネル１８０８及びマイコン及びコントローラー及び駆動回路付表示パネル１８０９を全てモジュール（表示ディスプレイ）と呼ぶ。本発明のＥＬディスプレイは表示ディスプレイの１つである。
【０３７５】
（実施例１６）
本発明の表示ディスプレイを応用したＥＬディスプレイは、自発光型であるため明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部として用いることが出来る。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）のＥＬディスプレイの表示部において本発明の表示ディスプレイを用いると良い。
【０３７６】
なお、ＥＬディスプレイには、パソコン用表示装置、ＴＶ放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機器の表示部に本発明の表示ディスプレイを用いることが出来る。
【０３７７】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディスプレイを用いることが望ましい。それら電子機器の具体例を図２４および図２５に示す。
【０３７８】
図２４（Ａ）はＥＬモニターであり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の表示ディスプレイは表示部３３０３にて用いることが出来る。
【０３７９】
図２４（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の表示ディスプレイは表示部３３１２にて用いることが出来る。
【０３８０】
図２４（Ｃ）はヘッドマウントＥＬディスプレイの一部（右片側）であり、本体３３２１、信号ケーブル３３２２、頭部固定バンド３３２３、スクリーン部３３２４、光学系３３２５、表示部３３２６等を含む。本発明の表示ディスプレイは表示部３３２６にて用いることが出来る。
【０３８１】
図２４（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３３３４、表示部（ｂ）３３３５等を含む。表示部（ａ）３３３４は主として画像情報を表示し、表示部（ｂ）３３３５は主として文字情報を表示するが、本発明の表示ディスプレイはこれら表示部（ａ）３３３４、表示部（ｂ）３３３５にて用いることが出来る。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３８２】
図２４（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレイ）であり、本体３３４１、表示部３３４２、アーム部３３４３を含む。本発明の表示ディスプレイは表示部３３４２にて用いることが出来る。
【０３８３】
図２４（Ｆ）はパーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部３３５３、キーボード３３５４等を含む。本発明の表示ディスプレイは表示部３３５３にて用いることが出来る。
【０３８４】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影して、ＥＬディスプレイを用いたフロント型あるいはリア型のプロジェクターも実現可能となる。
【０３８５】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好ましい。
【０３８６】
また、ＥＬディスプレイは発光している部分が電力を消費するため、省消費電力化のためには発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０３８７】
図２５（Ａ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の表示ディスプレイは表示部３４０４にて用いることが出来る。なお、表示部３４０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。
【０３８８】
図２５（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の表示ディスプレイは表示部３４１２にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部３４１４は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０３８９】
図２５（Ｃ）はデジタルカメラであり、本体３５０１、表示部（Ａ）３５０２、接眼部３５０３、操作スイッチ３５０４、表示部（Ｂ）３５０５、バッテリー３５０６を含む。本発明の表示パネルは、表示部（Ａ）３５０２、表示部（Ｂ）３５０５にて用いることが出来る。また、表示部（Ｂ）３５０５を、主に操作用パネルとして用いる場合、黒色の背景に白色の文字を表示することで消費電力を抑えることが出来る。
【０３９０】
また、本実施例にて示した携帯型電子機器においては、消費電力を低減するための方法としては、外部の明るさを感知するセンサ部を設け、暗い場所で使用する際には、表示部の輝度を落とすなどの機能を付加するなどといった方法が挙げられる。
【０３９１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例１５に示したいずれの構成を適用しても良い。
【０３９２】
【発明の効果】
本発明は上記構成によって、ＴＦＴによってＩDS−ＶGS特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＩDS−ＶGS特性のバラツキによって、同じ電圧の信号を入力してもＥＬ素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【０３９３】
また、本発明では、表示を行わない非発光期間を設けることができる。従来のアナログ駆動の場合、ＥＬディスプレイに全白の画像を表示させると、常にＥＬ素子が発光することになり、ＥＬ層の劣化を早める原因となってしまう。本発明は非発光期間を設けることができるので、ＥＬ層の劣化をある程度抑えることができる。
【図面の簡単な説明】
【図１】    本発明のＥＬディスプレイの回路構成を示すブロック図。
【図２】    本発明のＥＬディスプレイの画素部の回路図。
【図３】    本発明のＥＬディスプレイの画素の回路図。
【図４】    本発明のＥＬディスプレイの駆動方法を示す図。
【図５】    本発明の駆動方法における選択信号のタイミングチャート。
【図６】    本発明のＥＬディスプレイの駆動方法を示す図。
【図７】    本発明のＥＬディスプレイの駆動方法を示す図。
【図８】    本発明のＥＬディスプレイの駆動方法を示す図。
【図９】    本発明のＥＬディスプレイの画素上面図。
【図１０】  本発明のＥＬディスプレイの駆動回路の構成を示すブロック図。
【図１１】  本発明のＥＬディスプレイの作製行程を示す図。
【図１２】  本発明のＥＬディスプレイの作製行程を示す図。
【図１３】  本発明のＥＬディスプレイの作製行程を示す図。
【図１４】  本発明のＥＬディスプレイの断面詳細図。
【図１５】  本発明のＥＬディスプレイの上面図及び断面図。
【図１６】  本発明のＥＬディスプレイのソース信号線駆動回路の回路図。
【図１７】  本発明のＥＬディスプレイのソース信号線駆動回路のラッチ上面図。
【図１８】  本発明のＥＬディスプレイのゲート信号線駆動回路の回路図。
【図１９】  ＥＬ素子とＥＬ駆動用ＴＦＴの接続の構成を示す図と、ＥＬ素子とＥＬ駆動用ＴＦＴの電圧電流特性を示す図。
【図２０】  ＥＬ素子とＥＬ駆動用ＴＦＴの電圧電流特性を示す図。
【図２１】  ＥＬ駆動用ＴＦＴのゲート電圧とドレイン電流の関係を示す図。
【図２２】  本発明の表示ディスプレイのブロック図。
【図２３】  本発明の表示ディスプレイの１つである駆動回路付表示パネルの上面図。
【図２４】  本発明のＥＬディスプレイを用いた電子機器。
【図２５】  本発明のＥＬディスプレイを用いた電子機器。
【図２６】  従来のＥＬディスプレイの画素部の回路図。
【図２７】  従来のＥＬディスプレイの駆動方法を示すタイミングチャート。
【図２８】  ＴＦＴのＩDS−ＶGS特性を示す図。
【図１】
0004831889.tif 000005
【図２】
0004831889.tif 000006
【図３】
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【図４】
0004831889.tif 000008
【図５】
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【図６】
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【図７】
0004831889.tif 000011
【図８】
0004831889.tif 000012
【図９】
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【図１０】
0004831889.tif 000014
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
0004831889.tif 000019
【図１６】
0004831889.tif 000020
【図１７】
0004831889.tif 000021
【図１８】
0004831889.tif 000022
【図１９】
0004831889.tif 000023
【図２０】
0004831889.tif 000024
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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