【手続補正書】
【提出日】平成15年11月12日(2003.11.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】スタティック型半導体記憶装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のビット線対と、
互いに異なるレベルの電位に設定される第１および第２の記憶ノードを有し、前記第１の記憶ノードが入力ノードとなり、前記第２の記憶ノードが出力ノードとなる第１のインバータと、前記第２の記憶ノードが入力ノードとなり、前記第１の記憶ノードが出力ノードとなる第２のインバータと、前記第１の記憶ノードと、前記ビット線対を構成する一方ビット線との間に設けられる第１のトランスファゲートと、前記第２の記憶ノードと、前記ビット線対を構成する他方ビット線との間に設けられる第２のトランスファゲートとを含む複数のメモリセルと、
与えられる信号に応じて状態変更を検知する状態変更検知手段と、
前記状態変更検知手段が状態変更を検知していないときは、第１の電源電圧を前記複数のメモリセルの前記第１および第２のインバータの負荷素子に与え、前記状態変更検知手段が状態変更を検知したときは、前記第１の電源電圧より低い電圧レベルの第２の電源電圧を前記負荷素子に与える電源電圧選択手段とを備える、スタティック型半導体記憶装置。
【請求項２】
前記第１の電源電圧が与えられる第１のラインと、
前記第１または第２の電源電圧を、前記複数のメモリセルに供給するための第２のラインとをさらに備え、
前記電源電圧選択手段は、前記第１のラインと前記第２のラインの接続または切離しを行なう接続／切離し手段と、
前記第１のラインと前記第２のラインとの間に設けられ、前記第１の電源電圧を降圧した前記第２の電源電圧を、前記第２のラインに与える降圧手段とを含み、
前記接続／切離し手段は、前記状態変更検知手段が、状態変更を検知していないときは、前記第１のラインと前記第２のラインとを接続し、前記状態変更検知手段が、状態変更を検知したときは、前記第１のラインと前記第２のラインとを切離す、請求項１に記載のスタティック型半導体記憶装置。
【請求項３】
前記降圧手段は、ＰＮ接合ダイオードである、請求項２に記載のスタティック型半導体記憶装置。
【請求項４】
前記降圧手段は、ダイオード接続されたトランジスタである、請求項２に記載のスタティック型半導体記憶装置。
【請求項５】
状態変更を指示するために用いられる端子をさらに備え、
状態変更するときは、前記端子に、前記第１および第２の電源電圧よりレベルが高いスーパーハイレベル電圧が印加され、
前記状態変更検知手段は、前記端子に前記スーパーハイレベル電圧が印加されたときに、状態変更を検知する、請求項１から請求項４のいずれか１項に記載のスタティック型半導体記憶装置。
【請求項６】
前記端子は、第１の所定レベル以下のとき、前記メモリセルへ情報を書込可能な状態にし、第２の所定レベル以上のとき、前記メモリセルへ情報を書込不可能な状態にするする読出／書込制御信号が入力される端子であり、
前記スーパーハイレベル電圧のレベルは、前記第２の所定レベルより高い、請求項５に記載のスタティック型半導体記憶装置。
【請求項７】
前記端子は、第１の所定レベル以下のとき、前記メモリセルから読出した情報を外部に出力可能な状態にし、第２の所定レベル以上のとき、前記メモリセルから読み出した情報を外部に出力不可能な状態にする出力制御信号が入力される端子であり、
前記スーパーハイレベル電圧のレベルは、前記第２の所定レベルより高い、請求項５に記載のスタティック型半導体記憶装置。
【請求項８】
前記端子は、所定レベル以上のとき、前記スタティック型半導体記憶装置を選択状態とするチップセレクト信号が入力される端子であり、
前記スーパーハイレベル電圧は、前記所定レベルより高い、請求項５に記載のスタティック型半導体記憶装置。
【請求項９】
さらに、前記メモリセルのデータを読み出す読出動作に用いる周辺回路を備え、
前記周辺回路に与えられる第３の電源電圧は、前記第２の電源電圧より高い、請求項１に記載のスタティック型半導体記憶装置。
【請求項１０】
前記周辺回路は、前記ビット線に接続されるビット線負荷を含む、請求項９に記載のスタティック型半導体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
【課題を解決するための手段】
本発明の請求項１のスタティック型半導体記憶装置は、複数のビット線対と、互いに異なるレベルの電位に設定される第１および第２の記憶ノードを有し、第１の記憶ノードが入力ノードとなり、第２の記憶ノードが出力ノードとなる第１のインバータと、第２の記憶ノードが入力ノードとなり、第１の記憶ノードが出力ノードとなる第２のインバータと、第１の記憶ノードと、ビット線対を構成する一方ビット線との間に設けられる第１のトランスファゲートと、第２の記憶ノードと、ビット線対を構成する他方ビット線との間に設けられる第２のトランスファゲートとを含む複数のメモリセルと、与えられる信号に応じて状態変更を検知する状態変更検知手段と、状態変更検知手段が状態変更を検知していないときは、第１の電源電圧を複数のメモリセルの第１および第２のインバータの負荷素子に与え、状態変更検知手段が状態変更を検知したときは、第１の電源電圧より低い電圧レベルの第２の電源電圧を負荷素子に与える電源電圧選択手段とを備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の請求項２のスタティック型半導体記憶装置は、請求項１に記載のものであって、第１のラインと、第２のラインとをさらに備える。第１のラインには、第１の電源電圧が与えられる。第２のラインは、第１または第２の電源電圧を、複数のメモリセルに供給するためのものである。電源電圧選択手段は、接続／切離し手段と、降圧手段とを含む。接続／切離し手段は、第１のラインと第２のラインの接続または切離しを行なう。降圧手段は、第１のラインと第２のラインとの間に設けられ、第１の電源電圧を降圧した第２の電源電圧を第２のラインに与える。接続／切離し手段は、状態変更検知手段が、状態変更を検知していないときは、第１のラインと第２のラインとを接続する。また、接続／切離し手段は、状態変更検知手段が、状態変更を検知したときは、第１のラインと第２のラインとを切離す。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の請求項３のスタティック型半導体記憶装置は、請求項２に記載のものであって、降圧手段は、ＰＮ接合ダイオードである。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
本発明の請求項４のスタティック型半導体記憶装置は、請求項２に記載のものであって、降圧手段は、ダイオード接続されたトランジスタである。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
本発明の請求項５のスタティック型半導体記憶装置は、請求項１から請求項４のいずれか１項に記載のものであって、端子をさらに備える。この端子は、状態変更を指示するために用いられる。状態変更するときは、端子に、第１および第２の電源電圧よりレベルの高いスーパーハイレベル電圧が印加される。状態変更検知手段は、端子にスーパーハイレベル電圧が印加されたとき、状態変更を検知する。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本発明の請求項６のスタティック型半導体記憶装置は、請求項５に記載のものであって、端子は、第１の所定レベル以下のときに、メモリセルへ情報を書込可能な状態にし、第２の所定レベル以上のとき、書込不可能にする読出／書込制御信号が入力される端子である。スーパーハイレベル電圧のレベルは、第２の所定レベルより高い。


【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明の請求項７のスタティック型半導体記憶装置は、請求項５に記載のものであって、端子は、第１の所定レベル以下のときに、メモリセルから読出した情報を外部に出力可能な状態とし、第２の所定レベル以上のとき、外部に出力不可能な状態にする出力制御信号が入力される端子である。スーパーハイレベル電圧のレベルは、第２の所定レベルより高い。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
本発明の請求項８のスタティック型半導体記憶装置は、請求項５に記載のものであって、端子は、所定レベル以上のときに、スタティック型半導体記憶装置を選択状態とするチップセレクト信号が入力される端子である。スーパーハイレベル電圧は、所定レベルより高い。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
本発明の請求項９のスタティック型半導体記憶装置は、請求項１に記載のものであって、さらに、メモリセルのデータを読み出す読出動作に用いる周辺回路を備える。周辺回路に与えられる第３の電源電圧は、第２の電源電圧より高い。
本発明の請求項１０のスタティック型半導体記憶装置は、請求項９に記載のものであって、周辺回路は、ビット線に接続されるビット線負荷を含む。