(57)【特許請求の範囲】
【請求項１】
映像信号と、シンク信号と、データイネーブル信号とを受けて、前記データイネーブル信号に基づいて、前記映像信号と前記シンク信号とを、前記映像信号の階調ビット数に応じたパケットのバイト数でパケット処理することによって複数のパケット信号を生成するパッカーと、
前記パッカーからの前記複数のパケット信号をエンコード処理することによって複数のエンコードパケット信号を生成するエンコード部と、
前記エンコード部からの前記複数のエンコードパケット信号をパラレル−シリアル変換することによってシリアルパケット信号を生成するシリアライザーと、
を備え、
前記パッカーは、前記パケットのバイト数に応じたパルス幅のパルスを含む制御信号を生成し、
前記エンコード部は、前記パッカーからの前記制御信号における前記パルスが存在する期間に対応する前記パケット信号の部分を、他の部分と異なるエンコード処理を行う、
ことを特徴とする映像信号送信装置。
【請求項２】
前記エンコード部は、
前記パッカーからの前記複数のパケット信号をスクランブル処理することによって複数のスクランブルパケット信号を生成するスクランブラーと、
前記スクランブラーからの前記複数のスクランブルパケット信号をエンコード処理することによって前記複数のエンコードパケット信号を生成するエンコーダと、
を有し、
前記スクランブラーは、前記制御信号の前記パルスが存在する期間に対応する前記パケット信号の部分をスクランブル処理せず、
前記エンコーダは、前記制御信号の前記パルスが存在する期間に対応する前記スクランブルパケット信号の部分を、他の部分と異なるエンコード処理を行う、
ことを特徴とする請求項１に記載の映像信号送信装置。
【請求項３】
請求項１に記載のシリアルパケット信号を受ける映像信号受信装置であって、
前記シリアルパケット信号をシリアル−パラレル変換することによって複数のエンコードパケット信号を再生するデシリアライザーと、
前記デシリアライザーからの前記複数のエンコードパケット信号をデコード処理することによって複数のパケット信号を再生するデコード部と、
前記デコード部からの前記複数のパケット信号をアンパケット処理することによって映像信号と、シンク信号と、データイネーブル信号とを再生するアンパッカーと、
を備え、
前記デコード部は、前記複数のエンコードパケット信号の部分であって、他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む制御信号を再生し、
前記アンパッカーは、前記デコード部からの前記制御信号における前記パルスのパルス幅によってパケットのバイト数を判別し、当該パケットのバイト数に応じて前記複数のパケット信号をアンパケット処理する、
ことを特徴とする映像信号受信装置。
【請求項４】
請求項１に記載のシリアルパケット信号を受ける映像信号受信装置であって、
前記シリアルパケット信号をシリアル−パラレル変換することによって複数のエンコードパケット信号を再生するデシリアライザーと、
前記デシリアライザーからの前記複数のエンコードパケット信号をデコード処理することによって複数のパケット信号を再生するデコード部と、
前記デコード部からの前記複数のパケット信号をアンパケット処理することによって映像信号と、シンク信号と、データイネーブル信号とを再生するアンパッカーと、
を備え、
前記アンパッカーは、前記映像信号の階調ビット数に応じたパケットのバイト数の設定値を受けて、前記パケットのバイト数の設定値に応じて前記複数のパケット信号をアンパケット処理する、
ことを特徴とする映像信号受信装置。
【請求項５】
前記デコード部は、
前記デシリアライザーからの前記複数のエンコードパケット信号をデコード処理することによって複数のスクランブルパケット信号を再生するデコーダと、
前記デコーダからの前記複数のスクランブルパケット信号をデスクランブル処理することによって前記複数のパケット信号を再生するデスクランブラーと、
を有し、
前記デコーダは、前記複数のエンコードパケット信号における他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む前記制御信号を再生し、
前記デスクランブラーは、前記制御信号のパルスが存在する期間に対応する前記パケット信号の部分をデスクランブル処理しない、
ことを特徴とする請求項３又は４のいずれかに記載の映像信号送信装置。
【請求項６】
請求項１に記載の映像信号送信装置と、
請求項３又は４に記載の映像信号受信装置と、
を備えることを特徴とする映像信号伝送システム。
【請求項７】
請求項２に記載の映像信号送信装置と、
請求項５に記載の映像信号受信装置と、
を備えることを特徴とする映像信号伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号送信装置と、映像信号受信装置と、これらの映像信号送信装置及び映像信号受信装置を用いた映像信号伝送システムとに関するものである。
【背景技術】
【０００２】
ＬＣＤやＰＤＰパネルなどに映像信号を伝送する映像信号伝送システムが知られている。この種の映像信号伝送システムでは、映像信号送信装置と映像信号受信装置との間で、ＲＧＢごとの映像信号や、データイネーブル信号、シンク信号などの複数の信号が伝送される。
【０００３】
従来、映像信号送信装置と映像信号受信装置との間では、信号ごとに信号線をそれぞれ用いるのが一般的である。しかしながら、このような手法は、物理的な信号線の数が増えてしまうという問題がある。このような問題点に関し、特許文献１では、複数のデータやクロックを多重化して信号線の数を減らす、という構成が提案されている。
【特許文献１】特開２００５−１４２８７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、映像信号伝送システムでは、映像信号やシンク信号などをパケット化することがある。また、映像信号伝送システムでは、映像信号の階調ビット数に応じて１ピクセル毎のパケットのバイト数が異なることがある。しかしながら、特許文献１に記載の映像信号伝送システムでは、映像信号の１ピクセル毎のパケットのバイト数の変化、すなわち映像信号の階調ビット数の変化に対応できない、という問題があった。
【０００５】
そこで、本発明は、信号線の数を減らし、且つ、映像信号の階調ビット数の変化に対応可能な映像信号送信装置、映像信号受信装置及び映像信号伝送システムを提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の映像信号送信装置は、（ａ）映像信号と、シンク信号と、データイネーブル信号とを受けて、データイネーブル信号に基づいて、映像信号とシンク信号とを、映像信号の階調ビット数に応じたパケットのバイト数でパケット処理することによって複数のパケット信号を生成するパッカーと、（ｂ）パッカーからの複数のパケット信号をエンコード処理することによって複数のエンコードパケット信号を生成するエンコード部と、（ｃ）エンコード部からの複数のエンコードパケット信号をパラレル−シリアル変換することによってシリアルパケット信号を生成するシリアライザーとを備え、（ｄ）パッカーは、パケットのバイト数に応じたパルス幅のパルスを含む制御信号を生成し、（ｅ）エンコード部は、パッカーからの制御信号におけるパルスが存在する期間に対応するパケット信号の部分を、他の部分と異なるエンコード処理を行う。
【０００７】
この映像信号送信装置によれば、エンコード部によって、パッカーからの制御信号におけるパルスが存在する期間に対応するパケット信号の部分が、他の部分と異なるエンコード処理が行われるので、対向する映像信号受信装置では、デコードする際に制御信号を再生することができる。この制御信号はパルスを含み、このパルスのパルス幅はパケットのバイト数に応じているので、対向する映像信号受信装置では、再生した制御信号におけるパルスのパルス幅によってパケットのバイト数、すなわち映像信号の階調ビット数を判別することができる。その結果、映像信号の階調ビット数が変化し、映像信号送信装置において映像信号の１ピクセル毎のパケットのバイト数が異なっても、対向する映像信号受信装置では、映像信号を適切に再生することができる。
【０００８】
また、この映像信号送信装置によれば、シリアライザーによって、送信信号がパラレル−シリアル変換されるので、信号線の数を減らすことができる。
【０００９】
上記したエンコード部は、（ａ）パッカーからの複数のパケット信号をスクランブル処理することによって複数のスクランブルパケット信号を生成するスクランブラーと、（ｂ）スクランブラーからの複数のスクランブルパケット信号をエンコード処理することによって複数のエンコードパケット信号を生成するエンコーダとを有し、（ｃ）スクランブラーは、制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理せず、（ｄ）エンコーダは、制御信号のパルスが存在する期間に対応するスクランブルパケット信号の部分を、他の部分と異なるエンコード処理を行う。
【００１０】
映像信号送信装置では、信号をスクランブル処理することがある。この映像信号送信装置によれば、スクランブラーは、制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理しないので、対向する映像信号受信装置では、制御信号を適切に再生することができ、再生した制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【００１１】
本発明の映像信号受信装置は、上記したシリアルパケット信号を受ける映像信号受信装置であって、（ａ）シリアルパケット信号をシリアル−パラレル変換することによって複数のエンコードパケット信号を再生するデシリアライザーと、（ｂ）デシリアライザーからの複数のエンコードパケット信号をデコード処理することによって複数のパケット信号を再生するデコード部と、（ｃ）デコード部からの複数のパケット信号をアンパケット処理することによって映像信号と、シンク信号と、データイネーブル信号とを再生するアンパッカーとを備え、（ｄ）デコード部は、複数のエンコードパケット信号の部分であって、他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む制御信号を再生し、（ｅ）アンパッカーは、デコード部からの制御信号におけるパルスのパルス幅によってパケットのバイト数を判別し、当該パケットのバイト数に応じて複数のパケット信号をアンパケット処理する。
【００１２】
この映像信号受信装置によれば、デコード部によって、複数のエンコードパケット信号の部分であって、他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む制御信号が再生される。上記したように、この制御信号におけるパルスのパルス幅はパケットのバイト数に応じているので、アンパッカーでは、制御信号におけるパルスのパルス幅によってパケットのバイト数、すなわち映像信号の階調ビット数を判別することができ、このパケットのバイト数に応じて前記複数のパケット信号がアンパケット処理される。したがって、映像信号の階調ビット数が変化し、映像信号送信装置において映像信号の１ピクセル毎のパケットのバイト数が異なっても、映像信号受信装置では、映像信号を適切に再生することができる。
【００１３】
また、この映像信号受信装置によれば、デシリアライザーによって、受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【００１４】
本発明の別の映像信号受信装置は、上記したシリアルパケット信号を受ける映像信号受信装置であって、（ａ）シリアルパケット信号をシリアル−パラレル変換することによって複数のエンコードパケット信号を再生するデシリアライザーと、（ｂ）デシリアライザーからの複数のエンコードパケット信号をデコード処理することによって複数のパケット信号を再生するデコード部と、（ｃ）デコード部からの複数のパケット信号をアンパケット処理することによって映像信号と、シンク信号と、データイネーブル信号とを再生するアンパッカーとを備え、（ｄ）アンパッカーは、映像信号の階調ビット数に応じたパケットのバイト数の設定値を受けて、パケットのバイト数の設定値に応じて複数のパケット信号をアンパケット処理する。
【００１５】
この映像信号受信装置によれば、アンパッカーによって、映像信号の階調ビット数に応じたパケットのバイト数の設定値に応じて複数のパケット信号がアンパケット処理される。したがって、映像信号の階調ビット数が変化し、映像信号送信装置において映像信号の１ピクセル毎のパケットのバイト数が変化しても、映像信号受信装置では、パケットのバイト数の設定値を変更することによって映像信号を適切に再生することができる。
【００１６】
また、この映像信号受信装置によれば、デシリアライザーによって、受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【００１７】
上記したデコード部は、（ａ）デシリアライザーからの複数のエンコードパケット信号をデコード処理することによって複数のスクランブルパケット信号を再生するデコーダと、（ｂ）デコーダからの複数のスクランブルパケット信号をデスクランブル処理することによって複数のパケット信号を再生するデスクランブラーとを有し、（ｃ）デコーダは、複数のエンコードパケット信号における他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む制御信号を再生し、（ｄ）デスクランブラーは、制御信号のパルスが存在する期間に対応するパケット信号の部分をデスクランブル処理しない。
【００１８】
この映像信号受信装置によれば、デスクランブラーは、制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理しないので、制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【００１９】
本発明の映像信号伝送システムは、上記した映像信号送信装置と、上記した映像信号受信装置とを備える。
【００２０】
この映像信号伝送システムによれば、上記したように、映像信号の階調ビット数が変化しても、映像信号送信装置では、映像信号の１ピクセル毎のパケットのバイト数を異ならせ、映像信号受信装置では、映像信号の１ピクセル毎のパケットのバイト数を判別して、映像信号を適切に再生することができるので、映像信号を適切に送受信することができる。
【００２１】
また、この映像信号伝送システムによれば、上記したように、映像信号送信装置ではシリアライザーによって送信信号がパラレル−シリアル変換され、映像信号受信装置ではデシリアライザーによって受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【００２２】
また、この映像信号伝送システムによれば、信号をスクランブル処理しても、制御信号を適切に再生することができ、再生した制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【発明の効果】
【００２３】
本発明によれば、信号線の数を減らし、且つ、映像信号の階調ビット数の変化に対応可能な映像信号送信装置、映像信号受信装置及び映像信号伝送システムを提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
【００２５】
図１は、本発明の実施形態に係る映像信号伝送システムの構成を示す回路ブロック図である。図１に示す映像信号伝送システム１は、映像信号送信装置（Transmitter）１０と映像信号受信装置（Receiver）２０とを備えている。
【００２６】
映像信号送信装置１０は、ＲＧＢ毎の映像信号（R/G/B_In）と、シンク信号（SYNC_In）と、データイネーブル信号（DE_In）と、ピクセルクロック（Pixcel Clock_In）とを受けて、パケット処理した後に、パラレル−シリアル変換したシリアルパケット信号（Serial Data）を送信する。映像信号送信装置１０の詳細は後述する。
【００２７】
映像信号受信装置２０は、映像信号送信装置１０からシリアルパケット信号を受信して、シリアル−パラレル変換した後に、アンパケット処理し、ＲＧＢ毎の映像信号（R/G/B_Out）と、シンク信号（SYNC_Out）と、データイネーブル信号（DE_Out）と、ピクセルクロック（Pixcel Clock_Out）とを再生する。映像信号受信装置２０の詳細は後述する。
【００２８】
次に、映像信号送信装置１０について詳細に説明する。図２は、本発明の実施形態に係る映像信号送信装置の構成を示す回路ブロック図であり、図３は、図２に示す映像信号送信装置における各部信号を示すタイミングチャートである。図２に示す映像信号送信装置（Transmitter）１０は、パッカー（Packer）１１と、スクランブラー（Scrambler）１２と、エンコーダ（Encoder）１３と、シリアライザー（Serializer）１４とを備えている。なお、スクランブラー１２とエンコーダ１３とがエンコード部１５を構成している。
【００２９】
パッカー１１は、ＲＧＢ毎の映像信号（R/G/B_In）と、シンク信号（SYNC_In）と、データイネーブル信号（DE_In）と、ピクセルクロック（Pixcel Clock_In）と、パケットのバイト数Ｎの設定値とを受ける（図３（ａ）〜（ｄ））。ここで、パケットのバイト数Ｎの設定値は、映像信号の階調ビット数に関連付けされて予め設定された値である。
【００３０】
パッカー１１は、データイネーブル信号に基づいて制御信号（D/K）を生成すると共に（図３（ｆ））、パケットのバイト数Ｎの設定値に応じて、ピクセルクロックをＮ逓倍したバイトクロック（Byte Clock）を生成する（図３（ｇ））。ここで、制御信号とは、パケットのバイト数Nに応じたパルス幅のパルスKを含む信号であり、詳細は後述する。
【００３１】
また、パッカー１１は、バイトクロックに基づいて、映像信号とシンク信号とをパケット処理し、８ビット（すなわち、８パラレル）のパケット信号（Packet）を生成する（図３（ｈ））。上記したように、バイトクロックは、ピクセルクロックをＮ逓倍したものであり、この値Nはパケットのバイト数であるので、パッカー１１は、映像信号の階調ビット数に応じたパケットのバイト数Ｎで、映像信号とシンク信号とをパケット処理することとなる。なお、パッカー１１の詳細は後述する。パッカー１１は、これらの８ビットのパケット信号と、制御信号と、バイトクロックとをスクランブラー１２へ出力する。
【００３２】
スクランブラー１２は、乱数発生器を有しており、この乱数発生器からの乱数を用いて、バイトクロックに基づいて、８ビットのパケット信号をスクランブル処理し、８ビットのスクランブルパケット信号（Scrambled Packet）を生成する（図３（ｉ））。このとき、スクランブラー１２は、制御信号のパルスＫが存在する期間に対応するパケット信号の部分Ａをスクランブル処理しない。スクランブラー１２は、８ビットのスクランブルパケット信号と制御信号とをエンコーダ１３へ出力する。
【００３３】
エンコーダ１３は、バイトクロックに基づいて、スクランブルパケット信号をエンコード処理し、エンコードパケット信号（Encoded Packet）を生成する（図３（ｊ））。このとき、エンコーダ１３は、制御信号のパルスＤが存在する期間に対応するスクランブルパケット信号の部分を、Ｄのマッピングに従ってエンコード処理し、制御信号のパルスＫが存在する期間に対応するスクランブルパケット信号の部分Ａを、Ｄのマッピングと異なるＫのマッピングに従ってエンコード処理を行う。例えば、エンコーダ１３は、８ｂ１０ｂエンコーダであり、８ビットのスクランブルパケット信号から１０ビットのエンコードパケット信号を生成する。エンコーダ１３は、これらのエンコードパケット信号をシリアライザー１４へ出力する。
【００３４】
シリアライザー１４は、バイトクロックを１０逓倍したクロックを生成する。シリアライザー１４は、このクロックに基づいて、１０ビットのエンコードパケット信号をパラレル−シリアル変換し、１ビットのシリアルパケット信号（Serial Data）を生成する（図３（ｋ））。
【００３５】
次に、パッカー１１について詳細に説明する。図４は、本発明の実施形態に係るパッカーの構成を示す回路ブロック図であり、図５は、図４に示すパッカーにおける各部信号を示すタイミングチャートである。図４に示すパッカー１１は、ＦＦ３１，３２と、パターンセレクタ（Pattern Selector）３３と、セレクタ３４と、ＦＦ３５，３６と、エンコーダ（ENC0〜ENC3）３７，３８，３９，４０と、セレクタ４１と、ＭＵＸ４２とを有している。
【００３６】
ＦＦ３１，３２は、直列に接続されており、それぞれ入力される信号を遅延させる。ＦＦ３１は、データイネーブル信号（DE_In）を受けて、例えばピクセルクロックの１周期分だけ遅延させてＦＦ３２へ出力する。同様に、ＦＦ３２は、ＦＦ３１からの出力信号を、例えばピクセルクロックの１周期分だけ遅延させる。ＦＦ３１，３２によってそれぞれピクセルクロックの１周期分及び２周期分だけ遅延されたデータイネーブル信号と、データイネーブル信号そのものは、パターンセレクタ３３に入力される。
【００３７】
パターンセレクタ３３は、データイネーブル信号と、ピクセルクロックの１周期分遅延したデータイネーブル信号と、ピクセルクロックの２周期分遅延したデータイネーブル信号とを用いて、データイネーブル信号の立上り遷移のタイミング及び立下り遷移のタイミングを検出し、パターンセレクト信号（Pattern Select）を生成する（図５（ｅ））。
【００３８】
例えば、パターンセレクタ３３は、データイネーブル信号の立上り遷移のタイミング及び立下り遷移のタイミングを検出し、この立上り遷移のタイミングから立下り遷移のタイミングまでにアクティブを示すパターンセレクト信号を生成し、立下り遷移のタイミングから立上り遷移のタイミングまでにブランクを示すパターンセレクト信号を生成する。詳説すれば、パターンセレクタ３３は、立下り遷移のタイミングから１ピクセル分だけブランクスタート（ＢＳ）を示し、立上り遷移のタイミングより１ピクセル分だけ前にブランクエンド（ＢＥ）を示し、ブランクスタートとブランクエンドとの間にブランクを示すパターンセレクト信号を生成する。パターンセレクタ３３は、このパターンセレクト信号をセレクタ３４，４１に供給する。
【００３９】
セレクタ３４は、二つのＤ信号（例えば、ＬＯＷレベルの信号）と二つのＫ信号（例えば、ＨＩＧＨレベルの信号）とを受ける。セレクタ３４は、パターンセレクト信号に基づいて、制御信号（D/K）を生成する（図５（ｆ））。例えば、セレクタ３４は、パターンセレクト信号がアクティブ又はブランクを示している期間には、D信号を選択し、パターンセレクト信号がブランクスタート又はブランクエンドを示している期間には、Ｋ信号を選択する。ここで、ピクセルクロックの１ピクセルがパケットのバイト数N、すなわち映像信号の階調ビット数に相当するので、セレクタ３４は、パルスDとパルスKとを含む制御信号を生成することとなる。セレクタ３４は、この制御信号をＭＵＸ４２へ出力する。
【００４０】
一方、ＦＦ３５，３６は、それぞれ、例えばピクセルクロックに基づいて、映像信号（R/G/B_In）とシンク信号（SYNC_In）とのタイミングを合わせ、エンコーダ３７〜４０へ出力する。
【００４１】
エンコーダ３７は、ＦＦ３５によってタイミング合わせされた映像信号をエンコード処理し、セレクタ４１へ出力する。同様に、エンコーダ３８〜４０は、それぞれ、ＦＦ３６によってタイミング合わせされたシンク信号をエンコード処理し、セレクタ４１へ出力する。
【００４２】
セレクタ４１は、パターンセレクト信号に基づいて、エンコーダ３７〜４０の出力信号を合成した８×Ｎビットの合成信号を生成する。例えば、セレクタ４１は、パターンセレクト信号がアクティブを示している期間には、エンコーダ３７によってエンコードされた映像信号を選択出力し、ブランクスタートを示している期間には、エンコーダ３８によってエンコードされたシンク信号（Blank start）を選択出力する。また、セレクタ４１は、パターンセレクト信号がブランクを示している期間には、エンコーダ３９によってエンコードされたシンク信号（Blank）を選択出力し、ブランクエンドを示している期間には、エンコーダ４０によってエンコードされたシンク信号（Blank end）を選択出力する。セレクタ４１は、このようにして生成された８×Nビットの合成信号をＭＵＸ４２へ出力する。
【００４３】
ＭＵＸ４２には、ピクセルクロックが入力されると共に、パケットのバイト数Ｎの設定値が予め入力される。ＭＵＸ４２は、この設定値に応じて、ピクセルクロック信号をＮ逓倍したバイトクロックを生成する（図５（ｇ））。ＭＵＸ４２は、このバイトクロックを用いて、セレクタ４１からの信号をN多重化し、８バイトのパケット信号を生成する（図５（ｈ））。また、ＭＵＸ４２は、セレクタ３４からの制御信号とバイトクロックとを出力する。
【００４４】
このように、本実施形態の映像信号送信装置１０によれば、エンコード部１５（本実施形態ではエンコーダ１３）によって、パッカー１１からの制御信号におけるパルスが存在する期間に対応するパケット信号（本実施形態ではスクランブル処理後のスクランブルパケット信号）の部分が、他の部分と異なるエンコード処理が行われるので、対向する映像信号受信装置２０では、デコードする際に制御信号を再生することができる。この制御信号はパルスを含み、このパルスのパルス幅はパケットのバイト数に応じているので、対向する映像信号受信装置２０では、再生した制御信号におけるパルスのパルス幅によってパケットのバイト数、すなわち映像信号の階調ビット数を判別することができる。その結果、映像信号の階調ビット数が変化し、映像信号送信装置１０においてパケットのバイト数が異なっても、対向する映像信号受信装置２０では、映像信号を適切に再生することができる。
【００４５】
特に、将来、映像信号の階調ビット数が増加することが予想されるが、この映像信号送信装置１０によれば、映像信号の階調ビット数の増加に対応することができる。
【００４６】
また、この映像信号送信装置１０によれば、シリアライザー１４によって、送信信号がパラレル−シリアル変換されるので、信号線の数を減らすことができる。
【００４７】
また、この映像信号送信装置１０によれば、信号をスクランブル処理しても、スクランブラー１２が制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理しないので、対向する映像信号受信装置２０では、制御信号を適切に再生することができ、再生した制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【００４８】
次に、映像信号受信装置２０について詳細に説明する。図６は、本発明の実施形態に係る映像信号受信装置の構成を示す回路ブロック図であり、図７は、図６に示す映像信号受信装置における各部信号を示すタイミングチャートである。図６に示す映像信号受信装置２０は、デシリアライザー（De-serializer）２１と、デコーダ（Decoder）２２と、デスクランブラー（De-scrambler）２３と、アンパッカー（Un-packer）２４とを備えている。なお、デコーダ２２とデスクランブラー２３とがデコード部２５を構成している。
【００４９】
デシリアライザー２１は、映像信号送信装置１０からのシリアルパケット信号（Serial Data）を受ける（図７（ａ））。デシリアライザー２１は、例えばＣＤＲを有しており、シリアルパケット信号からバイトクロックを１０逓倍したクロックを再生する。デシリアライザー２１は、このクロックに基づいて、１ビットのシリアルパケット信号をシリアル−パラレル変換し、１０ビットのエンコードパケット信号（Encoded Packet）を再生する（図７（ｂ））。デシリアライザー２１は、エンコードパケット信号をデコーダ２２へ出力する。また、デシリアライザー２１は、このクロックを１０分周したバイトクロック（Byte Clock）を再生する（図７（ｃ））。
【００５０】
デコーダ２２は、バイトクロックに基づいて、エンコードパケット信号をデコード処理し、スクランブルパケット信号（Scrambled Packet）を再生する（図７（ｄ））。このとき、デコーダ２２は、エンコードパケット信号がＤのマッピングに対応している場合にはDのマッピングに基づいてデコード処理を行いし、Ｋのマッピングに対応している場合にはKのマッピングに基づいてデコード処理を行う。デコーダ２２は、例えば１０ｂ８ｂデコーダであり、１０ビットのエンコードパケット信号から８ビットにスクランブルパケット信号を生成する。また、デコーダ２２は、エンコードパケット信号がＤのマッピングに対応している場合にはパルスＤを出力し、Ｋのマッピングに対応している場合にはパルスＫを出力することによって、制御信号を再生する（図７（ｅ））。デコーダ２２は、８ビットのスクランブルパケット信号と制御信号とをデスクランブラー２３へ出力する。
【００５１】
デスクランブラー２３は、スクランブラー１２における乱数発生器に対応した乱数発生器を有している。この乱数発生器は、スクランブルパケット信号中に含まれる情報に基づいてリセットし、スクランブラー１２における乱数発生器に同期した乱数を生成する。デスクランブラー２３は、この乱数発生器からの乱数を用いて、バイトクロックに基づいて８ビットのスクランブルパケット信号をデスクランブル処理し、８ビットのパケット信号を再生する（図７（ｆ））。このとき、デスクランブラー２３は、制御信号のパルスＫが存在する期間に対応するスクランブルパケット信号の部分Ａはデスクランブル処理しない。デスクランブラー２３は、８ビットのパケット信号と制御信号とをアンパッカー２４へ出力する。
【００５２】
アンパッカー２４は、制御信号からパケットのバイト数Nを判別する。アンパッカー２４は、このパケットのバイト数Nに応じてバイトクロックをN分周してピクセルクロック（Pixcel Clock_Out）を再生する（図７（ｇ））。アンパッカー２４は、このピクセルクロックに基づいて、８バイトのパケット信号をアンパケット処理し、ＲＧＢ毎の映像信号（R/G/B_Out）と、シンク信号（SYNC_Out）と、データイネーブル信号（DE_Out）とを再生する（図７（ｈ）〜（ｊ））。
【００５３】
次に、アンパッカー２４について説明する。図８は、本発明の実施形態に係るアンパッカーの構成を示す回路ブロック図であり、図９は、図８に示すアンパッカーにおける各部信号を示すタイミングチャートである。図８に示すアンパッカー２４は、パケットサイズディテクタ（Packet Size Detector）５１と、ＤＥＭＵＸ５２と、パターンデコーダ（Pattern Decoder）５３と、ピクセルデコーダ（Pixel Decoder）５４と、シンクデコーダ（Sync Decoder）５５とを有している。
【００５４】
パケットサイズディテクタ５１は、例えばバイトクロックを用いて、制御信号（D/K）のパスルＫのパスル幅をカウントし、パケットのバイト数Ｎを判別する。パケットサイズディテクタ５１は、判別したパケットのバイト数Ｎをパケットサイズ信号（Packet Size）としてＤＥＭＵＸ５２へ出力する（図９（ｋ））。
【００５５】
ＤＥＭＵＸ５２には、パケット信号（Packet）と、バイトクロック（Byte Clock）と、制御信号とが入力される。ＤＥＭＵＸ５２は、パケットサイズ信号に応じてバイトクロックをN分周し、ピクセルクロック（Pixel Clock_Out）を再生する。ＤＥＭＵＸ５２は、このピクセルクロックを用いて、パケット信号をN分割し、８×Nビットのデマックスパケット信号（DEMUXed Packet）を再生すると共に（図９（ｌ））、Nビットの分割信号を再生する。ＤＥＭＵＸ５２は、８×Nビットのデマックスパケット信号及びNビットの分割信号をパターンデコーダ５３へ出力する。また、ＤＥＭＵＸ５２は、８×Nビットのデマックスパケット信号をピクセルデコーダ５４及びシンクデコーダ５５へ出力する。
【００５６】
パターンデコーダ５３は、８×Nビットのデマックスパケット信号とNビットの分割信号とをデコードし、パターンセレクト信号（Pattern Select）を生成する（図９（ｍ））。例えば、パターンデコーダ５３は、入力がKパターンで構成される場合に、そのパターンに応じてブランクスタート（BS）かブランクエンド（BE）を出力する。入力がDパターンの場合は、ブランクがスタートしていればブランク（BP）を、終了していればアクティブ（ACTIVE）をパターンセレクト信号としてピクセルデコーダ５４及びシンクデコーダ５５へ出力する。
【００５７】
ピクセルデコーダ５４は、８×Nビットのデマックスパケット信号をデコードし、ＲＧＢ毎の映像信号（R/G/B_Out）を再生する。そして、ピクセルデコーダ５４は、パターンセレクト信号に基づいて、この映像信号を出力する。例えば、ピクセルデコーダ５４は、パターンセレクト信号がアクティブを示すときに、映像信号を出力する。
【００５８】
シンクデコーダ５５は、８×Nビットのデマックスパケット信号をデコードし、シンク信号（SYNC_Out）を再生する。そして、シンクデコーダ５５は、パターンセレクト信号に基づいて、このシンク信号を出力する。例えば、シンクデコーダ５５は、パターンセレクト信号がブランクスタート、ブランク、及びブランクエンドを示すときに、シンク信号を出力する。
【００５９】
このように、本実施形態の映像信号受信装置２０によれば、デコード部２５（本実施形態ではデコーダ２２）によって、複数のエンコードパケット信号の部分であって、他の部分と異なるエンコード処理が行われた部分に応じたパルス幅のパルスを含む制御信号が再生される。上記したように、この制御信号におけるパルスのパルス幅はパケットのバイト数に応じているので、アンパッカー２４では、制御信号におけるパルスのパルス幅によってパケットのバイト数、すなわち映像信号の階調ビット数を判別することができ、このパケットのバイト数に応じて前記複数のパケット信号がアンパケット処理される。したがって、映像信号の階調ビット数が変化し、映像信号送信装置１０において映像信号の１ピクセル毎のパケットのバイト数が異なっても、映像信号受信装置２０では、映像信号を適切に再生することができる。
【００６０】
特に、将来、映像信号の階調ビット数が増加することが予想されるが、この映像信号受信装置２０によれば、映像信号の階調ビット数の増加に対応することができる。
【００６１】
また、本実施形態の映像信号受信装置２０によれば、デシリアライザー２１によって、受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【００６２】
また、本実施形態の映像信号受信装置２０によれば、信号をスクランブル処理しても、デスクランブラー２３が制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理しないので、制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【００６３】
また、本実施形態の映像信号伝送システム１によれば、上記したように、映像信号の階調ビット数が変化しても、映像信号送信装置１０では、映像信号の１ピクセル毎のパケットのバイト数を異ならせ、映像信号受信装置２０では、映像信号の１ピクセル毎のパケットのバイト数を判別して、映像信号を適切に再生することができるので、映像信号を適切に送受信することができる。
【００６４】
特に、将来、映像信号の階調ビット数が増加することが予想されるが、この映像信号伝送システム１によれば、映像信号の階調ビット数の増加に対応することができる。
【００６５】
また、この映像信号伝送システム１によれば、上記したように、映像信号送信装置１０ではシリアライザー１４によって送信信号がパラレル−シリアル変換され、映像信号受信装置２０ではデシリアライザー２１によって受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【００６６】
また、この映像信号伝送システム１によれば、信号をスクランブル処理しても、制御信号を適切に再生することができ、再生した制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【００６７】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【００６８】
本実施形態の映像信号送信装置１０では、制御信号において、パルスＫを、パターンセレクト信号のブランクスタートが存在する期間に対応する部分及びブランクエンドが存在する期間に対応する部分の２箇所に挿入したが、パルスＫは、パターンセレクト信号のブランクスタートが存在する期間に対応する部分及びブランクエンドが存在する期間に対応する部分のうちの何れか一方のみに挿入されてもよい。また、パターンセレクト信号のアクティブが存在する期間やブランクが存在する期間に、パルスＫが存在してもよい。
【００６９】
また、本実施形態の映像信号受信装置２０では、アンパッカー２４において、再生された制御信号からパケットのバイト数を判別したが、映像信号送信装置１０において用いられるパケットのバイト数の設定値を外部から入力する形態であってもよい。この変形例に係る映像信号受信装置は、映像信号受信装置２０においてアンパッカー２４に代えてアンパッカー２４Ａを備えている点で本実施形態と異なっている。
【００７０】
図１０は、本発明の変形例に係るアンパッカー２４Ａの構成を示す回路ブロック図であり、図１１は、図１０に示すアンパッカー２４Ａにおける各部信号を示すタイミングチャートである。アンパッカー２４Ａは、アンパッカー２４において、パケットサイズディテクタ４１を備えておらず、ＤＥＭＵＸ４２に入力されるパケットサイズ信号が外部より入力されている点で異なっている（図１１（ｋ２））。
【００７１】
このアンパッカー２４Ａを用いた変形例の映像信号受信装置でも、本実施形態の映像信号受信装置２０と同様の利点を得ることができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施形態に係る映像信号伝送システムの構成を示す回路ブロック図である。
【図２】本発明の実施形態に係る映像信号送信装置の構成を示す回路ブロック図である。
【図３】図２に示す映像信号送信装置における各部信号を示すタイミングチャートである。
【図４】本発明の実施形態に係るパッカーの構成を示す回路ブロック図である。
【図５】図４に示すパッカーにおける各部信号を示すタイミングチャートである。
【図６】本発明の実施形態に係る映像信号受信装置の構成を示す回路ブロック図である。
【図７】図６に示す映像信号受信装置における各部信号を示すタイミングチャートである。
【図８】本発明の実施形態に係るアンパッカーの構成を示す回路ブロック図である。
【図９】図８に示すアンパッカーにおける各部信号を示すタイミングチャートである。
【図１０】本発明の変形例に係るアンパッカーの構成を示す回路ブロック図である。
【図１１】図１０に示すアンパッカーにおける各部信号を示すタイミングチャートである。
【符号の説明】
【００７３】
１…映像信号伝送システム、１０…映像信号送信装置、１１…パッカー、１２…スクランブラー、１３…エンコーダ、１４…シリアライザー、１５…エンコード部、２０…映像信号受信装置、２１…デシリアライザー、２２…デコーダ、２３…デスクランブラー、２４，２４Ａ…アンパッカー、２５…デコード部、３１，３２，３５，３６…ＦＦ、３３…パターンセレクタ、３４，４１…セレクタ、３７〜４０…エンコーダ、４２…ＭＵＸ、５１…パケットサイズディテクタ、５２…ＤＥＭＵＸ、５３…パターンデコーダ、５４…ピクセルデコーダ、５５…シンクデコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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