(57)【特許請求の範囲】
【請求項１】
互いに反対側に位置する第１主面及び第２主面を有する半導体チップを備え、
前記半導体チップは、
前記第２主面を持ち第１不純物濃度で第１導電型の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１主面を持ち前記第１不純物濃度よりも低い第２不純物濃度で前記第１導電型の第２半導体領域と、
前記第２半導体領域の前記第１主面から前記第２主面に向かって選択的に形成され、前記第２不純物濃度よりも高い第３不純物濃度を有する第２導電型の第３半導体領域と、
前記第３半導体領域の前記第１主面から前記第２主面に向かって第３半導体領域を貫通して前記第２半導体領域と隣接するよう選択的に形成され、前記第２不純物濃度および前記第３不純物濃度よりも高い第４不純物濃度を有する第１導電型の第４半導体領域と、
前記第３半導体領域の前記第１主面から前記第２主面に向かって前記第３半導体領域と前記第４半導体領域とに隣接するよう選択的に形成され、前記第３不純物濃度より高く前記第４不純物濃度と同等もしくは高い第５不純物濃度を有する前記第１導電型の第５半導体領域と、
前記第１主面において前記第５半導体領域にオーミック接続された状態で形成された第１電極と、
前記第２主面において前記第１半導体領域にオーミック接続された状態で形成された第２電極とを有することを特徴とする半導体バルク抵抗素子。
【請求項２】
請求項１記載の半導体バルク抵抗素子において、
前記第３半導体領域と前記第２半導体領域からなる第１接合面と第１主面との距離が、前記第４半導体領域と前記第２半導体領域からなる第２接合面と第１主面との距離より短いことを特徴とする半導体バルク抵抗素子。
【請求項３】
請求項２に記載の半導体バルク抵抗素子において、
前記第１主面上の前記第２半導体領域と前記第５半導体領域の間に、前記第３半導体領域が存在することを特徴とする半導体バルク抵抗素子。
【請求項４】
互いに反対側に位置する第１主面及び第２主面を有する半導体チップを備え、
前記半導体チップは、
前記第２主面を持ち第１不純物濃度で第１導電型の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１主面を持ち前記第１不純物濃度よりも低い第２不純物濃度で前記第１導電型の第２半導体領域と、
前記第２半導体領域の前記第１主面から前記第２主面に向かって選択的に形成され、前記第２不純物濃度よりも高い第３不純物濃度を有する第２導電型の第３半導体領域と、
前記第３半導体領域の前記第１主面に設けられた凹部と、
前記凹部の内面を含み前記第３半導体領域の前記第１主面から前記第２主面に向かって前記第３半導体領域と前記第２半導体領域とに接するように選択的に形成され、前記第３不純物濃度および第２不純物濃度より高い前記第１導電型の第６不純物濃度を有する第６半導体領域と、
前記第１主面において前記第６半導体領域にオーミック接続された状態で形成された第１電極と、
前記第２主面において前記第１半導体領域にオーミック接続された状態で形成された第２電極とを有することを特徴とする半導体バルク抵抗素子。
【請求項５】
請求項４記載の半導体バルク抵抗素子において、
前記第３半導体領域と前記第２半導体領域からなる第１接合面と第１主面との距離が、前記第６半導体領域と前記第２半導体領域からなる第２接合面と第１主面との距離より短いことを特徴とする半導体バルク抵抗素子。
【請求項６】
請求項４に記載の半導体バルク抵抗素子において、
前記第１主面上の前記第２半導体領域と前記第６半導体領域の間に、前記第３半導体領域が存在することを特徴とする半導体バルク抵抗素子。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体バルク抵抗素子において、
第１電極は第１主面からみて前記半導体チップの中央部に位置していることを特徴とする半導体バルク抵抗素子。
【請求項８】
互いに反対側に位置する第１主面及び第２主面を有する半導体チップを備え、
前記半導体チップは、
前記第２主面を持ち第１不純物濃度で第１導電型の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１主面を持ち前記第１不純物濃度よりも低い第２不純物濃度で前記第１導電型の第２半導体領域と、
前記第２半導体領域の前記第１主面から前記第２主面に向かって選択的にかつ環状に形成された前記第２不純物濃度よりも高い第３不純物濃度を有する第２導電型の第３半導体領域と、
前記第３半導体領域の前記第１主面から前記第２主面に向かって前記第３半導体領域と前記第２半導体領域とに隣接するように選択的に形成され、前記第２不純物濃度および前記第３不純物濃度よりも高い第５不純物濃度を有する前記第１導電型の第５半導体領域と、
前記第１主面において前記第５半導体領域にオーミック接続された状態で形成された第１電極と、
前記第２主面において前記第１半導体領域にオーミック接続された状態で形成された第２電極とを有することを特徴とする半導体バルク抵抗素子。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体バルク抵抗素子と、
キャパシタ、インダクタ、およびダイオードの群から選ばれる一つ以上の受動部品と、
を、有することを特徴とするモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体のバルクを利用した抵抗素子および半導体バルク抵抗素子を有するモジュールに適用することにより特に有効となる技術に関するもので、例えば半導体バルク抵抗素子を有するダイオードモジュールに適用することにより有効となる技術に関する。
【背景技術】
【０００２】
半導体のバルクを利用した抵抗体として、ダイオード、バイポーラトランジスタ、ＭＯＳトランジスタ、サイリスタ等の能動素子と並列に形成された抵抗が知られている。例えば、特開平６−３４２８７８号公報（特許文献１）記載の半導体装置では、ウェハプロセス段階での拡散抵抗の測定値がスクライビング後の測定値に近くなるように、裏面電極が形成されたｎ型半導体基板の表面側にチップ分割端に沿って周回する平面閉ループ状のｐ型不純物導入領域が形成され、その中央部には非導入領域があり、これらのｐ型不純物導入領域とその中央部の不純物非導入領域の表面に表面電極（第１主面電極）を導電接触させ、裏面のｎ型半導体基板に裏面電極を形成する構成となっている。不純物導入領域が平面閉ループ状であり、そのループ内に囲まれた半導体基板の中央部の表面が縦型拡散抵抗領域の一方の電極接触領域となっているので、縦型拡散抵抗領域がチップ分割端に偏って形成されず、基板厚み方向に対して左右対称形でチップ分割端までは到達しないとみなせる縦型拡散抵抗領域が形成されるとされている。
【０００３】
また、特開昭５６−９４６５３号公報（特許文献２）記載の抵抗装置では、難導電性の薄膜を導電体間の接触部に介在させることにより、占有面積のほとんどない抵抗装置を提供できるとされている。
【特許文献１】特開平６−３４２８７８号公報
【特許文献２】特開昭５６−９４６５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来技術の前者では、電極と半導体との接触抵抗の低減や平面閉ループ状の不純物導入領域のピンチ効果による抵抗値の変化に対する配慮がなされていないため、２つの電極間に電圧を印加したときの抵抗値は、電圧値の変化や電極の極性の変化によって抵抗値が変化してしまう問題がある。
【０００５】
本発明者らが検討したところによれば、上記従来技術では、例えば、前記表面電極直下で、平面閉ループ状のｐ型半導体領域に挟まれたｎ型半導体領域は、電圧降下が発生する領域となるのでｐ型半導体領域とｎ型半導体領域からなるｐｎ接合から延びる空乏層がｎ型半導体領域の中性領域である電流通路を狭めることとなる（ピンチ効果）ため、電流値が増大すると、抵抗値が高くなる現象が発生する可能性がある。
【０００６】
また、後者では、抵抗値を決定する各要素の制御に対する配慮がなされていないため、所望の抵抗値を制御性よく容易に得ることができないという問題がある。
【０００７】
そこで、本発明の目的は、所望の抵抗値を制御性よく容易に得られ、電圧と電流のリニアリティを改善することのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
すなわち、本発明は、一の主面（第１主面）を持ち、バルク抵抗として作用する半導体抵抗層（第２半導体領域）の前記第１主面に前記半導体抵抗層と反対導電型のガードリング層（第３半導体領域）を形成させ、このガードリング層を貫通して前記半導体抵抗層と同導電型で、前記半導体抵抗層および前記ガードリング層よりも高不純物濃度のコンタクト層（第４半導体領域）を形成させ、このコンタクト層の上部および前記半導体抵抗層の下部に電極とオーミック接続する前記半導体抵抗層と同導電型で、前記コンタクト層と同等以上の高不純物濃度の半導体領域（第５半導体領域および第１半導体領域）をそれぞれ隣接させることを特徴とする。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
すなわち、本発明によれば、半導体バルク抵抗素子を構成する高不純物濃度のコンタクト層を、ガードリング層を貫通して半導体抵抗層と隣接させることにより、電圧印加に伴うピンチ効果による抵抗値の変化を抑制することができる。
【００１３】
また、本発明によれば、電流通路となる領域が一定となるため、高精度で安定した抵抗値を有する抵抗素子を容易に制御性よく得ることができるという効果がある。
【００１４】
また、本発明によれば、半導体抵抗層を電極とオーミック接触する高不純物濃度半導体領域に接続させることにより、電極と半導体領域との接触抵抗を低減させることができる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１である半導体バルク抵抗素子が備える半導体チップ１００であり、（ａ）は上面からみた一部破断平面図、（ｂ）は（ａ）に示した半導体チップ１００のＡ―Ａ’線での断面図である。
【００１７】
図１において、互いに反対側に位置する第１主面及び第２主面を有する半導体チップ１００は、第２主面を持ち高濃度（第１不純物濃度）でｎ型（第１導電型）のｎ＋＋型半導体領域１（第１半導体領域）とｎ＋＋型半導体領域１上にエピタキシャル法によって形成され、第１主面を持ちｎ＋＋型半導体領域１よりも低い第２不純物濃度でｎ型のｎ型半導体領域２（第２半導体領域）と、ｎ型半導体領域２の第１主面から第２主面に向かって選択的に形成され、ｎ型半導体領域２よりも高い第３不純物濃度でｐ型（第２導電型）のｐ＋型半導体領域３（第３半導体領域）と、ｐ＋型半導体領域３の第１主面から第２主面に向かってｐ＋型半導体領域３を貫通して、ｎ型半導体領域２に隣接するよう選択的に形成され、ｎ型半導体領域２およびｐ＋型半導体領域３よりも高い第３不純物濃度でｎ型のｎ＋＋型半導体領域４（第４半導体領域）と、ｐ＋型半導体領域３の第１主面から第２主面に向かって選択的に形成され、ｐ＋型半導体領域３よりも高くｎ＋＋型半導体領域４と同等もしくは、より高い第５不純物濃度でｎ型のｎ＋＋型半導体領域５（第５半導体領域）を有する。
【００１８】
なお、半導体チップ１００は、第１主面上の全ての所で、ｎ型半導体領域２とｎ＋＋型半導体領域５の間にｐ＋型半導体領域３が存在するように形成されている。
【００１９】
また、半導体チップ１００は、第２主面においてｎ＋＋型半導体領域１にオーミック接続された状態で形成された第２電極６と、第１主面においてｎ＋＋型半導体領域５にオーミック接続された状態で形成された第１電極７とを有する。
【００２０】
また、半導体チップ１００は熱酸化ＳｉＯ2膜やリンガラス等で形成された第１パッシベーション膜８と、この第１パッシベーション膜８と第１電極７上に形成されたプラズマＣＶＤ法で形成される窒化珪素（Ｐ−ＳｉＮ）などの第２パッシベーション膜９を有しており、第１電極７の一部が、半導体チップ１００の中央部で露出している。
【００２１】
次に、本実施の形態１による半導体チップ１００を備えた半導体バルク抵抗素子の特徴について、図２を参照して説明する。図２は本実施の形態による半導体チップ１００を備えた半導体バルク抵抗素子におけるキャリアである電子の流れを示す図である。
【００２２】
第１電極７が負、第２電極６が正となる電圧が印加されると、電子は図２で符号２０に示した矢印の向きに流れると近似できる。この場合、電子はｎ＋＋型半導体領域５、ｎ＋＋型半導体領域４、ｎ型半導体領域２、ｎ＋＋型半導体領域１の経路で流れる。この電流経路で抵抗体として動作するのはｎ型半導体領域２であり、他のｎ＋＋型半導体領域５、ｎ＋＋型半導体領域４、ｎ＋＋型半導体領域１は低抵抗であるため抵抗体として動作しない。すなわち、これらの高不純物濃度領域においては、電圧降下がほとんどなく各不純物濃度領域内における電位は等しいとみなすことができ、抵抗体として動作する領域であるｎ型半導体領域２で電圧降下が発生する。
【００２３】
従って、本実施の形態１による半導体チップ１００を備えた半導体バルク抵抗素子では、上記のような構造を採用したので、ｐ＋型半導体領域３に挟まれた箇所は、電圧降下が発生しない領域となり、電圧印加に伴うピンチ効果による抵抗値の変化を抑制することができる。
【００２４】
ところで、導体の抵抗値は電流の進行方向の距離に比例し、断面積に反比例するが、半導体の抵抗値でも同様のことが言える。すなわち、本実施の形態１の場合、コンタクト層として動作するｎ＋＋型半導体領域４とｎ型半導体領域２の接合面（第２接合面）の面積（ｎ＋＋型半導体領域４の接合面積）を大きくすれば抵抗値は低くなり、電子の流れ２０の長さを長くすれば抵抗値は高くなる。
【００２５】
従って、本実施の形態１による半導体チップ１００を備えた半導体バルク抵抗素子では、上記のような構造を採用したので、ｎ型半導体領域２の不純物濃度、ｎ＋＋型半導体領域４の接合面積、および電子の流れ２０の長さ等を制御することにより、所望の抵抗値を有する半導体バルク抵抗素子を容易に得ることができる。
【００２６】
そして、本実施の形態１によれば、第１電極７とオーミック接続させるｎ＋＋型半導体領域５とコンタクト層として動作するｎ＋＋型半導体領域４を別個に形成することにより、ｎ＋＋型半導体領域５の第１主面からみた平面積の制約を受けることなく、ｎ＋＋型半導体領域４の接合面積を制御することが可能であり、比較的高い抵抗値を有する半導体バルク抵抗素子を容易に得ることができる。
【００２７】
また、ｐ＋型半導体領域３は、第１電極７とオーミック接続させるためのｎ＋＋型半導体領域５から流れる電子が第１パッシベーション膜８とｎ型半導体領域２との界面を横方向に流れるのを防止するためのガードリング層としての役目を果たす。従って、第１主面上の全ての箇所で、ｎ型半導体領域２とｎ＋＋型半導体領域５の間にこのガードリング層となるｐ＋型半導体領域３が存在するように設けることにより、電子電流を正確に精度良く第１電極と第２電極間を流すことができる。
【００２８】
さらに、ｎ＋＋型半導体領域１は第２電極６に、ｎ＋＋型半導体領域５は第１電極７にそれぞれオーミック接続しているため、電子電流を正確に精度良く第１電極と第２電極間を流すことができる。
【００２９】
図３は図１および図２に示した本発明の実施の形態１である半導体バルク抵抗素子が備える半導体チップ１００を製造するための主な工程毎の断面図であり、以下、図３を参照して本発明の実施の形態１である半導体チップ１００の製造方法を説明する。
【００３０】
（ａ）高不純物濃度の例えばリン、アンチモン、砒素を不純物とした１×１０１８〜１×１０２０ｃｍ−３のｎ＋＋型半導体領域１の上にエピタキシャル法によって形成された１×１０１４〜１×１０１８ｃｍ−３のｎ型半導体領域２が形成されている。このｎ型半導体領域２上に酸化膜８ａを形成し、通常のフォトエッチングにより一部の酸化膜８ａを除去し、選択的にｎ＋＋型半導体領域４を１×１０１８〜１×１０２０ｃｍ−３のリンを不純物として熱拡散あるいはイオン打ち込みによって形成する。
【００３１】
（ｂ）次に、（ａ）で形成された酸化膜８ａを一旦除去し、新たに酸化膜８ｂを形成してから通常のフォトエッチングにより酸化膜８ｂに窓明けする。この酸化膜８ｂを窓明けした箇所に、選択的にｐ＋型半導体領域３を１×１０１７〜１×１０１９ｃｍ−３のボロンを不純物として熱拡散あるいはイオン打ち込みによって形成する。
【００３２】
ここで、熱拡散により不純物をドーピングする場合、各工程の順序を本実施の形態１のようにすることで、熱処理時間を短縮することができる。
すなわち、ｎ＋＋型半導体領域４をｐ＋型半導体領域３より先に形成しておけば、各不純物の拡散係数の違いにより、熱処理時間に関わらず、ｎ＋＋型半導体領域４がｐ＋型半導体領域３を確実に貫通するように形成させることができる。ところが、ｐ＋型半導体領域３をｎ＋＋型半導体領域４より先に形成した場合、各不純物の拡散係数の違いに対応した一定の熱処理時間を経過しなければ、ｎ＋＋型半導体領域４がｐ＋型半導体領域３を貫通するように形成させることができない。
【００３３】
（ｃ）次に、（ｂ）で形成された酸化膜８ｂを一旦除去し、新たに酸化膜８ｃを形成してから通常のフォトエッチングにより酸化膜８ｃに窓明けする。この酸化膜８ｃを窓明けした箇所に、選択的にｎ＋＋型半導体領域５を１×１０１８〜１×１０２０ｃｍ−３のリンを不純物として熱拡散あるいはイオン打ち込みによって形成する。
【００３４】
（ｄ）上記の工程で形成された酸化膜８ｃを一旦除去して、新たに酸化膜を熱酸化法あるいはＣＶＤ法によって形成するか、あるいは酸化膜８ｃを残した状態で、酸化膜上にさらにリンガラス（ＰＳＧ）膜を形成した第１パッシベーション膜８を形成した後、フォトエッチングによって第１パッシベーション膜８の窓明けを行い、表面にアルミニウムあるいはシリコン入りアルミニウムを蒸着し、通常のフォトエッチングによって第１電極７を形成する。その後、表面にプラズマ窒化シリコン膜である第２パッシベーション膜９を形成し、通常のフォトエッチングによってパターニングして第１電極７の一部を露出させる。
【００３５】
この際、図１（ａ）に示したように、第１電極７の露出部を第１主面から見て、半導体チップ１００の中央部に位置させると、ワイヤボンディング等の電極取出しが容易になり、半導体バルク抵抗素子として完成させる際に、電極とワイヤとの位置ずれによる不良を激減させることができる。
【００３６】
（ｅ）最後に、裏面に金あるいは金―アンチモン電極を蒸着して、蒸着後３００〜４５０℃で熱処理して第２電極６を形成し、半導体チップ１００が完成する。
【００３７】
（実施の形態２）
図４は本発明の実施の形態２である半導体バルク抵抗素子が備える半導体チップ１０１であり、（ａ）は上面からみた一部破断平面図、（ｂ）は（ａ）に示した半導体チップ１００のＢ―Ｂ’線での断面図である。図４において、図１と同一の符号の説明は省略する。
【００３８】
図１に示す半導体チップ１００では、ｐ＋型半導体領域３の第１主面から第２主面に向かってｐ＋型半導体領域３を貫通するよう選択的に形成されたｎ＋＋型半導体領域４を形成したが、図４に示す半導体チップ１０１では、ｎ＋＋型半導体領域４は存在せず、ｐ＋型半導体領域３の第１主面から第２主面に向かって設けられた凹部領域１０と、凹部領域１０の露出した内面とｐ＋型半導体領域３の一部を含み、第１主面から第２主面に向かって選択的に形成された、ｐ＋型半導体領域３およびｎ型半導体領域２より高い第６不純物濃度でｎ型のｎ＋＋型半導体領域４ａ（第６半導体領域）がｐ＋型半導体領域３とｎ型半導体領域２とに接するよう形成されているところが、図１に示した実施の形態１と異なる。
【００３９】
また、図１（ｂ）においては、第１電極７にオーミック接続するｎ＋＋型半導体領域５を形成したが、図４（ｂ）にはｎ＋＋型半導体領域５は存在せず、ｎ＋＋型半導体領域４ａが第１電極７とオーミック接続しているところも、図１に示した実施の形態１とは異なる。
【００４０】
すなわち、本実施の形態２ではｎ＋＋型半導体領域４ａがコンタクト層としての機能（実施の形態１におけるｎ＋＋型半導体領域４の機能）と、第１電極７とオーミック接続させるための機能（実施の形態１におけるｎ＋＋型半導体領域５の機能）の両方の機能を有している。
【００４１】
従って、本実施の形態２による半導体チップ１０１を備えた半導体バルク抵抗素子では、上記のような構造を採用したので、実施の形態１と比較して工程を一つ（ｎ＋＋型半導体領域５を形成させる工程）省略しても、実施の形態１と同様の特徴を有する半導体バルク抵抗素子とすることができる。
【００４２】
なお、半導体チップ１０１は、第１主面上の全ての場所で、ｎ型半導体領域２とｎ＋＋型半導体領域４ａの間にｐ＋型半導体領域３が存在するように形成されている。
【００４３】
図５は図４に示した本発明の実施の形態２である半導体バルク抵抗素子が備える半導体チップ１０１を製造するための主な工程毎の断面図であり、以下、図５を参照して本発明の実施の形態２である半導体チップ１０１の製造方法を説明する。
【００４４】
（ａ）高不純物濃度の例えばリン、アンチモン、砒素を不純物とした１×１０１８〜１×１０２０ｃｍ−３のｎ＋＋型半導体領域１の上にエピタキシャル法によって形成された１×１０１４〜１×１０１８ｃｍ−３のｎ型半導体領域２が形成されている。このｎ型半導体領域２上に酸化膜８ａを形成し、通常のフォトエッチングによって一部の酸化膜８ａを除去し、選択的にｐ＋型半導体領域３を１×１０１７〜１×１０１９ｃｍ−３のボロンを不純物として熱拡散あるいはイオン打ち込みによって形成する。
【００４５】
（ｂ）次に、（ａ）で形成された酸化膜８ａを一旦除去し、新たに酸化膜８ｂを形成してから通常のフォトエッチングによって酸化膜８ｂに窓明けする。この酸化膜８ｂを窓明けした箇所からドライエッチングあるいはＫＯＨやＮａＯＨを用いたアルカリエッチングによってｐ＋型半導体領域３が除去されｎ型半導体領域２が露出するよう凹部領域１０を形成する。
【００４６】
凹部領域１０の形状をアルカリエッチングで得るには、ｎ型半導体領域２の面方位を＜−１００＞面として、図示していないが、酸化膜８ｂをエッチングした形状（第１主面から見た凹部領域１０の形状）を四角形としておき、ＫＯＨあるいはＮａＯＨを含むアルカリエッチングをすることによって、図５（ｂ）に示したような凹部領域１０の側面が垂直にエッチングされた形状を得ることができる。例えば、ＮａＯＨまたはＫＯＨの濃度が５ｗｔ％から６５ｗｔ％とし、温度が２５℃から１１５℃としたアルカリ水溶液を用いてアルカリエッチすると、側面が（１１１）面で断面が垂直にエッチングされた形状を得ることができる。
【００４７】
凹部領域１０の形状をドライエッチングで得る場合には、図４（ａ）で示したように酸化膜８ｂをエッチングした形状（第１主面から見た凹部領域１０の形状）を円形とすることもできる。また、凹部領域１０の形状をドライエッチングによって得る場合、第１主面からｎ＋＋半導体領域１方向に向かう凹部領域１０の長さ（凹部領域１０の深さ）の制御が、アルカリエッチングによる場合と比較して容易であるため、電子の流れ２０の長さを容易に制御することが可能となる。
【００４８】
（ｃ）次に、（ｂ）で形成された酸化膜８ｂを一旦除去し、新たに酸化膜８ｃを形成してから通常のフォトエッチングによって酸化膜８ｃに窓明けする。この酸化膜８ｃを窓明けした箇所に、選択的にｎ＋＋型半導体領域４ａを１×１０１８〜１×１０２０ｃｍ−３のリンを不純物として熱拡散あるいはイオン打ち込みによって形成する。
【００４９】
本実施の形態２によれば、ｐ＋型半導体領域３を形成した後に、エッチングによって凹部領域１０を設け、その後凹部領域１０の底面と側面の全部ならびにｐ＋型半導体領域３の一部を含む領域にｎ＋＋型半導体領域４ａを形成させるので、ｎ＋＋型半導体領域４ａがｐ＋型半導体領域３を確実に貫通し、ｎ型半導体領域２と接するように形成させることができる。
【００５０】
（ｄ）上記の工程で形成された酸化膜８ｃを一旦除去して、新たに酸化膜を熱酸化法あるいはＣＶＤ法によって形成するか、あるいは酸化膜８ｃを残した状態で、酸化膜上にさらにリンガラス（ＰＳＧ）膜を形成した第１パッシベーション膜８を形成した後、フォトエッチングによって第１パッシベーション膜８の窓明けを行い、表面にアルミニウムあるいはシリコン入りアルミニウムを蒸着し、通常のフォトエッチングによって第１電極７を形成する。その後、表面にプラズマ窒化シリコン膜である第２パッシベーション膜９を形成し、通常のフォトエッチングによってパターニングして第１電極７の一部を露出させる。
【００５１】
（ｅ）最後に、裏面に金あるいは金―アンチモン電極を蒸着して、蒸着後３００〜４５０℃で熱処理して第２電極６を形成し、半導体チップ１０１が完成する。
【００５２】
（実施の形態３）
図６は本発明の実施の形態３である半導体バルク抵抗素子が備える半導体チップ１０２、１０３、１０４、１０５を示す図であり、（ａ）は半導体チップ１０２、（ｂ）は半導体チップ１０３、（ｃ）は半導体チップ１０４、（ｄ）は半導体チップ１０５を示す。図６において、図１と同一の符号の説明は省略する。なお、図６では本実施の形態３の半導体バルク抵抗素子の動作を説明するため、図２と同様にキャリアである電子の流れ２１、２２、２３、２４も図示する。以下、実施の形態３である半導体バルク抵抗素子の特徴を図６を参照して説明する。
【００５３】
（ａ）では図２に示した半導体チップ１００のｎ＋＋型半導体領域４を削除している。従って、（ａ）において、第１電極７が負、第２電極６が正となる電圧が印加されると、電子は図中で符号２１に示した矢印の向きに流れると近似できる。この場合、電子はｎ＋＋型半導体領域５、ｎ型半導体領域２、ｎ＋＋型半導体領域１の経路で流れる。この電流経路で抵抗体として動作するのはｎ型半導体領域２であり、他のｎ＋＋型半導体領域５、ｎ＋＋型半導体領域１は低抵抗であるため抵抗体として動作しない。（ａ）において抵抗体として動作する領域であるｎ型半導体領域２で電圧降下が発生する。
【００５４】
ここでも、環状（例えばドーナツ状）に形成されたｐ＋型半導体領域３は、第１電極７とオーミック接続させるためのｎ＋＋型半導体領域５から流れる電子が第１パッシベーション膜８とｎ型半導体２との界面を横方向に流れるのを防止するためのガードリング層としての役目を果たす。
【００５５】
（ａ）において、抵抗体として動作するｎ型半導体領域２のうち、ｎ＋＋型半導体領域５直下で、このガードリング層となるｐ＋型半導体領域３に挟まれた箇所は、電圧降下が発生する領域となるのでｐ＋型半導体領域３とｎ型半導体領域２からなるｐｎ接合から延びる空乏層がｎ型半導体領域２の中性領域である電流通路を狭める（ピンチ効果）ことがあり、電流値が増大すると抵抗値は実施の形態１または２と比較して変化し易くなる（高くなる）可能性がある。
【００５６】
しかしながら、第１主面上の全ての箇所で、ｎ型半導体領域２とｎ＋＋型半導体領域５の間にこのガードリング層となるｐ＋型半導体領域３が存在するように環状に設けているので、電子電流を正確に精度良く第１電極と第２電極間を流すことができる。また、ｎ＋＋型半導体領域１は第２電極６に、ｎ＋＋型半導体領域５は第１電極７にそれぞれオーミック接続しているため、電子電流を正確に精度良く第１電極と第２電極間を流すことができる。
【００５７】
（ｂ）は（ａ）で示した半導体チップ１０２の変形例である半導体チップ１０３を示す。（ｂ）で示す半導体チップ１０３は（ａ）で示した半導体チップ１０２のｎ＋＋型半導体領域５がｐ＋型半導体領域３を貫通するように形成させたことを特徴とする。
【００５８】
従って、（ｂ）において、第１電極７が負、第２電極６が正となる電圧が印加されると、電子は図中で符号２２に示した矢印の向きに流れると近似でき、電子は（ａ）と同様にｎ＋＋型半導体領域５、ｎ型半導体領域２、ｎ＋＋型半導体領域１の経路で流れる。この電流経路で抵抗体として動作するのはｎ型半導体領域２であり、他のｎ＋＋型半導体領域５、ｎ＋＋型半導体領域１は低抵抗であるため抵抗体として動作しない。（ｂ）において抵抗体として動作する領域であるｎ型半導体領域２で電圧降下が発生する。
【００５９】
このため、（ｂ）では（ａ）で示した半導体チップ１０２のｎ＋＋型半導体領域５がｐ＋型半導体領域３を貫通するように形成させたことにより、ピンチ効果の影響を抑制することが可能となる。従って、実施の形態１または２と比較しても電流値の増大による抵抗値の変化の程度は同程度となる。また、ガードリング層となるｐ＋半導体領域３を設け、第１電極７および第２電極６とはオーミック接続されているため、電子電流を正確に精度良く第１電極と第２電極間を流すことができる。
【００６０】
ここで、（ｂ）で示した半導体チップ１０３を実施の形態１または２で示した半導体チップ１００または１０１と比較すると、ｎ＋＋半導体領域５が、第１電極７とオーミック接続させる機能とコンタクト層として動作する機能を兼ねるため、製造工程が一つ少なくて済むという効果があるが、ｎ＋＋型半導体領域５の第１主面からみた平面積の制約を受けることとなり、得られる抵抗値は小さくなる。従って、所望の抵抗値が比較的小さい場合には有効な実施の形態と言える。
【００６１】
（ｃ）は（ａ）で示した半導体チップ１０２の変形例である半導体チップ１０４を示す。（ｃ）では（ａ）と異なりガードリング層となるｐ＋型半導体領域３はコンタクト層のｎ＋＋型半導体領域５とｎ型半導体領域２を介して隔離して形成している。このように、隔離していても電子は図中で符号２３の矢印で示したようにｎ＋＋型半導体領域５、ｎ型半導体領域２、ｎ＋＋型半導体領域１の経路で流れる。この電流経路でも（ａ）に示したのと同様に抵抗体として動作するのはｎ型半導体領域２であり、他のｎ＋＋型半導体領域５、ｎ＋＋型半導体領域１は低抵抗であるため抵抗体として動作しない。（ｃ）においても抵抗体として動作する領域であるｎ型半導体領域２で電圧降下が発生する。
【００６２】
ここでも、（ａ）で説明したように電流が流れるとｐ＋型半導体領域３とｎ型半導体領域２からなるｐｎ接合から延びる空乏層がｎ型半導体領域２の中性領域である電流通路を狭める（ピンチ効果）ことがあり、電流値が増大すると抵抗値は実施の形態１または２と比較して変化し易くなる（高くなる）可能性がある。
【００６３】
しかしながら、ガードリング層となるｐ＋半導体領域３を設け、第１電極７および第２電極６とはオーミック接続されているため、電子電流を正確に精度良く第１電極と第２電極間を流すことができる。
【００６４】
（ｄ）は（ｃ）で示した半導体チップ１０４の変形例である半導体チップ１０５を示す。（ｄ）で示す半導体チップ１０５は（ｃ）で示した半導体チップ１０４のｐ＋型半導体領域３とｎ型半導体領域２からなる接合面と第１主面との距離がｎ＋＋型半導体領域５とｎ型半導体領域２からなる接合面と第１主面との距離と同等もしくは短くなるようにしたことを特徴とする。
【００６５】
従って、（ｄ）において、第１電極７が負、第２電極６が正となる電圧が印加されると、電子は図中で符号２４に示した矢印の向きに流れると近似でき、電子は（ａ）と同様にｎ＋＋型半導体領域５、ｎ型半導体領域２、ｎ＋＋型半導体領域１の経路で流れる。この電流経路で抵抗体として動作するのはｎ型半導体領域２であり、他のｎ＋＋型半導体領域５、ｎ＋＋型半導体領域１は低抵抗であるため抵抗体として動作しない。（ｄ）において抵抗体として動作する領域であるｎ型半導体領域２で電圧降下が発生する。
【００６６】
このため、（ｄ）では（ｃ）で示した半導体チップ１０４のｐ＋型半導体領域３とｎ型半導体領域２からなる接合面と第１主面との距離がｎ＋＋型半導体領域５とｎ型半導体領域２からなる接合面と第１主面との距離と同等もしくは短くなるようにしたことにより、ピンチ効果の影響を抑制することが可能となる。従って、実施の形態１または２と比較しても電流値の増大による抵抗値の変化の程度は同程度となる。また、ガードリング層となるｐ＋半導体領域３を設け、第１電極７および第２電極６とはオーミック接続されているため、電子電流を正確に精度良く第１電極と第２電極間を流すことができる。
【００６７】
ここで、（ｄ）で示した半導体チップ１０５を実施の形態１または２で示した半導体チップ１００または１０１と比較すると、ｎ＋＋半導体領域５が、第１電極７とオーミック接続させる機能とコンタクト層として動作する機能を兼ねるため、製造工程が一つ少なくて済むという効果があるが、ｎ＋＋型半導体領域５の第１主面からみた平面積の制約を受けることとなり、得られる抵抗値は小さくなる。従って、所望の抵抗値が比較的小さい場合には有効な実施の形態と言える。
【００６８】
（実施の形態４）
図７は本発明の実施の形態４である半導体チップをモールド樹脂で封止した半導体バルク抵抗素子１１０の概観図を示す。図７において、１００、１０１、１０２、１０３、１０４、１０５は実施の形態１〜３で説明した半導体チップであり、半導体チップの第２主面の第２電極６に半田１２を介して第２リード電極１１ｂに接続され、ワイヤボンディングによってワイヤ１３が半導体チップの第１主面の第１電極７と第１リード電極１１ａと接続している。さらに、第１リード電極１１ａ、第２リード電極１１ｂの一部を除いて、全体をモールド樹脂１４ａで封止され、面実装型の半導体バルク抵抗素子１１０が完成する。
【００６９】
本実施の形態によれば、例えば体積が１ｍｍ３以下の小型パッケージに半導体バルク抵抗素子を組み込むことができるので、部品の小型化、軽量化を図ることができる。
【００７０】
なお、以上説明してきた実施の形態１〜３において、説明の都合上１００、１０１、１０２、１０３、１０４、１０５を半導体チップと説明し、これをモールド樹脂で封止したものを半導体バルク抵抗素子１１０として実施の形態４で説明したが、半導体チップ１００、１０１、１０２、１０３、１０４、１０５自体を半導体バルク抵抗素子としてもよいことは言うまでもない。
【００７１】
（実施の形態５）
図８および図９は、本発明の実施の形態５であるダイオードモジュール２００を示す。図８は図７で説明した面実装型の半導体バルク抵抗素子１１０以外に、図７と同様のパッケージを有するキャパシタ１２０、インダクタ１４０等の受動部品とダイオード１３０を、１つのダイオードモジュール２００として組み込んだ例を示す。図９は図８に示したモジュールの一断面を示す。図８において、１５はモジュールとして使用する場合のリード電極であり、このリード電極１５は例えば図７で示した面実装型の半導体バルク抵抗素子１１０の第１リード電極１１ａ，第２リード電極１１ｂと半田１２を介して接続されている。他の受動部品であるキャパシタ１２０及びインダクタ１４０、ダイオード１３０についても同様に、部品のリード電極とモジュールのリード電極１５とを接続することによって、ダイオードモジュール２００を完成させることができる。
【００７２】
これらのキャパシタ、インダクタ、ダイオード等の受動部品はすべて最近のモバイル機器の普及に伴って、受動部品のモジュール化が進んでいる。上記したように、実施の形態４で説明した半導体バルク抵抗素子１１０は、小型化に適しており、受動部品であるキャパシタやインダクタ、あるいはダイオード等を取り込んだモジュール（例えば、本実施の形態５に示すダイオードモジュール２００）を構成するのに適している。
【００７３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７４】
例えば、本発明では説明を容易にするため、各半導体領域の導電型を特定したが、半導体の導電型を変えても効果を損なうことはなく、本発明の特長は遺憾なく発揮される。例えば図１において、１を高不純物濃度のｐ＋＋型半導体領域（第１半導体領域）、２をこのｐ＋＋型半導体領域１の上にエピタキシャル法によって形成されたｐ型半導体領域（第２半導体領域）、３をこのｐ型半導体領域２上に選択的に形成されたｎ＋型半導体領域（第３半導体領域）、４をこのｎ＋型半導体領域３の表面の中央部からｎ＋型半導体領域３を貫通するよう選択的に形成されたｐ＋＋型半導体領域（第４半導体領域）、５をｎ＋型半導体領域３の表面から選択的に形成されたｐ＋＋型半導体領域とし、ｐ＋＋型半導体領域５がｐ＋＋型半導体領域４およびｎ＋型半導体領域４に接して形成されるとしてもよい。
【産業上の利用可能性】
【００７５】
本発明は、半導体を利用した小型で軽量な抵抗素子であるため、通信分野などで使用される半導体バルク抵抗素子や、他のダイオードやキャパシタ等を搭載した超小型モジュールなどに利用可能である。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１である半導体バルク抵抗素子が備える半導体チップを示し、（ａ）は上面から見た一部破断平面図、（ｂ）は（ａ）に示した半導体チップのＡ―Ａ’線の断面図である。
【図２】本発明の実施の形態１である半導体バルク抵抗素子が備える半導体チップの動作を説明するための断面図である。
【図３】（ａ）〜（ｅ）は図１に示した半導体バルク抵抗素子が備える半導体チップを製造するための主な工程後の断面図である。
【図４】本発明の実施の形態２である半導体バルク抵抗素子が備える半導体チップを示し、（ａ）は上面から見た一部破断平面図、（ｂ）は（ａ）に示した半導体チップのＢ―Ｂ’線の断面図である。
【図５】（ａ）〜（ｅ）は図４に示した半導体バルク抵抗素子が備える半導体チップを製造するための主な工程後の断面図である。
【図６】本発明の実施の形態３である半導体バルク抵抗素子が備える半導体チップの断面図であり、（ａ）は半導体チップ１０２、（ｂ）は半導体チップ１０３、（ｃ）は半導体チップ１０４、（ｄ）は半導体チップ１０５を示す。
【図７】本発明の実施の形態４である半導体チップをモールド樹脂で封止した半導体バルク抵抗素子の概観を示す一部破断斜視図である。
【図８】本発明の実施の形態５である半導体バルク抵抗素子を有するダイオードモジュールの一部破断平面図である。
【図９】図８で示したダイオードモジュールの要部断面図である。
【符号の説明】
【００７７】
１  ｎ＋＋型半導体領域（第１半導体領域）
２  ｎ型半導体領域（第２半導体領域）
３  ｐ＋型半導体領域（第３半導体領域）
４  ｎ＋＋型半導体領域（第４半導体領域）
４ａ  ｎ＋＋型半導体領域（第６半導体領域）
５  ｎ＋＋型半導体領域（第５半導体領域）
６  第２電極
７  第１電極
８  第１パッシベーション膜
８ａ，８ｂ，８ｃ  酸化膜
９  第２パッシベーション膜
１０  凹部領域
１１ａ  第１リード電極
１１ｂ  第２リード電極
１２  半田
１３  ワイヤ
１４a,１４ｂ,１４ｃ  モールド樹脂
１５  リード電極
２０、２１、２２  電子の流れ
１００、１０１、１０２，１０３、１０４、１０５  半導体チップ
１１０  半導体バルク抵抗素子
１２０  キャパシタ
１３０  ダイオード
１４０  インダクタ
２００  ダイオードモジュール
【図１】
0004808044.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004808044.tif 000008
【図８】
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【図９】
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