(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域をチャネルとし、前記半導体層の表層部において前記チャネルの両側に配置されるように形成された第２導電型の第１ゲート領域（３）と、
前記半導体層及び前記第１ゲート領域の上に形成された第１導電型のチャネル層（４）と、
前記チャネル層内において、前記第１ゲート領域から離間するように形成された第２導電型の第２ゲート領域（６）と、
前記チャネル層に形成された第１導電型の高濃度領域（５）と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（７）と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第２ゲート領域と対向する部位を含むように形成された第２導電型の第３ゲート領域（８）と、
前記ソース領域および前記第１のゲート領域に電気的に接続されたソース電極（１１）と、
前記第３ゲート領域に電気的に接続されたゲート電極（１２）と、
前記半導体基板の裏面側に形成されたドレイン電極（１４）とを有してなることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第２ゲート領域は、前記ソース電極に接続された構成となっていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１、第２ゲート領域とを電気的に接続するように形成された第２導電型のコンタクト領域（１０）を有し、前記コンタクト領域を介して前記第１、第２ゲート領域が前記ソース電極に接続された構成となっていることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
【請求項４】
前記高濃度領域は、前記コンタクト領域から離れるように形成されていることを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記チャネル層の表面から前記第２ゲート領域に達する凹部（９）を有し、前記コンタクト領域は前記凹部の底部から前記第１ゲート領域に向かって延設された構成となっていることを特徴とする請求項３又は４に記載の炭化珪素半導体装置。
【請求項６】
前記コンタクト領域が拡散されて形成された低濃度領域（１０ａ）が備えられており、該低濃度領域を介して前記第２ゲート領域が前記コンタクト領域と電気的に接続された構成となっていることを特徴とする請求項３乃至５のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
前記低濃度領域に接するように前記高濃度領域が形成されていることを特徴とする請求項６に記載の炭化珪素半導体装置。
【請求項８】
前記第２ゲート領域はフローティング状態とされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項９】
前記チャネル層には、前記第２ゲート領域が形成された深さに達するトレンチ（３０）が形成されており、
前記第３ゲート領域が前記トレンチ内において前記第２ゲート領域から離間するように配置されていると共に、該第３ゲート領域の表面上に前記ゲート電極が形成された構成となっていることを特徴とする請求項１乃至８のいずれか１つに記載の炭化珪素半導体装置。
【請求項１０】
前記高濃度領域は、前記チャネル層のうち前記トレンチの底部に位置する部位に形成されていることを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項１１】
炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域をチャネルとし、前記半導体層の表層部において前記チャネルの両側に配置されるように形成された第２導電型の第１ゲート領域（３）と、
前記半導体層及び前記第１ゲート領域の上に形成された第１導電型のチャネル層（４）と、
前記チャネル層のうち、前記チャネルの両側における前記第１ゲート領域の上に位置する部位に形成された第２導電型の第２ゲート領域（６）と、
前記チャネル層に形成された第１導電型の高濃度領域（５）と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（７）と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第２ゲート領域と対向する部位を含むように形成された第２導電型の第３ゲート領域（８）と、
前記ソース領域に電気的に接続されたソース電極（１１）と、
前記第１ゲート領域に電気的に接続された第１の電極（４１）と、
第２ゲート領域に電気的に接続された第２の電極（４２）と、
前記第３ゲート領域に電気的に接続された第３の電極（４３）と、
前記半導体基板の裏面側に形成されたドレイン電極（１４）とを有してなることを特徴とする炭化珪素半導体装置。
【請求項１２】
前記第１の電極は、前記ソース電極に接続された構成となっていることを特徴とする請求項１１に記載の炭化珪素半導体装置。
【請求項１３】
前記第２の電極と前記第３の電極とが電気的に接続されており、前記第２ゲート領域の電位が前記第３ゲート領域の電位と共に制御されるように構成されていることを特徴とする請求項１１又は１２に記載の炭化珪素半導体装置。
【請求項１４】
前記チャネル層の表面から前記第１ゲート領域に向かって形成された凹部（９）を有し、前記凹部を通じて前記第１ゲート領域と前記ソース電極とが電気的に接続された構成となっていることを特徴とする請求項１１乃至１３のいずれか１つに記載の炭化珪素半導体装置。
【請求項１５】
前記凹部の底面から形成され、前記第１ゲート領域に接するコンタクト領域（１０）を有し、前記コンタクト領域を介して前記第１ゲート領域が前記ソース領域と接続されるように構成されていることを特徴とする請求項１４に記載の炭化珪素半導体装置。
【請求項１６】
前記チャネル層には、前記第２ゲート領域が形成された深さに達するトレンチ（３０）が形成されており、
前記第３ゲート領域が前記トレンチ内において前記第２ゲート領域から離間するように配置されていると共に、該第３ゲート領域の表面上に前記第３の電極が形成された構成となっていることを特徴とする請求項１１乃至１５のいずれか１つに記載の炭化珪素半導体装置。
【請求項１７】
前記高濃度領域は、前記チャネル層のうち前記トレンチの底部に位置する部位に形成されていることを特徴とする請求項１６に記載の炭化珪素半導体装置。
【請求項１８】
炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域を第１のチャネルとし、前記半導体層の表層部において前記第１のチャネルの両側に配置されるように形成された第２導電型の第１ゲート領域（３）と、
前記半導体層及び前記第１ゲート領域の上に形成された第１導電型のチャネル層（４）と、
前記チャネル層内の所定領域を第２のチャネルとし、前記チャネル層内において前記第２のチャネルの両側に配置され、前記第１ゲート領域から離間するように形成された第２導電型の第２ゲート領域（６）と、
前記チャネル層に形成された第１導電型の高濃度領域（５）と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（７）と、
前記ソース領域に電気的に接続されたソース電極（１１）と、
前記第１ゲート領域に電気的に接続されると共に、前記ソース電極と電気的に接続された第１の電極（４１）と、
前記第２ゲート領域に電気的に接続された第２の電極（４２）と、
前記半導体基板の裏面側に形成されたドレイン電極（１４）とを有してなることを特徴とする炭化珪素半導体装置。
【請求項１９】
前記チャネル層の表面から前記第１ゲート領域に向かって形成された凹部（９）を有し、前記凹部を通じて前記第１ゲート領域と前記ソース電極とが電気的に接続された構成となっていることを特徴とする請求項１８に記載の炭化珪素半導体装置。
【請求項２０】
前記凹部の底面から形成され、前記第１ゲート領域に接するコンタクト領域（１０）を有し、前記コンタクト領域を介して前記第１ゲート領域が前記ソース領域と接続されるように構成されていることを特徴とする請求項１９に記載の炭化珪素半導体装置。
【請求項２１】
前記高濃度領域は、前記チャネル層のうち、前記第１ゲート領域と前記第２ゲート領域との間に形成されていることを特徴とする請求項１乃至２０のいずれか１つに記載の炭化珪素半導体装置。
【請求項２２】
前記高濃度領域は、前記半導体層のチャネルとなる部位の上に形成されていることを特徴とする請求項１乃至２１のいずれか１つに記載の炭化珪素半導体装置。
【請求項２３】
前記高濃度領域は、前記チャネル層のうち前記第１ゲート領域と前記第２ゲート領域との間に位置する部位を、前記チャネル層のうち前記第２ゲート領域と前記第３ゲート領域との間に位置する部位よりも高濃度に構成することで形成されていることを特徴とする請求項１乃至２０のいずれか１つに記載の炭化珪素半導体装置。
【請求項２４】
前記高濃度領域は、前記チャネル層のうち前記第２ゲート領域に挟まれた部位に形成されていることを特徴とする請求項１乃至２２のいずれか１つに記載の炭化珪素半導体装置。
【請求項２５】
前記高濃度領域はセル部全面に形成されており、前記第１ゲート領域は前記セル部の外側において前記ソース電極と電気的に接続されていることを特徴とする請求項１乃至３、１１乃至１４、１８、１９のいずれか１つに記載の炭化珪素半導体装置。
【請求項２６】
前記第２ゲート領域は、前記チャネル層のうち、前記チャネルの両側における前記第１ゲート領域の上に位置する部位に形成されていることを特徴とする請求項１乃至２５のいずれか１つに記載の炭化珪素半導体装置。
【請求項２７】
前記第２ゲート領域は、前記第１ゲート領域によって形成されるチャネルの上を含むように形成されていることを特徴とする請求項１乃至２５のいずれか１つに記載の炭化珪素半導体装置。
【請求項２８】
前記半導体層の濃度と前記チャネル層の濃度とが独立して制御されていることを特徴とする請求項１乃至２７のいずれか１つに記載の炭化珪素半導体装置。
【請求項２９】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域をチャネルとし、前記半導体層の表層部において前記チャネルの両側に配置されるように第２導電型の第１ゲート領域（３）を形成する工程と、
前記半導体層及び前記第１ゲート領域の上に第１導電型のチャネル層（４）を形成する工程と、
前記チャネル層内において、前記第１ゲート領域から離間するように第２導電型の第２ゲート領域（６）を形成する工程と、
前記チャネル層に第１導電型の高濃度領域（５）を形成する工程と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に、第１導電型のソース領域（７）を形成する工程と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第２ゲート領域と対向する部位を含むように、第２導電型の第３ゲート領域（８）を形成する工程と、
前記ソース領域に電気的に接続されるソース電極（１１）、前記第３ゲート領域に電気的に接続されるゲート電極（１２）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１４）を形成する工程とを有してなることを特徴とする炭化珪素半導体装置の製造方法。
【請求項３０】
前記第１、第２ゲート領域とを電気的に接続するように第２導電型のコンタクト領域（１０）を形成する工程を有し、
前記コンタクト領域を介して前記第１、第２ゲート領域を前記ソース電極に接続させることを特徴とする請求項２９に記載の炭化珪素半導体装置の製造方法。
【請求項３１】
前記高濃度領域を形成する工程では、前記コンタクト領域から離れるように前記高濃度領域を形成することを特徴とする請求項３０に記載の炭化珪素半導体装置の製造方法。
【請求項３２】
前記チャネル層の表面から前記第２ゲート領域に達する凹部（９）を形成する工程を有し、
前記コンタクト領域を形成する工程では、前記凹部の底部から前記第１ゲート領域に向かって前記コンタクト領域を延設することを特徴とする請求項３１に記載の炭化珪素半導体装置の製造方法。
【請求項３３】
前記コンタクト領域を形成する工程は、前記コンタクト領域を拡散させることにより該コンタクト領域の周囲に低濃度領域（１０ａ）を形成する工程を有し、
前記低濃度領域が前記第２ゲート領域と接することで、前記コンタクト領域と前記第２ゲート領域とが電気的に接続されるようにすることを特徴とする請求項２９乃至３１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項３４】
前記低濃度領域を形成する工程では、前記低濃度領域が前記高濃度領域と接するようにすることを特徴とする請求項３３に記載の炭化珪素半導体装置の製造方法。
【請求項３５】
前記第２ゲート領域を形成する工程と、前記高濃度領域を形成する工程は、同一マスク（２１）を用いて行なうことを特徴とする請求項３３又は３４に記載の炭化珪素半導体装置の製造方法。
【請求項３６】
前記チャネル層に対して前記第２ゲート領域が形成された深さに達するトレンチ（３０）を形成する工程を有し、
前記第３ゲート領域を形成する工程では、前記トレンチ内に前記第３ゲート領域を形成することを特徴とする請求項２９乃至３５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項３７】
前記高濃度領域を形成する工程では、前記トレンチを形成したのち、前記トレンチの底部に位置する部位に第１導電型不純物のイオン注入を行なうことで前記高濃度領域を形成することを特徴とする請求項３６に記載の炭化珪素半導体装置の製造方法。
【請求項３８】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域をチャネルとし、前記半導体層の表層部において前記チャネルの両側に配置されるように第２導電型の第１ゲート領域（３）を形成する工程と、
前記半導体層及び前記第１ゲート領域の上に第１導電型のチャネル層（４）を形成する工程と、
前記チャネル層において、前記第１ゲート領域から離間するように第２導電型の第２ゲート領域（６）を形成する工程と、
前記チャネル層に第１導電型の高濃度領域（５）を形成する工程と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に、第１導電型のソース領域（７）を形成する工程と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第２ゲート領域と対向する部位を含むように、第２導電型の第３ゲート領域（８）を形成する工程と、
前記ソース領域に電気的に接続されるソース電極（１１）、前記第１ゲート領域に電気的に接続される第１の電極（４１）、前記第２ゲート領域に電気的に接続される第２の電極（４２）、前記第３のゲート領域に電気的に接続される第３の電極（４３）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１４）を形成する工程とを有してなることを特徴とする炭化珪素半導体装置の製造方法。
【請求項３９】
前記第２の電極と前記第３の電極とを電気的に接続し、前記第１の電極と前記ソース電極とを電気的に接続することを特徴とする請求項３８に記載の炭化珪素半導体装置の製造方法。
【請求項４０】
前記チャネル層の表面から前記第１ゲート領域に向けて凹部（９）を形成する工程を有し、
前記凹部を通じて前記第１の電極を前記第１ゲート領域に電気的に接続することを特徴とする請求項３８又は３９に記載の炭化珪素半導体装置の製造方法。
【請求項４１】
前記凹部の底面から前記第１ゲート領域に達するコンタクト領域（１０）を形成する工程を有し、
前記コンタクト領域を介して前記第１電極を前記第１ゲート領域に電気的に接続することを特徴とする請求項４０に記載の炭化珪素半導体装置の製造方法。
【請求項４２】
前記チャネル層に対して前記第２ゲート領域が形成された深さに達するトレンチ（３０）を形成する工程を有し、
前記第３ゲート領域を形成する工程では、前記トレンチ内に前記第３ゲート領域を形成することを特徴とする請求項３８乃至４１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項４３】
前記高濃度領域を形成する工程では、前記トレンチを形成したのち、前記トレンチの底部に位置する部位に第１導電型不純物のイオン注入を行なうことで前記高濃度領域を形成することを特徴とする請求項４２に記載の炭化珪素半導体装置の製造方法。
【請求項４４】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域を第１のチャネルとし、前記半導体層の表層部において前記第１のチャネルの両側に配置されるように第２導電型の第１ゲート領域（３）を形成する工程と、
前記半導体層及び前記第１ゲート領域の上に第１導電型のチャネル層（４）を形成する工程と、
前記チャネル層内の所定領域を第２のチャネルとし、前記チャネル層内において前記第２のチャネルの両側に、前記第１ゲート領域から離間するように第２導電型の第２ゲート領域（６）を形成する工程と、
前記チャネル層に第１導電型の高濃度領域（５）を形成する工程と、
前記チャネル層の上又は前記チャネル層の表層部において、前記第１ゲート領域の上に位置する部位に第１導電型のソース領域（７）を形成する工程と、
前記ソース領域に電気的に接続されるソース電極（１１）、前記第１ゲート領域に電気的に接続されると共に、前記ソース電極と電気的に接続される第１の電極（４１）、前記第２ゲート領域に電気的に接続される第２の電極（４２）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１４）を形成する工程とを有してなることを特徴とする炭化珪素半導体装置の製造方法。
【請求項４５】
前記チャネル層の表面から前記第１ゲート領域に向けて凹部（９）を形成する工程を有し、
前記凹部を通じて前記第１の電極を前記第１ゲート領域に電気的に接続することを特徴とする請求項４４に記載の炭化珪素半導体装置の製造方法。
【請求項４６】
前記凹部の底面から前記第１ゲート領域に達するコンタクト領域（１０）を形成する工程を有し、
前記コンタクト領域を介して前記第１の電極を前記第１のゲート領域に電気的に接続することを特徴とする請求項４５に記載の炭化珪素半導体装置の製造方法。
【請求項４７】
前記高濃度領域を形成する工程では、前記チャネル層のうち、前記第１ゲート領域と前記第２ゲート領域との間に前記高濃度領域を形成することを特徴とする請求項２９乃至４６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項４８】
前記高濃度領域を形成する工程では、前記半導体層のチャネルとなる部位の上に前記高濃度領域を形成することを特徴とする請求項２８乃至４７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項４９】
前記高濃度領域を形成する工程では、前記チャネル層のうち前記第１ゲート領域と前記第２ゲート領域との間に位置する部位を、前記チャネル層のうち前記第２ゲート領域と前記第３ゲート領域との間に位置する部位よりも高濃度に構成することで前記高濃度領域を形成することを特徴とする請求項２９乃至４６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項５０】
前記高濃度領域を形成する工程では、前記チャネル層のうち前記第２ゲート領域に挟まれた部位に前記高濃度領域を形成することを特徴とする請求項２９乃至４８のいずれか１つに記載の炭化珪素半導体装置。
【請求項５１】
前記第２ゲート領域を形成する工程では、前記チャネル層のうち、前記チャネルの両側における前記第１ゲート領域の上に位置する部位に前記第２ゲート領域を形成することを特徴とする請求項２９乃至５０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項５２】
前記第２ゲート領域を形成する工程では、前記第１ゲート領域によって形成されるチャネルの上を含むように前記第２ゲート領域を形成することを特徴とする請求項２９乃至５０のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｊ−ＦＥＴを備える炭化珪素半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来より、ＳｉＣによってＭＯＳＦＥＴを作成することが試みられているが、ＳｉＣ（例えば４Ｈ−ＳｉＣ）で構成されたＭＯＳＦＥＴでは、ＭＯＳＦＥＴの移動度と信頼性が不十分であるため、期待されているポテンシャルまでは実現できていない。これに対し、ノーマリオン型のＪ−ＦＥＴでは、高耐圧、低オン抵抗が実現できていることが報告されている。
【０００３】
このようなＪ−ＦＥＴを利用した半導体装置として、米国特許第５３９６０８５号明細書に示されるものがある。ここで示されている半導体装置は、ＳｉＣで構成されたノーマリオン型のＪ−ＦＥＴとシリコンで構成された低耐圧のＭＯＳＦＥＴとが組み合わされることで、ノーマリオフ型のトランジスタとして動作するようになっている。そして、小さな逆バイアス電圧（低いドレイン電圧）に対してはシリコンで構成されたＭＯＳＦＥＴによって耐圧を持たせ、高い逆バイアス電圧（高いドレイン電圧）に対してはＳｉＣで構成されたＪ−ＦＥＴの空乏層を伸ばすことによって耐圧を持たせるようになっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来技術で示される半導体装置では、シリコンとＳｉＣという２種類の半導体材料を基本として素子を形成しているため、半導体装置を構成するために２チップ必要とされることになる。このため、パッケージが大きくなると共に、配線伝導による損失が大きくなるという問題がある。また、シリコンによるＭＯＳＦＥＴが使用されているため、高温域（例えば２００℃以上）で半導体装置を動作させることができないという問題もある。
【０００５】
本発明は上記点に鑑みて、低オン抵抗でノーマリオフ型のＪ−ＦＥＴを１チップで作成でき、高温域でも作動させることが可能な炭化珪素半導体装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、炭化珪素からなる第１導電型の半導体基板（１）と、半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、半導体層の表層部の所定領域をチャネルとし、半導体層の表層部においてチャネルの両側に配置されるように形成された第２導電型の第１ゲート領域（３）と、半導体層及び第１ゲート領域の上に形成された第１導電型のチャネル層（４）と、チャネル層内において、第１ゲート領域から離間するように形成された第２導電型の第２ゲート領域（６）と、チャネル層に形成された第１導電型の高濃度領域（５）と、チャネル層のうち第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（７）と、チャネル層の上又はチャネル層の表層部において、第２ゲート領域と対向する部位を含むように形成された第２導電型の第３ゲート領域（８）と、ソース領域および第１のゲート領域に電気的に接続されたソース電極（１１）と、第３ゲート領域に電気的に接続されたゲート電極（１２）と、半導体基板の裏面側に形成されたドレイン電極（１４）とを有してなることを特徴とする。
【０００７】
このように構成とすることで、ノーマリオフ型のトランジスタとして動作し、かつ、逆バイアスに対する耐圧を備えた炭化珪素半導体装置とすることができる。このような炭化珪素半導体装置では、炭化珪素という１種類の半導体材料を基本として素子を形成している。このため、炭化珪素半導体装置を１チップで構成することができ、パッケージが大きくなることを防止できると共に、配線伝導による損失を低減することができる。さらに、シリコンを用いずに炭化珪素を基本として素子を形成していることから、高温域（例えば２００℃以上）でも炭化珪素半導体装置を的確に動作させることが可能となる。
【０００８】
この場合、請求項２に示すように、第２ゲート領域をソース電極に接続すれば、シングルゲート駆動構造の炭化珪素半導体装置となる。例えば、請求項３に示すように、第１、第２ゲート領域とをコンタクト領域（１０）によって接続し、このコンタクト領域を介して第１、第２ゲート領域をソース電極に接続することができる。
【０００９】
請求項４に記載の発明では、高濃度領域は、コンタクト領域から離れるように形成されていることを特徴としている。このように、高濃度領域とコンタクト領域とを離すことにより、高濃度領域とコンタクト領域とによって形成されるＰＮジャンクションの耐圧を確保することができる。
【００１０】
請求項７に記載の発明では、低濃度領域に接するように高濃度領域が形成されていることを特徴としている。このように、高濃度領域とコンタクト領域との間に低濃度領域が配置された構造であれば、高濃度領域とコンタクト領域とによって形成されるＰＮジャンクションの耐圧を確保することができる。
【００１１】
請求項９に記載の発明では、チャネル層には、第２ゲート領域が形成された深さに達するトレンチ（３０）が形成されており、第３ゲート領域がトレンチ内において第２ゲート領域から離間するように配置されていると共に、該第３ゲート領域の表面上にゲート電極が形成された構成となっていることを特徴としている。
【００１２】
このように、トレンチ内に第３ゲート領域が配置されるようなトレンチ型の炭化珪素半導体装置についても上記各請求項に記載の発明を適用することができる。この場合、請求項１０に示すように、高濃度領域をチャネル層のうちトレンチの底部に位置する部位に形成した構成とすることができる。
【００１３】
請求項１１に記載の発明では、炭化珪素からなる第１導電型の半導体基板（１）と、半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、半導体層の表層部の所定領域をチャネルとし、半導体層の表層部においてチャネルの両側に配置されるように形成された第２導電型の第１ゲート領域（３）と、半導体層及び第１ゲート領域の上に形成された第１導電型のチャネル層（４）と、チャネル層のうち、チャネルの両側における第１ゲート領域の上に位置する部位に形成された第２導電型の第２ゲート領域（６）と、チャネル層に形成された第１導電型の高濃度領域（５）と、チャネル層のうち第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（７）と、チャネル層の上又はチャネル層の表層部において、第２ゲート領域と対向する部位を含むように形成された第２導電型の第３ゲート領域（８）と、ソース領域に電気的に接続されたソース電極（１１）と、第１ゲート領域に電気的に接続された第１の電極（４１）と、第２ゲート領域に電気的に接続された第２の電極（４２）と、第３ゲート領域に電気的に接続された第３の電極（４３）と、半導体基板の裏面側に形成されたドレイン電極（１４）とを有してなることを特徴としている。そして、請求項１２に示すように、第１の電極がソース電極に接続された構成となっていることを特徴としている。
【００１４】
このようなダブルゲート駆動構造の炭化珪素半導体装置においても請求項１と同様の効果を得ることができる。この場合、請求項１３に示すように、第２の電極と第３の電極とを電気的に接続し、第２ゲート領域の電位が第３ゲート領域の電位と共に制御されるように構成することができる。
【００１５】
請求項１６に記載の発明では、チャネル層には、第２ゲート領域が形成された深さに達するトレンチ（３０）が形成されており、第３ゲート領域がトレンチ内において第２ゲート領域から離間するように配置されていると共に、該第３ゲート領域の表面上に第３の電極が形成された構成となっていることを特徴としている。
【００１６】
このように、トレンチ内に第３ゲート領域が配置されるようなトレンチ型の炭化珪素半導体装置についても上記各請求項に記載の発明を適用することができる。この場合、請求項１７に示すように、高濃度領域をチャネル層のうちトレンチの底部に位置する部位に形成した構成とすることができる。
【００１７】
請求項１８に記載の発明では、炭化珪素からなる第１導電型の半導体基板（１）と、半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、半導体層の表層部の所定領域を第１のチャネルとし、半導体層の表層部において第１のチャネルの両側に配置されるように形成された第２導電型の第１ゲート領域（３）と、半導体層及び第１ゲート領域の上に形成された第１導電型のチャネル層（４）と、チャネル層内の所定領域を第２のチャネルとし、チャネル層内において第２のチャネルの両側に配置され、第１ゲート領域から離間するように形成された第２導電型の第２ゲート領域（６）と、チャネル層に形成された第１導電型の高濃度領域（５）と、チャネル層の上又はチャネル層の表層部において、第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（７）と、ソース領域に電気的に接続されたソース電極（１１）と、第１ゲート領域に電気的に接続されると共に、ソース電極と電気的に接続された第１の電極（４１）と、第２ゲート領域に電気的に接続された第２の電極（４２）と、半導体基板の裏面側に形成されたドレイン電極（１４）とを有してなることを特徴としている。
【００１８】
このように、２つの縦型Ｊ−ＦＥＴを組み合わせたような炭化珪素半導体装置についても請求項１と同様の効果を得ることができる。
【００１９】
なお、高濃度領域は、請求項２１に示すように、チャネル層のうちの第１ゲート領域と第２ゲート領域との間に形成されたり、請求項２２に示すように、半導体層のチャネルとなる部位の上に形成されたり、請求項２４に示すように、チャネル層のうちの第２ゲート領域に挟まれた部位に形成される。また、高濃度領域は、例えば、請求項２３に示すように、チャネル層のうち第１ゲート領域と第２ゲート領域との間に位置する部位を、チャネル層のうち第２ゲート領域と第３ゲート領域との間に位置する部位よりも高濃度に構成することで形成される。
【００２０】
請求項２６に示すように、チャネル層のうちチャネルの両側における第１ゲート領域の上に位置する部位に第２ゲート領域を形成しすることもできるが、請求項２７に示すように、第１ゲート領域によって形成されるチャネルの上を含むように第２ゲート領域を形成することも可能である。このようにした場合には、第２、第３ゲート領域の間に形成されるチャネルにポテンシャルが達するまでの距離を稼ぐことができるため、ポテンシャルがチャネルに直接ぶつかることを防止することができ、耐圧を向上させることができる。
【００２１】
請求項２８に記載の発明では、半導体層の濃度とチャネル層の濃度とが独立に制御されていることを特徴としている。このようにすることで、ノーマリオンとノーマリオフのＦＥＴの設計を容易に行なうことが可能となる。
【００２２】
請求項２９乃至５２に記載の発明は、請求項１乃至２８に記載の炭化珪素半導体装置の製造方法に関する。これらの製造方法により、請求項１乃至２８に記載の炭化珪素半導体装置を製造することが可能である。
【００２３】
請求項３５に記載の発明では、第２ゲート領域を形成する工程と、高濃度領域を形成する工程は、同一マスク（２１）を用いて行なうことを特徴としている。これにより、製造工程の簡略化を図ることが可能である。
【００２４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２５】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、ｎチャネルのシングルゲート駆動構造のＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構造を示す。以下、図１に基づいて炭化珪素半導体装置の構成についての説明を行う。
【００２６】
図１は、炭化珪素半導体装置は１セル分の断面構成を示したものである。炭化珪素からなるｎ+型基板１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ+型基板１の主表面上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ-型エピ層２がエピタキシャル成長されている。
【００２７】
ｎ-型エピ層２の表層部における所定領域には、紙面左右において略対称にｐ+型層からなる第１ゲート領域３が形成されている。また、第１ゲート領域３上を含み、ｎ-型エピ層２の表面にはｎ-型層で構成されたチャネル層４がエピタキシャル成長されている。このチャネル層４の表層部のうち第１ゲート領域３の上に位置する部位には、基板平面方向において第１ゲート領域３の端部よりも突出するように、ｎ+型層からなる電界集中領域５とｐ+型層からなる第２ゲート領域６が順に形成されている。
【００２８】
また、チャネル層４の表層部のうち、第２ゲート領域６の上に位置する部位には、ｎ+型ソース領域７が形成されている。そして、チャネル層４の表面のうち少なくとも第２ゲート領域６の上に位置する部位には第３ゲート領域８が形成されている。
【００２９】
また、チャネル層４には、第２ゲート領域６まで達する凹部９が形成され、この凹部９の底面から電界集中領域５より深く、第１ゲート領域３に達するコンタクト領域１０が形成されている。このコンタクト領域１０により、第１ゲート領域３及び第２ゲート領域６が電気的に導通した構成とされている。
【００３０】
さらに、ｎ+型ソース領域７及びコンタクト領域１０の上には、ｎ+型ソース領域７に電気的に接続されると共に、コンタクト領域１０を介して第１ゲート領域３及び第２ゲート領域６に電気的に接続されたソース電極１１が形成されている。また、第３ゲート領域８の上に、第３ゲート領域８と電気的に接続されるゲート電極１２が形成されている。これらソース電極１１とゲート電極１２とは層間絶縁膜１３によって絶縁分離されている。そして、ｎ+型基板１の裏面側に、ｎ+型基板１と電気的に接続されたドレイン電極１４が形成され、本実施形態における炭化珪素半導体装置が構成されている。
【００３１】
このような炭化珪素半導体装置は、ｎ+型ソース領域７及びｎ+型基板１をソース−ドレイン、紙面左右の第１ゲート領域３をゲートとしたＪ−ＦＥＴ（以下、第１のＪ−ＦＥＴという）と、ｎ+型ソース領域７及びｎ+型基板１をソース−ドレイン、第２ゲート領域６及び第３ゲート領域８をゲートとするＪ−ＦＥＴ（以下、第２のＪ−ＦＥＴという）とが備えられた構成となる。そして、本実施形態では、これら第１、第２のＪ−ＦＥＴのうち第１のＪ−ＦＥＴがノーマリオン型で動作し、第２のＪ−ＦＥＴがノーマリオフ型で動作するような設定としている。具体的には、第１のＪ−ＦＥＴがノーマリオン型となるように、紙面左右の第１ゲート領域３の間隔や各部の不純物濃度を設定し、第２のＪ−ＦＥＴがノーマリオフ型で動作するように、第２、第３ゲート領域６、８の間隔や各部の不純物濃度を設定している。
【００３２】
以上のように構成された炭化珪素半導体装置の動作について、炭化珪素半導体装置のオフ時とオン時それぞれ説明する。
【００３３】
まず、オフ時、つまりゲート電極１２に電圧が印加されていない際には、第２、第３ゲート領域６、８から伸びる空乏層によってチャネル層４がピンチオフされ、第２のＪ−ＦＥＴはオフ状態とされている。また、第１のゲート領域３からも空乏層が伸びた状態となるが、紙面左右における第１のゲート領域３の間隔が空乏層の伸び量よりも広くされているため、ｎ-型エピ層２はピンチオフされず、第１のＪ−ＦＥＴはオン状態とされている。
【００３４】
このとき、逆バイアスがかかってドレイン電極１４に正の電圧が印加されると、ドレイン電極１４にかかる電圧が低い場合には、第１のＪ−ＦＥＴのチャネルはノーマリオンの設計により空乏化されていない状態となっているが、第２のＪ−ＦＥＴのチャネルはノーマリオフの設計により空乏化された状態となっているため、ドレイン電極１４に印加される電圧がブロックされる。
【００３５】
続いて、ドレイン電極１４にかかる電圧が徐々に高くなると、第２ゲート領域６の周囲のポテンシャルが上昇する。また、第２ゲート領域６の下方に電界集中領域５を備えた構成となっているため、この電界集中領域５のポテンシャルも上昇する。そして、第１ゲート領域３及び第２ゲート領域６がソース電極１１に接続され、接地状態（ポテンシャル０）となっていることから、電界集中領域５と第１、第２ゲート領域３、６との間に逆バイアスがかかることになる。このため、第１ゲート領域３の空乏層が伸びて第１のＪ−ＦＥＴのチャネルがピンチオフされ、一旦ピンチオフされると第１ゲート領域３の上方ではポテンシャルが上昇することができなくなる。従って、ドレイン電極１４にかかる電圧がさらに高くなっても、その電圧が第１ゲート領域３によってブロックされる。
【００３６】
一方、オン状態、つまりゲート電極１２に電圧が印加された際には、第３ゲート領域８からの空乏層の伸び量が小さくなり、第２のＪ−ＦＥＴがオン状態とされる。また、第１のＪ−ＦＥＴに関してはノーマリオン状態とされていることから、オン状態となる。このため、第１、第２のＪ−ＦＥＴが共にオン状態となり、ソース電極１１→ｎ+型ソース領域９→チャネル層４→ｎ-型エピ層２→ｎ+型基板１→ドレイン電極１４の順で電流が流れる。
【００３７】
以上のように、本実施形態の構成とすることで、ノーマリオフ型のトランジスタとして動作し、かつ、逆バイアスに対する耐圧を備えた炭化珪素半導体装置とすることができる。
【００３８】
このような炭化珪素半導体装置では、炭化珪素という１種類の半導体材料を基本として素子を形成している。このため、炭化珪素半導体装置を１チップで構成することができ、パッケージが大きくなることを防止できると共に、配線伝導による損失を低減することができる。さらに、シリコンを用いずに炭化珪素を基本として素子を形成していることから、高温域（例えば２００℃以上）でも炭化珪素半導体装置を的確に動作させることが可能となる。
【００３９】
次に、図１に示す炭化珪素半導体装置の製造工程を図２〜図８に示し、これらの図を用いて炭化珪素半導体装置の製造方法について説明する。
【００４０】
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+型基板１を用意する。例えば、ｎ+型基板１として、厚さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、（１１２−０）ａ面のものを用意する。そして、この基板１の主表面に厚さ５μｍのｎ-型エピ層２をエピタキシャル成長させる。この場合、ｎ-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００４１】
〔図２（ｂ）に示す工程〕
ｎ-型エピ層２の上の所定領域にＬＴＯ（Low Temperature Oxide）膜２０を配置したのち、フォトリソグラフィによってＬＴＯ膜２０をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的には、第１ゲート領域３を形成する予定位置にｐ型不純物としてＢ又はＡｌをイオン注入する。
【００４２】
〔図３（ａ）に示す工程〕
ＬＴＯ膜２０を除去したのち、加熱炉もしくはＲＴＡ（短時間アニール）によるアニール処理を施すことで注入されたイオンを活性化させ、第１ゲート領域３を形成する。なお、この第１ゲート領域３の形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、図２（ｂ）の工程において熱拡散し難いＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００４３】
〔図３（ｂ）に示す工程〕
第１ゲート領域３上を含み、ｎ-型エピ層２の上にエピタキシャル成長によって、ｎ-型層からなるチャネル層４を形成する。このとき、第２のＪ−ＦＥＴがよりノーマリオフ型となり易いように、チャネル層４の不純物濃度をｎ-型エピ層２よりも低濃度とすると良い。
【００４４】
〔図４（ａ）に示す工程〕
チャネル層４の上の所定領域にＬＴＯ膜２１を配置したのち、フォトリソグラフィによってＬＴＯ膜２１をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２１をマスクとしてイオン注入を行う。具体的には、第２ゲート領域６を形成する予定位置にｐ型不純物としてＢ又はＡｌをイオン注入する。
【００４５】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２１を残したままの状態で酸化膜２１ａを形成したのち、形成された酸化膜２１ａをエッチングすることで、ＬＴＯ膜２１の開口端を狭くする。
【００４６】
〔図５（ａ）に示す工程〕
酸化膜２１ａ及びＬＴＯ膜２１をマスクとしてイオン注入を行なう。具体的には、電界集中領域５を形成する予定位置にｎ型不純物としてＰ又はＮをイオン注入する。
【００４７】
〔図５（ｂ）に示す工程〕
ＬＴＯ膜２１及び酸化膜２１ａを除去したのち、加熱炉もしくはＲＴＡ（短時間アニール）によるアニール処理を施すことで注入されたイオンを活性化させ、電界集中領域５及び第２ゲート領域６を形成する。なお、第２ゲート領域６の形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、図４（ａ）の工程において熱拡散し難いＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００４８】
〔図６（ａ）に示す工程〕
チャネル層４の表面にｐ型不純物が高濃度にドーピングされるようにエピタキシャル成長させることで、ｐ+型層からなる第３ゲート領域８を形成する。
【００４９】
〔図６（ｂ）に示す工程〕
第３ゲート領域８の上にＬＴＯ膜２２を配置したのち、フォトリソグラフィによってＬＴＯ膜２２をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２２をマスクとしたエッチングを行なうことで凹部９を形成する。なお、このときには、例えば凹部９の深さをチャネル層４の表面に達する程度とする。
【００５０】
〔図７（ａ）に示す工程〕
ＬＴＯ膜２２をマスクとしてイオン注入を行う。具体的には、ｎ+型ソース領域７を形成する予定位置にｎ型不純物としてＰ又はＮをイオン注入する。
【００５１】
〔図７（ｂ）に示す工程〕
第３ゲート領域８及びｎ+型ソース領域７の上にＬＴＯ膜２３を配置したのち、フォトリソグラフィによってＬＴＯ膜２３をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２３をマスクとしたエッチングを行なうことで、凹部９の深さを第２ゲート領域６が形成された位置程度までとする。
【００５２】
〔図８（ａ）に示す工程〕
ＬＴＯ膜２３をマスクとしてイオン注入を行なう。具体的には、コンタクト領域１０を形成する予定位置にｐ型不純物としてＡｌ又はＮをイオン注入する。
【００５３】
〔図８（ｂ）に示す工程〕
ＬＴＯ膜２３を除去したのち、加熱炉もしくはＲＴＡ（短時間アニール）によるアニール処理を施すことで注入されたイオンを活性化させ、コンタクト領域１０を形成する。なお、コンタクト領域１０の形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、図８（ａ）の工程において熱拡散し難いＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００５４】
なお、ここまで示した工程においては、不純物の活性化を逐次行なうようにしているが、この図８（ｂ）に示す工程において、すべての不純物の活性化を一括して行なっても良い。これにより、製造工程の簡略化を図ることができる。また、この工程ですべての不純物の活性化を行なわなくても、２つ以上の活性化工程を兼用して行なうようにすれば、製造工程の簡略化を図ることが可能である。
【００５５】
この後の工程については図示しないが、まず、基板表面側に層間絶縁膜１３を形成したのち、層間絶縁膜１３をパターニングすることで第３ゲート領域８やｎ+型ソース領域７と連通するコンタクトホールを形成する。その後、層間絶縁膜１３上に電極層を成膜したのち、電極層をパターニングすることでソース電極１１およびゲート電極１２を形成し、さらに、基板裏面側にドレイン電極１４を形成することで図１に示すＪ−ＦＥＴが完成する。
【００５６】
（第２実施形態）
図９に、本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す。第１実施形態では、第３ゲート領域８をエピタキシャル成長によって形成したが、図９に示すように、チャネル層４へのｐ型不純物のイオン注入を行なうことで第３ゲート領域８を形成しても良い。また、第１実施形態では、凹部９を形成し、凹部９の底部からコンタクト領域１０が延設されるように構成しているが、図９に示すように、チャネル層４の表面から直接コンタクト領域１０を形成してもよい。このような構成の炭化珪素半導体装置においても、第１実施形態と同様の動作を行ない、第１実施形態と同様の効果を得ることが可能である。
【００５７】
なお、このような構成の炭化珪素半導体装置は、図４（ａ）に示す工程において、第３ゲート領域８が形成される予定位置にｐ型不純物をイオン注入すると共に、コンタクト領域１０が形成される予定位置にｐ型不純物をイオン注入すれば製造される。
【００５８】
（第３実施形態）
図１０に、本発明の第３実施形態における炭化珪素半導体装置の断面構成を示す。第１実施形態では、紙面左右に配置された電界集中領域５が互いに離間するような構成となっているが、図１０に示すように、電界集中領域５が接続された構成、すなわち、Ｊ−ＦＥＴ抵抗成分となる位置にも電界集中領域５が延設された構成とすることも可能である。
【００５９】
このようにすれば、Ｊ−ＦＥＴ抵抗を低減することが可能であり、より炭化珪素半導体装置のオン抵抗の低減を図ることが可能である。
【００６０】
（第４実施形態）
図１１に、本発明の第４実施形態における炭化珪素半導体装置の断面構成を示す。第３実施形態では、電界集中領域５が紙面左右に配置されたコンタクト領域１０の近傍に備えられて構成されているが、図１１に示すように、電界集中領域５がコンタクト領域５から離間するような構成としても良い。このようにしても、第３実施形態と同様の効果を得ることができる。ただし、電界集中領域５が第１、第２ゲート領域３、６の間に位置していることは必要とされる。
【００６１】
（第５実施形態）
図１２に、本発明の第５実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、図１２に示すように、第１実施形態で備えていた電界集中領域５をなくし、チャネル層４のうち第１ゲート領域３と第２ゲート領域６との間に位置する部分が他の部分（例えば、第２のＪ−ＦＥＴのチャネルとなる部分）よりも高濃度で構成されるようにしたものである。
【００６２】
このように構成しても、チャネル層４のうち高濃度とされた第１ゲート領域３と第２ゲート領域６との間に位置する部分が電界集中領域５と同様の働きを担い、第１実施形態と同様の効果を奏することができる。
【００６３】
（第６実施形態）
図１３に、本発明の第６実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、図１３に示すように、コンタクト領域１０を熱処理によって拡散させた低濃度コンタクト領域１０ａを備え、この低濃度コンタクト領域１０ａを介して第２ゲート領域６がソース電極１１に電気的に接続された構成としていることが第１実施形態と異なる。
【００６４】
このように、コンタクト領域１０を拡散させて低濃度コンタクト領域１０ａを形成するようにしても、第１実施形態と同様の効果を有する炭化珪素半導体装置とすることができる。
【００６５】
一方、低濃度コンタクト領域１０ａと電界集中領域５とが接触する場合があるが、このような場合であってもｐ+型で構成されるコンタクト領域１０とｎ+型で構成される電界集中領域５とによるＰＮジャンクションの間に低濃度コンタクト領域１０ａが配置された構成とされることから、ＰＮジャンクションの耐圧は確保される。
【００６６】
また、本実施形態における炭化珪素半導体装置の製造方法に関しては、第１実施形態に対してコンタクト領域１０を形成するためのイオン注入後に熱拡散工程を追加すればよく、他の工程に関しては第１実施形態と同様でよい。
【００６７】
なお、この製造工程に関し、上記第１実施形態では、第２ゲート領域６はコンタクト領域１０に接触し、電界集中領域５は接触しない構成とするために、第２ゲート領域６と電界集中領域５とを形成するマスクを変え、電界集中領域５の方が第２ゲート領域６よりもコンタクト領域１０から離間するようにしている。しかしながら、本実施形態のような構成であれば、電界集中領域５の方が第２ゲート領域６よりもコンタクト領域１０から離間した構成とする必要がないため、第２ゲート領域６と電界集中領域５とを形成するためのマスクを兼用することが可能である。
【００６８】
（第７実施形態）
図１４に、本発明の第７実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、図１４に示すように、第２ゲート領域６をコンタクト領域１０から切り離し、第２ゲート領域６をフローティング状態としたことが第１実施形態と異なる。このように第２ゲート領域６をフローティング状態とすることにより、第２ゲート領域６側からも空乏層を伸ばすことができ、耐圧を向上させることが可能となる。
【００６９】
また、ここでは第２ゲート領域６をフローティング状態としたが、第２ゲート領域６を第３ゲート領域８と同電位にすることも可能である。例えば、セルの外部まで第２ゲート領域６を引き出すことで、第３ゲート領域８と接合させれば良い。このようにすれば、第３ゲート領域８を駆動する際に第２ゲート領域６も駆動でき、これらの領域６、８から伸びる空乏層を同時に縮めることができるため、オン抵抗の低減を図ることが可能である。
【００７０】
なお、上記したように第２ゲート領域をフローティング状態としても第３ゲート領域８と同電位としても、いずれの場合であっても第１実施形態と同様の製造方法と同様にして炭化珪素半導体装置を製造することができる。ただし、本実施形態の場合には、第２ゲート領域６とコンタクト領域１０を接触させる必要がないため、第２ゲート領域６と電界集中領域５とを形成するためのマスクを兼用することができる。
【００７１】
（第８実施形態）
図１５に、本発明の第８実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、図１５に示すように、隣り合う第２ゲート領域６の間に電界集中領域５を配置したことが第１実施形態と異なる。このようにしても、第１実施形態と同様の効果を得ることが可能であると共に、第２ゲート領域６の間におけるＪ−ＦＥＴ抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。
【００７２】
なお、本実施形態における炭化珪素半導体装置の製造方法に関しては、第１実施形態で用いた電界集中領域５を形成するためのマスクのパターンを変更し、イオン注入条件を変更するのみで良く、その他は第１実施形態と同様である。
【００７３】
（第９実施形態）
図１６に、本発明の第９実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、図１６に示すように、セル部においては全面に電界集中領域５を形成しており、図１に示したコンタクト領域１０ではなく、セル部の外側において第１ゲート領域３をソース電極１１と電気的に接続させていることが第１実施形態と異なる。このような構成としても第１実施形態と同様の効果を得ることが可能である。
【００７４】
なお、本実施形態の炭化珪素半導体装置の製造方法に関しては、第１実施形態に対してコンタクト領域１０の構成工程を無くせば良く、その他は第１実施形態と同様である。ただし、第１実施形態と同様に電界集中領域５をイオン注入によって形成しても良いが、エピタキシャル成長によって形成することも可能である。
【００７５】
（第１０実施形態）
図１７に、本発明の第１０実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、図１７に示すように、第９実施形態に対して第１ゲート領域３の形成位置を変えたものである。具体的には、第２のＪ−ＦＥＴのＪ−ＦＥＴ領域の下方を塞ぐように第１ゲート領域３が配置され、第２ゲート領域６とソース電極１１とのコンタクト位置の下方において第１ゲート領域３が終端し、その部分が第１のＪ−ＦＥＴのチャネルとなるように構成されている。
【００７６】
このような構成とすれば、ｎ-型エピ層２側からのポテンシャルが第１ゲート領域３と第２ゲート領域６との間に形成される通路を通じて第２のＪ−ＦＥＴのチャネル領域側に上げって行くことになる。このため、ポテンシャルが第２のＪ−ＦＥＴのチャネル領域に達するまでの距離を稼ぐことができ、ポテンシャルが第２のＪ−ＦＥＴのチャネル領域に直接ぶつかることを防止することができる。これにより、耐圧を向上させることが可能となる。
【００７７】
一方、本実施形態の構造の場合、ソース−ドレイン間の電流経路に関しても距離が長くなることになるが、第９実施形態と比べて距離が長くなる領域に高濃度な電界集中領域５が形成された構成となっているため、オン抵抗に対する影響はほとんど無い。
【００７８】
なお、本実施形態の炭化珪素半導体装置の製造方法に関しては、第９実施形態に対して第１ゲート領域３を形成するためのマスクのパターンを変更するのみでよく、その他は第９実施形態と同様である。
【００７９】
（第１１実施形態）
図１８に、本発明の第１０実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、トレンチ型のシングルゲート駆動のＪ−ＦＥＴを備えた炭化珪素半導体装置に本発明の一実施形態を適用したものである。
【００８０】
図１８に示すように、ｎ+型ソース領域７を貫通し、隣り合う第２ゲート領域６の間まで達するトレンチ３０が形成されている。このトレンチ３０の内壁に第３ゲート領域８が備えられ、トレンチ３０内の第３ゲート領域８の表面にゲート電極１２が備えられた構成となっている。そして、チャネル層４のうちトレンチ３０の下方に位置する箇所に電界集中領域５が形成された構成となっている。その他の構成に関しては第１実施形態と同様である。
【００８１】
このようなトレンチ型のＪ−ＦＥＴを備えた炭化珪素半導体装置に関しても、第１実施形態と同様の動作を行ない、同様の効果を得ることができる。
【００８２】
図１８に示す炭化珪素半導体装置の製造工程を図１９〜図２４に示し、これらの図を用いて炭化珪素半導体装置の製造方法について説明する。ただし、第１実施形態と同様の部分に関しては図２〜図８を参照し、説明を省略する。
【００８３】
まず、図１９（ａ）〜図２１（ａ）に示す工程では、第１実施形態における図２（ａ）〜図４（ａ）と同様の工程を行ない、ｎ+型基板１の上にｎ-型エピ層２を形成したのち、ｎ-型エピ層２の表層部に第１ゲート領域３を形成すると共に、ｎ-型エピ層２の表面にチャネル層４を形成し、さらにチャネル層４の中層部に第２ゲート領域６を形成する。続いて、図２１（ｂ）以降の工程を行なう。
【００８４】
〔図２１（ｂ）に示す工程〕
チャネル層４の上にＬＴＯ膜２４を配置したのち、フォトリソグラフィによってＬＴＯ膜２４をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２４をマスクとしてイオン注入を行なう。具体的には、ｎ+型ソース領域７を形成する予定位置にｎ型不純物としてＰ又はＰ及びＮをイオン注入する。
【００８５】
その後、ＬＴＯ膜２４を除去したのち、加熱炉もしくはＲＴＡによるアニール処理を施すことで注入されたイオンを活性化させ、ｎ+型ソース領域７を形成する。
【００８６】
〔図２２（ａ）に示す工程〕
ｎ+型ソース領域７を含むチャネル層４の上にＬＴＯ膜２５を配置したのち、フォトリソグラフィによってＬＴＯ膜２５をパターニングにして所定領域を開口させる。そして、ＬＴＯ膜２５をマスクとしてエッチングを施す。これにより、ｎ+型ソース領域７を貫通し、第２ゲート領域６が形成された深さに達し、隣り合う第２ゲート領域６の間に配置されるようにトレンチ３０が形成される。
【００８７】
〔図２２（ｂ）に示す工程〕
続いて、ＬＴＯ膜２５を再びマスクとして用いたイオン注入を行ない、チャネル層４のうちトレンチ３０の下方に位置する箇所にｎ型不純物であるＰ又はＰ及びＮを注入する。その後、ＬＴＯ膜２５を除去したのち、加熱炉もしくはＲＴＡによるアニール処理を施すことで注入されたイオンを活性化させ、電界集中領域５を形成する。
【００８８】
〔図２３（ａ）に示す工程〕
トレンチ３０内およびチャネル層４の上にｐ＋型層をエピタキシャル成長させた後、ＣＭＰ（Chemical  mechanical  polishing）による平坦化工程を行ない、トレンチ３０内に第３ゲート領域８を残す。なお、ここでは第３ゲート８領域８をエピタキシャル成長させたが、イオン注入によって形成することも可能である。
【００８９】
〔図２３（ｂ）に示す工程〕
第３ゲート領域８およびチャネル層４の上にＬＴＯ膜２６を配置したのち、フォトリソグラフィによってＬＴＯ膜２６をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２６をマスクとしたエッチングを行い、第２ゲート領域６に連通する凹部９を形成する。
【００９０】
〔図２４（ａ）に示す工程〕
続いて、再びＬＴＯ膜２５をマスクてして用いたイオン注入を行ない、チャネル層４のうち凹部９の底面から第１ゲート領域３に接するようにｐ型不純物であるＢまたはＡｌを注入する。その後、ＬＴＯ膜２６を除去したのち、加熱炉もしくはＲＴＡによるアニール処理を施すことで注入されたイオンを活性化させ、コンタクト領域１０を形成する。
【００９１】
なお、このコンタクト領域１０の形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、本工程において熱拡散し難いＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００９２】
この後の工程については図示しないが、まず、基板表面側に層間絶縁膜１３を形成したのち、層間絶縁膜１３をパターニングすることで第３ゲート領域８やｎ+型ソース領域７と連通するコンタクトホールを形成する。その後、層間絶縁膜１３上に電極層を成膜したのち、電極層をパターニングすることでソース電極１１およびゲート電極１２を形成し、さらに、基板裏面側にドレイン電極１４を形成することで図１に示すＪ−ＦＥＴが完成する。
【００９３】
（第１２実施形態）
図２５に、本発明の第１２実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１１実施形態に示したトレンチ型のＪ−ＦＥＴに対して第９実施形態に示した電界集中領域５の構成を組み合わせたものである。このような構成としても第１１実施形態と同様の効果を得ることが可能である。
【００９４】
なお、本実施形態の炭化珪素半導体装置の製造方法に関しては、第１１実施形態に対してコンタクト領域１０の構成工程を無くせば良く、その他は第１１実施形態と同様である。ただし、第１１実施形態と同様に電界集中領域５をイオン注入によって形成しても良いが、エピタキシャル成長によって形成することも可能である。
【００９５】
（第１３実施形態）
図２６に、本発明の第１３実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１１実施形態に示したトレンチ型のＪ−ＦＥＴに対して第１０実施形態に示した第１ゲート領域３の配置を組み合わせたものである。このような構成とすれば、第１１実施形態に示すトレンチ型のＪ−ＦＥＴについて第１０実施形態と同様の効果を得ることができる。
【００９６】
なお、本実施形態の炭化珪素半導体装置の製造方法に関しては、第１１実施形態に対して第１ゲート領域３を形成するためのマスクのパターンを変更するのみでよく、その他は第１１実施形態と同様である。
【００９７】
（第１４実施形態）
図２７に、本発明の第１４実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１２実施形態に示したトレンチ型のＪ−ＦＥＴの第２ゲート領域６をエピタキシャル成長によって形成したものである。この炭化珪素半導体装置では、トレンチ内にｎ-型層３１を形成し、このｎ-型層３１の上に第３ゲート領域８を形成した構成としている。
【００９８】
このような構成によれば、第２、第３ゲート領域６、８の間に位置するｎ-型層３１をチャネル領域として第２のＪ−ＦＥＴが動作し、第１１実施形態と同様の効果を得ることができる。
【００９９】
なお、本実施形態の炭化珪素半導体装置の製造方法に関しては、ほぼ第１２実施形態と同様であるが、第２ゲート領域６をエピタキシャル成長によって形成したら、その後、第２ゲート領域６を貫通するようにトレンチ３０を形成し、このトレンチ３０内にｎ-型層３１を形成した後に第３ゲート領域８を形成することになる。
【０１００】
（第１５実施形態）
図２８に、本発明の第１５実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１４実施形態に示したトレンチ型のＪ−ＦＥＴに対して第１０実施形態に示した第１ゲート領域３の配置を組み合わせたものである。
【０１０１】
このような構成とすれば、第１４実施形態に示すトレンチ型のＪ−ＦＥＴについて第１０実施形態と同様の効果を得ることができる。
【０１０２】
なお、本実施形態の炭化珪素半導体装置の製造方法に関しては、第１４実施形態に対して第１ゲート領域３を形成するためのマスクのパターンを変更するのみでよく、その他は第１４実施形態と同様である。
【０１０３】
（第１６実施形態）
図２９に、本発明の第１６実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１１実施形態に示したトレンチ型のＪ−ＦＥＴに対して第５実施形態に示した構成、すなわち電界集中領域５をなくし、チャネル層４のうち第１、第２ゲート領域３、６の間に挟まれる部分が他の部分より高濃度で構成されるようにしたものである。
【０１０４】
このように構成しても第１１実施形態と同様の効果を得ることが可能である。このような構成の炭化珪素半導体装置の製造方法に関しては、ほぼ第１１実施形態と同様であるが、第１１実施形態で必要とされた電界集中領域５を形成するための工程を無くすことができる。
【０１０５】
なお、ここではチャネル層４のうち第１、第２ゲート領域３、６の間に挟まれる部分が他の部分より高濃度で構成されるようにしているが、この部分の濃度は隣り合う第１ゲート領域３の間の距離によって決定されるものであり、その距離を調整することにより、チャネル層４全域を同等の濃度としても上記効果を得ることができる。
【０１０６】
（第１７実施形態）
図３０に、本発明の第１７実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、プレーナ型のダブルゲート駆動のＪ−ＦＥＴに本発明の一実施形態を適用したものである。
【０１０７】
図３０に示すように、凹部９が段付き形状とされ、凹部９が第２ゲート領域６を貫通した構成となっており、その凹部９の底面からコンタクト領域１０が形成された構成となっている。すなわち、コンタクト領域１０から第２ゲート領域６が分離され、コンタクト領域１０には第１ゲート領域３のみが接続された構成となっている。そして、第１、第２、第３ゲート領域３、６、８のそれぞれに別々に接続された第１、第２、第３ゲート電極４１、４２、４３が備えられ、第１ゲート電極４１がソース電極１１と接続されて接地状態とされ、第２ゲート電極４２と第３ゲート電極４３とが互いに接続されて第２、第３ゲート領域６、８の電位を制御できるようになっている。その他の構成に関しては第１実施形態と同様である。
【０１０８】
このような構成によれば、第２、第３ゲート領域６、８への電圧印加により、第２、第３ゲート領域６、８の双方からの空乏層の伸び量を制御するダブルゲート駆動が成される。このようなダブルゲート駆動のＪ−ＦＥＴを備えた炭化珪素半導体装置においても第１実施形態と同様の効果を得ることができる。
【０１０９】
なお、本実施形態における炭化珪素半導体装置の製造方法は、ほぼ第１実施形態と同様であるが、第１実施形態で示した凹部９の形成工程を終えた後、もう一度、所定パターンのマスクを成膜し、そのマスクを用いたエッチングを施すことで凹部９が第２ゲート領域６を貫通するような構成としたのち、コンタクト領域１０を形成することになる。
【０１１０】
（第１８実施形態）
図３１に、本発明の第１８実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１７実施形態に対して凹部９を更に深くすることで図３０に示したコンタクト領域１０が無くても第１ゲート電極４１が第１ゲート領域３に直接接続されるようにしたものである。このような構成としても第１７実施形態と同様の効果を得ることができる。
【０１１１】
なお、このような炭化珪素半導体装置の製造方法は、ほぼ第１７実施形態と同様であるが、凹部９を形成する際のエッチング時に、凹部９が第１ゲート領域３まで達するようにし、上述したコンタクト領域１０を形成する工程を無くすことになる。
【０１１２】
（第１９実施形態）
図３２に、本発明の第１９実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１７実施形態に対して第３実施形態のように電界集中領域５がＪ−ＦＥＴ抵抗成分となる位置まで設けられたものを組み合わせたものである。このような構成とすることで、第１７実施形態に示したＪ−ＦＥＴに対しても第３実施形態と同様の効果を得ることができる。
【０１１３】
なお、このような炭化珪素半導体装置の製造方法は、第１７実施形態に対して電界集中領域５を形成するためのマスクパターンを変更するのみで良く、その他は第１７実施形態と同様である。
【０１１４】
（第２０実施形態）
図３３に、本発明の第２０実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１７実施形態に対して第４実施形態のように電界集中領域５をＪ−ＦＥＴ抵抗成分となる位置だけ設けたものを組み合わせたものである。このような構成とすることで、第１７実施形態で示したＪ−ＦＥＴに対しても第４実施形態と同様の効果を得ることができる。
【０１１５】
なお、このような炭化珪素半導体装置の製造方法は、第１７実施形態に対して電界集中領域５を形成するためのマスクパターンを変更するのみで良く、その他は第１７実施形態と同様である。
【０１１６】
（第２１実施形態）
図３４に、本発明の第２１実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１７実施形態に対して第５実施形態に示した構成、すなわち電界集中領域５を無くし、チャネル層４のうち第１、第２ゲート領域３、６の間に挟まれる部分が他の部分より高濃度で構成されるようにしたものである。
【０１１７】
このような構成としても第１７実施形態と同様の効果を得ることが可能である。なお、この場合においても炭化珪素半導体装置の製造方法に関しては、ほぼ第１７実施形態と同様であるが、第１７実施形態で必要とされた電界集中領域５を形成するための工程を無くすことができる。
【０１１８】
（第２２実施形態）
図３５に、本発明の第２２実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１７実施形態に対して第８実施形態に示した隣り合う第２ゲート領域６の間に電界集中領域５を配置する構成を組み合わせたものである。このようにしても、第１７実施形態と同様の効果を得ることが可能であると共に、第２ゲート領域６の間におけるＪ−ＦＥＴ抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。
【０１１９】
なお、本実施形態における炭化珪素半導体装置の製造方法に関しては、第１７実施形態で用いた電界集中領域５を形成するためのマスクのパターンを変更し、イオン注入条件を変更するのみで良く、その他は第１７実施形態と同様である。
【０１２０】
（第２３実施形態）
図３６に、本発明の第２３実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１７実施形態に対して第９実施形態に示した構成、すなわちセル部においては全面に電界集中領域５を形成し、セル部の外側において第１ゲート領域３をソース電極１１と電気的に接続させた構成を組み合わせたものである。このような構成としても第１７実施形態と同様の効果を得ることが可能である。なお、この場合には、第１ゲート領域３と接する第１ゲート電極がセル部の外側に配置された構成となり、セル外部において第１ゲート電極とソース電極１１とが接続された構成となる。
【０１２１】
また、本実施形態の炭化珪素半導体装置の製造方法に関しては、第１７実施形態に対してコンタクト領域１０の構成工程を無くせば良く、その他は第１７実施形態と同様である。ただし、第１７実施形態と同様に電界集中領域５をイオン注入によって形成しても良いが、エピタキシャル成長によって形成することも可能である。
【０１２２】
（第２４実施形態）
図３７に、本発明の第２４実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１７実施形態に対して、第１０実施形態に示した第１ゲート領域３の配置を組み合わせたものである。このような構成とすれば、第１７実施形態に示すＪ−ＦＥＴについて第１０実施形態と同様の効果を得ることができる。
【０１２３】
なお、本実施形態の炭化珪素半導体装置の製造方法に関しては、第１７実施形態に対して第１ゲート領域３を形成するためのマスクのパターンを変更するのみでよく、その他は第１７実施形態と同様である。
【０１２４】
（第２５実施形態）
図３８に、本発明の第２５実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、トレンチ型のダブルゲート駆動のＪ−ＦＥＴを備えた炭化珪素半導体装置に本発明の一実施形態を適用したものであり、第１１実施形態に示したトレンチ型のシングルゲート駆動のＪ−ＦＥＴを第１８実施形態に示したダブルゲート駆動構造としたものに相当する。
【０１２５】
つまり、第１１実施形態に対して、凹部９が第１ゲート領域３まで達するように構成されていること、第１、第２、第３ゲート領域３、６、８のそれぞれに別々に接続された第１、第２、第３ゲート電極４１、４２、４３が備えられていること、第１ゲート電極４１がソース電極１１と接続されて接地状態とされ、第２ゲート電極４２と第３ゲート電極４３とが互いに接続されて第２、第３ゲート領域６、８の電位を制御できるようになっていることが異なる。その他の構成に関しては第１１実施形態と同様である。
【０１２６】
このような構成のダブルゲート駆動のＪ−ＦＥＴを備えた炭化珪素半導体装置についても第１実施形態と同様の効果を得ることができる。
【０１２７】
なお、本実施形態における炭化珪素半導体装置の製造方法は、ほぼ第１１実施形態と同様であるが、第１１実施形態で示した凹部９の形成工程（図２３（ｂ）参照）を終えた後、もう一度、所定パターンのマスクを成膜し、そのマスクを用いたエッチングを施すことで凹部９が第２ゲート領域６を貫通するような構成とすることになる。
【０１２８】
（第２６実施形態）
図３９に、本発明の第２６実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第２５実施形態に対して電界集中領域５の形成範囲を広くしたものである。このようにしても第２５実施形態と同様の効果を得ることができる。
【０１２９】
なお、本実施形態における炭化珪素半導体装置の製造方法は、ほぼ第２５実施形態と同様であるが、チャネル層４を形成した後に所定のマスクを用いたイオン注入により電界集中領域５を形成することになる。
【０１３０】
（第２７実施形態）
図４０に、本発明の第２７実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１２実施形態に対して第２５実施形態に示したようなダブルゲート構造を採用したものである。このように、第１２実施形態の構成をダブルゲート構造とすることができ、第１２実施形態と同様の効果を得ることができる。なお、この場合には、第１ゲート領域３と接する第１ゲート電極がセル部の外側に配置された構成となり、セル外部において第１ゲート電極とソース電極１１とが接続された構成となる。
【０１３１】
（第２８実施形態）
図４１に、本発明の第２８実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１３実施形態に対して第２５実施形態に示したようなダブルゲート構造を採用したものである。このように、第１３実施形態の構成をダブルゲート構造とすることができ、第１３実施形態と同様の効果を得ることができる。なお、この場合にも第１ゲート領域３と接する第１ゲート電極がセル部の外側に配置された構成となり、セル外部において第１ゲート電極とソース電極１１とが接続された構成となる。
【０１３２】
（第２９実施形態）
図４２に、本発明の第２９実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１４実施形態に対して第２５実施形態に示したようなダブルゲート構造を採用したものである。このように、第１４実施形態の構成をダブルゲート構造とすることができ、第１４実施形態と同様の効果を得ることができる。なお、この場合にも第１ゲート領域３と接する第１ゲート電極がセル部の外側に配置された構成となり、セル外部において第１ゲート電極とソース電極１１とが接続された構成となる。
【０１３３】
（第３０実施形態）
図４３に、本発明の第３０実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第１５実施形態に対して第２５実施形態に示したようなダブルゲート構造を採用したものである。このように、第１５実施形態の構成をダブルゲート構造とすることができ、第１５実施形態と同様の効果を得ることができる。なお、この場合にも第１ゲート領域３と接する第１ゲート電極がセル部の外側に配置された構成となり、セル外部において第１ゲート電極とソース電極１１とが接続された構成となる。
【０１３４】
（第３１実施形態）
図４４に、本発明の第３１実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、シングルゲート構造のＪ−ＦＥＴを備えた炭化珪素半導体装置に本発明の一実施形態を適用したものである。この炭化珪素半導体装置について図３０に示す炭化珪素半導体装置と比較して説明する。
【０１３５】
図４４に示すように、本実施形態では隣り合う第２ゲート領域６の間隔が図３０と比べて狭められている。また、本実施形態ではｎ+型ソース領域７が図３０における第３ゲート領域８の位置に形成され、第３ゲート領域８が無くなった構成となっている。そして、第１ゲート領域３が第１ゲート電極４１を介してソース電極１１に接続されて接地状態とされ、第２ゲート領域６が第２ゲート電極４２を介して駆動されるようになっている。
【０１３６】
このような構造においては、第２ゲート領域６からの空乏層の伸び量に基づき、隣り合う第２ゲート領域６の間に形成されるチャネルの制御を行なう縦型Ｊ−ＦＥＴが構成される。この縦型Ｊ−ＦＥＴが上記各実施形態の第２のＪ−ＦＥＴに相当するものとなる。
【０１３７】
このように、第１、第２のＪ−ＦＥＴが両方とも縦型Ｊ−ＦＥＴとなるようなダブルゲート構造の炭化珪素半導体装置においても第１実施形態と同様の効果を得ることができる。
【０１３８】
なお、このような炭化珪素半導体装置の製造方法は、第１７実施形態とほぼ同様であり、チャネル層４に第２ゲート領域６や電界集中領域５を形成した後に、チャネル層４の表面にｎ+型層を成膜することでｎ+型ソース領域７を形成すれば良い。
【０１３９】
（第３２実施形態）
図４５に、本発明の第３２実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第３１実施形態に対して電界集中領域５の形成範囲を広くしたものである。このようにしても第３１実施形態と同様の効果を得ることができる。
【０１４０】
なお、本実施形態における炭化珪素半導体装置の製造方法は、ほぼ第３１実施形態と同様であり、電界集中領域５を形成するためのマスクのパターンを変更するのみで良い。
【０１４１】
（第３３実施形態）
図４６に、本発明の第３３実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第３１実施形態に対して第９実施形態に示した構成、すなわちセル部においては全面に電界集中領域５を形成し、セル部の外側において第１ゲート領域３をソース電極１１と電気的に接続させた構成を組み合わせたものである。このような構成としても第３１実施形態と同様の効果を得ることが可能である。
【０１４２】
なお、本実施形態の炭化珪素半導体装置の製造方法に関しては、第３１実施形態に対してコンタクト領域１０の構成工程を無くせば良く、その他は第３１実施形態と同様である。ただし、第３１実施形態と同様に電界集中領域５をイオン注入によって形成しても良いが、エピタキシャル成長によって形成することも可能である。
【０１４３】
（第３４実施形態）
図４７に、本発明の第３４実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第３１実施形態に対して、第１０実施形態に示した第１ゲート領域３の配置を組み合わせたものである。このような構成とすれば、第３１実施形態に示すＪ−ＦＥＴについて第１０実施形態と同様の効果を得ることができる。
【０１４４】
なお、本実施形態の炭化珪素半導体装置の製造方法に関しては、第３１実施形態に対して第１ゲート領域３を形成するためのマスクのパターンを変更するのみでよく、その他は第３１実施形態と同様である。
【０１４５】
（第３５実施形態）
図４８に、本発明の第３５実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第３１実施形態に対して、第４実施形態のように電界集中領域５をＪ−ＦＥＴ抵抗成分となる位置だけ設けたものを組み合わせたものである。このような構成とすることで、第３１実施形態に示すＪ−ＦＥＴについて第４実施形態と同様の効果を得ることができる。
【０１４６】
なお、本実施形態の炭化珪素半導体装置の製造方法に関しては、第３１実施形態に対して電界集中領域５を形成するためのマスクのパターンを変更するのみでよく、その他は第３１実施形態と同様である。
【０１４７】
（第３６実施形態）
図４９に、本発明の第３６実施形態における炭化珪素半導体装置の断面構成を示す。本実施形態は、第３１実施形態に対して、第５実施形態に示した構成、すなわち電界集中領域５をなくし、チャネル層４のうち第１、第２ゲート領域３、６の間に挟まれる部分が他の部分より高濃度で構成されるようにしたものである。このような構成とすれば、第３１実施形態に示すＪ−ＦＥＴについて第５実施形態と同様の効果を得ることができる。
【０１４８】
なお、この場合においても炭化珪素半導体装置の製造方法に関しては、ほぼ第３１実施形態と同様であるが、第３１実施形態で必要とされた電界集中領域５を形成するための工程をなくすことができる。
【０１４９】
（他の実施形態）
上記各実施形態では、第１、第２ゲート領域３、６における電位をｎ+型ソース領域７と同等にするシングルゲート構造の炭化珪素半導体装置について説明したが、第１、第２ゲート領域３、６の電位をｎ+型ソース領域７とは別に制御できるダブルゲート構成の炭化珪素半導体装置としてもよい。
【０１５０】
また、ドリフト領域２の濃度とチャネル層４の濃度とを独立に制御するようにすることも可能である。このようにすれば、ノーマリオンとノーマリオフのＦＥＴの設計を容易に行なうことができる。
【０１５１】
なお、上記実施形態では、ｎチャネル型の炭化珪素半導体装置に関して説明したが、勿論、各構成要素の導電型を逆にした炭化珪素半導体装置にも本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を示す図である。
【図３】図２に続く炭化珪素半導体装置の製造工程を示す図である。
【図４】図３に続く炭化珪素半導体装置の製造工程を示す図である。
【図５】図４に続く炭化珪素半導体装置の製造工程を示す図である。
【図６】図５に続く炭化珪素半導体装置の製造工程を示す図である。
【図７】図６に続く炭化珪素半導体装置の製造工程を示す図である。
【図８】図７に続く炭化珪素半導体装置の製造工程を示す図である。
【図９】本発明の第２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１０】本発明の第３実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１１】本発明の第４実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１２】本発明の第５実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１３】本発明の第６実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１４】本発明の第７実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１５】本発明の第８実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１６】本発明の第９実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１７】本発明の第１０実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１８】本発明の第１１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図１９】図１８に示す炭化珪素半導体装置の製造工程を示す図である。
【図２０】図１９に続く炭化珪素半導体装置の製造工程を示す図である。
【図２１】図２０に続く炭化珪素半導体装置の製造工程を示す図である。
【図２２】図２１に続く炭化珪素半導体装置の製造工程を示す図である。
【図２３】図２２に続く炭化珪素半導体装置の製造工程を示す図である。
【図２４】図２３に続く炭化珪素半導体装置の製造工程を示す図である。
【図２５】本発明の第１２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２６】本発明の第１３実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２７】本発明の第１４実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２８】本発明の第１５実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２９】本発明の第１６実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図３０】本発明の第１７実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図３１】本発明の第１８実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図３２】本発明の第１９実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図３３】本発明の第２０実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図３４】本発明の第２１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図３５】本発明の第２２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図３６】本発明の第２３実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図３７】本発明の第２４実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図３８】本発明の第２５実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図３９】本発明の第２６実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図４０】本発明の第２７実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図４１】本発明の第２８実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図４２】本発明の第２９実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図４３】本発明の第３０実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図４４】本発明の第３１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図４５】本発明の第３２実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図４６】本発明の第３３実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図４７】本発明の第３４実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図４８】本発明の第３５実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図４９】本発明の第３６実施形態における炭化珪素半導体装置の断面構成を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３…第１ゲート領域、４…チャネル層、
５…電界集中領域、６…第２ゲート領域、７…ｎ+型ソース領域、
８…第３ゲート領域、９…凹部、１０…コンタクト領域、１１…ソース電極、
１２…ゲート電極、１４…ドレイン電極、３０…トレンチ、３１…ｎ-型層、
４１〜４３…第１〜第３ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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