(57)【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成された第１ゲート絶縁膜を介して設けられ、電荷蓄積層と前記
電荷蓄積層上に形成されたゲート間絶縁膜を介して形成された制御ゲート電極を有する複
数のメモリセルゲートからなるメモリセルトランジスタ群と、
その複数のメモリセルゲートに隣接して前記半導体基板上に形成された第２ゲート絶縁
膜を介して設けられた選択ゲートからなる選択ゲートトランジスタと、
この選択ゲートの前記メモリセルゲートに隣接する側と反対の側面下方の半導体基板中
に設けられた第１拡散層と、
前記複数のメモリセルゲート間及び前記メモリセルゲートと前記選択ゲートとの間を埋
め込み、前記第１拡散層上に形成され、窒素を主成分としない第１絶縁膜と、
この第１絶縁膜上に形成された第２絶縁膜と、
この第２絶縁膜上に形成され、この第２絶縁膜とは主成分が異なる層間絶縁膜と、
この層間絶縁膜、前記第２絶縁膜、前記第１絶縁膜を貫いて、前記第１拡散層に接続さ
れたコンタクト電極とを有し、
前記第１絶縁膜に含有される水素の密度は、前記第２絶縁膜に含有される水素の密度よ
りも小さく、
前記第１絶縁膜は前記メモリセルゲート間での厚さは、前記第１拡散層の前記コンタク
ト電極に接する部分の厚さよりも厚く形成されていることを特徴とする特徴とする半導体
装置。
【請求項２】
半導体基板と、
この半導体基板上に形成された第１ゲート絶縁膜を介して設けられ、電荷蓄積層と前記
電荷蓄積層上に形成されたゲート間絶縁膜を介して形成された制御ゲート電極を有する複
数のメモリセルゲートからなるメモリセルトランジスタ群と、
その複数のメモリセルゲートに隣接して前記半導体基板上に形成された第２ゲート絶縁
膜を介して設けられた選択ゲートからなる選択ゲートトランジスタと、
この選択ゲートの前記メモリセルゲートに隣接する側と反対の側面下方の半導体基板中
に設けられた第１拡散層と、
前記複数のメモリセルゲート間及び前記メモリセルゲートと前記選択ゲートとの間を埋
め込み、前記第１拡散層上に形成され、窒素を主成分として含まない第１絶縁膜と、
この第１絶縁膜上に形成された第２絶縁膜と、
この第２絶縁膜上に形成され、この第２絶縁膜とは主成分が異なる層間絶縁膜と、
この層間絶縁膜、前記第２絶縁膜、前記第１絶縁膜を貫いて、前記第１拡散層に接続さ
れたコンタクト電極とを有し、
前記第１絶縁膜に存在する電荷に対するトラップの密度が前記第２絶縁膜に存在する電
荷に対するトラップの密度よりも小さく、
前記第１絶縁膜は前記メモリセルゲート間での厚さは、前記第１拡散層の前記コンタク
ト電極に接する部分の厚さよりも厚く形成されていることを特徴とする半導体装置。
【請求項３】
前記第１拡散層上での前記選択ゲート側面に付着した水平方向の前記第１絶縁膜の厚さ
が、前記メモリセルゲート間の距離の半分よりも大きく形成されていることを特徴とする
請求項１または請求項２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成された第１ゲート絶縁膜を介して設けられ、電荷蓄積層と前記
電荷蓄積層上に形成されたゲート間絶縁膜を介して形成された制御ゲート電極を有するメ
モリセルゲートが複数配置された第１メモリセルトランジスタ群、前記第１メモリセルト
ランジスタ群を挟んで前記半導体基板中に設けられた第１拡散層、この第１拡散層に接し
、前記半導体基板上に形成された第２ゲート絶縁膜を介して形成された選択ゲートを有す
る第１選択トランジスタとを備えた第１メモリセルアレイと、
前記半導体基板上に形成された前記第１ゲート絶縁膜を介して設けられた前記メモリセ
ルゲートが複数配置された第２メモリセルトランジスタ群、前記第２メモリセルトランジ
スタ群を挟んで前記半導体基板中に設けられた第２拡散層、この第２拡散層に接し、前記
半導体基板上に形成された前記第２ゲート絶縁膜を介して形成された選択ゲートを有する
第２選択トランジスタとを備えた第２メモリセルアレイと、
前記第１メモリセルアレイと前記第２メモリセルアレイ間の前記半導体基板中に形成さ
れた第３拡散層と、
前記メモリセルゲート間を埋め込み、前記第１メモリセルアレイ、前記第２メモリセル
アレイ間の前記半導体基板上に形成され、前記メモリセルゲート間での厚さが前記第１メ
モリセルアレイ、前記第２メモリセルアレイ間での厚さよりも厚く形成され、窒素を主成
分として含まない第１絶縁膜と、
この第１絶縁膜上に設けられた第２絶縁膜と、
この第２絶縁膜上に形成され、この第２絶縁膜とは主成分が異なる層間絶縁膜と、
この層間絶縁膜、前記第２絶縁膜、前記第１絶縁膜を貫いて前記第１メモリセルアレイ
、前記第２セルアレイ間の前記第３拡散層に接続されたコンタクト電極とを具備し、
前記第１絶縁膜に含有される水素の密度は、前記第２絶縁膜に含有される水素の密度よ
りも小さいことを特徴とする半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成された第１ゲート絶縁膜を介して設けられ、電荷蓄積層と前記
電荷蓄積層上に形成されたゲート間絶縁膜を介して形成された制御ゲート電極を有するメ
モリセルゲートが複数配置された第１メモリセルトランジスタ群、前記第１メモリセルト
ランジスタ群を挟んで前記半導体基板中に設けられた第１拡散層、この第１拡散層に接し
、前記半導体基板上に形成された第２ゲート絶縁膜を介して形成された選択ゲートを有す
る第１選択トランジスタとを備えた第１メモリセルアレイと、
前記半導体基板上に形成された前記第１ゲート絶縁膜を介して設けられた前記メモリセ
ルゲートが複数配置された第２メモリセルトランジスタ群、前記第２メモリセルトランジ
スタ群を挟んで前記半導体基板中に設けられた第２拡散層、この第２拡散層に接し、前記
半導体基板上に形成された前記第２ゲート絶縁膜を介して形成された選択ゲートを有する
第２選択トランジスタとを備えた第２メモリセルアレイと、
前記第１メモリセルアレイと前記第２メモリセルアレイ間の前記半導体基板中に形成さ
れた第３拡散層と、
前記メモリセルゲート間を埋め込み、前記第１メモリセルアレイ、前記第２メモリセル
アレイ間の前記半導体基板上に形成され、前記メモリセルゲート間での厚さが前記第１メ
モリセルアレイ、前記第２メモリセルアレイ間での厚さよりも厚く形成され、窒素を主成
分として含まない第１絶縁膜と、
この第１絶縁膜上に設けられた第２絶縁膜と、
この第２絶縁膜上に形成され、この第２絶縁膜とは主成分が異なる層間絶縁膜と、
この層間絶縁膜、前記第２絶縁膜、前記第１絶縁膜を貫いて前記第１メモリセルアレイ
、前記第２セルアレイ間の前記第３拡散層に接続されたコンタクト電極とを具備し、
前記第１絶縁膜に存在する電荷に対するトラップの密度が前記第２絶縁膜に存在する電
荷に対するトラップの密度よりも小さいことを特徴とする半導体装置。
【請求項６】
前記第１メモリセルアレイ及び前記第２メモリセルアレイにおける前記メモリセルゲー
ト相互の間隔が前記第１選択トランジスタの選択ゲートと前記第２選択トランジスタの選
択ゲートの間隔よりも小さいことを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記第１絶縁膜は酸化シリコン膜、シリコンのオキシナイトライド膜又は酸化したシリ
コン窒化膜のいずれかから選ばれた材料であることを特徴とする請求項１乃至６いずれか
１項記載の半導体装置。
【請求項８】
前記第２絶縁膜は窒化シリコン膜であることを特徴とする請求項１乃至７いずれか１項
記載の半導体装置。
【請求項９】
半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して形成された電荷蓄積層と前記電荷蓄積層上に形成されたゲー
ト間絶縁膜を介して形成された制御ゲート電極を有するメモリセルゲートが複数配置され
た第１メモリセルゲート群、この第１メモリセルゲート群を挟んで前記ゲート絶縁膜上に
形成された第１選択ゲート対と、前記ゲート絶縁膜を介して前記メモリセルゲートが複数
配置された第２メモリセルゲート群、この第２メモリセルゲート群を挟んで前記ゲート絶
縁膜上に形成された第２選択ゲート対とを形成する工程と、
前記第１メモリセルゲート群、第１選択ゲート対、第２メモリセルゲート群、第２選択
ゲート対をマスクに前記半導体基板中に複数個の拡散層を形成する工程と、
前記半導体基板全面上に窒素を主成分として含まない第１絶縁膜を形成して、第１メモ
リセルゲート群及び前記第２メモリセルゲート群のそれぞれのゲート間を埋め込み、かつ
、前記第１選択ゲート対と前記第２選択ゲート対が隣接する拡散層上では前記第１メモリ
セルゲート群及び前記第２メモリセルゲート群のそれぞれのゲート間よりも薄い第１膜厚
となる部分を有するように前記第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、含有される水素の密度が前記第１絶縁膜よりも大きい第２絶縁膜
を形成する工程と、
この第２絶縁膜上に第２絶縁膜に対するエッチング選択比が大きい層間絶縁膜を形成す
る工程と、
前記第１絶縁膜が前記第１膜厚となる部分の前記拡散層上の前記層間絶縁膜、前記第２
絶縁膜及び前記第１絶縁膜をエッチングして、コンタクト開口を形成する工程と、
このコンタクト開口に導電材を埋め込み、前記第１選択ゲート対と前記第２選択ゲート
対が隣接する前記拡散層と接続する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して形成された電荷蓄積層と前記電荷蓄積層上に形成されたゲー
ト間絶縁膜を介して形成された制御ゲート電極を有するメモリセルゲートが複数配置され
た第１メモリセルゲート群、この第１メモリセルゲート群を挟んで前記ゲート絶縁膜上に
形成された第１選択ゲート対と、前記ゲート絶縁膜を介して前記メモリセルゲートが複数
配置された第２メモリセルゲート群、この第２メモリセルゲート群を挟んで前記ゲート絶
縁膜上に形成された第２選択ゲート対とを形成する工程と、
前記第１メモリセルゲート群、第１選択ゲート対、第２メモリセルゲート群、第２選択
ゲート対をマスクに前記半導体基板中に複数個の拡散層を形成する工程と、
前記半導体基板全面上に窒素を主成分として含まない第１絶縁膜を形成して、第１メモ
リセルゲート群及び前記第２メモリセルゲート群のそれぞれのゲート間を埋め込み、かつ
、前記第１選択ゲート対と前記第２選択ゲート対が隣接する拡散層上では前記第１メモリ
セルゲート群及び前記第２メモリセルゲート群のそれぞれのゲート間よりも薄い第１膜厚
となる部分を有するように前記第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、存在する電荷に対するトラップの密度が前記第１絶縁膜よりも大
きい第２絶縁膜を形成する工程と、
この第２絶縁膜上に第２絶縁膜に対するエッチング選択比が大きい層間絶縁膜を形成す
る工程と、
前記第１絶縁膜が前記第１膜厚となる部分の前記拡散層上の前記層間絶縁膜、前記第２
絶縁膜及び前記第１絶縁膜をエッチングして、コンタクト開口を形成する工程と、
このコンタクト開口に導電材を埋め込み、前記第１選択ゲート対と前記第２選択ゲート
対が隣接する前記拡散層と接続する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は、素子分離領域とトランジスタとを有する半導体装置及びその製造方法に関す
るもので、特に素子分離領域及びトランジスタ近傍にコンタクトが形成された半導体装置
及びその製造方法に関するものである。
【技術分野】
【０００２】
従来、半導体メモリとしては例えばデータの書き込み・消去を電気的に行う、ＥＥＰＲ
ＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅ
ａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）が知られている。このＥＥＰＲＯＭでは、互いに交差す
る行線と列線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成され
ている。メモリセルには、通常、浮遊ゲートと制御ゲートとを積層してなる積層ゲート構
造のＭＯＳトランジスタが用いられる。
【０００３】
ＥＥＰＲＯＭの中でも大容量のメモリに向く方式として図１７に示すようなＮＡＮＤ型
ＥＥＰＲＯＭが知られている。ここで、図１５は図１７の“Ｉ−Ｊ”線上での断面を示す
図であり、図１６は図１７の“Ｋ−Ｌ”線上での断面を示す図である。
【０００４】
図１５に示されるようにＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイでは複数のメモリ
セルトランジスタが直列に接続され、その一方側にドレイン側選択ゲートトランジスタ５
３、他方側にソース側選択ゲートトランジスタ５４が接続される。半導体基板５０上の一
部にはウエル５１が設けられ、その中にストライプ状の素子領域５５が形成されている。
各素子領域５５は素子分離領域５６により分離されている。素子領域５５上に、積層ゲー
ト構造を有する複数のセルトランジスタがマトリクス状に配置されている。
【０００５】
各メモリセルは、素子領域５５上のゲート絶縁膜５７上に設けられたゲート電極部５２
を有しており、ゲート電極部５２は、電荷蓄積層となる浮遊ゲート電極５８、ゲート間絶
縁膜５９、制御ゲート電極６０、ゲートマスク材７０が積層されて構成されている。さら
に制御ゲート電極６０は行線方向における他のゲート電極との間でそれぞれ共有されて、
ワード線６１となっている。
【０００６】
各メモリセルのソースとドレインは素子領域上に設けられた拡散層領域６２を介して互
いに直列に接続されている。複数のメモリセルが直列に接続されて１つのＮＡＮＤセル（
メモリセルユニット）が形成されている。
【０００７】
ＮＡＮＤセルの各ビット線方向の両端には、ドレイン側選択ゲートトランジスタ５３お
よびソース側選択ゲートトランジスタ５４が接続されている。それぞれの選択ゲートトラ
ンジスタはゲート絶縁膜５７に設けられたゲート電極を有し、ＮＡＮＤセルとは拡散層領
域６２を介して接続されている。また選択ゲートトランジスタは浮遊ゲート電極に電位を
供給できるようになっており、一般的なＭＯＳＦＥＴと同様に機能し、その積層ゲート構
造はメモリセルトランジスタと同様である。
【０００８】
またドレイン側選択ゲートトランジスタの、ＮＡＮＤセルとは反対側の素子領域５５中
にはビット線コンタクト拡散層６２が設けられている。このビット線コンタクト拡散層６
２には、ビット線コンタクト６３が接続されている。このビット線コンタクト６３はビッ
ト線６４に接続されている。
【０００９】
各ゲート５２、５３，５４表面上には、後酸化膜６５が形成されている。この後酸化膜
６５表面上、拡散層６２上、ドレインコンタクト拡散層６２上、及びソース側選択ゲート
５４のメモリセルと反対側のソース拡散層６６上には、シリコン窒化膜６７が形成されて
いる。このシリコン窒化膜６７表面上には、層間絶縁膜６８が形成され、その上表面は平
坦化されている。
【００１０】
ここで、ビット線コンタクト６３は、ゲート絶縁膜５７、シリコン窒化膜６７、及び層
間絶縁膜６８を貫いて形成されていて、ビット線６４は層間絶縁膜６８上に形成されてい
る。ビット線は、列方向に隣接するＮＡＮＤセル間で分離されて設けられている。
【００１１】
またソース側選択ゲートトランジスタの、ＮＡＮＤセルとは反対側に形成されたソース
拡散層６６は、ソース線である。ソース線は、浮遊ゲートの一端が引き伸ばされた部分に
コンタクトが接続され、ゲート電極よりも上層に設けられている。ソース線は、列方向に
隣接するＮＡＮＤセル同士で接続されている。
【００１２】
次に、図１６に示される断面では、半導体基板５０上のウエル５１中に設けられた素子
領域５５の上面を分断するように複数の素子分離領域５６が形成されている。この素子分
離領域５６で挟まれた素子領域５５全面にビット線コンタクト６３が接続されている。素
子分離領域５６上には、シリコン窒化膜６７が形成され、その上には、層間絶縁膜６８が
形成されている。これら層間絶縁膜６８、シリコン窒化膜６７を貫いて、ビット線コンタ
クト６８が形成されている。このビット線コンタクト６８上にはビット線配線６４が形成
されている。
【００１３】
次に、図１５乃至図１７に示された従来の半導体装置の製造方法を図１８乃至図２０を
用いて説明する。
【００１４】
まず、図１８に示されるように、シリコンからなる半導体基板５０上に素子分離領域（
図示せず）に囲まれた素子領域５５を形成し、その上に、ゲート絶縁膜５７、浮遊ゲート
電極材５８、浮遊ゲート・制御ゲート間絶縁膜５９を形成し、その上に制御ゲート電極６
０、ゲートマスク材７０を堆積する。続いてフォトリソグラフィー法によりゲートをパタ
ーニングし、エッチングして、メモリセルゲート５２及び選択ゲート５３，５４を形成す
る。
【００１５】
次に、後酸化を行って、後酸化膜６５を積層構造のゲート電極周囲に形成する。
【００１６】
次に、ソース・ドレイン拡散層を形成するための不純物をイオン注入により行う。
【００１７】
次に、図１９に示されるように、例えば厚さ４０ｎｍ程度のシリコン窒化膜６７を堆積
する。このときシリコン窒化膜６７はゲート電極側壁も覆うように形成される。
【００１８】
さらに層間絶縁膜６８を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  
Ｐｏｌｉｓｈｉｎｇ）法や、熱処理を加えて層間絶縁膜６８を流動させ、層間絶縁膜６８
を平坦化し、またゲート電極間に層間絶縁膜６８を埋め込む。
【００１９】
次に図２０に示すように、ドレイン側選択ゲート５３に隣接したビット線コンタクト拡
散層５３にコンタクトをとるためのコンタクトホール７１を層間絶縁膜６８、シリコン窒
化膜６７、及びゲート酸化膜５７中に形成する。
【００２０】
次に、続いてコンタクトホール７１に金属あるいは低抵抗の半導体を埋め込んだ後に金
属配線を形成することによって、図１５に示すような半導体装置が完成する。
【００２１】
以上に示したとおり、従来の半導体装置ではゲート電極形成後に、表面全体を覆うシリ
コン窒化膜６７を形成するようにしている。このシリコン窒化膜６７が必要である理由を
以下に述べる。
【００２２】
図１６や図１７に示したように、ビット線コンタクト６３は、素子領域５５に対してほ
とんど余裕がないように設計されている。すなわち、素子領域５５の幅一杯にビット線コ
ンタクト６３が設けられている。なお、素子領域５５の幅よりもビット線コンタクト６３
の幅が大きい場合もある。これは、セルアレイの面積をできるたけ縮小できるようにする
ためである。
【００２３】
このような半導体装置においては、コンタクトの形成位置がマスクの位置合わせずれな
どの理由により、素子分離領域上にかかってしまうような場合でもビット線コンタクトが
素子分離領域へ突き抜けないようにしなければならない。ビット線コンタクトが素子分離
領域を突き抜けてしまうと、その部分における接合リーク電流の原因になったり、素子分
離耐圧の低下の原因になったりするためである。
【００２４】
もしシリコン窒化膜がない半導体装置の場合、図２１に示すようにビット線コンタクト
を開口する際の層間絶縁膜６８のエッチングにより、素子分離領域５６の絶縁膜も同時に
エッチングされ、コンタクトホール７１が素子分離領域５６を突き抜けてしまう可能性が
ある。この場合、図２１に示される合わせずれＭの長さ分、素子分離領域５６内にビット
線コンタクト６８が入り込んで形成される。この素子分離領域５６内にビット線コンタク
ト６８が入り込んで形成された部分は、素子領域５５と導通してしまい、ソース・ドレイ
ン拡散層６２以外での接続がなされてしまい、トランジスタ特性が損なわれてしまう。
【００２５】
これは一般にコンタクトホール７１開口時のエッチングはプロセスばらつきなどが存在
しても開口されるようにある程度エッチングを余分に行うこと、また一般に層間絶縁膜と
素子分離領域の絶縁膜はシリコン酸化膜で形成されるため、層間絶縁膜のみを選択的にエ
ッチングすることが困難であることが原因である。このような状態は、素子領域の幅とビ
ット線コンタクトの幅の大きさが近い場合に発生する可能性が高い。
【００２６】
このような現象を防止するために、従来の半導体装置では先に説明した通り、シリコン
窒化膜６７を用いる。これを用いて、微細化された半導体装置において、コンタクト開口
時のエッチングにシリコン酸化膜とシリコン窒化膜の選択性を持たせておくことによって
、図２２に示すように位置合わせずれＭが生じていても、いったんエッチングをシリコン
窒化膜６７の上で止めることができる。
【００２７】
こうしてシリコン窒化膜６７の上に達するコンタクトホールを開口した後、エッチング
の条件を切り換えてシリコン窒化膜６７をエッチングし、さらに条件を切り換えて基板上
のシリコン酸化膜をエッチングすることによって、ソース・ドレイン拡散層の上のコンタ
クトホール７１を完全に開口する。
【００２８】
このようにして拡散層とのコンタクトをとるためのビット線コンタクトホール７１を開
口することによって、素子分離領域５６が大きくエッチングされるのを防止できる。この
ようにシリコン窒化膜６７がエッチングストッパーとして機能することによりコンタクト
ホール７１が素子分離領域５６を突き抜けてしまうことを防止している。
【発明の開示】
【発明が解決しようとする課題】
【００２９】
以上のような従来の半導体装置では、以下の課題が生じる。
【００３０】
従来のシリコン窒化膜を用いた半導体記憶装置では、シリコン窒化膜中には多量の水素
が含まれており、この水素がシリコン酸化膜中に取り込まれると、シリコン基板との界面
にＳｉ−Ｈ結合などの構造欠陥が生じやすくなる。このＳｉ−Ｈ結合は結合エネルギーが
Ｓｉ−Ｏ結合の結合エネルギーに比べて弱い。
【００３１】
ここで、不揮発性半導体記憶装置などでは、メモリ書き込み・消去の動作時には、制御
ゲートとチャネルとの間に強い電界を印加し、ゲート絶縁膜にトンネル電流を流して、浮
遊ゲートへ電荷を注入あるいは除去する動作が行われる。このような動作では、ゲート絶
縁膜近傍にトンネル電流が流れると、電気的ストレスが加わることになる。
【００３２】
ゲート絶縁膜近傍に水素含有量が多い膜があると、水素がシリコン酸化膜中に取り込ま
れてシリコン基板との界面にＳｉ−Ｈ結合などの構造欠陥が生じやすくなる。
【００３３】
この構造欠陥が電気的ストレスなどにより切断されると電荷に対するトラップとして作
用し、特にゲート絶縁膜となっているシリコン酸化膜、あるいはゲート絶縁膜近傍の後酸
化膜などにこのトラップが発生すると、トランジスタの閾値電圧の変動、シリコン酸化膜
耐圧の低下といった電気特性の劣化の原因となる。
【００３４】
また、ソース・ドレイン拡散層の表面を覆う後酸化膜のトラップへ電荷が捕獲されると
、基板表面付近の拡散層が空乏化し、その結果ソース・ドレインの寄生抵抗が大きくなり
、トランジスタのオン電流の低下を招くことがある。
【００３５】
またシリコン窒化膜中にも電荷に対するトラップが多数存在することが一般に知られて
いる。特にソース・ドレイン拡散層の表面を覆うシリコン窒化膜中のトラップへ電荷が捕
獲されると、基板表面付近の拡散層が空乏化し、その結果、ソース・ドレインの寄生抵抗
が大きくなり、トランジスタのオン電流の低下を招くことがある。
【００３６】
またゲート絶縁膜近傍のシリコン窒化膜中に電荷が捕獲されると、トランジスタのしき
い値電圧の変動、シリコン酸化膜耐圧の低下といった電気特性の劣化の原因となる。
【００３７】
このような課題は、ゲート長が０．２μｍ程度よりも小さくなる場合に特に顕著となる
。すなわち、ゲート全体に占めるゲート絶縁膜近傍のトラップの発生しているシリコン酸
化膜や後酸化膜、シリコン窒化膜の割合が大きい場合に、顕著となる。
【００３８】
上記のようにコンタクトホールのエッチングのためにシリコン窒化膜が必要である一方
、電気特性に対してはシリコン窒化膜の悪影響が見られるため、半導体装置の歩留まりと
信頼性の向上を両立させることが困難であった。
【００３９】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００４０】
特に、本発明の目的は、高信頼性で高歩留まりの半導体装置及びその製造方法を提供す
ることができる
【課題を解決するための手段】
【００４１】
半導体基板と、この半導体基板上に形成された第１ゲート絶縁膜を介して設けられ、電
荷蓄積層と前記電荷蓄積層上に形成されたゲート間絶縁膜を介して形成された制御ゲート
電極を有する複数のメモリセルゲートからなるメモリセルトランジスタ群と、その複数の
メモリセルゲートに隣接して前記半導体基板上に形成された第２ゲート絶縁膜を介して設
けられた選択ゲートからなる選択ゲートトランジスタと、この選択ゲートの前記メモリセ
ルゲートに隣接する側と反対の側面下方の半導体基板中に設けられた第１拡散層と、前記
複数のメモリセルゲート間及び前記メモリセルゲートと前記選択ゲートとの間を埋め込み
、前記第１拡散層上に形成され、窒素を主成分としない第１絶縁膜と、この第１絶縁膜上
に形成された第２絶縁膜と、この第２絶縁膜上に形成され、この第２絶縁膜とは主成分が
異なる層間絶縁膜と、この層間絶縁膜、前記第２絶縁膜、前記第１絶縁膜を貫いて、前記
第１拡散層に接続されたコンタクト電極とを有し、前記第１絶縁膜に含有される水素の密
度は、前記第２絶縁膜に含有される水素の密度よりも小さく、前記第１絶縁膜は前記メモ
リセルゲート間での厚さは、前記第１拡散層の前記コンタクト電極に接する部分の厚さよ
りも厚く形成されていることを特徴とする特徴としている。
【発明の効果】
【００４２】
本発明によれば、コンタクトホール開口のためのエッチングのプロセスマージンを向上
させつつ、トランジスタのしきい値電圧の変動やゲート絶縁膜における耐圧の低下といっ
た電気特性の劣化を防止することができるため、高信頼性で高歩留まりの半導体装置及び
その製造方法を提供することができる。
【発明を実施するための最良の形態】
【００４３】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付している。ただし、図面は模式的なもの
であり，厚みと平面寸法との関係、各層の厚みの比率等は、現実のものとは異なる。従っ
て、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互
間においても互いの寸法の関係や比率が異なる部分が含まれている。
【００４４】
［第１の実施形態］
本実施の形態を図１乃至図９を用いて説明する。以下の通り、本実施の形態をＮＡＮＤ
フラッシュメモリに適用して説明する。図３には、本実施の形態の平面図が示される。図
３の“Ａ−Ｂ”線上での断面が図１に相当し、“Ｃ−Ｄ”線上での断面が図２に相当する
。
【００４５】
図３に示されるように、図中左右方向に８本のワード線１が互いに平行に配置されてい
る。このワード線１を間に挟むように互いに平行にドレイン側選択ゲート２と、ソース側
選択ゲート３が形成されている。
【００４６】
これら、ワード線１、ドレイン側選択ゲート２、ソース側選択ゲート３に直交して複数
のビット線配線４が形成されている。
【００４７】
このビット線配線４の下方には素子領域５がそれぞれ形成されている。
【００４８】
この素子領域５を互いに分離する素子分離領域６が素子領域５に平行に形成されている
。
【００４９】
１本のビット線配線５と、８本のワード線１と、ドレイン側選択ゲート２と、ソース側
選択ゲート３及びそれぞれのゲートの間の素子領域５中の拡散層１８が１つのメモリセル
アレイを構成する。
【００５０】
ここで、ドレイン側選択ゲートに隣接する素子領域にはビット線コンタクト２３が形成
されている。
【００５１】
１つのメモリセルアレイは、ビット線コンタクト２３を介して他のメモリセルアレイに
ビット線配線５方向に隣接している。さらにソース線選択ゲート側でもワード線１に平行
している素子領域５を挟んで、他のメモリセルアレイとビット線配線５方向に隣接してい
る。
【００５２】
図１に示される断面では、１つのメモリセルアレイ中にある８つのメモリセルは、半導
体基板１０上に設けられたウエル１１中の素子領域５上のゲート絶縁膜１２上に設けられ
たメモリセルゲート電極１３を有している。各メモリセルゲート電極１３は、電荷蓄積層
となる浮遊ゲート電極１４、浮遊ゲート１４上に形成されたゲート間絶縁膜１５、ゲート
間絶縁膜１５上に形成された制御ゲート電極１６、この制御ゲート電極１６上に形成され
たゲートマスク材１７を有している。このメモリセルゲート電極１３のうち、制御ゲート
電極１６は図３に示される左右方向である行線方向における他のメモリセルゲート電極と
の間でそれぞれ共有されて、ワード線１となっている。
【００５３】
各メモリセルのソースとドレインは素子領域上に設けられた拡散層領域１８を介して互
いに直列に接続されている。複数のメモリセルが直列に接続されて１つのメモリセルアレ
イであるＮＡＮＤセル（メモリセルユニット）が形成されている。
【００５４】
さらに８つのメモリセルの左端には、ドレイン側選択ゲート１９がゲート絶縁膜１２上
に形成されている。このドレイン側選択ゲート１９はメモリセルゲート１３と同様の積層
構造となっているが、各層の幅がメモリセルゲートよりも大きく形成されている。ドレイ
ン側選択ゲートのメモリセルと反対側の素子領域５中には、ビット線コンタクト拡散層２
０が形成されている。
【００５５】
さらに８つのメモリセルの右端には、ソース側選択ゲート２１がゲート絶縁膜１２上に
形成されている。このソース側選択ゲート２１はメモリセルゲート１３と同様の積層構造
となっているが、各層の幅がメモリセルゲートよりも大きく形成されていて、ドレイン側
選択ゲートと同様の幅となっている。
【００５６】
図１において、ソース線選択ゲート２１のソース・ドレイン拡散層１８のメモリセルゲ
ート１３側と反対側はソース線２２となっていて、図面表面に対して垂直に延びている。
ソース線２２は、図３に示される左右方向である行方向に隣接するＮＡＮＤセル同士で接
続されている。
【００５７】
各メモリセルゲート１３と、その両端の素子領域に設けられた拡散層１８とで、メモリ
セルトランジスタが構成される。
【００５８】
さらに、ドレイン側選択ゲートとそのメモリセル側の素子領域５に設けられた拡散層１
８と、ビット線コンタクト拡散層２０とで、ドレイン側選択トランジスタが構成される。
【００５９】
さらに、ソース側選択ゲートとそのメモリセル側の素子領域５に設けられた拡散層１８
と、ソース線２２とで、ソース側選択トランジスタが形成される。
【００６０】
図３では、ソース線選択ゲート３間に挟まれ、ビット線配線４に直交する素子領域５が
ソース線２２に相当する。
【００６１】
このようにメモリセルトランジスタは互いにコンタクト無しで、直列に接続されている
。それぞれの選択ゲートトランジスタはＮＡＮＤセルとは拡散層１８を介して接続されて
いる。このように、ＮＡＮＤセルの各ビット線方向の両端には、ドレイン側選択ゲートト
ランジスタ１９及びソース側選択ゲートトランジスタ２１が接続されている。
【００６２】
また選択トランジスタは浮遊ゲート電極に電位を供給できるようになっており、一般的
なＭＯＳＦＥＴと同様に機能する。
【００６３】
またドレイン側選択トランジスタの、ＮＡＮＤセルとは反対側のビット線コンタクト拡
散層２０にはビット線コンタクト電極２３が設けられている。
【００６４】
ここで、各ゲート１３，１９，２１の表面は後酸化膜２４で覆われている。この後酸化
膜２４及びゲート酸化膜１２上には、第１絶縁膜２５が設けられている。第１絶縁膜２５
の厚さは例えば、約０．１μｍ程度以上であり、窒素を主成分として含有していない。第
１絶縁膜２５はメモリセルトランジスタのゲート電極１３相互の間を埋め込むように設け
られている。第１絶縁膜２５は水素含有量が少なく、電荷に対するトラップが少ないもの
が適している。例えばシリコン酸化膜やオキシナイトライド膜や酸化したシリコン窒化膜
などが利用できる。
【００６５】
ここで、「埋め込む」とは、完全に埋め尽くすことだけを意味するものではなく、内部
にボイド、巣などの空隙を含んでいてもその作用、効果に変わりは無いので、空隙を含む
ことも意味する。
【００６６】
ここで、ゲート電極同士の間隔は例えば、約０．２μｍ程度、ゲート幅は約０．２μｍ
程度、高さは約０．６μｍ程度である。
【００６７】
ゲート電極相互の間隔は、メモリセルゲート１３同士では小さく、ビット線コンタクト
２３を挟んだ選択ゲート１９同士では大きくなっている。メモリセルゲート１３同士のゲ
ート電極の間隔はセルアレイ全体の面積に強くかかわるため、面積縮小のために間隔を小
さくしている。一方で、隣接するメモリセルアレイの選択ゲート間はビット線コンタクト
が形成されているため、間隔が広くとられている。
【００６８】
この第１絶縁膜２５上には第２絶縁膜２６が設けられている。第２絶縁膜２６の厚さは
例えば、約０．０２から０．０６μｍ程度であり、第２絶縁膜２６は窒化膜を主成分とす
るので、水素供給元になるので、なるべく薄いことが望ましい。第２絶縁膜２６は、第１
絶縁膜２５よりも水素含有量が多く、電荷に対するトラップが多い。
【００６９】
この第２絶縁膜２６の上には、層間絶縁膜２７が設けられている。ここで、層間絶縁膜
の厚さは約０．１μｍ〜０．３μｍ程度である。層間絶縁膜２７はＢＰＳＧ（ホウ素を含
むシリコン酸化膜）で形成できる。
【００７０】
これら、層間絶縁膜２７、第２絶縁膜２６、第１絶縁膜２５及びゲート酸化膜１２を貫
いて、ビット線コンタクト２３が設けられて、ビット線コンタクト拡散層２０に接続され
ている。
【００７１】
層間絶縁膜２７の上にはビット線２８が形成されている。ビット線は、列方向に隣接す
るＮＡＮＤセル間で分離されて設けられている。
【００７２】
ＮＡＮＤセルはここでは、８つのトランジスタが２つの制御ゲートに挟まれて形成され
ているが、ＮＡＮＤセルのトランジスタの個数は８つに限らず、８から３２まで任意の数
で形成できる。
【００７３】
また、メモリセルゲート間距離は、約０．２μｍ以下の場合に、本実施の形態の効果が
顕著である。
【００７４】
ここでは、ウエルはＰ型であり、ソース・ドレイン拡散層はＮ型であるとするが、ウエ
ルをＮ型、ソース・ドレイン拡散層をＰ型としてもよい。
【００７５】
本実施の形態ではコンタクトホール開口時にエッチングストッパーとなる第２絶縁膜２
６の下に、第１絶縁膜２５が設けられており、メモリセルゲート１３同士の間の距離は比
較的小さいため、第１絶縁膜２５によってメモリセルゲート１３同士の間は、完全に埋め
込まれている。また、選択ゲート１９、２１同士の間の距離は、メモリセルゲート１３同
士の距離よりも大きいため、第１絶縁膜２５によっては完全に埋め込まれない。
【００７６】
第１絶縁膜２５は、ゲート電極１３，１９，２１上とビット線コンタクト拡散層２０上
とで同じ厚さに形成される。しかし、場合により、ゲート電極の側面に対して形成される
厚さの方が、ゲート電極上や、半導体基板上に形成される第１絶縁膜２５よりも薄く形成
されたり、逆に厚く形成される場合がある。
【００７７】
次に、図２に示される断面では、半導体基板１０上のウエル１１中に設けられた素子領
域５の上面を分断するように複数の素子分離領域６が形成されている。この素子分離領域
６で挟まれた素子領域５全面にビット線コンタクト２３が接続されている。素子分離領域
６上には、第１絶縁膜２５が形成され、その上には第２絶縁膜２６が形成されている。こ
の第２絶縁膜２６上には、層間絶縁膜２７が形成されている。これら層間絶縁膜２７、第
２絶縁膜２６、第１絶縁膜２５を貫いて、ビット線コンタクト２３が形成されている。こ
のビット線コンタクト２３上にはビット線配線２８が形成されている。
【００７８】
ここで、素子分離領域６の上面は素子領域５の上面よりも高い位置に形成されているが
、素子領域５の上面と同じ位置に形成されていてもよい。
【００７９】
素子分離の方式としてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を
用いているが、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）
など別の素子分離方法でも適用可能である。
【００８０】
図２において、素子分離領域６上の第１絶縁膜２５の膜厚はなるべく薄く形成されるこ
とが、コンタクト合わせずれが生じた場合のエッチングストッパーの効果が大きいため、
望ましい。
【００８１】
本実施の形態の半導体装置では、第１絶縁膜２５を第２絶縁膜２６の下層に設けること
で第２絶縁膜２６中の水素や、第２絶縁膜２６中に捕獲された電荷がトランジスタ素子の
電気特性へ及ぼす影響を軽減することができる。さらにメモリセルゲート電極同士の間隔
を狭めても、素子分離領域への誤ったコンタクトの接続形態が存在しない集積度の高い半
導体装置を提供できる。
【００８２】
すなわち、本実施の形態の半導体装置によれば、コンタクトホール開口のためのエッチ
ングのプロセスマージンを向上させつつ、トランジスタのしきい値電圧の変動やゲート絶
縁膜における耐圧の低下といった電気特性の劣化を防止することができるため、高信頼性
で高歩留まりの半導体装置及びその製造方法を提供することができる。
【００８３】
特にメモリセルトランジスタ部ではゲート電極間が第１絶縁膜２５で埋められており、
第２絶縁膜２６はトランジスタのゲート酸化膜１２の近傍には存在しないようになってい
る。
【００８４】
そのためメモリセルトランジスタの特性劣化を防止することができ、半導体装置の信頼
性向上が得られる。
【００８５】
特に、不揮発性半導体記憶装置においては、同一メモリセルアレイ内のワード線同士の
間隔よりも隣接するメモリセルアレイの選択ゲート同士の間隔が広くなっており、メモリ
セルアレイ全体が酸化膜と窒化膜との積層膜により覆われている。ここで、ワード線間は
第１絶縁膜２５のみで埋め込まれており、選択ゲート間には第１絶縁膜２５と第２絶縁膜
２６の両方が入り込んでいる。
【００８６】
ここで、ワード線間には、水素含有量の多い窒化膜がないので窒化膜中に電子がトラッ
プされてセル特性が変動してしまうことを防止できる。さらに、選択ゲート間にあるコン
タクト電極を形成する際のエッチング時には、第１絶縁膜２５上の第２絶縁膜６中の窒化
膜がストッパとして機能するため、高信頼性、高歩留まりが得られる。
【００８７】
次に、図１及び図４乃至図９を用いて、本実施の形態の半導体装置の製造方法を説明す
る。
【００８８】
まず、シリコンからなる半導体基板１０上に素子分離領域（図示せず）に囲まれた素子
領域５を形成して、図１に示されるように素子領域５上に、ゲート絶縁膜１２を形成する
。次にゲート絶縁膜１２上に浮遊ゲート電極材１４を堆積する。さらに浮遊ゲート・制御
ゲート間絶縁膜１５を形成し、その上に制御ゲート電極材１６を堆積する。
【００８９】
さらにゲートエッチング時のマスクとなるゲートマスク材１７を堆積する。続いてフォ
トリソグラフィー法によりゲートをパターニングし、ゲートマスク材１７をエッチングす
る。引き続きゲートマスク材１７に対して自己整合的に制御ゲート電極材１６、浮遊ゲー
ト・制御ゲート間絶縁膜１５、浮遊ゲート電極材１４をエッチングして、メモリセルゲー
ト１３及び選択ゲート１９，２１を形成する。
【００９０】
次に、図５に示されるようにゲート加工時のダメージを回復するための後酸化を行って
、後酸化膜２４を積層構造のゲート電極周囲に形成する。
【００９１】
次に、図６に示すように、ソース・ドレイン拡散層１８及びビット線コンタクト拡散層
２０を形成するための不純物をイオン注入により行う。この拡散層のイオン注入は、この
ように後酸化の後に行ってもよいし、前に行っても良い。さらに、後の工程で行われる第
１絶縁膜形成後などでも構わない。
【００９２】
次に、図６に示されるように第１絶縁膜２５を露出した部分に形成する。第１絶縁膜２
５は、メモリセルトランジスタのゲート電極１３同士の間を完全に埋め込み、かつ、選択
ゲート１９、２１同士の間は完全には埋め込まない膜厚で形成する。この第１絶縁膜２５
はドレイン側制御ゲート１９からソース側制御ゲート２１に挟まれた８つのメモリセルゲ
ート電極１３上及びその間の領域では、その上表面を平坦化する。さらに、ビット線コン
タクト形成予定領域における第１絶縁膜２５表面も平坦化する。第１絶縁膜２５中に空隙
があっても、後の工程で熱を加えて酸化することで、流動化させて、空隙を取り除くこと
もできる。
【００９３】
次に、図７に示されるように第１絶縁膜２５上に第２絶縁膜２６を形成する。さらに第
２絶縁膜２６上に層間絶縁膜２７を堆積し、ＣＭＰ法や、熱処理を加えて層間絶縁膜を流
動させることにより、層間絶縁膜２７の表面を平坦化するとともに、また選択ゲート電極
１９、２１間に層間絶縁膜２７を埋め込む。
【００９４】
ここで、層間絶縁膜２７形成後に、選択ゲート電極１９，２１間を埋め込む時に、層間
絶縁膜２７を堆積しただけでは、完全に埋め込むことができない場合がある。その場合に
おいて、層間絶縁膜２７を堆積後、熱処理を加えて層間絶縁膜２７を流動化させて埋め込
むことができる。この熱工程として、酸素雰囲気で行うことで、層間絶縁膜の流動性が向
上する場合がある。
【００９５】
層間絶縁膜２７中に空隙があっても、後の工程で熱を加えて酸化することで、流動化さ
せて、空隙を取り除くこともできる。なお、熱工程により、ソース・ドレインとなる不純
物拡散層は拡散係数が大となる。
【００９６】
なお、図８に示すように、第２絶縁膜２６に対して選択性のあるＣＭＰを用いて層間絶
縁膜２７を研磨することにより平坦化を行うこともできる。こうして第２絶縁膜２６上で
研磨をストップさせ、これに続いて層間絶縁膜を再度堆積することによって、図７と同様
な形状の層間絶縁膜を形成することが可能である。ここで、再度堆積させる層間絶縁膜は
先に堆積させた材料と同じであっても、変更させても良い。この方法によればＣＭＰ法に
よる平坦化を第２絶縁膜２６上でストップさせることにより、層間絶縁膜の膜厚の制御性
を向上させることができ、層間絶縁膜の厚さを正確に形成できる。
【００９７】
次に、上記のように層間絶縁膜２７を平坦化した後、図８に示すようにメモリセル部の
ソース・ドレイン拡散層２０にコンタクトをとるためのコンタクトホール３０を形成する
。コンタクトホール３０のエッチングは、まず第２絶縁膜２６に対して選択性のある層間
絶縁膜２７をエッチングする。次に第２絶縁膜２６及び第１絶縁膜２５並びにゲート酸化
膜１２を順次エッチングして、ビット線コンタクト拡散層２０を露出することにより行う
。
【００９８】
次に、図１に示されるように、コンタクトホール３０にアルミニウムやタングステンな
どの金属あるいは低抵抗の半導体を埋め込んで、ビット線コンタクト２３を形成する。ビ
ット線コンタクト２３を形成した後に、層間絶縁膜２７上に金属配線を形成することによ
って、ビット線コンタクト２３に接続するビット線配線２８を形成する。
【００９９】
なお、層間絶縁膜２７中やメモリセルゲート１３間の第１絶縁膜２５中には空隙が生じ
ていても良い。
【０１００】
ここで、第２絶縁膜２６としては、コンタクトホール３０開口時の層間絶縁膜２７のエ
ッチングに対してエッチング耐性を持つ膜を用いる。例えば層間絶縁膜２７としてシリコ
ン酸化膜を用いる場合には、第２絶縁膜２６としてはシリコン窒化膜などを用いる。
【０１０１】
本実施の形態においては、図２及び図３に示すように、ビット線コンタクト２３は素子
領域５に対してほとんど余裕がないように設計されている。
【０１０２】
すなわち、図３に示されるようにビット線コンタクト２３は素子領域５の幅と同一に形
成されている。なお、場合によっては、ビット線コンタクト２３は素子領域５の幅よりも
大きく形成されてもよい。これは、セルアレイの面積をできるたけ縮小できるようにする
ためである。
【０１０３】
このような半導体装置においては、ビット線コンタクト２３の形成位置がマスクの位置
合わせずれなどの理由により、素子分離領域６上にかかってしまうような場合でもビット
線コンタクト２３が素子分離領域６へ突き抜けないようにしなければならない。ビット線
コンタクト２３が素子分離領域６を突き抜けてしまうと、その部分における接合リーク電
流の原因になったり、素子分離耐圧の低下の原因になったりするためである。
【０１０４】
本実施の形態では、層間絶縁膜２７のエッチングに対しての耐性を第２絶縁膜２６が有
することによって、コンタクトホール形成のためのエッチングを第２絶縁膜２６の上でい
ったん止めることができる。
【０１０５】
こうして第２絶縁膜２６の上に達するコンタクトホール３０を開口した後、エッチング
の条件を切り換えて第２絶縁膜２６をエッチングし、さらに条件を切り換えて第１絶縁膜
２５及びゲート酸化膜１２をエッチングすることによって、ビット線コンタクト拡散層２
０の上のコンタクトホール３０を完全に開口する。
【０１０６】
また、第２絶縁膜２６としてシリコン窒化膜を用いる場合、層間絶縁膜に含まれている
ホウ素、リン、炭素などが素子領域へ拡散するのを防止する役割も持たせることができる
。このような不純物が素子領域へ拡散してくると素子特性の変動やばらつきの原因となる
が、これらはシリコン窒化膜中における拡散係数がきわめて小さいため、シリコン窒化膜
によって拡散をブロックすることができる。
【０１０７】
また第２絶縁膜２６形成後に酸化工程がある場合、酸素が素子領域５へ拡散してくると
不純物の拡散が増速され、不純物分布がなまってしまう現象があるが、シリコン窒化膜を
第２絶縁膜に用いることによって酸素が素子領域５へ拡散するのを防止できるので素子領
域における増速拡散を防止し、不純物分布の設計を容易にすることができる。
【０１０８】
また、ビット線コンタクト２３近傍では、選択ゲート１９同士の間が第１絶縁膜２５で
は完全に埋められていないため、第１絶縁膜の膜厚はメモリセルトランジスタ同士の間に
比べると薄くなっている。そのためビット線コンタクトホール３０を開口するために、第
１絶縁膜２５のエッチングを行うときに、たとえ素子分離領域が同時にエッチングされた
としても、第１絶縁膜２５の膜厚が薄いため素子分離領域のエッチング量も小さく抑制す
ることができる。
【０１０９】
すなわち、コンタクト開口時には、まず層間絶縁膜２７を選択的にエッチングするので
、第２絶縁膜２６上では、エッチングがストップする。次に、第２絶縁膜２６を選択的に
エッチングする。このため、層間絶縁膜２７の膜厚に関係なく、第１絶縁膜２５のエッチ
ングが行われる。
【０１１０】
本実施の形態の半導体装置の製造方法によれば、高集積度を持たせて、制御性良くビッ
ト線コンタクトを形成でき、トランジスタ特性への水素による悪影響を防止することがで
きる。
【０１１１】
［第２の実施形態］
本実施の形態を図１０乃至図１２を用いて説明する。図１０は本実施の形態の半導体装
置を表す平面図である。図１１は図１０の“Ｅ−Ｆ”断面を示す図であり、図１２は図１
０の“Ｇ−Ｈ”断面を示す図である。
【０１１２】
本実施の形態は第１の実施の形態とは、ビット線とソース線の配線への引き出し形態が
異なっている。他の部分における形態は第１の実施の形態と同様であるため、説明は省略
する。
【０１１３】
第１の実施の形態ではビット線はソース・ドレイン拡散層からビット線コンタクトを介
して配線へ接続され、ソース線は互いに隣接する素子領域同士が接続されてソース・ドレ
イン拡散層で接続されてセルアレイを構成していた。
【０１１４】
本実施の形態では、図１１に示されるようにビット線は、ビット線コンタクト拡散層２
０からビット線コンタクト２３を介して第１層配線によるビット線接続部３５に接続され
、さらに配線間コンタクト３６を介して第２層配線によるビット線３７へと接続される。
【０１１５】
一方ソース線はソース線コンタクト拡散層３４からソース線コンタクト３８を介して第
１層配線によるソース線３９に接続され、これが隣接するメモリセルアレイ同士で互いに
接続されている。このソース線３９、ビット線接続部３５及び配線間コンタクト３６は、
配線間絶縁膜４０で覆われていて、その上にビット線３７が形成されている。
【０１１６】
図１２に示される断面では、半導体基板１０上のウエル１１中に設けられた素子領域５
の上面を分断するように複数の素子分離領域６が形成されている。この素子分離領域６で
挟まれた素子領域５全面にビット線コンタクト２３が接続されている。
【０１１７】
素子分離領域６上には、第１絶縁膜２５が形成され、その上には第２絶縁膜２６が形成
されている。この第２絶縁膜２６上には、層間絶縁膜２７が形成されている。これら層間
絶縁膜２７、第２絶縁膜２６、第１絶縁膜２５を貫いて、ビット線コンタクト２３が形成
されている。このビット線コンタクト２３はビット線接続部３５に接続され、さらに配線
間コンタクト３６を介して第２層配線によるビット線３７へと接続される。
【０１１８】
このビット線接続部３５及び配線間コンタクト３６は、配線間絶縁膜４０で覆われてい
る。
【０１１９】
一般的に配線のシート抵抗は拡散層のシート抵抗よりも小さいため、本実施の形態では
、第１の実施の形態よりもソース線の電気抵抗を低くすることができ、動作の高速化など
が可能である。
【０１２０】
なお、ソース線コンタクトを本実施の形態通り形成するが、ビット線コンタクトは形成
しない構成とすることもできる。この場合、第１の実施の形態におけるソース線同様に、
ビット線は互いに隣接する素子領域同士が接続されてソース・ドレイン拡散層で接続され
て構成される。この場合、ソース線の抵抗を下げることが可能である。
【０１２１】
［第３の実施形態］
図１３に本実施の形態の断面構造が示される。この断面図は図３における“Ａ−Ｂ”線
上での断面に相当する。しかし、第１の実施の形態と異なり、メモリセルゲート電極１３
、ドレイン側選択ゲート１９、及びソース側選択ゲート２１側面に後酸化膜が設けられて
いない。すなわち、本実施の形態ではゲート電極を加工した後に後酸化を行わずに、第１
絶縁膜２５を形成している。この場合、第１絶縁膜２５が後酸化膜の代わりの酸化膜とし
て機能する。
【０１２２】
上記以外の他の構造については、第１の実施の形態と同様に形成される。
【０１２３】
このような構成にしても第１の実施の形態同様の効果を得るこができる。本実施の形態
の特徴である後酸化膜を各ゲート電極側面に設けない特徴は、第２の実施の形態にも同様
に適用できる。
【０１２４】
［第４の実施形態］
図１３に本発明の第４の実施の形態を示す断面構造が示される。この断面図は図３にお
ける“Ａ−Ｂ”線上での断面に相当する。しかし、第１の実施の形態と異なり、第１絶縁
膜２５がビット線コンタクト拡散層２０及びソース拡散層２２上で、その上表面がなだら
かな曲面として形成されている。そのため、第１絶縁膜２５上の第２絶縁膜２６も第１絶
縁膜２５上に第１絶縁膜２５の形状に応じた形状として形成されている。さらに第２絶縁
膜２６上に形成された層間絶縁膜２７は、その底面は第２絶縁膜２６に応じた形状となっ
ていて、それ以外の構造は第１の実施の形態同様である。
【０１２５】
本実施の形態の製造方法は、第１の実施の形態において、図６に示される工程で、第１
絶縁膜２５を堆積した後に、例えば８００℃から９００℃程度の熱処理を加えて第１絶縁
膜２５を流動させ、メモリセルゲート電極１３同士の間、メモリセルゲート電極１３とド
レイン側選択ゲート電極１９との間，メモリセルゲート電極１３とソース側選択ゲート電
極２１との間に第１絶縁膜２５が埋め込まれ、選択ゲート電極１９，２１同士の間は、選
択ゲート電極１９，２１の高さよりも低く第１絶縁膜２５を形成している。
【０１２６】
この後に第１絶縁膜２５上に第２絶縁膜２６を形成している。
【０１２７】
このように第１絶縁膜２５を堆積後にそれを流動させる工程を追加することによって、
より狭いゲート電極間を第１絶縁膜２５で埋め込むことができるようになり、素子の微細
化が可能になる。
【０１２８】
すなわち、ゲート電極間が狭い場合、絶縁膜を堆積しただけでは、窪み状の凹部や大き
な空隙ができて埋め込まれない場合がある。ここで、熱処理を行うことで、絶縁膜を流動
化して空隙を埋め込むことができる場合がある。
【０１２９】
また、ゲート電極間距離に比べて、ゲート電極の高さが際だって高く形成されている場
合などでは、ゲート電極間の第１絶縁膜中に窪み状の凹部や大きな空隙が生じやすいが、
本実施の形態では、このように生じた第１絶縁膜の空隙を埋め込むことができる。
【０１３０】
この実施例ではメモリセルトランジスタのゲート電極１３上における第１絶縁膜２５の
膜厚と、ビット線コンタクト拡散層２０上における第１絶縁膜２５の膜厚とは異なってい
るが、第１の実施の形態同様の効果を得ることができる。
【０１３１】
なお、第２の実施の形態のようにソース線コンタクトを設けた構成に本実施の形態を適
用することもできる。
【０１３２】
また第１絶縁膜２５は堆積後に熱処理による流動させる方法以外に、例えば堆積時に本
実施の形態のような形状になる方法により形成されていても構わない。
【０１３３】
各実施の形態において、メモリセルゲート電極１３同士の間、メモリセルゲート電極１
３とドレイン側選択ゲート電極１９との間，メモリセルゲート電極１３とソース側選択ゲ
ート電極２１との間ゲート電極間を埋め込む第１絶縁膜２５には空洞があってもかまわな
い。空洞があっても、膜の上面が閉じていれば、第２絶縁膜２６はメモリセルトランジス
タのゲート電極間には埋め込まれないので、本発明の効果は変わらない。
【０１３４】
また後酸化膜２４は第１の実施の形態に示したように熱酸化によるものでも構わないし
、酸化膜などを堆積することで兼ねてもかまわない。また第3の実施の形態のように後酸
化膜がなくても構わない。
【０１３５】
各実施の形態は、上記した以外にも適宜、組み合わせて実施することができる。
【０１３６】
各実施の形態は、ＮＡＮＤ型ＥＥＰＲＯＭ方式のメモリセルアレイを例にとって説明し
たが、ＡＮＤ型、ＤｉＮＯＲ型のメモリセルアレイや、高集積化が必要なトランジスタを
有する半導体装置にも同様に適用することが可能である。
【０１３７】
すなわち、直列にゲートが複数個接続されて、ゲート間にコンタクトがない構造であれ
ば適用可能である。
【０１３８】
特に、素子領域に対して余裕の無いコンタクトを有し、ゲート酸化膜にトンネル電流を
流すような強い電気的ストレスが印加される不揮発性半導体記憶装置に対して好適である
。
【図面の簡単な説明】
【０１３９】
【図１】本発明の第１の実施の形態の半導体装置を示す平面図である図３における“Ａ−Ｂ”上の断面図。
【図２】本発明の第１の実施の形態の半導体装置を示す平面図である図３における“Ｃ−Ｄ”上の断面図。
【図３】本発明の第１の実施の形態の半導体装置を示す平面図。
【図４】本発明の第１の実施の形態の半導体装置の製造方法の一工程を示す断面図。
【図５】本発明の第１の実施の形態の半導体装置の製造方法の一工程を示す断面図。
【図６】本発明の第１の実施の形態の半導体装置の製造方法の一工程を示す断面図。
【図７】本発明の第１の実施の形態の半導体装置の製造方法の一工程を示す断面図。
【図８】本発明の第１の実施の形態の半導体装置の製造方法の一工程を示す断面図。
【図９】本発明の第１の実施の形態の半導体装置の製造方法の一工程を示す断面図。
【図１０】本発明の第２の実施の形態の半導体装置を示す平面図。
【図１１】本発明の第２の実施の形態の半導体装置を示す平面図である図１０における“Ｅ−Ｆ”線上での断面図。
【図１２】本発明の第２の実施の形態の半導体装置を示す平面図である図１０における“Ｇ−Ｈ”線上での断面図。
【図１３】本発明の第３の実施の形態の半導体装置を示す断面図。
【図１４】本発明の第４の実施の形態の半導体装置を示す断面図。
【図１５】従来の半導体装置を示す平面図である図１７における“Ｉ−Ｊ”線上での断面図。
【図１６】従来の半導体装置を示す平面図である図１７における“Ｋ−Ｌ”線上での断面図。
【図１７】従来の半導体装置を示す平面図。
【図１８】従来の半導体装置の製造方法の一工程を示す断面図。
【図１９】従来の半導体装置の製造方法の一工程を示す断面図。
【図２０】従来の半導体装置の製造方法の一工程を示す断面図。
【図２１】従来の半導体装置の製造方法におけるコンタクトホールのエッチングの問題点を示す断面図。
【図２２】従来の半導体装置の製造方法におけるコンタクトホールのエッチング時の断面図。
【符号の説明】
【０１４０】
１…ワード線、２…ドレイン側選択ゲート、３…ソース側選択ゲート、４、３７…ビッ
ト線配線、５…素子領域、６…素子分離領域、１０…半導体基板、１１…ウエル、１２…
ゲート絶縁膜、１３…メモリセルゲート、１４…浮遊ゲート、１５…浮遊ゲート・制御ゲ
ート間絶縁膜、１６…制御ゲート、１７…ゲートマスク材、１８…ソース・ドレイン拡散
層、２０…ビット線コンタクト拡散層、２２、３９…ソース線、２３…ビット線コンタク
ト、２４…後酸化膜、２５…第１絶縁膜、２６…第２絶縁膜、２７、４０…層間絶縁膜、
３０…コンタクトホール、３４…ソース線コンタクト拡散層、３５…ビット線接続部、３
６…配線間コンタクト、３８…ソース線コンタクト
【図１】
0004625857.tif 000002
【図２】
0004625857.tif 000003
【図３】
0004625857.tif 000004
【図４】
0004625857.tif 000005
【図５】
0004625857.tif 000006
【図６】
0004625857.tif 000007
【図７】
0004625857.tif 000008
【図８】
0004625857.tif 000009
【図９】
0004625857.tif 000010
【図１０】
0004625857.tif 000011
【図１１】
0004625857.tif 000012
【図１２】
0004625857.tif 000013
【図１３】
0004625857.tif 000014
【図１４】
0004625857.tif 000015
【図１５】
0004625857.tif 000016
【図１６】
0004625857.tif 000017
【図１７】
0004625857.tif 000018
【図１８】
0004625857.tif 000019
【図１９】
0004625857.tif 000020
【図２０】
0004625857.tif 000021
【図２１】
0004625857.tif 000022
【図２２】
0004625857.tif 000023