(57)【特許請求の範囲】
【請求項１】
行及び列に配列したメモリセルを有する不揮発性メモリ装置であって、前記不揮発性メモリ装置は、
マトリックスセルの少なくとも１個のセクタと、
複数のアドレス信号をデコードして前記マトリックスセルのセクタの行を起動するように構築された第１の行デコーダと、
冗長性セルの少なくとも１個のセクタであって、前記マトリックスセルのセクタの選択された１つの行を前記冗長性セルのセクタの選択された１つの行で置き換えるための、冗長性セルの少なくとも１個のセクタと、
前記アドレス信号をデコードして前記冗長性セルのセクタの前記選択された１つの行を起動するように構築された第２の行デコーダと、
前記マトリックスセルのセクタのための第１の局部列デコーダと、
前記冗長性セルのセクタのための第２の局部列デコーダと、
を具え、
前記マトリックスセルおよび前記冗長性セルは同一のビット線を共有しておらず、
前記第１及び第２の行デコーダは、前記冗長性セルのセクタの前記選択された１つの行が前記マトリックスセルのセクタの前記選択された１つの行と同時に起動されるように前記アドレス信号により制御され、
前記マトリックスセルのセクタの前記選択された１つの行を前記冗長性セルのセクタの前記選択された１つの行で置き換えるか否かの判定は、前記マトリックスセルのセクタの前記選択された１つの行及び前記冗長性セルのセクタの前記選択された１つの行の起動と同時に行われることを特徴とする不揮発性メモリ装置。
【請求項２】
全体行及び全体列を具え、全体列が、前記第１及び第２の局部列デコーダによりデコードされる局部列に接続されていることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記第１及び第２の局部列デコーダが、全体列デコーダからの信号をデコードすることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記マトリックスセルのセクタの行デコーディング信号の数を前記冗長性セルのセクタの行デコーディング信号の数に等しくし、不揮発性メモリ装置の訂正性能を最大にしたことを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記マトリックスセルのセクタの行デコーディング信号の数を前記冗長性セルのセクタの行デコーディング信号の数よりも多くしたことを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項６】
前記マトリックスセルのセクタの行と前記冗長性セルのセクタの行とが同一のデコーディング信号を有することを特徴とする請求項４又は５に記載の不揮発性メモリ装置。
【請求項７】
前記マトリックスセルのセクタの第１の局部列デコーダ及び前記冗長性セルセクタの第２の列デコーダが適当な回路からの信号により条件付けられることを特徴とする請求項６に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は不揮発性メモリ装置に関するものである。特に、本発明は行冗長性を有する不揮発性メモリ装置に関するものである。
【０００２】
【従来の技術】
不揮発性半導体メモリ装置（ＥＰＲＯＭ又はフラッシュメモリ）においては、メモリセルのマトリックス中に含まれる全てのセルが種々の動作中（読出、書込、消去）に正確に動作する必要がある。実際に、不動作のセルが１個存在するだけでも（ビット故障）メモリ装置全体が使用できなくなってしまう。このようなメモリセルの故障は、例えば互いに短絡した導電層の存在、プロセスパラメータの変化、誘電体層の欠陥のような技術プロセスに起因している。従って、メモリ装置内においてビット故障を検出し訂正できる適当な方策を利用し、メモリ装置の生産の歩留りを向上させる必要がある。この目的のため、ビット故障の認識及び訂正を行う回路策が用いられている。従来の用いられている技術では、メモリマトリックスを構成するメモリセルに加えて損傷しているメモリセルを置換する目的のメモリセルが用いられている。この冗長性セルと称されているメモリセルは、デバイス内に既に存在する回路とは別の回路により適切に制御される。特に、メモリを構築する見地において、単一のビット故障が存在する場合においてもマトリックスの対応する行又は列に置き換わる冗長性メモリセルで構成される行全体又は列全体を用いる必要がある。このように、故障訂正の容量と冗長処理回路に必要とされるエリアとの間で調和を図る必要がある。
【０００３】
メモリ装置において用いられる冗長性セルの構成形式の選択（行冗長性、列冗長性、並びに行及び列冗長性）は、固定された集積化技術プロセスに対するマトリックス中に存在する欠陥の分布及び類似性に関する情報と基本的に関係する。
【０００４】
図１は、行冗長技術を用いるフラッシュ型の不揮発性メモリの簡単化したアーキテクチャを示す。このアーキテクチャは、一般的に行及び列として構成されているセルマトリックス１と、行アドレスをデコードするための行デコーダブロック２と、列アドレスをデコードするための列デコーダブロック３と、読出回路（センス増幅器）を含む読出ブロック４と、出力バッファ５とから構成される。限定するものではなく一例として、アーキテクチャは全てのマトリックスセクタ中に等しく分布するビット故障を訂正するための単一の冗長性セクタ７を有するものとする。フラッシュメモリにおいて、セルマトリックスは、予め固定した容量を有する種々のユニット又はセクタに分割される。セクタへの選択的なアクセスは、セクタを行又は列により構築すると共に各セクタのソースラインを物理的に分離することにより得られる。第１の場合、列が全てのセクタにより共有され、セクタの選択は行アドレスを利用することにより行われ、第２の場合においては行がセクタにより共有されその選択は列アドレスにより行われる。さらに、全体行（列）を用いて構成される階層構造、すなわち全体行が単一セクタの局部ライン（列）が接続される全てのセクタ中で共有され、選択されたセクタだけがイネーブルされる階層構造として構成することも可能である。
【０００５】
メモリ装置のテスト工程中に欠陥セルが識別される。欠陥セルが存在する場合、オンチップ制御回路によりマトリックスの行全体が冗長性行で置換され、最終のユーザに対して冗長性行へのアクセスを完全に行えるようにする。この操作は、ＵＰＲＯＭ（消去不能な書込可能なＲＯＭ）１０と称される不揮発性メモリセルにより欠陥を有する行のアドレスを永久に記憶することにより構成される。この冗長性の行と関連するＵＰＲＯＭセルは、テスト工程中に設定されたアドレスを永久的に含むのに好適なレジスタとして構成される。このようにして、各メモリへのアクセスにおいて、選択された行アドレスは冗長性レジスタの内容と比較される必要がある。各レジスタは行アドレスを記憶し、読出、書込又は消去処理を実行する前に対応する冗長性行を選択することができる。
【０００６】
セクタ当たり予め定めた数の行、すなわち対応する行を置換することによりセクタ中の再生可能なビット故障の最大数に対して最大の訂正性能を達成するため、セクタ中の行の数に等しい数の冗長性の行を固定する必要がある（１対１の対応関係）。実際に、この選択は冗長管理回路の占める面積が大きくなるため欠点となる。従って、訂正の性能とシリコン基板上での占める面積との調和を図るため、冗長性行の数はセクタ行の値よりも小さな値に固定する。このように、冗長性行は、予め定めた数のセクタ行の組内の予め定めた行だけを置換することができる（従って、セクタ中の行と冗長性行との間には多数対１個の対応関係が存在する）。この選択により、マトリックスの全てのセクタに等しく分布するビット故障を訂正することができる。
【０００７】
従来のアーキテクチャを用いる場合、冗長性の行はマトリックスセクタの同一の行デコーディング信号によりプリデコードされる。この行デコードは行アドレスの十分な数のビットを取り出し、行選択のＮｍ信号（Ｐ０，Ｐ１，....ＰＮｍ−１）を発生する。従来技術の技術デコーディングアーキテクチャにおいて、前述したデコーディング信号により等しい数の選択トランジスタ（典型的には、ｎチャネルＭＯＳトランジスタ）がイネーブルされその行を下流側に位置するプリデコーディングロジックに接続する。同様な方法により、冗長性の行はＮｒ信号ＰＲｏ，ＰＲ１，....．ＰＲＮｒ−１により選択される。図２及び図３に示す２個のケースが発生し、この場合階層的な行デコーディングとする。
【０００８】
Ｎｍ＞Ｎｒの場合、セクタ２１０の各冗長性行はマトリックスセクタ２００のＮｍ／Ｎｒ行のグループ１０により共有され、冗長性行の選択信号はライン１０の少なくとも１個の行が起動する場合だけ起動し、従ってＰＲ０＝Ｐ０又はＰ１又はＰ２....又はＰ（Ｎｍ／Ｎｒ−１）となる（図２）。
【０００９】
Ｎｍ＝Ｎｒの場合、マトリックスセクタ２００の行及びセクタ２１０の行は共に同一の信号によりデコードされるので、マトリックスセクタ２００の単一の行はセクタ２１０の各冗長性の行と関連し、従って例えばＰＲ０＝Ｐ０となる（図３）。この方法により最大の訂正性能を発揮することができる。
【００１０】
行冗長性技術を利用するフラッシュメモリアーキテクチャにおいて、従来技術の解決策によれば、冗長性のセル及びマトリックスのセルは同一のビットラインを共有する。冗長性セルは専用のセクタとして又は各マトリックスセクタ内に分布したものとして実現することができる。さらに、冗長性セルは、これらのセルが関連するマトリックス行のうちの１つの行と電気的に順次共有されるべきソースラインを共有する。フラッシュメモリのアーキテクチャにおいては、冗長性セルは関連する１つのセクタと同時にキャンセルされる必要があるため、この条件は必須のものである。
【００１１】
行冗長性技術を利用するアーキテクチャにおけるメモリワードのアクセス時間は、この技術を用いないメモリアーキテクチャにより得られるアクセス時間よりも一層長くなる。このアクセス時間は、例えば物理的な実現に起因する理想に反する効果により生ずる相互接続線に沿う信号伝搬の遅延並びに行アドレスを比較し、続く冗長性行を選択するのに必要な時間に依存する。
【００１２】
図４は、行冗長性を有しない場合の外部アドレスとの交換に基づいて評価したメモリのワードへのアクセスの時間線図を示す。アクセス時間は、アドレス信号の収集（バッファイン）と、行アドレス及び列アドレスのデコーディング（デコーディング）と、選択したワード線のプリチャージング（ワード線プリチャージング）及び選択した列ラインのプリチャージング（ビット線プリチャージング）と、セル内容の順次読出（センシング）とを含む。データはバッファアウトにより出力に転送される。
【００１３】
図５に示す行冗長性の場合、予め定めた時間がかかるため（ＵＰＲＯＭの評価）アクセス時間は一層長くなり、従ってワード線プリチャージングを行う前に選択した行に対する冗長性の条件を決定することが内部回路について必要となる。
【００１４】
【発明が解決しようとする課題】
従来技術の方策は、外部から課せられる各アドレス変化に対する単一行（当該単一行が冗長性でない場合には選択された行、或いはその反対の場合には冗長性の行）のプリチャージングを行うことである。この読出技術は、同一のビット線中の２個のセルの同時選択を回避する列共有の条件の結果である。この理由により、従来のアーキテクチャを用いる場合、アクセス時間に課せられる結果として行をプリチャージングする前に冗長性のために待機する必要がある。
【００１５】
上述した従来技術の欠点より、本発明の目的は、メモリワードへのアクセス時間が現在の不揮発性メモリよりも大幅に短縮された行冗長性技術を用いた不揮発性メモリを実現することにある。
【００１６】
【課題を解決する手段】
本発明によれば、この目的は、行及び列に配列したメモリセルを有し、マトリックスセルの少なくとも１個のセクタと、アドレス信号をデコードすると共に行及び列をそれぞれ起動させる行デコーダ及び列デコーダと、冗長性セルの少なくとも１個のセクタとを具え、前記マトリックスセルのセクタの行を前記冗長性セルのセクタの行により置き換えることができる不揮発性メモリ装置において、前記マトリックスセルのセクタのための局部列デコーダと、前記冗長性セルのセクタのための局部列デコーダとを具え、これらマトリックスセル用の及び冗長性セル用の局部列デコーダが、前記冗長性セルのセクタの行が前記マトリックスセルのセクタの行と同時に起動されるように外部信号により制御されることを特徴とする不揮発性メモリ装置により達成される。
【００１７】
本発明により、メモリワードへのアクセス時間が、現在の不揮発性メモリに比べて相当短縮された行冗長性を利用する不揮発性メモリを実現することが可能になる。
【００１８】
本発明の構成及び作用効果は、添付した図面に一例として図示した実施例の詳細な説明から明らかにする。
【００１９】
【発明の実施の形態】
添付図面特に図７を参照するに、本発明の実施例による行冗長性方法を用いるフラッシュメモリアーキテクチャの詳細を示す。図７において、マトリックスセクタ１００及び冗長性セクタ１１０として構成した予め定めた数の冗長性の行を示す。このメモリアーキテクチャはマトリックスセクタ及び冗長性セクタ１１０の両方に対する局部列デコーダを用いる。このメモリアーキテクチャは階層構造の行及び列構成を用い、従って図７はデコーダＤに接続した適当な２個の全体行ＷＬ０，ＷＬ１を示し、このデコーダは行アドレス及び２個の全体列ＭＢＬ０，ＭＢＬ１をデコードする。４個の局部列ＬＢＬ０〜ＬＢＬ３は全体列ＭＢＬ０，ＭＢＬ１に接続する。局部列は、選択されたセクタに対応する信号ＭＡＴＲＩＸＳＥＣＴ，ＲＥＤＳＥＣＴにより条件付けられた適当な局部列デコーダＬによりデコードされる。この局部列デコーダＬは、図面上図示されていない適当な全体列デコーダからの信号ＹＯ０〜ＹＯ３をデコードする。このセクタ選択信号は図示されていないデコーディングロジックにより外部信号から得られる。行デコーディング信号はマトリックスセクタ１００及び冗長性セクタ１１０の両方により共有される。この構成において、各セクタ行は、同一のプリデコーディング信号に対応する冗長性行によってだけ置き換えることができる。マトリックスセクタ行のデコーディング信号の数は冗長性行のデコーディング信号の数よりも一般的に多く、Ｎｍ＞Ｎｒであり、或いは予め定めた数の冗長性行についての訂正性能を最大にするためマトリックスセクタ行のデコーディング信号の数は冗長性行の選択信号の数に等しくすることができ、Ｎｍ＝Ｎｒとする。
【００２０】
冗長性セルのソースラインは相互に接続すると共に図示されていないセレクタ回路により電源に電気的に接続する。
【００２１】
図６において、本発明におけるワードへのアクセスの時間線図を示す。従来技術とは異なり、行及び列のアドレスのデコーディングに続く工程において、アドレスされたメモリ行のプリチャージング（ワード線プリチャージング）及び対応する冗長性行のプリチャージング（ＵＰＲＯＭの評価）の両方を同時に行う。これは可能なものである。この理由は、マトリックスセクタ１００及び冗長性セクタ１１０は同一のビット線を共有しないからである。対応する冗長性行は、マトリックスの行と関連しマトリックスラインに欠陥がある場合にマトリックス行と置き換えられる行を表す。マトリックスセル又は対応する冗長性セルの選択は、冗長性ロジック回路が必要とする時間の最終端においてだけ列を選択することにより行われる。このようにして、プリチャージングが、アドレスとＵＰＲＯＭレジスタの内容との比較と同時に行われるので、その行は比較の終了時において読出操作を実行するために必要な値に既にプリチャージされることになる。
【００２２】
次に、外乱効果を制限するため、用いられない行の選択解除を行う。実際には、選択されたマトリックス行（又は、冗長性の行）が有効に冗長にされた場合これらの行の放電を行う。図８及び図９において、冗長にされたマトリックス行に対するワード線及びビット線電圧の時間線図を示し（図８）、冗長にされないマトリックス行のワード線及びビット線電圧の時間線図を示す（図９）。
【図面の簡単な説明】
【図１】  従来のフラッシュ型の不揮発性メモリ装置の線図である。
【図２】  従来の冗長性方法による行を示す線図である。
【図３】  本発明による冗長性方法による行を示す線図である。
【図４】  行冗長性が存在しない場合のメモリワードへのアクセス時間を示す時間線図である。
【図５】  行冗長性がある場合の従来技術によるメモリワードへのアクセス時間を示す時間線図である。
【図６】  行冗長性がある場合の本発明によるメモリワードへのアクセス時間を示す時間線図である。
【図７】  本発明の実施例によるメモリアーキテクチャの詳細を示す線図である。
【図８】  冗長性が形成されたマトリックスの場合の本発明によるワード線の電圧を示す時間線図である。
【図９】  冗長性が形成されていないマトリックスの場合の本発明によるワード線の電圧を示す時間線図である。
【符号の説明】
１００  マトリックスセクタ
１１０  冗長性セクタ
Ｄ  デコーダ
Ｌ  列デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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