【手続補正書】
【提出日】平成15年12月4日(2003.12.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上にＭＩＳトランジスタと容量素子とが直列接続されたメモリセルを有する半導体集積回路装置であって、
（ａ）その表面に活性領域と素子分離領域とが備わった半導体基板と、
（ｂ）前記活性領域に形成され、ゲート電極とソース・ドレイン用の半導体領域とが備わった前記ＭＩＳトランジスタとを有しており、
前記ソース・ドレイン用の半導体領域の導電形と前記ゲート電極の導電形とは逆であり、前記素子分離領域は、前記半導体基板の表面に形成された分離溝内に絶縁膜を埋め込むことにより形成されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記分離溝内の絶縁膜は化学的気相成長法によって形成された酸化膜であることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、前記ＭＩＳトランジスタは、ゲート絶縁膜に接して多結晶シリコンが設けられたゲート電極を有していることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、前記メモリセルの周囲には論理回路が形成されており、前記論理回路を構成するＭＩＳトランジスタのゲート電極の導電形を、そのＭＩＳトランジスタのソース・ドレイン用の半導体領域の導電形と同一の導電形としたことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、前記メモリセルの周囲には論理回路が形成されており、前記メモリセルのＭＩＳトランジスタのゲート絶縁膜の厚さは、前記論理回路を構成するＭＩＳトランジスタのゲート絶縁膜の厚さよりも相対的に厚いことを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、前記ＭＩＳトランジスタのチャネル領域に、しきい値電圧調整用の不純物イオンが導入されていないことを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、前記メモリセルが、メモリセル選択用ＭＩＳトランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるＤＲＡＭセルであることを特徴とする半導体集積回路装置。
【請求項８】
メモリセルが、ｐチャネル形の負荷用ＭＩＳトランジスタおよびｎチャネル形の駆動用ＭＩＳトランジスタからなるフリップフロップ回路とｎチャネル形の転送用ＭＩＳトランジスタとからなるＳＲＡＭセルにおいて、前記駆動用ＭＩＳトランジスタおよび転送用ＭＩＳトランジスタは（ａ）その表面に活性領域と素子分離領域とが備わった半導体基板と、（ｂ）前記活性領域に形成され、ゲート電極とソース・ドレイン用の半導体領域とが備わった前記ＭＩＳトランジスタとを有しており、前記ソース・ドレイン用の半導体領域の導電形と前記ゲート電極の導電形とは逆であり、前記素子分離領域は、前記半導体基板の表面に形成された分離溝内に絶縁膜を埋め込むことにより形成されていることを特徴とする半導体集積回路装置。
【請求項９】
メモリセルが、負荷抵抗素子およびｎチャネル形の駆動用ＭＩＳトランジスタからなるフリップフロップ回路とｎチャネル形の転送用ＭＩＳトランジスタとからなるＳＲＡＭセルにおいて、前記駆動用ＭＩＳトランジスタおよび転送用ＭＩＳトランジスタは（ａ）その表面に活性領域と素子分離領域とが備わった半導体基板と、（ｂ）前記活性領域に形成され、ゲート電極とソース・ドレイン用の半導体領域とが備わった前記ＭＩＳトランジスタとを有しており、前記ソース・ドレイン用の半導体領域の導電形と前記ゲート電極の導電形とは逆であり、前記素子分離領域は、前記半導体基板の表面に形成された分離溝内に絶縁膜を埋め込むことにより形成されていることを特徴とする半導体集積回路装置。
【請求項１０】
請求項７記載の半導体集積回路装置において、前記メモリセル選択用ＭＩＳトランジスタのソース・ドレイン用の半導体領域の導電形がｎ形であり、前記メモリセル選択用ＭＩＳトランジスタのゲート電極の導電形がｐ形であることを特徴とする半導体集積回路装置。
【請求項１１】
請求項７記載の半導体集積回路装置において、前記メモリセルの周囲には論理回路が形成されており、前記メモリセル選択用ＭＩＳトランジスタのソース・ドレイン用の半導体領域の導電形がｎ形であり、前記メモリセル選択用ＭＩＳトランジスタのゲート電極の導電形がｐ形であり、前記論理回路を構成するｐチャネル形のＭＩＳトランジスタのゲート電極の導電形がｐ形であり、前記論理回路を構成するｎチャネル形のＭＩＳトランジスタのゲート電極の導電形がｎ形であることを特徴とする半導体集積回路装置。
【請求項１２】
請求項８記載の半導体集積回路装置において、前記ｐチャネル形の負荷用ＭＩＳトランジスタのゲート電極の導電形がｎ形であり、前記ｎチャネル形の駆動用ＭＩＳトランジスタおよび前記ｎチャネル形の転送用ＭＩＳトランジスタのゲート電極の導電形がｐ形であることを特徴とする半導体集積回路装置。
【請求項１３】
請求項９記載の半導体集積回路装置において、前記ｎチャネル形の駆動用ＭＩＳトランジスタおよび前記ｎチャネル形の転送用ＭＩＳトランジスタのゲート電極の導電形がｐ形であることを特徴とする半導体集積回路装置。
【請求項１４】
半導体基板上にＭＩＳトランジスタと容量素子とが直列接続されたメモリセルを形成する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の主面上に分離溝を形成した後、前記分離溝に絶縁膜を埋め込み分離領域を形成する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に多結晶シリコン膜を堆積する工程と、
（ｄ）前記多結晶シリコン膜において、前記ＭＩＳトランジスタのゲート電極形成領域に、前記ＭＩＳトランジスタのソース・ドレイン用の半導体領域の導電形とは逆の導電形の不純物を導入する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１４記載の半導体集積回路装置の製造方法において、前記多結晶シリコン膜におけるゲート電極形成領域への不純物の導入工程に際して、前記不純物を、前記多結晶シリコン膜において前記メモリセルのＭＩＳトランジスタ以外の他のＭＩＳトランジスタのゲート電極形成領域にも同時に導入することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
半導体基板上にＭＩＳトランジスタと容量素子とが直列接続されたメモリセルと、前記メモリセルの周囲に論理回路とを形成する半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板の主面上に分離溝を形成した後、前記分離溝に絶縁膜を埋め込み分離領域を形成する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に多結晶シリコン膜を堆積する工程と、
（ｄ）前記多結晶シリコン膜において、前記メモリセルのｎチャネル形のＭＩＳトランジスタのゲート電極形成領域および前記論理回路を構成するｐチャネル形のＭＩＳトランジスタのゲート電極形成領域に、ｐ形の不純物を導入する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１６に記載の半導体集積回路装置の製造方法において、前記メモリセルのＭＩＳトランジスタのゲート絶縁膜の厚さを前記論理回路を構成するＭＩＳトランジスタのゲート絶縁膜の厚さよりも相対的に厚く形成することを特徴とする半導体集積回路装置の製造方法。