(57)【特許請求の範囲】
【請求項１】
第二導電形の領域と該第二導電形の領域内にループ状に形成された第一導電形の領域とからなるｐｎ接合を有する高耐圧接合終端構造と、該高耐圧接合終端構造のループの内側に形成された少なくとも１つのＭＩＳトランジスタと、該高耐圧接合終端構造のループ上で前記第二導電形の領域が露出する部分に設けられた第一のドレイン電極,ループの外側に設けられた第一のゲート電極と第一のソース電極とを有する第二導電形チャネルの高耐圧ＭＩＳトランジスタとを備えたことを特徴とする高耐圧ＩＣ。
【請求項２】
第二導電形の領域と該第二導電形の領域内にループ状に形成された第一導電形の領域とからなるｐｎ接合を有する高耐圧接合終端構造と、該高耐圧接合終端構造のループの内側に形成された少なくとも１つのＭＩＳトランジスタと、該高耐圧接合終端構造のループ内に設けられた第二のドレイン電極,ループの内側に設けられた第二のゲート電極と第二のソース電極とを有する第一導電形チャネルの高耐圧ＭＩＳトランジスタとを備えたことを特徴とする高耐圧ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワーデバイスの制御駆動用などに用いられる高耐圧ＩＣで、パワーデバイスとは別の半導体基板または同一半導体基板上に形成される高耐圧ＩＣに関する。
【背景技術】
【０００２】
ここでは参考文献が多数あるため、文献名はまとめて番号を付けて〔発明が解決しようとする課題〕の項の最後に記載し、文章中では文献名の番号を[ ]で示すことに留めた。また参考文献のUSP Noの後に（  ）で示した内容は特許内容を簡単に説明したものである。
パワーデバイス[1] 〜[4] は、モータ制御用のインバータやコンバータ、照明用のインバータ、各種電源およびソレノイドやリレーの駆動用スイッチ等の多くの分野で広く利用されている。このパワーデバイスの駆動や制御は、従来個別の半導体素子や電子部品を組み合わせて構成した電子回路[5],[6] によっていたが、近年ＬＳＩ（高集積度ＩＣ、ＩＣとは集積回路のこと）技術を利用した数十Ｖ級の低耐圧ＩＣ[7],[8] や数百Ｖ級の高耐圧ＩＣ[9],[10]が実用化されており、さらに駆動・制御回路とパワーデバイスとを同一半導体基板に集積化したパワーＩＣ[11],[12] が用いられインバータやコンバータなどの変換装置などの小型化や高信頼性が図られている。
図３３はモータ制御用インバータのパワー部分を中心に説明する回路構成図である。三相モータＭｏを駆動するために用いるパワーデバイス（ここではＩＧＢＴであるＱ１〜Ｑ６とダイオードであるＤ１〜Ｄ６を示す）はブリッジ回路を構成し同一パッケージに収納されたパワーモジュール[13]の構造をしている。ここでＩＧＢＴとは絶縁ゲート型バイポーラトランジスタのことである。主電源ＶCCは通常直流１００〜４００Ｖと高電圧である。主電源ＶCCの高電位側をＶCCH、低電位側をＶCCLと表した場合、ＶCCH に接続されるＩＧＢＴＱ１〜Ｑ３を駆動するためには、ＩＧＢＴのゲート電極の電位はこれよりさらに高電位となるため、駆動回路にはフォトカプラ（ＰＣ：Ｐｈｏｔｏ  Ｃｏｕｐｌｅｒ）や高耐圧ＩＣ（ＨＶＩＣ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）が用いられる。駆動回路の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）は通常マイクロコンピュータへ接続され、そのマイクロコンピュータによりインバータ全体の制御がなされる。
【０００３】
図３４は図３３で用いられる高耐圧ＩＣ（ＨＶＩＣ）の内部構成ユニットのブロック図を示す。その構成をつぎに説明する。入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやりとりを行い、どのＩＧＢＴをオンさせ、どれをオフさせるかの制御信号を発生させる制御回路ＣＵ（Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）と、この制御回路ＣＵからの信号を入力ラインＳＩＮ４〜６で受けてＩＧＢＴのゲートドライブ用の出力ラインＯＵＴ４〜６から信号を出力し、またＩＧＢＴの過電流を電流検出端子[14]ＯＣ４〜６で、過熱を温度端子[15]ＯＴ４〜６で検出し、異常信号を出力ラインＳＯＵＴ４〜６で出力し、図３３の主電源ＶCCの低電位側ＶCCLに接続するＩＧＢＴＱ４〜Ｑ６を駆動する、ゲート駆動回路ＧＤＵ（Ｇａｔｅ  Ｄｒｉｖｅ  Ｕｎｉｔ）４〜６と、ＧＤＵ４〜６と同じ機能で主電源ＶCCの高電位側ＶCCHに接続するＱ１からＱ３を駆動するゲート駆動回路ＧＤＵ１〜３と、ＶCCLレベルの制御回路ＣＵの信号とＶCCH レベルとＶCCLレベルの間を行き来するＧＤＵ１〜３の信号（ＳＩＮ１〜３、ＳＯＵＴ１〜３）との間を媒介する働きをするレベルシフト回路ＬＳＵ（Ｌｅｖｅｌ  Ｓｈｉｆｔ  Ｕｎｉｔ）とから構成されている。ＧＤＵ１〜３のドライブ電源（図３５参照）ＶDD1〜ＶDD3の高電位側をＶDDH1〜ＶDDH3、低電位側をＶDDL1〜ＶDDL3で示し、ＧＤＵ４〜６のドライブ電源は共通電源ＶDDC（図３５でも省略されている）であり、この共通電源ＶDDCの高電位側をＶDDHC、低電位側をＶDDLCで示す。またＧＤＵ４〜６およびＣＵのドライブ共通電源ＶDDCは１０〜２０Ｖ程度であり、この共通電源ＶDDCの低電位側ＶDDLCは図３３の主電源ＶCCの低電位側ＶCCLに接続する。
【０００４】
図３５は図３４のＧＤＵ１とＩＧＢＴＱ１のさらに詳細な接続図を示す。ここではその他のＧＤＵとＩＧＢＴは省略している。ＧＤＵ１のドライブ電源ＶDD1は１０〜２０Ｖ程度であり、その低電位側ＶDDL1はＩＧＢＴＱ1 のエミッタ端子Ｅに即ちインバータ出力のＵ相に接続され、ＩＧＢＴＱ１のコレクタ端子Ｃが主電源ＶCCの高電位側ＶCCHに接続されている。このため、ＩＧＢＴＱ１がオンした時はＶDDL1の電位はＶCCH の電位とほぼ等しくなり、またＩＧＢＴＱ１がオフした時はＶDDL1の電位はＶCCLの電位とほぼ等しくなる。従って、ＧＤＵ１と他の回路ユニットとの間には主電源ＶCCの電圧より、さらに高い絶縁耐圧が必要であり、このことはＧＤＵ２、３についても同様である。そしてレベルシフト回路ＬＳＵはそれ自体が高耐圧でなければならない。同図においてＩＧＢＴＱ１は電流検出端子[16]Ｍと温度検出素子θおよび温度検出端子[17]Ｔｅｍｐを備え、ゲート駆動回路ＧＤＵ１は電流検出端子ＯＣ１や温度検出端子ＯＴ１によりＩＧＢＴＱ１の異常を検出し、異常信号を出力ラインＳＯＵＴ１から出力する。ＯＵＴ１はゲート駆動端子である。
図３６は図３３と同一回路をインテリジェントパワーモジュール[18]と呼ばれる製品を用いて構成した構成図である。この場合ゲート駆動回路ＧＤＵ１〜ＧＤＵ６は、低耐圧ＩＣや個別電子部品および半導体素子からなり、パワーデバイス（Ｑ１〜Ｑ６、Ｄ１〜Ｄ６）とともにパワーデバイス側のパッケージに備えられている。この場合でも、外付けの駆動回路としてはフォトカプラ（ＰＣ）や高耐圧ＩＣ（ＨＶＩＣ）が用いられる。
【０００５】
図３７は図３６のＩＧＢＴＱ１およびＧＤＵ１のまわりの回路を詳細に示したものである。ＳＩＮ１およびＳＯＵＴ１は外部の構成となるＰＣやＨＶＩＣに接続される。
またその他の構成例として、ＧＤＵ１とＱ１を１チップ（同一の半導体基板）に集積化するパワーＩＣ技術[19],[20] や図３６の全ての回路を１チップに集積化するパワーＩＣ技術[11],[12] も開示されている。
図３８は図３４に示した高耐圧ＩＣ（ＨＶＩＣ）のチップの平面図を示し、各回路ユニットの配置が分かるように描いている。他の回路ユニットから高耐圧で分離される必要のあるＧＤＵ１は接合分離[21],[22],[10]や誘電体分離[23],[11],[12]により電気的に分離された島の中に形成されており、その周縁部を高耐圧接合終端構造[11],[21] ＨＶＪＴ（絶縁するために高電圧が印加される接合の終端部の構造をいう）により囲まれている。レベルシフト回路ＬＳＵの中には主電源ＶCCの低電位側の電位ＶCCLレベルの信号をドライブ電源ＶDD1の低電位側の電位ＶDDL1レベルの信号（入力ラインＳＩＮ１の信号）にレベルシフトするための高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）が設けられている。この高耐圧ｎチャネルＭＯＳＦＥＴには、中心のドレイン電極ＤNを囲んで高耐圧接合終端構造[10],[11] ＨＶＪＴが設けられている。またＧＤＵ１の分離された島の中にはＶDDL1レベルの信号（出力ラインＳＯＵＴ１の信号）をＶCCLレベルの信号にレベルシフトするための高耐圧ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）が設けられており、この場合もドレイン電極ＤPを囲んで高耐圧接合終端構造ＨＶＪＴが設けられている。そして、ＧＤＵ１の入力ラインＳＩＮ１と出力ラインＳＯＵＴ１が、高耐圧接合終端構造ＨＶＪＴの上を通ってＧＤＵ１とＬＳＵの間にそれぞれ跨がって配線されている。また各ＧＤＵには図３５で示したＯＵＴ端子、ＯＣ端子、ＯＴ端子が配置され、ＧＤＵ１〜ＧＤＵ３にはＶDDH1〜ＶDDH3の端子、ＶDDL1〜ＶDDL3の端子が配置され、またＧＤＵ４〜ＧＤＵ６にはＶDDHCの端子とＶDDLCの端子が配置されている。同図ではＧＤＵ１とＧＤＵ４の詳細な説明をし、他のＧＤＵは詳細な配置説明は省略した。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記した従来の高耐圧ＩＣやパワーＩＣの課題は６００Ｖを越える高耐圧化が困難なこと、製造コストが高いことなどであるが、さらに詳細に説明すると次のようになる。（１）分離技術に関する課題
先に述べたように、他の部分と電位の大きく異なる回路ユニット（例えば図３８のＧＤＵ１、２、３）を他の部分から電気的に高耐圧で分離する分離技術には誘電体分離[11],[12],[23]、接合分離[10],[21],[22]、自己分離[20],[24] などの技術がある。しかし誘電体分離や接合分離は分離構造が複雑で製造コストが高く、耐圧が高くなるほど、この製造コストがさらに高くなる。また自己分離は製造コストは低く抑えられるが、ＣＭＯＳ（相補形ＭＯＳＦＥＴ）構成では高耐圧化技術が未だ開発されておらず、一方、高耐圧化が可能なＮＭＯＳ（ｎチャネルＭＯＳＦＥＴ）構成ではアナログ回路（先で述べた電流検出回路や温度検出回路を指す）の高精度化が極めて困難である。（２）高耐圧接合終端構造ＨＶＪＴに関する課題
高耐圧接合終端構造は、縦型パワーデバイス用のもの[25],[26] 、横型高耐圧デバイス用のもの[27],[28],[29]など個々の用途別に各種構造が開示されている。しかしながら、高耐圧化したＩＣであるＨＶＩＣやパワーデバイスを集積した高耐圧パワーＩＣにおいては、集積回路ユニット間の高耐圧接合終端構造（図３８のＧＤＵ１〜３の回り）、高耐圧横型ｎチャネルＭＯＳＦＥＴ用の高耐圧接合終端構造（図３８のＨＶＮのＤNの回り）、高耐圧横型ｐチャネルＭＯＳＦＥＴ用の高耐圧接合終端構造（図３８のＨＶＰのＤPの回り）、さらには縦型パワーデバイス用の高耐圧接合終端構造など多くの用途の高耐圧接合終端構造を同一チップ上に形成する必要がある。従来のような汎用性の少ない構造で高耐圧ＩＣやパワーＩＣを実現しようとすると、多くの異なる高耐圧接合終端構造ＨＶＪＴを同一チップ上に形成しなければならず、製造コストが高くなる。（３）配線下の高耐圧接合終端構造に関する課題
高耐圧ＩＣでは、電位の大きく異なる集積回路ユニット（例えば図３８のＧＤＵ１とＬＳＵ）間での信号のやり取りを行うため、高耐圧接合終端構造ＨＶＪＴ上に配線を通すことが必要とされる。ところが、高耐圧接合終端構造ＨＶＪＴ上を配線を通すとこの配線の電位の影響を受けて、高耐圧接合終端構造ＨＶＪＴの耐圧が低下する問題がある[30]。この問題を解決するために、いくつかの構造[10],[11],[12],[31] が提案されているが、構造が複雑なため製造コストが高くなる。またこれらの提案されている構造では配線の影響を皆無にできなく、耐圧低下の程度を少なくしている丈であり、６００Ｖ程度の耐圧までは実用化できても、それ以上の耐圧のものはまだ実現していない。
【０００７】
この発明は、前記課題を解決するために、高耐圧に耐える第二領域および第四領域を設け、縦型パワーデバイスの高耐圧接合終端構造、集積回路ユニット間を分離する高耐圧接合終端構造、ｎチャネルまたはｐチャネルの高耐圧横型ＭＯＳＦＥＴの高耐圧接合終端構造など幅広く利用できる汎用性が高く、低コストな高耐圧接合終端構造とし、配線が横切っても耐圧が低下せずに高耐圧が維持できる、低コストな高耐圧接合終端構造とすることで、製造コストの低い高耐圧ＩＣを提供することができる。参考文献〔１〕USP 4,364,073(IGBT関連)〔２〕USP 4,893,165(ノンパンチスルー形IGBT関連)〔３〕USP 5,008,725(パワーMOSFET関連)〔４〕EP 0,071,916、特開昭58-39065に対応( 高速ダイオード内蔵パワーMOSFET関連)〔５〕USP 5,091,664(駆動回路関連)〔６〕USP 5,287,023(駆動回路関連)〔７〕USP 4,947,234(低耐圧ICとパワーデバイス関連)〔８〕USP 4,937,646(低耐圧ICとパワーデバイス関連)〔９〕A.Wegener and M.Amato "A HIGH VOLTAGE INTERFACE IC FOR HALF-BRIDGECIRCUITS" Electrochemical Society Extended Abstracts,  vol.89-1,  pp.476-478(1989)〔１０〕T.Terashima et al "Structure of 600V IC and A New Voltage Sensing Device" IEEE Proceeding of the 5th International Symposium on Power Semiconductor Devices and ICs,pp.224-229(1993)〔１１〕K.Endo et al "A 500V 1A 1-chip Inverter IC with a New Electric Field Reduction Structure" IEEE Proceeding of the 6th International Symposium on Power Semiconductor Devices and ICs,pp.379-383(1994)〔１２〕N.Sakurai et al "A three-phase inverter IC for AC220V with a drasticall small chip size and highly intelligent functions" IEEE Proceeding of The 5th International Symposium on Power Semiconductor Devices andICs,pp.310-315(1993)〔１３〕M.Mori et al "A HIGH POWER IGBT MODULE FOR TRACTION MOTOR DRIVE"IEEE Proceeding of the 5th International Symposium on Power Semiconductor Devices and ICs,pp.287-289(1993)〔１４〕USP 5,159,516 （電流検出方法関連）〔１５〕USP 5,070,322 （温度検出方法関連）〔１６〕USP 5,097,302 （電流検出用素子関連)〔１７〕USP 5,304,837 （温度検出用素子関連)〔１８〕K.Reinmuth et al "Intelligent Power Modules for Driving Systems"IEEE Proceeding of the 6th International Symposium on Power Semiconductor Devices and ICs,pp.93-97(1994)〔１９〕USP 4,677,325 (IPS関連）〔２０〕USP 5,053,838 (IPS関連）〔２１〕R.Zambrano et al "A New Edge Structure for 2kVolt Power IC Operation" IEEE Proceeding of the 6th International Symposium on Power Semiconductor Devices and ICs,pp.373-378(1994)〔２２〕M.F.Chang et al "Lateral HVIC with 1200-V Bipolar and Field-Effect Devices"IEEE Transactions on Electron devices,  vol.ED-33,  No.12,  pp.1992-2001(1986)〔２３〕T.Ohoka et al "A WAFER BONDED SOI STRUCTURE FOR INTELLIGENT POWER ICs" IEEE Proceeding of the 5th International Symposium on Power Semiconductor Devices and ICs,pp.119-123(1993)〔２４〕J.P.MILLER "A VERY HIGH VOLTAGE TECHNOLOGY(up to 1200V) FOR VERTICAL SMARTPOEWR ICs" Electrochemical Society Extended Abstracts,  vol.89-1,  pp.403-404(1989)〔２５〕USP 4,399,449 （パワーデバイスのHVJT関連)〔２６〕USP 4,633,292 （パワーデバイスのHVJT関連)〔２７〕USP 4,811,075 （横型MOSFETのHVJT関連)〔２８〕USP 5,258,636 （横型MOSFETのHVJT関連)〔２９〕USP 5,089,871 （横型MOSFETのHVJT関連）〔３０〕P.K.T.MOK and C.A.T.SALAMA "Interconnect Induced Breakdown in HVIC's" Electrochemical Society Extended Abstracts,  vol.  89-1,  pp.  437
-38(1989)〔３１〕USP 5,043,781 ( パワーIC関連)
【課題を解決するための手段】
【０００８】
この発明は前記の目的を達成するために、高耐圧ＩＣが、第二導電形の領域と該第二導電形の領域内にループ状に形成された第一導電形の領域とからなるｐｎ接合を有する高耐圧接合終端構造と、該高耐圧接合終端構造のループの内側に形成された少なくとも１つのＭＩＳトランジスタと、該高耐圧接合終端構造のループ上で前記第二導電形の領域が露出する部分に設けられた第一のドレイン電極,ループの外側に設けられた第一のゲート電極と第一のソース電極とを有する第二導電形チャネルの高耐圧ＭＩＳトランジスタとを備えたこととする。あるいは、第二導電形の領域と該第二導電形の領域内にループ状に形成された第一導電形の領域とからなるｐｎ接合を有する高耐圧接合終端構造と、該高耐圧接合終端構造のループの内側に形成された少なくとも１つのＭＩＳトランジスタと、該高耐圧接合終端構造のループ内に設けられた第二のドレイン電極,ループの内側に設けられた第二のゲート電極と第二のソース電極とを有する第一導電形チャネルの高耐圧ＭＩＳトランジスタとを備えたこととする。この発明によれば、耐圧クラスの異なる回路ユニットでも同一の高耐圧接合終端構造でよく、低コスト化できる。
【発明の効果】
【０００９】
この発明によれば、第一領域と第二領域の接合を逆バイアスし、第二領域の表面層に形成した第三領域に空乏層が達しないように第二領域を設けることで、第三領域内に設けた各種デバイスが、低コストで第一領域から電気的に絶縁分離することができる。この接合構造を採用することで、耐圧クラスの異なる回路ユニットでも同一の高耐圧接合終端構造でよく、低コスト化できる。また、この接合構造で耐圧を確保するので、高耐圧接合終端構造部上に橋渡しする配線で耐圧低下が生じなくなる。またパワーデバイスを固着する金属板に温度検出部などを備える高耐圧ＩＣを固着したり、パワーデバイス上にこの高耐圧ＩＣを固着したり、また同一半導体基板にパワーデバイスとこの高耐圧ＩＣを集積することで高精度の温度検出ができる。以上のことから、低コストで高性能な高耐圧ＩＣの実現が可能となる。
【発明を実施するための最良の形態】
【００１０】
図１はこの発明の第１参考例の要部断面図を示す。図３８の高耐圧接合終端構造ＨＶＪＴに囲まれたＧＤＵ１〜３の部分にこの発明が適用されている。以下、一部実施例を除き第一導電形をｐ形、第二導電形をｎ形として説明する。
高耐圧ＩＣ（ＨＶＩＣ）はホウ素をドープしたｐ形半導体基板からなる第一領域１と、その表面層に選択的にリンのイオン注入を行って高温の熱拡散により形成したｎ形の第二領域２と、第二領域２の表面層に選択的にホウ素のイオン注入を行って高温の熱拡散により形成したｐ形の第三領域３と、第二領域２の表面層に選択的にリンをイオン注入し高温の熱拡散により形成したｎ形の第五領域５と、第三領域３の表面層に選択的にホウ素をイオン注入し高温の熱拡散により形成されたｐ形の第六領域６と、第二領域２の表面層に選択的に形成したｐ形の高濃度領域１１（第一ソース領域と第一ドレイン領域になる）とこのｐ形の高濃度領域１１に挟まれた第二領域２上にゲート絶縁膜１３を介して形成されたゲート電極となる多結晶シリコン膜１５とで構成されるｐチャネルＭＯＳＦＥＴ（ｐｃｈＭＯＳＦＥＴ）と、第三領域３の表面層に選択的に形成されたｎ形の高濃度領域１２（第二ソース領域と第二ドレイン領域になる）とこのｎ形の高濃度領域１２に挟まれた第三領域３上にゲート絶縁膜１３を介して形成されたゲート電極となる多結晶シリコン膜１５とで構成されるｎチャネルＭＯＳＦＥＴ（ｎｃｈＭＯＳＦＥＴ）と、第一領域１と第二領域２との間の第一のｐｎ接合１０４に高い逆バイアス電圧が印加されたときに表面付近での電界集中によるブレークダウンが生じないように、第一領域１を囲んで設けられた高耐圧接合終端構造ＨＶＪＴとからなる。ｐ形の高濃度領域１１は高濃度のホウ素がドープされ、ｎ形の高濃度領域は高濃度のリンがドープされている。ゲート絶縁膜１３は厚みが２００〜５００Å程度のシリコン酸化膜で形成される。第一領域１上、第二領域２上および第五領域５上の一部にフィールド絶縁膜１４が厚み５０００〜１００００Å程度のシリコン酸化膜で形成され、その上に選択的に導電膜であるリンドープされたｎ形の多結晶シリコン膜１５が厚さ３０００〜６０００Å程度で形成される。またこの多結晶シリコン膜１５は第三領域３と第二領域２の向かい合う領域にも同図に示すように形成される。層間絶縁膜１６は例えば常圧ＣＶＤ等により形成された、厚さ５０００〜１００００ÅのＢＰＳＧ膜である。第一金属膜１７は第一主面側の配線や電極として用いる例えば厚さ５０００〜１００００Å程度のＡｌ−１％Ｓｉ膜である。第一領域１の不純物濃度は１０13〜１０15ｃｍ-3程度であり、例えば６００Ｖ耐圧の高耐圧ＩＣでは１．５×１０14ｃｍ-3以下、１２００Ｖ耐圧の高耐圧ＩＣでは８×１０13ｃｍ-3以下というように必要とする耐圧により適切な不純物濃度が異なる。第一領域１の不純物濃度と第二領域２の不純物のドープ量（ドーピング量）は第一領域１と第二領域２との間の第一のｐｎ接合１０４が高電圧に逆バイアスされたときでも第一のｐｎ接合１０４の両側に拡がる空乏層１０１の第二領域２側での空乏層端１０２が第三領域３へは届かず第二領域２内に止まるように設定される。これを満たすには、第三領域３下の第三領域３と第一領域１とに挟まれた第二領域２の部分の正味のドープ量を１×１０12ｃｍ-2以上、３×１０13ｃｍ-2以下にすることが効果的である。典型的な例を次に示す。第二領域２の形成を５×１０12〜１×１０13ｃｍ-2のドープ量のリンの選択的なイオ��注入と１１５０℃、３〜１０時間程度の熱拡散を行いその深さを３〜８μｍ程度に設定し、第三領域３の形成を１×１０13〜５×１０13ｃｍ-2のドープ量のホウ素の選択的なイオン注入と１１００℃、２〜１０時間程度の熱拡散により行い、その深さを１〜４μｍ程度に設定する。第五領域５および第六領域６のドープ量は１×１０14〜１×１０15ｃｍ-2程度、ｐ形およびｎ形の高濃度領域１１、１２のドープ量は１×１０15〜１×１０16ｃｍ-2程度である。高耐圧接合終端構造ＨＶＪＴは、従来技術の引用文献の中から色々な構造を用いることが可能であり、また引用した以外の構造も用いることもできる。第二領域２内に設けた比較的高濃度にドープされたｎ形の第五領域５は、第一領域１をコレクタ、第二領域２をベース、第三領域３をエミッタとする寄生バイポーラトランジスタのベース抵抗を低く抑えて、その誤動作を防ぐためのものである。この第五領域５は、第三領域に対向する第二領域２の表面層や第一領域１に対向する第二領域２の表面層に形成し、できる限り第三領域３の回りを概ね囲うように設けたり、第二領域２表面上でＭＯＳＦＥＴなどの素子を形成しない領域（フィールド領域）の大半を覆うように設けたりすることで誤動作を防止する効果が高まる。また第三領域３内に設けた比較的高濃度にドープされたｐ形の第六領域６は第二領域２をコレクタ、第三領域３をベース、ｎ形の高濃度領域１２をエミッタとする寄生バイポーラトランジスタのベース抵抗を低く抑えてその誤動作を防ぐものである。この第六領域６においても、前記第五領域５の形成と同様の配置上の工夫することで効果を高めることができる。
【００１１】
同図に示した高耐圧ＩＣ（ＨＶＩＣ）の例は第一導電形がｐ形、第二導電形がｎ形であるので、第一領域１は図３４のＶDDLC即ち図３３のＶCCL に接続され、第三領域３は図３４のＶDDL1即ち図３３のＵ相に接続され、第二領域２は１５Ｖ程度のドライブ電源ＶDD1から高電位側の出力ＶDDH1が接続される。また同図では簡略化のため、第二領域２および第三領域３内にｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのみを図示したが、実際はこれらの素子以外に抵抗やコンデンサ、ダイオードやバイポーラトランジスタなどの各種デバイスを多数集積化して形成することができ、これらのデバイスを用いてゲート駆動回路ＧＤＵ１（図３３および図３５）を構成することができる。そして、後述する構造の高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）や高耐圧ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）を図３８に示したように加え、ＧＤＵ１とＬＳＵとの間の信号配線である入力ラインＳＩＮ１と出力ラインＳＯＵＴ１を形成すれば図３３〜図３５に説明した高耐圧ＩＣとなる。
図２は第２参考例を示す要部構造図で、同図（ａ）は図３８におけるＧＤＵ１と高耐圧接合終端構造ＨＶＪＴに対応する部分の要部平面図で、同図（ｂ）は同図（ａ）のＸ−Ｘで切断した要部断面図である。同図（ａ）において、ＧＤＵ１は高耐圧接合終端構造ＨＶＪＴに周囲を囲まれた第二領域２および第四領域４に形成されている。同図（ｂ）において、第二領域２に囲まれて、第二領域２とは分離されたｎ形の第四領域４が設けられ、この第二領域２と第四領域４とに跨がって多結晶シリコンからなるループ状の第一導電膜７がフィールド絶縁膜１４を介して設けられている。この第一導電膜７と図１の多結晶シリコン膜１５とは同様の働きをする。同図（ｂ）では第四領域４は一つしか描いていないが、当然必要により複数（もしくは多数）設けることもできる。第四領域４は第二領域２の形成と同時にリンを選択的にイオン注入するときのマスクのパターン形状を変えるだけで形成される。この第四領域４にはｎｐｎトランジスタを形成した例が示してあり、第六領域６の形状と同時に形成したベース領域３１、ｎ形の高濃度領域１２の形成と同時に形成したエミッタ領域３２およびコレクタとしての第二領域２を備え、第二領域２内に設けるのと同じ理由で第四領域４にも第五領域５を設けている。第二領域２内と第三領域３内とにｐチャネルＭＯＳＦＥＴ（ｐｃｈＭＯＳＦＥＴ）とｎチャネルＭＯＳＦＥＴ（ｎｃｈＭＯＳＦＥＴ）とを設けた例を示しているが、第二領域２および第三領域３には前記同様多くの種類のデバイスを集積化することができ、また同様に第四領域４にも第三領域３と同様のｐ形の領域（図示されていないが仮に第七領域と呼ぶこととする）を設けて、この第四領域４および第七領域に多くの種類のデバイスを集積化することができる。第四領域４は第二領域２のドライブ電源ＶDD1 と異なる電源ＶEE1 （例えば１５ＶのＶDD1を降圧安定化したアナログ回路用の１０Ｖ電源やロジック回路用の５Ｖ電源など）の回路ユニットとして利用でき、また同図（ｂ）に示すようにコレクタ（Ｃ）が第二領域２から独立したバイポーラトランジスタとしても利用することができるので、この第四領域４の利用により回路設計の自由度が非常に大きくなる。
【００１２】
また同図（ｂ）において、第二領域２と第四領域４に挟まれた第一領域１表面上にはフィールド絶縁膜１４を介して第二領域２と第四領域４とに跨がる導電膜７が設けられており、高電圧が印加される第一領域１と第二領域２との間の第一のｐｎ接合１０４と第一領域１と第四領域４との間の第四のｐｎ接合１０５が不連続であることによる電界集中を防止し、高い耐圧が確保できるようになっている。この導電膜７は浮遊電位状態（フローティング）にしておくよりも、第二領域２もしくは第四領域４に電気的に接続し、電位的に安定化しておく方が好ましい。また第二領域２と第四領域４の間の分離耐圧を高くとりたい場合には、第一導電形がｐ形の場合は、この第一導電膜７を第二領域２と第四領域４のうち低電位側の領域に接続し、ｎ形の場合は高電位側の領域に接続するとよい。こうすれば、第一導電膜７をゲートとする寄生のＭＯＳＦＥＴがオンし難くなるからである。
図３は第３参考例を示す要部構造図で、同図（ａ）はゲート駆動回路ユニットを１チップ化したときの平面図、同図（ｂ）はその断面図、同図（ｃ）はゲート駆動回路ユニット（１チップ化されている）とパワーデバイス（例えばＩＧＢＴとダイオード）とがヒートシンク上に形成された断面図である。ここでは前記説明とは導電形を逆にし、第一導電形をｎ形、第二導電形をｐ形とした。
【００１３】
同図（ａ）において、ｎ形の第一領域１上に高耐圧接合終端構造ＨＶＪＴに囲まれてｐ形の第二領域２が設けられている。この図は図２、３、６のゲート駆動回路ユニットであるＧＤＵ１部分だけを１チップに集積化した高耐圧ＩＣ（ＧＤＵＩＣ１）の平面図を示す。
同図（ｂ）において、ｎ形の第一領域１に形成されたｐ形の第二領域２およびｎ形の第三領域３に、ｎチャネルＭＯＳＦＥＴ（ｎｃｈＭＯＳＦＥＴ）とｐチャネルＭＯＳＦＥＴ（ｐｃｈＭＯＳＦＥＴ）がそれぞれ形成されている。この第二領域２および第三領域３にも当然多くの種類のデバイスが集積化できる。この高耐圧ＩＣ（ＧＤＵＩＣ１）の裏面には、例えばＴｉ／Ｎｉ／Ａｕの三層の金属膜からなる第二金属膜１８が設けられ、はんだで金属板と固着できるようにしてある。
同図（ｃ）において、高耐圧ＩＣ（ＧＤＵＩＣ１）がｎチャネル形の縦型パワーデバイスＱ１（ＩＧＢＴなど）およびダイオードＤ１と共に図３３および図３５のＶCCH に接続されることになる金属板３３上にはんだ接合で固着される。この場合、第一導電形がｎ形であるので、この高耐圧ＩＣ（ＧＤＵＩＣ１）の裏面をパワーデバイスの裏面（コレクタまたはドレイン）が固着している金属板３３に接着しても、第一領域１と第二領域２との間の第一のｐｎ接合１０４は常に逆バイアスとなり、第二領域２に形成された各種デバイスは第一領域１から電気的に絶縁され、動作上全く問題ない。尚、金属板３３は例えばセラミックからなる絶縁板３４を介して銅やアルミニウムからなるヒートシンク３５上に設置されている。
【００１４】
図４は第４参考例の要部構造図を示し、同図（ａ）はＧＤＵ１の部分だけを１チップに集積化した高耐圧ＩＣであるＧＤＵＩＣ１の平面図、同図（ｂ）はその断面図、同図（ｃ）はＧＤＵＩＣ１をパワーデバイスＱ１のエミッタ（もしくはソース）電極上に固着した断面図である。同図（ａ）は図３（ａ）と同じであるため説明は省略する。同図（ｂ）において、第一領域１および第三領域３はｐ形、第二領域２はｎ形である。また同図（ｃ）において、ＧＤＵＩＣ１とパワーデバイスＱ１のエミッタ（もしくはソース）電極との固着は例えばエポキシ系の接着剤が使用できる。またこの場合も第一導電形がｐ形であればｐｎ接合１０４は常に逆バイアスとなるので、前記で述べたように動作上全く問題ない。
図５は第５参考例の要部構造図を示し、同図（ａ）は平面図、同図（ｂ）は断面図である。同図（ａ）において、高耐圧接合終端構造ＨＶＪＴでｎチャネル形の縦型パワーデバイスＱ１（ここではＩＧＢＴを示す）が囲まれ、さらにＧＤＵ１がこのパワーデバイスＱ１で囲まれている。
同図（ｂ）において、Ｑ１のｐ形のベース領域３６に囲まれた第二領域２がｎ形のドリフト領域４０である第一領域１の表面層に形成されている。第二領域２とＱ１のベース領域３６の間の第一領域１の表面にフィールド絶縁膜１４を介して第一導電膜７が形成される。この第一導電膜７はＱ１のエミッタ電極と共に図２の第一導電膜７と同じ働きをする。Ｑ１はＩＧＢＴを示し、第一領域１の第二主面側にｎ+ バッファ層３８およびｐ+ 基板３９があり、ｐ+基板３９表面上に第二金属膜１８が形成され、周縁部はパッシベーション膜１９（例えば１００００Åのシリコン窒化膜）が被覆されている。
【００１５】
図６は第６参考例の要部平面図、図７は第７参考例の要部平面図を示す。これらは別の参考例である。図３の参考例ではＧＤＵ１のみの例を示したが、これらの図は図３４および図３８に示すものに対応した参考例で、図６は高耐圧接合終端構造ＨＶＪＴがＧＤＵ４〜ＧＤＵ６とＣＵおよびＬＳＵを一括して取り囲んでいる参考例を示し、図７は高耐圧接合終端構造ＨＶＪＴが図３８の各回路ユニットを一括して取り囲んでいる参考例を示す。図７は図６と比べ、入力ラインＳＩＮ１、出力ラインＳＯＵＴ１の各配線が横切る高耐圧接合終端構造ＨＶＪＴの数が少ないため、（図６は３個、図７は２個）、耐圧低下が起こり難い。また各回路ユニットの説明は前記と同様のため省略する。
図８以降において、図中の番号の（  ）内の番号は、図１ないし図５の参考例に対応する番号と同じ製造方法で、それらと同時に同一チップ上に形成され得るものであることを示している。また第一導電形をｐ形、第二導電形をｎ形とした場合で説明する。当然逆の導電形にしてもよい。
図８は第８参考例でダイオードに用いた場合の高耐圧接合終端構造図を示し、同図（ａ）は要部断面図、同図（ｂ）、同図（ｃ）は平面図である。
同図（ａ）において、第一領域１はホウ素をドープした半導体基板で濃度は１０13〜１０15ｃｍ-3程度である。この濃度は必要とする耐圧により異なる。第八領域８は、第一領域１の表面からの選択的なリンのイオン注入（ドーズ量：３×１０12〜１×１０13ｃｍ-2程度）と１１５０℃、３〜１０時間程度の熱拡散により形成し、その拡散深さは３〜８μｍ程度である。第九領域９は、第八領域８の表面からの選択的なホウ素のイオン注入（ドーズ量：１×１０12〜１．５×１０13ｃｍ-2程度）と１１５０℃、１〜５時間程度の熱拡散により形成し、その拡散深さは１．５〜５μｍ程度である。ｎ形の高濃度領域４５は、カソード電極Ｋと第八領域８の電気的接続を良好にするために設けた領域で、例えば選択的なリンのイオン注入（ドーズ量：１×１０14〜１×１０15ｃｍ-2程度）と１０００〜１１００℃程度の熱処理により第五領域（図１参照のこと）と同時に形成される。ｐ形の高濃度領域４６は、アノード電極Ａと第九領域９の電気的接続を良好にするために設けた領域で、例えば選択的なホウ素のイオン注入（１×１０14〜１×１０15ｃｍ-2程度）と１０００〜１１００℃程度の熱処理により第六領域６（図１参照のこと）と同時に形成される。フィールド絶縁膜１４および第九領域９上の絶縁膜４１は熱酸化膜で、膜厚は５０００〜１００００Å程度である。カソード電極Ｋとアノード電極Ａは例えばＡｌ−１％Ｓｉからなる第一金属膜１７からなり、膜厚は５０００〜１００００Å程度である。パッシベーション膜１９は、例えばアモルファスシリコン膜やシリコンリッチのＳｉＮ膜（窒化膜）で膜厚は５０００〜１５０００Å程度である。この場合、抵抗性フィールドプレートとして用いるために、高抵抗膜４４として第九領域９上の絶縁膜４１上にカソード電極Ｋと共通の第二導電膜４２とアノード電極Ａと共通の第三導電膜４３の双方に接触して設けられている。高抵抗膜４４の抵抗率はシート抵抗で１０13〜１０11Ω／□程度である。第二導電膜４２および第三導電膜４３は、フィールドプレートとして第九領域９の上の絶縁膜４１上へ延在している。第九領域下の第一領域１と第九領域とに挟まれた第八領域部分１１６の正味のドーピング量は１×１０11ｃｍ-2以上、４×１０12ｃｍ-2以下となるように設定されており、第九領域９の正味のドーピング量は１×１０11ｃｍ-2以上、２×１０12ｃｍ-2以下となるように設定されている。これにより、第一領域１と第八領域８の間の第二のｐｎ接合１１１と第八領域８と第九領域９の間の第三のｐｎ接合１１２がともに逆バイアスされたときに、第二のｐｎ接合１１１の両側に拡がる第二の空乏層１１３と第三のｐｎ接合１１２の両側に拡がる第三の空乏層１１４とは第八領域８内で結合し、また第三の空乏層１１４は第九領域９の表面１１５まで達している。つまり、この高耐圧接合終端構造ＨＶＪＴのアノード電極Ａとカソード電極Ｋとに平面上で挟まれた第八領域８および第九領域９には、第一領域１まで達する空乏層（結合した第二の空乏層１１３と第三の空乏層１１４）が水平方向にも垂直方向にも拡がり、その結果高い耐圧が得られる。垂直方向に拡がるのは第一領域１が低濃度であるためである。第二導電膜４２は、第二導電形の高濃度領域４５近辺での電界集中を防ぐため���、第三導電膜４３は、ｐ形の高濃度領域４６近辺での電界集中を防ぐために有効である。高抵抗膜４４は、第二導電膜４２と第三導電膜４３の間を高抵抗膜４４を介して流れる電流が、高抵抗膜４４に沿って生ずる水平方向の滑らかな電位分布を第九領域９上の絶縁膜４１の容量を介して絶縁膜下の半導体領域内へ静電的に作用させ、半導体領域の空乏層中の電位分布を水平方向に滑らかに安定化させるので、より一層小さい高耐圧接合終端構造の水平距離で高耐圧を得るために効果的である。
【００１６】
同図（ｂ）は、同図（ａ）の高耐圧接合終端構造の平面的な配置図を示し、同図（ａ）に一点鎖線で示した中心線を軸に同心円上の配置で、アノード電極Ａとカソード電極Ｋに挟まれた高耐圧接合終端構造ＨＶＪＴが円形のループで帯状に設けられている。この配置は小さい活性面積のデバイスに適する。
同図（ｃ）も、同図（ａ）の高耐圧接合終端構造ＨＶＪＴの平均的な配置の例であり、この場合大きい活性面積のデバイスに適するように櫛歯状に配置されたアノード電極Ａとカソード電極Ｋに挟まれた高耐圧接合終端構造ＨＶＪＴが、櫛歯の間をぬって曲がりくねった形のループで、帯状に設けられている。
尚、ループ状とは、帯状で、かつ円形や櫛歯形などの形状をした環状のものをいう。
図９は第９参考例の要部断面構造を示す。これは、従来から高耐圧ＩＣに用いられている接合分離の構造に本発明を適用したものである。図８（ａ）との違いは、第八領域８が第一領域１上へのエピタキシャル成長により形成された層であり、したがって、この第八領域８を他の部分から電気的に分離するための高濃度のｐ形の分離領域４７を設けている点である。その他の部分は図８（ａ）と全く同じであり同じ番号を付けている。エピタキシャル成長により形成された第八領域８は厚さが５〜１５μｍ程度でリンが１×１０15から１×１０16ｃｍ-3程度ドープされている。分離領域４７は、第八領域８のエピタキシャル成長後第九領域９の形成前に、例えばドーズ量が１×１０15ｃｍ-2のホウ素の選択的なイオン注入と１２００℃、２〜１０時間程度の熱拡散により形成する。第八領域８のエピタキシャル成長による形成と分離領域４７の形成に関する分、図８の実施例よりコストは高くなり、また分離領域４７の形成のために、高温の熱処理が必要となり、この高温の熱処理で発生するシリコン結晶内の欠陥による良品率の低下も多少招くが、接合分離という従来技術の上にそのまま適用できるという便利さがある。同図の平面的な配置は図８（ｂ）、（ｃ）と同様である。
【００１７】
図１０は第１０参考例の要部断面図を示す。第一領域１、第八領域８、第九領域９、フィールド絶縁膜１４、第九領域９上の絶縁膜４１（１４）、第二導電膜４２および第三導電膜４３、パッシベーション膜１９、および高抵抗膜４４（１９）は図８の参考例と同じである。本参考例が違う点は、高耐圧接合終端構造ＨＶＪＴを挟んで、一方の側にｎ形の高濃度領域５０（１２）を介して第八領域８と電気的に接続された第一のドレイン電極Ｄ１（この場合、第二の導電体４２と共通）を備え、他方の側に第九領域９と電気的につながったｐ形のベース領域４８と、このベース領域４８中に選択的に設けられた高濃度のｎ形のソース領域４９と、第八領域８とソース領域４９とに挟まれたベース領域４８表面のｎチャネル領域５２と、少なくともチャネル領域上に設けられた第一のゲート絶縁膜５１および第三のゲート電極Ｇ１と、少なくとも前記ｎ形のソース領域４９に電気的に接続された第一のソース電極Ｓ１（この場合第三導電膜４３と共通）とを備えたｎ形チャネル（この場合ｎチャネル）の高耐圧ＭＩＳトランジスタ（この場合ＭＯＳＦＥＴ）であることと、第三のゲート電極Ｇ１と第一のソース電極Ｓ１との間の電気的な絶縁を行うための層間絶縁膜１６を備え、これがさらに第九領域９上の絶縁膜４１（１６）としても用いられる点である。同図の平面的配置も、図中の一点鎖線のいずれかを中心にした図８（ｂ）のような同心円状の配置や、図中の一点鎖線での折り返しによる同図（ｃ）のような櫛歯状の配置など、いろいろな配置が可能である。
【００１８】
図１１は、第１１参考例の要部断面図を示す。第一領域１、第八領域８、第九領域９、フィールド絶縁膜１４、第九領域９上の絶縁膜４１（１４）、第二および第三の導電体４２および４３、パッシベーション膜１９、および高抵抗膜４４（１９）は図８の参考例と同じである。本参考例が違う点は、高耐圧接合終端構造ＨＶＪＴを挟んで、一方の側に第八領域８表面上に選択的に形成されたｐ形のソース領域５６（１１）と、第九領域９とｐ形のソース領域５６（１１）とに挟まれた第八領域８表面のｐ形チャネル領域５４と、少なくともｐ形チャネル領域５４上に形成された第二のゲート絶縁膜５３（１３）およびこのゲート絶縁膜５３（１３）上の第四のゲート電極Ｇ２と、少なくとも前記ｐ形のソース領域５６（１１）と電気的に接続された第二のソース電極Ｓ２とを備え、他方の側に第九領域９とｐ形の高濃度領域５５（１１）を介して電気的に接続した第二のドレイン電極Ｄ２とを備えていることである。
図１２は第１２参考例の要部断面図を示す。高耐圧接合終端構造ＨＶＪＴに囲まれ、ｎ形の第八領域８とｎ形の第二領域２とを同一拡散工程で同時に形成し、第二領域２の表面層に選択的に形成されたｐ形の第三領域３と、第二領域２の表面層に形成されたｐ形チャネルのＭＩＳトランジスタと、第三領域３の表面層に形成されたｎ形チャネルのＭＩＳトランジスタとを形成する。また第二領域２と第八領域８を連結して一体の領域を形成してもよい。これ以降の図の説明で第八領域の番号を８（２）としたのは第二領域と同一工程で第八領域を形成し得ることを示している。また同図の平面的な配置は、図６のＧＤＵ１がその例となる。
【００１９】
図１３は第１実施例の要部平面図を示す。図３８の従来例との相違点は第一の出力配線６１と第二の出力配線６２下の電界強度を弱めるために、ＧＤＵ１を取り囲む第一の高耐圧接合終端構造ＨＶＪＴ１と、ＧＤＵ１内およびＬＳＵ内に形成される横型ＭＯＳＦＥＴを取り囲む第二の高耐圧接合終端構造ＨＶＪＴ２とが同一構造の高耐圧接合終端構造ＨＶＪＴで構成され、かつ一体となっている点である。このように構成することで、第一の出力配線６１および第二の出力配線６２と、これらの出力配線の下の高耐圧接合終端構造ＨＶＪＴの電位差を他の高耐圧接合終端構造ＨＶＪＴより小さくできる。そのため、これらの出力配線６１、６２の電位が高耐圧接合終端構造部の半導体表面の電位分布に及ぼす影響を軽減し、耐圧低下を防止できる。図中の符号は図３８と同一であるので、その説明は省略する。第一の出力配線６１、第二の出力配線６２は図３８のＳＩＮ１とＳＯＵＴ１に対応する。Ｓ１、Ｓ２は第一、第二のソース電極を示し、Ｄ１、Ｄ２は第一、第二のドレイン電極を示す。
図１４は電位差の強弱を図１３の平面図に示した図である。出力配線６１、６２付近では電位差が小さく、その他の箇所では大きい。
図１５は第２実施例の要部断面図で、図１３のＡ−Ａ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。
【００２０】
図１６は第２実施例の要部断面図で、図１３のＢ−Ｂ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。
図１７は第２実施例の要部断面図で、図１３のＣ−Ｃ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。
図１５ないし図１７において、図１３で示す高耐圧接合終端構造ＨＶＪＴがＧＤＵ１用と高耐圧ｎチャネルＭＯＳＦＥＴ（ＨＶＮ）用と高耐圧ｐチャネルＭＯＳＦＥＴ（ＨＶＰ）用とがそれぞれ共用の一体構造とすることで、高耐圧ｎおよびｐチャネルＭＯＳＦＥＴ（高耐圧ＭＩＳトランジスタの一つ）のドレイン電極Ｄ１、Ｄ２のまわりの高耐圧接合終端構造ＨＶＪＴのうち、ソース電極Ｓ１、Ｓ２のある側に面している高耐圧接合終端構造ＨＶＪＴ部分には約４００Ｖ程度（図１５ではＤ１の左側、図１６ではＤ２の右側）の高い電圧が印加されるのに対し、反対側に面している高耐圧接合終端構造ＨＶＪＴ部分には１５Ｖ程度の微小な電圧（図１５ではＤ１の右側、図１６ではＤ２の左側、つまり第一、第二の出力配線６１、６２のある側）が印加される丈である。この僅かな電位差しかない高耐圧接合終端構造ＨＶＪＴを横切らせて、第一、第二の出力配線６１、６２を配置することで、半導体領域の電位分布に殆ど影響を与えず配線することができる。したがって耐圧低下を生じさせずに配線できる。
【００２１】
図１８ないし図２０は第３実施例の要部断面図を示し、図１３のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線の各切断部に相当する要部断面図を示す。これは第２実施例の変形例である。
図１８ないし図２０と図１５ないし図１７との違いは高電圧に曝される側の半導体領域にｎ形の高濃度領域５８を第一領域１と第二領域８（又は２）に跨がって埋め込み、さらにソース電極Ｓ１側である低電位側にｐ形の高濃度領域４７を第一領域１に接するように形成することでさらに前記の効果を高めている。
図２１は第４実施例の要部平面図を示す。図１３との違いは高耐圧接合終端構造ＨＶＪＴの平面的な配置のされ方であり、この実施例では第一、第二の出力配線６１、６２の近傍において、高耐圧接合終端構造ＨＶＪＴを設けていない点である。これは図１３〜図１７において説明したように、この領域には大きな電位差が発生しないので、必ずしも高耐圧接合終端構造ＨＶＪＴを設ける必要がない。
図２２ないし図２６は第４実施例の要部断面図と電位分布を示す。
図２２は図２１のＡ−Ａ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。図１５との違いは、第一の出力配線６１下の第九領域９がこの場合なくしてあり、第八領域８のみが設けられていることである。これは先に説明したように、この領域には大きな電位差が発生しないので高耐圧接合終端構造ＨＶＪＴを設ける必要がないためである。
【００２２】
図２３は図２１のＢ−Ｂ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。図１６との違いは、第二の出力配線６２下の第九領域９が設けられていないことであり、理由は図２２の場合と同じである。
図２４は図２１のＣ−Ｃ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。これらは図１７と同じであるので説明は省略する。
図２５は図２１のＸ−Ｘ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。第一の出力配線６１下には第九領域９が設けられていない。その理由は先に述べた通りで、この領域には大きな電位差が発生しないためである。
図２６は図２１のＹ−Ｙ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。第二の出力配線６２下には第九領域が設けられていない。その理由は先に述べた通りで、この領域には大きな電位差が発生しないためである。
図２７ないし図３１は第５実施例の要部断面図と電位分布図を示し、第４実施例の変形例である。
【００２３】
図２７は図２１のＡ−Ａ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。図２２との違いは、第一の出力配線６１下の第九領域９および第八領域８の両方とも設けられていない部分があることである。この理由も先に述べたのと同じである。ただし、この実施例のように第八領域８、第九領域９の両領域がなく、第一領域１の表面が第一の出力配線６１下にある場合には、後に示す図３０で説明するような注意が必要である。
図２８は図２１のＢ−Ｂ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。図２３との違いは、第二の出力配線６２下に第九領域９および第八領域の両領域とも設けられていないことであり、その理由は図２７の場合と同じである。
図２９は図２１のＣ−Ｃ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。これらは図１７と同じであるので説明は省略する。
図３０は図２１のＸ−Ｘ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。第一の出力配線６１下には第九領域９および第八領域８の両領域とも設けられていない。その理由は先に述べた通りで、この領域には大きな電位差が発生しないためである。ただし、第八領域８に挟まれた第一領域１が半導体基板の表面に達する部分は電位的に安定にするため、第一の出力配線６１で完全に覆った方がよい。そうしない場合にはその部分で耐圧低下が生じる場合があるからである。
【００２４】
図３１は図２１のＹ−Ｙ線切断部の要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図である。第二の出力配線６２下には第九領域および第八領域８の両領域とも設けられていない。その理由は先に述べた通りで、この領域には大きな電位差が発生しないためである。
図３２は第６実施例の要部平面図を示す。
この場合は高耐圧接合終端構造ＨＶＪＴは単なるループ状に設けられている。前記した図１３や図２１の場合は高耐圧接合終端構造ＨＶＪＴは平面的配置で凸凹形状に設けられていた。その理由は高耐圧ｎチャネルトランジスタＨＶＮのドレインＤ１とＧＤＵ１を形成する第二領域８（又は２）（例えば図１５）との距離および高耐圧ｐチャネルトランジスタＨＶＰのドレインＤ２とｐ形の高濃度領域５７（例えば図１９）との距離をそれぞれ大きくとることによって寄生的なもれ電流を小さくするためであった。
しかし図３２の場合は、高耐圧接合終端構造ＨＶＪＴが凸凹のない形状に設けられている。この場合は、図１３や図２１に比較して高耐圧接合終端構造の占める面積が小さくなるという利点がある。ただし、この場合は、前述した寄生的なもれ電流が大きくなり、高耐圧ＩＣの無効な消費電力の増大につながるデメリットも大きい。６００Ｖを越えるような高耐圧ＩＣの場合は図２１の実施例の方が適している。
【図面の簡単な説明】
【００２５】
【図１】この発明の第１参考例の要部断面図
【図２】この発明の第２参考例を示す要部構造図で、（ａ）はＧＤＵ１と高耐圧接合終端構造ＨＶＪＴに対応する部分の要部平面図で、（ｂ）は（ａ）のＸ−Ｘで切断した要部断面図
【図３】この発明の第３参考例を示す要部構造図で、（ａ）はゲート駆動回路ユニットを１チップ化したときの平面図、（ｂ）はその断面図、（ｃ）はゲート駆動回路ユニットとパワーデバイスとがヒートシンク上に形成された断面図
【図４】この発明の第４参考例の要部構造図を示し、（ａ）はＧＤＵ１の部分だけを１チップに集積化した高耐圧ＩＣであるＧＤＵＩＣ１の平面図、（ｂ）はその断面図、（ｃ）はＧＤＵＩＣ１をパワーデバイスＱ１のエミッタ（もしくはソース）電極上に固着した断面図
【図５】この発明の第５参考例の要部構造図を示し、（ａ）は平面図、（ｂ）は断面図
【図６】この発明の第６参考例の要部平面図
【図７】この発明の第７参考例の要部平面図
【図８】この発明の第８参考例でダイオードに用いた場合の高耐圧接合終端構造図を示し、（ａ）は要部断面図、（ｂ）は平面図、（ｃ）は別の平面図
【図９】この発明の第９参考例の要部断面構造図
【図１０】この発明の第１０参考例の要部断面図
【図１１】この発明の第１１参考例の要部断面図
【図１２】この発明の第１２参考例の要部断面図
【図１３】この発明の第１実施例の要部平面図
【図１４】図１３に電位差の強弱を示した図
【図１５】この発明の第２実施例で図１３のＡ−Ａ線切断部の要部断面図と電位分布図を示し、（ａ）は要部断面図、（ｂ）は電位分布図
【図１６】この発明の第２実施例で図１３のＢ−Ｂ線切断部の要部断面図と電位分布図を示し、（ａ）は要部断面図、（ｂ）は電位分布図
【図１７】この発明の第２実施例で図１３のＣ−Ｃ線切断部に相当する要部断面図と電位分布図を示し、同図（ａ）は要部断面図、同図（ｂ）は電位分布図
【図１８】この発明の第３実施例で図１３のＡ−Ａ線切断部に相当する要部断面図
【図１９】この発明の第３実施例で図１３のＢ−Ｂ線切断部に相当する要部断面図
【図２０】この発明の第３実施例で図１３のＣ−Ｃ線切断部に相当する要部断面図
【図２１】この発明の第４実施例の要部平面図
【図２２】この発明の第４実施例で図２１のＡ−Ａ線切断部の要部断面図と電位分布図を示し、（ａ）は要部断面図、（ｂ）は電位分布図
【図２３】この発明の第４実施例で図２１のＢ−Ｂ線切断部の要部断面図と電位分布図を示し、（ａ）は要部断面図、（ｂ）は電位分布図
【図２４】この発明の第４実施例で図２１のＣ−Ｃ線切断部の要部断面図と電位分布図を示し、（ａ）は要部断面図、（ｂ）は電位分布図
【図２５】この発明の第４実施例で図２１のＸ−Ｘ線切断部の要部断面図と電位分布図を示し、（ａ）は要部断面図、（ｂ）は電位分布図
【図２６】この発明の第４実施例で図２１のＹ−Ｙ線切断部の要部断面図と電位分布図を示し、（ａ）は要部断面図、（ｂ）は電位分布図
【図２７】この発明の第５実施例で図２１のＡ−Ａ線切断部に相当する要部断面図と電位分布図を示し、（ａ）は要部断面図、（ｂ）は電位分布図
【図２８】この発明の第５実施例で図２１のＢ−Ｂ線切断部に相当する要部断面図と電位分布図を示し、（ａ）は要部断面図、（ｂ）は電位分布図
【図２９】この発明の第５実施例で図２１のＣ−Ｃ線切断部に相当する要部断面図と電位分布図を示し、（ａ）は要部断面図、（ｂ）は電位分布図
【図３０】この発明の第５実施例で図２１のＸ−Ｘ線切断部に相当する要部断面図と電位分布図を示し、（ａ）は要部断面図、（ｂ）は電位分布図
【図３１】この発明の第５実施例で図２１のＹ−Ｙ線切断部に相当する要部断面図と電位分布図を示し、（ａ）は要部断面図、（ｂ）は電位分布図
【図３２】この発明の第６実施例の要部平面図
【図３３】モータ制御用インバータのパワー部分を中心に説明する回路構成図
【図３４】図３３で用いられる高耐圧ＩＣの内部構成のブロック図
【図３５】図３４のＧＤＵ１とＩＧＢＴＱ１のさらに詳細な接続図
【図３６】図３３と同一回路をインテリジェントパワーモジュールと呼ばれる製品を用いて構成した構成図
【図３７】図３６のＩＧＢＴＱ１のまわりの回路を詳細に示した構成図
【図３８】図３４に示した高耐圧ＩＣのチップの平面図
【符号の説明】
【００２６】
１    第一領域
２    第二領域
３    第三領域
４    第四領域
５    第五領域
６    第六領域
７    第一導電膜
８    第八領域
９    第九領域
１１    ｐ形の高濃度領域
１２    ｎ形の高濃度領域
１３    ゲート絶縁膜
１４    フィールド絶縁膜
１５    多結晶シリコン膜
１６    層間絶縁膜
１７    第一金属膜
１８    第二金属膜
１９    パッシベーション膜
３１    ベース領域
３２    エミッタ領域
３３    金属板
３４    絶縁板
３５    ヒートシンク
３６    ベース領域
３７    ソース領域
３８    ｎ+ バッファ層
３９    ｐ+ 基板
４０    ｎ形ドリフト領域
４１    第九領域上の絶縁膜
４２    第二導電膜
４３    第三導電膜
４４    高抵抗膜
４５    ｎ形の高濃度領域
４６    ｐ形の高濃度領域
４７    ｐ形の分離領域
４８    ベース領域
４９    ｎ形のソース領域
５０    ｎ形の高濃度領域
５１    第一のドレイン電極
５２    ｎ形のチャネル領域
５３    第二のゲート絶縁膜
５４    ｐ形のチャネル領域
５５    ｐ形の高濃度領域
５６    ｐ形のソース領域
５７    ｐ形の高濃度領域
５８    ｎ形の埋め込み領域
６１    第一の出力配線
６２    第二の出力配線
１０１    空乏層
１０２    空乏層端
１０４    第一のｐｎ接合
１０５    第四のｐｎ接合
１１１    第二のｐｎ接合
１１２    第三のｐｎ接合
１１３    第二の空乏層
１１４    第三の空乏層
１１５    第九領域の表面
２０２    第二領域（ＬＳＵ側）
２０５    第五領域（ＬＳＵ側）
２１１    ｐ形の高濃度領域
ＨＶＩＣ    高耐圧ＩＣ
ＨＶＪＴ    高耐圧接合終端構造
ｎｃｈＭＯＳＦＥＴ    ｎチャネルＭＯＳＦＥＴ
ｐｃｈＭＯＳＦＥＴ    ｐチャネルＭＯＳＦＥＴ
ＶDD1     ドライブ電源
Ｓ    ソース端子
Ｓ１  第一のソース電極（端子）
Ｓ２  第二のソース電極（端子）
Ｄ    ドレイン端子
Ｄ１  第一のドレイン電極（端子）
Ｄ２  第二のドレイン電極（端子）
Ｇ    ゲート端子
Ｇ１  第三のゲート電極（端子）
Ｇ２  第四のゲート電極（端子）
ＮＰＮ    ｎｐｎトランジスタ
Ｅ    エミッタ端子
Ｂ    ベース端子
Ｃ    コレクタ端子
ＶEE1     電源
Ｑ１    パワーデバイス（ＩＧＢＴ）
Ｑ２    パワーデバイス（ＩＧＢＴ）
Ｑ３    パワーデバイス（ＩＧＢＴ）
Ｑ４    パワーデバイス（ＩＧＢＴ）
Ｑ５    パワーデバイス（ＩＧＢＴ）
Ｑ６    パワーデバイス（ＩＧＢＴ）
Ｄ１    パワーデバイス（ダイオード）
Ｄ２    パワーデバイス（ダイオード）
Ｄ３    パワーデバイス（ダイオード）
Ｄ４    パワーデバイス（ダイオード）
Ｄ５    パワーデバイス（ダイオード）
Ｄ６    パワーデバイス（ダイオード）
Ｍｏ    モータ
ＶCC    主電源
ＰＣ    フォトカプラ
Ｉ／Ｏ    入出力端子
ＣＵ    制御回路
ＬＳＵ    レベルシフト回路
ＧＤＵ１    ゲート駆動回路
ＧＤＵ２    ゲート駆動回路
ＧＤＵ３    ゲート駆動回路
ＧＤＵ４    ゲート駆動回路
ＧＤＵ５    ゲート駆動回路
ＧＤＵ６    ゲート駆動回路
ＳＩＮ    入力ライン
ＳＯＵＴ    出力ライン
ＶDDC     共通電源
ＶDDHC    共通電源の高電位側
ＶDDLC    共通電源の低電位側
ＶDD    ドライブ電源
ＶDDH1    ドライブ電源の高電位側
ＶDDH2    ドライブ電源の高電位側
ＶDDH3    ドライブ電源の高電位側
ＶDDL1    ドライブ電源の低電位側
ＶDDL2    ドライブ電源の低電位側
ＶDDL3    ドライブ電源の低電位側
ＯＵＴ    ゲート駆動端子
ＯＣ    電流検出端子
ＯＴ    温度検出端子
Ｍ    電流検出端子（ＩＧＢＴ側）
Ｔｅｍｐ    温度検出端子（温度検出素子側）
θ    温度検出素子
Ｋ    カソード
Ａ    アノード
Ｕ    Ｕ相
ＨＶＮ    高耐圧ｎチャネルＭＯＳＦＥＴ
ＨＶＰ    高耐圧ｐチャネルＭＯＳＦＥＴ
ＤN     ドレイン電極
ＤP     ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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