(57)【特許請求の範囲】
【請求項１】
各種のモードの波形を生成するための複数の論理信号を出力する論理演算回路と、
前記複数の論理信号を複数の試験パターン発生部に分配する分配回路と、
前記分配回路で分配した前記複数の論理信号のそれぞれに対して設けられて対応する論理信号の立上り又は立下りのエッジをそれぞれ取り出す複数の微分回路を有する微分回路群と、
前記微分回路群で微分した各微分パルスの論理和を求めるオアゲート回路と、前記オアゲート回路で求めた前記微分パルスの論理和されたパルス列をセット入力端子及びリセット入力端子に入力して試験パターン信号を生成するフリップフロップとをそれぞれ有する前記複数の試験パターン発生部と、
を備える波形フォーマッタ。
【請求項２】
前記複数の試験パターン発生部のそれぞれにおいて、
前記オアゲート回路は、前記フリップフロップの前記セット入力端子及び前記リセット入力端子のそれぞれに対して設けられ、
前記セット入力端子側に接続された前記オアゲート回路は、前記試験パターン信号の立上りのタイミングを規定する前記微分パルスの論理和を求め、
前記リセット入力端子側に接続された前記オアゲート回路は、前記試験パターン信号の立下りのタイミングを規定する前記微分パルスの論理和を求める、
請求項１に記載の波形フォーマッタ。
【請求項３】
前記分配回路は、分配した前記複数の論理信号のそれぞれを遅延して前記複数の微分回路に供給する複数の可変遅延素子を有する請求項１または２に記載の波形フォーマッタ。
【請求項４】
複数の被試験デバイスを同時に試験する試験装置であって、
請求項１から３のいずれかに記載の波形フォーマッタと、
前記波形フォーマッタ内の前記複数の試験パターン発生部により発生された試験パターンを複数の被試験デバイスへと供給する複数のドライバと、
を備える試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は各種の半導体デバイスの動作を試験する場合に被試験デバイスに各種のモードの波形を持つ試験パターン信号を供給する波形フォーマッタとこの波形フォーマッタを搭載した半導体デバイス試験装置に関する。
【０００２】
【従来の技術】
図３に半導体デバイス試験装置の概略構成を示す。図中ＴＥＳは半導体デバイス試験装置の全体を示す。半導体デバイス試験装置ＴＥＳは主制御器１１と、パターン発生器１２、タイミング発生器１３、波形フォーマッタ１４、論理比較器１５、ドライバ１６、アナログ比較器１７、不良解析メモリ１８、論理振幅基準電圧源２１、比較基準電圧源２２、デバイス電源２３等により構成される。
【０００３】
主制御器１１は一般にコンピュータシステムによって構成され、利用者が作製した試験プログラムに従って主にパターン発生器１２とタイミング発生器１３を制御し、パターン発生器１２から試験パターンデータを発生させ、この試験パターンデータを波形フォーマッタ１４で実波形を持つ試験パターン信号に変換し、この試験パターン信号を論理振幅基準電圧源２１で設定した振幅値を持った波形に電圧増幅するドライバ１６を通じて被試験デバイス１９に印加し記憶させる。
【０００４】
被試験デバイス１９から読み出した応答信号はアナログ比較器１７で比較基準電圧源２２から与えられる基準電圧と比較し、所定の論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）を持っているか否かを判定し、所定の論理レベルを持っていると判定した信号は論理比較器１５でパターン発生器１２から出力される期待値と比較し、期待値と不一致が発生した場合は、その読み出したアドレスのメモリセルに不良があるものと判定し、不良発生毎に不良解析メモリ１８に不良アドレスを記憶し、試験終了時点で例えば不良セルの救済が可能か否かを判定する。
【０００５】
メモリ或は論理回路の機能試験を行なう場合、被試験デバイス１９には図４Ｅ〜Ｊに示すＮＲＺ（Ｎｏｎ  Ｒｅｔｒｕｎ  Ｚｅｒｏ）波形、ＲＺ（Ｒｅｔｒｕｎ  Ｚｅｒｏ）波形、ＮＲＺとＲＺの排他的論理和（ＥＯＲ）波形等各種のモードの論理波形を印加して試験する必要がある。
図５に従来の波形フォーマッタの概要を示す。この例ではアンドゲート群によって構成した論理演算回路１４Ａと、この論理演算回路１４Ａから出力される複数の論理信号の位相を合わせるためのスキュー調整用可変遅延素子群１４Ｂと、各可変遅延素子の出力の立上り又は立下りのタイミングを微分してパルス幅の狭いパルスに変換する微分回路群１４Ｃと、この微分回路群１４Ｃの出力をオアゲートするオアゲート回路ＯＲ１及びＯＲ２と、各オアゲート回路ＯＲ１及びＯＲ２のオア出力を各被試験デバイスに分配する分配回路１４Ｄと、分配された信号により試験パターン信号を発生させる試験パターン発生部１４Ｅと、によって構成される。試験パターン発生部１４Ｅは微分回路ＤＳとＳ−ＲフリップフロップＳ−ＲＦＦによって構成され、Ｓ−ＲフリップフロップＳ−ＲＦＦのセット入力端子Ｓとリセット入力端子Ｒにオアゲート回路ＯＲ１とＯＲ２で得られる論理和された微分パルスを供給し、微分回路ＤＳで再度微分してセット入力端子Ｓとリセット入力端子Ｒに入力し、セットとリセットを繰り返すことにより試験パターン信号を生成する。
【０００６】
尚、図５に示した構成は２個の被試験デバイス１９の同一の端子に試験パターン信号を供給する構成を示しているが、現実には同時に１６個或は３２個程度の被試験デバイスを試験するから分配回路１４Ｄは１６分配或は３２分配回路によって構成される。また、このような波形フォーマッタ１４が被試験デバイスの端子の数に対応して設けられる。
【０００７】
また、波形フォーマッタ１４の論理波形生成動作に関しては例えば「特公昭６３−１９０２６号公報」に開示されているからここでは、その説明は省略することにする。
【０００８】
【発明が解決しようとする課題】
従来の波形フォーマッタにおいては発生する試験パターン信号を高速化するために微分回路群１４Ｃを配置し、微分回路群１４Ｃで必要なタイミングのエッジだけを取り出し、その論理和したパルス列を分配回路１４Ｄを通じて各被試験デバイス１９に試験パターン信号を供給する試験パターン発生部１４Ｅに供給している。
【０００９】
つまり、微分回路群１４Ｃで取り出す微分パルスのパルス幅を狭く設定すればするだけ、単位時間に配列できるパルスの数を増やすことができる。この結果として単位時間にＳ−ＲフリップフロップＳ−ＲＦＦに入力できるパルスの数を増加できることから高速試験パターンの発生が可能となる。
然し乍ら図５に示した従来の波形フォーマッタにおいて、微分回路群１４Ｃから出力する微分パルスのパルス幅を極端に狭くすると、その微分パルスを各試験パターン発生部１４Ｅに伝達することができない不都合が生じる。
【００１０】
つまり、オアゲート回路ＯＲ１とＯＲ２の各出力側に分配回路１４Ｄが配置されている。この分配回路１４Ｄの分配数は同時に試験する被試験デバイス１９の数に相当し、一般には上述したように１６個乃至は３２個程度となる。このため分配回路１４Ｄの分配数が大きくなればなる程、分配回路１４Ｄの浮遊容量が大きくなり、この浮遊容量によりパルス幅が狭いパルスは消滅してしまうことになる。
【００１１】
このため、従来は微分回路群１４Ｃで微分する微分パルスのパルス幅は或る限度以上に狭くすることができないことになり、この制限により試験パターン信号の高速化にも限界が存在した。
図６及び図７にその様子を示す。例えば図６ＡとＢに示す互いに接近した微分パルスＰ１とＰ２をオアゲート回路ＯＲ１又はＯＲ２に入力した場合、オアゲートＯＲ１又はＯＲ２の出力は図６Ｃに示すパルス列Ｐ１とＰ２になる。このパルス列Ｐ１とＰ２が分配回路１４Ｄを通過すると、分配回路１４Ｄの浮遊容量により図６Ｄに示すパルス幅が広いパルスＰ３に変形し、各パルスＰ１とＰ２の例えば立下りのタイミングをＳ−ＲフリップフロップＳ−ＲＦＦに伝達しなければならないのに、変形したパルスＰ３の立下りのタイミングだけしか伝達できない不都合が生じる。
【００１２】
また、図７に示すように、互いに重なり合うパルスＰ１とＰ２をオアゲートＯＲ１又はＯＲ２に入力した場合には図７Ｃに示すパルスＰ３に変形し、この場合もパルスＰ１の立下りのタイミングをＳ−ＲフリップフロップＳ−ＲＦＦに伝達できない不都合が生じる。
これらの不都合を解消するには図６及び図７に示した微分パルスＰ１とＰ２のパルス幅を図８及び図９に示すようにパルスＰ１とＰ２の例えば立下りのタイミングのみで構成される極く幅の狭いパルスに整形すれば解消できることは容易に理解できよう。然し乍ら、このように微分パルスのパルス幅を狭くしてしまうと、上述したように、分配回路１４Ｄの浮遊容量によって微分パルスが消滅し、試験パターン発生部１４Ｅにパルスを伝達できないことになる。
【００１３】
従って従来は微分回路１４Ｃで出力するパルス幅を分配回路１４Ｄを通過し得るパルス幅に採って試験パターンの高速化を多少犠牲にすることを余儀なくされている。
尚、念のため微分回路の一例を図１０に示しておく、この微分回路はアンドゲートＡＮＤと、遅延素子ＤＹと、インバータＩＮＶとによって構成した例を示す。
【００１４】
アンドゲートＡＮＤの一方の入力端子には直接図１１Ａに示す論理信号Ｌ１を入力する。アンドゲートＡＮＤの他方の入力端子には遅延素子ＤＹとインバータＩＮＶを通じて論理信号Ｌ１をτだけ遅延させた図１１Ｂに示す信号Ｌ２を入力する。アンドゲートＡＮＤの両方の入力端子に論理信号Ｌ１の後縁側で遅延時間τだけＨ論理が入力され、この時間τをパルス幅とするＨ論理の微分パルスＬ３を発生する。
【００１５】
遅延素子ＤＹの遅延時間τを任意に選択することにより、任意のパルス幅の微分パルスを得ることができる。パルス幅が充分細い微分パルスを得るにはインバータＩＮＶだけとし、このインバータＩＮＶの遅延時間をパルス幅とする微分パルスを得ることによりパルス幅が狭いパルスを得ることができる。
この発明の目的は分配回路の浮遊容量により制限を受けることなく高速の試験パターン信号を発生させることができる波形フォーマッタ及びこの波形フォーマッタを搭載した半導体デバイス試験装置を提供しようとするものである。
【００１６】
【課題を解決するための手段】
この発明の請求項１では各種のモードの波形を生成するための複数の論理信号を出力する論理演算回路と、
この複数の論理信号を複数の試験パターン発生部に分配する分配回路と、
この分配回路で分配した複数の論理信号の立上り又は立下りのエッジを取り出す微分回路で構成される微分回路群と、
この微分回路群で微分した微分パルスの論理和を求めるオアゲート回路と、
このオアゲート回路で求めた微分パルスの論理和されたパルス列がセット入力端子及びリセット入力端子に供給されて試験パターン信号を生成し、パターン発生部を構成するフリップフロップと、
によって構成した波形フォーマッタを提案する。
【００１７】
この発明の請求項２では請求項１記載の波形フォーマッタにおいて、オアゲート回路は試験パターン発生部を構成するフリップフロップのセット入力端子とリセット入力端子のそれぞれに一個ずつ設けられ、セット入力端子側に接続されたオアゲート回路に試験パターン信号の立上りのタイミングを規定する微分パルスが供給され、リセット入力端子側に接続されたオアゲート回路には試験パターン信号の立下りのタイミングを規定する微分パルスが供給される構成とした波形フォーマッタを提案する。
【００１８】
この発明の請求項３では請求項１記載の波形フォーマッタが搭載され、フリップフロップで構成された複数のパターン発生部で発生した試験パターン信号をそれぞれドライバを通じて複数の被試験デバイスに供給し、複数の被試験デバイスを同時に試験する構成とした半導体デバイス試験装置を提案する。
【００１９】
【作用】
この発明による波形フォーマッタによれば分配回路の後段に微分回路を配置した構成としたので微分回路が出力する微分パルスのパルス幅は分配回路の浮遊容量に影響されずに狭く設定することができる。
この結果、単位時間に配列できる微分パルスの数を増加させることができ、高速の試験パターン信号を生成することができる利点が得られる。
【００２０】
従って、この波形フォーマッタを搭載した半導体デバイス試験装置によれば、従来では試験することができなかった高速動作する半導体デバイスを試験することができる利点が得られる。
【００２１】
【発明の実施の形態】
図１にこの発明による波形フォーマッタの実施例を示す。図５と対応する部分には同一符号を付して示す。
この発明ではアンドゲート群で構成される論理演算回路１４Ａの後段にスキュー調整用可変遅延素子群１４Ｂを配置する構成は図５に示した従来の技術と同じであるが、この発明ではスキュー調整用可変遅延素子群１４Ｂの後段に直接、分配回路１４Ｄを接続し、分配回路１４Ｄの後段に微分回路群１４Ｃを接続し、微分回路群１４Ｃから出力される各微分パルスをオアゲートＯＲ１とＯＲ２で論理和を求め、その論理和した微分パルスをＳ−ＲフリップフロップＳ−ＲＦＦのセット入力端子Ｓとリセット入力端子Ｒに入力する構成とした波形フォーマッタを提案するものである。
【００２２】
この発明の構成によれば分配回路１４Ｄには論理演算されたパルス幅が広い論理信号（図２に示すモード設定信号ＡＳＥＴ，ＢＳＥＴ，ＣＳＥＴ，ＡＲＥＳＥＴ，…，ＣＲＥＳＥＴと、テスト周期に同期したＡＣＬＫ，ＢＣＬＫ，ＣＣＬＫをそれぞれアンドゲートで論理積した論理信号）が印加される。これらの論理信号のパルス幅は図５に示した微分回路群１４Ｃの微分パルスのパルス幅より充分に広いから、分配回路１４Ｄに浮遊容量が多少存在しても、その論理信号は充分通過することができる。
【００２３】
分配回路１４Ｄを通過した論理信号を微分回路群１４Ｃで微分するから、微分回路群１４Ｃで微分する微分パルスのパルス幅は何等の制限を受けることなく例えば図８と図９に示したように狭く設定することができる。
この結果オアゲートＯＲ１又はＯＲ２から出力される各パルス列のパルス間隔を接近させても、パルス相互が連結されてしまうまでの限界が広くなり、これにより、単位時間内にＳ−ＲフリップフロップＳ−ＲＦＦのセット入力端子とリセット入力端子に印加できるパルスの数を増加させることができるため、高速試験パターン信号の発生が可能となる。
【００２４】
【発明の効果】
以上説明したように、この発明によれば分配回路１４Ｄの後段に微分回路群１４Ｃを設けたから、微分回路群１４Ｃで微分する微分パルスのパルス幅を充分狭くしても、その微分パルスを試験パターン発生部１４Ｅに充分に伝達することができる。この結果、オアゲートＯＲ１とＯＲ２で論理和しても微分パルスが重なり合ってタイミングが狂ってしまう誤動作が起き難くなり、Ｓ−ＲフリップフロップＳ−ＲＦＦに単位時間内に入力できるパルスの個数を増加させることができ、高速試験パターン信号の発生が可能となる。
【００２５】
よって、この高速試験パターンを発生させることができる波形フォーマッタ１４を搭載した半導体デバイス試験装置によれば高速動作が可能な半導体デバイスを試験することができる利点が得られる。
【図面の簡単な説明】
【図１】この発明による波形フォーマッタの構成を説明するためのブロック図。
【図２】図１に示した波形フォーマッタに入力される信号の波形の一例を示す波形図。
【図３】半導体デバイス試験装置の概要を説明するためのブロック図。
【図４】従来の波形フォーマッタが出力する各種の論理波形を説明するための波形図。
【図５】従来の波形フォーマッタの構成を説明するためのブロック図。
【図６】従来の波形フォーマッタの欠点を説明するための波形図。
【図７】図５と同様の波形図。
【図８】図５に示した欠点を解消する方法を説明するための波形図。
【図９】図６に示した欠点を解消する方法を説明するための波形図。
【図１０】微分回路の一例を説明するための接続図。
【図１１】図１０に示した微分回路の動作を説明するための波形図。
【符号の説明】
１４    波形フォーマッタ
１４Ａ    論理演算回路
１４Ｂ    スキュー調整用可変遅延素子群
１４Ｃ    微分回路群
１４Ｄ    分配回路
１４Ｅ    試験パターン発生部
ＯＲ１，ＯＲ２    オアゲート回路
Ｓ−ＲＦＦ    Ｓ−Ｒフリップフロップ
１６    ドライバ
１９    被試験デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0004757365.tif 000010
【図１０】
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【図１１】
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