【手続補正書】
【提出日】平成15年9月18日(2003.9.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主面上に、その第１方向に延在するワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴが形成され、前記メモリセル選択用ＭＩＳＦＥＴの上部の第１絶縁膜には、前記第１方向と交差する第２方向に延在する配線溝が形成され、前記配線溝の内部には、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続されたビット線が形成され、前記ビット線の上部には、前記ソース、ドレインの他方と電気的に接続された情報蓄積用容量素子が形成されたメモリセルを有する半導体集積回路装置であって、前記配線溝の内壁には底面部および側面部に第２絶縁膜が形成され、前記第２絶縁膜の側面部の厚さは前記配線溝の高さ方向に略同じ厚さであり、前記ビット線は、前記第２絶縁膜の内側に形成され、前記第１絶縁膜と前記第２絶縁膜の上面の高さと略同じ高さを有していることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置であって、前記ビット線の幅は、互いに隣接する前記ビット線同士の間隔よりも狭いことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、前記ビット線の一部は、前記配線溝の下部の前記第１絶縁膜に形成された第１コンタクトホール内に埋め込まれ、前記ソース、ドレインの一方と直接接続されていることを特徴とする半導体集積回路装置。
【請求項４】
半導体基板の主面上に、その第１方向に延在するワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴが形成され、前記メモリセル選択用ＭＩＳＦＥＴの上部の第１絶縁膜には、前記第１方向と交差する第２方向に延在する配線溝が形成され、前記配線溝の内部には、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続されたビット線が形成され、前記ビット線の上部には、前記ソース、ドレインの他方と電気的に接続された情報蓄積用容量素子が形成されたメモリセルを有する半導体集積回路装置であって、前記配線溝の内壁には側面部に第２絶縁膜が形成され、前記第２絶縁膜の側面部の厚さは前記配線溝の高さ方向に略同じ厚さであり、前記ビット線は、前記第２絶縁膜の内側に形成され、前記第１絶縁膜と前記第２絶縁膜の上面の高さと略同じ高さを有しており、前記ビット線は、前記配線溝の下部の前記第１絶縁膜に形成された第１コンタクトホール内に埋め込まれたプラグを介して、前記ソース、ドレインの一方と電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項３または４記載の半導体集積回路装置において、前記第１コンタクトホールは、前記第１方向の径が前記第２方向の径よりも大きい平面パターンで構成され、その一部は前記メモリセル選択用ＭＩＳＦＥＴが形成された活性領域上に延在し、他の一部は前記ビット線の直下の素子分離領域上に延在していることを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、前記メモリセル選択用ＭＩＳＦＥＴが形成された活性領域は、前記第２方向に沿って細長く延び、かつその中央部の片側が前記第１方向に凸状に突き出した平面パターンで構成されていることを特徴とする半導体集積回路装置。
【請求項７】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に、その第１方向に延在するワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜をエッチングすることによって、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方に達する第２コンタクトホールを形成した後、前記第２コンタクトホールの内部にプラグを形成する工程、
（ｃ）前記第１絶縁膜の上部に前記第１絶縁膜とはエッチング速度が異なる第３絶縁膜を形成し、前記第３絶縁膜の上部に前記第３絶縁膜とはエッチング速度が異なる第４絶縁膜を形成する工程、
（ｄ）前記第３絶縁膜をエッチングのストッパに用いて前記第４絶縁膜をエッチングすることによって、前記第１方向と交差する第２方向に延在する配線溝を形成する工程、
（ｅ）前記配線溝の内部を含む前記第４絶縁膜上に、前記配線溝の幅の２分の１よりも小さい膜厚を有する第２絶縁膜を形成する工程、
（ｆ）前記配線溝の内部の前記第２絶縁膜およびその下部の前記第３絶縁膜および前記第１絶縁膜を順次エッチングすることによって、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に達する第１コンタクトホールを形成する工程、
（ｇ）前記第１コンタクトホールの内部を含む前記第２絶縁膜上に、ビット線の材料となる第１導電膜を堆積した後、化学的機械研磨法を用いて前記第１導電膜および前記第４絶縁膜上の前記第２絶縁膜をそれぞれ研磨することによって、前記配線溝内に前記第４絶縁膜とほぼ同じ高さの前記第２絶縁膜および前記第１導電膜を形成し、前記第１コンタクトホール内に前記配線溝と一体のビット線を形成する工程。
【請求項８】
以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に、その第１方向に延在するワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴを形成した後、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜をエッチングすることによって、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に達する第１コンタクトホールおよび前記ソース、ドレインの他方に達する第２コンタクトホールを形成した後、前記第１および第２コンタクトホールのそれぞれの内部にプラグを形成する工程、
（ｃ）前記第１絶縁膜の上部に前記第１絶縁膜とはエッチング速度が異なる第３絶縁膜を形成し、前記第３絶縁膜の上部に前記第３絶縁膜とはエッチング速度が異なる第４絶縁膜を形成する工程、
（ｄ）前記第３絶縁膜をエッチングのストッパに用いて前記第４絶縁膜をエッチングすることによって、前記第１方向と交差する第２方向に延在する配線溝を形成する工程、
（ｅ）前記配線溝の内部を含む前記第４絶縁膜上に第２絶縁膜を形成した後、前記第２絶縁膜を異方的にエッチングすることによって、前記配線溝の側壁にサイドウォールスペーサを形成する工程、
（ｆ）前記配線溝の下部の前記第３絶縁膜をエッチングすることによって、前記第１コンタクトホールに形成されたプラグに達する第１スルーホールを形成する工程、
（ｇ）前記第１スルーホールの内部を含む前記第４絶縁膜上に、ビット線の材料となる第１導電膜を堆積した後、化学的機械研磨法を用いて前記第１導電膜を研磨することによって、前記配線溝内に前記第４絶縁膜とほぼ同じ高さの前記第２絶縁膜および前記第１導電膜を形成し、前記第１スルーホールに接続するビット線を形成する工程。
【請求項９】
請求項７または８記載の半導体集積回路装置の製造方法において、前記ワード線と一体に構成されたゲート電極の幅および間隔をフォトグラフィの解像限界で決まる最小寸法で形成し、前記配線溝の幅および間隔をフォトグラフィの解像限界で決まる最小寸法で形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項７記載の半導体集積回路装置の製造方法において、
前記（ｆ）工程で前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に達する第１コンタクトホールを形成した後、前記第１コンタクトホールを通して前記ソース、ドレインの一方に前記ソース、ドレインと同一導電型の不純物イオンを注入することを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項７または８記載の半導体集積回路装置の製造方法において、前記（ｇ）工程で前記第１スルーホールの内部にビット線の材料となる高融点金属膜を堆積した後、前記半導体基板をアニールすることによって、前記高融点金属膜と前記半導体基板またはプラグとの界面にシリサイド層を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項７または８記載の半導体集積回路装置の製造方法において、さらに、
（ｈ）前記第４絶縁膜の上部に第５絶縁膜を形成した後、前記第５絶縁膜およびその下部の前記第４絶縁膜、前記第３絶縁膜を順次エッチングすることによって、前記第２コンタクトホールに達する第２スルーホールを形成する工程、
（ｉ）前記第２スルーホールの内部にプラグを形成した後、前記第５絶縁膜の上部に前記第５絶縁膜とはエッチング速度が異なる第６絶縁膜を形成し、次いで前記第６絶縁膜の上部に第７絶縁膜を形成した後、前記第７絶縁膜およびその下部の前記第６絶縁膜に溝を形成する工程、
（ｊ）前記溝の内部に情報蓄積用容量素子を形成し、前記第２スルーホールおよびその下部の前記第２コンタクトホールを通して、前記情報蓄積用容量素子と前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方とを電気的に接続する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１２記載の半導体集積回路装置の製造方法において、前記第５絶縁膜および前記第４絶縁膜のエッチングは、前記第３絶縁膜をエッチングのストッパに用いることを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１２記載の半導体集積回路装置の製造方法において、さらに、
（ｋ）前記（ａ）工程で周辺回路のＭＩＳＦＥＴを形成する工程、
（ｌ）前記（ｇ）工程で周辺回路の第１層配線を形成する工程、
（ｍ）前記（ｊ）工程で情報蓄積用容量素子を形成した後、前記情報蓄積用容量素子の上部に第８絶縁膜を形成し、次いで前記第８絶縁膜、前記第７絶縁膜、前記第６絶縁膜および前記第５絶縁膜をエッチングすることによって、前記周辺回路の第１層配線に達するスルーホールを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１４記載の半導体集積回路装置の製造方法において、前記第８絶縁膜および前記第７絶縁膜のエッチングは、前記第６絶縁膜をエッチングのストッパに用いることを特徴とする半導体集積回路装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
なお、上記したＣＯＢ構造を採用するＤＲＡＭについては、例えば特開平７−１２２６５４号公報や特開平７−１０６４３７号公報に記載がある。また、国際公開ＷＯ９８／２８７９５号公報の図１８〜図２５には、ビット線を形成する溝の側壁にシリコン窒化膜のサイドウォールを形成してビット線を埋め込むことにより、ビット線とキャパシタ接続プラグを側壁により分離する開示がある。また、特願平１０−１６４６３９号（特開平１１−３５４７４９号公報）の図１６〜図２２には、ビット線を形成する溝にシリコン酸化膜あるいはシリコン窒化膜（【００６４】〜【００６５】参照）による側壁を形成し、その中にビット線を埋め込む開示がある。