(57)【特許請求の範囲】
【請求項１】
第１の電源電位と出力ノードとの間に接続された第１の駆動トランジスタと、
第２の電源電位と前記出力ノードとの間に接続された前記第１の駆動トランジスタと逆導電型の第２の駆動トランジスタと、
入力信号を前記第１の駆動トランジスタのゲートに与える第１のカップリング容量と、
前記入力信号と同相の信号を前記第２の駆動トランジスタのゲートに与える第２のカップリング容量と、
前記第１の駆動トランジスタの近傍に形成された第１のダイオード素子と、
前記第２の駆動トランジスタの近傍に形成された第２のダイオード素子と、
前記入力信号が前記第１の駆動トランジスタのゲートに与えられるのに先立って当該第１の駆動トランジスタのゲート電位を、前記第１の電源電位に前記第１のダイオード素子の閾値が重畳された電位に確定する第１のスイッチング回路と、
前記同相の信号が前記第２の駆動トランジスタのゲートに与えられるのに先立って当該第２の駆動トランジスタのゲート電位を、前記第２の電源電位に前記第２のダイオード素子の閾値が重畳された電位に確定する第２のスイッチング回路と
を備え、
前記第１のスイッチング回路による前記第１の駆動トランジスタのゲート電位の確定によって当該第１の駆動トランジスタの閾値と前記第１のダイオード素子の閾値とを相殺させ、
前記第２のスイッチング回路による前記第２の駆動トランジスタのゲート電位の確定によって当該第２の駆動トランジスタの閾値と前記第２のダイオード素子の閾値とを相殺させる
レベル変換回路。
【請求項２】
前記第１のスイッチング回路は、前記第１のダイオード素子の一端と前記第１の駆動トランジスタのゲートとの間に接続され、前記入力信号が前記第１の駆動トランジスタのゲートに与えられる前にオン状態となる第１のスイッチングトランジスタと、前記第１のダイオード素子と前記第１のスイッチングトランジスタとの共通接続ノードと前記第２の電源電位との間に接続され、前記第１のスイッチングトランジスタがオン状態になる前にオン状態となる第２のスイッチングトランジスタと、前記第１のダイオード素子の他端と前記第１の電源電位との間に接続され、前記第２のスイッチングトランジスタがオン状態となるときにオフ状態となる第３のスイッチングトランジスタとを有し、
前記第２のスイッチング回路は、前記第２のダイオード素子の一端と前記第１の駆動トランジスタのゲートとの間に接続され、前記入力信号が前記第２の駆動トランジスタのゲートに与えられる前にオン状態となる第４のスイッチングトランジスタと、前記第２のダイオード素子と前記第４のスイッチングトランジスタとの共通接続ノードと前記第１の電源電位との間に接続され、前記第４のスイッチングトランジスタがオン状態になる前にオン状態となる第５のスイッチングトランジスタと、前記第２のダイオード素子の他端と前記第２の電源電位との間に接続され、前記第５のスイッチングトランジスタがオン状態となるときにオフ状態となる第６のスイッチングトランジスタとを有する
請求項１記載のレベル変換回路。
【請求項３】
前記第１のスイッチング回路は、前記第１のダイオード素子の一端と前記第１の駆動トランジスタのゲートとの間に接続され、前記入力信号が前記第１の駆動トランジスタのゲートに与えられる前にオン状態となる第１のスイッチングトランジスタと、前記第２の電源電位に一端が接続され、前記第１のスイッチングトランジスタがオン状態になる前にオン状態となる第２のスイッチングトランジスタと、前記第１のダイオード素子と前記第１のスイッチングトランジスタとの共通接続ノードと前記第２のスイッチングトランジスタの他端との間に接続され、前記第２のスイッチングトランジスタがオン状態となるときにオフ状態となる第３のスイッチングトランジスタとを有し、
前記第２のスイッチング回路は、前記第２のダイオード素子の一端と前記第２の駆動トランジスタのゲートとの間に接続され、前記同相の信号が前記第２の駆動トランジスタのゲートに与えられる前にオン状態となる第４のスイッチングトランジスタと、前記第１の電源電位に一端が接続され、前記第４のスイッチングトランジスタがオン状態になる前にオン状態となる第５のスイッチングトランジスタと、前記第２のダイオード素子と前記第４のスイッチングトランジスタとの共通接続ノードと前記第５のスイッチングトランジスタの他端との間に接続され、前記第５のスイッチングトランジスタがオン状態となるときにオフ状態となる第６のスイッチングトランジスタとを有する
請求項１記載のレベル変換回路。
【請求項４】
一端が第１の電源電位に接続された第１の駆動トランジスタと、
一端が第２の電源電位に接続された前記第１の駆動トランジスタと逆導電型の第２の駆動トランジスタと、
入力信号を前記第１の駆動トランジスタのゲートに与える第１のカップリング容量と、
前記入力信号と同相の信号を前記第２の駆動トランジスタのゲートに与える第２のカップリング容量と、
前記第１の駆動トランジスタの他端と出力ノードとの間に接続され、前記第１の駆動トランジスタのゲートに前記入力信号が与えられる前の一定期間においてオフ状態となる第１のスイッチング素子と、
前記第２の駆動トランジスタの他端と出力ノードとの間に接続され、前記第２の駆動トランジスタのゲートに前記同相の信号が与えられる前の前記一定期間においてオフ状態となる第２のスイッチング素子と、
前記第１の駆動トランジスタのゲートと前記第２の電源電位との間に接続され、前記一定期間内においてオン状態となる第３のスイッチング素子と、
前記第２の駆動トランジスタのゲートと前記第１の電源電位との間に接続され、前記一定期間内においてオン状態となる第４のスイッチング素子と、
前記第１の駆動トランジスタのドレインとゲートとの間に接続され、前記一定期間内において前記第３のスイッチング素子がオフ状態になった後にオン状態となる第５のスイッチングトランジスタと、
前記第２の駆動トランジスタのドレインとゲートとの間に接続され、前記一定期間内において前記第４のスイッチング素子がオフ状態になった後にオン状態となる第６のスイッチングトランジスタと
を備えたレベル変換回路。
【請求項５】
前記第１，第４のスイッチングトランジスタを駆動する互いに逆相の第１の制御パルスと、前記第２，第５のスイッチングトランジスタを駆動する互いに逆相の第２の制御パルスと、前記第３，第６のスイッチングトランジスタを駆動する互いに逆相の第３の制御パルスとを生成する制御パルス生成回路を有し、
前記制御パルス生成回路は、２種類の制御パルスに基づいて前記第１，第２，第３の制御パルスを生成する
請求項４記載のレベル変換回路。
【請求項６】
前記制御パルス生成回路は、前記第１，第２，第３の制御パルスのアクティブ状態がオーバーラップしないように前記第１，第２，第３の制御パルスを生成する
請求項５記載のレベル変換回路。
【請求項７】
電気光学素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、
前記画素アレイ部と同一の基板上に形成され、前記画素アレイ部の各画素に表示信号を書き込むための駆動を行う駆動回路と、
前記駆動回路を動作させるために前記基板外部から入力される信号をレベル変換して前記駆動回路に与えるレベル変換回路とを備え、
前記レベル変換回路は、
第１の電源電位と出力ノードとの間に接続された第１の駆動トランジスタと、
第２の電源電位と前記出力ノードとの間に接続された前記第１の駆動トランジスタと逆導電型の第２の駆動トランジスタと、
入力信号を前記第１の駆動トランジスタのゲートに与える第１のカップリング容量と、
前記入力信号と同相の信号を前記第２の駆動トランジスタのゲートに与える第２のカップリング容量と、
前記第１の駆動トランジスタの近傍に形成された第１のダイオード素子と、
前記第２の駆動トランジスタの近傍に形成された第２のダイオード素子と、
前記入力信号が前記第１の駆動トランジスタのゲートに与えられるのに先立って当該第１の駆動トランジスタのゲート電位を、前記第１の電源電位に前記第１のダイオード素子の閾値が重畳された電位に確定する第１のスイッチング回路と、
前記同相の信号が前記第２の駆動トランジスタのゲートに与えられるのに先立って当該第２の駆動トランジスタのゲート電位を、前記第２の電源電位に前記第２のダイオード素子の閾値が重畳された電位に確定する第２のスイッチング回路とを有し、
前記第１のスイッチング回路による前記第１の駆動トランジスタのゲート電位の確定によって当該第１の駆動トランジスタの閾値と前記第１のダイオード素子の閾値とを相殺させ、
前記第２のスイッチング回路による前記第２の駆動トランジスタのゲート電位の確定によって当該第２の駆動トランジスタの閾値と前記第２のダイオード素子の閾値とを相殺させる
表示装置。
【請求項８】
電気光学素子を含む画素が行列状に２次元配置されてなる画素アレイ部と、
前記画素アレイ部と同一の基板上に形成され、前記画素アレイ部の各画素に表示信号を書き込むための駆動を行う駆動回路と、
前記駆動回路を動作させるために前記基板外部から入力される信号をレベル変換して前記駆動回路に与えるレベル変換回路とを備え、
前記レベル変換回路は、
一端が第１の電源電位に接続された第１の駆動トランジスタと、
一端が第２の電源電位に接続された前記第１の駆動トランジスタと逆導電型の第２の駆動トランジスタと、
入力信号を前記第１の駆動トランジスタのゲートに与える第１のカップリング容量と、
前記入力信号と同相の信号を前記第２の駆動トランジスタのゲートに与える第２のカップリング容量と、
前記第１の駆動トランジスタの他端と出力ノードとの間に接続され、前記第１の駆動トランジスタのゲートに前記入力信号が与えられる前の一定期間においてオフ状態となる第１のスイッチング素子と、
前記第２の駆動トランジスタの他端と出力ノードとの間に接続され、前記第２の駆動トランジスタのゲートに前記同相の信号が与えられる前の前記一定期間においてオフ状態となる第２のスイッチング素子と、
前記第１の駆動トランジスタのゲートと前記第２の電源電位との間に接続され、前記一定期間内においてオン状態となる第３のスイッチング素子と、
前記第２の駆動トランジスタのゲートと前記第１の電源電位との間に接続され、前記一定期間内においてオン状態となる第４のスイッチング素子と、
前記第１の駆動トランジスタのドレインとゲートとの間に接続され、前記一定期間内において前記第３のスイッチング素子がオフ状態になった後にオン状態となる第５のスイッチングトランジスタと、
前記第２の駆動トランジスタのドレインとゲートとの間に接続され、前記一定期間内において前記第４のスイッチング素子がオフ状態になった後にオン状態となる第６のスイッチングトランジスタとを有する
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベル変換回路および当該レベル変換回路を用いた表示装置に関し、特に絶縁基板上に形成されてなるレベル変換回路および当該レベル変換回路を画素アレイ部と同一の絶縁基板上に形成してなるパネル型の表示装置に関する。
【背景技術】
【０００２】
従来、第１のレベルの信号を当該第１のレベルと異なる第２のレベルの信号に変換するレベル変換回路（レベルシフト回路）として、カレントミラー回路を用いて構成されたカレントミラー型レベル変換回路が知られている（例えば、特許文献１参照）。
【０００３】
図２２は、従来例に係るカレントミラー型レベル変換回路の構成の一例を示す回路図である。図２２に示すように、カレントミラー型レベル変換回路１００は、回路動作制御部１０１、２つのバイアスシフト部１０２，１０３、レベルシフト部１０４および出力部１０５を有する構成となっている。
【０００４】
回路動作制御部１０１は、２つのＰｃｈＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」と略記する）ｐ１０１，ｐ１０２およびＮｃｈＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」と略記する）ｎ１０１によって構成されている。ＰＭＯＳトランジスタｐ１０１とＮＭＯＳトランジスタｎ１０１とは、正側電源電位Ｖｄｄが与えられる電源ライン（以下、「Ｖｄｄライン」と記す）と負側電源電位Ｖｓｓが与えられる電源ライン（以下、「Ｖｓｓライン」と記す）との間に直列に接続されるとともに、ゲート同士およびドレイン同士がそれぞれ共通に接続されている。
【０００５】
ＰＭＯＳトランジスタｐ１０１およびＮＭＯＳトランジスタｎ１０１の各ゲートには外部から回路動作制御信号ｘｓｔｂが与えられる。この回路動作制御信号ｘｓｔｂは、回路のスタンバイ状態（非駆動時）には常にＬｏｗ電位にあり、回路の駆動時には常にＨｉｇｈ電位となる。ＰＭＯＳトランジスタｐ１０２は、ソースがＶｄｄラインに、ゲートがＰＭＯＳトランジスタｐ１０１およびＮＭＯＳトランジスタｎ１０１の各ゲートにそれぞれ接続されている。
【０００６】
バイアスシフト部１０２は、２つのＰＭＯＳトランジスタｐ１０３，ｐ１０４と１つのＮＭＯＳトランジスタｎ１０２によって構成されている。ＰＭＯＳトランジスタｐ１０３とＮＭＯＳトランジスタｎ１０２とは、ＶｄｄラインとＶｓｓラインとの間に直列に接続され、ゲート同士が共通に、さらにＰＭＯＳトランジスタｐ１０１およびＮＭＯＳトランジスタｎ１０１の各ドレインに接続されるとともに、ドレイン同士が共通に接続されている。ＰＭＯＳトランジスタｐ１０４はＮＭＯＳトランジスタｎ１０２に対して並列に接続され、ゲートにクロックＣＫが与えられる。このバイアスシフト部１０２においては、クロックＣＫのＤＣバイアスをシフトする動作が行われる。
【０００７】
バイアスシフト部１０３は、２つのＰＭＯＳトランジスタｐ１０５，ｐ１０６と１つのＮＭＯＳトランジスタｎ１０３によって構成されている。ＰＭＯＳトランジスタｐ１０３とＮＭＯＳトランジスタｎ１０２とは、ＶｄｄラインとＶｓｓラインとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されている。ＰＭＯＳトランジスタｐ１０６はＮＭＯＳトランジスタｎ１０３に対して並列に接続され、ゲートにクロックＣＫと逆相のクロックｘＣＫが与えられる。このバイアスシフト部１０３においては、逆相クロックｘＣＫのＤＣバイアスをシフトする動作が行われる。
【０００８】
レベルシフト部１０４は、２つのＰＭＯＳトランジスタｐ１０７，ｐ１０８と２つのＮＭＯＳトランジスタｎ１０４，ｎ１０５によって構成されている。２つのＰＭＯＳトランジスタｐ１０７，ｐ１０８は、各ソースがＶｄｄラインに接続されるとともに、各ゲートが共通に接続されており、ＰＭＯＳトランジスタｐ１０７のゲートとドレインとが接続されることによってカレントミラー回路を構成している。ＰＭＯＳトランジスタｐ１０７のドレイン（ゲート）は、ＰＭＯＳトランジスタｐ１０２のドレインに接続されている。
【０００９】
ＮＭＯＳトランジスタｎ１０４は、ドレインがＰＭＯＳトランジスタｐ１０７のドレイン（ゲート）に、ゲートがＰＭＯＳトランジスタｐ１０３とＮＭＯＳトランジスタｎ１０２の各ドレインにそれぞれ接続され、ソースに逆相クロックｘＣＫが与えられる。ＮＭＯＳトランジスタｎ１０５は、ドレインがＰＭＯＳトランジスタｐ１０８のドレインに、ゲートがＰＭＯＳトランジスタｐ１０５とＮＭＯＳトランジスタｎ１０３の各ドレインにそれぞれ接続され、ソースにクロックＣＫが与えられる。
【００１０】
上記構成から明らかなように、レベルシフト部１０４は、逆相クロックｘＣＫおよび正相クロックＣＫをＮＭＯＳトランジスタｎ１０４，ｎ１０５の各ソース入力とするソース入力型のカレントミラーアンプの回路構成となっている。
【００１１】
出力部１０５は、ドレインがＰＭＯＳトランジスタｐ１０８およびＮＭＯＳトランジスタｎ１０５の各ドレインに、ソースがＶｓｓラインに、ゲートがＰＭＯＳトランジスタｐ１０５およびＮＭＯＳトランジスタｎ１０３の各ゲートにそれぞれ接続されたＮＭＯＳトランジスタｎ１０６によって構成されている。
【００１２】
【特許文献１】特開２００３−３４７９２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記構成の従来例に係るカレントミラー型レベル変換回路１００では、バイアスシフト部１０２，１０３でクロックＣＫ，ｘＣＫのＤＣバイアスをシフトした後、レベルシフト部１０４で最終的に当該クロックＣＫ，ｘＣＫをＶｓｓ−Ｖｄｄの振幅のクロックにレベルシフト（レベル変換）する構成となっているため、図中点線の矢印で示した部分には常にリーク電流（貫通電流）が流れることになり、このリーク電流が本レベル変換回路１００の消費電力を高める原因となっていた。
【００１４】
また、カレントミラー型レベル変換回路１００では、カレントミラー回路を構成する対のＰＭＯＳトランジスタｐ１０７，ｐ１０８の特性が同じである必要があるため、トランジスタ特性のばらつきに弱いという欠点もある。
【００１５】
そこで、本発明は、消費電力を低減できるとともに、トランジスタ特性のばらつきに強いレベル変換回路および当該レベル変換回路を用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明によるレベル変換回路は、第１の電源電位と出力ノードとの間に接続された第１の駆動トランジスタと、第２の電源電位と前記出力ノードとの間に接続された前記第１の駆動トランジスタと逆導電型の第２の駆動トランジスタと、入力信号を前記第１の駆動トランジスタのゲートに与える第１のカップリング容量と、前記入力信号と同相の信号を前記第２の駆動トランジスタのゲートに与える第２のカップリング容量と、前記第１の駆動トランジスタの近傍に形成された第１のダイオード素子と、前記第２の駆動トランジスタの近傍に形成された第２のダイオード素子と、前記入力信号が前記第１の駆動トランジスタのゲートに与えられるのに先立って当該第１の駆動トランジスタのゲート電位を、前記第１の電源電位に前記第１のダイオード素子の閾値が重畳された電位に確定する第１のスイッチング回路と、前記同相の信号が前記第２の駆動トランジスタのゲートに与えられるのに先立って当該第２の駆動トランジスタのゲート電位を、前記第２の電源電位に前記第２のダイオード素子の閾値が重畳された電位に確定する第２のスイッチング回路とを備えた構成となっている。
【００１７】
上記構成のレベル変換回路において、第１，第２のダイオード素子は、第１，第２の駆動トランジスタの近傍に形成されることで、これら駆動トランジスタとトランジスタ特性がほぼ同じになる。そして、第１のスイッチング回路が、入力信号が第１の駆動トランジスタのゲートに与えられるのに先立って当該第１の駆動トランジスタのゲート電位を、第１の電源電位に第１のダイオード素子の閾値が重畳された電位に確定し、第２のスイッチング回路が、入力信号と同相の信号が第２の駆動トランジスタのゲートに与えられるのに先立って当該第２の駆動トランジスタのゲート電位を、第２の電源電位に第２のダイオード素子の閾値が重畳された電位に確定する。これにより、第１，第２の駆動トランジスタはオフするタイミングでは当該ゲート電位の関係から確実にオフ状態になるために、これら駆動トランジスタのオフ時のリーク電流（貫通電流）を防ぐことができる。
【００１８】
本発明の他のレベル変換回路は、一端が第１の電源電位に接続された第１の駆動トランジスタと、一端が第２の電源電位に接続された前記第１の駆動トランジスタと逆導電型の第２の駆動トランジスタと、入力信号を前記第１の駆動トランジスタのゲートに与える第１のカップリング容量と、前記入力信号と同相の信号を前記第２の駆動トランジスタのゲートに与える第２のカップリング容量と、前記第１の駆動トランジスタの他端と出力ノードとの間に接続され、前記第１の駆動トランジスタのゲートに前記入力信号が与えられる前の一定期間においてオフ状態となる第１のスイッチング素子と、前記第２の駆動トランジスタの他端と出力ノードとの間に接続され、前記第２の駆動トランジスタのゲートに前記同相の信号が与えられる前の前記一定期間においてオフ状態となる第２のスイッチング素子と、前記第１の駆動トランジスタのゲートと前記第２の電源電位との間に接続され、前記一定期間内においてオン状態となる第３のスイッチング素子と、前記第２の駆動トランジスタのゲートと前記第１の電源電位との間に接続され、前記一定期間内においてオン状態となる第４のスイッチング素子と、前記第１の駆動トランジスタのドレインとゲートとの間に接続され、前記一定期間内において前記第３のスイッチング素子がオフ状態になった後にオン状態となる第５のスイッチングトランジスタと、前記第２の駆動トランジスタのドレインとゲートとの間に接続され、前記一定期間内において前記第４のスイッチング素子がオフ状態になった後にオン状態となる第６のスイッチングトランジスタとを備えた構成となっている。
【００１９】
上記構成の他のレベル変換回路において、第１の駆動トランジスタのゲートに入力信号が与えられる前の一定期間において第１のスイッチング素子がオフ状態となり、当該一定期間内において第３のスイッチング素子がオン状態となり、その後に一定期間内において第５のスイッチングトランジスタがオン状態になることで、第１の駆動トランジスタのゲート電位が、第１の電源電位に当該第１の駆動トランジスタの閾値が重畳された電位になる。同様に、第２の駆動トランジスタのゲートに入力信号が与えられる前の一定期間において第２のスイッチング素子がオフ状態となり、当該一定期間内において第４のスイッチング素子がオン状態となり、その後に一定期間内において第６のスイッチングトランジスタがオン状態になることで、第１の駆動トランジスタのゲート電位が、第２の電源電位に当該第２の駆動トランジスタの閾値が重畳された電位になる。これにより、第１，第２の駆動トランジスタはオフするタイミングでは当該ゲート電位の関係から確実にオフ状態になるために、これら駆動トランジスタのオフ時のリーク電流（貫通電流）を防ぐことができる。
【発明の効果】
【００２０】
本発明によれば、駆動トランジスタのオフ時のリーク電流（貫通電流）を確実に防ぐことができるために消費電力を低減でき、しかもカレントミラー回路を用いない回路構成を採っているためにトランジスタ特性のばらつきに強いレベル変換回路を提供できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
［第１実施形態］
図１は、本発明の第１実施形態に係るレベル変換回路の構成を示す回路図である。本実施形態に係るレベル変換回路１０は、各スイッチング素子が薄膜トランジスタ(Thin Film Transistor；ＴＦＴ)によってガラス基板等の絶縁基板上に形成され、第１の電源電位Ｖｓｓおよび第２の電源電位Ｖｄｄを動作電源電位として用い、レベル変換対象の入力信号である第１の振幅Ｖｓｓ−Ｖｉｎｉ、例えば０［Ｖ］−３［Ｖ］のクロック信号ｃｋ１を、当該第１の振幅Ｖｓｓ−Ｖｉｎｉよりも大きい第２の振幅Ｖｓｓ−Ｖｄｄ、例えば０［Ｖ］−８［Ｖ］のクロック信号にレベル変換（レベルシフト）する回路動作を行う。
【００２３】
図１において、駆動部を構成する相補性回路１１は、第１の電源電位Ｖｓｓと第２の電源電位Ｖｄｄとの間に直列接続された互いに逆導電型の第１，第２の駆動トランジスタ、即ちＮｃｈＭＯＳトランジスタｎ１１とＰｃｈＭＯＳトランジスタｐ１１とから構成されている。これら駆動ＭＯＳトランジスタｎ１１，ｐ１１のドレイン共通接続ノードが出力ノードＯとなり、出力端子１２に接続されている。
【００２４】
第１のクロック入力端子１３と駆動ＭＯＳトランジスタｐ１１のゲート（ノードＢ）との間には、カップリング容量Ｃ１１が接続されている。第１のクロック入力端子１３から入力された第１のクロック信号ｃｋ１は、カップリング容量Ｃ１１によるカップリングによって駆動ＭＯＳトランジスタｐ１１のゲートに印加される。
【００２５】
第２のクロック入力端子１４と駆動ＭＯＳトランジスタｎ１１のゲート（ノードＣ）との間には、カップリング容量Ｃ１２が接続されている。第２のクロック入力端子１４から入力された第２のクロック信号ｃｋ２は、カップリング容量Ｃ１２によるカップリングによって駆動ＭＯＳトランジスタｎ１１のゲートに印加される。第２のクロック信号ｃｋ２は、第１のクロック信号ｃｋ１と同相の信号であって、ある一部の区間における波形がクロック信号ｃｋ１と若干異なっている。
【００２６】
カップリング容量Ｃ１１，Ｃ１２によるカップリング量は、ノードＢ，Ｃの寄生容量とカップリング容量Ｃ１１，Ｃ１２とのサイズ比によって決まる。したがって、振幅Ｖｓｓ−Ｖｉｎｉのクロックｃｋ１，ｃｋ２がそのまま（１００％）の振幅でノードＢ，Ｃに伝達されることはない。すなわち、ノードＢ，Ｃの寄生容量の存在によってゲインロスが生じる。
【００２７】
このゲインロスを最小に抑えるためには、カップリング容量Ｃ１１，Ｃ１２の各容量値を、ノードＢ，Ｃの寄生容量に対して十分に大きな値に設定するのが良い。換言すれば、カップリング容量Ｃ１１，Ｃ１２の各容量値を、ノードＢ，Ｃの寄生容量に対して十分に大きな値に設定することにより、上記ゲインを１００％に近づけることができる、即ちゲインロスを最小に抑えることができるために駆動の信頼性を向上できる。
【００２８】
ノードＢ（駆動ＭＯＳトランジスタｐ１１のゲート）と第２の電源電位Ｖｄｄとの間には、ＰｃｈＭＯＳトランジスタｐ１２，ｐ１３，ｐ１４が直列に接続されている。また、ノードＣ（駆動ＭＯＳトランジスタｎ１１のゲート）と第１の電源電位Ｖｓｓとの間には、ＮｃｈＭＯＳトランジスタｎ１２，ｎ１３，ｎ１４が直列に接続されている。
【００２９】
ＭＯＳトランジスタｎ１２は、第１のスイッチングトランジスタであり、ゲートに印加される第１の制御パルスｓｗ１に応じてスイッチング動作（オン／オフ動作）を行う。スイッチングＭＯＳトランジスタｐ１２は、第４のスイッチングトランジスタであり、ゲートに印加される制御パルスＳＷ１と逆相の反転制御パルスｘｓｗ１に応じてスイッチング動作を行う。
【００３０】
ＭＯＳトランジスタｎ１３，ｐ１３は共に、ゲートとドレインが共通接続されたダイオード接続構成、即ちダイオード素子となっている。これらダイオード接続のＭＯＳトランジスタｎ１３，ｐ１３は、その閾値で相補性回路１１の駆動ＭＯＳトランジスタｎ１１，ｐ１１の閾値をキャンセルする作用をなす。ＴＦＴ特性（閾値や移動度）はプロセス上ばらつきがあるが、隣接してレイアウトされたトランジスタはほぼ同じ特性をもつ。
【００３１】
したがって、ＭＯＳトランジスタｎ１３を駆動ＭＯＳトランジスタｎ１１と、ＭＯＳトランジスタｐ１３を駆動ＭＯＳトランジスタｐ１１とそれぞれ隣接して形成し、レイアウト上のトランジスタの方向を揃えたり、トランジスタのレイヤー構成を揃えたりすることにより、ダイオード接続のＭＯＳトランジスタｎ１３，ｐ１３の閾値で駆動ＭＯＳトランジスタｎ１１，ｐ１１の閾値をキャンセルすることができる。また、トランジスタのＷ／Ｌ比が大きいほど閾値が低くなるので、これを踏まえた閾値キャンセル値の設定も可能である。
【００３２】
ＭＯＳトランジスタｎ１４は、第３のスイッチングトランジスタであり、ゲートに印加される第２の制御パルスｓｗ２に応じてスイッチング動作を行う。ＭＯＳトランジスタｐ１４は、第６のスイッチングトランジスタであり、ゲートに印加される第２の制御パルスｓｗ２と逆相の反転制御パルスｘｓｗ２に応じてスイッチング動作を行う。
【００３３】
ＭＯＳトランジスタｐ１２，ｐ１３の共通接続ノードであるノードＡとグランド（Ｖｓｓ）との間にはホールド容量Ｃ１３が接続されている。ＭＯＳトランジスタｎ１２，ｎ１３の共通接続ノードであるノードＤとグランドとの間にはホールド容量Ｃ１４が接続されている。これらのホールド容量Ｃ１３，Ｃ１４は、ＭＯＳトランジスタｐ１３，ｎ１３による閾値キャンセル後の電圧を保持する。
【００３４】
なお、ホールド容量Ｃ１３，Ｃ１４は必ずしも必須のものではない。ただし、ホールド容量Ｃ１３，Ｃ１４を配置し、閾値キャンセル後の電圧を保持することで、駆動の信頼性を上げることができる。
【００３５】
ノードＡと第１の電源電位Ｖｓｓとの間には、ＮｃｈＭＯＳトランジスタｎ１５が接続されている。このＭＯＳトランジスタｎ１５は、第２のスイッチングトランジスタであり、第２の反転制御パルスｘｓｗ２に応じてスイッチング動作を行う。ノードＤと第２の電源電位Ｖｄｄとの間にはＰｃｈＭＯＳトランジスタｐ１５が接続されている。このＭＯＳトランジスタｐ１５は、第５のスイッチングトランジスタであり、第２の制御パルスｓｗ２に応じてスイッチング動作を行う。
【００３６】
出力ノードＯと第１の電源電位Ｖｓｓとの間には、例えばＮｃｈＭＯＳトランジスタｎ１６が接続されている。このＮｃｈＭＯＳトランジスタｎ１６は、スイッチングトランジスタであり、ゲートに印加される第３の制御パルスｓｗ３に応じてスイッチング動作を行う。
【００３７】
（回路動作）
次に、第１実施形態に係るレベル変換回路１０の回路動作について、図２のタイミングチャートを用いて説明する。以下の説明では、第１の電源電位ＶｓｓをＬｏｗ電位、第２の電源電位ＶｄｄをＨｉｇｈ電位と記すものとする。
【００３８】
図２のタイミングチャートは、第１の制御パルスｓｗ１、第２の制御パルスｓｗ２、第３の制御パルスｓｗ３、クロック信号ｃｋ１，ｃｋ２、ノードＡ，Ｂ，Ｃ，Ｄの各電位および出力信号ｏｕｔの各波形およびタイミング関係を示している。
【００３９】
図２から明らかなように、第１の制御パルスｓｗ１は時刻ｔ１４〜ｔ１５の期間でアクティブ（Ｈｉｇｈ電位）となり、第２の制御パルスｓｗ２は時刻ｔ１１〜ｔ１２の期間で非アクティブ（Ｌｏｗ電位）となり、第３の制御パルスｓｗ３は時刻ｔ１３〜ｔ１７の期間でアクティブ（Ｈｉｇｈ電位）となる。当然のことながら、第１，第２，第３の反転制御パルスｘｓｗ１，ｘｓｗ２，ｘｓｗ３は、Ｌｏｗ電位がアクティブ、Ｈｉｇｈ電位が非アクティブとなる。
【００４０】
クロック信号ｃｋ１，ｃｋ２は互いに同相のクロック信号である。ただし、クロック信号ｃｋ１は時刻ｔ１２〜ｔ１８の期間でＨｉｇｈ電位となり、クロック信号ｃｋ２は時刻ｔ１３〜ｔ１６の期間でＬｏｗ電位となり、かつ時刻ｔ１６〜ｔ１８の期間でＨｉｇｈ電位となる。
【００４１】
先ず、時刻ｔ１１で制御パルスｓｗ２（ｘｓｗ２）が非アクティブになると、スイッチングＭＯＳトランジスタｐ１４，ｎ１４がオフ状態となり、スイッチングＭＯＳトランジスタｎ１５，ｐ１５がオン状態となる。これにより、ノードＡがスイッチングＭＯＳトランジスタｎ１５を介して電源電位Ｖｓｓに充電されるとともにホールド容量Ｃ１３がリセットされ、同様に、ノードＤがスイッチングＭＯＳトランジスタｐ１５を介して電源電位Ｖｄｄに充電されるとともに、ホールド容量Ｃ１４がリセットされる。このとき、スイッチングＭＯＳトランジスタｐ１２，ｎ１２，ｎ１６はオフ状態にある。
【００４２】
次に、時刻ｔ１２で制御パルスｓｗ２（ｘｓｗ２）がアクティブになると、スイッチングＭＯＳトランジスタｐ１４，ｎ１４がオン状態となり、スイッチングＭＯＳトランジスタｎ１５，ｐ１５がオフ状態となる。スイッチングＭＯＳトランジスタｐ１４がオンすることで、ノードＡがＭＯＳトランジスタｐ１４，ｐ１３を介して電源電位Ｖｄｄに接続されるために、ノードＡの電位が電源電位Ｖｓｓから電源電位Ｖｄｄに向けて上昇する。このとき、ＭＯＳトランジスタｐ１３の閾値をＶｔｈｐ１３とすると、ノードＡの電位は最終的に、Ｖｄｄ−｜Ｖｔｈｐ１３｜の電位に収束する。
【００４３】
また、スイッチングＭＯＳトランジスタｎ１４がオンすることで、ノードＤがＭＯＳトランジスタｎ１４，ｎ１３を介して電源電位Ｖｓｓに接続されるために、ノードＤの電位が電源電位Ｖｄｄから電源電位Ｖｓｓに向けて下降する。このとき、ＭＯＳトランジスタｎ１３の閾値をＶｔｈｎ１３とすると、ノードＤの電位は最終的に、Ｖｓｓ＋｜Ｖｔｈｎ１３｜の電位に収束する。
【００４４】
次に、時刻ｔ１３で制御パルスｓｗ３がアクティブになると、スイッチングＭＯＳトランジスタｎ１６がオン状態になるために、出力ノードＯの電位、即ち出力信号ｏｕｔの電位がＬｏｗ電位となる。制御パルスｓｗ３のアクティブ状態において、時刻ｔ１４で制御パルスｓｗ１（ｘｓｗ１）がアクティブになると、スイッチングＭＯＳトランジスタｐ１２，ｎ１２がオン状態になる。
【００４５】
スイッチングＭＯＳトランジスタｐ１２がオンすることで、ノードＢの電位がノードＡの電位、即ちＶｄｄ−｜Ｖｔｈｐ１３｜の電位に確定する。また、スイッチングＭＯＳトランジスタｎ１２がオンすることで、ノードＣの電位がノードＤの電位、即ちＶｓｓ＋｜Ｖｔｈｎ１３｜の電位に確定する。その後、時刻ｔ１５で制御パルスｓｗ１（ｘｓｗ１）が非アクティブになり、スイッチングＭＯＳトランジスタｐ１２，ｎ１２がオフ状態になる。
【００４６】
スイッチングＭＯＳトランジスタｐ１２，ｎ１２がオフ状態になることで、時刻ｔ１５以降、ノードＢの電位は、カップリング容量Ｃ１１によるカップリングにより、クロック信号ｃｋ１に同期して、（Ｖｓｓ−｜Ｖｔｈｐ１３｜−Ｖｉｎｉ）−（Ｖｄｄ−｜Ｖｔｈｐ１３｜）の振幅で変化し、ノードＣの電位は、カップリング容量Ｃ１２によるカップリングにより、クロック信号ｃｋ２に同期して、（Ｖｓｓ＋｜Ｖｔｈｎ１３｜）−（Ｖｄｄ＋｜Ｖｔｈｎ１３｜＋Ｖｉｎｉ）の振幅で変化する。
【００４７】
このとき、スイッチングＭＯＳトランジスタｎ１６がオン状態にあるために、出力ノードＯの電位、即ち出力信号ｏｕｔがＬｏｗ電位に固定された状態にある。そして、時刻ｔ１７で制御パルスｓｗ３が非アクティブになり、スイッチングＭＯＳトランジスタｎ１６がオフ状態になることで、駆動ＭＯＳトランジスタｐ１１／ｎ１１がノードＢ，Ｃの電位に応じてオン／オフ動作を繰り返すために、出力信号ｏｕｔがＶｓｓ−Ｖｄｄの振幅でクロック信号ｃｋ１，ｃｋ２に同期して変換する。
【００４８】
以上の一連の動作により、第１の振幅Ｖｓｓ−Ｖｉｎｉ、例えば０［Ｖ］−３［Ｖ］のクロック信号ｃｋ１，ｃｋ２が、第２の振幅Ｖｓｓ−Ｖｄｄ、例えば０［Ｖ］−８［Ｖ］のクロック信号ｏｕｔにレベル変換（レベルシフト）されたことになる。
【００４９】
このとき、ノードＢ，Ｃの各電位には、図２から明らかなように、ＭＯＳトランジスタｐ１３，ｎ１３の各閾値Ｖｔｈｐ１３，Ｖｔｈｎ１３が重畳されているが、出力信号ｏｕｔには当該閾値Ｖｔｈｐ１３，Ｖｔｈｎ１３も、駆動ＭＯＳトランジスタｐ１１，ｎ１１の各閾値Ｖｔｈｐ１１，Ｖｔｈｎ１１も含まれない。
【００５０】
すなわち、ＭＯＳトランジスタｐ１３，ｎ１３の各々は、駆動ＭＯＳトランジスタｐ１１，ｎ１１の各々に対して隣接してレイアウトされ、レイアウト上のトランジスタの方向やレイヤー構成が揃えられることで、これら駆動ＭＯＳトランジスタｐ１１，ｎ１１の各トランジスタ特性（閾値や移動度）とほぼ同じになる。したがって、相補性回路１１において、ＭＯＳトランジスタｐ１３，ｎ１３の各閾値Ｖｔｈｐ１３，Ｖｔｈｎ１３と駆動ＭＯＳトランジスタｐ１１，ｎ１１の各閾値Ｖｔｈｐ１１，Ｖｔｈｎ１１とが相殺（キャンセル）されることになる。
【００５１】
以上説明した動作説明から明らかなように、スイッチングＭＯＳトランジスタｎ１２，ｎ１４，ｐ１５は、入力信号であるクロック信号ｃｋ２が第１の駆動トランジスタｎ１１のゲートに与えられるのに先立って当該第１の駆動トランジスタｎ１１のゲート電位を、第１の電源電位Ｖｓｓにダイオード接続のＭＯＳトランジスタｎ１３の閾値Ｖｔｈｎ１３が重畳された電位（Ｖｓｓ＋｜Ｖｔｈｎ１３｜）に確定する第１のスイッチング回路を構成している。
【００５２】
また、スイッチングＭＯＳトランジスタｐ１２，ｐ１４，ｎ１５は、クロック信号ｃｋ２と同相のクロック信号ｃｋ１が第２の駆動トランジスタｐ１１のゲートに与えられるのに先立って当該第２の駆動トランジスタｐ１１のゲート電位を、第２の電源電位Ｖｄｄにダイオード接続のＭＯＳトランジスタｐ１３の閾値が重畳された電位（Ｖｄｄ−｜Ｖｔｈｐ１３｜）に確定する第２のスイッチング回路を構成している。
【００５３】
上述したように、本実施形態に係るレベル変換回路１０では、ダイオード接続のＭＯＳトランジスタｐ１３，ｎ１３の作用によって駆動ＭＯＳトランジスタｐ１１，ｎ１１の各閾値Ｖｔｈｐ１１，Ｖｔｈｎ１１をキャンセルすることで、これら駆動ＭＯＳトランジスタｐ１１，ｎ１１の動作点を当該駆動ＭＯＳトランジスタｐ１１，ｎ１１に電流が流れないところに設定できる。これにより、駆動ＭＯＳトランジスタｐ１１，ｎ１１がオフすべきタイミングでは確実にオフ状態になるために、相補性回路１１にリーク電流（貫通電流）が流れることはない。
【００５４】
このように、相補性回路１１にリーク電流が流れなくなることにより、本レベル変換回路１０の低消費電力化を実現できる。また、逆導電型の駆動ＭＯＳトランジスタｐ１１，ｎ１１からなる相補性回路１１を基本回路としていることにより、カレントミラー回路を基本回路とする従来例に係るレベル変換回路に比べて、トランジスタ特性（閾値Ｖｔｈやドレイン−ソース電流Ｉｄｓ等）のばらつきに強いレベル変換回路を実現できる。
【００５５】
また、逆導電型の駆動ＭＯＳトランジスタｐ１１，ｎ１１からなる相補性回路１１を基本回路とした場合に、これら駆動ＭＯＳトランジスタｐ１１，ｎ１１のトランジスタ特性、特に閾値Ｖｔｈのばらつきにより動作速度が遅くなるのが懸念されるが、駆動ＭＯＳトランジスタｐ１１，ｎ１１の各閾値Ｖｔｈｐ１１，Ｖｔｈｎ１１をダイオード接続のＭＯＳトランジスタｐ１３，ｎ１３の各閾値Ｖｔｈｐ１３，Ｖｔｈｎ１３でキャンセルできることで、当該閾値Ｖｔｈｐ１１，Ｖｔｈｎ１１のばらつきの動作速度への影響をなくすことができるために高速動作を実現できる。
【００５６】
因みに、駆動ＭＯＳトランジスタｐ１１，ｎ１１の各閾値Ｖｔｈｐ１１，Ｖｔｈｎ１１をキャンセルする構成を採らない場合は、動作速度を改善するためには駆動ＭＯＳトランジスタｐ１１，ｎ１１のＷ／Ｌ比を大きく設定する必要があり、回路規模の増大を招く要因となる。これに対して、本実施形態に係るレベル変換回路１０では、駆動ＭＯＳトランジスタｐ１１，ｎ１１の各閾値Ｖｔｈｐ１１，Ｖｔｈｎ１１をキャンセルする構成を採っているために、比較的小さなトランジスタサイズでも動作の信頼性が高く、高速な動作を実現できる。
【００５７】
（第１変形例）
図３は、第１実施形態の第１変形例に係るレベル変換回路の構成を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。
【００５８】
第１実施形態に係るレベル変換回路１０では、スイッチングＭＯＳトランジスタｐ１４，ｎ１４を電源電位Ｖｄｄ，ＶｓｓとＭＯＳトランジスタｐ１３，ｎ１３の各ソースとの間に接続した構成を採っている。これに対して、本例に係るレベル変換回路１０Ａでは、スイッチングＭＯＳトランジスタｐ１４，ｎ１４をスイッチングＭＯＳトランジスタｐ１２，ｎ１２の各ソースとスイッチングＭＯＳトランジスタｎ１５，ｐ１５の各ドレインとの間に接続した構成を採っている。
【００５９】
このように、スイッチングＭＯＳトランジスタｐ１４，ｎ１４をスイッチングＭＯＳトランジスタｐ１２，ｎ１２の各ソースとスイッチングＭＯＳトランジスタｎ１５，ｐ１５の各ドレインとの間に接続した場合であっても、第１実施形態に係るレベル変換回路１０の場合と同様の作用効果を得ることができる。
【００６０】
（第２変形例）
図４は、第１実施形態の第２変形例に係るレベル変換回路の構成を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。
【００６１】
本変形例に係るレベル変換回路１０Ｂは、図１の構成に加えて、カップリング容量Ｃ１１，Ｃ１２の各入力端間に接続されたＮｃｈＭＯＳトランジスタｎ１７と、カップリング容量Ｃ１２の入力端（ノードＥ）と電源電位Ｖｓｓとの間に接続されたＮｃｈＭＯＳトランジスタｎ１８とを有する構成となっている。ＭＯＳトランジスタｎ１７のゲートには第４の制御パルスｓｗ４が、ＭＯＳトランジスタｎ１８のゲートには当該制御パルスｓｗ４の逆相の制御パルスｘｓｗ４がそれぞれ印加される。
【００６２】
図５に、本変形例に係るレベル変換回路１０Ｂにおける第１〜第４の制御パルスｓｗ１〜ｓｗ４、単一のクロック信号ｃｋ、ノードＡ，Ｂ，Ｃ，Ｄ，Ｅの各電位および出力信号ｏｕｔの各波形およびタイミング関係を示す。
【００６３】
図５のタイミングチャートから明らかなように、カップリング容量Ｃ１１，Ｃ１２の各入力端間にＭＯＳトランジスタｎ１７を接続するとともに、カップリング容量Ｃ１２の入力端と電源電位Ｖｓｓとの間にＭＯＳトランジスタｎ１８を接続し、これらＭＯＳトランジスタｎ１７，ｎ１８を制御パルスｓｗ４およびその反転信号ｘｓｗ４によってオン／オフ制御することで、カップリング容量Ｃ１２に対して第２のクロック信号ｃｋ２とほぼ同じクロック信号を与えることができる。
【００６４】
このことから明らかなように、レベル変換された出力信号ｏｕｔを得るために、第１実施形態に係るレベル変換回路１０では２つのクロック信号ｃｋ１，ｃｋ２が必要になるのに対して、本変形例に係るレベル変換回路１０Ｂでは単一のクロック信号ｃｋで済むことになる。
【００６５】
（他の変形例）
さらに、次のような変形例に係る構成を採ることも可能である。先ず、図１に示す構成において、出力ノードＯと電源電位Ｖｓｓとの間に接続されたＮｃｈＭＯＳトランジスタｎ１６に代えて、出力ノードＯと電源電位Ｖｄｄとの間にＰｃｈＭＯＳトランジスタを接続したり、図３に示す構成において、出力ノードＯと電源電位Ｖｓｓとの間に接続されたＮｃｈＭＯＳトランジスタｎ１６に代えて、出力ノードＯと電源電位Ｖｄｄとの間にＰｃｈＭＯＳトランジスタを接続したりする構成を採ることができる。
【００６６】
また、図４に示す構成において、ＭＯＳトランジスタｐ１４，ｎ１４をＭＯＳトランジスタｐ１２，ｎ１２の各ソースとＭＯＳトランジスタｎ１５，ｐ１５の各ドレインとの間に接続したり、ＭＯＳトランジスタｎ１７をカップリング容量Ｃ１１，Ｃ１２の各入力端間に、ＭＯＳトランジスタｎ１８をカップリング容量Ｃ１１の入力端と電源電位Ｖｉｎｉとの間にそれぞれ接続したり、あるいは、ＭＯＳトランジスタｐ１４，ｎ１４をＭＯＳトランジスタｐ１２，ｎ１２の各ソースとＭＯＳトランジスタｎ１５，ｐ１５の各ドレインとの間に接続するとともに、ＭＯＳトランジスタｎ１７をカップリング容量Ｃ１１，Ｃ１２の各入力端間に、ＭＯＳトランジスタｎ１８をカップリング容量Ｃ１１の入力端と電源電位Ｖｉｎｉとの間にそれぞれ接続したりする構成を採ることができる。
【００６７】
これら各変形例のいずれの構成を採った場合にも、第１実施形態に係るレベル変換回路１０の場合と同様の作用効果を得ることができる。
【００６８】
［第２実施形態］
図６は、本発明の第２実施形態に係るレベル変換回路の構成を示す回路図である。本実施形態に係るレベル変換回路２０は、第１実施形態に係るレベル変換回路１０と同様に、各スイッチング素子がＴＦＴによってガラス基板等の絶縁基板上に形成され、第１の電源電位Ｖｓｓおよび第２の電源電位Ｖｄｄを動作電源電位として用い、レベル変換対象の入力信号である第１の振幅Ｖｓｓ−Ｖｉｎｉ、例えば０［Ｖ］−３［Ｖ］のクロック信号ｃｋを、当該第１の振幅Ｖｓｓ−Ｖｉｎｉよりも大きい第２の振幅Ｖｓｓ−Ｖｄｄ、例えば０［Ｖ］−８［Ｖ］のクロック信号にレベル変換する回路動作を行う。
【００６９】
図６において、駆動部を構成する相補性回路２１は、第１の電源電位Ｖｓｓと第２の電源電位Ｖｄｄとの間に直列接続された互いに逆導電型の第１，第２の駆動トランジスタ、即ちＮｃｈＭＯＳトランジスタｎ２１とＰｃｈＭＯＳトランジスタｐ２１とから構成されている。
【００７０】
ただし、本相補性回路２１では、駆動ＭＯＳトランジスタｎ２１と駆動ＭＯＳトランジスタｐ２１との間に、ＮｃｈＭＯＳトランジスタｎ２２とＰｃｈＭＯＳトランジスタｐ２２とが直列に接続されている。そして、ＭＯＳトランジスタｎ２２，ｐ２２のドレイン共通接続ノードが出力ノードＯとなり、出力端子２２に接続されている。ＭＯＳトランジスタｎ２２のゲートには第１の制御パルスｓｗ１が、ＭＯＳトランジスタｐ２２のゲートには第１の制御パルスｓｗ１と逆相の制御パルスｘｓｗ１がそれぞれ印加される。
【００７１】
駆動ＭＯＳトランジスタｎ２１のゲートとドレインとの間には、ＮｃｈＭＯＳトランジスタｎ２３が接続されている。このＭＯＳトランジスタｎ２３は、スイッチングトランジスタであり、ゲートに印加される第２の制御パルスｓｗ２に応じてスイッチング動作を行う。駆動ＭＯＳトランジスタｐ２１のゲートとドレインとの間には、ＰｃｈＭＯＳトランジスタｐ２３が接続されている。このＭＯＳトランジスタｐ２３は、スイッチングトランジスタであり、ゲートに印加される第２の制御パルスｓｗ２と逆相の制御パルスｘｓｗ２に応じてスイッチング動作を行う。
【００７２】
駆動ＭＯＳトランジスタｎ２１のゲート（ノードＢ）と電源電位Ｖｄｄとの間には、ＰｃｈＭＯＳトランジスタｐ２４が接続されている。このＭＯＳトランジスタｐ２４は、スイッチングトランジスタであり、ゲートに印加される第３の制御パルスｓｗ３に応じてスイッチング動作を行う。駆動ＭＯＳトランジスタｐ２１のゲート（ノードＡ）と電源電位Ｖｓｓとの間には、ＮｃｈＭＯＳトランジスタｎ２４が接続されている。このＭＯＳトランジスタｎ２４は、スイッチングトランジスタであり、ゲートに印加される第３の制御パルスｓｗ３と逆相の制御パルスｘｓｗ３に応じてスイッチング動作を行う。
【００７３】
ノードＡ，Ｂには、カップリング容量Ｃ２１，Ｃ２２の各一端が接続されている。カップリング容量Ｃ２１の他端は、レベルシフト回路２３を介してクロック入力端子２４に接続されている。カップリング容量Ｃ２２の他端は、直接クロック入力端子２４に接続されている。
【００７４】
レベルシフト回路２３は、クロック信号ｃｋのＨｉｇｈ電位（本例では、３［Ｖ］）である第３の電源電位Ｖｉｎｉとクロック入力端子２４との間に直列に接続されたＮｃｈＭＯＳトランジスタｎ２５，ｎ２６によって構成されている。そして、ＭＯＳトランジスタｎ２５，ｎ２６の共通接続ノードであるノードＣにカップリング容量Ｃ２１の他端が接続されている。ＭＯＳトランジスタｎ２５，ｎ２６の各ゲートには、第４，第５の制御パルスｓｗ４，ｓｗ５がそれぞれ印加される。出力ノードＯと電源電位Ｖｄｄとの間には、ＰｃｈＭＯＳトランジスタｐ２７が接続されている。このＭＯＳトランジスタｐ２７は、スイッチングトランジスタであり、ゲートに印加される制御パルスｓｗ１に応じてスイッチング動作を行う。
【００７５】
第１〜第５の制御パルスｓｗ１〜ｓｗ５は、レベル変換回路２０と同じ絶縁基板上に形成され、ＴＦＴ回路を用いて構成される制御パルス生成回路３０で生成される。この制御パルス生成回路３０の具体的な回路構成については後述する。第１〜第３の反転制御パルスｘｓｗ１〜ｘｓｗ３は、例えば、第１〜第３の制御パルスｓｗ１〜ｓｗ３をインバータ２６〜２８で反転することによって生成される。
【００７６】
（回路動作）
次に、上記構成の第２実施形態に係るレベル変換回路２０の回路動作について、図７のタイミングチャートを用いて説明する。以下の説明では、第１の電源電位ＶｓｓをＬｏｗ電位、第２の電源電位ＶｄｄをＨｉｇｈ電位と記すものとする。
【００７７】
図７のタイミングチャートは、第１の制御パルスｓｗ１、第２の制御パルスｓｗ２、第３の制御パルスｓｗ３、第４の制御パルスｓｗ４、第５の制御パルスｓｗ５、クロック信号ｃｋ、ノードＡ，Ｂ，Ｃの各電位および出力信号ｏｕｔの各波形およびタイミング関係を示している。
【００７８】
図７から明らかなように、第１の制御パルスｓｗ１は時刻ｔ２１〜ｔ２９の期間で非アクティブ（Ｌｏｗ電位）となり、第２の制御パルスｓｗ２は時刻ｔ２５〜ｔ２６の期間でアクティブ（Ｈｉｇｈ電位）となり、第３の制御パルスｓｗ３は時刻ｔ２３〜ｔ２４の期間でアクティブ（Ｌｏｗ電位）となり、第４の制御パルスｓｗ４は時刻ｔ２２〜ｔ２７の期間でアクティブ（Ｈｉｇｈ電位）となり、第５の制御パルスｓｗ５は時刻ｔ２１以前および時刻ｔ２８以降でアクティブ（Ｈｉｇｈ電位）となる。
【００７９】
当然のことながら、制御パルスｘｓｗ１，ｘｓｗ２はＬｏｗ電位がアクティブ、Ｈｉｇｈ電位が非アクティブとなり、制御パルスｘｓｗ３はＨｉｇｈ電位がアクティブ、Ｌｏｗ電位が非アクティブとなる。クロック信号ｃｋは時刻ｔ３０まではクロック入力端子２４は入力されない。したがって、当該クロック入力端子２４の電位は時刻ｔ３０まではＬｏｗ電位にある。
【００８０】
先ず、時刻ｔ２１で制御パルスｓｗ１（ｘｓｗ１）が非アクティブになると、スイッチングＭＯＳトランジスタｎ２１，ｐ２１が共にオフ状態となる。これにより、駆動ＭＯＳトランジスタｐ２１，ｎ２１と出力ノードＯとの間が、スイッチングＭＯＳトランジスタｎ２１，ｐ２１によって遮断された状態となる。このとき、スイッチングＭＯＳトランジスタｐ２７がオン状態になるために、出力ノードＯの電位、即ち出力信号ｏｕｔは電源電位Ｖｄｄに固定された状態となる。
【００８１】
この状態において、時刻ｔ２２で制御パルスｓｗ４がアクティブになると、ＭＯＳこのとき、制御パルスｓｗ５も非アクティブになるため、クロック入力端子２４とノードＣとの間も遮断された状態となる。トランジスタｎ２４がオン状態となる。これにより、ノードＣの電位が電源電位Ｖｉｎｉとなる。
【００８２】
次に、時刻ｔ２３で制御パルスｓｗ３（ｘｓｗ３）がアクティブになると、スイッチングＭＯＳトランジスタｐ２４，ｎ２４が共にオン状態になる。これにより、電源電位ＶｄｄがスイッチングＭＯＳトランジスタｐ２４を介してノードＢに、電源電位ＶｓｓがスイッチングＭＯＳトランジスタｎ２４を介してノードＡにそれぞれ初期値として与えられる。すなわち、スイッチングＭＯＳトランジスタｎ２４，ｐ２４は、ノードＡ，Ｂの初期値を決める作用をなす。
【００８３】
ノードＡ，Ｂに電源電位Ｖｓｓ，Ｖｄｄが初期値として与えられることで、駆動ＭＯＳトランジスタｐ２１，ｎ２１が共にオン状態になる。このとき、スイッチングＭＯＳトランジスタｐ２２，ｎ２２がオフ状態にあるために、電源電位Ｖｄｄから駆動ＭＯＳトランジスタｐ２１を介して出力ノードＯに電流が流れ出ることも、出力ノードＯから駆動ＭＯＳトランジスタｎ２２を介して電源電位Ｖｓｓに電流が流れ込むこともない。
【００８４】
その後、時刻ｔ２５で制御パルスｓｗ２（ｘｓｗ２）がアクティブになると、スイッチングＭＯＳトランジスタｎ２３，ｐ２３が共にオン状態になる。スイッチングＭＯＳトランジスタｐ２３がオンすると、電源電位ＶｄｄからＭＯＳトランジスタｐ２１，ｐ２３を経由してノードＡに至る充電路が形成され、ノードＡの電位が駆動ＭＯＳトランジスタｐ２１がオフする電位に上昇するまで充電が行われる。その結果、駆動ＭＯＳトランジスタｐ２１の閾値をＶｔｈｐ２１とすると、ノードＡの電位はＶｄｄ−｜Ｖｔｈｐ２１｜になる。
【００８５】
また、スイッチングＭＯＳトランジスタｎ２３がオンすると、ノードＢからＭＯＳトランジスタｎ２１，ｎ２３を経由して電源電位Ｖｓｓに至る放電路が形成され、ノードＢの電位が駆動ＭＯＳトランジスタｎ２１がオフする電位に下降するまで放電が行われる。その結果、駆動ＭＯＳトランジスタｎ２１の閾値をＶｔｈｎ２１とすると、ノードＢの電位はＶｓｓ＋｜Ｖｔｈｎ２１｜になる。
【００８６】
上述した制御パルスｓｗ２（ｘｓｗ２）がアクティブとなる時刻ｔ２５〜時刻ｔ２６の動作、即ち駆動ＭＯＳトランジスタｐ２１のゲート電位（ノードＡの電位）を、電源電位Ｖｄｄよりも当該ＭＯＳトランジスタｐ２１の閾値Ｖｔｈｐ２１だけ低い電位にするとともに、駆動ＭＯＳトランジスタｎ２１のゲート電位（ノードＢの電位）を、電源電位Ｖｓｓよりも当該ＭＯＳトランジスタｎ２１の閾値Ｖｔｈｎ２１だけ高い電位にする動作は、駆動ＭＯＳトランジスタｐ２１，ｎ２１の各閾値Ｖｔｈｐ２１，Ｖｔｈｎ２１のばらつきが回路動作に及ぼす影響をキャンセルする閾値キャンセル動作となる。すなわち、時刻ｔ２５〜時刻ｔ２６の期間は、閾値キャンセル動作期間となる。
【００８７】
この閾値キャンセル動作期間が終了した後、時刻ｔ２７で制御パルスｓｗ４が非アクティブになることでスイッチングＭＯＳトランジスタｎ２５がオフ状態になり、次いで時刻ｔ２８で制御パルスｓｗ５がアクティブになることでスイッチングＭＯＳトランジスタｎ２６がオン状態になる。このとき、クロック入力端子２４の電位はＬｏｗ電位（電源電位Ｖｓｓ）にある。これにより、ノードＣの電位は電源電位Ｖｉｎｉから電源電位Ｖｓｓにレベルシフトされ、これに連動してノードＡの電位もＶｄｄ−｜Ｖｔｈｐ２１｜からＶｄｄ−｜Ｖｔｈｐ２１｜−Ｖｉｎｉにレベルシフトされる。
【００８８】
このレベルシフト動作期間が終了した後、時刻ｔ２９で制御パルスｓｗ１（ｘｓｗ１）がアクティブになると、スイッチングＭＯＳトランジスタｎ２２，ｐ２２が共にオン状態になるために、駆動ＭＯＳトランジスタｐ２１，ｎ２１と出力ノードＯとの間が接続される。そして、時刻ｔ３０で振幅Ｖｓｓ−Ｖｉｎｉのクロック信号ｃｋが入力されると、当該クロック信号ｃｋがカップリング容量Ｃ２１，Ｃ２２によってノードＡ，Ｂにカップリングされ、駆動ＭＯＳトランジスタｐ２１，ｎ２１によって反転され、振幅Ｖｓｓ−Ｖｄｄのクロック信号にレベル変換されて、スイッチングＭＯＳトランジスタｐ２２，ｎ２２および出力ノードＯを通して出力端子２２から出力信号ｏｕｔとして出力される。
【００８９】
上述したように、本実施形態に係るレベル変換回路２０では、スイッチングＭＯＳトランジスタｐ２３，ｎ２３の作用によって駆動ＭＯＳトランジスタｐ２１，ｎ２１の各閾値Ｖｔｈｐ２１，Ｖｔｈｎ２１をキャンセルすることで、これら駆動ＭＯＳトランジスタｐ２１，ｎ２１の動作点を当該駆動ＭＯＳトランジスタｐ２１，ｎ２１に電流が流れないところに設定できる。これにより、駆動ＭＯＳトランジスタｐ２１，ｎ２１がオフすべきタイミングでは確実にオフ状態になるために、相補性回路２１にリーク電流（貫通電流）が流れることはない。
【００９０】
このように、相補性回路２１にリーク電流が流れなくなることにより、本レベル変換回路２０の低消費電力化を実現できる。また、逆導電型の駆動ＭＯＳトランジスタｐ２１，ｎ２１を含む相補性回路２１を基本回路としていることにより、カレントミラー回路を基本回路とする従来例に係るレベル変換回路に比べて、トランジスタ特性（閾値Ｖｔｈやドレイン−ソース電流Ｉｄｓ等）のばらつきに強いレベル変換回路を実現できる。
【００９１】
また、第１実施形態に係るレベル変換回路１０の場合と同様に、駆動ＭＯＳトランジスタｐ２１，ｎ２１の各閾値Ｖｔｈｐ２１，Ｖｔｈｎ２１をキャンセルできることで、当該閾値Ｖｔｈｐ２１，Ｖｔｈｎ２１のばらつきの動作速度への影響をなくすことができるために高速動作を実現でき、しかも駆動ＭＯＳトランジスタｐ２１，ｎ２１のＷ／Ｌ比を大きく設定する必要がないために、比較的小さなトランジスタサイズでも動作の信頼性を高めることができる。
【００９２】
（変形例）
図８は、第２実施形態の変形例に係るレベル変換回路の構成を示す回路図であり、図中、図６と同等部分には同一符号を付して示している。
【００９３】
第２実施形態に係るレベル変換回路２０では、ＮｃｈＭＯＳトランジスタｎ２６，ｎ２７からなるレベルシフト回路２３をクロック入力端子２４と電源電位Ｖｉｎｉとの間に接続するとともに、出力ノードＯの電位を固定するためのスイッチングトランジスタとしてＰｃｈＭＯＳトランジスタｐ２７を用い、当該ＭＯＳトランジスタｐ２７を電源電位Ｖｄｄとの出力ノードＯとの間に接続して閾値キャンセル時に出力ノードＯをＨｉｇｈ電位に固定する構成を採っている。
【００９４】
これに対して、本変形例に係るレベル変換回路２０Ａでは、ＮｃｈＭＯＳトランジスタｎ２６，ｎ２７からなるレベルシフト回路２３をクロック入力端子２４と電源電位Ｖｓｓとの間に接続するとともに、出力ノードＯの電位を固定するためのスイッチングトランジスタとしてＮｃｈＭＯＳトランジスタｎ２７を用い、当該ＭＯＳトランジスタｎ２７を電源電位Ｖｓｓとの出力ノードＯとの間に接続して閾値キャンセル時に出力ノードＯをＬｏｗ電位に固定する構成を採っている。
【００９５】
図９に、本変形例に係るレベル変換回路２０Ａにおける第１〜第５の制御パルスｓｗ１〜ｓｗ５、単一のクロック信号ｃｋ、ノードＡ，Ｂ，Ｃの各電位および出力信号ｏｕｔの各波形およびタイミング関係を示す。
【００９６】
本変形例に係るレベル変換回路２０Ａにおいても、閾値キャンセル時に出力ノードＯをＬｏｗ電位に固定する点で違いがあるものの、図９のタイミングチャートから明らかなように、基本的な回路動作は第２実施形態に係るレベル変換回路２０と同じである。したがって、得られる作用効果も第２実施形態に係るレベル変換回路２０の場合と同じである。
【００９７】
ここで、第１〜第５の制御パルスｓｗ１〜ｓｗ５について、図８のレベル変換回路２０Ａに対応した図９のタイミングチャートを例に挙げて説明する。ただし、図６のレベル変換回路２０に対応した図８のタイミングチャートの場合にも同様のことが言える。
【００９８】
先ず、５個の制御パルスｓｗ１〜ｓｗ５は、レベル変換回路２０，２０Ａを制御するための信号であることから、その振幅はＶｓｓ−Ｖｄｄである必要がある。したがって、これらの制御パルスｓｗ１〜ｓｗ５についても、クロック信号ｃｋの場合と同様に、Ｖｓｓ−Ｖｉｎｉ振幅のパルスからＶｓｓ−Ｖｄｄ振幅のパルスへのレベル変換が行われることになる。
【００９９】
しかし、５個の制御パルスｓｗ１〜ｓｗ５の各々に対してレベル変換を行ったのでは、制御パルスのレベル変換部での消費電力も問題になってくる。レベル変換を行う制御パルスの数を減らすことができれば、その減らした分だけ制御パルスのレベル変換部での消費電力を低減できることになる。
【０１００】
具体的には、図１０のタイミングチャートに示すように、制御パルスｓｗ１と制御パルスｓｗ４と制御パルスｓｗ５の遷移タイミング（Ｈｉｇｈ電位からＬｏｗ電位への遷移タイミングまたはその逆の遷移タイミング）を同じタイミングに設定することで、これら制御パルスｓｗ１，ｓｗ４，ｓｗ５を共通にすることができる。制御パルスｓｗ４は、制御パルスｓｗ１，ｓｗ５と逆相であるが、インバータを用いることで簡単に逆相にすることができる。
【０１０１】
制御パルスｓｗ１，ｓｗ４，ｓｗ５の各遷移タイミングを同じタイミングに設定したとしても、図１０のタイミングチャートから明らかなように、先述した閾値キャンセル動作およびレベルシフト動作を確実に行うことができる。このようにして、制御パルスｓｗ１，ｓｗ４，ｓｗ５を共通にすることことで、制御パルスを２個削減して、５個の制御パルスｓｗ１〜ｓｗ５を３個の制御パルスｓｗ１〜ｓｗ３に減らすことができる。
【０１０２】
（制御パルス生成回路）
さらに、以下に説明する制御パルス生成回路３０を用いて、図１１のタイミングチャートに示すように、制御パルスｓｗ２，ｓｗ３のＬｏｗ電位からＨｉｇｈ電位への遷移タイミングを同じタイミングに設定することで、入力される制御パルスを２種類に減らすことができる。この場合にも、先述した閾値キャンセル動作およびレベルシフト動作を行うことができる。
【０１０３】
以下に、制御パルス生成回路３０の具体的な回路例について説明する。なお、制御パルス生成回路３０は、レベル変換回路２０と同じ絶縁基板上に形成され、ＴＦＴ回路を用いて構成されることになる。
【０１０４】
（第１回路例）
図１２は、第１回路例に係る制御パルス生成回路３０Ａの構成を示す回路図である。図１２に示すように、本回路例に係る制御パルス生成回路３０Ａは、入力回路３１、ラッチ回路３２および２入力ＡＮＤ回路３３を有し、２種類の制御パルスｃｎｔｒｌ１，ｃｎｔｒｌ２に基づいて制御パルスｓｗ１〜ｓｗ５、具体的には制御パルスｘｓｗ１，ｓｗ２，ｓｗ３，ｓｗ４，ｘｓｗ５を生成する構成となっている。
【０１０５】
入力回路３１は、電源電位Ｖｄｄと電源電位Ｖｓｓとの間に直列接続されたＰｃｈＭＯＳトランジスタｐ３１およびＮｃｈＭＯＳトランジスタｎ３１によって構成されている。これらＭＯＳトランジスタｐ３１，ｎ３１の各ゲートには、２種類の制御パルスｃｎｔｒｌ１，ｃｎｔｒｌ２がそれぞれ入力される。一方の制御パルスｃｎｔｒｌ１は、そのまま第３の制御パルスｓｗ３としてレベル変換回路２０，２０Ａに供給される。
【０１０６】
ラッチ回路３２は、互いに逆向きに入出力端が接続されたインバータ３２１，３２２によって構成され、その入出力端であるノードＰがＭＯＳトランジスタｐ３１，ｎ３１のドレイン共通接続ノードに接続されている。このラッチ回路３２のラッチ信号Ｐは、第４の制御パルスｓｗ４としてレベル変換回路２０，２０Ａに供給される。第４の制御パルスｓｗ４は、第１，第５の反転制御パルスｘｓｗ１，ｘｓｗ５でもある。
【０１０７】
ＡＮＤ回路３３は、制御パルスｃｎｔｒｌ１を一方の入力とし、ラッチ回路３２のラッチ信号Ｐを他方の入力とし、その論理積をとる。ＡＮＤ回路３３の出力信号は、第２の制御パルスｓｗ２としてレベル変換回路２０，２０Ａに供給される。
【０１０８】
次に、上記構成の第１回路例に係る制御パルス生成回路３０Ａの回路動作について、図１３のタイミングチャートを用いて説明する。
【０１０９】
図１３のタイミングチャートに示すように、制御パルスｃｎｔｒｌ１はある一定期間、具体的には時刻ｔ３１〜ｔ３２の期間でアクティブ（Ｌｏｗ電位）になるパルス信号であり、制御パルスｃｎｔｒｌ１は制御パルスｃｎｔｒｌ１がアクティブになるタイミングから所定の期間、具体的にはｔ３２〜ｔ３３の期間が経過した後にアクティブ（Ｈｉｇｈ電位）になるパルス信号である。
【０１１０】
先ず、時刻ｔ３１で制御パルスｃｎｔｒｌ１がアクティブになると、これに応答してＭＯＳトランジスタｐ３１がオン状態になる。このとき、ＭＯＳトランジスタｎ３１はオフ状態にある。ＭＯＳトランジスタｐ３１がオンすることで、当該ＭＯＳトランジスタｐ３１がオンを介して電源電位Ｖｄｄがラッチ回路３２に与えられるために、ラッチ回路３２は電源電位Ｖｄｄをラッチする。
【０１１１】
次に、時刻ｔ３２で制御パルスｃｎｔｒｌ１が非アクティブになると、これに応答してＭＯＳトランジスタｐ３１がオフ状態になる。このとき、ＡＮＤ回路３３はＨｉｇｈ電位の制御パルスｃｎｔｒｌ１とラッチ回路３２のＨｉｇｈ電位のラッチ信号との論理積をとる。そして、時刻ｔ３３で制御パルスｃｎｔｒｌ２がアクティブになると、これに応答してＭＯＳトランジスタｎ３１がオン状態になり、当該ＭＯＳトランジスタｎ３１を介して電源電位Ｖｓｓがラッチ回路３２に与えられる。
【０１１２】
ここで、制御パルスｃｎｔｒｌ１はそのまま第３の制御パルスｓｗ３として、ラッチ回路３２のラッチ信号Ｐは第４の制御パルスｓｗ４および第１，第５の反転制御パルスｘｓｗ１，ｘｓｗ５として、ＡＮＤ回路３３の出力信号は第２の制御パルスｓｗ２としてそれぞれレベル変換回路２０，２０Ａに供給される。
【０１１３】
上述した回路動作から明らかなように、第１回路例に係る制御パルス生成回路３０Ａによれば、２種類の制御パルスｃｎｔｒｌ１，ｃｎｔｒｌ２に基づいて、第１の反転制御パルスｘｓｗ１、第２の制御パルスｓｗ２、第３の制御パルスｓｗ３、第４の制御パルスｓｗ４および第５の反転制御パルスｘｓｗ５を生成することができる。
【０１１４】
（第２回路例）
図１４は、第２回路例に係る制御パルス生成回路３０Ｂの構成を示す回路図であり、図中、図１２と同等部分には同一符号を付して示している。図１４に示すように、本回路例に係る制御パルス生成回路３０Ｂは、第１回路例に係る制御パルス生成回路３０Ａの構成要素に加えて、２入力ＯＲ回路３４を有する構成となっている。
【０１１５】
ＯＲ回路３４は、制御パルスｃｎｔｒｌ２を一方の入力とし、ラッチ回路３２のラッチ信号Ｐを他方の入力とし、その論理和をとる。ＯＲ回路３４の出力信号は、第４の制御パルスｓｗ４および第１，第５の反転制御パルスｘｓｗ１，ｘｓｗ５としてレベル変換回路２０，２０Ａに供給される。
【０１１６】
次に、上記構成の第２回路例に係る制御パルス生成回路３０Ｂの回路動作について、図１５のタイミングチャートを用いて説明する。
【０１１７】
図１５のタイミングチャートに示すように、制御パルスｃｎｔｒｌ１はある一定期間、具体的には時刻ｔ４１〜ｔ４２の期間でアクティブ（Ｌｏｗ電位）になるパルス信号であり、制御パルスｃｎｔｒｌ１は制御パルスｃｎｔｒｌ１がアクティブになるタイミングから所定の期間、具体的にはｔ４２〜ｔ４３の期間が経過した後に、一定期間ｔ４３〜ｔ４４でアクティブ（Ｈｉｇｈ電位）になるパルス信号である。
【０１１８】
先ず、時刻ｔ４１で制御パルスｃｎｔｒｌ１がアクティブになると、これに応答してＭＯＳトランジスタｐ３１がオン状態になる。このとき、ＭＯＳトランジスタｎ３１はオフ状態にある。ＭＯＳトランジスタｐ３１がオンすることで、当該ＭＯＳトランジスタｐ３１がオンを介して電源電位Ｖｄｄがラッチ回路３２およびＯＲ回路３４の一方の入力として与えられるために、ラッチ回路３２は電源電位Ｖｄｄをラッチし、ＯＲ回路３４はＨｉｇｈ電位（電源電位Ｖｄｄ）を出力する。
【０１１９】
次に、時刻ｔ４２で制御パルスｃｎｔｒｌ１が非アクティブになると、これに応答してＭＯＳトランジスタｐ３１がオフ状態になる。このとき、ＡＮＤ回路３３はＨｉｇｈ電位の制御パルスｃｎｔｒｌ１とラッチ回路３２のＨｉｇｈ電位のラッチ信号との論理積をとる。次に、時刻ｔ４３で制御パルスｃｎｔｒｌ２がアクティブになると、これに応答してＭＯＳトランジスタｎ３１がオン状態になり、当該ＭＯＳトランジスタｎ３１を介して電源電位Ｖｓｓがラッチ回路３２およびＯＲ回路３４の一方の入力としてに与えられる。
【０１２０】
ＯＲ回路３４にその一方の入力として電源電位Ｖｓｓが与えられたとしても、その他方の入力としてＨｉｇｈ電位の制御パルスｃｎｔｒｌ２が与えられているために、ＯＲ回路３４の出力信号はＨｉｇｈ電位を維持する。そして、制御パルスｃｎｔｒｌ２が非アクティブになる時刻ｔ４４で、ＯＲ回路３４の出力信号はＨｉｇｈ電位からＬｏｗ電位に遷移する。
【０１２１】
ここで、制御パルスｃｎｔｒｌ１はそのまま第３の制御パルスｓｗ３として、ＡＮＤ回路３３の出力信号は第２の制御パルスｓｗ２として、ＯＲ回路３４の出力信号は第４の制御パルスｓｗ４および第１，第５の反転制御パルスｘｓｗ１，ｘｓｗ５としてそれぞれレベル変換回路２０，２０Ａに供給される。
【０１２２】
第１回路例に係る制御パルス生成回路３０Ａでは、制御パルスｓｗ２と制御パルスｓｗ４，ｘｓｗ１，ｘｓｗ５のＨｉｇｈ電位からＬｏｗ電位への遷移タイミングが同じタイミングになっているのに対して、第２回路例に係る制御パルス生成回路３０Ｂでは、制御パルスｓｗ２のＨｉｇｈ電位からＬｏｗ電位への遷移タイミングから一定時間遅れて制御パルスｓｗ４，ｘｓｗ１，ｘｓｗ５がＨｉｇｈ電位からＬｏｗ電位へ遷移するようにした点を特徴としている。
【０１２３】
ところで、実際のＴＦＴ回路上では、ＴＦＴ特性はある程度のばらつきを持っており、また、配線抵抗や配線の寄生容量も存在するために、これらが要因となって信号に遅延が生じる。そして、引き起こされる遅延により、制御パルス同士がオーバーラップする場合を考慮する必要がある。
【０１２４】
ここで、図１１のタイミングチャートで考察すると、第２の制御パルスｓｗ２（ｘｓｗ２）がアクティブ状態にあるときに、第１の制御パルスｓｗ１（ｘｓｗ１）がアクティブ状態になり、双方のアクティブ状態の期間がオーバーラップすると、図８において、スイッチングＭＯＳトランジスタｎ２３（ｐ２３）がオン状態にあるときに、スイッチングＭＯＳトランジスタｎ２２（ｐ２２）がオンすることになるために、閾値キャンセルした駆動ＭＯＳトランジスタｎ２１（ｐ２１）のゲート電位に悪影響を与えることになる。
【０１２５】
これに対して、第２回路例に係る制御パルス生成回路３０Ｂによれば、第２の制御パルスｓｗ２（ｘｓｗ２）が非アクティブ状態になったタイミングｔ４３、一定期間ｔ４３〜ｔ４４が経過した後に第１の制御パルスｓｗ１（ｘｓｗ１）がアクティブ状態になるために、ＴＦＴ特性のばらつきや、配線抵抗や配線の寄生容量の存在によって制御パルスに遅延が生じたりしたとしても、スイッチングＭＯＳトランジスタｎ２３（ｐ２３）による閾値キャンセル動作を確実に行えることになる。
【０１２６】
（第３回路例）
図１６は、第３回路例に係る制御パルス生成回路３０Ｃの構成を示す回路図であり、図中、図１４と同等部分には同一符号を付して示している。図１６に示すように、本回路例に係る制御パルス生成回路３０Ｃは、第２回路例に係る制御パルス生成回路３０Ｂにおける２入力ＯＲ回路３４に代えて、３入力ＯＲ回路３５を用いるとともに、所定の遅延時間を持つ遅延回路３６を有する構成となっている。
【０１２７】
ＯＲ回路３５は、ラッチ回路３２のラッチ信号Ｐを第１の入力とし、遅延回路３６で遅延されたラッチ信号Ｐ′を第２の入力とし、制御パルスｃｎｔｒｌ２を第３の入力とし、それらの論理和をとる。遅延回路３６は、例えば２段縦続接続されたインバータ３６１，３６２によって構成されている。ＯＲ回路３５の出力信号は、第４の制御パルスｓｗ４および第１，第５の反転制御パルスｘｓｗ１，ｘｓｗ５としてレベル変換回路２０，２０Ａに供給される。
【０１２８】
上記構成の第３回路例に係る制御パルス生成回路３０Ｃの回路動作は、基本的に、第２回路例に係る制御パルス生成回路３０Ｂの回路動作と同じである。図１７にそのタイミングチャートを示す。
【０１２９】
ただし、第２回路例に係る制御パルス生成回路３０Ｂの場合は、ラッチ回路３２のラッチ信号Ｐと制御パルスｃｎｔｒｌ２との論理和をとっているために、ＴＦＴ特性のばらつきや、配線抵抗や配線の寄生容量の存在によって制御パルスｃｎｔｒｌ２に遅延が生じると、第４の制御パルスｓｗ４および第１，第５の反転制御パルスｘｓｗ１，ｘｓｗ５が不連続になる場合がある。
【０１３０】
これに対して、第３回路例に係る制御パルス生成回路３０Ｃでは、ラッチ回路３２のラッチ信号Ｐと当該ラッチ信号Ｐを遅延回路３６で遅延時間Ｔ１だけ遅延して得られる遅延ラッチ信号Ｐ′と制御パルスｃｎｔｒｌ２との論理和をとっているために、ＴＦＴ特性のばらつきや、配線抵抗や配線の寄生容量の存在によって制御パルスｃｎｔｒｌ２に遅延が生じたとしても、第４の制御パルスｓｗ４および第１，第５の反転制御パルスｘｓｗ１，ｘｓｗ５の連続性を確実に確保することができる。
【０１３１】
（第４回路例）
図１８は、第４回路例に係る制御パルス生成回路３０Ｄの構成を示す回路図であり、図中、図１６と同等部分には同一符号を付して示している。図１８に示すように、本回路例に係る制御パルス生成回路３０Ｄは、第２回路例に係る制御パルス生成回路３０Ｃの構成要素に加えて、遅延回路３７，３８を有する構成となっている。
【０１３２】
遅延回路３７は、例えば２段縦続接続されたインバータ３７１，３７２によって構成され、制御パルスｃｎｔｒｌ１を所定の時間だけ遅延して第３の制御パルスｓｗ３としてレベル変換回路２０，２０Ａに供給する。遅延回路３８は、例えば２段縦続接続されたインバータ３８１，３８２によって構成され、ＡＮＤ回路３３の出力信号Ｑを所定の時間だけ遅延して第２の制御パルスｓｗ２としてレベル変換回路２０，２０Ａに供給する。
【０１３３】
上記構成の第４回路例に係る制御パルス生成回路３０Ｄの回路動作は、基本的に、第３回路例に係る制御パルス生成回路３０Ｃの回路動作と同じである。図１９にそのタイミングチャートを示す。
【０１３４】
図１９のタイミングチャートから明らかなように、制御パルスｃｎｔｒｌ１が遅延回路３７で遅延されて第３の制御パルスｓｗ３になることで、第４の制御パルスｓｗ４および第１，第５の反転制御パルスｘｓｗ１，ｘｓｗ５がＬｏｗ電位からＨｉｇｈ電位へ遷移するタイミングｔ４１から、遅延回路３７の遅延時間Ｔ２だけ経過した時点で第３の制御パルスｓｗ３がＨｉｇｈ電位からＬｏｗ電位に遷移する。これにより、第１の制御パルスｓｗ１（ｘｓｗ１）が確実に非アクティブ状態になった後に、第３の制御パルスｓｗ３がアクティブになる。
【０１３５】
ここで、第１の制御パルスｓｗ１（ｘｓｗ１）がアクティブ状態にあるときに、第３の制御パルスｓｗ３（ｘｓｗ３）がアクティブになる、即ち双方のアクティブ期間がオーバーラップすると、図８において、駆動ＭＯＳトランジスタｎ２１（ｐ２１）がオン状態にあるときに、スイッチングＭＯＳトランジスタｎ２４（ｐ２４）がオン状態になるために、駆動ＭＯＳトランジスタｎ２１（ｐ２１）に貫通電流が流れて、消費電力の増大の要因となってしまう。
【０１３６】
これに対して、第４回路例に係る制御パルス生成回路３０Ｄによれば、第１の制御パルスｓｗ１（ｘｓｗ１）が確実に非アクティブ状態になった後に、第３の制御パルスｓｗ３（ｘｓｗ３）がアクティブになることにより、駆動ＭＯＳトランジスタｎ２１（ｐ２１）に貫通電流が流れることがないために、当該貫通電流に起因する消費電力の増大を抑えることができることになる。
【０１３７】
また、第２の制御パルスｓｗ２（ｘｓｗ２）と第３の制御パルスｓｗ３（ｘｓｗ３）の関係においても、双方のアクティブ状態の期間がオーバーラップすると、駆動ＭＯＳトランジスタｎ２１（ｐ２１）に貫通電流が流れることになるが、ＡＮＤ回路３３の出力信号Ｑを遅延回路３８で遅延時間Ｔ３だけ遅延して第２の制御パルスｓｗ２とすることで、第２の制御パルスｓｗ２（ｘｓｗ２）と第３の制御パルスｓｗ３（ｘｓｗ３）のアクティブ状態をオーバーラップさせないようにすることができるために、貫通電流に起因する消費電力の増大を抑えることができることになる。
【０１３８】
以上説明した各回路例に係る制御パルス生成回路３０Ａ〜３０Ｄを用いてレベル変換回路２０，２０Ａの制御パルスを生成することで、制御パルス間でアクティブ状態がオーバーラップするのを確実に防ぐことができるために、レベル変換回路２０，２０Ａの回路動作の信頼性を向上できる利点がある。
【０１３９】
なお、上記各実施形態では、レベル変換の対象となる入力信号がクロック信号ｃｋ（ｃｋ１，ｃｋ２）の場合を例に挙げて説明したが、クロック信号ｃｋに限らず、単発のパルス信号などをレベル変換対象とした場合にも、同様の作用効果を得ることができる。
【０１４０】
［適用例］
続いて、上述した第１実施形態に係るレベル変換回路１０およびその変形例に係るレベル変換回路１０Ａ，１０Ｂや、第２実施形態に係るレベル変換回路２０およびその変形例に係るレベル変換回路２０Ａの適用例について説明する。
【０１４１】
図２０は、本発明の適用例に係る表示装置の構成の概略を示すシステム構成図である。ここでは、一例として、画素の電気光学素子として有機ＥＬ(electro luminescence) 素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明する。ただし、本発明は有機ＥＬ表示装置への適用に限られるものではなく、電気光学素子として液晶セルを用いた液晶表示装置など、パネル型の表示装置全般に適用可能である。
【０１４２】
図２０において、ＥＬ素子を含む画素回路（画素）５１は、透明絶縁基板、例えばガラス基板５２上に行列状に２次元配置されることにより画素アレイ部５３を構成している。この画素アレイ部５３において、行列状の画素配列に対して、行ごとに駆動線群５４が、列ごとにデータ線５５がそれぞれ配線されている。ここで、駆動線群５４としては、例えば、走査線５４−１、駆動線５４−２および第１，第２オートゼロ線５４−３，５４−４の４本が配線されている。
【０１４３】
画素アレイ部５３と同じガラス基板５２には、走査線５４−１を駆動する書き込み走査回路５６と、駆動線５４−２を駆動する駆動走査回路５７と、第１，第２オートゼロ線５４−３，５４−４をそれぞれ駆動する第１，第２オートゼロ回路５８，５９とが、画素アレイ部５３の各画素回路５１を行単位で選択走査するための駆動を行う垂直駆動回路として搭載されている。
【０１４４】
ここでは、書き込み走査回路５６および駆動走査回路５７が画素アレイ部５３を挟んで一方側（例えば、図の右側）に配置され、その反対側に第１，第２オートゼロ回路５８，５９が配置された構成となっているが、これらの配置関係は一例に過ぎず、これに限定されるものではない。
【０１４５】
書き込み走査回路５６、駆動走査回路５７および第１，第２オートゼロ回路５８，５９は、レベル変換部６１〜６４から与えられる垂直駆動用のスタートパルス信号ｓｐ、クロックパルスｃｋおよびイネーブル信号ｅｎに基づいて動作を行い、書き込み信号ＷＳ、駆動信号ＤＳおよび第１，第２オートゼロ信号ＡＺ１，ＡＺ２を、走査線５４−１、駆動線５４−２および第１，第２オートゼロ線５４−３，５４−４に対して適宜出力する
【０１４６】
ガラス基板５２上にはさらに、水平駆動回路として輝度情報に応じたデータ信号をデータ線５５に供給するデータ線駆動回路６０が搭載されている。データ線駆動回路６０は、レベル変換部６５から与えられる水平駆動用のスタートパルス信号ｓｐ、クロックパルスｃｋおよびイネーブル信号ｅｎに基づいて動作を行い、選択行の各画素回路５１に対してデータ線５５を介して表示データを書き込む動作を行う。
【０１４７】
このようにして、ガラス基板５２上に、画素アレイ部５３と共に、書き込み走査回路５６、駆動走査回路５７、第１，第２オートゼロ回路５８，５９、データ線駆動回路６０およびレベル変換部６１〜６５が一体形成されることで表示パネル（ＥＬパネル）が形成されている。
【０１４８】
レベル変換部６１〜６５は、パネル外部から入力される第１の振幅Ｖｓｓ−Ｖｉｎｉ、例えば０［Ｖ］−３［Ｖ］のスタートパルス信号ｓｐ、クロックパルスｃｋおよびイネーブル信号ｅｎを、有機ＥＬ素子の駆動に必要な第２の振幅Ｖｓｓ−Ｖｄｄ、例えば０［Ｖ］−８［Ｖ］のスタートパルス信号ｓｐ、クロックパルスｃｋおよびイネーブル信号ｅｎにレベル変換（レベルシフト）して書き込み走査回路５６、駆動走査回路５７、第１，第２オートゼロ回路５８，５９およびデータ線駆動回路６０に与える。
【０１４９】
レベル変換部６１〜６５は各々、スタートパルス信号ｓｐ、クロックパルスｃｋおよびイネーブル信号ｅｎにそれぞれ対応して設けられた３個のレベル変換回路によって構成される。そして、レベル変換部６１〜６５の各レベル変換回路として、先述した第１実施形態に係るレベル変換回路１０およびその変形例に係るレベル変換回路１０Ａ，１０Ｂや、第２実施形態に係るレベル変換回路２０およびその変形例に係るレベル変換回路２０Ａが用いられる。
【０１５０】
このように、レベル変換部６１〜６５の各レベル変換回路として、先述した第１実施形態に係るレベル変換回路１０（１０Ａ，１０Ｂ）や、第２実施形態に係るレベル変換回路２０（２０Ａ）を組み込んだ場合は、これらのレベル変換回路での先述した閾値キャンセル動作を定期的に、例えば１Ｈ（Ｈは水平期間）あるいは１Ｆ（Ｆはフィールド期間）ごとのブランキング期間に行うことになる。
【０１５１】
（画素回路）
図２１は、画素回路５１の回路構成の一例を示す回路図である。
【０１５２】
画素回路５１は、電気光学素子である有機ＥＬ素子７１に加えて、駆動トランジスタ７２、サンプリングトランジスタ７３、スイッチングトランジスタ７４〜７６およびキャパシタ（保持容量）７７を回路の構成素子として有する構成となっている。すなわち、本例に係る画素回路５１は、５個のトランジスタ７２〜７６と１個のキャパシタ７７とからなる回路構成となっている。
【０１５３】
この画素回路５１において、駆動トランジスタ７２、サンプリングトランジスタ７３およびスイッチングトランジスタ７４〜７６として、Ｎチャネル型のＴＦＴ（薄膜トランジスタ）が用いられている。以下、駆動トランジスタ７２、サンプリングトランジスタ７３およびスイッチングトランジスタ７４〜７６を、駆動ＴＦＴ７２、サンプリングＴＦＴ７３およびスイッチングＴＦＴ７４〜７６と記述するものとする。
【０１５４】
有機ＥＬ素子７１は、カソード電極が例えば接地電位ＧＮＤに接続されている。駆動ＴＦＴ７２は、有機ＥＬ素子７１を電流駆動する駆動トランジスタであり、ソースが有機ＥＬ素子７１のアノード電極に接続されてソースフォロア回路を形成している。サンプリングＴＦＴ７３は、ソースがデータ線５５に、ドレインが駆動ＴＦＴ７２のゲートに、ゲートが走査線５３にそれぞれ接続されている。
【０１５５】
スイッチングＴＦＴ７４は、ドレインが例えば正側電源電位Ｖｄｄに、ソースが駆動ＴＦＴ７２のドレインに、ゲートが駆動線５４にそれぞれ接続されている。スイッチングＴＦＴ７５は、ドレインが所定の電位Ｖｏｆｓに、ソースがサンプリングＴＦＴ７３のドレイン（駆動ＴＦＴ７２のゲート）に、ゲートが第１オートゼロ線５５にそれぞれ接続されている。
【０１５６】
スイッチングＴＦＴ７６は、ドレインが駆動ＴＦＴ７２のソースと有機ＥＬ素子７１のアノード電極との接続ノードＮ１１に、ソースが電源電位Ｖｓｓ（本例では、Ｖｓｓ＝ＧＮＤ）にそれぞれ接続されている。なお、第３の電源電位Ｖｓｓとして、負の電源電位を用いることも可能である。キャパシタ７７は、一端が駆動ＴＦＴ７２のゲートとサンプリングＴＦＴ７３のドレインとの接続ノードＮ１２に、他端が駆動トランジスタＴＦＴ７２のソースと有機ＥＬ素子７１のアノード電極との接続ノードＮ１１にそれぞれ接続されている。
【０１５７】
上述した接続関係にて各回路素子が接続されてなる画素回路５１において、各回路素子は次のような作用をなす。すなわち、サンプリングＴＦＴ７３は、オン（導通）状態となることにより、データ線５５を通して供給される入力信号電圧Ｖｓｉｇをサンプリングする。このサンプリングＴＦＴ７３によってサンプリングされた信号電圧Ｖｓｉｇは、キャパシタ７７に保持される。スイッチングＴＦＴ７４は、オン状態になることにより、電源電位Ｖｄｄから駆動ＴＦＴ７２に電流を供給する。
【０１５８】
駆動ＴＦＴ７２は、キャパシタ７７に保持された信号電圧Ｖｓｉｇに応じて有機ＥＬ素子７１を電流駆動する。スイッチングＴＦＴ７５，７６は、適宜オン状態になることにより、有機ＥＬ素子７１の電流駆動に先立って駆動ＴＦＴ７２の閾値電圧Ｖｔｈを検知し、あらかじめその影響をキャンセルするために当該検知した閾値電圧Ｖｔｈをキャパシタ７７に保持する。
【０１５９】
上述したように、パネル型の表示装置において、垂直・水平方向の各駆動系を駆動するパルス信号（本例では、スタートパルス信号ｓｐ、クロックパルスｃｋおよびイネーブル信号ｅｎ）を、パネル外部の第１の振幅Ｖｓｓ−Ｖｉｎｉ（例えば、０［Ｖ］−３［Ｖ］）から、パネル内部の第２の振幅Ｖｓｓ−Ｖｄｄ（例えば、０［Ｖ］−８［Ｖ］）にレベル変換するレベル変換回路として、先述した第１実施形態に係るレベル変換回路１０（１０Ａ，１０Ｂ）や、第２実施形態に係るレベル変換回路２０（２０Ａ）を用いることで、これらレベル変換回路１０，２０は低消費電力であるとともに、高速動作が可能であるために、表示装置全体の低消費電力化および表示動作の高速化を図ることができる。
【０１６０】
特に、画素電気光学素子として有機ＥＬ素子を用いてなる有機ＥＬ表示装置の場合は、垂直方向の駆動系として、例えば書き込み走査回路５６、駆動走査回路５７、第１，第２オートゼロ回路５８，５９の４個の駆動回路が用いられるとともに、これら各駆動回路ては例えばスタートパルス信号ｓｐ、クロックパルスｃｋおよびイネーブル信号ｅｎの３個のパルス信号が用いられることになり、スタートパルス信号ｓｐ、クロックパルスｃｋおよびイネーブル信号ｅｎの各々に対してレベル変換回路が配置されることになる。
【０１６１】
このことから、垂直走査系に関しては、レベル変換部６１〜６４として、計１２個のレベル変換回路が配置されることになる。したがって、レベル変換部６１〜６４全体での消費電力を考えると、１個のレベル変換回路で低減できる消費電力の１２倍の消費電力を低減できることになるために、有機ＥＬ表示装置全体の低消費電力化に大きく寄与できることになる。
【０１６２】
なお、上記適用例では、第１実施形態に係るレベル変換回路１０およびその変形例に係るレベル変換回路１０Ａ，１０Ｂや、第２実施形態に係るレベル変換回路２０およびその変形例に係るレベル変換回路２０Ａを表示装置のパネル上に搭載されるレベル変換回路として用いた場合を例に挙げて説明したが、この適用例に限られるものではなく、第１の振幅の信号を、当該第１の振幅とは異なる第２の振幅の信号にレベル変換（レベルシフト）するためのレベル変換回路として広く用いることができる。
【図面の簡単な説明】
【０１６３】
【図１】本発明の第１実施形態に係るレベル変換回路を示す回路図である。
【図２】第１実施形態に係るレベル変換回路の回路動作を説明するためのタイミングチャートである。
【図３】第１実施形態の第１変形例に係るレベル変換回路を示す回路図である。
【図４】第１実施形態の第２変形例に係るレベル変換回路を示す回路図である。
【図５】第２変形例に係るレベル変換回路の回路動作を説明するためのタイミングチャートである。
【図６】本発明の第２実施形態に係るレベル変換回路を示す回路図である。
【図７】第２実施形態に係るレベル変換回路の回路動作を説明するためのタイミングチャートである。
【図８】第２実施形態の変形例に係るレベル変換回路を示す回路図である。
【図９】第２実施形態の変形例に係るレベル変換回路の回路動作を説明するためのタイミングチャートである。
【図１０】制御パルスの数を減らすための説明に供するタイミング関係を示すタイミングチャート（その１）である。
【図１１】制御パルスの数を減らすための説明に供するタイミング関係を示すタイミングチャート（その２）である。
【図１２】第１回路例に係る制御パルス生成回路の構成を示す回路図である。
【図１３】第１回路例に係る制御パルス生成回路の回路動作を説明するためのタイミングチャートである。
【図１４】第２回路例に係る制御パルス生成回路の構成を示す回路図である。
【図１５】第２回路例に係る制御パルス生成回路の回路動作を説明するためのタイミングチャートである。
【図１６】第３回路例に係る制御パルス生成回路の構成を示す回路図である。
【図１７】第３回路例に係る制御パルス生成回路の回路動作を説明するためのタイミングチャートである。
【図１８】第４回路例に係る制御パルス生成回路の構成を示す回路図である。
【図１９】第４回路例に係る制御パルス生成回路の回路動作を説明するためのタイミングチャートである。
【図２０】本発明の適用例に係るアクティブマトリクス型有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２１】画素回路の回路構成の一例を示す回路図である。
【図２２】従来例に係るカレントミラー型レベル変換回路の構成の一例を示す回路図である。
【符号の説明】
【０１６４】
１０，１０Ａ，１０Ｂ，２０，２０Ａ…レベル変換回路、１１，２１…相補性回路、２３…レベルシフト回路、３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ…制御パルス生成回路、５１…画素回路（画素）、５２…ガラス基板、５３…画素アレイ部５３、５４…駆動線群、５５…データ線、５６…書き込み走査回路、５７…駆動走査回路、５８…第１オートゼロ回路、５９…第２オートゼロ回路、６０…データ線駆動回路、６１〜６５…レベル変換部、７１…有機ＥＬ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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