(57)【特許請求の範囲】
【請求項１】
第一及び第二の差動対と、前記第一及び第二の差動対の出力対に共通接続された負荷回路と、を含む入力差動段と、
前記第一及び第二の差動対の共通の出力信号を受け、出力端子を充電又は放電駆動する増幅段と、
を備えた差動増幅器であって、
前記第一の差動対の差動入力の一方に前記出力端子が帰還接続され、前記第一の差動対の差動入力の他方に参照電圧が供給されるとともに、前記第一の差動対の差動入力に供給される前記出力端子の電圧と前記参照電圧が、前記第一の差動対の差動入力に接続された第一及び第二の容量に蓄積され、前記第二の差動対の差動入力には、第一及び第二の電圧がそれぞれ供給される第一の状態と、
前記第二の差動対の差動入力の一方に前記出力端子が帰還接続され、前記第二の差動対の差動入力の他方に第三の電圧が供給され、前記第一の差動対の差動入力は、前記出力端子及び前記参照電圧からそれぞれ遮断され、前記第一の差動対の差動入力には、前記第一及び第二の容量の蓄積電圧がそれぞれ供給される第二の状態と、
の少なくとも二つの状態を、切替制御する制御回路を備えている、ことを特徴とする差動増幅器。
【請求項２】
前記参照電圧が、前記第三の電圧よりなり、
前記制御回路は、前記第一及び第二の差動対のそれぞれの差動入力の一方に、前記出力端子の電圧が帰還入力され、それぞれの差動入力の他方に、前記第三の電圧が供給される第三の状態と、前記第一の状態と、前記第二の状態とを切替制御する、ことを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記第一及び第二の容量は、一端が、前記第一の差動対の差動入力の一方及び他方にそれぞれ接続され、他端は、電源端子又は所定の電圧を供給する端子間に共通に接続されている、ことを特徴とする請求項１に記載の差動増幅器。
【請求項４】
前記参照電圧は、前記第一乃至第三の電圧のいずれか一つと等しい、ことを特徴とする請求項１に記載の差動増幅器。
【請求項５】
前記第一の電圧と前記第三の電圧とが等しく、
前記参照電圧は、前記第一又は第二の電圧と等しい、ことを特徴とする請求項１に記載の差動増幅器。
【請求項６】
第一及び第二の差動対と、前記第一及び第二の差動対の出力対に共通接続された負荷回路と、を含む入力差動段と、
前記第一及び第二の差動対の共通の出力信号を受け、出力端子を充電又は放電駆動する増幅段と、
を備えた差動増幅器であって、
前記第一の差動対の差動入力及び第二の差動対の差動入力への信号入力を制御する制御回路と、
前記第一の差動対の差動入力の一方及び他方に一端がそれぞれ接続された第一及び第二の容量を備え、
データ出力期間が、第一及び第二の期間を含み、
前記制御回路の制御により、
前記第一の期間には、
前記第一の差動対の差動入力には、前記出力端子の電圧及び参照電圧がそれぞれ供給されるとともに、前記第一及び第二の容量に、前記出力端子の電圧及び前記参照電圧がそれぞれ蓄積され、
前記第二の差動対の差動入力には、第一及び第二の電圧がそれぞれ供給され、
前記第二の期間には、
前記第一の差動対の差動入力は、前記出力端子の電圧が遮断され且つ前記参照電圧の供給が遮断された状態とされ、前記第一及び第二の容量の蓄積電圧が、それぞれ供給され、
前記第二の差動対の差動入力は、前記出力端子の電圧及び第三の電圧が供給される、ことを特徴とする差動増幅器。
【請求項７】
前記制御回路が、
前記第二の差動対の差動入力の一方の入力と、前記第一の電圧を供給する第一の端子と、前記出力端子との間にそれぞれ接続された第一及び第二のスイッチと、
前記第一の差動対の差動入力の一方の入力と前記出力端子との間に接続された第三のスイッチと、
前記第二の差動対の差動入力の他方の入力と、前記第二及び第三の電圧をそれぞれ供給する第二及び第三の端子との間にそれぞれ接続された第四及び第五のスイッチと、
前記第一の差動対の差動入力の他方の入力と、前記参照電圧を供給する第四の端子との間に接続された第六のスイッチを備え、
前記第一の期間には、
前記第二及び第五のスイッチはオフ状態とされ、
前記第一の差動対の差動入力には、オン状態の前記第三及び第六のスイッチを介して前記出力端子の電圧及び前記参照電圧がそれぞれ供給され、
前記第二の差動対の差動入力には、オン状態の前記第一及び第四のスイッチを介して、前記第一及び第二の電圧がそれぞれ供給され、
前記第二の期間には、
前記第一、第三、第四、及び第六のスイッチはいずれもオフ状態とされ、
前記第二の差動対の差動入力には、オン状態の前記第二及び第五のスイッチを介して、前記出力端子の電圧、及び前記第三の電圧がそれぞれ供給される、ことを特徴とする請求項１又は６に記載の差動増幅器。
【請求項８】
前記参照電圧が、前記第三の電圧とされ、前記データ出力期間が、前記第一の期間より前に予備駆動期間を備え、
前記予備駆動期間には、
前記第一及び第二の差動対の差動入力は、それぞれの差動入力の他方に、前記第三の電圧が供給され、それぞれの差動入力の一方に、前記出力端子の電圧が帰還入力される、ことを特徴とする請求項１又は６に記載の差動増幅器。
【請求項９】
前記制御回路が、
前記第二の差動対の差動入力の一方と、前記第一の電圧を供給する第一の端子と前記出力端子との間にそれぞれ接続された第一及び第二のスイッチと、
前記第一の差動対の差動入力の一方と前記出力端子との間に接続された第三のスイッチと、
前記第二の差動対の差動入力の他方と、第二の電圧及び第三の電圧を供給する第二及び第三の端子との間にそれぞれ接続された第四及び第五のスイッチと、
前記第一の差動対の差動入力の他方と、前記参照電圧を供給する第四の端子との間に接続された第六のスイッチと、
を備え、
前記参照電圧は、前記第三の電圧とされ、
前記データ出力期間が、前記第一の期間より前に予備駆動期間を備え、
前記予備駆動期間には、
前記第一及び第四のスイッチはオフ状態とされ、
前記第一及び第二の差動対の差動入力は、それぞれの差動入力の他方に、オン状態の前記第六及び第五のスイッチを介して、前記第三の電圧が供給され、それぞれの差動入力の一方に、オン状態の前記第三及び第二のスイッチを介して、前記出力端子の電圧が帰還入力され、
前記第一の期間には、
前記第二及び第五のスイッチはオフ状態とされ、
前記第一の差動対の差動入力には、オン状態の前記第三及び第六のスイッチを介して前記出力端子の電圧及び前記第三の電圧がそれぞれ供給され、
前記第二の差動対の差動入力には、オン状態の前記第一及び第四のスイッチを介して前記第一及び第二の電圧がそれぞれ供給され、
前記第二の期間には、
前記第一、第三、第四、及び第六のスイッチはいずれもオフ状態とされ、
前記第二の差動対の差動入力には、オン状態の前記第二及び第五のスイッチを介して前記出力端子の電圧及び前記第三の電圧がそれぞれ供給される、ことを特徴とする請求項１又は６に記載の差動増幅器。
【請求項１０】
前記データ出力期間が、前記第一の期間より前に、予備駆動期間を備え、
前記予備駆動期間には、
前記第二の容量が、前記参照電圧が供給される前記第一の差動対の差動入力の他方から遮断されるとともに、前記第一の容量と短絡され、前記第一及び第二の容量のそれぞれに前記出力端子の電圧が蓄積される、ことを特徴とする請求項１又は６に記載の差動増幅器。
【請求項１１】
前記制御回路が、
前記第二の差動対の差動入力の一方と、前記第一の電圧を供給する第一の端子と前記出力端子との間にそれぞれ接続された第一及び第二のスイッチと、
前記第一の差動対の差動入力の一方と前記出力端子との間に接続された第三のスイッチと、
前記第二の差動対の差動入力の他方と、前記第二の電圧及び前記第三の電圧を供給する第二及び第三の端子との間にそれぞれ接続された第四及び第五のスイッチと、
前記第一の差動対の差動入力の他方と、前記参照電圧を供給する第四の端子との間に接続された第六のスイッチと、
前記第一の差動対の差動入力の他方と、前記第二の容量の一端との間に接続された第七のスイッチと、
前記第一の容量の一端と前記第二の容量の一端との間に接続された第八のスイッチと、
を備え、
前記データ出力期間が、前記第一の期間より前に予備駆動期間を備え、
前記予備駆動期間には、
前記第二、第五、及び第七のスイッチはいずれもオフ状態とされ、
前記第一の差動対の差動入力の一方には、オン状態の前記第三のスイッチを介して前記出力端子の電圧が供給され、
前記第一の差動対の差動入力の他方には、オン状態の前記第六のスイッチを介して前記参照電圧が供給され、
前記第二の差動対の差動入力には、オン状態の前記第一及び第四のスイッチを介して前記第一及び第二の電圧がそれぞれ供給され、
前記第一の容量の一端及び前記第二の容量の一端は、オン状態の前記第三及び第八のスイッチを介して、前記出力端子の電圧が共通に供給され、
前記第一の期間には、
前記第二、第五及び第八のスイッチはいずれもオフ状態とされ、
前記第二の容量は、オン状態の前記第七のスイッチを介して前記第一の差動対の差動入力の他方に接続されるとともに前記参照電圧が供給され、
前記第二の期間には、
前記第一、第三、第四、第六及び第八のスイッチはいずれもオフ状態とされ、
前記第二の差動対の差動入力には、オン状態の前記第二、第五のスイッチを介して前記出力端子の電圧及び前記第三の電圧がそれぞれ供給される、ことを特徴とする請求項１又は６に記載の差動増幅器。
【請求項１２】
前記予備駆動期間には、
前記第二の容量が、前記参照電圧が供給される前記第一の差動対の差動入力の他方から遮断されるとともに、前記第一の容量と短絡され、前記第一及び第二の容量のそれぞれに前記出力端子の電圧が蓄積される、ことを特徴とする請求項８に記載の差動増幅器。
【請求項１３】
前記制御回路が、
前記第二の差動対の差動入力の一方と、前記第一の電圧を供給する第一の端子と前記出力端子との間にそれぞれ接続された第一及び第二のスイッチと、
前記第一の差動対の差動入力の一方と、前記出力端子との間に接続された第三のスイッチと、
前記第二の差動対の差動入力の他方と、前記第二及び第三の電圧を供給する第二及び第三の端子との間にそれぞれ接続された第四及び第五のスイッチと、
前記第一の差動対の差動入力の他方と、前記参照電圧を供給する第四の端子との間に接続された第六のスイッチと、
前記第一の差動対の差動入力の他方と、前記第二の容量の一端との間に接続された第七のスイッチと、
前記第一の容量の一端と前記第二の容量の一端との間に接続された第八のスイッチと、
を備え、
前記参照電圧が、前記第三の電圧とされ、
前記データ出力期間が、前記第一の期間より前に予備駆動期間を備え、
前記予備駆動期間には、
前記第一、第四及び第七のスイッチはいずれもオフ状態とされ、
前記第一及び第二の差動対の差動入力は、それぞれの差動入力の一方に、オン状態の前記第三及び第二のスイッチを介して前記出力端子の電圧が帰還入力され、それぞれの差動入力の他方に、オン状態の前記第六及び第五のスイッチを介して前記第三の電圧が供給され、前記第一、第二の容量には、オン状態の前記第三及び第八のスイッチを介して前記出力端子の電圧が共通に供給され、
前記第一の期間には、
前記第二、第五、及び第八のスイッチはいずれもオフ状態とされ、
前記第一の差動対の差動入力には、オン状態の前記第三及び第六のスイッチを介して前記出力端子の電圧及び前記第三の電圧がそれぞれ供給され、
前記第二の差動対の差動入力には、オン状態の前記第一及び第四のスイッチを介して前記第一及び第二の電圧がそれぞれ供給され、
前記第二の容量は、オン状態の前記第七のスイッチを介して前記第一の差動対の差動入力の他方に接続されるとともに前記第三の電圧が供給され、
前記第二の期間には、
前記第一、第三、第四、第六及び第八のスイッチはいずれもオフ状態とされ、
前記第二の差動対の差動入力には、オン状態の前記第二及び第五のスイッチを介して、前記出力端子の電圧及び前記第三の電圧がそれぞれ供給される、ことを特徴とする請求項１又は６に記載の差動増幅器。
【請求項１４】
前記第一の差動対の差動入力の一方と、前記第一の容量の一端との間に接続され、オン状態とされる第九のスイッチを更に備えている、ことを特徴とする請求項１１又は１３に記載の差動増幅器。
【請求項１５】
前記増幅段が、前記第一の差動対および第二の差動対の出力対の一方の共通接続点と、他方の共通接続点とに入力対が接続され、前記出力端子に、出力端が接続された差動増幅回路よりなる、ことを特徴とする請求項１乃至１４のいずれか一に記載の差動増幅器。
【請求項１６】
第一極性の第一及び第二の差動対と、
前記第一及び第二の差動対に共通接続された第二極性の１つの負荷回路と、
前記第一及び第二の差動対にそれぞれ電流を供給する第一及び第二の電流源と、
第二極性の第三及び第四の差動対と、
前記第三及び第四の差動対に共通接続された第一極性の１つの負荷回路と、
前記第三及び第四の差動対にそれぞれ電流を供給する第三及び第四の電流源と、
を備え、
前記第一及び第二の差動対の共通の出力信号を受け、出力が前記出力端子に接続された第一の増幅段と、
前記第三及び第四の差動対の共通の出力信号を受け、出力が前記出力端子に接続された第二の増幅段と、
を備え、
前記第一乃至第四の差動対の差動入力への信号入力を制御する制御回路と、
を備えた差動増幅器であって、
前記第一及び前記第三の差動対の差動入力同士がそれぞれ接続され、
前記第二及び前記第四の差動対の差動入力同士がそれぞれ接続され、
前記第一及び第三の差動対の差動入力の第一、第二の共通接続点に一端がそれぞれ接続された第一及び第二の容量を備え、
データ出力期間が第一及び第二の期間を含み、
前記第一の期間には、
前記第一及び第三の差動対の差動入力は、前記出力端子の電圧及び参照電圧がそれぞれ供給されるとともに、前記第一及び第三の差動対の差動入力に接続された第一及び第二の容量に前記出力端子の電圧及び前記参照電圧がそれぞれ蓄積され、前記第二及び第四の差動対の差動入力は、第一及び第二の電圧がそれぞれ供給され、
前記第二の期間には、
前記第一及び第三の差動対の差動入力は、前記出力端子の電圧及び前記参照電圧の供給が遮断され、前記第一及び第二の容量の蓄積電圧がそれぞれ供給され、前記第二及び第四の差動対の差動入力は、前記出力端子の電圧及び第三の電圧が供給される、ことを特徴とする差動増幅器。
【請求項１７】
前記制御回路が、第一乃至第六のスイッチを備え、
前記第二及び第四の差動対の差動入力の第一の共通接続点と、前記第一の電圧を供給する第一の端子と前記出力端子との間にそれぞれ接続された第一及び第二のスイッチと、
前記第一及び第三の差動対の差動入力の第一の共通接続点と出力端子との間に接続された第三のスイッチと、
前記第二及び第四の差動対の差動入力の第二の共通接続点と、前記第二及び第三の電圧を供給する第二及び第三の端子との間にそれぞれ接続された第四及び第五のスイッチと、
前記第一及び第三の差動対の差動入力の第二の共通接続点と、前記参照電圧を供給する第四の端子との間に接続された第六のスイッチを備え、
前記第一の期間には、
前記第二及び第五のスイッチはオフ状態とされ、
前記第一及び第三の差動対の差動入力には、オン状態の前記第三及び第六のスイッチを介して前記出力端子の電圧及び前記参照電圧がそれぞれ供給され、
前記第二及び第四の差動対の差動入力には、オン状態の前記第一及び第四のスイッチを介して前記第一及び第二の電圧がそれぞれ供給され、
前記第二の期間には、
前記第一、第三、第四、及び第六のスイッチはいずれもオフ状態とされ、
前記第二及び第四の差動対の差動入力には、オン状態の前記第二及び第五のスイッチを介して、前記出力端子の電圧及び前記第三の電圧がそれぞれ供給される、ことを特徴とする請求項１６に記載の差動増幅器。
【請求項１８】
前記参照電圧が、前記データ出力期間において、前記第一、第二、及び第三の電圧の内のいずれか１つよりなる、ことを特徴とする請求項６、７、１０、１１、１４乃至１７のいずれか一に記載の差動増幅器。
【請求項１９】
前記第二の期間における前記出力端子の電圧が、前記第三の電圧に前記第一の電圧と前記第二の電圧の差電圧を加算又は減算した電圧であることを特徴とする請求項１乃至１８のいずれか一に記載の差動増幅器。
【請求項２０】
前記第三の電圧が、前記データ出力期間において、前記第一又は第二の電圧よりなる、ことを特徴とする請求項１乃至１９のいずれか一に記載の差動増幅器。
【請求項２１】
請求項１乃至２０のいずれか一に記載の前記差動増幅器を備え、
高位側の第一の電位と低位側の第二の電位との間に直列に接続され、タップからｍ個のレベル電圧と２個の参照電圧を出力する抵抗群と、
データ信号に基づき、前記２個の参照電圧から前記第一、第二の電圧を選択するとともに、前記ｍ個のレベル電圧から前記第三の電圧を選択して、前記第一、第二、第三の電圧を前記差動増幅器に供給するデコーダと、
を備えた、ことを特徴とするデジタルアナログ変換器。
【請求項２２】
請求項１乃至２０のいずれか一に記載の前記差動増幅器を備え、
高位側の第一の電位と低位側の第二の電位との間に直列に接続され、タップからｍ個のレベル電圧を出力する抵抗群と、
データ信号に基づき、前記ｍ個のレベル電圧から前記第一、第二、第三の電圧を選択して前記差動増幅器に供給するデコーダと、
を備えた、ことを特徴とするデジタルアナログ変換器。
【請求項２３】
前記第三の電圧は、前記第一又は第二の電圧よりなる、ことを特徴とする請求項２２に記載のデジタルアナログ変換器。
【請求項２４】
請求項２１乃至２３のいずれか一に記載の前記デジタルアナログ変換器を複数個備え、
前記抵抗群及びタップから出力される電圧が前記複数個のデジタルアナログ変換器で共有されることを特徴とするデータドライバ。
【請求項２５】
階調電圧を入力し、表示素子に接続されるデータ線を駆動する増幅回路を備えた表示装置において、
前記増幅回路として、請求項１乃至２０のいずれか一に記載の差動増幅器を有することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値出力型の差動増幅器及びデジタル・アナログ変換器並びに表示装置に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイ等のフラットパネルディスプレイは世の中に広く普及している。図２０は、映像信号に基づいて表示部のデータ線にレベル電圧を出力するデータドライバの一般的な構成を示す図である。図２０を参照すると、このデータドライバは、階調電圧発生回路９２０と、デコーダ９３０（選択回路）と、バッファ回路９１０と、を少なくとも備えて構成される。階調電圧発生回路９２０は電源ＶＨと電源ＶＬ間に接続された抵抗ストリングで構成され、抵抗ストリングの各端子（タップ）から階調数に応じた階調電圧を出力する。デコーダ９３０は、各階調電圧及び映像デジタル信号を入力し、映像デジタル信号に対応した階調電圧を選択してバッファ回路９１０へ出力する。バッファ回路９１０は、階調電圧を電流増幅して出力端子に出力する。各バッファ回路９１０の出力端子は、表示部のデータ線に接続される。デコーダ９３０及びバッファ回路９１０は、出力ごとに設けられ、階調電圧発生回路９２０は、全出力で共有されている。また、デコーダ９３０に入力される映像信号は、データレジスタやラッチ、レベルシフタ等（不図示）で処理された映像デジタル信号が用いられる。
【０００３】
データドライバは、多数のデータ線間で駆動する階調電圧にばらつきなく駆動することが求められるため、バッファ回路９１０は、高い出力電圧精度が求められている。このようなバッファ回路に好適なものとして、図２１、図２２や図２３に示す構成が提案されている（後記特許文献１、２参照）。
【０００４】
図２１に示す差動増幅回路は、回路を構成するトランジスタの素子ばらつきに起因する出力オフセットを抑制する機能を備えたオフセットキャンセルアンプであり、後記特許文献１に開示されているものである。図２４は、図２１乃至図２３の回路のスイッチのオン・オフを示すタイミング図である。
【０００５】
図２４のタイミングチャートを参照すると、図２１に示す回路は、１データ出力期間の期間ｔ１に、スイッチＳＷ１、ＳＷ３がオン、スイッチＳＷ２がオフとされ、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが入力され、差動対（Ｍ５，Ｍ６）の入力対には、入力電圧Ｖｉｎが入力される。このとき、出力電圧Ｖｏｕｔは、オフセット電圧Ｖｆを含んだ電圧（Ｖｉｎ＋Ｖｆ）となっており、この電圧が、容量素子Ｃ１に蓄積される。
【０００６】
その後、期間ｔ２に、スイッチＳＷ１、ＳＷ３がオフ状態とされ、スイッチＳＷ２がオン状態とされ、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｉｎと容量素子Ｃ１に蓄積された電圧（Ｖｉｎ＋Ｖｆ）とがそれぞれ入力され、差動対（Ｍ５，Ｍ６）の入力対には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとがそれぞれ入力される。
【０００７】
このとき、差動対（Ｍ３，Ｍ４）は、期間ｔ１と同じ電圧が、その入力対に入力されており、差動対（Ｍ５，Ｍ６）も、期間ｔ１と同じ状態を保つように作用する。したがって、期間ｔ２における出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎと等しい電圧となって、安定する。すなわち、図２１に示した回路構成は、出力オフセットをキャンセルし、入力電圧と等しい電圧を増幅出力することができる。
【０００８】
また、図２２に示す構成は、出力電圧Ｖｏｕｔに対する電源ノイズの影響を抑制できるように図２１の構成を変更したもので、差動対をなすトランジスタＭ３のゲートに、容量Ｃ１と対をなす容量Ｃ２を接続するとともに、入力電圧Ｖｉｎが供給される端子との間にスイッチＳＷ６を接続したものである。
【０００９】
図２４のタイミングチャートを参照すると、図２２に示す回路は、１データ出力期間の期間ｔ１に、スイッチＳＷ１、ＳＷ３、ＳＷ６がオン状態とされ、スイッチＳＷ２がオフ状態とされ、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔが入力され、差動対（Ｍ５，Ｍ６）の入力対には、入力電圧Ｖｉｎが入力される。このとき容量素子Ｃ１には、オフセット電圧Ｖｆを含んだ電圧（Ｖｉｎ＋Ｖｆ）が蓄積され、容量素子Ｃ２には、入力電圧Ｖｉｎが蓄積される。
【００１０】
その後、期間ｔ２に、スイッチＳＷ１、ＳＷ３、ＳＷ６がオフ状態とされ、スイッチＳＷ２がオン状態とされ、差動対（Ｍ３，Ｍ４）の入力対には、容量素子Ｃ２、Ｃ１に蓄積された電圧Ｖｉｎ、（Ｖｉｎ＋Ｖｆ）がそれぞれ入力され、差動対（Ｍ５，Ｍ６）の入力対には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとがそれぞれ入力される。そして図２１と同様に、図２２に示した回路も、出力オフセットをキャンセルし、入力電圧と等しい電圧を増幅出力することができる。
【００１１】
なお、図２２の回路では、期間ｔ２において、差動対（Ｍ３，Ｍ４）の入力対に、容量素子Ｃ２、Ｃ１に蓄積された電圧が入力されるため、電源ＶＳＳにノイズが発生しても、容量素子Ｃ２、Ｃ１に蓄積された電圧が同じように変動することで出力電圧Ｖｏｕｔに対するノイズの影響を抑制することができる。したがって、図２２は、図２１よりも更に高精度な電圧出力が可能である。
【００１２】
また、図２３に示す構成も、図２１の構成を変更したもので、差動対をなすトランジスタＭ３のゲートに参照電圧Ｖｒｅｆを入力するように変更したものである。
【００１３】
図２４のタイミングチャートを参照すると、図２３に示す回路は、１データ出力期間の期間ｔ１に、スイッチＳＷ１、ＳＷ３がオン状態とされ、スイッチＳＷ２がオフ状態とされ、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｉｎと参照電圧Ｖｒｅｆとがそれぞれ入力され、差動対（Ｍ５，Ｍ６）の入力対には、入力電圧Ｖｉｎが共通に入力される。このとき、出力電圧Ｖｏｕｔは、参照電圧Ｖｒｅｆに対して、オフセット電圧Ｖｆを含んだ電圧（Ｖｒｅｆ＋Ｖｆ）となっており、この電圧が、容量素子Ｃ１に蓄積される。
【００１４】
その後、期間ｔ２に、スイッチＳＷ１，ＳＷ３がオフ、スイッチＳＷ２がオンとされ、差動対（Ｍ３，Ｍ４）の入力対には、入力電圧Ｖｉｎと容量素子Ｃ１に蓄積された電圧（Ｖｒｅｆ＋Ｖｆ）とがそれぞれ入力され、差動対（Ｍ５，Ｍ６）の入力対には、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとがそれぞれ入力される。
【００１５】
このとき、差動対（Ｍ３，Ｍ４）は、期間ｔ１と同じ電圧が入力対に入力されており、差動対（Ｍ５，Ｍ６）も、期間ｔ１と同じ状態を保つように作用する。したがって、期間ｔ２における出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎと等しい電圧となって安定する。すなわち、図２３に示す構成も、出力オフセットをキャンセルし、入力電圧と等しい電圧を増幅出力することができる。
【００１６】
なお特許文献２によれば、参照電圧Ｖｒｅｆを、増幅回路の出力電圧範囲の中間電圧に設定することで、期間ｔ１での出力電圧Ｖｏｕｔの電位変動量を、図２１の場合よりも小さくすることができる。このため、オフセットキャンセル準備期間である期間ｔ１を短縮して、高精度な駆動が行われる期間ｔ２を長くとることができる。
【００１７】
【特許文献１】特開２００１−２９２０４１号公報（第一図、第八図）
【特許文献２】特開２００３−１６８９３６号公報（第一図）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
近時、液晶表示装置は、多階調化（多色化）が進み、６４階調（２６万色）から２５６階調（１６８０万色）、さらに１０２４階調（１０億７千万色）というものも実現されている。このように多階調化が進むと、階調間の電圧差が小さくなるため高精度な電圧出力可能な増幅器が必要となり、また階調電圧を選択するためのトランジスタ数が増加してデコーダ面積が大きくなる、という課題がある。
【００１９】
これに対して、図２０に示すような従来のデータドライバの構成は、バッファ回路９１０が、選択された階調電圧をそのまま増幅出力する構成であるため、多階調化に対してデコーダ９３０の面積は増大する。また、図２１、図２２及び図２３に示したオフセットキャンセルアンプをバッファ回路９１０に用いても、高精度な電圧出力は可能であるが、デコーダ面積増大の課題を解決することができない。
【００２０】
上記課題を解決するためには、少ない入力レベル数で、多くの出力レベル数を出力可能とする多値出力増幅器が必要となる。
【００２１】
したがって、本発明が解決しようとする課題は、デコーダ面積を削減し、素子ばらつきやノイズの影響を抑えた高精度電圧出力の多値出力差動増幅器及びそれを用いたデジタルアナログ変換器並びに表示装置を提供することにある。
【００２２】
本発明の他の課題は、入力容量を抑え、高速動作を可能とする多値出力差動増幅器及びそれを用いたデジタルアナログ変換器並びに表示装置を提供することにある。
【課題を解決するための手段】
【００２３】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００２４】
本発明の１つのアスペクトに係る差動増幅器は、第一及び第二の差動対と、前記第一及び第二の差動対の出力対に共通接続された負荷回路と、を含む入力差動段と、前記第一及び第二の差動対の共通の出力信号を受け、出力端子を充電又は放電駆動する増幅段と、を備えた差動増幅器であって、
前記第一の差動対の差動入力の一方に前記出力端子が帰還接続され、前記第一の差動対の差動入力の他方に参照電圧が供給されるとともに、前記第一の差動対の差動入力に供給される前記出力端子の電圧と前記参照電圧が、前記第一の差動対の差動入力に接続された第一及び第二の容量に蓄積され、前記第二の差動対の差動入力には、第一及び第二の電圧がそれぞれ供給される第一の状態と、
前記第二の差動対の差動入力の一方に前記出力端子が帰還接続され、前記第二の差動対の差動入力の他方に第三の電圧が供給され、前記第一の差動対の差動入力は、前記出力端子及び前記参照電圧からそれぞれ遮断され、前記第一の差動対の差動入力には、前記第一及び第二の容量の蓄積電圧がそれぞれ供給される第二の状態と、
の少なくとも二つの状態を切替制御する制御回路を備えている。本発明において、データ出力期間の第一、第二の期間に、前記第一、第二の状態をそれぞれ択一的に選択する構成としてもよい。
【００２５】
本発明において、前記参照電圧が前記第三の電圧よりなり、
前記制御回路は、前記第一及び第二の差動対のそれぞれの差動入力の一方に、前記出力端子の電圧が帰還入力され、それぞれの差動入力の他方に、前記第三の電圧が供給される第三の状態と、前記第一の状態と、前記第二の状態とを切替制御する構成としてもよい。本発明において、データ出力期間の第一、第二、第三の期間に、前記第三、第一、第二の状態をそれぞれ択一的に選択する構成としてもよい。
【００２６】
本発明の他のアスペクトに係る差動増幅器は、第一及び第二の差動対と、前記第一及び第二の差動対の出力対に共通接続された負荷回路と、を含む入力差動段と、前記第一及び第二の差動対の共通の出力信号を受け、出力端子を充電又は放電駆動する増幅段と、を備えた差動増幅器であって、
前記第一の差動対の差動入力及び第二の差動対の差動入力への信号入力を制御する制御回路と、
前記第一の差動対の差動入力の一方及び他方に一端がそれぞれ接続された第一及び第二の容量を備え、
データ出力期間が、第一及び第二の期間を含み、
前記制御回路の制御により、
前記第一の期間には、
前記第一の差動対の差動入力には、前記出力端子の電圧及び参照電圧がそれぞれ供給されるとともに、前記第一及び第二の容量に、前記出力端子の電圧及び前記参照電圧がそれぞれ蓄積され、
前記第二の差動対の差動入力には、第一及び第二の電圧がそれぞれ供給され、
前記第二の期間には、
前記第一の差動対の差動入力は、前記出力端子の電圧が遮断され且つ前記参照電圧の供給が遮断された状態とされ、前記第一及び第二の容量の蓄積電圧が、それぞれ供給され、
前記第二の差動対の差動入力は、前記出力端子の電圧及び第三の電圧が供給される。
【００２７】
本発明に係る差動増幅器において、前記制御回路は、
前記第二の差動対の差動入力の一方の入力と、前記第一の電圧を供給する第一の端子と、前記出力端子との間にそれぞれ接続された第一及び第二のスイッチと、
前記第一の差動対の差動入力の一方の入力と前記出力端子との間に接続された第三のスイッチと、
前記第二の差動対の差動入力の他方の入力と、前記第二及び第三の電圧をそれぞれ供給する第二及び第三の端子との間にそれぞれ接続された第四及び第五のスイッチと、
前記第一の差動対の差動入力の他方の入力と、前記参照電圧を供給する第四の端子との間に接続された第六のスイッチを備え、
前記第一の期間には、
前記第二及び第五のスイッチはオフ状態とされ、
前記第一の差動対の差動入力には、オン状態の前記第三及び第六のスイッチを介して前記出力端子の電圧及び前記参照電圧がそれぞれ供給され、
前記第二の差動対の差動入力には、オン状態の前記第一及び第四のスイッチを介して、前記第一及び第二の電圧がそれぞれ供給され、
前記第二の期間には、
前記第一、第三、第四、及び第六のスイッチはいずれもオフ状態とされ、
前記第二の差動対の差動入力には、オン状態の前記第二及び第五のスイッチを介して、前記出力端子の電圧、及び前記第三の電圧がそれぞれ供給される、構成としてもよい。
【００２８】
本発明に係る差動増幅器において、前記参照電圧が、前記第三の電圧とされ、前記データ出力期間が、前記第一の期間より前に予備駆動期間を備え、
前記予備駆動期間には、
前記第一及び第二の差動対の差動入力は、それぞれの差動入力の他方に、前記第三の電圧が供給され、それぞれの差動入力の一方に、前記出力端子の電圧が帰還入力される、構成としてもよい。
【００２９】
本発明に係る差動増幅器において、前記制御回路は、
前記第二の差動対の差動入力の一方と、前記第一の電圧を供給する第一の端子と前記出力端子との間にそれぞれ接続された第一及び第二のスイッチと、
前記第一の差動対の差動入力の一方と前記出力端子との間に接続された第三のスイッチと、
前記第二の差動対の差動入力の他方と、第二の電圧及び第三の電圧を供給する第二及び第三の端子との間にそれぞれ接続された第四及び第五のスイッチと、
前記第一の差動対の差動入力の他方と、前記参照電圧を供給する第四の端子との間に接続された第六のスイッチと、
を備え、
前記参照電圧は、前記第三の電圧とされ、
前記データ出力期間が、前記第一の期間より前に予備駆動期間を備え、
前記予備駆動期間には、
前記第一及び第四のスイッチはオフ状態とされ、
前記第一及び第二の差動対の差動入力は、それぞれの差動入力の他方に、オン状態の前記第六及び第五のスイッチを介して、前記第三の電圧が供給され、それぞれの差動入力の一方に、オン状態の前記第三及び第二のスイッチを介して、前記出力端子の電圧が帰還入力され、
前記第一の期間には、
前記第二及び第五のスイッチはオフ状態とされ、
前記第一の差動対の差動入力には、オン状態の前記第三及び第六のスイッチを介して前記出力端子の電圧及び前記第三の電圧がそれぞれ供給され、
前記第二の差動対の差動入力には、オン状態の前記第一及び第四のスイッチを介して前記第一及び第二の電圧がそれぞれ供給され、
前記第二の期間には、
前記第一、第三、第四、及び第六のスイッチはいずれもオフ状態とされ、
前記第二の差動対の差動入力には、オン状態の前記第二及び第五のスイッチを介して前記出力端子の電圧及び前記第三の電圧がそれぞれ供給される、構成としてもよい。
本発明に係る差動増幅器において、前記データ出力期間が、前記第一の期間より前に、予備駆動期間を備え、前記予備駆動期間には、前記第二の容量が、前記参照電圧が供給される前記第一の差動対の差動入力の他方から遮断されるとともに、前記第一の容量と短絡され、前記第一及び第二の容量のそれぞれに前記出力端子の電圧が蓄積される、構成としてもよい。
【００３０】
本発明に係る差動増幅器において、前記制御回路は、
前記第二の差動対の差動入力の一方と、前記第一の電圧を供給する第一の端子と前記出力端子との間にそれぞれ接続された第一及び第二のスイッチと、
前記第一の差動対の差動入力の一方と前記出力端子との間に接続された第三のスイッチと、
前記第二の差動対の差動入力の他方と、前記第二の電圧及び前記第三の電圧を供給する第二及び第三の端子との間にそれぞれ接続された第四及び第五のスイッチと、
前記第一の差動対の差動入力の他方と、前記参照電圧を供給する第四の端子との間に接続された第六のスイッチと、
前記第一の差動対の差動入力の他方と、前記第二の容量の一端との間に接続された第七のスイッチと、
前記第一の容量の一端と前記第二の容量の一端との間に接続された第八のスイッチと、
を備え、
前記データ出力期間が、前記第一の期間より前に予備駆動期間を備え、
前記予備駆動期間には、
前記第二、第五、及び第七のスイッチはいずれもオフ状態とされ、
前記第一の差動対の差動入力の一方には、オン状態の前記第三のスイッチを介して前記出力端子の電圧が供給され、
前記第一の差動対の差動入力の他方には、オン状態の前記第六のスイッチを介して前記参照電圧が供給され、
前記第二の差動対の差動入力には、オン状態の前記第一及び第四のスイッチを介して前記第一及び第二の電圧がそれぞれ供給され、
前記第一の容量の一端及び前記第二の容量の一端は、オン状態の前記第三及び第八のスイッチを介して、前記出力端子の電圧が共通に供給され、
前記第一の期間には、
前記第二、第五及び第八のスイッチはいずれもオフ状態とされ、
前記第二の容量は、オン状態の前記第七のスイッチを介して前記第一の差動対の差動入力の他方に接続されるとともに前記参照電圧が供給され、
前記第二の期間には、
前記第一、第三、第四、第六及び第八のスイッチはいずれもオフ状態とされ、
前記第二の差動対の差動入力には、オン状態の前記第二、第五のスイッチを介して前記出力端子の電圧及び前記第三の電圧がそれぞれ供給される、構成としてもよい。
【００３１】
本発明に係る差動増幅器において、前記参照電圧が、前記第三の電圧とされ、前記データ出力期間が、前記第一の期間より前に予備駆動期間を備え、
前記予備駆動期間には、
前記第一及び第二の差動対の差動入力は、それぞれの差動入力の他方に、前記第三の電圧が供給され、それぞれの差動入力の一方に、前記出力端子の電圧が帰還入力され、
前記第二の容量が、前記第三の電圧が供給される前記第一の差動対の差動入力の他方から遮断されるとともに、前記第一の容量と短絡され、前記第一及び第二の容量のそれぞれに前記出力端子の電圧が蓄積される、構成としてもよい。
【００３２】
本発明に係る差動増幅器において、前記制御回路は、
前記第二の差動対の差動入力の一方と、前記第一の電圧を供給する第一の端子と前記出力端子との間にそれぞれ接続された第一及び第二のスイッチと、
前記第一の差動対の差動入力の一方と、前記出力端子との間に接続された第三のスイッチと、
前記第二の差動対の差動入力の他方と、前記第二及び第三の電圧を供給する第二及び第三の端子との間にそれぞれ接続された第四及び第五のスイッチと、
前記第一の差動対の差動入力の他方と、前記参照電圧を供給する第四の端子との間に接続された第六のスイッチと、
前記第一の差動対の差動入力の他方と、前記第二の容量の一端との間に接続された第七のスイッチと、
前記第一の容量の一端と前記第二の容量の一端との間に接続された第八のスイッチと、
を備え、
前記参照電圧が、前記第三の電圧とされ、
前記データ出力期間が、前記第一の期間より前に予備駆動期間を備え、
前記予備駆動期間には、
前記第一、第四及び第七のスイッチはいずれもオフ状態とされ、
前記第一及び第二の差動対の差動入力は、それぞれの差動入力の一方に、オン状態の前記第三及び第二のスイッチを介して前記出力端子の電圧が帰還入力され、それぞれの差動入力の他方に、オン状態の前記第六及び第五のスイッチを介して前記第三の電圧が供給され、前記第一、第二の容量には、オン状態の前記第三及び第八のスイッチを介して前記出力端子の電圧が共通に供給され、
前記第一の期間には、
前記第二、第五、及び第八のスイッチはいずれもオフ状態とされ、
前記第一の差動対の差動入力には、オン状態の前記第三及び第六のスイッチを介して前記出力端子の電圧及び前記第三の電圧がそれぞれ供給され、
前記第二の差動対の差動入力には、オン状態の前記第一及び第四のスイッチを介して前記第一及び第二の電圧がそれぞれ供給され、
前記第二の容量は、オン状態の前記第七のスイッチを介して前記第一の差動対の差動入力の他方に接続されるとともに前記第三の電圧が供給され、
前記第二の期間には、
前記第一、第三、第四、第六及び第八のスイッチはいずれもオフ状態とされ、
前記第二の差動対の差動入力には、オン状態の前記第二及び第五のスイッチを介して、前記出力端子の電圧及び前記第三の電圧がそれぞれ供給される、構成としてもよい。
【００３３】
本発明に係る差動増幅器において、前記第一の差動対の差動入力の一方と、前記第一の容量の一端との間に接続され、オン状態とされる第九のスイッチを更に備えた構成としてもよい。
【００３４】
本発明に係る差動増幅器において、前記増幅段が、前記第一の差動対および第二の差動対の出力対の一方の共通接続点と、他方の共通接続点とに入力対が接続され、前記出力端子に、出力端が接続された差動増幅回路よりなる構成としてもよい。
【００３５】
本発明のさらに他のアスペクトに係る差動増幅器は、第一極性の第一及び第二の差動対と、前記第一及び第二の差動対に共通接続された第二極性の１つの負荷回路と、前記第一及び第二の差動対にそれぞれ電流を供給する第一及び第二の電流源と、第二極性の第三及び第四の差動対と、前記第三及び第四の差動対に共通接続された第一極性の１つの負荷回路と、前記第三及び第四の差動対にそれぞれ電流を供給する第三及び第四の電流源と、を備え、前記第一及び第二の差動対の共通の出力信号を受け、出力が前記出力端子に接続された第一の増幅段と、前記第三及び第四の差動対の共通の出力信号を受け、出力が前記出力端子に接続された第二の増幅段と、を備え、前記第一乃至第四の差動対の差動入力への信号入力を制御する制御回路と、を備えた差動増幅器であって、
前記第一及び前記第三の差動対の差動入力同士がそれぞれ接続され、
前記第二及び前記第四の差動対の差動入力同士がそれぞれ接続され、
前記第一及び第三の差動対の差動入力の第一、第二の共通接続点に一端がそれぞれ接続された第一及び第二の容量を備え、
データ出力期間が第一及び第二の期間を含み、
前記第一の期間には、
前記第一及び第三の差動対の差動入力は、前記出力端子の電圧及び参照電圧がそれぞれ供給されるとともに、前記第一及び第三の差動対の差動入力に接続された第一及び第二の容量に前記出力端子の電圧及び前記参照電圧がそれぞれ蓄積され、前記第二及び第四の差動対の差動入力は、第一及び第二の電圧がそれぞれ供給され、
前記第二の期間には、
前記第一及び第三の差動対の差動入力は、前記出力端子の電圧及び前記参照電圧の供給が遮断され、前記第一及び第二の容量の蓄積電圧がそれぞれ供給され、前記第二及び第四の差動対の差動入力は、前記出力端子の電圧及び第三の電圧が供給される。
【００３６】
本発明に係る差動増幅器において、前記制御回路が、第一乃至第六のスイッチを備え、
前記第二及び第四の差動対の差動入力の第一の共通接続点と、前記第一の電圧を供給する第一の端子と前記出力端子との間にそれぞれ接続された第一及び第二のスイッチと、
前記第一及び第三の差動対の差動入力の第一の共通接続点と出力端子との間に接続された第三のスイッチと、
前記第二及び第四の差動対の差動入力の第二の共通接続点と、前記第二及び第三の電圧を供給する第二及び第三の端子との間にそれぞれ接続された第四及び第五のスイッチと、
前記第一及び第三の差動対の差動入力の第二の共通接続点と、前記参照電圧を供給する第四の端子との間に接続された第六のスイッチを備え、
前記第一の期間には、
前記第二及び第五のスイッチはオフ状態とされ、
前記第一及び第三の差動対の差動入力には、オン状態の前記第三及び第六のスイッチを介して前記出力端子の電圧及び前記参照電圧がそれぞれ供給され、
前記第二及び第四の差動対の差動入力には、オン状態の前記第一及び第四のスイッチを介して前記第一及び第二の電圧がそれぞれ供給され、
前記第二の期間には、
前記第一、第三、第四、及び第六のスイッチはいずれもオフ状態とされ、
前記第二及び第四の差動対の差動入力には、オン状態の前記第二及び第五のスイッチを介して、前記出力端子の電圧及び前記第三の電圧がそれぞれ供給される、構成としてもよい。
【００３７】
本発明に係る差動増幅器において、前記参照電圧が、前記データ出力期間において、前記第一、第二、及び第三の電圧の内のいずれか１つよりなる、構成としてもよい。
【００３８】
本発明に係る差動増幅器において、前記第二の期間における前記出力端子の電圧が、前記第三の電圧に前記第一の電圧と前記第二の電圧の差電圧を加算又は減算した電圧である構成としてもよい。
【００３９】
本発明に係る差動増幅器において、前記第三の電圧が、前記データ出力期間において、前記第一又は第二の電圧よりなる、ようにしてもよい。
【００４０】
本発明のさらに他のアスペクトに係るデジタルアナログ変換器は、前記した本発明に係る差動増幅器を備え、高位側の第一の電位と低位側の第二の電位との間に直列に接続され、タップからｍ個のレベル電圧と２個の参照電圧を出力する抵抗群と、データ信号に基づき、前記２個の参照電圧から前記第一、第二の電圧を選択するとともに、前記ｍ個のレベル電圧から前記第三の電圧を選択して、前記第一、第二、第三の電圧を前記差動増幅器に供給するデコーダと、を備えている。
【００４１】
本発明のさらに他のアスペクトに係るデジタルアナログ変換器は、前記した本発明に係る差動増幅器を備え、高位側の第一の電位と低位側の第二の電位との間に直列に接続され、タップからｍ個のレベル電圧を出力する抵抗群と、データ信号に基づき、前記ｍ個のレベル電圧から前記第一、第二、第三の電圧を選択して前記差動増幅器に供給するデコーダと、を備えている。前記第三の電圧は、前記第一又は第二の電圧よりなる、構成としてもよい。
【００４２】
本発明のさらに他のアスペクトに係るデータドライバは、前記デジタルアナログ変換器を複数個備え、前記抵抗群及びタップから出力される電圧が前記複数個のデジタルアナログ変換器で共有される。
【００４３】
本発明のさらに他のアスペクトに係る表示装置は、階調電圧を入力し、表示素子に接続されるデータ線を駆動する増幅回路を備え、前記増幅回路として、前記した本発明に係る差動増幅器を有する。
【発明の効果】
【００４４】
本発明によれば、素子特性の製造ばらつき等に対して高い電圧精度の出力を可能としている。
【００４５】
また、本発明によれば、多値出力化が可能な差動増幅器により、デコーダに入力する階調電圧数やデコーダを構成するトランジスタ数を削減し、デジタル・アナログ変換器の省面積化を図ることができる。
【発明を実施するための最良の形態】
【００４６】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、各図において、同じ構成要素については、同一の参照符号が付加されている。
【００４７】
図１は、本発明の第一の実施の形態の差動増幅器の構成を示す図である。図１を参照すると、この実施形態に係る差動増幅器は、第一の電流源１２１で駆動される第一の差動対（１０１，１０２）と、第二の電流源１２２で駆動される第二の差動対（１０３，１０４）とが、負荷回路１０に共通接続された構成を有し、第一の差動対の一方のトランジスタ１０１のゲートは、電圧Ｖｒｅｆが与えられた端子Ｔ４と、スイッチＳＷ６を介して接続され、第一の差動対の他方のトランジスタ１０２のゲートは、スイッチＳＷ３を介して、出力端子５に接続される。
【００４８】
第二の差動対の一方のトランジスタ１０３のゲートは、スイッチＳＷ４、ＳＷ５を介して、電圧Ｖ（Ｔ２）、Ｖ（Ｔ３）がそれぞれ与えられた端子Ｔ２、Ｔ３とそれぞれ接続され、第二の差動対の他方のトランジスタ１０４のゲートは、スイッチＳＷ１、ＳＷ２を介して、電圧Ｖ（Ｔ１）が与えられた端子Ｔ１と、出力端子５にそれぞれ接続される。
【００４９】
また、第一の差動対の一方及び他方のトランジスタ１０１、１０２のそれぞれのゲートと低電位側電源ＶＳＳとの間に容量（capacitor）Ｃ２、Ｃ１がそれぞれ接続される。
【００５０】
さらに、第一および第二の差動対の出力端（トランジスタ１０１、１０３の共通ドレイン端）と、出力端子５との間には、増幅段６が接続されている。
【００５１】
負荷回路１０は、具体的な回路構成として、例えばカレントミラー回路（１１１，１１２）から構成される。このカレントミラー回路の入力端（トランジスタ１１２のドレインとゲートの接続ノード）は、第一および第二の差動対の他方のトランジスタ１０２、１０４の共通接続されたドレインに接続され、カレントミラー回路の出力端（トランジスタ１１１のドレイン）が、第一および第二の差動対の一方のトランジスタ１０１、１０３の共通接続されたドレインに接続されている。
【００５２】
図１に示した本実施の形態の差動増幅器は、トランジスタの特性ばらつきに関係なく、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）に応じた電圧を、高精度に出力することができる。以下に、その作用について、図２を参照して説明する。
【００５３】
図２は、１データ出力期間における図１の差動増幅器の各スイッチのオン・オフの制御を示すタイミングチャートである。１データ出力期間は、２つの期間ｔ１、ｔ２に分けられている。図２を参照して、図１の差動増幅器の動作を説明する。
【００５４】
まず、期間ｔ１において、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６がオンとされ、スイッチＳＷ２、ＳＷ５がオフとされる。このとき、第一の差動対（１０１，１０２）は帰還接続の構成となる。すなわち、第一の差動対（１０１，１０２）は、その非反転入力端（トランジスタ１０１のゲート）に参照電圧Ｖｒｅｆが入力され、反転入力端（トランジスタ１０２のゲート）には、出力電圧Ｖｏｕｔが帰還入力される。また第一の差動対（１０１，１０２）に接続された容量Ｃ２、Ｃ１にはそれぞれ参照電圧Ｖｒｅｆ、出力電圧Ｖｏｕｔが蓄積される。このときの出力電圧Ｖｏｕｔは、トランジスタ１０１のゲートに入力される電圧Ｖｒｅｆに応じた電圧となる。ただし、第一の差動対（１０１，１０２）と、第二の差動対（１０３，１０４）は出力対が共通接続されているため、出力電圧Ｖｏｕｔは、第二の差動対（１０３，１０４）の差動入力対に入力される電圧Ｖ（Ｔ２）、Ｖ（Ｔ１）の影響を受け、さらに、回路を構成するトランジスタに特性ばらつきがある場合には、その影響も受ける。
【００５５】
すなわち、期間ｔ１において、出力電圧Ｖｏｕｔは、電圧Ｖｒｅｆ、Ｖ（Ｔ２）、Ｖ（Ｔ１）、および、トランジスタの特性ばらつきの影響を受けた電圧となり、以下の式（１）で表すことができる。
【００５６】
Ｖｏｕｔ＝Ｖｒｅｆ＋ΔＶ            …（１）
【００５７】
ここで、ΔＶは、電圧Ｖｒｅｆからの電圧ずれを表す。
【００５８】
また、第一の差動対（１０１，１０２）と、第二の差動対（１０３，１０４）のそれぞれのトランジスタに流れる電流をＩａ、Ｉｂ、Ｉｃ、Ｉｄすると、期間ｔ１の安定状態では、カレントミラー回路（１１１，１１２）の入出力電流の関係から、次式（２）が成り立つ。
【００５９】
Ｉａ＋Ｉｃ＝Ｉｂ＋Ｉｄ＋ΔＩ        …（２）
【００６０】
但し、ΔＩは、カレントミラー回路（１１１，１１２）のペアトランジスタ間の特性ばらつきによる電流ずれとする。
【００６１】
次に、期間ｔ２において、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６はオフとされ、スイッチＳＷ２、ＳＷ５はオンとされる。
【００６２】
このとき、容量Ｃ２、Ｃ１には、期間ｔ１に蓄積された電圧Ｖｒｅｆ及び電圧（Ｖｒｅｆ＋ΔＶ）がそれぞれ保持され、第一の差動対（１０１，１０２）の差動入力対（トランジスタ１０１、１０２のゲート）には、期間ｔ１と同様に、電圧Ｖｒｅｆと、電圧（Ｖｒｅｆ＋ΔＶ）とが入力されている。
【００６３】
一方、第二の差動対（１０３，１０４）は、非反転入力端（トランジスタ１０３のゲート）と反転入力端（トランジスタ１０４のゲート）に、それぞれ、電圧Ｖ（Ｔ３）と出力電圧Ｖｏｕｔが入力された帰還接続の構成となる。したがって、出力電圧Ｖｏｕｔは、トランジスタ１０３のゲートに入力される電圧Ｖ（Ｔ３）に応じた電圧に変化する。
【００６４】
ところが、第一の差動対（１０１，１０２）は、期間ｔ１、ｔ２を通じて、差動入力対に入力される電圧は同じであり、状態の変化は起きない。このため、期間ｔ２における、第二の差動対（１０３，１０４）の安定状態も、期間ｔ１と、ほぼ同じ状態に保たれる。すなわち、第一の差動対（１０１，１０２）と、第二の差動対（１０３，１０４）のそれぞれのトランジスタに流れる電流の状態が、期間ｔ１、ｔ２で同じ状態に保たれるように作用する。
【００６５】
また、差動入力対へ差動入力される２つの入力電圧と、差動対に流れる電流（差動電流）の関係は、差動対のペアトランジスタが共にドレイン・ソース間電圧変化に対してドレイン電流がほぼ一定に保たれる電圧範囲内であれば、２つの入力電圧が電位差（差動電圧）を保ったまま電位変動をしても、差動対に流れる電流は、変化しないという関係がある。
【００６６】
これは、２つの入力電圧の変化と共に、差動対の共通ソース電位も変化して、差動対のペアトランジスタ間のゲート・ソース間電圧が一定となるように、それぞれ保たれるためである。
【００６７】
したがって期間ｔ１、ｔ２における、第二の差動対（１０３，１０４）への２つの入力電圧は、差動増幅器を構成するトランジスタの特性ばらつきに依存しない次式（３）の関係を満たす。
【００６８】
Ｖ（Ｔ２）−Ｖ（Ｔ１）＝Ｖ（Ｔ３）−Ｖｏｕｔ      …（３）
【００６９】
上式（３）において、左辺および右辺は、それぞれ、期間ｔ１およびｔ２の第二の差動対（１０３，１０４）の差動入力対の入力電圧差を表しており、その関係が、期間ｔ１と期間ｔ２で保持されることを意味する。上式（３）より、出力電圧Ｖｏｕｔは、次式（４）で表される。
【００７０】
Ｖｏｕｔ＝Ｖ（Ｔ３）＋｛Ｖ（Ｔ１）−Ｖ（Ｔ２）｝  …（４）
【００７１】
なお、上式（４）において、｛Ｖ（Ｔ１）−Ｖ（Ｔ２）｝はレベルシフト量とみなしてもよい。
【００７２】
以上より、図１の差動増幅器は、電圧Ｖ（Ｔ３）に対して、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）に応じて、レベルシフトされた電圧を電流増幅して出力することができる。また、トランジスタの特性ばらつきに関係なく高精度な電圧出力を行うことができる。
【００７３】
なお、参照電圧Ｖｒｅｆは、１データ出力期間で一定でありさえすればよく、データ出力期間単位で、異なる電圧としてもよい。例えば、電圧Ｖｒｅｆとして、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）のいずれかを用いることも可能である。
【００７４】
また図１に示した差動増幅器において、容量Ｃ２、Ｃ１は、第一の差動対（１０１，１０２）の差動入力対と、電源ＶＳＳとの間に対で接続されており、電源ノイズやスイッチングノイズ等の影響を抑えて出力電圧Ｖｏｕｔを安定化させ、高精度出力が可能である。
【００７５】
例えば電源ＶＳＳに電源ノイズが発生しても、第一の差動対（１０１，１０２）の差動入力対は、それぞれ容量Ｃ２、Ｃ１を介して電位変動するが、差動入力対間の電位差は変化しないため、出力電圧Ｖｏｕｔへの影響を抑えることができる。
【００７６】
また、スイッチＳＷ３、ＳＷ６をトランジスタスイッチで構成した場合、スイッチノイズが発生する。スイッチノイズは、トランジスタスイッチがオンからオフへ変化するときのチャネル消滅に伴う電荷流入や、容量Ｃ２又はＣ１とトランジスタスイッチとの寄生容量との間で生じる容量結合に起因する。
【００７７】
しかし、トランジスタスイッチＳＷ３、ＳＷ６を同じサイズとし、容量Ｃ２、Ｃ１を同じ容量値とすることで、第一の差動対（１０１，１０２）の差動入力対それぞれのスイッチノイズによる電位変動を等しくして、出力電圧Ｖｏｕｔへの影響を抑えることができる。
【００７８】
なお、容量Ｃ２、Ｃ１に蓄積される電圧Ｖｒｅｆと電圧（Ｖｒｅｆ＋ΔＶ）は、必ずしも等しくないが、それぞれの蓄積電圧の電位差が比較的小さければ、出力電圧Ｖｏｕｔへの影響を十分抑制できる。また、これにより、容量Ｃ２、Ｃ１の容量値を小さくしても、高精度な出力を維持することができる。
【００７９】
これに対して、図２１や図２３に示した従来の差動増幅器のように、差動入力対の一方にだけ容量が接続されている構成の場合、出力電圧Ｖｏｕｔが電源ノイズやスイッチノイズの影響を受けやすく、出力電圧Ｖｏｕｔの高精度化に限界がある。
【００８０】
また、スイッチノイズについて更に補足しておくと、差動対（１０１，１０２）の差動入力対とスイッチＳＷ６、スイッチＳＷ３とのそれぞれの接続点に、ノイズキャンセル回路を備えることで、スイッチノイズの影響を更に抑制できる。本実施例において、ノイズキャンセル回路（図示されない）を、例えばスイッチＳＷ６に対して備える場合、トランジスタスイッチＳＷ６と同極性のトランジスタで構成し、そのドレイン及びソースを、スイッチＳＷ６とトランジスタ１０１のゲートとの接続点に接続し、そのゲートにトランジスタスイッチＳＷ６の制御信号の反転信号を入力する。同様の構成のノイズキャンセル回路を、スイッチＳＷ３とトランジスタ１０２のゲートとの接続点に備えるようにしてもよい。
【００８１】
以上のように、図１の差動増幅器は、トランジスタの特性ばらつきや電源ノイズ、スイッチノイズ等の影響を除去し、高精度な電圧出力を行うことができる。
【００８２】
図１を、逆極性で構成した差動増幅器も同様の作用と効果が得られることは勿論である。すなわち、図１では、第一の差動対（１０１，１０２）と、第二の差動対（１０３，１０４）は、ＮＭＯＳトランジスタで構成され、カレントミラー（１１１、１１２）がＰＭＯＳトランジスタで構成されているが、第一の差動対（１０１，１０２）と、第二の差動対（１０３，１０４）をＰＭＯＳトランジスタで構成し、カレントミラー（１１１、１１２）をＮＭＯＳトランジスタで構成してもよい。
【００８３】
また、図１に示す例では、容量Ｃ２、Ｃ１は、それぞれ一端が第一の差動対の差動入力対と接続され、他端が低電位側電源ＶＳＳに接続されているが、容量Ｃ２、Ｃ１の他端の接続が、低位側電源ＶＳＳの代わりに、高位側電源ＶＤＤもしくは任意の電源でも構わない。これは、後述する他の実施形態についても同様である。
【００８４】
さらに、図１の各スイッチ制御のタイミングチャートは、図２に示すように、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６の制御と、スイッチＳＷ２、ＳＷ５の制御の２種類で制御する最も単純な例として示されている。
【００８５】
しかしながら、スイッチ素子が寄生容量をもち、スイッチング動作時に、その容量結合の影響が無視できない場合には、必要に応じて、各スイッチのスイッチング動作のタイミングを少しずらした制御を行ってもよい。
【００８６】
図３は、図１の差動増幅器の出力変化の様子を示す電圧波形図である。図３には、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）、Ｖｒｅｆは、それぞれ異なる電圧に設定された場合が示されている。
【００８７】
出力電圧Ｖｏｕｔは、
期間ｔ１において、上式（１）となり、
期間ｔ２において、上式（４）となる。
【００８８】
期間ｔ２における電圧Ｖｏｕｔと、Ｖ（Ｔ３）の電位差は、電圧Ｖ（Ｔ１）とＶ（Ｔ２）の電位差に保たれ、上式（３）の関係を満たす。
【００８９】
そして、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）に、適切な電圧を与えることにより、期間ｔ２の電圧Ｖｏｕｔとして、所望の電圧を出力することができる。なお、参照電圧Ｖｒｅｆは、１データ出力期間を通して、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）のいずれかと一致させてもよい。
【００９０】
また、図１の差動増幅器は、入力電圧の数より、出力電圧の数が多くなる多値出力化も可能である。
【００９１】
図４は、図１の差動増幅器による多値出力化の一実施例を説明するための図である。図４（Ａ）は、入出力レベルの関係を示しており、図４（Ｂ）は、４つの出力レベルを２ビットデジタルデータ（Ｄ１，Ｄ０）に関連付けた電圧選択状態の関係を示している。
【００９２】
図４（Ａ）には、入力電圧が、電圧Ｖｎ、Ｖｎ＋１、Ｖａ、Ｖｂ（但し、Ｖａ＝Ｖｎ、Ｖｎ＜Ｖｎ＋１）の３つのレベルの場合を示す。
【００９３】
そして、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）へ電圧Ｖｎ（Ｖａ）、Ｖｎ＋１、Ｖｂを選択的に入力することにより、出力電圧として、Ｖｏ１〜Ｖｏ４の４つのレベルを出力することができる。
【００９４】
具体的には、電圧Ｖｏ１を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖａ，Ｖｂ，Ｖｎ）と選択すると、上式（４）より、
Ｖｏ１＝Ｖｎ−（Ｖｂ−Ｖａ）    …（５）
となる。
【００９５】
すなわち、電圧Ｖｏ１は、電圧Ｖｎから、電位差（Ｖｂ−Ｖａ）だけ、低電位側へレベルシフトされた電圧となる。
【００９６】
また、電圧Ｖｏ２を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｂ，Ｖａ，Ｖｎ）
と選択すると、
Ｖｏ２＝Ｖｎ＋（Ｖｂ−Ｖａ）      …（６）
となる。
【００９７】
すなわち、電圧Ｖｏ２は、電圧Ｖｎから、電位差（Ｖｂ−Ｖａ）だけ、高電位側へレベルシフトされた電圧となる。
【００９８】
また、電圧Ｖｏ３を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖａ，Ｖｂ，Ｖｎ＋１）
と選択すると、
Ｖｏ３＝Ｖｎ＋１−（Ｖｂ−Ｖａ）    …（７）
となる。
【００９９】
すなわち、電圧Ｖｏ３は、電圧Ｖｎ＋１から、電位差（Ｖｂ−Ｖａ）だけ、低電位側へレベルシフトされた電圧となる。
【０１００】
また、電圧Ｖｏ４を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｂ，Ｖａ，Ｖｎ＋１）
と選択すると、
Ｖｏ４＝Ｖｎ＋１＋（Ｖｂ−Ｖａ）    …（８）
となる。
【０１０１】
すなわち、電圧Ｖｏ４は、電圧Ｖｎ＋１から、電位差（Ｖｂ−Ｖａ）だけ、高電位側へレベルシフトされた電圧となる。
【０１０２】
以上より、３つの入力電圧Ｖｎ（Ｖａ）、Ｖｎ＋１、Ｖｂに対して、４つのレベルＶｏ１、Ｖｏ２、Ｖｏ３、Ｖｏ４の電圧出力が可能である。
【０１０３】
なお、図４（Ａ）において、Ｖｂ、Ｖａの電位差が、Ｖｎ＋１、Ｖｎの電位差の１／４になるように設定すると、４つの出力レベルを電位差（Ｖｂ−Ｖａ）の等間隔のレベルにすることができる。
【０１０４】
また、図４（Ｂ）に示すように、２ビットデジタルデータ（Ｄ１，Ｄ０）によって、４つの電圧Ｖｏ１〜Ｖｏ４を選択出力することも可能である。
【０１０５】
なお、図４（Ａ）、図４（Ｂ）において、各出力レベルは、電圧Ｖｎ＋１、Ｖｎに電位差（Ｖｂ−Ｖａ）が加算、及び減算された電圧レベルとなっており、ｍ個の入力電圧から、最隣接の２つのレベルを電圧Ｖｎ＋１、Ｖｎとして選択して４つの出力レベルを生成すれば、２ｍ個の電圧レベルを出力することができる。なお図４（Ａ）ではＶａ＝Ｖｎとした例を示したが、電圧Ｖａ、Ｖｂは任意に設定することができる。
【０１０６】
図５は、図１の差動増幅器による多値出力の図４とは別の実施例を説明するための図である。
【０１０７】
図５（Ａ）は、入出力レベルの関係を示し、図５（Ｂ）は、４つの出力レベルを２ビットデジタルデータ（Ｄ１，Ｄ０）に関連付けた電圧選択状態の関係を示す。図５（Ａ）には、入力電圧が電圧Ｖｎ、Ｖｎ＋１（但し、Ｖｎ＜Ｖｎ＋１）の２つのレベルの場合を示す。そして、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）へ電圧Ｖｎ、Ｖｎ＋１を選択的に入力することにより、出力電圧として、Ｖｏ１〜Ｖｏ４の４つのレベルを出力することができる。
【０１０８】
具体的には、電圧Ｖｏ１を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｎ，Ｖｎ＋１，Ｖｎ）と選択すると、上式（４）より、
Ｖｏ１＝Ｖｎ−（Ｖｎ＋１−Ｖｎ）      …（９）
となる。
【０１０９】
すなわち、電圧Ｖｏ１は、電圧Ｖｎから、電位差（Ｖｎ＋１−Ｖｎ）だけ、低電位側へレベルシフトされた電圧となる。
【０１１０】
また、電圧Ｖｏ２を出力する場合に
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｎ，Ｖｎ＋１，Ｖｎ＋１）
と選択すると、
Ｖｏ２＝Ｖｎ＋１−（Ｖｎ＋１−Ｖｎ）
＝Ｖｎ                            …（１０）
となる。
【０１１１】
すなわち、電圧Ｖｏ２は、電圧Ｖｎ＋１から、電位差（Ｖｎ＋１−Ｖｎ）だけ、低電位側へレベルシフトされた電圧で、電圧Ｖｎと同電位となる。
【０１１２】
また、電圧Ｖｏ３を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｎ＋１，Ｖｎ，Ｖｎ）
と選択すると、
Ｖｏ３＝Ｖｎ＋（Ｖｎ＋１−Ｖｎ）
＝Ｖｎ＋１                        …（１１）
となる。
【０１１３】
すなわち、電圧Ｖｏ３は、電圧Ｖｎから、電位差（Ｖｎ＋１−Ｖｎ）だけ、高電位側へレベルシフトされた電圧で、電圧Ｖｎ＋１と同電位となる。
【０１１４】
また、電圧Ｖｏ４を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｎ＋１，Ｖｎ，Ｖｎ＋１）
と選択すると、
Ｖｏ４＝Ｖｎ＋１＋（Ｖｎ＋１−Ｖｎ）      …（１２）
となる。
【０１１５】
すなわち、電圧Ｖｏ４は、電圧Ｖｎ＋１から、電位差（Ｖｎ＋１−Ｖｎ）だけ、高電位側へレベルシフトされた電圧となる。
【０１１６】
以上より、２つの入力電圧に対して、４つのレベルの電圧出力が可能である。なお、図５（Ａ）、図５（Ｂ）において、４つの出力レベルは電位差（Ｖｎ＋１−Ｖｎ）の等間隔のレベルとなる。
【０１１７】
また、図５（Ｂ）に示すように、２ビットデジタルデータ（Ｄ１，Ｄ０）によって、４つの電圧Ｖｏ１〜Ｖｏ４を選択出力することも可能である。
【０１１８】
なお図５（Ａ）、図５（Ｂ）において、ｍ個の入力電圧から、最隣接の２つのレベルを選択して４つの出力レベルを生成すれば、２ｍ個の電圧レベルを出力することができる。また、任意の２つのレベルを選択して４つの出力レベルを生成すれば、最大でｍの２乗個の電圧レベルを出力することができる。
【０１１９】
図６は、図１の差動増幅器による多値出力の更に別の実施例を説明するための図である。
【０１２０】
図６（Ａ）は、入出力レベルの関係を示し、図６（Ｂ）は、４つの出力レベルを２ビットデジタルデータ（Ｄ１，Ｄ０）に関連付けた電圧選択状態の関係を示す。
【０１２１】
図６（Ａ）においても、図５（Ａ）と同様に、入力電圧が電圧Ｖｎ、Ｖｎ＋１の２つのレベルの場合を示す。そして図６（Ｂ）に示すように、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）へ電圧Ｖｎ、Ｖｎ＋１を選択的に入力することにより、Ｖｏ１〜Ｖｏ４の４つのレベルを出力することができる。
【０１２２】
このとき、Ｖｏ１，Ｖｏ４については、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）の選択条件は図５（Ｂ）と同様であり、同じ出力レベルとなる。
【０１２３】
Ｖｏ２、Ｖｏ３については、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）の選択条件は、図５（Ｂ）と異なるので、以下では、図６においてＶｏ２とＶｏ３を出力する場合について説明する。
【０１２４】
具体的には、電圧Ｖｏ２を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｎ，Ｖｎ，Ｖｎ）
と選択すると、
Ｖｏ２＝Ｖｎ−（Ｖｎ−Ｖｎ）
＝Ｖｎ                              …（１３）
となる。
【０１２５】
すなわち、電圧Ｖｏ２は、電圧Ｖｎから、電位差ゼロだけレベルシフトされた電圧で、電圧Ｖｎと同電位となる。
【０１２６】
また、電圧Ｖｏ３を出力する場合に、
（Ｖ（Ｔ１），Ｖ（Ｔ２），Ｖ（Ｔ３））＝（Ｖｎ＋１，Ｖｎ＋１，Ｖｎ＋１）
と選択すると、
Ｖｏ３＝Ｖｎ＋１＋（Ｖｎ＋１−Ｖｎ＋１）
＝Ｖｎ＋１                          …（１４）
となる。すなわち、電圧Ｖｏ３は、電圧Ｂから電位差ゼロだけレベルシフトされた電圧で電圧Ｖｎ＋１と同電位となる。
【０１２７】
以上より２つの入力電圧に対して、４つのレベルの電圧出力が可能である。なお４つの出力レベルは電位差（Ｖｎ＋１−Ｖｎ）の等間隔のレベルとなる。
【０１２８】
また、図６（Ｂ）に示すように、２ビットデジタルデータ（Ｄ１，Ｄ０）によって、４つの電圧Ｖｏ１〜Ｖｏ４を選択出力することも可能である。
【０１２９】
なお、図６（Ａ）、図６（Ｂ）においても、ｍ個の入力電圧から、最隣接の２つのレベルを選択して４つの出力レベルを生成すれば、２ｍ個の電圧レベルを出力することができる。また、任意の２つのレベルを選択して４つの出力レベルを生成すれば、最大でｍの２乗個の電圧レベルを出力することができる。
【０１３０】
図７は、図１の差動増幅器を用いて図４の入出力レベルの関係を実現するデジタル・アナログ変換器の一実施例の構成を示す図である。図７において、回路３０（多値出力差動増幅回路）として、図１を参照して説明した実施の形態の差動増幅器を用いている。
【０１３１】
回路３０へ選択入力されるｍ個の電圧Ｖ１〜Ｖｍは、電源電圧ＶＨ、ＶＬの間に直列形態で接続された複数の抵抗素子Ｒ０〜Ｒｍ間の接続端子で生成され、各電圧は、スイッチ群３１のスイッチＳＷ３１〜ＳＷ３ｍで選択されて、端子Ｔ３へ出力される。
【０１３２】
また抵抗素子Ｒ１は抵抗素子Ｒａ、Ｒｂよりなり、Ｒ０、Ｒａ間の接続端子から生成される電圧Ｖａ（但しＶａ＝Ｖ１）、及び、Ｒａ、Ｒｂ間の接続端子から生成される電圧Ｖｂは、スイッチ群３１のスイッチＳＷ１ａ、ＳＷ２ａ及びＳＷ１ｂ、ＳＷ２ｂで選択されて、端子Ｔ１、Ｔ２へ出力される。
【０１３３】
なお、回路３０には、スイッチ制御信号が入力され、図１のスイッチＳＷ１〜ＳＷ６のオン・オフ制御が行われる。
【０１３４】
また、スイッチ群３１には、選択信号が入力され、選択信号に応じた電圧レベルが端子Ｔ１、Ｔ２、Ｔ３へ出力される。選択信号としては、映像データなどのデジタルデータ信号を用いることができる。
【０１３５】
図７のデジタル・アナログ変換器において、回路３０（図１の差動増幅器）は、（ｍ＋１）個の電圧Ｖ１〜Ｖｍ及びＶｂを選択的に入力することができるので、図４で説明したように、最大で２ｍ個の電圧レベルを出力することができる。
【０１３６】
このように、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）への入力として、（ｍ＋１）個の電圧を、適宜に選択することで、入力電圧数よりも多数のレベル電圧を出力することができる。なお、図７では、電圧Ｖａ、Ｖｂの生成を抵抗素子Ｒ１で行ったが、抵抗素子Ｒ１以外の任意の抵抗素子で生成してもよい。
【０１３７】
以上のように、図１の差動増幅器を用いた図７のデジタル・アナログ変換器は、少ない入力電圧数で、多数の出力電圧を得ることができるため、入力電圧を選択するスイッチが少なく、同じ出力レベル数の従来回路よりも回路規模を小さくすることができる。
【０１３８】
図８は、図１の差動増幅器を用いて図５及び図６の入出力レベルの関係を実現するデジタル・アナログ変換器の一実施例の構成を示す図である。図８において、回路３０（多値出力差動増幅回路）として、図１を参照して説明した実施の形態の差動増幅器を用いている。
【０１３９】
回路３０へ選択入力されるｍ個の電圧Ｖ１〜Ｖｍは、電源電圧ＶＨ、ＶＬの間に直列形態で接続された複数の抵抗素子Ｒ０〜Ｒｍ間の接続端子で生成され、各電圧は、スイッチ群３２のＳＷ１１〜ＳＷ１ｍ、ＳＷ２１〜ＳＷ２ｍで選択されて、２つの端子Ｔ１、Ｔ２へ出力される。
【０１４０】
また端子Ｔ１、Ｔ２へ出力された電圧は、スイッチ群３３でいずれか一方が選択されて端子Ｔ３に出力される。
【０１４１】
なお、回路３０には、スイッチ制御信号が入力され、図１のスイッチＳＷ１〜ＳＷ６の制御を行う。
【０１４２】
また、スイッチ群３２、３３には、選択信号が入力され、選択信号に応じた電圧レベルが端子Ｔ１、Ｔ２、Ｔ３へ出力される。選択信号としては、映像データなどのデジタルデータ信号を用いることができる。
【０１４３】
また図８のデジタル・アナログ変換器において、回路３０（図１の差動増幅器）は、ｍ個の電圧Ｖ１〜Ｖｍを選択的に入力することができるので、図５や図６で説明したように、最隣接の２つのレベルを選択入力する場合には、２ｍ個の電圧レベルを出力することができ、また任意の２つのレベルを選択入力する場合には最大でｍの２乗個の電圧レベルを出力することができる。
【０１４４】
このように、Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）への入力として、ｍ個の電圧Ｖ１〜Ｖｍを、適切に選択することで、入力電圧数よりも多数のレベル電圧を出力することができる。
【０１４５】
以上のように、図１の差動増幅器を用いた図８のデジタル・アナログ変換器は、少ない入力電圧数で、多数の出力電圧を得ることができるため、入力電圧を選択するスイッチが少なく、同じ出力レベル数の従来回路よりも回路規模を小さくすることができる。
【０１４６】
図９は、図１の差動増幅器の変更例を示す図である。図１において、常に、Ｖ（Ｔ３）＝Ｖ（Ｔ１）としたときの構成を示している。
【０１４７】
図９に示した差動増幅器は、図１からの変更点として、図１の端子Ｔ３を取り去って、スイッチＳＷ５を、端子Ｔ１、Ｔ２間に接続したことである。それ以外の構成は、図１に示した構成と同様である。
【０１４８】
またスイッチＳＷ１〜ＳＷ６の制御は、図２に示すようにオン・オフが制御される。
【０１４９】
図９の差動増幅器では、出力電圧Ｖｏｕｔは、上式（４）に、Ｖ（Ｔ３）＝Ｖ（Ｔ１）を代入して次式（１５）で表される。
【０１５０】
Ｖｏｕｔ＝２・Ｖ（Ｔ１）−Ｖ（Ｔ２）                …（１５）
【０１５１】
上式（１５）より、出力電圧Ｖｏｕｔは、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分する電圧となる。
【０１５２】
すなわち、図９の差動増幅器は、トランジスタの特性ばらつきに関係なく、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対２に外分した電圧を出力電圧Ｖｏｕｔとして高精度に出力することができる。
【０１５３】
なお、図９の差動増幅器による多値出力化の実施例は、図６と同様となる。
【０１５４】
図１０は、図９の差動増幅器を用いて図６の入出力レベルの関係を実現するデジタル・アナログ変換器の一実施例の構成を示す図である。図１０において、図９の差動増幅器は、回路３０'として用いる。この場合、図１０に示す構成は、図８の構成から、端子Ｔ３およびスイッチ群３３を取り去った構成となる。
【０１５５】
図１０のデジタル・アナログ変換器においても、回路３０'（図９の差動増幅器）は、ｍ個の電圧Ｖ１〜Ｖｍを選択的に入力することができるので、最隣接の２つのレベルを選択入力する場合には、２ｍ個の電圧レベルを出力することができ、また任意の２つのレベルを選択入力する場合には最大でｍの２乗個の電圧レベルを出力することができる。
【０１５６】
このように、Ｖ（Ｔ１）、Ｖ（Ｔ２）への入力として、ｍ個の電圧Ｖ１〜Ｖｍを、適切に選択することで、入力電圧数よりも多数のレベル電圧を出力することができる。
【０１５７】
以上のように、図９の差動増幅器を用いた図１０のデジタル・アナログ変換器も、少ない入力電圧数で、多数の出力電圧を得ることができるため、入力電圧を選択するスイッチが少なく、同じ出力レベル数の従来回路よりも回路規模を小さくすることができる。
【０１５８】
図１１は、図１に示した差動増幅器の変形例を示す図である。図１１に示す実施形態は、図１の増幅段６を増幅段７に変更している。図１１において、増幅段７は、第一の差動対（１０１，１０２）および第二の差動対（１０３，１０４）の出力対の一方の共通接続点と、他方の共通接続点とに入力対が接続され、出力端子５に出力端が接続された差動増幅段である。増幅段７の作用は、図１の増幅段６と同様である。
【０１５９】
図１２は、図１に示す差動増幅器と、その逆極性で構成された差動増幅器とを組み合わせた構成である。図１２を参照すると、ＮＭＯＳの第一及び第二の差動対（１０１、１０２）、（１０３、１０４）と、第一及び第二の差動対に共通接続されたＰＭＯＳの１つの負荷回路（１１１、１１２）と、第一及び第二の差動対にそれぞれ電流を供給する第一及び第二の電流源（１２１、１２２）と、ＰＭＯＳの第三及び第四の差動対（２０１、２０２）、（２０３、２０４）と、第三及び第四の差動対に共通接続されたＮＭＯＳの１つの負荷回路（２１１、２１２）と、第三及び第四の差動対にそれぞれ電流を供給する第三及び第四の電流源（２２６、２２７）と、第一及び第二の差動対の共通の出力信号を受ける第一の増幅段（６）と、第三及び第四の差動対の共通の出力信号を受ける第二の増幅段（１６）と、を備えている。第一の差動対（１０１、１０２）及び第三の差動対（２０１、２０２）の差動入力同士がそれぞれ接続され、第二の差動対（１０３、１０４）及び第四の差動対（２０３、２０４）の差動入力同士がそれぞれ接続されている。
【０１６０】
データ出力期間の第一の期間には、第二及び第四の差動対の差動入力には、オン状態の第一、第四のスイッチ（ＳＷ１、ＳＷ４）を介して、第一及び第二の入力端子Ｔ１、Ｔ２の電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）がそれぞれ入力され、第一及び第三の差動対の差動入力には、オン状態の第三、第六のスイッチ（ＳＷ３、ＳＷ６）を介して、出力端子（５）の電圧及び参照電圧Ｖｒｅｆがそれぞれ入力される。また第一及び第三の差動対の差動入力には１端が低電位側電源ＶＳＳに接続された容量Ｃ１、Ｃ２の他端がそれぞれ接続されており、容量Ｃ１、Ｃ２に出力端子の電圧及び参照電圧Ｖｒｅｆをそれぞれ蓄積する。
【０１６１】
第二の期間には、第一、第三、第四、第六のスイッチはいずれもオフ状態とされ、第二及び第四の差動対の差動入力の一方は、オン状態の第二のスイッチ（ＳＷ２）を介して、出力端子（５）に接続され、第二及び第四の差動対の差動入力の他方は、オン状態の第五のスイッチ（ＳＷ５）を介して第三の入力端子（Ｔ３）に接続される。
【０１６２】
図１２において、ＮＭＯＳ第一の差動対（１０１，１０２）およびＮＭＯＳ第二の差動対（１０３，１０４）は、ＰＭＯＳ第一の差動対（２０１，２０２）およびＰＭＯＳ第二の差動対（２０３，２０４）とそれぞれ入力対同士が共通に接続されているため、スイッチＳＷ１〜ＳＷ６および容量Ｃ１、Ｃ２を２つの差動増幅器それぞれに備える必要はなく、共有することができる。
【０１６３】
なお、図１２では、増幅段６と１６を個別に設けた構成を示しているが、増幅段６と１６が、浮遊電流源（floating current source）等の連絡段等で結合されて相互作用を生じる構成であってもよいことは勿論である。
【０１６４】
図１３は、図１に示した差動増幅器の応用例を示す図である。図１３に示す実施形態は、図１の端子Ｔ４に入力される参照電圧Ｖｒｅｆを端子Ｔ３に入力される電圧Ｖ（Ｔ３）と一致させた構成である。
【０１６５】
図１４は、１データ出力期間における図１３の差動増幅器の各スイッチのオン・オフの制御を示すタイミングチャートの一実施例で、図１３の差動増幅器のスルーレートを向上させる制御方法である。以下に、その作用について、図１３、図１４を参照して説明する。
【０１６６】
図１４において、１データ出力期間は、３つの期間ｔ０、ｔ１、ｔ２に分けられている。
【０１６７】
まず、期間ｔ０において、スイッチＳＷ１、ＳＷ４がオフとされ、スイッチＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６がオンとされる。このとき、第一の差動対（１０１，１０２）及び第二の差動対（１０３，１０４）は共に帰還接続の構成となる。すなわち、第一、第二の差動対は、その非反転入力端（トランジスタ１０１、１０３のゲート）に電圧Ｖ（Ｔ３）が入力され、反転入力端（トランジスタ１０２、１０４のゲート）に出力電圧Ｖｏｕｔが帰還入力される。したがって、図１３の差動増幅器においては、第一、第二の差動対が共にスルーレートに寄与するため、第一、第二の差動対の一方しか帰還接続されない構成に比べ、スルーレートが向上し高速動作となる。このときの出力電圧Ｖｏｕｔは、電圧Ｖ（Ｔ３）がオフセットも含めて増幅出力される。
【０１６８】
次に、期間ｔ１において、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６がオンとされ、スイッチＳＷ２、ＳＷ５がオフとされる。このときの制御は、図１の差動増幅器における図２の期間ｔ１の制御と同様であり、図１と同様の作用となる。ただし図１３では電圧Ｖｒｅｆ＝Ｖ（Ｔ３）であるので、出力電圧Ｖｏｕｔは上式（１）より、電圧Ｖ（Ｔ３）からΔＶだけずれた電圧となり、以下の式（１６）で表される。
【０１６９】
Ｖｏｕｔ＝Ｖ（Ｔ３）＋ΔＶ              …（１６）
【０１７０】
次に、期間ｔ２において、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６はオフとされ、スイッチＳＷ２、ＳＷ５はオンとされる。このときの制御も、図１の差動増幅器における図２の期間ｔ２の制御と同様であり、図１と同様の作用となる。このときの出力電圧Ｖｏｕｔは上式（４）で表される。
【０１７１】
すなわち、図１３の差動増幅器を、図１４のスイッチ制御で動作させた場合にも、図１と同様に、トランジスタの特性ばらつきや電源ノイズ、スイッチノイズ等の影響を除去し、高精度な電圧出力を行うことができる。
【０１７２】
図１４のスイッチ制御の特徴は、期間ｔ０を設け、この期間ｔ０に、第一、第二の差動対をスルーレートに寄与させて、高速動作をさせる点である。
【０１７３】
期間ｔ０では、高速動作となるため、出力電圧Ｖｏｕｔの電圧変化が大きい場合でも、期間ｔ０を比較的短い期間に設定することができる。
【０１７４】
また、期間ｔ１も、出力電圧Ｖｏｕｔが比較的小さい電位差ΔＶしか変化しないため、短い期間に設定することができる。
【０１７５】
一方、図２のスイッチ制御の場合、図２の期間ｔ１は、出力電圧Ｖｏｕｔの電圧変化が大きい場合、長い期間を設定しなければならない。
【０１７６】
したがって、図１４の２つの期間ｔ０、ｔ１の合計を、図２の期間ｔ１よりも短い期間に設定することも可能となる。
【０１７７】
なお、図１４の２つの期間ｔ０、ｔ１及び図２の期間ｔ１は、それぞれオフセットキャンセルの準備期間に相当する。したがって、図１４のスイッチ制御は、オフセットキャンセルの準備期間の短縮にも有効である。
【０１７８】
図１５は、図１に示した差動増幅器の別の応用例を示す図である。図１５に示す実施形態は、図１の差動増幅器に、スイッチＳＷ７、ＳＷ８、ＳＷ９を付加した構成である。スイッチＳＷ７は、第一の差動対のトランジスタ１０１のゲートとスイッチＳＷ６の接続点と、容量Ｃ２との間に接続される。スイッチＳＷ８は、第一の差動対のトランジスタ１０２のゲートとスイッチＳＷ３の接続点と、容量Ｃ１との間に接続される。スイッチＳＷ９は、スイッチＳＷ７と容量Ｃ２の接続点と、スイッチＳＷ８と容量Ｃ１の接続点との間に接続される。なお、スイッチＳＷ８は常時オンとされる。
【０１７９】
図１６は、１データ出力期間における図１５の差動増幅器の各スイッチのオン・オフの制御を示すタイミングチャートの一実施例を示す図であり、容量Ｃ２による入力インピーダンスの影響を低減させる制御が行われる。
【０１８０】
図１の差動増幅器は、参照電圧Ｖｒｅｆが出力期間単位で変化する場合には、外部から端子Ｔ４を介して、容量Ｃ２へ十分な電荷供給が必要であり、入力インピーダンスが低い構成となる。図１の差動増幅回路を用いた図７、図８、図１０のデジタル・アナログ変換器において、参照電圧Ｖｒｅｆを、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）のいずれかと一致させる場合には、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）を生成する抵抗ストリングの電流を増加させなければならず、消費電力の増加を招く。
【０１８１】
これに対して、端子Ｔ４を介した容量Ｃ２への電荷供給を抑えることのできる構成及び制御の一例が、図１５及び図１６に示した例である。以下、図１６の制御による図１５の差動増幅器の動作について説明する。
【０１８２】
図１６において、１データ出力期間は、３つの期間ｔ０、ｔ１、ｔ２に分けられている。
【０１８３】
まず、期間ｔ０において、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６、ＳＷ９がオンとされ、スイッチＳＷ２、ＳＷ５、ＳＷ７がオフとされる。このときの図１５の接続状態は、容量Ｃ２が端子Ｔ４から遮断され、スイッチＳＷ９を介して、容量Ｃ１とともに出力端子５に接続される。容量Ｃ２の接続以外は、図１の差動増幅器の図２の期間ｔ１と等価な状態となっている。
【０１８４】
したがって、期間ｔ０における出力電圧Ｖｏｕｔは、上式（１）の（Ｖｒｅｆ＋ΔＶ）となる。容量Ｃ１、Ｃ２には、増幅出力されたＶｏｕｔが供給され蓄積される。
【０１８５】
次に、期間ｔ１において、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６、ＳＷ７がオンとされ、スイッチＳＷ２、ＳＷ５、ＳＷ９がオフとされる。このときの図１５の差動増幅器における接続状態は、図１の差動増幅器における図２の期間ｔ１と等価な状態であり、図１と同様の作用となる。このとき、容量Ｃ２は、出力端子５から遮断され、端子Ｔ４に接続されるため、容量Ｃ２の蓄積電圧は、（Ｖｒｅｆ＋ΔＶ）からＶｒｅｆに変化する。このため、容量Ｃ２には、外部から端子Ｔ４を介して電位差ΔＶを変化させるための電荷が供給される。電位差ΔＶは、比較的小さいので、外部からの電荷供給量は、図１の差動増幅器に比べて小さくすることができる。
【０１８６】
次に、期間ｔ２において、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６、ＳＷ９はオフとされ、スイッチＳＷ２、ＳＷ５、ＳＷ７はオンとされる。このときの図１５の接続状態は、図１の差動増幅器における図２の期間ｔ２と等価な状態であり、図１と同様の作用となる。このときの出力電圧Ｖｏｕｔは上式（４）で表される。
【０１８７】
すなわち、図１５の差動増幅器を図１６のスイッチ制御で動作させた場合も、図１と同様にトランジスタの特性ばらつきや電源ノイズ、スイッチノイズ等の影響を除去し、高精度な電圧出力を行うことができる。
【０１８８】
また、期間ｔ０において、出力電圧Ｖｏｕｔを容量Ｃ２に一旦蓄積することにより、外部から端子Ｔ４を介して容量Ｃ２に供給する電荷量を減らすことができる。そのため、図７、図８、図１０のデジタル・アナログ変換器の回路３０又は回路３０’に図１５の差動増幅器を用いた場合、消費電力の増加を抑えることができる。
【０１８９】
なお、図１５において、スイッチＳＷ８は、スイッチＳＷ３、ＳＷ６がオンからオフへ変化するときに生じるスイッチノイズの影響を抑えるために設けている。スイッチノイズは、第一差動対（１０１，１０２）の差動入力のそれぞれに接続される容量素子やトランジスタの寄生容量を同じにすることにより抑制できるため、スイッチＳＷ８は、スイッチＳＷ７の寄生容量と同じ寄生容量となるものを備えるのが望ましい。
【０１９０】
図１７は、図１に示した差動増幅器の更に別の応用例を示す図である。図１７に示す実施形態は、図１３と図１５を組み合わせた構成で、図１の端子Ｔ４に入力される参照電圧Ｖｒｅｆを端子Ｔ３に入力される電圧Ｖ（Ｔ３）と一致させ、更にスイッチＳＷ７、ＳＷ８、ＳＷ９を付加した構成である。スイッチＳＷ７は、第一の差動対のトランジスタ１０１のゲートとスイッチＳＷ６の接続点と、容量Ｃ２との間に接続される。スイッチＳＷ８は、第一の差動対のトランジスタ１０２のゲートとスイッチＳＷ３の接続点と、容量Ｃ１との間に接続される。スイッチＳＷ９は、スイッチＳＷ７と容量Ｃ２の接続点と、スイッチＳＷ８と容量Ｃ１の接続点との間に接続される。なお、スイッチＳＷ８は常時オンとされる。
【０１９１】
図１８は、１データ出力期間における図１７の差動増幅器の各スイッチのオン・オフの制御を示すタイミングチャートの一実施例であり、容量Ｃ２による入力インピーダンスの影響を低減させるとともに、スルーレートを向上させてオフセットキャンセルの準備期間を短縮する。
【０１９２】
以下に、図１８の制御による図１７の差動増幅器の動作について説明する。図１８において、１データ出力期間は、３つの期間ｔ０、ｔ１、ｔ２に分けられている。
【０１９３】
まず、期間ｔ０において、スイッチＳＷ１、ＳＷ４、ＳＷ７がオフとされ、スイッチＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６、ＳＷ９がオンとされる。このときの図１７の差動増幅器は、第一及び第二の差動対が共に帰還接続され、出力電圧Ｖｏｕｔは電圧Ｖ（Ｔ３）がオフセットを含んで増幅出力される。また容量Ｃ２は、容量Ｃ１とともに出力端子５に接続されて出力電圧Ｖｏｕｔが蓄積される。
【０１９４】
次に、期間ｔ１において、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６、ＳＷ７がオンとされ、スイッチＳＷ２、ＳＷ５、ＳＷ９がオフとされる。このときの図１７の接続状態は、図１の差動増幅器における図２の期間ｔ１と等価な状態であり、図１と同様の作用となる。ただし、図１７において、電圧Ｖｒｅｆ＝Ｖ（Ｔ３）であるため、出力電圧Ｖｏｕｔは、上式（１６）で与えられる。また、容量Ｃ２は、出力端子５から遮断され、端子Ｔ３（Ｔ４）に接続されるため、容量Ｃ２の蓄積電圧は、オフセットを含むＶ（Ｔ３）から入力電圧Ｖ（Ｔ３）に変化する。このため、容量Ｃ２に、外部から端子Ｔ３（Ｔ４）を介して供給される電荷は、オフセット電圧分だけでよく、非常にわずかとなる。
【０１９５】
次に、期間ｔ２において、スイッチＳＷ１、ＳＷ３、ＳＷ４、ＳＷ６、ＳＷ９はオフとされ、スイッチＳＷ２、ＳＷ５、ＳＷ７はオンとされる。このときの図１７の接続状態は、図１の差動増幅器における図２の期間ｔ２と等価な状態であり、図１と同様の作用となる。このときの出力電圧Ｖｏｕｔは上式（４）で表される。
【０１９６】
すなわち、図１７の差動増幅器を図１８のスイッチ制御で動作させた場合も、図１と同様にトランジスタの特性ばらつきや電源ノイズ、スイッチノイズ等の影響を除去し、高精度な電圧出力を行うことができる。
【０１９７】
また、期間ｔ０に、第一、第二の差動対を帰還接続することで、高速動作させることができ、期間ｔ０を比較的短い期間に設定することができる。
【０１９８】
また、期間ｔ１も出力電圧Ｖｏｕｔが比較的小さい電位差ΔＶしか変化しないため、短い期間に設定することができる。これにより、図１３、図１４と同様に、オフセットキャンセルの準備期間を短縮することができる。
【０１９９】
また、期間ｔ０において、出力電圧Ｖｏｕｔを容量Ｃ２に一旦蓄積することにより、外部から端子Ｔ３（Ｔ４）を介して容量Ｃ２に供給する電荷量を減らすことができる。そのため、図７、図８、図１０のデジタル・アナログ変換器の回路３０又は回路３０’に図１７の差動増幅器を用いた場合、消費電力の増加を抑えることができる。
【０２００】
以上、図１３乃至図１８に、図１の差動増幅器の応用例を示したが、図９、図１１、図１２の差動増幅器に対しても同様の応用が可能であることは勿論である。
【０２０１】
図１９は、本発明の別の実施例として、表示装置のデータドライバの構成を示す図であり、図７、図８、図１０のデジタル・アナログ変換器を適用した例を示す図である。
【０２０２】
図１９を参照すると、図１９の表示装置のデータドライバは、複数の抵抗素子で構成された抵抗ストリングよりなる階調電圧発生回路２００と、複数個のデジタル・アナログ変換器３００と、を少なくとも備えて構成される。各デジタル・アナログ変換器３００は、図７、図８、図１０のスイッチ群３１、３２等のデコーダと、図１、図９、図１１、図１２、図１３、図１５、図１７のいずれかの差動増幅器３０、３０'を備える。上記デコーダは、映像デジタルデータ信号に応じて、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）、Ｖ（Ｔ３）を選択し差動増幅器３０に入力する。または、映像データ信号に応じて、電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択し差動増幅器３０'に入力する。また上記差動増幅器は、各デジタルアナログ変換器３００に対して共通の制御信号により各スイッチが制御される。
【０２０３】
図１９に示したデータドライバは、本発明の差動増幅器及びデジタル・アナログ変換器により構成されており、多値出力化が可能である。このため、階調電圧発生回路２００で生成する階調電圧数を、図２０の構成よりも減らすことができ、各デコーダの回路規模が小さくなることから、省面積化すなわち低コスト化を可能としている。そして図１９のデータドライバを用いた表示装置の低コスト化が実現できることは勿論である。
【０２０４】
また、各差動増幅器は、トランジスタの特性ばらつきや電源ノイズ、スイッチノイズ等の影響を除去し、高精度な電圧出力を行うことができる。
【０２０５】
なお、本発明のデータドライバは、表示装置に限らず、高性能な多出力ドライバとしても用いることができる。
【０２０６】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。単結晶シリコンを用いたＬＳＩは勿論のこと、ガラス等の絶縁性基板上に形成した薄膜トランジスタ（ＴＦＴ）を用いた回路で構成してもよい。
【図面の簡単な説明】
【０２０７】
【図１】本発明の第一の実施の形態の構成を示す図である。
【図２】本発明の第一の実施の形態のスイッチ制御の１例を示す図である。
【図３】本発明の第一の実施の形態の動作を説明するための波形図である。
【図４】本発明の第一の実施の形態の差動増幅器による多値出力化の１例を説明するための図である。
【図５】本発明の第一の実施の形態の差動増幅器による多値出力化の別の例を説明するための図である。
【図６】本発明の第一の実施の形態の差動増幅器による多値出力化の更に別の例を説明するための図である。
【図７】本発明の第一の実施の形態の差動増幅器を有するデジタル・アナログ変換器の１例を示す図である。
【図８】本発明の第一の実施の形態の差動増幅器を有するデジタル・アナログ変換器の別の例を示す図である。
【図９】本発明の第二の実施の形態の構成を示す図である。
【図１０】本発明の第二の実施の形態の差動増幅器を有するデジタル・アナログ変換器の構成を示す図である。
【図１１】本発明の第三の実施の形態の構成を示す図である。
【図１２】本発明の第四の実施の形態の構成を示す図である。
【図１３】本発明の第五の実施の形態の構成を示す図である。
【図１４】本発明の第五の実施の形態のスイッチ制御の１例を示す図である。
【図１５】本発明の第六の実施の形態の構成を示す図である。
【図１６】本発明の第六の実施の形態のスイッチ制御の１例を示す図である。
【図１７】本発明の第七の実施の形態の構成を示す図である。
【図１８】本発明の第七の実施の形態のスイッチ制御の１例を示す図である。
【図１９】本発明の第八の実施の形態の表示装置のデータドライバの構成を示す図である。
【図２０】従来の表示装置のデータドライバの構成を示す図である。
【図２１】従来の差動増幅器の構成を示す図である。
【図２２】従来の差動増幅器の別の構成を示す図である。
【図２３】従来の差動増幅器の更に別の構成を示す図である。
【図２４】図２１、図２２、図２３のスイッチ制御の１例を示す図である。
【符号の説明】
【０２０８】
５  出力端子
６、７、１６  増幅段
１０、２０  負荷回路
３０、３０’  差動増幅器
３１、３２、３３  スイッチ群
１０１、１０２、１０３、１０４  ＮＭＯＳトランジスタ
１１１、１１２  ＰＭＯＳトランジスタ
１２１、１２２  電流源
２０１、２０２、２０３、２０４  ＰＭＯＳトランジスタ
２１１、２１２  ＮＭＯＳトランジスタ
２２６、２２７  電流源
２００  抵抗ストリング（階調電圧発生回路）
３００  デジタル・アナログ変換器
４００  出力端子群
９１０  バッファ回路
９２０  抵抗ストリング（階調電圧発生回路）
９３０  デコーダ
Ｃ１、Ｃ２  容量素子
Ｍ１、Ｍ２  ＰＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ５、Ｍ６  ＮＭＯＳトランジスタ
Ｍ７  ＰＭＯＳトランジスタ
Ｍ８、Ｍ９、Ｍ１０  電流源
ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８、ＳＷ９  スイッチ
Ｔ１、Ｔ２、Ｔ３、Ｔ４  入力端子
Ｖ（Ｔ１）、（ＶＴ２）、Ｖ（Ｔ３）  入力電圧
Ｖｒｅｆ  参照電圧
【図１】
0004701960.tif 000002
【図２】
0004701960.tif 000003
【図３】
0004701960.tif 000004
【図４】
0004701960.tif 000005
【図５】
0004701960.tif 000006
【図６】
0004701960.tif 000007
【図７】
0004701960.tif 000008
【図８】
0004701960.tif 000009
【図９】
0004701960.tif 000010
【図１０】
0004701960.tif 000011
【図１１】
0004701960.tif 000012
【図１２】
0004701960.tif 000013
【図１３】
0004701960.tif 000014
【図１４】
0004701960.tif 000015
【図１５】
0004701960.tif 000016
【図１６】
0004701960.tif 000017
【図１７】
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【図１８】
0004701960.tif 000019
【図１９】
0004701960.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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