(57)【特許請求の範囲】
【請求項１】
プリアンブルとデータとを含む入力信号を受けて、クロックとデータの同期を再生するクロックデータ再生回路であって、
第１設定時間毎に、当該第１時間中に入力された信号列と前記プリアンブルに含まれる特定信号列との比較に基づいて、プリアンブルが入力されたか否かを判定し、プリアンブルの入力が判定された場合にプリアンブル検出信号を発生するプリアンブル検出手段と、
前記プリアンブル検出信号の受信を契機に、内部クロックを再生クロックとみなし、第２設定時間に渡る入力信号とクロックとに基づいて、両者の同期調整を行う同期調整手段とを備え、
前記第１設定時間は、前記第２設定時間に比して短いことを特徴とするクロックデータ再生回路。
【請求項２】
プリアンブルとデータとを含む入力信号を受けて、クロックとデータの同期を再生するクロックデータ再生回路であって、
第１設定時間毎に、当該第１時間中に入力された信号列と前記プリアンブルに含まれる特定信号列との比較に基づいて、プリアンブルが入力されたか否かを判定し、プリアンブルの入力が判定された場合にプリアンブル検出信号を発生するプリアンブル検出手段と、
内部クロックを再生クロックとみなし、リセット後の第２設定時間に渡る入力信号とクロックとに基づいて、両者の同期調整を行う同期調整手段と、
前記プリアンブル検出手段が前記第１設定時間を計数した時点で前記プリアンブル検出信号を発生しなかった場合に、前記同期調整手段をリセットする同期調整リセット手段と、を備え、
前記第１設定時間は、前記第２設定時間に比して短いことを特徴とするクロックデータ再生回路。
【請求項３】
前記プリアンブル検出手段は、前記第１設定時間を計数する第１カウンタを備え、
前記同期調整リセット手段は、
前記第１カウンタに遅れて前記第１設定時間を計数する第２カウンタと、
前記第２カウンタによって前記第１設定時間が計数された際に前記同期調整手段に向けてリセット信号を発生するリセット信号発生手段と、
前記プリアンブル検出信号を受けて、前記リセット信号の発生を禁止するリセット禁止手段と、を含むことを特徴とする請求項２記載のクロックデータ再生回路。
【請求項４】
前記プリアンブル検出手段は、
入力信号に遅延処理を施して少なくとも１つの遅延信号を生成する遅延手段と、
前記入力信号及び前記少なくとも１つの遅延信号を対象として、再生クロックとみなす内部クロックのトリガエッジの発生時における信号値を、前記特定信号列を構成する信号値と比較する比較手段と、
前記比較の結果に基づいて、前記入力信号及び前記少なくとも１つの遅延信号のそれぞれについて、前記特定信号列との一致度を出力する一致度出力手段と、
前記入力信号及び前記少なくとも１つの遅延信号のうち、少なくとも１つについて、判定値を超える一致度が認められた場合に前記プリアンブル検出信号を発生する信号発生手段と、
を備えることを特徴とする請求項１乃至３の何れか１項記載のクロックデータ再生回路。
【請求項５】
前記入力信号及び前記少なくとも１つの遅延信号のうち、少なくとも１つを対象として、前記内部クロックのトリガエッジの発生毎に信号値を取得し、かつ、それらの信号値をパラレル化するパラレル化手段を含み、
前記比較手段は、前記入力信号及び前記少なくとも１つの遅延信号のうち、前記パラレル化の対象とされたものについては、パラレル化された信号値を、前記特定信号列と比較することを特徴とする請求項４記載のクロックデータ再生回路。
【請求項６】
前記プリアンブル検出手段は、
再生クロックとみなす内部クロックに遅延処理を施して少なくとも１つの遅延クロックを生成するクロック遅延手段と、
前記内部クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、トリガエッジの発生時における前記入力信号の値を、前記特定信号列を構成する信号値と比較する比較手段と、
前記比較の結果に基づいて、前記内部クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、前記入力信号と前記特定信号列との一致度を出力する一致度出力手段と、
前記内部クロック及び前記少なくとも１つの遅延クロックのうち、少なくとも１つについて、判定値を超える一致度が認められた場合に前記プリアンブル検出信号を発生する信号発生手段と、
を備えることを特徴とする請求項１乃至３の何れか１項記載のクロックデータ再生回路。
【請求項７】
前記クロック及び前記少なくとも１つの遅延クロックのうち、少なくとも１つを対象として、トリガエッジの発生毎に前記入力信号の信号値を取得し、かつ、それらの信号値をパラレル化するパラレル化手段を含み、
前記比較手段は、前記クロック及び前記少なくとも１つの遅延クロックのうち、前記パラレル化の対象とされたものについては、パラレル化された信号値を、前記特定信号列と比較することを特徴とする請求項６記載のクロックデータ再生回路。
【請求項８】
前記同期調整手段は、
前記第２設定時間に渡る入力信号に遅延処理を施して少なくとも１つの遅延信号を生成する第２遅延手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号を対象として、当該内部クロックのトリガエッジの発生時における信号値を、前記特定信号列を構成する信号値と比較する第２比較手段と、
前記比較の結果に基づいて、前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のそれぞれについて、前記特定信号列との一致度を出力する第２一致度出力手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、最も一致度の高いものを前記同期調整信号とする信号判定手段と、を備え、更に、
前記同期調整信号を前記内部クロックでラッチした信号、及び前記同期調整信号のうち少なくとも一方を、前記内部クロックと共に出力するクロックデータ再生手段を備えることを特徴とする請求項１乃至７の何れか１項記載のクロックデータ再生回路。
【請求項９】
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、少なくとも１つを対象として、当該内部クロックのトリガエッジの発生毎に信号値を取得し、かつ、それらの信号値をパラレル化する第２パラレル化手段を含み、
前記第２比較手段は、前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、前記パラレル化の対象とされたものについては、パラレル化された信号値を、前記特定信号列と比較することを特徴とする請求項８記載のクロックデータ再生回路。
【請求項１０】
前記同期調整手段は、
前記クロックに遅延処理を施して少なくとも１つの遅延クロックを生成する第２クロック遅延手段と、
前記クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、第２設定時間に渡る、トリガエッジの発生時における前記入力信号の値を、前記特定信号列を構成する信号値と比較する第２比較手段と、
前記比較の結果に基づいて、前記クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、前記第２設定時間に渡る入力信号と前記特定信号列との一致度を出力する第２一致度出力手段と、
前記クロック及び前記少なくとも１つの遅延クロックのうち、最も一致度の高いものを前記同期調整クロックとする信号判定手段と、を備え、更に、
前記入力信号を前記同期調整クロックでラッチした信号、及び前記入力信号のうち少なくとも一方を、前記同期調整クロックと共に出力するクロックデータ再生手段を備えることを特徴とする請求項１乃至７の何れか１項記載のクロックデータ再生回路。
【請求項１１】
前記クロック及び前記少なくとも１つの遅延クロックのうち、少なくとも１つを対象として、トリガエッジの発生毎に前記第２設定時間に渡る入力信号の信号値を取得し、かつ、それらの信号値をパラレル化する第２パラレル化手段を含み、
前記第２比較手段は、前記クロック及び前記少なくとも１つの遅延クロックのうち、前記パラレル化の対象とされたものについては、パラレル化された信号値を、前記特定信号列と比較することを特徴とする請求項１０記載のクロックデータ再生回路。
【請求項１２】
前記同期調整手段は、
前記第２設定時間に渡る入力信号に遅延処理を施して少なくとも１つの遅延信号を生成する第２遅延手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号を対象として、当該内部クロックのトリガエッジの発生時における信号値を、前記特定信号列を構成する信号値と比較する第２比較手段と、
前記比較の結果に基づいて、前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のそれぞれについて、前記特定信号列との一致度を出力する第２一致度出力手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、最も一致度の高いものを同期調整信号とする信号判定手段とを備え、更に、
前記同期調整信号を前記内部クロックでラッチした信号、及び前記同期調整信号のうち少なくとも一方を、前記内部クロックと共に出力するクロックデータ再生手段を備え、
前記遅延手段と前記第２遅延手段、及び前記比較手段と前記第２比較手段のうち少なくとも一方は、同一物で構成されていることを特徴とする請求項４又は５記載のクロックデータ再生回路。
【請求項１３】
前記同期調整手段は、
前記第２設定時間に渡る入力信号に遅延処理を施して少なくとも１つの遅延信号を生成する第２遅延手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号を対象として、当該内部クロックのトリガエッジの発生時における信号値を、前記特定信号列を構成する信号値と比較する第２比較手段と、
前記比較の結果に基づいて、前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のそれぞれについて、前記特定信号列との一致度を出力する第２一致度出力手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、最も一致度の高いものを同期調整信号とする信号判定手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、少なくとも１つを対象として、前記内部クロックのトリガエッジの発生毎に信号値を取得し、かつ、それらの信号値をパラレル化する第２パラレル化手段を備え、
前記第２比較手段は、前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、前記パラレル化の対象とされたものについては、パラレル化された信号値を、前記特定信号列と比較し、更に、
前記同期調整信号を前記内部クロックでラッチした信号、及び前記同期調整信号のうち少なくとも一方を、前記内部クロックと共に出力するクロックデータ再生手段を備え、
前記遅延手段と前記第２遅延手段、前記比較手段と前記第２比較手段、及び前記パラレル化手段と前記第２パラレル化手段の少なくとも一つは、同一物で構成されていることを特徴とする請求項５記載のクロックデータ再生回路。
【請求項１４】
前記同期調整手段は、
クロックに遅延処理を施して少なくとも１つの遅延クロックを生成する第２クロック遅延手段と、
前記クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、前記第２設定時間に渡る、トリガエッジの発生時における前記入力信号の値を、前記特定信号列を構成する信号値と比較する第２比較手段と、
前記比較の結果に基づいて、前記クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、前記第２設定時間に渡る入力信号と前記特定信号列との一致度を出力する第２一致度出力手段と、
前記クロック及び前記少なくとも１つの遅延クロックのうち、最も一致度の高いものを前記同期調整クロックとする信号判定手段とを備え、更に、
前記入力信号を前記同期調整クロックでラッチした信号、及び前記入力信号のうち少なくとも一方を、前記同期調整クロックと共に出力するクロックデータ再生手段を備え、
前記クロック遅延手段と前記第２クロック遅延手段、及び前記比較手段と前記第２比較手段のうち少なくとも一方は、同一物で構成されていることを特徴とする請求項６又は７記載のクロックデータ再生回路。
【請求項１５】
前記同期調整手段は、
クロックに遅延処理を施して少なくとも１つの遅延クロックを生成する第２クロック遅延手段と、
前記クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、前記第２設定時間に渡る、トリガエッジの発生時における前記入力信号の値を、前記特定信号列を構成する信号値と比較する第２比較手段と、
前記比較の結果に基づいて、前記クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、前記第２設定時間に渡る入力信号と前記特定信号列との一致度を出力する第２一致度出力手段と、
前記クロック及び前記少なくとも１つの遅延クロックのうち、最も一致度の高いものを前記同期調整クロックとする信号判定手段と、
前記クロック及び前記少なくとも１つの遅延クロックのうち、少なくとも１つを対象として、トリガエッジの発生毎に前記第２設定時間に渡る入力信号の信号値を取得し、かつ、それらの信号値をパラレル化する第２パラレル化手段を備え、
前記第２比較手段は、前記クロック及び前記少なくとも１つの遅延クロックのうち、前記パラレル化の対象とされたものについては、パラレル化された信号値を、前記特定信号列と比較し、更に、
前記入力信号を前記同期調整クロックでラッチした信号、及び前記入力信号のうち少なくとも一方を、前記同期調整クロックと共に出力するクロックデータ再生手段を備え、
前記クロック遅延手段と前記第２クロック遅延手段、前記比較手段と前記第２比較手段、及び前記パラレル化手段と前記第２パラレル化手段のうち少なくとも一つは、同一物で構成されていることを特徴とする請求項７記載のクロックデータ再生回路。
【請求項１６】
請求項１乃至１５の何れか１項記載のクロックデータ再生回路と、
前記同期調整手段から、同期調整された状態で出力される信号とクロックの組み合わせを用いて動作する信号処理回路と、
を備えることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、クロックデータ再生回路及び電子装置に係り、特に、受信した信号に対して高速にクロックやデータを再生するためのクロックデータ再生回路、及び電子装置に関する。
【背景技術】
【０００２】
従来、例えば特開２００１−２５１２８６号公報に開示されるように、送信するべきデータに先立って、既定の信号列からなるプリアンブルを付加する技術が知られている。図９は、このようなプリアンブルを伴う入力信号を処理するための、従来のクロックデータ再生回路の構成を示す。また、図１０は、プリアンブルを伴う入力信号の構成を示す。
【０００３】
信号が断続的に送信される場合（パケット状の信号も同様）、受信側でのクロックの再生を容易にするために、図１０に示すように、入力信号にプリアンブルを付加することがある。受信側の装置では、入力信号の周波数と同等の周波数で変動するクロックで信号処理が行われる。しかし、入力信号の位相と、クロックの位相とは同期が取れていないのが通常であるから、受信側では、信号処理を行う以前に、入力信号とクロックの同期調整を行わなければならない。
【０００４】
プリアンブルは、例えば、「０」「１」の交番信号で構成される。図１１は、入力信号に付加された、そのようなプリアンブルの波形を示す。断続的な入力信号からクロックを再生する場合、一般的には、先ず、そのプリアンブルの部分を利用して、入力信号の位相タイミングが推定される。そして、位相タイミングの推定が適正に行われた場合は、その後、位相タイミングとクロックの同期調整が行われる。
【０００５】
図９に示す従来のクロックデータ再生回路１０は、位相タイミング検出回路１２と、再生クロック生成回路１４とで構成されている。位相タイミング検出回路１２では、図１１に示すような入力信号の位相タイミングが検出される。ここで、図１１は、「０」「１」の交番信号で構成されたプリアンブルの波形である。また、「位相タイミング」とは、この図に示すように、信号値が「０」と「１」との間で切り替わるタイミングをいう。
【０００６】
図１２は、入力信号（プリアンブル）の位相タイミングとクロックのトリガエッジ（ここではアップエッジ）とが一致している場合を示したものである。受信側の装置では、クロックのトリガエッジに同期して、信号のラッチ等が行われる。従って、入力信号とクロックとが図１２に示すような関係にある場合は、受信側において、入力信号の値を正しく処理することができない。
【０００７】
図１３は、位相タイミング検出回路１２が、入力信号の位相を検知する手法を説明するためのタイミングチャートである。具体的には、図１３（Ａ）は入力信号（プリアンブル）の波形であり、図１３（Ｂ）〜図１３（Ｄ）は、入力信号をそれぞれ段階的に遅延させた遅延信号の波形である。また、図１３（Ｅ）は、受信側のクロックの波形である。
【０００８】
位相タイミング検出回路１２は、入力信号に基づいて、図１３（Ｂ）〜図１３（Ｄ）に示すような多段の遅延信号を生成し、それぞれの信号をクロックに合わせてラッチする。或いは、位相タイミング検出回路１２は、基準クロックに基づいて、多段の遅延クロックを生成し、入力信号を、それぞれのクロックに合わせてラッチする。
【０００９】
この場合、位相タイミングが、クロックのトリガエッジと重なる信号については、ラッチされる信号値が不安定なものとなる。一方、位相タイミングがトリガエッジから外れている信号については、ラッチされる値が、プリアンブルの信号値、つまり、「０」「１」の交番値となる。従って、位相タイミング検出回路１２は、それぞれの信号とクロックの組み合わせについて、ラッチした信号列と「０」「１」交番の信号列との一致度を比較することにより、入力信号とクロックの位相関係を知ることができる。
【００１０】
図９に示す再生クロック生成回路１４は、入力信号に対して位相調整されたクロックを生成する回路である。つまり、位相タイミング検出回路１２が、多段の遅延クロックを生成するタイプの回路である場合に、入力信号を最も正しくラッチすることのできるクロックを再生クロックとして選択する回路である。再生クロック生成回路１４は、この場合、具体的には、基準のクロック及び全ての遅延クロックのなかで、「０」「１」の交番信号列と最も一致度の高い信号列をラッチすることのできたものを再生クロックとする。
【００１１】
このようにして選択されたクロックと入力信号とは、図１３（Ｄ）及び図１３（Ｅ）に示すような関係を満たすものとなる。以後、受信側では、上記の如く同期調整されたクロックで信号処理を行うことにより、入力信号に含まれるデータを正しく処理することができる。
【００１２】
【特許文献１】特開２００１−２５１２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１４は、図９に示す従来のクロックデータ再生回路の問題点を説明する図である。無線通信では、信号の値がノイズやフェージングによって大きく変動する場合が少なくない。このため、位相タイミング検出回路１２において入力信号の位相タイミングを検出する際には、十分に長い位相タイミング検出期間Tに渡り位相の比較処理を行うことが必要である。
【００１４】
図１４において、T(1)、T(2)、T(3)、T(4)は、それぞれ、従来の回路において位相タイミングの検出が行われる期間を示している。すなわち、従来の回路は、信号の入力を常に待ち受けており、図１４に示すように、位相タイミングの検出完了が判定されるまで、位相タイミング検出期間T毎に位相タイミングの検出処理を繰り返し実行する。
【００１５】
ノイズの多い環境を想定した無線通信では、位相タイミングの検出精度を確保するために、数百ビット分の比較を可能とする位相タイミング検出期間Tが必要とされることがある。図１４は、T(3)の期間の途中で信号の入力が開始され、T(3)の期間では、所望数の比較が得られず、期間T(4)の処理により位相タイミングが検出できた例を示している。
【００１６】
上記の例に示すように、受信側の位相タイミング検出期間Tと、入力信号の発生時期とは同期のとられたものではない。このため、入力信号の発生時期によっては、位相タイミング検出期間Tの大半が無駄な比較に費やされる事態が生じ得る。より具体的には、例えば、位相タイミング検出期間T(n)の開始直後に入力信号が発生して、その期間T(n)において所望数の比較が得られなかった場合には、位相タイミングの検出を完了させるために、ほぼ２＊Tの時間が必要とされる事態が生じ得る。
【００１７】
受信側では、入力信号のデータ部分を処理し始める以前に位相タイミングの検出を終えておく必要がある。つまり、位相タイミングの検出は、プリアンブルの受信期間中に終えておくことが必要である。このため、位相タイミングの検出に２＊Tの時間が必要であれば、入力信号には、データに先立って、２＊T時間分のプリアンブルを付加しておくことが必要である。このため、従来のシステムにおいては、特に、高い精度での位相タイミングの検出が要求される場合に、プリアンブルの肥大化により、データの伝送量が大きく削られるという問題が生じていた。
【００１８】
この発明は、上述のような課題を解決するためになされたもので、短いプリアンブルでクロック再生やデータ再生を可能とするクロックデータ再生回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
第１の発明は、上記の目的を達成するため、プリアンブルとデータとを含む入力信号を受けて、クロックとデータの同期を再生するクロックデータ再生回路であって、
第１設定時間毎に、当該第１時間中に入力された信号列と前記プリアンブルに含まれる特定信号列との比較に基づいて、プリアンブルが入力されたか否かを判定し、プリアンブルの入力が判定された場合にプリアンブル検出信号を発生するプリアンブル検出手段と、
前記プリアンブル検出信号の受信を契機に、内部クロックを再生クロックとみなし、第２設定時間に渡る入力信号とクロックとに基づいて、両者の同期調整を行う同期調整手段とを備え、
前記第１設定時間は、前記第２設定時間に比して短いことを特徴とする。
【００２０】
また、第２の発明は、プリアンブルとデータとを含む入力信号を受けて、クロックとデータの同期を再生するクロックデータ再生回路であって、
第１設定時間毎に、当該第１時間中に入力された信号列と前記プリアンブルに含まれる特定信号列との比較に基づいて、プリアンブルが入力されたか否かを判定し、プリアンブルの入力が判定された場合にプリアンブル検出信号を発生するプリアンブル検出手段と、
内部クロックを再生クロックとみなし、リセット後の第２設定時間に渡る入力信号とクロックとに基づいて、両者の同期調整を行う同期調整手段と、
前記プリアンブル検出手段が前記第１設定時間を計数した時点で前記プリアンブル検出信号を発生しなかった場合に、前記同期調整手段をリセットする同期調整リセット手段と、を備え、
前記第１設定時間は、前記第２設定時間に比して短いことを特徴とする。
【００２１】
また、第３の発明は、第２の発明において、
前記プリアンブル検出手段は、前記第１設定時間を計数する第１カウンタを備え、
前記同期調整リセット手段は、
前記第１カウンタに遅れて前記第１設定時間を計数する第２カウンタと、
前記第２カウンタによって前記第１設定時間が計数された際に前記同期調整手段に向けてリセット信号を発生するリセット信号発生手段と、
前記プリアンブル検出信号を受けて、前記リセット信号の発生を禁止するリセット禁止手段と、を含むことを特徴とする。
【００２２】
また、第４の発明は、第１乃至第３の発明の何れかにおいて、
前記プリアンブル検出手段は、
入力信号に遅延処理を施して少なくとも１つの遅延信号を生成する遅延手段と、
前記入力信号及び前記少なくとも１つの遅延信号を対象として、再生クロックとみなす内部クロックのトリガエッジの発生時における信号値を、前記特定信号列を構成する信号値と比較する比較手段と、
前記比較の結果に基づいて、前記入力信号及び前記少なくとも１つの遅延信号のそれぞれについて、前記特定信号列との一致度を出力する一致度出力手段と、
前記入力信号及び前記少なくとも１つの遅延信号のうち、少なくとも１つについて、判定値を超える一致度が認められた場合に前記プリアンブル検出信号を発生する信号発生手段と、
を備えることを特徴とする。
【００２３】
また、第５の発明は、第４の発明において、
前記入力信号及び前記少なくとも１つの遅延信号のうち、少なくとも１つを対象として、前記内部クロックのトリガエッジの発生毎に信号値を取得し、かつ、それらの信号値をパラレル化するパラレル化手段を含み、
前記比較手段は、前記入力信号及び前記少なくとも１つの遅延信号のうち、前記パラレル化の対象とされたものについては、パラレル化された信号値を、前記特定信号列と比較することを特徴とする。
【００２４】
また、第６の発明は、第１乃至第３の発明の何れかにおいて、
前記プリアンブル検出手段は、
再生クロックとみなす内部クロックに遅延処理を施して少なくとも１つの遅延クロックを生成するクロック遅延手段と、
前記内部クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、トリガエッジの発生時における前記入力信号の値を、前記特定信号列を構成する信号値と比較する比較手段と、
前記比較の結果に基づいて、前記内部クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、前記入力信号と前記特定信号列との一致度を出力する一致度出力手段と、
前記内部クロック及び前記少なくとも１つの遅延クロックのうち、少なくとも１つについて、判定値を超える一致度が認められた場合に前記プリアンブル検出信号を発生する信号発生手段と、
を備えることを特徴とする。
【００２５】
また、第７の発明は、第６の発明において、
前記クロック及び前記少なくとも１つの遅延クロックのうち、少なくとも１つを対象として、トリガエッジの発生毎に前記入力信号の信号値を取得し、かつ、それらの信号値をパラレル化するパラレル化手段を含み、
前記比較手段は、前記クロック及び前記少なくとも１つの遅延クロックのうち、前記パラレル化の対象とされたものについては、パラレル化された信号値を、前記特定信号列と比較することを特徴とする。
【００２６】
また、第８の発明は、第１乃至第７の発明の何れかにおいて、
前記同期調整手段は、
前記第２設定時間に渡る入力信号に遅延処理を施して少なくとも１つの遅延信号を生成する第２遅延手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号を対象として、当該内部クロックのトリガエッジの発生時における信号値を、前記特定信号列を構成する信号値と比較する第２比較手段と、
前記比較の結果に基づいて、前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のそれぞれについて、前記特定信号列との一致度を出力する第２一致度出力手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、最も一致度の高いものを前記同期調整信号とする信号判定手段と、を備え、更に、
前記同期調整信号を前記内部クロックでラッチした信号、及び前記同期調整信号のうち少なくとも一方を、前記内部クロックと共に出力するクロックデータ再生手段を備えることを特徴とする。
【００２７】
また、第９の発明は、第８の発明において、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、少なくとも１つを対象として、当該内部クロックのトリガエッジの発生毎に信号値を取得し、かつ、それらの信号値をパラレル化する第２パラレル化手段を含み、
前記第２比較手段は、前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、前記パラレル化の対象とされたものについては、パラレル化された信号値を、前記特定信号列と比較することを特徴とする。
【００２８】
また、第１０の発明は、第１乃至第７の発明の何れかにおいて、
前記同期調整手段は、
前記クロックに遅延処理を施して少なくとも１つの遅延クロックを生成する第２クロック遅延手段と、
前記クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、第２設定時間に渡る、トリガエッジの発生時における前記入力信号の値を、前記特定信号列を構成する信号値と比較する第２比較手段と、
前記比較の結果に基づいて、前記クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、前記第２設定時間に渡る入力信号と前記特定信号列との一致度を出力する第２一致度出力手段と、
前記クロック及び前記少なくとも１つの遅延クロックのうち、最も一致度の高いものを前記同期調整クロックとする信号判定手段と、を備え、更に、
前記入力信号を前記同期調整クロックでラッチした信号、及び前記入力信号のうち少なくとも一方を、前記同期調整クロックと共に出力するクロックデータ再生手段を備えることを特徴とする。
【００２９】
また、第１１の発明は、第１０の発明において、
前記クロック及び前記少なくとも１つの遅延クロックのうち、少なくとも１つを対象として、トリガエッジの発生毎に前記第２設定時間に渡る入力信号の信号値を取得し、かつ、それらの信号値をパラレル化する第２パラレル化手段を含み、
前記第２比較手段は、前記クロック及び前記少なくとも１つの遅延クロックのうち、前記パラレル化の対象とされたものについては、パラレル化された信号値を、前記特定信号列と比較することを特徴とする。
【００３０】
また、第１２の発明は、第４又は第５の発明において、
前記同期調整手段は、
前記第２設定時間に渡る入力信号に遅延処理を施して少なくとも１つの遅延信号を生成する第２遅延手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号を対象として、当該内部クロックのトリガエッジの発生時における信号値を、前記特定信号列を構成する信号値と比較する第２比較手段と、
前記比較の結果に基づいて、前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のそれぞれについて、前記特定信号列との一致度を出力する第２一致度出力手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、最も一致度の高いものを同期調整信号とする信号判定手段とを備え、更に、
前記同期調整信号を前記内部クロックでラッチした信号、及び前記同期調整信号のうち少なくとも一方を、前記内部クロックと共に出力するクロックデータ再生手段を備え、
前記遅延手段と前記第２遅延手段、及び前記比較手段と前記第２比較手段のうち少なくとも一方は、同一物で構成されていることを特徴とする。
【００３１】
また、第１３の発明は、第５の発明において、
前記同期調整手段は、
前記第２設定時間に渡る入力信号に遅延処理を施して少なくとも１つの遅延信号を生成する第２遅延手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号を対象として、当該内部クロックのトリガエッジの発生時における信号値を、前記特定信号列を構成する信号値と比較する第２比較手段と、
前記比較の結果に基づいて、前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のそれぞれについて、前記特定信号列との一致度を出力する第２一致度出力手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、最も一致度の高いものを同期調整信号とする信号判定手段と、
前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、少なくとも１つを対象として、前記内部クロックのトリガエッジの発生毎に信号値を取得し、かつ、それらの信号値をパラレル化する第２パラレル化手段を備え、
前記第２比較手段は、前記第２設定時間に渡る入力信号及び前記少なくとも１つの遅延信号のうち、前記パラレル化の対象とされたものについては、パラレル化された信号値を、前記特定信号列と比較し、更に、
前記同期調整信号を前記内部クロックでラッチした信号、及び前記同期調整信号のうち少なくとも一方を、前記内部クロックと共に出力するクロックデータ再生手段を備え、
前記遅延手段と前記第２遅延手段、前記比較手段と前記第２比較手段、及び前記パラレル化手段と前記第２パラレル化手段の少なくとも一つは、同一物で構成されていることを特徴とする。
【００３２】
また、第１４の発明は、第６又は第７の発明において、
前記同期調整手段は、
クロックに遅延処理を施して少なくとも１つの遅延クロックを生成する第２クロック遅延手段と、
前記クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、前記第２設定時間に渡る、トリガエッジの発生時における前記入力信号の値を、前記特定信号列を構成する信号値と比較する第２比較手段と、
前記比較の結果に基づいて、前記クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、前記第２設定時間に渡る入力信号と前記特定信号列との一致度を出力する第２一致度出力手段と、
前記クロック及び前記少なくとも１つの遅延クロックのうち、最も一致度の高いものを前記同期調整クロックとする信号判定手段とを備え、更に、
前記入力信号を前記同期調整クロックでラッチした信号、及び前記入力信号のうち少なくとも一方を、前記同期調整クロックと共に出力するクロックデータ再生手段を備え、
前記クロック遅延手段と前記第２クロック遅延手段、及び前記比較手段と前記第２比較手段のうち少なくとも一方は、同一物で構成されていることを特徴とする。
【００３３】
また、第１５の発明は、第７の発明において、
前記同期調整手段は、
クロックに遅延処理を施して少なくとも１つの遅延クロックを生成する第２クロック遅延手段と、
前記クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、前記第２設定時間に渡る、トリガエッジの発生時における前記入力信号の値を、前記特定信号列を構成する信号値と比較する第２比較手段と、
前記比較の結果に基づいて、前記クロック及び前記少なくとも１つの遅延クロックのそれぞれについて、前記第２設定時間に渡る入力信号と前記特定信号列との一致度を出力する第２一致度出力手段と、
前記クロック及び前記少なくとも１つの遅延クロックのうち、最も一致度の高いものを前記同期調整クロックとする信号判定手段と、
前記クロック及び前記少なくとも１つの遅延クロックのうち、少なくとも１つを対象として、トリガエッジの発生毎に前記第２設定時間に渡る入力信号の信号値を取得し、かつ、それらの信号値をパラレル化する第２パラレル化手段を備え、
前記第２比較手段は、前記クロック及び前記少なくとも１つの遅延クロックのうち、前記パラレル化の対象とされたものについては、パラレル化された信号値を、前記特定信号列と比較し、更に、
前記入力信号を前記同期調整クロックでラッチした信号、及び前記入力信号のうち少なくとも一方を、前記同期調整クロックと共に出力するクロックデータ再生手段を備え、
前記クロック遅延手段と前記第２クロック遅延手段、前記比較手段と前記第２比較手段、及び前記パラレル化手段と前記第２パラレル化手段のうち少なくとも一つは、同一物で構成されていることを特徴とする。
【００３４】
また、第１６の発明は、電子装置であって、
第１乃至第１５の発明の何れかに係るクロックデータ再生回路と、
前記同期調整手段から、同期調整された状態で出力される信号とクロックの組み合わせを用いて動作する信号処理回路と、
を備えることを特徴とする。
【発明の効果】
【００３５】
本発明によれば、第１設定時間中に入力された信号列とプリアンブルに含まれる特定信号列との比較に基づいて、プリアンブルが入力されたか否かを判定することができる。そして、プリアンブルの検出を契機に、第２設定時間に渡る同期調整を行うことができる。この場合、プリアンブルは、第１設定時間と第２設定時間の和分だけ確保されていれば足りる。同期調整の処理のみで同期調整を実現しようとすれば、第２設定時間のほぼ２倍に相当するプリアンブルが必要となる。本発明では、第１設定時間は第２設定時間に比して短いため、プリアンブルの短縮化が実現される。
【００３６】
第２の発明によれば、第１設定時間中に入力された信号列とプリアンブルに含まれる特定信号列との比較に基づいて、プリアンブルが入力されたか否かを判定することができる。プリアンブルが検出されない場合は、第１設定時間が経過する毎に、新たにプリアンブルの検出処理が開始されると共に、同期調整の処理がリセットされる。そして、第１設定時間の経過と共にプリアンブルが検出されると、その第１設定時間中に行っていた同期調整の処理を利用しつつ、引き続き同期調整の処理が継続される。この場合、プリアンブルは、第２設定時間分だけ確保されていれば足りる。このように、本発明によれば、プリアンブルの短縮化が実現される。
【００３７】
第３の発明によれば、同期調整リセット手段が備える第２カウンタは、プリアンブル検出手段が備える第１カウンタに遅れて第１設定時間を計数し、第１設定時間を計数した時点でリセット信号を発生する。プリアンブルが検出されない限りは、このリセット信号が第１設定時間毎に発せられることになる。従って、この場合は、同期調整の処理は、第１設定時間毎に新たに開始されることになる。プリアンブルが検出されると、リセット信号の発生が禁止されるため、同期調整手段は、第１計数時間の経過後も、引き続き同期調整処理を行う。このように、本発明によれば、簡単な構成で、第２の発明において要求される機能を実現することができる。
【００３８】
第４の発明によれば、プリアンブル検出手段において、遅延信号を生成することにより、クロックと同期のとれた信号の存在を保証することができる。この場合、プリアンブルが存在すれば、何れかの信号については、必然的に特定信号列との一致が認められる。本発明では、その一致が認められるか否かにより、プリアンブルの有無を精度良く判定することができる。
【００３９】
第５の発明によれば、プリアンブル検出手段にパラレル化手段を設けることにより、パラレル化手段の後段において、プリアンブル検出手段に要求される処理速度を下げることができる。
【００４０】
第６の発明によれば、プリアンブル検出手段において、遅延クロックを生成することにより、入力信号と同期のとれたクロックの存在を保証することができる。この場合、プリアンブルが存在すれば、何れかのクロックで処理された入力信号については、特定信号列との一致が認められる。本発明では、その一致が認められるか否かにより、プリアンブルの有無を精度良く判定することができる。
【００４１】
第７の発明によれば、プリアンブル検出手段にパラレル化手段を設けることにより、パラレル化手段の後段において、プリアンブル検出手段に要求される処理速度を下げることができる。
【００４２】
第８の発明によれば、同期調整手段において、遅延信号を生成することにより、クロックと同期のとれた信号の存在を保証することができる。この場合、プリアンブルの受信中は、何れかの信号について必然的に特定信号列との一致が認められる。本発明では、その一致が認められる環境下で、クロックとの同期のとれた信号を確実に生成することができる。
【００４３】
第９の発明によれば、同期調整手段に第２パラレル化手段を設けることにより、その後段において、同期調整手段に要求される処理速度を下げることができる。
【００４４】
第１０の発明によれば、同期調整手段において、遅延クロックを生成することにより、入力信号と同期のとれたクロックの存在を保証することができる。この場合、プリアンブルの受信中は、何れかのクロックで処理された信号について必然的に特定信号列との一致が認められる。本発明では、その一致が認められる環境下で、入力信号との同期のとれた同期調整クロックを確実に生成することができる。
【００４５】
第１１の発明によれば、同期調整手段に第２パラレル化手段を設けることにより、その後段において、同期調整手段に要求される処理速度を下げることができる。
【００４６】
第１２又は第１４の発明によれば、プリアンブル検出手段における遅延手段と同期調整手段における第２遅延手段、或いは、プリアンブル検出手段における比較手段と同期調整手段における第２比較手段の少なくとも一方を、共通化することができる。このため、本発明によれば、クロックデータ再生回路の規模を小さくすることができる。
【００４７】
第１３又は第１５の発明によれば、プリアンブル検出手段における遅延手段と同期調整手段における第２遅延手段、プリアンブル検出手段における比較手段と同期調整手段における第２比較手段、或いは、プリアンブル検出手段におけるパラレル化手段と同期調整手段における第２パラレル化手段の少なくとも一つを、共通化することができる。このため、本発明によれば、クロックデータ再生回路の規模を小さくすることができる。
【００４８】
第１６の発明によれば、プリアンブルを十分に短くしても適正に動作することのできる電子装置を実現することができる。
【発明を実施するための最良の形態】
【００４９】
実施の形態１．
［実施の形態１の概要］
図１は、本発明の実施の形態１のクロックデータ再生回路２０の構成を示すブロック図である。また、図２は、図１に示すクロックデータ再生回路２０の動作原理を説明するためのタイミングチャートである。
【００５０】
クロックデータ再生回路２０は、通信システムの受信側において、入力信号と受信側のクロックとの同期調整を行うための回路である。特に、この回路は、ノイズの影響を受けやすい無線通信のシステムにおいて、効率的な同期調整を実現するうえで好適な回路である。
【００５１】
本実施形態のクロックデータ再生回路２０は、従来のクロックデータ再生回路１０（図９参照）と同様に、データにプリアンブルが付加された形式の入力信号、つまり、図１０に示す形式の入力信号を取り扱う。ここで、「プリアンブル」とは、入力信号の先頭或いは先頭に近い位置に設定される信号であり、一般的には、「０」「１」の交番信号により構成される。但し、本実施形態において、プリアンブルは、そのような交番信号に限定されるものではない。すなわち、受信側の装置がプリアンブルの記号列を既知のものとして取り扱うことができる限りは、プリアンブルを、ユーザが任意に決定したユニークワードやランダムデータにより構成してもよい。
【００５２】
図１に示すように、本実施形態のクロックデータ再生回路２０は、プリアンブル検出回路２２とクロックデータ生成回路２４とを備えている。プリアンブル検出回路２２は、無信号期間を含めて入力信号を常に監視しており、図２に示すように、所定のプリアンブル検出期間T2毎にプリアンブルを受信しているか否かを判断する。この処理は、プリアンブルが検出されるまで繰り返される。そして、プリアンブル検出回路２２は、プリアンブルを検出すると、図１に示すように、プリアンブル検出信号をクロックデータ生成回路２４に出力する。
【００５３】
クロックデータ生成回路２４は、プリアンブル検出信号を受信したことを契機に、位相タイミング検出期間Tの間に、入力信号とクロックとの位相関係を検出する。続いて、この回路２４は、入力信号とクロックの同期調整を行い、同期調整された信号とクロックとを出力する。
【００５４】
図２に示すように、プリアンブル検出期間T2は、位相タイミング検出期間Tに比して十分に短い期間に設定されている。例えば、前者は１６ビットの記号列に相当する期間に、また、後者は５１２ビットの記号列に相当する期間に設定されている。
【００５５】
プリアンブルの有無は、順次入力された一連の信号値が、プリアンブルの記号列として既知のものに一致しているか否かにより判断される。そして、本実施形態において、プリアンブルの検出は、真正な入力信号の発生を判定するために、つまり、単なるノイズでない入力信号の発生を判定するために行われる。１６ビット程度の記号列で一致が認められれば、入力された信号はノイズでなくプリアンブルであると判断できる。このため、プリアンブル検出期間T2は、上述した通り１６ビット程度の短い期間とすることができる。
【００５６】
一方、位相タイミングの検出精度は、その検出の基礎となる入力信号の数が多いほど向上する。そして、ノイズの多い環境での無線通信において所望の精度を得るためには、従来技術の欄で既述した通り、数百ビット分の入力信号が必要となる。このため、本実施形態では、位相タイミング検出期間Tを上記の通り５１２ビットとしている。
【００５７】
本実施形態のクロックデータ再生回路２０によれば、入力信号が発生した後、プリアンブル検出期間T2の後にプリアンブルの存在が検知され、その後、位相タイミング検出期間Tの後に位相タイミングを検知することができる。このため、プリアンブルは、プリアンブル検出期間T2と位相タイミング検出期間Tとの和（T2＋T）に相当するビット数だけ確保されていれば十分である。
【００５８】
プリアンブル検出期間T2は、位相タイミング検出期間Tに比して短いから、本実施形態において要求されるプリアンブルの期間（T2＋T）は、従来のクロックデータ再生回路１０において要求されていた期間２＊Tに比して短いものである。このため、本実施形態のクロックデータ再生回路２０によれば、従来の回路１０に比して、プリアンブルを短縮した通信システムを実現し、その結果、実効的な伝送スループットの高い通信システムを実現することができる。
【００５９】
また、本実施形態のクロックデータ再生回路２０では、クロックデータ生成回路２４の動作期間を、プリアンブルが検出された後、位相タイミング検出期間Tの間に限定することができる。クロックデータ生成回路２４は、処理量が多く電力消費量の多い回路である。本実施形態によれば、その回路の動作期間を必要最小限とすることができるため、通信システムの消費電力を低減するという効果をも得ることができる。
【００６０】
［実施の形態１の詳細］
図３は、本実施形態のクロックデータ再生回路２０の構成を詳細に表したブロック図である。図３に示すように、プリアンブル検出回路２２は、遅延回路群３０、統計回路群３２、及びプリアンブル判定回路３４を備えている。また、プリアンブル検出回路２２は、基準のクロックを発生する内部クロック３６、及び上述したプリアンブル検出期間T2をカウントするためのT2タイマ３８を備えている。
【００６１】
遅延回路群３０は、入力信号をそのまま後段の回路に通過させるための伝送路と共に、ｎ−１個の遅延回路３０−１〜３０−（ｎ−１）を備えている。それらの遅延回路３０−１〜３０−（ｎ−１）は直列に接続されている。このため、遅延回路群３０によれば、多段に遅延したｎ−１種類の遅延信号を生成することができる。つまり、遅延回路群３０によれば、入力信号とあわせて、互いに位相の異なるｎ種類の信号を生成することができる。
【００６２】
入力信号の伝送レートが２Gbpsである場合、１ビットの伝送時間は５００psecとなる。遅延回路３０−１〜３０−（ｎ−１）は、それぞれ、（５００／ｎ）psecの遅延を発生させるように設定されている。例えば、ｎ＝８である場合、遅延回路３０−１〜３０−（ｎ−１）は、それぞれ６２．５psecの遅延を発生させる。この場合、遅延回路群３０によって生成される８種類の信号は、等間隔の位相ずれを伴った多段の位相シフト信号となる。
【００６３】
統計回路群３２は、ｎ個の統計回路３２−１〜３２−ｎを備えている。統計回路３２−１〜３２−ｎのそれぞれには、ラッチ回路４０、比較値記憶回路４２、及び比較加算累積回路４４が設けられている。
【００６４】
それらの統計回路３２−１〜３２−ｎには、遅延回路群３０から出力されるｎ種類の位相シフト信号がそれぞれが供給される。つまり、１番目の統計回路３２−１には、遅延回路群３０を通過してきた入力信号が供給される。また、２番目以降の統計回路３２−２〜３２−ｎには、それぞれ、（５００／ｎ）psecずつ多段に遅延された信号が、それぞれ供給されている。
【００６５】
統計回路３２−１〜３２−ｎに供給された信号は、それぞれのラッチ回路４０に到達する。ラッチ回路４０は、内部クロック３６から供給されるクロックにより動作し、そのクロックのトリガエッジ（ここでは、アップエッジとする）の発生を受けて信号の値をラッチする。
【００６６】
内部クロック３６の周波数は、入力信号の周波数に合わせて設定されている。種々のバラツキの影響で、両者の周波数は、完全には一致しないが、本実施形態において授受される信号は断続的な信号であり、一まとまりの入力信号を受信する期間は極めて短時間である。このため、個々の入力信号との関係では、その周波数と内部クロック３６の周波数は、一致しているものとして取り扱うことができる。
【００６７】
入力信号の位相とクロックの位相との関係は、入力信号が発生するタイミングに応じて変化する。つまり、入力信号は、位相タイミング（図１２参照）とクロックのアップエッジとが一致するようなタイミングで発生することもあれば、また、位相タイミングが隣接する２つのアップエッジの中央に位置するように発生することもある。後者の場合は、内部クロック３６に同期したラッチ処理を行うことで、入力信号の値を正しく取り込むことができるが、前者の場合は、アップエッジのタイミングが信号値の変化タイミングと一致するため、内部クロック３６に同期したラッチ処理により、入力信号の値を適正に取り込むことはできない。
【００６８】
しかしながら、本実施形態においては、統計回路３２−１〜３２−ｎに対して、互いに均等な位相ずれを伴う多段の位相シフト信号が与えられている。そして、それらの統計回路３２−１〜３２−ｎは、何れも、内部クロック３６が発するアップエッジを受けて、同じタイミングにおいて信号をラッチする。この場合、一部の統計回路では、受信した信号の位相タイミングがアップエッジと重なることとなるが、１つ以上の統計回路においては、必然的に、受信信号の位相タイミングがアップエッジと重ならない状態となる。このため、本実施形態におけるプリアンブル検出回路２２によれば、入力信号が如何なるタイミングで発生しても、少なくとも一つの統計回路において、入力信号に含まれる信号列をラッチ回路４０に正しくラッチさせることができる。
【００６９】
比較値記憶回路４２は、プリアンブルに含まれる記号列を、所定のビット数分だけ記憶している。ここでは、説明の便宜上、プリアンブルが「０」「１」の交番信号であり、比較値記憶回路４２は、プリアンブル検出期間T2に対応する１６ビット分だけ０１の交番信号を記憶しているものとする。また、その都度、内部で０１交番を発生させて比較値とすることも可能である。
【００７０】
比較加算累積回路４４には、ラッチ回路４０にラッチされたデータと、比較値記憶回路４２に記憶された信号値とが、クロック毎に順次供給される。また、比較加算累積回路４４には、T2タイマから、プリアンブル検出期間T2毎にリセット信号が供給される。比較加算累積回路４４は、そのリセット信号を受けることにより、初期状態にリセットされ、その後、クロック毎に、ラッチデータと比較値との比較、比較結果の加算、加算結果の累積等の処理を実行する。
【００７１】
具体的には、比較加算累積回路４４は、リセット信号を受けた後、１６ビットにわたって、順次ラッチデータと比較値とを比較する。その結果両者の一致が認められれば、一致数がインクリメントされ、他方、両者が不一致が認められれば、不一致数がインクリメントされる。１６ビットの比較が進む過程で、比較の結果は、上記の規則に従って順次加算される。その結果、全ての比較が一致していれば一致数が１６となり、他方、全ての結果が不一致であれば不一致数が１６となる。
【００７２】
リセット信号を受信しない限り、比較加算累積回路４４は、１６ビットの比較及び加算を終える毎に、一致数及び不一致数をそれぞれ累積結果に移行させ、一致及び不一致に関する加算値をゼロとする。以後、比較加算累積回路４４は、再び、ラッチデータと比較値との比較、及び、その比較の結果による一致数及び不一致数のインクリメントを実行する。
【００７３】
本実施形態では、プリアンブル検出期間T2が１６ビットに対応しているため、比較加算累積回路４４は、１６ビットの比較を終える毎にリセットされる。このため、本実施形態では、一致数及び不一致数の加算値が累積されることはない。但し、プリアンブル検出期間T2は、１６ビットよりも長いビット数、例えば３２ビットに対応する期間に設定されることもある。この場合、比較加算累積回路４４は、上述した累積の機能を用いて、３２ビット分の比較が終わった時点で、最終的な一致数及び不一致数を算出することができる。
【００７４】
本実施形態において用いられるプリアンブルは、上述した通り「０」「１」の交番信号である。従って、比較値記憶回路４２にも「０」「１」の交番信号が記憶されている。このため、プリアンブルの信号列が適正にラッチされた統計回路では、ラッチデータと比較値との比較が、クロック毎に全て一致する場合と、全て不一致となる場合とが生じ得る。
【００７５】
つまり、本実施形態では、ラッチされたデータが、プリアンブルの信号列に近づくほど、一致数及び不一致数の一方が大きくなり、これと同時に、それらの他方が小さくなるという現象が生じる。この場合、一致数及び不一致数のうち値の大きい方が、ラッチデータがプリアンブルの信号列に一致している可能性をより正しく表していることになる。そこで、比較加算累積回路４４は、それらを比較したうえで、一致数と不一致数のうち大きい方の値を、比較データとして出力している。従って、本実施形態においては、その比較データを見ることで、統計回路３２−１〜３２−ｎにラッチされる信号が、プリアンブルの信号列に一致しているか否かを正確に判断することができる。
【００７６】
統計回路３２−１〜３２−ｎのそれぞれにおいて生成される比較データは、プリアンブル判定回路３４に供給されている。また、プリアンブル判定回路３４には、T2タイマ３８から、プリアンブル検出期間T2毎に判定タイミング信号が供給される。プリアンブル判定回路３４は、この判定タイミング信号を受けると、統計回路３２−１〜３２−ｎのそれぞれにつき、判定値（例えば１４）を超える比較データが出力されているか否かを判断する。
【００７７】
プリアンブル検出回路２２に対してノイズでない信号が伝送され始めていれば、統計回路３２−１〜３２−ｎには、プリアンブルの信号列を有する信号が供給されている。この場合、統計回路３２−１〜３２−ｎの何れかにおいては、必然的にプリアンブルの信号列が適正にラッチされる。従って、少なくとも１つの統計回路からは、判定値を超える比較データが出力される。一方、プリアンブル検出回路２２に対して、適正な信号が入力されていなければ、何れの統計回路からも、判定値を超える比較データが出力されることはない。
【００７８】
このため、プリアンブル判定回路３４は、少なくとも１つの統計回路から、判定値を超える比較データが出力されている場合には、プリアンブルの検出を判定し、プリアンブル検出信号を出力する。他方、何れの統計回路からも判定値を超える比較データが出力されていない場合は、プリアンブル検出信号が出力されることはない。この場合、以後、プリアンブル検出期間T2毎に、上述した処理が繰り返される。
【００７９】
プリアンブル検出回路２２によって、上述したプリアンブル検出信号が発せられると、これを契機として、クロックデータ生成回路２４の動作が開始される。クロックデータ生成回路２４は、図３に示すように、遅延回路群５０、統計回路群５２、及び信号判定回路５４を備えている。また、クロックデータ生成回路２４は、基準のクロックを発生する内部クロック５６、及び位相タイミング検出期間TをカウントするためのTタイマ５８を備えている。
【００８０】
遅延回路群５０、及び統計回路群５２は、それぞれ、プリアンブル検出回路２２における遅延回路群３０、及び統計回路群３２と、実質的に同様である。また、内部クロック５６も、プリアンブル検出回路２２における内部クロック３６と実質的に同じである。すなわち、遅延回路群５０は、（ｎ−１）個の遅延回路遅延回路５０−１〜５０−（ｎ−１）を有しており、段階的に等間隔で位相が遅らされたｎ種類の信号を生成する。また、統計回路群５２は、ｎ種類の信号のそれぞれに対応して設けられたｎ個の統計回路５２−１〜５２−ｎを有しており、統計回路５２−１〜５２−ｎのそれぞれは、内部クロック５６を受けて作動するラッチ回路６０、比較値記憶回路６２、及び比較加算累積回路６４を備えている。
【００８１】
比較加算累積回路６４には、Tタイマ５８から、位相タイミング検出期間T毎にリセット信号が供給される。位相タイミング検出期間T（５１２ビット相当）は、プリアンブル検出期間T2（１６ビット相当）に比して十分に長い期間である。比較加算累積回路６４は、クロック毎にラッチデータと比較値を比較し、一致数の加算、或いは不一致数の加算を行う。そして、リセット信号を受信しない限り、１６ビット毎に、それらの加算値を累積し、再び、上述した比較の処理、及び加算の処理を繰り返す。その結果、位相タイミング検出期間Tが満了する時点では、比較加算累積回路６４に、５１２ビット分の比較に基づく一致数及び不一致数が累積されている。
【００８２】
比較加算累積回路６４では、比較加算累積回路４４の場合と同様の理由により、ラッチされたデータが、プリアンブルの信号列に近づくほど、一致数及び不一致数の一方が大きくなり、これと同時に、それらの他方が小さくなるという現象が生じる。つまり、ここでも、一致数及び不一致数のうち値の大きい方が、ラッチデータがプリアンブルの信号列に一致している可能性をより正しく表していることになる。そこで、比較加算累積回路６４は、それらを比較したうえで、一致数と不一致数のうち大きい方の値を、比較データとしてラッチデータとともに信号判定回路５４に出力する。
【００８３】
クロックデータ生成回路２４は、上述した通り、プリアンブルの発生が検出された後に作動する回路である。従って、統計回路５２−１〜５２−ｎは、何れも、プリアンブルの信号列を有する信号を受信しながら比較データを生成している。この場合、比較データは、プリアンブルの信号列が正しくラッチできている統計回路では大きな値となり、そのラッチが正しく行えていない統計回路では小さな値となる。つまり、クロックデータ生成回路２４における比較データは、統計回路５２−１〜５２−ｎのそれぞれが処理している信号と、内部クロック５６との同期の度合いを示す特性値としての意味を有している。
【００８４】
信号判定回路５４は、統計回路５２−１〜５２−ｎのそれぞれから発せられる比較データの中から、最も大きなものを検出する。最大の比較データを発している統計回路は、全ての統計回路５２−１〜５２−ｎの中で、最も正しく入力信号、つまり、プリアンブルをラッチしている回路である。そして、信号判定回路５４は、そのようにして検出した統計回路で処理されている信号（以下、「同期信号」と称す）を、内部クロック５６の発するクロックと共に後段の回路に向けて出力する。より正確には、信号判定回路５４は、同期信号を内部クロック５６によりラッチしたものを、同期調整信号として、クロックと共に出力している。
【００８５】
同期調整信号は、内部クロック５６との同期が保証された信号である。このように、クロックデータ再生回路２０は、後段の装置に対して、同期の保証された信号とクロックの組み合わせを提供することができる。このため、後段の装置は、それらをセットで用いることにより、送信元から提供されたデータを正しく処理することができる。
【００８６】
更に、本実施形態では、通信により授受される信号に、プリアンブル検出期間T2と位相タイミング検出期間Tの和分に相当する最小限のビット数でプリアンブルを付加することとしている。そして、本実施形態のクロックデータ生成装置２０によれば、このような短いプリアンブルの送信期間中に、常に入力信号とクロックとの同期調整を終え、後段の装置に対して全てのデータを、クロックとの保証がとれた状態で提供することができる。このため、本実施形態のクロックデータ再生回路２０によれば、優れた伝送効率での通信を実現することができる。
【００８７】
ところで、上述した実施の形態１では、プリアンブル検出回路２２及びクロックデータ生成回路２４の双方において、内部クロック３６，５６の位相を維持し、入力信号の遅延信号を生成することでプリアンブルの検出、及び信号とクロックの同期調整を実現することとしている。しかしながら、それらの手法はこれに限定されるものではない。すなわち、プリアンブル検出回路２２においては、入力信号の位相を維持して、遅延クロックを生成することで同様の機能を実現することとしてもよい。具体的には、遅延回路３０−１〜３０−（ｎ−１）に代えて、多段の遅延クロックを生成するためのクロック遅延回路を設け、統計回路３２−2〜３２−ｎを、それらの遅延クロックで作動させることによりプリアンブルを検出することとしてもよい。また、クロックデータ生成回路２４についても、同様に、遅延回路５０−１〜５０−（ｎ−１）に代えて、多段の遅延クロックを生成するためのクロック遅延回路を設け、統計回路５２−2〜５２−ｎを、それらの遅延クロックで作動させることにより位相タイミングの検出を実現することとしてもよい。
【００８８】
また、上述した実施の形態１においては、クロックデータ再生回路２０を、主としてハードウェアにより実現することとしているが、本発明はこれに限定されるものではない。すなわち、上記の構成を有するクロックデータ再生回路２０は、ソフトウェアを利用して実現することとしてもよい。この点は、以下に説明する他の実施の形態についても同様である。
【００８９】
また、上述した実施の形態１においては、プリアンブル検出回路２２に内部クロック３６を内蔵させ、かつ、クロックデータ生成回路２４に内部クロック５６を内蔵させることとしているが、これらの内部クロックは、必ずしも別々に準備する必要はない。すなわち、プリアンブル検出回路２２の内部クロックと、クロックデータ生成回路２４の内部クロックは、共通化することとしてもよい。
【００９０】
実施の形態２．
次に、図４を参照して、本発明の実施の形態２について説明する。図４は、本実施形態のクロックデータ再生回路７０の詳細な構成を説明するためのブロック図である。本実施形態のクロックデータ再生回路７０は、プリアンブル検出回路７２と、クロックデータ生成回路７４とを備えている。この回路は、プリアンブル検出回路７２にパラレル化回路７６−１〜７６−ｎが挿入されている点、及びクロックデータ生成回路７４に、パラレル化回路群７８が挿入されている点を除き、実質的には実施の形態１の回路２０と同様である。
【００９１】
すなわち、本実施形態において、プリアンブル検出回路７２には、遅延回路群３０の後段にパラレル化回路７６−１〜７６−ｎが配置されている。パラレル化回路７６−１〜７６−ｎは、それぞれ、シフトレジスタを構成するＭビット数（ここではＭ＝１６とする）のレジスタ８０と、同じＭビット数（Ｍ＝１６）分の比較値記憶器８２を備えている。
【００９２】
例えば、遅延回路群３０を通過してくる入力信号は、パラレル化回路７６−１の最前段に配置されているレジスタ８０に供給される。最前段のレジスタ８０は、内部クロック３６のトリガエッジ（アップエッジ）を受けて、入力信号の値をラッチする。２段目以降のレジスタ８０は、そのアップエッジを受けて、前段のレジスト８０の値を順次ラッチして後段に送る。他のパラレル化回路７６−２〜７６−ｎにおいても、遅延回路群３０から供給される遅延信号を対象として、同様の処理が実行される。
【００９３】
そして、パラレル化回路７６−１〜７６−ｎは、１６回のクロックが入力される毎に、１６個のレジスタ８０にラッチされている値と、１６個の比較値記憶器８２に記憶されている値とを、一度に統計回路群８４に送る。以下、前者の１６ビット信号を「並列入力信号列」と称し、また、後者の１６ビット信号を「並列比較信号列」と称する。
【００９４】
統計回路群８４には、ｎ個の統計回路８４−１〜８４−ｎが準備されている。統計回路８４−１〜８４−ｎは、それぞれ、並列入力信号列と並列比較信号列とを一度で比較できることを除き、実施の形態１における比較加算累積回路４４と同様の機能を有している。すなわち、統計回路８４−１は、並列入力信号列と並列比較信号列とがパラレル化回路７６−１から入力されると、両者を比較して、ビット値の一致数及び不一致数を加算する。そして、T2タイマ３８からリセット信号を受信するまで、その処理が繰り返される毎に一致数の加算値、及び不一致数の加算値を累積し、一致数及び不一致数のうち、大きい方を比較データとしてプリアンブル判定回路３４に提供する。
【００９５】
プリアンブル判定回路３４は、このようにして供給される比較データに基づいて、実施の形態１の場合と同様に、プリアンブルの有無を判定し、その発生が検知された場合にプリアンブル検出信号を発生することができる。
【００９６】
上記の構成によれば、入力信号のレートが２Gbpsである場合、統計回路８４−１〜８４−ｎの動作周波数は、その１６分の１である１２５MHzとなる。このように、本実施形態のクロックデータ再生回路７０によれば、統計回路８４−１〜８４−ｎの動作周波数を、実施の形態１の場合に比して格段に下げることができる。
【００９７】
本実施形態のクロックデータ再生回路７０は、クロックデータ生成回路７４にも、パラレル化回路群７８を有している。パラレル化回路群７８は、上述したパラレル化回路７６−１〜７６−ｎと同様の構成を有しており、統計回路群８６に対して、クロック周波数の１６分の１の周波数で、並列入力信号列及び並列比較信号列を供給する。このため、この回路７０によれば、クロックデータ生成回路７４においても、統計回路群８６の動作周波数を格段に下げることができる。
【００９８】
統計回路８４−１〜８４−ｎ、或いは統計回路群８６の設計は、それらの動作周波数が遅いほど容易となる。反対に、それらの回路の動作周波数を遅くすることのできる回路構成によれば、クロックデータ再生回路７０によって処理し得る周波数の上限を高めることができる。本実施形態のクロックデータ再生回路７０によれば、実施の形態１の回路２０によって達成される効果に加えて、これらの効果を得ることができる。
【００９９】
ところで、上述した実施の形態２では、プリアンブル検出回路７２及びクロックデータ生成回路７４の双方において、内部クロック３６，５６の位相を維持し、入力信号の遅延信号を生成することでプリアンブルの検出、及び信号とクロックの同期調整を実現することとしている。しかしながら、それらの手法はこれに限定されるものではない。すなわち、プリアンブル検出回路７２においては、入力信号の位相を維持して、遅延クロックを生成することで同様の機能を実現することとしてもよい。具体的には、遅延回路３０−１〜３０−（ｎ−１）に代えて、多段の遅延クロックを生成するためのクロック遅延回路を設け、パラレル化回路７６−2〜７６−ｎを、それらの遅延クロックで作動させることによりプリアンブルを検出することとしてもよい。また、クロックデータ生成回路７４についても、同様に、遅延回路群５０に代えて、多段の遅延クロックを生成するクロック遅延回路群を設け、パラレル化回路群７８を、それらの遅延クロックで作動させることにより位相タイミングの検出を実現することとしてもよい。
【０１００】
また、上述した実施の形態２においては、プリアンブル検出回路７２に内部クロック３６を内蔵させ、かつ、クロックデータ生成回路７４に内部クロック５６を内蔵させることとしているが、これらの内部クロックは、必ずしも別々に準備する必要はない。すなわち、プリアンブル検出回路７２の内部クロックと、クロックデータ生成回路７４の内部クロックは、共通化することとしてもよい。
【０１０１】
実施の形態３．
次に、図５を参照して、本発明の実施の形態３について説明する。図５は、本実施形態のクロックデータ再生回路９０の構成を説明するためのブロック図である。上述した実施の形態２のクロックデータ再生回路７０では、プリアンブル検出回路７２とクロックデータ生成回路７４に、同じ機能を実現するためのブロックが重複して設けられている。
【０１０２】
具体的には、プリアンブル検出回路７２における遅延回路群３０と、クロックデータ生成回路７４における遅延回路群５０は、何れも多段の位相シフト信号を生成するためのものであり、同一の構成で実現することができる。また、プリアンブル検出回路７２におけるパラレル化回路群７６−１〜７６−ｎと、クロックデータ生成回路７４におけるパラレル化回路群７８も、１６ビットの並列比較値信号列を記憶しつつ１６ビットの並列入力信号を生成するという機能において共通しており、同一の構成で実現することができる。更に、プリアンブル検出回路７２が備える統計回路８４−１〜８４−ｎは、並列入力信号列と並列比較信号列とを比較する機能、及び、その比較の結果から一致数の加算値及び不一致数の加算値を算出する機能に関しては、クロックデータ生成回路７４の統計回路に要求される機能と共通している。
【０１０３】
本実施形態のクロックデータ再生回路９０は、それらの重複する要素を共通化することにより、全体として、実施の形態２の回路７０に比して著しく回路規模を縮小した点に特徴を有している。以下、図５を参照して、本実施形態において用いられる回路構成を詳細に説明する。尚、図５において、図４に示す要素と同一の要素については、同一の符号を付してその説明は省略または簡略する。
【０１０４】
すなわち、本実施形態のクロックデータ再生回路９０は、図５に示すように、入力信号を基にｎ種類の位相シフト信号を生成するための遅延回路群３０を備えている。遅延回路群３０によって生成されたｎ種類の信号は、それぞれ、パラレル化回路７６−１〜７６−ｎに供給される。パラレル化回路７６−１〜７６−ｎは、１６回のクロック入力を受ける毎に１６ビットの並列入力信号列と、１６ビットの並列比較信号列を出力する。
【０１０５】
パラレル化回路７６−１〜７６−ｎの後段には、統計回路群９２が設けられている。統計回路群９２には、ｎ個の統計回路９２−１〜９２−ｎが含まれている。また、統計回路９２−１〜９２−ｎのそれぞれには、比較加算回路９４と、累積回路９６とが含まれている。
【０１０６】
比較加算回路９４は、パラレル化回路７６−１〜７６−ｎから並列入力信号列と並列比較信号列の供給を受ける毎に、つまり、１６回のクロック入力毎に、それら両者を比較して、一致数の加算値と不一致数の加算値を算出する。そして、比較加算回路９４は、それらの加算値のうち、大きい方を、受信した信号とプリアンブルとの一致度を表す値としてプリアンブル判定回路３４と累積回路９６に供給する。
【０１０７】
プリアンブル判定回路３４は、T2タイマ３８からの判定タイミング信号を受けて、実施形態１又は２の場合と同様に作動する。具体的には、プリアンブル判定回路３４は、プリアンブル検出期間T2毎に、判定タイミング信号を受けて、統計回路９２−１〜９２−ｎの何れかから、判定値を超える加算値が出力されているかを判断する。本実施形態では、プリアンブル検出期間T2が、クロック周期の１６回分とされている。より具体的には、比較加算回路９４から加算値が出力される毎にプリアンブル検出期間T2が満了するような設定が施されている。このため、プリアンブル判定回路３４では、比較加算回路９４から１６ビット分の比較結果が出力される毎に、それらの比較結果（加算値）と判定値との比較が行われる。
【０１０８】
但し、比較加算回路９４が加算値を出力するタイミングと、T2タイマ３８から判定タイミングが発せられるタイミングは、実施の形態１及び２の場合と同様に、必ずしも一致している必要はない。すなわち、プリアンブル検出期間T2は、例えばクロック周期の３２回分であってもよい。この場合、１６クロック毎に比較加算回路９４から発せられる加算値をプリアンブル判定回路３４の内部で累積して３２ビット分の比較とすれば、所望の比較を実行することが可能である。
【０１０９】
プリアンブル判定回路３４は、何れの統計回路９２−１〜９２−ｎからも判定値を超える加算値が出力されていないと判断した場合は、プリアンブル検出信号を出力することなく、再び加算値の待ち受け状態となる。そして、何れかの統計回路９２−１〜９２−ｎにおいて判定値を超える加算値の発生を認められると、プリアンブル判定回路３４からプリアンブル検出信号が発せられる。
【０１１０】
本実施形態において、プリアンブル検出信号は、統計回路９２−１〜９２−ｎがそれぞれ備える累積回路９６、及びTタイマ５８に供給される。これらの回路は、プリアンブル検出信号を受信するまではリセット状態、或いは停止状態とされており、その信号を受信したことを契機に作動し始める。
【０１１１】
統計回路９２−１〜９２−ｎのそれぞれにおいて、比較加算回路９４は、プリアンブル検出信号の発生前後に関わらず、同様に作動する。このため、累積回路９６には、プリアンブル検出信号の発生後も、１６クロック毎に、並列入力信号列と並列比較信号列との一致度を表す加算値が供給される。累積回路９６は、プリアンブル検出信号の発生後に、その加算値の累積を開始し、その累積の結果を、ラッチデータとともに信号判定回路５４に対して提供する。
【０１１２】
Tタイマ５８は、実施の形態１又は２の場合と同様に、プリアンブル検出信号を受信した後、位相タイミング検出期間T（例えばクロック周期の５１２回分に相当する期間）が経過した時点で、信号判定回路５４に対して判定タイミングの信号を出力する。この間、累積回路９６では、複数回に渡って（例えば３２回に渡って）比較加算回路９４から出力される加算値が累積されている。そして、信号判定回路５４は、上述した判定タイミングの信号を受信した時点で、最も大きな累積値を発生している統計回路を選択し、その回路で処理されている信号を、厳密には、その信号を内部クロック３６でラッチした信号を、同期調整信号として内部クロック３６と共に後段の回路に供給する。
【０１１３】
以上説明した通り、図５に示す回路構成によれば、遅延回路群３０、パラレル化回路７６−１〜７６−ｎ、及び比較加算回路９４等を、プリアンブルの検出、及び位相タイミングの検出の双方において共通に利用することができる。つまり、図５に示す回路構成によれば、実施の形態１又は２において重複して設けられていた回路構成を共通化することができる。このため、本実施形態の構成によれば、高い伝送レートを実現することのできるクロックデータ再生回路９０を、小規模の回路で実現することが可能である。
【０１１４】
ところで、上述した実施の形態３では、プリアンブルを検出し、また、入力信号の位相タイミングを検出するにあたって、内部クロック３６の位相を維持し、入力信号の遅延信号を生成することとしているが、本発明はこれに限定されるものではない。すなわち、遅延信号を生成するための遅延回路群３０に代えて、多段の遅延クロックを生成するためのクロック遅延回路群を設け、パラレル化回路７６−2〜７６−ｎを、それらの遅延クロックで作動させることにより、プリアンブルの検出、及び位相タイミングの検出を行うこととしてもよい。
【０１１５】
実施の形態４．
次に、図６を参照して、本発明の実施の形態４について説明する。図６は、本実施形態の電子装置の構成を説明するための図である。本実施形態の電子装置は、図６に示すように、無線通信により送信される信号を受信するためのアンテナ１００を備えている。アンテナ１００には、受信した信号を電気信号に変換するための高周波回路１０２が接続されている。
【０１１６】
高周波回路１０２によって生成された信号は、上述した実施の形態１のクロックデータ再生回路２０に供給される。この信号には、プリアンブル検出期間T2と位相タイミング検出期間Tの和に相当するビット数のプリアンブルが含まれている。クロックデータ再生回路２０は、そのプリアンブルの受信期間中に、クロックと信号の同期調整を終えて、その後段にクロックと同期調整信号とを出力し始めることができる。
【０１１７】
クロックデータ再生回路２０の後段には、ベースバンド処理回路１０４が配置されている。ベースバンド処理回路１０４は、その前段から供給されてくる同期調整信号とクロックとから、データの解析を行う。ベースバンド処理回路１０４は、具体的には、信号の送信及び受信の制御、イーサ信号の分解及び組み立て、映像信号を処理するためのインターフェース処理等が行われる。
【０１１８】
尚、本発明に係る電子装置には、必ずしもベースバンド処理回路１０４は必要ではない。反対に、本発明に係る電子装置には、更なる処理回路を含めることも可能である。また、実施の形態４では、電子装置が、無線通信を行う装置に限定されているが、本発明はこれに限定されるものではなく、データ通信を行い得る装置であれば、その通信が如何なる方式であっても、本発明を適用することは可能である。
【０１１９】
また、上述した実施の形態４では、実施の形態１に係るクロックデータ再生回路２０を用いることとしているが、ここで用いることのできるクロックデータ再生回路はこれに限定されるものではない。すなわち、本実施形態の電子回路には、実施の形態２又は３のクロックデータ再生回路７０，９０、或いは、以下に説明する実施の形態５のクロックデータ再生回路１１０を組み合わせてもよい。
【０１２０】
また、上述した実施の形態１乃至４においては、「同期」の語句を用いて説明を行っているが、これらの説明における「同期」は、恒常的な同期のみを意味するものではない。すなわち、この「同期」は、受信パケットの存在する期間における短期間での同期をも含むものである。
【０１２１】
実施の形態５．
次に、図７および図８を参照して、本発明の実施の形態５について説明する。図７は、本実施形態のクロックデータ再生回路１１０の詳細な構成を説明するためのブロック図である。本実施形態のクロックデータ再生回路１１０は、クロックデータ生成回路２４が、クロックデータ生成回路１１２に置き換えられている点を除いて、実施の形態１のクロックデータ再生回路２０と同様である。
【０１２２】
実施の形態１におけるクロックデータ生成回路２４は、プリアンブル検出回路２２から発せられるプリアンブル検出信号を契機として同期調整の処理を実行する回路である。本実施形態におけるクロックデータ生成回路１１２は、同期調整の処理を常に実行している点、第２T2タイマ１１４を備えている点、およびTタイマ５８がTタイマ１１６に置き換えられている点において実施の形態１の回路２４と異なっている。
【０１２３】
第２T2タイマ１１４は、プリアンブル検出回路２２が備えるT2タイマ３８に１クロックだけ遅れて、プリアンブル検出期間T2を繰り返し計数する。また、第２T2タイマ１４は、プリアンブル検出信号を受信しない限り、計数値がT2に達する毎にリセット信号を発生し、プリアンブル検出信号を受信すると、その動作を停止させる。
【０１２４】
第２T2タイマ１１４が発するリセット信号は、Tタイマ１１６に供給される。従って、Tタイマ１１６には、プリアンブルが検出されない限り、プリアンブル検出期間T2毎にリセット信号が供給される。そして、プリアンブルが検出されると、Tタイマ１１６に対するリセット信号の供給が停止される。
【０１２５】
Tタイマ１１６は、第２T2タイマ１１４からリセット信号を受信すると、比較加算累積回路６４に向けてリセット信号を出力すると共に、計数値をクリアして位相タイミング検出期間Tを改めて計数し始める。このため、第２T2タイマ１１４がリセット信号を発すると、クロックデータ生成回路１１２の内部では、T2の期間に渡って実行してきた同期処理（比較結果の加算値の累積値）がクリアされ、改めて同期処理が初めから開始される。
【０１２６】
プリアンブルが検出され、Tタイマ１１６に対するリセット信号の供給が停止されると、Tタイマ１１６は、プリアンブル検出期間T2を超えて計数値をカウントアップする。この場合、Tタイマ１１６は、計数値が位相タイミング検出期間Tに達した時点で以下の処理を行う。
１．計数値をリセットして新たに位相タイミング検出期間Tの計数を開始する。
２．信号判定回路５４に向けて判定タイミングを発する。
３．比較加算累積回路６４に向けてリセット信号を発する。
【０１２７】
比較加算累積回路６４は、実施の形態１の場合と同様に、リセット信号を受けるまで、入力信号と比較値との一致度を表す累積値を演算する。また、信号判定回路５４は、判定タイミングを受けて、上記の累積値に基づいて同期信号を検出する。従って、Tタイマ１１６において位相タイミング検出期間Tが計数されると、その時点で、信号判定回路５４において同期信号が検知される。
【０１２８】
図８は、本実施形態のクロックデータ再生回路１１０の動作を説明するためのタイミングチャートである。図８に示すように、プリアンブル検出期間T2は、位相タイミング検出期間Tに比して十分に短い期間である。ここでは、実施の形態１の場合と同様に、プリアンブル検出期間T2が１６ビットの記号列に相当する期間であり、位相タイミング検出期間Tが５１２ビットの記号列に相当する期間であるものとする。
【０１２９】
クロックデータ再生回路１１０が信号を受信していない期間中、つまり、無信号期間中は、プリアンブル検出回路２２の内部ではT2タイマ３８により、また、クロックデータ生成回路１１２の内部では第２T2タイマ１１４により、それぞれプリアンブル検出期間T2が繰り返し計数される。但し、第２T2タイマ１１４は、T2タイマ３８に対して１クロックだけ遅れてプリアンブル検出期間T2を計数する。
【０１３０】
第２T2タイマ１１４が繰り返しプリアンブル検出期間T2を計数している間は、Tタイマ１１６も、T2毎にリセットされる。図８に示すように、時刻t1においてプリアンブルが発生した場合は、時刻t1の直後に開始されたプリアンブル検出期間T2が終了する時点（図８中、時刻t2＋T2）で、プリアンブル検出回路２２がプリアンブルを検出し、プリアンブル検出信号を発生する。その結果、第２T2タイマ１１４は、計数値がT2に達する直前で動作を停止させる。
【０１３１】
第２T2タイマ１１４の動作が停止されると、Tタイマ１１６の計数値は、T2を超えて大きくなる。そして、その計数値が位相タイミング検出期間Tに達すると、クロックデータ生成回路１１２による同調処理が終了する。上記の処理において、クロックデータ生成回路１１２は、時刻t2の１クロック後である時刻t3の後、T−t3の期間が経過した時点で同調処理を終了させることができる。
【０１３２】
上述した実施の形態１のクロックデータ再生回路２０は、プリアンブル検出信号の発生を契機として同調処理を開始する。この場合、プリアンブルが発生した後、同調処理が終了するまでの最短期間は「T2＋T」となる。これに対して、本実施形態の回路１１０では、上記の最短期間を「T＋１クロック期間」に短縮することができる。このため、本実施形態の回路１１０によれば、実施の形態１の場合に比して、プリアンブルを更に短縮することができる。
【０１３３】
ところで、上述した実施の形態５では、実施の形態１のクロックデータ再生回路２０をベースとして、第２T2タイマ１１４の追加、およびTタイマ１１６の置き換えを行うこととしているが、本発明はこれに限定されるものではない。すなわち、本実施形態の回路１１０は、実施の形態２又は３の回路７０，９０をベースとして構成することとしてもよい。
【図面の簡単な説明】
【０１３４】
【図１】本発明の実施の形態１のクロックデータ再生回路の構成を示すブロック図である。
【図２】図１に示すクロックデータ再生回路の動作原理を説明するためのタイミングチャートである。
【図３】本発明の実施の形態１のクロックデータ再生回路の構成を詳細に表したブロック図である。
【図４】本発明の実施の形態２のクロックデータ再生回路の構成を詳細に表したブロック図である。
【図５】本発明の実施の形態３のクロックデータ再生回路の構成を詳細に表したブロック図である。
【図６】本発明の実施の形態４の電子装置の構成を説明するための図である。
【図７】本発明の実施の形態５のクロックデータ再生回路の構成を詳細に表したブロック図である。
【図８】図７に示すクロックデータ再生回路の動作を説明するためのタイミングチャートである。
【図９】従来のクロックデータ再生回路の構成を示す図である。
【図１０】プリアンブルが付加された入力信号のデータ形式を説明するための図である。
【図１１】「０」「１」の交番信号で構成される一般的なプリアンブルの波形を示す図である。
【図１２】プリアンブルの位相タイミングとクロックのトリガエッジ（ここではアップエッジ）とが一致している場合を示した図である。
【図１３】位相タイミング検出回路が、入力信号の位相を検知する手法を説明するためのタイミングチャートである。
【図１４】図９に示す従来のクロックデータ再生回路の問題点を説明する図である。
【符号の説明】
【０１３５】
２０、７０、９０  クロックデータ再生回路
２２、７２  プリアンブル検出回路
２４、７４  クロックデータ生成回路
３０、５０  遅延回路群
３０−１〜３０−（ｎ−１）、５０−１〜５０−（ｎ−１）  遅延回路
３２、５２、８４、８６、９２  統計回路群
３２−１〜３２−ｎ  ５２−１〜５２−ｎ  ８４−１〜８４−ｎ  ９２−１〜９２−ｎ  統計回路
３４  プリアンブル判定回路
３６、５６  内部クロック
３８  T2タイマ
４０、６０  ラッチ回路
４２、６２  比較値記憶回路
４４、６４  比較加算累積回路
５４  信号判定回路
５８  Tタイマ
７６−１〜７６−ｎ  パラレル化回路
７８  パラレル化回路群
９４  比較加算回路
９６  累積回路
１０２  高周波回路
１０４  ベースバンド処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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