(57)【特許請求の範囲】
【請求項１】
各アドレスライン上に存在する不良セルの数がこのアドレスラインと直行する向のスペアラインの本数より多く存在するマストリペアアドレスラインを検出し、
このマストリペアアドレスライン上のスペア領域のフェイルデータを読み出し、
スペア領域の不良セルの配置を表すフェイルパターンを求め、
このフェイルパターンとマストリペアアドレスラインを指し示すアドレスとをフェイルパターンメモリに記憶させる
ことを特徴とするメモリの不良救済解析方法。
【請求項２】
被試験メモリと同等のアドレス領域を具備した不良解析メモリと、
被試験メモリから不良セルが検出される毎に上記不良解析メモリの上記不良セルが検出されたアドレスと同一アドレスにフェイルデータを書き込むフェイルデータ書込手段と、
上記不良解析メモリのロウアドレスライン又はカラムアドレスライン上のフェイルデータの存在を読み出すフェイルデータ読出手段と、
このフェイルデータ読出手段が読み出したフェイルデータの中からマストリペアアドレスラインを検出する手段と、
このマストリペアアドレスライン上のスペア領域の不良セル位置を表すフェイルパターンを検出する手段と、
そのフェイルパターンと、このフェイルパターンを発生したアドレスを記憶するフェイルパターンメモリと、
を具備していることを特徴とするメモリ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はメモリの不良セルをスペア領域に設けたスペアラインで救済することが可能か否かを判定するメモリの不良救済解析方法及びこの不良救済解析方法で動作するメモリ試験装置に関する。
【０００２】
【従来の技術】
図３に一般的なメモリ試験装置の構成を示す。図中１１はタイミング発生器１２はパターン発生器、１３は波形整形器、ＤＵＴは被試験メモリ、１４は論理比較器、１５は不良解析メモリ、１６は不良救済解析器、１７はこれら各部の動作を制御するテスタ−コントローラを示す。パターン発生器１２はタイミング発生器１１が出力する各種のタイミング信号に従って試験パターンデータを発生する。試験パターンデータは被試験メモリＤＵＴに印加するアドレス信号と、被試験メモリＤＵＴに書き込むデータと、被試験メモリＤＵＴの動作を制御する制御信号などによって構成される。
【０００３】
パターン発生器１２が発生する試験パターンデータはデジタル信号で構成される。このデジタル信号で構成される試験パターンデータは波形整形器１３で実波形（１、０の論理波形）を持つ試験パターン信号に変換され、その試験パターン信号が被試験メモリＤＵＴに印加される。被試験メモリＤＵＴでは印加された試験パターンをこの試験パターン信号に含まれるアドレス信号に従ってそのアドレスに記憶する。これと共に、被試験メモリＤＵＴの各アドレスからデータの読み出しが行われ、この読み出されたデータとパターン発生器１２から出力される期待値とを論理比較器１４で比較する。比較の結果、不一致が発生すると、その不一致を表すフェイルデータが不良解析メモリ１５に印加される。このとき被試験メモリＤＵＴに印加しているアドレス信号が不良解析メモリ１５にも供給され、その不一致が発生したアドレスにフェイルデータを記憶する。
【０００４】
図４に不良セルの救済が可能な半導体メモリＭＥＭＯの内部の構成を示す。不良セルの救済が可能な半導体メモリＭＥＭＯは本来のメモリセル群２０の他に予備のメモリセル群（以下スペア領域と称す）２１を具備し、本来のメモリセル群２０で不良セルが検出された場合、不良セルが存在するアドレスラインを検出し、そのアドレスラインをスペア領域２１に設けたスペアラインに電気的に置き換えを行うことで不良品のメモリを良品化することができる。図５にフェイルデータを記憶するための不良解析メモリ１５の内部の様子を示す。ここでは説明を簡素化するために不良解析メモリ１５の内部も、図４に示した半導体メモリＭＥＭＯの内部構造と対比させ、ほぼ同等の構造であるものとして説明する。
【０００５】
つまり、不良解析メモリ１５でも不良セルの救済が可能なメモリＭＥＭＯと同様に本来のメモリセル群２０に対応した主記憶領域１５Ａが存在するものとし、この主記憶領域１５Ａの他にスペア領域２１と対応した補助記憶領域１５Ｂが存在するものとして説明する。また、ここでは主記憶領域１５Ａ内に配列されたアドレスライン、１５Ｃをロウアドレスライン、アドレスライン１５Ｄをカラムアドレスライン、補助記憶領域１５Ｂに配置されたアドレスライン１５Ｅをスペアロウアドレスライン、１５Ｆをスペアカラムアドレスラインと称することにする。
【０００６】
次に、図６乃至図９を用いて不良解析メモリ１５に取り込んだフェイルデータを解析して不良救済が可能か否かを判定する不良救済解析方法について説明する。図６はロウアドレス方向及びカラムアドレス方向に不良解析メモリ１５の内部を読み出し、各アドレスライン上のフェイル数を計数する過程を示す。この計数過程を一般にスキャン動作と称している。１６Ａ、１６Ｂはその計数したフェイル数を記憶しておくメモリを示す。図７はスキャン動作によって求めた各アドレスライン上のフェイル数をサーチし、各アドレスライン上のフェイル数が直交するスペアラインの本数より大きい数のアドレスラインを探し出す動作を実行している過程を示す。この動作をサーチ動作と称している。アドレスライン上のフェイル数が直交するスペアラインの本数より大きい数である場合には、その不良セルが存在するアドレスラインと平行するスペアラインで置き換えなければ救済できないことから、このアドレスラインをマストリペアアドレスラインＭＲＡＬ（Ｍｕｓｔ Ｒｅｐａｉｒ Ａｄｄｒｅｓｓ ＬＩＮＥ）と呼んでいる。
【０００７】
図８はＤ−スキャン動作を実行した様子を示す。このＤ−スキャン動作とは図７に示したサーチ動作によりマストリペアアドレスラインＭＲＡＬをスペアライン１５Ｄで救済したと仮定し、救済した不良セルの数をメモリ１６Ａ、１６Ｂから減算する動作を示す。マストリペアアドレスが検出されなくなるまで図７に示したサーチ動作と図８に示したＤ−スキャン動作を繰り返し実行する。図９はマストリペアアドレスラインが検出されなくなった時点で残されたフェイル数を元にマストリペアでないフェイルアドレス（これを以下ではビットフェイルアドレスと称す）を探し出す。この動作を一般にフェイルサーチ動作と呼んでいる。
【０００８】
以上の如くして求めたマストリペアアドレスラインＭＲＡＬとビットフェイルアドレスから、不良セルに対してどのようにスペアラインを置き換えるかを解析することで不良救済を行う。
【０００９】
【発明が解決しようとする課題】
図１０に示す不良セルの配置において、マストリペアアドレスラインＭＲＡＬと判断されたロウアドレスライン１５Ｄ−１をスペアライン１５Ｄ−２で救済する場合、Ｄ−スキャン動作を実行すると、主記憶領域１５Ａ内の不良セルの数が−１されるのと同時にスペア領域１５Ｂの不良セルの個数も−１されて図１１に示すように不良セルが救済されたものと仮定し、データを更新するため、スペア領域１５Ｂ内に不良セルが存在したか否かが不明になってしまう欠点がある。
【００１０】
Ｄ−スキャン動作前の状態にあるマストリペアアドレスライン上のスペア領域に存在するフェイルパターンを検出するには例えば図６に示したスキャン動作後に一旦、図９に示したフェイルサーチ動作を実行すればよい。然し乍ら、不良救済解析は図６乃至図９に示したように、スキャン動作、サーチ動作、Ｄ−スキャン動作、フェイルサーチ動作の順に行うように予めプログラムされているから、この順番を崩して例えばスキャン動作の後にフェイルサーチ動作を実行すると、このフェイルサーチ動作を実行している時間が従来の不良救済解析時間に加算されてしまうため、不良救済解析に要する時間が長くなってしまう欠点がある。
【００１１】
この発明の目的はＤ−スキャン動作前のマストリペアアドレスライン上のスペア領域における不良セル位置情報を従来の不良解析に要する時間の範囲内で取得することができるメモリの不良救済解析方法及びメモリ試験装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】
この発明の請求項１では、各アドレスライン上に存在する不良セルの数がこのアドレスラインと直交する向のスペアラインの本数より多く存在するマストリペアアドレスラインを検出すると共に、このマストリペアアドレスライン上のスペア領域のフェイルデータを読み出し、スペア領域の不良セルの配置を表すフェイルパターンを求め、このフェイルパターンとマストリペアアドレスラインを指し示すアドレスとをフェイルパターンメモリに記憶させるメモリの不良救済解析方法を提案する。
【００１３】
この発明の請求項２では、被試験メモリと同等のアドレス領域を具備した不良解析メモリと、被試験メモリから不良セルが検出される毎に不良解析メモリの不良セルが検出されたアドレスと同一アドレスにフェイルデータを書き込むフェイルデータ書込手段と、不良解析メモリのロウアドレスライン又はカラムアドレスライン上のフェイルデータの存在を読み出すフェイルデータ読出手段と、このフェイルデータ読出手段が読み出したフェイルデータの中からマストリペアアドレスラインを検出し、このマストリペアアドレスライン上のスペア領域の不良セル位置を表すフェイルパターンを検出し、そのフェイルパターンと、このフェイルパターンを発生したアドレスを記憶するフェイルパターンメモリと、を具備しているメモリ試験装置を提案する。
【００１４】
作用
この発明の不良救済解析方法及びメモリ試験装置によれば、通常の不良救済処理の中のＤ−スキャン動作実行中にマストリペアアドレスライン上のスペア領域の不良セル位置を表すフェイルパターンを検出し、このマストリペアアドレスライン上のスペア領域のフェイルパターン及びこのマストリペアアドレスラインのアドレスをフェイルパターンメモリに記憶させるから、従来の不良救済処理時間の範囲内でＤ−スキャン動作を実行する前の状態のマストリペアアドレスライン上のスペア領域側の不良セル位置情報を得ることができる。従って、不良救済のための解析処理時間は従来と全く同じでありながら、不良救済解析結果と共にマストリペアアドレスライン上のスペア領域側のフェイルパターンを取得することができる利点が得られる。
【００１５】
【発明の実施の形態】
図１にこの発明により不良解析メモリ１５の出力側に追加されるフェイルパターン記憶部を示す。図１において、３１はロウアドレス発生器、３２はカラムアドレス発生器を示す。これらロウアドレス発生器３１及びカラムアドレス発生器３２は不良解析メモリ１５に記憶したフェイルデータを読み出すために設けられる。ロウアドレス発生器３１及びカラムアドレス発生器３２で発生したロウアドレス信号及びカラムアドレス信号はフォーマッタ３３−３で不良解析メモリ１５用のアドレス信号にフォーマットされて不良解析メモリ１５のアドレス信号入力端子Ａｎに入力される。
【００１６】
ここではロウアドレスを或るアドレスに固定しておき、その状態でカラムアドレスを先頭アドレスから最終アドレスまで＋１ずつ変化させ、カラムアドレスが最終アドレスに達して先頭アドレスに戻るのと同時にロウアドレスを＋１して不良解析メモリ１５内の各ロウアドレスライン上のフェイルデータを読み出すものとして説明する。ロウアドレス発生器３１で発生したロウアドレス信号はフォーマッタ３３−１を通じてフェイルパターンメモリ３５のデータ入力端子Ｄi1に入力される。カラムアドレス発生器３２で発生したカラムアドレス信号もフォーマッタ３３−２を通じてデコーダ３６でスペア領域の各スペアラインを表すビット信号として取り出され、このビット信号を各スペアライン（ここではカラム側のスペアライン）に対応して設けたゲートＧ１〜Ｇｎの各一方の入力端子に入力する。
【００１７】
一方、不良解析メモリ１５の出力側には不良解析メモリ１５からスペア領域で不良セルが読み出されたことを検出するゲート３７を設ける。つまり、このゲート３７にはフォーマッタ３３−２からスペア領域をアクセスしていることを表すスペア領域信号と、不良解析メモリ１５から読み出されるフェイルデータとを入力する。従って、スペア領域でフェイルが読み出されると、ゲート３７は「１」論理を出力し、この「１」論理のフェイルデータを各ゲートＧ１〜Ｇｎの各他方の入力端子に印加する。
【００１８】
この構成によりスペア領域において、カラムアドレスが＋１される毎に、各カラムアドレス（スペアカラムアドレスラインに相当）から「１」論理のフェイルデータが読み出されると、そのカラムアドレスに対応するゲートＧ１〜Ｇｎの何れかから「１」論理が出力される。ゲートＧ１〜Ｇｎのそれぞれと対応してパターンレジスタ３８−１〜３８−ｎが設けられる。このパターンレジスタ３８−１〜３８−ｎはこの例ではそれぞれＪ−Ｋフリップフロップによって構成した場合を示す。各Ｊ−ＫフリップフロップのＫ端子にはＤ−スキャン開始時に「１」論理信号を与える。Ｄ−スキャン動作が開始され、Ｄ−スキャン動作中はこのＫ端子には「０」論理が与えられ続ける。
【００１９】
ゲートＧ１〜Ｇｎの各出力を対応するフェイルパターンレジスタ３８−１〜３８−ｎの各Ｊ入力端子に印加する。Ｄ−スキャン開始時にＫ端子に「１」論理を与えることにより、各フェイルパターンレジスタ３８−１〜３８−ｎの出力は「０」論理に揃えられる。入力端子Ｋに与えられる入力信号が「０」論理に戻された状態でＪ入力端子に「０」論理が与えられる場合は、各フェイルパターンレジスタ３８−１〜３８−ｎの出力は「０」論理を維持し続ける。不良解析メモリ１５からスペア領域でフェイルデータが読み出されると、その読み出されたカラムアドレスに対応するフェイルパターンレジスタのＪ入力端子に「１」論理が入力される。Ｊ入力端子に「１」論理が入力されると、その入力されたフェイルパターンレジスタ３８−１〜３８−ｎは「１」論理を読み込む。
【００２０】
従って、例えば図２に示すマストリペアアドレスラインＭＲＡＬを読み出した状態ではフェイルパターンレジスタ３８−１〜３８−ｎには「１０１０００１０」のフェイルパターンがストアされる。このフェイルパターンはフェイルパターンメモリ３５のデータ入力端子Ｄi2に入力され、このフェイルパターンメモリ３５にフェイルパターンを記憶する。フェイルパターンメモリ３５はアドレス発生器３９が発生するアドレスに従って、その記憶アドレスを例えば先頭アドレスから＋１ずつアドレスを移動させ、フェイルパターンを記憶する。
【００２１】
フェイルパターンメモリ３５には図２に示すようにカラムフェイルパターン３５Ａの他に、マストリペアアドレスラインを表すロウアドレス３５Ｂもフェイルパターン３５Ａと共に記憶させる。以上はカラムフェイルパターン３５Ａを記憶する場合を説明したが、Ｄ−スキャン動作は上述したカラムアドレス方向の他に、ロウアドレス方向にも実行される。ロウアドレス方向にＤ−スキャン動作を実行する場合はカラムアドレスを固定し、このカラムアドレスライン上をロウアドレス方向に＋１アドレスずつ読み出してロウフェイルパターンを求め、このロウフェイルパターンをフェイルパターンメモリ３５に記憶させることは上述の説明で容易に理解できよう。
【００２２】
【発明の効果】
以上説明したように、この発明では不良解析メモリ１５に記憶したフェイルデータを用いて不良救済処理を行う過程において、Ｄ−スキャン動作を実行中にスペア領域のカラムフェイルパターン或いはロウフェイルパターンを求め、このフェイルパターンをフェイルパターンメモリ３５に記憶させるから、不良救済処理以外に時間を費やすことがない。従って、従来と同様に不良救済処理を実行する時間の範囲内でマストリペアアドレスライン上のスペア領域のフェイルパターンを取得することができるから、時間を無駄に費やすことはない。従って、不良救済処理時間が長くなることはなく、短時間に不良救済処理と、スペア領域におけるフェイルパターンの取得の双方を実行することができる利点が得られる。
【図面の簡単な説明】
【図１】この発明の要部の実施例を説明するためのブロック図。
【図２】図１の動作を説明するための図。
【図３】一般的なメモリ試験装置の概要を説明するためのブロック図。
【図４】不良セルの救済が可能なメモリの内部構造を説明するための図。
【図５】不良セルの救済が可能な半導体メモリのフェイルデータを記憶する不良解析メモリの内部構造を説明するための図。
【図６】メモリの不良救済処理過程のスキャン動作を説明するための図。
【図７】メモリの不良救済処理過程のサーチ動作を説明するための図。
【図８】メモリの不良救済処理の過程のＤ−スキャン動作を説明するための図。
【図９】メモリの不良救済処理過程のフェイルサーチ動作を説明するための図。
【図１０】従来の不都合を説明するための図。
【図１１】図１０と同様に従来の不都合を説明するための図。
【符号の説明】
１１        タイミング発生器
１２        パターン発生器
１３        波形整形器
１４        論理比較器
１５        不良解析メモリ
１６        不良救済解析器
１７        テスタ−コントローラ
２０        本来のメモリセル群
２１        スペア領域
ＭＲＡＬ    マストリペアアドレスライン
３１        ロウアドレス発生器
３２        カラムアドレス発生器
３３、３４  フォーマッタ
３５        フェイルパターンメモリ
３６        デコーダ
３７        スペア領域でフェイルデータが読み出されたことを検出するゲート
３８−１〜３８−ｎ  フェイルパターンレジスタ
３９        アドレス発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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