(57)【特許請求の範囲】
【請求項１】
ヘテロ構造電界効果トランジスター、又はヘテロ構造電界効果トランジスターを含む集積回路の製造用の化合物半導体多層エピタキシャル基板の製造方法において、
該多層エピタキシャル基板の製造に先立って、
前記ヘテロ構造電界効果トランジスターのしきい値電圧及びチャネル電子密度が所定の設計値を満たすことができるように該多層エピタキシャル基板を構成する各エピタキシャル層の不純物濃度を理論計算により決定する工程、
前記ヘテロ構造電界効果トランジスターのしきい値電圧及びチャネル電子密度の決定に関与するエピタキシャル層を全て含み、該エピタキシャル層のしきい値電圧及びチャネル電子密度が計測可能な多層エピ基板を用いて、不純物の流量を調整して各エピタキシャル層を成長させ、しきい値電圧及びチャネル電子密度の設計値を満たす不純物の流量を決定する工程、
該不純物の流量によりエピタキシャル成長を実施して該多層エピタキシャル基板を製造する工程
を含むことを特徴とする化合物半導体多層エピタキシャル基板の製造方法。
【請求項２】
ヘテロ構造電界効果トランジスター、又はヘテロ構造電界効果トランジスターを含む集積回路の製造用の化合物半導体多層エピタキシャル基板であって最上層が３×１０17／ｃｍ3以上にドープされたｎ型エピタキシャル層である化合物半導体多層エピタキシャル基板の製造方法において、
該多層エピタキシャル基板の製造に先立って、
前記ヘテロ構造電界効果トランジスターのしきい値電圧及びチャネル電子密度の決定に関与するエピタキシャル層を全て含み、かつ、該ヘテロ構造電界効果トランジスタのオーミック電極が接することになる最上層の３×１０17／ｃｍ3以上にドープされたｎ型エピタキシャル層全体又はその一部をエピタキシャル成長しないか、もしくはエッチングにより除去した、キャリブレーション用の多層エピタキシャル基板を用い、前記キャリブレーション用の多層エピタキシャル基板を構成する各エピタキシャル層の不純物濃度の設計値から得られる前記キャリブレーション用エピタキシャル基板のしきい値電圧及びチャネル電子密度を理論計算により求める工程、
該しきい値電圧及びチャネル電子密度の理論計算値に合致するように不純物の流量を調整して前記キャリブレーション用エピタキシャル基板を構成する各エピタキシャル層を成長させ、しきい値電圧及びチャネル電子密度の設計値を満たす不純物の流量を決定する工程、
同一の不純物の流量にて前記キャリブレーション用エピタキシャル基板と同一構造のエピタキシャル成長を行い、引き続き該ヘテロ構造電界効果トランジスタのオーミック電極が接することになる最上層の３×１０17／ｃｍ3以上にドープされたｎ型エピタキシャル層を積層して、エピタキシャル成長を完了する工程、
を含むことを特徴とする化合物半導体多層エピタキシャル基板の製造方法。
【請求項３】
エピタキシャル成長に用いる基板がＳｉ、ＧａＡｓ、ＩｎＰ、又はサファイアであり、エピタキシャル成長層がIII−Ｖ族化合物半導体の単結晶であって、III族元素としてＡｌ、Ｇａ、Ｉｎのいずれかを含み、Ｖ族元素としてＮ、Ｐ、Ａｓのいずれかを含むことを特徴とする請求項１又は２記載の化合物半導体多層エピタキシャル基板の製造方法。
【請求項４】
ヘテロ構造電界効果トランジスターがＡｌxＧａ(1-x)Ａｓ（式中、０≦ｘ≦１）と、ＩｎyＧａ(1-y)Ａｓ（式中、０≦ｙ≦１）を少なくとも１層有することを特徴とする請求項３記載の化合物半導体多層エピタキシャル基板の製造方法。
【請求項５】
ヘテロ構造電界効果トランジスターが電子親和力の異なる結晶層の接合を有し、その接合に基づく変調ドープ構造を有するヘテロ構造電界効果トランジスターであることを特徴とする請求項３または４記載の化合物半導体多層エピタキシャル基板の製造方法。
【請求項６】
ＩｎyＧａ(1-y)Ａｓ（式中、０≦ｙ≦１）層が少なくとも１層含まれ、かつ少なくともその１層が電子走行チャネル層であることを特徴とする請求項１〜５のいずれかに記載の多層エピタキシャル基板の製造方法。
【請求項７】
基板単結晶に格子整合せず、かつ格子緩和限界内の厚さのＩｎyＧａ(1-y)Ａｓ（式中、０≦ｙ≦１）層が少なくとも１層含まれ、かつ少なくともその１層が電子走行チャネル層であることを特徴とする請求項１〜６のいずれかに記載の化合物半導体多層エピタキシャル基板の製造方法。
【請求項８】
ＩｎyＧａ(1-y)Ａｓ（式中、０≦ｙ≦１）層がｎ型にドープされていることを特徴とする請求項４、６又は７記載の化合物半導体多層エピタキシャル基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速電子デバイス、特に電界効果トランジスタ又は電界効果トランジスタを含む集積回路の製造に用いられる多層エピタキシャル基板の製造方法に関する。
【０００２】
【従来の技術】
電界効果トランジスタ（ＦＥＴ）はその名のごとく、２端子（ソース及びドレイン）間を流れる電子流を、その中間に設置されたゲート電極に印加される電界の効果により制御する３端子デバイスであり、Ｓｉ、ＧａＡｓを問わず各種増幅機やスイッチング素子として、今日広く用いられているトランジスタである。ＧａＡｓは、電子速度に優れることや基板抵抗が高いことによる優れた絶縁特性・低誘電損失特性により、特に高周波分野で広く使用されているが、多層ヘテロエピタキシャル基板を用いることによりその特性は一層改善される。
【０００３】
例えば、シュードモルフィック型高電子移動度トランジスタ（Ｐｓｅｕｄｏｍｏｒｐｈｉｃ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ｐ-ＨＥＭＴ）とも呼称されるヘテロ接合型ＦＥＴの一種においては、ＩｎＧａＡｓ層と該ＩｎＧａＡｓ層に近接して形成されたＡｌＧａＡｓ層等の電子供給層を有しており、ソース電極から注入された電子は、電子供給層を含む各層を縦方向に貫通して電子親和力の大きいＩｎＧａＡｓ層に入り、ドレイン方向に形成された電界に沿ってＩｎＧａＡｓ層内を流れる。電流密度は、電子密度と電子速度の積で決定される。
【０００４】
ヘテロ接合ＦＥＴにおいては、ＩｎＧａＡｓ層を流れる電子の密度及び速度はＩｎＧａＡｓ層の両側（上下）に配されたＮ型ＡｌＧａＡｓ層に添加されたドナー不純物濃度とその分布及びゲートに印加された電界、等により決まる。ヘテロ接合ＦＥＴの場合、一般的なＦＥＴに比較し、次のような要因により優れたデバイス特性が得られる。
すなわち、１）高電界での電子速度の大きなＩｎＧａＡｓ層を電子が流れること、２）電子の大きな散乱要因となるドナー不純物がＮ型ＡｌＧａＡｓ層のみに添加されていて実際に走行するＩｎＧａＡｓ層とは空間的に分離されていること、３）さらにゲート電極と電子走行層の間にはエネルギーギャップの大きなＡｌＧａＡｓ層が存在しており、ＦＥＴ特性低下の原因となるゲート電極から電子走行層へのリーク電流が流れにくく、高電界での動作ができるという要因が挙げられる。
このようなヘテロ構造ＦＥＴの製造に当たっては、そのような特性を最大限に引き出すため、特にＩｎＧａＡｓ層前後のＮ型ＡｌＧａＡｓ層を始めとする極薄膜結晶層の設計と制御が重要になる。
【０００５】
例えば、今日用いられている代表的なヘテロ接合ＦＥＴの一種である、p-ＨＥＭＴにおいてはしきい値電圧（Ｖth）の制御は、重要なデバイスパラメータの一つであり、結晶構造とは次式で関係付けられる。
【数１】
Ｖth＝φ−ΔＥc−ｑＮｄ2／２εε0    ・・・式（１）
（式（１）中の記号の意味は、以下の通りである。
Ｖth：しきい値電圧（Ｖ）
φ    ：ゲート電極部の表面エネルギー障壁高さ（ｅＶ）
ΔＥc：ＡｌＧａＡｓとＩｎＧａＡｓにおける伝導帯下端のエネルギー差（ｅＶ）
ｑ    ：電荷素量（Ｃ）
Ｎ    ：電子供給層ドナー濃度
ｄ    ：電子供給層膜厚
εε0：誘電率  ）
【０００６】
上式は、均一にドープされた単一の電子供給層と該電子供給層に接するＩｎＧａＡｓ層からなる単純な構造のｐ−ＨＥＭＴであるが、現実の結晶においてはゲート耐圧の向上やチャネル電子密度の制御を目的としたドーピング濃度・組成・厚さの異なる何層にもわたる多層接合が用いられることが多く、上記のような単純化した式を適用することは難しくなる。
【０００７】
そこで、実際には設計パラメータとして重要なエピタキシャル層のドーピング濃度、組成、厚さでエピタキシャル基板を適当な値で設計し、それらのパラメータ値を幾水準も変えたエピタキシャル基板を製造し、該エピタキシャル基板を用いて実際にデバイスを製作して、そのデバイス特性を測定して、所定の特性を満足するエピタキシャル層構造を決定する、という手法が取られて来た。そのような場合、デバイスの加工工程は、長時間を要することが通例であるため、その構造の決定には非常に時間がかかっていた。
【０００８】
また、エピタキシャル成長工程において、該多層エピタキシャル基板を製造する上で重要になる各層の膜厚、ドーピング濃度、組成等のパラメータ値制御に関しては、実際に当該エピタキシャル層の膜厚が非常に薄く、それらのパラメータ値の直接計測が困難なため、従来は当該多層エピタキシャル基板を製造する時と同一条件でパラメータ値の直接計測が可能な厚膜を別途試作し、各パラメータ値を確認した上で該多層エピタキシャル基板を製造していた。
しかしながら、このような従来法に関しては、上記のようにフィードバックに非常に時間がかかる、という問題点の他、各種のヘテロ接合ＦＥＴに応用する上で次のような問題を生じる場合があった。
【０００９】
例えば、非常に高濃度に不純物ドーピングを行う場合、ヘテロ接合結晶に用いるような非常に薄いエピタキシャル層では、不純物が活性化し有効なドーピングが可能であるが、厚膜になると不純物の不活性化が顕著になることが知られている（Ｙ．Ｓａｓａｊｉｍａ，Ｍ．Ｈａｔａ，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  ７５，２５９６（１９９９））。このような場合は、厚膜を用いた事前のパラメータ確認作業そのものが不可能である。
【００１０】
また、p-ＨＥＭＴにおいて、チャネル層電子濃度を上げるため、用いられるＩｎＧａＡｓチャネル層自身にドーピングする場合がある。p-ＨＥＭＴにおいてはＩｎＧａＡｓチャネル層は、通常、格子緩和が生じないような非常に薄い数十ｎｍ以下の薄膜が用いられるわけであるが、これを上記のように事前に予め厚膜で不純物濃度を測っておこうとすると、格子緩和により結晶中に多量のミスフィット転位が発生し、その影響により有効な不純物濃度が影響を受け、不純物の濃度評価が事実上不可能であった。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、多層エピタキシャル基板の製造における大幅な工程の短縮化を可能とし、さらに従来法では不可能であった特殊な構造を有する多層エピタキシャル基板にも適用が可能な化合物半導体多層エピタキシャル基板の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明者は以上のような事態に鑑み、鋭意検討の結果、上記問題点を解決する方法の発明に至った。
すなわち、本発明は、〔１〕ヘテロ構造電界効果トランジスター、又はヘテロ構造電界効果トランジスターを含む集積回路の製造用の化合物半導体多層エピタキシャル基板の製造方法において、該多層エピタキシャル基板の製造に先立って、前記ヘテロ構造電界効果トランジスターのしきい値電圧又はチャネル電子密度又はその双方が所定の設計値を満たすことができるように該多層エピタキシャル基板を構成する各エピタキシャル層の膜厚、不純物濃度及び組成の少なくとも一部を理論計算により決定し、その決定値に従って、前記ヘテロ構造電界効果トランジスターのしきい値電圧及びチャネル電子密度の決定に関与するエピタキシャル層を全て含み、該エピタキシャル層のしきい値電圧及びチャネル電子密度が計測可能な多層エピ基板を用いて、該エピタキシャル層の膜厚、不純物濃度又は組成を調整して、エピタキシャル成長を実施することを特徴とする化合物半導体多層エピタキシャル基板の製造方法に係るものである。
また、本発明は、〔２〕ヘテロ構造電界効果トランジスター、又はヘテロ構造電界効果トランジスターを含む集積回路の製造用の化合物半導体多層エピタキシャル基板の製造方法において、該多層エピタキシャル基板の製造に先立って、前記ヘテロ構造電界効果トランジスターのしきい値電圧及びチャネル電子密度の決定に関与するエピタキシャル層を全て含み、かつ、該ヘテロ構造電界効果トランジスタのオーミック電極が接することになる最上層の３×１０17／ｃｍ3以上にドープされたｎ型エピタキシャル層全体又はその一部をエピタキシャル成長しないか、もしくはエッチングにより除去した、キャリブレーション用の多層エピタキシャル基板を用い、前記キャリブレーション用の多層エピタキシャル基板を構成する各エピタキシャル層の膜厚、不純物濃度及び組成の設計値から得られる前記キャリブレーション用エピタキシャル基板のしきい値電圧又はチャネル電子密度又はその双方の値を理論計算により求め、該理論電気特性値に合致するように前記キャリブレーション用エピタキシャル基板を構成する各エピタキシャル層の膜厚、不純物濃度又は組成の内、少なくとも一部をエピタキシャル成長時に調整した後、同一成長条件にて前記キャリブレーション用エピタキシャル基板と同一構造のエピタキシャル成長を行い、引き続き該ヘテロ構造電界効果トランジスタのオーミック電極が接することになる最上層の３×１０17／ｃｍ3以上にドープされたｎ型エピタキシャル層を積層して、エピタキシャル成長を完了することを特徴とする化合物半導体多層エピタキシャル基板の製造方法に係るものである。
【００１３】
さらに、本発明は、〔３〕化合物半導体多層エピタキシャル基板の製造方法において、該多層エピタキシャル基板の製造に先立って、該ヘテロ構造電界効果トランジスタのオーミック電極が接することになる最上層の３×１０17／ｃｍ3以上にドープされたｎ型エピタキシャル層全体又はその一部をエピタキシャル成長しないか、もしくはエッチングにより除去したエピタキシャル基板を用いて前記〔１〕又は〔２〕記載の方法により該エピタキシャル層の膜厚、不純物濃度又は組成を調整した後、同一成長条件にて同一構造のエピタキシャル成長を行い、引き続き該ヘテロ構造電界効果トランジスタのオーミック電極が接することになる最上層の３×１０17／ｃｍ3以上にドープされたｎ型エピタキシャル層を積層して、エピタキシャル成長を完了することを特徴とする化合物半導体多層エピタキシャル基板の製造方法に係るものである。
【００１４】
【発明の実施の形態】
以下本発明について詳細に説明する。
本発明において、エピタキシャル成長に用いる基板がＳｉ、ＧａＡｓ、ＩｎＰ、又はサファイアであり、エピタキシャル成長層がIII−Ｖ族化合物半導体の単結晶であって、III族元素としてＡｌ、Ｇａ、Ｉｎのいずれかを含み、Ｖ族元素としてＮ、Ｐ、Ａｓのいずれかを含むことが好ましい。
【００１５】
本発明において、化合物半導体多層エピタキシャル基板がヘテロ構造電界効果トランジスター、又はヘテロ構造電界効果トランジスターを含む集積回路の製造用であることが好ましい。
【００１６】
本発明において、ヘテロ構造電界効果トランジスターがＡｌxＧａ(1-x)Ａｓ（式中、０≦ｘ≦１）と、ＩｎyＧａ(1―y)Ａｓ（式中、０≦ｙ≦１）を少なくとも１層有することが好ましい。
また、本発明において、ヘテロ構造電界効果トランジスターが電子親和力の異なる結晶層の接合を有し、その接合に基づく変調ドープ構造を有するヘテロ構造電界効果トランジスターであることが好ましい。
【００１７】
さらに、本発明において、ＩｎyＧａ(1―y)Ａｓ（式中、０≦ｙ≦１）層が少なくとも１層含まれ、かつ少なくともその１層が電子走行チャネル層であることが好ましい。
【００１８】
本発明において、基板単結晶に格子整合せず、かつ格子緩和限界内の厚さのＩｎyＧａ(1―y)Ａｓ（式中、０≦ｙ≦１）層が少なくとも１層含まれ、かつ少なくともその１層が電子走行チャネル層であることが好ましい。
さらに、本発明において、ＩｎyＧａ(1―y)Ａｓ（式中、０≦ｙ≦１）層がｎ型にドープされていることが好ましい。
【００１９】
ヘテロ接合ＦＥＴにおいては、その動作を担う電流値は、ＩｎＧａＡｓチャネル内を流れる電子により決定し、その電流密度は、チャネル付近のイオン化不純物の分布、ゲート電界、膜厚分布、等々によって決まる電子密度とその速度で決まる。エピタキシャル基板においては層構造・不純物分布は、平坦に一様に分布しており、またゲート電界は本来ゲート電極周辺で３次元的な分布を有しているが、通常ＧａＡｓ系で用いられている０．５〜１μｍ程度のゲート長デバイスにおいては電流の流れを制御するゲート直下の狭い領域においてはエピ層同様に平坦一様に分布しているとみなすことができる。
【００２０】
また、この程度のゲート長デバイスでは電子速度はほぼ一定と見なすことができ、その場合電流値は電子密度に比例する。従って実際のＦＥＴにおけるチャネル電流とゲート電位との相関を得るためにには、エピ層部分の断面においてチャネル電子密度と、ゲートが実際に制御している表面電位との相関を見出す必要がある。
【００２１】
図１は、実際にＰｏｉｓｓｏｎの式と波動方程式をセルフコンシステントに解いて得られたヘテロ接合ＦＥＴ用エピの断面における伝導帯側エネルギーバンド図（ａ）と電子分布（ｂ）の計算例である。ＧａＡｓ系半導体の表面においては、高密度の表面準位が生成し、そのため結晶の表面電位は伝導帯下端からほぼ０．８ｅＶ付近に固定されることが知られているが、そのような電界分布を仮定した計算の結果、大部分の電子がＩｎＧａＡｓチャネル層内に閉じ込められていることがわかった。
【００２２】
次に、表面電位を動かして同様な計算を行うと、電位の増減に応じてＩｎＧａＡｓチャネル電子も増減した。図２は、このようにして算出したＩｎＧａＡｓチャネル電子密度の積分値を表面電位に対してプロットしたものである。表面電位がゼロ付近に近づくとＩｎＧａＡｓチャネル電子密度は、飽和する。
【００２３】
さて、実際のｐ−ＨＥＭＴの動作に立ち戻ると、ソース電極から注入された電子は、ソース電極下の各層を通過してＩｎＧａＡｓ層に流入する。次いで横方向にゲート電極下を経由してドレイン電極下まで流れ、最後にドレイン電極に流入する。ＩｎＧａＡｓチャネルを流れる電子流は、ゲート電極による電界により増減するが、ゲート下での結晶断面のポテンシャル形状は、図１で求められたような形状になっている。
ヘテロ接合ＦＥＴで用いられるショットキーバリアゲートにおいては、ゲート電極金属がＡｌＧａＡｓ結晶上に付けられているが、ＡｌＧａＡｓ表面もＧａＡｓ同様に高密度の表面準位により表面Ｆｅｒｍｉ準位は事実上固定されており、ゲート電位を動かすことは、図２を求めるに際して行った表面電位を動かすことと実質的に等価である。
【００２４】
チャネルにおける電流密度は、電子密度とその速度との積に比例するが、一般的には電子速度は、一定の値（ＩｎＧａＡｓの場合、１〜１．５×１０7ｃｍ／秒）で近似できることから、図２で得られた電子密度と表面電位の関係は、ヘテロ接合ＦＥＴのドレイン電流密度とゲート電位との関係と実質的に等価な関係を与えることがわかる。
すなわち、上記で用いるような１次元でのポテンシャルと電子密度の計算結果を実際のヘテロ接合ＦＥＴにおける動作特性と関係づけることが可能なのであることがわかった。
【００２５】
さて、ヘテロ接合ＦＥＴにおいては、ゲート電圧がゼロの時の電流値や電流値がゼロになるときのゲート電圧値（しきい値電圧）は、デバイス特性上重要な特性である。これらは、実際にデバイスを製作して測定することが必要である。ただし、実際のデバイス加工と計測には長時間を要する。そこで、次のような方法が工業的価値が大きいことを見出した。
【００２６】
すなわち、電流値は、電子密度の積分値に置き換えることができるが、実験的には表面電位が０．８Ｖの時の電子密度の積分値は、Ｈａｌｌ測定により実験的に計測可能な値である。また、電子密度が無視できる程度の値となる時の表面電位から、表面準位によりＦｅｒｍｉ準位が固定される準位（ＧａＡｓの場合で０．８Ｖ）を差し引いた値をしきい値電圧と定義することができる。その測定にＦＥＴを実際に作製することなく、ゲート電極と類似の材質を用いたダイオードを作製し、その容量電圧測定を行った時に、チャネル電子が無視できる密度になるときの表面印加電圧値で定義されるしきい値を用いることができる。
【００２７】
以上のような方法を適用することにより、ヘテロ接合ＦＥＴの製造に用いうる多層エピタキシャル層を製造するに際して、次のようなことが可能になった。
【００２８】
すなわち、（１）所定の電気特性（例えば電界効果トランジスタを作製した時のトランジスタしきい値が所定の値となる）を有する多層エピタキシャル基板を製造する際に、該電気特性を満たすことができるように該多層エピタキシャル層を構成する各エピタキシャル層の膜厚、不純物濃度及び組成値の少なくとも一部を理論計算により決定し、その決定値に従ってエピタキシャル成長を実施することで、全てのパラメータ値について実験的に決定していた従来の手法に比べ大幅にエピタキシャル層の合わせ込み作業が効率化できる。
【００２９】
（２）所定の電気特性（例えば電界効果トランジスタを作製した時のトランジスタしきい値が所定の値となる）有する多層エピタキシャル基板を製造する際に、予め定められた、該多層エピタキシャル基板を構成する各エピタキシャル層の膜厚、不純物濃度の少なくとも一部の設計値が実験的に予め調整不可能な場合、設計値から理論計算により求められる電気特性に合致するように、該事前調整不可能な各エピタキシャル層の膜厚、不純物濃度又は組成の一部の値を調整して、エピタキシャル成長を実施することにより事前の調整の困難なパラメータ値を適切に決定できる。
【００３０】
【実施例】
以下、さらに実施例により本発明をさらに詳細に説明する。
実施例１
図３に示すような多層エピタキシャル基板について、次のような手法に基づき製造を行った。該エピタキシャル基板については、第１層を除去した時のエピタキシャル層において、シート電子濃度が２．４×１０12／ｃｍ2、Ｖｔｈ＝−２．０Ｖが要求される電気特性の目標値であった（なお、ここでのＶｔｈとは、表面にショットキー電極をつけ容量電圧測定（ＣＶ測定）を行い、該ＣＶデータから求められるキャリア濃度の深さ方向分布においてキャリア濃度値が１×１０15／ｃｍ3となるときのショットキー電極への印加電圧値をしきい値電圧（Ｖｔｈ）と定義した）。
【００３１】
その際、図３に示すように多層エピタキシャル基板において各層の組成及び膜厚は決定されていたが、いかなるドーピング濃度について上記のような所望の電気特性が得られるかは不明であった。そこで、図１で示したような理論計算と同様の手法を用い、ｎ型ＡｌＧａＡｓ層におけるドーピング濃度を可変パラメータとして該エピタキシャル層におけるシート電子濃度と表面電位との相関を調べた結果、ドーピング濃度が２．８×１０18／ｃｍ3の時にシート電子濃度２．４１×１０12／ｃｍ2、Ｖｔｈ＝−２．０４Ｖという目標値に非常に近い数値が得られることがわかった。
【００３２】
次に有機金属気相成長法により多層エピタキシャル成長を実施した。すなわち、清浄な表面を有するＧａＡｓの単結晶ウエハ上に、トリメチルガリウム、トリメチルアルミニウム、トリメチルインジウム、アルシンを主原料、またジシランをｎ型ドーパントとし、水素ガスをキャリアガスとして結晶成長速度約２０ｎｍ／分、成長温度６５０〜６７５℃（ＧａＡｓ及びＡｌＧａＡｓ層）、５７５℃（ＩｎＧａＡｓ層）、でエピタキシャル成長を行い、良好な鏡面性を有する多層エピタキシャル基板を得た。
【００３３】
ｎ型ＡｌＧａＡｓ層を成長する際のドーパントであるジシランの流量については、該エピタキシャル成長を行うに先立って当該ｎ型ＡｌＧａＡｓ層と同一の成長条件において厚さ５００ｎｍのＡｌＧａＡｓ層を作製し、ＣＶ測定によって得られる電子濃度とジシランの流量との相関関係を求めておき、その関係式から電子濃度として２．８×１０18／ｃｍ3となるジシラン流量を決定した。
【００３４】
次にこのエピタキシャルウエハについてＸ線回折測定を行ったところ、ＩｎＧａＡｓ層についてはＩｎ組成０．１９５、膜厚１４．９ｎｍ、またＩｎＧａＡｓ層の上のＧａＡｓ層及びＡｌＧａＡｓ層の合計膜厚として４９．２ｎｍを得、設計値に対して十分に良い一致を示した。
【００３５】
次にこのエピタキシャルウエハについてＨａｌｌ測定によりシート電子濃度を、またＡｌを電極としたショットキーバリアダイオードを作製し、ＣＶ測定によりＶｔｈを求めたところ、各々２．４×１０12／ｃｍ2及び−２．０５Ｖを得、所望の特性を満たすものであることがわかった。
【００３６】
実施例２
図４に示すような多層エピタキシャル基板について、次のような手法に基づき製造を行った。図４に示すように多層エピタキシャル基板において各層の組成及び膜厚及びドーピング濃度は決定されていた。ｎ型ＡｌＧａＡｓ層のドーピング濃度については実施例１で用いたのと同様の事前キャリブレーションによりドーピング条件を決めることができた。
【００３７】
しかし、ｎ型ＩｎＧａＡｓ層については、いわゆる歪み量子井戸層であるため、同様の手法を適用すると、ＩｎＧａＡｓ層が格子緩和を生じ、そのため正確なドーピング濃度のキャリブレーションが不可能であった。
そこで、実施例１と同様な理論計算を用いて該エピタキシャル基板において第１層を除去した時のエピタキシャル層におけるシート電子濃度及びＶｔｈを求めたところ、各々１．６３×１０12／ｃｍ2、Ｖｔｈ＝−１．０２Ｖという値を得た。
【００３８】
次に有機金属気相成長法により多層エピタキシャル成長を実施した。すなわち、清浄な表面を有するＧａＡｓの単結晶ウエハ上に、トリメチルガリウム、トリメチルアルミニウム、トリメチルインジウム、アルシンを主原料、またジシランをｎ型ドーパントとし、水素ガスをキャリアガスとして結晶成長速度約２０ｎｍ／分、成長温度６５０〜６７５℃（ＧａＡｓ及びＡｌＧａＡｓ層）、５７５℃（ＩｎＧａＡｓ層）、でエピタキシャル成長を行い、良好な鏡面性を有する多層エピタキシャル基板を得た。
【００３９】
ｎ型ＩｎＧａＡｓ層を成長する際のドーパントであるジシランの流量を３水準変化させてエピタキシャル成長を行い、得られた３水準の多層エピタキシャルウエハについてＸ線回折測定を行ったところ、ＩｎＧａＡｓ層についてはＩｎ組成０．１８０〜０．１７５、膜厚１５．１〜１４．８ｎｍ、またＩｎＧａＡｓ層の上のＧａＡｓ層及びＡｌＧａＡｓ層の合計膜厚として３７．７〜３７．５ｎｍを得、設計値に対して十分に良い一致を示した。
【００４０】
次に、このエピタキシャルウエハについてＨａｌｌ測定によりシート電子濃度を、またＡｌを電極としたショットキーバリアダイオードを作製し、ＣＶ測定によりＶｔｈを求めたところ、ジシラン流量が９．０×１０4ｓｃｃｍの時に各々１．６５×１０12／ｃｍ2及び−１．０１Ｖを得、所望の特性を満たすものであることがわかった。
【００４１】
実施例３
図５に示すような多層エピタキシャル基板について、次のような手法に基づき製造を行った。該エピタキシャル基板については、第１層を除去した時のエピタキシャル層において、シート電子濃度が２．５×１０12／ｃｍ2、Ｖｔｈ＝−１．８Ｖとなるような多層エピタキシャル構造が求められた。
そこで、実施例１と同様な理論計算を用いて該エピタキシャル基板において、第１層を除去した時のエピタキシャル層におけるシート電子濃度及びＶｔｈが所望の値となるようなｎ型ＡｌＧａＡｓのドーピング濃度を求めたところ８．５×１０18／ｃｍ3の時に理論計算値としてシート電子濃度が２．５４×１０12／ｃｍ2、Ｖｔｈ＝−１．８２Ｖが得られ、目標値を満たすことが可能であることがわかった。
【００４２】
次に、有機金属気相成長法により多層エピタキシャル成長を実施した。すなわち、清浄な表面を有するＧａＡｓの単結晶ウエハ上に、トリメチルガリウム、トリメチルアルミニウム、トリメチルインジウム、アルシンを主原料、またジシランをｎ型ドーパントとし、水素ガスをキャリアガスとして結晶成長速度約２０ｎｍ／分、成長温度６５０〜６７５℃（ＧａＡｓ及びＡｌＧａＡｓ層）、５７５℃（ＩｎＧａＡｓ層）、でエピタキシャル成長を行い、良好な鏡面性を有する多層エピタキシャル基板を得た。
【００４３】
該エピタキシャル成長を行うに先立って実施例１と同様にして当該ｎ型ＡｌＧａＡｓ層と同一の成長条件において厚さ５００ｎｍのＡｌＧａＡｓ層を作製し、ＣＶ測定によって得られる電子濃度とジシランの流量との相関関係を求めたところ、ドーピング濃度が３．５×１０18／ｃｍ3以下ではジシラン流量とドーピング濃度は比例関係にあったが、それ以上では比例関係が失われ、より高濃度ではキャリブレーション不能であった。
そこで低濃度領域における比例部分から外挿法によりドーピング濃度として、理論計算に基づく目標値である８．５×１０18／ｃｍ3が得られるはずのジシラン流量を決定した。
【００４４】
得られた多層エピタキシャルウエハについてＸ線回折測定を行ったところ、ＩｎＧａＡｓ層についてはＩｎ組成０．１９８、膜厚１４．８ｎｍ、またＩｎＧａＡｓ層の上のＧａＡｓ層及びＡｌＧａＡｓ層の合計膜厚として３９．８ｎｍを得、設計値に対して十分に良い一致を示した。
次にこのエピタキシャルウエハについてＨａｌｌ測定によりシート電子濃度を、またＡｌを電極としたショットキーバリアダイオードを作製し、ＣＶ測定によりＶｔｈを求めたところ、２．６×１０12／ｃｍ2、Ｖｔｈ＝−１．８１Ｖを得、所望の特性を満たすものであることがわかった。
【００４５】
【発明の効果】
本発明により、多層エピタキシャル基板の製造に際して、不可欠であった多数の設計パラメータ（膜厚、不純物濃度、組成）の調整作業が飛躍的に効率化され、また従来不可能であったパラメータ調整も可能になり、その工業的な意義は極めて大きい。
【図面の簡単な説明】
【図１】理論計算により求められた多層エピタキシャル基板における電子ポテンシャル形状と電子分布を示す図（ａ）  （実線がバンド構造、点線が電荷密度分布を示す）、及びその時に用いた多層エピタキシャル基板の断面構造を示す図（ｂ）。
【図２】図１と同様の計算法を用い、表面電位を変化させた時のシート電子濃度の値。
【図３】実施例１で作製した多層エピタキシャル基板の断面構造。
【図４】実施例２で作製した多層エピタキシャル基板の断面構造。
【図５】実施例３で作製した多層エピタキシャル基板の断面構造。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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