(57)【特許請求の範囲】
【請求項１】
ドレイン領域となる一導電型の半導体基板と、
前記ドレイン領域表面に設けた逆導電型のチャネル層と、
前記チャネル層を貫通して設けたトレンチと、
該トレンチの内壁に設けたゲート絶縁膜と、
前記トレンチに埋め込まれたゲート電極と、
隣り合う前記トレンチ間に設けられ、該トレンチに隣接する深い領域と、隣り合う該深い領域間の浅い領域とを有する一導電型のソース領域と、
隣り合う前記トレンチ間の前記基板表面に前記浅い領域を貫通して設けられた凹部と、
該凹部の底部に設けられた逆導電型のボディ領域と、
前記トレンチに埋め込まれ、周辺部より中心付近の膜厚が薄い層間絶縁膜と、
前記ゲート電極上をほぼ平坦に覆い、前記ソース領域とコンタクトするソース電極とを具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記ボディ領域は、前記チャネル層表面より下方で前記ソース電極とコンタクトすることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記凹部側壁に前記ソース領域が露出することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、
前記チャネル層を貫通するトレンチを形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記トレンチに埋め込まれその上部が該トレンチの開口部より下方に位置するゲート電極を形成する工程と、
前記ゲート電極上方で前記トレンチ内に埋め込まれ、周辺部より中心付近の膜厚が薄い層間絶縁膜を形成する工程と、
全面に一導電型不純物領域を形成する工程と、
隣り合う前記トレンチ間の前記一導電型不純物領域を分割する凹部を形成する工程と、
前記トレンチに隣接する深い領域と、隣り合う該深い領域間の浅い領域とを有する一導電型のソース領域を形成し、前記凹部の底部に逆導電型のボディ領域を形成する工程と、
前記ゲート電極上をほぼ平坦に覆うソース電極を形成する工程とを具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項５】
前記層間絶縁膜の上部表面は前記基板表面とほぼ同一平面上に形成されることを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項６】
前記一導電型不純物領域を拡散して前記ソース領域を形成することを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項７】
前記一導電型不純物領域を形成するイオンはトレンチ側面に対して斜めに注入されることを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項８】
前記層間絶縁膜の形成工程から前記ソース領域および前記ボディ領域の形成工程までに用いるマスクは１枚であることを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項９】
前記ゲート電極の形成後前記一導電型不純物領域を形成し、引き続き前記層間絶縁膜を形成した後前記マスクを設けて前記凹部を形成し、前記マスクを介して前記ボディ領域の不純物をイオン注入することを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１０】
前記ソース領域と前記ボディ領域は一の熱処理工程にて同時に拡散形成されることを特徴とする請求項４に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置およびその製造方法に係り、ソース電極のステップカバレジを改善する絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴに代表される絶縁ゲート型半導体装置においては、トレンチ構造にすることによりセル密度の向上を図り、低オン抵抗化を実現している。
【０００３】
図９に従来のトレンチ構造のパワーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
【０００４】
Ｎ＋型のシリコン半導体基板２１ａの上に例えばＮ−型のエピタキシャル層を積層するなどしてドレイン領域２１ｂを設け、その表面にＰ型のチャネル層２４を設ける。チャネル層２４を貫通し、ドレイン領域２１ｂまで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填された例えばポリシリコンなどよりなるゲート電極３３を設ける。
【０００５】
トレンチ２７に隣接したチャネル層２４表面にはＮ＋型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＰ＋型のボディ領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディ領域３４にコンタクトするソース電極３７を設ける。
【０００６】
図１０から図１４を参照して、従来のトレンチ構造のパワーＭＯＳＦＥＴの製造工程を示す。
【０００７】
まず、図１０の如くＮ＋型シリコン半導体基板２１ａにドレイン領域となるＮ−型のエピタキシャル層２１ｂを積層するなどした半導体基板２１を準備する。基板２１表面にはボロン等を注入した後、拡散してＰ型で厚み約１．５μｍ程度のチャネル層２４を形成する。
【０００８】
その後、ＣＶＤ酸化膜（不図示）をマスクとして基板２１をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２１ｂまで達する約２．０μｍ程度の深さのトレンチ２７を形成する。さらに、全面を熱酸化してトレンチ２７内壁にゲート酸化膜３１を例えば厚み約７００Åに形成する。
【０００９】
次に図１１の如く、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層（不図示）を付着し、高濃度不純物をデポジションおよび拡散して高導電率化を図り、ゲート電極３３を形成する。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ２７に埋設したゲート電極３３を残す。
【００１０】
図１２ではレジスト膜（不図示）によるマスクにより選択的にボロンをドーズ量５．０×１０１４ｃｍ−２程度でイオン注入し、レジスト膜を除去する。その後、アニ−ル工程を経た後、Ｐ＋型のボディ領域３４を形成する。
【００１１】
その後図１３の如く、新たなレジスト膜（不図示）で予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をドーズ量５．０×１０１５ｃｍ−２程度でイオン注入し、レジスト膜を除去する。その後、アニ−ル工程を経た後、Ｎ＋型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成する。
【００１２】
さらに、図１４のごとく、全面にＴＥＯＳ膜（不図示）を２０００Å程度積層した後、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層をＣＶＤ法により６０００Å程度付着する。その後、レジスト膜ＰＲにより少なくともゲート電極３３上に残るようにマスクをして層間絶縁膜３６を形成し、レジスト膜を除去する。その後アルミニウムをスパッタ装置で全面に付着して、ソース領域３５およびボディ領域３４にコンタクトするソース電極３７を形成する（図９参照）（例えば特許文献１参照）。
【特許文献１】特開２００１−２７４３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
かかる従来のＭＯＳＦＥＴでは、ゲート電極３３とソース電極３７とを絶縁するために層間絶縁膜３６を設けている。層間絶縁膜３６は例えば８０００Åと厚いため、その上にスパッタされるソース電極３７がステップカバレジの悪化により図１５の如く空隙５０ができてしまう場合がある。これによりソース電極３７の配線抵抗が増大し、特性を劣化させる要因となっている。また、ソース電極３７のワイヤボンド及びモールド時に層間絶縁膜３６のコーナーに応力がかかり、層間絶縁膜３６からシリコン基板２１にかけてクラック５１が発生する場合があった。
【００１４】
また、現行プロセスでは、所定のボディ領域を取らないとボディ領域３４とソース領域３５間の寄生動作やアバランシェ破壊耐量が低下する問題がある。さらに、ゲート電極３３とソース電極３７のショートを防止するための層間絶縁膜３６は、その合わせずれを考慮してトレンチ２７幅よりも大きく設けている。
【００１５】
一方で、微細化が進むにつれソース領域３５は微少な面積となり、ソース領域３５とソース電極３７とのコンタクト面積も非常に微少なものとなっている。
【００１６】
従来では、これらソース領域３５、ボディ領域３４、層間絶縁膜３６の形成にはそれぞれ１枚ずつマスクを使用している。従って、ゲート−ソース間のショートを防ぐためトレンチ開口部まで覆って設けられる層間絶縁膜３６の合わせずれや、ソース領域３５間に形成されるボディ領域の合わせずれなどにより、ソース領域３５とソース電極３７とのコンタクト面積が十分確保できない場合もあり、ソース電極の配線抵抗を増大させる問題があった。
【課題を解決するための手段】
【００１７】
本発明はかかる課題に鑑みてなされ、第１に、ドレイン領域となる一導電型の半導体基板と、前記ドレイン領域表面に設けた逆導電型のチャネル層と、前記チャネル層を貫通して設けたトレンチと、該トレンチの内壁に設けたゲート絶縁膜と、前記トレンチに埋め込まれたゲート電極と、隣り合う前記トレンチ間に設けられ、該トレンチに隣接する深い領域と、隣り合う該深い領域間の浅い領域とを有する一導電型のソース領域と、隣り合う前記トレンチ間の前記基板表面に前記浅い領域を貫通して設けられた凹部と、該凹部の底部に設けられた逆導電型のボディ領域と、前記トレンチに埋め込まれ、周辺部より中心付近の膜厚が薄い層間絶縁膜と、前記ゲート電極上をほぼ平坦に覆い、前記ソース領域とコンタクトするソース電極とを具備することにより解決するものである。
【００１８】
また、前記ボディ領域は、前記チャネル層表面より下方で前記ソース電極とコンタクト
することを特徴とするものである。
【００２１】
また、前記凹部側壁に前記ソース領域が露出することを特徴とするものである。
【００２３】
第２に、一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層を貫通するトレンチを形成する工程と、前記トレンチの内壁にゲート絶縁膜を形成する工程と、前記トレンチに埋め込まれその上部が該トレンチの開口部より下方に位置するゲート電極を形成する工程と、前記ゲート電極上方で前記トレンチ内に埋め込まれ、周辺部より中心付近の膜厚が薄い層間絶縁膜を形成する工程と、全面に一導電型不純物領域を形成する工程と、隣り合う前記トレンチ間の前記一導電型不純物領域を分割する凹部を形成する工程と、前記トレンチに隣接する深い領域と、隣り合う該深い領域間の浅い領域とを有する一導電型のソース領域を形成し、前記凹部の底部に逆導電型のボディ領域を形成する工程と、前記ゲート電極上をほぼ平坦に覆うソース電極を形成する工程とを具備することにより解決するものである。
【００２４】
また、前記層間絶縁膜の上部表面は前記基板表面とほぼ同一平面上に形成されることを特徴とするものである。
【００２５】
また、前記一導電型不純物領域を拡散して前記ソース領域を形成することを特徴とするものである。
【００２６】
また、前記一導電型不純物領域を形成するイオンはトレンチ側面に対して斜めに注入されることを特徴とするものである。
【発明の効果】
【００２７】
本実施形態によれば、第１にソース電極は、層間絶縁膜がトレンチ内に完全に埋め込まれて突出していないため、ゲート電極および層間絶縁膜上ではほぼ平坦に形成される。これにより、従来の如く層間絶縁膜が突出するために生じるステップカバレジの悪化がないので、ワイヤボンド時の応力集中による層間絶縁膜やシリコン基板のクラックを防ぐことができ、信頼性が向上する。
【００２８】
第２に、ソース電極を均一にスパッタリングされるので、ソース領域との配線抵抗の増大も改善できる。
【００２９】
第３に、従来はソース領域とのコンタクト面積が微少であったが、本実施形態では基板表面のソース領域と凹部側壁に露出するソース領域とソース電極がコンタクトするのでコンタクト面積を拡大でき、オン抵抗の低減に寄与できる。
【００３０】
第４に、従来はソース領域、ボディ領域、層間絶縁膜形成の３つの工程においてそれぞれ１枚ずつ計３枚のマスクが必要であったが、本実施形態では１枚のマスクで３工程を実施できる。これにより製造コストを削減し、工程を簡素化できる。
【００３１】
第５にマスク枚数が減るので、マスクの合わせずれ余裕度を低減できる。これによりトレンチ間距離は１枚分のマスクの合わせずれを考慮するのみでよく、トレンチを近接して配置できる。また従来は拡散領域のマスク合わせずれを考慮した線幅の規制を限界としてトレンチ間および各拡散領域のサイズを設計していたが、本実施形態によればボディ領域が確保できる範囲内であれば可能な限りシュリンクすることができる。これにより同一チップサイズであればセル数を増大できるのでオン抵抗を低減できる。また、同一セル数であればチップサイズを低減できる。
【発明を実施するための最良の形態】
【００３２】
本発明の実施の形態を、図１から図８を参照してＮチャネルのトレンチ型パワーＭＯＳＦＥＴを例に説明する。
【００３３】
図１には、ＭＯＳＦＥＴの断面図を示す。ＭＯＳＦＥＴは半導体基板１と、チャネル層３と、トレンチ５と、ゲート絶縁膜６と、ゲート電極７と、ソース領域１２と、ボディ領域１３と、層間絶縁膜１０と、ソース電極１４とから構成される。
【００３４】
半導体基板１は、Ｎ＋型のシリコン半導体基板１ａの上にＮ−型のエピタキシャル層１ｂを積層するなどしてドレイン領域を設けたものである。ドレイン領域１ｂ表面には逆導電型の不純物領域であるチャネル層３を設ける。
【００３５】
トレンチ５は、チャネル層３を貫通しドレイン領域１ｂに達する深さに設けられ、基板表面においては一般的にストライプ形状や格子状にパターンニングされる。トレンチ５内壁は駆動電圧に応じて数百Åのゲート絶縁膜６で被覆される。
【００３６】
ゲート電極７は、不純物を導入して低抵抗化を図ったポリシリコンをトレンチ５内に埋設したものである。ゲート電極７は、その上部がトレンチ５開口部すなわちチャネル層３表面より数千Å程度下方に設けられる。また、後述するがソース領域１２およびボディ領域１３をデザインルールの限界で設計する必要がないので、隣り合うトレンチ５同士はボディ領域１３が確保できる限界まで近接できる。
【００３７】
ソース領域１２は一導電型の不純物をトレンチ５に隣接するよう拡散して設ける。ソース領域１２はトレンチ５開口部の周囲の基板表面に設けられ、またその一部はトレンチ５側壁に沿ってトレンチ５深さ方向に延び、ゲート絶縁膜６を介してゲート電極７まで達する深さに設けられる。ソース領域１２は、凹部１１により隣り合うトレンチ５間で分離されている。
【００３８】
凹部１１は、隣り合うトレンチ５間の基板表面をエッチングして設け、その底部には基板の電位を安定させるため逆導電型の不純物を拡散したボディ領域１３が設けられる。このためボディ領域１３は、チャネル層３表面より下方に設けられ、ソース電極１４とコンタクトする。
【００３９】
層間絶縁膜１０は、その全体がトレンチ５内に埋め込まれる。ゲート電極７上端はチャネル層３表面から数千Å程度下方に位置しており、そのゲート電極７の上から基板表面までのトレンチ５内に層間絶縁膜１０がすべて埋設され、従来構造の如く基板表面に突出する部分はない。
【００４０】
より詳細には、層間絶縁膜１０は、マスクを設けずに全面エッチバックにより形成されるので、その周辺部より中心付近の膜厚が薄くなる。すなわち層間絶縁膜１０の表面は、トレンチ５開口部に近接する周辺部では基板表面とほぼ同一平面にあり、中心付近では周辺部より低い位置に設けられる。
【００４１】
ソース電極１４は、ゲート電極７および層間絶縁膜１０上においては、ほぼ平坦に設けられてソース領域１２とコンタクトする。層間絶縁膜１０がトレンチ５内に埋め込まれているため、ソース電極１４は層間絶縁膜１０上において段差があまりなくほぼ平坦に設けられる。また、基板裏面には金属蒸着によりドレイン電極（不図示）が形成される。
【００４２】
従来では、図１５の如く、層間絶縁膜３６は基板表面から８０００Å程度突出していおり、ソース電極の形状は大きな段差部分にスパッタされていた。このため蒸着が均一にできずに空隙が生じたり、ワイヤボンド時に層間絶縁膜３６のコーナー付近に応力が集中して層間絶縁膜３６や基板２１にクラックが発生するなどの問題があった。
【００４３】
しかし、本実施形態の如く、層間絶縁膜１０をトレンチ５に埋め込むことで、ゲート電極上においてソース電極１４がほぼ平坦にソース領域１２とコンタクトするので、ステップカバレジの悪化による空隙の発生や、ワイヤボンド時のクラックを防止でき、信頼性が向上するものである。
【００４４】
また、本実施形態のソース領域１２は、チャネル層３表面および凹部１１側面でソース電極１４とコンタクトすることができる。セルの微細化により基板表面に露出するソース領域１４面積が縮小しても、凹部１１側面でコンタクト面積を十分確保することができる。
【００４５】
更に、従来のトレンチ間距離は、ソース領域１２、ボディ領域１３、層間絶縁膜１０を形成する３工程の線幅規制の限界値で設計されていた。しかし、本実施形態では後述の製造方法を工夫することによりソース領域１２、ボディ領域１３、層間絶縁膜１０を形成するためのマスクが３工程を通じて１枚ですむ。すなわち、マスクの合わせずれは１枚分を考慮すればよく、３工程で３枚のマスクを用いていた従来と比較して合わせずれを考慮するために確保していたトレンチ間距離を近接できる。
【００４６】
このように本実施形態では、マスク１枚分の合わせずれ分とボディ領域１３の面積を確保すれば、可能な限りトレンチ間距離を近接できるので、実動作面積の拡大が可能となる。これにより、同一チップサイズであればオン抵抗の低減が可能となり、同一セル数であればチップサイズの縮小化が可能となるものである。
【００４７】
次に、図２から図８を参照して本実施形態の製造方法をＮチャネルのトレンチ型パワーＭＯＳＦＥＴを例に説明する。
【００４８】
ＭＯＳＦＥＴの製造方法は、一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、チャネル層を貫通するトレンチを形成する工程と、トレンチの内壁にゲート絶縁膜を形成する工程と、トレンチに埋め込まれその上部がトレンチの開口部より下方に位置するゲート電極を形成する工程と、ゲート電極上方でトレンチ内に埋め込まれ、周辺部より中心付近の膜厚が薄い層間絶縁膜を形成する工程と、トレンチに隣接する一導電型のソース領域と、隣り合うソース領域間に位置する逆導電型のボディ領域を形成する工程と、ゲート電極上をほぼ平坦に覆うソース電極を形成する工程とから構成される。
【００４９】
第１工程（図２）：  一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程。
【００５０】
Ｎ＋型シリコン半導体基板１ａに、ドレイン領域となるＮ−型のエピタキシャル層１ｂを積層するなどした基板１を準備する。表面に酸化膜（不図示）を形成した後、予定のチャネル層３の部分の酸化膜をエッチングして基板１表面を露出する。この酸化膜をマスクとして全面に例えばドーズ量１．０×１０１２〜１３ｃｍ-２、加速エネルギー５０ＫｅＶ程度でボロン等を注入した後、拡散してＰ型で厚み約１．５μｍ程度のチャネル層３を形成する。
【００５１】
第２工程（図３）：  チャネル層を貫通するトレンチを形成する工程。
【００５２】
まず、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜４を厚さ３０００Åに生成する。その後レジスト膜によるマスクによりＣＶＤ酸化膜４をドライエッチングして部分的に除去し、チャネル領域３を露出させ、レジスト膜を除去する。引き続き、ＣＶＤ酸化膜４をマスクとして露出した基板１をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層３を貫通してドレイン領域１ｂまで達する約２．０μｍの深さのトレンチ５を形成する。トレンチ５の幅は０.５μｍ程度とする。
【００５３】
第３工程（図４）：  トレンチの内壁にゲート絶縁膜を形成する工程。
【００５４】
ダミー酸化をしてトレンチ５内壁とチャネル層３表面に酸化膜（不図示）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とトレンチエッチングのマスクとなったＣＶＤ酸化膜４をエッチングにより除去する。その後、ゲート酸化膜６を形成する。すなわち、全面を熱酸化してゲート酸化膜６を、駆動電圧に応じて例えば厚み約３００Å〜７００Åに形成する。
【００５５】
第４工程（図５）：  トレンチに埋め込まれ、その上部がトレンチの開口部より下方に位置するゲート電極を形成する工程。
【００５６】
全面に高濃度不純物を含むポリシリコン層７ａを堆積する、あるいは、全面にノンドープのポリシリコン層を付着し、高濃度不純物をデポジションし拡散して高導電率化を図る（図５（Ａ））。その後、全面をマスクなしでドライエッチする。このとき、トレンチの開口部よりも下方にポリシリコン層７ａの上部が位置するようにオーバーエッチングし、トレンチ５に埋設されたゲート電極７を設ける。ゲート電極７上部は、トレンチ５開口部よりも８０００Å程度下方に位置し、トレンチ５開口部付近のトレンチ５側壁のゲート酸化膜６が露出する（図５（Ｂ））。
【００５７】
第５工程（図６）：  ゲート電極上方でトレンチ内に埋め込まれ、周辺部より中心付近の膜厚が薄い層間絶縁膜を形成する工程。
【００５８】
まず、全面に例えば砒素をドーズ量５．０×１０１５ｃｍ−２程度で斜めイオン注入して、チャネル層３表面と露出したトレンチ５上部の側壁にＮ＋型不純物をドープして一導電型不純物領域９を形成する（図６（Ａ））。
【００５９】
その後、全面にＴＥＯＳ膜（不図示）を２０００Å程度積層した後、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層１０ａをＣＶＤ法により６０００Å程度付着後、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）層１０ｂを形成し、平坦化のための熱処理を行う（図６（Ｂ））。
【００６０】
その後、全面をエッチバックしてチャネル層３表面を露出して、トレンチ５に埋め込まれた層間絶縁膜１０を形成する。ここで、エッチバックの際には、膜残り防止のため、若干オーバーエッチすることが望ましい。具体的には、終点検出を用いてチャネル層３表面のシリコンが露出するまで層間絶縁膜１０をエッチングし、その後更に、オーバーエッチする。これにより、層間絶縁膜１０はゲート電極７上でトレンチ５内に完全に埋設され、基板表面への突出がないため層間絶縁膜１０形成後の基板表面はほぼ平坦となっている。
【００６１】
そしてより詳細には、オーバーエッチにより層間絶縁膜１０は周辺部より中心付近の膜厚が薄く形成される。すなわち、トレンチ５開口部に近接する周辺部は基板表面とほぼ同一平面にあり、中央付近はオーバーエッチにより周辺部より低く形成される。このように本実施形態では、マスクを設けずに層間絶縁膜１０が形成できる（図６（Ｃ））。
【００６２】
第６工程（図７、図８）：  トレンチに隣接する一導電型のソース領域と、隣り合うソース領域間に位置するボディ領域を形成する工程。
【００６３】
まず、トレンチ５間のボディ領域が形成される予定のチャネル層３表面が露出するようにレジスト膜ＰＲでマスクをかける（図７（Ａ））。露出したチャネル層３表面をエッチングして凹部１１を形成する。この凹部１１によりトレンチ５間の一導電型不純物領域９が分割される（図７（Ｂ））。
【００６４】
一例として、一導電型不純物領域９の不純物としてヒ素（Ａｓ）を採用し、注入エネルギー１４０ＫｅＶで注入した場合、イオン注入のＲｐ（投影飛程距離）＝０．０７９１μｍ、△Ｒｐ（投影飛程距離の標準偏差）＝０．０２７５μｍとなる。すなわち、凹部１１は、シリコン基板を０．１１μｍ以上エッチングすることにより一導電型不純物領域９を分離することができる。
【００６５】
本工程において、一導電型不純物領域９はイオン注入後熱処理による拡散を行っていない。従って、エッチング深さが０．２０μｍ程度の浅い凹部１１で一導電型不純物領域９を分割することができ、基板表面のステップカバレジの悪化を防ぐことができる。
【００６６】
また、凹部１１の開口幅は例えば０．２０μｍであるが、開口幅は表面にスパッタされるソース電極の材料によって適宜選択する。
【００６７】
凹部を形成したレジスト膜ＰＲをそのままに、全面に例えばボロンをドーズ量５．０×１０１４ｃｍ−２程度でイオン注入し、露出した凹部１１底部のみに不純物をドープする（図８（Ａ））。その後レジスト膜ＰＲを除去し、熱処理を施す。
【００６８】
これにより、凹部１１底部の不純物が拡散し、チャネル層表面よりも下方にＰ＋型のボディ領域１３が形成される。また同時に分割された一導電型不純物領域９が拡散し、それぞれのトレンチ５に隣接したソース領域１２が形成される。ソース領域１２はトレンチ５開口部付近のチャネル層３表面と、トレンチ５側壁に沿って層間絶縁膜１０下方のゲート電極７まで達する深さに拡散されており、ゲート絶縁膜６を介してゲート電極７と隣接する。
【００６９】
このように、本実施形態では層間絶縁膜１０形成工程、ソース領域１２およびボディ領域１３形成工程において、用いるマスク枚数が１枚となる。従来ではこれら３工程で３枚のマスクを用いており、それぞれのマスク合わせずれを考慮しなければならなかったが、本実施形態では１枚分のマスク合わせずれを考慮すればよい。
【００７０】
つまり、１枚分のマスク合わせ精度と、ボディ領域１３が確保できる範囲内であれば可能な限りシュリンクすることができる。これにより同一チップサイズであればセル数を増大できるのでオン抵抗を低減できる。
【００７１】
第７工程（図１）：  ゲート電極上をほぼ平坦に覆うソース電極を形成する工程。
【００７２】
アルミニウムをスパッタ装置で全面に付着して、ソース領域１２およびボディ領域１３にコンタクトするソース電極１４を形成する。ゲート電極７上に層間絶縁膜１０が埋め込まれ、ほぼ平坦なソース電極１４が形成できるので、ステップカバレッジを改善することができる。なお、凹部１１は、前述の如く０．２０μｍ程度の深さであるので、ステップカバレッジの影響はほとんどないといってよい。
【００７３】
さらに図示は省略するが基板裏面にも金属を蒸着してドレイン電極を形成し、図１に示す最終構造を得る。
【００７４】
尚、上述の如く、本発明の実施の形態ではＮチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたＭＯＳトランジスタにも適用できる。またバイポーラトランジスタとパワーＭＯＳＦＥＴを１チップ内にモノシリックで複合化したＩＧＢＴであっても同様に実施できる。
【図面の簡単な説明】
【００７５】
【図１】本発明の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１０】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】従来の絶縁ゲート型半導体装置を説明する断面図である。
【符号の説明】
【００７６】
１      基板
１ａ    Ｎ＋型シリコン半導体基板
１ｂ    Ｎ−型エピタキシャル層
３      チャネル層
５      トレンチ
６      ゲート酸化膜
７      ゲート電極
１０    層間絶縁膜
１１    凹部
１２    ソース領域
１３    ボディ領域
１４    ソース電極
２１    基板
２１ａ  Ｎ＋型シリコン半導体基板
２１ｂ  Ｎ−型エピタキシャル層
２４    チャネル層
２７    トレンチ
３１    ゲート酸化膜
３３    ゲート電極
３４    ボディ領域
３５    ソース領域
３６    層間絶縁膜
３７    ソース電極
５０    空隙  
【図１】
0004829473.tif 000002
【図２】
0004829473.tif 000003
【図３】
0004829473.tif 000004
【図４】
0004829473.tif 000005
【図５】
0004829473.tif 000006
【図６】
0004829473.tif 000007
【図７】
0004829473.tif 000008
【図８】
0004829473.tif 000009
【図９】
0004829473.tif 000010
【図１０】
0004829473.tif 000011
【図１１】
0004829473.tif 000012
【図１２】
0004829473.tif 000013
【図１３】
0004829473.tif 000014
【図１４】
0004829473.tif 000015
【図１５】
0004829473.tif 000016