(57)【特許請求の範囲】
【請求項１】
光出力制御計数回路の計数値に応じた駆動電流を発光素子に供給する構成と、該発光素子の出力光レベルのモニタ電圧と所要出力光レベルに対応する基準電圧とを比較する構成と、比較結果によって該光出力制御計数回路の計数値の歩進又は後退を制御して該駆動電流を該所要出力光レベルに対応した所要駆動電流に収斂させる構成と、該光出力制御計数回路に計数を開始する計数初期値を設定する構成を備える光出力制御回路において、
該光出力制御計数回路に設定される温度が大きくなると、値が大きくなる計数初期値の大きさによって、起動後に該光出力制御計数回路に設定する計数値を歩進又は後退する量を示す計数ステップを決定し、カウンタ・クロックによって所定の回数該駆動電流を更新した時に、該光出力制御計数回路の前記計数ステップを該光出力制御計数回路の計数値のＬＳＢに設定しなおすステップ制御回路を設ける
ことを特徴とする光出力制御回路。
【請求項２】
光出力制御計数回路の計数値に応じた駆動電流を発光素子に供給する構成と、該発光素子の出力光レベルのモニタ電圧と所要出力光レベルに対応する基準電圧とを比較する構成と、比較結果によって該光出力制御計数回路の計数値の歩進又は後退を制御して該駆動電流を該所要出力光レベルに対応した所要駆動電流に収斂させる構成と、該光出力制御計数回路に計数を開始する計数初期値を設定する構成を備える光出力制御回路において、
該光出力制御計数回路に設定される温度が大きくなると、値が大きくなる計数初期値の大きさによって、起動後に該光出力制御計数回路に設定する計数値を歩進又は後退する量を示す計数ステップを決定し、上記モニタ電圧が上記基準電圧近傍の所定のウィンドウ中に入ったことを検出した時に、該光出力制御計数回路の前記計数ステップを該光出力制御計数回路の計数値のＬＳＢに設定しなおすステップ制御回路を設ける
ことを特徴とする光出力制御回路。
【請求項３】
請求項２に記載の光出力制御回路において、
上記モニタ電圧が上記基準電圧を挟んでハンティングを開始したことを検出した時に、該光出力制御計数回路の前記計数ステップを該光出力制御計数回路の計数値のＬＳＢに設定しなおすステップ制御回路を設けることを特徴とする光出力制御回路。
【請求項４】
光出力制御計数回路の計数値に応じた駆動電流を発光素子に供給する構成と、該発光素子の出力光レベルのモニタ電圧と所要出力光レベルに対応する基準電圧とを比較する構成と、比較結果によって該光出力制御計数回路の計数値の歩進又は後退を制御して該駆動電流を該所要出力光レベルに対応した所要駆動電流に収斂させる構成と、該光出力制御計数回路に計数を開始する計数初期値を設定する構成を備える光出力制御回路において、
該光出力制御計数回路に設定される温度が大きくなると、値が大きくなる計数初期値の大きさによって、起動後に該光出力制御計数回路に設定する計数値を歩進又は後退する量を示す計数ステップを決定し、上記発光素子の出力光レベルが所要の出力光レベル近傍に収斂した時に、起動後に上記光出力制御計数回路に設定した前記計数ステップを逓減させる
ことを特徴とする光出力制御回路。
【請求項５】
光出力制御計数回路の計数値に応じた駆動電流を発光素子に供給する構成と、該発光素子の出力光レベルのモニタ電圧と所要出力光レベルに対応する基準電圧とを比較する構成と、比較結果によって該光出力制御計数回路の計数値の歩進又は後退を制御して該駆動電流を該所要出力光レベルに対応した所要駆動電流に収斂させる構成と、該光出力制御計数回路に計数を開始する計数初期値を設定する構成を備える光出力制御回路において、
該光出力制御計数回路に設定される温度が大きくなると、値が大きくなる計数初期値の大きさによって、起動後に該光出力制御計数回路に設定する計数値を歩進又は後退する量を示す計数ステップを決定する
ことを特徴とする光出力制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光通信システムの送信回路を構成する光出力制御回路に係り、特に、起動後に発光素子の出力光が所定の光出力に達するまでの時間を短縮することができる光出力制御回路に関する。
【０００２】
デジタル通信方式は、当初は電気通信方式によっており、日本においては、昭和４０年代に平衡ケーブルや同軸ケーブルを使用したデジタル通信方式の開発が相次いで進められた。
【０００３】
そして、ＩＳＤＮ（Integrated Services Digital Network:サービス総合デジタル統合網）構築の機運が熟してきた昭和４０年代後半に標準同軸ケーブルを使用したＰＣＭ−４００Ｍ方式（パルス符号変調（Pulse Code Modulation)伝送方式による、伝送速度が約４００Ｍｂ／ｓのデジタル伝送方式）の開発が進められ、昭和５０年代に入ってから同方式による全国ネットワークの構築が急速に進められて行った。これによって、デジタル通信方式はアナログ通信方式にとって代わって基幹伝送回線を構成するようになった。
【０００４】
上記と並行して、標準同軸ケーブルを使用した更に高速のＰＣＭ通信方式の開発の検討が行なわれたが、標準同軸ケーブル自体の構造により周波数帯域に制約が生ずるためにギガ・ビット・オーダーへの高速化が不可能であることが判り、標準同軸ケーブルを使用した４００Ｍｂ／ｓ超のデジタル通信方式の開発は停止された。
【０００５】
一方、標準同軸ケーブルを使用したＰＣＭ４００Ｍ伝送方式の開発と前後して伝送損失が低い（それでも、当初は２０ｄＢ／Ｋｍ）光ファイバ・ケーブルが開発されており、電気・光変換素子や光・電気変換素子の開発も急速に進められていた。
【０００６】
このような背景から、標準同軸ケーブルを使用した高速ＰＣＭ伝送方式の開発から光デジタル通信方式への移行が進められた。当初は、電力の送配電システムからの雑音による符号誤りを回避するという目的で電力の送配電システムの維持管理用の通信システムへの適用が先行していたが、昭和５０年代から昭和６０年代にかけて公衆通信網への光伝送方式の適用が急速に進められ、高速デジタル光通信方式を適用した全国光ネットワークが構築された。
【０００７】
その後、光ファイバ伝送路及び光送受信システムの低価格化が進む一方、加入者系における大容量伝送の必要性が高まり、国の内外を問わず加入者系への光伝送方式の導入とその大容量化が急速に進められてきた。
【０００８】
加入者系での光伝送方式には複数の伝送方式があり得るが、単一の送信局と複数の加入者端末がスター状のネットワークで接続され、該単一の送信局と該複数の加入者端末の間で光バースト伝送を行なうパッシブ・ダブル・スター（ＰＤＳ）方式、又は、パッシブ・オプティカル・ネットワーク（ＰＯＮ）方式と呼ばれる方式が主流となっている。
【０００９】
光バースト伝送を行なう場合、通信開始後の特定ビットの間又は特定バーストの間に伝送される光信号のレベルが所定のレベルに達している必要性がある。このため、送信開始後に可及的速やかに光信号出力が所定のレベルに達する必要性がある。
【００１０】
又、バースト伝送ではなく、連続的なデータ伝送が行なわれる通信システムにおいても、データ伝送の効率と信頼性を高めるためには送信開始後に可及的速やかに光信号出力が所定のレベルに達することが重要である。
【００１１】
【従来の技術】
図３８は、従来の光出力制御回路の構成（その１）で、デジタル方式を適用する光出力制御回路の最も基本的な構成である。
【００１２】
図３８において、
１は、データによってレーザ・ダイオードを駆動する電流（以降、統一的に「駆動電流」と標記する。）をスイッチングさせるレーザ・ダイオード駆動回路（図では、「ＬＤ駆動回路」と略記している。「ＬＤ」は、「Laser Diode 」の頭文字による略語である。尚、以降も、図においては「レーザ・ダイオード」を「ＬＤ」と標記する。）
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光（これは、「フォワード光」と呼ばれることがある。）を発生すると共に、該出力光に比例するモニタ光（これは、「バック光」と呼ばれることがある。）を発生するレーザ・ダイオード、
３は、該モニタ光を受けて電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力する電流を電圧に変換し、レーザ・ダイオード２の出力光レベルをモニタする電圧（以降、「モニタ電圧」と標記する。）を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光レベルが所要の出力光レベルの時のモニタ電圧と等しい電圧（以降、この電圧を「基準電圧」と標記する。）を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧とを比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”（論理レベルの“１”を“Ｈ”と標記することもあるが、本明細書においては一貫して“１”を使用する。）となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”（論理レベルの“０”を“Ｌ”と標記することもあるが、本明細書においては一貫して“０”を使用する。）となるアップ・ダウン制御信号（図では、単に「Ｕ／Ｄ」と標記している。以降も、図においては同様に標記する。）を出力するコンパレータ、
７ｂは、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７ｂが出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路（図では、「Ｄ／Ａ変換回路」と標記している。以降も、図では「デジタル・アナログ変換」を「Ｄ／Ａ変換」と標記する。）、
９は、データと基本クロックを受けて、光出力制御計数回路７ｂにカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路である。
【００１３】
尚、ここでは発光素子をレーザ・ダイオードに限定して記載しているが、発光素子として所謂発光ダイオードを適用することも可能である。これは以降に説明する従来の技術及び本発明の技術の全てに共通な事項である。
【００１４】
又、モニタ光を電流変換する素子を一般的な名称である「フォト・ダイオード」と記載したが、主要なフォト・ダイオードとしてＰＩＮダイオード（ＰＮ接合の間に不純物を添加していない半導体（Ｉ：Intrinsic Semiconductor ）をサンドイッチした構造のダイオード）やＡＰＤ（アバランシェ・フォト・ダイオード：電子雪崩現象による電子増倍作用によって光・電気変換効率を高めたダイオード）を適用することができる。これも、以降に説明する従来の技術及び本発明の技術の全てに共通な事項である。
【００１５】
図３８の光出力制御回路は、概ね下記の如く動作する。
【００１６】
即ち、データの論理レベルによってレーザ・ダイオード駆動回路１がレーザ・ダイオード２に供給する駆動電流をスイッチングし、レーザ・ダイオード２の出力光及びモニタ光を強度変調する。該出力光は光ファイバ伝送路に結合されて対向する光伝送装置へと送出され、該モニタ光はレーザ・ダイオード２をマウントしているレーザ・ダイオード・モジュール内に配置されているフォト・ダイオード３に供給される。
【００１７】
フォト・ダイオード３は、該モニタ光を電流に変換（変換された電流が「モニタ電流」である。）する。モニタ回路４は、該モニタ電流を電圧変換した後に該出力光のレベルを表す、レーザ・ダイオード２の出力光レベルのモニタ電圧を出力する。
【００１８】
該モニタ電圧はコンパレータ６において基準電圧源５が出力する基準電圧と比較される。コンパレータ６の反転入力端子（「−」を記載している。図では、演算増幅器も含めて同様に標記する。）に該モニタ電圧が供給され、コンパレータ６の非反転入力端子（「＋」を記載している。図では、演算増幅器も含めて同様に標記する。）に該基準電圧が供給されるので、コンパレータ６は、該モニタ電圧が該基準電圧より低い時には論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時には論理レベルが“０”となるアップ・ダウン制御信号を出力する。
【００１９】
光出力制御計数回路７ｂは、該アップ・ダウン制御信号の論理レベルが“１”の時には計数値を歩進させ、該アップ・ダウン制御信号の論理レベルが“０”の時には計数値を後退させる。
【００２０】
従って、該モニタ電圧が該基準電圧より高いときには光出力制御計数回路７ｂは計数値を後退させ、該モニタ電圧が該基準電圧より低いときには光出力制御計数回路７ｂは計数値を歩進させる。即ち、該モニタ電圧が該基準電圧より高いときにはデジタル・アナログ変換回路８に供給されるデジタル値は小さくなり、該モニタ電圧が該基準電圧より低いときにはデジタル・アナログ変換回路８に供給されるデジタル値は大きくなる。
【００２１】
これにより、該モニタ電圧が該基準電圧より高い時にはデジタル・アナログ変換回路８が出力するアナログ電圧が低下する結果レーザ・ダイオード駆動回路１がレーザ・ダイオード２に供給する駆動電流が減少し、該モニタ電圧が該基準電圧より低い時にはデジタル・アナログ変換回路８が出力するアナログ電圧が上昇する結果レーザ・ダイオード駆動回路１がレーザ・ダイオード２に供給する駆動電流が増加する。
【００２２】
さきに記載した如く、該モニタ光は該出力光レベルを表している。従って、レーザ・ダイオード２を起点とし、フォト・ダイオード３、モニタ回路４、コンパレータ６、光出力制御計数回路７ｂ、デジタル・アナログ変換回路８、レーザ・ダイオード駆動回路１を経由してレーザ・ダイオード２に戻る帰還により、該出力光のレベルが所要レベルより低い時にはレーザ・ダイオード２に供給される駆動電流を増加させて該出力光のレベルを上昇させ、該出力光のレベルが所要レベルより高い時にはレーザ・ダイオード２に供給される駆動電流を減少させて該出力光のレベルを下降させる作用が働く。
【００２３】
一般的に、一定の駆動電流を複数のレーザ・ダイオードに供給する時、各々のレーザ・ダイオードの出力光レベルには比較的大きなばらつきがあり、しかも、該出力光レベルは温度変化や経年変化によって変動する。
【００２４】
しかし、該バラツキや該変動があっても、上記帰還によってこれらを抑圧することができ、レーザ・ダイオード２の出力光レベルを安定化することができる。これが、所謂、自動パワー制御（よく、「Automatic Power Control 」の頭文字をとって「ＡＰＣ」と略記される。）の効果である。
【００２５】
さて、通常、レーザ・ダイオード２に供給する駆動電流は最大１００ｍＡ程度で、該駆動電流は０．１ｍＡ程度の精度で制御されるケースが多い。従って、光出力制御計数回路７ｂの計数値は１０ビット程度必要（１００／０．１＝１，０００で、２10＝１，０２４だからである。）で、デジタル・アナログ変換回路８の精度も１０ビット必要になる。
【００２６】
そして、該アップ・ダウン制御信号によって光出力制御計数回路７ｂの計数値の最小ビット（「ＬＳＢ」と標記することが多い。これは「Least Significant Bit 」（重みが最小のビット）の頭文字による略語である。ＬＳＢの反対語で、重みが最大のビットを意味する略語は「ＭＳＢ（Most Significant Bit）」である。本明細書においても、「ＬＳＢ」と「ＭＳＢ」を使用する。）で光出力制御計数回路７ｂの計数値を歩進又は後退させるのが通常である。
【００２７】
図３９は、図３８の構成の動作を説明する図で、図３９（イ）はモニタ回路４が出力するモニタ電圧の更新を示し、図３９（ロ）はレーザ・ダイオード駆動回路１がレーザ・ダイオード２に供給する駆動電流の更新を示している。そして、所要駆動電流が約１００ｍＡで、駆動電流を更新するステップが０．１ｍＡであることを想定している。
【００２８】
光出力制御回路が起動されると、図３９（イ）の如くモニタ電圧は０Ｖから立ち上がり、又、光出力制御計数回路７ｂの計数値は０から立ち上がる。従って、レーザ・ダイオード２の駆動電流の初期値は０ｍＡで、レーザ・ダイオード２はまだ発光していない。
【００２９】
この時にはモニタ電圧は０Ｖで、基準電圧より低電圧であるのでコンパレータ６が出力するアップ・ダウン信号の論理レベルは“１”である。従って、光出力制御計数回路７ｂは計数値を歩進し、駆動電流は０．１ｍＡになる。通常、この状態ではレーザ・ダイオード２は依然発光せず、上記動作を複数回繰り返して所謂スレショルド電流に達した時にレーザ・ダイオード２はやっと発光するようになる。
【００３０】
それでも、当初は出力光レベルが低いので、上記動作を更に複数回繰り返した後に所要駆動電流の近傍に達し、モニタ電圧も基準電圧近傍の電圧になる。これが図３９（イ）及び図３９（ロ）に「収斂」と記載した時点である。その後は、出力光レベルは所要出力光レベルを挟んで上下の変化（一定のレベルを挟んでレベルが上下の変化をすることや、論理レベルが“１”と“０”の間を往復することを「ハンティング」という。本明細書では、この用語を使用する。）を行なうようになる。
【００３１】
従って、レーザ・ダイオード２に供給する所要駆動電流が１００ｍＡ程度の時に、約１，０００回の駆動電流の更新によって約０．１％の精度で駆動電流を所要駆動電流に収斂させることができ、又、レーザ・ダイオード２に供給する所要駆動電流が１０ｍＡ程度の時には約１００回の更新によって約１％の精度で駆動電流を所要駆動電流に収斂させることができ、十分な精度の駆動電流が得られる。
【００３２】
図４１は、従来の光出力制御回路の構成（その２）で、図３８の構成に対して起動後の計数ステップを大きく設定して、出力光レベルが所要出力光レベル近傍になった後は計数ステップを光出力制御計数回路のＬＳＢ相当に設定する機能を付加したものである。
【００３３】
図４１において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７ｃは、起動時に外部から供給されるリセット信号によって計数値をクリアし、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７ｃが出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７ｃにカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０ｃは、上記リセット信号と、クロック制御回路９が出力するカウンタ・クロックを受けて、光出力制御計数回路７ｃの計数値のステップを制御するステップ制御回路である。
【００３４】
図４１の構成の光出力制御回路が、自動パワー制御機能を有することは、図３８の構成の光出力制御回路と全く同様である。
【００３５】
図４１の構成の光出力制御回路の特徴は、光出力制御計数回路７ｃの計数ステップを変更することができる点にある。
【００３６】
更に具体的には、ステップ制御回路１０ｃは、該リセット信号によってクリアされた後に上記カウンタ・クロックを計数する。そして、ステップ制御回路１０ｃにおける計数値が所定値未満の時には、光出力制御計数回路７ｃに所定の大きな計数ステップを設定し、ステップ制御回路１０cにおける計数値が所定値に達した時に、光出力制御計数回路７ｃのＬＳＢに相当する計数ステップに設定しなおす。
【００３７】
即ち、光出力制御計数回路７ｃは、ステップ制御回路１０ｃによって設定される計数ステップが大きい時には、大きな計数ステップで計数を歩進又は後退し、ステップ制御回路１０ｃによって設定される計数ステップがＬＳＢ相当の時には、ＬＳＢ相当の計数ステップで計数を歩進又は後退する。
【００３８】
図４２は、図４１の構成の動作を具体的に説明する図（その１）で、所要駆動電流が大きい約１００ｍＡを想定し、起動当初の駆動電流の更新ステップは約３．２ｍＡ、所要駆動電流に達した後は約０．１ｍＡのステップで駆動電流を更新することを想定している。
【００３９】
こうすれば、所要駆動電流が１００ｍＡの時でも起動後３２（１００／３．２）回程度の電流更新によって駆動電流を１００ｍＡ近傍に収斂させることができるので、ステップ制御回路１０ｂは３２を計数した時点で計数ステップの切替を指定するステップ切替信号を出力すればよい。
【００４０】
この場合、所要駆動電流に対して３％程度の誤差を許容できるものとれば、駆動電流の更新を３２回行なう時間で駆動電流を実質的に収斂させることができ、収斂の時間が短縮される。尚、計数ステップをＬＳＢ相当に縮減した後最大３２回の駆動電流更新に相当する時間で誤差０．１％程度に収斂させることができる。
【００４１】
さて、一般的にレーザ・ダイオードには比較的顕著な温度特性がある。
【００４２】
図４５は、レーザ・ダイオードの温度特性（その１）で、横軸の駆動電流に対する縦軸の出力光レベルの温度特性を示している。
【００４３】
図４５の横軸上において、電流ＩTHL は低温の場合にレーザ・ダイオードが発光を開始することができるスレショルド電流、電流ＩTHH は高温の場合にレーザ・ダイオードが発光を開始することができるスレショルド電流、電流ＩLは低温の場合にレーザ・ダイオードが所要出力光レベルで発光するために必要な所要駆動電流、ＩHは高温の場合にレーザ・ダイオードが所要出力光レベルで発光するために必要な所要駆動電流である。
【００４４】
図４５に示しているように、低温の方がスレショルド電流が小さく、駆動電流を出力光に変換する効率（図４５の曲線の傾斜が変換効率を表す。）が高く、所要出力光レベルを得るための所要駆動電流が小さい。
【００４５】
又、図４６は、レーザ・ダイオードの温度特性（その２）で、横軸の温度に対する所要出力光レベルを得るための縦軸の所要駆動電流の変化特性を示している。
【００４６】
レーザ・ダイオードの駆動電流に対する出力光レベルが図４５に示したような温度特性を有するので、それを描き直して所要駆動電流と温度の関係として図示すると図４６の如くなる訳である。
【００４７】
双方の図より、温度特性を考慮した上でレーザ・ダイオードから所要出力光レベルを得るには、当該温度に整合した駆動電流をレーザ・ダイオードに供給する必要があることが判る。そして、当該温度に整合した駆動電流をレーザ・ダイオードに供給することは、光出力制御回路の自動パワー制御機能によって実現されるが、同時に初期駆動電流の設定が重要になる。
【００４８】
図４４は、従来の光出力制御回路の構成（その３）で、図４１の構成に対して光出力制御計数回路に計数値の初期値を設定する機能を付加して、起動時にレーザ・ダイオードに計数初期値に対応する初期駆動電流を供給する構成にしたものである。
【００４９】
図４４において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要のレベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベル“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベル“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７は、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７ｂが出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７にカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０ｃは、起動時に外部から供給される初期値設定信号と、クロック制御回路９が出力するカウンタ・クロックを受けて、光出力制御計数回路７の計数値のステップを制御するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７に計数初期値を供給する初期値設定回路である。
【００５０】
図４４の構成の光出力制御回路が、
▲１▼  自動パワー制御機能を備えていること、
▲２▼  ステップ制御回路１０ｃに制御される光出力制御計数回路７が、起動当初は大きな計数ステップで計数を歩進又は後退し、出力光レベルが所定のレベルに収斂した後にＬＳＢに相当する計数ステップで計数を歩進又は後退することは図４１の構成の光出力制御回路と同じである。
【００５１】
図４４の構成の光出力制御回路の特徴は、
初期値設定回路１１が光出力制御計数回路７に計数初期値を設定すること
である。
【００５２】
これにより、光出力制御計数回路７は、初期値設定回路１１から供給される計数初期値から計数を開始し、ステップ制御回路１０ｃから設定される計数ステップに応じた計数ステップで計数を歩進又は後退する。
【００５３】
従って、図４４の構成の光出力制御回路は、該計数初期値に対応する駆動電流からスタートし、ステップ制御回路１０ｃにおける計数値が所定値に達するまではレーザ・ダイオード駆動回路１の電流を大きなステップで変化させ、ステップ制御回路１０ｃにおける計数値が所定値に達した後はレーザ・ダイオード駆動回路１の電流を光出力制御計数回路７の計数値のＬＳＢ相当のステップで変化させる。
【００５４】
即ち、該計数初期値に相当する駆動電流からスタートするので、所要の駆動電流に短時間で収斂させることが可能になる。しかも、所要の駆動電流に収斂した後はレーザ・ダイオード駆動回路１の電流をＬＳＢ相当のステップで変化させるので、最終的には所要の駆動電流に対して光出力制御計数回路７の計数値のＬＳＢ相当の電流以内の誤差で収斂させることができる。
【００５５】
図４７は、図４４の構成の動作を具体的に説明する図（その１）で、所要駆動電流が大きい約１００ｍＡを想定している。
【００５６】
そして、所要駆動電流が１００ｍＡであれば初期駆動電流が１００ｍＡ近傍になるように計数初期値を設定すればよいように思われがちであるが、レーザ・ダイオード２の特性のばらつきや温度によって設定した計数初期値によってレーザ・ダイオード２に過大な電流が流れることを防止するために、初期駆動電流は所要駆動電流より小さく設定することが好ましい。ここでは、レーザ・ダイオードの特性のばらつきを考慮して初期駆動電流は５０ｍＡ程度に設定する場合を想定している。又、起動当初は約３．２ｍＡのステップで駆動電流を更新し、所要駆動電流近傍の駆動電流に達した後は約０．１ｍＡのステップで駆動電流を更新するものとする。
【００５７】
上記の場合には、起動後１４（（１００−５０）／３．２）回程度の駆動電流の更新によって駆動電流を１００ｍＡ近傍に収斂させることができるので、ステップ制御回路１０ｃは１６を計数した時点で計数ステップの切替を指示するステップ切替信号を出力すればよい。
【００５８】
この場合、所要駆動電流に対する誤差を３％程度許容できるものとすれば、駆動電流の更新１６回に相当する時間で駆動電流を実質的に収斂させることができる。即ち、図３８の構成の光出力制御回路に対して収斂に要する時間を更に大幅に短縮することができる上、図４１の構成の光出力制御回路に対しても収斂するための時間を１／２に短縮することができる。尚、その後の約３０回の駆動電流の更新に相当する時間で誤差０．１％に収斂させることができる。
【００５９】
つまり、更に高速に収斂させることができる上にその精度を高く保つことができる。
【００６０】
【発明が解決しようとする課題】
しかし、図３８に示した光出力制御回路（その１）、図４１に示した光出力制御回路（その２）及び図４４に示した光出力制御回路（その３）には、それぞれ、下記の問題点がある。
【００６１】
まず、図３８に示した光出力制御回路（その１）について、図３８も参照しながら問題点を説明する。
【００６２】
既に説明した如く、所要駆動電流が１００ｍＡ（２10相当）で、駆動電流の更新ステップは０．１ｍＡ（２0 相当）であると想定しているから、駆動電流が所要の値に収斂するためには駆動電流を１，０２４（２10／２5 ）回程度更新する必要がある。
【００６３】
図４０は、図３８の構成の問題点を説明する図で、図４０（イ）は連続信号伝送の場合を、図４０（ロ）はバースト伝送の場合を示している。
【００６４】
連続信号伝送の場合には、図４０（イ）の如く、起動されてから１，０２４回程度の駆動電流の更新に相当する時間が経過した時点で駆動電流が所要値に収斂する。従って、データの最初には出力光レベルが低く、十分な信号対雑音比を確保することができない。
【００６５】
バースト伝送の場合にも、図４０（ロ）の如く、起動されてからトータルで１，０２４回程度の駆動電流の更新に相当する時間が経過した時点で駆動電流が所要値に収斂する。従って、間違いなく起動セルの信号対雑音比は低く、又、複数のデータ・セルにおいても十分な信号対雑音比を確保することができないことが起こり得る。
【００６６】
レーザ・ダイオード２の駆動電流に３％程度の誤差（１／２5 相当）を許容できるとして、駆動電流が（１００−１００／２5 ）ｍＡに収斂するには（１，０２４−３２）＝９９２回程度の駆動電流の更新を行なう必要があり、収斂に長時間を必要とすることには変わりがない。
【００６７】
次に、図４１の構成の光出力制御回路（その２）の問題点を説明する。
【００６８】
即ち、レーザ・ダイオード２の変換効率がよい場合か、周囲温度が低くて小さな駆動電流で所要の出力光レベルが得られる場合で、所要駆動電流が小さい場合には、所要駆動電流近傍に収斂するのは早いが、所要駆動電流が大きい場合と同じ回数だけ駆動電流の更新を行なう必要があるので、この間は駆動電流の誤差が比較的大きいという問題が生ずる。
【００６９】
図４３は、図４１の構成の動作を具体的に示す図（その２）であり、図４３が上記問題点を示している。
【００７０】
図４３では、レーザ・ダイオード２の変換効率がよいか周囲温度が低いかの理由で所要駆動電流が１０ｍＡ程度でよい場合を想定している。図４１の構成では起動後は約３ｍＡステップで駆動電流を更新するので、駆動電流が所要駆動電流近傍に収斂するのは早い（４回の更新でよい）。しかし、所要駆動電流が１００ｍＡの場合と同じ回数は約３ｍＡのステップで駆動電流の更新を続けるので、駆動電流が所要駆動電流の近傍に達した後所定回数の駆動電流の更新をしている間は、光出力制御回路の自動パワー制御機能によって駆動電流は所要駆動電流１０ｍＡを挟んで約３ｍＡのステップでハンティングしており、この間は駆動電流の誤差が比較的大きい。
【００７１】
そして、３ｍＡステップで所定回数の駆動電流更新を行なった後、０．１ｍＡステップで約３０回程度の駆動電流の更新を行なって初めて駆動電流の誤差が小さくなる。
【００７２】
即ち、所要駆動電流が小さい場合には、所要駆動電流近傍でハンティングしている間の駆動電流の誤差が大きく、結果的に所要駆動電流が大きい場合に比較して収斂に要する時間が長くなる。
【００７３】
次いで、図４４の構成の光出力制御回路（その３）の問題点を説明する。
【００７４】
即ち、所要駆動電流が小さい場合には、所要駆動電流近傍に収斂するのは早いが、所定回数は駆動電流の更新を続けている間は駆動電流は許容誤差以内に収斂することができないという上記と同じ問題が生ずる。
【００７５】
図４８は、図４４の構成の動作を具体的に説明する図（その２）で、図４８が上記問題点を示している。
【００７６】
図４８では、レーザ・ダイオード２の変換効率がよいか周囲温度が低いかの理由で所要駆動電流が１０ｍＡ程度でよい場合を想定している。
【００７７】
所要駆動電流が１０ｍＡであれば初期駆動電流が１０ｍＡ近傍になるように計数初期値を設定するが、レーザ・ダイオードの特性のばらつきによって現実の初期駆動電流は５ｍＡ程度である場合を想定している。又、起動当初は約３ｍＡのステップで駆動電流を更新し、所要駆動電流に達した後は約０．１ｍＡのステップで駆動電流を更新することは、図４７の場合と同じである。
【００７８】
上記の場合には、起動後２回程度の駆動電流の更新によって駆動電流を１０ｍＡ近傍でハンティングを開始するにもかかわらず、所要駆動電流が１００ｍＡの場合と同じ回数は約３ｍＡのステップで駆動電流の更新をし続けなければならない。
【００７９】
そして、３ｍＡステップで所定回数の駆動電流更新を行なった後、０．１ｍＡステップで約３０回程度の駆動電流の更新を行なって初めて許容誤差以内に収斂することができる。
【００８０】
即ち、所要駆動電流が小さい場合には、所要駆動電流近傍でハンティングしている間の駆動電流の誤差が大きく、結果的に所要駆動電流が大きい場合に比較して収斂に要する時間が長くなる。
【００８１】
尚、レーザ・ダイオードの特性にばらつきがなく、設定された計数初期値によって所要駆動電流近傍の初期駆動電流が得られる場合には、駆動電流が所要駆動電流近傍でハンティングを開始するまでの駆動電流の更新回数は上記より少なくなるが、所要駆動電流に対して正確に収斂するまでに行なう駆動電流の更新回数には変わりがない。
【００８２】
本発明は、かかる問題点に鑑み、光通信システムの送信回路を構成する光出力制御回路に関し、起動後に発光素子の出力光が所定の光出力に達するまでの時間を短縮することができる光出力制御回路を提供することを目的とする。
【００８３】
【課題を解決するための手段】
第一の発明は、
光出力制御計数回路の計数値に応じた駆動電流を発光素子に供給する構成と、該発光素子の出力光レベルのモニタ電圧と所要出力光レベルに対応する基準電圧とを比較する構成と、比較結果によって該光出力制御計数回路の計数値の歩進又は後退を制御して該駆動電流を該所要出力光レベルに対応した所要駆動電流に収斂させる構成と、該光出力制御計数回路に計数を開始する計数初期値を設定する構成を備える光出力制御回路において、
該光出力制御計数回路に設定される温度が大きくなると、値が大きくなる計数初期値の大きさによって、起動後に該光出力制御計数回路に設定する計数値を歩進又は後退する量を示す計数ステップを決定し、カウンタ・クロックによって所定の回数該駆動電流を更新した時に、該光出力制御計数回路の前記計数ステップを該光出力制御計数回路の計数値のＬＳＢに設定しなおすステップ制御回路を設ける光出力制御回路の技術である。
【００８８】
第一の発明においては、該計数初期値が大きい時には起動後に設定する該計数ステップを大きく設定して駆動電流の更新ステップを大きく設定し、該計数初期値が小さい時には起動後に設定する該計数ステップを小さく設定して駆動電流の更新ステップを小さく設定する。
【００８９】
ここで、該計数初期値と所要駆動電流の大きさは一義的関係に設定できるので、該所要駆動電流の大きさに適合した更新ステップで駆動電流を更新することができて、該所要駆動電流の大きさにかかわらず発光素子の駆動電流が該所要駆動電流に収斂する時間を短縮することができる。
【００９０】
その上、該ステップ制御回路がカウンタ・クロックを所定の回数計数した時に該計数ステップをＬＳＢに設定するので、最終的に収斂した時の駆動電流の精度を高く保つことができる。
【００９１】
第二発明は、光出力制御計数回路の計数値に応じた駆動電流を発光素子に供給する構成と、該発光素子の出力光レベルのモニタ電圧と所要出力光レベルに対応する基準電圧とを比較する構成と、比較結果によって該光出力制御計数回路の計数値の歩進又は後退を制御して該駆動電流を該所要出力光レベルに対応した所要駆動電流に収斂させる構成と、該光出力制御計数回路に計数を開始する計数初期値を設定する構成を備える光出力制御回路において、
該光出力制御計数回路に設定される温度が大きくなると、値が大きくなる計数初期値の大きさによって、起動後に該光出力制御計数回路に設定する計数値を歩進又は後退する量を示す計数ステップを決定し、上記モニタ電圧が上記基準電圧近傍の所定のウィンドウ中に入ったことを検出した時に、該光出力制御計数回路の前記計数ステップを該光出力制御計数回路の計数値のＬＳＢに設定しなおすステップ制御回路を設ける
光出力制御回路の技術である。
【００９２】
第二の発明においては、該モニタ電圧と該基準電圧との差が所定の値以内に入ったことを検出した時に該ステップ制御回路が該光出力制御計数回路の計数ステップを縮減して設定する。
【００９３】
従って、該ステップ制御回路が上記カウンタ・クロックを所定回数計数してから計数ステップを縮減して設定するより早く計数ステップを縮減することができるため、駆動電流が所要駆動電流に最終的に収斂するための時間を短縮することができる。
【００９４】
第三の発明は、第二の発明に記載の光出力制御回路において、
上記モニタ電圧が上記基準電圧を挟んでハンティングを開始したことを検出した時に、該光出力制御計数回路の前記計数ステップを該光出力制御計数回路の計数値のＬＳＢに設定しなおすステップ制御回路を設ける光出力制御回路の技術である。
【００９５】
第三の発明においては、該基準電圧に対して該モニタ電圧がハンティングしたことを検出した時に該計数ステップをＬＳＢに設定する。
【００９６】
該基準電圧に対して該モニタ電圧がハンティングするということは、駆動電流が所要駆動電流の近傍に達していることを意味するから、ステップ制御回路が上記カウンタ・クロックを所定回数計数してから該計数ステップを縮減して設定するより早く該計数ステップを縮減することができるため、駆動電流が所要駆動電流に最終的に収斂するための時間を短縮することができる。
【００９７】
第四の発明は、光出力制御計数回路の計数値に応じた駆動電流を発光素子に供給する構成と、該発光素子の出力光レベルのモニタ電圧と所要出力光レベルに対応する基準電圧とを比較する構成と、比較結果によって該光出力制御計数回路の計数値の歩進又は後退を制御して該駆動電流を該所要出力光レベルに対応した所要駆動電流に収斂させる構成と、該光出力制御計数回路に計数を開始する計数初期値を設定する構成を備える光出力制御回路において、
該光出力制御計数回路に設定される温度が大きくなると、値が大きくなる計数初期値の大きさによって、起動後に該光出力制御計数回路に設定する計数値を歩進又は後退する量を示す計数ステップを決定し、上記発光素子の出力光レベルが所要の出力光レベル近傍に収斂した時に、起動後に上記光出力制御計数回路に設定した前記計数ステップを逓減させる光出力制御回路の技術である。
【００９８】
第四の発明においては、上記発光素子の出力光レベルが所要の出力光レベル近傍に収斂したときに、起動後に上記光出力制御計数回路に設定した計数ステップを順次逓減させる。
【００９９】
従って、上記発光素子の出力光レベルが所要の出力光レベル近傍に収斂した後に駆動電流が所要駆動電流に収斂する時間を短縮することができる。
【０１００】
第五の発明は、光出力制御計数回路の計数値に応じた駆動電流を発光素子に供給する構成と、該発光素子の出力光レベルのモニタ電圧と所要出力光レベルに対応する基準電圧とを比較する構成と、比較結果によって該光出力制御計数回路の計数値の歩進又は後退を制御して該駆動電流を該所要出力光レベルに対応した所要駆動電流に収斂させる構成と、該光出力制御計数回路に計数を開始する計数初期値を設定する構成を備える光出力制御回路において、
該光出力制御計数回路に設定される温度が大きくなると、値が大きくなる計数初期値の大きさによって、起動後に該光出力制御計数回路に設定する計数値を歩進又は後退する量を示す計数ステップの初期値を決定する光出力制御回路の技術である。
【０１０１】
第五の発明においては、該光出力制御計数回路に設定される計数初期値によって駆動電流の更新ステップを設定して所要駆動電流に収斂させる。
【０１０２】
上記光出力制御計数回路に計数ステップの更新を許可する周期を長くする場合には、計数ステップ更新回数が逓減され、デジタル・アナログ変換回路のグリッチ等の影響を縮減できる。
【０１０３】
又、上記駆動電流を発光素子に供給する構成における駆動電流更新の速度を逓減する場合には、駆動電流の更新時に上記駆動電流を発光素子に供給する構成において発生する高周波成分が縮減されるので、光出力制御回路における信号対雑音比の低下を回避することができる。
【０１０６】
これにより、簡易な構成で上記発光素子に供給する駆動電流を所要駆動電流に収斂させることができる。
【０１０７】
【発明の実施の形態】
以降、本発明の技術について詳細な図面を使用して順次説明してゆくことにする。
【０１０８】
図１は、本発明の第一の実施の形態で、上記原理を実現する最も基本的な構成の１つである。
【０１０９】
図１において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７は、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７が出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７にカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０は、光出力制御回路の起動時に外部から供給される初期値設定信号と、クロック制御回路９が出力するカウンタ・クロック及び光出力制御計数回路７が出力する複数ビットの計数値を受けて、光出力制御計数回路７が計数値を更新する際の計数ステップを指定するステップ指定信号を出力するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７にレーザ・ダイオード２の温度特性に応じた計数初期値を供給する初期値設定回路
である。
【０１１０】
図１の構成の光出力制御回路が、
▲１▼  自動パワー制御機能を有すること、
▲２▼  ステップ制御回路１０によって制御されて、光出力制御計数回路７が、起動当初は大きな計数ステップで計数を歩進又は後退し、出力光レベルが所定のレベルに収斂する頃にＬＳＢに相当する計数ステップで計数を歩進又は後退すること、
▲３▼  初期値設定回路１１が光出力制御計数回路７に計数初期値を設定することは、図４４の構成の光出力制御回路と同じである。
【０１１１】
そして、図１の構成の光出力制御回路の特徴は、
ステップ制御回路１０が、起動当初は光出力制御計数回路７が出力する計数値に応じた計数ステップを光出力制御計数回路７に設定し、カウンタ・クロックの所定周期が過ぎて出力光レベルが所定のレベルに収斂した後に光出力制御計数回路７のＬＳＢに相当する計数ステップを光出力制御計数回路７に設定する
ことである。
【０１１２】
即ち、光出力制御計数回路７は、初期値設定回路１１から供給される計数初期値から計数を開始し、ステップ制御回路１０から設定される計数ステップによって計数値を歩進又は後退する。
【０１１３】
ところで、光出力制御計数回路７には起動時に初期値設定回路１１が計数初期値を設定するので、起動時に光出力制御計数回路７が出力する計数値は該計数初期値に等しい。即ち、起動時にステップ制御回路１０が光出力制御計数回路７に設定する計数ステップは該計数初期値と一義的関係になる。しかも、該計数初期値はレーザ・ダイオード２の温度特性を反映したものである。
【０１１４】
さて、該計数初期値によってレーザ・ダイオード２に過大な電流が流れることを避けるために、初期駆動電流が所要駆動電流に対して一定の余裕を持つように該計数初期値を設定することが好ましい。従って、該計数初期値は当然所要駆動電流とも一義的関係に設定される。つまり、設定される計数ステップに対応する駆動電流の更新ステップはレーザ・ダイオード２の温度特性を反映して、高温の時には駆動電流の更新ステップは大きく、低温の時には駆動電流の更新ステップは小さくなる。
【０１１５】
これによって、レーザ・ダイオード２の温度特性による所要駆動電流の大小に関係なく、起動後に駆動電流の更新を所定回数行なった時点にレーザ・ダイオード２の駆動電流を所要駆動電流の近傍に収斂させることが可能になり、且つ、温度による収斂時間の変化を抑圧することができる。
【０１１６】
図２は、上記事項を具体的に説明するための、計数値の各桁が示す電流値が駆動電流値に占める比率である。
【０１１７】
図２においては、１０ビットの計数回路と１０ビットのデジタル・アナログ変換回路を用いて、レーザ・ダイオードの駆動電流を０．１ｍＡ（２0 （ＬＳＢ）相当）から１０２．３ｍＡ（（２10−１）相当）の範囲で制御する例を示している。
【０１１８】
そして、駆動電流値をデジタル変換したデジタル・コードのＬＳＢを第１桁と呼ぶ場合、第４桁目によって制御される電流のステップは０．８ｍＡ（２3 相当）である。
【０１１９】
この０．８ｍＡという電流は、低温で所要駆動電流が１２．８ｍＡ（２7 相当）の時にはその６．３％を占めるが、高温で所要駆動電流が５１．２ｍＡ（２9 相当）の時にはその１．６％を占めるにすぎず、所要駆動電流が５１．２ｍＡの時に６．３％を占めるのは第６桁が示す３．２ｍＡ（２5 相当）である。
【０１２０】
従って、６．３％を占めるステップで所要駆動電流を更新するものとすれば、所要駆動電流が１２．８ｍＡの時には０．１ｍＡの８倍のステップで更新すればよく、所要駆動電流が５１．２ｍＡの時には０．１ｍＡの３２倍のステップで更新すれば、駆動電流が所要駆動電流近傍に収斂した時の誤差は、所要駆動電流の大きさに関係なく一定になる。
【０１２１】
その上、計数初期値と所要駆動電流に対応する計数値の関係を一定に設定することが可能であるので、所要駆動電流によって計数ステップを可変にしても、即ち、所要駆動電流によって駆動電流の更新ステップを可変にしても、所要駆動電流に収斂するまでの駆動電流の更新回数を一定にすることができる。
【０１２２】
例えば、所要駆動電流が５１．２ｍＡの時に初期駆動電流を５１．２／２4 ＝３．２ｍＡ以上に設定し、所要駆動電流が１２．８ｍＡの時に初期駆動電流を１２．８／２4 ＝０．８ｍＡ以上に設定すれば、必ず１６回以内に所要駆動電流に収斂させることができる。
【０１２３】
しかも、図１の構成においては、駆動電流の更新を所定回数行なった時点に光出力制御計数回路７の計数ステップを光出力制御計数回路の計数値のＬＳＢ相当に縮減して、以降はＬＳＢ相当の計数ステップで駆動電流を所要駆動電流に収斂させてゆくので、最終的な駆動電流の誤差は更に縮減されてＬＳＢ相当の電流以内の誤差になる。
【０１２４】
図３は、本発明の第一の実施の形態の動作を説明する図で、上記のことをイメージ的に描いたものであるので、説明は簡単にしておきたい。
【０１２５】
図３において、縦軸はレーザ・ダイオードの駆動電流、横軸は時間で、起動時に設定された計数初期値によって初期駆動電流がレーザ・ダイオードに供給される。そして、該初期駆動電流に対応するステップで駆動電流を更新してゆくので、所要駆動電流の大きさとは無関係に、所定回数の更新を行なえば所要駆動電流に対して収斂させることができ、その後更新ステップをＬＳＢ相当に縮減することによってＬＳＢ相当の電流以内の誤差で所要駆動電流に収斂させることができることを表現している。
【０１２６】
これで、本発明の第一の実施の形態の原理を一通り説明したので、以降、図１の構成における各々の構成要素の詳細を説明しながら、本発明の技術の本質を順に明らかにしてゆく。
【０１２７】
図１３は、レーザ・ダイオード駆動回路の構成で、図１の構成に適合するものである。尚、図１３にはレーザ・ダイオードも併せて記載している。
【０１２８】
図１３において、
１は、レーザ・ダイオード駆動回路で、インバータ１−１及び１−２、Ｎチャネル型電界効果トランジスタ１−３、１−４、１−６、１−８及び１−１２、抵抗１−５及び１−９、演算増幅器１−７、Ｐチャネル型電界効果トランジスタ１−１０及び１−１１によって構成される。
【０１２９】
２は、レーザ・ダイオードである。
【０１３０】
データはインバータ１−１に入力され、インバータ１−１で論理レベルを反転された後、さらにインバータ１−２によって論理レベルを反転される。
【０１３１】
Ｎチャネル型電界効果トランジスタ１−３及び１−４は電流スイッチを構成しており、インバータ１−１の出力がＮチャネル型電界効果トランジスタ１−３に、インバータ１−２の出力がＮチャネル型電界効果トランジスタ１−４に供給されることにより、Ｎチャネル型電界効果トランジスタ１−６の電流をスイッチングし、データの論理レベルが“１”の時にレーザ・ダイオード２に駆動電流が供給される。
【０１３２】
一方、デジタル・アナログ変換出力は演算増幅器１−７とＮチャネル型電界効果トランジスタ１−８によって構成されるボルテージ・フォロワに入力され、抵抗１−９に当該デジタル・アナログ変換出力に応じた電流を生じさせる。
【０１３３】
抵抗１−９に生ずる電流はＮチャネル型電界効果トランジスタ１−８を介してダイオード接続されたＰチャネル型電界効果トランジスタ１−１０に流れる。
【０１３４】
Ｐチャネル型電界効果トランジスタ１−１０とＰチャネル型電界効果トランジスタ１−１１はカレント・ミラーを構成しており、Ｐチャネル型電界効果トランジスタ１−１０の電流に等しい電流がＰチャネル型電界効果トランジスタ１−１１を介してダイオード接続されたＮチャネル型電界効果トランジスタ１−１２を流れる。
【０１３５】
Ｎチャネル型電界効果トランジスタ１−１２とＮチャネル型電界効果トランジスタ１−６もカレント・ミラーを構成しており、Ｎチャネル型電界効果トランジスタ１−１２の電流に等しい電流がＮチャネル型電界効果トランジスタ１−６を流れて、さきに記載したように、レーザ・ダイオード２に供給される駆動電流を決定する電流となる。
【０１３６】
即ち、デジタル・アナログ変換出力に比例する駆動電流がレーザ・ダイオード２に供給されるので、レーザ・ダイオード２の駆動電流はデジタル・アナログ変換出力によって制御される。
【０１３７】
図１７は、モニタ回路の構成で、図１７（イ）にはピーク・ホールド回路で構成する場合を、図１７（ロ）にはボトム・ホールド回路で構成する場合を、フォト・ダイオードと共に示している。
【０１３８】
図１７（イ）において、
３は、レーザ・ダイオードが発生するモニタ光を電流に変換するフォト・ダイオードである。
【０１３９】
４は、モニタ回路で、抵抗４−１及び４−４、演算増幅器４−２、Ｎチャネル型電界効果トランジスタ４−３及びコンデンサ４−５によって構成される。
【０１４０】
モニタ光はフォト・ダイオード３によって電流に変換されて抵抗４−１を流れることによって電圧に変換される。
【０１４１】
抵抗４−１の端子電圧は演算増幅器４−２及びＮチャネル型電界効果トランジスタ４−３によって構成されるボルテージ・フォロワに入力され、該端子電圧が正の時にコンデンサ４−５を短時間に充電する。
【０１４２】
抵抗４−４の抵抗値とコンデンサ４−５の容量値によって決まる時定数が該端子電圧が変化する時間より十分に長ければ、コンデンサ４−５には該端子電圧の正のピーク電圧がホールドされる。
【０１４３】
さきに記載した如く、該モニタ光はレーザ・ダイオードの出力光レベルに比例するので、コンデンサ４−５にホールドされる電圧は出力光のモニタ電圧になり得、図１のコンパレータに供給される。
【０１４４】
図１７（ロ）において、
３は、レーザ・ダイオードが発生するモニタ光を電流に変換するフォト・ダイオードである。
【０１４５】
４ａは、モニタ回路で、抵抗４−１及び４−４、演算増幅器４−２、Ｐチャネル型電界効果トランジスタ４−６及びコンデンサ４−５によって構成される。
【０１４６】
モニタ光はフォト・ダイオード３によって電流に変換されて抵抗４−１を流れることによって電圧に変換される。
【０１４７】
抵抗４−１の端子電圧は演算増幅器４−２及びＰチャネル型電界効果トランジスタ４−６によって構成されるボルテージ・フォロワに入力され、該端子電圧が負の時にコンデンサ４−５を短時間に充電する。
【０１４８】
抵抗４−４の抵抗値とコンデンサ４−５の容量値によって決まる時定数が該端子電圧が変化する時間より十分に長ければ、コンデンサ４−５には該端子電圧の負のボトム電圧がホールドされ、ホールドされた電圧は図１のコンパレータ６に供給される。
【０１４９】
いずれの回路でもピーク又はボトムをホールドする時間は短時間であるので、連続信号伝送にもバースト伝送にも適用することができる。
【０１５０】
尚、図示は省略するが、ピーク・ホールド回路とボトム・ホールド回路の他に、サンプル・ホールド回路を使用してもモニタ回路を構成することができる。
【０１５１】
又、連続信号伝送の場合にはモニタ電流の平均値をモニタ値とすることができるので、抵抗４−１と並列にコンデンサを接続し、該コンデンサの端子間に生ずる平均値電圧をモニタ電圧としてもよい。
【０１５２】
図１８は、クロック制御回路の構成である。
【０１５３】
図１８において、９−１は論理積回路、９−２は例えば４ビットのアップ・カウンタ、９−３はインバータ、９−４は遅延回路である。
【０１５４】
アップ・カウンタ９−２では、データ端子Ｄ０乃至Ｄ３に供給される論理レベルは“０”（アース）に固定されており、キャリー端子ＣＯの出力（正確には「アップ・カウンタの計数値に繰り上がりが起きる時に出力される論理レベル“１”の信号」をキャリーと呼ぶが、本明細書ではキャリー端子ＣＯに現れる信号もキャリーと呼ぶことがあるので注意されたい。）がインバータ９−３を介してイネーブル端子ＥＮに供給されており、クロック端子Ｃに基本クロックが供給されており、この例では出力端子Ｑ３の出力がカウンタ・クロックとして取り出される。
【０１５５】
そして、論理積回路９−１にはデータとアップ・カウンタ９−２のキャリーが供給されており、論理積回路９−１の出力がアップ・カウンタ９−２のロード端子Ｌに供給されている。
【０１５６】
いま、アップ・カウンタ９−２が起動された時は、該キャリーの論理レベルが“０”であるから論理積回路９−１の出力の論理レベルも“０”で、データ端子に供給されている１０進数０はロードされない。従って、計数初期値不定のままに基本クロックを計数してゆき、１０進数の１５を計数した１つ後のクロックで該キャリーの論理レベルが“１”に遷移する。
【０１５７】
インバータ９−３によって該キャリーの論理レベルを“０”に反転した信号がアップ・カウンタ９−２のイネーブル端子ＥＮに供給されることによってアップ・カウンタ９−２は直ちに計数を停止し、出力端子Ｑ０乃至Ｑ３の論理レベルは“０”に保たれ、該キャリーの論理レベルは“１”に保たれる。
【０１５８】
この状態にある時刻ｔ1 にデータｄ1 が入力されると論理積回路９−１の出力の論理レベルが“１”になり、アップ・カウンタ９−２に１０進数０がロードされる。この時に該キャリーの論理レベルが“０”に遷移し、以降はロードが無効になるので、アップ・カウンタ９−２は１０進数０を初期値として順次計数値を歩進してゆき、時刻ｔ2 に再びキャリーの論理レベルを“１”に遷移させる。
【０１５９】
図１９に示した例では、この時刻にはデータが存在していないので、アップ・カウンタ９−２には１０進数０はロードされない。一方、イネーブル端子ＥＮには該キャリーを反転した論理レベル“０”が供給されるので計数は停止され、該キャリーは論理レベル“１”に保たれたままでいる。
【０１６０】
この状態にある時刻ｔ3 にデータｄ2 が入力されると論理積回路９−１の出力の論理レベルが再び“１”になり、アップ・カウンタ９−２に１０進数０がロードされる。この時に該キャリーの論理レベルが“０”に遷移し、以降はロードが無効になるので、アップ・カウンタ９−２は１０進数０を初期値として順次計数値を歩進してゆき、時刻ｔ4 にキャリーを出力する。
【０１６１】
この時には、データの論理レベルが“１”であるので、アップ・カウンタ９−２は１０進数０をロードされ、該キャリーの論理レベルが“０”に遷移すると共にアップ・カウンタ９−２は改めて０から計数を開始する。以降、データｄ2 が継続する限り同じ動作が繰り返されて、Ｑ３出力端子から基本クロック１６ビットを周期とするカウンタ・クロックが出力される。
【０１６２】
ここで、データｄ2 は論理レベル“１”の連続であるかのように記載しているが、例えば時刻ｔ3 と時刻ｔ4 の間に論理レベル“１”と論理レベル“０”の間を遷移しても上記の動作には変わりがない。何故なら、時刻ｔ3 と時刻ｔ4 の間に論理レベル“１”と論理レベル“０”の間を遷移しても、この時には該キャリーの論理レベルが“０”に固定されていてアップ・カウンタ９−２はロード無効になっているからである。
【０１６３】
図１８に示したクロック制御回路の例では、データを検出してから８ビット遅延した時点にカウンタ・クロックのパルスが生成されるが、この遅延はデータが入力されていることを確認してから駆動電流の更新を行なうために必要な遅延である。従って、図１８の構成のクロック制御回路は連続信号伝送にもバースト伝送にも適用することができる。尚、連続信号伝送専用にするなら、単に基本クロックを分周するタイプのクロック制御回路でよい。
【０１６４】
又、アップ・カウンタ９−２が出力するカウンタ・クロックを基本クロックで打ちなおすことでデジタル・アナログ変換回路に供給するクロックを遅延させているが、これはカウンタ・クロックによって図１の光出力制御計数回路の計数値が確定した後にデジタル・アナログ変換回路で該計数値に対応する電圧を生成するためである。
【０１６５】
図２０は、初期値設定回路の構成（その１）である。
【０１６６】
図２０において、１１−１は基準電圧源、１１−２は演算増幅器、１１−３はＮチャネル型電界効果トランジスタ、１１−４はサーミスタ、１１−５及び１１−６はＰチャネル型電界効果トランジスタ、１１−７は抵抗、１１−８はアナログ・デジタル変換回路、１１−９は読み出し専用メモリ（図では「ＲＯＭ」と記載している。これは「Read Only Memory」の頭文字による略語である。）である。
【０１６７】
基準電圧源１１−１の基準電圧が、演算増幅器１１−２及びＮチャネル型電界効果トランジスタ１１−３によって構成されるボルテージ・フォロワに供給されているので、サーミスタ１１−４には該基準電圧とサーミスタ１１−４の抵抗値で決まる電流が流れる。サーミスタ１１−４の抵抗値は温度特性を持っているので、抵抗１１−７を流れる電流は温度に固有な電流（感温電流と呼ぶことにする。）である。
【０１６８】
該感温電流がＮチャネル型電界効果トランジスタ１１−３を介してダイオード接続されたＰチャネル型電界効果トランジスタ１１−５を流れる。
【０１６９】
Ｐチャネル型電界効果トランジスタ１１−５とＰチャネル型電界効果トランジスタ１１−６はカレント・ミラーを構成しているので、該感温電流はＰチャネル型電界効果トランジスタ１１−６を流れて、抵抗１１−７に温度に固有な電圧（感温電圧と呼ぶことにする。）を生じさせる。
【０１７０】
該感温電圧をアナログ・デジタル変換回路１１−８でデジタル値に変換して、読み出し専用メモリ１１−９にアドレスとして供給する。
【０１７１】
読み出し専用メモリ１１−９の各々の感温電圧に対応するアドレスで指定される記憶領域には、当該感温電圧が表わす温度の時にレーザ・ダイオードに供給したい初期駆動電流に対応する計数初期値が格納されている。
【０１７２】
従って、図２０の構成の初期値設定回路が図１の光出力制御計数回路に設定する計数初期値を図１のデジタル・アナログ変換回路がアナログ変換する電圧によって、光出力制御回路の周囲温度に適合する初期駆動電流をレーザ・ダイオードに供給することができる。更に、後述するように、当該計数初期値によって図１のステップ制御回路が光出力制御回路の周囲温度に適合する計数ステップを設定し、該計数ステップに対応する電流のステップをデジタル・アナログ変換回路がレーザ・ダイオード駆動回路に供給するので、レーザ・ダイオードの駆動電流の更新ステップを周囲温度に適合させることができる。
【０１７３】
さて、初期値設定回路としては複数のバリエーションがある。
【０１７４】
図２１は、初期値設定回路（その２）で、定電流源１１−１０、サーミスタ１１−４、アナログ・デジタル変換回路１１−８及び読み出し専用メモリ１１−９で構成されるものである。
【０１７５】
図２１の構成の初期値設定回路は、定電流源１１−１０の電流をサーミスタ１１−４に流して感温電圧を生じさせるもので、以降の動作は図２０の構成の初期値設定回路と同じである。
【０１７６】
図２２は、初期値設定回路（その３）で、温度センサとアナログ・デジタル変換回路を内蔵する集積回路温度センサ集積回路（図では「温度センサＩＣ」と標記している。）１１−１１と読み出し専用メモリ１１−９で構成されるもので、動作は図２０及び図２１の構成の初期値設定回路と同じである。
【０１７７】
図２３は、初期値設定回路の構成（その４）で、基準電圧源１１−１、演算増幅器１１−２、Ｎチャネル型電界効果トランジスタ１１−３、サーミスタ１１−４、Ｐチャネル型電界効果トランジスタ１１−５及び１１−６、抵抗１１−７、１１−１２及び１１−１３、アナログ・デジタル変換回路１１−８によって構成されている。
【０１７８】
図２３の構成の初期値設定回路は、サーミスタ１１−４、抵抗１１−１２及び１１−１３の合成抵抗がレーザ・ダイオードの駆動電流の温度依存性を示すように、サーミスタ１１−４に直列に抵抗１１−１２を、サーミスタ１１−４に並列に抵抗１１−１３を接続しており、Ｐチャネル型電界効果トランジスタ１１−６のドレイン電圧をアナログ・デジタル変換すればレーザ・ダイオードに供給したい初期駆動電流に対応する計数初期値を得ることができる。
【０１７９】
次いで、本発明の光出力制御回路において最も重要な機能を実現する光出力制御計数回路とステップ制御回路に関する構成と動作の説明に移る。
【０１８０】
図２４は、光出力制御計数回路の構成（その１）で、１０ビットの計数値を出力するものを想定して、５ビットのアップ・ダウン・カウンタを２つ組み合わせて１０ビットの光出力制御計数回路を構成する例を示している。
【０１８１】
図２４において、７−１はアップ・ダウン・カウンタで、計数値の下位５ビットを出力し、７−２はアップ・ダウン・カウンタで、計数値の上位５ビットを出力する。
【０１８２】
７−３は、初期値設定信号によって計数初期値の下位５ビットと、図１のコンパレータ６が出力するアップ・ダウン制御信号とを切り替えてアップ・ダウン・カウンタ７−１のデータ端子Ｄ０乃至Ｄ４に供給するスイッチ群、７−４は、該初期値設定信号によって計数初期値の上位５ビットと論理レベル“０”の信号とを切り替えてアップ・ダウン・カウンタ７−２のデータ端子Ｄ０乃至Ｄ４に供給するスイッチ群である。
【０１８３】
７−５乃至７−９は、図１のステップ制御回路１０から供給されるステップ指定信号ＳＴ０乃至ＳＴ４と該初期値設定信号の論理和をアップ・ダウン・カウンタ７−１のロード端子Ｌ０乃至Ｌ４に供給する論理和回路である。
【０１８４】
７−１０は、アップ・ダウン・カウンタ７−１のキャリーとアップ・ダウン・カウンタ７−２のキャリーの論理積の論理レベルを反転した信号を出力してアップ・ダウン・カウンタ７−１のイネーブル端子ＥＮに供給する否定論理積回路、７−１１は、アップ・ダウン・カウンタ７−１のキャリーと否定論理積回路７−１０の出力の論理積を生成してアップ・ダウン・カウンタ７−２のイネーブル端子ＥＮに供給する論理積回路である。
【０１８５】
又、カウンタ・クロックがアップ・ダウン・カウンタ７−１とアップ・ダウン・カウンタ７−２のクロック端子Ｃに供給される。
【０１８６】
パワー・オン・リセット信号がアップ・ダウン・カウンタ７−１とアップ・ダウン・カウンタ７−２のクリア端子ＣＬに供給され、電源投入時にアップ・ダウン・カウンタ７−１及びアップ・ダウン・カウンタ７−２の計数値を一旦０にクリアした後にアップ・ダウン・カウンタ７−１及び７−２を動作可能状態にする。
【０１８７】
そして、アップ・ダウン・カウンタ７−１の出力端子Ｑ０乃至Ｑ４の出力が光出力制御計数回路の計数値の下位５ビットＱ００乃至Ｑ０４となり、アップ・ダウン・カウンタ７−２の出力端子Ｑ０乃至Ｑ４の出力が光出力制御計数回路の計数値の上位５ビットＱ０５乃至Ｑ０９となる。又、計数値の上位５ビットＱ０５乃至Ｑ０９はステップ制御回路に供給される。
【０１８８】
図２６は、ステップ制御回路の構成（その１）で、図１の構成の光出力制御回路に適合するものである。
【０１８９】
１０−１は、例えば４ビットのアップ・カウンタである。
【０１９０】
１０−２は、アップ・カウンタ１０−１が出力するキャリーの論理レベルを反転して、ステップ切替信号ＳＴを出力するインバータである。
【０１９１】
１０−３は、光出力制御計数回路の出力であるＱ０５乃至Ｑ０９の中の最上位の論理レベル“１”を全ての下位ビットに設定する上位“１”セット回路で、論理和回路１０−３−１乃至１０−３−４によって構成される。
【０１９２】
又、１０−４、１０−５、１０−６、１０−７及び１０−８は論理積回路で、インバータ１０−２が出力するステップ切替信号と上位“１”セット回路の出力の論理積演算をする。
【０１９３】
そして、初期値設定信号がアップ・カウンタ１０−１のクリア端子ＣＬに供給され、カウンタ・クロックがアップ・カウンタ１０−１のクロック端子に供給され、インバータ１０−２がキャリーを反転して出力するステップ切替信号がアップ・カウンタ１０−１のイネーブル端子ＥＮに供給される。
【０１９４】
まず、上位“１”セット回路の動作を説明した上で、図２６のステップ制御回路全体の動作をタイムチャートを以て説明する。
【０１９５】
ここで、上位“１”セット回路に供給される光出力制御計数回路の計数値の上位５ビットＱ０５乃至Ｑ０９においてＱ０９がＭＳＢで、Ｑ０８からＱ０５にゆくに従って順に重みが軽くなるものとする。
【０１９６】
上位“１”セット回路１０−３においては、論理和回路１０−３−４にはＱ０９とＱ０８が供給され、論理和回路１０−３−３にはＱ０９乃至Ｑ０７が供給され、論理和回路１０−３−２にはＱ０９乃至Ｑ０６が供給され、論理和回路１０−３−１にはＱ０９乃至Ｑ０５が供給されている。
【０１９７】
従って、もしＱ０９の論理レベルが“１”であれば、論理和回路１０−３−１乃至１０−３−４の出力の論理レベルは全て“１”になり、上位“１”セット回路の全ての出力の論理レベルが“１”になる。又、Ｑ０９の論理レベルが“０”で、Ｑ０８の論理レベルが“１”であれば、論理和回路１０−３−１乃至１０−３−４の出力の論理レベルは全て“１”になり、上位“１”セット回路の下位４ビットの論理レベルが“１”なる。このことは、Ｑ０７以下のビットが論理レベル“１”の最上位ビットであっても同様である。
【０１９８】
即ち、上位“１”セット回路は、図２４の光出力制御計数回路の出力であるＱ０５乃至Ｑ０９の中の最上位の論理レベル“１”を全ての下位ビットに設定する機能を有する。
【０１９９】
従って、光出力制御計数回路が計数を歩進又は後退する場合、その歩進又は後退によって光出力制御計数回路の出力であるＱ０５乃至Ｑ０９の中の最上位の論理レベル“１”が変わらない限り、上位“１”セット回路１０−３は常に同じビットの範囲で論理レベル“１”を出力する。
【０２００】
論理積回路１０−４乃至１０−８は、アップ・カウンタ１０−１のキャリーの論理レベルを反転したステップ切替信号と上位“１”セット回路１０−３の出力との論理積を計数のステップの大きさを制御するステップ指定信号として図２４の光出力制御計数回路に供給している。光出力制御計数回路の計数値の下の方のビットが変化しているだけの時に該ステップ指定信号が変化しないようにすることが好ましいが、上位“１”セット回路１０−３によって上記要請を満たすことが可能になる。
【０２０１】
尚、当然のことながら、Ｑ０９乃至Ｑ０５の全ての論理レベルが“０”であれば、上位“１”セット回路１０−３の出力の論理レベルは全て“０”となる。
【０２０２】
図２７は、図２６のステップ制御回路の動作を示すタイムチャートである。以降、図２６も参照しながらステップ制御回路の動作を説明する。
【０２０３】
初期値設定信号の論理レベルが“１”の時にアップ・カウンタ１０−１はクリアされて、該初期値設定信号の論理レベルが“０”に遷移するとアップ・カウンタ１０−１は計数可能な状態になる。この時キャリーの論理レベルは“０”である。
【０２０４】
この状態で４ビットのアップ・カウンタ１０−１はカウンタ・クロックによって計数値を１０進数０から１０進数１５へと順次歩進し、計数値が１５になった１つ後のカウンタ・クロックでアップ・カウンタ１０−１は論理レベル“１”のキャリーを出力する。
【０２０５】
インバータ１０−２は該キャリーの論理レベルを“０”に反転させて、アップ・カウンタ１０−１のイネーブル端子ＥＮに供給するので、アップ・カウンタ１０−１は直ちに計数不能な状態になり、キャリーの論理レベル“１”を保持する。
【０２０６】
従って、最初論理レベルが“１”であったステップ切替信号ＳＴはキャリーの論理レベルが“１”に遷移した時に論理レベルを“０”に遷移し、以降は論理レベル“０”に固定される。
【０２０７】
尚、ここではアップ・カウンタ１０−１の計数値を４ビットとしているが、これは光出力制御計数回路に設定される計数初期値と、所要駆動電流に対応する光出力制御計数回路の計数値によって決めればよい。言い換えれば、計数初期値に対応する初期駆動電流から所要駆動電流までに駆動電流の更新を何回行なうかによって決めればよい。
【０２０８】
ステップ指定信号ＳＴ０乃至ＳＴ４は、光出力制御計数回路から供給されるＱ０５乃至Ｑ０９の論理レベルが“１”である最上位ビットとステップ切替信号ＳＴとの論理積であるから、Ｑ０９の論理レベルが“１”であればＳＴ４以下の全ての論理レベルがＱ０９に対応して“１”になり、Ｑ０８が最上位の“１”であればＳＴ３以下の全ての論理レベルがＱ０８に対応して“１”になり、以下同様に、Ｑ０５が最上位の“１”であればＳＴ０の論理レベルだけがＱ０５に対応して“１”になる。これを、図２７においてはＳＴｉ（ｉは０及び４までの整数）の波形にＱ０ｉを記載して表現している。
【０２０９】
尚、該ステップ切替信号ＳＴの論理レベルが“０”に遷移した後はステップ指定信号ＳＴ０乃至ＳＴ４は全て論理レベル“０”に固定される。
【０２１０】
そして、図２４に示した如く、ステップ指定信号ＳＴ０乃至ＳＴ４は論理和回路７−５乃至７−９を介してアップ・ダウン・カウンタ７−１のロード端子Ｌ０乃至Ｌ４に供給される。
【０２１１】
ステップ制御回路と光出力制御計数回路の関係が明らかになったので、以降は、図２４の光出力制御計数回路の動作を詳細に説明する。
【０２１２】
まず、アップ・ダウン・カウンタ７−１及び７−２を制御する入出力信号とアップ・ダウン・カウンタの動作の関係を説明する。
【０２１３】
アップ・ダウン制御信号は、論理レベル“１”でアップ・ダウン・カウンタの計数を歩進させ、論理レベル“０”で計数を後退させる。
【０２１４】
イネーブル端子ＥＮに供給される信号の論理レベルが“１”の時にアップ・ダウン・カウンタは計数動作を行ない、論理レベルが“０”の時にアップ・ダウン・カウンタは計数値を保持する。
【０２１５】
ロード端子Ｌ０乃至Ｌ４に供給されるロード信号の論理レベルが“１”の時に、当該ロード端子に対応するデータ端子に供給されているデータがロードされ、ロード端子Ｌ０乃至Ｌ４に供給されるロード信号の論理レベルが“０”の時には当該ロード端子に対応するデータ端子に供給されているデータは無視されてロードされない。
【０２１６】
キャリー端子ＣＯの出力は、キャリー又はボローの発生時に論理レベル“１”になる。
【０２１７】
クリア端子に供給されるクリア信号は、論理レベル“１”でアップ・ダウン・カウンタの計数値をクリアし、論理レベル“０”でアップ・ダウン・カウンタを計数可能にする。
【０２１８】
初期値設定信号は、アップ・ダウン・カウンタに対する計数初期値Ｓ０乃至Ｓ９と、アップ・ダウン・カウンタが歩進又は後退動作中の設定値とをスイッチ群７−３又は７−４において切り替えるために供給されており、論理レベル“１”で計数初期値を選択し、論理レベル“０”で動作中の設定値を選択する。
【０２１９】
尚、計数初期値の下位５ビットＳ０乃至Ｓ４がアップ・ダウン・カウンタ７−１側に供給され、上位５ビットＳ５乃至Ｓ９がアップ・ダウン・カウンタ７−２側に供給される。
【０２２０】
以上でアップ・ダウン・カウンタの入出力信号とアップ・ダウン・カウンタの動作の関係を説明したので、図２４の光出力制御計数回路の動作の説明を行なう。
【０２２１】
初期値設定信号の論理レベルが“１”の時には、スイッチ群７−３及び７−４において計数初期値の各ビットが選択され、同時に初期値設定信号の論理レベル“１”が、アップ・ダウン・カウンタ７−１では論理和回路７−５乃至７−９を介してロード端子Ｌ０乃至Ｌ４に供給され、アップ・ダウン・カウンタ７−２ではロード端子Ｌ０乃至Ｌ４に直接供給される。
【０２２２】
従って、計数初期値の下位５ビットＳ０乃至Ｓ４がアップ・ダウン・カウンタ７−１のデータ端子Ｄ０乃至Ｄ４にロードされ、計数初期値の上位５ビットＳ５乃至Ｓ９がアップ・ダウン・カウンタ７−２のデータ端子Ｄ０乃至Ｄ４にロードされる。そして、アップ・ダウン・カウンタ７−１の出力端子Ｑ０乃至Ｑ４と、アップ・ダウン・カウンタ７−２の出力端子Ｑ０乃至Ｑ４から出力され、デジタル・アナログ変換回路に供給される計数値（正確には計数初期値である。）Ｑ００乃至Ｑ０９となる。
【０２２３】
初期値設定信号の論理レベルが“０”に遷移した後は、上記動作中の設定値として、スイッチ群７−３によってアップ・ダウン制御信号が選択されてアップ・ダウン・カウンタ７−１のデータ端子Ｄ０乃至Ｄ４に供給され、スイッチ群７−４によって論理レベル“０”の信号が選択されてアップ・ダウン・カウンタ７−２のデータ端子Ｄ０乃至Ｄ４に供給される。
【０２２４】
従って、アップ・ダウン・カウンタ７−１においては、アップ・ダウン制御信号によって計数値の歩進又は後退が行なわれ、歩進又は後退のステップがロード端子Ｌ０乃至Ｌ４に論理和回路７−５乃至７−９を介して供給されるステップ指定信号によって指定される。
【０２２５】
又、初期値設定信号の論理レベルが“０”に遷移した後は、アップ・ダウン・カウンタ７−２においては、ロード端子Ｌ０乃至Ｌ４に論理レベル“０”の信号が供給されるのでロードが禁止され、アップ・ダウン制御信号によって単に計数値を歩進させたり後退させる。
【０２２６】
そして、アップ・ダウン・カウンタ７−２のキャリーの論理レベルが“０”の時にアップ・ダウン・カウンタ７−１は計数可能状態になり、アップ・ダウン・カウンタ７−２のキャリーの論理レベルが“０”でアップ・ダウン・カウンタ７１−１のキャリーの論理レベルが“１”の時にアップ・ダウン・カウンタ７−２は計数可能状態になり、アップ・ダウン・カウンタ７−１及び７−２の双方のキャリーの論理レベルが“１”の時に双方のアップ・ダウン・カウンタは計数不能状態になり、計数値を保持する。
【０２２７】
今は初期値設定信号の論理レベルが“０”の時を考えているので、ステップ指定信号ＳＴ０乃至ＳＴ４の全ての論理レベルが“０”ならば、アップ・ダウン・カウンタ７−１はロードを禁止されていて、通常のアップ・ダウン・カウンタとしてＬＳＢであるＱ００の桁で計数の歩進又は後退を行ない、この桁で繰り上がり又は繰り下がりが生ずると上位の桁で計数の歩進又は後退を行なう。
【０２２８】
そして、歩進が継続して行なわれた結果、アップ・ダウン・カウンタ７−１の全ての桁で繰り上がりが生じてキャリーが出力された時には、アップ・ダウン・カウンタ７−２のイネーブル端子が論理レベル“１”になる。今は歩進を継続していることを想定しているので、この時にはアップ・ダウン・カウンタ７−２のアップ・ダウン端子が論理レベル“１”であり、アップ・ダウン・カウンタ７−２は計数値を歩進する。
【０２２９】
反対に、後退が継続して行なわれてアップ・ダウン・カウンタ７−１がボローを出力する時には、アップ・ダウン・カウンタ７−２のイネーブル端子が論理レベル“１”になる。今は歩進を継続していることを想定しているので、この時にはアップ・ダウン・カウンタ７−２のアップ・ダウン端子が論理レベル“０”であり、アップ・ダウン・カウンタ７−２は計数値を後退する。
【０２３０】
さて、さきのステップ制御回路の動作説明の如く、ステップ指定信号ＳＴ４乃至ＳＴ０の論理レベルは、光出力制御計数回路の計数値の上位５ビットＱ０９乃至Ｑ０５の中で論理レベルが“１”である最上位ビット以下で全て“１”であるが、まず、Ｑ０５の論理レベルだけが“１”である時を考える。
【０２３１】
この時、アップ・ダウン・カウンタ７−１のロード端子Ｌ０に供給される信号の論理レベルだけが“１”であり、アップ・ダウン・カウンタ７−１のデータ端子Ｄ０にはアップ・ダウン制御信号が供給されている。従って、アップ・ダウン・カウンタ７−１のデータ端子Ｄ０にはアップ・ダウン制御信号の論理レベルで表される１０進数１又は０がロードされ、出力端子Ｑ０からＱ００として出力される。
【０２３２】
この状態で、アップ・ダウン制御信号の論理レベルが“１”の時には、次のカウンタ・クロックによって計数が歩進されるとＱ００のビットで繰り上がりが生じ、Ｑ００の１ビット上位のＱ０１のビットで計数値の歩進が行なわれる。一方、アップ・ダウン制御信号の論理レベルが“０”の時には、次のカウンタ・クロックによって計数値が後退されて繰り下がりが生じて、Ｑ０１のビットで計数値の後退が行なわれる。
【０２３３】
つまり、ステップ指定信号ＳＴ０だけが論理レベル“１”の場合には、ＬＳＢの１つ上の桁で計数の歩進又は後退が行なわれることになる。これは、ステップ指定信号の全ての論理レベルが“０”の時に光出力制御計数回路の計数値のＬＳＢで計数値の歩進又は後退が行なわれるのに対して、２倍のステップで計数値の歩進又は後退が行なわれることを意味する。
【０２３４】
同様に、ステップ指定信号のＳＴ０とＳＴ１が論理レベル“１”の時には、ＬＳＢで歩進又は後退するのに対して４倍のステップで計数値の歩進又は後退が行なわれ、ステップ指定信号のＳＴ０乃至ＳＴ２が論理レベル“１”の時には８倍のステップで計数値の歩進又は後退が行なわれ、ステップ指定信号のＳＴ０乃至ＳＴ３が論理レベル“１”の時には１６倍のステップで計数値の歩進又は後退が行なわれ、ステップ指定信号のＳＴ０乃至ＳＴ４が論理レベル“１”の時には３２倍のステップで計数値の歩進又は後退が行なわれる。
【０２３５】
即ち、図２４の構成の光出力制御計数回路と図２６の構成のステップ制御回路の組み合わせによって、光出力制御計数回路の計数のステップを、光出力制御計数回路自体の計数値によってＬＳＢで歩進又は後退する場合の２の巾乗倍にすることができる。
【０２３６】
図２６のステップ制御回路において、光出力制御計数回路の計数値の上位５ビットＱ０９乃至Ｑ０５を上位“１”セット回路に供給し、光出力制御計数回路の計数値の上位５ビットＱ０９乃至Ｑ０５の中で論理レベルが“１”である最上位ビット以下で、ステップ指定信号ＳＴ４乃至ＳＴ０の論理レベルが全て“１”になるようにしたのは、正に、光出力制御計数回路の計数のステップを、光出力制御計数回路自体の計数値によってＬＳＢで歩進又は後退する場合の２の巾乗倍に制御できるようにするためである。
【０２３７】
そして、光出力制御計数回路には初期値設定回路から計数初期値が設定されるので、光出力制御計数回路の計数値の論理レベルが“１”である最上位ビットが変化しない限り、光出力制御計数回路の計数のステップは、計数初期値の上位５ビットの中で論理レベルが“１”である最上位ビットに依存して制御されることが判る。
【０２３８】
例えば、高温の時に駆動電流６０ｍＡに該当する計数初期値「１００１０１１０００（左端がＭＳＢで右端がＬＳＢである。）」が与えられ、所要駆動電流９０ｍＡ（計数値は「１１１００００１００」である。）まで駆動電流を更新する場合には、計数初期値のＭＳＢであるＱ０９の論理レベルが“１”であるので、ステップ指定信号ＳＴ０乃至ＳＴ４の論理レベルが全て“１”となり、６ビット目のＱ０５のビットで計数値の歩進が行なわれる。即ち、ＬＳＢであるＱ００で計数値を歩進する時の計数ステップに対して３２倍の計数ステップとなり、所要駆動電流９０ｍＡ近傍には３２倍の計数ステップで１６回以内の駆動電流の更新で収斂する。
【０２３９】
そして、所定の１６回の駆動電流の更新をした後は、ステップ切替信号ＳＴの論理レベルが“０”に遷移してステップ指定信号の論理レベルは全て“０”になるので、光出力制御計数回路は計数値のＬＳＢであるＱ００の桁で計数値の歩進又は後退を行ない、最大でも３２回の駆動電流の更新で所要駆動電流に対して誤差０．１ｍＡ以内に収斂する。
【０２４０】
又、低温の時に駆動電流１２ｍＡに該当する計数初期値「０００１１１１０００」が与えられ、所要駆動電流１８ｍＡ（計数値は「００１０１０００００」である。）まで駆動電流を更新する場合には、計数初期値のＱ０６の論理レベルが“１”であるので、４ビット目のＱ０３のビットで計数値の歩進が行なわれる。即ち、光出力制御計数回路の計数値のＬＳＢであるＱ００の桁で計数を歩進する時の計数ステップに対して８倍の計数ステップで歩進し、途中で計数値のＱ０７の論理レベルが“１”になった後はＱ００で計数値を歩進する時の計数ステップに対して１６倍の計数ステップで歩進し、所要駆動電流１８ｍＡ近傍には１６回以内の駆動電流の更新で収斂する。
【０２４１】
そして、１６回の駆動電流の更新をした後はＬＳＢであるＱ００の桁で計数値の歩進又は後退を行ない、最大でも１６回の駆動電流の更新で所要駆動電流に対して誤差０．１ｍＡ以内に収斂する。
【０２４２】
ここで、上記においては光出力制御計数回路の計数値の上位５ビットを使用して計数ステップを指定する例を説明したが、使用するビット数は５ビットには限定されない。
【０２４３】
例えば、上位４ビットを使用して計数ステップを指定する場合には、Ｑ０６の桁でＬＳＢでの２倍の計数ステップで更新し、Ｑ０７の桁で４倍で更新し、Ｑ０８の桁で８倍で更新し、Ｑ０９の桁で１６倍で更新できる。又、上位６ビットを使用して計数ステップを指定する場合には、Ｑ０４の桁で２倍で更新し、Ｑ０９の桁で６４倍で更新できる。但し、必ず光出力制御計数回路の計数値のＭＳＢ（今の場合はＱ０９）をステップ指定信号のＭＳＢに対応させる必要がある。上記事項は以降に説明する発明の実施の形態全てに当てはまることである。
【０２４４】
又、当初の計数ステップを外部設定したいということもありうる。例えば、計数値の上位５ビットを使用するが、Ｑ０９の論理レベルが“１”の時にも当初の計数ステップは１６倍に設定したいという場合である。
【０２４５】
このような要望を満たすためには、図２６の論理積回路１０−４乃至１０−７にスイッチを介して論理レベル“０”の信号を供給できるようにして、スイッチ設定によって上位側の論理積回路で上位“１”セット回路の出力をマスクすればよい。上記事項は以降に説明する発明の実施の形態全てに当てはまることである。
【０２４６】
図４は、本発明の原理と従来の技術との比較である。既に、十分詳細に説明をしてきた内容を総括して表にまとめたものなので、図示するに止めて詳細な説明は省略する。
【０２４７】
図５は、本発明の第二の実施の形態で、これも、既に説明した本発明の原理を実現する最も基本的な構成の１つである。
【０２４８】
図５において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７は、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７が出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７にカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０は、光出力制御回路の起動時に外部から供給される初期値設定信号と、クロック制御回路９が出力するカウンタ・クロック及び光出力制御計数回路７が出力する複数ビットの計数値を受けて、光出力制御計数回路７が計数する際の計数ステップを制御するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７にレーザ・ダイオード２の温度特性に応じた計数初期値を供給する初期値設定回路
である。
【０２４９】
図５の構成の光出力制御回路が、
▲１▼  自動パワー制御機能を有すること、
▲２▼  ステップ制御回路１０によって制御されて、光出力制御計数回路７が、起動当初は大きな計数ステップで計数を歩進又は後退し、出力光レベルが所定のレベルに収斂する頃にＬＳＢに相当する計数ステップで計数を歩進又は後退すること、
▲３▼  初期値設定回路１１が光出力制御計数回路７に計数初期値を設定することは、図４４の構成の光出力制御回路と同じである。
【０２５０】
図５の構成の光出力制御回路の特徴は、
ステップ制御回路１０が、起動当初は初期値設定回路１１が出力する計数初期値に応じた計数ステップを光出力制御計数回路７に設定し、出力光レベルが所定のレベルに収斂する頃に光出力制御計数回路７のＬＳＢに相当する計数ステップを光出力制御計数回路７に設定する
ことである。
【０２５１】
即ち、図１の構成は光出力制御計数回路７が出力する計数値によってステップ制御回路が計数ステップを設定するものであったが、図５の構成は初期値設定回路１１が光出力制御計数回路７に設定する計数初期値によってステップ制御回路が計数ステップを設定するものである点だけが異なる。つまり、ステップ制御回路１０に対する結線が異なるだけである。
【０２５２】
従って、図５の構成における構成要素は図１の構成における構成要素と全く同じでよく、図５の構成の動作も図１の構成の動作と全く同じである。
【０２５３】
このため、図５の構成に関する詳細な説明は割愛するが、計数初期値によって起動後の計数ステップを設定するようになっているので、光出力制御計数回路７の計数値が変化しても計数ステップが一定に保たれるという利点があることだけ付言しておく。
【０２５４】
図６は、本発明の第三の実施の形態で、駆動電流が所要駆動電流近傍に収斂してモニタ電圧が基準電圧近傍になったことを検出して計数ステップの変更を行なうようにするものである。
【０２５５】
図６において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光レベルが所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７は、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７が出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７にカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０ａは、光出力制御回路の起動時に外部から供給される初期値設定信号と、クロック制御回路９が出力するカウンタ・クロック及び光出力制御計数回路７が出力する複数ビットの計数値を受けて、光出力制御計数回路７が計数する際の計数ステップを設定し、該モニタ電圧が該基準電圧の近傍になった時に計数ステップを縮減して設定するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７にレーザ・ダイオード２の温度特性に応じた計数初期値を供給する初期値設定回路
である。
【０２５６】
図６の構成の光出力制御回路が、
▲１▼  自動パワー制御機能を有すること、
▲２▼  ステップ制御回路１０ａによって制御されて、光出力制御計数回路７が、起動当初は大きな計数ステップで計数を歩進又は後退し、出力光レベルが所定のレベルに収斂する頃に光出力制御計数回路の計数値のＬＳＢに相当する計数ステップで計数を歩進又は後退すること、
▲３▼  初期値設定回路１１が光出力制御計数回路７に計数初期値を設定することは、図４４の構成の光出力制御回路と同じである。
【０２５７】
図６の構成の光出力制御回路の特徴は、
ステップ制御回路１０ａが、起動当初は初期値設定回路１１が出力する計数値に応じた計数ステップを光出力制御計数回路７に設定し、モニタ電圧が基準電圧近傍になったことを検出して光出力制御計数回路７のＬＳＢに相当する計数ステップを光出力制御計数回路７に設定する
ことである。
【０２５８】
図７は、本発明の第三の実施の形態の動作を説明する図で、縦軸は駆動電流、横軸は時間である。
【０２５９】
起動された時には初期値設定回路１１が初期駆動電流に対応する計数初期値を光出力制御計数回路７に設定するので、レーザ・ダイオード２には初期駆動電流が供給される。同時に、光出力制御計数回路７が出力する計数値によってステップ制御回路１０ａが光出力制御計数回路７の計数ステップを設定して光出力制御計数回路７に供給するので、レーザ・ダイオード２の駆動電流は計数初期値と一義的な関係の更新ステップで制御されてゆく。
【０２６０】
そして、レーザ・ダイオード２の駆動電流が図７に示す所要駆動電流の上下所定の誤差電流で決まるウィンドウの中に入った時に計数ステップを光出力制御計数回路の計数値のＬＳＢ相当に縮減し、後は縮減された計数ステップに対応する更新ステップで駆動電流の更新を続ける。
【０２６１】
つまり、所要駆動電流に収斂するまで所定回数の駆動電流の更新を行なわずに駆動電流の更新ステップを縮減することができ、所要駆動電流への収斂時間を短縮することができる。
【０２６２】
従って、図６の構成における構成要素は、ステップ制御回路１０ａが図１又は図５の構成におけるステップ制御回路１０、即ち図２６に示したステップ制御回路の構成（その１）と異なるだけで、他の構成要素は図１又は図５における構成要素と全て同じでよい。
【０２６３】
図２８は、ステップ制御回路の構成（その２）で、図６の構成におけるステップ制御回路１０ａに適合するものである。
【０２６４】
図２８において、１０−９及び１０−１０はコンパレータ、１０−１１及び１０−１２は図６における基準電圧源５が出力する基準電圧に対するウィンドウの幅を設定する定電圧源、１０−１３は否定論理積回路で、上記の構成要素によってウィンドウ・コンパレータを構成する。
【０２６５】
１０−１４は否定論理和回路１０−１３の出力をラッチして反転出力端子からステップ切替信号ＳＴを出力するＪ−Ｋフリップ・フロップである。
【０２６６】
１０−３は上位“１”セット回路で、詳細な構成は図２６に示したものと同じである。
【０２６７】
最後に、１０−４乃至１０−８はステップ切替信号ＳＴと上位“１”セット回路１０−３の出力とを１ビット毎に論理積演算する論理積回路である。
【０２６８】
該モニタ電圧はコンパレータ１０−９の非反転入力端子とコンパレータ１０−１０の反転入力端子に供給され、基準電圧に定電圧源１０−１１の誤差電圧（これをΔＶ1 とする。）を加算した電圧はコンパレータ１０−９の反転入力端子に供給され、基準電圧から定電圧源１０−１２の誤差電圧（これをΔＶ2 とする。）を減算した電圧はコンパレータ１０−１０の非反転入力端子に供給される。
【０２６９】
又、Ｊ−Ｋフリップ・フロップ１０−１４のＫ入力端子には論理レベル“０”の信号が、クリア端子には初期値設定信号が供給されている。
【０２７０】
図２９は、図２８のステップ制御回路の動作を示すタイムチャートである。以降、図２８も参照しながら動作を説明する。
【０２７１】
初期値設定信号の論理レベルが“１”の間はＪ−Ｋフリップ・フロップ１０−１４はクリア状態であるから、Ｊ−Ｋフリップ・フロップ１０−１４の反転出力端子ＸＱから供給されるステップ切替信号ＳＴの論理レベルの初期値は“１”である。
【０２７２】
そして、上位“１”セット回路１０−３の出力は、図６の光出力制御計数回路７の計数値の上位５ビット中の論理レベルが“１”の最上位ビット以下の論理レベルが全て“１”になる。従って、上位“１”セット回路１０−３の出力とステップ切替信号の論理積で決まる計数ステップが光出力制御計数回路７に設定される。
【０２７３】
レーザ・ダイオード２が、小さい駆動電流から大きい駆動電流に向かって駆動電流を更新されるものとすると、最初は、モニタ電圧は基準電圧より誤差電圧ΔＶ2 引いた電圧より低く、否定論理積回路１０−１３の出力の論理レベルは“０”である。
【０２７４】
従って、Ｊ−Ｋフリップ・フロップ１０−１４では出力の論理レベルに遷移が起こらず、ステップ切替信号ＳＴの論理レベルは“１”のままである。
【０２７５】
更にレーザ・ダイオード２の駆動電流の更新が行なわれて、モニタ電圧が基準電圧より誤差電圧ΔＶ2 を引いた電圧より高くなると、否定論理積回路１０−１３の出力の論理レベルが“１”に遷移する。この時にＪ−Ｋフリップ・フロップ１０−１４の出力の論理レベルが遷移を起こすので、ステップ切替信号ＳＴの論理レベルが“０”に遷移する。このためステップ指定信号の全ビットの論理レベルが“０”になり、図６の光出力制御計数回路はＬＳＢ相当の計数ステップで計数値の更新を行なうようになり、最終的には所要駆動電流の近傍で光出力制御計数回路７のＬＳＢ相当の電流以内でハンティングするようになる。
【０２７６】
従って、モニタ電圧は基準電圧の近傍をハンティングしていて、ウィンドウの外に出ることはなく、否定論理積回路１０−１３の論理レベルは“１”に固定されるので、ステップ切替信号ＳＴの論理レベルも“０”に固定され続け、図２９に示す如く、ステップ指定信号の全ビットの論理レベルもまた“０”に固定され続ける。
【０２７７】
これにより、所定回数の駆動電流の更新をしなくても計数ステップを変更して所要駆動電流に収斂させることができるので、上記誤差電圧を適性に設定することで収斂時間を図１又は図５の構成より短縮することが可能になる。尚、上記誤差電圧を適性に設定することは当業者には容易なことである。
【０２７８】
尚、図６の光出力制御回路の構成は、図１の構成の光出力制御回路に対して図２８の構成のステップ制御回路を適用したものであるが、図５の構成の光出力制御回路に対しても図２８の構成のステップ制御回路を適用することができる。
【０２７９】
図８は、本発明の第四の実施の形態で、駆動電流が所要駆動電流近傍に収斂することによって、モニタ電圧が基準電圧近傍になってアップ・ダウン制御信号の論理レベルが“１”と“０”の間をハンティングし始めることを検出して計数ステップの変更を行なうようにするものである。
【０２８０】
図８において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７は、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７が出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７にカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０ｂは、光出力制御回路の起動時に外部から供給される初期値設定信号と、クロック制御回路９が出力するカウンタ・クロック及び光出力制御計数回路７が出力する複数ビットの計数値を受けて、光出力制御計数回路７が計数を開始する際の計数ステップを設定し、モニタ回路４が出力するモニタ電圧が基準電圧源が出力する基準電圧の近傍になってコンパレータ６が出力するアップ・ダウン制御信号の論理レベルが“１”と“０”の間をハンティングし始めたことを検出した時に計数ステップを縮減して設定するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７にレーザ・ダイオード２の温度特性に応じた計数初期値を供給する初期値設定回路
である。
【０２８１】
図８の構成の光出力制御回路が、
▲１▼  自動パワー制御機能を有すること、
▲２▼  ステップ制御回路１０ｂによって制御されて、光出力制御計数回路７が、起動当初は大きな計数ステップで計数を歩進又は後退し、出力光レベルが所定のレベルに収斂する頃にＬＳＢに相当する計数ステップで計数を歩進又は後退すること、
▲３▼  初期値設定回路１１が光出力制御計数回路７に計数初期値を設定することは、図４４の構成の光出力制御回路と同じである。
【０２８２】
図８の構成の光出力制御回路の特徴は、
ステップ制御回路１０ｂが、起動当初は初期値設定回路１１が出力する計数値に応じた計数ステップを光出力制御計数回路７に設定し、アップ・ダウン制御信号の論理レベルが“１”と“０”の間をハンティングし始めることを契機に計数ステップを縮減して設定する
ことである。
【０２８３】
図９は、本発明の第四の実施の形態の動作を説明する図で、縦軸は駆動電流、横軸は時間である。
【０２８４】
起動された時には初期値設定回路１１が初期駆動電流に対応する計数初期値を光出力制御計数回路７に設定するので、レーザ・ダイオード２には初期駆動電流が供給される。同時に、光出力制御計数回路７の計数初期値によってステップ制御回路１０ａが光出力制御計数回路７の計数ステップを設定して光出力制御計数回路７に供給するので、レーザ・ダイオード２の駆動電流は計数初期値と一義的な関係の更新ステップで制御されてゆく。
【０２８５】
そして、レーザ・ダイオード２の駆動電流が図８に示す如く所要駆動電流の近傍に達して所要駆動電流を挟んでハンティングを開始すると、該アップ・ダウン制御信号の論理レベルも“０”と“１”の間でハンティングを開始する。該アップ・ダウン制御信号の論理レベルのハンティングを検出した時に計数ステップを光出力制御計数回路の計数値のＬＳＢ相当に縮減し、後は縮減された計数ステップに対応する更新ステップで駆動電流の更新を続ける。
【０２８６】
つまり、所要駆動電流に収斂するまで所定回数の駆動電流の更新を行なわずに駆動電流の更新ステップを縮減することができ、所要駆動電流への収斂時間を短縮することができる。
【０２８７】
従って、図８の構成における構成要素は、ステップ制御回路１０ｂが図１又は図５の構成におけるステップ制御回路１０、即ち図２６に示したステップ制御回路の構成（その１）と異なるだけで、他の構成要素は図１又は図５における構成要素と同じでよい。
【０２８８】
図３０は、ステップ制御回路の構成（その３）で、図８の構成におけるステップ制御回路に適合するものである。
【０２８９】
図３０において、１０−１５乃至１０−１７はアップ・ダウン制御信号をシフトして格納するシフト・レジスタを構成する遅延フリップ・フロップ、１０−１９は該シフト・レジスタに“１”、“０”、“１”が格納されていることを検出する否定論理積回路、１０−２０は該シフト・レジスタに“０”、“１”、“０”が格納されていることを検出する否定論理積回路、１０−２１は否定論理積回路１０−１９が該シフト・レジスタに“１”、“０”、“１”が格納されていることを検出した時、又は、否定論理積回路１０−２０が該シフト・レジスタに“０”、“１”、“０”が格納されていることを検出した時に論理レベル“１”の信号を出力する否定論理積回路、１０−１４は否定論理積回路１０−２１が出力する論理レベル“１”の信号をラッチして反転出力端子ＸＱからステップ切替信号ＳＴを出力するＪ−Ｋフリップ・フロップである。
【０２９０】
１０−３は上位“１”セット回路で、詳細な構成は図２６に示したものと同じである。
【０２９１】
最後に、１０−４乃至１０−８はステップ切替信号ＳＴと上位“１”セット回路１０−３の出力とを１ビット毎に論理積演算する論理積回路である。
【０２９２】
アップ・ダウン制御信号が該シフト・レジスタの初段である遅延フリップ・フロップ１０−１５のデータ端子に供給され、カウンタ・クロックによって該シフト・レジスタ中をシフトしてゆく。
【０２９３】
そして、否定論理積回路１０−１９の入力端子には遅延フリップ・フロップ１０−１５及び１０−１７の非反転出力端子の信号と遅延フリップ・フロップ１０−１６の反転出力端子の信号が供給されているので、該シフト・レジスタに“１”、“０”、“１”が格納されていることを検出し、否定論理積回路１０−２０の入力端子には遅延フリップ・フロップ１０−１５及び１０−１７の反転出力端子の信号と遅延フリップ・フロップ１０−１６の非反転出力端子の信号が供給されているので、該シフト・レジスタに“０”、“１”、“０”が格納されていることを検出する。
【０２９４】
又、Ｊ−Ｋフリップ・フロップ１０−１４のＫ入力端子には論理レベル“０”の信号が、クリア端子には初期値設定信号が供給されている。
【０２９５】
図３１は、図３０のステップ制御回路の動作を示すタイムチャートである。以降、図３０も参照しながら動作を説明する。
【０２９６】
初期値設定信号の論理レベルが“１”の間はＪ−Ｋフリップ・フロップ１０−１４はクリア状態である。従って、ステップ切替信号ＳＴの論理レベルの初期値は“１”である。そして、上位“１”セット回路１０−３の出力は、図６の光出力制御計数回路７の計数値の上位５ビット中の論理レベルが“１”の最上位ビット以下の論理レベルが全て“１”になる。従って、上位“１”セット回路１０−３の出力とステップ切替信号の論理積で決まる計数ステップが光出力制御計数回路７に設定される。
【０２９７】
レーザ・ダイオード２が、小さい駆動電流から大きい駆動電流に向かって駆動電流を更新されてゆくものとすると、最初はアップ・ダウン制御信号の論理レベルは継続して“１”である。
【０２９８】
従って、この間は否定論理積回路１０−１９及び１０−２０の出力の論理レベルは継続して“１”で、否定論理積回路１０−２１の出力の論理レベルは継続して“０”である。このため、Ｊ−Ｋフリップ・フロップ１０−１４の反転出力端子の出力であるステップ切替信号の論理レベルは“１”に固定されている。
【０２９９】
更にレーザ・ダイオード２の駆動電流の更新が行なわれて、駆動電流が所要駆動電流の近傍に収斂して所要駆動電流を挟んでハンティングを開始すると、モニタ電圧が基準電圧を挟んでハンティングを開始するので、アップ・ダウン制御信号の論理レベルも“１”と“０”の間でハンティングを開始する。
【０３００】
そして、否定論理積回路１０−１９の出力は、「アップ・ダウン制御信号」の“１”、“０”、“１”のパターンを検出する度に論理レベル“０”に遷移する。これが、図３１で細い実線の括弧でくくったアップ・ダウン制御信号の“１”、“０”、“１”のパターンに対応する「ＮＡＮＤ１０−１９の出力」における論理レベル“０”への遷移で表されている。
【０３０１】
一方、否定論理積回路１０−２０の出力は、「アップ・ダウン制御信号」の“０”、“１”、“０”のパターンを検出する度に論理レベル“０”に遷移する。これが、図３１で細い破線の括弧でくくったアップ・ダウン制御信号の“０”、“１”、“０”のパターンに対応する「ＮＡＮＤ１０−２０の出力」における論理レベル“０”への遷移で表されている。
【０３０２】
従って、否定論理積回路１０−２１の出力は、「ＮＡＮＤ１０−２１の出力」の如く論理レベルを遷移する。
【０３０３】
否定論理積回路１０−２１の出力がＪ−Ｋフリップ・フロップ１０−１４のＪ端子に供給されているので、否定論理積回路１０−２１の出力の論理レベルが最初に“１”に遷移した時にこの論理レベル“１”がＪ−Ｋフリップ・フロップ１０−１４にラッチされ、ステップ切替信号ＳＴの論理レベルが“０”に遷移する。
【０３０４】
このためステップ指定信号の全ビットの論理レベルが“０”になり、図８の光出力制御計数回路はＬＳＢ相当の計数ステップで計数値の更新を行なうようになり、最終的には所要駆動電流の近傍で光出力制御計数回路７のＬＳＢ相当の電流以内でハンティングするようになる。
【０３０５】
そして、以降はＪ−Ｋフリップ・フロップ１０−１４において論理レベルの遷移は起こらないので、ステップ切替信号ＳＴの論理レベルも“０”に固定され続け、図３１に示す如く、ステップ指定信号の全ビットの論理レベルもまた“０”に固定され続ける。
【０３０６】
これにより、所定回数の駆動電流の更新をしなくても計数ステップを変更して所要駆動電流に収斂させることができるので、所要駆動電流への収斂時間を短縮することが可能になる。
【０３０７】
尚、図８の光出力制御回路の構成は、図１の構成の光出力制御回路に対して図３０の構成のステップ制御回路を適用したものであるが、図５の構成の光出力制御回路に対しても図３０の構成のステップ制御回路を適用することができる。
【０３０８】
図１は、本発明の第五の実施の形態をも表わしている。
【０３０９】
そして、本発明の第五の実施の形態の形態におけるステップ制御の基本原理は、起動後所定回数は駆動電流を大きな更新ステップで行ない、所定回数の駆動電流の更新の後は更新ステップを順次縮減してゆくというものである。
【０３１０】
図１０は、本発明の第五の実施の形態の動作を説明する図で、縦軸は駆動電流、横軸は時間であり、駆動電流が所要駆動電流近傍に達した時の駆動電流の変化を拡大して示している。
【０３１１】
起動当初に設定された大きい更新ステップで駆動電流の更新が行なわれてゆき、例えば、駆動電流が所要駆動電流を越えると自動パワー制御機能によって駆動電流は所要駆動電流を挟んでハンティングを開始する。ここでは、所定回数の駆動電流の更新の間は更新ステップは当初設定された更新ステップであると想定している。
【０３１２】
そして、所定回数の駆動電流の更新が終わった後は、更新ステップを当初の更新ステップの１／２に縮減し、次には更新ステップを更に１／２に縮減するというようにしてゆき、光出力制御計数回路のＬＳＢに相当する更新ステップになった時には所要駆動電流に対してＬＳＢに対応する範囲に収斂しており、光出力制御計数回路のＬＳＢに相当する更新ステップでの駆動電流の更新を継続する。
【０３１３】
従って、所定回数の駆動電流の更新の後に、直ちに光出力制御計数回路のＬＳＢに相当する更新ステップに変更して収斂させる本発明の第一の実施の形態に対して収斂時間を短縮することができる。
【０３１４】
尚、上記では起動当初に設定された大きい更新ステップで所定回数の駆動電流の更新が行なわれた結果駆動電流が所要駆動電流を越えるケースを例に説明したが、所定回数の駆動電流の更新が行なわれた駆動電流が所要駆動電流を越えなくても、更新ステップを当初の更新ステップの１／２に縮減し、次には更新ステップを更に１／２に縮減するというようにしてゆき、光出力制御計数回路のＬＳＢに相当する更新ステップになった時には所要駆動電流に対してＬＳＢに対応する範囲に収斂できることは同じである。
【０３１５】
図３２は、ステップ制御回路の構成（その４）で、本発明の第五の実施の形態におけるステップ制御回路に適合するものである。
【０３１６】
図３２において、１０−１は例えば４ビットのアップ・カウンタ、１０−２はアップ・カウンタ１０−１のキャリー出力の論理レベルを反転させるインバータである。アップ・カウンタ１０−１のクロック端子Ｃにはカウンタ・クロックが供給され、イネーブル端子ＥＮにはインバータ１０−２の出力が供給されており、インバータ１０−２からステップ切替信号の１つであるＳＴ０４が出力される。
【０３１７】
１０−１５乃至１０−１８はシフト・レジスタを構成する遅延フリップ・フロップである。
【０３１８】
該シフト・レジスタの初段である遅延フリップ・フロップ１０−１５のデータ端子Ｄに供給される信号の論理レベルは“１”に固定されており、全ての遅延フリップ・フロップ１０−１５乃至１０−１８のクリア端子ＣＬにはインバータ１０−２の出力が供給され、全ての遅延フリップ・フロップ１０−１５乃至１０−１８のクロック端子Ｃにはカウンタ・クロックが供給されており、遅延フリップ・フロップ１０−１５乃至１０−１８の反転出力端子から、それぞれ、その他のステップ切替信号ＳＴ０３、ＳＴ０２、ＳＴ０１及びＳＴ００が出力される。
【０３１９】
１０−３は、上位“１”セット回路で、併せて記載している詳細な構成は図２６の構成と同じである。即ち、論理和回路１０−３−１乃至１０−３−４によって上位“１”セット回路１０−３が構成される。
【０３２０】
１０−２２乃至１０−２６は、ステップ切替信号ＳＴ００乃至ＳＴ０４を選択信号として、上位“１”セット回路の出力と論理レベル“０”の信号（アース）との一方を選択するセレクタである。
【０３２１】
そして、セレクタ１０−２２乃至１０−２６の出力が、それぞれ、光出力制御計数回路に供給されるステップ指定信号ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３及びＳＴ４となる。
【０３２２】
図３３は、図３２のステップ制御回路の動作を説明するタイムチャートである。
【０３２３】
図３２の構成におけるアップ・カウンタ１０−１はカウンタ・クロックによって計数値を歩進してゆく。そして、ここでは４ビットのアップ・カウンタを想定しているので、１０進数１５を計数した１つ後のカウンタ・クロックによってキャリーを出力する。
【０３２４】
インバータ１０−２が該キャリーの論理レベルを“０”に反転した信号をアップ・カウンタ１０−１のイネーブル端子ＥＮに供給するので、アップ・カウンタ１０−１は直ちに計数不能になって、その時の計数状態を保持する。従ってステップ切替信号の１つであるＳＴ０４は、この時に論理レベルが“０”に遷移され、以降は論理レベル“０”に固定される。
【０３２５】
又、インバータ１０−２の出力が全ての遅延フリップ・フロップ１０−１５乃至１０−１８のクリア端子ＣＬに供給されているので、アップ・カウンタ１０−１がキャリーを出力するまでは全ての遅延フリップ・フロップ１０−１５乃至１０−１８はクリア状態で、全ての遅延フリップ・フロップ１０−１５乃至１０−１８の反転出力端子の論理レベルは“１”に保たれている。即ち、ステップ切替信号ＳＴ０３乃至ＳＴ００の論理レベルの初期値も“１”である。
【０３２６】
そして、アップ・カウンタ１０−１がキャリーを出力すると該シフト・レジスタは動作可能になり、カウンタ・クロックによって遅延フリップ・フロップ１０−１５のデータ端子Ｄに供給されている論理レベル“１”の信号をシフトしてゆく。
【０３２７】
従って、遅延フリップ・フロップ１０−１５の反転出力端子の論理レベルはステップ切替信号ＳＴ０４より１カウンタ・クロック遅れて“０”に遷移し、遅延フリップ・フロップ１０−１６の反転出力端子の論理レベルはステップ切替信号ＳＴ０４より２カウンタ・クロック遅れて“０”に遷移し、遅延フリップ・フロップ１０−１７の反転出力端子の論理レベルはステップ切替信号ＳＴ０４より３カウンタ・クロック遅れて“０”に遷移し、遅延フリップ・フロップ１０−１８の反転出力端子の論理レベルはステップ切替信号ＳＴ０４より４カウンタ・クロック遅れて“０”に遷移した後で論理レベル“０”に固定される。
【０３２８】
光出力制御計数回路の上位５ビットの論理レベルの組み合わせは複数あり、一般的に説明するのは困難であるので、Ｑ０９の論理レベルが“１”の場合を例に具体的に説明する。
【０３２９】
Ｑ０９の論理レベルが“１”であるから、上位“１”セット回路１０−３における論理和回路１０−３−１乃至１０−３−４の出力の論理レベルは全て“１”で、上位“１”セット回路１０−３の出力で論理レベルは全て“１”となる。
【０３３０】
そして、１６ビットの計数の間はステップ切替信号ＳＴ０４の論理レベルが“１”であるから、ステップ指定信号のＳＴ４の論理レベルも“１”である。
【０３３１】
一方、ステップ切替信号ＳＴ０４の論理レベル“１”である間はステップ切替信号ＳＴ０３乃至ＳＴ００の論理レベルも“１”であるから、セレクタ１０−２２乃至１０−２６は上位“１”セット回路１０−３の出力を選択しており、ステップ指定信号ＳＴ４乃至ＳＴ０の論理レベルは全て“１”である。
【０３３２】
即ち、ＳＴ０４の論理レベルが“１”の時には光出力制御計数回路にはＬＳＢの３２倍の計数ステップが設定される。
【０３３３】
次に、時刻ｔ1 にＳＴ０４の論理レベルが“０”に遷移すると、セレクタ１０−２２は論理レベル“０”の信号を選択するので、ＳＴ４の論理レベルは“０”に遷移する。この時、セレクタ１０−２３乃至１０−２６は相変わらず上位“１”セット回路の出力を選択している。
【０３３４】
従って、時刻ｔ1 から時刻ｔ2 の間はＱ０９の論理レベル“１”をセットされた上位“１”セット回路の下位４ビットの出力によってステップ指定信号ＳＴ３乃至ＳＴ０の論理レベルが“１”になり、上位“１”セット回路の最上位ビットの論理レベルが“０”になり、ステップ指定信号ＳＴ４の論理レベルが“０”になる。
【０３３５】
従って、時刻ｔ1 から時刻ｔ2 の間は光出力制御計数回路にはＬＳＢの１６倍の計数ステップが設定される。
【０３３６】
同様に、時刻ｔ2 から時刻ｔ3 までは光出力制御計数回路に８倍の計数ステップが設定され、時刻ｔ3 から時刻ｔ4 までは光出力制御計数回路に４倍の計数ステップが設定され、時刻ｔ4 から時刻ｔ5 までは光出力制御計数回路に２倍の計数ステップが設定される。
【０３３７】
上記ではＱ０９の論理レベルが“１”である例について説明したが、Ｑ０９の論理レベルが“０”で、Ｑ０８の論理レベルが“１”の時には、当初の計数ステップは１６倍で、順に８倍、４倍、２倍と計数ステップが縮減されてゆくことを確認することは容易である。そして、それ以下のビットが論理レベル“１”となる最上位ビットになる時にも、当初は８倍以下の計数ステップが設定され、順に倍数が逓減してゆくことは同様である。
【０３３８】
尚、図３２の構成の光出力制御回路は、図１の構成の光出力制御回路に図３２のステップ制御回路を適用したものであるが、図５の構成の光出力制御回路に図３２の構成のステップ制御回路を適用することも可能である。
【０３３９】
又、所定回数の駆動電流の更新の後に計数ステップを１／２ずつ逓減させる以外に、図示はしないが、基準電圧を中心とするウィンドウに入ったことを検出した後、又は、アップ・ダウン制御信号がハンティングを開始したことを検出した後に計数ステップを１／２ずつ逓減させることも可能である。
【０３４０】
図３４は、ステップ制御回路の構成（その５）である。
【０３４１】
図３４において、１０−１は例えば４ビットのアップ・カウンタ、１０−２はアップ・カウンタ１０−１のキャリー出力の論理レベルを反転させるインバータである。アップ・カウンタ１０−１のクロック端子Ｃにはカウンタ・クロックが供給され、イネーブル端子ＥＮにはインバータ１０−２の出力が供給されており、インバータ１０−２からステップ切替信号の１つであるＳＴ０４が出力される。
【０３４２】
１０−１５乃至１０−１８はシフト・レジスタを構成する遅延フリップ・フロップである。
【０３４３】
該シフト・レジスタの初段である遅延フリップ・フロップ１０−１５のデータ端子Ｄに供給される信号の論理レベルは“１”に固定されており、全ての遅延フリップ・フロップ１０−１５乃至１０−１８のクリア端子ＣＬにはインバータ１０−２の出力が供給され、全ての遅延フリップ・フロップ１０−１５乃至１０−１８のクロック端子Ｃにはカウンタ・クロックが供給されており、遅延フリップ・フロップ１０−１５乃至１０−１８の反転出力端子から、それぞれ、他のステップ切替信号ＳＴ０３、ＳＴ０２、ＳＴ０１及びＳＴ００が出力される。
【０３４４】
１０−３は、上位“１”セット回路で、既に何回も説明したものと同じ構成である。
【０３４５】
１０−４乃至１０−８は、上位“１”セット回路３の出力５ビットと、ステップ切替信号ＳＴ００乃至ＳＴ０４とを１ビット毎に論理積演算する論理積回路である。
【０３４６】
そして、図３５は、図３４のステップ制御回路の動作を説明するタイムチャートである。
【０３４７】
図３２の構成と図３４の構成は、セレクタによってステップ指定信号を生成するか、論理積回路によってステップ指定信号を生成するかの違いだけである。従って、図３４のステップ制御回路のタイムチャートは図３２のステップ制御回路のタイムチャートと全く同じになることは容易に理解できる。従って、図３５のタイムチャートについては説明を割愛する。
【０３４８】
図１１は、本発明の第六の実施の形態で、計数ステップを変化させた後は光出力制御計数回路の計数ステップの更新の頻度を低下させる技術、レーザ・ダイオード駆動回路における駆動電流のスイッチングの速度を低下させる技術を適用するものである。
【０３４９】
図１１において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けて電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力する電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７ａは、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７ａが出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７ａにカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１０は、光出力制御回路の起動時に外部から供給される初期値設定信号と、クロック制御回路９が出力するカウンタ・クロック及び光出力制御計数回路７ａが出力する複数ビットの計数値を受けて、光出力制御計数回路７ａが計数する際の計数ステップを制御するステップ制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７ａにレーザ・ダイオード２の温度特性に応じた計数初期値を供給する初期値設定回路、
１２は、ステップ制御回路１０が出力する更新周期切替信号と、クロック制御回路が出力するカウンタ・クロックと、基本クロックを受けて、光出力制御計数回路が計数ステップの更新を行なう周期を指定する更新許可信号を光出力制御計数回路７ａに供給する更新周期制御回路、
１３は、ステップ制御回路１０が出力する更新周期切替信号によってレーザ・ダイオード駆動回路における駆動電流のスイッチング速度を低下させる帯域切替回路
である。
【０３５０】
図１１の構成の光出力制御回路が、
▲１▼  自動パワー制御機能を有すること、
▲２▼  ステップ制御回路１０によって制御されて、光出力制御計数回路７ａが、起動当初は大きな計数ステップで計数を歩進又は後退し、出力光レベルが所定のレベルに収斂する頃にＬＳＢに相当する計数ステップで計数を歩進又は後退すること、
▲３▼  初期値設定回路１１が光出力制御計数回路７ａに計数初期値を設定することは、図４４の構成の光出力制御回路と同じである。
【０３５１】
図１１の構成の光出力制御回路の特徴は、
計数ステップを変化させた後に適宜光出力制御計数回路の計数ステップの更新の周期を長くして更新頻度を低下させる技術を適用してデジタル・アナログ変換回路におけるグリッチの影響を軽減し、レーザ・ダイオード駆動回路における駆動電流のスイッチングの速度を低下させてスイッチング雑音の影響を軽減する
ことである。
【０３５２】
図１４は、帯域切替回路と組み合わせたレーザ・ダイオード駆動回路の構成で、帯域切替回路とレーザ・ダイオード駆動回路の関係を判り易く図示したものである。
【０３５３】
図１４において、１は、レーザ・ダイオード駆動回路で、図１３に示した、インバータ１−１及び１−２、Ｎチャネル型電界効果トランジスタ１−３、１−４、１−６、１−８及び１−１２、抵抗１−５及び１−９、演算増幅器１−７、Ｐチャネル型電界効果トランジスタ１−１０及び１−１１によって構成されるレーザ・ダイオード駆動回路と全く同じ構成である。従って、レーザ・ダイオード駆動回路の動作の説明は割愛する。
【０３５４】
１３は、帯域切替回路で、レーザ・ダイオード駆動回路１を構成するＰチャネル型電界効果トランジスタ１−１０とＰチャネル型電界効果トランジスタ１−１１のゲートの間に挿入され、これに図１１におけるステップ制御回路１０が出力する更新周期切替信号が帯域切替信号として供給される。
【０３５５】
図１５は、帯域切替回路とレーザ・ダイオード駆動回路の詳細を示す図である。
【０３５６】
図１５において、１は、レーザ・ダイオード駆動回路で、図１３に示した、インバータ１−１及び１−２、Ｎチャネル型電界効果トランジスタ１−３、１−４、１−６、１−８及び１−１２、抵抗１−５及び１−９、演算増幅器１−７、Ｐチャネル型電界効果トランジスタ１−１０及び１−１１によって構成されるレーザ・ダイオード駆動回路と全く同じ構成である。
１３は、帯域切替回路で、インバータ１３−１及び１３−４、抵抗１３−２、１３−５及び１３−９、コンデンサ１３−３、１３−６及び１３−１４、Ｐチャネル型電界効果トランジスタ１３−７及び１３−１２、Ｎチャネル型電界効果トランジスタ１３−１０及び１３−１１、スイッチ１３−８、１３−１３及び１３−１５によって構成される。
【０３５７】
そして、帯域切替信号として供給される更新周期切替信号はインバータ１３−１に供給されると共に、スイッチ１３−１３の制御信号としても使用され、その論理レベルが“１”の時にスイッチ１３−１３をオンにし、その論理レベルが“０”の時にスイッチ１３−１３をオフにする。
【０３５８】
又、抵抗１３−２とコンデンサ１３−３によって構成される積分回路の点Ｐの電圧が所定値未満の時スイッチ１３−１５はオフで、点Ｐの電圧が所定値以上の時スイッチ１３−１５はオンになる。
【０３５９】
更に、抵抗１３−５とコンデンサ１３−６によって構成される積分回路の点Ｑの電圧が所定値未満の時にスイッチ１３−８はオンで、点Ｑの電圧が所定値以上の時にスイッチ１３−８はオフになる。
【０３６０】
図１６は、図１５における帯域切替回路の動作を示すタイムチャートである。
【０３６１】
更新周期切替信号は、光出力制御計数回路の計数ステップを大きな値から小さな値に切り替えた後適宜論理レベル“１”から論理レベル“０”に遷移する。
【０３６２】
更新周期切替信号の論理レベルが“１”の時には、上記定義により、スイッチ１３−８がオンであるのでレーザ・ダイオード駆動回路のＰチャネル型電界効果トランジスタ１−１０と１−１１のゲートは短絡されており、スイッチ１３−１５がオフであるので、レーザ・ダイオード駆動回路のＰチャネル型電界効果トランジスタ１−１０及び１−１１のゲートには帯域切替回路が接続されていないので、図１５の構成の動作は図１３の構成の動作と全く同じになっている。
【０３６３】
そして、この時にはスイッチ１３−１３がオンであるので、コンデンサ１３−１４はＰチャネル型電界効果トランジスタ１３−１２のゲートに接続されている。
【０３６４】
ところで、レーザ・ダイオード駆動回路を構成するＰチャネル型電界効果トランジスタ１−１０と帯域切替回路を構成するＰチャネル型電界効果トランジスタ１３−７はカレント・ミラーを構成しており、Ｐチャネル型電界効果トランジスタ１３−７の電流を流すＮチャネル型電界効果トランジスタ１３−１０はＮチャネル型電界効果トランジスタ１３−１１とカレント・ミラーを構成しているので、Ｐチャネル型電界効果トランジスタ１３−１２の電流はＰチャネル型電界効果トランジスタ１−１０の電流に等しく、Ｐチャネル型電界効果トランジスタ１３−１２のゲート電圧はＰチャネル型電界効果トランジスタ１−１０のゲート電圧に等しい。即ち、Ｐチャネル型電界効果トランジスタ１３−１２のゲート電圧はＰチャネル型電界効果トランジスタ１−１１のゲート電圧に等しくなっている。
【０３６５】
従って、コンデンサ１３−１４の充電電圧はＰチャネル型電界効果トランジスタ１−１１のゲート・ソース間の電圧に等しくなっている。
【０３６６】
ここで、更新周期切替信号の論理レベルが“０”に遷移すると、上記の定義によって、スイッチ１３−１３の状態がオンからオフに遷移する。
【０３６７】
一方、該更新周期切替信号はインバータ１３−１にも供給され、抵抗１３−２とコンデンサ１３−３によって構成される積分回路に論理レベル“０”から論理レベル“１”に遷移する信号を供給するので、抵抗１３−２とコンデンサ１３−３によって構成される積分回路の点Ｐの電圧は上昇してゆく（正確には指数関数で上昇してゆくが、ここでは簡略化して一次関数で上昇するかのように描いている。）。そして、点Ｐの電圧が所内電圧以上になるとスイッチ１３−１５の状態がオフからオンに切り替わり、コンデンサ１３−１４がＰチャネル型電界効果トランジスタ１−１１のゲートに接続される。この時、コンデンサの充電電圧とＰチャネル型電界効果トランジスタ１−１１のゲート・ソース間電圧が等しいので、上記接続はＰチャネル型電界効果トランジスタ１−１１に何も影響を与えない。
【０３６８】
その後、スイッチ１３−１５がオンするのと殆ど同時にインバータ１３−４の出力の論理レベルが“１”から“０”に遷移し、抵抗１３−５とコンデンサ１３−６によって構成される積分回路の点Ｑの電圧は低下してゆく。該点Ｑの電圧が所定値以下になるとスイッチ１３−８の状態がオフになる。
【０３６９】
この結果、Ｐチャネル型電界効果トランジスタ１−１０とＰチャネル型電界効果トランジスタ１−１１のゲートの間には抵抗１３−９とコンデンサ１３−１４によって構成される積分回路が挿入され、デジタル・アナログ変換回路の出力におけるグリッチなどの影響を軽減できるようになる。
【０３７０】
図３６は、更新周期制御回路の構成である。
【０３７１】
図３６において、１２−１は例えば８ビットのアップ・カウンタ、１２−２はアップ・カウンタ１２−１のキャリーの論理レベルを反転させてアップ・カウンタ１２−１のイネーブル端子ＥＮに供給するインバータ、１２−３は基本クロックを分周してアップ・カウンタ１２−１にクロックとして供給する分周回路、１２−４はカウンタ・クロックを受けてデータ端子Ｄに供給されるアップ・カウンタ１２−１のキャリーをラッチする遅延フリップ・フロップ、１２−５は遅延フリップ・フロップ１２−４の出力とアップ・カウンタ１２−１のキャリーとの論理積をアップ・カウンタ１２−１のロード端子Ｌに供給する論理積回路、１２−６はステップ制御回路が出力する更新周期切替信号とアップ・カウンタ１２−１のキャリーの論理和演算をして、更新許可信号を光出力制御計数回路に供給する論理和回路である。
【０３７２】
そして、アップ・カウンタ１２−１の８ビットのデータ端子Ｄ０乃至Ｄ７には論理レベル“０”の信号が供給される。
【０３７３】
図３７は、図３６の更新周期制御回路の動作を説明するタイムチャートである。
【０３７４】
アップ・カウンタ１２−１は計数を行ない、１０進数２５５を計数した１つ後のクロックでキャリーを出力する。該キャリーはインバータ１２−２によって論理レベルを“０”に反転されてアップ・カウンタ１２−１のイネーブル端子に供給されるので、アップ・カウンタ１２−１は計数状態を一旦保持する。
【０３７５】
アップ・カウンタ１２−１のキャリーが遅延フリップ・フロップ１２−４のデータ端子Ｄに供給されるので、遅延フリップ・フロップ１２−４は論理レベル“１”の信号をラッチして出力端子Ｑに出力して論理積回路１２−５の一方の入力端子に供給する。
【０３７６】
論理積回路１２−５のもう一方の入力端子には論理レベル“１”の信号が供給されているので、この時に論理積回路１２−５は論理レベル“１”の信号を出力し、アップ・カウンタ１２−１に１０進数０をロードする。
【０３７７】
１０進数０をロードされたアップ・カウンタ１２−１は再度０から計数を開始し、計数値が１０進の２５５になった１つ後のクロックでキャリーを出力する。該キャリーはインバータ１２−２によって論理レベルを“０”に反転されてアップ・カウンタ１２−１のイネーブル端子ＥＮに供給されるので、アップ・カウンタ１２−１は一旦計数値を保持するように動作する。
【０３７８】
同時に、アップ・カウンタ１２−１のキャリーが遅延フリップ・フロップ１２−４及び論理積回路１２−５に供給されるので、アップ・カウンタ１２−１は１０進数０をロードされ、キャリーの論理レベルが“０”に遷移するので、アップ・カウンタ１２−１は計数値の保持を停止して計数を再開し、以降は上記の動作を繰り返す。
【０３７９】
従って、アップ・カウンタ１２−１が分周回路１２−３の出力をクロックとして８ビットの計数をする周期でアップ・カウンタ１２−１のキャリー端子に正のパルスが出力される。今は更新周期切替信号の論理レベルは“０”であるので、該正のパルスが上記周期で出力される。
【０３８０】
これにより、更新周期制御回路からは更新周期切替信号と上記周期のパルスの論理和が更新許可信号として光出力制御計数回路に供給される。
【０３８１】
さて、図２５は、光出力制御計数回路の構成（その２）である。
【０３８２】
図２５において、７−１はアップ・ダウン・カウンタで、計数値の下位５ビットを出力し、７−２はアップ・ダウン・カウンタで、計数値の上位５ビットを出力し、合わせて１０ビットの計数値をデジタル・アナログ変換回路に供給する。
【０３８３】
７−３は、初期値設定信号によって計数初期値の下位５ビットと、図１のコンパレータ６が出力するアップ・ダウン制御信号とを切り替えてアップ・ダウン・カウンタ７−１のデータ端子Ｄ０乃至Ｄ４に供給するスイッチ群、７−４は、初期値設定信号によって計数初期値の上位５ビットと論理レベル“０”の信号とを切り替えてアップ・ダウン・カウンタ７−２のデータ端子Ｄ０乃至Ｄ４に供給するスイッチ群である。
【０３８４】
７−５乃至７−９は、図１のステップ制御回路１０から供給されるステップ指定信号ＳＴ０乃至ＳＴ４と該初期値設定信号の論理和をアップ・ダウン・カウンタ７−１のロード端子Ｌ０乃至Ｌ４に供給する論理和回路である。
【０３８５】
７−１０は、アップ・ダウン・カウンタ７−１のキャリーとアップ・ダウン・カウンタ７−２のキャリーの論理積の論理レベルを反転した信号を出力する否定論理積回路、７−１１は、アップ・ダウン・カウンタ７−１のキャリーと否定論理積回路７−１０の出力の論理積を生成してアップ・ダウン・カウンタ７−２のイネーブル端子ＥＮに供給する論理積回路である。
【０３８６】
７−１２は、否定論理積回路７−１０の出力と、図３６の更新周期制御回路が出力する更新許可信号の論理積をアップ・ダウン・カウンタ７−１のイネーブル端子に供給する論理積回路である。
【０３８７】
又、カウンタ・クロックがアップ・ダウン・カウンタ７−１とアップ・ダウン・カウンタ７−２のクロック端子Ｃに供給される。
【０３８８】
パワー・オン・リセット信号がアップ・ダウン・カウンタ７−１とアップ・ダウン・カウンタ７−２のクリア端子ＣＬに供給され、電源投入時にアップ・ダウン・カウンタ７−１及びアップ・ダウン・カウンタ７−２の計数値を０にクリアする。
【０３８９】
そして、アップ・ダウン・カウンタ７−１の出力端子Ｑ０乃至Ｑ４の出力が光出力制御計数回路の計数値の下位５ビットＱ００乃至Ｑ０４となり、アップ・ダウン・カウンタ７−２の出力端子Ｑ０乃至Ｑ４の出力が光出力制御計数回路の計数値の上位５ビットＱ０５乃至Ｑ０９となる。又、計数値の上位５ビットＱ０５乃至Ｑ０９はステップ制御回路に供給される。
【０３９０】
即ち、図２５の光出力制御計数回路（その２）の構成と図２４の光出力制御計数回路（その１）の構成との差は、論理積回路７−１２を設けて否定論理積回路７−１０の出力と、図３６の更新周期制御回路が出力する更新許可信号の論理積をアップ・ダウン・カウンタ７−１のイネーブル端子に供給することだけである。
【０３９１】
そして、図３６の更新周期制御回路は、更新周期切替信号の論理レベルが“１”の時に論理レベル“１”を継続する信号を出力し、更新周期切替信号の論理レベルが“０”の時には、アップ・カウンタ１２−１が分周回路１２−３の出力をクロックとして８ビットの計数をする周期でキャリー端子に出力する正のパルスを出力する。
【０３９２】
従って、図２５の光出力制御計数回路（その２）は、更新周期切替信号の論理レベルが“１”の時にはカウンタ・クロックが供給される度に計数値の更新を行なうことができ、更新周期切替信号の論理レベルが“０”の時には、アップ・カウンタ１２−１が分周回路１２−３の出力をクロックとして８ビットの計数をする周期でキャリー端子に出力する正のパルスが供給される時だけ計数値の更新を行なうことができる。
【０３９３】
アップ・カウンタ１２−１がキャリー端子に出力する正のパルスの周期は、更新周期制御回路におけるアップ・カウンタ１２−１のビット数と分周回路１２−３の分周比の設定により、さきに説明した正のパルスの発生周期をカウンタ・クロックより十分に長く設定することが可能であるので、更新周期切替信号の論理レベルが“０”に遷移した後には、光出力制御計数回路の計数値の更新頻度が低下して、デジタル・アナログ変換回路において生ずるグリッチなどの影響を軽減することができる。
【０３９４】
さて、上記では更新周期切替信号の生成手段についての説明がないまま全体の説明をしてきたので、ここで、更新周期切替信号を如何にして生成すればよいか説明する。
【０３９５】
既に何回も説明してきたように、ステップ制御回路がステップ切替信号を出力する時には、レーザ・ダイオード駆動回路の駆動電流が所要駆動電流におおまかに収斂しており、以降は、光出力制御計数回路のＬＳＢ相当の出力光レベルまで収斂させるように小さな計数ステップで収斂させてゆく。
【０３９６】
従って、第一には、ステップ制御回路が出力するステップ切替信号を更新周期切替信号として使用してもよい。
【０３９７】
第二には、光出力制御計数回路のＬＳＢ相当の出力光レベルまで収斂した時に更新周期切替信号を出力するようにすることもできる。
【０３９８】
要は、更新周期切替信号によって光出力制御計数回路の計数ステップの更新頻度を下げたり、レーザ・ダイオード駆動回路における駆動電流の更新における立ち上がりと立ち下がりをゆっくりさせて、定常状態になった光出力制御回路においてデジタル・アナログ変換回路のグリッチなどの影響や、駆動電流の更新に伴う高周波雑音の影響を軽減するのが目的であるから、更新周期切替信号を出力するタイミングの選択は任意であるといえる。
【０３９９】
さて、図１１の構成は、図１の構成に対して更新周期制御回路と帯域切替回路を適用したものであるが、図５の構成に対して同じ更新周期制御回路と帯域切替回路を適用することも可能であるし、更には、図６、図８の構成に対しても同じ更新周期制御回路と帯域切替回路を組み合わせることも可能である。
【０４００】
又、上記では更新周期制御回路と帯域切替回路の双方を同時に適用する例を説明したが、更新周期制御回路と帯域切替回路の一方を適用することも可能である。
【０４０１】
図１２は、本発明の第七の実施の形態である。
【０４０２】
図１２において、
１は、データによってレーザ・ダイオードの駆動電流をスイッチングさせるレーザ・ダイオード駆動回路、
２は、レーザ・ダイオード駆動回路１が供給する、データによってスイッチングされる駆動電流によって強度変調された出力光を発生すると共に、該出力光に比例するモニタ光を発生するレーザ・ダイオード、
３は、該モニタ光を受けてモニタ電流に変換するフォト・ダイオード、
４は、フォト・ダイオード３が出力するモニタ電流を電圧に変換し、レーザ・ダイオード２の出力光のモニタ電圧を出力するモニタ回路、
５は、レーザ・ダイオード２の出力光が所要レベルである時のモニタ電圧と等しい電圧の基準電圧を出力する基準電圧源、
６は、該モニタ電圧と該基準電圧を比較して、該モニタ電圧が該基準電圧より低い時に論理レベルが“１”となり、該モニタ電圧が該基準電圧より高い時に論理レベルが“０”となるアップ・ダウン制御信号を出力するコンパレータ、
７は、該アップ・ダウン制御信号によって計数値を歩進又は後退させる光出力制御計数回路、
８は、光出力制御計数回路７が出力する計数値をアナログ電圧に変換するデジタル・アナログ変換回路、
９は、データと基本クロックを受けて、光出力制御計数回路７にカウンタ・クロックを供給し、デジタル・アナログ変換回路８にデジタル・アナログ変換クロックを供給するクロック制御回路、
１１は、該初期値設定信号によって起動され、光出力制御計数回路７にレーザ・ダイオード２の温度特性に応じた計数初期値を供給する初期値設定回路
である。
【０４０３】
図１の構成の光出力制御回路が、
▲１▼  自動パワー制御機能を有すること、
▲２▼  光出力制御計数回路７に計数初期値を設定すること
は、図４４の構成の光出力制御回路と同じである。
【０４０４】
図１の構成の光出力制御回路の特徴は、
起動後は、光出力制御計数回路７が出力する計数値に応じた計数ステップを光出力制御計数回路７に設定し続ける
ことである。
【０４０５】
即ち、図１２の構成は図１の構成からステップ制御回路１０を除去した構成で、光出力制御回路の構成を簡易化することができる。この動作は図１の構成の動作と殆ど同じであるから、詳細な説明は省略する。
【０４０６】
尚、図１２の構成は図１の構成からステップ制御回路を除去したものであるが、図５の構成からステップ制御回路を除去することも可能である。更に、図６、図８の構成からステップ制御回路を除去する構成もありうる。
【０４０７】
但し、所要駆動電流に対して当初設定された計数ステップに対応する駆動電流の更新ステップで収斂してゆくから、所要駆動電流に対する初期駆動電流の割合を慎重に勘案して計数初期値を設定することが肝要である。
【０４０８】
さて、上記発明の実施の形態ではレーザ・ダイオードの駆動電流の内、データによってスイッチングしてレーザ・ダイオードに供給する所謂パルス電流を制御する場合について説明してきたが、データが入力されない時にもレーザ・ダイオードの出力光レベルが０にならないように供給する所謂バイアス電流の制御にも本発明の技術を適用することができる。又、当然のことながら、パルス電流とバイアス電流の双方の制御に本発明の技術を適用することができる。
【０４０９】
【発明の効果】
第一の発明によれば、該光出力制御計数回路の計数値が大きい時には起動直後に設定する該計数ステップを大きく設定して駆動電流の更新ステップを大きく設定し、該光出力制御計数回路の計数値が小さい時には起動直後に設定する該計数ステップを小さく設定することができる。
【０４１０】
ここで、該計数値の大きさと該計数初期値の大きさは一義的関係にある上に、該計数初期値と所要駆動電流の大きさも一義的関係にあるので、該計数初期値及び該所要駆動電流の大きさに適合した更新ステップで駆動電流を更新することができて、該所要駆動電流の大きさにかかわらず発光素子の駆動電流が該所要駆動電流に収斂する時間を短縮することができる。
【０４１１】
その上、該ステップ制御回路がカウンタ・クロックを所定の回数計数した時に該計数ステップをＬＳＢに設定するので、最終的に収斂した時の駆動電流の精度を高く保つことができる。
【０４１２】
第二の発明によれば、該計数初期値が大きい時には起動後に設定する該計数ステップを大きく設定して駆動電流の更新ステップを大きく設定し、該計数初期値が小さい時には起動後に設定する該計数ステップを小さく設定して駆動電流の更新ステップを小さく設定することができる。
【０４１３】
ここで、該計数初期値と所要駆動電流の大きさは一義的関係にあるので、該所要駆動電流の大きさに適合した更新ステップで駆動電流を更新することができて、該所要駆動電流の大きさにかかわらず発光素子の駆動電流が該所要駆動電流に収斂する時間を短縮することができる。
【０４１４】
その上、該ステップ制御回路がカウンタ・クロックを所定の回数計数した時に該計数ステップをＬＳＢに設定するので、最終的に収斂した時の駆動電流の精度を高く保つことができる。
【０４１５】
第三の発明によれば、該モニタ電圧と該基準電圧との差が所定の値以内に入ったことを検出した時に該ステップ制御回路が該光出力制御計数回路の計数ステップを縮減して設定することができる。
【０４１６】
従って、ステップ制御回路が上記カウンタ・クロックを所定回数計数してから該計数ステップを縮減して設定するより早く該計数ステップを縮減することができるため、駆動電流が所要駆動電流に最終的に収斂するための時間を短縮することができる。
【０４１７】
第四の発明によれば、該基準電圧に対して該モニタ電圧がハンティングしたことを検出した時に該計数ステップをＬＳＢに設定し、該基準電圧に対して該モニタ電圧がハンティングすることを検出して、ステップ制御回路が上記カウンタ・クロックを所定回数計数してから該計数ステップを縮減して設定するより早く該計数ステップを縮減することができるため、駆動電流が所要駆動電流に最終的に収斂するための時間を短縮することができる。
【０４１８】
第五の発明によれば、該ステップ制御回路が上記計数初期値に応じた計数ステップで所定の計数を終了した後に、該ステップ制御回路が該計数ステップを直ちにＬＳＢに設定せずに、順次低減してゆくので、該ステップ制御回路が上記計数初期値に応じた計数ステップで所定の計数を終了した後に駆動電流が所要駆動電流に収斂する時間を短縮することができる。
【０４１９】
第六の発明によれば、レーザ・ダイオードの駆動電流が所要駆動電流近傍に収斂した後に、上記光出力制御計数回路が計数ステップを更新する周期を長くする技術と、駆動電流を更新する信号の帯域を狭くする技術のいずれかを適用するので、該光出力制御計数回路が計数ステップを更新する周期を長くする場合には、デジタル・アナログ変換回路におけるグリッチ等の影響が縮減され、又、駆動電流を更新する信号の帯域を狭くする場合には、駆動電流の更新時に上記駆動電流を発光素子に供給する構成において発生する高周波成分が縮減されるので、光出力制御回路における信号対雑音比の低下を回避することができる。
【０４２０】
第七の発明によれば、該光出力制御計数回路の計数ステップの更新ステップを一定に保つので、ステップ制御回路を省略できて光出力制御回路の構成を簡易化することができる。
【図面の簡単な説明】
【図１】  本発明の第一の実施の形態。（本発明の第五の実施の形態。）
【図２】  計数値の各桁が示す駆動電流値が所要駆動電流値に占める比率。
【図３】  本発明の第一の実施の形態の動作を説明する図。
【図４】  本発明の原理と従来の技術との比較。
【図５】  本発明の第二の実施の形態。
【図６】  本発明の第三の実施の形態。
【図７】  本発明の第三の実施の形態の動作を説明する図。
【図８】  本発明の第四の実施の形態。
【図９】  本発明の第四の実施の形態の動作を説明する図。
【図１０】  本発明の第五の実施の形態の動作を説明する図。
【図１１】  本発明の第六の実施の形態。
【図１２】  本発明の第七の実施の形態。
【図１３】  レーザ・ダイオード駆動回路の構成。
【図１４】  帯域切替回路と組み合わせたレーザ・ダイオード駆動回路の構成。
【図１５】  帯域切替回路とレーザ・ダイオード駆動回路の詳細を示す図。
【図１６】  図１５における帯域切替回路の動作を示すタイムチャート。
【図１７】  モニタ回路の構成。
【図１８】  クロック制御回路の構成。
【図１９】  図１８のクロック制御回路の動作を示すタイムチャート。
【図２０】  初期値設定回路の構成（その１）。
【図２１】  初期値設定回路の構成（その２）。
【図２２】  初期値設定回路の構成（その３）。
【図２３】  初期値設定回路の構成（その４）。
【図２４】  光出力制御計数回路の構成（その１）。
【図２５】  光出力制御計数回路の構成（その２）。
【図２６】  ステップ制御回路の構成（その１）。
【図２７】  図２６のステップ制御回路の動作を示すタイムチャート。
【図２８】  ステップ制御回路の構成（その２）。
【図２９】  図２８のステップ制御回路の動作を示すタイムチャート。
【図３０】  ステップ制御回路の構成（その３）。
【図３１】  図３０のステップ制御回路の動作を示すタイムチャート。
【図３２】  ステップ制御回路の構成（その４）。
【図３３】  図３２のステップ制御回路の動作を示すタイムチャート。
【図３４】  ステップ制御回路の構成（その５）。
【図３５】  図３４のステップ制御回路の動作を示すタイムチャート。
【図３６】  更新周期制御回路の構成。
【図３７】  図３６の更新周期制御回路の動作を示すタイムチャート。
【図３８】  従来の光出力制御回路の構成（その１）。
【図３９】  図３８の構成の動作を説明する図。
【図４０】  図３８の構成の問題点を説明する図。
【図４１】  従来の光出力制御回路の構成（その２）。
【図４２】  図４１の構成の動作を具体的に説明する図（その１）。
【図４３】  図４１の構成の動作を具体的に説明する図（その２）。
【図４４】  従来の光出力制御回路の構成（その３）。
【図４５】  レーザ・ダイオードの温度特性（その１）。
【図４６】  レーザ・ダイオードの温度特性（その２）。
【図４７】  図４４の構成の動作を具体的に説明する図（その１）。
【図４８】  図４４の構成の動作を具体的に説明する図（その２）。
【符号の説明】
１  レーザ・ダイオード駆動回路
１−１  、１−２  インバータ
１−３、１−４、１−６、１−８、１−１２  Ｎチャネル型電界効果トランジスタ
１−５、１−９  抵抗
１−７  演算増幅器
１−１０、１−１１  Ｐチャネル型電界効果トランジスタ
２  レーザ・ダイオード
３  フォト・ダイオード
４  モニタ回路
４−１、４−４  抵抗
４−２  演算増幅器
４−３  Ｎチャネル型電界効果トランジスタ
４−５  コンデンサ
４−６  Ｐチャネル型電界効果トランジスタ
５  基準電圧源
６  コンパレータ
７、７ａ  光出力制御計数回路
７−１、７−２  アップ・ダウン・カウンタ
７−３、７−４  スイッチ群
７−５、７−６、７−７、７−８、７−９  論理和回路
７−１０  否定論理積回路
７−１１、７−１２  論理積回路
８  デジタル・アナログ変換回路
９  クロック制御回路
９−１  論理積回路
９−２  アップ・カウンタ
９−３  インバータ
９−４  遅延回路
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ  ステップ制御回路
１０−１  アップ・カウンタ
１０−２  インバータ
１０−３  上位“１”セット回路
１０−３−１、１０−３−２、１０−３−３、１０−３−４  論理和回路
１０−４、１０−５、１０−６、１０−７、１０−８  論理積回路
１０−９、１０−１０  コンパレータ
１０−１１、１０−１２  定電圧源
１０−１３  否定論理積回路
１０−１４  Ｊ−Ｋフリップ・フロップ
１０−１５、１０−１６、１０−１７、１０−１８  遅延フリップ・フロップ
１０−１９、１０−２０、１０−２１  否定論理積回路
１０−２２、１０−２３、１０−２４、１０−２５、１０−２６  セレクタ
１１  初期値設定回路
１１−１  基準電圧源
１１−２  演算増幅器
１１−３  Ｎチャネル型電界効果トランジスタ
１１−４  サーミスタ
１１−５、１１−６  Ｐチャネル型電界効果トランジスタ
１１−７、１１−１２、１１−１３  抵抗
１１−８  アナログ・デジタル変換回路（Ａ／Ｄ変換回路）
１１−９  読み出し専用メモリ（ＲＯＭ）
１１−１０  定電流源
１１−１１  温度センサ集積回路（温度センサＩＣ）
１２  更新周期制御回路
１２−１  アップ・カウンタ
１２−２  インバータ
１２−３  分周回路
１２−４  遅延フリップ・フロップ
１２−５  論理積回路
１２−６  論理和回路
１３  帯域切替回路
１３−１、１３−４  インバータ
１３−２、１３−５、１３−９  抵抗
１３−３、１３−６、１３−１４  コンデンサ
１３−７、１３−１２  Ｐチャネル型電界効果トランジスタ
１３−８、１３−１３、１３−１５  スイッチ
１３−１０、１３−１１  Ｎチャネル型電界効果トランジスタ
【図１】
0004701473.tif 000002
【図２】
0004701473.tif 000003
【図３】
0004701473.tif 000004
【図４】
0004701473.tif 000005
【図５】
0004701473.tif 000006
【図６】
0004701473.tif 000007
【図７】
0004701473.tif 000008
【図８】
0004701473.tif 000009
【図９】
0004701473.tif 000010
【図１０】
0004701473.tif 000011
【図１１】
0004701473.tif 000012
【図１２】
0004701473.tif 000013
【図１３】
0004701473.tif 000014
【図１４】
0004701473.tif 000015
【図１５】
0004701473.tif 000016
【図１６】
0004701473.tif 000017
【図１７】
0004701473.tif 000018
【図１８】
0004701473.tif 000019
【図１９】
0004701473.tif 000020
【図２０】
0004701473.tif 000021
【図２１】
0004701473.tif 000022
【図２２】
0004701473.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0004701473.tif 000031
【図３１】
0004701473.tif 000032
【図３２】
0004701473.tif 000033
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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