【手続補正書】
【提出日】平成16年1月20日(2004.1.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の名称】半導体記憶装置
【特許請求の範囲】
【請求項１】複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイ、上記ワード線を選択するロウデコーダ、選択信号によって上記ビット線を選択するビット線選択手段、このビット線選択手段に接続されコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダ、非選択時の上記コラム選択線を定電位に固定するクランプ回路を備えたことを特徴とする半導体記憶装置。
【請求項２】クランプ回路は、コラムデコーダを活性化する制御信号によって制御されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】クランプ回路は、コラム選択線と接地電位の間に配置され、高電位の信号をゲートに受けることによって導通する第一のトランジスタと、この第一のトランジスタのゲートと接地電位の間に配置され、コラム選択線にゲートが接続されて上記コラム選択線の電位が高電位のとき導通する第二のトランジスタと、第一のトランジスタのゲートと電源電位の間に配置され、コラムデコーダを活性化する制御信号が非活性のとき導通する第三のトランジスタを有することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】クランプ回路は、コラム選択線の電位を反転するインバータと、接地電位と上記コラム選択線との間に配置され、上記インバータの出力が高電位のとき導通するトランジスタを有することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】クランプ回路は、高抵抗を介して接地電位に接続されたものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】クランプ回路は、コラム選択線と接地電位との間に配置されたトランジスタによって形成され、このトランジスタのゲートには、所定の電位が与えられていることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】所定の電位は、トランジスタをすり切れオン状態にする電位であることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】クランプ回路は、コラム選択線のコラムデコーダと反対側に配置されていることを特徴とする請求項１〜請求項６のいずれか一項記載の半導体記憶装置。
【請求項９】複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイ、上記ワード線を選択するロウデコーダ、上記ビット線を選択するビット線選択手段、このビット線選択手段に接続されたコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダ、接地電位に一端が接続された高抵抗と上記コラム選択線との間に配置され、上記コラムデコーダを活性化する制御信号によって導通するトランジスタを備えたことを特徴とする半導体記憶装置。
【請求項１０】接地電位に一端が接続された高抵抗とコラム選択線との間に配置され、コラムデコーダを活性化する制御信号によって導通するトランジスタを備えたことを特徴とする請求項１〜請求項９のいずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に異物等によりコラム選択線またはワード線が断線した場合の誤動作を防止するクランプ回路及び２層構造コラム選択線に関するものである。
【０００２】
【従来の技術】
図３４は、従来の半導体記憶装置の一つであるダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す）の構成例を示すブロック図である。
図において、１はメモリセルアレイを分割したサブアレイ、２は各サブアレイ１に配置されワード線ＷＬを選択するロウデコーダ、３は各サブアレイ１に配置され、コラム選択線ＣＳＬを選択するコラムデコーダである。
図２９は、Ｘ４構成のＤＲＡＭであり、４つのサブアレイ１からなるメモリセルアレイを有している。各サブアレイ１は、冗長ワード線を含む複数のワード線ＷＬと、それらに交差する様に配置された冗長ビット線対を含む複数のビット線対と、それらのビット線対に並行に配置され、ビット線対を選択するための信号を送る冗長コラム選択線を含む複数のコラム選択線ＣＳＬを有しており、ワード線ＷＬとビット線対との交差点には、メモリセル（図示しない）がそれぞれ接続され、マトリクス状に配列されている。
【０００３】
【発明が解決しようとする課題】
コラム選択線ＣＳＬの一方は、コラムデコーダ３に接続されているが、他方はオープンになっている。このため、異物等によりコラム選択線ＣＳＬに断線が生じた場合、冗長コラム選択線に置換されるが、断線した先がフローティング状態となり、マルチセレクションが起こり、誤動作してしまう。
また、ワード線についても、ワード線ＷＬの一方は、ロウデコーダ２に接続されているが、他方はオープンになっている。異物等により、ワード線ＷＬに断線が生じた場合、冗長ワード線に置換されるが、断線した先がフローティング状態になるため、メモリセルのマルチセレクションが起こり、誤動作する。
【０００４】
この発明は、このような従来の半導体記憶装置の課題を解決するためになされたもので、異物等によりコラム選択線が断線した場合でも、断線した先がフローティング状態にならないように、コラム選択線をクランプすることを第一の目的とする。
また、電源投入時クランプされるコラム選択線を得ることを第二の目的とする。
また、異物等により、断線が生じても、十分機能できるワード線を得ることを第三の目的とする。
さらに、選択されたワード線に貫通電流が流れないようにすることを第四の目的とする。
また、異物等によりワード線が断線した場合でも、断線した先がフローティング状態にならないように、ワード線をクランプすることを第五の目的とする。
また、電源投入時クランプされるワード線を得ることを第六の目的とする。
【０００５】
【課題を解決するための手段】
この発明に係わる半導体記憶装置においては、複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイのワード線を選択するロウデコーダと、選択信号によってビット線を選択するビット線選択手段と、このビット線選択手段に接続されコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダと、非選択時のコラム選択線を定電位に固定するクランプ回路を備えたものである。
また、クランプ回路は、コラムデコーダを活性化する制御信号によって制御されるものである。
また、クランプ回路は、コラム選択線と接地電位の間に配置され、高電位の信号をゲートに受けることによって導通する第一のトランジスタと、この第一のトランジスタのゲートと接地電位の間に配置され、コラム選択線にゲートが接続されコラム選択線の電位が高電位のとき導通する第二のトランジスタと、第一のトランジスタのゲートと電源電位の間に配置され、コラムデコーダを活性化する制御信号が非活性のとき導通する第三のトランジスタを有するものである。
【０００６】
また、クランプ回路は、コラム選択線の電位を反転するインバータと、接地電位とコラム選択線との間に配置され、インバータの出力が高電位のとき導通するトランジスタを有するものである。
さらにまた、クランプ回路は、高抵抗を介して接地電位に接続されたものである。
また、クランプ回路は、コラム選択線と接地電位との間に配置されたトランジスタによって形成され、このトランジスタのゲートには、所定の電位が与えられているものである。
さらに、所定の電位は、トランジスタをすり切れオン状態にする電位である。
加えて、クランプ回路は、コラム選択線のコラムデコーダと反対側に配置されているものである。
【０００７】
また、複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイとワード線を選択するロウデコーダと、ビット線を選択するビット線選択手段と、このビット線選択手段に接続されたコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダと、接地電位に一端が接続された高抵抗とコラム選択線との間に配置され、コラムデコーダを活性化する制御信号によって導通するトランジスタを備えたものである。
また、接地電位に一端が接続された高抵抗とコラム選択線との間に配置され、コラムデコーダを活性化する制御信号によって導通するトランジスタを備えたものである。
【０００８】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１によるコラム選択線を示すブロック図である。図２は、その詳細図である。
図において、１、３は上記従来装置と同一のものであり、その説明を省略する。４はビット線対Ｂ、Ｂ（バー）に接続されたセンスアンプ、５はワード線ＷＬとビット線対Ｂ、Ｂ（バー）の交点に配置されたメモリセル、６、７は、コラム選択線ＣＳＬの信号により、ビット線対を選択するトランスファゲートである。８はコラム選択線ＣＳＬをクランプするクランプ回路である。
図１は、コラム選択線ＣＳＬの両端にクランプ回路８を配置する構成である。
【０００９】
図３は、コラムデコーダの一例を示す回路図である。ここで、ＹＩ、ＹＪ、ＹＫはアドレスから作ったプリデコード信号である。
図４は、この発明の実施の形態１によるクランプ回路を示す回路図である。図４において、１１はｐチャンネルＭＯＳトランジスタ（以下単にｐチャンネルトランジスタという）、１２はｎチャンネルＭＯＳトランジスタ（以下単にｎチャンネルトランジスタという）である。
図５は、この発明の実施の形態１によるサブアレイのコラム選択線断線時のデータ読出しの動作波形図である。
【００１０】
次に動作について説明する。
先ず、図４のクランプ回路は、コラムデコーダイネーブル信号ＣＤＥが非活性状態Ｌの期間（即ちＣＤＥ（バー）がＨの期間）は、ｐチャンネルトランジスタ１１がオンし、ノードｂの電位がＨレベルとなり、ｎチャンネルトランジスタ１２がオンする。これによりノードａの電位がＬレベルになる。また信号ＣＤＥが活性状態Ｈになった時点で、ｐチャンネルトランジスタ１１がオフされるため、ノードａの電位はＬレベルに保持された状態となり、コラム選択線ＣＳＬがＬレベルにクランプされる。
【００１１】
次に図５の動作波形図を用いて、図２に示すサブアレイの動作を説明する。読み出し動作に入る前（スタンバイ状態の時）、コラムデコーダイネーブル信号ＣＤＥは非活性状態Ｌレベルであり、ｐチャンネルトランジスタ１１がオンし、ノードｂがＨレベルになり、ノードａはＬレベルにクランプされる。読み出し動作に入ると、コラムデコーダイネーブル信号ＣＤＥは、活性状態Ｈレベルになり、ｐチャンネルトランジスタ１１がオフする。また、ここで、ロウデコーダ２により選択されたワード線ＷＬ２が立上がり、ワード線ＷＬ２に接続されたメモリセル５−２１、５−２２、５−２ｎのトランスファゲートがオンし、各メモリセル５に書き込まれたデータがビット線対の片側に読み出される。次に、ｎチャンネルフリップフロップのセンスアンプ駆動信号であるＳＡＮ（バー）がＶｃｃ／２からＧＮＤに、ｐチャンネルフリップフロップのセンスアンプ駆動信号であるＳＡＰがＶｃｃ／２からＶｃｃになると、センスアンプ４−１、４−２・・が活性化され、これにより、ビット線対間の電位差が感知され、センス動作が完了する。
【００１２】
図２の回路では、クランプ回路８により、断線したコラム選択線ＣＳＬ１の先（ＣＳＬ１´とする）はＬレベルにクランプされているため、トランスファゲート６−１ａ、６−１ｂ、６−２ａ、６−２ｂはオフしており、従来の回路で起こるようなＩ／Ｏ線への電位の遷位またはマルチセレクションは起こらない。
コラムデコーダイネーブル信号ＣＤＥが活性状態になり、コラム選択線ＣＳＬ２が選択されると、コラム選択線ＣＳＬ２がＨレベルとなり、トランスファゲート６−３ａ、６−３ｂ、７−３ａ、７−３ｂ、６−４ａ、６−４ｂ、７−４ａ、７−４ｂがオンし、ビット線対Ｂ３、Ｂ３（バー）、Ｂ４、Ｂ４（バー）、Ｂ３´、Ｂ３´（バー）、Ｂ４´、Ｂ４´（バー）とＩ／Ｏ線が接続され、メモリセルへ書き込まれたデータが、正常にＩ／Ｏ線からデータバスへと読み出される。
図３のコラムデコーダは、Ｌレベルの電位とＨレベルの電位にデコードする機能を有しており、選択されないコラム選択線ＣＳＬをＬレベルの電位にクランプする機能がある。従って、実施の形態１は、コラム選択線ＣＳＬの両端にクランプ回路を設置していることになる。
【００１３】
図１のコラム選択線ＣＳＬの端、つまりコラムデコーダと反対側に、クランプ回路８を配置することで、必ずコラム選択線ＣＳＬがＬレベルにクランプされるため、コラム選択線ＣＳＬが断線した場合でも、断線先がフローティング状態になることを避けられる。
なお、クランプ回路８は、コラムデコーダと反対側に設置するのが望ましいが、これに限定される必要はなく、任意の複数箇所に設置してもよく、このことは、以下の実施の形態２〜４、８においても同様である。
【００１４】
実施の形態２．
図６は、この発明の実施の形態２によるコラム選択線を示すブロック図であり、図７は、この発明の実施の形態２によるハーフラッチ回路を示す回路図である。実施の形態２では、図６に示すように、コラムデコーダ３と反対側にハーフラッチ回路１３を設置することにより、コラム選択線ＣＳＬをＬレベルに固定する。
図７にハーフラッチ回路の一例を示す。このハーフラッチ回路は、インバータＩ１とｎチャンネルトランジスタ１４からなり、ノードｄの電位がＬレベルのとき、インバータＩ１の出力がＨレベルとなり、ｎチャンネルトランジスタ１４がオンするので、ノードｄの電位はＬレベルが保持された状態となる。これにより、コラム選択線ＣＳＬはＬレベル（ＧＮＤレベル）に固定された状態となる。
従って、実施の形態２でも、実施の形態１と同様の効果がある。
【００１５】
実施の形態３．
図８は、この発明の実施の形態３によるコラム選択線を示すブロック図である。実施の形態３では、図８に示すように、コラムデコーダ３と反対側にパワーオンリセット回路（図９）の出力信号であるパワーオンリセット信号ＰＯＲを入力とするｎチャンネルトランジスタ１５及びハーフラッチ回路１３を設置することにより、電源投入時に必ずコラム選択線ＣＳＬをＬレベルにクランプする。
図９は、この発明の実施の形態３によるパワーオンリセット回路を示す回路図である。図９の回路は、抵抗Ｒ１とキャパシタＣ１とで構成される積分回路１７と、この積分回路１７の出力を入力とするインバータＩ２とにより構成されている。
【００１６】
図１０は、パワーオンリセット回路の動作波形図である。パワーオンリセット回路では、電源投入時にキャパシタＣ１に抵抗Ｒ１を介して電荷が蓄積され、図１０に示されるノードＱの電位となる。このノードＱの電位が、閾値電圧（Ｖｔｈ）になるまでは、パワーオンリセット信号ＰＯＲは電源電位Ｖｄｄ（＝Ｅｘｔ．Ｖｃｃ）すなわちＨレベルであり、閾値電圧に達した後はＬレベル（ＧＮＤレベル）となる。
図８において、ノードＰ（すなわち図７のノードｄ）の電位はＬレベルであるので、図７のハーフラッチ回路１３のインバータＩ１の出力がＨレベルとなり、ｎチャンネルトランジスタ１４がオンし、ノードＰの電位はＬレベルが保持された状態となる。
従って、電源投入時は必ずコラム選択線ＣＳＬがＬレベルにクランプされる。
【００１７】
実施の形態４．
図１１は、この発明の実施の形態４によるコラム選択線を示すブロック図である。実施の形態４では、図１１に示すように、コラムデコーダ３と反対側に、つまりコラム選択線ＣＳＬの先端に高抵抗Ｒ２を接続することにより、Ｌレベルにクランプする。
実施の形態４でも、実施の形態１と同様の効果がある。
【００１８】
実施の形態５．
図１２は、この発明の実施の形態５によるコラム選択線を示すブロック図である。実施の形態５では図１２に示すように、コラムデコーダイネーブル信号ＣＤＥが活性状態Ｈの期間、選択されたコラム選択線ＣＳＬに貫通電流が流れないように、ｎチャンネルトランジスタ１８のソース側に高抵抗Ｒ３を接続する。
これにより、選択されたコラム選択線ＣＳＬに貫通電流が流れないようにすることができる。
この実施の形態５を、他の実施の形態と併用することにより、コラム選択線ＣＳＬの信頼性が一層増す。
【００１９】
実施の形態６．
図１３は、この発明の実施の形態６によるコラム選択線を示すブロック図である。実施の形態６は、図１３に示すように、コラムデコーダ３をコラム選択線ＣＳＬの両端に設置する。
コラムデコーダ３は、実施の形態１でも説明したごとく、選択しないコラム選択線ＣＳＬを、Ｌレベルに固定する機能があり、実施の形態６でも、実施の形態１と同様の効果がある。
【００２０】
実施の形態７．
図１４はこの発明の実施の形態７による２層構造のコラム選択線を示す回路図である。
図１４のコラム選択線ＣＳＬは、アルミニウムの２層構造になっており、任意の箇所で両層（上下のコラム選択線ＣＳＬ）が接続できる。
図１５ａは、２層構造のコラム選択線を示す断面構造図である。コラム選択線ＣＳＬを２本重ねるため、寄生容量が従来の１層構造よりも増すので、２層目のコラム選択線ＣＳＬ（Ａ）を、１層目のコラム選択線ＣＳＬ（Ｂ）の真上に重ね、かつＣＳＬ（Ａ）＜＝ＣＳＬ（Ｂ）として、できるだけ容量を抑えるようにすることが望ましい。
これにより、異物等により、コラム選択線ＣＳＬの一層が断線しても、他方のコラム選択線ＣＳＬへの置き換えが可能であり、断線したコラム選択線ＣＳＬがフローティング状態になることで起こるマルチセレクションが起こらなくなる。
さらに、二層構造の他に、図１５ｂに示すように平行してコラム選択線ＣＳＬを走らせて、任意の箇所で接続部２０によって接続しても同様の効果がある。以上の説明はアルミニウムについて行ったが、これに限定されるものではない。
【００２１】
実施の形態８．
図１６は、この発明の実施の形態８によるコラム選択線を示すブロック図である。実施の形態８は、図１６に示すように、コラムデコーダ３と反対側に、つまりコラム選択線ＣＳＬの先端に、信号Ｖφを入力とするｎチャンネルトランジスタ１９を配置することにより、コラム選択線ＣＳＬを高抵抗でＬレベルにクランプする。
この時、入力信号Ｖφには、予め定められた電位が与えられる。実際には、ｎチャンネルトランジスタ１９が、そのゲートにスレッシュホールド電圧が印加されオンする（以下単にすりきれオンするという）レベルが望ましい。
実施の形態８でも、実施の形態１と同様の効果がある。
以上、すべての場合について、クランプ回路はコラムデコーダと反対側にあることが望ましいがこれに限定されるものではない。また個数のついても限定されることはない。
【００２２】
実施の形態９．
図１７は、この発明の実施の形態９によるワード線を示すブロック図である。図１７において、２は図２９におけるものと同じロウデコーダ、２２はワード線ＷＬに設けられたクランプ回路である。
実施の形態９は、図１７に示すように、ワード線ＷＬのロウデコーダ２の反対側にクランプ回路２２を設置したものである。
図１８は、ロウデコーダの一例を示す回路図である。図１８において、ＸI、ＸJ、ＸK はアドレスから作ったプリデコード信号である。
図１８のロウデコーダは、Ｌレベルの電位とＨレベルの電位にデコードする機能を有しており、非選択のワード線ＷＬをＬレベルの電位にクランプする機能がある。
【００２３】
図１９は、この発明の実施の形態９によるクランプ回路を示す回路図である。
図において、２３はｐチャンネルトランジスタ、２４はｎチャンネルトランジスタである。
図１９のクランプ回路は、ロウアドレス制御信号ＲＡＳが非活性状態Ｌの期間（即ちＲＡＳ（バー）がＨの期間）は、ｐチャンネルトランジスタ２３がオンし、ノードｂ1 の電位がＨレベルとなり、ｎチャンネルトランジスタ２４がオンする。これによりノードａ1 の電位がＬレベルとなる。また、信号ＲＡＳが活性状態Ｈになった時点で、ｐチャンネルトランジスタ２３がオフされるため、ノードａ1 の電位はＬレベルに保持された状態となり、ワード線ＷＬがＬレベルにクランプされる。
この実施の形態９は、ロウデコーダ２とクランプ回路２２により、ワード線ＷＬの両端がクランプされている。
【００２４】
実施の形態１０．
図１７のワード線ＷＬの端、つまり、ロウデコーダ２と反対側に、クランプ回路２２を設置することにより、必ずワード線ＷＬがＬレベルにクランプされるため、ワード線ＷＬが断線した場合でも、断線した先がフローティング状態になることを避けられる。
なお、クランプ回路２２は、ロウデコーダ２と反対側に設置するのが望ましいが、これに限定される必要はなく、任意の複数箇所に設置してもよく、このことは、以下に記す実施の形態１１〜１３、１５、１６においても同様である。
【００２５】
実施の形態１１．
図２０は、この発明の実施の形態１１によるワード線を示すブロック図である。図において、２５は、ワード線ＷＬのロウデコーダ２の反対側に設けられたハーフラッチ回路である。
図２０のブロック図に示すように、ロウデコーダ２と反対側にハーフラッチ回路２５を設置することにより、ワード線ＷＬｎをＬレベルにクランプする。
図２１は、この発明の実施の形態１１によるハーフラッチ回路を示す回路図である。
図２１のハーフラッチ回路は、インバータＩ2 とｎチャンネルトランジスタ２６からなり、ノードｄ1 の電位がＬレベルのとき、インバータＩ2 の出力がＨレベルとなり、ｎチャンネルトランジスタ２６がオンするので、ノードｄ1 の電位はＬレベルが保持された状態となる。
これにより、ワード線ＷＬｎは、Ｌレベル（ＧＮＤレベル）に固定された状態となる。
よって、実施の形態９、１０と同様の効果がある。
【００２６】
実施の形態１２．
図２２は、この発明の実施の形態１２によるワード線を示すブロック図である。図において、２５は図２０におけるものと同じハーフラッチ回路である。２７は、パワーオンリセット回路の出力信号ＰＯＲを入力とするｎチャンネルトランジスタである。
図２２に示すように、ロウデコーダ２と反対側に、パワーオンリセット回路（図９）の出力信号ＰＯＲを入力とするｎチャンネルトランジスタ２７及びハーフラッチ回路２５を設置することにより、電源投入時に必ずワード線をＬレベルにクランプする。
パワーオンリセット回路の動作については、実施の形態３に述べたものと同じである。ハーフラッチ回路は図２１と同じであり、この図２１を援用して説明する。
図２２において、ノードＰ1 （ｄ1 ）の電位は、Ｌレベルであるので、インバータＩ2 の出力がＨレベルとなり、ｎチャンネルトランジスタ２６がオンし、ノードＰ1 の電位はＬレベルが保持された状態となる。
従って、電源投入時に、必ずワード線ＷＬｎがＬレベルにクランプされる。
【００２７】
実施の形態１３．
図２３は、この発明の実施の形態１３によるワード線を示すブロック図である。図において、Ｒ４はワード線と接地間に設けられた高抵抗である。
図２３に示すように、ロウデコーダ２と反対側つまりワード線ＷＬの先端に、一端が接地された高抵抗Ｒ４を接続することにより、ワード線ＷＬをＬレベルにクランプする。
【００２８】
実施の形態１４．
図２４は、この発明の実施の形態１４によるワード線を示すブロック図である。図２４に示すように、ロウデコーダ２をワード線ＷＬの両端に設置して、ロウデコーダのクランプ機能により、ワード線ＷＬをクランプする。
【００２９】
実施の形態１５．
図２５は、この発明の実施の形態１５による主副ワード線を示すブロック図である。図において、ＭＷＬは主副ワード線構成における主ワード線、ＳＷＬは副ワード線である。２９は主ワード線ＭＷＬを低電位にプルダウンさせるクランプ回路Ａ、３０は主ワード線ＭＷＬ（バー）を高電位にプルアップさせるクランプ回路Ｂである。
図２６は、この発明の実施の形態１５による主ワード線ＭＷＬをクランプするクランプ回路を示す回路図、図２７は、主ワード線ＭＷＬ（バー）をクランプするクランプ回路を示す回路図である。
主副ワード線構成を使用した場合、ワード線ＷＬのくい打ちが出来なくなるため、図２５に示すように、主ワード線対ＭＷＬ、ＭＷＬ（バー）のロウデコーダ２と反対側にクランプ回路２９、３０を設置する。これにより、副ワード線ＳＷＬがＬレベルにクランプされるため、断線先がフローティング状態になることを避けられる。
【００３０】
図２６のクランプ回路では、入力信号φｐ（バー）が、活性状態Ｌの期間（即ちφｐがＨの期間）は、ｐチャンネルトランジスタ３３がオンし、ノードｆ1 の電位がＨレベルとなり、ｎチャンネルトランジスタ３４がオンする。これによりノードｅ1 の電位がＬレベルとなる。また信号φｐ（バー）が非活性状態Ｈになった時点で、ｐチャンネルトランジスタ３３がオフされるので、ノードｅ1 の電位はＬレベルが保持され、主ワード線ＭＷＬはＬレベルにプルダウンされる。
また、図２７のクランプ回路では、φｐが活性状態Ｈの期間は、ｎチャンネルトランジスタ３５がオンし、ノードｈ1 の電位がＬレベルとなり、ｐチャンネルトランジスタ３６がオンする。これにより、ノードｇ1 の電位がＨレベルとなる。
また、信号φｐが非活性状態Ｌになった時点で、ｎチャンネルトランジスタ３５がオフされるので、ノードｇ1 の電位はＨレベルが保持され、主ワード線ＭＷＬ（バー）はＨレベルにプルアップされる。
これにより、副ワード線ＳＷＬは、Ｌレベルにクランプされるので、断線先がフローティング状態にはならない。
【００３１】
実施の形態１６．
図２８は、この発明の実施の形態１６によるワード線を示すブロック図である。図において、３７は信号ＶR を入力とするｎチャンネルトランジスタである。  図２８に示すように、ロウデコーダ２と反対側に、つまりワード線ＷＬの先端に信号ＶR を入力とするｎチャンネルトランジスタ３７を設置することにより、ワード線ＷＬを高抵抗でＬレベルにクランプする。このとき、入力信号ＶR の電位は、ｎチャンネルトランジスタ３７が、すりきれオンするようなレベルである。
【００３２】
実施の形態１７．
図２９は、この発明の実施の形態１７による半導体記憶装置の一部分を示す図である。図において、４０はメモリセルアレイ、４１はデコーダ、４２はデコーダ４１によって選択されるコラム選択線やワード線などの信号線、４４は信号線４２のデコーダ４１と反対側の端に配置され、信号線４２と接地電位との間に接続されたｎチャンネルトランジスタ、４５はｎチャンネルトランジスタ４４のゲートに接続され、出力ｂがトランジスタ４４のゲートに入力する電圧設定回路で、ｎチャンネルトランジスタ４４と電圧設定回路４５はクランプ回路を構成する。５５は冗長用メモリセルアレイ、５６は冗長用デコーダ、５７は冗長用信号線で、冗長用メモリセルアレイ５５、冗長用デコーダ５６と共に冗長回路を構成する。
図３０は、図２９の電圧設定回路の例を示す回路図である。図において、４６は一端が接地されているヒューズ、４７はヒューズ４６と電源との間に接続された高抵抗である。ヒューズ４６を切断すると、高抵抗４７を介して、出力ｂにＨレベルの信号が出力される。
【００３３】
図３１は、図２９の電圧設定回路の別の例を示す回路図である。図において、４８は電源とヒューズ４６の間に配置され、ゲートに信号ｃが入力されるトランジスタである。信号ｃとして、トランジスタ４８がすりきれオンするぐらいの電圧あるいはデコーダ４１活性時のみＨレベルになるクロック信号を入力することにより、ヒューズ４６を切断すると、出力ｂにＨレベルの信号が出力される。
図３２は、図２９の電圧設定回路の更に別の例を示す回路図である。図において、５０はヒューズ４６と電源との間に配置されたｐチャンネルトランジスタ、５１はｐチャンネルトランジスタ５０のゲートに接続されたインバータで、インバータ５１はヒューズ４６とｐチャンネルトランジスタ５０との接続点にも接続されている。５２はインバータ５１と電源との間に配置され、信号ｄがゲートに入力されるトランジスタである。信号ｄとして、電源投入時のみＨレベルとなるパルス性の信号をトランジスタ５２のゲートに入力することにより、ヒューズ４６を切断すると、出力ｂにＨレベルの信号が出力される。
【００３４】
このように構成された半導体記憶装置では、図２９に示すように冗長用信号線５７に、図示しない置換え手段によって置換えられた信号線４２に設けられた電圧設定回路４５の中のヒューズを切断することにより、電圧設定回路４５の出力ｂをＨレベルにしてトランジスタ４４をオンし、冗長用信号線５７に置換えられた信号線４２のみをＬレベルに固定する。
これにより、冗長用信号線５７に置換えられた信号線４２が断線していたとしても、信号線４２はデコーダ４１及びトランジスタ４４によりＬレベルに固定され、フローティングレベルになる部分がなくなり、誤動作が生じることはなくなる。
なお、図３０〜３２において、ヒューズ４６を切断しないときは、出力ｂはＬレベルとなっており、図３０の回路での高抵抗４７の使用、図３１の回路での信号ｃの入力方法及び図３２の回路での信号ｄの入力方法の規定は、ヒューズ４６未切断時の電流を低くするためのものである。
【００３５】
実施の形態１８．
図３３は、この発明の実施の形態１８による半導体記憶装置の一部分を示す図である。図において、４０〜４２は図２９におけるものと同一のものであり、その説明を省略する。５４は信号線４２のデコーダ４１と反対側の端に設けられたヒューズである。５５は冗長用メモリセルアレイ、５６は冗長用デコーダ、５７は冗長用信号線で、冗長用メモリセルアレイ５５、冗長用デコーダ５６と共に冗長回路を構成する。
このように構成された半導体記憶装置においては、図３３に示すように冗長用信号線５７に置換えられなかった信号線４２のヒューズ５４を全て切断し、置換えられた信号線４２のヒューズ５４を切断しないようにする。
これにより、冗長の信号線に置換えられた信号線４２が断線していたとしても、デコーダ４１及びヒューズ５４により、信号線４２はＬレベルに固定され、フローティングレベルになる部分がなくなり、誤動作が生じることはなくなる。
【００３６】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイのワード線を選択するロウデコーダと、選択信号によってビット線を選択するビット線選択手段と、このビット線選択手段に接続されコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダと、非選択時のコラム選択線を定電位に固定するクランプ回路を備えたので、コラム選択線が断線しても誤動作しない半導体記憶装置を得ることができる。
【００３７】
また、クランプ回路は、コラム選択線と接地電位の間に配置され、高電位の信号をゲートに受けることによって導通する第一のトランジスタと、この第一のトランジスタのゲートと接地電位の間に配置され、コラム選択線にゲートが接続されコラム選択線の電位が高電位のとき導通する第二のトランジスタと、第一のトランジスタのゲートと電源電位の間に配置され、コラムデコーダを活性化する制御信号が非活性のとき導通する第三のトランジスタを有するので、非選択時、断線字のコラム選択線を確実にクランプすることができる。
【００３８】
また、クランプ回路は、コラム選択線の電位を反転するインバータと、接地電位とコラム選択線との間に配置され、インバータの出力が高電位のとき導通するトランジスタを有するので、コラム選択線自体の電位によって非選択時のコラム選択線をクランプする。
また、クランプ回路は、コラム選択線と接地電位との間に配置され、電源投入時のリセット信号によって導通するトランジスタを有するので、電源投入時必ずコラム選択線をクランプする。
さらにまた、クランプ回路は、高抵抗を介して接地電位に接続されているので、非選択時、断線時のコラム選択線をクランプできる。
また、クランプ回路は、コラム選択線と接地電位との間に配置されたトランジスタによって形成され、このトランジスタのゲートには、所定の電位が与えられているので、非選択時、断線時のコラム選択線をクランプできる。
【００３９】
加えて、クランプ回路は、コラム選択線のコラムデコーダと反対側に配置されているので、コラムデコーダと共にコラム選択線を両端でクランプし、コラム選択線が断線してもマルチセレクションが起こらなくなり、誤動作しない半導体記憶装置とすることができる。
また、複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイのワード線を選択するロウデコーダと、ビット線を選択するビット線選択手段と、このビット線選択手段に接続されコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダを備え、このコラムデコーダをコラム選択線の両端に設けたので、コラム選択線を両端でクランプし、マルチセレクションが起こらなくなり、誤動作しない半導体記憶装置とすることができる。
【００４０】
また、複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイのワード線を選択するロウデコーダと、ビット線を選択するビット線選択手段と、このビット線選択手段に接続されコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダを備え、コラム選択線を二層に形成し、任意の箇所で二層のコラム選択線間を接続するので、コラム選択線の断線をカバーできる。
【００４１】
また、複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイ、ワード線を選択するロウデコーダ、ビット線を選択するビット線選択手段、このビット線選択手段に接続されたコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダを備え、コラム選択線を二本平行に配置して形成し、任意の箇所で二本のコラム選択線間を接続するので、コラム選択線の断線をカバーできる。
また、複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイとワード線を選択するロウデコーダと、ビット線を選択するビット線選択手段と、このビット線選択手段に接続されたコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダと、接地電位に一端が接続された高抵抗とコラム選択線との間に配置され、コラムデコーダを活性化する制御信号によって導通するトランジスタを備えたので、選択されたコラム選択線に貫通電流が流れないようにすることができる。
【００４２】
また、複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイと、ワード線を選択するロウデコーダと、選択信号によってビット線を選択するビット線選択手段と、このビット線選択手段に接続されコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダと、ロウアドレス制御信号の入力によって制御され、非選択時のワード線を定電位に固定するクランプ回路を備えたので、ワード線が断線しても誤動作しない半導体記憶装置を得ることができる。
さらにまた、クランプ回路は、ワード線と接地電位の間に配置され、高電位の信号をゲートに受けることによって導通する第一のトランジスタと、この第一のトランジスタのゲートと接地電位の間に配置され、ワード線にゲートが接続されワード線の電位が高電位のとき導通する第二のトランジスタと、第一のトランジスタのゲートと電源電位の間に配置され、ロウアドレス制御信号が非活性のとき導通する第三のトランジスタを有するので、非選択時、断線時のワード線を確実にクランプすることができる。
【００４３】
さらに、複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイと、ワード線を選択するロウデコーダと、選択信号によってビット線を選択するビット線選択手段と、このビット線選択手段に接続されコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダと、非選択時のワード線を、電源投入時のリセット信号によって低電位に固定するクランプ回路を備えたので、電源投入時必ずワード線をクランプする。
また、複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイと、ワード線を選択するロウデコーダと、選択信号によってビット線を選択するビット線選択手段と、このビット線選択手段に接続されコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダと、高抵抗を介して接地電位に接続され、非選択時のワード線を低電位に固定するクランプ回路を備えたので、非選択時、断線時のワード線をクランプする。
【００４４】
加えて、複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイと、ワード線を選択するロウデコーダと、選択信号によってビット線を選択するビット線選択手段と、このビット線選択手段に接続されコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダと、ワード線と接地電位との間に配置されたトランジスタによって形成され、このトランジスタのゲートには所定の電位が与えられて、非選択時のワード線を低電位に固定するクランプ回路を備えたので、非選択時、断線時のワード線をクランプできる。
また、複数のビット線と、相補信号を伝えるワード線対を含む複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイと、ワード線を選択するロウデコーダと、選択信号によってビット線を選択するビット線選択手段と、このビット線選択手段に接続されコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダと、ワード線対の各ワード線をそれぞれ制御信号によって定電位に固定するクランプ回路を備えたので、ワード線対を含むワード線を定電位にクランプできる。
【００４５】
さらに、クランプ回路は、ワード線対の一方のワード線と接地電位の間に配置され、高電位の信号をゲートに受けることによって導通する第一のトランジスタと、この第一のトランジスタのゲートと接地電位の間に配置され、ワード線にゲートが接続されワード線の電位が高電位のとき導通する第二のトランジスタと、第一のトランジスタのゲートと電源電位の間に配置され、制御信号が低電位のとき導通する第三のトランジスタを有するので、確実にワード線対の一方のワード線をクランプする。
また、クランプ回路は、ワード線対の一方のワード線と電源電位の間に配置され、低電位の信号をゲートに受けることによって導通する第四のトランジスタと、この第四のトランジスタのゲートと電源電位の間に配置され、ワード線にゲートが接続されワード線の電位が低電位のとき導通する第五のトランジスタと、第四のトランジスタのゲートと接地電位の間に配置され、制御信号が高電位のとき導通する第六のトランジスタを有するので、確実にワード線対の一方のワード線をクランプする。
【００４６】
また、クランプ回路は、ワード線のロウデコーダと反対側に配置されているので、ロウデコーダと共に非選択時のワード線を両端でクランプし、マルチセレクションが起こらなくなり、誤動作しない半導体記憶装置とすることができる。
また、複数のビット線と複数のワード線との交点に配置されたメモリセルを有するメモリセルアレイと、ワード線を選択するロウデコーダと、ビット線を選択するビット線選択手段と、このビット線選択手段に接続されコラム選択線を選択してビット線選択手段に選択信号を供給するコラムデコーダを備え、ロウデコーダをワード線の両端に設けたので、ワード線を両端でクランプし、マルチセレクションが起こらなくなり、誤動作しない半導体記憶装置とすることができる。
さらにまた、メモリセルを選択するように接続された複数の第一の信号線の少なくとも一部を、第一の信号線と同一機能を有する第二の信号線に置換えることができる半導体記憶装置において、置換え手段によって第二の信号線に置換えられた第一の信号線を定電位に固定するクランプ回路を備えたので、置換えられた第一の信号線をクランプすることができる。
【００４７】
また、クランプ回路は、定電位点と第一の信号線間に配置されたトランジスタと、このトランジスタのゲートに接続された電圧設定回路を有するので、電圧設定回路の出力により、第一の信号線をクランプすることができる。
また、クランプ回路の電圧設定回路は、ヒューズを有し、第二の信号線に置換えられた第一の信号線のヒューズを切断することにより、定電位点と第一の信号線管に配置されたトランジスタを導通させて第一の信号線を定電位にするので、確実に第一の信号線をクランプできる。
また、クランプ回路の電圧設定回路は、一端が電源に接続された高抵抗と、一端が接地電位に接続されたヒューズを有し、高抵抗とヒューズとの接続点が出力端であるので、ヒューズ未切断時の電流を低くすることができる。
さらにまた、クランプ回路の電圧設定回路は、一端が接地電位に接続されたヒューズと、このヒューズと電源との間に配置され、ゲートに所定の信号が入力されるトランジスタを有し、ヒューズとトランジスタの接続点が出力端であるので、ヒューズ未切断時の電流を低くすることができる。
【００４８】
また、トランジスタのゲートに入力される所定の信号は、トランジスタがすりきれオンする電圧であるので、ヒューズ未切断時の電流を低くすることができる。
また、トランジスタのゲートに入力される所定の信号は、デコーダが活性化されるときトランジスタを導通させる信号であるので、ヒューズ未切断時の電流を低くすることができる。
加えて、クランプ回路の電圧設定回路は、一端が接地電位に接続されたヒューズと、このヒューズと電源の間に配置され、電源投入時の信号がゲートに入力されることによって導通する第一のトランジスタと、電源とヒューズの間に配置され、ヒューズと第一のトランジスタとの接続点の電位がインバータを介してゲートに入力される第二のトランジスタを有し、第二のトランジスタとヒューズとの接続点が出力端であるので、電源投入時には確実に第一の信号線をクランプできる。
【００４９】
また、クランプ回路は、第一の信号線と定電位点との間に接続されたヒューズを有し、第二の信号線に置換えられない第一の信号線のヒューズが切断されるので、第一の信号線を確実にクランプできる。
さらに、クランプ回路は、第一の信号線のデコーダと反対側に設けられているので、第一の信号線が断線しても、デコーダとクランプ回路により、断線した第一の信号線をクランプでき、フローティングレベルになる部分をなくすことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるコラム選択線を示すブロック図である。
【図２】図１のコラム選択線を示す詳細図である。
【図３】コラムデコーダを示す回路図である。
【図４】この発明の実施の形態１によるクランプ回路を示す回路図である。
【図５】この発明の実施の形態１によるサブアレイのコラム選択線断線時のデータ読出しの動作波形図である。
【図６】この発明の実施の形態２によるコラム選択線を示すブロック図である。
【図７】この発明の実施の形態２によるハーフラッチ回路を示す回路図である。
【図８】この発明の実施の形態３によるコラム選択線を示すブロック図である。
【図９】この発明の実施の形態３によるパワーオンリセット回路を示す回路図である。
【図１０】この発明の実施の形態３によるパワーオンリセット回路の動作波形図である。
【図１１】この発明の実施の形態４によるコラム選択線を示すブロック図である。
【図１２】この発明の実施の形態５によるコラム選択線を示すブロック図である。
【図１３】この発明の実施の形態６によるコラム選択線を示すブロック図である。
【図１４】この発明の実施の形態７による二層構造のコラム選択線を示す回路図である。
【図１５】この発明の実施の形態７による二層構造のコラム選択線を示す断面構造図、および平行配置のコラム選択線の斜視図である。
【図１６】この発明の実施の形態８によるコラム選択線を示すブロック図である。
【図１７】この発明の実施の形態９によるワード線を示すブロック図である。
【図１８】ロウデコーダを示す回路図である。
【図１９】この発明の実施の形態９によるクランプ回路を示す回路図である。
【図２０】この発明の実施の形態１１によるワード線を示すブロック図である。
【図２１】この発明の実施の形態１１によるハーフラッチ回路を示す回路図である。
【図２２】この発明の実施の形態１２によるワード線を示すブロック図である。
【図２３】この発明の実施の形態１３によるワード線を示すブロック図である。
【図２４】この発明の実施の形態１４によるワード線を示すブロック図である。
【図２５】この発明の実施の形態１５による主副ワード線を示すブロック図である。
【図２６】この発明の実施の形態１５によるクランプ回路を示す回路図である。
【図２７】この発明の実施の形態１５による別のクランプ回路を示す回路図である。
【図２８】この発明の実施の形態１６によるワード線を示すブロック図である。
【図２９】この発明の実施の形態１７による半導体記憶装置の一部分を示す図である。
【図３０】図２９における電圧設定回路の例を示す回路図である。
【図３１】図２９における電圧設定回路の別の例を示す回路図である。
【図３２】図２９における電圧設定回路のさらに別の例を示す回路図である。
【図３３】この発明の実施の形態１８による半導体記憶装置の一部分を示す図である。
【図３４】従来の半導体記憶装置の構成例を示すブロック図である。
【符号の説明】
１  サブアレイ、２  ロウデコーダ、３  コラムデコーダ、５  メモリセル、
６，７  トランスファゲート、８，２４，２９，３０  クランプ回路、
１１，２３，３３，３６  ｐチャンネルトランジスタ、
１２，１４，１５，１８，１９，２４，２６，２７，３４，３５，３７  ｎチャンネルトランジスタ、１３，２５  ハーフラッチ回路、
ＣＳＬ  コラム選択線、ＷＬ  ワード線、Ｂ、Ｂ（バー）  ビット線対、
ＭＷＬ，ＭＷＬ（バー）  主ワード線対、Ｒ２，Ｒ４  高抵抗。