(57)【特許請求の範囲】
【請求項１】
シリコン（Ｓｉ）より形成された下地基板上に III族窒化物系化合物半導体から成る半導体結晶Ａを成長させることにより、半導体基板を得る方法であって、
前記下地基板の結晶成長面の直下に空洞を設けることにより、前記下地基板の前記結晶成長面をシリコン（Ｓｉ）より成る薄膜部で構成する薄膜部形成工程と、
前記薄膜部上に前記半導体結晶Ａよりも融点又は耐熱性が高い晶質材料Ｂより成る反応防止層を積層する反応防止層形成工程と、
前記反応防止層の上に前記半導体結晶Ａを成長させる結晶成長工程と
を有する
ことを特徴とする半導体基板の製造方法。
【請求項２】
前記半導体結晶Ａは、
組成式が「Ａｌx Ｇａy Ｉｎ(1-x-y) Ｎ（０≦ｘ＜１，０＜ｙ≦１，ｘ＋ｙ≦１）」を満たす III族窒化物系化合物半導体から成る
ことを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記反応防止層を形成する前記晶質材料Ｂは、
炭化シリコン（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、又はスピネル（ＭｇＡｌ2 Ｏ4 ）より成る
ことを特徴とする請求項１又は請求項２に記載の半導体基板の製造方法。
【請求項４】
前記反応防止層を形成する前記晶質材料Ｂは、
アルミニウム組成比が少なくとも0.３０以上のＡｌＧａＮ、ＡｌＩｎＮ、或いはＡｌＧａＩｎＮより成る
ことを特徴とする請求項１又は請求項２に記載の半導体基板の製造方法。
【請求項５】
前記反応防止層の膜厚を
0.１μｍ以上、２μｍ以下に形成する
ことを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体基板の製造方法。
【請求項６】
前記反応防止層形成工程後、
前記反応防止層の表面に「Ａｌx Ｇａ1-x Ｎ（０＜ｘ≦１）」より成るバッファ層Ｃを形成する工程を有する
ことを特徴とする請求項１乃至請求項５の何れか１項に記載の半導体基板の製造方法。
【請求項７】
前記バッファ層Ｃの膜厚を
0.01μｍ以上、１μｍ以下に形成する
ことを特徴とする請求項６に記載の半導体基板の製造方法。
【請求項８】
前記半導体結晶Ａと前記下地基板とを冷却または加熱することにより、前記半導体結晶Ａと前記下地基板との熱膨張係数差に基づく応力を発生させ、この応力を利用して前記空洞の側壁を破断することにより、前記半導体結晶Ａと前記下地基板とを分離する分離工程を有する
ことを特徴とする請求項１乃至請求項７の何れか１項に記載の半導体基板の製造方法。
【請求項９】
前記結晶成長工程において、
前記半導体結晶Ａを５０μｍ以上積層する
ことを特徴とする請求項１乃至請求項８の何れか１項に記載の半導体基板の製造方法。
【請求項１０】
前記薄膜部形成工程は、
前記下地基板を構成するシリコン結晶に、上方が開いた前記空洞を物理的又は化学的エッチング処理により設ける凹部形成工程を有し、
１０００℃〜１３５０℃の熱処理に基づく前記下地基板の表面付近のマイグレーション作用により、前記空洞及び前記薄膜部を形成する
ことを特徴とする請求項１乃至請求項９の何れか１項に記載の半導体基板の製造方法。
【請求項１１】
前記薄膜部形成工程は、
前記薄膜部を提供するシリコン結晶にイオンを注入するイオン注入工程と、
前記下地基板の前記薄膜部以外の部分を構成するシリコン結晶に、上方が開いた前記空洞を物理的又は化学的エッチング処理により設ける凹部形成工程と、
熱処理により、前記薄膜部を前記凹部に接合する接合工程と、
前記イオンの注入部を分離境界面として前記薄膜部を剥離する剥離工程と
を有する
ことを特徴とする請求項１乃至請求項９の何れか１項に記載の半導体基板の製造方法。
【請求項１２】
前記薄膜部形成工程において形成される前記空洞の高さを
0.１μｍ以上、１０μｍ以下とした
ことを特徴とする請求項１乃至請求項１１の何れか１項に記載の半導体基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリコン（Ｓｉ）より形成された下地基板上に III族窒化物系化合物半導体から成る結晶を成長させることにより、半導体基板を得る方法に関する。
【０００２】
【従来の技術】
図４に、Ｓｉ基板（下地基板）上に結晶成長した従来の半導体結晶の模式的な断面図を例示する。この結晶成長工程には、ＭＯＣＶＤ法が採用された。本図４に例示する様に、従来の技術によりＳｉ基板（下地基板）上に高温成長した半導体結晶（ＧａＮ結晶等）には、「反応部」や転位、クラック等が生じている。
【０００３】
【発明が解決しようとする課題】
転位やクラックは、異種材料間における熱膨張係数差や格子定数差に基づいて発生した応力が作用した結果生じたものであり、この様な結晶成長基板で各種の半導体デバイスを製造した場合、デバイス特性の劣化を引き起こす。
また、例えばシリコン（Ｓｉ）等から成る下地基板を除去し、成長層のみを残して、独立した基板（結晶）を得ようとする場合、上記の転位やクラック等の作用により、大面積（１cm2 以上）のものを得ることは殆ど不可能である。
【０００４】
また、目的の半導体基板（半導体結晶Ａ）の結晶成長温度である１０００℃〜１１５０℃付近では、シリコン（Ｓｉ）と窒化ガリウム（ＧａＮ）とが反応し、多結晶のＧａＮ（図中の「反応部」）を形成してしまうことがある。このため、高温の結晶成長過程を経て単結晶のＧａＮ基板を得ることが容易でない等の問題がある。
【０００５】
また、単結晶のＧａＮ基板を得るために、上記の応力が生じにくいシリコンの薄膜を単独で結晶成長基板とした方法も報告されてはいるが、これらの薄膜は破損し易いので、結晶成長開始前に薄膜を直接ハンドリングすることは容易でなく、従ってこれらの従来の方法では、大面積の半導体基板を歩留り良く量産することは困難である。
【０００６】
本発明は、上記の課題を解決するために成されたものであり、その目的は、比較的安価なシリコン（Ｓｉ）を下地基板として用いて、クラックや多結晶塊（反応部）のない高品質の半導体結晶を効率よく生産することである。また、本発明の更なる目的は、高品質に製造された上記の半導体結晶を結晶成長基板として用いることにより、高品質の半導体デバイスを製造することである。
【０００７】
【課題を解決するための手段、並びに、作用及び発明の効果】
上記の課題を解決するためには、以下の手段が有効である。
即ち、本発明の第１の手段は、シリコン（Ｓｉ）より形成された下地基板上に III族窒化物系化合物半導体から成る半導体結晶Ａを成長させる、半導体基板の製造工程において、上記の下地基板の結晶成長面の直下に空洞を設けることにより下地基板の結晶成長面をシリコン（Ｓｉ）より成る薄膜部で構成する薄膜部形成工程と、薄膜部上に半導体結晶Ａよりも融点又は耐熱性が高い晶質材料Ｂより成る反応防止層を積層する反応防止層形成工程と、反応防止層の上に半導体結晶Ａを成長させる結晶成長工程とを設けることである。
【０００８】
ただし、上記の半導体結晶Ａから構成される上記の半導体基板は、単層構造であっても複層構造（多層構造）であっても良い。
また、ここで言う「 III族窒化物系化合物半導体」一般には、２元、３元、又は４元の「Ａｌx Ｇａy Ｉｎ(1-x-y) Ｎ（０≦ｘ≦１，０≦ｙ≦１，０≦ｘ＋ｙ≦１）」成る一般式で表される任意の混晶比の半導体が含まれ、更に、ｐ型或いはｎ型の不純物が添加された半導体も、本明細書の「 III族窒化物系化合物半導体」の範疇とする。
また、上記の III族元素（Ａｌ，Ｇａ，Ｉｎ）の内の一部をボロン（Ｂ）やタリウム（Ｔｌ）等で置換したり、或いは、窒素（Ｎ）の一部をリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等で置換したりした半導体等もまた、本明細書の「 III族窒化物系化合物半導体」の範疇とする。
【０００９】
また、上記のｐ型の不純物としては、例えば、マグネシウム（Ｍｇ）や、或いはカルシウム（Ｃａ）等を添加することができる。
また、上記のｎ型の不純物としては、例えば、シリコン（Ｓｉ）や、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、或いはゲルマニウム（Ｇｅ）等を添加することができる。
また、これらの不純物は、同時に２元素以上を添加しても良いし、同時に両型（ｐ型とｎ型）を添加しても良い。
【００１０】
図１は、本発明の基本概念を例示的に説明する半導体結晶の製造工程における模式的な断面図である。この反応防止層は、Ｓｉと窒化ガリウム系の半導体（半導体結晶Ａ）との反応を防止するためのものであり、この様に、下地基板（Ｓｉ基板）上に窒化ガリウム系の半導体よりも融点又は耐熱性が高い例えばＳｉＣやＡｌＮ等より成る反応防止層（晶質材料Ｂ）を成膜することにより、窒化ガリウム系の半導体（半導体結晶Ａ）を長時間高温で結晶成長させる場合においても、シリコン界面付近に前記の「反応部」が形成されることが無くなる。
【００１１】
また、空洞を形成することにより、シリコン（Ｓｉ基板）の結晶成長面側に薄膜が形成されるので、反応防止層に作用する応力が緩和され、これらの応力は反応防止層にクラックを形成する様には働き難くなり、よって、反応防止層には縦方向に貫通したクラックが発生し難くなる。このため、縦方向に貫通したクラックの無い反応防止層で、下地基板（Ｓｉ基板）と窒化ガリウム系の半導体（半導体結晶Ａ）とをより確実に遮断することができるので、上記の様な「反応部」の発生をより確実に防止することができる。
【００１２】
また、上記の薄膜部或いは空洞により「下地基板と半導体基板の間の格子定数差に基づく応力」が緩和されるため、半導体基板（所望の半導体結晶Ａ）を成長させる際に、成長中の半導体基板に働く不要な応力が抑制されて転位やクラックの発生密度が低減される。
即ち、以上の応力緩和作用により、窒化ガリウム系の半導体（半導体結晶Ａ）には転位が発生し難くなり、また、クラックの発生密度も格段に削減できる。
【００１３】
以上の作用と相乗効果により、上記の「反応部」やクラックの無い、転位密度の十分抑制された高品質の半導体基板（半導体結晶Ａ）を得ることが可能又は容易となる。
【００１４】
また、第２の手段は、上記の第１の手段において、上記の半導体結晶Ａを、組成式が「Ａｌx Ｇａy Ｉｎ(1-x-y) Ｎ（０≦ｘ＜１，０＜ｙ≦１，ｘ＋ｙ≦１）」を満たす III族窒化物系化合物半導体から構成することである。
【００１５】
また、第３の手段は、上記の第１又は第２の手段において、上記の反応防止層を形成する晶質材料Ｂを、炭化シリコン（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、またはスピネル（ＭｇＡｌ2 Ｏ4 ）より構成することである。
【００１６】
また、第４の手段は、上記の第１又は第２の手段において、上記の反応防止層を形成する晶質材料Ｂを、アルミニウム組成比が少なくとも0.３０以上のＡｌＧａＮ、ＡｌＩｎＮ、或いはＡｌＧａＩｎＮより構成することである。
また、更には、晶質材料Ｂとしては、結合力の比較的強固な耐熱性（融点）の高い安定した材料を選択することが望ましい。
【００１７】
また、第５の手段は、上記の第１乃至第４の何れか１つの手段において、上記の反応防止層の膜厚を0.１μｍ以上、２μｍ以下に形成することである。
この厚さが薄過ぎると、膜厚にはムラが伴うため、或いは、反応防止層を形成する上記の晶質材料Ｂも十分には安定な物質ではないため、ガリウム（Ｇａ）若しくは窒化ガリウム（ＧａＮ）とシリコン（Ｓｉ）とを完全には遮断することができなくなる。従って、これらの反応に基づく「反応部（多結晶のＧａＮ）」の形成を防止する効果が十分には得られなくなる。
【００１８】
また、反応防止層の膜厚が厚過ぎると、反応防止層にクラックが入り易くなり、ガリウム（Ｇａ）若しくは窒化ガリウム（ＧａＮ）とシリコン（Ｓｉ）とを完全には遮断することができなくなる。従って、これらの反応に基づく「反応部」の形成を防止する効果が十分には得られなくなる。
また、反応防止層の膜厚が厚過ぎると、その分だけ反応防止層の積層時間や積層材料が余計に必要となるので、生産コスト等の面でも望ましくない。
【００１９】
また、第６の手段は、上記の第１乃至第５の何れか１つの手段の反応防止層形成工程後において、反応防止層の表面に「Ａｌx Ｇａ1-x Ｎ（０＜ｘ≦１）」より成るバッファ層Ｃを形成する工程を設けることである。
【００２０】
ただし、上記のバッファ層Ｃとは、凡そ１１００℃付近で成長するＡｌＮやＡｌＧａＮ等の半導体層のことであり、このバッファ層Ｃとは別に、更に、上記のバッファ層Ｃと略同組成（例：ＡｌＮや、ＡｌＧａＮ）の中間層（以下、単に「バッファ層」と言う場合がある。）を目的の半導体基板（半導体結晶Ａ）中に、周期的に、又は他の層と交互に、或いは、多層構造が構成される様に積層しても良い。
【００２１】
これらのバッファ層（或いは、中間層）の積層により、格子定数差に起因する半導体基板（成長層）に働く応力を緩和できる等の従来と同様の作用原理により、結晶性を向上させることが可能となる。
また、この様な作用・効果は、反応防止層を構成する晶質材料Ｂが炭化シリコン（ＳｉＣ）等の場合に、特に顕著である。即ち、この場合には、反応防止層の上にバッファ層Ｃを成膜することがより望ましい。
【００２２】
また、第７の手段は、上記の第６の手段において、バッファ層Ｃの膜厚を0.01μｍ以上、１μｍ以下に形成することである。より望ましくは、0.02μｍ以上、0.５μｍ以下が良い。
【００２３】
この膜厚が厚過ぎると、クラックが発生し易くなり、また、製造時間、材料などの面でもコストアップにつながり望ましくない。また、この膜厚を薄くし過ぎると、略均一にバッファ層を成膜することが困難となる。このため、バッファ層の成膜ムラ（十分に成膜されない部位）が生じ易くなり、結晶性にもムラが生じ易くなるので望ましくない。
【００２４】
また、第８の手段は、上記の第１乃至第７の何れか１つの手段において、半導体結晶Ａと下地基板とを冷却または加熱することにより半導体結晶Ａと下地基板との熱膨張係数差に基づく応力を発生させ、この応力を利用して空洞の側壁を破断することにより半導体結晶Ａと下地基板とを分離する分離工程を設けることである。
【００２５】
例えば、半導体基板（半導体結晶Ａ）を十分に厚くすれば、内部応力または外部応力が上記の空洞の側壁に集中的に作用し易くなる。その結果、特にこれらの応力は、空洞の側壁に対する剪断応力等として作用し、この応力が大きくなった時に、薄膜部が剥離する。
従って、この応力を利用すれば、容易に下地基板と半導体基板とを分離することが可能となる。また、上記の「空洞」が大きく形成される程、空洞の側壁に応力（剪断応力）が集中し易くなる。
即ち、上記の第９の手段によれば、上記の応力を容易に生成することができるため、半導体結晶Ａと下地基板とを容易に分離することができる。
【００２６】
尚、下地基板と半導体基板とを分離（剥離）する際に、半導体基板側に下地基板の一部（薄膜部や空洞の側壁の破断残骸など）が残っても良い。即ち、上記の分離工程は、これらの材料の一部を皆無とする様な各材料の完全な分離を前提（必要条件）とするものではない。
この様な破断残骸等の除去は、必要に応じてラッピングやエッチング等の周知の手段を用いて実施することができる。
【００２７】
また、第９の手段は、上記の第１乃至第８の何れか１つの手段の結晶成長工程において、半導体結晶Ａを５０μｍ以上積層することである。
この厚さが厚い程、半導体基板（半導体結晶Ａ）に対する引っ張り応力が緩和されて、半導体基板の転位やクラックの発生密度を減少でき、同時に半導体基板を強固にできるため、上記の応力を上記の側壁に集中させ易くなる。
【００２８】
また、薄膜部の厚さは、２０μｍ以下が望ましい。この厚さが薄い程、半導体基板（半導体結晶Ａ）に対する引っ張り応力が緩和されて、半導体基板の転位やクラックの発生密度が減少する。ただし、薄膜部の厚さを0.02μｍ未満とすると、薄膜部の強度に問題が生じ、高い生産性を維持することが難しくなる。したがって、製造する結晶成長基板の品質と生産性を確保するためには、薄膜部の厚さは、0.02μｍ以上２０μｍ以下が望ましい。
【００２９】
また、相対的には、結晶成長させる目的の半導体結晶の厚さは、薄膜部の厚さと略同等以上とすることが望ましい。この様な設定により、所望の半導体結晶に対する応力が緩和され易くなり、転位やクラックの発生を従来よりも大幅に抑制することが可能となる。この応力緩和効果は、目的の半導体結晶を相対的に厚くする程大きくなる。また、この応力緩和効果は、薄膜部の厚さ等にも依存するが、薄膜部の厚さが２０μｍ以下の場合には、約５０〜２００μｍ程度で略飽和する。
【００３０】
また、第１０の手段は、上記の第１乃至第９の何れか１つの手段の薄膜部形成工程において、下地基板を構成するシリコン結晶に、上方が開いた空洞を物理的又は化学的エッチング処理により設ける凹部形成工程を設け、１０００℃〜１３５０℃の熱処理に基づく下地基板の表面付近のマイグレーション作用により、空洞及び薄膜部を形成することである。
【００３１】
また、第１１の手段は、上記の第１乃至第９の何れか１つの手段の薄膜部形成工程において、薄膜部を提供するシリコン結晶にイオンを注入するイオン注入工程と、下地基板の薄膜部以外の部分を構成するシリコン結晶に、上方が開いた空洞を物理的又は化学的エッチング処理により設ける凹部形成工程と、熱処理により、薄膜部を凹部に接合する接合工程と、イオンの注入部を分離境界面として薄膜部を剥離する剥離工程とを設けることである。
【００３２】
本発明の「薄膜部形成工程」は、少なくとも、上記の第１０又は第１１の手段により、十分に具体的に実施することが可能又は容易である。ただし、本発明の「薄膜部形成工程」は、これらの手段に限定して実施しなければならないものではなく、その他の任意の適当な方法により実施しても良い。その様な場合においても、本発明の作用・効果を一定以上に得ることが可能である。
【００３３】
また、第１２の手段は、上記の第１乃至第１１の何れか１つの手段の薄膜部形成工程において形成される上記の空洞の高さを0.１μｍ以上、１０μｍ以下とすることである。より望ましくは、この空洞の高さは0.５〜５μｍ程度が良い。
この値が大き過ぎると、空洞を構成する穴、溝、又は空洞を支える柱の形成が強度的に不安定となるか、或いは、加工が徐々に困難又は非効率となるので、望ましくない。また、加工時間も長くなり生産性が向上しない。
また、この値が小さ過ぎると、薄膜部が空洞の底面と結合し易くなり、確実に空洞を形成できなくなるので、望ましくない。
【００３４】
また、II族窒化物系化合物半導体素子において、上記の第１乃至第１２の何れか１つの手段により製造された半導体基板を結晶成長基板として備えても良い。
これによれば、結晶性が良質で、内部応力の少ない半導体より、 III族窒化物系化合物半導体素子を製造することが可能又は容易となる。
【００３５】
また、上記の第１乃至第１２の何れか１つの手段により製造された半導体基板を結晶成長基板として用いた結晶成長により III族窒化物系化合物半導体素子を製造しても良い。  これによれば、結晶性が良質で、内部応力の少ない半導体より、 III族窒化物系化合物半導体素子を製造することが可能又は容易となる。
以上の本発明の手段により、前記の課題を効果的、或いは合理的に解決することができる。
【００３６】
【発明の実施の形態】
本発明を実施するに当り、次の中から個々の製造条件をそれぞれ任意に選択しても良い。また、これらの各製造条件は、任意に組み合わせても良い。
まず、最初に、III族窒化物系化合物半導体層を形成する方法としては、有機金属気相成長法（MOCVD又はMOVPE）が好ましい。しかしながら、分子線気相成長法（MBE）、ハライド気相成長法（Halide VPE）、液相成長法（LPE）等を用いても良く、また、各層を各々異なる成長方法で形成しても良い。
【００３７】
また、バッファ層については、格子不整合を是正する等の理由から、結晶成長基板中、或いは下地基板等に形成することが好ましい。
特に、半導体基板（半導体結晶Ａ）中にバッファ層（前記の中間層）を積層する場合、これらのバッファ層としては、低温で形成させたIII族窒化物系化合物半導体AlxGayIn1-x-yN（0≦x≦1, 0≦y≦1, 0≦x+y≦1）、より好ましくはAlxGa1-xN（0≦x≦1）を用いることができる。このバッファ層は単層でも良く、組成等の異なる多重層としても良い。バッファ層の形成方法は、380〜420℃の低温で形成するものでも良く、逆に1000〜1180℃の範囲で、ＭＯＣＶＤ法で形成しても良い。また、ＤＣマグネトロンスパッタ装置を用いて、高純度金属アルミニウムと窒素ガスを原材料として、リアクティブスパッタ法によりAlNから成るバッファ層を形成することもできる。
【００３８】
同様に一般式AlxGayIn1-x-yN（0≦x≦1, 0≦y≦1, 0≦x+y≦1、組成比は任意）のバッファ層を形成することができる。更には蒸着法、イオンプレーティング法、レーザアブレーション法、ＥＣＲ法を用いることができる。物理蒸着法によるバッファ層は、200〜600℃で行うのが望ましい。さらに望ましくは300〜600℃であり、さらに望ましくは350〜450℃である。これらのスパッタリング法等の物理蒸着法を用いた場合には、バッファ層の厚さは、100〜3000Åが望ましい。さらに望ましくは、100〜400Åが望ましく、最も望ましくは、100〜300Åである。
【００３９】
多重層としては、例えばAlxGa1-xN（0≦x≦1）から成る層とGaN層とを交互に形成する、組成の同じ層を形成温度を例えば600℃以下と1000℃以上として交互に形成するなどの方法がある。勿論、これらを組み合わせても良く、多重層は３種以上のIII族窒化物系化合物半導体AlxGayIn1-x-yN（0≦x≦1, 0≦y≦1, 0≦x+y≦1）を積層しても良い。一般的には緩衝層は非晶質であり、中間層は単結晶である。緩衝層と中間層を１周期として複数周期形成しても良く、繰り返しは任意周期で良い。繰り返しは多いほど結晶性が良くなる。
【００４０】
バッファ層及び上層のIII族窒化物系化合物半導体は、III族元素の組成の一部は、ボロン(B)、タリウム(Tl)で置き換えても、また、窒素(N)の組成一部をリン(P)、ヒ素(As)、アンチモン(Sb)、ビスマス(Bi)で置き換えても本発明を実質的に適用できる。また、これら元素を組成に表示できない程度のドープをしたものでも良い。例えば組成にインジウム(In)、ヒ素(As)を有しないIII族窒化物系化合物半導体であるAlxGa1-xN（0≦x≦1）に、アルミニウム(Al)、ガリウム(Ga)よりも原子半径の大きなインジウム(In)、又は窒素(N)よりも原子半径の大きなヒ素(As)をドープすることで、窒素原子の抜けによる結晶の拡張歪みを圧縮歪みで補償し結晶性を良くしても良い。
【００４１】
この場合はアクセプタ不純物がIII族原子の位置に容易に入るため、ｐ型結晶をアズグローンで得ることもできる。このようにして結晶性を良くすることで本願発明と合わせて更に貫通転位を１００乃至１０００分の１程度にまで下げることもできる。バッファ層とIII族窒化物系化合物半導体層とが２周期以上で形成されている基底層の場合、各III族窒化物系化合物半導体層に主たる構成元素よりも原子半径の大きな元素をドープすると更に良い。なお、発光素子として構成する場合は、本来III族窒化物系化合物半導体の２元系、若しくは３元系を用いることが望ましい。
【００４２】
ｎ型のIII族窒化物系化合物半導体層を形成する場合には、ｎ型不純物として、Si、Ge、Se、Te、C等IV族元素又はVI族元素を添加することができる。また、ｐ型不純物としては、Zn、Mg、Be、Ca、Sr、Ba等II族元素又はIV族元素を添加することができる。これらを複数或いはｎ型不純物とｐ型不純物を同一層にドープしても良い。
【００４３】
横方向エピタキシャル成長を用いてIII族窒化物系化合物半導体層の転位を減じることも任意である。この際、マスクを用いるもの、エッチングにより段差を埋めるもの任意の方法を取ることができる。
【００４４】
エッチングマスクは、多結晶シリコン、多結晶窒化物半導体等の多結晶半導体、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化チタン(TiOX)、酸化ジルコニウム(ZrOX)等の酸化物、窒化物、チタン(Ti)、タングステン(W)のような高融点金属、これらの多層膜をもちいることができる。これらの成膜方法は蒸着、スパッタ、ＣＶＤ等の気相成長法の他、任意である。
【００４５】
エッチングをする際には、反応性イオンビームエッチング（ＲＩＢＥ）が望ましいが、任意のエッチング方法を用いることができる。基板面に垂直な側面を有する段差を形成するのでないものとして、異方性エッチングにより例えば段差の底部に底面の無い、断面がＶ字状のものを形成しても良い。
【００４６】
III族窒化物系化合物半導体にＦＥＴ、発光素子等の半導体素子を形成することができる。発光素子の場合は、発光層は多重量子井戸構造（ＭＱＷ）、単一量子井戸構造（ＳＱＷ）の他、ホモ構造、ヘテロ構造、ダブルヘテロ構造のものが考えられるが、ｐｉｎ接合或いはｐｎ接合等により形成しても良い。
【００４７】
以下、本発明を具体的な実施例に基づいて説明する。ただし、本発明は以下に示す実施例に限定されるものではない。
（第１実施例）
以下、本発明の実施例における半導体結晶（結晶成長基板）の製造手順の概要を例示する。
【００４８】
〔１〕薄膜部形成工程
本製造工程は、下地基板を構成するシリコン結晶に、上方が開いた空洞を物理的又は化学的エッチング処理により設ける凹部形成工程を設け、更にその後、１０００℃〜１２００℃の熱処理に基づく下地基板の表面付近のマイグレーション作用により、空洞及び薄膜部を形成するものである。
【００４９】
（ａ）シリコン基板上の凹部形成
Ｓｉ（１１１）基板にプラズマＣＶＤ装置を用いて、ＳｉＯ2 膜を約１μｍ成膜し、ＳｉＯ2 膜の一部とＳｉ基板とをフォトリソグラフィーとＲＩＥによりパターンニング及びエッチングして、Ｓｉ（１１１）基板表面に直径約0.８μｍ、深さ約３μｍの穴を多数1.２μｍ周期（間隔）で作製する。
その後、上記のＳｉＯ2 膜をＢ−ＨＦで除去する。
【００５０】
（ｂ）マイグレーション
次に、この凹部が形成されたＳｉ基板をＨ2 雰囲気中で、１１００℃で熱処理することによって、基板表面でＳｉ原子をマイグレーションさせて、膜厚約１μｍの薄膜部（メンブレン）を凹部上方に形成する。即ち、この薄膜部Ｄ１で上記の凹部の上方を閉じることにより、図１に例示される様な多数の空洞を形成する。その後、得られた基板を１１５０℃でｗｅｔ酸化させることにより、表面をＳｉＯ2 に変化させ、残るＳｉ薄膜部の膜厚を0.１μｍ程度にする。
【００５１】
（ｃ）洗浄
その後、上記のＳｉＯ2 膜をバッファードフッ酸で除去する。
以上の工程（ａ）〜（ｃ）により、図１に例示する様な空洞と薄膜部Ｄ１を有するＳｉ基板Ｄを製造した。
【００５２】
〔２〕反応防止層形成工程
本反応防止層形成工程は、上記の薄膜部Ｄ１を有する下地基板（Ｓｉ基板Ｄ）上に反応防止層を積層する製造工程である。
本反応防止層形成工程では、まず最初に、Ｓｉ（１１１）基板の結晶成長面（薄膜部Ｄ１）上に気相成長法（ＭＯＶＰＥ）により、約１１００℃で窒化アルミニウム（ＡｌＮ）より成る反応防止層Ｂを約１μｍ成膜する。
【００５３】
〔３〕結晶成長工程
その後、本結晶成長工程では、上記の反応防止層Ｂの上に、半導体結晶Ａ（ＧａＮ）が２００μｍ程度の厚膜に成長するまでの成長工程を有機金属化合物気相成長法（ＭＯＶＰＥ法）に従って実施する。
尚、本結晶成長工程では、アンモニア(NH3) ガス、キャリアガス(H2,N2) 、トリメチルガリウム(Ga(CH3)3)ガス（以下「TMG 」と記す）、及びトリメチルアルミニウム(Al(CH3)3 ）ガス（以下「TMA 」と記す）を用いる。
【００５４】
上記の反応防止層Ｂの上に、ＭＯＶＰＥ法に従って、ＧａＮ層（半導体結晶Ａ）を約２００μｍ程度結晶成長させた。このＭＯＶＰＥ法におけるＧａＮ層の結晶成長速度は、凡そ３０μｍ／Ｈｒ程度である。
【００５５】
〔４〕分離工程
（ａ）上記の結晶成長工程の後、アンモニア（NH3)ガスを結晶成長装置の反応室に流したまま、下地基板（Ｓｉ基板）を有するウエハを略常温まで冷却する。この時の冷却速度は、概ね「−５０℃／ｍｉｎ〜−５℃／ｍｉｎ」程度とすれば良い。
【００５６】
（ｂ）その後、これらを結晶成長装置の反応室から取り出すと、下地基板（Ｓｉ基板）から剥離したＧａＮ結晶（半導体結晶Ａ）が得られた。ただし、この結晶は、ＧａＮ層（半導体基板）の裏面に、薄膜部Ｄ１や上記の空洞の側壁の破断残骸とが残留したままのものである。
【００５７】
〔５〕残骸除去工程
上記の分離工程の後、ラッピング処理により、ＧａＮ結晶の裏面に残ったＳｉより成る薄膜部Ｄ１や上記の空洞の側壁の破断残骸を除去する。
ただし、本残骸除去工程は、フッ酸に硝酸を加えた混合液等を用いたエッチング処理により実施しても良い。また、反応防止層Ｂまでを除去しても良い。
【００５８】
以上の製造方法により、膜厚約２００μｍの結晶性の非常に優れた良質のＧａＮ結晶（ＧａＮ層）、即ち、下地基板から独立した所望の半導体基板（半導体結晶Ａ）を得ることができる。
即ち、以上の半導体結晶の製造方法により、従来よりも結晶性に優れた、ＧａＮ多結晶（反応部）やクラックのない窒化ガリウム（ＧａＮ）の単結晶を得ることができる。
【００５９】
従って、この様な良質の単結晶を、例えば結晶成長基板等の半導体発光素子の一部として用いれば、発光効率が高いか、或いは駆動電圧が従来よりも抑制された、高品質の半導体発光素子や半導体受光素子等の半導体製品を製造することが可能又は容易となる。
また、この様な良質の単結晶を用いれば、光素子のみならず、耐圧性の高い半導体パワー素子や高い周波数まで動作する半導体高周波素子等の所謂半導体電子素子の製造も、可能又は容易にすることができる。
【００６０】
尚、反応防止層形成工程と結晶成長工程との間に、格子定数不整合を是正する目的で、１０００℃〜１１８０℃程度の高温で結晶成長を行うバッファ層形成工程を設けても良い。
【００６１】
また、上記の実施例では、図１に例示した様に、下地基板の結晶成長面の近傍に多数の空洞を設けることで、下地基板の薄膜部を形成しているが、これらは一連の空洞から形成しても良い。従って、例えば、１本の管状のトンネル型の空洞を細長く渦巻き状に緻密に形成することにより、本発明の空洞を形成しても良い。前述の図１は、そのように構成された空洞を持つ下地基板の断面図として解釈することも可能である。
即ち、下地基板の薄膜部を形成することを目的とした空洞の形成形態については、一般に、その形状、大きさ、間隔、配置、配向等は任意である。
【００６２】
（第２実施例）
本第２実施例は、上記の第１実施例の薄膜部形成工程を以下の「薄膜部形成工程」に置き換えたものであり、その他の工程については特段変更する必要のないものである。
以下、本実施例では、上記の第１実施例とは方法が相異なる「薄膜部形成工程」についてのみ説明する。
【００６３】
〔１〕薄膜部形成工程
本製造工程は、薄膜部を提供するシリコン結晶にイオンを注入するイオン注入工程と、下地基板の薄膜部以外の部分を構成するシリコン結晶に、上方が開いた空洞を物理的又は化学的エッチング処理により設ける凹部形成工程と、熱処理により薄膜部を凹部に接合する接合工程と、イオンの注入部を分離境界面として薄膜部を剥離する剥離工程により、空洞及び薄膜部を形成するものである。
【００６４】
（ａ）イオン注入工程
薄膜部Ｄ１を提供するシリコン結晶（Ｓｉ（１１１）基板）に、水素イオンを入射エネルギー４ｋｅＶ、ドーズ量２×１０16〜１×１０17〔cm-2〕で注入する。
図２は、本第２実施例における、イオンが注入される深さに対する注入イオン数（密度）を例示したグラフである。本図からも判る様に、シリコン結晶のイオン注入面の近傍には、イオン密度が局所的に高いイオン注入層が形成される。
【００６５】
（ｂ）凹部形成工程
一方、別のＳｉ（１１１）基板（図１の符号Ｄに相当）にプラズマＣＶＤ装置を用いて、ＳｉＯ2 膜を約１μｍ成膜し、ＳｉＯ2 膜の一部とＳｉ基板とをフォトリソグラフィーとＲＩＥによりパターンニング及びエッチングして、Ｓｉ基板表面に直径約0.６μｍ、高さ約３μｍの柱を多数約２μｍ周期（間隔）で作成する。
【００６６】
（ｃ）接合工程
次に、上記の薄膜部Ｄ１を提供するシリコン結晶のイオン注入面を上記のＳｉ基板表面の多数の柱に対して垂直に接合する。
【００６７】
（ｄ）剥離工程
５００℃で熱処理することにより、イオン注入部で上記の薄膜部Ｄ１を提供するシリコン結晶を分離させ、上方に薄膜部Ｄ１で閉じられた空洞を形成する。
【００６８】
以上の工程（ａ）〜（ｄ）により、図１に例示する様な空洞と薄膜部Ｄ１を有するＳｉ基板Ｄを製造した。
【００６９】
以下、上記の第２実施例の実施形態の変形可能な範囲に付いて例示する。
例えば、水素イオン（Ｈ+ ）の代わりに（Ｈｅ+ ）を用いても、上記の第２実施例と略同様の作用・効果を得ることができる。
【００７０】
また、水素イオンのドーズ量は、下地基板の材質等にも依存するが、概ね１×１０15〔／cm2 〕〜１×１０20〔／cm2 〕の範囲において有効で、この条件下において上記と略同様の作用・効果を得ることができる。より望ましくは、水素イオンのドーズ量は、３×１０15〜１×１０17〔／cm2 〕程度が良く、更に望ましくは、８×１０15〜２×１０16〔／cm2 〕程度が良い。
【００７１】
また、この値が小さ過ぎると、薄膜部Ｄ１を提供するシリコン結晶から薄膜部Ｄ１を確実に分離させることが困難となる。また、この値が大き過ぎると、薄膜部Ｄ１へのダメージが大きくなり、下地基板から薄膜部Ｄ１を略一様な厚さで綺麗につながった形状に分離させることが困難となる。
【００７２】
また、入射エネルギーを可変として、下地基板から分離する薄膜部の厚さを制御することも可能である。図３に、イオンの注入エネルギーに対するイオンが注入される深さ（最大密度の深さｈ）の測定結果を例示する。例えば、この様に、イオンが注入される深さ（最大密度の深さｈ）は、イオンの注入エネルギーに略比例するので、入射エネルギー（加速電圧）を調整することにより、薄膜部の厚さを適当に制御することができる。
【００７３】
また、イオン注入後に熱処理を行うことにより、予めイオン注入層における部分的な破断部（ボイド）を形成すると同時に、イオン照射によってダメージを受けた下地基板のイオン注入部の結晶性を回復させることができる。
また、空洞形成時の薄膜部Ｄ１に対する熱処理により、その上に成長する半導体の結晶性を向上させることができる。
【００７４】
また、薄膜部Ｄ１の厚さは、２０μｍ以下が望ましい。この厚さが薄い程、目的の半導体結晶に対する引っ張り応力が緩和されて、転位やクラックの発生密度が減少する。従って、より望ましくは、薄膜部の厚さは２μｍ以下が良く、更に望ましくは２００ｎｍ以下が良い。これらの値を実現するためには、前述の図３などに従って、注入イオン数のピークがこの程度の深さになる様にイオンの注入エネルギー（加速電圧）を調整すれば良い。
ただし、イオン注入層が厚くなってしまうと、薄膜部の厚さを制御し難くなるため、イオン注入層の厚さ等にも注意を要する。
【００７５】
イオン注入層の厚さは、厳密には定義できないが、例えば図２の注入イオン数のピーク値に対する半値幅等が１つの目安になり得る。上記の薄膜部の厚さは、このイオン注入層の厚さを薄くする程制御し易くなる。
従って、イオンの注入エネルギー（加速電圧）を極力一定値に保つ等の手段が、薄膜部の厚さを正確に制御する上で有効となる。
【００７６】
尚、上記の第１実施例以降の各実施例において、反応防止層を形成する晶質材料Ｂとしては、Ａｌx Ｇａ1-x Ｎ（０＜ｘ＜１）等を用いても良い。これらの晶質材料Ｂでも、上記の実施例と略同様の作用・効果が得られる。より一般には、反応防止層を形成する晶質材料Ｂとして、炭化シリコン（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、スピネル（ＭｇＡｌ2 Ｏ4 ）、或いは、アルミニウム組成比が少なくとも0.３０以上のＡｌＧａＮ、ＡｌＩｎＮ又はＡｌＧａＩｎＮを用いることができる。
【００７７】
また、目的の半導体基板を形成する半導体結晶Ａは、窒化ガリウム（ＧａＮ）に限定されるものではなく、前記の一般の「 III族窒化物系化合物半導体」を任意に選択することができる。
また、目的の半導体基板（半導体結晶Ａ）は、多層構造を有するものとしても良い。
【００７８】
即ち、本発明は、下地基板や目的の半導体結晶の種類（材質）に特段の制限が無く、前述の下地基板及び半導体結晶の各材料同士の任意の組み合わせを含め、公知或いは任意の種類のヘテロエピタキシャル成長に適用することができる。
【００７９】
また、上記の実施例においては、有機金属化合物気相成長法（ＭＯＶＰＥ法）を用いたが、本発明の結晶成長は、ハライド気相成長法（ＨＶＰＥ法）等によっても実施可能である。
【００８０】
更に、上記の実施例では、下地基板を分離し、残骸除去を行った上で半導体結晶Ａを半導体素子の結晶成長基板として用いる方法を例示したが、これらの分離や残骸除去を行う工程は、半導体素子自身の半導体層を積層した後に実施しても良いし、或いは、特に分離工程等を実施しないまま、半導体素子として利用しても良い。
【図面の簡単な説明】
【図１】  本発明の基本概念を例示的に説明する半導体結晶の製造工程における模式的な断面図。
【図２】  イオンが注入される深さに対する注入イオン数（密度）を例示するグラフ。
【図３】  イオンの注入エネルギーに対するイオンが注入される深さ（最大密度の深さｈ）を例示するグラフ。
【図４】  Ｓｉ基板（下地基板）上に結晶成長した従来の半導体結晶を例示する模式的な断面図。
【符号の説明】
Ａ  …  半導体結晶（目的の半導体基板）
Ｂ  …  反応防止層（晶質材料）
Ｄ  …  シリコン基板（下地基板）
Ｄ１…  シリコン基板Ｄの薄膜部
【図１】
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【図２】
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【図３】
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【図４】
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