(57)【特許請求の範囲】
【請求項１】
送信装置(500)から外部通信路(530)を介してインターコネクトされて送信装置からの入力を受信し、次段に接続される次段処理回路(700)へ出力を転送する、受信装置(600)であって、
ビット誤りを含み得る所定のビット長さの受信パケットの入力を受けて、当該受信パケットからヘッダに相当するビット部分を検出する回路(610)と、
前記受信パケットのビット全体もしくは前記受信パケットからヘッダに相当するビット部分を除いたビット部分を復号して誤りを検出し、誤りを検出した場合には、Invalidation信号を生成するInvalidation生成回路(623)と、当該誤りが検出された受信パケットをその誤り訂正するために必要な時間だけ保持することができるバッファ(621)を含む、復号回路(620)と、
前記受信パケットを、当該受信パケットの受信を終了することなく、復号しないでそのまま次段の次段処理回路に投機的に転送する状態にするか、それとも当該復号回路によって復号した後に転送する状態にするかを、Invalidation信号を使って選択することが可能な出力選択回路(630)と、
を有し、
前記受信パケットがそのまま次段に投機的に転送される復号レイテンシがゼロである状態（状態１）と、前記受信パケットが復号後に次段に転送される復号レイテンシが有限である状態（状態２）の２つの状態を持ち、初期状態は前記状態１であり、誤りの検出・訂正に伴い前記状態２に遷移し、状態２からは、前記バッファに受信パケットがなくなったことにより前記状態１に遷移する
受信装置(600)。
【請求項２】
請求項１の受信装置に接続されて、出力選択回路から転送される出力を受信する次段処理回路(700)であって、
２つ以上のサイクルにわたって転送されてきた出力データを一時的に保持するinput 
queue(710)と、
複数の出力データを並列化して再構成するパケット再構成回路(720)と、
Invalidation信号により、前記パケット再構成回路で再構成されたデータを出力するかどうかを決定するInvalidation除去回路(723)と、
を有する次段処理回路(700)。
【請求項３】
送信装置(500)から外部通信路(530)を介してインターコネクトされて送信装置からの入力を受信し、次段に接続される次段処理回路(700)へ出力を転送する、受信装置(600)であって、
ビット誤りを含み得る所定のビット長さの受信パケットの入力を受けて、当該受信パケットからヘッダに相当するビット部分を検出する回路(610)と、
前記受信パケットのビット全体もしくは前記受信パケットからヘッダに相当するビット部分を除いたビット部分を復号して誤りを検出し、誤りを検出した場合には、Invalidation信号を生成するInvalidation生成回路(623)と、当該誤りが検出された受信パケットをその誤り訂正するために必要な時間だけ保持することができるバッファ(621)を含む、復号回路(620)と、
前記受信パケットを、当該受信パケットの受信を終了することなく、復号しないでそのまま次段の次段処理回路に投機的に転送する状態にするか、それとも当該復号回路によって復号した後に転送する状態にするかを、Invalidation信号を使って選択することが可能な出力選択回路(630)とを有する
受信装置(600)を、
前記受信パケットがそのまま次段に投機的に転送される復号レイテンシがゼロである状態（状態１）と、前記受信パケットが復号後に次段に転送される復号レイテンシが有限である状態（状態２）の２つの状態を持ち、初期状態は前記状態１であり、誤りの検出・訂正に伴い前記状態２に遷移し、状態２からは、前記バッファに受信パケットがなくなったことにより前記状態１に遷移する、ように制御する方法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、計算機の電気／光インターコネクトの信頼性を向上させるための誤り訂正に関し、より詳しくは、誤りがない場合のレイテンシ(latency)に影響を与えることなく実装する方法として、高性能・高信頼性の計算機用インターコネクト技術を、送信装置と受信装置との「外部」の間でデータ伝送が行われる「通信装置」において実現することに関する。
【背景技術】
【０００２】
半導体技術の進歩により、計算機の扱うデータ量と処理速度は指数関数的に増大しているが、システムのライフサイクルの間での誤り率・故障率を一定に保つためには信頼性の確保がますます重要となってきている。この信頼性を確保する重要な技術の一つに、高度な数学を駆使して伝送経路でのノイズ等さまざまな要因による誤りをある一定範囲で訂正する誤り訂正符号と呼ばれる分野が存在する。この分野の基本知識については、例えば、非特許文献１が参照できる。中でも、一定の長さのデータ（符号長と呼ばれる）のなかのビット単位で誤りを訂正するハミング符号・ＢＣＨ符号や、ビットを数個程度集めたシンボル単位で訂正を行うＲＳ（リードソロモン）符号が良く知られている。最近は、ターボ符号やLow Density Parity Check（ＬＤＰＣ）符号などの軟判定を用いた繰り返し復号により、Shannon限界に迫る誤り訂正が可能になってきている。
【０００３】
図１は従来の方式に沿って、誤り訂正とリトライを併用するHybridARQを用いた既存のリンクのブロックダイアグラムの１例を示す図である。送信装置１００内の符号化回路１１０から外部通信路１３０を介して受信装置２００がインターコネクトされる。すなわち、受信装置２００は送信装置１００からの入力を受信し、通信路２２５を介して次段に接続された次段処理回路３００へ出力を転送する。受信装置２００内部にはヘッダ検出回路２１０と復号回路２２０を含む。復号回路２２０内にはバッファ２２１を含む。復号回路２２０からは、ライン２２９を介して次段処理回路３００へ訂正不可能誤り検出を表す信号を送ることができる。なお、送信装置１００に付加されているバッファ１２０の意味については後述する。
【０００４】
このような誤り訂正を高速・低レイテンシで行うことは、既存の記憶装置・通信装置への誤り訂正の応用に加えて、高速の電気／光インターコネクト分野での応用においてきわめて重要である。一般に、「インターコネクト」の物理層の高性能化は、コネクション数（バス幅）の増加と１信号ラインあたりの転送レートの増加という二つの局面から進んできた。しかし、コネクション数の増大は、製造技術と並んで、入出力回路間・伝送ライン間のFar-endならびにNear-endのクロストークにより制限されてしまう。現状の光インターコネクト技術は、伝送ライン間のクロストークの削減には有効であるが、入出力回路間のクロストークの削減の効果には限界があると思われる。また、データ転送の高速化に伴い、さまざまな要因によって信号中の誤りは増加してしまう。従って、高性能で高信頼性のインターコネクトを実現するためには、強力な誤り訂正符号を用いることが重要となってくるが、信頼性を付加することによって、システムの性能への負の影響を極力減らす必要となってくる。しかしながら、訂正する誤り数が増大することにより、特に、復号の回路の性能がボトルネックとなってくる。
【０００５】
一般に、受信装置内の復号回路は、
（１）シンドローム計算に伴う誤り検出
（２）誤りがあった場合の誤り値の計算
（３）バッファに保持された受信データを、計算された誤り値を使って訂正
という（１）〜（３）の３ステップから構成される。ところが、図１に示すような既存の方式では、誤り訂正に必要な復号レイテンシが受信装置２００全体のレイテンシとしてそのまま見えてしまう。発明者の一連の高速・低レイテンシの復号方式の研究（非特許文献２、非特許文献３）は、復号回路２２０自身の（１）〜（３）の個々のレイテンシを復号回路２００内部の並列度を向上させることにより小さくするといった観点で有効なものであったが、それでも、復号スループットをあげるためにパイプライン段数を増やすとレイテンシは増大してしまう。また、付加するパリティビットの割合を低減させる（符号化率を向上させる）観点からは符号長を通信路１３０のバス幅よりも長くすることが効果的であるが（この場合、「ヘッダ検出回路」２１０が必要となってくる）、  一般的な方法で、符号長の増大によるシンドローム計算のまつわる誤り検出時のレイテンシ（（１））の増大を避けることは難しかった。
【０００６】
例えば、復号回路２２０での誤りビット数によるレイテンシの変化を吸収する方式として、フロー制御を用いて復号レイテンシの可変性に効果的に対応する方法も検討されたが、（２）と（３）とのレイテンシの削減には効果を発揮できたが、シンドローム計算による復号レイテンシ（１）をなくすことはできない。また、CPUとL1,L2キャッシュを用いた特定のシステム構成においては、L2での誤り訂正にまつわる（１）のレイテンシを隠すことが検討されたが（特許文献１）、リトライのためのバッファとしてL1のような外部にメモリのある構成を対象としている点があり、また、CPU内部にInvalidation信号を直接送りつけて内部回路をFlushする必要があったため、適用範囲は限られていた。
【０００７】
通信分野では、送信側・受信側のSoftware stackでのレイテンシが大きく、誤り訂正のレイテンシへの要求はコンピュータ「内部」のインターコネクトほど強くはないので、既存技術では、例えば、ターボ復号等くり返し復号でのレイテンシをむしろ一定にする方式が考案されているような状況であった（特許文献２）。
【特許文献１】米国特許第５６０４７５３号
【特許文献２】特開２００２−７６９２７号
【非特許文献１】1. T. R. N. Rao and E. Fujiwara, Error-Control Coding for Computer Systems, Prentie Hall 1989.
【非特許文献２】Y..Katayama and S. Morioka, "One-shot Reed-Solomon Decoding for High-performance Dependable Systems," IEEE International Symposium on Fault-Tolerant Computing (FTCS), pp. 390-399, June 2000.
【非特許文献３】T. Yamane and Y. Katayama, "An Ultra-Fast Reed-Solomon Decoder Soft-IP with 8-error Correcting Capability," IEEE International Conference on Acoustics Speech and Signal Processing (ICASSP), vol. II,  pp. 297-300, April 2003.
【非特許文献４】J. M.Tendler, S. Dodson, S. Fields, H. Le, and B. Sinharoy, "POWER4 System Microarchitecture," IBM Technical white paper, Oct. 2001.
【非特許文献５】E. Yuceturk, S. C. Esener, D. Huang, and T. Sze, "Comparative study of very short distance electrical and optical interconnects based on channel characteristics," OWA3-1.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
IBM(IBM Corporationの商標)は、性能向上の観点から必要とされる外部バスクロック周波数の増大によりデータ転送誤りが増加してしまうことを抑えるために、Power4(IBM Corporationの商標)からCPUの外部バスに１ビット誤り訂正・２ビット誤り検出能力をもつ誤り訂正符号を採用した（非特許文献４）。誤り訂正符号は、信頼性を高めるだけではなく、バスのリトライサイクルをなくす、もしくは低減することにより、誤りの発生によるシステム性能の影響を低減することができる。一方、今後は、更なるインターコネクトの高速化に伴って、ハミング符号のような比較的簡単な１ビット誤り訂正符号からより訂正能力の高い誤り訂正方式が必要となると予想される。しかしながら、従来技術での方式では、より訂正能力の高い符号のインターコネクトへの採用は、復号にともなうレイテンシの増大により、システムの性能に負の影響を与えることも事実である。
【０００９】
Workloadが極端に高くない一般的な状態で、レイテンシの増加がシステム設計に与える影響を評価するために、Queuing理論から導出されたLittle's lawと呼ばれる法則が存在する。
Concurrency = Throughput * Latency
例えば、Throughputを２倍にしたことにより、信頼性を確保する観点から強力な誤り訂正符号を使用してLatencyが増大してしまうと、ConcurrencyがThroughputの増大以上に増加しないとシステムのバランスは取れない。しかしながら、Concurrencyは、アルゴリズム、CPUの設計等他の要素でも決まるので、高性能でバランスの取れたシステム設計においては、Latencyがより重要になってきている。
【００１０】
従って、本発明は、計算機の電気／光インターコネクトの信頼性を向上させるために、誤り訂正機能を、誤りがない場合のレイテンシに影響を与えることなく実装する方法を開示し、高性能・高信頼性の計算機用インターコネクト技術を実現することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明において、発明者は、通常、実際のシステムでデータ中に誤りが含まれる確率は非常に低いことに着眼した。例えば、光通信などで通常使われる誤り率１０−１２を例にとると、符号長１０００ビットの場合、平均すると、１０億個に１個の受信パケットにしか誤りが存在しない。たとえ、高速のインターコネクトでビット誤り率が１０−６まで悪化した場合でも、平均すれば１０００個に１個の受信パケットにたかだか１ビットの誤りが含まれる程度にすぎない
【００１２】
従って、受信装置内では、通常はデータを復号しないで次段処理回路にデータを転送することが、レイテンシの観点からはもっとも望ましい。しかしながら、誤りが発生した場合に、誤りが検出される前に次段処理回路にデータがわたってしまうために、何らかの対策が必要になってくる。特に、符号長がデータバス幅より長いことが多いが、この場合は、符号長分のデータ転送は、複数クロックサイクルにまたがって行われる。誤りが発生しているかどうかは、最後のサイクルのデータブロックを受信後にしか判定できない。
【００１３】
従って、本発明では、データ中に誤りが含まれる確率は低いことに着目し、受信装置内では通常は復号しないデータを次段処理回路に投機的に転送し、それと並行して行われる誤り訂正復号において誤りが検出された場合は、間違ったデータによるシステムの誤動作を防ぐために転送したデータを可能な手段を使って"Invalidate"し、復号回路バッファ上の受信パケットを訂正して復号完了後に復号された正しいデータを受信装置内の次段処理回路に再送することにより、受信処理装置内の復号レイテンシを見かけ上ゼロにすることが可能となる方式を提案する。
【００１４】
また、誤りが発生して、有限の復号レイテンシが発生したときに、その後データの送信が続いた場合は、誤りが存在するしないに関わらず、誤り訂正回路を通したデータを次段処理回路に転送し続け、データのない期間が一定以上あれば、再び誤り初期状態に戻る方式を提案する。通常レイテンシの問題となるＣＰＵ−ＣＰＵ通信では、データバンド幅が密には使われ続けることはないので、本方式で初期状態に戻ることは比較的容易である。ちなみに、符号化のレイテンシについては、情報データの送信とパリティの計算を並行して行い、情報データの送信が終わったあとにパリティデータを送信することにより、レイテンシをほぼ隠すことは既存技術として知られている。
【発明を実施するための最良の形態】
【００１５】
本発明は、次世代のCPUバス、Main Frameのシステム結合バス（ICB bus）等、低レイテンシ・高速・高信頼性の要求されるアプリケーションに向いている。また、1GE・10GEを使ったBlade serverの標準化委員会であるIEEE 802.3apでは、誤り訂正符号として、LDPC符号が検討されているが、銅ケーブルを使った10GEの規格であるIEEE802.3anで検討されているもので、Bladeでの実装においてはレイテンシをより減らすことが望ましい。発明の実施の形態の最後に記述されているように、Ethernet(Xerox Corp.の登録商標)の場合、標準化方式にだけではなく、実装レベルでの影響を与えることなくレイテンシを削減できることが期待されるので、例えば、本発明は802.3apの実装レベルでの差別化の１手段として有効と考えられる。
【００１６】
図２に、本発明に沿って、典型的な実装形態をブロックダイアグラムで示す。送信装置５００内の符号化回路５１０から外部通信路５３０を介して受信装置６００がインターコネクトされる。すなわち、受信装置６００は送信装置５００からの入力を受信し、通信路６２５を介して次段に接続された次段処理回路７００へ出力を転送する。受信装置６００内部にはヘッダ検出回路６１０と復号回路６２０を含む。復号回路６２０内にはバッファ６２１とInvalidation生成回路６２３とを含む。復号回路６２０内に含まれるInvalidation生成回路６２３からは、ライン６２７を介して出力選択回路６３０へ、及びライン６２９を介して次段処理回路７００へ、各々、Invalidation信号を送ることができる。
【００１７】
通常のインターコネクトでは、任意のタイミングでパケットが送受信され、通常、パケット長は、通信路の並列度と比べて、より大きいので、本発明には含まれないが、複数サイクルにわたるパケット・データの低レイテンシでの効果的なヘッダの検出方式もシステムとしてのレイテンシを低減する観点から重要である。ヘッダ検出回路６１０によるヘッダ（後述する図３で８１０で示すもの）の検出後、データは、出力選択回路６３０と復号回路６２０（シンドローム計算回路）に同時に転送される。復号回路６２０で誤りが検出されない限りは、データは、出力選択回路６３０によって次段処理回路７００へ投機的に転送される。
【００１８】
復号回路６２０で誤りが検出された場合は、Invalidation生成回路６２３で生成されたInvalidation信号をライン６２９を介して次段処理回路７００へ直ちに送ることにより、次段へ送ったデータを無効化する。その後、誤り値計算をおこない、バッファ６２１に蓄積された訂正前のデータを使って訂正後のデータを訂正XOR回路により構築し、ライン６２２を介して出力選択回路６３０より次段に転送する。復号回路６２０（シンドローム計算回路）を順序回路で行うか、組み合わせ回路で行うかは、符号語とデータバス幅の関係で決まる。すなわち、データバス幅が符号語の長さと同じかそれ以上の場合は、シンドローム計算は、組み合わせ回路で一度に行うことも意味があるが、データバス幅が符号語の長さより短い場合は、符号パケットの受信に複数サイクル必要なので、組み合わせ回路のみで完全並列にシンドローム計算をすることは、回路規模の観点であまり意味がない。一方、誤り値計算は、復号レイテンシを低減させる観点から並列組み合わせ回路化がより望ましいと考えられる。
【００１９】
図３に受信パケット・データのフォーマット例を示す。受信パケット・データは複数のビットから構成されていて、単数または複数の所定数のビットから複数の領域が形成されている。送信データ８００の開始を検出するヘッダ領域８１０、送信データを格納する情報ビット領域８２０、誤り訂正符号のパリティを格納するパリティ領域８３０、そして、Invalidation信号に関するビット領域８４０は、最後に付加される。Invalidation信号は、図３のように最後に付加する代わりに、ヘッダ領域にInvalidation信号を付加し、常に一つ前のパケットの無効化のフラグであるという形で実装することも可能である。また、データフォーマット中にInvalidationのfieldを設けるのではなく、ハードウエアの信号として、次段に受け渡すことも可能である。
【００２０】
図４に状態遷移図を示す。受信パケットが、その受信パケットの受信を終了することなく、復号しないでそのまま次段に投機的に出力され復号レイテンシがゼロである状態（状態１）と、前記受信パケットが復号後に出力される復号レイテンシが有限である状態（状態２）の２つの状態を持ち、初期状態は状態１であり、誤りの検出・訂正に伴い状態２に遷移し、状態２からは、バッフ６２１ァに受信パケットがなくなったことにより状態１に遷移する。受信パケットが短い場合には終了することもあり得るが、「受信パケットの受信を終了することなく」という用語（請求項に使用）の意義は、本発明の技術的思想の範囲で広く解釈されるべきものである。このように、これら必要最小限の状態数でのコントロールにより、効率的なデータ転送を行うことができる。復号レイテンシが有限の状態からの復帰は、データが送信されず、バッファ中の受信パケットがすべて転送され、誤り検出訂正回路が動作していない間に行われる。送信側には、このような状態遷移の影響はまったくない。従って、本発明は標準化された通信方式に影響を与えることなく動作可能である。
【００２１】
図５に、本発明の受信装置６００のあとに配置される次段処理回路７００の構成例を示す。次段処理回路７００中では、パケットが複数サイクルで受信回路６００より転送される場合には、最後のパケット到着以前にデータ処理回路７３０により処理が進められることはまれである。また、パケットは、Input queue７１０にまず蓄えられることが、一般的である。従って、Input queue７１０の中に蓄えられている間、もしくは、パケット再構成回路７２０によるパケット再構成の間にInvalidationが有効になった場合は、Invalidation除去回路７２３により該当するパケットが棄却される。このような実施形態では、本発明は、復号レイテンシをパケットの再構成に必要なレイテンシをうまく活用して効果的に隠す方式であるといえる。
【００２２】
また、パケットの中にCRCチェックが含まれており、次段処理回路７００でCRCチェックによるパケットの無効化が行われる場合（Ethernet(R)等）、Invalidationに伴う付加機構（Invalidation生成回路、除去回路、ならびに、データのフォーマット中のInvalidation 用のfield）無しに本発明方式は動作可能であり、より簡便な実装でレイテンシ削減の効果を得ることができる。このような実施形態では、本発明は、復号レイテンシをCRCチェックのレイテンシをうまく活用して効果的に隠す方式であるといえる。
【００２３】
図６は従来方式と本発明方式とを比較したタイミングダイアグラムを示す図である。Data_inは復号回路６２０へのデータ入力、Decoder_outは復号回路６２０からのデータ出力、Data_outは、次段処理回路７００中のパケット再構成回路７２０の並列出力を示す。従来方式は、誤りがあるなしに関わらず一定の復号レイテンシを仮定している。本発明方式では、誤りが検出されて、復号回路６２０からInvalidation信号が出力されるとともにデータが再送され、点線で表示されたデータの出力は停止された様子を示す。もし、誤りがなければ、データ出力は点線で表示されたタイミングで行われるので、レイテンシは大きく改善されている。
【００２４】
従来方式は、誤りがある無しに関わらず、一定の復号レイテンシを仮定している。本発明方式では、誤りが検出されて、復号回路６２０からInvalidation信号が出力されるとともにデータが再送され、点線で表示されたデータの出力は停止された。もし、誤りがなければ、データ出力は点線で表示されたタイミングで行われるので、レイテンシは大きく改善されている。
【００２５】
本発明により以下の効果が期待される。
【００２６】
（１）復号レイテンシの削減：  復号レイテンシのシステムの性能への影響を限りなく０に近づけることが出来る。例えば、前述の誤り率１０−１２、符号長１０００ビットの場合の復号レイテンシが１０ナノ秒であると仮定して、システムへのレイテンシの平均的な影響は、１０−８ナノ秒である。たとえ、誤り率が１０−６まで悪くなったとしても、平均的な影響は、１０−２ナノ秒である。
【００２７】
（２）符号化率の向上：  符号長を長くしたことによるレイテンシへの影響は小さいので、符号長の長い符号を採用することにより、パリティビット数の割合を減らして、符号化率を向上することができる。例えば、レイテンシを抑えるために、（３２、２６，４）のハミング符号を８インターリーブで使った場合、1ビット誤り訂正、２ビット誤り検出を、符号化率81％で実現できるが、３２×８＝２５６ビット長の符号では、２ビット誤り訂正・３ビット誤り検出は、（２５６、２３９，６）のＢＣＨ符号で実現でき、符号化率９３％である。
【００２８】
（３）回路の簡略化：  送信装置１００側へのリトライのための回路の付加によるバッファ１２０も含めた回路規模の増大・複雑化を避けることが出来る（従来方式の図１を参照されたい。）。結果として、低コスト・低消費電力も実現される。送信装置１００側へのリトライ方式でのバッファ１２０のサイズは、信号伝送距離に比例する伝送レイテンシ、ネットワークファブリックの複雑度等に起因するインターベンションレイテンシ等に大きく左右されるが、一方で、本発明方式ではリトライは受信処理装置６００内に”Local”に実装されているともいえるため、復号回路６２０にあらかじめ備わっているバッファ６２１のみで動作させることが可能である。従来方式のように送信装置１００側に再送のための新たなバッファ１２０を付加する必要がなく、本発明方式では送信側のデータ転送に影響を与えることがない。このバッファ６２１には、データの転送が数サイクルにわたるような場合、各サイクルに誤り訂正をかけなくても全体に誤り訂正をかけることができ（このことは、符号化率の点においてメリットが大きい）、またその中間状態をストアすることができる。また、元となるデータが遠くにあって復号が近くで行われる通信装置の場合には、オーバーヘッドを考慮すると、有利であるといえる。
【００２９】
（４）高性能・高信頼性のインターコネクトの実現：  本発明の方式の採用により、より高性能で高信頼性のインターコネクトを実現できる。例えば、図７に１０″のPCBトレースでの電気インターコネクトの信号LOSSのバンド幅による変化の例を示した（非特許文献５参照）。本発明の方式を採用すると、2Gbpsー＞4Gbpsと2倍のバンドを実現するのに、必要となる誤り率において２dＢ程度より大きなcoding gainが得られる符号を採用し、本発明の方式での復号回路の実装をすることで、結果として、２倍のバンド幅のインターコネクトをレイテンシの影響なしに実現できる。ただし、本解析では、変調回路の働き等により、誤り訂正回路での誤りはランダムになっていると仮定している。実際には、どのような誤り訂正符号を用いるかは変調方式と伴にきわめて重要であるが、この問題は本発明の範囲外であるので、説明を省略する。
【図面の簡単な説明】
【００３０】
【図１】従来の方式に沿って、誤り訂正とリトライを併用するHybridARQを用いた既存のリンクのブロックダイアグラムの１例を示す図である。
【図２】本発明の方式に沿った実施例であり、誤り検出に伴うInvalidationはハードワイヤ信号として次段処理回路に転送される場合を想定している、ブロックダイアグラム図である
【図３】Invalidation信号は受信パケット・データのフォーマット中のビットとして次段処理回路に受け渡される場合を想定している、受信パケット・データのフォーマット例を示す図である。
【図４】本発明の方式のコントロールに必要な基本動作を示す状態遷移図である。
【図５】受信装置に続く次段処理回路の構成例を示す図である。
【図６】従来方式と本発明方式とを比較したタイミングダイアグラムを示す図である。
【図７】１０″のPCBトレースでの電気インターコネクトの信号LOSSのバンド幅による変化の例を示した図である。
【符号の説明】
【００３１】
１００  ５００  送信装置
１１０  ５１０  符号化回路
１２０  ２２１  バッファ
１３０  ５３０  （外部）通信路
２００  ６００  受信装置
２１０  ６１０  ヘッダ検出回路
２２０  ６２０  復号回路
６２３  Invalidation生成回路
６３０  出力選択回路
３００  ７００  次段処理回路
７１０  Input queue
７２０  パケット再構成回路
７２３  Invalidation除去回路
７３０  データ処理回路
８００  （送信）データ
８１０  ヘッダ（領域）
８２０  情報ビット（領域）
８３０  パリティ（領域）
８４０  Invalidation信号（に関するビット領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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