(57)【特許請求の範囲】
【請求項１】
定電流回路である、ソースとゲートが接地されたデプレション型ｎチャネルＭＯＳトランジスタと、
ゲートに前記デプレション型ｎチャネルＭＯＳトランジスタのドレインが接続され、基準電圧を出力するためのソース接地増幅回路である、第一のｎチャネルＭＯＳトランジスタと、
前記基準電圧がゲートに接続された第二のｎチャネルＭＯＳトランジスタと、
前記第二のｎチャネルＭＯＳトランジスタが流す電流を、前記デプレション型ｎチャネルＭＯＳトランジスタと前記第一のｎチャネルＭＯＳトランジスタとにミラーするカレントミラー回路と、を備えた基準電圧回路。
【請求項２】
前記第二のｎチャネルＭＯＳトランジスタのゲートに、起動回路を設けたことを特徴とする請求項１に記載の基準電圧回路。
【請求項３】
前記起動回路は、
ソースとゲートが接地され、ドレインに前記カレントミラー回路が接続された第二のデプレション型ｎチャネルＭＯＳトランジスタと、
ゲートに前記第二のデプレション型ｎチャネルＭＯＳトランジスタのドレインが接続され、ドレインが前記第二のｎチャネルＭＯＳトランジスタのゲートに接続されたｐチャネルＭＯＳトランジスタと、で構成されたことを特徴とする請求項２に記載の基準電圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路の基準電圧回路に関するものである。
【０００２】
【従来の技術】
従来の基準電圧回路としては、図３に示されるような回路が知られている。すなわちソースとゲートが接地されたｎチャネル・デプレション型ＭＯＳトランジスタ１７０による定電流回路と、トランジスタ１７０より出力される電流をカレントミラーするためのｐチャネル・エンハンスメント型ＭＯＳトランジスタ１５０と１５１で構成されるカレントミラー回路と、前記カレントミラー回路の出力電流から基準電圧Ｖｒｅｆを発生させるためにゲートとドレインが接続されたｎチャネル・エンハンスメント型ＭＯＳトランジスタ１６０より構成されている。
【０００３】
トランジスタ１５０と１５１が同一サイズの場合は、トランジスタ１７０のドレイン電流ＩＤ（１７０）とトランジスタ１６０のドレイン電流ＩＤ（１６０）は等しく、トランジスタ１６０のゲート−ソース間電圧ＶＧＳ（１６０）が基準電圧Ｖｒｅｆとなる。
【０００４】
基準電圧Ｖｒｅｆが所定の電圧となるためには全てのトランジスタが飽和状態で動作しなければならない。トランジスタ１７０が飽和状態で動作する最小ドレイン−ソース間電圧をＶＤＳＡＴ（１７０）とし、トランジスタ１５０のドレイン−ソース間電圧をＶＤＳ（１５０）とすると、基準電圧Ｖｒｅｆが所定の電圧となるための最低電源電圧Ｖｄｄ（ｍｉｎ）は
Ｖｄｄ（ｍｉｎ）＝ＶＤＳＡＴ（１７０）＋ＶＤＳ（１５０）      （１）
となる。
【０００５】
ｎチャネル・デプレション型ＭＯＳトランジスタ１７０が飽和状態で動作する最小ドレイン−ソース間電圧ＶＤＳＡＴ（１７０）は、トランジスタ１７０のしきい値をＶｔ（１７０）とすると
ＶＤＳＡＴ（１７０）＝｜Ｖｔ（１７０）｜                      （２）
となる。
【０００６】
通常、Ｖｔ（１７０）＝−０．４Ｖ、ＶＤＳ（１５０）＝１．０Ｖ程度なので式（１）よりＶｄｄ（ｍｉｎ）は
Ｖｄｄ（ｍｉｎ）＝｜−０．４Ｖ｜＋１．０Ｖ＝１．４Ｖ          （３）
となる。
【０００７】
【発明が解決しようとする課題】
図３に示した従来の基準電圧回路では、低い電源電圧の場合回路動作が不安定となり所定の基準電圧Ｖｒｅｆを発生できなくなるという問題点があった。
【０００８】
低い電源電圧でも所定の基準電圧Ｖｒｅｆを得ようとするとｎチャネル・デプレション型ＭＯＳトランジスタのしきい値を大きくするか（絶対値を０に近づける）、あるいはｐチャネル・エンハンスメント型ＭＯＳトランジスタのしきい値を大きくする（絶対値を０に近づける）必要があるが、このようにすると高温時または低温時に動作不能になる。
【０００９】
そこで、この発明は従来のこのような問題点を解決するために、回路構成を変更することで低い電源電圧での動作を可能にすることを目的としている。
【００１０】
【課題を解決するための手段】
上記問題点を解決するために、本発明においては回路を工夫することにより、従来より低い電源電圧でも所定の基準電圧Ｖｒｅｆが得られるような構成とした。
【００１１】
このような構成にすることにより、半導体集積回路内に低電源電圧でも安定に動作する高精度な基準電圧発生器を構築することができる。
【００１２】
【発明の実施の形態】
本発明においては、従来より低い電源電圧でも所定の基準電圧Ｖｒｅｆが得られるような回路構成としている。
【００１３】
【実施例】
以下に、本発明の実施例を図面に基づいて説明する。
【００１４】
図１は本発明の第一実施例の基準電圧回路である。ソースとゲートが接地されたｎチャネル・デプレション型ＭＯＳトランジスタ１２０による定電流回路と、基準電圧Ｖｒｅｆを出力するためのｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１０によるソース接地増幅回路と、上記基準電圧Ｖｒｅｆがゲートに接続されたｎチャネル・エンハンスメント型ＭＯＳトランジスタ１１１と、トランジスタ１１１より出力される電流をカレントミラーするためのｐチャネル・エンハンスメント型ＭＯＳトランジスタ１００、１０１と１０２で構成されるカレントミラー回路よりなる。
【００１５】
トランジスタ１００のドレイン電流ＩＤ（１００）は定電流トランジスタ１２０のドレイン電流ＩＤ（１２０）と等しい。トランジスタ１００と１０２のサイズが同一な場合、トランジスタ１００と１０２はカレントミラー回路なので、トランジスタ１００のドレイン電流ＩＤ（１００）とトランジスタ１０２のドレイン電流ＩＤ（１０２）は等しくなる。さらにトランジスタ１１１のドレイン電流ＩＤ（１１１）はトランジスタ１０２のドレイン電流ＩＤ（１０２）と等しくなるので、結局はＩＤ（１２０）とＩＤ（１１１）は等しくなる。したがって図３の従来回路と同様に、トランジスタ１１１のゲート−ソース間電圧ＶＧＳ（１１１）が基準電圧Ｖｒｅｆとなる。
【００１６】
基準電圧Ｖｒｅｆが所定の電圧となるためには全てのトランジスタが飽和状態で動作しなければならない。トランジスタ１２０が飽和状態で動作する最小ドレイン−ソース間電圧をＶＤＳＡＴ（１２０）とし、トランジスタ１１０のしきい値をＶｔ（１１０）とするとトランジスタ１２０が飽和状態で動作するためには
ＶＤＳＡＴ（１２０）＜Ｖｔ（１１０）                      （４）
であればよい。
【００１７】
ｎチャネル・デプレション型ＭＯＳトランジスタ１２０が飽和状態で動作する最小ドレイン−ソース間電圧ＶＤＳＡＴ（１２０）は、トランジスタ１２０のしきい値をＶｔ（１２０）とすると
ＶＤＳＡＴ（１２０）＝｜Ｖｔ（１２０）｜                    （５）
となる。したがって式（４）と式（５）より
｜Ｖｔ（１２０）｜＜ Ｖｔ（１１０）                       （６）
とすればよい。通常、Ｖｔ（１２０）＝−０．４Ｖ、Ｖｔ（１１０）＝０．６Ｖ程度に設定する。
【００１８】
トランジスタ１００が飽和状態で動作する最小ドレイン−ソース間電圧をＶＤＳＡＴ（１００）とし、トランジスタ１１０のゲート−ソース間電圧をＶＧＳ（１１０）とすると、基準電圧Ｖｒｅｆが所定の電圧となるための最低電源電圧Ｖｄｄ（ｍｉｎ）は
Ｖｄｄ（ｍｉｎ）＝ＶＤＳＡＴ（１００）＋ＶＧＳ（１１０）    （７）
となる。
【００１９】
通常、ＶＤＳＡＴ（１００）＝０．２Ｖ、ＶＧＳ（１１０）＝Ｖｔ（１１０）＋０．４Ｖ＝０．６Ｖ＋０．４Ｖ＝１．０Ｖ程度であるから、式（７）よりＶｄｄ（ｍｉｎ）は
Ｖｄｄ（ｍｉｎ）＝０．２Ｖ＋１．０Ｖ＝１．２Ｖ
となり、従来の回路より低電源電圧で動作する事がわかる。
【００２０】
図１に示した第一実施例では、電源電圧を非常にゆっくり上昇させた場合、基準電圧Ｖｒｅｆが出力されない場合がある。このような弊害を避けるために図２のような起動回路を付加したものが第二実施例の基準電圧回路である。
【００２１】
図２は図１で説明した基準電圧回路２００と起動回路２０１で構成されている。起動回路２０１は、ソースとゲートが接地されたｎチャネル・デプレション型ＭＯＳトランジスタ１２１による定電流回路と、ｐチャネル・エンハンスメント型ＭＯＳトランジスタ１０３と１０４で構成されており、トランジスタ１０３はトランジスタ１０２とカレントミラー回路となっている。
【００２２】
電源投入直後はトランジスタ１１１がオフしているためトランジスタ１０２のドレイン電流ＩＤ（１０２）は０である。トランジスタ１０３とトランジスタ１０２はカレントミラー回路なのでトランジスタ１０３のドレイン電流ＩＤ（１０３）も０である。
【００２３】
一方、トランジスタ１２１は定電流回路なので、トランジスタ１０４のゲート電圧は０となる。よってトランジスタ１０４が導通し、トランジスタ１１１のゲート電圧を上昇させ、トランジスタ１１１が導通し、基準電圧回路２００が動作し始め、基準電圧Ｖｒｅｆが出力される。
【００２４】
トランジスタ１０２と１０３が同一サイズの場合、トランジスタ１０２と１０３で構成されるカレントミラー回路により、トランジスタ１１１のドレイン電流とトランジスタ１０３のドレイン電流は等しくなるので、トランジスタ１１１が十分導通すると、トランジスタ１０３のドレイン電流も増加する。定電流回路であるトランジスタ１２１のドレイン電流をトランジスタ１０３のドレイン電流が上回ると、トランジスタ１０４のゲート電圧は電源電圧Ｖｄｄと等しくなるので、トランジスタ１０４はオフし、起動回路２０１は基準電圧回路２００から切り離される。
【００２５】
以上のようにして電源電圧がゆっくり上昇する場合でも基準電圧Ｖｒｅｆを確実に得ることができる。
【００２６】
【発明の効果】
本発明の基準電圧回路は、半導体集積回路内に低電源電圧でも安定に動作する高精度な基準電圧を発生させることができる。
【図面の簡単な説明】
【図１】本発明の第一実施例の基準電圧回路の回路図である。
【図２】本発明の第二実施例の基準電圧回路の回路図である。
【図３】従来の基準電圧回路の回路図である。
【符号の説明】
１００〜１０４、１５０〜１５１  ｐチャネル・エンハンスメント型ＭＯＳトランジスタ
１１０、１１１、１６０  ｎチャネル・エンハンスメント型ＭＯＳトランジスタ
１２０、１２１、１７０  ｎチャネル・デプレション型ＭＯＳトランジスタ
２００  基準電圧回路
２０１  起動回路
【図１】
0004714353.tif 000002
【図２】
0004714353.tif 000003
【図３】
0004714353.tif 000004