【手続補正書】
【提出日】平成15年12月18日(2003.12.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
読出コマンドを出力する出力回路と、読出データを取り込む読出データ入力回路とを有するコントローラと、
それぞれが前記読出コマンドを取り込むコマンド入力回路と、前記読出コマンドに応じて前記読出データを出力する読出データ出力回路とを有する複数のメモリと、
前記コントローラと前記複数のメモリの間に接続されたクロック信号線又はデータストローブ信号線と、
前記読出データを送るために前記コントローラと前記複数のメモリの間に接続されたデータ信号線とを備え、
前記コントローラは、初期化動作時に、前記クロックのサイクル数を計数して、前記コントローラが前記読出コマンドを出力する時点から前記コントローラが前記メモリから前記読出データを取り込む時点までのアクセス時間として記憶し、前記コントローラが前記読出データを正規のタイミングで取り込むことを可能にし、
前記メモリサブシステムは、前記コントローラと前記複数のメモリのうちの１つとの間又は前記メモリ間の、前記クロック信号線又は前記データストローブ信号線に配置された少なくとも１つの遅延回路をさらに備え、前記少なくとも１つの遅延回路の遅延量は、前記アクセス時間が前記クロックの前記サイクルの整数倍にほぼ等しい値から偏移するように決定されるメモリサブシステム。
【請求項２】
請求項１に記載のメモリサブシステムであって、
前記コントローラは、クロックの変化エッジで変化させるように書込データを出力する書込データ出力回路を有し、
各メモリは、調整されたクロックに応じて前記書込データを取り込む書込データ入力回路を有し、
前記読出データ出力回路は、ストローブ信号の変化エッジで変化するように前記読出データを出力し、
前記読出データ入力回路は、調整されたストローブ信号に応じて前記読出データを取り込み、
当該メモリサブシステムは、
前記コントローラ及び前記複数のメモリの外に配置され、各メモリの前記書込データ入力回路が前記調整されたクロックの変化エッジで前記書込データを取り込むように、前記クロックを受けて前記調整されたクロックを出力するクロック遅延回路と、
前記コントローラ及び前記複数のメモリの外側に配置され、前記コントローラの前記読出データ入力回路が前記調整されたストローブ信号の変化エッジで前記読出データを取り込むように、前記ストローブ信号を受けて調整された前記調整されたストローブを出力するデータストローブ遅延回路とをさらに備えるメモリサブシステム。
【請求項３】
請求項２に記載のメモリサブシステムであって、
前記所定の遅延は、前記書込データ及び前記読出データの最小変化周期の１／２の時間であるメモリサブシステム。
【請求項４】
請求項２又は３に記載のメモリサブシステムであって、
前記クロック遅延回路と前記データストローブ遅延回路は、前記クロック信号線と前記データストローブ信号線の信号伝搬時間を長くするように配線を長くした回路であるメモリサブシステム。
【請求項５】
請求項２又は３に記載のメモリサブシステムであって、
前記クロック遅延回路と前記データストローブ遅延回路は、ディレイ素子を使用したディレイラインであるメモリサブシステム。
【請求項６】
請求項２から５のいずれか１項に記載のメモリサブシステムであって、
前記クロック信号線と前記データストローブ信号線は、インピーダンスが整合しているメモリサブシステム。
【請求項７】
請求項２から６のいずれか１項に記載のメモリサブシステムであって、
前記クロック遅延回路と前記データストローブ遅延回路は、前記クロック信号線と前記データストローブ信号線の前記コントローラと前記メモリの間の部分に設けられているメモリサブシステム。
【請求項８】
請求項２から６のいずれか１項に記載のメモリサブシステムであって、
前記クロック遅延回路と前記データストローブ遅延回路は、前記コントローラと前記メモリの外側に設けられているメモリサブシステム。
【請求項９】
請求項２から８のいずれか１項に記載のメモリサブシステムであって、
前記クロック信号線は前記コントローラから前記メモリに延び、
前記コントローラは、クロック源から供給された前記クロックを、前記クロック信号線に出力するメモリサブシステム。
【請求項１０】
請求項２から８のいずれか１項に記載のメモリサブシステムであって、
クロック源から前記コントローラに前記クロックを供給する信号線は、分岐されて前記クロック信号線に接続されているメモリサブシステム。
【請求項１１】
請求項２から８のいずれか１項に記載のメモリサブシステムであって、
クロック源から前記クロック信号線に前記クロックを供給する信号線を、前記クロック源から前記コントローラに前記クロックを供給する信号線に並行に設けたメモリサブシステム。
【請求項１２】
請求項２から１１のいずれか１項に記載のメモリサブシステムであって、
前記データストローブ信号は、前記メモリが受信した前記クロックであり、
前記メモリは、前記コントローラへ読出データを伝送する時には、受信した前記クロックの変化エッジで前記読出データを変化させ、
前記データストローブ信号線は、前記メモリの付近で、前記クロック信号線に接続されているメモリサブシステム。
【請求項１３】
請求項２に記載のメモリサブシステムであって、
前記クロックを供給クロック源と、
前記コントローラと前記複数のメモリの間で前記書き込み及び読出データ信号を伝送するデータ信号線と、
前記データ信号線に並行に設けられ、前記複数のメモリへ前記調整されたクロックを伝送するクロック信号線と、
前記データ信号線に並行に設けられ、前記コントローラへ前記調整されたデータストローブ信号を伝送するデータストローブ信号線とを備え、
前記クロック信号線は前記クロック遅延回路を有し、前記データストローブ信号線は前記データストローブ遅延回路を有し、前記クロックは前記クロック信号線を介して前記クロック遅延回路に供給され、前記ストローブ信号は前記データストローブ信号線を介して前記データストローブ遅延回路に供給されるメモリサブシステム。
【請求項１４】
請求項１に記載のメモリサブシステムであって、
前記コントローラの前記読出データ入力回路は、調整されたストローブ信号に応じて前記読出データを取り込み、
各メモリは、ストローブ信号の変化エッジで変化させるように前記読出データを出力し、
当該サブシステムは、
前記コントローラ及び前記複数のメモリの外に配置され、前記コントローラの前記読出データ入力回路が前記調整されたストローブ信号の変化エッジで前記読出データを取り込むように、前記ストローブ信号を受けて調整された前記調整されたストローブを出力するデータストローブ遅延回路をさらに備えるメモリサブシステム。
【請求項１５】
読出データを取り込むように読出コマンドを出力するコントローラと、
それぞれが前記読出コマンドを取り込み、前記読出コマンドに応じて前記読出データを出力する複数のメモリと、
前記コントローラと前記複数のメモリデバイスの間に接続されたクロック信号線又はデータストローブ信号線と、
前記読出データを送るために前記コントローラと前記複数のメモリデバイスの間に接続されたデータ信号線とを備え、
前記コントローラは、初期化動作時に、前記クロックのサイクル数を計数して、前記コントローラが前記読出コマンドを出力する時点から前記コントローラが各メモリから前記読出データを取り込む時点までのアクセス時間として記憶し、前記コントローラが前記読出データを正規のタイミングで取り込むことを可能にし、
前記メモリサブシステムは、前記コントローラと前記複数のメモリのうちの選択された１つとの間の、前記クロック信号線又は前記データストローブ信号線に配置された遅延回路をさらに備え、前記遅延回路の遅延量は、前記アクセス時間が前記クロックの前記サイクルの整数倍にほぼ等しい値から偏移するような遅延時間を有するメモリサブシステム。
【請求項１６】
請求項１５に記載のメモリサブシステムであって、
前記コントローラは、クロックの変化エッジで変化させるように書き込みデータを出力する書き込みデータ出力回路を有し、
当該メモリサブシステムは、
調整されたクロックに応じて前記書き込みデータを取り込む書き込みデータ入力回路を有するメモリと、
前記コントローラ及び前記複数のメモリの外に配置され、各メモリの前記書き込みデータ入力回路が前記調整されたクロック信号の変化エッジで前記書き込みデータを取り込むように、前記クロック信号を受けて前記調整されたクロック信号を出力するクロック遅延回路とをさらに備えるメモリサブシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
すなわち、本発明のメモリサブシステムは、読出コマンドを出力する出力回路と、読出データを取り込む読出データ入力回路とを有するコントローラと、それぞれが前記読出コマンドを取り込むコマンド入力回路と、前記読出コマンドに応じて前記読出データを出力する読出データ出力回路とを有する複数のメモリと、前記コントローラと前記複数のメモリの間に接続されたクロック信号線又はデータストローブ信号線と、前記読出データを送るために前記コントローラと前記複数のメモリの間に接続されたデータ信号線とを備え、前記コントローラは、初期化動作時に、前記クロックのサイクル数を計数して、前記コントローラが前記読出コマンドを出力する時点から前記コントローラが前記メモリから前記読出データを取り込む時点までのアクセス時間として記憶し、前記コントローラが前記読出データを正規のタイミングで取り込むことを可能にし、前記メモリサブシステムは、前記コントローラと前記複数のメモリのうちの１つとの間又は前記メモリ間の、前記クロック信号線又は前記データストローブ信号線に配置された少なくとも１つの遅延回路をさらに備え、前記少なくとも１つの遅延回路の遅延量は、前記アクセス時間が前記クロックの前記サイクルの整数倍にほぼ等しい値から偏移するように決定されることを特徴とする。