(57)【特許請求の範囲】
【請求項１】
素子分離領域に囲まれた活性領域が形成された半導体基板の上に、ベース層として機能する一導電型の導電層およびシリコン膜を形成する第１の工程と、
前記活性領域の上方における前記シリコン膜の上に、逆導電型の第１不純物を含むエミッタ電極を形成する第２の工程と、
前記エミッタ電極をマスクとして前記シリコン膜をエッチングし、前記エミッタ電極下方の前記シリコン膜が、その他の領域の前記シリコン膜に対して凸部を有するように、前記シリコン膜を加工する第３の工程と、
前記半導体基板上面を覆うように絶縁膜を形成した後、前記絶縁膜をエッチバックすることによって、前記エミッタ電極の側壁及び前記シリコン膜の凸部の側壁を覆う側壁膜を形成する第４の工程と、
前記側壁膜の形成後に、前記活性領域の表面に達するように、一導電型の第２不純物を導入し、前記導電層および前記シリコン膜に一導電型の不純物領域を形成する第５の工程と、
前記エミッタ電極に含まれる前記第１不純物を前記シリコン膜の凸部の前記エミッタ電極との接触面から拡散させ、前記シリコン膜内に、前記第１不純物を含む逆導電型の第１の領域と前記第１不純物を含まない一導電型の第２の領域を形成する第６の工程と、
を備え、
前記第６の工程において、前記シリコン膜の第２の領域の少なくとも一部が、前記導電層と前記側壁膜との間に位置し、且つ、前記導電層および前記側壁膜と接するように形成されることを特徴とした半導体装置の製造方法。
【請求項２】
前記導電層は、シリコンゲルマニウム（ＳｉＧｅ）合金層であり、前記第１の領域の下面が、前記導電層の中に達していることを特徴とした請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第６の工程の後に、前記不純物領域の表面にシリサイド膜を形成する第７の工程をさらに備え、
少なくとも前記第７の工程の前までに、前記不純物領域の表面のダメージ層を除去する第８の工程を行うことを特徴とした請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、及びＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。
【０００３】
こうした高集積のシステムＬＳＩを実現するモジュールの一例として高周波バイポーラトランジスタがあり、高周波バイポーラトランジスタの高性能化を目指す構造の一例としてベース層がシリコンゲルマニウム（ＳｉＧｅ）合金からなるヘテロ接合バイポーラトランジスタが挙げられる。
【特許文献１】特開平４−１７９２３５号公報  特許文献１に記載のバイポーラトランジスタ製造技術におけるＳｉＧｅベースヘテロ接合バイポーラトランジスタの構成を、図１３および図１４を用いて説明する。図１３は、ＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図であり、図１４はエミッタ・ベース領域を中心とした部分拡大図である。
【０００４】
図１３において、ｐ−型シリコン基板（図示せず）上にｎ＋型コレクタ埋め込み層１０１を介してコレクタ層となるｎ−型層（エピタキシャル層）１０２がエピタキシャル成長されている。ｎ−型層１０２は、コレクタ層およびコレクタ取り出し層として必要な部分を残してエッチング除去されている。素子分離領域には溝が形成され、この溝に酸化膜１０３を介して多結晶シリコン膜１０４が埋め込み形成されている。コレクタ形成と素子分離埋め込みが行われた基板表面は、酸化膜（埋め込み酸化膜）１０５により平坦化され、この上にさらにエピタキシャル成長によりベースおよびエミッタが形成されている。すなわち内部ベース層となるｐ型ＳｉＧｅ層（ＳｉＧｅ合金層）１０６がエピタキシャル成長され、この上にエミッタ層となるｎ型シリコン層１０７およびエミッタ・コンタクト層（エミッタ電極）となるｎ＋型シリコン層１０８が順次エピタキシャル成長されている。ｎ＋型シリコン層１０８およびｎ型シリコン層１０７はエミッタとして必要な領域のみ残して酸化膜１０９をマスクにエッチング除去されている。そして残されたｐ型ＳｉＧｅ層１０６のうち内部ベース層として働く領域の外側が、酸化膜（側壁膜）１１０および酸化膜１０９をマスクに所定深さエッチングされ、ここに外部ベース層となるｐ＋型ＳｉＧｅ層１１１が選択エピタキシャル成長により形成されている。
【０００５】
図１４に示すように、従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造では、エミッタ層であるｎ型シリコン層１０７は断面凸状（エミッタ層１０７とエミッタ電極１０８との接触面１５０が側壁膜１１０の下面１６０より上方に位置している形状）となる。エミッタ−ベース接合は凸部のボトム側に形成されることから接合部分の寸法幅（エミッタ層の寸法幅）はＷｅ２であり、ｎ＋型シリコン層（エミッタ電極）１０８の寸法幅Ｗｅ１よりも大きくなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
今後さらに高性能な半導体装置（ＳｉＧｅベースへテロ接合バイポーラトランジスタ）を製造する場合、従来構造ではｎ＋型シリコン層（エミッタ電極）１０８をさらに微細に加工することでＷｅ１を細くし、その結果としてエミッタ層の寸法幅Ｗｅ２を微細化する必要がある。しかしながら、そのためには高精度な露光装置の導入が不可欠となり、製造コストの増加につながってしまう。
【０００７】
この発明は、上記のような問題点を解消するためになされたもので、エミッタ層の寸法幅を微細化した高性能な半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、素子分離領域に囲まれた活性領域が形成された半導体基板の上に、ベース層として機能する導電層およびシリコン膜を形成する第１の工程と、活性領域の上方におけるシリコン膜の上に、第１不純物を含むエミッタ電極を形成する第２の工程と、エミッタ電極をマスクとしてシリコン膜をエッチングする第３の工程と、半導体基板の全面を覆うように絶縁膜を形成した後、絶縁膜をエッチバックすることによって、エミッタ電極の側壁を覆う側壁膜を形成する第４の工程と、側壁膜の形成後に、活性領域の表面に達するように第２不純物を導入し、導電層およびシリコン膜に不純物領域を形成する第５の工程と、エミッタ電極に含まれる第１不純物をシリコン膜の表面に拡散させ、シリコン膜内に、第１不純物を含む第１の領域と第１不純物を含まない第２の領域を形成する第６の工程と、を備え、第３の工程において、シリコン膜は、第１の領域とエミッタ電極との接触面が、側壁膜の下面より上方に位置するような凸形状に加工され、第６の工程において、シリコン膜の第２の領域の少なくとも一部が、導電層と側壁膜との間に位置し、且つ、導電層および側壁膜と接するように形成されることを特徴とする。
【０００９】
このような製造方法とすることにより、エミッタ層である第１の領域の寸法幅は、エミッタ層の寸法幅がシリコン膜と導電層界面の寸法幅と同じである従来構造に比べ、シリコン膜と導電層界面の寸法幅より小さくなるので、少ない電流で同じ電流密度が得られ、高い電流増幅率を得ることができる。このため、低消費電力のトランジスタを形成することができる。また、シリコン膜の第２の領域の少なくとも一部が、導電層と側壁膜との間に位置し、且つ、導電層および側壁膜と接しているので、エミッタ−ベース接合面積は、従来構造（第２の領域もエミッタ層として機能する場合）に比べて狭くなる。このため、従来構造よりも接合面積が狭い分の接合容量が削減されたトランジスタを得ることができる。これらの結果、高性能な半導体装置を提供することができる。
【００１０】
また、本製造方法によれば、シリコン膜の第２の領域の少なくとも一部が導電層と側壁膜との間に位置し、導電層と側壁膜とが直接接していないので、導電層と側壁膜との界面におけるベース電流の再結合を抑制することができ、良好なベース電流特性を有する半導体装置を製造することができる。
【００１１】
さらに、第６の工程における第１不純物の拡散では、第１の領域とエミッタ電極との接触面が側壁膜の下面より上方に位置しているため、側壁膜が不純物の拡散障壁となり横方向への拡散が抑えられ、第１の領域の寸法幅をより制御性よく小さくすることができる。
【００１２】
なお、こうした製造方法において、導電層は、シリコンゲルマニウム（ＳｉＧｅ）合金層であり、第１の領域の下面が、導電層の中に達していることが望ましい。このようにすることにより、ＳｉＧｅ合金層のバンドギャップがシリコン膜のバンドギャップより狭いので、第１の領域の下面が導電層の中に達していない場合（第１の領域の下面がシリコン膜の中にある場合）に比べ、エミッタ層からベース層へ注入される電子に対する障壁の高さが小さくなり、この結果、エミッタ注入効率が大きく、より高い電流増幅率を得ることができ、より高性能な半導体装置を提供することができる。
【００１３】
なお、本発明において、導電層は、半導体にＰ型またはＮ型不純物を導入して導電性を帯びさせたものも含む。
【００１４】
さらに、こうした製造方法において、第６の工程の後に、不純物領域の表面にシリサイド膜を形成する第７の工程をさらに備え、少なくとも第７の工程の前までに、不純物領域の表面のダメージ層を除去する第８の工程を行うことを特徴とする。
【００１５】
ダメージ層を含む不純物領域（シリコン膜）の表面にシリサイド膜を形成した場合には、ダメージ層に対応するシリサイド膜の膜質劣化やシリサイド膜の形状バラツキのために、配線抵抗の増加を引き起こしてしまうが、上記製造方法とすることにより、ダメージ層が除去された不純物領域の表面にシリサイド膜が形成されるため、不純物領域の上のシリサイド膜の膜質が向上し、配線抵抗を低減させることができる。特に、不純物領域の表面のダメージ層を除去する第８の工程を第７の工程の直前のみにまとめて１回で行った場合には、工程数の削減による低コスト化だけでなく、ダメージ層の除去に伴う不純物領域の膜減りを最低限に抑えることができるため、不純物領域を構成するシリコン膜の薄膜化が可能となり、製造コストをさらに削減することができる。これらの結果、高性能な半導体装置を低コストで提供することができる。
【発明の効果】
【００１６】
本発明の半導体装置の製造方法によれば、エミッタ層の寸法幅が微細化された高性能な半導体装置が提供される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面に基づいて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
本発明の第１実施形態を図１および図２に基づいて説明する。図１は、本発明のＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図であり、図２はエミッタ・ベース領域を中心とした部分拡大図である。
【００１８】
図１において、シリコン基板１上に、コレクタ層として用いるエピタキシャル層２、及びエピタキシャル層２の一部にＳＴＩ（Shallow Trench Isolation）である素子分離領域３が形成されている。この素子分離領域３に周囲を囲まれたエピタキシャル層２の一部が活性領域２ａとなる。さらに活性領域２ａ上には、ベース領域として用いるＳｉＧｅ合金層４が形成され、ＳｉＧｅ合金層４上には、シリコン膜５、及びエミッタ層として用いるｎ型拡散層６が形成されている。このｎ型拡散層６は、断面凸状のシリコン膜５にｎ型不純物を拡散させて形成したもので、拡散前のシリコン膜５は凸状に加工されている。またｎ型拡散層６の上には、多結晶シリコン膜７ａおよびシリサイド膜１１ａが形成されている。さらにｎ型拡散層６、多結晶シリコン膜７ａ、及びシリサイド膜１１ａは、絶縁膜からなる側壁膜９（通称サイドウォールと呼ばれる）で囲われている。ここでｎ型拡散層６と多結晶シリコン膜７ａとの接触面５０は、側壁膜９の下面６０より上方に位置する。また、シリコン膜５は、絶縁膜からなる側壁膜９とＳｉＧｅ合金層４との間に位置し、且つ、側壁膜９とＳｉＧｅ合金層４に接している。その周囲にはベース領域につながるｐ＋拡散層１０が形成され、さらにこのｐ＋拡散層１０の表面には外部ベース層の低抵抗層として用いるシリサイド膜１１ｂが形成されている。なお、ＳｉＧｅ合金層４は本発明の「導電層」、シリコン膜５は本発明の「第２の領域」、ｎ型拡散層６は本発明の「第１の領域」、多結晶シリコン膜７ａは本発明の「エミッタ電極」、及びｐ＋拡散層１０は本発明の「不純物領域」の一例である。
【００１９】
図３〜図１１は、本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【００２０】
（工程１：図３参照）  ｐ型シリコン基板１に、ＳＴＩ等の素子分離領域３を形成する。次に、活性領域２ａ（コレクタ層２）を作製するために、ｎ型不純物をイオン注入して活性化する。例えば、燐（Ｐ）を５００〜４０００ｋｅＶ程度の加速エネルギーで、３×１０１３ｃｍ−２から３×１０１５ｃｍ−２程度の濃度になるように注入する。
【００２１】
（工程２：図４参照）  減圧ＣＶＤ（Chemical Vapor Deposition）法により、ホウ素（Ｂ）を１×１０１９ｃｍ−３程度ドーピングしたシリコンゲルマニウム（ＳｉＧｅ）合金層４、及びゲルマニウム（Ｇｅ）を含まないシリコン膜５をエピタキシャル成長させる。ＳｉＧｅ合金層４ｅ、及びシリコン膜５ｅの膜厚は、それぞれ１０ｎｍから１００ｎｍ程度とする。
【００２２】
ＳｉＧｅ合金層４ｅでのＧｅ濃度は、層内で一定であってもよいが、シリコン膜５ｅと接する側からコレクタ層２に向かって徐々にＧｅ濃度が増加する傾斜型プロファイルとすれば、ベースを走行する電子の走行時間を短縮することができ、高速動作するトランジスタを形成できる。この際、Ｇｅ濃度は、シリコン膜５ｅと接する側で実質的に０％程度とし、コレクタ層２ｅと接する側で１５％から２０％程度とするのが好ましい。
【００２３】
また、シリコン膜５ｅには、ホウ素（Ｂ）をＳｉＧｅ合金層４ｅと同様にドーピングしてもよく、またはドーピングしなくてもよい。
【００２４】
さらに、ＳｉＧｅ合金層４ｅの成膜の前に、ホウ素（Ｂ）を含まないシリコン膜、もしくはホウ素（Ｂ）を含まないＳｉＧｅ合金層を減圧ＣＶＤ法によってエピタキシャル成長させておいてもよい。
【００２５】
（工程３：図５参照）  次に、リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン膜５ｅおよびＳｉＧｅ合金層４ｅの不要な部分を除去する。これにより、活性領域２ａ上に、所望のパターンに加工されたベース領域として用いるＳｉＧｅ合金層４、及びシリコン膜５が形成される。ドライエッチング条件としては、例えば、圧力１５ｍＴ、ガス流量Ｏ２／ＨＢｒ＝２／１８０ｓｃｃｍ、ＲＦパワーＵｐｐｅｒ／Ｌｏｗｅｒ＝２５０／１２Ｗである。
【００２６】
（工程４：図６参照）  減圧ＣＶＤ法により、１×１０２０ｃｍ−３程度以上のｎ型不純物をドーピングした多結晶シリコン膜７ｅを成膜し、さらに、シリコン窒化膜８ｅを成膜する。ｎ型不純物としては、例えば、砒素（Ａｓ）又は燐（Ｐ）を用いる。多結晶シリコン膜７ｅの膜厚は、１００ｎｍから３００ｎｍ程度とし、シリコン窒化膜８ｅの膜厚は、５０ｎｍから２００ｎｍ程度とする。なお、ｎ型不純物は本発明の「第１不純物」の一例である。
（工程５：図７参照）  リソグラフィ法によりレジストパターンを設け、ドライエッチングにより、シリコン窒化膜８ｅ、多結晶シリコン膜７ｅ、シリコン膜５の順にエッチング加工する。このとき、ドライエッチングは、シリコン膜５を完全に除去するまで行わず、ＳｉＧｅ合金層４上の全面に一部が残存する状態で終了させる。この結果、シリコン膜５は断面凸状の形状７０に仕上がる。さらに、シリコン膜５の表面８０ａにはエッチングダメージが入り、ダメージ層が形成される。なお、この際、多結晶シリコン膜７ｅは、エミッタ電極となる多結晶シリコン膜７ａと、ＳｉＧｅ合金層４とシリコン膜５の周囲に多結晶シリコン膜からなる側壁膜７ｂとして加工される。シリコン窒化膜８ｅは、シリコン窒化膜８として加工され、多結晶シリコン膜７ｅをエッチング加工する際のマスクとして機能する。ドライエッチング条件としては、例えば、圧力１５ｍＴ、ガス流量Ｏ２／ＨＢｒ＝２／１８０ｓｃｃｍ、ＲＦパワーＵｐｐｅｒ／Ｌｏｗｅｒ＝２５０／１２Ｗである。
【００２７】
（工程６：図８参照）  ＣＶＤ法を用いて絶縁膜であるシリコン酸化膜を形成し、続いてドライエッチングを用いて全面エッチバックすることにより、シリコン窒化膜８、多結晶シリコン膜７ａ、及びシリコン膜５の凸部の周囲に、サイドウォールと呼ばれるシリコン酸化膜からなる側壁膜９を形成する。このドライエッチングにより、シリコン膜５の表面８０ｂにさらにエッチングダメージが加わり、ダメージ層が形成される。なお、シリコン酸化膜は、例えば、テトラエトキシシラン（ＴＥＯＳ）／酸素（Ｏ２）混合ガスを７２０℃程度で加熱処理することによって成膜され、膜厚は約１００ｎｍから４００ｎｍ程度である。ドライエッチング条件としては、例えば、圧力２５０ｍＴ、ガス流量：ＣＨＦ３／ＣＦ４／Ａｒ＝２０／２０／４００ｓｃｃｍ、ＲＦパワー３９５Ｗ）である。
【００２８】
（工程７：図９参照）  イオン注入法を用いてホウ素（Ｂ）をイオン注入した後、熱処理による活性化を行い、外部ベース層として機能するｐ＋拡散層１０を形成する。イオン注入条件は、例えばＢＦ２を１ｋｅＶから４０ｋｅＶの加速エネルギーで、１×１０１４ｃｍ−２から５×１０１５ｃｍ−２の注入量とする。この注入条件では、多結晶シリコン膜７ａ上に存在する約５０ｎｍの膜厚のシリコン窒化膜８をイオンが通過しないため、多結晶シリコン膜７ａにホウ素が注入されることはない。なお、ホウ素は本発明の「第２不純物」の一例である。
【００２９】
（工程８：図１０参照）  次に、熱処理を行って、多結晶シリコン膜７ａのｎ型不純物をシリコン膜５の中に拡散させ、ｎ型拡散層６を形成する。この結果、エミッタ−ベース接合がシリコン膜５内に形成される。熱処理は、ＲＴＡ装置を用いて、１０５０℃程度の熱処理を５秒〜３０秒間程度行う。
【００３０】
ここで、シリコン膜５内に形成されるエミッタ層（ｎ型拡散層６）は、多結晶シリコン膜７ａからのｎ型不純物の拡散によって形成されるが、拡散は深さ方向だけでなく横方向へも進むため、有効なエミッタ幅は多結晶シリコン膜７ａの幅よりも広くなることがある。しかしながら、本発明の第１実施形態では、エミッタ層（ｎ型拡散層６）とエミッタ電極（多結晶シリコン膜７ａ）との接触面５０が側壁膜９の下面６０より上方に位置しているため、側壁膜９が拡散障壁となりｎ型拡散層６の横方向への拡散が抑えられる。このため、エミッタ層の寸法幅が微細化されることになる。
【００３１】
（工程９：図１１参照）  熱処理後、希フッ酸および燐酸を用いて、ベース電極上（図示せず）、エミッタ電極上、及びコレクタ電極上（図示せず）のシリコン窒化膜８を除去する。さらに、先に述べた工程５および工程６においてシリコン膜５の表面８０ａ，８０ｂに加わったエッチングダメージ（ダメージ層）を除去するために、ドライエッチングによってｐ＋拡散層１０（シリコン膜５）の表面側の一部を除去する。ここで、ドライエッチング条件は、例えば、圧力１２５０ｍＴ、ガス流量：Ｏ２／ＣＦ４＝２００／１００ｓｃｃｍ、ＲＦパワー４５０Ｗ）であり、工程５および工程６におけるドライエッチング条件とは異なり、ｐ＋拡散層１０（シリコン膜５）に対してダメージの少ない条件で行っている。このドライエッチングにより除去されるｐ＋拡散層１０（シリコン膜５）の膜厚は例えば、１０ｎｍ程度である。
【００３２】
なお、工程５のドライエッチング後にシリコン膜５の表面８０ａのエッチングダメージ（ダメージ層）を除去したり、あるいは工程６のドライエッチング後にシリコン膜５の表面８０ｂのエッチングダメージ（ダメージ層）を除去したりしてもよいが、工程ごとにエッチングダメージ（ダメージ層）の除去を行った場合には、シリコン膜５の膜減りが大きくなるため、例えば、シリコン膜５がエッチング除去され、ＳｉＧｅ合金層４が露出するような場合には、その部分でシリサイド膜の形成が阻害され、均一な膜質・膜厚のシリサイド膜を設けることが困難となる。このため、エッチングダメージ（ダメージ層）の除去は、最後にシリコン膜５にエッチングダメージが加わった工程以降、後述するシリサイド膜の形成工程（工程１２）の直前までの間にまとめて１回で行うことがより好ましい。
【００３３】
（工程１２：図１参照）  多結晶シリコン７ａの表面およびｐ＋拡散層１０の表面に、コバルト（Ｃｏ）を形成し、熱処理を行ってコバルトシリサイド膜（シリサイド膜）１１ａ、１１ｂを形成する。このシリサイド膜１１ａ、１１ｂのシート抵抗値は、７Ω／□程度であり、従来のｐ＋型ＳｉＧｅ層（ｐ＋拡散層１０）のシート抵抗値１００Ω／□程度と比べ、極めて低い抵抗値である。このため、内部ベース層と、外部ベース層につながるベース電極（図示せず）との間に発生する寄生抵抗を下げることができる。
【００３４】
なお、シリサイド処理では、コバルトに代えて、チタン（Ｔｉ）を形成してチタンシリサイド膜を形成しても同様の効果が得られる。
【００３５】
次に、特に図示しないが、プラズマＴＥＯＳ膜等の層間絶縁膜を半導体基板の表面に堆積させ、ＮＰＮトランジスタのコレクタ電極部、ベース電極部、及びエミッタ電極部のコンタクト開口を行い、チタニウム等からなるバリアメタル層、及びアルミニウム又はアルミニウム合金からなる導電層を形成し、ＮＰＮトランジスタを有するバイポーラトランジスタを製造することができる。
【００３６】
先の図１４に示したように、従来構造のエミッタ層では、エミッタ−ベース接合部分の寸法幅はＷｅ２であった。これに対して、本発明の第１実施形態では、図２に示すように、同じ加工寸法のシリコン膜内部に第１の領域と第２の領域が存在し、さらにこの第１の領域をエミッタ層として用いている。このエミッタ層のボトム側部分にエミッタ−ベース接合が形成されるため、接合部分の寸法幅はＷｅ３となり、シリコン膜とＳｉＧｅ合金層界面の寸法幅（従来構造での寸法幅Ｗｅ２）より小さくなる。また、シリコン膜５へのｎ型不純物の拡散を制御することで、エミッタ層の接合部分の寸法幅を実質的にＷｅ１と等しくすることができる。この結果、高精度な露光装置を導入することなく、エミッタ層の寸法幅を微細化することができる。エミッタ層の寸法幅が小さくなると、すなわち寸法幅がＷｅ３またはＷｅ１になると、シリコン膜とＳｉＧｅ合金層界面の寸法幅Ｗｅ２のときに比べ、少ない電流で同じ電流密度が得られる。このため、低消費電力のトランジスタを形成することができ、その結果として高性能な半導体装置を得ることができるようになる。
【００３７】
本発明の第１実施形態では、シリコン膜５の少なくとも一部が、ＳｉＧｅ合金層４と側壁膜９との間に位置し、且つ、ＳｉＧｅ合金層４および側壁膜９と接しているので、エミッタ−ベース接合面積は、従来構造（シリコン膜５部分もエミッタ層として機能する場合）に比べて狭くなる。このため、従来構造よりも接合寸法面積が狭い分の接合容量が削減されたトランジスタ（半導体装置）を提供することができる。
【００３８】
また、エッチングダメージ（ダメージ層）を含むｐ＋拡散層１０の表面にシリサイド膜を形成した場合には、エッチングダメージ（ダメージ層）に対応するシリサイド膜の膜質劣化やシリサイド膜の形状バラツキのために、配線抵抗の増加を引き起こしてしまうが、本製造方法によれば、エッチングダメージ（ダメージ層）が除去されたｐ＋拡散層１０（シリコン膜５）の表面にシリサイド膜が形成されるため、シリサイド膜の膜質が向上し、配線抵抗を低減させることができる。特に、ｐ＋拡散層１０（シリコン膜５）の表面のエッチングダメージ（ダメージ層）を除去する工程１２の直前のみにまとめて１回で行っているので、工程数の削減による低コスト化だけでなく、エッチングダメージ（ダメージ層）の除去に伴うｐ＋拡散層１０（シリコン膜５）の膜減りを最低限に抑えることができるため、シリコン膜５の薄膜化が可能となり、製造コストをさらに削減することができる。
【００３９】
表１は、各条件で作製したシリサイド膜のシート抵抗の測定結果を示す。なお、表中には、（ａ）シリコン膜の表面のダメージを除去した後にシリサイド膜を形成した場合（条件１）、（ｂ）シリコン膜の表面のダメージを除去せずにシリサイド膜を形成した場合（条件２）、及び（ｃ）シリコン膜にダメージを加えずにシリサイド膜を形成した場合（条件３）を示す。表１から明らかなように、シリコン膜の表面にダメージが加わった場合には、その後形成したシリサイド膜のシート抵抗値は大幅に上昇していることが分かる。これに対し、ダメージを除去する処理を行った場合には、シリコン膜にダメージを加える前と同程度までシート抵抗値が回復していることが分かる。
【００４０】
【表１】
0004714564.tif 000002
（第２実施形態）
図１２は、本発明の第２実施形態によるＳｉＧｅベースへテロ接合バイポーラトランジスタの素子断面図である。第１実施形態と異なる箇所は、ｎ型拡散層６の下面がＳｉＧｅ合金層の中に設けられていることである。なお、シリコン膜５ａは本発明の「第２の領域」およびｎ型拡散層６ａは本発明の「第１の領域」の一例である。
【００４１】
ｎ型拡散層６ａの下面がＳｉＧｅ合金層４の中に達していることより、ＳｉＧｅ合金層４に達していない場合に比べて、エミッタ層として機能するｎ型拡散層６ａの下面からコレクタ層２までの距離が短くなり、エミッタ層側からコレクタ層に流れる電子の移動時間を短縮することができ、高速動作するトランジスタを形成できる。したがって、より高性能な半導体装置を提供することができる。
【００４２】
本発明の第２実施形態による半導体装置を製造するには、第１実施形態の工程２において、減圧ＣＶＤ法によりシリコン膜５ａを３０ｎｍ程度形成し、工程８において、ＲＴＡ装置を用いて１０５０℃程度の熱処理を５秒間程度行う。このようにすることで、多結晶シリコン膜７ａのｎ型不純物は、コレクタ層２側に向かって４０ｎｍ程度拡散するため、膜厚３０ｎｍ程度のシリコン膜５ａを通過し、ＳｉＧｅ合金層４内に達する。この結果、ｎ型拡散層６ａの下面（エミッタ−ベース接合部）がＳｉＧｅ合金層４の中に達していない場合（ｎ型拡散層６ａの下面がシリコン膜５ａの中にある場合）に比べて、エミッタ注入効率が大きく、より高い電流増幅率を得ることができる。これは、ｎ型拡散層６ａの下面がＳｉＧｅ合金層４の中にある場合に、ＳｉＧｅ合金層のバンドギャップがシリコン膜のバンドギャップより狭いことにより、ｎ型拡散層６ａの下面がシリコン膜５ａの中にある場合に比べてエミッタ層からベース層へ注入される電子に対する障壁の高さが小さくなるためである。これにより、エミッタ層からベース層へ注入される電子に対する障壁の高さを、ベース層からエミッタ層に注入される正孔に対する障壁の高さよりもさらに小さくすることができるため、エミッタ注入効率を大きくすることができ、より高い電流増幅率を実現することができる。したがって、より高性能な半導体装置を提供することができる。
【００４３】
以上、実施の形態により本発明を詳細に説明したが、本発明はこれに限定されることなく、本発明の趣旨を逸脱しない範囲で、種々のバイポーラトランジスタに適用することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係る半導体装置を説明するための断面図である。
【図２】本発明の第１実施形態に係る半導体装置を説明するための部分拡大図である。
【図３】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図４】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図５】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図６】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図７】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図８】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図９】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１０】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１１】本発明の第１実施形態に係る半導体装置の製造工程を説明するための断面図である。
【図１２】本発明の第２実施形態に係る半導体装置を説明するための断面図である。
【図１３】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための断面図である。
【図１４】従来のＳｉＧｅベースへテロ接合バイポーラトランジスタ構造を説明するための部分拡大図である。
【符号の説明】
【００４５】
１  ｐ型シリコン基板
２  コレクタ層（エピタキシャル層）
２ａ  活性領域
３  素子分離領域（ＳＴＩ）
４  シリコンゲルマニウム（ＳｉＧｅ）合金層
５  シリコン膜
６  ｎ型拡散層（エミッタ層）
７ａ  多結晶シリコン膜（エミッタ電極）
９  シリコン酸化膜からなる側壁膜（サイドウォール）
１０  ｐ＋拡散層
１１ａ、１１ｂ  シリサイド膜
５０  ｎ型拡散層と多結晶シリコン膜の界面
６０  側壁膜の下面
７０  凸状に形成されたシリコン膜の凸部
【図１】
0004714564.tif 000003
【図２】
0004714564.tif 000004
【図３】
0004714564.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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