(57)【特許請求の範囲】
【請求項１】
互いに重ならないリセット期間と増幅期間とを表すスイッチ制御信号を受け取り、
各々前記リセット期間で導通する第１〜第４のサンプリングスイッチと、
前記リセット期間で第１〜第４の入力電圧がそれぞれ前記第１〜第４のサンプリングスイッチを介して一端に個別に印加される第１〜第４のサンプリング容量と、
前記第１〜第４のサンプリング容量のうち任意の２個のサンプリング容量の他端が第１の入力端子に共通接続され、前記第１〜第４のサンプリング容量のうち他の２個のサンプリング容量の他端が第２の入力端子に共通接続された差動増幅器と、
前記増幅期間で前記第１の入力端子に接続された２個のサンプリング容量のうち１個のサンプリング容量の前記第１〜第４のサンプリングスイッチのうちのいずれかが接続されている一端と前記第２の入力端子に接続された２個のサンプリング容量のうち１個のサンプリング容量の前記第１〜第４のサンプリングスイッチのうちのいずれかが接続されている一端とを導通する第１の電荷再配分スイッチと、
前記増幅期間で前記第１の入力端子に接続された２個のサンプリング容量のうち他の１個のサンプリング容量の前記第１〜第４のサンプリングスイッチのうちのいずれかが接続されている一端と前記第２の入力端子に接続された２個のサンプリング容量のうち他の１個のサンプリング容量の前記第１〜第４のサンプリングスイッチのうちのいずれかが接続されている一端とを導通する第２の電荷再配分スイッチと、
第１の端子が前記差動増幅器の前記第１の入力端子に、第２の端子が前記差動増幅器の第１の出力端子にそれぞれ接続された第１のフィードバック容量と、
第１の端子が前記差動増幅器の前記第２の入力端子に、第２の端子が前記差動増幅器の第２の出力端子にそれぞれ接続された第２のフィードバック容量とを備え、
前記差動増幅器は、前記増幅期間において前記差動増幅器の前記第１の入力端子の電圧レベルと前記第２の入力端子の電圧レベルとの差に応じて、前記差動増幅器の前記第１の出力端子に第１の出力信号を、前記差動増幅器の前記第２の出力端子に第２の出力信号をそれぞれ出力する全差動型増幅回路において、
前記第１〜第４のサンプリング容量の容量値は、実質的に全て同一であり、
一端が前記差動増幅器の前記第１の入力端子に接続され、かつ前記リセット期間で導通し前記増幅期間で非導通となる第１のリセットスイッチと、
一端が前記差動増幅器の前記第２の入力端子に接続され、かつ前記リセット期間で導通し前記増幅期間で非導通となる第２のリセットスイッチと、
前記第１及び第２の出力信号によって規定される差動出力信号電圧のＤＣ電圧を調整するコモンモードフィードバック回路とを更に備え、
前記第１のリセットスイッチの他端と前記第２のリセットスイッチの他端とに入力コモン電圧が印加されたことを特徴とする全差動型増幅回路。
【請求項２】
請求項１記載の全差動型増幅回路において、
前記第１のフィードバック容量の前記第２の端子と前記差動増幅器の前記第１の出力端子との間に介在し、かつ前記リセット期間で非導通となり前記増幅期間で導通する第１のフィードバックスイッチと、
一端が前記第１のフィードバック容量と前記第１のフィードバックスイッチとの接続点に接続され、他端に第１の出力基準電圧が印加され、かつ前記リセット期間で導通し前記増幅期間で非導通となる第１の出力基準電圧印加スイッチと、
前記第２のフィードバック容量の前記第２の端子と前記差動増幅器の前記第２の出力端子との間に介在し、かつ前記リセット期間で非導通となり前記増幅期間で導通する第２のフィードバックスイッチと、
一端が前記第２のフィードバック容量と前記第２のフィードバックスイッチとの接続点に接続され、他端に第２の出力基準電圧が印加され、かつ前記リセット期間で導通し前記増幅期間で非導通となる第２の出力基準電圧印加スイッチとを更に備えたことを特徴とする全差動型増幅回路。
【請求項３】
請求項２記載の全差動型増幅回路において、
前記第１〜第４のサンプリング容量の容量値と、前記第１及び第２のフィードバック容量の容量値との比によって前記差動増幅器の前記第１及び第２の出力信号で規定される信号増幅率を決定することを特徴とする全差動型増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックレンジの広い全差動アナログ信号の処理回路において、特に高速動作の条件下で差動入力信号の高精度な比較及び増幅を低消費電力で可能とする技術に関するものである。
【背景技術】
【０００２】
近年、アナログ信号処理回路は、低電圧化、高速化、低消費電力化の要望が強くなってきている。そこで最近では、ＣＭＯＳアナログ回路の増幅器とキャパシタとを組み合わせたスイッチドキャパシタ構成という、低電源電圧下でダイナミックレンジを確保しかつ高速動作を可能とする技術の利用が主流となっている。
【０００３】
一方、アナログ・デジタル間インターフェース技術の観点では、汎用的に用いられているＡＤＣ（analog-to-digital converter）の分解能の向上や高速化等、高性能化が進んでおり、ＡＤＣ前段でのアナログ処理の性能がシステム性能を左右する重要なポイントになってきている。
【０００４】
一例として、携帯電話のカメラモジュールにおけるアナログフロントエンド回路では、イメージセンサの高画素化に伴う処理の高速化、ダイナミックレンジの拡大、ＡＤＣの高ビット化に伴うアナログ信号処理精度の向上によって、例えば黒レベルのオフセット除去が不十分な場合、低照度撮像時の画質劣化を招いてしまうため、黒レベルのオフセット検出用比較器の高精度化が重要となる。
【０００５】
具体的には、例えばＡＤＣが１０ビット、ダイナミックレンジ１Ｖの場合、ＡＤＣの量子化レベルは１ｍＶ未満であり、アナログフロントエンドの増幅率を考慮すると入力部において約６０μＶ程度のオフセットでさえ許容されない。
【０００６】
ところで、このようなカメラモジュール事業のビジネス展開として、現在ではセキュリティカメラ、車載カメラ等の監視カメラ分野が注目されてきており、技術開発も進んでいる。
【０００７】
特に、車載カメラにおいては、夜間の監視能力を上げるためにイメージセンサの感度向上、高増幅率、広ダイナミックレンジかつ高精度のアナログ信号処理が求められる。携帯電話カメラやデジタルカメラでは、静止画の画質改善を主眼においた高性能化が主であったのに対し、動画のリアルタイム処理を行うために一層の高速動作が要求される。更には搭載するイメージセンサの高画素化が伴うことも容易に予想される。
【０００８】
したがって、今後ダイナミックレンジの広い差動アナログ信号を高精度かつ高速に処理する技術は必要であり、加えてハイブリッド車の普及や車載電子機器の増加等に伴い、低消費電力化も重視されてくるものと考えられる。
【０００９】
ところで、現在までに全差動型の比較器及び増幅回路に関する技術として、次のような技術が知られている。
【００１０】
第１の従来技術では、比較器入力部の構成として、差動入力段において、チョッパ容量に差動比較基準電圧及び差動入力信号電圧を順次スイッチで切り替えて、差分を検出する構成となっている（特許文献１参照）。
【００１１】
第２の従来技術では、チョッパ容量を用いず、差動比較段トランジスタのゲートに差動比較基準電圧と差動入力信号電圧とをＤＣ接続で入力し、正負それぞれにおいて両者の電圧をスイッチで短絡することで差分を検出する構成となっている（特許文献２参照）。
【００１２】
第３の従来技術は、比較器入力部の構成として、入力信号電圧と比較基準電圧とを個別にサンプリングする容量を差動の正負両側にそれぞれ並列に接続し、比較動作時には正負両側の電圧をスイッチで短絡して差分を検出する構成となっている（特許文献３参照）。
【特許文献１】特開平１０−１０７６００号公報
【特許文献２】特開平１１−１５０４５４号公報
【特許文献３】特開２００２−３７４１５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記第１の従来技術は一般的な全差動型の比較器構成でもあるが、高速動作の観点では、チョッパ容量の値によっては、差動比較基準電圧、差動入力信号電圧を供給する前段回路の駆動力により、比較出力のセトリング時間が左右される。したがって、高速動作時は前段回路の駆動部に多くの電流を必要とし、消費電力面でデメリットがある。また、差動比較基準電圧に非常に近い差動入力信号を比較する場合には、チョッパ容量への電荷蓄積のスイッチ切替時のチャージインジェクションや、スイッチのフィードスルーオフセットが正負間の電圧レベル差に依存して非対称であることから、誤差が相殺されずに比較精度が悪化するという問題もある。
【００１４】
オフセットはスイッチトランジスタの寄生容量によって発生するものであり、スイッチ部でキャンセルする技術は既知で一般的に実用化されているが、前述のようなμＶオーダーの除去精度はなく、特に差動の非対称性を解消することは困難である。
【００１５】
しかも、上記第１の従来技術では、差動比較基準電圧と差動入力信号電圧とのサンプリングタイミングが正負側で交互にずれている。これは、比較する信号振幅を差動振幅としてではなく、正側の信号振幅と負側の信号振幅とを比較することを前提としたものと考えられる。このような場合、比較対象の信号に同相ノイズが混入すると、サンプリング時差により同時性が無いため、相関をとることができずノイズ除去効果が損なわれる問題もある。
【００１６】
また、上記第２の従来技術では、差動比較段がＮチャンネルトランジスタ構成の場合には低電圧側の入力電圧範囲が制約され、Ｐチャンネルトランジスタ構成の場合には高電圧側の入力電圧範囲が制約される。つまり、処理する信号ダイナミックレンジが差動比較段の動作可能な入力範囲に制限され、広ダイナミックレンジの信号処理には不向きであるという問題がある。
【００１７】
これらの問題は、将来、より高速、高精度、広ダイナミックレンジを求められる用途には重要な技術課題となる。
【００１８】
一方、上記第３の従来技術は、これらの問題を解決する１つの方法である。すなわち第１の従来技術の課題である同相ノイズ除去性能劣化に対しては、入力信号電圧と比較基準電圧とが並列に接続された容量に同時サンプリングされることにより回避でき、第２の従来技術の課題であるダイナミックレンジの制約については、入力信号がサンプリング容量を介して差動比較段に入力されるため、入力信号のＤＣ電圧範囲に制約を受けない構成である。
【００１９】
ところが、第３の従来技術には、前述の高性能な差動アナログ信号処理を実現するにあたって十分でない点が含まれている。例えば、第３の従来技術では差動比較段としてインバータ増幅器を正負側にそれぞれ使用し、比較動作後にインバータ増幅器の出力を互いの入力に相互にフィードバックして比較結果を保持するラッチ機能を備えており、比較結果が常に２値化されることになる。つまり、入力信号電圧と比較基準電圧との大小関係のみが結果として出力され、その差分の大きさを表すアナログ出力を得ることができない。したがって、例えばイメージセンサの黒レベルオフセットをアナログフロントエンド回路で除去する用途では用いることができない。つまり、黒レベル信号と基準黒レベルとを比較し、その比較結果からオフセット除去量をフィードバックにより制御する場合、２値化された結果をフィードバックすると、オフセットが除去されて収束に近づいていく過程において応答が俊敏過ぎることから発振を起こしてしまう危険性が高い。
【００２０】
また他の問題点は、第３の従来技術のスイッチ動作シーケンスにおいて、入力信号電圧と比較基準電圧とがサンプリングされた後にスイッチがオフする時点において、インバータ増幅器のラッチ及びリセットは既に解除されており、インバータ増幅器の入力がフローティング状態にある点である。つまり、入力信号電圧と比較基準電圧とのサンプリング終了時点でスイッチがオフする瞬間に、スイッチトランジスタのゲート・ソース間寄生容量によるチャージインジェクションの変動がインバータ増幅器の入力に伝播し、インバータ増幅器の動作点が本来の動作点からずれた状態で比較動作が行われ、かつこのずれは正負両側のインバータ増幅器で相関がとれない。その結果、インバータ増幅器のゲインが高い場合には、正負側の比較結果の対称性劣化や比較の誤動作を引き起こす可能性もある。
【００２１】
本発明は、高速、高精度、広ダイナミックレンジの全差動アナログ信号処理を必要とするあらゆる用途に関して、上記課題を解決すべく、入力信号電圧と比較基準電圧との差分の大きさに応じた比較結果を出力することができ、高精度で安定した動作が可能であり、かつ低消費電力で実現の容易な全差動型比較器を提供するものであり、また、この比較器技術を応用した全差動型増幅回路も同時に提供するものである。
【課題を解決するための手段】
【００２２】
上記課題を解決するため、本発明は、まず、使用する比較器としてＤＣゲインが高く、かつ比較差分に応じた出力振幅が得られる差動増幅器を用いる。次に、高速化を阻む原因となっている比較期間及び増幅期間における前段回路の駆動を不要とする構成を提供する。すなわち、従来の比較期間及び増幅期間の動作は、前段回路の出力インピーダンスの影響が比較結果出力及び増幅結果出力の過渡応答特性に影響を与えるため、この影響を受けない構成にすることで高速化が図れる。そのためには、リセット期間に前段回路の電圧を一斉にサンプリングしておき、比較期間及び増幅期間で前段回路を切り離した状態で差分比較する必要がある。そこで本発明では、正負両側の差動入力信号電圧と差動比較基準電圧とのサンプリング用にそれぞれ個別に容量を、すなわち合計４個のサンプリング容量を備える構成とした。
【００２３】
また、出力セトリング時間を短縮するために、電荷再配分の時間応答が俊敏であることを利用する方式を提供する。すなわち、上記サンプリング容量を２組に分け、差動増幅器の正負両極性の入力端子にそれぞれ共通接続し、比較する信号振幅を規定する１つの正極性側容量端子と１つの負極性側容量端子とでなる２組の組み合わせで電荷再配分スイッチにより両端子を同時にショートして比較増幅出力する構成にした。これにより、比較期間及び増幅期間に必要な入力の変動幅として従来は差動入力信号電圧の振幅分を前段回路でドライブする必要があったが、本発明では電荷再配分作用により入力の変動幅は差動入力信号電圧幅の約半分の振幅変動で済む。
【００２４】
更に高精度化の面で、特に差動比較基準電圧近傍の差動入力信号電圧の比較精度を損なう原因は、従来の方式ではリセット・比較期間の順次サンプリングによって起こるスイッチ切り替え時のチャージインジェクションと、差動比較基準電圧レベルが正負間で大きい場合に、スイッチのフィードスルーオフセット量が異なることである。チャージインジェクションについては、同時サンプリング方式にすることで同相ノイズとして除去でき、また、サンプリングの終了後に差動増幅器のリセットを解除するシーケンスによって比較誤動作が防止できる。またフィードスルーオフセットの解決策については、上記差動増幅器の両極性入力端子に共通接続する容量の組み合わせとして、正極性の電圧と負極性の電圧との組み合わせにした。つまり、差動比較基準電圧近傍の差動入力信号電圧については、正の信号電圧は正の比較基準電圧に、負の信号電圧は負の比較基準電圧にそれぞれ近い電圧レベルにあるので、互いに異なるレベルの信号に関与する容量の組み合わせで差動増幅器の入力に共通接続することにより、比較動作の電荷再配分によってフィードスルーオフセットの非対称性による誤差を打ち消す機能を実現する。
【発明の効果】
【００２５】
本発明の比較器によれば、比較期間の動作では前段回路の駆動が不要なため、高速動作時に信号駆動の消費電力の増加を伴わない。また、差動入力信号の差分検出時、特に差動比較基準電圧に非常に近い小振幅の差動入力信号電圧との比較時に、従来の技術ではなし得なかった高精度の差分検出が可能となり、例えば差動入力信号の微小なオフセットを高精度に検出する用途に利用価値が高い。
【００２６】
更に本発明の比較器技術を増幅回路に応用することで、高増幅率の増幅処理を行った後のオフセット低減効果が高まる。また、構成もスイッチと容量とを付加する簡便なものとなっており、低コストで利用価値が高い。
【００２７】
また、本発明によれば、信号の比較方法に応じて、差動増幅器の入力端子に接続する容量端子の組み合わせと、比較期間及び増幅期間にショートする容量端子の組み合わせとを変えることができるので、必ず同時性の相関をとることが可能で同相ノイズ耐性も強い、高品質な全差動アナログ信号処理が可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２９】
図１は、本発明に係る全差動型比較器の構成例を示している。図１において、１ａ，１ｂ，１ｃ，１ｄは第１〜第４のサンプリングスイッチ、２ａ，２ｂは第１及び第２の電荷再配分スイッチ、３ａ，３ｂは第１及び第２のリセットスイッチ、４，５，６，７は第１〜第４のサンプリング容量、８は差動増幅器である。また、Ｖｉｎｐ，Ｖｉｎｎは差動入力信号電圧、Ｖｒｅｆｐ，Ｖｒｅｆｎは差動比較基準電圧、Ｖａ＋，Ｖａ−は差動増幅器８の正負両極性の入力端子、Ｖｏ＋，Ｖｏ−は差動増幅器８の正負両極性の出力端子である。第１〜第４のサンプリング容量４〜７は、実質的に全て同一の容量値Ｃｓを持つ。Φ１，Φ１ａ，Φ２は図１中の各スイッチのオン・オフを制御するための第１〜第３のスイッチ制御信号である。なお、図１の状態は、比較期間での各スイッチのオン・オフ状態を示している。
【００３０】
図１によれば、正極性の入力信号電圧Ｖｉｎｐが第１のサンプリングスイッチ１ａを介して第１のサンプリング容量４の一端に印加される。負極性の比較基準電圧Ｖｒｅｆｎは、第２のサンプリングスイッチ１ｂを介して第２のサンプリング容量５の一端に印加される。第１のサンプリング容量４の他端と第２のサンプリング容量５の他端とは、差動増幅器８の正極性入力端子Ｖａ＋に共通接続されている。正極性の比較基準電圧Ｖｒｅｆｐは、第３のサンプリングスイッチ１ｃを介して第３のサンプリング容量６の一端に印加される。負極性の入力信号電圧Ｖｉｎｎは、第４のサンプリングスイッチ１ｄを介して第４のサンプリング容量７の一端に印加される。第３のサンプリング容量６の他端と第４のサンプリング容量７の他端とは、差動増幅器８の負極性入力端子Ｖａ−に共通接続されている。更に、第１のサンプリングスイッチ１ａと第１のサンプリング容量４との接続点と第４のサンプリングスイッチ１ｄと第４のサンプリング容量７との接続点との間には第１の電荷再配分スイッチ２ａが、第２のサンプリングスイッチ１ｂと第２のサンプリング容量５との接続点と第３のサンプリングスイッチ１ｃと第３のサンプリング容量６との接続点との間には第２の電荷再配分スイッチ２ｂがそれぞれ介在している。差動増幅器８の正極性出力端子Ｖｏ＋と正極性入力端子Ｖａ＋との間には第１のリセットスイッチ３ａが、差動増幅器８の負極性出力端子Ｖｏ−と負極性入力端子Ｖａ−との間には第２のリセットスイッチ３ｂがそれぞれ介在している。第１〜第４のサンプリングスイッチ１ａ〜１ｄは第１のスイッチ制御信号Φ１により、第１及び第２のリセットスイッチ３ａ，３ｂは第２のスイッチ制御信号Φ１ａにより、第１及び第２の電荷再配分スイッチ２ａ，２ｂは第３のスイッチ制御信号Φ２によりそれぞれオン・オフ制御される。
【００３１】
図２は、図１中の第１〜第３のスイッチ制御信号Φ１，Φ１ａ，Φ２のタイミング図である。時刻ｔ３から時刻ｔ４までの期間Ｔ１では、第１のスイッチ制御信号Φ１がＨレベルを示すことにより、第１〜第４のサンプリングスイッチ１ａ〜１ｄが導通する。時刻ｔ２から時刻ｔ５までの期間Ｔ２では、第２のスイッチ制御信号Φ１ａがＨレベルを示すことにより、第１及び第２のリセットスイッチ３ａ，３ｂが導通する。時刻ｔ１から時刻ｔ６までの期間Ｔ３では、第３のスイッチ制御信号Φ２がＬレベルを示すことにより、第１及び第２の電荷再配分スイッチ２ａ，２ｂが非導通となる一方、時刻ｔ６から時刻ｔ７までの期間では、第３のスイッチ制御信号Φ２がＨレベルを示すことにより、第１及び第２の電荷再配分スイッチ２ａ，２ｂが導通する。時刻ｔ２から時刻ｔ５までの期間がリセット期間であり、時刻ｔ６から時刻ｔ７までの期間が比較期間である。
【００３２】
次に、図２を参照しながら、図１の全差動型比較器の動作を説明する。まず時刻ｔ１において、比較期間が終了し、第１及び第２の電荷再配分スイッチ２ａ，２ｂが開放される。これにより、図１中の全てのスイッチが非導通状態となる。時刻ｔ２になると差動増幅器８がリセット期間に入り、第１及び第２のリセットスイッチ３ａ，３ｂが閉じる結果、Ｖａ＋及びＶｏ＋、並びにＶａ−及びＶｏ−はリセット電圧Ｖａでバイアスされる。その後の時刻ｔ３において、第１〜第４のサンプリングスイッチ１ａ〜１ｄが閉じ、差動入力信号電圧Ｖｉｎｐ，Ｖｉｎｎ及び差動比較基準電圧Ｖｒｅｆｐ，Ｖｒｅｆｎのサンプリングを同時に開始し、時刻ｔ４でサンプリングを終了する。このとき、第１〜第４のサンプリングスイッチ１ａ〜１ｄが開放される瞬間にチャージインジェクションが生じるが、第１及び第２のリセットスイッチ３ａ，３ｂは閉じた状態であるので、差動増幅器８の入力端子Ｖａ＋，Ｖａ−は共に安定しており、容量を介してチャージインジェクションの影響を受けてＶａ＋及びＶａ−が変動することはない。
【００３３】
この時点で、第１〜第４のサンプリング容量４〜７に蓄積された電荷を、差動増幅器８の入力端子Ｖａ＋，Ｖａ−について求める。ここで、正極性入力端子Ｖａ＋の電荷をＱ（Ｖａ＋）とし、負極性入力端子Ｖａ−の電荷をＱ（Ｖａ−）とする。ただし、ＶｉｎｎはＶｒｅｆｎに、ＶｉｎｐはＶｒｅｆｐにそれぞれ近い電圧であると想定し、Ｖｒｅｆｎの近傍でのフィードスルーオフセットをΔＶｎとし、Ｖｒｅｆｐの近傍でのフィードスルーオフセットをΔＶｐとすると、
Ｑ（Ｖａ＋）＝Ｃｓ（Ｖａ−Ｖｉｎｐ＋ΔＶｐ）
＋Ｃｓ（Ｖａ−Ｖｒｅｆｎ＋ΔＶｎ）
Ｑ（Ｖａ−）＝Ｃｓ（Ｖａ−Ｖｒｅｆｐ＋ΔＶｐ）
＋Ｃｓ（Ｖａ−Ｖｉｎｎ＋ΔＶｎ）
（ただしΔＶｐ≠ΔＶｎ）
が成り立つ。
【００３４】
次に、時刻ｔ５で第１及び第２のリセットスイッチ３ａ，３ｂが開放され、時刻ｔ６で第１及び第２の電荷再配分スイッチ２ａ，２ｂが閉じて比較期間が開始する。この比較期間にて、第１のサンプリング容量４と第４のサンプリング容量７との短絡された電圧をＶｉとし、第２のサンプリング容量５と第３のサンプリング容量６との短絡された電圧をＶｒとして、第１〜第４のサンプリング容量４〜７に蓄積された電荷を、差動増幅器８の入力端子Ｖａ＋，Ｖａ−について求めると、
Ｑ（Ｖａ＋）＝Ｃｓ（Ｖａｐ−Ｖｉ）＋Ｃｓ（Ｖａｐ−Ｖｒ）
Ｑ（Ｖａ−）＝Ｃｓ（Ｖａｎ−Ｖｒ）＋Ｃｓ（Ｖａｒ−Ｖｉ）
となる。この後、時刻ｔ７で比較期間が終了する。
【００３５】
ここで、Ｖａｐは正極性入力端子Ｖａ＋の比較後の電圧とし、Ｖａｎは負極性入力端子Ｖａ−の比較後の電圧とする。電荷保存則に基づき、上式をＶａｐ、Ｖａｎについて整理すると、
Ｖａｐ−Ｖａｎ＝
−１／２×（（Ｖｉｎｐ−Ｖｒｅｆｐ）＋（Ｖｒｅｆｎ−Ｖｉｎｎ））
となり、差動増幅器８の入力には、Ｖｒｅｆｐ、Ｖｒｅｆｎの電位差によって生じるフィードスルーオフセットに起因する誤差の影響は排除され、差動比較基準電圧Ｖｒｅｆｐ，Ｖｒｅｆｎの付近でも高精度な比較ができることが判る。
【００３６】
また、電荷再配分の作用により差動出力信号電圧Ｖｏ＋，Ｖｏ−が俊敏に応答し、出力セトリングは差動増幅器８の周波数特性及び駆動能力でほぼ決まる。
【００３７】
図３は、従来の全差動型比較器の例を示している。図３において、１は１対のサンプリングスイッチ、２は１対の比較用スイッチ、３ａ，３ｂは１対のリセットスイッチ、１１，１２は１対のチョッパ容量、８は差動増幅器である。各チョッパ容量１１，１２はそれぞれ容量値Ｃｓを持つものとし、第１〜第３のスイッチ制御信号Φ１，Φ１ａ，Φ２のタイミングは図２と同じであるものとする。
【００３８】
図１に示した本発明の全差動型比較器の効果を更に明確に説明するために、図３に示した従来の全差動型比較器について同一条件下での動作説明を行う。まず、時刻ｔ１で比較期間を終え、比較用スイッチ２が開放される。これにより、図３中の全てのスイッチが非導通状態となる。時刻ｔ２になると差動増幅器８がリセット期間に入り、リセットスイッチ３ａ，３ｂが閉じる結果、Ｖａ＋及びＶｏ＋、並びにＶａ−及びＶｏ−はリセット電圧Ｖａでバイアスされる。その後の時刻ｔ３において、サンプリングスイッチ１が閉じ、正極性のチョッパ容量１１に正極性の比較基準電圧Ｖｒｅｆｐが、負極性のチョッパ容量１２に負極性の比較基準電圧Ｖｒｅｆｎがそれぞれサンプリングされ始め、時刻ｔ４でサンプリングが終了する。
【００３９】
この時点での各チョッパ容量１１，１２に蓄積された電荷を、上記と同条件のもとで同様に求めると、
Ｑ（Ｖａ＋）＝Ｃｓ（Ｖａ−Ｖｒｅｆｐ＋ΔＶｐ）
Ｑ（Ｖａ−）＝Ｃｓ（Ｖａ−Ｖｒｅｆｎ＋ΔＶｎ）
（ただしΔＶｐ≠ΔＶｎ）
となる。
【００４０】
次に、時刻ｔ５でリセットスイッチ３ａ，３ｂが開放され、時刻ｔ６で比較用スイッチ２が閉じて、正極性のチョッパ容量１１には正極性の入力信号電圧Ｖｉｎｐが、負極性のチョッパ容量１２には負極性の入力信号電圧Ｖｉｎｎがそれぞれ印加開始され、時刻ｔ７で比較が終了する。
【００４１】
この比較期間の各チョッパ容量１１，１２に蓄積された電荷を、差動増幅器８の入力端子Ｖａ＋，Ｖａ−について同様に求めると、
Ｑ（Ｖａ＋）＝Ｃｓ（Ｖａｐ−Ｖｉｎｐ）
Ｑ（Ｖａ−）＝Ｃｓ（Ｖａｎ−Ｖｉｎｎ）
となる。ここで、Ｖａｐは正極性入力端子Ｖａ＋の比較後の電圧とし、Ｖａｎは負極性入力端子Ｖａ−の比較後の電圧とする。注意したいのは、時刻ｔ６から時刻ｔ７までの比較期間には、前段からの電圧駆動が働いているのでフィードスルーオフセットによる電荷注入は生じない点である。
【００４２】
上式をＶａｐ、Ｖａｎについて整理すると、
Ｖａｐ−Ｖａｎ＝（Ｖｉｎｐ−Ｖｒｅｆｐ）＋（Ｖｒｅｆｎ−Ｖｉｎｎ）
＋（ΔＶｐ−ΔＶｎ）
となり、右辺第３項にフィードスルーオフセットによる誤差が残存する。
【００４３】
したがって、図３の構成によれば、差動比較基準電圧Ｖｒｅｆｐ，Ｖｒｅｆｎの近傍での比較精度が悪化する。また、出力セトリングについては、差動入力信号電圧Ｖｉｎｐ，Ｖｉｎｎを供給する前段回路の電流駆動能力とチョッパ容量１１，１２の容量値Ｃｓの時定数による遅延とが影響してくるため、図１の構成に比べて消費電力、高速動作において性能が劣る。
【００４４】
なお、図１の構成は差動入力信号電圧の振幅を差動比較基準電圧の振幅と比較する場合の例であるが、その他の構成例としては、差動増幅器８の入力端子Ｖａ＋，Ｖａ−に共通接続するサンプリング容量４〜７の組み合わせとして、必ず正極性信号と負極性信号との組み合わせにすれば、これらの容量４〜７にサンプリングする信号の組み合わせと、電荷再配分スイッチ２ａ，２ｂでショートする容量端子の組み合わせとを、信号比較方法に応じて適宜変えても同様の効果が得られる。
【００４５】
次に、全差動型増幅回路への上記本発明に係る比較器技術の応用例を説明する。
【００４６】
図４は、本発明に係る全差動型増幅回路の構成例を示している。図４中に示した符号は図１と同一対応となっており、第１及び第２のフィードバック容量９，１０を追加して増幅回路を構成したものである。ただし、前述の「比較期間」を「増幅期間」と読み替えるものとする。
【００４７】
図４によれば、差動増幅器８の差動出力信号電圧Ｖｏ＋，Ｖｏ−のＤＣ電圧を調整するコモンモードフィードバック回路１５が設けられ、差動増幅器８の正極性入力端子Ｖａ＋及び負極性入力端子Ｖａ−がそれぞれ第１のリセットスイッチ３ａ及び第２のリセットスイッチ３ｂを介して入力コモン電圧Ｖｃｍに接続される。また、第１のフィードバック容量９の一端が差動増幅器８の正極性入力端子Ｖａ＋に接続され、第１のフィードバック容量９の他端が第１の出力基準電圧印加スイッチ１３ａを介して正極性の出力基準電圧Ｖｒｅｆｐｏに接続され、第１のフィードバック容量９と第１の出力基準電圧印加スイッチ１３ａとの接続点と差動増幅器８の正極性出力端子Ｖｏ＋との間に第１のフィードバックスイッチ１４ａが介在している。更に、第２のフィードバック容量１０の一端が差動増幅器８の負極性入力端子Ｖａ−に接続され、第２のフィードバック容量１０の他端が第２の出力基準電圧印加スイッチ１３ｂを介して負極性の出力基準電圧Ｖｒｅｆｎｏに接続され、第２のフィードバック容量１０と第２の出力基準電圧印加スイッチ１３ｂとの接続点と差動増幅器８の負極性出力端子Ｖｏ−との間に第２のフィードバックスイッチ１４ｂが介在している。
【００４８】
コモンモードフィードバック回路１５は、抵抗分圧回路又は容量分圧回路を備え、差動出力信号電圧Ｖｏ＋及びＶｏ−の中間電圧と、出力基準電圧Ｖｒｅｆｐｏ及びＶｒｅｆｎｏの中間電圧との差分を差動増幅器８の出力段へフィードバックする。
【００４９】
第１〜第４のサンプリングスイッチ１ａ〜１ｄ並びに第１及び第２の出力基準電圧印加スイッチ１３ａ，１３ｂは第１のスイッチ制御信号Φ１により、第１及び第２のリセットスイッチ３ａ，３ｂは第２のスイッチ制御信号Φ１ａにより、第１及び第２の電荷再配分スイッチ２ａ，２ｂ並びに第１及び第２のフィードバックスイッチ１４ａ，１４ｂは第３のスイッチ制御信号Φ２によりそれぞれオン・オフ制御される。
【００５０】
第１及び第２のフィードバック容量９，１０の容量値をＣｆとし、前記と同様のサンプリング誤差の条件で差動増幅器８の入力端子Ｖａ＋，Ｖａ−について電荷保存則に基づく計算を行い、整理すると、
（Ｖｏｐ−Ｖｒｅｆｐｏ）＋（Ｖｒｅｆｎｏ−Ｖｏｎ）＝
Ｃｓ／Ｃｆ×（（Ｖｉｎｐ−Ｖｒｅｆｐ）＋（Ｖｒｅｆｎ−Ｖｉｎｎ））
が得られ、フィードスルーオフセットの影響が解消されることが判る。つまり、小信号の増幅においてオフセットによる誤差分を増幅しない。しかも、差動出力基準電圧Ｖｒｅｆｐｏ，Ｖｒｅｆｎｏを設定することにより、広いダイナミックレンジを実現することができる。
【００５１】
なお、図４において差動増幅器８のリセット入力電圧として入力コモン電圧Ｖｃｍを用いているが、Ｖｏ＋，Ｖｏ−と接続し、コモンモードフィードバック回路１５を不要にしてリセット電圧Ｖａでバイアスする構成を採用しても等価な動作が可能である。
【００５２】
また、第１〜第４のサンプリング容量４〜７の容量値Ｃｓと、第１及び第２のフィードバック容量９，１０の容量値Ｃｆとをそれぞれ可変としても構わない。
【産業上の利用可能性】
【００５３】
以上説明してきたとおり、本発明は、高速、広ダイナミックレンジ、高精度の全差動アナログ信号処理を必要とする分野のアナログ・デジタル間インターフェース部の処理回路に有用であり、幅広い用途で利用することができる。高性能監視カメラ、車載カメラ等はその例である。
【図面の簡単な説明】
【００５４】
【図１】本発明に係る全差動型比較器の構成例を示す回路図である。
【図２】図１中のスイッチ制御信号のタイミング図である。
【図３】従来の全差動型比較器の例を示す回路図である。
【図４】本発明に係る全差動型増幅回路の構成例を示す回路図である。
【符号の説明】
【００５５】
１，１ａ〜１ｄ  サンプリングスイッチ
２  比較用スイッチ
２ａ，２ｂ  電荷再配分スイッチ
３ａ，３ｂ  リセットスイッチ
４〜７  サンプリング容量
８  差動増幅器
９，１０  フィードバック容量
１１，１２  チョッパ容量
１３ａ，１３ｂ  出力基準電圧印加スイッチ
１４ａ，１４ｂ  フィードバックスイッチ
１５  コモンモードフィードバック回路
Ｃｆ  フィードバック容量の容量値
Ｃｓ  サンプリング容量及びチョッパ容量の容量値
Ｖａ＋，Ｖａ−  差動増幅器の入力端子（正極性、負極性）
Ｖｃｍ  入力コモン電圧
Ｖｉｎｐ，Ｖｉｎｎ  差動入力信号電圧（正極性、負極性）
Ｖｏ＋，Ｖｏ−  差動増幅器の出力端子（正極性、負極性）
Ｖｒｅｆｐ，Ｖｒｅｆｎ  差動比較基準電圧（正極性、負極性）
Ｖｒｅｆｐｏ，Ｖｒｅｆｎｏ  差動出力基準電圧（正極性、負極性）
Φ１，Φ１ａ，Φ２  スイッチ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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