【手続補正書】
【提出日】平成15年8月13日(2003.8.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
チップ上に設置されパッケージング後にＩＣの参照電圧のトリミングを行うタイプのプログラム可能なトリミング回路であって、
テストビット信号のシーケンスと設定ビット信号のシーケンスとを生成するように制御されるレジスタと；
該レジスタに対して選択的に接続される複数のプログラム可能なトリミングセル回路であり、各セル回路が、前記レジスタからテストビット信号および設定ビット信号を受領するとともに、供給された前記テストビット信号または前記設定ビット信号のそれぞれと同じ出力信号を生成し得るように構成されているような、トリミングセル回路と；
前記出力信号に対して接続され、前記出力信号に比例したトリミング電流信号を生成するための、デジタルアナログコンバータ（ＤＡＣ）と；
前記トリミング電流を、前記ＩＣによって生成された参照電圧の初期値に対して加えられるべきトリミング電圧へと、変換するための抵抗（Ｒ０）と；
を具備していることを特徴とするトリミング回路。
【請求項２】
請求項１記載のトリミング回路において、
さらに、前記レジスタと前記トリミングセル回路との間に配置されていて前記レジスタから前記テストビット信号および前記設定ビット信号を受領するとともにこれらテストビット信号および設定ビット信号を前記トリミングセル回路へと供給するものとされた複数の転送スイッチの駆動制御を行うための、絶縁トリミングセルを具備し、
前記転送スイッチは、前記絶縁トリミングセルによって駆動制御されることによって、前記レジスタから開放ビットを受領したときには前記レジスタと前記トリミングセル回路とを接続し、また、前記レジスタから閉塞ビットを受領したときには前記レジスタと前記トリミングセル回路とを絶縁するようになっていることを特徴とするトリミング回路。
【請求項３】
請求項１記載のトリミング回路において、
各トリミングセル回路が、第１入力と第２入力とを有しているとともに該第２入力が前記テストビット信号に対して選択的に接続されているＯＲゲートと；設定回路部と；を備え、
前記設定回路部が、前記設定ビット信号に対して選択的に接続される制御ノードと導電ノードとを有した第１スイッチと、該第１スイッチの前記導電ノードに対して接続される制御ノードと前記ＩＣによって供給される共通電圧レールに対して接続される活性ノードと前記ＯＲゲートの前記第１入力に対して接続される導電ノードとを有した第２スイッチと、該第２スイッチと並列接続されていて前記ＯＲゲートの前記第１入力と前記電圧レールとに接続された公称電流源と、前記ＩＣによって供給されるグラウンド電位と前記ＯＲゲートの前記第１入力との間に接続されたヒューズと、を備え、
前記設定ビット信号が、前記第１スイッチおよび前記第２スイッチの導電状態と、前記ＯＲゲートの前記第１入力への入力値と、を制御するようになっていることを特徴とするトリミング回路。
【請求項４】
請求項３記載のトリミング回路において、
前記設定ビットがハイであれば、前記第１スイッチと前記第２スイッチとの双方が導通状態とされ、前記電圧レールと前記グラウンドとの間において前記ヒューズを介した導電経路が確立され、この導電経路の確立により、前記ヒューズが溶断されて、前記電圧レールが前記ＯＲゲートの前記第１入力に対して恒久的に接続されるようになっているとともに、
前記設定ビットがローであれば、前記第１スイッチと前記第２スイッチとの双方が非導通状態とされて前記ヒューズが溶断されずに残り、前記電圧レールと前記グラウンドとの間において前記ヒューズと前記電流源とを介した導電経路が確立され、これにより、前記ＯＲゲートの前記第１入力にローという入力値が生成されるようになっていることを特徴とするトリミング回路。
【請求項５】
請求項２記載のトリミング回路において、
前記絶縁トリミングセルが、入力と前記転送スイッチの制御ノードに対して接続されていて該制御ノードに対して前記転送スイッチの導通状態を決定するための信号を供給するものとされた出力とを有した、インバータ回路と；絶縁回路部と；を備え、
前記絶縁回路部が、前記レジスタによって生成される前記開放ビットまたは前記閉塞ビットからなる絶縁ビット信号に対して選択的に接続される制御ノードと導電ノードとを有した第１スイッチと、該第１スイッチの前記導電ノードに対して接続される制御ノードと前記ＩＣによって供給される共通電圧レールに対して接続される活性ノードと前記インバータ回路の前記入力に対して接続される導電ノードとを有した第２スイッチと、該第２スイッチと並列接続されていて前記インバータ回路の前記入力と前記電圧レールとに接続された公称電流源と、前記ＩＣによって供給されるグラウンド電位と前記インバータ回路の前記入力との間に接続されたヒューズと、を備え、
前記絶縁ビット信号が、前記第１スイッチおよび前記第２スイッチの導電状態と、前記インバータ回路の前記入力への入力値と、を制御するようになっていることを特徴とするトリミング回路。
【請求項６】
請求項５記載のトリミング回路において、
前記絶縁ビットがローであれば、前記インバータの前記出力がハイとなり；
前記絶縁ビットがハイであれば、前記第１スイッチと前記第２スイッチとの双方が導通状態とされ、前記電圧レールと前記グラウンドとの間において前記ヒューズを介した導電経路が確立され、この導電経路の確立により、前記ヒューズが溶断されて、前記電圧レールが前記インバータ回路の前記入力に対して恒久的に接続され、これにより、前記インバータからの出力が恒久的にローとなって、そのため、前記転送スイッチが非導通状態とされて前記レジスタから前記トリミングセル回路が絶縁されるようになっている；
ことを特徴とするトリミング回路。
【請求項７】
請求項１記載のトリミング回路において、
さらに、前記レジスタを制御することによって、前記設定ビット信号および前記テストビット信号を生成するための、バスコントローラを具備していることを特徴とするトリミング回路。
【請求項８】
請求項３記載のトリミング回路において、
さらに、前記複数のトリミングセル回路のうちの１つが、符号セル回路とされていて、この符号セル回路は、前記ＤＡＣに対して、前記トリミング電流の所望符号を表すビット値を供給するものとされていることを特徴とするトリミング回路。
【請求項９】
集積回路（ＩＣ）のための参照電圧をトリミングするための方法であって、
前記ＩＣによって生成される参照電圧信号の初期値を測定し；
該初期値信号を、高精度参照電圧信号と比較し；
前記初期値信号と前記高精度信号との間の差の符号を表す制御信号を生成し；
複数のトリミングセル回路を制御することによって、トリミング電流の符号および大きさを表すビットシーケンスを生成し；
該ビットシーケンスに比例した大きさおよび符号を有したトリミング電流を生成し；
トリミング電流生成器とＩＣ電圧参照ブロックとの間に配置された抵抗によって、トリミング電圧を生成し；
該トリミング電圧を前記初期値信号に対して加算し、得られた信号が前記高精度参照電圧信号と適切に等しいかどうかを決定し；
前記加算によって得られた信号が前記高精度参照電圧信号と適切に等しい場合には、前記トリミングセル回路によって生成されたビット値を恒久的に設定する；
ことを特徴とする方法。
【請求項１０】
請求項９記載の方法において、
さらに、前記ビット値の前記恒久的設定の後に、前記ＩＣから前記トリミングセル回路を絶縁することを特徴とする方法。
【請求項１１】
請求項９記載の方法において、
さらに、レジスタを制御することによって、前記ビットシーケンスと、前記制御信号に基づく符号ビットと、を生成させることを特徴とする方法。
【請求項１２】
請求項９記載の方法において、
さらに、前記ビットシーケンスを、比例したアナログトリミング電流へと変換することを特徴とする方法。
【請求項１３】
請求項９記載の方法において、
さらに、前記トリミング電流を、該トリミング電流の値に比例した値および符号を有したトリミング電圧へと変換することを特徴とする方法。
【請求項１４】
請求項３記載のトリミング回路において、
前記公称電流源が、前記電圧レールの値に依存したような依存型の電流源であり、前記ヒューズの定格よりも小さな電流値を生成するものとされていることを特徴とするトリミング回路。
【請求項１５】
請求項３記載のトリミング回路において、
前記ヒューズが、前記共通電圧レールによって十分に溶断され得るような定格を有していることを特徴とするトリミング回路。
【請求項１６】
請求項３記載のトリミング回路において、
前記ＯＲゲートが、前記ヒューズのインピーダンスよりも大きな入力インピーダンスを有していることを特徴とするトリミング回路。
【請求項１７】
集積回路（ＩＣ）によって生成された初期電圧参照信号に加えられるトリミング電圧信号を生成するための、ＩＣのためのパッケージング後における電圧トリミング回路であって、
ビットシーケンス信号を受領するとともに、受領したビットシーケンス信号と等価なデジタル信号を供給し得るよう構成された、パッケージング後におけるトリミングセル回路からなる配列と；
前記トリミングセル回路配列からの前記デジタル信号を受領するとともに、そのデジタル信号を表すアナログトリミング電流信号を供給し得るよう構成された、デジタルアナログコンバータ（ＤＡＣ）と；
前記アナログトリミング電流信号を、前記初期電圧参照信号に加えられるべき前記トリミング電圧信号へと、変換するための抵抗素子と；
を具備していることを特徴とするトリミング回路。
【請求項１８】
請求項１７記載のトリミング回路において、
前記抵抗素子が、抵抗とされていることを特徴とするトリミング回路。
【請求項１９】
請求項１７記載のトリミング回路において、
さらに、前記ビットシーケンス信号を生成するよう構成されたレジスタを具備していることを特徴とするトリミング回路。
【請求項２０】
請求項１９記載のトリミング回路において、
さらに、前記レジスタから絶縁のための信号を受領した時には、前記パッケージング後トリミングセル回路配列と前記レジスタとを絶縁し得るよう構成された絶縁トリミング回路を具備していることを特徴とするトリミング回路。
【請求項２１】
請求項１７記載のトリミング回路において、
前記パッケージング後トリミングセル回路配列が、複数のパッケージング後トリミングセル回路を備えていることを特徴とするトリミング回路。
【請求項２２】
請求項２１記載のトリミング回路において、
前記複数のパッケージング後トリミングセル回路の中の１つが、符号セル回路とされていて、この符号セル回路は、前記ＤＡＣに対して、前記トリミング電流信号の所望符号を表すビット値を供給するものとされていることを特徴とするトリミング回路。
【請求項２３】
請求項２１記載のトリミング回路において、
前記ビットシーケンス信号が、所定数のビットを備え、
前記複数のパッケージング後トリミングセル回路の各々が、その所定数からなる複数のビットの中のそれぞれ対応する１つを受領するものとされていることを特徴とするトリミング回路。
【請求項２４】
請求項２３記載のトリミング回路において、
前記複数のトリミングセル回路の各々が、それぞれ対応するビットに応じて、その対応ビットがハイであれば導通状態とされかつその対応ビットがローであれば非導通状態とされる少なくとも１つのスイッチを有していることを特徴とするトリミング回路。
【請求項２５】
請求項２４記載のトリミング回路において、
前記複数のトリミングセル回路の各々が、前記ＤＡＣに対して接続された出力を有する論理決定回路を備え、
その論理決定回路の出力が、前記少なくとも１つのスイッチが導通状態であればハイであり、前記少なくとも１つのスイッチが非導通状態であればローであることを特徴とするトリミング回路。
【請求項２６】
請求項２５記載のトリミング回路において、
前記論理決定回路が、ＯＲゲートを有していることを特徴とするトリミング回路。
【請求項２７】
請求項１９記載のトリミング回路において、
さらに、前記レジスタを制御することによって、前記ビットシーケンス信号を生成するための、バスコントローラを具備していることを特徴とするトリミング回路。
【請求項２８】
集積回路（ＩＣ）のための参照電圧をトリミングするための方法であって、
ビット信号からなるシーケンスを生成し；
出力端子上において前記ビット信号シーケンスを表すトリミング電流を生成し；
前記出力端子に対して接続された抵抗素子によって、トリミング電圧を生成し；
前記参照電圧に対して前記トリミング電圧を加算することにより、合計値を決定し；
その合計値が、高精度参照信号の所定範囲内にあるかどうかを決定し；
その合計値が前記所定範囲内であれば、前記トリミング電圧を固定する；
ことを特徴とする方法。
【請求項２９】
請求項２８記載の方法において、
前記抵抗素子を、抵抗とすることを特徴とする方法。
【請求項３０】
請求項２８記載の方法において、
前記固定ステップにおいては、前記ビット信号シーケンスを、前記所定範囲内の前記合計値をもたらすこととなる前記トリミング電圧を生成する値に、恒久的に設定することを特徴とする方法。
【請求項３１】
請求項２８記載の方法において、
前記ビット信号シーケンスを生成するという前記ステップにおいては、複数のパッケージング後トリミングセルを制御することによって、前記ビット信号シーケンスを生成することを特徴とする方法。
【請求項３２】
請求項３０記載の方法において、
さらに、前記固定ステップ後においては、前記ＩＣから、前記複数のトリミングセルを絶縁することを特徴とする方法。