(57)【特許請求の範囲】
【請求項１】
ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による画素電極の電圧状態を検出することによりＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査方法であって、
ＴＦＴアレイの隣接する前記画像電極に互いに異なる電圧を印加し、二次元配列される前記画像電極へ印加する電圧を縦方向および横方向で交互に異なる電位分布とすることを特徴とする、ＴＦＴ基板の検査方法。
【請求項２】
１ゲート周期内において、印加する電圧を交互に切り換えることを特徴とする、請求項１に記載のＴＦＴ基板の検査方法。
【請求項３】
ゲートをゲートラインに接続し、ソースをソースラインに接続し、ドレインを画素電極に接続するＴＦＴを備えるＴＦＴアレイに対して、
複数のゲートラインおよびソースラインをそれぞれ一ライン置きに２つのゲートライン群および２つのソースライン群に分け、
前記２つのソースライン群の間において、互いに時間をずらして駆動電圧を印加し、
前記２つのゲートライン群の間において、互いに時間をずらしてオンパルス信号を印加することによって、ＴＦＴアレイの隣接する画素電極に互いに異なる電圧を印加することを特徴とする、請求項１に記載のＴＦＴ基板の検査方法。
【請求項４】
１ゲート周期内において、前記ソースライン群の駆動電圧と、前記ゲートライン群のオンパルス信号との位相関係を逆関係とすることにより、前記電圧分布の電圧を交互に切り換えることを特徴とする、請求項３に記載のＴＦＴ基板の検査方法。
【請求項５】
１ゲート周期内の第１の期間において、
一方のソースライン群に正電圧を印加する間に一方のゲートライン群にオンパルス信号を印加し、次に、他方のソースライン群に正電圧を印加する間に他方のゲートライン群にオンパルス信号を印加し、
１ゲート周期内の第２の期間において、
一方のソースライン群に正電圧を印加する間に前記他方のゲートライン群にオンパルス信号を印加し、次に、他方のソースライン群に正電圧を印加する間に前記一方のゲートライン群にオンパルス信号を印加することにより、
前記電圧分布の正電圧と負電圧を交互に切り換えることを特徴とする、請求項３に記載のＴＦＴ基板の検査方法。
【請求項６】
ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による画素電極の電圧状態を検出することによりＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査装置であって、
ＴＦＴ基板に電子線を照射する電子線源と、
ＴＦＴ基板から放出される二次電子を検出する検出器と、
ＴＦＴ基板のＴＦＴアレイに検査信号を生成し印加する検査信号生成部と、
前記検出器の検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部とを備え、
前記検査信号生成部は、ＴＦＴアレイの隣接する前記画素電極に互いに異なる電圧を印加し、二次元配列される前記画像電極へ印加する電圧を縦方向および横方向で交互に異なる電位分布とすることを特徴とする、ＴＦＴ基板の検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶基板等の製造過程等で行われるＴＦＴアレイ検査工程に関し、特に、ＴＦＴアレイを検査する際のＴＦＴアレイの駆動に関する。
【背景技術】
【０００２】
液晶基板や有機ＥＬ基板等のＴＦＴアレイが形成された半導体基板の製造過程では、製造過程中にＴＦＴアレイ検査工程を含み、このＴＦＴアレイ検査工程において、ＴＦＴアレイの欠陥検査が行われている。
【０００３】
ＴＦＴアレイは、例えば液晶表示装置の画素電極を選択するスイッチング素子として用いられる。ＴＦＴアレイを備える基板は、例えば、走査線として機能する複数本のゲートラインが平行に配設されると共に、信号線として記載する複数本のソースラインがゲートラインに直交して配設され、両ラインが交差する部分の近傍にＴＦＴ（Thin film  transistor）が配設され、このＴＦＴに画素電極が接続される。
【０００４】
液晶表示装置は、上記したＴＦＴアレイが設けられた基板と対向基板との間に液晶層を挟むことで構成され、対向基板が備える対向電極と画素電極との間に画素容量が形成される。画素電極には、上記の画素容量以外に付加容量（Ｃｓ）が接続される。この付加容量（Ｃｓ）の一方は画素電極に接続され、他方は共通ラインあるいはゲートラインに接続される。共通ラインに接続される構成のＴＦＴアレイはCs on Com型ＴＦＴアレイと呼ばれ、ゲートラインに接続される構成のＴＦＴアレイはCs on Gate型ＴＦＴアレイと呼ばれる。
【０００５】
このＴＦＴアレイにおいて、走査線（ゲートライン）や信号線（ソースライン）の断線、走査線（ゲートライン）と信号線（ソースライン）の短絡、画素を駆動するＴＦＴの特性不良による画素欠陥等の欠陥検査は、例えば、対向電極を接地し、ゲートラインの全部あるいは一部に、例えば、−１５Ｖ〜＋１５Ｖの直流電圧を所定間隔で印加し、ソースラインの全部あるいは一部に検査信号を印加することによって行っている。（例えば、特許文献１の従来技術。）
【０００６】
ＴＦＴアレイ検査装置は、ＴＦＴアレイに検査用の駆動信号を入力し、そのときの電圧状態を検出することで欠陥検出を行うことができる。また、液晶の表示状態を観察することによって、ＴＦＴアレイの欠陥検出を行っても良い。液晶の表示状態を観察することによってＴＦＴアレイを検査する場合には、ＴＦＴアレイ基板と対向電極との間に液晶層を挟んだ液晶表示装置の状態で検査する他に、液晶層と対向電極を備えた検査治具をＴＦＴアレイ基板に取り付けることによって、液晶表示装置に至らない半製品の状態で検査することもできる。
【０００７】
ＴＦＴアレイには、その製造プロセス中に様々な欠陥が発生する可能性がある。この欠陥の中には、隣接欠陥と呼ばれるものがある。この隣接欠陥として、横方向で隣接するピクセル間の欠陥（横ＰＰと呼ばれる）、縦方向で隣接するピクセル間の欠陥（縦ＰＰと呼ばれる）、隣接するソースライン間の短絡（ＳＳshortと呼ばれる）、隣接するゲートライン間の短絡（ＧＧshortと呼ばれる）が知られている。
【０００８】
図９は横方向の隣接欠陥を説明するための図である。図９中の破線は、横方向で隣接するピクセル１２eoと１２eeと間の短絡欠陥（横ＰＰ）と、横方向で隣接するソースラインＳｏとＳｅとの間の短絡欠陥（ＳＳshort）をそれぞれ示している。
【０００９】
図１０は縦方向の隣接欠陥を説明するための図である。図１０中の破線は、縦方向で隣接するピクセル１２ooと１２eoと間の短絡欠陥（縦ＰＰ１）、および、縦方向で隣接するピクセル１２oeと１２eeと間の短絡欠陥（縦ＰＰ２）と、縦方向で隣接するゲートラインＧｏとＧｅとの間の短絡欠陥（ＧＧshort）をそれぞれ示している。
【００１０】
ＴＦＴ基板上のＴＦＴアレイを一様に駆動する駆動パターンによって欠陥検査を行った場合には、上記のような隣接欠陥を検出することはできない。そこで、従来の欠陥検査では、隣接欠陥を検出するために、横方向隣接欠陥のための検査パターンと縦方向隣接欠陥のための検査パターンとをそれぞれ独立した検査パターンを用い、それぞれの検査パターンによって横方向隣接欠陥と縦方向隣接欠陥とをそれぞれ独立して検出している。
【００１１】
電子線を用いたＴＦＴアレイ検査装置では、ピクセル（ＩＴＯ電極）に対して電子線を照射し、この電子線照射によって放出される二次電子を検出することによって、ピクセル（ＩＴＯ電極）に印加された電圧波形を二次電子波形に変えて、信号によるイメージ化し、これによってＴＦＴアレイの電気的検査を行っている。
【００１２】
図１１は横方向隣接欠陥を検出するための検査パターンであり、図１３（ａ），（ｂ）は図１１で示す検査パターンで駆動した際に発生するピクセル（ＩＴＯ）の電圧状態を示している。
【００１３】
横方向隣接欠陥を検出するための検査パターンで駆動した場合には、ＴＦＴアレイ上において＋電圧のピクセル（ＩＴＯ）と−電圧のピクセル（ＩＴＯ）が形成する電圧分布は、縦縞パターンとなる。図１３（ａ）は、例えば図１１において１ゲート周期中の第１の期間（図中の１〜５で示す期間）の電圧を印加したとき縦縞パターンを示し、図１３（ｂ）は、第２の期間（図中の６〜１０で示す期間）の電圧を印加したとき縦縞パターンを示している。
【００１４】
この縦縞パターンは、ＴＦＴアレイの縦方向のピクセルを同電圧とし、隣接する縦方向のピクセル列同士は異なる電圧としている。これによって、横方向隣接欠陥を検出する。
【００１５】
図１２は縦方向隣接欠陥を検出するための検査パターンであり、図１３（ｃ），（ｄ）は図１２で示す検査パターンで駆動した際に発生するピクセル（ＩＴＯ）の電圧状態を示している。
【００１６】
縦方向隣接欠陥を検出するための検査パターンで駆動した場合には、ＴＦＴアレイ上において＋電圧のピクセル（ＩＴＯ）と−電圧のピクセル（ＩＴＯ）が形成する電圧分布は、横縞パターンとなる。図１３（ｃ）は、例えば図１２において１ゲート周期中の第１の期間（図中の１〜５で示す期間）の電圧を印加したとき横縞パターンを示し、図１３（ｄ）は、第２の期間（図中の６〜１０で示す期間）の電圧を印加したとき横縞パターンを示している。
【００１７】
この横縞パターンは、ＴＦＴアレイの横方向のピクセルを同電圧とし、隣接する縦方向のピクセル列同士は異なる電圧としている。これによって、縦方向隣接欠陥を検出する。
【特許文献１】特開平５−３０７１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上記したように、従来のＴＦＴアレイの検査では、隣接欠陥の検出において、横方向隣接欠陥を検出するために縦縞パターンを用い、縦方向隣接欠陥を検出するために横縞パターンを用いるというように、２種類の検査パターンが必要である。
【００１９】
また、従来の検査パターンでは、ＴＦＴアレイ上で検査時のピクセル（ＩＴＯ）の電圧分布が＋電圧のラインと−電圧のラインが交互に現れるため、電圧分布に一方向について周期性があり、電子線照射によってピクセル（ＩＴＯ）の電圧をシグナルイメージで検出する場合、シグナルイメージにノイズが入りやすく、誤検出の原因となるという問題もある。
【００２０】
そこで、本発明は上記課題を解決して、ＴＦＴアレイ検査において、１種類の検査パターンによって隣接欠陥の検出を行うことを目的とする。
【００２１】
また、ＴＦＴアレイ検査において、ＴＦＴアレイ上において＋電圧のラインと−電圧のラインが交互に現れることで発生するノイズによる誤検出を防ぐことを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加することによりＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査方法において、ＴＦＴアレイの隣接する画素電極に互いに異なる電圧を印加し、二次元配列される画素電極の電圧が縦方向および横方向で交互に異なる電位分布とする。上記した電圧分布は、１ゲート周期内において印加する電圧を交互に切り換えることができる。
【００２３】
この電圧分布によれば、縦方向および横方向の何れの方向においての、隣接するピクセルに印加される電圧は異なるため、１種類の検査パターンによって隣接欠陥の検出を行うことができる。
【００２４】
また、ＴＦＴアレイ上で形成される電圧分布はライン状の電圧分布とならないため、＋電圧ラインや−電圧のラインが交互に現れることはなく、この電圧分布によるノイズによる誤検出を防ぐことができる。
【００２５】
ＴＦＴアレイへの電圧印加は、より詳細には、ゲートをゲートラインに接続し、ソースをソースラインに接続し、ドレインを画素電極に接続するＴＦＴを備えるＴＦＴアレイに対して、複数のゲートラインおよびソースラインをそれぞれ一ライン置きに２つのゲートライン群および２つのソースライン群に分け、２つのソースライン群の間において、互いに時間をずらして駆動電圧を印加し、２つのゲートライン群の間において、互いに時間をずらしてオンパルス信号を印加する。これによって、ＴＦＴアレイの隣接する画素電極に互いに異なる電圧を印加する。
【００２６】
１ゲート周期内において、ソースライン群の駆動電圧と、ゲートライン群のオンパルス信号との位相関係を逆関係とすることにより、電圧分布の電圧を交互に切り換えることができる。
【００２７】
この電圧分布における電圧の切り換えは、１ゲート周期内の第１の期間において、一方のソースライン群に正電圧を印加する間に一方のゲートライン群にオンパルス信号を印加し、次に、他方のソースライン群に正電圧を印加する間に他方のゲートライン群にオンパルス信号を印加し、第２の期間において、一方のソースライン群に正電圧を印加する間に他方のゲートライン群にオンパルス信号を印加し、次に、他方のソースライン群に正電圧を印加する間に一方のゲートライン群にオンパルス信号を印加する。
【００２８】
また、本発明のＴＦＴ基板の検査装置は、ＴＦＴ基板のＴＦＴアレイに対して電圧を印加し、当該電圧印加による電圧状態を検出することによりＴＦＴアレイの欠陥を検査するＴＦＴ基板の検査装置であり、ＴＦＴ基板に電子線を照射する電子線源と、ＴＦＴ基板から放出される二次電子を検出する検出器と、ＴＦＴ基板のＴＦＴアレイに検査信号を生成し印加する検査信号生成部と、検出器の検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部とを備える。検査信号生成部は、ＴＦＴアレイの隣接する画素電極に互いに異なる電圧を印加し、二次元配列される画素電極の電圧が縦方向および横方向で交互に異なる電位分布とする。
【発明の効果】
【００２９】
本発明によれば、ＴＦＴアレイ検査において、１種類の検査パターンによって隣接欠陥の検出を行うことができる。
【００３０】
また、ＴＦＴアレイ検査において、ＴＦＴアレイ上において、＋電圧のピクセルと−電圧のピクセルが上下左右について交互に現れるため、＋電圧のラインと−電圧のラインが交互に現れることがなく、均一なシグナルイメージを得ることができるため、ノイズによる誤検出を防ぐことができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について、図を参照しながら詳細に説明する。
【００３２】
図１は、本発明のＴＦＴアレイ検査装置の概略図である。
【００３３】
ＴＦＴアレイ検査装置１は、ＴＦＴ基板１０にアレイ検査用の検査信号を生成する検査信号生成部４と、検査信号生成部４で生成した検査信号をＴＦＴ基板１０に印加するプローバ８と、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）と、検出信号に基づいてＴＦＴアレイの欠陥を検出する欠陥検出部６を備える。
【００３４】
プローバ８は、プローブピンが設けられたプローバフレームを備え、ＴＦＴ基板１０上に載置する等によってプローブピンをＴＦＴ基板１０上に形成した電極に接触させ、ＴＦＴアレイに検査信号を印加する。
【００３５】
ＴＦＴ基板の電圧印加状態を検出する機構は種々の構成とすることができる。図１に示す構成は、電子線による検出構成であり、ＴＦＴ基板１０上に電子線を照射する電子線源２、照射された電子線によってＴＦＴ基板１０から放出される二次電子を検出する二次電子検出器３、二次電子検出器３の検出信号を信号処理してＴＦＴ基板１０上の電位状態を検出する信号処理部５等を備える。
【００３６】
電子線が照射されたＴＦＴアレイは、印加された検査信号の電圧に応じた二次電子を放出するため、この二次電子を検出することによって、ＴＦＴアレイの電位状態を検出することができる。
【００３７】
欠陥検出部６は、信号処理部５で取得したＴＦＴアレイの電位状態に基づいて、正常状態における電位状態と比較することによってＴＦＴアレイの欠陥を検出する。
【００３８】
なお、ここでは、ＴＦＴ基板の電圧印加状態を検出する機構（２，３，５）を用いてＴＦＴアレイの欠陥を検出する構成例を示しているが、ＴＦＴ基板が液晶表示装置を構成している場合には、検査信号によって液晶を駆動して、検査信号による表示パターンを表示させ、この表示状態を撮像装置で撮像して取得した撮像画像に画像処理することで欠陥検査を行う他、表示像を目視で観察してもよい。また、ＴＦＴ基板がＴＦＴアレイのみを備える段階の場合には、検査信号を印加する治具に液晶層や対向電極を設けることで一時的に液晶表示装置を構成して、上記のようにして欠陥検査を行っても良い。
【００３９】
検査信号生成部４は、ＴＦＴ基板１０上に形成されるＴＦＴアレイを駆動する検査信号の検査パターンを生成する。この検査パターンについては後述する。
【００４０】
走査制御部９は、ＴＦＴ基板１０上のＴＦＴアレイの検査位置を走査するために、ステージ７や電子源２を制御する。ステージ７は、載置するＴＦＴ基板１０をＸＹ方向に移動し、また、電子源２はＴＦＴ基板１０に照射する電子線をＸＹ方向に振ることで、電子線の照射位置を走査する。走査位置が検出位置となる。
【００４１】
なお、上記したＴＦＴアレイ検査装置の構成は一例であり、この構成に限られるものではない。
【００４２】
次に、本発明のＴＦＴ基板の検査に用いる検査信号について、Cs on Com型ＴＦＴアレイの場合について図２〜図４を用いて説明し、Cs on Gate型ＴＦＴアレイの場合について図５〜図７を用いて説明する。
【００４３】
ここで、Cs on Com型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端が共通ライン（Ｃｓライン）に接続される構成であり、Cs on Gate型ＴＦＴアレイは、画素電極に接続される付加容量（Ｃｓ）の一方の接続端がゲートライン（Ｇａｔｅライン）に接続される構成である。
【００４４】
はじめに、Cs on Com型ＴＦＴアレイの場合について説明する。
【００４５】
図２は、Cs on Com型ＴＦＴアレイの構成を模式的に示している。ＴＦＴ基板上には、アレイゲートライン１４とソースライン１５とが交差する部分の近傍のＴＦＴエリア１１ＡにＴＦＴが設けられる。また、隣接するゲートライン１４の間には、付加容量（Ｃｓ）を接続するＣｓライン１６が設けられる。
【００４６】
図３は、図２に示すCs on Com型ＴＦＴアレイの等価回路を示している。図３の等価回路では、ゲートライン１４およびソースライン１５は、それぞれ偶数番目と奇数番目の２つのライン群に分けて駆動する場合を示している。
【００４７】
奇数番目のゲートライン１４ｏと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２ooが設けられる。画素（Pixel）１２ooの一端はＴＦＴ１１ooに接続され、他端は付加容量（Ｃｓ）１３ooに接続される。付加容量（Ｃｓ）１３ooの他端はＣｓライン１６に接続される。ＴＦＴ１１ooのドレインＤは画素（Pixel）１２ooに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。
【００４８】
同様に、奇数番目のゲートライン１４ｏと偶数番目のソースライン１５ｅとが交差する部分の近傍には画素（Pixel）１２oeが設けられる。画素（Pixel）１２oeの一端はＴＦＴ１１oeに接続され、他端は付加容量（Ｃｓ）１３oeに接続される。付加容量（Ｃｓ）１３oeの他端はＣｓライン１６に接続される。ＴＦＴ１１oeのドレインＤは画素（Pixel）１２oeに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは偶数番目のソースライン１５eに接続される。
【００４９】
また、偶数番目のゲートライン１４eと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２eoが設けられる。画素（Pixel）１２eoの一端はＴＦＴ１１eoに接続され、他端は付加容量（Ｃｓ）１３eoが接続される。付加容量（Ｃｓ）１３eoの他端はＣｓライン１６に接続される。ＴＦＴ１１eoのドレインＤは画素（Pixel）１２eoに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。
【００５０】
また、偶数番目のゲートライン１４eと偶数番目のソースライン１５eとが交差する部分の近傍には画素（Pixel）１２eeが設けられる。画素（Pixel）１２eeの一端はＴＦＴ１１eeに接続され、他端は付加容量（Ｃｓ）１３eeに接続される。付加容量（Ｃｓ）１３eeの他端はＣｓライン１６に接続される。ＴＦＴ１１eeのドレインＤは画素（Pixel）１２eeに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５eに接続される。
【００５１】
したがって、画素（Pixel）１２ooには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２oeには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可され、画素（Pixel）１２eoには、偶数番目のゲートライン１４eのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２eeには、偶数番目のゲートライン１４eのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可される。
【００５２】
次に、Cs on Gate型ＴＦＴアレイの場合について説明する。
【００５３】
図４は、Cs on Gate型ＴＦＴアレイの構成を模式的に示している。ＴＦＴ基板上には、アレイゲートライン１４とソースライン１５とが交差する部分の近傍のＴＦＴエリア１１ＡにＴＦＴが設けられる。
【００５４】
図５は、図４に示すCs on Gate型ＴＦＴアレイの等価回路を示している。図５の等価回路では、ゲートライン１４およびソースライン１５は、それぞれ偶数番目と奇数番目の２つのライン群に分けて駆動する場合を示している。
【００５５】
奇数番目のゲートライン１４ｏと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２ooが設けられる。画素（Pixel）１２ooの一端はＴＦＴ１１ooに接続され、他端は付加容量（Ｃｓ）１３ooに接続される。付加容量（Ｃｓ）１３ooの他端は偶数番目のゲートライン１４ｅに接続される。ＴＦＴ１１ooのドレインＤは画素（Pixel）１２ooに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは奇数番目のソースライン１５ｏに接続される。
【００５６】
同様に、奇数番目のゲートライン１４ｏと偶数番目のソースライン１５ｅとが交差する部分の近傍には画素（Pixel）１２oeが設けられる。画素（Pixel）１２oeの一端はＴＦＴ１１oeに接続され、他端は付加容量（Ｃｓ）１３oeに接続される。付加容量（Ｃｓ）１３oeの他端は偶数番目のゲートライン１４ｅに接続される。ＴＦＴ１１oeのドレインＤは画素（Pixel）１２oeに接続され、ゲートＧは奇数番目のゲートライン１４ｏに接続され、ソースＳは偶数番目のソースライン１５ｅに接続される。
【００５７】
また、偶数番目のゲートライン１４eと奇数番目のソースライン１５ｏとが交差する部分の近傍には画素（Pixel）１２eoが設けられる。画素（Pixel）１２eoの一端はＴＦＴ１１eoに接続され、他端は付加容量（Ｃｓ）１３ｅoに接続される。付加容量（Ｃｓ）１３eoの他端は奇数番目のゲートライン１４ｏに接続される。ＴＦＴ１１eoのドレインＤは画素（Pixel）１２eoに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５ｅに接続される。
【００５８】
また、偶数番目のゲートライン１４eと偶数番目のソースライン１５eとが交差する部分の近傍には画素（Pixel）１２eeが設けられる。画素（Pixel）１２eeの一端はＴＦＴ１１eeに接続され、他端は付加容量（Ｃｓ）１３eeに接続される。付加容量（Ｃｓ）１３eeの他端は奇数番目のゲートライン１４ｏに接続される。ＴＦＴ１１eeのドレインＤは画素（Pixel）１２eeに接続され、ゲートＧは偶数番目のゲートライン１４eに接続され、ソースＳは偶数番目のソースライン１５eに接続される。
【００５９】
したがって、画素（Pixel）１２ooには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２oeには、奇数番目のゲートライン１４ｏのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可され、画素（Pixel）１２eoには、偶数番目のゲートライン１４eのオンパルス信号に応じて奇数番目のソースライン１５ｏの電圧が印可され、画素（Pixel）１２eeには、偶数番目のゲートライン１４eのオンパルス信号に応じて偶数番目のソースライン１５eの電圧が印可される。
【００６０】
図６は、本発明の１ゲート周期内における検査信号の信号パターンを示し、Cs on Com型ＴＦＴアレイおよびCs on Gate型ＴＦＴアレイに共通して用いることができる。
【００６１】
以下では、Cs on Com型ＴＦＴアレイの場合の例を、図７、図８を用いて説明する。
【００６２】
図６に示す検査信号の信号パターンでは、例えば、ゲートライン１４（１４ｏ、１４ｅ）のオンパルス信号を１ゲート周期内において均等な時間間隔で出力し、このときのソースライン１５（１５ｏ、１５ｅ）に印加される電圧を、各交差部分の画素（Pixel）１２（１２oo，１２oe，１２eo，１２ee）に、各ＴＦＴ１１（１１oo，１１oe，１１eo，１１ee）を通して印加する。
【００６３】
このときの、ゲートライン１４の電圧とソースライン１５の電圧の組み合わせ、および電圧の切り換えによって、各画素（Pixel）１２（１２oo，１２oe，１２eo，１２ee）に、それぞれ隣接する画素はついて異なる電圧を印加する。
【００６４】
なお、１ゲート周期（図６中の１〜１０で示す期間）は任意の時間幅とすることができるが、一例として、例えば１６ｍｓｅｃとすることができる。
【００６５】
図６では、説明の便宜から１ゲート周期を１〜１０の１０個の時間間隔で示し、この１ゲート周期を第１の期間（１〜５で示す）と第２の期間（６〜１０で示す）に２分し、一方の期間は画素（Pixel）に＋電圧を保持させる＋電圧保持期間とし、他方の期間は画素（Pixel）に−電圧を保持させる−電圧保持期間としている。図７（ａ）は第１の期間を示し、図７（ｂ）は第２の期間を示している。
【００６６】
図６（ａ），（ｂ）は２分割したゲートラインＧｏとゲートラインＧｅのオンパルス信号を示し、図６（ｃ），（ｄ）は２分割したソースラインＳｏとソースラインＳｅの印加電圧を示している。
【００６７】
第１の期間の図６中の１で示す期間において、はじめにゲートラインＧｏにオンパルス信号を発生させ（図６（ａ））、次にゲートラインＧeにオンパルス信号を発生させる（図６（ｂ））。このとき、ソースラインＳｏには、ゲートラインＧｏのオンパルス信号と対応する期間において＋電圧を印加した後に−電圧を印加する（図６（ｃ））。また、ソースラインＳeには、ゲートラインＧｅのオンパルス信号と対応する期間において＋電圧を印加した後に−電圧を印加する（図６（ｄ））。
【００６８】
第２の期間の図６中の６で示す期間において、はじめにゲートラインＧｅにオンパルス信号を発生させ（図６（ｂ））、次にゲートラインＧｏにオンパルス信号を発生させる（図６（ａ））。このとき、ソースラインＳｏには、ゲートラインＧeのオンパルス信号と対応する期間において＋電圧を印加した後に−電圧を印加する（図６（ｃ））。また、ソースラインＳeには、ゲートラインＧｏのオンパルス信号と対応する期間において＋電圧を印加した後に−電圧を印加する（図６（ｄ））。
【００６９】
上記したゲートラインのオンパルス信号とソースラインの印加電圧によって、第１の期間では、図６（ｅ）〜図６（ｈ）中の１〜５に期間に示す＋電圧保持と−電圧保持が行われ、第２の期間では、図６（ｅ）〜図６（ｈ）中の６〜１０に期間に示す＋電圧保持と−電圧保持が行われる。
【００７０】
上記のオンパルス信号と印加電圧により、第１の期間では、画素（ピクセル）１２ooと１２eeは＋電圧に保持され（図６（ｅ）および図６（ｈ）の第１の期間）、画素（ピクセル）１２oeと１２eoは−電圧に保持される（図６（ｆ）および図６（ｇ）の第１の期間）。図７（ａ）は、第１の期間での画素（ピクセル）１２の電圧状態を示している。図中において、＋電圧保持される画素（ピクセル）１２ooと１２eeは“＋”で表示し、−電圧保持される画素（ピクセル）１２oeと１２eoは“−”で表示している。
【００７１】
また、上記のオンパルス信号と印加電圧により、第２の期間では、画素（ピクセル）１２ooと１２eeは−電圧に保持され（図６（ｅ）および図６（ｈ）の第２の期間）、画素（ピクセル）１２oeと１２eoは＋電圧に保持される（図６（ｆ）および図６（ｇ）の第２の期間）。図７（ｂ）は、第２の期間での画素（ピクセル）１２の電圧状態を示している。図中において、−電圧保持される画素（ピクセル）１２ooと１２eeは“−”で表示し、＋電圧保持される画素（ピクセル）１２oeと１２eoは“＋”で表示している。
【００７２】
図８は、本発明によるＴＦＴアレイにおける検査パターンを示している。図８（ａ）は、例えば上記した第１の期間における検査パターンを示し、図８（ｂ）は、上記した第２の期間における検査パターンを示している。
【００７３】
各検査パターンにおいて、横方向および縦方向の何れの方向においても、隣接する画素（ピクセル）間では異なる電圧が印加される。
【００７４】
なお、上記説明では、Cs on Com型ＴＦＴアレイを例としているが、Cs on Gate型ＴＦＴアレイの場合についても同様であるため説明は省略する。
【産業上の利用可能性】
【００７５】
本発明は、液晶製造装置におけるＴＦＴアレイ検査工程の他、有機ＥＬや種々の半導体基板が備えるＴＦＴアレイの欠陥検査に適用することができる。
【図面の簡単な説明】
【００７６】
【図１】本発明のＴＦＴアレイ検査装置の概略図である。
【図２】Cs on Com型ＴＦＴアレイの構成を模式的に示す図である。
【図３】Cs on Com型ＴＦＴアレイの等価回路図である。
【図４】Cs on Gate型ＴＦＴアレイの構成を模式的に示す図である。
【図５】Cs on Gate型ＴＦＴアレイの等価回路図である。
【図６】本発明の１ゲート周期内における検査信号の信号パターンを説明するための図である。
【図７】本発明の画素（ピクセル）の電圧状態を示す図である。
【図８】本発明によるＴＦＴアレイにおける検査パターンを示す図である。
【図９】横方向の隣接欠陥を説明するための図である。
【図１０】縦方向の隣接欠陥を説明するための図である。
【図１１】横方向隣接欠陥を検出するための検査パターンである。
【図１２】縦方向隣接欠陥を検出するための検査パターンである。
【図１３】検査パターンで駆動した際に発生するピクセル（ＩＴＯ）の電圧状態を示す図である。
【符号の説明】
【００７７】
１…ＴＦＴアレイ検査装置、２…電子源、３…二次電子検出器、４…検査信号生成部、５…信号処理部、６…欠陥検出部、７…ステージ、８…プローブ、９…走査制御部、１０…ＴＦＴ基板、１１…ＴＦＴ、１１Ａ…ＴＦＴエリア、１２…画素電極、１３…付加容量、１４…ゲートライン、１５…ソースライン、１６…Ｃｓライン。
【図１】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図２】
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【図４】
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