(57)【特許請求の範囲】
【請求項１】
グリッチを除去するためのデグリッチ回路であって、
電源電圧を供給する電源ラインに第１電流源を介して接続され、接地ラインに第２電流源を介して接続され、入力信号が入力される第１インバータと、
前記第１インバータの出力端子と前記接地ラインとに接続されたキャパシタと、
ソース端子に前記キャパシタが接続され、ドレイン端子は前記第２電流源より電流値の小さい第３電流源を介して前記電源ラインに接続され、接地電位より高い第１制御電圧でバイアスされた第１トランジスタと、
ソース端子に前記キャパシタが接続され、ドレイン端子は前記第１電流源より電流値の小さい第４電流源を介して接地され、前記電源電圧より低い第２制御電圧でバイアスされた第２トランジスタと、
前記第１、第２トランジスタのドレイン端子の出力を、それぞれ第２、第３インバータを介して入力するラッチ回路と
を備えたことを特徴とするデグリッチ回路。
【請求項２】
請求項１に記載のデグリッチ回路において、
前記第１制御電圧として、前記第２電流源が動作可能な範囲で、前記接地電位に対して前記第１トランジスタの閾値電圧を加えた電圧に近づけた値を用い、
前記第２制御電圧として、前記第１電流源が動作可能な範囲で、前記電源電圧に対して前記第２トランジスタの閾値電圧を差し引いた電圧に近づけた値を用いることを特徴とするデグリッチ回路。
【請求項３】
請求項２に記載のデグリッチ回路において、
前記第１トランジスタは、ＮチャンネルＭＯＳトランジスタから構成されており、
前記第２電流源及び前記第４電流源は、２つのＮチャンネルＭＯＳトランジスタが直列に接続された１対のトランジスタを含んで構成されており、
前記第２電流源及び前記第４電流源を構成する１対のトランジスタのうち、前記接地ラインとは反対側のトランジスタのゲート端子と、前記第１トランジスタのゲート端子とを共通にしたことを特徴とするデグリッチ回路。
【請求項４】
請求項２又は３に記載のデグリッチ回路において、
前記第２トランジスタは、ＰチャンネルＭＯＳトランジスタから構成されており、
前記第１電流源及び前記第３電流源は、２つのＰチャンネルＭＯＳトランジスタが直列に接続された１対のトランジスタを含んで構成され、
前記第１電流源及び前記第３電流源を構成する１対のトランジスタのうち、前記電源ラインとは反対側のトランジスタのゲート端子と、前記第２トランジスタのゲート端子とを共通にしたことを特徴とするデグリッチ回路。
【請求項５】
請求項１〜４のいずれか一つに記載のデグリッチ回路において、
前記第１トランジスタのドレイン端子に、ソース端子が接続された第１補助トランジスタを更に備え、
この第１補助トランジスタを前記第１制御電圧でバイアスするとともに、前記第１補助トランジスタのドレイン端子には第１補助電流源を設け、
前記第２インバータは、ＰチャンネルＭＯＳトランジスタの第３トランジスタと、ＮチャンネルＭＯＳトランジスタの第４トランジスタから構成され、
前記第１トランジスタのドレイン端子電圧を前記第３トランジスタのゲート端子に供給し、前記第１補助トランジスタのドレイン端子電圧を前記第４トランジスタのゲート端子に供給することを特徴とするデグリッチ回路。
【請求項６】
請求項１〜５のいずれか一つに記載のデグリッチ回路において、
前記第２トランジスタのドレイン端子に、ソース端子が接続された第２補助トランジスタを更に備え、
この第２補助トランジスタを前記第２制御電圧でバイアスするとともに、前記第２補助トランジスタのドレイン端子には第２補助電流源を設け、
前記第３インバータは、ＰチャンネルＭＯＳトランジスタの第５トランジスタ、ＮチャンネルＭＯＳトランジスタの第６トランジスタから構成され、
前記第２トランジスタのドレイン端子電圧を前記第５トランジスタのゲート端子に供給し、前記第２補助トランジスタのドレイン端子電圧を前記第６トランジスタのゲート端子に供給することを特徴とするデグリッチ回路。
【請求項７】
請求項１〜６のいずれか一つに記載のデグリッチ回路において、
前記入力信号の反転信号と前記第２トランジスタのドレイン端子電圧とのＮＡＮＤ出力に応じて切り替わる第１スイッチを、前記第４電流源と接地ラインとの間に設けたことを特徴とするデグリッチ回路。
【請求項８】
請求項１〜７のいずれか一つに記載のデグリッチ回路において、
前記入力信号と第１トランジスタのドレイン端子電圧の反転信号とのＡＮＤ出力に応じて切り替わる第２スイッチを、前記第３電流源と前記電源ラインとの間に設けたことを特徴とするデグリッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズを除去する場合に用いるデグリッチ回路に関する。
【背景技術】
【０００２】
従来、レギュレータの出力にグリッチと呼ばれるノイズが重畳することがある。例えば、図９に示すように、レギュレータからの出力に対して、コンパレータを用いて基準電圧ＶＳＣＰにより「Ｈ」レベル、「Ｌ」レベル判断する場合、基準電圧ＶＳＣＰより大きいグリッチが重畳することもある。この場合、このグリッチを除去するためのフィルタ回路としてデグリッチ回路を用いる。このようなデグリッチ回路を用いてグリッチを除去する場合、シュミットトリガ回路を用いることがある（例えば、特許文献１参照。）。このデグリッチ回路の構成を、図１０を用いて説明する。このデグリッチ回路においては、図１０（ａ）に示すように、インバータ、ＲＣフィルタ、シュミットトリガ回路を用いる。このＲＣフィルタがローパスフィルタとして機能し、所定周波数以上のノイズを除去する。通常、シュミットトリガ回路では、図１０（ｂ）に示す回路により構成する。このシュミットトリガ回路は図１０（ｃ）に示すヒステリシス特性を有する。
【０００３】
このシュミットトリガ回路の電源ラインにノイズが生じた場合には、図１０（ｄ）に示すように、そのシュミットトリガ回路の閾値付近においては、デグリッチ回路の出力信号の電圧ＶＯＵＴが「Ｈ」と「Ｌ」を繰り返すことになる。すなわち、電源ノイズが大きい場合には、ノイズを除去することができない。また、図１０（ｃ）のヒステリシス特性から明らかなように、シュミットトリガ回路の閾値付近において電源ラインにノイズが生じた場合には、その消費電力も大きくなっていた。
【０００４】
この図１０に示すデグリッチ回路を改良した構成がある（例えば、特許文献２参照。）。この構成を、図１１を用いて説明する。この図１１（ａ）は、更にＮＡＮＤ回路を備える。この回路では、一度、「Ｈ」レベル、「Ｌ」レベルが切り替わった場合には、電圧ＶＣを接地レベルに落とす。このため、シュミットトリガ回路の閾値付近において電源ラインにノイズが生じた場合であっても、デグリッチ回路の出力信号の電圧ＶＯＵＴが「Ｈ」と「Ｌ」を繰り返すことにはならない。
【特許文献１】特開平８−２３７０８７号公報（図１）
【特許文献２】特開平７−３３６２０１号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、図１１に示すデグリッチ回路においてもシュミットトリガ回路により構成されているため、ヒステリシス領域では電源電流が流れ続けて、消費電力が大きくなる。特に電圧ＶＣの変化が緩やかな場合、この消費電力が顕著になる。更に、ＲＣフィルタの時定数はノイズ状況に対応させて決める必要があるが、一度決定すると変更することができないため、状況に応じた対応が困難である。また、電圧ＶＣが変化する場合、図１２に示すように閾値電圧近傍において電流が流れ、電力が消費される。従って、図１０及び図１１に示すデグリッチ回路のように、電圧が緩やかに変化する場合には、その消費電力が大きくなるという問題がある。
【０００６】
本発明は、上述した課題に鑑みてなされ、その目的は、状況に応じて低消費電力でノイズを除去することができるデグリッチ回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記問題点を解決するために、本発明は、グリッチを除去するためのデグリッチ回路であって、電源電圧を供給する電源ラインに第１電流源を介して接続され、接地ラインに第２電流源を介して接続され、入力信号が入力される第１インバータと、前記第１インバータの出力端子と前記接地ラインとに接続されたキャパシタと、ソース端子に前記キャパシタが接続され、ドレイン端子は前記第２電流源より電流値の小さい第３電流源を介して前記電源ラインに接続され、接地電位より高い第１制御電圧でバイアスされた第１トランジスタと、ソース端子に前記キャパシタが接続され、ドレイン端子は前記第１電流源より電流値の小さい第４電流源を介して接地され、前記電源電圧より低い第２制御電圧でバイアスされた第２トランジスタと、前記第１、第２トランジスタのドレイン端子の出力を、それぞれ第２、第３インバータを介して入力するラッチ回路とを備えたことを要旨とする。
【０００８】
このため、入力信号の電圧が切り替わる場合には、第１及び第２トランジスタのドレイン端子の電圧の両方の信号が変化した後に、出力信号の電圧が切り替わる。従って、入力信号の電圧にグリッチが生じた場合であっても、第１及び第２トランジスタのドレイン端子電圧の両方の信号が切り替わらない限り、その出力信号の電圧は変化しない。このため、より確実にグリッチを除去することができる。
【０００９】
また、第１トランジスタの寄生容量がキャパシタの静電容量より十分に小さく、第４電流源の電流値が第１電流源の電流値に比べて小さい。このため、出力信号の電圧が「Ｌ」レベルから「Ｈ」レベルに変化する場合には、第２トランジスタのドレイン端子電圧の変化は短時間に行なわれる。これにより、第３インバータの出力は短時間で反転する。従って、出力信号の電圧が変化するときに第３インバータに供給される電流を少なくし、消費電力を低減することができる。
【００１０】
更に、第２トランジスタの寄生容量がキャパシタの静電容量より十分に小さく、第３電流源の電流値が第２電流源の電流値に比べて小さい。このため、出力信号の電圧が「Ｈ」レベルから「Ｌ」レベルに変化する場合には、第１トランジスタのドレイン端子電圧の変化は短時間に行なわれる。このため、出力信号の電圧が変化するときに第２インバータに供給される電流を少なくし、消費電力を低減することができる。
【００１１】
更に、第１及び第２トランジスタのゲート端子には、それぞれ第１制御電圧、第２制御電圧を印加する。このため、回路の時定数を変更できるので、ノイズ状況に対応させた時定数を用いてグリッチを除去することができる。例えば、第１及び第２制御電圧を、それぞれ接地側と電源側との大きく離れた値に設定することもできる。この場合には、出力を変化させるキャパシタの使用効率を高くすることができるので、シュミットトリガを用いていた従来に比べて、同じ時定数を得るためにキャパシタの静電容量を小さくすることができる。従って、消費電力をより低減したりデグリッチ回路を小さくしたりすることができる。
【００１２】
本発明のデグリッチ回路において、前記第１制御電圧として、前記第２電流源が動作可能な範囲で、前記接地電位に対して前記第１トランジスタの閾値電圧を加えた電圧に近づけた値を用い、前記第２制御電圧として、前記第１電流源が動作可能な範囲で、前記電源電圧に対して前記第２トランジスタの閾値電圧を差し引いた電圧に近づけた値を用いることを要旨とする。このため、不感時間を長くして、より多くのグリッチを除去することができる。
【００１３】
本発明のデグリッチ回路において、前記第１トランジスタは、ＮチャンネルＭＯＳトランジスタから構成されており、前記第２電流源及び前記第４電流源は、２つのＮチャンネルＭＯＳトランジスタが直列に接続された１対のトランジスタを含んで構成されており、前記第２電流源及び前記第４電流源を構成する１対のトランジスタのうち、前記接地ライ
ンとは反対側のトランジスタのゲート端子と、前記第１トランジスタのゲート端子とを共通にしたことを要旨とする。このため、第１トランジスタのゲート端子に、簡単な構成で、第２電流源が動作可能な範囲で、接地電位に対して前記第１トランジスタの閾値電圧を加えた第１制御電圧を印加することができる。また、第２電流源及び第４電流源を相似させた回路により構成し、少ない素子でこれらを構成することができる。
【００１４】
本発明のデグリッチ回路において、前記第２トランジスタは、ＰチャンネルＭＯＳトランジスタから構成されており、前記第１電流源及び前記第３電流源は、２つのＰチャンネルＭＯＳトランジスタが直列に接続された１対のトランジスタを含んで構成され、前記第１電流源及び前記第３電流源を構成する１対のトランジスタのうち、前記電源ラインとは反対側のトランジスタのゲート端子と、前記第２トランジスタのゲート端子とを共通にしたことを要旨とする。このため、第２トランジスタのゲート端子に、簡単な構成で、前記第１電流源が動作可能な範囲で、前記第１電流源が動作可能な範囲で、前記電源電圧に対して前記第２トランジスタの閾値電圧を差し引いた第２制御電圧を印加することができる。また、第１電流源及び第３電流源を相似させた回路により構成し、少ない素子でこれらを構成することができる。
【００１５】
本発明のデグリッチ回路において、前記第１トランジスタのドレイン端子に、ソース端子が接続された第１補助トランジスタを更に備え、この第１補助トランジスタを前記第１制御電圧でバイアスするとともに、前記第１補助トランジスタのドレイン端子には第１補助電流源を設け、前記第２インバータは、ＰチャンネルＭＯＳトランジスタの第３トランジスタと、ＮチャンネルＭＯＳトランジスタの第４トランジスタから構成され、前記第１トランジスタのドレイン端子電圧を前記第３トランジスタのゲート端子に供給し、前記第１補助トランジスタのドレイン端子電圧を前記第４トランジスタのゲート端子に供給することを要旨とする。第３トランジスタのゲート電圧と、第４トランジスタのゲート電圧との間には、第１補助トランジスタの電圧降下分だけ差が生じるため、第３トランジスタと第４トランジスタとが同時にオン状態となることがない。従って、両者がオン状態になった場合に発生する電流を抑制し、消費電力を低減することができる。
【００１６】
本発明のデグリッチ回路において、前記第２トランジスタのドレイン端子に、ソース端子が接続された第２補助トランジスタを更に備え、この第２補助トランジスタを前記第２制御電圧でバイアスするとともに、前記第２補助トランジスタのドレイン端子には第２補助電流源を設け、前記第３インバータは、ＰチャンネルＭＯＳトランジスタの第５トランジスタ、ＮチャンネルＭＯＳトランジスタの第６トランジスタから構成され、前記第２トランジスタのドレイン端子電圧を前記第５トランジスタのゲート端子に供給し、前記第２補助トランジスタのドレイン端子電圧を前記第６トランジスタのゲート端子に供給することを要旨とする。第５トランジスタのゲート電圧と第６トランジスタのゲート電圧との間には、第２補助トランジスタの電圧降下分だけ差が生じるため、第５トランジスタと第６トランジスタとが同時にオン状態となることがない。従って、両者がオン状態になった場合に発生する電流を抑制し、消費電力を低減することができる。
【００１７】
本発明のデグリッチ回路において、前記入力信号の反転信号と前記第２トランジスタのドレイン端子電圧とのＮＡＮＤ出力に応じて切り替わる第１スイッチを、前記第４電流源と接地ラインとの間に設けたことを要旨とする。このため、入力信号の電圧が「Ｌ」レベルであるにも係わらず第２トランジスタのドレイン端子電圧が「Ｈ」レベルとなった場合には、第１スイッチをオフ状態にする。従って、出力信号の電圧が「Ｈ」レベルに切り替わるときにトリガとなる第２トランジスタのドレイン端子電圧が「Ｈ」レベルとなっても、入力信号の電圧が「Ｌ」レベルの場合には、出力信号の電圧を「Ｌ」レベルに維持することができる。従って、入力信号の電圧ＶＩＮが「Ｈ」レベルのときに生じたグリッチをより確実に除去することができる。また、第１スイッチをオフ状態にすることにより、第
４電流源の電流が流れなくなるので、消費電力を低減することもできる。
【００１８】
本発明のデグリッチ回路において、前記入力信号と第１トランジスタのドレイン端子電圧の反転信号とのＡＮＤ出力に応じて切り替わる第２スイッチを、前記第３電流源と前記電源ラインとの間に設けたことを要旨とする。このため、入力信号の電圧が「Ｈ」レベルであるにも係わらず第１トランジスタのドレイン端子電圧が「Ｌ」レベルとなった場合には、第２スイッチをオフ状態にする。このため、出力信号の電圧が「Ｌ」レベルに切り替わるときにトリガとなる第１トランジスタのドレイン端子電圧が「Ｌ」レベルになっても、入力信号の電圧が「Ｈ」レベルの場合には、出力信号の電圧を「Ｈ」レベルに維持することができる。従って、入力信号の電圧ＶＩＮが「Ｈ」レベルのときに生じたグリッチをより確実に除去することができる。また、第２スイッチをオフ状態にすることにより、第３電流源の電流が流れなくなるので、消費電力を低減することもできる。
【発明の効果】
【００１９】
本発明によれば、状況に応じて低消費電力でノイズを除去することができる。
【発明を実施するための最良の形態】
【００２０】
（第１実施形態）
以下、本発明を具体化した一実施形態について図１〜図６に基づいて説明する。図１に示すように、本実施形態のデグリッチ回路１００には、入力信号の電圧ＶＩＮを入力し、出力信号の電圧ＶＯＵＴを出力する。
【００２１】
デグリッチ回路１００は、第１インバータとしてのインバータ２１を有している。デグリッチ回路１００の入力信号の電圧ＶＩＮは、このインバータ２１の入力端子に入力される。インバータ２１の電源端子は、電源電圧ＶＣＣを供給する電源ラインに第１電流源ＩＣＨ１を介して接続される。また、このインバータ２１の接地端子は、第２電流源ＩＣＨ２を介して接地される。インバータ２１の出力端子はキャパシタＣ１を介して接地される。この出力端子のノードの電圧をＶＣとする。また、このノードは、第１トランジスタとしてのトランジスタ２３の入力端子（ソース端子）、第２トランジスタとしてのトランジスタ２４の入力端子（ソース端子）に接続され、各端子に電圧ＶＣが供給されている。
【００２２】
一方、トランジスタ２３は、ＮチャンネルＭＯＳトランジスタであり、このゲート端子には、第１制御電圧ＶＮが入力される。この第１制御電圧ＶＮは、接地レベルよりも、所定電圧だけ高い電圧とする。トランジスタ２３のソース端子は、インバータ２１の出力端子に接続され、電圧ＶＣが供給される。また、トランジスタ２３のドレイン端子は、第３電流源ＩＣＨ３を介して電源ラインに接続される。なお、第３電流源ＩＣＨ３の電流値は、第２電流源ＩＣＨ２の電流値に比べて十分に小さくなるように設定する。このドレイン端子の電圧（第１トランジスタのドレイン端子電圧）ＶＢは、第２インバータとしてのインバータ２５を介して、ラッチ回路３０の第２の入力端子ＩＮＢに供給される。
【００２３】
トランジスタ２４は、ＰチャンネルＭＯＳトランジスタであり、このゲート端子には、第２制御電圧ＶＰが入力される。この第２制御電圧ＶＰは、電源電圧ＶＣＣよりも、所定電圧だけ低い電圧とする。このトランジスタ２４のソース端子は、インバータ２１の出力端子に接続され、電圧ＶＣが供給される。また、トランジスタ２４のドレイン端子は、第４電流源ＩＣＨ４を介して接地ラインに接続される。なお、第４電流源ＩＣＨ４の電流値は、上記第１電流源ＩＣＨ１の電流値に比べて十分に小さくなるように設定する。このドレイン端子の電圧（第２トランジスタのドレイン端子電圧）ＶＡは、第３インバータとしてのインバータ２６を介して、ラッチ回路３０の第１の入力端子ＩＮＡに供給される。
【００２４】
なお、インバータ（２５，２６）の各電源端子は電源ラインに、各接地端子は接地ライ
ンに接続される。
ラッチ回路３０は公知の構造を有する。本実施形態で用いるラッチ回路３０を、図２を参照して説明する。本実施形態のラッチ回路３０は、インバータ（３１，３４，３５）や、第１ＮＯＲ回路３２，第２ＮＯＲ回路３３から構成される。
【００２５】
第１の入力端子ＩＮＡに入力された入力信号は、インバータ３１に入力される。このインバータ３１の出力信号は、第１ＮＯＲ回路３２の一方の入力端子に入力される。第１ＮＯＲ回路３２の他方の入力端子には第２ＮＯＲ回路３３の出力が入力される。第１ＮＯＲ回路３２の出力信号は、第２ＮＯＲ回路３３の一方の入力端子に入力される。
【００２６】
この第２ＮＯＲ回路３３の他方の入力端子には、ラッチ回路３０の第２の入力端子ＩＮＢに入力された入力信号が入力される。第２ＮＯＲ回路３３の出力信号は、上述した第１ＮＯＲ回路３２の他方の入力端子とインバータ３４とに入力される。そして、このインバータ３４の出力信号はインバータ３５に入力され、このインバータ３５の出力信号がラッチ回路３０の出力信号として出力される。なお、各インバータ（３１，３４，３５）、ＮＯＲ回路（３２，３３）の電源端子は高電位ＤＶＤＤライン、各接地端子は低電位ＤＶＳＳラインに接続される。これにより、ラッチ回路３０は、出力信号（ここでは、デグリッチ回路１００の出力信号の電圧ＶＯＵＴ）が「Ｈ」レベルであった場合には第１及び第２の入力信号が共に「Ｌ」レベルに変化した場合、出力信号が「Ｌ」レベルであった場合には第１及び第２の入力信号が共に「Ｈ」レベルに変化した場合には、出力信号を変化させる。
【００２７】
次に、本実施形態のデグリッチ回路１００の動作について図１〜図３を用いて説明する。ここで、デグリッチ回路１００の動作を説明する。ここでは、インバータ２１の出力端子の電圧ＶＣの変化に応じて（ａ）〜（ｊ）段階に分けて説明する。なお、（ａ）〜（ｅ）の各段階は、入力信号が「Ｈ」レベルから「Ｌ」レベルに変化する場合、（ｆ）〜（ｊ）の各段階は、入力信号が「Ｌ」レベルから「Ｈ」レベルに変化する場合を示している。
【００２８】
（入力信号の電圧ＶＩＮが「Ｈ」レベルから「Ｌ」レベルに変化する場合）
まず、入力信号の電圧ＶＩＮが「Ｈ」レベルから「Ｌ」レベルに変化する場合について説明する。この場合、インバータ２１の出力端子の電圧ＶＣは、「Ｌ」レベルから「Ｈ」レベルに変化する。
【００２９】
（ａ）ＶＣ＜（ＶＮ−Ｖｔｈｎ）
入力信号が「Ｌ」レベルに変化した場合、インバータ２１の出力端子の電圧ＶＣが上昇する。このとき、トランジスタ２３のソース端子の電圧は、第１制御電圧ＶＮからトランジスタ２３の閾値電圧だけ下がった値（ＶＮ−Ｖｔｈｎ）よりも低いため、トランジスタ２３はオン状態になっている。一方、インバータ２１の出力端子の電圧ＶＣは低いので、トランジスタ２４のソース電圧は、（第２制御電圧ＶＰが接続されている）ゲート電圧にトランジスタ２４の閾値電圧Ｖｔｈｐを加えた値（ＶＰ＋Ｖｔｈｐ）より低い。このため、トランジスタ２４はオフ状態になっている。
【００３０】
従って、まず、第１電流源ＩＣＨ１からの電流はインバータ２１を介してキャパシタＣ１に供給される。更に、第３電流源ＩＣＨ３からの電流もトランジスタ２３を介してキャパシタＣ１に供給される。このため、キャパシタＣ１は第１及び第３電流源（ＩＣＨ１，ＩＣＨ３）からの電流によって充電される。これにより電圧ＶＣが上昇する。
【００３１】
このとき、トランジスタ２４の電圧ＶＢは、トランジスタ２４がオン状態なので、キャパシタＣ１の電圧ＶＣとほぼ等しい。このため、電圧ＶＢは、電圧ＶＣの上昇に応じて徐々に高くなる。
【００３２】
この（ａ）段階は、電圧ＶＣが第１制御電圧ＶＮよりトランジスタ２３の閾値電圧Ｖｔｈｎだけ低い電圧（ＶＮ−Ｖｔｈｎ）となるまで継続される。このときの電圧ＶＣの電圧変化の傾きＳａは、Ｓａ＝（ＩＣＨ１＋ＩＣＨ３）／Ｃになる。ここで、ＣはキャパシタＣ１の静電容量である。従って、この（ａ）段階の継続時間Ｔａは、Ｔａ＝（ＶＮ−Ｖｔｈｎ）／Ｓａになる。
【００３３】
（ｂ）ＶＣ＝（ＶＮ−Ｖｔｈｎ）
電圧ＶＣが上昇して電圧（ＶＮ−Ｖｔｈｎ）になった場合、トランジスタ２３のゲート端子の第１制御電圧ＶＮとソース端子の電圧が同じになり、トランジスタ２３はオフ状態になる。この場合、トランジスタ２３のドレイン端子の電圧ＶＢは第３電流源ＩＣＨ３により引き上げられて電源電圧ＶＣＣになる。そして、この電圧ＶＢは、インバータ２５を介して、ラッチ回路３０に入力される。ここでは、ラッチ回路３０の第２の入力端子ＩＮＢに「Ｌ」レベルが入力される。
【００３４】
このとき、トランジスタ２３，２４がオフ状態になっているため、第１電流源ＩＣＨ１の電流は、すべてキャパシタＣ１に流れる。従って、電圧ＶＣの電圧変化の傾きＳｂは、Ｓｂ＝Ｓｃ＝ＩＣＨ１／Ｃである。この段階の継続時間は、トランジスタ２３のドレイン端子の電圧ＶＢの充電時間であり、これは瞬時に行なわれて、この（ｂ）段階の継続時間Ｔｂは、Ｔｂ≒０である。
【００３５】
（ｃ）（ＶＮ−Ｖｔｈｎ）＜ＶＣ＜（ＶＰ＋Ｖｔｈｐ）
この段階では、トランジスタ（２３，２４）は共にオフ状態を保持する。この場合も、キャパシタＣ１には、第１電流源ＩＣＨ１からの電流がインバータ２１を介して供給され、電圧ＶＣが徐々に上昇する。この（ｃ）段階は、電圧ＶＣが第２制御電圧ＶＰよりトランジスタ２４の閾値電圧Ｖｔｈｐだけ高い電圧（ＶＰ＋Ｖｔｈｐ）になるまで継続される。このとき、電圧ＶＣの電圧変化の傾きＳｃは、上記（ｂ）段階の傾きＳｂと同じく、Ｓｃ＝ＩＣＨ１／Ｃである。また、この（ｃ）段階の継続時間Ｔｃは、Ｔｃ＝（ＶＰ−ＶＮ＋Ｖｔｈｎ＋Ｖｔｈｐ）／Ｓｃである。
【００３６】
（ｄ）ＶＣ＝（ＶＰ＋Ｖｔｈｐ）
電圧ＶＣが電圧（ＶＰ＋Ｖｔｈｐ）になると、トランジスタ２４がオン状態になる。このため、図３に示すように、第１電流源ＩＣＨ１と第４電流源ＩＣＨ４の差分の電流により、電圧ＶＡが電圧ＶＣにより引き上げられる。
【００３７】
図５（ａ）に示すようにトランジスタ２４等には寄生容量Ｃｐが存在するが、この寄生容量ＣｐはキャパシタＣ１の静電容量Ｃに比べて極めて小さい。この寄生容量Ｃｐには、トランジスタ２４の容量の他に、このトランジスタ２４（のドレイン）、第４電流源ＩＣＨ４、インバータ２６の入力及びこれらをつなぐ配線の容量をも含む。また、第４電流源ＩＣＨ４の電流値は、第１電流源ＩＣＨ１の電流値に比べて小さいため、図５（ｃ）に示すように電圧ＶＡは短時間に上昇する。なお、図５（ｂ）に示す上記（ｃ）段階における電圧ＶＣの電圧変化の傾きＳｃと、図５（ｃ）に示す電圧ＶＡの変化の傾きＳＶＡとを比較した場合、その比はＳＶＡ／Ｓｃ＝Ｃ／Ｃｐとなる。
【００３８】
そして、この電圧ＶＡは、インバータ２６を介して、ラッチ回路３０に入力される。ここでは、ラッチ回路３０の第１の入力端子ＩＮＡに「Ｌ」レベルが入力される。この結果、ラッチ回路３０の出力は、電圧ＶＣが電圧（ＶＰ＋Ｖｔｈｐ）になると短時間で「Ｈ」レベルに変化する。従って、インバータ２６における消費電力は、図５（ｄ）に示すように、短時間で変化する。このため、過渡時における消費電力を小さくすることができる。
ここで、この段階における電圧ＶＣの電圧変化の傾きＳｄはＳｄ＝０であり、この段階
は瞬時に行なわれて、この（ｄ）段階の継続時間Ｔｄは、Ｔｄ≒０である。
【００３９】
（ｅ）（ＶＰ＋Ｖｔｈｐ）＜ＶＣ
この段階においても、キャパシタＣ１は、インバータ２１を介して第１電流源ＩＣＨ１からの電流により充電される。一方、トランジスタ２４がオン状態を維持しているため、第４電流源ＩＣＨ４を介して電流が流れる。このため、キャパシタＣ１は（ＩＣＨ１−ＩＣＨ４）の電流により充電されて、電圧ＶＣは電源電圧ＶＣＣまで引き上げられる。このときの電圧ＶＣの電圧変化の傾きＳｅはＳｅ＝（ＩＣＨ１−ＩＣＨ４）／Ｃになる。また、この（ｅ）段階の継続時間ＴｅはＴｅ＝（ＶＣＣ−ＶＰ−Ｖｔｈｐ）／Ｓｅである。
【００４０】
本実施形態では、上述した入力信号の電圧ＶＩＮが「Ｈ」レベルから「Ｌ」レベルに変化する場合、第２制御電圧ＶＰを超えないグリッチを除去することができる。なお、電圧ＶＣが上昇してトランジスタ２４がオン状態になるまでの時間が不感時間となり、グリッチを除去するためには、継続時間Ｔａ〜Ｔｄ（デグリッチ時間）を要する。
【００４１】
ここで、継続時間Ｔｂ，Ｔｄ≒０であるので、デグリッチ時間は、継続時間Ｔａと継続時間Ｔｃとの合計時間になる。更に、電圧（ＶＮーＶｔｈｎ）が０に近い場合、すなわち第１制御電圧ＶＮがトランジスタ２３の閾値電圧Ｖｔｈｎと同じ値の場合には、継続時間Ｔａ≒０となるので、グリッチを除去するために必要な時間は継続時間Ｔｃになる。そこで、本実施形態では、不感時間を長くしてより多くのグリッチを除去するために、（ＶＮーＶｔｈｎ）＝０、すなわち第１制御電圧ＶＮをトランジスタ２３の閾値電圧Ｖｔｈｎだけ接地レベル（接地電位）よりも高い電圧とする。ただし、ＶＣ＝（ＶＮ−Ｖｔｈｎ）のときであっても、第１電流源ＩＣＨ１を動作させるために、実際には、第１制御電圧ＶＮを、接地レベルより、トランジスタ２３の閾値電圧Ｖｔｈｎと第１電流源ＩＣＨ１のコンプライアンス電圧とを加算した値だけ、高い電圧とする。
【００４２】
（入力信号の電圧ＶＩＮが「Ｌ」レベルから「Ｈ」レベルに変化する場合）
次に、入力信号の電圧ＶＩＮが「Ｌ」レベルから「Ｈ」レベルに変化する場合について説明する。この場合には、インバータ２１の出力端子の電圧ＶＣが「Ｈ」レベルから「Ｌ」レベルに変化する。
【００４３】
（ｆ）ＶＣＣ＞ＶＣ＞（ＶＰ＋Ｖｔｈｐ）
入力信号の電圧ＶＩＮが「Ｌ」レベルから「Ｈ」レベルに切り替わると、電圧ＶＣは、電源電圧ＶＣＣから降下する。
【００４４】
具体的には、まず、電圧ＶＣは、インバータ２１、第２電流源ＩＣＨ２を介して接地される。更に、オン状態のトランジスタ２４、第４電流源ＩＣＨ４を介して接地される。これにより、キャパシタＣ１に蓄積された電荷は放電されて、電圧ＶＣが徐々に降下する。この電圧ＶＣの降下に伴って電圧ＶＡも降下する。このときの電圧ＶＣの電圧変化の傾きはＳｆ＝−（ＩＣＨ２＋ＩＣＨ４）／Ｃになり、この（ｆ）段階の継続時間ＴａはＴａ＝｜（ＶＣＣ−ＶＰ−Ｖｔｈｐ）／Ｓｆ｜になる。
【００４５】
（ｇ）ＶＣ＝（ＶＰ＋Ｖｔｈｐ）
この場合、トランジスタ２４のソース端子の電圧は、そのゲート端子の第２制御電圧ＶＰにトランジスタ２４の閾値電圧を加えた値に等しくなるため、トランジスタ２４はオフ状態になる。従って、トランジスタ２４のドレイン端子の電圧ＶＡは第４電流源ＩＣＨ４を介して接地されて０Ｖになる。そして、この電圧ＶＡは、インバータ２６を介して、ラッチ回路３０に入力される。ここでは、ラッチ回路３０の第１の入力端子ＩＮＡに「Ｈ」レベルが入力される。
【００４６】
このとき、トランジスタ２３，２４は、オフ状態になっているため、キャパシタＣ１の電荷は、インバータ２１及び第２電流源ＩＣＨ２を介して放電され、電圧ＶＣが降下する。従って、電圧ＶＣの電圧変化の傾きＳｇはＳｇ＝−ＩＣＨ２／Ｃである。この段階の継続時間は、トランジスタ２４のドレイン端子の電圧ＶＡの放電時間であり、これは瞬時に行なわれて、この（ｇ）段階の継続時間ＴｇはＴｇ≒０である。
【００４７】
（ｈ）（ＶＰ−Ｖｔｈｐ）＞ＶＣ＞（ＶＮ−Ｖｔｈｎ）
この場合、トランジスタ（２３，２４）は共にオフ状態を保持する。更に、電圧ＶＡ＝０である。そして、キャパシタＣ１の蓄積電荷は、インバータ２１及び第２電流源ＩＣＨ２を介して放電され、電圧ＶＣが降下する。従って、このときの電圧ＶＣの電圧変化の傾きＳｈは、上記（ｇ）段階の傾きＳｇと同じく、Ｓｈ＝−ＩＣＨ２／Ｃであり、この（ｈ）段階の継続時間ＴｈはＴｈ＝｜（ＶＰ−ＶＮ＋Ｖｔｈｎ＋Ｖｔｈｐ）／Ｓｈ｜である。
【００４８】
（ｉ）ＶＣ＝（ＶＮ−Ｖｔｈｎ）
電圧ＶＣが低下して電圧（ＶＮ−Ｖｔｈｎ）になると、トランジスタ２３がオン状態になり、第３電流源ＩＣＨ３により引き上げられていた電圧ＶＢが降下する。トランジスタ２３等の寄生容量も、上述したトランジスタ２４の寄生容量Ｃｐと同様にキャパシタＣ１の静電容量Ｃより十分に小さい。この寄生容量には、トランジスタ２３の容量の他に、このトランジスタ２３（のドレイン）、第３電流源ＩＣＨ３、インバータ２５の入力及びこれらをつなぐ配線の容量をも含む。そして、第３電流源ＩＣＨ３の電流値は第２電流源ＩＣＨ２の電流値に比べて小さいため、電圧ＶＢは短時間に降下する。この電圧ＶＢは、インバータ２５を介して、ラッチ回路３０に入力される。
なお、この段階における電圧ＶＣの電圧変化の傾きＳｉはＳｉ＝０であり、この（ｉ）段階の継続時間ＴｉはＴｉ≒０である。
【００４９】
（ｊ）ＶＣ＜ＶＮ−Ｖｔｈｎ
トランジスタ２３がオン状態となっているため、キャパシタＣ１には、第３電流源ＩＣＨ３からトランジスタ２３を介して電流が供給される一方で、インバータ２１、第２電流源ＩＣＨ２を介して蓄積電荷が放電される。従って、電圧ＶＣの電圧変化の傾きはＳｊ＝（ＩＣＨ３−ＩＣＨ２）／Ｃになり、この段階（ｊ）の継続時間Ｔｊは、Ｔｊ＝｜（ＶＮ−Ｖｔｈｎ）／Ｓｊ｜である。
【００５０】
ここで、本実施形態では、上述した入力信号の電圧ＶＩＮが「Ｌ」レベルから「Ｈ」レベルに変化する場合、第１制御電圧ＶＮを超えないグリッチを除去することができる。なお、電圧ＶＣが下降してトランジスタ２３がオフ状態になるまでの時間が不感時間となり、グリッチを除去するためには、継続時間Ｔｆ〜Ｔｉ（デグリッチ時間）を要する。
【００５１】
ここで、継続時間Ｔｇ，Ｔｉ≒０であるので、継続時間Ｔｆと継続時間Ｔｈとの合計時間になる。従って、電圧（ＶＰ＋Ｖｔｈｐ）が０に近い場合、継続時間Ｔｆ≒０となるので、継続時間Ｔｈになる。そこで、本実施形態では、不感時間を長くしてより多くのグリッチを除去するために、（ＶＰ＋Ｖｔｈｐ）＝０、すなわち第２制御電圧ＶＰをトランジスタ２４の閾値電圧Ｖｔｈｐだけ電源電圧ＶＣＣよりも低い電圧とする。ただし、ＶＣ＝（ＶＰ＋Ｖｔｈｐ）のときであっても、第２電流源ＩＣＨ２を動作させるために、実際には、第２制御電圧ＶＰを、電源電圧より、トランジスタ２４の閾値電圧Ｖｔｈｐと第２電流源ＩＣＨ２のコンプライアンス電圧とを加算した値だけ低い電圧とする。
【００５２】
（グリッチの除去動作）
次に、グリッチを除去する動作について、図４を用いて説明する。
入力信号の電圧ＶＩＮが「Ｈ」レベルのときに、電圧ＶＩＮが「Ｌ」レベルとなる短時間のグリッチが発生したとする。時間が短いため、電圧ＶＣは（ＶＮ−Ｖｔｈｎ）は超え
るが（ＶＰ＋Ｖｔｈｐ）は超えず、その中間値まで上昇する。このとき、電圧ＶＢは電源電圧ＶＣＣになり、ラッチ回路３０の第２の入力端子ＩＮＢには「Ｌ」レベルの信号が入力される。一方、電圧ＶＡは接地されているため、ラッチ回路３０の第１の入力端子ＩＮＡには「Ｈ」レベルの信号が入力される。この場合、電圧（ＶＡ，ＶＢ）の両方の信号が「Ｈ」レベルにならないため、ラッチ回路３０の出力は変更されない。従って、デグリッチ回路１００の出力信号の電圧ＶＯＵＴは「Ｈ」レベルを維持する。これにより、入力信号の電圧ＶＩＮが「Ｈ」レベルの場合のデグリッチが行なわれる。
【００５３】
次に、入力信号の電圧ＶＩＮが「Ｈ」レベルから「Ｌ」レベルに切り替わった場合を説明する。この場合、上述した（ａ）〜（ｅ）の各段階を経て電圧ＶＣが上昇する。電圧ＶＢは、入力信号の電圧ＶＩＮの変化と同時期に上昇して「Ｈ」レベルになる。また、電圧ＶＡもデグリッチ時間経過後に「Ｈ」レベルになる。そして、ラッチ回路３０の出力に応じてデグリッチ回路１００の出力信号の電圧ＶＯＵＴが変化する。
【００５４】
ここで、デグリッチ時間が経過した直後に、電源電圧ＶＣＣにノイズが生じて、電圧ＶＡが低下した場合を、図４の下向き点線矢印で示している。この場合、電圧ＶＡが「Ｈ」レベルになって、デグリッチ回路１００の出力が既に「Ｌ」レベルに変化したため、電圧ＶＡが低下して「Ｌ」レベルになっても、電圧ＶＢは「Ｈ」レベルのままであり、ラッチ回路３０の出力信号の電圧ＶＯＵＴは変化しない。従って、デグリッチ回路１００の出力信号の電圧ＶＯＵＴは「Ｌ」レベルのままとなり、グリッチを除去することができる。
【００５５】
一方、入力信号の電圧ＶＩＮが「Ｌ」レベルのときに、電圧ＶＩＮが「Ｈ」レベルとなる短時間のグリッチが発生したとする。時間が短いため、電圧ＶＣは（ＶＰ＋Ｖｔｈｐ）より低いが、（ＶＮ−Ｖｔｈｎ）を超えるような中間値まで下降する。このとき、電圧ＶＡは接地電位ＧＮＤとなり、ラッチ回路３０の第１の入力端子ＩＮＡには「Ｌ」レベルの信号が入力される。一方、電圧ＶＢは電源電圧ＶＣＣであるため、ラッチ回路３０の第２の入力端子ＩＮＢには「Ｈ」レベルの信号が入力される。従って、デグリッチ回路１００の出力信号の電圧ＶＯＵＴは「Ｌ」レベルのままとなる。
【００５６】
その後、入力信号の電圧ＶＩＮが「Ｌ」レベルから「Ｈ」レベルに切り替わった場合、上述した（ｆ）〜（ｊ）の各段階を経て電圧ＶＣが降下する。電圧ＶＡは、入力信号の電圧ＶＩＮの変化と同時期に降下して「Ｌ」レベルになる。また、電圧ＶＢもデグリッチ時間経過後に「Ｌ」レベルになる。そして、ラッチ回路３０の出力に応じてデグリッチ回路１００の出力信号の電圧ＶＯＵＴが変化する。
【００５７】
ここで、デグリッチ時間が経過した後に、電源電圧ＶＣＣにノイズが生じて、電圧ＶＢが生じた場合を、図４の上向き点線矢印で示している。この場合、電圧ＶＢが「Ｈ」レベルになって、デグリッチ回路１００の出力が既に「Ｈ」レベルに変化したため、電圧ＶＢが上昇して「Ｈ」レベルになっても、電圧ＶＡは「Ｌ」レベルのままであり、ラッチ回路３０の出力信号の電圧ＶＯＵＴは変化しない。従って、デグリッチ回路１００の出力信号の電圧ＶＯＵＴは「Ｈ」レベルのままとなり、グリッチを除去することができる。
【００５８】
本実施形態によれば、以下のような効果を得ることができる。
（１）  上記実施形態では、デグリッチ回路１００の入力信号が入力されるインバータ２１は、第１電流源ＩＣＨ１を介して電源電圧ＶＣＣに接続され、第２電流源ＩＣＨ２を介して接地される。このインバータ２１の出力端子は、キャパシタＣ１を介して接地されるとともに、トランジスタ２４及び第４電流源ＩＣＨ４を介して接地され、トランジスタ２３及び第３電流源ＩＣＨ３を介して電源電圧ＶＣＣが供給される。トランジスタ２４と第４電流源ＩＣＨ４の接続ノードの電圧ＶＡは、インバータ２６を介してラッチ回路３０の第１の入力端子ＩＮＡに接続され、トランジスタ２３と第３電流源ＩＣＨ３の接続ノー
ドの電圧ＶＢは、インバータ２５を介してラッチ回路３０の第２の入力端子ＩＮＢに供給される。トランジスタ（２３，２４）が切り替わると、キャパシタＣ１への充電に第１電流源を用いる。入力信号の電圧ＶＩＮが切り替わる場合には、電圧（ＶＡ，ＶＢ）の両方の信号が変化した後に、出力信号の電圧ＶＯＵＴが切り替わる。また、入力信号の電圧ＶＩＮのグリッチが生じて電圧ＶＣが変化した場合であっても、電圧（ＶＡ，ＶＢ）の両方の信号が切り替わらない限り、その出力信号の電圧ＶＯＵＴが変化しない。このため、より確実にグリッチを除去することができる。
【００５９】
また、トランジスタ２４の寄生容量ＣｐがキャパシタＣ１の静電容量Ｃより十分に小さく、第４電流源ＩＣＨ４の電流値が上記第１電流源ＩＣＨ１の電流値に比べて小さい。このため、出力信号の電圧ＶＯＵＴが「Ｌ」レベルから「Ｈ」レベルに変化する（ｄ）段階において電圧ＶＡの変化は短時間に行なわれる。これにより、インバータ２６の出力は短時間で反転する。従って、出力信号の電圧ＶＯＵＴが変化するときにインバータ２６に供給される電流を少なくし、消費電力を低減することができる。
【００６０】
更に、トランジスタ２４の寄生容量がキャパシタＣ１の静電容量Ｃより十分に小さく、第３電流源ＩＣＨ３の電流値が第２電流源ＩＣＨ２の電流値に比べて小さい。このため、出力信号の電圧ＶＯＵＴが「Ｈ」レベルから「Ｌ」レベルに変化する（ｉ）段階において、電圧ＶＢの変化は短時間に行なわれる。このため、出力信号の電圧ＶＯＵＴが変化するときにインバータ２６に供給される電流を少なくし、消費電力を低減することができる。
【００６１】
（２）本実施形態では、トランジスタ２３のゲート端子には、接地レベルよりも所定電圧だけ高い第１制御電圧ＶＮを印加する。また、トランジスタ２４のゲート端子には、電源電圧ＶＣＣよりも所定電圧だけ低い第２制御電圧ＶＰを印加する。このため、第１及び第２制御電圧（ＶＮ，ＶＰ）を変更させることにより、回路の時定数を変更できるため、ノイズ状況に対応させてよりよい時定数を用いてグリッチを除去することができる。
【００６２】
（具体的な回路構成例）
図６は、上述した本実施形態を具体的な回路で構成した回路構成図である。この回路構成図においては、第１電流源ＩＣＨ１を、トランジスタ（５１，５２）を直列に接続させて構成する。第２電流源ＩＣＨ２を、トランジスタ（５３，５４）を直列に接続させて構成する。第３電流源ＩＣＨ３を、トランジスタ（５５，５６）を直列に接続させて構成する。第４電流源ＩＣＨ４を、トランジスタ（５７，５８）を直列に接続させて構成する。ここで、トランジスタ（５１，５２，５５，５６）はＰチャンネルＭＯＳトランジスタであり、トランジスタ（５３，５４，５７，５８）はＮチャンネルＭＯＳトランジスタにより構成する。また、本実施形態では、トランジスタ（５１〜５８）の閾値電圧としてＶｔｈｎ＝Ｖｔｈｐ（＝Ｖｔｈ）とする。そして、これらトランジスタ（５１〜５８）のゲート端子に所定の電圧を印加するためのバイアス回路６０を設けており、このバイアス回路６０は電源ラインと接地ラインとの間に接続されている。
【００６３】
第３電流源ＩＣＨ３の電源ライン側に配置されたトランジスタ５５のゲート端子は、第１電流源ＩＣＨ１の電源ライン側に配置されたトランジスタ５１のゲート端子に接続される。また、第３電流源ＩＣＨ３の電源ラインとは反対側のトランジスタ５６のゲート端子は、第１電流源ＩＣＨ１の電源ラインとは反対側のトランジスタ５２のゲート端子に接続されているとともに、トランジスタ２４のゲート端子に接続される。このため、トランジスタ２４のゲート端子には、電源電圧ＶＣＣに対してトランジスタ５５の閾値電圧Ｖｔｈだけ低い第２制御電圧ＶＰを印加することができる。
【００６４】
一方、第２電流源ＩＣＨ２の接地ライン側に配置されたトランジスタ５３のゲート端子は、第４電流源ＩＣＨ４の接地ライン側に配置されたトランジスタ５７のゲート端子に接
続される。また、第２電流源ＩＣＨ２の接地ラインとは反対側のトランジスタ５４のゲート端子は、第４電流源ＩＣＨ４の接地ラインとは反対側のトランジスタ５８のゲート端子に接続されるとともに、トランジスタ２３のゲート端子に接続される。このため、トランジスタ２３のゲート端子には、接地に対してトランジスタ５７の閾値電圧Ｖｔｈだけ高い第１制御電圧ＶＮを印加することができる。
【００６５】
この回路構成例によれば、上記（１）及び（２）の効果に加えて、次のような効果を奏することができる。
（３）  この回路構成例では、電流源（ＩＣＨ１〜ＩＣＨ４）をそれぞれのトランジスタ（５１〜５８）で構成する。そして、第３電流源ＩＣＨ３のトランジスタ５５のゲート端子を、第１電流源ＩＣＨ１のトランジスタ５１のゲート端子に接続し、第３電流源ＩＣＨ３のトランジスタ５６のゲート端子を、第１電流源ＩＣＨ１のトランジスタ５２，トランジスタ２４のゲート端子に接続する。また、第２電流源ＩＣＨ２のトランジスタ５３のゲート端子を、第４電流源ＩＣＨ４のトランジスタ５７のゲート端子に接続し、第２電流源ＩＣＨ２のトランジスタ５４のゲート端子を、第４電流源ＩＣＨ４のトランジスタ５８，トランジスタ２３のゲート端子に接続する。
【００６６】
このような配線にすることにより、トランジスタ２３のゲート端子には、接地電位に対してトランジスタ５７の閾値電圧Ｖｔｈだけ高い第１制御電圧ＶＮを印加することができ、更にトランジスタ２４のゲート端子には、電源電圧ＶＣＣに対してトランジスタ５５の閾値電圧Ｖｔｈだけ低い第２制御電圧ＶＰを印加することができる。また、第１〜第４電流源ＩＣＨ１〜ＩＣＨ４は同じような構成で、すなわち相似形の回路構成としたので、少ない素子でこれらを構成することができる。
【００６７】
（第２実施形態）
次に、本発明の第２実施形態について説明する。なお、以下の実施形態において、上記第１実施形態と同様な部分は同一の符号を付し、その詳細な説明は省略する。
【００６８】
図７に示すように、本実施形態では、第１実施形態におけるインバータ２５をトランジスタ（２５１、２５２）により構成し、インバータ２６をトランジスタ（２６１、２６２）により構成する。ここで、トランジスタ（２５１，２６１）にはＰチャンネルＭＯＳトランジスタ、トランジスタ（２５２，２６２）にはＮチャンネルＭＯＳトランジスタを用いる。トランジスタ２６１のソース端子には電源電圧ＶＣＣが供給され、トランジスタ２６２のソース端子は接地する。更に、トランジスタ２５１のソース端子には電源電圧ＶＣＣが供給され、トランジスタ２５２のソース端子は接地する。すなわち、トランジスタ（２５１，２５２，２６１，２６２）が、それぞれ第３トランジスタ、第４トランジスタ、第５トランジスタ、第６トランジスタに相当する。
【００６９】
そして、第１実施形態におけるトランジスタ２３のドレイン端子に対して、ソース端子が接続された第１補助トランジスタとしてのトランジスタ７３を設ける。このトランジスタ７３のドレイン端子は、第１補助電流源としての第５電流源ＩＣＨ５を介して電源ラインに接続する。トランジスタ７３のゲート端子は、トランジスタ２３のゲート端子と共通にする。そして、トランジスタ２３のドレイン端子を、トランジスタ２５２のゲート端子に接続し、トランジスタ７３のドレイン端子と第５電流源ＩＣＨ５とのノードを、トランジスタ２５１のゲート端子に接続する。
【００７０】
また、第１実施形態におけるトランジスタ２４のドレイン端子に対して、ソース端子が接続された第２補助トランジスタとしてのトランジスタ７４を設ける。このトランジスタ７４のドレイン端子は、第２補助電流源としての第６電流源ＩＣＨ６を介して接地させる。トランジスタ７４のゲート端子は、トランジスタ２４のゲート端子と共通にする。そし
て、トランジスタ２４のドレイン端子を、トランジスタ２６１のゲート端子に接続し、トランジスタ７４のドレイン端子と第６電流源ＩＣＨ６とのノードを、トランジスタ２６２のゲート端子に接続する。
【００７１】
本実施形態によれば、上記（１）及び（２）の効果に加えて、以下のような効果を得ることができる。
（４）  上記実施形態では、トランジスタ２５１のゲート電圧とトランジスタ２５２のゲート電圧との間には、トランジスタ７３の電圧降下分だけ差が生じるため、トランジスタ２５１とトランジスタ２５２とが同時にオン状態となることがない。従って、両者がオン状態になった場合に発生するリーク電流を抑制し、消費電力を低減することができる。
【００７２】
（５）  上記実施形態では、トランジスタ２６１のゲート電圧とトランジスタ２６２のゲート電圧との間には、トランジスタ７４の電圧降下分だけ差が生じるため、トランジスタ２６１とトランジスタ２６２とが同時にオン状態となることがない。従って、両者がオン状態になった場合に発生するリーク電流を抑制し、消費電力を低減することができる。
【００７３】
（第３実施形態）
次に、本発明の第３実施形態について説明する。図８に示すように、本実施形態のデグリッチ回路１００は、上記第１実施形態に、第１スイッチとしての第１ローカルラッチ回路８１及び第２スイッチとしての第２ローカルラッチ回路９１を設けて構成する。
【００７４】
具体的には、第１ローカルラッチ回路８１は、第７トランジスタとしてのトランジスタ８２とＮＡＮＤ回路８３とから構成されている。トランジスタ８２にはＮチャンネルのＭＯＳトランジスタを用いて構成し、このソース端子を接地し、ドレイン端子を第４電流源ＩＣＨ４に接続する。このトランジスタ８２のゲート端子は、ＮＡＮＤ回路８３の出力端子に接続される。また、ＮＡＮＤ回路８３には、電圧ＶＡと、デグリッチ回路１００の入力信号の電圧ＶＩＮの反転信号とが入力される。従って、第１ローカルラッチ回路８１は、入力信号の電圧ＶＩＮが「Ｌ」レベルで、かつ電圧ＶＡが「Ｈ」レベルの場合に、出力信号が「Ｌ」になり、トランジスタ８２をオフ状態にする。
【００７５】
一方、第２ローカルラッチ回路９１は、第８トランジスタとしてのトランジスタ９２とＡＮＤ回路９３とから構成されている。トランジスタ９２にはＰチャンネルのＭＯＳトランジスタを用いて構成し、このソース端子は電源ラインに接続され、ドレイン端子を第３電流源ＩＣＨ３に接続する。このトランジスタ９２のゲート端子には、ＡＮＤ回路９３の出力端子に接続される。また、ＡＮＤ回路９３には、電圧ＶＢの反転信号と、デグリッチ回路１００の入力信号の電圧ＶＩＮとが入力される。従って、第２ローカルラッチ回路９１は、入力信号の電圧ＶＩＮが「Ｈ」レベルで、かつ電圧ＶＢが「Ｌ」レベルの場合に、出力信号が「Ｈ」になり、トランジスタ９２をオフ状態にする。
【００７６】
本実施形態によれば、上記（１）及び（２）の効果に加えて、以下のような効果を得ることができる。
（６）  上記実施形態では、第１ローカルラッチ回路８１を設けたことにより、入力信号の電圧ＶＩＮが「Ｌ」レベルで、かつ電圧ＶＡが「Ｈ」レベルの場合、すなわち入力信号の電圧ＶＩＮが「Ｌ」レベルであるにも係わらず電圧ＶＡが「Ｈ」レベルとなった場合には、トランジスタ８２をオフ状態にする。このため、出力信号の電圧ＶＯＵＴが「Ｈ」レベルに切り替わるときにトリガとなる電圧ＶＡが「Ｈ」レベルとなっても、入力信号の電圧ＶＩＮが「Ｌ」レベルの場合には、出力信号の電圧ＶＯＵＴを「Ｌ」レベルに維持することができる。従って、入力信号の電圧ＶＩＮが「Ｌ」レベルのときに生じたグリッチをより確実に除去することができる。また、トランジスタ８２をオフ状態にすることにより、第４電流源ＩＣＨ４の電流が流れなくなるので、消費電力を低減することもできる。
【００７７】
（７）  上記実施形態では、第２ローカルラッチ回路９１を設けたことにより、入力信号の電圧ＶＩＮが「Ｈ」レベルで、かつ電圧ＶＢが「Ｌ」レベルの場合、すなわち入力信号の電圧ＶＩＮが「Ｈ」レベルであるにも係わらず電圧ＶＢが「Ｌ」レベルとなった場合には、トランジスタ９２をオフ状態にする。このため、出力信号の電圧ＶＯＵＴが「Ｌ」レベルに切り替わるときにトリガとなる電圧ＶＢが「Ｌ」レベルになっても、入力信号の電圧ＶＩＮが「Ｈ」レベルの場合には、出力信号の電圧ＶＯＵＴを「Ｈ」レベルに維持することができる。従って、入力信号の電圧ＶＩＮが「Ｈ」レベルのときに生じたグリッチをより確実に除去することができる。また、トランジスタ９２をオフ状態にすることにより、第３電流源ＩＣＨ３の電流が流れなくなるので、消費電力を低減することもできる。
【００７８】
（８）上記実施形態では、第１ローカルラッチ回路８１は、トランジスタ８２とＮＡＮＤ回路８３とから構成されている。トランジスタ８２は、そのソース端子を接地し、ドレイン端子を第４電流源ＩＣＨ４に接続する。このため、簡単な構成で、電圧ＶＡと、デグリッチ回路１００の入力信号の電圧ＶＩＮの反転信号の入力に応じてオンオフ状態を切り換える第１スイッチを構成することができる。
【００７９】
（９）上記実施形態では、第２ローカルラッチ回路９１は、トランジスタ９２とＡＮＤ回路９３とから構成されている。トランジスタ９２は、そのソース端子を電源ラインに接続し、ドレイン端子を第３電流源ＩＣＨ３に接続する。このため、簡単な構成で、電圧ＶＢと、デグリッチ回路１００の入力信号の電圧ＶＩＮの反転信号の入力に応じてオンオフ状態を切り換える第２スイッチを構成することができる。
【００８０】
また、上記実施形態は以下のように変更してもよい。
・  上記第２実施形態においては、トランジスタ（７３、７４）を設けたが、一方のみを用いて構成することもできる。また、上記第３の実施形態においては、第１及び第２ローカルラッチ回路（８１，９１）を設けたが、一方のみを用いて構成することもできる。例えば、グリッチの発生が、「Ｈ」レベルの場合や「Ｌ」レベルの場合で偏りがある場合には、一方のみを構成する。これにより、簡単な回路構成で効率的にグリッチを除去することができる。
【００８１】
・  上記第２実施形態の構成と上記第３実施形態の構成とを兼ね備える構成としてもよい。具体的には、第２実施形態の第３及び第５電流源（ＩＣＨ３，ＩＣＨ５）の電源ライン側に第２ローカルラッチ回路９１を設け、第２実施形態の第４及び６電流源（ＩＣＨ４，ＩＣＨ６）の接地ライン側に第１ローカルラッチ回路８１を設けるようにしてもよい。このような構成とすることにより、上記（１）〜（６）の効果を同時に得ることも可能となる。
【００８２】
・  上記実施形態では、第１制御電圧ＶＮを、トランジスタ２３の閾値電圧Ｖｔｈｎと第１電流源ＩＣＨ１のコンプライアンス電圧との和の分だけ、接地レベルよりも高い電圧とした。また、第２制御電圧ＶＰをトランジスタ２４の閾値電圧Ｖｔｈｐと第２電流源ＩＣＨ２のコンプライアンス電圧との和よりも電源電圧より低い電圧とした。これに限らず、デグリッチの電圧の大きさによって、第１及び第２制御電圧（ＶＮ，ＶＰ）を適宜変更させることにより、より確実にデグリッチを除去することができる。
【００８３】
・  上記実施形態では、第１及び第２トランジスタのゲート端子には、それぞれ第１制御電圧ＶＮ、第２制御電圧ＶＰを印加する。このため、第１制御電圧ＶＮや第２制御電圧ＶＰを変化させることにより時定数を変化させて、ノイズ状況に対応させる時定数を用いてグリッチを除去した。これに限らず、第１電流源ＩＣＨ１や第２電流源ＩＣＨ２などの電流源の電流を変えることによりデグリッチ回路の時定数を変化させて、よりノイズ状況
に対応させるようにしてもよい。
【００８４】
次に、上記実施形態及び別例から把握できる技術的思想について、それらの効果とともに以下に追記する。
（イ）請求項７に記載のデグリッチ回路において、
前記第１スイッチは、
前記第４電流源と前記接地ラインとの間に設けられた第７トランジスタと、
前記入力信号の反転信号と前記第２トランジスタのドレイン電圧とのＮＡＮＤ出力を前記第７トランジスタのゲート端子に入力するＮＡＮＤ回路とを含んで構成されていることを特徴とするデグリッチ回路。
従って、この（イ）に記載の発明によれば、第１スイッチを簡単な構成で実現することができる。
【００８５】
（ロ）請求項８に記載のデグリッチ回路において、
前記第２スイッチは、
前記第３電流源と前記電源ラインとの間に設けられた第８トランジスタと、
前記入力信号と第１トランジスタのドレイン端子電圧の反転信号とのＡＮＤ出力を前記第８トランジスタのゲート端子に入力するＡＮＤ回路とを含んで構成されていることを特徴とするデグリッチ回路。
従って、この（ロ）に記載の発明によれば、第２スイッチを簡単な構成で実現することができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１実施形態におけるデグリッチ回路の配線回路図。
【図２】デグリッチ回路に用いるラッチ回路の配線回路図。
【図３】デグリッチ回路の動作を説明するための電圧変化図及び電流変化図。
【図４】デグリッチ回路の入力信号、電圧及び出力信号の変化を示す説明図。
【図５】デグリッチ回路の（ｄ）段階を説明するための説明図であり、（ａ）は要部配線回路図、（ｂ）は電圧ＶＣの変化、（ｃ）は電圧ＶＡの変化、（ｄ）は第３インバータの消費電力量を示す。
【図６】第１実施形態を具体化したデグリッチ回路の配線回路図。
【図７】第２実施形態におけるデグリッチ回路の配線回路図。
【図８】第３実施形態におけるデグリッチ回路の配線回路図。
【図９】グリッチを説明するための説明図。
【図１０】第１従来技術におけるデグリッチ回路の説明図であり、（ａ）はデグリッチ回路の配線回路図、（ｂ）はデグリッチ回路に用いたシュミットトリガ回路、（ｃ）は電圧ＶＣに対する出力変化とシュミットトリガ回路の消費電力変化、（ｄ）は時間に対する電圧変化と出力変化を示す。
【図１１】第２従来技術におけるデグリッチ回路の説明図であり、（ａ）はデグリッチ回路の配線回路図、（ｂ）は電圧変化と出力変化を示す。
【図１２】時間経過に伴う電圧の閾値と消費電流との関係を示す図。
【符号の説明】
【００８７】
Ｃ１…キャパシタ、ＩＣＨ１…第１電流源、ＩＣＨ２…第２電流源、ＩＣＨ３…第３電流源、ＩＣＨ４…第４電流源、ＩＣＨ５…第１補助電流源としての第５電流源、ＩＣＨ６…第２補助電流源としての第６電流源、ＶＮ…第１制御電圧、ＶＰ…第２制御電圧、Ｖｔｈ，Ｖｔｈｎ，Ｖｔｈｐ…閾値電圧、２１…第１インバータとしてのインバータ、２３…第１トランジスタとしてのトランジスタ、２４…第２トランジスタとしてのトランジスタ、２５…第２インバータとしてのインバータ、２６…第３インバータとしてのインバータ、３０…ラッチ回路、７３…第１補助トランジスタとしてのトランジスタ、７４…第２補
助トランジスタとしてのトランジスタ、８１…第１スイッチとしての第１ローカルラッチ回路、９１…第２スイッチとしての第２ローカルラッチ回路、１００…デグリッチ回路、２５１…第３トランジスタとしてのトランジスタ、２５２…第４トランジスタとしてのトランジスタ、２６１…第５トランジスタとしてのトランジスタ、２６２…第６トランジスタとしてのトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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