(57)【特許請求の範囲】
【請求項１】
入力クロック信号を入力し位相制御信号に応じて出力クロック信号の位相を可変させる位相補間器に対して前記位相制御信号を供給し、前記出力クロック信号を周波数変調させる制御を行うスペクトラム拡散クロック制御装置であって、
クロック信号を入力し、予め定められた第１のカウント数でアップカウントからダウンカウントに折り返されアップとダウンのカウント動作を所定回行い予め定められた所定カウント数をカウントした時点で出力信号を出力し、且つ、状態の推移を管理するステートマシンを備えた第１のカウンタと、
前記第１のカウンタからの出力信号を受け、予め定められた第２のカウント数でアップカウントからダウンカウントに折り返され、且つ、状態の推移を管理するステートマシンを備えた第２のカウンタと、
前記第１及び第２のカウンタのカウント値と、前記第２のカウンタの状態と、に基づき、前記位相補間器に対して供給される前記位相制御信号を制御するコントローラと、
を備えている、ことを特徴とするスペクトラム拡散クロック制御装置。
【請求項２】
前記第１のカウンタのカウント動作の繰り返しにおいて、前記コントローラでは、同じ組合せ論理が用いられる、ことを特徴とする請求項１記載のスペクトラム拡散クロック制御装置。
【請求項３】
前記第１のカウンタは、アップとダウンのカウント動作を切り替える度に、初期状態から順次状態を推移させ、前記所定カウント数分のカウントが１巡すると、前記状態を前記初期状態に戻すとともに、前記出力信号を出力し前記第２のカウンタのカウント値を更新する、ことを特徴とする請求項１記載のスペクトラム拡散クロック制御装置。
【請求項４】
前記第２のカウンタは、前記第２のカウント数にてアップカウントからダウンカウントへ折り返し、アップとダウンのカウント動作の組を所定回繰り返し、各カウント動作の度に順次状態を推移させ、カウントが１巡すると、前記状態を前記初期状態に戻し、
前記コントローラは、前記第１のカウンタのカウント値と、前記第２のカウンタのカウント値と状態とに基づき、予め定められた基準周期内に、前記位相制御信号を活性状態とする数を制御する、ことを特徴とする請求項１乃至３のいずれか一に記載のスペクトラム拡散クロック制御装置。
【請求項５】
前記コントローラは、前記基準周期内において活性状態とされる前記位相制御信号の数を、前記第２のカウンタのカウント値の１つの変化に対して偶数単位で増加又は減少させる、ことを特徴とする請求項４記載のスペクトラム拡散クロック制御装置。
【請求項６】
前記入力クロック信号を入力して分周し分周クロック信号を出力する分周回路を備え、
前記第１のカウンタは、前記分周クロック信号をカウントし、
前記コントローラは、前記分周クロック信号と、前記第１及び第２のカウンタのカウント値とを入力し、
前記基準周期は、前記分周回路における分周数と、前記第１のカウンタの所定カウント数と、前記入力クロック信号のクロック周期の積で規定される、ことを特徴とする請求項４又は５記載のスペクトラム拡散クロック制御装置。
【請求項７】
前記コントローラは、前記第２のカウンタのカウント値と状態から、前記基準周期内における前記位相制御信号の活性状態の数を決定するにあたり、前記第２のカウンタの前記状態が予め定められた一の状態にある場合、前記一状態に対応する前記第２のカウンタの他の状態では正転させていた信号を、論理反転させる制御回路を備えている、ことを特徴とする請求項３乃至６のいずれか一に記載のスペクトラム拡散クロック制御装置。
【請求項８】
前記コントローラは、前記位相補間器に対して、前記位相制御信号として、前記出力クロック信号の位相を遅らせるダウン信号を出力する、ことを特徴とする請求項１乃至７のいずれか一に記載のスペクトラム拡散クロック制御装置。
【請求項９】
前記コントローラは、前記位相補間器に対して、前記位相制御信号として、前記出力クロック信号の位相を遅らせるダウン信号又は位相を進ませるアップ信号を出力する、ことを特徴とする請求項１乃至７のいずれか一に記載のスペクトラム拡散クロック制御装置。
【請求項１０】
前記コントローラは、前記位相補間器に対して、前記位相制御信号として、前記出力クロック信号の位相を遅らせるダウン信号と位相を進ませるアップ信号を出力し、アップ、ダウンの状態を保持する、ことを特徴とする請求項１乃至７のいずれか一に記載のスペクトラム拡散クロック制御装置。
【請求項１１】
前記コントローラは、前記アップとダウンで同一論理が用いられることを特徴とする請求項１０に記載のスペクトラム拡散クロック制御装置。
【請求項１２】
入力クロック信号を入力し位相制御信号に応じて出力クロック信号の位相を可変させる位相補間器と、前記位相補間器に対して前記位相制御信号を供給し、前記出力クロック信号を周波数変調させる制御を行うスペクトラム拡散クロック制御装置と、を備えたスペクトラム拡散クロック発生装置であって、
前記スペクトラム拡散クロック制御装置として、請求項１乃至１１のいずれか一に記載のスペクトラム拡散クロック制御装置を備えたことを特徴とするスペクトラム拡散クロック発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック発生回路に関し、特に、スペクトラム拡散クロック発生器（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）に関する。
【背景技術】
【０００２】
電子機器内のクロック発生器が単一の周波数を発生すると、該周波数及び高調波の輻射が大きくなるため、周波数変調をすることで不要な輻射のピークを低減し、ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減するスペクトラム拡散クロック発生器（ＳＳＣＧ）が用いられている。
【０００３】
近年、動作周波数の高速化が進み、並列バスでのビット間スキュー問題が顕著になるにつれ、ビット間スキューのないシリアルインターフェースが普及してきており、一般に使用されるパーソナルコンピュータ（ＰＣ）等でも用いられるようになってきている。例えば、ハードディスクとＣＰＵ間のインターフェース規格として、ＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）が用いられている。ＳＡＴＡは第１世代の通信速度が１．５Ｇｂｐｓのシリアルインターフェース規格であり、ＰＣ等で使用されるためＥＭＩ対策としてスペクトラム拡散クロック（ＳＳＣ）の規格が盛り込まれている。
【０００４】
ＳＳＣＧとして、一般にパルススワロー分周器を用いたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）が用いられているが、パルススワロー分周器、ＶＣＯ（電圧制御発振器）等を用いず、位相補間器とコントローラを用いたＳＳＣＧも知られている（本願出願人による特許文献１参照）。特許文献１には、ＳＡＴＡのＳＳＣ規格に沿った構成例（第３の実施例）が示されているが、カウンタの組合せでは、ダウン信号を生成するコントローラ部の論理圧縮が難しく、回路規模縮小が困難であるため、論理圧縮が可能な組合せを検討する必要がある。以下説明する。
【０００５】
特許文献１において、ＳＡＴＡのＳＳＣ規格（変調度：０〜−５０００ｐｐｍ、変調周波数３０ｋＨｚ〜３３ｋＨｚ）に好適とされる例（特許文献１の第３の実施例）が開示されている。図９は、特許文献１に開示された構成を示す図である。入力端子１からの入力信号を入力し位相制御信号に基づき位相を可変させた出力クロック信号を出力する位相補間器４と、位相補間器４に位相制御信号（ダウン信号６）を供給し、出力端子２からの出力クロックを周波数変調させるＳＳＣ（スペクトラム拡散クロック）コントローラ３’とを備えている。ＳＳＣコントローラ３’は、プリ分周器２１と、ｐカウンタ２２’と、アップダウンカウンタ２３’と、コントローラ２４’を備えている。コントローラ２４’から位相補間器４に対してダウン信号６を供給し、入力端子１に入力されるクロック信号に対する所定量の遅延Δ（図１０参照）の発生頻度を制御し、変調されたクロックを出力端子２から出力することで、「ダウンスプレッド」と呼ばれる規格に適したＳＳＣＧを実現している。
【０００６】
特許文献１では、図９の位相補間器４の位相ステップを１／６４（分解能Ｎ＝６４、この場合、入力クロック信号の周期Ｔ０＝１／（１．５ＧＨｚ）の１／６４）、プリ分周器２１の分周数ｍを４とし、ｐカウンタ２２’のカウント数ｐとアップダウンカウンタ２３’のカウント数ｕを、ＳＡＴＡ規格を満たすための条件式、
１５００／０．０３３  ≦  ２×ｍ×ｐ×ｕ  ≦  １５００／０．０３  
・・・（１）
を満足する値を７７とし、変調周波数を３１．６２ｋＨｚとしている。
【０００７】
ｐカウンタ２２’が７７回カウントする毎に出力信号２５を出力し、これを受けてアップダウンカウンタ２３’は値ｕを更新し、ｐカウンタ２２’の値ｐとアップダウンカウンタ２３’の値ｕの組合せにより、コントローラ２４’はダウン信号６を生成している。図１１は、ダウン信号６の生成の７７ｘ７８の組合せを示す図である。横方向にｐカウンタ２２’のカウント値ｐ、縦方向には、上側にアップダウンカウンタ２３’のカウントは０〜７７までのアップカウント、下側に７７から０までのダウンカウントのカウント値が示されている。ｎ１は、基準周期数ｋ（＝ｍ×ｐ）内に、コントローラ２４’から出力されるダウン信号６の論理１の数である。
【０００８】
図１１に示すように、基準周期数ｋ（＝ｍ×ｐ）内のダウン信号６の論理１の数ｎ１を１ずつ順次増加させ、位相補間器４の位相ステップ１／６４（分解能Ｎ＝６４）の位相遅延Δの発生頻度を上げていき、アップダウンカウンタ２３’の値ｕが０から順次カウントアップしてｕ＝７７のとき、コントローラ２４’からｎ１を７７とし、出力端子２からの出力クロックに最大変調がかかり、その後、アップダウンカウンタ２３’の値ｕをカウントダウンしていき、ｎ１を１ずつ順次減少させていくことで、基準周期数ｋ内における平均周波数ｆを変化させている。
【０００９】
位相補間器４の位相ステップを入力端子１のクロック信号の１周期Ｔ０の１／Ｎ（＝１／６４）とし、基準周期数ｋにおけるダウン信号６の数がｎであるときのクロック信号の平均周期をＴ＜平均＞で表すと、ｋ×Ｔ＜平均＞＝ｋ×Ｔ０＋（ｎ／Ｎ）×Ｔ０となり、平均周波数ｆ＜平均＞は、
ｆ＜平均＞＝ｋ／｛ｋ×Ｔ０＋（ｎ／Ｎ）×Ｔ０｝
＝（１／Ｔ０）×（ｋ×Ｎ）／（ｋ×Ｎ＋ｎ）
【００１０】
上記組合せでの変調波形は、図１２に示すように、変調周波数３１．６２ｋＨｚで変調されたものとなる。１変調周期Ｔｆｍは２×ｍ×ｐ×ｕ×Ｔ０で与えられ、ｍ＝４、ｐ＝ｕ＝７７、１．５ＧＨｚ＝１／Ｔ０より、Ｔｆｍ＝３１．６μｓｅｃとなる。すなわち、最大変調周波数を１．５ＧＨｚ（＝１５００ＭＨｚ）、最小変調周波数１４９４．２ＭＨｚの三角波となる。
【００１１】
【特許文献１】特開２００５−４５５１号公報（第５〜９頁、第１１〜１３頁、図１、図３、図４）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１で示されたカウント数の組合せ（ｐカウンタ２２’のカウント値ｐ、アップダウンカウンタ２３’のカウント値ｕがともに７７）、基準周期数ｋ内のダウン信号６の論理１の数ｎ１を１ずつ順次増加させるという構成では、論理の圧縮（折り畳み）が困難である。すなわち、ｐカウンタ２２’のカウント値ｐとアップダウンカウンタ２３’のカウント値ｕの０〜７７の全組合せを考慮した論理構成としなければならない。このため、コントローラ２４’の回路規模を縮小することは難しい。
【課題を解決するための手段】
【００１３】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００１４】
本発明の１つの側面（アスペクト）に係る装置は、入力クロック信号を入力し位相制御信号に応じて出力クロック信号の位相を可変させる位相補間器に対して前記位相制御信号を供給し、前記出力クロック信号を周波数変調させる制御を行うスペクトラム拡散クロック制御装置であって、クロック信号を入力し、予め定められた第１のカウント数でアップカウントからダウンカウントに折り返されアップとダウンのカウント動作を所定回行い予め定められた所定カウント数をカウントした時点で出力信号を出力し、且つ、状態の推移を管理するステートマシンを備えた第１のカウンタと、前記第１のカウンタからの出力信号を受け、予め定められた第２のカウント数でアップカウントからダウンカウントに折り返され、且つ、状態の推移を管理するステートマシンを備えた第２のカウンタと、前記第１及び第２のカウンタのカウント値と、前記第２のカウンタの状態と、に基づき、前記位相補間器に対して供給される前記位相制御信号を制御するコントローラと、を備えている。
【００１５】
本発明において、好ましくは、前記第１のカウンタのカウント動作の繰り返しにおいて、前記コントローラでは、同じ組合せ論理が用いられる。
【００１６】
本発明において、前記第１のカウンタは、アップとダウンのカウント動作を切り替える度に、初期状態から順次状態を推移させ、前記所定カウント数分のカウントが１巡すると、前記状態を前記初期状態に戻すとともに、前記出力信号を出力し前記第２のカウンタのカウント値を更新する。
【００１７】
本発明において、前記第２のカウンタは、前記第２のカウント数にてアップカウントからダウンカウントへ折り返し、アップとダウンのカウント動作の組を所定回繰り返し、各カウント動作の度に順次状態を推移させ、カウントが１巡すると、前記状態を前記初期状態に戻し、前記コントローラは、前記第１のカウンタのカウント値と、前記第２のカウンタのカウント値と、前記第２のカウンタの状態とに基づき、予め定められた基準周期内に、前記位相制御信号を活性状態とする数を制御する。
【００１８】
本発明において、前記コントローラは、前記基準周期内において活性状態とされる前記位相制御信号の数を、前記第２のカウンタのカウント値の１つの変化に対して偶数単位で増加又は減少させる。
【００１９】
本発明において、前記入力クロック信号を入力して分周し分周クロック信号を出力する分周回路を備え、前記第１のカウンタは、前記分周クロック信号をカウントし、
前記コントローラは、前記分周クロック信号と、前記第１及び第２のカウンタのカウント値とを入力し、前記基準周期は、前記分周回路における分周数と、前記第１のカウンタの所定カウント数と、前記入力クロック信号のクロック周期の積で規定される。
【００２０】
本発明において、前記コントローラは、前記第１のカウンタのカウント値と、前記第２のカウンタのカウント値と状態とから、前記基準周期内における前記位相制御信号の活性状態の数を決定するにあたり、前記第２のカウンタの前記状態が予め定められた一の状態にある場合、前記一状態に対応する前記第２のカウンタの他の状態では正転させていた信号を、反転させる制御回路を備えている。
【００２１】
本発明において、前記コントローラは、前記位相補間器に対して、前記位相制御信号として、前記出力クロック信号の位相を遅らせるダウン信号を出力する。
【００２２】
本発明において、前記コントローラは、前記位相補間器に対して、前記位相制御信号として、前記出力クロック信号の位相を遅らせるダウン信号と位相を進ませるアップ信号を出力し、アップ、ダウンの状態を保持する構成としてもよい。
【００２３】
本発明によれば、前記位相補間器と、本発明の前記スペクトラム拡散クロック制御装置を備えたスペクトラム拡散クロック発生装置が提供される。
【発明の効果】
【００２４】
本発明によれば、論理の圧縮（折り畳み）効果による、コントローラ部の回路規模を縮小することができる。
【００２５】
また本発明によれば、回路規模の縮小の結果、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２６】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。
本発明は、入力クロック信号を入力し位相制御信号（６）に応じて出力クロック信号の位相を可変させる位相補間器（４）と、位相補間器（４）に対して位相制御信号（６）を供給し、前記出力クロック信号を周波数変調させる制御を行うＳＳＣ（スペクトラム拡散クロック）コントローラ（３）と、を備えたＳＳＣＧ（スペクトラム拡散クロック発生器）において、ＳＳＣコントローラ（３）におけるｐカウンタ（２２）をアップダウンカウンタで構成し、カウント動作の繰り返し時、コントローラ（２４）は、同じ組合せ論理を用いる。また、アップダウンカウンタ（２３）は、例えばアップダウンを２回繰り返し、２回目のアップ時と１回目のダウン時には、論理反転する。すなわち、コントローラ（２４）は、アップダウンカウンタのカウント値と状態から、基準周期内における位相制御信号（６）の活性状態の数を決定するにあたり、アップダウンカウンタの状態が予め定められた状態（２回目のアップ時:Ｓｕ２、１回目のダウン時:Ｓｕ３）にある場合、前記状態（Ｓｕ２、Ｓｕ３）にそれぞれ対応する他の状態（Ｓｕ１、Ｓｕ４）では正転させていた信号を、論理反転させる反転制御回路（４３）を備えている。かかる構成により、コントローラ（２４）の論理構成を縮減している。
【００２７】
あるいは、本発明の別の形態によれば、コントローラ（３２）に、アップ、ダウン切り替えのステートマシン（４４）を備え、アップ時とダウン時ともに、コントローラ（３２）は、同じ論理を用いるようにしてもよい。
【００２８】
本発明によれば、かかる構成のＳＳＣコントローラ、位相補間器から構成されるスペクトラム拡散クロック発生器（ＳＳＣＧ）が提供される。以下実施例に即して説明する。
【実施例】
【００２９】
図１は、本発明の一実施例の構成を示す図である。ＳＳＣコントローラ３は、入力端子１からの入力クロック信号を入力しｍ分周した分周クロック信号を出力するプリ分周器２１と、プリ分周器２１の分周クロックをカウント数ｐカウントすると、出力信号２５を出力するｐカウンタ２２と、ｐカウンタ２２からの出力信号２５を受けてアップ、ダウンカウントするアップダウンカウンタ２３と、プリ分周器２１からの分周クロック信号（タイミング信号）５と、ｐカウンタ２２のカウント値２６及びアップダウンカウンタ２３のカウント値２７を受け、ダウン信号６を生成するコントローラ２４を備えている。位相補間器４は、ＳＳＣコントローラ３からのダウン信号６を受け、入力端子１からの入力クロック信号（周波数１／Ｔ０）を変調したクロック信号を出力端子２から出力する。各構成要素の配置は図９の従来装置と同一であるが、本実施例においては、ｐカウンタ２２、アップダウンカウンタ２３にそれぞれｐステートマシン４１、ｕステートマシン４２を備え、コントローラ２４に反転制御回路４３を備えている。まず、本実施例の動作原理を説明する。
【００３０】
本発明によれば、ＳＡＴＡ規格を満たすための条件式（１）を満たす、ｐカウンタ２２のカウント数ｐ、アップダウンカウンタ２３のカウント数ｕの組合せとして、
ｐ＝１０８、ｕ＝５４
としている。
【００３１】
また、基準周期数ｋ内のダウン信号６の論理１の数ｎ１を、２ずつ順次増加させる構成としている。
【００３２】
かかる構成により、論理の折り畳み効果により、コントローラ２４の論理回路の規模縮小を可能としている。
【００３３】
上式（１）において、ｐ＝２ｕとし、ｍ＝４として式を解くと、
５３．３０  ≦  ｕ  ≦  ５５．９０      ・・・（２）
となる。
【００３４】
式（２）を満たすｕとして、偶数の５４を採用し、ｐカウンタ２２のカウント数ｐを１０８、アップダウンカウンタ２３のカウント数ｕを５４とする。
【００３５】
本実施例において、コントローラ２４から位相補間器４に対して基準周期ｋ（＝ｍ×ｐ）内に出力されるダウン信号６の論理１の数ｎ１は、アップダウンカウンタ２３のカウント数ｕに比例する。
【００３６】
例えば、
ｕ＝０のとき、  ｎ１＝０、
ｕ＝ａのとき、  ｎ１＝２ａ、
ｕ＝５４のとき、ｎ１＝１０８
とする。
【００３７】
つまり、
ｎ１＝２ｕ
【００３８】
このとき、コントローラ２４における、ダウン信号６の生成の組合せ論理マトリクスは、１０８ｘ１０８であるが、ｕ＝５４（変調度最大時）を中心とした上下のミラー構成になるので、図２に示すように、１０８ｘ５５の組合せ論理と、アップダウンカウンタ２３のアップダウン制御用ステートマシン（Ｓｕ０、Ｓｕ１）で構成することができる。ｐカウンタ２２はカウント数１０８カウントする度に、出力信号２５を出力し、アップダウンカウンタ２３は出力信号２５をカウントし、０から５４までのアップカウント、５４から０までのダウンカウントを行う。アップダウンカウンタ２３のカウント数をｕとすると、基準周期ｋ（＝ｍ×ｐ）内に出力されるダウン信号６の論理１の数ｎ１は、アップカウント時には、ｎ１＝２ｕ、ダウンカウント時には、ｎ１＝２ｕとなる。
【００３９】
ここで、基準周期ｋ（＝ｍ×ｐ）内のダウン信号６の論理１の数ｎ１のとる値を偶数（ｎ１＝２ｕ）にしたことで、図３のように、１０８ｘ５５の組合せ論理を、５５ｘ５５の２分割ミラー構成とすることが可能になる。図２の上半分の１０８ｘ５５の組合せ論理は、図３の上半分の左右の５５×５５の論理マトリクスに分割され、図２の下半分の１０８ｘ５５の組合せ論理は、図３の下半分の左右の５５×５５の論理マトリクスに分割される。図３においては、ｐカウンタ２２は、アップダウンカウンタで構成され、プリ分周器２１からの分周クロック信号５を０からｐ＝５４までアップカウントし、ｐ＝５４からダウンカウントし０に達した時点で、出力信号２５を出力する。アップダウンカウンタ２３は、ｐカウンタ２２からの出力信号２５をアップ、又はダウンカウントする。
【００４０】
さらに、本発明によれば、ｐカウンタ２２をアップダウンカウンタで構成し、ｐ＝５４までのカウント動作を、０〜２７でのアップダウン（２７ｘ２＝５４）とし、ｐ＝２７を中心としたミラー構成をとり、４状態を表すｐステートマシン４１（Ｓｐ０、Ｓｐ１、Ｓｐ２、Ｓｐ３）を追加することで、図４に示すように、コントローラ２４における、必要な組合せ論理（論理マトリクス）を、２８ｘ５５にすることが可能となる。図４においては、ｐカウンタ２２はプリ分周器２１からの分周クロック信号５を０からｐ＝２７までアップカウントし、ｐ＝２７からダウンカウントし、再び、０からｐ＝２７までアップカウントし、ｐ＝２７からダウンカウントし、０に達した時点（ｐカウンタ２２で分周クロック信号５を１０８カウントした時点）で、出力信号２５を出力する。アップダウンカウンタ２３は、ｐカウンタ２２からの出力信号２５をアップ又はダウンカウントする。
【００４１】
また、アップダウンカウンタ２３のカウント数ｕ＝２７（ｎ１＝５４）を中心に、基準周期数ｋ内のダウン信号６の”０”、”１”の存在比率ｒ０、ｒ１（ただし、ｒ０＝１−（ｎ１／１０８）、ｒ１＝ｎ１／１０８）が逆転し、
ｕ＝２７−ａのとき、
ｒ０＝１−｛（５４−２ａ）／１０８｝、
ｒ１＝（５４−２ａ）／１０８、
ｕ＝２７＋ａのとき、
ｒ０＝（５４−２ａ）／１０８、
ｒ１＝１−｛（５４−２ａ）／１０８｝
となる。
【００４２】
このことを利用して、アップダウンカウンタ２３の動作を、ｐカウンタ２２と同様に、範囲０〜２７でのアップダウンとし、４状態を表すｕステートマシン４２（Ｓｕ０、Ｓｕ１、Ｓｕ２、Ｓｕ３；ステートマシンはＳｕ０→Ｓｕ１→Ｓｕ２→Ｓｕ３→Ｓｕ０→・・・と遷移する）で構成し、ｕステートマシン４２が、Ｓｕ１、Ｓｕ２のときに、出力信号を、反転制御回路４３で論理反転することで、２７ｘ２の構成にすることが可能となる。すなわちアップダウンカウンタ２３のｕステートマシン４２の状態値がＳｕ１、Ｓｕ２の場合、コントローラ２４では、カウント値のデコード値を、論理反転した値に基づき、ダウン信号ｎ１を生成する。
【００４３】
なお、特に制限されないが、本実施例では、アップダウンカウンタ２３におけるｕステートマシン４２の値は、アップダウンカウンタ２３のカウント値とともに、例えば信号線２７を介してコントローラ２４に供給される。
【００４４】
上記のように、ｐカウンタ２２、アップダウンカウンタ２３のカウント値で生成されるダウン信号の組合せ論理（論理マトリクス）を、図５に示すように、２８ｘ２８のみの構成とし、各カウンタ２２、２３に、ｐステートマシン４１、ｕステートマシン４２を備え、カウント値０〜２７でのアップダウン動作、及び、コントローラ２４の反転制御回路４３で論理反転を行うことで、１０８ｘ１０８の組合せのダウン信号を生成することが可能となる。なお、図５において、ｎ０は、基準周期数ｋ内のダウン信号６の”０”の数である。
【００４５】
図６は、カウンタ２２、２３、コントローラ２４を、図５に示す構成とした実施例の変調波形を示す図である。図６に示すように、出力端子２からの出力クロック信号の変調周波数は、３２．１５ｋＨｚ（１．５ＧＨｚ／（２×４×１０８×５４））となる。
【００４６】
ｐカウンタ２２、アップダウンカウンタ２３をともに、初期値を０、各ステートマシン４１、４２を、Ｓｐ０、Ｓｕ０とし、プリ分周器２１からのクロック信号５で、ｐカウンタ２２の値を更新する。
【００４７】
ｐカウンタ２２は、分周クロック信号５を入力し、ｐステートマシン４１がＳｐ０のとき、０〜２７まで順次、アップカウントし、カウント値が２７になると同時に、ｐステートマシン４１をＳｐ１に更新する。そして、ｐカウンタ２２は、ｐステートマシン４１がＳｐ１のとき２７〜０まで順次ダウンカウントし、カウント値が０になると同時に、ｐステートマシン４１をＳｐ２に更新する。
【００４８】
ｐカウンタ２２は、ｐステートマシン４１がＳｐ２のとき０〜２７まで順次アップカウントし、カウント値が２７になると同時に、ｐステートマシン４１をＳｐ３に更新する。
【００４９】
ｐカウンタ２２は、ｐステートマシン４１がＳｐ３のとき、２７〜０まで順次ダウンカウントし、カウント値が０になると同時にｐステートマシン４１をＳｐ０に戻し、出力信号２５（ワンショットパルス）を出力し、アップダウンカウンタ２３の値を更新する。
【００５０】
アップダウンカウンタ２３は、ｐカウンタ２２が１周する毎に更新され、ｐカウンタ２２と同様に、ｕステートマシン４２がＳｕ０のとき、０〜２７まで順次アップカウントし、カウント値が２７になると同時に、ｕステートマシン４２をＳｕ１に更新する。
【００５１】
コントローラ２４は、アップダウンカウンタ２３のｕステートマシン４２の値を入力し（図１の信号２７）、ｕステートマシン４２がＳｕ０のとき、カウンタ２２、２３の値に基づき、基準周期ｋ（＝ｍ×ｐ）内のダウン信号６の論理１の数ｎ１を、例えば、
ｎ１＝２ｕ
とする。ただし、ｕは、ｕステートマシン４２がＳｕ０のときのアップダウンカウンタ２３のアップカウント値（０〜２７）である。
【００５２】
アップダウンカウンタ２３は、ｕステートマシン４２がＳｕ１のとき２７〜０まで順次ダウンカウントし、カウント値が０になると同時にｕステートマシン４２をＳｕ２に更新する。
【００５３】
ｕステートマシン４２がＳｕ２のとき、コントローラ２４は、基準周期ｋ（＝ｍ×ｐ）内のダウン信号６の論理１の数ｎ１を、
ｎ１＝１０８−２ｕ
とする。ただし、ｕは、ｕステートマシン４２がＳｕ１のときのアップダウンカウンタ２３のダウンカウント値（２７〜０）である。反転制御回路４３は、アップダウンカウンタ２３のダウンカウント値ｕから、Ｓｕ０の２ｕの代わりに、１０８−２ｕに対応する値を作成するために必要な信号（カウント値をデコードする不図示のデコーダの出力信号）の反転制御を行う。
【００５４】
アップダウンカウンタ２３は、ｕステートマシン４２がＳｕ２のとき０〜２７まで順次アップカウントし、カウント値が２７になると同時にｕステートマシン４２をＳｕ３に更新する。
【００５５】
ｕステートマシン４２がＳｕ２のとき、コントローラ２４は、基準周期ｋ（＝ｍ×ｐ）内のダウン信号６の論理１の数ｎ１を、
ｎ１＝１０８−２ｕ
とする。ただし、ｕは、ｕステートマシン４２がＳｕ２のときのアップダウンカウンタ２３のアップカウント値（０〜２７）である。反転制御回路４３は、アップダウンカウンタ２３のダウンカウント値ｕから、Ｓｕ３の２ｕの代わりに、１０８−２ｕに対応する値を作成するために必要な信号（カウント値をデコードする不図示のデコーダの出力信号）の反転制御を行う。
【００５６】
アップダウンカウンタ２３は、ｕステートマシン４２が、Ｓｕ３のとき２７〜０まで順次ダウンカウントし、カウント値が０になると同時にｕステートマシン４２をＳｕ０に戻す。ｕステートマシン４２がＳｕ３のとき、コントローラ２４は、基準周期ｋ（＝ｍ×ｐ）内のダウン信号６の論理１の数ｎ１を、
ｎ１＝２ｕ
とする。ただし、ｕは、ｕステートマシン４２がＳｕ３のときのアップダウンカウンタ２３のダウンカウント値（２７〜０）である。
【００５７】
コントローラ２４は、ｐカウンタ２２、アップダウンカウンタ２３の各カウント値と、アップダウンカウンタ２３のｕステートマシン４２（Ｓｕ０〜Ｓｕ３）で制御され、カウンタ値ｐ、ｕの組合せに基づき、出力信号（ダウン信号）６を生成する。コントローラ２４は、アップダウンカウンタ２３のｕステートマシン４２がＳｕ０、Ｓｕ３のときは、そのまま（正転）出力する。すなわち、コントローラ２４から出力されるダウン信号６について、ｕステートマシン４２がＳｕ０、Ｓｕ３のときの基準周期ｋ（＝ｍ×ｐ）内での論理１の数ｎ１は、ｎ１＝２ｕとされる。一方、アップダウンカウンタ２３のｕステートマシン４２がＳｕ１、Ｓｕ２のときには、Ｓｕ０、Ｓｕ３の場合とは、信号反転して出力するように、反転制御回路４３でダウン信号６の出力を制御する。すなわち、コントローラ２４から出力されるダウン信号６について、ｕステートマシン４２がＳｕ１、Ｓｕ２のときの基準周期ｋ（＝ｍ×ｐ）内での論理１の数ｎ１は、ｎ１＝１０８−２ｕとされる。
【００５８】
本実施例によれば、論理の折り畳み効果により、コントローラ２４に必要な論理の組合せ数を減らすことが可能となり、回路規模の縮小が可能となる。
【００５９】
なお、本発明は、特許文献１に開示された図１３の構成（特許文献の第１の実施例）のように、アップ側も含み変調波形が三角波となるような、アップ信号７、ダウン信号６を生成するアップダウンコントローラでも適用することが可能である。なお、図１３において、ｋカウンタ３１は、図１のｐカウンタ２２同様な構成とされアップダウンカウンタ２３も、図１と同様な構成とされる。
【００６０】
図７は、本発明の第２の実施例の構成を示す図であり、図１３の構成に、本発明を適用した構成を示している。
【００６１】
アップダウンコントローラ３２は、組合せ論理と反転制御回路４３を備えるとともに、アップ、ダウン出力切り替え用のｕｄステートマシン４４（Ｓｕｄ０、Ｓｕｄ１）を備え、アップダウンカウンタ値が１周する毎に、Ｓｕｄ０、Ｓｕｄ１が切り替わり、Ｓｕｄ０のときアップ信号７を出力し、Ｓｕｄ１のときダウン信号６を出力する構成とすれば良い（図７参照）。位相補間器４は、アップ信号７を受信したとき、所定量Δだけ位相を進めたクロックを出力端子２から出力し、ダウン信号６を受信したとき所定量Δだけ位相を遅らせたクロックを出力端子２から出力する。
【００６２】
本実施例において、前記第１の実施例と同様に、位相補間器４の位相ステップをクロック信号の周期Ｔ０の１／６４、プリ分周数ｍを４としたときの変調波形は、図８のようになる。
【００６３】
なお、上記各実施例において、位相補間器４は、上記特許文献１に記載された構成のインターポレータのほか、制御信号に基づき位相をシフトする任意の回路を用いることができる。
【００６４】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の原理を説明する図であり、ダウン信号生成の１０８ｘ５５の組合せを示す図である。
【図３】本発明の原理を説明する図であり、ダウン信号生成の５５ｘ５５の組合せを示す図である。
【図４】本発明の原理を説明する図であり、ダウン信号生成の２８ｘ５５の組合せを示す図である。
【図５】本発明の原理を説明する図であり、ダウン信号生成の２８ｘ２８の組合せを示す図である。
【図６】本発明の第１の実施例の変調波形を示す図である。
【図７】本発明の第２の実施例の構成を示す図である。
【図８】本発明の第２の実施例の変調波形を示す図である。
【図９】特許文献１の実施例３の構成を示す図である。
【図１０】図９の出力クロック波形を示す図である。
【図１１】特許文献１の実施例３におけるダウン信号生成の７７ｘ７８の組合せを示す図である。
【図１２】特許文献１の実施例３の変調波形を示す図である。
【図１３】特許文献１の実施例１の構成を示す図である。
【符号の説明】
【００６６】
１  入力端子
２  出力端子
３、３’、３０、３０’  ＳＳＣコントローラ
４  位相補間器
５  分周クロック信号
６  ダウン信号
７  アップ信号
２１  プリ分周器
２２、２２’  ｐカウンタ
２３、２３’  アップダウンカウンタ
２４、２４’  コントローラ
２５  ｐカウント出力
２６、２６’  カウント値
２７、２７’  カウント値
３１  ｋカウンタ
３２、３２’  アップダウンコントローラ
４１  ｐステートマシン
４２  ｕステートマシン
４３  反転制御回路
４４  ｕｄステートマシン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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