(57)【特許請求の範囲】
【請求項１】
画素部、駆動回路、メモリ、及びコントロール回路が同一基板に形成された表示装置であって、
前記駆動回路と、前記メモリと、前記コントロール回路とは、第１の形状のＴＦＴを有し、
前記画素部は、第２の形状のＴＦＴを有し、
前記第１の形状のＴＦＴ及び前記第２の形状のＴＦＴは、
第１の電極と、
前記第１の電極上に設けられた、表面が平坦化された第１の絶縁膜と、
前記第１の絶縁膜上に設けられた、第１のチャネル形成領域を有する第１の半導体膜と、
前記第１の半導体膜上に設けられた、第２の絶縁膜と、
前記第２の絶縁膜上に設けられた、第２の電極と、を有し、
前記第１の電極と前記第２の電極は、前記第１のチャネル形成領域を間に挟んで重なり合い、
前記第１の形状のＴＦＴが有する前記第１の電極と前記第２の電極とは電気的に接続され、
前記第２の形状のＴＦＴが有する前記第１の電極には、一定の電圧が印加されていることを特徴とする表示装置。
【請求項２】
画素部、駆動回路、メモリ、及びコントロール回路が同一基板に形成された表示装置であって、
前記駆動回路と、前記メモリと、前記コントロール回路とは、第１の形状のＴＦＴを有し、
前記画素部は、第２の形状のＴＦＴを有し、
前記第１の形状のＴＦＴは、
第１の電極と、
前記第１の電極上に設けられた、表面が平坦化された第１の絶縁膜と、
前記第１の絶縁膜上に設けられた、第１のチャネル形成領域を有する第１の半導体膜と、
前記第１の半導体膜上に設けられた、第２の絶縁膜と、
前記第２の絶縁膜上に設けられた、第２の電極と、を有し、
前記第１の電極と前記第２の電極は、前記第１のチャネル形成領域を間に挟んで重なり合い、
前記第１の電極と前記第２の電極とは電気的に接続され、
前記第２の形状のＴＦＴは、
第３の電極と、
前記第３の電極上に設けられた、表面が平坦化された第３の絶縁膜と、
前記第３の絶縁膜上に設けられた、第２の半導体膜と、
前記第２の半導体膜上に設けられた、第４の絶縁膜と、
前記第４の絶縁膜上に設けられた、第４の電極及び第５の電極と、を有し、
前記第２の半導体膜は、第２のチャネル形成領域と、第３のチャネル形成領域と、第１の不純物領域と、第２の不純物領域と、第３の不純物領域と、第４の不純物領域と、第５の不純物領域と、第６の不純物領域と、第７の不純物領域と、を有し、
前記第２のチャネル形成領域は、前記第１の不純物領域と前記第２の不純物領域との間に設けられ、
前記第３の不純物領域は、前記第２のチャネル形成領域と前記第１の不純物領域との間に設けられ、
前記第４の不純物領域は、前記第２のチャネル形成領域と前記第２の不純物領域との間に設けられ、
前記第３のチャネル形成領域は、前記第１の不純物領域と前記第５の不純物領域との間に設けられ、
前記第６の不純物領域は、前記第３のチャネル形成領域と前記第１の不純物領域との間に設けられ、
前記第７の不純物領域は、前記第３のチャネル形成領域と前記第５の不純物領域との間に設けられ、
前記第１の不純物領域、前記第２の不純物領域及び前記第５の不純物領域の不純物濃度は、前記第３の不純物領域、前記第４の不純物領域、前記第６の不純物領域及び前記第７の不純物領域の不純物濃度よりも高く、
前記第４の電極と前記第５の電極とは電気的に接続され、
前記第３の電極と前記第４の電極は、前記第２のチャネル形成領域を間に挟んで重なり合い、
前記第３の電極と前記第５の電極は、前記第３のチャネル形成領域を間に挟んで重なり合い、
前記第３の電極には、一定の電圧が印加されていることを特徴とする表示装置。
【請求項３】
請求項１又は２において、
前記画素部は、前記第２の形状のＴＦＴを有することを特徴とする表示装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記第１の形状のＴＦＴが有する前記第１の電極の両端部は、テーパー形状であり、
前記第１の形状のＴＦＴが有する前記第１の半導体膜は、第８の不純物領域と、第９の不純物領域と、第１０の不純物領域と、第１１の不純物領域とを有し、
前記第１の形状のＴＦＴが有する前記第１のチャネル形成領域は、前記第８の不純物領域と前記第９の不純物領域との間に設けられ、
前記第１０の不純物領域は、前記第１の形状のＴＦＴが有する前記第１のチャネル形成領域と前記第８の不純物領域との間に設けられ、
前記第１１の不純物領域は、前記第１の形状のＴＦＴが有する前記第１のチャネル形成領域と前記第９の不純物領域との間に設けられ、
前記第８の不純物領域及び前記第９の不純物領域の不純物濃度は、前記第１０の不純物領域及び前記第１１の不純物領域の不純物濃度よりも高く、
前記第１の電極の両端部はそれぞれ、前記第１０の不純物領域及び前記第１１の不純物領域と重なっていることを特徴とする表示装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第２の形状のＴＦＴはｎチャネル型ＴＦＴであり、
前記一定の電圧は、前記ｎチャネル型ＴＦＴの閾値の電圧よりも低いことを特徴とする表示装置。
【請求項６】
請求項１乃至４のいずれか一項において、
前記第２の形状のＴＦＴはｐチャネル型ＴＦＴであり、
前記一定の電圧は、前記ｐチャネル型ＴＦＴの閾値の電圧よりも高いことを特徴とする表示装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の表示装置を用いることを特徴とする携帯情報端末、パーソナルコンピュータ、画像再生装置、テレビ、ヘッドマウントディスプレイ、又はビデオカメラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルビデオ信号を入力して、画像の表示を行う表示装置に関する。また、表示装置を用いた電子機器に関する。
【０００２】
【従来の技術】
発光素子を画素毎に配置し、それらの発光素子の発光を制御することによって、画像の表示を行う表示装置について以下に説明する。
【０００３】
ここで本明細書中では、発光素子は、電界が生じると発光する有機化合物層を、陽極及び陰極で挟んだ構造を有する素子（ＯＬＥＤ素子）を示すものとして説明を行う。
【０００４】
また、本明細書中において、発光素子とは、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示す。
【０００５】
有機化合物層としては、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が挙げられる。発光素子は、基本的に、陽極／発光層／陰極の順に積み重ねた構造で示されるが、この他に、陽極／正孔注入層／発光層／電子注入層／陰極の順に積み重ねた構造や、陽極／正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層／陰極の順に積み重ねた構造などがある。
【０００６】
表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。
【０００７】
ディスプレイは、ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部とによって構成されている。画素部は、マトリクス状に画素が配置された構成なっている。
【０００８】
各画素に、薄膜トランジスタ（以下、Thin Film Transistor：ＴＦＴと表記する）を配置し、これらのＴＦＴによって各画素の発光素子の発光を制御して表示を行う表示装置（アクティブマトリクス型表示装置）について説明する。ここでは、画素毎に２つのＴＦＴを配置し、各画素の発光素子の発光を制御する手法について説明する。
【０００９】
図２１（Ａ）に、表示装置の画素部の構成を示す。
【００１０】
画素部７００には、ソース信号線Ｓ１〜Ｓｕ、ゲート信号線Ｇ１〜Ｇｖ、電源供給線Ｖ１〜Ｖｕが配置され、ｕ（ｕは自然数）列ｖ（ｖは自然数）行の画素が配置されている。各画素８００は、スイッチング用ＴＦＴ８０１と、駆動用ＴＦＴ８０２と、保持容量８０３と、発光素子８０４をそれぞれ有している。
【００１１】
図２１（Ｂ）に、図２１（Ａ）で示した画素部の１つの画素を拡大して示す。
【００１２】
画素は、ソース信号線Ｓ１〜Ｓｕのうちの１本Ｓと、ゲート信号線Ｇ１〜Ｇｖのうちの１本Ｇと、電源供給線Ｖ１〜Ｖｕのうちの１本Ｖと、スイッチング用ＴＦＴ８０１と、駆動用ＴＦＴ８０２と、保持容量８０３と、発光素子８０４とによって構成されている。
【００１３】
スイッチング用ＴＦＴ８０１のゲート電極は、ゲート信号線Ｇに接続され、スイッチング用ＴＦＴ８０１のソース領域とドレイン領域は、一方はソース信号線Ｓに接続され、もう一方は、駆動用ＴＦＴ８０２のゲート電極もしくは、保持容量８０３の一方の電極に接続されている。駆動用ＴＦＴ８０２のソース領域とドレイン領域は、一方は、電源供給線Ｖに接続され、もう一方は、発光素子８０４の陽極もしくは陰極に接続されている。保持容量８０３の２つの電極のうち、駆動用ＴＦＴ８０２及びスイッチング用ＴＦＴ８０１に接続されていない側は、電源供給線Ｖに接続されている。
【００１４】
ここで本明細書中では、駆動用ＴＦＴ８０２のソース領域もしくはドレイン領域が、発光素子８０４の陽極と接続されている場合、発光素子８０４の陽極を画素電極と呼び、陰極を対向電極と呼ぶ。一方、駆動用ＴＦＴ８０２のソース領域もしくはドレイン領域が、発光素子８０４の陰極と接続されている場合、発光素子８０４の陰極を画素電極と呼び、陽極を対向電極と呼ぶ。
【００１５】
また、電源供給線Ｖに与えられる電位を電源電位といい、対向電極に与えられる電位を対向電位と呼ぶことにする。
【００１６】
スイッチング用ＴＦＴ８０１及び駆動用ＴＦＴ８０２は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも構わないが、発光素子８０４の画素電極が陽極の場合、駆動用ＴＦＴ８０２は、ｐチャネル型ＴＦＴが望ましく、スイッチング用ＴＦＴ８０１は、ｎチャネル型ＴＦＴが望ましい。一方、画素電極が、陰極の場合、駆動用ＴＦＴ８０２は、ｎチャネル型ＴＦＴが望ましく、スイッチング用ＴＦＴ８０１は、ｐチャネル型ＴＦＴが望ましい。
【００１７】
なお、保持容量８０３は、必ずしも設ける必要はない。
【００１８】
例えば、駆動用ＴＦＴ８０２として用いるｎチャネル型ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、この寄生容量を、駆動用ＴＦＴ８０２のゲート電極にかかる電圧を保持するための保持容量として積極的に用いることも可能である。
【００１９】
上記構成の画素において、画像を表示する際の動作を以下に説明する。
【００２０】
ゲート信号線Ｇに信号が入力されて、スイッチング用ＴＦＴ８０１のゲート電極の電位が変化し、ゲート電圧が変化する。こうして導通状態となったスイッチング用ＴＦＴ８０１のソース・ドレイン間を介して、ソース信号線Ｓより駆動用ＴＦＴ８０２のゲート電極に信号が入力される。また、保持容量８０３に信号が保持される。駆動用ＴＦＴ８０２のゲート電極に入力された信号によって、駆動用ＴＦＴ８０２のゲート電圧が変化し、ソース・ドレイン間が導通状態となる。電源供給線Ｖの電位が、駆動用ＴＦＴ８０２を介して、発光素子８０４の画素電極に与えられる。こうして、発光素子８０４は発光する。
【００２１】
このような構成の画素において、階調を表現する手法について説明する。
【００２２】
階調の表現の方法には、大きくわけて、アナログ方式とデジタル方式とがある。アナログ方式と比べて、デジタル方式は、多階調化に向くなどの利点がある。
【００２３】
ここでは、デジタル方式の階調表現方法に注目する。
【００２４】
デジタル方式の階調表現方法として、時間階調方式が挙げられる。
【００２５】
時間階調方式の駆動方式について、以下に詳しく説明する。
【００２６】
この方式の駆動方法では、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である。
【００２７】
１画像を表示する期間を１フレーム期間とすると、１フレーム期間は、複数のサブフレーム期間に分割される。
【００２８】
サブフレーム期間毎に、点灯もしくは非点灯とし、つまり、各画素の発光素子を発光させるかさせないして、１フレーム期間あたりに発光素子が発光する期間を制御し、各画素の階調が表現される。
【００２９】
この時間階調方式の駆動方法について、図１８のタイミングチャートを用いて詳しく説明する。
【００３０】
なお、図１８においては、４ビットのデジタル映像信号を用いて階調を表現する場合の例を示す。
【００３１】
なお、画素及び画素部の構成としては、図２１（Ａ）及び図２１（Ｂ）に示したものを参照する。
【００３２】
ここで、対向電位は、外部電源（図示せず）によって、電源供給線Ｖ１〜Ｖｕの電位（電源電位）と同じ程度の電位か、電源供給線Ｖ１〜Ｖｕの電位との間に、発光素子８０４が発光する程度の電位差を有するように切り換えることができる。
【００３３】
１フレーム期間Ｆは、複数のサブフレーム期間ＳＦ１〜ＳＦ４に分割される。
【００３４】
第１のサブフレーム期間ＳＦ１において、はじめにゲート信号線Ｇ１が選択され、ゲート信号線Ｇ１にゲート電極が接続されたスイッチング用ＴＦＴ８０１を有する画素においてそれぞれ、ソース信号線Ｓ１〜Ｓｕからデジタル映像信号が入力される。この入力されたデジタル映像信号によって、各画素の駆動用ＴＦＴ８０２は、オンの状態もしくはオフの状態となる。
【００３５】
ここで本明細書中では、ＴＦＴがオンの状態とは、そのゲート電圧によって、ソース・ドレイン間が導通状態であることを示すとする。また、ＴＦＴがオフの状態とは、そのゲート電圧によって、ソース・ドレイン間が、非道通状態であることを示すとする。
【００３６】
このとき、発光素子８０４の対向電位は、電源供給線Ｖ１〜Ｖｕの電位（電源電位）とほぼ等しく設定されているので、駆動用ＴＦＴ８０２がオンの状態となった画素においても発光素子８０４は発光しない。
【００３７】
全てのゲート信号線Ｇ１〜Ｇｖについて以上の動作を繰り返し、書き込み期間Ｔａ１が終了する。
【００３８】
なお、第１のサブフレーム期間ＳＦ１の書き込み期間をＴａ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の書き込み期間をＴａｊと呼ぶことにする。
【００３９】
書き込み期間Ｔａ１が終了すると対向電位が、電源電位との間に発光素子８０４が発光する程度の電位差を有するように変化する。こうして表示期間Ｔｓ１が始まる。
【００４０】
なお、第１のサブフレーム期間ＳＦ１の表示期間をＴｓ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の表示期間をＴｓｊと呼ぶことにする。
【００４１】
表示期間Ｔｓ１において、各画素の発光素子８０４は、入力された信号に応じて、発光もしくは非発光の状態となる。
【００４２】
上記動作を全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、１フレーム期間Ｆ１が終了する。
【００４３】
ここで、サブフレーム期間ＳＦ１〜ＳＦ４の表示期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆあたりで、発光素子８０４が発光したサブフレーム期間の表示期間の累計によって階調を表現する。つまり、１フレーム期間中の点灯時間の総和をもって階調を表現する。
【００４４】
一般に、ｎビットのデジタルビデオ信号を入力して、２n階調を表現する手法について説明する。
【００４５】
このとき、例えば、１フレーム期間をｎ個のサブフレーム期間ＳＦ１〜ＳＦｎに分割し、各サブフレーム期間ＳＦ１〜ＳＦｎの表示期間Ｔｓ１〜Ｔｓｎの長さの比が、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ−１：Ｔｓｎ＝２0：２‐1：・・・：２‐n+2：２‐n+1となるように設定する。なお、書き込み期間Ｔａ１〜Ｔａｎの長さは同じである。
【００４６】
１フレーム期間中に発光素子８０４において、発光状態が選択された表示期間Ｔｓの総和を求めることによって、そのフレーム期間におけるその画素の階調が決まる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｓ８とＴｓ７において画素が発光した場合には１％の輝度が表現でき、Ｔｓ６とＴｓ４とＴｓ１を選択した場合には６０％の輝度が表現できる。
【００４７】
上記の時間階調方式の駆動方法を行うための信号を、ディスプレイのソース信号線駆動回路及びゲート信号線駆動回路に入力する回路について、図１７を用いて説明する。
【００４８】
本明細書中では、表示装置に入力される信号を、デジタルビデオ信号と呼ぶことにする。なおここでは、ｎビットのデジタルビデオ信号を入力して、画像を表示する表示装置を例に説明する。
【００４９】
信号制御回路１１０１にデジタルビデオ信号が読み込まれ、ディスプレイ１１００にデジタル映像信号（ＶＤ）を出力する。
【００５０】
また、本明細書中では、信号制御回路においてデジタルビデオ信号（第１の映像信号）を編集し、ディスプレイに入力する信号に変換したものを、デジタル映像信号（第２の映像信号）と呼ぶ。
【００５１】
ディスプレイ１１００の、ソース信号線駆動回路１１０７及びゲート信号線駆動回路１１０８を駆動するための信号は、ディスプレイコントローラ１１０２によって入力されている。
【００５２】
信号制御回路１１０１及びディスプレイコントローラ１１０２の構成について説明する。
【００５３】
なお、ディスプレイ１１００のソース信号線駆動回路１１０７は、シフトレジスタ１１１０、ＬＡＴ（Ａ）１１１１、ＬＡＴ（Ｂ）１１１２によって構成される。他に、図示していないが、レベルシフタやバッファ等を設けてもよい。
【００５４】
信号制御回路１１０１は、ＣＰＵ１１０４、メモリＡ１１０５、メモリＢ１１１２及びメモリコントローラ１１０３によって構成されている。
【００５５】
信号制御回路１１０１に入力されたデジタルビデオ信号は、ＣＰＵ１１０４を介してメモリＡ１１０５に入力される。ここで、メモリＡ１１０５は、ディスプレイ１１００の画素部１１０９の全画素分のｎビットのデジタルビデオ信号を、記憶可能な容量を有する。メモリＡ１１０５に１フレーム期間分の信号が記憶されると、メモリコントローラ１１０３によって、各ビットの信号が順に読み出され、デジタル映像信号ＶＤとして、ソース信号線駆動回路に入力される。
【００５６】
メモリＡ１１０５に記憶された信号の読み出しが始まると、今度は、メモリＢ１１０６にＣＰＵ１１０４を介して次のフレーム期間に対応するデジタルビデオ信号が入力され、記憶され始める。メモリＢ１１０６もメモリＡ１１０５と同様に、表示装置の全画素分のｎビットのデジタルビデオ信号を記憶可能な容量を有するとする。
【００５７】
このように、信号制御回路１１０１は、それぞれ１フレーム期間分ずつのｎビットのデジタルビデオ信号を記憶することができるメモリＡ１１０５及びメモリＢ１１０６を有し、このメモリＡ１１０５とメモリＢ１１０６とを交互に用いて、デジタルビデオ信号をサンプリングする。
【００５８】
ここでは、２つのメモリＡ１１０５及びメモリＢ１１０６を、交互に用いて信号を記憶する信号制御回路１１０１について示したが、一般に、複数フレーム分の情報を記憶することができるメモリを有し、これらのメモリを交互に用いることができる。
【００５９】
信号制御回路１１０１のメモリＡ１１０５及びメモリＢ１１０６において、デジタルビデオ信号の入力及び出力を制御するメモリコントローラ１１０３の構成について、図１９を用いて説明する。
【００６０】
図１９において、メモリコントローラ１１０３は、メモリ読み書きコントロール（以下、メモリＲ／Ｗと表記）回路１２０２、基準発振回路１２０３、可変分周回路１２０４、ｘカウンタ１２０５ａ、ｙカウンタ１２０５ｂ、ｘデコーダ１２０６ａ及びｙデコーダ１２０６ｂによって構成されている。
【００６１】
以下、上述した信号制御回路が有するメモリＡ及びメモリＢのメモリの両方をまとめて、メモリと表記する。また、メモリはマトリクス状に配置された複数の記憶素子によって構成され、それらの記憶素子は、（ｘ、ｙ）のアドレスによって選択されるものとする。
【００６２】
ＣＰＵ１１０４からの信号は、基準発振回路１２０３に入力される。基準発振回路１２０３からの信号は、可変分周回路１２０４に入力され、適当な周波数の信号に変換される。可変分周回路１２０４からの信号は、ｘカウンタ１２０５ａ及びｘデコーダ１２０６ａを介してメモリのｘアドレスを選択する。同様に、可変分周回路１２０４からの信号は、ｙカウンタ１２０５ｂ及びｙデコーダ１２０６ｂに入力され、メモリｙアドレスを選択する。こうしてメモリのアドレス（ｘ、ｙ）が選択される。また、ＣＰＵ１１０４からの信号が、メモリＲ／ｗ回路１２０２に入力され、メモリに信号を書き込む操作、もしくはメモリから信号を読み出す操作を選択するメモリＲ／ｗ信号が出力される。
【００６３】
こうして、メモリｘアドレス及びメモリｙアドレスによって、デジタルビデオ信号を書き込みや読み出しをする際のメモリのアドレスを選択し、このアドレスによって選択された記憶素子において、メモリＲ／Ｗ信号によって、デジタルビデオ信号の書き込みや読み出しの操作が行われる。
【００６４】
また、ディスプレイコントローラ１１０２の構成について、以下に説明する。
【００６５】
デスプレイコントローラ１１０２は、ソース信号線駆動回路及びゲート信号線駆動回路に、スタートパルスやクロックパルス等の信号を出力している。
【００６６】
ディスプレイコントローラ１１０２の構成について、図２０を用いて説明する。
【００６７】
ディスプレイコントローラ１１０２は、基準クロック発生回路１３０１、水平クロック発生回路１３０３、垂直クロック発生回路１３０４及び発光素子用電源制御回路１３０５によって構成されている。
【００６８】
ＣＰＵ１１０４から入力されるクロック信号３１は、基準クロック発生回路１３０１に入力され、基準クロックを発生する。この基準クロックは、水平クロック発生回路１３０３及び垂直クロック発生回路１３０４に入力される。また、水平クロック発生回路１３０３には、ＣＰＵ１１０４から水平周期を定める水平周期信号３２が入力され、ソース信号線駆動回路用のクロックパルスＳ＿ＣＬＫ及びスタートパルスＳ＿ＳＰを出力する。同様に、垂直クロック発生回路１３０４には、ＣＰＵから垂直周期を定める垂直周期信号３３が入力され、ゲート信号線駆動回路用のクロックパルスＧ＿ＣＬＫ及びスタートパルスＧ＿ＳＰを出力する。
【００６９】
再び図１７を参照する。
【００７０】
ディスプレイコントローラ１１０２から出力されたソース信号線駆動回路用スタートパルスＳ＿ＳＰ及びクロックパルスＳ＿ＣＬＫは、ディスプレイのソース信号線駆動回路のシフトレジスタに入力され、ゲート信号線駆動回路用スタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫは、ディスプレイのゲート信号線駆動回路に入力される。
【００７１】
ここで、ディスプレイコントローラ１１０２において、発光素子用電源制御回路１３０５は、ディスプレイの各画素の発光素子の対向電極の電位が、書き込み期間中は、電源電位と同じ電位に保たれ、また表示期間においては、電源電位との間に、発光素子が発光する程度の電位差を有するように変化するよう制御している。
【００７２】
ここで、ディスプレイを構成する各駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）は、ＩＣ基板等の別基板上に形成され、画素が形成された基板（画素基板）上に貼り付けられて、表示装置に組み込まれるこたが一般的であった。貼り付けの手法としては、ＴＡＢ（Tape automated bonding）等がある。
【００７３】
しかし上記の用に、駆動回路を表示装置に組み込む場合、その接続部分の配線抵抗や、接続不良の問題、及び画素部の周辺部分の領域（額縁領域）の増加等が問題となっていた。
【００７４】
そこで、これらの駆動回路を、画素基板上にＴＦＴを用いて形成する手法が提案された。
【００７５】
一般に、アクティブマトリクス型表示装置の画素を構成するＴＦＴとして非晶質半導体薄膜を用いたＴＦＴ（以下、ａ−ＴＦＴと表記する）が用いられてきた。ここで、ａ−ＴＦＴでは、その電界効果移動度が小さいなどの問題がある。そのため、ａ−ＴＦＴを用いた駆動回路では、その周波数特性を良くすることができないといった問題がある。
【００７６】
そこで、画素部及び駆動回路を構成するＴＦＴを、多結晶半導体薄膜を用いたＴＦＴ（以下、ｐ−ＴＦＴと表記する）とする構成の表示装置が提案された。ｐ−ＴＦＴでは、ａ−ＴＦＴと比較して、電界効果移動度が大きい。こうして、画素部及び各駆動回路を同一基板（以下、ディスプレイ基板と表記する）上に形成した表示装置が提案されている。
【００７７】
【発明が解決しようとする課題】
表示装置を構成する、メモリと、メモリコントローラ及びディスプレイコントローラ等（以下、コントロール回路と表記する）は、ＩＣ基板等の別基板上に形成され、画素や駆動回路が形成されたディスプレイ基板上に接続されていた。
【００７８】
しかし、これらのメモリ及びコントロール回路をディスプレイ基板上に接続する際、その接続部分の配線容量が問題となる。デジスプレイ基板上に形成された各駆動回路及び画素部と、外付けされたメモリ及びコントロール回路の接続部分の配線容量が大きくなるため、表示装置全体の消費電力を小さくすることができない。
【００７９】
【課題を解決するための手段】
画素部及び各駆動回路が形成されたディスプレイ基板と同一の基板上に、メモリ及びコントロール回路を形成する。
【００８０】
これによって、メモリ及びコントロール回路と、ディスプレイの各駆動回路との間の配線容量を低減することができる。また、表示装置を小型化することができる。
【００８１】
以下に、本発明の構成について記載する。
【００８２】
本発明によって、
ディスプレイと、映像信号を前記ディスプレイに出力する信号制御回路とを有する表示装置において、
前記信号制御回路は、ＴＦＴを用いて、前記ディスプレイと一体形成されることを特徴とする表示装置が提供される。
【００８３】
本発明によって、
ディスプレイと、前記ディスプレイに出力する映像信号を記憶するメモリとを有する表示装置において、
前記メモリは、ＴＦＴを用いて、前記ディスプレイと一体形成されることを特徴とする表示装置が提供される。
【００８４】
本発明によって、
ディスプレイと、前記ディスプレイに映像信号を出力する信号制御回路とを有し、
前記ディスプレイは、複数の画素と、前記複数の画素を駆動する駆動回路とを有する表示装置において、
前記駆動回路と、前記信号制御回路とは、ＴＦＴを用いて、一体形成されることを特徴とする表示装置が提供される。
【００８５】
本発明によって、
ディスプレイと、前記ディスプレイに出力する映像信号を記憶するメモリと、前記メモリへの前記映像信号の書き込み及び読み出しを制御するメモリコントローラとを有する表示装置において、
前記ディスプレイと、前記メモリ、前記メモリコントローラとは、ＴＦＴを用いて、一体形成されることを特徴とする表示装置が提供される。
【００８６】
本発明によって、
ディスプレイと、前記ディスプレイに出力する映像信号を記憶するメモリと、前記メモリへの前記映像信号の書き込み及び読み出しを制御するメモリコントローラとを有する表示装置において、
前記ディスプレイと、前記メモリコントローラとは、ＴＦＴを用いて、一体形成されることを特徴とする表示装置が提供される。
【００８７】
本発明によって、
ディスプレイと、ディスプレイコントローラとを有し、
前記ディスプレイは、複数の画素と、前記複数の画素を駆動する駆動回路とを有し、
前記ディスプレイコントローラからの信号を、前記駆動回路に入力する表示装置において、
前記駆動回路と、前記ディスプレイコントローラとは、ＴＦＴを用いて一体形成されることを特徴とする表示装置が提供される。
【００８８】
前記ＴＦＴは、第１の電極と、第１の絶縁膜と、半導体膜と、第２の絶縁膜と、第２の電極とを有し、
前記半導体膜は、チャネル形成領域を有し、
前記第１の絶縁膜は、前記第１の電極に接して形成され、
前記半導体膜は、前記第１の絶縁膜に接して形成され、
前記第２の絶縁膜は、前記半導体膜に接して形成され、
前記第２の電極は、前記第２の絶縁膜に接して形成され、
前記第１の電極と前記第２の電極は、前記チャネル形成領域を間に挟んで重なり合っていることを特徴とする表示装置であってもよい。
【００８９】
本発明によって、
ディスプレイと、前記ディスプレイに映像信号を出力する信号制御回路とを有し、
前記ディスプレイは、複数の画素と、前記複数の画素を駆動する駆動回路とを有する表示装置において、
前記駆動回路と、前記信号制御回路とは、第１の形状のＴＦＴを用いて形成され、
前記複数の画素は、第２の形状のＴＦＴを用いて形成され、
前記第１の形状のＴＦＴ及び第２の形状のＴＦＴは、第１の電極と、第１の絶縁膜と、半導体膜と、第２の絶縁膜と、第２の電極とを有し、
前記半導体膜は、チャネル形成領域を有し、
前記第１の絶縁膜は、前記第１の電極に接して形成され、
前記半導体膜は、前記第１の絶縁膜に接して形成され、
前記第２の絶縁膜は、前記半導体膜に接して形成され、
前記第２の電極は、前記第２の絶縁膜に接して形成され、
前記第１の電極と前記第２の電極は、前記チャネル形成領域を間に挟んで重なり合い、
前記第１の形状のＴＦＴの、前記第１の電極と前記第２の電極とは接続され、
前記第２の形状のＴＦＴの、前記第１の電極には、一定の電圧が印加されていることを特徴とする表示装置が提供される。
【００９０】
本発明によって、
ディスプレイと、前記ディスプレイに出力する映像信号を記憶するメモリとを有し、
前記ディスプレイは、複数の画素と、前記複数の画素を駆動する駆動回路とを有する表示装置において、
前記駆動回路と、前記メモリとは、第１の形状のＴＦＴを用いて形成され、
前記複数の画素は、第２の形状のＴＦＴを用いて形成され、
前記第１の形状のＴＦＴ及び第２の形状のＴＦＴは、第１の電極と、第１の絶縁膜と、半導体膜と、第２の絶縁膜と、第２の電極とを有し、
前記半導体膜は、チャネル形成領域を有し、
前記第１の絶縁膜は、前記第１の電極に接して形成され、
前記半導体膜は、前記第１の絶縁膜に接して形成され、
前記第２の絶縁膜は、前記半導体膜に接して形成され、
前記第２の電極は、前記第２の絶縁膜に接して形成され、
前記第１の電極と前記第２の電極は、前記チャネル形成領域を間に挟んで重なり合い、
前記第１の形状のＴＦＴの、前記第１の電極と前記第２の電極とは接続され、
前記第２の形状のＴＦＴの、前記第１の電極には、一定の電圧が印加されていることを特徴とする表示装置が提供される。
【００９１】
本発明によって、
ディスプレイと、前記ディスプレイに映像信号を出力する信号制御回路とを有し、
前記ディスプレイは、複数の画素と、前記複数の画素を駆動する駆動回路とを有する表示装置において、
前記駆動回路と、前記信号制御回路とは、第１の形状のＴＦＴを用いて形成され、
前記複数の画素は、第１の形状のＴＦＴと、第２の形状のＴＦＴとを用いて形成され、
前記第１の形状のＴＦＴ及び第２の形状のＴＦＴは、第１の電極と、第１の絶縁膜と、半導体膜と、第２の絶縁膜と、第２の電極とを有し、
前記半導体膜は、チャネル形成領域を有し、
前記第１の絶縁膜は、前記第１の電極に接して形成され、
前記半導体膜は、前記第１の絶縁膜に接して形成され、
前記第２の絶縁膜は、前記半導体膜に接して形成され、
前記第２の電極は、前記第２の絶縁膜に接して形成され、
前記第１の電極と前記第２の電極は、前記チャネル形成領域を間に挟んで重なり合い、
前記第１の形状のＴＦＴの、前記第１の電極と前記第２の電極とは接続され、
前記第２の形状のＴＦＴの、前記第１の電極には、一定の電圧が印加されていることを特徴とする表示装置が提供される。
【００９２】
本発明によって、
ディスプレイと、前記ディスプレイに出力する映像信号を記憶するメモリとを有し、
前記ディスプレイは、複数の画素と、前記複数の画素を駆動する駆動回路とを有する表示装置において、
前記駆動回路と、前記メモリとは、第１の形状のＴＦＴを用いて形成され、
前記複数の画素は、第１の形状のＴＦＴと、第２の形状のＴＦＴとを用いて形成され、
前記第１の形状のＴＦＴ及び第２の形状のＴＦＴは、第１の電極と、第１の絶縁膜と、半導体膜と、第２の絶縁膜と、第２の電極とを有し、
前記半導体膜は、チャネル形成領域を有し、
前記第１の絶縁膜は、前記第１の電極に接して形成され、
前記半導体膜は、前記第１の絶縁膜に接して形成され、
前記第２の絶縁膜は、前記半導体膜に接して形成され、
前記第２の電極は、前記第２の絶縁膜に接して形成され、
前記第１の電極と前記第２の電極は、前記チャネル形成領域を間に挟んで重なり合い、
前記第１の形状のＴＦＴの、前記第１の電極と前記第２の電極とは接続され、
前記第２の形状のＴＦＴの、前記第１の電極には、一定の電圧が印加されていることを特徴とする表示装置が提供される。
【００９３】
前記半導体膜は、前記チャネル形成領域を間に挟んで形成された不純物領域を有していることを特徴とする表示装置であってもよい。
【００９４】
本発明によって、
画素を有する表示装置において、
前記画素は、ＴＦＴを有し、
前記ＴＦＴは、第１の電極と、第１の絶縁膜と、半導体膜と、第２の絶縁膜と、第２の電極と、第３の電極とを有し、
前記第１の絶縁膜は、前記第１の電極に接して形成され、
前記半導体膜は、前記第１の絶縁膜に接して形成され、
前記第２の絶縁膜は、前記半導体膜に接して形成され、
前記第２の電極及び第３の電極は、前記第２の絶縁膜に接して形成され、
前記半導体膜は、第１のチャネル形成領域と第２のチャネル形成領域と、前記第１のチャネル形成領域と前記第２のチャネル形成領域に挟まれる不純物領域を有し、
前記第２の電極と前記第３の電極とは、前記半導体膜の外側において接続され、
前記第１の電極と前記第２の電極は、前記第１のチャネル領域を間に挟んで重なり合い、
前記第１の電極と前記第３の電極は、前記第２のチャネル領域を間に挟んで重なり合い、
前記第１の電極には、一定の電圧が印加され、
前記不純物領域と、前記第１の電極とは、前記第１の絶縁膜を間に挟んで重なっていることを特徴とする表示装置が提供される。
【００９５】
前記第２の形状のＴＦＴがｎチャネル型ＴＦＴのとき、前記一定の電圧とは、前記ｎチャネル型ＴＦＴの閾値の電圧よりも低いことを特徴とする表示装置であってもよい。
【００９６】
前記第２の形状のＴＦＴがｐチャネル型ＴＦＴのとき、前記一定の電圧とは、前記ｎチャネル型ＴＦＴの閾値の電圧よりも高いことを特徴とする表示装置であってもよい。
【００９７】
前記表示装置を用いることを特徴とするビデオカメラ、ＤＶＤ再生装置、テレビ受像機、ヘッドマウントディスプレイ、携帯情報端末、パーソナルコンピュータであってもよい。
【００９８】
【発明の実施の形態】
本発明の実施の形態について説明する。
【００９９】
画素部が形成された基板と同じ基板上に形成する場合、メモリ及びコントロール回路は、ＴＦＴを用いて形成する必要がある。ここで、ｐ−ＴＦＴはａ−ＴＦＴより電気的特性がよいといっても、単結晶シリコン基板上に形成されるＭＯＳトランジスタの特性には劣るといった問題がある。たとえば、電界効果移動度は、単結晶シリコンを用いたＭＯＳトランジスタの１／２以下である。また、ｐ−ＴＦＴでは、結晶粒界の欠陥に起因してオフ電流が高くなってしまう。
【０１００】
ＴＦＴのオフ電流を低減する構成として、低濃度ドレイン（ＬＤＤ：Light  Doped Drain）構造が知られている。この構造は、チャネル形成領域と、高濃度に不純物を添加して形成するソース領域或いはドレイン領域との間に、低濃度に不純物とドープした領域（ＬＤＤ領域）を設けた構造である。また、ホットキャリアによるオン電流の劣化を防ぐ構成として、ＬＤＤ領域の一部がゲート電極と重なった構造（以下、Gate-drain Overlapped LDD:GOLDと呼ぶ）が知られている。
【０１０１】
上記構造を採用し、回路を構成するＴＦＴを、その動作に応じて作り分ける。それによって、信頼性の高い動作を行う表示装置が提供される。しかし、この際、ＴＦＴを作製するプロセスが複雑になり、工程において用いるフォトマスクの枚数が多くなってしまうといった問題点がある。
【０１０２】
そこで、表示装置を構成する各回路を同一基板上に形成する際、画素部、駆動回路、メモリ及びコントロール回路それぞれの駆動条件に最適な構造のＴＦＴを、その作製プロセスに用いるフォトマスクの枚数を抑えて、作製した表示装置について以下に説明する。
【０１０３】
本発明の表示装置が有するＴＦＴは、半導体膜と、第１の電極と、半導体膜と第１の電極の間に挟まれた第１の絶縁膜とを有しており、さらに、第２の電極と、半導体膜と第２の電極の間に挟まれた第２の絶縁膜とを有している。そして、第１の電極と第２の電極は、半導体膜が有するチャネル形成領域を間に挟んで重なっている。
【０１０４】
そして、本発明では、オン電流の増加よりもオフ電流の低減が重要視されるＴＦＴ、例えば表示装置の画素部にスイッチング素子として形成されたスイッチング用ＴＦＴの場合、第１の電極に常に一定の電圧（コモン電圧）を印加する。なお、この一定の電圧は、ｎチャネル型ＴＦＴの場合は閾値よりも小さく、ｐチャネル型ＴＦＴの場合は閾値よりも大きくする。
【０１０５】
第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０１０６】
また、本発明では、オフ電流の低減よりもオン電流の増加が重要視されるＴＦＴ、例えば表示装置のメモリ部分を構成するＴＦＴや、各駆動回路やコントロール回路のバッファ等が有するＴＦＴの場合、第１の電極と第２の電極に同じ電圧を印加する。
【０１０７】
第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数（Ｓ値）を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０１０８】
図１５を用いて、本発明のＴＦＴの回路図について説明する。ここでは代表的に、ｐチャネル型ＴＦＴのみ示す。ｎチャネル型ＴＦＴの場合は、矢印の方向が、ｐチャネル型ＴＦＴの場合と逆になる。図１５（Ａ）は、電極３０１が１つのみの一般的なＴＦＴの回路図である。図１５（Ｂ）は、半導体膜を間に挟んだ２つの電極（第１の電極３０２ａと第２の電極３０２ｂ）を有し、なおかつ一方の電極に一定の電圧（ここではグラウンドの電圧）が印加されている、本発明のＴＦＴ（第２の形状のＴＦＴ）の回路図である。図１５（Ｃ）は、半導体膜を間に挟んだ２つの電極（第１の電極３０４ａと第２の電極３０４ｂ）を有し、なおかつ２つの電極が互いに電気的に接続されている、本発明のＴＦＴ（第１の形状のＴＦＴ）の回路図である。以下、本発明の説明において、図１５に示した回路図を用いる。
【０１０９】
本発明の表示装置では、ディスプレイを構成する画素部を図１５（Ｂ）で示した構成のＴＦＴによって形成し、各駆動回路、メモリ、メモリコントローラ及びディスプレイコントローラを図１５（Ｃ）に示した構成のＴＦＴによって形成する。
【０１１０】
これらの構成のＴＦＴを実際に作製した例について図１６を参照して説明する。
【０１１１】
図１６（Ａ）において絶縁表面を有する基板１０上に第１の電極１１が形成されている。第１の電極１１は導電性を有する物質で形成されていれば良い。代表的には、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた一種または複数種からなる合金又は化合物で形成することができる。また何層かの導電性の膜を積層したものを、第１の電極として用いても良い。第１の電極１１は、１５０〜４００nmの厚さを有している。
【０１１２】
この第１の電極１１を覆って、第１の絶縁膜１２を形成する。なお本実施の形態では、２層の絶縁膜（第１の絶縁膜Ａ  １２ａ、第１の絶縁膜Ｂ  １２ｂ）を積層したものを、第１の絶縁膜１２として用いている。図１６では、第１の絶縁膜Ａ  １２ａとして、酸化窒化シリコン膜又は窒化シリコン膜で１０〜５０nmの厚さで形成する。第１の絶縁膜Ｂ  １２ｂは酸化窒化シリコン膜又は酸化シリコン膜を用い、０．５〜１μmの厚さで形成する。酸化窒化シリコン膜を用いる場合にはプラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏの混合ガスから作製され、膜中に窒素が２０〜４０原子％含まれる膜を適用する。この酸化窒化シリコン膜、窒化シリコン膜等の窒素含有の絶縁膜を用いることにより、基板１０側からアルカリ金属などの不純物の拡散を防止することが出来る。
【０１１３】
第１の絶縁膜１２の表面は、先に形成した第１の電極１１に起因する凹凸を有していることがある。この凹凸は表面を研磨することにより平坦化する。平坦化の手法としては化学的機械研磨（Chemical-Mechanical Polishing：以下、ＣＭＰと表記する）が挙げられる。第１の絶縁膜１２に対するＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより第１の絶縁膜を０．１〜０．５μm程度除去して、表面を平坦化する。なお、第１の絶縁膜の表面は必ずしも研磨する必要はない。前記平坦化された第１の絶縁膜は、表面における凹凸の高低差が５ｎｍ以下であることが好ましく、より望ましくは、１ｎｍ以下であるのが良い。平坦性が向上したことによって、後に形成されるゲート絶縁膜として用いる第１の絶縁膜を薄くすることが可能となり、ＴＦＴの移動度を向上させることができる。また、平坦性が向上したことによって、ＴＦＴを作製した場合、オフ電流を低減することができる。
【０１１４】
表面が平坦化された第１の絶縁膜１２上に半導体膜１３が形成されている。半導体膜１３は、チャネル形成領域１８と、チャネル形成領域１８を挟んでいる不純物領域１９とを有している。そして、半導体膜１３上には第２の絶縁膜１４が形成され、さらに第２の絶縁膜１４を間に挟んで、半導体膜１３上に第２の電極１５が形成されている。
【０１１５】
第１の電極１１と第２の電極１５とは、チャネル形成領域１８を間に挟んで、互いに重なり合っている。
【０１１６】
その他、第３の絶縁膜１６、配線１７は必要に応じて設ける。
【０１１７】
第１の電極１１と第２の電極１５とは、電気的に接続されていても良いし、どちらか一方の電極にコモン電圧を印加していても良い。
【０１１８】
図１６（Ａ）において、第１の電極１１と第２の電極１５とが直接接続されている場合の、Ａ−Ａ’の断面図を図１６（Ｂ）に示す。
【０１１９】
図１６（Ｂ）に示すように、第１の電極１１と第２の電極１５は半導体膜１３の外側で、第１の絶縁膜１２及び第２の絶縁膜１４に形成されたコンタクトホール２１において接続されている。
【０１２０】
図１６（Ａ）において第１の電極１１と第２の電極１５とが、配線１７と同じ導電膜から形成された配線２４によって接続されている場合の、Ａ−Ａ’の断面図を図１６（Ｃ）に示す。
【０１２１】
図１６（Ｃ）に示すように、第１の電極１１と配線２４とが、第１の絶縁膜１２、第２の絶縁膜１４及び第３の絶縁膜１６に形成されたコンタクトホール２３において接続されている。また、第２の電極１５と配線２４とが、第３の絶縁膜１６に形成されたコンタクトホール２２において接続されている。
【０１２２】
なお、第１の電極１１と第２の電極１５の電気的な接続の仕方は、図１６（Ｂ）、図１６（Ｃ）に示した構成に限定されない。
【０１２３】
ＣＭＰにより除去する膜厚は、第１の絶縁膜１２の厚さやその誘電率及び第２の絶縁膜１４の厚さを考慮して決める。ここに残存する膜は、実質的にゲート絶縁膜として機能する。従って、第１の絶縁膜を複数の絶縁膜を積層して形成している場合、第１の電極１１上において最上層の絶縁膜のみ研磨するようにしても良いし、下層の絶縁膜が露出するように研磨しても良い。
【０１２４】
例えば、第１の絶縁膜Ａ  １２ａ及び第１の絶縁膜Ｂ  １２ｂが酸化窒化シリコン膜で形成され誘電率が７．５であり、第２の絶縁膜１４が酸化シリコン膜で形成する場合は誘電率が３．９となり両者に差異が生じる。その場合、ＣＭＰ後の仕上がり寸法は、第１の絶縁膜１２の膜厚を１５０nmとし、第２の絶縁膜１４の膜厚を１１０nmとすると良い。
【０１２５】
第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０１２６】
ＴＦＴは半導体膜とゲート絶縁膜とゲート電極との配置により、トップゲート型（プレーナー型）とボトムゲート型（逆スタガ型）などに分類される。いずれにしても、サブスレッショルド係数を小さくするには半導体膜の膜厚を薄くする必要がある。非晶質半導体膜を結晶化した半導体膜を適用する場合、その半導体膜が薄くなると共に結晶性が悪くなり、純粋に膜厚を薄くした効果を得ることができない。しかし、第１の電極と第２の電極を電気的に接続し、図１６において示すように半導体膜の上下に該２つの電極を重ねることにより、実質的に半導体膜の厚さを薄くしたのと同様、電圧の印加と共に早く空乏化し、電界効果移動度を大きくし、サブスレッショルド係数を小さくして、オン電流を大きくすることができる。
【０１２７】
なお、第１の電極１１と第２の電極１５とが電気的に接続されている場合、第１の絶縁膜１２と第２の絶縁膜１４の誘電率が近ければ近いほど、電界効果移動度を大きくし、サブスレッショルド係数を小さくして、オン電流を大きくすることができる。
【０１２８】
また、第１の電極１１とチャネル形成領域とが重なっている部分において、第１の絶縁膜１２膜の厚さが均一であるときのその膜厚と、第２の電極１５とチャネル形成領域とが重なっている部分において、第２の絶縁膜１４の厚さが均一であるときのその膜厚は、近ければ近いほど、電界効果移動度を大きくし、やサブスレッショルド係数を小さくして、オン電流を大きくすることができる。第１の電極１１と重なる部分における第１の絶縁膜の膜厚をｄ１、第２の電極１５と重なる部分における第２の絶縁膜の膜厚をｄ２とすると、｜ｄ１−ｄ２｜／ｄ１≦０．１であり、なおかつ、｜ｄ１−ｄ２｜／ｄ２≦０．１を満たすのが望ましい。より好ましくは、｜ｄ１−ｄ２｜／ｄ１≦０．０５であり、なおかつ、｜ｄ１−ｄ２｜／ｄ２≦０．０５を満たすのが良い。
【０１２９】
最も好ましいのは、第１の電極１１と第２の電極１５とが電気的に接続されていない状態で、第１の電極１１にグラウンドの電圧を印加したときの閾値と、第２の電極１５にグラウンドの電圧を印加したときの閾値とがほぼ同じになるようにしたうえで、第１の電極１１と第２の電極１５とを電気的に接続することである。そうすることで、電界効果移動度を大きくし、サブスレッショルド係数をより小さくして、オン電流をより大きくすることができる。
【０１３０】
この様な構成とすることによって、半導体膜の上下にチャネル（デュアルチャネル）を形成でき、ＴＦＴの特性を向上させることができる。
【０１３１】
また、第１の電極１１と同時に各種信号線や電源線を形成することができる。また、ＣＭＰによる平坦化処理と組み合わせると、その上層に形成する半導体膜などに何ら影響を与えることはない。また、多層配線により配線の高密度化を実現できる。
【０１３２】
メモリをディスプレイ基板上に作製する場合において、ＴＦＴで作製した例を図１の回路図で示す。図１において、メモリは、フリップフロップ回路を用いたＳＲＡＭ（Static RAM）を用いて構成した例を示す。
【０１３３】
図１（Ａ）において、メモリ４００は、それぞれ１ビットづつの信号を記憶可能な記憶素子４０１が、ｓ行ｔ列のマトリクス状に配置されたセル４０２（以下、記憶セルと表記する）に１つずつ配置された構造を有する。記憶セル４０２は、スイッチング素子として書き込み用ＴＦＴ４０３及び読み出し用ＴＦＴ４０４を有する。
【０１３４】
書き込み用ＴＦＴ４０３の第１の電極及び第２の電極は、接続されている。また、これらの電極は、書き込み用選択線ＷＧ１〜ＷＧｓのうちの１本に接続されている。書き込み用ＴＦＴ４０３のソース領域もしくはドレイン領域の一方は、書き込み用信号線ＷＳ１〜ＷＳｔのうちの１本に接続され、もう一方は、記憶素子４０１の入力端子４０５に接続されている。読み出し用ＴＦＴ４０４の第１の電極と第２の電極とは接続されている。これらの電極は、読み出し用選択線ＲＧ１〜ＲＧｓのうちの１本に接続されている。読み出し用ＴＦＴ４０４のソース領域もしくはドレイン領域は、一方は、記憶素子４０１の出力端子４０６に接続され、もう一方は、読み出し用信号線ＲＳ１〜ＲＳｔのうちの１本に接続されている。
【０１３５】
図１（Ｂ）に、記憶素子４０１の詳細な構造を示す。記憶素子４０１は、第１のインバータ４０７と第２のインバータ４０８とによって構成される。第１のインバータ４０７は、ｎチャネル型ＴＦＴ４０９とｐチャネル型ＴＦＴ４１０によって構成されている。第２のインバータ４０８は、ｎチャネル型ＴＦＴ４１１とｐチャネル型ＴＦＴ４１２によって構成されている。
【０１３６】
第１のインバータ４０７において、ｎチャネル型ＴＦＴ４０９の第１の電極と第２の電極とは、接続されている。また、ｐチャネル型ＴＦＴ４１０の第１の電極と第２の電極とは接続されている。ｎチャネル型ＴＦＴ４０９のゲート電極（第１の電極及び第２の電極）とｐチャネル型ＴＦＴ４１０のゲート電極（第１の電極及び第２の電極）は接続され、第１のインバータ４０７の入力端子４１３となる。一方、ｐチャネル型ＴＦＴ４１０のソース領域は、第１の電圧Ｖｄｄが入力され、ドレイン領域は、ｎチャネル型ＴＦＴ４０９のドレイン領域と接続されている。ｎチャネル型ＴＦＴ４０９のソース領域は、第２の電圧Ｖｓｓが入力されている。また、ｎチャネル型ＴＦＴ４０９とｐチャネル型ＴＦＴ４１０それぞれのドレイン領域は、第１のインバータ４０７の出力端子４１４となる。
【０１３７】
同様に、第２のインバータ４０８において、ｎチャネル型ＴＦＴ４１１の第１の電極と第２の電極とは、接続されている。また、ｐチャネル型ＴＦＴ４１２の第１の電極と第２の電極とは接続されている。ｎチャネル型ＴＦＴ４１１のゲート電極（第１の電極及び第２の電極）とｐチャネル型ＴＦＴ４１２のゲート電極（第１の電極及び第２の電極）は接続され、第２のインバータ４０８の入力端子４１５となる。一方、ｐチャネル型ＴＦＴ４１２のソース領域は、第１の電圧Ｖｄｄが入力され、ドレイン領域は、ｎチャネル型ＴＦＴ４１１のドレイン領域と接続されている。ｎチャネル型ＴＦＴ４１１のソース領域は、第２の電圧Ｖｓｓが入力されている。また、ｎチャネル型ＴＦＴ４１１とｐチャネル型ＴＦＴ４１２それぞれのドレイン領域は、第２のインバータ４０８の出力端子４１６となる。
【０１３８】
ここで、第１の電圧Ｖｄｄは、第２の電圧Ｖｓｓより大きいとする。
【０１３９】
第１のインバータの入力端子４１３と第２のインバータの出力端子４１６は、接続され、記憶素子の入力端子４０５となっている。また、第１のインバータの出力端子４１４と第２のインバータの入力端子４１５は、接続され、記憶素子の出力端子４０６となっている。
【０１４０】
メモリコントローラによって、書き込み用選択線ＷＧ１〜ＷＧｓのうちの１本が選択され、書き込み用信号線ＷＳ１〜ＷＳｔより信号が入力されて、指定された行及び列（従来例において、（ｘ、ｙ）と表記）の記憶セル４０２において、書き込み用ＴＦＴ４０３がオンとなって、記憶素子４０１に信号が書き込まれる。同様に、または、読み出し用選択線ＲＧ１〜ＲＧｓのうちの１本が選択され、読み出し用信号線ＲＳ１〜ＲＳｔより信号が入力されて、指定された行及び列（従来例において、（ｘ、ｙ）と表記）の記憶セル４０２において、読み出し用ＴＦＴ４０４がオンとなって、記憶素子から信号が読み出される。
【０１４１】
上記構成のメモリは、前述した手法によってこれらを構成するＴＦＴを作製し、ディスプレイ基板上に形成することができる。
【０１４２】
なお、メモリコントローラやディスプレイコントローラ等のコントロール回路についても、同様に形成することができる。メモリコントローラ及びディスプレイコントローラを構成するＴＦＴの構造としては、これらの回路の駆動電圧と小さくするために、オン電流が大きい特徴を有する、第１の電極と第２の電極が接続された構造のＴＦＴを用いるのが望ましい。
【０１４３】
ここで、メモリの構成として、上記構成のＳＲＡＭを用いた例を示したが、本発明の表示装置の有するメモリは、この構成に限定されない。公知の構成の記憶素子を用いて実施することが可能である。
【０１４４】
なお、本発明の表示装置が有するディスプレイコントローラ、メモリコントローラ、ソース信号線駆動回路及びゲート信号線駆動回路については、公知の構成の回路を自由に用いることができる。
【０１４５】
こうして、画素部、各駆動回路、メモリ及びコントロール回路を同一基板上に形成した表示装置が提供される。
【０１４６】
ここで、本発明の表示装置のディスプレイが有する画素部の構成としては、従来例において、図２１（Ｂ）で示した構成の画素を用いることができる。また、それ以外の公知の構成の画素も、自由に用いることができる。
【０１４７】
また、本発明は、発光素子として、ＯＬＥＤ素子を用いた表示装置だけでなく、画素毎に液晶素子を配置し、この液晶素子の透過率を制御することによって画像の表示をおこなう液晶表示装置についても適用が可能である。
【０１４８】
【実施例】
以下に、本発明の実施例について説明する。
【０１４９】
（実施例１）
本発明の表示装置の作製工程について説明する。ここでは、同一基板上に画素部のＴＦＴ（スイッチング用ＴＦＴと、駆動用ＴＦＴを代表で示す）と、各駆動回路（ソース信号線駆動回路及びゲート信号線駆動回路）のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴを代表で示す）及びメモリを構成するＴＦＴ（書き込み用ＴＦＴと、第１のインバータを構成するｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを代表で示す）を同時に作製する方法について詳細に説明する。
【０１５０】
なお、本実施例では、画素部を構成するＴＦＴは、全て第１電極にコモン電圧が印加されており、各駆動回路及びメモリを構成するＴＦＴは第１電極と第２電極とが接続されている例を示している。本実施例において用いる図２〜図６は、その作製工程を説明する断面図である。
【０１５１】
図２（Ａ）において、基板１０１は絶縁表面を有し、後の工程の処理温度に耐えうるものであれば、どのような材料の基板でも用いることが可能である。代表的には、ガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【０１５２】
この基板１０１の絶縁表面上に第１の配線１０２、第２の配線１０３、第３の配線１０４と第１の電極１０５〜１１１を形成する。第１〜第３の配線及び第１の電極はＡｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａから選ばれた一種又は複数種からなる導電性の材料で形成する。本実施例ではＷを用いたが、ＴａＮの上にＷを積層したものを第１〜第３の配線及び第１の電極として用いても良い。
【０１５３】
ここで、第１の電極１１０、１１１は、コモン配線の一部である。
【０１５４】
第１の配線１０２、第２の配線１０３、第３の配線１０４と第１の電極１０５〜１１１を形成した後、第１の絶縁膜１１２を形成する。本実施例では、第１の絶縁膜１１２は、２つの絶縁膜（第１の絶縁膜Ａ  １１２ａ、第１の絶縁膜Ｂ  １１２ｂ）を積層することで形成されている。第１の絶縁膜Ａ  １１２ａは酸窒化シリコン膜を用い、１０〜５０nmの厚さで形成する。第１の絶縁膜Ｂ  １１２ｂは酸化シリコン膜又は酸窒化シリコン膜を用い、０．５〜１μmの厚さで形成する。
【０１５５】
第１の絶縁膜１１２の表面は、先に形成した第１〜第３の配線及び第１の電極に起因する凹凸を有している。好ましくは、この凹凸を平坦化することが望ましい。平坦化の手法としてはＣＭＰを用いる。第１の絶縁膜１１２に対するＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより第１の絶縁膜１１２を０．１〜０．５μm程度除去して、表面を平坦化する。
【０１５６】
こうして、図２（Ｂ）に示すように平坦化された第１の絶縁膜１１３が形成され、その上に半導体層を形成する。半導体層１１４は結晶構造を有する半導体で形成する。これは、第１の絶縁膜１１３上に形成した非晶質半導体層を結晶化して得る。非晶質半導体層は堆積した後、加熱処理やレーザー光の照射により結晶化させる。非晶質半導体層の材料に限定はないが、好ましくはシリコン又はシリコンゲルマニウム（ＳｉxＧｅ1-x；０＜ｘ＜１、代表的には、ｘ＝０．００１〜０．０５）合金などで形成する。
【０１５７】
その後、半導体層１１４をエッチングにより島状に分割し、図２（Ｃ）に示すように半導体膜１１５〜１２１を形成する。
【０１５８】
第１の電極１０５は半導体膜１１５と第１の絶縁膜１１３を間に介して重なっている。第１の電極１０６は半導体膜１１６と第１の絶縁膜１１３を間に介して重なっている。第１の電極１０７は半導体膜１１７と第１の絶縁膜１１３を間に介して重なっている。第１の電極１０８は半導体膜１１８と第１の絶縁膜１１３を間に介して重なっている。第１の電極１０９は半導体膜１１９と第１の絶縁膜１１３を間に介して重なっている。第１の電極１１０は半導体膜１２０と第１の絶縁膜１１３を間に介して重なっている。また、第１の電極１１１は半導体膜１２１と第１の絶縁膜１１３を間に介して重なっている。
【０１５９】
次いで、図３（Ａ）に示すように、半導体膜１１５〜１２１を覆う第２の絶縁膜１２２を形成する。第２の絶縁膜１２２は、プラズマＣＶＤ法やスパッタ法でシリコンを含む絶縁物で形成する。その厚さは４０〜１５０nmとする。
【０１６０】
第２の絶縁膜１２２上には第２の電極や第２の配線を形成するために導電膜を形成する。本発明において第２の電極は２層又はそれ以上の導電膜を積層して形成する。第２の絶縁膜１２２上に形成する第１の導電膜１２３はモリブデン、タングステンなどの高融点金属の窒化物で形成し、その上に形成する第２の導電膜１２４は高融点金属又はアルミニウムや銅などの低抵抗金属、或いはポリシリコンなどで形成する。具体的には、第１の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉから選ばれ一種又は複数種の窒化物を選択し、第２の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｃｕから選ばれ一種又は複数種の合金、或いはｎ型多結晶シリコンを用いる。例えば、第１の導電膜１２３をＴａＮで形成し、第２の導電膜１２４をＷで形成しても良い。また第２の電極や第２の配線を３層の導電膜で形成する場合、１層目をＭｏ、２層目をＡｌ、３層目をＴｉＮとしても良い。また１層目をＷ、２層目をＡｌ、３層目をＴｉＮとしても良い。配線を多層にすることで、配線自体の厚さが増すので配線抵抗を抑えることができる。
【０１６１】
この第１の導電膜１２３及び第２の導電膜１２４を、マスク１２５を用いてエッチングし、第２の配線及び第２の電極を形成する。
【０１６２】
図３（Ｂ）に示すように、第１のエッチング処理により、端部にテーパーを有する第１形状の電極１２６〜１３２を形成する（第１の導電膜１２６ａ〜１３２ａと第２の導電膜１２６ｂ〜１３２ｂで成る）。第２の絶縁膜１３３は、第１の形状の電極１２６〜１３２で覆われない部分において、表面が２０〜５０nm程度エッチングされ薄くなった状態になっている。
【０１６３】
第１のドーピング処理は、イオン注入法または質量分離をしないでイオンを注入するイオンドープ法により行う。ドーピングは第１形状の電極１２１〜１２５をマスクとして用い、半導体膜１１５〜１２１に第１濃度の一導電型不純物領域１３４〜１４０を形成する。第１濃度は１×１０20〜１．５×１０21/cm3とする。
【０１６４】
次に、レジストからなるマスクを除去せずに図４（Ａ）に示すように第２のエッチング処理を行う。このエッチング処理では、第２の導電膜を異方性エッチングして第２の形状の電極１４１〜１４７を形成する（第１の導電膜１４１ａ〜１４７ａと第２の導電膜１４１ｂ〜１４７ｂで成る）。第２の形状の電極１４１〜１４７はこのエッチング処理により幅を縮小させ、その端部が第１濃度の一導電型不純物領域１３４〜１４０（第２の不純物領域）の内側に位置するように形成する。次の工程で示すように、この後退幅によりＬＤＤの長さを決める。第２の形状の電極１４１〜１４７は第２の電極として機能する。
【０１６５】
第２形状の電極１４６は、ゲート配線の一部である。第２の形状の電極１４１と、第１の電極１０５は、半導体膜１１５と第１の絶縁膜１１３を間に介して重なっている。第２の形状の電極１４２と、第１の電極１０６は、半導体膜１１６と第１の絶縁膜１１３を間に介して重なっている。第２の形状の電極１４３と、第１の電極１０７は、半導体膜１１７と第１の絶縁膜１１３を間に介して重なっている。第２の形状の電極１４４と、第１の電極１０８は、半導体膜１１８と第１の絶縁膜１１３を間に介して重なっている。第２の形状の電極１４５と、第１の電極１０９は、半導体膜１１９と第１の絶縁膜１１３を間に介して重なっている。第２の形状の電極１４６と、第１の電極１１０は、半導体膜１２０と第１の絶縁膜１１３を間に介して重なっている。また、第２の形状の電極１４７と、第１の電極１１１は、半導体膜１２１と第１の絶縁膜１１３を間に介して重なっている。
【０１６６】
そして、この状態で一導電型の不純物を第２のドーピング処理を行い一導電型の不純物を半導体膜１１５〜１２１に添加する。このドーピング処理で形成される第２濃度の一導電型不純物領域（第１の不純物領域１４８〜１５４は、第２形状の電極１４１〜１４７を構成する第１の導電膜１４１ａ〜１４７ａと一部が重なるように自己整合的に形成される。イオンドープ法で添加される不純物は、第１の導電膜１４１ａ〜１４７ａを通過させて添加するため、半導体膜に達するイオンの数は減少し、必然的に低濃度となる。その濃度は１×１０17〜１×１０19/cm3となる。
【０１６７】
次いで、図４（Ｂ）で示すように、レジストからなるマスク１５５〜１５７を形成し第３のドーピング処理を行う。この第３のドーピング処理により、半導体膜１１７、１１９、１２１に第３濃度の一導電型とは反対の導電型の不純物領域１５８〜１６０を形成する。第３濃度の一導電型とは反対の導電型の不純物領域は第２形状の電極１４３、１４５、１４７と重なる領域に形成されるものであり、１．５×１０20〜５×１０21/cm3の濃度範囲で当該不純物元素が添加される。
【０１６８】
以上までの工程でそれぞれの半導体膜に価電子制御を目的とした不純物を添加した領域が形成される。第１の電極１０５〜１１１と、第２の形状の電極１４１〜１４７は半導体膜と交差する位置においてゲート電極として機能する。
【０１６９】
その後、それぞれの半導体膜に添加された不純物元素を活性化処理する工程を行う。この活性化はガス加熱型の瞬間熱アニール法を用いて行う。加熱処理の温度は窒素雰囲気中で４００〜７００℃、代表的には４５０〜５００℃で行う。この他に、ＹＡＧレーザーの第２高調波（５３２nm）を用いたレーザーアニール法を適用することもできる。レーザー光の照射により活性化を行うには、ＹＡＧレーザーの第２高調波（５３２nm）を用いこの光を半導体膜に照射する。勿論、レーザー光に限らずランプ光源を用いるＲＴＡ法でも同様であり、基板の両面又は片面からランプ光源の輻射により半導体膜を加熱する。
【０１７０】
その後、図５（Ａ）に示すように、プラズマＣＶＤ法で窒化シリコンから成るパッシベーション膜１６１を５０〜１００nmの厚さに形成し、クリーンオーブンを用いて４１０℃の熱処理を行い、窒化シリコン膜から放出される水素で半導体膜の水素化を行う。
【０１７１】
次いで、パッシベーション膜１６１上に有機絶縁物材料から成る第３の絶縁膜１６２を形成する。有機絶縁物材料を用いる理由は第３の絶縁膜１６２の表面を平坦化するためのものである。より完全な平坦面を得るためには、この表面をＣＭＰ法により平坦化処理することが望ましい。ＣＭＰ法を併用する場合には、第３の絶縁膜をプラズマＣＶＤ法で形成される酸化シリコン膜、塗布法で形成されるＳＯＧ(Spin on Glass)やＰＳＧなどを用いることもできる。なお、パッシベーション膜１６１は第３の絶縁膜１６２の一部とみなしても良い。
【０１７２】
こうして平坦化された第３の絶縁膜１６２の表面に酸化インジウム・スズを主成分とする透明導電膜１６３を６０〜１２０nmの厚さで形成する。この表面にも微細な凹凸が形成されるため、酸化アルミニウムを研磨剤として用いたＣＭＰ法により研磨して平坦化しておくことが望ましい。
【０１７３】
その後、透明導電膜１６３をエッチング処理して画素電極（第３の電極）１６４を形成する。そして、第２の絶縁膜１２２、パッシベーション膜１６１、第３の絶縁膜１６２にコンタクトホールを形成し、配線１６５〜１７５を形成する。この配線はチタン膜とアルミニウム膜を積層して形成する。
【０１７４】
配線１６５は、第１の配線１０２と、第２の形状の電極１４１とに接続されている。また、第１の配線１０２と第１の電極１０５は電気的に接続されている。配線１６６は、第２の配線１０３と、第２の形状の電極１４２と不純物領域１３４ｂとに接続されている。配線１６７は、不純物領域１３５ｂと、不純物領域１５８ａとに接続されている。配線１６８は、不純物領域１５８ｂに接続されている。なお、図示しないが、第２の形状の電極１４２と第２の形状の電極１４３は、電気的に接続されている。
【０１７５】
配線１６９は、第３の配線１０４と、第２の形状の電極１４４とに接続されている。配線１７０は、不純物領域１３７ｂと、不純物領域１５９ａとに接続されている。配線１７１は、不純物領域１５９ｂに接続されている。
【０１７６】
配線１７２は、不純物領域１３９ａに接続されており、ソース配線として機能する。配線１７３は、不純物領域１３９ｂに接続されている。配線１７４は、不純物領域１６０ａに接続されている。配線１７５は、不純物領域１６０ｂと、画素電極１６４に接続されている。配線１７４は、電源供給線として機能する。また、配線１７３及び配線１７４は、保持容量（図示せず）の２つの電極にそれぞれ接続される。
【０１７７】
以上までの工程において、一導電型不純物領域をｎ型、一導電型とは反対の不純物領域をｐ型とすると、同一基板上に、書き込み用ＴＦＴとして機能するｎチャネル型ＴＦＴ１８３、第１のインバータを構成するｎチャネル型ＴＦＴ１８４とｐチャネル型ＴＦＴ１８５を有するメモリ１８０と、ｎチャネル型ＴＦＴ１８６、ｐチャネル型ＴＦＴ１８７を有する駆動回路１８１と、スイッチング素子として機能するｎチャネル型ＴＦＴ１８８と、駆動用ＴＦＴとして機能するｐチャネル型ＴＦＴ１８９を有する画素部１８２とが形成される。
【０１７８】
メモリ１８０において、書き込み用ＴＦＴ１８３の一対のゲート電極１４１、１０５はチャネル形成領域１９５を間に挟んで重なっている。第２濃度の一導電型の不純物領域１４８はＬＤＤとして、第１濃度の一導電型の不純物領域１３４はソース又はドレイン領域として機能する。ｎチャネル型ＴＦＴ１８４の一対のゲート電極１４２、１０６はチャネル形成領域１９６を間に挟んで重なっている。第２濃度の一導電型の不純物領域１４９はＬＤＤとして、第１濃度の一導電型の不純物領域１３５はソース又はドレイン領域として機能する。ｐチャネル型ＴＦＴ１８５の一対のゲート電極１４３、１０７はチャネル形成領域１９７を間に挟んで重なっている。第３濃度の一導電型とは反対の不純物領域１５８はソース又はドレイン領域として機能する。
【０１７９】
駆動回路１８１において、ｎチャネル型ＴＦＴ１８６の一対のゲート電極１４４、１０８はチャネル形成領域１９１を間に挟んで重なっている。第２濃度の一導電型の不純物領域１５１はＬＤＤとして、第１濃度の一導電型の不純物領域１３７はソース又はドレイン領域として機能する。ｐチャネル型ＴＦＴ１８７の一対のゲート電極１４５、１０９はチャネル形成領域１９２を間に挟んで重なっている。第３濃度の一導電型とは反対の不純物領域１５９はソース又はドレイン領域として機能する。
【０１８０】
ＬＤＤのチャネル長方向の長さは０．５〜２．５μm、好ましくは１．５μmで形成する。このようなＬＤＤの構成は、主にホットキャリア効果によるＴＦＴの劣化を防ぐことを目的としている。これらｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、ＬＤＤを有するＴＦＴの構造が適している。
【０１８１】
画素部１８２において、スイッチング用ＴＦＴ１８８の一対のゲート電極１４６、１１０は、チャネル形成領域１９３を間に挟んで重なっている。第２濃度の一導電型の不純物領域１５３はＬＤＤとして、第１濃度の一導電型の不純物領域１３９はソース又はドレイン領域として機能する。駆動用ＴＦＴ１８９において一対のゲート電極１４７、１１１は、チャネル形成領域１９４を間に挟んで重なっている。第３濃度の一導電型とは反対の不純物領域１６０はソース又はドレイン領域として機能する。
【０１８２】
本実施例では、コモン配線に常に一定の電圧（コモン電圧）を印加することで、第１の電極にコモン電圧を印加する。なお、この一定の電圧は、ｎチャネル型ＴＦＴの場合は閾値よりも小さく、ｐチャネル型ＴＦＴの場合は閾値よりも大きくする。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。特に、画素部にスイッチング素子として形成されたＴＦＴ（スイッチング用ＴＦＴ）は、オン電流の増加よりもオフ電流の低減が重要視されるので、上記構成は有用である
【０１８３】
また、本実施例では、駆動回路が有するＴＦＴにおいて、半導体膜を挿んで電気的に接続された一対のゲート電極を形成することにより、実質的に半導体膜の厚さが半分となり、ゲート電圧の印加に伴って空乏化が早く進んで電界効果移動度を増加させ、サブスレッショルド係数を低下させることが可能となる。その結果、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、電流駆動能力が向上し、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０１８４】
図６（Ａ）に、第３の絶縁膜１６２上に発光素子を形成した状態を示す。第３の絶縁膜１６２上には、ＴＦＴ１８３〜１８９を覆う隔壁層２００が形成される。有機化合物層や陰極はウエット処理（薬液によるエッチングや水洗などの処理）を行うことができないので、画素電極１６４に合わせて、第４の絶縁膜上に感光性樹脂材料で形成される隔壁層２００を設ける。隔壁層２００はポリイミド、ポリアミド、ポリイミドアミド、アクリルなど有機樹脂材料を用いて形成する。この隔壁層２００は画素電極の端部を覆うように形成する。また、隔壁層２００の端部は４５〜６０度のテーパー角が付くように形成する。
【０１８５】
発光素子２０４は陽極と陰極とその間に形成された有機化合物層とから成る。有機化合物層は、正孔移動度が相対的に高い正孔輸送性材料、その逆の電子輸送性材料、発光性材料などを組み合わせて形成する。それらは層状に形成しても良いし、混合して形成しても良い。
【０１８６】
画素電極１６４上に、有機化合物層２０１を形成する。その後、対向電極２０２を形成する。
【０１８７】
有機化合物材料は合計しても１００nm程度の薄膜層として形成される。そのため、陽極として形成するＩＴＯの表面は平坦性を高めておく必要がある。平坦性が悪い場合は、最悪、有機化合物層の上に形成する陰極とショートしてしまう。それを防ぐための他の手段として、１〜５nmの絶縁膜を形成する方法を採用することもできる。絶縁膜としては、ポリイミド、ポリイミドアミド、ポリアミド、アクリルなどを用いることができる。対向電極（第４の電極）２０２はＭｇＡｇやＬｉＦなどのアルカリ金属またはアルカリ土類金属などの材料を用いて形成することにより陰極とすることができる。
【０１８８】
対向電極２０２は、仕事関数の小さいマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。さらにその上層には、窒化シリコンまたは、ＤＬＣ膜で成る絶縁膜２０３を２〜３０nm、好ましくは５〜１０nmの厚さで形成する。ＤＬＣ膜はプラズマＣＶＤ法で形成可能であり、１００℃以下の温度で形成しても、被覆性良く隔壁層２００の端部を覆って形成することができる。ＤＬＣ膜の内部応力は、アルゴンを微量に混入させることで緩和することが可能であり、保護膜として用いることが可能である。そして、ＤＬＣ膜は酸素をはじめＣＯ、ＣＯ2、Ｈ2Ｏなどのガスバリア性が高いので、バリア膜として用いる絶縁膜２０３として適している。
【０１８９】
なお本実施例では、第１の電極と第２の電極とを、ソース配線と同時に形成された配線で接続しているが、第１の電極と第２の電極とを直接接続するようにしても良い。ただし、本実施例のように、第１の電極と第２の電極とを、ソース配線と同時に形成された配線で接続する場合、工程数を増やす必要がなく、マスク数を抑えることができる。
【０１９０】
パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。
【０１９１】
（実施例２）
本実施例では、実施例１とは異なる構成の表示装置を作製した例について説明する。
【０１９２】
本実施例の表示装置の画素の断面図を図７に示す。
【０１９３】
５０１はスイッチング用ＴＦＴとして機能する、ｎチャネル型ＴＦＴであり、５０２は駆動用ＴＦＴとして機能する、ｐチャネル型ＴＦＴである。スイッチング用ＴＦＴ５０１は、半導体膜５５３と、第１の絶縁膜５０７（５０７ａ及び５０７ｂ）と、第１の電極５０５と、第２の絶縁膜５１３と、第２の電極５１４とを有している。そして、半導体膜５５３は、第１濃度の一導電型不純物領域５０８（５０８ａ及び５０８ｂ）と、第２濃度の一導電型不純物領域５０９（５０９ａ及び５０９ｂ）と、チャネル形成領域５１０を有している。
【０１９４】
第１の電極５０５とチャネル形成領域５１０とは、第１の絶縁膜５０７を間に挟んで重なっている。また、第２の電極５１４と、チャネル形成領域５１０とは、第２の絶縁膜５１３を間に挟んで重なっている。
【０１９５】
ｐチャネル型ＴＦＴ５０２は、半導体膜５５４と、第１の絶縁膜５０７と、第１の電極５０６と、第２の絶縁膜５１３と、第２の電極５１５とを有している。そして、半導体膜５５４は、第３濃度の一導電型不純物領域５１１（５１１ａ及び５１１ｂ）と、チャネル形成領域５１２を有している。
【０１９６】
第１の電極５０６とチャネル形成領域５１２とは、第１の絶縁膜５０７を間に挟んで重なっている。第２の電極５１５とチャネル形成領域５１２とは、第２の絶縁膜５１３を間に挟んで重なっている。
【０１９７】
そして、第１の電極５０６と第２の電極５１５とは、配線５０４を介して電気的に接続されている。
【０１９８】
本実施例では、同じ画素内のＴＦＴでも、スイッチング素子として用いるスイッチング用ＴＦＴ５０１（本実施例の場合ｎチャネル型ＴＦＴ）は、第１の電極５０５にコモン電圧を印加している。第１の電極５０５にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０１９９】
また、スイッチング素子として用いるＴＦＴよりも大きな電流を流す駆動用ＴＦＴ５０２（本実施例の場合ｐチャネル型ＴＦＴ）は、第１の電極と第２の電極とを電気的に接続している。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを用いることによって、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０２００】
本実施例は、実施例１と自由に組み合わせて実施することが可能である。
【０２０１】
（実施例３）
本実施例では、駆動回路のシフトレジスタに用いられるフリップフロップ回路を、第１の電極と第２の電極を電気的に接続したＴＦＴを用いて形成する例について説明する。
【０２０２】
図８に本実施例のフリップフロップ回路の回路図を示す。なお本発明の表示装置が有するフリップフロップ回路は図８に示した構成に限定されない。また、フリップフロップ回路は、駆動回路が有する回路のほんの一例として挙げたまでであり、本発明の表示装置が必ずしもフリップフロップ回路を有している必要はない。
【０２０３】
図８（Ａ）に示したフリップフロップ回路は、クロックドインバーター１４０１、１４０２と、インバーター１４０３を有している。図８（Ａ）に示したフリップフロップ回路の、各回路素子をより具体的に示した回路図を、図８（Ｂ）に示す。
【０２０４】
本実施例のクロックドインバーター（１４０１及び１４０２）は、ｐチャネル型ＴＦＴとｎチャネル型ＴＦＴを２つづつ有している。
【０２０５】
クロックドインバータ１４０１において、第１のｐチャネル型ＴＦＴ１４４４のソース領域は第１の電圧（Ｖｄｄ）が印加され、ドレイン領域は第２のｐチャネル型ＴＦＴ１４４５のソース領域に接続されている。第２のｐチャネル型ＴＦＴ１４４５のドレイン領域は、第２のｎチャネル型ＴＦＴ１４４６のドレイン領域に接続されている。第２のｎチャネル型ＴＦＴ１４４６のソース領域は第１のｎチャネル型ＴＦＴ１４４７のドレイン領域に接続されており、第１のｎチャネル型ＴＦＴ１４４７のソース領域は第２の電圧（ＶＳＳ）が印加されている。なお第１の電圧は第２の電圧よりも高い。
【０２０６】
第１のｐチャネル型ＴＦＴ１４４４のゲート電極には、クロック信号（ＣＬＫ）が入力されており、第１のｎチャネル型ＴＦＴ１４４７のゲート電極にはクロック信号（ＣＬＫ）の極性が反転した信号である反転クロック信号（ＣＬＫＢ）が入力されている。
【０２０７】
クロックドインバータは、クロック信号（ＣＬＫ）及び反転クロック信号（ＣＬＫＢ）に同期して、第２のｐチャネル型ＴＦＴ１４０５と第２のｎチャネル型ＴＦＴ１４０６のゲート電極に入力される信号（ＩＮ）の極性を反転させた出力信号（ＯＵＴ）を出力する。
【０２０８】
クロックドインバータ１４０２も同様に、第１のｐチャネル型ＴＦＴ１４４８、第２のｐチャネル型ＴＦＴ１４４９、第１のｎチャネル型ＴＦＴ１４５１、第２のｎチャネル型ＴＦＴ１４５２を有する。
【０２０９】
本実施例では、図８（Ｂ）に示したクロックドインバータが有する全てのＴＦＴは、電気的に接続された第１の電極と第２の電極を有している。
【０２１０】
図９に、図８（Ｂ）に示したクロックドインバータの上面図を示す。１４０１、１４０２はクロックドインバーター、１４０３はインバーターである。クロック信号（ＣＬＫ）、反転クロック信号（ＣＬＫＢ）、入力信号（ＩＮ）は、それぞれ配線１４１０、１４１１、１４１２に入力されている。出力信号（ＯＵＴ）は配線１４１３から出力されている。また第１の電圧（Ｖｄｄ）と第２の電圧（Ｖｓｓ）は、それぞれ配線１４１４、１４１５に印加されている。
【０２１１】
図９のＡ−Ａ’における断面図を図１０（Ａ）に、Ｂ−Ｂ’における断面図を図１０（Ｂ）に示す。
【０２１２】
図１０（Ａ）において、クロックドインバーター１４０２が有する第１のｐチャネル型ＴＦＴ１４４８と、クロックドインバーター１４０２が有する第２のｐチャネル型ＴＦＴ１４４９の断面を示す。
【０２１３】
第１のｐチャネル型ＴＦＴ１４４８は、第１の電極１４３０と第２の電極１４３１を有している。第１の電極１４３０と第２の電極１４３１は、半導体膜１４３２が有するチャネル形成領域１４３３を間に挟んで重なっている。
【０２１４】
第２のｐチャネル型ＴＦＴ１４４９は、第１の電極１４３４と第２の電極１４３５を有している。第１の電極１４３４と第２の電極１４３５は、半導体膜１４３２が有するチャネル形成領域１４３６を間に挟んで重なっている。
【０２１５】
そして、第１のｐチャネル型ＴＦＴ１４４８の半導体膜１４３２が有するソース領域１４４０は配線１４１４に接続されている。また、第２のｐチャネル型ＴＦＴ１４４９の半導体膜１４３２が有するドレイン領域１４４１は、配線１４１５に接続されている。
【０２１６】
第１のｐチャネル型ＴＦＴ１４４８の、第１の電極１４３０と第２の電極１４３１は、反転クロック信号（ＣＬＫＢ）が入力されている配線１４１１に接続されている。よって、第１の電極１４３０と第２の電極１４３１は電気的に接続されている。また図示しないが、第１の電極１４３４と第２の電極１４３５も電気的に接続されている。
【０２１７】
なお本実施例では、第１の電極と第２の電極とを、他の配線によって電気的に接続しているが、第１の電極と第２の電極とを直接接続しても良い。ただし、第１の電極と第２の電極とを、配線によって電気的に接続する場合、該配線を他の配線と同時に形成することが可能であるので、マスク数を抑えることができる。
【０２１８】
なお、配線１４１０、１４１１、１４１４及び１４１５を、複数の導電膜を積層して形成することができる。多層配線にして抵抗を下げることで、駆動回路をより高集積化することができる。
【０２１９】
また、本実施例で示したように、各ＴＦＴの第１の電極と第２の電極の接続は、各ＴＦＴごとに行なう必要はなく、回路が有する複数のＴＦＴにおいて、その第１の電極と第２の電極のいずれか一方が互いに接続されている場合、いずれか１つのＴＦＴにおいて第１の電極と第２の電極が接続されていれば良い。
【０２２０】
本実施例は、実施例１または実施例２と自由に組み合わせて実施することが可能である。
（実施例４）
本実施例では、半導体膜の作製方法の例について説明する。
【０２２１】
図１１（Ａ）において、５１００は絶縁表面を有する基板である。図１１（Ａ）において、基板５１００はガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【０２２２】
まず、図１１（Ａ）に示すように、基板５１００上に、第１の電極５１０２ａ、５１０２ｂが形成されている。第１の電極５１０２ａ、５１０２ｂは導電性を有する物質で形成されていれば良い。代表的には、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた一種または複数種からなる合金又は化合物で形成することができる。また何層かの導電性の膜を積層したものを、第１の電極として用いても良い。
【０２２３】
そして、第１の電極５１０２ａ、５１０２ｂを覆って、絶縁表面上に第１の絶縁膜５１０１が形成されている。第１の絶縁膜５１０１は、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等で形成する。代表的な一例は第１の絶縁膜５１０１として、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜を５０〜１００ｎｍ、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜を１００〜１５０ｎｍの厚さに積層形成する、２層構造が採用される。また、第１の絶縁膜５１０１の一層として膜厚１０ｎｍ以下の窒化シリコン膜（ＳｉＮ膜）、或いは第２酸化窒化シリコン膜（ＳｉＮxＯy膜（Ｘ≫Ｙ））を用いることが好ましい。ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、半導体膜と接する第１の絶縁膜を窒化シリコン膜とすることは極めて有効である。また、第１酸化窒化シリコン膜、第２酸化窒化シリコン膜、窒化シリコン膜とを順次積層した３層構造を用いてもよい。
【０２２４】
次いで、第１の絶縁膜上に非晶質構造を有する第１の半導体層５１０３を形成する。第１の半導体層５１０３は、シリコンを主成分とする半導体材料を用いる。代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマＣＶＤ法や減圧ＣＶＤ法、或いはスパッタ法で１０〜１００nmの厚さに形成する。後の結晶化で良質な結晶構造を有する半導体層を得るためには、非晶質構造を有する第１の半導体層５１０３の膜中に含まれる酸素、窒素などの不純物濃度を５×１０18/cm3（二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度）以下に低減させておくと良い。これらの不純物は後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。そのために、高純度の材料ガスを用いることはもとより、反応室内の鏡面処理（電界研磨処理）やオイルフリーの真空排気系を備えた超高真空対応のＣＶＤ装置を用いることが望ましい。
【０２２５】
次いで、非晶質構造を有する第１の半導体層５１０３を結晶化させる技術としてここでは特開平８‐７８３２９号公報記載の技術を用いて結晶化させる。同公報記載の技術は、非晶質シリコン膜（アモルファスシリコン膜とも呼ばれる）に対して結晶化を助長する金属元素を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶構造を有する半導体層を形成するものである。まず、非晶質構造を有する第１の半導体層５１０３の表面に、結晶化を促進する触媒作用のある金属元素（ここでは、ニッケル）を重量換算で１〜１００ppm含む酢酸ニッケル塩溶液をスピナーで塗布してニッケル含有層５１０４を形成する。（図１１（Ｂ））塗布によるニッケル含有層５１０４の形成方法以外の他の手段として、スパッタ法、蒸着法、またはプラズマ処理により、極薄い膜を形成する手段を用いてもよい。また、ここでは、全面に塗布する例を示したが、マスクを形成して選択的にニッケル含有層を形成してもよい。
【０２２６】
次いで、加熱処理を行い、結晶化を行う。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体層の部分でシリサイドが形成され、それを核として結晶化が進行する。こうして、図１１（Ｃ）に示す結晶構造を有する第１の半導体層５１０５が形成される。なお、結晶化後での第１の半導体層５１０５に含まれる酸素濃度は、５×１０18／ｃｍ3以下とすることが望ましい。ここでは、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（５５０℃〜６５０℃で４〜２４時間）を行う。また、強光の照射により結晶化を行う場合は、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能であるが、代表的には、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いる。ランプ光源は、１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１回〜１０回繰り返し、半導体層が瞬間的に６００〜１０００℃程度にまで加熱すればよい。なお、必要であれば、強光を照射する前に非晶質構造を有する第１の半導体層５１０５に含有する水素を放出させる熱処理を行ってもよい。また、熱処理と強光の照射とを同時に行って結晶化を行ってもよい。生産性を考慮すると、結晶化は強光の照射により結晶化を行うことが望ましい。
【０２２７】
このようにして得られる第１の半導体層５１０５には、金属元素（ここではニッケル）が残存している。それは膜中において一様に分布していないにしろ、平均的な濃度とすれば、１×１０19/cm3を越える濃度で残存している。勿論、このような状態でもＴＦＴをはじめ各種半導体素子を形成することが可能であるが、以降に示す方法で当該元素を除去する。
【０２２８】
次いで、結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するために、結晶構造を有する第１の半導体層５１０５に対してレーザー光（第１のレーザー光）を大気または酸素雰囲気で照射する。レーザー光（第１のレーザー光）を照射した場合、表面に凹凸が形成されるとともに薄い酸化膜５１０６が形成される。（図１１（Ｄ））このレーザー光（第１のレーザー光）には波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。また、エキシマレーザー光に代えて紫外光ランプから発する光を用いてもよい。
【０２２９】
さらに、オゾン含有水溶液（代表的にはオゾン水）で酸化膜（ケミカルオキサイドと呼ばれる）を形成して合計１〜１０ｎｍの酸化膜からなるバリア層５１０７を形成し、このバリア層５１０７上に希ガス元素を含む第２の半導体層５１０８を形成する（図１１（Ｅ））。なお、ここでは、結晶構造を有する第１の半導体層５１０５に対してレーザー光を照射した場合に形成される酸化膜５１０６もバリア層の一部と見なしている。このバリア層５１０７は、後の工程で第２の半導体層５１０８のみを選択的に除去する際にエッチングストッパーとして機能する。また、オゾン含有水溶液に代えて、硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。また、他のバリア層５１０７の形成方法としては、酸素雰囲気下の紫外線の照射でオゾンを発生させて前記結晶構造を有する半導体層の表面を酸化して形成してもよい。また、他のバリア層５１０７の形成方法としては、プラズマＣＶＤ法やスパッタ法や蒸着法などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層としても良い。また、他のバリア層５１０７の形成方法としては、クリーンオーブンを用い、２００〜３５０℃程度に加熱して薄い酸化膜を形成しても良い。なお、バリア層５１０７は、上記方法のいずれか一の方法、またはそれらの方法を組み合わせて形成されたものであれば特に限定されないが、後のゲッタリングで第１の半導体層中のニッケルが第２の半導体層に移動可能な膜質または膜厚とすることが必要である。
【０２３０】
ここでは、希ガス元素を含む第２の半導体層５１０８をスパッタ法にて形成し、ゲッタリングサイトを形成する。（図１１（Ｅ））なお、第１の半導体層には希ガス元素が添加されないようにスパッタ条件を適宜調節することが望ましい。希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種または複数種を用いる。中でも安価なガスであるアルゴン（Ａｒ）が好ましい。ここでは希ガス元素を含む雰囲気でシリコンからなるターゲットを用い、第２の半導体層を形成する。膜中に不活性気体である希ガス元素イオンを含有させる意味は二つある。一つはダングリングボンドを形成し半導体層に歪みを与えることであり、他の一つは半導体層の格子間に歪みを与えることである。半導体層の格子間に歪みを与えるにはアルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより原子半径の大きな元素を用いた時に顕著に得られる。また、膜中に希ガス元素を含有させることにより、格子歪だけでなく、不対結合手も形成させてゲッタリング作用に寄与する。
【０２３１】
また、一導電型の不純物元素であるリンを含むターゲットを用いて第２の半導体層を形成した場合、希ガス元素によるゲッタリングに加え、リンのクーロン力を利用してゲッタリングを行うことができる。
【０２３２】
また、ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾向があるため、第２の半導体層５１０８に含まれる酸素濃度は、第１の半導体層に含まれる酸素濃度より高い濃度、例えば５×１０18／ｃｍ3以上とすることが望ましい。
【０２３３】
次いで、加熱処理を行い、第１の半導体層中における金属元素（ニッケル）の濃度を低減、あるいは除去するゲッタリングを行う。（図１１（Ｆ））ゲッタリングを行う加熱処理としては、強光を照射する処理または熱処理を行えばよい。このゲッタリングにより、図１１（Ｆ）中の矢印の方向（即ち、基板側から第２の半導体層表面に向かう方向）に金属元素が移動し、バリア層５１０７で覆われた第１の半導体層５１０５に含まれる金属元素の除去、または金属元素の濃度の低減が行われる。金属元素がゲッタリングの際に移動する距離は、少なくとも第１の半導体層の厚さ程度の距離であればよく、比較的短時間でゲッタリングを完遂することができる。ここでは、ニッケルが第１の半導体層５１０５に偏析しないよう全て第２の半導体層５１０８に移動させ、第１の半導体層５１０５に含まれるニッケルがほとんど存在しない、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下になるように十分ゲッタリングする。
【０２３４】
また、このゲッタリングの加熱処理の条件によっては、ゲッタリングと同時に第１の半導体層の結晶化率を高め、結晶粒内に残される欠陥を補修する、即ち結晶性の改善を行うことができる。
【０２３５】
本明細書において、ゲッタリングとは、被ゲッタリング領域（ここでは第１の半導体層）にある金属元素が熱エネルギーにより放出され、拡散によりゲッタリングサイトに移動することを指している。従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。
【０２３６】
また、このゲッタリングの加熱処理として強光を照射する処理を用いる場合は、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度に半導体層が加熱されるようにする。
【０２３７】
また、熱処理で行う場合は、窒素雰囲気中で４５０〜８００℃、１〜２４時間、例えば５５０℃にて１４時間の熱処理を行えばよい。また、熱処理に加えて強光を照射してもよい。
【０２３８】
次いで、バリア層５１０７をエッチングストッパーとして、５１０６で示した第２の半導体層のみを選択的に除去した後、酸化膜からなるバリア層５１０７を除去する。第２の半導体層のみを選択的にエッチングする方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。また、第２の半導体層を除去した後、バリア層の表面をＴＸＲＦでニッケル濃度を測定したところ、ニッケルが高濃度で検出されるため、バリア層は除去することが望ましく、フッ酸を含むエッチャントにより除去すれば良い。
【０２３９】
次いで、結晶構造を有する第１の半導体層に対してレーザー光（第２のレーザー光）を窒素雰囲気または真空で照射する。レーザー光（第２のレーザー光）を照射した場合、第１のレーザー光の照射により形成された凹凸の高低差（Ｐ―Ｖ値:Peak to Valley、高さの最大値と最小値の差分）が低減、即ち、平坦化される。（図１１（Ｇ））ここで、凹凸のＰ―Ｖ値は、ＡＦＭ（原子間力顕微鏡）により観察すればよい。具体的には、第１のレーザー光の照射により形成された凹凸のＰ―Ｖ値が１０ｎｍ〜３０ｎｍ程度であった表面は、第２のレーザー光の照射により表面における凸凹のＰ―Ｖ値を５ｎｍ以下とすることができ、条件によっては１．５ｎｍ以下にすることができる。このレーザー光（第２のレーザー光）には波長４００nm以下のエキシマレーザー光や、ＹＡＧレーザーの第２高調波、第３高調波を用いる。また、エキシマレーザー光に代えて紫外光ランプから発する光を用いてもよい。
【０２４０】
第２のレーザー光のエネルギー密度は、第１のレーザー光のエネルギー密度より大きくし、好ましくは３０〜６０ｍＪ／ｃｍ2大きくする。ただし、第２のレーザー光のエネルギー密度が第１のレーザー光のエネルギー密度よりも９０ｍＪ／ｃｍ2以上大きいエネルギー密度だと、表面の粗さが増大し、さらに結晶性の低下、或いは微結晶化してしまい、特性が悪化する傾向が見られる。
【０２４１】
なお、第２のレーザー光の照射は、第１のレーザー光のエネルギー密度よりも高いが、照射前後で結晶性はほとんど変化しない。また、粒径などの結晶状態もほとんど変化しない。即ち、この第２のレーザー光の照射では平坦化のみが行われていると思われる。
【０２４２】
結晶構造を有する半導体層が第２のレーザー光の照射により平坦化されたメリットは非常に大きい。例えば、平坦性が向上したことによって、後に形成されるゲート絶縁膜として用いる第２の絶縁膜を薄くすることが可能となり、ＴＦＴの移動度を向上させることができる。また、平坦性が向上したことによって、ＴＦＴを作製した場合、オフ電流を低減することができる。
【０２４３】
また、第２のレーザー光を照射することによって、ゲッタリングサイトを形成する際に第１の半導体層にも添加されてしまった場合、結晶構造を有する半導体層中の希ガス元素を除去または低減する効果も得られる。
【０２４４】
次いで、平坦化された第１の半導体層５１０９を公知のパターニング技術を用いて所望の形状の半導体膜を形成する。
【０２４５】
本実施例は、実施例１〜実施例３と自由に組み合わせて実施することが可能である。
【０２４６】
（実施例５）
本実施例では、本発明の表示装置が有するＴＦＴの一実施例について、図１４を用いて説明する。
【０２４７】
図１４に本実施例のＴＦＴの断面図を示す。図１４に示したＴＦＴは、絶縁表面を有する基板３０００上に、第１の電極３００１と、第１の電極３００１に接する第１の絶縁膜３００２と、第１の絶縁膜３００２に接する半導体膜３００８と、半導体膜３００８に接する第２の絶縁膜３００６と、第２の絶縁膜に接する第２の電極３００７を有している。半導体膜３００８は、チャネル形成領域３００３と、チャネル形成領域３００３に接する第１の不純物領域３００４と、第１の不純物領域３００４に接する第２の不純物領域３００５を有している。
【０２４８】
第１の不純物領域３００４に添加されている一導電型の不純物の濃度は、第２の不純物領域３００５に添加されている一導電型の不純物の濃度よりも低い。
【０２４９】
第１の電極３００１と第２の電極３００７は、チャネル形成領域３００３を間に挟んで重なり合っている。そして、第１の電極３００１と第２の電極３００７には同じ電圧が印加されている。
【０２５０】
本実施例のＴＦＴは、第１の電極３００１のテーパーになっている部分が、第１の不純物領域３００４と重なっている。そして第１の電極３００１は、チャネル形成領域３００３と重なっている部分においてほぼ平坦になっている。上記構成により、第１の電極とチャネル形成領域とが、ほぼ一定の間隔をもって重なり合うことになる。この状態において、第１の電極とチャネル形成領域とが重なっている部分における第１の絶縁膜の膜厚と、第２の電極とチャネル形成領域とが重なっている部分における第２の絶縁膜の膜厚とをほぼ同じにすると、Ｓ値をより小さくすることができる。
【０２５１】
本実施例は、実施例１〜４と自由に組み合わせて実施することが可能である。
【０２５２】
（実施例６）
本実施例では、本発明の表示装置のソース信号線駆動回路の構成例について説明する。
【０２５３】
ソース信号線駆動回路の構成例を図２２に示す。
【０２５４】
ソース信号線駆動回路は、シフトレジスタと、走査方向切り換え回路、ＬＡＴ（Ａ）及びＬＡＴ（Ｂ）によって構成されている。なお、図２２では、シフトレジスタからの出力の１つに対応する、ＬＡＴ（Ａ）の一部２６１２とＬＡＴ（Ｂ）の一部２６１８のみを図示するが、シフトレジスタからの全ての出力に対して、同様の構成のＬＡＴ（Ａ）及びＬＡＴ（Ｂ）が対応する。
【０２５５】
シフトレジスタ２６０１は、クロックドインバータ２６０２と２６０３、インバータ２６０４、ＮＡＮＤ２６０７によって構成されている。シフトレジスタ２６０１には、ソース信号線駆動回路用スタートパルスＳ＿ＳＰが入力され、ソース信号線駆動回路用クロックパルスＳ＿ＣＬＫとその極性が反転した信号であるソース信号線駆動回路用反転クロックパルスＳ＿ＣＬＫＢによって、クロックドインバータ２６０２及び２６０３が導通状態、非導通状態と変化することによって、ＮＡＮＤ２６０７から順に、ＬＡＴ（Ａ）にサンプリングパルスを出力する。
【０２５６】
また、走査方向切り換え回路は、スイッチ２６０５及びスイッチ２６０６によって構成され、シフトレジスタの操作方向を、図面向かって左右に切り換える働きをする。図２２では、左右切り換え信号Ｌ／ＲがＬｏの信号に対応する場合、シフトレジスタは、図面向かって左から右に順にサンプリングパルスを出力する。一方、左右切り換え信号Ｌ／ＲがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０２５７】
各ステージのＬＡＴ（Ａ）２６１３は、クロックドインバータ２６１４、２６１５と、インバータ２６１６、２６１７によって構成されている。
【０２５８】
ここで、各ステージのＬＡＴ（Ａ）とは、１本のソース信号線に入力する映像信号を取り込むＬＡＴ（Ａ）を示すものとする。
【０２５９】
ソース信号線駆動回路が形成されたディスプレイ基板と同一基板上に形成されたメモリより、読み出されたデジタル映像信号はＶＤは、ｐ分割（ｐは自然数）されて入力される。つまり、ｐ本のソース信号線への出力に対応する信号が並列に入力される。サンプリングパルスが、バッファ２６０８〜２６１１を介して、ｐ個のステージのＬＡＴ（Ａ）２６１２のクロックドインバータ２６１４、２６１５に同時に入力されると、ｐ分割された入力信号はｐ個のステージのＬＡＴ（Ａ）２６１２において、それぞれ同時にサンプリングされる。
【０２６０】
ここでは、ｖ本のソース信号線に信号電流を出力するソース信号線駆動回路２６００を例に説明するので、１水平期間あたり、ｖ／ｐ個のサンプリングパルスが順にシフトレジスタより出力される。各サンプリングパルスに応じて、ｐ個のステージのＬＡＴ（Ａ）２６１３は、同時にｐ本のソース信号線への出力に対応するデジタル映像信号をサンプリングする。
【０２６１】
本明細書中では、このようにソース信号線駆動回路に入力するデジタル映像信号を、ｐ相の並列信号に分割し、ｐ個のデジタル映像信号を１つのサンプリングパルスによって同時に取り込む手法を、ｐ分割駆動と呼ぶことにする。
【０２６２】
上記分割駆動を行うことによって、ソース信号線駆動回路のシフトレジスタのサンプリングにマージンを持たせることができる。こうして表示装置の信頼性を向上させることができる。
【０２６３】
各ステージのＬＡＴ（Ａ）２６１３に１水平期間の信号がすべて入力されると、ラッチパルスＬＳ及びその極性が反転した、反転ラッチパルスＬＳＢが入力されて、各ステージのＬＡＴ（Ａ）２６１３に入力された信号を各ステージのＬＡＴ（Ｂ）２６１９へ一斉に出力する。
【０２６４】
なお、ここで各ステージのＬＡＴ（Ｂ）とは、各ステージのＬＡＴ（Ａ）からの信号をそれぞれ入力する、ＬＡＴ（Ｂ）回路のことを示すとする。
【０２６５】
ＬＡＴ（Ｂ）の各ステージ２６１９は、クロックドインバータ２６２０、２６２１及び、インバータ２６２２、２６２３によって構成されている。ＬＡＴ（Ａ）の各ステージ２６１３より出力された信号は、ＬＡＴ（Ｂ）に保持されると同時に、各ソース信号線Ｓ１〜Ｓｘに出力される。
【０２６６】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０２６７】
シフタレジスタ及びＬＡＴ（Ａ）、ＬＡＴ（Ｂ）に入力されるスタートパルスＳ＿ＳＰ、クロックパルスＳ＿ＣＬＫ等は、上記構成のソース信号線駆動回路が形成された基板と同一基板上に形成されたディスプレイコントローラから入力されている。
【０２６８】
なお、本発明の表示装置は、本実施例のソース信号線駆動回路の構成に限らず、公知の構成のソース信号線駆動回路を自由に用いることができる。
【０２６９】
本実施例は、実施例１〜実施例５と自由に組み合わせて実施することが可能である。
【０２７０】
（実施例７）
本実施例では、本発明の表示装置のゲート信号線駆動回路の構成例について説明する。
【０２７１】
ゲート信号線駆動回路は、シフトレジスタ、走査方向切り換え回路等によって構成されている。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０２７２】
シフトレジスタには、スタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ等が入力されて、ゲート信号線選択信号を出力している。
【０２７３】
ゲート信号線駆動回路の構成について、図２３を用いて説明する。
【０２７４】
シフトレジスタ３６０１は、クロックドインバータ３６０２と３６０３、インバータ３６０４、ＮＡＮＤ３６０７によって構成されている。シフトレジスタ２６０１には、スタートパルスＧ＿ＳＰが入力され、クロックパルスＧ＿ＣＬＫとその極性が反転した信号である反転クロックパルスＧ＿ＣＬＫＢによって、クロックドインバータ３６０２及び３６０３が導通状態、非導通状態と変化することによって、ＮＡＮＤ３６０７から順に、サンプリングパルスを出力する。
【０２７５】
また、走査方向切り換え回路は、スイッチ３６０５及びスイッチ３６０６によって構成され、シフトレジスタの操作方向を、図面向かって左右に切り換える働きをする。図２３では、走査方向切り換え信号Ｕ／ＤがＬｏの信号に対応する場合、シフトレジスタは、図面向かって左から右に順に、サンプリングパルスを出力する。一方、走査方向切り換え信号Ｕ／ＤがＨｉの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０２７６】
シフトレジスタから出力されたサンプリングパルスは、ＮＯＲ３６０８に入力され、イネーブル信号ＥＮＢと演算される。この演算は、サンプリングパルスのなまりによって、となり合うゲート信号線が同時に選択される状況を防ぐために行われる。ＮＯＲ３６０８から出力された信号は、バッファ３６０９、３６１０を介して、ゲート信号線Ｇ１〜Ｇｙに出力される。
【０２７７】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０２７８】
シフタレジスタに入力されるスタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ等は、ゲート信号線駆動回路が形成された基板と同じ基板上に形成されたディスプレイコントローラから入力されている。
【０２７９】
なお、本発明の表示装置は、本実施例のゲート信号線駆動回路の構成に限らず、公知の構成のゲート信号線駆動回路を自由に用いることができる。
【０２８０】
本実施例は、実施例１〜実施例６と自由に組み合わせて実施することが可能である。
（実施例８）
本実施例では、表示装置の画素が有するスイッチング用ＴＦＴを作製した例について説明する。
【０２８１】
本実施例の表示装置の画素のスイッチング用ＴＦＴの断面図を図２６に示す。
【０２８２】
図２６（Ａ）において、６６０はスイッチング用ＴＦＴとして機能する、ｎチャネル型ＴＦＴである。スイッチング用ＴＦＴ６６０は、半導体膜６０４と、第１の絶縁膜６０３（６０３ａ及び６０３ｂ）と、第１の電極６０１、第２の絶縁膜６１４と、第２の電極６１５とを有するＴＦＴと、半導体膜６０４と、第１の絶縁膜６０３（６０３ａ及び６０３ｂ）と、第１の電極６０２、第２の絶縁膜６１４と、第２の電極６１６とを有するＴＦＴとが直列に接続されたダブルゲート構造のＴＦＴである。そして、半導体膜６０４は、第１濃度の一導電型不純物領域６０５、６０９、６１３と、第２濃度の一導電型不純物領域６０６、６０８、６１０、６１２と、チャネル形成領域６０７、６１１を有している。
【０２８３】
第１の電極６０１とチャネル形成領域６０７とは、第１の絶縁膜６０３を間に挟んで重なっている。また、第２の電極６１５と、チャネル形成領域６０７とは、第２の絶縁膜６１４を間に挟んで重なっている。第１の電極６０２とチャネル形成領域６１１とは、第１の絶縁膜６０３を間に挟んで重なっている。また、第２の電極６１６と、チャネル形成領域６１１とは、第２の絶縁膜６１４を間に挟んで重なっている。
【０２８４】
第１の電極６０１と６０２とは、電気的に接続されている。
【０２８５】
第２の電極６１５と６１６とは、半導体膜６０４の外側にて電気的に接続されている。
【０２８６】
スイッチング用ＴＦＴ６６０（本実施例の場合ｎチャネル型ＴＦＴ）は、第１の電極６０１、６０２にコモン電圧を印加している。第１の電極６０１、６０２にコモン電圧を印加することで、第２の電極のみの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０２８７】
ここで、さらにオフ電流を抑えた構造のＴＦＴの構成を図２６（Ｂ）に示す。
【０２８８】
図２６（Ａ）における第１の電極６０１及び６０２の代わりに、図２６（Ｂ）では、第１の電極６６６を用いている。また、第２の電極６１５と、第３の電極６１６を有する。
【０２８９】
第１の電極６６６とチャネル形成領域６０７、第１濃度の一導電型不純物領域６０９と、第２濃度の一導電型不純物領域６０８、６１０及びチャネル形成領域６１１とは、第１の絶縁膜６０３を間に挟んで重なっている。また、第２の電極６１５と、チャネル形成領域６０７とは、第２の絶縁膜６１４を間に挟んで重なっている。また、第３の電極６１６と、チャネル形成領域６１１とは、第２の絶縁膜６１４を間に挟んで重なっている。
【０２９０】
ここで、第１の電極６６６と、第１濃度の一導電型不純物領域６０５及び６１３と第２濃度の一導電型不純物領域６０６及び６１２とは、第１の絶縁膜６０３を間に挟んで重ならないようにする。
【０２９１】
そして、第２の電極６１５と、第３の電極６１６とは、半導体膜の外側で、電気的に接続されている。
【０２９２】
ここで、第３の電極６１６は、第２の電極６１５と同時に作製することができる。
【０２９３】
スイッチング用ＴＦＴ６７０（本実施例の場合ｎチャネル型ＴＦＴ）は、第１の電極６６６にコモン電圧を印加している。第１の電極６６６にコモン電圧を印加することで、第２の電極のみの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０２９４】
なお、図２６（Ｃ）に、図２６（Ｂ）で示した構造のＴＦＴを模式的に示した図である。
【０２９５】
ここでは、ｎチャネル型ＴＦＴを例に示したが、ｐチャネル型ＴＦＴに応用することができる。
【０２９６】
本実施例は、実施例１〜実施例７と自由に組み合わせて実施することが可能である。
【０２９７】
（実施例９）
本実施例では、特願２０００−３５９０３２にあるような、１つの画素に、３つのＴＦＴを配置した構成の画素を、本発明の表示装置に用いた例について説明する。
【０２９８】
図２７（Ｂ）に示すように、1つの画素に、スイッチング用ＴＦＴ９０１と、駆動用ＴＦＴ９０２と、リセット用ＴＦＴ９８１の３つのＴＦＴを配置する。
【０２９９】
スイッチング用ＴＦＴ９０１のゲート電極は、ゲート信号線Ｇに接続されている。スイッチング用ＴＦＴ９０１のソース領域もしくはドレイン領域は、一方は、ソース信号線Ｓに接続されている。もう一方は、駆動用ＴＦＴ９０２のゲート電極、保持容量９８８の第１の電極及びリセット用ＴＦＴ９８１のソース領域もしくはドレイン領域に接続されている。リセット用ＴＦＴ９８１のソース領域もしくはドレイン領域で、スイッチング用ＴＦＴ９０１と接続されていない側は、電源供給線Ｖに接続されている。リセット用ＴＦＴ９８１のゲート電極は、リセット用信号線Ｒに接続されている。駆動用ＴＦＴ９０２のソース領域もしくはドレイン領域は、一方は、電源供給線Ｖに接続され、もう一方は、発光素子９８９に接続されている。
【０３００】
この構成の画素の駆動動作について説明する。
【０３０１】
ゲート信号線Ｇが選択され、スイッチング用ＴＦＴ９０１のゲート電極に信号が入力されて、スイッチング用ＴＦＴ９０１がオンの状態となった画素において、ソース信号線Ｓから信号が入力される。入力された信号により、駆動用ＴＦＴ９０２のゲート電圧が変化し、駆動用ＴＦＴ９０２を介して、電源供給線Ｖから電流が供給され、発光素子９８９は発光する。このとき、駆動用ＴＦＴ９０２のゲート電圧は、保持容量９８８に保持されている。
【０３０２】
ここで、保持容量９８８に保持された電圧を放電するため、リセット用ＴＦＴ９８１が設けられている。リセット用信号線Ｒに入力された信号によって、リセット用ＴＦＴ９８１をオンの状態とすることで、保持容量９８８に保持された電圧を放電することができる。
【０３０３】
図２７（Ｂ）で示した構成の画素を実際に作製した例について、図２７（Ａ）にその上面図を示す。
【０３０４】
９０１及び９８１はｎチャネル型ＴＦＴであり、９０２はｐチャネル型ＴＦＴである。また、９０３はソース配線、９０４は電源線、９８２及び９０５はゲート配線、９０６及び９８３はコモン配線である。
【０３０５】
本実施例では電源線９０４と、ゲート配線９０５及び９８２とが、同じ導電膜から同時に形成されている。言いかえると、電源線９０４と、ゲート配線９０５とが同じ層に形成されている。そして隣り合う画素が有するゲート配線９０５どうしは、コモン配線９０６と同じ層に形成された接続配線９０７を介して接続されている。また隣り合う画素が有するゲート配線９８２どうしは、コモン配線９８３と同じ層に形成された接続配線９８４を介して接続されている。
【０３０６】
ゲート配線９０５の一部は、ｎチャネル型ＴＦＴ９０１の第２の電極として機能している。また、コモン配線９０６の一部は、ｎチャネル型ＴＦＴ９０１の第１の電極として機能している。またｎチャネル型ＴＦＴ９０１のソース領域とドレイン領域は、一方はソース配線９０３に、もう一方はソース配線９０３と同じ層に形成された接続配線９０８を介してｐチャネル型ＴＦＴ９０２の第１の電極９０９及び第２の電極９１０に接続されている。
【０３０７】
ｐチャネル型ＴＦＴ９０２のソース領域とドレイン領域は、一方はソース配線９０３と同じ層に形成された接続配線９１２を介して電源線９０４に、もう一方は、ソース配線９０３と同じ層に形成された接続配線９１３を間に介して、画素電極９１４に接続されている。
【０３０８】
ゲート配線９８２の一部は、ｎチャネル型ＴＦＴ９８１の第２の電極として機能している。また、コモン配線９８３の一部は、ｎチャネル型ＴＦＴ９８１の第１の電極として機能している。
【０３０９】
本実施例では、ソース配線と電源線を異なる層に形成したことで、重ね合わせることができ、その結果開口率を上げることができる。なお、本発明はこの構成に限定されず、電源線をソース配線よりも上の層で形成しても良い。また、ソース配線または電源線のいずれか一方を、コモン配線と同じ層に形成しても良い。
【０３１０】
本実施例では、同じ画素内のＴＦＴでも、スイッチング素子として用いるＴＦＴ（本実施例の場合ｎチャネル型ＴＦＴ９０１及び９８１）は、第１の電極にコモン電圧を印加している。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０３１１】
また、スイッチング素子として用いるＴＦＴよりも大きな電流を流すＴＦＴ（本実施例の場合ｐチャネル型ＴＦＴ９０２）は、第１の電極と第２の電極とを電気的に接続している。第１の電極と第２の電極に同じ電圧を印加することで、実質的に半導体膜の膜厚を薄くしたのと同じように空乏層が早く広がるので、サブスレッショルド係数を小さくすることができ、さらに電界効果移動度を向上させることができる。したがって、電極が１つの場合に比べてオン電流を大きくすることができる。よって、この構造のＴＦＴを駆動回路に使用することにより、駆動電圧を低下させることができる。また、オン電流を大きくすることができるので、ＴＦＴのサイズ（特にチャネル幅）を小さくすることができる。そのため集積密度を向上させることができる。
【０３１２】
本実施例は、実施例１〜実施例８と自由に組み合わせて実施することが可能である。
【０３１３】
（実施例１０）
本実施例では、発光素子としてＯＬＥＤ素子を用いた場合の表示装置の封止の方法について、図２４を用いて説明する。
【０３１４】
図２４（Ａ）は、表示装置の上面図であり、図２４（Ｂ）は、図２４（Ａ）のＡ−Ａ’における断面図、図２４（Ｃ）は図２４（Ａ）のＢ−Ｂ’における断面図である。
【０３１５】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂと、メモリ４８００と、メモリコントローラ４８０１とを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂと、メモリ４８００と、メモリコントローラ４８０１との上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂと、メモリ４８００と、メモリコントローラ４８０１とは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０３１６】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂと、メモリ４８００と、メモリコントローラ４８０１とは、複数のＴＦＴを有している。図２４（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる駆動用ＴＦＴ４２０２を図示した。
【０３１７】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、駆動用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には駆動用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０３１８】
駆動ＴＦＴ４２０１及び駆動用ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に駆動用ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０３１９】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機化合物層４２０４が形成される。有機化合物層４２０４は公知の有機材料または無機材料を用いることができる。また、有機材料には低分子系（モノマー系）材料と、高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０３２０】
有機化合物層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機化合物層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０３２１】
有機化合物層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機化合物層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機化合物層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０３２２】
以上のようにして、画素電極（陽極）４２０３、有機化合物層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４３０３が形成されている。保護膜４３０３は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０３２３】
４００５ａは電源供給線に接続された引き回し配線であり、駆動用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０３２４】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０３２５】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０３２６】
また、充填材４１０３としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０３２７】
また充填材４１０３を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
【０３２８】
図２４（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０３２９】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０３３０】
本実施例は、実施例１〜実施例９と自由に組み合わせて実施することが可能である。
【０３３１】
（実施例１１）
本発明では、液晶表示装置の画素構造の構成の一例を説明する。
【０３３２】
図２８に、画素の上面図を示す。
【０３３３】
図２８において、５３１７及び５３８１は、ゲート配線である。ゲート配線５２８１の一部は、ｎチャネル型ＴＦＴ５４０４の第２のゲート電極を形成している。５３８０は、コモン配線である。コモン配線５３８０は、ｎチャネル型ＴＦＴ５４０４の第１のゲート電極を形成している。５３２３は、ソース配線である。ソース配線５３２３は、ｎチャネル型ＴＦＴ５４０４のソースもしくはドレイン領域に接続されている。５３２４は画素電極である。
【０３３４】
本実施例では、スイッチング素子として用いるＴＦＴ（本実施例の場合ｎチャネル型ＴＦＴ５４０４）は、第１の電極にコモン電圧を印加している。第１の電極にコモン電圧を印加することで、電極が１つの場合に比べて閾値のばらつきを抑えることができ、なおかつオフ電流を抑えることができる。
【０３３５】
ここで、スイッチング素子として用いるＴＦＴ（本実施例の場合ｎチャネル型ＴＦＴ５４０４）は、ダブルゲート型のＴＦＴで構成されている。ダブルゲート型のＴＦＴとして、実施例８において、図２６（Ｂ）で示した構造のＴＦＴを用いている。
【０３３６】
本実施例では、液晶素子の画素電極に印加される電圧を制御するスイッチング素子として、ｎチャネル型ＴＦＴを示したが、ｐチャネル型ＴＦＴでも良い。
【０３３７】
（実施例１２）
本実施例では、第１の電極と第２の電極とを電気的に接続した場合の、ＴＦＴの特性について説明する。
【０３３８】
図１２（Ａ）に、本発明の第１の電極と第２の電極とを電気的に接続したＴＦＴの断面図を示す。また比較のため、電極を１つだけ有するＴＦＴの断面図を図１２（Ｂ）に示す。また、図１２（Ａ）、図１２（Ｂ）に示したＴＦＴにおける、シミュレーションによって求めたゲート電圧とドレイン電流の関係を図１３に示す。
【０３３９】
図１２（Ａ）に示したＴＦＴは、絶縁表面を有する基板２８００上に、第１の電極２８０１と、第１の電極２８０１に接する第１の絶縁膜２８０２と、第１の絶縁膜２８０２に接する半導体膜２８０８と、半導体膜２８０８に接する第２の絶縁膜２８０６と、第２の絶縁膜に接する第２の電極２８０７を有している。半導体膜２８０８は、チャネル形成領域２８０３と、チャネル形成領域２８０３に接する第１の不純物領域２８０４と、第１の不純物領域２８０４に接する第２の不純物領域２８０５を有している。
【０３４０】
第１の電極２８０１と第２の電極２８０７は、チャネル形成領域２８０３を間に挟んで重なり合っている。そして、第１の電極２８０１と第２の電極２８０７には同じ電圧が印加されている。
【０３４１】
第１の絶縁膜２８０２及び第２の絶縁膜２８０６は酸化珪素で形成されている。また第１の電極、第２の電極はＡｌで形成されている。チャネル長は７μm、チャネル幅は４μｍ、第１のゲート電極とチャネル形成領域が重なっている部分における第１の絶縁膜の厚さは１１０μm、第２のゲート電極とチャネル形成領域が重なっている部分における第２の絶縁膜の厚さは１１０μmである。またチャネル形成領域の厚さは５０ｎｍであり、チャネル長方向における第１の不純物領域の長さは１．５μmである。
【０３４２】
そして、チャネル形成領域２８０３には１×１０17／ｃｍ3のｐ型を付与する不純物がドープされており、第１の不純物領域には３×１０17／ｃｍ3のｎ型を付与する不純物がドープされており、第２の不純物領域には５×１０19／ｃｍ3のｎ型を付与する不純物がドープされている。
【０３４３】
図１２（Ｂ）に示したＴＦＴは、絶縁表面を有する基板２９００上に、第１の絶縁膜２９０２と、第１の絶縁膜２９０２に接する第２の絶縁膜２９０６と、第２の絶縁膜に接する第２の電極２９０７を有している。半導体膜２９０８は、チャネル形成領域２９０３と、チャネル形成領域２９０３に接する第１の不純物領域２９０４と、第１の不純物領域２９０４に接する第２の不純物領域２９０５を有している。
【０３４４】
第２の電極２９０７は、チャネル形成領域２９０３と重なっている。
【０３４５】
第１の絶縁膜２９０２及び第２の絶縁膜２９０６は酸化珪素で形成されている。また第２の電極はＡｌで形成されている。チャネル長は７μm、チャネル幅は４μｍ、第２のゲート電極とチャネル形成領域が重なっている部分における第２の絶縁膜の厚さは１１０μmである。またチャネル形成領域の厚さは５０ｎｍであり、チャネル長方向における第１の不純物領域の長さは１．５μmである。
【０３４６】
そして、チャネル形成領域２９０３には１×１０17／ｃｍ3のｐ型を付与する不純物がドープされており、第１の不純物領域には３×１０17／ｃｍ3のｎ型を付与する不純物がドープされており、第２の不純物領域には５×１０19／ｃｍ3のｎ型を付与する不純物がドープされている。
【０３４７】
図１３は、横軸がゲート電圧を意味しており、縦軸がドレイン電流を意味している。図１２（Ａ）のＴＦＴのゲート電圧に対するドレイン電流の値を実線で示し、図１２（Ｂ）のＴＦＴのゲート電圧に対するドレイン電流の値を破線で示した。
【０３４８】
図１３から、図１２（Ａ）においてＴＦＴの移動度１３９ｃｍ2／Ｖ・ｓ、Ｓ値０．１１８Ｖ／ｄｅｃが得られた。また、図１２（Ｂ）においてＴＦＴの移動度８６．３ｃｍ2／Ｖ・ｓ、Ｓ値０．１６０Ｖ／ｄｅｃが得られた。このことから、第１の電極と第２の電極を設け、第２つの電極を電気的に接続した場合、電極を１つしか設けない場合に比べて移動度が高くなり、Ｓ値が小さくなる。
【０３４９】
（実施例１３）
本実施例では、本発明の表示装置を利用した電子機器について図２５を用いて説明する。
【０３５０】
図２５（Ａ）に本発明の表示装置を用いた携帯情報端末の模式図を示す。携帯情報端末は、本体２７０１ａ、操作スイッチ２７０１ｂ、電源スイッチ２７０１ｃ、アンテナ２７０１ｄ、表示部２７０１ｅ、外部入力ポート２７０１ｆによって構成されている。本発明の表示装置は、表示部２７０１ｅに用いることができる。
【０３５１】
図２５（Ｂ）に本発明の表示装置を用いたパーソナルコンピュータの模式図を示す。パーソナルコンピュータは、本体２７０２ａ、筐体２７０２ｂ、表示部２７０２ｃ、操作スイッチ２７０２ｄ、電源スイッチ２７０２ｅ、外部入力ポート２７０２ｆによって構成されている。本発明の表示装置は、表示部２７０２ｃに用いることができる。
【０３５２】
図２５（Ｃ）に本発明の表示装置を用いた画像再生装置の模式図を示す。画像再生装置は、本体２７０３ａ、筐体２７０３ｂ、記録媒体２７０３ｃ、表示部２７０３ｄ、音声出力部２７０３ｅ、操作スイッチ２７０３ｆによって構成されている。本発明の表示装置は、表示部２７０３ｄに用いることができる。
【０３５３】
図２５（Ｄ）に本発明の表示装置を用いたテレビの模式図を示す。テレビは、本体２７０４ａ、筐体２７０４ｂ、表示部２７０４ｃ、操作スイッチ２７０４ｄによって構成されている。本発明の表示装置は、表示部２７０４ｃに用いることができる。
【０３５４】
図２５（Ｅ）に本発明の表示装置を用いたヘッドマウントディスプレイの模式図を示す。ヘッドマウントディスプレイは、本体２７０５ａ、モニター部２７０５ｂ、頭部固定バンド２７０５ｃ、表示部２７０５ｄ、光学系２７０５ｅによって構成されている。本発明の表示装置は、表示部２７０５ｄに用いることができる。
【０３５５】
図２５（Ｆ）に本発明の表示装置を用いたビデオカメラの模式図を示す。ビデオカメラは、本体２７０６ａ、筐体２７０６ｂ、接続部２７０６ｃ、受像部２００６ｄ、接眼部２７０６ｅ、バッテリー２７０６ｆ、音声入力部２７０６ｇ、表示部２７０６ｈによって構成されている。本発明の表示装置は、表示部２７０６ｈに用いることができる。
【０３５６】
本発明は、上記応用電子機器に限定されず、様々な電子機器に応用することができる。
【０３５７】
本実施例は、実施例１〜実施例１１と自由に組み合わせて実施することが可能である。
【０３５８】
【発明の効果】
本発明は、メモリ、メモリコントローラ及びディスプレイコントローラ等を画素や駆動回路が形成されたディスプレイ基板と同じ基板上に形成する。これによって、メモリ、メモリコントローラ及びディスプレイコントローラと、ディスプレイの駆動回路等との接続部分の配線容量を大幅に低減することができ、表示装置の消費電力を抑えることができる。
【０３５９】
この際、各回路を構成するＴＦＴの構造を、その駆動動作に応じて選択し形成することによって、信頼性の高い表示装置が得られる。
【０３６０】
【図面の簡単な説明】
【図１】    本発明の表示装置のメモリの構成を示す回路図。
【図２】    本発明の表示装置の作製工程を示す図。
【図３】    本発明の表示装置の作製工程を示す図。
【図４】    本発明の表示装置の作製工程を示す図。
【図５】    本発明の表示装置の作製工程を示す図。
【図６】    本発明の表示装置の作製工程を示す図。
【図７】    表示装置の構成を示す断面図。
【図８】    フリップフロップ回路の構成を示す図。
【図９】    フリップフロップ回路の構成を示す上面図。
【図１０】  フリップフロップ回路の構成を示す断面図。
【図１１】  本発明の表示装置の半導体層の結晶化工程を示す図。
【図１２】  シュミレーションに用いたＴＦＴの構成を示す図。
【図１３】  シュミレーションにより得られたＴＦＴの特性を示す図。
【図１４】  本発明の表示装置のＴＦＴの構造を示す図。
【図１５】  一般的なＴＦＴの回路図と、本発明のＴＦＴの回路図を示す図。
【図１６】  本発明の表示装置のＴＦＴの構造を示す図。
【図１７】  表示装置の構成を示すブロック図。
【図１８】  表示装置の駆動方法を示すタイミングチャートを示す図。
【図１９】  メモリコントローラの構成を示すブロック図。
【図２０】  ディスプレイコントローラの構成を示すブロック図。
【図２１】  従来の表示装置の画素部の構成を示す回路図。
【図２２】  表示装置のソース信号線駆動回路の構成を示す回路図。
【図２３】  表示装置のゲート信号線駆動回路の構成を示す回路図。
【図２４】  本発明の表示装置の外観を示す図。
【図２５】  本発明の表示装置を用いた電子機器を示す図。
【図２６】  本発明の表示装置のスイッチング用ＴＦＴの構造を示す図。
【図２７】  本発明の表示装置の画素の構造を示す図。
【図２８】  本発明の表示装置の画素の構造を示す図。
【図１】
0004731718.tif 000002
【図２】
0004731718.tif 000003
【図３】
0004731718.tif 000004
【図４】
0004731718.tif 000005
【図５】
0004731718.tif 000006
【図６】
0004731718.tif 000007
【図７】
0004731718.tif 000008
【図８】
0004731718.tif 000009
【図９】
0004731718.tif 000010
【図１０】
0004731718.tif 000011
【図１１】
0004731718.tif 000012
【図１２】
0004731718.tif 000013
【図１３】
0004731718.tif 000014
【図１４】
0004731718.tif 000015
【図１５】
0004731718.tif 000016
【図１６】
0004731718.tif 000017
【図１７】
0004731718.tif 000018
【図１８】
0004731718.tif 000019
【図１９】
0004731718.tif 000020
【図２０】
0004731718.tif 000021
【図２１】
0004731718.tif 000022
【図２２】
0004731718.tif 000023
【図２３】
0004731718.tif 000024
【図２４】
0004731718.tif 000025
【図２５】
0004731718.tif 000026
【図２６】
0004731718.tif 000027
【図２７】
0004731718.tif 000028
【図２８】
0004731718.tif 000029