(57)【特許請求の範囲】
【請求項１】
ダブルスタックされたＢＧＡパッケージにおいて、
第１基板と、該第１基板に積層されて第１アクティブ面及び第１バックサイド面を有する第１半導体チップとを含み、前記第１基板の周辺部上に第１外部接続端子を有する下段ＢＧＡパッケージと、
第２基板と、該第２基板に積層されて第２アクティブ面及び第２バックサイド面を有する第２半導体チップとを含み、前記第２基板上に第２外部接続端子を有し、前記第１バックサイド面と前記第２バックサイド面とが相互接着される上段ＢＧＡパッケージと、
前記第１外部接続端子と前記第２外部接続端子とを連結させる柔軟性基板と、を備え、
前記第１半導体チップ、第２半導体チップ、第２基板はほぼ同じ大きさに形成され、
前記第１基板は、前記第１半導体チップ、第２半導体チップ、第２基板より大きく形成されることを特徴とするスタックＢＧＡパッケージ。
【請求項２】
前記スタックＢＧＡパッケージは、
前記第１基板は、主要外部表面及び前記主要外部表面の周辺領域の反対側に小さい周辺外部表面を有し、前記第１外部接続端子が前記小さい周辺外部表面に配列され、
前記第２基板は、前記第２外部接続端子が配列される主要外部表面を有することを特徴とする請求項１に記載のスタックＢＧＡパッケージ。
【請求項３】
前記スタックＢＧＡパッケージは、
前記第１バックサイド面と第２バックサイド面間に接着層が形成されることを特徴とする請求項１に記載のスタックＢＧＡパッケージ。
【請求項４】
前記接着層は、
導電性があって前記第１半導体チップと前記第２半導体チップ間に電気的な連結を提供することを特徴とする請求項３に記載のスタックＢＧＡパッケージ。
【請求項５】
前記スタックＢＧＡパッケージは、
前記第１基板の前記主要外部表面に配列される多数個の第１外部コンタクトをさらに備え、
前記第１外部コンタクトが該当する前記第１外部端子それぞれと電気的に連結されることを特徴とする請求項１に記載のスタックＢＧＡパッケージ。
【請求項６】
前記スタックＢＧＡパッケージは、
前記第１外部コンタクトと前記該当する第１外部端子とを連結させるために前記第１基板の周辺部を通じて形成された多数個の導電性ビアをさらに備えることを特徴とする請求項５に記載のスタックＢＧＡパッケージ。
【請求項７】
前記第１外部コンタクトは、
ソルダーボール、ソルダーバンプ、及びソルダーパターンで構成されるグループから選択されることを特徴とする請求項６に記載のスタックＢＧＡパッケージ。
【請求項８】
前記スタックＢＧＡパッケージは、
前記第１アクティブ表面に配列されたボンディングパッドと前記第１基板上に配列されたボンディング領域間に電気的な連結を提供する多数個の第１ボンディングワイヤと、
前記第２アクティブ表面に配列されたボンディングパッドと前記第２基板上に配列されたボンディング領域間に電気的な連結を提供する多数個の第２ボンディングワイヤと、をさらに備えることを特徴とする請求項５に記載のスタックＢＧＡパッケージ。
【請求項９】
前記スタックＢＧＡパッケージは、
前記第１ボンディングワイヤの上を覆う第１保護層と、
前記第２ボンディングワイヤの上を覆う第２保護層と、をさらに備えることを特徴とする請求項８に記載のスタックＢＧＡパッケージ。
【請求項１０】
前記柔軟性基板は、
前記第１外部端子と第２外部端子間に電気的な連結を提供するワイヤリングパターン層と、
前記ワイヤリングパターン層を絶縁させる柔軟性絶縁層と、を備えることを特徴とする請求項１に記載のスタックＢＧＡパッケージ。
【請求項１１】
請求項５による第１及び第２ダブルスタックされたＢＧＡパッケージを備え、前記第２ダブルスタックされたＢＧＡパッケージが前記第１ダブルスタックされたＢＧＡパッケージの上にスタックされる多重スタックされたＢＧＡパッケージにおいて、
前記第１ダブルスタックされたＢＧＡパッケージの前記第２基板の前記主要外部表面上に提供されるボールランディングパッドと、
前記第２ダブルスタックされたＢＧＡパッケージの前記第１基板の前記主要外部表面上に提供される前記第１外部コンタクトと、を備え、
前記第１外部コンタクトが該当する前記ボールランディングパッドとの電気的な接触のために配列されることを特徴とする多重スタックＢＧＡパッケージ。
【請求項１２】
請求項１による第１及び第２ダブルスタックされたＢＧＡパッケージを備え、前記第２ダブルスタックされたＢＧＡパッケージが前記第１ダブルスタックされたＢＧＡパッケージ上にスタックされる多重スタックされたＢＧＡパッケージにおいて、
前記第２ダブルスタックされたＢＧＡパッケージの前記第１基板の前記主要外部表面上に提供されるボールランディングパッドと、
前記第１ダブルスタックされたＢＧＡパッケージの前記第２基板の前記主要外部表面上に提供される前記第１外部コンタクトと、を備え、
前記第１外部コンタクトが該当する前記ボールランディングパッドとの電気的な接触のために配列されることを特徴とする多重スタックＢＧＡパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造装置に係り、特に単位面積当りの実装効率を高めるスタックされたボールグリッドアレイパッケージに関する。
【背景技術】
【０００２】
半導体技術の発展に伴って半導体素子が高集積化、高性能化されつつある。半導体素子の容量を高める方法のうち１つは、複数個のチップまたはパッケージを積層して１つの製品に具現することである。このような半導体素子の積層技術は個別半導体チップ自体の大きさが大きくなるにつれて半導体素子の実装密度の向上のために要求される。
【０００３】
積層型半導体素子は、パッケージングされていないチップを複数個積層するチップ積層型素子、または組立工程が終わった複数個のパッケージ素子を積層するパッケージ積層型素子に具現しうる。チップ積層型素子は、チップ状態で電気的特性及び全般的な機能のみを簡単にテストしたチップをパッケージングするが、機能及び性能面で不完全なチップをパッケージングすることにより、高コストのパッケージングの後に性能不良で廃棄される問題点がある。パッケージ積層型素子は複数個のパッケージを垂直方向に積み上げて積層するために３次元積層型半導体素子ともいう。
【０００４】
一方、電子素子の小型軽量化の趨勢にともなって半導体チップパッケージが小さくなるにつれて、半導体チップの高集積化と高性能化によるさらに経済的、且つ信頼性の高いパッケージを開発しようとする努力が続いている。このような努力の一部として半導体チップパッケージも様々な形態に展開されているが、最近ではパッケージの外部電気接続手段を格子配列方式にしたボールグリッドアレイ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ；以下、ＢＧＡ）パッケージが主流になっている。このようなＢＧＡパッケージは半導体チップの入出力ピン数の増加に適切に対応し、電気接続部の誘導成分を減らしつつパッケージの大きさを半導体チップレベルの大きさに縮小できるという長所を有する。
【０００５】
図１はパッケージの積層技術をＢＧＡパッケージに適用した従来のスタックされたＢＧＡパッケージを示す図面である。これを参照すれば、下段ＢＧＡパッケージ１１０の上段面にチップ領域外に上段ＢＧＡパッケージ１２０のボール１２２を連結できるランド１１２を形成し、下段ＢＧＡパッケージ１１０と上段ＢＧＡパッケージ１２０とがスタックされた構造をなす。このようなスタックされたＢＧＡパッケージ構造は、パッケージの大きさが半導体チップ１１５及び１２５よりかなり大きくなって既存ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）類のＢＧＡには適用し難い。そして、下段ＢＧＡパッケージ１１０と上段ＢＧＡパッケージ１２０間の間隔を維持させるためにボールサイズが大きくなるという短所を有する。
【０００６】
したがって、半導体チップの大きさほどの大きさを維持しつつスタックされるＢＧＡパッケージの存在が必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、ダブルスタックされたＢＧＡパッケージを提供するところにある。
【０００８】
本発明が解決しようとする他の課題は、多重スタックされたＢＧＡパッケージを提供するところにある。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明のダブルスタックされたＢＧＡパッケージは、その基板上に第１外部接続端子を有する下段ＢＧＡパッケージ、下段ＢＧＡパッケージと裏面同士で接着され、かつその基板上に第２外部接続端子を有する上段ＢＧＡパッケージ、第１外部接続端子と第２外部接続端子とを連結させる柔軟性基板を備え、下段ＢＧＡパッケージは、前記下段ＢＧＡパッケージの上面である基板の下に配列され、かつ基板の貫通ホールを通じて第１外部接続端子と連結されるソルダーボール、及び内部的に第１ワイヤを通じて前記ソルダーボールと連結されるチップを備え、上段ＢＧＡパッケージは内部的に第２ワイヤを通じて基板及び第２外部接続端子と連結されるチップを備える。
【００１０】
望ましくは、柔軟性基板は第１及び第２外部接続端子を連結させる配線パターン層、及び配線パターン層を絶縁させる柔軟性絶縁層でなる。そして、上段ＢＧＡパッケージは基板の下に配列されて第１外部接続端子と連結されるソルダーボールをさらに含む。
【００１１】
前記他の目的を達成するために、本発明のダブルスタックされたＢＧＡパッケージを積層する多重スタックされたＢＧＡパッケージは、下段に配置された第１ダブルスタックされたＢＧＡパッケージ、第１ダブルスタックされたＢＧＡパッケージの上段ＢＧＡパッケージの上面である基板上にその下段ＢＧＡパッケージのソルダーボールが接着される第２ダブルスタックされたＢＧＡパッケージを備える。
【００１２】
さらに望ましくは、第１ダブルスタックされたＢＧＡパッケージの上段ＢＧＡパッケージの上面である基板は、上段ＢＧＡパッケージのチップと連結される接続端子が配列される。
【発明の効果】
【００１３】
本発明によれば、本発明のダブルスタックされたＢＧＡパッケージ及び多重スタックされたＢＧＡパッケージは、全体パッケージの大きさが内蔵されたチップの大きさとほぼ同一でありつつもＢＧＡパッケージをスタックするので、単位面積当りの実装効率が高まる。
【発明を実施するための最良の形態】
【００１４】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００１５】
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同一参照符号は同じ部材を示す。
【００１６】
図２は、本発明の第１実施形態によるダブルＢＧＡパッケージを示す図面である。これを参照すれば、ダブルスタックされたＢＧＡパッケージ２００は、下段ＢＧＡパッケージ２１０と上段ＢＧＡパッケージ２２０とがスタックされた構造であり、下段ＢＧＡパッケージ２１０と上段ＢＧＡパッケージ２２０とは、チップ２１２及び２２２の裏面（バックサイド面ともいう）同士で接着剤で接着されている。一般的に、上下段ＢＧＡパッケージ２１０及び２２０内部に含まれているチップ２１２及び２２２の半導体デバイスが回路的に設けられている側の面である活性面（アクティブ面ともいう）と同一方向を向いている方がパッケージ２１０及び２２０本体の上面になる。
【００１７】
下段ＢＧＡパッケージ２１０は、チップ２１２と基板２１４（第１基板）とがワイヤ２１６を通じて連結される。同様に、上段ＢＧＡパッケージ２２０もチップ２２２と基板２２４（第２基板）とがワイヤ２２６を通じて連結される。チップ２１２及び２２２は、中央配列式パッドで構成されてワイヤ２１６及び２２６が左右に分布する。下段ＢＧＡパッケージ２１０上面の基板２１４にはソルダーボール２１８が形成される。ソルダーボール２１８が形成された基板２１４の主要外部表面の周辺領域の反対面にある周辺外部表面には接続端子２１９が形成される。接続端子２１９は貫通ホールないし導電性ビア２１７及びソルダーボール２１８を通じてワイヤ２１６と電気的に連結される。上段ＢＧＡパッケージ２２０上面の基板２２４の主要外部表面にはワイヤ２２６と電気的に連結される接続端子２２９が形成される。
【００１８】
下段ＢＧＡパッケージ２１０と上段ＢＧＡパッケージ２２０とは、柔軟性基板２３０を使用して相互連結される。柔軟性基板２３０は、柔軟性絶縁層及び配線パターン層（ワイヤリングパターン層）からなり、配線パターン層は、下段ＢＧＡパッケージ２１０の接続端子２１９と上段パッケージ２２０の接続端子２２９とを連結させる接続リードとなる。
【００１９】
本実施形態のダブルスタックされたＢＧＡパッケージ２００は、下段ＢＧＡパッケージ２１０の基板２１４が上段ＢＧＡパッケージ２２０の基板２２４より若干広く形成されている。これは、上段ＢＧＡパッケージ２２０の上面にはソルダーボールが形成されておらず、上段ＢＧＡパッケージ２２０基板２２４はチップ２２２とほぼ同じ大きさで形成され、下段ＢＧＡパッケージ２１０は上面のソルダーボール２１８によって基板２２４がチップ２１２の大きさより大きく形成されるためである。
【００２０】
本実施形態では上段ＢＧＡパッケージ２２０の上面にソルダーボールが形成されていない例を説明しているが、上段ＢＧＡパッケージ２２０の上面にソルダーボールが形成されうることは当業者には明らかである。
【００２１】
図３は、本発明の第２実施形態による多重スタックされたＢＧＡパッケージ３００を示す図面である。これを参照すれば、先に図２で説明したダブルスタックされたＢＧＡパッケージ２００が積層されている。多重スタックされたＢＧＡパッケージ３００下段のダブルスタックされたＢＧＡパッケージ２００は図２のダブルスタックされたＢＧＡパッケージ２００と同一参照符号で示され、上段のダブルスタックされたＢＧＡパッケージ２００ａは図２のダブルスタックされたＢＧＡパッケージ２００の同一部材の参照番号にａ添字を付け加えて示される。
【００２２】
多重スタックされたＢＧＡパッケージ３００は、ソルダーボール２１８、貫通ホール２１７、下段ＢＧＡパッケージ２１０の接続端子２１９、柔軟性基板２３０、そして上段ＢＧＡパッケージ２２０の接続端子２２９を通じて相互連結される下段のダブルスタックされたＢＧＡパッケージ２００のチップ２１２及び２２２が、ソルダーボール２１８ａ、貫通ホール２１７ａ、下段ＢＧＡパッケージ２１０ａの接続端子２１９ａ、柔軟性基板２３０ａ、そして上段ＢＧＡパッケージ２２０ａの接続端子２２９ａを通じて相互連結される上段のダブルスタックされたＢＧＡパッケージ２００ａのチップ２１２ａ及び２２２ａと相互連結される。
【００２３】
図４で説明される多重スタックされたＢＧＡパッケージ４００は、３個のスタックＢＧＡパッケージ２００、２００ａ、２００ｂが図３で説明された方式で順次スタックされている。図４で、上段スタックされたＢＧＡパッケージ２００ａ及び２００ｂは内部ソルダーボールのアレイまたは他の導電性連結構造を通じて下側にスタックされたＢＧＡパッケージ２００と電気的に、且つ機械的に連結されている。スタックされたＢＧＡパッケージの最下段部には、多重スタックされたＢＧＡパッケージを回路ボードまたは他の基板（図示せず）に装着できるように外部ソルダーボールのアレイまたは他の導電性連結構造が配置される。
【００２４】
したがって、本発明の図２のダブルスタックされたＢＧＡパッケージ２００、そして図３及び図４の多重スタックされたＢＧＡパッケージ３００及び４００は、全体パッケージの大きさが内蔵されたチップ２１２、２２２、２１２ａ、２２２ａの大きさとほぼ同一でありつつもＢＧＡパッケージをスタックするので、単位面積当りの実装効率が高まる。
【００２５】
本発明は図面に図示された一実施形態を参考に説明されたが、これは例示にすぎず、当業者であればこれより多様な変形及び均等な他の実施形態が可能であるという点は理解できるであろう。したがって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想により決まらなければならない。
【産業上の利用可能性】
【００２６】
本発明のダブルスタックされたＢＧＡパッケージ及び多重スタックされたＢＧＡパッケージは単位面積当りの実装効率を高めるパッケージに適用される。
【図面の簡単な説明】
【００２７】
【図１】従来のスタックされたＢＧＡパッケージを示す図面である。
【図２】本発明の第１実施形態によるダブルスタックされたＢＧＡパッケージを示す図面である。
【図３】本発明の第２実施形態による多重スタックされたＢＧＡパッケージを示す図面である。
【図４】本発明の第３実施形態による多重スタックされたＢＧＡパッケージを示す図面である。
【符号の説明】
【００２８】
２００    ダブルスタックされたＢＧＡパッケージ
２１０    下段ＢＧＡパッケージ
２１２、２２２    チップ（第１、第２半導体チップ）
２１４    下段ＢＧＡパッケージ上面の基板（第１基板）
２１６、２２６    ワイヤ
２１７    貫通ホール
２１８    ソルダーボール（第１外部コンタクト）
２１９    下段ＢＧＡパッケージの接続端子（第１外部接続端子）
２２０    上段ＢＧＡパッケージ
２２４    上段ＢＧＡパッケージの基板（第２基板）
２２９    上段ＢＧＡパッケージの接続端子（第２外部接続端子）
２３０    柔軟性基板
【図１】
0004731883.tif 000002
【図２】
0004731883.tif 000003
【図３】
0004731883.tif 000004
【図４】
0004731883.tif 000005