(57)【特許請求の範囲】
【請求項１】
第１の基板と、第２の基板と、
前記第１の基板に設けられた複数の画素電極と、
該画素電極に対向して配置された対向電極と、
前記画素電極に映像信号を供給するスイッチング素子と、
前記スイッチング素子に映像信号を供給する映像信号線と、
前記スイッチング素子を制御する走査信号を供給する走査信号線と、
前記スイッチング素子に入力端子が接続したインバータと、
該インバータの出力端子と前記画素電極との間を電気的に接続する第１のスイッチと、
前記画素電極と前記インバータの入力端子との間を電気的に接続する第２のスイッチとを有し、
前記第１のスイッチと前記第２のスイッチそれぞれはｎ型トランジスタとｐ型トランジスタの並列で形成され、
前記スイッチング素子をオン状態として画素電極に映像信号を保持し、
前記スイッチング素子をオフ状態とした後、画素電極に保持した電圧を反転して、
前記映像信号に対して逆極性の信号電圧を形成することを特徴とする表示装置。
【請求項２】
第１の基板と、第２の基板と、
前記第１の基板に設けられた複数の画素電極と、
該画素電極に対向して配置された対向電極と、
前記画素電極に映像信号を供給する第１のスイッチング素子と、
前記第１のスイッチング素子に映像信号を供給する映像信号線と、
前記第１のスイッチング素子を制御する走査信号を供給する走査信号線とを有し、
前記第１のスイッチング素子に接続した信号反転素子と、
該信号反転素子と前記画素電極との間に設けられた第２のスイッチング素子と、
前記画素電極と前記信号反転素子との間に設けられた第３のスイッチング素子とを有し、
前記第２のスイッチング素子と前記第３のスイッチング素子それぞれはｎ型トランジスタとｐ型トランジスタの並列で形成され、
前記第１のスイッチング素子をオン状態として画素電極に映像信号を保持し、
前記第１のスイッチング素子をオフ状態とした後、画素電極の電圧を前記第３のスイッチング素子を介して前記信号反転素子に供給して、
前記映像信号に対して逆極性の信号電圧を形成することを特徴とする表示装置。
【請求項３】
第１の基板と、第２の基板と、
前記第１の基板に設けられた複数の画素電極と、
該画素電極に対向して配置された対向電極と、
前記画素電極に映像信号を供給する第１のスイッチング素子と、
前記第１のスイッチング素子に映像信号を供給する映像信号線と、
前記第１のスイッチング素子を制御する走査信号を供給する走査信号線と、
前記第１のスイッチング素子に接続したインバータと、
該インバータと前記画素電極との間に設けられた第１のアナログスイッチと、
前記画素電極と前記インバータとの間に設けられた第２のアナログスイッチとを有し、
前記第１のアナログスイッチと前記第２のアナログスイッチそれぞれはｎ型トランジスタとｐ型トランジスタの並列で形成され、
前記第１のスイッチング素子をオン状態として画素電極に映像信号を保持し、
前記第１のスイッチング素子をオフ状態とした後、画素電極の電圧を前記第２のアナログスイッチをオン状態とし、前記第１のアナログスイッチをオフ状態として、画素電極の電圧を前記インバータに供給して、
前記画素電極に保持された電圧に対して反転した電圧を形成することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリックス型の表示装置に関するが、特に高開口率で高精細な画素メモリ方式の表示を可能とした表示装置に好適なものである。
【背景技術】
【０００２】
画素部にスイッチング素子を備えた、ＴＦＴ（Thin Film Transistor）方式の液晶表示装置は、パソコン等の表示装置として広く使用されている。また、ＴＦＴ方式の表示装置は、携帯電話機等の携帯用端末装置の表示装置にも利用されている。携帯用端末装置に用いられる表示装置は、従来の液晶表示装置に比べて、さらに小型で、低消費電力な性能を要求されている。
【０００３】
表示装置の電源にバッテリー等を用いる場合、その表示に伴う消費電力の低減化が必要になる。そのために、従来より液晶表示装置の各画素にメモリ機能を持たせようというアイデアが提案されている。
【０００４】
特許文献１には、映像信号を保持する２対のトランジスタと、画素電極に接続された容量の記載があり、データの書込み状態を容量に蓄積された電荷を利用して制御している。
【０００５】
【特許文献１】特開２００３−３０２９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
他方、表示装置は透過開口率を高くすることが要求されている。さらに、メモリ動作をより安定させ確実にするとともに、構成部品の数を低減することも要求されている。
【０００７】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、小型の表示装置において、最適な駆動回路を実現する技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１０】
同一基板上に画素電極と、画素電極に映像信号を供給するスイッチング素子と、
スイッチング素子に映像信号を供給する駆動回路と、走査信号を出力する駆動回路と、画素部に設けられたメモリ回路とを有し。
【００１１】
メモリ回路は液晶容量に保持された電圧を用いて逆極性の電圧を生成する。
【発明の効果】
【００１２】
画素メモリの回路規模を低減でき、画素レイアウトにおける省スペース化が図れる。アナログ信号表示とメモリ表示の併用が実現でき、画素メモリの回路規模が低減できることから、２ビット以上の多色画素メモリの実現も可能である。
【発明を実施するための最良の形態】
【００１３】
液晶表示装置に画素電極を設け、該画素電極に映像信号を供給する第１のスイッチング素子と、第１のスイッチング素子に映像信号を供給する映像信号線と、第１のスイッチング素子を制御する走査信号を供給する走査信号線と、第１のスイッチング素子に接続したインバータと、該インバータと画素電極との間に設けられた第１のアナログスイッチと、画素電極とインバータとの間に設けられた第２のアナログスイッチとを設け、
第１のスイッチング素子をオン状態として画素電極に映像信号を保持し、第１のスイッチング素子をオフ状態とした後、第２のアナログスイッチをオン状態とし、第１のアナログスイッチをオフ状態として、画素電極の電圧をインバータに供給して、画素電極に保持された電圧に対して反転した電圧を形成し、画素内に保持された電圧を用いて液晶表示装置の交流化駆動を行う。
【実施例１】
【００１４】
以下、図面を参照して本発明の実施例を詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１５】
図１は、本発明の実施例の液晶表示装置の基本構成を示すブロック図である。同図に示すように、液晶表示装置１００は、液晶表示パネル１と、制御回路３とから構成される。
【００１６】
液晶表示パネル１は、透明なガラス、またはプラスチック等の絶縁基板や、半導体基板からなる素子基板２を備えている。素子基板２には、マトリクス状に画素８が配置され表示領域９が形成されている。（図１では図が複雑になることを避け、１個の画素を記載し他は省略している。）画素８には画素電極１１、スイッチング素子１０、メモリ素子４０が設けられる。
【００１７】
表示領域９の周辺には、素子基板２の端辺に沿って駆動回路部５が形成されている。駆動回路部５は素子基板２にスイッチング素子１０と同様の工程で形成される。
【００１８】
駆動回路部５からは走査信号線２０が表示領域に伸びていて、走査信号線２０はスイッチング素子１０の制御端子と電気的に接続している。そして駆動回路部５は、走査信号線２０にスイッチング素子１０をオン・オフする制御信号（走査信号とも呼ぶ）を出力する。
【００１９】
また、駆動回路部５からは映像信号線２５が表示領域９に伸びており、映像信号線２５はスイッチング素子１０の入力端子に接続している。映像信号線２５には駆動回路部５から、映像信号が出力し、走査信号によりオン状態となったスイッチング素子１０を介して、映像信号が画素電極１１に書き込まれる。
【００２０】
液晶表示パネル１には、フレキシブル基板３０が接続しており、フレキシブル基板３０には制御回路３が搭載されている。制御回路３は駆動回路部５に設けられた駆動回路を制御する機能を有しており、液晶表示パネル１にフレキシブル基板３０を介して制御信号及び、映像信号等を供給する。
【００２１】
フレキシブル基板３０には表示用配線３１が設けられており、入力端子３５を介して表示パネル１に電気的に接続している。表示用配線３１を介して制御回路３から表示パネル１を制御する信号が供給される。
【００２２】
次に、図２を用いて画素８に用いられるスイッチング素子１０とメモリ素子４０について説明する。携帯電話機等の小型携帯機器では、電源として電池の利用が一般的である。そのため、表示装置も省電力であることが望まれている。
【００２３】
図２は画素毎のスイッチング素子１０とメモリ素子４０を示した概略ブロック図である。図２において符号２６は１ビットのデータを保持するデータ保持素子ＳＲＡＭである。画素８は図１に示した駆動回路部５から階調アナログ電圧が供給される。画素８はスイッチング素子１０を介して階調アナログ電圧を画素電極１１に印加するサンプリング機能と、１ビットデータをデータ保持素子ＳＲＡＭに格納し、格納した１ビットのデータに応じた電圧を画素電極１１に出力するメモリ素子４０からなっている。
【００２４】
メモリ素子４０を有すると、データ保持素子ＳＲＡＭに保持されたデータを用いて表示を行うことができ、例えば携帯電話の待ち受け画面のように、同じ画像を連続して表示する場合には、表示データを繰り返し転送して、画像を書き直す必要がなく、保持したデータをもとに交流化駆動のために交番電圧Φ、Φバーを画素電極１１に書き込むことで表示が行え、データ転送等の電力をセーブすることができる。
【００２５】
次に、図３に本発明の単位画素メモリの回路構成を示す。図中符号１０はスイッチング素子で１１は画素電極である。画素電極に対向配置された対向電極１２には、信号電圧のハイレベルとロウレベルを周期的に繰り返すクロックパルスΦｃｏｍが印加されている。
【００２６】
スイッチング素子１０は走査信号線２０の走査信号ΦＧによりオン・オフが制御される。図３ではスイッチング素子１０をｎ型トランジスタで示したので、走査信号ΦＧがハイレベルで導通状態となり、ロウレベルで高抵抗状態となる。スイッチング素子１０がオン状態となると映像信号線２５を介して伝送された映像信号がノードＮ１に伝達される。
【００２７】
図３では、スイッチング素子１０から画素電極１１に映像信号が伝達される経路が２つあり、一つはノードＮ１を経てＣＭＯＳトランジスタ（ＭＴＰ２、ＭＴＮ２）で構成されるインバータ回路１６に入力し、ノードＮ２、アナログスイッチ１７を介してノードＮ３、画素電極１１に接続する。他方はノードＮ１からアナログスイッチ１８を介してノードＮ３、画素電極１１に接続している。
【００２８】
ＣＭＯＳトランジスタで構成されるインバータ回路１６には電源としてハイレベル電圧ＶＨとロウレベル電圧ＶＬが入力している。インバータ回路１６は入力信号と逆極性の電圧を出力するが、例えばノードＮ１にロウレベルの信号が入力した場合、ノードＮ２にはハイレベル電圧ＶＨが供給されることになる。
【００２９】
ノードＮ２とノードＮ３の間には制御パルスΦＳＬＣ１、ΦＳＬＣ２によりオン・オフが制御されるアナログスイッチ１７が設けられ、ノードＮ３とノードＮ１との間には、同じく制御パルスΦＳＬＣ１、ΦＳＬＣ２によりオン・オフが制御されるアナログスイッチ１８が設けられている。
【００３０】
アナログスイッチ１７はｎ型トランジスタＭＴＮ３とｐ型トランジスタＭＴＰ３とで構成され、アナログスイッチ１８はｎ型トランジスタＭＴＮ４とｐ型トランジスタＭＴＰ４とで構成され、制御パルスΦＳＬＣ１、ΦＳＬＣ２によりオン状態となった場合には、低抵抗となり双方向に信号を伝達可能である。アナログスイッチ１８を例にとると、オン状態の場合には、ノードＮ１とノードＮ３の電圧によって、ノードＮ１からノードＮ３に信号が伝達することもノードＮ３からノードＮ１に信号が伝達することも可能である。
【００３１】
各画素の白表示、黒表示は、画素電極１１に接続したノードＮ３の電圧が、対向電極１２に印加されたクロックパルスΦｃｏｍの電圧と同じであるか逆であるかにより決まる。ノーマリブラックモードの場合は、ノードＮ３の電圧がクロックパルスΦｃｏｍと同じならば黒表示、ノードＮ３の電圧がクロックパルスΦｃｏｍと逆極性であるならば白表示となる。
【００３２】
なお、ノーマリホワイトモードの場合では逆になるが、本実施例ではノーマリブラックモードを前提に説明する。また、本実施例では、対向電極１２には１画面（１フレーム）毎に極性が反転するクロックパルスを印加する所謂コモン交流化方式を例に説明するが、対向電極１２に一定の電圧が印加される場合でも同様に適用可能である。
【００３３】
以下、図３に示す回路の動作を図４に示すタイミングチャートを用いて説明する。まず、図４に示す時刻ｔ３以前ではノードＮ３の電圧がロウレベルで、クロックパルスΦｃｏｍがハイレベルの場合は、画素電極１１の電圧がロウレベルで対向電極１２の電圧がハイレベルであり、画素電極１１と対向電極１２とが逆極性なので、白表示となる。
【００３４】
時刻ｔ３でパルスΦＳＬＣ１がロウレベルからハイレベルに変化し、パルスΦＳＬＣ２がハイレベルからロウレベルに変化すると、図３のノードＮ２とノードＮ３の間のアナログスイッチ１７がオフ状態になり、ノードＮ３とノードＮ１間のアナログスイッチ１８がオン状態になる。画素電極１１と対向電極１２との間の液晶容量をノードＮ１の容量より十分大きく設計することは可能で、その場合は時刻ｔ３のタイミングで、ノードＮ１の電位はノードＮ３と同様のロウレベルに変わる。この時ノードＮ２はロウレベルからハイレベルに変わる。
【００３５】
時刻ｔ４でパルスΦＳＬＣ１がハイレベルからロウレベルに変化し、パルスΦＳＬＣ２がハイレベルからロウレベルに変化すると、図３に示すノードＮ２とノードＮ３間のアナログスイッチ１７がオン状態になり、ノードＮ３とノードＮ１との間に設けられたアナログスイッチ１８がオフ状態になる。インバータ１６を介してノードＮ３はノードＮ２同様にハイレベルになる。
【００３６】
時刻ｔ４以前でパルスΦｃｏｍはハイレベルからロウレベルに変わっているので、前述したように、ノードＮ３の電位はパルスΦｃｏｍと逆極性の電位となり、白表示が継続される。
【００３７】
時刻ｔ５で、走査信号線２０がロウレベルからハイレベルに変わりスイッチング素子１０がオン状態になる。この時のデジタル信号によりドレイン線がハイレベル（パルスΦｃｏｍと同極性で黒表示）であったとする。ノードＮ１はロウレベルからハイレベルに変化する。インバータ１２の出力はロウレベルになるので、ノードＮ２とノードＮ３はロウレベルになる。この時パルスΦｃｏｍはロウレベルなので、液晶容量にかかる電界は０Ｖになり黒表示に変化する。
【００３８】
時刻ｔ７でパルスΦＳＬＣ１がロウレベルからハイレベルに変化し、パルスΦＳＬＣ２がハイレベルからロウレベルに変化すると、ノードＮ２とノードＮ３間のアナログスイッチ１７がオフ状態になり、ノードＮ３とノードＮ１との間のアナログスイッチ１８がオン状態になる。時刻ｔ７のタイミングでノードＮ１の電位はノードＮ３と同様のロウレベルに変わる。この時ノードＮ２はロウレベルからハイレベルにかわる。
【００３９】
時刻ｔ８でパルスΦＳＬＣ１がハイレベルからロウレベルに変化し、パルスΦＳＬＣ２がロウレベルからハイレベルに変化すると、ノードＮ２とノードＮ３との間のアナログスイッチ１７がオン状態になり、ノードＮ３とノードＮ１との間のアナログスイッチ１８がオフ状態になる。インバータ１６を介してノードＮ３はノードＮ２同様ハイレベルになる。
【００４０】
時刻ｔ８以前でパルスΦｃｏｍはロウレベルからハイレベルに変わっているので、前述したように、ノードＮ３の電位はパルスΦｃｏｍの電位と同極性の電位であるから、黒表示が継続されかつ液晶駆動のための電圧反転方式も利用可能になった。
【００４１】
時刻ｔ９でパルスΦＳＬＣ１がロウレベルからハイレベルに変化し、パルスΦＳＬＣ２がロウレベルからハイレベルに変化すると、ノードＮ２とノードＮ３間のアナログスイッチ１７がＯＦＦ状態となり、ノードＮ３とノードＮ１との間のアナログスイッチ１８がＯＮ状態となる。時刻ｔ９のタイミングでノードＮ１の電位はノードＮ３と同様のハイレベルに変わる。この時ノードＮ２はハイレベルからロウレベルに変わる。
【００４２】
時刻ｔ１０でパルスΦＳＬＣ１がハイレベルからロウレベルに変化し、パルスΦＳＬＣ２がロウレベルからハイレベルに変化すると、ノードＮ２とノードＮ３との間のアナログスイッチ１７がＯＮ状態となり、ノードＮ３とノードＮ１との間のアナログスイッチ１８がＯＦＦ状態となる。またインバータ１６を介してノードＮ３はノードＮ２同様にロウレベルになる。
【００４３】
時刻ｔ１０以前では、パルスΦｃｏｍはハイレベルからロウレベルに変わるので、前述の結果ノードＮ３の電位はパルスΦｃｏｍと同極性の電位であるから、黒表示が継続され、かつ交流化駆動も行うことができた。
【００４４】
以降、新たに信号が書き換えられなければ、上記各状態の変化が繰り返され、交流化駆動も行いながら、メモリ状態を維持、表示も可能である。
【００４５】
図５にアナログ信号表示の場合のタイミングチャートを示す。アナログ信号表示の場合には、メモリ動作用の電源であるハイレベル電圧ＶＨとロウレベル電圧ＶＬは同電位にしておく。これはインバータ１６のゲート電圧であるノードＮ１がどのような電圧になっても、インバータ１６に貫通電流が流れないようにするためである。ハイレベル電圧ＶＨとロウレベル電圧ＶＬとが同電位であれば、電圧は任意であるが、本実施例ではロウレベルに固定している。
【００４６】
制御パルスΦＳＬＣ１はハイレベル、ΦＳＬＣ２はロウレベルに固定する。すなわち、ノードＮ２とノードＮ３の間は遮断し、ノードＮ１とノードＮ３の間は接続状態とする。図５の時刻ｔ１で走査信号ΦＧがロウレベルからハイレベルに変化すると、画素トランジスタであるスイッチング素子１０がオン状態となり、ノードＮ１とノードＮ３は映像信号線２５からアナログ電圧が供給される。これにより、通常の表示動作同様に画素電極１１にアナログ電圧を供給可能である。
【実施例２】
【００４７】
図６は、図３に示したアナログスイッチ１７をｎ型トランジスタＭＴＮ３で構成し、アナログスイッチ１８をｎ型トランジスタＭＴＮ４で構成したものである。図４、図５に示した駆動方法で、メモリ動作及びアナログ信号表示が可能である。
【００４８】
図６に示した回路では、アナログスイッチ１７、１８のｎ型トランジスタとｐ型トランジスタとの間をつなぐコンタクト部を形成する必要が無くなるため、画素部のレイアウト面積を縮小できる。
【００４９】
なお、メモリ動作時に制御パルスΦＳＬＣ１とΦＳＬＣ２は図４に示すタイミングでも動作可能であるが、図７に示すように、制御パルスΦＳＬＣ２をロウレベルにしてから制御パルスΦＳＬＣ１をハイレベルにして、アナログスイッチ１７と１８が同時にオン状態となる可能性を排除するタイミングで駆動した方がより好ましい。この時、制御パルスΦＳＬＣ１とΦＳＬＣ２のハイレベルをハイレベル電圧ＶＨに各ｎ型トランジスタＭＴＮ３とＭＴＮ４のしきい値Ｖｔｈ分増加した電圧であるＶＨ＋Ｖｔｈ以上にすることで、しきい値による電圧の減少を抑えて動作することが可能となる。
【実施例３】
【００５０】
図８は、図３に示したアナログスイッチ１７をｐ型トランジスタＭＴＰ３で構成し、アナログスイッチ１８をｐ型トランジスタＭＴＰ４で構成したものである。図４、図５に示した駆動方法で、メモリ動作及びアナログ信号表示が可能である。
【００５１】
図８に示した回路も、アナログスイッチ１７、１８のｎ型トランジスタとｐ型トランジスタとの間をつなぐコンタクト部を形成する必要が無くなるため、画素部のレイアウト面積を縮小できる。
【００５２】
なお、メモリ動作時に制御パルスΦＳＬＣ１とΦＳＬＣ２は図４に示すタイミングでも動作可能であるが、図９に示すように、制御パルスΦＳＬＣ１をハイレベルにしてから制御パルスΦＳＬＣ２をロウレベルにして、アナログスイッチ１７と１８が同時にオン状態となる可能性を排除するタイミングで駆動した方がより好ましい。この時、制御パルスΦＳＬＣ１とΦＳＬＣ２のロウレベルをロウレベル電圧ＶＬに各ｐ型トランジスタＭＴＰ３とＭＴＰ４のしきい値Ｖｔｈ分差し引いたした電圧であるＶＨ−Ｖｔｈ以上にすることで、しきい値による電圧の減少を抑えて動作することが可能となる。
【実施例４】
【００５３】
図１０は、図３に示したアナログスイッチ１７をｎ型トランジスタＭＴＮ３で構成し、アナログスイッチ１８をｐ型トランジスタＭＴＰ４で構成したものである。図４、図５に示した駆動方法で、メモリ動作及びアナログ信号表示が可能である。
【００５４】
図１０に示した回路も、アナログスイッチ１７、１８のｎ型トランジスタとｐ型トランジスタとの間をつなぐコンタクト部を形成する必要が無くなるため、画素部のレイアウト面積を縮小できる。さらには、制御パルスΦＳＬＣ２またはΦＳＬＣ１でアナログスイッチ１７と１８を制御することが可能であり、制御パルス用の信号線を１本にすることで、レイアウト上のメリットを有している。
【００５５】
なお、メモリ動作時に制御パルスΦＳＬＣ１とΦＳＬＣ２は図４に示すタイミングでも動作可能であるが、図１１に示すように、制御パルスΦＳＬＣ２のみで動作可能である。
【実施例５】
【００５６】
図１２は、１画素中に画素電極１１を２枚形成し、画素電極１１−２を画素電極１１−１の約２倍の面積に形成したものである。１画素中には画素電極１１−１用のスイッチング素子１０−１と、インバータ１６−１とアナログスイッチ１７−１、１８−１が設けられ、画素電極１１−２用のスイッチング素子１０−２と、インバータ１６−２とアナログスイッチ１７−２、１８−２が設けられている。
【００５７】
映像信号線２５−１と２５−２が設けられており、各画素電極１１−１と１１−２にメモリ動作用の信号が供給される。なお、メモリ動作用の信号を時間で分けて供給する場合には、映像信号線２５とスイッチング素子１０は各画素に一つとすることも可能である。
【００５８】
図１３に画素電極１１−１と、画素電極１１−１に対して面積が約２倍の画素電極１１−２を設けた液晶表示パネルの概略平面図を示す。図１３では１画素に画素電極が２枚の場合を示しているが、画素電極１１−１に対して面積が約４倍の画素電極を設け、１画素に３枚としたり、さらに増やすことも可能であり、約８倍の面積の画素電極を設けて１画素に４枚とすることも可能である。
【００５９】
図１２に示した回路も、図４、図５に示した駆動方法で、メモリ動作及びアナログ信号表示が可能である。画素電極１１−１、１１−２共に黒表示とすることで階調０を表示し、画素電極１１―１を白表示とし、画素電極１１−２を黒表示として階調１を表示し、画素電極１１―１を黒表示とし、画素電極１１−２を白表示として階調２を表示し、画素電極１１―１を白表示とし、画素電極１１−２を白表示として階調３を表示することが可能となる。
【００６０】
本実施例によれば、２ビットの階調データを画素メモリに保持し、映像信号線２５により書き換えることなく、交流化駆動することが可能である。また、画素メモリに必要なレイアウト面積も小さく抑えることができ、多ビットの画素メモリでありながら高開口率を得ることができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例の液晶表示装置を示す概略ブロック図である。
【図２】本発明の実施例の画素メモリを示す概略ブロック図である。
【図３】本発明の実施例の液晶表示装置に用いられる画素メモリを示す概略図である。
【図４】本発明の実施例の動作を示すタイミングチャートである。
【図５】本発明の実施例の動作を示すタイミングチャートである。
【図６】本発明の実施例の液晶表示装置に用いられる画素メモリを示す概略図である。
【図７】本発明の実施例の動作を示すタイミングチャートである。
【図８】本発明の実施例の液晶表示装置に用いられる画素メモリを示す概略図である。
【図９】本発明の実施例の動作を示すタイミングチャートである。
【図１０】本発明の実施例の液晶表示装置に用いられる画素メモリを示す概略図である。
【図１１】本発明の実施例の動作を示すタイミングチャートである。
【図１２】本発明の実施例の液晶表示装置に用いられる画素メモリを示す概略図である。
【図１３】本発明の実施例の液晶表示装置を示す概略ブロック図である。
【符号の説明】
【００６２】
１…液晶表示パネル、２…表示領域、３…コントローラ、５…駆動回路、８…画素部、１０…スイッチング素子（薄膜トランジスタ）、１１…画素電極、１２…対向電極、１６…インバータ、１７…アナログスイッチ、１８…アナログスイッチ、２０…走査信号線、２５…映像信号線、３０…フレキシブルプリント基板、１００…表示装置。
【図１】
0004731239.tif 000002
【図２】
0004731239.tif 000003
【図３】
0004731239.tif 000004
【図４】
0004731239.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0004731239.tif 000013
【図１３】
0004731239.tif 000014