(57)【特許請求の範囲】
【請求項１】
信号を入出力するポート群に属する複数のポートのうち少なくとも一部が外部で接続され同一の論理レベルの信号が出力される入出力装置において、
前記ポート群から選択される一つの基準ポートと、
前記ポート群のうち前記基準ポート以外から選択される対象ポートと、
前記信号の出力に先立って前記基準ポートおよび前記対象ポートの入出力端子間が導通することを検知する導通検知部と、
を備えることを特徴とする入出力装置。
【請求項２】
請求項１に記載の入出力装置であって、
前記導通検知部は、
前記基準ポートに検知のための信号を出力する検知信号発生部と、
前記検知信号発生部が発生する信号の論理レベル、および、前記対象ポートに入力される信号の論理レベルを比較する比較部と、
を含む
ことを特徴とする入出力装置。
【請求項３】
請求項２に記載の入出力装置であって、
前記検知信号発生部は、相異なる論理レベルを出力し、
前記比較部は、それぞれの論理レベルについて比較を行なう
ことを特徴とする入出力装置。
【請求項４】
請求項１に記載の入出力装置であって、
前記基準ポートは、
通常動作において、第１振幅を論理出力レベルとする第１出力バッファと、
導通検知動作において、前記第１振幅よりも小さい第２振幅を出力とする第２出力バッファと、
を含み、
前記対象ポートは、
通常動作において、前記第１振幅を論理入力レベルとする第１入力バッファと、
導通検知動作において、前記第２振幅を論理入力レベルとする第２入力バッファと、
を含み、
前記導通検知部は、
前記第２出力バッファに検知のための信号を出力する検知信号発生部と、
前記検知信号発生部が発生する信号の論理レベル、および、前記第２入力バッファから入力される信号の論理レベルを比較する比較部と、
を含む
ことを特徴とする入出力装置。
【請求項５】
請求項１に記載の入出力装置であって、
前記基準ポートは、
第１電位および入出力端子の間に設けられ、検知動作において導通される第１スイッチを含み、
前記対象ポートは、
前記第１電位とは反対極性の第２電位および入出力端子の間に設けられ、検知動作において導通される第２スイッチを含み、
前記導通検知部は、
前記第２スイッチの両端の電圧を、所定の閾値電圧と比較する閾値電圧比較部を含むことを特徴とする入出力装置。
【請求項６】
請求項５に記載の入出力装置であって、
前記比較部は、
前記第２スイッチの両端の電圧を検知するＡ／Ｄコンバータと、
前記Ａ／Ｄコンバータから出力されるデジタル値を前記閾値電圧のデジタル値と比較するデジタル比較部と、
を含む
ことを特徴とする入出力装置。
【請求項７】
請求項１に記載の入出力装置であって、
前記基準ポートおよび前記対象ポートが導通することを検知した場合には、前記基準ポートおよび前記対象ポートの入出力端子に互いに同一の信号を与える出力ポート制御部をさらに備える
ことを特徴とする入出力装置。
【請求項８】
請求項１に記載の入出力装置であって、
前記ポート制御部は、
前記基準ポートおよび前記対象ポートの選択に対応するアドレスに導通検知部からの検知結果が格納される検知結果レジスタと、
前記検知結果レジスタに格納される内容が導通を検知したことを示す場合には、前記対象ポートの出力を前記基準ポートの出力と同一の出力に切り換える第１ポート選択部と、
を含む
ことを特徴とする入出力装置。
【請求項９】
請求項１に記載の入出力装置であって、
前記基準ポートおよび前記対象ポートを選択する選択制御信号を出力する導通検知ポート制御部と、
前記選択制御信号に応じて、前記基準ポートおよび前記対象ポートを選択する第２ポート選択部と、
を備えることを特徴とする入出力装置。
【請求項１０】
信号を入出力するポート群に属する複数のポートのうち少なくとも一部が外部で接続され同一の論理レベルの信号が出力される入出力装置の制御方法において、
前記ポート群から一つの基準ポートを選択するステップと、
前記ポート群のうち前記基準ポート以外から対象ポートを選択するステップと、
前記信号の出力に先立って前記基準ポートおよび前記対象ポートの間が導通することを検知するステップと、
を備えることを特徴とする入出力装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機器の内外部の信号の入出力を行なう入出力装置に関し、特に半導体装置における入出力ポートに関するものである。
【背景技術】
【０００２】
半導体装置では、モータなど大電流を必要とする機器を直接駆動する場合において、複数の入出力ポートを同一の論理レベルで変化する信号で駆動し、それらの入出力装置を外部で互いに導通して大電流を取り出す技術が利用されている。それぞれの入出力装置における入出力の設定がプログラム可能であり、複数の入出力装置が外部で導通される場合に、プログラムミスなどにより各々の入出力装置に別極性のレベルが出力されると、入出力装置間に大きな電流が流れ、入出力装置に破壊のおそれが生じ問題であった。
【０００３】
このような問題を解決するために特許文献１に開示される半導体集積装置の技術が考案されている。図１１に示す特許文献１の半導体集積装置は、３個のＣＭＯＳインバータ（１０５，１０６）、（１０８，１０９）、（１１３，１１４）と、２個のトランスファゲート１０２、１１５と、２個の初期値設定回路１０４、（１１６，１１１）とを有している。電源端子１０１、１１２には正電圧が印加され、信号入力端子１０７には入力信号が印加されている。トランスファゲート１０２、１０５は、それぞれの制御入力端子がローレベル、ハイレベルの際導通状態となり、ハイレベル、ローレベルの際、非導通状態となる。
【０００４】
信号出力端子１１０がハイレベルの際、信号出力端子１１０が接地電位に短絡する場合を想定する。この場合には、トランジスタ１０５，１０８が共に動作状態である。従って、ＮＯＲゲート１０４の入力のうちトランジスタ１０５からの入力がローレベルとなり、その出力がハイレベルとなるため、トランスファゲート１０２が非導通状態となる。これにより、電源端子１０１からトランスファゲート１０２、トランジスタ１０８、信号出力端子１１０から接地電位という電流経路が断たれ、この電流経路に大電流が流れることを抑止する。
【０００５】
また、信号出力端子１１０がローレベルの際、信号出力端子１１０が電源電位に短絡する場合を想定する。この場合には、トランジスタ１０９、１１４が共に動作状態である。従って、ＮＡＮＤゲート１１１の入力は共にハイレベルとなり、その出力がローレベルとなるため、トランスファゲート１１５が段状態となる。これにより、トランジスタ１０９およびトランスファゲート１１５を介して、信号出力端子１１０から接地電位に至る電流経路が遮断され、この電流経路に大電流が流れることを抑止する。
【０００６】
すなわち、特許文献１の半導体装置では、信号出力端子１１０の短絡状態が検知されて、トランスファゲート１０２、１１５が遮断される。これにより、ＣＭＯＳインバータ（１０８，１０９）に過大電流が流れることを抑止し、ひいてはその破損を防止することができる。
【特許文献１】特開昭６１−１５６９１８
【発明の開示】
【発明が解決しようとする課題】
【０００７】
入出力装置を外部で導通して駆動する場合に、それぞれの入出力装置において特許文献１の技術を利用することが考えられる。しかしながら、入出力装置の設定のプログラムミスなどにより、外部で導通された入出力装置間に逆極性の論理レベルが出力される際には、瞬間的ではあるが入出力装置には短絡電流が流れることになり、入出力装置の物理的ダメージによる信頼性の低下が生じ問題である。また、１つの入出力回路に対し、３個のＣＭＯＳインバータと、２個のトランスファゲートと、２個の初期値設定回路とが必要となるため、回路規模の増大を招来し問題である。
【０００８】
本発明は前記背景技術の課題に鑑みてなされたものであって、外部で導通された入出力装置間に逆極性の論理レベルが出力される場合でも、信頼性を損なうことなく、１つ当りの入出力回路を簡易な構成で済ますことができる入出力装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
その解決手段は、信号を入出力するポート群に属する複数のポートのうち少なくとも一部が外部で接続され同一の論理レベルの信号が出力される入出力装置において、前記ポート群から選択される一つの基準ポートと、前記ポート群のうち前記基準ポート以外から選択される対象ポートと、前記信号の出力に先立って前記基準ポートおよび前記対象ポートの入出力端子間が導通することを検知する導通検知部と、を備えることを特徴とする入出力装置である。
【００１０】
また、他の解決手段は、信号を入出力するポート群に属する複数のポートのうち少なくとも一部が外部で接続され同一の論理レベルの信号が出力される入出力装置の制御方法において、前記ポート群から一つの基準ポートを選択するステップと、前記ポート群のうち前記基準ポート以外から対象ポートを選択するステップと、前記信号の出力に先立って前記基準ポートおよび前記対象ポートの間が導通することを検知するステップと、を備えることを特徴とする入出力装置の制御方法である。
【００１１】
本発明では、信号の出力に先立って基準ポートおよび対象ポートの入出力端子間が導通することを検知する導通検知部を備えている。これにより、基準ポートおよび対象ポートからの信号出力に先立ち、それぞれの入出力端子間が導通するか否か検知し、その検知結果に応じて、基準ポートおよび対象ポートに同一の信号を与えるなどの措置をとることにより、基準ポートおよび対象ポートに逆極性の論理レベルが出力されて短絡電流が流れるのを防止することができる。
【００１２】
基準ポートは、信号を入出力するポート群から一つだけ選択されるものである。また、対象ポートは、ポート群のうち基準ポート以外から選択されればよく、その数は一つであってもよいし、複数であってもよい。
【発明の効果】
【００１３】
本発明を適用することにより、外部で導通された入出力装置間に逆極性の論理レベルが出力される場合でも、信頼性を損なうことなく、入出力ポートを簡易な回路規模で済ますことができる入出力装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施にかかる入出力装置について具体化した実施形態を図１〜図１０を参照しつつ詳細に説明する。
【００１５】
（第１実施形態）
図１は、第１実施形態にかかる入出力装置１０の構成を示すブロック図である。入出力装置１０は、半導体装置において、図示しないＣＰＵと、入出力端子Ｐ０〜Ｐ３との間の入出力を行なう装置であり、入出力端子Ｐ０〜Ｐ３が外部で導通されることを検知し、検知されたポートについては強制的に同一の出力信号が出力されるように制御を行う。詳細には、入出力端子Ｐ０〜Ｐ３に接続するポートのうち一つを基準ポートＰｋとし、基準ポートＰｋ以外のポートを対象ポートＰｔとして定める。そして、基準ポートＰｋおよび対象ポートＰｔの全ての組み合わせについて、基準ポートＰｋおよび対象ポートＰｔを切り換えながら導通検知を行い、その結果を検知結果レジスタ２に格納していく。そして、検知結果レジスタ２に格納された検知結果に応じて、基準ポートＰｋおよび対象ポートＰｔの選択制御がなされる。
【００１６】
入出力装置１０は、導通検知部１と、検知結果レジスタ２と、第１コントロール信号選択部３と、第１データ信号選択部４と、導通検知ポート制御部５と、第２コントロール信号選択部６と、第２データ信号選択部７と、セレクタ８と、を備えている。また、入出力装置１０は、ポート制御部ＰＣ０〜ＰＣ３と、入出力回路９と、を備えている。
【００１７】
ポート制御部ＰＣ０は、データ方向レジスタＤＤＲ０（Ｄａｔａ  Ｄｉｒｅｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）およびポートデータレジスタＰＤＲ０（Ｐｏｒｔ  Ｄａｔａ  Ｒｅｇｉｓｔｅｒ）からの信号を入力とし、コントロール信号ＰＡ０Ｃおよびデータ信号ＰＡ０Ａを出力とする。ポートデータレジスタＰＤＲ０は、ＣＰＵからの出力データを格納するレジスタであり、データ方向レジスタＤＤＲ０は、ポートデータレジスタＰＤＲ０に格納されたデータの出力方向の指定を行うレジスタである。具体的には、データ方向レジスタＤＤＲ０にハイレベルを書き込むことによりポートデータレジスタＰＤＲ０に格納されたデータが入出力端子Ｐ０から出力されることになる。なお、ポート制御部ＰＣ１〜ＰＣ３についても、ポート制御部ＰＣ０と同様である。
【００１８】
入出力回路９は、公知の出力バッファ９１と、公知の入力バッファ９２と、を備えている。出力バッファ９１は、制御端子にコントロール信号ＰＤ０Ｃが、データ入力端子にデータ信号ＰＤ０Ａが入力されている。入出力回路９では、コントロール信号ＰＤ０Ｃがローレベルの場合には、データ信号ＰＤ０Ａが入出力端子Ｐ０の論理レベルに応じた電圧レベルに変換出力され、コントロール信号ＰＤ０Ｃがハイレベルの場合には、ハイインピーダンスが出力される。また、入力バッファ９２では、入出力端子Ｐ０の論理レベルが内部の論理レベルに応じた電圧に変換されて入力される。
【００１９】
導通検知部１では、基準ポートおよび対象ポートの入出力ポート間が外部で導通されているか否かが検知される。具体的には、対象ポートに出力される検知ポート出力信号ＰＸＡが、基準ポートから入力されるポート入力信号ＰＩＮに比較されて、外部での導通が検知される。
【００２０】
導通検知部１について図２および図３を参照して説明する。図２は、導通検知部１の具体例を示す回路図である。導通検知部１は、導通検知ステートマシン１１およびＥＯＲゲート１２を備えている。導通検知ステートマシン１１は、導通検知ポート制御部５からの実行指令信号ＧＯ、図示しない独立動作許可レジスタからの独立動作指示信号ＲＳおよびＥＯＲゲート１２の出力である判定信号ＥＯＲを入力とし、検知開始信号Ｓ、検知完了信号Ｅ、検知結果信号ＲＤおよび、検知ポート出力信号ＰＸＡを出力とする。ＥＯＲゲート１２では、入力の一端に検知ポート出力信号ＰＸＡが、他端にポート入力信号ＰＩＮが入力され、それぞれの排他的論理和を演算して判定信号ＥＯＲが出力される。すなわち、検知ポート出力信号ＰＸＡおよびポート入力信号ＰＩＮの論理レベルが一致する際、判定信号ＥＯＲには、ローレベルが出力される。
【００２１】
図３は導通検知ステートマシンの動作を示す状態遷移図である。
待機ステートＳ１において、検知結果信号ＲＤにローレベルが出力され、実行指令信号ＧＯがハイレベルに遷移するまで待機される。実行指令信号ＧＯがハイレベルに遷移すると、第１Ｈ出力ステートＳ２に移行し、導通検知の実行が開始される。
【００２２】
第１Ｈ出力ステートＳ２において、検知ポート出力信号ＰＸＡにハイレベルが、検知開始信号Ｓにハイレベルが出力される。これにより、基準ポートＰｋにハイレベルが出力され、対象ポートＰｔに入力される論理レベルと検知ポート出力信号ＰＸＡとがＥＯＲゲート１２において比較される。比較の結果、検知ポート出力信号ＰＸＡおよびポート入力信号ＰＩＮが一致し、判定信号ＥＯＲがローレベルの場合にはＬ出力ステートＳ３に移行し、判定信号ＥＯＲがハイレベルの場合には導通非検知ステートＳ６に移行する。
【００２３】
Ｌ出力ステートＳ３において、検知ポート出力信号ＰＸＡにローレベルが、検知開始信号Ｓにハイレベルが出力される。これにより、基準ポートＰｋにローレベルが出力され、対象ポートＰｔに入力される論理レベルと検知ポート出力信号ＰＸＡがＥＯＲゲート１２において比較される。比較の結果、検知ポート出力信号ＰＸＡおよびポート入力信号ＰＩＮが一致し、判定信号ＥＯＲがローレベルの場合には第２Ｈ出力ステートＳ４に移行し、判定信号ＥＯＲがハイレベルの場合には導通非検知ステートＳ６に移行する。
【００２４】
第２Ｈ出力ステートＳ４において、検知ポート出力信号ＰＸＡにハイレベルが、検知開始信号Ｓにハイレベルが出力される。これにより、基準ポートＰｋにハイレベルが出力され、対象ポートＰｔに入力される論理レベルと検知ポート出力信号ＰＸＡとがＥＯＲゲート１２において比較される。比較の結果、検知ポート出力信号ＰＸＡおよびポート入力信号ＰＩＮが一致し、判定信号ＥＯＲがローレベルの場合には導通検知ステートＳ５に移行し、判定信号ＥＯＲがハイレベルの場合には導通非検知ステートＳ６に移行する。
【００２５】
導通検知ステートＳ５において、基準ポートＰｋおよび対象ポートＰｔが導通していると判定されるため、検知結果信号ＲＤにローレベルが出力される。また、導通検知動作の完了を通知するため、検知開始信号Ｓにローレベルが、検知完了信号Ｅにハイレベルがそれぞれ出力される。
【００２６】
導通非検知ステートＳ６において、基準ポートＰｋおよび対象ポートＰｔが非導通であると判定されるため、検知結果信号ＲＤに独立動作指示信号ＲＳが出力される。また、導通検知動作の完了を通知するため、検知開始信号Ｓにローレベルが、検知完了信号Ｅにハイレベルがそれぞれ出力される。
【００２７】
次いで、検知結果レジスタ２について説明する。図４は、検知結果レジスタ２の具体例を示す回路図である。検知結果レジスタ２は、それぞれ独立したレジスタ２１〜２６を備えている。検知結果レジスタ２では、検知結果信号ＲＤの値が、基準ポートＰｋおよび対象ポートＰｔの組み合わせに対応するレジスタに格納される。レジスタ２１〜２６の入力データ端子Ｄには、検知結果信号ＲＤが入力されている。また、レジスタ２１〜２６のライト制御端子ＷＲには、ライト制御信号ＷＲ０１、ＷＲ０２、ＷＲ１２、ＷＲ０３、ＷＲ１３、ＷＲ２３が入力されている。また、レジスタ２１〜２６は、それぞれの内容をレジスタ出力信号ＯＲ０１、ＯＲ０２、ＯＲ１２、ＯＲ０３、ＯＲ１３、ＯＲ２３に出力する。ここでライト制御信号ＷＲ０１、ＷＲ０２、ＷＲ１２、ＷＲ０３、ＷＲ１３、ＷＲ２３がハイレベルに遷移すると、対応するレジスタに検知結果信号ＲＤの内容が格納される。例えば、ライト制御信号ＷＲ０１がハイレベルに遷移すると、レジスタ２１に検知結果信号ＲＤの内容が格納されることとなる。
【００２８】
次いで、第１コントロール信号選択部３および第１データ信号選択部４について説明する。図５は、第１コントロール信号選択部３および第１データ信号選択部４の具体例を示す回路図である。第１コントロール信号選択部３は、セレクタ３１〜３６を備えている。
【００２９】
セレクタ３１では、一方の入力端子にはコントロール信号ＰＡ０Ｃが入力され、他方の入力端子にはコントロール信号ＰＡ１Ｃが入力され、制御端子にはレジスタ出力信号ＯＲ０１が入力されている。レジスタ出力信号ＯＲ０１がハイレベルの場合、すなわち、入出力端子Ｐ０および入出力端子Ｐ１が導通していない場合には、コントロール信号ＰＢ１Ｃに、コントロール信号ＰＡ１Ｃが選択されて出力される。また、入出力端子Ｐ０および入出力端子Ｐ１の導通が検知される場合には、レジスタ出力信号ＯＲ０１＝ローレベルとなるため、コントロール信号ＰＢ１Ｃに、コントロール信号ＰＡ０Ｃが選択されて出力される。すなわち、コントロール信号ＰＢ０Ｃおよびコントロール信号ＰＢ１Ｃには同一の論理レベルが出力されることとなる。
【００３０】
セレクタ３２では、一方の入力端子にはコントロール信号ＰＡ１Ｃが入力され、他方の入力端子にはコントロール信号ＰＡ２Ｃが入力され、制御端子にはレジスタ出力信号ＯＲ１２が入力されている。また、セレクタ３３では、一方の入力端子にはコントロール信号ＰＡ０Ｃが入力され、他方の入力端子にはセレクタ３２の出力が入力され、制御端子にはレジスタ出力信号ＯＲ０２が入力されている。レジスタ出力信号ＯＲ０２およびレジスタ出力信号ＯＲ１２がハイレベルの場合、すなわち、入出力端子Ｐ２が入出力端子Ｐ０にも入出力端子Ｐ１にも導通していない場合には、コントロール信号ＰＢ２Ｃに、コントロール信号ＰＡ２Ｃが選択されて出力される。また、入出力端子Ｐ２が入出力端子Ｐ１に導通し、入出力端子Ｐ０に導通していない場合には、コントロール信号ＰＢ２Ｃにコントロール信号ＰＡ１Ｃが選択されて出力される。すなわち、コントロール信号ＰＢ１Ｃおよびコントロール信号ＰＢ２Ｃには同一の論理レベルが出力されることとなる。また、入出力端子Ｐ２が入出力端子Ｐ０に導通している場合には、コントロール信号ＰＢ２Ｃにコントロール信号ＰＡ０Ｃが選択されて出力される。すなわち、コントロール信号ＰＢ０Ｃおよびコントロール信号ＰＢ２Ｃには同一の論理レベルが出力されることとなる。
【００３１】
セレクタ３４では、一方の入力端子にはコントロール信号ＰＡ２Ｃが入力され、他方の入力端子にはコントロール信号ＰＡ３Ｃが入力され、制御端子にはレジスタ出力信号ＯＲ２３が入力されている。また、セレクタ３５では、一方の入力端子にコントロール信号ＰＡ１Ｃが入力され、他方の入力端子にセレクタ３４の出力が入力され、制御端子にはレジスタ出力信号ＯＲ１３が入力されている。また、セレクタ３６では、一方の入力端子にコントロール信号ＰＡ０Ｃが、他方の入力端子にセレクタ３５の出力が、制御端子にレジスタ出力信号ＯＲ０３が入力されている。レジスタ出力信号ＯＲ０３、レジスタ出力信号ＯＲ１３およびレジスタ出力信号ＯＲ２３がハイレベルの場合、すなわち、入出力端子Ｐ３が入出力端子Ｐ０〜Ｐ２のいずれにも導通していない場合には、コントロール信号ＰＢ３Ｃに、コントロール信号ＰＡ３Ｃが選択されて出力される。また、入出力端子Ｐ３が入出力端子Ｐ２に導通し、入出力端子Ｐ０および入出力端子Ｐ１に導通していない場合には、コントロール信号ＰＢ３Ｃにコントロール信号ＰＡ２Ｃが選択されて出力される。すなわち、コントロール信号ＰＢ２Ｃおよびコントロール信号ＰＢ３Ｃには同一の論理レベルが出力されることとなる。また、入出力端子Ｐ３が入出力端子Ｐ１に導通し、入出力端子Ｐ０に導通していない場合には、コントロール信号ＰＢ３Ｃに、コントロール信号ＰＡ１Ｃが選択されて出力される。すなわち、コントロール信号ＰＢ１Ｃおよびコントロール信号ＰＢ３Ｃには同一の論理レベルが出力されることとなる。また、入出力端子Ｐ３が入出力端子Ｐ０に導通する場合には、コントロール信号ＰＢ３Ｃにコントロール信号ＰＡ０Ｃが選択されて出力される。すなわち、コントロール信号ＰＢ０Ｃおよびコントロール信号ＰＢ３Ｃには同一の論理レベルが出力されることとなる。
【００３２】
また、第１データ信号選択部４は、セレクタ４１〜４６を備えている。なお、第１コントロール信号選択部３における入力のコントロール信号ＰＡ０Ｃ〜ＰＡ３Ｃが、データ信号ＰＡ０Ａ〜ＰＡ３Ａに、出力のコントロール信号ＰＢ０Ｃ〜ＰＢ３Ｃが、データ信号ＰＢ０Ａ〜ＰＢ３Ａに代わり、セレクタ４１〜４６における制御端子へは第１コントロール信号選択部３と同様に、レジスタ出力信号ＯＲ０１、ＯＲ０２、ＯＲ０３、ＯＲ１２、ＯＲ１３、ＯＲ２３が入力されている。従って、第１コントロール信号選択部３と同様の動作を行なうので詳細な説明を省略する。
【００３３】
次いで、第２コントロール信号選択部６について説明する。図６は、第２コントロール信号選択部６の具体例を示す回路図である。
第２コントロール信号選択部６は、セレクタ６１〜６４を備えている。セレクタ６１〜６４の一方の入力端子にはコントロール信号ＰＢ０Ｃ〜ＰＢ３Ｃが入力され、他方の入力端子にはコントロール信号ＰＣ０Ｃ〜ＰＣ３Ｃが入力され、制御端子にはそれぞれ検知開始信号Ｓが入力されている。セレクタ６１〜６４において、検知開始信号Ｓがローレベル、すなわち、検知動作を行なわない通常動作の場合には、コントロール信号ＰＢ０Ｃ〜ＰＢ３Ｃが選択されて、コントロール信号ＰＤ０Ｃ〜ＰＤ３Ｃに出力されることとなる。また、検知開始信号Ｓがハイレベル、すなわち、検知動作を行なう場合には、コントロール信号ＰＣ０Ｃ〜ＰＣ３Ｃが選択されて、コントロール信号ＰＤ０Ｃ〜ＰＤ３Ｃに出力されることとなる。
【００３４】
次いで、第２データ信号選択部７について説明する。図７は、第２データ信号選択部７の具体例を示す回路図である。
第２データ信号選択部７は、セレクタ７１〜７４を備えている。セレクタ７１〜７４の一方の入力端子にはデータ信号ＰＢ０Ａ〜ＰＢ３Ａが入力され、他方の入力端子にはそれぞれ検知ポート出力信号ＰＸＡが入力され、制御信号にはそれぞれ検知開始信号Ｓが入力されている。セレクタ７１〜７４において、検知開始信号Ｓがローレベル、すなわち、検知動作を行なわない通常動作の場合には、データ信号ＰＢ０Ａ〜ＰＢ３Ａが選択されて、データ信号ＰＤ０Ａ〜ＰＤ３Ａに出力されることとなる。また、検知開始信号Ｓがハイレベル、すなわち、検知動作を行う場合には、検知ポート出力信号ＰＸＡがそれぞれ選択されて、データ信号ＰＤ０Ａ〜ＰＤ３Ａに出力されることとなる。
【００３５】
次いで、導通検知ポート制御部５について説明する。導通検知ポート制御部５は、開始信号ＳＴおよび検知完了信号Ｅを入力とし、コントロール信号ＰＣ０Ｃ〜ＰＣ３Ｃ、ライト制御信号ＷＲ０１〜ＷＲ２３および対象ポート入力制御信号ＩＣを出力とする。
図８は導通検知ポート制御部５の動作を示す状態遷移図である。導通検知ポート制御部５は、待機ステートＳ５１、Ｐ０１ステートＳ５２、Ｐ０２ステートＳ５３、Ｐ０３ステートＳ５４、Ｐ１２ステートＳ５５、Ｐ１３ステートＳ５６およびＰ２３ステートＳ５７からなる７つのステートを有するステートマシンである。導通検知ポート制御部５では、開始信号ＳＴのハイレベルへの遷移により状態遷移が開始され、Ｐ０１ステートＳ５２〜Ｐ２３ステートＳ５７ごとに対応する基準ポートＰｋおよび対象ポートＰｔの導通検知が行われ、検知完了信号Ｅの検出ごとにそのステートが遷移する。
【００３６】
待機ステートＳ５１において、開始信号ＳＴのハイレベルへの遷移を待機する。開始信号ＳＴがハイレベルに遷移するとＰ０１ステートＳ５２に移行する。
Ｐ０１ステートＳ５２において、実行指令信号ＧＯがハイレベルにされるため、導通検知部１では検知動作が開始される。このとき、検知開始信号Ｓがハイレベルに遷移し、コントロール信号ＰＣ０Ｃがローレベルにされるため、入出力端子Ｐ０に導通検知部１からの検知ポート出力信号ＰＸＡが出力される。また、コントロール信号ＰＣ１Ｃがハイレベルにされ、対象ポート入力制御信号ＩＣが１にされるため、導通検知部１のポート入力信号ＰＩＮには、入出力端子Ｐ１からの論理レベルが入力される。これにより、基準ポートＰｋを入出力端子Ｐ０とし、対象ポートＰｔを入出力端子Ｐ１とした導通検知が行なわれる。ライト制御信号ＷＲ０１がハイレベルにされるため、導通検知の結果は、レジスタ２１に格納される。検知動作が完了し、導通検知部１からの検知完了信号Ｅがハイレベルに遷移すると、Ｐ０２ステートＳ５３に移行する。
【００３７】
Ｐ０２ステートＳ５３において、実行指令信号ＧＯがハイレベルにされるため、導通検知部１では検知動作が開始される。このとき、検知開始信号Ｓがハイレベルに遷移し、コントロール信号ＰＣ０Ｃがローレベルにされるため、入出力端子Ｐ０に導通検知部１からの検知ポート出力信号ＰＸＡが出力される。また、コントロール信号ＰＣ２Ｃがハイレベルにされ、対象ポート入力制御信号ＩＣが２にされるため、導通検知部１のポート入力信号ＰＩＮには、入出力端子Ｐ２からの論理レベルが入力される。これにより、基準ポートＰｋを入出力端子Ｐ０とし、対象ポートＰｔを入出力端子Ｐ２とした導通検知が行なわれる。ライト制御信号ＷＲ０２がハイレベルにされるため、導通検知の結果は、レジスタ２２に格納される。検知動作が完了し、導通検知部１からの検知完了信号Ｅがハイレベルに遷移すると、Ｐ０３ステートＳ５４に移行する。
【００３８】
Ｐ０３ステートＳ５４において、実行指令信号ＧＯがハイレベルにされるため、導通検知部１では検知動作が開始される。このとき、検知開始信号Ｓがハイレベルに遷移し、コントロール信号ＰＣ０Ｃがローレベルにされるため、入出力端子Ｐ０に導通検知部１からの検知ポート出力信号ＰＸＡが出力される。また、コントロール信号ＰＣ３Ｃがハイレベルにされ、対象ポート入力制御信号ＩＣが３にされるため、導通検知部１のポート入力信号ＰＩＮには、入出力端子Ｐ３からの論理レベルが入力される。これにより、基準ポートＰｋを入出力端子Ｐ０とし、対象ポートＰｔを入出力端子Ｐ３とした導通検知が行なわれる。ライト制御信号ＷＲ０３がハイレベルにされるため、導通検知の結果は、レジスタ２４に格納される。検知動作が完了し、導通検知部１からの検知完了信号Ｅがハイレベルに遷移すると、Ｐ１２ステートＳ５５に移行する。
【００３９】
Ｐ１２ステートＳ５５において、実行指令信号ＧＯがハイレベルにされるため、導通検知部１では検知動作が開始される。このとき、検知開始信号Ｓがハイレベルに遷移し、コントロール信号ＰＣ１Ｃがローレベルにされるため、入出力端子Ｐ１に導通検知部１からの検知ポート出力信号ＰＸＡが出力される。また、コントロール信号ＰＣ２Ｃがハイレベルにされ、対象ポート入力制御信号ＩＣが２にされるため、導通検知部１のポート入力信号ＰＩＮには、入出力端子Ｐ２からの論理レベルが入力される。これにより、基準ポートＰｋを入出力端子Ｐ１とし、対象ポートＰｔを入出力端子Ｐ２とした導通検知が行なわれる。ライト制御信号ＷＲ１２がハイレベルにされるため、導通検知の結果は、レジスタ２３に格納される。検知動作が完了し、導通検知部１からの検知完了信号Ｅがハイレベルに遷移すると、Ｐ１３ステートＳ５６に移行する。
【００４０】
Ｐ１３ステートＳ５６において、実行指令信号ＧＯがハイレベルにされるため、導通検知部１では検知動作が開始される。このとき、検知開始信号Ｓがハイレベルに遷移し、コントロール信号ＰＣ１Ｃがローレベルにされるため、入出力端子Ｐ１に導通検知部１からの検知ポート出力信号ＰＸＡが出力される。また、コントロール信号ＰＣ３Ｃがハイレベルにされ、対象ポート入力制御信号ＩＣが３にされるため、導通検知部１のポート入力信号ＰＩＮには、入出力端子Ｐ３からの論理レベルが入力される。これにより、基準ポートＰｋを入出力端子Ｐ１とし、対象ポートＰｔを入出力端子Ｐ３とした導通検知が行なわれる。ライト制御信号ＷＲ１３がハイレベルにされるため、導通検知の結果は、レジスタ２５に格納される。検知動作が完了し、導通検知部１からの検知完了信号Ｅがハイレベルに遷移すると、Ｐ２３ステートＳ５７に移行する。
【００４１】
Ｐ２３ステートＳ５７において、実行指令信号ＧＯがハイレベルにされるため、導通検知部１では検知動作が開始される。このとき、検知開始信号Ｓがハイレベルに遷移し、コントロール信号ＰＣ２Ｃがローレベルにされるため、入出力端子Ｐ２に導通検知部１からの検知ポート出力信号ＰＸＡが出力される。また、コントロール信号ＰＣ３Ｃがハイレベルにされ、対象ポート入力制御信号ＩＣが３にされるため、導通検知部１のポート入力信号ＰＩＮには、入出力端子Ｐ３からの論理レベルが入力される。これにより、基準ポートＰｋを入出力端子Ｐ２とし、対象ポートＰｔを入出力端子Ｐ３とした導通検知が行なわれる。ライト制御信号ＷＲ２３がハイレベルにされるため、導通検知の結果は、レジスタ２６に格納される。検知動作が完了し、導通検知部１からの検知完了信号Ｅがハイレベルに遷移すると、待機ステートＳ５１に戻る。
【００４２】
なお、入出力装置１０では、上述の検知動作は、入出力装置１０を使用するのに先立ち行なわれる。例えば、具体的には、システムのリセット解除時、電源立ち上げ時、ポート初期化時などが挙げられ、ファームウェアなどのプログラムデバッグ時には、ＩＣＥ（Ｉｎ  Ｃｉｒｃｕｉｔ  Ｅｍｕｌａｔｏｒ）起動時、プログラムからの起動信号発生時である。
【００４３】
第１実施形態の入出力装置１０では、その使用に先立ち、各入出力端子間の導通検知動作がなされ、導通が検知された場合には、プログラムによる出力指定にかかわらず、別極性のレベルが出力されない出力制御がなされる。これにより、入出力装置１０に短絡電流が流れることを防止し、短絡電流による信頼性の低下を防止することができる。また、入出力回路９としては、既存の回路を使うことができるため、１つ当りの入出力回路を簡易な構成にすることができる。
【００４４】
（第２実施形態）
次いで、第２実施形態にかかる入出力装置１０Ａについて説明する。第２実施形態にかかる入出力装置１０Ａは、第１実施形態にかかる入出力装置１０における入出力回路９に代わり、入出力回路９Ａを用いた点のみが異なる。従って、異なる部分について詳細な説明を行い、同様な部分についてはその説明を省略または簡略化する。
【００４５】
図９は、第２実施形態にかかる入出力装置１０Ａの入出力回路９Ａの構成を示す回路図である。入出力回路９Ａは、ＯＲゲートＯＲ１〜ＯＲ４と、ＮＯＲゲートＮＯＲ１，ＮＯＲ２と、レベルコンバータＬＶ１〜３と、Ｐ型トランジスタＴＰ１，ＴＰ２と、Ｎ型トランジスタＴＮ１，ＴＮ２と、入力バッファＩＢ１，ＩＢ２と、セレクタＳＥＬと、を備え、入出力端子Ｐｘ（ｘ＝０〜３）に対する入出力を行なう。
【００４６】
このうちレベルコンバータＬＶ１，ＬＶ２と、ＯＲゲートＯＲ１と、ＮＯＲゲートＮＯＲ１と、Ｐ型トランジスタＴＰ１と、Ｎ型トランジスタＴＮ１とは、論理ハイレベル出力電圧が３．３Ｖの３ステート出力回路を構成している。この３ステート出力回路のデータ入力にはデータ信号ＰＤｘＡ（ｘ＝０〜３）が接続され、制御入力にはＯＲゲートＯＲ２の出力が接続されている。ＯＲゲートＯＲ２では、一方の入力端子に検知開始信号Ｓが、他方の入力端子にコントロール信号ＰＤｘＣ（ｘ＝０〜３）が入力されている。従って、検知開始信号Ｓがハイレベルの場合、すなわち、導通検知動作される場合には、ＯＲゲートＯＲ１の出力はハイレベル、および、ＮＯＲゲートＮＯＲ１の出力はローレベルとなり、Ｐ型トランジスタＴＰ１およびＮ型トランジスタＴＮ１は非導通となる。
【００４７】
また、ＯＲゲートＯＲ３と、ＮＯＲゲートＮＯＲ２と、Ｐ型トランジスタＴＰ２と、Ｎ型トランジスタＴＮ２とは、論理ハイレベル出力電圧が１．２Ｖの３ステート出力回路を構成している。この３ステート出力回路のデータ入力にはデータ信号ＰＤｘＡが入力され、制御入力端子にはＯＲゲートＯＲ４の出力が入力されている。ＯＲゲートＯＲ４では、一方の負論理側の入力端子に検知開始信号Ｓが、他方の入力端子にコントロール信号ＰＤｘＣが入力されている。従って、検知開始信号Ｓがローレベルの場合、すなわち、導通検知動作されない場合には、ＯＲゲートＯＲ３の出力はハイレベル、および、ＮＯＲゲートＮＯＲ２の出力はローレベルとなり、Ｐ型トランジスタＴＰ２およびＮ型トランジスタＴＮ２は非導通となる。
【００４８】
入力バッファＩＢ１は、電源電圧を３．３Ｖとする入力回路であり、入力バッファＩＢ２は、電源電圧を１．２Ｖとする入力回路である。セレクタＳＥＬでは、一方の入力端子に入力バッファＩＢ１の出力が接続され、他方の入力端子に入力バッファＩＢ２の出力が接続され、制御端子には検知開始信号Ｓが接続されている。検知開始信号Ｓがローレベルの場合、すなわち、導通検知動作されない場合には、入力バッファＩＢ１の出力が入力信号ＩＮｘ（ｘ＝０〜３）に出力され、検知開始信号Ｓがハイレベルの場合、すなわち、導通検知動作される場合には、入力バッファＩＢ２の出力が入力信号ＩＮｘに出力される。
【００４９】
第２実施形態にかかる入出力装置１０Ａでは、導通検知動作しない通常動作においては、電源電圧が３．３Ｖの３ステート出力回路から信号が出力され、また、電源電圧が３．３Ｖの入力回路から信号が入力される。一方、導通検知動作する場合においては、電源電圧が１．２Ｖの３ステート出力回路から信号が出力され、また、電源電圧が１．２Ｖの入力回路から信号が入力される。
【００５０】
ところで、第1実施形態の入出力装置１０では、導通検知動作の際に、外部に接続される機器が誤動作する場合がある。例えば、光センサの発光源をなすＬＥＤが入出力端子に接続される場合には、導通検知動作の際にＬＥＤが発光することとなる。その場合には、光センサの誤動作を招くこととなり問題となる。これに対して、第２実施形態にかかる入出力装置１０Ａでは、導通検知動作の際には電源電圧が１．２Ｖの３ステート出力回路で駆動するため、外部に接続される機器に与える影響を小さくすることができる。
【００５１】
（実施形態３）
次いで、実施形態３にかかる入出力装置１０Ｂについて説明する。第３実施形態にかかる入出力装置１０Ｂは、第１実施形態にかかる入出力装置１０における入出力回路９に代わり、入出力回路９Ｂを用い、セレクタ８に代わり、スイッチＳＷを用い、ＥＯＲゲート１２に代わりＡ／ＤコンバータＡＤＣおよびデジタル比較部ＤＣを用いた点が異なる。従って、異なる部分について詳細な説明を行い、同様な部分についてはその説明を省略または簡略化する。
【００５２】
図１０は、第３実施形態にかかる入出力装置１０Ｂの構成を示す回路図である。入出力回路９Ｂは、ＯＲゲートＯＲ５と、ＮＯＲゲートＮＯＲ３と、レベルコンバータＬＶ４〜ＬＶ６と、Ｐ型トランジスタＴＰ３，ＴＰ４と、Ｎ型トランジスタＴＮ３，ＴＮ４と、入力バッファＩＢ３と、を備え、入出力端子Ｐ１に対する入出力を行なう。
【００５３】
このうちレベルコンバータＬＶ４，ＬＶ５と、ＯＲゲートＯＲ５と、ＮＯＲゲートＮＯＲ３と、Ｐ型トランジスタＴＰ４と、Ｎ型トランジスタＴＮ３とは、３ステート出力回路を構成している。この３ステート出力回路のデータ入力にはデータ信号ＰＤ１Ａが接続され、制御入力には、コントロール信号ＰＤ１Ｃが接続されている。また、入出力端子Ｐ１の論理レベルは入力バッファＩＢ３およびレベルコンバータＬＶ６を介して入力信号ＩＮ１に伝達されている。さらに、入力信号ＩＮ１とは別にＮ型トランジスタＴＮ４のドレインから直接引き出される入力信号ＰＩ１も入出力回路９Ｂから出力される。
【００５４】
Ｐ型トランジスタＴＰ３では、ゲートがコントロール信号ＰＣ１Ｃに、ドレインが入出力端子Ｐ１に接続されている。また、Ｎ型トランジスタＴＮ４では、ゲートが対象ポート入力制御信号ＩＣ１に、ドレインが入出力端子Ｐ１に接続されている。ここで、対象ポート入力制御信号ＩＣ１は、対象ポート入力制御信号ＩＣがエンコードされた信号であり、対象ポート入力制御信号ＩＣが１の場合にハイレベルとなる信号である。そのほか、対象ポート入力制御信号ＩＣ２は、対象ポート入力制御信号ＩＣが２の場合にハイレベルとなり、対象ポート入力制御信号ＩＣ３は、対象ポート入力制御信号ＩＣが３の場合にハイレベルとなる。
【００５５】
入出力回路９Ｃは、ＯＲゲートＯＲ６と、ＮＯＲゲートＮＯＲ４と、レベルコンバータＬＶ７〜ＬＶ９と、Ｐ型トランジスタＴＰ５，ＴＰ６と、Ｎ型トランジスタＴＮ５，ＴＮ６と、入力バッファＩＢ４と、を備え、入出力回路９Ｂと同様の構成を有し、入出力端子Ｐ３に対する入出力を行なう。また、Ｐ型トランジスタＴＰ５のゲートにはコントロール信号ＰＣ３Ｃが入力され、Ｎ型トランジスタＴＮ６のゲートには対象ポート入力制御信号ＩＣ３が入力されている。
【００５６】
入出力装置１０におけるセレクタ８に代わり配置されるスイッチＳＷでは、各入出力回路から出力される入力信号ＰＩ１〜ＰＩ３が、対象ポート入力制御信号ＩＣに応じて切り換えられてＡ／ＤコンバータＡＤＣに出力される。Ａ／ＤコンバータＡＤＣでは、スイッチＳＷからのアナログ電圧がデジタル値に変換されてデジタル比較部ＤＣに出力される。デジタル比較部ＤＣでは、Ａ／ＤコンバータＡＤＣからのデジタル値が閾値ＲＥＦと比較され、デジタル値が閾値ＲＥＦを上回る場合には判定信号ＥＯＲにローレベルが出力される。導通検知部１では、判定信号ＥＯＲにローレベルが出力されると直ちに導通検知ステートＳ５に移行し、判定信号ＥＯＲにハイレベルが出力されると直ちに導通非検知ステートＳ６に移行する。
【００５７】
入出力装置１０Ｂにおいて、導通検知ポート制御部５がＰ１３ステートＳ５６の場合の動作について説明する。Ｐ１３ステートＳ５６では、コントロール信号ＰＣ１Ｃにローレベルが、対象ポート入力制御信号ＩＣに３が、対象ポート入力制御信号ＩＣ３にハイレベルが出力される。これにより、Ｐ型トランジスタＴＰ３およびＮ型トランジスタＴＮ６が導通状態となる。
【００５８】
なお、入出力端子Ｐ１および入出力端子Ｐ３が外部で導通される場合には、電源電位、Ｐ型トランジスタＴＰ３、Ｎ型トランジスタＴＮ６および接地電位に至る検出電流ＩＤの経路が形成される。一方、スイッチＳＷでは、入力信号ＰＩ３が選択されるため、デジタル比較部ＤＣでは、Ｎ型トランジスタＴＮ６のドレイン電位のデジタル値および閾値ＲＥＦが比較されることとなる。入出力端子Ｐ１および入出力端子Ｐ３が導通されていない場合には、Ｎ型トランジスタＴＮ６のドレイン電位は略０Ｖとなるが、入出力端子Ｐ１および入出力端子Ｐ３が導通されている場合には、ＩＤ＊（ＴＮ６のＯＮ抵抗）の起電力が発生する。ここで、閾値ＲＥＦを、例えば、１／２＊ＩＤ＊（ＴＮ６のＯＮ抵抗）のデジタル値に設定することで、入出力端子Ｐ１および入出力端子Ｐ３の導通検知を行なうことができる。なお、導通検知の際には検出電流ＩＤが大きくなりすぎないように、Ｐ型トランジスタＴＰ３およびＮ型トランジスタＴＮ６のＯＮ抵抗は十分高い抵抗値にすることが好ましい。
【００５９】
第３実施形態にかかる入出力装置１０Ｂでは、導通検知に際し、検出電流ＩＤが流れるか否かを判定している。従って、Ｐ型トランジスタＴＰ３およびＮ型トランジスタＴＮ６のＯＮ抵抗を十分高い抵抗値にすることで、外部に接続される機器に与える影響を小さくすることができる入出力装置１０Ｂとなし得る。
【００６０】
なお、第３実施形態では、Ａ／ＤコンバータＡＤＣおよびデジタル比較部ＤＣにより、入力信号ＰＩ１〜ＰＩ３が閾値ＲＥＦと比較されていたが、この部分に代わり、アナログ比較器を用いて、比較端子に入力信号ＰＩ１〜ＰＩ３を入力し、参照端子に、電源電位と接地電位の按分で発生する参照電位を入力する構成とすることもできる。このとき、参照電位が閾値ＲＥＦに相当するものとなる。このようにすることで、Ａ／ＤコンバータＡＤＣおよびデジタル比較部ＤＣを用いる場合よりも簡易な回路で構成することができる。
【００６１】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１実施形態において導通検知部は、導通検知ステートマシンを用いたハードウェアで構成しているが、導通検知ステートマシンの部分に対し、ＣＰＵを制御するソフトウェアで構成し、同等の動作を行う場合にも本発明を適用することができる。その場合判定信号をフラグとして用いた場合であっても、割込み信号として用いた場合であっても本発明が適用できることは言うまでもない。
また、導通検知ポート制御部は、ステートマシンを用いたハードウェアで構成しているが、このステートマシンの部分に対し、ＣＰＵを制御するソフトウェアで構成し、同等の動作を行う場合にも本発明を適用することができる。
【００６２】
なお、ＥＯＲゲート１２は、比較部の一例、Ｐ型トランジスタＴＰ１およびＮ型トランジスタＴＮ１は第１出力バッファの一例、Ｐ型トランジスタＴＰ２およびＮ型トランジスタＴＮ２は第２出力バッファの一例、入力バッファＩＢ１は第１入力バッファの一例、入力バッファＩＢ２は第２入力バッファの一例、３．３Ｖは第１振幅の一例、１．２Ｖは第２振幅の一例、Ｐ型トランジスタＴＰ３，ＴＰ５は第１スイッチの一例、Ｎ型トランジスタＴＮ４，ＴＮ６は第２スイッチの一例である。
【００６３】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  信号を入出力するポート群から選択される一つの基準ポートと、前記ポート群のうち前記基準ポート以外から選択される対象ポートと、前記基準ポートおよび前記対象ポートの入出力端子間が導通することを検知する導通検知部と、を備えることを特徴とする入出力装置。
（付記２）  付記１に記載の入出力装置であって、前記導通検知部は、前記基準ポートに検知のための信号を出力する検知信号発生部と、前記検知信号発生部が発生する信号の論理レベル、および、前記対象ポートに入力される信号の論理レベルを比較する比較部と、を含むことを特徴とする入出力装置。
（付記３）  付記２に記載の入出力装置であって、前記検知信号発生部は、相異なる論理レベルを出力し、前記比較部は、それぞれの論理レベルについて比較を行なうことを特徴とする入出力装置。
（付記４）  付記１に記載の入出力装置であって、前記基準ポートは、通常動作において、第１振幅を論理出力レベルとする第１出力バッファと、導通検知動作において、前記第１振幅よりも小さい第２振幅を出力とする第２出力バッファと、を含み、前記対象ポートは、通常動作において、前記第１振幅を論理入力レベルとする第１入力バッファと、導通検知動作において、前記第２振幅を論理入力レベルとする第２入力バッファと、を含み、前記導通検知部は、前記第２出力バッファに検知のための信号を出力する検知信号発生部と、前記検知信号発生部が発生する信号の論理レベル、および、前記第２入力バッファから入力される信号の論理レベルを比較する比較部と、を含むことを特徴とする入出力装置。
（付記５）  付記１に記載の入出力装置であって、前記基準ポートは、第１電位および入出力端子の間に設けられ、検知動作において導通される第１スイッチを含み、前記対象ポートは、前記第１電位とは反対極性の第２電位および入出力端子の間に設けられ、検知動作において導通される第２スイッチを含み、前記導通検知部は、前記第２スイッチの両端の電圧を、所定の閾値電圧と比較する閾値電圧比較部を含むことを特徴とする入出力装置。
（付記６）  付記５に記載の入出力装置であって、前記比較部は、前記第２スイッチの両端の電圧を検知するＡ／Ｄコンバータと、前記Ａ／Ｄコンバータから出力されるデジタル値を前記閾値電圧のデジタル値と比較するデジタル比較部と、を含むことを特徴とする入出力装置。
（付記７）  付記１に記載の入出力装置であって、前記基準ポートおよび前記対象ポートが導通することを検知した場合には、前記基準ポートおよび前記対象ポートの入出力端子に互いに同一の信号を与える出力ポート制御部をさらに備えることを特徴とする入出力装置。
（付記８）  付記１に記載の入出力装置であって、前記ポート制御部は、前記基準ポートおよび前記対象ポートの選択に対応するアドレスに導通検知部からの検知結果が格納される検知結果レジスタと、前記検知結果レジスタに格納される内容が導通を検知したことを示す場合には、前記対象ポートの出力を前記基準ポートの出力と同一の出力に切り換える第１ポート選択部と、を含むことを特徴とする入出力装置。
（付記９）  付記１に記載の入出力装置であって、前記基準ポートおよび前記対象ポートを選択する選択制御信号を出力する導通検知ポート制御部と、前記選択制御信号に応じて、前記基準ポートおよび前記対象ポートを選択する第２ポート選択部と、を備えることを特徴とする入出力装置。
（付記１０）  信号を入出力するポート群から一つの基準ポートを選択するステップと、前記ポート群のうち前記基準ポート以外から対象ポートを選択するステップと、前記基準ポートおよび前記対象ポートの間が導通することを検知するステップと、を備えることを特徴とする入出力装置の制御方法。
（付記１１）  付記１０に記載の入出力装置の制御方法であって、前記導通することを検知するステップは、前記基準ポートに検知のための信号を出力するステップと、前記基準ポートに入力される論理レベル、および、前記対象ポートに入力される論理レベルを比較するステップと、を含むことを特徴とする入出力装置の制御方法。
（付記１２）  付記１１に記載の入出力装置の制御方法であって、前記信号を出力するステップは、相異なる論理レベルの信号を出力し、前記論理レベルを比較するステップは、それぞれの論理レベルについて比較を行なうことを特徴とする入出力装置の制御方法。
（付記１３）  付記１０に記載の入出力装置の制御方法であって、前記基準ポートおよび前記対象ポートが導通することを検知した場合には、前記基準ポートおよび前記対象ポートの入出力端子に互いに同一の信号を与えるステップをさらに備えることを特徴とする入出力装置の制御方法。
（付記１４）  付記１０に記載の入出力装置の制御方法であって、前記基準ポートおよび前記対象ポートを選択する選択制御信号を出力するステップと、前記選択制御信号に応じて、前記基準ポートおよび前記対象ポートを選択するステップと、をさらに備えることを特徴とする入出力装置の制御方法。
【図面の簡単な説明】
【００６４】
【図１】第１実勢形態にかかる入出力装置の構成を示すブロック図である。
【図２】導通検知部の具体例を示す回路図である。
【図３】導通検知ステートマシンの動作を示す状態遷移図である。
【図４】検知結果レジスタの具体例を示す回路図である。
【図５】第１コントロール信号選択部および第１データ信号選択部の具体例を示す回路図である。
【図６】第２コントロール信号選択部の具体例を示す回路図である。
【図７】第２データ信号選択部の具体例を示す回路図である。
【図８】導通検知ポート制御部の動作を示す状態遷移図である。
【図９】第２実施形態にかかる入出力装置の入出力回路の構成を示す回路図である。
【図１０】第３実施形態にかかる入出力装置の構成を示す回路図である。
【図１１】従来技術の半導体集積装置の回路図である。
【符号の説明】
【００６５】
１  導通検知部
２  検知結果レジスタ
３  第１コントロール信号選択部
４  第１データ信号選択部
５  導通検知ポート制御部
６  第２コントロール信号選択部
７  第２データ信号選択部
９、９Ａ、９Ｂ、９Ｃ  入出力回路
１０、１０Ａ、１０Ｂ  入出力装置
１１  導通検知ステートマシン
１２  ＥＯＲゲート
【図１】
0004808064.tif 000002
【図２】
0004808064.tif 000003
【図３】
0004808064.tif 000004
【図４】
0004808064.tif 000005
【図５】
0004808064.tif 000006
【図６】
0004808064.tif 000007
【図７】
0004808064.tif 000008
【図８】
0004808064.tif 000009
【図９】
0004808064.tif 000010
【図１０】
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【図１１】
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