(57)【特許請求の範囲】
【請求項１】
オンおよびオフを制御する制御電極と第１の電極とを少なくとも有する半導体スイッチング素子が複数個並列に配置される基板、
前記複数の半導体スイッチング素子の制御電極に、前記半導体スイッチング素子のオンおよびオフを制御するための制御信号を与えるゲート駆動回路、
前記複数の半導体スイッチング素子の制御電極と前記ゲート駆動回路の間に接続され、接続基板の第１の表面上に接続される複数のゲート抵抗、および
前記複数の半導体スイッチング素子の第１電極と前記ゲート駆動回路との間に設けられ、前記接続基板の前記第１の表面の反対側の第２の表面に前記接続基板を介して前記ゲート抵抗と対向するように接続される複数のソース抵抗を備える、半導体スイッチング装置。
【請求項２】
前記基板上に１列に整列して配置され、前記複数の半導体スイッチング素子の制御電極に電気的に接続される複数の制御電極配線パターン、
前記基板上に前記複数の制御電極配線パターンと整列してかつ交互に配置され、前記複数の半導体スイッチング素子の第１の電極にそれぞれ電気的に接続される複数の第１電極配線パターン、
前記複数の制御電極配線パターンとの前記基板上での接続位置が直線的に規定され、前記接続基板と前記制御電極配線パターンとを電気的に接続するための複数のゲート接続配線、および
前記複数の第１電極配線パターンとの接続位置が前記基板上において直線的に規定され、前記接続基板と前記第１電極配線パターンとを電気的に接続するための複数の第１電極接続配線を備え、前記制御電極配線パターンと前記第１電極配線パターンとの間の間隔は、前記制御電極配線パターンの接続位置と前記第１電極配線パターンの接続位置の間の間隔よりも短い、請求項１記載の半導体スイッチング装置。
【請求項３】
前記制御電極配線パターンおよび前記第１電極配線パターンは、互いに異なる長さに形成されて前記基板上において交互に配置され、
前記制御電極配線パターンの接続位置と前記第１電極配線パターンの接続位置とは、前記基板上においてジグザグ状に配置される、請求項２記載の半導体スイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子を用いてスイッチング動作を行なう半導体スイッチング装置に関し、特に、半導体素子が複数個並列に配置される半導体スイッチング装置の出力ノイズ低減のための構成に関する。
【背景技術】
【０００２】
電力制御を行なう電力変換機器においては、高速のオン・オフ制御が可能な半導体スイッチが利用される。特に、高速動作が求められる場合、このスイッチング素子として電界効果トランジスタ（ＦＥＴ）が利用される。電力変換機器の大容量化に伴って処理する電流量が増大し、半導体スイッチング素子を並列に接続して配置することが必要となる。このような並列にスイッチング素子を並列に配置する場合、素子配置の非対称性および素子特性の差に起因して、スイッチング素子間をループ状に流れるループ電流が発生するなどの不具合が生じる。このような並列に配置される素子における特性等の差に起因する問題に対処するために、種々の対策が提案されている。
【０００３】
特許文献１（特開平１０−０８０１３２号公報）は、複数の並列に配置されるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）のゲート電位を、抵抗素子を介して制御するとともに、各エミッタ端子とドライバ回路との間に抵抗素子を配置する。ゲート抵抗により、短絡事故発生時におけるゲート−エミッタ間電圧が上昇するのを抑制することを図る。また、エミッタ抵抗を各ＩＧＢＴに接続することにより、短絡事故発生時におけるスイッチング素子に振動電流が発生するのを防止することを図る。
【０００４】
特許文献１は、さらに、エミッタ抵抗と並列にショットキバリアダイオードを配置し、このダイオードによりターンオフ時に配線インダクタンス等に起因してエミッタ抵抗を介して流れる電流を高速で吸収することを図る。
【０００５】
特許文献２（特開平０９−２８９４４２号公報）は、ＩＧＢＴが並列に接続される電力変換装置において、これらのＩＧＢＴの特性の非対称に起因する主電流のアンバランスを回避することを図る構成を開示する。この特許文献２においては、ＩＧＢＴを、主エミッタおよび電流センスエミッタのマルチエミッタ構造とする。電流センスエミッタに抵抗を接続し、このエミッタ抵抗両端の電圧を各ＩＧＢＴ素子間で比較する。その比較結果に従ってＩＧＢＴのゲート電位を制御して、各ＩＧＢＴを流れる電流をバランスさせることを図る。
【特許文献１】特開平１０−０８０１３２号公報
【特許文献２】特開平０９−２８９４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体スイッチング素子が並列に設けられる構成においては、スイッチングされる電流が流れる経路（主電流経路）に対し並列に半導体スイッチング素子が接続される。電源または出力端子からの主電流が半導体スイッチング素子を介して出力端子または電源へと流れる。いま、説明を簡単にするために、半導体スイッチング素子において、各スイッチング素子の主電流流入端および主電流流出端が、それぞれ、第１および第２の配線パターンに電気的に接続され、また、各スイッチング素子の主電流流出端が、ゲート駆動回路に共通に接続される構成を考える。
【０００７】
主電流が流れると、第２の配線パターンにおいては一方方向に電流が流れるため、第２の配線パターンによるインダクタンスにより、各半導体スイッチング素子の主電流流出端の電位に差が生じる。各半導体スイッチング素子において配線インダクタンスの差によりこのような電位差が生じた場合、第２の配線パターンに対する半導体スイッチング素子の配線およびゲート駆動回路に対する配線を介して、半導体スイッチング素子間をループ状に電流が流れる。このようなループ電流が発生した場合、新たな電磁放射源となり周辺機器に対するノイズ源となり、誤動作の原因となる。また、ゲート駆動回路の配線に過電流が流れ、配線劣化などの問題が生じる。
【０００８】
前述の特許文献１においては、各半導体スイッチング素子にエミッタ抵抗を設けることにより、このようなループ状の電流が生じるのを抑制することを図る。抵抗素子は、比較的占有面積が大きく、１つのモジュール内に複数の半導体スイッチング素子が配置される場合、効率的に抵抗素子を配置することが、そのモジュールサイズの低減の観点から要求される。また、抵抗素子を実際に配置する場合、抵抗をスイッチング素子の配置に影響を及ぼすことなく配置することが要求される。この場合、抵抗素子を基板上の空き領域に配置し、また、抵抗に対する配線を基板上で引き回すなどの対策が考えられる。しかしながら、この場合、配線インダクタンスが増大するという問題が生じる。すなわち、抵抗の配置および抵抗に対する配線の配置を考慮しないと、配線のインダクタンスによる回路インダクタンスの増大、主電流回路との間のカップリングによるノイズの発生およびスイッチング速度の低下などの問題が生じる。
【０００９】
しかしながら、この特許文献１においては、各ＩＧＢＴのゲートおよびエミッタそれぞれに、抵抗素子を接続する電気的等価回路が示されているだけであり、どのようにゲート抵抗およびエミッタ抵抗を実装配置するかについては何ら考慮されていない。
【００１０】
特許文献２においても、各マルチエミッタ型ＩＧＢＴの電流センスエミッタにセンス抵抗を設けているものの、ゲート抵抗およびエミッタ抵抗をどのように効率的に物理的に配置するかについては何ら考慮されていない。
【００１１】
それゆえ、この発明の目的は、占有面積を増大させることなく、確実にループ電流の発生を抑制して、高速でスイッチング動作を行なう半導体スイッチング装置を提供することである。
【課題を解決するための手段】
【００１２】
この発明に係る半導体スイッチング装置は、各々が、制御電極に印加される制御信号に従ってオンおよびオフが制御される複数の半導体スイッチング素子が並列に配置される基板と、半導体スイッチング素子の制御電極およびゲート駆動回路の間ならびに半導体スイッチング素子の第１電極とゲート駆動回路の間にそれぞれ接続される複数のゲート抵抗および複数のソース抵抗とを有する。これらのゲート抵抗およびソース抵抗は、複数の半導体スイッチング素子の各制御電極をゲート駆動回路に電気的に接続するための中継となる接続基板の表面および裏面の対向する位置に配置される。
【発明の効果】
【００１３】
半導体スイッチング素子の第１電極とゲート駆動回路との間に抵抗が配置され、ループ電流が流れる経路の電流振幅を小さくすることができる。また、このループ電流振幅低減により、ループ回路のインダクタンスとループ抵抗とで決定される減衰時間も、大幅に改善することができる。従って、並列接続される複数の半導体スイッチング素子間の配線インダクタンスの差などの電流経路の非対称により起因するループ電流を、飛躍的に改善することができ、応じて、低ノイズレベルでスイッチング素子を高速にオン／オフ動作させることができる。
【００１４】
また、ゲート抵抗および第１電極抵抗を、それぞれ接続基板の表面および裏面に配置しており、半導体スイッチング素子が実装配置される基板面積の増大を、抑制することができる。また、接続基板の表面および裏面に抵抗素子を配置することにより、これらの抵抗素子の配置面積を十分に確保することができる。
【発明を実施するための最良の形態】
【００１５】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体スイッチング装置のスイッチング素子の配置を概略的に示す図である。図１において、主電流経路を構成する配線パターン１および２の間に、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）で構成される半導体スイッチング素子３および４が並列に配置される。配線パターン１および２は、スイッチング素子３および４が実装される基板上の配線パターンで形成される。
【００１６】
半導体スイッチング素子３および４は、表面にゲート電極（制御電極）Ｇとソース電極（第１電極）Ｓが形成され、裏面にドレイン電極が形成される縦型構造を有する。この半導体スイッチング素子３および４のドレイン電極が、図示しないダイボンドにより、配線パターン１に固着されて電気的に接続される。
【００１７】
半導体スイッチング素子３および４は、また、それぞれ、ソース電極配線１０ａおよび１０ｂを介して配線パターン２に電気的に接続される。ソース電極配線１０ａおよび１０ｂは、ワイヤボンドにより形成されるボンディングワイヤである。
【００１８】
これらのスイッチング素子３および４のゲート電極Ｇは、それぞれ、ゲート抵抗７おび８を介してゲート駆動回路９に結合される。半導体スイッチング素子３および４のソース電極Ｓが、それぞれ、ソース抵抗１２および１１を介してゲート駆動回路９に電気的に接続される。このゲート駆動回路９は、パルス状の電圧を発生し、これらの半導体スイッチング素子３および４のゲート電極Ｇおよびソース電極Ｓの間の電位差を制御して、これらの半導体スイッチング素子３および４のオン／オフを制御する。
【００１９】
次に動作について説明する。ゲート駆動回路９からのパルス電圧により、半導体スイッチング素子３および４がオン状態となる。応じて、これらの半導体スイッチング素子３および４ならびにソース電極配線１０ａおよび１０ｂを介して、配線パターン１から配線パターン２へ電流５が流れる。
【００２０】
半導体スイッチング素子３は、ソース電極Ｓが、ソース電極配線１０ａを介して配線パターン２に電気的に接続される。半導体スイッチング素子４は、ソース電極Ｓが、ソース電極配線１０ｂを介して配線パターン２に電気的に接続される。これらの半導体スイッチング素子３および４を介して流れる電流５は、配線パターン２上の点Ｃにおいて合流する。
【００２１】
図１に示されているように、半導体スイッチング素子３を通過する主電流においてソース電極ＳからＣ点までの距離と半導体スイッチング素子４を通過する主電流においてソース電極Ｓから点までの距離とが、互いに異なる。配線パターン２においては、寄生インダクタンスが存在する。このため、半導体スイッチング素子３のソース電極からＣ点のインダクタンスおよび半導体スイッチング素子４のソース電極からＣ点のインダクタンスは、一致しない。したがって、これらの半導体スイッチング素子３および４がスイッチング動作を行なう場合、電流変化率ｄｉ／ｄｔにより、これらの半導体スイッチング素子３および４のソース電極Ｓの間に電位差が発生する。
【００２２】
主電流５は、図１に示すように半導体スイッチング素子３から半導体スイッチング素子４の方向に流れるため、半導体スイッチング素子３のソース電極Ｓの方が半導体スイッチング素子４のソース電極よりも電位が高くなる。従って、図１において矢印で示すように、半導体スイッチング素子３からソース電極配線１０ａ、配線パターン２、ソース電極配線１０ｂ、および半導体スイッチング素子４を介して電流６が流れる。この場合、半導体スイッチング素子３および４のソース電極Ｓは、それぞれ、ソース抵抗１２および１１により接続されている。したがって、ソース抵抗１１および１２の電流制限機能により、このループ電流６が抑制され、スイッチング動作時のソース電流が振動するのを抑制することができる。
【００２３】
また、このループ電流が流れる経路において、ループ電流６の時定数は、このループ電流６が流れる経路のインダクタンスＬとソース抵抗１１および１２の抵抗値Ｒｓとにより決定される（Ｌ／Ｒ（２・Ｒｓ））。ループ電流６は、時定数に従って低減されるため、この抵抗値Ｒｓを適切な値に設定することにより、ループ電流６は急激に減衰する。これにより、高速でスイッチング動作を行なうことができる。
【００２４】
また、ゲート抵抗７および８については、半導体スイッチング素子３のスイッチング時間を最適化するため設けられ、これらのゲート抵抗７および８の抵抗値Ｒｇは、スイッチング損失の低減およびゲート電圧の振動するスイッチング時間の遅れ等を考慮してその値が調整される。
【００２５】
また、図１においては、主電流は、配線パターン１から半導体スイッチング素子３および４を介して配線パターン２に向かって流れている。主電流が流れる方向が逆の場合、すなわち、配線パターン２から配線パターン１に向かって主電流が流れる場合においても、同様の効果を得ることができる。
【００２６】
さらに、半導体スイッチング素子の数は、２に限定されず、さらに多くのスイッチング素子が設けられても良い。駆動する電流値に応じて半導体スイッチング素子の数が決定される。
【００２７】
図２は、この発明の実施の形態１に従う半導体スイッチング装置のスイッチング素子の基板上の配置を概略的に示す平面図である。図２において、基板１７上に、ＭＯＳＦＥＴで構成される半導体スイッチング素子１８と電流転流用のフリーホイールダイオードとして機能するショットキバリアダイオード（ＳＢＤ）１９が、配線パターン１上に並列に配置される。図２においては、４つの半導体スイッチング素子（ＭＯＳＦＥＴ）１８と、３つのショットキバリアダイオード（ＳＢＤ）１９が配置される構成が一例として示される。この半導体装置は、１ｉｎ１モジュール構成を一例として有し、同一動作を行う半導体スイッチング素子１８およびショットキーバリアダイオード１９により、１つのモジュールが構成される。
【００２８】
配線パターン１は、その端部において外部に対する接続のための端子１３に接続され、また配線パターン２も、同様、端子１３と対向する端部において外部接続のための端子１６に接続される。これらの接続端子１３および１６は、外部の負荷または電源との接続に用いられ、接続先は、この半導体スイッチング装置が用いられる回路内の位置に応じて、適宜決定される。たとえば、この半導体スイッチング装置がモータ駆動回路に利用される場合、この半導体スイッチング装置が、上側アームに接続されるか下側アームに接続されるかに応じて、これらの接続端子１３および１６の接続先が決定される。
【００２９】
この半導体スイッチング素子（ＭＯＳＦＥＴ、以下単にＭＯＳＦＥＴと称す）１８に対向して、ゲート電極配線パターン１４ｇとソース電極配線パターン１４ｓが、交互に１列に整列して配置される。これらの電極配線パターン１４ｇおよび１４ｓは、同じ長さを有し、それぞれ対応のＭＯＳＦＥＴのゲート電極Ｇおよびソース電極Ｓとボンディングワイヤ（図２において直線で示す）により電気的に接続される。ＭＯＳＦＥＴ１８のソース電極Ｓは、また、ボンディングワイヤにより、直線的に延在する配線パターン２に電気的に接続される。
【００３０】
ゲートパッド１４に対応して外部のゲート駆動回路との電気的接続を取るための接続ピン１５が配置される。接続ピン１５は、接続配線の一部を構成し、後に説明する接続基板に電気的に接続される。
【００３１】
ショットキバリアダイオード（ＳＢＤ）１９は、カソード電極が、配線パターン１に電気的に接続され、アノード電極が、配線パターン２に、同様、ボンディングワイヤにより電気的に接続される。
【００３２】
半導体スイッチング素子１８としては、一例として、外寸が１辺４ｍｍの正方形形状のスイッチング素子を用いており、これらは、たとえば２ｍｍ間隔で配置される。図２に示すように、ゲート電極配線パターン１４ｇおよびソース電極配線パターン１４ｓを、低インダクタンス化のために平行に形成した場合、このゲート電極配線パターン１４ｇとソース電極配線パターン１４ｓの間の間隔として２ｍｍ確保する場合、１ｍｍ間隔でゲート電極配線パターン１４ｇおよびソース電極配線パターン１４ｓが形成される。
【００３３】
なお、以下の説明において、これらの電極配線パターン１４ｇおよび１４ｓを、まとめて参照する場合には、「ゲートパッド」という用語を用い、参照番号として「１４」を用いる。
【００３４】
図３は、図２に示す構成の正面図である。図３において、基板１７の両側に接続端子１３および１６が配設される。これらの接続端子１３および１６に近接して、ショットキバリアダイオード１９が設けられる。これらのショットキバリアダイオード１９の間に、ＭＯＳＦＥＴ１８が設けられる。ＭＯＳＦＥＴ１８に対応して、接続ピン１５が設けられる。この接続ピン１５は、図２に示すように、各ゲート電極配線パターン１４ｇおよびソース電極配線パターン１４ｓそれぞれに対応して設けられる。
【００３５】
図２および図３に示すように、基板１７上には、半導体スイッチング素子を構成するＭＯＳＦＥＴ１８と電流転流用のショットキバリアダイオード１９が設けられているだけである。ゲート抵抗およびソース抵抗は設けられない。
【００３６】
図４は、基板１７上に配列される半導体スイッチング素子をゲート駆動回路に接続するための中継用の接続基板の正面図である。図４においては、半導体スイッチング素子が配置される基板１７の正面図も併せて示す。図４において基板１７の構成要素については、図３に示す構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。
【００３７】
接続基板２９においては、両側に、半導体スイッチング素子１８により構成されるモジュールと外部とを接続するための接続金具２０ｒおよび２０ｌが設けられる。これらの取付金具２０ｒおよび２０ｌは、窪み構造を有しており、基板１７に形成される接続端子１３および１６が、取付金具２０ｒおよび２０ｌに係合される。
【００３８】
接続基板２９中央部において、基板１７上に配置される接続ピン１５との電気的接続を取るためのソケット２１が設けられる。接続基板２９の表面に、ソケット２１に対向して、ゲート駆動回路との電気的接続を取るためのコネクタ２２が設けられる。
【００３９】
接続基板２９の表面側に、ソケット２１の各ピンに対応してゲート抵抗２３が設けられる。接続基板２９の裏面に、ゲート抵抗２３とほぼ同じ位置に対向してソース抵抗２４が配置される。
【００４０】
図４に示すように、ゲート抵抗２３およびソース抵抗２４を、接続基板２９の表面および裏面にそれぞれ配置することにより、ゲート抵抗２３およびソース抵抗２４を、十分余裕を持って配置することができる。また、これらのゲート抵抗２３およびソース抵抗２４は、基板１７上に半導体スイッチング素子と同一基板上に配置する必要がなく、基板１７の面積を低減することができ、応じてモジュールのサイズの増大を抑制することができる。また、抵抗素子とスイッチング素子とが別の基板に設けられるため、ゲート抵抗およびソース抵抗を、ＭＯＳＦＥＴ１８の配置に何ら影響を及ぼすことなく配置することができる。
【００４１】
図５は、接続基板２９表面の配線パターンを示す図である。図５において、この接続基板２９の両側に、取付金具２０ｌおよび２０ｒが配置される。この取付金具２０ｌおよび２０ｒの端部に貫通孔が設けられ、図３および４に示す接続端子１３および１６が結合される。
【００４２】
この接続基板２９において中央部に、ゲート抵抗２３が平行に所定の間隔で配置される。これらのゲート抵抗２３は、それぞれの一方端が、配線パターン３１および３０を介してコネクタ２２に接続され、それぞれの他方端が、配線パターン３２を介してソケット２１のピン端子のホール２１ｈに結合される。配線パターン３１は、ゲート抵抗２３それぞれに対応して直線状に設けられ、配線パターン３０は、配線パターン３１に共通に電気的に接続され、配線パターン３１をコネクタ２２に電気的に接続する。
【００４３】
ゲート電極用ピンおよびソース電極用ピンが、ゲート電極配線パターンおよびソース電極配線パターンに対応して交互に配置されるため、配線パターン３２は、ソケット２１のピン２１ｈにおいて１つ置きのピンに接続される。
【００４４】
図６は、接続基板２９の裏面の配線パターンを示す図である。図６において、取付金具２０ｌおよび２０ｒの間に、ソース抵抗２４が互いに平行に、ほぼゲート抵抗２３と同じピッチで配置される。このソース抵抗２４各々に対し、直線状の配線パターン３６が形成され、これらの配線パターン３６が共通に、直線的に延在する配線パターン３５に電気的に接続され、この配線パターン３５が、コネクタ２２に、接続用のホールを介して接続される。
【００４５】
ソース抵抗２４の他方端は、またソケット２１のピン２１ｈに対し、直線的に延びる配線パターン３７により電気的に接続される。このソース抵抗用の配線パターン３７は、それぞれ、このソケットピン２１ｈの１つ置きのピンに電気的に接続される。
【００４６】
ゲート抵抗２３およびソース抵抗２４は、接続基板２９のほぼ対応する位置に配置され、ほぼ同一形状および同一ピッチの配線パターンにより、対応のソケットのピン２１ｈに電気的に接続される。
【００４７】
これらの図５および図６に示すように、接続基板２９の表面および裏面にゲート抵抗２３およびソース抵抗２４を配置することにより、これらのゲート抵抗２３およびソース抵抗２４として、寸法上の制約を大幅に緩和して低インダクタンスの抵抗（幅の広い抵抗）を十分余裕を持って配置することができる。また、接続基板２９の表面および裏面を、その抵抗２３および２４に対する配線配置領域として利用することにより、ゲート抵抗とソース抵抗に対する配線を平行に配置する平行平板型の配線が可能となる。すなわち、直線的に延在する配線パターンをこれらの抵抗に対して配置することができ、配線長を低減することができ、配線インダクタンスを低減することができ、高速駆動を実現することができる。
【００４８】
本実施の形態１においては、ゲート抵抗２３およびソース抵抗２４の抵抗値は、たとえば１Ωである。半導体スイッチング素子のサイズが数ｍｍ角で、これらのスイッチング素子の間隔が数ｍｍの場合（本実施の形態において素子サイズは、一辺が４．５ｍｍの正方形であり、間隔が２ｍｍである）、ループ電流経路の配線の寄生インダクタンスは、１０ｎＨ程度となる。ループ電流が流れる際の減衰時間は、インダクタンス／抵抗値で決定されるため、この実施の形態１の構成に従えば、１０ｎｓ程度で、ループ電流が減衰することが予想される。通常のスイッチング時間は、数十ｎｓ程度であり、その減衰時間は十分短く、その影響は小さいといえる。
【００４９】
以上のように、この発明の実施の形態１に従えば、並列に接続される半導体スイッチング素子のソース電極に対しそれぞれ抵抗素子を接続して共通にゲート駆動回路に接続している。このように、スイッチング動作時のスイッチング素子間を流れるループ電流を抑制し、また、その減衰時間を低減することができ、高速のスイッチングを実現することができる。
【００５０】
また、半導体スイッチング素子が実装される基板ではなく、ゲート駆動回路との接続のための接続基板に、ゲート抵抗およびソース抵抗を配置している。したがって、これらのゲート抵抗およびソース抵抗の配置領域を基板上に設ける必要がなく、半導体スイッチング素子が実装される基板の面積増大を抑制することができ、モジュールのサイズを小さくすることができる。また、ゲート抵抗およびソース抵抗は、個々に配置することができ、これらの抵抗に対する配線長は、最短に設定することが可能となり、また、配線幅も十分広くすることができ、配線インダクタンスの増大を抑制することができる。
【００５１】
［実施の形態２］
図７は、この発明の実施の形態２に従う半導体スイッチング素子の基板上の配線パターンを概略的に示す図である。この図７に示す基板１７の配置は、以下の点で、図２に示す基板の配置と異なる。すなわち、ＭＯＳＦＥＴ１８に対向して、ゲート電極配線パターン１４ｇとソース電極配線パターン１４ｓが交互に配置される。このゲート電極配線パターン１４ｇおよびソース電極配線パターン１４ｓは、それぞれ直線的に延在して形成されるものの、このソース電極配線パターン１４ｓの長さは、ゲート電極配線パターン１４ｇよりも長くされる。したがって、ゲート電極配線パターン１４ｇおよびソース電極配線パターン１４ｓに対する基板上接続位置を示す接続ピン１５ｇおよび１５ｓは、ジグザグ状に交互に配置される。これらの接続ピン１５ｇおよび１５ｓは、接続基板に形成されるゲート電極用のソケットピン２１ｈｇおよびソース電極用のソケットピン２１ｈｓに電気的に接続される。ゲート電極用のピン１５ｇが、直線的に整列して配置され、また、ソース電極に対する接続ピン１５ｓが、別の位置において、直線的に配置される。ゲート電極用接続ピン１５ｇとソケットピン２１ｈｇとの位置は、平面図的に見て同じであり、また、ソース電極用接続ピン１５ｓとソケットピン２１ｈｓの位置は、平面図的に見て同じである。
【００５２】
ソース電極用接続ピン１５ｓが整列する直線とゲート電極用の接続ピン１５ｇが整列する直線の間の距離（間隔）ＬＰは、ソース電極配線パターン１４ｓとゲート電極配線パターン１４ｇの間の間隔Ｌｇよりも大きくされる。ソケットピン２１ｈｇおよび２１ｈｓは、それぞれ、接続ピン１５ｇおよび１５ｓに対応して配置されており、従って、ソケットピン２１ｈｇおよび２１ｈｓにおいても、これらの接続ピン１５ｇおよび１５ｓと同様の関係が満たされる。
【００５３】
この図７に示す基板１７上のパターンの他の構成は、図２に示す実施の形態１の構成と同じであり、対応する部分には同一参照番号を付して、その詳細説明は省略する。
【００５４】
図８は、実施の形態１における接続基板２９上の配線パターンを、比較のために模式的に示す図である。図８において、ソケットピン２１ｈが、ゲート電極用およびソース電極用として一列に整列して配置される。ソケットピン２１ｈには、ソケットに対する電気的接続のために、ハンダ領域４０が形成される。
【００５５】
この接続基板２９表面において、半導体スイッチング素子の配置の実装密度が高くされた場合、スイッチング素子の間隔が狭くなり、応じて、ゲート電極配線パターンおよびソース電極配線パターンの間隔も狭くなる。この場合、ソケットピン２１ｈの間隔が極めて狭くなり、ハンダ領域４０を十分に確保することできなくなる恐れがある。この場合、ハンダ領域４０により、配線間の間隔が非常に狭くなった場合、配線間に高電圧が印加され、短絡などの不具合が生じる可能性があり、耐電圧特性上問題が生じる。
【００５６】
このスイッチング素子のピッチおよびゲートパッドの間隔が狭くなる場合、ハンダ領域４０を、十分に確保するために、図７に示すように、ゲート電極配線パターン１４ｇおよびソース電極配線パタン１４ｓの長さを異ならせ、ソケットに対する接続用のピン１５をジグザク状に配置し、応じて、ソケットピン２１ｈをジグザグ状に配置してハンダ領域４０を確保する。
【００５７】
図９は、この発明の実施の形態２に従う半導体スイッチング装置の接続基板の配線パターンを概略的に示す図である。図９において、接続基板２９表面において、ゲート抵抗２３が、それぞれ、配線パターン３２を介してソケットピン２１ｈｇに電気的に接続される。ゲート電極に対するソケットピン２１ｈｇが１列に整列して配置される。ゲート電極用ソケットピン２１ｈｇと異なる位置において１列に整列して、ソース電極用のソケットピン２１ｈｓが配置される。
【００５８】
ソケットピン２１ｈｇおよび２１ｈｓ各々に対しては、ハンダ領域４０が設けられる。この場合、ゲート電極用ソケットピン２１ｈｇが整列する直線とソース電極用ソケットピンが整列する直線の間の距離Ｌｐは、ゲートパッドの間の距離（間隔）ＬＧより十分大きくされる。また、ソース電極用のソケットピン２１ｈｓのピッチ（Ｌ１＋Ｌ２）は、ソース電極用のソケットピン２１ｓとゲート電極用のソケットピン２１ｇの間のピッチＬ１よりも十分広くされる。これは、ゲート電極に対するソケットピン２１ｈｇについても同様である。したがって、半導体スイッチング素子のピッチ（または間隔）が十分小さくなり、またゲートパッドの間隔が小さくなる場合においても十分に、ハンダ領域４０を確保することができる。
【００５９】
また、ゲート抵抗に対する配線パターンは、ソース抵抗に対する配線パターンよりも短くされている。これにより、ＭＯＳＦＥＴ（半導体スイッチング素子）１８のゲート配線のインダクタンスの増大を抑制して、スイッチング素子のゲート電位の変化速度が低下するのを抑制する。
【００６０】
なお、図９に示す配置において、ソース電極用のソケットピン２１ｈｓに対するハンダ領域４０とゲート電極用のソケットピン２１ｈｇに対するハンダ領域４０の間の最小距離Ｌｇｓが、ゲートパッドの間の間隔ＬＧよりも十分に広く確保されていれば、半導体スイッチング素子の間隔が小さくなる場合においても、ハンダ領域４０を十分に確保することができ、耐電圧特性を十分に保証することができる。
【００６１】
図１０は、この発明の実施の形態２に従う半導体スイッチング装置の接続基板２９の裏面の配線パターンを概略的に示す図である。図１０において、接続基板２９の裏面においては、ソース抵抗２４が整列して配置され、それぞれに、直線的に延在する配線パターン３６および３７が接続される。
【００６２】
図１０に示す接続基板２９裏面の配線パターンは、図６に示す配線パターンと以下の点で異なる。すなわち、ソース抵抗２４に対する配線パターン３７の長さが、実施の形態１に比べて長くされ、ゲート電極用のソケットピン２１ｈｇの間を通過して、さらに遠方まで、ソース電極用ソケットピン２１ｈｓにまで延在する点が異なる。この図１０に示す接続基板２９の配線パターンの他の構成は、図６に示す配線パターンと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６３】
接続基板２９の裏面には、ソケットとの接続を取るためのハンダ領域は設けられない。したがって、ソース抵抗２４に対する配線パターン３７を、直線的に、ソケットピン２１ｈｇの間を通過させてソース電極用ソケットピン２１ｈｓにまで延在させることができる。
【００６４】
以上のように、この発明の実施の形態２に従えば、ソース電極配線パターンおよびゲート電極配線パターンに対する接続基板との接続位置（接続ピン）を、基板上でジグザク状に配置している。したがって、ソケットピンについても同様、接続基板上でジグザグ状に配置される。従って、スイッチング素子が高密度に配置され、スイッチング素子間の間隔が狭くなり、ゲートパッド（ゲート電極配線パターンおよびソース電極配線パターン）の間隔が狭くなる場合においても、十分に、ハンダ領域を確保することができる。これにより、スイッチング素子の間隔が狭くなる場合においても、耐電圧特性の劣化を抑制することができ、安定にかつ高速動作するスイッチング装置を実現することができる。
【００６５】
なお、上述の実施の形態１および２においては、接続基板の表面にゲート抵抗が配置され、接続基板の裏面にソース抵抗が配置されている。しかしながら、逆に、接続基板の表面にソース抵抗が配置され、裏面にゲート抵抗が配置されても良い。
【産業上の利用可能性】
【００６６】
この発明は、複数の半導体スイッチング素子を並列に接続してスイッチング動作を行なわせる半導体スイッチング装置に適用することにより、高速かつ安定に動作する半導体スイッチング装置を実現することができる。
【００６７】
なお、上述の説明においては、半導体スイッチング素子として、ＭＯＳＦＥＴが用いられている。しかしながら、ソース電極をエミッタ電極で置き換えれば、同様、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に対しても適用可能である。
【図面の簡単な説明】
【００６８】
【図１】この発明の実施の形態１に従う半導体スイッチング装置の配置を概略的に示す図である。
【図２】この発明の実施の形態１に従う半導体スイッチング装置の素子実装基板上の配置を概略的に示す図である。
【図３】図２に示す基板上の配置の正面図である。
【図４】この発明の実施の形態１に従う接続基板および基板の正面図である。
【図５】この発明の実施の形態１に従う接続基板表面の配線パターンを概略的に示す図である。
【図６】この発明の実施の形態１に従う接続基板の裏面の配線パターンを概略的に示す図である。
【図７】この発明の実施の形態２に従う半導体スイッチング装置の素子実装基板上のパターンを概略的に示す図である。
【図８】実施の形態１における接続基板上でのゲートパッドに対するハンダ領域を概略的に示す図である。
【図９】この発明の実施の形態２に従う接続基板上のハンダ領域の配置を概略的に示す図である。
【図１０】この発明の実施の形態２に従う半導体スイッチング装置の接続基板の裏面の配線パターンを概略的に示す図である。
【符号の説明】
【００６９】
１，２  配線パターン、３，４  ＭＯＳＦＥＴ、７，８  ゲート抵抗、１１，１２  ソース抵抗、９  ゲート駆動回路、１８  ＭＯＳＦＥＴ、１９  ショットキバリアダイオード、１４  ゲートパッド、１４ｇ  ゲート電極配線パターン、１４ｓ  ソース電極配線パターン、１５  接続ピン、１７  基板、２９  接続基板、２１  ソケットピン、２１ｈ  ソケットピン、２１ｈｓ  ソース電極用ソケットピン、２１ｈｇ  ゲート電極用ソケットピン、２２  コネクタ、２３  ゲート抵抗、２４  ソース抵抗、４０  ハンダ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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