(57)【特許請求の範囲】
【請求項１】
メモリセルと、メモリセルに接続されたビット線およびワード線とを有し、一方向に配列された複数のセルアレイと、
前記セルアレイの間に配置され、前記セルアレイに対するデータの読み書きを制御する読み書き制御部と、
前記セルアレイの列の一端から前記セルアレイの配列方向に向けて配線され、前記セルアレイで共通に使用するために前記読み書き制御部に接続されたグローバル線と、
前記セルアレイの列の一端側に配置され、前記グローバル線に信号を入力または出力する信号制御部を備え、
前記セルアレイは、所定のメモリ容量を有する少なくとも一つの完全セルアレイと、前記所定のメモリ容量に満たない容量を有し、前記配列方向の長さが前記完全セルアレイより短い不完全セルアレイとのいずれかであり、
前記不完全セルアレイは、前記完全セルアレイより前記信号制御部の近くに配置されていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記信号制御部は、前記セルアレイにデータを入出力するデータ入出力部であり、
前記グローバル線は、前記セルアレイと前記データ入出力部の間にデータを伝達するグローバルビット線であることを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
前記ワード線を選択するために割り当てられたアドレスは、前記信号制御部に遠い側から近い側に向けて昇順であり、
前記不完全セルアレイは、最大のアドレスが割り当てられたワード線を含むことを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
一対の前記セルアレイと前記読み書き制御部により構成される複数のメモリユニットを備え、
前記読み書き制御部は、一対の前記セルアレイの間に配置され、これ等セルアレイに共有され、
前記不完全セルアレイは、前記メモリユニットのいずれかに含まれ、対応する前記読み書き制御部の前記信号制御部側に配置されていることを特徴とする半導体メモリ。
【請求項５】
請求項４記載の半導体メモリにおいて、
前記不完全セルアレイを含むメモリユニットは、前記信号制御部に最も近い位置に配置され、
前記セルアレイにおいて、前記ワード線を選択するために割り当てられたアドレスは、前記信号制御部に遠い側から近い側に向けて昇順であり、
前記不完全セルアレイは、最大のアドレスが割り当てられたワード線を含むことを特徴とする半導体メモリ。
【請求項６】
請求項４記載の半導体メモリにおいて、
前記グローバル線を構成する複数のサブグローバル線と、
前記信号制御部に遠いサブグローバル線を、前記信号制御部に近いサブグローバル線に接続するために前記各メモリユニットの前記読み書き制御部の形成領域に形成されたリピータ回路とを備え、
前記不完全セルアレイを含むメモリユニットは、前記信号制御部に最も遠い位置に配置されていることを特徴とする半導体メモリ。
【請求項７】
請求項６記載の半導体メモリにおいて、
前記信号制御部は、前記セルアレイにデータを入出力するデータ入出力部であり、
前記グローバル線は、前記セルアレイと前記データ入出力部の間にデータを伝達するグローバルビット線であることを特徴とする半導体メモリ。
【請求項８】
請求項６記載の半導体メモリにおいて、
前記不完全セルアレイを含まないメモリユニットにおいて、前記ワード線を選択するために割り当てられたアドレスは、前記信号制御部に近い側から遠い側に向けて昇順であり、
前記不完全セルアレイを含むメモリユニットにおいて、前記ワード線を選択するために割り当てられたアドレスは、前記信号制御部に遠い側から近い側に向けて昇順であり、
前記不完全セルアレイは、最大のアドレスが割り当てられたワード線を含むことを特徴とする半導体メモリ。
【請求項９】
請求項１記載の半導体メモリにおいて、
半導体メモリは、回路情報がコンパイラにより生成され、ユーザ仕様に応じて記憶容量を設定可能なＲＡＭマクロとして形成されていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のセルアレイと、これ等セルアレイに共通のグローバルビット線とを有する半導体メモリに関する。
【背景技術】
【０００２】
一般に、ＳＲＡＭ等の半導体メモリでは、メモリセルに接続されるビット線は、メモリ容量の増加とともに長くなる傾向がある。ビット線が長くなると、ビット線の負荷容量は増加し、アクセス時間は長くなる。アクセス時間がビット線の負荷容量により長くなることを防止するために、階層構造を有するビット線が提案されている（例えば、特許文献１参照）。この手法では、互いに独立のビット線を有する複数のセルアレイが形成され、これ等セルアレイに共通のグローバルビット線が配線される。
【特許文献１】特開２００５−１６６０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一方、１チップにロジック回路とメモリ回路（半導体メモリ）が搭載されるシステムＬＳＩには、ユーザ仕様に応じてメモリ容量を設定できるものがある。この種のシステムＬＳＩでは、半導体メモリは、システムＬＳＩの設計ツールの一つであるコンパイラを使用してＲＡＭマクロとして形成される。例えば、コンパイラは、メモリ容量に応じてワード線の本数を計算し、各ワード線にアドレスを割り当てる。
【０００４】
コンパイラは、所定のメモリ容量を有する基本セルアレイ（完全セルアレイ）をライブラリとして有している。コンパイラは、チップ上に形成する基本セルアレイの数を、ユーザが希望するメモリ容量に応じて計算する。メモリ容量が、基本セルアレイの容量の整数倍でない場合、コンパイラは、基本セルアレイより小さい不完全セルアレイを形成する。一般的なレイアウト設計では、基本セルアレイは、Ｉ／Ｏ回路に近い側に配置され、不完全セルアレイは、Ｉ／Ｏ回路に最も遠い側に配置される。各セルアレイのビット線およびセルアレイに共通のグローバルビット線は、セルアレイの配列方向に沿って配線される。
【０００５】
グローバルビット線の負荷容量は、グローバルビット線が長いほど大きくなる。そのため、グローバルビット線が長く、グローバルビット線の負荷容量が大きいと、半導体メモリのアクセス時にグローバルビット線の充放電電流が大きくなる。この結果、消費電力が増加し、アクセス時間が増加する。しかしながら、従来、セルアレイを配置するときに、グローバルビット線の長さは考慮されていない。
【０００６】
本発明の目的は、セルアレイの配置を工夫することで、グローバルビット線の長さを短縮し、半導体メモリの消費電力を減少することにある。また、半導体メモリのアクセス時間を短縮することにある。
【課題を解決するための手段】
【０００７】
本発明の一形態では、メモリセル、ビット線およびワード線を有するセルアレイは、一方向に配列されている。セルアレイは、所定のメモリ容量を有する少なくとも一つの完全セルアレイと、所定のメモリ容量に満たない容量を有する不完全セルアレイのいずれかである。不完全セルアレイは、完全セルアレイより信号制御部の近くに配置されており、配列方向の長さが完全セルアレイより短い。信号制御部は、セルアレイの列の一端側に配置され、グローバル線に信号を入力または出力する。読み書き制御部は、セルアレイの間に配置され、セルアレイに対するデータの読み書きを制御する。グローバル線は、セルアレ
イの列の一端からセルアレイの配列方向に向けて配線され、読み書き制御部に接続されている。信号制御部と読み書き制御部との間に信号を伝達するグローバル線は、長さの短い不完全セルアレイ上に必ず配線される。このため、グローバル線を完全セルアレイ上に配線する場合に比べてその配線長を短くできる。したがって、グローバル線の負荷容量を削減でき、セルアレイの動作時に発生するグローバル線の充放電電流を削減できる。この結果、半導体メモリの消費電力を削減でき、半導体メモリのアクセス時間を短縮できる。
【０００８】
本発明の一形態における好ましい例では、信号制御部は、セルアレイにデータを入出力するデータ入出力部である。グローバル線は、セルアレイとデータ入出力部の間にデータを伝達するグローバルビット線である。一般に、半導体メモリでは、データの転送レートを向上するために、複数のグローバルビット線が形成される場合が多い。本発明の適用により、複数のグローバルビット線の充放電電流が削減できるため、消費電力の削減効果は大きい。
【０００９】
本発明の一形態における好ましい例では、ワード線を選択するために割り当てられたアドレスは、信号制御部に遠い側から近い側に向けて昇順である。不完全セルアレイは、最大のアドレスが割り当てられたワード線を含む。アドレスを順序正しく割り当てることで、アドレスデコーダ等の回路設計を容易にできる。また、半導体メモリに不良が発生したときに、不良アドレスを物理的に特定しやすいため、不良解析の効率を向上できる。
【００１０】
本発明の一形態における好ましい例では、各メモリユニットは、一対のセルアレイと読み書き制御部により構成される。読み書き制御部は、一対のセルアレイの間に配置され、これ等セルアレイに共有される。不完全セルアレイは、メモリユニットのいずれかに含まれ、対応する読み書き制御部の信号制御部側に配置されている。これにより、グローバル線は、常に不完全セルアレイ上に配線される。したがって、複数の完全セルアレイと１つの不完全セルアレイとが形成される場合にも、グローバル線の充放電電流を削減できる。
【００１１】
本発明の一形態における好ましい例では、不完全セルアレイを含むメモリユニットは、信号制御部に最も近い位置に配置されている。セルアレイにおいて、ワード線を選択するために割り当てられたアドレスは、信号制御部に遠い側から近い側に向けて昇順である。不完全セルアレイは、最大のアドレスが割り当てられたワード線を含む。複数の完全セルアレイと１つの不完全セルアレイとが形成される場合にも、アドレスを順序正しく割り当てることで、アドレスデコーダ等の回路設計を容易にできる。また、半導体メモリに不良が発生したときに、不良アドレスを物理的に特定しやすいため、不良解析の効率を向上できる。
【００１２】
本発明の一形態における好ましい例では、グローバル線は、複数のサブグローバル線により構成される。リピータ回路は、各メモリユニットの読み書き制御部の形成領域に形成されている。リピータ回路は、信号制御部に遠いサブグローバル線を、信号制御部に近いサブグローバル線に接続する。不完全セルアレイを含むメモリユニットは、信号制御部に最も遠い位置に配置されている。リピータ回路の挿入により、不完全セルアレイを含むメモリユニットがアクセスされるとき、このメモリユニットに接続されたサブグローバル線は、信号制御部に接続され充放電される。一方、不完全セルアレイを含まないメモリユニットがアクセスされるとき、不完全セルアレイを含むメモリユニットに接続されたサブグローバル線は、信号制御部から切り離され充放電されない。したがって、不完全セルアレイを含まないメモリユニットをアクセスするときの消費電力は、不完全セルアレイを含むメモリユニットをアクセスするときの消費電力より低くなる。
【００１３】
半導体メモリがランダムアクセスされるとき、完全セルアレイを含むメモリユニットのアクセス頻度は、小さいメモリ容量を有する不完全セルアレイを含むメモリユニットのア
クセス頻度より高くなる。リピータ回路が挿入される場合に、セルアレイの配置を工夫し、アクセス頻度の高いメモリユニットの消費電力を下げることで、半導体メモリの消費電力を削減でき、半導体メモリのアクセス時間を短縮できる。
【００１４】
本発明の一形態における好ましい例では、不完全セルアレイを含まないメモリユニットにおいて、ワード線を選択するために割り当てられたアドレスは、信号制御部に近い側から遠い側に向けて昇順である。不完全セルアレイを含むメモリユニットにおいて、ワード線を選択するために割り当てられたアドレスは、信号制御部に遠い側から近い側に向けて昇順である。不完全セルアレイは、最大のアドレスが割り当てられたワード線を含む。一般に、不完全セルアレイと完全セルアレイを有する半導体メモリの設計では、不完全セルアレイは、完全セルアレイを配置した後に配置することが多い。このため、不完全セルアレイのアドレスを、完全セルアレイのアドレスより大きくすることで、アドレスを順次割り当てながらセルアレイを設計できる。この結果、設計効率を向上できる。特に、不完全セルアレイを有する半導体メモリは、コンパイラ等の設計ツールを用いて自動で設計する場合が多い。この場合に、設計ツールのプログラムを簡易に設計できる。
【００１５】
本発明の一形態における好ましい例では、半導体メモリは、回路情報がコンパイラによりＲＡＭマクロとして生成される。本発明を、ユーザ仕様に応じて記憶容量が設定可能なＲＡＭマクロに適用することで、半導体メモリの消費電力を、ユーザ毎に最小限に抑えることが可能になる。
【発明の効果】
【００１６】
本発明では、グローバルビット線の長さを短縮でき、半導体メモリの消費電力を減少できる。また、半導体メモリのアクセス時間を短縮できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｘ”が付く信号は負論理を示している。
【００１８】
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してスタティックランダムアクセスメモリ（以下、ＳＲＡＭと称する）として形成されている。ＳＲＡＭは、ＳＯＣ（System On Chip）等のシステムＬＳＩに搭載されるＲＡＭマクロである。ＲＡＭマクロは、システムＬＳＩの設計ツールの一つであるコンパイラにより生成される。ＳＲＡＭは、メモリコアＣＯＲＥ、データ入出力部ＤＩＯ（信号制御部）、デコード部ＤＥＣ、動作制御部ＯＰＣおよび信号入力部ＳＩＮを有している。
【００１９】
メモリコアＣＯＲＥは、一対のセルアレイＣＡＲＹ、ＩＣＡＲＹおよび読み書き制御部ＲＷＣとを有している。セルアレイＣＡＲＹ、ＩＣＡＲＹは、図の縦方向に沿って配置されている。読み書き制御部ＲＷＣは、セルアレイＣＡＲＹ、ＩＣＡＲＹの間に配置されている。読み書き制御部ＲＷＣは、セルアレイＣＡＲＹ、ＩＣＡＲＹに共通の回路であり、セルアレイＣＡＲＹ、ＩＣＡＲＹに対するデータの読み書きを制御する。読み書き制御部ＲＷＣは、読み出しグローバルビット線ＲＧＢＬおよび書き込みグローバルビット線ＷＧＢＬ、ＷＧＢＬＸを介してデータ入出力部ＤＩＯに接続されている。
【００２０】
セルアレイＣＡＲＹ、ＩＣＡＲＹは、マトリックス状に配置された複数のスタティックメモリセルＭＣと、メモリセルＭＣに接続されたワード線ＷＬおよび相補のビット線ＢＬ
、ＢＬＸとを有している。すなわち、このＳＲＡＭでは、メモリセルＭＣに読み書きされるデータの伝達経路は、ビット線ＢＬ、ＢＬＸとグローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸに階層化されている。
【００２１】
セルアレイＣＡＲＹは、基本の記憶容量を有する完全セルアレイである。例えば、セルアレイＣＡＲＹの記憶容量は８ｋビットである。セルアレイＩＣＡＲＹは、基本の記憶容量より小さい記憶容量を有する不完全セルアレイである。例えば、セルアレイＩＣＡＲＹの記憶容量は４ｋビットである。この実施形態では、例えば、システムＬＳＩを設計するユーザは、１２ｋビットのＳＲＡＭを必要としている。コンパイラは、ＳＲＡＭを、８ｋビットの完全セルアレイＣＡＲＹと４ｋビットの不完全セルアレイＩＣＡＲＹで構成する。
【００２２】
コンパイラは、セルアレイＩＣＡＲＹをデータ入出力部ＤＩＯの近くに配置し、セルアレイＣＡＲＹをデータ入出力部ＤＩＯの遠くに配置する。セルアレイＣＡＲＹ、ＩＣＡＲＹをアクセスするためのロウアドレスＲＡＤは、データ入出力部ＤＩＯに最も遠い位置からデータ入出力部ＤＩＯに向けて昇順に割り当てられる。このように、この実施形態では、セルアレイＩＣＡＲＹに割り当てられたアドレスは、最大のロウアドレスＲＡＤ１９１を含んでいる。ロウアドレスＲＡＤは、ワード線ＷＬを示すアドレスであり、ワード線ＷＬを選択するためにアドレス信号ＡＤとしてＳＲＡＭの外部から供給される。
【００２３】
データ入出力部ＤＩＯに遠いセルアレイＣＡＲＹからセルアレイＩＣＡＲＹに向けてアドレスを昇順に割り当てることで、アドレスＡＤをデコードするデコード部ＤＥＣの回路設計を容易にできる。換言すれば、ユーザ仕様に応じてＲＡＭマクロを生成するコンパイラのプログラムを、従来のプログラムを利用して簡易に設計できる。また、アドレスが順序正しく割り当てているため、ＳＲＡＭに不良が発生したときに、不良アドレスを物理的に特定しやすい。したがって、不良解析の効率を向上できる。
【００２４】
セルアレイＣＡＲＹでは、一対のビット線ＢＬ、ＢＬＸに１２８個のメモリセルＭＣが接続されている（ＲＡＤ＝０−１２７）。すなわち、１２８個のメモリセルＭＣが、図の縦方向に並んでいる。一方、セルアレイＩＣＡＲＹでは、一対のビット線ＢＬ、ＢＬＸに６４個のメモリセルＭＣが接続されている（ＲＡＤ＝１２８−１９１）。すなわち、６４個のメモリセルＭＣが、図の縦方向に並んでいる。したがって、セルアレイＩＣＡＲＹのビット線方向の長さは、セルアレイＣＡＲＹのビット線方向の長さのほぼ半分である。
【００２５】
また、セルアレイＣＡＲＹ、ＩＣＡＲＹでは、１本のワード線ＷＬに６４個のメモリセルＭＣが接続されている。すなわち、６４個のメモリセルＭＣが、図の横方向に並んでいる。例えば、データ出力端子ＤＯＵＴおよびデータ入力端子ＤＩＮは、６４ビットを有している。このため、読み出し動作において、ワード線ＷＬの選択によりデータ入出力部ＤＩＯに読み出された６４ビットの読み出しデータが、データ出力端子ＤＯＵＴに同時に出力される。同様に、書き込み動作において、６４ビットの書き込みデータは、ロウアドレスＲＡＤで選択される６４個のメモリセルＭＣに同時に書き込まれる。
【００２６】
データ入出力部ＤＩＯは、セルアレイＣＡＲＹ、ＩＣＡＲＹの列の外部端子ＤＯＵＴ、ＤＩＮ側に配置されている。データ入出力部ＤＩＯは、読み出し動作時に、メモリセルＭＣから読み出されるデータを読み出しグローバルビット線ＲＧＢＬを介して受け、受けたデータをデータ出力端子ＤＯＵＴに出力する。また、データ入出力部ＤＩＯは、書き込み動作時に、データ入力端子ＤＩＮに供給される書き込みデータを相補のデータに変換し、変換したデータを書き込みグローバルビット線ＷＧＢＬ、ＷＧＢＬＸを介してメモリコアＣＯＲＥに出力する。この実施形態では、読み出し用の外部データ端子ＤＯＵＴと、書き込み用の外部データ端子ＤＩＮとを独立して形成しているが、読み出しおよび書き込みに
共通の外部データ端子を形成してもよい。
【００２７】
読み書き制御部ＲＷＣは、読み出し動作において、ビット線ＢＬに読み出されたデータを増幅し、増幅したデータを読み出しグローバルビット線ＲＧＢＬに出力する。読み書き制御部ＲＷＣは、書き込み動作において、書き込みグローバルビット線ＷＧＢＬ、ＷＧＢＬＸに供給される相補の書き込みデータをビット線ＢＬ、ＢＬＸに出力する。
【００２８】
この実施形態では、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸは、セルアレイＩＣＡＲＹ上に配線されている。グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸの長さは、セルアレイＣＡＲＹ上に配線する場合に比べて短くできる。このため、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸの負荷容量を小さくできる。したがって、読み出し動作時および書き込み動作時の充放電電流を削減できる。また、読み出しデータおよび書き込みデータが、データ入出力部ＤＩＯと読み書き制御部ＲＷＣ間に伝達される時間を短くできる。この結果、ＳＲＡＭの動作時の消費電力を削減でき、アクセス時間（読み出し動作時間および書き込み動作時間）を短縮できる。特に、半導体メモリでは、多数のグローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸが、セルアレイＣＡＲＹ、ＩＣＡＲＹ上に配線される（この例では、１９２本）。このため、消費電力の削減効果は大きい。
【００２９】
デコード部ＤＥＣは、読み出し動作中および書き込み動作中に、動作制御部ＯＰＣからのタイミング信号に同期してアドレス信号ＡＤ（＝ロウアドレスＲＡＤ）をデコードし、アドレス信号ＡＤに対応するワード線ＷＬを高レベルに活性化する。また、デコード部ＤＥＣは、書き込み動作中に、動作制御部ＯＰＣからのタイミング信号に同期してアドレス信号ＡＤ（＝ロウアドレスＲＡＤ）をデコードし、アドレス信号ＡＤに対応する書き込み制御信号ＷＥＣ（図２に示すＷＥＣ０−１）を高レベルに活性化する。書き込み制御信号ＷＥＣの活性化により、書き込みグローバルビット線ＷＧＢＬ、ＷＧＢＬＸは、一方のセルアレイＣＡＲＹ、ＩＣＡＲＹのビット線ＢＬ、ＢＬＸに接続される。
【００３０】
動作制御部ＯＰＣは、信号入力部ＳＩＮを介して供給されるライトイネーブル信号ＷＥおよびチップセレクト信号ＣＳに応じて読み出し要求および書き込み要求を検出し、検出した要求に応じてＳＲＡＭの読み出し動作および書き込み動作を制御するためのタイミング信号を生成する。生成されたタイミング信号は、デコード部ＤＥＣおよびデータ入出力部ＤＩＯ等に出力される。例えば、動作制御部ＯＰＣは、読み出し動作時におよび書き込み動作時に、ワード線ＷＬの活性化期間を設定するワード線活性化タイミング信号を出力する。動作制御部ＯＰＣは、読み出し動作および書き込み動作が実行されないスタンバイ期間に、読み出しグローバルビット線ＲＧＢＬを高レベルにプリチャージするために、プリチャージ信号ＰＣＸを低レベルに活性化する。
【００３１】
信号入力部ＳＩＮは、外部端子に供給されるライトイネーブル信号ＷＥ、チップセレクト信号ＣＳおよびアドレス信号ＡＤを、クロック信号ＣＬＫに同期して受信し、受信した信号を動作制御部ＯＰＣおよびデコード部ＤＥＣに出力する。信号入力部ＳＩＮは、チップセレクト信号ＣＳが活性化されている間、書き込みイネーブル信号ＷＥが低レベルのとき読み出し要求を検出し、ライトネーブル信号ＷＥが高レベルのとき書き込み要求を検出する。
【００３２】
図２は、図１に示したメモリコアＣＯＲＥの詳細を示している。セルアレイＣＡＲＹ、ＩＣＡＲＹは、上述したように、マトリックス状に配置され、相補のビット線ＢＬ、ＢＬＸおよびワード線ＷＬに接続された複数のスタティックメモリセルＭＣを有している。
【００３３】
読み書き制御部ＲＷＣは、センスアンプＳＡ、プリチャージ回路ＰＲＥおよび書き込み
スイッチＷＳＷを有している。センスアンプＳＡは、入力がセルアレイＣＡＲＹ、ＩＣＡＲＹのビット線ＢＬに接続された２入力ＮＡＮＤゲート（負論理のオア回路）と、ゲートがＮＡＮＤゲートの出力に接続されたｎＭＯＳトランジスタとを有している。ｎＭＯＳトランジスタは、ソースが接地線ＶＳＳに接続され、ドレインが読み出しグローバルビット線ＲＧＢＬに接続されている。このように、センスアンプＳＡは、セルアレイＣＡＲＹ、ＩＣＡＲＹに共有されている。センスアンプＳＡは、ビット線ＢＬに読み出されたデータの信号量を増幅し、データの論理を判定する。具体的には、読み出し動作において、メモリセルＭＣからビット線ＢＬに低レベル（論理０）が読み出されるとき、ＮＡＮＤゲートは、高レベルを出力する。センスアンプＳＡのｎＭＯＳトランジスタはオンし、読み出しグローバルビット線ＲＧＢＬは、高レベルから低レベルに変化する。読み出し動作において、メモリセルＭＣからビット線ＢＬに高レベル（論理１）が読み出されるとき、ｎＭＯＳトランジスタはオフする。このため、読み出しグローバルビット線ＲＧＢＬは、高レベルに保持される。
【００３４】
プリチャージ回路ＰＲＥは、ゲートでプリチャージ信号ＰＣＸを受けるｐＭＯＳトランジスタを有している。ｐＭＯＳトランジスタは、ソースが電源線ＶＤＤに接続され、ドレインが読み出しグローバルビット線ＲＧＢＬに接続されている。プリチャージ回路ＰＲＥは、読み出し動作および書き込み動作が実行されないスタンバイ期間に、読み出しグローバルビット線ＲＧＢＬを高レベル（ＶＤＤ）にプリチャージするために、低レベルのプリチャージ信号ＰＣＸを受けてオンする。
【００３５】
書き込みスイッチＷＳＷは、書き込みグローバルビット線ＷＧＢＬをビット線ＢＬに接続するｎＭＯＳトランジスタと、書き込みグローバルビット線ＷＧＢＬＸをビット線ＢＬＸに接続するｎＭＯＳトランジスタとを有している。セルアレイＣＡＲＹが書き込み動作を実行するとき、セルアレイＣＡＲＹのビット線ＢＬ、ＢＬＸに接続された書き込みスイッチＷＳＷが、書き込み制御信号ＷＥＣ１に応じてオンする。同様に、セルアレイＩＣＡＲＹが書き込み動作を実行するとき、セルアレイＩＣＡＲＹのビット線ＢＬ、ＢＬＸに接続された書き込みスイッチＷＳＷが、書き込み制御信号ＷＥＣ０に応じてオンする。
【００３６】
図３は、図２に示したメモリセルＭＣの詳細を示している。各メモリセルＭＣは、一対のインバータを有し書き込みデータを保持するラッチと、ラッチの相補の記憶ノード（各インバータの出力ノード）にそれぞれ一端が接続された一対のトランスファトランジスタ（ｎＭＯＳトランジスタ）とを有している。トランスファトランジスタの他端は、相補のビット線ＢＬ、ＢＬＸのいずれかに接続されている。トランスファトランジスタのゲートは、ワード線ＷＬに接続されている。
【００３７】
図４は、第１の実施形態の比較例を示している。この例では、不完全セルアレイＩＣＡＲＹは、データ入出力部ＤＩＯから遠い位置に配置されている。グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸは、データ入出力部ＤＩＯに近い完全セルアレイＣＡＲＹ上に配線される。図４に示したＳＲＡＭは、図３に比べてグローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸが長いため、負荷容量は大きい。このため、ＳＲＡＭの消費電力は増加し、アクセス時間も長くなる。
【００３８】
以上、第１の実施形態では、不完全セルアレイＩＣＡＲＹを、完全セルアレイＣＡＲＹよりデータ入出力部ＤＩＯ側に配置することで、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸの配線長を短くできる。したがって、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸの負荷容量を削減でき、セルアレイＩＣＡＲＹ、ＣＡＲＹの動作時に発生するグローバル線の充放電電流を削減できる。この結果、ＳＲＡＭの消費電力を削減でき、ＳＲＡＭのアクセス時間を短縮できる。本発明を、ユーザ仕様に応じて記憶容量が設定可能なＲＡＭマクロに適用することで、ＲＡＭマクロが搭載されるチップの消費電力を、
ユーザ毎に最小限に抑えることが可能になる。
【００３９】
図５は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＳＲＡＭは、メモリコアＣＯＲＥの記憶容量および構造が第１の実施形態と異なっている。これに伴い、アドレスＡＤのビット数が増えるため、デコード部ＤＥＣ等が第１の実施形態と相違する。但し、各回路ブロックの基本的な機能は、第１の実施形態と同じである。
【００４０】
メモリコアＣＯＲＥは、一対のメモリユニットＭＵ０、ＭＵ１を有している。メモリユニットＭＵ０は、完全セルアレイＣＡＲＹと、不完全セルアレイＩＣＡＲＹと、セルアレイＣＡＲＹ、ＩＣＡＲＹの間に配置された読み書き制御部ＲＷＣとを有している。メモリユニットＭＵ０において、不完全セルアレイＩＣＡＲＹは、完全セルアレイＣＡＲＹよりデータ入出力部ＤＩＯ側に配置されている。すなわち、不完全セルアレイＩＣＡＲＹは、メモリユニットＭＵ０の読み書き制御部ＲＷＣに対してデータ入出力部ＤＩＯ側に配置されている。
【００４１】
メモリユニットＭＵ１は、一対の完全セルアレイＣＡＲＹと、これ等完全セルアレイＣＡＲＹの間に配置された読み書き制御部ＲＷＣとを有している。メモリユニットＭＵ０は、メモリユニットＭＵ１に比べて、データ入出力部ＤＩＯに近い位置に配置されている。
【００４２】
この実施形態では、例えば、システムＬＳＩを設計するユーザは、２８ｋビットのＳＲＡＭを必要としている。メモリコアＣＯＲＥは、３つの完全セルアレイＣＡＲＹ（８ｋビット）と１つの不完全セルアレイＩＣＡＲＹ（４ｋビット）で構成される。ロウアドレスＲＡＤは、データ入出力部ＤＩＯに最も遠い位置からデータ入出力部ＤＩＯに向けて昇順に割り当てられる。セルアレイＩＣＡＲＹに割り当てられたアドレスは、最大のロウアドレスＲＡＤ４４７を含んでいる。第１の実施形態と同様に、データ入出力部ＤＩＯに遠いセルアレイＣＡＲＹからセルアレイＩＣＡＲＹに向けてアドレスを昇順に割り当てることで、アドレスＡＤをデコードするデコード部ＤＥＣの回路設計を容易にできる。換言すれば、ユーザ仕様に応じてＲＡＭマクロを生成するコンパイラのプログラムを、従来のプログラムを利用して簡易に設計できる。また、アドレスが順序正しく割り当てているため、不良アドレスを物理的に特定しやすく、不良解析の効率を向上できる。
【００４３】
読み出しグローバルビット線ＲＧＢＬおよび書き込みグローバルビット線ＷＧＢＬ、ＷＧＢＬＸは、メモリユニットＭＵ０−１の読み書き制御部ＲＷＣに接続されている。読み書き制御部ＲＷＣの回路構成は、上述した図２と同じである。グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸは、２つの完全セルアレイＣＡＲＹ上と、不完全セルアレイＩＣＡＲＹ上を配線されている。グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸを不完全セルアレイＩＣＡＲＹ上に配線することで、第１の実施形態と同様に、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸの配線長は短くなる。したがって、ＳＲＡＭの消費電力を削減でき、アクセス時間を短縮できる。
【００４４】
図６は、第２の実施形態の比較例を示している。上述した図４と同様に、この例では、不完全セルアレイＩＣＡＲＹは、データ入出力部ＤＩＯから遠い位置に配置されている。このため、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸは、３つの完全セルアレイＣＡＲＹ上に配線され、不完全セルアレイＩＣＡＲＹ上に配線されない。グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸの負荷容量が大きくなるため、ＳＲＡＭの消費電力は増加し、アクセス時間も長くなる。
【００４５】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることが
できる。さらに、複数の完全セルアレイＣＡＲＹと１つの不完全セルアレイＩＣＡＲＹとを有するＳＲＡＭにおいても、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸの充放電電流を削減でき、ＳＲＡＭの消費電力を削減できる。また、ＳＲＡＭのアクセス時間を短縮できる。
【００４６】
図７は、本発明の半導体メモリの第３の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＳＲＡＭは、メモリコアＣＯＲＥの構造が第２の実施形態と異なっている。具体的には、不完全セルアレイＩＣＡＲＹの位置と、読み出しグローバルビット線ＲＧＢＬおよび書き込みグローバルビット線ＷＧＢＬ、ＷＧＢＬＸの構造が、第２の実施形態と異なっている。リピータ回路ＲＲＰ、ＷＲＰが、読み書き制御回路ＲＷＣ内に形成されている。その他の構成は、第２の実施形態（図５）と同じである。
【００４７】
読み出しグローバルビット線ＲＧＢＬは、一対の読み出しサブグローバルビット線ＲＳＧＢＬ０−１をリピータ回路ＲＲＰにより接続することで形成されている。書き込みグローバルビット線ＷＧＢＬ、ＷＧＢＬＸは、一対の書き込みサブグローバルビット線ＷＳＧＢＬ０−１および一対の書き込みサブグローバルビット線ＷＳＧＢＬＸ０−１をリピータ回路ＷＲＰにより接続することで形成されている。
【００４８】
リピータ回路ＲＲＰ、ＷＲＰの形成により、データ入出力部ＤＩＯに近いメモリユニットＭＵ０がアクセスされるときに、メモリユニットＭＵ１に対応するサブグローバルビット線ＲＳＧＢＬ、ＷＳＧＢＬ、ＷＳＧＢＬＸを、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸから切り離すことができる。これにより、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸの負荷容量が減るため、アクセス時の消費電力を削減できる。また、アクセス時間を短縮できる。
【００４９】
この実施形態では、メモリユニットＭＵ０−１のワード線ＷＬの本数は、それぞれ２５６本、１９２本である。このため、ＳＲＡＭがランダムアクセスされる場合、メモリユニットＭＵ０−１がアクセスされる比率は、”４：３”である。一方、メモリユニットＭＵ０がアクセスされるとき、サブグローバルビット線ＲＳＧＢＬ０、ＷＳＧＢＬ０、ＷＳＧＢＬＸ０のみが使用される。メモリユニットＭＵ１がアクセスされるとき、サブグローバルビット線ＲＳＧＢＬ０−１、ＷＳＧＢＬ０−１、ＷＳＧＢＬＸ０−１が両方使用される。メモリユニットＭＵ１がアクセスされるときの消費電力は、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸの充放電電流が増えるため、メモリユニットＭＵ０がアクセスされるときの消費電力より大きくなる。
【００５０】
リピータ回路ＲＲＰ、ＷＲＰが挿入されるＳＲＡＭにおいて、不完全セルアレイＩＣＡＲＹをデータ入出力部ＤＩＯに最も遠い位置を除く位置に配置し、かつ、アクセス頻度の高いメモリユニットＭＵ０（セルアレイＩＣＡＲＹを含まないメモリユニット）をデータ入出力部ＤＩＯの近くに配置することで、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸの充放電電流を最小限にできる。この結果、ＳＲＡＭのアクセス時の消費電力（平均値）を削減できる。
【００５１】
図８は、図７に示したメモリユニットＭＵ０の詳細を示している。メモリユニットＭＵ０の読み書き制御部ＲＷＣは、図２に示した読み書き制御部ＲＷＣにリピータ回路ＲＲＰ、ＷＲＰを追加して構成されている。図８では、書き込み制御信号ＷＥＣ０−１の記載を省略している。なお、メモリユニットＭＵ１の読み書き制御部ＲＷＣは、図２と同じである。
【００５２】
リピータ回路ＲＲＰは、入力が読み出しサブグローバルビット線ＲＳＧＢＬ１に接続さ
れたインバータと、ゲートがインバータの出力に接続されたｎＭＯＳトランジスタとを有している。ｎＭＯＳトランジスタは、ソースが接地線ＶＳＳに接続され、ドレインが読み出しサブグローバルビット線ＲＳＧＢＬ０に接続されている。メモリユニットＭＵ０が読み出しアクセスされるとき、読み出しサブグローバルビット線ＲＳＧＢＬ１は、高レベルにプリチャージされた状態を保持する。リピータ回路ＲＲＰのｎＭＯＳトランジスタはオフするため、読み出しサブグローバルビット線ＲＳＧＢＬ１は、読み出しサブグローバルビット線ＲＳＧＢＬ０から切り離される。一方、メモリユニットＭＵ１が読み出しアクセスされるとき、リピータ回路ＲＲＰのｎＭＯＳトランジスタは、読み出しサブグローバルビット線ＲＳＧＢＬ１の低レベルへの変化に応答してオンする。このため、読み出しサブグローバルビット線ＲＳＧＢＬ１の論理レベルは、読み出しサブグローバルビット線ＲＳＧＢＬ０に伝達される。
【００５３】
リピータ回路ＷＲＰは、入力が書き込みサブグローバルビット線ＷＳＧＢＬ０、ＷＳＧＬＢＸ０にそれぞれ接続された一対のインバータと、インバータの出力およびユニット選択信号ＵＳＥＬをそれぞれ受ける一対の２入力ＮＡＮＤゲートとを有している。ユニット選択信号ＵＳＥＬは、図７に示したデコード部ＤＥＣにより生成される。デコード部ＤＥＣは、アドレス信号ＡＤに応じて、メモリユニットＭＵ１が書き込みアクセスされるときにユニット選択信号ＵＳＥＬを高レベルに変化する。このとき、リピータ回路ＷＲＰのＮＡＮＤゲートは有効になり、書き込みサブグローバルビット線ＷＳＧＢＬ０、ＷＳＧＬＢＸ０の論理レベルを書き込みサブグローバルビット線ＷＳＧＢＬ１、ＷＳＧＬＢＸ１に伝達する。メモリユニットＭＵ０が書き込みアクセスされる場合、ユニット選択信号ＵＳＥＬは低レベルに保持される。このため、リピータ回路ＷＲＰのＮＡＮＤゲートは、高レベル（ＶＤＤ）を出力する。すなわち、書き込みサブグローバルビット線ＷＳＧＢＬ１、ＷＳＧＬＢＸ１は、プリチャージレベルに保持される。
【００５４】
図９は、第３の実施形態の第１の比較例を示している。不完全セルアレイＩＣＡＲＹがデータ入出力部ＤＩＯから最も遠い位置に配置される場合、上述した図４と同様に、サブグローバルビット線ＲＳＧＢＬ１、ＷＳＧＢＬ１、ＷＳＧＢＬＸ１は、２つの完全セルアレイＣＡＲＹを有するメモリユニットＭＵ０上に配線される。このため、サブグローバルビット線ＲＳＧＢＬ１、ＷＳＧＢＬ１、ＷＳＧＢＬＸは、図７に比べて長くなり、アクセス時の消費電力は増加する。
【００５５】
図１０は、第３の実施形態の第２の比較例を示している。不完全セルアレイＩＣＡＲＹがデータ入出力部ＤＩＯに最も近い位置に配置される場合、アクセス頻度の高いメモリユニットＭＵ１がアクセスされるときに、サブグローバルビット線ＲＳＧＢＬ１、ＷＳＧＢＬ１、ＷＳＧＢＬＸ１が充放電される。このため、ＳＲＡＭのアクセス時の消費電力（平均値）は増加する。
【００５６】
以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。特に、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸが、サブグローバルビット線ＲＳＧＢＬ０−１、ＷＳＧＢＬ０−１、ＷＳＧＢＬＸ０−１で構成され、リピータ回路ＲＲＰ、ＷＲＰが挿入される場合に、アクセス頻度の高いメモリユニットＭＵ０の消費電力を下げることで、ＳＲＡＭの消費電力を平均的に削減でき、半導体メモリのアクセス時間を壁金的に短縮できる。
【００５７】
図１１は、本発明の半導体メモリの第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＳＲＡＭは、外部データ端子ＤＯＵＴ、ＤＩＮがそれぞれ８ビットで構成されている。このため、読み出しグローバルビット線ＲＧＢＬおよび書き込みグローバルビット線ＷＧＢＬ、ＷＧＢＬＸは、それぞれ８本ずつ配線されている。また
、読み書き制御部ＲＷＣが、第１の実施形態と相違する。
【００５８】
アドレス信号ＡＤの下位３ビットは、６４個のビット線対ＢＬ、ＢＬＸから８個のビット線対を選択するために、コラムアドレス信号として使用される。デコード部ＤＥＣは、読み出し動作時に、コラムアドレス信号に応じて８本のコラム選択信号ＣＬ（図１２に示すＣＬ０−７）のいずれかを高レベルに活性化する。デコード部ＤＥＣは、書き込み動作時に、コラムアドレス信号およびロウアドレス信号（アドレス信号ＡＤの上位ビット）に応じて書き込み制御信号ＷＥＣ（後述する１６本のＷＥＣＵ、ＷＥＣＤ）のいずれかを高レベルに活性化する。その他の構成は、第１の実施形態（図１）と同じである。
【００５９】
図１２は、図１１に示した読み書き制御部ＲＷＣの詳細を示している。読み書き制御部ＲＷＣは、各センスアンプＳＡに接続されたコラムスイッチＣＳＷを有している。各コラムスイッチＣＳＷは、接地線とセンスアンプＳＡのｎＭＯＳトランジスタのソースとの間に接続されたｎＭＯＳトランジスタを有している。コラムスイッチＣＳＷのｎＭＯＳトランジスタのゲートは、コラム選択信号線ＣＬ（ＣＬ０−７）のいずれかに接続されている。
【００６０】
図１２では、セルアレイＣＡＲＹに配線される６４本のビット線ＢＬをＢＬＵ０−ＢＬＵ６３（図にはＢＬＵ０−１０を記載）と示し、セルアレイＩＣＡＲＹに配線される６４本のビット線ＢＬをＢＬＤ０−ＢＬＤ６３（図にはＢＬＤ０−１０を記載）と示している。ビット線ＢＬＵ０−７、ＢＬＤ０−７に対応するコラムスイッチＣＳＷは、コラム選択信号ＣＬ０−７を受けてそれぞれ動作する。同様に、ビット線ＢＬＵ８−１５、１６−２３、２４−３１、３２−３９、４０−４７、４８−５５、５６−６３およびビット線ＢＬＤ８−１５、１６−２３、２４−３１、３２−３９、４０−４７、４８−５５、５６−６３に対応するコラムスイッチＣＳＷは、コラム選択信号ＣＬ０−７を受けてそれぞれ動作する。すなわち、コラムスイッチＣＳＷは、読み出し動作時に、セルアレイＣＡＲＹ、ＩＣＡＲＹ毎に、ビット線ＢＬ０−６３のいずれか８本を読み出しグローバルビット線ＲＧＢＬ０−７（図にはＲＧＢＬ０−１を記載）にそれぞれ接続する。読み出しグローバルビット線ＲＧＢＬ０−７は、データ入出力部ＤＩＯを介してデータ端子ＤＯＵＴに接続される。
【００６１】
なお、特に図示していないが、第１の実施形態と同様に、６４個の書き込みスイッチＷＳＷが、セルアレイＣＡＲＹ、ＩＣＡＲＹに対応してそれぞれ形成されている。セルアレイＣＡＲＹに対応する書き込みスイッチＷＳＷのゲートは、書き込み制御信号ＷＥＣＵ０−７のいずれかを受けている。セルアレイＩＣＡＲＹに対応する書き込みスイッチＷＳＷのゲートは、書き込み制御信号ＷＥＣＤ０−７のいずれかを受けている。書き込み動作時、書き込み制御信号ＷＥＣＵ０−７、ＷＥＣＤ０−７のいずれかが高レベルに活性化される。そして、メモリコアＣＯＲＥ内の８組のビット線対ＢＬ、ＢＬＸが、書き込みグローバルビット線ＷＧＢＬ０−７、ＷＧＢＬＸ０−７にそれぞれ接続される。
【００６２】
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、読み出しグローバルビット線ＲＧＢＬおよび書き込みグローバルビット線ＷＧＢＬ、ＷＧＢＬＸに接続されるビット線ＢＬ、ＢＬＸを、コラムスイッチＣＳＷおよび書き込みスイッチＷＳＷにより選択するタイプのＳＲＡＭにおいても、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸの充放電電流を削減でき、消費電力を削減できる。また、ＳＲＡＭのアクセス時間を短縮できる。
【００６３】
なお、上述した第２および第３の実施形態では、本発明を、２つのメモリユニットＭＵ０−１を有するＳＲＡＭに適用する例について述べた。しかし、図１２に示すように、本発明を、４つあるいはそれ以上のメモリユニットＭＵを有するＳＲＡＭに適用してもよい
。さらに、リピータ回路ＲＲＰ、ＷＲＰが挿入されない場合、不完全セルアレイＩＣＡＲＹは、任意のメモリユニットＭＵに形成できる。この際、不完全セルアレイＩＣＡＲＹは、メモリユニットＭＵ内において、読み書き制御回路ＲＷＣのデータ入出力部ＤＩＯに配置される。
【００６４】
上述した実施形態では、本発明を、読み書き制御部ＲＷＣが一対のセルアレイＣＡＲＹ（またはＩＣＡＲＹ）で共有されるＳＲＡＭに適用する例について述べた。しかし、図１４に示すように、本発明を、読み書き制御部ＲＷＣが各セルアレイＣＡＲＹ（またはＩＣＡＲＹ）毎に形成されるＳＲＡＭに適用してもよい。
【００６５】
上述した実施形態では、本発明の適用により、グローバルビット線ＲＧＢＬ、ＷＧＢＬ、ＷＧＢＬＸの充放電電流を削減する例について述べた。しかし、他の信号線の充放電電流を削減することで、ＳＲＡＭの消費電力を削減することも可能である。例えば、データ端子のビット毎にデータの読み出しと書き込みとを指定できるパーシャルライト仕様を有するＳＲＡＭでは、データが書き込まれるビットに対応するセンスアンプを非活性化するためのセンスアンプマスク信号が、ビット線ＢＬ、ＢＬＸに平行に配線される。この場合に、センスアンプマスク信号が伝達される信号線の充放電電流を削減できる。一般に、本発明の適用により、ビット線ＢＬ、ＢＬＸに平行に、読み書き制御部ＲＷＣまで配線される信号線の充放電電流を削減でき、半導体メモリの動作時の消費電力を削減できる。
【００６６】
上述した実施形態では、本発明を、ＳＲＡＭに適用する例について述べた。しかし、本発明は、ＤＲＡＭ、擬似ＳＲＡＭなどの他の半導体メモリにも適用できる。
【００６７】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００６８】
本発明は、複数のセルアレイと、これ等セルアレイに共通のグローバルビット線とを有する半導体メモリに適用できる。
【図面の簡単な説明】
【００６９】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリコアの詳細を示す回路図である。
【図３】図２に示したメモリセルの詳細を示す回路図である。
【図４】第１の実施形態の比較例を示すブロック図である。
【図５】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図６】第２の実施形態の比較例を示すブロック図である。
【図７】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図８】図７に示したメモリユニットＭＵ０の詳細を示す回路図である。
【図９】第３の実施形態の第１の比較例を示すブロック図である。
【図１０】第３の実施形態の第２の比較例を示すブロック図である。
【図１１】本発明の半導体メモリの第４の実施形態を示すブロック図である。
【図１２】図１１に示した読み書き制御部の詳細を示す回路図である。
【図１３】本発明を適用可能な半導体メモリの例を示すブロック図である。
【図１４】本発明を適用可能な半導体メモリの別の例を示すブロック図である。
【符号の説明】
【００７０】
ＢＬ、ＢＬＸ‥ビット線；ＣＡＲＹ‥セルアレイ；ＣＯＲＥ‥メモリコア；ＤＥＣ‥デコード部；ＤＩＮ‥データ入力端子；ＤＩＯ‥データ入出力部；ＤＯＵＴ‥データ出力端子
；ＩＣＡＲＹ‥セルアレイ；ＭＣ‥メモリセル；ＭＵ０−１‥メモリユニット；ＯＰＣ‥動作制御部；ＰＣＸ‥プリチャージ信号；ＰＲＥ‥プリチャージ回路；ＲＡＤ‥ロウアドレス；ＲＧＢＬ‥読み出しグローバルビット線；ＲＲＰ‥リピータ回路；ＲＳＧＢＬ０−１‥読み出しサブグローバルビット線；ＲＷＣ‥読み書き制御部；ＳＡ‥センスアンプ；ＳＩＮ‥信号入力部；ＷＥＣ‥書き込み制御信号；ＷＧＢＬ、ＷＧＢＬＸ‥書き込みグローバルビット線；ＷＬ‥ワード線；ＷＲＰ‥リピータ回路；ＷＳＧＢＬ０−１‥書き込みサブグローバルビット線；ＷＳＧＢＬＸ０−１‥書き込みサブグローバルビット線；ＷＳＷ‥書き込みスイッチ
【図１】
0004757607.tif 000002
【図２】
0004757607.tif 000003
【図３】
0004757607.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
0004757607.tif 000012
【図１２】
0004757607.tif 000013
【図１３】
0004757607.tif 000014
【図１４】
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