(57)【特許請求の範囲】
【請求項１】
基板における素子分離領域によって囲まれた活性領域と、
前記活性領域上を交差するように前記基板上に形成され、絶縁膜、半導体層及びシリサイド層がこの順に形成されてなるヒューズ素子とを備え、
前記活性領域における、前記ヒューズ素子の直下に位置する第１の半導体領域と、前記活性領域における、前記ヒューズ素子の両側下方に位置する第２の半導体領域とは、同一の導電型であることを特徴とする半導体装置。
【請求項２】
前記第１の半導体領域の不純物濃度は、前記第２の半導体領域の不純物濃度よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体領域の不純物濃度と前記第２の半導体領域の不純物濃度とは、同じであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記活性領域における一方の端子は、電源端子に接続されており、
前記活性領域における他方の端子は、トランジスタのドレインに接続されていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置。
【請求項５】
前記トランジスタは、第１導電型の半導体基板上に形成されており、
前記ドレインは、第２導電型のウェル領域よりなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ヒューズ素子における一方の端子は、電源端子に接続されており、
前記ヒューズ素子における他方の端子は、前記ヒューズ素子の状態を読み出すための信号と前記ヒューズ素子を切断するための信号とに基づいた論理和信号をゲートに受けるトランジスタのドレインに接続されていることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記活性領域における前記ヒューズ素子が交差する方向の幅は、前記ヒューズ素子が交差している領域において相対的に狭くなっていることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ素子を有する半導体装置に関するものであり、特に、ポリシリコンなどの半導体層とシリサイドなどの金属層とからなるヒューズ素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
従来から、半導体装置において、回路信号のタイミング調整（トリミング）をしたり、メモリ回路の冗長回路を使うビットを指定したり、アナログ回路の抵抗値を調整したり、ロジック回路の機能を有効にしたりするのに、ヒューズ素子が用いられている。
【０００３】
従来では、レーザ照射により、ウエハ状態におけるチップ上のメタル配線を電気的に切断することによってプログラミングを行なうレーザ溶断型のヒューズ素子、又はチップ外部から与える信号によって電気的にプログラミングを行なう電気ヒューズ素子などがある。
【０００４】
レーザ溶断型のヒューズ素子を用いる場合には、パッケージ封入前にしかプログラミングすることができないのに対し、電気ヒューズ素子を用いる場合には、パッケージ封入後においてもプログラミングすることができる。このため、電気ヒューズ素子は、検査コストなどの削減に効果があるので、今後、半導体装置に広く用いられると予想されている。
【０００５】
また、現在使用されている電気ヒューズ素子としては、ヒューズ素子であるＭＯＳキャパシタを構成する容量絶縁膜に高電圧を印加して導通状態とすることによってプログラミングを行なう方式、又はヒューズ素子であるポリシリコンなどの半導体層とシリサイドなどの金属層とによって形成された細長い形状を持つ積層体に電圧を印加し、金属層を溶断して断線状態とすることによってプログラミングを行なう方式などがある。
【０００６】
以下、従来に係る電気ヒューズ素子を備えた半導体装置について、図９、図１０（ａ）及び（ｂ）、並びに図１１を参照しながら説明する（例えば、特許文献１：特開２０００−４０７９０号公報  参照）。
【０００７】
図９は、従来に係る電気ヒューズ素子を備えた半導体装置の構成を示す要部平面図であり、ここでは、電気ヒューズ素子、コンタクト及び銅配線を示している。また、図１０（ａ）及び（ｂ）は、従来に係る電気ヒューズ素子を備えた半導体装置の構成を示す要部断面図であり、（ａ）は、図９のIXa−IXa線に対応する断面図であり、（ｂ）は、図９のIXb−IXb線に対応する断面図である。
【０００８】
図１０（ａ）及び（ｂ）に示すように、例えばシリコンよりなる基板１００の上には、図示しないＭＯＳトランジスタ、抵抗及び容量等が形成される素子形成領域を区画する分離絶縁膜（Shallow Trench Isolation）１０１が形成されている。そして、分離絶縁膜１０１の上には、下から順にポリシリコン膜１０２ａ及びシリサイド膜１０２ｂが積層されてなる電気ヒューズ素子１０２が形成されている。なお、この電気ヒューズ素子１０２は、例えば、上記各素子を接続して形成された回路特性のトリミングを行なうために用いるものである。
【０００９】
ここで、従来の電気ヒューズ素子１０２を平面的に見ると、図９に示すように、細長い形状を有する切断部（ヒューズ部）となる第１の領域１０２Ｒ１と、該第１の領域１０２Ｒ１を挟んで両側に設けられ、コンタクト形成領域を有する第２の領域１０２Ｒ２とから構成されている。そして、電気ヒューズ素子１０２における第１の領域１０２Ｒ１のパターン幅（図上、縦方向の幅）は、０．１μｍであり、第２の領域１０２Ｒ２のパターン幅に比べて狭く設けられている。
【００１０】
また、電気ヒューズ素子１０２の上には、層間絶縁膜１０３が形成されている（図１０（ａ）及び（ｂ）参照）。そして、層間絶縁膜１０３中において、電気ヒューズ素子１０２における第２の領域１０２ｂの上には、図９及び図１０（ｂ）に示すように、コンタクト１０４が形成されており、該コンタクト１０３を介して、電気ヒューズ素子１０２Ｒ２と電気的に接続する銅配線１０５が形成されている。
【００１１】
図１１は、電気ヒューズ素子の切断動作及び電気ヒューズ素子の状態の読み出し動作に必要な回路構成図を示している。なお、ここでは、電気ヒューズ素子１０２の１個分に必要な回路構成を示しているが、通常、半導体装置には、数個〜１０００個の電気ヒューズが配列され、電気ヒューズ素子の数に対応して図１１に示す回路が必要となる。
【００１２】
図１１に示すように、電気ヒューズ素子１０２における一方の端子は、銅配線１０５ａを介して、電源端子（電圧３．６Ｖ）１１０に接続されており、電気ヒューズ素子１０２における他方の端子は、カット用トランジスタ１１１のドレイン、及びリード用トランジスタ１１２のドレインに接続されている。また、リファレンス用抵抗素子１１４における一方の端子は、電源端子１１５（電圧３．６Ｖ）に接続されており、リファレンス用抵抗素子１１４における他方の端子は、リード用トランジスタ１１３のドレインに接続されている。また、差動アンプ１１６における一方の端子は、電気ヒューズ素子１０２とリード用トランジスタ１１２との中間点に接続され、差動アンプ１１６における他方の端子は、リード用トランジスタ１１３のドレインに接続されている。また、カット用トランジスタ１１１、リード用トランジスタ１１２及び１１３のソースは、接地ノードに接続されている。
【００１３】
また、電気ヒューズ素子１０２の抵抗値は、切断前が１００Ω程度であり、切断後が１ｋΩ以上である。リファレンス用抵抗素子１１４は、その抵抗値が５００Ω程度であり、電気ヒューズ素子１０２の切断前の抵抗値と切断後の抵抗値との中間の値になるように設計されている。カット用トランジスタ１１１は、ゲート長が０．１μｍであり、ゲート幅が２０μｍである。リード用トランジスタ１１２及び１１３は、それぞれ、ゲート長が０．１μｍであり、ゲート幅が２μｍである。ＶＣは、電気ヒューズのカット信号であり、ＶＲは、リード信号である。
【００１４】
以下では、数個〜１０００個の複数の電気ヒューズ素子が配置されており、そのうちのｉ番目のものが図１１に示した電気ヒューズ素子１０２であり、該電気ヒューズ素子１０２を切断する場合の動作、及び電気ヒューズ素子１０２が断線状態にあるか導通状態にあるかを判断するための読み出し動作について、図１１を参照しながら説明する。なお、図１１においては、ｉ番目以外の電気ヒューズ素子を含む回路については図示していない。
【００１５】
＜電気ヒューズ素子１０２を切断する動作について＞
電気ヒューズ素子１０２を切断するときには、図１１に示すカット信号ＶＣを３．６Ｖにする一方で、ｉ番目以外の回路におけるカット信号ＶＣを０Ｖにし且つリード信号ＶＲを０Ｖにする。このようにすると、電気ヒューズ素子１０２には、電源電圧３．６Ｖからカット用トランジスタ１１１による電圧降下分を差し引いた約３Ｖの電圧がかかり、数ｍＡ〜数１０ｍＡの電流が流れる。これにより、発生するジュール熱によって図１０（ａ）に示すシリサイド膜１０２ｂ及びポリシリコン膜１０２ａのエレクトロマイグレーションが加速されて、ポリシリコン膜１０２ａ上のシリサイド膜１０２ｂが断線し、電気ヒューズ素子１０２は断線状態となる。
【００１６】
＜読み出し動作について＞
電気ヒューズ素子１０２が断線状態にあるか導通状態にあるかを読み出すときには、図１１に示すｉ番目の回路を含む全ての回路において、リード信号ＶＲを３．６Ｖにする一方で、カット信号ＶＣを０Ｖにする。このようにすると、図１１に示す回路では、電気ヒューズ素子１０２とリファレンス抵抗素子１１４とに電流が流れ、抵抗値の差による電位差を差動アンプ１１６によって増幅し、増幅された電位差の値に基づいて、電気ヒューズ素子１０２が断線状態にあるか導通状態にあるかを検出する。例えば、上記電気ヒューズ素子１０２が断線状態にある場合には、電気ヒューズ素子１０２による電圧降下が小さいので、差動アンプ１１６によって増幅された電位差は大きくなる。この場合には、電気ヒューズ素子１０２が断線状態であると検出できる。なお、図１１に示したｉ番目の電気ヒューズ素子１０２以外の電気ヒューズ素子の状態も、上記と同様にして判断される。
【特許文献１】特開２０００−４０７９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、半導体装置の微細化の進展に伴い、電気ヒューズ素子を構成する切断部における線幅が減少しているが、これにより、電気ヒューズ素子の抵抗が上昇してジュール熱が減少するので、抵抗値が十分上昇するまで電気ヒューズ素子の切断が困難であるという問題がある。
【００１８】
また、上記従来の方法によると、切断動作時には、電気ヒューズ素子に数ｍＡ〜数１０ｍＡの電流を流す必要があるので、カット用トランジスタのゲート幅を大きくする必要がある。しかしながら、カット用トランジスタのゲート幅が大きくなると、読み出し動作時において、カット用トランジスタの接合容量に流れる充放電電流が大きくなるため、カット用トランジスタ及びリード用トランジスタの接合容量に流れ込む充放電電流のうち、カット用トランジスタに流れ込む充放電電流が主な原因となって、未切断の電気ヒューズ素子が断線してしまうという問題がある。
【００１９】
前記に鑑み、本発明の第１の目的は、切断の際に確実に電気ヒューズの切断可能な構成を有する半導体装置を提供することである。また、本発明の第２の目的は、読み出し時における過渡電流によって未切断の電気ヒューズ素子の断線が生じない構成を有する信頼性の高い半導体装置を提供することである。
【課題を解決するための手段】
【００２０】
前記の目的を達成するために、本発明の一側面に係る半導体装置は、基板における素子分離領域によって囲まれた活性領域と、活性領域上を交差するように基板上に形成され、絶縁膜、半導体層及びシリサイド層がこの順に形成されてなるヒューズ素子とを備える。そして、活性領域におけるヒューズ素子の直下に位置する第１の半導体領域と、活性領域におけるヒューズ素子の両側下方に位置する第２の半導体領域とは、同一の導電型である。この場合において、第１の半導体領域の不純物濃度は第２の半導体領域の不純物濃度よりも低いか、第１の半導体領域の不純物濃度と第２の半導体領域の不純物濃度とは同じである。
【００２１】
本発明の一側面に係る半導体装置によると、電気ヒューズ素子と交差する活性領域から生じる発熱を利用して電気ヒューズ素子を切断することができる。このため、所望の電気ヒューズ素子を確実に切断することができると共に、過渡電流による未切断電気ヒューズ素子の断線を防止し、信頼性の高い電気ヒューズ素子を備えた半導体装置を実現できる。
【００２２】
また、本発明の一側面に係る半導体装置において、活性領域における一方の端子は、電源端子に接続されており、活性領域における他方の端子は、第１導電型のトランジスタにおける第２導電型のウェル領域よりなるドレインに接続されていることが好ましい。このようにすると、製品の動作電圧よりも高いドレイン電圧で動作させることができる。
【００２３】
また、本発明の一側面に係る半導体装置において、ヒューズ素子における一方の端子は、電源端子に接続されており、ヒューズ素子における他方の端子は、ヒューズ素子の状態を読み出すための信号とヒューズ素子を切断するための信号とに基づいた論理和信号をゲートに受けるトランジスタのドレインに接続されていることが好ましい。このようにすると、読み出し動作時に流れる過渡電流を低減することができる。
【００２４】
また、本発明の一側面に係る半導体装置において、活性領域におけるヒューズ素子が交差する方向の幅は、ヒューズ素子が交差している領域において相対的に狭くなっていることが好ましい。このようにすると、発熱量を低下させることなくヒューズ素子における交差部分を局所的に加熱でき、電気ヒューズ素子を低電流にて切断することができる。
【発明の効果】
【００２５】
本発明によると、信頼性の高い電気ヒューズ素子を備えた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る電気ヒューズ素子を備えた半導体装置について、図面を参照しながら説明する。
【００２７】
図１は、本発明の第１の実施形態に係る電気ヒューズ素子を備えた半導体装置の構成を示す要部平面図であり、ここでは、電気ヒューズ素子、活性領域、Ｎウェル領域、銅配線、及びコンタクトを示している。また、図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る電気ヒューズ素子を備えた半導体装置の構成を示す要部断面図であり、（ａ）は、図１のIIa−IIa線に対応する断面図であり、（ｂ）は、図１のIIb−IIb線に対応する断面図である。
【００２８】
本発明の第１の実施形態に係る半導体装置は、図１に示すように、細長い形状を有する切断領域（ヒューズ領域）となる第１の領域５Ｒ１と、該第１の領域５Ｒ１を挟んで両側に設けられ、コンタクト形成領域を有する非切断領域となる第２の領域５Ｒ２とから構成された電気ヒューズ素子５を備えている。そして、本発明の第１の実施形態に係る半導体装置は、電気ヒューズ素子５における切断領域となる第１の領域５Ｒ１と交差するように、後述する活性領域２が形成されていることに特徴を有している。ここで、電気ヒューズ素子５における切断領域となる第１の領域５Ｒ１は、幅（紙面横方向）が０．１μｍであり、長さ（紙面縦方向）が０．８μｍであり、未切断時における抵抗値は約４０Ωである。また、電気ヒューズ素子５と交差する活性領域２の幅（紙面横方向）は６μｍである。
【００２９】
図２（ａ）及び（ｂ）に示すように、例えばシリコンよりなるＰ型半導体基板１の表面部には、上述した活性領域２を区画するＳＴＩ（Shallow Trench Isolation）膜３が形成されている。そして、Ｐ型半導体基板１には、Ｎ型不純物をドープしてなるＮウェル領域４が形成されている。なお、Ｎウェル領域４のシート抵抗は約６００Ω／□であり、この部分の抵抗値は約１００Ωである。
【００３０】
電気ヒューズ素子５における切断領域となる第１の領域５Ｒ１では、図２（ａ）に示すように、Ｎウェル領域４の上には、例えばシリコン酸化膜よりなる膜厚約５ｎｍの絶縁膜５ａ、膜厚約１２０ｎｍのポリシリコン膜５ｂ、及び膜厚約７０ｎｍのコバルトシリサイド膜５ｃが順に積層されてなる積層体が形成されており、該積層体の側壁にはサイドウォール５ｄが形成されている。なお、コバルトシリサイド膜５ｃのシート抵抗は約５Ω／□であり、ポリシリコン膜５ｂのシート抵抗は約１５０Ω／□である。また、Ｎウェル領域４のうち前述の積層体の両側下方に位置する領域には、一般的な半導体装置におけるトランジスタの構成と同様に、Ｎ型不純物層２ａが形成されており、該Ｎ型不純物層２ａの上には、前述の積層体を構成するコバルトシリサイド膜５ｃと同じコバルトシリサイド膜２ｂが形成されている。なお、以上のように、本実施形態に係る半導体装置では、Ｎ型不純物層２ａを備える点において一般的な半導体装置におけるトランジスタの構成と同様であるが、積層体の直下に位置する領域にＮウェル領域を備える点において一般的なトランジスタにおける構成とは異なっている。
【００３１】
電気ヒューズ素子５、コバルトシリサイド膜２ｂ、及びＳＴＩ膜３の上には、層間絶縁膜６が形成されている。そして、層間絶縁膜６中において、コバルトシリサイド膜２ｂの上には、下端がコバルトシリサイド膜２ｂと接続するコンタクト７ａが形成されており、該コンタクト７ａの上端には、銅配線８ａが形成されている。これにより、活性領域２と銅配線８ａとが電気的に接続される。なお、コンタクト７ａの数は、図面上の数に限定されるものではなく、必要な電流に応じた数のコンタクトを設ければよい。
【００３２】
また、電気ヒューズ素子５における非切断領域となる第２の領域５Ｒ２では、図２（ｂ）に示すように、Ｎウェル領域４の上にはＳＴＩ膜３が形成されている。ＳＴＩ膜３の上には、ポリシリコン膜５ｂ及びコバルトシリサイド膜５ｃが順に積層されてなる積層体が形成されており、該積層体の側壁にはサイドウォール５ｄが形成されている。ＳＴＩ膜３の上には、前述の積層体を覆うように層間絶縁膜６が形成されている。そして、層間絶縁膜６中において、コバルトシリサイド膜５ｃの上には、下端がコバルトシリサイド膜５ｃと接続するコンタクト７ｂが形成されており、該コンタクト７ｂの上端には、銅配線８ｂが形成されている。これにより、電気ヒューズ素子５と銅配線８ｂとが電気的に接続される。
【００３３】
図３は、本発明の第１の実施形態に係る電気ヒューズ素子５の切断動作及び電気ヒューズ素子５の状態を読み出す動作に必要な回路構成図を示している。なお、通常、半導体装置には、数個〜１０００個の電気ヒューズが配列されるが、ここでは、電気ヒューズ素子５の１個分に必要な回路構成を例に説明するが、その他の電気ヒューズ素子についても図４に示す回路を設けるとよい。
【００３４】
図３に示すように、電気ヒューズ素子５における一方の端子は、銅配線８ｂを介して、電源端子１０（電圧３．６Ｖ）に接続されており、電気ヒューズ素子５における他方の端子は、銅配線８ｂを介して、カット用トランジスタ１２のドレイン、及びリード用トランジスタ１３のドレインに接続されている。ここで、カット用トランジスタ１２は、ゲート長が０．１μｍであり、ゲート幅が２μｍである。このように、本実施形態では、カット用トランジスタ１２のゲート幅が従来と比べて大幅に低減されている。また、リード用トランジスタ１３及び１４は、それぞれ、ゲート長が０．１μｍであり、ゲート幅が２μｍである。
【００３５】
また、活性領域２における一方の端子は、銅配線８ａを介して、電源端子（電圧３．６Ｖ）１７に接続されており、活性領域における他方の端子は、銅配線８ａを介して、ヒータ用トランジスタ１１のドレインに接続されている。
【００３６】
また、リファレンス用抵抗素子１５における一方の端子は、電源端子１８（電圧３．６Ｖ）に接続されており、リファレンス用抵抗素子１５における他方の端子は、リード用トランジスタ１４のドレインに接続されている。また、差動アンプ１６における一方の端子は、電気ヒューズ素子５とリード用トランジスタ１３との中間点に接続され、差動アンプ１６における他方の端子は、リード用トランジスタ１４のドレイン側に接続されている。また、ヒータ用トランジスタ１１、カット用トランジスタ１２、リード用トランジスタ１３及び１４のソースは、接地ノードに接続されている。
【００３７】
また、電気ヒューズ素子５の抵抗値は、切断前が１００Ω程度であり、切断後が１ｋΩ以上である。リファレンス用抵抗素子１５は、その抵抗値が５００Ω程度であり、電気ヒューズ素子５の切断前の抵抗値と切断後の抵抗値との中間の値になるように設計されている。活性領域２の抵抗値は、約１００Ωである。なお、ＶＨは、ヒータ信号であり、ＶＣは、電気ヒューズのカット信号であり、ＶＲは、リード信号である。
【００３８】
以下では、数個〜１０００個の複数の電気ヒューズ素子が配置されており、そのうちのｉ番目のものが図３に示した電気ヒューズ素子５であり、該電気ヒューズ素子５を切断する場合の動作、及び電気ヒューズ素子５が断線状態にあるか導通状態にあるかを判断するための読み出し動作について、図３を参照しながら説明する。なお、図３においては、ｉ番目以外の電気ヒューズ素子を含む回路については図示していない。
【００３９】
＜電気ヒューズ素子５を切断する動作について＞
電気ヒューズ素子５を切断するときには、図３に示すヒータ信号ＶＨ及びカット信号ＶＣをそれぞれ３．６Ｖにする一方で、ｉ番目以外の回路におけるヒータ信号ＶＨ及びカット信号ＶＣをそれぞれ０Ｖにし、さらに、すべての回路においてリード信号ＶＲを０Ｖにする。このようにすると、活性領域２の抵抗値が約１００Ωであるので、活性領域２には、電源電圧３．６Ｖからヒータ用トランジスタ１１による電圧降下分を差し引いた約３Ｖの電圧がかかり、約３０ｍＡの電流が流れ、活性領域２から約９０ｍＷの発熱が起きる。そして、絶縁膜５ａの膜厚は約５ｎｍと非常に薄い膜であることから、電気ヒューズ素子５は１００℃以上に効率的に加熱され、ポリシリコン膜５ｂ及びコバルトシリサイド膜５ｃにおけるエレクトロマイグレーションが生じやすくなる。この状態において、電気ヒューズ素子５における切断領域となる第１の領域５Ｒ１には、電源電圧３．６Ｖからカット用トランジスタ１２による電圧降下分を差し引いた約１．２Ｖの電圧がかかり、１ｍＡ〜数ｍＡの電流が流れて、ポリシリコン膜５ｂ上のコバルトシリサイド膜５ｃが切断され、電気ヒューズ素子５は切断状態となる。
【００４０】
＜読み出し動作について＞
電気ヒューズ素子５が断線状態にあるか導通状態にあるかを読み出すときには、すべての回路において、リード信号ＶＲを３．６Ｖにする一方で、ヒータ信号ＶＨとカット信号ＶＣとを０Ｖにする。このようにすると、電気ヒューズ素子５とリファレンス抵抗素子１５とに電流が流れ、抵抗値の差による電位差を差動アンプ１６によって増幅し、増幅された電位差の値に基づいて、電気ヒューズ素子５が断線状態にあるか導通状態にあるかを検出する。例えば、図３に示す回路において、上記電気ヒューズ素子５が断線状態にある場合には、電気ヒューズ素子５による電圧降下が小さいので、差動アンプ１５によって増幅された電位差は大きくなる。この場合、電気ヒューズ素子５が断線状態であると検出する。
【００４１】
以上のように、本発明の第１の実施形態に係る半導体装置によると、電気ヒューズ素子５における切断領域となる第１の領域５Ｒ１の下部に、該第１の領域５Ｒ１を交差するように活性領域２を設けており、電気ヒューズ素子５を切断する際に、活性領域２に電流を流すことによって生じる発熱を利用して電気ヒューズ素子５の切断を行なう。このため、所望の電気ヒューズ素子を確実に切断することができ、さらに、カット用トランジスタ１２に流れる電流が低減されることによってカット用トランジスタ１２のゲート幅を小さくすることができるので、過渡電流による未切断電気ヒューズ素子の断線を防止し、信頼性の高い電気ヒューズ素子を備えた半導体装置を実現できる。
【００４２】
なお、本実施形態では、Ｎウェル領域４及びＮ型不純物層２ａを形成した場合について説明したが、これらの代わりに、Ｐウェル領域及びＰ型不純物層を形成する場合であっても、上記と同様の効果を得ることができる。
【００４３】
また、本実施形態では、コバルトシリサイド層２ｂ及び５ｃを形成した場合について説明したが、これらの代わりに、ニッケルシリサイド層など他の金属シリサイド層を形成する場合であっても、上記と同様の効果を得ることができる。
【００４４】
また、本実施形態では、カット用トランジスタ１２のゲート長及びゲート幅がリード用トランジスタ１３のゲート長及びゲート幅と同じである場合について説明したが、この場合に限定されるものではなく、カット用トランジスタ１２のゲート長及びゲート幅がリード用トランジスタ１３のゲート長及びゲート幅と異なる場合であっても、上記と同様の効果を得ることができる。
【００４５】
以下では、前述の図３に示した回路構成の変形例について説明する。
【００４６】
−ヒータ用トランジスタの変形例−
図４（ａ）に示す回路は、図３に示した回路と比較して、活性領域２の一方の端子に接続されるヒータ用トランジスタ４０の構成に特徴があるので、以下では、図３と同様の部分は省略しながら、特徴部分を中心に説明する。
【００４７】
図４（ａ）に示すように、活性領域２における一方の端子は、銅配線８ａを介して、ヒータ用トランジスタ４０のドレインに接続されており、活性領域２における他方の端子は、銅配線８ａを介して、電源端子（電圧６．０Ｖ）が接続されている。そして、本変形例に係るヒータ用トランジスタ４０のドレインは、後述するＮウェル領域４０７ａ（図４（ｂ）参照）によって形成されており、この点が本変形例の特徴である。
【００４８】
また、電気ヒューズ素子５における一方の端子は、銅配線８ｂを介して、電源端子１０（電圧３．６Ｖ）に接続されており、電気ヒューズ素子５における他方の端子は、銅配線８ｂを介して、カット用トランジスタ１２ａのドレイン、及びリード用トランジスタ１３のドレインに接続されている。ここで、カット用トランジスタ１２ａのゲート長は０．１μｍであり、ゲート幅は１μｍである。このように、本実施形態では、カット用トランジスタ１２ａのゲート幅が、図３に示したカット用トランジスタ１２のゲート幅に比べてさらに低減されている。また、リード用トランジスタ１３及び１４は、それぞれ、ゲート長が０．１μｍであり、ゲート幅が２μｍである。なお、その他の構成は、図３と同様である。
【００４９】
図４（ｂ）は、銅配線８ａを介して活性領域２の一方の端子と接続するヒータ用トランジスタ４０の構成を説明するための断面図を示している。
【００５０】
図４（ｂ）に示すように、Ｐ型半導体基板１におけるＳＴＩ膜３によって区画された活性領域には、ゲート絶縁膜４０３、ポリシリコン膜よりなるゲート電極４０４及びシリサイド層４０５が順に積層されてなる積層体の両側下方に、ヒータ用トランジスタ４０のドレインとなるＮウェル領域４０７ａ、ヒータ用トランジスタ４０のソースとなるＮウェル領域４０７ｂが形成されている。Ｎウェル領域４０７ａ及び４０７ｂの上には、それぞれシリサイド層４０８ａ及び４０８ｂが形成されており、それぞれコンタクト４０９ａ及び４０９ｂを介して銅配線８ａ及び４１０に接続されている。
【００５１】
このように、ヒータ用トランジスタ４０は、ドレインがＮウェル領域４０７ａよりなるので、製品の動作電圧３．６Ｖよりも高いドレイン電圧で動作だせることができる。
【００５２】
ここで、電気ヒューズ素子５を切断するときの動作については、図３に示した回路の場合と同様に、ｉ番目のヒータ信号ＶＨ及びカット信号ＶＣをそれぞれ３．６Ｖにする一方で、ｉ番目以外の回路におけるヒータ信号ＶＨ及びカット信号ＶＣをそれぞれ０Ｖにし、さらに、すべての回路においてリード信号ＶＲを０Ｖにする。このようにすると、活性領域２の抵抗値が約１００Ωであるので、活性領域２には、電源電圧６Ｖからヒータ用トランジスタ４０による電圧降下を差し引いた約５Ｖの電圧がかかり、約５０ｍＡの電流が流れ、活性領域２から約２５０ｍＷの発熱が起きる。そして、電気ヒューズ素子５は１５０℃以上に加熱され、ポリシリコン膜５ｂ及びコバルトシリサイド膜５ｃにおけるエレクトロマイグレーションが生じやすくなる。この状態において、電気ヒューズ素子５における切断領域となる第１の領域５Ｒ１には、電源電圧３．６Ｖからカット用トランジスタ１２ａによる電圧降下分を差し引いた約０．７Ｖの電圧がかかり、約１ｍＡの電流が流れて、ポリシリコン膜５ｂ上のコバルトシリサイド膜５ｃが切断され、電気ヒューズ素子５は切断状態となる。
【００５３】
なお、電気ヒューズ素子５が断線状態にあるか導通状態にあるかを読み出すときの動作は、上記図３を用いた説明と同様である。
【００５４】
本変形例によると、ドレインがＮウェル領域よりなるヒータ用トランジスタ４０を用いることにより、製品の動作電圧３．６Ｖよりも高いドレイン電圧で動作させることができるので、カット用トランジスタ１２ａに流れる電流が低減されることによってカット用トランジスタ１２ａのゲート幅を更に小さくすることができる。その結果、過渡電流による未切断の電気ヒューズ素子の断線をより効果的に防止して、信頼性がより高い電気ヒューズ素子を備えた半導体装置を実現できる。
【００５５】
なお、本変形例では、Ｐ型半導体基板１中に、ヒータ用トランジスタ４０のドレインとしてＮウェル領域４０７ａが形成されている場合について説明したが、Ｎ型半導体基板中に、ヒータ用トランジスタ４０のドレインとしてＰウェル領域が形成されている場合であっても、上記と同様の効果を得ることができる。
【００５６】
−カット用トランジスタ及びリード用トランジスタの変形例−
図５に示す回路では、図３に示したカット用トランジスタ１２及びリード用トランジスタ１３のそれぞれを設けることなく、カット用トランジスタの役割とリード用トランジスタの役割とを兼用するカット・リード用トランジスタ５０を備えた構成に特徴があるので、以下では、図３と同様の部分は省略しながら、特徴部分を中心に説明する。
【００５７】
図５に示すように、電気ヒューズ素子５における一方の端子は、銅配線８ｂを介して、カット・リード用トランジスタ５０のドレインに接続されており、カット・リード用トランジスタ５０のソースは接地ノードに接続されている。カット・リード用トランジスタ５０のゲートは、論理和回路素子（ＯＲ素子）５１の出力に接続されている。論理和回路素子５１は、カット信号ＶＣとリード信号ＶＲとを入力としている。ここで、カット・リード用トランジスタ５０のゲート長は０．１μｍであり、ゲート幅は２μｍである。なお、その他の構成は、図３と同様である。
【００５８】
＜本変形例における電気ヒューズ素子５を切断する動作について＞
ここで、電気ヒューズ素子５を切断する動作については、図５に示されたｉ番目のヒータ信号ＶＨ及びカット信号ＶＣをそれぞれ３．６Ｖにする一方で、ｉ番目以外の回路におけるヒータ信号ＶＨ及びカット信号ＶＣをそれぞれ０Ｖにし、さらに、すべての回路においてリード信号ＶＲを０Ｖにする。この場合、カット・リード用トランジスタ５０はカット用トランジスタとして機能する。なお、具体的な動作については上記図３を用いた説明と同様である。
【００５９】
＜読み出し動作について＞
また、電気ヒューズ素子５が断線状態にあるか導通状態にあるかを読み出すときには、すべての回路において、リード信号ＶＲを３．６Ｖにする一方で、ヒータ信号ＶＨとカット信号ＶＣとを０Ｖにする。この場合、カット・リード用トランジスタ５０はリード用トランジスタとして機能する。なお、具体的な動作については上記図３を用いた説明と同様である。そして、電気ヒューズ素子５とリファレンス抵抗素子１５とに電流が流れ、抵抗値の差による電位差を差動アンプ５２によって増幅し、増幅された電位差の値に基づいて、電気ヒューズ素子５が断線状態にあるか導通状態にあるかを検出する。
【００６０】
本変形例によると、論理和回路を用いて、カット用トランジスタの役割とリード用トランジスタとの役割とを兼用する１つのトランジスタを設ける構成を有することにより、カット用トランジスタとリード用トランジスタとのそれぞれを設ける構成に比べて、読み出し動作時に流れる過渡電流を低減することができるので、過渡電流による未切断電気ヒューズ素子の断線をより確実に防止することができる。
【００６１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る電気ヒューズ素子を備えた半導体装置について、図面を参照しながら説明する。
【００６２】
本発明の第２の実施形態に係る半導体装置では、活性領域６０の形状及び構造の点で、前述した第１の実施形態の半導体装置と異なり、その他の構成は同様であるので、以下では、その異なる点を中心に説明する。
【００６３】
図６は、本発明の第２の実施形態に係る電気ヒューズ素子を備えた半導体装置の構成を示す要部平面図であり、ここでも、電気ヒューズ素子、活性領域、Ｎウェル領域、銅配線、及びコンタクトを示している。また、図７は、本発明の第２の実施形態に係る電気ヒューズ素子を備えた半導体装置の構成を示す要部断面図であり、図６のVII−VII線に対応する断面図である。
【００６４】
本発明の第２の実施形態に係る半導体装置では、第１の実施形態と同様に、電気ヒューズ素子５における切断領域となる第１の領域５Ｒ１と交差するように、後述する活性領域６０が形成されており、さらに、図６に示すように、第１の領域５Ｒ１と交差する活性領域６０の幅が狭く形成されている。ここで、第１の領域５Ｒ１と交差する活性領域６０の幅は、２μｍであり、この部分の抵抗値は約１００Ωである。
【００６５】
また、図７に示すように、活性領域６０の表面付近には、Ｎ型不純物層７０が形成されている。Ｎ型不純物層７０は、加速エネルギー５０ＫｅＶで且つ注入ドーズ量３×１０14／ｃｍ2 にて、Ａｓイオンをイオン注入することによって形成される。
【００６６】
以下に、電気ヒューズ素子５を切断する動作及び電気ヒューズ素子５の状態を読み出す動作について、図８を参照しながら説明する。図８は、本発明の第２の実施形態に係る電気ヒューズ素子５の切断動作及び電気ヒューズ素子５の状態を読み出す動作に必要な回路構成図を示しており、また、図３に示した活性領域２が本実施形態の活性領域６０に置換されたものであり、その他については、上記図３を用いた説明と同様である。
【００６７】
電気ヒューズ素子５を切断する動作については、図８に示されたｉ番目のヒータ信号ＶＨ及びカット信号ＶＣをそれぞれ３．６Ｖにする一方で、ｉ番目以外の回路におけるヒータ信号ＶＨ及びカット信号ＶＣをそれぞれ０Ｖにし、さらに、すべての回路においてリード信号ＶＲを０Ｖにする。このようにすると、活性領域６０の抵抗値が約１００Ωであるので、活性領域２には、電源電圧３．６Ｖからヒータ用トランジスタ１１による電圧降下分を差し引いた約３Ｖの電圧がかかり、約３０ｍＡの電流が流れ、活性領域６０から約９０ｍＷの発熱が起きる。これにより、電気ヒューズ素子５は１００℃以上に加熱され、ポリシリコン膜５ｂ及びコバルトシリサイド膜５ｃにおけるエレクトロマイグレーションが生じやすくなる。この状態において、電気ヒューズ素子５には、電源電圧３．６Ｖからカット用トランジスタ１２による電圧降下分を差し引いた約１．２Ｖの電圧がかかり、１ｍＡ〜数ｍＡの電流が流れて、ポリシリコン膜５ｂ上のコバルトシリサイド膜５ｃが切断され、電気ヒューズ素子５は切断状態となる。
【００６８】
上述したように、本実施形態では、活性領域６０にＮ型不純物層７０が形成され、活性領域６０のシート抵抗を低抵抗化した上で、第１の領域５Ｒ１と交差する活性領域６０の幅を狭くしているので、発熱量を低下させることなく電気ヒューズ素子５における第１の領域５Ｒ１の中央付近を局所的に加熱し、電気ヒューズ素子５を低電流にて切断することができる。その結果、カット用トランジスタ１２のゲート幅を小さくすることができるため、過渡電流によって未切断の電気ヒューズ素子の断線を防止することができるので、電気ヒューズ素子の信頼性が向上する。
【００６９】
本実施形態では、図８に示す回路を用いて、電気ヒューズ素子５を切断する動作及び電気ヒューズ素子５の状態を読み出す動作について、図８に示す回路を用いて説明したが、前述の第１の実施形態における回路構成例の変形例と同様に、図４（ａ）及び図５に示した回路における活性領域２を本実施形態における活性領域６０に置換した回路を用いても、上記と同様の効果を得ることができる。
【産業上の利用可能性】
【００７０】
以上説明したように、本発明は、電気ヒューズの信頼性向上に有用である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態に係る電気ヒューズ素子を備えた半導体装置の構成を示す要部平面図である。
【図２】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る電気ヒューズ素子を備えた半導体装置の構成を示す要部断面図である。
【図３】本発明の第１の実施形態に係る電気ヒューズ素子を備えた半導体装置を含む回路構成図である。
【図４】（ａ）は、本発明の第１の実施形態におけるカット用トランジスタの変形例を示す回路構成図であり、（ｂ）は、本発明の第１の実施形態におけるカット用トランジスタの変形例を示す断面図である。
【図５】本発明の第１の実施形態におけるカット・リード用トランジスタを説明するための回路構成図である。
【図６】本発明の第２の実施形態に係る電気ヒューズ素子を備えた半導体装置の構成を示す要部平面図である。
【図７】本発明の第２の実施形態に係る電気ヒューズ素子を備えた半導体装置の構成を示す要部断面図である。
【図８】本発明の第２の実施形態に係る電気ヒューズ素子を備えた半導体装置を含む回路構成図である。
【図９】従来の電気ヒューズ素子を備えた半導体装置の構成を示す要部平面図である。
【図１０】（ａ）及び（ｂ）は、従来の電気ヒューズ素子を備えた半導体装置の構成を示す要部断面図である。
【図１１】従来の電気ヒューズ素子を備えた半導体装置を含む回路構成図である。
【符号の説明】
【００７２】
１  Ｐ型半導体基板
２  活性領域
２ａ  Ｎ型不純物層
２ｂ  コバルトシリサイド層
３  ＳＴＩ膜
４  Ｎウェル領域
５  電気ヒューズ素子
５ａ  絶縁膜
５ｂ  ポリシリコン膜
５ｃ  コバルトシリサイド膜
５ｄ  サイドウォール
５Ｒ１  第１の領域
５Ｒ２  第２の領域
６  層間絶縁膜
７ａ、７ｂ  コンタクト
８ａ、８ｂ  銅配線
１０  電源端子
１１  ヒータ用トランジスタ
１２、１２ａ  カット用トランジスタ
１３、１４  リード用トランジスタ
１５  リファレンス抵抗素子
１６  差動アンプ
１７、１８  電源端子
５０  カット・リード用トランジスタ
５１  論理和回路（ＯＲ素子）
６０  電気ヒューズ素子
７０  Ｎ型不純物層
４０７ａ、４０７ｂ  Ｎウェル領域
４０８ａ、４０８ｂ  シリサイド層
４０９ａ、４０９ｂ  コンタクト
４１０  銅配線
【図１】
0004701034.tif 000002
【図２】
0004701034.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0004701034.tif 000009
【図９】
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【図１０】
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【図１１】
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