(57)【特許請求の範囲】
【請求項１】
複数の絶縁層が積層された多層基板と、互いに横並びに配置されるように前記多層基板内に埋め込まれた第１及び第２の半導体ＩＣチップと、前記第１及び第２の半導体チップ間を接続するバスラインと、前記バスラインの上方及び下方を覆う第１及び第２の導電層と、前記第１および第２の導電層のいずれか一方に搭載される受動素子と、を備え、
前記一方の導電層の表面には、グランド層およびランドパターンが形成され、
前記受動素子の一端は前記グランド層、他端は前記ランドパターンに接続され、
更に、前記ランドパターンはビアホール電極を介して前記バスラインと接続されることを特徴とする半導体ＩＣ内蔵モジュール。
【請求項２】
複数の絶縁層が積層された多層基板と、互いに横並びに配置されるように前記多層基板内に埋め込まれた第１及び第２の半導体ＩＣチップと、前記第１及び第２の半導体チップ間を接続するバスラインと、前記バスラインの上方及び下方を覆う第１及び第２の導電層と、前記第１及び第２の導電層間を接続するビアホール電極と、アナログ回路と、を備え、
前記アナログ回路の信号ラインと前記バスラインは一部において並行し、その並行領域において前記信号ラインと前記バスラインの間に複数の前記ビアホール電極が配列されていることを特徴とする半導体ＩＣモジュール。
【請求項３】
前記多層基板は、第１及び第２の絶縁層と、前記第１及び第２の絶縁層間に設けられた第１の配線層とを含み、前記バスラインは前記第１の配線層に設けられている請求項１または２に記載の半導体ＩＣ内蔵モジュール。
【請求項４】
前記第１及び第２の半導体ＩＣチップはともに前記第１又は第２の絶縁層いずれか一方に埋め込まれている請求項３に記載の半導体ＩＣ内蔵モジュール。
【請求項５】
前記第１の導電層は、前記第１の絶縁層の前記第２の絶縁層とは反対側の表面に設けられており、前記第２の導電層は、前記第２の絶縁層の前記第１の絶縁層とは反対側の表面に設けられている請求項３又は４に記載の半導体ＩＣ内蔵モジュール。
【請求項６】
前記第１及び第２の導電層がともにグランド層を有する請求項１乃至５のいずれか１項に記載の記載の半導体ＩＣ内蔵モジュール。
【請求項７】
前記第１及び第２の導電層のいずれか一方が電源層を有し、他方がグランド層を有し、前記電源層とグランド層との間にバイパスコンデンサが設けられている請求項１乃至５のいずれか１項に記載の半導体ＩＣ内蔵モジュール。
【請求項８】
前記第１及び第２の半導体ＩＣチップのいずれか一方がコントローラＩＣであり、他方がメモリＩＣである請求項１乃至７のいずれか１項に記載の半導体ＩＣ内蔵モジュール。
【請求項９】
前記第１又は第２の絶縁層の少なくとも一方が強磁性材料を含んで構成されている請求項１乃至８のいずれか１項に記載の半導体ＩＣ内蔵モジュール。
【請求項１０】
前記第１及び第２の半導体ＩＣチップと前記バスラインとが導電性突起物を介して実質的に直接接続されていることを特徴とする請求項１乃至９のいずれか１項に記載の半導体ＩＣ内蔵モジュール。
【請求項１１】
前記バスラインを構成するすべての信号ラインが前記第１の配線層に設けられていることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体ＩＣ内蔵モジュール。
【請求項１２】
前記バスラインを構成する信号ラインの一部であって、少なくとも他の信号ラインと交差する部分が、前記第１の配線層とは異なる第２の配線層に設けられていることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体ＩＣ内蔵モジュール。
【請求項１３】
前記多層基板内に設けられたアナログ領域と、前記第１の導電層と同一層内に設けられ、前記アナログ領域の上方を覆う第３の導電層と、前記第２の導電層と同一層内に設けられ、前記アナログ領域の下方を覆う第４の導電層とをさらに備え、前記第１及び第２の導電層と前記第３及び第４の導電層とが分離して形成されていることを特徴とする請求項１乃至１２に記載の半導体ＩＣ内蔵モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ＩＣ内蔵モジュールに関し、特に、半導体ＩＣが埋め込まれた基板の両面にグランド層を有する半導体ＩＣ内蔵モジュールに関するものである。
【背景技術】
【０００２】
従来の半導体ＩＣ内蔵モジュールとしては、例えば、半導体ＩＣチップを多層基板の縦方向に積み重ねて配置した構造のものが知られている（特許文献１参照）。これは、多層基板の両側にベアチップよりも厚い絶縁樹脂層を形成し、その中にベアチップを埋設したものである。これらの絶縁樹脂層の両側には配線層が設けられており、表層側の配線層はグランド層として用いられ、内層側の配線層は電源ラインとして用いられる。半導体ＩＣ間の接続は、多層基板の表層及び内層に形成された配線層及びビアホールを介して接続される。
【０００３】
上述した従来の半導体ＩＣ内蔵モジュールによれば、多層基板の表面に形成されている絶縁樹脂層の内部に半導体ＩＣチップが埋設されるとともに、このような半導体ＩＣがその両側に設けられた電源ラインおよびグランド層と接続されるため、電源ラインおよびグランド層に対する配線距離を短くすることが可能になり、電気的特性に優れた回路装置を提供することができる。
【０００４】
その他にも、本発明に関連する従来技術としては種々のものがある（特許文献２、３参照）。
【特許文献１】特開２００１−１０２５１７号公報
【特許文献２】特開２０００−１８３５４０号公報
【特許文献３】特開２０００−３１２０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の半導体ＩＣ内蔵モジュールは、ビルドアップ構造を有するので、基板全体の厚みが非常に厚くなってしまうという問題がある。また、半導体ＩＣ間の接続にビアホールを用いるため、半導体ＩＣ間の接続のために多くのスペースを必要とし、配線距離も長くなってしまうという問題がある。配線距離が長くなった場合にはインピーダンスのミスマッチングが起きやすく、ノイズを大きくする要因となる。特に、コントローラＩＣとメモリＩＣとを接続するバスラインは、例えば１００ＭＨｚ程度の高速クロックで動作することから、配線距離が長くなればなるほどその高調波が不要輻射となって無線系のアナログ回路に対して悪影響を与えるという問題がある。
【０００６】
したがって、本発明の目的は、バスラインが発生するノイズの影響を低減することができるとともに、半導体ＩＣ間を接続するバスラインを最短距離で配線することができ、これにより小型低背化及びノイズのさらなる低減を図ることが可能な半導体ＩＣ内蔵モジュールを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の上記目的は、複数の絶縁層が積層された多層基板と、互いに横並びに配置されるように前記多層基板内に埋め込まれた第１及び第２の半導体ＩＣチップと、前記第１及び第２の半導体チップ間を接続するバスラインと、前記バスラインの上方及び下方を覆う第１及び第２の導電層とを備えていることを特徴とする半導体ＩＣ内蔵モジュールによって達成される。
【０００８】
本発明において、前記多層基板は、第１及び第２の絶縁層を含み、前記バスラインは前記第１及び第２の絶縁層の層間に設けられていることが好ましい。また、前記第１及び第２の半導体ＩＣチップはともに前記第１又は第２の絶縁層いずれか一方に埋め込まれていることが好ましい。さらに、前記第１の導電層は、前記第１の絶縁層の前記第２の絶縁層とは反対側の表面に設けられており、前記第２の導電層は、前記第２の絶縁層の前記第１の絶縁層とは反対側の表面に設けられていることが好ましい。これによれば、小型低背化されたシンプルな構造の半導体ＩＣ内蔵モジュールを提供することができる。
【０００９】
本発明においては、前記第１及び第２の導電層がともにグランド層であってもよく、前記第１及び第２の導電層のいずれか一方が電源層であり、他方がグランド層であり、前記電源層とグランド層との間にバイパスコンデンサが設けられていてもよい。導電層が電源層である場合には、電源層とグランド層との間にバイパスコンデンサを挿入することにより、交流的には電源層をグランド層とみなすことができる。よって、いずれの場合も、導電層のシールド効果によりノイズを低減することができる。
【００１０】
本発明においては、前記バスラインに接続される受動素子のチップ部品が前記第１又は第２の導電層上に搭載されていることが好ましい。これによれば、バスライン上のノイズを除去するノイズフィルタ回路を構成することができ、バスラインが発生するノイズの影響をよりいっそう低減することができる。
【００１１】
本発明においては、前記第１及び第２の半導体ＩＣチップのいずれか一方がコントローラＩＣであり、他方がメモリＩＣであることが好ましい。コントローラＩＣとメモリＩＣとを接続するバスラインは高速クロックで動作し、配線距離が長くなればなるほどその高調波が不要輻射となって他の回路に対して与える影響が特に大きいからである。
【００１２】
本発明においては、前記第１又は第２の絶縁層の少なくとも一方が強磁性材料を含んで構成されていることが好ましい。これによれば、強磁性材料を含む絶縁層と接するバスラインは、ダンピング抵抗及びビーズの直列回路と等価となるため、スプリアスの影響をさらに抑えることができ、バスラインが発生するノイズをよりいっそう低減することができる。
【００１３】
本発明においては、前記第１及び第２の半導体ＩＣチップと前記バスラインとが導電性突起物を介して実質的に直接接続されていることが好ましい。これによれば、バスラインのインピーダンス制御が容易となり、近接する別系統のバスライン同士が平行にならないように配線したりシールド手段を配置したりすることでアナログ−デジタル間の干渉を最小限に抑えることが可能となる。
【００１４】
本発明においては、前記バスラインを構成するすべての信号ラインが前記第１の配線層に設けられていることが好ましいが、前記バスラインを構成する信号ラインの一部であって、少なくとも他の信号ラインと交差する部分が、前記第１の配線層とは異なる第２の配線層に設けられていてもよい。このようなビアホール電極が存在したとしても、ビアホール電極３０２間はそれほど近接していないことから、バスラインを構成する信号ラインの多くをビアホール電極で構成する場合に比べると、ビアホール電極３０２によるノイズの影響は非常に小さいものと考えられる。
【００１５】
本発明においては、少なくとも前記バスラインの周囲に、前記第１及び第２の導電層間を接続するビアホール電極が複数配列されていることが好ましく、前記バスラインとアナログ領域との間に配列されていることが特に好ましい。これによれば、バスライン１０４Ｘ等から発生して基板の平面方向に伝わるノイズが遮蔽されるとともにグランド接続が強化されるので、バスライン１０４Ｘ等による干渉を最小限に抑えることができる。
【００１６】
本発明においては、前記多層基板内に設けられたアナログ領域と、前記第１の導電層と同一層内に設けられ、前記アナログ領域の上方を覆う第３の導電層と、前記第２の導電層と同一層内に設けられ、前記アナログ領域の下方を覆う第４の導電層とをさらに備え、前記第１及び第２の導電層と前記第３及び第４の導電層とが分離して形成されていることが好ましい。これによれば、バスライン等からのノイズがグランド層を介してアナログ側に伝わることがなく、バスライン等からの干渉をさらに抑えることができる。
【発明の効果】
【００１７】
本発明によれば、第１及び第２の半導体ＩＣ間を接続するバスラインの上方及び下方をグランド層で覆っているので、バスラインが発生するノイズの影響を低減することができる。また、第１及び第２の半導体ＩＣは、縦方向に積み重ねられているのではなく互いに横並びに配置されているので、層間接続手段であるビアホール電極を用いることなく両者を直接接続することができる。したがって、バスラインを最短距離で配線することができるとともに、バスラインが発生するノイズをさらに低減することができ、しかも半導体ＩＣ内蔵モジュールの小型低背化を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１９】
図１は、本発明の第１の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す略断面図である。また図２は、この半導体ＩＣ内蔵モジュールの構成を示す略平面図である。
【００２０】
図１及び図２に示すように、この半導体ＩＣ内蔵モジュール１００は、多層基板１０１と、多層基板１０１内に埋め込まれたコントローラＩＣ１０２及びメモリＩＣ１０３とを備えている。本実施形態の多層基板１０１は、第１の絶縁層１０１ａ及び第２の絶縁層１０１ｂを有しており、コントローラＩＣ１０２やメモリＩＣ１０３はベアチップの状態で第２の絶縁層１０１ｂに埋め込まれている。第１及び第２の絶縁層１０１ａ，１０１ｂの層間（つまり多層基板１０１の内層）には配線層１０４が設けられており、配線層１０４の一部はコントローラＩＣ１０２とメモリＩＣ１０３との間を接続するバスライン１０４Ｘを構成している。
【００２１】
ベアチップ上のパッド電極とバスライン１０４Ｘとの接続は、ビアホール電極を介して接続されるのではなく、バンプなどの導電性突起物を介して、つまり実質的に直接接続されている。これは、バスラインがビアホール電極で構成されることによりそのインピーダンス制御が困難となり、ノイズが発生しやすくなるという問題を解決するためである。また、例えばコントローラＩＣがアナログ回路とデジタル回路の両方を混載している場合に、コントローラＩＣとバスラインとがビアホール電極を介して接続されていると、それぞれの信号ラインを構成するビアホール電極が互いの近傍にて平行に配線されてしまい、デジタル信号ラインからアナログ信号ラインへの干渉が問題となる。しかし、これらの半導体ＩＣのパッド電極とバスラインとを実質的に直接接続すれば、バスラインのインピーダンス制御も容易であり、近接するバスライン同士が平行にならないように配線したりシールド手段を配置したりすることでアナログ−デジタル間の干渉を最小限に抑えることが可能となる。
【００２２】
第１及び第２の絶縁層１０１ａ，１０１ｂの表層（つまり多層基板１０１の外層）にはそれぞれ第１及び第２のグランド層１０５ａ、１０５ｂが設けられている。つまり、第１のグランド層１０５ａは、第１の絶縁層１０１ａの第２の絶縁層１０１ｂとは反対側の表面に設けられており、第２のグランド層１０５ｂは、第２の絶縁層１０１ｂの第１の絶縁層１０１ａとは反対側の表面に設けられている。そのため、バスライン１０４Ｘの上方及び下方はそれぞれ第１及び第２のグランド層１０５ａ、１０５ｂで覆われている。
【００２３】
バスライン１０４Ｘは例えば５Ｖや３．３Ｖといった高電圧のデジタル信号を１００ＭＨｚといった高速クロックで伝送する信号ラインである。バスライン１０４Ｘから発生する高調波ノイズは、例えば携帯電話であればその受信感度を下げるなど、無線系のアナログ回路に対して悪影響を与え、バスラインが長くなればなるほどその影響は大きくなる。しかし、本実施形態の半導体ＩＣ内蔵モジュール１００によれば、グランド層１０５ａ，１０５ｂが多層基板１０１の両面に形成されており、バスライン１０４Ｘの上方及び下方がそれぞれ第１及び第２のグランド層１０５ａ，１０５ｂで覆われていることから、グランド層１０５ａ，１０５ｂのシールド効果によりバスライン１０４Ｘが発生するノイズの影響を抑制することができる。なお、シールド効果を高めるには、グランド層１０５ａ，１０５ｂがバスライン１０４Ｘの周囲をできるだけ広範囲に覆っていることが好ましい。
【００２４】
また、本実施形態においては、コントローラＩＣ１０２及びメモリＩＣ１０３が互いに横並びに配置されており、これらの半導体ＩＣの端子間がバスライン１０４Ｘで直接接続されている。従来のように、半導体ＩＣチップを縦方向に積み重ねた場合には、半導体ＩＣ間を接続するためにバスラインの一部として層間接続手段であるビアホール電極を必要とするため、バスラインの形成領域として多くのスペースが必要となり、バスラインのインピーダンス制御も難しくなってしまう。また、バスラインの配線距離も長くなるため高調波ノイズの影響も大きくなってしまう。しかし、本実施形態によれば、ビアホール電極をバスラインの一部として用いる必要がないため、図２に示すように、バスライン１０４Ｘを最短距離で配線することができ、バスライン１０４Ｘが発生するノイズの影響を抑制することができる。
【００２５】
なお、バスラインは、図１に示したように、他の配線層を経由することなく一層で構成されていることが好ましいが、例えば、バスライン中のある信号ラインを他の信号ラインと交差させなければ効率良く配線できないような場合には、図３（ａ）及び（ｂ）に示すように、他の信号ラインと交差する部分１０６を含め、当該バスライン１０４Ｘの一部を第２の配線層１０４ｂに形成してもよい。この場合はビアホール電極１０７が必要となるが、バスライン１０４Xを構成する大多数の信号ラインは第１の配線層１０４ａに形成され、且つビアホール電極なしでパッド電極と接続されており、ビアホール電極１０７間もそれほど近接していないことから、ビアホール電極１０７によるノイズの影響は非常に小さいものと考えられる。
【００２６】
上述した第１の実施形態では、多層基板としていわゆる３層基板を用い、多層基板１０１の外層に設けたグランド層１０５ａ，１０５ｂで内層のバスライン１０４Ｘを挟み込んで、バスライン１０４Ｘの上方及び下方をグランド層１０５ａ，１０５ｂで覆う構成としているが、本発明は、さらに多層構造の基板を用いてよく、多層基板の内層にグランド層を設けてもよい。
【００２７】
図４は、本発明の第２の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す略断面図である。
【００２８】
図４に示すように、この半導体ＩＣ内蔵モジュール２００の特徴は、多層基板１０１が第１の絶縁層１０１ａ、第２の絶縁層１０１ｂ及び第３の絶縁層１０１ｃを有しており、第１のグランド層１０５ａが第１の絶縁層１０１ａの表層（つまり多層基板１０１の外層）に設けられ、第２のグランド層１０５ｂが第２の絶縁層１０１ｂと第３の絶縁層１０１ｃの層間（つまり多層基板１０１の内層）に設けられている点にある。第１及び第２の絶縁層１０１ａ，１０１ｂの層間には第１の配線層１０４ａが設けられており、さらに第３の絶縁層１０１ｃの表層には第２の配線層１０４ｂが設けられている。第１の配線層１０４ａの一部はバスライン１０４Ｘを構成しており、コントローラＩＣ１０２とメモリＩＣ１０３との間はバスライン１０４Ｘで接続されている。コントローラＩＣ１０２やメモリＩＣ１０３はベアチップの状態で第２の絶縁層１０１ｂに埋め込まれており、ベアチップ上のパッド電極はバンプなどの導電性突起物を介してバスライン１０４Ｘに接続されている。
【００２９】
このように、本実施形態の半導体ＩＣ内蔵モジュール２００は、多層基板１０１としていわゆる４層基板を用い、多層基板１０１の外層に設けられたグランド層１０５ａと内層に設けられたグランド層１０５ｂとを用いてバスライン１０４Ｘを挟み込み、バスライン１０４Ｘの上方及び下方をグランド層で覆うこととしたので、第１の実施形態と同様の効果を得ることができる。なお、本実施形態においては、上下のグランド層の一方が多層基板の内層に設けられている場合について説明したが、多層基板を５層以上のさらなる多層構造とし、上下のグランド層をともに多層基板１０１の内層に形成してもかまわない。
【００３０】
図５は、本発明の第３の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す略断面図である。
【００３１】
図５に示すように、この半導体ＩＣ内蔵モジュール３００の特徴は、多層基板１０１を構成する第１の絶縁層１０１ａが強磁性材料を含んで構成されている点にある。強磁性材料としては、フェライトや強磁性金属を挙げることができる。フェライトとしては、Ｍｎ−Ｍｇ−Ｚｎ系、Ｎｉ−Ｚｎ系、Ｍｎ−Ｚｎ系などが好ましく用いられる。また、強磁性金属としては、カーボニル鉄、鉄−シリコン系合金、鉄−アルミニウム珪素系合金（センダスト（登録商標））、鉄−ニッケル系合金（パーマアロイ（登録商標））、鉄系アモルファス、コバルト系アモルファスなどが好ましく用いられる。このようなフェライトのフィラー、或いは強磁性金属の粉体が混入された樹脂を用いることにより、第１の絶縁層１０１ａを磁性層３０１として構成することができる。その他の構成については第１の実施形態と同様であることから、同一の構成要素には同一の符号を付して説明を省略する。
【００３２】
本実施形態の半導体ＩＣ内蔵モジュール３００によれば、第１の実施形態と同様の効果を得ることができるのみならず、磁性層３０１と接するバスライン１０４Ｘの等価回路は、図６に示すようにダンピング抵抗３０２及びビーズ３０３の直列回路となるため、スプリアスの影響をさらに抑えることができ、バスライン１０４Ｘが発生するノイズをよりいっそう低減することができる。
【００３３】
なお、本実施形態においては、第１の絶縁層１０１ａが磁性層２０１として構成されている場合について説明したが、本発明はこれに限定されるものではなく、第２の絶縁層１０１ｂが磁性層として構成されていてもよく、第１及び第２の絶縁層１０１ａ，１０１ｂがともに磁性層として構成されていてもよい。つまり、多層基板１０１を構成する第１及び第２の絶縁層１０１ａ，１０１ｂの少なくとも一方が磁性層として構成されていればよい。
【００３４】
図７は、本発明の第４の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す略断面図である。
【００３５】
図７に示すように、この半導体ＩＣ内蔵モジュール４００の特徴は、多層基板１０１の表面にＲ，Ｌ，Ｃなどの受動素子のチップ部品４０１が搭載されており、この受動素子によってバスライン１０４Ｘ上のノイズを除去するノイズフィルタ回路が構成されている点にある。多層基板１０１の表層にはグランド層１０５ａ，１０５ｂが形成されているため、所定の領域の周囲の導体を切り欠いてランドパターン４０２を形成し、このランドパターン４０２とバスライン１０４Ｘとをビアホール電極４０３で接続する。そして、チップ部品４０１の一方の電極４０１ａをグランド層１０５ａに接続し、他方の電極４０１ｂをランドパターン４０２に接続する。その他の構成については第１の実施形態と同様であることから、同一の構成要素には同一の符号を付して説明を省略する。
【００３６】
本実施形態の半導体ＩＣ内蔵モジュール４００によれば、Ｒ，Ｌ，Ｃ又はそれらの複合部品が多層基板１０１上に搭載されているので、第１の実施形態と同様の効果を得ることができるのみならず、バスラインが発生するノイズの影響をよりいっそう低減することができる。
【００３７】
図８は、本発明の第５の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す略断面図である。
【００３８】
図８に示すように、この半導体ＩＣ内蔵モジュール５００の特徴は、二つのグランド層でバスライン及び半導体ＩＣを挟み込むのではなく、多層基板１０１の両面に形成される導電層の一方を電源層５０１、他方をグランド層１０５ｂとし、電源層５０１とグランド層１０５ｂとでバスライン及び半導体ＩＣを挟み込むようにした点にある。その他の構成については第１の実施形態と同様であることから、同一の構成要素には同一の符号を付して説明を省略する。電源層５０１には直流電源が供給されているので、大容量のバイパスコンデンサ５０２及びビアホール電極５０３を介して電源層５０１とグランド層１０５ｂとを接続すれば、交流的には電源層５０１をグランド層とみなすことができる。したがって、本実施形態の半導体ＩＣ内蔵モジュール５００は、第１の実施形態と同様の効果を得ることができる。
【００３９】
図９（ａ）及び（ｂ）は、本発明の第６の実施形態に係る半導体内蔵ＩＣモジュールの構成を示す図であって、図９（ａ）は略平面図、図９（ｂ）はその略断面図である。
【００４０】
図９（ａ）及び（ｂ）に示すように、この半導体ＩＣ内蔵モジュール６００の特徴は、バスライン及び半導体ＩＣの上下を第１及び第２のグランド層１０５Ａ，１０５Ｂで挟み込むと共に、バスライン１０４Ｘ及び半導体ＩＣ１０２，１０３の周囲、例えば、バスライン１０４Ｘと当該バスライン１０４Ｘからの干渉を受けたくないアナログ回路６０１やアナログ信号ライン６０２が形成された領域（アナログ領域）との間の領域に、上下のグランド層１０５ａ，１０５ｂ間を接続するビアホール電極６０３を多数配列した点にある。その他の構成については第１の実施形態と同様であることから、同一の構成要素には同一の符号を付して説明を省略する。このように構成した場合には、第1の実施形態と同様の効果を得ることができるのみならず、バスライン１０４Ｘ等から発生して基板の平面方向に伝わるノイズがビアホール電極６０３の配列によって遮蔽されるので、バスライン１０４Ｘ等による干渉を最小限に抑えることができる。
【００４１】
図１０は、本発明の第７の実施形態に係る半導体内蔵ＩＣモジュールの構成を示す略断面図である。
【００４２】
図１０に示すように、この半導体ＩＣ内蔵モジュール７００の特徴は、多層基板１０１内においてバスライン１０４ＸやコントローラＩＣ１０２内のデジタル部分等が設けられた領域（デジタル領域）を覆う第１及び第２のグランド層１０５ａ，１０５ｂと、コントローラＩＣ１０２内のアナログ部分やアナログ信号ライン１０４Ｙが設けられた領域（アナログ領域）の上下を覆う第３及び第４のグランド層７０１ａ，７０１ｂとが形成されている点にある。アナログ領域は、コントローラＩＣ１０２のアナログ部分に限定されるものではなく、他のアナログ回路の形成領域も含まれる。第３のグランド層７０１ａは第１のグランド層１０５ａと同一層内において分離して形成されており、第４のグランド層７０２ｂは第１のグランド層１０５ｂと同一層内において分離して形成されている。このように、多層基板１０１内のデジタル領域を覆うグランド層とアナログ領域７０１ａ，７０１ｂを覆うグランド層とが同一層内において分離して形成されている場合には、バスライン等からのノイズがグランド層を介してアナログ側に伝わることがなく、バスライン等からの干渉をさらに抑えることができる。
【００４３】
本発明は、以上の各実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。
【００４４】
例えば、上記各実施形態においては、多層基板が第１及び第２の絶縁層で構成されている場合について説明したが、本発明はこれに限定されるものではなく、３層以上の絶縁層で構成された多層基板に対しても適用可能である。ただし、バスラインとグランド層との間にアナログ配線層が介在していることは好ましくない。
【００４５】
また、上記各実施形態においては、多層基板内に埋め込まれる半導体ＩＣチップとしてコントローラＩＣ１０２及びメモリＩＣ１０３を例に挙げたが、本発明はこれに限定されるものではなく、入出力インターフェースとしてバスラインを用いるものであれば、どのような用途の半導体ＩＣであってもよい。
【００４６】
また、上記各実施形態においては、コントローラＩＣ１０２及びメモリＩＣ１０３がともに第２の絶縁層１０１ｂに埋め込まれている場合について説明したが、本発明はこれに限定されるものではなく、例えば、コントローラＩＣが第１の絶縁層１０１ａに埋め込まれ、メモリＩＣが第２の絶縁層１０１ｂに埋め込まれていてもかまわない。このような場合でも、コントローラＩＣとメモリＩＣとを接続するバスラインは第１の絶縁層１０１ａと第２の絶縁層１０１ｂの層間の配線層に形成することができ、ビアホール電極を用いる必要はない。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す略断面図である。
【図２】本発明の第１の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す略平面図である。
【図３】バスライン１０４Ｘの配線レイアウトの他の例を示す略平面図である。
【図４】本発明の第２の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す略断面図である。
【図５】本発明の第３の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す略断面図である。
【図６】バスライン１０４Ｘの等価回路を模式的に示す回路図である。
【図７】本発明の第４の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す略断面図である。
【図８】本発明の第５の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す略断面図である。
【図９】本発明の第６の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す図であって、（ａ）は略平面図、（ｂ）はその略断面図である。
【図１０】本発明の第７の実施形態に係る半導体ＩＣ内蔵モジュールの構成を示す図であって、（ａ）は略平面図、（ｂ）はその略断面図である。
【符号の説明】
【００４８】
１００        半導体ＩＣ内蔵モジュール
１０１        多層基板
１０１ａ    第１の絶縁層
１０１ｂ    第２の絶縁層
１０１ｃ    第３の絶縁層
１０２        コントローラＩＣ
１０３        メモリＩＣ
１０４        配線層
１０４ａ    第１の配線層
１０４ｂ    第２の配線層
１０４Ｘ    バスライン
１０５ａ    グランド層
１０５ｂ    グランド層
１０６        バスラインを構成する信号ラインの一部
１０７        ビアホール電極
２００        半導体ＩＣ内蔵モジュール
３００        半導体ＩＣ内蔵モジュール
３０１        磁性層
３０２        ダンピング抵抗
３０３        ビーズ
４００        半導体ＩＣ内蔵モジュール
４０１        チップ部品
４０１ａ    チップ部品の電極
４０１ｂ    チップ部品の電極
４０２        ランドパターン
４０３        ビアホール電極
５００        半導体ＩＣ内蔵モジュール
５０１        電源層
５０２        バイパスコンデンサ
５０３        ビアホール電極
６００        半導体ＩＣ内蔵モジュール
６０１        アナログ回路
６０２        アナログ信号ライン
６０３        ビアホール電極
７００        半導体ＩＣ内蔵モジュール
７０１ａ    第３のグランド層
７０１ｂ    第４のグランド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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