(57)【特許請求の範囲】
【請求項１】
時系列順で入力される受信データ列を記憶するメモリと、
前記受信データ列から遅延時間に応じた部分列が選択され、その部分列を構成する複数の受信データの各々が段階的に前記メモリから供給され、それら複数の受信データの各々と遅延時間に応じた補間係数とを、一つの乗算器を用いて順次乗算する乗算部と、
前記乗算部において各受信データと補間係数との乗算が順次実行されることによって得られる複数の受信データについての複数の乗算結果を積算する積算部と、
を有し、
これにより、部分列を構成する複数の受信データから遅延時間に応じた遅延受信データを形成する、
ことを特徴とする超音波診断装置。
【請求項２】
請求項１に記載の超音波診断装置において、
前記受信データ列を構成する複数の受信データのサンプリング周期に応じて、前記部分列を構成する複数の受信データのデータ数が決定される、
ことを特徴とする超音波診断装置。
【請求項３】
請求項２に記載の超音波診断装置において、
前記遅延時間を表す遅延量のうちの粗遅延量に基づいて前記部分列が選択され、
前記遅延時間を表す遅延量のうちの微小遅延量に応じた補間係数を利用する、
ことを特徴とする超音波診断装置。
【請求項４】
時系列順で入力される受信データ列を記憶する遅延メモリと、
各受信ビームごとに設けられ、対応する受信ビームの遅延時間に応じて前記受信データ列から選択された部分列を記憶する補間メモリと、
各受信ビームごとに設けられ、対応する補間メモリから、その補間メモリに記憶された部分列を構成する複数の受信データの各々が段階的に供給され、それら複数の受信データの各々と遅延時間に応じた補間係数とを、一つの乗算器を用いて順次乗算する乗算部と、
各受信ビームごとに設けられ、対応する乗算部において各受信データと補間係数との乗算が順次実行されることによって得られる複数の受信データについての複数の乗算結果を積算する積算部と、
を有し、
これにより、各受信ビームごとに、部分列を構成する複数の受信データから遅延時間に応じた遅延受信データを形成する、
ことを特徴とする超音波診断装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超音波診断装置に関し、特に複数の受信信号に対して整相加算を実行する超音波診断装置に関する。
【背景技術】
【０００２】
超音波診断装置の受信部には、ビームフォーマーとして機能する整相加算部が設けられる。整相加算部は、複数の振動子から得られる複数の受信信号に対して位相調整を行うことにより、電子的に超音波ビーム（受信ビーム）を形成する回路である。そして、整相加算後の受信信号に所定の処理が施されて、例えば超音波画像などが形成される。
【０００３】
整相加算を精度良く行うために、メモリからのデータの読み出し制御と補間処理とを併用した整相加算処理が提案されている（特許文献１〜３参照）。つまり、受信データのサンプリング周期を単位とする粗い遅延をメモリからのデータの読み出し制御によって達成し、さらに、サンプリング周期内の微小な遅延を補間処理によって達成する技術である。
【０００４】
【特許文献１】特開２００４−１６６７４５号公報
【特許文献２】特許第３２８３０５３号公報
【特許文献３】特許第３３２２６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、従来においては、微小な遅延を補間処理によって実現する補間回路に、複数のレジスタや複数の乗算器が設けられていた（例えば、特許文献２の第２図参照）。レジスタや乗算器の個数は、補間処理に利用されるデータ数に対応している。また、補間処理の遅延精度は、補間処理に利用されるデータ数に依存している。つまり、データ数が多いほど遅延精度を高めることができる。しかし、上述した従来の補間回路の構成では、遅延精度を高めるためにデータ数を多くすると、その増加に応じてレジスタや乗算器を増やす必要があった。このため、遅延精度を高めるためには、補間回路の回路規模やコストの面での犠牲が強いられていた。
【０００６】
本発明は、このような背景において成されたものであり、その目的は、遅延処理を実現する補間回路の新しい回路構成を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の好適な態様である超音波診断装置は、時系列順で入力される受信データ列を記憶するメモリと、前記受信データ列から遅延時間に応じた部分列が選択され、その部分列を構成する複数の受信データの各々が段階的に前記メモリから供給され、それら複数の受信データの各々と遅延時間に応じた補間係数とを各受信データごとに段階的に乗算する乗算部と、前記乗算部において各受信データと補間係数との乗算が段階的に実行されることによって得られる複数の受信データについての複数の乗算結果を積算する積算部と、を有し、これにより、部分列を構成する複数の受信データから遅延時間に応じた遅延受信データを形成することを特徴とする。
【０００８】
上記構成では、例えば一つの乗算部と一つの積算部によって受信データ列の遅延処理を実現することができる。このため、例えば、遅延処理のための回路規模を小さくすることが可能になる。また、上記構成では、部分列に含まれる受信データ数を多くすることにより、例えば、乗算部や積算部の個数をそのままにしてハードウェア構成を維持して、補間精度つまり遅延精度を高めることができる。
【０００９】
望ましい態様において、前記超音波診断装置は、前記受信データ列を構成する複数の受信データのサンプリング周期に応じて、前記部分列を構成する複数の受信データのデータ数が決定されることを特徴とする。さらに望ましい態様では、前記遅延時間を表す遅延量のうちの粗遅延量に基づいて前記部分列が選択され、前記遅延時間を表す遅延量のうちの微小遅延量に応じた補間係数を利用することを特徴とする。
【００１０】
また上記目的を達成するために、本発明の好適な態様である超音波診断装置は、時系列順で入力される受信データ列を記憶する遅延メモリと、各受信ビームごとに設けられ、対応する受信ビームの遅延時間に応じて前記受信データ列から選択された部分列を記憶する補間メモリと、各受信ビームごとに設けられ、対応する補間メモリから、その補間メモリに記憶された部分列を構成する複数の受信データの各々が段階的に供給され、それら複数の受信データの各々と遅延時間に応じた補間係数とを各受信データごとに段階的に乗算する乗算部と、各受信ビームごとに設けられ、対応する乗算部において各受信データと補間係数との乗算が段階的に実行されることによって得られる複数の受信データについての複数の乗算結果を積算する積算部と、を有し、これにより、各受信ビームごとに、部分列を構成する複数の受信データから遅延時間に応じた遅延受信データを形成することを特徴とする。
【発明の効果】
【００１１】
本発明により、遅延処理を実現する補間回路の新しい回路構成が提供される。これにより、例えば遅延処理のための回路規模を小さくすることが可能になる。また、例えばハードウェア構成を維持して遅延精度を高めることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好適な実施形態を図面に基づいて説明する。
【００１３】
図１には、本発明に係る超音波診断装置の好適な実施形態が示されており、図１はその全体構成を示すブロック図である。
【００１４】
アレイ振動子１０は図示されていない超音波探触子内に設けられる。このアレイ振動子１０は複数の振動素子１２によって構成される。このアレイ振動子１０により超音波ビームが形成され、その超音波ビームが電子走査される。その電子走査方式としては電子リニア走査、電子セクタ走査などを挙げることができる。ちなみに、超音波探触子は生体の表面上に当接して用いられるものであり、あるいは生体の体腔内に挿入して用いられるものである。送信部１６は、アレイ振動子１０を構成する各振動素子１２に対して送信信号を供給する回路であり、送信部１６は送信ビームフォーマーとして構成されている。
【００１５】
受信部１４は、アレイ振動子１０を構成する各振動素子１２からの受信信号に対して整相加算処理を実行する回路であり、この受信部１４は受信ビームフォーマーとして機能する。受信部１４においては、各チャンネル（各振動素子１２）ごとにアンプ２８、Ａ／Ｄ変換器３０、遅延補間部３２が設けられている。アンプ２８は振動素子１２から出力される受信信号を増幅し、その増幅された受信信号がＡ／Ｄ変換器３０に入力される。Ａ／Ｄ変換器３０は、例えば、送信中心周波数ｆ０の４倍の周波数をもったサンプリングクロックに同期してアナログの受信信号をデジタルの受信信号に変換する。
【００１６】
遅延補間部３２は、デジタル信号に変換された受信信号（受信データ列）に対して遅延処理を行う回路である。この遅延補間部３２については後に図２などを用いて具体的に説明する。各チャンネルの受信信号は上述したように遅延補間部３２によって遅延処理され、これにより各チャンネルの受信信号の位相がフォーカス点に対して揃えられ、その状態において加算器３４によって加算される。すなわち各チャンネルの受信信号が整相加算される。これによって超音波 ビームが形成され、具体的には、電子フォーカス及び電子ビームステアリングが達成される。
【００１７】
整相加算後の受信信号は信号処理部２０に入力される。信号処理部２０はユーザーによって選択された動作モードに従って、受信信号に対する処理を実行する。例えば、Ｂモードにおいては、受信信号に対して検波、対数圧縮などの処理がなされる。カラーフローマッピングモード（カラードプラモード）が選択された場合には、例えば複素信号に対する自己相関演算などの処理が実行される。更にドプラモードなどが選択された場合には、ドプラ情報の抽出及び周波数解析などが実行される。ちなみに、本実施形態に係る超音波診断装置においては２次元の超音波画像が形成されているが、もちろん３次元の超音波画像が形成される場合にも本発明を適用することができる。
【００１８】
デジタルスキャンコンバータ（ＤＳＣ）２２は、信号処理後の受信信号に対して補間処理、座標変換処理などを実行する。これにより超音波画像の画像データが構成され、この画像データは表示処理部２４を介して表示部２６に出力される。表示部２６には Ｂモード画像などの超音波画像が表示される。主制御部１８は装置内に設けられた各構成の動作制御を行っている。なお、本実施形態に係る装置は受信波に含まれる高調波成分を画像化する場合においても用いることができる。
【００１９】
次に、遅延補間部３２の具体的な構成について説明する。
【００２０】
図２は、遅延補間部３２の内部構成を示すブロック図である。Ａ／Ｄ変換器（図１の符号３０）でデジタル信号に変換された受信信号は、時系列順の複数の受信データで構成される受信データ列となって遅延補間部３２に供給される。メモリ４０には、対応するＡ／Ｄ変換器から出力される受信データ列が記憶される。そして、メモリ４０に記憶された受信データ列から遅延時間に応じた部分列が選択されて乗算器５４に供給される。
【００２１】
乗算器５４には、部分列を構成する複数の受信データの各々が段階的にメモリ４０から供給される。乗算器５４は、複数の受信データの各々と遅延時間に応じた補間係数とを各受信データごとに段階的に乗算する。補間係数は係数メモリ５２に予め記憶されている。
【００２２】
積算器６０は、乗算器５４において各受信データと補間係数との乗算が段階的に実行されて得られる複数の受信データについての複数の乗算結果を積算する。こうして、部分列を構成する複数の受信データから遅延時間に応じた遅延受信データが形成される。
【００２３】
なお、メモリ４０への受信データの書き込み処理は、受信制御部４２によって制御される。つまり、受信制御部４２から指示されるライトアドレス（Ｗアドレス）に、ライトイネーブル信号（ＷＥ）をトリガ信号として受信データが記憶される。また、メモリ４０からの受信データの読み出し処理は、加算器４６を介して遅延制御部４４によって制御される。さらに、遅延制御部４４は、カウンタ４８およびレジスタ（フリップフロップ：ＦＦ）５０を利用して、遅延時間に応じた補間係数を係数メモリ５２から乗算器５４へ提供させている。
【００２４】
積算器６０の内部構成例が図３に示されている。積算器６０は、乗算器５４から段階的に供給される入力データ（乗算結果）を加算器６４で積算する。つまり、加算器６４の加算結果は、一旦レジスタ６６にシフトされ、次の入力データが加算器６４に入力されるタイミングで、選択部６２を介して再び加算器６４に戻される。そして、加算器６４において、前回の加算結果と新たに供給された入力データとが加算され、レジスタ６６にシフトされる。こうして、入力データが供給される度に、レジスタ６６にシフトされた加算結果と新たに供給される入力データとが加算され、入力データ（乗算器５４による各受信データごとの補間係数との乗算結果）が積算される。なお、クリア信号のタイミング、つまり積算の開始タイミングで、選択部６２において積算値０（ゼロ）が選択されて加算器６４へ供給されることで、前回までの積算値がクリアされる。また、レジスタ６６にシフトされた加算結果は、さらにレジスタ６８へシフトされており、クリア信号のタイミングでレジスタ６８にシフトされていた加算結果が出力データ（積算結果）として出力される。
【００２５】
本実施形態における遅延補間部３２の構成は上述のとおりである。次に、図４および図５を利用して、図２の遅延補間部３２による補間処理の具体例について説明する。なお、以下の説明において、既に図２に示した部分については、図２に付した符号を利用する。
【００２６】
図４は、遅延補間部３２において４個の受信データを利用して補間処理を実行する際のタイミングチャートである。図４のタイミングチャートには、遅延補間処理において主要な役割を担う複数の信号が示されている。図４において横軸が時間軸であり、複数の信号は同一の時間軸上で表示されている。
【００２７】
サンプルクロックは、遅延補間部３２に供給される受信データのサンプリング周期に対応しており、また、遅延補間部３２から出力される遅延受信データのサンプリング周期にも対応している。遅延量は、受信信号（受信データ）に対する位相調整のための遅延時間を表すデータであり、受信データのサンプリング周期を単位とした場合の整数部分で表される粗い遅延量と少数部分で表される微小遅延量とで表現される。つまり、例えば、遅延量１．２は受信データのサンプリング周期の１．２周期分の遅延を表しており、そのうちの整数部分の１が粗い遅延量に相当し、少数部分の０．２が微小遅延量に相当する。
【００２８】
処理クロックは、乗算器５４において段階的に実行される乗算のタイミングを規定するクロックであり、図４の例では、４個の受信データによって補間処理を実行するため、処理クロックの周期は、サンプルクロックの周期の１／４となっている。
【００２９】
Ｌｄ信号は、遅延制御部４４からカウンタ４８およびレジスタ５０に出力される。カウント値は、カウンタ４８によってカウントされる値であり、処理クロックに従ってカウントアップされてＬｄ信号によってリセットされる。
【００３０】
Ｒアドレス（リードアドレス）は、メモリ４０に記憶された受信データのアドレスを指定する信号である。Ｒアドレスは、加算器４６において生成される。加算器４６は、遅延制御部４４から出力される粗い遅延量と、カウンタ４８から出力されるカウント値とを加算することによってＲアドレスを生成する。つまり、粗い遅延量によって受信データの読み出し開始アドレスが指定され、そして、カウント値によってその読み出し開始アドレスから、時間的に連続する４つの受信データのアドレスが指定される。こうして、Ｒアドレスに従って受信データを読み出すことにより、メモリ４０に記憶された受信データ列の中から、粗い遅延量に対応した４つの受信データからなる部分列が抽出されることになる。
【００３１】
メモリデータは、メモリ４０に記憶された受信データを示している。また、係数は、係数メモリ５２から選択された補間係数を示している。係数メモリ５２には、レジスタ５０にセットされた微小遅延量が出力される。つまり、遅延制御部４４は、Ｌｄ信号に加えて、微小遅延量をレジスタ５０へ出力することによってレジスタ５０に微小遅延量がセットされる。係数メモリ５２は、予め記憶されている複数の補間係数の中から、微小遅延量に対応する係数のセットを選択し、そのセットのうちのカウンタ４８のカウント値に応じた係数を乗算器５４へ出力する。例えば、図４において、微小遅延量が０．６の場合には、係数６−０，６−１，６−２，６−３のセットが選択され、係数６−０からカウント値の増加に応じて係数６−３までの補間係数が、段階的に係数メモリ５２から乗算器５４へ出力される。
【００３２】
乗算出力は、乗算器５４において段階的に実行される乗算の結果であり、また、積算出力は、積算器６０における積算結果を示している。そして、クリア信号のタイミングにおける乗算結果が、遅延受信データとして遅延補間部３２から出力される。そこで、図４におけるメモリデータ、係数、乗算出力、積算出力の関係について説明する。
【００３３】
受信データのサンプリング周期を単位として遅延量を表現した場合の整数部分で表される粗い遅延量（つまり受信データの読み出し開始アドレス）をF(i)とし、遅延量の少数部分で表される微小遅延量(つまり補間係数のセットを特定する番号)を補間量P(i)とする。ここで、iは、求められる遅延受信データのサンプル番号(i=0,1,2,3,....)を示す。
【００３４】
メモリ４０から読み出した受信データ（メモリデータ）をD(F(i))とし、また、補間量P(i)に対応したj番目の補間係数をC(P(i),j)とする。jは、カウンタ４８におけるカウント値である。
【００３５】
加算器４６でＲアドレスが指定されることによって、メモリ４０のF(i)番目のメモリデータD(F(i))から順次D(F(i)+1), D(F(i)+2), D(F(i)+3)が乗算器５４に段階的に読み込まれる。乗算器５４は、ｎ個の（図４の例では４個の）メモリデータに対してそれぞれに対応した係数を乗算して、数１に示す乗算出力m(i,n)を段階的に出力する。
【数１】
0004796379.tif 000002
積算器６０は、乗算器５４から段階的に出力されるｎ個の乗算出力を積算して、数２に示す積算出力A(i,n)を演算する。
【数２】
0004796379.tif 000003
積算器６０は、クリア信号により初期化（積算値０）され、サンプルクロックごとに、ｎ個のデータの積算を続ける。積算器６０における積算出力A(i,n)の値は、クリア信号により取り出され、それが、サンプル番号ｉ番目の遅延受信データとして出力される。
【００３６】
以上のように、図２の遅延補間部３２は、一つの乗算器５４によって、４個の受信データを利用した補間処理を実現している。このため、例えば、遅延補間部３２の回路規模を小さくすることが可能になる。また、図２に示す遅延補間部３２の構成では、部分列に含まれる受信データ数を多くすることにより、乗算器５４や積算器６０の個数をそのままにしてハードウェア構成を維持して、補間精度つまり遅延精度を高めることができる。
【００３７】
図５は、図２に示す遅延補間部３２において８個の受信データを利用して補間処理を実行する際のタイミングチャートである。図５のタイミングチャートには、図４に示した複数の信号が示されている。図５のタイミングチャートにいて、図４との比較で大きく異なる点は、処理クロックの周期がサンプルクロックの周期の１／８となっている点である。これにより、サンプルクロックの１周期中に、８周期分の処理クロックで８個の受信データを利用した補間処理が実行される。つまり、図５に示すタイミングチャートは、前述の数１や数２において、ｎ＝８とした場合の処理に相当し、乗算器５４が８個の受信データに対してそれぞれに対応した係数を乗算して、数１に示す乗算出力m(i,n)を段階的に出力し、積算器６０によってサンプルクロックごとに８個の乗算出力が積算され、積算出力A(i,n)の値がクリア信号により取り出されて、サンプル番号ｉ番目の遅延受信データとして出力される。このように、図２の構成を維持しつつ、補間処理に利用する受信データ数（数１および数２におけるｎ）を多くして補間精度を高めることが可能になる。
【００３８】
また、図２に示す遅延補間部３２の構成により、多方向同時受信を実現することもできる。例えば、図２の構成を利用して得られる図５のタイミングチャートにおいて、サンプルクロックの１周期中の８周期分の処理クロックのうち、４周期分の処理クロックを受信ビーム１に割り当て、残りの４周期分の処理クロックを受信ビーム２に割り当てることにより、受信ビーム１に対応する補間処理と受信ビーム２に対応する補間処理を時分割処理することも可能である。さらに、多方向同時受信を実現する場合には、次に示す変形構成を利用してもよい。
【００３９】
図６は、多方向同時受信に適した遅延補間部３２の内部構成を示すブロック図である。Ａ／Ｄ変換器（図１の符号３０）でデジタル信号に変換された受信信号は、時系列順の複数の受信データで構成される受信データ列となって遅延補間部３２に供給される。遅延メモリ４１には、対応するＡ／Ｄ変換器から出力される受信データ列が記憶される。なお、遅延メモリ４１への受信データの書き込み処理は、受信制御部４２によって制御される。つまり、受信制御部４２から指示されるライトアドレス（Ｗアドレス）に、ライトイネーブル信号（ＷＥ）をトリガ信号として受信データが記憶される。
【００４０】
図６の遅延補間部３２では、遅延メモリ４１から、受信ビーム１に対応した回路と受信ビーム２に対応した回路の各々へ受信データ列の部分列が供給される。つまり、遅延制御部４４は、受信ビーム１の遅延時間に応じた部分列をシフトレジスタ４５へ出力させ、また、受信ビーム２の遅延時間に応じた部分列をシフトレジスタ４５´へ出力させる。
【００４１】
受信ビーム１に対応した回路において、乗算器５４には、受信ビーム１に対応した部分列を構成する複数の受信データの各々が段階的に選択部４７を介してシフトレジスタ４５から供給される。乗算器５４および積算器６０の動作については図２の場合と同様である。つまり、乗算器５４は、複数の受信データの各々と遅延時間に応じた補間係数とを各受信データごとに段階的に乗算する。この際に利用される補間係数は受信ビーム１に対応したものであり、その補間係数は係数メモリ５２に予め記憶されている。積算器６０は、乗算器５４において各受信データと補間係数との乗算が段階的に実行されて得られる複数の受信データについての複数の乗算結果を積算する。こうして、受信ビーム１に対応した部分列を構成する複数の受信データから、遅延時間に応じた受信ビーム１の遅延受信データが形成される。
【００４２】
なお、受信ビーム１に対応した回路に対して、遅延制御部４４は、カウンタ４８およびレジスタ（フリップフロップ：ＦＦ）５０を利用して、受信ビーム１の遅延時間に応じた補間係数を係数メモリ５２から乗算器５４へ提供させている。また、遅延制御部４４は、カウンタ４８を介して選択部４７を制御することにより、シフトレジスタ４５にシフトされた部分列を構成する複数の受信データを段階的に乗算器５４へ供給させている。
【００４３】
一方、受信ビーム２に対応した回路においても、受信ビーム１の回路と同様な処理が実行される。但し、シフトレジスタ４５´には、受信ビーム２に対応した部分列を構成する複数の受信データがシフトされている。そして、乗算器５４´には、シフトレジスタ４５´から選択部４７´を介して、受信ビーム２に対応した部分列を構成する複数の受信データの各々が段階的に供給される。また、乗算器５４´は、複数の受信データの各々と遅延時間に応じた補間係数とを各受信データごとに段階的に乗算するが、この際に利用される補間係数は受信ビーム２に対応したものであり、その補間係数は係数メモリ５２´に予め記憶されている。こうして、積算器６０´において乗算器５４´の複数の乗算結果が積算され、受信ビーム２の遅延受信データが形成される。
【００４４】
図６に示した遅延補間部３２は、受信ビーム１に対応した回路と受信ビーム２に対応した回路の２系統の回路を備えているため、受信ビーム１の補間処理と受信ビーム２の補間処理を同時に並列処理することが可能になる。なお、受信ビーム１と受信ビーム２に対応した各々の回路は、一つの乗算器５４（５４´）によって複数個の受信データを利用した補間処理を実現している。このため、各受信ビームごとに複数の乗算器を利用する回路構成と比較して、図６の遅延補間部３２は、回路規模を小さくすることが可能になる。
【００４５】
以上、本発明の好適な実施形態を説明したが、上述した実施形態は、あらゆる点で単なる例示にすぎず、本発明の範囲を限定するものではない。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る超音波診断装置の全体構成を示すブロック図である。
【図２】遅延補間部の内部構成を示すブロック図である。
【図３】積算器の内部構成を示すブロック図である。
【図４】遅延補間部において４個の受信データを利用して補間処理を実行する際のタイミングチャートである。
【図５】遅延補間部において８個の受信データを利用して補間処理を実行する際のタイミングチャートである。
【図６】多方向同時受信に適した遅延補間部の内部構成を示すブロック図である。
【符号の説明】
【００４７】
１０  アレイ振動子、１４  受信部、３２  遅延補間部、４０  メモリ、４４  遅延制御部、５４  乗算器、６０  積算器。
【図１】
0004796379.tif 000004
【図２】
0004796379.tif 000005
【図３】
0004796379.tif 000006
【図４】
0004796379.tif 000007
【図５】
0004796379.tif 000008
【図６】
0004796379.tif 000009