(57)【特許請求の範囲】
【請求項１】
半導体基板上に相平行した複数の絶縁された配線パターンを形成する段階と、
前記複数の配線パターンが形成された結果物の全面にエッチング阻止膜を形成する段階と、
前記複数の配線パターンの間の下部ギャップ領域（lower gap region）内に前記エッチング阻止膜によって囲まれた犠牲絶縁膜パターンを形成する段階と、
前記配線パターンの上部側壁（upper sidewall）及び前記犠牲絶縁膜パターンの縁側領域を覆う上部スペーサーを形成する段階と、
前記上部スペーサーが形成された結果物の全面に層間絶縁膜を形成する段階と、
前記エッチング阻止膜及び前記上部スペーサーをエッチングマスクとして使用して前記層間絶縁膜及び前記犠牲絶縁膜パターンをエッチングして、前記複数の配線パターンの間の所定領域を貫通するホールを形成する段階と、
前記ホールによって露出された少なくとも前記犠牲絶縁膜パターンを等方性エッチングして前記ホールを拡張させる段階と、
前記拡張させたホールの底に露出された前記エッチング阻止膜を除去して前記複数の配線パターンの間の所定領域を貫通する自己整合コンタクトホールを形成する段階とを含むことを特徴とする自己整合コンタクト構造体の形成方法。
【請求項２】
前記複数の絶縁された配線パターンを形成する段階は、
半導体基板上に絶縁膜を形成する段階と、
前記絶縁膜上に導電膜及び保護膜を順次に形成する段階と、
前記保護膜及び前記導電膜を連続的にパターニングして、相平行した複数の配線及び各配線上に積層された複数の保護膜パターンを形成する段階とを含むことを特徴とする請求項１に記載の自己整合コンタクト構造体の形成方法。
【請求項３】
前記保護膜はシリコン酸化膜に対してエッチング選択比を有するキャッピング絶縁膜及び前記キャッピング絶縁膜に対してエッチング選択比を有するハードマスク膜を順次に積層させて形成することを特徴とする請求項２に記載の自己整合コンタクト構造体の形成方法。
【請求項４】
前記エッチング阻止膜は前記キャッピング絶縁膜と同一な物質膜で形成することを特徴とする請求項３に記載の自己整合コンタクト構造体の形成方法。
【請求項５】
前記犠牲絶縁膜パターンを形成する段階は、
前記エッチング阻止膜が形成された結果物の全面に前記複数の配線の間のギャップ領域を詰める犠牲絶縁膜を形成する段階と、
前記犠牲絶縁膜を全面エッチングして複数の配線パターンの間の下部ギャップ領域内の犠牲絶縁膜パターンを形成すると同時に、前記複数の配線パタンの上部面及び上部側壁上に前記エッチング阻止膜を露出させる段階とを含むことを特徴とする請求項１に記載の自己整合コンタクト構造体の形成方法。
【請求項６】
前記犠牲絶縁膜は高密度プラズマ酸化膜（high density plasma oxide;HDP oxide）、USG(undoped silicate glass)又はプラズマTEOS膜(plasm-enhanced tetra-ethyl-ortho-silicate)で形成することを特徴とする請求項５に記載の自己整合コンタクト構造体の形成方法。
【請求項７】
前記犠牲絶縁膜を全面エッチングする段階は等方性エッチング工程を使用して実施することを特徴とする請求項５に記載の自己整合コンタクト構造体の形成方法。
【請求項８】
前記エッチング阻止膜を形成する段階の前、又は後に、
前記配線パターンの両側の半導体基板に低濃度不純物領域を形成する段階を含むことを特徴とする請求項１に記載の自己整合コンタクト構造体の形成方法。
【請求項９】
前記上部スペーサーは前記エッチング阻止膜と同一な物質膜で形成することを特徴とする請求項１に記載の自己整合コンタクト構造体の形成方法。
【請求項１０】
前記層間絶縁膜は前記犠牲絶縁膜パターンと同一な物質膜で形成することを特徴とする請求項１に記載の自己整合コンタクト構造体の形成方法。
【請求項１１】
前記ホールを形成する段階は、
前記層間絶縁膜上に前記層間絶縁膜の所定領域を露出させるフォトレジスタパターンを形成する段階と、
前記フォトレジスタパターン、前記エッチング阻止膜及び上部スペーサーをエッチングマスクとして使用して前記層間絶縁膜及び前記犠牲絶縁膜パターンを連続的に異方性エッチングして、前記複数の配線パターンの間の所定領域を貫通するホールを形成する段階とを含むことを特徴とする請求項１に記載の自己整合コンタクト構造体の形成方法。
【請求項１２】
前記ホールを拡張させる段階は、
前記ホールによって露出された前記犠牲絶縁膜パターン及び前記層間絶縁膜を等方性エッチングする段階と、
前記フォトレジスタパターンを除去する段階とを含むことを特徴とする請求項１１に記載の自己整合コンタクト構造体の形成方法。
【請求項１３】
前記ホールを拡張させる段階は、前記犠牲絶縁膜パターン及び前記層間絶縁膜を湿式エッチングして、前記上部スペーサーの下に上部スペーサーの幅より狭い犠牲絶縁膜残余物（sacrificial isulating layer residue）を残る段階を含むことを特徴とする請求項１に記載の自己整合コンタクト構造体の形成方法。
【請求項１４】
前記自己整合コンタクトホールを形成する段階の後に、
前記自己整合コンタクトホールが形成された結果物の全面に前記自己整合コンタクトホールを詰める導電膜を形成する段階と、
前記配線パターンの上部面が露出される時まで、前記導電膜及び前記層間絶縁膜を化学機械的研磨工程を使用して全面エッチングして、前記自己整合コンタクトホール内に導電性パッドを形成する段階とを含むことを特徴とする請求項１に記載の自己整合コンタクト構造体の形成方法。
【請求項１５】
メモりセル領域及び周辺回路領域を有する半導体記憶素子の自己整合コンタクト構造体の形成方法において、
半導体基板の所定領域に活性領域を限定する素子分離膜を形成する段階と、
前記メモリセル領域の活性領域を横切り、相平行した複数のワードラインパターン及び前記周辺回路領域の活性領域を横切るゲートパターンを形成する段階と、
前記ワードラインパターン及び前記ゲートパターンが形成された結果物の全面にエッチング阻止膜を形成する段階と、
前記ワードラインパターンの間の下部ギャップ領域を詰める第１犠牲絶縁膜パターン及び前記ゲートパターンの周辺領域を覆う第２犠牲絶縁膜パターン形成する段階と、
前記ワードラインパターンの上部側壁及び前記ゲートパターンの上部側壁上に各各第１上部スペーサー及び第２上部スペーサー形成する段階と、
前記第２上部スペーサーをエッチングマスクとして使用して前記周辺回路領域内の前記第２犠牲絶縁膜パターン及び前記エッチング阻止膜を連続的に異方性エッチングして、前記ゲートパターンの側壁上に選択的にスペーサーを形成する段階と、
前記スペーサーが形成された全面に層間絶縁膜を形成する段階と、
前記第１上部スペーサーをエッチングマスクとして使用して前記メモリセル領域内の前記層間絶縁膜の所定領域及び前記第１犠牲絶縁膜パターンを連続的にエッチングして、前記ワードラインパターンの間の所定領域を貫通するホールを形成する段階と、
前記ホールによって露出された前記第１犠牲絶縁膜パターン及び前記層間絶縁膜を等方性エッチングして前記ホールを拡張させる段階と、
前記拡張されたホールの底に露出された前記エッチング阻止膜を除去して、前記ワードラインパターンの間の所定領域を貫通する自己整合コンタクトホールを形成する段階とを含むことを特徴とする自己整合コンタクト構造体の形成方法。
【請求項１６】
前記複数のワードラインパターン及び前記ゲートラインパターンを形成する段階は、
前記活性領域上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜が形成された結果物の全面に導電膜及び保護膜を順次に形成する段階と、
前記保護膜及び前記導電膜を連続的にパターニングして前記メモリセル領域の活性領域を横切る複数のワードライン及び前記周辺回路領域の活性領域を横切るゲート電極を形成すると同時に、前記ワードラインパターン及び前記ゲート電極上に積層された保護膜パターンを形成する段階とを含むことを特徴とする請求項１５に記載の自己整合コンタクト構造体の形成方法。
【請求項１７】
前記保護膜は、シリコン窒化膜の単一層（a single layerof silicon nitride）又はシリコン窒化膜及びシリコン酸化膜の二重層（a double layer of silicon nitride and silicon oxide）で形成することを特徴とする請求項１６に記載の自己整合コンタクト構造体の形成方法。
【請求項１８】
前記エッチング阻止膜はシリコン窒化膜で形成することを特徴とする請求項１５に記載の自己整合コンタクト構造体の形成方法。
【請求項１９】
前記第１犠牲絶縁膜パターン及び前記第２犠牲絶縁膜パターンを形成する段階は、
前記エッチング阻止膜が形成された結果物の全面に前記複数のワードラインパターンの間のギャップ領域を詰める犠牲絶縁膜を形成する段階と、
前記犠牲絶縁膜を全面エッチングして前記複数のワードラインパターンの間の下部ギャップ領域内の第１犠牲絶縁膜パターンを形成すると同時に、前記ゲートパターンの周辺に第２犠牲絶縁膜パターンを形成する段階とを含むことを特徴とする請求項１５に記載の自己整合コンタクト構造体の形成方法。
【請求項２０】
前記犠牲絶縁膜は高密度プラズマ酸化膜、USG又はプラズマTEOS膜で形成することを特徴とする請求項１９に記載の自己整合コンタクト構造体の形成方法。
【請求項２１】
前記第１及び第２上部スペーサーは、シリコン窒化膜で形成することを特徴とする請求項１５に記載の自己整合コンタクト構造体の形成方法。
【請求項２２】
前記層間絶縁膜は、高密度プラズマ酸化膜、USG又はプラズマTEOS膜で形成することを特徴とする請求項１５に記載の自己整合コンタクト構造体の形成方法。
【請求項２３】
前記ホールを拡張させる段階は、前記第１犠牲絶縁膜パターン及び前記層間絶縁膜を湿式エッチングして、前記第１上部スペーサーの下に前記第１上部スペーサーの幅より狭い犠牲絶縁膜残余物を残る段階を含むことを特徴とする請求項１５に記載の自己整合コンタクト構造体の形成方法。
【請求項２４】
前記自己整合コンタクトホールを形成する段階の後に、
前記自己整合コンタクトホールが形成された結果物の全面に前記自己整合コンタクトホールを詰める導電膜を形成する段階と、
前記ワードラインパターンの上部面が露出される時まで、前記導電膜及び前記層間絶縁膜を化学機械的研磨工程を使用して全面エッチングして、前記自己整合コンタクトホール内に導電性パッドを形成する段階とを含むことを特徴とする請求項1５に記載の自己整合コンタクト構造体の形成方法。
【請求項２５】
前記エッチング阻止膜を形成する段階の前又は後に、
前記配線パターンの両側の活性領域及び前記ゲートパターンの両側の活性領域に低濃度不純物領域を形成する段階を含むことを特徴とする請求項１５に記載の自己整合コンタクト構造体の形成方法。
【請求項２６】
前記層間絶縁膜を形成する段階の前に、前記ゲートパターンの両側の低濃度不純物領域に高濃度不純物領域を形成する段階を含むことを特徴とする請求項２５に記載の自己整合コンタクト構造体の形成方法。
【請求項２７】
半導体基板上に形成され、相平行した複数の絶縁された配線パターン、
前記各配線の間の所定領域を貫通し、前記半導体基板と電気的に接続された導電性パッド、
前記導電性パッド及びその両側の前記配線の間に介在されたスペーサーを含み、
前記スペーサーは、前記配線パターンの側壁上に形成されたエッチング阻止ライナー及び前記エッチング阻止ライナーの上部側壁上に形成された上部スペーサーを含み、
前記エッチング阻止ライナーの下部側壁及び前記導電性パッドの間に介在された犠牲絶縁膜残余物を含み、前記犠牲絶縁膜残余物は、前記上部スペーサーより狭い幅を有することを特徴とする自己整合コンタクト構造体。
【請求項２８】
前記配線パターンは、順次に積層された配線及び保護膜パターンを含むことを特徴とする請求項２７に記載の自己整合コンタクト構造体。
【請求項２９】
前記犠牲絶縁膜残余物及び前記半導体基板の間に前記エッチング阻止ライナーの延長部が介在されることを特徴とする請求項２７に記載の自己整合コンタクト構造体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法及びこれによって製造された半導体素子に係り、より詳細には、自己整合コンタクト構造体の形成方法及びこれによって製造された自己整合コンタクト構造体に関するものである。
【０００２】
【従来の技術】
半導体素子の集積度の増加に従って、配線の幅及び配線の間の隔たりが次第に狭くなる。従って、配線の間の所定領域を貫通するコンタクトホールを形成するための写真工程（photolithographic process）を実施するうち、整合余裕度の増加のために自己整合コンタクト技術が提案されたことがある。
【０００３】
図１はＤＲＡＭ素子のセルアレイ領域の一部分を示すレイアウトである。
【０００４】
図１を参照すると、半導体基板に複数の活性領域１が形成される。複数の活性領域１はX軸及びY軸に沿って反復的に配置される。各活性領域１を横切る複数のワードラインパターン３が相平行に配置される。一つの活性領域１は二つのワードラインパターン３と交差する。各活性領域１の片側には自己整合されたパッドコンタクトホールを限定するためのバー（bar）形態のコンタクトパターン５が配置される。コンタクトパターン５によって覆われる領域は自己整合されたパッドコンタクトホールを形成するためのエッチングマスク即ち、フォトレジスタパターンによって覆われる領域である。
【０００５】
図２、図３、図４、図５、図７は従来の自己整合コンタクト構造体の形成方法を説明するための断面図ある。各図において、参照符号“A”及び“B”で表示された部分はDRAM素子のメモリセル領域及び周辺回路領域を示す。図２、図３、図４A、図５、図７のメモリセル領域Aは図１のI−Iによる断面図であり、図４Bは図１のII−IIによる断面図である。周辺回路領域Ｂは説明の便利のためにNMOSトランジスター領域だけを示す。
【０００６】
図２を参照すると、半導体基板１１の所定領域に活性領域を限定する素子分離膜１３を形成する。素子分離膜１３が形成された結果物の全面に、ゲート酸化膜１５、導電膜、キャッピング絶縁膜、ハードマスク膜を順次に形成する。キャッピング絶縁膜及びハードマスク膜は各各シリコン窒化膜及びシリコン酸化膜で形成する。ハードマスク膜、キャッピング絶縁膜及び導電膜を連続的にパターニングして、メモリセル領域Aの活性領域及び素子分離膜１３の上部を横切る複数のワードラインパターン２３aを形成すると同時に、周辺回路領域Bの活性領域を横切るゲートパターン２３bを形成する。これによって、各各のワードラインパターン２３aは順次に積層されたワードライン１７a 、キャッピング絶縁膜パターン１９及びハードマスクパターン２１で構成される。これと同様に、各各のゲートパターン２３bは順次に積層されたゲート電極１７b 、キャッピング絶縁膜パターン１９及びハードマスクパターン２１で構成される。
【０００７】
ワードラインパターン２３a、ゲートパター２３b及び素子分離膜１３をイオン注入マスクとして使用して、活性領域にN型不純物を注入して、低濃度不純物領域２４、２４a、２４bを形成する。これによって、メモリセル領域A内の一つの活性領域に三つの低濃度不純物領域２４a、２４bが形成される。活性領域の中心部に形成された不純物領域２４bは共通ドレイン領域に該当し、共通ドレイン領域２４bの両側に形成された低濃度不純物領域２４aはソース領域に該当する。
【０００８】
図３を参照すると、低濃度不純物領域２４、２４a、２４bが形成された結果物の全面にシリコン窒化膜を形成した後、シリコン窒化膜を異方性エッチングして、ワードラインパターン２３a及びゲートパターン２３bの側壁上にスペーサー２５を形成する。ゲートパターン２３b、スペーサー２５及び素子分離膜１３をイオン注入マスクとして使用して、周辺回路領域Ｂに選択的にＮ型不純物を１×１０15乃至５×１０15ion atoms/cm2の高注入量(Dose)で注入して、ゲートパターン２４bの両側にLDD型ソース/ドレイン領域２６を形成する。
【０００９】
LDD型ソース/ドレイン領域２６が形成された結果物の全面にエッチング阻止膜２７を形成する。エッチング阻止膜２７は後続工程で形成された層間絶縁膜に対してエッチング選択比を有する絶縁体膜、例えばシリコン窒化膜で形成する。エッチング阻止膜２７が形成された結果物の全面に、ワードラインパターン２３aの間のギャップ領域を完全に詰める層間絶縁膜２９を形成する。層間絶縁膜２９は８００℃以下の低温で形成することが望ましい。これは高集積半導体素子に適当な単チャンネルMOSトランジスターの特性が低下される現象を防止するためである。言い換えれば、層間絶縁膜２９を８５０℃乃至９５０℃の高温でリプローされるＢＰＳＧ膜等で形成する場合には、メモリセル領域A内の低濃度不純物領域２４a、２４b及び周辺回路領域Ｂ内のソース/ドレイン領域２６が再拡散されて、トランジスターのチャンネル長さを減少させるためである。従って、層間絶縁膜２９は８００℃以下の低温でギャップ領域をボイド（void）なしに、完全に詰め得る物質膜、例えば高密度プラズマ酸化膜（HDP oxide）で形成することが望ましい。
【００１０】
しかし、層間絶縁膜２９を高密度プラズマ酸化膜で形成する場合に、ワードラインパターン２３aの間のギャップ領域を完全に詰めるためには高密度プラズマ装備の電力を増加させなければならない。この際、エッチング阻止膜２７が薄い厚み、例えば２００Å以下の薄い厚みを有すると、高密度プラズマ工程で使用される反応ガス（reacting  gas）が エッチング阻止膜２７及び半導体基板１１の間の界面に浸透して、エッチング阻止膜２７が浮く現象が発生する。従って、エッチング阻止膜２７は少なくとも２００Åより厚い厚みに形成しなければならない。しかし、エッチング阻止膜２７の厚みが増加すれば、後続工程で形成される自己整合コンタクトホールの下部幅は減少する。従って、エッチング阻止膜２７の厚みを最適化させにくい。
【００１１】
又、層間絶縁膜２９を高密度プラズマ酸化膜で形成し、高密度プラズマ酸化膜を平坦化させても、図３に示されたように、メモリセル領域A及び周辺回路領域Bの間にS1(global step difference)が発生する。より詳しくは、メモリセル領域Aの層間絶縁膜２９の表面が周辺回路領域Bの層間絶縁膜２９より低い。これは高密度プラズマ酸化膜を形成するメカニズムに起因する。即ち、高密度プラズマ工程は交替に、反復的に実施されるスパッタリングエッチング工程及び蒸着工程によって実施される。この際、スパッタリングエッチング工程は平らな領域よりはむしろ突出部のコーナー部分をエッチングする特性が優秀である。従って、高密度プラズマで層間絶縁膜２９を形成する場合に、高パターン密度のメモリセル領域A上に相対的に薄い厚みの層間絶縁膜が形成される。
【００１２】
図４を参照すると、図１のコンタクトパターン５が描かれたフォトマスクを使用して、メモリセル領域A内の層間絶縁膜２９の所定領域を異方性エッチングする。続けて、エッチング阻止膜２７をエッチングして、メモリセル領域Aのソース領域２４a及び共通ドレイン領域２４bを露出させる自己整合パッドコンタクトホールH1、H2を形成する。この際、図３の前述のように、自己整合パッドコンタクトホールH1、H2の下部側壁上にエッチング阻止膜残余物（etch stop layer residues ; ２７a）が残ることができる。エッチング阻止膜２７の厚みが増加するほど、エッチング阻止膜残余物 ２７aの幅は増加する。従って、エッチング阻止膜２７の厚みを増加させれば自己整合されたパッドコンタクトホールH1、H2によって露出されるソース領域２４a及び共通ドレイン領域２４bの面積は減少する。結果的に、ワードラインパターン２３aと活性領域の間のアライメントマージン(alignment margin)が減少する結果を招来する。
【００１３】
一方、図１のコンタクトパターン５が描かれたフォトマスクを使用して、自己整合パッドコンタクトホールH1、H2を限定するための写真工程を実施するうち、図１のX軸に沿って誤整合が発生する場合に、図４Ｂに示されたように、ソース領域２４aと隣接した素子分離膜１３が自己整合パッドコンタクトホールH1によって露出させることができる。この際、自己整合されたパッドコンタクトホールH1、H2によって露出されるソース領域２４a及び共通ドレイン領域２４bの面積を増加させるために層間絶縁膜２９を等方性エッチングすれば、露出された素子分離膜１３の縁側部分Ｒが凹んで、ソース領域２４aの側壁が露出される。従って、後続工程で自己整合されたパッドコンタクトホールH1を詰める導電性パッドと半導体基板１１の間に流れる接合漏洩電流が増加する。
【００１４】
図５を参照すると、自己整合されたパッドコンタクトホールH1、H2が形成された結果物の全面に導電膜３１、例えばポリシリコン膜を形成する。この際、導電膜３１の上部表面もやはりメモリセル領域A及び周辺回路Ｂの間に段差Ｓ１を示す。
【００１５】
図６を参照すると、メモリセル領域Aのワードラインパターン２３aの上部面が露出される時まで、導電膜３１及び層間絶縁膜２９を化学機械的研磨工程を使用して全面エッチングする。この際、図６に示されたように、周辺回路領域Ｂと隣接したワードラインパターン２３aの上部面が露出される前にメモリセル領域Aの中心部に近いワードラインパターン２３aの上部面が先に露出される。これは、図３に示された層間絶縁膜２９のＳI及び化学機械的研磨工程のDishing現象に起因するためである。従って、メモリセル領域Aの縁側部分のワードラインパターン２３aの上部面を完全に露出させて、自己整合されたパッドコンタクトホールH1、H2内に電気的に隔離された導電性パッド３１a、３１bを形成する場合に、メモリセル領域Aの中心部のワードライン１７aが図７に示されたように露出されることができる。
【００１６】
図７を参照すると、導電性パッド３１a、３１bが形成された結果物の全面に上部層間絶縁膜３３を形成する。上部層間絶縁膜３３をパターニングしてソースして、ソース領域２４aと接触する導電性パッド３１aを露出させる貯蔵（storage）ノードコンタクトホール３５を形成する。この際、貯蔵ノードコンタクトホール３５が誤整合された場合に、図７に示されたようにワードライン１７aが露出される。
【００１７】
前述のような従来の技術によると、MOSトランジスターの単チャンネル現象を改善しにくいし、エッチング阻止膜の厚みを最適化させにくい。又、自己整合されたパッドコンタクトホールによって露出される半導体基板の面積を極大化させにくい。従って、パッドコンタクト抵抗を減少させにくい。又、活性領域とワードラインパターンの間の誤整合余裕度を増加させにくいし、導電性パッド及び貯蔵ノードコンタクトホールの間の誤整合余裕度もやはり増加させにくい。
【００１８】
【発明が解決しようとする課題】
本発明の目的は、MOSトランジスターの単チャンネル現象の改善に適当な低温工程を具現させ得る自己整合コンタクト構造体の形成方法を提供することにある。
【００１９】
本発明の他の目的は、自己整合コンタクト抵抗を減少させ得る自己整合コンタクト構造体の形成方法を提供することにある。
【００２０】
本発明のさらに他の目的は、整合余裕度を増加させ得る自己整合コンタクト構造体の形成方法を提供することにある。
【００２１】
本発明のさらに他の目的は、信頼性を有する自己整合コンタクト構造体を提供することにある。
【００２２】
【課題を解決するための手段】
本発明の目的と特徴は、半導体素子の自己整合コンタクト構造体の形成方法及びこれによって製造された自己整合コンタクト構造体によって提供され得る。このような方法及び構造体は、相平行した複数の配線パターンの側壁上にアンダーカット領域を有するスペーサーを形成して、自己整合コンタクト抵抗及び誤整合余裕度を改善させる。又、このような方法及び構造体は、低温で形成することが可能な絶縁体膜を使用してMOSトランジスターの単チャンネル現象を改善させる。
【００２３】
本発明の一態様（one aspect）によると、このような方法は半導体基板上に相平行した複数の配線パターンを形成する段階と、複数の配線パターンの上部面及び側壁は勿論半導体基板の表面を覆うエッチング阻止膜を形成する段階と、複数の配線パターンの間の下部ギャップ領域を詰める犠牲絶縁膜パターンを形成する段階とを含む。次に、配線パターンの上部側壁及び犠牲絶縁膜パターンの縁側領域を覆う上部スペーサーを形成する。上部スペーサーが形成された結果物の全面に上部スペーサーの間の上部ギャップ領域を詰める層間絶縁膜を形成する。上部スペーサー及びエッチング阻止膜をエッチングマスクとして使用して層間絶縁膜及び犠牲絶縁膜パターンを連続的に異方性エッチングして、複数の配線パターンの間の所定領域を貫通するホールを形成する。ホールによって露出された犠牲絶縁膜パターン及び層間絶縁膜を等方性エッチングして、ホールを拡張させる。この際、上部スペーサーの下に上部スペーサーより狭い幅を有する犠牲絶縁膜の残余物が残ることもできる。続けて、拡張されたホールの底に露出されたエッチング阻止膜を除去して、配線パターンの間の半導体基板の所定領域を露出させる自己整合コンタクトホールを形成する。
【００２４】
本発明の実施形態によると、メモリセル領域及び周辺回路領域を有する半導体記憶素子の自己整合コンタクト構造体の形成方法は、半導体基板の所定領域に活性領域を限定する素子分離膜を形成する段階と、メモリセル領域の活性領域を横切る複数のワードラインパターン及び周辺回路領域の活性領域を横切るゲートパターンを形成する段階を含む。続けて、ワードラインパターンの表面、ゲートパターンの表面及び半導体基板の表面を覆うエッチング阻止膜を形成する。ワードラインパターンの間の下部ギャップ領域を詰める第１犠牲絶縁膜パターン及びゲートパターンの周辺領域を覆う第２犠牲絶縁膜パターンを形成する。ワードラインパターンの上部側壁及びゲートパターンの側壁上に各各第１上部スペーサー及び第２上部スペーサーを形成する。
【００２５】
続けて、第２上部スペーサーをエッチングマスクとして使用して、周辺回路領域内の第２犠牲絶縁膜パターン及びエッチング阻止膜を連続的に異方性エッチングして、ゲートパターンの側壁上にスペーサーを形成する。スペーサーが形成された結果物の全面に層間絶縁膜を形成する。第１上部スペーサーをエッチングマスクとして使用してメモリセル領域内の層間絶縁膜及び第１犠牲絶縁膜パターンを連続的に異方性エッチングして、ワードラインパターンの間の所定領域を貫通するホールを形成する。ホールによって露出された第１犠牲絶縁膜パターン及び層間絶縁膜を等方性エッチングして、ホールを拡張させる。第１犠牲絶縁膜パターン及び層間絶縁膜は８００℃以下の低温で形成することが可能であり、ギャップ領域を詰める特性の優秀な絶縁体膜、例えば高密度プラズマ酸化膜で形成することが望ましい。ホールの底に露出されたエッチング阻止膜を除去して、ワードラインパターンの間の半導体基板の所定領域を露出させる自己整合コンタクトホールを形成する。
【００２６】
本発明の他の態様（another aspect）によると、自己整合コンタクト構造体は、半導体基板上に形成された複数の絶縁された配線パターンと、配線パターンの間の所定領域を貫通し、半導体基板と電気的に接続された導電性パッドと、導電性パッド及びこの両側の配線パターンの間に介在されたスペーサーとを含む。スペーサーの下部幅は上部幅より狭い。
【００２７】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付した図面を参照して詳細に説明する。しかし、本発明はここで説明される実施形態だけに限定されないで、他の形態で具体化されることもできる。むしろ、ここで紹介される実施形態は、本発明の内容が徹底で、完全になるように、そして、当業者に本発明が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚みは明確性のために誇張されたものである。又、層が他の層又は基板上にあるといわれる場合に、それは他の層又は基板上に直接に形成されることもできり、又は、それらの間の第３の層に介在されることもできる。明細書の全体において、同一な参照番号は同一な構成要素を示す。
【００２８】
まず、図８乃至図１３、図１４A、図１５Ａ、図１６Ａ、図１７A、図１４B、図１５Ｂ、図１６Ｂ、図１７Bを参照して、本発明による自己整合コンタクト構造体の形成方法を説明する。各各の図において、参照符号“A”及び“B”で表示した部分は各各DRAMセル領域及び周辺回路領域を示す。又、図８乃至図１３と図１４A、図１５Ａ、図１６Ａ、図１７Aのメモリセル領域Aは、図１のI−Iによる断面図であり、図１４B、図１５Ｂ、図１６Ｂ、図１７Bは、図１のII−IIによる断面図である。周辺回路領域Ｂは説明の便利のためにNMOSトランジスター領域だけを示す。
【００２９】
図８を参照すると、Ｐ型シリコン基板のような半導体基板５１の所定領域に活性領域を限定する素子分離膜５３を形成する。素子分離膜５３は図１の活性領域パターン１が描かれたフォトマスクを使用して形成する。又、素子分離膜５３は普通の素子分離技術、例えばLOCOS技術又はトレンチ素子分離技術を使用して形成する。素子分離膜５３が形成された結果物の全面にゲート絶縁膜５５を形成する。ゲート絶縁膜５５は普通の熱酸化工程を使用して形成し得る。ゲート絶縁膜５５が形成された結果物の全面に導電膜５７及び保護膜を順次に形成する。保護膜はキャッピング絶縁膜及びハードマスク膜を順次に積層させて形成することが望ましい。他の方法として、保護膜はキャッピング絶縁膜だけで形成することもできる。導電膜５７はポリシリコン膜又は金属ポリサイド膜で形成する。又、キャッピング絶縁膜は層間絶縁膜として広く使用されるシリコン酸化膜に対してエッチング選択比を有する絶縁体膜、例えばシリコン窒化膜で形成することが望ましいし、ハードマスク膜はキャッピング絶縁膜に対してエッチング選択比を有する絶縁体膜、例えばシリコン酸化膜で形成することが望ましい。
【００３０】
保護膜上に図１のワードラインパターン３が描かれたフォトマスクを使用して、第１フォトレジスタパターン６３を形成する。第１フォトレジスタパターン６３は周辺回路領域Ｂの所定領域を覆うフォトレジスタパターンを含む。第１フォトレジスタパターン６３をエッチングマスクとして使用して、保護膜をエッチングする。これによって、導電膜５７の所定領域上に保護膜パターンが形成される。保護膜パターンは順次に積層されたキャッピング絶縁膜パターン５９a、５９b及びハードマスクパターン６１a、６１bを含む。メモリセル領域A内の保護膜パターンは相平行に形成される。
【００３１】
図９を参照すると、第１フォトレジスタパターン６３を除去した後、ハードマスクパターン６１a、６１bをエッチングマスクとして使用して、導電膜５７をエッチングする。その結果、メモリセル領域Aの活性領域を横切る平行したワードライン５９aが形成され、周辺回路領域Ｂの活性領域を横切るゲート電極５９bが形成される。この際、ワードライン５９aの間の半導体基板及びゲート電極５９bの周辺の半導体基板上にゲート絶縁膜の一部が残存することもできる。メモリセル領域A内に順次に積層されたワードライン５７aと、キャッピング絶縁膜パターン５９a及びハードマスクパターン６１aはワードラインパターン６２aを構成する。これと同様に、周辺回路領域Ｂ内に順次に積層されたゲート電極５７bと、キャッピング絶縁膜パターン５９b 及びハードマスクパターン６１b はゲートパターン６２bを構成する。
【００３２】
ワードラインパターン６２a及びゲートパターン６２bをイオン注入マスクとして使用して、活性領域内にリン（phosphor）のようなＮ型不純物イオンを１×１０12乃至５×１０14ion atoms/cm2の低注入量(Dose)で注入して、低濃度不純物領域６５、６５a、６５bを形成する。その結果、メモリセル領域A内の活性領域には、図９に示されたように三つの低濃度不純物領域６５a、６５bが形成される。活性領域の中心部に形成された低濃度不純物領域６５bは一つのペアのセルトランジスターの共通ドレイン領域に該当し、共通ドレイン領域の両側に形成された低濃度不純物領域６５aは一つのペアのセルトランジスターのソース領域に該当する。
【００３３】
低濃度不純物領域６５、６５a、６５bが形成された結果物の全面にエッチング阻止膜６７を形成する。エッチング阻止膜６７はキャッピング絶縁膜パターン５９a、５９bと同一な物質膜、即ち、シリコン窒化膜で形成することが望ましい。又、エッチング阻止膜６７は後続工程で形成される犠牲絶縁膜を高密度プラズマ酸化膜で形成する場合に、エッチング阻止膜６７が浮く現象を抑制するために、２００Å乃至１００Åの厚みで形成することが望ましい。エッチング阻止膜６７を従来技術に比べて、厚く形成しても本発明による自己整合コンタクト抵抗及び誤整合余裕度は従来技術に比べて改善されることができる。これはワードラインパターン６２aの間の半導体基板の所定領域を露出される自己整合コンタクトホールの下部幅が従来技術のものより広いためである。他の方法として、低濃度不純物領域６５、６５a、６５bを形成するためのイオン注入工程はエッチング阻止膜６７を形成した後に、実施されることができる。
【００３４】
図１０を参照すると、エッチング阻止膜６７が形成された結果物の全面に、ワードラインパターン６２aの間のギャップ領域を完全に詰める犠牲絶縁膜６９を形成する。犠牲絶縁膜６９は８００℃以下の低温で形成することができり、ワードラインパターン６２aの間のギャップ領域を完全に詰め得る絶縁膜で形成する。従って、犠牲絶縁膜６９は高密度プラズマ酸化膜、プラズマTEOS膜又はUSG(undoped silicate glass)等で形成することが望ましい。より望ましくは、犠牲絶縁膜６９は高密度プラズマ酸化膜で形成する。これによって、低濃度不純物領域６５、６５a、６５bが追加に拡散されることを防止することができる。又、高密度プラズマ工程は狭く深いギャップ領域をボイドなしに完全に詰める物質膜を提供する。従って、犠牲絶縁膜６９を高密度プラズマ酸化膜で形成する場合に、メモリセル領域A内にボイドのない犠牲絶縁膜（void-free sacrificial insulating layer;６９）を形成することができる。
【００３５】
図１１を参照すると、犠牲絶縁膜６９を全面エッチングして、ワードラインパターン６２aの間の下部ギャップ領域（lower gap regions）内に第１犠牲絶縁膜パターン６９aを形成する。犠牲絶縁膜６９を全面エッチングする工程は等方性エッチング工程、例えば湿式エッチング工程を使用して実施することが望ましい。その結果、図１１に示されたように、ワードラインパターン６２aの上部面及び上部側壁上のエッチング阻止膜６７が露出され、周辺回路領域Bにゲートパターン６２bの上部面及び上部側壁上のエッチング阻止膜６７を露出させる第２犠牲絶縁膜パターン６９bが形成される。この際、犠牲絶縁膜６７を高密度プラズマ酸化膜で形成する場合に、第１犠牲絶縁膜パターン６９aの表面は第２犠牲絶縁膜パターン６９bの表面より低くすることができる。これは高密度プラズマ工程の実施のうち、スパッタリングエッチング工程及び蒸着工程が交替に反復的に実施されるためである。言い換えれば、スパッタリングエッチング工程の進行のうち、突出部のコーナー部分が平らな部分よりさらに早くエッチングされるためである。従って、高パターン密度の領域（メモリセル領域）上に形成される高密度プラズマ酸化膜の厚みは低パターン密度の領域（周辺回路領域）上に形成される高密度プラズマ酸化膜の厚みより薄い。その次に、第１及び第２犠牲絶縁膜パターン６９a、６９bが形成された結果物の全面にコンフォーマルスペーサー絶縁体膜７１を形成する。スペーサー絶縁体膜７１はエッチング阻止膜６７と同一な物質膜、即ちシリコン窒化膜で形成することが望ましい。
【００３６】
図１２を参照すると、スペーサー絶縁体膜７１を異方性エッチングして、ワードラインパターン６２aの上部側壁及びゲートパターン６２bの上部側壁上に各各第１上部スペーサー７１a及び第２上部スペーサー７１bを形成する。その次に、メモリセル領域Aを覆う第２フォトレジスタパターン７３を形成する。
【００３７】
図１３を参照すると、図１２の第２フォトレジスタパターン７３をエッチングマスクとして使用して周辺回路領域Ｂの第２犠牲絶縁膜パターン６９b及びエッチング阻止膜６７を連続的に異方性エッチングして、ゲートパターン６２bの側壁上にスペーサー７５を形成する。スペーサー７５は図１３に示されたように、ゲートパターン６２b上に残存するエッチング阻止ライナー６７aと、エッチング阻止ライナー６７aの上部側壁上に形成された第２上部スペーサー７１b及びエッチング阻止ライナー６７aの下部側壁上に残存する第２犠牲絶縁膜残余物６９b’を含む。
【００３８】
続けて、スペーサー７５及びゲートパターン６２bをイオン注入マスクとして使用して、周辺回路領域Ｂにヒ素(Arsenic)イオンのようなＮ型不純物イオンを１×１０14乃至５×１０16ion atoms/cm2の高注入量で注入して、高濃度不純物領域７７を形成する。これによって、ゲートパターン６２bの両側の活性領域にＬＤＤ型ソース/ドレイン領域７８が形成される。その次に、フォトレジスタパターン７３を除去する。
【００３９】
フォトレジスタパターン７３が除去された結果物の全面に層間絶縁膜７９を形成する。層間絶縁膜７９は図１０の犠牲絶縁膜６９と同一な物質膜で形成することが望ましい。これによって、低濃度不純物領域６５a、６５b及びＬＤＤ型ソース/ドレイン領域７８内の不純物が追加に拡散される現象を防止することができる。層間絶縁膜７９は必要によって平坦化される。一方、層間絶縁膜７９の表面は図１３に示されたように、メモリセル領域A及び周辺回路領域Bの間の段差（S２）を有することができる。より詳しくは、メモリセル領域Aの層間絶縁膜７９の表面は周辺回路領域Bの層間絶縁膜７９の表面より高くすることもできる。これはワードラインパターン６２aの間のギャップ領域内に第１犠牲絶縁膜パターン６９aが残存するためである。本発明では、メモリセル領域Aの層間絶縁膜７９の表面は周辺回路領域Bの層間絶縁膜７９の表面より高いことが望ましい。
【００４０】
図１４を参照すると、層間絶縁膜７９上に図１のコンタクトパターン５が描かれたフォトマスクを使用して、第３フォトレジスタパターン８０を形成する。この際、周辺回路領域Bは第３フォトレジスタパターン８０によって覆われる。第３フォトレジスタパターン８０、第１上部スペーサー７１a及びエッチング６７をエッチングマスクとして使用して層間絶縁膜７９を異方性エッチングして、ワードラインパターン６２aの間の所定領域を貫通するホール８１を形成する。この際、エッチング阻止膜６７は従来技術のエッチング阻止膜（図３の２７）に比べて厚いので、異方性エッチング工程の実施のうち、半導体基板の全体にかけてエッチング均一度及びエッチング選択比が不良であっても、ワードラインパター６２aの間の低濃度不純物領域６５a、６５bが露出されることを防止することができる。又、第３フォトレジスタパターン８０が図１のＸ軸に沿って誤整合されても、素子分離膜５３が露出されることを防止することができる。
【００４１】
続けて、ホール８１によって露出された第１犠牲絶縁膜パターン６９a及び層間絶縁膜７９を等方性エッチングして、ホール８１を拡張させる。これによって、ワードラインパターン６２aの下部側壁上に第１上部スペーサー７１aより狭い幅の第１犠牲絶縁膜残余物６９a’が残られたり、ワードラインパター６２aの下部側壁上のエッチング阻止膜６７が露出されたりする。又、図１４Ｂに示されたように、図１のＸ軸の方向を沿うホール８１の最終幅Ｗ２は初期幅Ｗ１より広くなる。ホール８１を拡張させるための等方性エッチング工程はHF(hydrofluoric acid)又は緩衝酸化膜エッチング溶液(buffered oxide etchasnt ;BOE)等を使用して実施することが望ましい。
【００４２】
図１５を参照すると、図１４の第３フォトレジスタパターン８０を除去した後、ホール８１の底に露出されたエッチング防止膜６７をエッチングして、低濃度不純物領域６５a、６５bを露出される自己整合されたパッドコンタクトホールを形成する。この際、自己整合されたパッドコンタクトホールによって素子分離膜５３が露出されてもエッチング防止膜６７に対するエッチング選択比に起因して露出された素子分離膜５３が過度にエッチングされることを防止することができる。結果的に、ゲートパターン６２aを形成するための写真工程及び自己整合されたパッドコンタクトホールを形成するための写真工程の時、誤整合が発生しても、自己整合されたパッドコンタクトホールによって露出される低濃度不純物領域６５a、６５bの面積を極大化させることが容易である。自己整合されたパッドコンタクトホールが形成された結果物の全面に優秀な段差塗布性を有する導電膜８３、例えばドーピングされたポリシリコン膜を形成する。
【００４３】
図１６を参照すると、ワードラインパターン６２aのキャッピング絶縁膜パターン５９aが露出される時まで、導電膜８３及び層間絶縁膜７９を全面エッチングして、自己整合されたパッドコンタクトホール内に各各隔離された導電性パッド８３a、８３bを形成する。導電膜８３及び層間絶縁膜７９を全面エッチングする工程は化学機械的研磨技術を使用して実施されることが望ましい。この際、メモリセル領域A内にDishing現象が発生することを防止することができる。これは図１３の前述のように、メモリセル領域A内の層間絶縁膜７９の上部面が周辺回路領域B内の層間絶縁膜７９の上部面より高いためである。従って、導電性パッド８３a、８３bを形成した後、ワードライン５７aが露出されることを防止することができる。共通ドレイン領域６５bと電気的に接続された導電性パッド８３bはビットラインパッドに該当し、ソース領域６５aと電気的に接続された導電性パッド８３a は貯蔵ノードパッドに該当する。
【００４４】
一方、パッド８３a、８３b及びワードライン５７aの間の寄生キャパシタンスを減少させるためには、第１上部スペーサー７１aの下部に犠牲絶縁膜残余物６９a’を残存させることが望ましい。これに加えて、導電性パッド８３a、８３b及びワードライン５７aの間の寄生キャパシタンスを減少させるためには、図１１で、第１犠牲絶縁膜パターン６９aの上部面がワードライン５７a及びキャッピング絶縁膜パターン５９aの間の界面より高いことが望ましい。
【００４５】
図１７を参照すると、導電性パッド８３a、８３bが形成された結果物の全面に第１上部層間絶縁膜８５を形成する。続けて、示しないが、第１上部層間絶縁膜８５をパターニングして導電性パッド８３a、８３bのうち、ビットラインパッド８３bを露出されるビットラインコンタクトホールを形成し、普通の方法でビットラインを形成する。ビットラインが形成された結果物の全面に第２上部層間絶縁膜８７を形成する。第２上部層間絶縁膜８７及び第１上部層間絶縁膜８５を連続的にパターニングして貯蔵ノードパッド８３aを露出させる貯蔵ノードコンタクトホール８９を形成する。この際、図１７に示されたように、導電性パッド８３a、８３bに対して貯蔵ノードコンタクトホール８９が誤整合されても、ワードライン５７a及び層間絶縁膜７９が露出される確率を顕著に減少させることができる。
【００４６】
次に、図１８を参照して、本発明の自己整合コンタクト構造体を説明する。
【００４７】
図１８を参照すると、半導体基板５１上に複数の絶縁された配線パターン６０、例えば複数の絶縁されたワードラインパターンが形成される。複数の配線パターン６０は相平行に配列され、各各は順次に積層された配線５７a及び保護膜パターン５９a含む。配線５７aはワードラインのような導電性パターンに該当する。配線パターン６０及び半導体基板５１の間にはゲート絶縁膜のような絶縁体膜５５が介在されることもできる。複数の配線パターン６０の間の半導体基板５１に不純物領域６５a、６５bが形成される。不純物領域６５a、６５bの導電型は半導体基板５１の導電型とは反対である。
【００４８】
配線パターン６０の側壁はスペーサー７５によって覆われる。スペーサー７５は配線パターン６０の側壁全体（entire sidewall）を覆うエッチング阻止ライナー６７とエッチング阻止ライナー６７の上部側壁上に形成された上部スペーサー７１aを含む。又、スペーサー７５はエッチング阻止ライナー６７の下部側壁を覆い、上部スペーサー７１aより狭い幅を有する犠牲絶縁膜残余物６９a’を含むこともできる。犠牲絶縁膜残余物６９a’及び半導体基板５１の間にはエッチング阻止ライナー６７の延長部が介在される。結果的に、スペーサー７５の下部幅は上部幅より狭い。従って、配線パターン６０の間の半導体基板５１の露出面積を極大化させることができる。
【００４９】
スペーサー７５によって覆われた配線パターン６０の間の所定領域は不純物領域６５a、６５bと電気的に接続された導電性パッド８３a、８３bによって詰める。
【００５０】
【発明の効果】
前述のように本発明によると、低濃度不純物領域及びLDD型ソース/ドレイン領域を形成した後、犠牲絶縁膜及び層間絶縁膜を低温で形成することができる。従って、信頼性を有する高性能MOSトランジスターを具現することができる。又、自己整合されたコンタクトホールの幅を極大化させるうち、素子分離膜が露出されても、素子分離膜の縁側が凹むことを防止することができる。これによって、ワードラインパターン及び貯蔵ノードコンタクトホールの誤整合余裕度を増加させることができる。これに加えて、本発明によると、活性領域が露出される段階の回数を従来技術に比べて１回減少させることができる。従って、不純物領域に加えられるエッチング損傷が減少するので接合漏洩電流の特性を改善させることができる。
【図面の簡単な説明】
【図１】  一般的なDRAMセルアレイ領域の一部分を示すレイアウトである。
【図２】  従来技術による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図３】  従来技術による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図４】  従来技術による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図５】  従来技術による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図６】  従来技術による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図７】  従来技術による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図８】  本発明による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図９】  本発明による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図１０】  本発明による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図１１】  本発明による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図１２】  本発明による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図１３】  本発明による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図１４】  本発明による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図１５】  本発明による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図１６】  本発明による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図１７】  本発明による自己整合コンタクト構造体の形成方法を説明するための断面図である。
【図１８】  本発明による自己整合コンタクト構造体の断面図である。
【符号の説明】
５１  半導体基板
５５  絶縁体膜
５７a  配線
５９a  保護膜パターン
６０  配線パターン
６５a、６５b  不純物領域
６７  エッチング阻止ライナー
６９a’  犠牲絶縁膜残余物
７５  スペーサー
７１a  上部スペーサー
８３a、８３b  導電性パッド
【図１】
0004808319.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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