(57)【特許請求の範囲】
【請求項１】
外部デジタル回路との接続端子と、デジタル信号処理回路と、Ｄ／Ａ変換器（ＤＡＣ）およびＡ／Ｄ変換器（ＡＤＣ）と、アナログ信号処理回路とを有する、単一トランスデューサを用いた全二重通話回路であって、
前記外部デジタル回路との接続端子は、デジタル受話入力信号が入力される入力端子（ＤＩＮ）と、デジタル送話出力信号が出力される出力端子（ＤＯＵＴ）と、学習起動入力端子（ＩＬＮ）とを含み、
前記アナログ信号処理回路は、
前記Ｄ／Ａ変換器ＤＡＣからの出力を増幅するアナログ差動出力増幅器（ＡＤＯ）と、
前記アナログ差動出力増幅器（ＡＤＯ）の出力で駆動される、第１、第２、第３の抵抗器（Ｒ１、Ｒ２、Ｒ３）と単一トランスデューサ（ＺＴ）とで構成されるブリッジ回路と、
前記ブリッジ回路の平衡信号出力を増幅するアナログ差動入力増幅器（ＡＤＩ）と、からなり、
ここで前記アナログ差動入力増幅器（ＡＤＩ）のアナログ出力信号は、前記Ａ／Ｄ変換器（ＡＤＣ）に供給され、
前記デジタル信号処理回路は、
信号発生器（ＳＧ）と、
前記信号発生器（ＳＧ）からの入力と信号音量係数レジスタ（ＲＳＧＶ）を乗算する第２の乗算器（ＭＵＬ２）と、
前記入力端子（ＤＩＮ）を介して前記デジタル受話入力信号が入力される第１の高域通過フィルタ（ＨＰＦ１）と、
前記高域通過フィルタ（ＨＰＦ１）の出力と受話音量係数（ＲＲＸＶ）を乗算する第１の乗算器（ＭＵＬ１）と、
前記第１の乗算器（ＭＵＬ１）の出力と前記第２の乗算器（ＭＵＬ２）の出力を加算する加算器（ＡＤＤ）と、
ここで前記加算器（ＡＤＤ）の出力はアナログ信号に変換する前記Ｄ／Ａ変換器（ＤＡＣ）に供給され、
前記加算器（ＡＤＤ）の出力信号を遅延しかつ第１の移動平均電力値（ＰＷ１）を計算する、第１の信号遅延器兼電力計算器（ＤＬ１）と、
前記第１の信号遅延器兼電力計算器（ＤＬ１）の出力を遅延しかつ第２の移動平均電力値（ＰＷ２）を計算する第２の信号遅延器兼電力計算器（ＤＬ２）と、
前記第２の信号遅延器兼電力計算器（ＤＬ２）の出力を順次格納する遅延信号メモリ（ＸＡ［ｋ］）と、
前記遅延信号メモリ（ＸＡ［ｋ］）の出力が入力される伝達関数同定フィルタ（ＦＩＬＩＤ）と、
前記伝達関数同定フィルタ（ＦＩＬＩＤ）のフィルタ係数を格納する第１のフィルタ係数メモリ（ＨＡ［ｋ］）と、
前記Ａ／Ｄ変換器（ＡＤＣ）の出力が入力される第２の高域通過フィルタ（ＨＰＦ２）と、
前記第２の高域通過フィルタ（ＨＰＦ２）の出力が入力される第４の信号遅延器（ＤＬ４）と、
前記第４の信号遅延器（ＤＬ４）の出力から伝達関数同定フィルタ（ＦＩＬＩＤ）の出力を減算する減算器（ＳＵＢ）と、
前記減算器（ＳＵＢ）の出力と送話音量係数（ＲＴＸＶ）を乗算する第４の乗算器（ＭＵＬ４）と、
前記第４の乗算器（ＭＵＬ４）の出力を遅延しかつ第３の移動平均電力値（ＰＷ３）を計算する第３の信号遅延器兼電力計算器（ＤＬ３）と、
前記第３の信号遅延器兼電力計算器（ＤＬ３）の出力が入力される等化フィルタ（ＦＩＬＥＱ）と、
前記等化フィルタ（ＦＩＬＥＱ）のフィルタ係数を格納する第２のフィルタ係数メモリ（ＨＥＱ［ｋ］）と、
前記出力端子（ＤＯＵＴ）は、前記等化フィルタ（ＦＩＬＥＱ）から出力されるデジタル送話出力信号で駆動され、
前記第１のフィルタ係数メモリ（ＨＡ［ｋ］）に格納された、前記伝達関数同定フィルタＦＩＬＩＤに対応する第１のフィルタ係数（ＨＡ［ｋ］）は、前記Ｄ／Ａ変換器（ＡＤＣ）の入力端から前記アナログ信号処理回路を経由して前記高域通過フィルタ（ＦＩＬ２）の出力端までの伝達関数を同定するフィルタ係数であり、
前記デジタル信号処理回路は、さらに、修正係数（ｍｕ）を保持する修正強度係数レジスタ（Ｒｍｕ）と、前記減算器（ＳＵＢ）の出力である誤差信号（ｅｒｒ）に前記修正係数（ｍｕ）を乗算する第３の乗算器（ＭＵＬ３）と、前記第３の乗算器の出力に基づき前記伝達関数同定フィルタ（ＦＩＬＩＤ）に対応する第１のフィルタ係数（ＨＡ［ｋ］）を更新する係数更新アルゴリズム（ＡＬＵＰＤ）を備え、
前記係数更新アルゴリズム（ＡＬＵＰＤ）は、前記更新された第１のフィルタ係数（ＨＡ［ｋ］）を前記伝達関数同定フィルタ（ＦＩＬＩＤ）に供給して、この繰返し演算の収束結果により前記第１のフィルタ係数（ＨＡ［ｋ］）を更新する、
ことを特徴とする単一トランスデューサを用いた全二重通話回路。
【請求項２】
前記アナログ信号処理回路において、前記ブリッジ回路は、前記トランスデューサ（ＺＴ）の動作時における前記トランスデューサ（ＺＴ）を駆動する受話信号（前記アナログ差動出力増幅器（ＡＤＯ）の差動出力信号）の信号帯域における平均インピーダンスの絶対値とした場合の平衡条件に設定され、平衡条件を満たすために前記第３の抵抗器（Ｒ３）を固定抵抗または可変抵抗または電子的に可変可能な可変抵抗で構成し、前記デジタル受話入力信号が前記Ｄ／Ａ変換器（ＤＡＣ）を経由し前記差動出力増幅器の差動出力から抵抗で分圧され前記トランスデューサ（ＺＴ）により電気信号から音響振動に変換される、ことを特徴とする請求項１に記載の単一トランスデューサを用いた全二重通話回路。
【請求項３】
前記アナログ信号処理回路において、前記差動入力増幅器の差動入力は、一方に、前記差動出力増幅器（ＡＤＯ）の出力を前記第１の抵抗器（Ｒ１）及び前記第２の抵抗器（Ｒ２）で分圧した電圧を入力信号とし、もう一方に、前記差動出力増幅器の出力を前記第３の抵抗器（Ｒ３）及び前記トランスデューサ（ＺＴ）で分圧した電圧と、前記トランスデューサ（ＺＴ）が送話音響振動から起電力に変換した電圧の和を入力信号とし、これらの差分信号を前記差動入力増幅器（ＡＤＩ）で増幅する、ことを特徴とする請求項１に記載の単一トランスデューサを用いた全二重通話回路。
【請求項４】
前記デジタル信号処理回路において、前記伝達関数同定フィルタ（ＦＩＬＩＤ）に対応する第１のフィルタ係数（ＨＡ［ｋ］）は、前記トランスデューサ（ＺＴ）の動作時における音響インピーダンスの変化による伝達関数の変化に追従して動的に修正される機能をもつ、ことを特徴とする請求項１に記載の単一トランスデューサを用いた全二重通話回路。
【請求項５】
前記デジタル信号処理回路において、前記第２のフィルタ係数メモリ（ＨＥＱ［ｋ］）に格納された前記等化フィルタ（ＦＩＬＥＱ）に対応する第２のフィルタ係数（ＨＥＱ［ｋ］）は、前記トランスデューサ（ＺＴ）が送話音響振動で発生する電気信号の音響的不整合を是正するタップ係数であり、送話信号を実際の音源（即ち、話者の口周辺）から発する音響振動に近似した音響特性を持つように補正する、ことを特徴とする請求項１に記載の単一トランスデューサを用いた全二重通話回路。
【請求項６】
前記デジタル信号処理回路において、前記第１の移動平均電力値（ＰＷ１）を用いて前記伝達関数同定フィルタ（ＦＩＬＩＤ）の前記フィルタ係数（ＨＡ［ｋ］）の繰返し演算の収束時間および収束誤差を動的に制御する、システム同定修正強度計算アルゴリズム（ＡＬｍｕ）をさらに備える、ことを特徴とする請求項１に記載の単一トランスデューサを用いた全二重通話回路。
【請求項７】
前記デジタル信号処理回路において、前記伝達関数同定デジタルフィルタ（ＦＩＬＩＤ）の前記第１のフィルタ係数（ＨＡ［ｋ］）の更新に際して、前記第２の移動平均電力値（ＰＷ２）と前記第３の移動平均電力値（ＰＷ３）を比較し、動的更新するか否かを判定し誤修正を検出する機能を有する、誤修正検出および同時通話検出アルゴリズム（ＡＬＤＢ）をさらに備える、ことを特徴とする請求項１に記載の単一トランスデューサを用いた全二重通話回路。
【請求項８】
前記デジタル信号処理回路において、前記誤差信号（ｅｒｒ）がある一定値を越えて大きくなった場合に、誤修正状態とみなして強制的に起動され、または前記学習起動入力端子（ＩＬＮ）を介して外部から強制的に起動され、信号発生器（ＳＧ）を使用して標準信号を発生させ、係数更新アルゴリズム（ＡＬＵＰＤ）を再起動し、前記伝達関数同定フィルタ（ＦＩＬＩＤ）に対応する第１のフィルタ係数（ＨＡ［ｋ］）を再計算させる機能を有する、伝達関数同定フィルタ学習アルゴリズム（ＡＬＬＮ）をさらに備える、ことを特徴とする請求項１に記載の単一トランスデューサを用いた全二重通話回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一トランスデューサを用いた全二重通話回路に係り、より詳しくは、受話送話機能を有する単一トランスデューサを用いたアナログ信号処理回路と、デジタル信号処理回路を含む全二重通話回路に関する。
【背景技術】
【０００２】
近年、たとえば無線方式のハンズフリーイヤホンマイクなどの全二重通話装置において超小型化が進み、イヤホンマイクに使用されるスピーカとマイクの物理的な距離が接近することによるハウリングやエコーが発生しやすくなる傾向にある。  また、イヤホンは耳の近傍に設置することが必須であるため、マイクと音声を発する口からの距離が離れることによってマイク感度を上昇させなければならなくなった結果、外部からの雑音や暴風によるウインドノイズの影響できわめて聞き取りにくい状況が発生している。これらの問題を解決するために、エコー防止回路やノイズ軽減回路を組み込んだ超小型ハンズフリーイヤホンマイク等が開発されている。
【０００３】
しかしながら、特にイヤホンとマイクが独立している全二重通話装置においては、周囲の音響特性が刻々と変化する解放空間に送話信号を生成するマイクが設置されているため、エコー防止やノイズ軽減回路に必要な回路やアルゴリズムを使用してもこれらの通話を阻害する要因を実用レベルで予測し軽減することには限界があり、大きな外部騒音や強風によるウインドノイズの影響によって実用範囲が制限される状況となっている。
【０００４】
そこで、マイクをイヤホン内に一体化して、これら外部騒音の影響を排除できる単一トランスデューサ型の通話装置が開発された。
その中でも、最も進んだ技術の一つが、本願の出願人により出願された特許文献１に開示されている。
【０００５】
例えば、特許文献１に開示された全２重通話回路では、単一トランスデューサを含むアナログブリッジ回路とデジタル信号処理回路を組み合わせて、単一トランスデューサの送話信号に混入する受話信号を除去するエコーキャンセル機能をほぼ全音声周波数帯域にわたって実現している。
【０００６】
しかしながら、一般に送話信号の強度を含む諸特性は時々刻々変化しており、また、単一トランスデューサに入力される送話信号は、鼓膜を含む人体のさまざまな器官を通過した後の音声信号であり、人体の音響伝達特性によって周波数特性が著しく劣化しているのを補償しなければならない。
【０００７】
従って、このように周囲の音響環境が変化している実際の場合には、従来の全２重通話回路ではエコーキャンセル機能が十分に働かない上に、送話信号として聞き取りにくいものになる場合がある。
【特許文献１】特表２００７−５１１９６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、外部環境からある程度隔離されているので通話の支障となる外部からの騒音やウインドノイズを遮断できる、受話送話機能を有する単一トランスデューサを用いたアナログブリッジ回路とデジタル信号処理回路を組み合わせた全二重通話回路において、上記のように、送話信号の強度を含む諸特性が時々刻々変化している場合でも、また、単一トランスデューサに入力される送話信号が、人体の音響伝達特性によって周波数特性が著しく劣化している場合でも、エコーキャンセル機能が十分に働き、且つ、送話信号の周波数特性の劣化を十分補償できる、単一トランスデューサを用いた全二重通話回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記課題を解決するためになされた本発明の請求項１に係る単一トランスデューサを用いた全二重通話回路は、外部デジタル回路との接続端子と、デジタル信号処理回路と、Ｄ／Ａ変換器ＤＡＣおよびＡ／Ｄ変換器ＡＤＣと、アナログ信号処理回路とを有する、単一トランスデューサを用いた全二重通話回路であって、前記外部デジタル回路との接続端子は、デジタル受話入力信号が入力される入力端子ＤＩＮと、デジタル送話出力信号が出力される出力端子ＤＯＵＴと、学習起動入力端子ＩＬＮとを含む。
【００１０】
さらに、前記アナログ信号処理回路は、前記Ｄ／Ａ変換器ＤＡＣからの出力を増幅するアナログ差動出力増幅器ＡＤＯと、前記アナログ差動出力増幅器ＡＤＯの出力で駆動される、第１〜第３の抵抗器Ｒ１、Ｒ２、Ｒ３と単一トランスデューサＺＴとで構成されるブリッジ回路と、前記ブリッジ回路の平衡信号出力を増幅するアナログ差動入力増幅器ＡＤＩと、からなり、ここで前記アナログ差動入力増幅器ＡＤＩのアナログ出力信号は、前記Ａ／Ｄ変換器ＡＤＣに供給される。
【００１１】
さらに、前記デジタル信号処理回路は、信号発生器ＳＧと、前記信号発生器ＳＧからの入力と信号音量係数レジスタＲＳＧＶを乗算する第２の乗算器ＭＵＬ２と、前記入力端子ＤＩＮを介して前記デジタル受話入力信号が入力される第１の高域通過フィルタＨＰＦ１と、前記高域通過フィルタＨＰＦ１の出力と受話音量係数ＲＲＸＶを乗算する第１の乗算器ＭＵＬ１と、前記第１の乗算器ＭＵＬ１の出力と前記第２の乗算器ＭＵＬ２の出力を加算する加算器ＡＤＤと、ここで前記加算器ＡＤＤの出力をアナログ信号に変換する前記Ｄ／Ａ変換器ＤＡＣに供給され、前記加算器ＡＤＤの出力信号を遅延しかつ移動平均電力を計算する、第１の信号遅延器兼電力計算器ＤＬ１と、前記第１の信号遅延器兼電力計算器ＤＬ１の出力を遅延しかつ移動平均電力を計算する第２の信号遅延器兼電力計算器ＤＬ２と、前記第２の信号遅延器兼電力計算器ＤＬ２の出力を順次格納する遅延信号メモリＸＡ［ｋ］と、前記遅延信号メモリＸＡ［ｋ］の出力が入力される伝達関数同定フィルタＦＩＬＩＤと、前記伝達関数同定フィルタＦＩＬＩＤのフィルタ係数を格納する第１のフィルタ係数メモリＨＡ［ｋ］と、前記Ａ／Ｄ変換器ＡＤＣの出力が入力される第２の高域通過フィルタＨＰＦ２と、前記第２の高域通過フィルタＨＰＦ２の出力が入力される第４の信号遅延器ＤＬ４と、前記第４の信号遅延器ＤＬ４の出力から伝達関数同定フィルタＦＩＬＩＤの出力を減算する減算器ＳＵＢと、前記減算器ＳＵＢの出力と送話音量係数ＲＴＸＶを乗算する第４の乗算器ＭＵＬ４と、前記第４の乗算器ＭＵＬ４の出力を遅延しかつ移動平均電力を計算する第３の信号遅延器兼電力計算器ＤＬ３と、前記第３の信号遅延器兼電力計算器ＤＬ３の出力が入力される等化フィルタＦＩＬＥＱと、前記等化フィルタＦＩＬＥＱのフィルタ係数を格納する第２のフィルタ係数メモリＨＥＱ［ｋ］と、前記等化フィルタＦＩＬＥＱから出力されるデジタル送話出力信号で駆動される送話出力端子ＤＯＵＴと、を備える。
【００１２】
さらに、ここで前記第１のフィルタ係数メモリＨＡ［ｋ］に格納された、前記伝達関数同定フィルタＦＩＬＩＤに対応する第１のフィルタ係数（以下、これもＨＡ［ｋ］と称する）は、前記Ｄ／Ａ変換器ＡＤＣの入力端から前記アナログ信号処理回路を経由して前記高域通過フィルタＦＩＬ２の出力端までの伝達関数を同定するフィルタ係数であることを特徴とする。
前記デジタル信号処理回路は、さらに、修正係数ｍｕを保持する修正強度係数レジスタＲｍｕと、前記減算器ＳＵＢの出力である誤差信号ｅｒｒに前記修正係数ｍｕを乗算する第３の乗算器ＭＵＬ３と、前記第３の乗算器の出力に基づき前記伝達関数同定フィルタＦＩＬＩＤに対応する第１のフィルタ係数ＨＡ［ｋ］を更新する係数更新アルゴリズムＡＬＵＰＤを備え、前記係数更新アルゴリズムＡＬＵＰＤは、前記更新された第１のフィルタ係数ＨＡ［ｋ］を前記伝達関数同定フィルタＦＩＬＩＤに供給して、繰返し演算の収束結果により前記第１のフィルタ係数ＨＡ［ｋ］を更新する、ことを特徴とする。
【００１３】
好ましくは請求項２に示すとおり前記アナログ信号処理回路において、前記ブリッジ回路は、前記トランスデューサＺＴの動作時における前記トランスデューサＺＴを駆動する受話信号（前記アナログ差動出力増幅器ＡＤＯの差動出力信号）の信号帯域における平均インピーダンスの絶対値とした場合の平衡条件に設定され、平衡条件を満たすために前記第３の抵抗器Ｒ３を固定抵抗または可変抵抗または電子的に可変可能な可変抵抗で構成し、前記デジタル受話入力信号が前記Ｄ／Ａ変換器ＤＡＣを経由し前記差動出力増幅器の差動出力から抵抗で分圧され前記トランスデューサＺＴにより電気信号から音響振動に変換される、ことを特徴とする。
【００１４】
好ましくは請求項３に示すとおり前記アナログ信号処理回路において、前記差動入力増幅器の差動入力は、一方に、前記差動出力増幅器ＡＤＯの出力を前記第１の抵抗器Ｒ１及び前記第２の抵抗器Ｒ２で分圧した電圧を入力信号とし、もう一方に、前記差動出力増幅器の出力を前記第３の抵抗器Ｒ３及び前記トランスデューサＺＴで分圧した電圧と、前記トランスデューサＺＴが送話音響振動から起電力に変換した電圧の和を入力信号とし、これらの差分信号を前記差動入力増幅器ＡＤＩで増幅する、ことを特徴とする。
【００１５】
好ましくは請求項４に示すとおり前記デジタル信号処理回路において、前記伝達関数同定フィルタＦＩＬＩＤに対応する第１のフィルタ係数ＨＡ［ｋ］は、前記トランスデューサＺＴの動作時における音響インピーダンスの変化による伝達関数の変化に追従して動的に修正される機能をもつ、ことを特徴とする。
【００１６】
好ましくは請求項５に示すとおり前記デジタル信号処理回路において、前記第２のフィルタ係数メモリＨＥＱ［ｋ］に格納された前記等化フィルタＦＩＬＥＱに対応する第２のフィルタ係数（以下、これもＨＥＱ［ｋ］と称する）は、前記トランスデューサＺＴが送話音響振動で発生する電気信号の音響的不整合を是正するタップ係数であり、送話信号を実際の音源（即ち、話者の口周辺）から発する音響振動に近似した音響特性を持つように補正する、ことを特徴とする。
【００１８】
好ましくは請求項６に示すとおり前記デジタル信号処理回路において、前記第１の移動平均電力値ＰＷ１を用いて前記伝達関数同定フィルタＦＩＬＩＤの前記フィルタ係数メモリＨＡ［ｋ］の繰返し演算の収束時間および収束誤差を動的に制御する、システム同定修正強度計算アルゴリズムＡＬｍｕをさらに備えることを特徴とする。
【００１９】
好ましくは請求項７に示すとおり前記デジタル信号処理回路において、前記第１のフィルタ係数ＨＡ［ｋ］の更新に際して、前記第２の移動平均電力ＰＷ２と前記第３の移動平均電力ＰＷ３を比較し、動的更新するか否かを判定し、誤修正を検出する機能を有する、誤修正検出および同時通話検出アルゴリズムＡＬＤＢをさらに備えることを特徴とする。
【００２０】
好ましくは請求項８に示すとおり前記デジタル信号処理回路において、前記誤差信号ｅｒｒがある一定値を越えて大きくなった場合に、誤修正状態とみなして強制的に起動され、または前記学習起動入力端子ＩＬＮを介して外部から強制的に起動され、信号発生器ＳＧを使用して標準信号を発生させ、係数更新アルゴリズムＡＬＵＰＤを再起動し、前記伝達関数同定フィルタＦＩＬＩＤに対応する第１のフィルタ係数ＨＡ［ｋ］を再計算させる機能を有する、伝達関数同定フィルタ学習アルゴリズムＡＬＬＮをさらに備えることを特徴とする。
【発明の効果】
【００２１】
本発明による単一トランスデューサを用いた全二重通話回路は、比較的小規模のアナログ信号処理回路と、デジタル信号処理回路を含み、さらにデジタル信号処理回路は係数更新アルゴリズム、システム同定修正強度計算アルゴリズム、誤修正検出および同時通話検出アルゴリズム、伝達関数同定フィルタ学習アルゴリズム、及び等化フィルタ等を備えているので、送話信号の強度を含む諸特性が時々刻々変化している場合でも、人体の音響伝達特性によって周波数特性が著しく劣化している場合でも、エコーキャンセル機能が十分に働き、且つ、送話信号の周波数特性の劣化を十分補償でき、しかも最近のアナログ・デジタル技術の進歩により、これら全てを具現化するハードウェアは耳栓に収めることが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明による単一トランスデューサを用いた全二重通話回路を実施するための最適の形態について図面を参照して詳細に説明する。
受話送話機能を有する単一トランスデューサ（ＺＴ）を用いた全二重通話回路と、全二重通話を可能にする、アナログ信号処理回路、デジタル信号処理回路、及びその備える一連のアルゴリズムが開示される。
アナログ信号処理回路は、ＺＴを有するブリッジ回路を含み、デジタル信号処理回路は、アナログ信号処理回路の伝達特性を含む伝達特性をシミュレートする伝達関数同定フィルタを使って、エコー（ＺＴを介した受話信号の送話信号への漏洩）をキャンセルする。そのためデジタル信号処理回路は、好ましくはさらに一連のアルゴリズム（係数更新アルゴリズム、システム同定修正強度計算アルゴリズム、誤修正検出および同時通話検出アルゴリズム、伝達関数同定フィルタ学習アルゴリズム）を備え、これらを用いて伝達関数同定フィルタの係数を好ましくは繰返し演算の収束結果により決定する。
【実施例１】
【００２３】
［単一トランスデューサを用いた全二重通話回路の構成例］
図１を参照しつつ、本発明に関するアナログ信号処理回路と、デジタル信号処理回路について説明する。図１は、本発明に係るアナログ信号処理回路とデジタル信号処理回路の一例を示すブロック図である。
【００２４】
受話送話機能を有する単一トランスデューサを用いた全二重通話が可能な受話送話回路は、デジタル受話入力信号の入力端子ＤＩＮ、デジタル送話出力信号の出力端子ＤＯＵＴ、および学習起動入力端子ＩＬＮを含む、外部デジタル回路との接続端子と、デジタル信号処理回路と、Ｄ／Ａ変換器ＤＡＣおよびＡ／Ｄ変換器ＡＤＣと、差動出力増幅器ＡＤＯ、差動入力増幅器ＡＤＩ、３つの抵抗器Ｒ１、Ｒ２、Ｒ３およびトランスデューサＺＴにより構成されるブリッジ回路からなるアナログ信号処理回路と、を有している。
【００２５】
ここでデジタル信号処理回路は、第１の高域通過フィルタＨＰＦ１、第１の乗算器ＭＵＬ１、受話音量係数レジスタＲＲＸＶ、信号発生器ＳＧ、第２の乗算器ＭＵＬ２、信号音量係数レジスタＲＳＧＶ、加算器ＡＤＤ、第１の信号遅延器兼電力計算器ＤＬ１、第２の信号遅延器兼電力計算器ＤＬ２、伝達関数同定フィルタＦＩＬＩＤ、第１の遅延信号メモリＸＡ［ｋ］、第１のフィルタ係数メモリＨＡ［ｋ］、第２の高域通過フィルタＨＰＦ２、第４の信号遅延器ＤＬ４、減算器ＳＵＢ、第４の乗算器ＭＵＬ４、送話音量係数レジスタＲＴＸＶ、第３の信号遅延器兼電力計算器ＤＬ３、等化フィルタＦＩＬＥＱ、第２のフィルタ係数メモリＨＥＱ［ｋ］、第３の乗算器ＭＵＬ３、修正強度計数レジスタＲｍｕ、誤修正検出および同時通話検出アルゴリズムＡＬＤＢＬ、係数更新アルゴリズムＡＬＵＰＤ、システム同定修正強度計算アルゴリズムＡＬｍｕ、伝達関数同定フィルタ学習アルゴリズムＡＬＬＮ、を有している。
【００２６】
以下の説明では、受話音量係数レジスタＲＲＸＶ、第１の遅延信号メモリＸＡ［ｋ］などのレジスタ・メモリを表す回路ブロックと、その内容である信号を、便宜上同一の符号（例えば、ＲＲＸＶ、ＸＡ［ｋ］）で表す。
【００２７】
入力端子ＤＩＮに加えられたデジタル受話入力信号は、第１の高域通過フィルタＨＰＦ１を介して第１の乗算器ＭＵＬ１に入力され、受話音量係数ＲＳＧＶと乗算されて加算器ＡＤＤに入力され、第２の乗算器ＭＵＬ２の出力と加算されて信号ｓｐｋとなり、信号ｓｐｋは２つに分岐して、ひとつは、Ｄ／Ａ変換器ＤＡＣに、他は第１の信号遅延器兼電力計算器ＤＬ１に入力される。第１の信号遅延器兼電力計算器ＤＬ１は通過する信号の移動平均電力である第１の移動平均電力値ＰＷ１を計算する。
【００２８】
Ｄ／Ａ変換器ＤＡＣの出力は、差動出力増幅器ＡＤＯに入力されトランスデューサＴＺを駆動するために十分な電力に増幅され、差動出力「＋」と差動出力「−」に出力される。差動出力「＋は２つに分岐し、１つの信号経路は、差動出力「＋」から抵抗器Ｒ３を経由しトランスデューサＴＺを経由し差動出力「−」に接続される。もう一方の信号経路は、差動出力「＋」から抵抗器Ｒ４を経由し差動出力「−」に接続される。また、差動入力増幅器ＡＤＩの２つの入力端子である、差動入力「＋」は、抵抗器Ｒ３とトランスデューサＴＺの接続点に接続され、差動入力「−」は抵抗器Ｒ１と抵抗器Ｒ２の接続点に接続され、差動入力増幅器ＡＤＩの出力端子はＡ／Ｄ変換器ＡＤＣに入力される。
【００２９】
第１の信号遅延器兼電力計算器ＤＬ１の出力は、第２の信号遅延器兼電力計算器ＤＬ２を経由し、信号ｓｒｃとなり、第１の遅延信号メモリＸＡ［ｋ］を更新する。第１の遅延信号メモリＸＡ［ｋ］と第１のフィルタ係数メモリＨＡ［ｋ］を使用して、伝達関数同定フィルタＦＩＬＩＤにより処理され、その出力は信号ｏｕｔとなる。第２の信号遅延器兼電力計算器ＤＬ２は通過する信号の移動平均電力である第２の移動平均電力値ＰＷ２を計算する。
【００３０】
Ａ／Ｄ変換器ＡＤＣの出力信号は、第４の信号遅延器兼電力計算器ＤＬ４に入力され、信号ｒｅｆとなる。信号ｒｅｆは、減算器ＳＵＢで信号ｏｕｔを減算され信号ｅｒｒとなり、第４の乗算器ＭＵＬ４に入力され、受話音量係数ＲＴＸＶと乗算されて信号ｍｉｃになる。
信号ｍｉｃは、第３の信号遅延器兼電力計算器ＤＬ３に入力され、第３の信号遅延器兼電力計算器ＤＬ３は通過する信号の移動平均電力である第３の移動平均電力値ＰＷ３を計算する。第３の信号遅延器兼電力計算器ＤＬ３の出力と、第２のフィルタ係数メモリＨＥＱ［ｋ］を使用して、等化フィルタＦＩＬＥＱにより処理された出力は、デジタル送話出力信号端子ＤＯＵＴに出力される。
【００３１】
システム同定修正強度計算アルゴリズムＡＬｍｕは、第１の移動平均電力値ＰＷ１を使用して計算を行い、信号音量係数レジスタＲＳＧＶと修正強度計数レジスタＲｍｕを更新する。
【００３２】
誤修正検出および同時通話検出アルゴリズムＡＬＤＢＬは、第２の移動平均電力値ＰＷ２と第３の移動平均電力値ＰＷ３とを使用して計算を行い、係数更新アルゴリズムＡＬＵＰＤに係数更新の有無を指示しかつ誤修正状態を検出する。信号ｅｒｒは、第３の乗算器ＭＵＬ３に入力され、修正強度係数Ｒｍｕと乗算されて、係数更新アルゴリズムＡＬＵＰＤによって第１のフィルタ係数メモリＨＡ［ｋ］を更新する。
【００３３】
外部接続回路としてのデジタル受話入力端子ＤＩＮはＡ／Ｄ変換器に、デジタル送話出力端子ＤＯＵＴはＤ／Ａ変換器に置き換えることでアナログ信号による外部接続も可能となる。
【００３４】
なお、前記デジタル信号処理は、すべてサンプルクロックに同期して処理が行われる。したがって、デジタル信号処理は１サンプルクロックに対してすべての動作が１回行われる。
従って、本デジタル信号処理回路は、１サンプリング期間にすべてのデジタル信号処理を完了できる方法であれば、ランダムロジック、ＦＰＧＡ、ＡＳＩＣ、ＤＳＰ、ＣＰＵのいずれか一つまたは複数個によって構成されてもよく、本デジタル信号処理回路の各回路ブロックは、ハードウエアまたはソフトウエアのいずれによって具現化されてもよい。
【００３５】
デジタル受話信号ＤＩＮには、たとえば、音声デジタル入力信号が入力される。入力された音声入力信号は、第１の高域通過フィルタＨＰＦ１によって、直流成分と音声入力信号に含まれる低域ノイズが除去され、受話音量係数レジスタＲＲＸＶに格納されている値と乗算器ＭＵＬ１により、後段の信号処理に適合した信号振幅レベルに修正される。一方、信号発生器ＳＧは、必要に応じてホワイトノイズまたは信号が通過する帯域の全体をスイープするスイープ信号を発生し、信号発生音量係数レジスタＲＳＧＶに格納されている値と第２の乗算器ＭＵＬ２により、後段の信号処理に適合した信号振幅レベルに修正される。この、２つの信号は加算器ＡＤＤを使用して加算され信号ｓｐｋを生成する。
【００３６】
加算器ＡＤＤの出力信号ｓｐｋは２つの信号経路に分岐し、一つはＤ／Ａ変換器ＤＡＣの入力データとなり、デジタル・アナログ変換された後、差動出力増幅器ＡＤＯでブリッジ回路を十分に駆動できる信号電力に増幅された後、ブリッジ回路に出力される。なお、差動出力増幅器ＡＤＯは、低電圧駆動においてブリッジ回路により多くの信号電力を供給するためのものであり、十分な駆動電圧が確保できれば単一出力増幅器を用いてもよい。この場合は、差動出力増幅器の差動出力「−」側を接地して使用することもできる。
［ブリッジ回路の平衡条件と差動出力増幅器の出力の抑圧］
【００３７】
ブリッジ回路は、抵抗器Ｒ１、Ｒ２、Ｒ３およびトランスデューサＺＴにより構成される。ブリッジ回路から差動入力増幅器ＡＤＩに入力される正負の入力信号（差動入力「＋」および差動入力「−」）において、差動出力増幅器の出力の影響を最小化する条件は、次の［数１］が満たされる場合となる。
（ここでは、抵抗器Ｒ１、Ｒ２、Ｒ３およびトランスデューサＺＴのインピーダンス値も同名の記号で表す。）
【数１】
0004844593.tif 000002
【００３８】
一般のトランスデューサＺＴのインピーダンスは、可動コイル型や可動鉄心型のレシーバに類似したものが使用されるため、純抵抗ではなく、抵抗成分とインダクタンス成分の合成インピーダンスとなり、しかも周波数によって合成インピーダンスが非線形的に変化するので、通過する帯域の全体ではブリッジ回路が完全平衡状態にならない。
しかしながら、一般的なトランスデューサＺＴでは、抵抗成分に比較してインダクタンス成分が微少であるので、差動入力増幅器ＡＤＩの入力電圧のうち差動出力増幅器ＡＤＯの出力による分は、差動出力増幅器ＡＤＯの出力電圧から３０ｄＢ〜５０ｄＢ程度抑圧することが可能である。
【００３９】
なお、本実施例ではブリッジの３つの抵抗器Ｒ１〜Ｒ３は、いずれも純抵抗器で表したが、特許文献１の実施例１などに示したように、各々、特に抵抗器Ｒ１は、抵抗器とキャパシタの直並列回路であってもよく、またトランスデューサＺＴに対しても、さらに並列に抵抗器とキャパシタの直並列回路を挿入してもよい。その抵抗値・キャパシタンス値を使用環境・使用者に合わせて微調することにより、後述するデジタル回路の動作の収束をより効率的にできる。
【００４０】
一方、トランスデューサＺＴに送話することにより発生する起電力は、Ｒ３とＺＴの並列抵抗によって低減するが、ブリッジ回路の差動出力にはトランスデューサＺＴの両端に発生する電圧がそのまま取り出される。したがって、大きく減衰された、差動出力増幅器ＡＤＯの出力電圧と、トランスデューサＺＴの両端に発生する電圧が加算された形で、差動入力増幅器ＡＤＩに入力されて増幅され、Ａ／Ｄ変換器ＡＤＣの入力信号となる。
なお、トランスデューサＺＴの両端に発生する電圧はきわめて微弱であるので、差動出力増幅器ＡＤＯの減衰された出力電圧のほうがこの時点では大きい振幅を持つ場合がある。
【００４１】
なお、Ｒ３とＺＴの比は、差動出力増幅器ＡＤＯの出力に対するトランスデューサＺＴのエネルギー効率に影響する。Ｒ３とＺＴが等しい場合の入力エネルギー効率は５０％であり、Ｒ３がＺＴに比較して大きくなった場合は急激に受話信号の音圧変換エネルギー効率が低下する。一方、送話音圧信号によりトランスデューサＺＴの両端に発生する電圧は、Ｒ３がＺＴに比較して小さくなると急激に減少する。これらを考慮すると、Ｒ１＝Ｒ２、かつＲ３＝ＺＴ、に近い設定が理想とされる。また、Ｒ１とＲ２の並列抵抗は、抵抗値が高くなると熱雑音が顕著になるため送話信号のＳ／Ｎ比を低下させる。実際の実装ではこれらを考慮して最適なＲ１、Ｒ２およびＲ３の抵抗値が経験的に選択される。
【００４２】
なお、使用するトランスデューサＺＴの個体差が小さい場合は、Ｒ３に固定抵抗器を使用することも可能である。しかし、使用するトランスデューサＺＴの個体差が大きい場合は、Ｒ３を半固定抵抗器にしてブリッジ平衡を調整するか、又はＲ３として電子制御可能な半固定抵抗器を使用して、信号発生器ＳＧから発生する信号電力を第３の信号遅延器兼電力計算器ＤＬ３で測定した第３の移動平均電力値ＰＷ３が最小になるようにする自動調整機能を付加することも可能である。
【００４３】
一方、加算器ＡＤＤから第１の信号遅延器兼電力計算器ＤＬ１に入力された信号ｓｐｋはＤ／Ａ変換器ＤＡＣへの入力信号と同一であり、Ｄ／Ａ変換器ＤＡＣ（変換遅延）、ブリッジ回路（群遅延）、Ａ／Ｄ変換器ＡＤＣ（変換遅延）、高域通過デジタルフィルタＨＰＦ２（群遅延）の経路で発生する信号遅延時間に等しい信号遅延時間だけ遅延されて、信号ｓｒｃとなる。また、第１の信号遅延器兼電力計算器ＤＬ１は、この遅延と同時に、システム同定学習修正強度補正アルゴリズムＡＬｍｕに必要となる、参照信号としての第１の移動平均電力値ＰＷ１を計算する。
【００４４】
第２の信号遅延器兼電力計算器ＤＬ２、第３の信号遅延器兼電力計算器ＤＬ３、第４の信号遅延器ＤＬ４は同じ遅延時間を持つ。第３の信号遅延器兼電力計算器ＤＬ２で計算される第２の移動平均電力値ＰＷ２と第３の信号遅延器兼電力計算器ＤＬ３で計算される第３の移動平均電力値ＰＷ３は、誤修正検出および同時通話検出アルゴリズムＡＬＤＢＬの動作判定基準として使用される。
［伝達関数同定フィルタによる、送話信号に混入する差動出力増幅器の出力信号の抑圧］
【００４５】
伝達関数同定フィルタＦＩＬＩＤは、デジタルＦＩＲフィルタで構成されたフィルタであり、信号ｓｐｋの遅延データが保存される遅延信号メモリＸＡ［ｋ］とフィルタのタップ係数を保持する第１のフィルタ係数メモリＨＡ［ｋ］で構成され、２つのデータ、即ち、遅延信号ＸＡ［ｋ］と第１のフィルタ係数ＨＡ［ｋ］の畳み込み積分処理を行った結果が伝達関数同定フィルタＦＩＬＩＤから出力される。畳み込み積分計算式は、次の［数２］で与えられる。
【数２】
0004844593.tif 000003
ここで、ｎはメモリの要素の数＋１である。
【００４６】
伝達関数同定フィルタＦＩＬＩＤの第１のフィルタ係数ＨＡ［ｋ］は、Ｄ／Ａ変換器ＤＡＣから、ブリッジ回路、Ａ／Ｄ変換器ＡＤＣ、第２の高域通過フィルタＨＰＦ２までの信号経路の伝達関数を同定したＦＩＲフィルタのタップ係数である。したがって伝達関数同定フィルタＦＩＬＩＤの出力ｏｕｔは、Ａ／Ｄ変換器から第２の高域通過フィルタＨＰＦ２及び第４の信号遅延器ＤＬ４を経由した信号ｒｅｆに残存する、ブリッジ駆動信号（即ち、上述の「大きく減衰された、差動出力増幅器ＡＤＯの出力電圧」）を同定した信号であるので、これを減算器ＳＵＢで減算を行うことで、送話に不要な、残存信号が抑圧され、トランスデューサＺＴに送話することにより発生する信号だけを抽出することが可能となる。
【００４７】
減算器ＳＵＢで減算されることにより抽出される、トランスデューサＺＴで発生した送話信号は、送話音量係数レジスタＲＴＸＶの値を使用し第４の乗算器ＭＵＬ４によってデジタル送話出力信号端子ＤＯＵＴまでの後段の信号処理に適合した信号振幅レベルに調整されて信号ｍｉｃとなり、第３の信号遅延器兼電力計算器ＤＬ３で遅延された後、等化フィルタＦＩＬＥＱに入力される。トランスデューサＺＴ送話信号は、等化フィルタによって、実際の音源から発する音響振動に近似した適切な音響周波数特性を持つように修正され、デジタル送話出力信号端子ＤＯＵＴに出力される。
【００４８】
ここで図２を参照すると、図２は以上の信号処理の経過を、信号のデシベル強度レベルの推移と、遅延時間の推移の観点から整理したものである。
以下の説明は信号処理の流れを明確にするためのものであり、一般的な実装上での標準的な条件を想定してある。従って、実際の各信号のレベル数値は実装条件によって異なる。
【００４９】
入力端子ＤＩＮから入力されたデジタル受話入力信号が−０ｄＢ、即ちフルスケールで入力された場合、第１の高域通過フィルタ、Ｄ／Ａ変換器ＤＡＣを経由した信号ｓｐｋは差動出力増幅器ＡＤＯの出力信号となり抵抗器Ｒ３を経由してトランスデューサＺＴを駆動する。さらに、抵抗器Ｒ１と抵抗器Ｒ２を同じ値にし、抵抗器Ｒ３の値をトランスデューサＺＴの動作周波数内での平均複素インピーダンスの絶対値（抵抗成分に換算したもの）とし、差動出力増幅器ＡＤＯの出力信号のフルスケールを０ｄＢｍと仮定した場合、トランスデューサＺＴに印加される受話信号は１／２に減衰され−６ｄＢｍとなる。一方、トランスデューサＺＴによって発生する送話信号を−８０ｄＢｍと仮定すると、トランスデューサＺＴの両端に発生する受話信号と送話信号の比は７４ｄＢとなる。つまり、トランスデューサＺＴの両端では、送話信号の約５０００倍の残留受話信号が存在することになる。
【００５０】
ブリッジ回路が完全に平衡しておれば受話信号がブリッジ出力の差分には現れないが、完全な平衡を得ることが出来ないので、差動入力増幅器ＡＤＩの両端には、残留した受話信号と送話信号が差分信号として入力される。ブリッジ回路での受信信号抑圧比を４０ｄＢとすると、受話信号は−４６ｄＢｍのレベルで残留し、トランスデューサＺＴによって発生する送話信号は−８０ｄＢｍであるので、依然として、送話信号よりも残留した受話信号が３４ｄＢ程度大きい状態となる。
差動入力増幅器ＡＤＩのゲインを４０ｄＢと仮定し、Ａ／Ｄ変換機ＡＤＣのフルスケールを０ｄＢｍと仮定した場合、残留受話信号は−６ｄＢ、送話信号は−４０ｄＢとなる。この信号は、第２の高域通過フィルタＢＰＦ２と第４の信号遅延器ＤＬ４を通過して信号ｒｅｆを生成する。
【００５１】
上記のように、加算器ＡＤＤの出力ｓｐｋは、第１の信号遅延器兼電力計算器ＤＬ１及び第２の信号遅延器兼電力計算器ＤＬ２を経由して信号ｓｒｃとなり、これを受けて伝達関数同定フィルタＦＩＬＩＤは、Ｄ／Ａ変換器ＤＡＣから第２の高域通過フィルタＢＰＦ２までの信号経路の伝達特性の逐次同定を行い、残留受話信号とほぼ等価の信号である信号ｏｕｔを生成する。第２の高域通過フィルタＢＰＦ２の出力からの信号ｏｕｔを減算器ＳＵＢによって減算することによって、残留受話信号が６０ｄＢ程度抑圧され、ほぼ送話信号だけが減算器ＳＵＢに出力される。
【００５２】
この状態では、送話信号は−４０ｄＢ、残留受話信号は−６６ｄＢとなり、送話信号と残留受話信号の比が−２６ｄＢ程度となり実質的に送話信号だけを取り出すことが可能となる。さらに、減算器ＳＵＢの出力は、デジタル送話信号ＤＯＵＴの振幅レベルに適合させるために、第４の乗算器ＭＵＬ４に入力され、送話音量係数ＲＴＸＶと乗算されて３５ｄＢ程度増幅されて信号ｍｉｃとなる。その後、等化フィルタでトランスデューサＺＴの音響特性を補正した後、デジタル送話出力信号の出力端子ＤＯＵＴに出力される。
【００５３】
即ち、一般のエコーキャンセルに用いられるシステム同定方式では受話信号の抑圧は２０ｄＢ〜４０ｄＢ程度であるのに対して、本発明によれば、以上のような簡素なアナログ信号処理と高度なデジタル信号処理を組み合わせることによって単一トランスデューサを用いた全二重通話回路において、送話信号を阻害する受話信号を９０ｄＢ以上抑圧することができる。
【００５４】
係数更新アルゴリズムＡＬＵＰＤは、伝達関数同定フィルタＦＩＬＩＤの第１のフィルタ係数ＨＡ［ｋ］を、遅延信号ＸＡ［ｋ］と、減算器ＳＵＢの出力である誤差信号ｅｒｒに修正強度係数レジスタＲｍｕ  の保持する修正係数ｍｕを第３の乗算器ＭＵＬ３により乗算した値とを使って、逐次修正するアルゴリズムである。信号強度が一定で、定常のガウス分布の確率過程を持つと仮定した入力に対する現在の遅延信号メモリの各要素をＸＡ［ｋ］とし、現在の第１のフィルタ係数の各要素を、ＨＡ［ｋ］ｎ、更新後の第１のフィルタ係数の各要素を、ＨＡ［ｋ］ｎ＋１とおけば、１回のタップ係数の更新は次の［数３］のアルゴリズムによって行われる。
【数３】
0004844593.tif 000004
【００５５】
この計算を繰り返すことにより、第１のフィルタ係数ＨＡ［ｋ］が、対象とする信号経路の伝達関数を同定する第１のフィルタ係数に収束する。ｍｕの値は、収束時間と収束誤差と関連し、ｍｕを大きくすると収束時間が早くなるが、収束誤差が増大する。また、入力ＸＡ［ｋ］が定常の確率過程を満たさない場合はｍｕの値によって、ＨＡ［ｋ］が収束せずに発散するか、又は収束時間が長時間に及ぶこともある。なお、係数更新アルゴリズムＡＬＵＰＤは、この方式に限るものではなく、他の確率過程を基礎とした各種のシステム同定アルゴリズムに置き換えて使用することも可能である。
【００５６】
システム同定修正強度計算アルゴリズムＡＬｍｕは、係数更新アルゴリズムＡＬＵＰＤで使用される、修正強度係数レジスタＲｍｕ  に保持されるｍｕの適切な値を計算するアルゴリズムである。通常のデジタル受話入力信号ＤＩＮは、一般的にその信号強度が時間とともに変化しかつ定常のガウス分布でない有色スペクトルを持つ音声信号であるので、その遅延信号ＸＡ［ｋ］は、信号強度が一定で、かつ定常のガウス分布の確率過程を持つことを仮定できない。したがって上述の第１のフィルタ係数ＨＡ［ｋ］の算出にあたっては、信号強度の寄与度を一定に保つために、第１の信号遅延器兼電力計算器ＤＬ１の第１の移動平均電力値ＰＷ１を使用して、次の［数４］に示す計算アルゴリズムを用いて計算する。
【数４】
0004844593.tif 000005
【００５７】
ここで、αは定数、βは式の分母が０にならないようにするための微少値である。参照入力が定常のガウス分布の確率過程を持つ信号列の場合とガウス分布でない有色スペクトルを持つ音声信号では、定数αの選択により収束時間と収束誤差が大きく異なるため、定数αは、実装した場合の実測に基づく値に設定される。なお、システム同定修正強度計算アルゴリズムＡＬｍｕは、この方式に限るものではなく、他の確率過程を基礎としたシステム同定における各種アルゴリズムに置き換えて使用することも可能である。
【００５８】
デジタル受話入力信号ＤＩＮの信号電力が連続的に小さい場合や無信号の場合などは、動的な第１のフィルタ係数ＨＡ［ｋ］の算出が出来ない。そこで、システム同定修正強度計算アルゴリズムＡＬｍｕは信号音量係数レジスタＲＳＧＶの値を増加して、信号発生器ＳＧからのテスト信号を受話信号に重畳することにより、常に適切なシステム同定を行うことができる。さらに、後述する誤修正検出および同時通話検出アルゴリズムＡＬＤＢＬが、誤修正を検出した場合は、システム同定修正強度計算アルゴリズムＡＬｍｕは、信号音量係数レジスタＲＳＧＶの値を学習用の振幅レベルに切り替える機能を備えている。
【００５９】
誤修正検出および同時通話検出アルゴリズムＡＬＤＢＬは、係数更新アルゴリズムＡＬＵＰＤで使われる誤差信号ｅｒｒ、即ち、減算器ＳＵＢの出力である誤差信号ｅｒｒに加わるトランスデューサＺＴの送話信号強度（即ち、第３の信号遅延器兼電力計算器ＤＬ３で計算される第３の移動平均電力値ＰＷ３）と、デジタル受話入力信号強度（即ち、信号遅延器兼電力計算器ＤＬ２で計算される第２の移動平均電力値ＰＷ２）のレベルを判定し、送話と受話が同時に行われている状態（同時通話状態）を検出し、その場合には一時的に係数更新アルゴリズムＡＬＵＰＤを停止し、誤差信号ｅｒｒに含まれる送話信号成分が動的な第１のフィルタ係数ＨＡ［ｋ］の更新を（誤まって）行わないようにする（誤修正の防止）。
【００６０】
また、誤差信号ｅｒｒがある一定値を越えて極端に大きくなった場合には、誤修正状態とみなして、強制的に後述する伝達関数同定フィルタ学習アルゴリズムＡＬＬＮを起動して、伝達関数同定フィルタＦＩＬＩＤの第１のフィルタ係数ＨＡ［ｋ］を再計算させる。
同定学習アルゴリズムＡＬＬＮは、学習起動入力端子ＩＬＮを介して外部から強制的に起動することもできる。
【００６１】
伝達関数同定フィルタ学習アルゴリズムＡＬＬＮは、信号発生器ＳＧを使用して、定常のガウス分布の確率過程に近似した標準信号を発生させ、係数更新アルゴリズムＡＬＵＰＤを再起動し、伝達関数同定フィルタＦＩＬＩＤの第１のフィルタ係数ＨＡ［ｋ］を修正する。  所定の伝達関数同定が完了した時点で、通常動作に復帰する。
【００６２】
なお、信号発生器ＳＧで発生する標準信号は、「Ｍ系列」による２値疑似乱数を使用し、１．０と−１．０の２値を使用している。
ここで、「Ｍ系列」による２値疑似乱数とは、Ｘｎをビット列のｎ番目の項目とした場合、次の線形漸化式である［数５］で発生される１ビットの数列で生成される２値疑似乱数である。
［数５］      Ｘｎ＝（Ｘｎ−ｐ）  ＸＯＲ  （Ｘｎ−ｑ）  ｜ｐ＞ｑ
【００６３】
この式で、各項の値は０か１であり、演算記号「ＸＯＲ」は排他的論理和（Ｅｘｃｌｕｓｉｖｅ  ＯＲ）である。つまり、ｎ番目の項はｎ−ｐ番目とｎ−ｑ番目の項とをＸＯＲ演算することによって得られる。Ｘｎの状態は、数式５で計算されるごとに０か１の、２値擬似乱数系列を生成する。この２値を１．０と−１．０に変換したものを信号発生器ＳＧで使用する。
【００６４】
なお、信号発生器ＳＧで発生する標準信号は、この方式に限るものではなく、他の定常のガウス分布の確率過程に近似した標準信号や使用することも出来る。たとえば、次の数式６で与えられる周波数スイープ信号を繰り返して使用することも可能である。標準信号の系列をｔ［ｉ］と置けば各要素の信号データは次の［数６］で計算することが出来る。
【数６】
0004844593.tif 000006
【００６５】
ここで、Ｌはスイープ周期、ｋは周波数を表すパラメータである。この信号は、周波数の二乗に比例した位相を与えるテスト信号を生成する。また、標準信号として単位インパルスを使用する場合があるが、単位インパルスは前記に掲げた２種類の標準信号に比べ平均電力が小さくシステム同定に時間がかかったり、Ｓ／Ｎ比の悪いシステム同定になることがある。
【００６６】
また、信号遅延器兼電力計算器ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４または遅延信号メモリＸＡ［ｋ］は、次のようなアルゴリズムにより動作する。
信号遅延器ＤＬの遅延メモリの要素数をｎ＋１とし、遅延メモリの各要素をＤＬ［ｋ］、入力されるデジタル信号データをＤＬＩＮ、出力されるデジタル信号データをＤＬＯＵＴ、とすれば次の数式７のアルゴリズムによって、信号遅延器の計算が実行される。
【数７】
0004844593.tif 000007
【００６７】
また、電力計算器から出力される移動平均電力値をＰＷとすれば、各電力計算器では次の［数８］のアルゴリズムによって移動平均電力値ＰＷが計算される。
【数８】
0004844593.tif 000008
【００６８】
ここで図３を参照すると、図３は本発明による単一トランスデューサを用いた全二重通話回路の、信号処理の効果を説明するものである。
図３のグラフは、縦軸をデジタル送話出力信号ＤＯＵＴの出力振幅レベル、横軸を時間的推移とする。
【００６９】
初期状態では、係数更新アルゴリズムＡＬＵＰＤが動作していないので、デジタル送話出力信号ＤＯＵＴの出力には、差動入力増幅器ＡＤＩの両端に発生している残留した受話信号と送話信号の和がそのまま出力されている。
【００７０】
学習起動入力端子ＩＬＮを活性化すると、伝達関数同定フィルタ学習アルゴリズムＡＬＬＮが起動し、ＦＩＬＩＤの学習シーケンスが開始される。デジタル送話出力信号ＤＯＵＴは、ＲＴＸＶが０に設定されることによって無信号状態にされるが、内部では、信号発生器ＳＧからのテスト信号と係数更新アルゴリズムＡＬＵＰＤによって、Ｄ／Ａ変換器ＤＡＣから第２の高域通過フィルタＢＰＦ２までの信号経路の伝達特性の逐次同定が行われ、伝達関数同定フィルタＦＩＬＩＤの第１のフィルタ係数ＨＡ［ｋ］を収束、修正する。同定が完了すると、信号発生器ＳＧからのテスト信号が停止され、ＲＴＸＶが標準設定に戻される。
【００７１】
引き続き、システム同定修正強度計算アルゴリズムＡＬｍｕと係数更新アルゴリズムＡＬＵＰＤを使用して伝達関数同定フィルタＦＩＬＩＤの第１のフィルタ係数ＨＡ［ｋ］の動的更新が開始される。
【００７２】
誤修正検出および同時通話検出アルゴリズムＡＬＤＢＬは、送話信号に起因する第３の移動平均電力値ＰＷ３と、受話信号に起因する第２の移動平均電力値ＰＷ２のレベルを動的に判定し、送話と受話が同時に行われている状態（同時通話状態）を検出し、係数更新アルゴリズムＡＬＵＰＤを停止または再開する。この機能によって、
同時通話状態における伝達関数同定フィルタＦＩＬＩＤの第１のフィルタ係数ＨＡ［ｋ］の誤修正を防止している。
【００７３】
以上のように、適切なアルゴリズムを組み合わせることによって、単一トランスデューサを用いた全二重通話回路において、送話信号を阻害する受話信号を、全二重通話開始から数秒以内に９０ｄＢ以上抑圧し、かつ、誤修正検出および同時通話検出アルゴリズムＡＬＤＢＬを使用し、その状態を長期間維持することができる。
【００７４】
なお、受話送話機能を有する単一トランスデューサは、トランスデューサＺＴの両端子間に振動電圧を印可することによって振動電圧に比例した音圧信号を発生し、かつ、トランスデューサＺＴに振動音圧を加えることによりトランスデューサＺＴの両端子間に振動音圧に比例した振動電圧を発生する性質を持つ可逆的トランスデューサを意味する。単一トランスデューサは、この変換機能を使用して一般的に電気信号と音声信号とを相互に変換することに利用されている。この受話送話機能を有する単一トランスデューサの例として、可動コイル型スピーカ兼マイク、可動鉄心型スピーカ兼マイクなどがある。
【００７５】
また以上説明したシステム（単一トランスデューサを用いた全二重通話回路）、特にそのデジタル信号処理回路は、専用のプロセッサ、マイクロコントローラ、プログラマブル論理デバイス、又はマイクロプロセッサを用いて上述の一連のアルゴリズムを含む諸動作の全て又は一部を果たさせることができる。上述の諸動作のあるものはソフトウェアで、他のものはハードウェアで実現してもよい。
【００７６】
便宜上、これらの動作は、様々な、相互接続された機能ブロック、又は個別のソフトウェアモジュールの形で表現されているが、これは必ずしも必須ではなく、複数の機能ブロック又はモジュールが等価的に単一の論理デバイス、プログラム、又は動作として集約されていてもよい。いずれにしても、これらの機能ブロックとソフトウェアモジュールや、それらの内外部を結ぶ柔軟なインタフェースは、それ自身により、もしくは、ハードウェア又はソフトウェア上の他の動作と組み合わせることにより実現できる。
【００７７】
以上、本発明に係るアナログ信号処理回路、デジタル信号処理回路、係数更新アルゴリズム、システム同定学習修正強度補正アルゴリズム、誤修正検出および同時通話検出アルゴリズム、同定学習アルゴリズム、について説明したが、上記の説明は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得る。
【図面の簡単な説明】
【００７８】
【図１】本発明に係る単一トランスデューサを用いた全二重通話回路の実施形態を示すブロック図である。
【図２】本発明に係る単一トランスデューサを用いた全二重通話回路の実施形態での信号処理の経過を示す図である。
【図３】本発明に係る単一トランスデューサを用いた全二重通話回路の実施形態での信号処理の効果を示す図である。
【符号の説明】
【００７９】
ＡＤＩ    （アナログ）差動入力増幅器
ＡＤＯ    （アナログ）差動出力増幅器
ＡＤＣ    Ａ／Ｄ変換器
ＡＤＤ    加算器
ＡＬＤＢ    誤修正検出および同時通話検出アルゴリズム
ＡＬＬＮ    伝達関数同定フィルタ学習アルゴリズム
ＡＬｍｕ    システム同定修正強度計算アルゴリズム
ＡＬＵＰＤ    係数更新アルゴリズム
ＤＡＣ    Ｄ／Ａ変換器
ＤＩＮ    入力端子
ＤＬ１、ＤＬ２、ＤＬ３    第１、２、３の信号遅延器兼電力計算器
ＤＬ４    第４の信号遅延器
ＤＯＵＴ    出力端子
ｅｒｒ    誤差信号
ＦＩＬＥＱ    等化フィルタ
ＦＩＬＩＤ    伝達関数同定フィルタ
ＨＡ［ｋ］    第１のフィルタ係数メモリ（および、第１のフィルタ係数）
ＨＥＱ［ｋ］    第２のフィルタ係数メモリ（および、第２のフィルタ係数）
ＨＰＦ１、ＨＰＦ２    第１、２の高域通過フィルタ
ＩＬＮ    学習起動入力端子
ｍｕ    修正係数
ＭＵＬ１、ＭＵＬ２、ＭＵＬ３、ＭＵＬ４    第１〜第４の乗算器
ＰＷ１、ＰＷ２、ＰＷ３    第１〜第３の移動平均電力値
Ｒ１、Ｒ２、Ｒ３    第１〜第３の抵抗器（および、その抵抗値）
ＲＲＸＶ    受話音量係数レジスタ（および、受話音量係数）
ＲＳＧＶ    信号音量係数レジスタ（および、信号音量係数）
ＲＴＸＶ    送話音量係数
ＳＧ    信号発生器
ＳＵＢ    減算器
ＸＡ［ｋ］    遅延信号メモリ（および、遅延信号）
ＺＴ    単一トランスデューサ
【図１】
0004844593.tif 000009
【図２】
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【図３】
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