(57)【特許請求の範囲】
【請求項１】
第１電圧線と第２電圧線との間に直列に接続された第１電流源および第１トランジスタと、
前記第１電圧線と前記第２電圧線との間に直列に接続された第２電流源、第１抵抗および第２トランジスタと、
前記第１電圧線と前記第２電圧線との間に直列に接続された第３電流源、第１スイッチおよび第１可変抵抗と、
前記第２電流源と前記第１抵抗の接続ノードである第１抵抗ノードの電圧と前記第１トランジスタのエミッタの電圧を等しくするために、入力が前記第１抵抗ノードと前記第１トランジスタのエミッタにそれぞれ接続され、出力が前記第１、第２および第３電流源の制御端子に接続された第１オペアンプ回路と、
前記第１電圧線と前記第２電圧線との間に直列に接続された第４電流源および第２可変抵抗と、
前記第１スイッチと前記第１可変抵抗の接続ノードである出力ノードと前記第１電圧線との間に直列に接続された第５電流源および第２スイッチと、
前記第４電流源と前記第２可変抵抗の接続ノードである第２抵抗ノードの電圧と前記第１トランジスタのエミッタの電圧を等しくするために、入力が前記第２抵抗ノードと前記第１トランジスタのエミッタにそれぞれ接続され、出力が前記第４および第５電流源の制御端子に接続された第２オペアンプ回路とを備え、
前記第１トランジスタは、ベースとコレクタが前記第２電圧線に接続され、
前記第２トランジスタは、ベースとコレクタが前記第２電圧線に接続され、前記第１トランジスタと異なる電流密度で動作し、
前記第１スイッチは、第１動作モードと第３動作モードでオンし、第２動作モードでオフし、
前記第２スイッチは、第１動作モードと第２動作モードでオンし、第３動作モードでオフすることを特徴とする基準電圧発生回路。
【請求項２】
請求項１記載の基準電圧発生回路において、
前記第３電流源および前記第１スイッチの接続ノードである第１スイッチノードと前記第２電圧線との間に直列に接続された前記第１スイッチがオンのときにオフし前記第１スイッチがオフのときにオンする第３スイッチおよび第２抵抗と、
前記第５電流源と前記第２スイッチの接続ノードである第２スイッチノードと前記第３スイッチと前記第２抵抗の接続ノードである第３スイッチノードとの間に接続された前記第２スイッチがオンのときにオフし前記第２スイッチがオフのときにオンする第４スイッチとを備えていることを特徴とする基準電圧発生回路。
【請求項３】
請求項１記載の基準電圧発生回路において、
前記第１、第２および第３電流源の出力がそれぞれ接続されているノードを切りかえるために、前記第１、第２および第３電流源と前記第１トランジスタ、前記第１抵抗素子および前記第１スイッチとの間に配置された第１ダイナミックエレメントマッチング回路と、
前記第４および第５電流源の出力がそれぞれ接続されているノードを切りかえるために、前記第４および第５電流源と前記第２可変抵抗および前記第２スイッチの間に配置された第２ダイナミックエレメントマッチング回路とを備えていることを特徴とする基準電圧発生回路。
【請求項４】
請求項３記載の基準電圧発生回路において、
前記第１、第２および第３電流源は、電流を生成するために、ソースが前記第１電圧線に接続され、ゲートが制御線に接続され、ドレインが互いに接続された少なくとも１つ以上のＭＯＳトランジスタをそれぞれ備え、
前記第１電流源の電流を生成するＭＯＳトランジスタのゲート幅Wおよびゲート長Lの比Ｗ／Ｌは、前記第２電流源の電流を生成するＭＯＳトランジスタのゲート幅Wおよびゲート長Lの比Ｗ／Ｌより大きく、
前記第１ダイナミックエレメントマッチング回路は、前記第１、第２および第３電流源の電流値の比を前記第１、第２および第３電流源の比Ｗ／Ｌの比と等しくするために、前記第１、第２および第３電流源の出力がそれぞれ接続されているノードを切りかえることを特徴とする基準電圧発生回路。
【請求項５】
請求項１記載の基準電圧発生回路において、
前記第１および第２オペアンプ回路の少なくとも１つは、チョッパ型のオペアンプ回路で構成されていることを特徴とする基準電圧発生回路。
【請求項６】
請求項１記載の基準電圧発生回路において、
前記第１および第２可変抵抗の少なくとも１つは、ソースが前記第２電圧線に接続された複数のスイッチＭＯＳトランジスタと、前記スイッチＭＯＳトランジスタのドレインに一方の端子が接続された複数の単位抵抗で構成されていることを特徴とする基準電圧発生回路。
【請求項７】
請求項１記載の基準電圧発生回路において、
前記出力ノードに発生した電圧を基準電圧発生回路の外部に出力する出力バッファアンプを備えていることを特徴とする基準電圧発生回路。
【請求項８】
請求項７記載の基準電圧発生回路において、
前記出力バッファアンプは、チョッパ型のオペアンプ回路で構成されていることを特徴とする基準電圧発生回路。
【請求項９】
請求項１記載の基準電圧発生回路において、
基準電圧発生回路が形成される半導体基板の温度を検出し、検出した温度を示す温度情報を出力する温度検出部を備えていることを特徴とする基準電圧発生回路。
【請求項１０】
請求項１記載の基準電圧発生回路において、
前記第１および第２スイッチの制御端子に接続され、基準電圧発生回路の外部から供給されるスイッチ制御信号を受信するスイッチ制御端子を備えていることを特徴とする基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、温度に依存しない基準電圧を出力する基準電圧発生回路に関する。
【背景技術】
【０００２】
一般的に、温度および電源電圧に依存しない基準電圧が必要な場合、バンドギャップ回路と呼ばれる基準電圧発生回路が広く用いられている。例えば、バンドギャップ回路は、順バイアスされたｐｎ接合の電圧と、絶対温度（Ｔ）に比例するＰＴＡＴ（Proportional To Absolute Temperature）電圧とを加算する。順バイアスされたｐｎ接合の電圧は、ｐｎ接合の電圧を１次式で近似すると、絶対温度に対して負の線形依存性（以後、ＣＴＡＴ（Complementary To Absolute Temperature）とも称する）であることが知られている。したがって、温度に依存しない基準電圧は、この順バイアスされたｐｎ接合の電圧と適切なＰＴＡＴ電圧の加算によって得られる。この種のバンドギャップ回路は、各種の回路が考案され実用されてきた（例えば、非特許文献１のFig.5、特許文献１のFig.1参照）。
【０００３】
図３０は、一般的なバンドギャップ回路の一例を示している。図３０のバンドギャップ回路は、ｐｎｐバイポーラトランジスタＱ１、Ｑ２（以後、バイポーラトランジスタをＢＪＴとも称する）、抵抗Ｒ１ａ、Ｒ２ａ、Ｒ３ａ（それぞれの抵抗値もＲ１ａ、Ｒ２ａ、Ｒ３ａで称する）、オペアンプＡＭＰ１ａで構成されている。また、ＧＮＤはＧＮＤ電圧、ＢＧＲＯＵＴは出力基準電圧、ＮＯＤＥ１、ＩＭａ、ＩＰａは内部のノードを示している。抵抗に添えられた値は抵抗値の例を示している。ＢＪＴＱ１、Ｑ２に添えられた数字（×１、×１０）は、ＢＪＴＱ１、Ｑ２の相対的な面積の比の例を示している。
【０００４】
トランジスタのベース・エミッタ間電圧あるいは、ｐｎ接合の順方向電圧Ｖｂｅは、式（１）になる。
Vbe＝Veg−a・T  ・・・（１）
ここで、Ｖｅｇはシリコンのバンドギャップ電圧、Ｔは絶対温度、ａは順方向電圧Ｖｂｅの温度係数である。ａの値は、ｐｎ接合のバイアス電流により異なる。但し、実用領域では、ａの値は、約２ｍＶ／℃となることが、知られている。また、バンドギャップ電圧Ｖｅｇは、約１．２Ｖである。
【０００５】
ＢＪＴのエミッタ電流ＩＥと順方向電圧Ｖｂｅの関係は、式（２）になる。ここで、ＩＳはトランジスタのエミッタ面積に比例する定数、ｑは電子の電荷、ｋはボルツマン定数である。
IE＝IS・exp{q・Vbe/(k・T)}  ・・・（２）
オペアンプＡＭＰ１ａの電圧利得が十分大きい場合、オペアンプＡＭＰ１ａによる負帰還により、オペアンプＡＭＰ１ａの入力ＩＭａとＩＰａの電圧が互いに等しくなる。例えば、図中に示すように、抵抗Ｒ１ａ、Ｒ２ａの抵抗値の比を１：１０（１００ｋ：１Ｍ）にすると、ＢＪＴＱ１、Ｑ２に流れる電流の大きさの比は、１０：１となる。ＢＪＴＱ２に流れる電流をＩとすると、ＢＪＴＱ１に流れる電流は、Ｉ×１０となる。図中のＢＪＴＱ１、Ｑ２の下に添えられたＩ×１０とＩは、ＢＪＴＱ１、Ｑ２に流れる電流の相対関係を示す。ＢＪＴＱ１、Ｑ２のエミッタ面積の比を１：１０にすると、式（２）のＩＳは、ＢＪＴＱ１、Ｑ２で、１：１０になる。図中のＢＪＴＱ１、Ｑ２に添えられた×１、×１０は、このエミッタ面積の相対関係を示す。
【０００６】
ＢＪＴＱ１のベース・エミッタ間電圧をＶｂｅ１、ＢＪＴＱ２のベース・エミッタ間電圧をＶｂｅ２で表わすと、ＢＪＴＱ１、Ｑ２のエミッタ電流は、式（２）より、それぞれ式（３）、（４）になる。また、式（３）、（４）の両辺を割り算すると、式（５）になる。
I×10＝IS・exp{q・Vbe1/(k・T)}  ・・・（３）
I＝IS×10・exp{q・Vbe2/(k・T)}  ・・・（４）
100＝exp{q・Vbe1/(k・T)−q・Vbe2/(k・T)}  ・・・（５）
ＢＪＴＱ１、Ｑ２のベース・エミッタ間電圧の差ΔＶｂｅ（ΔＶｂｅ＝Ｖｂｅ１−Ｖｂｅ２）は、式（６）になる。
【０００７】
ΔVbe＝(k・T/q)・ln(100)  ・・・（６）
式（６）より、ＢＪＴＱ１、Ｑ２のベース・エミッタ間電圧の差ΔＶｂｅは、ＢＪＴＱ１、Ｑ２の電流密度の比を対数にした“ｌｎ（１００）”と熱電圧である“ｋ・Ｔ／ｑ”で表わされる。この電圧ΔＶｂｅが抵抗Ｒ３ａの両端の電圧に等しいので、抵抗Ｒ２ａ、Ｒ３ａには、ΔＶｂｅ／Ｒ３ａの電流が流れる。従って、抵抗Ｒ２ａの両端の電圧ＶＲ２ａは、式（７）になる。
【０００８】
VR2a＝ΔVbe・R2a/R3a  ・・・（７）
ノードＩＭａの電圧は、ノードＩＰａの電圧である順方向電圧Ｖｂｅ１と等しいので、出力基準電圧ＢＧＲＯＵＴは式（８）になる。
BGROUT＝Vbe1＋ΔVbe・R2a/R3a  ・・・（８）
ｐｎ接合の順方向電圧Ｖｂｅ１は温度の上昇にともなって減少する負の温度依存性を持つ（式（１）参照）。一方、ＢＪＴＱ１、Ｑ２のベース・エミッタ間電圧の差ΔＶｂｅは温度に比例して大きくなる（式（６）参照）。したがって、適切に定数を選ぶことで、出力基準電圧ＢＧＲＯＵＴは、温度に依存しない値になる。そのときの出力基準電圧ＢＧＲＯＵＴは、シリコンのバンドギャップ電圧に相当する約１．２Ｖとなる。
【０００９】
図３０に示したバンドギャップ回路では、比較的単純な回路で、基準電圧を発生できる利点がある。しかし、実際の集積回路では、素子ばらつきにより、オペアンプのそれぞれの入力電圧は、完全には一致しない（この入力間の電圧の差をオフセット電圧と呼ぶ）。オフセット電圧は、オペアンプによって異なる。但し、典型的なオフセット電圧は＋１０ｍＶ〜−１０ｍＶ程度であることが知られている。このため、出力基準電圧ＢＧＲＯＵＴは、バンドギャップ回路を構成しているオペアンプ（図３０のＡＭＰ１ａ）のオフセット電圧の影響を受ける。つまり、バンドギャップ回路を構成しているオペアンプのオフセット電圧により、達成される出力基準電圧ＢＧＲＯＵＴの精度が悪くなる。
【００１０】
図３１は、図３０に示した回路におけるオペアンプのオフセット電圧の影響を示している。図３０で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図３１のバンドギャップ回路は、図３０のオペアンプＡＭＰ１ａを理想オペアンプＩＡＭＰ１に置き換えて構成されている。また、オペアンプＡＭＰ１ａのオフセット電圧に相当するオフセット電圧ＶＯＦＦ（オフセット電圧ＶＯＦＦの値もＶＯＦＦで称する）を理想オペアンプＩＡＭＰ１の−入力側に追加している。図中のＩＩＭは理想オペアンプＩＡＭＰ１の−側の入力端子を示している。
【００１１】
理想オペアンプＩＡＭＰ１のオフセット電圧を０ｍＶとするとき、オペアンプのオフセット電圧ＶＯＦＦは、以下に示すように出力基準電圧ＢＧＲＯＵＴに影響する。図３０の理想的な回路では、ノードＩＭａとノードＩＰａの電圧が一致する。一方、現実の回路では、理想オペアンプＩＡＭＰ１の入力ＩＩＭとノードＩＰａの電圧が一致する。したがって、ノードＩＭａの電圧は、ノードＩＰａの電圧に、オフセット電圧ＶＯＦＦが加算された電圧になる。ノードＩＭａの電圧をＶＩＭａで表わすと式（９）になる。
【００１２】
VIMa＝Vbe1＋VOFF  ・・・（９）
式（９）より、図中の抵抗Ｒ３ａに加わる電圧ＶＲ３ａは、式（１０）となる。
VR3a＝ΔVbe＋VOFF  ・・・（１０）
式（１０）より、抵抗Ｒ２ａの両端の電圧ＶＲ２ａは、式（１１）になる。
VR2a＝(ΔVbe＋VOFF)・R2a/R3a  ・・・（１１）
式（１１）より、出力基準電圧ＢＧＲＯＵＴは、式（１２）になる。
【００１３】
BGROUT＝Vbe1＋VOFF＋(ΔVbe＋VOFF)・R2a/R3a  ・・・（１２）
図中の例では、抵抗の比Ｒ２ａ／Ｒ３ａは、“５”となるので、出力基準電圧ＢＧＲＯＵＴは、理想値にオフセット電圧を６倍した値を加えた値となる。
オフセット電圧ＶＯＦＦの影響を小さくするために、図３０、図３１の例では、ＢＪＴＱ１に対してＢＪＴＱ２の面積を１０倍、ＢＪＴＱ１に流れる電流をＢＪＴＱ２に流れる電流の１０倍にしている。これにより、ＢＪＴＱ１、Ｑ２のベース・エミッタ間電圧の差ΔＶｂｅは、例えば、Ｔ＝３００Ｋのとき、約１２０ｍＶになる（式（６）参照）。このように、ＢＪＴＱ１、Ｑ２のベース・エミッタ間電圧の差ΔＶｂｅは、オフセット電圧ＶＯＦＦに対して比較的大きな値になる。但し、この場合でも、オフセット電圧ＶＯＦＦは、出力基準電圧ＢＧＲＯＵＴに影響を与える。例えば、Ｔ＝３００Ｋ、Ｖｂｅ１＝６００ｍＶ、Ｒ２ａ／Ｒ３ａ＝５で、出力基準電圧ＢＧＲＯＵＴは約１２００ｍＶになる（式（６）、式（８）参照）。このとき、出力基準電圧ＢＧＲＯＵＴには、オフセット電圧ＶＯＦＦの６倍（１＋Ｒ２ａ／Ｒ３ａ）の電圧が加算される（式（１２）参照）。図３１に示した出力基準電圧ＢＧＲＯＵＴの値は、このオフセット電圧の影響を示している。
【００１４】
オフセット電圧ＶＯＦＦの影響を無くすために、チョッパ回路を導入したバンドギャップ回路（Chopper-stabilized BGR）が提案されている（例えば、特許文献１のFig.2、特許文献２、非特許文献１のFig.6、非特許文献２のFig.3、非特許文献３のFig.4、非特許文献４のFig.3）。
図３２は、従来のチョッパ型バンドギャップ回路の動作原理を示している。図３１で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図３２のバンドギャップ回路は、図３１のバンドギャップ回路にスイッチＳＷ１ａ、ＳＷ２ａ、ＳＷ３ａ、ＳＷ４ａ、ローパスフィルタＬＰＦを追加して構成されている。理想オペアンプＩＡＭＰ２は理想オペアンプ回路、基準電圧ＢＧＲＯＵＴは出力基準電圧、出力ＲＥＦＯＵＴはローパスフィルタＬＰＦの出力、ＶＯＦＦはオフセット電圧、ＮＯＤＥ１、ＩＭａ、ＩＰａ、ＮＯＤＥ２およびＮＯＤＥ３は内部のノードを示している。スイッチＳＷ１ａ−ＳＷ４ａに添えられた信号名φ１、φ２はそれぞれのスイッチがオンしている期間を示している。スイッチＳＷ２ａ、ＳＷ３ａはφ１がＨ（Ｈｉｇｈレベル）の期間（以下φ１期間とも称する）にオンし、スイッチＳＷ１ａ、ＳＷ４ａはφ２がＨの期間（以下φ２期間とも称する）にオンする。図３２（ｂ）は、信号φ１、φ２のタイミングと出力基準電圧ＢＧＲＯＵＴの関係を示している。
【００１５】
図３２（ａ）のバンドギャップ回路は、φ１がＨの期間（φ１期間）は、図３１のバンドギャップ回路と同様に動作する。図３１で説明したように、例えば、出力基準電圧ＢＧＲＯＵＴは、理想的なバンドギャップ出力にオフセット電圧ＶＯＦＦの６倍が加算されて出力される。このときの出力基準電圧ＢＧＲＯＵＴは、例えば、理想値ＩＤＬ（１２００ｍＶ）＋６×ＶＯＦＦとする。図３２（ａ）のバンドギャップ回路では、スイッチＳＷ１ａ−ＳＷ４ａにより、ノードＩＭａ、ＩＰａとノードＮＯＤＥ２、ＮＯＤＥ３の接続をそれぞれ入れ替える。すなわち、φ１期間では、ノードＩＭａはノードＮＯＤＥ２、ノードＩＰａはノードＮＯＤＥ３に接続され、φ２期間では、ノードＩＭａはノードＮＯＤＥ３、ノードＩＰａはノードＮＯＤＥ２に接続される。また、理想オペアンプＩＡＭＰ２は、理想オペアンプＩＡＭＰ２の−入力端子からの入力をφ１期間には−入力、φ２期間には＋入力として動作する。同様に、理想オペアンプＩＡＭＰ２の＋入力は、φ１期間には＋入力、φ２期間には−入力として動作する。これにより、φ２期間にも理想オペアンプＩＡＭＰ２による負帰還を実現する。したがって、出力基準電圧ＢＧＲＯＵＴは、φ２期間に、理想値ＩＤＬ（１２００ｍＶ）−６×ＶＯＦＦになる。これにより、出力基準電圧ＢＧＲＯＵＴは、φ１期間には、理想値ＩＤＬ（１２００ｍＶ）＋６×ＶＯＦＦ、φ２期間には、理想値ＩＤＬ（１２００ｍＶ）−６×ＶＯＦＦとなる（図３２（ｂ））。
【００１６】
さらに、信号φ１、φ２に同期して変化する出力基準電圧ＢＧＲＯＵＴをローパスフィルタＬＰＦに入力する。ローパスフィルタＬＰＦの出力ＲＥＦＯＵＴは、オフセット電圧ＶＯＦＦに起因する誤差を含まない基準電圧になる。つまり、図３２（ａ）のバンドギャップ回路は、オフセットに起因する誤差を、信号φ１、φ２により交流成分に変換し、ローパスフィルタＬＰＦにより誤差成分を取り除く。これにより、チョッパ型バンドギャップ回路は、理想的な基準電圧を出力する。
【００１７】
図３３は、チョッパ型バンドギャップ回路の具体的回路構成の一例を示している。図３２で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図３３のバンドギャップ回路は、チョッパ型アンプとして動作するオペアンプ回路をｎＭＯＳトランジスタＮＭ１ａ、ＮＭ２ａ、ＮＭ３ａ、ｐＭＯＳトランジスタＰＭ１ａ、ＰＭ２ａ、ＰＭ３ａ、ＰＭ４ａ、およびスイッチＳＷ１ａ−ＳＷ８ａで構成している。図３３のＶＤＤは電源電圧、バイアス電圧ＰＢＩＡＳ１ａはバイアス電圧、ノードＮＯＤＥ１、ＩＭａ、ＩＰａ、ＮＯＤＥ２、ＮＯＤＥ３、ＮＤ１、ＮＤ２、ＮＧ１およびＮＧ２は内部のノードを示している。スイッチＳＷ１ａ−ＳＷ８ａに添えられた信号名φ１、φ２はそれぞれのスイッチがオンしている期間を示している。スイッチＳＷ２ａ、ＳＷ３ａ、ＳＷ５ａ、ＳＷ７ａはφ１がＨの期間にオンし、スイッチＳＷ１ａ、ＳＷ４ａ、ＳＷ６ａ、ＳＷ８ａはφ２がＨの期間にオンする。
【００１８】
スイッチＳＷ１ａ−ＳＷ４ａにより、トランジスタＰＭ２ａあるいはＰＭ３ａのゲートのどちらか一方は、ノードＩＭａに接続され、他方はノードＩＰａに接続される。例えば、φ１期間には、トランジスタＰＭ２ａのゲートはノードＩＭａに接続され、トランジスタＰＭ３ａのゲートはノードＩＰａに接続される。また、スイッチＳＷ５ａがオンするので、トランジスタＮＭ１ａはダイオード接続の負荷となる。さらにスイッチＳＷ７ａがオンすることにより、トランジスタＮＭ３ａのゲートは、ノードＮＤ２に接続される。φ２期間には、トランジスタＰＭ３ａのゲートはノードＩＭａに接続される。また、スイッチＳＷ６ａ、ＳＷ８ａがオンするので、トランジスタＮＭ２ａはダイオード接続の負荷となり、トランジスタＮＭ３ａのゲートは、ノードＮＤ１に接続される。したがって、φ１期間、φ２期間のいずれにおいても負帰還ループが形成される。トランジスタＰＭ２ａ、ＰＭ３ａおよびトランジスタＮＭ１ａ、ＮＭ２ａで構成されるオペアンプの＋側入力と−側入力は、φ１期間とφ２期間で入れ替わる。これにより、オペアンプのオフセット電圧は、φ１期間とφ２期間で、逆符号でほぼ等しい値になる。したがって、平均的には、オフセット電圧は、発生しないことになる。
【００１９】
図３２、図３３に示したチョッパ回路を導入したバンドギャップ回路により、オペアンプのオフセット電圧に起因する出力基準電圧ＢＧＲＯＵＴの誤差は低減される。
図３３では、標準的な２段アンプにチョッパ回路を導入した構成例を示した。この他にも、折り返しカスコード（ｆｏｌｄｅｄ  ｃａｓｃｏｄｅ）回路に、チョッパ回路を導入したバンドギャップ回路も知られている（例えば、非特許文献３のFig.4、非特許文献５のFig.11）。
【００２０】
図３４は、折り返しカスコード回路にチョッパ回路を導入した回路の一例を示している。図３４（ａ）の折り返しカスコード回路は、ｎＭＯＳトランジスタＮＭ４ａ、ＮＭ５ａ、ＮＭ６ａ、ＮＭ７ａ、ｐＭＯＳトランジスタＰＭ５ａ、ＰＭ６ａ、ＰＭ７ａ、ＰＭ８ａ、ＰＭ９ａ、ＰＭ１０ａ、ＰＭ１１ａ、およびチョッパ部分回路ＣＨＳ１、ＣＨＳ２、ＣＨＳ３で構成されている。図中のＶＤＤは電源電圧、ＧＮＤはＧＮＤ電圧、入力ノードＩＮ１、ＩＮ２はアンプの入力端子、出力ノードＯＵＴはアンプの出力端子、ノードＮＤ３、ＮＤ４、ＰＧ１は内部のノードを、バイアス電圧ＰＢＩＡＳ２ａ、ＰＢＩＡＳ３ａはｐＭＯＳトランジスタのバイアス電圧、バイアス電圧ＮＢＩＡＳ１ａ、ＮＢＩＡＳ２ａはｎＭＯＳトランジスタのバイアス電圧を示している。図３４（ｂ）は、チョッパ部分回路ＣＨＳ１−ＣＨＳ３の構成を示している。チョッパ部分回路ＣＨＳ１−ＣＨＳ３は、スイッチＳＷＣ１、ＳＷＣ２、ＳＷＣ３、ＳＷＣ４で構成されている。スイッチＳＷＣ１−ＳＷＣ４に添えられた信号φ１、φ２はそれぞれのスイッチがオンする期間を示している。それぞれの信号がＨの期間にオンし、それぞれの信号がＬ（Ｌｏｗレベル）の期間にオフする。図３４（ｃ）は、信号φ１、φ２のタイミングの一例を示している。
【００２１】
チョッパ部分回路ＣＨＳ１−ＣＨＳ３は、２つの信号をまっすぐ伝えるか、交差して（信号を入れ替えて）伝えるかを選択する回路である。すなわち、信号をまっすぐ伝える期間（信号φ１がＨの期間）は、ノードＮＯＤＥＣ１とノードＮＯＤＥＣ３、ノードＮＯＤＥＣ２とノードＮＯＤＥＣ４が接続される。信号を交差して伝える期間（信号φ２がＨの期間）は、ノードＮＯＤＥＣ１とノードＮＯＤＥＣ４、ノードＮＯＤＥＣ２とノードＮＯＤＥＣ３が接続される。チョッパ部分回路ＣＨＳ１−ＣＨＳ３は、信号をまっすぐ伝える期間と信号を交差して伝える期間で、全ての信号の関係を入れ替える。したがって、図３４（ａ）の折り返しカスコード回路は、信号をまっすぐ伝える期間と信号を交差して伝える期間で、同じ極性で動作する。
【００２２】
上述では、オペアンプのオフセット電圧がバンドギャップ回路の出力電圧に与える影響を低減する従来回路の工夫を説明した。一方、バンドギャップ回路の出力電圧は、オペアンプのオフセット電圧に限らず、抵抗あるいはｐｎｐバイポーラトランジスタのベース・エミッタ間電圧Ｖｂｅの誤差の影響も受ける。抵抗あるいはｐｎｐバイポーラトランジスタのベース・エミッタ間電圧Ｖｂｅの誤差を低減するために、一般的に、トリミングが行われてきた（例えば、特許文献３の図２、特許文献４の図３、特許文献５のFig.5、特許文献６の図１、特許文献７の図１、特許文献８のFig.9、特許文献９のFig.4）。例えば、抵抗トリミングでは、直列に接続された抵抗とヒューズのセットを並列に接続し、レーザーなどにより、ヒューズを切断することで、合計の抵抗値を調整する方法が知られている（例えば、非特許文献６のFig.6）。また、ツェナザッピング（Ｚｅｎｅｒ  ｚａｐｐｉｎｇ）と呼ばれる手法では、並列に接続された抵抗とツェナ素子のセットを直列に接続し、ツェナ素子を低抵抗化するためにツェナ素子を破壊し、合計の抵抗値を調整する方法が知られている。
【００２３】
図３５は、トランジスタの面積をトリミングする回路を導入したバンドギャップ回路の一例を示している。図３０で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図３５のバンドギャップ回路は、図３０のバンドギャップ回路の抵抗Ｒ１ａ、オペアンプＡＭＰ１ａが削除され、オペアンプＡＭＰ２ａ、ｐＭＯＳトランジスタＰＭ１２ａ、ＰＭ１３ａ、トランジスタＱ２ａ、Ｑ２ｂ、Ｑ２ｃおよびスイッチＳＷ１０ａ、ＳＷ１１ａ、ＳＷ１２ａが追加されて構成されている。
【００２４】
バンドギャップ電圧を発生するためには、既に式（８）で説明したように、ＢＪＴＱ１のベース・エミッタ間電圧Ｖｂｅ１に、ＢＪＴＱ１、Ｑ２のベース・エミッタ間電圧の差ΔＶｂｅをもとに発生したＰＴＡＴ電圧を加算する。しかし、実際の集積回路では、トランジスタのベース・エミッタ間電圧Ｖｂｅの値自体が製造条件の変動等によりばらつく。また、ｐｎｐバイポーラトランジスタ相互のＶｂｅの差ΔＶｂｅも製造条件の変動によってばらつく。但し、このばらつきは、トランジスタのベース・エミッタ間電圧Ｖｂｅの絶対値のばらつきより小さい。これらのばらつきにより、式（８）で表わされるバンドギャップ電圧は設計値からずれる。これらのばらつきによるバンドギャップ回路の出力電圧の誤差を低減するためにＢＪＴＱ２、Ｑ２ａ、Ｑ２ｂ、Ｑ２ｃの面積の合計を調整する。例えば、製造後に、ＰＴＡＴ電圧を調整するために、スイッチＳＷ１０ａ−ＳＷ１２ａによりＢＪＴＱ２と並列に接続されるＢＪＴＱ２ａ、Ｑ２ｂ、Ｑ２ｃの面積の合計を調整する。これにより、バンドギャップ回路の出力電圧を調整することができる。
【００２５】
さらに、ＭＯＳトランジスタを使用するバンドギャップ回路においては、出力電圧の値は、ＭＯＳトランジスタのマッチングの影響も受ける。ＭＯＳトランジスタのマッチングを改善する手法としてダイナミックエレメントマッチングが知られている（例えば、非特許文献６のFig.9、非特許文献７のFig.2、非特許文献８）。
図３６は、ダイナミックエレメントマッチング回路の動作原理を示している。図３６（ａ）の回路は、ｐＭＯＳトランジスタＰＭ１４ａ、ＰＭ１５ａ、ＰＭ１６ａおよびスイッチＳＷ１３ａ−ＳＷ２１ａで構成されている。ＶＤＤは電源電圧、バイアス電圧ＰＢＩＡＳ４ａは、トランジスタＰＭ１４ａ−ＰＭ１６ａのゲートに共通に与えられているバイアス電圧、ノードＮＯＤＥ４−ＮＯＤＥ９は、説明のために与えたノード名、および電流Ｉ１、Ｉ２、Ｉ３はノードＮＯＤＥ７、ＮＯＤＥ８、ＮＯＤＥ９にそれぞれ流れる電流を示している。スイッチＳＷ１３ａ−ＳＷ２１ａに添えられた信号φ１ａ、φ２ａ、φ３ａは、それぞれのスイッチがオンしている期間を示している。スイッチＳＷ１３ａ−ＳＷ２１ａは、それぞれの信号φ１ａ、φ２ａ、φ３ａがＨの期間にオンし、それぞれの信号φ１ａ、φ２ａ、φ３ａがＬの期間にオフする。図３６（ｂ）は、信号φ１ａ、φ２ａ、φ３ａと電流Ｉ１、Ｉ２、Ｉ３の関係を示している。
【００２６】
図３６を用いて、ダイナミックエレメントマッチングの原理を説明する。トランジスタＰＭ１４ａ、ＰＭ１５ａ、ＰＭ１６ａのゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌを互いに等しくすれば、理想的には、トランジスタＰＭ１４ａ、ＰＭ１５ａ、ＰＭ１６ａの電流は互いに等しくなる。しかし、現実の集積回路では、製造ばらつきにより、しきい電圧Ｖｔｈが素子ごとに多少異なる。このため、ＭＯＳトランジスタのゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌを互いに等しく設計しても、その電流値は互いに等しくならない。ダイナミックエレメントマッチングは、トランジスタＰＭ１４ａ、ＰＭ１５ａ、ＰＭ１６ａを等しい時間間隔で切り替えることにより、等価的に３つの電流Ｉ１、Ｉ２、Ｉ３の値を互いに等しくする。その本質は、“異なる電流であっても、時間平均をとることにより、平均電流を一致させることができる”ということである。
【００２７】
例えば、トランジスタＰＭ１４ａの電流値を１．１０、トランジスタＰＭ１５ａの電流値を１．０５、トランジスタＰＭ１６ａの電流値を０．８５として説明する。信号φ１がＨのときは、電流Ｉ１の値はトランジスタＰＭ１４ａの電流値、電流Ｉ２の値はトランジスタＰＭ１５ａの電流値および電流Ｉ３の値はトランジスタＰＭ１６ａの電流値となる。信号φ２がＨのときは、電流Ｉ１の値はトランジスタＰＭ１５ａの電流値、電流Ｉ２の値はトランジスタＰＭ１６ａの電流値および電流Ｉ３の値はトランジスタＰＭ１４ａの電流値となる。信号φ３がＨのときは、電流Ｉ１の値はトランジスタＰＭ１６ａの電流値、電流Ｉ２の値はトランジスタＰＭ１４ａの電流値および電流Ｉ３の値はトランジスタＰＭ１５ａの電流値となる。これにより、電流Ｉ１の電流値は、１．１０（トランジスタＰＭ１４ａの電流）、１．０５（トランジスタＰＭ１５ａの電流）および０．８５（トランジスタＰＭ１６ａの電流）の順に、等しい時間間隔で変化する電流波形となる。従って、電流Ｉ１の平均電流は、トランジスタＰＭ１４ａ、ＰＭ１５ａ、ＰＭ１６ａの電流の平均値となる。電流Ｉ２、Ｉ３の平均電流も、同様にトランジスタＰＭ１４ａ、ＰＭ１５ａ、ＰＭ１６ａの電流の平均値となる。このように、完全に値の一致しない電流源（トランジスタＰＭ１４ａ、ＰＭ１５ａ、ＰＭ１６ａ）を用いても、これらの電流源を等しい時間間隔で切り替えることにより、それぞれの枝に流れる電流（電流Ｉ１、Ｉ２、Ｉ３）の平均を互いに等しくすることができる。
【００２８】
図３７は、一般的なバンドギャップ回路の別の例を示している。図３０では最も標準的な回路構成を示したが、バンドギャップ回路を実現する構成は各種提案されている（例えば、特許文献１０−１８）。図中の回路は、その中の１つの例である。図３５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２９】
図３７のバンドギャップ回路は、図３５のバンドギャップ回路の抵抗Ｒ２ａ、スイッチＳＷ１０ａ−ＳＷ１２ａおよびｐｎｐトランジスタＱ２ａ、Ｑ２ｂ、Ｑ２ｃが削除され、オペアンプＡＭＰ３ａ、ＡＭＰ４ａ、抵抗Ｒ４ａ、Ｒ５ａ（それぞれの抵抗値もＲ４ａ、Ｒ５ａで称する）、およびｐＭＯＳトランジスタＰＭ１７ａ−ＰＭ２０ａが追加されている。ノードＡＭＰＯＵＴ１ａ、ＡＭＰＯＵＴ２ａ、ＡＭＰＯＵＴ３ａ、ＮＯＤＥ１０およびＮＯＤＥ１１は内部のノードを示している。図中のＢＪＴＱ１、Ｑ２のサイズ（面積）の比は、例えば、１：１０である。
【００３０】
トランジスタＰＭ１２ａ、ＰＭ１３ａおよびＰＭ１７ａのゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌは互いに等しく、同じ値の電流が流れるものとして、図３７の回路の動作を説明する。オペアンプＡＭＰ２ａによる負帰還により、ノードＡＭＰＯＵＴ１ａの電圧は、ノードＩＭａとノードＩＰａの電圧を一致させる電圧に定まる。トランジスタＰＭ１２ａとＰＭ１３ａには同じ電流が流れるので、抵抗Ｒ３ａの両端の電圧は、式（１３）になる。
【００３１】
ΔVbe＝(k・T/q)・ln(10)  ・・・（１３）
すなわち、トランジスタＰＭ１２ａ、ＰＭ１３ａには絶対温度に比例する電流（ＰＴＡＴ電流）が流れる。トランジスタＰＭ１７ａの電流も、トランジスタＰＭ１２ａ、ＰＭ１３ａの電流に等しいので、トランジスタＰＭ１７ａにもＰＴＡＴ電流が流れる。
オペアンプＡＭＰ３ａによる負帰還により、ノードＡＭＰＯＵＴ２ａの電圧は、ノードＩＰａとノードＮＯＤＥ１０の電圧を一致させる電圧に定まる。ノードＩＰａの電圧はＢＪＴＱ１のベース・エミッタ間電圧Ｖｂｅ１なので、抵抗Ｒ４ａに加わる電圧も電圧Ｖｂｅ１と等しくなる。したがって、トランジスタＰＭ１８ａ、抵抗Ｒ４ａに流れる電流は、Ｖｂｅ１／Ｒ４ａとなる。電圧Ｖｂｅ１は絶対温度に対して、負の線形依存性（ＣＴＡＴ：Complementary To Absolute Temperature）をもつので、トランジスタＰＭ１８ａ、抵抗Ｒ４ａに流れる電流もＣＴＡＴ電流となる。
【００３２】
ここで、トランジスタＰＭ１８ａ、ＰＭ１９ａのサイズは互いに等しく、トランジスタＰＭ１８ａ、ＰＭ１９ａには、互いに等しい電流が流れるものとする。トランジスタＰＭ１７ａにはＰＴＡＴ電流が流れ、一方、トランジスタＰＭ１９ａにはＣＴＡＴ電流が流れる。これにより、抵抗Ｒ５ａには、ＰＴＡＴ電流とＣＴＡＴ電流を加算した電流が流れる。ＰＴＡＴ電流とＣＴＡＴ電流の比を適切に設定することにより、ＰＴＡＴ電流とＣＴＡＴ電流を加算した電流は温度に依存しない電流になる。この温度に依存しない電流が抵抗Ｒ５ａで電圧に変換される。これにより、温度に依存しない出力基準電圧ＢＧＲＯＵＴが得られる。
【００３３】
また、一般に、例えば、チャネル長変調効果により、ゲート・ソース間電圧が同じでも、ドレイン電圧が異なると、ドレイン電流の値は同じにならないことが知られている。この電流の不一致を改善するために、オペアンプＡＭＰ４ａとトランジスタＰＭ２０ａがある。オペアンプＡＭＰ４ａの負帰還作用により、ノードＮＯＤＥ１１とノードＩＰａの電圧は互いに等しくなる。これにより、トランジスタＰＭ１７ａ、ＰＭ１２ａおよびＰＭ１３ａのドレイン電圧は互いに等しくなる。同様に、トランジスタＰＭ１８ａ、ＰＭ１９ａのドレイン電圧もノードＩＰａの電圧と等しくなる。したがって、トランジスタＰＭ１７ａ、ＰＭ１２ａおよびＰＭ１３ａの電流の不一致およびトランジスタＰＭ１８ａおよびＰＭ１９ａの電流の不一致は、改善される。
【００３４】
上述で説明したように、バンドギャップ回路すなわち基準電圧発生回路の回路構成、実現手法は多岐にわたる。
【特許文献１】米国特許第６，４６２，６１２Ｂ１号明細書
【特許文献２】特開平１１−１４３５６４号公報
【特許文献３】特開２００１−２１７３９号公報
【特許文献４】特開平１０−２６０７４６号公報
【特許文献５】特表平１０−５０８４０１号公報
【特許文献６】特開平９−２６０５８９号公報
【特許文献７】特開２００４−３４１８７７号公報
【特許文献８】米国特許第６，５９０，３７２Ｂ１号明細書
【特許文献９】米国特許第６，８１２，６８４Ｂ１号明細書
【特許文献１０】米国特許第６，５６３，３７１Ｂ２号明細書
【特許文献１１】米国特許第６，４８９，８３５Ｂ１号明細書
【特許文献１２】米国特許第６，８５３，１６４Ｂ１号明細書
【特許文献１３】米国特許第６，３６６，０７１Ｂ１号明細書
【特許文献１４】米国特許第６，１８１，１２１Ｂ１号明細書
【特許文献１５】米国特許第６，１４７，５４８号明細書
【特許文献１６】米国特許第５，３２５，０４５号明細書
【特許文献１７】特許第３４２０５３６号公報
【特許文献１８】特開平１１−１３４０４８号公報
【非特許文献１】M. C. Weng et al. ," Low  Cost CMOS On-Chip and Remote Temperature Sensors," IEICE Transactions on Electronics, Vol. E84-C, No. 4, pp.451-459, April 2001.  （電子情報通信学会、英文論文誌）
【非特許文献２】Y. S. Shyu et al. ," A 0.99 uA Operating Current Li-Ion Battery Protection IC ," IEICE Transactions on Electronics, Vol. E85-C, No. 5, pp.1211-1215, May 2002.  （電子情報通信学会、英文論文誌）
【非特許文献３】F. Fruett et al. ," Minimization of the Mechanical-Stress-Induced Inaccuracy in Bandgap Voltage References, " IEEE Journal of Solid-State Circuits, Vol. 38, No. 7, pp.1288-1291, July 2003.
【非特許文献４】A. Bakker et al. ," Micropower CMOS Temperature Sensor with Digital Output, " IEEE Journal of Solid-State Circuits, Vol. 31, No. 7, pp.933-937, July 1996.
【非特許文献５】A. Bakker et al. ," A CMOS Nested-Chopper Instrumentation Amplifier with 100-nV Offset, " IEEE Journal of Solid-State Circuits , Vol.35, No. 12, pp.1877-1883, December 2000.
【非特許文献６】G. C. M. Meijer et al. ," Temperature Sensors and Voltage References Implementedin CMOS Technology, " IEEE Sensors Journal , Vol.1, No. 3, pp.225-234, October 2001.
【非特許文献７】R. J. Van De Plassche ," Dynamic Element Matching for High-Accuracy Monolithic D/A Converters, " IEEE Journal of Solid-State Circuits , Vol.SC-11, No. 6, pp.795-800, December 1976.
【非特許文献８】V. G. Ceekala et al. ," A Method for Reducing the Effects of Random Mismatches in CMOS Bandgap References, " ISSCC Digest of Technical Papers ,  pp.23.7, February 2002.
【非特許文献９】P. Malcovati et al. ," Curvature-Compensated BiCMOS Bandgap with 1-V Supply Voltage, " " IEEE Journal of Solid-State Circuits , Vol.36, No. 7, pp.1076-1081, July 2001.
【発明の開示】
【発明が解決しようとする課題】
【００３５】
従来のチョッパ回路あるいはダイナミックエレメントマッチング回路を導入した基準電圧発生回路は、オペアンプのオフセット電圧やＭＯＳトランジスタのマッチングが出力基準電圧に与える影響を小さくする。しかし、抵抗およびバイポーラトランジスタのベース・エミッタ間電圧Ｖｂｅのばらつきに起因する出力基準電圧の誤差は、改善されないという問題がある。また、従来のトリミング回路を導入した基準電圧発生回路は、抵抗あるいはバイポーラトランジスタのベース・エミッタ間電圧Ｖｂｅのばらつきに起因する出力基準電圧の誤差を補正できる。例えば、式（８）のΔＶｂｅ・Ｒ２ａ／Ｒ３ａ（ＰＴＡＴ電圧）と、ｐｎ接合の順方向電圧Ｖｂｅ１あるいはＣＴＡＴ電圧を所望の値に調整することで出力基準電圧を補正する。しかし、従来の回路構成は、ＰＴＡＴ電圧あるいはＣＴＡＴ電圧を独立に測定できない。このように、ＰＴＡＴ電圧とＣＴＡＴ電圧の２つの電圧をＰＴＡＴ電圧とＣＴＡＴ電圧が加算された１つの出力基準電圧をもとに調整する場合、期待値に近づくまで、多くの温度で測定と調整を繰り返すことになる。したがって、短い試験時間（つまり低コスト）で、出力基準電圧を精度よく補正することが困難である。また、従来の抵抗トリミング回路などは、特殊なツェナダイオードを有しており、ツェナダイオードを破壊するための高電圧を印加することが必要である。したがって、従来の抵抗トリミング回路は、安価な通常のＣＭＯＳプロセスにそのまま適用することはできない。
【００３６】
本発明の目的は、低コストで、基準電圧発生回路の出力基準電圧を精度よく補正するための回路を提供することである。
【課題を解決するための手段】
【００３７】
本発明の基準電圧発生回路では、ＰＴＡＴ電流生成部は、第１電圧線と第２電圧線との間に直列に接続された第１電流源および第１トランジスタと第１電圧線と第２電圧線との間に直列に接続された第２電流源、第１抵抗および第２トランジスタとを有している。また、第２電流源と第１抵抗の接続ノードである第１抵抗ノードの電圧と第１トランジスタのエミッタの電圧を等しくするために、入力が第１抵抗ノードと第１トランジスタのエミッタにそれぞれ接続され、出力が第１、第２および第３電流源の制御端子に接続された第１オペアンプ回路も有している。第１および第２トランジスタは、ベースとコレクタが第２電圧線に接続されている。また、第２トランジスタは、第１トランジスタと異なる電流密度で動作している。
【００３８】
ＣＴＡＴ電流生成部は、第１電圧線と第２電圧線との間に直列に接続された第４電流源および第２可変抵抗とを有している。また、第４電流源と第２可変抵抗の接続ノードである第２抵抗ノードの電圧と第１トランジスタのエミッタの電圧を等しくするために、入力が第２抵抗ノードと第１トランジスタのエミッタにそれぞれ接続され、出力が第４および第５電流源の制御端子に接続された第２オペアンプ回路も有している。
【００３９】
電流加算部は、第１電圧線と第２電圧線との間に直列に接続された第３電流源、第１スイッチおよび第１可変抵抗を有している。また、第１スイッチと第１可変抵抗の接続ノードである出力ノードと第１電圧線との間に直列に接続された第５電流源および第２スイッチも有している。
第１スイッチは、第１動作モードと第３動作モードでオンし第２動作モードでオフする。また、第２スイッチは、第１動作モードと第２動作モードでオンし第３動作モードでオフする。これにより、第１可変抵抗には、第１動作モードではＰＴＡＴ電流とＣＴＡＴ電流が加算された電流、第２動作モードではＣＴＡＴ電流および第３動作モードではＰＴＡＴ電流が流れる。したがって、各動作モードを切り替えることにより、ＰＴＡＴ電圧あるいはＣＴＡＴ電圧を独立に測定できる。これにより、ＰＴＡＴ電圧あるいはＣＴＡＴ電圧を第１および第２可変抵抗の値を調整することで独立に補正できる。したがって、本発明の回路を使用することで、低コストで、基準電圧発生回路の出力基準電圧を精度よく補正できる。
【発明の効果】
【００４０】
低コストで、基準電圧発生回路の出力基準電圧を精度よく補正できる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の第１の実施形態を示している。基準電圧発生回路は、ｐＭＯＳトランジスタＰＭ１−ＰＭ５、ｐｎｐバイポーラトランジスタＱ１、Ｑ２（以後、単にＱ１、Ｑ２とも称する）、抵抗Ｒ１（その抵抗値もＲ１と称する）、可変抵抗ＶＲ１、ＶＲ２（それぞれの抵抗値もＶＲ１、ＶＲ２と称する）、オペアンプＡＭＰ１、ＡＭＰ２、スイッチＳＷ１およびＳＷ２を有している。トランジスタＰＭ１−ＰＭ３は、ソースが第１電圧線であるＶＤＤに接続され、ゲートがオペアンプＡＭＰ１の出力に接続され、ドレインがトランジスタＱ１のエミッタであるノードＩＰ、抵抗Ｒ１、スイッチＳＷ１にそれぞれ接続されている。トランジスタＰＭ４およびＰＭ５は、ソースがＶＤＤに接続され、ゲートがオペアンプＡＭＰ２の出力に接続され、ドレインが可変抵抗ＶＲ２およびスイッチＳＷ２にそれぞれ接続されている。オペアンプＡＭＰ１は、＋入力がトランジスタＰＭ２と抵抗Ｒ１の接続ノードであるノードＮＲ１に接続され、−入力がノードＩＰに接続されている。オペアンプＡＭＰ２は、＋入力がトランジスタＰＭ４と可変抵抗ＶＲ２の接続ノードであるノードＮＲ２に接続され、−入力がノードＩＰに接続されている。可変抵抗ＶＲ１およびＶＲ２の一方の端子およびトランジスタＱ１およびＱ２のベースとコレクタは、第２電圧線であるＧＮＤに接地されている。スイッチＳＷ１およびＳＷ２は、可変抵抗ＶＲ１に接続されている。スイッチＳＷ１およびＳＷ２と可変抵抗ＶＲ１との接続ノードは、出力端子ＢＧＲＯＵＴに接続されている。トランジスタＱ２は、トランジスタＱ１と異なる電流密度で動作し、エミッタが抵抗Ｒ１に接続されている。トランジスタＱ１およびＱ２に添えられた数字（×１、×１０）は、トランジスタＱ１およびＱ２の相対的な面積の比の一例を示している。また、図中のＰＴＡＴが添えられた矢印は、絶対温度に比例して増加するＰＴＡＴ（Proportional To Absolute Temperature）電流、ＣＴＡＴが添えられた矢印は、絶対温度に比例して減少するＣＴＡＴ（Complementary To Absolute Temperature）電流を示している。図１（ｂ）は、ＰＴＡＴ電流、ＣＴＡＴ電流、ＰＴＡＴ電流とＣＴＡＴ電流を加算したＴＯＴＡＬ電流と温度との関係を示している。
【００４２】
第１の実施形態では、トランジスタＰＭ１−ＰＭ３のそれぞれのゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌは等しい。また、トランジスタＰＭ４、ＰＭ５のそれぞれのゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌは等しいものとして、図１の基準電圧発生回路の動作を説明する。
オペアンプＡＭＰ１は、ノードＮＲ１とノードＩＰの電圧を一致させるために負帰還回路を構成している。したがって、オペアンプＡＭＰ１の出力ＡＭＰＯＵＴ１は、ノードＮＲ１とノードＩＰの電圧を一致させる電圧に定まる。例えば、トランジスタＱ１、Ｑ２の面積比を１：１０とすると、トランジスタＱ１、Ｑ２の電流密度が異なる。これにより、抵抗Ｒ１の両端にはトランジスタＱ１、Ｑ２のベース・エミッタ間電圧の差ΔＶｂｅが加わる。したがって、トランジスタＰＭ２には絶対温度に比例して増加するＰＴＡＴ電流が流れる。また、トランジスタＰＭ１−ＰＭ３のそれぞれのゲートは、ノードＡＭＰＯＵＴ１に共通に接続されているので、トランジスタＰＭ１、ＰＭ３の電流は、トランジスタＰＭ２に流れるＰＴＡＴ電流と等しくなる。
【００４３】
オペアンプＡＭＰ２は、ノードＮＲ２とノードＩＰの電圧を一致させるために負帰還回路を構成している。したがって、オペアンプＡＭＰ２の出力ＡＭＰＯＵＴ２は、ノードＮＲ２とノードＩＰの電圧を一致させる電圧に定まる。ノードＩＰの電圧はＧＮＤからトランジスタＱ１のベース・エミッタ間電圧Ｖｂｅ１だけ高い電圧となるので、ノードＮＲ２の電圧もトランジスタＱ１のベース・エミッタ間電圧Ｖｂｅ１と等しくなる。ノードＮＲ２の電圧が電圧Ｖｂｅ１となるので、トランジスタＰＭ４に流れる電流は、Ｖｂｅ１／ＶＲ２となる。したがって、トランジスタＰＭ４に流れる電流は、絶対温度に比例して減少するＣＴＡＴ電流となる。また、トランジスタＰＭ４、ＰＭ５のそれぞれのゲートは、ノードＡＭＰＯＵＴ２に共通に接続されているので、トランジスタＰＭ５の電流は、トランジスタＰＭ４に流れるＣＴＡＴ電流と等しくなる。
【００４４】
ここで、スイッチＳＷ１、ＳＷ２がオンの期間（第１動作モード）では、トランジスタＰＭ３およびＰＭ５のそれぞれの電流であるＰＴＡＴ電流およびＣＴＡＴ電流が加算された電流が可変抵抗ＶＲ１に流れる。絶対温度に対して正の依存性を持つＰＴＡＴ電流と絶対温度に対して負の依存性をもつＣＴＡＴ電流の比を適切に調整すると、可変抵抗ＶＲ１に流れる合計電流は、温度に依存しなくなる（図１（ｂ））。基準電圧発生回路の基準電圧ＢＧＲＯＵＴは、可変抵抗ＶＲ１に流れる電流が電圧に変換されて、出力ＢＧＲＯＵＴから出力される。可変抵抗ＶＲ１に流れる合計電流は温度に依存しないので、基準電圧ＢＧＲＯＵＴは、温度に依存しない基準電圧になる。
【００４５】
スイッチＳＷ１がオフ、スイッチＳＷ２がオンの期間（第２動作モード）では、絶対温度に対して負の依存性をもつＣＴＡＴ電流のみが可変抵抗ＶＲ１に流れる。これにより、出力ＢＧＲＯＵＴには、ＣＴＡＴ電流を電圧に変換したＣＴＡＴ電圧が出力される。このＣＴＡＴ電圧は可変抵抗ＶＲ２で調整される。ＣＴＡＴ電圧のずれは、可変抵抗ＶＲ２の抵抗値、可変抵抗ＶＲ１の抵抗値およびトランジスタＱ１のベース・エミッタ間電圧Ｖｂｅ１が設計値からそれぞれずれることで生じる。例えば、トランジスタＱ１のベース・エミッタ間電圧Ｖｂｅ１が設計値より大きくなっている場合、可変抵抗ＶＲ２を大きくすることで、ＣＴＡＴ電圧を設計値に近づけることができる。また、ＰＴＡＴ電圧を所望の値に調整するために、可変抵抗ＶＲ１の値は決まる。可変抵抗ＶＲ１の値が設計値より大きくなった場合は、可変抵抗ＶＲ２の値を大きくして、ＣＴＡＴ電流を小さくする。これにより、ＣＴＡＴ電圧は、所望の電圧に調整される。
【００４６】
スイッチＳＷ１がオン、スイッチＳＷ２がオフの期間（第３動作モード）では、絶対温度に対して正の依存性をもつＰＴＡＴ電流のみが可変抵抗ＶＲ１に流れる。これにより、出力ＢＧＲＯＵＴには、ＰＴＡＴ電流を電圧に変換したＰＴＡＴ電圧が出力される。このＰＴＡＴ電圧を可変抵抗ＶＲ１で調整する。ＰＴＡＴ電圧のずれは、トランジスタＱ１、Ｑ２のベース・エミッタ間電圧Ｖｂｅの差、抵抗Ｒ１の抵抗値および可変抵抗ＶＲ１の抵抗値が設計値からそれぞれずれることで生じる。また、トランジスタＱ１およびＱ２の再結合電流による特性のずれ等もＰＴＡＴ電圧のずれの原因になる。例えば、トランジスタＱ１およびＱ２を等しい電流密度で動作させても、ベース・エミッタ間電圧Ｖｂｅが一致しないＶｂｅ特性の場合、そのベース・エミッタ間電圧Ｖｂｅのずれ分の電圧は、抵抗Ｒ１の電圧に加わる（あるいは減少する）。このため、トランジスタＱ１およびＱ２に流れるＰＴＡＴ電流、すなわち、トランジスタＰＭ１−ＰＭ３に流れるＰＴＡＴ電流は、設計値からずれる。このような場合でも、可変抵抗ＶＲ１を調整することで、ＰＴＡＴ電圧を所望の値に調整することができる。抵抗Ｒ１の抵抗値が設計値からずれた場合でも、可変抵抗ＶＲ１を調整することで、ＰＴＡＴ電圧を所望の値に調整できる。上述で説明した主要なＰＴＡＴ電圧のずれは、可変抵抗ＶＲ１で調整できる。
【００４７】
図２は、図１の可変抵抗ＶＲ１およびＶＲ２の一例を示している。可変抵抗ＶＲ１およびＶＲ２は、抵抗ＲＶＲ１−ＲＶＲ６およびｎＭＯＳトランジスタＮＭＶＲ１−ＮＭＶＲ５を有している。抵抗ＲＶＲ１−ＲＶＲ６は、ノードＮＯＤＥＶＲ１とＧＮＤとの間に直列に接続されている。また、トランジスタＮＭＶＲ１−ＮＭＶＲ５のドレインは、抵抗ＲＶＲ１−ＲＶＲ６の接続ノードにそれぞれ接続されている。また、トランジスタＮＭＶＲ１−ＮＭＶＲ５のソースはＧＮＤに接続され、ゲートは端子ＮＣＧ１−ＮＣＧ５にそれぞれ接続されている。トランジスタＮＭＶＲ１−ＮＭＶＲ５のソースがＧＮＤに接続されているので、トランジスタＮＭＶＲ１−ＮＭＶＲ５のゲート・ソース間電圧を大きくできる。これにより、トランジスタＮＭＶＲ１−ＮＭＶＲ５のオン抵抗を小さくできる。あるいは、オン抵抗が一定の場合は、トランジスタＮＭＶＲ１−ＮＭＶＲ５の面積は、ソースがＧＮＤに接続されていないｎＭＯＳトランジスタより小さくなる。
【００４８】
端子ＮＣＧ１−ＮＣＧ５を制御することにより、ノードＮＯＤＥＶＲ１とＧＮＤとの間の抵抗値を可変にできる。例えば、トランジスタＮＭＶＲ１−ＮＭＶＲ５がオフしている場合、ノードＮＯＤＥＶＲ１とＧＮＤとの間の抵抗は、抵抗ＲＶＲ１−ＲＶＲ６の直列抵抗になる。また、トランジスタＮＭＶＲ２がオン、トランジスタＮＭＶＲ３−ＮＭＶＲ５がオフしている場合、ノードＮＯＤＥＶＲ１とＧＮＤとの間の抵抗は、抵抗ＲＶＲ３−ＲＶＲ６の直列抵抗になる。
【００４９】
本実施形態の基準電圧発生回路は、可変抵抗ＶＲ１およびＶＲ２の一端をＧＮＤとして全体の回路が構成されている。これにより、ソースをＧＮＤに接地したｎＭＯＳトランジスタで可変抵抗回路を構成できる。ｎＭＯＳトランジスタのゲート・ソース間電圧を大きくできるので、ｎＭＯＳトランジスタのオン抵抗を小さくできる。あるいは、オン抵抗が一定の場合は、ｎＭＯＳトランジスタの面積は、ソースがＧＮＤに接続されていないｎＭＯＳトランジスタより小さくなる。したがって、面積の小さい可変抵抗回路（可変抵抗ＶＲ１およびＶＲ２）で、基準電圧ＢＧＲＯＵＴを調整できる。
【００５０】
以上、第１の実施形態では、動作モードを切り替えることにより、ＰＴＡＴ電圧あるいはＣＴＡＴ電圧を出力ＢＧＲＯＵＴから、直接出力できる。例えば、ある温度（例えば、室温２７度）で、基準電圧ＢＧＲＯＵＴの温度依存性を最小にするために必要なＰＴＡＴ電圧およびＣＴＡＴ電圧は、シミュレーションなどにより、予め求めることができる。シミュレーションなどで求めたＰＴＡＴ電圧と測定したＰＴＡＴ電圧を比較し、両者のずれを可変抵抗ＶＲ１でなくすように調整することができる。同様にＣＴＡＴ電圧も可変抵抗ＶＲ２で調整することができる。例えば、２つの電圧（ＰＴＡＴ電圧とＣＴＡＴ電圧）を１つの電圧（ＰＴＡＴ電圧とＣＴＡＴ電圧を加算した電圧）だけをもとに調整する場合、期待値に近づくまで、多くの温度で測定と調整を繰り返すことになる。しかし、第１の実施形態では、ＰＴＡＴ電圧とＣＴＡＴ電圧を独立して測定し、調整できるので、多くの温度で測定と調整を繰り返す必要がない。また、可変抵抗ＶＲ１およびＶＲ２は、面積の小さいｎＭＯＳトランジスタで実現される。したがって、低コストで、基準電圧発生回路の出力基準電圧を精度よく補正できる。
【００５１】
図３は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の基準電圧発生回路は、第１の実施形態の基準電圧発生回路に抵抗Ｒ２、スイッチＳＷ３、ＳＷ４、容量Ｃ１−Ｃ３、ダイナミックエレメントマッチング回路ＤＥＭ１、ＤＥＭ２を追加して構成されている。また、第１の実施形態のオペアンプＡＭＰ１およびＡＭＰ２は、チョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２に置き換えられている。ノードＮＰＭ１−ＮＰＭ５は内部のノードを示している。スイッチＳＷ３および抵抗Ｒ２は、ダイナミックエレメントマッチング回路ＤＥＭ１とスイッチＳＷ１の接続ノードであるノードＮＳＷ１とＧＮＤとの間に直列に接続されている。また、スイッチＳＷ３は、スイッチＳＷ１がオンのときにオフし、スイッチＳＷ１がオフのときにオンする。スイッチＳＷ４は、ダイナミックエレメントマッチング回路ＤＥＭ２とスイッチＳＷ２の接続ノードであるノードＮＳＷ２とノードＮＳＷ３との間に接続されている。ノードＮＳＷ３は、スイッチＳＷ３と抵抗Ｒ２の接続ノードである。また、スイッチＳＷ４は、スイッチＳＷ２がオンのときにオフし、スイッチＳＷ２がオフのときにオンする。
【００５２】
図４は、図３のダイナミックエレメントマッチング回路ＤＥＭ１の一例を示している。ダイナミックエレメントマッチング回路ＤＥＭ１は、スイッチＳＷＤ１−ＳＷＤ９を有している。スイッチＳＷＤ１−ＳＷＤ９に添えられた信号φ３、φ４およびφ５はそれぞれのスイッチがオンしている期間を示している。それぞれの信号がＨの期間にオンし、それぞれの信号がＬの期間にオフする。図４（ｂ）は、信号φ３、φ４およびφ５のタイミング例を示している。図中に示すように、信号φ３、φ４およびφ５は、いずれか１つの信号がＨ、他の信号がＬとなるように制御される。ダイナミックエレメントマッチング回路の動作原理の説明は、図３６で既に説明しているので、詳細な説明を省略する。
【００５３】
理想的には、ダイナミックエレメントマッチング回路を使用しなくても、トランジスタＰＭ１、ＰＭ２およびＰＭ３にそれぞれ流れる電流は等しくなる。しかし、現実の集積回路では、製造ばらつき等により、しきい電圧Ｖｔｈは、素子ごとに多少異なる。このため、トランジスタＰＭ１、ＰＭ２およびＰＭ３のそれぞれのゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌを等しく設計しても、トランジスタＰＭ１、ＰＭ２およびＰＭ３の電流値は完全に等しくはならない。トランジスタＰＭ１、ＰＭ２およびＰＭ３にそれぞれ流れる電流の平均値を等しくするために、本実施形態の基準電圧発生回路は、ダイナミックエレメントマッチング回路ＤＥＭ１を有している。トランジスタＰＭ１、ＰＭ２およびＰＭ３の電流は、ダイナミックエレメントマッチング回路ＤＥＭ１を経由して、トランジスタＱ１、Ｑ２および可変抵抗ＶＲ１にそれぞれ流れる。したがって、トランジスタＱ１、Ｑ２に流れる電流およびスイッチＳＷ１を経由して可変抵抗ＶＲ１に流れる電流の平均値は、等しくなる。これにより、可変抵抗ＶＲ１で調整されたＰＴＡＴ電圧は、精度の高いものとなる。
【００５４】
例えば、ダイナミックエレメントマッチング回路ＤＥＭ１がなく、トランジスタＰＭ１、ＰＭ２、ＰＭ３の電流が、可変抵抗ＶＲ１、トランジスタＱ１、Ｑ２に直接流れている場合を仮定し、その場合の問題を明らかにする。トランジスタＰＭ１、ＰＭ２、ＰＭ３の電流は製造ばらつきにより完全に一致はせず、その原因は例えば、トランジスタＰＭ１、ＰＭ２、ＰＭ３のしきい電圧Ｖｔｈの差にあるとする。ある温度、例えば、室温で、ＰＴＡＴ電圧が所望の値になるように可変抵抗ＶＲ１の抵抗値を調整したとする。しかしながら、トランジスタＰＭ１、ＰＭ２、ＰＭ３の電流は一致しておらず、その不一致の程度は、温度が変化すると、変わり得る。なぜなら、例えば、しきい電圧Ｖｔｈの違いに電流のずれの原因があった場合には、高温と室温では、そのしきい電圧Ｖｔｈの違いにより電流の値が変化する程度が異なるからである。さらに、例えば、電流のずれの原因が、しきい電圧Ｖｔｈにあったとしても、そのしきい電圧Ｖｔｈの差自体が温度によって変化することも有り得る。つまり、トランジスタＰＭ１、ＰＭ２、ＰＭ３の電流が一致していない状況で、可変抵抗ＶＲ１の抵抗値を調整しても、広い温度範囲で、ＰＴＡＴ電圧が所望の値となることは原理的に期待できない。また、電流の不一致の原因自体は、チャネル長Ｌやしきい電圧Ｖｔｈ、チャネル幅Ｗの違い等多くの要因が考えられ、その温度特性を予測して、ＰＴＡＴ電圧を調整することは実際上不可能である。結局、多くの温度で測定と調整を繰り返すことが必要となり、コストの面でも不利である。
【００５５】
本実施形態は、ダイナミックエレメントマッチング回路ＤＥＭ１により、トランジスタＱ１、Ｑ２および可変抵抗ＶＲ１に流れる電流の平均値を等しくする。これにより、ある１点の温度で可変抵抗ＶＲ１を調整してＰＴＡＴ電圧を調整した場合でも、ＰＴＡＴ電圧は、広い温度範囲で設計値に近い値になる。したがって、調整のための測定温度を減らすことができるので、調整のためのコストは低減される。
【００５６】
図５は、図３のダイナミックエレメントマッチング回路ＤＥＭ２の一例を示している。ダイナミックエレメントマッチング回路ＤＥＭ２は、スイッチＳＷＤ１０−ＳＷＤ１３を有している。スイッチＳＷＤ１０−ＳＷＤ１３に添えられた信号φ６およびφ７はそれぞれのスイッチがオンしている期間を示している。それぞれの信号がＨの期間にオンし、それぞれの信号がＬの期間にオフする。図５（ｂ）は、信号φ６およびφ７のタイミング例を示している。図中に示すように、信号φ６およびφ７は、いずれか１つの信号がＨ、他の信号がＬとなるように制御される。ダイナミックエレメントマッチング回路ＤＥＭ２は、ダイナミックエレメントマッチング回路ＤＥＭ１と同様の動作をする。したがって、可変抵抗ＶＲ２に流れる電流およびスイッチＳＷ２を経由して可変抵抗ＶＲ１に流れる電流の平均値は、互いに等しくなる。これにより、ある１点の温度で可変抵抗ＶＲ２を調整してＣＴＡＴ電圧を調整した場合でも、ＣＴＡＴ電圧は、広い温度範囲で設計値に近い値になる。したがって、調整のための測定温度を減らすことができるので、調整のためのコストは低減される。
【００５７】
チョッパ型アンプＣＡＭＰ１およびＣＭＡＰ２は、例えば、上述した図３４で示した折り返しカスコード回路にチョッパ回路を導入した回路で構成される。動作原理の説明は、図３４で既に説明しているので、詳細な説明を省略する。
チョッパ型アンプＣＡＭＰ１は、チョッパ型アンプＣＡＭＰ１のオフセット電圧を交流信号に変換し、オフセット電圧がない場合の理想値に加算して、ノードＡＭＰＯＵＴ１に出力する。チョッパ型アンプＣＡＭＰ１の出力に含まれる交流に変換されたオフセット電圧は、容量Ｃ１で構成するローパスフィルタＬＰＦで除去される。これにより、ノードＡＭＰＯＵＴ１は、オフセットのない理想的なアンプで制御されるのと等価な制御がされることになる。したがって、オペアンプ（チョッパ型アンプＣＡＭＰ１）のオフセット電圧がある場合でも、ＰＴＡＴ電流が設計値からずれることを防止できる。例えば、オペアンプのオフセット電圧がＰＴＡＴ電流に与える影響が大きい場合、ＰＴＡＴ電圧の温度依存性は、オフセット電圧の温度依存性に影響される。したがって、ＰＴＡＴ電圧の温度依存性を１次式で表現した場合、大きな誤差が発生する。このため、ある温度で可変抵抗ＶＲ１を調整してＰＴＡＴ電圧を設計値に近づけた場合、ＰＴＡＴ電圧は、狭い温度範囲でしか設計値に近づかない。しかし、本実施形態では、上述で説明したように、チョッパ型アンプＣＡＭＰ１により、オペアンプのオフセット電圧がＰＴＡＴ電流に与える影響を抑制している。したがって、ある温度で可変抵抗ＶＲ１を調整してＰＴＡＴ電圧を設計値に近づけた場合、ＰＴＡＴ電圧は、広い温度範囲で設計値に近い値になる。
【００５８】
チョッパ型アンプＣＡＭＰ２と容量Ｃ３も同様な働きをする。したがって、オペアンプ（チョッパ型アンプＣＡＭＰ２）のオフセット電圧の影響で、ＣＴＡＴ電流が設計値からずれることは、防止される。これにより、ある温度で可変抵抗ＶＲ２を調整してＣＴＡＴ電圧を設計値に近づけた場合、ＣＴＡＴ電圧は、広い温度範囲で設計値に近い値になる。調整されたＰＴＡＴ電圧およびＣＴＡＴ電圧は、広い温度範囲で設計値に近い値になるので、ある１点の温度で、基準電圧ＢＧＲＯＵＴを調整することができる。これにより、調整のためのコストを低減できる。
【００５９】
スイッチＳＷ３の働きについて説明する。スイッチＳＷ１がオフしたとき、スイッチＳＷ３がオンするので、トランジスタＰＭ１、ＰＭ２およびＰＭ３の平均電流は、抵抗Ｒ２に流れる。例えば、スイッチＳＷ１をオフしただけの場合（スイッチＳＷ３がない場合、あるいは、スイッチＳＷ３もオフの場合）、トランジスタＱ１、抵抗Ｒ１に接続されていないｐＭＯＳトランジスタ（ＰＭ１、ＰＭ２、ＰＭ３のどれか１つ）のドレイン電流は０になる。このため、トランジスタＱ１、抵抗Ｒ１に接続されていないｐＭＯＳトランジスタ（ＰＭ１、ＰＭ２、ＰＭ３のどれか１つ）のドレイン電圧は、ＶＤＤまで上昇してしまう。次に、ダイナミックエレメントマッチング回路ＤＥＭ１の接続が変化して、トランジスタＱ１、抵抗Ｒ１に電流を供給するｐＭＯＳトランジスタが切り替わったときに、トランジスタＱ１あるいは抵抗Ｒ１に流れる電流が、所望の値と異なる状況が発生する。これは、トランジスタＱ１、抵抗Ｒ１に接続されていなかったｐＭＯＳトランジスタ（ＰＭ１、ＰＭ２、ＰＭ３のどれか１つ）のドレイン電圧がＶＤＤまで上昇し、次のダイナミックエレメントマッチング回路ＤＥＭ１の切り替えで、電流が流れるときに、ノードＡＭＰＯＵＴ１で決まる電流に加えて、ｐＭＯＳトランジスタ（ＰＭ１、ＰＭ２、ＰＭ３のどれか１つ）のドレインの電圧がＶＤＤから、例えば、トランジスタＱ１のエミッタの電圧まで下がるときの寄生容量の放電電流も流れるためである。本実施形態の基準電圧発生回路では、ＣＴＡＴ電圧出力時に、スイッチＳＷ１がオフされるのと同時に、スイッチＳＷ３はオンされる。これにより、トランジスタＱ１、抵抗Ｒ１に接続されていないｐＭＯＳトランジスタ（ＰＭ１、ＰＭ２、ＰＭ３のどれか１つ）の電流は、抵抗Ｒ２に流れる。トランジスタＱ１、抵抗Ｒ１に接続されていないｐＭＯＳトランジスタ（ＰＭ１、ＰＭ２、ＰＭ３のどれか１つ）の電流が、抵抗Ｒ２に流れるので、トランジスタＱ１、抵抗Ｒ１に接続されていないｐＭＯＳトランジスタ（ＰＭ１、ＰＭ２、ＰＭ３のどれか１つ）のドレイン電圧がＶＤＤまで上昇することを防げる。次のダイナミックエレメントマッチング回路ＤＥＭ１の切り替えで、トランジスタＰＭ１、ＰＭ２、ＰＭ３の接続が変化しても、ノードＮＰＭ１、ＮＰＭ２、ＮＰＭ３の電圧は大きく変化せず、これらノードの電圧の変化に伴う電流が、トランジスタＱ１、抵抗Ｒ１、トランジスタＱ２に流れる電流に与える影響を最小にできる。したがって、スイッチＳＷ１をオフし、スイッチＳＷ３をオンすることでも、実使用時（ＳＷ１がオンし、ＳＷ３がオフとなっている）とほぼ同じ電流をトランジスタＱ１、抵抗Ｒ１、トランジスタＱ２に供給することができる。実使用時とほぼ同じ電流をトランジスタＱ１に供給することで、スイッチＳＷ１がオフおよびスイッチＳＷ３がオンのときのノードＩＰの電圧と、実使用時のノードＩＰの電圧を一致させることができる。ノードＩＰの電圧を実使用時と同じに保てるので、トランジスタＰＭ５、ＰＭ４に流れる電流も、実使用時に一致し、この電流を可変抵抗ＶＲ１に流すことで、出力ＢＧＲＯＵＴにＣＴＡＴ電圧成分を取り出すことができる。スイッチＳＷ１をオフすることによる各部の電流および電圧の実使用時からの変化を防げるので、ＣＴＡＴ電圧を高精度に調整できる。
【００６０】
スイッチＳＷ４は、スイッチＳＷ３と同様な働きをする。スイッチＳＷ３と同様のため、詳細な説明を省略する。スイッチＳＷ２がオフしたとき、スイッチＳＷ４がオンするため、トランジスタＰＭ４、ＰＭ５の平均電流は、抵抗Ｒ２に流れる。これにより、ノードＮＰＭ４、ＮＰＭ５の電圧は、スイッチＳＷ２がオンしていたときから大きくは変化せず、スイッチＳＷ２をオフすることにより、ノードＡＭＰＯＵＴ２の電圧が変化することを抑制できる。ノードＡＭＰＯＵＴ２の電圧が変化しないので、チョッパ型アンプＣＡＭＰ２の入力容量を通して、ノードＩＰの電圧に変化を与える効果も最小にでき、実使用時と同じＰＴＡＴ電流が可変抵抗ＶＲ１に流れる。つまり、スイッチＳＷ２をオフ、スイッチＳＷ４をオンすることで、ＰＴＡＴ電圧を高精度に調整できる。
【００６１】
容量Ｃ２は、容量Ｃ１およびＣ３で除去しきれない交流成分を、除去するローパスフィルタＬＰＦとして働く。この交流成分は、主に、次の３つである。１つは、チョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２でオフセット電圧を変換したときに発生した交流成分である。２つめは、ダイナミックエレメントマッチング回路ＤＥＭ１でトランジスタＰＭ１−ＰＭ３の電流を平均化したときに発生した交流成分である。３つめは、ダイナミックエレメントマッチング回路ＤＥＭ２でトランジスタＰＭ４およびＰＭ５の電流を平均化したときに発生した交流成分である。このように、容量Ｃ２によるローパスフィルタＬＰＦは、ダイナミックエレメントマッチング回路ＤＥＭ１およびＤＥＭ２で発生した交流成分を減衰させるためにも必要となる。これにより、出力基準電圧ＢＧＲＯＵＴの交流成分は、除去される。
【００６２】
また、チョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２でオフセット電圧を変換したときに発生した交流成分を十分除去するためには、容量Ｃ１およびＣ３の容量値は大きくする必要がある。これらの容量を実現する最も一般的な方法はＭＯＳトランジスタのゲート容量を利用することである。最近の集積回路では、耐圧、電源電圧の異なるＭＯＳトランジスタが同一チップ上に集積される場合が多い。典型的な例では、デジタル回路部分は、電源電圧１．８Ｖ、アナログ回路部分は電源電圧３．３Ｖとなる。このため、本実施形態の基準電圧発生回路は、３．３Ｖ電源用のＭＯＳトランジスタで構成される場合が多い。電源電圧が高い回路用のＭＯＳトランジスタは、ゲート酸化膜が厚く、単位面積あたりのゲート容量は小さい。したがって、高い電源電圧用のＭＯＳトランジスタで、容量値の大きい容量を作る場合、面積が大きくなる。そこで、本実施形態の基準電圧発生回路は、容量Ｃ１およびＣ３は、単位面積あたりの容量が大きい１．８Ｖ電源用のＭＯＳトランジスタで実現されている。同様に、容量Ｃ２も１．８Ｖ電源用のＭＯＳトランジスタで実現されている。
【００６３】
トランジスタＱ１およびＱ２に常に電流が流れるように、ダイナミックエレメントマッチング回路ＤＥＭ１を制御した場合、ノードＡＭＰＯＵＴ１は、ＶＤＤに対してｐＭＯＳトランジスタのしきい電圧Ｖｔｈ（絶対値）程度低い電圧に定まる。したがって、容量Ｃ１に加わる電圧は、３．３Ｖではなく１Ｖ程度の電圧となる。同様に、可変抵抗ＶＲ２に常に電流が流れるように、ダイナミックエレメントマッチング回路ＤＥＭ２を制御した場合、ノードＡＭＰＯＵＴ２は、ＶＤＤに対してｐＭＯＳトランジスタのしきい電圧Ｖｔｈ（絶対値）程度低い電圧に定まる。したがって、容量Ｃ３に加わる電圧も、３．３Ｖではなく１Ｖ程度の電圧となる。
【００６４】
以上、第２の実施形態では、ダイナミックエレメントマッチング回路ＤＥＭ１、ＤＥＭ２、チョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２を用いて、製造ばらつきに起因するオペアンプのオフセット電圧の影響、電流源として働くＭＯＳトランジスタのミスマッチの影響を低減している。これにより、可変抵抗ＶＲ１およびＶＲ２によるＰＴＡＴ電圧およびＣＴＡＴ電圧の調整は、より効果的になる。すなわち、ある１点の温度での調整であっても、広い温度範囲で、精度よく、ＰＴＡＴ電圧およびＣＴＡＴ電圧を設計値に調整できる。また、スイッチＳＷ３およびＳＷ４により、可変抵抗ＶＲ１に流れるＰＴＡＴ電流およびＣＴＡＴ電流が、ＰＴＡＴ電圧調整時、ＣＴＡＴ電圧調整時と実際に基準電圧を出力する実使用時で一致するように制御できる。これらにより、ＰＴＡＴ電圧およびＣＴＡＴ電圧の調整の誤差を低減できる。したがって、低コストで、精度よく、出力基準電圧を調整できる。
【００６５】
図６は、本発明の第３の実施形態を示している。第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の基準電圧発生回路は、第２の実施形態の基準電圧発生回路にバッファアンプＣＡＭＰ３を追加して構成されている。バッファアンプＣＡＭＰ３の＋入力は、出力ＢＧＲＯＵＴに接続され、−入力と出力は、端子ＢＧＲＭに接続されている。これにより、バッファアンプＣＡＭＰ３は、基準電圧ＢＧＲＯＵＴのバッファアンプとして働く。端子ＢＧＲＭは、基準電圧ＢＧＲＯＵＴ、ＰＴＡＴ電圧、ＣＴＡＴ電圧の測定用の端子になる。
【００６６】
基準電圧発生回路の全体の消費電力を小さく設計すると、基準電圧ＢＧＲＯＵＴの出力インピーダンスは大きくなる。ＰＴＡＴ電圧あるいはＣＴＡＴ電圧を測定する場合、基準電圧ＢＧＲＯＵＴの出力インピーダンスが大きいと、安定な測定が困難な場合がある。例えば、測定機器の入力インピーダンスが小さい場合、基準電圧ＢＧＲＯＵＴの電圧は、測定機器の入力インピーダンスの影響を受ける。バッファアンプＣＡＭＰ３は、基準電圧ＢＧＲＯＵＴの電圧を端子ＢＧＲＭに伝える。また、バッファアンプＣＡＭＰ３の入力は高インピーダンス、出力は低インピーダンスである。これにより、測定機器の入力インピーダンスが小さい場合でも、端子ＢＧＲＭの電圧は、測定機器の入力インピーダンスの影響を受けない。したがって、基準電圧ＢＧＲＯＵＴの電圧は、端子ＢＧＲＭを介して測定される。また、ＰＴＡＴ電圧、ＣＴＡＴ電圧、基準電圧ＢＧＲＯＵＴを測定する場合だけ、バッファアンプＣＡＭＰ３を動作させればよい。すなわち、バッファアンプＣＡＭＰ３の動作電流を大きくして、端子ＢＧＲＭの出力インピーダンスを小さくしても、通常動作時の電流を増加させる必要はない。
【００６７】
また、バッファアンプＣＡＭＰ３のオフセット電圧が、測定結果に与える影響を最小にするために、バッファアンプＣＡＭＰ３をチョッパ型アンプ（例えば、上述した図３３のチョッパ型アンプ）としてもよい。
以上、第３の実施形態は、バッファアンプＣＡＭＰ３を有している。これにより、基準電圧発生回路の基準電圧ＢＧＲＯＵＴの出力インピーダンスが大きい場合でも、安定にＰＴＡＴ電圧、ＣＴＡＴ電圧を測定できる。したがって、低コストで、精度よく、出力基準電圧を調整できる。
【００６８】
図７は、本発明の第４の実施形態を示している。第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の基準電圧発生回路は、第２の実施形態の基準電圧発生回路にトランジスタＰＭ６、スイッチＳＷ５、抵抗Ｒ３およびＡＤＣ回路ＡＤＣ１を追加して構成されている。トランジスタＰＭ６、スイッチＳＷ５および抵抗Ｒ３は、ＶＤＤとＧＮＤとの間に直列に接続されている。ＡＤ変換器ＡＤＣ１の入力は、抵抗Ｒ３とスイッチＳＷ５の接続ノードであるノードＴＯＵＴに接続されている。また、ＡＤ変換器ＡＤＣ１の出力は端子ＴＤＯＵＴに接続されている。トランジスタＰＭ６のゲートにノードＡＭＰＯＵＴ１の電圧が入力されるので、トランジスタＰＭ６は、抵抗Ｒ３にＰＴＡＴ電流を流す。これにより、ノードＴＯＵＴの電圧は、ＰＴＡＴ電圧になる。ＡＤ変換器ＡＤＣ１は、ノードＴＯＵＴの電圧をＡＤ変換して、端子ＴＤＯＵＴに出力する。
【００６９】
図７に示す基準電圧発生回路は、基準電圧発生回路の基準電圧の１次式で表現できる温度依存性以外の温度依存性（高次の温度依存性を示す部分）を実効的に改善するために利用される。図７の回路の基準電圧ＢＧＲＯＵＴと温度の関係は、例えば、後述する図２４に示す特性になる。従来回路の図３０では、ｐｎ接合の順方向電圧Ｖｂｅの温度依存性を温度に対して負の線形依存性として説明した。しかし、より正確には、ｐｎ接合の順方向電圧Ｖｂｅは、１次式で表現できる温度依存性の部分およびさらに高次の温度依存性を示す部分からなる（例えば、非特許文献９）。
【００７０】
最も一般的な基準電圧発生回路はｐｎ接合の順方向電圧Ｖｂｅの温度依存性を１次式で近似し、その温度依存性を相殺するようにＰＴＡＴ電圧を加算する。以後、このような考え方で設計された基準電圧発生回路を１次のバンドギャップ回路あるいは１次のＢＧＲとも称する。現実のｐｎ接合の順方向電圧Ｖｂｅと温度との関係は、非線形性を持つ。このため、１次のバンドギャップ回路では、基準電圧の温度依存性は、完全に０にならない。例えば、高温でのｐｎ接合の順方向電圧Ｖｂｅの減少が、１次式で近似した場合より大きい場合、１次のバンドギャップ回路の基準電圧は、低温からある温度まで上昇し、ある温度で最大となり、その後、温度上昇に伴って減少する特性（例えば、後述する図２４）になる場合が多い。
【００７１】
ここで、図２４に示すような温度特性が、再現性よく実現される場合、温度を検出することで、基準電圧の値を推定することができる。例えば、基準電圧発生回路の可変抵抗ＶＲ１およびＶＲ２を調整することで、図２４の特性のように、１０℃で、１．２０２Ｖの基準電圧となったとする。この場合、温度を検出する手段を備えていれば、例えば、温度が６０度のときに、基準電圧ＢＧＲＯＵＴは、１．２０３Ｖ、−４０度のときに、１．１９８Ｖとなることが分る。
【００７２】
例えば、基準電圧ＢＧＲＯＵＴの用途が、ＡＤ変換回路の基準電圧であるような場合、ある同一の信号をＡＤ変換しても基準電圧が異なれば、ＡＤ変換結果は異なる。しかし、基準電圧が、例えば、室温のときからどのくらいずれているか（大きくなっているか、小さくなっているか）が分れば、そのずれの情報をもとに、ＡＤ変換結果を補正することが可能となる。この補正は、例えばＡＤ変換結果をデジタル的に補正することが可能である。つまり、基準電圧が１．２００Ｖのときに０．６Ｖの信号をＡＤ変換した場合と、基準電圧が１．２０２Ｖのときに、０．６Ｖの信号をＡＤ変換した場合では、ＡＤ変換結果は異なる。しかし、基準電圧が１．２０２Ｖであると分れば、信号０．６Ｖが基準電圧１．２０２Ｖで変換されたＡＤ変換結果から、基準電圧１．２Ｖで０．６Ｖの信号をＡＤ変換した結果を、デジタル演算により導くことが可能である。本実施形態の基準電圧発生回路では、１次のバンドギャップ回路に加えて、温度を検出するために、ＰＴＡＴ電圧を発生させる抵抗Ｒ３と、その電圧をＡＤ変換し温度の情報を出力するＡＤ変換器ＡＤＣ１を有している。
【００７３】
例えば、本実施形態の基準電圧発生回路の基準電圧ＢＧＲＯＵＴは、ｐｎ接合の順方向電圧Ｖｂｅが非線形性の温度依存性の場合、図２４に示すような特性となる。ＰＴＡＴ電圧を３００Ｋ（２７℃）で６００ｍＶ、２３３Ｋ（−４０℃）で４６６ｍＶ、３９８Ｋ（１２５℃）で７９６ｍＶとする。このＰＴＡＴ電圧を、基準電圧ＢＧＲＯＵＴ（バンドギャップ電圧）を基準にＡＤ変換することを考える。温度変化に対する、ＰＴＡＴ電圧の変化は大きく、基準電圧ＢＧＲＯＵＴの温度変化は比較的小さい（大きく見積もっても１０ｍＶ程度である（図２４））。このため、出力ＢＧＲＯＵＴを基準電圧としてＰＴＡＴ電圧をＡＤ変換した結果は、全く温度に対して変化しない基準電圧をもとにＰＴＡＴ電圧をＡＤ変換した結果と同等である。つまり、出力ＢＧＲＯＵＴをもとに、ノードＴＯＵＴのＰＴＡＴ電圧をＡＤ変換して温度を検出しても、実用上問題ない精度で、温度を検出できる。実際には、ＰＴＡＴ電圧、基準電圧ＢＧＲＯＵＴの両方を２倍程度するほうが、回路を構成しやすい。あるいは、ＰＴＡＴ電圧を加工して、ＰＴＡＴ電圧とオフセット電圧の和とするようなに変形、例えば、−６０℃で０Ｖ、１５０℃で２Ｖとなるような温度に比例する電圧をＡＤ変換してもよい。この検出された温度の情報をもとに、例えば、図２４の特性から、出力ＢＧＲＯＵＴの値を求める。これにより、出力ＢＧＲＯＵＴを使用した回路の特性（例えば、ＡＤ変換結果）を補正することが可能になる。
【００７４】
以上、第４の実施形態は、温度検出用のＰＴＡＴ電圧発生回路（トランジスタＰＭ６および抵抗Ｒ３）、ＰＴＡＴ電圧をＡＤ変換し、温度の情報を出力するためのＡＤ変換器ＡＤＣ１を有している。これにより、基準電圧ＢＧＲＯＵＴの値を、温度特性から推測し、例えば、デジタル演算で、出力ＢＧＲＯＵＴをもとにした回路の演算結果、ＡＤ変換結果等を補正するための手段、方法を提供できる。本実施形態では、基準電圧そのものの絶対値を必要以上に温度に対して変化しないよう制御する必要すなわち回路を複雑化する必要はない。したがって、低コストで、出力基準電圧の温度依存性を補正することと同様の効果が得られる。
【００７５】
図８は、本発明の第５の実施形態を示している。第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の基準電圧発生回路は、第２の実施形態の基準電圧発生回路に抵抗Ｒ４、Ｒ５、容量Ｃ４およびＣ５を追加して構成されている。抵抗Ｒ４および容量Ｃ４は、チョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２に入力される信号の交流成分を除去するフィルタとして働く。チョッパ型アンプＣＡＭＰ２の−入力であるノードＩＰＦとノードＩＰとの間に、抵抗Ｒ４および容量Ｃ４で構成されたフィルタは、配置される。また、容量Ｃ２、Ｃ５および抵抗Ｒ５は、出力ＢＧＲＯＵＴの交流成分を除去するフィルタとして働く。容量Ｃ２、Ｃ５および抵抗Ｒ５で構成されたフィルタは、スイッチＳＷ１およびＳＷ２と可変抵抗ＶＲ１との接続ノードであるノードＮＯＵＴと出力ＢＧＲＯＵＴとの間に配置される。
【００７６】
容量Ｃ２、Ｃ５および抵抗Ｒ５で構成されたフィルタは、容量Ｃ２のみで構成されたフィルタより、高次なフィルタとして働く。このため、容量Ｃ２、Ｃ５および抵抗Ｒ５で構成されたフィルタは、出力ＢＧＲＯＵＴの交流成分を効果的に除去できる。ノードＩＰも、チョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２のチョッパ制御による交流成分、ダイナミックエレメントマッチング回路ＤＥＭ１による交流成分があらわれる。この交流成分がチョッパ型アンプＣＡＭＰ２に直接入力されると、ＣＴＡＴ電流の交流成分が大きくなる場合がある。このため、ノードＩＰに容量を設けて、チョッパ型アンプＣＡＭＰ２に入力される交流成分を除去する。本実施形態は、チョッパ型アンプＣＡＭＰ２の入力に抵抗Ｒ４および容量Ｃ４で構成されたフィルタを有している。したがって、ＣＴＡＴ電流の交流成分は、減衰する。
【００７７】
以上、第５の実施形態は、トランジスタＱ１とチョッパ型アンプＣＡＭＰ２の入力との間に、抵抗Ｒ４および容量Ｃ４で構成されたフィルタを備えている。また、基準電圧ＢＧＲＯＵＴは、容量Ｃ２、Ｃ５および抵抗Ｒ５で構成されたフィルタを介して出力される。これにより、ＣＴＡＴ電流の交流成分および基準電圧ＢＧＲＯＵＴの交流成分を効果的に減衰できる。
【００７８】
図９は、本発明の第６の実施形態を示している。第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の基準電圧発生回路は、第５の実施形態の基準電圧発生回路に容量Ｃ６、Ｃ７およびＣ８を追加して構成されている。
チョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２は、例えば、上述した図３４に示すように、入力部分にスイッチを有している。例えば、このスイッチをＭＯＳトランジスタで構成したとすると、このスイッチの切り替えにともなって、ゲートから入力端子に電荷が注入される。チョッパ型アンプの＋と−の入力端子の電圧が等しく、かつ、スイッチを構成するＭＯＳトランジスタが完全に同一であれば、＋側入力に注入される電荷と、−側入力に注入される電荷は一致する。しかし、後述する図２２の波形に示されるように、ノードＩＰおよびＮＲ１の電圧は、完全には一致しない。また、スイッチを構成するＭＯＳトランジスタは、製造ばらつきにより、完全に同一にはならない。すなわち、ＭＯＳトランジスタの寄生容量も等しくならない。このため、例えば、チョッパ型アンプの入力部分のスイッチから注入される電荷は、＋側入力と−側入力で異なり、オフセットの原因になる。例えば、このオフセットを低減するためには、過渡時のノードＩＰおよびＮＲ１の電圧の変化を抑制し、ノードＩＰおよびＮＲ１の電圧の違いを小さくする方法がある。
【００７９】
容量Ｃ４、Ｃ６、Ｃ７およびＣ８は、スイッチから注入される電荷により、理想的な状態から、入力電圧が大きくずれないようにする。これにより、スイッチからの注入電荷の影響は薄められる。また、同時に、容量Ｃ７は位相補償のための容量としても働く。チョッパ型アンプＣＡＭＰ１は、負帰還ループを構成する。したがって、負帰還により回路が不安定にならないようにループの特性は、設計される。ローパスフィルタとして働く容量Ｃ１およびＣ３は、ドミナントポールの時定数を大きくする。例えば、図３４に示した折り返しカスコード回路を使用した場合、通常は、容量Ｃ１およびＣ３によってできる極が、最も低い周波数となる。この部分の極で高周波利得を落とすとともに、容量Ｃ７でノードＩＰの変動を抑えることが、位相特性の改善につながる場合が多い。
【００８０】
以上、第６の実施形態は、容量Ｃ４、Ｃ６、Ｃ７およびＣ８で、スイッチからの注入電荷の影響を小さくできる。また、容量Ｃ１、Ｃ３およびＣ７により、負帰還の安定性は、確保される。したがって、チョッパ型アンプを使用することにより新たに発生する誤差を抑制でき、また、ループの安定性を改善できる。
図１０は、本発明の第７の実施形態を示している。第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の基準電圧発生回路は、第２の実施形態の基準電圧発生回路にトランジスタＰＭ１１、ＰＭ１２およびＰＭ１３を追加して構成されている。また、第２の実施形態のスイッチＳＷ１−ＳＷ４は、トランジスタＰＭ７−ＰＭ１０でそれぞれ構成されている。端子ＰＧＣ１−ＰＧＣ４は、トランジスタＰＭ７−ＰＭ１０の制御信号を受信する端子を示している。すなわち、端子ＰＧＣ１−ＰＧＣ４は、スイッチ制御信号を受信するスイッチ制御端子として働く。また、端子ＰＧＣ１−ＰＧＣ４のノードをノードＰＧＣ１−ＰＧＣ４と称する。
【００８１】
ダイナミックエレメントマッチング回路ＤＥＭ１から可変抵抗ＶＲ１に電流を流す経路にスイッチ用のトランジスタＰＭ７が入る。このため、ダイナミックエレメントマッチング回路ＤＥＭ１からトランジスタＱ１およびＱ２に電流を供給する経路にも、トランジスタＰＭ１１およびＰＭ１２が配置されている。トランジスタＰＭ１１およびＰＭ１２は、トランジスタＱ１、Ｑ２および可変抵抗ＶＲ１に流れる電流を精度よく一致させる働きをする。トランジスタＰＭ１１およびＰＭ１２は、オフする必要がない。したがって、トランジスタＰＭ１１およびＰＭ１２のゲートは、それぞれＧＮＤに接続されている。同様に、ダイナミックエレメントマッチング回路ＤＥＭ２から可変抵抗ＶＲ１に電流を供給する経路に、トランジスタＰＭ８が配置されている。このため、ダイナミックエレメントマッチング回路ＤＥＭ２から可変抵抗ＶＲ２に電流を供給する経路にも、トランジスタＰＭ１３が配置されている。トランジスタＰＭ１３のゲートもＧＮＤに接続されている。
【００８２】
図１１は、図１０に示した基準電圧発生回路のダイナミックエレメントマッチング回路ＤＥＭ１の具体的な回路の一例を示している。図１０で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図１１のダイナミックエレメントマッチング回路ＤＥＭ１は、トランジスタＰＭ１４−ＰＭ２２で構成されている。また、カレントミラー電流の精度を改善するために、それぞれの電流源は、カスコード回路で構成されている。トランジスタＰＭ２３−ＰＭ２５は、トランジスタＰＭ１−ＰＭ３と合わせて、カスコード回路として働く。バイアス電圧ＰＢＩＡＳ３はトランジスタＰＭ２３−ＰＭ２５のバイアス電圧、端子ＣＫＱ１Ｘ、ＣＫＱ２ＸおよびＣＫＱ３Ｘはダイナミックエレメントマッチング回路ＤＥＭ１の制御端子を示している。ダイナミックエレメントマッチング回路の動作原理の説明は、図３６で既に説明しているので、詳細な説明を省略する。
【００８３】
トランジスタＰＭ１４−ＰＭ２２は、スイッチとして働く。また、トランジスタＰＭ１４−ＰＭ２２は、図３６のスイッチＳＷ１３ａ−ＳＷ２１ａに対応している。つまり、トランジスタＰＭ１４のゲートに接続されている端子ＣＫＱ１ＸがＬになるとトランジスタＰＭ３の電流がトランジスタＰＭ２５に流れる。次に、トランジスタＰＭ１５のゲートに接続されている端子ＣＫＱ２ＸがＬになるとトランジスタＰＭ１の電流がトランジスタＰＭ２５に流れる。また、トランジスタＰＭ１６のゲートに接続されている端子ＣＫＱ３ＸがＬになるとトランジスタＰＭ２の電流がトランジスタＰＭ２５に流れる。また、端子ＣＫＱ１Ｘ、ＣＫＱ２ＸおよびＣＫＱ３Ｘは、１つの端子がＬ、残り２つの端子がＨに順番に切り替わるように制御される。これにより、トランジスタＰＭ２５には、トランジスタＰＭ１、ＰＭ２およびＰＭ３のどれか１つの選ばれた電流が流れる。すなわち、トランジスタＰＭ２５には、トランジスタＰＭ１、ＰＭ２およびＰＭ３の電流が順番に切り替わって流れる。トランジスタＰＭ１７−ＰＭ２２の構成も同様である。したがって、トランジスタＰＭ２３およびＰＭ２４にも、トランジスタＰＭ１、ＰＭ２およびＰＭ３の電流が順番に切り替わって流れる。
【００８４】
図１２は、図１０に示した基準電圧発生回路のダイナミックエレメントマッチング回路ＤＥＭ２の具体的な回路の一例を示している。図１０で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図１２のダイナミックエレメントマッチング回路ＤＥＭ２は、トランジスタＰＭ２６−ＰＭ２９で構成されている。また、カレントミラー電流の精度を改善するために、それぞれの電流源は、カスコード回路で構成されている。トランジスタＰＭ３０およびＰＭ３１は、トランジスタＰＭ４およびＰＭ５と合わせて、カスコード回路として働く。バイアス電圧ＰＢＩＡＳ３はトランジスタＰＭ３０およびＰＭ３１のバイアス電圧、端子ＣＫＱ４ＸおよびＣＫＱ５Ｘはダイナミックエレメントマッチング回路ＤＥＭ２の制御端子を示している。トランジスタＰＭ２６−ＰＭ２９は、スイッチとして働く。ダイナミックエレメントマッチング回路ＤＥＭ２の動作は、ダイナミックエレメントマッチング回路ＤＥＭ１と同様なので、詳細な説明を省略する。端子ＣＫＱ４ＸおよびＣＫＱ５Ｘは、１つの端子がＬ、残りの端子がＨに順番に切り替わるように制御される。これにより、トランジスタＰＭ３０およびＰＭ３１には、トランジスタＰＭ４およびＰＭ５の電流が順番に切り替わって流れる。
【００８５】
図１３は、図１０に示した基準電圧発生回路のチョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２の具体的な回路の一例を示している。上述した図３４で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図１３のチョッパ型アンプは、図３４のチョッパ型アンプのチョッパ部分回路ＣＨＳ１−ＣＨＳ３をトランジスタＮＭ１２−１５、トランジスタＰＭ３２−ＰＭ３５およびトランジスタＮＭ１６−１９で構成している。端子ＯＵＴは出力端子、バイアス電圧ＮＢＩＡＳ１はトランジスタＮＭ４ａおよびＮＭ５ａのバイアス電圧、バイアス電圧ＮＢＩＡＳ２はトランジスタＮＭ６ａおよびＮＭ７ａのバイアス電圧、バイアス電圧ＰＢＩＡＳ２はトランジスタＰＭ５ａのバイアス電圧、バイアス電圧ＰＢＩＡＳ３はトランジスタＰＭ１０ａおよびＰＭ１１ａのバイアス電圧、ノードＮＤ３、ＮＤ４およびＰＧ１はアンプ内部のノード、端子ＩＮＰは＋側の入力端子、端子ＩＮＭは−側の入力端子、端子ＣＫＱ０およびＣＫＱ０Ｘはチョッパ型アンプの制御端子を示している。それぞれのチョッパ部分回路をｎＭＯＳスイッチあるいはｐＭＯＳスイッチとしたので、それに対応して、スイッチの制御信号をＣＫＱ０およびＣＫＱ０Ｘとしている。図１３に示したチョッパ型アンプのように、スイッチが使用される部分の電圧に応じて、スイッチをｐＭＯＳトランジスタだけあるいはｎＭＯＳトランジスタだけで構成することができる。
【００８６】
図１４の回路は、図１１および図１２に示したダイナミックエレメントマッチング回路の制御信号および図１３に示したチョッパ型アンプの制御信号を生成する制御信号発生回路の一例を示している。また、図１５は、図１４に示した制御信号発生回路の中のカウンタ回路部分の真理値を示している。図１１、図１２および図１３の回路に対応する回路素子、ノード、信号、バイアス等は同じ素子名、ノード名で示している。
【００８７】
図１４の信号ＣＬＸはパワーダウンおよび初期化のための制御信号、信号ＣＫは制御信号発生回路に入力される基準クロック信号、信号ＣＫＱ０ＸおよびＣＫＱ０はチョッパ型アンプＣＡＭＰ１、ＣＡＭＰ２の制御信号、信号ＣＫＱ１Ｘ、ＣＫＱ２ＸおよびＣＫＱ３Ｘはダイナミックエレメントマッチング回路ＤＥＭ１の制御信号、信号ＣＫＱ４ＸおよびＣＫＱ５Ｘはダイナミックエレメントマッチング回路ＤＥＭ２の制御信号、インバータＩＶ１−ＩＶ１６はインバータ回路、ナンドＮＡ２１−ＮＡ２３は２入力否定論理積回路、Ｄフリップフロップ回路ＤＦ１−ＤＦ４はＣＬがＬで内容を０にクリアするエッジトリガ型Ｄフリップフロップ回路、ノアＮＯ１は２入力否定論理和回路、排他的論理和回路ＥＸＯ１は２入力排他的論理和回路、ナンドＮＡ３１−ＮＡ３４は３入力否定論理積回路を示している。また、ノードＣＫＸ、ＣＫＩ、ＤＱ０、ＤＦＱ０、ＤＱ１、ＤＦＱ１、ＤＱ２、ＤＦＱ２、ＤＱ３およびＤＦＱ３は内部のノードを示している（それぞれの信号もＣＫＸ、ＣＫＩ、ＤＱ０、ＤＦＱ０、ＤＱ１、ＤＦＱ１、ＤＱ２、ＤＦＱ２、ＤＱ３およびＤＦＱ３と称する）。
【００８８】
図１４に示した制御信号発生回路は、以下に示すように動作する。信号ＣＬＸは、制御信号発生回路の内部状態を初期化およびパワーダウンするための制御信号として働く。通常動作時には信号ＣＬＸをＨにする。パワーダウン時（回路を停止させるとき）には信号ＣＬＸをＬにする。信号ＣＬＸをＬにすると、Ｄフリップフロップ回路ＤＦ１、ＤＦ２、ＤＦ３およびＤＦ４がクリアされ（記憶情報が０となり）、さらに、ナンドＮＡ２１の出力がＨに固定される。これにより、制御信号発生回路の状態は変化せず、信号ＣＫが入力されても制御信号発生回路は動作しない。Ｄフリップフロップ回路ＤＦ１、ＤＦ２およびＤＦ３は６進カウンタを構成している。その動作の概略は、図１５に示した真理値で表わされる。図１５のＤＦＱ２（ｎ）、ＤＦＱ１（ｎ）およびＤＦＱ０（ｎ）は、図１４の制御信号発生回路のある時点でのノードＤＦＱ２、ＤＦＱ１およびＤＦＱ０の値を示している（図１５の１はＨレベル、０はＬレベルに対応する）。図１５のＤＦＱ２（ｎ＋１）、ＤＦＱ１（ｎ＋１）およびＤＦＱ０（ｎ＋１）は、次の時点での図１４のノードＤＦＱ２、ＤＦＱ１およびＤＦＱ０の値（Ｄフリップフロップ回路のクロックである信号ＣＫＩの次の立ち上がりで変化した値）を表わしている。
【００８９】
例えば、ある時点で、信号“ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“０００”だった場合、次の信号ＣＫＩの立ち上がりで、信号“ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”は“００１”に変化する。信号“ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”は信号ＣＫＩの立ち上がりに同期して、“０００”から“１０１”まで値を増やし、その後“０００”にもどる。このような動作を実現するよう、Ｄフリップフロップ回路の入力ＤＱ０、ＤＱ１およびＤＱ２が構成されている。例えば、ｎ時点での、信号ＤＦＱ０が０（１）なら、ｎ＋１の時点では、信号ＤＦＱ０は１（０）となるので、信号ＤＱ０は、信号ＤＦＱ０をインバータＩＶ２で反転した信号になる。信号“ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“０００”から“１０１”までの状態で、次の時点の信号ＤＦＱ１が１とならなければならない信号“ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”の状態は、“００１”と“０１０”なので、これを実現するように、信号ＤＱ１の論理が構成されている。つまり、ナンドＮＡ３１により、信号“ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“００１”のときに、ナンドＮＡ２２にＬを出力し、ナンドＮＡ３２により、信号“ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“０１０”のときに、ナンドＮＡ２２にＬを出力する。ナンドＮＡ２２でナンドＮＡ３１の出力とナンドＮＡ３２の出力を否定論理積し、図１５の真理値表の動作を実現している。
【００９０】
信号ＤＱ２も、同様の考え方で構成されている。信号”ＤＦＱ２、ＤＦＱ１、ＤＦＱ０“が”０００“から”１０１“までの状態で、次の時点の信号ＤＦＱ２が１とならなければならない信号”ＤＦＱ２、ＤＦＱ１、ＤＦＱ０“の状態は、”０１１“と”１００“となる。ナンドＮＡ３３により、信号”ＤＦＱ２、ＤＦＱ１、ＤＦＱ０“が”０１１“のときに、ナンドＮＡ２３にＬを出力し、ナンドＮＡ３４により、信号”ＤＦＱ２、ＤＦＱ１、ＤＦＱ０“が”１００“のときに、ナンドＮＡ２３にＬを出力する。ナンドＮＡ２３でナンドＮＡ３３の出力とナンドＮＡ３４の出力を否定論理積し、図１５の真理値表の動作を実現している。信号”ＤＦＱ２、ＤＦＱ１、ＤＦＱ０“の初期値が”１１０“および”１１１“にあるときは、図１５に示すような遷移を経て６進カウンタ動作にはいる。
【００９１】
図１３に示したチョッパ型アンプの制御信号ＣＫＱ０、ＣＫＱ０Ｘは、どちらかがＬなら、もう一方はＨでなければならない。このような特性を実現するために、図１４の制御信号発生回路では、信号ＣＫを分周した信号ＤＦＱ０から、信号ＣＫＱ０と信号ＣＫＱ０の反転信号である信号ＣＫＱ０Ｘを発生している。
信号ＣＫＱ１Ｘ、ＣＫＱ２ＸおよびＣＫＱ３Ｘは、図１１の説明で述べたように、信号ＣＫＱ１Ｘ、ＣＫＱ２Ｘ、ＣＫＱ３Ｘのどれか１つの信号が順番にＬとなるクロックとしなければならない。ここで、図１５の真理値表より、信号ＤＦＱ２およびＤＦＱ１は、６進カウンタの動作のなかで、クロックＣＫＩの２クロックの期間、それぞれＨとなる。したがって、信号ＤＦＱ２およびＤＦＱ１は、信号ＣＫＱ１Ｘ、ＣＫＱ２ＸあるいはＣＫＱ３Ｘに使用できる。図１４の制御信号発生回路では、ＣＫＱ１ＸをＤＦＱ１の反転信号とし、ＣＫＱ２ＸをＤＦＱ２の反転信号として発生している。
【００９２】
信号ＣＫＱ３Ｘは、信号ＣＫＱ１ＸおよびＣＫＱ２ＸがともにＨのときにＬとなるように回路を構成すればよい。これは、ダイナミックエレメントマッチング回路ＤＥＭ１の制御の注意点とも関連する。例えば、ダイナミックエレメントマッチングＤＥＭ１の制御の状態によって、回路の起動時などに、トランジスタＰＭ１、ＰＭ２およびＰＭ３の電流がトランジスタＱ１およびＱ２に流れないような状況が発生した場合、チョッパ型アンプＣＡＭＰ１による帰還回路は、ノードＩＰおよびＮＲ１の電圧を一致させようとして、ノードＡＭＰＯＵＴ１の電圧をＧＮＤ電圧まで下げてしまう可能性がある。これを防ぐためには、信号ＣＫＱ１Ｘ、ＣＫＱ２ＸおよびＣＫＱ３Ｘのどれか１つが必ずＬとなるように回路を構成しなければならない。図１４に示すように、信号ＣＫＱ３Ｘを信号ＣＫＱ１Ｘの反転信号および信号ＣＫＱ２Ｘの反転信号の論理和で実現する。これにより、信号ＣＫＱ１ＸおよびＣＫＱ２ＸがともにＨとなった場合でも、信号ＣＫＱ３Ｘは、クロックＣＫＩに関係なく、非同期にＬになる。したがって、信号ＣＫＱ１Ｘ、ＣＫＱ２ＸおよびＣＫＱ３Ｘのどれか１つが必ずＬとなる。これにより、図１０に示した基準電圧発生回路のダイナミックエレメントマッチング回路ＤＥＭ１は、必ず、トランジスタＱ１およびＱ２に電流を流す。これにより、ノードＡＭＰＯＵＴ１の電圧はＶＤＤから１Ｖくらい低い電圧に定まることが保証され、容量Ｃ１の耐圧を小さくできる。これにより、単位面積あたりの容量が大きい素子を使用できるようになり、容量Ｃ１の面積を小さくできる。
【００９３】
また、ダイナミックエレメントマッチング回路ＤＥＭ２は、トランジスタＰＭ４およびＰＭ５の電流を交互に可変抵抗ＶＲ１およびＶＲ２に供給する。したがって、図１４に示すように、信号ＤＦＱ０をさらに１／２に分周した信号とその信号を反転した信号で、ダイナミックエレメントマッチング回路ＤＥＭ２を制御することができる。図１４の制御信号発生回路では、排他的論理和回路ＥＸＯ１で、信号ＤＦＱ０を分周して、信号ＣＫＱ４ＸおよびＣＫＱ５Ｘを発生している。
【００９４】
図１６は、図１４に示した制御信号発生回路で発生する制御信号の波形の例を示している。図示はしていないが、信号ＣＫＱ０の２倍の周波数の入力クロックＣＫが、図１４の制御信号発生回路に入力されている。また、信号ＣＬＸはＨとなっている。図１４に示した制御信号発生回路を構成することで、図１６に示す信号ＣＫＱ１Ｘ、ＣＫＱ２Ｘ、ＣＫＱ３ＸおよびＣＫＱ４Ｘの波形例のような動作を実現できる。また、図１６には図示していないが、信号ＣＫＱ５Ｘは信号ＣＫＱ４Ｘを反転した波形になる。
【００９５】
以上、第７の実施形態では、スイッチをｐＭＯＳトランジスタで構成し、そのオン抵抗による電流の値のずれを防ぐ目的で、トランジスタＰＭ１１−ＰＭ１３が備えられている。これにより、トランジスタＱ１、Ｑ２および可変抵抗ＶＲ１に流れる電流の一致の精度を高めることができる。また、可変抵抗ＶＲ１およびＶＲ２に流れる電流の一致の精度も高めている。また、ダイナミックエレメント回路およびチョッパ型アンプは、安定に動作するための制御信号を制御信号発生回路から受信している。他の実施形態の効果に加えて、トランジスタＰＭ１１−ＰＭ１３を加えることで、可変抵抗ＶＲ１、トランジスタＱ１、Ｑ２等に流れる電流の一致の精度を改善でき、出力基準電圧をさらに向上させる効果が得られる。
【００９６】
図１７は、本発明の第８の実施形態を示している。第７の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の基準電圧発生回路では、第７の実施形態の基準電圧発生回路のダイナミックエレメントマッチング回路ＤＥＭ１、トランジスタＰＭ１およびＰＭ１１が、ダイナミックエレメントマッチング回路ＤＥＭ３、トランジスタＰＭ１ｂおよびＰＭ１１ｂに置き換えられている。第７の実施形態では、トランジスタＰＭ１、ＰＭ２およびＰＭ３のゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌは等しく、トランジスタＱ１、Ｑ２および可変抵抗ＶＲ１に同じ値の電流を供給している。これに対し、本実施形態では、トランジスタＰＭ１ｂ、ＰＭ２およびＰＭ３のゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌを１０：１：１にしている。つまり、トランジスタＱ１、Ｑ２および可変抵抗ＶＲ１に流す電流を１０：１：１にしている。また、トランジスタＰＭ１ｂ、ＰＭ２およびＰＭ３のゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌを１０：１：１にしているので、ダイナミックエレメントマッチング回路ＤＥＭ３も、第７の実施形態のダイナミックエレメントマッチング回路ＤＥＭ１から変更されている。トランジスタＰＭ１１ｂのゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌも１０倍の電流を流せるように変更されている。ノードＤＮＯＤＥ１、ＤＮＯＤＥ２は内部のノードを示している。
【００９７】
例えば、トランジスタＱ１とＱ２のエミッタ面積の比が１：１０の場合、トランジスタＱ１にトランジスタＱ２の１０倍の電流を流すと、トランジスタＱ１とＱ２の電流密度の比は１００：１となる。このように、電流密度の比を大きくすると、抵抗Ｒ１に加わる電圧を大きくすることができる（式（３）−（６）参照）。基準電圧の成分であるＰＴＡＴ電圧は、抵抗Ｒ１の電圧を増幅して得られている。したがって、抵抗Ｒ１に加わる電圧を大きくできると、ＰＴＡＴ電圧を生成するための電圧の増幅率を小さくできる。これにより、オペアンプのオフセット電圧の影響を小さくできる。本実施形態では、チョッパ型アンプＣＡＭＰ１を使用しているので、オペアンプのオフセット電圧は理想的には、基準電圧ＢＧＲＯＵＴに影響しない。しかし、チョッパ型アンプＣＡＭＰ１で発生した交流信号は、抵抗Ｒ１の電圧の増幅率で増幅される。これにより、同一のオフセット電圧があった場合に、抵抗Ｒ１の電圧の増幅率が大きいと、交流信号の振幅が大きくなる。したがって、ローパスフィルタＬＰＦに対する減衰率を大きくする必要がある。または、同一のローパスフィルタＬＰＦ（例えば容量Ｃ２）で比較すると、出力ＢＧＲＯＵＴにあらわれる出力信号のリプルが大きくなる。この観点から、チョッパ型アンプＣＡＭＰ１を使用する場合でも、抵抗Ｒ１の両端の電圧（すなわちΔＶｂｅ）はできるだけ大きくしておくことが望ましい。このため、本実施形態では、トランジスタＱ１にトランジスタＱ２の１０倍の電流を流す回路にしている。これにより、トランジスタＱ１およびＱ２の電流密度の比は１００：１と大きくなり、抵抗Ｒ１の両端の電圧を大きくすることができる。したがって、本実施形態の基準電圧発生回路は、出力ＢＧＲＯＵＴのリプルを小さくできる。
【００９８】
図１８は、図１７に示した基準電圧発生回路のダイナミックエレメントマッチング回路ＤＥＭ３の一例を示している。図１７の回路に対応する部分には、同じ素子名、ノード名を与えている。ダイナミックエレメントマッチング回路ＤＥＭ３は、電流源を構成しているトランジスタＰＭ２、ＰＭ３、ＰＭ１ｂ０−ＰＭ１ｂ９およびＰＭ８１−ＰＭ９２、スイッチを構成しているトランジスタＰＭＳ１−ＰＭＳ３６を有している。図中のノードＤＮＯＤＥ１、ＤＮＯＤＥ２およびＮＳＷ１は内部のノード、信号ＣＫＮ１−ＣＫＮ１２、ＣＫＷ１−ＣＫＷ１２は制御クロック信号を示している。
【００９９】
図１８のトランジスタＰＭ１ｂ０−ＰＭ１ｂ９は、図１７のトランジスタＰＭ１ｂに相当する。図１７では、トランジスタＰＭ１ｂは、図１０に示したトランジスタＰＭ１の１０倍の電流を流すｐＭＯＳトランジスタを示している。これに対し、図１８では、トランジスタＰＭ１ｂ０−ＰＭ１ｂ９は、図１０に示したトランジスタＰＭ１と同じゲート幅Ｗおよびゲート長Ｌの比Ｗ／ＬのｐＭＯＳトランジスタである。図１８のトランジスタＰＭ２およびＰＭ３は、図１７のトランジスタＰＭ２およびＰＭ３に相当する素子である。トランジスタＰＭ８１からＰＭ９２は、ゲートにカスコード回路のためのバイアス電圧ＰＢＩＡＳ３が供給され、トランジスタＰＭ３、ＰＭ１ｂ０−ＰＭ１ｂ９およびＰＭ２と組み合わさって、カスコード回路として働く。
【０１００】
図１８の回路は、トランジスタＰＭ２、ＰＭ１ｂ０−ＰＭ１ｂ９およびＰＭ３の１２個のほぼ等しい電流を、１：１０：１の割合で、ノードＤＮＯＤＥ２、ＤＮＯＤＥ１およびＮＳＷ１に流す回路として働く。図１１のダイナミックエレメントマッチング回路ＤＥＭ１と同様に、トランジスタＰＭＳ１−ＰＭＳ３６のオン／オフを順番に切り替えて、１２個のｐＭＯＳトランジスタの電流を、１つはノードＤＮＯＤＥ２へ、１０個はノードＤＮＯＤＥ１へ、残りの１つはノードＮＳＷ１へ供給する。トランジスタＰＭ２、ＰＭ１ｂ０−ＰＭ１ｂ９およびＰＭ３から生成される電流を順番に切り替えていくことで、各ｐＭＯＳトランジスタの電流の値が多少異なっても、平均電流は、１：１０：１の比になる。すなわち、ダイナミックエレメントマッチング回路ＤＥＭ３は、電流の比の実効的な精度を改善できる。
【０１０１】
図１９は、図１８に示したダイナミックエレメントマッチング回路ＤＥＭ３の制御信号のタイミングを示している。制御クロックＣＫＮ１−ＣＫＮ１２およびＣＫＷ１−ＣＫＷ１２のタイミング図を用いて、ダイナミックエレメントマッチング回路ＤＥＭ３の動作の詳細を説明する。ノードＤＮＯＤＥ２には、トランジスタＰＭ２、ＰＭ１ｂ０−ＰＭ１ｂ９およびＰＭ３でそれぞれ構成される１２個の電流源のうち、１つが接続される。図１９のクロック信号波形の例にしたがって説明すれば、時刻ｔ０（図１９の時刻ｔ０）では、信号ＣＫＮ１からＣＫＮ１２のうち、信号ＣＫＮ１だけがＬとなっているので、トランジスタＰＭ３の電流がノードＤＮＯＤＥ２に供給される。同時に、ノードＮＳＷ１にはトランジスタＰＭ２の電流が供給される。
【０１０２】
信号ＣＫＮ１がＬからＨに変化すると、図１９に示すように、信号ＣＫＮ２がＬになる。順番に、信号ＣＫＮ３、ＣＫＮ４、ＣＫＮ５、ＣＫＮ６、ＣＫＮ７、ＣＫＮ８、ＣＫＮ９、ＣＫＮ１０、ＣＫＮ１１およびＣＫＮ１２がＬになり、信号ＣＫＮ１２がＬからＨにもどると、信号ＣＫＮ１がＬになり、これを繰り返す。これに対応して、ノードＤＮＯＤＥ２には、トランジスタＰＭ３、ＰＭ１ｂ０−ＰＭ１ｂ９およびＰＭ２の電流が順番に供給される。ノードＮＳＷ１には、ＰＭ２、ＰＭ３およびＰＭ１ｂ０−ＰＭ１ｂ９の電流が順番に供給される。
【０１０３】
信号ＣＫＷ１は、図１９に示すように、信号ＣＫＮ１およびＣＫＮ２がともにＨのときにＬになる。信号ＣＫＷ２は信号ＣＫＮ２およびＣＫＮ３がともにＨのときにＬになる。信号ＣＫＷ３は信号ＣＫＮ３およびＣＫＮ４がともにＨのときにＬになる。信号ＣＫＷ４は信号ＣＫＮ４およびＣＫＮ５がともにＨのときにＬになる。信号ＣＫＷ５は信号ＣＫＮ５およびＣＫＮ６がともにＨのときにＬになる。信号ＣＫＷ６は信号ＣＫＮ６およびＣＫＮ７がともにＨのときにＬになる。信号ＣＫＷ７は信号ＣＫＮ７およびＣＫＮ８がともにＨのときにＬになる。信号ＣＫＷ８は信号ＣＫＮ８およびＣＫＮ９がともにＨのときにＬになる。信号ＣＫＷ９は信号ＣＫＮ９およびＣＫＮ１０がともにＨのときにＬになる。信号ＣＫＷ１０は信号ＣＫＮ１０およびＣＫＮ１１がともにＨのときにＬになる。信号ＣＫＷ１１は信号ＣＫＮ１１およびＣＫＮ１２がともにＨのときにＬになる。信号ＣＫＷ１２は信号ＣＫＮ１２およびＣＫＮ１がともにＨのときにＬになる。このように、信号ＣＫＷ１−ＣＫＷ１２を制御すると、ノードＤＮＯＤＥ１には、時刻ｔ０にはトランジスタＰＭ３とＰＭ２を除く１０個のトランジスタＰＭ１ｂ０−ＰＭ１ｂ９の電流が供給される。１２個のｐＭＯＳトランジスタから除かれるｐＭＯＳトランジスタは、次の期間には、トランジスタＰＭ３およびＰＭ１ｂ０となり、順番に２つのｐＭＯＳトランジスタが除かれた１０個のｐＭＯＳトランジスタからなる電流源の電流がノードＤＮＯＤＥ１に供給されるようになる。
【０１０４】
図２０は、図１９に示す制御信号を発生するための、カウンタ部分の真理値の一例を示している。図２０の真理値表は１２進カウンタの動作を表わしている。図１４に示した回路と同様の考え方で、図２０の真理値の動作を実現するカウンタ回路は構成できる。したがって、カウンタ回路部分の回路の詳細は省略する。
図２１は、図１８に示したダイナミックエレメントマッチング回路ＤＥＭ３用の制御信号発生回路の一例を示している。例えば、図２０の動作を実現するカウンタ回路と、図２１のような回路で、図１９に示したクロック波形を生成することができる。図２１のインバータＩＶ１７−ＩＶ３８はインバータ回路、ナンドＮＡ４１−ＮＡ４６は４入力否定論理積回路、Ｄフリップフロップ回路ＤＦ５、ＤＦ６はＣＬがＬで内容を０にクリアするエッジトリガ型のＤフリップフロップ回路、ノアＮＯ２―ＮＯ７は２入力否定論理和回路、Ｄフリップフロップ回路ＤＦＰ１−ＤＦＰ１０はＰＲがＬで内容を１にセットするエッジトリガ型のＤフリップフロップ回路、信号ＤＦＱ０−ＤＦＱ３は１２進カウンタ回路部分の出力、信号ＣＬＸはパワーダウンあるいは初期化のための制御信号、信号ＣＫＮ１−ＣＫＮ６、ＣＫＷ１−ＣＫＷ６は図１９に示したクロック信号を示している。また、信号ＣＫＸおよびＣＫＩは図１４の信号ＣＫＩおよびＣＫＸと同様の信号ＣＫから発生した内部のクロックを示している。
【０１０５】
同期１２進カウンタで発生した、信号ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０（図２０の信号、あるいは、図１４と同様の信号）を、図２１のような回路で加工し、図１９に示すクロック信号を発生する。信号ＣＫＮ１−ＣＫＮ１２の発生方法について説明する。図１８の説明で述べたように、信号ＣＫＮ１−ＣＫＮ１２は、信号ＣＫＮ１−ＣＫＮ１２のうちどれか１つの信号がＬとなり、残りがＨとなる。また、信号ＣＫＮ１−ＣＫＮ１２まで順番にＬになり、これを繰り返す。このような動作は、例えば、１２進カウンタの出力である信号ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０をデコードすることで実現できる。例えば、信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“００００”のとき信号ＣＫＮ１がＬになればよい。信号ＣＫＮ２は信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“０００１”のときＬにする。以下同様に、信号ＣＫＮ３は信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“００１０”のときＬにする。信号ＣＫＮ４は信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“００１１”のときＬにする。信号ＣＫＮ５は信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“０１００”のときＬにする。信号ＣＫＮ６は信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“０１０１”のときＬにする。信号ＣＫＮ７は信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“０１１０”のときＬにする。信号ＣＫＮ８は信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“０１１１”のときＬにする。信号ＣＫＮ９は信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“１０００”のときＬにする。信号ＣＫＮ１０は信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“１００１”のときＬにする。信号ＣＫＮ１１は信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“１０１０”のときＬにする。信号ＣＫＮ１２は信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“１０１１”のときＬにする。図２１のナンドＮＡ４１に添えられた“００００”は、このように信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”が“００００”のとき信号ＣＫＮ１がＬになることを表わしている。ナンドＮＡ４２−ＮＡ４６に添えられた４桁の数字も同様に、信号ＣＫＮ２−ＣＫＮ６がＬになる信号“ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０”の条件をそれぞれ表わしている。ナンドＮＡ４１で、信号ＤＦＱ３、ＤＦＱ２、ＤＦＱ１、ＤＦＱ０をデコードし、タイミング調整のために、Ｄフリップフロップ回路ＤＦ５およびＤＦ６にデコード結果を記憶する。Ｄフリップフロップ回路ＤＦ６の内容をインバータＩＶ２１およびＩＶ２２でバッファして信号ＣＫＮ１として出力する。
【０１０６】
図２１の回路図は図を分かりやすくするために、これらデコード回路の一部のみを示しているが、上述した考えかたで、信号ＣＫＮ１から信号ＣＫＮ１２まで発生できる。但し、信号ＣＫＮ７−ＣＫＮ１２のタイミングを調整するＤフリップフロップ回路は、信号ＣＫＮ２−ＣＫＮ６に使用しているＤフリップフロップ回路（ＰＲがＬで内容を１にセットするエッジトリガ型のＤフリップフロップ回路）と同じタイプを用いる。また、図１４の説明でも述べたが、ダイナミックエレメントマッチング回路の制御で、すべての条件で、必ず、図１７のトランジスタＱ１およびＱ２に電流が流れるように制御する。これにより、図１７の容量Ｃ１に加わる電圧を制限することができる。容量Ｃ１に電源電圧が加わらないことが保証できれば、単位面積あたりの容量が大きい素子を使用することが可能となり、面積を低減できる。図２１のＤフリップフロップ回路ＤＦ５、ＤＦ６、ＤＦＰ１−ＤＦＰ１０および図示していない信号ＣＫＮ７−ＣＫＮ１２のＤフリップフロップ回路は、信号ＣＫＮ１−ＣＫＮ１２のうち、１つを必ずＬにするように制御する素子としても働く。通常の動作時には、上述したように、信号ＣＫＮ１−ＣＫＮ１２のうちの１つがＬになる。例えば、回路の動作の初期に、Ｄフリップフロップ回路ＤＦ５、ＤＦ６およびＤＦＰ１−ＤＦＰ１０の値が不定の場合には、信号ＣＫＮ１−ＣＫＮ６が全てＨになる可能性がある。また、信号ＣＫＮ７−ＣＫＮ１２も信号ＣＫＮ２−ＣＫＮ６と同様の構成で生成されているので、全てＨになる可能性がある。信号ＣＫＮ１−ＣＫＮ１２が全てＨになると、図１７のトランジスタＱ２に電流が供給されないので、チョッパ型アンプＣＡＭＰ１はノードＮＲ１の電圧を上昇させようとしてノードＡＭＰＯＵＴ１の電圧をＧＮＤ電圧にしてしまう。このような望ましくない状況を発生させないようにＤフリップフロップ回路ＤＦ５、ＤＦ６、ＤＦＰ１−ＤＦＰ１０で回路の初期値を設定する。信号ＣＬＸがＬになると、Ｄフリップフロップ回路ＤＦ６の内容はＬになる。信号ＣＬＸをＬにして、回路を初期化すると、Ｄフリップフロップ回路ＤＦＰ１−ＤＦＰ１０の内容はＨになる。このＤフリップフロップの初期化により、信号ＣＫＮ１−ＣＫＮ１２のうち、１つが必ずＬ、残りがＨになる。
【０１０７】
信号ＣＫＷ１−ＣＫＷ１２の発生の考え方について説明する。図１８の説明で述べたように、信号ＣＫＷ１は、信号ＣＫＮ１とＣＫＮ２がともにＨのときにＬにする。信号ＣＫＷ２は、信号ＣＫＮ２とＣＫＮ３がともにＨのときにＬにする。信号ＣＫＷ３は、信号ＣＫＮ３とＣＫＮ４がともにＨのときにＬにする。信号ＣＫＷ４は、信号ＣＫＮ４とＣＫＮ５がともにＨのときにＬにする。信号ＣＫＷ５は、信号ＣＫＮ５とＣＫＮ６がともにＨのときにＬにする。信号ＣＫＷ６は、信号ＣＫＮ６とＣＫＮ７がともにＨのときにＬにする。信号ＣＫＷ７は、信号ＣＫＮ７とＣＫＮ８がともにＨのときにＬにする。信号ＣＫＷ８は、信号ＣＫＮ８とＣＫＮ９がともにＨのときにＬにする。信号ＣＫＷ９は、信号ＣＫＮ９とＣＫＮ１０がともにＨのときにＬにする。信号ＣＫＷ１０は、信号ＣＫＮ１０とＣＫＮ１１がともにＨのときにＬにする。信号ＣＫＷ１１は、信号ＣＫＮ１１とＣＫＮ１２がともにＨのときにＬにする。信号ＣＫＷ１２は、信号ＣＫＮ１２とＣＫＮ１がともにＨのときにＬにする。この条件を論理回路で実現すると、図２１の回路が得られる。信号ＣＫＮ１とＣＫＮ２の反転信号を論理和回路（図２１のノアＮＯ２およびインバータＩＶ２３で構成）に入力すると、信号ＣＫＮ１とＣＫＮ２がともにＨのとき、信号ＣＫＷ１がＬになる特性を実現できる。信号ＣＫＷ２−ＣＫＷ１２も同様の考え方で発生することができる。
【０１０８】
図２２は、第８の実施形態の基準電圧発生回路のあるノードの動作波形の一例を示している。図２２の一番上の波形は、ノードＩＰおよびノードＮＲ１の時間波形を示している。回路シミュレーションでは、チョッパ型アンプＣＡＭＰ１にオフセット電圧を与えて実行している。チョッパ型アンプは、入力の＋と−の関係が、ある周期で入れ替わるので、オフセット電圧分、ノードＩＰの電圧がノードＮＲ１の電圧より大きくなり、次の周期では小さくなる状態を繰り返す。シミュレーションは、このオフセット電圧の影響を取り除くように回路が動作していることを示している。また、チョッパ型アンプＣＡＭＰ１のオフセットに加えて、ダイナミックエレメントマッチングＤＥＭ３により、トランジスタＱ１、Ｑ２および可変抵抗ＶＲ１に供給される電流も周期的に変化する。図２２の例では、ダイナミックエレメントマッチングの動作を分かりやすく示すために、図１７に示した電流源のｐＭＯＳトランジスタのゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌをそれぞれ異なるｐＭＯＳトランジスタにして、ミスマッチがある状況のシミュレーション結果を示している。このチョッパ型アンプＣＡＭＰ１のオフセット電圧と電流の周期的な変化を反映して、ノードＩＰおよびノードＮＲ１の電圧もお互いの関係を入れ替えながら、周期的に変化する。さらに、ダイナミックエレメントマッチングの動作も反映して周期的に変化する。
【０１０９】
図中の２番目の波形は、チョッパ型アンプＣＡＭＰ１の出力ＡＭＰＯＵＴ１の波形を示している。出力ＡＭＰＯＵＴ１も、ノードＩＰおよびＮＲ１と同様、チョッパ型アンプＣＡＭＰ１のオフセット電圧とダイナミックエレメントマッチングによる周期的な電流の変化を反映した時間波形となる。
図中の３番目の波形は、ＣＴＡＴ電流発生部分のチョッパ型アンプＣＡＭＰ２の入力であるノードＩＰおよびＮＲ２の時間波形を示している。チョッパ型アンプＣＡＭＰ２についても、オフセット電圧を与え、かつ、電流源であるトランジスタＰＭ４、ＰＭ５のミスマッチを与えてシミュレーションした結果を示している。ノードＩＰおよびＮＲ１の電圧の時間変化および出力ＡＭＰＯＵＴ１の電圧の時間変化と同様に、ノードＮＲ２の電圧も、チョッパ型アンプＣＡＭＰ２のオフセット電圧とダイナミックエレメントマッチングによる周期的な電流の変化を反映した時間波形となる。
【０１１０】
図中の一番下の波形は、チョッパ型アンプＣＡＭＰ２の出力ＡＭＰＯＵＴ２の時間波形を示している。出力ＡＭＰＯＵＴ１と同様に、チョッパ型アンプＣＡＭＰ２のオフセット電圧とダイナミックエレメントマッチングによる周期的な電流の変化を反映した時間波形となる。
図２３は、第８の実施形態の基準電圧発生回路の別のノードの動作波形の一例を示している。図中の上の波形は、フィルタにより、交流成分が減衰された出力ＢＧＲＯＵＴの電圧の時間波形を示している。フィルタで交流成分を取り除くことにより、基準電圧（出力ＢＧＲＯＵＴの電圧）のリプルは０．５ｍＶ程度まで減衰している。
【０１１１】
図中の下の波形は、表示時間を広くして（シミュレーションの開始から３０ｍｓ）、出力ＢＧＲＯＵＴの電圧の時間波形を示している。チョッパ型アンプＣＡＭＰ１、ＣＡＭＰ２、ダイナミックエレメントマッチング回路ＤＥＭ３およびＤＥＭ２が動作を開始した時点では、オフセット誤差および電流源のミスマッチによる誤差は、交流成分にまだ変換されていない。したがって、チョッパ型アンプＣＡＭＰ１、ＣＡＭＰ２、ダイナミックエレメントマッチング回路ＤＥＭ３およびＤＥＭ２を使用していない基準電圧発生回路と同様の動作になる。このため、オフセット誤差および電流源のミスマッチによる誤差が、基準電圧の値に直接影響する。本シミュレーションの例では、１２００ｍＶ程度の理想的なバンドギャップ基準電圧に対して、１０１０ｍＶ程度の値となっている。現実には、誤差はこれほど大きくないが、動作を分かりやすくするために、オフセット電圧および電流源のミスマッチを大きく与えてシミュレーションを実行している。基準電圧発生回路が動作をはじめると、チョッパ型アンプＣＡＭＰ１、ＣＡＭＰ２、ダイナミックエレメントマッチング回路ＤＥＭ３およびＤＥＭ２により、誤差成分が交流に変換される。この交流に変換された誤差成分は、ローパスフィルタＬＰＦにより、除去される。これにより、出力ＢＧＲＯＵＴの電圧は、最終値に近づいていく。この例では、出力ＢＧＲＯＵＴの電圧は約１２０５ｍＶとなっている。
【０１１２】
図２４は、第８の実施形態の基準電圧発生回路の基準電圧ＢＧＲＯＵＴと温度の関係の一例を示している。シミュレーション条件は、チョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２のオフセット電圧を０、電流源のミスマッチもない理想的な状態、チョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２の制御クロックを停止し、チョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２を未使用な状態、およびダイナミックエレメントマッチング回路ＤＥＭ３およびＤＥＭ２の制御クロックを停止し、ダイナミックエレメントマッチング回路ＤＥＭ３およびＤＥＭ２を未使用な状態にしている。つまり、図２４は、チョッパ型アンプおよびダイナミックエレメントマッチング回路を使用しない回路構成の時と同様の動作をさせた出力ＢＧＲＯＵＴの電圧と温度の関係を示している。
【０１１３】
本実施形態の基準電圧発生回路は、トランジスタＱ１およびＱ２のベース・エミッタ間電圧Ｖｂｅの温度特性を１次で近似し、その温度依存性を打ち消す１次のバンドギャップ回路である。そのため、図２４に示すように、出力ＢＧＲＯＵＴの電圧の温度依存性は、ある温度で最大値になる特性を示す。ＰＴＡＴ電流とＣＴＡＴ電流の比を変更することで、出力ＢＧＲＯＵＴの電圧が最大となる温度を設定することができる。図２４の特性では、出力ＢＧＲＯＵＴの電圧の最大値は約１２０３ｍＶとなっている。一方、図２３の特性では、出力ＢＧＲＯＵＴの電圧は約１２０５ｍＶとなっている。この差は、チョッパ型アンプあるいはダイナミックエレメントマッチング回路を導入したことにより、新たに発生したオフセット電圧を示している。または、チョッパ型アンプＣＡＭＰ１、ＣＡＭＰ２、ダイナミックエレメントマッチング回路ＤＥＭ３およびＤＥＭ２で除去しきれなかったオフセット電圧による誤差を示している。
【０１１４】
以上、第８の実施形態では、トランジスタＱ１にトランジスタＱ２の１０倍の電流を流す回路にしている。これにより、トランジスタＱ１およびＱ２の電流密度の比は１００：１と大きくなり、抵抗Ｒ１の両端の電圧を大きくすることができる。これにより、チョッパ型アンプＣＡＭＰ１で発生する交流信号の振幅を小さくできる。すなわち、同一のローパスフィルタＬＰＦ（例えば容量Ｃ２）で比較すると、出力ＢＧＲＯＵＴにあらわれる出力信号のリプルが小さくなる。
【０１１５】
なお、上述した第１の実施形態では、可変抵抗ＶＲ１およびＶＲ２を図２に示した回路構成にする例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図２５に示すように、スイッチ用のトランジスタＮＭＬＶＲ１−ＮＭＬＶＲ５を１．８Ｖ電源用のｎＭＯＳトランジスタにしてもよい。図２５のトランジスタＮＭＬＶＲ１−ＮＭＬＶＲ５は１．８Ｖ電源用のｎＭＯＳトランジスタを示している。チャネル長Ｌおよびゲート酸化膜の厚さの小さいスイッチ用のＭＯＳトランジスタで構成しているので、同一面積で比較した場合、ＭＯＳトランジスタのオン抵抗を小さくできる。あるいは、同一のＭＯＳトランジスタのオン抵抗で比較した場合、面積を低減できる。これにより、面積の小さい可変抵抗回路を実現できる。したがって、低コストで、精度よく、出力基準電圧を調整できる。
【０１１６】
上述した第４の実施形態では、温度検出にＰＴＡＴ電圧を使用する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、ＣＴＡＴ電圧を使用するなど、温度を検出する目的に添う電圧あれば各種の変形が可能である。この場合にも、上述した第４の実施形態と同様の効果を得ることができる。
上述した第５の実施形態では、チョッパ型アンプおよびダイナミックエレメントマッチングに伴う交流誤差成分を除去するフィルタの構成の例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、チョッパ型アンプおよびダイナミックエレメントマッチングに伴う交流誤差成分の除去の目的に添うものであれば、フィルタの構成は各種の変形が可能である。この場合にも、上述した第５の実施形態と同様の効果を得ることができる。
【０１１７】
上述した第７の実施形態では、チョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２を図１３に示した回路構成にする例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図２６に示すように、スイッチ用のトランジスタＮＭＬ１２−ＮＭＬ１９およびトランジスタＰＭＬ３２−ＰＭＬ３５を１．８Ｖ電源用のＭＯＳトランジスタにしてもよい。図２６のトランジスタＮＭＬ１３−ＮＭＬ１９は１．８Ｖ電源用のｎＭＯＳトランジスタ、トランジスタＰＭＬ３２−ＰＭＬ３５は１．８Ｖ電源用のｐＭＯＳトランジスタを示している。図２７の回路は、例えば図２６のような回路のための信号レベルの変換の概念を示している。例えば、図２７に示したような回路を使用すれば、１．８Ｖ電源用のＭＯＳトランジスタを制御できる。図２７の電源回路ＶＲＥＧ１で１．８Ｖ電源ＶＤＬ、電源回路ＶＲＥＧ２で１．５Ｖ電源ＶＳＬを発生する。この電源をもとに１．８Ｖ電源用のＭＯＳトランジスタの制御信号ＣＶＲ、ＣＫＮおよびＣＫＰを生成する。
【０１１８】
図２７に示した回路は、基準電圧発生回路ＢＧＲ１、電源回路ＶＲＥＧ１、ＶＲＥＧ２、制御回路ＣＮＴ１、ＣＮＴ２、ＣＮＴ３で構成されている。基準電圧発生回路ＢＧＲ１は、例えば、図１０、図１７等に示した基準電圧発生回路である。電源回路ＶＲＥＧ１は、例えば、３．３Ｖの電源電圧ＶＤＤから内部の１．８Ｖ電源ＶＤＬを生成する。電源回路ＶＲＥＧ２は、３．３Ｖの電源電圧ＶＤＤから内部の１．５Ｖ電源ＶＳＬを生成する。制御回路ＣＮＴ１、ＣＮＴ２、ＣＮＴ３は制御信号ＣＶＲ、ＣＫＮ、ＣＫＰをそれぞれ生成する。
【０１１９】
図２７のＶＤＤは、例えば、３．３Ｖ電源、ＧＮＤはＧＮＤ端子（０Ｖ）、電源ＶＤＬはＧＮＤから１．８Ｖの内部電源、電源ＶＳＬはＶＤＤから１．８Ｖ低い内部電源、制御信号ＣＶＲは、例えば、図２５の回路の可変抵抗の制御信号、制御信号ＣＫＮは、例えば、図２６の制御信号ＣＫＮＱ０、ＣＫＮＱ０Ｘのような１．８Ｖ電源用のＮＭＯＳトランジスタの制御信号、制御信号ＣＫＰは図２６の制御信号ＣＫＰＱ０、ＣＫＰＱ０Ｘのような１．８Ｖ電源用のＰＭＯＳトランジスタの制御信号を示している。上述の１．８Ｖ電源用のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、低電圧電源用のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを意味しているため、１．８Ｖ電源用のトランジスタに限定されるものではない。
【０１２０】
可変抵抗回路、例えば、図２５に示した回路を制御するためには、その制御信号の電圧のＨレベルは１．８Ｖ、Ｌレベルは０Ｖとなる。同様に、図２６に示した回路の制御信号ＣＫＮＱ０、ＣＫＮＱ０ＸのＨレベルは１．８Ｖ、Ｌレベルは０Ｖとなる。この信号レベルにあわせた制御回路ＣＮＴ１、ＣＮＴ２により、これらの回路を駆動する。一方、図２６の制御信号ＣＫＰＱ０、ＣＫＰＱ０ＸのＨレベルは３．３Ｖ、Ｌレベルは１．５Ｖとなる。この信号レベルにあわせた制御回路ＣＮＴ３により、これらの回路を駆動する。内部の１．８Ｖ電源ＶＤＬは、電源回路ＶＲＥＧ１により発生することができる。また電源回路ＶＲＥＧ２により、３．３Ｖの電源電圧ＶＤＤから内部の１．５Ｖ電源ＶＳＬ（３．３Ｖ−１．８Ｖ）を発生することができる。
【０１２１】
また、１．５Ｖ電源ＶＳＬがない場合は、図２８に示すように、スイッチ用のｎＭＯＳトランジスタトランジスタＮＭＬ１２−ＮＭＬ１９だけを１．８Ｖ電源用のＭＯＳトランジスタにしてもよい。１．８Ｖ電源用のＭＯＳトランジスタを使用することにより、スイッチ用のＭＯＳトランジスタのゲート容量は減少する。したがって、スイッチからの電荷注入量が小さくなる。スイッチ用のＭＯＳトランジスタのゲート容量が小さくなるので、スイッチから注入される電荷のミスマッチに起因する残留オフセットを抑制することができる。したがって、低コストで、精度よく、出力基準電圧を調整できる。
【０１２２】
上述した第７の実施形態では、ダイナミックエレメントマッチング回路ＤＥＭ１およびＤＥＭ２の回路構成の例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図１１に示したダイナミックエレメントマッチング回路ＤＥＭ１のスイッチ用のトランジスタＰＭ１４−ＰＭ２２を、トランジスタＰＭ２３−ＰＭ２５とトランジスタＰＭ７、ＰＭ１１、ＰＭ１２の間に配置してもよい。この場合にも、上述した第７の実施形態と同様の効果を得ることができる。
【０１２３】
上述した第７の実施形態では、スイッチ、ダイナミックエレメント回路およびチョッパ型アンプと、それらをどのように組み合わせて、基準電圧発生回路を実現するかを、中心に説明した。以下、本発明に好適なバイアス回路スタートアップ回路を示す。例えば、図２９のような回路で、バイアス発生とスタートアップが可能となる。
図２９は、本発明の基準電圧発生回路のバイアス電圧を発生するバイアス回路およびオペアンプを安定に動作させるスタートアップ回路の一例を示している。図２９に示した回路は、ｐＭＯＳトランジスタＰＭ３６−ＰＭ４８、ｎＭＯＳトランジスタＮＭ２０−ＮＭ３０、抵抗Ｒ６−Ｒ９で構成されている。また、ＶＤＤは電源電圧、ＧＮＤはＧＮＤ電圧、バイアス電圧ＮＢＩＡＳ１、ＮＢＩＡＳ２はｎＭＯＳトランジスタのバイアス電圧、バイアス電圧ＰＢＩＡＳ２、ＰＢＩＡＳ３はｐＭＯＳトランジスタのバイアス電圧、ノードＶＢＰ１、ＶＢＮ１はバイアス回路の内部のノード、信号ＰＤ、ＰＤＸはパワーダウンのための制御信号を示している。
【０１２４】
図２９に示したバイアス回路は、一般的なバイアス回路と類似の回路なので、詳細な回路動作の説明を省略する。トランジスタＰＭ４０、ＰＭ４１、ＮＭ２１、ＮＭ２３、抵抗Ｒ７がバイアス回路の動作点を定めるループとして働く。トランジスタＰＭ３６−ＰＭ３９、ＮＭ２０、抵抗Ｒ６はバイアス回路のスタートアップ回路として働く。トランジスタＮＭ２１とトランジスタＮＭ２３のゲート・ソース間電圧の差が、抵抗Ｒ７に加わり、バイアス電流を決定する。通常の動作時には信号ＰＤはＬ（０Ｖ）、信号ＰＤＸはＨ（ＶＤＤの電圧）にする。回路を停止し、電流を０とする場合には信号ＰＤをＨ、信号ＰＤＸをＬにする。
【０１２５】
ここで決定されたバイアス電流は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのゲート電圧（ノードＶＢＰ１、ＶＢＮ１の電圧）として、他の回路部分にそれぞれ伝えられる。トランジスタＰＭ４２は、カスコード回路を構成しているトランジスタＮＭ２４、ＮＭ２５に電流を供給する。これにより、トランジスタＮＭ２４、ＮＭ２５のゲート電圧であるバイアス電圧ＮＢＩＡＳ２、ＮＢＩＡＳ１がそれぞれ発生する。バイアス電圧ＮＢＩＡＳ２は、例えば、図２９に示したバイアス回路のように、バイアス電圧ＮＢＩＡＳ１から抵抗Ｒ８によりレベルシフトした電圧にする。また、トランジスタＮＭ２６は、カスコード回路を構成しているトランジスタＰＭ４３、ＰＭ４４に電流を供給する。これにより、トランジスタＰＭ４３、ＰＭ４４のゲート電圧であるバイアス電圧ＰＢＩＡＳ２、ＰＢＩＡＳ３がそれぞれ発生する。バイアス電圧ＰＢＩＡＳ３は、例えば、図２９に示したバイアス回路のように、バイアス電圧ＰＢＩＡＳ２から抵抗Ｒ９によりレベルシフトした電圧にする。上述したバイアス電圧ＮＢＩＡＳ１、ＮＢＩＡＳ２、ＰＢＩＡＳ２、ＰＢＩＡＳ３を、例えば、図１１−図１３に示した回路のバイアス電圧に利用することができる。図２９に示したバイアス回路以外でも、バイアス電圧を発生、供給する目的に添うものであれば使用することができる。
【０１２６】
また、図２９に示したスタートアップ回路は、図１、図３、図６−図１０、図１７等に示した基準電圧発生回路に適した回路構成の一例を示している。例えば、図１０に示した基準電圧発生回路では、チョッパ型アンプＣＡＭＰ１が、ノードＩＰとノードＮＲ１の電圧が互いに等しくなるように、ノードＡＭＰＯＵＴ１の電圧を制御することで、ＰＴＡＴ電流を発生する。しかし、トランジスタＱ１、Ｑ２に電流が流れず、ノードＩＰ、ＮＲ１の電圧がともにＧＮＤ電圧となった場合にも、このつりあいの条件は満たされてしまう。つまり、図１０等に示した基準電圧発生回路には、トランジスタＱ１、Ｑ２の電流が０の場合にも、回路が安定点に到達してしまうという、望ましくない安定点（動作点）が存在する問題がある。トランジスタＱ１、Ｑ２の電流が０となる動作点で回路が安定することを避けるために、例えば、図２９に示したスタートアップ回路と呼ばれる回路が用いられる。
【０１２７】
電圧ＢＧＲＯＵＴは基準電圧発生回路の基準電圧出力（図１、図３、図６−図１０、図１７等に示した基準電圧発生回路の基準電圧出力ＢＧＲＯＵＴ）、ノードＩＰは基準電圧発生回路のノードＩＰ（図１、図３、図６−図１０、図１７等に示した基準電圧発生回路のノードＩＰ）を示している。スタートアップ回路の目的は、例えば、チョッパ型アンプの入力に接続されているノードＩＰとノードＮＲ１の電圧がともにＧＮＤ電圧になった場合、負帰還回路がこの動作点にとどまらないように制御することである。図１０に示したノードＩＰとノードＮＲ１の電圧がともにＧＮＤ電圧になっている場合、ＰＴＡＴ電流は０となり、ノードＡＭＰＯＵＴ１の電圧はＶＤＤ電圧になる。図１０に示したノードＩＰの電圧がＧＮＤ電圧になるので、ノードＮＲ２の電圧もＧＮＤ電圧となり、ＣＴＡＴ電流も０となる。ＣＴＡＴ電流、ＰＴＡＴ電流がともに０になるので、基準電圧発生回路の基準電圧出力ＢＧＲＯＵＴの電圧も０Ｖになる。図２９に示した電圧ＢＧＲＯＵＴが０Ｖになると、トランジスタＮＭ２７はオフする。このため、トランジスタＰＭ４５から流れる電流は、トランジスタＮＭ２９に流れる。また、トランジスタＮＭ２９に電流が流れることにより、トランジスタＮＭ３０、ＰＭ４７に電流が流れる。これにより、トランジスタＰＭ４７とカレントミラーを構成するトランジスタＰＭ４８にも電流が流れる。トランジスタＰＭ４８の電流は、図１０に示したノードＩＰに流れるので、ノードＩＰの電圧が上昇する。
【０１２８】
ノードＩＰの電圧の上昇に伴い、図１０に示したチョッパ型アンプＣＡＭＰ１で構成する負帰還回路が動作する。チョッパ型アンプＣＡＭＰ１は、ノードＩＰ、ＮＲ１の電圧を互いに一致させるためにノードＡＭＰＯＵＴ１の電圧を下げる。これにより、トランジスタＱ１、Ｑ２に電流が流れ、ＰＴＡＴ電流およびＣＴＡＴ電流が生成され始める。ＰＴＡＴ電流およびＣＴＡＴ電流が可変抵抗ＶＲ１に流れることにより、電圧ＢＧＲＯＵＴが上昇する。電圧ＢＧＲＯＵＴの上昇に伴い、トランジスタＮＭ２７がオンする。これにより、トランジスタＰＭ４５から供給される電流は、トランジスタＮＭ２７に流れる。このため、トランジスタＮＭ２９にはほとんど電流が流れなくなり、トランジスタＮＭ３０、ＰＭ４７、ＰＭ４８にも電流が流れなくなる。これにより、図２９に示したスタートアップ回路は、ノードＩＰの電圧に影響を与えなくなる。すなわち、図２９に示したスタートアップ回路は、ノードＩＰとノードＮＲ１の電圧が０Ｖのときには、ノードＩＰに電流を供給することで、望ましくない安定点から抜け出すように働き、電圧ＢＧＲＯＵＴが上昇した後は、ノードＩＰ、ＮＲ１の電圧および電圧ＢＧＲＯＵＴに、ほとんど影響しないように構成されている。図２９に示したスタートアップ回路以外にも、スタートアップ回路の目的を実現する回路であれば、各種の回路を使用することができる。この場合にも、上述した第７の実施形態と同様の効果を得ることができる。
【０１２９】
上述した第８の実施形態では、ダイナミックエレメント回路ＤＥＭ３を図１８に示した構成にする例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、ダイナミックエレメント回路ＤＥＭ３のスイッチ用のトランジスタＰＭＳ１−ＰＭＳ３６を、トランジスタＰＭ３、ＰＭ１ｂ０−ＰＭ１ｂ９、ＰＭ２とトランジスタＰＭ８１−ＰＭ９２との間に配置してもよい。また、１２個のＭＯＳトランジスタでスイッチ群を構成し、そのスイッチ群を各トランジスタＰＭ３、ＰＭ１ｂ０−ＰＭ１ｂ９、ＰＭ２にそれぞれ接続してもよい。この場合にも、上述した第８の実施形態と同様の効果を得ることができる。
【０１３０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
第１電圧線と第２電圧線との間に直列に接続された第１電流源および第１トランジスタと、
前記第１電圧線と前記第２電圧線との間に直列に接続された第２電流源、第１抵抗および第２トランジスタと、
前記第１電圧線と前記第２電圧線との間に直列に接続された第３電流源、第１スイッチおよび第１可変抵抗と、
前記第２電流源と前記第１抵抗の接続ノードである第１抵抗ノードの電圧と前記第１トランジスタのエミッタの電圧を等しくするために、入力が前記第１抵抗ノードと前記第１トランジスタのエミッタにそれぞれ接続され、出力が前記第１、第２および第３電流源の制御端子に接続された第１オペアンプ回路と、
前記第１電圧線と前記第２電圧線との間に直列に接続された第４電流源および第２可変抵抗と、
前記第１スイッチと前記第１可変抵抗の接続ノードである出力ノードと前記第１電圧線との間に直列に接続された第５電流源および第２スイッチと、
前記第４電流源と前記第２可変抵抗の接続ノードである第２抵抗ノードの電圧と前記第１トランジスタのエミッタの電圧を等しくするために、入力が前記第２抵抗ノードと前記第１トランジスタのエミッタにそれぞれ接続され、出力が前記第４および第５電流源の制御端子に接続された第２オペアンプ回路とを備え、
前記第１トランジスタは、ベースとコレクタが前記第２電圧線に接続され、
前記第２トランジスタは、ベースとコレクタが前記第２電圧線に接続され、前記第１トランジスタと異なる電流密度で動作し、
前記第１スイッチは、第１動作モードと第３動作モードでオンし、第２動作モードでオフし、
前記第２スイッチは、第１動作モードと第２動作モードでオンし、第３動作モードでオフすることを特徴とする基準電圧発生回路。
（付記２）
付記１記載の基準電圧発生回路において、
前記第３電流源および前記第１スイッチの接続ノードである第１スイッチノードと前記第２電圧線との間に直列に接続された前記第１スイッチがオンのときにオフし前記第１スイッチがオフのときにオンする第３スイッチおよび第２抵抗と、
前記第５電流源と前記第２スイッチの接続ノードである第２スイッチノードと前記第３スイッチと前記第２抵抗の接続ノードである第３スイッチノードとの間に接続された前記第２スイッチがオンのときにオフし前記第２スイッチがオフのときにオンする第４スイッチとを備えていることを特徴とする基準電圧発生回路。
（付記３）
付記１記載の基準電圧発生回路において、
前記第１、第２および第３電流源の出力がそれぞれ接続されているノードを切りかえるために、前記第１、第２および第３電流源と前記第１トランジスタ、前記第１抵抗素子および前記第１スイッチとの間に配置された第１ダイナミックエレメントマッチング回路と、
前記第４および第５電流源の出力がそれぞれ接続されているノードを切りかえるために、前記第４および第５電流源と前記第２可変抵抗および前記第２スイッチの間に配置された第２ダイナミックエレメントマッチング回路とを備えていることを特徴とする基準電圧発生回路。
（付記４）
付記３記載の基準電圧発生回路において、
前記第１トランジスタのエミッタと前記第２オペアンプ回路の入力端子との間に配置された第１フィルタを備えていることを特徴とする基準電圧発生回路。
（付記５）
付記３記載の基準電圧発生回路において、
前記第１、第２および第３電流源は、電流を生成するために、ソースが前記第１電圧線に接続され、ゲートが制御線に接続され、ドレインが互いに接続された少なくとも１つ以上のＭＯＳトランジスタをそれぞれ備え、
前記第１電流源の電流を生成するＭＯＳトランジスタのゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌは、前記第２電流源の電流を生成するＭＯＳトランジスタのゲート幅Ｗおよびゲート長Ｌの比Ｗ／Ｌより大きく、
前記第１ダイナミックエレメントマッチング回路は、前記第１、第２および第３電流源の電流値の比を前記第１、第２および第３電流源の比Ｗ／Ｌの比と等しくするために、前記第１、第２および第３電流源の出力がそれぞれ接続されているノードを切りかえることを特徴とする基準電圧発生回路。
（付記６）
付記１記載の基準電圧発生回路において、
前記第１および第２オペアンプ回路の少なくとも１つは、チョッパ型のオペアンプ回路で構成されていることを特徴とする基準電圧発生回路。
（付記７）
付記６記載の基準電圧発生回路において、
前記第１および第２オペアンプ回路の少なくともいずれかの入力に接続された容量を備えていることを特徴とする基準電圧発生回路。
（付記８）
付記１記載の基準電圧発生回路において、
前記第１および第２可変抵抗の少なくとも１つは、ソースが前記第２電圧線に接続された複数のスイッチＭＯＳトランジスタと、前記スイッチＭＯＳトランジスタのドレインに一方の端子が接続された複数の単位抵抗で構成されていることを特徴とする基準電圧発生回路。
（付記９）
付記１記載の基準電圧発生回路において、
前記出力ノードに発生した電圧を基準電圧発生回路の外部に出力する出力バッファアンプを備えていることを特徴とする基準電圧発生回路。
（付記１０）
付記９記載の基準電圧発生回路において、
前記出力バッファアンプは、チョッパ型のオペアンプ回路で構成されていることを特徴とする基準電圧発生回路。
（付記１１）
付記１記載の基準電圧発生回路において、
基準電圧発生回路が形成される半導体基板の温度を検出し、検出した温度を示す温度情報を出力する温度検出部を備えていることを特徴とする基準電圧発生回路。
（付記１２）
付記１記載の基準電圧発生回路において、
前記第１および第２スイッチの制御端子に接続され、基準電圧発生回路の外部から供給されるスイッチ制御信号を受信するスイッチ制御端子を備えていることを特徴とする基準電圧発生回路。
【０１３１】
以上、本発明について詳細に説明してきが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【０１３２】
本発明は、温度に依存しない基準電圧を出力する基準電圧発生回路に適用できる。
【図面の簡単な説明】
【０１３３】
【図１】本発明の基準電圧発生回路の第１の実施形態を示す回路図である。
【図２】図１の可変抵抗ＶＲ１、ＶＲ２の回路図である。
【図３】本発明の基準電圧発生回路の第２の実施形態を示す回路図である。
【図４】ダイナミックエレメントマッチング回路ＤＥＭ１の回路図である。
【図５】ダイナミックエレメントマッチング回路ＤＥＭ２の回路図である。
【図６】本発明の基準電圧発生回路の第３の実施形態を示す回路図である。
【図７】本発明の基準電圧発生回路の第４の実施形態を示す回路図である。
【図８】本発明の基準電圧発生回路の第５の実施形態を示す回路図である。
【図９】本発明の基準電圧発生回路の第６の実施形態を示す回路図である。
【図１０】本発明の基準電圧発生回路の第７の実施形態を示す回路図である。
【図１１】図１０のダイナミックエレメントマッチング回路ＤＥＭ１の回路図である。
【図１２】図１０のダイナミックエレメントマッチング回路ＤＥＭ２の回路図である。
【図１３】図１０のチョッパ型アンプＣＡＭＰ１およびＣＡＭＰ２の回路図である。
【図１４】図１１−図１３のＤＥＭ１、ＤＥＭ２、ＣＡＭＰ１、ＣＡＭＰ２の制御信号発生回路の回路図である。
【図１５】図１４の回路の中のカウンタ回路の真理値を示す説明図である。
【図１６】図１４に示した制御信号発生回路で発生する制御信号の波形の説明図である。
【図１７】本発明の基準電圧発生回路の第８の実施形態を示す回路図である。
【図１８】図１７のダイナミックエレメントマッチング回路ＤＥＭ３の回路図である。
【図１９】ダイナミックエレメントマッチング回路ＤＥＭ３の制御を示すタイミング図である。
【図２０】図１９の制御信号を発生する回路中のカウンタ回路の真理値を示す説明図である。
【図２１】ダイナミックエレメントマッチング回路ＤＥＭ３の制御信号を発生する回路を示す回路図である。
【図２２】第８の実施形態の基準電圧発生回路のあるノードの動作波形の説明図である。
【図２３】第８の実施形態の基準電圧発生回路の別のノードの動作波形の説明図である。
【図２４】第８の実施形態の基準電圧発生回路の基準電圧ＢＧＲＯＵＴと温度の関係の説明図である。
【図２５】図１の可変抵抗ＶＲ１、ＶＲ２の別の回路図である。
【図２６】図１０のチョッパ型アンプＣＡＭＰ１、ＣＡＭＰ２の別の回路図である。
【図２７】信号レベル変換回路の回路図である。
【図２８】図１０のチョッパ型アンプＣＡＭＰ１、ＣＡＭＰ２の別の回路図である。
【図２９】図１０のバイアス回路とスタートアップ回路を示す回路図である。
【図３０】一般的なバンドギャップ回路の回路図である。
【図３１】オペアンプのオフセットの影響の説明図である。
【図３２】チョッパ型バンドギャップ回路の動作原理の説明図である。
【図３３】チョッパ型バンドギャップ回路の具体的な回路図である。
【図３４】折り返しカスコード回路にチョッパ回路を導入した回路の回路図である。
【図３５】トリミング回路を導入したバンドギャップ回路の回路図である。
【図３６】ダイナミックエレメントマッチング回路の動作原理の説明図
【図３７】一般的なバンドギャップ回路の別の回路図である。
【符号の説明】
【０１３４】
ＡＤＣ１・・ＡＤ変換回路；ＡＭＰ１、ＡＭＰ２、ＡＭＰ１ａ−ＡＭＰ４ａ・・オペアンプ；ＢＧＲ１・・基準電圧発生回路；Ｃ１−Ｃ８・・容量；ＣＡＭＰ１−ＣＡＭＰ３・・チョッパ型アンプ；ＣＨＳ１−ＣＨＳ３・・チョッパ部分回路；ＣＮＴ１−ＣＮＴ３・・制御回路；ＤＥＭ１−ＤＥＭ３・・ダイナミックエレメントマッチング回路；ＤＦ１−ＤＦ６・・０クリア付きＤフリップフロップ回路；ＤＦＰ１−ＤＦＰ１０・・１セット付きＤフリップフロップ回路；ＥＸＯ１・・２入力排他的論理和回路；ＩＡＭＰ１、ＩＡＭＰ２・・理想オペアンプ；ＩＶ１−ＩＶ３８・・インバータ；ＬＰＦ・・ローパスフィルタ；ＮＡ２１−ＮＡ２３・・２入力否定論理積回路；ＮＡ３１−ＮＡ３４・・３入力否定論理積回路；ＮＡ４１−ＮＡ４６・・４入力否定論理積回路；ＮＭ１２−ＮＭ３０、ＮＭ１ａ−ＮＭ７ａ、ＮＭＶＲ１−ＮＭＶＲ５・・ｎＭＯＳトランジスタ；ＮＭＬ１２−ＮＭＬ１９、ＮＭＬＶＲ１−ＮＭＬＶＲ５・・低電圧電源用ｎＭＯＳトランジスタ；ＮＯ１−ＮＯ７・・２入力否定論理和回路；ＰＭ１−ＰＭ４８、ＰＭ８１−ＰＭ９２、ＰＭ１ａ−ＰＭ２０ａ、ＰＭ１ｂ、ＰＭ１１ｂ、ＰＭ１ｂ０−ＰＭ１ｂ９、ＰＭＳ１−ＰＭＳ３６・・ｐＭＯＳトランジスタ；ＰＭＬ３２−ＰＭＬ３５・・低電圧電源用ｐＭＯＳトランジスタ；Ｑ１、Ｑ２、Ｑ２ａ、Ｑ２ｂ、Ｑ２ｃ・・ｐｎｐバイポーラトランジスタ；Ｒ１−Ｒ９、Ｒ１ａ−Ｒ５ａ、ＲＶＲ１−ＲＶＲ６・・抵抗；ＳＷ１−ＳＷ５、ＳＷ１ａ−ＳＷ８ａ、ＳＷ１０ａ−ＳＷ２１ａ、ＳＷＣ１−ＳＷＣ４、ＳＷＤ１−ＳＷＤ１３・・スイッチ；ＶＲ１、ＶＲ２・・可変抵抗；ＶＲＥＧ１、ＶＲＥＧ２・・電源回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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