(57)【特許請求の範囲】
【請求項１】
入力クロックを受け、この入力クロックのＮ倍（Ｎは自然数）の周波数を有する逓倍クロックを生成するものであり、かつ、前記逓倍クロックのジッタ量を増減可能に構成されたクロック逓倍部と、
入力データを受け、この入力データから前記逓倍クロックに同期したシリアルデータである送信データを生成する送信データ生成部と、
前記逓倍クロックをＮ分の１に分周して、送信クロックを生成する送信クロック生成部と、
前記入力クロックの周波数切り替え時に、所定時間、前記逓倍クロックのジッタ量を増加させるよう、前記クロック逓倍部を制御する制御部とを備えた
ことを特徴とする送信装置。
【請求項２】
請求項１において、
前記クロック逓倍部は、
前記入力クロックと前記逓倍クロックを１／Ｎに分周したクロックとの位相を比較する位相比較部と、
前記位相比較部の出力を平滑化するものであり、かつ、通過帯域が切替可能に構成されたフィルタ部と、
前記フィルタ部の出力に応じて発振周波数を可変し、前記逓倍クロックを生成する発振器とを備え、
前記フィルタ部は、前記制御部からの指示に従って、通過帯域を切り替えるものである
ことを特徴とする送信装置。
【請求項３】
請求項１において、
前記制御部は、
外部から、前記送信データおよび送信クロックを送信する先の受信装置の情報を受け、この情報に応じて、前記所定時間を設定するものである
ことを特徴とする送信装置。
【請求項４】
請求項１において、
前記制御部は、
前記送信データおよび送信クロックを送信する先の受信装置の情報を、伝送路を介して読み出す読み出し手段を備え、
前記読み出し手段によって読み出した受信装置の情報に応じて、前記所定時間を設定するものである
ことを特徴とする送信装置。
【請求項５】
請求項３または４において、
前記受信装置の情報は、前記受信装置の製造者を少なくとも含む
ことを特徴とする送信装置。
【請求項６】
入力クロックを受け、この入力クロックのＮ倍（Ｎは自然数）の周波数を有する逓倍クロックを生成するクロック逓倍部と、
入力データを受け、この入力データから前記逓倍クロックに同期したシリアルデータである送信データを生成する送信データ生成部と、
前記逓倍クロックをＮ分の１に分周して、送信クロックを生成するものであり、かつ、前記送信クロックのジッタ量を増減可能に構成された送信クロック生成部と、
前記入力クロックの周波数切り替え時に、所定時間、前記送信クロックのジッタ量を増加させるよう、前記送信クロック生成部を制御する制御部とを備えた
ことを特徴とする送信装置。
【請求項７】
請求項６において、
前記送信クロック生成部は、
前記送信クロックに、複数種類の遅延量を付加可能に構成された位相調整部を備え、
前記位相調整部は、前記制御部からの指示に従って、前記送信クロックに前記複数種類の遅延量をランダムに付加するものである
ことを特徴とする送信装置。
【請求項８】
請求項６において、
前記制御部は、
外部から、前記送信データおよび送信クロックを送信する先の受信装置の情報を受け、この情報に応じて、前記所定時間を設定するものである
ことを特徴とする送信装置。
【請求項９】
請求項６において、
前記制御部は、
前記送信データおよび送信クロックを送信する先の受信装置の情報を、伝送路を介して読み出す読み出し手段を備え、
前記読み出し手段によって読み出した受信装置の情報に応じて、前記所定時間を設定するものである
ことを特徴とする送信装置。
【請求項１０】
請求項８または９において、
前記受信装置の情報は、前記受信装置の製造者を少なくとも含む
ことを特徴とする送信装置。
【請求項１１】
入力クロックを受け、この入力クロックのＮ倍（Ｎは自然数）の周波数を有する逓倍クロックを生成するクロック逓倍部と、
入力データを受け、この入力データから前記逓倍クロックに同期したシリアルデータである送信データを生成するものであり、かつ、前記送信データを所定の固定データに設定可能に構成された送信データ生成部と、
前記逓倍クロックをＮ分の１に分周して、送信クロックを生成する送信クロック生成部と、
前記入力クロックの周波数切り替え時に、所定時間、前記送信データを前記所定の固定データに設定するよう、前記送信データ生成部を制御する制御部とを備え、
前記所定の固定データは、前記送信データにおいて「１」から「０」または「０」から「１」への変化点の発生頻度が、通常時と比べて高くなるようなデータである
ことを特徴とする送信装置。
【請求項１２】
請求項１１において、
前記所定の固定データは、「１」と「０」を交互に繰り返す値である
ことを特徴とする送信装置。
【請求項１３】
請求項１１において、
前記制御部は、
外部から、前記送信データおよび送信クロックを送信する先の受信装置の情報を受け、この情報に応じて、前記所定時間を設定するものである
ことを特徴とする送信装置。
【請求項１４】
請求項１１において、
前記制御部は、
前記送信データおよび送信クロックを送信する先の受信装置の情報を、伝送路を介して読み出す読み出し手段を備え、
前記読み出し手段によって読み出した受信装置の情報に応じて、前記所定時間を設定するものである
ことを特徴とする送信装置。
【請求項１５】
請求項１３または１４において、
前記受信装置の情報は、前記受信装置の製造者を少なくとも含む
ことを特徴とする送信装置。
【請求項１６】
入力クロックを受け、この入力クロックのＮ倍（Ｎは自然数）の周波数を有する逓倍クロックを生成するクロック逓倍部と、
映像信号を表す入力データを受け、この入力データから前記逓倍クロックに同期したシリアルデータである送信データを生成するものであり、かつ、前記入力データを所定の固定データに設定可能に構成された送信データ生成部と、
前記逓倍クロックをＮ分の１に分周して、送信クロックを生成する送信クロック生成部と、
前記入力クロックの周波数切り替え時に、所定時間、前記入力データにおける帰線期間以外のデータを前記所定の固定データに設定するよう、前記送信データ生成部を制御する制御部とを備え、
前記所定の固定データは、前記送信データにおいて「１」から「０」または「０」から「１」への変化点の発生頻度が、通常時と比べて高くなるようなデータである
ことを特徴とする送信装置。
【請求項１７】
請求項１６において、
前記Ｎは１０であり、
前記所定の固定データは、前記送信データにおいて「１」から「０」または「０」から「１」への変化点が１０ビット中に３回以上含まれるようなデータである
ことを特徴とする送信装置。
【請求項１８】
請求項１６において、
前記制御部は、
外部から、前記送信データおよび送信クロックを送信する先の受信装置の情報を受け、この情報に応じて、前記所定時間を設定するものである
ことを特徴とする送信装置。
【請求項１９】
請求項１６において、
前記制御部は、
前記送信データおよび送信クロックを送信する先の受信装置の情報を、伝送路を介して読み出す読み出し手段を備え、
前記読み出し手段によって読み出した受信装置の情報に応じて、前記所定時間を設定するものである
ことを特徴とする送信装置。
【請求項２０】
請求項１８または１９において、
前記受信装置の情報は、前記受信装置の製造者を少なくとも含む
ことを特徴とする送信装置。
【請求項２１】
請求項１〜２０のうちいずれか１項において、
ＤＶＩ規格またはＨＤＭＩ規格に基づいて、送信を行う
ことを特徴とする送信装置。
【請求項２２】
請求項１〜２１のうちいずれか１項に記載の送信装置と、
前記送信装置から送信された前記送信データおよび前記送信クロックを、受信データおよび受信クロックとして受信する受信装置とを備え、
前記受信装置は、
前記受信データおよび前記受信クロックから、前記受信データに同期した、前記受信クロックのＮ倍の周波数を有する逓倍クロックを再生するクロック再生部と、
前記受信クロックの周波数の切り替わりを検知し、検知したとき、前記クロック再生部を初期化する周波数変化検知手段とを備えたものである
ことを特徴とする送受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号の送信装置及び送受信装置に関し、特に、ＳＴＢ（Ｓｅｔ  Ｔｏｐ  Ｂｏｘ）、ＤＶＤプレーヤー、ＤＶＤレコーダー等の映像信号及び音声信号の伝送に用いられる送信装置及び送受信装置に関するものである。
【背景技術】
【０００２】
従来の映像信号の伝送に用いられる送信装置および送受信装置の規格として、ＤＶＩ（Ｄｉｇｉｔａｌ  Ｖｉｓｕａｌ  Ｉｎｔｅｒｆａｃｅ）規格が知られている（例えば、送信装置および送受信装置については特許文献１参照、ＤＶＩ規格については非特許文献１参照）。ＤＶＩ規格の拡張として、音声信号を映像信号に多重して伝送するＨＤＭＩ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）規格も知られている（例えば非特許文献２参照）。ＨＤＭＩ規格はＤＶＩ規格の上位互換性を有しており、基本的にはＤＶＩ規格と同一の送受信方法を使用している。このため以下では、ＤＶＩ規格を例にとって従来の送信装置および送受信装置について説明する。
【０００３】
図８は送信装置および送受信装置の従来例を示す。図８において、１１はエンコーダ、１２はパラレル・シリアル変換器、１４は分周器、１６はＭＰＥＧ２デコーダー、３２は１０逓倍ＰＬＬ、１７はシリアル・パラレル変換器、１８はデコーダ、１９はクロック再生部、１１０は分周器、１１１はテレビ、１１２はケーブル、４５１は送信装置、１１４は受信装置であり、送信装置４５１と受信装置１１４とから送受信装置が構成されている。
【０００４】
ＤＶＩ規格では、ＲＧＢ３チャンネルのデータを送信するが、図８では簡略化のため、これらのうち１チャンネルのみを図示した。以下、図８を用いて、従来の送信装置および送受信装置について説明する。
【０００５】
ＭＰＥＧ２デコーダー１６では、例えばＤＶＤディスクに記録されているＭＰＥＧ２データをデコードし、クロックＣＬＫ１とこれに同期した８ビットの映像信号をデータＤＡＴＡ１として出力する。エンコーダ１１では８ビット−１０ビット変換を行い、１０ビットのデータを出力する。この８ビット−１０ビット変換では、データをシリアルデータに変換した際に「１」や「０」が長期間連続することなく、かつＤＣバランスが取れるよう２ビットが追加される。パラレル・シリアル変換器１２では、１０ビットのパラレルデータが１ビットのシリアルデータに変換され、伝送路であるケーブル１１２へ送出される。
【０００６】
１０逓倍ＰＬＬ３２は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を有しており、入力クロックＣＬＫ１に対して１０倍の周波数のクロックＣＬＫ１×１０を逓倍クロックとして生成する。パラレル・シリアル変換器１２では、この逓倍クロックＣＬＫ１×１０を用いて１０ビットのパラレルデータを１ビットのシリアルデータに変換する。一方、逓倍クロックＣＬＫ１×１０は分周器１４において周波数が１／１０となり、ケーブル１１２へ送信される。
【０００７】
以上の動作で、入力クロックＣＬＫ１と同一周波数のクロックＣＬＫ２と、入力クロックＣＬＫ１の１０倍の周波数を有する逓倍クロックＣＬＫ１×１０に同期したデータＤＡＴＡ２とが、ケーブル１１２へ送出される。以下、このクロックＣＬＫ２を送信クロック、データＤＡＴＡ２を送信データと呼ぶ。また、ケーブル１１２を介して受信装置１１４が受信したクロックＣＬＫ３を受信クロック、データＤＡＴＡ３を受信データと呼ぶ。
【０００８】
受信装置１１４では、ケーブル１１２を介して入力される受信クロックＣＬＫ３と１ビットのシリアルデータである受信データＤＡＴＡ３から、送信された８ビットのパラレルデータＤＡＴＡ４とこれに同期したクロックＣＬＫ４を出力する。受信クロックＣＬＫ３と受信データＤＡＴＡ３との間には、時間軸方向の揺れ（以下ジッタと呼ぶ）が存在する。このジッタには、送信データＤＡＴＡ２と送信クロックＣＬＫ２間のジッタに、ケーブル１１２伝送時に発生するジッタが加算されている。クロック再生部１９では、受信クロックＣＬＫ３を１０逓倍し、受信データＤＡＴＡ３のジッタに追従した１０倍の周波数のクロックを逓倍クロックＣＬＫ３×１０として生成する。シリアル・パラレル変換器１７はこの逓倍クロックＣＬＫ３×１０を用いて、１ビットシリアルデータを１０ビットパラレルデータに変換する。デコーダ１８は１０ビット−８ビット変換を行い、送信された８ビットデータＤＡＴＡ４を復元する。分周器１１０は逓倍クロックＣＬＫ３×１０を１／１０分周し、送信されたクロックＣＬＫ４を復元する。最終的に受信装置１１４からはデータＤＡＴＡ４とクロックＣＬＫ４が出力され、これがテレビ１１１に表示される。
【０００９】
クロック再生部１９については、例えば特許文献２の方式が知られている。図９にクロック再生部１９の一例を示す。図９において、４６１は１０逓倍ＰＬＬ、４６２は多相化部、４６３はオーバーサンプラー、４６４は位相決定部である。以下図９を用いてクロック再生部１９の動作を説明する。
【００１０】
１０逓倍ＰＬＬ４６１は、受信クロックＣＬＫ３の１０倍の周波数のクロックＣＬＫ３×１０を生成する。多相化部４６２は、クロックＣＬＫ３×１０を位相シフトさせ、複数のクロック（以下多相クロックと呼ぶ）を生成する。図１０に受信データと多相クロックとの関係を示す。図１０では、多相化部４６２によって５個のクロック（以下５相クロックと呼ぶ）を生成した例を示した。図１０（１）の受信データに対して、図１０（２）〜（６）の５相クロックが生成されている。５相クロックの場合、各クロック間の位相シフト量はクロック周期の１／５である。なお、この位相シフトは例えば遅延線によって与えられる。
【００１１】
オーバーサンプラー４６３は、５相クロックのそれぞれによって受信データＤＡＴＡ３をサンプリングする。すなわち、５倍のオーバーサンプルを行う。位相決定部４６４は、オーバーサンプラー４６３の結果を受け、どのクロック位相で受信データＤＡＴＡ３をサンプルすれば最もセットアップ・ホールドマージンが大きくなるかを判定し、最もマージンの大きいクロック位相を選択して出力する。マージンの大きさを判定するためには、５相クロックの立ち上がり付近に受信データの変化点がないかどうかを判定すればよい。このようにして選択されたクロックを用いることによって、シリアル・パラレル変換器１７では受信データＤＡＴＡ３のシリアル・パラレル変換を安定に行うことができる。
【特許文献１】特開２００２−３１４９７０号公報
【特許文献２】特表平１１−５１１９２６号公報
【非特許文献１】Digital Visual Interface DVI Revision 1.0、[online]、１９９９年４月２日、DDWG(Digital Display Working Group)、[平成１８年２月１７日検索]、インターネット＜http://www.ddwg.org/lib/dvi_10.pdf＞
【非特許文献２】HDMI Retail Training Program Part II: Additional Information、[online]、２００４年５月２７日、HDMI(High-Definition Multimedia Interface)、[平成１８年２月１７日検索]、インターネット＜http://www.hdmi.org/pdf/HDMIPresPart2.ppt＞
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＤＶＩ規格では、様々なビデオフォーマットの伝送が定義されている。例えばスタンダード信号（以下、ＳＤ信号、クロック周波数２７ＭＨｚ）やハイビジョン信号（以下、ＨＤ信号、クロック周波数７４．１７５ＭＨｚ）の伝送を行うことができる。また途中でＳＤ信号からＨＤ信号へ切り替えることもできる。ＳＤ信号からＨＤ信号へ切り替えを行った場合、クロック周波数が２７ＭＨｚから７４．１７５ＭＨｚへ切り替わる。このとき、クロック再生部１９では、受信クロックＣＬＫ３の周波数変化に対し、位相決定部４６４が再度クロック位相を選択し直す必要がある。
【００１３】
図１１に受信データと５相クロックの関係を示す。図１０では時間軸を横方向に図示したが、図１１では縦方向とし、受信データのジッタを図示している（図１１（１）〜（５））。また図１１（６）では、５相クロックを立ち上がりエッジ（ａ、ｂ、ｃ、ｄ、ｅ）のみで示している。
【００１４】
受信クロックＣＬＫ３の周波数変化時点で、受信データＤＡＴＡ３のジッタが図１１のようであったとすると、位相決定部４６４は５相クロックの中からｃを選択し（図１１（７））、一旦動作を停止する。しかしながら、その後の周囲温度の変化、送信側の不安定要因等により、時間が経過すると、受信データＤＡＴＡ３のジッタ量が受信クロックＣＬＫ３の周波数変化時点から増大する場合がある。この例を図１２に示す。図１２では、本来５相クロックのｄが選択されるべきではあるが、５相クロックのｃが選択されたままになっていると、受信データＤＡＴＡ３のジッタ（図１２（１）〜（５））に対してマージンが減少する。
【００１５】
このとき、シリアル・パラレル変換器１７では、受信データＤＡＴＡ３とクロック再生部１９の出力クロックＣＬＫ３×１０との間のセットアップマージンまたはホールドマージンが減少し、ミスラッチが起こりデータ化けが発生しやすくなる。この状態はクロック再生部１９が再度クロック位相を選択し直すまで継続し、この間データ化けがノイズとなってテレビ１１１に表示されてしまう。
【００１６】
さらに、クロック再生部１９の応答の時定数は受信装置１１４によって様々であるため、テレビ１１１にノイズが表示される時間は受信装置１１４によって異なる。また、信号をＨＤ信号からＳＤ信号へ切り替えた場合も、同様の現象が発生してしまう。すなわち、クロック周波数が変化するような信号切り替えを送信装置４５１で行った場合に、テレビ１１１にノイズが表示される。
【００１７】
また、位相決定部４６４では、受信データＤＡＴＡ３の変化点を用いてクロック位相の選択を行っている。このため、受信クロックＣＬＫ３の周波数変化時点でデータの変化点が少ないと、正しいクロック位相が選択される確率が減少する。例えば受信データＤＡＴＡ３に「１」が連続すると、「１」から「０」または「０」から「１」への変化点がないので、この間位相決定部４６４ではクロック位相の選択ができない。この場合、受信データＤＡＴＡ３と受信クロックＣＬＫ３との間に大きなジッタがあっても、これを正しく検出し、望ましいクロック位相を選択することができない。すなわち、受信クロックＣＬＫ３の周波数変化時に、受信データＤＡＴＡ３において「１」「０」の変化点が少ないと、このときに大きなジッタがあってもマスクされてしまい、大きなジッタを反映したクロック位相の選択ができなくなる場合がある。このことは、テレビ１１１へのノイズ表示につながってしまう。
【００１８】
以上ではＤＶＩ規格について説明したが、ＨＤＭＩ規格でも同様の現象が発生する。またＤＶＩ規格、ＨＤＭＩ規格に限らず、同様の方式で送受信を行う場合、同様の現象が発生する。
【００１９】
このように、従来の構成では、例えばＳＤ信号からＨＤ信号に送信装置側で信号切り替えを行った場合、受信装置側のテレビでノイズが表示されるという問題点を有していた。
【００２０】
本発明は、上記従来の問題点を解決するもので、信号切り替え時に、ノイズの発生を低減することが可能な送信装置および送受信装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
前記の課題を解決するために、本発明は、送信装置として、入力クロックを受け、この入力クロックのＮ倍（Ｎは自然数）の周波数を有する逓倍クロックを生成するものであり、かつ、前記逓倍クロックのジッタ量を増減可能に構成されたクロック逓倍部と、入力データを受け、この入力データから前記逓倍クロックに同期したシリアルデータである送信データを生成する送信データ生成部と、前記逓倍クロックをＮ分の１に分周して、送信クロックを生成する送信クロック生成部と、前記入力クロックの周波数切り替え時に、所定時間、前記逓倍クロックのジッタ量を増加させるよう、前記クロック逓倍部を制御する制御部とを備えたものである。
【００２２】
本発明によると、クロック逓倍部が、生成する逓倍クロックのジッタ量を増減可能に構成されており、入力クロックの周波数切り替え時に、制御部からの制御によって、所定時間、逓倍クロックのジッタ量を増加させる。これにより、入力クロックの周波数切り替え時に、送信データと送信クロックとのジッタ量が、通常時よりも大きくなる。したがって、この送信データおよび送信クロックを受信する受信装置において、より望ましいクロック位相の選択が可能となり、クロック再生が正しく実行される。
【００２３】
また、本発明は、送信装置として、入力クロックを受け、この入力クロックのＮ倍（Ｎは自然数）の周波数を有する逓倍クロックを生成するクロック逓倍部と、入力データを受け、この入力データから前記逓倍クロックに同期したシリアルデータである送信データを生成する送信データ生成部と、前記逓倍クロックをＮ分の１に分周して、送信クロックを生成するものであり、かつ、前記送信クロックのジッタ量を増減可能に構成された送信クロック生成部と、前記入力クロックの周波数切り替え時に、所定時間、前記送信クロックのジッタ量を増加させるよう、前記送信クロック生成部を制御する制御部とを備えたものである。
【００２４】
本発明によると、送信クロック生成部が、送信クロックのジッタ量を増減可能に構成されており、入力クロックの周波数切り替え時に、制御部からの制御によって、所定時間、送信クロックのジッタ量を増加させる。これにより、入力クロックの周波数切り替え時に、送信データと送信クロックとのジッタ量が、通常時よりも大きくなる。したがって、この送信データおよび送信クロックを受信する受信装置において、より望ましいクロック位相の選択が可能となり、クロック再生が正しく実行される。
【００２５】
また、本発明は、送信装置として、入力クロックを受け、この入力クロックのＮ倍（Ｎは自然数）の周波数を有する逓倍クロックを生成するクロック逓倍部と、入力データを受け、この入力データから前記逓倍クロックに同期したシリアルデータである送信データを生成するものであり、かつ、前記送信データを所定の固定データに設定可能に構成された送信データ生成部と、前記逓倍クロックをＮ分の１に分周して、送信クロックを生成する送信クロック生成部と、前記入力クロックの周波数切り替え時に、所定時間、前記送信データを前記所定の固定データに設定するよう、前記送信データ生成部を制御する制御部とを備え、前記所定の固定データは、前記送信データにおいて「１」から「０」または「０」から「１」への変化点の発生頻度が、通常時と比べて高くなるようなデータであるものである。
【００２６】
本発明によると、送信データ生成部は、送信データを所定の固定データに設定可能に構成されており、入力クロックの周波数切り替え時に、制御部からの制御によって、所定時間、送信データを所定の固定データに設定する。この所定の固定データは、送信データにおいて「１」から「０」または「０」から「１」への変化点の発生頻度が、通常時と比べて高くなるようなデータである。これにより、入力クロックの周波数切り替え時に、送信データにおいて、通常時よりも「０」「１」の変化点の発生頻度を高めることができる。したがって、この送信データおよび送信クロックを受信する受信装置において、より望ましいクロック位相の選択が可能となり、クロック再生が正しく実行される。
【００２７】
また、本発明は、送信装置として、入力クロックを受け、この入力クロックのＮ倍（Ｎは自然数）の周波数を有する逓倍クロックを生成するクロック逓倍部と、映像信号を表す入力データを受け、この入力データから前記逓倍クロックに同期したシリアルデータである送信データを生成するものであり、かつ、前記入力データを所定の固定データに設定可能に構成された送信データ生成部と、前記逓倍クロックをＮ分の１に分周して、送信クロックを生成する送信クロック生成部と、前記入力クロックの周波数切り替え時に、所定時間、前記入力データにおける帰線期間以外のデータを前記所定の固定データに設定するよう、前記送信データ生成部を制御する制御部とを備え、前記所定の固定データは、前記送信データにおいて「１」から「０」または「０」から「１」への変化点の発生頻度が、通常時と比べて高くなるようなデータであるものである。
【００２８】
本発明によると、送信データ生成部は、映像信号を表す入力データを所定の固定データに設定可能に構成されており、入力クロックの周波数切り替え時に、制御部からの制御によって、所定時間、入力データにおける帰線期間以外のデータを所定の固定データに設定する。この所定の固定データは、送信データにおいて「１」から「０」または「０」から「１」への変化点の発生頻度が、通常時と比べて高くなるようなデータである。これにより、入力クロックの周波数切り替え時に、送信データにおいて、通常時よりも「０」「１」の変化点の発生頻度を高めることができる。したがって、この送信データおよび送信クロックを受信する受信装置において、より望ましいクロック位相の選択が可能となり、クロック再生が正しく実行される。
【００２９】
また、本発明は、前記各本発明に係る送信装置と、前記送信装置から送信された前記送信データおよび前記送信クロックを受信データおよび受信クロックとして受信する受信装置とを備えた送受信装置として、前記受信装置は、前記受信データおよび前記受信クロックから、前記受信データに同期した、前記受信クロックのＮ倍の周波数を有する逓倍クロックを再生するクロック再生部と、前記受信クロックの周波数の切り替わりを検知し、検知したとき、前記クロック再生部を初期化する周波数変化検知手段とを備えたものである。
【００３０】
本発明によると、受信装置において、周波数変化検知手段によって受信クロックの周波数の切り替わりが検知されたとき、クロック再生部が初期化される。これにより、正しいクロック位相が選択されるまでの時間が短縮される。
【発明の効果】
【００３１】
本発明によると、入力クロックの周波数切り替え時に、送信データと送信クロックとのジッタ量を通常時よりも大きくすることができる。また、入力クロックの周波数切り替え時に、送信データにおいて、通常時よりも「０」「１」の変化点の発生頻度を高めることができる。これにより、送信装置側で信号切り替えを行った場合に、この送信データおよび送信クロックを受信する受信装置において、クロック再生を正しく実行させることができる。したがって、受信装置側のテレビに表示されるノイズを低減することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態について、図面を参照して説明する。なお、以下の説明では、ＤＶＩ規格を例にとり、また、ＤＶＩ規格やＨＤＭＩ規格では３チャンネルでデータ伝送を行うが、簡略化のため、１チャンネルで伝送を行う場合について示す。
【００３３】
（第１の実施形態）
図１は本発明の第１の実施形態に係る送信装置を含む構成を示すブロック図である。図１において、背景技術の項で説明した図８と共通の構成要素には、図８と同一の符号を付しており、ここではその詳細な説明を省略する。送信装置１５２は、１０逓倍ＰＬＬ３２に代えて、入力クロックＣＬＫ１のＮ倍（Ｎは自然数、ここではＮ＝１０）の周波数を有する逓倍クロックＣＬＫ１×１０を生成し、かつ、この逓倍クロックＣＬＫ１×１０のジッタ量を増減可能に構成された１０逓倍ＰＬＬ１３を備えている。また、送信装置１５２は、分周器１４によって生成された送信クロックの位相シフト量すなわちジッタ量を増減可能に構成された位相調整部３１と、エンコーダ１１の出力を固定データに設定可能に構成された固定データ生成部６１とを備えている。また、制御部としてのマイコン１５１は、１０逓倍ＰＬＬ１３、位相調整部３１および固定データ生成部６１の制御を行う。マイコン１５１はリモコン１０１からの情報に基づいて動作する。
【００３４】
１０逓倍ＰＬＬ１３によって、クロック逓倍部が構成されており、エンコーダ１１、パラレル・シリアル変換部１２および固定データ生成部６１によって、送信データ生成部が構成されており、分周器１４および位相調整部３１によって、送信クロック生成部が構成されている。
【００３５】
図２は１０逓倍ＰＬＬ１３の具体的な構成例を示す。図２において、２１は位相比較器、２２、２３はローパスフィルタ（以下ＬＰＦと呼ぶ）、２４は電圧制御発振器（以下ＶＣＯと呼ぶ）、２５は分周器、２６は選択回路である。位相比較器２１および分周器２５によって、位相比較部が構成されており、ＬＰＦ２２，２３および選択回路２６によって、フィルタ部が構成されている。
【００３６】
ＶＣＯ２４は入力クロックＣＬＫ１の１０倍の周波数を有する逓倍クロックＣＬＫ１×１０を発振出力している。この逓倍クロックＣＬＫ１×１０がパラレル・シリアル変換器１２と分周器１４に供給される。また逓倍クロックＣＬＫ１×１０は、分周器２５によって１／１０分周され、位相比較器２１によって入力クロックＣＬＫ１と比較される。比較された結果は、ＬＰＦ２２またはＬＰＦ２３において高調波が除去された後、ＶＣＯ２４に印加される。すなわち、位相比較器２１、ＬＰＦ２２，２３、ＶＣＯ２４、分周器２５によってＰＬＬが構成され、入力クロックＣＬＫ１に位相同期した逓倍クロックＣＬＫ１×１０が生成される。
【００３７】
また、選択回路２６は、マイコン１５１からの指示に従って、ＬＰＦ２２またはＬＰＦ２３のいずれかの出力を選択し、ＶＣＯ２４に与える。ここでは、ＬＰＦ２３の通過帯域はＬＰＦ２２に対して広いものとする。すなわち、ＬＰＦ２２，２３および選択回路２６からなるフィルタ部は、マイコン１５１からの指示に従って、通過帯域を切り替える。なお、通過帯域を切り替え可能なフィルタ部の構成は、図２に示したものに限られるものではなく、様々な構成が考えられる。
【００３８】
図３は位相調整部３１の具体的な構成例を示す。図３において、４１，４２，…，４３は遅延線、４４、４５は選択回路である。遅延線４１，４２，…，４３はそれぞれ異なる遅延値を持つ。選択回路４４は、マイコン１５１からの指示に従って、遅延線４１，４２，…，４３のいずれかの出力を選択する。また選択回路４５は、遅延線を介さない送信クロックＣＬＫ２と選択回路４４の出力とのいずれかを選択する。このような構成により、位相調整部３１は、送信クロックＣＬＫ２に複数種類の遅延量を付加可能に構成されている。
【００３９】
また、固定データ生成部６１は、固定データ保持部６２と選択回路６３とを備えている。固定データ保持部６２に保持された所定の固定データは、ここでは、「１」と「０」を交互に繰り返す値であるものとする。例えば、１０ビットのデータであり、２進数で「１０１０１０１０１０」である。また、選択回路６３は、マイコン１５１からの指示に従って、エンコーダ１１の出力または固定データ保持部６２に保持された所定の固定データのいずれかを選択する。所定の固定データが出力されたとき、パラレル・シリアル変換器１２から出力される送信データＤＡＴＡ２は、「１０１０１０１０１０１０１０１０…」となり、送信クロックＣＬＫ２の１０倍の周波数で「１」と「０」を交互に繰り返す。
【００４０】
図１〜図３の構成の動作について、説明する。
【００４１】
マイコン１５１からの指示により、ＭＰＥＧ２デコーダー１６からＳＤ信号やＨＤ信号が出力される。ＨＤ信号はＳＤ信号からアップコンバータによって生成されていてもよい。
【００４２】
そして、例えばＳＤ信号からＨＤ信号へ切り替える場合、信号の変化点において、すなわち、入力クロックＣＬＫ１の周波数切り替え時に、マイコン１５１は、１０逓倍ＰＬＬ１３を制御して、逓倍クロックＣＬＫ１×１０のジッタ量を増加させる。
【００４３】
図２において、通常時、マイコン１５１は、選択回路２６がＬＰＦ２２の出力を選択するよう制御している。このときのジッタ量が、平均的には図１１に示したものであり、最大では図１２に示したものであるとする。そして信号切り替え時に、マイコン１５１は選択回路２６を制御して、ＬＰＦ２３の出力を選択させる。ここで、ＬＰＦ２３の通過帯域はＬＰＦ２２に対して広いので、ＶＣＯ２４に与えられる出力において低域のノイズが通常時よりも増大する。この結果、ＶＣＯ２４から発振される逓倍クロックＣＬＫ１×１０のジッタ量が増大する。すなわち、信号切り替え時には、通常時に比べて、逓倍クロックＣＬＫ１×１０のジッタ量を増加させることができる。
【００４４】
図４はＬＰＦ２３を選択してジッタ量が増大した場合の受信データ（図４（１）〜（５））と５相クロック（図４（６））との関係を示す。データがクロックに対して１０倍の周波数で送信されるため、受信データのジッタ量はケーブル１１２の特性の影響によりＬＰＦ２２選択時よりも増大する。ここでＬＰＦ２３の通過帯域をＬＰＦ２２に対して充分広くとれば、図４に示したように、図１２に示した最大のジッタ量よりも充分大きなジッタ量を印加することができる。このため、正しい位相のクロック（図４（７））がクロック再生部１９によって選択される。すなわち、フィルタ部の通過帯域を広げて送信クロックＣＬＫ２のジッタを一時的に増加させ、クロック再生部１９が不正規な位置でロックすることを阻止する。この後、マイコン１５１から選択回路２６を制御して、ＬＰＦ２２の出力を選択するようにすれば、通常時はジッタ量が減少するので、安定に動作させることができる。
【００４５】
また、例えばＳＤ信号からＨＤ信号へ切り替える場合、信号の変化点において、すなわち、入力クロックＣＬＫ１の周波数切り替え時に、マイコン１５１は、位相調整部３１を制御して、送信クロックＣＬＫ２のジッタ量を増加させる。
【００４６】
図３において、通常時、マイコン１５１は、選択回路４５が分周器１４の出力をそのまま送信クロックＣＬＫ２として出力するよう制御している。このとき、位相調整部３１において送信クロックＣＬＫ２に位相シフトは加算されない。そして信号切り替え時に、マイコン１５１は選択回路４４，４５を制御して、遅延線４１，４２，…，４３の出力のうちいずれか１つをランダムに選択させる。各遅延線４１，４２，…４３はそれぞれ異なる遅延値を持つので、これにより、送信クロックＣＬＫ２の遅延量がランダムに変化することとなり、従って送信クロックＣＬＫ２はランダムに位相シフトする。すなわち、送信データＤＡＴＡ２に対して送信クロックＣＬＫ２へランダムにジッタを加えることができる。
【００４７】
位相調整部３１によって加えられるジッタ量は、通常時の最大ジッタ量よりも充分大きくしてやればよい。例えば通常時の最大ジッタ量が図１２に示したものであるとすると、図４に示したようなジッタを位相調整部３１によって加えることによって、クロック再生部１９を正しく動作させることができる。この後、マイコン１５１から選択回路４５を制御して、分周器１４の出力をそのまま送信クロックＣＬＫ２として出力するようにすれば、通常時はジッタ量が減少するので安定に動作させることができる。
【００４８】
なお、マイコン１５１が選択回路４４，４５を制御して、遅延線４１，４２，…，４３の出力のうちいずれか１つをランダムに選択する場合について説明したが、遅延線４１，４２，…，４３の出力のうちいずれか１つを固定的に選択しても、通常時の最大ジッタ量よりも充分大きなジッタが加わることとなり、同様の効果が得られる。
【００４９】
また、例えばＳＤ信号からＨＤ信号へ切り替える場合、信号の変化点において、すなわち、入力クロックＣＬＫ１の周波数切り替え時に、マイコン１５１は、固定データ生成部６１を制御して、送信データＤＡＴＡ２を固定データにすげ替える。より具体的には、マイコン１５１は選択回路６３を制御して、パラレル・シリアル変換部１２への入力を、エンコーダ１１の出力から固定データ保持部６２に保持された所定のデータに切り替える。
【００５０】
ＤＶＩ規格では、伝送路１１２における「１」と「０」の交番の頻度を減らすために、エンコーダ１１における８ビット−１０ビット変換時に、「１」と「０」の交番回数が減るような変換が行われる。例えば、１０ビット中に「１」から「０」または「０」から「１」の変化点が３回以下となるよう、変換を行う。よって、送信データを「１」と「０」が交互に繰り返す固定データにすげ替えることによって、「１」から「０」または「０」から「１」への変化点の発生頻度が上がる。この結果、解決課題の項で説明したような、大きなジッタをマスクしてしまうという現象が発生しなくなる。このため、クロック再生部１９を正しく動作させることができる。この後、マイコン１５１は選択回路６３を制御して、エンコーダ１１の出力を送信させるようにすればよい。
【００５１】
なお、ここでは、ＳＤ信号からＨＤ信号へ切り替える場合について動作を説明したが、ＨＤ信号からＳＤ信号へ切り替える場合も、これと同様に、マイコン１５１から、１０逓倍ＰＬＬ１３、位相調整部３１および固定データ生成部６１を制御すればよい。
【００５２】
以上のように本実施形態によると、信号切り替え時に、通常時よりも大きなジッタ量のクロックとデータを送信することによって、受信装置１１４のクロック再生部１９を正しく動作させることができる。また信号切り替え時に、送信データを固定データとし、通常時よりも「０」「１」の変化点の発生頻度を高めることによって、受信装置１１４のクロック再生部１９を正しく動作させることができる。したがって、テレビ１１１にノイズが表示されないようにすることができる。
【００５３】
なお、ここでは、分周器１４の出力を位相調整部３１によって位相シフトさせる場合について説明したが、位相調整部３１を分周器１４の前段に設けて、１０逓倍ＰＬＬ１３の出力を位相シフトさせ、その後分周器１４によって１／１０分周し、送信クロックとして送信しても同様の効果が得られる。さらに、送信クロックの代わりに送信データを位相シフトさせる構成としても、送信データに対して相対的に送信クロックがジッタすることになるので、同等の効果が得られる。
【００５４】
なお、ここでは、固定データ保持部６２に保持された所定の固定データは、「１」と「０」を交互に繰り返す値であるものとしたが、これに限られるものではなく、送信データにおいて「１」から「０」または「０」から「１」への変化点の頻度が、入力クロックＣＬＫ１の周波数を切り替えない通常時と比べて高くなるようなデータであれば、どのようなものでもかまわない。
【００５５】
なお、本実施形態では、１０逓倍ＰＬＬ１３、位相調整部３１および固定データ生成部６１をそれぞれ制御するものとしたが、これらのうちいずれか１つ、またはいずれか２つの組み合わせを、制御するようにしてもかまわない。例えば、位相調整部３１および固定データ生成部６１を図１の構成から省いて、１０逓倍ＰＬＬ１３のみをマイコン１５１から制御するようにしてもよい。また、１０逓倍ＰＬＬ１３を従来の１０逓倍ＰＬＬに代えるとともに固定データ生成部６１を図１の構成から省いて、位相調整部３１のみをマイコン１５１から制御するようにしてもよい。あるいは、１０逓倍ＰＬＬ１３を従来の１０逓倍ＰＬＬに代えるとともに位相調整部３１を図１の構成から省いて、固定データ生成部６１のみをマイコン１５１から制御するようにしてもよい。また例えば、固定データ生成部６１を図１の構成から省き、１０逓倍ＰＬＬ１３および位相調整部３１をマイコン１５１から制御するようにしてもかまわない。
【００５６】
また、本実施形態では、マイコン１５１は、リモコン１０１から受信装置１１４の情報を受け、この情報に応じて、逓倍クロックのジッタ量を増加させる所定の時間、送信クロックのジッタ量を増加させる所定の時間、および、送信データを固定データにすげ替える所定の時間を、それぞれ設定するものとする。
【００５７】
まず、送信装置１５２および受信装置１１４の使用者は、リモコン１０１によって受信装置１１４の製造メーカーすなわち製造者を設定する。例えば、グラフィカル・ユーザー・インターフェース（以下ＧＵＩと呼ぶ）により、製造メーカーの一覧表の中から該当のものを選択する。マイコン１５１はＧＵＩを処理し、受信装置１１４がどの製造メーカーのものであるか判断する。マイコン１５１には、逓倍クロックのジッタ量を増加させる所定の時間と製造メーカーとの対応表があり、この対応表から、設定された製造メーカーに応じて所定の時間を決定する。例えば製造メーカーＡでは１００ｍｓｅｃ、製造メーカーＢでは２００ｍｓｅｃと決定される。これによって、受信装置１１４の製造メーカー毎に、逓倍クロックのジッタ量を増加させる時間が最適化される。また、送信クロックのジッタ量を増加させる所定の時間や、送信データを固定データにすげ替える所定の時間についても、同様に決定し最適化することができる。これにより、テレビ１１１へ通常の映像を表示するまでの時間が最短化され、テレビ１１１への出画時間を最適化できる。
【００５８】
なお、ここでは、リモコン１０１によって受信装置１１４の製造メーカーを設定するものとしたが、これに代えて、例えば機種名や愛称などを設定するようにしてもよい。要するに、受信装置１１４を特定できる情報をリモコン１０１を用いて設定すればよい。
【００５９】
また、受信装置１１４の情報を用いないで、逓倍クロックのジッタ量を増加させる所定の時間、送信クロックのジッタ量を増加させる所定の時間、送信データを固定データにすげ替える所定の時間を、それぞれ任意に設定するようにしてもかまわない。この場合、クロック再生部１９の応答特性は受信装置１１４によって様々であるので、最も応答の遅い受信装置１１４に合わせて十分長く、所定の時間を設定するのが好ましい。
【００６０】
（第２の実施形態）
図５は本発明の第２の実施形態に係る送信装置を含む構成を示すブロック図である。図５において、図１および背景技術の項で説明した図８と共通の構成要素には、図１および図８と同一の符号を付しており、ここではその詳細な説明を省略する。送信装置１６２は、固定データ生成部６１が省かれており、これに代えて、エンコーダ１１の入力を所定の固定データとしてのミュート信号に設定可能に構成されたミュート信号生成部７１を備えている。また、制御部としてのマイコン１６１は、１０逓倍ＰＬＬ１３、位相調整部３１およびミュート信号生成部７１の制御を行う。マイコン１６１はリモコン１０１からの情報に基づいて動作する。ミュート信号生成部７１、エンコーダ１１およびパラレル・シリアル変換部１２によって、送信データ生成部が構成されている。
【００６１】
ミュート信号生成部７１は、ミュート信号保持部７２、ミュート制御回路７３および選択回路７４を備えている。ミュート信号保持部７２に保持されたミュート信号は、ここでは、エンコーダ１１の出力である１０ビットデータにおいて「１」から「０」または「０」から「１」の変化点が３回となるような値をとるものとする。例えばエンコーダ１１の出力が２進数で「１０１０１１１０００」となるよう、１６進数で「３７」が選ばれる。ミュート制御回路７３は、マイコン１６１からの指示に従って選択回路７４を制御する。具体的には、ミュート制御回路７３は、映像信号の出力停止（ミュート）を指示されたとき、帰線期間を除く映像期間中、ミュート信号保持部７２に保持されたミュート信号が出力されるよう選択回路７４を制御する。
【００６２】
図５の構成の動作について、説明する。
【００６３】
マイコン１６１からの指示により、ＭＰＥＧ２デコーダー１６からＳＤ信号やＨＤ信号が出力される。ＨＤ信号はＳＤ信号からアップコンバータによって生成されていてもよい。
【００６４】
そして、例えばＳＤ信号からＨＤ信号へ切り替える場合、信号の変化点において、すなわち、入力クロックＣＬＫ１の周波数切り替え時に、マイコン１６１は、１０逓倍ＰＬＬ１３を制御して逓倍クロックＣＬＫ１×１０のジッタ量を増加させる。また、マイコン１６１は、位相調整部３１を制御して送信クロックＣＬＫ２のジッタ量を増加させる。これらの動作は第１の実施形態と同様であり、説明は省略する。
【００６５】
またこのとき、マイコン１６１は、ミュート信号生成部７１を制御して、入力データＤＡＴＡ１の映像信号部分をミュート信号にすげ替える。より具体的には、マイコン１６１はミュート制御回路７３にミュートを指示する。この指示を受けて、ミュート制御回路７３は、帰線期間を除く映像期間中、ミュート信号保持部７２に保持されたミュート信号が出力されるよう選択回路７４を制御する。
【００６６】
ＤＶＩ規格では、伝送路１１２における「１」と「０」の交番の頻度を減らすために、エンコーダ１１の８ビット−１０ビット変換時に「１」と「０」の交番回数が減るような変換が行われる。例えば１０ビット中に「１」から「０」または「０」から「１」の変化点が３回以下となるよう、８ビット−１０ビット変換が行われる。ここで、ミュート信号は例えば１６進数で「３７」に設定されているので、エンコーダ１１の出力は２進数で「１０１０１１１０００」となり、１０ビット中に「１」から「０」または「０」から「１」の変化点が３回となる。
【００６７】
このように映像信号を所定の固定データにミュートすることによって、「１」から「０」または「０」から「１」への変化点の発生頻度が、通常時の１回〜３回から、必ず３回に上がる。これにより、解決課題の項で説明したような大きなジッタをマスクしてしまうという現象が発生しにくくなる。このため、クロック再生部１９を正しく動作させることができ、テレビ１１１にノイズが表示されないようにすることができる。この後、マイコン１６１はミュート制御回路７３を制御して、入力データＤＡＴＡ１がエンコーダ１１の入力として与えられるようにすればよい。
【００６８】
なお、ここでは、ＳＤ信号からＨＤ信号へ切り替える場合について動作を説明したが、ＨＤ信号からＳＤ信号へ切り替える場合も、これと同様に、マイコン１６１から、１０逓倍ＰＬＬ１３、位相調整部３１およびミュート信号生成部７１を制御すればよい。
【００６９】
以上のように本実施形態によると、信号切り替え時に、送信データの映像信号部分をミュート信号とし、通常時よりも「０」「１」の変化点の発生頻度を高めることによって、受信装置１１４のクロック再生部１９を正しく動作させることができる。したがって、テレビ１１１にノイズが表示されないようにすることができる。
【００７０】
なお、ここでは、ミュート信号保持部７２に保持されたミュート信号は、例えば１６進数の「３７」に設定されているものとしたが、これに限られるものではなく、送信データにおいて「１」から「０」または「０」から「１」への変化点の頻度が、入力クロックＣＬＫ１の周波数を切り替えない通常時と比べて高くなるようなデータであれば、どのようなものでもかまわない。
【００７１】
なお、本実施形態では、１０逓倍ＰＬＬ１３、位相調整部３１およびミュート信号生成部７１をそれぞれ制御するものとしたが、これらのうちいずれか１つ、またはいずれか２つの組み合わせを、制御するようにしてもかまわない。例えば、１０逓倍ＰＬＬ１３を従来の１０逓倍ＰＬＬに代えるとともに位相調整部３１を図５の構成から省いて、ミュート信号生成部７１のみをマイコン１６１から制御するようにしてもよい。
【００７２】
また、本実施形態では、第１の実施形態と同様に、マイコン１６１は、リモコン１０１から受信装置１１４の情報を受け、この情報に応じて、逓倍クロックのジッタ量を増加させる所定の時間、送信クロックのジッタ量を増加させる所定の時間、入力データをミュートする所定の時間を、それぞれ設定するものとする。
【００７３】
まず、送信装置１６２および受信装置１１４の使用者は、リモコン１０１によって受信装置１１４の製造メーカーすなわち製造者を設定する。例えば、グラフィカル・ユーザー・インターフェース（以下ＧＵＩと呼ぶ）により、製造メーカーの一覧表の中から該当のものを選択する。マイコン１６１はＧＵＩを処理し、受信装置１１４がどの製造メーカーのものであるか判断する。マイコン１６１には、製造メーカーと入力データをミュートする所定の時間との対応表があり、設定された製造メーカーに応じて所定の時間を決定する。例えば製造メーカーＡでは１００ｍｓｅｃ、製造メーカーＢでは２００ｍｓｅｃと決定される。これによって、受信装置１１４の製造メーカー毎に、入力データをミュートする所定の時間が最適化される。また、逓倍クロックのジッタ量を増加させる所定の時間や、送信クロックのジッタ量を増加させる所定の時間についても、同様に決定し最適化することができる。これにより、テレビ１１１へ通常の映像を表示するまでの時間が最短化され、テレビ１１１への出画時間を最適化できる。
【００７４】
なお、ここでは、リモコン１０１によって受信装置１１４の製造メーカーを設定するものとしたが、これに代えて、例えば機種名や愛称などを設定するようにしてもよい。要するに、受信装置１１４を特定できる情報をリモコン１０１を用いて設定すればよい。
【００７５】
また、受信装置１１４の情報を用いないで、逓倍クロックのジッタ量を増加させる所定の時間、送信クロックのジッタ量を増加させる所定の時間、入力データをミュートする所定の時間を、それぞれ任意に設定するようにしてもかまわない。この場合、クロック再生部１９の応答特性は受信装置１１４によって様々であるので、最も応答の遅い受信装置１１４に合わせて十分長く、所定の時間を設定するのが好ましい。
【００７６】
（第３の実施形態）
図６は本発明の第３の実施形態に係る送信装置を含む構成を示すブロック図である。図６において、図１および背景技術の項で説明した図８と共通の構成要素には、図１および図８と同一の符号を付しており、ここではその詳細な説明を省略する。
【００７７】
図６の構成の動作は、基本的には、図１の構成の動作と同様である。すなわち、制御部としてのマイコン２２１が、第１の実施形態と同様に、１０逓倍ＰＬＬ１３、位相調整部３１および固定データ生成部６１をそれぞれ制御する。第１の実施形態と異なる点は、マイコン２２１が、リモコン１０１からの情報ではなく、ＥＤＩＤ１７１から読み出した情報に基づいて動作を行う点である。
【００７８】
ＥＤＩＤ１７１には、受信装置１１４やテレビ１１１の各種情報が記録されている。記録される各種情報とは例えば、テレビ１１１が表示可能な解像度、出音可能なオーディオサンプルレート、製造メーカーや製品品番等である。マイコン２２１には、ケーブル１１２を介してＥＤＩＤ１７１にアクセスし、各種情報を入手する読み出し手段２２３が設けられている。このような読み出し手段２２３としては、例えばシリアルインターフェースであるＩ２Ｃが広く知られている。
【００７９】
そして、マイコン２２１は、ＥＤＩＤ１７１から読み出し手段２２３によって読み出した受信装置１１４の情報に応じて、逓倍クロックのジッタ量を増加させる所定の時間、送信クロックのジッタ量を増加させる所定の時間、および、送信データを固定データにすげ替える所定の時間を、それぞれ設定するものとする。
【００８０】
すなわち、マイコン２２１は、ＥＤＩＤ１７１から読み出した情報の中から受信装置１１４の製造メーカーを抽出する。マイコン２２１には、逓倍クロックのジッタ量を増加させる所定の時間と製造メーカーとの対応表があり、この対応表から、抽出した製造メーカーに応じて所定の時間を決定する。例えば製造メーカーＡでは１００ｍｓｅｃ、製造メーカーＢでは２００ｍｓｅｃと決定される。これによって、受信装置１１４の製造メーカー毎に、逓倍クロックのジッタ量を増加させる時間が最適化される。また、送信クロックのジッタ量を増加させる所定の時間や、送信データを固定データにすげ替える所定の時間についても、同様に決定し最適化することができる。これにより、テレビ１１１へ通常の映像を表示するまでの時間が最短化され、テレビ１１１への出画時間を最適化できる。
【００８１】
なお、ここでは、製造メーカーから所定の時間を設定するものとしたが、これに代えて、例えば機種名や愛称などを用いて設定するようにしてもよい。要するに、受信装置１１４を特定できる情報をＥＤＩＤ１７１から読み出して、所定の時間を設定すればよい。
【００８２】
なお、第２の実施形態における図５の構成において、本実施形態と同様に、マイコンが、リモコンからの情報ではなく、ＥＤＩＤから読み出した情報に基づいて、入力データをミュートする所定の時間等を設定するようにしてもよい。
【００８３】
（第４の実施形態）
図７は本発明の第４の実施形態に係る送信装置を含む構成を示すブロック図である。図７において、図１および背景技術の項で説明した図８と共通の構成要素には、図１および図８と同一の符号を付しており、ここではその詳細な説明を省略する。
【００８４】
図７の送信装置１５２側の構成および動作は、第１の実施形態で示した図１の構成および動作と同様であり、ここではその説明を省略する。第１の実施形態と異なる点は、受信装置２４３に周波数変化検知手段２４１が設けられている点である。
【００８５】
受信装置２４３において、クロック再生部２４２は、受信データＤＡＴＡ３および受信クロックＣＬＫ３から、受信データＤＡＴＡ３に同期した、受信クロックＣＬＫ３のＮ倍（ここではＮ＝１０）の周波数を有する逓倍クロックＣＬＫ３×１０を再生する。この内部構成は、図９に示すクロック再生部１９と同様である。周波数変化検知手段２４１は、受信クロックＣＬＫ３の周波数の変化を検知可能に構成されており、この変化を検知したとき、クロック再生部２４２をリセットして初期化する。この動作によって、信号切り替え時に、クロック再生部２４２の状態がリセットされることになり、周波数が変化した受信クロックＣＬＫ３からのクロック再生が、途中状態からスタートされることなく、最適化できる。したがって、正しいクロック位相を選択するまでの時間を最短化することができる。
【００８６】
例えば図９の構成において、１０逓倍ＰＬＬ４６１の発振周波数を、ＨＤ信号の場合は７４．１７５×１０ＭＨｚ付近に、ＳＤ信号の場合は２７×１０ＭＨｚ付近に、それぞれ初期化すれば、１０逓倍ＰＬＬ４６１の引き込み時間を短縮することができる。これにより、クロック再生部２４２が正しいクロック位相を選択するまでの時間を短縮できる。
【００８７】
周波数変化検知手段２４１における周波数変化の検知は、例えば、受信クロックＣＬＫ３をローパスフィルタに通すことによって実現すればよい。例えば、ＳＤ信号とＨＤ信号の切り替えを検知する場合には、ローパスフィルタのカットオフ周波数を５０ＭＨｚ付近に設定すればよい。この場合、ＳＤ信号のときは受信クロックＣＬＫ３が通過する一方、ＨＤ信号のときは受信クロックＣＬＫ３が通過しないので、周波数の変化を検知することができる。
【００８８】
以上のように、本実施形態によると、受信装置２４３に周波数変化検知手段２４１を設けて、受信クロックの周波数変化を検知したときにクロック再生部２４２をリセットすることによって、正しいクロック位相が選択されるまでの時間が短縮されるので、テレビ１１１への出画を高速に実行可能となる。
【００８９】
なお、送信装置側の構成は、図７に示したものに限られるものではない。例えば、図５や図６の構成において、受信装置に周波数変化検知手段を設けてもかまわないし、１０逓倍ＰＬＬ１３、位相調整部３１および固定データ生成部６１のうちいずれか１つ、またはいずれか２つの組み合わせを、制御するようにした構成において、受信装置に周波数変化検知手段を設けてもかまわない。
【００９０】
なお、上述の各実施形態では、逓倍クロックは元のクロックの１０倍の周波数を有するものとしたが、本発明は、これに限られるものではない。
【００９１】
なお、上述の各実施形態では、ＤＶＩ規格を例にとって説明したが、ＨＤＭＩ規格に対しても、同様の構成および動作によって同様の効果が得られる。また、ＤＶＩ規格やＨＤＭＩ規格に限らず、同様の送受信を行う方式であれば、同様の構成および動作によって同様の効果が得られる。
【産業上の利用可能性】
【００９２】
本発明に係る送信装置および送受信装置は、例えばＳＤ信号からＨＤ信号への信号切り替え時に、テレビに表示されるノイズを低減することができるので、例えば、ＤＶＤプレーヤやＤＶＤレコーダ等で再生される映像・音声信号を伝送し、プラズマテレビや液晶テレビで表示する場合に有用である。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施形態に係る送信装置を含む構成を示すブロック図である。
【図２】図１の構成における１０逓倍ＰＬＬの具体的な構成例を示すブロック図である。
【図３】図１の構成における位相調整部の具体的な構成例を示すブロック図である。
【図４】本発明の第１の実施形態におけるクロック再生の動作を説明するための図である。
【図５】本発明の第２の実施形態に係る送信装置を含む構成を示すブロック図である。
【図６】本発明の第３の実施形態に係る送信装置を含む構成を示すブロック図である。
【図７】本発明の第４の実施形態に係る送受信装置を含む構成を示すブロック図である。
【図８】従来の送信装置を含む構成を示すブロック図である。
【図９】クロック再生部の具体的な構成例を示すブロック図である。
【図１０】図９のクロック再生部の動作を説明するための波形図である。
【図１１】従来のクロック再生の動作を説明するための図である。
【図１２】従来のクロック再生の動作を説明するための図である。
【符号の説明】
【００９４】
１１  エンコーダ
１２  パラレル・シリアル変換部
１３  １０逓倍ＰＬＬ（クロック逓倍部）
１４  分周器
１９  クロック再生部
２１  位相比較器
２２  ＬＰＦ
２３  ＬＰＦ
２４  ＶＣＯ
２５  分周器
２６  選択回路
３１  位相調整部
４１，４２，４３  遅延線
４４，４５  選択回路
６１  固定データ生成部
７１  ミュート信号生成部
１０１  リモコン
１１４，２４３  受信装置
１５１，１６１，２２１  マイコン（制御部）
１５２，１６２，２２２  送信装置
１７１  ＥＤＩＤ
２２３  読み出し手段
２４１  周波数変化検知手段
２４２  クロック再生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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