(57)【特許請求の範囲】
【請求項１】
それぞれのデータ転送コマンドに応答してデータを転送可能であり、且つ、前の前記データ転送コマンドの一つに対応した一連のデータ転送動作中に新たな前記データ転送コマンドの一つを受け付け可能な半導体装置に用いられるデータ転送動作終了検知回路であって、
前記データ転送コマンドに基づき生成され、前記一連のデータ転送動作の開始を示すデータ転送開始信号の発生に応答してカウント動作を行う、循環的に接続された複数の第１のラッチ回路で構成された第１のカウンタ部と、前記一連のデータ転送動作の終了を示すデータ転送終了信号の発生に応答してカウント動作を行う、循環的に接続された複数の第２のラッチ回路で構成された第２のカウンタ部と、初期状態において、前記第２のカウンタ部のカウント値を前記第１のカウンタ部のカウント値よりも１つ多く設定する初期設定回路と、を含む第１の手段と、
前記第１のカウンタ部のカウント値と前記第２のカウンタ部のカウント値が一致した後に前記データ転送終了信号が発生したことに応じて、終了検知信号を発生する第１の回路を含む第２の手段と、を備えることを特徴とするデータ転送動作終了検知回路。
【請求項２】
前記第２の手段は、前記複数の第１のラッチ回路と前記複数の第２のラッチ回路の各々の出力端のビット判定を行う複数の第１の論理回路と、前記複数の第１の論理回路の複数の出力を合成して前記一致を判定する第２の論理回路と、を含み、
前記第１の回路には、前記第２の論理回路の出力と前記データ転送終了信号とがそれぞれ入力される、ことを特徴とする請求項１のデータ転送動作終了検知回路。
【請求項３】
前記第１の回路は、第３の論理回路とＳＲラッチ回路を含み、
前記第３の論理回路には、前記第２の論理回路の出力と前記データ転送終了信号とがそれぞれ入力され、
前記ＳＲラッチ回路は、セット端子に前記データ転送開始信号が入力され、リセット端子に前記第３の論理回路の出力が入力される、ことを特徴とする請求項２のデータ転送動作終了検知回路。
【請求項４】
前記複数の第１のラッチ回路は、夫々が入力端、出力端及び第１のクロック端を有し、後段の前記第１のラッチ回路の前記入力端と前段の前記第１のラッチ回路の前記出力端が互いに接続され、前記複数の第１のラッチ回路が前記循環的に接続された同期型のカウンタであり、前記データ転送開始信号が複数の前記第１のクロック端に共通に入力され、
前記複数の第２のラッチ回路は、夫々が入力端、出力端及び第２のクロック端を有し、後段の前記第２のラッチ回路の前記入力端と後段の前記第２のラッチ回路の前記出力端が互いに接続され、前記複数の第２のラッチ回路が前記循環的に接続された同期型のカウンタであり、前記データ転送終了信号が複数の前記第２のクロック端に共通に入力される、ことを特徴とする請求項１乃至３のいずれか一項に記載のデータ転送動作終了検知回路。
【請求項５】
前記初期設定回路は、前記循環的に接続されたｍ個（ｍは３以上の整数）の第１のラッチ回路のｉ番目（ｉは１以上ｍ−１以下の整数）の第１のラッチ回路に第１の論理をラッチさせ、前記循環的に接続された複数の第２のラッチ回路のｉ＋１番目の第２のラッチ回路に前記第１の論理をラッチさせる、ことを特徴とする請求項４のデータ転送動作終了検知回路。
【請求項６】
前記第１のカウンタ部に含まれる前記第１のラッチ回路の数と、前記第２のカウンタ部に含まれる前記第２のラッチ回路の数が等しいことを特徴とする請求項４または５に記載のデータ転送動作終了検知回路。
【請求項７】
前記第１のカウンタ部に含まれる前記第１のラッチ回路の数は、一連のデータ転送動作に要するクロック数を、一連のデータ転送動作においてデータ出力に要するクロック数で除して得られる値に１を足した値を超える数に設定されていることを特徴とする請求項６に記載のデータ転送動作終了検知回路。
【請求項８】
前記データ転送コマンドが、リードコマンドまたはライトコマンドであることを特徴とする請求項７に記載のデータ転送動作終了検知回路。
【請求項９】
請求項１乃至８のいずれか一項に記載のデータ転送動作終了検知回路と、パワーダウンコマンドを受け付ける第３の手段とを備え、
前記データ転送コマンドを受け付けた後、対応する前記データ転送完了信号が発生する前に、前記第３の手段が前記パワーダウンコマンドを受け付けた場合、前記終了検知信号の発生に応答してパワーダウンモードに入ることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リード動作やライト動作などのデータ転送動作の終了を検知するためのデータ転送動作終了検知回路に関し、特に、同期式の半導体記憶装置への適用が好適なデータ転送動作終了検知回路に関する。また、本発明は、このようなデータ転送動作終了検知回路を備える半導体記憶装置に関する。
【背景技術】
【０００２】
シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式の半導体記憶装置は、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式の半導体記憶装置は、コントローラより供給されるクロック信号に同期してデータを入出力するタイプのメモリであり、近年における高速化の要求を満たすため、使用されるクロックの周波数は年々高められている。
【０００３】
一方で、特にモバイル機器用途などにおいては低消費電力化への要求も非常に高い。しかしながら、クロックの周波数が高くなると消費電力が増大するため、近年のシンクロナスＤＲＡＭにおいては、高速化と低消費電力化を両立するための様々な工夫が施されている。
【０００４】
低消費電力化を実現するための技術の一つとして、パワーダウンモードと呼ばれる動作モードがある。パワーダウンモードは、入力バッファを停止させることによってコントローラからのコマンド入力を無効とし、これによって、ＤＲＡＭに対してアクセスが行われない期間の消費電力を低減する技術である（特許文献１参照）。
【特許文献１】特開平９−６９２８５号公報
【特許文献２】特開平５−２６５７０１号公報
【特許文献３】特開平９−２８８８８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
通常、パワーダウンモードは一連のデータ転送動作が完了した後、例えば、リードコマンドに応答して一連のリード動作を行った後、クロックイネーブル信号ＣＫＥをハイレベルからローレベルに変化させることによってエントリーする。しかしながら、近年においては、リード動作やライト動作などの一連の動作が完了する前にクロックイネーブル信号ＣＫＥをハイレベルからローレベルに変化させる、「アーリーパワーダウン」と呼ばれる仕様が提案されている。アーリーパワーダウンを受け付け可能な半導体記憶装置では、ＤＲＡＭコアがリード動作やライト動作を実行している途中でクロックイネーブル信号ＣＫＥをローレベルに変化させると、リード動作やライト動作などの一連の動作が完了した後、自動的にパワーダウンモードにエントリーする。
【０００６】
このように、アーリーパワーダウンを受け付け可能な半導体記憶装置では、ＤＲＡＭコアがリード動作やライト動作を実行している途中でクロックイネーブル信号ＣＫＥがローレベルとされる。このため、ＤＲＡＭコアの動作が途中で停止しないよう、ＤＲＡＭの内部でリードイネーブル信号やライトイネーブル信号を発生させ、これによってリード動作やライト動作を継続させる必要がある。そして、リード動作やライト動作が終了すると、リードイネーブル信号やライトイネーブル信号を非活性とし、これに応答してパワーダウンモードにエントリーする。
【０００７】
しかしながら、多くのシンクロナスＤＲＡＭでは、リード動作やライト動作を実行している途中で、新たなリードコマンドやライトコマンドを受け付け可能であり、この場合、従前に受け付けたリードコマンドやライトコマンドに応答した一連の動作を終了した後、連続して、次に受け付けたリードコマンドやライトコマンドに応答した一連の動作が開始される。このため、このようなシンクロナスＤＲＡＭにおいてアーリーパワーダウンを受け付け可能とするためには、どの時点で全てのリード動作やライト動作が完了したのか、これを検出するための検出回路が必要となる。
【０００８】
このような問題は、シンクロナスＤＲＡＭのみならず、キャッシュメモリを搭載したＣＰＵなど、リード動作やライト動作などのデータ転送動作の終了を検知することが必要な他の半導体装置においても同様に生じる問題である。
【０００９】
本発明は、このような問題を解決すべくなされたものであって、データ転送動作中にリードコマンドやライトコマンドなどの新たなデータ転送コマンドを受け付け可能な半導体装置に用いられ、データ転送動作の終了を検知することが可能なデータ転送動作終了検知回路を提供することを目的とする。
【００１０】
また、本発明は、このようなデータ転送動作終了検知回路を備えた半導体装置を提供することを他の目的とする。
【課題を解決するための手段】
【００１１】
本発明によるデータ転送動作終了検知回路は、データ転送コマンドに応答してデータを転送可能であり、且つ、一連のデータ転送動作中に新たなデータ転送コマンドを受け付け可能な半導体装置に用いられるデータ転送動作終了検知回路であって、少なくとも前記データ転送コマンドの受け付け履歴を保持する第１の手段と、前記第１の手段に保持された受け付け履歴に基づいて、データ転送動作の終了を示す終了検知信号を発生する第２の手段とを備えることを特徴とする。
【００１２】
本発明によれば、少なくともデータ転送コマンドの受け付け履歴に基づいてリード動作やライト動作などのデータ転送動作の終了を検知していることから、リード動作やライト動作を実行している途中で、新たなリードコマンドやライトコマンドを受け付けた場合であっても、どの時点で全てのリード動作やライト動作が完了したのか検出することが可能となる。
【００１３】
本発明の好ましい一実施形態においては、第２の手段は、第１の手段がデータ転送コマンドを所定期間受け付けていないことを示した場合に、終了検知信号を発生する。これによれば、データ転送コマンドの発生履歴を監視するだけで、全てのリード動作やライト動作の完了を検出することが可能となる。
【００１４】
本発明の好ましい他の実施形態においては、第１の手段は、一連のデータ転送動作の開始を示すデータ転送開始信号の発生履歴と、一連のデータ転送動作の終了を示すデータ転送終了信号の発生履歴を保持するカウンタを含んでいる。これによれば、一連のデータ転送動作に要する最大クロック数が大きい場合であっても、これに比例した回路規模の増大を抑制することができるとともに、クロックの周波数が高い場合であっても、動作マージンを確保することが可能となる。
【００１５】
本発明の好ましいさらに他の実施形態においては、第１の手段は、データ転送開始信号の発生に応答してシフト動作を行う第１のカウンタ部と、データ転送終了信号の発生に応答してシフト動作を行う第２のカウンタ部とを含んでおり、第２の手段は、第１のカウンタ部のカウント値と第２のカウンタ部のカウント値が一致した状態で、データ転送終了信号が発生したことに応答して、終了検知信号を発生する。これによれば、未完了のデータ転送動作の在庫が１個であるスタンバイ状態においてデータ転送終了信号が発生した場合に、終了検知信号を発生させることができる。このため、クロックの周波数がより高い場合であっても、動作マージンを確保することが可能となる。
【００１６】
また、本発明による半導体記憶装置は、上述したデータ転送動作終了検知回路と、パワーダウンコマンドを受け付ける第３の手段とを備え、データ転送コマンドを受け付けた後、一連のデータ転送動作が終了する前に、第３の手段が前記パワーダウンコマンドを受け付けた場合、終了検知信号に応答してパワーダウンモードに入ることを特徴とする。
【００１７】
本発明によれば、アーリーパワーダウンを受け付け可能な半導体記憶装置を提供することが可能となる。
【発明の効果】
【００１８】
このように、本発明によれば、リード動作やライト動作を実行している途中で、新たなリードコマンドやライトコマンドを受け付けた場合であっても、どの時点で全てのリード動作やライト動作が完了したのか検出することが可能となることから、アーリーパワーダウン等を正しく実行することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２０】
図１は、本発明の好ましい第１の実施形態によるデータ転送動作終了検知回路１０の回路図である。
【００２１】
本実施形態によるデータ転送動作終了検知回路１０は、シンクロナスＤＲＡＭ用の回路であり、全てのリード動作が終了したことを検知するための回路である。図１に示すように、本実施形態によるデータ転送動作終了検知回路１０は、縦続接続されたｎ個のラッチ回路１１１〜１１ｎと、これらｎ個のラッチ回路１１１〜１１ｎの出力を受けるＮＯＲ回路１２と、ＮＯＲ回路１２の出力を受けるインバータ１３とを備えて構成されている。
【００２２】
これらラッチ回路１１１〜１１ｎは、いずれも入力端Ｄ、出力端Ｑ及びクロック端Ｃを備えたいわゆるＤラッチ回路であり、クロック端Ｃに供給される信号（内部クロックＣＬＫ）がローレベルからハイレベルに変化したことに応答して、入力端Ｄに供給されている信号を取り込み、これを出力端Ｑより出力する。初段のラッチ回路１１１の入力端Ｄには、リードコマンドに基づきシンクロナスＤＲＡＭの内部で生成されるリード開始信号ＲＤが供給され、これが後段のラッチ回路１１２〜１１ｎへと順次シフトされる。本実施形態では、リード開始信号ＲＤはハイアクティブである。
【００２３】
ラッチ回路１１１〜１１ｎの数ｎは、一連のリード動作に要する最大クロック数（最大サイクル）と同数に設定される。最大サイクルは、リードコマンドを受け付けてから実際にＤＲＡＭコアがリード動作を開始するまでの遅延時間である追加レイテンシ（ＡＬ）と、ＤＲＡＭコアがリード動作を開始してから最初のデータを出力するまでの遅延時間であるＣＡＳレイテンシ（ＣＬ）と、一連のリード動作で連続的に出力されるデータ数であるバースト長（ＢＬ）によって決まる。
【００２４】
具体的には、クロックの両エッジでデータを入出力するダブルデータレート（ＤＤＲ）仕様のシンクロナスＤＲＡＭの場合、最大サイクルｎは、
ｎ＝ＡＬ＋ＣＬ＋（ＢＬ／２）＋１
で与えられる。一例として、ＡＬ＝１０、ＣＬ＝１１、ＢＬ＝８とすれば、ｎ＝２６となる。この場合、リードコマンドＲを受け付けてから、最後のデータを出力し終わり、次の動作を行うことが可能となるまでに、クロックの２６周期（２６クロック）が必要であることを意味する。
【００２５】
そして、本実施形態によるデータ転送動作終了検知回路１０では、ラッチ回路１１１〜１１ｎの数が最大サイクルｎと同数に設定されていることから、一連のリード動作実行中においては、必ずラッチ回路１１１〜１１ｎのいずれかにリード開始信号ＲＤが存在する。このため、一連のリード動作実行中においては、ＮＯＲ回路１２のいずれかの入力がハイレベルとなり、したがって、インバータ１３の出力であるリードイネーブル信号ＲＥはハイレベルを維持することになる。
【００２６】
図２に示すように、データ転送動作終了検知回路１０によって生成されるリードイネーブル信号ＲＥは、シンクロナスＤＲＡＭに含まれるパワーダウン制御回路１８に供給される。
【００２７】
パワーダウン制御回路１８は、パワーダウン信号ＰＤを発生させる回路であり、パワーダウン信号ＰＤが発生すると、シンクロナスＤＲＡＭはパワーダウンモードにエントリーする。パワーダウン制御回路１８は、リードコマンドを受け付けた後、一連のリード動作が終了する前の状態、すなわち、リードイネーブル信号ＲＥはハイレベルを維持している状態で、クロックイネーブル信号ＣＫＥがハイレベルからローレベルに変化した場合、直ちにパワーダウン信号ＰＤを発生させるのではなく、リードイネーブル信号ＲＥがローレベルに変化するのを待ってパワーダウン信号ＰＤを発生させる。つまり、データ転送動作終了検知回路１０及びパワーダウン制御回路１８の機能によって、アーリーパワーダウンを受け付けることが可能となる。
【００２８】
また、リードイネーブル信号ＲＥは、ＤＲＡＭコア１９にも供給される。リードイネーブル信号ＲＥがハイレベルを維持している場合は、クロックイネーブル信号ＣＫＥがハイレベルからローレベルに変化しても、ＤＲＡＭコア１９の動作は停止されず、リード動作が継続される。
【００２９】
図３は、本実施形態によるデータ転送動作終了検知回路１０の動作を示すタイミング図である。
【００３０】
図３に示すように、外部クロックＣＫの所定のアクティブエッジに同期してリードコマンドＲＥＡＤが取り込まれると、これに基づいてリード開始信号ＲＤが生成される。リード開始信号ＲＤはラッチ回路１１１にラッチされ、これによって、リードイネーブル信号ＲＥはハイレベルに変化する。上述の通り、リード開始信号ＲＤは、内部クロックＣＬＫに同期してラッチ回路１１２〜１１ｎへと順次シフトするが、これらラッチ回路１１１〜１１ｎの出力は全てＮＯＲ回路１２に供給されていることから、この間、リードイネーブル信号ＲＥはハイレベルを維持する。
【００３１】
したがって、一連のリード動作実行中に、クロックイネーブル信号ＣＫＥがハイレベルからローレベルに変化するアーリーパワーダウンが受け付けられても、リードイネーブル信号ＲＥがハイレベルを維持していることから、ＤＲＡＭコアの動作は停止されず、通常どおり、リード動作が継続される。
【００３２】
リードコマンドＲＥＡＤを取り込んでからＡＬ＋ＣＬの期間が経過すると、最初のデータが出力され、ＢＬと同数のデータが連続的に出力される。尚、ＤＤＲ仕様のシンクロナスＤＲＡＭでは、クロックの立ち上がりエッジと立ち下がりエッジの両方に同期してデータの出力が行われることから、実際にデータを出力している期間は、図３に示すとおりＢＬ／２となる。
【００３３】
そして、最後のデータを出力し終わり、さらにその後１クロックが経過すると、ラッチ回路１１１〜１１ｎ内をシフトしていたリード開始信号ＲＤが消滅するため、リードイネーブル信号ＲＥはローレベルに変化する。リードイネーブル信号ＲＥのローレベルへの変化は、リード動作の終了を意味し、これに応答して、図２に示したパワーダウン制御回路１８は、パワーダウン信号ＰＤを発生させる。これにより、シンクロナスＤＲＡＭはパワーダウンモードにエントリーする。このように、本実施形態では、リードイネーブル信号ＲＥの変化が終了検知信号として用いられている。
【００３４】
一方、図４に示すように、一連のリード動作実行中に新たなリードコマンドＲＥＡＤが発行された場合、現在実行中のリード動作と並行して、新たなリード動作が開始される。この場合、ラッチ回路１１１〜１１ｎは、前のリード開始信号ＲＤと新たなリード開始信号ＲＤを併存させながらシフト動作を行うため、リードイネーブル信号ＲＥは、最初のリード開始信号ＲＤが活性化してから最大サイクルｎが経過した後においても、ハイレベルを維持し続ける。
【００３５】
そして、最後のリードコマンドＲＥＡＤを取り込んでから最大サイクルｎが経過すると、リードイネーブル信号ＲＥはローレベルに変化し、これに応答してパワーダウンモードにエントリーする。
【００３６】
このように、本実施形態によるデータ転送動作終了検知回路１０は、最大サイクルｎと同数のラッチ回路１１１〜１１ｎを縦続接続することによって、リードコマンドＲＥＡＤの受け付け履歴を保持している。そして、最大サイクルｎを超える期間に亘ってリードコマンドＲＥＡＤが発行されない状態が続いたことに応答して、リードイネーブル信号ＲＥを非活性とすることができる。これにより、一連のリード動作中に新たなリードコマンドＲＥＡＤを受け付けた場合であっても、全てのリード動作の終了時点を正しく検知することが可能となる。したがって、このようなデータ転送動作終了検知回路１０をシンクロナスＤＲＡＭに内蔵すれば、アーリーパワーダウンを受け付けることが可能となる。
【００３７】
尚、上記実施形態によるデータ転送動作終了検知回路１０は、最大サイクルｎと同数のラッチ回路１１１〜１１ｎが必要であることから、最大サイクルｎが大きくなると、これに比例して回路規模が増大する。また、多入力のＮＯＲ回路１１を用いていることから、クロックの周波数が非常に高い場合には、ＮＯＲ回路１２の動作マージンが不足するおそれがある。このため、上記実施形態によるデータ転送動作終了検知回路１０は、最大サイクルｎが比較的小さく、且つ、クロックの周波数が比較的低い場合に適した回路であると言える。また、リード開始信号ＲＤの発生履歴を監視するだけで、全てのリード動作の完了を検出することができることから、バースト終了信号など他の信号が利用できない場合や、利用しにくい場合に好適である。
【００３８】
次に、最大サイクルｎが大きく、且つ、クロックの周波数が高い場合に適した実施形態について説明する。
【００３９】
図５は、本発明の好ましい第２の実施形態によるデータ転送動作終了検知回路２０の回路図である。
【００４０】
本実施形態によるデータ転送動作終了検知回路２０は、上述の通り、最大サイクルｎが大きく、且つ、クロックの周波数が高いシンクロナスＤＲＡＭ用の回路として適している。図５に示すように、本実施形態によるデータ転送動作終了検知回路２０は、第１のカウンタ２１と、第２のカウンタ２２とを備えて構成されている。第１のカウンタ２１は、循環的に接続された８つのラッチ回路２１１〜２１８によって構成され、第２のカウンタ２２も、循環的に接続された８つのラッチ回路２２１〜２２８によって構成されている。
【００４１】
これらラッチ回路２１１〜２１８及びラッチ回路２２１〜２２８は、いずれも入力端Ｄ、出力端Ｑ及びクロック端Ｃを備えたいわゆるＤラッチ回路であり、クロック端Ｃに供給される信号がローレベルからハイレベルに変化したことに応答して、入力端Ｄに供給されている信号を取り込み、これを出力端Ｑより出力する。第１のカウンタ２１を構成する８つのラッチ回路２１１〜２１８のクロック端Ｃには、リードコマンドに基づき生成されるリード開始信号ＲＤが共通に供給され、第２のカウンタ２２を構成する８つのラッチ回路２２１〜２２８のクロック端Ｃには、一連のリード動作が終了した場合に生成されるバースト終了信号ＢＥが共通に供給される。
【００４２】
また、本実施形態によるデータ転送動作終了検知回路２０には、８つのＮＡＮＤ回路２３１〜２３８が設けられており、これらＮＡＮＤ回路２３１〜２３８には、第１及び第２のカウンタ２１，２２内の対応する２つのラッチ回路の出力がそれぞれ供給される。ここで、「対応する２つのラッチ回路」とは、第１のカウンタ２１に含まれるラッチ回路２１ｉと第２のカウンタ２２に含まれるラッチ回路２２ｉを指し（ｉ＝１〜８）、例えば、ラッチ回路２１１とラッチ回路２２１である。
【００４３】
さらに、本実施形態によるデータ転送動作終了検知回路２０には、上記８つのＮＡＮＤ回路２３１〜２３８の出力を受ける８入力ＮＡＮＤ回路２４が設けられており、その出力は、ＳＲラッチ回路２５のリセット端Ｒに供給される。ＳＲラッチ回路２５は、セット端Ｓに供給される信号がハイレベルになるとその出力Ｑをハイレベルとし、リセット端Ｒに供給される信号がハイレベルになるとその出力Ｑをローレベルとする回路である。ＳＲラッチ回路２５のセット端Ｓには、図５に示すように、リード開始信号ＲＤが供給されている。
【００４４】
尚、第１のカウンタ２１は、８つのラッチ回路２１１〜２１８のうち一つのラッチ回路にだけハイレベルがラッチされており、他の７つのラッチ回路にはローレベルがラッチされている。同様に、第２のカウンタ２２についても、８つのラッチ回路２２１〜２２８のうち一つのラッチ回路にだけハイレベルがラッチされており、他の７つのラッチ回路にはローレベルがラッチされている。初期状態においては、初期設定回路２６の動作によって、先頭のラッチ回路２１１，２２１にハイレベルがラッチされる。
【００４５】
次に、本実施形態によるデータ転送動作終了検知回路２０の動作について説明する。
【００４６】
図６は、本実施形態によるデータ転送動作終了検知回路２０の動作を説明するためのタイミング図である。
【００４７】
図６に示すように、時刻ｔ１０においてリードコマンドＲＥＡＤが取り込まれると、これに基づいてリード開始信号ＲＤが生成される。これにより、データ転送動作終了検知回路２０に含まれるＳＲラッチ回路２５がセットされ、リードイネーブル信号ＲＥがハイレベルに変化するとともに、第１のカウンタ２１がインクリメントされ、カウント値は「２」となる。ここで、カウント値とは、ハイレベルがラッチされているラッチ回路のサフィックス番号を指す。したがって、第１及び第２のカウンタとも、カウント値の初期値は「１」である。上記の場合、インクリメントにより第１のカウンタ２１のカウント値は「２」であり、第２のカウンタ２２のカウント値は「１」であることから、８つのＮＡＮＤ回路２３１〜２３８の出力は全てハイレベルとなり、したがって、ＳＲラッチ回路２５のリセット端Ｒにはローレベルが供給されることになる。
【００４８】
このようにしてリードイネーブル信号ＲＥがハイレベルとなると、ＤＲＡＭコアの動作は停止されず、通常どおりリード動作が継続される。この点は、図２を用いて説明した通りである。その後、一連のリード動作実行中である時刻ｔ１１において、新たなリードコマンドＲＥＡＤが発行されると、これに基づいて新たにリード開始信号ＲＤが生成される。これにより、第１のカウンタ２１がさらにインクリメントされ、カウント値は「３」となる。この場合も、８つのＮＡＮＤ回路２３１〜２３８の出力は全てハイレベルのままであることから、リードイネーブル信号ＲＥはハイレベルに維持される。
【００４９】
その後、最初のリードコマンドＲＥＡＤに対応した一連のリード動作が完了すると、時刻ｔ１２においてバースト終了信号ＢＥが活性化する。これに応答して、第２のカウンタ２２がインクリメントされ、カウント値は「２」となる。しかしながら、既に第１のカウンタ２１のカウント値は「３」であり、８つのＮＡＮＤ回路２３１〜２３８の出力は全てハイレベルのままであることから、リードイネーブル信号ＲＥはハイレベルに維持される。したがって、パワーダウンモードに入ることなく、２番目のリードコマンドＲＥＡＤに対応した一連のリード動作が続いて実行される。
【００５０】
ここで、２番目のリードコマンドＲＥＡＤに対応したリード動作実行中である時刻ｔ１３において、さらに新たなリードコマンドＲＥＡＤが発行されると、これに基づいて再びリード開始信号ＲＤが生成され、第１のカウンタ２１がさらにインクリメントされる。これにより、第１のカウンタ２１のカウント値は「４」となる。
【００５１】
そして、２番目のリードコマンドＲＥＡＤに対応したリード動作の終了に応答して、時刻ｔ１４においてバースト終了信号ＢＥが活性化すると、第２のカウンタ２２はインクリメントされてカウント値が「３」となり、さらに、３番目のリードコマンドＲＥＡＤに対応したリード動作の終了に応答して、時刻ｔ１５においてバースト終了信号ＢＥが活性化すると、第２のカウンタ２２はさらにインクリメントされてカウント値は「４」となる。
【００５２】
これにより、ラッチ回路２１４の出力とラッチ回路２２４の出力がともにハイレベルになることから、ＮＡＮＤ回路２３４の出力がローレベルとなり、ＳＲラッチ回路２５のリセット端Ｒにはハイレベルが供給されることになる。その結果、リードイネーブル信号ＲＥはローレベルに変化し、これに応答してパワーダウンモードにエントリーする。
【００５３】
このように、本実施形態によるデータ転送動作終了検知回路２０は、一連のリード動作の開始を示すリード開始信号ＲＤの発生履歴と、一連のリード動作の終了を示すバースト終了信号ＢＥの発生履歴を比較し、その結果、リード開始信号ＲＤの発生数とバースト終了信号ＢＥの発生数が一致したことに応答して、リードイネーブル信号ＲＥをローレベルに変化させている。つまり、第１のカウンタ２１及び第２のカウンタ２２は、リード開始信号ＲＤの発生履歴及びバースト終了信号ＢＥの発生履歴を保持するアップダウンカウンタを構成しており、未完了のリード動作の残数がゼロになると、リードイネーブル信号ＲＥをローレベルに変化させることができる。
【００５４】
このため、第１の実施形態によるデータ転送動作終了検知回路１０と同様、一連のリード動作中に新たなリードコマンドＲＥＡＤを受け付けた場合であっても、全てのリード動作の終了時点を正しく検知することが可能となる。したがって、このようなデータ転送動作終了検知回路２０をシンクロナスＤＲＡＭに内蔵すれば、アーリーパワーダウンを受け付けることが可能となる。
【００５５】
しかも、本実施形態によるデータ転送動作終了検知回路２０は、最大サイクルｎと同数のラッチ回路を必要としないことから、より回路規模を小さくすることができる。また、多入力ゲート回路であるＮＡＮＤ回路２４の入力数についても、より少なくすることができることから、動作マージンを拡大することができる。したがって、本実施形態によるデータ転送動作終了検知回路２０は、最大サイクルｎが比較的大きく、且つ、クロックの周波数が高い場合であっても、リード動作の終了時点を正しく検知することが可能となる。
【００５６】
尚、第１及び第２のカウンタ２１，２２をそれぞれ構成するラッチ回路の数（上記実施形態では８個）は、一連のリード動作に要するクロック数ｎ（最大サイクル）を、一連のリード動作においてデータ出力に要するクロック数（＝ＢＬ／２：ＤＤＲ仕様の場合）で除して得られる値を超える数に設定する必要がある。これは、ラッチ回路の数が上記の値以下であると、リードコマンドＲＥＡＤを連続的に受け付けた場合、第１のカウンタ２１のカウント値が一周し、その結果、全てのリード動作が終了していないにもかかわらず、リードイネーブル信号ＲＥがローレベルに変化してしまうからである。
【００５７】
図７は、本発明の好ましい第３の実施形態によるデータ転送動作終了検知回路３０の回路図である。
【００５８】
本実施形態によるデータ転送動作終了検知回路３０は、８入力ＮＡＮＤ回路２４とＳＲラッチ回路２５との間にＡＮＤ回路３１が挿入されているとともに、初期状態において初期設定回路２６がラッチ回路２１１，２２２にハイレベルをラッチさせる点において、上記実施形態によるデータ転送動作終了検知回路２０と異なる。その他の点は、上記実施形態によるデータ転送動作終了検知回路２０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５９】
ＡＮＤ回路３１は２入力のＡＮＤ回路であり、その一方の入力端には８入力ＮＡＮＤ回路２４の出力信号が供給され、他方の入力端にはバースト終了信号ＢＥが供給される。また、ＡＮＤ回路３１の出力は、ＳＲラッチ回路２５のリセット端子Ｒに供給される。このため、本実施形態によるデータ転送動作終了検知回路３０は、上記実施形態によるデータ転送動作終了検知回路２０とは異なり、第１及び第２のカウンタ２１，２２のカウント値が一致しただけではＳＲラッチ回路２５はリセットされず、第１及び第２のカウンタ２１，２２のカウント値が一致し、且つ、バースト終了信号ＢＥがハイレベルになったことに応答してリセットされることになる。
【００６０】
また、本実施形態では、初期状態において初期設定回路２６がラッチ回路２１１，２２２にハイレベルをラッチさせることから、第１のカウンタの初期値は「１」であり、第２のカウンタの初期値は「２」である。このように、第１のカウンタよりも第２のカウンタのカウント値の方が、初期状態において１つ多くなるよう設定されている。このため、本実施形態によるデータ転送動作終了検知回路３０では、最初のリードコマンドＲＥＡＤが取り込まれ、これに基づいて最初のリード開始信号ＲＤが生成されると、８入力ＮＡＮＤ回路２４の出力は直ちにハイレベルとなる。つまり、一致を検出した状態となる。
【００６１】
次に、本実施形態によるデータ転送動作終了検知回路３０の動作について説明する。
【００６２】
図８は、本実施形態によるデータ転送動作終了検知回路３０の動作を説明するためのタイミング図である。
【００６３】
図８に示すように、時刻ｔ２０においてリードコマンドＲＥＡＤが取り込まれると、これに基づいてリード開始信号ＲＤが生成される。これにより、データ転送動作終了検知回路３０に含まれるＳＲラッチ回路２５がセットされ、リードイネーブル信号ＲＥがハイレベルに変化するとともに、第１のカウンタ２１がインクリメントされ、カウント値は「２」となる。これにより、第１のカウンタ２１のカウント値と第２のカウンタ２２のカウント値が一致するため（いずれも「２」）、８入力ＮＡＮＤ回路２４の出力Ａはハイレベルとなる。
【００６４】
但し、本実施形態では、８入力ＮＡＮＤ回路２４とＳＲラッチ回路２５との間にＡＮＤ回路３１が挿入されていることから、ＳＲラッチ回路２５はリセットされず、セット状態を維持する。つまり、８入力ＮＡＮＤ回路２４の出力Ａがハイレベルとなっている状態は、動作が完了していないリード在庫が１個であることを意味し、ＳＲラッチ回路２５をリセットするためのスタンバイ状態となっている。
【００６５】
その後、一連のリード動作実行中である時刻ｔ２１において、新たなリードコマンドＲＥＡＤが発行されると、これに基づいて新たにリード開始信号ＲＤが生成される。これにより、第１のカウンタ２１がさらにインクリメントされ、カウント値は「３」となる。これにより、第１のカウンタ２１のカウント値と第２のカウンタ２２のカウント値は不一致となり、その結果、８入力ＮＡＮＤ回路２４の出力Ａはローレベルとなる。つまり、ＳＲラッチ回路２５をリセットするためのスタンバイ状態が解除される。スタンバイ状態の解除は、一連の動作が完了していないリード在庫が２以上蓄積していることを意味する。
【００６６】
その後、最初のリードコマンドＲＥＡＤに対応した一連のリード動作が完了すると、時刻ｔ２２においてバースト終了信号ＢＥが活性化する。これに応答して、第２のカウンタ２２がインクリメントされ、カウント値は「３」となることから、８入力ＮＡＮＤ回路２４の出力Ａがハイレベルとなるスタンバイ状態に戻る。
【００６７】
ここで、２番目のリードコマンドＲＥＡＤに対応したリード動作実行中である時刻ｔ２３において、さらに新たなリードコマンドＲＥＡＤが発行されると、これに基づいて再びリード開始信号ＲＤが生成され、第１のカウンタ２１がさらにインクリメントされる。これにより、第１のカウンタ２１のカウント値は「４」となり、スタンバイ状態が解除される。
【００６８】
また、２番目のリードコマンドＲＥＡＤに対応したリード動作の終了に応答して、時刻ｔ２４においてバースト終了信号ＢＥが活性化すると、第２のカウンタ２２はインクリメントされてカウント値が「４」となり、再びスタンバイ状態に戻る。
【００６９】
そして、３番目のリードコマンドＲＥＡＤに対応したリード動作の終了に応答して、時刻ｔ２５においてバースト終了信号ＢＥが活性化すると、ＡＮＤ回路３１の入力がいずれもハイレベルとなることから、ＳＲラッチ回路２５のリセット端Ｒにはハイレベルが供給されることになる。その結果、リードイネーブル信号ＲＥはローレベルに変化し、これに応答してパワーダウンモードにエントリーする。また、第２のカウンタ２２はさらにインクリメントされてカウント値は「５」となり、初期状態と同様、第１のカウンタよりも第２のカウンタのカウント値の方が１つ多い状態に戻る。
【００７０】
このように、本実施形態によるデータ転送動作終了検知回路３０では、初期状態において第２のカウンタ２２のカウント値を第１のカウンタ２１のカウント値よりも１つ進めておき、リード在庫が１個であるスタンバイ状態の時点で８入力ＮＡＮＤ２４の出力Ａをハイレベルとしている。このため、スタンバイ状態においてバースト終了信号ＢＥが活性化すると、比較的回路規模の大きい８入力ＮＡＮＤ２４を経由することなく、直ちにＳＲラッチ回路２５をリセットすることができる。したがって、本実施形態によるデータ転送動作終了検知回路３０は、上記実施形態によるデータ転送動作終了検知回路２０と同様の効果を得ることができるのに加え、８入力ＮＡＮＤ２４の動作マージンを十分に確保することができることから、クロックの周波数がより高い場合であっても、リード動作の終了時点を正しく検知することが可能となる。
【００７１】
尚、本実施形態では、第１及び第２のカウンタ２１，２２をそれぞれ構成するラッチ回路の数（上記実施形態では８個）は、一連のリード動作に要するクロック数ｎ（最大サイクル）を、一連のリード動作においてデータ出力に要するクロック数（＝ＢＬ／２：ＤＤＲ仕様の場合）で除して得られる値に１を足した値を超える数に設定する必要がある。これは、ラッチ回路の数が上記の値以下であると、リードコマンドＲＥＡＤを連続的に受け付けた場合、第１のカウンタ２１のカウント値が一周し、その結果、本来はスタンバイ状態ではないにも関わらず、スタンバイ状態となってしまうからである。
【００７２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７３】
例えば、上記各実施形態は、リードコマンドに応答した動作を行う回路を例に説明したが、本発明がこれに限定されるものではなく、ライトコマンドに応答してライト動作の終了検出に応用することも可能である。すなわち、本発明は、広くデータ転送コマンドに応答したデータ転送動作の終了検出に適用することが可能である。
【００７４】
また、上記各実施形態では、シンクロナスＤＲＡＭ用のデータ転送動作終了検知回路を例に説明したが、本発明の適用範囲がこれに限定されるものではなく、ＣＰＵに搭載されるキャッシュメモリ用のデータ転送動作終了検知回路などに応用することも可能である。
【図面の簡単な説明】
【００７５】
【図１】本発明の好ましい第１の実施形態によるデータ転送動作終了検知回路１０の回路図である。
【図２】データ転送動作終了検知回路を備えた半導体記憶装置を示すブロック図である。
【図３】データ転送動作終了検知回路１０の動作を説明するためのタイミング図である。
【図４】データ転送動作終了検知回路１０の動作を説明するためのタイミング図である。
【図５】本発明の好ましい第２の実施形態によるデータ転送動作終了検知回路２０の回路図である。
【図６】データ転送動作終了検知回路２０の動作を説明するためのタイミング図である。
【図７】本発明の好ましい第３の実施形態によるデータ転送動作終了検知回路３０の回路図である。
【図８】データ転送動作終了検知回路３０の動作を説明するためのタイミング図である。
【符号の説明】
【００７６】
１０，２０，３０      データ転送動作終了検知回路
１１１〜１１ｎ      ラッチ回路
１２      ＮＯＲ回路
１３      インバータ
１８      パワーダウン制御回路
１９      ＤＲＡＭコア
２１      第１のカウンタ
２１１〜２１８      ラッチ回路
２２      第２のカウンタ
２２１〜２２８      ラッチ回路
２３１-２３８      ＮＡＮＤ回路
２４      ８入力ＮＡＮＤ回路
２５      ＳＲラッチ回路
２６      初期設定回路
３１      ＡＮＤ回路
ＢＥ      バースト終了信号
ＣＫＥ    クロックイネーブル信号
ＣＬＫ    内部クロック
ＰＤ      パワーダウン信号
ＲＤ      リード開始信号
ＲＥ      リードイネーブル信号
ＲＥＡＤ  リードコマンド
【図１】
0004757582.tif 000002
【図２】
0004757582.tif 000003
【図３】
0004757582.tif 000004
【図４】
0004757582.tif 000005
【図５】
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【図６】
0004757582.tif 000007
【図７】
0004757582.tif 000008
【図８】
0004757582.tif 000009