(57)【特許請求の範囲】
【請求項１】
可変遅延回路の遅延量を測定するための遅延測定回路であって、
入力されたクロック信号から２周期分の信号のみを取り出すためのクロック信号切り取り手段と、
前記クロック信号切り取り手段を通過した２周期分のクロック信号を順次遅延させて出力する遅延手段と、
前記遅延手段によりそれぞれ異なる時間の遅延量が与えられた信号を選択して合成するセレクタと、
前記セレクタから出力された２つのクロックパルス間のロウレベルの幅であるスリット幅が存在するか否かを判定する判定手段と、
を備えている遅延測定回路。
【請求項２】
前記クロック信号切り取り手段が、
入力されたクロック信号の２周期分の信号のみを通過させるようなゲート信号を生成して出力するゲート信号生成回路と、
前記ゲート信号生成回路からゲート信号が出力されている間のみ、前記クロック信号を通過させるゲート回路と、から構成されている請求項１記載の遅延測定回路。
【請求項３】
前記判定手段が、前記セレクタからの出力がＴ入力端子に入力されたＴ型フリップ・フロップ回路である請求項１または２記載の遅延測定回路。
【請求項４】
前記セレクタが、
開閉制御信号によりそれぞれ制御され、前記複数の遅延手段により順次遅延された信号をそれぞれ通過させるか否の制御をしていて、対応する開閉制御信号がハイレベルの場合のみ前記複数の遅延手段からの信号を通過させる複数の論理積回路と、
前記複数の論理積回路からの出力信号の論理和を演算して、該演算結果を前記Ｔ型フリップ・フロップ回路に出力する論理和回路とから構成されている請求項３記載の遅延測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路上に構成された可変遅延回路の遅延量を測定するための遅延測定回路に関する。
【背景技術】
【０００２】
最近の半導体集積回路では周辺の半導体集積回路とのタイミング調整のためにゲート素子を用いた可変遅延回路を利用することが広く行われている（例えば、特許文献１、２参照。）。
【０００３】
このような可変遅延回路の一例を図３に示す。この可変遅延回路は、図３に示されるように、直列に接続された３つの遅延ゲート回路１１〜１３と、セレクタ１４とから構成されている。
【０００４】
遅延ゲート回路１１〜１３は、直列に接続されていて、入力されたパルス信号を順次遅延させる。セレクタ１４は、セレクト入力端子から入力されたセレクト信号により、入力されたパルス信号、遅延ゲート回路１１〜１４の出力のいずれか１つを選択して、パルス出力として出力している。このようにしてセレクタ１４により選択する信号を切り換えることにより、パルス入力信号に対して与える遅延量を調整することができる。
【０００５】
しかし、これらの遅延ゲート回路の遅延量はプロセス上のばらつきや温度、電圧に対する変動が大きい。例えばＣＭＯＳでは、標準遅延ゲート回路の遅延時間を１とした場合、各遅延ゲート回路の遅延時間のばらつきの範囲、つまり遅延係数の範囲は０．７〜１．６にもなり、正確な遅延時間を得ることができなかった。
【０００６】
従って、周辺の集積回路が必要とする遅延量を得ようとする場合は図４に示すように位相調整機能付きフェーズ・ロック・ループ（以下ＰＬＬと略す。）回路５１を用いるかあるいは図５に示すように、後段ＩＣ６６から遅延量のフィードバックを行い、位相比較器６５を用いて遅延量を測定する仕組みを用いていた。
【０００７】
しかし、図４に示したような位相調整機能付きＰＬＬ回路５１を用いる方法は遅延量の調整は正確にできるもののアナログ回路であるＰＬＬ回路を搭載する必要があり弊害が発生する。この弊害の１つとしては、アナログ回路であるＰＬＬ回路はディジタル回路との相性が良くなく、ディジタル回路とＰＬＬ回路の間にノイズ混入を防ぐための何等かの手段が必要となり、レイアウト上の制約やチップ面積の増大という問題がある。また、アナログ専用電源端子を必要とするによるコスト上昇やＰＬＬ回路はその消費電力が大きいことも欠点としてあげられる。
【０００８】
また、図５に示した遅延量のフィードバックを行う仕組みを利用する方法も、対象とする後段ＩＣ６６がこのような方法に対応している必要があるし、遅延モニタ入力用外部端子を必要とする欠点がある。
【特許文献１】特開２００５−５１６７３号公報
【特許文献２】特開２００５−２２７１２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した従来の遅延調整回路では、可変遅延回路の遅延量を調整しようとした場合、ＰＬＬ回路や追加端子を必要としたり後段ＩＣにフィードバック手段を必要とする等の様々な制約があるという問題点があった。
【００１０】
本発明は、上記の事情に鑑み、可変遅延回路の遅延量を測定することにより、ＰＬＬ回路や追加端子を必要としない構成でかつ後段ＩＣにフィードバックの手段を必要としない構成でかつディジタル回路のみでかつコストの上昇なく可変遅延回路の遅延量を測定して、遅延量の調整を可能にする遅延測定回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の遅延測定回路は、可変遅延回路の遅延量を測定するための遅延測定回路であって、
入力されたクロック信号から２周期分の信号のみを取り出すためのクロック信号切り取り手段と、
前記クロック信号切り取り手段を通過した２周期分のクロック信号を順次遅延させて出力する遅延手段と、
前記遅延手段によりそれぞれ異なる時間の遅延量が与えられた信号を選択して合成するセレクタと、
前記セレクタから出力された２つのクロックパルス間のロウレベルの幅であるスリット幅が存在するか否かを判定する判定手段とを備えている。
【００１２】
また、前記クロック信号切り取り手段を、
入力されたクロック信号の２周期分の信号のみを通過させるようなゲート信号を生成して出力するゲート信号生成回路と、
前記ゲート信号生成回路からゲート信号が出力されている間のみ、前記クロック信号を通過させるゲート回路とから構成するようにしてもよい。
【００１３】
さらに、前記判定手段を、前記セレクタからの出力がＴ入力端子に入力されたＴ型フリップ・フロップ回路により実現してもよい。
【００１４】
さらに、前記セレクタを、開閉制御信号によりそれぞれ制御され、前記複数の遅延手段により順次遅延された信号をそれぞれ通過させるか否の制御をしていて、対応する開閉制御信号がハイレベルの場合のみ前記複数の遅延手段からの信号を通過させる複数の論理積ゲート回路と、
前記複数の論理積回路からの出力信号の論理和を演算して、該演算結果を前記Ｔ型フリップ・フロップ回路に出力する論理和回路とから構成するようにしてもよい。
【００１５】
本発明では、クロック信号切り取り手段により入力されたクロック信号の２周期分の信号を取り出し、遅延手段によりそれぞれ異なる時間だけ遅延された信号を、セレクタにより選択して合成する。そして、判定手段により、セレクタからの信号の２つのクロックパルスのスリット幅の有無を判定する。従って、セレクタにより選択する信号を遅延量の大きなものに順次変更し、判定手段により２つのクロックパルスのスリット幅が存在しなくなったと判定された場合、セレクタにより選択された信号の最大の遅延量は、入力されたクロック信号の半周期分に相当すると考えることができる。そして、本発明によれば、この遅延量と標準遅延量と比較することにより遅延係数を算出して、可変遅延回路の実際の遅延量を特定することができる。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、遅延係数を算出することにより可変遅延回路の遅延量を特定することができるので、ＰＬＬ回路や後段ＩＣからの遅延モニタ信号を用いた遅延量の調整を必要としないという効果を得ることができる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は、本発明の一実施形態の遅延測定回路の回路図である。本実施形態の遅延測定回路は、遅延ゲート回路１１〜１３およびセレクタ１４から構成される可変遅延回路の遅延量を測定するための回路である。
【００１９】
本実施形態の遅延測定回路は、図１に示されるように、ゲート信号生成回路３０と、ＡＮＤゲート回路（論理積回路）２０と、遅延ゲート回路２１〜２３と、ＡＮＤゲート回路２４〜２７と、ＯＲゲート回路（論理和回路）２８と、Ｔ型フリップ・フロップ（以下Ｔ−ＦＦ）回路２９とから構成されている。なお、Ｔ−ＦＦ回路２９は、Ｔ端子信号の立ち上がりでＱ出力が反転するＴ型フリップ・フロップ回路である。
【００２０】
ゲート信号生成回路３０は、入力されたクロック信号の２周期分の信号のみを通過させるようなゲート信号を生成して出力する。ＡＮＤゲート回路２０は、ゲート信号生成回路３０からゲート信号が出力されている間のみ、入力されたクロック信号を通過させる。
【００２１】
このゲート信号生成回路３０とＡＮＤゲート回路２０とにより、入力されたクロック信号から２周期分の信号のみを取り出すためのクロック信号切り取り手段が構成される。
【００２２】
遅延ゲート回路２１〜２３は、直列に接続されていて、ＡＮＤゲート回路２０を通過した２周期分のクロック信号を順次遅延させて出力する遅延手段として機能する。
【００２３】
ＡＮＤゲート回路２４〜２７は、開閉制御信号ＥＮ０〜３によりそれぞれ制御され、遅延ゲート回路２１〜２３により順次遅延された信号をそれぞれ通過させるか否の制御をしていて、対応する開閉制御信号ＥＮ０〜３がハイレベルである“１”の場合のみ遅延ゲート回路２１〜２３からの信号を通過させる。
【００２４】
ＯＲゲート回路２８は、ＡＮＤゲート回路２４〜２７からの出力信号の論理和を演算して、その演算結果をＴ−ＦＦ回路２９に出力する。
【００２５】
このＡＮＤゲート２４〜２７とＯＲゲート２８とにより、遅延ゲート回路２１〜２３によりそれぞれ異なる時間だけ遅延量が与えられた信号を選択して合成して出力するセレクタが構成される。
【００２６】
Ｔ−ＦＦ回路２９は、ＯＲゲート回路２８の出力がＴ入力端子に入力され、トリガ信号がＲ端子に接続され、Ｑ出力を判定出力としている。そのため、トリガ信号がＲ端子に入力されることによりリセットされ、Ｔ−ＦＦ回路２９の判定出力はロウレベルとなる。そして、Ｔ入力端子に１つのクロックパルスが入力される毎にＱ出力は反転するため、リセット後に１つのクロックパルスのみが入力された場合には判定出力はＨレベルとなり、２つのクロックパルスが入力された場合には判定出力はロウレベルとなる。
【００２７】
つまり、Ｔ−ＦＦ回路２９は、ＯＲゲート回路２８から出力された２つのクロックパルス間のロウレベルの幅であるスリット幅が存在するか否かを判定する判定手段として機能する。
【００２８】
次に、本実施形態の遅延測定回路の動作を図面を参照して詳細に説明する。
【００２９】
先ず、トリガ入力端子から１クロック幅のトリガ信号が外部から入力される。このトリガ信号により、Ｔ−ＦＦ回路２９からの判定出力はロウレベルとなり遅延測定回路のイニシャライズが行われる。
【００３０】
そして、トリガ信号の入力後ＡＮＤゲート回路２０がクロック信号の２周期分だけゲートを開くようにゲート信号生成回路３０はゲート信号を生成して出力する。この動作によりＡＮＤゲート回路２０は、入力されたクロック信号の２周期分の信号、つまりクロックパルス２個の信号のみを通過させる。
【００３１】
ＡＮＤゲート回路２０の出力は遅延ゲート回路２１によって遅延され、遅延ゲート回路２２によってさらに遅延され、遅延ゲート回路２３によってさらに遅延される。このような動作が行われることにより、遅延ゲート回路２１の出力には、ＡＮＤゲート回路２０の出力に対して遅延ゲート回路２１の遅延量だけ遅延された信号が得られる。同様にして、遅延ゲート回路２２の出力には、遅延ゲート回路２１の遅延量と遅延ゲート回路２２の遅延量だけ遅延された信号が得られ、遅延ゲート回路２３の出力には、遅延ゲート回路２１〜２３の遅延量を合計した遅延量だけ遅延した信号が得られる。
【００３２】
ここで、遅延ゲート回路２１〜２３の遅延量がそれぞれ同じで、この遅延量をＴdとして以下の説明を行う。よって、遅延ゲート回路２１の出力は遅延量Ｔdだけ遅延した信号となっていて、遅延ゲート回路２２の出力は遅延量２Ｔdだけ遅延した信号となっていて、遅延ゲート回路２３の出力は遅延量３Ｔdだけ遅延した信号となっている。
【００３３】
このような状態において、開閉制御信号ＥＮ０〜３を順次切り換えて行くことにより遅延量の測定を行う。
【００３４】
先ず、ＥＮ０＝１、ＥＮ１＝ＥＮ２＝ＥＮ３＝０の場合、４つのＡＮＤゲート回路２４〜２７のうちＡＮＤゲート２４のみが開くのでＯＲゲート回路２８の出力に遅延出力として遅延なしの信号が得られることになり、図２の（１）に示した様にＴ−ＦＦ回路２９によって得られる判定出力は“０”（ロウレベル）となる。
【００３５】
もしこのときＥＮ０＝ＥＮ１＝１、ＥＮ２＝ＥＮ３＝０の場合、ＡＮＤゲート回路２４とＡＮＤゲート回路２５が開くのでＯＲゲート回路２８の出力にはＡＮＤゲート回路２０の出力と遅延ゲート回路２１の出力の論理和が現れて、図２でスリット幅として示される２個のクロック間にあるロウレベル期間幅が遅延量Ｔdだけ短くなる。
【００３６】
このときもＴ−ＦＦ回路２９によって得られる判定出力は０となるが、順次ＥＮ２、ＥＮ３を１にしていくと図２の（４）で示したようなＯＲゲート回路２８の出力が１つの立ち上がりしかない状態、つまりスリット幅が無い状態になりＴ−ＦＦ回路２９の判定出力は１となる。ここで、Ｔ−ＦＦ回路２９の判定出力が１となったことにより、遅延ゲート回路２１〜２３の遅延量の合計値３Ｔdは、ほぼクロックの半周期分に相当することがわかる。この状態とあらかじめ回路シミュレータで得られる標準遅延量と比較することによって標準遅延量からの現在のばらつきの程度、いわゆる遅延係数が得られる。
【００３７】
この遅延係数は半導体集積回路のレイアウト上どこであってもさほど変わらないので、可変遅延回路の遅延係数は本実施形態の遅延測定回路で得られた遅延係数と同じとみなすことができる。そのため、あらかじめ回路シミュレータで得られた可変遅延回路の標準遅延量と本実施形態の遅延測定回路で得られた遅延係数より所望の遅延量を得るための遅延ゲートの段数が特定できる。
【００３８】
つまり、例えば、本実施形態の遅延測定回路により得られた遅延係数が０．９だったとし、図１に示した可変遅延回路の遅延ゲート回路１１〜１３のそれぞれの標準遅延量がＴsだとすると、実際の遅延量は０．９×Ｔsであると推定することができる。
【００３９】
本実施形態の遅延測定回路によれば、遅延係数を算出することにより可変遅延回路の遅延量を特定することができるので、ＰＬＬ回路や追加端子を必要としない構成でかつ後段ＩＣにフィードバックの手段を必要とせずに、可変遅延回路の遅延量の調整を行うことが可能である。そのため、アナログ回路とディジタル回路を同じ半導体チップ上に構成するという不都合や、ＰＬＬ回路搭載のためのコストアップを抑制することが可能である。また、後段ＩＣからの遅延モニタ信号を必要としないため、後段ＩＣに対して遅延モニタ信号を出力するための特別な回路を要求することなく、また遅延モニタ信号を入力するための追加端子も必要とすることがない。
【００４０】
なお、本実施形態では説明を簡単にするために直列に接続する遅延ゲート回路の数を３として説明しているが、本発明はこのような場合に限定されるものではなく、４つ以上の遅延ゲート回路を用いる場合でも同様に適用することができるものである。
【００４１】
さらに、本実施形態では、遅延ゲート回路２１〜２３の遅延量はそれぞれ同じであるものとして説明しているが、それぞれの遅延量が異なる場合でも同様に適用することが可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態の遅延測定回路の構成を示す回路図である。
【図２】図１の遅延測定回路の動作を表すタイミングチャートである。
【図３】可変遅延回路の一例を示す図である。
【図４】従来の遅延調整回路の別の一実施例を示す回路図である。
【図５】従来の遅延調整回路の別の一実施例を示す回路図である。
【符号の説明】
【００４３】
１１〜１３    遅延回路
１４    セレクタ
２０    ＡＮＤゲート回路
２１〜２３    遅延回路
２４〜２７    ＡＮＤゲート回路
２８    ＯＲゲート回路
２９    Ｔ型フリップ・フロップ回路
３０    ゲート信号生成回路
５１    位相調整機能付きＰＬＬ回路
５２    Ｄ型フリップ・フロップ回路
６５    位相比較器
６６    後段ＩＣ
ＥＮ０〜３    開閉制御信号
【図１】
0004757612.tif 000002
【図２】
0004757612.tif 000003
【図３】
0004757612.tif 000004
【図４】
0004757612.tif 000005
【図５】
0004757612.tif 000006