(57)【特許請求の範囲】
【請求項１】
負荷を直流駆動するための電圧を生成出力する電源回路であって、
基準電位を入力して電源電位を生成する演算増幅器と、
前記演算増幅器の出力端子と電源回路出力端子との間に挿入され、制御信号に応じてインピーダンスを調整するインピーダンス調整部と、
前記電源回路出力端子に接続されて電荷を蓄積する電荷蓄積部と、
前記電源回路出力端子における電源回路出力電圧と前記演算増幅器の出力電圧とを比較し、その比較結果に応じた前記制御信号を前記インピーダンス調整部に出力する比較器とを備え、
前記演算増幅器は、複数の位相補償機能を有し、前記比較器による比較結果に応じた前記制御信号により前記位相補償機能が切り替えられる切り替え位相補償部を備えた電源回路。
【請求項２】
前記切り替え位相補償部は、
前記基準電位の入力端子と前記演算増幅器の反転入力端子との間に挿入され、前記比較器による比較結果に応じた前記制御信号によりオン・オフされる第１のスイッチ、および、前記第１のスイッチに直列接続された第１の抵抗と、
前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に挿入され、前記比較器による比較結果に応じた前記制御信号によりオフ・オンされる第２のスィッチ、および、前記第２のスイッチに並列に接続されたコンデンサおよび第２の抵抗の並列回路とを備える請求項１に記載の電源回路。
【請求項３】
さらに、前記コンデンサと前記第２の抵抗との並列回路と前記演算増幅器の出力端子との間に挿入され、前記比較器による比較結果に応じた前記制御信号によりオン・オフされる第３のスィッチを備える請求項２に記載の電源回路。
【請求項４】
前記切り替え位相補償部は、
前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に挿入され、前記比較器による比較結果に応じた前記制御信号によりオン・オフされるスィッチと、
前記スイッチに並列に接続されたコンデンサおよび抵抗の並列回路とを備える請求項１に記載の電源回路。
【請求項５】
前記インピーダンス調整部は、前記演算増幅器の出力端子と前記電源回路出力端子との間に挿入され、第１の抵抗、および、スイッチまたはスイッチと第２の抵抗の直列回路からなる並列回路を備える請求項１から請求項４までのいずれかに記載の電源回路。
【請求項６】
前記インピーダンス調整部は、
前記演算増幅器の出力端子と前記電源回路出力端子との間に挿入された第１のトランジスタと、
前記第１のトランジスタと並列に接続されたオン抵抗またはトランジスタサイズの異なる第２のトランジスタとを備える請求項１から請求項４までのいずれかに記載の電源回路。
【請求項７】
前記インピーダンス調整部は、前記演算増幅器の出力端子と前記電源回路出力端子との間に挿入されたトランジスタを備え、前記トランジスタのゲート電位にはしきい値電圧以上の電位を与えておき、前記トランジスタのバックゲートの電位を前記比較器による比較結果に応じた前記制御信号により切り替える請求項１から請求項４までのいずれかに記載の電源回路。
【請求項８】
前記比較器は、前記電源回路出力電圧が前記演算増幅器の出力電圧より高いときまたは等しいときに前記インピーダンス調整部を高インピーダンスとなるように制御し、前記電源回路出力電圧が前記演算増幅器の出力電圧より低いときに前記インピーダンス調整部を低インピーダンスにするように制御する請求項１から請求項７までのいずれかに記載の電源回路。
【請求項９】
前記比較器は、その非反転入力端子が前記電源回路出力端子に接続され、その反転入力端子が前記演算増幅器の出力電圧を分圧する抵抗分割点に接続されている請求項１から請求項７までのいずれかに記載の電源回路。
【請求項１０】
負荷を直流駆動するための電圧を生成出力する電源回路であって、
基準電位を入力して電源電位を生成する演算増幅器と、
前記演算増幅器の出力端子と電源回路出力端子との間に挿入され、制御信号に応じてインピーダンスを調整するインピーダンス調整部と、
前記電源回路出力端子に接続されて電荷を蓄積する電荷蓄積部と、
前記演算増幅器に入力される前記基準電位と前記電源回路出力端子における電源回路出力電圧とを比較し、その比較結果に応じた前記制御信号を前記インピーダンス調整部に出力する比較器とを備えた電源回路。
【請求項１１】
前記比較器は、その非反転入力端子が前記電源回路出力端子に接続され、その反転入力端子が前記基準電位を分圧する抵抗分割点に接続されている請求項１０に記載の電源回路。
【請求項１２】
負荷を直流駆動するための電圧を生成出力する電源回路であって、
基準電位を入力して電源電位を生成する演算増幅器と、
前記演算増幅器の出力端子と電源回路出力端子との間に挿入され、制御信号に応じてインピーダンスを調整するインピーダンス調整部と、
前記電源回路出力端子に接続されて電荷を蓄積する電荷蓄積部と、
前記電源回路出力端子に接続された機能ブロックと、
前記機能ブロックの動作に応じて所定のタイミングで切替信号を出力するタイミング制御部と、
前記タイミング制御部による前記切替信号により切り替えられ、前記基準電位と前記演算増幅器の出力電圧のいずれか一方を選択するスイッチと、
前記電源回路出力端子における電源回路出力電圧と前記スイッチの出力電圧とを比較し、その比較結果に応じた前記制御信号を前記インピーダンス調整部に出力する比較器とを備えた電源回路。
【請求項１３】
前記タイミング制御部は、前記機能ブロックの動作周波数または前記動作周波数のＮ分周に同期した切替信号を生成出力する請求項１２に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等に用いる電源回路にかかわり、特に液晶表示ドライバや制御回路、ＲＡＭなどを混載した高駆動能力の電源回路に関する。
【背景技術】
【０００２】
従来、演算増幅器の出力端子に抵抗を介して平滑コンデンサに接続することで、演算増幅器の出力の位相安定化と瞬時変化への応答の機能を実現する電源回路が知られている（例えば、特許文献１参照）。
【０００３】
また、平滑コンデンサは使用せずに、演算増幅器内部の位相補償抵抗や容量を自動調整することで、位相安定性と高速動作を実現する電源回路が知られている（例えば、特許文献２参照）。
【０００４】
また、特に携帯電話などに代表される携帯機器では、複数機能に必要な電源を供給する電源回路が搭載された機種が増加している。この場合、機能のオン・オフに合わせて電源をオン・オフ制御することで低消費電力化を図り、さらに、電源供給本数を減らせる利点がある。
【０００５】
小面積化、低消費電力化、位相安定性の確保を行う従来の技術の電源回路Ａ０１を図４８に示す。図４８において、１は基準電位Ｖinの入力端子、２は電源回路出力端子、Ｂ１は基準電圧Ｖinをバッファして電源電位Ｖ１を生成する演算増幅器、Ｒ０１は位相安定化抵抗、Ｅ１は平滑コンデンサである。抵抗Ｒ０１は、演算増幅器Ｂ１の出力電圧Ｖ１の位相安定化のためと電源回路出力電圧Ｖoutのレベル安定化のために、通常、数Ωから数１００Ωオーダーのインピーダンスを有する。平滑コンデンサＥ１は、演算増幅器Ｂ１の出力電圧Ｖ１を平滑化するために、数μＦ（マイクロファラッド）のオーダーの静電容量を有する。
【特許文献１】特開２００２−１４７３３号公報
【特許文献２】特開平１１−３４０７５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図４８の電源回路Ａ０１において、電源回路出力電圧Ｖoutは、携帯機器における機能ブロック（負荷）に電源を供給する。例えば、電源回路を具備する液晶表示装置の場合には、電源回路出力端子２に制御回路やＲＡＭなどが接続される。これらの機能ブロックは、液晶表示装置の画面表示データに応じて消費電力が変化する。大別すると、大電力（例えば数１０ｍＷオーダー）を消費するモードと、逆にほぼ電力を消費しないモードとがある。大電力を消費するモードでは、演算増幅器Ｂ１から抵抗Ｒ０１を介して電流を供給することに加えて、瞬時的な電力消費の場合には、平滑コンデンサＥ１から電荷を供給することで、制御回路やＲＡＭなどに安定な電源を供給する。したがって、高速な機能ブロックに対しては、瞬間的な電荷供給のために、平滑コンデンサＥ１は必須である。また、抵抗Ｒ０１は、大電力を供給しても、電源回路出力電圧Ｖoutがドロップしないように小さな値（例えば数１００Ω以下）を選んでおく必要がある。演算増幅器Ｂ１が大電力に対応できる能力を具備しているにもかかわらず、逆に電力を消費しないモードでは、電力を供給しないので、位相安定性の確保が困難となる。位相安定性のためには、演算増幅器Ｂ１の出力トランジスタに電流を流したり、抵抗Ｒ０１を大きな値（例えば数１００Ω以上）にする必要がある。
【０００７】
このように異なるモードに対応する電源回路を構成するには、抵抗Ｒ０１の値は各モードによって異なる理想値を持つことになる。あるいは、演算増幅器Ｂ１は出力トランジスタが、電力を消費しないモードであっても発振しないように制御する必要がある。いずれにしても、電源回路出力電圧Ｖoutのずれ、または、位相余裕の低下、出力トランジスタの電流の増加、さらにチップ面積の増加を誘発させてしまう。
【０００８】
したがって、本発明は、複数の機能を具備する装置に搭載される電源回路として、電源回路出力電圧の位相ずれが小さく、消費電流の増加、チップ面積の増加を招かない電源回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
（２）本発明の第１の電源回路は、負荷を直流駆動するための電圧を生成出力する電源回路であって、
基準電位を入力して電源電位を生成する演算増幅器と、
前記演算増幅器の出力端子と電源回路出力端子との間に挿入され、制御信号に応じてインピーダンスを調整するインピーダンス調整部と、
前記電源回路出力端子に接続されて電荷を蓄積する電荷蓄積部と、
前記電源回路出力端子における電源回路出力電圧と前記演算増幅器の出力電圧とを比較し、その比較結果に応じた前記制御信号を前記インピーダンス調整部に出力する比較器とを備え、
前記演算増幅器は、複数の位相補償機能を有し、前記比較器による比較結果に応じた前記制御信号により前記位相補償機能が切り替えられる切り替え位相補償部を備える。なお、この構成については、後述する実施の形態における図１１および図１２を参照することができる。
【００１３】
この場合、電源回路出力端子に負荷がない場合には、インピーダンス調整部のインピーダンスを高抵抗に設定するとともに、切り替え位相補償部の切り替えで演算増幅器を反転増幅器として機能させ、位相安定性をさらに向上させる。逆に、電源回路出力端子に負荷がある場合には、インピーダンス調整部のインピーダンスを低抵抗に設定して、電圧ドロップを抑制して大きな電力を負荷に供給するとともに、切り替え位相補償部の切り替えで演算増幅器をボルテージフォロアとして機能させ、電荷蓄積部への充電の立ち上がり特性を改善して動作の高速化を図る。
【００１４】
（３）上記の（２）の構成において、前記切り替え位相補償部は、
前記基準電位の入力端子と前記演算増幅器の反転入力端子との間に挿入され、前記比較器による比較結果に応じた前記制御信号によりオン・オフされる第１のスイッチ、および、前記第１のスイッチに直列接続された第１の抵抗と、
前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に挿入され、前記比較器による比較結果に応じた前記制御信号によりオフ・オンされる第２のスィッチ、および、前記第２のスイッチに並列に接続されたコンデンサおよび第２の抵抗の並列回路とを備えるという態様がある。なお、この構成については、後述する実施の形態における図１３を参照することができる。
【００１５】
この構成において、無負荷時には比較器からの制御信号により第１のスイッチをオフし、第２のスイッチをオンして、演算増幅器の出力端子を反転入力端子に直結して演算増幅器をボルテージフォロアに構成し、高速動作性を確保する。また、有負荷時には比較器からの制御信号により第１のスイッチをオンし、第２のスイッチをオフして、第１の抵抗、第２の抵抗、コンデンサを反転入力端子に接続して演算増幅器を差動増幅器に構成し、位相安定性を確保する。
【００１６】
（４）上記の（３）の構成において、さらに、前記コンデンサと前記第２の抵抗との並列回路と前記演算増幅器の出力端子との間に挿入され、前記比較器による比較結果に応じた前記制御信号によりオン・オフされる第３のスィッチを備えるという態様がある。なお、この構成については、後述する実施の形態における図１４を参照することができる。
【００１７】
これによれば、演算増幅器が反転増幅器の構成からボルテージフォロアの構成に切り替えるときに、第３のスイッチをオフにし、並列回路のコンデンサの放電を抑制することにより、逆にボルテージフォロアの構成から反転増幅器の構成に切り替わる際のコンデンサの充電立ち上がりが高速化される。
【００１８】
（５）上記の（２）の構成において、前記切り替え位相補償部は、
前記演算増幅器の反転入力端子と前記演算増幅器の出力端子との間に挿入され、前記比較器による比較結果に応じた前記制御信号によりオン・オフされるスィッチと、
前記スイッチに並列に接続されたコンデンサおよび抵抗の並列回路とを備えるという態様がある。なお、この構成については、後述する実施の形態における図１５を参照することができる。
【００１９】
この場合、（３）に比べて構成要素が削減されており、無負荷時の位相余裕を確保する効果を保持したまま、回路面積を削減することができる。
【００２０】
（６）上記の（２）〜（５）の構成において、前記インピーダンス調整部は、前記演算増幅器の出力端子と前記電源回路出力端子との間に挿入され、第１の抵抗、および、スイッチまたはスイッチと第２の抵抗の直列回路からなる並列回路を備えるという態様がある。なお、この構成については、後述する実施の形態における図６、図４を参照することができる。
【００２１】
（７）上記の（２）〜（５）の構成において、前記インピーダンス調整部は、前記演算増幅器の出力端子と前記電源回路出力端子との間に挿入された第１のトランジスタと、前記第１のトランジスタと並列に接続されたオン抵抗またはトランジスタサイズの異なる第２のトランジスタとを備えるという態様がある。なお、この構成については、後述する実施の形態における図７を参照することができる。
【００２２】
（８）上記の（２）〜（５）の構成において、前記インピーダンス調整部は、前記演算増幅器の出力端子と前記電源回路出力端子との間に挿入されたトランジスタを備え、前記トランジスタのゲート電位にはしきい値電圧以上の電位を与えておき、前記トランジスタのバックゲートの電位を前記比較器による比較結果に応じた前記制御信号により切り替えるという態様がある。なお、この構成については、後述する実施の形態における図８、図９を参照することができる。
【００２３】
（９）上記の（２）〜（８）の構成において、前記比較器は、前記電源回路出力電圧が前記演算増幅器の出力電圧より高いときまたは等しいときに前記インピーダンス調整部を高インピーダンスとなるように制御し、前記電源回路出力電圧が前記演算増幅器の出力電圧より低いときに前記インピーダンス調整部を低インピーダンスにするように制御するという態様がある。なお、この構成については、後述する実施の形態における図５を参照することができる。電源回路出力端子における負荷の有無を、電源回路出力電圧と演算増幅器の出力電圧の比較で行うものである。電源回路出力電圧が演算増幅器の出力電圧より高いときまたは等しいときは無負荷と判断され、電源回路出力電圧が演算増幅器の出力電圧より低いときは有負荷であると判断される。
【００２４】
（１０）上記の（２）〜（８）の構成において、前記比較器は、その非反転入力端子が前記電源回路出力端子に接続され、その反転入力端子が前記演算増幅器の出力電圧を分圧する抵抗分割点に接続されているという態様がある。なお、この構成については、後述する実施の形態における図１０を参照することができる。
【００２５】
（１１）本発明の第２の電源回路は、負荷を直流駆動するための電圧を生成出力する電源回路であって、
基準電位を入力して電源電位を生成する演算増幅器と、
前記演算増幅器の出力端子と電源回路出力端子との間に挿入され、制御信号に応じてインピーダンスを調整するインピーダンス調整部と、
前記電源回路出力端子に接続されて電荷を蓄積する電荷蓄積部と、
前記演算増幅器に入力される前記基準電位と前記電源回路出力端子における電源回路出力電圧とを比較し、その比較結果に応じた前記制御信号を前記インピーダンス調整部に出力する比較器とを備えたものである。上記（１）との比較において、比較器が電源回路出力電圧に対して比較を行う対象が、演算増幅器の出力電圧に代えて入力される基準電位となっていることに特徴がある。なお、この構成については、後述する実施の形態における図１６を参照することができる。
【００２６】
この構成によれば、比較器への入力が演算増幅器の影響を受けなくてすみ、（１）の場合に比べて、比較器の速度応答が向上する。
【００２７】
（１２）上記（１１）の構成において、前記比較器は、その非反転入力端子が前記電源回路出力端子に接続され、その反転入力端子が前記基準電位を分圧する抵抗分割点に接続されているという態様がある。なお、この構成については、後述する実施の形態における図１０を参照することができる。
【００３４】
（１５）本発明の第５の電源回路は、負荷を直流駆動するための電圧を生成出力する電源回路であって、
基準電位を入力して電源電位を生成する演算増幅器と、
前記演算増幅器の出力端子と電源回路出力端子との間に挿入され、制御信号に応じてインピーダンスを調整するインピーダンス調整部と、
前記電源回路出力端子に接続されて電荷を蓄積する電荷蓄積部と、
前記電源回路出力端子に接続された機能ブロックと、
前記機能ブロックの動作に応じて所定のタイミングで切替信号を出力するタイミング制御部と、
前記タイミング制御部による前記切替信号により切り替えられ、前記基準電位と前記演算増幅器の出力電圧のいずれか一方を選択するスイッチと、
前記電源回路出力端子における電源回路出力電圧と前記スイッチの出力電圧とを比較し、その比較結果に応じた前記制御信号を前記インピーダンス調整部に出力する比較器とを備えたものである。なお、この構成については、後述する実施の形態における図２４を参照することができる。
【００３５】
この構成によれば、電源回路出力電圧が既知の場合、機能ブロックで出力安定時間を予め算出し、タイミング制御部からの切換信号は電源回路出力電圧が安定するまでスイッチを制御して、基準電位を比較器の入力に接続する。したがって、出力電圧が不安定な期間では、比較器を高速に動作させ、電源回路出力電圧が安定したあとは、比較器に高精度な動作を行わせることが可能になる。すなわち、高速応答性と比較高精度化を両立させることができる。
【００３６】
（１６）上記の（１５）の構成において、前記タイミング制御部は、前記機能ブロックの動作周波数または前記動作周波数のＮ分周に同期した切替信号を生成出力するという態様がある。
【００６２】
以上をまとめると、演算増幅器を複雑にすることなく、演算増幅器の出力電流に応じて出力インピーダンスを可変するので、消費電力の大小変化にかかわらず、電圧ドロップの低減、出力電圧安定性化、低消費電力化を図ることができる。
【発明の効果】
【００６３】
本発明によれば、消費電流の大小にかかわらず、電圧ドロップのない、安定性のある、低消費電力の電源回路を実現できる。その結果として、複雑な演算増幅器を使用しないですみ、電源回路を搭載するシステムの面積を小さくできる。
【発明を実施するための最良の形態】
【００６４】
以下、本発明にかかわる電源回路の実施の形態を図面に基づいて詳細に説明する。
【００６５】
（実施の形態１）
本発明の実施の形態１における電源回路について説明する。
【００６６】
図１（ａ）は本発明の実施の形態１における電源回路の構成を示すブロック図、図１（ｂ）はより詳細な回路図である。図１において、Ａ１は電源回路、１は基準電位Ｖinの入力端子、２は電源回路Ａ１の電源回路出力端子、Ｂ１は基準電位Ｖinをバッファして電源電位Ｖ１を生成する演算増幅器、Ｃ１は演算増幅器Ｂ１の出力端子３と電源回路出力端子２との間に挿入され、制御信号Ｓ１に応じてインピーダンスを調整するインピーダンス調整部、Ｄ１は電源回路出力端子２における電源回路出力電圧Ｖoutと演算増幅器Ｂ１の出力電圧Ｖ１とを比較し、その比較結果に応じた制御信号Ｓ１をインピーダンス調整部Ｃ１に出力する比較器、Ｅ１は電源回路出力端子２に接続され、電源回路出力端子２での電荷を蓄積する電荷蓄積部である。
【００６７】
演算増幅器Ｂ１は、図２に示すようなボルテージフォロアの構成をとり、基準電位ＶinがオペアンプＯＰ１の非反転入力端子（＋）に入力されている。オペアンプＯＰ１の出力端子３は反転入力端子（−）に接続されている。オペアンプＯＰ１の基本的な構成は図３に示すような２段増幅器とする。Ｐ１，Ｐ２，Ｐ３はＰchトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４はＮchトランジスタである。
【００６８】
インピーダンス調整部Ｃ１は、図４に示すような構成をとり、演算増幅器Ｂ１の出力端子３と電源回路出力端子２との間に、抵抗Ｒ１とスイッチＳｗ１および抵抗Ｒ２との並列回路が接続され、スイッチＳｗ１の開閉制御は比較器Ｄ１から出力される制御信号Ｓ１によって行うように構成されている。抵抗Ｒ１および抵抗Ｒ２は、電源回路出力電圧Ｖoutのレベルを安定化する目的から、通常数Ωから数１００Ωのオーダーのインピーダンスを有する。
【００６９】
比較器Ｄ１は、図５に示すようなヒステリシスコンパレータの構成をとり、演算増幅器Ｂ１の出力電圧Ｖ１をオペアンプＯＰ２の反転入力端子（−）に入力し、電源回路出力電圧Ｖoutを非反転入力端子（＋）に入力し、非反転入力端子（＋）とオペアンプＯＰ２の出力端子との間に抵抗Ｒ３を接続し、オペアンプＯＰ２の出力端子とインピーダンス調整部Ｃ１との間に抵抗Ｒ４を接続している。
【００７０】
電荷蓄積部Ｅ１は、出力電圧Ｖ１の変動を平滑化する目的から、数μＦ（マイクロファラッド）のオーダーの静電容量を有する。
【００７１】
次に、上記のように構成された本実施の形態の電源回路Ａ１の動作を説明する。
【００７２】
電源回路出力端子２に負荷を有しない場合、演算増幅器Ｂ１の出力電流が少なく、インピーダンス調整部Ｃ１における電圧降下が小さい（例えば１００ｍＶより低い）。その結果、ヒステリシスコンパレータとしての比較器Ｄ１において、電源回路出力電圧Ｖoutが演算増幅器Ｂ１の出力電圧Ｖ１に等しくなり、比較器Ｄ１は制御信号Ｓ１として“Ｈ”レベルを出力し、インピーダンス調整部Ｃ１におけるスイッチＳｗ１をオフし、抵抗Ｒ２を切り離してインピーダンス調整部Ｃ１を高抵抗にする。具体的には、演算増幅器Ｂ１の位相補償を確保するために、インピーダンス調整部Ｃ１を高抵抗（例えば１００Ω〜数ＭΩ）にする。
【００７３】
一方、電源回路出力端子２に負荷を有する場合、演算増幅器Ｂ１の出力電流が増加（例えば１ｍＡ）し、インピーダンス調整部Ｃ１における電圧降下が大きくなる（例えば１００ｍＶより高い）。その結果、比較器Ｄ１において、電源回路出力電圧Ｖoutが演算増幅器Ｂ１の出力電圧Ｖ１よりも低くなり、比較器Ｄ１は制御信号Ｓ１として“Ｌ”レベルを出力し、インピーダンス調整部Ｃ１におけるスイッチＳｗ１をオンし、抵抗Ｒ１に抵抗Ｒ２を並列に接続してインピーダンス調整部Ｃ１を低抵抗にする。具体的には、電圧ドロップ抑制のためにインピーダンス調整部Ｃ１を低抵抗（例えば数Ω〜１００Ω以下）にする。
【００７４】
以上のように本実施の形態によれば、電源回路出力端子２の負荷の有無変化に合わせてインピーダンス調整部Ｃ１のインピーダンスを自動的に調整するので、演算増幅器Ｂ１の複雑化を招かずに小面積化を図りつつ、電圧ドロップの低減と出力電圧安定性のトレードオフを解消し、低消費電力で駆動能力が高く（数ｍＡ以上）位相余裕があって安定性の高い電源回路を実現できる。
【００７５】
また、比較器Ｄ１をインピーダンス調整部Ｃ１の両端間に接続してあるので、演算増幅器Ｂ１のオフセット電圧に依存せず、スイッチＳｗ１の安定した開閉制御が可能となる。
【００７６】
（変形の実施の形態）
インピーダンス調整部Ｃ１の別の構成について説明する。
【００７７】
図６に示すインピーダンス調整部Ｃ１は、図４の場合の抵抗Ｒ２を削除し、それに代えて、スイッチＳｗ１のオン抵抗を利用した構成である。
【００７８】
図７に示すインピーダンス調整部Ｃ１は、演算増幅器Ｂ１の出力端子３と電源回路出力端子２との間に、ＮchトランジスタＮ５およびＮchトランジスタＮ５の並列回路が挿入されている。これらＮchトランジスタＮ５，Ｎ６は、互いにオン抵抗またはトランジスタサイズが異なっている。ＰchトランジスタＰ４とＮchトランジスタＮ７はインバータを構成し、ＮchトランジスタＮ５とＮchトランジスタＮ６のいずれか一方が導通するようになっている。
【００７９】
図８に示すインピーダンス調整部Ｃ１は、演算増幅器Ｂ１の出力端子３と電源回路出力端子２との間に、ＰchトランジスタＰ５を接続し、ＰchトランジスタＰ５のゲート電位には閾値電圧以上の電位ＢＩＡＳを与え、比較器Ｄ１から出力される制御信号Ｓ１に応じてスイッチＳｗ２をオン・オフすることにより、ＰchトランジスタＰ５のバックゲートの電位を、ＰchトランジスタＰ５のソース電位と電源電位から選択する構成である。
【００８０】
図９に示すインピーダンス調整部Ｃ１は、図８のＰchトランジスタＰ５に代えてＮchトランジスタＮ８を接続した構成であり、比較器Ｄ１から出力される制御信号Ｓ１に応じてスイッチＳｗ３をオン・オフすることにより、ＮchトランジスタＮ８のバックゲートの電位を、ＮchトランジスタＮ８のソース電位と基板電位またはグランド電位から選択する構成である。
【００８１】
次に比較器Ｄ１の別の構成について説明する。
【００８２】
図１０に示す比較器Ｄ１は、図５におけるオペアンプＯＰ２の反転入力端子（−）に演算増幅器Ｂ１の出力電圧Ｖ１の抵抗分圧を入力し、非反転入力端子（＋）は電源回路出力電圧Ｖoutを入力する構成である。この構成をとることで、比較器Ｄ１はリニア動作可能になり、さらに安定した開閉制御が可能となる。
【００８３】
なお、図３ではオペアンプＯＰ１の構成として２段増幅回路を用いたが、３段増幅回路や、Ｒａｉｌ−ｔｏ−Ｒａｉｌオペアンプ等の構成をとっても、本実施の形態における電源回路Ａ１の効果を逸脱することがないことはいうまでもない。
【００８４】
また、図７ではＮchトランジスタを用いたが、Ｐchトランジスタを用いても同様の回路を構成できる。
【００８５】
（実施の形態２）
図１１は本発明の実施の形態２における電源回路Ａ２の構成を示すブロック図である。図１１において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。この電源回路Ａ２は、演算増幅器Ｂ１に代えて切り替え位相補償部付きの演算増幅器Ｂ１′を備え、比較器Ｄ１からの制御信号Ｓ１によってインピーダンス調整部Ｃ１および演算増幅器Ｂ１′を制御するように構成したものである。
【００８６】
演算増幅器Ｂ１′は、図１２に示すような構成であり、オペアンプＯＰ１の反転入力端子（−）と演算増幅器Ｂ１′の出力端子３との間に切り替え位相補償部Ｆ１が接続されている。２つの位相補償回路かスイッチで選択されるように構成されている。オペアンプＯＰ１については、図３にて説明したものと同じであるので説明を省略する。
【００８７】
切り替え位相補償部Ｆ１は、図１３に示すような構成であり、基準電位Ｖinの入力端子１とオペアンプＯＰ１の反転入力端子（−）との間に抵抗Ｒ７とスイッチＳｗ４との直列回路が接続され、オペアンプＯＰ１の出力端子と反転入力端子（−）との間にスイッチＳｗ５、抵抗Ｒ８および位相補償用のコンデンサＣｃ１の並列回路が接続されている。スイッチＳｗ４とスイッチＳｗ５とは、比較器Ｄ１から出力される制御信号Ｓ１によって互いに背反的にオン・オフされるようになっている。
【００８８】
次に、上記のように構成された本実施の形態の電源回路Ａ２の動作を説明する。
【００８９】
無負荷時には、比較器Ｄ１からの制御信号Ｓ１が“Ｈ”レベルとなってインピーダンス調整部Ｃ１のインピーダンスを大きくするが、このとき同時に切り替え位相補償部Ｆ１のスイッチＳｗ４をオンし、スイッチＳｗ５をオフにすることで、位相補償用のコンデンサＣｃ１をオペアンプＯＰ１の反転入力端子（−）に接続して、オペアンプＯＰ１を反転増幅回路に構成する。
【００９０】
一方、有負荷時には、比較器Ｄ１からの制御信号Ｓ１が“Ｌ”レベルとなってインピーダンス調整部Ｃ１のインピーダンスを小さくするが、このとき同時に切り替え位相補償部Ｆ１のスイッチＳｗ４をオフし、スイッチＳｗ５をオンにすることで、オペアンプＯＰ１をボルテージフォロアに構成する。
【００９１】
以上のように本実施の形態によれば、実施の形態１に比べ、無負荷時には位相補償用のコンデンサＣｃ１を接続して反転増幅回路とすることにより、オペアンプＯＰ１の安定性を向上させることができる。
【００９２】
（変形の実施の形態）
図１４に示す切り替え位相補償部Ｆ１は、図１３に対して、演算増幅器Ｂ１′の出力端子３と抵抗Ｒ８の間に、比較器Ｄ１からの制御信号Ｓ１によってオン・オフされるスイッチＳｗ６を挿入したものである。無負荷時に制御信号Ｓ１は“Ｈ”レベルとなるが、この“Ｈ”レベルの制御信号Ｓ１によってスイッチＳｗ６はオンとされ、有負荷時の“Ｌ”レベルの制御信号Ｓ１によってスイッチＳｗ６はオフとされる。
【００９３】
この構成により、オペアンプＯＰ１がボルテージフォロアの構成となっているときは、スイッチＳｗ６がオフ状態で、コンデンサＣｃ１が切り離されており、コンデンサＣｃ１からの放電を抑制する。その結果、ボルテージフォロアの構成から反転増幅回路の構成に切り替わった際のコンデンサＣｃ１の充電が高速化され、その結果、電源回路Ａ２の出力立ち上がりが高速化される。
【００９４】
さらには、スイッチＳｗ４とスイッチＳｗ６のオン抵抗を等しく設定することで、反転増幅器としての動作のとき、抵抗比が等しくなることで、低オフセット化が期待できる。
【００９５】
図１５に示す切り替え位相補償部Ｆ１は、図１３に対して、抵抗Ｒ７とスイッチＳｗ４を除去した構成である。この構成により、無負荷時の位相余裕を確保する効果を保持したまま、回路面積を削減することができる。
【００９６】
なお、図１５では図１４で追加したスイッチＳｗ６を備えていないが、図１５でもスイッチＳｗ６を備えた回路構成をとることが可能である。
【００９７】
（実施の形態３）
図１６は本発明の実施の形態３における電源回路の構成を示すブロック図である。図１６において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態の電源回路Ａ３においては、比較器Ｄ１は、電源回路出力電圧Ｖoutと入力端子１に印加される基準電位Ｖinとを比較し、その比較結果に応じた制御信号Ｓ１をインピーダンス調整部Ｃ１に出力するように構成されている。
【００９８】
本実施の形態によれば、比較器Ｄ１の反転入力端子（−）への入力が演算増幅器Ｂ１の影響を受けなくなるため、実施の形態１に比べて比較器Ｄ１の速度応答が向上する。その他の動作については、実施の形態１と同様であるので説明を省略する。
【００９９】
（変形の実施の形態）
図１７に示す電源回路Ａ３′は、実施の形態２の場合の図１１に示す構成に適用したものに相当する。すなわち、比較器Ｄ１は、電源回路出力電圧Ｖoutと入力端子１に印加される基準電位Ｖinとを比較し、その比較結果に応じた制御信号Ｓ１をインピーダンス調整部Ｃ１と演算増幅器Ｂ１′内の切り替え位相補償部Ｆ１に出力するように構成されている。この構成によれば、図１１の構成に比べて、比較器Ｄ１の速度応答が向上する。
【０１００】
（参考例４）
図１８は本発明の参考例４における電源回路Ａ４の構成を示すブロック図である。図１８において、Ｂ１は入力端子１に印加される基準電位Ｖinを入力して電源電位Ｖ１を生成する演算増幅器、Ｃ１は演算増幅器Ｂ１の出力端子３と電源回路出力端子２との間に挿入され、制御信号Ｓ１に応じてインピーダンスを調整するインピーダンス調整部、Ｅ１は電源回路出力端子２に接続され、電源回路出力端子２での電荷を蓄積する電荷蓄積部、Ｄ２は演算増幅器Ｂ１の出力電圧Ｖ１と入力端子１に印加される基準電位Ｖinとを比較する高速化用比較器、Ｓｗ７は高速化用比較器Ｄ２による比較結果に応じた切替信号Ｓ２により切り替えられ、基準電位Ｖinと演算増幅器Ｂ１の出力電圧Ｖ１のいずれか一方を選択するスイッチ、Ｄ１はスイッチＳｗ７の出力電圧Ｖ２と電源回路出力電圧Ｖoutとを比較し、その比較結果に応じた制御信号Ｓ１をインピーダンス調整部Ｃ１に出力するメイン比較器である。
【０１０１】
高速化用比較器Ｄ２は、図１９に示すヒステリシスコンパレータの構成をとる。オペアンプＯＰ３の反転入力端子（−）は基準電位Ｖinが入力され、非反転入力端子（＋）は演算増幅器Ｂ１の出力電圧Ｖ１が入力され、オペアンプＯＰ３の出力をスイッチＳｗ７の開閉制御の切替信号Ｓ２としている。
【０１０２】
次に、上記のように構成された本参考例の電源回路Ａ４の動作を説明する。
【０１０３】
電源の立ち上がり時に、高速化用比較器Ｄ２は基準電位Ｖinと演算増幅器Ｂ１の出力電圧Ｖ１を比較するが、立ち上がり初期では演算増幅器Ｂ１の出力電圧Ｖ１が低いことから（電圧差は例えば１００ｍＶ以上ある）、高速化用比較器Ｄ２が出力する切替信号Ｓ２はスイッチＳｗ７を制御して、スイッチＳｗ７の出力電圧Ｖ２をメイン比較器Ｄ１の入力に接続する。したがって、電源立ち上がり初期においては、メイン比較器Ｄ１は、電源回路出力電圧Ｖoutを基準電位Ｖinに対して比較することになる。基準電位Ｖinはインピーダンス調整部Ｃ１の入力電圧すなわち演算増幅器Ｂ１の出力電圧Ｖ１よりも立ち上がりが早い。
【０１０４】
時間経過に伴って演算増幅器Ｂ１の出力電圧Ｖ１が安定すると、高速化用比較器Ｄ２の出力である切替信号Ｓ２が反転してスイッチＳｗ７を制御し、演算増幅器Ｂ１の出力電圧Ｖ１をメイン比較器Ｄ１の入力に接続する。したがって、電源立ち上がり後期では、メイン比較器Ｄ１は、電源回路出力電圧Ｖoutを演算増幅器Ｂ１の出力電圧Ｖ１に対して比較する状態へ移行する。その他の動作については、実施の形態１と同様であるので説明を省略する。
【０１０５】
以上のように本参考例によれば、電源立ち上がり初期では、メイン比較器Ｄ１の動作を高速に立ち上げることができ、さらに演算増幅器Ｂ１の動作が安定したあとは、オフセットを考慮しない比較に切り替え、メイン比較器Ｄ１に高精度な動作を行わせることが可能になる。すなわち、高速応答性と比較高精度化を両立させることができる。
【０１０６】
（変形の参考例）
図２０に示す高速化用比較器Ｄ２は、図１９に対してオペアンプＯＰ３の反転入力端子（−）に基準電位Ｖinの抵抗分圧を入力し、非反転入力端子（＋）は演算増幅器Ｂ１の出力電圧Ｖ１を入力する構成である。図２０の構成をとることで、高速化用比較器Ｄ２はリニア動作可能になり、さらに安定した開閉制御が可能となる。
【０１０７】
なお、上記の説明では、メイン比較器Ｄ１の反転入力端子（−）に基準電位Ｖinを入力する条件を、演算増幅器Ｂ１の動作開始直後としたが、外部因子によって演算増幅器Ｂ１の出力電圧Ｖ１が低下した場合でも、上記動作が成立することはいうまでもない。
【０１０８】
（参考例５）
図２１は本発明の参考例５における電源回路Ａ５の構成を示すブロック図である。図２１において、Ｂ１は入力端子１に印加される基準電位Ｖinを入力して電源電位Ｖ１を生成する演算増幅器、Ｃ１は演算増幅器Ｂ１の出力端子３と電源回路出力端子２との間に挿入され、制御信号Ｓ１に応じてインピーダンスを調整するインピーダンス調整部、Ｅ１は電源回路出力端子２に接続され、電源回路出力端子２での電荷を蓄積する電荷蓄積部、Ｄ３は演算増幅器Ｂ１の出力電圧Ｖ１と演算増幅器Ｂ１の出力電圧Ｖ１とを比較する高速化用比較器、Ｓｗ７は高速化用比較器Ｄ３による比較結果に応じた切替信号Ｓ３により切り替えられ、基準電位Ｖinと演算増幅器Ｂ１の出力電圧Ｖ１のいずれか一方を選択するスイッチ、Ｄ１はスイッチＳｗ７の出力電圧Ｖ２と電源回路出力電圧Ｖoutとを比較し、その比較結果に応じた制御信号Ｓ１をインピーダンス調整部Ｃ１に出力するメイン比較器である。
【０１０９】
高速化用比較器Ｄ３は、図２２に示すヒステリシスコンパレータの構成をとる。オペアンプＯＰ４の反転入力端子（−）は演算増幅器Ｂ１の出力電圧Ｖ１が入力され、非反転入力端子（＋）は電源回路出力電圧Ｖoutが入力され、オペアンプＯＰ４の出力をスイッチＳｗ７の開閉制御の切替信号Ｓ３としている。
【０１１０】
次に、上記のように構成された本参考例の電源回路Ａ５の動作を説明する。
【０１１１】
演算増幅器Ｂ１の出力電流が増加し、インピーダンス調整部Ｃ１の電位差が大きくなった場合は、高速化用比較器Ｄ３が出力する切替信号Ｓ３はスイッチＳｗ７を制御して、基準電位Ｖinをメイン比較器Ｄ１の入力に接続する。したがって、メイン比較器Ｄ１は、電源回路出力電圧Ｖoutを基準電位Ｖinに対して比較することになり、メイン比較器Ｄ１を高速に動作させることができる。
【０１１２】
一方、メイン比較器Ｄ１からの制御信号Ｓ１によってインピーダンス調整部Ｃ１の電位差が小さくなったあとは、高速化用比較器Ｄ３の出力である切替信号Ｓ３が反転してスイッチＳｗ７を制御し、演算増幅器Ｂ１の出力電圧Ｖ１つまりインピーダンス調整部Ｃ１の入力電圧をメイン比較器Ｄ１の入力に接続する。したがって、メイン比較器Ｄ１は、電源回路出力電圧Ｖoutを演算増幅器Ｂ１の出力電圧Ｖ１に対して比較する状態へ移行し、オフセットを考慮しない比較に切り替え、メイン比較器Ｄ１に高精度な動作を行わせることが可能になる。すなわち、高速応答性と比較高精度化を両立させることができる。
【０１１３】
（変形の参考例）
図２３に示す高速化用比較器Ｄ３は、図２２に対して、オペアンプＯＰ４の反転入力端子（−）に演算増幅器Ｂ１の出力電圧Ｖ１の抵抗分圧を入力し、非反転入力端子（＋）は電源回路出力電圧Ｖoutを入力する構成である。図２３の構成をとることで、高速化用比較器Ｄ３はリニア動作可能になり、さらに安定した開閉制御が可能となる。
【０１１４】
（実施の形態６）
図２４は本発明の実施の形態６における電源回路Ａ６の構成を示すブロック図である。図２４において、Ｇ１は電源回路出力電圧Ｖoutを電圧供給源として動作する機能ブロック、Ｈ１は機能ブロックＧ１の動作に応じて切替信号Ｓ４を出力し、スイッチＳｗ７を制御するタイミング制御部である。機能ブロックＧ１は、その内部は外部入力もしくは内部生成したクロックによって動作する。タイミング制御部Ｈ１は、図２５にあるタイミングチャートのように、機能ブロックＧ１の動作周波数を１〜Ｎ分周した周波数の切替信号Ｓ４を生成する機能をもち、この切替信号Ｓ４によってスイッチＳｗ７の開閉制御を行う。その他の構成については参考例５の場合の図２１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【０１１５】
電源回路出力電圧Ｖoutの大きさが既知であるとする。機能ブロックＧ１は、電源回路Ａ６の電源回路出力電圧Ｖoutの安定化時間を予め算出し、タイミング制御部Ｈ１は電源回路出力電圧Ｖoutが安定するまで、スイッチＳｗ７を制御して基準電位Ｖinを比較器Ｄ１に入力させることにより、比較器Ｄ１を高速に動作させる。そして、電源回路出力電圧Ｖoutが安定化したあとは、スイッチＳｗ７を制御して演算増幅器Ｂ１の出力電圧Ｖ１を比較器Ｄ１に入力させ、比較器Ｄ１に高精度な動作を行わせる。
【０１１６】
さらに、機能ブロックＧ１の動作に応じて、機能ブロックＧ１の必要な分だけ電源を供給するため、システムの低消費電力化、加えて、高効率な電源回路として動作できる。
【０１１７】
（参考例７）
図２６は本発明の参考例７における電源回路Ａ７の構成を示すブロック図、図２６（ｂ）はより詳細な回路図である。図２６において、Ｂ１は入力端子１に印加される基準電位Ｖinを入力して電源電位Ｖ１を生成する第１の演算増幅器、Ｃ２は第１の演算増幅器Ｂ１の出力端子３と電源回路出力端子２との間に挿入され、制御信号Ｓ５に応じてインピーダンスを連続的に可変するインピーダンス連続可変調整部、Ｅ１は電源回路出力端子２に接続され、電源回路出力端子２での電荷を蓄積する電荷蓄積部、Ｂ２は電源回路出力電圧Ｖoutと第１の演算増幅器Ｂ１の出力電圧Ｖ１との差分を演算し、その差分に応じた制御信号Ｓ５をインピーダンス連続可変調整部Ｃ２に出力する第２の演算増幅器である。
【０１１８】
図２７は第２の演算増幅器Ｂ２の構成を示す。第２の演算増幅器Ｂ２は、オペアンプＯＰ５を有し、オペアンプＯＰ５の反転入力端子（−）に演算増幅器Ｂ１の出力電圧Ｖ１を入力し、非反転入力端子（＋）に電源回路出力電圧Ｖoutを入力するように構成されている。
【０１１９】
図２８はインピーダンス連続可変調整部Ｃ２の構成を示す。インピーダンス連続可変調整部Ｃ２は、ＮchトランジスタＮ９で構成され、そのゲート端子にオペアンプＯＰ５から出力される制御信号Ｓ５を入力し、ドレイン端子に演算増幅器Ｂ１の出力電圧Ｖ１を入力し、ソース端子に電源回路出力端子２における電源回路出力電圧Ｖouｔを入力するように構成されている。バックゲート端子にはラッチアップが起きないような電位を入力する。
【０１２０】
次に、上記のように構成された本参考例の電源回路Ａ７の動作を説明する。
【０１２１】
電源回路出力端子２が無負荷時、つまり第１の演算増幅器Ｂ１の出力電流が少なく、インピーダンス連続可変調整部Ｃ２における電圧降下が小さい場合、第２の演算増幅器Ｂ２の入力差分は小さく、したがって、制御信号Ｓ５は小さくなる。その結果、インピーダンス連続可変調整部Ｃ２のゲート端子に印加する電圧を下げ、インピーダンス連続可変調整部Ｃ２を高抵抗（例えば１００Ω〜数ＭΩ）にして、演算増幅器Ｂ１の位相補償を確保する。
【０１２２】
一方、有負荷時、つまり第１の演算増幅器Ｂ１の出力電流が増加し（例えば１ｍＡ）、インピーダンス連続可変調整部Ｃ２における電圧降下が大きい場合、第２の演算増幅器Ｂ２の入力差分が増大し、制御信号Ｓ５も増加する。その結果、インピーダンス連続可変調整部Ｃ２のゲート端子に印加する電圧を上げ、インピーダンス連続可変調整部Ｃ２を低抵抗（例えば数Ω〜１００Ω以下）となるように制御して、電圧ドロップを抑制する。
【０１２３】
第２の演算増幅器Ｂ２における入力差分の大きさに応じてインピーダンス連続可変調整部Ｃ２のインピーダンスが連続的に調整される。
【０１２４】
以上のように本参考例によれば、実施の形態１で説明した効果を達成することは勿論、実施の形態１に比べ、連続した値でのインピーダンスの可変制御が可能となる。
【０１２５】
（変形の参考例）
図２９に示す第２の演算増幅器Ｂ２は、図２８に対してオペアンプＯＰ５の反転入力端子（−）に演算増幅器Ｂ１の出力電圧Ｖ１の抵抗分圧を入力し、非反転入力端子（＋）は電源回路出力電圧Ｖoutを入力する構成である。これにより、第２の演算増幅器Ｂ２はリニア動作可能になり、さらに安定した開閉制御が可能となる。
【０１２６】
図３０に示すインピーダンス連続可変調整部Ｃ２は、図２８のＮchトランジスタＮ９に対して、ＰchトランジスタＰ６を接続した構成である。
【０１２７】
図３１に示すインピーダンス連続可変調整部Ｃ２は、図２８に対して、第２の演算増幅器Ｂ２から出力される制御信号Ｓ５をＮchトランジスタＮ１０のバックゲートに接続し、インピーダンスを可変にしている構成である。このとき、ゲート端子にはＮchトランジスタＮ１０の閾値電圧以上の電位を入力している。
【０１２８】
図３２は図３１のＮchトランジスタＮ１０に対して、ＰchトランジスタＰ７を接続した構成である。
【０１２９】
図３３に示す電源回路Ａ′は、入力端子１に印加される基準電位Ｖinを第２の演算増幅器Ｂ２に入力させるように構成したものである。
【０１３０】
これまで説明してきたインピーダンス連続可変調整部Ｃ２を使用した際、インピーダンス連続可変調整部Ｃ２への電圧入力条件によっては、ラッチアップが発生する可能性がある。そこで、ラッチアップ防止回路Ｋ１をインピーダンス連続可変調整部Ｃ２に並列に接続した構成を図３４に示す。
【０１３１】
図３４のラッチアップ防止回路Ｋ１は図３５のような構成をとり、第２の演算増幅器Ｂ２から出力される制御信号Ｓ５は抵抗Ｒ９を介してＰchトランジスタＰ８と接続し、ＰchトランジスタＰ８に流れる電流をミラーしたＰchトランジスタＰ９を接続し、ＰchトランジスタＰ９の電流を供給源とするＮchトランジスタＮ１１を接続し、ＮchトランジスタＮ１１に流れる電流をミラーするＮchトランジスタＮ１２を接続し、ＮchトランジスタＮ１２の電流の供給源となる入力電流回路Ｉ１を接続し、入力電流回路Ｉ１とＮchトランジスタＮ１２との接続点に、ＰchトランジスタＰ１０とＮchトランジスタＮ１３からなるインバータと、ＰchトランジスタＰ１１とＮchトランジスタＮ１４からなるインバータを２段直列接続し、インバータの出力はスイッチＳｗ８の開閉制御部に接続している。
【０１３２】
図３５に示すラッチアップ防止回路Ｋ１の動作について、図３２のインピーダンス連続可変調整部Ｃ２を使用した場合で説明する。第１の演算増幅器Ｂ１の出力電流が増加し、インピーダンス連続可変調整部Ｃ２の電位差が大きくなったとき、第２の演算増幅器Ｂ２はインピーダンス連続可変調整部Ｃ２のインピーダンスを下げようとし、第２の演算増幅器Ｂ２から出力される制御信号Ｓ５の電圧は増加していく。このとき、第１の演算増幅器Ｂ１の出力電圧Ｖ１および電源回路出力電圧Ｖoutが制御信号Ｓ５の電圧よりも高い場合にラッチアップが発生する。そこで、ラッチアップ防止回路Ｋ１は、制御信号Ｓ５の電圧の増加を検出すると、スイッチＳｗ８をオンし、図３２のＰchトランジスタＰ７の経路を遮断する。
【０１３３】
図３６はラッチアップ防止回路Ｋ１の別の構成を示し、図３５のスイッチＳｗ８をオンしたとき、インピーダンス連続可変調整部Ｃ２のトランジスタＮ１０のソース端子とバックゲート端子を接続することで、図３２のＰchトランジスタＰ７の経路を遮断することで、ラッチアップ防止に加えて、インピーダンス連続可変調整部Ｃ２のトランジスタＮ１０のインピーダンスを連続的に制御できることで、さらにインピーダンスの連続可変制御が可能となる。
【０１３４】
図３５の場合、ラッチアップ前に、ラッチアップを防止（バックゲートとソースまたはドレインのジャンクション経路を遮断）はできるものの、ラッチアップ防止時に、演算増幅器Ｂ１の出力電圧Ｖ１と電源回路出力電圧Ｖout が接続されるため、可変インピーダンスが実質ショートとなり、演算増幅器が発振することが懸念される。
【０１３５】
また、ラッチアップ防止回路によって、可変抵抗が、可変インピーダンストランジスタの有り／無しの選択となり、電源回路が大電流を駆動しているとき、可変抵抗が徐々に小さくなり（バックゲート電位が上昇）し、次にショート状態（ラッチアップ防止部が動作し始める）となる。
【０１３６】
そこで、ラッチアップ防止部を図３６のような構成とすることで、ラッチアップを防止（トランジスタのバックゲートとソースを短絡することで、電流経路を遮断）しつつ、可変インピーダンスは、トランジスタのオン抵抗の最小値（基板バイアス効果０の状態）とすることで，発振の懸念を取り除くことができ、さらに、可変インピーダンスは、連続的な変化をすることで、出力電流量、ラッチアップ条件によらず、安定な電源回路となる。
【０１３７】
図３７はラッチアップ防止回路Ｋ１の別の構成であり、図３５のＰchトランジスタＰ８と、ＰchトランジスタＰ９と、インバータを１段削除した構成をとる。各トランジスタが受け取る電圧レベルが図３５とは異なる。基本的な動作および効果は図３５と同様であるため、詳細な説明は省略する。
【０１３８】
図３８はラッチアップ防止回路Ｋ１の別の構成であり、図３７のスイッチＳｗ８をオンしたとき、インピーダンス連続可変調整部Ｃ２のトランジスタＮ１０のソース端子とバックゲート端子を接続することで、図３２のＰchトランジスタＰ７の経路を遮断することで、ラッチアップ防止に加えて、インピーダンス連続可変調整部Ｃ２のトランジスタＮ１０のインピーダンスを連続的に制御できることで、さらにインピーダンスの連続可変制御が可能となる。基本的な動作および効果は図３７と同様であるため、詳細な説明は省略する。
なお、図３５、図３６、図３７および図３８のラッチアップ防止回路Ｋ１ではＮchトランジスタ、Ｐchトランジスタを使用してカレントミラーを構成しているが、上述以外の組み合わせでもラッチアップ防止回路を構成することは可能である。
【０１３９】
（参考例８）
図３９は本発明の参考例８における電源回路Ａ８の構成を示すブロック図である。ここで、ＰchトランジスタＰ１２およびＮchトランジスタＮ２３はオペアンプＯＰ６の出力トランジスタである。オペアンプＯＰ６の出力と電源回路出力端子２との間に出力インピーダンス用のＰchトランジスタＰ１３を接続し、このトランジスタＰ１３のゲート端子を、電流モニタ用のＰchトランジスタＰ１２のゲート端子と接続し、出力インピーダンス用のＰchトランジスタＰ１３のソース端子とオペアンプＯＰ６の出力とを接続し、出力インピーダンス用のＰchトランジスタＰ１３のドレイン端子と電源回路出力端子２とを接続する。ここで、出力インピーダンス用のＰchトランジスタＰ１３の閾値電圧は、電流モニタ用のＰchトランジスタＰ１２の閾値電圧より小さく設定されている。
【０１４０】
次に、上記のように構成された本参考例の電源回路Ａ８の動作を説明する。
【０１４１】
電源回路出力端子２に負荷を有し、オペアンプＯＰ６の出力電流が増加した場合、電流モニタ用のＰchトランジスタＰ１２のゲート電位は高くなる。このＰchトランジスタＰ１２のゲート電位は、出力インピーダンス用のＰchトランジスタＰ１３のゲート端子と接続しているため、ＰchトランジスタＰ１３のゲート−ソース間電位は増加し、ＰchトランジスタＰ１３のインピーダンスは低くなる。また、オペアンプＯＰ６の出力電流が少ない場合は、上記とは逆の動作を行い、出力インピーダンス用のＰchトランジスタＰ１３のインピーダンスは大きくなる。上記動作が可能な理由は、上述したように出力インピーダンス用のＰchトランジスタＰ１３の閾値電圧が電流モニタ用のＰchトランジスタＰ１２の閾値電圧より小さいからである。
【０１４２】
以上のように本参考例によれば、実施の形態１に示すような効果を保持することは勿論、オペアンプＯＰ６の出力電流を直接モニタし、出力インピーダンスを変化させる制御が可能となる。
【０１４３】
（変形の参考例）
図４０に示す電源回路Ａ８は、図３９に対して電流−電圧変換を行って、出力インピーダンスを制御した構成である。図４０において、図３９におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
【０１４４】
電流モニタ用のＰchトランジスタＰ１２に流れる電流をカレントミラーするＰchトランジスタＰ１４を接続し、ＰchトランジスタＰ１４に流れる電流を供給源としたＮchトランジスタＮ２４を接続し、ＮchトランジスタＮ２４に流れる電流をカレントミラーするＮchトランジスタＮ２０を接続し、ＮchトランジスタＮ２０に電流を供給するＰchトランジスタＰ１５を接続し、ＰchトランジスタＰ１５で電流−電圧変換を行った結果を出力インピーダンス用のＰchトランジスタＰ１３のゲート端子に接続している。
【０１４５】
図４１に示す電源回路Ａ８は、図４０に対してＰchトランジスタＰ１５とＮchトランジスタＮ２０の間にＰchトランジスタＰ１６を接続し、ＰchトランジスタＰ１６のゲート端子をオペアンプＯＰ６の出力と接続した構成である。
【０１４６】
図４２に示す電源回路Ａ８は、図４０に対してＰchトランジスタＰ１５のゲート端子をオペアンプＯＰ６の出力と接続した構成である。
【０１４７】
図４３に示す電源回路Ａ８は、図４１に対してＰchトランジスタＰ１５のゲート端子をＰchトランジスタＰ１４のゲート端子と接続し、出力インピーダンス用にＮchトランジスタＮ２１を用いた構成である。
【０１４８】
なお、図３９〜図４２では出力インピーダンス用のＰchトランジスタＰ１３や電流モニタ用のＰchトランジスタＰ１２など、Ｐchトランジスタを用いて回路を構成したが、Ｎchトランジスタを用いて同様の回路を構成できることはいうまでもない。
【０１４９】
（参考例９）
図４４は本発明の参考例９における電源回路Ａ９の構成を示すブロック図である。
【０１５０】
参考例９では、オペアンプＯＰ６の出力と電源回路出力端子２との間に出力インピーダンス用のＮchトランジスタＮ２１を接続し、オペアンプＯＰ６の電流モニタ用のＰchトランジスタＰ１２のゲート端子と、ＰchトランジスタＰ１４のゲート端子を接続し、ＰchトランジスタＰ１４のドレイン端子は抵抗Ｒ１０を介してグランドと接続し、ＰchトランジスタＰ１４と抵抗Ｒ１０の接続点と出力インピーダンス用のＮchトランジスタＮ２１のゲート端子とを接続している。また図４４において、図４０で説明したものと同じ構成については、同じ符号を付しており詳細な説明は省略する。
【０１５１】
次に、上記のように構成された本参考例の電源回路Ａ９の動作を説明する。図４４について、図４０と同じ符号のブロックは同様の動作を行うとし、詳細な説明は省略する。
【０１５２】
オペアンプＯＰ６の出力電流が増加した場合、ＰchトランジスタＰ１４に流れる電流も増加する。ＰchトランジスタＰ１４に流れる電流が増加すると、抵抗Ｒ１０における電圧降下が増加するため、出力インピーダンス用のＮchトランジスタＮ２１のゲート端子に入力される電位は増加することになる。したがって、ＮchトランジスタＮ２１のインピーダンスは低下し、インピーダンス連続可変調整部Ｃ２の電圧ドロップ量を抑制する。オペアンプＯＰ６の出力電流が減少した場合は、上述した内容と逆の動作を行い、ＮchトランジスタＮ２１のインピーダンスは増加する。
【０１５３】
以上のように本参考例によれば、参考例８に示した構成に比べ、各素子の製造ばらつきに強い回路構成をとることが可能となる。
【０１５４】
（変形の参考例）
図４５に示す電源回路Ａ８は、図４４に対して出力インピーダンス用のＮchトランジスタＮ２１に代えて、オン抵抗またはトランジスタサイズの異なる複数のＮchトランジスタＮ２２，Ｎ２３，Ｎ２４の並列回路を接続した構成である。図４５の構成を取ることで、図４４に対してステップ数の細かいインピーダンス変化が可能となる。
【０１５５】
図４６に示す電源回路Ａ９は、図４４で構成していたＮchトランジスタによる構成に加え、Ｐchトランジスタでの構成も追加したものである。出力インピーダンス用のＮchトランジスタＮ２１と並列にＰchトランジスタＰ１７を接続し、オペアンプＯＰ６の低電位側の電流モニタ用のＮchトランジスタＮ１８のゲート端子とＮchトランジスタＮ２４のゲート端子を接続し、ＮchトランジスタＮ２４のドレイン端子は抵抗Ｒ１１を介して電源と接続し、ＮchトランジスタＮ２４と抵抗Ｒ１１の接続点をＰchトランジスタＰ１７のゲート端子に接続している。その他の構成については図４４と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。図４６の構成を取ることで図４４に比べ、より安定した動作が可能となる。
【０１５６】
図４７に示す電源回路Ａ９は、図４６に対して出力インピーダンス用のＮchトランジスタＮ２１およびＰchトランジスタＰ１７に代えて、オン抵抗またはトランジスタサイズの異なる複数のＮchトランジスタＮ２２，Ｎ２３，Ｎ２４の並列回路およびＰchトランジスタＰ１８，Ｐ１９，Ｐ２０の並列回路を接続した構成である。図４７の構成を取ることで、図４６に対してステップ数の細かいインピーダンス変化が可能となる。
【０１５７】
なお、図４４および図４５ではＮchトランジスタを用いて回路構成を行ったが、Ｐchトランジスタを用いて同様の回路を構成できることはいうまでもない。
【０１５８】
上述した実施の形態ではＭＯＳトランジスタを用いて説明したが、バイポーラトランジスタを用いて同様の回路を構成できることはいうまでもない。
【０１５９】
さらに本発明は、上記実施の形態に限定されることなく、特許請求の範囲に記載される範囲内で自由に変形、変更可能である。
【産業上の利用可能性】
【０１６０】
本発明の技術は、液晶表示ドライバや制御回路、ＲＡＭなどを混載する高駆動能力の電源回路において、出力電流に合わせて出力インピーダンスの値を調整することで、電圧ドロップが少なく、位相安定性があり、駆動能力の高い、低消費電力の機能を実現し、回路およびシステムの面積を小さくする技術として有用である。
【図面の簡単な説明】
【０１６１】
【図１】本発明の実施の形態１における電源回路の構成を示すブロック図および詳細な回路図
【図２】本発明の実施の形態１における演算増幅器の構成図
【図３】本発明の実施の形態１における演算増幅器の回路構成図
【図４】本発明の実施の形態１のインピーダンス調整部の回路構成図（その１）
【図５】本発明の実施の形態１の比較器の回路構成図（その１）
【図６】本発明の実施の形態１のインピーダンス調整部の回路構成図（その２）
【図７】本発明の実施の形態１のインピーダンス調整部の回路構成図（その３）
【図８】本発明の実施の形態１のインピーダンス調整部の回路構成図（その４）
【図９】本発明の実施の形態１のインピーダンス調整部の回路構成図（その５）
【図１０】本発明の実施の形態１の比較器の回路構成図（その２）
【図１１】本発明の実施の形態２における電源回路の構成を示すブロック図
【図１２】本発明の実施の形態２の電源回路における演算増幅器と切り替え位相補償部の構成図
【図１３】本発明の実施の形態２の切り替え位相補償部の回路構成図（その１）
【図１４】本発明の実施の形態２の切り替え位相補償部の回路構成図（その２）
【図１５】本発明の実施の形態２の切り替え位相補償部の回路構成図（その３）
【図１６】本発明の実施の形態３における電源回路の構成を示すブロック図
【図１７】本発明の実施の形態３の変形の態様における電源回路の構成を示すブロック図
【図１８】本発明の参考例４における電源回路の構成を示すブロック図
【図１９】本発明の参考例４における高速化用比較器の回路構成図（その１）
【図２０】本発明の参考例４における高速化用比較器の回路構成図（その２）
【図２１】本発明の参考例５における電源回路の構成を示すブロック図
【図２２】本発明の参考例５における高速化用比較器の回路構成図（その１）
【図２３】本発明の参考例５における高速化用比較器の回路構成図（その２）
【図２４】本発明の実施の形態６における電源回路の構成を示すブロック図
【図２５】本発明の実施の形態６におけるタイミング制御部のタイミングチャート
【図２６】本発明の参考例７における電源回路の構成を示すブロック図および詳細な回路図
【図２７】本発明の参考例７における第２の演算増幅器の回路構成図（その１）
【図２８】本発明の参考例７におけるインピーダンス連続可変調整部の回路構成図（その１）
【図２９】本発明の参考例７における第２の演算増幅器の回路構成図（その２）
【図３０】本発明の参考例７におけるインピーダンス連続可変調整部の回路構成図（その２）
【図３１】本発明の参考例７におけるインピーダンス連続可変調整部の回路構成図（その３）
【図３２】本発明の参考例７におけるインピーダンス連続可変調整部の回路構成図（その４）
【図３３】本発明の参考例８における電源回路の構成を示すブロック図および詳細な回路図
【図３４】本発明の参考例８におけるインピーダンス連続可変調整部にラッチアップ防止回路を備えた構成図
【図３５】本発明の参考例８におけるラッチアップ防止回路の回路構成図（その１）
【図３６】本発明の参考例８におけるラッチアップ防止回路の回路構成図（その２）
【図３７】本発明の参考例８におけるラッチアップ防止回路の回路構成図（その３）
【図３８】本発明の参考例８におけるラッチアップ防止回路の回路構成図（その４）
【図３９】本発明の参考例８における電源回路の構成を示すブロック図
【図４０】本発明の参考例８の変形の態様における電源回路の構成を示すブロック図（その１）
【図４１】本発明の参考例８の変形の態様における電源回路の構成を示すブロック図（その２）
【図４２】本発明の参考例８の変形の態様における電源回路の構成を示すブロック図（その３）
【図４３】本発明の参考例８の変形の態様における電源回路の構成を示すブロック図（その４）
【図４４】本発明の参考例９における電源回路の構成を示すブロック図
【図４５】本発明の参考例９の変形の態様における電源回路の構成を示すブロック図（その１）
【図４６】本発明の参考例９の変形の態様における電源回路の構成を示すブロック図（その２）
【図４７】本発明の参考例９の変形の態様における電源回路の構成を示すブロック図（その３）
【図４８】従来の技術における電源回路の構成を示すブロック図
【符号の説明】
【０１６２】
１  基準電位の入力端子
２  電源回路出力端子
３  演算増幅器Ｂ１の出力端子
Ａ１〜Ａ９  電源回路
Ｂ１  演算増幅器（第１の演算増幅器）
Ｂ１′  切り替え位相補償部付きの演算増幅器
Ｂ２  第２の演算増幅器
Ｃ１  インピーダンス調整部
Ｃ２  インピーダンス連続可変調整部
Ｃｃ１  位相補償用コンデンサ
Ｄ１  比較器（メイン比較器）
Ｄ２，Ｄ３  高速化用比較器
Ｅ１  電荷蓄積部
Ｆ１  切り替え位相補償部
Ｈ１  タイミング制御部
Ｉ１，Ｉ２  入力電流回路
Ｋ１  ラッチアップ防止回路
ＯＰ１〜ＯＰ６  オペアンプ
Ｐ１２  電流モニタ用トランジスタ
Ｐ１３，Ｐ１７，Ｎ２１  出力インピーダンス用トランジスタ
Ｎ２２〜Ｎ２４  出力インピーダンス用トランジスタ
Ｐ１８〜Ｐ２０  出力インピーダンス用トランジスタ
Ｓ１，Ｓ５  制御信号
Ｓ２〜Ｓ４  切替信号
Ｓｗ１〜Ｓｗ７  スイッチ
Ｖin  基準電位
Ｖout  電源回路出力電圧
Ｖ１  演算増幅器の出力電圧
Ｖ２  スイッチの出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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