(57)【特許請求の範囲】
【請求項１】
通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
第１試験モード時および第２試験モード時に前記内部制御信号、前記記憶回路の書き込みデータとして用いられる試験データ、および前記記憶回路の読み出しデータと比較される期待値データを生成して出力する自己試験回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第１入出力パッドを介して前記第１データ出力回路の出力データを取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記第１データ入力回路の出力データと前記第２データ入力回路の出力データとで構成されるデータを選択して出力する比較対象選択回路と、
第１試験モード時および第２試験モード時に前記比較対象選択回路の出力データと前記期待値データとの比較により試験判定を実施して試験結果信号を出力する判定回路と、
第１試験モード時および第２試験モード時に前記試験結果信号を取得して出力パッドに出力する試験結果出力回路とを備えることを特徴とする半導体装置。
【請求項２】
通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
第１試験モード時および第２試験モード時に前記内部制御信号、前記記憶回路の書き込みデータとして用いられる試験データ、および前記記憶回路の読み出しデータと比較される期待値データを生成して出力する自己試験回路と、
通常モード時に前記記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記記憶回路の読み出しデータにおける前記第１入出力パッドの対応部分と前記第２データ入力回路の出力データとで構成されるデータを選択して出力する比較対象選択回路と、
第１試験モード時および第２試験モード時に前記比較対象選択回路の出力データと前記期待値データとの比較により試験判定を実施して試験結果信号を出力する判定回路と、
第１試験モード時および第２試験モード時に前記試験結果信号を取得して出力パッドに出力する試験結果出力回路とを備えることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置において、
第２試験モード時に前記内部制御信号を取得して入力パッドに出力する制御信号出力回路と、
通常モード時に前記入力パッドを介して前記外部制御信号を取得して出力し、第２試験モード時に前記入力パッドを介して前記制御信号出力回路の出力信号を取得して出力する制御信号入力回路と、
第１試験モード時に前記内部制御信号を選択して出力し、通常モード時および第２試験モード時に前記制御信号入力回路の出力信号を選択して出力する制御信号選択回路とを備え、
前記記憶回路は、前記制御信号選択回路の出力信号に応じてデータの読み出し／書き込みを実施することを特徴とする半導体装置。
【請求項４】
通常モード時、第１試験モード時および第２試験モード時に外部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第１試験モード時および第２試験モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータに対応する圧縮データを取得して出力し、第２試験モード時に前記第１入出力パッドを介して前記第１データ出力回路の出力データを取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記第１データ入力回路の出力データと前記第２データ入力回路の出力データとで構成されるデータを選択して出力する圧縮対象選択回路と、
第１試験モード時および第２試験モード時に前記圧縮対象選択回路の出力データを圧縮して出力するデータ圧縮回路と、
第１試験モード時および第２試験モード時に前記データ圧縮回路の出力データを取得して出力パッドに出力する圧縮結果出力回路とを備えることを特徴とする半導体装置。
【請求項５】
通常モード時、第１試験モード時および第２試験モード時に外部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
通常モード時、第１試験モード時および第２試験モード時に入力データを取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第１試験モード時および第２試験モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータに対応する圧縮データを取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記記憶回路の読み出しデータにおける前記第１入出力パッドの対応部分と前記第２データ出力回路の出力データとで構成されるデータを選択して出力する圧縮対象選択回路と、
第１試験モード時および第２試験モード時に前記圧縮対象選択回路の出力データを圧縮して出力するデータ圧縮回路と、
通常モード時に前記記憶回路の読み出しデータにおける前記第１入出力パッドの対応部分を選択して前記第１データ出力回路の入力データとして出力し、第１試験モード時および第２試験モード時に前記データ圧縮回路の出力データを選択して前記第１データ出力回路の入力データとして出力する出力対象選択回路とを備えることを特徴とする半導体装置。
【請求項６】
通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
第１試験モード時および第２試験モード時に前記内部制御信号、前記記憶回路の書き込みデータとして用いられる試験データ、および前記記憶回路の読み出しデータと比較される期待値データを生成して出力する自己試験回路と、
通常モード時に前記記憶回路の読み出しデータの対応部分を選択して出力し、第２試験モード時に前記試験データの対応部分を選択して出力する第１データ選択回路と、
通常モード時および第２試験モード時に前記第１データ選択回路の出力データを取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第１入出力パッドを介して前記第１データ出力回路の出力データを取得して前記記憶回路の書き込みデータの対応部分として出力する第１データ入力回路と、
通常モード時に前記記憶回路の読み出しデータの対応部分を選択して出力し、第２試験モード時に前記試験データの対応部分を選択して出力する第２データ選択回路と、
通常モード時および第２試験モード時に前記第２データ選択回路の出力データを取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して前記記憶回路の書き込みデータの対応部分として出力する第２データ入力回路と、
第１試験モード時および第２試験モード時に前記記憶回路の読み出しデータと前記期待値データとの比較により試験判定を実施して試験結果信号を出力する判定回路と、
第１試験モード時および第２試験モード時に前記試験結果信号を取得して出力パッドに出力する試験結果出力回路とを備えることを特徴とする半導体装置。
【請求項７】
通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
第１試験モード時および第２試験モード時に前記内部制御信号、前記記憶回路の書き込みデータとして用いられる試験データ、および前記記憶回路の読み出しデータと比較される期待値データを生成して出力する自己試験回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第１入出力パッドを介して前記第１データ出力回路の出力データを取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記第１データ入力回路の出力データと前記第２データ入力回路の出力データとで構成されるデータを選択して出力する比較対象選択回路と、
第１試験モード時および第２試験モード時に前記比較対象選択回路の出力データと前記期待値データとの比較により試験判定を実施して試験結果信号を出力する判定回路と、
第１試験モード時および第２試験モード時に前記試験結果信号を取得して出力パッドに出力する試験結果出力回路とを有する半導体装置を備えることを特徴とするシステム。
【請求項８】
通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
第１試験モード時および第２試験モード時に前記内部制御信号、前記記憶回路の書き込みデータとして用いられる試験データ、および前記記憶回路の読み出しデータと比較される期待値データを生成して出力する自己試験回路と、
通常モード時に前記記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記記憶回路の読み出しデータにおける前記第１入出力パッドの対応部分と前記第２データ入力回路の出力データとで構成されるデータを選択して出力する比較対象選択回路と、
第１試験モード時および第２試験モード時に前記比較対象選択回路の出力データと前記期待値データとの比較により試験判定を実施して試験結果信号を出力する判定回路と、
第１試験モード時および第２試験モード時に前記試験結果信号を取得して出力パッドに出力する試験結果出力回路とを有する半導体装置を備えることを特徴とするシステム。
【請求項９】
通常モード時、第１試験モード時および第２試験モード時に外部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第１試験モード時および第２試験モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータに対応する圧縮データを取得して出力し、第２試験モード時に前記第１入出力パッドを介して前記第１データ出力回路の出力データを取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記第１データ入力回路の出力データと前記第２データ入力回路の出力データとで構成されるデータを選択して出力する圧縮対象選択回路と、
第１試験モード時および第２試験モード時に前記圧縮対象選択回路の出力データを圧縮して出力するデータ圧縮回路と、
第１試験モード時および第２試験モード時に前記データ圧縮回路の出力データを取得して出力パッドに出力する圧縮結果出力回路と有する半導体装置を備えることを特徴とするシステム。
【請求項１０】
通常モード時、第１試験モード時および第２試験モード時に外部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
通常モード時、第１試験モード時および第２試験モード時に入力データを取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第１試験モード時および第２試験モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータに対応する圧縮データを取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記記憶回路の読み出しデータにおける前記第１入出力パッドの対応部分と前記第２データ出力回路の出力データとで構成されるデータを選択して出力する圧縮対象選択回路と、
第１試験モード時および第２試験モード時に前記圧縮対象選択回路の出力データを圧縮して出力するデータ圧縮回路と、
通常モード時に前記記憶回路の読み出しデータにおける前記第１入出力パッドの対応部分を選択して前記第１データ出力回路の入力データとして出力し、第１試験モード時および第２試験モード時に前記データ圧縮回路の出力データを選択して前記第１データ出力回路の入力データとして出力する出力対象選択回路とを有する半導体装置を備えることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置を用いたシステムに関し、特に、半導体装置の試験技術に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等のメモリＬＳＩにおいては、試験コストを削減するために、ＢＩＳＴ（Built-In Self Test）回路を用いて読み書き試験を実施する自己試験機能が搭載される場合がある。また、メモリＬＳＩの外部端子の数が増加するのに伴って、試験用の評価基板に搭載できるメモリＬＳＩの数は減少する傾向にある。メモリＬＳＩの試験の効率は、ＬＳＩテスタのチャネルの数に依存する。例えば、ＬＳＩテスタにおけるデータ入出力用のチャネルの数が２５６本である場合、８ビットのデータ入出力端子を有するメモリＬＳＩでは、同時に３２個を試験可能であるが、３２ビットのデータ入出力端子を有するメモリＬＳＩでは、同時に８個しか試験できない。従って、メモリＬＳＩの外部端子の数が増加すると、試験コストが増大してしまう。そこで、メモリＬＳＩにおける外部端子の数の増加に伴う試験コストの増大を防止するために、メモリＬＳＩの内部でデータを集約して読み書き試験を実施するデータ圧縮試験機能を搭載したメモリＬＳＩが開発されている。
【０００３】
半導体装置の試験技術については、例えば、特許文献１〜３に開示されている。特許文献１には、半導体装置において、ＢＩＳＴ回路による自己試験機能を充実させるとともに、チップサイズの縮小あるいは外部端子数の削減を実現する技術が開示されている。特許文献２には、半導体装置において、周辺機能ブロックに対する自己試験を実施可能にして試験コストの削減を実現する技術が開示されている。特許文献３には、電気的欠陥の発生箇所を迅速かつ容易に探し出すことが可能な入出力回路系の自己診断回路が開示されている。
【特許文献１】特開２００４−２５１７３０号公報
【特許文献２】特開２００４−２１８３３号公報
【特許文献３】特開２００２−８２７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
自己試験機能を用いた読み書き試験では、制御信号を入力するための外部端子やデータを入出力するための外部端子は使用されないため、これらの外部端子の入力回路および出力回路についての動作試験が実施されない。また、データ圧縮試験機能を用いた読み書き試験では、データを入出力するための外部端子の一部は使用されないため、これらの外部端子の入力回路および出力回路についての動作試験が実施されない。このように、自己試験機能あるいはデータ圧縮試験機能を用いた読み書き試験では、外部端子の入力回路および出力回路についての動作試験を十分に実施できず、試験カバレッジが低下してしまうという問題があった。
【０００５】
本発明は、このような問題点に鑑みてなされたものであり、半導体装置の試験カバレッジを容易に向上させる技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１形態では、システムに搭載される半導体装置は、記憶回路、自己試験回路、第１データ出力回路、第１データ入力回路、第２データ出力回路、第２データ入力回路、比較対象選択回路、判定回路および試験結果出力回路を備えて構成される。記憶回路は、通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する。自己試験回路は、第１試験モード時および第２試験モード時に内部制御信号、記憶回路の書き込みデータとして用いられる試験データ、および記憶回路の読み出しデータと比較される期待値データを生成して出力する。第１データ出力回路は、通常モード時および第２試験モード時に記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する。第１データ入力回路は、通常モード時に第１入出力パッドを介して記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に第１入出力パッドを介して第１データ出力回路の出力データを取得して出力する。第２データ出力回路は、通常モード時および第２試験モード時に記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する。第２データ入力回路は、通常モード時に第２入出力パッドを介して記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に第２入出力パッドを介して第２データ出力回路の出力データを取得して出力する。比較対象選択回路は、第１試験モード時に記憶回路の読み出しデータを選択して出力し、第２試験モード時に第１データ入力回路の出力データと第２データ入力回路の出力データとで構成されるデータを選択して出力する。判定回路は、第１試験モード時および第２試験モード時に比較対象選択回路の出力データと期待値データとの比較により試験判定を実施して試験結果信号を出力する。試験結果出力回路は、第１試験モード時および第２試験モード時に試験結果信号を取得して出力パッドに出力する。
【０００７】
このような半導体装置では、第２試験モード時に判定回路により期待値データと比較されるデータは第１および第２データ出力回路と第１および第２データ入力回路とを経由した記憶回路の読み出しデータであるため、第２試験モードでの自己試験により、第１および第２データ出力回路と第１および第２データ入力回路とについての動作試験を実施することができる。このように、自己試験機能を利用して半導体装置の試験カバレッジを容易に向上させることができる。
【０００８】
本発明の第２形態では、システムに搭載される半導体装置は、記憶回路、自己試験回路、第１データ出力回路、第１データ入力回路、第２データ出力回路、第２データ入力回路、比較対象選択回路、判定回路および試験結果出力回路を備えて構成される。記憶回路は、通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する。自己試験回路は、第１試験モード時および第２試験モード時に内部制御信号、記憶回路の書き込みデータとして用いられる試験データ、および記憶回路の読み出しデータと比較される期待値データを生成して出力する。第１データ出力回路は、通常モード時に記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する。第１データ入力回路は、通常モード時に第１入出力パッドを介して記憶回路の書き込みデータの対応部分を取得して出力する。第２データ出力回路は、通常モード時および第２試験モード時に記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する。第２データ入力回路は、通常モード時に第２入出力パッドを介して記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に第２入出力パッドを介して第２データ出力回路の出力データを取得して出力する。比較対象選択回路は、第１試験モード時に記憶回路の読み出しデータを選択して出力し、第２試験モード時に記憶回路の読み出しデータにおける第１入出力パッドの対応部分と第２データ入力回路の出力データとで構成されるデータを選択して出力する。判定回路は、第１試験モード時および第２試験モード時に比較対象選択回路の出力データと期待値データとの比較により試験判定を実施して試験結果信号を出力する。試験結果出力回路は、第１試験モード時および第２試験モード時に試験結果信号を取得して出力パッドに出力する。
【０００９】
半導体装置のウェーハ試験において、第１入出力パッドが使用される場合（第１入出力パッドにプローブを接触させて試験が実施される場合）、第１データ出力回路および第１データ入力回路についての動作試験が実施されていることになり、第１データ出力回路および第１データ入力回路を第２試験モードでの自己試験の試験対象から除外することができる。そこで、前述の半導体装置では、第２試験モード時に判定回路により期待値データと比較されるデータは第２入出力パッドの対応部分が第２データ出力回路および第２データ入力回路を経由した記憶回路の読み出しデータであるため、第２試験モードでの自己試験により、第２データ出力回路および第２データ入力回路についての動作試験のみを実施することができる。このように、自己試験機能を利用して半導体装置の試験カバレッジを容易に向上させることができる。また、第１データ出力回路および第１データ入力回路を第２試験モードでの自己試験の試験対象にすると、第２試験モードでの自己試験を実施する際に、第１入出力パッドについてプローブおよびテスタ間の容量を充放電するための時間が必要であり、試験時間が増大する要因となる。このため、第１データ出力回路および第１データ入力回路を第２試験モードでの自己試験の試験対象から除外することで、試験時間の短縮を図ることができる。
【００１０】
本発明の第３形態では、システムに搭載される半導体装置は、記憶回路、第１データ出力回路、第１データ入力回路、第２データ出力回路、第２データ入力回路、圧縮対象選択回路、データ圧縮回路および圧縮結果出力回路を備えて構成される。記憶回路は、通常モード時、第１試験モード時および第２試験モード時に外部制御信号に応じてデータの読み出し／書き込みを実施する。第１データ出力回路は、通常モード時および第２試験モード時に記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する。第１データ入力回路は、通常モード時に第１入出力パッドを介して記憶回路の書き込みデータの対応部分を取得して出力し、第１試験モード時および第２試験モード時に第１入出力パッドを介して記憶回路の書き込みデータに対応する圧縮データを取得して出力し、第２試験モード時に第１入出力パッドを介して第１データ出力回路の出力データを取得して出力する。第２データ出力回路は、通常モード時および第２試験モード時に記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する。第２データ入力回路は、通常モード時に第２入出力パッドを介して記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に第２入出力パッドを介して第２データ出力回路の出力データを取得して出力する。圧縮対象選択回路は、第１試験モード時に記憶回路の読み出しデータを選択して出力し、第２試験モード時に第１データ入力回路の出力データと第２データ入力回路の出力データとで構成されるデータを選択して出力する。データ圧縮回路は、第１試験モード時および第２試験モード時に圧縮対象選択回路の出力データを圧縮して出力する。圧縮結果出力回路は、第１試験モード時および第２試験モード時にデータ圧縮回路の出力データを取得して出力パッドに出力する。
【００１１】
このような半導体装置では、第２試験モード時にデータ圧縮回路により圧縮されるデータは第１および第２データ出力回路と第１および第２入力回路とを経由した記憶回路の読み出しデータであるため、第２試験モードでのデータ圧縮試験により、第１および第２データ出力回路と第１および第２データ入力回路とについての動作試験を実施することができる。このように、データ圧縮試験機能を利用して半導体装置の試験カバレッジを容易に向上させることができる。
【００１２】
本発明の第４形態では、システムに搭載される半導体装置は、記憶回路、第１データ出力回路、第１データ入力回路、第２データ出力回路、第２データ入力回路、圧縮対象選択回路、データ圧縮回路および出力対象選択回路を備えて構成される。記憶回路は、通常モード時、第１試験モード時および第２試験モード時に外部制御信号に応じてデータの読み出し／書き込みを実施する。第１データ出力回路は、通常モード時、第１試験モード時および第２試験モード時に入力データを取得して第１入出力パッドに出力する。第１データ入力回路は、通常モード時に第１入出力パッドを介して記憶回路の書き込みデータの対応部分を取得して出力し、第１試験モード時および第２試験モード時に第１入出力パッドを介して記憶回路の書き込みデータに対応する圧縮データを取得して出力する。第２データ出力回路は、通常モード時および第２試験モード時に記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する。第２データ入力回路は、通常モード時に第２入出力パッドを介して記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に第２入出力パッドを介して第２データ出力回路の出力データを取得して出力する。圧縮対象選択回路は、第１試験モード時に記憶回路の読み出しデータを選択して出力し、第２試験モード時に記憶回路の読み出しデータにおける第１入出力パッドの対応部分と第２データ出力回路の出力データとで構成されるデータを選択して出力する。データ圧縮回路は、第１試験モード時および第２試験モード時に圧縮対象選択回路の出力データを圧縮して出力する。出力対象選択回路は、通常モード時に記憶回路の読み出しデータにおける第１入出力パッドの対応部分を選択して第１データ出力回路の入力データとして出力し、第１試験モード時および第２試験モード時にデータ圧縮回路の出力データを選択して第１データ出力回路の入力データとして出力する。
【００１３】
半導体装置のウェーハ試験において、第１入出力パッドが使用される場合（第１入出力パッドにプローブを接触させて試験が実施される場合）、第１データ出力回路および第１データ入力回路についての動作試験が実施されていることになり、第１データ出力回路および第１データ入力回路を第２試験モードでのデータ圧縮試験の試験対象から除外することができる。そこで、前述の半導体装置では、第２試験モード時にデータ圧縮回路により圧縮されるデータは第２入出力パッドの対応部分が第２データ出力回路および第２データ入力回路を経由した記憶回路の読み出しデータであるため、第２試験モードでのデータ圧縮試験により、第２データ出力回路および第２データ入力回路についての動作試験のみを実施することができる。このように、データ圧縮試験機能を利用して半導体装置の試験カバレッジを容易に向上させることができる。また、第１データ出力回路および第１データ入力回路を第２試験モードでのデータ圧縮試験の試験対象にすると、第２試験モードでのデータ圧縮試験を実施する際に、第１入出力パッドについてプローブおよびテスタ間の容量を充放電するための時間が必要であり、試験時間が増大する要因となる。このため、第１データ出力回路および第１データ入力回路を第２試験モードでのデータ圧縮試験の試験対象から除外することで、試験時間の短縮を図ることができる。
【００１４】
本発明の第５形態では、システムに搭載される半導体装置は、記憶回路、自己試験回路、第１データ選択回路、第１データ出力回路、第１データ入力回路、第２データ選択回路、第２データ出力回路、第２データ入力回路、判定回路および試験結果出力回路を備えて構成される。記憶回路は、通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する。自己試験回路は、第１試験モード時および第２試験モード時に内部制御信号、記憶回路の書き込みデータとして用いられる試験データ、および記憶回路の読み出しデータと比較される期待値データを生成して出力する。第１データ選択回路は、通常モード時に記憶回路の読み出しデータの対応部分を選択して出力し、第２試験モード時に試験データの対応部分を選択して出力する。第１データ出力回路は、通常モード時および第２試験モード時に第１データ選択回路の出力データを取得して第１入出力パッドに出力する。第１データ入力回路は、通常モード時に第１入出力パッドを介して記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に第１入出力パッドを介して第１データ出力回路の出力データを取得して記憶回路の書き込みデータの対応部分として出力する。第２データ選択回路は、通常モード時に記憶回路の読み出しデータの対応部分を選択して出力し、第２試験モード時に試験データの対応部分を選択して出力する。第２データ出力回路は、通常モード時および第２試験モード時に第２データ選択回路の出力データを取得して第２入出力パッドに出力する。第２データ入力回路は、通常モード時に第２入出力パッドを介して記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に第２入出力パッドを介して第２データ出力回路の出力データを取得して記憶回路の書き込みデータの対応部分として出力する。判定回路は、第１試験モード時および第２試験モード時に記憶回路の読み出しデータと期待値データとの比較により試験判定を実施して試験結果信号を出力する。試験結果出力回路は、第１試験モード時および第２試験モード時に試験結果信号を取得して出力パッドに出力する。
【００１５】
このような半導体装置では、第２試験モード時に記憶回路に書き込まれるデータは第１および第２データ出力回路と第１および第２データ入力回路とを経由した試験データであるため、第２試験モードでの自己試験により、第１および第２データ出力回路と第１および第２データ入力回路とについての動作試験を実施することができる。このように、自己試験機能を利用して半導体装置の試験カバレッジを容易に向上させることができる。
【発明の効果】
【００１６】
本発明によれば、半導体装置の試験カバレッジの向上に大きく寄与できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて本発明の実施形態を説明する。図１は、本発明の第１実施形態を示している。第１実施形態の半導体装置１０は、例えば、ＤＲＡＭとして形成されており、出力回路１０１、入力回路１０２、入力パッド１０３、出力回路１０４、入力回路１０５、入出力パッド１０６、出力回路１０７、入力回路１０８、入出力パッド１０９、選択回路１１０、メモリセルアレイ１１１、ＲＷ回路（リード／ライト回路）１１２、ＢＩＳＴ回路１１３、選択回路１１６、判定回路１１７、出力回路１１８および出力パッド１１９を有している。
【００１８】
なお、図１では、モード信号ＭＤはＢＩＳＴ回路１１３にのみ供給されているが、実際には、モード信号ＭＤはその他の回路にも供給されている。モード信号ＭＤは、半導体装置１０の動作モード（通常モード、第１試験モード、第２試験モード）を示す信号である。モード信号ＭＤは、半導体装置１０の動作モードを設定するためのモードレジスタから供給されてもよいし、外部端子を介して供給されてもよい。
【００１９】
出力回路１０１は、モード信号ＭＤが第２試験モードを示す場合、ＢＩＳＴ回路１１３から供給される制御信号Ｃ２を取得して入力パッド１０３に出力する。出力回路１０１の駆動能力は、出力回路１０４、１０７、１１８の駆動能力より小さく、入力パッド１０３の規格に影響がない程度の大きさに設定されている。入力回路１０２は、モード信号ＭＤが通常モードを示す場合、外部から入力パッド１０３を介して供給される制御信号を取得して制御信号Ｃ１として出力する。入力回路１０２は、モード信号ＭＤが第２試験モードを示す場合、出力回路１０１から入力パッド１０３を介して供給される制御信号を取得して制御信号Ｃ１として出力する。
【００２０】
出力回路１０４は、モード信号ＭＤが通常モードまたは第２試験モードのいずれかを示す場合、ＲＷ回路１１２のリードアクセス動作に伴って、ＲＷ回路１１２から供給されるデータＤ１Ｌを取得して入出力パッド１０６に出力する。入力回路１０５は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路１１２のライトアクセス動作に伴って、外部から入出力パッド１０６を介して供給されるメモリセルアレイ１１１の書き込みデータの下位ビットを取得してデータＤ２Ｌとして出力する。入力回路１０５は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路１１２のリードアクセス動作に伴って、出力回路１０４から入出力パッド１０６を介して供給されるデータを取得してデータＤ２Ｌとして出力する。
【００２１】
出力回路１０７は、モード信号ＭＤが通常モードまたは第２試験モードのいずれかを示す場合、ＲＷ回路１１２のリードアクセス動作に伴って、ＲＷ回路１１２から供給されるデータＤ１Ｈを取得して入出力パッド１０９に出力する。入力回路１０８は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路１１２のライトアクセス動作に伴って、外部から入出力パッド１０９を介して供給されるメモリセルアレイ１１１の書き込みデータの上位ビットを取得してデータＤ２Ｈとして出力する。入力回路１０８は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路１１２のリードアクセス動作に伴って、出力回路１０７から入出力パッド１０９を介して供給されるデータを取得してデータＤ２Ｈとして出力する。
【００２２】
選択回路１１０は、モード信号ＭＤが通常モードまたは第２試験モードのいずれかを示す場合、入力回路１０２から供給される制御信号Ｃ１を選択して制御信号Ｃ３として出力する。選択回路１１０は、モード信号ＭＤが第１試験モードを示す場合、ＢＩＳＴ回路１１３から供給される制御信号Ｃ２を選択して制御信号Ｃ３として出力する。メモリセルアレイ１１１は、複数のダイナミックメモリセルをマトリックス状に配置して構成されている。
【００２３】
ＲＷ回路１１２は、選択回路１１０から供給される制御信号Ｃ３に基づいて、メモリセルアレイ１１１に対するリードアクセス動作／ライトアクセス動作を実施する。選択回路１１０から供給される制御信号Ｃ３（入力回路１０２から供給される制御信号Ｃ１、ＢＩＳＴ回路１１３から供給される制御信号Ｃ２）は、アクセス対象のメモリセルを指示するアドレス信号と、リードアクセス動作／ライトアクセス動作を指示するコマンド信号と、リードアクセス動作／ライトアクセス動作の動作タイミングの基準となるクロック信号とを含んでいる。ＲＷ回路１１２は、リードアクセス動作によりメモリセルアレイ１１１から読み出されたデータをデータＤ１Ｌ、Ｄ１Ｈとして出力する。ＲＷ回路１１２は、モード信号ＭＤが通常モードを示す場合、入力回路１０５、１０８から供給されるデータＤ２Ｌ、Ｄ２Ｈを用いてライトアクセス動作を実施する。ＲＷ回路１１２は、モード信号ＭＤが第１試験モードまたは第２試験モードのいずれかを示す場合、ＢＩＳＴ回路１１３から供給される試験データＤＴＬ、ＤＴＨを用いてライトアクセス動作を実施する。
【００２４】
ＢＩＳＴ回路１１３は、試験データ発生回路１１４および期待値データ発生回路１１５を有している。ＢＩＳＴ回路１１３は、モード信号ＭＤが第１試験モードを示す場合、許可信号ＥＮが活性化されると、クロック信号ＣＬＫに同期して、制御信号Ｃ２のアドレス信号が示すアドレスを順次変更しながら制御信号Ｃ２のコマンド信号が示すコマンドをライトコマンドに繰り返し設定するとともに、試験データ発生回路１１４により生成される試験データＤＴＬ、ＤＴＨを順次出力する。そして、ＢＩＳＴ回路１１３は、クロック信号ＣＬＫに同期して、アドレス信号が示すアドレスを順次変更しながらコマンド信号が示すコマンドをリードコマンドに繰り返し設定するとともに、期待値データ発生回路１１５により生成される期待値データＤＥＬ、ＤＥＨを順次出力する。
【００２５】
ＢＩＳＴ回路１１３は、モード信号ＭＤが第２試験モードを示す場合、許可信号ＥＮが活性化されると、クロック信号ＣＬＫに同期して、制御信号Ｃ２のアドレス信号が示すアドレスを所定のアドレスに設定し、制御信号Ｃ２のコマンド信号が示すコマンドをライトコマンドに設定するとともに、所定の試験データＤＴＬ、ＤＴＨを出力する。そして、ＢＩＳＴ回路１１３は、クロック信号ＣＬＫに同期して、アドレス信号が示すアドレスを所定のアドレスに設定し、コマンド信号が示すコマンドをリードコマンドに設定するとともに、所定の期待値データＤＥＬ、ＤＥＨを出力する。なお、ＢＩＳＴ回路１１３は、クロック信号ＣＬＫに同期して、制御信号Ｃ２のクロック信号を出力する。
【００２６】
選択回路１１６は、モード信号ＭＤが第１試験モードを示す場合、ＲＷ回路１１２のリードアクセス動作に伴って、ＲＷ回路１１２から供給されるデータＤ１Ｌ、Ｄ１Ｈを選択してデータＤ３Ｌ、Ｄ３Ｈとして出力する。選択回路１１６は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路１１２のリードアクセス動作に伴って、入力回路１０５、１０８から供給されるデータＤ２Ｌ、Ｄ２Ｈを選択してデータＤ３Ｌ、Ｄ３Ｈとして出力する。
【００２７】
判定回路１１７は、モード信号ＭＤが第１試験モードまたは第２試験モードのいずれかを示す場合、ＲＷ回路１１２のリードアクセス動作に伴って、ＢＩＳＴ回路１１３から供給される期待値データＤＥＬ、ＤＥＨと選択回路１１６から供給されるデータＤ３Ｌ、Ｄ３Ｈとの比較によりパス／フェイル判定を実施して試験結果信号ＲＥＳを出力する。出力回路１１８は、モード信号ＭＤが第１試験モードまたは第２試験モードのいずれかを示す場合、ＲＷ回路１１２のリードアクセス動作に伴って、判定回路１１７から供給される試験結果信号ＲＥＳを取得して出力パッド１１９に出力する。
【００２８】
図２は、本発明が適用されるシステムＬＳＩの一例を示している。システムＬＳＩ１は、同一のパッケージに収容される２つの半導体チップ上にそれぞれ形成されたメモリ２およびプロセッサ３を相互に接続して構成されている。例えば、図１に示した半導体装置１０は、システムＬＳＩ１のメモリ２を具現している。システムＬＳＩ１は、ＭＣＰ（Multi Chip Pacｋage）やＳｉＰ（System in Package）等の技術を用いて構成されている。
【００２９】
図３は、図１の半導体装置における通常モード時の動作を示している。半導体装置１０では、モード信号ＭＤが通常モードを示す場合、図３の太線で示す信号経路が有効になっている。モード信号ＭＤが通常モードを示す場合、外部から入力パッド１０３に供給される制御信号は、入力回路１０２および選択回路１１０を経由してＲＷ回路１１２に供給される。外部から入出力パッド１０６、１０９に供給されるメモリセルアレイ１１１の書き込みデータは、入力回路１０５、１０８を経由してＲＷ回路１１２に供給される。ＲＷ回路１１２から供給されるメモリセルアレイ１１１の読み出しデータは、出力回路１０４、１０７を経由して入出力パッド１０６、１０９に供給される。
【００３０】
図４は、図１の半導体装置における第１試験モード時の動作を示している。半導体装置１０では、モード信号ＭＤが第１試験モードを示す場合、図４の太線で示す信号経路が有効になっている。モード信号ＭＤが第１試験モードを示す場合、ＢＩＳＴ回路１１３から供給される制御信号Ｃ２は、選択回路１１０を経由してＲＷ回路１１２に供給される。ＢＩＳＴ回路１１３から供給される試験データＤＴＬ、ＤＴＨは、メモリセルアレイ１１１の書き込みデータとしてＲＷ回路１１２に供給される。ＲＷ回路１１２から供給されるメモリセルアレイ１１１の読み出しデータは、選択回路１１６を経由して判定回路１１７に供給される。ＢＩＳＴ回路１１３から供給される期待値データＤＥＬ、ＤＥＨは、判定回路１１７に供給される。判定回路１１７から供給される試験結果信号ＲＥＳは、出力回路１１８を経由して出力パッド１１９に供給される。
【００３１】
図５は、図１の半導体装置における第２試験モード時の動作を示している。半導体装置１０では、モード信号ＭＤが第２試験モードを示す場合、図５の太線で示す信号経路が有効になっている。モード信号ＭＤが第２試験モードを示す場合、ＢＩＳＴ回路１１３から供給される制御信号Ｃ２は、出力回路１０１、入力回路１０２および選択回路１１０を経由してＲＷ回路１１２に供給される。ＢＩＳＴ回路１１３から供給される試験データＤＴＬ、ＤＴＨは、メモリセルアレイ１１１の書き込みデータとしてＲＷ回路１１２に供給される。ＲＷ回路１１２から供給されるメモリセルアレイ１１１の読み出しデータは、出力回路１０４、１０７、入力回路１０５、１０８および選択回路１１６を経由して判定回路１１７に供給される。ＢＩＳＴ回路１１３から供給される期待値データＤＥＬ、ＤＥＨは、判定回路１１７に供給される。判定回路１１７から供給される試験結果信号ＲＥＳは、出力回路１１８を経由して出力パッド１１９に供給される。
【００３２】
図６は、図２のシステムＬＳＩにおけるチップ間接続試験の概要を示している。図２に示したシステムＬＳＩ１の出荷試験において、メモリ２（半導体装置１０）を第２試験モードで動作させると、メモリ２におけるパッド１０３、１０６、１０９とプロセッサ３におけるパッド１０３ａ、１０６ａ、１０９ａとをそれぞれ接続するボンディングワイヤＢＷ同士のショートが存在する場合にはフェイル判定がなされる。このため、メモリ２（半導体装置１０）の第２試験モードでの自己試験をシステムＬＳＩ１のチップ間接続試験に応用できる。なお、システムＬＳＩ１では、メモリ２におけるパッド１０３、１０６、１０９は、パッケージの外部端子に接続されることなく、プロセッサ３におけるパッド１０３ａ、１０６ａ、１０９ａにのみ接続されている。
【００３３】
以上のような第１実施形態では、モード信号ＭＤが第２試験モードを示す場合、ＢＩＳＴ回路１１３から供給される制御信号Ｃ２は、出力回路１０１、入力回路１０２、選択回路１１０を経由してＲＷ回路１１２に供給される。また、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路１１２から供給されるメモリセルアレイ１１１の読み出しデータは、出力回路１０４、１０７、入力回路１０５、１０８および選択回路１１６を経由して判定回路１１７に供給される。従って、第２試験モードでの自己試験により、入力回路１０２と、出力回路１０４、１０７および入力回路１０５、１０８とについての動作試験を実施することができる。このように、自己試験機能を利用して半導体装置１０の試験カバレッジを容易に向上させることができる。
【００３４】
図７は、本発明の第１比較例を示している。第１比較例の半導体装置９０は、例えば、ＤＲＡＭとして形成されており、入力回路９０２、入力パッド９０３、出力回路９０４、入力回路９０５、入出力パッド９０６、出力回路９０７、入力回路９０８、入出力パッド９０９、選択回路９１０、メモリセルアレイ９１１、ＲＷ回路９１２、ＢＩＳＴ回路９１３、判定回路９１７、出力回路９１８および出力パッド９１９を有している。
【００３５】
なお、図７では、モード信号ＭＤがＢＩＳＴ回路９１３にのみ供給されているが、実際には、モード信号ＭＤはその他の回路にも供給されている。モード信号ＭＤは、半導体装置９０の動作モード（通常モード、試験モード）を示す信号である。例えば、モード信号ＭＤは、半導体装置９０の動作モードを設定するためのモードレジスタから供給される。
【００３６】
入力回路９０２は、外部から入力パッド９０３を介して供給される制御信号を取得して制御信号Ｃ１として出力する。出力回路９０４は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路９１２のリードアクセス動作に伴って、ＲＷ回路９１２から供給されるデータＤ１Ｌを取得して入出力パッド９０６に出力する。入力回路９０５は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路９１２のライトアクセス動作に伴って、外部から入出力パッド９０６を介して供給されるメモリセルアレイ９１１の書き込みデータの下位ビットを取得してデータＤ２Ｌとして出力する。
【００３７】
出力回路９０７は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路９１２のリードアクセス動作に伴って、ＲＷ回路９１２から供給されるデータＤ１Ｈを取得して入出力パッド９０９に出力する。入力回路９０８は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路９１２のライトアクセス動作に伴って、外部から入出力パッド９０９を介して供給されるメモリセルアレイ９１１の書き込みデータの上位ビットを取得してデータＤ２Ｈとして出力する。
【００３８】
選択回路９１０は、モード信号ＭＤが通常モードを示す場合、入力回路９０２から供給される制御信号Ｃ１を選択して制御信号Ｃ３として出力する。選択回路９１０は、モード信号ＭＤが試験モードを示す場合、ＢＩＳＴ回路９１３から供給される制御信号Ｃ２を選択して制御信号Ｃ３として出力する。メモリセルアレイ９１２は、複数のダイナミックメモリセルをマトリックス状に配置して構成されている。
【００３９】
ＲＷ回路９１２は、選択回路９１０から供給される制御信号Ｃ３に基づいて、メモリセルアレイ９１１に対するリードアクセス動作／ライトアクセス動作を実施する。選択回路９１０から供給される制御信号Ｃ３（入力回路９０２から供給される制御信号Ｃ１、ＢＩＳＴ回路９１３から供給される制御信号Ｃ２）は、アクセス対象のメモリセルを指示するアドレス信号と、リードアクセス動作／ライトアクセス動作を指示するコマンド信号と、リードアクセス動作／ライトアクセス動作の動作タイミングの基準となるクロック信号とを含んでいる。ＲＷ回路９１２は、リードアクセス動作によりメモリセルアレイ９１１から読み出されたデータをデータＤ１Ｌ、Ｄ１Ｈとして出力する。ＲＷ回路９１２は、モード信号ＭＤが通常モードを示す場合、入力回路９０５、９０８から供給されるデータＤ２Ｌ、Ｄ２Ｈを用いてライトアクセス動作を実施する。ＲＷ回路９１２は、モード信号ＭＤが試験モードを示す場合、ＢＩＳＴ回路９１３から供給される試験データＤＴＬ、ＤＴＨを用いてライトアクセス動作を実施する。
【００４０】
ＢＩＳＴ回路９１３は、試験データ発生回路９１４および期待値データ発生回路９１５を有している。ＢＩＳＴ回路９１３は、モード信号ＭＤが試験モードを示す場合、許可信号ＥＮが活性化されると、クロック信号ＣＬＫに同期して、制御信号Ｃ２のアドレス信号が示すアドレスを順次変更しながら制御信号Ｃ２のコマンド信号が示すコマンドをライトコマンドに繰り返し設定するとともに、試験データ発生回路９１４により生成される試験データＤＴＬ、ＤＴＨを順次出力する。そして、ＢＩＳＴ回路９１３は、クロック信号ＣＬＫに同期して、アドレス信号が示すアドレスを順次変更しながらコマンド信号が示すコマンドをリードコマンドに繰り返し設定するとともに、期待値データ発生回路９１５により生成される期待値データＤＥＬ、ＤＥＨを順次出力する。なお、ＢＩＳＴ回路９１３は、クロック信号ＣＬＫに同期して、制御信号Ｃ２のクロック信号を出力する。
【００４１】
判定回路９１７は、モード信号ＭＤが試験モードを示す場合、ＲＷ回路９１２のリードアクセス動作に伴って、ＢＩＳＴ回路９１３から供給される期待値データＤＥＬ、ＤＥＨとＲＷ回路９１２から供給されるデータＤ１Ｌ、Ｄ１Ｈとの比較によりパス／フェイル判定を実施して試験結果信号ＲＥＳを出力する。出力回路９１８は、モード信号ＭＤが試験モードを示す場合、ＲＷ回路９１２のリードアクセス動作に伴って、判定回路９１７から供給される試験結果信号ＲＥＳを取得して出力パッド９１９に出力する。
【００４２】
以上のような第１比較例では、試験モードでの自己試験により、入力回路９０２と、出力回路９０４、９０７および入力回路９０５、９０８とについての動作試験を実施できず、半導体装置９０の試験カバレッジが低下してしまう。
【００４３】
図８は、本発明の第２実施形態を示している。第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第２実施形態の半導体装置２０は、出力回路１０４および入力回路１０５に代えて出力回路２０４および入力回路２０５を有していること、選択回路１１６がデータＤ２Ｌに代えてデータＤ１Ｌを受けていることを除いて、第１実施形態の半導体装置１０と同一である。例えば、第２実施形態の半導体装置２０は、第１実施形態の半導体装置１０と同様に、図２に示したシステムＬＳＩ１のメモリ２を具現している。
【００４４】
出力回路２０４は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路１１２のリードアクセス動作に伴って、ＲＷ回路１１２から供給されるデータＤ１Ｌを取得して入出力パッド１０６に出力する。入力回路２０５は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路１１２のライトアクセス動作に伴って、外部から入出力パッド１０６を介して供給されるメモリセルアレイ１１１の書き込みデータの下位ビットを取得してデータＤ２Ｌとして出力する。
【００４５】
半導体装置２０のウェーハ試験において、入出力パッド１０６が使用される場合（入出力パッド１０６にプローブを接触させて試験が実施される場合）、出力回路２０４および入力回路２０５についての動作試験が実施されていることになり、出力回路２０４および入力回路２０５を第２試験モードでの自己試験の試験対象から除外することができる。そこで、半導体装置２０では、モード信号ＭＤが第２試験モードを示す場合、判定回路１１７によりＢＩＳＴ回路１１３から供給される期待値データＤＥＬ、ＤＥＨと比較されるデータを、ＲＷ回路１１２から供給されるデータＤ１Ｌと入力回路１０８から供給されるデータＤ２Ｈとにすることで、第２試験モードでの自己試験により、出力回路１０７および入力回路１０８についての動作試験のみを実施することができる。このように、第２実施形態でも、第１実施形態と同様に、自己試験機能を利用して半導体装置２０の試験カバレッジを容易に向上させることができる。また、出力回路２０４および入力回路２０５を第２試験モードでの自己試験の試験対象にすると、第２試験モードでの自己試験を実施する際に、入出力パッド１０６についてプローブおよびテスタ間の容量を充放電するための時間が必要であり、試験時間が増大する要因となる。このため、出力回路２０４および入力回路２０５を第２試験モードでの自己試験の試験対象から除外することで、試験時間の短縮を図ることができる。
【００４６】
図９は、本発明の第３実施形態を示している。第３実施形態の半導体装置３０は、例えば、ＤＲＡＭとして形成されており、入力回路３０１、入力パッド３０２、出力回路３０３、入力回路３０４、入出力パッド３０５、出力回路３０６、入力回路３０７、入出力パッド３０８、メモリセルアレイ３０９、ＲＷ回路３１０、選択回路３１１、データ圧縮回路３１２、出力回路３１３および出力パッド３１４を有している。例えば、第３実施形態の半導体装置３０は、第１実施形態の半導体装置１０と同様に、図２に示したシステムＬＳＩ１のメモリ２を具現している。
【００４７】
なお、図９では、モード信号ＭＤがデータ圧縮回路３１２にのみ供給されているが、実際には、モード信号ＭＤはその他の回路にも供給されている。モード信号ＭＤは、半導体装置３０の動作モード（通常モード、第１試験モード、第２試験モード）を示す信号である。モード信号ＭＤは、半導体装置３０の動作モードを設定するためのモードレジスタから供給されてもよいし、外部端子を介して供給されてもよい。
【００４８】
入力回路３０１は、外部から入力パッド３０２を介して供給される制御信号を取得して制御信号Ｃ１として出力する。出力回路３０３は、モード信号ＭＤが通常モードまたは第２試験モードのいずれかを示す場合、ＲＷ回路３１０のリードアクセス動作に伴って、ＲＷ回路３１０から供給されるデータＤ１Ｌを取得して入出力パッド３０５に出力する。入力回路３０４は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路３１０のライトアクセス動作に伴って、外部から入出力パッド３０５を介して供給されるメモリセルアレイ３０９の書き込みデータの下位ビットを取得してデータＤ２Ｌとして出力する。入力回路３０４は、モード信号ＭＤが第１試験モードまたは第２試験モードのいずれかを示す場合、ＲＷ回路３１０のライトアクセス動作に伴って、外部から入出力パッド３０５を介して供給されるメモリセルアレイ３０９の書き込みデータに対応する圧縮データを取得してデータＤ２Ｌとして出力する。入力回路３０４は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路３１０のリードアクセス動作に伴って、出力回路３０３から入出力パッド３０５を介して供給されるデータを取得してデータＤ２Ｌとして出力する。
【００４９】
出力回路３０６は、モード信号ＭＤが通常モードまたは第２試験モードのいずれかを示す場合、ＲＷ回路３１０のリードアクセス動作に伴って、ＲＷ回路３１０から供給されるデータＤ１Ｈを取得して入出力パッド３０８に出力する。入力回路３０７は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路３１０のライトアクセス動作に伴って、外部から入出力パッド３０８を介して供給されるメモリセルアレイ３０９の書き込みデータの上位ビットを取得してデータＤ２Ｈとして出力する。入力回路３０７は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路３１０のリードアクセス動作に伴って、出力回路３０６から入出力パッド３０８を介して供給されるデータを取得してデータＤ２Ｈとして出力する。
【００５０】
メモリセルアレイ３０９は、複数のダイナミックメモリセルをマトリックス状に配置して構成されている。ＲＷ回路３１０は、入力回路３０１から供給される制御信号Ｃ１に基づいて、メモリセルアレイ３０９に対するリードアクセス動作／ライトアクセス動作を実施する。入力回路３０１から供給される制御信号Ｃ１は、アクセス対象のメモリセルを指示するアドレス信号と、リードアクセス動作／ライトアクセス動作を指示するコマンド信号と、リードアクセス動作／ライトアクセス動作の動作タイミングの基準となるクロック信号とを含んでいる。ＲＷ回路３１０は、リードアクセス動作によりメモリセルアレイ３０９から読み出されたデータをデータＤ１Ｌ、Ｄ１Ｈとして出力する。ＲＷ回路３１０は、モード信号ＭＤが通常モードを示す場合、入力回路３０４、３０７から供給されるデータＤ２Ｌ、Ｄ２Ｈを用いてライトアクセス動作を実施する。ＲＷ回路３１０は、モード信号ＭＤが第１試験モードまたは第２試験モードのいずれかを示す場合、入力回路３０４から供給されるデータＤ２Ｌに基づいて生成した書き込みデータを用いてライトアクセス動作を実施する。
【００５１】
選択回路３１１は、モード信号ＭＤが第１試験モードを示す場合、ＲＷ回路３１０のリードアクセス動作に伴って、ＲＷ回路３１０から供給されるデータＤ１Ｌ、Ｄ１Ｈを選択してデータＤ３Ｌ、Ｄ３Ｈとして出力する。選択回路３１１は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路３１０のリードアクセス動作に伴って、入力回路３０４、３０７から供給されるデータＤ２Ｌ、Ｄ２Ｈを選択してデータＤ３Ｌ、Ｄ３Ｈとして出力する。
【００５２】
データ圧縮回路３１２は、モード信号ＭＤが第１試験モードまたは第２試験モードのいずれかを示す場合、ＲＷ回路３１０のリードアクセス動作に伴って、選択回路３１１から供給されるデータＤ３Ｌ、Ｄ３Ｈを圧縮して圧縮データＤＣとして出力する。出力回路３１３は、モード信号ＭＤが第１試験モードまたは第２試験モードのいずれかを示す場合、ＲＷ回路３１０のリードアクセス動作に伴って、データ圧縮回路３１２から供給される圧縮データＤＣを取得して出力パッド３１４に出力する。
【００５３】
図１０は、図９の半導体装置における通常モード時の動作を示している。半導体装置３０では、モード信号ＭＤが通常モードを示す場合、図１０の太線で示す信号経路が有効になっている。モード信号ＭＤが通常モードを示す場合、外部から入力パッド３０２に供給される制御信号は、入力回路３０１を経由してＲＷ回路３１０に供給される。外部から入出力パッド３０５、３０８に供給されるメモリセルアレイ３０９の書き込みデータは、入力回路３０４、３０７を経由してＲＷ回路３１０に供給される。ＲＷ回路３１０から供給されるメモリセルアレイ３０９の読み出しデータは、出力回路３０３、３０６を経由して入出力パッド３０５、３０８に供給される。
【００５４】
図１１は、図９の半導体装置における第１試験モード時の動作を示している。半導体装置３０では、モード信号ＭＤが第１試験モードを示す場合、図１１の太線で示す信号経路が有効になっている。モード信号ＭＤが第１試験モードを示す場合、外部から入力パッド３０２に供給される制御信号は、入力回路３０１を経由してＲＷ回路３１０に供給される。外部から入出力パッド３０５に供給されるメモリセルアレイ３０９の書き込みデータに対応する圧縮データは、入力回路３０４を経由してＲＷ回路３１０に供給される。ＲＷ回路３１０から供給されるメモリセルアレイ３０９の読み出しデータは、選択回路３１１を経由してデータ圧縮回路３１２に供給される。データ圧縮回路３１２から供給される圧縮データＤＣは、出力回路３１３を経由して出力パッド３１４に供給される。
【００５５】
図１２は、図９の半導体装置における第２試験モード時の動作を示している。半導体装置３０では、モード信号ＭＤが第２試験モードを示す場合、図１２の太線で示す信号経路が有効になっている。モード信号ＭＤが第２試験モードを示す場合、外部から入力パッド３０２に供給される制御信号は、入力回路３０１を経由してＲＷ回路３１０に供給される。外部から入出力パッド３０５に供給されるメモリセルアレイ３０９の書き込みデータに対応する圧縮データは、入力回路３０４を経由してＲＷ回路３１０に供給される。ＲＷ回路３１０から供給されるメモリセルアレイ３０９の読み出しデータは、出力回路３０３、３０６、入力回路３０４、３０７および選択回路３１１を経由してデータ圧縮回路３１２に供給される。データ圧縮回路３１２から供給される圧縮データＤＣは、出力回路３１３を経由して出力パッド３１４に供給される。
【００５６】
以上のような第３実施形態では、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路３１０から供給されるメモリセルアレイ３０９の読み出しデータは、出力回路３０３、３０６、入力回路３０４、３０７および選択回路３１１を経由してデータ圧縮回路３１２に供給される。従って、第２試験モードでのデータ圧縮試験により、出力回路３０３、３０６および入力回路３０４、３０７についての動作試験を実施することができる。このように、データ圧縮試験機能を利用して半導体装置３０の試験カバレッジを容易に向上させることができる。
【００５７】
図１３は、本発明の第２比較例を示している。第２比較例の半導体装置Ａ０は、例えば、ＤＲＡＭとして形成されており、入力回路Ａ０１、入力パッドＡ０２、出力回路Ａ０３、入力回路Ａ０４、入出力パッドＡ０５、出力回路Ａ０６、入力回路Ａ０７、入出力パッドＡ０８、メモリセルアレイＡ０９、ＲＷ回路Ａ１０、データ圧縮回路Ａ１２および選択回路Ａ１５を有している。
【００５８】
なお、図１３では、モード信号ＭＤがデータ圧縮回路Ａ１２にのみ供給されているが、実際には、モード信号ＭＤはその他の回路にも供給されている。モード信号ＭＤは、半導体装置Ａ０の動作モード（通常モード、試験モード）を示す信号である。例えば、モード信号ＭＤは、半導体装置Ａ０の動作モードを設定するためのモードレジスタから供給される。
【００５９】
入力回路Ａ０１は、外部から入力パッドＡ０２を介して供給される制御信号を取得して制御信号Ｃ１として出力する。出力回路Ａ０３は、ＲＷ回路Ａ１０のリードアクセス動作に伴って、選択回路Ａ１５から供給されるデータＤ４を取得して入出力パッドＡ０５に出力する。入力回路Ａ０４は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路Ａ１０のライトアクセス動作に伴って、外部から入出力パッドＡ０５を介して供給されるメモリセルアレイＡ０９の書き込みデータの下位ビットを取得してデータＤ２Ｌとして出力する。入力回路Ａ０４は、モード信号ＭＤが試験モードを示す場合、ＲＷ回路Ａ１０のライトアクセス動作に伴って、外部から入出力パッドＡ０５を介して供給されるメモリセルアレイＡ０９の書き込みデータに対応する圧縮データを取得してデータＤ２Ｌとして出力する。
【００６０】
出力回路Ａ０６は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路Ａ１０のリードアクセス動作に伴って、ＲＷ回路Ａ１０から供給されるデータＤ１Ｈを取得して入出力パッドＡ０８に出力する。入力回路Ａ０７は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路Ａ１０のライトアクセス動作に伴って、外部から入出力パッドＡ０８を介して供給されるメモリセルアレイＡ０９の書き込みデータの上位ビットを取得してデータＤ２Ｈとして出力する。
【００６１】
メモリセルアレイＡ０９は、複数のダイナミックメモリセルをマトリックス状に配置して構成されている。ＲＷ回路Ａ１０は、入力回路Ａ０１から供給される制御信号Ｃ１に基づいて、メモリセルアレイＡ０９に対するリードアクセス動作／ライトアクセス動作を実施する。入力回路Ａ０１から供給される制御信号Ｃ１は、アクセス対象のメモリセルを指示するアドレス信号と、リードアクセス動作／ライトアクセス動作を指示するコマンド信号と、リードアクセス動作／ライトアクセス動作の動作タイミングの基準となるクロック信号とを含んでいる。ＲＷ回路Ａ１０は、リードアクセス動作によりメモリセルアレイＡ０９から読み出されたデータをデータＤ１Ｌ、Ｄ１Ｈとして出力する。ＲＷ回路Ａ１０は、モード信号ＭＤが通常モードを示す場合、入力回路Ａ０４、Ａ０７から供給されるデータＤ２Ｌ、Ｄ２Ｈを用いてライトアクセス動作を実施する。ＲＷ回路Ａ１０は、モード信号ＭＤが試験モードを示す場合、入力回路Ａ０４から供給されるデータＤ２Ｌに基づいて生成した書き込みデータを用いてライトアクセス動作を実施する。
【００６２】
データ圧縮回路Ａ１２は、モード信号ＭＤが試験モードを示す場合、ＲＷ回路Ａ１０のリードアクセス動作に伴って、ＲＷ回路Ａ１０から供給されるデータＤ１Ｌ、Ｄ１Ｈを圧縮して圧縮データＤＣとして出力する。選択回路Ａ１５は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路Ａ１０のリードアクセス動作に伴って、ＲＷ回路Ａ１０から供給されるデータＤ１Ｌを選択してデータＤ４として出力する。選択回路Ａ１５は、モード信号ＭＤが試験モードを示す場合、ＲＷ回路Ａ１０のリードアクセス動作に伴って、データ圧縮回路Ａ１２から供給される圧縮データＤＣを選択してデータＤ４として出力する。
【００６３】
以上のような第２比較例では、試験モードでのデータ圧縮試験により、出力回路Ａ０６および入力回路Ａ０７についての動作試験を実施できず、半導体装置Ａ０の試験カバレッジが低下してしまう。
【００６４】
図１４は、本発明の第４実施形態を示している。第４実施形態を説明するにあたって、第３実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第４実施形態の半導体装置４０は、出力回路３０３および入力回路３０４に代えて出力回路４０３および入力回路４０４を有していること、選択回路３１１がデータＤ２Ｌに代えてデータＤ１Ｌを受けていること、出力回路３１３および出力パッド３１４を有していないこと、選択回路４１５を有していることを除いて、第３実施形態の半導体装置３０と同一である。例えば、第４実施形態の半導体装置４０は、第１実施形態の半導体装置１０と同様に、図２に示したシステムＬＳＩ１のメモリ２を具現している。
【００６５】
出力回路４０３は、ＲＷ回路３１０のリードアクセス動作に伴って、選択回路４１５から供給されるデータＤ４を取得して入出力パッド３０５に出力する。入力回路４０４は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路３１０のライトアクセス動作に伴って、外部から入出力パッド３０５を介して供給されるメモリセルアレイ３０９の書き込みデータの下位ビットを取得してデータＤ２Ｌとして出力する。入力回路４０４は、モード信号ＭＤが第１試験モードまたは第２試験モードのいずれかを示す場合、ＲＷ回路３１０のライトアクセス動作に伴って、外部から入出力パッド３０５を介して供給されるメモリセルアレイ３０９の書き込みデータに対応する圧縮データを取得してデータＤ２Ｌとして出力する。
【００６６】
選択回路４１５は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路３１０のリードアクセス動作に伴って、ＲＷ回路３１０から供給されるデータＤ１Ｌを選択してデータＤ４として出力する。選択回路４１５は、モード信号ＭＤが第１試験モードまたは第２試験モードのいずれかを示す場合、ＲＷ回路３１０のリードアクセス動作に伴って、データ圧縮回路３１２から供給される圧縮データＤＣを選択してデータＤ４として出力する。
【００６７】
半導体装置４０のウェーハ試験において、入出力パッド３０５が使用される場合（入出力パッド３０５にプローブを接触させて試験が実施される場合）、出力回路４０３および入力回路４０４についての動作試験が実施されていることになり、出力回路４０３および入力回路４０４を第２試験モードでのデータ圧縮試験の試験対象から除外することができる。そこで、半導体装置４０では、モード信号ＭＤが第２試験モードを示す場合、データ圧縮回路３１２により圧縮されるデータを、ＲＷ回路３１０から供給されるデータＤ１Ｌと入力回路３０７から供給されるデータＤ２Ｈとにすることで、第２試験モードでのデータ圧縮試験により、出力回路３０６および入力回路３０７についての動作試験のみを実施することができる。このように、第４実施形態でも、第３実施形態と同様に、データ圧縮試験機能を利用して半導体装置４０の試験カバレッジを容易に向上させることができる。また、出力回路４０３および入力回路４０４を第２試験モードでのデータ圧縮試験の試験対象にすると、第２試験モードでのデータ圧縮試験を実施する際に、入出力パッド３０５についてプローブおよびテスタ間の容量を充放電するための時間が必要であり、試験時間が増大する要因となる。このため、出力回路４０３および入力回路４０４を第２試験モードでのデータ圧縮試験の試験対象から除外することで、試験時間の短縮を図ることができる。
【００６８】
また、第４実施形態では、モード信号ＭＤが第１試験モードまたは第２試験モードのいずれかを示す場合、データ圧縮回路３１２から供給される圧縮データＤＣは、選択回路４１５および出力回路４０３を経由して入出力パッド３０５に供給される。このため、第３実施形態における出力回路３１３および出力パッド３１４を不要にでき、チップサイズの縮小およびパッド数の削減に寄与できる。
【００６９】
図１５は、本発明の第５実施形態を示している。第５実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第５実施形態の半導体装置５０は、出力回路１０４、入力回路１０５、出力回路１０７、入力回路１０８およびＲＷ回路１１２に代えて出力回路５０４、入力回路５０５、出力回路５０７、入力回路５０８およびＲＷ回路５１２を有していること、選択回路１１６を有していないこと、判定回路１１７がデータＤ３Ｌ、Ｄ３Ｈに代えてデータＤ１Ｌ、Ｄ１Ｈを受けていること、選択回路５２０、５２１を有していることを除いて、第１実施形態の半導体装置１０と同一である。例えば、第５実施形態の半導体装置５０は、第１実施形態の半導体装置１０と同様に、図２に示したシステムＬＳＩ１のメモリ２を具現している。
【００７０】
出力回路５０４は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路５１２のリードアクセス動作に伴って、選択回路５２０から供給されるデータＤ５Ｌを取得して入出力パッド１０６に出力する。出力回路５０４は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路５１２のライトアクセス動作に伴って、選択回路５２０から供給されるデータＤ５Ｌを取得して入出力パッド１０６に出力する。
【００７１】
入力回路５０５は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路５１２のライトアクセス動作に伴って、外部から入出力パッド１０６を介して供給されるメモリセルアレイ１１１の書き込みデータの下位ビットを取得してデータＤ２Ｌとして出力する。入力回路５０５は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路５１２のライトアクセス動作に伴って、出力回路５０４から入出力パッド１０６を介して供給されるデータを取得してデータＤ２Ｌとして出力する。
【００７２】
出力回路５０７は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路５１２のリードアクセス動作に伴って、選択回路５２１から供給されるデータＤ５Ｈを取得して入出力パッド１０９に出力する。出力回路５０７は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路５１２のライトアクセス動作に伴って、選択回路５２１から供給されるデータＤ５Ｈを取得して入出力パッド１０９に出力する。
【００７３】
入力回路５０８は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路５１２のライトアクセス動作に伴って、外部から入出力パッド１０９を介して供給されるメモリセルアレイ１１１の書き込みデータの上位ビットを取得してデータＤ２Ｈとして出力する。入力回路５０８は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路５１２のライトアクセス動作に伴って、出力回路５０７から入出力パッド１０９を介して供給されるデータを取得してデータＤ２Ｈとして出力する。
【００７４】
ＲＷ回路５１２は、選択回路１１０から供給される制御信号Ｃ３に基づいて、メモリセルアレイ１１１に対するリードアクセス動作／ライトアクセス動作を実施する。ＲＷ回路５１２は、リードアクセス動作によりメモリセルアレイ１１１から読み出されたデータをデータＤ１Ｌ、Ｄ１Ｈとして出力する。ＲＷ回路５１２は、モード信号ＭＤが通常モードまたは第２試験モードのいずれかを示す場合、入力回路５０５、５０８から供給されるデータＤ２Ｌ、Ｄ２Ｈを用いてライトアクセス動作を実施する。ＲＷ回路５１２は、モード信号ＭＤが第１試験モードを示す場合、ＢＩＳＴ回路１１３から供給される試験データＤＴＬ、ＤＴＨを用いてライトアクセス動作を実施する。
【００７５】
選択回路５２０は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路５１２のリードアクセス動作に伴って、ＲＷ回路５１２から供給されるデータＤ１Ｌを選択してデータＤ５Ｌとして出力する。選択回路５２０は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路５１２のライトアクセス動作に伴って、ＢＩＳＴ回路１１３から供給される試験データＤＴＬを選択してデータＤ５Ｌとして出力する。
【００７６】
選択回路５２１は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路５１２のリードアクセス動作に伴って、ＲＷ回路５１２から供給されるデータＤ１Ｈを選択してデータＤ５Ｈとして出力する。選択回路５２１は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路５１２のライトアクセス動作に伴って、ＢＩＳＴ回路１１３から供給される試験データＤＴＨを選択してデータＤ５Ｈとして出力する。
【００７７】
以上のような第５実施形態では、モード信号ＭＤが第２試験モードを示す場合、ＢＩＳＴ回路１１３から供給される制御信号Ｃ２は、出力回路１０１、入力回路１０２、選択回路１１０を経由してＲＷ回路５１２に供給される。また、モード信号ＭＤが第２試験モードを示す場合、ＢＩＳＴ回路１１３から供給される試験データＤＴＬ、ＤＴＨは、選択回路５２０、５２１、出力回路５０４、５０７および入力回路５０５、５０８を経由してメモリセルアレイ１１１の書き込みデータとしてＲＷ回路５１２に供給される。従って、第２試験モードでの自己試験により、入力回路１０２と、出力回路５０４、５０７および入力回路５０５、５０８とについての動作試験を実施することができる。このように、第５実施形態でも、第１実施形態と同様に、自己試験機能を利用して半導体装置５０の試験カバレッジを容易に向上させることができる。
【００７８】
図１６は、本発明の第６実施形態を示している。第６実施形態を説明するにあたって、第１、第２および第５実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第６実施形態の半導体装置６０は、出力回路５０４、入力回路５０５およびＲＷ回路５１２に代えて出力回路２０４、入力回路２０５およびＲＷ回路６１２を有していること、選択回路５２０を有していないことを除いて、第５実施形態の半導体装置５０と同一である。例えば、第６実施形態の半導体装置６０は、第１実施形態の半導体装置１０と同様に、図２に示したシステムＬＳＩ１のメモリ２を具現している。
【００７９】
ＲＷ回路６１２は、選択回路１１０から供給される制御信号Ｃ３に基づいて、メモリセルアレイ１１１に対するリードアクセス動作／ライトアクセス動作を実施する。ＲＷ回路６１２は、リードアクセス動作によりメモリセルアレイ１１１から読み出されたデータをデータＤ１Ｌ、Ｄ１Ｈとして出力する。ＲＷ回路６１２は、モード信号ＭＤが通常モードを示す場合、入力回路２０５、５０８から供給されるデータＤ２Ｌ、Ｄ２Ｈを用いてライトアクセス動作を実施する。ＲＷ回路６１２は、モード信号ＭＤが第１試験モードを示す場合、ＢＩＳＴ回路１１３から供給される試験データＤＴＬ、ＤＴＨを用いてライトアクセス動作を実施する。ＲＷ回路６１２は、モード信号ＭＤが第２試験モードを示す場合、ＢＩＳＴ回路１１３から供給される試験データＤＴＬと入力回路５０８から供給されるデータＤ２Ｈとを用いてライトアクセス動作を実施する。以上のような第６実施形態でも、第１および第２実施形態と同様の効果が得られる。
【００８０】
図１７は、本発明の第７実施形態を示している。第７実施形態を説明するにあたって、第３実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第７実施形態の半導体装置７０は、出力回路３０３、入力回路３０４、出力回路３０６、入力回路３０７およびＲＷ回路３１０に代えて出力回路７０３、入力回路７０４、出力回路７０６、入力回路７０７およびＲＷ回路７１０を有していること、選択回路３１１を有していないこと、データ圧縮回路３１２がデータＤ３Ｌ、Ｄ３Ｈに代えてデータＤ１Ｌ、Ｄ１Ｈを受けていること、選択回路７１６を有していることを除いて、第３実施形態の半導体装置３０と同一である。例えば、第７実施形態の半導体装置７０は、第１実施形態の半導体装置１０と同様に、図２に示したシステムＬＳＩ１のメモリ２を具現している。
【００８１】
出力回路７０３は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路７１０のリードアクセス動作に伴って、ＲＷ回路７１０から供給されるデータＤ１Ｌを取得して入出力パッド３０５に出力する。入力回路７０４は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路７１０のライトアクセス動作に伴って、外部から入出力パッド３０５を介して供給されるメモリセルアレイ３０９の書き込みデータの下位ビットを取得してデータＤ２Ｌとして出力する。入力回路７０４は、モード信号ＭＤが第１試験モードまたは第２試験モードのいずれかを示す場合、ＲＷ回路７１０のライトアクセス動作に伴って、外部から入出力パッド３０５を介して供給されるメモリセルアレイ３０９の書き込みデータに対応する圧縮データを取得してデータＤ２Ｌとして出力する。
【００８２】
出力回路７０６は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路７１０のリードアクセス動作に伴って、選択回路７１６から供給されるデータＤ５を取得して入出力パッド３０８に出力する。出力回路７０６は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路７１０のライトアクセス動作に伴って、選択回路７１６から供給されるデータＤ５を取得して入出力パッド３０８に出力する。
【００８３】
入力回路７０７は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路７１０のライトアクセス動作に伴って、外部から入出力パッド３０８を介して供給されるメモリセルアレイ３０９の書き込みデータの上位ビットを取得してデータＤ２Ｈとして出力する。入力回路７０７は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路７１０のライトアクセス動作に伴って、出力回路７０６から入出力パッド３０８を介して供給されるデータを取得してデータＤ２Ｈとして出力する。
【００８４】
ＲＷ回路７１０は、入力回路３０１から供給される制御信号Ｃ１に基づいて、メモリセルアレイ３０９に対するリードアクセス動作／ライトアクセス動作を実施する。ＲＷ回路７１０は、リードアクセス動作によりメモリセルアレイ３０９から読み出されたデータをデータＤ１Ｌ、Ｄ１Ｈとして出力する。ＲＷ回路７１０は、モード信号ＭＤが通常モードを示す場合、入力回路７０４、７０７から供給されるデータＤ２Ｌ、Ｄ２Ｈを用いてライトアクセス動作を実施する。ＲＷ回路７１０は、モード信号ＭＤが第１試験モードを示す場合、入力回路７０４から供給されるデータＤ２Ｌに基づいて生成した書き込みデータを用いてライトアクセス動作を実施する。ＲＷ回路７１０は、モード信号ＭＤが第２試験モードを示す場合、入力回路７０７から供給されるデータＤ２Ｈに基づいて生成した書き込みデータを用いてライトアクセス動作を実施する。
【００８５】
選択回路７１６は、モード信号ＭＤが通常モードを示す場合、ＲＷ回路７１０のリードアクセス動作に伴って、ＲＷ回路７１０から供給されるデータＤ１Ｈを選択してデータＤ５として出力する。選択回路７１６は、モード信号ＭＤが第２試験モードを示す場合、ＲＷ回路７１０のライトアクセス動作に伴って、入力回路７０４から供給されるデータＤ２Ｌを選択してデータＤ５として出力する。
【００８６】
以上のような第７実施形態では、モード信号ＭＤが第２試験モードを示す場合、外部から入出力パッド３０５を介して供給されるメモリセルアレイ３０９の書き込みデータに対応する圧縮データは、入力回路７０４、選択回路７１６、出力回路７０６および入力回路７０７を経由してＲＷ回路７１０に供給される。従って、第２試験モードでのデータ圧縮試験により、出力回路７０６および入力回路７０４、７０７についての動作試験を実施することができる。このように、第７実施形態でも、第３実施形態と同様に、データ圧縮試験機能を利用して半導体装置７０の試験カバレッジを容易に向上させることができる。
【００８７】
図１８は、本発明の第８実施形態を示している。第８実施形態を説明するにあたって、第３、第４および第７実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。第８実施形態の半導体装置８０は、出力回路７０３および入力回路７０４に代えて出力回路４０３および入力回路４０４を有していること、出力回路３１３および出力パッド３１４を有していないこと、選択回路４１５を有していることを除いて、第７実施形態の半導体装置７０と同一である。例えば、第８実施形態の半導体装置８０は、第１実施形態の半導体装置１０と同様に、図２に示したシステムＬＳＩ１のメモリ２を具現している。以上のような第８実施形態でも、第３および第４実施形態と同様の効果が得られる。
【００８８】
なお、第１〜第８実施形態では、半導体装置がＤＲＡＭとして形成された例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、半導体装置がＳＲＡＭ（Static RAM）あるいは擬似ＳＲＡＭ（Pseudo SRAM）として形成されてもよい。また、第１〜第８実施形態では、記憶回路がメモリセルアレイ（複数のメモリセル）で構成された例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、記憶回路が複数のレジスタで構成されてもよい。
【００８９】
以上の実施形態に関して、更に以下の付記を開示する。
（付記１）
通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
第１試験モード時および第２試験モード時に前記内部制御信号、前記記憶回路の書き込みデータとして用いられる試験データ、および前記記憶回路の読み出しデータと比較される期待値データを生成して出力する自己試験回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第１入出力パッドを介して前記第１データ出力回路の出力データを取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記第１データ入力回路の出力データと前記第２データ入力回路の出力データとで構成されるデータを選択して出力する比較対象選択回路と、
第１試験モード時および第２試験モード時に前記比較対象選択回路の出力データと前記期待値データとの比較により試験判定を実施して試験結果信号を出力する判定回路と、
第１試験モード時および第２試験モード時に前記試験結果信号を取得して出力パッドに出力する試験結果出力回路とを備えることを特徴とする半導体装置。
（付記２）
通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
第１試験モード時および第２試験モード時に前記内部制御信号、前記記憶回路の書き込みデータとして用いられる試験データ、および前記記憶回路の読み出しデータと比較される期待値データを生成して出力する自己試験回路と、
通常モード時に前記記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記記憶回路の読み出しデータにおける前記第１入出力パッドの対応部分と前記第２データ入力回路の出力データとで構成されるデータを選択して出力する比較対象選択回路と、
第１試験モード時および第２試験モード時に前記比較対象選択回路の出力データと前記期待値データとの比較により試験判定を実施して試験結果信号を出力する判定回路と、
第１試験モード時および第２試験モード時に前記試験結果信号を取得して出力パッドに出力する試験結果出力回路とを備えることを特徴とする半導体装置。
（付記３）
付記１または付記２記載の半導体装置において、
第２試験モード時に前記内部制御信号を取得して入力パッドに出力する制御信号出力回路と、
通常モード時に前記入力パッドを介して前記外部制御信号を取得して出力し、第２試験モード時に前記入力パッドを介して前記制御信号出力回路の出力信号を取得して出力する制御信号入力回路と、
第１試験モード時に前記内部制御信号を選択して出力し、通常モード時および第２試験モード時に前記制御信号入力回路の出力信号を選択して出力する制御信号選択回路とを備え、
前記記憶回路は、前記制御信号選択回路の出力信号に応じてデータの読み出し／書き込みを実施することを特徴とする半導体装置。
（付記４）
付記３記載の半導体装置において、
前記制御信号出力回路の駆動能力は、前記第１データ出力回路、第２データ出力回路および前記試験結果出力回路の駆動能力より小さいことを特徴とする半導体装置。
（付記５）
付記１または付記２記載の半導体装置において、
前記外部制御信号および前記内部制御信号は、アクセス先を指示するアドレス信号を含むことを特徴とする半導体装置。
（付記６）
付記１または付記２記載の半導体装置において、
前記外部制御信号および前記内部制御信号は、データの読み出し／書き込みを指示するコマンド信号を含むことを特徴とする半導体装置。
（付記７）
付記１または付記２記載の半導体装置において、
前記外部制御信号および前記内部制御信号は、データの読み出し／書き込みの動作タイミングを規定するクロック信号を含むことを特徴とする半導体装置。
（付記８）
付記１または付記２記載の半導体装置において、
前記記憶回路、前記自己試験回路、前記第１データ出力回路、前記第１データ入力回路、前記第２データ出力回路、前記第２データ入力回路、前記判定回路および前記試験結果出力回路は、同一のパッケージに収容される複数の半導体チップのいずれかに共通して搭載され、
前記入力パッド、前記第１入出力パッドまたは前記第２入出力パッドの少なくともいずれかは、パッケージの外部端子に接続されることなく、別の半導体チップに形成されるパッドに接続されることを特徴とする半導体装置。
（付記９）
通常モード時、第１試験モード時および第２試験モード時に外部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第１試験モード時および第２試験モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータに対応する圧縮データを取得して出力し、第２試験モード時に前記第１入出力パッドを介して前記第１データ出力回路の出力データを取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記第１データ入力回路の出力データと前記第２データ入力回路の出力データとで構成されるデータを選択して出力する圧縮対象選択回路と、
第１試験モード時および第２試験モード時に前記圧縮対象選択回路の出力データを圧縮して出力するデータ圧縮回路と、
第１試験モード時および第２試験モード時に前記データ圧縮回路の出力データを取得して出力パッドに出力する圧縮結果出力回路とを備えることを特徴とする半導体装置。
（付記１０）
通常モード時、第１試験モード時および第２試験モード時に外部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
通常モード時、第１試験モード時および第２試験モード時に入力データを取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第１試験モード時および第２試験モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータに対応する圧縮データを取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記記憶回路の読み出しデータにおける前記第１入出力パッドの対応部分と前記第２データ出力回路の出力データとで構成されるデータを選択して出力する圧縮対象選択回路と、
第１試験モード時および第２試験モード時に前記圧縮対象選択回路の出力データを圧縮して出力するデータ圧縮回路と、
通常モード時に前記記憶回路の読み出しデータにおける前記第１入出力パッドの対応部分を選択して前記第１データ出力回路の入力データとして出力し、第１試験モード時および第２試験モード時に前記データ圧縮回路の出力データを選択して前記第１データ出力回路の入力データとして出力する出力対象選択回路とを備えることを特徴とする半導体装置。
（付記１１）
付記１、付記２、付記９または付記１０のいずれかに記載の半導体装置において、
前記記憶回路は、複数のメモリセルにより構成されることを特徴とする半導体装置。
（付記１２）
付記１、付記２、付記９または付記１０のいずれかに記載の半導体装置において、
前記記憶回路は、複数のレジスタにより構成されることを特徴とする半導体装置。
（付記１３）
通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
第１試験モード時および第２試験モード時に前記内部制御信号、前記記憶回路の書き込みデータとして用いられる試験データ、および前記記憶回路の読み出しデータと比較される期待値データを生成して出力する自己試験回路と、
通常モード時に前記記憶回路の読み出しデータの対応部分を選択して出力し、第２試験モード時に前記試験データの対応部分を選択して出力する第１データ選択回路と、
通常モード時および第２試験モード時に前記第１データ選択回路の出力データを取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第１入出力パッドを介して前記第１データ出力回路の出力データを取得して前記記憶回路の書き込みデータの対応部分として出力する第１データ入力回路と、
通常モード時に前記記憶回路の読み出しデータの対応部分を選択して出力し、第２試験モード時に前記試験データの対応部分を選択して出力する第２データ選択回路と、
通常モード時および第２試験モード時に前記第２データ選択回路の出力データを取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して前記記憶回路の書き込みデータの対応部分として出力する第２データ入力回路と、
第１試験モード時および第２試験モード時に前記記憶回路の読み出しデータと前記期待値データとの比較により試験判定を実施して試験結果信号を出力する判定回路と、
第１試験モード時および第２試験モード時に前記試験結果信号を取得して出力パッドに出力する試験結果出力回路とを備えることを特徴とする半導体装置。
（付記１４）
通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
第１試験モード時および第２試験モード時に前記内部制御信号、前記記憶回路の書き込みデータとして用いられる試験データ、および前記記憶回路の読み出しデータと比較される期待値データを生成して出力する自己試験回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第１入出力パッドを介して前記第１データ出力回路の出力データを取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記第１データ入力回路の出力データと前記第２データ入力回路の出力データとで構成されるデータを選択して出力する比較対象選択回路と、
第１試験モード時および第２試験モード時に前記比較対象選択回路の出力データと前記期待値データとの比較により試験判定を実施して試験結果信号を出力する判定回路と、
第１試験モード時および第２試験モード時に前記試験結果信号を取得して出力パッドに出力する試験結果出力回路とを有する半導体装置を備えることを特徴とするシステム。
（付記１５）
通常モード時に外部制御信号に応じてデータの読み出し／書き込みを実施し、第１試験モード時および第２試験モード時に内部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
第１試験モード時および第２試験モード時に前記内部制御信号、前記記憶回路の書き込みデータとして用いられる試験データ、および前記記憶回路の読み出しデータと比較される期待値データを生成して出力する自己試験回路と、
通常モード時に前記記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記記憶回路の読み出しデータにおける前記第１入出力パッドの対応部分と前記第２データ入力回路の出力データとで構成されるデータを選択して出力する比較対象選択回路と、
第１試験モード時および第２試験モード時に前記比較対象選択回路の出力データと前記期待値データとの比較により試験判定を実施して試験結果信号を出力する判定回路と、
第１試験モード時および第２試験モード時に前記試験結果信号を取得して出力パッドに出力する試験結果出力回路とを有する半導体装置を備えることを特徴とするシステム。
（付記１６）
付記１４または付記１５記載のシステムにおいて、
前記半導体装置は、
第２試験モード時に前記内部制御信号を取得して入力パッドに出力する制御信号出力回路と、
通常モード時に前記入力パッドを介して前記外部制御信号を取得して出力し、第２試験モード時に前記入力パッドを介して前記制御信号出力回路の出力信号を取得して出力する制御信号入力回路と、
第１試験モード時に前記内部制御信号を選択して出力し、通常モード時および第２試験モード時に前記制御信号入力回路の出力信号を選択して出力する制御信号選択回路とを備え、
前記記憶回路は、前記制御信号選択回路の出力信号に応じてデータの読み出し／書き込みを実施することを特徴とするシステム。
（付記１７）
付記１６記載のシステムにおいて、
前記制御信号出力回路の駆動能力は、前記第１データ出力回路、第２データ出力回路および前記試験結果出力回路の駆動能力より小さいことを特徴とするシステム。
（付記１８）
付記１４または付記１５記載のシステムにおいて、
前記外部制御信号および前記内部制御信号は、アクセス先を指示するアドレス信号を含むことを特徴とするシステム。
（付記１９）
付記１４または付記１５記載のシステムにおいて、
前記外部制御信号および前記内部制御信号は、データの読み出し／書き込みを指示するコマンド信号を含むことを特徴とするシステム。
（付記２０）
付記１４または付記１５記載のシステムにおいて、
前記外部制御信号および前記内部制御信号は、データの読み出し／書き込みの動作タイミングを規定するクロック信号を含むことを特徴とするシステム。
（付記２１）
付記１４または付記１５記載のシステムにおいて、
前記記憶回路、前記自己試験回路、前記第１データ出力回路、前記第１データ入力回路、前記第２データ出力回路、前記第２データ入力回路、前記判定回路および前記試験結果出力回路は、同一のパッケージに収容される複数の半導体チップのいずれかに共通して搭載され、
前記入力パッド、前記第１入出力パッドまたは前記第２入出力パッドの少なくともいずれかは、パッケージの外部端子に接続されることなく、別の半導体チップに形成されるパッドに接続されることを特徴とするシステム。
（付記２２）
通常モード時、第１試験モード時および第２試験モード時に外部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第１試験モード時および第２試験モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータに対応する圧縮データを取得して出力し、第２試験モード時に前記第１入出力パッドを介して前記第１データ出力回路の出力データを取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記第１データ入力回路の出力データと前記第２データ入力回路の出力データとで構成されるデータを選択して出力する圧縮対象選択回路と、
第１試験モード時および第２試験モード時に前記圧縮対象選択回路の出力データを圧縮して出力するデータ圧縮回路と、
第１試験モード時および第２試験モード時に前記データ圧縮回路の出力データを取得して出力パッドに出力する圧縮結果出力回路と有する半導体装置を備えることを特徴とするシステム。
（付記２３）
通常モード時、第１試験モード時および第２試験モード時に外部制御信号に応じてデータの読み出し／書き込みを実施する記憶回路と、
通常モード時、第１試験モード時および第２試験モード時に入力データを取得して第１入出力パッドに出力する第１データ出力回路と、
通常モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第１試験モード時および第２試験モード時に前記第１入出力パッドを介して前記記憶回路の書き込みデータに対応する圧縮データを取得して出力する第１データ入力回路と、
通常モード時および第２試験モード時に前記記憶回路の読み出しデータの対応部分を取得して第２入出力パッドに出力する第２データ出力回路と、
通常モード時に前記第２入出力パッドを介して前記記憶回路の書き込みデータの対応部分を取得して出力し、第２試験モード時に前記第２入出力パッドを介して前記第２データ出力回路の出力データを取得して出力する第２データ入力回路と、
第１試験モード時に前記記憶回路の読み出しデータを選択して出力し、第２試験モード時に前記記憶回路の読み出しデータにおける前記第１入出力パッドの対応部分と前記第２データ出力回路の出力データとで構成されるデータを選択して出力する圧縮対象選択回路と、
第１試験モード時および第２試験モード時に前記圧縮対象選択回路の出力データを圧縮して出力するデータ圧縮回路と、
通常モード時に前記記憶回路の読み出しデータにおける前記第１入出力パッドの対応部分を選択して前記第１データ出力回路の入力データとして出力し、第１試験モード時および第２試験モード時に前記データ圧縮回路の出力データを選択して前記第１データ出力回路の入力データとして出力する出力対象選択回路とを有する半導体装置を備えることを特徴とするシステム。
（付記２４）
付記１４、付記１５、付記２２または付記２３のいずれかに記載のシステムにおいて、
前記記憶回路は、複数のメモリセルにより構成されることを特徴とするシステム。
（付記２５）
付記１４、付記１５、付記２２または付記２３のいずれかに記載のシステムにおいて、
前記記憶回路は、複数のレジスタにより構成されることを特徴とするシステム。
【００９０】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００９１】
本発明は、自己試験機能あるいはデータ圧縮試験機能を有する半導体装置に適用できる。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１実施形態を示すブロック図である。
【図２】本発明が適用されるシステムＬＳＩの一例を示すブロック図である。
【図３】図１の半導体装置における通常モード時の動作を示す説明図である。
【図４】図１の半導体装置における第１試験モード時の動作を示す説明図である。
【図５】図１の半導体装置における第２試験モード時の動作を示す説明図である。
【図６】図２のシステムＬＳＩにおけるチップ間接続試験の概要を示す説明図である。
【図７】本発明の第１比較例を示すブロック図である。
【図８】本発明の第２実施形態を示すブロック図である。
【図９】本発明の第３実施形態を示すブロック図である。
【図１０】図９の半導体装置における通常モード時の動作を示す説明図である。
【図１１】図９の半導体装置における第１試験モード時の動作を示す説明図である。
【図１２】図９の半導体装置における第２試験モード時の動作を示す説明図である。
【図１３】本発明の第２比較例を示すブロック図である。
【図１４】本発明の第４実施形態を示すブロック図である。
【図１５】本発明の第５実施形態を示すブロック図である。
【図１６】本発明の第６実施形態を示すブロック図である。
【図１７】本発明の第７実施形態を示すブロック図である。
【図１８】本発明の第８実施形態を示すブロック図である。
【符号の説明】
【００９３】
１‥システムＬＳＩ；２‥メモリ；３‥プロセッサ；１０、２０、３０、４０、５０、６０、７０、８０‥半導体装置；１０１、１０４、１０７、１１８、２０４、３０３、３０６、３１３、４０３、５０４、５０７、７０３、７０６‥出力回路；１０２、１０５、１０８、２０５、３０１、３０４、３０７、４０４、５０５、５０８、７０４、７０７‥入力回路；１０３、３０２‥入力パッド；１０６、１０９、３０５、３０８‥入出力パッド；１１０、１１６、３１１、４１５、５２０、５２１、７１６‥選択回路；１１１、３０９‥メモリセルアレイ；１１２、３１０、５１２、６１２、７１０‥ＲＷ回路；１１３‥ＢＩＳＴ回路；１１４‥試験データ発生回路；１１５‥期待値データ発生回路；１１７‥判定回路；１１９、３１４‥出力パッド；３１２‥データ圧縮回路
【図１】
0004757910.tif 000002
【図２】
0004757910.tif 000003
【図３】
0004757910.tif 000004
【図４】
0004757910.tif 000005
【図５】
0004757910.tif 000006
【図６】
0004757910.tif 000007
【図７】
0004757910.tif 000008
【図８】
0004757910.tif 000009
【図９】
0004757910.tif 000010
【図１０】
0004757910.tif 000011
【図１１】
0004757910.tif 000012
【図１２】
0004757910.tif 000013
【図１３】
0004757910.tif 000014
【図１４】
0004757910.tif 000015
【図１５】
0004757910.tif 000016
【図１６】
0004757910.tif 000017
【図１７】
0004757910.tif 000018
【図１８】
0004757910.tif 000019