(57)【特許請求の範囲】
【請求項１】
ＴＦＴで駆動される有機電界発光素子であって、
第１ＴＦＴ、第２ＴＦＴ及び金属配線が形成された基板と、
前記第１ＴＦＴ、第２ＴＦＴ及び金属配線が形成された基板上に設けられた平坦化膜と、
前記平坦化膜の所定領域に形成され、前記第１ＴＦＴの第１ソース／ドレイン領域、第２ＴＦＴの第２ソース／ドレイン領域及び金属配線の所定領域を露出させるコンタクトホールと、
前記コンタクトホールを介して前記金属配線、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域を電気的に連結する連結配線と、を備え、
前記連結配線は、前記金属配線と前記第１ソース／ドレイン領域の一側領域とが連結された第１連結配線、及び前記第１ソース／ドレイン領域の他側領域と前記第２ソース／ドレイン領域の一側領域とが連結された第２連結配線を含むことを特徴とする有機電界発光素子。
【請求項２】
前記第１ソース／ドレイン領域または第２ソース／ドレイン領域のうちいずれか一方の領域に連結された第１電極と、
前記第１電極上に形成された有機膜層と、
前記有機膜層上に形成された第２電極と、をさらに備えることを特徴とする請求項１に記載の有機電界発光素子。
【請求項３】
前記第１電極は、反射層と透明層を含むことを特徴とする請求項２に記載の有機電界発光素子。
【請求項４】
前記反射層は、アルミニウム、銀及びこれらの合金のうちいずれか１つで形成されることを特徴とする請求項３に記載の有機電界発光素子。
【請求項５】
前記透明層は、ＩＴＯまたはＩＺＯで形成されることを特徴とする請求項３に記載の有機電界発光素子。
【請求項６】
前記連結配線は、前記第１電極と同じ層に形成されていて、同じ物質からなることを特徴とする請求項１に記載の有機電界発光素子。
【請求項７】
前記第１ＴＦＴの第１ゲート電極及び前記第２ＴＦＴの第１ゲート電極と前記金属配線とは、同じ層に形成されていることを特徴とする請求項１に記載の有機電界発光素子。
【請求項８】
前記第１ゲート電極、前記第２ゲート電極及び前記金属配線は、モリブデン、タングステン、アルミニウム及びこれらの合金のうちいずれか１つで形成されていることを特徴とする請求項７に記載の有機電界発光素子。
【請求項９】
前記第１ＴＦＴ及び前記第２ＴＦＴは、
各々前記基板上に形成された第１ゲート電極及び第２ゲート電極と、
前記第１ゲート電極及び前記第２ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第１ゲート電極に対応し、第１ソース／ドレイン領域及び第１チャンネル領域を含む第１半導体層、及び前記第２ゲート電極に対応し、第２ソース／ドレイン領域及び第２チャンネル領域を含む第２半導体層とを備えることを特徴とする請求項１に記載の有機電界発光素子。
【請求項１０】
前記第１ＴＦＴ及び前記第２ＴＦＴは、
各々前記基板上に形成され、第１ソース／ドレイン領域及び第１チャンネル領域を含む第１半導体層、及び第２ソース／ドレイン領域及び第２チャンネル領域を含む第２半導体層と、
前記第１半導体層及び前記第２半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第１チャンネル領域に対応する第１ゲート電極、及び第２チャンネル領域に対応する第２ゲート電極と、を備えることを特徴とする請求項１に記載の有機電界発光素子。
【請求項１１】
前記第１ソース／ドレイン領域と前記第１チャンネル領域との間にＬＤＤ領域をさらに備えることを特徴とする請求項９又は１０に記載の有機電界発光素子。
【請求項１２】
基板上に、ＴＦＴで駆動する領域となる第１ＴＦＴ領域と第２ＴＦＴ領域を有する有機電界発光素子であって、
前記基板上に形成された金属配線、前記基板上の前記第１ＴＦＴ領域に形成された第１ゲート電極及び前記基板上の前記第２ＴＦＴ領域に形成された第２ゲート電極と、
前記金属配線、前記第１ゲート電極及び前記第２ゲート電極上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第１ゲート電極に対応する第１ソース／ドレイン領域と第１チャンネル領域を含む第１半導体層、及び前記第２ゲート電極に対応する第２ソース／ドレイン領域と第２チャンネル領域を含む第２半導体層と、
前記第１半導体層及び前記第２半導体層上に形成された平坦化膜と、
前記平坦化膜の所定領域をエッチングすることにより、前記金属配線、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域の所定領域を露出させたコンタクトホールと、
前記コンタクトホールを介してて各々前記金属配線と前記第１ソース／ドレイン領域の一側領域とを連結する第１連結配線、前記第１ソース／ドレイン領域の他側領域と前記第２ソース／ドレイン領域の一側領域とを連結する第２連結配線、及び前記第２ソース／ドレイン領域の他側領域に連結された第１電極と、
前記第１連結配線、前記第２連結配線及び前記第１電極上に形成され、前記第１電極の
所定領域を露出させる画素定義膜と、
前記画素定義膜により露出された第１電極上に形成され、少なくとも有機発光層を含む有機膜層及び第２電極と、を備えることを特徴とする有機電界発光素子。
【請求項１３】
前記金属配線、前記第１ゲート電極及び前記第２ゲート電極は、同じ物質からなることを特徴とする請求項１２に記載の有機電界発光素子。
【請求項１４】
前記第１ソース／ドレイン領域と前記第１チャンネル領域との間に、または前記第２ソース／ドレイン領域と前記第２チャンネル領域との間にＬＤＤ領域をさらに備えることを特徴とする請求項１２に記載の有機電界発光素子。
【請求項１５】
前記第１連結配線、前記第２連結配線及び前記第１電極は、反射層と透明層からなることを特徴とする請求項１２に記載の有機電界発光素子。
【請求項１６】
基板上に、ＴＦＴで駆動する領域となる第１ＴＦＴ領域と第２ＴＦＴ領域を有する有機電界発光素子であって、
前記基板上に形成された金属配線と、
前記金属配線上に形成されたバッファ層と、
前記バッファ層上の前記第１ＴＦＴ領域上に形成され、第１ソース／ドレイン領域と第１チャンネル領域を含む第１半導体層、及び前記バッファ層上の前記第２ＴＦＴ領域上に形成され、第２ソース／ドレイン領域と第２チャンネル領域を含む第２半導体層と、
前記第１半導体層及び前記第２半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第１チャンネル領域及び前記第２チャンネル領域に各々対応する第１ゲート電極及び第２ゲート電極と、
前記第１ゲート電極及び前記第２ゲート電極上に形成された平坦化膜と、
前記平坦化膜及び前記ゲート絶縁膜の所定領域をエッチングすることにより、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域の所定領域を露出させ、前記平坦化膜、前記ゲート絶縁膜及び前記バッファ層の所定領域をエッチングすることにより、前記金属配線の所定領域を露出させたコンタクトホールと、
前記コンタクトホールを介して各々前記金属配線と前記第１ソース／ドレイン領域の一側領域とを連結する第１連結配線、前記第１ソース／ドレイン領域の他側領域と前記第２ソース／ドレイン領域の一側領域とを連結する第２連結配線、及び前記第２ソース／ドレイン領域の他側領域に連結された第１電極と、
前記第１連結配線、前記第２連結配線及び前記第１電極上に形成され、前記第１電極の所定領域を露出させる画素定義膜と、
前記画素定義膜により露出された第１電極上に形成され、少なくとも有機発光層を含む有機膜層及び第２電極と、を備えることを特徴とする有機電界発光素子。
【請求項１７】
前記第１ソース／ドレイン領域と前記第１チャンネル領域との間に、または第２ソース／ドレイン領域と第２チャンネル領域との間にＬＤＤ領域をさらに備えることを特徴とする請求項１６に記載の有機電界発光素子。
【請求項１８】
前記第１連結配線、前記第２連結配線及び前記第１電極は、反射層と透明層からなることを特徴とする請求項１６に記載の有機電界発光素子。
【請求項１９】
基板上に、ＴＦＴで駆動する領域となる第１ＴＦＴ領域と第２ＴＦＴ領域を有する有機電界発光素子であって、
基板上に金属配線を形成する段階と、
前記金属配線上にバッファ層を形成する段階と、
前記第１ＴＦＴ領域及び第２ＴＦＴ領域の前記バッファ層上に、第１半導体層及び第２半導体層をそれぞれ形成する段階と、
前記第１半導体層及び前記第２半導体層上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に、前記第１半導体層の第１チャンネル領域及び前記第２半導体層の第２チャンネル領域に各々対応する第１ゲート電極及び第２ゲート電極を形成する段階と、
前記第１ゲート電極及び前記第２ゲート電極上に平坦化膜を形成する段階と、
前記平坦化膜及び前記ゲート絶縁膜の所定領域をエッチングし、前記第１半導体層の第１ソース／ドレイン領域及び第２半導体層の第２ソース／ドレイン領域の所定領域を露出させ、前記平坦化膜、前記ゲート絶縁膜及び前記バッファ層の所定領域をエッチングし、前記金属配線の所定領域を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールが形成された基板上に反射層及び透明層を形成する段階と、
前記反射層及び前記透明層をパターニングし、前記金属配線と前記第１ソース／ドレイン領域の一側領域とを連結する第１連結配線、前記第２ソース／ドレイン領域の他側領域と前記第２ソース／ドレイン領域の一側領域とを連結する第２連結配線、及び前記第２ソース／ドレイン領域に連結された第１電極を形成する段階と、
前記第１連結配線、前記第２連結配線及び前記第１電極が形成された基板上に、前記第１電極の所定領域が露出される画素定義膜を形成する段階と、
前記画素定義膜により露出された第１電極上に、少なくとも有機発光層を含む有機膜層及び第２電極を形成する段階と、を備えることを特徴とする有機電界発光素子の製造方法。
【請求項２０】
前記第１半導体層及び前記第２半導体層を形成する段階は、
前記バッファ層上にシリコン層を形成する段階と、
前記シリコン層をパターニングし、第１シリコンパターン及び第２シリコンパターンを形成する段階と、
前記第１シリコンパターン及び前記第２シリコンパターンの所定領域を覆う第１フォトレジストパターンを形成し、低濃度の第１不純物を注入する段階と、
前記第１フォトレジストパターンを除去し、前記第１シリコンパターン上に、前記第１フォトレジストパターンが前記第１シリコンパターンを覆った領域よりさらに広く覆うように形成され、且つ前記第２シリコンパターンを完全に覆う第２フォトレジストパターンを形成し、高濃度の第１不純物を注入し、前記第１シリコンパターンを、第１ソース／ドレイン領域、ＬＤＤ領域及び第１チャンネル領域を有する第１半導体層として形成する段階と、
前記第２フォトレジストパターンを除去し、前記第１半導体層を完全に覆い、且つ前記第２シリコンパターン上に前記第１フォトレジストパターンが覆った領域と同じ領域を覆うように形成された第３フォトレジストパターンを形成し、高濃度の第２不純物を注入し、第２ソース／ドレイン領域及び第２チャンネル領域を有する第２半導体層を形成する段階と、を備えることを特徴とする請求項１９に記載の有機電界発光素子の製造方法。
【請求項２１】
前記第１不純物は、Ｎ型の不純物であることを特徴とする請求項１９に記載の有機電界発光素子の製造方法。
【請求項２２】
前記第２不純物は、Ｐ型の不純物であることを特徴とする請求項１９に記載の有機電界発光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機電界発光素子及びその製造方法に関し、より詳細には、配線及びゲート電極を同時に形成したり、第１全電極を形成する時、素子を電気的に連結する連結配線を形成することによって、従来に比べて、使われるマスクの数を減少させることができ、これにより、工程を短縮することができ、製造コストを節減することができる有機電界発光素子及びその製造方法に関する。
【背景技術】
【０００２】
平板表示素子（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）のうち、有機電界発光素子（Ｏｒｇａｎｉｃ  Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ  Ｄｅｖｉｃｅ）は、自発光であり、視野角が広くて、応答速度が１ｍｓ以下と速く、厚さが薄く、製作費用が低く、コントラスト（Ｃｏｎｔｒａｓｔ）が高いなどの特性を示す。
【０００３】
有機電界発光素子は、アノード電極とカソード電極との間に有機発光層が設けられており、アノード電極から供給される正孔とカソード電極から受けた電子とが、有機発光層内で結合して、正孔−電子の対である励起子を形成し、さらに前記励起子が基底状態に戻りながら発生するエネルギーにより発光するようになる。
【０００４】
一般に、前記有機電界発光素子は、各画素毎に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を装着し、有機電界発光素子の画素数と関係なく、一定の電流を供給することによって、安定した輝度を示すことができ、且つ電力消耗が少なくて、高解像度及び大型ディスプレイの適用に有利であるという長所を有する。
【０００５】
図１ａ乃至図１ｋは、従来のトップゲート型（Ｔｏｐ  ｇａｔｅ  ｔｙｐｅ）ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【０００６】
図１ａを参照すれば、従来のトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子は、第１ＴＦＴ領域Ａ、第２ＴＦＴ領域Ｂ及び開口領域Ｃを有する基板１００上に、非晶質シリコン層を積層し、結晶化法により結晶化した後、第１マスク（図示せず）を用いてパターニングし、第１、第２半導体層１１０、１１５を形成する。
【０００７】
一般的に、前記マスクは、フォト工程でフォトレジスト（Ｐｈｏｔｏ  Ｒｅｓｉｓｔ）パターンを形成するために用いられる。前記形成されたフォトレジストパターンを用いてエッチング工程を進行するようになる。その後、前記フォトレジストパターンは、ドライエッチングによるアッシング（Ashing）により除去され、アッシング後に残存するフォトレジストは、フォトレジストストリップ（ＰＲ  Ｓｔｒｉｐ）を用いて全部除去される。
【０００８】
図１ｂを参照すれば、前記第１、第２半導体層１１０、１１５の上部には、基板全面にわたってゲート絶縁膜１２０が形成されていて、第１ＴＦＴ領域Ａ及び第２ＴＦＴ領域Ｂ上の第１、第２半導体層１１０、１１５の上部に、第２マスク（図示せず）を用いて第１フォトレジストパターン１２５を形成し、第１ＴＦＴ領域Ａの第１半導体層１１０に第１不純物注入工程１２７でリンＰ、砒素Ａｓ、アンチモンＳｂ及びビスマスＢｉのようなｎ型不純物が注入され、前記第１ＴＦＴ領域Ａの第１半導体層１１０には、第１ソース／ドレイン領域１１０ｓ、１１０ｄ及び前記第１ソース／ドレイン領域１１０ｓ、１１０ｄ間に介在された第１チャンネル領域１１０ｃで定義されるＮＭＯＳが形成されている。
【０００９】
図１ｃを参照すれば、前記第１、第２ＴＦＴ領域Ａ、Ｂのゲート絶縁膜１２０の上部には、ゲート電極物質を積層した後、第３マスク（図示せず）を用いてパターニングすることによって、前記第１、第２半導体層１１０、１１５の第１、第２チャンネル領域１１０ｃ、１１５ｃに対応する第１、第２ゲート電極１３０、１３５が形成されている。この際、前記第１ＴＦＴ領域Ａには、第１ゲート電極１３０が前記第１半導体層１１０の第１チャンネル領域１１０ｃより小さくパターニングされている。前記第１ゲート電極１３０をマスクとして前記第１半導体層１１０の第１チャンネル領域１１０ｃの所定領域には、第２不純物注入工程１４０でＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）領域１１０ｅが形成されている。したがって、前記第１ＴＦＴ領域Ａの第１半導体層１１０は、ｎ型不純物が注入された第１ソース／ドレイン領域１１０ｓ、１１０ｄ、ＬＤＤ不純物が注入されたＬＤＤ領域１１０ｅ及び前記ＬＤＤ領域間に介在される第１チャンネル領域１１０ｃが定義される。また、前記第２ＴＦＴ領域Ｂの半導体層１１５は、前記第２不純物注入工程１４０で第２ソース／ドレイン領域１１５ｓ、１１５ｄ及び第２チャンネル領域１１５ｃが定義される。
【００１０】
図１ｄを参照すれば、第４マスク（図示せず）を用いて前記第１ＴＦＴ領域Ａを完全に覆い、且つ前記第２ＴＦＴ領域Ｂにおいて前記第２ゲート電極１３５だけを覆う第２フォトレジストパターン１４５を形成した後、第３不純物注入工程１５０で前記第２ＴＦＴ領域Ｂの第２ソース／ドレイン領域１１５ｓ、１１５ｄに、前記第１半導体層１１０のＬＤＤ領域１１０ｅのホウ素Ｂ、アルミニウムＡｌ、ガリウムＧａ及びインジウムＩｎのようなｐ型不純物が注入される。この際、前記第２ＴＦＴ領域Ｂの第２ソース／ドレイン領域１１５ｓ、１１５ｄに注入されたｐ型不純物の濃度は、前記ＬＤＤ領域１１０ｅの不純物の濃度より高い。したがって、前記第２ＴＦＴ領域Ｂの第２半導体層１１５には、第２ソース／ドレイン領域１１５ｓ、１１５ｄ及び第２チャンネル領域１１５ｃで定義されるＰＭＯＳが形成されている。
【００１１】
これにより、前記薄膜トランジスタは、ＮＭＯＳ及びＰＭＯＳを同時に有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）として形成される。
【００１２】
図１ｅを参照すれば、前記第１、第２ゲート電極１３０、１３５の上部には、基板全面にわたって層間絶縁膜１５５が形成されていて、前記第１、第２ＴＦＴ領域Ａ、Ｂの層間絶縁膜１５５内には、第５マスク（図示せず）を用いて前記第１、第２ソース／ドレイン領域１１０ｓ、１１０ｄ、１１５ｓ、１１５ｄの一部を露出させるコンタクトホール１６０が形成されている。
【００１３】
図１ｆを参照すれば、前記層間絶縁膜１５５のコンタクトホール１６０を介してソース／ドレイン電極物質が積層され、積層後、第６マスク（図示せず）を用いてパターニングされ、前記半導体層１１０、１１５のソース／ドレイン領域１１０ｓ、１１０ｄ、１１５ｓ、１１５ｄとコンタクトする第１、第２ソース／ドレイン電極１６５ｓ、１６５ｄ、１７０ｓ、１７０ｄが形成されている。
【００１４】
図１ｇを参照すれば、前記ソース／ドレイン電極１６５ｓ、１６５ｄ、１７０ｓ、１７０ｄを含む基板全面にわたってパッシベーション膜１７５が形成されている。前記開口領域Ｃのパッシベーション膜１７５内には、第７マスク（図示せず）を用いたエッチング工程により第１ビアホール１８０が形成されている。
【００１５】
図１ｈを参照すれば、前記第１ビアホール１８０を含むパッシベーション膜１７５の上部には、基板全面にわたって、下部段差を補完するための平坦化膜１８５が形成されていて、第８マスク（図示せず）を用いて選択比が高いエチャント（Ｅｔｃｈａｎｔ）を用いたウェットエッチング工程により前記開口領域Ｃの平坦化膜１８５内に第２ビアホール１９０が形成されている。
【００１６】
図１ｉ及び図１ｊを参照すれば、前記開口領域Ｃの第１、第２ビアホール１８０、１９０内の下部層には、高反射率の特性を有する反射膜１９５ａと透明電極１９５ｂとからなる反射型アノード電極としての第１電極１９５がパターニングされて形成されている。
【００１７】
図１ｉを参照すれば、前記第１電極１９５の反射膜１９５ａは、アルミニウムＡｌを蒸着した後、第９マスク（図示せず）を用いてパターニングすることによって形成されている。
【００１８】
図１ｊを参照すれば、前記反射膜１９５ａの上部には、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）のような物質からなる透明電極１９５ｂを蒸着後、これが第１０マスク（図示せず）を用いたウェットエッチングまたはドライエッチングによりパターニングされている。
【００１９】
図１ｋを参照すれば、前記第１電極１９５の上部には、基板全面にわたって画素定義膜（Ｐｉｘｅｌ  Ｄｅｆｉｎｅ  Ｌａｙｅｒ）１９７（図示せず）を蒸着後、これが第１１マスク（図示せず）を用いて第１電極１９５の表面の一部を露出させる開口部Ｐを有するように形成されている。
【００２０】
前記露出された第１電極１９５の上部に、少なくとも有機発光層を含む有機膜層（図示せず）及び前記有機膜層の上部に基板全面にわたって第２電極（図示せず）が蒸着される。前記第２電極は、Ｍｇ、Ｃａ、Ａｌ、Ａｇ及びこれらの合金よりなる群から選ばれた１種の物質からなり、厚さが薄い透過電極として形成する。
【００２１】
前記第２電極まで形成された基板を常法により上部基板と封止することによって、トップゲート型ＣＭＯＳ薄膜トランジスタを有する前面発光型有機電界発光素子が完成される。前記ＣＭＯＳ薄膜トランジスタは、ＮＭＯＳにＬＤＤ領域を有する。
【００２２】
また、前記ＬＤＤ領域を有するボトムゲート型ＣＭＯＳ薄膜トランジスタを採用した有機電界発光素子の製造方法は、前記トップゲート型ＣＭＯＳ薄膜トランジスタの製造方法と同様である。
【００２３】
まず、第１、第２ＴＦＴ領域上の基板上部に、ゲート電極が第１マスクを用いてパターニングされて形成され、前記ゲート電極に対応するゲート絶縁膜上部の半導体層が第２マスクを用いてパターニングされて形成される。前記第１ＴＦＴ領域上の半導体層に、第３マスクを用いてｎ型不純物が注入され、ＮＭＯＳ領域が形成された後、第４マスクを用いて前記ＮＭＯＳ領域にＬＤＤ不純物が注入され、ＬＤＤ領域が形成される。次に、前記第２ＴＦＴ領域上の半導体層に第５マスクを用いてｐ型不純物が注入され、ＰＭＯＳが形成される。これにより、ＬＤＤ領域を有するＮＭＯＳとＰＭＯＳを同時に有するＣＭＯＳとなる。
【００２４】
次に、第６マスクを用いて層間絶縁膜内に形成されたコンタクトホール、第７マスクを用いてパターニングされたソース／ドレイン電極、第８マスクを用いて形成された第１ビアホール、第９マスクを用いて形成された第２ビアホール、第１０マスクを用いてパターニングされた第１電極の反射膜、第１１マスクを用いてパターニングされた第１電極の透明電極及び第１２マスクを用いて開口部を有するようにパターニングされた画素定義膜の形成工程は、従来技術のトップゲート型ＣＭＯＳ薄膜トランジスタを採用した有機電界発光素子の製造方法と同様である。すなわち、１２個のマスク工程からなるＬＤＤ領域を有するボトムゲート型ＣＭＯＳ薄膜トランジスタを採用した有機電界発光素子が完成される。
【００２５】
このようにＬＤＤ領域を有するトップゲート型またはボトムゲート型ＣＭＯＳ薄膜トランジスタを採用した有機電界発光素子を具現するためには、１つの基板上にＰＭＯＳ薄膜トランジスタとＮＭＯＳ薄膜トランジスタを形成しなければならないし、ビアホールを２回にわたってパターニングし、第１電極を２回にわたってパターニングするので、比較的多い工程段階を必要とする。また、前記ＮＭＯＳ薄膜トランジスタの漏洩電流減少と微細化によるホットキャリア効果などの信頼性問題を解決するために形成したＬＤＤ領域は、ＣＭＯＳ薄膜トランジスタを具現するためのマスク個数を更に増加させる恐れがある。
【００２６】
従来のＬＤＤ領域を有するトップゲート型またはボトムゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子は、製造工程時、１１〜１２個のマスクが適用され、このため、工程タクトタイム（ｔａｃｔ  ｔｉｍｅ）が長くなり、工程が複雑となり、これにより、収率が低下し、材料費及び製造費用が上昇するという問題点を有する。
【特許文献１】特開平１６−１４６２２号公報
【特許文献２】韓国特許出願公開２００３−９２８７３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２７】
本発明は、前述のような従来技術の諸問題点を解決するためになされたもので、その目的は、金属配線及びゲート電極を同時に形成したり、第１電極を形成する時、素子を電気的に連結する連結配線を形成することによって、従来に比べて、マスク工程の数を減少させることができ、これにより、工程を短縮することができ、製造コストを節減することができる有機電界発光素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２８】
前記目的を達成するために、本発明の一態様に係る有機電界発光素子は、第１ＴＦＴ、第２ＴＦＴ及び金属配線が形成された基板と、前記第１ＴＦＴ、第２ＴＦＴ及び金属配線が形成された基板上に設けられた平坦化膜と、前記平坦化膜の所定領域に形成され、前記第１ＴＦＴの第１ソース／ドレイン領域、第２ＴＦＴの第２ソース／ドレイン領域及び金属配線の所定領域を露出させるコンタクトホールと、前記コンタクトホールを介して前記金属配線、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域を電気的に連結する連結配線と、を備えることを特徴とする。
【００２９】
また、本発明の他の態様に係る有機電界発光素子は、基板上に形成された金属配線、第１ゲート電極及び第２ゲート電極と、前記金属配線、前記第１ゲート電極及び前記第２ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第１ゲート電極に対応する第１ソース／ドレイン領域と第１チャンネル領域を含む第１半導体層、及び前記第２ゲート電極に対応する第２ソース／ドレイン領域と第２チャンネル領域を含む第２半導体層と、前記第１半導体層及び前記第２半導体層上に形成された平坦化膜と、前記平坦化膜の所定領域をエッチングすることにより、前記金属配線、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域の所定領域を露出させたコンタクトホールと、前記コンタクトホールを介して各々前記金属配線と前記第１ソース／ドレイン領域の一側領域とを連結する第１連結配線、前記第１ソース／ドレイン領域の他側領域と前記第２ソース／ドレイン領域の一側領域とを連結する第２連結配線、及び前記第２ソース／ドレイン領域の他側領域に連結された第１電極と、前記第１連結配線、前記第２連結配線及び前記第１電極上に形成され、前記第１電極の所定領域を露出させる画素定義膜と、前記画素定義膜により露出された第１電極上に形成され、少なくとも有機発光層を含む有機膜層及び第２電極と、を備えることを特徴とする。
【００３０】
また、本発明のさらに他の態様に係る有機電界発光素子は、基板上に形成された金属配線と、前記金属配線上に形成されたバッファ層と、前記バッファ層上に形成され、第１ソース／ドレイン領域と第１チャンネル領域を含む第１半導体層、及び第２ソース／ドレイン領域と第２チャンネル領域を含む第２半導体層と、前記第１半導体層及び前記第２半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第１チャンネル領域及び前記第２チャンネル領域に各々対応する第１ゲート電極及び第２ゲート電極と、前記第１ゲート電極及び前記第２ゲート電極上に形成された平坦化膜と、前記平坦化膜及び前記ゲート絶縁膜の所定領域をエッチングすることにより、前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域の所定領域を露出させ、前記平坦化膜、前記ゲート絶縁膜及び前記バッファ層の所定領域をエッチングすることにより、前記金属配線の所定領域を露出させたコンタクトホールと、前記コンタクトホールを介して各々前記金属配線と前記第１ソース／ドレイン領域の一側領域とを連結する第１連結配線、前記第１ソース／ドレイン領域の他側領域と前記第２ソース／ドレイン領域の一側領域とを連結する第２連結配線、及び前記第２ソース／ドレイン領域の他側領域に連結された第１電極と、前記第１連結配線、前記第２連結配線及び前記第１電極上に形成され、前記第１電極の所定領域を露出させる画素定義膜と、前記画素定義膜により露出された第１電極上に形成され、少なくとも有機発光層を含む有機膜層及び第２電極と、を備えることを特徴とする有機電界発光素子。
【００３１】
また、本発明に係る有機電界発光素子の製造方法は、基板上に金属配線を形成する段階と、前記金属配線上にバッファ層を形成する段階と、前記バッファ層上に第１半導体層及び第２半導体層を形成する段階と、前記第１半導体層及び前記第２半導体層上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に、前記第１半導体層の第１チャンネル領域及び前記第２半導体層の第２チャンネル領域に各々対応する第１ゲート電極及び第２ゲート電極を形成する段階と、前記第１ゲート電極及び前記第２ゲート電極上に平坦化膜を形成する段階と、前記平坦化膜及び前記ゲート絶縁膜の所定領域をエッチングし、前記第１半導体層の第１ソース／ドレイン領域及び第２半導体層の第２ソース／ドレイン領域の所定領域を露出させ、前記平坦化膜、前記ゲート絶縁膜及び前記バッファ層の所定領域をエッチングし、前記金属配線の所定領域を露出させるコンタクトホールを形成する段階と、前記コンタクトホールが形成された基板上に反射層及び透明層を形成する段階と、前記反射層及び前記透明層をパターニングし、前記金属配線と前記第１ソース／ドレイン領域の一側領域とを連結する第１連結配線、前記第２ソース／ドレイン領域の他側領域と前記第２ソース／ドレイン領域の一側領域とを連結する第２連結配線、及び前記第２ソース／ドレイン領域に連結された第１電極を形成する段階と、前記第１連結配線、前記第２連結配線及び前記第１電極が形成された基板上に、前記第１電極の所定領域が露出される画素定義膜を形成する段階と、前記画素定義膜により露出された第１電極上に、少なくとも有機発光層を含む有機膜層及び第２電極を形成する段階と、を備えることを特徴とする。
【発明の効果】
【００３２】
本発明の有機電界発光素子及びその製造方法は、反射型アノード電極である第１電極を形成すると同時に、連結配線で内部素子を連結することによって、ＣＭＯＳ  ＴＦＴ有機電界発光素子を基準にして、従来、１１〜１２個のマスクが必要であったが、本発明では、７〜８個のマスクを使用することによって、マスクの使用個数を低減することができ、これにより、工程を短縮することができ、製造コストを低減することができ、製造歩留まりを向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００３３】
以下、添付の図面を参照して、本発明の好適な実施形態を詳細に説明する。下記の実施形態は、当業者に本発明の思想が十分に伝達され得るようにするために一例として提示されるものである。したがって、本発明は、下記の実施形態に限らず、様々な変形が可能である。なお、図面において、層及び領域の長さや厚さなどは、便宜上、誇張されて表現されうる。本明細書において、同一の参照番号は、同一の構成要素を示す。
【００３４】
＜第１実施形態＞
図２ａ乃至図２ｈは、本発明の一実施形態に係るボトムゲート型（Ｂｏｔｔｏｍ  ｇａｔｅ  ｔｙｐｅ）ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【００３５】
図２ａ乃至図２ｈを参照すれば、本発明の一実施形態に係るボトムゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子は、第１ＴＦＴ領域Ａ、第２ＴＦＴ領域Ｂ、開口領域D及び配線領域Cを有する基板２００を提供する。前記基板２００は、ガラス、プラスチックまたは石英などのような透明基板である。
【００３６】
図２ａを参照すれば、前記第１、第２ＴＦＴ領域Ａ、Ｂ上の基板２００の上部に、第１、第２ゲート電極２１０、２１５及び金属配線２２０を第１マスク（図示せず）を用いてパターニングして形成する。前記第１、第２ゲート電極２１０、２１５は、タングステンモリブデンＭｏＷ、モリブデンＭｏ、タングステンＷ、タングステンシリサイドＷＳｉ２、モリブデニウムシリサイドＭｏＳｉ２及びアルミニウムＡｌなどのようなモリブデン、タングステン、アルミニウム及びこれらの合金よりなる群から選ばれた１種で形成する。前記第１、第２ゲート電極２１０、２１５は、スパッタ法や真空蒸着法を行って形成し、通常、スパッタ法で形成されたものをパターニングすることによって形成する。
【００３７】
前記第１マスクは、フォト工程でレチクル（Ｒｅｔｉｃｌｅ）に設計されたパターンによってフォトレジストパターンを形成し、前記フォトレジストパターンを利用した後、前記フォトレジストパターンは、アッシング工程及びフォトレジストストリップを用いて除去する。
【００３８】
前記第１、第２ゲート電極２１０、２１５を形成する際、前記配線領域Ｄ上の基板２００の上部に金属配線２２０を形成する。前記金属配線２２０は、前記第１、第２ゲート電極２１０、２１５と同一層に一定間隔をもって離隔して形成し、前記第１、第２ゲート電極２１０、２１５の金属物質と同じ物質を積層した後、第１マスクを用いてパターニングして形成する。
【００３９】
図２ｂを参照すれば、前記第１、第２ゲート電極２１０、２１５及び金属配線２２０の上部に基板全面にわたってゲート絶縁膜２３０を形成する。前記ゲート絶縁膜２３０は、シリコン酸化膜、シリコン窒化膜またはこれらの二重層で形成することができる。前記ゲート絶縁膜２３０は、プラズマ化学気相蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）または低圧化学気相蒸着法（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などのような方法を行って形成する。
【００４０】
第１、第２ＴＦＴ領域Ａ、Ｂ上の前記ゲート絶縁膜２３０の上部に、第２マスク（図示せず）を用いて第１、第２半導体層２４０、２４５を形成する。この際、前記第１、第２半導体層２４０、２４５は、非晶質シリコンまたは多結晶シリコンで形成し、好ましくは、多結晶シリコンで形成する。前記第１、第２半導体層２４０、２４５は、非晶質シリコンをＰＥＣＶＤ方法で蒸着し、結晶化法を用いて多結晶シリコン膜に結晶化させた後、第２マスクを用いてパターニングして形成する。この際、前記非晶質シリコンをＰＥＣＶＤ方式で行う場合には、シリコン膜の蒸着後、熱処理で脱水素処理し、水素の濃度を低減する工程を進行する。
【００４１】
次に、前記第１、第２半導体層２４０、２４５のパターニング時に使われた第２マスク（図示せず）を基板２００の下部に位置させ、前記第２マスク（図示せず）及び第１、第２ゲート電極２１０、２１５をマスクとして用いた背面露光（Ｂａｃｋ  ｅｘｐｏｓｕｒｅ）を通じて前記第１、第２ＴＦＴ領域Ａ、Ｂ上の第１、第２半導体層２４０、２４５上部の所定領域に、第１、第２ゲート電極２１０、２１５と対応する第１フォトレジストパターン２４７を形成する。
【００４２】
より詳細には、前記背面露光は、前記第１、第２半導体層２４０、２４５のパターニング時に使われた第２マスク（図示せず）を基板２００の下部に位置させ、基板２００の下部方向から光を照射し、前記第１、第２ＴＦＴ領域Ａ、Ｂ上の第１、第２ゲート電極２１０、２１５に対応する第１、第２半導体層２４０、２４５の所定領域に対応する第１フォトレジストパターン２４７を形成する。前記第１フォトレジストパターン２４７は、感光性物質からなり、前記感光性物質は、陽性型（ｐｏｓｉｔｉｖｅ  ｔｙｐｅ）で、光に露出した部分は現像液に溶けることができる物質に変化してエッチングされる。一般的に、前記感光性物質は、粘度を調節する溶媒（Ｓｏｌｖｅｎｔ）、ＵＶと反応を起こすフォトアクティブ化合物（Ｐｈｏｔｏ  Ａｃｔｉｖｅ  Ｃｏｍｐｏｕｎｄ）及び化学的結合物質であるポリマー樹脂などの成分で構成される。好ましくは、前記感光性物質は、アクリル系樹脂またはポリイミド（ｐｏｌｙｉｍｉｄｅ；ＰＩ）で形成することが好ましい。
【００４３】
したがって、前記背面露光を通じて前記基板２００の下部から入射される光を透過させ得る前記ゲート絶縁膜２３０とゲート電極に対応しない半導体層領域上に位置したフォトレジストは、前記光に露出されて、現像液に溶けることができる物質に変化してエッチングされる。しかしながら、前記基板２００の第１、第２ＴＦＴ領域Ａ、Ｂ上に形成されている前記第１、第２ゲート電極２１０、２１５は、金属で形成されるので、光を透過せず、基板２００の下部から入射される光に露出されないため、前記第１、第２ゲート電極２１０、２１５の大きさと同じ第１フォトレジストパターン２４７を形成する。
【００４４】
前記背面露光を通じて形成された第１フォトレジストパターン２４７を用いて第１、第２半導体層２４０、２４５に第１不純物注入工程２５０で低濃度のＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）不純物を注入して、第１ＴＦＴ領域ＡのＬＤＤ領域２４０ｅ及び第１チャンネル領域２４０ｃを形成し、第２ＴＦＴ領域Ｂの第２ソース／ドレイン領域２４５ｓ、２４５ｄ及び第２チャンネル領域２４５ｃを定義する。前記第１不純物注入工程２５０は、通常のｎ型不純物を使用することができ、通常、ＰＨ３を注入する。特に、前記ＬＤＤ領域２４０ｅは、薄膜トランジスタの特性を向上させるために形成する。また、前記背面露光を通じて第１、第２半導体層２４０、２４５の形成後、第１フォトレジストパターンを形成することによって、追加マスク無しに、第１ＴＦＴ領域Ａの第１半導体層２４０にＬＤＤ不純物を注入することで、工程マスク数を１つ低減することができる。
【００４５】
この際、仮に、背面露光が不必要であるか、使用できない場合なら、第１フォトレジストパターン用マスクを用いて前記第１フォトレジストパターン２４７を形成することもできるが、マスクがもう１つ必要であるという短所があり得る。
【００４６】
図２ｃを参照すれば、前記第１フォトレジストパターン２４７を除去した後、第３マスク（図示せず）を用いて前記第１ＴＦＴ領域Ａの第１半導体層２４０上には、前記第１チャンネル領域２４０ｃの幅より若干広いように形成して、前記第１チャンネル領域２４０ｃを完全に覆うと共に、前記ＬＤＤ領域２４０ｅの一部だけを覆い、且つ前記第２ＴＦＴ領域Ｂの第２半導体層２４５を完全に覆う第２フォトレジストパターン２５５を形成する。
【００４７】
次に、前記第２フォトレジストパターン２５５を用いて露出された前記第１ＴＦＴ領域Ａの前記ＬＤＤ領域２４０ｅにｎ型不純物を注入する。前記ｎ型不純物は、リンＰ、砒素Ａｓ、アンチモンＳｂ及びビスマスＢｉよりなる群から選ばれた１種で形成する。前記ｎ型不純物の濃度は、ＬＤＤ不純物の濃度に比べて高いため、結果的に、前記第１半導体層２４０には、ｎ型不純物が注入された第１ソース／ドレイン領域２４０ｓ、２４０ｄ、ＬＤＤ不純物が注入されたＬＤＤ領域２４０ｅ及び前記ＬＤＤ領域間に介在された第１チャンネル領域２４０ｃで定義されたＮＭＯＳが形成される。しかしながら、前記第２ＴＦＴ領域Ｂの第２半導体層２４５は、第２フォトレジストパターン２５５により隠されているため、ｎ型不純物が注入されない。
【００４８】
図２ｄを参照すれば、前記第２フォトレジストパターン２５５を除去し、第４マスク（図示せず）を用いて前記第２ＴＦＴ領域Ｂの第２半導体層２４５に、前記第１不純物注入工程２５０で第２チャンネル領域２４５ｃとして定義された領域を覆うと共に、前記第２ソース／ドレイン領域２４５ｓ、２４５ｄとして定義された領域を露出させ、且つ前記第１ＴＦＴ領域Ａの第１半導体層２４０を完全に覆う第３フォトレジストパターン２６５を形成する。
【００４９】
次に、前記第３フォトレジストパターン２６５を用いて前記第２ＴＦＴ領域Ｂの第２ソース／ドレイン領域２４５ｓ、２４５ｄにｐ型不純物を注入する第３不純物注入工程２７０を実施する。前記ｐ型不純物は、ホウ素Ｂ、アルミニウムＡｌ、ガリウムＧａ及びインジウムＩｎよりなる群から選ばれた１種で形成する。前記ｐ型不純物の濃度は、ＬＤＤ不純物の濃度に比べて高いため、結果的に、前記第２半導体層２４５に、ｐ型不純物が注入された第２ソース／ドレイン領域２４５ｓ、２４５ｄ及び前記第２ソース／ドレイン領域間に介在された第２チャンネル領域２４５ｓで定義されたＰＭＯＳを形成する。しかしながら、前記第１ＴＦＴ領域Ａの第１半導体層２４０は、第３フォトレジストパターン２６５により隠されているため、ｐ型不純物が注入されない。
【００５０】
これにより、前記薄膜トランジスタは、第１ＴＦＴ領域ＡのＮＭＯＳ及び第２ＴＦＴ領域ＢのＰＭＯＳを同時に有するＣＭＯＳとして形成される。
【００５１】
図２ｅを参照すれば、前記第１、第２半導体層２４０、２４５の上部にパッシベーション膜２７５を形成する。通常、前記パッシベーション膜２７５は、上部の汚染から薄膜トランジスタを保護するために形成され、シリコン窒化膜、シリコン酸化膜またはこれらの二重層などのような無機絶縁膜で形成する。前記パッシベーション膜２７５は、ＰＥＣＶＤ、ＬＰＣＶＤ方式を行って形成し、好ましくは、蒸着後、熱処理して水素化を実施する。
【００５２】
前記パッシベーション膜２７５の上部には、前記パッシベーション膜上部の下部段差を補完するために平坦化膜２８０を形成する。前記平坦化膜２８０は、通常、有機系物質であって、ベンゾシクロブテン（Ｂｅｎｚｏ  Ｃｙｃｌｏ  Ｂｕｔｅｎｅ；ＢＣＢ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ；ＰＩ）、ポリアマイド（ｐｏｌｙ  ａｍａｉｄｅ；ＰＡ）、アクリル樹脂及びフェノール樹脂よりなる群から選ばれた１種で形成する。前記平坦化膜２８０は、スピンコート（Ｓｐｉｎ  Ｃｏａｔｉｎｇ）方式を行って蒸着する。
【００５３】
次に、第５マスク（図示せず）を用いて前記第１、第２ＴＦＴ領域Ａ、Ｂ及び配線領域Ｄ上のパッシベーション膜２７５及び平坦化膜２８０をエッチングし、前記パッシベーション膜２７５及び平坦化膜２８０内に第１、第２ソース／ドレイン領域２４０ｓ、２４０ｄ、２４５ｓ、２４５ｄ及び金属配線２２０の一部を露出させるコンタクトホール２８５を形成する。
【００５４】
図２ｆを参照すれば、前記コンタクトホール２８５内の下部層に反射層２９０ａ及び透明層２９０ｂからなる第１電極物質層２９０を蒸着した後、第６マスク（図示せず）を用いて一括エッチングでパターニングして、第１電極２９１、第１連結配線２９２及び第２連結配線２９３を形成する。
【００５５】
前記反射層２９０ａは、アルミニウム、銀及びこれらの合金などのような高反射率の特性を有する金属から選択される１種で形成する。また、前記透明層２９０ｂは、ＩＴＯまたはＩＺＯのような物質から選択される１種で形成する。これにより、前記第１電極２９１は、反射型アノード電極として形成される。前記反射層２９０ａ及び透明層２９０ｂは、スパッタ法、真空蒸着法またはイオンプレーテング法で連続蒸着して形成することができるが、通常は、スパッタ法で形成する。
【００５６】
好ましくは、前記第１電極物質層２９０の反射層２９０ａは、パターニング時、前記透明層２９０ｂとの一括エッチングのために、銀Ａｇで形成し、前記透明層２９０ｂは、ＩＴＯで形成する。前記第１電極物質層２９０は、ＡｇとＩＴＯを連続してスパッタ法を行って蒸着した後、第６マスク（図示せず）を用いたドライエッチングまたはウェットエッチングにより一括エッチングでパターニングして形成する。前記一括エッチングは、通常のエッチング方法で行う。前記下部の反射層２９０ａ及び透明層２９０ｂよりなる第１電極物質層２９０を一括エッチングすることによって、第１電極形成工程で工程マスク数を１つ低減することができる。
【００５７】
これにより、前記第１電極物質層２９０は、前記配線領域Ｄ上に前記金属配線２２０と前記第１ＴＦＴ領域Ａ上の前記第１半導体層２４０の第１ソース／ドレイン領域２４０ｓ、２４０ｄのうち一側（例えば、ソース領域２４０ｓ）とを連結する第１連結配線２９２、及び前記第１ＴＦＴ領域Ａ上の前記第１半導体層２４０の第１ソース／ドレイン領域２４０ｓ、２４０ｄの他側（例えば、ドレイン領域２４０ｄ）と前記第２ＴＦＴ領域Ｂ上の第２半導体層２４５の第２ソース／ドレイン領域２４５ｓ、２４５ｄのうち一側とを連結する第２連結配線２９３が形成される。
【００５８】
前記第２ソース／ドレイン領域２４５ｓ、２４５ｄのうち他側に連結された反射型アノード電極である第１電極２９１を形成する際、前記第１電極とソース／ドレイン電極とを連結させるための第１ビアホール形成工程を省略し、しかも、ソース／ドレイン電極形成工程を省略することによって、工程マスク数をもう２つ低減することができる。
【００５９】
図２ｇを参照すれば、前記第１電極２９１の所定領域を露出させ、上部の基板全面にわたって画素定義膜２９５を形成する。前記画素定義膜２９５は、通常、有機系物質としてベンゾシクロブテン（Ｂｅｎｚｏ  Ｃｙｃｌｏ  Ｂｕｔｅｎｅ；ＢＣＢ）、ポリイミド（ｐｏｌｙｉｍｉｄｅ；ＰＩ）、ポリアマイド（ｐｏｌｙ  ａｍａｉｄｅ；ＰＡ）、アクリル樹脂及びフェノール樹脂よりなる群から選ばれた１種で形成する。前記画素定義膜２９５は、前記有機物質をスピンコートで積層した後、第７マスク（図示せず）を用いたエッチングにより開口領域D上に第１電極２９１の表面一部を露出させる開口部Ｐを有するように形成する。前記開口部Ｐは、ドライエッチングまたはウェットエッチングにより形成することができるが、通常は、ウェットエッチングにより形成する。
【００６０】
図２ｈを参照すれば、前記開口部Ｐ内に露出された第１電極２９１上に、少なくとも有機発光層を含む有機膜層２９７及び第２電極２９９を形成する。前記有機膜層２９７は、有機発光層ＥＭＬ以外に、前記電子注入層ＥＩＬ、電子輸送層ＥＴＬ、有機発光層ＥＭＬ、正孔輸送層ＨＴＬ及び正孔注入層ＨＩＬの順からなる層のうち１以上の層をさらに含むことができる。
【００６１】
前記有機発光層には、低分子物質または高分子物質が共に可能であり、前記低分子物質は、アルミニウムキノリノール錯体（Ａｌｑ３）、アントラセン（Ａｎｔｈｒａｃｅｎｅ）、シクロペンタジエン（Ｃｙｃｌｏ  ｐｅｎｔａｄｉｅｎｅ）、ＺｎＰＢＯ、Ｂａｌｑ及びＤＰＶＢｉよりなる群から選ばれた１種で形成する。前記高分子物質は、ポリチオフェン（ＰＴ；ｐｏｌｙｔｈｉｏｐｈｅｎｅ）、ポリｐ−フェニレンビニレン）（ＰＰＶ；ｐｏｌｙｐ−ｐｈｅｎｙｌｅｎｅｖｉｎｙｌｅｎｅ）、ポリフェニレン（ＰＰＰ；ｐｏｌｙｐｈｅｎｙｌｅｎｅ）及びこれらの誘導体よりなる群から選択される１種で形成する。前記有機膜層は、真空蒸着、スピンコート、インクジェットプリント、レーザー熱転写法（ＬＩＴＩ；Ｌａｓｅｒ  Ｉｎｄｕｃｅｄ  Ｔｈｅｒｍａｌ  Ｉｍａｇｉｎｇ）などの方法で積層する。好ましくは、スピンコート方式を用いて積層する。また、前記有機膜層をパターニングすることは、レーザー熱転写法、シャドウマスクを用いた真空蒸着法などを使用して具現することができる。
【００６２】
前記第２電極２９９は、Ｍｇ、Ｃａ、Ａｌ、Ａｇ及びこれらの合金よりなる群から選ばれた１種の物質をもって厚さが薄い透過電極で形成し、真空蒸着法を行って形成する。
【００６３】
前記第２電極まで形成された基板を常法により上部基板と封止することによって、７個（背面露光を利用しない場合には８個）のマスクを用いて本発明の第１実施形態に係るＬＤＤ領域を有するボトムゲート型ＣＭＯＳ薄膜トランジスタを有する前面発光型有機電界発光素子を完成する。
【００６４】
＜第２実施形態＞
図３ａ乃至図３ｉは、本発明の一実施形態に係るトップゲート型（Ｔｏｐ  ｇａｔｅ  ｔｙｐｅ  ＣＭＯＳ）薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【００６５】
図３ａを参照すれば、本発明の第２実施形態に係るトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子は、第１ＴＦＴ領域Ａ、第２ＴＦＴ領域Ｂ、開口領域Ｃ及び配線領域Ｄを有する基板３００を提供する。前記基板３００は、ガラス、プラスチックまたは石英などのような透明基板である。
【００６６】
前記配線領域Ｄ上の基板３００上部に金属配線３１０を第１マスク（図示せず）を用いて形成する。前記金属配線３１０は、モリブデンＭｏ、タングステンＷ、アルミニウムＡｌ及びこれらの合金よりなる群から選ばれる１種で形成する。前記金属配線３１０は、スパッタ法や真空蒸着法を行って形成し、通常、スパッタ法で形成されたものをパターニングすることによって形成する。
【００６７】
図３ｂを参照すれば、前記金属配線３１０の上部に基板全面にわたってバッファ層３２０を形成し、前記第１、第２ＴＦＴ領域Ａ、Ｂ上の前記バッファ層３２０の上部に第１、第２半導体層３３０、３３５を第２マスク（図示せず）を用いてパターニングして形成する。
【００６８】
前記バッファ層３２０は、前記基板３００から流出される不純物から後続工程で形成される薄膜トランジスタを保護するために形成し、シリコン酸化膜、シリコン窒化膜またはこれらの二重層で形成することができる。前記バッファ層３２０は、ＰＥＣＶＤまたはＬＰＣＶＤ法を行って形成する。前記第１、第２半導体層３３０、３３５を形成する方法は、前記本発明の第１実施形態と同様である。
【００６９】
図３ｃを参照すれば、第３マスク（図示せず）を用いて前記第１ＴＦＴ領域Ａ上の第１半導体層３３０上部の所定領域を露出させ、且つ前記第２ＴＦＴ領域Ｂ上の第２半導体層３３５を完全に覆う第１フォトレジストパターン３４０を形成し、前記第１フォトレジストパターン３４０を用いて第１半導体層３３０に第１不純物注入工程３４５を実施し、ｎ型不純物を注入する。前記ｎ型不純物は、リンＰ、砒素Ａｓ、アンチモンＳｂ及びビスマスＢｉよりなる群から選ばれる１種で形成する。これにより、前記第１半導体層３３０には、ｎ型不純物が注入された第１ソース／ドレイン領域３３０ｓ、３３０ｄ及び前記第１ソース／ドレイン領域３３０ｓ、３３０ｄ間に介在された第１チャンネル領域３３０ｃが定義される。しかしながら、前記第２ＴＦＴ領域ｂの第２半導体層３３５は、第１フォトレジストパターン３４０により隠されているので、ｎ型不純物が注入されない。
【００７０】
図３ｄを参照すれば、前記第１不純物注入工程３４５の後、第１フォトレジストパターン３４０をアッシング工程及びＰＲストリップを用いて除去し、第１、第２半導体層３３０、３３５の上部に基板全面にわたってゲート絶縁膜３５０を形成する。前記ゲート絶縁膜３５０は、シリコン酸化膜、シリコン窒化膜またはこれらの二重層で形成し、ＰＥＣＶＤまたはＬＰＣＶＤのような方式を行って形成する。
【００７１】
前記第１、第２ＴＦＴ領域Ａ、Ｂ上の前記ゲート絶縁膜３５０の上部に、第１、第２ゲート電極３６０、３６５を第４マスク（図示せず）を用いて形成する。前記第１、第２ゲート電極３６０、３６５は、モリブデンＭｏ、タングステンＷ、アルミニウムＡｌ及びこれらの合金よりなる群から選ばれる１種で形成する。この際、前記第１ＴＦＴ領域Ａの第１ゲート電極３６０は、前記図３ｃに示された第１チャンネル領域３３０ｃの幅より幅を小さく形成することによって、後続工程でＬＤＤ領域を確保することができるようにする。前記第１、第２ゲート電極３６０、３６５は、スパッタ法や真空蒸着法を行って形成するが、通常は、スパッタ法で形成し、パターニングすることによって形成する。
【００７２】
前記第１、第２ＴＦＴ領域Ａ、Ｂ上に、第１、第２ゲート電極３６０、３６５をマスクとして第２不純物注入工程３７０を実施することによって、前記第１半導体層３３０にＬＤＤ領域３３０ｅを形成する。前記ＬＤＤ領域に注入される不純物は、通常のｎ型不純物を使用することができ、通常、ＰＨ３を注入する。前記ＬＤＤ不純物の濃度は、前記ｎ型不純物の濃度より低い。これにより、前記第１ＴＦＴ領域Ａ上の第１半導体層３３０には、ｎ型不純物が注入された第１ソース／ドレイン領域３３０ｓ、３３０ｄ、低濃度不純物が注入されたＬＤＤ領域３３０ｅ及び前記ＬＤＤ領域３３０ｅ間に介在する第１チャンネル領域３３０ｃで定義されるＮＭＯＳを形成する。この際、前記第２ＴＦＴ領域Ｂ上において第２半導体層３３５は、前記第２不純物注入工程３７０により第２ソース／ドレイン領域３３５ｓ、３３５ｄ及び前記第２ソース／ドレイン領域３３５ｓ、３３５ｄ間に介在された第２チャンネル領域３３５ｃを定義するようになる。
【００７３】
図３ｅを参照すれば、第５マスク（図示せず）を用いて第１ＴＦＴ領域Ａ上の第１半導体層３３０を完全に覆い、且つ第２ＴＦＴ領域Ｂ上の第２半導体層３３５を露出させる第２フォトレジストパターン３７５を形成し、前記第２フォトレジストパターン３７５を用いて前記第２ＴＦＴ領域Ｂの第２半導体層３３５に前記第１不純物注入工程３７０で第２ソース／ドレイン領域３３５ｓ、３３５ｄとして定義された領域に第３不純物注入工程３８０を実施し、ｐ型不純物を注入することによって、第２ソース／ドレイン領域３３５ｓ、３３５ｄを形成する。前記ｐ型不純物は、ホウ素Ｂ、アルミニウムＡｌ、ガリウムＧａ及びインジウムＩｎよりなる群から選ばれた１種で形成する。前記ｐ型不純物の濃度は、ＬＤＤ不純物の濃度に比べて高いため、結果的に前記第２半導体層３３５には、ｐ型不純物が注入された第２ソース／ドレイン領域３３５ｓ、３３５ｄ及び前記第２ソース／ドレイン領域３３５ｓ、３３５ｄ間に介在された第２チャンネル領域３３５ｃで定義されたＰＭＯＳを形成する。
【００７４】
これにより、前記薄膜トランジスタは、第１ＴＦＴ領域ＡのＮＭＯＳ領域及び第２ＴＦＴ領域ＢのＰＭＯＳ領域を同時に有するＣＭＯＳとして形成される。
【００７５】
図３ｆを参照すれば、前記ゲート電極３６０、３６５の上部にパッシベーション膜３８２を形成して、前記パッシベーション膜３８２の上部に平坦化膜３８５を形成する。
【００７６】
第６マスク（図示せず）を用いて前記パッシベーション膜３８２及び前記平坦化膜３８５をエッチングし、前記第１、第２ソース／ドレイン領域３３０ｓ、３３０ｄ、３３５ｓ、３３５ｄ及び金属配線３１０の一部を露出させるコンタクトホール３８７を形成する。
【００７７】
前記パッシベーション膜３８２、平坦化膜３８５及びコンタクトホール３８７を形成する方法は、前記本発明の第１実施形態と同様である。
【００７８】
図３ｇを参照すれば、前記コンタクトホール３８７内の下部層に反射層３９０ａ及び透明層３９０ｂよりなる第１電極物質層３９０を積層後、第７マスク（図示せず）を用いて一括エッチングでパターニングし、第１電極３９１、第１連結配線３９２及び第２連結配線３９３を形成する。
【００７９】
前記第１電極物質層３９０の形成及び一括エッチングを用いたパターニング方法は、前記本発明の第１実施形態と同様であり、前記下部に反射膜３９０ａ及び透明層３９０ｂよりなる第１電極物質層３９０を一括エッチングすることで、第１電極形成工程で工程マスク数を１つ低減することができる。
【００８０】
これにより、前記第１電極３９１は、前記第２ＴＦＴ領域Ｂ上において前記第２半導体層３３５の第２ソース／ドレイン領域３３５ｓ、３３５ｄのうち一側に連結されるように形成され、前記第１連結配線３９２は、配線領域Ｃ上に前記金属配線３１０と前記第１ＴＦＴ領域Ａの第１ソース／ドレイン領域３３０ｓ、３３０ｄのうち一側とを連結し、前記第２連結配線３９３は、前記第１ＴＦＴ領域Ａの第１ソース／ドレイン領域３３０ｓ、３３０ｄのうち他側と前記第２ＴＦＴ領域Ｂの第２ソース／ドレイン領域３３５ｓ、３３５ｄのうち他側とを連結する。
【００８１】
前記第１電極３９１、第１連結配線３９２及び第２連結配線３９３を同時に形成することによって、前記第１電極とソース／ドレイン電極を連結させるためのビアホール及びソース／ドレイン電極形成工程を省略し、工程マスク数を２つ低減することができる。
【００８２】
図３ｈを参照すれば、前記第１電極３９１上部の基板全面にわたって画素定義膜３９５を形成する。前記画素定義膜３９５の形成方法は、前記本発明の第１実施形態と同様であり、第８マスク（図示せず）を用いたエッチングにより開口領域Ｃ上に第１電極３９１の表面の一部を露出させる開口部Ｐを有するように形成する。前記開口部Ｐは、ドライエッチングまたはウェットエッチングにより形成する。
【００８３】
図３ｉを参照すれば、前記開口部Ｐ内に露出された第１電極３９１上に、少なくとも有機発光層を含む有機膜層３９７及び第２電極３９９を形成する。前記有機膜層３９７及び第２電極３９９を形成する方法は、前記本発明の第１実施形態と同様である。
【００８４】
前記第２電極まで形成された基板を常法により上部基板と封止することによって、８個の工程マスク数を用いて本発明の第２実施形態に係るＬＤＤ領域を有するトップゲート型ＣＭＯＳ薄膜トランジスタを有する前面発光型有機電界発光素子を完成する。
【００８５】
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施例及び添付された図面に限定されるものではない。
【図面の簡単な説明】
【００８６】
【図１ａ】従来のトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図１ｂ】従来のトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図１ｃ】従来のトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図１ｄ】従来のトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図１ｅ】従来のトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図１ｆ】従来のトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図１ｇ】従来のトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図１ｈ】従来のトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図１ｉ】従来のトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図１ｊ】従来のトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図１ｋ】従来のトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図２ａ】本発明の一実施形態に係るボトムゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図２ｂ】本発明の一実施形態に係るボトムゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図２ｃ】本発明の一実施形態に係るボトムゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図２ｄ】本発明の一実施形態に係るボトムゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図２ｅ】本発明の一実施形態に係るボトムゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図２ｆ】本発明の一実施形態に係るボトムゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図２ｇ】本発明の一実施形態に係るボトムゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図２ｈ】本発明の一実施形態に係るボトムゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図３ａ】本発明の一実施形態に係るトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図３ｂ】本発明の一実施形態に係るトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図３ｃ】本発明の一実施形態に係るトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図３ｄ】本発明の一実施形態に係るトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図３ｅ】本発明の一実施形態に係るトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図３ｆ】本発明の一実施形態に係るトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図３ｇ】本発明の一実施形態に係るトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図３ｈ】本発明の一実施形態に係るトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【図３ｉ】本発明の一実施形態に係るトップゲート型ＣＭＯＳ薄膜トランジスタを有する有機電界発光素子及びその製造方法を説明するための断面図である。
【符号の説明】
【００８７】
Ａ、Ｂ  第１、第２ＴＦＴ領域
Ｃ  開口領域
Ｄ  配線領域
２００  基板
２１０、２１５  第１、第２ゲート電極
２２０  金属配線
２３０  ゲート絶縁膜
２４０、２４５  第１、第２半導体層
２４０ｅ  ＬＤＤ領域
２４０ｃ  第１チャンネル領域
２４０ｓ、２４０ｄ  第１ソース／ドレイン領域
２４５ｓ、２４５ｄ  第２ソース／ドレイン領域
２４５ｃ  第２チャンネル領域
２４７  第１フォトレジストパターン
２５５  第２フォトレジストパターン
２６５  第３フォトレジストパターン
２７５  パッシベーション膜
２８０  平坦化膜
２９０  第１電極物質層
２９０ａ  反射層２９０ａ及び２９０ｂ
２９０ｂ  透明層
２９１  第１電極
２９２  第１連結配線
２９３  第２連結配線
２９５  画素定義膜
２９７  有機膜層
２９９  第２電極
【図１ａ】
0004738265.tif 000002
【図１ｂ】
0004738265.tif 000003
【図１ｃ】
0004738265.tif 000004
【図１ｄ】
0004738265.tif 000005
【図１ｅ】
0004738265.tif 000006
【図１ｆ】
0004738265.tif 000007
【図１ｇ】
0004738265.tif 000008
【図１ｈ】
0004738265.tif 000009
【図１ｉ】
0004738265.tif 000010
【図１ｊ】
0004738265.tif 000011
【図１ｋ】
0004738265.tif 000012
【図２ａ】
0004738265.tif 000013
【図２ｂ】
0004738265.tif 000014
【図２ｃ】
0004738265.tif 000015
【図２ｄ】
0004738265.tif 000016
【図２ｅ】
0004738265.tif 000017
【図２ｆ】
0004738265.tif 000018
【図２ｇ】
0004738265.tif 000019
【図２ｈ】
0004738265.tif 000020
【図３ａ】
0004738265.tif 000021
【図３ｂ】
0004738265.tif 000022
【図３ｃ】
0004738265.tif 000023
【図３ｄ】
0004738265.tif 000024
【図３ｅ】
0004738265.tif 000025
【図３ｆ】
0004738265.tif 000026
【図３ｇ】
0004738265.tif 000027
【図３ｈ】
0004738265.tif 000028
【図３ｉ】
0004738265.tif 000029