(57)【特許請求の範囲】
【請求項１】
電子ヒューズをプログラムする方法であって、
チップ上の１つ又は複数のメモリ・ビット内にストアされたヒューズ・プログラミング条件識別子にアクセスするステップと、
１つ又は複数の最適ヒューズ・プログラミング条件を前記ヒューズ・プログラミング条件識別子に関連付けるステップと、
前記１つ又は複数の最適ヒューズ・プログラミング条件を用いて前記チップ上の１つ又は複数のヒューズをプログラムするステップと
を含む方法。
【請求項２】
前記アクセスするステップは、前記チップが前記チップの製造業者から前記チップの購入者に引き渡された後に実行される、請求項１に記載の方法。
【請求項３】
前記１つ又は複数のメモリ・ビットは電子チップ識別マクロ内に含まれる、請求項１又は請求項２に記載の方法。
【請求項４】
前記１つ又は複数のメモリ・ビットは電子ヒューズを含む、請求項１、請求項２、又は請求項３の何れか１項に記載の方法。
【請求項５】
前記１つ又は複数の最適ヒューズ・プログラミング条件は、前記チップの製造テスト中にチップ毎に決定される、前記請求項の何れか１項に記載の方法。
【請求項６】
前記１つ又は複数の最適ヒューズ・プログラミング条件を前記決定するステップは、
複数のテスト・チップを１つ又は複数の最適チップ・プログラミング条件に対してテストするステップと、
前記複数のテスト・チップからの関連付けパラメータの複数のテスト値であって、各々が複数のヒューズ・プログラミング条件セットの１つに対する前記複数のテスト値を決定するステップと、
前記チップを、前記関連付けパラメータの実際の値に対してテストするステップと、
前記実際の値を前記複数のテスト値と比較して、前記チップに対する前記複数のヒューズ・プログラミング条件セットの内の最適の１つを決定するステップと、
前記複数のヒューズ・プログラミング条件セットの内の前記最適の１つのインジケータを、前記ヒューズ・プログラミング条件識別子としてストアするステップと
を含む、
請求項５に記載の方法。
【請求項７】
前記関連付けパラメータは前記チップのヒューズ・プログラミング電流である、請求項６に記載の方法。
【請求項８】
前記ヒューズ・プログラミング電流は、
前記チップの電子ヒューズのヒューズ・プログラミング電源ライン上のバックグラウンド電流を計測することと、
前記ヒューズ・プログラミング電源ライン上の「オン」電流を、チップ・プログラミング・パラメータの所定の値において、前記電子ヒューズを前記「オン」電流に晒さずに計測することと、
前記「オン」電流と前記バックグラウンド電流の間の差を決定することと
によって決定される、
請求項７に記載の方法。
【請求項９】
前記１つ又は複数の最適ヒューズ・プログラミング条件は、ヒューズ・プログラミング電源電圧、ヒューズ・プログラミング・ゲート電圧、ヒューズ・プログラミング時間、及びそれらの任意の組合せから成る群から選択される条件を含む、前記請求項の何れか１項に記載の方法。
【請求項１０】
チップの電子ヒューズをフィールドにおいて、該チップの製造業者の顧客によりプログラミングするための方法であって、
チップの１つ又は複数の電子ヒューズに対する１つ又は複数の最適ヒューズ・プログラミング条件を決定するステップと、
前記１つ又は複数の最適ヒューズ・プログラミング条件のインジケータを、前記チップ上の１つ又は複数のメモリ・ビット内にストアするステップと、
前記チップを前記フィールドにおける顧客に供給するステップと、
前記顧客に、前記１つ又は複数のメモリ・ビットからの前記１つ又は複数の最適ヒューズ・プログラミング条件にアクセスすることを教示して、前記顧客が前記１つ又は複数の電子ヒューズの少なくとも１つをプログラムすることを可能にするステップと
を含む方法。
【請求項１１】
前記１つ又は複数のメモリ・ビットは電子チップ識別マクロ内に含まれる、請求項１０に記載の方法。
【請求項１２】
前記１つ又は複数のメモリ・ビットは電子ヒューズを含む、請求項１０又は請求項１１に記載の方法。
【請求項１３】
前記１つ又は複数の最適ヒューズ・プログラミング条件を前記決定するステップは、前記チップの製造テスト中にチップ毎に実施される、請求項１０、請求項１１又は請求項１２の何れか１項に記載の方法。
【請求項１４】
前記１つ又は複数の最適ヒューズ・プログラミング条件を前記決定するステップは、
複数のテスト・チップを、最適チップ・プログラミング条件に対してテストするステップと、
前記複数のテスト・チップからの関連付けパラメータの複数のテスト値であって、各々が複数のヒューズ・プログラミング条件セットの１つに対する前記複数のテスト値を決定するステップと、
前記チップを前記関連付けパラメータの実際の値に対してテストするステップと、
前記実際の値を前記複数のテスト値と比較することにより、前記チップに関する前記複数のヒューズ・プログラミング条件セットのうちの最適の１つを決定するステップと、
前記複数のヒューズ・プログラミング条件セットのうちの前記最適の１つのインジケータを、ヒューズ・プログラミング条件識別子としてストアするステップと
を含む、請求項１０乃至請求項１３の何れか１項に記載の方法。
【請求項１５】
前記関連付けパラメータは前記チップのヒューズ・プログラミング電流である、請求項１４に記載の方法。
【請求項１６】
前記ヒューズ・プログラミング電流は、
前記チップの電子ヒューズのヒューズ・プログラミング電源ライン上のバックグラウンド電流を計測することと、
前記ヒューズ・プログラミング電源ライン上の「オン」電流を、チップ・プログラミング・パラメータの所定の値において、前記電子ヒューズを前記「オン」電流に晒さずに計測することと、
前記「オン」電流と前記バックグラウンド電流の差を決定することと
によって決定される、
請求項１５に記載の方法。
【請求項１７】
前記１つ又は複数の最適ヒューズ・プログラミング条件は、ヒューズ・プログラミング電源電圧、ヒューズ・プログラミング・ゲート電圧、ヒューズ・プログラミング時間、及びこれらの任意の組合せから成る群から選択される条件を含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般に電子ヒューズの分野に関する。具体的には、本開示は電子ヒューズの最適フィールド・プログラミングを提供する方法及び設計構造体に向けられる。
【背景技術】
【０００２】
電子ヒューズは多くの集積回路設計において普通に見出すことができる。１つの例示的な電子ヒューズは、一端で電圧ライン（通常はＦＳｏｕｒｃｅと呼ばれる）に接続され、他端で、通常プログラミングＦＥＴと呼ばれるｎチャネル電界効果ドランジスタ（ＮＦＥＴ）に接続されるポリシリコン・ヒューズ・リンクである。ヒューズ・プログラミング動作中、電圧はＦＳｏｕｒｃｅにより供給され、プログラミングＦＥＴはある時間の間オンになり、これが制御されたエレクトロマイグレーションの生起を可能にする。制御されたエレクトロマイグレーションは、ポリ・ヒューズ・リンクのアノード側の上でサリサイド／ホウ素のパイルアップを引き起こす。その結果、ポリ・ヒューズ・リンクの両端の抵抗は数百オームから何キロオームにも上昇し、電子ヒューズを実質的に開く即ち「プログラミングする」ことができる。
【０００３】
当技術分野において周知のように、ヒューズ・プログラミング動作中のヒューズ抵抗の上昇は、特定の集積回路チップ特性要件を満たす必要がある。ヒューズ・プログラミング動作に「フリーサイズ（one size fits all）」手法を用いることは、２つの望ましくない結果、（１）破壊されたヒューズ、又は（２）弱くプログラムされたヒューズ、を生じる可能性がある。そのようなとき、チップ特性が変わる場合にヒューズ・プログラミング・プロセスは、望ましいヒューズ歩留りをもたらすように変更することが必要になる。即ち、ヒューズ・プログラミング・プロセスの環境変数、例えば、プログラミングＶｄｄ、ＦＳｏｕｒｃｅ電圧、又はヒューズ・プログラミング継続時間をチップ毎に各々のチップの異なる特性要件に従って変更することが必要になる。集積回路チップ製造業者は、１つ又は複数の環境変数を変更する必要があるかどうか、そしてどのように変更するかをチップ毎に満足のいくように決定している。その結果、適当なヒューズ・プログラミング条件を、通常の製造テスト・フロー中に自動テスト装置により適用することができ、従って電子ヒューズ・プログラミングは成功裡に実行される。
【０００４】
電子ヒューズ・プログラミング・プロセスに関連する条件及びパラメータは、ヒューズ・プログラミング・プロセスの環境変数を含み、集積回路チップ製造業者には既知であるが、一方、この情報を顧客に供給することは製造業者の業務ではないので、チップを受け取る顧客には知られていない。しかしながら、顧客は様々な理由で、フィールドにおいて電子ヒューズをプログラムすることを望む可能性があり、従って、顧客は電子ヒューズ・プログラミング・プロセスの知識を役立てる可能性がある。例えば、製造業者から顧客特注のチップを受け取ると、顧客はそれに機能又は性能設定を実施するために電子ヒューズをプログラムすることを望む可能性がある。残念ながら、特に顧客のチップの環境変数を考慮した適当な電子ヒューズ・プログラミング情報なしには、フィールドにおいて電子ヒューズをプログラムすることは、低いヒューズ歩留りをもたらす可能性が高くなる。
【０００５】
集積回路チップ製造業者は、非テスト関連データ（例えば、ロット番号、ウェハＩＤ、チップ座標のようなチップ識別データ）をストアするのに用いることができるチップの電子チップ識別（ＥＣＩＤ）マクロを用いている。チップの顧客はこのチップ識別情報にアクセスすることができる。しかしながら、集積回路チップ製造業者は、製造プロセス（例えば、電子ヒューズを効果的にプログラムすること）をフィールドに拡張するための知識を如何なる形式においても顧客に提供していない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７，１７０，２９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
チップの顧客が、所望のヒューズ歩留りを生じる電子ヒューズ・プログラミング・プロセスをフィールドにおいて実行することを可能にするための、電子ヒューズの最適フィールド・プログラミングを提供する方法の必要性が存在する。
【課題を解決するための手段】
【０００８】
一実施形態において、電子ヒューズをプログラムする方法を提供する。この方法は、チップ上の１つ又は複数のメモリ・ビット内にストアされたヒューズ・プログラミング条件識別子にアクセスするステップと、１つ又は複数の最適ヒューズ・プログラミング条件をヒューズ・プログラミング識別子に関連付けるステップと、１つ又は複数のプログラミング条件を用いてチップ上の１つ又は複数のヒューズをプログラムするステップとを含む。
【０００９】
別の実施形態において、集積回路チップを提供する。このチップは、１つ又は複数のプログラムされていない電子ヒューズと、１つ又は複数のプログラムされていない電子ヒューズをプログラムするための、チップ毎に決定される最適条件に関する情報を含む１つ又は複数のメモリ・ビットとを含む。
【００１０】
さらに別の実施形態において、チップの電子ヒューズをフィールドにおいてチップ製造業者の顧客によりプログラムする方法を提供する。この方法は、チップの１つ又は複数の電子ヒューズに関する１つ又は複数の最適プログラミング条件を決定するステップと、１つ又は複数の最適ヒューズ・プログラミング条件のインジケータをチップ上の１つ又は複数のメモリ・ビット内にストアするステップと、フィールドにおいてチップを顧客に供給するステップと、顧客に対して１つ又は複数のメモリ・ビットからの１つ又は複数の最適プログラミング条件にアクセスすることを教示して、顧客が１つ又は複数の電子ヒューズのうちの少なくとも１つをプログラムすることを可能にするステップとを含む。
【００１１】
本発明を例証するために、添付の図面は本発明の１つ又は複数の実施形態の態様を示す。しかしながら、本発明は図面に示したとおりの配列及び手段に限定されないことを理解されたい。
【図面の簡単な説明】
【００１２】
【図１】フィールドにおいて電子ヒューズをプログラムする方法を可能にするためのヒューズ・プログラミング条件識別子をストアする集積回路チップの一実施例の機能ブロック図を示す。
【図２】集積回路チップ上にストアされたヒューズ・プログラミング条件識別子を用いて電子ヒューズをプログラミングする方法の一実施例のフロー図を示す。
【図３】フィールドにおいて電子ヒューズをプログラムする方法を可能にするための、１つ又は複数のヒューズ・プログラミング条件識別子を決定する方法の一実施例のフロー図を示す。
【図４】集積回路チップの顧客による、フィールドにおいて電子ヒューズをプログラミムする方法の一実施例のフロー図を示す。
【図５】一実施形態による設計構造体を用いた設計フロー・プロセスのブロック図である。
【発明を実施するための形態】
【００１３】
一実施形態において、本開示は、それにより集積回路（ＩＣ）チップの顧客がフィールドにおいて、即ち製造テスト環境の外で、電子ヒューズをプログラムすることができる、最適ヒューズ・プログラミング条件を提供する方法を含む。具体的には、一組の最適ヒューズ・プログラミング条件に関連付けられた最適ヒューズ・プログラミング識別子が、顧客のＩＣチップ上の読取り可能な形式で顧客に提供される。顧客のＩＣチップ上の最適ヒューズ・プログラミング識別子にアクセスした後、顧客は関連付けられた最適ヒューズ・プログラミング条件に従って、フィールドにおいてヒューズ・プログラミング・プロセスを適用することができる。一実施例において、これは顧客が所望の電子ヒューズ歩留りを達成することを可能にすることができる。
【００１４】
図１は、フィールドにおいて電子ヒューズをプログラムする方法を可能にするためのヒューズ・プログラミング条件識別子をストアする例示的なＩＣチップ１００の機能ブロック図を示す。ＩＣチップ１００は、少なくとも１配列の電子ヒューズ（ｅＦＵＳＥ）を含んだ特定用途向け集積回路（ＡＳＩＣ）デバイスのような任意の集積回路チップとすることができる。例えば、図１はＩＣチップ１００が、それぞれ単一のｅＦＵＳＥ又は一連のｅＦＵＳＥ（例えば、ＩＣチップ１００の内部の特定の論理マクロを形成する）とすることができる第１のｅＦＵＳＥバンク１１０及び第２のｅＦＵＳＥバンク１１２を含むことを示す。バンク１１０及び／又はバンク１１２のｅＦＵＳＥは初めプログラムされていない（即ち閉じた）状態とすることができる。一実施例において、第１のｅＦＵＳＥバンク１１０及び／又は第２のｅＦＵＳＥバンク１１２は、メモリ・アレイ内に普通に見出される構造体（即ち、冗長ワードライン又は冗長カラム）のような、特定の冗長構造体を形成する複数ｅＦＵＳＥとすることができる。この実施例において、ｅＦＵＳＥは、例えば正規のワードラインに欠陥があることが検出されたとき、正規のワードラインを切断してそれを冗長ワードラインで置き換えるようにプログラムすることができる。別の実施例において、第１のｅＦＵＳＥバンク１１０及び／又は第２のｅＦＵＳＥバンク１１２は、例えばチップ識別データを反映する値にプログラムされたｅＦＵＳＥを含むＥＣＩＤマクロを形成するｅＦＵＳＥとすることができる。
【００１５】
さらに図１は、第１のｅＦＵＳＥバンク１１０の例示的なｅＦＵＳＥ１１４の細部を示す。より具体的には、ｅＦＵＳＥ１１４は、一端で電圧ライン（ＦＳｏｕｒｃｅ）に接続され、他端でプログラミングＦＥＴ１１６と呼ばれるＮＦＥＴに接続されたポリシリコン・ヒューズ・リンクとすることができる。プログラミングＦＥＴ１１６のゲートはＩＣチップ１００のチップ電圧（Ｖｄｄ）によって制御される。ｅＦＵＳＥプログラミング動作中、電圧はＦＳｏｕｒｃｅにより供給され、プログラミングＦＥＴ１１６は特定の時間の間Ｖｄｄを印加することによりオンにされ、それにより制御されたエレクトロマイグレーションの生起が可能になる。制御されたエレクトロマイグレーションは、ｅＦＵＳＥ１１４のアノード側におけるサリサイド／ホウ素のパイルアップを引き起すことができる。その結果、ｅＦＵＳＥ１１４の両端の抵抗が上昇し（例えば、数百オームから何キロオームにまで）、事実上ｅＦＵＳＥ１１４を開く（即ち、プログラムする）。
【００１６】
再び図１を参照すると、ＩＣチップ１００はさらに記憶デバイス１１８を含み、その中に１つ又は複数のヒューズ・プログラミング条件識別子１２０に関連するデジタル値がストアされる。記憶デバイス１１８は、１又は複数ビットのデジタル・データをストアすることができる任意の機構、例えば、それらに限定されないが、メモリ・デバイス又は１つ若しくは複数のｅＦＵＳＥとすることができる。一実施例において、記憶デバイス１１８は不揮発性スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイス又は不揮発性プログラマブル読取り専用メモリ（ＰＲＯＭ）デバイスとすることができる。別の実施例において、記憶デバイス１１８は、ＩＣチップ１００内の既存ｅＦＵＳＥのバンク内の１つ又は複数の余剰ｅＦＵＳＥ、例えば、それに限定されないが、第１のｅＦＵＳＥバンク１１０又は第２のｅＦＵＳＥバンク１１２内の余剰ｅＦＵＳＥ１１４とすることができる。さらに別の実施例において、記憶デバイス１１８は、ＥＣＩＤの１つ又は複数のｅＦＵＳＥとするか又はその部分とすることができる。１つ又は複数のヒューズ・プログラミング条件識別子は、記憶デバイス１１８のような記憶デバイス内にストアされる１つ又は複数の論理値で表すことができる。例えば、ｅＦＵＳＥのプログラムされた状態又はプログラムされていない状態は、論理１（１）又は論理ゼロ（０）を表すことができ、例えば、プログラムされていないｅＦＵＳＥ＝１、プログラムされたｅＦＵＳＥ＝０、又はその逆とすることができる。
【００１７】
当業者であれば、ＩＣチップ１００で表される集積回路チップは、簡単にするために図１には示さない１つ又は複数の論理機能の配列を含むことができることを認識するであろう。
【００１８】
ｅＦＵＳＥプログラミング・プロセスの条件は、破損ｅＦＵＳＥ又は弱くプログラムされたｅＦＵＳＥを避けることによって高いｅＦＵＳＥ歩留りを達成するために、製造テスト動作中にチップ毎に精密に制御することができる。最適ｅＦＵＳＥプログラミング条件は、例えば、１つのＩＣチップ１００から次のＩＣチップ１００へ、そして次のＩＣチップ１００へなどの製造プロセス変動により、チップ毎に変動する。最適ｅＦＵＳＥプログラミング条件を決定するための１つの例示的な方法は、引用によりその全体が本明細書に組み入れられる、「電子ヒューズ切断を調節するための電子ヒューズ切断の模倣及び方法」と題する特許文献１に記載されている。この特許文献１は電子ヒューズのヒューズ・プログラミングの環境変数を調節するためのシステム、方法、及びプログラム製品を記載している。具体的には、模倣ＮＦＥＴを、ヒューズ・プログラミング電源電圧ライン、ヒューズ・プログラミング・ゲート電圧ライン、及びチップの接地に、電子ヒューズと同様に結合することができるが、但し模倣ＮＦＥＴは電子ヒューズには結合しない。模倣ＮＦＥＴのオン電流（Ｉ−ＯＮ）及びオフ電流（Ｉ−ＯＦＦ）を計測して電子ヒューズのヒューズ・プログラミング電流（Ｉ−ＰＲＯＧＲＡＭ）を決定する。環境変数は決定されたプログラミング電流に基づいて調節される。方法の別の実施例を図３の方法３００に関して以下に要約する。
【００１９】
例示的な環境変数には、それらに限定されないが、ＦＳｏｕｒｃｅ、Ｖｄｄ，バックグラウンド漏れ電流、Ｉ−ＰＲＯＧＲＡＭ、チップ対テスター接地オフセット、プログラミング継続時間、温度、及びテスト装置の正確度が含まれる。ヒューズ・プログラミング条件識別子１２０は、所与のＩＣチップ１００に対する一意的な最適ｅＦＵＳＥプログラミング条件とすることができる特定のｅＦＵＳＥプログラミング条件に関連付けることができる、１又は複数ビットのデジタル・コードとすることができる。例えば、ヒューズ・プログラミング条件識別子１２０は、第１のＩＣチップ１００上の第１の値を用いて一意的にコード化してそのための第１の最適ｅＦＵＳＥプログラミング条件に関連付け、次のＩＣチップ１００上の次の固有の値を用いて一意的にコード化してそのための次の最適ｅＦＵＳＥプログラミング条件に関連付け、そして次のＩＣチップ１００上の次の固有の値を用いて一意的にコード化してそのための次の最適ｅＦＵＳＥプログラミング条件に関連付けることができる。ヒューズ・プログラミング条件識別子１２０に含まれるコードは、例えば、ＦＳｏｕｒｃｅ、Ｖｄｄ、バックグラウンド漏れ電流、Ｉ−ＰＲＯＧＲＡＭ、チップ対テスター接地オフセット、プログラミング継続時間、温度、及びテスト装置の正確度を含む多数の環境変数の１つ又は任意の組合せに関連付けることができる。
【００２０】
ヒューズ・プログラミング条件識別子１２０を形成するビット数は、所与のＩＣチップの最適ｅＦＵＳＥプログラミング条件を伝達するのに必要な環境変数の数又はその組合せに依存する。一実施例において、ヒューズ・プログラミング条件識別子１２０は、第１及び第２の最適Ｖｄｄ値に関連付けられる１ビットのコード、例えば、Ｖｄｄ＝１．２０ボルトに対してヒューズ・プログラミング条件識別子１２０＝０、そしてＶｄｄ＝１．３５ボルトに対してヒューズ・プログラミング条件識別子１２０＝１、とすることができる。別の実施例において、ヒューズ・プログラミング条件識別子１２０は、４つまでの最適Ｖｄｄ値に関連付けられる２ビットのコード、例えば、Ｖｄｄ＝１．２０ボルトに対してヒューズ・プログラミング条件識別子１２０＝００、Ｖｄｄ＝１．３５ボルトに対してヒューズ・プログラミング条件識別子１２０＝０１、そしてＶｄｄ＝１．５０ボルトに対してヒューズ・プログラミング条件識別子１２０＝１０とすることができる。さらに別の実施例において、ヒューズ・プログラミング条件識別子１２０は、特定のｅＦＵＳＥプログラミング条件の実際のデジタル値（特定の解像度を有する）に関連付けられるｎビットのバイナリ・コード、例えば、ＦＳｏｕｒｃｅ、Ｖｄｄ、又はＩ−ＰＲＯＧＲＡＭの実際の値を表す、例えば、８ビット、１０ビット、１２ビット、又は１６ビットのバイナリ・ワードとすることができる。何れの場合にも、ヒューズ・プログラミング条件識別子１２０の情報は、チップ製造業者により通常の製造テスト・フロー中にストアすることができる。ヒューズ・プログラミング条件識別子１２０を形成するビットがメモリ・ビットである場合には、これらのビットは既知のメモリ書き込み動作により所望の状態に設定することができる。或いは、ヒューズ・プログラミング条件識別子１２０を形成するビットがｅＦＵＳＥ１１４である場合には、１つ又は複数のｅＦＵＳＥ１１４を所望のコードによってプログラムされた状態又はプログラムされていない状態に設定することができる。
【００２１】
図１のＩＣチップ１００で例証されるように、チップ製造業者は、ヒューズ・プログラミング条件識別子１２０のようなヒューズ・プログラミング条件識別子をチップ内に供給して顧客がアクセスできる可読機構を提供することができ、それにより顧客は彼／彼女のチップに対する最適ｅＦＵＳＥプログラミング条件を関連付けることができる。関連付けは様々な仕方で行うことができる。一実施例において、関連付けはヒューズ・プログラミング条件識別子とデジタル形式でストアされた値（例えば、参照データ・テーブル内の）との比較を含むことができる。別の実施例において、関連付けはヒューズ・プログラミング条件識別子と印刷マニュアルとの比較を含むことができる。さらに別の実施例において、関連付けはヒューズ・プログラミング条件識別子を読み取って実際のプログラミング条件を明らかにすることを含むことができる。その結果、ヒューズ・プログラミング条件識別子は、顧客が、フィールドにおいて、即ち、顧客のカード・レベルのテスト動作の際のような製造テスト環境の外で、特定のチップに固有の最適ｅＦＵＳＥプログラミング条件を適用して効果的にｅＦＵＳＥをプログラミングすることを可能にする。さらに多くの詳細を、図２、図３、及び図４を参照しながら提供する。
【００２２】
図２は、ＩＣチップ１００のような集積回路チップ上にストアされたヒューズ・プログラミング条件識別子１２０のようなヒューズ・プログラミング条件識別子を用いて、電子ヒューズをプログラムする方法２００の一実施形態のフロー図を示す。方法２００は、以下のステップを含むがそれらに限定はされない。
【００２３】
ステップ２１０において、チップ上の１つ又は複数のメモリ・ビット内にストアされたヒューズ・プログラミング条件識別子にアクセスする。一実施例において再び図１を参照すると、チップ製造業者からチップ購入者にＩＣチップ１００のようなチップが引き渡された後、記憶デバイス１１８のヒューズ・プログラミング条件識別子１２０にチップ購入者がアクセスする。ヒューズ・プログラミング条件識別子１２０を形成するビットがメモリ・ビットである場合、これらのビットは既知のメモリ読取り動作によってアクセスされる。或いは、ヒューズ・プログラミング条件識別子１２０を形成するビットがｅＦＵＳＥ１１４である場合には、１つ又は複数のｅＦＵＳＥ１１４のプログラムされた状態又はプログラムされていない状態が、例えば第１のｅＦＵＳＥバンク１１０又は第２のｅＦＵＳＥバンク１１２に付随する標準的な回路によって検出される。
【００２４】
ステップ２１２において、１つ又は複数の最適ｅＦＵＳＥプログラミング条件がヒューズ・プログラミング条件識別子、例えば、ＩＣチップ１００の記憶デバイス１１８のヒューズ・プログラミング条件識別子１２０に関連付けられる。一実施例において、この関連付けはチップ製造業者によって実行することができ、チップ製造業者はチップ購入者に、ヒューズ・プログラミング条件識別子１２０内にエンコードすることができる各々の可能値を最適ｅＦＵＳＥプログラミング条件に関連付ける任意の標準的な方法、例えば、ソフトウェア参照テーブル、電子又は印刷手引書、又は電話顧客サービス・センター、を提供する。一実施例において、「０」に設定された１ビットのヒューズ・プログラミング条件識別子１２０は、例えば、Ｖｄｄ＝１．２０ボルトの設定に関連付けることができ、そして「１」に設定されたものは、例えば、Ｖｄｄ＝１．３５ボルトの設定に関連付けることができる。別の実施例において、「００」に設定された２ビットのヒューズ・プログラミング条件識別子１２０は、例えば、Ｖｄｄ＝１．２０ボルトの設定に関連付けることができ、「０１」に設定されたものは、例えば、Ｖｄｄ＝１．３５ボルトの設定に関連付けることができ、そして「１０」に設定されたものは、例えば、Ｖｄｄ＝１．５０ボルトの設定に関連付けることができる。
【００２５】
ステップ２１４において、ＩＣチップ上の１つ又は複数のヒューズを、１つ又は複数の関連付けられたｅＦＵＳＥプログラミング条件を用いてプログラムする。具体的には、ＩＣチップ購入者が、例えば、ウェハ及び／又はモジュールの製造テスト動作中に彼／彼女のＩＣチップから抽出された、関連付けられた最適ｅＦＵＳＥプログラミング条件を適用して、ＩＣチップ購入者が選択した１つ又は複数のｅＦＵＳＥ１１４をプログラムする。
【００２６】
図３は、１つ又は複数の最適ヒューズ・プログラミング条件識別子を決定して、方法３００を用いて電子ヒューズをプログラムするような、電子ヒューズをプログラムする方法を可能にする方法３００の一実施形態のフロー図を示す。一実施例において、１つ又は複数の最適ヒューズ・プログラミング条件識別子は、方法３００を用いて、製造テスト動作中にチップ毎に決定することができる。方法３００は、以下のステップを含むが、それらに限定はされない。
【００２７】
ステップ３１０において、複数のＩＣテスト・チップが最適チップ・プログラミング条件に対してテストされる。具体的には、チップ製造業者が複数（例えば、数百乃至数百万）のＩＣテスト・チップに対してｅＦＵＳＥプログラミング・プロセスを実行して、環境変数の選択に関して、ｅＦＵＳＥをプログラミングする好ましい方法を理解する。
【００２８】
ステップ３１２において、関連付けパラメータの複数のテスト値を複数のＩＣテスト・チップから決定する。関連付けパラメータは、ヒューズ・プログラミング環境条件に関する対応する値を示すことができる任意の計測可能な値とすることができる。例えば、ヒューズ・プログラミング電流は、特定のヒューズ・プログラミング条件値、例えば特定のＶｄｄ値において計測することができる。複数のテスト値の各々は、複数のヒューズ・プログラミング条件セットのうちの１つに対するものとすることができる。テスト値は、ステップ３１０においてあらゆる既知のプロセス変動に関して収集されたｅＦＵＳＥプログラミング情報に基づく。例えば、ＩＣテスト・チップの物理的計測値を特定のｅＦＵＳＥプログラミング・パラメータにマッピングすることができる。
【００２９】
ステップ３１４において、各ＩＣテスト・チップを関連付けパラメータの実際の値に対してテストする。一実施例において特許文献１の段落００１８乃至００２０を参照すると、テスト中のＩＣチップのバックグラウンド漏れ電流（Ｉ−ＢＫＧ）が計測され、模倣プログラミングＦＥＴのオン電流（Ｉ−ＯＮ）が名目Ｖｄｄ及びＦＳｏｕｒｃｅ値において計測され、Ｉ−ＯＮからＩ−ＢＫＧを差し引いてヒューズ・プログラミング電流（Ｉ−ＰＲＯＧＲＡＭ）が決定される。
【００３０】
ステップ３１６において、複数のヒューズ・プログラミング条件セットの最適の１つをテスト中のＩＣチップに対して、複数のテスト値の実際の値を比較して決定する。一実施例において特許文献１の段落００２１を参照すると、３方判断を実行することができる。具体的には、決定されたＩ−ＰＲＯＧＲＡＭに対して上部レベル閾値、例えば１４ｍＡ、及び下部レベル閾値、例えば１０ｍＡが設定される。決定されたＩ−ＰＲＯＧＲＡＭが上部レベル閾値、ここでは１４ｍＡ、より高い場合には、プログラミングＶｄｄは、例えば、現在の１．３５Ｖから１．２０Ｖまで下げることができる。決定されたＩ−ＰＲＯＧＲＡＭが下部レベル閾値、ここでは１０ｍＡ、より低い場合には、プログラミングＶｄｄは、例えば、現在の１．３５Ｖから１．５０Ｖまで上げることができる。さらに、決定されたＩ−ＰＲＯＧＲＡＭが上部レベル閾値、ここでは１４ｍＡと、下部レベル閾値、ここでは１０ｍＡとの間の範囲にある場合には、プログラミングＶｄｄは適当であるとみなされて、現在の値、ここでは１．３５Ｖと同じ値に維持される。そのようにすることにより、テスト中のＩＣチップの実際のＩ−ＰＲＯＧＲＡＭに関連付けられるプログラミングＶｄｄの最適値が決定される。
【００３１】
ステップ３１８において、複数のヒューズ・プログラミング条件セットの最適の１つのインジケータがヒューズ・プログラミング条件識別子としてストアされる。例えば、最適プログラミングＶｄｄが１．２０Ｖである場合、テスト中のＩＣチップに対する２ビットのヒューズ・プログラミング条件識別子１２０は「００」に設定することができ、最適プログラミングＶｄｄが１．３５Ｖである場合、２ビットのヒューズ・プログラミング条件識別子１２０は「０１」に設定することができ、そして最適プログラミングＶｄｄが１．５０Ｖである場合、２ビットのヒューズ・プログラミング条件識別子１２０は「１０」に設定することができる。
【００３２】
図４は、フィールドにおいて、例えば集積回路チップの顧客により電子ヒューズをプログラムする方法４００のフロー図を示す。方法４００は、以下のステップを含むが、それらに限定はされない。
【００３３】
ステップ４１０において、１つ又は複数の最適ヒューズ・プログラミング条件が決定される。これらの条件は、ＩＣチップ１００のような所与のチップ上の全てのｅＦＵＳＥに対して、例えば、図３の方法３００のステップ３１０乃至３１６を実行することにより適用されることになる。
【００３４】
ステップ４１２において、製造テスト動作中に、１つ又は複数の最適ヒューズ・プログラミング条件のインジケータが、テスト中のＩＣチップ上の１つ又は複数のメモリ・ビット内にストアされる。例えば、１つ又は複数の最適ヒューズ・プログラミング条件のインジケータがＩＣチップ１００の記憶デバイス１１８のヒューズ・プログラミング条件識別子１２０の中に、例えば、図１において及び図３の方法３００のステップ３１８において説明したように、ストアされる。
【００３５】
ステップ４１４において、チップ製造業者はＩＣチップ１００のようなＩＣチップを、フィールドにおける顧客に提供する。
【００３６】
ステップ４１６において、ＩＣチップの顧客は、如何にして１つ又は複数のメモリ・ビットからの１つ又は複数の最適ヒューズ・プログラミング条件にアクセスし、１つ又は複数のｅＦＵＳＥのうちの少なくとも１つを顧客がプログラムすることができるかを教示される。例えば、ＩＣチップ製造業者がＩＣチップ顧客に対して、例えば、ＩＣチップ１００の記憶デバイス１１８のヒューズ・プログラミング条件識別子１２０に如何にしてアクセスするかについて教示を与えることができる。さらに、ＩＣチップ製造業者はＩＣチップ顧客に対して、ヒューズ・プログラミング条件識別子１２０の中にエンコードすることができる各々の可能な値を、それぞれの最適ヒューズ・プログラミング条件に関連付ける標準的な方法を提供することができる。標準的な関連付け方法には、それらに限定されないが、ソフトウェア参照テーブル、電子又は印刷手引書、又は顧客サービス・センターの電話呼出しが含まれる。
【００３７】
図５は、例示的な設計フロー５００のブロック図を示す。設計フロー５００は、設計されるＩＣの型に応じて変更することができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フローは、標準コンポーネントを設計するための設計フロー５００とは異なる可能性がある。設計構造体５２０は、設計プロセス５１０への入力とすることが好ましく、ＩＰプロバイダ、コア・ディベロッパ、又は他の設計会社からのものとすることができ、或いは、設計フローのオペレータにより生成されるもの、又は他のソースからのものとすることができる。設計構造体５２０は、結線図、又はＨＤＬ、即ちハードウェア記述言語（例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃなど）の形態におけるＩＣチップ１００を含む。設計構造体５２０は、１つ又は複数の機械可読媒体に含めることができる。例えば、設計構造体５２０は、ＩＣチップ１００のテキスト・ファイル又はグラフ表示とすることができる。設計プロセス５１０は、ＩＣチップ１００を総合（又は翻訳）してネットリスト５８０にすることが好ましく、ここでネットリスト５８０は、例えば、ワイヤ、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデルなどのリストであり、このリストは集積回路設計内の他の要素及び回路への接続を記述し、少なくとも１つの機械可読媒体上に記録される。これは、ネットリスト５８０が、回路の設計仕様及びパラメータに応じて１回又は複数回、再総合される反復プロセスとすることができる。
【００３８】
設計プロセス５１０は、様々な入力、例えば、一般に用いられる要素、回路、及びデバイスの一組を収容することができ、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）に関するモデル、レイアウト、及び象徴的表象を含むライブラリ要素５３０、設計仕様５４０、特性データ５５０、検証データ５６０、設計ルール５７０、及びテスト・データ・ファイル５８５（テスト・パターン及び他のテスト情報を含むことができる）からの入力の使用を含むことができる。設計プロセス５１０はさらに、例えば、タイミング解析、検証、設計ルール点検、配置及びルート・オペレーションなどの標準回路設計プロセスを含むことができる。集積回路設計の当業者であれば、本発明の範囲及び趣旨から逸脱せずに、設計プロセス５１０において使用可能な電子設計自動化ツール及びアプリケーションの範囲を認識することができる。本発明の設計構造体は何れの特定の設計フローにも限定されない。
【００３９】
最後に、設計プロセス５１０は、ＩＣチップ１００を残りの集積回路設計（該当する場合）と共に変換して、最終設計構造体５９０（例えば、ＧＤＳ記憶媒体内にストアされる情報）にすることが好ましい。最終設計構造体５９０は、例えば、テスト・データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、ビア、形状、テスト・データ、製造ラインを通したルーティング用のデータ、及びＩＣチップ１００を製造する半導体製造業者が必要とする任意の他のデータのような情報を含むことができる。次に、最終設計構造体５９０は段階５９５に進むことができ、そこで、例えば、最終設計構造体５９０はテープアウトに進み、製造のために解放され、別の設計会社に送られ、又は顧客に返送される。
【００４０】
例示的な実施形態を上記で開示し、添付の図面に示した。当業者であれば、本発明の趣旨及び範囲から逸脱せずに、本明細書に具体的に開示した実施形態に種々の変更、省略及び追加を行うことができることを理解するであろう。
【符号の説明】
【００４１】
１００：ＩＣチップ
１１０：第１のｅＦＵＳＥバンク
１１２：第２のｅＦＵＳＥバンク
１１４：ｅＦＵＳＥ
１１６：プログラミングＦＥＴ
１１８：記憶デバイス
１２０：ヒューズ・プログラミング条件識別子
２００、３００、４００：方法
２１０、２１２、２１４、３１０、３１２、３１４、３１６、３１８、４１０、４１２、４１４、４１６：ステップ
５００：設計フロー
５１０：設計プロセス
５２０：設計構造体
５３０：ライブラリ要素
５４０：設計仕様
５５０：特性データ
５６０：検証データ
５７０：設計ルール
５８０：ネットリスト
５８５：テスト・データ・ファイル
５９０：最終設計構造体
５９５：段階
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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