【手続補正書】
【提出日】平成15年11月12日(2003.11.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、
前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、前記ビット線の上層に他の配線層を介さずに前記情報蓄積用容量素子を形成する工程と、前記情報蓄積用容量素子の上層に第２の配線を形成する工程とを有し、
前記第１の配線と第２の配線との間に、前記第１の配線に直接接触された状態で電気的に接続された第１の金属膜とその上にＣＶＤ法で形成されたタングステンからなる第２の金属膜とで構成される第１の接続部と、前記第１の接続部に前記第１の接続部の上面の平面寸法よりも接続部の平面寸法が大きい第２の接続部を、直接接触された状態で電気的に接続して形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、（ａ）前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、（ｂ）前記半導体基板上に前記ビット線および第１の配線を被覆する第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第１の配線が露出される第１の接続孔を穿孔する工程と、（ｄ）前記第１の接続孔内に第１の導体膜を埋め込み、第１の接続部を形成する工程と、（ｅ）前記第１の絶縁膜および第１の接続部の上面を覆うように、前記第１の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第２の絶縁膜を形成する工程と、（ｆ）前記メモリセルの形成領域において、第２の絶縁膜上に第３の絶縁膜を被着した後、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、引き続き前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で前記第２の絶縁膜の方が前記第１の絶縁膜および第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記第２および第３の絶縁膜に情報蓄積用容量素子を形成するための溝を形成する工程と、前記溝内に第１の電極を形成する工程と、前記第１の電極の表面に容量絶縁膜を形成する工程と、前記容量絶縁膜を覆う第２の電極を形成する工程により、前記ビット線よりも上層に情報蓄積用容量素子を形成する工程と、（ｇ）前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第１の接続部との間に設けられた第２の絶縁膜および第２の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第３の絶縁膜に前記第１の接続部が露出する第２の接続孔を、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、つづいて前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で前記第２の絶縁膜の方が第１の絶縁膜および第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより前記第１の接続部の平面寸法よりも接続部の平面寸法の大きい前記第２の接続孔を穿孔する工程と、（ｈ）前記第２の接続孔内に第２の導体膜を埋め込み、前記第１の接続部に直接接触された状態で電気的に接続された第２の接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２記載の半導体集積回路装置の製造方法において、前記第２の接続部の平面寸法を、その平面寸法内に前記第１の接続部を複数包含するように第１の接続部の平面寸法よりも大きくしたことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項２記載の半導体集積回路装置の製造方法において、前記第１の配線がタングステンまたはタングステンシリサイドで構成され、前記第１の接続部の第１の導体膜が第１の金属膜とその上にＣＶＤ法で形成されたタングステンからなる第２の金属膜とで構成されることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、（ａ）前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、（ｂ）前記半導体基板上に前記ビット線および第１の配線を被覆する第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜上に、前記第１の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第２の絶縁膜を形成する工程と、（ｄ）前記第２の絶縁膜上に、前記第２の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第４の絶縁膜を形成する工程と、（ｅ）前記第１の絶縁膜、第２の絶縁膜および第４の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第１の配線が露出される第１の接続孔を穿孔する工程と、（ｆ）前記第１の接続孔内に第１の導体膜を埋め込み、第１の接続部を形成する工程と、（ｇ）前記第４の絶縁膜および第１の接続部の上面を覆うように、前記第４の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第５の絶縁膜を形成する工程と、（ｈ）前記第５の絶縁膜上に、前記第５の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第６の絶縁膜を形成する工程と、（ｉ）前記メモリセルの形成領域において、前記第２の絶縁膜、第４の絶縁膜、第５の絶縁膜および第６の絶縁膜に、情報蓄積用容量素子用の溝を形成した後、その溝内に情報蓄積用容量素子を形成する工程と、（ｊ）前記第６の絶縁膜上に情報蓄積用容量素子を被覆するように第７の絶縁膜を形成する工程と、（ｋ）前記メモリセルの形成領域以外の領域において、前記第５の絶縁膜と第６の絶縁膜および第７の絶縁膜とのエッチング選択比を大きくした状態で第６の絶縁膜および第７の絶縁膜の方が第５の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、引き続き前記第５の絶縁膜と第６の絶縁膜および第７の絶縁膜とのエッチング選択比を大きくした状態で前記第５の絶縁膜の方が第４の絶縁膜、第６の絶縁膜および第７の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記第７の絶縁膜、第６の絶縁膜および第５の絶縁膜に前記第１の接続部が露出する第２の接続孔を穿孔する工程と、（ｌ）前記第２の接続孔内に第２の導体膜を埋め込み、前記第１の接続部に直接接触された状態で電気的に接続された第２の接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法において、前記第２の接続部の平面寸法を、前記第１の接続部の平面寸法よりも大きくしたことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項５記載の半導体集積回路装置の製造方法において、前記第１の配線がタングステンまたはタングステンシリサイドで構成され、前記第１の接続部の第１の導体膜が第１の金属膜とその上にＣＶＤ法で形成されたタングステンからなる第２の金属膜とで構成されることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、（ａ）前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、（ｂ）前記半導体基板上に前記ビット線および第１の配線を被覆する第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第１の配線が露出される第１の接続孔を穿孔し、かつ、前記メモリセルの形成領域に前記メモリセル選択トランジスタの拡散領域と前記情報蓄積用容量素子を接続するためのプラグの上面を露出する情報蓄積用容量素子用の接続孔を穿孔する工程と、（ｄ）前記第１の接続孔および前記情報蓄積用容量素子用の接続孔内に第１の導体膜を埋め込み、それぞれ第１の接続部および情報蓄積用容量素子用の接続部を形成する工程と、（ｅ）前記第１の絶縁膜、第１の接続部および情報蓄積用容量素子用の接続部の上面を覆うように、前記第１の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第２の絶縁膜を形成する工程と、（ｆ）前記メモリセルの形成領域において、前記ビット線よりも上層に前記第２の絶縁膜に溝を形成して前記溝内に情報蓄積用容量素子を形成した後、前記情報蓄積用容量素子および前記第２の絶縁膜上に第２の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第３の絶縁膜を形成する工程と、（ｇ）前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第１の接続部との間に設けられた前記第２の絶縁膜および第３の絶縁膜に前記第１の接続部が露出する第２の接続孔を穿孔する工程と、（ｈ）前記第２の接続孔内に第２の導体膜を埋め込み、前記第１の接続部に直接接触された状態で電気的に接続された第２の接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項９】
メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置であって、
前記半導体基板上の同一配線層に形成されたビット線およびタングステンまたはタングステンシリサイドで構成された第１の配線と、前記ビット線の上層に他の配線層を介さずに設けられた前記情報蓄積用容量素子と、前記情報蓄積用容量素子上に設けられた第２の配線とを有し、
前記メモリセルの形成領域以外の領域において、前記第１の配線と第２の配線との間に、前記第１の配線に直接接触された状態で電気的に接続された第１の金属膜とその上にＣＶＤ法で形成されたタングステンからなる第１の接続部と、前記第１の接続部の上面の平面寸法よりも大きな平面寸法で接続される前記第１の接続部に直接接触された状態で電気的に接続された第２の接続部とを設け、前記第１の配線と第２の配線とを電気的に接続したことを特徴とする半導体集積回路装置。
【請求項１０】
半導体基板の第１領域に、第１ＭＩＳＦＥＴとこれに直列接続された容量素子とで構成されたメモリセルが形成され、半導体基板の第２領域には、第２ＭＩＳＦＥＴが形成された半導体集積回路装置の製造方法であって、（ａ）半導体基板の第２領域に、第１配線を形成する工程と、（ｂ）前記第１配線上に、第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜に、第１開孔を形成し、前記第１配線の一部を露出する工程と、（ｄ）前記第１開孔内に選択的に第１導体層を形成する工程と、（ｅ）前記第１絶縁膜および第１導体層上に第２絶縁膜を形成する工程と、（ｆ）前記第２絶縁膜上に第３絶縁膜を形成する工程と、（ｇ）前記第１領域において、前記第３絶縁膜に第２開孔を形成する工程と、（ｈ）前記第２開孔の内壁に沿って第２導体層を選択的に形成する工程と、（ｉ）前記第２導体層上に第４絶縁膜と、第３導体層を形成する工程と、（ｊ）前記第２領域において、前記第３絶縁膜および第２絶縁膜に、前記第１導体層の一部を露出するように、第１開口より面積が大きな第３開孔を形成する工程と、（ｋ）前記第３開孔内に第４導体層を形成する工程とを有し、
前記第２開孔の形成工程は、前記第２絶縁膜に対して前記第３絶縁膜のエッチングレートが大となる条件で、前記第３絶縁膜にエッチングが施され、
前記第３開孔の形成工程は、前記第２絶縁膜に対して前記第３絶縁膜のエッチングレートが大となる条件で、前記第３絶縁膜にエッチングが施された後、前記第３絶縁膜に対して前記第２絶縁膜のエッチングレートが大となる条件で、前記第２絶縁膜にエッチングが施されることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、（ａ）前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、（ｂ）前記半導体基板上に前記ビット線および第１の配線を被覆する第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第１の配線が露出される第１の接続孔を穿孔する工程と、（ｄ）前記第１の接続孔内に第１の導体膜を埋め込み、第１の接続部を形成する工程と、（ｅ）前記第１の絶縁膜および第１の接続部の上面を覆うように、前記第１の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第２の絶縁膜を形成する工程と、（ｆ）前記メモリセルの形成領域において、前記第２絶縁膜と前記第１絶縁膜を貫通する第３の接続孔を穿孔し、前記第３接続孔内に第３導体膜を埋め込み第３の接続部を形成する工程と、（ｇ）前記メモリセルの形成領域において、第２の絶縁膜上に第３の絶縁膜を被着した後、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、引き続き前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で前記第２の絶縁膜の方が前記第１の絶縁膜および第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記第２および第３の絶縁膜に情報蓄積用容量素子を形成するための溝を形成する工程と、前記溝内に第１の電極を形成する工程と、前記第１の電極の表面に容量絶縁膜を形成する工程と、前記容量絶縁膜を覆う第２の電極を形成する工程により、前記ビット線よりも上層に情報蓄積用容量素子を形成する工程と、（ｈ）前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第１の接続部との間に設けられた第２の絶縁膜および第２の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第３の絶縁膜に前記第１の接続部が露出する第２の接続孔を、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行なった後、つづいて前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を大きくした状態で前記第２の絶縁膜の方が第１の絶縁膜および第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより前記第１の接続部の平面寸法よりも接続部の平面寸法の大きい前記第２の接続孔を穿孔する工程と、（ｉ）前記第２の接続孔内に第２の導体膜を埋め込み、前記第１の接続部に直接接触された状態で電気的に接続された第２の接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。