(57)【特許請求の範囲】
【請求項１】
炭化けい素サブストレート上に積層された炭化けい素からなる第一導電型ドリフト層および第二導電型ベース領域と、その第二導電型ベース領域の表面層の一部に互いに隔離して形成された第一導電型ソース領域と、第一導電型ソース領域の表面から掘り下げられたトレンチと、そのトレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極層と、第一導電型ソース領域と第二導電型ベース領域との表面に共通に接触して設けられたソース電極と、炭化けい素サブストレートの裏面に設けられたドレイン電極とを有する炭化けい素ＵＭＯＳ半導体素子において、前記ゲート絶縁膜はシリコン酸化膜であり、トレンチの深さが、第二導電型ベース領域より浅く、かつトレンチの側壁が傾斜しており、トレンチの内壁表面層に第一導電型サイドウォール領域を有し、トレンチの底面に第一導電型ドリフト層に達する第一導電型ドリフト層より高不純物濃度の第一導電型底部領域を有することを特徴とする炭化けい素ＵＭＯＳ半導体素子。
【請求項２】
炭化けい素サブストレート上に積層された炭化けい素からなる第一導電型ドリフト層および第二導電型ベース領域と、その第二導電型ベース領域の表面層の一部に互いに隔離して形成された第一導電型ソース領域と、第一導電型ソース領域の表面から掘り下げられたトレンチと、そのトレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極層と、第一導電型ソース領域と第二導電型ベース領域との表面に共通に接触して設けられたソース電極と、炭化けい素サブストレートの裏面に設けられたドレイン電極とを有する炭化けい素ＵＭＯＳ半導体素子の製造方法において、第二導電型ベース領域をエピタキシャル成長により形成し、その第二導電型ベース領域より浅く側壁が傾斜したトレンチを形成し、そのトレンチの側壁と底面に第一導電型不純物を注入し、熱処理して第一導電型サイドウォール領域と第一導電型底部領域を形成し、該トレンチに熱酸化でゲート絶縁膜となるシリコン酸化膜を形成し、その後ゲート電極層を形成することを特徴とする炭化けい素ＵＭＯＳ半導体素子の製造方法。
【請求項３】
炭化けい素サブストレート上に積層された炭化けい素からなる第一導電型ドリフト層および第二導電型ベース領域と、その第二導電型ベース領域の表面層の一部に互いに隔離して形成された第一導電型ソース領域と、第一導電型ソース領域の表面から掘り下げられたトレンチと、そのトレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極層と、第一導電型ソース領域と第二導電型ベース領域との表面に共通に接触して設けられたソース電極と、炭化けい素サブストレートの裏面に設けられたドレイン電極とを有する炭化けい素ＵＭＯＳ半導体素子の製造方法において、第二導電型ベース領域をエピタキシャル成長により形成し、その第二導電型ベース領域より浅く側壁が傾斜したトレンチを形成し、そのトレンチ内面に熱酸化でゲート絶縁膜となるシリコン酸化膜を形成後、そのトレンチの側壁と底面にシリコン酸化膜を介して第一導電型不純物を注入し、熱処理して第一導電型サイドウォール領域と第一導電型底部領域を形成することを特徴とする炭化けい素ＵＭＯＳ半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体材料として炭化けい素を用い、金属−酸化膜−半導体（ＭＯＳ）構造のゲートをもつ電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）等のＭＯＳ半導体素子、中でもゲート電極をトレンチに埋め込んだタイプのＵＭＯＳ半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】
炭化けい素（以下ＳｉＣと記す）は、バンドギャップが広く、また最大絶縁電界がシリコン（以下Ｓｉと記す）と比較して約一桁大きいことから、特に高温、電力用への適用が重要と考えられている材料であり、次世代の電力用半導体素子として期待されている。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと呼ばれる単結晶ウェハを用いて様々な電子デバイスへ応用されつつあり、特に高温、大電力用の半導体素子に適すると考えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層した形のアルファ相ＳｉＣである。他に３Ｃ−ＳｉＣと称されるベータ相ＳｉＣの結晶でも半導体装置が試作されている。最近では電力用素子としてショットキーダイオード、縦形ＭＯＳＦＥＴ、サイリスタなど、あるいは最も汎用的な半導体装置であるＣＭＯＳ−ＩＣが試作され、その特性から従来のＳｉ半導体装置と比較して非常に特性が良好なことが確認されている。
【０００３】
中でもＳｉＣの電力用半導体素子としての最も重要な応用例が縦形ＭＯＳＦＥＴと考えられていて、トレンチ型やプレーナ型の縦形ＭＯＳＦＥＴが試作されている。ここではトレンチ型の半導体素子をＵＭＯＳ半導体素子と称する。
【０００４】
まずこれまでのＳｉＣＵＭＯＳＦＥＴの例を示す。図４はＳｉＣＵＭＯＳＦＥＴの単位セルの部分断面図である［Onda, S., 他：Phys. Stat. Sol. (a), vol.43, p.369, (1997) 参照］。
【０００５】
ｎ+ サブストレート層１１ａ上にｎドリフト層１１ｂ、ｐベース層１２が積層され、そのｐベース層１２の表面層にｎ+ ソース領域１３が形成されている。ｎ+ ソース領域１３の表面からｎドリフト層１１ｂに達するトレンチ１４が設けられ、そのトレンチ１４の側壁部分にｎサイドウォール領域１０が形成され、更に内側にゲート絶縁膜１５を介してゲート電極層１６が埋め込まれている。ｎ+ ソース領域１３とｐベース層１２とに共通に接触してソース電極１７、ｎ+ サブストレート層１１ａの裏面にドレイン電極１８が設けられている。図示されない部分でゲート電極層１６に接して金属のゲート電極が設けられる。
【０００６】
この構造では、 ゲート電極またはゲート電極層１６に電圧を印加すると、ゲート絶縁膜１５を介してゲート電極層１６に面したｎサイドウォール領域１０に蓄積層が形成され、ＭＯＳチャネルとなってソース電極１７、ドレイン電極１８間が導通する。また、ゲート電極の印加電圧を取り除くことによって、ドレイン電極１８とソース電極１７との間が遮断されて、スイッチング機能を示すことになる。電流遮断状態ではｐベース層１２とｎドリフト層１１ｂとの間のｐｎ接合を中心にして空乏層が広がって、大きな電圧を維持することができる。以上がＵＭＯＳＦＥＴの動作の簡単な説明である。
【０００７】
このＵＭＯＳＦＥＴで重要なのは、トレンチ１４の側壁部分にｎサイドウォール領域１０が形成されていることである。通常のエンハンスメント型ＭＯＳＦＥＴではゲート電極の下方に反転層が誘起されてチャネルとなるが、ＳｉＣでは反転層のキャリア移動度が小さく、オン抵抗が大きくならない。その対策として、図４の構造ではエピタキシャル成長により、トレンチ１４の側壁部分にキャリア移動度の大きいｎサイドウォール領域１０を形成し、特性向上をねらっているものである。
【０００８】
ＭＯＳＦＥＴでは、また反転層の長さ（チャネル長と呼ばれる）の厳密な制御が求められるが、図４のようなＵＭＯＳＦＥＴでは、そのチャネル長がｐベース領域１２の厚さによってほぼ規定されるので、容易に制御ができるという点ですぐれている。また、トレンチ構造では図から容易に想像できるように、表面の利用効率が良く、チャネルを広くとることができ、かつ微細な構造が形成できることがその特長である。
【０００９】
製造方法はさまざま考えられるが、ＳｉＣでは熱拡散による深い不純物領域の形成が非常に困難であるため、ｎドリフト層１１ｂおよびｐベース層１２をエピタキシャル成長により形成するのが一般的である。またｎサイドウォール領域１０もエピタキシャル成長で形成した例がある。ｐベース層１２は必ずしもエピタキシャル成長ではなく、ほう素（以下Ｂと記す）やアルミニウム（以下Ａｌと記す）のイオン注入により形成されることもある。
【００１０】
ｎドリフト層１１ｂは、耐圧クラスによって適当な不純物濃度、厚さに設定されるが、例えば１０００Ｖクラスでは、厚さが約１０μｍ、濃度が１ｘ１０16cm-3である。ｐベース層１２の厚さはほぼチャネル長となるため、これも設計によるが、１〜２μm 程度で濃度は１ｘ１０16〜５ｘ１０17cm-3である。ｎ+ ソース領域１３はイオン注入やエピタキシャル成長のどちらでも可能であり、不純物は窒素（以下Ｎと記す）やリン（以下Ｐと記す）が用いられる。なお、ＳｉＣでは高温でイオン注入することがあるが、その場合にはイオン注入マスクはレジストでは耐えられないので、多結晶シリコン膜や酸化膜、あるいは金属膜が用いられる。イオン注入後のアニールは不純物によって異なるが、一般的には１３００℃から１７００℃程度でおこなわれる。
【００１１】
さきにも少し触れたが、このプロセスで重要なのは、エピタキシャル成長により、厚さの厚いｐベース層１２が形成できることと、ｐベース層１２の厚さ（正確にはそれからｎ+ ソース領域１３の厚さを引いたもの）がＭＯＳＦＥＴのチャネル長となっている点であり、すなわち一種のセルフアライン（自己整合）工程となっていて、チャネル長の制御が容易にできるという特長である。
【００１２】
【発明が解決しようとする課題】
ＳｉＣ縦型ＭＯＳ半導体素子では、非常に優れた特性が期待されるものの、実際にはこれまであまり良好な特性が実現していないか、または実際には製造されていない。その原因の一つはＭＯＳＦＥＴの特性が非常に悪く、全体の特性を落としてしまっているからである。具体的にはＭＯＳＦＥＴの抵抗が大きいことであった。
【００１３】
図４の構造ではこれを回避するためにnサイドウォール領域１０をエピ成長により形成しているが、この層を形成するにはトレンチ溝の横方向成長など非常に高度の技術を必要とし、製造が容易ではない。
【００１４】
また、トレンチ構造では最大電界がトレンチのコーナー部に集中するために、ゲート絶縁膜が破壊するという問題がある。図４においてはトレンチ部分の底の部分は結晶方位で酸化膜のもっとも厚く成長する方位を選んで底の酸化膜を厚くすることでその絶縁破壊を防止しようとしている。
【００１５】
しかし、この場合においても最大電界が酸化膜とＳｉＣの界面に生じることには変わりはなく、そのために高電圧印加時にはホットエレクトロンが酸化膜へ注入されてその信頼性が劣化してしまうという課題がある。
【００１６】
以上の問題に鑑み本発明の目的は、高耐圧で、かつ容易に製造できるＳｉＣＵＭＯＳ半導体素子およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題解決のため本発明は、炭化けい素サブストレート上に積層された炭化けい素からなる第一導電型ドリフト層および第二導電型ベース領域と、その第二導電型ベース領域の表面層にマスクにより選択的に互いに隔離して形成された第一導電型ソース領域と、第一導電型ソース領域の表面から掘り下げられたトレンチと、そのトレンチ内にゲート絶縁膜を介して埋め込まれたゲート電極層と、第一導電型ソース領域と第二導電型ベース領域との表面に共通に接触して設けられたソース電極と、炭化けい素サブストレートの裏面に設けられたドレイン電極とを有するＳｉＣＵＭＯＳ半導体素子において前記ゲート絶縁膜はシリコン酸化膜であり、トレンチの深さが、第二導電型ベース領域より浅く、かつトレンチの側壁が傾斜しており、トレンチの内壁表面層に第一導電型サイドウォール領域を有し、トレンチの底面に第一導電型ドリフト層に達する第一導電型ドリフト層より高不純物濃度の第一導電型底部領域を有するものとする。
【００１８】
トレンチの深さより第二導電型ベース領域が深ければ、最大電界はトレンチ底部のコーナーではなく、第二導電型ベース領域のエッジ部分となるため、ゲート絶縁膜としてのシリコン酸化膜の劣化を招くことがなくなる。また浅いトレンチですむため、製造が容易である。
【００１９】
【００２０】
トレンチの底面に第一導電型ドリフト層に達する第一導電型ドリフト層より高不純物濃度の第一導電型底部領域を有する構造であれば、オン抵抗を低減できる。
【００２１】
【００２２】
第一導電型サイドウォール領域は、エンハンスメント型ＭＯＳ半導体素子の反転層より大幅に大きなキャリア移動度が得られるので、チヤネル抵抗を低減できる。
【００２３】
トレンチの側壁が傾斜していれば、イオン注入で第一導電型サイドウォール領域を形成する際に、その傾斜角の制御により、注入量を調節できる。
【００２４】
上記のようなＵＭＯＳ半導体素子の製造方法としては、第二導電型ベース領域より浅く側壁が傾斜したトレンチを形成し、そのトレンチの側壁と底面に第一導電型不純物を注入し、熱処理して第一導電型サイドウォール領域と第一導電型底部領域を形成し、該トレンチに熱酸化でゲート絶縁膜となるシリコン酸化膜を形成し、その後ゲート電極層を形成するものとする。
【００２５】
そのような製造方法をとれば、トレンチの深さより深い第二導電型ベース領域をもつＵＭＯＳＦＥＴを容易に製造できる。
【００２６】
【００２７】
トレンチの側壁に第一導電型不純物を注入し、熱処理して第一導電型サイドウォール領域を形成するようにすれば、トレンチの側壁に第一導電型サイドウォール領域をもつＵＭＯＳＦＥＴを容易に製造できる。
【００２８】
また、トレンチを形成し、そのトレンチ内面に熱酸化でゲート絶縁膜となるシリコン酸化膜を形成後、第一導電型不純物の注入をおこなうこともできる。
【００２９】
そのようにすれば、酸化速度の結晶方位依存性を利用して、第一導電型サイドウォール領域へのイオン注入量を調節できる。
【００３０】
【発明の実施の形態】
以下本発明について、実施例を示しながら詳細に説明する。ただし、図４と共通の部分、あるいは本発明とかかわりのない部分については説明を省略する。本発明の重要な応用例としてｎチャネルＭＯＳＦＥＴを例に取っているが、導電型を逆にしたｐチャネルＭＯＳＦＥＴにも本発明が適応可能なことは勿論である。なお、ここで説明するＳｉＣは良く知られているように、多くのポリタイプが存在するが、主に６Ｈおよび４Ｈと呼ばれるものを対象としている。
【００３１】
［実施例１］
図１は本発明第一の実施例（以下実施例１と記す。以下同様）にかかるＳｉＣ縦型ＭＯＳＦＥＴの単位セルの断面図である。
【００３２】
ｎ+ ドレイン層２１ａ上にｎドリフト層２１ｂ、ｐベース領域２２が積層されたウェハにおいて、そのｐベース領域２２の表面層に選択的にｎ+ ソース領域２３が形成されている。ｎ+ ソース領域２３の表面からトレンチ２４が掘り下げられ、そのトレンチ２４の側壁部分にはｎサイドウォール領域２０ｂが、底部にはｎ底部領域２０ａが形成されており、そのｎ底部領域２０ａは、下のｎドリフト層２１ｂに達している。
【００３３】
トレンチ２４内には、ゲート絶縁膜２５を介して多結晶シリコンからなるゲート電極層２６が埋め込まれている。ｎ+ ソース領域２３とｐベース領域２２とに共通に接触してソース電極２７、ｎ+ ドレイン層２１ａの裏面にドレイン電極２８が設けられている。図示されない部分でゲート電極層２６に接して金属のゲート電極が設けられる。
【００３４】
主なディメンジョンの一例は、次のような値である。ｎ+ ドレイン層２１ａの不純物濃度は３×１０18cm-3、厚さ３５０μm 、ｎドリフト層２１ｂのそれは、１×１０16cm-3、厚さ１０μm 。ｐベース領域２２の不純物濃度は１×１０17cm-3、厚さ２μm 、ｎ+ ソース領域２３の表面不純物濃度は１×１０19cm-3、接合深さ０．３μm で、幅は約２μm である。ゲート絶縁膜２５の厚さは５０nm、トレンチ２４の幅は２μm 、深さ１．８μm である。図の単位セルのピッチは約１０μm である。
【００３５】
図４の従来のＳｉＣ縦型ＭＯＳＦＥＴ素子と違っている点は、トレンチ２４の深さがｐベース領域２２の深さより浅く、トレンチ２４の底部にｎドリフト層２１ｂに達するｎ底部領域２０ａが形成されている点である。動作は、基本的には変わらない。すなわち、ゲート電極層２６に正の電圧を印加することによって、ｎサイドウォール領域２０ｂに蓄積層を生じ、ドレイン電極２８、ソース電極２７間が導通して電流が流れ、ゲート電極層２６の電圧を取り除くと遮断される。
【００３６】
このトレンチＭＯＳＦＥＴでは、トレンチ２４よりも深いところにｐベース領域２２のｐｎ接合がある。そして電界が集中する部分は、ｐｎ接合部分となる。このため、トレンチ２４のコーナー部に電界が集中することがなく、ゲート絶縁膜２５へのストレスが少ない構造となっていて、高耐圧化が図られている。
【００３７】
また、ｎサイドウォール領域２０ｂを従来のようにエピタキシャル成長でなく、イオン注入で形成すれば、不純物量、厚さなどを容易に制御可能である。例えばｎサイドウォール領域２０ｂの厚さは、主にトレンチ角度θによって制御することができる。すなわち、トレンチ角度θが９０°に近いと、側壁には殆どｎサイドウォール領域２０ｂが形成されない。しかし、トレンチ角度θが浅くなるとｎサイドウォール領域２０ｂはだんだん厚くなる。
【００３８】
図２（ａ）ないし（ｆ）は、図１のＳｉＣ縦型ＭＯＳＦＥＴの製造方法を説明するための製造工程順の表面近傍の部分断面図である。以下順に説明する。製造方法は、従来のトレンチＭＯＳＦＥＴの製造方法とほぼ同一である。
【００３９】
先ず、ｎ+ ドレイン層２１ａとなるｎ+ サブストレート上に、ｎドリフト層２１ｂとなるＰドープのｎ型層、ｐベース領域２２となるＢドープｐ型層、ｎ+ ソース領域２３となる窒素ドープｎ型層をエピタキシャル成長により形成した４Ｈ−ＳｉＣエピタキシャルウェハを準備する［図２（ａ）］。ｎドリフト層２１ｂは耐圧によって設計される不純物濃度、厚さに設定される。例えば１０００V 耐圧では厚さが約１０μm 、濃度が１ｘ１０16cm-3である。ｐベース領域２２、ｎ+ ソース領域２３は、必ずしもエピ成長ではなく、ｐベース領域２２はＢやＡｌ、ｎ+ ソース領域２３はＰやＮのイオン注入により形成してもよい。
【００４０】
次に、例えばプラズマＣＶＤ法により多結晶シリコン膜を堆積し、フォトリソグラフィによりパターニングして第一マスクＭ１とした後、四塩化炭素と酸素の混合ガス等を用いた反応性イオンエッチング（ＲＩＥ）によりトレンチ２４を形成する［同図（ｂ）］。ドライエッチングはプラズマエッチングでもよい。トレンチ２４はｐベース領域２２を貫通しない深さとする。従来のトレンチＭＯＳＦＥＴではトレンチ深さはかならずｐベース領域２２よりも深く設定されたが、本発明ではこれより浅くすることが第一の特徴である。なお、ＲＩＥのときのエッチング条件、パワーやガス圧などによって、トレンチ２４の側壁角度θを制御することができる。
【００４１】
さらに多結晶シリコン膜のマスクＭ１を利用して約１０００℃の高温でＮイオン５ａをイオン注入する［同図（ｃ）］。このときトレンチ２４の側壁部分にもＮイオン５ａが注入される。その量は、トレンチ２４の側壁の角度θによって制御される。５ｂは注入されたＮ原子である。加速電圧は４００keV 〜１MeV 、総ドーズ量は約１×１０14cm-2である。ｎ型不純物となる不純物としてはＮの他にＰなどを用いることができる。高温でイオン注入することにより、活性化率を向上させることができる。但し、その場合には選択的なイオン注入用のマスクはレジストでは耐えられないので、本実施例のように多結晶シリコン膜や、酸化膜、あるいは金属膜等の耐熱性の材料を用いねばならない。
【００４２】
１３００℃、１時間の熱処理をおこない、注入した不純物を活性化し、トレンチの下方のｐベース領域２２をｎ型化してｎ底部領域２０ａを形成する［同図（ｄ）］。図からわかるように、このときトレンチ２４の側壁部分も注入されたｎ型不純物によりｎ型化され、ｎサイドウォール領域２０ｂが形成される。その様子は、図２（ｂ）で形成されたトレンチ側壁の角度θおよび図２（ｃ）で注入されたｎ型不純物の量に依存している。先に述べたようにＳｉＣでは不純物の拡散が殆ど起きないが、イオン注入時の加速電圧の調節により、不純物領域の形成される深さを制御することができる。イオン注入深さが浅いと、注入層が次の熱酸化によって酸化してしまうので、ある程度深く注入する方が良い。
【００４３】
パイロジェニック法により、１１００℃で５時間、熱酸化しトレンチ２４内面にゲート絶縁膜２５となる厚さ３０nmの酸化膜３ａを形成した後、減圧ＣＶＤ法により多結晶シリコン膜１ｂをトレンチ２４内に形成する［同図（ｅ）］。ｎ+ ソース領域２３の上部にも堆積する。
【００４４】
以降は従来の製造方法と同一で、ゲート電極層２６をパターニングし、ゲート絶縁膜２５およびｎ+ ソース領域２３を一部除去し、ソース電極２７のコンタクト領域とする［同図（ｆ）］。
【００４５】
この後、アルミニウム合金膜を蒸着しパターン形成して、ｐベース領域２２およびｎ+ ソース領域２３に共通に接触するソース電極およびゲート電極とし、ｎ+ サブストレートの裏面にもドレイン電極を設けるなどしてプロセスを完了する。
【００４６】
以上の製造方法によれば、トレンチ２４の形成後にエピタキシャル成長を必要とせず、イオン注入および熱処理だけで図１のＵＭＯＳＦＥＴを実現できる。
【００４７】
本実施例のＳｉＣＵＭＯＳＦＥＴでは、ゲート電極層２６に正の電圧が印加されるとｎサイドウォール領域２０ｂに蓄積層が形成され、低いチャネル抵抗と安定した特性が得られる。
【００４８】
〔実施例２〕
図３は、別の製造方法のうち、熱酸化後イオン注入をおこなう工程の断面図である。
【００４９】
図２（ｂ）のトレンチ形成後に、熱酸化工程を挿入してトレンチ２４の内面に酸化膜３ｂを形成し、更に図２（ｃ）と同様にイオン注入を実施する。
【００５０】
このようにすると側壁へのイオン注入量を減らすことができる。このとき注意すべきことは、炭化けい素の熱酸化速度が結晶方位によって大きく異なることである。例えば（０００１）Ｓｉ面を主表面とした場合、パイロジェニック法により１１００℃で５時間、熱酸化すると、（０００１）Ｓｉ面には約３０nmの厚さの酸化膜が形成され、（０００１）Ｓｉ面に垂直な（１１−２０）には約５００nmの厚さの酸化膜が形成される。すなわち、（０００１）Ｓｉ面がもっとも酸化速度が遅いので、側壁部分には底面部分より厚い酸化膜が形成される。
【００５１】
そのため、イオン注入時に側壁部分への注入量が制限される。従って、先に述べたトレンチの側壁角度θだけではなく、この熱酸化膜の厚さによってもｎサイドウォール領域２０ｂへの注入量や注入深さを制御することができる。
【００５２】
なお、マスク材料には、熱に強い多結晶シリコンや窒化膜などが適している。
【００５３】
以上の実施例では縦型ＭＯＳＦＥＴを取り上げたが、ＩＧＢＴ、ＭＯＳサイリスタ等の電圧駆動ＭＯＳパワー素子にも適用できる。また、横型ＭＯＳＦＥＴにも同様の技術を適用することができる。
【００５４】
【発明の効果】
以上説明したように本発明によれば、ＳｉＣＵＭＯＳ半導体素子において、トレンチの深さを第二導電型ベース領域の深さより浅くすることにより、電界集中によるゲート絶縁膜の破壊或いは劣化が防止され、高耐圧のＵＭＯＳ半導体素子が可能となった。
【００５５】
また、ＳｉＣＵＭＯＳ半導体素子の製造方法としては、イオン注入によりトレンチ底部に底部領域を、側壁部分にサイドウォール領域を形成することにより、エピタキシャル成長を用いず、安価でかつ安定な方法を提供することができた。
【００５６】
本発明は、個別のＭＯＳＦＥＴに限らず、ＣＭＯＳ−ＩＣや他のＳｉＣ半導体素子にも極めて有効な方法であり、高耐圧、低損失のＳｉＣ半導体装置の製造を容易にするものである。
【図面の簡単な説明】
【図１】  本発明第一の実施例のＳｉＣＵＭＯＳＦＥＴの部分断面図
【図２】  （ａ）〜（ｆ）は実施例１のＳｉＣＵＭＯＳＦＥＴの製造工程順の断面図
【図３】  本発明第二の実施例のトレンチ型ＭＯＳＦＥＴの部分断面図
本発明を製造する方法において、熱酸化を行った場合についての説明図
【図４】  従来のＳｉＣＵＭＯＳＦＥＴの部分断面図
【符号の説明】
１ａ、１ｂ        多結晶シリコン膜
２                窒化膜
３ａ、３ｂ        酸化膜
５ａ              窒素イオン
５ｂ              窒素原子
１０                ｎサイドウォール領域
１１ａ、２１ａ      ｎ+ ドレイン層
１１ｂ、２１ｂ      ｎドリフト層
１２、２２          ｐベース層またはｐベース領域
１３、２３          ｎ+ ソース領域
１４、２４          トレンチ
１５、２５          ゲート絶縁膜
１６、２６          ゲート電極層
１７、２７          ソース電極
１８、２８          ドレイン電極
１９                層間絶縁膜
２０ａ              ｎ底部領域
２０ｂ              ｎサイドウォール領域
Ｍ１                第一マスク
【図１】
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【図２】
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【図３】
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【図４】
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