(57)【特許請求の範囲】
【請求項１】
伝播されたエネルギーが電気信号の形態で入力される入力端子と、
上記入力端子から入力された電気信号から直流電圧を生成する電源回路と、
上記電源回路で形成された直流電圧を受け、かかる直流電圧とは異なる内部電圧を形成するチャージポンプ回路と、
上記内部電圧で動作する内部回路とを備えてなり、
上記チャージポンプ回路は、第１群に属するポンプ容量と第２群に属するポンプ容量とに分割される複数のポンプ容量を有し、上記第１群に属するポンプ容量と上記第２群に属するポンプ容量の夫々に供給する電流が別個に制限され、
上記第１群のポンプ容量は上記チャージポンプ回路の動作開始から動作を行い、上記第２群のポンプ容量は上記第１群のポンプ容量が所定時間動作した後に動作を行うことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記伝播されたエネルギーは、信号成分を含む電磁波であることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記チャージポンプ回路は、
上記直流電圧で動作する発振回路、駆動回路、複数の要素ポンプ回路及び出力容量を含み、
上記発振回路は、発振パルスを形成し、
上記要素ポンプ回路は、ポンプ容量とそれに対応した発振パルスの信号レベルに対応してスイッチングを行うスイッチ素子とを有し、
上記駆動回路は、上記発振パルスに対応して上記要素ポンプ回路のポンプ容量を駆動する電流の制限を行うものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記駆動回路は、複数の要素ポンプ回路のそれぞれに対応して設けられるものであることを特徴とする半導体集積回路装置。
【請求項５】
請求項２において、
上記チャージポンプ回路は、
上記直流電圧で動作する発振回路、駆動回路、複数の要素ポンプ回路及び出力容量を含み、
上記発振回路は、発振パルスを形成し、
上記要素ポンプ回路は、所定の１のポンプ容量とそれに対応した発振パルスの信号レベルに対応してスイッチングを行うスイッチ素子とを有し、
上記駆動回路は、上記発振パルスに対応して上記要素ポンプ回路のポンプ容量を駆動するものであり、
上記要素ポンプ回路がポンピング動作に対応して上記第１群と上記第２群とに分割され、
上記第１群のポンプ回路は低電圧側であることを特徴とする半導体集積回路装置。            
【請求項６】
請求項２において、
上記チャージポンプ回路は、
上記直流電圧で動作する発振回路、駆動回路、複数の要素ポンプ回路及び出力容量を含み、
上記発振回路は、発振パルスを形成し、
上記要素ポンプ回路は、ポンプ容量とそれに対応した発振パルスの信号レベルに対応してスイッチングを行うスイッチ素子とを有し、
上記駆動回路は、上記発振パルスに対応して上記要素ポンプ回路のポンプ容量を駆動するものであり、
上記発振パルスの周波数を制御することにより、上記起動時の電流が制限されてなることを特徴とする半導体集積回路装置。
【請求項７】
請求項２において、
上記チャージポンプ回路は、
上記直流電圧で動作する発振回路、駆動回路、複数の要素ポンプ回路、チャージアップスイッチ及び出力容量を含み、
上記発振回路は、発振パルスを形成し、
上記要素ポンプ回路は、ポンプ容量とそれに対応した発振パルスの信号レベルに対応してスイッチングを行うスイッチ素子とからなり、
上記チャージアップスイッチは、起動時に一時的にオン状態となって上記各要素ポンプ回路のポンプ容量のチャージアップを行い、
上記駆動回路は、上記起動時の上記チャージアップスイッチのオン状態に合わせて上記ポンプ容量のチャージアップ動作に必要な出力信号を形成し、上記ポンプ容量がチャージアップされた後に上記発振パルスに対応して上記要素ポンプ回路のポンプ容量を駆動することを特徴とする半導体集積回路装置。
【請求項８】
請求項５，６又は７のいずれかにおいて、
上記駆動回路は、上記発振パルスに対応して上記要素ポンプ回路のポンプ容量を駆動する電流の制限を行うものであることを特徴とする半導体集積回路装置。
【請求項９】
請求項３又は８において、
上記駆動回路は、パルス信号を受けるＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを有するＣＭＯＳ回路と、上記ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭＯＳＦＥＴに直列形態に接続されて電流制限動作を行うＭＯＳＦＥＴを有することを特徴とする半導体集積回路装置。
【請求項１０】
請求項１ないし９のいずれかにおいて、
上記半導体集積回路装置は、無線によるデータの送受信をするものであることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
上記内部回路は、上記内部電圧を用いて電気的に書き換えが可能な不揮発性メモリであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えばＩＣチップを搭載した無線ＩＣタグ、ＩＣカード等の好適なチャージポンプ回路を備えた半導体集積回路装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
無線ＩＣタグに電源電圧を生成する倍圧整流回路を設けた例として、特開２００２−１７６１４１公報がある。チャージポンプ回路におけるノイズの発生を防止するために定電流を用いてコンデンサの充放電を制限する例として、特開２００５−１５１７７７公報がある。
【特許文献１】特開２００２−１７６１４１公報
【特許文献２】特開２００５−１５１７７７公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本願発明者においては、不揮発性メモリを用いてデータの書き換えを行うようにした無線ＩＣタグの開発において、送受信距離をもっと長くすることができないかという課題に直面した。フラッシュＥＥＰＲＯＭのような不揮発性メモリにおいては、書き込み動作及び消去動作においては、読み出し動作時の動作電圧に比べて大きな電圧を必要とする。このような大きな電圧を半導体集積回路内で形成するために、図３０に示したような多段のチャージポンプ回路を用いることを検討した。このチャージポンプ回路は、ディクソン型と言われる回路であり、位相が１８０°ずれたパルスＦ０，／Ｆ０を１段ごとにダイオードＤとキャパシタＣＰからなる要素ポンプ回路に印加することにより、上記パルスの振幅の段数分の電圧を出力することができる。同図の回路では、４段で構成されるので、ダイオードによる電圧降下をＶＤ、パルスの振幅をＶＤＤ、負荷電流をゼロとしてＶＰＰ＝−４（ＶＤＤ−ＶＤ）の電圧が得られる。この他、ＶＤによる電圧降下を防ぐためダイオードをＭＯＳに置き換えてそのゲートを高電圧で駆動する方式もある。
【０００４】
このチャージポンプ回路では、図３１のタイミング図に示したように、キャパシタＣＰ１のパルスＦ０の入力端が電源電圧ＶＤＤになったとき、キャパシタはパルス入力端が正、ダイオードＤ１側が負に充電される。次のサイクルで入力パルスＦ０が回路の接地電位ＶＳＳになるとダイオードＤ１側は負の電圧となり次段のキャパシタＣＰ２の電位を−（ＶＤＤ−ＶＤ）にする。このとき次段のキャパシタＣＰ２のパルス／Ｆ０の入力端はＶＤＤであるからキャパシタＣＰ２の電位差は２ＶＤＤ−ＶＤになる。次にまたパルスが反転すると２段目のキャパシタのダイオード側の電位は−（２ＶＤＤ−ＶＤ）になり、次段キャパシタＣＰ３の電位を−２（ＶＤＤ−ＶＤ）にする。以下この動作を繰り返しながら段数が上がるごとに負の電位は深くなっていき、ダイオードＤ５を通過したときその電位は、−４（ＶＤＤ−ＶＤ）になる。このポンピング動作開始時において、大きな電流が消費されると、チャージポンプ回路の動作を制御する回路の電源が不安定となり、チャージポンプ回路の動作制御が上手くできなくなることにより、フラッシュＥＥＰＲＯＭのような不揮発性メモリの動作制御が上手くできなくなり、無線ＩＣタグ等の送受信距離がポンピング動作開始時における消費電流により制限されることを見出した。
【０００５】
本願発明者においては、ポンピング動作を開始したときのチャージポンプ回路に流れる電流と、出力電圧ＶＰＰが所望の電圧に到達した後のチャージポンプ回路に流れる電流とに大きな差があることに着目し、かかるチャージポンプ回路での電流を制限することで、無線ＩＣタグにおける送受信距離を長くすることを考えた。
【０００６】
この発明の目的は、簡単な構成で動作電圧マージンの改善を図った半導体集積回路装置を提供することにある。この発明の他の目的は、簡単な構成で通信距離を長くできる無線ＩＣタグに向けた半導体集積回路装置を提供することにある。この発明の上記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、伝播されたエネルギーを電気信号の形態で入力端子に入力する。上記入力された電気信号を電源回路で直流電圧を生成し、かかる直流電圧とは異なる内部電圧を起動時の電流が制限されたチャージポンプ回路で形成し、上記内部電圧で内部回路を動作させる。
【発明の効果】
【０００８】
簡単な構成で動作マージンの改善が可能となる。簡単な構成で通信距離を長くできる無線ＩＣタグを得ることができる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の一実施例の回路図が示されている。この実施例のチャージポンプ回路は、ダイオードＤと昇圧ポンプ容量ＣＰからなる要素ポンプ回路ＲＥＣＴを多段接続したポンプ回路が用いられる。上記チャージポンプ回路を構成する要素ポンプ回路ＲＥＣＴにパルスＦ１，／Ｆ１を供給する駆動回路ＬＭ−ＤＲＶ、及び駆動回路ＬＭ−ＤＲＶの制限電流を行うための定電流バイアス回路ＢＩＡＳが設けられる。
【００１０】
このチャージポンプ回路は、前記説明したようなディクソン型と言われる回路であり、位相が１８０°ずれたパルスＦ１，／Ｆ１を１段ごとにダイオードＤとキャパシタＣＰからなる要素ポンプ回路に印加することにより、上記パルスの振幅の段数分の電圧ＶＰＰを形成する。この昇圧電圧ＶＰＰは、負荷回路ＬＤの動作電圧とされる。負荷回路ＬＤは、キャパシタＣＬと抵抗ＲＬの等価回路として示されている。
【００１１】
図２には、図１の駆動回路ＬＭ−ＤＲＶの一実施例の回路図が示されている。駆動回路ＬＭ−ＤＲＶは、ＮチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２からなるＣＭＯＳインバータ回路を入力段として入力パルスＦ０が供給される。この入力段の出力信号は、ＰチャネルＭＯＳトランジスタＭ５とＮチャネルＭＯＳトランジスタＭ４のゲートに供給される。この出力段のＰＭＯＳ側とＮＭＯＳ側の両方に定電流源ＭＯＳトランジスタＭ６およびＭＯＳトランジスタＭ３が挿入されている。これにより、ＭＯＳトランジスタＭ５がオンした場合、吐き出し電流を制限し、ＭＯＳトランジスタＭ４がオンした場合、吸い込み電流を制限することができる。入力パルス／Ｆ０に対応した駆動回路ＬＶ−ＤＲＶも同様な回路とされる。
【００１２】
図３には、図１のバイアス回路ＢＩＡＳの一実施例の回路図が示されている。このバイアス回路ＢＩＡＳは、上記定電流源ＭＯＳトランジスタＭ３及びＭ６のゲートに供給される定電圧ＶＧＮ及びＶＧＰを形成する。（ＶＤＤ−Ｖth）／ＲＳの電流がＭＯＳトランジスタＭ７に流れる。上記Ｖthは、ＭＯＳトランジスタＭ７のゲート，ソース間のしきい値電圧である。上記ＭＯＳトランジスタＭ７とＭＯＳトランジスタＭ８のサイズを同じにした場合、ＭＯＳトランジスタＭ８、Ｍ９にも同じ電流が流れる。ここで、ＭＯＳトランジスタＭ７と上記ＭＯＳトランジスタＭ３およびＭＯＳトランジスタＭ９と上記ＭＯＳトランジスタＭ６はカレントミラーを構成しているので、駆動回路の電流はＮ×（ＶＤＤ−Ｖth）／ＲＳに制限される。ここでＮは、ＭＯＳトランジスタＭ７とＭ３およびＭＯＳトランジスタＭ９とＭ６のサイズ比である。
【００１３】
前記図２において、ＭＯＳトランジスタＭ６のゲートに接地電位ＶＳＳを供給し、ＭＯＳトランジスタＭ３のゲートに電源電圧ＶＤＤを供給して、これらＭＯＳトランジスタＭ６及びＭ３を抵抗素子として動作させるものであってもよい。このようにすれば、バイアス回路ＢＩＡＳを省略することができる。上記ＭＯＳＦＥＴＭ６，Ｍ３は、拡散層を利用した抵抗、あるいは配線層を利用した抵抗に置き換えることもできる。
【００１４】
図４には、図１のチャージポンプ回路の動作電流の説明図が示されている。同図においては、本願発明の理解のためにチャージポンプ回路に前記のような駆動回路ＬＭ−ＤＲＶ及びバイアス回路ＢＩＡＳを用いた電流制限がある場合とともに、このような電流制限を行わない場合のチャージポンプ回路の動作電流が比較のために示されている。電流制限がない場合は、同図に点線で示したように起動初期に電源回路の供給能力を越える電流が流れるのに対して、電流制限がある場合は、起動初期でも電流制限回路によってそれ以下にすることができる。また、電流制限回路付きのチャージポンプ回路では、後半では電流制限無しのチャージポンプ回路よりも大きな電流が流れるので、所望のレベルに達するまでの時間はほとんど変わらない。
【００１５】
上記電源電圧ＶＤＤを形成する電源回路は、後述するように無線ＩＣタグのようにアンテナで受信された受信信号を整流することにより形成される。それ故、例えば同図に点線で示したような一定の電源回路供給能力を持つ。前記バイアス回路ＢＩＡＳ及び駆動回路ＬＭ−ＤＲＶによるチャージポンプ回路の制限電流は、上記電源回路供給能力以下に設定されるものである。このような制限電流の設定により、上記電源回路供給能力以下で上記電流制限が無い場合と同様に昇圧電圧ＶＰＰを形成することができる。
【００１６】
前記電流制限を行わない場合には、同図に点線で示したように起動時に電源回路供給能力を超える電流がチャージポンプ回路に流れることを意味する。前記のようなアンテナで受信された受信信号を整流することにより形成された電源回路では、その供給能力を超える電流が流れると、必然的に電源電圧ＶＤＤが大幅に低下してしまい、チャージポンプ回路の動作自体も行われなくなる。つまり、前記パルスＦ０や／Ｆ０を形成する発振回路やＣＭＯＳインバータ回路のような駆動回路も動作しなくなり、チャージポンプ回路の昇圧動作が不能となる。結局、前記電流制限を行わない無線ＩＣタグでは、電源回路の供給能力が上記チャージポンプ回路のピーク電流以上であるという条件でしか動作しない。
【００１７】
本願発明者による試算によれば、前記−１０Ｖのような昇圧電圧ＶＰＰを形成するチャージポンプ回路での起動時の電流は約１２０μＡのように大きい。このような大きな電流消費を行うチャージポンプ回路を備えた無線タグＩＣでは、前記のようなアンテナで受信された受信信号を整流することにより形成された電源回路の電流供給能力は、上記チャージポンプ回路での消費電流の上記１２０μＡ以上にする必要がある。つまり、無線ＩＣタグの受信電波の電界強度が上記電源回路での電流供給能力に対応するから、信号発信源と無線ＩＣタグとの通信可能な距離が上記電界強度を得るべく極短い距離になることを意味する。
【００１８】
前記実施例のようにチャージポンプ回路に電流制限機能を設けて、起動時の電流を制限した場合、チャージポンプ回路を動作させるのに必要な電源回路供給能力を小さくすることができる。例えば、図４においてチャージポンプ回路に流れる最大電流を制限電流により４０μＡのように小さくすることができる。この結果、無線ＩＣタグに搭載されたチャージポンプ回路は同じでも、上記のような電流制限機能を設けることにより電源回路での電流供給能力を約１／３に低減することができる。つまり、この実施例のチャージポンプ回路を搭載した無線ＩＣタグでは、アンテナで受信された電界強度も上記約１／３のように小さくてもよいことを意味し、送受信距離を長くすることができる。この電流制限機能は、上記バイアス回路ＢＩＡＳでの電流設定により任意にできるから、上記電源回路の性能も考慮して通信可能な距離を上記電流制限により設定することも可能となる。
【００１９】
図５には、この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例の回路図が示されている。この実施例では、各段の昇圧容量ＣＰごとに電流制限回路付きの駆動回路ＬＭ−ＤＲＶが設けられる。パルスＦ０と／Ｆ０は、１段ごとにダイオードＤとキャパシタＣＰからなる要素ポンプ回路に対応した駆動回路ＬＭ−ＤＲＶにそれぞれ供給される。
【００２０】
例えば、１．３Ｖのような電源電圧ＶＤＤのときに、前記のように−１０Ｖの昇圧電圧ＶＰＰを得る場合、上記要素ポンプ回路ＲＥＣＴは１５〜１６段のような多段構成となる。前記図１のようにパルスＦ０と／Ｆ０にそれぞれ対応して駆動回路ＬＭ−ＤＲＶを設けて、８個ずつの要素ポンプ回路ＲＥＣＴにパルスＦ１，／Ｆ１を供給する場合には、パルスＦ１，／Ｆ１を伝える配線が長く、しかも寄生抵抗を小さくするために配線幅も大きく形成される。この結果、パルスＦ１，／Ｆ１を伝える配線での寄生容量が大きくなり、かかる寄生容量でのチャージ／ディチャージ電流が大きくなってチャージポンプ回路での電力効率が低下する。
【００２１】
これに対して、図５の実施例回路のように各昇圧容量ＣＰごとに電流制限回路付の駆動回路ＬＭ−ＤＲＶを設けた場合には、パルスＦ０，／Ｆ０を駆動回路ＬＭ−ＤＲＶに伝える配線での電流供給能力は小さくてよいので配線幅を小さくできる。これにより、パルスＦ１，／Ｆ１が伝えられる駆動回路ＬＭ−ＤＲＶから昇圧容量ＣＰまでの配線の寄生抵抗と寄生容量を低減できるので、昇圧回路全体の電力効率が向上し、さらに電流供給能力増加の効果も期待できる。
【００２２】
図６には、この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例の回路図が示されている。この実施例では、多段の要素ポンプ回路ＲＥＣＴが前段と後段とに分割されて動作させられる。同図では、４段の要素ポンプ回路ＲＥＣＴが２段ずつ前段と後段に分割される。前段側の２つの要素ポンプ回路ＲＥＣには、パルスＦ０と／Ｆ０が直接供給され、後段側にはゲート回路Ｇ１とＧ２を通してパルスＦ０’と／Ｆ０’が供給される。ゲート回路Ｇ１とＧ２は、制御信号ＯＮｉで制御される。ゲート回路Ｇ１とＧ２は、例えばアンド（ＡＮＤ）ゲート回路で構成される。
【００２３】
チャージポンプ回路の起動時には、制御信号ＯＮｉがロウレベル（論理０）にされて、ゲート回路Ｇ１とＧ２のゲートが閉じられて、パルスＦ０’と／Ｆ０’は共にロウレベルのままにされる。したがって、起動時には前段側の要素ポンプ回路ＲＥＣＴのみが動作するので、チャージポンプ回路での消費電流を半減させることができる。そして、一定時間経過後に制御信号ＯＮｉがハイレベル（論理１）にされて、ゲート回路Ｇ１とＧ２のゲートが開かれてパルスＦ０，／Ｆ０に対応したパルスＦ０’と／Ｆ０’が後段側の要素ポンプ回路に供給される。これにより、後段側の要素ポンプ回路も動作を開始して上記昇圧電圧ＶＰＰが形成される。この例では、２分割したが、さらに要素ポンプ回路が前記１６段のように多段に接続されている場合は、3 分割，４分割のように分割数を増やすようにしても良い。
【００２４】
図７には、図６のチャージポンプ回路の動作電流の説明図が示されている。図７に示すように昇圧容量の初期充電が時間的に分散されるので、昇圧ポンプ回路の起動初期の電流を半分に低減することができる。つまり、後段の起動開始時間をＯＮｉ（ｉ＝０，１，……）適当に調整することにより、昇圧ポンプ回路の消費電流のピーク値を制御することができる。このようにして分散されたチャージポンプ回路の消費電流が電源回路供給能力以下であればよい。言い換えるならば、電源回路での電源供給能力が上記チャージポンプ回路のピーク電流を超えたときに、かかる無線ＩＣタグは信号発信源との間で通信可能な状態となるものである。
【００２５】
図８には、この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例の回路図が示されている。この実施例では、前記図１の実施例と図６の実施例が組み合わされる。つまり、図６の実施例のように昇圧ポンプ回路の時分割駆動のためのゲート回路Ｇ１，Ｇ２に加えて、それぞれの分割ブロックに対応して前記図１の実施例のような電流制限回路付きの駆動回路ＬＭ−ＤＲＶを設けたことである。
【００２６】
図９には、この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例の回路図が示されている。この実施例では、前記図５の実施例と図６の実施例が組み合わされる。つまり、前記図５のように各段の昇圧容量ＣＰごとに電流制限回路付きの駆動回路ＬＭ−ＤＲＶが設けられる。そして、図６の実施例のように昇圧ポンプ回路の時分割駆動のためのゲート回路Ｇ１，Ｇ２に加えて、それぞれの分割ブロックに対応してパルスＦ０，／Ｆ０及びＦ０’，／Ｆ０’を供給するというものである。
【００２７】
図１０には、図８及び図９のチャージポンプ回路の動作電流の説明図が示されている。電流制限回路付き駆動回路と時分割駆動の効果が合わさって、それぞれ単独で用いた場合よりも、動作電流を低減できる。つまり、同図においては、点線により電流制限なしと時分割駆動との電流波形が示され、一点鎖線により電流制限ありの電流波形が示され、実線により時分割駆動＋電流制限の電流波形が示されている。
【００２８】
図１１には、この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例のブロック図が示されている。この実施例では、昇圧ポンプ回路の整流素子にＭＯＳトランジスタを用い、しきい値電圧Ｖthによる電圧降下が発生しないようにゲートレベルを制御するようにしたことである。つまり、要素ポンプ回路ＲＥＣＴは、端子Ｘ１，Ｘ２，Ｆ１，Ｆ３及びＹ１，Ｙ２とＦＰを備え、端子Ｆ３に供給するパルスゲート制御回路ＧＣＮＴ、及び前記駆動回路ＬＭ−ＤＲＶが設けられる。
【００２９】
各要素ポンプ回路ＲＥＣＴの端子ＦＰは共通に接続されてパルスＦＰが供給される。端子Ｆ３は、前記ゲート制御回路の出力Ｆ３がそれぞれ接続される。最終段の要素ポンプ回路ＲＥＣＴを除いて端子Ｆ１には、前記駆動回路ＬＭ−ＤＲＶの出力端子Ｆ１がそれぞれ接続される。最終段の要素ポンプ回路ＲＥＣＴの端子Ｆ１は、回路の接地電位が与えられる。そして、初段要素ポンプ回路ＲＥＣＴの端子Ｘ１に接地電位が供給され、端子Ｘ２にはパルスＦ２が供給される。要素ポンプ回路ＲＥＣＴの出力端子Ｙ１とＹ２は、次段要素ポンプ回路ＲＥＣＴの入力端子Ｘ１とＸ２にそれぞれ接続される。最終段要素ポンプ回路の出力端子Ｙ１から昇圧電圧ＶＰＰが出力され、端子Ｙ２はオープン状態とされる。
【００３０】
図１２には、図１１の要素ポンプ回路の一実施例の回路図が示されている。キャパシタＣＰは昇圧容量、ＭＯＳトランジスタＭ１〜Ｍ５が整流回路である。ここで、ｉ番目の要素ポンプ回路ＲＥＣＴに着目する。駆動回路ＬＭ−ＤＲＶにより端子Ｆ１がＶＤＤになるとき、ゲート制御回路ＧＣＮＴは端子Ｆ３に２ＶＤＤに昇圧する。ＭＯＳトランジスタＭ４のゲート電位は、前のサイクルで−ｉＶＤＤになっているので、このとき−（ｉ−２）ＶＤＤになる。一方、キャパシタＣＰの他端側が接続された端子Ｙ１は前のサイクルで−ｉＶＤＤになっているので、このとき−（ｉ−１）ＶＤＤになる。上記ＭＯＳトランジスタＭ４のソースが接続される端子Ｘ１は−（ｉ−１）ＶＤＤである。したがって、ＭＯＳトランジスタＭ４のゲート−ソース電圧は、ＶＤＤとなりしきい値電圧Ｖthの損失無くキャパシタＣＰに電荷を充電することができる。ＭＯＳトランジスタＭ１は、スタートアップ直前に、パルスＦＰによりオン状態になってＭＯＳトランジスタＭ２、Ｍ３、Ｍ４の基板電位をＶＳＳにし、ゲート−基板容量による結合で基板電位が上昇し、ラッチアップが生じるのを防ぐ働きをする。
【００３１】
図１３は、図１１のゲート制御回路の一実施例の回路図が示されている。ＶＤＤ振幅のパルスＦ２を電源電圧ＶＤＤにすることで、ＭＯＳトランジスタＭ１５を通してキャパシタＣＢに充電が行われる。ここで、ＭＯＳトランジスタＭ１５はＰチャネル型なのでしきい値電圧Ｖthの損失無くキャパシタＣＢに電荷を充電することができる。一方、ＭＯＳトランジスタＭ１６はオフ状態、ＭＯＳトランジスタＭ１７はオン状態であるので、出力Ｆ３はＶＳＳになっている。次に、パルスＦ２が接地電位ＶＳＳになるとキャパシタＣＢのＭＯＳトランジスタＭ１２側はM１２のオン状態により電源電圧ＶＤＤになりＭＯＳトランジスタＭ１６側は２ＶＤＤに昇圧される。このとき、ＭＯＳトランジスタＭ１６のゲートはＶＳＳなのでＭＯＳトランジスタＭ１６を通して電荷が外部へ流出する。この結果、出力パルスＦ３はロウレベルがＶＳＳ、ハイレベルが２ＶＤＤのパルスとなる。
【００３２】
以上図１１〜図１３の実施例回路を用いることにより、前記図１等のようなダイオードの順方向電圧又はＭＯＳＦＥＴをダイオード接続した場合のしきい値電圧Ｖthによる電圧損失がなくすることができる。このため昇圧ポンプ回路の出力電圧をより高くすることができる。逆にいうなら、必要な出力電圧ＶＰＰが同じなら上記縦列する要素ポンプ回路ＲＥＣＴの段数を減らすことができる。
【００３３】
図１４には、この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例の回路図が示されている。この実施例は、前記図３０図に示したようなディクソン型と言われるチャージポンプ回路の第２段目以降の昇圧容量ＣＰごとにプリチャージ用のスイッチ素子としてのＭＯＳトランジスタＭ２０〜Ｍ２２を設ける。このように昇圧容量ＣＰごとにプリチャージ用のスイッチ素子Ｍ２０〜Ｍ２２を設け、パルスＦ０と／Ｆ０を共にハイレベル（ＶＤＤ）にすることにより、昇圧回路を起動する前に昇圧容量を充電しておくことができる。これにより、ポンプ動作の起動時にはプリチャージの分の電流を低減することができる。上記一斉のプリチャージ時に大きなピーク電流が流れるなら、ＭＯＳトランジスタＭ２０〜Ｍ２２に電流制限機能、言い換えるならば、小さな素子サイズとしてオン抵抗値を利用して電流制限を行いつつ、上記プリチャージ動作を行うようにすればよい。
【００３４】
図１５には、この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例のブロック図が示されている。この実施例は、前記図１１の変形例であり、要素ポンプ回路ＲＥＣＴに端子ＦＰ０が追加されて、それらが共通に接続されてパルスＦＰ０が供給される。また、これに対応してプリチャージ制御付駆動回路ＤＲＶＰが設けられる。他の構成は、前記図１１と同様である。
【００３５】
図１６には、図１５の要素ポンプ回路の一実施例の回路図が示されている。この実施例では、図１２の要素ポンプ回路にＭＯＳトランジスタＭ６が追加される。このＭＯＳトランジスタＭ６は、回路の接地電位と端子Ｙ１との間にソース−ドレイン経路が接続され、ゲートが上記追加された端子ＦＰ０に接続される。他の構成は、前記図１２の実施例と同様である。
【００３６】
図１７には、図１５のプリチャージ制御付駆動回路ＤＲＶＰの一実施例の回路図が示されている。プリチャージ制御付駆動回路ＤＲＶＰは、パルスＦ０，／Ｆ０，Ｆ２，／Ｆ２をそれぞれ受けるインバータ回路に入力し、その出力信号をナンド（ＮＡＮＤ）ゲート回路を通してパルスＦ００，／Ｆ００，Ｆ２０，／Ｆ２０として出力する。上記ナンドゲート回路は、追加されたパルスＦＰ０を受けるインバータ回路の出力信号によりゲートが制御される。
【００３７】
図１８には、図１５のチャージポンプ回路の動作を説明するためのタイミング図が示されている。パルスＦＰ０は昇圧容量プリチャージ信号とされ、チャージポンプ回路起動前にハイレベル（ "Ｈ" ）にしてプリチャージを行う。このパルスＦＰ０のハイレベルによって、図１７のゲート回路がゲートを閉じられてＦ００，／Ｆ００及びＦ２０，／Ｆ２０は全てがハイレベルにされる。これによって、前記図１４の実施例と同様に昇圧容量ＣＰごとにプリチャージ動作が行われる。つまり、各要素ポンプ回路ＲＥＣＴのＭＯＳトランジスタＭ６が前記スイッチ素子Ｍ２０等の役割を果たす。
【００３８】
昇圧ポンプ回路起動時にはパルスＦＰ０をロウレベル（ "Ｌ" ）にする。これにより、パルスＦ０，／Ｆ０及びＦ２，／Ｆ２に対応してパルスＦ００，／Ｆ００及びＦ２０，／Ｆ２０が出力されて昇圧動作が開始される。この実施例では、各要素ポンプ回路ＲＥＣＴに駆動回路ＬＭ−ＤＲＶによる電流制限機能に、前記図１１のようなプリチャージ動作を組み合わせるものである。
【００３９】
図１９には、図１５のチャージポンプ回路の動作を説明するためのタイミング図が示されている。同図は、タイミングを大きなスケールで示したものである。ライトやイレーズ動作の前に昇圧容量のポンプ容量プリチャージを行う。つまり、前記パルスＦＰ０をハイレベルにする。このプリチャージは、パワーオン直後から開始しても良い。この場合は、他の回路の電流にと重なっても良いようにプリチャージ用のスイッチＭＯＳトランジスタＭ６のオン抵抗を大きしておくと、より大きな電流低減効果が得られる。
【００４０】
図２０には、この発明が適用される無線ＩＣタグの一実施例のブロック図が示されている。アンテナに対して電源整流回路及び変調回路と復調回路データ化が設けられる。電源整流回路は、アンテナにより電気信号に形態にされた受信信号を整流して電源電圧ＶＤＤを形成する。上記復調回路は、上記受信信号を復調してデジタルのデータにする。上記復調信号に含まれるクロック成分がクロック発振回路に伝えられ、同期化されたクロックが再生される。受信系論理回路は、上記再生されたクロックを用いて受信されたデータを受を受け取る。制御系論理回路及び論理回路は、全体の制御動作を行う。送信系論理回路は、送信信号を形成して変調回路に伝える。変調回路は、送信信号を変調してアンテナを通して出力させる。
【００４１】
メモリとして不揮発性メモリＥＥＰＲＯＭが設けられる。この不揮発性メモリＥＥＰＲＯＭは、電源整流回路からの電源電圧を受けて、ライト動作やイレーズ動作に必要なチャージポンプ回路を備えている。特に制限されないが、上記不揮発性メモリＥＥＰＲＯＭは、送信系論理回路を介してライト／リード及びイレーズの制御が行われる。上記不揮発性メモリＥＥＰＲＯＭへのライトデータは、受信系論理回路で受信されたデータ又は制御系論理回路で加工される。上記不揮発性メモリＥＥＰＲＯＭからのリードデータ又は制御系論理回路で加工されたデータは、送信系論理回路を通して上記変調回路に伝えられて出力される。また、テスト回路が設けられて各種テストが実施される。
【００４２】
図２１には、図２０の電源整流回路の一実施例の回路図が示されている。アンテナで受信された受信電圧が負電圧のときにダイオードＤ１１を介してキャパシタＣ１１に充電動作が行われる。上記アンテナで受信された受信電圧が正電圧のときに、ダイオードＤ１２３を通して昇圧された電圧でキャパシタＣ１２を充電させる。このようにして、キャパシタ１２には正電圧が蓄積される。したがって、アンテナで受信された受信電圧が負電圧のときにダイオードＤ１３を介してキャパシタＣ１３にはより高い電圧で充電動作が行われる。そして、上記アンテナで受信された受信電圧が正電圧のときに、上記昇圧された電圧が加わってダイオードＤ１４を通して出力キャパシタＣ１４を充電させる。特に制限されないが、ツェナーダイオードＺＤは、出力電圧ＶＤＤが高くなり過ぎて、内部回路の耐圧以上の電圧になるのを防止する。
【００４３】
無線ＩＣタグに電源整流回路は、上記のような受信信号を整流して形成するものであるので、電流供給能力を超える負荷電流が流れると上記出力キャパシタＣ１４の電位が低下して、内部回路の下限電圧以下になってしまうものである。このため、無線ＩＣタグは、内部回路の動作電流が上記電源整流回路の電流供給能力よりも小さいことが条件とされ、この条件が成立しないときに動作しなくなる。
【００４４】
図２２は、図２０のＥＥＰＲＯＭの一実施例のブロック図が示されている。制御論理は、信号ＲＥＳ、ＲＥ及びＷＥとクロックＭＣＫを受けてメモリ動作モードの判定と、それに必要なＹアドレス信号と各種制御信号を生成する。メモリマットはメモリセルがマトリックス状態に配置されて構成される。アドレスバッファはアドレス信号ＡＤ０〜ＡＤ６を受けて、ＸデコーダにＸアドレス信号を供給する。Ｘデコーダは、上記Ｘアドレス信号を解読してメモリマットのワード線の選択動作を行う。データラッチは、１ワード線分のデータを一時的に保持する。ワード線が選択されると、データラッチに記憶データが保持される。Ｉ／Ｏバッファを通して入力されたライトデータは、Ｙデコーダで形成された選択信号に従ってＹゲートを介してデータラッチに対して記憶させ、ワード線単位でのライト動作が行われる。リード動作のとき、Ｙゲートは上記データラッチからＹデコーダで指示されたデータ単位（Ｄ００〜Ｄ１５）を選択し、Ｉ／Ｏバッファを通して出力させる。
【００４５】
特に制限されないが、ワード線単位でのイレーズが行われる構成では、読み出し動作によりデータラッチに記憶データを取り込んでおいて、かかるワード線のメモリセルを一斉にイレーズし、データラッチに対して任意のデータ単位でのライトデータを入力し、その後に１ワード線単位でのライト動作を行うことにより、１ワード線分のうちの一部のデータの書き換えが行われる。ＶＰＰ発生回路は、前記実施例のチャージポンプ回路が用いられる。つまり、電源電圧ＶＤＤとＶＳＳを受け、発振回路で形成されたパルス又は入力されたクロックＭＣＫを用いてライト又はイレーズに必要な昇圧電圧ＶＰＰを形成する。
【００４６】
図２３には、この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例のブロック図が示されている。この実施例は、チャージポンプ回路の駆動周波数を最初は低く、途中から高くなるように制御することでも同様な電流低減効果が得られる。つまり、発振回路の発振パルスと、それを分周回路で分周した低い周波数のパルスとを形成しておいて、セレクタにより切り替えるというものである。つまり、選択信号ＳＥＬにより、最初は分周された低い周波数のパルスでチャージポンプ回路を動作し、一定時間経過後に上記選択信号ＳＥＬにより発振パルスに切り替える。この方式によれば、バイアス回路を設ける必要がないのでその分消費電流を低減できるという利点がある。この方式と前記各実施例を適当に組み合わせてもよい。
【００４７】
図２４には、この発明に用いられるＥＥＰＲＯＭのメモリセルの一実施例の素子構造断面図が示されている。この実施例のメモリセルは、メモリトランジスタ（ＭＧ）とスイッチＭＯＳトランジスタ（ＣＧ）の２トランジスタ構成からなる。２トランジスタともにゲートはポリシリコンで構成され、スイッチＭＯＳのゲート（ＣＧ）は、コントロールゲートやワード線とも呼ばれる。メモリトランジスタはゲート絶縁膜がＯＮＯ膜からなり、ナイトライド膜内のトラップに電子を捕獲することで電荷を保持し不揮発性メモリとなる。トラップに一定量以上の電子が捕獲された状態が "０"、電子捕獲が少なくホールが一定量以上捕獲された状態が "１" である。ＥＥＰＲＯＭでは消去後のメモリセル状態を "１" と定義する。 "１" 状態のメモリでは、読み出し時に、メモリゲート電位を０Ｖとしても、ドレインに読み出し電圧Ｖr を印加すると、ソース０Ｖで電流が流れるため、非選択メモリはワード線電位を０Ｖにして電流を遮断する。
【００４８】
図２５には、この発明に用いられるＥＥＰＲＯＭの動作を説明するためのメモリマット部の回路図が示されている。同図（１）はリードモードであり、（２）はライトモードであり、（３）はイレーズモードである。
【００４９】
図２５（１）のリードモードは、同図のバイアス条件及び図２６のタイミング図に示すように、ＥＥＰＲＯＭの読出し時メモリ電流の大きさは、メモリに保持している電荷量を反映している。 "1"状態のメモリではナイトライド膜内のトラップにホールが捕獲されていて、チャネル電流が流れやすく、例えば数１０μＡのような大きさの電流が流れる。 "０" 状態のメモリではナイトライド膜内のトラップに電子が捕獲されていて、チャネル電流が流れない。この特性を用いて、読み出し時には、まずデータ線ＤＬにプリチャージを行い、電流供給源を切り、その後、選択ワード線の電位を上げる。ワード線の適正な電位ＶＤＤｘｎはスイッチＭＯＳトランジスタのＶthに依存するが、スイッチＭＯＳトランジスタのオン抵抗を十分に小さくするために、必要に応じて電源電圧ＶＤＤから昇圧をして生成する。 "１" 状態のメモリを読む場合は、データ線の電荷が放電されて、センスラッチが反転してデータ線は０Ｖとなる。 "０" 状態のメモリを読む場合は、データ線はワード線電位が上がるとチャージシェアで電位が少し低下するが、センスラッチの反転電圧よりも高く維持されてラッチの電源電圧に等しい電位となる。このデータ線電位の差で "１" と "０" を判定する。
【００５０】
図２５（３）のイレーズモードは、同図のバイアス条件及び図２７のタイミング図に示すように、選択メモリゲートには負の高電圧ＶＰＰ、選択ＷＥＬＬ（ウェル）には電源電圧ＶＤＤを引加する。共通ソース線には電源電圧ＶＤＤを印加する。データ線はフローティングとする。選択されたメモリゲートと基板ＷＥＬＬの電位差による電界でトンネリング電流が流れて、ホールがナイトライド膜内のトラップに捕獲されると消去されて "１" 状態となる。消去では、まず非選択メモリゲートと選択ＷＥＬＬの電位をＶＤＤに上げる。その後、消去用のチャージポンプ回路によって選択メモリゲートと非選択ＷＥＬＬとに同時に負の高電圧ＶＰＰを印加する。
【００５１】
図２５（２）のライトモードは、同図のバイアス条件及び図２８のタイミング図に示すように、選択メモリゲートには電源電圧ＶＤＤ、ウェルＷＥＬＬには負の高電圧ＶＰＰを引加する。  データ線には、書き込むデータが "０" の場合は負の高電圧ＶＰＰ、 "１" の場合はＶＤＤを引加する。メモリゲートとチャネルの電位差による電界でトンネリング電流が流れて、電子がナイトライド膜内のトラップに捕獲されると "０" 状態となる。書き込みでは、データ線の電位を選択メモリゲートに伝達するために選択ワード線ＷＬの電位を上げる。次にデータ線ＤＬにデータ "１" に対応した書き込み阻止電圧を印加する。次に選択メモリゲートＭＧの電位を上げる。その後書き込み用のチャージポンプ回路によってウェルＷＥＬＬと非選択メモリゲートに同時に負の高電圧ＶＰＰを印加する。
【００５２】
図２９には、図２２のＥＥＰＲＯＭの動作の一例を説明するためのタイミング図が示されている。信号ＲＥのハイレベルによりリード動作が指示される。アドレス信号ＡＤによりメモリマットの選択動作が行われて出力端子ＤＯからリードデータが出力される。次に、信号ＷＥがハイレベルにされてライト動作が指示される。アドレス信号ＡＤによりメモリセルの選択動作が行われ、ライトデータＤＩの入力が行われる。このとき、１つのワード線分のライトデータがデータラッチに入力され、あるいはワード線の選択動作によってデータラッチに記憶データが保持され、特定のＹアドレスについてライトデータが入力され、データラッチのデータがメモリセルに書き込まれるとき、チャージポンプ回路が動作を開始して上記昇圧電圧ＶＰＰを形成する。
【００５３】
このようなライトのためにチャージポンプ回路の動作を開始すると、前記電流制限機能を設けない場合には電源電圧ＶＤＤが急激に低下して、無線ＩＣタグの内部回路全体が動作不能となってしまう。つまり、上記データラッチに記憶されたライトデータが失われてしまい、実質的に無線ＩＣタグは動作不能となる。これに対して、本願のチャージポンプ回路を用いた場合には、ポンピング動作開始時に電流制限が行われて無線ＩＣタグの動作電圧ＶＤＤが確保され、上記ライトデータが失われることなく正しくメモリセルに書き込まれる。このことは、イレーズモードを実行するときも同様である。つまり、特定のワード線を選択し、データの書き換えを行うときにはデータラッチに書き換えデータが入力された状態でイレーズが行われるので、上記書き換えデータを確保するためには、チャージポンプ回路に電流制限機能を設けることが必要である。
【００５４】
無線ＩＣタグでは、上記ＥＥＰＲＯＭの他の受信系論理回路や制御系論理回路に含まれるレジスタ等に記憶された記憶回路の記憶情報が上記チャージポンプ回路の起動によって失われてしまうことがないようにするためにも上記電源電圧ＶＤＤが維持されることは重要である。
【００５５】
以上説明したように本願のチャージポンプ回路においては、（１）要素ポンプ回路の昇圧ポンプ容量を駆動するインバータ回路に電流制限用の素子を追加することで、昇圧ポンプ容量の充電電流が制限され、昇圧開始の最初のサイクルでの大きな電流が流れることを防止できる。（２）要素ポンプ回路を複数ブロックに分割し、１ブロックずつ順番に活性化することにより昇圧ポンプ容量の充電電流が分散されるので最初のサイクルでの大きな電流が流れることを防止できる。（３）電流制限機能を持った駆動回路を昇圧容量ごとに配置することで、起動時の電流を減らすことができると同時に駆動回路と昇圧容量の間の寄生容量と寄生抵抗が減少するので、回路の電力効率も向上できる。（４）昇圧回路の駆動周波数を最初は小さく、途中から大きく制御することで、定常動作時の電流供給能力を維持したまま、最初のサイクルでの昇圧ポンプ容量充電による大きな貫通電流を抑制することが可能である。（５）パワーオン時または昇圧ポンプ回路の起動前にポンプ内の容量をゆっくり充電することにより昇圧ポンプ容量の充電電流が分散されるので最初のサイクルでの大きな電流が流れることを防止できる。
【００５６】
（６）上記（１）と（２）〜（５）のいずれかまたは複数を組み合わせることにより両者の効果が合わさってさらに最初のサイクルでの昇圧ポンプ容量充電による大きな貫通電流を抑制することが可能である。（７）上記（２）と（３）〜（５）のいずれかまたは両方を組み合わせることにより両者の効果が合わさってさらに最初のサイクルでの昇圧ポンプ容量充電による大きな貫通電流を抑制することが可能である。（８）上記（４）と（５）を組み合わせることにより両者の効果が合わさってさらに最初のサイクルでの昇圧ポンプ容量充電による大きな貫通電流を抑制することが可能である。以上のように、最初のサイクルでの電流が抑えられるが、昇圧動作の残り期間での電流供給能力は十分にあるため、高電圧へ昇圧に必要な時間を短く保ちつつ、消費電流のピークを抑え電流仕様を満足することが可能となる。
【００５７】
以上本発明者によってなされた発明を、上記実施形態に基づき具体的に説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。無線タグＩＣに限定されることはなく、非接触型のＩＣカードでもよい。更に、例えば伝播されたエネルギーは光又は音であってもよい。つまり、光を電気信号に変換し、それにより電源電圧を形成したり、音声を電気信号に変換してそれを整流して電源電圧を形成したりするものにも適用できる。つまり、光応答型ＩＣタグや音声応答型ＩＣタグ等にも同様に適用できる。この発明は、伝播されたエネルギーを受けて電源電圧を形成し、それにより動作するチャージポンプ回路を備えた各種半導体集積回路装置に広く利用できる。
【図面の簡単な説明】
【００５８】
【図１】この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の一実施例を示す回路図である。
【図２】図１の駆動回路ＬＭ−ＤＲＶの一実施例を示す回路図である。
【図３】図１のバイアス回路ＢＩＡＳの一実施例を示す回路図である。
【図４】図１のチャージポンプ回路の動作電流の説明図である。
【図５】この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例を示す回路図である。
【図６】この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例を示す回路図である。
【図７】図６のチャージポンプ回路の動作電流の説明図である。
【図８】この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例を示す回路図である。
【図９】この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例を示す回路図である。
【図１０】図８及び図９のチャージポンプ回路の動作電流の説明図である。
【図１１】この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例を示すブロック図である。
【図１２】図１１の要素ポンプ回路の一実施例を示す回路図である。
【図１３】図１１のゲート制御回路の一実施例を示す回路図である。
【図１４】この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例を示す回路図である。
【図１５】この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例を示すブロック図である。
【図１６】図１５の要素ポンプ回路の一実施例を示す回路図である。
【図１７】図１５のプリチャージ制御付駆動回路ＤＲＶＰの一実施例を示す回路図である。
【図１８】図１５のチャージポンプ回路の動作を説明するためのタイミング図である。
【図１９】図１５のチャージポンプ回路の動作を説明するためのタイミング図である。
【図２０】この発明が適用される無線ＩＣタグの一実施例を示すブロック図である。
【図２１】図２０の電源整流回路の一実施例を示す回路図である。
【図２２】図２０のＥＥＰＲＯＭの一実施例を示すブロック図である。
【図２３】この発明に係る半導体集積回路装置に搭載されるチャージポンプ回路の他の一実施例を示すブロック図である。
【図２４】この発明に用いられるＥＥＰＲＯＭのメモリセルの一実施例を示す素子構造断面図である。
【図２５】この発明に用いられるＥＥＰＲＯＭの動作を説明するためのメモリマット部の回路図である。
【図２６】図２５のリードモードを説明するためのタイミング図である。
【図２７】図２５のイレーズモードを説明するためのタイミング図である。
【図２８】図２５のライトモードを説明するためのタイミング図である。
【図２９】図２２のＥＥＰＲＯＭの動作の一例を説明するためのタイミング図である。
【図３０】従来のチャージポンプ回路の一例を説明するための回路図である。
【図３１】図３０のチャージポンプ回路の動作を説明するためのタイミング図である。
【符号の説明】
【００５９】
ＲＥＣＴ…要素ポンプ回路、ＬＭ−ＤＲＶ…駆動回路、ＢＩＡＳ…バイアス回路、ＧＣＮＴ…ゲート制御回路、ＤＲＶＰ…プリチャージ制御付駆動回路、ＣＰ１〜ＣＰ４…昇圧容量、Ｄ１〜Ｄ１４…ダイオード、ＬＤ…負荷回路、Ｇ１，Ｇ２…ゲート回路、Ｍ１〜Ｍ２２…ＭＯＳトランジスタ、ＣＧ…容量、Ｃ１１〜Ｃ１４…キャパシタ、ＺＤ…ツェナーダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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