(57)【特許請求の範囲】
【請求項１】
周波数特性を調整する自動調整回路であって、
調整対象の回路を構成する回路ブロックもしくはその一部で構成され、外部参照信号および周波数調整信号を入力し、前記外部参照信号に対して第１の位相遅延差をもつ第１の出力信号および前記外部参照信号に対して第２の位相遅延差をもつ第２の出力信号を出力するレプリカと、
前記外部参照信号を前記第１の出力信号に同期して積分して生成した第１の積分値と前記第２の出力信号を前記第１の出力信号に同期して積分して生成した第２の積分値と比較し、比較結果に応じて、周波数調整信号を前記レプリカおよび前記調整対象の回路に出力する積分回路とを有することを特徴とする、自動調整回路。
【請求項２】
前記第１の位相遅延差は、９０度であり、
前記第２の位相遅延差は、１８０度であることを特徴とする、請求項１記載の自動調整回路。
【請求項３】
前記比較結果は、
前記第１の積分値と前記第２の積分値の差分であることを特徴とする、請求項１に記載の自動調整回路。
【請求項４】
前記レプリカの出力端子には、前記積分回路へ入力される前記第１の出力信号および前記第２の出力信号の信号波形を整形する整合回路が直列に接続されていることを特徴とする、請求項１乃至３のいずれかに記載の自動調整回路。
【請求項５】
前記整合回路は、サイン波を矩形波に変換する機能を持つことを特徴とする、請求項４に記載の自動調整回路。
【請求項６】
前記積分回路は、
前記２つの入力端子に入力されるそれぞれの信号のハイ／ローに応じて、出力端子への電流の吐き出しもしくは前記出力端子からの前記電流の引き込みを行う第１および第２のチャージポンプと、
スイッチング端子へ入力される信号のハイ／ローに応じて入力端子と出力端子との間を短絡もしくは開放する第１乃至第４のスイッチ回路と、
反転回路と、
第１および第２の容量とを有し、
前記第１のチャージポンプの出力端子と前記第１のスイッチ回路の入力端子とが接続され、
前記第２のチャージポンプの出力端子と前記第２のスイッチ回路の入力端子とが接続され、
前記第１のスイッチ回路の出力端子に、前記第１の容量と前記第３のスイッチ回路の入力端子とが並列に接続され、
前記第２のスイッチ回路の出力端子に、前記第２の容量と前記第４のスイッチ回路の入力端子とが並列に接続され、
前記クロック端子に、前記反転回路の入力端子、前記第１のスイッチ回路のスイッチング端子および前記第２のスイッチ回路のスイッチング端子が接続され、
前記第３のスイッチ回路のスイッチング端子および前記第４のスイッチ回路のスイッチング端子に、前記反転回路の出力端子が接続されたことを特徴とする、請求項１乃至５のいずれかに記載の自動調整回路。
【請求項７】
前記積分回路は、
前記２つの入力端子に入力されるそれぞれの信号のハイ／ローに応じて、出力端子への電流の吐き出しもしくは前記出力端子からの前記電流の引き込みを行う第１および第２のチャージポンプと、
スイッチング端子へ入力される信号のハイ／ローに応じて入力端子と出力端子との間を短絡もしくは開放する第１および第２のスイッチ回路と、
反転回路と、
容量とを有し、
前記第１のチャージポンプの出力端子と前記第２のチャージポンプの出力端子と前記第１のスイッチ回路の入力端子とが接続され、
前記第１のスイッチ回路の出力端子に、前記容量と前記第２のスイッチ回路の入力端子とが並列に接続され、
前記第２のスイッチ回路のスイッチング端子に、前記反転回路の出力端子が接続され、
前記第２のスイッチ回路の出力端子に、固定電源が接続され、
前記クロック端子に、前記反転回路の入力端子および前記第１のスイッチ回路のスイッチング端子が接続されたことを特徴とする、請求項１乃至５のいずれかに記載の自動調整回路。
【請求項８】
周波数特性を調整する自動調整回路であって、
調整対象の回路を構成する回路ブロックもしくはその一部で構成され、外部参照信号および周波数調整信号を入力し、前記外部参照信号に対して所定の位相遅延差だけ遅れた第１の出力信号および前記外部参照信号に対して前記位相遅延差だけ進んだ第２の出力信号を出力するレプリカと、
前記第１の出力信号を前記外部参照信号に同期して積分した電圧と前記第２の出力信号を前記外部参照信号に同期して積分した電圧とを比較し、比較結果に応じて、周波数調整信号を前記レプリカおよび前記調整対象の回路に出力する積分回路とを有することを特徴とする、自動調整回路。
【請求項９】
前記第１の出力信号は、前記外部参照信号に対して９０°だけ遅れた信号であり、
前記第２の出力信号は、前記外部参照信号に対して２７０°だけ遅れた信号であることを特徴とする請求項８に記載の自動調整回路。
【請求項１０】
周波数調整信号によって周波数特性が調整可能なフィルタ部と、
前記フィルタ部を構成する回路ブロックもしくはその一部で構成され、外部参照信号および前記周波数調整信号を入力し、前記外部参照信号に対して所定の位相遅延差をもつ第１の出力信号および前記第１の出力信号に対して前記位相遅延差をもつ第２の出力信号を出力するレプリカと、
前記外部参照信号を前記第１の出力信号に同期して積分して生成した第１の積分値と前記第２の出力信号を前記第１の出力信号に同期して積分して生成した第２の積分値と比較し、比較結果に応じて、前記周波数調整信号を前記フィルタおよび前記レプリカ部に出力する積分回路とを有することを特徴とする、フィルタ回路。
【請求項１１】
周波数調整信号によって周波数特性が調整可能なフィルタ部と、
前記フィルタ部を構成する回路ブロックもしくはその一部で構成され、外部参照信号および前記周波数調整信号を入力し、前記外部参照信号に対して所定の位相遅延差だけ遅れた第１の出力信号および前記外部参照信号に対して前記位相遅延差だけ進んだ第２の出力信号を出力するレプリカと、
前記第１の出力信号を前記外部参照信号に同期して積分した電圧と前記第２の出力信号を前記外部参照信号に同期して積分した電圧とを比較し、比較結果に応じて、前記周波数調整信号を前記フィルタおよび前記レプリカ部に出力する積分回路とを有することを特徴とする、フィルタ回路。
【請求項１２】
調整対象の回路を構成する回路ブロックもしくはその一部で構成され、外部参照信号および周波数調整信号を入力するレプリカが、前記外部参照信号に対して第１の位相遅延差をもつ第１の出力信号、前記外部参照信号に対して第２の位相遅延差をもつ第２の出力信号、または前記外部参照信号に対して第３の位相遅延差をもつ第３の出力信号を出力し、
積分回路が、前記外部参照信号または前記第１の出力信号を、クロック信号として選択し、
前記積分回路が、前記外部参照信号、前記第１の出力信号、前記第２の出力信号、または前記第３の出力信号の中から、前記クロック信号よりも、所定の位相遅延差だけ遅れた第１の信号、および、前記クロック信号よりも、所定の位相遅延差だけ進んだ第２の信号を選択し、
前記積分回路が、前記クロック信号に同期して前記第１の信号を積分して生成した第１の積分値と、前記クロック信号に同期して前記第２の信号を積分して生成した第２の積分値とを比較し、比較結果に応じて、前記周波数調整信号を前記レプリカおよび前記調整対象の回路に出力することを特徴とする、周波数特性自動調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数特性を自動的に目標特性に調整する自動調整回路に関し、特に、高精度で高速動作が可能な自動調整回路に関する。
【背景技術】
【０００２】
近年のプロセス技術の発展にともない、無線機などに代表されるように、多種の回路ブロックをつなぎ合わせて構成する高機能デバイスを、１チップＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）として作成することが可能となった。【０００３】
無線機を構成する回路ブロックの１つであるフィルタ回路は、不要な周波数帯の信号を除去する役割を持つ。このため、フィルタ回路には、他の回路ブロックに比較して、より高精度な周波数特性を持つことが要求される。通常、フィルタ回路には、製造プロセスのばらつきによる、設計値と実際の周波数特性のずれを調整する、自動調整回路が組み込まれている。【０００４】
フィルタ回路の自動調整回路の最も一般的な手段は、フィルタ本体を構成する回路ブロックの一部で構成したレプリカを用いる手段である。チップレイアウト上で、レプリカとフィルタ本体を近接させておくことで、製造プロセス工程における素子のばらつきに起因する、レプリカとフィルタ本体の周波数特性の変化量を等しくすることができる。レプリカの周波数特性を調整し、レプリカの周波数特性調整端子に与える調整信号を、フィルタ本体の周波数特性調整端子にも与えることで、フィルタ本体の周波数特性を調整することが可能となる。【０００５】
図１に、一般的なフィルタの周波数特性の例として、２次ＢＰＦ（Ｂａｎｄ−Ｐａｓｓ  Ｆｉｌｔｅｒ）の利得の周波数特性と、位相の周波数特性を示す。【０００６】
利得および位相の周波数特性は、一方の周波数特性が決まれば他方の周波数特性も決まる、１対１の関係にある。製造プロセス工程におけるばらつきによって、実際の周波数特性が設計値からずれると、図中破線で示したように、利得および位相の周波数特性は、等しい割合で変化する。このことは、利得もしくは位相の周波数特性のうち、一方の周波数特性を調整すれば、他方の周波数特性も調整されることを意味している。【０００７】
図２は、従来の自動調整回路の回路図である。【０００８】
レプリカ９は、フィルタ本体１０を構成する回路ブロックの一部で構成される。フィルタ本体１０およびレプリカ９は、周波数特性調整端子を有しており、両者は同時に調整されることが可能となっている。位相比較器１２には、参照信号１１と、この参照信号１１が入力されたレプリカ９の出力が入力され、位相比較器１２からは、両者の位相差と設計値との差に応じた誤差信号が出力される。この誤差信号を、レプリカ９の周波数特性調整端子に与えることで、誤差信号が０に近づく方向に回路動作が修正される。最終的には、レプリカ９およびフィルタ本体１０の周波数特性が設計値に等しくなったところで、回路動作が安定する。以上により、レプリカ９およびフィルタ本体１０の周波数特性は、設計値に調整される（例えば、特許文献１，２参照）。【０００９】
上述したように、従来の自動調整回路において、フィルタ本体の周波数特性の調整精度は、位相比較器に大きく依存する。位相比較器の精度を向上するためには、寄生的な位相遅延の寄与が、参照信号およびレプリカの出力に均等に加えられなければならない。【００１０】
そのためには、位相比較器の構成が、参照信号およびレプリカの出力に対して、完全に対称的でなければならないが、従来の単純な構成（ダブルバランスミキサー型位相比較器や、論理回路を用いた位相比較器等）では、実現不可能である。また、位相比較器の規模を大きくしてしまうと、寄生的な位相遅延量が増加することによって、高速動作が困難になり、チップ面積の増大、消費電力の増加を招いてしまう。【００１１】
以上により、従来の自動調整回路では、フィルタ回路の周波数特性の調整精度の向上が困難であると言う問題点がある。
【特許文献１】特開平０５−２９９９７１号公報
【特許文献２】特開２００３−３４７９０１号公報
【発明の開示】
【００１２】
本発明の課題は、上述した従来の問題点を解決することであって、本発明の目的は、チップ占有面積が小さく、消費電力が低い、高精度で高速動作が可能な自動調整回路およびフィルタ回路を実現することである。
【００１３】
上記の目的を達成するため、本発明によれば、以下のことを特徴とするフィルタ回路の周波数特性を自動調整する自動調整回路が提供される。
【００１４】
（ａ）外部から参照信号が入力される、フィルタ本体の一部の回路ブロックもしくはその回路ブロックの組み合わせで構成されたレプリカと、
（ｂ）入力信号として、参照信号、または、レプリカから出力される信号が入力されるとともに、クロック信号として、参照信号、または、レプリカから出力される信号が入力され、クロック信号に同期して積分動作を行い、出力をレプリカおよびフィルタ本体の周波数特性調整端子に与える積分回路とを有し、
（ｃ）積分回路に入力されるクロック信号と入力信号は、９０度の位相差を持つことを特徴とする、周波数特性の自動調整回路。
【００１５】
このように、積分回路の入力信号の１つとクロック信号を、参照信号と参照信号に対して９０度の位相差を持つレプリカの出力信号の組み合わせにすることにより、入力信号を、ハイレベル／ローレベルの切り替えの瞬間を含んだ時間領域で積分できる。
【００１６】
この構成では、複数の入力信号において、ハイレベル／ローレベルの切り替えの瞬間に発生する位相オフセット誤差は、お互いに打ち消しあい、位相比較の精度は高くなる。
【００１７】
また、積分回路は、複数の入力信号のそれぞれが出力されるまでのパスを、対称性を高く回路設計することが容易であり、回路の非対称性から発生する、寄生的な位相遅延を最小限に抑えることができる。
【００１８】
以上の理由により、本発明によれば、周波数特性を高精度に調整可能で、高速動作が可能な自動調整回路を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】２次バンドパスフィルタの周波数特性図である。
【図２】自動調整回路の従来例である。
【図３】本発明の第１の実施形態の自動調整回路を示す回路図である。
【図４】本発明の第１の実施形態に含まれる、レプリカの一例を示す回路図である。
【図５】本発明の第１の実施形態に含まれる、積分比較器の第１例を示す回路図である。
【図６】本発明の第１の実施形態に含まれる、積分比較器の第２例を示す回路図である。
【図７】本発明の第１の実施形態の動作を示す第１のタイミングチャートである。
【図８】本発明の第１の実施形態の動作を示す第２のタイミングチャートである。
【図９】本発明の第１の実施例の自動調整回路を示す回路図である。
【図１０】本発明の第２の実施形態の自動調整回路を示す回路図である。
【図１１】本発明の第２の実施形態に含まれる、積分差検出器の一例を示す回路図である。
【図１２】本発明の第３の実施形態の自動調整回路を示す回路図である。
【図１３】本発明の第３の実施形態の動作を示すタイミングチャートである。
【図１４】本発明の第４の実施形態の自動調整回路を示す回路図である。
【図１５】本発明の第４の実施形態に含まれる、レプリカの一例を示す回路図である。
【図１６】本発明の第４の実施形態の動作を示すタイミングチャートである。
【発明を実施するための最良の形態】
【００２０】
次に、本発明の実施形態について図面を参照して詳細に説明する。
（第１の実施形態）
図３は、本発明の第１の実施形態の自動調整回路の構成を示す図である。この自動調整回路は、フィルタ回路の内部に設けられている。【００２１】
図３において、３は、フィルタ本体であり、１は、フィルタ本体３を構成する回路ブロックの一部で構成されたレプリカである。フィルタ本体３およびレプリカ１は周波数特性調整端子を有しており、この周波数特性調整端子に与えられる電圧が高いほど、周波数は高い方向に調整される。レプリカ１およびフィルタ本体３の周波数特性調整端子は、互いに接続されており、レプリカ１およびフィルタ本体３は、同時に周波数特性を最適状態に調整される。レプリカ１からは、レプリカ１に入力された参照信号２からの位相遅延が１８０度および９０度になるように設計された、１８０度出力信号と９０度出力信号が出力される。積分比較器４は、プラス端子、マイナス端子、クロック端子、出力端子を有しており、これら端子のそれぞれは、１８０度出力信号、参照信号、９０度出力信号、レプリカ１およびフィルタ本体３の周波数特性調整端子に接続される。容量Ｃ１は、積分比較器４の出力端子とグランドの間に接続される。【００２２】
フィルタ本体３が、電圧電流変換素子であるｇｍアンプと容量を組み合わせて構成されたｇｍ−Ｃフィルタである場合、レプリカ１は、フィルタ本体３と同様の回路トポロジーを持つｇｍアンプと容量を組み合わせて構成される。また、レプリカ１は、後述のように、入力信号に対する２次伝達関数により出力信号を得る２次バイクアッド回路である。【００２３】
図４に、レプリカ１の構成の一例を示す。【００２４】
図中、ｇｍ１，ｇｍ２，ｇｍ３，ｇｍ４は、フィルタ本体３を構成するｇｍアンプと同様の回路トポロジーで設計されたｇｍアンプである。ＣＧ１，ＣＧ２は、容量である。レプリカ１の入力端子は、内部でｇｍ１の入力端子と接続される。レプリカ１の１８０度出力端子は、ｇｍ１の出力端子、ｇｍ２の入出力端子、ｇｍ３の出力端子、ｇｍ４の出力端子、端子１が接地されたＣＧ１の端子２と並列に接続される。９０度出力端子は、ｇｍ３の出力端子、ｇｍ４の入力端子、端子１が接地されたＣＧ２の端子２と並列に接続される。レプリカ１の周波数特性調整端子は、各ｇｍアンプのｇｍ値調整端子と並列に接続される。ｇｍ値調整端子は、入力される電圧に応じてｇｍ値を調整する。上記のように、各ｇｍアンプのｇｍ値調整端子を接続して、各ｇｍ値調整端子に等しい電圧を与えることで、全てのｇｍ値を等しい割合で変化させることができる。【００２５】
ここで、ｇｍ１，ｇｍ２，ｇｍ３，ｇｍ４のｇｍ値を、それぞれ、−ｇ１，−ｇ２，−ｇ３，ｇ４とし、ＣＧ１，ＣＧ２の容量値を、それぞれ、Ｃ１，Ｃ２とする。すると、１８０度出力信号および９０度出力信号の、入力信号に対する伝達関数Ｆ１８０（ｓ）およびＦ９０（ｓ）は、それぞれ、次の数式１，２のように表される。【００２６】
【数１】
0004844760.tif 000002
【００２７】
【数２】
0004844760.tif 000003
【００２８】
数式１，２は、角周波数ω０が次の数式３の値である入力信号に対して、それぞれ、１８０度および９０度の位相遅延が生じることを示している。【００２９】
【数３】
0004844760.tif 000004
【００３０】
参照信号２の周波数は、ω０／２πに設定されているため、レプリカ１の１８０度出力信号および９０度出力信号は、参照信号２に対して、それぞれ、１８０度および９０度の位相遅延を持つように設計されている。【００３１】
また、周波数特性調整端子に調整信号を与えると、レプリカ１の周波数特性が調整されることを以下に示す。周波数特性調整端子に調整信号を与えると、全てのｇｍ値は、等しい割合で変化する。ｇｍ値の変化の割合をβとすると、伝達関数およびω０は、次の数式４，５，６のように表される。【００３２】
【数４】
0004844760.tif 000005
【００３３】
【数５】
0004844760.tif 000006
【００３４】
【数６】
0004844760.tif 000007
【００３５】
数式４，５，６は、周波数特性がβ倍スケーリングされたことを意味している。よって、レプリカ１の周波数特性調整端子は、レプリカ１の周波数特性を調整できることが示された。【００３６】
積分比較器４は、レプリカ１の１８０度出力信号がプラス端子への入力信号として入力され、参照信号２がマイナス端子への入力信号として入力され、９０度出力信号がクロック信号として入力される。クロック信号がハイレベルの間、両入力信号をそれぞれサンプリングして積分値をとり、クロック信号がローレベルに転ずると、積分値の比較を行う。プラス端子の入力信号の積分値がマイナス端子の入力信号の積分値よりも高ければ、吐き出し方向に電流を出力し、逆に低ければ、引き込み方向に電流を出力する。【００３７】
図５に、積分比較器４の構成の一例を示す。【００３８】
ＣＰ１，ＣＰ１１，ＣＰ２は、チャージポンプであり、入力信号がハイレベルのとき、電流を一定にして吐き出し方向に出力し、入力信号がローレベルのとき、吐き出し方向に出力された電流と同じ値の電流を一定にして引き込み方向に出力する。ＳＷ１，ＳＷ１１，ＳＷ２，ＳＷ２２，ＳＷ３は、スイッチ回路であり、端子３への入力信号がハイレベルのとき端子１と端子２を接続し（ＯＮ状態）、入力信号がローレベルのとき端子１と端子２間を開放する（ＯＦＦ状態）。ＩＮＶ１は、反転回路であり、ハイレベル信号をローレベル信号に変換し、ローレベル信号をハイレベル信号に変換する。ＯＡ１は、電圧比較回路であり、プラス端子に入力される電圧がマイナス端子に入力される電圧よりも高い場合、ハイレベル信号を出力し、逆の場合、ローレベル信号を出力する。Ｄ−ＦＦ５は、ディレイフリップフロップであり、クロック信号がローレベルからハイレベルに変化する瞬間に、入力信号を出力信号として出力し、次にクロック信号がローレベルからハイレベルに変化するまで、その出力信号を保持する回路である。Ｃ２，Ｃ２２は、容量である。Ｖｃｃは、定電源回路である。このＶｃｃとＳＷ２，ＳＷ２２でリセット回路１を構成する。Ｖｃｃは、マイナス端子がグランドに接続され、プラス端子が、ＳＷ２，ＳＷ２２の端子１に接続されている。ＣＰ１，ＣＰ１１の出力端子には、それぞれＳＷ１，ＳＷ１１の端子２が接続され、ＳＷ１，ＳＷ１１の端子１には、それぞれリセット回路１内部のＳＷ２，ＳＷ２２の端子２が接続されている。また、ＳＷ１，ＳＷ１１の端子１には、それぞれ並列に、端子１が接地された容量Ｃ２，Ｃ２２の端子２と、ＯＡ１のプラス端子、マイナス端子が接続されている。ＯＡ１の出力端子には、Ｄ−ＦＦ５の入力端子が接続され、Ｄ−ＦＦ５の出力端子には、ＣＰ２の入力端子が接続されている。ＣＰ２の出力端子には、ＳＷ３の端子２が接続されている。ＳＷ３の端子１が、積分比較器４の出力端子となり、図３中Ｃ１の端子２に接続される。外部クロック信号は、ＳＷ１，ＳＷ１１の端子３に入力され、また、ＩＮＶ１を介してＳＷ２，ＳＷ２２，ＳＷ３の端子３およびＤ−ＦＦのクロック端子に入力される。【００３９】
積分比較器４は、クロック信号がハイレベルのとき、次のような積分動作を行う。ＳＷ１，ＳＷ１１は、端子３にハイレベル信号を受けるので、ＯＮ状態となる。そのため、ＣＰ１，ＣＰ１１の出力電流は、Ｃ２，Ｃ２２に電荷として蓄積される。ＳＷ２，ＳＷ２２は端子３にローレベル信号を受けるので、ＯＦＦ状態となる。この状態では、リセット回路１は、容量Ｃ２，Ｃ２２の端子２から切り離されているため、積分比較器４の回路動作に影響を与えない。Ｃ２，Ｃ２２に蓄積された電荷は、それぞれ電圧信号に変換され、ＯＡ１は、両電圧信号の大小の比較を判定する。ＯＡ１は、Ｃ２の電圧がＣ２２の電圧よりも高ければハイレベルを出力し、逆ならローレベルを出力する。ＳＷ３は、ＯＦＦ状態であるので、積分比較器４から電流は出力されない。【００４０】
積分比較器４は、クロック信号がハイレベルからローレベルに転ずると、次のような電流出力動作を行う。ＩＮＶ１の出力に接続されたＤ−ＦＦ５のクロック端子の入力信号は、ローからハイに転ずる。Ｄ−ＦＦ５に入力されるＯＡ１の出力信号は、Ｄ−ＦＦ５の出力信号として転送される。Ｄ−ＦＦ５の出力信号がハイレベルかローレベルかに応じて、ＣＰ２から、ＯＮ状態となったＳＷ３を介して、積分比較器４の出力として、電流が吐き出し方向もしくは引き込み方向に出力される。リセット回路１内部のＳＷ２およびＳＷ２２はＯＮ状態となり、Ｃ２，Ｃ２２の端子２の電圧値は、定電源Ｖｃｃの電圧値にセットされる。【００４１】
次にクロック信号がローレベルからハイレベルに転ずると、ＳＷ１，ＳＷ１１はＯＮ状態となり、再び、ＣＰ１，ＣＰ１１からＣ２およびＣ２２に電荷の供給が開始される。ＳＷ３はＯＦＦ状態となるので、積分比較器４からの電流は打ち切られる。【００４２】
図６に、積分比較器４の別の一例を示す。【００４３】
図６において、図３と同様の素子およびブロックには、同じ名称および番号が記されている。積分比較器４の入力端子と内部で接続されたＣＰ１，ＣＰ２の出力端子は、スイッチ回路ＳＷ５の端子２に接続される。ＳＷ５の端子１は、端子１が接地された容量Ｃ３の端子２およびＯＡ１のマイナス端子に並列に接続されている。リセット回路２は、スイッチ回路ＳＷ４およびＶｃｃから構成される。Ｖｃｃのプラス端子は、ＳＷ４の端子２およびＯＡ１のプラス端子と並列に接続され、ＳＷ４の端子１は、ＳＷ５の端子１に接続されている。ＯＡ１の出力端子は、Ｄ−ＦＦ５の入力端子に接続され、Ｄ−ＦＦ５の出力端子は、ＣＰ２の入力端子に接続される。ＣＰ２の出力端子は、ＳＷ３の端子２に接続され、ＳＷ３の端子１は、積分比較器４の出力端子と内部で接続される。外部クロック信号は、ＳＷ５の端子３および反転回路ＩＮＶ２の入力端子に入力され、ＩＮＶ２の出力端子は、ＳＷ４の端子３、ＳＷ３の端子３、およびＤ−ＦＦ５のクロック端子に接続される。【００４４】
クロック信号がローレベルのとき、ＳＷ４がＯＮ状態であるので、Ｃ３の端子２の電圧は、電圧源Ｖｃｃの電圧値に設定されている。クロック信号がハイレベルになると、ＳＷ４はＯＦＦ状態、ＳＷ５はＯＮ状態となり、ＣＰ１とＣＰ２の出力電流がＣ３に電荷として蓄積される。ＣＰ１の入力信号がＣＰ２の入力信号に対して、１８０度の位相遅延量を持つ場合、一方がハイレベルであれば、他方はローレベルである。そのため、ＣＰ１，ＣＰ２からＣ３に供給される電流は、互いに打ち消し合うので、Ｃ３に新たに蓄積される電荷は０である。本実施形態のように、クロック信号がＣＰ２の入力信号に対して９０度付近の位相遅延を持ち、ＣＰ１の入力信号がＣＰ２の入力信号に対して１８０度付近の位相遅延を持つ場合、ＣＰ１の入力信号の位相が１８０度よりも遅れると、ＣＰ１の入力信号がハイレベルとなる時間が少なくなる。よって、Ｃ３に蓄積される電荷量は減少し、Ｖｃｃの電圧値を下回る。よって、ＯＡ１の出力電圧はハイレベルとなる。逆に、ＣＰ１の入力信号の位相が１８０度よりも進むと、回路動作は逆に働き、ＯＡ１の出力電圧は、ローレベルとなる。クロック信号がローレベルとなると、Ｄ−ＦＦ５が、ＯＡ１の出力信号をＣＰ２の入力端子に転送する。そのため、クロック信号がローレベルに変化する直前のＯＡ１の出力電圧のハイ／ローに応じて、図５の例と同様に、電流を吐き出し方向もしくは引き込み方向に出力する。このとき、クロック信号がＩＮＶ２を通して端子３に入力されたＳＷ４はＯＮ状態となるので、Ｃ３の端子２の電圧は、Ｖｃｃに再設定される。【００４５】
以上、２つの例を挙げた積分比較器４の出力電流Ｉｏｕｔは、吐き出し方向を正として、以下の数式７に従って電圧Ｖｏｕｔ’に変換される。【００４６】
【数７】
0004844760.tif 000008
【００４７】
ここで、Ｃは、容量Ｃ１の容量値、ｔｓは、クロック信号がローレベルを維持する時間、Ｖｏｕｔは、クロック信号がローレベルになる直前の容量Ｃ１の電圧値である。【００４８】
図７は、本実施形態の回路動作を示すタイミングチャートである。【００４９】
図中、上段は、レプリカ１の１８０度出力信号、下段は、参照信号の時間推移を示す。図中、縦の破線は、積分比較器４のクロック端子に入力される、レプリカ１の９０度出力信号の、ハイレベル／ローレベル間の変遷のタイミングを表す。図中、区間ｓ１，ｓ２，ｓ３，ｓ４は、クロック信号がハイレベルで、積分比較器４が積分動作をしている区間であり、その区間の幅はサンプリング時間と定義される。区間ｈ１，ｈ２，ｈ３，ｈ４は、クロック信号がローレベルで、積分比較器４が直前区間の２つの入力信号の積分値に応じた電流を出力している区間であり、その区間の幅はホールディング時間と定義される。【００５０】
以下、製造プロセス工程のばらつきに起因して、レプリカ１の１８０度出力信号および９０度出力信号の位相遅延量が、設計値の１８０度および９０度よりも大きい場合の回路動作について述べる。【００５１】
１８０度信号と９０度出力信号の位相遅延は、それぞれ、ばらつきから同程度の位相遅延の影響を受けると考えられるので、両者の位相遅延差は、ばらつきの影響を受けた後でも９０度である。よって、サンプリング時間での１８０度出力信号のハイレベル状態の時間ΔＴ１８０は、常にほぼサンプリング時間の半分の時間であり、積分値は、ほぼ一定となる。【００５２】
一方、参照信号は、クロック信号よりも９０度以上位相が進んでいるため、サンプリング時間内でのハイレベル状態の時間ΔＴｒｅｆは、サンプリング時間の半分よりも短く、積分値は小さくなる。ΔＴｒｅｆは、ΔＴ１８０よりも短いため、区間ｈ１においては、積分比較器４は、吐き出し方向に電流を出力する。容量Ｃ１の端子２の電位は上昇するので、レプリカ１の周波数特性は、高周波側にシフトするように調整される。図１から分かるように、周波数特性が高周波側にシフトすると、位相は進み、参照信号と１８０度出力信号の位相遅延量は１８０度に近づく。【００５３】
また、レプリカ１の１８０度出力信号および９０度出力信号の位相遅延量が、設計値の１８０度および９０度よりも小さい場合、回路動作は、上記とは逆の方向に動作し、１８０度出力信号の位相遅延量は１８０度に近づく。最終的には、１８０度出力信号の位相遅延量はほぼ設計値の１８０度なって、回路動作は安定する（図７では区間ｓ４）。【００５４】
本実施形態は、レプリカ１に、新たに入力信号との位相差が０度の０度出力信号の端子を設け、この端子を、１８０度出力信号端子に替えて、積分比較器４のプラス端子に接続した構成でも、同様の効果を得ることができる。０度出力信号は、例えば、１８０度出力信号に反転回路を接続することで得られる。この場合の、本実施形態の回路動作を示すタイミングチャートを図８に示す。【００５５】
図中上段は、レプリカ１の０度出力信号、下段は、参照信号である。０度出力信号の位相が参照信号よりも遅れている場合、両信号とクロック信号の関係を、図８の区間ｓ１に示す。区間ｓ１での積分値は、０度出力信号の方が大きいため、積分比較器４は、電流を吐き出し方向に出力し、レプリカ１およびフィルタ本体３の周波数特性端子の電圧は上昇する。故に、０度出力信号の位相が進み、参照信号との差は０度に近づく。０度出力信号が参照信号よりも位相が進んでいる場合は、回路動作は逆に働き、上記周波数特性調整端子の電圧は下降する。故に、０度出力信号の位相は遅れ、参照信号との差は０に近づく。最終的には、区間ｓ４に示すように、参照信号との差が０になったところで、回路が安定する。【００５６】
以上の回路動作の中で、積分比較器４の、参照信号２およびレプリカ１の１８０度出力信号または０度出力信号に対する回路処理は、対称的になるように設計されているため、本実施形態の寄生的な位相遅延に起因したオフセット誤差は小さい。また、上記２つの信号について、ハイレベルとローレベル間のレベル反転が、サンプリング時間の中でそれぞれ１回ずつ行なわれるようにタイミング設計されているので、レベル反転時に生じるオフセット誤差は互いに打ち消されて小さい。また、本実施形態は、最小限の回路素子数で構成されているので、絶対的な位相遅延も小さい。以上の理由により、高精度で高速な位相検出が実現され、高精度で高速動作が可能なフィルタ自動調整が実現される。【００５７】
（実施例１）
図９は、第１の実施形態を具体的に示した実施例である。【００５８】
本実施例は、図３と同様に、レプリカ１と、参照信号２と、フィルタ本体３と、積分比較器４と、容量Ｃ１とから構成されており、互いの接続情報も図３と同様である。以下に、各ブロックの具体的な回路を示す。【００５９】
フィルタ本体３は、ｇｍアンプと容量から構成されたｇｍ−Ｃフィルタである。レプリカ１は、フィルタ本体３と同様の回路トポロジーで設計されたｇｍアンプであるｇｍ１，ｇｍ２，ｇｍ３，ｇｍ４と、容量ＣＧ１，ＣＧ２とから構成された、２次バイクアッドフィルタである。レプリカ１の入力端子は、内部でｇｍ１の入力端子と接続され、レプリカ１の１８０度出力端子は、ｇｍ１の出力端子、ｇｍ２の入出力端子、ｇｍ３の入力端子、ｇｍ４の出力端子、端子１が接地されたＣＧ１の端子２と並列に接続される。レプリカ１の９０度出力端子は、ｇｍ３の出力端子、ｇｍ４の入力端子、端子１が接地されたＣＧ２の端子２と並列に接続される。周波数特性調整端子は、各ｇｍアンプのｇｍ値調整端子に、並列に接続されている。【００６０】
積分比較器４は、チャージポンプＣＰ１，ＣＰ１１，ＣＰ２と、反転回路ＩＮＶ１と、バッファー回路Ｂｕｆｆと、電圧比較回路ＯＡ１と、ディレイドフリップフロップＤ−ＦＦと、容量Ｃ２，Ｃ２２と、リセット回路１と、ｎ型ＭＯＳトランジスタＱＳ１，ＱＳ１１と、ｐ型ＭＯＳトランジスタＱＳ３とから構成される。図５に示した積分比較器４と同じ回路には、同じ名前を割り当ててある。【００６１】
積分比較器４は、２つの入力端子を持ち、これら２つの入力端子は、それぞれ内部でＣＰ１，ＣＰ１１の入力端子に接続される。出力端子およびクロック端子は、それぞれ内部でＱＳ３のドレイン端子およびＢｕｆｆの入力端子が接続される。ＣＰ１，ＣＰ１１の出力端子には、それぞれＱＳ１，ＱＳ１１のソース端子が接続されている。ＱＳ１，ＱＳ１１のゲート端子には、リセット回路１の端子Ａ、Ｂｕｆｆの出力端子、ＩＮＶ１の入力端子、ＱＳ３のゲート端子が並列に接続される。また、ＱＳ１，ＱＳ１１のドレイン端子には、それぞれ並列に、リセット回路１の端子Ｂ，Ｃ、端子１が接地された容量Ｃ２，Ｃ２２の端子２、ＯＡ１のプラス端子およびマイナス端子が接続されている。ＯＡ１の出力端子には、Ｄ−ＦＦ５の入力端子が接続され、Ｄ−ＦＦ５の出力端子には、ＣＰ２の入力端子が接続されている。Ｄ−ＦＦ５のクロック端子は、ＩＮＶ１の出力端子に接続される。ＣＰ２の出力端子には、ＱＳ３のソース端子が接続される。【００６２】
ＣＰ１は、反転回路ＩＮＶ６と、ｐ型ＭＯＳトランジスタＱ１，Ｑ２と、ｎ型ＭＯＳトランジスタＱ３，Ｑ４とから構成される。ＣＰ１の入力端子は、内部で、ＩＮＶ６の入力端子に接続され、ＩＮＶ６の出力端子は、内部で、Ｑ２，Ｑ３のゲート端子に接続される。Ｑ２，Ｑ３のドレイン端子は、互いに接続されるとともに、ＣＰ１の出力端子に接続される。Ｑ１は、ドレイン端子がＱ２のソース端子に接続され、ソース端子が電源に接続され、ゲート端子が定電圧源に接続された定電流回路である。Ｑ４は、ドレイン端子がＱ３のソース端子に接続され、ソース端子がグランドに接続され、ゲート端子が定電圧源に接続された定電流回路である。Ｑ１，Ｑ４のゲート端子に与えられるそれぞれの定電圧源の電圧値は、Ｑ１，Ｑ４が定電流源として、同じ値の電流の吐き出し／引き込みを行う値に設定されている。ＣＰ１の入力信号がハイレベルの時には、この入力信号は、ＩＮＶ６でレベル反転した後、Ｑ２，Ｑ３のゲートにローレベルの信号として入力される。ここで、ＩＮＶ６は、サイン波で入力された信号を、矩形波に整形する整合回路の役割も担う。Ｑ２は、ドレイン−ソース端子間にチャネルを形成し、定電流源Ｑ１の電流をＣＰ１の出力端子に吐き出す。Ｑ３は、ソース−ドレイン端子間の電流をほぼ０とするため、定電流源Ｑ４の電流は、出力端子に出力されない。逆に、ＣＰ１の入力信号がローレベルの時には、Ｑ２のソース−ドレイン端子間の電流がほぼ０となる。Ｑ３は、ドレイン−ソース間にチャネルを形成して、定電流源回路Ｑ４に電流をＣＰ１の出力端子から引き込む。ＣＰ１１，ＣＰ２は、ＣＰ１と同一の構成であり、Ｑ１１，Ｑ５はＱ１に、Ｑ２２，Ｑ６はＱ２に、Ｑ３３，Ｑ７はＱ３に、Ｑ４４，Ｑ８はＱ４に、ＩＮＶ６６，ＩＮＶ７はＩＮＶ６にそれぞれ対応する。【００６３】
リセット回路１は、ｐ型ＭＯＳトランジスタＱＳ２，ＱＳ２２と、電圧比較回路ＯＡ２と、抵抗Ｒ１，Ｒ２とから構成される。リセット回路１の端子Ａには、内部でＱＳ２，ＱＳ２２のゲート端子が接続され、端子Ｂ，Ｃには、それぞれ内部でＱＳ２，ＱＳ２２のソース端子が接続されている。ＯＡ２，Ｒ１，Ｒ２は、以下に示すように、図５の電圧源Ｖｃｃに相当する。ＯＡ２のプラス端子は、抵抗Ｒ１，Ｒ２の端子１に接続され、マイナス端子は、出力端子と短絡される。Ｒ１，Ｒ２の端子２は、それぞれ電源およびグランドに接続される。この構成において、ＯＡ２のプラス端子の電圧Ｖｒｅｆは、電源電圧をＶｄｄとすると、次の数式８で表される。【００６４】
【数８】
0004844760.tif 000009
【００６５】
ＯＡ２は、常にプラス端子とマイナス端子を同電位に保つように動作するため、ＯＡ２の出力端子にどのような回路が接続されても、ＯＡ２の出力電位は、常にＶｒｅｆに維持される。故に、ＯＡ２は電圧源として動作する。ＱＳ２，ＱＳ２２は、スイッチ回路として動作し、ゲート端子にローレベルの信号が入力されると、ソース端子とドレイン端子を接続し、逆にハイレベルの信号が入力されると、ソース端子とドレイン端子を開放する。ＱＳ２，ＱＳ２２のソース端子は、それぞれ、容量Ｃ２，Ｃ２２の端子２に接続され、ドレイン端子は、互いのドレイン端子およびＯＡ２の出力端子に並列に接続される。リセット回路１は、端子Ａにローレベルの信号を受けると、端子Ｂ，Ｃに接続されたノードの電位をＶｒｅｆにセットする。逆に、端子Ａにハイレベルの信号を受けると、端子Ｂ，Ｃとリセット回路１内部の接続は切断されるため、端子Ｂ，Ｃに接続されたノードには、影響を及ぼさない。【００６６】
本実施例の回路動作は、図５で示した、第１の実施形態をより具体化した回路であるため、第１の実施形態の回路動作と同様である。【００６７】
本実施例では、第１の実施形態と同様に、積分比較器４の、参照信号２およびレプリカ１の１８０度出力信号または０度出力信号に対する回路処理は、対称的になるように設計されているため、本実施例の寄生的な位相遅延に起因したオフセット誤差は小さい。また、先に述べたように、本実施例の回路動作は、図５で示した、第１の実施形態と同様である。よって、上記２つの信号について、ハイレベルとローレベル間のレベル反転が、サンプリング時間の中でそれぞれ１回ずつ行なわれるようにタイミング設計されているので、レベル反転時に生じるオフセット誤差は互いに打ち消されて小さい。また、本実施例は、最小限の回路素子数で構成されているので、絶対的な位相遅延も小さい。以上の理由により、本実施例により、高精度で高速な位相検出が実現され、高精度で高速動作が可能なフィルタ自動調整が実現される。【００６８】
（第２の実施形態）
図１０は、本発明の第２の実施形態の自動調整回路の構成を示す図である。この自動調整回路は、フィルタ回路の内部に設けられている。図１０において、図３と同様の素子およびブロックには、同じ名称および番号が記されている。【００６９】
図１０において、３は、フィルタ本体であり、１は、フィルタ本体３を構成する回路ブロックの一部で構成されたレプリカである。フィルタ本体３およびレプリカ１は、周波数特性調整端子を有しており、この周波数特性調整端子に与えられる電圧が高いほど、周波数は高い方向に調整される。レプリカ１およびフィルタ本体３の周波数特性調整端子は、互いに接続されており、レプリカ１およびフィルタ本体３は、同時に周波数特性を最適状態に調整される。レプリカ１からは、レプリカ１に入力された参照信号２からの位相遅延が１８０度および９０度になるように設計された、１８０度出力信号および９０度出力信号が出力される。積分差検出器６は、プラス端子、マイナス端子、クロック端子、出力端子を有し、これら端子のそれぞれは、１８０度出力信号、参照信号２、９０度出力信号、レプリカ１およびフィルタ本体３の周波数特性調整端子に接続される。容量Ｃ１は、積分差検出器６の出力端子とグランドの間に接続される。【００７０】
上記構成は、図３に示した第１の実施形態の積分比較器４を、積分差検出器６に置き換えた構成になっている。【００７１】
積分差検出器６は、プラス端子とマイナス端子に入力された信号の積分値の差に応じて電流を出力する回路である。【００７２】
図１１に積分差検出器６の構成の一例を示す。図１１において、図５に示した積分比較器４と同様の素子およびブロックには、同じ名称および番号が記されている。【００７３】
積分差検出器６は、チャージポンプＣＰ１，ＣＰ１１と、スイッチ回路ＳＷ６，ＳＷ７と、容量Ｃ４と、反転回路ＩＮＶ８とから構成される。積分差検出器６は入力端子を２つ持ち、これら２つの入力端子は、それぞれ内部でＣＰ１，ＣＰ１１の入力端子と接続される。ＣＰ１，ＣＰ１１の出力端子は、互いに接続されるとともに、ＳＷ６の端子２に接続される。ＳＷ６の端子１は、ＳＷ７の端子２と、端子１が接地された容量Ｃ４の端子２に並列に接続される。ＳＷ７の端子１は、積分差検出器６の出力端子に接続される。積分差検出器６のクロック端子は、内部で、ＳＷ７の端子３と、ＩＮＶ８の入力端子に接続され、ＩＮＶ８の出力端子は、ＳＷ６の端子３に接続される。【００７４】
ＣＰ１，ＣＰ２は、ハイレベルの信号が入力されると、吐き出し方向を正として、電流ＩＣＰｏｕｔを出力し、ローレベルの信号が入力されると、−ＩＣＰｏｕｔを出力する。【００７５】
スイッチ回路ＳＷ６，ＳＷ７は、端子３にハイレベルの信号を受けると、端子１と端子２を接続し（ＯＮ状態）、ローレベルの信号を受けると、端子１と端子２間を開放する（ＯＦＦ状態）。【００７６】
クロック信号がローレベルの時間（サンプリング時間）の間、ＳＷ７は、端子３にローレベル信号を受けるため、ＯＦＦ状態になり、また、ＳＷ６は、クロック信号がＩＮＶ８で反転して、端子３にハイレベル信号を受けるため、ＯＮ状態になっている。この状態では、ＣＰ１，ＣＰ１１は、入力された信号のハイ／ローに応じて、容量Ｃ４の端子２に、電荷の蓄積または引抜を行う。サンプリング時間ｔｓの間にＣ４の端子２に蓄積される電荷ΔＱＳは、ＣＰ１から供給される電荷ＱＣＰ１とＣＰ２から供給される電荷ＱＣＰ２の和となる。ΔＱＳは、以下の数式９で表される。【００７７】
【数９】
0004844760.tif 000010
【００７８】
ＣＰ１にハイレベルの信号が入力されている時間をｔｓＣＰ１＿Ｈ、ローレベルが入力されている時間をｔｓＣＰ１＿Ｌ、ＣＰ２にハイレベルの信号が入力されている時間をｔｓＣＰ２＿Ｈ、ローレベルが入力されている時間をｔｓＣＰ２＿Ｌとすると、ＱＣＰ１，ＱＣＰ２について次の数式１０，１１が成り立つ。【００７９】
【数１０】
0004844760.tif 000011
【００８０】
【数１１】
0004844760.tif 000012
【００８１】
ただし、ｔｓは次の数式１２で表される。【００８２】
【数１２】
0004844760.tif 000013
【００８３】
ＣＰ１の入力信号がＣＰ２の入力信号に対して、１８０度の位相遅延量を持つ場合は、一方がハイレベルであれば、他方はローレベルであるので、Ｃ４に新たに蓄積される電荷は０である。数式９，１０，１１からは、ｔｓＣＰ１＿ＨとｔｓＣＰ２＿Ｌが等しく、ｔｓＣＰ１＿ＬとｔｓＣＰ２＿Ｈが等しいことから、ΔＱＳが０となることが導かれる。【００８４】
クロック信号がＣＰ２の入力信号に対して、９０度付近の位相遅延をもち、ＣＰ１の入力信号がＣＰ２の入力信号に対して１８０度付近の位相遅延を持つ場合、クロック信号がローであるサンプリング時間内では、ＣＰ１の入力信号は、最初がハイで最後がローになり、ＣＰ２の入力信号は、最初がローで最後がハイになる。よって、ＣＰ１の入力信号のＣＰ２の入力信号に対する位相遅延量が１８０度よりも大きくなると、ＣＰ１のハイレベルの時間ｔｓＣＰ１＿ＨもしくはＣＰ２のハイレベルの時間ｔｓＣＰ２＿Ｈが大きくなり、ＣＰ１のローレベルの時間ｔｓＣＰ１＿ＬもしくはＣＰ２のローレベルの時間ｔｓＣＰ２＿Ｌが小さくなる。よって、Ｃ４に蓄積される電荷量ΔＱＳは増加する。逆に、ＣＰ１の入力信号の位相遅延量が１８０度よりも小さくなると、ΔＱＳは減少する。ＣＰ１の入力信号のＣＰ２の入力信号に対する位相遅延量をπ＋Δφ（ｒａｄ）とすると、ｔｓＣＰ１＿ＨからｔｓＣＰ２＿Ｌを差引いた値Δｔは、以下の数式１３となる。【００８５】
【数１３】
0004844760.tif 000014
【００８６】
ΔＱＳは次の数式１４で表される。【００８７】
【数１４】
0004844760.tif 000015
【００８８】
クロック信号がハイレベルになると、ＳＷ６がＯＦＦ状態、ＳＷ７がＯＮ状態となり、Ｃ４と、積分差検出器６の出力端子に接続された外部容量Ｃ１の端子２とが接続される。ΔＱＳは、Ｃ４とＣ１の端子２の電位がともに等しくなるように分配される。クロック信号の１周期前の状態では、Ｃ４とＣ１の端子２は、互いに接続されて同電位である。そのため、Ｃ１の端子２の電位上昇分ΔＶｏｕｔは、数式１５に示されるように、直前のサンプリングで得たΔＱＳをＣ１とＣ４の容量値で割った値となる。【００８９】
【数１５】
0004844760.tif 000016
【００９０】
クロック信号が再びローレベルになると、ＳＷ７はＯＦＦ状態となり、Ｃ１の端子２の電位上昇ΔＶｏｕｔは保存される。数式１５は、積分差検出器６が、ＣＰ１とＣＰ２の位相差に応じた電圧を出力することを示している。【００９１】
図１０に示した第２の実施形態においては、積分差検出器６の出力信号は、レプリカ１およびフィルタ本体３の周波数特性調整端子に入力される。周波数特性調整端子の調整感度、すなわち、周波数特性調整端子に与える電圧を単位電圧分上昇させたときの位相の変化分をαとすると、ループゲインＧは、次の数式１６で表される。【００９２】
【数１６】
0004844760.tif 000017
【００９３】
レプリカ１の１８０度出力信号の参照信号からの位相遅延量について、１８０度からのずれ分がΔφ存在すると、積分差検出器６がサンプリング動作を繰り返す度に、位相遅延量は、Ｇ×Δφだけ１８０度に近づく。Ｇを１よりも小さく設計することで、最終的には、位相差が１８０度になったときに回路動作が安定する。【００９４】
以上の回路動作の中で、積分差検出器６の、参照信号２およびレプリカ１の１８０度出力信号に対する回路処理は、対称的になるように設計されているため、本実施形態の寄生的な位相遅延に起因したオフセット誤差は小さい。また、上記２つの信号について、ハイレベルとローレベル間のレベル反転が、サンプリング時間の中でそれぞれ１回ずつ行なわれるようにタイミング設計されているので、レベル反転時に生じるオフセット誤差は互いに打ち消されて小さい。また、本実施形態は、最小限の回路素子数で構成されているので、絶対的な位相遅延も小さい。以上の理由により、高精度で高速な位相検出が実現され、高精度で高速動作が可能なフィルタ自動調整が実現される。【００９５】
（第３の実施形態）
図１２は、本発明の第３の実施形態の自動調整回路の構成を示す図である。この自動調整回路は、フィルタ回路の内部に設けられている。図１２において、図３と同様の素子およびブロックには、同じ名称および番号が記されている。【００９６】
図１２において、３は、フィルタ本体であり、１は、フィルタ本体３を構成する回路ブロックの一部で構成されたレプリカ１である。フィルタ本体３およびレプリカ１は、周波数特性調整端子を有しており、この周波数特性調整端子に与えられる電圧が高いほど、周波数は高い方向に調整される。レプリカ１およびフィルタ本体３の周波数特性調整端子は、互いに接続されており、レプリカ１およびフィルタ本体３は、同時に周波数特性を最適状態に調整される。レプリカ１からは、レプリカ１に入力された参照信号２からの位相遅延が９０度になるように設計された９０度出力信号が出力される。積分比較器４は、プラス端子、マイナス端子、クロック端子、出力端子を有し、これら端子のそれぞれは、参照信号２２、参照信号２、９０度出力信号、レプリカ１およびフィルタ本体３の周波数特性調整端子に接続される。参照信号２２は、参照信号２に対して、１８０度の位相遅延を持った信号である。積分比較器４の出力端子とグランドの間に容量Ｃ１が接続される。【００９７】
上記構成は、図３に示した第１の実施形態において、積分比較器４のプラス端子の入力信号を、レプリカ１の１８０度出力信号から、参照信号２に対して１８０度の遅延を持つ参照信号２２に置き換えた構成となっている。よって、本実施形態の個別回路は、第１の実施形態で記した個別回路と同じ回路動作をする。【００９８】
本実施形態の回路動作として、タイミングチャートを図１３に示す。【００９９】
図中上段は、参照信号２２、下段は、参照信号２の時間推移を示す。縦の破線は、積分比較器４のクロック端子に入力される、レプリカ１の９０度出力信号の、ハイレベル／ローレベル間の変遷のタイミングを表す。図中、区間ｓ１，ｓ２，ｓ３，ｓ４は、クロック信号がハイレベルで、積分比較器４がサンプリング動作をしている状態である。区間ｈ１，ｈ２，ｈ３，ｈ４は、クロック信号がローレベルで、積分比較器４は、直前区間の２つの入力信号の積分値に応じた電流を出力している状態である。レプリカ１の９０度出力信号の参照信号２に対する位相遅延量が９０度よりも小さい場合、サンプリング時間内での参照信号２のハイレベル状態の時間は長くなり、参照信号２２のハイレベル状態の時間は短くなる。図１３の区間ｓ１は、この状態を示す。サンプリング時間での参照信号２の積分値は、参照信号２２の積分値を上回るため、積分比較器４は、引き込み方向に電流を出力する。レプリカ１の周波数特性調整端子の電圧は下降し、レプリカ１の９０度出力信号の位相は遅れ、参照信号２との位相差は９０度に近づく。【０１００】
逆に、レプリカ１の９０度出力信号の位相遅延量が、参照信号２に対して９０度よりも遅れている場合、回路動作は逆となり、レプリカ１の９０度出力信号は進み、参照信号２との位相差は９０度に近づく。最終的には、図１３の区間ｓ４に示すように、参照信号２との位相差が９０度になったところで、回路が安定する。【０１０１】
本実施形態では、第１の実施形態と同様に、積分比較器４の、参照信号２および参照信号２２に対する回路処理は、対称的になるように設計されているため、本実施形態の寄生的な位相遅延に起因したオフセット誤差は小さい。また、上記２つの信号について、ハイレベルとローレベル間のレベル反転が、サンプリング時間の中でそれぞれ１回ずつ行なわれるようにタイミング設計されているので、レベル反転時に生じるオフセット誤差は互いに打ち消されて小さい。また、本実施形態は、最小限の回路素子数で構成されているので、絶対的な位相遅延も小さい。以上の理由により、高精度で高速な位相検出が実現され、高精度で高速動作が可能なフィルタ自動調整が実現される。【０１０２】
（第４の実施形態）
図１４は、本発明の第４の実施形態の自動調整回路の構成を示す図である。この自動調整回路は、フィルタ回路の内部に設けられている。図１４において、図３と同様の素子およびブロックには、同じ名称および番号が記されている。【０１０３】
図１４において、８は、差動型のフィルタ本体であり、７は、フィルタ本体８を構成する回路ブロックの一部で構成された差動型のレプリカである。２は、参照信号であり、２２は、参照信号２と１８０度の位相差を持つ参照信号である。フィルタ本体８およびレプリカ７は周波数特性調整端子を有しており、この周波数特性調整端子に与えられる電圧が高いほど、周波数は高い方向に調整される。レプリカ７およびフィルタ本体８の周波数特性調整端子は、互いに接続されており、レプリカ７およびフィルタ本体８は、同時に周波数特性を最適状態に調整される。レプリカ７は、差動入力端子に入力される差動信号として、参照信号２，２２が入力され、参照信号２の位相を基準として、９０度および２７０度の位相遅延を持つように設計された９０度出力信号および２７０度出力信号が出力される。積分比較器４では、プラス端子、マイナス端子、クロック端子、出力端子が、それぞれ、レプリカ７の２７０度出力信号、９０度出力信号、参照信号２、レプリカ７およびフィルタ本体７の周波数特性調整端子に接続される。容量Ｃ１は、積分比較器４の出力端子とグランドの間に接続される。【０１０４】
図１５にレプリカ７の構成の一例を示す。【０１０５】
ｇｍ１１，ｇｍ２２，ｇｍ３３，ｇｍ４４は、フィルタ本体８を構成するｇｍアンプと同様の回路トポロジーで設計されたｇｍアンプである。ＣＧ１１，ＣＧ２２は、容量である。レプリカ７の差動入力端子は、内部でｇｍ１１の差動入力端子と接続される。ｇｍ１１の差動出力端子は、ｇｍ２２の差動入力端子、ｇｍ３３の差動入力端子、ｇｍ４４の差動出力端子、ＣＧ１１の端子１，２に並列に接続される。なお、ｇｍ２２は、差動入力端子と差動出力端子とが負帰還接続されている。ｇｍ４４は、差動出力端子をｇｍ３３の差動入力端子に、差動入力端子をｇｍ３３の差動出力端子に、差動ラインがねじれるように接続されている。９０度および２７０度出力端子は、ｇｍ３３の差動出力端子、ｇｍ４４の差動入力端子、ＣＧ２２の端子１，２に並列に接続される。周波数特性調整端子は、各ｇｍアンプのｇｍ値調整端子に並列に接続されている。ｇｍ値調整端子は、入力される電圧に応じてｇｍ値を調整する。上記のように、各ｇｍアンプのｇｍ値調整端子を接続して、各端子に等しい電圧を与えることで、全てのｇｍ値を等しい割合で変化させることができる。ｇｍ１１，ｇｍ２２，ｇｍ３３，ｇｍ４４のｇｍ値を、それぞれ、−ｇ１１，−ｇ２２，−ｇ３３，ｇ４４とし、ＣＧ１１，ＣＧ２２の容量値を、それぞれ、Ｃ１１，Ｃ２２とする。すると、９０度出力信号および２７０度出力信号の、差動入力信号に対する伝達関数は、それぞれ、次の数式１７，１８のように表される。【０１０６】
【数１７】
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【０１０７】
【数１８】
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【０１０８】
数式１７，１８は、角周波数ω００が以下の数式１９の値である入力信号に対して、それぞれ、９０度および２７０度の位相遅延が生じることを示している。【０１０９】
【数１９】
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【０１１０】
参照信号２，２２の周波数は、ω００／２πに設定されている。このため、レプリカ７の９０度出力信号および２７０度出力信号は、参照信号に対して、それぞれ、９０度および２７０度の位相遅延を持つように設計されている。【０１１１】
図１６は、本実施形態の回路動作を示すタイミングチャートである。【０１１２】
図中上段は、レプリカ７の２７０度出力信号、下段は、同９０度出力信号を示す。縦の破線は、積分比較器４のクロック端子に入力される参照信号２の、ハイレベル／ローレベル間の変遷のタイミングを表す。図中、区間ｓ１，ｓ２，ｓ３，ｓ４は、クロック信号がハイレベルで、積分比較器４がサンプリング動作をしている状態である。区間ｈ１，ｈ２，ｈ３，ｈ４は、クロック信号がローレベルで、積分比較器４が、直前区間の２つの入力信号の積分値に応じた電流を出力している状態である。レプリカ７の９０度出力信号および２７０度出力信号の位相遅延量が、参照信号２に対して、それぞれ、９０度以上および２７０度以上である場合、サンプリング時間の中で９０度出力信号のハイレベル状態の時間は長くなり、２７０度出力信号のハイレベル状態の時間は短くなる。図１６の区間ｓ１は、この状態を示す。【０１１３】
サンプリング時間での９０度出力信号の積分値は、２７０度出力信号の積分値を上回るため、積分比較器４は、引き込み方向に電流を出力する。レプリカ７の周波数特性調整端子の電圧は下降し、レプリカ７の９０度出力信号および２７０度出力信号の位相は遅れ、参照信号２との位相差は、それぞれ９０度および２７０度に近づく。逆に、レプリカ７の９０度出力信号および２７０度出力信号の位相遅延量が、参照信号２に対して９０度および２７０度よりも遅れている場合、回路動作は逆となり、レプリカ７の９０度出力信号および２７０度出力信号の位相は進み、参照信号２との位相差は、それぞれ９０度および２７０度に近づく。最終的には、区間ｓ４に示すように、９０度出力信号および２７０度出力信号と、参照信号２との位相差が、それぞれ９０度および２７０度になったところで、回路が安定する。【０１１４】
本実施形態では、本発明の第１の実施形態と同様に、積分比較器４の、９０度出力信号および２７０度出力信号に対する回路処理が、対称的になるように設計されているため、本実施形態の寄生的な位相遅延に起因したオフセット誤差は小さい。また、上記２つの信号について、ハイレベルとローレベル間のレベル反転が、サンプリング時間の中でそれぞれ１回ずつ行なわれるようにタイミング設計されているので、レベル反転時に生じるオフセット誤差は、互いに打ち消されて小さい。また、本実施形態は、最小限の回路素子数で構成されているので、絶対的な位相遅延も小さい。以上の理由により、高精度で高速な位相検出が実現され、高精度で高速動作が可能なフィルタ自動調整が実現される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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