(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面層に選択的に形成された第２導電型のベース領域と、該ベース領域の表面層に選択的に形成された第１導電型のカソード領域と、前記ベース領域と離れて選択的に形成された第２導電型のアノード領域と、該アノード領域と前記カソード領域に挟まれた前記半導体基板上に形成された厚いフィールド酸化膜と、前記アノード領域と前記ベース領域に挟まれた前記半導体基板上の前記厚いフィールド酸化膜上に形成されたゲート電極とを具備することを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の表面層に選択的に形成された第２導電型のベース領域と、該ベース領域と一部重複して、該ベース領域の周囲に形成された、該ベース領域より不純物濃度が高い第２導電型のウエル領域と、前記ベース領域と前記ウエル領域の表面層に、選択的に形成された第１導電型のカソード領域と、前記ウエル領域と離れて選択的に形成された第２導電型のアノード領域と、該アノード領域と前記カソード領域に挟まれた前記半導体基板上に形成された厚いフィールド酸化膜と、前記アノード領域と前記ウエル領域に挟まれた前記半導体基板上の前記厚いフィールド酸化膜上に形成されたゲート電極とを具備することを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板の表面層に選択的に形成された第２導電型のベース領域と、該ベース領域と一部重複して、該ベース領域の周囲に形成された、該ベース領域より不純物濃度が高い第２導電型のウエル領域と、前記ベース領域と前記ウエル領域の表面層に、選択的に形成された第１導電型のカソード領域と、前記ウエル領域と離れて選択的に形成された前記半導体基板の不純物濃度より高い第１導電型のバッファ領域と、該バッファ領域の表面層に選択的に形成された第２導電型のアノード領域と、該アノード領域と前記カソード領域に挟まれた前記半導体基板上に形成された厚いフィールド酸化膜と、前記バッファ領域と前記ウエル領域に挟まれた前記半導体基板上の前記厚いフィールド酸化膜上に形成されたゲート電極とを具備することを特徴とする半導体装置。
【請求項４】
アノードが高圧電源の高電位側に接続する請求項１ないし請求項３のいずれかに記載の半導体装置と、該半導体装置のカソード側と接続するドレインと前記高圧電源のグランド側と接続するソースとを有するｎチャネルの第１ＭＯＳＦＥＴとから構成され、負荷へ電力を供給する出力点となる前記カソードと前記ドレインの接続点を有する出力段回路と、前記半導体装置のゲートと接続し、該半導体装置をオン制御する信号を伝送するバイアス回路とを具備する適用回路。
【請求項５】
請求項４に記載の適用回路において、前記半導体装置が低圧駆動回路で制御されるバイアス回路を介してオン制御され、前記第１ＭＯＳＦＥＴが前記低圧駆動回路でオン・オフ制御され、前記半導体装置の主電流が保持電流以下となることで前記半導体装置をオフ制御され、該オフ動作の後、前記第１ＭＯＳＦＥＴをオン動作させることを特徴とした適用回路。
【請求項６】
前記バイアス回路が、ｐチャネルの第２ＭＯＳＦＥＴとｎチャネルの第３ＭＯＳＦＥＴで構成されるインバータ回路であって、前記第２ＭＯＳＦＥＴと前記第３ＭＯＳＦＥＴとのゲートが互いに接続し、該接続点に前記低圧駆動回路から出力される第１信号が入力され、前記第２ＭＯＳＦＥＴのドレインと前記第３ＭＯＳＦＥＴのドレインの接続点から出力される第２信号を前記半導体装置のゲートへ入力して、前記半導体装置がオン制御されることを特徴とする請求項５に記載の適用回路。
【請求項７】
請求項４ないし請求項６に記載の適用回路を同一半導体基板に形成したことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、主として絶縁ゲート型サイリスタなどの半導体装置とそれを用いた適用回路およびその適用回路を同一半導体基板に形成した半導体集積回路装置に関する。
【０００２】
【従来の技術】
高電圧回路と低電圧回路を同一の半導体基板上に形成したパワーＩＣ（パワー集積回路）の分野において、図５に示す回路がよく知られている。図中の出力段回路２０１とそれに駆動信号を伝送するバイアス回路２０２で構成される出力回路（適用回路）は、Ｎ１１、Ｎ１２、Ｎ１３、Ｐ１１、Ｐ１２およびＰ１３は高耐圧のｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＦＥＴで構成され、Ｐ１１とＮ１１が出力段回路２０１であり、Ｐ１２、Ｐ１３、Ｎ１２、Ｎ１３が出力段回路２０１を駆動する信号を出力するバイアス回路２０２である。また、これを駆動するために、低耐圧の素子で構成された低電圧駆動回路２０３からＮ１１、Ｎ１２、Ｎ１３にゲート信号が伝えられる。Ｐ１１、Ｐ１２、Ｐ１３へのゲート信号は、Ｎ１２、Ｎ１３のドレイン側から供給されるしくみになっている。また、ＨＶは高圧電源の高電位側であり、ＬＶは低圧電源の高電位側である。
【０００３】
このような適用回路を複数備えた集積回路（ＩＣ）としてＡＣ型プラズマディスプレイ用駆動ＩＣがある。このＩＣの出力ＯＵＴに容量性負荷である放電管（コンデンサＣと見做せる）を接続し、動作させる場合、出力電圧が１００Ｖ程度、また、瞬間的に発生する放電電流を流すために１出力あたり１００ｍＡ前後の電流駆動能力がＩＣに要求されている。
【０００４】
【発明が解決しようとする課題】
図５に示す従来回路では、前記したようにＰ１１としてｐチャネルＭＯＳＦＥＴが用いられる。しかし、このｐチャネルＭＯＳＦＥＴは、高耐圧になるとオン抵抗が大きく、そのオンオン抵抗を小さくするためには、導通する活性領域の面積を広くする必要がある。また、ゲート電圧は０Ｖから１００Ｖ程度の高耐圧に晒されるので、ゲート酸化膜を厚くしたＭＯＳＦＥＴとしなければならない。
【０００５】
また、図５の従来回路では、バイアス回路で用いられるＭＯＳＦＥＴの個数が４個であり、部品点数が多く、製造コストが高い。また、Ｐ１２、Ｐ１３のゲート電圧は０Ｖから１００Ｖ程度の高圧に晒されるために、ゲート酸化膜の厚みを、通常のＭＯＳＦＥＴに比べて厚くした特殊なＭＯＳＦＥＴを用いる必要があり、製造コストが高くなる。
【０００６】
また、図５の従来回路を同一の半導体基板に形成した半導体集積回路装置にすると、出力段回路２０１のＰ１１の占有面積と４個のＭＯＳＦＥＴで構成されるバイアス回路１０２の占有面積が大きいために、チップ面積が大きくなり、製造コストが増大する。
この発明の目的は、前記の課題を解決して、活性領域の縮小化とゲート電圧の高耐圧化を図ることができる半導体装置と、この半導体装置を用いて部品点数を少なくできる適用回路と、占有面積の小さなこの適用回路を形成し、製造コストの低減を図ることができる半導体集積回路装置とを提供することにある。
【０００７】
【課題を解決するための手段】
前記の目的を達成するために、第１導電型の半導体基板の表面層に選択的に形成された第２導電型のベース領域と、該ベース領域の表面層に選択的に形成された第１導電型のカソード領域と、前記ベース領域と離れて選択的に形成された第２導電型のアノード領域と、該アノード領域と前記カソード領域に挟まれた前記半導体基板上に形成された厚いフィールド酸化膜と、前記アノード領域と前記ベース領域に挟まれた前記半導体基板上の前記厚いフィールド酸化膜上に形成されたゲート電極とを具備する構成の半導体装置とする。
【０００８】
また、第１導電型の半導体基板の表面層に選択的に形成された第２導電型のベース領域と、該ベース領域と一部重複して、該ベース領域の周囲に形成された、該ベース領域より不純物濃度が高い第２導電型のウエル領域と、前記ベース領域と前記ウエル領域の表面層に、選択的に形成された第１導電型のカソード領域と、前記ウエル領域と離れて選択的に形成された第２導電型のアノード領域と、該アノード領域と前記カソード領域に挟まれた前記半導体基板上に形成された厚いフィールド酸化膜と、前記アノード領域と前記ウエル領域に挟まれた前記半導体基板上の前記厚いフィールド酸化膜上に形成されたゲート電極と、を具備する構成の半導体装置とする。
【０００９】
また、第１導電型の半導体基板の表面層に選択的に形成された第２導電型のベース領域と、該ベース領域と一部重複して、該ベース領域の周囲に形成された、該ベース領域より不純物濃度が高い第２導電型のウエル領域と、前記ベース領域と前記ウエル領域の表面層に、選択的に形成された第１導電型のカソード領域と、前記ウエル領域と離れて選択的に形成された前記半導体基板の不純物濃度より高い第２導電型のバッファ領域と、該バッファ領域の表面層に選択的に形成された第２導電型のアノード領域と、該アノード領域と前記カソード領域に挟まれた前記半導体基板上に形成された厚いフィールド酸化膜と、前記バッファ領域と前記ウエル領域に挟まれた前記半導体基板上の前記厚いフィールド酸化膜上に形成されたゲート電極とを具備する構成の半導体装置とする。
【００１０】
また、アノードが高圧電源の高電位側に接続する前記の半導体装置と、該半導体素子のカソード側と接続するドレインと前記高圧電源のグランド側と接続するソースとを有するｎチャネルの第１ＭＯＳＦＥＴと、負荷へ電力を供給する出力点となる前記カソードと前記ドレインの接続点と、前記半導体素子のゲートと接続し、該半導体素子をオン制御する信号を伝送するバイアス回路とを具備する適用回路を形成した半導体集積回路装置であって、前記半導体装置が前記バイアス回路を介してオン制御され、該バイアス回路が低圧駆動回路で制御され、前記第１ＭＯＳＦＥＴが前記低圧駆動回路でオン・オフ制御され、前記半導体装置の主電流が保持電流以下となることで前記半導体装置をオフ制御され、該オフ動作の後、前記第１ＭＯＳＦＥＴをオン動作させる適用回路とする。
【００１１】
また、前記バイアス回路が、ｐチャネルの第２ＭＯＳＦＥＴとｎチャネルの第３ＭＯＳＦＥＴで構成されるインバータ回路であって、前記第２ＭＯＳＦＥＴと前記第３ＭＯＳＦＥＴとのゲートが互いに接続し、該接続点に前記低圧駆動回路から出力される第１信号が入力され、前記第２ＭＯＳＦＥＴのドレインと前記第３ＭＯＳＦＥＴのドレインの接続点から出力される第２信号を前記半導体装置のゲートへ入力して、前記半導体装置がオン制御されるよい。
また、前記適用回路を同一の半導体基板に形成するとよい。
【００１２】
【発明の実施の形態】
この発明の半導体装置は、横型サイリスタであり、この横型サイリスタの半導体基板上に絶縁膜を介してゲート電極を形成し、このゲート電極に電位変化を与え、その変化でベース内の空乏層の電位分布を変化させて変位電流を発生させ、その変位電流をゲート電流として利用して、サイリスタを点弧させたり、ゲート電極に高い電圧を与えて、アバランシェ電流を流し、このアバランシェ電流でサイリスタを点弧させるものである。
【００１３】
また、この発明の半導体装置を図６のトーテムポール回路の高電位側の素子として用いることで、ＩＣチップの小型化を図ることができる。つぎに、その実施例について説明する。
図１は、この発明の第１実施例の半導体装置の構成図で、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）に矢印Ａで示す半導体基板表面での平面図である。
【００１４】
同図（ａ）において、ｎ- 半導体基板１の表面層にｐベース領域２を形成し、このｐベース領域２と一部重複して、このｐベース領域２の周囲にｐ+ ウエル領域３を形成し、ｐベース領域２とｐ+ ウエル領域３の表面層にｎ+ カソード領域４を形成する。ｐ+ ウエル領域３と離れてｎ- 半導体基板１の表面層にｎバッファ領域６を形成し、ｎバッファ領域６の表面層にｐ+ アノード領域７を形成する。ｎ+ カソード領域４上にカソード電極１３を形成し、ｐ+ アノード領域７上にアノード電極１４を形成する。ｎ+ カソード領域４にはｐベース領域２とカソード電極１３とを短絡するカソードショート孔５が形成され、ｐ+ アノード領域７にはｎバッファ領域６とアノード電極７を短絡するアノードショート孔８が形成されている。ｎ+ カソード領域４の一部上と、ｐ+ ウエル領域３上と、ｎバッファ領域７上およびｎ半導体基板１上にフィールド酸化膜９を形成し、このフィールド酸化膜９上にカソード側フィールドプレート１０とアノード側フィールドプレート１１とを形成する。また、ｐ+ ウエル領域３とｎバッファ領域７に挟まれたｎ- 半導体基板１上のフィールド酸化膜９上にゲート電極１５を形成する。このカソード側フィールプレート１０とカソード電極１３、アノード側フィールドプレート１１とアノード電極１４は層間絶縁膜１２のコンタクトホール１６、１７を介して電気的に接続する。
【００１５】
前記のｐ+ ウエル領域３、ｎバッファ領域６、カソードショート孔５、アノードショート孔８は、このサイリスタに急峻な電圧が印加した場合に誤点弧しないように、また、保持電流が小さく成りすぎないように設けるものであり、用途によっては設けなくても構わない。また、この発明の半導体装置の特徴の一つは、ゲート電極１５を厚い酸化膜で形成されたフィールド酸化膜９上に形成したことで、このゲート電極１５に１００Ｖ程度の高い電圧が印加しても、ゲート酸化膜に相当するフィールド酸化膜９が、絶縁破壊することがない点である。
【００１６】
つぎに、具体的な諸元について説明する。ｎ- 半導体基板１の不純物濃度は１×１０16ｃｍ-3程度、ｐベース領域２の不純物濃度は７×１０16〜５×１０17ｃｍ-3で拡散深さ約２〜２．５μｍ、ｐ+ ウエル領域３の不純物濃度は３×１０18ｃｍ-3程度で、拡散深さ約３〜４μｍ、ｎ+ カソード領域４の不純物濃度は１０19ｃｍ-3程度で拡散深さ０．５μｍ程度、ｎバッファ濃度６の不純物濃度は１×１０17〜２×１０18ｃｍ-3で拡散深さは２μｍ程度、ｐ+ アノード領域７の不純物濃度は１０19ｃｍ-3以上で拡散深さ０．５μｍ程度、ｐ+ ウエル領域３とｎバッファ領域６の表面での間隔は２０μｍ程度である。また、フィールド酸化膜９の厚みは厚い箇所で５００〜６００ｎｍ、薄い箇所で２０〜３０ｎｍであり、フィールドプレート１０、１１はポリシリコンで形成され、カソード電極１３とアノード電極１４とゲート電極１５は例えばＡｌ−Ｓｉ膜で形成される。また、フィールド酸化膜９と接するゲート電極部１５ａはポリシリコンで形成される。
【００１７】
同図（ｂ）において、ｎ+ カソード領域４、ｐ+ アノード領域７、カソードショート孔５、アノードショート孔８はストライプ状をしており、ｐ+ ウエル領域３は、ｎ+ カソード領域４を取り囲んでいる。また、カソードショート孔５およびアノードショート孔８は多数の小孔であっても構わない。また、ｎ+ カソード領域４およびｐ+ アノード領域７は図面の上下端で繋がっていても構わない。
【００１８】
つぎに、動作について説明する。カソード電極１３をグランド電位にして、アノード電極１４にプラス電圧を印加する。図示しない空乏層はｐ+ ウエル領域３とｎ- 半導体基板１のｐｎ接合から広がり、ｎバッファ領域６に達する。この状態で、ゲート電極１２にプラスの電圧を印加すると、ｐ+ ウエル領域３とｎ- 半導体基板１内に形成された空乏層の広がりが変化し、その変化によって、変位電流が流れる。この変位電流が、サイリスタのゲート電流となり、サイリスタが点弧する。また、高いゲート電圧を印加すると、前記のｐｎ接合が降伏を起こしてアバランシェ電流が流れ、このアバランシェ電流でサイリスタを点弧させることも可能である。この構造では、厚いフィールド酸化膜９上にゲート電極が形成されているため、ゲート電極９には１００Ｖ程度の高い電圧を印加することができる。
【００１９】
また、このサイリスタをオフさせるには、サイリスタに流れる主電流を保持電流以下にする必要がある。この保持電流が小さいと、主電流が小さくなるまでサイリスタはオン状態を維持する。このサイリスタを高い周波数で動作させるためには、ある程度大きな主電流でオフさせる必要があり、そのため、このサイリスタでは、１ｍＡ程度の大きな保持電流を有するように前記のｐ+ ウエル領域３、ｎバッファ領域６の不純物濃度に設定する。また、カソードショート孔５やアノードショート孔８を設けるとさらに保持電流を増大させる上で効果的である。
【００２０】
図２は、この発明の第２実施例の半導体装置の要部平面図である。この図は図１（ｂ）に相当する図である。この実施例は、図１の２本のストライプ状をしたｎ+ カソード領域４をそれぞれ複数個に分割（ここでは各３個に分割）して、実質的にカソードショート孔５の占有面積を増大させて、ｎ+ カソード領域４からの電子の注入を抑制して、阻止状態（ゲート駆動なしの状態）でのサイリスタがアバランシェ電流で、ラッチアップするのを防止する。それによって、サイリスタのアバランシェ耐量を向上させた構造である。当然、この構造ではサイリスタは点弧しにくくなり、保持電流が大きくなるために、用途に応じて占有面積を決める必要がある。
【００２１】
図３は、この発明の第３実施例で、この発明の半導体装置を用いた適用回路図である。この図は、図５に相当する回路図である。この発明の適用回路１００は、出力段回路１０１とバイアス回路１０２で構成されている。ここで、Ｔｈは本発明品のサイリスタ、Ｎ１はｎチャネルＭＯＳＦＥＴで、従来回路のＮ１１と同じＭＯＳＦＥＴである。Ｐ１はゲート酸化膜が薄い低耐圧ｐチャネルＭＯＳＦＥＴ、Ｎ２はゲート酸化膜が薄い低耐圧ｎチャネルＭＯＳＦＥＴである。また、Ｄ１は電圧抑制のためのツェナーダイオードである。
【００２２】
高圧電源の高電位側ＨＶにＴｈのアノード５１が接続し、カソード５２とＮ１のドレイン５４と接続し、Ｎ１のソース５５をグランド側ＧＮＤに接続する。接続点６６が出力段回路１０１の出力となり、容量性負荷であるコンデンサＣに接続する。バイアス回路１０２はＰ１とＮ２のインバータ回路で構成され、Ｐ１のドレイン５８とＮ２のドイレン６０の接続点６７がバイアス回路１０２の出力となり、この接続点６７とＴｈのゲート５３を接続する。Ｎ２のソース６１をグランド側ＧＮＤに接続する。低圧電源で駆動される低圧駆動回路１０３はＤ１とバッファ回路６５などで構成され、低圧電源の高電位側ＬＶとＤ１のカソード６３が接続し、Ｄ１のアノード６４をグランド側ＧＮＤに接続する。ＴｈおよびＮ１を制御する制御信号電圧７１が入力される信号線とバッファ回路６５の入力側６９を接続する。低電圧駆動回路１０３からは、バイアス回路１０２のＰ１のソース５７に印加される低圧電源の高電位側電圧ＬＶと、バイアス回路１０２を構成するインバータ回路のゲート６８に伝送される制御信号電圧７１と、バッファ回路６５の出力側７０からＮ１のゲート５６に入力される電圧と、がそれぞれ出力される。
【００２３】
この発明のバイアス回路１０２では、ＭＯＳＦＥＴの個数を２個とすることができて、従来のバイアス回路２０２に比べて部品点数を半減できる。
つぎに、この回路の動作を説明する。Ｈ信号（高い電圧の信号）がバイアス回路１０２に入力すると、Ｐ１はオフし、Ｎ２はオンする。そうすると、バイアス回路１０２の接続点６７の電位はグランド側ＧＮＤの電位となり、このグランド電位がＴｈのゲート５３に与えられる。一方、バッファ回路６５の出力からもＨ信号がＮ１に与えられる。このような状態ではＮ１がオンとなり、Ｔｈはオフとなる。従って、容量性負荷であるコンデンサＣの両端の電圧は０Ｖとなる。
【００２４】
つぎに、Ｌ信号（０Ｖの信号）がバイアス回路１０２に入力すると、Ｐ１はオンし、Ｎ２はオフする。バイアス回路１０２の接続点６７の電位は低圧電源の高電位側ＬＶの電位となり、この高電位がＴｈのゲート５３に与えられる。一方、バッファ回路６５の出力からもＬ信号がＮ１に与えられる。そのため、この状態ではＮ１がオフとなり、Ｔｈはオンとなり、負荷のコンデンサＣへ、Ｔｈを通って高圧電源の高電位側ＨＶから充電電流ｉ1 が流れ、コンデンサＣを充電する。コンデンサＣの電圧は上昇し高圧電源の高電位側ＨＶの電位に近づくと、コンデンサＣの充電電流ｉ1 が小さくなり、この充電電流ｉ1 がＴｈの保持電流以下となるとＴｈは自己消弧、つまり、オフする。このとき、ゲート５３の電位は、カード５２の電位の上昇に伴って上昇するが、Ｄ１によりゲート５３の電位は低圧電源の高電位側ＬＶの電位に抑えられる。
【００２５】
つぎに、再び、Ｈ信号がバイアス回路１０２に入力すると、Ｐ１はオフし、Ｎ２はオンする。バイアス回路１０２の接続点６７の電位はグランド側ＧＮＤの電位となり、このグランド電位がＴｈのゲート５３に与えられる。一方、バッファ回路６５の出力からもＨ信号がＮ１に与えられる。そのため、この状態ではＮ１がオンする。Ｔｈは、すでにオフ状態となり、コンデンサＣはＮ１を通してグランド側に放電電流ｉ2 し、コンデンサＣの両端の電圧は０Ｖとなる。
【００２６】
この動作を繰り返すことで、所定の周波数で、０Ｖから高圧電源の電源電圧まで変化するコンデンサＣの電圧波形が得られる。つまり、このコンデンサＣをプラズマディスプレイ回路の放電管に置き換えると、放電管が点滅動作することになる。
この動作で注意する点は、Ｎ１をオンさせるタイミングが、Ｔｈが自己消弧した後である必要がある。それは、Ｔｈにオフ信号が入力しても、Ｔｈに保持電流以上の電流が流れているとオフしないからである。従って、この発明の適用回路１００を用いる場合は、Ｔｈが自己消弧した後でＮ１をオンさせるような動作モードで使用することが重要である。
【００２７】
このことから、プラズマディスプレイ回路等に本発明のサイリスタを用いる場合には、サイリスタの保持電流を１ｍＡ程度と大きくすることが好ましい。
図４は、この発明の第４実施例で、図３の適用回路を同一の半導体基板に形成した半導体集積回路装置の要部断面図である。図３のＮ１、Ｐ１、Ｎ２は通常のＣＭＯＳ工程で形成できる。尚、素子の分離の方法としては、誘電体分離技術をを用いるのが好ましい。
【００２８】
まず、バイアス回路１０２を構成するＰ１とＮ２の形成について説明する。ｎ- 半導体基板１の表面層に、ＣＭＯＳのｎチャネルＭＯＳＦＥＴであるＮ２を形成するためのｐウエル領域２８を形成し、ｎ+ ソース領域２９、ｎ+ ドレイン領域３０を形成し、ゲート電極３２、ソース電極３３およびドレイン電極３４を形成する。このｐウエル領域２８と離してｐチャネルＭＯＳＦＥＴであるＰ１のｐ+ ソース領域３５、ｐ+ ドレイン領域３６、ゲート電極３８、ソース電極３９およびドレイン電極４０を形成する。
【００２９】
つぎに、出力段回路１０１のＮ１の形成について説明する。Ｎ１を形成するためのｐウエル領域２１を形成する。このｐウエル領域２１はＮ２を形成するためのｐウエル領域２８とは離して形成し、ｎ+ ソース領域２２、ｎ+ ドレイン領域２３を形成し、ゲート電極２５、ソース電極２６およびドレイン電極２７を形成する。Ｔｈの形成は図１で説明したのでこのでは省略する。
【００３０】
出力段回路１０１のＴｈの占有面積は、前記したように、従来のＭＯＳＦＥＴの場合と比べて小さくなる。また、バイアス回路１０２のＭＯＳＦＥＴの個数が従来回路の半分にすることで、このバイアス回路１０２の占有面積も小さくなる。従って、この発明の半導体集積回路装置のチップ面積を、削減することができる。その結果、製造コストの低減を図ることができる。
【００３１】
【発明の効果】
この発明によれば、チャネルを形成しない絶縁ゲート型の横型サイリスタを形成することで、等価的に厚い酸化膜を用いたＭＯＳＦＥＴと同等のゲート耐圧が得られ、且つ、活性面積が小さい半導体装置とすることができる。
また、この半導体装置を用いると、プラズマディスプレイ回路などの適用回路の部品点数を削減できる。また、適用回路に用いられるＭＯＳＦＥＴのゲート酸化膜は薄くできて、ゲート酸化膜が厚い特殊なＭＯＳＦＥＴを必要としない。
【００３２】
また、この適用回路を同一の半導体基板に形成することで、チップ面積が小さい、低コストの半導体集積回路装置とすることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の構成図で、（ａ）は要部断面図、（ｂ）は（ａ）に矢印Ａで示す半導体基板表面での平面図
【図２】この発明の第２実施例の半導体装置の要部平面図
【図３】この発明の第３実施例で、この発明の半導体装置を用いた適用回路図
【図４】この発明の第４実施例で、図３の適用回路を同一の半導体基板に形成した半導体集積回路装置の要部断面図
【図５】従来回路図
【符号の説明】
１    ｎ- 半導体基板
２    ｐベース領域
３    ｐ+ ウエル領域
４    ｎ+ カソード領域
５    カソードショート孔
６    ｎバッファ領域
７    ｐ+ アノード領域
８    アノードショート孔
９    フィールド酸化膜
１０、１１  フィールドプレート
１２    層間絶縁膜
１３    カソード電極
１４    アノード電極
１５    ゲート電極
１５ａ  ゲート電極部
１６、１７  コンタクトホール
１００    適用回路
１０１    出力段回路
１０２    バイアス回路
Ｔｈ    サイリスタ（本発明品）
Ｎ１    ｎチャネルＭＯＳＦＥＴ
Ｐ１    ｐチャネルＭＯＳＦＥＴ
Ｎ２    ｎチャネルＭＯＳＦＥＴ
【図１】
0004830195.tif 000002
【図２】
0004830195.tif 000003
【図３】
0004830195.tif 000004
【図４】
0004830195.tif 000005
【図５】
0004830195.tif 000006