【手続補正書】
【提出日】平成15年7月3日(2003.7.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の方向に配列された第１、第２、第３及び第４のメモリセルと、
前記第１のメモリセル上を第２の方向に延在し、前記第２のメモリセルに接続された第１のビット線と、
前記第２のメモリセル上を前記第２の方向に延在し、前記第１のメモリセルに接続された第２のビット線と、
前記第３のメモリセル上を前記第２の方向に延在し、前記第３のメモリセルに接続された第３のビット線と、
前記第４のメモリセル上を前記第２の方向に延在し、前記第４のメモリセルに接続された第４のビット線と
を有する不揮発性記憶回路を備えたことを特徴とする半導体装置。
【請求項２】
前記第１乃至第４のメモリセル及び前記第１乃至第４のビット線は、前記第１の方向に繰り返し配列されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のメモリセルと前記第２のビット線とを接続する第２のサブビット線と、
前記第２のメモリセルと前記第１のビット線とを接続する第１のサブビット線と、
前記第３のメモリセルと前記第３のビット線とを接続する第３のサブビット線と、
前記第４のメモリセルと前記第４のビット線とを接続する第４のサブビット線と
をさらに備えたことを特徴する請求項１に記載の半導体装置。
【請求項４】
前記不揮発性記憶回路は、ビット線とソースとの間に複数のメモリセルを電気的に直列に接続したＮＡＮＤ型不揮発性記憶回路、又はビット線とソースとの間にメモリセルを電気的に並列に接続したＡＮＤ型不揮発性記憶回路であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
第１の方向に配列され、それぞれ第２の方向に延在する第１、第２、第３及び第４のビット線と、
前記第１、第２、第３及び第４のビット線下にそれぞれ配設され、第２の方向に複数配列された、メモリセルを有するメモリセルユニットとを備え、
第２の方向に向かって４ｎ（ｎは自然数）番目及び４ｎ＋１番目に配列された、前記第１のビット線下のメモリセルユニットのメモリセルは前記第２のビット線に接続されるとともに、同一配列番目の第２のビット線下のメモリセルユニットのメモリセルは前記第１のビット線に接続され、
第２の方向に向かって４ｎ＋２番目及び４ｎ＋３番目に配列された、前記第３のビット線下のメモリセルユニットのメモリセルは前記第４のビット線に接続されるとともに、同一配列番目の第４のビット線下のメモリセルユニットのメモリセルは前記第３のビット線に接続されることを特徴とする不揮発性記憶回路を備えた半導体装置。
【請求項６】
前記メモリセルユニットは、いずれもビット線に一端が接続された第１のセル選択用トランジスタと、ソース線に一端が接続された第２のセル選択用トランジスタとの間に配設された少なくとも１つ以上のメモリセルを備えていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
第１の方向に配列され、それぞれ第２の方向に延在する４Ｎ（Ｎは自然数）番目、４Ｎ＋１番目、４Ｎ＋２番目、４Ｎ＋３番目及び４Ｎ＋４番目のビット線と、
前記４Ｎ番目、４Ｎ＋１番目、４Ｎ＋２番目及び４Ｎ＋３番目のビット線下にそれぞれ配設され、第２の方向に複数配列された、メモリセルを有するメモリセルユニットとを備え、
第２の方向に向かって８ｎ（ｎは自然数）番目及び８ｎ＋１番目に配列された、前記４Ｎ番目のビット線下のメモリセルユニットのメモリセルは前記４Ｎ＋１番目のビット線に接続されるとともに、同一配列番目の４Ｎ＋１番目のビット線下のメモリセルユニットのメモリセルは前記４Ｎ番目のビット線に接続され、
第２の方向に向かって８ｎ＋２番目及び８ｎ＋３番目に配列された、前記４Ｎ＋１番目のビット線下のメモリセルユニットのメモリセルは前記４Ｎ＋２番目のビット線に接続されるとともに、同一配列番目の４Ｎ＋２番目のビット線下のメモリセルユニットのメモリセルは前記４Ｎ＋１番目のビット線に接続され、
第２の方向に向かって８ｎ＋４番目及び８ｎ＋５番目に配列された、前記４Ｎ＋２番目のビット線下のメモリセルユニットのメモリセルは前記４Ｎ＋３番目のビット線に接続されるとともに、同一配列番目の４Ｎ＋３番目のビット線下のメモリセルユニットのメモリセルは前記４Ｎ＋２番目のビット線に接続され、
第２の方向に向かって８ｎ＋６番目及び８ｎ＋７番目に配列された、前記４Ｎ＋３番目のビット線下のメモリセルユニットのメモリセルは前記４Ｎ＋４番目のビット線に接続されるとともに、同一配列番目の４Ｎ＋４番目のビット線下のメモリセルユニットのメモリセルは前記４Ｎ＋３番目のビット線に接続されることを特徴とする不揮発性記憶回路を備えた半導体装置。
【請求項８】
第１の方向に配列された第１、第２、第３及び第４のメモリセルと、
前記第１のメモリセル上を第２の方向に延在し、前記第２のメモリセルに接続された第１のビット線と、
前記第２のメモリセル上を前記第２の方向に延在し、前記第１のメモリセルに接続された第２のビット線と、
前記第３のメモリセル上を前記第２の方向に延在し、前記第３のメモリセルに接続された第３のビット線と、
前記第４のメモリセル上を前記第２の方向に延在し、前記第４のメモリセルに接続された第４のビット線とを有する不揮発性記憶回路を備え、
前記第１及び第３のビット線に接続された第２及び第３のメモリセルにデータの書き込みを行う工程と、
前記第２及び第３のメモリセルに書き込まれたデータのベリファイ読み出しを行う工程と、
前記第２及び第４のビット線に接続された第１及び第４のメモリセルにデータの書き込みを行う工程と、
前記第１及び第４のメモリセルに書き込まれたデータのベリファイ読み出しを行う工程と
を備えたことを特徴とする半導体装置の動作方法。
【請求項９】
前記ベリファイ読み出しを行う工程の後に、前記第１及び第３のビット線に接続された第２及び第３のメモリセル、又は第２及び第４のビット線に接続された第１及び第４のメモリセルの少なくともいずれか一方に書き込まれたデータの通常読み出しを行う工程をさらに備えたことを特徴とする請求項８に記載の半導体装置の動作方法。
【請求項１０】
前記通常読み出しを行う工程は、前記第１及び第３のビット線に接続された第２及び第３のメモリセルの通常読み出しを行う工程と、この後又はこの前に第２及び第４のビット線に接続された第１及び第４のメモリセルの通常読み出しを行う工程とを備えたことを特徴とする請求項９に記載の半導体装置の動作方法。
【請求項１１】
３値以上の正数のＭ値のデータの書き込みが可能なメモリセルが行列状に複数配列されたメモリセルアレイと、
前記メモリセルに接続され、前記メモリセルアレイ上を第１の方向に延在し、第２の方向に複数本配列されたワード線と、
前記メモリセルに接続され、前記メモリセルアレイ上を第２の方向に延在し、第１の方向に複数本配列されたビット線と、
前記複数本のビット線毎にそれぞれ配設された複数のセンスアンプ回路と、
前記複数のセンスアンプ回路毎にそれぞれ配設されたラッチ回路と
を有する不揮発性記憶回路を備えたことを特徴とする半導体装置。
【請求項１２】
前記不揮発性記憶回路は、前記ビット線とソースとの間に前記複数のメモリセルを電気的に直列に接続したＮＡＮＤ型不揮発性記憶回路、又は前記ビット線とソースとの間に前記メモリセルを電気的に並列に接続したＡＮＤ型不揮発性記憶回路であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
ビット線及びワード線に接続され、３値以上の正数のＭ値のデータの書き込みが可能なメモリセルが行列状に複数配列された不揮発性記憶回路を備え、
すべてのメモリセルを初期値に設定する工程と、
データの書き込み回数をＭ値−１回に分割し、予定値に達する回数において前記初期値に順次加算するように、選択されたメモリセルにデータの書き込みを行う工程と
を備えたことを特徴とする半導体装置の動作方法。
【請求項１４】
前記データの書き込みを行う工程の後に、奇数番目に配列された前記ビット線に接続された前記メモリセル、又は偶数番目に配列されたビット線に接続されたメモリセルの少なくともいずれか一方のベリファイ読み出しを行う工程をさらに備えたことを特徴とする請求項１３に記載の半導体装置の動作方法。
【請求項１５】
前記ベリファイ読み出しを行う工程は、前記奇数番目に配列されたビット線に接続されたメモリセルのベリファイ読み出しを行う工程と、この後又はこの前に前記偶数番目に配列されたビット線に接続されたメモリセルのベリファイ読み出しを行う工程とを備えたことを特徴とする請求項１４に記載の半導体装置の動作方法。
【請求項１６】
前記ベリファイ読み出しを行う工程の後に、前記奇数番目に配列されたビット線に接続されたメモリセル、又は前記偶数番目に配列されたビット線に接続されたメモリセルの少なくともいずれか一方に書き込まれたデータの通常読み出しを行う工程をさらに備えたことを特徴とする請求項１４又は請求項１５に記載の半導体装置の動作方法。
【請求項１７】
前記通常読み出しを行う工程は、前記奇数番目に配列されたビット線に接続されたメモリセルの通常読み出しを行う工程と、この後又はこの前に偶数番目に配列されたビット線に接続されたメモリセルの通常読み出しを行う工程とを備えたことを特徴とする請求項１６に記載の半導体装置の動作方法。