(57)【特許請求の範囲】
【請求項１】
チャネル領域と前記チャネル領域を挟む拡散領域とを有する半導体層と素子分離層とが第１の絶縁層を介して支持基板上に形成され、前記半導体層上の前記チャネル領域に第２の絶縁層を介してゲート電極が形成されるＳＯＩトランジスタを有する半導体チップからなる半導体装置であって、
前記半導体チップの第１の面には、前記SOIトランジスタと電気的に接続された第１の電極パッドと、前記支持基板と電気的に接続された第２の電極パッドと、第１の最上層配線を介して前記第１の電極パッドと電気的に接続された外部端子とが形成され、
前記第１の電極パッドと前記第２の電極パッドは、第２の最上層配線で電気的に接続されており、
前記第２の最上層配線は、前記半導体チップの端部に沿って、前記第１の電極パッドを囲うことを特徴とする半導体装置。
【請求項２】
前記半導体チップは矩形であって、前記第２の電極パッドは前記半導体チップの対角線の交点に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の電極パッドは前記半導体チップの角部に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
請求項１〜３のいずれかに記載の半導体装置であって、リードフレームを有し、前記第２の電極パッドは当該リードフレームと電気的に接続されていることを特徴とする半導体装置。
【請求項５】
前記電気的接続はワイヤボンディングにより形成されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体チップは、矩形であって、前記第１の面上に前記第１の面の端部に沿った第１の領域と前記第１の領域に囲まれた第２の領域とを有し、
前記第１の領域上に前記第１の電極パッドが形成されると共に、前記第２の領域上に前記第２の電極パッドが形成されることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２の最上層配線は、前記第１の電極パッドと前記半導体チップの前記第１の面の端部との間にも形成されることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第２の最上層配線はＧＮＤに接続されていることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記半導体チップの前記第１の面に対向する第２の面に導電層が形成されていることを特徴とする請求項１または請求項６に記載の半導体装置。
【請求項１０】
前記半導体チップを貫通して前記導電層と電気的に接続された貫通電極が前記第２の電極パッドと電気的に接続されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
支持基板、埋め込み酸化膜、及び半導体層からなるSOIウェハを準備する工程と、
前記SOIウェハにSOIトランジスタを形成する工程と、
前記SOIトランジスタ上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜を貫通して前記支持基板と電気的接続をとる導体を形成する工程と、
前記SOIトランジスタと電気的に接続を取る第１の電極パッドと前記導体と電気的に接続を取る第２の電極パッドとを形成する工程と、
第１の最上層配線を介して前記第１の電極パッドと電気的に接続された外部端子を形成する工程と、を有し、
前記第１の電極パッドと前記第２の電極パッドは、第２の最上層配線で電気的に接続されており、
前記第２の最上層配線は、前記半導体チップの端部に沿って、前記第１の電極パッドを囲うように形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
前記SOIトランジスタと前記支持基板とは、前記第１の電極パッドと前記第２の電極パッドとを電気的に接続することで始めて電気的に導通することを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
現在、半導体装置としては、更なる低消費電力と高速動作性を実現するためにＳＯＩと呼ばれる技術が用いられるようになってきている。SOI技術を用いてICを製造する場合はSOIウェハと呼ばれるものからICを製造する。
【０００３】
SOIウェハとは、素子形成領域となる半導体層と基板とが、第１の絶縁膜である厚いシリコン酸化膜（以下埋め込み酸化膜と称す）で分離された構造となっているウェハのことである。SOIウェハの半導体層にトランジスタを形成した場合、チャネル領域や拡散領域となるシリコンは、シリコン酸化膜によって基板と完全に絶縁された状態となる。
【０００４】
また、SOIウェハの半導体層に形成されたトランジスタ（以下SOIトランジスタと称す）は、SOIトランジスタがオンの時に発生するホットキャリアがSOIトランジスタのチャネル領域に蓄積することによりSOIトランジスタの特性が変動してしまう。変動を抑制するためにチャネル領域の電位を固定して、SOIトランジスタの動作を安定させる必要がある。通常ICは、樹脂やセラミックによって封止されるため、基板との電気的接続を取ることが困難である。そこで ICの表面のボンディングとは別にICの裏面に金属板を貼り付けて、金属板へボンディングすることにより、金属板の電位を外部から固定する技術が用いられることがある。また、ICの裏面をパッケージ部材の電位を固定した導電層に導電ペーストなどを用いて機械的・電気的に固定することにより、基板の電位を固定する技術が用いられることもある。
【０００５】
ICの裏面から電位の固定を行わない場合は、SOIウェハの表面から基板へ対して電気的な接続をウェハ工程で形成する必要がある。一般的なSOIトランジスタのプロセスでは、ウェハ表面から基板への電気的な接続をとる場合、埋め込み酸化膜を貫通するコンタクトホールを形成し、導電性物質を埋め込む。
なおICの表面から基板への電気的な接続を取っている技術に関しては例えば下記特許文献１に記載されている。
【特許文献１】特開２００４−３１９８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記背景技術や特許文献１に記載されている技術では、基板と接続するコンタクトが電位をGNDに固定するため、回路内のGNDに接続する端子と基板とが第１メタルである配線を介して接続されることになる。基板は、CVDやエッチング処理で印加されるステージのバイアスや、ウェハをステージに吸着させるために印加される静電チャックのバイアスなどによりチャージが発生してしまう。発生したチャージは、基板に接続されたコンタクトを介してトランジスタに入力され、トランジスタの特性の変動やゲート酸化膜の劣化などを引き起こすおそれがある。
よって、本発明の目的は上記問題を解決し、トランジスタの特性変動やゲート酸化膜の劣化を最小限に抑える半導体装置及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、支持基板、埋め込み酸化膜、及び半導体層からなるSOIウェハを準備する工程と、前記SOIウェハにSOIトランジスタを形成する工程と、前記SOIトランジスタ上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を貫通して前記支持基板と電気的接続をとる導体を形成する工程と、前記SOIトランジスタと電気的に接続を取る第１の電極パッドと前記導体と電気的に接続を取る第２の電極パッドとを形成する工程と、第１の最上層配線を介して前記第１の電極パッドと電気的に接続された外部端子を形成する工程と、を有し、前記第１の電極パッドと前記第２の電極パッドは、第２の最上層配線で電気的に接続されており、前記第２の最上層配線は、前記半導体チップの端部に沿って、前記第１の電極パッドを囲うように形成される。
【０００８】
また、本発明の半導体装置は、チャネル領域と前記チャネル領域を挟む拡散領域とを有する半導体層と素子分離層とが第１の絶縁層を介して支持基板上に形成され、半導体層上のチャネル領域に第２の絶縁層を介してゲート電極が形成されるＳＯＩトランジスタを有する半導体チップを有し、当該半導体チップの第１の面には、SOIトランジスタと電気的に接続された第１の電極パッドと、支持基板と電気的に接続された第２の電極パッドと、第１の最上層配線を介して第１の電極パッドと電気的に接続された外部端子とが形成され、前記第１の電極パッドと前記第２の電極パッドは、第２の最上層配線で電気的に接続されており、前記第２の最上層配線は、前記半導体チップの端部に沿って前記第１の電極パッドを囲うことを特徴としている。
【発明の効果】
【０００９】
本発明の半導体装置の構造を取ることによりトランジスタの特性変動やゲート酸化膜の劣化を最小限に抑えることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図を参照して、本発明の実施の形態について、説明する。
【実施例１】
【００１１】
図１は本発明の実施例１における半導体装置を表す断面図である。図１を参照して、本発明の半導体装置の構造について説明する。本発明の半導体装置１００は、シリコン等からなる支持基板１０１上に第１の絶縁層（以下埋め込み酸化膜と称す）１０２を介して半導体層１０３と素子分離層１０４が形成されている。半導体層１０３は、チャネル領域１０５とチャネル領域１０５を挟む拡散領域１０６とからなる。半導体層１０３上のチャネル領域１０５には、第２の絶縁層（以下ゲート絶縁膜と称す）１０７を介してゲート電極１０８が形成されている。素子分離層１０４、半導体層１０３、及びゲート電極１０８上には第３の絶縁層（以下第１の層間絶縁膜と称す）１０９が形成されている。第１の層間絶縁膜１０９、素子分離層１０４、及び埋め込み酸化膜１０２を貫通し支持基板１０１と電気的導通を取る第１の導体１１０が形成されている。また、第１の層間絶縁膜１０９を貫通してゲート電極１０８と電気的導通を取る第２の導体１１１と、第１の層間絶縁膜１０９を貫通して半導体層１０３の拡散領域１０６と電気的導通を取る第３の導体１１２とが形成されている。第１の層間絶縁膜１０９上には第１の配線層１１３が形成されている。第１の配線層１１３は所望の第２の導体１１１と第３の導体１１２とを接続して所望の回路を形成する。第１の配線層１１３上及び第１の層間絶縁膜上に形成された第４の絶縁層（以下第２の層間絶縁膜と称す）１１４を介して最上層配線１１５が形成される。支持基板１０１と電気的導通を取る第１の導体１１０は、最上層配線１１５を介して第２の導体１１１または第３の導体１１２と電気的に接続される。最上層配線１１５上には第５の絶縁層（以下第３の層間絶縁膜と称す）１１６が形成されている。第３の層間絶縁膜１１６上に形成された外部端子１１７と最上層配線１１５とが電気的に接続されている。一般的に支持基板１０１は外部端子１１７を介してグランド電位に接続される。本実施例において、外部端子１１７は、電極パッドであってワイヤボンディング等で外部の電位が入力される。
【００１２】
以上、説明してきたSOI構造を有する半導体装置は、例えば以下のような工程により製造される。図３（ａ）〜（ｆ）を参照して、本実施例の半導体装置の製造方法を説明する。（ａ）に示すように、まず半導体層１０３が埋め込み酸化膜１０２を介して形成された支持基板１０１を準備する。（半導体層１０３、埋め込み酸化膜１０２、及び支持基板１０１を総称してSOI基板と称す）半導体層１０３のうちＬＯＣＯＳやＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離層１０４を形成することにより各半導体層１０３を分離する。半導体層１０３上に例えば、熱酸化法によって半導体層１０３上にゲート絶縁膜１０７を形成する。次いで、素子分離層１０４、半導体層１０３、及びゲート絶縁膜１０７上に例えばポリシリコンを堆積させる。その後フォトリソグラフィー技術によってポリシリコンをパターニングすることでゲート絶縁膜１０７上にゲート電極１０９を形成し、半導体層１０３の拡散領域１０６に不純物のインプラを行うことでＳＯＩトランジスタの形成が完了する。
【００１３】
その後、（ｂ）に示すように、例えばCVD法によって第１の層間絶縁膜１０９を素子分離層１０４、半導体層１０３、及びゲート電極１０８上に堆積させる。第１の層間絶縁膜１０９を堆積させた後、第１の層間絶縁膜１０９上にレジスト１２０を塗布し、例えば公知のドライエッチング法等により、素子分離層１０４上に支持基板１０１に至るコンタクトホール１２１を形成する。コンタクト部分の抵抗を低減するために、コンタクトインプラを行う。コンタクトインプラにより、コンタクトホール底部の支持基板１０１に高濃度インプラ領域１１８を形成する。この際、支持基板１０１に行うインプラの不純物濃度は、例えば１×１０20〜21 ions/cm3程度である。また、（ｃ）に示すように拡散領域１０６及びゲート電極１０８に至る各コンタクトホール１２２を形成し、レジストを除去する。一般に、コンタクトホール１２１は0.6〜1.0um程度の深さがあるため、コンタクト１２１の底部にイオン種が届くよう、コンタクトホール径を高さの半分程度にするとよい。
【００１４】
続いて、（ｄ）に示すように、コンタクトホール１２１、１２２内に、タングステン（W）等を成長させ、先に形成した支持基板１０１の高濃度インプラ領域１１８と電気的導通が取られた第１の導体１１０、ゲート電極１０８と電気的導通が取られた第２の導体１１１、及び半導体層１０３の拡散領域１０６と電気的導通が取られた第３の導体１１２が形成される。なお、余分なタングステン（W）等はエッチバックなどで除去する。
【００１５】
（ｅ）に示すように、第１の層間絶縁膜、第１の導体１１０、第２の導体１１１、及び第３の導体１１２上に、例えばスパッタリング法によってＡｌ又はＡｌ合金からなる金属膜を堆積した後、金属膜をフォトリソグラフィー技術によってパターニングを行い、第１の配線層１１３を形成する。第１の層間絶縁膜及び第１の配線層１１３上に第２の層間絶縁膜１１４を例えばCVD法によって堆積させる。第２の層間絶縁膜１１４を堆積させた後、第２の層間絶縁膜１１４上にレジスト等を塗布し、例えば公知のドライエッチング法等により、第１の導体１１０に至るコンタクトホール１３１を形成する。また、第１の配線層に至るコンタクトホール１３２も形成する。続いて、コンタクトホール１３１、１３２内にタングステン（Ｗ）等を成長させ第４の導体１４１及び第５の導体１４２を形成する。る。なお、余分なタングステン（W）等はエッチバックなどで除去する。第２の層間絶縁膜１１４、第４の導体１４１、及び第５の導体１４２上に、例えはスパッタリング法によってＡｌ又はＡｌ合金からなる金属膜を堆積した後、金属膜をフォトリソグラフィー技術によってパターニングを行い、最上層配線１１５を形成し、第４の導体１４１と第５の導体１４２との電気的導通を取る。
【００１６】
第２の層間絶縁膜１１４及び最上層配線１１５上に第３の層間絶縁膜１１６を例えばＣＶＤ法によって堆積させる。第３の層間絶縁膜１１６を堆積させた後、第３の層間絶縁膜１１６上にレジスト等を塗布し、例えば公知のドライエッチング法等により、最上層配線１１５に至るコンタクトホール１５１を形成する。続いて、コンタクトホール１５１内にタングステン（Ｗ）等を成長させ第６の導体１６１を形成する。る。なお、余分なタングステン（W）等はエッチバックなどで除去する。第３の層間絶縁膜１１６及び第６の導体１６１上に、例えはスパッタリング法によってＡｌ又はＡｌ合金からなる金属膜を堆積した後、金属膜をフォトリソグラフィー技術によってパターニングを行い、外部端子１１７を形成する。本実施例において外部端子１１７は電極パッドである。
【００１７】
本実施例にかかる半導体装置の構成及び製造方法によれば、支持基板１０１と第２の導体１１１との電気的導通が最上層配線１１５で行われているので、最上層配線１１５の形成工程以前の工程で支持基板１０１に発生したチャージがＳＯＩトランジスタに到達することは無くなる。また、たとえ、最上層配線１１５の形成工程以降の工程でチャージが発生したとしても従来技術と比べてＳＯＩトランジスタの特性変動は低減することが可能となる。
【実施例２】
【００１８】
図２は本発明の実施例２における半導体装置を表す断面図である。図２を参照して、本発明の半導体装置の構造について説明する。実施例１と同一の構成に関しては同一の符号を付す。
【００１９】
第２の層間絶縁膜１１４以下の構成は実施例１と同様の構成となっているので説明を省略する。第２の層間絶縁膜１１４、第４の導体１４１、及び第５の導体１４２上には第３の層間絶縁膜１１６が形成されている。第３の層間絶縁膜１１６を貫通して第５の導体１４２と電気的導通を取る第６の導体２６２が形成されている。第３の層間絶縁膜１１６を貫通して第４の導体１４１と電気的導通を取る第７の導体２６１が形成されている。第６の導体２６２上には第１の外部端子２１７が形成されている。第７の導体２６１上には第２の外部端子２２７が形成されている。本実施例においては、第１の外部端子２１７及び第２の外部端子２２７は、ともに電極パッドである。第１の外部端子２１７と第２の外部端子２２７とは、ワイヤボンディング２１５で電気的に接続されている。
【００２０】
以上、説明してきた実施例２におけるSOI構造を有する半導体装置は、例えば以下のような工程により製造される。図４（ｄ）〜（ｆ）を参照して、本実施例の半導体装置の製造方法を説明する。（ｄ）以前の工程に関しては、実施例１の製造方法と同様のため説明を省略する。
【００２１】
（ｄ）に示すように、コンタクトホール１２１、１２２内に、タングステン（W）等を成長させ、先に形成した支持基板１０１の高濃度インプラ領域１１８と電気的導通が取られた第１の導体１１０、ゲート電極１０８と電気的導通が取られた第２の導体１１１、及び半導体層１０３の拡散領域１０６と電気的導通が取られた第３の導体１１２が形成される。なお、余分なタングステン（W）等はエッチバックなどで除去する。
【００２２】
（ｅ）に示すように、第１の層間絶縁膜、第１の導体１１０、第２の導体１１１、及び第３の導体１１２上に、例えばスパッタリング法によってＡｌ又はＡｌ合金からなる金属膜を堆積した後、金属膜をフォトリソグラフィー技術によってパターニングを行い、第１の配線層１１３を形成する。第１の層間絶縁膜及び第１の配線層１１３上に第２の層間絶縁膜１１４を例えばCVD法によって堆積させる。第２の層間絶縁膜１１４を堆積させた後、第２の層間絶縁膜１１４上にレジスト等を塗布し、例えば公知のドライエッチング法等により、第１の導体１１０に至るコンタクトホール１３１を形成する。また、第１の配線層に至るコンタクトホール１３２も形成する。続いて、コンタクトホール１３１、１３２内にタングステン（Ｗ）等を成長させ第４の導体１４１及び第５の導体１４２を形成する。る。なお、余分なタングステン（W）等はエッチバックなどで除去する。
【００２３】
第２の層間絶縁膜１１４、第４の導体１４１、及び第５の導体１４２上に第３の層間絶縁膜１１６を例えばＣＶＤ法によって堆積させる。第３の層間絶縁膜１１６を堆積させた後、第３の層間絶縁膜１１６上にレジスト等を塗布し、例えば公知のドライエッチング法等により、第４の導体１４１及び第５の導体１４２に至るコンタクトホールを形成する。続いて、コンタクトホール内にタングステン（Ｗ）等を成長させ第６の導体２６２及び第７の導体２６１を形成する。なお、余分なタングステン（W）等はエッチバックなどで除去する。
【００２４】
（ｆ）に示すように、第３の層間絶縁膜１１６、第６の導体２６２、及び第７の導体２６１上に、例えはスパッタリング法によってＡｌ又はＡｌ合金からなる金属膜を堆積した後、金属膜をフォトリソグラフィー技術によってパターニングを行い、第１の外部端子２１７及び第２の外部端子２２７を形成する。本実施例において第１の外部端子２１７及び第２の外部端子２２７は電極パッドである。
【００２５】
本実施例にかかる半導体装置の構成及び製造方法によれば、支持基板１０１と第２の導体１１１との電気的導通がワイヤボンディング２１５で行われているので、ワイヤボンディング２１５の形成工程以前の工程で支持基板１０１に発生したチャージがＳＯＩトランジスタに到達することは無くなる。また、たとえ、ワイヤボンディング２１５の形成工程以降の工程でチャージが発生したとしても従来技術と比べてＳＯＩトランジスタの特性変動は低減することが可能となる。
【実施例３】
【００２６】
図５は本発明の実施例３における半導体装置を表す断面図である。実施例２と比較して本実施例の特徴を説明する。実施例２では、第１の外部端子２１７と第２の外部端子２２７との接続をワイヤボンディング２１５で行っていたのに対し、本実施例では、第１の外部端子２１７と第２の外部端子２２７が一体形成されている。よって、第６の導体２６２と第７の導体２６１の電気的接続は、共通外部端子３１５によって行われている。
【００２７】
本実施例にかかる半導体装置の構成によれば、実施例２で必要だったワイヤボンディングの工程を無くし、実施例２と同様の効果を得ることが可能となる。よって、製造工程の簡略化が可能となり製造コスト削減を実現できる。
【実施例４】
【００２８】
図６は、本発明の実施例４における半導体装置の上面図である。図７は、図６におけるＡ部の拡大図である。図８は、図７におけるＢ−Ｂ´の断面図である。各図を参照して実施例４の詳細を説明する。
【００２９】
図８に示すように、本発明の半導体装置８００は、シリコン等からなる支持基板１０１上に第１の絶縁層（以下埋め込み酸化膜と称す）１０２を介して半導体層１０３と素子分離層１０４が形成されている。半導体層１０３は、チャネル領域１０５とチャネル領域１０５を挟む拡散領域１０６とからなる。半導体層１０３上のチャネル領域１０５には、第２の絶縁層（以下ゲート絶縁膜と称す）１０７を介してゲート電極１０８が形成されている。素子分離層１０４、半導体層１０３、及びゲート電極１０８上には第３の絶縁層（以下第１の層間絶縁膜と称す）１０９が形成されている。第１の層間絶縁膜１０９、素子分離層１０４、及び埋め込み酸化膜１０２を貫通し支持基板１０１と電気的導通を取る第１の導体１１０が形成されている。第１の導体１１０の直下の支持基板１０１に高濃度インプラ領域１１８が形成されている。この際、支持基板１０１に行うインプラの不純物濃度は、例えば１×１０20〜21 ions/cm3程度である。
【００３０】
また、第１の層間絶縁膜１０９を貫通してゲート電極１０８と電気的導通を取る第２の導体１１１と、第１の層間絶縁膜１０９を貫通して半導体層１０３の拡散領域１０６と電気的導通を取る第３の導体１１２とが形成されている。第１の層間絶縁膜１０９上には第１の配線層１１３が形成されている。第１の配線層１１３は所望の第２の導体１１１と第３の導体１１２とを接続して所望の回路を形成する。第１の配線層１１３上及び第１の層間絶縁膜上に第４の絶縁層（以下第２の層間絶縁膜と称す）１１４が形成されている。第２の層間絶縁膜１１４を貫通して第１の導体１１０と電気的導通を取る第４の導体１４１が形成されている。また、第２の絶縁膜１１４を貫通して第２の導体１１１または第３の導体１１２と電気的導通を取る第５の導体１４２が形成されている。
【００３１】
第２の層間絶縁膜１１４、第４の導体１４１、及び第５の導体１４２上には第３の層間絶縁膜１１６が形成されている。第３の層間絶縁膜１１６を貫通して第５の導体１４２と電気的導通を取る第６の導体２６２が形成されている。第３の層間絶縁膜１１６を貫通して第４の導体１４１と電気的導通を取る第７の導体２６１が形成されている。第６の導体上には第１の電極パッドである第１の外部端子２１７が形成されている。第７の導体２６１上には第２の電極パッドである第２の外部端子２２７が形成されている。第３の層間絶縁膜１１６以下の構成を総称して半導体チップ８１０と称す。
【００３２】
第３の層間絶縁膜１１６上には、第１の外部端子２１７及び第２の外部端子２２７の上面を露出するように保護膜８２４が形成されている。保護膜８２４上には第１の最上層配線８１５と第２の最上層配線８２５が形成されている。第１の最上層配線８１５は、第１の外部端子２１７と電気的接続を取っている。第２の最上層配線８２５は、第２の外部端子２２７と電気的接続を取っている。第１の最上層配線８１５、第２の最上層配線８２５、及び保護膜８２４上には封止樹脂８２６が形成されている。封止樹脂８２６を貫通して第１の最上層配線８１５と電気的接続を取る第８の導体８８１が形成されている。第８の導体上には、外部端子（以下バンプと称す）８１７が形成されている。また半導体チップ８１０の裏面（以後第２の面と称す）には導電層８２８が形成されている。導電層８２８は、例えは、金属蒸着膜、金属メッキ、導電ペースト、導電シートなどが考えられる。
【００３３】
次に、図６及び図７に示すように、半導体チップ８１０上には、半導体チップ８１０の第１の面の端部に沿った第１の領域と第１の領域に囲まれた第２の領域がある。第１の電極パッドである第１の外部端子２１７は、第１の領域に形成されていて、第２の電極パッドである第２の外部端子２２７は、第２の領域に形成されている。第１の外部端子２１７は、内部回路へ接続されていて、第２の外部端子２２７は、半導体チップ８１０の支持基板１０１へ電気的に接続されている。
【００３４】
半導体チップ８１０上に形成されたバンプ８１７は、半導体チップ８１０上に形成された第１の最上層配線８１５を介して第１の外部端子２１７に接続されている。また、半導体チップ８１０の第１の面の端部と第１の外部端子２１７との間には第２の最上層配線８２５が形成されていて、第２の最上層配線８２５は、第１の外部端子２１７を囲っている。さらに、第２の最上層配線８２５は、第２の外部端子２２７と電気的に接続されている。第２の外部端子２２７が複数有る場合はすべての第２の外部端子２２７が第２の最上層配線８２５によって電気的に接続されていて同電位に固定される。本実施例で使用される半導体装置８００では、第２の最上層配線８２５はGND電位に固定する。よって、第１の外部端子２１７のうちGND電位と接続するものと第２の外部端子２２７とは、第２の最上層配線８２５によって電気的に接続されている。
【００３５】
本実施例の構成によれば、実施例２と同様に第１の外部端子２１７と第２の外部端子２２７を第２の最上層配線８２５にて電気的に接続しているので、第１の外部端子２１７と第２の外部端子２２７とを電気的に接続するまでの工程で支持基板１０１に発生したチャージがＳＯＩトランジスタに到達することは無くなる。よって、SOIトランジスタのゲート絶縁膜の破壊や劣化を防ぐことが可能となる。
【００３６】
また、第２の最上層配線８２５を半導体チップ８１０の第１の面の端部と第１の外部端子２１７との間に設けることで、配線用の新たなるスペースを必要とせずにチップ全体に同電位の配線を張り巡らすことが可能となる。
【００３７】
半導体チップ８１０の第２の面に導電層８２８を設けることにより、支持基板の電位を均一化することが可能となる。言い換えれば、支持基板１０１と第１の導体１１０との接続地点からの距離による電位のバラツキを低減することが出来る。よって、SOIトランジスタの特性変動を低減することが可能となる。
【００３８】
図９は、本発明の実施例４における半導体装置の変形例を表す上面図である。上述した半導体チップ８１０に関しては同様の構成である。上述の内容を更に詳細に説明すると、半導体チップ８１０の対角線が交わる点９１０に第２の外部端子２２７が形成されている。また、半導体チップ８１０の角部９２０にも第２の外部端子２２７が形成されている。
【００３９】
また、半導体装置９００は、リードフレーム９３０を有する半導体装置である。第１の外部端子２１７とリードフレーム９３０は、ワイヤボンディンされている。なお、角部９２０に形成された第２の外部端子２２７もリードフレーム９３０とワイヤボンディングされている。
【００４０】
本実施例の変形例の構成によれば、少なくとも、半導体装置９００の対角線が交わる点９１０に第２の外部端子２２７が形成されていれば、半導体チップ８１０の支持基板１０１の電位の固定の分布が対角線の交わる点９１０からの距離に応じて均一になる。また、半導体チップ８１０の角部に第２の外部端子２２７を形成することで、特別な空間を設けることなく、実施することが可能である。半導体チップ８１０の４つの角部９２０全てに第２の外部端子を設けることで、対角線が交わる点９１０からの距離に応じて均一にすることが可能となる。さらに、半導体チップ８１０の四つの角部９２０と対角線の交わる点９１０とに第２の外部端子を設けることでさらに電位の固定を均一にすることが可能となる。
【００４１】
また、本実施例の変形例の半導体装置９００は、第１の外部端子２１７及び第２の外部端子２２７とリードフレーム９３０の接続をワイヤボンディングで行っているため、ワイヤボンディング工程で、ＳＯＩトランジスタの特性変動を最小限に抑えることが可能となる。また、ＳＯＩトランジスタの破壊も防止することが可能となる。
【実施例５】
【００４２】
図１０は、本発明の実施例５における半導体装置の断面図である。実施例４と同一の構成に関しては同一の符号を付し、説明を省略する。
【００４３】
実施例４では、第２の外部端子２２７と支持基板１０１の電気的接続は、第１の層間絶縁膜１０９及び素子分離層１０４を貫通した第１の導体１１０、第２の層間絶縁膜１１４を貫通した第４の導体１４１、及び第３の層間絶縁層を貫通した第７の導体２６１を介して行っていた。
【００４４】
本実施例においては、支持基板１０１、埋め込み酸化膜１０２及び素子分離層１０４を貫通して形成された貫通電極１０１０が形成されている。貫通電極１０１０と電気的に接続された第１の導体１１０、第４の導体１４１、及び第６の導体２６１によって、第２の外部端子２２７と支持基板１０１との電気的接続が取られている。また、半導体チップ８１０の第２の面に形成された導電層８２８も第２の外部端子２２７との接続の役割を果たしている。
【００４５】
続いて、図１１（ａ）〜（ｆ）を参照して、本実施例の製造方法を説明する。図１１（ａ）に示すように、まず、支持基板１０１上に埋め込み酸化膜１０２が形成され、埋め込み酸化膜１０２上に半導体層１０３が形成されたＳＯＩウェハ１１１０を準備する。
図１１（ｂ）に示すように、スパッタリング等を使用してＳＯＩウェハ１１１０を貫通する貫通孔を形成する。貫通孔内に、銅や錫の合金などの貫通電極１１１１をメッキ法、導電ペーストの埋め込み、あるいは、溶融金属の埋め込み法などを使用して形成する。
【００４６】
次に、図１１（ｃ）に示すように、既存の技術を使用して、ゲート絶縁膜１０７、ゲート電極１０８、チャネル領域１０５及び拡散領域１０６を有するＳＯＩトランジスタを形成する。続いて、ＳＯＩトランジスタ上に第１の層間絶縁膜１０９を形成する。
図１１（ｄ）に示すように、ＳＯＩトランジスタとの電気的接続を取る第２の導体１１１及び第３の導体１１２を形成すると共に、貫通電極と電気的接続をとる第１の導体１１０等を形成する。その後、複数の配線層及び層間絶縁層を介して、第２の導体１１１と電気的に接続された第１の外部端子２１７と、第１の導体１１０と電気的に接続された第２の外部端子２２７とを形成する。
【００４７】
その後、図１１（ｅ）に示すように、所定箇所の第１の外部端子２１７と第２の外部端子２２７とを第２の最上層配線８２５を形成することで接続する。なお、第２の外部端子２２７が複数有る場合は、各々を第２の最上層配線８２５で接続する。同時に、必要に応じて、第１の外部端子２１７と接続を取る第１の最上層配線８１５を形成する。ただし、先の実施例４の変形例で説明したように、リードフレームタイプの半導体装置を製造する場合は、図示しないが、第１の外部端子２１７及び第２の外部端子２２７をリードフレーム９３０とワイヤボンディングすることで半導体装置を構成する。よって、図１１（ｅ）の工程から既存のモールド樹脂工程へと移行する。
【００４８】
図１１（ｆ）に示すように、第１の最上層配線８１５上に図示しない保護膜等を形成した後第８の導体８８１を形成する。ＳＯＩウェハ１１１０上の第１の最上層配線８１５、第２の最上層配線８２５、及び第８の導体８８１全てを覆うように封止樹脂８２６を形成する。封止樹脂８２６の表面を研削することにより第８の導体８８１を露出させた後に、第８の導体８８１上にバンプ８１７を形成する。また、ＳＯＩウェハ１１１０の裏面である支持基板１０１側に導電層８２８を形成する。導電層８２８は、例えは、金属蒸着膜、金属メッキ、導電ペースト、導電シートなどが考えられる。その後、図示しないが、ダイシング等によってＳＯＩウェハから半導体チップを切り出すことで半導体装置が完成する。
【００４９】
本実施例の構成によれば、実施例４と同様に第１の最上層配線８１５及び第２の最上層配線８２５で始めてSOIトランジスタと支持基板１０１が接続されるので、第１の最上層配線８１５及び第２の最上層配線８２５が形成される前の工程でのチャージがSOIトランジスタに入力されることが無くなる。よって、ゲート絶縁膜の破壊や劣化を防ぐことが可能となる。
【００５０】
また、第２の最上層配線８２５を半導体チップ８１０の第１の面の端部と第１の外部端子２１７との間に設けることで、配線用の新たなるスペースを必要とせずにチップ全体に同電位の配線を張り巡らすことが可能となる。
【００５１】
また、貫通電極９１０により導電層８２８が第２の外部端子２２７と同電位に固定される。本実施例では第２の外部端子２２７及び導電層８２８の電位はGNDへ固定するので、半導体チップ８１０の第２の面全体がGND電位へ固定される。よって、支持基板１０１はバラツキ無くGND電位に固定することが可能となりSOIトランジスタの特性変動を低減することが可能となる。
【００５２】
本実施例の製造方法によれば、ＳＯＩトランジスタに電気的に接続された第１の外部端子２１７と支持基板１０１に電気的に接続された第２の外部端子２２７とが、プラズマＣＶＤ等を使用するＷＰ工程で電気的接続がとられることが無い。また、ＡＰ工程で第１の外部端子２１７と第２の外部端子２２７とを電気的に接続したとしてもＳＯＩトランジスタの特性の変動につながる工程を使用せずに実現することが可能である。
【００５３】
また、図１１（ｂ）ＳＯＩウェハ１１１０に貫通電極１１１１を形成し、図１１（ｆ）の工程で導電層８２８を形成することにより支持基板１０１の電位の固定をバラツキが少なく実現することが可能となる。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施例１における半導体装置を表す断面図である。
【図２】本発明の実施例２における半導体装置を表す断面図である。
【図３】本発明の実施例１における半導体装置の製造方法を表す工程図である。
【図４】本発明の実施例２における半導体装置の製造方法を表す工程図である。
【図５】本発明の実施例３における半導体装置を表す断面図である。
【図６】本発明の実施例４における半導体装置を表す上面図である。
【図７】図６のA部の拡大図である。
【図８】図７のB−B´における断面図である。
【図９】本発明の実施例４における半導体装置の変形例を表す上面図である。
【図１０】本発明の実施例５における半導体装置を表す断面図である。
【図１１】本発明の実施例５における半導体装置の製造方法を示す工程図である。
【符号の説明】
【００５５】
１０１    支持基板
１０２    埋め込み酸化膜
１０３    半導体層
１０４    素子分離層
１０５    チャネル領域
１０６    拡散領域
１０７    ゲート酸化膜
１０８    ゲート電極
１０９    第１の層間絶縁膜
１１０    第１の導体
１１１    第２の導体
１１２    第３の導体
１１３    第１の配線層
１１４    第２の層間絶縁膜
１１５    最上層配線
１１６    第３の層間絶縁膜
１１７    外部端子
１１８    高濃度インプラ領域
１４１    第４の導体
１４２    第５の導体
１６１    第６の導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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