(57)【特許請求の範囲】
【請求項１】
乱数生成クロックから、相互に同期して相関性のない乱数データを同時に生成するとともに、各々に生成乱数の品位を検定する第１乱数検定回路が設けられた複数（Ｎ個）の物理乱数生成回路と、当該物理乱数生成回路の前記第１乱数検定回路からの乱数検定状況が入力される制御部と、前記乱数生成クロックの前記Ｎ倍のクロック速度でセル乱数高速化クロックを生成するセル乱数高速化クロック生成回路と、前記物理乱数生成回路から乱数データ１〜Ｎが入力されるセレクタ、および前記セル乱数高速化クロック生成回路からのセル乱数高速化クロックが入力されるカウンタ、並びに前記制御部からの故障した前記物理乱数生成回路に対応する故障アドレス情報が入力されるレジスタを有する第１結合回路とを備えてなり、
かつ前記第１結合回路は、前記乱数高速化クロックにより動作する前記カウンタの出力により前記セレクタのセレクトアドレスを順次切り替えて、入力された前記乱数データ１〜Ｎを１データ期間内において結合して一連の乱数として出力するとともに、前記レジスタに前記故障アドレス情報が保持されている場合に、前記カウンタが前記故障アドレス情報で指定されたアドレスを出力せずに、次のアドレスを出力することにより、前記一連の乱数データから不良乱数データのみを切り離すことを特徴とする物理乱数生成装置。
【請求項２】
前記複数の物理乱数生成回路とは別の品位向上用物理乱数生成回路と、当該品位向上用物理乱数生成回路の乱数出力と前記複数の物理乱数生成回路の乱数出力の排他的論理和を行う排他的論理和回路とを備えることを特徴とする請求項１に記載の物理乱数生成装置。
【請求項３】
請求項１または２に記載の物理乱数生成装置を１ブロックとする複数の物理乱数生成ブロックと、当該物理乱数生成ブロックの１データ期間内において、前記複数の物理乱数生成ブロックで生成されたそれぞれの乱数データを一連の乱数データに結合する第２結合回路とを備えることを特徴とする物理乱数生成装置。
【請求項４】
前記物理乱数生成ブロックの各々に設けられて生成乱数の品位を検定する第２乱数検定回路と、当該第２乱数検定回路の検定結果に基づいて不良の物理乱数生成ブロックを無効とする制御部とを備えることを特徴とする請求項３に記載の物理乱数生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、暗号化通信、セキュリティ、統計、数値シュミレーション、確率抽選、アミューズメント等に用いて好適な乱数生成装置に関するものである。
【背景技術】
【０００２】
近年、通信技術の進歩や個人情報、電子取引等の取り扱いにより、大量のデータを処理（暗号化）したり確実な認証を行うために、セキュリティ通信分野等において高速で高品位な乱数が必要とされており、また、数値シュミレーションにおいても、ＣＰＵの高速化や並列処理の進歩、高精度高効率の追求等より、さらなる大量のデータを処理できるようになり、このため、高速で高品位な大量の乱数が必要とされている。
【０００３】
乱数にはアルゴリズム（計算）による疑似乱数と自然界の物理現象を利用した物理乱数とがあるが、疑似乱数は初期値を与えたアルゴリズムで算出されるため、初期値やアルゴリズムが知られてしまうと、乱数列が予測されてしまう欠点がある。加えて、疑似乱数は乱数列に周期性を有するため、セキュリティやシュミレーション等の使用には不向な場合がある。
【０００４】
他方、物理乱数は、半導体内部の熱雑音に代表されるランダムな物理現象を元に生成されるため、疑似乱数のような初期値やアルゴリズムは不要であり、且つ、乱数列に周期性もないことから、乱数を予測することは不可能である。
【０００５】
このような理由から、予測の困難さを必要とするセキュリティ通信分野や再現性を必要としない真の乱数を必要とする統計シュミレーション分野等においては、物理乱数の必要性が高まっている。
【０００６】
物理乱数データは、乱数源としてダイオードやトランジスタ等の半導体内部で発生する電気的ノイズをフィルタリング、増幅、Ａ／Ｄ変換やラッチ等の計測、データ化する回路にて生成されるのが一般的である。（特許文献１、特許文献２参照）
【特許文献１】特開平１１−０８５４７２号公報
【特許文献２】特開２００５−０６３２５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、物理乱数を高速に生成するためには、乱数源となる電気的ノイズを高速に発生させて増幅し、確実にデータ化できる高速回路が必要であるが、回路の高速化には多大なコストと高度な回路技術が要求されるため、低コストで手軽に高速の物理乱数を得ることは困難であった。
また、高速化することにより、乱数源が不安定になったり、計測精度が低下したりして、生成される物理乱数の品質が低下する場合もある。
また、回路が故障した場合は、乱数を使用できなくなるばかりでなく、高価な回路であるから、修復コストも必然的に大きいものとなる。
【０００８】
また、物理乱数の高速化手段として、低速の物理乱数を記録媒体に保存しておいて、必要な時に一気に高速で出力する方法もあるが（特許文献１参照）、この方法は、保存できる乱数データの量に限界があるため、常時高速で乱数を使用する大規模なシュミレーションやセキュリティ、通信などの用途には使用できないという欠点がある。
【０００９】
本発明は、このような従来の問題点に鑑み成されたもので、高品位の物理乱数を高速で生成できる安価で信頼性の高い物理乱数生成装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
すなわち、請求項１に記載の発明は、乱数生成クロックから、相互に同期して相関性のない乱数データを同時に生成するとともに、各々に生成乱数の品位を検定する第１乱数検定回路が設けられた複数（Ｎ個）の物理乱数生成回路と、当該物理乱数生成回路の前記第１乱数検定回路からの乱数検定状況が入力される制御部と、前記乱数生成クロックの前記Ｎ倍のクロック速度でセル乱数高速化クロックを生成するセル乱数高速化クロック生成回路と、前記物理乱数生成回路から乱数データ１〜Ｎが入力されるセレクタ、および前記セル乱数高速化クロック生成回路からのセル乱数高速化クロックが入力されるカウンタ、並びに前記制御部からの故障した前記物理乱数生成回路に対応する故障アドレス情報が入力されるレジスタを有する第１結合回路とを備えてなり、かつ前記第１結合回路は、前記乱数高速化クロックにより動作する前記カウンタの出力により前記セレクタのセレクトアドレスを順次切り替えて、入力された前記乱数データ１〜Ｎを１データ期間内において結合して一連の乱数として出力するとともに、前記レジスタに前記故障アドレス情報が保持されている場合に、前記カウンタが前記故障アドレス情報で指定されたアドレスを出力せずに、次のアドレスを出力することにより、前記一連の乱数データから不良乱数データのみを切り離すことを特徴としている。
【００１１】
また、請求項２に記載の本発明は、請求項１に記載の物理乱数生成装置において、前記複数の物理乱数生成回路とは別の品位向上用物理乱数生成回路と、当該品位向上用物理乱数生成回路の乱数出力と前記複数の物理乱数生成回路の乱数出力の排他的論理和を行う排他的論理和回路とを備えることを特徴としている。
【００１３】
また、請求項３に記載の本発明は、請求項１または請求項２に記載の物理乱数生成装置を１ブロックとする複数の物理乱数生成ブロックと、当該物理乱数生成ブロックの１データ期間内において、前記複数の物理乱数生成ブロックで生成されたそれぞれの乱数データを一連の乱数データに結合する第２結合回路とを備えることを特徴としている。
【００１４】
また、請求項４に記載の本発明は、請求項３に記載の物理乱数生成装置において、前記物理乱数生成ブロックの各々に設けられて生成乱数の品位を検定する第２乱数検定回路と、当該第２乱数検定回路の検定結果に基づいて不良の物理乱数生成ブロックを無効とする制御部とを備えることを特徴としている。
【発明の効果】
【００１５】
請求項１に記載の発明によれば、複数搭載した物理乱数生成回路を同時に作動すると、得られる乱数データの量は搭載個数倍となり、これを一連の乱数に結合すると乱数の生成速度は搭載個数倍に高速化されることになる。また、個々の物理乱数生成回路の乱数品質に若干の偏りがあっても、これらを一つに結合することにより、乱数の品質は向上する。
よって、高品位の物理乱数を高速で手軽に生成できる安価な物理乱数生成装置を実現することができる。
【００１６】
請求項２に記載の発明によれば、各物理乱数生成回路の乱数出力と別の物理乱数生成回路の乱数出力の排他的論理和が行われることにより、さらに品質が向上した乱数を得ることができる。
【００１７】
また、請求項１または２に記載の発明によれば、乱数検定回路により、不良の物理乱数回路を発見できるため、不良の物理乱数回路のみを交換することにより、効率的で的確な修復が行える。また、修復作業中も不良となった物理乱数生成回路を無効とし、正常な物理乱数生成回路にて乱数の生成を継続することが可能であるため、故障による影響を最小限に止めることができる。
【００１８】
また、請求項３に記載の発明によれば、複数搭載した乱数生成ブロックを同時に作動すると、得られる乱数データ量はブロック個数倍となり、これを一連の乱数に結合すると乱数の生成速度は搭載個数倍に高速化されることになる。また、個々の乱数生成ブロックの乱数品質に若干の偏りがあったとしても、これらを一つに結合することにより、乱数の品質は向上する。
よって、より高品位の物理乱数をより高速で生成できる安価な物理乱数生成装置を実現することができる。
【００１９】
また、請求項４に記載の発明によれば、乱数検定回路により、不良になった物理乱数生成ブロックを発見できるため、不良の物理乱数生成ブロックのみを交換することにより、効率的で的確な修復が行える。また、修復作業中も不良となった物理乱数生成ブロックを無効とし、正常な物理乱数生成ブロックにて乱数の生成を継続することが可能であるため、故障による影響を最小限に止めることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図１〜図７に基づいて本発明の物理乱数生成装置の実施形態を説明する。
【００２１】
図１、図３は、本実施形態の第１実施形態による物理乱数生成装置１０の構成を示している。
図１に示すように、本実施形態の物理乱数生成装置１０は、基本クロックより乱数生成クロックを生成する乱数生成クロック生成回路１と、基本クロックよりセル乱数高速化クロックを生成するセル乱数高速化クロック生成回路２と、乱数生成クロックに同期して乱数（物理乱数）データを生成する複数（Ｎ個）の物理乱数生成セル４（物理乱数生成回路４）と、これら複数の物理乱数生成セル４にて生成された乱数データ１〜Ｎを一つに結合してセル乱数高速化クロックに同期した一連の乱数出力を得る第１結合回路５と、この第１結合回路５の出力側に接続された第２検定回路６とを備える。複数の物理乱数生成セル４は互いに相関を持っていない。
【００２２】
乱数生成クロック生成回路１およびセル乱数高速化クロック生成回路２は、何れも基本クロックの分周回路であって、セル乱数高速化クロックが乱数生成クロックのＮ倍（物理乱数生成セル４の搭載個数倍）のクロック速度になるように各分周回路１、２の分周比が設定されており、よって、複数の物理乱数生成セル４からの複数の乱数データ列を第１結合回路５にてセル乱数高速化クロックに同期して一つに結合することにより、元の乱数のＮ倍速の乱数が得られることになり、乱数生成速度の高速化が図れる。
【００２３】
図２は、物理乱数生成セル４を３個搭載した場合の物理乱数生成装置１０の動作を示している。
図２中の「通常時」に示すように、乱数生成クロックに同期して各乱数生成セルＡ、Ｂ、Ｃより生成された乱数データＡｎ、乱数データＢｎ、乱数データＣｎは第１結合回路５において乱数高速化クロック（セル乱数高速化クロック）に同期して一連の乱数データＡｎ、Ｂｎ、Ｃｎに結合され、３倍速の乱数となって出力される。
【００２４】
上記第１結合回路５は、図４に示すように、カウンタ１２とセレクタ１１とを備える。カウンタ１２のクロック入力端子ＣＫには、乱数高速化クロック（セル乱数高速化クロック）が入力され、リセット端子ＲＥＳＥＴ１には、乱数生成クロックが入力されている。他方、セレクタ１１の入力端子ＩＮ（１）〜（Ｎ）には、乱数データ１〜Ｎが入力され、セレクトアドレス端子Ｓには、カウンタ１２のカウント出力（セレクタアドレスデータ）が入力されている。
【００２５】
上記構成において、乱数高速化クロックによりカウンタ１２を動作させ、そのカウント出力によりセレクタ１１のセレクトアドレスを順次切り替えることにより、入力された複数の乱数データ１〜Ｎを１データ期間内において結合して一連の乱数として高速に出力することができる。１データ期間内における乱数データ１〜Ｎの結合が完了するとカウンタ１２は乱数生成クロックにてリセットされるため、次の１データ期間内における乱数データ１〜Ｎの新たな結合動作行われ、この結合動作が乱数生成クロック毎に繰り返し行われる。これにより、乱数の高速出力が継続的に行われる。
【００２６】
図１の第２乱数検定回路６は、第１結合回路５より出力された乱数の品質（乱数の一様性）を検定するもので、例えば、乱数検定規格ＦＩＰＳ１４０−２の「Ｍｏｎｏｂｉｔ  Ｔｅｓｔ」、「Ｐｏｒｋｅｒ  Ｔｅｓｔ」、「Ｒｕｎｓ  Ｔｅｓｔ」、「Ｌｏｎｇ  Ｒｕｎｓ  Ｔｅｓｔ」等の公知の方法も採用することができる。乱数検定結果は、乱数検定状況として出力され、検定不合格の場合は故障とみなされる。
【００２７】
また、上記乱数検定回路６と同様の回路が各物理乱数生成セル４の内部にも第１検定回路（図示せず）として搭載されており、装置起動時や動作中の必要時に各乱数検定回路により乱数品質の検定が実施されるようになっている。
第１検定回路による乱数検定処理で物理乱数生成セル４の故障が発見された場合は、故障した物理乱数生成セル４が切り離されて（無効にされて）他の正常な物理乱数生成セル４にて乱数の生成が継続されるようになっている。
【００２８】
例えば、図２の「故障時」では、乱数検定処理により乱数生成セルＢの故障が発見された場合の２通りの処理（イ）と（ロ）が示されている。
（イ）の場合は、第１結合回路５において各乱数生成セル４の乱数データを乱数高速化クロック（セル乱数高速化クロック）にて結合する際、故障の乱数セルＢを切り離すと共に、正常な乱数生成セル４に同期するように乱数高速化クロックの速度を遅くする方法であり、（ロ）の場合は、故障した乱数生成セル４からの乱数データを出力するタイミングである乱数高速化クロックを間引いて正常な乱数生成セル４の生成乱数のみを乱数高速化クロックに同期させて出力する方法である。
【００２９】
図４に示す第１結合回路５には、上述した故障時の動作を行うためのレジスタ１３が搭載されている。
このレジスタ１３の入力端子ＩＮには制御部３０からの故障アドレス情報が入力され、その出力（故障アドレスデータ）が上述したカウンタ１２に入力され、カウンタ１２のカウント動作を制御するようになっている。
制御部３０は、本物理乱数生成装置１０を統括制御する回路で、この制御部３０には各乱数検定回路からの乱数検定状況が入力されており、この乱数検定状況により故障発生箇所を全て把握できるようになっている。
【００３０】
故障発生時、制御部３０よりどの乱数データを切り離すかを示す故障アドレス情報が結合回路５に入力され、結合回路５内のレジスタ１３に保持される。この故障アドレス情報は、上述したセレクタ１１に入力される複数の乱数データ１〜Ｎの内の不良乱数データに対応するセレクトアドレスを指定している。
カウンタ１２は、乱数高速化クロックに同期してカウント動作し、セレクタアドレスを順次更新していくが、レジスタ１３に故障アドレス情報が保持されている場合は、この故障アドレス情報で指定されたアドレスは出力せずに、次のアドレスを出力することにより、正常な乱数データだけが出力されるように制御されている。この制御により、一連の乱数データより不良乱数データのみを切り離すことができる。
【００３１】
以上のように、第１実施形態による物理乱数生成装置１０では、複数搭載した物理乱数生成セル４を同時に作動すると、得られる乱数データ量は搭載個数倍となり、これを一連の乱数に結合すると乱数の生成速度は搭載個数倍に高速化されることになる。
また、個々の物理乱数生成セルの乱数品質に若干の偏り（一様性のずれ）があっても、これらが一つに結合されることにより、乱数の品質は向上する。よって、従来のように、高速な乱数源や高速な回路を用いることなく、目的とする乱数生成速度より低い乱数生成速度の安価な物理乱数生成セルを用いて、高品位の物理乱数を高速で大量に生成できる安価な物理乱数生成装置を実現することができる。
【００３２】
加えて、第１乱数検定回路により各物理乱数生成セル４を監視し、故障が発生した時は、不良になった物理乱数生成回路４のみを交換することにより修復できるため、効率的で的確な修復が可能となる。また、修復作業中も不良の物理乱数生成セル４を切り離して正常な物理乱数生成セル４にて乱数の生成を継続することが可能であるため、故障による影響を最小限に止めることができる。
また、第２乱数検定回路６により、上記した複数の物理乱数生成セル４以外の故障要因（セル乱数高速化クロック生成回路２、第１結合回路５、各回路間の配線系統）による最終乱数出力の不良を発見することが可能である。この場合は、物理乱数生成装置１０（後述する物理乱数生成ブロック１０）を停止し、正常なものに交換する必要がある。
【００３３】
また、本実施形態の物理乱数生成装置１０では、図３に示すように、上述した複数の物理乱数生成セル４の他に乱数生成クロックに同期して乱数を生成する新たな物理乱数生成セル７（品位向上用物理乱数生成セル７）が設けられている。
複数の物理乱数生成セル４の乱数出力（第１結合回路５の乱数出力）とこの品位向上用物理乱数生成セル７の乱数出力との排他的論理和が行われることにより、得られる乱数はさらに品位が向上する。
【００３４】
次に、図５、図６により本発明の第２実施形態による物理乱数生成装置２０を説明する。
【００３５】
第２実施形態の物理乱数生成装置２０は、上述した第１実施形態による物理乱数生成装置１０を一ブロックとした複数（Ｍ個）の物理乱数生成ブロック１０と第２結合回路１５を用いて図１と同様に構成されたものであり、且つ、当物理乱数生成装置２０における複数の乱数データの結合は、上述した第１実施形態と同様の制御形態にて行われる。
但し、本構成では、各物理乱数生成ブロック１０内の乱数生成クロック生成回路１とセル乱数高速化クロック生成回路２は削除され、これらに替え、乱数生成クロックを生成するための乱数生成クロック生成回路１と、セル乱数高速化クロックを生成するためのセル乱数高速化クロック生成回路２と、ブロック乱数高速化クロックを生成するためのブロック乱数高速化クロック生成回路３の３つの分周回路が新たに設けられている。
【００３６】
ここで、セル乱数高速化クロックは、乱数生成クロックのＮ倍（物理乱数生成セル４の搭載個数倍）のクロック速度が得られ、ブロック乱数高速化クロックは、セル乱数高速化クロックのＭ倍（物理乱数生成ブロック１０の搭載個数倍）のクロック速度が得られるように、それぞれ分周回路１〜３の分周比が設定されている。よって、物理乱数生成ブロック１０からの乱数データ１〜Ｍを第２結合回路１５にて結合することによりＭ倍速の乱数が得られ、乱数生成の高速化が図れる。
すなわち、本構成では、最終的に物理乱数生成セル４の乱数生成速度のＮ×Ｍ倍の速度で乱数を得ることができ、高品位の乱数をより高速で大量に生成できる物理乱数生成装置２０を実現することができる。
【００３７】
また、本構成では、更なる高速化の要求に対しても、同様な手法により物理乱数生成ブロック１０を必要数組み合わせることにより対応可能である。
制御部３０は、起動時に物理乱数生成セル４および物理乱数生成ブロック１０の個数を自動認識し、物理乱数生成セル４に対する乱数生成クロックとセル乱数出力の高速化クロックの条件、物理乱数生成ブロック１０に対するブロック乱数出力の高速化クロック条件、すなわち、乱数生成クロック生成回路１、セル乱数高速化クロック生成回路２、ブロック乱数高速化クロック生成回路３の各分周回路の分周比を自動設定する。
【００３８】
次に、物理乱数生成装置２０における乱数品質の検定処理について説明する。
物理乱数生成装置２０は、複数の乱数生成単位（乱数生成セル４、物理乱数生成ブロック１０、物理乱数生成装置２０）で構成され、各々に乱数検定回路が設けられていると共に、装置起動時および必要時に各々乱数生成単位で乱数検定回路による乱数品質の検定処理が実施されるようになっている。
【００３９】
物理乱数生成セル４の検定処理は、上述した物理乱数生成セル４内の第１乱数検定回路（図示せず）で行われ、物理乱数生成ブロック１０の検定処理は第２乱数検定回路６（図１、図３参照）で行われ、最終出力段となる物理乱数生成装置２０の検定処理は図５に示す第３乱数検定回路１６で行われる。
【００４０】
故障が発生した物理乱数生成セル４の識別情報は、乱数検定状況によりこれが搭載されている物理乱数生成ブロック１０に発信、記録されると共に、制御部３０に記録される。また、故障が発生した物理乱数生成ブロック１０の識別情報は乱数検定状況により制御部３０に発信、記録される。
【００４１】
このようにして、各乱数生成単位での故障箇所は制御部３０よって的確に把握され、故障発生箇所に応じた下記（１）〜（３）の制御が行われる。
（１）物理乱数生成セル４の故障の場合は、故障した物理乱数生成セル４が切り離され、他の正常な物理乱数生成セル４にて乱数生成が続行される。
（２）物理乱数生成ブロック１０の故障の場合は、故障した物理乱数生成ブロック１０が切り離され、他の正常な物理乱数生成ブロック１０にて乱数生成が続行される。
（３）物理乱数生成装置２０の故障（外部に出力する最終乱数の不良）の場合は、装置全体を停止させる。
【００４２】
故障時の処理は、それぞれ対応する第１結合回路５、或いは第２結合回路１５において行われる。尚、第２結合回路１５による故障時の処理（故障部分の切り離しや乱数高速化クロックの変更等）は、上述した第１結合回路５による処理形態と同じ制御形態で成される。
【００４３】
図６は、乱数の品質検定処理において、上述した（２）物理乱数生成ブロック１０で故障が発生した場合の動作を示している。
図６によれば、故障した物理乱数生成ブロック１から乱数検定異常情報（乱数検定状況）が発信され、これを検知した制御部３０は、第２結合回路１５に結合条件変更命令（故障アドレス情報）を送出すると共に、ブロック乱数高速化クロック生成回路３の乱数高速化クロック条件を変更する。第２結合回路１５では、故障アドレス情報に基づいて故障した物理乱数生成ブロック１が切り離されると共に、再設定された乱数高速化クロックに同期して最終乱数が継続的に出力される。
また、同時に、制御部３０より各故障の状況がアラーム情報として外部へ出力される。
【００４４】
このように、第２乱数検定回路により、各物理乱数生成ブロック１０を監視して、故障が発見された場合は、不良になった物理乱数生成ブロック１０のみを交換することにより修復できるため、効率的で的確な修復が可能となる。また、修復作業中も不良となった物理乱数生成ブロックを切り離して正常な物理乱数生成ブロック１０にて乱数の生成を継続することが可能であるため、故障による影響を最小限に止めることができる。
【実施例】
【００４５】
図７は、本発明の乱数高速化技術を用いて作製した高速物理乱数生成モジュールである。
この高速物理乱数モジュール４０は、物理乱数生成ＩＣ４１が複数個搭載された実装プリント基板４２を乱数生成ブロック４２とし、結合回路および制御部を含む乱数結合部４３において搭載された複数の物理乱数生成ＩＣ４１の乱数データと品位向上用に設けられた物理乱数生成ＩＣの乱数出力を排他的論理和し、高速乱数として出力するように構成されている。
【００４６】
この乱数生成ブロック４２を目的の乱数生成速度が得られる個数分用意し、制御部４４の乱数結合制御部４５（ＣＰＵ搭載）にて全ての乱数を結合すると共に、ＦＩＦＯメモリ４６を通し、Ｉ／Ｏコントローラ４７による、例えば、ＵＳＢ、ＰＣＩ等のインターフェース制御にて、最終の高速乱数出力として外部Ｉ／Ｏバスにより一定速度で出力するように構成されている。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１実施形態による物理乱数生成装置の構成を示す図。
【図２】同、第１実施形態による物理乱数生成装置の動作を示すタイミングチャート。
【図３】同、第１実施形態による物理乱数生成装置の図１とは別の構成を示す図。
【図４】結合回路の構成を示す図。
【図５】本発明の第２実施形態による物理乱数生成装置の構成を示す図。
【図６】乱数検定異常処理の動作を示す図。
【図７】本発明の実施例として示した高速物理乱数生成ジュールの構成を示す図。
【符号の説明】
【００４８】
４  物理乱数生成回路（物理乱数生成セル）
５  第１結合回路
６  第２乱数検定回路
７  品位向上用物理乱数生成回路（品位向上用物理乱数生成セル）
８  排他的論理和回路
１０  物理乱数生成装置（物理乱数生成ブロック）
１５  第２結合回路
２０  物理乱数生成装置
３０  制御部
【図１】
0004678335.tif 000002
【図２】
0004678335.tif 000003
【図３】
0004678335.tif 000004
【図４】
0004678335.tif 000005
【図５】
0004678335.tif 000006
【図６】
0004678335.tif 000007
【図７】
0004678335.tif 000008