(57)【特許請求の範囲】
【請求項１】
集積回路が実装されたチップを収容するためのケースと、
前記集積回路に電気的に接続された複数のピンと
を具備し、
前記ケースは、
ボード上に設けられる底面部と、
その内壁が前記底面部に対向する上面部と、
前記底面部と前記上面部とに接続された側面部と
を有し、
前記側面部の外壁には、前記複数のピンのうちの一部のピンである側面ピン群が設けら
れ、
前記底面部の外壁には、前記複数のピンのうちの前記側面ピン群以外のピンである底面
ピン群が設けられ、
前記底面ピン群の形状は、ボール形状であり、
前記側面ピン群の形状は、一端が前記側面部に固定され、他端が前記側面部から前記ケースの外側に延び出て前記側面部に固定されていないバネ形状である
半導体パッケージ。
【請求項２】
前記側面部は、
第１側面部と、
その内壁が前記第１側面部に対向する第２側面部と、
前記第１側面部と前記第２側面部とに接続された第３側面部と、
前記第１側面部と前記第２側面部とに接続され、その内壁が前記第３側面部に対向する
第４側面部と
を有し、
前記第１側面部の外壁には、前記側面ピン群のうちの一部のピンである第１側面ピン群
が設けられている
請求項１に記載の半導体パッケージ。
【請求項３】
前記第２側面部の外壁には、前記側面ピン群のうちの一部のピンである第２側面ピン群が設けられ、
前記第３側面部の外壁には、前記側面ピン群のうちの一部のピンである第３側面ピン群が設けられ、
前記第４側面部の外壁には、前記側面ピン群のうちの一部のピンである第４側面ピン群が設けられている
請求項２に記載の半導体パッケージ。
【請求項４】
前記側面ピン群は、前記側面部の外壁に複数段の配列により設けられている
請求項２又は３に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路が実装されたチップや、ＤＲＡＭ等のメモリが実装されたチップを収容する半導体パッケージに関する。
【背景技術】
【０００２】
集積回路が実装されたチップと、ＤＲＡＭ等のメモリが実装されたチップとを接続する場合に、パターンを引くときのパターン長、部品の配置等を検討する必要がある。特に、最近の信号の高速化に伴い、パターンの検討にかかる時間が増大している。このときの時間を削減できることが望まれる。
【０００３】
パッケージに関する技術について紹介する。
【０００４】
特開平５−２９１４７０号公報には、回路基板が記載されている（特許文献１）。回路基板は、半導体パッケージを実装するものである。この回路基板は、その回路基板に形成され、半導体パッケージを着脱自在に装着することができる開口部と、開口部の内側面に設けられ、半導体パッケージの側面に形成された端子と電気的接続を行う接続手段とを備えたことを特徴としている。
【０００５】
特開平１０−２０９１６４号公報には、半導体装置の製造方法が記載されている（特許文献２）。半導体装置の製造方法は、チップ側面にバンプ電極を有する半導体装置を製造するものである。この製造方法は、半導体基板上に互いに対向する壁面を有する凹溝を形成する工程と、同半導体基板の表面から凹溝内に至る配線電極を形成する工程と、配線電極に対してバンプ電極を形成する工程と、バンプ電極の形成された半導体基板を凹溝において個々のチップに分離する工程とを備えることを特徴としている。
【０００６】
特開平１１−１３５５７１号公報には、ボールグリッドアレイ半導体パッケージが記載されている（特許文献３）。ボールグリッドアレイ半導体パッケージは、半導体チップと、その一端が半導体チップに取着されその他端が所定角度に折り曲げられた少なくとも１つのリードと、半導体チップに形成された電極端子と折り曲げられたリードとを相互接続するワイヤと、折曲リードの折り曲げられた端部に取着される第１バンプと、バンプの一側面が外部へ露出されるように、半導体チップ、リード及びワイヤを覆う樹脂モールディングとを具備している。
【０００７】
特開２００４−１７９４９２号公報には、半導体装置が記載されている（特許文献４）。半導体装置は、半導体素子を含むパッケージ本体とそのパッケージ本体から引き出された複数のリード線とを備えている。パッケージ本体が、１以上の貫通穴を有している。複数のリード線は、パッケージ本体の周囲のうち少なくとも対向する２辺から引き出され、かつ、そのパッケージ本体と離れた側の端部近傍が曲線状に折り曲げられている。
【０００８】
特開平１０−３０８４１９号公報には、半導体パッケージが記載されている（特許文献５）。半導体パッケージは、厚さ方向一端面に電極を有する半導体素子と、一端が電極に接続されたリードと、リードをつなげて固定する絶縁樹脂とを含み、絶縁樹脂を折り返して半導体素子の厚さ方向他端面に固定することにより、半導体素子の側面に位置するリードを入出力端子としたことを特徴としている。
【０００９】
特開平１１−６８０３１号公報には、ＩＣモジュールが記載されている（特許文献６）。ＩＣモジュールは、２つの半導体チップを封止したＩＣモジュール本体と、２つの半導体チップ間に配置され２つの半導体チップの各々と電気的に接続されたチップ間接続用の内部リードと、ＩＣモジュール本体の４以上の側面のうち２以上の側面よりＩＣモジュール本体の下面と水平な位置まで引き出された外部リードとを備えたことを特徴としている。
【００１０】
特開平７−２２１２４８号公報には、多ピン型集積回路パッケージが記載されている（特許文献７）。多ピン型集積回路パッケージは、ケース内部に集積回路チップを収容し、かつ集積回路チップ内の集積回路に電気的に接続されたピンをケースの外周面に複数個設けてなる多ピン型集積回路パッケージにおいて、ピンがケース側面及び底面に設けられている。
【００１１】
【特許文献１】特開平５−２９１４７０号公報
【特許文献２】特開平１０−２０９１６４号公報
【特許文献３】特開平１１−１３５５７１号公報
【特許文献４】特開２００４−１７９４９２号公報
【特許文献５】特開平１０−３０８４１９号公報
【特許文献６】特開平１１−６８０３１号公報
【特許文献７】特開平７−２２１２４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の課題は、パターンの検討にかかる時間を削減することができる半導体パッケージを提供することにある。
【課題を解決するための手段】
【００１３】
本発明の半導体パッケージは、集積回路が実装されたチップを収容するためのケースと、集積回路に電気的に接続された複数のピンと、を具備している。ケースは、ボード上に設けられる底面部と、その内壁が底面部に対向する上面部と、底面部と上面部とに接続された側面部と、を有している。側面部の外壁には、複数のピンのうちの一部のピンである側面ピン群が設けられている。
【発明の効果】
【００１４】
本発明では、上述の半導体パッケージを、集積回路が実装されたチップや、ＤＲＡＭ等のメモリが実装されたチップに適用する。そこで、集積回路とメモリとを接続する場合に、集積回路（チップ）が収容された半導体パッケージの側面ピン群と、メモリ（チップ）が収容された半導体パッケージの側面ピン群と、が例えばハンダにより直接接続される。この場合、側面ピン群が直接接続されることにより、信号線の距離が０ｍｍになる。そのため、通常であれば必要とされる、ダンピング抵抗や終端回路等が必要なくなり、設計時の検証が簡略化できる。これにより、本発明によれば、パターンを引くときのパターン長、部品の配置等を検討するような、パターンの検討にかかる時間を削減することができる。また、側面ピン群が直接接続されることにより、チップ部品等の削減、パターン領域の削減によりコストを抑えることができる。
【発明を実施するための最良の形態】
【００１５】
（第１実施形態）
以下に添付図面を参照して、本発明の第１実施形態による半導体パッケージについて詳細に説明する。
【００１６】
［構成］
図１Ａは、本発明の第１実施形態による半導体パッケージ１の構造を示す斜視図である。図１Ｂは、図１Ａの半導体パッケージ１を第１側面部５−１から見たときの側面図である。図１Ｃは、図１Ａの半導体パッケージ１を底面部６から見たときの底面図である。
【００１７】
本発明の第１実施形態による半導体パッケージ１は、ケース２と、複数のピン３、４と、を具備している。ケース２は、セラミック、樹脂やポリミイド材等の材料により形成されている。ケース２の内部は図示されていないが、ケース２には、チップが収容されている。そのチップには、集積回路が実装されている。複数のピン３、４は、集積回路に電気的に接続されている。複数のピン３、４の形状は、ボール形状である。
【００１８】
ケース２は、底面部６と、上面部７と、側面部５と、を有している。底面部６は、ボード上に設けられる。上面部７は、その内壁が底面部６に対向している。側面部５は、底面部６と上面部７とに接続されている。
【００１９】
側面部５の外壁には、複数のピン３、４のうちの一部のピンである側面ピン群３が設けられている。底面部６の外壁には、複数のピン３、４のうちの側面ピン群３以外のピンである底面ピン群４が設けられている。
【００２０】
側面ピン群３が側面部５の外壁に取り付けられる位置について詳細に説明する。
【００２１】
側面部５は、第１側面部５−１と、第２側面部５−２と、第３側面部５−３と、第４側面部５−４と、を有している。第２側面部５−２は、その内壁が第１側面部５−１に対向している。第３側面部５−３は、第１側面部５−１と第２側面部５−２とに接続されている。第４側面部５−４は、第１側面部５−１と第２側面部５−２とに接続され、その内壁が第３側面部５−３に対向している。
【００２２】
第１側面部５−１の外壁には、側面ピン群３のうちの一部のピンである第１側面ピン群３−１が設けられている。この第１側面ピン群３−１は、第１側面部５−１の長手方向に一列に配列されている。
【００２３】
第２側面部５−２の外壁には、側面ピン群３のうちの一部のピンである第２側面ピン群３−２が設けられている。この第２側面ピン群３−２は、第２側面部５−２の長手方向に一列に配列されている。
【００２４】
第３側面部５−３の外壁には、側面ピン群３のうちの一部のピンである第３側面ピン群３−３が設けられている。この第３側面ピン群３−３は、第３側面部５−３の長手方向に一列に配列されている。
【００２５】
第４側面部５−４の外壁には、側面ピン群３のうちの一部のピンである第４側面ピン群３−４が設けられている。この第４側面ピン群３−４は、第４側面部５−４の長手方向に一列に配列されている。
【００２６】
［効果］
本発明では、上述の第１実施形態による半導体パッケージ１を、集積回路が実装されたチップや、ＤＲＡＭ等のメモリが実装されたチップに適用する。そこで、集積回路とメモリとを接続する場合に、集積回路（チップ）が収容された半導体パッケージ１の側面ピン群３と、メモリ（チップ）が収容された半導体パッケージ１の側面ピン群３と、が例えばハンダにより直接接続される。この場合、側面ピン群３が直接接続されることにより、信号線の距離が０ｍｍになる。そのため、通常であれば必要とされる、ダンピング抵抗や終端回路等が必要なくなり、設計時の検証が簡略化できる。これにより、本発明によれば、パターンを引くときのパターン長、部品の配置等を検討するような、パターンの検討にかかる時間を削減することができる。また、側面ピン群３が直接接続されることにより、チップ部品等の削減、パターン領域の削減によりコストを抑えることができる。
【００２７】
また、本発明によれば、上述の第１実施形態による半導体パッケージ１は、底面部６にもピン（底面ピン群４）が設けられている。このため、その底面ピン群４が例えばハンダによりボートに固定されることにより、チップ（半導体パッケージ１）間同士の接続接触に対する接続の補強につながる。
【００２８】
（第２実施形態）
第２実施形態では、第１実施形態と重複する説明を省略する。
【００２９】
［構成］
図２Ａは、本発明の第２実施形態による半導体パッケージ１の構造を示す斜視図である。図２Ｂは、図２Ａの半導体パッケージ１を底面部６から見たときの底面図である。
【００３０】
本発明の第２実施形態による半導体パッケージ１では、側面部５のうちの第１側面部５−１の外壁にのみ、第１側面ピン群３−１が設けられている。
【００３１】
［効果］
本発明では、上述の第１実施形態による半導体パッケージ１をメインパッケージとして、集積回路が実装されたチップに適用し、上述の第２実施形態による半導体パッケージ１をサブパッケージとして、ＤＲＡＭ等のメモリが実装されたチップに適用する。そこで、集積回路とメモリとを接続する場合に、集積回路（チップ）が収容された半導体パッケージ１の側面ピン群３と、メモリ（チップ）が収容された半導体パッケージ１の側面ピン群３と、が直接接続される。これにより、本発明によれば、パターンを引くときのパターン長、部品の配置等を検討する時間を削減することができる。また、側面ピン群３が直接接続されることにより、チップ部品等の削減、パターン領域の削減によりコストを抑えることができる。
【００３２】
（第３実施形態）
第３実施形態では、第１実施形態と重複する説明を省略する。
【００３３】
［構成］
図３Ａは、本発明の第３実施形態による半導体パッケージ１の構造を示す斜視図である。図３Ｂは、図３Ａの半導体パッケージ１を底面部６から見たときの底面図である。
【００３４】
本発明の第３実施形態による半導体パッケージ１では、側面部５のうちの第１側面部５−１、第２側面部５−２の外壁に、それぞれ、第１側面ピン群３−１、第２側面ピン群３−２が設けられている。
【００３５】
［効果］
本発明では、上述の第１実施形態による半導体パッケージ１をメインパッケージとして、集積回路が実装されたチップに適用し、上述の第３実施形態による半導体パッケージ１をサブパッケージとして、ＤＲＡＭ等のメモリが実装されたチップに適用する。そこで、集積回路とメモリとを接続する場合に、集積回路（チップ）が収容された半導体パッケージ１の側面ピン群３と、メモリ（チップ）が収容された半導体パッケージ１の側面ピン群３と、が直接接続される。これにより、本発明によれば、パターンを引くときのパターン長、部品の配置等を検討する時間を削減することができる。また、側面ピン群３が直接接続されることにより、チップ部品等の削減、パターン領域の削減によりコストを抑えることができる。
【００３６】
（第４実施形態）
第４実施形態では、第１実施形態と重複する説明を省略する。
【００３７】
［構成］
図４Ａは、本発明の第４実施形態による半導体パッケージ１の構造を示す斜視図である。図４Ｂは、図４Ａの半導体パッケージ１を底面部６から見たときの底面図である。
【００３８】
本発明の第４実施形態による半導体パッケージ１では、側面部５のうちの第１側面部５−１、第３側面部５−３の外壁に、それぞれ、第１側面ピン群３−１、第３側面ピン群３−３が設けられている。
【００３９】
［効果］
本発明では、上述の第１実施形態による半導体パッケージ１をメインパッケージとして、集積回路が実装されたチップに適用し、上述の第４実施形態による半導体パッケージ１をサブパッケージとして、ＤＲＡＭ等のメモリが実装されたチップに適用する。そこで、集積回路とメモリとを接続する場合に、集積回路（チップ）が収容された半導体パッケージ１の側面ピン群３と、メモリ（チップ）が収容された半導体パッケージ１の側面ピン群３と、が直接接続される。これにより、本発明によれば、パターンを引くときのパターン長、部品の配置等を検討する時間を削減することができる。また、側面ピン群３が直接接続されることにより、チップ部品等の削減、パターン領域の削減によりコストを抑えることができる。
【００４０】
（第５実施形態）
第５実施形態では、第１実施形態と重複する説明を省略する。
【００４１】
［構成］
図５Ａは、本発明の第５実施形態による半導体パッケージ１の構造を示す斜視図である。図５Ｂは、図５Ａの半導体パッケージ１を底面部６から見たときの底面図である。
【００４２】
本発明の第４実施形態による半導体パッケージ１では、側面部５のうちの第１側面部５−１、第２側面部５−２、第３側面部５−３の外壁に、それぞれ、第１側面ピン群３−１、第２側面ピン群３−２、第３側面ピン群３−３が設けられている。
【００４３】
［効果］
本発明では、上述の第１実施形態による半導体パッケージ１をメインパッケージとして、集積回路が実装されたチップに適用し、上述の第５実施形態による半導体パッケージ１をサブパッケージとして、ＤＲＡＭ等のメモリが実装されたチップに適用する。そこで、集積回路とメモリとを接続する場合に、集積回路（チップ）が収容された半導体パッケージ１の側面ピン群３と、メモリ（チップ）が収容された半導体パッケージ１の側面ピン群３と、が直接接続される。これにより、本発明によれば、パターンを引くときのパターン長、部品の配置等を検討する時間を削減することができる。また、側面ピン群３が直接接続されることにより、チップ部品等の削減、パターン領域の削減によりコストを抑えることができる。
【００４４】
［半導体パッケージ１を用いた実装体の製造方法］
図６、７は、本発明の第１〜５実施形態による半導体パッケージ１を用いた実装体を示す上面図である。
【００４５】
まず、本発明の第１実施形態による半導体パッケージ１であるメインパッケージ１１、及び、本発明の第１〜５実施形態のいずれかによる半導体パッケージ１であるサブパッケージ１２〜１５を製造する（製造工程）。
【００４６】
ここで、サブパッケージ１２は、本発明の第１〜５実施形態のいずれかによる半導体パッケージ１であるものとする（図示省略の箇所あり）。サブパッケージ１３は、本発明の第１、４、５実施形態のいずれかによる半導体パッケージ１であるものとする（図示省略の箇所あり）。サブパッケージ１４は、本発明の第１実施形態による半導体パッケージ１であるものとする（図示省略の箇所あり）。サブパッケージ１５は、本発明の第１、３、５実施形態のいずれかによる半導体パッケージ１であるものとする（図示省略の箇所あり）。
【００４７】
次に、メインパッケージ１１をボード８上に搭載する。次に、図６に示されるように、メインパッケージ１１の第２側面ピン群３−２とサブパッケージ１２の第１側面ピン群３−１とが接触するように、メインパッケージ１１の第２側面部５−２とサブパッケージ１２の第１側面部５−１とを並べてボード８上に搭載する（搭載工程）。
【００４８】
搭載工程において、図７に示されるように、メインパッケージ１１の第４側面ピン群３−４とサブパッケージ１３の第３側面ピン群３−３とが接触するように、メインパッケージ１１の第４側面部５−４とサブパッケージ１３の第３側面部５−３とを並べてボード８上に搭載する。メインパッケージ１１の第３側面ピン群３−３とサブパッケージ１４の第４側面ピン群３−４とが接触するように、メインパッケージ１１の第３側面部５−３とサブパッケージ１４の第４側面部５−４とを並べてボード８上に搭載する。メインパッケージ１１の第１側面ピン群３−１とサブパッケージ１５の第２側面ピン群３−２とが接触するように、メインパッケージ１１の第１側面部５−１とサブパッケージ１５の第２側面部５−２とを並べてボード８上に搭載する。
【００４９】
搭載工程の実行前又は後に、メインパッケージ１１の側面ピン群３とサブパッケージ１２〜１５の側面ピン群３との接続性がよくなるように、メインパッケージ１１の側面ピン群３とサブパッケージ１２〜１５の側面ピン群３とにフラックス等を塗布する（塗布工程）。
【００５０】
次に、メインパッケージ１１の側面ピン群３とサブパッケージ１２〜１５の側面ピン群３との接触箇所に対してハンダを溶融させて、接触箇所を接続する（接続工程）。
【００５１】
このように、本発明の第１〜５実施形態による半導体パッケージ１を用いた実装体が製造される。
【００５２】
［補足］
なお、本発明の第１〜５実施形態による半導体パッケージ１では、図８に示されるように、側面ピン群３（第１側面ピン群３−１、第２側面ピン群３−２、第３側面ピン群３−３、第４側面ピン群３−４）は、側面部５（第１側面部５−１、第２側面部５−２、第３側面部５−３、第４側面部５−４）の外壁に、２段以上の配列や千鳥配列等の複数段の配列により設けられていてもよい。本発明では、側面ピン群３は側面部５に複数段の配列にされることにより、チップ（半導体パッケージ１）間で通せる信号数が増え、機能の向上が期待できる。
【００５３】
また、本発明の第１〜５実施形態による半導体パッケージ１では、複数のピン３、４の形状はボール形状であるが、これに限定されない。図９に示されるように、複数のピン３、４のうちの、側面ピン群３の形状は、バネ形状であり、底面ピン群４の形状は、ボール形状であってもよい。本発明では、側面ピン群３の形状をバネ形状にすることにより、半導体パッケージ１間の間隔の精度がボール形状のときよりも緩和されるので、製造による品質の向上が期待できる。
【００５４】
ここで、本実施形態では側面ピン群３の形状がボール形状やバネ形状の一例を示したが、この形状に限定されるものではなく、本発明の効果が得られるものであれば、種々の形状が可能である。また、底面ピン群４の形状に関しても、ボール形状としているが、この形状に限定されるものではなく、本発明の効果が得られるものであれば、種々の形状が可能である。
【図面の簡単な説明】
【００５５】
【図１Ａ】本発明の第１実施形態による半導体パッケージ１の構造を示す斜視図である。
【図１Ｂ】図１Ａの半導体パッケージ１を第１側面部５−１から見たときの側面図である。
【図１Ｃ】図１Ａの半導体パッケージ１を底面部６から見たときの底面図である。
【図２Ａ】本発明の第２実施形態による半導体パッケージ１の構造を示す斜視図である。
【図２Ｂ】図２Ａの半導体パッケージ１を底面部６から見たときの底面図である。
【図３Ａ】本発明の第３実施形態による半導体パッケージ１の構造を示す斜視図である。
【図３Ｂ】図３Ａの半導体パッケージ１を底面部６から見たときの底面図である。
【図４Ａ】本発明の第４実施形態による半導体パッケージ１の構造を示す斜視図である。
【図４Ｂ】図４Ａの半導体パッケージ１を底面部６から見たときの底面図である。
【図５Ａ】本発明の第５実施形態による半導体パッケージ１の構造を示す斜視図である。
【図５Ｂ】図５Ａの半導体パッケージ１を底面部６から見たときの底面図である。
【図６】本発明の第１〜５実施形態による半導体パッケージ１を用いた実装体を示す上面図である。
【図７】本発明の第１〜５実施形態による半導体パッケージ１を用いた実装体を示す上面図である。
【図８】本発明の第１〜５実施形態による半導体パッケージ１の構造を示し、側面ピン群３が複数段配列されているときの斜視図である。
【図９】本発明の第１〜５実施形態による半導体パッケージ１を用いた実装体を示し、側面ピン群３の形状がバネ形状であるときの側面図である。
【符号の説明】
【００５６】
１    半導体パッケージ、
２    ケース、
３    側面ピン群、
３−１    第１側面ピン群、
３−２    第２側面ピン群、
３−３    第３側面ピン群、
３−４    第４側面ピン群、
４    底面ピン群、
５    側面部、
５−１    第１側面部、
５−２    第２側面部、
５−３    第３側面部、
５−４    第４側面部、
６    底面部、
７    上面部、
８    ボード、
１１    メインパッケージ、
１２〜１５    サブパッケージ、
【図１Ａ】
0004701445.tif 000002
【図１Ｂ】
0004701445.tif 000003
【図１Ｃ】
0004701445.tif 000004
【図２Ａ】
0004701445.tif 000005
【図２Ｂ】
0004701445.tif 000006
【図３Ａ】
0004701445.tif 000007
【図３Ｂ】
0004701445.tif 000008
【図４Ａ】
0004701445.tif 000009
【図４Ｂ】
0004701445.tif 000010
【図５Ａ】
0004701445.tif 000011
【図５Ｂ】
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【図６】
0004701445.tif 000013
【図７】
0004701445.tif 000014
【図８】
0004701445.tif 000015
【図９】
0004701445.tif 000016