(57)【特許請求の範囲】
【請求項１】
ワード線とビット線との交差位置に配置されたメモリセルを有するメモリセルアレイと，
前記ビット線の電圧を増幅するセンスアンプと，
前記ワード線が選択される時に選択されるダミーメモリセルと，
該ダミーメモリセルに接続されたダミービット線と，
前記ダミービット線の電位変化に応答してタイミング制御信号を生成するタイミング信号生成回路と，
複数の前記ワード線を有するワード線群を入力とし，前記ワード線群内の少なくとも１つのワード線の選択に応答して，該ワード線群に共通の前記ダミーメモリセルを選択するダミーメモリセル選択回路とを有することを特徴とするスタティックRAM。
【請求項２】
請求項１において，
外部からクロックが供給され，前記クロックに同期してアドレスが供給されることを特徴とするスタティックRAM。
【請求項３】
請求項１において，
前記タイミング制御信号は，前記センスアンプを起動するセンスアンプ起動信号を含むことを特徴とするスタティックRAM。
【請求項４】
請求項１において，
前記ダミーメモリセルは，メモリセルアレイ内のメモリセルと同じピッチで設けられ，複数の前記ダミーメモリセルによりダミーセルユニットが構成され，前記ダミーメモリセル選択回路は，前記ダミーセルユニット内の複数のダミーメモリセルを同時に選択することを特徴とするスタティックRAM。
【請求項５】
請求項４において，
前記ダミーメモリセルは，ダミービット線に沿って配置され，前記ダミーセルユニット内の複数のダミーメモリセルが同時に選択されることにより，ダミービット線を並列に駆動することを特徴とするスタティックRAM。
【請求項６】
請求項１において，
前記メモリセルアレイは，複数のワード線群を有し，
前記ワード線群それぞれに対応して，前記ダミーメモリセル選択回路と前記ダミーメモリセルとが設けられることを特徴とするスタティックRAM。
【請求項７】
請求項１または４において，
前記ダミーメモリセルは，２つのインバータを交差接続したラッチ回路を有し，当該ラッチ回路の１対のノードの一方が，高レベルまたは低レベルの電源に接続されていることを特徴とするスタティックRAM。
【請求項８】
請求項４において，
前記ダミーメモリセル選択回路と前記ダミーメモリセルとの間に，前記ダミーセルユニットに属するダミーメモリセルの個数を可変設定するダミーセルユニット設定回路が設けられることを特徴とするスタティックRAM。
【請求項９】
ワード線とビット線との交差位置に配置されたメモリセルを有し，前記ワード線が複数のワード線を有するワード線群に分割されたメモリセルアレイと，
センスアンプ起動信号に応答して，前記ビット線の電圧を増幅するセンスアンプと，
前記メモリセルアレイに並んでビット線方向に配置された複数のダミーメモリセルと，
該複数のダミーメモリセルに並列に接続されたダミービット線と，
前記ダミービット線の電位変化に応答して前記センスアンプ起動信号を生成するタイミング信号生成回路と，
前記複数のワード線群それぞれに対して設けられ，前記ワード線群内のワード線の選択に応答して，複数の前記ダミーメモリセルを同時に選択するダミーメモリセル選択回路とを有することを特徴とするスタティックRAM。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，スタティックＲＡＭに関し，特に，センスアンプなどの駆動制御信号のタイミングを最適化したクロック同期型ＳＲＡＭに関する。
【０００２】
【従来の技術】
スタティックＲＡＭ（以下SRAM)は，メモリセルにCMOSインバータを交差接続したラッチ回路を有し，電源が投入されている限り記憶データを保持することができる高速の半導体メモリである。メモリセルのラッチ回路によりデータが常時保持され，DRAMのような定期的なリフレッシュ動作を不要とする。近年の高速SRAMの一つに，クロック同期型SRAMがある。このクロック同期型SRAMは，クロックに同期してアドレスとコントロール信号が供給され，クロックのタイミングに従って内部回路が動作し，クロック供給から所定のアクセスタイム後にデータが出力される。
【０００３】
また，クロック非同期型SRAMは，外部からクロックの供給はないが，入力されるアドレスの変化を検知することで，内部回路動作が開始される。
【０００４】
SRAMの内部動作は，概ね次の通りである。最初に，クロック同期型ではクロックに同期して入力されるアドレスがデコードされワード線が駆動される。ワード線の駆動に伴いメモリセルがビット線を駆動し，ビット線間に発生した電圧差が，センスアンプにより増幅される。そして，センスアンプにより増幅されたデータが出力バッファから出力される。読み出し動作が終了すると，ビット線対やセンスアンプ出力対が短絡され電源電圧にプリチャージされる。
【０００５】
上記の内部動作は，タイミング制御回路により生成されるタイミング制御信号により制御される。特に，センスアンプ起動信号は，メモリセルによりビット線が駆動され，ビット線間に所定の電圧差が生成された後の最短のタイミングで生成されることが望まれる。しかし，メモリセルの駆動能力は，プロセスのバラツキなどに起因してバラツキを伴うため，センスアンプ起動信号は，ワード線の活性化から十分なタイミングマージンを設けて生成される。メモリセルの駆動能力が低い方にばらついてビット線間に所定の電圧差が生成されるタイミングが遅れても，このタイミングマージンによりセンスアンプが誤動作しないようになる。
【０００６】
上記のようにビット線起動信号のタイミングに十分なマージンを設けることにより，SRAMの特徴である高速性が損なわれる。かかる問題を解決する方法として，ワード線，メモリセル，ビット線のダミー回路を設け，かかるダミー回路を利用してセンスアンプ起動信号を生成するセルフタイミング方式が提案されている。
【０００７】
図１は，かかるダミー回路を利用した従来のSRAMの構成図である。この例では，クロックＣＫに同期して入力されるアドレスAddとコントロール信号Contとが，タイミング制御回路及びデコーダ回路１４によりデコードされ，タイミング信号EQB，CS，EQ，OEが生成される。デコーダ回路で選択されたワード線WLがワードラインドライバ１２により駆動され，メモリセルアレイ１０内のメモリセルMCを選択する。それに応じて，メモリセルMCがビット線対BL,BLXを駆動し，コラムスイッチ１８により選択されたビット線対がセンスアンプ２０により増幅される。センスアンプ出力SO,SOXは，アウトプットイネーブル信号OEのタイミングで出力ラッチ回路２４によりラッチされ，出力ラインOL,OLXを介して出力バッファ２６に出力され，出力データDoutが出力される。その後，ビット線対はビット線イコライズ回路１６によりビット線イコライズ信号EQBのタイミングで短絡され，電源電圧までプリチャージされる。同様に，センスアンプ出力SO,SOXもイコライズ信号EQのタイミングで短絡され，プリチャージされる。書き込み時は，入力データDinが入力回路及びライトアンプ２８に入力され，ライトアンプから選択されたビット線対が駆動される。
【０００８】
この従来例では，メモリセルアレイ１０内のワード線WLとは別にダミーワード線DWLが，通常のメモリセルMCとは別にダミーメモリセルDMCが，そして，通常のビット線対BL,BLXとは別にダミービット線対DBL,DBLXがそれぞれ設けられる。ダミーワード線DWLには負荷用のダミーセルDMCWが，ダミービット線対DBL,DBLXには負荷用のダミーセルDMCBが設けられる。これにより，通常のワード線WLが駆動される時にダミーワード線DWLも駆動され，通常のビット線対に所定の電圧差が生成されるタイミングに合わせて，ダミービット線対DBL,DBLXにも同様の電圧差が生成される。従って， SE用タイミング回路３０が，ダミービット線対DBL,DBLXの電圧差に応答してセンスアンプ起動用信号SEを生成することで，センスアンプ２０を最適のタイミングで起動させることができる。
【０００９】
プロセスのバラツキなどにより，メモリセルの駆動能力にバラツキが生じても，ダミーメモリセルDMCに同様のバラツキが生じるので，かかるプロセスバラツキに対応した最適のタイミングでセンスアンプ起動用信号SEを生成することができる。
【００１０】
【発明が解決しようとする課題】
上記の従来例は，ダミーワード線DWL，ダミーメモリセルDMC，ダミービット線対DBL,DBLXを含むダミー系の回路が毎サイクルアクセスされるため，ワード線，メモリセル，ビット線対を含む通常回路系に比べて，ダミー系回路のトランジスタ及び配線の信頼性が低下するという問題がある。例えば，メモリセルアレイ１０に５１２本のワード線ＷＬがあれば，通常ワード線ＷＬの動作率は１／５１２である。それに対して，ダミーワード線DWLは毎サイクルアクセスされるので，動作率は１である。このようにダミーワード線の駆動頻度が高いことに伴い，ダミーワード線により制御されるダミーメモリセル内のトランスファゲートトランジスタは，ダミーワード線の駆動により毎サイクル導通状態に制御される。かかる制御により，トランスファゲートトランジスタは，ホットキャリア劣化などにより，駆動能力が低下し，ダミー系回路により生成されるセンスアンプ起動信号SEのタイミングに遅れが生じる。
【００１１】
更に，上記の従来例は，ダミー系回路が毎サイクル動作し，ダミーワード線が通常ワード線とは別に駆動されるので，消費電力の増大を招く。つまり，通常動作において，通常ワード線WLと共にダミーワード線DWLも同時に駆動されるので，その分消費電力が増大する。
【００１２】
図２は，別のダミー回路を利用した従来のSRAMの構成図である。図１と同じ引用番号が与えられている。この従来例では，ダミーワード線を設けずに，全ての通常ワード線WLがメモリセルアレイ１０の左側に設けたダミーメモリセルDMCに接続される。従って，ダミーメモリセルDMCがダミービット線対DBL,DBLXに沿って，通常メモリセルMCと同様に配置される。
【００１３】
この例は，ダミーワード線が省略されているので，その分だけ消費電力の増大を抑えることができる。しかも，ダミーメモリセルDMCが毎サイクルアクセスされることもないので，信頼性を低下することも防止できる。
【００１４】
しかしながら，全てのワード線がダミーメモリセルに接続されているので，ダミーメモリセルDMCを通常メモリセルMCと同様のピッチで配置することが必要である。そのため，複数のダミーメモリセルDMCでダミービット線対DBL,DBLXを駆動しても，通常のビット線対BL,BLXより動作を速くすることができず，センスアンプ起動信号SEに最適のタイミングを与えることが困難になる。つまり，センスアンプ起動信号SEを最適のタイミングで生成するためには，SE用タイミング回路に供給されるダミービット線対の電圧変動を，通常のビット線対の電圧変動よりも多少速くすることが望ましい。そして，ダミービット線対の動作を通常ビット線対よりも速くするためには，ダミーメモリセルの駆動能力を通常メモリセルより高めることが求められる。しかし，ワード線WL毎にダミーメモリセルDMCを配置する図２の例では，かかる構成は困難である。
【００１５】
その対策として，ダミーメモリセルDMCをワード線WL方向に並列に配置することが考えられるが，かかる配置に伴い，ダミービット線対の負荷容量が高くなり，それほどの高速化を達成することはできない。
【００１６】
そこで，本発明の目的は，消費電力が少なく最適のタイミングで制御信号を生成することができるダミー回路を有するSRAMを提供することにある。
【００１７】
本発明の別の目的は，制御信号のタイミングを微調整でき，且つプロセスバラツキに連動した最適のタイミングで制御信号を生成するダミー回路を有するSRAMを提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，ワード線とビット線との交差位置に配置されたメモリセルを有するメモリセルアレイと，前記ビット線の電圧を増幅するセンスアンプとを有するスタティックRAMにおいて，前記ワード線が選択される時に選択されるダミーメモリセルと，該ダミーメモリセルに接続されたダミービット線と，前記ダミービット線の電位変化に応答してタイミング制御信号を生成するタイミング信号生成回路と，複数のワード線を有するワード線群内の当該ワード線選択に応答して，当該ワード線群に共通の前記ダミーメモリセルを選択するダミーメモリセル選択回路とを有することを特徴とする。
【００１９】
上記の発明は，ワード線群内の複数のワード線がダミーメモリセルを共有し，ワード線群内のいずれかのワード線の選択に応答して，対応するダミーメモリセルが選択される。ダミーメモリセルは，選択時にダミービット線を駆動してその電位を変化させる。そして，タイミング信号生成回路は，ダミービット線の電位変化に応答して，少なくともセンスアンプを起動するセンスアンプ起動信号を生成する。従って，第１にダミーワード線を省略することができ，消費電力の増大を抑えることができ，第２に複数のワード線に対して共通のダミーメモリセルを設けるので，同時に選択されるダミーメモリセルの個数を複数にすることができ，最適のタイミングでセンスアンプ起動信号を生成することができる。
【００２０】
上記の発明において，より好ましい実施例では，ダミーメモリセルは，通常のメモリセルと同等のディメンジョンで実現され，ダミービット線に並列に接続して構成される。更に，複数のダミーメモリセルによってダミーセルユニットが構成され，ダミーセルユニットに属するダミーメモリセルは同時に選択される。かかる構成にすることで，複数のダミーメモリセルが同時に選択されるので，ダミービット線を高い駆動能力で駆動することができ，それに伴いダミービット線の電位変化を通常ビット線よりも速くすることができる。従って，タイミング信号生成回路は，より適したタイミングでセンスアンプ起動信号を生成することができる。しかも，ダミーメモリセルは通常のメモリセルと同じレイアウトで実現することができる。
【００２１】
上記の発明において，より好ましい実施例では，ダミーメモリセルは，２つのインバータを交差接続したラッチ回路を有し，当該ラッチ回路の１対のノードの一方が，高レベルまたは低レベルの電源に接続されている。かかる構成にすることで，ダミーメモリセルによるダミービット線対の駆動形態が，常に同じになり，タイミング信号生成回路の構成を簡単化することができる。特に，ダミーセルユニット内の複数のダミーメモリセルが同時に選択される場合，当該ダミーメモリセル内のラッチ回路は，１対のノードの一方が同じレベルの電源に接続されているので，選択時のダミービット線対の駆動が全て同じになる。それにより，同時に選択された時，ダミービット線対を駆動する複数のダミーメモリセルの競合動作が防止される。
【００２２】
上記の発明において，より好ましい実施例では，メモリセルアレイに設けられた複数のワード線が複数のワード線群に分割され，当該ワード線群に対応して，複数のダミーメモリセル選択回路が設けられる。このように，ダミーメモリセル選択回路を複数にすることで，ダミーメモリセル選択回路に入力されるワード線本数を減らすことができ，当該ダミーメモリセル選択回路の回路規模を小さく抑えることができる。
【００２３】
上記の発明において，より好ましい実施例では，ダミーセルユニットに属するダミーメモリセルの個数を可変設定するダミーセルユニット設定回路が設けられる。このダミーセルユニット設定回路では，第１に外部からの制御信号により，一つのダミーセルユニット内のダミーメモリセルの個数を可変設定できる構成とする。別の構成としては，レーザビームなどにより切断可能なROMの記憶信号によりダミーメモリセルの個数が可変設定可能となる。更に別の構成としては，配線層のマスクパターンによるメタルオプションによりダミーメモリセルの個数が可変設定可能となる。
【００２４】
上記の目的を達成するために，本発明の別の側面によれば，クロックに同期してアドレスが供給されるスタティックRAMにおいて，
ワード線とビット線との交差位置に配置されたメモリセルを有するメモリセルアレイと，
前記ビット線の電圧を増幅するセンスアンプと，
前記ワード線が選択される時に選択されるダミーメモリセルと，
該ダミーメモリセルに接続されたダミービット線と，
前記ダミービット線の電位変化に応答してタイミング制御信号を生成するタイミング信号生成回路と，
複数の前記ワード線を有するワード線群を入力とし，前記ワード線群内の少なくとも１つのワード線の選択に応答して，該ワード線群に共通の前記ダミーメモリセルを選択するダミーメモリセル選択回路とを有することを特徴とする。
【００２５】
上記の目的を達成するために，本発明の更に別の側面によれば，クロックに同期してアドレスが供給され，動作サイクルがクロックにより制御されるスタティックRAMにおいて，
ワード線とビット線との交差位置に配置されたメモリセルを有するメモリセルアレイと，
センスアンプ起動信号に応答して，前記ビット線の電圧を増幅するセンスアンプと，
前記メモリセルアレイに並んでビット線方向に配置された複数のダミーメモリセルと，
該複数のダミーメモリセルに並列に接続されたダミービット線と，
前記ダミービット線の電位変化に応答して前記センスアンプ起動信号を生成するタイミング信号生成回路と，
前記ワード線の選択に応答して，複数の前記ダミーメモリセルを同時に選択するダミーメモリセル選択回路とを有することを特徴とする
【００２６】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００２７】
図３は，第１の実施の形態例におけるSRAMの構成図である。このSRAMは，複数のワード線WLと複数のビット線対BL,BLXと，それらの交差位置にマトリクス配置されたメモリセルMCとを有するメモリセルアレイ１０が設けられる。メモリセルMCは，図示しないが，６個のトランジスタを有し，２個のCMOSインバータを交差接続してラッチ回路を構成し，ラッチ回路の１対のノードが２個のトランスファゲートトランジスタを介してビット線対に接続される。更に，トランスファゲートトランジスタのゲートは，ワード線WLに接続される。
【００２８】
同期型SRAMは，従来例で説明したとおり，クロックCKに同期してアドレスAddとコントロール信号Contとが供給される。それに応答してデコーダ回路１４は，行アドレスをデコードして選択信号をワードラインドライバ１２に供給する。また，デコーダ回路１４は，列アドレスをデコードしてコラム選択信号CSを生成する。ワードラインドライバ１２は，選択信号に応答して，対応するワード線ＷＬを駆動する。ワード線の駆動に伴い，選択ワード線に接続されたメモリセルMCが選択され，トランスファゲートトランジスタが導通し，ビット線対BL,BLXがメモリセル内のラッチ回路により駆動される。それに伴い，ビット線対には一定の電位差が生成される。
【００２９】
コラム選択信号CSによりコラムスイッチ１８が選択され，対応するビット線対がセンスアンプ２０に接続される。センスアンプ２０は，タイミング信号発生回路３０が発生するセンスアンプ起動信号SEに応答して，ビット線対BL,BLXの電圧を増幅する。そして，センスアンプ２０の出力対SO,SOXは，タイミング制御回路１４が生成するアウトプットイネーブル信号OEに応答して，出力ラッチ回路２４にラッチされ，その出力ラッチ信号OL,OLXが出力バッファ２６に供給される。その後，出力バッファ２６は，出力データDoutを出力する。
【００３０】
一連の読み出し動作が終了すると，ビット線イコライズ信号EQBに応答してビット線イコライズ回路１６がビット線対を短絡して，電源電圧レベルにプリチャージする。同様に，イコライズ回路２２が，イコライズ信号EQに応答してセンスアンプ出力線SO,SOXの電位をイコライズする。
【００３１】
さて，図３の第１の実施の形態例では，メモリセルアレイ１０の左側に，通常のメモリセルMCと同様のレイアウトにより，ダミーメモリセルDMCがダミービット線対DBL,DBLXに沿って設けられる。そして，複数のワード線WLを入力とし，それらのワード線の内，いずれかのワード線が選択されたことに応答して，ダミーメモリセル選択信号DMCSを出力するダミーメモリセル選択回路３２が設けられる。ダミーメモリセル選択信号DMCSに応答して，ダミーメモリセルDMCが選択される。従って，複数のワード線に対してダミーメモリセルが共有される。
【００３２】
それに伴い，ダミーメモリセル選択信号DMCSにより選択されるダミーセルユニットDMCUが，複数のダミーメモリセルDMCで構成される。また，複数のワード線WLがダミーメモリセルユニットを共有することになる。つまり，このダミーメモリセルDMCは，通常のメモリセルと同じレイアウトにより配置されるが，同時に選択されるダミーメモリセルは複数個になる。
【００３３】
このように，ダミーセルユニットDMCUは，複数のダミーメモリセルDMCを有し，それらのダミーメモリセルを同時に選択することで，ダミービット線対DBL,DBLXを複数のダミーメモリセルによって並列に駆動することができる。従って，ダミーセルユニットDMCUは，通常のメモリセルMCよりも駆動能力が高くなり，ダミービット線対の電位変化を通常のビット線対の電位変化よりも速くすることができる。
【００３４】
それに伴い，センスアンプ起動信号SEを生成するSE用タイミング回路３０は，余裕を持って最適なタイミングのセンスアンプ起動信号SEを生成することができる。従って，ダミーセルユニット内のダミーメモリセルDMCの数は，上記の動作を実現できる程度の数であれば良く，設計仕様に応じて，ダミーメモリセルの数が変更設定されることが望ましい。また，ダミービット線対DBL,DBLXには，負荷用のダミーメモリセルDMCBも設けられ，ダミーセルユニット内のダミーメモリセルの数に応じて，この負荷用ダミーメモリセルの個数が調整され，ダミービット線対に付加される負荷容量が，通常ビット線対と同程度になるようにデザインされる。
【００３５】
第１の実施の形態例において，ダミーメモリセル選択回路３２は，ワード線WLを入力とする論理和回路である。論理和回路は，通常，複数のNORゲートとその出力を入力する単一のNANDゲートで構成される。この論理和回路の構成は後述する。
【００３６】
上記の第１の実施の形態例では，メモリセルアレイ１０内のいずれかのワード線WLが選択されて駆動されると，ダミーメモリセル選択回路３２がダミーメモリセル選択信号DMCSを生成し，ダミーセルユニットDMCU内の複数のダミーメモリセルDMCを選択する。それに伴い，ダミービット線対DBL,DBLXが駆動され，その電位変化に応答して，SE用タイミング回路３０がセンスアンプ起動信号SEを発生する。このSE用タイミング回路３０が，タイミング制御信号発生回路である。
【００３７】
図４は，第２の実施の形態例におけるSRAMの構成図である。図３と同じ箇所には同じ引用番号を与えている。第１の実施の形態例では，メモリセルアレイ内の全てのワード線WLに対して，単一のダミーセルユニットDMCUを設けた。しかし，かかる構成にすると，ダミーメモリセル選択回路の入力数が膨大になり，回路が大規模化する。回路の大規模化は，回路の素子効率を低減させ，ダミーメモリセル選択信号の遅延を招く。また，ダミーメモリセルDMCの選択頻度が高くなり，信頼性の劣化を招くことになる。
【００３８】
そこで，第２の実施の形態例では，メモリセルアレイ１０内のワード線WLを複数のワード線群WLG１〜ｎに分けて，ワード線群WLG1〜ｎそれぞれのに対してダミーメモリセル選択回路321〜32nとダミーセルユニットDMCU1〜ｎとを設ける。例えば，メモリセルアレイ１０内に５１２本のワード線WLが設けられる場合は，例えば，８本のワード線WLで一つのワード線群WLGを構成するようにする。それに伴い，ワード線群WLG，ダミーメモリセル選択回路，ダミーセルユニットは，５１２／８＝６４個（＝ｎ）になる。そして，ダミーメモリセル選択回路は，８本のワード線WLを入力とする論理和回路となり，その回路規模が小さくなる。また，ダミーセルユニットDMCUは，最大で８個のダミーメモリセルDMCを有する。
【００３９】
上記の構成において，ワード線群WLG1内に属するワード線WLの一つが選択されると，ダミーメモリセル選択回路321が選択信号DMCS1を出力し，ダミーセルユニットDMCU1に属する複数のダミーメモリセルDMCを同時に選択する。それに伴い，ダミービット線対DBL,DBLXが複数のダミーメモリセルによって駆動され，その電位変化がSE用タイミング回路３０に伝播される。
【００４０】
図５は，第１及び第２の実施の形態例のSRAMにおける動作タイミングチャート図である。同期型SRAMは，クロックCKの立ち上がりから立ち下がりまでが１つの動作サイクルである。最初に，クロックCKの立ち上がりに同期して，図示しないアドレスAddとコントロール信号Contが供給される。このクロックCKのタイミング後の時間ｔ１にて，ワード線WLが駆動される。これとほぼ同じタイミングで，コラム選択信号CSも生成される。
【００４１】
ワード線WLの駆動に伴い，対応するダミーメモリセル選択回路32i（ｉ＝１，２，３．．．）がダミーメモリセル選択信号DMCSを発生し，対応するダミーセルユニットDMCUを選択する。
【００４２】
ワード線WLの駆動に伴い，ビット線対BL,BLXがメモリセルMCにより駆動される。ビット線対BL,BLXは，リセット状態で電源電位にプリチャージされており，ワード線駆動に伴い接続されたメモリセル内のラッチ回路が，一方のビット線の電位を引き下げる。同様に，ダミーメモリセル選択信号DMCSに伴い，ダミーセルユニット内の複数のダミーメモリセルDMCがダミービット線DBLXを引き下げる。この時，複数のダミーメモリセルによりダミービット線DBLXを駆動するので，その電位変化は，通常のビット線よりも速い。
【００４３】
ダミービット線対の電位変化に応答して，時間ｔ２にてSE用タイミング回路３０がセンスアンプ起動信号SEを生成する。このセンスアンプ起動信号SEに応答して，センスアンプ２０が選択されたビット線対の電位差を増幅し，センスアンプ出力対SO,SOXの一方をＬレベルに引き下げる。センスアンプの回路構成によっては，ビット線対の入力がそのまま出力になる場合があり，その場合は，ビット線対も大振幅に増幅される。但し，図５の例では，ビット線対の電位自体は増幅されていない。
【００４４】
やがて，タイミング制御回路１４が生成するアウトプットイネーブル信号OEに応答して，時刻ｔ３においてセンスアンプ出力対SO,SOXの信号が出力ラッチ回路２４によりラッチされる。それに伴い，時間ｔ４にてイコライズ信号EQが生成され，センスアンプ出力対SO,SOXはＨレベルにプリチャージされ，リセットされる。また，ビット線イコライズ信号EQBに応答して，ビット線対BL,BLXもＨレベルにプリチャージされ，リセットされる。更に，SE用タイミング回路３０にも，ビット線イコライズ回路が内蔵され，ビット線イコライズ信号EQBに応答して，ダミービット線対DBL,DBLXもＨレベルにプリチャージされ，リセットされる。
【００４５】
図６は，実施の形態例におけるダミーメモリセルの回路図である。ダミーメモリセルは，通常のメモリセルと同様に選択信号に応答してダミービット線対を駆動することで，通常のメモリセルの駆動能力に対応したタイミングをSE用タイミング回路３０に提供する。従って，データを記憶する機能は必要ない。むしろ，本実施の形態例では，ダミーセルユニット内の複数のダミーメモリセルDMCが同時に選択されて，ダミービット線対を並列に駆動するので，その駆動動作は競合を避けるために同じ方向に設定されていることが望ましい。
【００４６】
そこで，本実施の形態例におけるダミーメモリセルは，ラッチ回路の１対のノードの一方が，電源電圧Vccまたはグランドに接続されている。
【００４７】
図６には，２つのタイプのダミーメモリセルが示されている。図６（Ａ）のダミーメモリセルは，ＰチャネルトランジスタＰ１とＮチャネルトランジスタＮ２とで構成される第１のインバータと，トランスファＰ３，Ｎ４で構成される第２のインバータとが，入力と出力が交差接続されて，ラッチ回路を構成する。更に，ラッチ回路の１対のノードn01,n02がトランスファゲートトランジスタN5,N6を介してダミービット線対DBL,DBLXに接続される。また，トランスファN5,N6のゲートは，ダミーメモリセル選択信号DMCSに接続される。ここまでの構成は，通常のメモリセルと同じである。そして，ダミーメモリセルでは，ラッチ回路の１対のノードn01,n02の一方のノードn01が，電源電圧Vccに接続され，ラッチ回路のノードn01は常にＨレベル，ノードn02は常にＬレベルに維持されている。
【００４８】
かかる構成のダミーメモリセルでは，選択信号DMCSによりトランスファN5,N6が導通すると，必ずダミービット線DBLXがＬレベルに引き下げられる。
【００４９】
一方，図６（Ｂ）のダミーメモリセルは，２つのラッチ回路を構成する４個のトランジスタP1,N2,P3,N4と，トランスファゲートトランジスタN5,N6とは同じであり，ラッチ回路の１対のノードのうちノードn02がグランド電源に接続されている。従って，選択信号DMCSによりトランスファN5,N6が導通すると，必ずダミービット線DBLがＬレベルに引き下げられる。
【００５０】
上記のように，ダミーメモリセルのビット線駆動動作を一方に固定することで，複数のダミーメモリセルDMCが同時に選択された場合，ダミーメモリセル間のダミービット線対駆動動作の競合が防止される。また，常に同じダミービット線がＬレベルに駆動されるので，SE用タイミング回路３０の構成を簡単化することもできる。
【００５１】
ダミーメモリセルの構成は，図６に示したとおり，いずれでも良いが，図６（Ａ）に示した一方のノードを高いレベルに固定した構成がより好ましい。その理由は，ビット線対及びダミービット線対はリセット状態で高いレベル（電源電圧レベル）にされていて，メモリセルの選択に伴い，Ｌレベル側のノードに対応するビット線が引き下げられる。その場合，トランスファゲートトランジスタが開いた瞬間に，ビット線の負荷容量とメモリセル内のノードの負荷容量とが接続され，カップリング動作によりＬレベル側のノードの電位が一時的に上昇する。
【００５２】
従って，ダミーメモリセルにおいても，一方のノードをグランドに固定するより高いレベルに固定したほうが，Ｌレベル側のノードの一時的な上昇動作を再現することができ，実際のメモリセルと類似の動作が実現できる。
【００５３】
図７は，本実施の形態例におけるダミーメモリセルと通常のメモリセルとを示す回路図である。図７では，８本のワード線WL1〜WL8に対して４個のダミーメモリセルDMC1〜DMC4からなるダミーセルユニットDMCUが設けられる。従って，８本のワード線WL1〜WL8によりワード線群が形成され，それらがダミーメモリセル選択回路３２に入力される。そして，ワード線群内のいずれかのワード線が選択された時に，ダミーメモリセル選択信号DMCSがＨレベルに駆動され，ダミーセルユニットDMCU内の４個のダミーメモリセルDMC1〜4が同時に選択され，ダミービット線DBLXを並列にＬレベルに駆動する。
【００５４】
図７に示されたダミーメモリセルDMCは，図６（Ａ）に示したタイプであり，ラッチ回路の一方のノードが電源電圧に固定されている。従って，４個のダミーメモリセルDMC1〜4が同時にダミービット線DBLXをＬレベル側に駆動する。その結果，通常のメモリセルによるビット線駆動よりも高速にダミービット線DBLXがＬレベル側に駆動される。このことは，SE用タイミング回路３０が生成するセンスアンプ起動信号SEのタイミングを，通常のビット線対の電圧変化タイミングに整合させることができることを意味する。しかも，４個のダミーメモリセルは一斉に同じ方向に駆動動作を行うので，ダミーメモリセル間に動作の競合はない。
【００５５】
図８は，第２の実施の形態例における変形例を説明する図である。この変形例では，ダミーセルユニット内のダミーメモリセルの個数を可変設定可能になっている。その為に，図８（Ａ）に示されるとおり，ダミーメモリセル選択回路３２ｉ，３２ｊとダミーメモリセルDMCとの間に，スイッチ群SWが設けられ，それらスイッチ群SWがスイッチ設定回路４０により可変設定可能に構成される。即ち，スイッチ群とスイッチ設定回路とでダミーセルユニット設定回路を構成する。
【００５６】
また，図８（Ｂ）に示されるとおり，スイッチ群SWの各スイッチは，導通状態SWaでは，１対のトランスファトランジスタP10,N11のゲートがグランドと電源Vccにそれぞれ接続されて，クランプトランジスタN12のゲートがグランドに接続される。その結果，クランプトランジスタN12はオフとなり，トランスファトランジスタP10,N11は導通状態になる。それにより，選択回路３２の出力がそのままダミーメモリセルDMCに伝えられる。
【００５７】
一方，スイッチが非導通状態SWbでは，１対のトランスファトランジスタP10,N11のゲートが電源Vccとグランドにそれぞれ接続されて，クランプトランジスタN12のゲートが電源Vccに接続される。その結果，クランプトランジスタN12はオンとなり，選択信号DMCSはＬレベルにクランプされ，トランスファトランジスタP10,N11は非導通状態になる。
【００５８】
これらのスイッチ群SWの状態は，可変設定可能である。スイッチ設定回路４０は，各スイッチ群SWを構成する３つのトランジスタのゲートにグランドまたは電源電圧を供給する。そして，スイッチ設定回路４０には，３ビットの設定信号Ｓ１〜Ｓ３が供給され，それらをデコードして，設定された個数のスイッチをSWaの状態にし，残りのスイッチをSWbの状態にする。図８の例では，スイッチ群の８個のスイッチのうち，４個が導通状態SWaに，残りの４個が非導通状態SWbに設定されている。その結果，ダミーセルユニット内の８個のダミーメモリセルのうち，４個のダミーメモリセルが同時に選択される。
【００５９】
上記の設定信号Ｓ１〜Ｓ３を可変設定することで，導通状態のスイッチの個数を可変設定できる。設定信号Ｓ１〜Ｓ３は，外部から制御信号として供給されることもできるし，図示しないヒューズROMにより設定することもできる。或いは，配線パターン用のマスクデータを利用したマスクオプションにより，製造ロット毎にダミーメモリセルの個数を設定してもよい。
【００６０】
ダミーセルユニット内のダミーメモリセルの個数は，デザインの仕様に対応して，適宜選択される。ダミーメモリセルの個数が多ければ，ダミービット線対を駆動する能力が高くなり，SE用タイミング回路３０への電圧変化をより速いタイミングにすることができる。一方，ダミーメモリセルの個数が少なければ，より遅いタイミングになる。従って，SE用タイミング回路３０の構成や，その他のデザイン仕様に応じて，最適な個数が選択される。
【００６１】
そして，一旦最適な個数に設定されると，本実施の形態例では，プロセスのバラツキなどによりメモリセルのドライブ能力に変動が生じても，ダミーメモリセルにも同様の変動が生じて，センスアンプ起動信号SEのタイミングを最適に維持することができる。
【００６２】
図９は，第２の実施の形態例におけるダミーメモリセル選択回路の回路図である。図９の選択回路３２は，スタティック型の論理和回路であり，通常のCMOSによるNORゲート４２とNANDゲート４４とで構成される。３個のNORゲート４２に８本のワード線が２本，３本，３本ずつ入力され，その出力がNANDゲート４４に入力される。スタティック型の論理和回路では，いずれかの入力がＨレベルになれば，NANDゲート４４の出力もＨレベルになり，全ての入力がＬレベルになれば，NANDゲート４４の出力もＬレベルになる。従って，ダミーメモリセル選択信号DMCSは，通常のワード線波形と同じように制御される。
【００６３】
図１０は，第２の実施の形態例におけるダミーメモリセル選択回路の別の回路図である。この選択回路３２は，１個の負荷用ＰチャネルトランジスタP20と８個の入力用ＮチャネルトランジスタN21〜N28と，インバータ４６とを有する。８個の入力用トランジスタN21〜N28には，ワード線WLがそれぞれ入力され，いずれかのワード線がＨレベルになると，入力用トランジスタが導通し，インバータ４６の入力をＬレベルにする。それに伴い，インバータ４６は，Ｈレベルを選択信号として出力する。全てのワード線がＬレベルになると，インバータ４６の入力がＨレベルに戻り，出力の選択信号もＬレベルになる。従って，この回路も，８本のワード線の駆動波形と同様の波形の選択信号を生成する。
【００６４】
図１１は，第２の実施の形態例におけるダミーメモリセル選択回路の別の回路図である。この選択回路３２は，図１０の改良例であり，負荷用ＰチャネルトランジスタP20の代わりに，インバータ４６の出力をフィードバックする１対のインバータ４７，４８からなるフィードバックバッファを有する。これにより，インバータ４６の出力がＨレベルに立ち上がってから１対のインバータ４７，４８の伝播遅延時間後にインバータ４６の入力をＨレベルに戻す。それに伴い，インバータ４６の出力はＬレベルに戻る。従って，インバータ４６は，いずれかの入力ワード線が立ち上がったことに応答して，インバータ４７，４８の伝播遅延時間のパルス幅を有するＨレベルパルスを出力する。従って，インバータ４６が出力する選択信号DMCSのパルス幅を通常ワード線の駆動波形とは独立して任意の幅に設定することができる。
【００６５】
以上の実施の形態では，ダミーメモリセルとダミービット線対を有するダミー系回路を利用して，センスアンプ起動信号を最適のタイミングで生成するセルフタイミング回路を説明した。しかし，本発明は，それに限定されず，ダミー系回路を利用して，他の制御信号，例えばビット線イコライズ信号EQBやセンスアンプ出力のイコライズ信号EQ，または出力ラッチ回路のアウトプットイネーブル信号OE等を生成してもよい。
【００６６】
更に，上記の実施の形態では，クロック同期型のSRAMに本発明を適用した例を説明したが，本発明は，クロック非同期型のSRAMにも適用することができる。クロック非同期型SRAMの場合は，外部からクロックが供給されないが，外部から供給されるアドレスの変化を検出するATD回路を設け，そのATD回路により新たな読み出し動作の開始を検出したタイミングで，内部回路の動作が開始され，内部回路のさまざまなタイミング信号が生成される。従って，図３，４において，タイミング制御回路／デコーダ回路１４内には，上記のアドレスの変化を検出する検出回路が内蔵され，検出回路の出力が，クロックと同様の機能を有する。また，書き込み動作の場合は，ライトイネーブル信号が活性化されてライトデータが入力された時に，書き込み動作が開始される。それ以外のダミー回路によるセルフタイミング回路の構成は，クロック同期型の例と同じである。
【００６７】
以上の実施の形態例によれば，実際に駆動される通常ワード線により，複数のダミーメモリセルを同時に選択することができるので，消費電力が少なく，通常のビット線の動作に合わせた最適なタイミングで制御信号を生成することができる。
【００６８】
以上，実施の形態例をまとめると以下の付記の通りである。
【００６９】
（付記１）ワード線とビット線との交差位置に配置されたメモリセルを有するメモリセルアレイと，
前記ビット線の電圧を増幅するセンスアンプと，
前記ワード線が選択される時に選択されるダミーメモリセルと，
該ダミーメモリセルに接続されたダミービット線と，
前記ダミービット線の電位変化に応答してタイミング制御信号を生成するタイミング信号生成回路と，
複数の前記ワード線を有するワード線群を入力とし，前記ワード線群内の少なくとも１つのワード線の選択に応答して，該ワード線群に共通の前記ダミーメモリセルを選択するダミーメモリセル選択回路とを有することを特徴とするスタティックRAM。
【００７０】
（付記２）付記１において，
外部からクロックが供給され，前記クロックに同期してアドレスが供給されることを特徴とするスタティックRAM。
【００７１】
（付記３）付記１において，
前記タイミング制御信号は，前記センスアンプを起動するセンスアンプ起動信号を含むことを特徴とするスタティックRAM。
【００７２】
（付記４）付記１において，
前記ダミーメモリセルは，メモリセルアレイ内のメモリセルと同じピッチで設けられ，複数の前記ダミーメモリセルによりダミーセルユニットが構成され，前記ダミーメモリセル選択回路は，前記ダミーセルユニット内の複数のダミーメモリセルを同時に選択することを特徴とするスタティックRAM。
【００７３】
（付記５）付記４において，
前記ダミーメモリセルは，ダミービット線に沿って配置され，前記ダミーセルユニット内の複数のダミーメモリセルが同時に選択されることにより，ダミービット線を並列に駆動することを特徴とするスタティックRAM。
【００７４】
（付記６）付記１において，
前記メモリセルアレイは，複数のワード線群を有し，
前記ワード線群それぞれに対応して，ダミーメモリセル選択回路とダミーセルユニットとが設けられることを特徴とするスタティックRAM。
【００７５】
（付記７）付記１または４において，
前記ダミーメモリセルは，２つのインバータを交差接続したラッチ回路を有し，当該ラッチ回路の１対のノードの一方が，高レベルまたは低レベルの電源に接続されていることを特徴とするスタティックRAM。
【００７６】
（付記８）付記７において，
前記ダミーセルユニット内の複数のダミーメモリセルが同時に選択され，ダミービット線を並列に駆動することを特徴とするスタティックRAM。
【００７７】
（付記９）付記１において，
前記ダミーメモリセル選択回路と前記ダミーメモリセルとの間に，前記ダミーセルユニットに属するダミーメモリセルの個数を可変設定するダミーセルユニット設定回路が設けられることを特徴とするスタティックRAM。
【００７８】
（付記１０）付記９において，
前記ダミーセルユニット設定回路は，前記ダミーメモリセル選択回路が出力するダミーメモリセル選択信号を前記ダミーメモリセルに伝播または非伝播するスイッチ群と，前記スイッチ群の一部または全部を伝播状態にするスイッチ設定回路とを有することを特徴とするスタティックRAM。
【００７９】
（付記１１）ワード線とビット線との交差位置に配置されたメモリセルを有するメモリセルアレイと，
センスアンプ起動信号に応答して，前記ビット線の電圧を増幅するセンスアンプと，
前記メモリセルアレイに並んでビット線方向に配置された複数のダミーメモリセルと，
該複数のダミーメモリセルに並列に接続されたダミービット線と，
前記ダミービット線の電位変化に応答して前記センスアンプ起動信号を生成するタイミング信号生成回路と，
前記ワード線の選択に応答して，複数の前記ダミーメモリセルを同時に選択するダミーメモリセル選択回路とを有することを特徴とするスタティックRAM。
【００８０】
（付記１２）付記１１において，
外部からクロックが供給され，前記クロックに同期してアドレスが供給され，動作サイクルが前記クロックにより制御されることを特徴とするスタティックRAM。
【００８１】
（付記１３）付記１１において，
前記メモリセル内のワード線が，複数のワード線を有するワード線群に分割され，当該ワード線群それぞれに対して，前記ダミーメモリセル選択回路が設けられていることを特徴とするスタティックRAM。
【００８２】
（付記１４）付記１３において，
前記同時に選択される複数のダミーメモリセルでダミーセルユニットが構成され，
前記ダミーセルユニットが前記ワード線群それぞれに設けられ，前記ダミーセルユニットが前記ダミーメモリセル選択回路により選択されることを特徴とするスタティックRAM。
【００８３】
（付記１５）付記１１において，
前記ダミーメモリセルは，２つのインバータを交差接続したラッチ回路を有し，当該ラッチ回路の１対のノードの一方が，高レベルまたは低レベルの電源に接続されていることを特徴とするスタティックRAM。
【００８４】
【発明の効果】
以上，本発明によれば，タイミング制御信号を生成するダミー系回路のダミーメモリセルが通常のワード線により駆動されるので，消費電力の増大を抑えることができる。また，複数のワード線に対応してダミーメモリセルを設けているので，同時に選択されるダミーメモリセルを複数個にすることができ，ダミービット線の駆動を高速化できる。それに伴い，最適のタイミングで制御信号を生成することができる。
【図面の簡単な説明】
【図１】ダミー回路を利用した従来のSRAMの構成図である。
【図２】別のダミー回路を利用した従来のSRAMの構成図である。
【図３】第１の実施の形態例におけるSRAMの構成図である。
【図４】第２の実施の形態例におけるSRAMの構成図である。
【図５】第１及び第２の実施の形態例のSRAMにおける動作タイミングチャート図である。
【図６】実施の形態例におけるダミーメモリセルの回路図である。
【図７】本実施の形態例におけるダミーメモリセルと通常のメモリセルとを示す回路図である。
【図８】第２の実施の形態例における変形例を説明する図である。
【図９】第２の実施の形態例におけるダミーメモリセル選択回路の回路図である。
【図１０】第２の実施の形態例におけるダミーメモリセル選択回路の回路図である。
【図１１】第２の実施の形態例におけるダミーメモリセル選択回路の回路図である。
【符号の説明】
ＭＣ        メモリセル
ＷＬ        ワード線
BL,BLX      ビット線，ビット線対
DMC        ダミーメモリセル
DBL,DBLX  ダミービット線，ダミービット線対
ＳＥ        センスアンプ起動信号
１０        メモリセルアレイ
２０        センスアンプ
３０        タイミング制御信号発生回路
３２        ダミーメモリセル選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0004837841.tif 000008
【図８】
0004837841.tif 000009
【図９】
0004837841.tif 000010
【図１０】
0004837841.tif 000011
【図１１】
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