【手続補正書】
【提出日】平成15年10月1日(2003.10.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、
前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、
前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、
を有し、
前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線ＳＷnを活性化し、前記サブワード線ＳＷnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、
前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線ＳＷnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、
を有し、
前記トランスミッションゲートは、
ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、
ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、
を有し、
前記サブ行選択手段Ｓnの前記第２導電型の第１のトランジスタの前記サブ行アドレス信号線ＡＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第２導電型の第１トランジスタの前記サブ行アドレス信号線ＡＬnに接続されるフィールド領域と共有されることを特徴とする半導体記憶装置。
【請求項２】
少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、
前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、
前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、
を有し、
前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線ＳＷnを活性化し、前記サブワード線ＳＷnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、
前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、
を有し、
前記トランスミッションゲートは、
ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、
ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、
を有し、
前記サブ行選択手段Ｓnの前記第１導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第１導電型の第１トランジスタのフィールド領域と共有されることを特徴とする半導体記憶装置。
【請求項３】
少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、
前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、
前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、
を有し、
前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活性化し、前記サブワード線Ｓnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、
前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、
を有し、
前記トランスミッションゲートは、
ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、
ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、
を有し、
前記サブ行選択手段Ｓnの前記第１導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓnの前記第１導電型の第２トランジスタのフィールド領域と共有されることを特徴とする半導体記憶装置。
【請求項４】
少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、
前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、
前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、
前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、
を有し、
前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、
前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活性化し、前記サブワード線Ｓnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、
前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、
を有し、
前記トランスミッションゲートは、
ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、
ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、
を有し、
前記サブ行選択手段Ｓnの前記第２導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第２導電型の第１トランジスタのフィールド領域と共有されることを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
前記第２導電型の第１のトランジスタは、
前記サブ行選択信号線と接続するソースのフィールド領域と、
前記サブワード線と接続するドレインのフィールド領域と、
２つの前記フィールド領域を電気的に分離するゲートと、
を有し、
前記サブ行選択手段Ｓｎと前記サブ行選択手段Ｓｎ＋１の各々の第２導電型の第１トランジスタの前記サブ行選択信号線と接続するソースのフィールド領域を共有し、
前記サブ行選択手段Ｓｎ＋１の第２導電型の第１トランジスタは、前記サブ行選択手段Ｓｎ＋２の第２導電型の第１トランジスタと絶縁領域を挟み分離されることを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
前記第２導電型の第１のトランジスタは、
前記サブ行選択信号線と接続するソースのフィールド領域と、
前記ソースのフィールド領域と並列に配置される前記サブワード線と接続するドレインのフィールド領域と、
２つのドレインの前記フィールド領域とソースのフィールド領域を電気的に分離するゲートと、
を有し、
前記サブ行選択手段毎に前記第２導電型の第１トランジスタは絶縁領域を挟み分離されることを特徴とする半導体記憶装置。
【請求項７】
請求項１、請求項５、請求項６のいずれかにおいて、
前記サブ行選択手段Ｓnの前記第１導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第１導電型の第１トランジスタのフィールド領域と共有されることを特徴とする半導体記憶装置。
【請求項８】
請求項１、請求項５〜請求項７のいずれかにおいて、
前記サブ行選択手段Ｓnの前記第１導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓnの前記第１導電型の第２トランジスタのフィールド領域と共有されることを特徴とする半導体記憶装置。
【請求項９】
請求項１、請求項５〜請求項８のいずれかにおいて、
前記サブ行選択手段Ｓnの前記第２導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第２導電型の第１のトランジスタのフィールド領域と共有されることを特徴とする半導体記憶装置。
【請求項１０】
請求項２において、
前記サブ行選択手段Ｓn+1の第１導電型の第２トランジスタのフィールド領域は、前記サブ行選択手段Ｓn+2の前記第１導電型の第２トランジスタのフィールド領域と前記メモリセルＭＣn+1と前記メモリセルＭＣn+2との境界領域にて分離され、
前記サブ行選択手段の各前記第１導電型の第２トランジスタのフィールド領域は、第２導電型の接地電位のフィールド領域にて包囲して形成されることを特徴とする半導体記憶装置。
【請求項１１】
半導体基板上に配設された第１の金属配線層と、前記第１の金属配線層の上層に絶縁層を介して配設される第２の金属配線層と、前記第２の金属配線層の上層に絶縁層を介して配設される第３の金属配線層と、を含む半導体記憶装置であって、
メモリセル領域に形成される前記第２の金属配線層は、列方向に形成された前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に対して、前記メモリセルＭＣn+1、ＭＣn+2との境界領域に位置して双方のメモリセルからの共有となる主電源電位配線層を含むことを特徴とする半導体記憶装置。
【請求項１２】
請求項１１において、
前記第２の金属配線層は、前記メモリセルＭＣnの配置領域に形成された第１の接地電位配線層と、前記メモリセルＭＣn+1の配置領域に形成された第２の接地電位配線層と、を有し、
前記第３の金属配線層は、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3の行方向に沿って延在形成される第３の接地電位配線層を有し、
前記第１、第２の接地電位配線層は、前記第３の接地電位配線層との交差部でコンタクトされることを特徴とする半導体記憶装置。
【請求項１３】
請求項１２において、
前記第２の金属配線層は、前記第１及び第２の接地電位配線層と接続されて、前記サブ行選択手段Ｓnの配置領域に向けて、前記第３の接地電位配線層と交差する方向に延在形成された第４の接地電位配線層と、を有し、
前記第４の接地電位配線層の幅は、前記第１又は第２の接地電位配線層の幅より小さいことを特徴とする半導体記憶装置。
【請求項１４】
請求項１３において、
前記第３の金属配線層は、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3の行方向に沿って延在形成される第５の接地電位配線層を有し、
前記第５の接地電位配線層は、前記第４の接地電位配線層との交差部でコンタクトされることを特徴とする半導体記憶装置。
【請求項１５】
複数列の一対のビット線と、複数のサブワード線と、前記複数列の一対のビット線と前記複数のサブワード線との各交差部に配設された複数の各メモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数のメモリセルアレイブロックと、
前記メモリセルアレイブロック内の下方領域に形成されたラッチ回路と、
前記ラッチ回路の下方に設けられ、前記複数列の一対のビット線をプリチャージするプリチャージ手段と、
を有し、
前記プリチャージ手段は、
半導体基板上に配設された第１の金属配線層と、
前記第１の金属配線層の上層に絶縁層を介して配設される第２の金属配線層と、
前記第２の金属配線層の上層に絶縁層を介して配設される第３の金属配線層と、
を含み、
前記第３の金属配線層は、前記ビット線が延びる方向と交差する方向に延在形成することを特徴とする半導体記憶装置。
【請求項１６】
請求項１５において、
前記プリチャージ手段は、前記第３の金属配線層の前記ビット線を形成する前記第１の金属配線層との交差部と対面する領域に、前記第１の金属配線層と前記第３の金属配線層とのコンタクト位置を有することを特徴とする半導体記憶装置。
【請求項１７】
請求項１６において、
前記第２の金属配線層は、複数の前記コンタクト位置の一群を囲む領域に亘って、厚さ方向に貫通し、平面略凹状の複数の凹部を設けたことを特徴とする半導体記憶装置。
【請求項１８】
請求項１７において、
前記凹部は、プリチャージ手段の形成領域に交互に配置されることを特徴とする半導体記憶装置。
【請求項１９】
請求項１８において、
前記凹部は、相隣接する一方の前記凹部の一方の対向面と、他方の前記凹部の他方の対向面とが互いに対向する凹部対向側壁を有することを特徴とする半導体記憶装置。
【請求項２０】
請求項１５〜請求項１９のいずれかにおいて、
各々の前記メモリセルアレイブロックは、該メモリセル部分の周囲に配置されるダミーメモリセルをさらに有し、
前記ダミーメモリセルの形成領域に電源配線層が延在形成されることを特徴とする半導体記憶装置。
【請求項２１】
複数列の一対のビット線と、複数のサブワード線と、前記複数列の一対のビット線と前記複数のサブワード線との各交差部に配設された複数のメモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数のメモリセルアレイブロックと、
複数の前記メモリセルアレイブロックに亘って複数設けられたメインワード線であって、いずれかの前記メインワード線を活性とすることで、該メインワード線に従属する複数の前記サブワード線を選択可能とする複数のメインワード線と、
複数の前記メモリセルアレイブロックに共用され、メイン行アドレス信号に基づいて、前記メインワード線を選択するメイン行選択手段と、
を有し、
前記メモリセルは、
第１導電型の第１のトランジスタと、
前記第１導電型より基板電流の大きい第２導電型の第２のトランジスタと、
を有し、
前記メイン行選択手段は、
前記第１導電型の第１のトランジスタに接続された第１導電型の第１領域と、
前記第２導電型の第２のトランジスタと分離された第２導電型の第２領域と、
を有することを特徴とする半導体記憶装置。
【請求項２２】
請求項１乃至２１のいずれかに記載の半導体記憶装置と、
中央演算処理装置と、
前記半導体記憶装置及び前記中央演算装置に電力を供給する電源回路と、
前記半導体記憶装置及び前記中央演算装置に対するデータを入出力するに入出力回路と、
を有することを特徴とする半導体装置。
【請求項２３】
請求項１〜請求項２１のいずれかに記載の半導体記憶装置を含む電子機器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
【背景技術及び発明が解決しようとする課題】
この種の半導体記憶装置として、例えばStatic Random Access Memory（以下、「ＳＲＡＭ」という）を挙げることができる。この一例として、例えば特開平5-2895号公報等が公知である。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
【課題を解決するための手段】
請求項１に記載の発明に係る半導体記憶装置は、少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、前記メインワード線ＭＷＬn-1 が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線ＳＷnを活性化し、前記サブワード線ＳＷnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線ＳＷnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、を有し、前記サブ行選択手段Ｓnの前記第２導電型の第１のトランジスタの前記サブ行アドレス信号線ＡＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第２導電型の第１トランジスタの前記サブ行アドレス信号線ＡＬnに接続されるフィールド領域と共有されることを特徴とする。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
請求項２に記載の発明に係る半導体記憶装置は、少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線ＳＷnを活性化し、前記サブワード線ＳＷnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、を有し、前記トランスミッションゲートは、ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、を有し、前記サブ行選択手段Ｓnの前記第１導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第１導電型の第１トランジスタのフィールド領域と共有されることを特徴とする。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
請求項３に記載の発明に係る半導体記憶装置は、少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活性化し、前記サブワード線Ｓnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、を有し、前記トランスミッションゲートは、ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、を有し、前記サブ行選択手段Ｓnの前記第１導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓnの前記第１導電型の第２トランジスタのフィールド領域と共有されることを特徴とする。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
請求項４に記載の発明に係る半導体記憶装置は、少なくとも複数行に配設されたメモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3（ｎは整数）と、前記メモリセルＭＣn、ＭＣn+1、ＭＣn+2、ＭＣn+3に各々接続されて、当該メモリセルを選択するためのサブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3が各々従属された一組のメインワード線（ＭＷＬn-1、ＭＷＬn）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+1、ＭＷＬn+2）、（ＭＷＬn+3、ＭＷＬn+4）と、前記サブワード線ＳＷＬn、ＳＷＬn+1、ＳＷＬn+2、ＳＷＬn+3を選択するサブ行アドレス信号により活性化されるサブ行アドレス信号線ＡＬn、ＡＬn+1と、前記サブ行アドレス信号に基づいて、前記サブワード線（ＳＷＬn、ＳＷＬn+1）、（ＳＷＬn+2、ＳＷＬn+3）の中から１本のサブワード線を選択して、サブワード線を活性化するサブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3と、を有し、前記サブ行選択手段Ｓn、Ｓn+1、Ｓn+2、Ｓn+3は、前記メインワード線ＭＷＬn-1が非活性、前記メインワード線ＭＷＬnが活性の時に、前記サブワード線Ｓnを活性化し、前記サブワード線Ｓnと少なくとも１本のサブ行アドレス信号線ＡＬnとの間に設けられたトランスミッションゲートと、前記メインワード線ＭＷＬn-1が活性、前記メインワード線ＭＷＬnが非活性の時に、前記サブワード線Ｓnを接地電位に引き下げて非活性化とし、ゲート電極がメインワード線ＭＷＬn-1に接続され、ドレイン電極がサブワード線ＳＷＬnに接続され、ソース電極が接地線に接続された第１導電型の第１トランジスタと、を有し、前記トランスミッションゲートは、ゲート電極がメインワード線ＭＷＬnに接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第１導電型の第２トランジスタと、ゲート電極がメインワード線ＭＷＬn-1に接続され、ソース電極がサブ行アドレス信号線ＡＬnに接続され、ドレイン電極がサブワード線ＳＷＬnに接続された第２導電型の第１トランジスタと、を有し、前記サブ行選択手段Ｓnの前記第２導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第２導電型の第１のトランジスタのフィールド領域と共有されることを特徴とする。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
請求項７に記載の発明に係る半導体記憶装置は、請求項１、請求項５、請求項６のいずれかにおいて、前記サブ行選択手段Ｓnの前記第１導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第１導電型の第１トランジスタのフィールド領域と共有されることを特徴とする。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
請求項７に記載の発明によれば、サブ行選択手段Ｓnの第１導電型の第１のトランジスタのサブワード線ＳＷＬnに接続されるフィールド領域は、サブ行選択手段Ｓn+1の第１導電型の第１トランジスタのフィールド領域と共有されるので、さらにチップの低面積化が図れる。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
請求項９に記載の発明に係る半導体記憶装置は、請求項１、請求項５〜請求項８のいずれかにおいて、前記サブ行選択手段Ｓnの前記第２導電型の第１のトランジスタの前記サブワード線ＳＷＬnに接続されるフィールド領域は、前記サブ行選択手段Ｓn+1の前記第２導電型の第１のトランジスタのフィールド領域と共有されることを特徴とする。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
請求項９に記載の発明によれば、サブ行選択手段Ｓnの第２導電型の第１のトランジスタのサブワード線ＳＷＬnに接続されるフィールド領域は、サブ行選択手段Ｓn+1の第２導電型の第１のトランジスタのフィールド領域と共有されるので、さらにチップの低面積化が図れる。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
請求項１０に記載の発明に係る半導体記憶装置は、請求項２において、前記サブ行選択手段Ｓn+1の第１導電型の第２トランジスタのフィールド領域は、前記サブ行選択手段Ｓn+2の前記第１導電型の第２トランジスタのフィールド領域と前記メモリセルＭＣn+1と前記メモリセルＭＣn+2との境界領域にて分離され、前記サブ行選択手段の各前記第１導電型の第２トランジスタのフィールド領域は、第２導電型の接地電位のフィールド領域にて包囲して形成されることを特徴とする。


【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
請求項２１に記載の発明に係る半導体記憶装置は、複数列の一対のビット線と、複数のサブワード線と、前記複数列の一対のビット線と前記複数のサブワード線との各交差部に配設された複数のメモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数のメモリセルアレイブロックと、複数の前記メモリセルアレイブロックに亘って複数設けられたメインワード線であって、いずれかの前記メインワード線を活性とすることで、該メインワード線に従属する複数の前記サブワード線を選択可能とする複数のメインワード線と、複数の前記メモリセルアレイブロックに共用され、メイン行アドレス信号に基づいて、前記メインワード線を選択するメイン行選択手段と、を有し、前記メモリセルは、第１導電型の第１のトランジスタと、前記第１導電型より基板電流の大きい第２導電型の第２のトランジスタと、を有し、前記メイン行選択手段は、前記第１導電型の第１のトランジスタに接続された第１導電型の第１領域と、前記第２導電型の第２のトランジスタと分離された第２導電型の第２領域と、を有することを特徴とする。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
（サブデコーダについて）
図５は、サブデコーダ群の一部を抜粋した回路図である。メモリセル１２をＭＣｎとしたときに、列方向に配置される他のメモリセル１２は、各々ＭＣｎ＋１、ＭＣｎ＋２、ＭＣｎ＋３、・・となる。サブデコーダ５２は、メモリセル１２毎に一つずつ設けられており、メモリセル１２（ＭＣｎ）に対応するサブデコーダ５２をＳｎとしたときに、列方向に配置される他のサブデコーダ５２は、各々Ｓｎ＋１、Ｓｎ＋２、Ｓｎ＋３、・・となる。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
サブデコーダ５２（Ｓｎ）とサブデコーダ５２（Ｓｎ＋１）は、サブ行アドレス信号線３４ａを入力し、サブデコーダ５２（Ｓｎ＋２）とサブデコーダ５２（Ｓｎ＋３）は、サブ行アドレス信号線３４ｂを入力する。各サブ行アドレス信号線３４の電位は４本中一本のみが活性化される。


【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１１０
【補正方法】変更
【補正の内容】
【０１１０】
サブ行アドレス信号の電位をサブワード線３２へ転送するトランスミッションゲート５６の各々のゲート制御は、Ｐｃｈトランジスタ５８のゲートに、上述の負の関係にある電位がメインワード線３０（／ＭＷＬ）から供給された場合、Ｎｃｈトランジスタ５７のゲートには、隣接する他のメインワード線（ＭＷＬ）から正の電位が供給される。この結果、各サブ行アドレス信号線３４を共有するサブデコーダ５２は、（Ｓｎ）と（Ｓｎ＋１）、（Ｓｎ＋２）と（Ｓｎ＋３）の関係となる。同様に、メインワード線３０（ＭＷＬ）（／ＭＷＬ）を共有するサブデコーダ５２は、（Ｓｎ−１）と（Ｓｎ）、（Ｓｎ＋１）と（Ｓｎ＋２）の関係となる。隣接するメモリセル１２（ＭＣ）を選択する一対のサブデコーダ５２の他方の場合、メインワード線３０（ＭＷＬ）（／ＭＷＬ）は共通となり、サブ行アドレス信号線３４ｃと３４ｄを入力する構成となる。


【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正の内容】
【０１１９】
（レイアウト）
次に、サブデコーダのレイアウト配置を図６に示す。図６では、信号配線の接続を明確にするためにメインワード線の一部を省略している。以下、サブデコーダのレイアウト構成を示すためにＳｎを用いて詳細を説明する。


【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１２６
【補正方法】変更
【補正の内容】
【０１２６】
ソースへのブロック選択信号電位の供給は、列方向に配置される第１の金属配線（以下、ＡＬＣ配線）３４ａ、３４ｂから、ＡＬＡ配線１１６を介して行われる。Ｎｃｈトランジスタ５５とＮｃｈトランジスタ５７は、サブワード線３２と接続されるドレインのフィールド領域１３４を共有する構成が取られる。


【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１２７
【補正方法】変更
【補正の内容】
【０１２７】
Ｎｃｈトランジスタ５５のソースへの接地電位の供給は、列方向に配置されるＡＬＣ配線１１８により行われる。サブデコーダＳｎを構成するＰｃｈトランジスタ５８のゲート１２２と第２のＮｃｈトランジスタ５５のゲート１３６は、行方向に配置され、第２の金属配線（以下、ＡＬＢ配線）３０で構成されるＭＷＬｎ−１と接続される。


【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正の内容】
【０１３６】
以下、サブデコーダＳｎ、Ｓｎ＋１、Ｓｎ＋２、Ｓｎ＋３、・・・の関係を示す。Ｐｃｈトランジスタ５８は、各サブデコーダ毎に絶縁領域１２８により電気的に分離されている。


【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
各々のＰｃｈトランジスタ５８を形成するフィールド領域は、ブロック選択信号が接続されるソースのフィールド領域１８４に対して、サブワード線３２と接続されるドレインのフィールド領域１８０がゲート１８２を鋏んで並列に形成される。二つのフィールド領域１８０は、ＡＬＡ配線１７６で接続され、サブワード線３２に接続される。


【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１３８
【補正方法】変更
【補正の内容】
【０１３８】
また、Ｐｃｈトランジスタ５８のゲート１８２は、ソースのフィールド領域１８４の上下に行方向に各々配置され、かつ、同電位が供給される。第２のＮｃｈトランジスタ５５と第１のＮｃｈトランジスタ５７は、サブワード線３２と電気的に接続されるドレインのフィールド領域１９０を共有し、さらにサブデコーダＳｎに対して隣接するサブデコーダＳｎ＋１の第１のＮｃｈトランジスタ５７のソースのフィールド領域１９２を共有する構成を取る。これに対し、サブデコーダＳｎ＋１とサブデコーダＳｎ＋２では、Ｎｃｈトランジスタ５７間をウエルに電位を供給する第２導電型であるＰ型のフィールド領域２００をはさみ、分離させている。


【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１３９
【補正方法】変更
【補正の内容】
【０１３９】
Ｐ型のフィールド領域２００は、連続するサブデコーダＳｎとＳｎ＋１の全てのＮｃｈトランジスタと、図示しない右方向に線対称に配置されるサブデコーダ対の他方のＮｃｈトランジスタを含み、環状に配置される（図８参照）。これにより、Ｐ型のフィールド領域２００がストッパーとして機能する。尚、Ｐ型フィールド領域２００は、上下に位置するサブデコーダともその領域を共有し、連続的に配置される。


【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】変更
【補正の内容】
【０１４８】
隣接するメモリセルＭＣｎ＋２に配置されるＡＬＢ配線は、同様に、第３の接地電位配線２１０ｂとメインワード線ＭＷＬｎ＋２と第１の主電源配線２１２ａであるが、２つのメモリセルは隣接するメモリセルに対して線対称になる構成が取られる。この結果、メモリセルＭＣｎ＋１の第２の主電源電位配線２１２ａと、ＭＣｎ＋２の第２の主電源電位配線２１２ａは、共有する構成を取ることができる。


【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正の内容】
【０１４９】
また、メモリセルＭＣｎ＋１に対してＭＣｎは、第３の接地電位配線２１０ａが隣接する構成となる。サブデコーダ領域におけるＡＬＣ配線の配置は全て列方向に平行に配置され、最もメモリセルに近い位置に配置される第１の接地電位配線２１０ｃと、これに隣接する第１の主電源電位配線２１０ｂと、これに隣接するサブ行アドレス信号線３４ａと、これに隣接する第２の接地電位配線２１０ｄと、これに隣接するサブ行アドレス信号線３４ｂからなる。


【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０１５２
【補正方法】変更
【補正の内容】
【０１５２】
メモリセルＭＣｎ＋１とＭＣｎ＋２において共有される第２の主電源電位配線２１２ａは、サブデコーダ領域において行方向に延長されて配置され、第１の主電源電位配線２１０ｂと接続される。


【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０１５３
【補正方法】変更
【補正の内容】
【０１５３】
また、メモリセルＭＣｎ＋２における第３の接地電位配線２１０ｅは、隣接するＭＣｎ＋３に配置される第３の接地電位配線２１０ｅとサブデコーダ領域で接続され、複数のコンタクト２１６を介して、第１の接地電位配線２１０ｃと接続される。第３の接地電位配線２１０ｅは、第３の接地電位配線２１０ａと同様に、サブデコーダＳｎ＋２とＳｎ＋３に共有される形で行方向に延長されて配置されるが、第２の接地電位配線２１０ｄのみと接続される接地電位配線２１０ｅとして配置される。


【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０１５４
【補正方法】変更
【補正の内容】
【０１５４】
メインワード線ＭＷＬｎ＋１は、サブデコーダＳｎ＋１とＳｎ＋２のＰｃｈトランジスタのゲート電位であり、図示していないがＡＬＡ配線を介してゲートに接続される。また、メインワード線ＭＷＬｎ＋１は、第２のＮｃｈトランジスタ５５のゲート電位として、ＡＬＡ配線を介して同ゲートに接続される。


【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１５５
【補正方法】変更
【補正の内容】
【０１５５】
メインワード線ＭＷＬｎ＋２は、サブデコーダＳｎ＋１とＳｎ＋２における第１のＮｃｈトランジスタ５７のゲート電位であり、ＡＬＡ配線を介して同ゲートに接続される。サブ行アドレス信号線３４ａ及び３４ｂは、各々のトランジスタのフィールド領域へ電位を供給するためにＡＬＢで構成される中間接続パターン２１４、２１８を介する構成を取る。


【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１５６
【補正方法】変更
【補正の内容】
【０１５６】
図９から明らかなように、ＡＬＢ配線は、ＡＬＢ配線で構成される中間接続パターン２１４を回避するために、微妙な屈曲パターンにより形成されている。また、接地電位配線２１０ｅは、ＡＬＣ配線で構成される第２の接地電位配線２１０ｄのみと接続される構成となっている。これは、サブ行アドレス信号線３４ｂをトランジスタのフィールド領域上に接続させるためのＡＬＢ配線で構成される中間接続パターン２１８を回避するためである。


【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１５７
【補正方法】変更
【補正の内容】
【０１５７】
Ｎｃｈのトランジスタ領域には、ＡＬＢ配線で構成された第１のＮｃｈトランジスタに接地電位を供給するための接地電位配線１７４が配置されているため、Ｐｃｈのトランジスタ領域上で用いた、中間接続パターンを回避するための屈曲パターンを形成することが困難となる。このため、サブデコーダ上に延長された接地電位配線２１０ｅは第２の接地電位配線２１０ｄとの交点で、その配線を終了させる構成が取られている。


【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１５８
【補正方法】変更
【補正の内容】
【０１５８】
次に、各接地電位配線の太さについて示す。ここでは便宜上ＡＬＢ配線及びＡＬＣ配線の高さを１．０ミクロンとし、各々の単位面積当たりの電流密度を１ミリアンペアとする。ＡＬＢ配線で構成される第３の接地電位配線２１０ａ及び２１０ｅの配線幅Ａを１．０ミクロンとしたとき、ＡＬＣ配線で構成され第１の接地電位配線２１０ｃの配線幅Ｃを０．５ミクロン、ＡＬＢ配線で構成されサブデコーダ領域上に延長して配置された接地電位配線２１０ａの配線幅Ｂを０．５ミクロンとすることが可能となる。


【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１５９
【補正方法】変更
【補正の内容】
【０１５９】
このように、メモリセルに隣接する第１の接地電位配線２１０ｃの配線幅Ｃを狭くすることで、サブ行アドレス信号線ａの配置位置の自由度を上げることができる。これは、ブロック選択信号線とフィールド領域を接続するための中間接続パターン２１４の配置位置に余裕ができるため、複数のコンタクトを設けることができる。この結果、サブワード線の電位に関する抵抗成分を減らすことが容易にでき、サブワード線の電位をすばやく立ち上げること、また立ち下げることが可能となり、半導体記憶装置の高速化が行える。


【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０１６０
【補正方法】変更
【補正の内容】
【０１６０】
次に、接地電位配線２１０ｄの配線幅Ｄであるが、これはサブワード線を活性化させることで生じる接地電位配線２１０ａ又は２１０ｅに流れる電流量か、サブワード線の電位を接地電位に接続した場合に生じる電流量かのいずれか大きい方にあわせた配線幅を設定すればよい。