(57)【特許請求の範囲】
【請求項１】
複数の画素から構成されている画素群であるＭＣＵの画像データを入力し、上記ＭＣＵの画像データを画素の輝度成分及び色差成分毎に纏めて、ブロックデータ形態の画像データであるブロックデータを出力するデコード手段と、上記デコード手段から出力されたブロックデータを、上記ＭＣＵを構成している画素の点順次に対応するラスタデータ形態の画像データに変換する画像データ変換手段と、上記画像データ変換手段により変換されたラスタデータ形態の画像データであるラスタデータを一時的に格納するバッファメモリと、上記バッファメモリに格納されているラスタデータを読み出し、上記ラスタデータのメモリマッピングが表示用水平・垂直走査と対応するように上記ラスタデータを表示用リフレッシュメモリに格納するマッピング手段とを備え、
上記バッファメモリは、２系統用意されており、
上記画像データ変換手段は、上記ブロックデータが到来する順番を特定する変数である水平方向の上記ＭＣＵの数、上記ブロックデータの識別番号、上記ブロックデータ内の垂直方向画素数及び水平方向画素数を用いて、上記ラスタデータの出力順番に対応するメモリ書き込みアドレスを演算し、上記マッピング手段によりラスタデータの読み出し処理が行われていない方のバッファメモリにおける上記メモリ書き込みアドレスに、上記ブロックデータの書き込み処理を実施することで、上記ラスタデータを上記バッファメモリに格納し、
上記マッピング手段は、上記画像データ変換手段により書き込み処理が行われていない方のバッファメモリからラスタデータを読み出し、上記表示用リフレッシュメモリにおける水平方向の先頭アドレスから終端アドレスに至るまで、水平方向に連続するアドレスに上記ラスタデータを順番に書き込み、その終端アドレスまでラスタデータの書き込みを終えると、垂直方向に１つ下のラインにおいて、水平方向の先頭アドレスから終端アドレスに至るまで、水平方向に連続するアドレスに上記ラスタデータを順番に書き込むことを特徴とする画像表示装置。
【請求項２】
デコード手段は、ＪＰＥＧ圧縮方式で圧縮されている画素群の画像データを入力することを特徴とする請求項１記載の画像表示装置。
【請求項３】
デコード手段は、画素群の画像データを構成する輝度データ、Ｕ色データ及びＶ色データのデータ比が４対２対２であり、画素群を構成している画素の個数が水平方向に１６画素で垂直方向に８画素であることを特徴とする請求項１または請求項２記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ブロックデータ形態の画像データをラスタデータ形態の画像データに変換して表示用リフレッシュメモリに格納する画像表示装置に関するものである。
【背景技術】
【０００２】
例えば、ＪＰＥＧ（Ｊｏｉｎｔ  Ｐｈｏｔｏｇｒａｐｈｉｃ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）圧縮方式では、画像データを圧縮するに際して、離散コサイン変換（ＤＣＴ：Ｄｉｓｃｒｅｔｅ  Ｃｏｓｉｎｅ  Ｔｒａｎｓｆｏｒｍ）を使用する。
ＤＣＴの圧縮技術では、画像データを８画素×８画素単位のブロックに分けてデータ（ブロックデータ形態のデータ）を処理するものである。
しかし、表示用モニタ受像機には、画像データをライン単位に連続して入力する必要がある。即ち、表示用モニタ受像機には、画像データを画面走査順序（１画像全体に対して、左から右方向に走査し、かつ、上から下方向に走査する）で連続して入力する必要がある。
したがって、ブロックデータ形態の画像データをラスタデータ形態の画像データに変換し、そのラスタデータ形態の画像データを表示用モニタ受像機に与える必要があり、そのためには、最小、８ライン分の画像データを貯蔵することができるバッファメモリが必要である。
【０００３】
８ライン分の画像データが貯蔵されているバッファメモリから全ての画像データを読み出すまでは、新しい画像データをバッファメモリに格納することができないので、画像データを連続的に処理するには、８ライン分の画像データを貯蔵することができるバッファメモリが更に必要である。
このように、従来の画像表示装置は、８ラインのバッファメモリを２系統用意し、ブロックデータ形態の画像データを一方の８ラインのバッファメモリに書き込んでいる期間中、他方の８ラインのバッファメモリに貯蔵されている画像データをラスタデータ形態で読み出すようにしている。
なお、画像データは、輝度成分Ｙと色成分Ｕ，Ｖで構成されているので、各々の成分に対して２系統の８ラインバッファメモリが必要である（例えば、特許文献１参照）。
【０００４】
以下、従来の画像表示装置の処理内容を具体的に説明する。
例えば、画像表示装置を構成するＪＰＥＧデコーダが１６画素×８画素の画素群（ＭＣＵ：Ｍｉｎｉｍｕｍ  Ｃｏｄｅｄ  Ｕｎｉｔ）の画像データをブロックデータ形態で出力するものとする。図３は１６画素×８画素からなるＭＣＵの構成を示す説明図である。
ブロックデータ形態の画像データは、サブサンプリング仕様がＹＵＶ＝４：２：２の場合、１つのＭＣＵの画像データを構成する成分データ（Ｙデータ（輝度データ）、Ｕデータ（色データ）、Ｖデータ（色データ））が、各々、Ｙデータ（１２８バイト）→Ｕデータ（６４バイト）→Ｖデータ（６４バイト）の順に、２５６バイト単位で纏められて出力される形態のデータである。図４はブロックデータ形態の画像データの出力順序を示す説明図である。
【０００５】
１つのＭＣＵを構成する３つの成分データ（Ｙデータ、Ｕデータ及びＶデータのブロックデータ）を点順次に連続して出力されるラスタデータ形態（表示用データ形式）の画像データに変換する場合、図５に示すように、１水平走査有効期間分の画素数×ブロック構成ライン数（８ライン）×輝度・色データバイトサイズ分のバッファメモリ（データ並び替え用メモリ）を用意する。
そして、ブロックデータをバッファメモリに一時的に格納して、そのブロックデータを表示用水平・垂直走査に対応する点順次のラスタデータ形態の画像データに変換し、ラスタデータ形態の画像データを表示用リフレッシュメモリに格納する。
【０００６】
ただし、バッファメモリに書き込まれた６４０列画素×８行画素分のブロックデータが、そのバッファメモリからラスタデータ形態の画像データとして出力が完了するまでは、新しいブロックデータをバッファメモリに書き込んで更新することができない。
このため、ＪＰＥＧデコーダは、ブロックデータを１バイト／クロックの更新速度で１フレーム連続して出力することができるが、６４０列画素×８行画素のブロックデータを書き込んだ後、６４０列画素×８行画素のブロックデータがラスタデータ形態の画像データとして出力が完了するまでは待機する動作となる。また、ラスタデータ形態の画像データの出力も同様に、６４０列画素×８行画素のブロックデータの書き込みが終了するまでは出力を待機する動作となり、出力速度が半減する。
【０００７】
そこで、従来の画像表示装置は、図６に示すように、待ち時間なく変換動作を実行して出力期間を最小にするために、６４０列画素×８行画素×２バンク（系統）を格納することができるバッファメモリ（データ並び替え用メモリ）を用意し、２系統のバッファメモリに対して、交互に書き込みと読み出しを切り替える構成を取っている。
なお、表示用リフレッシュメモリにラスタデータ形態の画像データを書き込む処理は、図７に示すように、ラスタデータ形態の画像データが、１水平走査有効期間分の連続した画素データストリーム形態のラスタデータであることを前提として設計されているので、１水平走査有効期間分の画素数（６４０画素）×ブロック構成ライン数（８ライン）×輝度・色データバイトサイズ（２バイト）分のバッファメモリ（データ並び替え用メモリ）を複数系統（２系統）設ける構成にしている。即ち、２０４８０バイトのバッファメモリ（データ並び替え用メモリ）を設ける構成にしている。
【０００８】
【特許文献１】特開２００４−１５９３３０号公報（第７頁〜第８頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の画像表示装置は以上のように構成されているので、ラスタデータ形態の画像データが、１水平走査有効期間分の連続した画素データストリーム形態のラスタデータであることを前提として設計されている。そのため、出力速度の半減を回避するには、数多くのバッファメモリ（データ並び替え用メモリ）を用意する必要があり、コスト高を招くなどの課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、数多くのバッファメモリを用意することなく、出力速度の半減を回避することができる画像表示装置を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明に係る画像表示装置は、画像データ変換手段が、ブロックデータが到来する順番を特定する変数である水平方向のＭＣＵの数、ブロックデータの識別番号、ブロックデータ内の垂直方向画素数及び水平方向画素数を用いて、ラスタデータの出力順番に対応するメモリ書き込みアドレスを演算し、マッピング手段によりラスタデータの読み出し処理が行われていない方のバッファメモリにおける上記メモリ書き込みアドレスに、ブロックデータの書き込み処理を実施することで、ラスタデータをバッファメモリに格納し、マッピング手段が、画像データ変換手段により書き込み処理が行われていない方のバッファメモリからラスタデータを読み出し、表示用リフレッシュメモリにおける水平方向の先頭アドレスから終端アドレスに至るまで、水平方向に連続するアドレスにラスタデータを順番に書き込み、その終端アドレスまでラスタデータの書き込みを終えると、垂直方向に１つ下のラインにおいて、水平方向の先頭アドレスから終端アドレスに至るまで、水平方向に連続するアドレスにラスタデータを順番に書き込むようにしたものである。
【発明の効果】
【００１２】
この発明によれば、画像データ変換手段が、ブロックデータが到来する順番を特定する変数である水平方向のＭＣＵの数、ブロックデータの識別番号、ブロックデータ内の垂直方向画素数及び水平方向画素数を用いて、ラスタデータの出力順番に対応するメモリ書き込みアドレスを演算し、マッピング手段によりラスタデータの読み出し処理が行われていない方のバッファメモリにおける上記メモリ書き込みアドレスに、ブロックデータの書き込み処理を実施することで、ラスタデータをバッファメモリに格納し、マッピング手段が、画像データ変換手段により書き込み処理が行われていない方のバッファメモリからラスタデータを読み出し、表示用リフレッシュメモリにおける水平方向の先頭アドレスから終端アドレスに至るまで、水平方向に連続するアドレスにラスタデータを順番に書き込み、その終端アドレスまでラスタデータの書き込みを終えると、垂直方向に１つ下のラインにおいて、水平方向の先頭アドレスから終端アドレスに至るまで、水平方向に連続するアドレスにラスタデータを順番に書き込むように構成したので、数多くのバッファメモリを用意することなく、出力速度の半減を回避することができる効果がある。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
図１はこの発明の実施の形態１による画像表示装置の構成及びデータ変換動作を示す説明図であり、図において、ＪＰＥＧデコーダ１は複数の画素から構成されている画素群（ＭＣＵ：Ｍｉｎｉｍｕｍ  Ｃｏｄｅｄ  Ｕｎｉｔ）の画像データ、即ち、ＪＰＥＧ圧縮方式で圧縮されているＭＣＵの画像データを入力し、ＭＣＵの画像データを画素の輝度成分Ｙ及び色差成分Ｕ，Ｖ毎に纏めてブロックデータ形態の画像データ（以下、ブロックデータという）を出力する。なお、ＪＰＥＧデコーダ１はデコード手段を構成している。
画像データ変換部２はＪＰＥＧデコーダ１から出力されたブロックデータをＭＣＵを構成している画素の点順次に対応するラスタデータ形態の画像データ（以下、ラスタデータという）に変換する処理を実施する。なお、画像データ変換部２は画像データ変換手段を構成している。
【００１４】
バッファメモリ３は画像データ変換部２により変換されたラスタデータを一時的に格納するデータ並び替え用メモリである。
マッピング部４はラスタデータのメモリマッピングが表示用水平・垂直走査に対応するように、バッファメモリ３に格納されているラスタデータをＳＤＲＡＭ５に格納する処理を実施する。なお、バッファメモリ３及びマッピング部４からマッピング手段が構成されている。
ＳＤＲＡＭ５はラスタデータを格納する表示用リフレッシュメモリである。
【００１５】
次に動作について説明する。
ＪＰＥＧデコーダ１は、ＪＰＥＧ圧縮方式で圧縮されているＭＣＵの画像データを入力すると、ＭＣＵの画像データを画素の輝度成分Ｙ及び色差成分Ｕ，Ｖ毎に纏めてブロックデータを出力する。
即ち、ＪＰＥＧデコーダ１は、ＭＣＵの画像データを構成するＹデータ（輝度データ）、Ｕデータ（色データ）、Ｖデータ（色データ）のデータ比ＹＵＶが４：２：２である場合、図４に示すアドレス順００（１６進）→ＦＦ（１６進）で、Ｙデータ（１２８バイト）・Ｕデータ（６４バイト）・Ｖデータ（６４バイト）をそれぞれ纏めて、合計２５６バイトのブロックデータをＭＣＵ毎に出力する。
なお、１つのＭＣＵは、図３で示すように、表示画面に対応させると、１６画素×８ラインの画面を占めており、水平方向４０ＭＣＵ×垂直方向６０ＭＣＵでＶＧＡサイズの１表示画面を構成するものである。
【００１６】
画像データ変換部２は、ＪＰＥＧデコーダ１からブロックデータを受けると、そのブロックデータをＭＣＵを構成している画素の点順次に対応するラスタデータに変換する処理を実施する。
即ち、画像データ変換部２は、マッピング部４が読み出しアドレスを０から１ずつインクリメントしながら、バッファメモリ３からデータを読み出せば、点順次の走査（Ｕ・Ｙ・Ｖ・Ｙ・・・）になるように、ＪＰＥＧデコーダ１から出力されるブロックデータの到来順序に基づいてバッファメモリ３に対する書き込みアドレスを演算する。
【００１７】
画像データ変換部２は、ＪＰＥＧデコーダ１からブロックデータを受ける毎に、バッファメモリ３に対する書き込みアドレスを演算するが、その書き込みアドレスにデータを書き込むと、結果的に、ラスタデータがバッファメモリ３に格納されることになる。
なお、この実施の形態１では、２５６バイトのバッファメモリ３が２系統用意されている。その理由は、ＪＰＥＧデコーダ１から出力されるブロックデータを待たせることなく、連続して交互に書き込みと読み出しアクセスをできるようにして、変換動作速度を最大にするためである。
【００１８】
この実施の形態１では、画像データ変換部２がブロックデータをラスタデータに変換して、そのラスタデータをバッファメモリ３に格納し、マッピング部４がバッファメモリ３に格納されているラスタデータを読み出すものについて説明するが、画像データ変換部２がブロックデータをバッファメモリ３に格納し、マッピング部４がバッファメモリ３に格納されているブロックデータを読み出す際に、そのブロックデータをラスタデータに変換するようにしてもよい。
【００１９】
以下、画像データ変換部２がブロックデータをラスタデータに変換する処理を具体的に説明する。
まず、ブロックデータが到来する順番を、水平方向のＭＣＵの数ＭＨ、データブロック（ｂｌｏｃｋ０＿Ｙ、ｂｌｏｃｋ１＿Ｙ、ｂｌｏｃｋ０，１＿Ｕ、ｂｌｏｃｋ０，１＿Ｖ）の識別番号Ｇ、データブロック内の垂直方向画素数Ｌ、データブロック内の水平方向画素数Ｐを変数とする下記の式（１）で表現する。
２５６ＭＨ＋６４Ｇ＋８Ｌ＋Ｐ＝０〜５１１バイト                      （１）
ただし、
ＭＨ：０〜１  …１ＭＨ＝４Ｇ
Ｇ  ：０〜３  …１Ｇ＝８Ｌ
０→ｂｌｏｃｋ０＿Ｙ
１→ｂｌｏｃｋ１＿Ｙ
２→ｂｌｏｃｋ０，１＿Ｕ
３→ｂｌｏｃｋ０，１＿Ｖ
Ｌ  ：０〜７  …１Ｌ＝８Ｐ
Ｐ  ：０〜７
【００２０】
次に、ＭＣＵの画素構成を走査するラスタデータの出力順番を、水平方向のＭＣＵの数ＭＨ、データブロック内の垂直方向画素数Ｌ、１ＭＣＵ内のＹＵＶ（Ｙ：Ｕ：Ｖ＝４：２：２）のサイクル数Ｗ、１サイクルのＹＵＶ（Ｙ：Ｕ：Ｖ＝４：２：２）のデータ順番Ｎを変数とする下記の式（２）で表現する。
２５６ＭＨ＋３２Ｌ＋４Ｗ＋Ｎ＝０〜５１１バイト                （２）
ただし、
ＭＨ：０〜１  …１ＭＨ＝８Ｌ
Ｌ  ：０〜７  …１Ｌ＝８Ｗ
（１ＭＣＵはＩＴＵ−Ｒ．６５６形式のデータの８サイクル＝３２バイトのデータの８行分で構成される）
Ｗ  ：０〜７（１６画素／ＭＣＵ÷２画素／サイクル）  …１Ｗ＝４Ｎ
Ｎ  ：０〜３
０→Ｕデータ
１→Ｙ偶数データ
２→Ｖデータ
３→Ｙ奇数データ
【００２１】
画像データ変換部２は、ＪＰＥＧデコーダ１から出力されるブロックデータの順番を計数して、上記の式（１）を構成する変数［ＭＨ，Ｇ，Ｌ，Ｐ］を生成する。
そして、画像データ変換部２は、式（１）を構成する変数で式（２）を構成する変数［ＭＨ，Ｌ，Ｗ，Ｎ］を導出して、ＭＣＵの画素構成を走査するラスタデータの出力順番に対応するメモリ書き込みアドレスＡＤＲＳ［８．．０］を生成する。
ADRS[8..0]＝256MH[0] +32L[2..0] +4W[2..0] +N[1..0];
case G is
when 0 => W[2..0]=P[2..1]+0;        N[1..0]=(P[0],1);
when 1 => W[2..0]=P[2..1]+4; N[1..0]=(P[0],1);
when 2 => W[2..0]=P[2..0];            N[1..0]=0;
when 3 => W[2..0]=P[2..0];            N[1..0]=2;
end case; 
【００２２】
画像データ変換部２は、上記のようにして、メモリ書き込みアドレスＡＤＲＳ［８．．０］を生成すると、そのアドレスＡＤＲＳ［８．．０］にブロックデータの書き込み処理を実施することにより、ラスタデータをバッファメモリ３に格納する。
【００２３】
マッピング部４は、画像データ変換部２がラスタデータをバッファメモリ３に格納すると、ラスタデータのメモリマッピングが表示用水平・垂直走査に対応するように、バッファメモリ３に格納されているラスタデータをＳＤＲＡＭ５に格納する処理を実施する。
以下、ＳＤＲＡＭ５に対するマッピング部４の書き込み処理を具体的に説明する。
【００２４】
マッピング部４の書き込み処理は、最初に、図２に示す同期タイミングｓｙｎｃ＿ＦＰ、ｓｙｎｃ＿ＭＶ、ｓｙｎｃ＿ＭＣＵ、ｓｙｎｃ＿ＭＨの発生にしたがって先頭アドレスｏｆｓｔｘ（０×８＋０〜７）＋０を算出する。
先頭アドレスｏｆｓｔｘ（０×８＋０〜７）＋０を算出すると、以降の連続するアドレスに、１６画素分のデータ（３２バイト）を格納する動作を８ライン分繰返し実行し、その後、先頭アドレスｏｆｓｔｘ（０×８＋０〜７）＋１×３２を算出する。
また、先頭アドレスｏｆｓｔｘ（０×８＋０〜７）＋１×３２を算出すると、以降の連続するアドレスに、１６画素分のデータ（３２バイト）を格納する動作を８ライン分繰返して実行する。
その次に、先頭アドレスｏｆｓｔｘ（０×８＋０〜７）＋２×３２を算出し、以降の連続するアドレスに、１６画素分のデータ（３２バイト）を格納する動作を８ライン分繰返して実行する。
【００２５】
このように、マッピング部４は、図２に示す同期タイミングｓｙｎｃ＿ＦＰ、ｓｙｎｃ＿ＭＶ、ｓｙｎｃ＿ＭＣＵ、ｓｙｎｃ＿ＭＨの発生回数を評価することで、計数変数ＭＶ（０〜５９）、ＭＣＵ（０〜３９）、ＭＨ（０〜７）を生成することにより、先頭アドレスｏｆｓｔｘ（ＭＶ×８＋ＭＨ）＋ＭＣＵ×３２を算出して、以降の連続するアドレスに、１６画素分のデータ（３２バイト）を格納する動作を８ライン分繰返し実行する。
こうして、１ＭＣＵ毎に、水平方向４０ＭＣＵ×垂直方向６０ＭＣＵについて動作を実行して、ＶＧＡサイズの１表示画面に相当するラスタデータをＳＤＲＡＭ５に格納する一方で、表示タイミングに同期してＳＤＲＡＭ５からラスタデータを読み出すことにより、画面走査順序のラスタデータ形態の表示出力データが得られる。
【００２６】
以上で明らかなように、この実施の形態１によれば、ＪＰＥＧデコーダ１から出力されたブロックデータをＭＣＵを構成している画素の点順次に対応するラスタデータに変換して、そのラスタデータをバッファメモリ３に格納する画像データ変換部２を設け、マッピング部４がラスタデータのメモリマッピングが表示用水平・垂直走査に対応するように、バッファメモリ３に格納されているラスタデータをＳＤＲＡＭ５に格納するように構成したので、数多くのバッファメモリを用意することなく、出力速度の半減を回避することができる効果を奏する。
【００２７】
即ち、この実施の形態１によれば、１ＭＣＵ（２５６バイト）×２系統の計４，０９６ビットのバッファメモリ３を使用するだけで、ＪＰＥＧデコーダ１が出力するブロックデータを保持する時間が極力少なくなるようにＭＣＵ単位のラスタデータを生成し、それに合わせた表示メモリコントロール機能を適用することにより、所要のバッファメモリ３のメモリ容量を従来の１６３，８４０ビット（２０，４８０バイト）から４，０９６ビット（５１２バイト）にまで削減してコストを抑えることができる。
【図面の簡単な説明】
【００２８】
【図１】この発明の実施の形態１による画像表示装置の構成及びデータ変換動作を示す説明図である。
【図２】ＳＤＲＡＭに対するラスタデータの書込処理を示す説明図である。
【図３】１６画素×８画素からなるＭＣＵの構成を示す説明図である。
【図４】ブロックデータ形態の画像データの出力順序を示す説明図である。
【図５】従来の画像表示装置の構成及びデータ変換動作を示す説明図である。
【図６】従来の画像表示装置の構成及びデータ変換動作を示す説明図である。
【図７】従来の画像表示装置の構成及びデータ変換動作を示す説明図である。
【符号の説明】
【００２９】
１  ＪＰＥＧデコーダ（デコード手段）、２  画像データ変換部（画像データ変換手段）、３  バッファメモリ（マッピング手段）、４  マッピング部（マッピング手段）、５  ＳＤＲＡＭ（表示用リフレッシュメモリ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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