(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されるトレンチの側壁に絶縁膜を介してゲート電極膜が形成される絶縁ゲート型トランジスタと、前記半導体基板上に素子分離領域を介して順次積層される第一電極膜、第二電極膜および該第一電極膜と第二電極膜とに挟持される誘電体膜とからなるキャパシタを備える半導体装置の製造方法において、順次処理される、前記トレンチを形成する工程と、前記素子分離領域を前記トレンチに対し離間させて形成する工程と、前記トレンチの側壁に前記絶縁膜を形成する工程、前記半導体基板表面およびトレンチ内面に第一電極膜形成用導電膜を形成する工程と、前記第一電極膜形成領域上の前記第一電極膜形成用導電膜にマスクを形成する工程と、前記第一電極膜形成用導電膜を異方性エッチングすることにより、前記第一電極膜および前記ゲート電極膜を形成する工程と、前記半導体基板表面および前記トレンチの側壁および底面に前記ゲート電極膜の表面を覆うように前記誘電体膜を形成する工程と、前記半導体基板表面および前記トレンチの側壁および底面に前記誘電体膜の表面を覆うように第二電極膜形成用導電膜を形成する工程と、該第二電極膜形成用導電膜上の前記第二電極膜形成領域上にマスクを形成する工程と、前記第二電極膜形成用導電膜を等方性エッチングして第二電極膜を形成する工程と、前記トレンチを層間絶縁膜で埋める工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチを層間絶縁膜で埋める工程の後に、前記層間絶縁膜に前記トレンチ底部の一部を露出する開口部を形成する工程と、前記開口部に金属プラグを埋める工程と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第一電極膜および前記第二電極膜がポリシリコンを主要成分とすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記等方性エッチングが気相エッチングであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、特に、スイッチング電源用ＩＣ，自動車パワー部品駆動用ＩＣ、フラットパネルディスプレイ用駆動用ＩＣなど高耐圧で高電流を制御するＩＣに用いられる低オン抵抗の絶縁ゲート型トランジスタを含む半導体装置の製造方法に関し、特にトレンチを主要構成部として備えるトレンチ横型ＭＯＳＦＥＴと、気相成長法により成膜される上層下層導電膜により誘電体層が挟まれてなる積層構造を主要基本構成とするキャパシタとを同一半導体基板上に備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。最近、このようなパワーＭＯＳＦＥＴとしては、低オン低抵抗が得られ、高集積化が可能なトレンチ横型ＭＯＳＦＥＴ（以降、ＴＬＰＭと略す）が注目されている。一方、Ｐ型シリコン基板を用いて、ポリシリコンからなる二層の電極膜間に誘電体膜を挟持する構成からなるキャパシタの製造方法についても、それ自体はよく知られているところである。
前記ＴＬＰＭについては、よく知られているようにトレンチ底部にドレインコンタクトを設けるタイプのＴＬＰＭ（以下、ＴＬＰＭ／Ｄとする）と、トレンチ底部にソースコンタクトを設けるタイプのＴＬＰＭ（以下、ＴＬＰＭ／Ｓとする）がある。これらのＴＬＰＭでは、ＭＯＳＦＥＴとしての機能電流を駆動する領域（以下、活性領域とする）、および基板表面にゲート電極膜となるゲートポリシリコンを引き出す領域（以下、ゲート領域とする）のいずれにおいても、前記トレンチの中央部には、デバイス表面のドレイン電極膜とトレンチ底部のドレイン領域（ＴＬＰＭ／Ｄの場合）、またはデバイス表面のソース電極膜とトレンチ底部のソース領域（ＴＬＰＭ／Ｓの場合）とを電気的に接続するポリシリコンなどの導電体が、前記トレンチを埋める層間絶縁膜中に形成された開口部に埋設された状態で配置されている（特許文献１または２参照。）。
【０００３】
前述したＴＬＰＭとキャパシタとを同一基板上に集積化した半導体装置の製造方法について以下説明する。ＴＬＰＭとしては、前述のようにトレンチの底がドレインとなるＮチャネルＴＬＰＭ／Ｄの場合で説明する。図５に示すように、Ｐ型シリコン基板（Ｐ―ｓｕｂ）５０に選択的にＰウェル領域（図５の表示範囲では選択的ではなく全面となっている）５１を形成する。図６に示すように、ＴＬＰＭを形成する領域部分に所定のパターン加工された熱酸化膜、ＣＶＤ酸化膜等の酸化膜５２をマスクとして、異方性エッチングによりトレンチ５３を形成する。続いて、イオン注入法を用いて、トレンチ５３の底面だけに選択的にＮドレイン領域５４を形成する。図７に示すように、キャパシタを形成する領域に、キャパシタを前記ＴＬＰＭその他の半導体素子から素子分離するためのＬＯＣＯＳ酸化膜５６を形成する。次に、図８に示すように、ゲート酸化膜５７を熱酸化法により形成し、さらに、トレンチ５３内壁面を含む全面にポリシリコン膜をＣＶＤ法により形成した後、フォトレジスト膜（図示せず）を全面に塗布し、第一電極膜６０の形成部分の上だけ残すように前記フォトレジスト膜をパターニング加工し、この加工により得られたフォトレジスト膜をマスクとして異方性エッチングにより前記ポリシリコン膜をエッチングして、第一電極膜６０とゲート電極膜５９を形成する。このとき、前記ゲート電極膜５９の形成は異方性エッチングで行なわれるため、トレンチ５３の側壁に形成されていたポリシリコン膜の表面には、前記フォトレジスト膜がマスクとして形成されていなくても、エッチングされずゲート電極膜５９として残ることにより形成される。
【０００４】
次に、イオン注入により、Ｎソース領域５８を形成し、さらにキャパシタの誘電体膜６１として利用することになるシリコン酸化膜を形成する。このシリコン酸化膜に対して、第一電極膜６０の上に対応する部分を残すようにフォトエッチングしてキャパシタの誘電体膜６１を形成する。次に、全面にポリシリコン膜を形成した後、前述の第一電極膜６０の形成と同様な方法で、前記ポリシリコン膜をパターンエッチングすることにより、第二電極膜６２を、第一電極膜６０と誘電体膜６１の上に形成する。次に、トレンチ５３内を埋める層間絶縁膜５５をＣＶＤ法により形成した後、層間絶縁膜５５表面の凹凸を平坦化するために、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ以下ＣＭＰと略す）法により研磨する。ＴＬＰＭ領域６３とキャパシタ領域６４のそれぞれの各電極膜位置に、開口部６５、６６、６７、６８をフォトリソグラフ技術により形成し、前記開口部にバリアメタル６９、７０、７１、７２と、埋め込み金属プラグ７３、７４、７５、７６と、金属電極膜７７、７８、７９、８０とをこの順に形成すると、図１０に示すようなＴＬＰＭとキャパシタとを同一半導体基板上に備える半導体装置ができる。前記バリアメタルとしては、ＴｉまたはＴｉ−Ｎ膜、埋め込み金属プラグとしてはタングステン、前記金属電極膜としたは、アルミニウムなどの金属が用いられる。
【０００５】
他方、前述した半導体装置とは集積される素子が異なるパワーＩＣ用の横型パワーＭＯＳＦＥＴに関する内容であるが、デバイスピッチが小さく、単位面積当たりのオン抵抗を小さくすることができる発明が知られている（特許文献３−段落００２９）。この特許文献では、ポリシリコン膜を全面に形成後、異方性エッチングによりトレンチ内の側壁にのみゲート電極膜となるポリシリコン膜を残すという開示がある。
【特許文献１】特開２００３−５１５９４号公報
【特許文献２】特開２００２−３５３４４７号公報
【特許文献３】特開２００２−２８０５４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記図１０に示す半導体装置はＴＬＰＭの電気特性に関する不良発生率が高いという問題が発生した。そこで、前述のＴＬＰＭの電気特性不良が高いという問題点について、鋭意調べた結果、前述のキャパシタの第二電極膜６２を形成する際、この第二電極膜６２についても、前記第一電極膜６０の形成の場合と同様に全面に形成したポリシリコン膜の異方性エッチングにより所定のパターンが形成されるので、前記ポリシリコンゲート電極膜５９がトレンチ５３の内壁に形成されるのと同様に、トレンチ５３の内壁にポリシリコン膜６２ａが残ってしまい、層間絶縁膜５５の絶縁性不良となり易いためであることが、前述の不良発生率の高い原因であることを突き止めた。
本発明は、以上、説明した点に鑑みてなされたものであり、本発明の目的は、トレンチ型絶縁ゲート型トランジスタとを同一半導体基板上に備える半導体装置の製造方法において、絶縁ゲート型トランジスタの電気特性不良の発生を少なくすることのできる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
特許請求の範囲の請求項１記載の本発明によれば、半導体基板に形成されるトレンチの側壁に絶縁膜を介してゲート電極膜が形成される絶縁ゲート型トランジスタと、前記半導体基板上に素子分離領域を介して順次積層される第一電極膜、第二電極膜および該第一電極膜と第二電極膜とに挟持される誘電体膜とからなるキャパシタを備える半導体装置の製造方法において、順次処理される、前記トレンチを形成する工程と、前記素子分離領域を前記トレンチに対し離間させて形成する工程と、前記トレンチの側壁に前記絶縁膜を形成する工程、前記半導体基板表面およびトレンチ内面に第一電極膜形成用導電膜を形成する工程と、前記第一電極膜形成領域上の前記第一電極膜形成用導電膜にマスクを形成する工程と、前記第一電極膜形成用導電膜を異方性エッチングすることにより、前記第一電極膜および前記ゲート電極膜を形成する工程と、前記半導体基板表面および前記トレンチの側壁および底面に前記ゲート電極膜の表面を覆うように前記誘電体膜を形成する工程と、前記半導体基板表面および前記トレンチの側壁および底面に前記誘電体膜の表面を覆うように第二電極膜形成用導電膜を形成する工程と、該第二電極膜形成用導電膜上の前記第二電極膜形成領域上にマスクを形成する工程と、前記第二電極膜形成用導電膜を等方性エッチングして第二電極膜を形成する工程と、前記トレンチを層間絶縁膜で埋める工程と、を備える半導体装置の製造方法とすることにより、上記目的は達成される。
また、特許請求の範囲の請求項２に記載の本発明によれば、請求項１の製造方法において、前記トレンチを層間絶縁膜で埋める工程の後に、該層間絶縁膜に前記トレンチ底部の一部を露出する開口部を形成する工程と、前記開口部に金属プラグを埋める工程と、を備える製造方法とすることにより達成される。
【０００８】
特許請求の範囲の請求項３記載の本発明によれば、前記第一電極膜と前記第二電極膜がポリシリコンを主要成分とする特許請求の範囲の請求項１または２に記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項４記載の本発明によれば、前記等方性エッチングが気相エッチングである請求項１乃至３のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。
【発明の効果】
【０００９】
本発明によれば、トレンチ型絶縁ゲート型トランジスタとキャパシタとを同一半導体基板上に備える半導体装置の製造方法において、絶縁ゲート型トランジスタの電気特性不良の発生を少なくすることのできる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明にかかる一実施例について、図面を用いて詳細に説明する。以下の実施例ではトレンチ型絶縁ゲートトランジスタとして、ＴＬＰＭ／Ｄの場合について説明するが、ＴＬＰＭ／Ｓの場合についても同様に本発明にかかる半導体基板の製造方法により作ることができることは言うまでもない。本発明の要旨を超えない限り、本発明は以下説明する実施例の記載に限定されるものではない。
【実施例１】
【００１１】
図１は、この発明の半導体装置の製造方法により作られた半導体装置の一実施例を示すものであり、ＴＬＰＭとキャパシタとが同一半導体基板上に形成されたことを示す模式的断面図である。図２、３、４は、それぞれ本発明にかかる前記図１に示す半導体装置を製造する際の各製造工程に対応する各半導体基板の模式的断面図である。図２、３は、前述した従来の製造工程にかかる図８、９にそれぞれ対応する。図２に至るまでの製造工程は、前述の図５〜図７における従来の製造工程とほぼ同じであるから、ここでは詳細な説明を省略する。
本発明にかかる半導体装置の製造方法について説明する。図２において、Ｐ型Ｓｉ基板１にＰウェル層２、トレンチ３、Ｎドレイン層４およびＬＯＣＯＳ酸化膜６等を周知の技術により形成後、ゲート酸化膜７を熱酸化法により形成し、全面にポリシリコン膜（図示せず）をＣＶＤ法により成膜した後、その上にフォトレジスト膜（図示せず）を全面に塗布し、第一電極膜部分の上だけを残すようにフォトレジスト膜をパターニング（図示せず）し、このフォトレジスト膜をマスクとしてＲＩＥなどの異方性エッチングによりポリシリコン膜をパターニング加工し、第一電極膜１０とゲート電極膜９とを形成する。トレンチ３の側壁に形成されていたポリシリコン膜の表面には、前記フォトレジスト膜がマスクとして形成されていなくても、エッチングされずゲート電極膜９として残る。このように、マスクなしでもゲート電極がエッチングされずに残った理由は、異方性エッチングが用いられたため、トレンチ３の内面に形成されているポリシリコン膜は底部のみエッチングされ、側壁のポリシリコン膜はエッチングされず残るからである。次にイオン注入により、Ｎソース領域８を形成した後、キャパシタの誘電体膜に加工されることになるシリコン酸化膜（図示せず）を全面に形成する。このシリコン酸化膜のうち、第一電極膜１０の上に形成された部分がキャパシタの誘電体膜１１となる。次に、全面にポリシリコン膜を形成した後、フォトレジスト膜（図示せず）を全面に塗布し、第二電極膜１２となる部分のみ残すようにフォトレジスト膜をパターニングし、このフォトレジスト膜をマスクとして、ＣＤＥ（ケミカル  ドライ  エッチング）等の等方性エッチングによりポリシリコン膜をエッチングして第二電極膜１２を形成する。
【００１２】
この際に本発明では前記第二電極膜１２へのパターニング加工を従来とは異なり、ＲＩＥエッチング等の異方性エッチングではなく、等方性エッチングを用いる点に特長がある。この等方性エッチングにより、前記図１０に示す従来の製造方法により得られる半導体装置のように、トレンチ内壁にポリシリコン膜６２ａが残ることが無くなる。このように、トレンチ内壁にポリシリコン膜６２ａが残らないので、このポリシリコン膜６２ａと、タングステンプラグ等の金属が埋め込まれた開口部１７との絶縁不良を少なくすることができ、ＴＬＰＭの電気不良を減らすことができるのである。前記等方性エッチングとしては、ＣＦ4＋Ｏ2の混合ガスをプラズマ化した気体を利用したＣＤＥや液相でのフッ硝酸系エッチングがあるが、制御の容易性や作業性の点から気相でのＣＤＥが好ましい。次に、従来と同様にトレンチ３内を埋める層間絶縁膜５をＣＶＤ法により形成した後、層間絶縁膜５表面の凹凸を平坦化するために、ＣＭＰ法により研磨する。ＴＬＰＭ領域１３とキャパシタ領域１４のそれぞれの各電極位置に対応するように、開口部１５、１６、１７、１８をフォトリソグラフ技術により形成し、前記開口部にＴｉ−ＴｉＮ膜などのバリアメタル１９、２０、２１、２２、タングステンなどの埋め込み金属プラグ２３、２４、２５、２６およびアルミニウム膜などの金属電極膜２７、２８、２９、３０をこの順に形成すると、図１に示す半導体装置が完成する。
【００１３】
前記タングステンプラグは次のようにして形成される。まず、前記Ｔｉ−ＴｉＮ膜上に、六フッ化タングステンとモノシランを用いた還元反応によるタングステンの核生成後、六フッ化タングステンと水素を用いた還元反応により前記開口部１５、１６、１７、１８を埋めるの厚さ以上のタングステン膜を形成する。次にドライエッチングにより、前記開口部１５、１６、１７、１８以外のタングステン膜をエッチバックして除去して前記タングステンプラグを形成する。
【図面の簡単な説明】
【００１４】
【図１】本発明の半導体装置の製造方法により作られる半導体装置の模式的断面図
【図２】本発明の半導体装置の製造方法にかかる製造工程における一ステップの半導体基板の要部断面図
【図３】本発明の半導体装置の製造方法にかかる製造工程における一ステップの半導体基板の要部断面図
【図４】本発明の半導体装置の製造方法にかかる製造工程における一ステップの半導体基板の要部断面図
【図５】従来の半導体装置の製造方法にかかる製造工程における一ステップの半導体基板の要部断面図
【図６】従来の半導体装置の製造方法にかかる製造工程における一ステップの半導体基板の要部断面図
【図７】従来の半導体装置の製造方法にかかる製造工程における一ステップの半導体基板の要部断面図
【図８】従来の半導体装置の製造方法にかかる製造工程における一ステップの半導体基板の要部断面図
【図９】従来の半導体装置の製造方法にかかる製造工程における一ステップの半導体基板の要部断面図
【図１０】従来の半導体装置の製造方法により作られる半導体装置の模式的断面図
【符号の説明】
【００１５】
１    Ｐ型Ｓｉ基板
２    Ｐウェル領域
４    Ｎドレイン領域
５    層間絶縁膜
６    ＬＯＣＯＳ酸化膜（素子分離酸化膜）
７    ゲート酸化膜
８    Ｎソース領域
９    ゲート電極膜
１０  第一電極膜
１１  誘電体膜
１２    第二電極膜
１３    絶縁ゲート型トランジスタ領域、ＴＬＰＭ（トレンチ横型ＭＯＳＦＥＴ）領域
１４    キャパシタ領域。
【図１】
0004830265.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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