(57)【特許請求の範囲】
【請求項１】
待機時に入力端が高インピーダンスになり、動作時に前記入力端が動作点電圧にセルフバイアスされるセルフバイアス増幅回路を備えた入力増幅回路において、
前記動作点電圧にほぼ等しい外部バイアス電圧を、前記待機時に前記入力端へ印加し、かつ前記動作時に前記入力端から切り離す外部バイアス回路を備え、
前記外部バイアス回路は、電源と接地間に、前記電源側から第１ｐＭＯＳトランジスタ、第１ｎＭＯＳトランジスタ、第２ｐＭＯＳトランジスタ及び第２ｎＭＯＳトランジスタの順序で直列に接続されたトランジスタの直列接続を含むバッファ回路を有し、
前記第１ｎＭＯＳトランジスタ及び前記第２ｐＭＯＳトランジスタは、前記第１ｎＭＯＳトランジスタ及び前記第２ｐＭＯＳトランジスタのゲートに印加された基準バイアス電圧を、前記第１ｎＭＯＳトランジスタと前記第２ｐＭＯＳトランジスタの接続ノードから前記入力端へ出力するソースホロワ回路を構成し、
前記第１ｐＭＯＳトランジスタ及び前記第２ｎＭＯＳトランジスタは、前記第１ｐＭＯＳトランジスタ及び前記第２ｎＭＯＳトランジスタのゲートに印加される制御信号に基づいてオン・オフされ、前記ソースホロワ回路を前記電源及び前記接地に接続し又は切り離すスイッチ回路を構成することを特徴とする入力増幅回路。
【請求項２】
ダイオード接続された複数のｐＭＯＳトランジスタ又はｎＭＯＳトランジスタを、前記電源と前記接地間に順方向の直列接続となるように接続し、前記直列接続の中間点から前記基準バイアス電圧を出力する基準バイアス電圧生成回路を備えたことを特徴とする請求項１記載の入力増幅回路。
【請求項３】
前記電源と前記接地間に接続する高抵抗の分圧抵抗により前記電源電圧を分圧して前記バイアス電圧を生成する基準バイアス電圧生成回路を備えたことを特徴とする請求項１記載の入力増幅回路。
【請求項４】
外部から入力された前記基準バイアス電圧を前記バイアス回路へ供給することを特徴とする請求項１記載の入力増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は入力端が待機時に高インピーダンスにされ、動作時に動作点電圧にセルフバイアスされるセルフバイアス増幅回路を備えた半導体集積回路の入力増幅回路に関し、とくに動作時の起動時間が短くかつ消費電力が少ない入力増幅回路に関する。
【背景技術】
【０００２】
半導体集積回路には、容量を介して入力される信号を増幅して内部回路に出力する入力増幅回路を備えたものがある。例えば、振幅の小さな論理信号あるいは外部の発振電圧を内部回路の論理振幅まで増幅するＣＭＯＳ集積回路である。
【０００３】
これらの入力増幅回路は、アナログ動作をするのでデジタルＣＭＯＳ回路に較べて消費電力が大きくなりやすい。このため、パワーダウン機能を備えて間歇的に動作させ、待機時の消費電力を削減する工夫がなされている。
【０００４】
図５はＣＭＯＳインバータ回路図であり、入力増幅回路に多用されている反転増幅器を表している。図６は従来のセルフバイアス入力増幅回路の回路図であり、図５のＣＭＯＳインバータを用いたパワーダウン機能を持たないセルフバイアス入力増幅回路を表している。
【０００５】
図６を参照して、従来のパワーダウン機能を持たない入力増幅回路３０は、反転増幅器１の出力を帰還抵抗ＲＭを介してノードＮ１（反転増幅器１の入力が接続するノード）へ帰還する帰還増幅回路から構成されている。この入力増幅回路３０はセルフバイアス増幅回路をなし、その動作点電圧Ｖｏ（ノードＮ１のバイアス電圧）は反転増幅器１の入出力特性とに基づき自動的に定まる。なお帰還抵抗ＲＭは、ゲートがそれぞれ電源Ｖｄｄ及び接地Ｖｓｓに接続されたｎＭＯＳ及びｐＭＯＳトランジスタＴｒ１、Ｔｒ２の並列接続から構成されている。また、反転増幅器１は、図５を参照して、ｐＭＯＳトランジスタ１ｅとｎＭＯＳトランジスタ１ｆとの直列接続からなる周知のＣＭＯＳインバータからなる。
【０００６】
外部の入力信号源５からの入力信号Ｖｉｎ（例えば温度補償型又は電圧制御型の水晶発振器からの正弦波信号）は、直流阻止用の容量Ｃｐを介して入力端３へ入力される。入力増幅回路３０は、動作点電圧Ｖｏを中心に正負に振動する入力信号Ｖｉｎを増幅し、出力端４へ出力する。このとき、反転増幅器１は動作点電圧を中心に小振幅動作を行なうため、動作点電流にほぼ等しい平均電流が、反転増幅器１を通り電源Ｖｄｄから接地Ｖｓｓへに流れる。この平均電流は入力信号の有無に係わらず常に流れるため、入力増幅回路３０の動作が停止する待機時にも流れて無用に電力を消費する。
【０００７】
かかる待機時の電力消費を削減するため、待機時にパワーダウンモードを採用した入力回路が開発されている。
【０００８】
図７は従来の入力増幅回路（その１）回路図であり、帰還回路をＯＦＦ（開放）して、パワーダウンするセルフバイアス入力増幅回路を表している。図８は従来の入力増幅回路（その２）回路図であり、帰還回路をＯＦＦ（開放）し、かつ反転増幅器の電源をＯＦＦ（切断して）してパワーダウンするセルフバイアス入力増幅回路を表している。
【０００９】
図７に示す入力増幅回路３１では、帰還抵抗ＲＭをなすｎ及びｐＭＯＳトランジスタＴｒ１，２のゲートに、それぞれ制御信号Ｐ及びＰ* （本明細書では、制御信号Ｐの反転を制御信号Ｐ* と表示する。）が印加される。動作時には制御信号ＰがＨレベル（高電位）であり、トランジスタＴｒ１、Ｔｒ２は帰還抵抗ＲＭとして動作する。待機時には制御信号ＰがＬレベル（低電位）になり、トランジスタＴｒ１、Ｔｒ２はＯＦＦされる。その結果、帰還回路が切断されてノードＮ１はハイインピーダンスになる。一方、このノードＮ１は、待機時の間、ｎＭＯＳトランジスタ８により接地Ｖｓｓされ強制的にＬレベルに保持される。この入力増幅回路３１は、反転増幅器１の出力が待機時にＨレベルに固定されるので、ＣＭＯＳインバータから構成される反転増幅器１は待機時に電力を消費しない。なお、入力端３に接続されたトランジスタＴｒ８、Ｔｒ９は、静電気放電素子（ＥＳＤ素子）であり、入力保護回路を構成している。
【００１０】
図８に示す入力増幅回路３２では、反転増幅器１と電源及び接地間にそれぞれゲートに制御信号Ｐ* 、Ｐが印加されるｐＭＯＳ及びｎＭＯＳトランジスタＴｒ３、Ｔｒ４からなるトランジスタスイッチが挿入され、待機時には制御信号ＰをＬレベルとして反転増幅器１を電源から分離する。従って、待機時には電源電流は流れず待機時の電力消費を回避することができる。なお、ＣＭＯＳインバータからなる反転増幅器１は、電源から分離されると入出力が共にハイインピーダンスとなるので、帰還抵抗ＲＭを構成するトランジスタＴｒ１、Ｔｒ２を制御する必要はない。
【００１１】
図１１は従来の入力増幅回路セルフバイアス電圧波形図であり、図７及び図８に示す従来の入力増幅回路３１、３２のノードＮ１の電圧Ｖ１の時間変動を表している。なお、電圧Ｖ１は時間平均された電圧を表し、これに重畳する入力信号Ｖｉｎは除かれている。
【００１２】
先ず、図７に示す入力増幅回路３１のノードＮ１の電圧波形について説明する。入力増幅回路３１は、図１１を参照して、時刻ｔ０では待機時中であり制御信号ＰがＬレベルにされている。このとき、ノードＮ１はトランジスタＴｒ８により接地Ｖｓｓに接続され、図１１中の実線ロを参照して、ノードＮ１の電圧Ｖ１はＬレベルに固定されている。
【００１３】
時刻ｔ１で制御信号ＰがＨレベルになり動作時に移行すると、ノードＮ１の電圧Ｖ１は帰還抵抗ＲＭを介して立ち上がり時間Ｔｕの間に動作点電圧Ｖｏまで上昇し、入力増幅回路３１が正常に増幅動作を開始する。しかし、立ち上がり時間Ｔｕの間は正常なバイアス電源がノードＮ１に印加されていないので動作が担保されない。このため、この間を待ち時間（起動時間）とする必要があり、この待ち時間中の消費電力は無用な電力消費となっている。
【００１４】
さらに、時刻ｔ２で動作時が終了し待機時に入ると制御信号ＰはＬレベルにされ、帰還抵抗ＲＭを構成するトランジスタＴｒ１、Ｔｒ２がＯＦＦされるとともにトランジスタＴｒ８がＯＮになりノードＮ１を接地Ｖｓｓまで下降させる。しかし、ノードＮ１の立ち下がり時間Ｔｄの間は、反転増幅器１の出力が完全にＨ又はＬレベルに達していないため電力消費が発生する。このため、動作時が終了して待機時に入った後も立ち下がり時間Ｔｄの間に電力が消費される。
【００１５】
このように、従来の入力増幅回路３１は、動作時又は待機時へ移行するいずれの遷移期間中にも反転増幅器１が電力を消費する。しかし、この遷移期間は正常な動作が行なわれないため、無用に電力が消費されてしまう。
【００１６】
上述した入力増幅回路３１では、トランジスタＴｒ８を制御信号Ｐ* でＯＮ・ＯＦＦすることで、ノードＮ１の電圧Ｖ１を、動作電圧Ｖｏから接地Ｖｓｓの電位まで急速に下降させる。これは、ノードＮ１の電圧Ｖ１が動作点電圧Ｖｏ近傍に留まる時間を短くして、その間に消費される無用な消費電力を低減するためである。
【００１７】
なお、トランジスタＴｒ８によるノードＮ１の強制的な接地がないと、無用な電力消費が多くなる。即ち、待機時にハイインピーダンスにされるノードＮ１は、このノードＮ１に接続するトランジスタＴｒ１、２、８、９及び反転増幅器１を構成するトランジスタ１ｅ、１ｆのリーク電流により、図１１のイを参照して、待機開始の時刻ｔ２から十分な時間（立ち下がり時間Ｔｄ）を経過した後には、ＬとＨとの間のレベル、例えば実線イを参照してＬレベルに固定される。なお、この固定されるレベルは、ノードＮ１に流入及び流出するリーク電流の比で定まるが、設計上は最悪値であるＨ又はＬレベルとして設計する必要がある。
【００１８】
しかし、リーク電流でハイインピーダンスのノードＮ１を充電するには、ノードＮ１に接続する容量Ｃｐをも充放電しなければならず、立ち下がり時間Ｔｄは非常に大きい。このため、待機時に入ってもノードＮ１が動作点電圧Ｖｏの近傍に留まる時間が長くなり、この間入力増幅器１に動作電流が流れて長期間にわたり無用な電力消費が発生してしまう。また、ノードＮ１に流入、流出するリーク電流の比によってはノードＮ１が動作点電圧Ｖｏ近くになることもあり、常時動作点電流に近い電流が流れる事態も起こり得る。
【００１９】
次ぎに、図８に示した入力増幅回路３２の波形について説明する。入力増幅回路３２は、待機時にはノードＮ１の他、入力増幅回路３２が出力するノードＮ２もハイインピーダンスになる。従って、図１１中の線イを参照して、上述した入力増幅回路３１のトランジスタＴｒ８による強制的な接地のない場合と同様に、ノードＮ１の電圧はリーク電流によって充放電され、動作時から待機時へ移行する時刻ｔ２から長い遷移期間Ｔｄ（ｈ）を経てＨとＬとの中間のレベル、例えばＨレベル又はＬレベルに固定される。従って、立ち下がり時間Ｔｄ（ｈ）が長くなる。
【００２０】
しかし、立ち下がり時間Ｔｄの間は既に反転増幅器１は電源から分離されており無用な電力消費は生じない。このため、ノードＮ１の強制的な接地がなくても電力消費を抑制することができる。一方、立ち上がり時間Ｔｕは上述した入力増幅回路３１の場合と同様であり、立ち上がり時間Ｔｕの間に無用な電力消費を生ずることも入力増幅回路３１と同様である。
【００２１】
上述した２つの従来の入力増幅回路３１、３２は、待機時にノードＮ１がハイインピーダンスにされるセルフバイアス増幅回路を用いたもので、いずれも待機時、とくに立ち下がり時間Ｔｄの消費電力を削減することができる。
【００２２】
しかし、上述の入力増幅回路３１、３２は、待機時から動作時に移行する際の立ち上がり時間Ｔｕ（即ち入力増幅回路３１、３２の起動時間）が長く、その間の消費電力が多いという問題がある。上述したように、入力増幅回路３１では、待機時にノードＮ１はＬレベルに固定されるので、動作時に移行する際に、ノードＮ１の電圧をＬレベルから動作点電圧Ｖｏまで引き上げる必要がある。セルフバイアス入力増幅回路３１、３２では、帰還抵抗ＲＭを介してノードＮ１の電圧を引き上げる。しかし、ノードＮ１には容量Ｃｐが接続されており、この容量Ｃｐを充放電しなければならず、立ち上がり時間Ｔｕが長い。帰還抵抗ＲＭを小さくして立ち上がり時間Ｔｕを短くする方法もあるが、反転増幅器１の出力インピーダンスを下げねばならず動作時の消費電力が増加する。（上述したセルフバイアス入力増幅回路については例えば特許文献１参照。）
上述のセルフバイアス増幅回路を用いた入力増幅回路の他に、外部バイアス型増幅回路を用いた入力増幅回路でもパワーダウン機能が実現されている。
【００２３】
図９及び図１０はそれぞれ従来の入力増幅回路（その３）及び（その４）回路図であって、それぞれパワーダウン機能を有する外部バイアイ型増幅回路を用いた入力増幅回路を表している。（図９及び図１０に示す入力増幅回路については、それぞれ特許文献２及び特許文献３参照。）
図９を参照して、ＣＭＯＳインバータからなる反転増幅器１は、待機時に、電源Ｖｄｄ及び接地Ｖｓｓと反転増幅器１の間に挿入されたトランジスタＴｒ３、Ｔｒ４がＯＦＦされることで電源Ｖｄｄ及び接地Ｖｓｓから切り離されパワーダウンされる。
【００２４】
入出力間が短絡された反転増幅器３５は、反転増幅器１の動作点電圧Ｖｏに等しいバイアス電圧を発生し、ノードＮ１へ供給する。この反転増幅器３５は待機時に、反転増幅器１と同様に、電源Ｖｄｄ及び接地Ｖｓｓと反転増幅器１の間に挿入されたトランジスタＴｒ１３、Ｔｒ１４がＯＦＦされることで電源Ｖｄｄ及び接地Ｖｓｓから切り離されバワーダウンされる。
【００２５】
この入力増幅回路３３は、動作時には２個の反転増幅器１、３５が同時に動作し、外部バイアス型の増幅回路として動作する。一方、待機時には２個の反転増幅器１、３５が同時にパワーダウンされ、電力が消費されない。この入力増幅回路３３では、バイアス電圧は動作時にのみ供給され、待機時には供給されない。
【００２６】
図１２は従来の入力増幅回路外部バイアス電圧波形図であり、図９及び図１０に示す従来の入力増幅回路３３、３４のノードＮ１の電圧Ｖ１の時間変動を表している。
【００２７】
図１２中の線ハは、図９に示す入力増幅回路３３のノードＮ１の電圧波形図を表している。待機時には２個の反転増幅器１、３５がパワーダウンするので、ノードＮ１はハイインピーダンスになっている。このノードＮ１の電圧は、ノードＮ１に接続するトランジスタのリーク電流により充放電され、図１２中の線ハを参照して、時刻ｔ０ではＨとＬの中間レベル、例えばＨ又はＬレベルに固定されている。
【００２８】
時刻ｔ１で制御信号ＰがＨレベルにされ動作時が開始すると、反転増幅器３５が動作してバイアス電圧がノードＮ１に供給される。同時に反転増幅器１も動作状態になり、立ち上がり時間Ｔｕ後にノードＮ１の電圧が動作点電圧Ｖｏに達したのちは、通常の入力信号の増幅動作が行なえるようになる。
【００２９】
この入力増幅回路３３は、バイアス電圧を発生する反転増幅器３５の出力インピーダンスが低いので、上述したセルフバイアス型の入力増幅回路３１、３２に較べて急速に容量Ｃｐを充放電できる。従って、立ち上がり時間が短く無用な電力消費が低減される。なお、動作時から待機時への移行の際の立ち下がり時間Ｔｄ（Ｈ）が長くても、パワーダウンされているので電力は消費されない。
【００３０】
しかし、この入力増幅回路３３は、入力端５に低インピーダンスの反転増幅器３５の出力が接続されるので、入力インピーダンスが低くなる。また、容量Ｃｐが接続するノードＮ１を最悪の場合、Ｈ又はＬレベルから動作点電圧Ｖｏにまで引き上げ又は引き下げるので、その電圧変化量が大きく、立ち上がり時間Ｔｕを短縮して消費電力を削減するには限界がある。
【００３１】
図１０に示す入力増幅回路３４は、上述した図９に示す入力増幅回路３３のバイアス方法を改善したもので、バイアス電圧を発生する反転増幅器３５の出力とノードＮ１とを高抵抗ｒｈを介して接続する。これにより、反転増幅器３５の付加に伴い生ずる入力端３からみた入力インピーダンスの低下を抑えることができる。
【００３２】
入力増幅回路３３のノードＮ１に接続する高抵抗ｒｈには、並列にｎＭＯＳトランジスタＴｒ１５が接続されている。このトランジスタＴｒ１５は、制御信号Ｐの初期の短期間（立ち上がり時間Ｔｕの間）のみＯＮして高抵抗ｒｈをバイパスし、反転増幅器３５の出力とノードＮ１とを直接接続する。これにより、高抵抗ｒｈを挿入することで生ずる立ち上がり期間Ｔｕの長期化を防止する。このため、図１２中の線ニを参照して、ノードＮ１の立ち上がり時間Ｔｕは、外部バイアス電圧を直接ノードＮ１に印加する既述の入力増幅回路３３と同程度に短かい。
【００３３】
なお、反転増幅器１、３５を接地Ｖｓｓ・電源Ｖｄｄから切り離すために、反転増幅器１では接地Ｖｓｓとの間に、反転増幅器３５では電源Ｖｄｄとの間に、それぞれ１個のトランジスタＴｒ４、Ｔｒ１３が設けられる。待機時にこれらのトランジスタＴｒ４、Ｔｒ１３がＯＦＦされると、ノードＮ１はトランジスタＴｒ１４を介して速やかにＬレベルに固定される。同時に、出力端４はトランジスタＴｒ３を介してＨレベルに固定される。これにより、図１２中の線ニを参照して、待機時へ移行する際の立ち下がり時間Ｔｄが短くすることができる。また、待機時に動作電流が流れず電力消費が回避される。
【００３４】
しかし、上述した外部バイアス型の増幅回路は、バイアス電圧を動作点電圧Ｖｏに一致させるために、反転増幅器１と同一特性を有する反転増幅器３５を用いてバイアス電圧を発生させる必要がある。２つの反転増幅器１、３５の特性が不揃いであると、入力増幅回路３３、３４の特性が劣化してしまう。しかし、２つの反転増幅器１、３５の特性を揃えることは製造上難しい。
【００３５】
また、従来の入力増幅回路３１〜３４のノードＮ１は、待機時にＨ又はＬレベルの間にあり、動作時には動作点電圧Ｖｏまで変化する。この電圧変化は、最悪の場合、Ｈ及びＬレベルの電圧差のほぼ半分であり、容量Ｃｐをこの電圧差まで充放電しなければならない。このため、立ち上がり時間Ｔｕを短縮することは難しい。
【特許文献１】特開平２−６３３０６号公報
【特許文献２】特開平９−３０７４１２号公報
【特許文献３】特開平７−２０２５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
上述したように、セルフバイアス増幅回路を用いた従来の入力増幅回路では、待機時から動作時に移行する際、入力端をＨ又はＬレベルから動作点電圧まで大振幅の変化をさせなければならない。このため、動作時の立ち上がり時間が長くなり、この間に無駄に電力が消費され徒に消費電力が大きくなるという問題がある。立ち上がり時間を短縮するため帰還抵抗を小さくしても、同時に出力インピーダンスも低くしなければならず消費電力を低減することは難しい。
【００３７】
動作時にのみバイアス電圧を供給するバイアス回路を備えた従来の入力増幅回路では、特性が揃った２個の反転増幅器を必要とするため製造が難しいという問題がある。また、入力端からみた入力インピーダンスが低下するという問題がある。この問題を解決するため、動作時のタイミングに合わせて短時間の間のみバイアス回路を接続し、その後の動作時にはバイアス回路を高抵抗を介して接続するという方法では、タイミングを精密に制御する必要があり回路が複雑になるという問題がある。さらに、いずれの方法によっても、動作時に移行する際の入力端電圧の振幅変化が大きく、動作時へ移行する際の立ち上がり時間の短縮は制限されるという問題がある。
【００３８】
本発明は、製造が容易で、待機時から動作時へ移行する際の遷移期間（入力増幅回路の起動時間）が短かく、無用な電力消費が少ない入力増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００３９】
上記課題を解決するための本発明の構成は、待機時に入力端が高インピーダンスになり、動作時に前記入力端が動作点電圧にセルフバイアスされるセルフバイアス増幅回路を備えた入力増幅回路において、前記動作点電圧にほぼ等しい外部バイアス電圧を、前記待機時に前記入力端へ印加し、かつ前記動作時に前記入力端から切り離す外部バイアス回路を備え、前記外部バイアス回路は、電源と接地間に、前記電源側から第１ｐＭＯＳトランジスタ、第１ｎＭＯＳトランジスタ、第２ｐＭＯＳトランジスタ及び第２ｎＭＯＳトランジスタの順序で直列に接続されたトランジスタの直列接続を含むバッファ回路を有し、前記第１ｎＭＯＳトランジスタ及び前記第２ｐＭＯＳトランジスタは、前記第１ｎＭＯＳトランジスタ及び前記第２ｐＭＯＳトランジスタのゲートに印加された基準バイアス電圧を、前記第１ｎＭＯＳトランジスタと前記第２ｐＭＯＳトランジスタの接続ノードから前記入力端へ出力するソースホロワ回路を構成し、前記第１ｐＭＯＳトランジスタ及び前記第２ｎＭＯＳトランジスタは、前記第１ｐＭＯＳトランジスタ及び前記第２ｎＭＯＳトランジスタのゲートに印加される制御信号に基づいてオン・オフされ、前記ソースホロワ回路を前記電源及び前記接地に接続し又は切り離すスイッチ回路を構成する。
【００４０】
本構成では、待機時に高インピーダンスにされた入力端へ、待機時のみ外部バイアス電圧を印加する。即ち、入力端電圧は、待機時に外部バイアス電圧に維持され、動作時にはセルフバイアス電圧（即ち動作点電圧）に維持される。このように、動作時にはセルフバイアスされるので、容易に最適な動作点に制御することができる。
【００４１】
この構成では、動作時と待機時との入力端電圧差は、セルフバイアス電圧と外部バイアス電圧との電圧差となる。本構成の外部バイアス電圧は、セルフバイアス電圧にほぼ等しくなるように設計されており、これらのバイアス電圧の電圧差は、入力端電圧がＨ又はＬレベルになる従来の入力増幅回路と較べて小さい。このため、入力端電圧が動作時から待機時へ又はその逆に移行する時の電圧ステップは小さく、従って、移行時の入力端電圧の遷移期間は短くなる。
【００４２】
かかる構成では、入力端電圧の遷移期間が短いので、待ち時間とされる待機時から動作時への移行期間（起動時間）を短く設定することができ、この間に消費される無用な電力消費を抑制することができる。なお、待機時にはセルフバイアス増幅回路の入力端は動作点電圧に近い外部バイアス電圧に維持されるが、待機時にはパワーダウン機能が動作するためセルフバイアス増幅回路での電力消費は生じない。
【００４３】
また上述の構成では、入力端電圧の電圧ステップが小さいので、入力端の容量を充放電するための電力、即ち外部バイアス電圧又はセルフバイアス電圧から流れる電流に起因する電力消費が少ない。なお、入力端電圧の遷移期間が経過した後は、入力端電圧を外部バイアス電圧又はセルフバイアス電圧に維持するために必要な電力消費を要するが、通常この電力は入力端に接続する素子のリーク電流を補充できれば足り、遷移時の電力消費に較べて非常に小さくなる。
【００４４】
上述の構成において、移行時の入力端電圧の電圧ステップを小さくするという観点から、外部バイアス電圧はセルフバイアス電圧に等しくすることが望ましい。しかし、これらのバイアス電圧を精密に等しくすることは、製造のばらつきを精密に制御しなければならず実用的でない。
【００４５】
本構成では、外部バイアス電圧をセルフバイアス電圧にほぼ等しくする。本明細書でバイアス電圧が「ほぼ等しい」とは、入力端電圧がとり得るＨレベルとＬレベルとの中間の電圧範囲にあることをいい、好ましくはＨレベルとＬレベルとの中央値の電圧に近い電圧である。かかる中央値の電圧に近い電圧として、例えば中央値の電圧からＭＯＳトランジスタのしきい値電圧以内又はしきい値の１／２以内に設定することができる。
【００４６】
このような電圧は、ダイオード接続された複数のトランジスタを電源と接地間に直列接続し、その中間点から基準バイアス電圧として上記電圧を出力する基準バイアス電圧生成回路により生成することができる。このように、複数トランジスタの直列接続を用いることで、この直列接続を流れる電流を小さくし、基準バイアス電圧生成回路の消費電力を少なくすることができる。さらに、このダイオード接続に代えて高抵抗の分圧抵抗を用いてもよい。
【００４７】
外部バイアス回路は、電源と接地間に、前記電源側からｐＭＯＳトランジスタ、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの順序で直列に接続されたトランジスタの直列接続を含むバッファ回路を有する。
【００４８】
このトランジスタの直列接続を構成する中央のｎＭＯＳトランジスタ及びｐＭＯＳトランジスは、いずれもゲートが基準バイアス電圧に接続され、かつソースが出力端に接続されている。そして、ゲートに印加された基準バイアス電圧を、外部バイアス電圧として出力するソースホロワ回路として動作する。即ち、この中央のｎＭＯＳトランジスタ及びｐＭＯＳトランジスは、高入力インピーダンス・低出力インピーダンスのバッファ回路を構成する。
【００４９】
このバッファ回路を用いて、外部バイアス電圧を入力増幅回路の入力端に低インピーダンスで供給することができる。このため、入力端に重畳する入力信号の強度が変動してもそれに追従してバイアス電圧が変動するという事態を回避することができる。一方、入力インピーダンスは高いので、消費電力は小さいけれども出力インピーダンスが高い基準バイアス電圧生成回路を基準電圧源として用いることができる。例えば、複数のトランジスタの直列接続や高抵抗の分圧抵抗を用いた高出力インピーダンスの基準バイアス電圧源を、外部バイアス電圧の基準電圧として利用することできる。
【００５０】
また、このバッファ回路を構成するソースホロワは、入力電圧と出力電圧との電圧差がソースホロワを構成するトランジスタのしきい値を超えるとソースホロワとして動作する。一方、しきい値を超えないときはこれらのトランジスタはＯＦＦされ、これらのトランジスタに流れる電流が遮断されるので、バッファ回路の入出力は高インピーダンスになる。従って、入力増幅回路の入力端電圧が基準バイアス電圧にほぼ等しくなると、バッファ回路は自動的に動作を停止し電力を消費しない状態を保持する。このため、バッファ回路の消費電力は少ない。なお、入力増幅回路の入力端電圧がリークにより変動して入出力の電圧差がしきい値を超えると、バッファ回路は自動的に動作を開始する。
【００５１】
さらに、上記のソースホロワ回路を構成する２個のトランジスタの両端（電源に接続側の端及び接地に接続する側の端）に接続するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタは、制御信号に基づきＯＮ・ＯＦＦされ、上記ソースホロワ回路を電源及び接地からＯＮ・ＯＦＦする。即ち、動作時にはソースホロワ回路を電源及び接地に接続して電源を供給し、待機時には電源及び接地から切り離してパワーダウン状態にする。このとき、ソースホロワ回路の出力は高インピーダンスになり、実質的にセルフバイアス増幅回路の入力端から切り離された状態になるから、セルフバイアスにより短時間で動作点電圧へ復帰することができる。
【００５２】
上述した入力増幅回路を複数後備える半導体装置では、かかるバッファ回路を各入力増幅回路に設け、基準電圧を一つの基準バイアス電圧生成回路又は外部から導入することもできる。これにより、基準バイアス電圧生成回路を少なく又は無くすることができるので、回路規模を小さくかつ簡単にすることができる。
【発明の効果】
【００５３】
本発明によれば、待機時から動作時に移行する際の入力端電圧ステップが小さいので、動作時への遷移時間が短くその間に消費される無用な電力消費を抑制することができる。このため、消費電力が小さな入力増幅回路を実現することができ、半導体装置の性能向上に寄与するところが大きい。
【発明を実施するための最良の形態】
【００５４】
本発明の第１実施形態は、外部バイアス電圧をセルフバイアス増幅回路の入力端から切り離すスイッチを備えた入力増幅回路に関する。
【００５５】
図１は本発明の第１実施形態による入力増幅回路の回路図であり、入力増幅回路の回路を表している。図４は本発明の第１実施形態による入力増幅回路のバイアス電圧波形図であり、図１に示すノードＮ１の電圧波形を表している。
【００５６】
図１を参照して、入力増幅回路は、セルフバイアス増幅回路１０Ａ、外部バイアス回路及び入力端３に接続する２個のトランジスタＴｒ８、９を有する。
【００５７】
入力増幅回路１０の入力端３には、外部の入力信号源（例えば水晶発振器）から直流阻止用の例えば１ｎＦ〜１０ｎＦの容量Ｃｐを介して正弦波電圧が入力される。入力端に接続するトランジスタＴｒ８、Ｔｒ９はＥＳＤ素子を構成する。
【００５８】
入力増幅回路１０は、トランジスタＴｒ８、Ｔｒ９を含め、図８に示した従来の入力増幅回路３２と同様である。即ち、セルフバイアス増幅回路１０Ａは、図５に示すＣＭＯＳインバータからなる反転増幅器１の出力を、ｎＭＯＳトランジスタＴｒ１とｐＭＯＳトランジスタＴｒ２の並列接続からなる例えば１０ＭΩの帰還抵抗ＲＭを介してノードＮ１（反転増幅器１の入力）にフィードバックすることでセルフバイアスされる。
【００５９】
さらに、反転増幅器１の電源端子１ｃと電源Ｖｄｄの間にｐＭＯＳトランジスタＴｒ３が挿入され、反転増幅器１の接地端子１ｄと接地Ｖｓｓの間にｎＭＯＳトランジスタＴｒ４が挿入されている。これらのトランジスタＴｒ３、Ｔｒ４のゲートには、それぞれ制御信号Ｐ* 及び制御信号Ｐが印加される。
【００６０】
外部バイアス回路２０は、外部バイアス電圧Ｖ２を発生するバイアス電圧発生回路２１と、そのバイアス電圧発生回路２１とノードＮ１との間に挿入されたｎＭＯＳトランジスタＴｒ５とを備える。このｎＭＯＳトランジスタＴｒ５のゲートには制御信号Ｐ* が印加されていて、制御信号Ｐ* に基づきＯＮ・ＯＦＦされてノードＮ１とバイアス電圧発生回路２１とを接続し又は切り離す。
【００６１】
以下、本第１実施形態の入力増幅回路１０の動作について説明する。まず、動作時には制御信号ＰはＨレベル、制御信号Ｐ* はＬレベルになっている。従って、トランジスタＴｒ３、Ｔｒ４はＯＮされており、反転増幅器１に電力が供給されるので、セルフバイアス増幅回路１０Ａは正常に動作する。
【００６２】
一方、ノードＮ１とバイアス電圧発生回路２１との間に挿入されたトランジスタＴｒ５は動作時にはＯＦＦになっており、バイアス電圧発生回路２１はノードＮ１から切り離されている。従って、バイアス電圧発生回路２１から出力される外部バイアス電圧Ｖ２は、ノードＮ１に印加されない。このため、セルフバイアス増幅回路１０Ａは、外部バイアス回路２０の影響を受けることなく動作する。このように、入力増幅回路１０は、動作時には、セルフバイアス回路として動作するため、動作点電圧Ｖｏを容易に最適な電圧に制御することできる。
【００６３】
次ぎに、制御信号ＰがＨレベルからＬレベルに移行し、動作時から待機時に移行する場合について説明する。制御信号ＰがＨレベルからＬレベルに移行すると、トランジスタＴｒ３、Ｔｒ４がＯＦＦになり反転増幅器１への電力供給が遮断され、ノードＮ１及びノードＮ２からみた反転増幅器１の入出力は高インピーダンス状態になる。これと同時に、トランジスタＴｒ５がＯＮにされ、外部バイアス電圧Ｖ２がノードＮ１に印加され待機時中保持される。
【００６４】
さらに、制御信号ＰがＬレベルからＨレベルに移行し、待機時から動作時に移行する場合について説明する。制御信号ＰがＬレベルからＨレベルに移行すると、トランジスタＴｒ３、Ｔｒ４がＯＮになり反転増幅器１へ電力が供給され反転増幅器１が動作し始める。この反転増幅器１の出力（ノードＮ２の電圧）は、帰還抵抗ＲＭを介してノードＮ１にフイードバックされてノードＮ１を充放電し、ノードＮ１をセルフバイアス増幅回路１０Ａの動作点電圧Ｖｏとなるセルフバイアス電圧に維持する。セルフバイアス増幅回路１０ＡはノードＮ１が動作点電圧Ｖｏに達すると正常に増幅動作を開始する。
【００６５】
図１及び図４を参照して、待機時中の時刻ｔ０では、上述したようにノードＮ１には外部バイアス電圧Ｖ２が印加されるので、ノードＮ１の電圧Ｖ１は外部バイアス電圧Ｖ２に維持されている。時刻ｔ１で制御信号ＰがＨレベルに移行し待機時から動作時に移行すると、ノードＮ１の電圧Ｖ１はセルフバイアスにより動作点電圧Ｖｏまで遷移する。この電圧Ｖ１と動作点電圧Ｖｏとの差電圧は小さい（例えばＭＯＳトランジスタのしきい値程度にすることは容易である）ので、電圧Ｖ１から動作点電圧Ｖｏへ遷移するまでの立ち上がり時間Ｔｕは、従来のようにＨ又はＬレベルから動作点電圧Ｖｏへ遷移する場合に比べて非常に短くなる。この立ち上がり時間Ｔｕの間は、反転増幅器１が電力を消費をしているにもかかわらず正常な動作が担保されないため、正常な動作時とみなすことができない。このため、この立ち上がり時間Ｔｕの間は正常な動作をさせることができない起動時間として取り扱われ、無用に電力を消費する期間となる。本実施形態では立ち上がり時間Ｔｕが短く、この間に消費される無用な電力消費が少ない。
【００６６】
また、時刻ｔ２で制御信号ＰがＬレベルに移行し動作時から待機時に移行すると、ノードＮ１の電圧Ｖ１は、動作点電圧Ｖｏから立ち下がり時間Ｔｄをかけて外部バイアス電圧Ｖ２へと遷移する。既述したように、この立ち下がり時間Ｔｄの間は、既に反転増幅器１の電源は遮断されているので電力は消費されない。
【００６７】
上述した本第１実施形態の入力増幅回路１０では、待機時から動作時に又はその逆に移行する際のノードＮ１の移行時のステップ電圧は、動作点電圧Ｖｏと外部バイアス電圧Ｖ２との差に等しい。このステップ電圧は、動作点電圧ＶｏとＨ又はＬレベルとの差電圧に比べて非常に小さく、例えばＭＯＳトランジスタのしきい値電圧程度にすることができる。このため、ノードＮ１は高速に充放電されるので、遷移時間（立ち上がり時間Ｔｕ及び立ち下がり時間Ｔｄ）が短く、立ち上がり時間Ｔｕ（起動時間）中に無用に消費される電力が少ない。
【００６８】
さらに、本実施形態では、外部バイアス電圧Ｖ２は、待機時のみノードＮ１に接続されてノードＮ１を充放電する。このノードＮ１の充放電に要する外部バイアス電流（外部バイアス電圧Ｖ２の電流）は、立ち下がり時間Ｔｄの間のノードＮ１の充放電が終了して外部バイアス電圧Ｖ２が一定となった後は、外部バイアス電圧Ｖ２が接続していなければ高インピーダンスにされているノードＮ１のリーク電流を補充するだけの僅かな電流しか消費しない。ノードＮ１の充放電による電圧変化量はステップ電圧の僅かな電圧差でしかないから、この充放電に伴う外部バイアス電圧Ｖ２の電力消費は微々たるものである。従って、外部バイアス電圧Ｖ２の消費電力は極めて少ない。なお、動作時には外部バイアス電圧Ｖ２はノードＮ１から切り離されるからリーク電流を除き意図した電流は流れない。
【００６９】
本発明の第２実施形態は、第１実施形態の外部バイアス回路２０を変形した実施形態に関する。図２は本発明の第２実施形態回路図であり、入力増幅回路の外部バイアス回路を表している。
【００７０】
図２を参照して、第２実施形態の入力増幅回路１１は、基準バイアス電圧生成回路２３、バッファ回路２２及びセルフバイアス増幅回路１０Ａを備える。セルフバイアス増幅回路１０Ａは、図１に示すセルフバイアス増幅回路１０Ａと同じである。また、入力増幅回路１１は、図１に示す入力保護用のトランジスタＴｒ８、Ｔｒ９を備えることも第１実施形態の入力増幅回路１０と同様である。
【００７１】
基準バイアス電圧生成回路２３は、ゲートとドレインが接続されてダイオード接続とされた複数のｎＭＯＳトランジスタＴｒ３１の直列接続を有し、その直列接続の中間の接続点（ノードＮ３）から定電圧を出力する定電圧電源を構成している。この直列接続のドレインが接続された側は、ｐＭＯＳトランジスタＴｒ３２を介して電源Ｖｄｄに接続され、ソースが接続された側は、ｎＭＯＳトランジスタＴｒ３３を介して接地Ｖｓｓに接続されている。この直列接続の両端と電源Ｖｄｄ及び接地Ｖｓｓとの間に挿入された２個のトランジスタＴｒ３２、Ｔｒ３３は、ゲートにそれぞれ入力される制御信号Ｐ及び制御信号Ｐ* によりＯＮ・ＯＦＦされる。
【００７２】
この基準バイアス電圧生成回路２３では、ダイオード接続されたトランジスタＴｒ３１の個数をｎ、トランジスタＴｒ３１のしきい値をＶｔｈ３１、電源Ｖｄｄと接地Ｖｓｓ間電圧をＶＤとすると、
ｎ×Ｖｔｈ３１＜ＶＤ
となるように個数ｎ及び電圧ＶＤが選択される。このとき、各トランジスタＴｒ３１に印加されるソース・ゲート（ドレイン）間電圧は、ＶＤ／ｎとなりこれは各トランジスタＴｒ３１のしきい値Ｖｔｈ３１より小さい。このため、トランジスタＴｒ３１にはサブスレッショルド電流しか流れない。従って、この基準バイアス電圧生成回路２３は微小なサブスレッショルド電流で動作する極めて消費電力の少ない電圧発生回路として動作する。ノードＮ３に出力される基準バイアス電圧Ｖｃｂは、ノードＮ３と接地Ｖｓｓ間にｎ１個のトランジスタＴｒ３１が直列接続されている場合、
Ｖｃｂ＝ＶＤ×ｎ１／ｎ
である。一個のトランジスタＴｒ３１に加わる電圧はＶＤ／ｎであり、しきい値電圧より小さいので、この基準バイアス電圧生成回路２３によると基準バイアス電圧Ｖｃｂをこのしきい値電圧より小さな電圧を単位として精密に制御することができる。なお、ここではトランジスタＴｒ３３、Ｔｒ３２を考慮しなかったが、これらのトランジスタＴｒ３３、Ｔｒ３２による電圧降下を考慮してより精密に制御することもできる。
【００７３】
また、トランジスタＴｒ３１の直列接続に代えて、高抵抗の分圧抵抗を用いることもできる。
【００７４】
バッファ回路２２は、ゲート及びソースが共通に接続されたｎＭＯＳトランジスタＴｒ２１及びｐＭＯＳトランジスタ２２から構成されるソースホロワを含み、そのソースホロワと電源Ｖｄｄ及び接地ＶｓｓとはそれぞれｐＭＯＳトランジスタＴｒ２３及びｎＭＯＳトランジスタＴｒ２４を介して接続されている。このトランジスタＴｒ２３、Ｔｒ２４のゲートにはそれぞれ制御信号Ｐ及びＰ* が入力され、制御信号ＰによりＯＮ・ＯＦＦされる。
【００７５】
このバッファ回路２２は、基準バイアス電圧生成回路２３が出力する基準バイアス電圧Ｖｃｂが入力され、これをインピーダンス変換して低出力インピーダンスの外部バイアス電圧Ｖ２としてセルフバイアス増幅回路１０ＡのノードＮ１へ出力する。
【００７６】
より詳しくは、バッファ回路２２の出力端（ノードＮ１）の電圧と入力端（ノードＮ３）との電圧差が、ソースホロワを構成するトランジスタＴｒ２１、Ｔｒ２２のしきい値より大きい場合、トランジスタＴｒ２１、Ｔｒ２２はソースホロワとして動作する。他方、バッファ回路２２の出力端の電圧と入力端との電圧差が、トランジスタＴｒ２１、Ｔｒ２２のしきい値より小さい場合、トランジスタＴｒ２１、Ｔｒ２２はＯＦＦされてバッファ回路２２には電流が流れずその入出力は高インピーダンスになる。
【００７７】
従って、動作時と待機時との間の移行時のノードＮ１の電圧差（ステップ電圧）が大きくトランジスタＴｒ２１、Ｔｒ２２のしきい値を超えるときは、ノードＮ１はソースホロワにより急速に充放電される。そして、ノードＮ１が充放電され、ノードＮ１の電圧と基準バイアス電圧Ｖｃｂとの差電圧がトランジスタＴｒ２１、Ｔｒ２２のしきい値より小さくなると、バッファ回路の動作は停止し入出力は高インピーダンスになる。このように、バッファ回路２２は動作時においても、移行時の初期にのみ動作し、ノードＮ１の電圧が充放電された後は自動的に動作を停止するので、バッファ回路２４の消費電力は非常に小さい。その一方で、移行時にはノードＮ１を急速に充放電するので、移行時の起動時間は短い。
【００７８】
なお、基準バイアス電圧発生回路２３の出力インピーダンスは通常は非常に高い。このため、これを直接セルフバイアス回路１０ＡのノードＮ１に入力したのでは動作時と待機時との移行の際のノードＮ１の充放電が遅くなる。バッファ回路２２はソースホロワなので、内部抵抗が低い電源として外部バイアス電圧を出力することができる。これにより、待機時のノードＮ１の電圧がいつもほぼ一定に保持され、移行時のステップ電圧を小さく充放電時間を短くすることができる。また、低出力インピーダンスのバイアス電圧Ｖ２により急速に充放電される。従って、移行時の遷移期間（立ち上がり時間Ｔｕ及び立ち下がり時間Ｔｄ）が短く無用な消費電力を少なくすることができる。
【００７９】
上述した基準バイアス電圧発生回路２３及びバッファ回路２２は、制御信号ＰがＨレベル、制御信号Ｐ* がＬレベルになる動作時にはトランジスタＴｒ３２、Ｔｒ３３、Ｔｒ２３、Ｔｒ２４がＯＦＦになり、電源Ｖｄｄ及び接地Ｖｓｓから切り離される。一方、制御信号ＰがＬレベル、制御信号Ｐ* がＨレベルになる待機時には、トランジスタＴｒ３２、Ｔｒ３３、Ｔｒ２３、Ｔｒ２４がＯＮになり、電源Ｖｄｄ及び接地Ｖｓｓと接続されてノードＮ１に外部バイアス電圧Ｖ２が印加される。このように、動作時には電源Ｖｄｄ及び接地Ｖｓｓから切り離されるので、この間の電力消費が回避される。また、電源Ｖｄｄ及び接地Ｖｓｓから切り離されたバッファ回路の入出力は高インピーダンスになるので、バッファ回路の出力を直接ノードＮ１に接続しても、セルフバイアス増幅回路１０Ａの動作に影響を与えない。
【００８０】
図３は本発明の第３実施形態回路図であり、外部バイアス回路の構成を表している。本発明の第３実施形態は、一つの基準バイアス電圧を複数のセルフバイアス増幅回路１０Ａへ供給する入力増幅回路１２に関する。
【００８１】
図３を参照して、第３実施形態に係る入力増幅回路１２は、複数のセルフバイアス増幅回路１０Ａを有し、各セルフバイアス増幅回路１０Ａ毎にバッファ回路２２が設けられている。本実施形態のセルフバイアス増幅回路１０Ａ及びバッファ回路２２はそれぞれ第１実施形態のセルフバイアス増幅回路１０Ａ及び第２実施形態のバッファ回路２２と同じである。
【００８２】
各バッファ回路２２の出力は対応するセルフバイアス増幅回路１０ＡのノードＮ１に接続され、バッファ回路２２へ入力された基準バイアス電圧Ｖｃｂをインピーダンス変換した外部バイアス電圧Ｖ２をノードＮ１へ供給する。
【００８３】
基準バイアス電圧Ｖｃｂは、一つの電圧源、例えば基準バイアス電圧入力端子６を介して外部から供給される。必要ならば、半導体装置の内部に第２実施形態例に示す基準バイアス電圧生成回路２３を一つ設けて、外部からの基準バイアス電圧Ｖｃｂの供給を不要とすることもできる。
【００８４】
本実施形態によれば、複数の入力信号をそれぞれ増幅する入力増幅回路１２であっても、基準バイアス電圧生成回路２３を省略し又は一つのみ設けることで足りるから回路規模を小さくすることができる。
【００８５】
上述した本明細書には、下記付記記載の発明が開示されている。
（付記１）待機時に入力端が高インピーダンスになり、動作時に前記入力端が動作点電圧にセルフバイアスされるセルフバイアス増幅回路を備えた入力増幅回路において、
前記動作点電圧にほぼ等しい外部バイアス電圧を、前記待機時に前記入力端へ印加し、かつ前記動作時に前記入力端から切り離す外部バイアス回路を備えたことを特徴とする入力増幅回路。
（付記２）前記外部バイアス回路は、電源と接地間に、前記電源側から第１ｐＭＯＳトランジスタ、第１ｎＭＯＳトランジスタ、第２ｐＭＯＳトランジスタ及び第２ｎＭＯＳトランジスタの順序で直列に接続されたトランジスタの直列接続を含むバッファ回路を有し、
前記第１ｎＭＯＳトランジスタ及び前記第２ｐＭＯＳトランジスタは、前記第１ｎＭＯＳトランジスタ及び前記第２ｐＭＯＳトランジスタのゲートに印加された基準バイアス電圧を、前記第１ｎＭＯＳトランジスタと前記第２ｐＭＯＳトランジスタの接続ノードから前記入力端へ出力するソースホロワ回路を構成し、
前記第１ｐＭＯＳトランジスタ及び前記第２ｎＭＯＳトランジスタは、前記第１ｐＭＯＳトランジスタ及び前記第２ｎＭＯＳトランジスタのゲートに印加される制御信号に基づいてオン・オフされ、前記ソースホロワ回路を前記電源及び前記接地に接続し又は切り離すスイッチ回路を構成することを特徴とする付記１記載の入力増幅回路。
（付記３）ダイオード接続された複数のｐＭＯＳトランジスタ又はｎＭＯＳトランジスタを、前記電源と前記接地間に順方向の直列接続となるように接続し、前記直列接続の中間点から前記基準バイアス電圧を出力する基準バイアス電圧生成回路を備えたことを特徴とする付記２２記載の入力増幅回路。
（付記４）前記電源と前記接地間に接続する高抵抗の分圧抵抗により前記電源電圧を分圧して前記バイアス電圧を生成する基準バイアス電圧生成回路を備えたことを特徴とする付記２記載の入力増幅回路。
（付記５）外部から入力された前記基準バイアス電圧を前記バイアス回路へ供給することを特徴とする付記２記載の入力増幅回路。
（付記６）前記セルフバイアス増幅回路は、ＣＭＯＳインバータ回路の出力を帰還抵抗を介して前記入力端に帰還する帰還増幅回路と、前記待機時に前記ＣＭＯＳインバータ回路を前記ＣＭＯＳインバータ回路の電源及び接地から切り離すスイッチ回路とを有することを特徴とする付記１、２、３、４又は５記載の入力増幅回路。
【産業上の利用可能性】
【００８６】
本発明を集積回路の入力増幅回路に適用することで、消費電力が少なくかつ待機時から動作時の立ち上がり時間が短い半導体装置を実現することができる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１実施形態による入力増幅回路の回路図
【図２】本発明の第２実施形態回路図
【図３】本発明の第３実施形態回路図
【図４】本発明の第１実施形態による入力増幅回路のバイアス電圧波形図
【図５】ＣＭＯＳインバータ回路図
【図６】従来のセルフバイアス入力増幅回路回路図
【図７】従来の入力増幅回路（その１）回路図
【図８】従来の入力増幅回路（その２）回路図
【図９】従来の入力増幅回路（その３）回路図
【図１０】従来の入力増幅回路（その４）回路図
【図１１】従来の入力増幅回路セルフバイアス電圧波形図
【図１２】従来の入力増幅回路外部バイアス電圧波形図
【符号の説明】
【００８８】
１、３５  反転増幅器
１ａ  入力
１ｂ  出力
１ｃ  電源端子
１ｄ  接地端子
１ｅ  ｐＭＯＳトランジスタ
１ｆ  ｎＭＯＳトランジスタ
３  入力端
４  出力端
５  入力信号源
６  基準バイアス電圧入力端子
１０、１１、１２、３０〜３４  入力増幅回路
１０Ａ  セルフバイアス増幅回路
２０  外部バイアス回路
２１  バイアス電圧発生回路
２２  バッファ回路
２３  基準バイアス電圧生成回路
Ｃｐ  容量
Ｎ１、Ｎ２、Ｎ３  ノード
Ｐ、Ｐ*   制御信号
ｒｈ  高抵抗
ＲＭ  帰還抵抗
Ｔｒ１、Ｔｒ４、Ｔｒ５、Ｔｒ８、Ｔｒ１４、Ｔｒ１５、Ｔｒ２１、Ｔｒ２４、Ｔｒ３１、Ｔｒ３３  ｎＭＯＳトランジスタ
Ｔｒ２、Ｔｒ３、Ｔｒ９、Ｔｒ１３、Ｔｒ２２、Ｔｒ２３、Ｔｒ３２  ｐＭＯＳトランジスタ
Ｖｃｂ  基準バイアス電圧
Ｖｄｄ  電源
Ｖｓｓ  接地
Ｖｉｎ  入力信号
Ｖ１  （ノードＮ１の）電圧
Ｖ２  外部バイアス電圧
Ｖｏ  動作点電圧
【図１】
0004625732.tif 000002
【図２】
0004625732.tif 000003
【図３】
0004625732.tif 000004
【図４】
0004625732.tif 000005
【図５】
0004625732.tif 000006
【図６】
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【図７】
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【図８】
0004625732.tif 000009
【図９】
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【図１０】
0004625732.tif 000011
【図１１】
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【図１２】
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