(57)【特許請求の範囲】
【請求項１】
機器の状態等の入力を取り込み所定の演算を行って機器の制御信号を出力する制御装置において、
非同期で演算を行う複数のプロセッサと、
前記複数のプロセッサそれぞれの演算結果を格納するための複数のデータ格納手段と、
タイマにより生成される一定の周期の比較指令に基づいて前記複数のデータ格納手段に格納された前記複数のプロセッサの演算結果を一定の周期で読み出して比較する比較回路と、
前記比較回路の比較結果の履歴を格納する比較履歴格納手段と、を有することを特徴とする制御装置。
【請求項２】
請求項１記載の制御装置において、
前記比較履歴格納手段に格納された比較結果の履歴が所定の条件を満たした場合に、機器の制御信号を安全側に制御する安全側選択回路を有することを特徴とする制御装置。
【請求項３】
請求項１記載の制御装置において、
前記複数のデータ格納手段は前記複数のプロセッサと、前記比較回路とのアクセス要求を調停する調停手段を有することを特徴とする制御装置。
【請求項４】
請求項１記載の制御装置において、
前記比較回路は一定の周期で比較起動信号を出力するタイマを備え、前記タイマの比較起動信号に同期して前記複数のデータ格納手段のアドレスを更新しながら前記複数のプロセッサの演算結果を比較することを特徴とする制御装置。
【請求項５】
請求項１記載の制御装置において、
前記比較回路は前記複数のデータ格納手段に格納されたデータのうち、比較対象とするデータのアドレスに関する情報を格納する比較アドレス格納手段を有することを特徴とする制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は機器の状態等の入力を取り込み所定の演算を行って機器の制御信号を出力する制御装置に関し、更に詳細には複数のプロセッサで演算を行い演算結果を比較することによって、演算結果の健全性を判断し、演算結果が健全で無いと判断された場合には出力を安全側に制御するファイルセイフ制御装置に関する。
【背景技術】
【０００２】
従来のフェイルセイフ制御装置としては、例えば特開平９−２８８１５０号公報に記載されたものがある。この従来例では、複数のプロセッサで同一の処理を行い、各プロセッサの出力を比較することによってプロセッサの処理の健全性を確認する。各プロセッサの出力に不一致が発生した場合には、誤動作が発生したと判断して機器を安全側に停止させることによって、安全性を確保することが可能となる。
【０００３】
しかしながら、この従来例によれば、外来ノイズ等によって外部からの入力データに異常が発生した場合に、各プロセッサの入力に不一致が発生し、結果として機器を安全側に停止させる必要が発生するため、機器の稼働率が低下するという問題があった。
【０００４】
この問題に対処するための方法が、特開平１０−２１４１９８号公報に記載されている。この従来例では、各プロセッサの出力に不一致が発生した場合に、制御周期の開始時点の状態に戻って処理をやり直すことにより、外来ノイズ等による影響を回避し、稼働率を向上させる方法が開示されている。
【０００５】
しかしながら、この従来例では、制御周期の開始時点の状態に戻って処理をやり直すためにデータのバックアップや回復などの余分な処理が必要となり、ソフトウェアが複雑化するという問題がある。また、処理のやり直しのための時間を確保するため、クリティカル処理の処理時間を制御周期の半分以下に抑える必要があり、プロセッサの稼働率が低下する可能性がある。
【０００６】
【特許文献１】特開平９−２８８１５０号公報
【特許文献２】特開平１０−２１４１９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、ソフトウェアの複雑化やプロセッサの稼働率の低下を引き起こすことなく、外来ノイズ等による影響を回避し機器の稼働率を向上することが可能な制御装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の制御装置は、複数のプロセッサそれぞれの演算結果を格納するための複数のデータ格納手段と、複数のデータ格納手段に格納された演算結果を比較する比較回路と、比較回路の比較結果の履歴を格納する比較履歴格納手段とを有する。
【発明の効果】
【０００９】
本発明の制御装置によれば、外来ノイズ等の影響で演算結果に不一致が生じても一定時間以内に正常な状態に戻れば処理を継続することが可能となり、ソフトウェアの複雑化やプロセッサの稼働率の低下を引き起こすことなく外来ノイズ等の影響を回避し機器の稼働率を向上することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下各実施例を説明する。
【実施例１】
【００１１】
図１は、本発明による制御装置の第１の例を示すブロック図である。
【００１２】
制御装置１０２は、制御信号線１０８を通して機器１０４の状態を取り込み、所定の演算を行って、機器１０４の制御信号１０６を出力する。
【００１３】
プロセッサ部１１２は、ＣＰＵ−Ａ１４２，ＲＯＭ−Ａ１４４，ＲＡＭ−Ａ１４６，入力−Ａ１４８，出力−Ａ１５０，比較エリア−Ａ１５２からなる。
【００１４】
ＣＰＵ−Ａ１４２は、バス１５４を通してＲＯＭ−Ａ１４４からプログラムを取り込み、プログラムに指定された処理を行う。ＣＰＵ−Ａ１４２の処理の内容は、入力−Ａ148からのデータの取り込み、比較回路１１８からの比較履歴の取り込み、ＲＡＭ−Ａ１４６や比較エリア−Ａ１５２への演算結果の読み出し、書き込み、出力−Ａ１５０への機器制御用データの書き込みがある。
【００１５】
ＲＯＭ−Ａ１４４はＣＰＵ−Ａ１４２のプログラム格納用のリードオンリメモリである。
【００１６】
ＲＡＭ−Ａ１４６はＣＰＵ−Ａ１４２の演算結果格納用のランダムアクセスメモリである。
【００１７】
入力−Ａ１４８は、制御信号線１０８を通して機器１０４の状態を取り込み、ＣＰＵ−Ａ１４２の要求に応じてバス１５４に出力する。
【００１８】
出力−Ａ１５０は、バス１５４を通してＣＰＵ−Ａ１４２から書き込みデータを取り込み、機器１０４の制御信号１３０を出力する。
【００１９】
比較エリア−Ａ１５２はＣＰＵ−Ａ１４２の演算結果のうち比較回路１１８の比較対象となる演算結果を格納するための手段である。演算結果を格納するための手段としてRAM−Ａ１４６と比較エリア−Ａ１５２を設けることにより、外来ノイズの影響を受け易い演算結果はＲＡＭ−Ａ１４６に、外来ノイズの影響を受けにくい演算結果は比較エリア−
Ａ１５２に格納するといった使い分けが可能となり、比較回路１１８での比較結果で不一致となる確率を低下させることができる。
【００２０】
プロセッサ部１１４の構成は、プロセッサ部１１２と同様である。
【００２１】
以下の説明ではＣＰＵ−Ａ１４２とＣＰＵ−Ｂ１６２は非同期で処理を行う例を示すが、ＣＰＵ−Ａ１４２とＣＰＵ−Ｂ１６２は同期、すなわち同時刻に同一の処理を行う様にすることも可能である。但し、外来ノイズ等の影響でＣＰＵ−Ａ１４２とＣＰＵ−Ｂ162の動作が完全に同一となる保証は無いため、本実施例では非同期で処理を行う例のみを示す。
【００２２】
比較回路１１８は、バス１２２，１２４を通して比較エリア−Ａ１５２，比較エリア−Ｂ１７２に格納された演算結果を読み出し比較を行う。比較回路１１８はまた、バス126を通して比較履歴格納手段１１６の比較履歴の更新を行う。比較回路１１８はまた、更新した比較履歴が特定の条件を満たした場合に、機器停止要求を制御信号線１２８に出力する。比較回路１１８はまた、バス１５４，１７４を通してＣＰＵ−Ａ１４２，ＣＰＵ−
Ｂ１６２から読み出し要求を受け取り、比較履歴格納手段１１６のデータを読み出してバス１５４，１７４に出力する。
【００２３】
比較履歴格納手段１１６は、比較履歴を格納するための手段であり、ランダムアクセスメモリ、あるいはレジスタファイルで構成される。
【００２４】
安全側選択回路１２０は、制御信号線１３０と制御信号線１３２の状態が一致しており、かつ制御信号線１２８に機器停止要求が出力されていない場合に機器１０４の制御信号を信号線１０６に出力する。制御信号線１３０と制御信号線１３２の状態が不一致、または制御信号線１２８に機器停止要求が出力されている場合には、機器１０４を安全に停止させるための制御信号を信号線１０６に出力する。
【００２５】
なお、本実施例では安全側選択回路１２０によって機器を停止する例を記載したが、
ＣＰＵ−Ａ１４２、またはＣＰＵ−Ｂ１６２が比較履歴格納手段１１６の比較履歴を読み出し、一定の条件を満たした場合に制御信号１３０、または制御信号１３２に機器の停止を示す信号を出力する方法も考えられる。この方法によれば、ソフトウェアの書き換えにより機器の停止条件を変更する事が可能となる。また、安全側選択回路１２０とＣＰＵ−Ａ１４２、またはＣＰＵ−Ｂ１６２の両方で停止処理を行う方法も考えられる。この場合、例えば比較回路の故障により信号線１２８への機器停止信号の出力が行われなかった場合でも、ＣＰＵ−Ａ１４２、またはＣＰＵ−Ｂ１６２により機器を安全に停止することが可能となり、安全性が向上する。
【００２６】
図２は、図１の比較エリア−Ａ１５２の第１の例を示すブロック図である。
【００２７】
制御回路２０２は、バス１５４、及びバス１２２から要求を受け取り、バス１５４の
wait信号２１２，出力ドライバ２０６の制御信号２１４，選択回路２０４の制御信号216，ＲＡＭ２０８の制御信号２２０を出力する。
【００２８】
選択回路２０４は、制御信号２１６に従い、バス１５４、またはバス１２２のアドレスのいずれか一方を選択して信号線２１８に出力する。
【００２９】
出力バッファ２０６は、制御信号２１４がＯＮの時信号線２２０のデータをバス１５４に出力し、制御信号２１４がＯＦＦの時には何も出力しない。
【００３０】
ＲＡＭ２０８はランダムアクセスメモリである。ＲＡＭ２０８は信号線２２０に読み出し要求が出力されると、信号線２１８に出力されたアドレスに対応するデータを信号線
２２２に出力する。ＲＡＭ２０８はまた、信号線２２０に書き込み要求が出力されると、バス１５４からデータを取り込み、信号線２１８に出力されたアドレスに格納する。
【００３１】
図３は、図２に示した比較エリア−Ａ１５２の動作を示す図である。
【００３２】
バス１５４は、要求なし，読み出し要求，書き込み要求の３通りの状態があり得る。一方、バス１２２は書き込み要求は無く、要求なし，読み出し要求があり得る。
【００３３】
バス１５４とバス１２２に両方に要求があった場合には、バス１２２を優先とし、バス１５４のwait信号２１２をＯＮとする。これによって、万一ＣＰＵ−Ａが暴走してバス
１５４に要求が出た状態が連続しても、バス１２２からの読み出し要求に応答することが可能となる。
【００３４】
バスの調停方法としては本実施例に限定されることは無く、２つのバスに交互に優先権を与えるラウンドロビンなど、各種の従来技術の適用が可能である。
【００３５】
図４は、図１の比較回路１１８の第１の例を示すブロック図である。
【００３６】
制御回路４０２は、タイマ４０８から制御信号４４２を受け取り、信号線４４０にバス１２２，１２４，１２６のアドレスと制御信号を出力する。ここで、出力されるアドレスは、比較エリアの全アドレス領域を順次アクセスする様にタイマ４０８からの要求があるたびに更新される。制御回路４０２はまた、バス１５４からの要求を受け取り、タイマ
４０８からの要求と調停した後、信号４３２へのwait要求、または、出力バッファ４０４の制御信号４３６，信号線４４０へのアドレスと制御信号の出力を行う。制御回路４０２はまた、バス１７４からの要求を受け取り、タイマ４０８やバス１５４からの要求と調停した後、信号４３４へのwait要求、または、出力バッファ４０６の制御信号４３８，信号線４４０へのアドレスと制御信号の出力を行う。
【００３７】
なお、本実施例では、制御回路４０２から信号線４４０に出力される同一のアドレスがバス１２２，１２４，１２６の全てに出力される。これは、比較エリアと比較履歴格納手段のアドレスが１対１に対応していることを示している。別の例として、比較エリアの複数のアドレスに比較履歴格納手段の１つのアドレスを対応付けることも可能である。そのためには、信号線４４０に出力されたアドレスの一部のビットを選択してバス１２６に出力すれば良い。これによって、比較履歴格納手段の物量を削減することが可能となる。
【００３８】
出力バッファ４０４は、信号線４３６がＯＮの時にバス１２６のデータをバス１５４に出力する。信号線４３６がＯＦＦの時には何も出力しない。
【００３９】
出力バッファ４０６は、信号線４３８がＯＮの時にバス１２６のデータをバス１７４に出力する。信号線４３８がＯＦＦの時には何も出力しない。
【００４０】
タイマ４０８は、一定周期で制御回路４０２に比較、及び更新の指令を出力するための回路である。
【００４１】
レジスタ４１０は、バス１２２に読み出し要求が出力された時にバス１２２からデータを取り込み、取り込んだデータを信号線４４４に出力する。
【００４２】
レジスタ４１２は、バス１２４に読み出し要求が出力された時にバス１２４からデータを取り込み、取り込んだデータを信号線４４６に出力する。
【００４３】
レジスタ４１４は、バス１２６に読み出し要求が出力された時にバス１２６からデータを取り込み、取り込んだデータを信号線４４８に出力する。
【００４４】
比較器４１６は、信号線４４４と信号線４４６のデータを比較し、比較結果を信号線
４５０に出力する。
【００４５】
比較履歴更新回路４１８は、信号線４４８から比較履歴と信号線４５０から比較結果を取り込み、一定のアルゴリズムに従って更新後の比較履歴を信号線４５２に出力する。比較履歴の更新方法としては例えば、比較結果が一致の場合は比較履歴を０とし、不一致の場合は比較履歴に１を加算するという方法が考えられる。また、別の方法として、比較結果が一致の場合は比較履歴から１を減じ（但し、０の場合は０のままとする）、不一致の場合は１を加算するという方法も考えられる。また、別の方法として、比較履歴を上位側に１ビットシフトし、最下位ビットに比較結果を代入するという方法も考えられる。
【００４６】
履歴チェック回路４２０は信号線４５２から更新後の比較履歴を取り込み、一定の条件が成立した時に機器停止信号を信号線１２８に出力する。機器停止信号を出力する条件としては、比較履歴の値が一定値を越えた場合、あるいは、特定のパターンと一致した場合、などの方法が考えられる。一度機器停止信号を信号線１２８に出力すると、制御装置の健全性が損なわれたと判断されるため、制御装置全体の初期化が行われるまで機器停止信号を保持し続ける。
【００４７】
出力バッファ４２２は、バス１２６に書き込み要求が出力された場合に、信号線４５２の更新後の比較履歴をバス１２６に出力する。
【００４８】
図５は、図４に示した比較回路１１８の動作を示す図である。
【００４９】
図５ではタイマ出力４４２とバス１５４のみについて記載したが、タイマ出力４４２とバス１７４の間の関係も同様である。また、バス１５４とバス１７４で競合が発生した場合には、バス１５４を優先とする。
【００５０】
タイマ出力４４２は要求なし、比較，更新の３通りがある。一方、バス１５４は要求なしと読み出し要求の２通りである。バス１５４からの書き込みは禁止とし、書き込み要求が出力された時は要求なしと解釈する。
【００５１】
図６は、図４に示した比較回路１１８を使用した場合の図１の比較エリア−Ａ１５２，比較エリア−Ｂ１７２、及び比較履歴格納手段１１６の動作を示すタイミングチャートである。
【００５２】
時刻ｔ０からｔ０＋１の期間はタイマ出力４４２が比較を示しているため、比較エリア−Ａ１５２，比較エリア−Ｂ１７２、及び比較履歴格納手段１１６は比較回路からの読み出しが行われる。
【００５３】
時刻ｔ０＋１からｔ０＋２の期間はタイマ出力４４２が更新を示しているため、比較履歴格納手段１１６は比較回路からの書き込みが行われる。
【００５４】
時刻ｔ０＋ｄｔからｔ０＋ｄｔ＋２の期間の動作も時刻ｔ０からｔ０＋２の期間の動作と同様である。
【００５５】
比較エリア−Ａ１５２，比較エリア−Ｂ１７２、及び比較履歴格納手段１１６は比較回路からのアクセスが無い期間にはＣＰＵ−Ａ、またはＣＰＵ−Ｂからの要求に応答が可能である。比較回路からのアクセスがある期間にはＣＰＵ−Ａ、またはＣＰＵ−Ｂからの要求は対応するwait信号により待たされることとなる。
【００５６】
本実施例では、一度に比較エリアの全てのアドレスの比較を行うのではなく、１回ごとにアドレスを更新して複数周期で比較エリアの全アドレスを比較する形とした。別の例として、比較エリアの全てのアドレスの比較を連続して行う方法も考えられる。その場合は、比較の周期を本実施例より長くすることが可能である。
【実施例２】
【００５７】
図７は、図１の比較エリア−Ａ１５２の第２の例を示すブロック図である。
【００５８】
本実施例の特徴は、演算結果を格納する領域としてレジスタ７１１〜７１ｎを使用した点にある。これによって、バス１５４とバス１２２からの要求に同時に応えることが可能となり、バス１５４へのwait信号が不要となった。
【００５９】
制御回路７０２は、バス１５４からの要求を受け取り、出力バッファ７０４の制御信号７２２、及びレジスタ１（７１１）からレジスタｎ（７１ｎ）への書き込み信号７４１から７４ｎを出力する。
【００６０】
出力バッファ７０４は、制御信号７２２がＯＮの時、信号線７２４のデータをバス154に出力する。制御信号７２２がＯＦＦの時は何も出力しない。
【００６１】
選択回路７０６は、バス１５４からアドレスを取り込み、レジスタの出力データ７３１から７３ｎのうち取り込んだアドレスに対応するものを選択して信号線７２４に出力する。
【００６２】
選択回路７０８は、バス１２２からアドレスを取り込み、レジスタの出力データ７３１から７３ｎのうち取り込んだアドレスに対応するものを選択してバス１２２に出力する。
【００６３】
レジスタ７１１は、信号線７４１に書き込み要求が出力された時にバス１５４からデータを取り込み、信号線７３１に出力する。レジスタ７１２から７１ｎの動作もレジスタ
７１１と同様である。
【実施例３】
【００６４】
図８は、本発明による制御装置の第２の例を示すブロック図である。
【００６５】
本実施例の図１との相違はプロセッサ部１１２，１１４からＲＡＭ−Ａ１４６，ＲＡＭ−Ｂ１６６を削除した点にある。その代わりとして、比較エリア−Ａ１５２，比較エリア−Ｂ１７２の一部を比較回路８０６の比較対象外とし、ＲＡＭとして使用することを可能とした。
【００６６】
それ以外の動作は、図１の制御装置と同様である。
【００６７】
図９は、図８の比較回路８０６を示すブロック図である。
【００６８】
本実施例の図４の比較回路との相違は、比較終了アドレス格納手段９０２を設けた点にある。
【００６９】
比較終了アドレス格納手段９０２は、バス１５４、またはバス１７４から書き込み要求を受け取ると、バスから値を取り込み、取り込んだ値を信号線９１２に出力する。
【００７０】
制御回路９０４は、信号線４４０にアドレスを出力する際に、アドレスが信号線９１２の値以上であった場合には、アドレスを比較エリアの先頭に戻す処理を行う。
【００７１】
それ以外の動作は、図４の比較回路と同様である。
【００７２】
図１０は、図８の比較エリア−Ａ１５２のアドレスマップを示す図である。
【００７３】
アドレスＨ’００００から比較終了アドレスまでの間が比較対象である。比較終了アドレスからＨ’ＦＦＦＦまではＣＰＵ−Ａのローカルメモリであり、比較対象外となる。
【実施例４】
【００７４】
図１１は、図１の比較回路１１８の第２の例を示すブロック図である。
【００７５】
本実施例の図４との相違は、比較の動作をタイマからの要求ではなく、バス１５４、またはバス１７４からの書き込み要求に同期して行う点にある。
【００７６】
制御回路１１０２は、バス１５４、またはバス１７４上で比較エリアに対する書き込みが行われたことを検出すると、次サイクル以降に図４の制御回路と同様に比較及び更新の処理を起動する。その際、信号線４４０に出力するアドレスは、バス１５４、またはバス１７４上で書き込みの行われたアドレスを出力する。
【００７７】
レジスタ１１０４は、バス１５４上の比較エリアに対する書き込みデータを取り込み、信号線１１２２に出力する。
【００７８】
レジスタ１１０６は、バス１２２から読み出しデータを取り込み信号線１１２４に出力する。
【００７９】
レジスタ１１０８は、バス１７４上の比較エリアに対する書き込みデータを取り込み、信号線１１２６に出力する。
【００８０】
レジスタ１１１０は、バス１２４から読み出しデータを取り込み信号線１１２８に出力する。
【００８１】
選択回路１１１２は、バス１５４上で比較エリアに対する書き込みが行われた時には信号線１１２２のデータを選択し、それ以外の時には信号線１１２４のデータを選択して信号線１１３０に出力する。
【００８２】
選択回路１１１４は、バス１７４上で比較エリアに対する書き込みが行われた時には信号線１１２６のデータを選択し、それ以外の時には信号線１１２８のデータを選択して信号線１１３２に出力する。
【００８３】
タイマ１１１６は、一定周期でタイムアップ信号を信号線１１３４に出力する。
【００８４】
履歴チェック回路１１１８は、図４の履歴チェック回路と同様のチェックを行う他に、信号線１１３４に出力されたタイムアップ信号が出力されると、前回のタイムアップ信号が出力された以降に比較履歴更新が行われたかを調べ、比較履歴更新が行われていない場合には、信号線１２８に機器停止信号を出力する。これによって、何らかの異常で比較履歴更新の処理が行われなくなった場合に、異常を検出して機器を停止することが可能となる。
【００８５】
それ以外の動作は、図４の比較回路と同様である。
【００８６】
図１２は、図１１に示した比較回路１１８を使用した場合の図１の比較エリア−Ａ152，比較エリア−Ｂ１７２、及び比較履歴格納手段１１６の動作を示すタイミングチャートである。
【００８７】
時刻ｔ０からｔ０＋１の期間に比較エリア−Ａ１５２に書き込みが発生したため、時刻ｔ０＋１からｔ０＋２の期間に比較エリア−Ｂ１７２と比較履歴格納手段１１６の読み出しが行われ、時刻ｔ０＋２からｔ０＋３の期間に比較履歴格納手段１１６の書き込みが行われる。
【００８８】
時刻ｔ１からｔ１＋１の期間に比較エリア−Ｂ１７２に書き込みが発生したため、時刻ｔ１＋１からｔ１＋２の期間に比較エリア−Ａ１５２と比較履歴格納手段１１６の読み出しが行われ、時刻ｔ１＋２からｔ１＋３の期間に比較履歴格納手段１１６の書き込みが行われる。
【図面の簡単な説明】
【００８９】
【図１】本発明による制御装置の第１の例を示すブロック図である。
【図２】図１の比較エリア−Ａ１５２の第１の例を示すブロック図である。
【図３】図２に示した比較エリア−Ａ１５２の動作を示す図である。
【図４】図１の比較回路１１８の第１の例を示すブロック図である。
【図５】図４に示した比較回路１１８の動作を示す図である。
【図６】図４に示した比較回路１１８を使用した場合の図１の比較エリア−Ａ１５２，比較エリア−Ｂ１７２、及び比較履歴格納手段１１６の動作を示すタイミングチャートである。
【図７】図１の比較エリア−Ａ１５２の第２の例を示すブロック図である。
【図８】本発明による制御装置の第２の例を示すブロック図である。
【図９】図８の比較回路８０６を示すブロック図である。
【図１０】図８の比較エリア−Ａ１５２のアドレスマップを示す図である。
【図１１】図１の比較回路１１８の第２の例を示すブロック図である。
【図１２】図１１に示した比較回路１１８を使用した場合の図１の比較エリア−    Ａ１５２，比較エリア−Ｂ１７２、及び比較履歴格納手段１１６の動作を示すタイミングチャートである。
【符号の説明】
【００９０】
１１６…比較履歴格納手段、１１８…比較回路、１２０…安全側選択回路、１４２，
１６２…プロセッサ、１５２，１７２…データ格納手段、２０２，４０２，１１０２…制御回路、４０８…タイマ、４１６…比較器、４２０…履歴チェック回路、９０２…比較終了アドレス格納手段。
【図１】
0004625620.tif 000002
【図２】
0004625620.tif 000003
【図３】
0004625620.tif 000004
【図４】
0004625620.tif 000005
【図５】
0004625620.tif 000006
【図６】
0004625620.tif 000007
【図７】
0004625620.tif 000008
【図８】
0004625620.tif 000009
【図９】
0004625620.tif 000010
【図１０】
0004625620.tif 000011
【図１１】
0004625620.tif 000012
【図１２】
0004625620.tif 000013