(57)【特許請求の範囲】
【請求項１】
ｋ本（ｋは２以上の整数）の信号線を駆動する画像表示装置の駆動回路において、
ｍビット（ｍは自然数）のデジタル映像信号が入力されるｍ個またはｍの倍数個のシフトレジスタと、
前記シフトレジスタの出力信号を記憶するｍｋ／ｎ個（ｎは２以上の整数）の記憶回路と、
前記記憶回路の出力信号をアナログ信号に変換するｋ／ｎ個のＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路の出力信号を前記信号線へ送出するｋ／ｎ個の信号線選択回路と、を有し、
前記シフトレジスタの各々に、それぞれ異なるビットの前記デジタル映像信号と、クロック信号とを直接入力し、前記デジタル映像信号を、前記クロック信号と同期させながら前記各シフトレジスタ内を順次シフトさせ、所望の位置まで達したら、前記クロック信号の入力を一時的に止めて、前記デジタル映像信号を前記位置で保持させ、前記クロック信号の入力を一時的に止めている間に、保持された前記デジタル映像信号を、ラッチ信号により、対応する前記記憶回路へ取り込む動作を、一水平走査期間相当の時間内にｎ回（ｎは２以上の整数）繰り返すことを特徴とする画像表示装置の駆動回路。
【請求項２】
請求項１において、
前記信号線選択回路の各々は、ｋ本の前記信号線のうちのｎ本の前記信号線と電気的に接続され、前記クロック信号の入力を一時的に止めている間に、ｎ本の前記信号線から選択された１本の前記信号線に前記Ｄ／Ａ変換回路の前記出力信号を送出することを特徴とする画像表示装置の駆動回路。
【請求項３】
請求項１又は請求項２のいずれか１項において、
ｋ本の前記信号線は、赤、緑、青に対応した３本の信号線の倍数本であることを特徴とする画像表示装置の駆動回路。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記Ｄ／Ａ変換回路は、それぞれランプ型Ｄ／Ａ変換回路であることを特徴とする画像表示装置の駆動回路。
【請求項５】
請求項１乃至請求項４のいずれか１項において、
前記記憶回路は、それぞれ、ラッチ回路であることを特徴とする画像表示装置の駆動回路。
【請求項６】
請求項１乃至請求項５のいずれか１項において、
前記記憶回路は、それぞれアナログスイッチ、保持容量、クロックドインバータ及びインバータから選択された１つまたは複数を有することを特徴とする画像表示装置の駆動回路。
【請求項７】
請求項１乃至請求項６のいずれか１項において、
前記駆動回路は、ポリシリコン層を含む薄膜トランジスタで形成されていることを特徴とする画像表示装置の駆動回路。
【請求項８】
請求項１乃至請求項６のいずれか１項において、
前記駆動回路は、単結晶を含むトランジスタで形成されていることを特徴とする画像表示装置の駆動回路。
【請求項９】
請求項１乃至請求項８のいずれか１項に記載の前記駆動回路を有する画像表示装置。
【請求項１０】
請求項１乃至請求項８のいずれか１項に記載の前記駆動回路と、
液晶材料またはエレクトロルミネッセンス（ＥＬ）材料と、を有することを特徴とする画像表示装置。
【請求項１１】
請求項１乃至請求項８のいずれか１項に記載の前記駆動回路と、
複数の走査線と、前記信号線と前記走査線が交差する領域に設けられた複数の画素電極と、前記複数の画素電極を駆動するための複数のスイッチング素子と、を有する画素アレイ部と、
前記複数の走査線を駆動する走査線駆動回路と、を有することを特徴とする画像表示装置。
【請求項１２】
請求項９乃至請求項１１のいずれか１項に記載の前記画像表示装置を用いた電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル映像信号を入力する画像表示装置とその駆動回路に関し、特にその駆動回路の占有面積を縮小し、さらに、入力されるデジタル映像信号の遅延や波形歪みを低減する画像表示装置の駆動回路に関する。
【０００２】
【従来の技術】
近年ガラス基板上に半導体薄膜を形成した画像表示装置、特に薄膜トランジスタ（以降、ＴＦＴと記す）を使用したアクティブマトリクス型画像表示装置が普及している。ＴＦＴを使用したアクティブマトリクス型画像表示装置（以下、画像表示装置という）は、マトリクス状に配置された数十万から数百万のＴＦＴを有し、各画素の電荷を制御している。
【０００３】
さらに、最近の技術として、画素を構成する画素ＴＦＴのほかに、画素アレイ部の外側に駆動回路を、ＴＦＴを用いて同時形成するポリシリコンＴＦＴ技術が発展しつつある。
【０００４】
また、同時形成される駆動回路もアナログ映像信号対応のものだけでなく、デジタル映像信号に対応したものが実現されている。
【０００５】
画像表示装置の1つであるアクティブマトリクス型液晶表示装置の構成例を図２５に示す。図２５に示されるように、この液晶表示装置は信号線駆動回路１０１,走査線駆動回路１０２、画素アレイ部１０３、信号線１０４、走査線１０５、画素ＴＦＴ１０６、液晶１０７などによって構成されている。
【０００６】
図２６は従来例のデジタル映像信号に対応した（デジタル方式）信号線駆動回路の構成を詳細に説明するものである。また、図２７は図２６に対するタイミングチャートである。ここでは、ｋ（水平）×ｌ（垂直）の画素を持つ画像表示装置を例に説明する。説明を簡易に行うため、デジタル映像信号が３ビットの場合を例にとるが、実際の画像表示装置ではビット数は３には限定しない。また、図２６、図２７ではｋ＝６４０の具体的例を示した。
【０００７】
従来の信号線駆動回路は以下のような構成を有している。それらは、クロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）を入力し、順次パルスをシフトしていくシフトレジスタ、そのシフトレジスタの出力によりデジタル映像信号を順次記憶する第１の記憶回路（ＬＡＴ１）、第１の記憶回路の出力をラッチ信号（ＬＰ）の入力にあわせて記憶する第２の記憶回路（ＬＡＴ２）、第２の記憶回路の出力をアナログ信号に変換するＤ／Ａ変換回路（ＤＡＣ）よりなっている。ここでは、記憶回路はラッチ回路を用いている。
【０００８】
そして、シフトレジスタ段数（図２６に示すＤＦＦの個数に相当）はｋ＋１段となる。シフトレジスタの出力信号は、直接またはバッファを介して、第１の記憶回路（ＬＡＴ１）の制御信号（ＳＲ−００１〜ＳＲ−６４０）となる。第１の記憶回路（ＬＡＴ１）は前記制御信号の出力タイミングに合わせて、デジタル映像信号（Ｄ０〜Ｄ２）を記憶する。ここで第１の記憶回路（ＬＡＴ１）は３（ビット数）×ｋ（水平信号線数）個必要になる。第２の記憶回路（ＬＡＴ２）も同じく３ｋ個必要となる。
【０００９】
信号線駆動回路には、シフトレジスタ用クロック信号（ＣＬＫ）、スタートパルス（ＳＰ）、デジタル映像信号（Ｄ０〜Ｄ２）、ラッチ信号（ＬＰ）が入力される。シフトレジスタにはまず、スタートパルス（ＳＰ）とクロック信号（ＣＬＫ）が入力され、順次パルスをシフトしていく。シフトレジスタの出力（図２６ではＳＲ−００１〜ＳＲ−６４０）は図２７に示すように、クロック信号（ＣＬＫ）の１周期ずつシフトしたパルスとなる。シフトレジスタの出力信号によって、第１の記憶回路（ＬＡＴ１）は動作し、そのときに入力されているデジタル映像信号を記憶していく。シフトレジスタのパルスが１ライン分シフトすることによって、１ライン分のデジタル映像信号が第１の記憶回路（ＬＡＴ１）に記憶される。（図２６ではＬ１−００１〜Ｌ１−６４０。ただし、簡単のためビットの区別はせずにまとめて示した。）
【００１０】
次に、水平帰線期間に、ラッチ信号（ＬＰ）が入力される。このラッチ信号によって、第２の記憶回路（ＬＡＴ２）が動作し、第１の記憶回路（ＬＡＴ１）に記憶された映像信号（図２６、図２７ではＬ１−００１〜Ｌ１−６４０）は第２の記憶回路（ＬＡＴ２）に記憶される。水平帰線期間が終了し、次の水平走査期間になると、再び、シフトレジスタは動作を始める。一方、第２の記憶回路（ＬＡＴ２）に記憶されていたデジタル映像信号（図２６、図２７ではＬ２−００１〜Ｌ２−６４０。ただし、簡単のためビットの区別はせずにまとめて示した）はＤ／Ａ変換回路（ＤＡＣ）でアナログ信号に変換される。このアナログ信号は信号線（図２６ではＳ００１〜Ｓ６４０）に送出され、さらに走査線駆動回路によりオンされた画素ＴＦＴを介して該当する画素に書き込まれる。
【００１１】
以上の動作によって、画像表示装置は画素に映像信号を書き込み、そして表示をおこなう。
【００１２】
【発明が解決しようとする課題】
上記にて説明したようなデジタル方式の駆動回路はアナログ方式に比べてその占有面積が非常に大きいという欠点がある。デジタル方式では、信号が“Ｈｉ”または“Ｌｏ”の２値であらわせるというメリットがあるが、その代わりデータ量が膨大になり、画像表示装置を構成する上で、小型化という観点から大きな妨げとなっている。画像表示装置の面積の増加は、その製造原価の増加をまねき、製造企業の収益を悪化させるという問題点がある。
【００１３】
また、近年扱う情報量の急激な増加に伴い、画素数の増大化および画素の精細化が図られている。しかし、画素数の増加にあわせて、駆動回路も増加していくことになり更なる駆動回路の面積の縮小が望まれている。
【００１４】
ここで、一般に用いられているコンピュータの表示解像度の例を画素数と規格名とによって以下に示す。
画素数                          規格名
６４０×４８０                  ＶＧＡ
８００×６００                  ＳＶＧＡ
１０２４×７６８                ＸＧＡ
１２８０×１０２４              ＳＸＧＡ
１６００×１２００              ＵＸＧＡ
【００１５】
例えば、ＳＸＧＡ規格を例にとった場合、ビット数を８とすると、上述した従来の駆動回路では１２８０本の信号線に対して、第１の記憶回路、第２の記憶回路、Ｄ／Ａ変換回路がそれぞれ１０２４０個必要になる。また、ハイビジョンＴＶ（ＨＤＴＶ）などのような高精細なテレビ受像機が普及し、コンピュータの世界のみならず、ＡＶの分野においても、高精細な画像が必要になってきている。米国では、地上波デジタル放送がはじまり、日本においても、デジタル放送の時代が始まることになる。デジタル放送では画素数１９２０×１０８０のものが有力であり、駆動回路の占める面積縮小が早急に求められている。
【００１６】
一方、図２６にも示されているように従来のデジタル方式の駆動回路では、デジタル映像信号（Ｄ０〜Ｄ２）を供給する信号伝送線は全ての第１の記憶回路（ＬＡＴ１）と接続する必要があることから、その配線の引き回しが非常に長くなっている。その結果、負荷容量や抵抗といった信号伝送線への負荷が大きくなり、デジタル映像信号の遅延や波形の歪みが大きくなってしまう。この傾向は、画素数が増大すれば顕著となり、正確なデジタル映像信号に基づく表示が困難になるという問題点が生じる。
【００１７】
そこで、本発明は上述の問題点を解決するために、信号線駆動回路の占有面積を削減し、さらに、デジタル映像信号の遅延や波形歪みを低減する技術を提供するものである。
【００１８】
【課題を解決するための手段】
信号線駆動回路内の記憶回路やＤ／Ａ変換回路をｎ本（ｎは２以上の自然数）の信号線で共有する。１水平走査期間をｎ個に分割し、その分割された各期間に、記憶回路やＤ／Ａ変換回路がそれぞれ異なる信号線に対して処理を行うことで、全ての信号線を従来例と同等に駆動することができる。こうして信号線駆動回路内の記憶回路やＤ／Ａ変換回路を従来例のｎ分の１にすることが可能となる。なお、本明細書においては、信号線や走査線に対して、画像を表示させるために適切な処理を行うことを「信号線を駆動する」或いは「走査線を駆動する」と表現する。
【００１９】
また、デジタル映像信号はシフトレジスタに直接入力され、シフトレジスタ内を順次シフトさせ所望の位置まで達したらクロック信号の入力を中止し信号をシフトさせるのをやめ、その位置で信号を保持させる。次のデジタル映像信号とクロック信号の入力が始まる前にラッチ信号を入力することでシフトレジスタに保持されていた信号を記憶回路に転送することで、従来例の第２の記憶回路までと同等の動作を行うことができる。このようにデジタル映像信号を直接シフトレジスタに入力することで、デジタル映像信号を供給する信号伝送線を短くし、また、接続するゲート数が数千から数個になるのでゲート容量が劇的に小さくなり、その信号伝送線の抵抗と負荷容量を減少させることが可能となる。
【００２０】
【発明の実施の形態】
ここでは、一般に水平方向と垂直方向の画素数をそれぞれｋ、ｌとした画像表示装置を例にとって説明する。本実施形態では、デジタル映像信号を３ビットとして説明するが、本発明は３ビットに限らず、６ビット、８ビットまたはそれ以外のビット数についても有効である。また、以下の説明において、１つのＤ／Ａ変換回路で何本の信号線を駆動するかを示すパラメータとしてｎを用いるが、水平方向の画素数ｋがｎの倍数でないときは、ｋに適当に数字を足してｎの倍数にしたものを新たにｋと定義するものとする。この場合、付け加えた画素を仮想的なものとして取り扱えば実際の動作には何も支障をきたさない。
【００２１】
以下に本実施形態の構成について説明し、次に、本実施形態の動作について説明する。図１に本実施形態の信号線駆動回路例を、図２にはその動作タイミングを示す。ただし、図１、図２ではｋ＝６４０の具体例を示している。以下では、一般的な説明としてｋなどの記号を用いるが、〔  〕内には図１、図２に対応した具体的な数字を示すことにする。なお、走査線駆動回路の構成、画素アレイ部の構成は従来例と同じである。
【００２２】
本実施形態の信号線駆動回路は、ディレイ型フリップフロップ（ＤＦＦ）から成る３個のシフトレジスタ（第１〜第３のシフトレジスタ）と、記憶回路（ＬＡＴ）と、Ｄ／Ａ変換回路（ＤＡＣ）と、信号線選択回路１０ａとを有している。従来例ではシフトレジスタへスタートパルスを入力するが、本実施形態ではスタートパルスではなくデジタル映像信号を入力する。また、各記憶回路（ＬＡＴ）へはラッチ信号（ＬＰ）が入力される。各Ｄ／Ａ変換回路（ＤＡＣ）はｎ本の信号線を駆動し、信号線選択回路１０ａにより適切な信号線にＤ／Ａ変換回路の出力を書き込む。ただし、図１、図２ではｎ＝４の具体例を示した。
【００２３】
図１から判るように、ＤＦＦは３×（（ｋ／ｎ）＋１）段〔４８３段〕、記憶回路（ＬＡＴ）は３ｋ／ｎ個〔４８０個〕、そしてＤ／Ａ変換回路（ＤＡＣ）はｋ／ｎ個〔１６０個〕、それぞれ存在する。
【００２４】
次にその動作について、図２を参照しながら説明する。各シフトレジスタにはそれぞれ異なるビットのデジタル映像信号（Ｄ０〜Ｄ２）と、クロック信号（ＣＬＫ）が入力される。１水平走査期間には１ライン全ての信号線に対応するデジタル映像信号が時間経過と共に順次入力される。従って、Ｄ０、Ｄ１、Ｄ２は、それぞれ個々の信号線に対応したデジタル映像信号から構成されている。１水平走査期間に時間経過と共に入力されるデジタル映像信号の並び順は、従来例と異なり、対応する信号線の番号によって表すと「（ｋ−ｎ＋１、ｋ−２ｎ＋１、…、ｎ＋１、１）、（ｋ−ｎ＋２、ｋ−２ｎ＋２、…、ｎ＋２、２）、（ｋ−ｎ＋３、ｋ−２ｎ＋３、…、ｎ＋３、３）、…、（ｋ、ｋ−２ｎ、…、２ｎ、ｎ）」〔（６３７、６３３、…、５、１）、（６３８、６３４、…、６、２）、（６３９、６３５、…、７、３）、（６４０、６３６、…、８、４）〕となる。ここで、括弧“（  ）”はサブグループを表す。各シフトレジスタは入力されたデジタル映像信号をクロック信号（ＣＬＫ）と同期をとりながら順次シフトさせる〔ＳＲ−００１〜ＳＲ−１６０に示す〕。
【００２５】
１水平走査期間に記憶回路（ＬＡＴ）にラッチ信号（ＬＰ）をｎ回入力する。本実施形態では以下のタイミングでラッチ信号を入力する。
【００２６】
まず、第１番目のサブグループ内で信号線の番号がｋ−ｎ＋１〔６３７〕に対応するデジタル映像信号がｋ／ｎ段目〔１６０段目〕のＤＦＦから出力されたら、クロック信号を一時的に止めて各ＤＦＦからの出力を固定させる。この時、第１回目のラッチ信号（ＬＰ）を入力し、シフトレジスタの各ＤＦＦの出力を各記憶回路（ＬＡＴ）に記憶させる。この動作で、信号線の番号「１、ｎ＋１、２ｎ＋１、…、ｋ−ｎ＋１」〔「１、５、９、…、６３７」〕に対応するデジタル映像信号が記憶回路（ＬＡＴ）に転送されたことになる。
【００２７】
その後、第２番目のサブグループのデジタル映像信号と、クロック信号を入力し、信号線の番号がｋ−ｎ＋２〔６３８〕に対応するデジタル映像信号がｋ／ｎ段目〔１６０段目〕のＤＦＦから出力されたら、クロック信号を一時的に止めて各ＤＦＦからの出力を固定させる。この時、第２回目のラッチ信号（ＬＰ）を入力し、シフトレジスタの各ＤＦＦの出力を各記憶回路（ＬＡＴ）に記憶させる。この動作で、信号線の番号「２、ｎ＋２、２ｎ＋２、…、ｋ−ｎ＋２」〔「２、６、１０、…、６３８」〕に対応するデジタル映像信号が記憶回路（ＬＡＴ）に転送されたことになる。
【００２８】
以降も同様な操作を繰り返し、最後の第ｎ番目のサブグループ内で信号線の番号がｋ〔６４０〕に対応するデジタル映像信号がｋ／ｎ段目〔１６０段目〕のＤＦＦから出力されたら、クロック信号を一時的に止めて各ＤＦＦからの出力を固定させる。この時、第ｎ回目〔４回目〕のラッチ信号（ＬＰ）を入力し、シフトレジスタの各ＤＦＦの出力を各記憶回路（ＬＡＴ）に記憶させる。この動作で、信号線の番号「ｎ、２ｎ、３ｎ、…、ｋ」〔「４、８、１２、…、６４０」〕に対応するデジタル映像信号が記憶回路（ＬＡＴ）に転送されたことになる。
【００２９】
以上のようなラッチ信号（ＬＰ）の入力により、信号線一行分全てのデジタル映像信号を記憶回路（ＬＡＴ）に転送したことになる。
【００３０】
記憶回路（ＬＡＴ）の出力はＤ／Ａ変換回路に入力され、３ビットのデジタル信号はアナログ信号に変換される。変換されたアナログ信号は、信号線選択回路１０ａを経由して適切な信号線へ書き込まれる。以下に、この書き込みタイミングについて説明する。
【００３１】
１水平走査期間に、上記のように記憶回路（ＬＡＴ）もｎ回記憶動作を繰り返す。従って、ある信号線に対応するデジタル映像信号が、記憶回路（ＬＡＴ）に記憶されている間に対応する信号線を選択し書き込みを終了しなければならない。
【００３２】
まず、第１番目のサブグループである信号線の番号「１、ｎ＋１、２ｎ＋１、…、ｋ−ｎ＋１」〔「１、５、９、…、６３７」〕に対応するデジタル映像信号が記憶回路（ＬＡＴ）に記憶されている期間内に、第１の制御信号（ＳＳ１）を入力し、各信号線選択回路１０ａは「１、ｎ＋１、２ｎ＋１、…、ｋ−ｎ＋１」〔「１、５、９、…、６３７」〕番目の信号線をそれぞれ選択する。
【００３３】
次に、記憶回路内（ＬＡＴ部）のデータが一新され、第２番目のサブグループである信号線の番号「２、ｎ＋２、２ｎ＋２、…、ｋ−ｎ＋２」〔「２、６、１０、…、６３８」〕に対応するデジタル映像信号が記憶回路（ＬＡＴ）に記憶されている期間内に、第２の制御信号（ＳＳ２）を入力し、各信号線選択回路１０ａは「２、ｎ＋２、２ｎ＋２、…、ｋ−ｎ＋２」〔「２、６、１０、…、６３８」〕番目の信号線をそれぞれ選択する。
【００３４】
一般に、ｉを自然数として、第ｉ番目のサブグループである信号線の番号「ｉ、ｎ＋ｉ、２ｎ＋ｉ、…、ｋ−ｎ＋ｉ」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に記憶されている期間内に、第ｉの制御信号（ＳＳｉ）を入力し、各信号線選択回路１０ａは「ｉ、ｎ＋ｉ、２ｎ＋ｉ、…、ｋ−ｎ＋ｉ」番目の信号線をそれぞれ選択する。
【００３５】
このようにして、１水平走査期間にｎ回、信号線選択回路１０ａに制御信号パルスを入力することにより適切な信号線にＤ／Ａ変換回路の出力を書き込むことが可能となる。
【００３６】
なお、記憶回路（ＬＡＴ）の出力とＤ／Ａ変換回路の間に、バッファ回路、レベルシフト回路、出力の期間を制限するイネーブル回路などを入れても良い。また、デジタル映像信号の入力並び順は、上記の順に限定されない。この並び順は、信号線選択回路の動作方法やシフトレジスタの動作方向（デジタル映像信号の入力接続位置）等により決定される。
【００３７】
本実施形態では、３ビットのデジタル映像信号が分割なしに入力される場合を示したが、シフトレジスタの動作周波数を低くするために入力されるデジタル映像信号を分割してもよい。この場合、合計で３ビット×分割数分の信号伝送線が入力され、同数のシフトレジスタが必要になる。なお、個々のシフトレジスタに含まれるＤＦＦの数は分割された数に対応して減少する。
【００３８】
以上の実施形態において、Ｄ／Ａ変換回路はランプ型Ｄ／Ａ変換回路を用いても良い。その場合、Ｄ／Ａ変換回路の個数はｋ／ｎとは限定されない。
【００３９】
【実施例】
（実施例１）
本実施例では、水平方向の画素数を１０２４、垂直方向の画素数を７６８のＸＧＡ規格である画像表示装置を例にとって説明する。本実施例では、デジタル映像信号を３ビットとして説明するが、本発明は３ビットに限らず、６ビット、８ビットまたはそれ以外のビット数についても有効である。また、１つのＤ／Ａ変換回路で４本の信号線を駆動する場合を例にとる。
【００４０】
以下に、本実施例の構成について説明し、次に、本実施例の動作について説明する。
【００４１】
図３に本実施例による信号線駆動回路を示す。走査線駆動回路の構成、画素アレイ部の構成は従来と同じであるのでこれらについての説明は省略する。本実施例の信号線駆動回路は２５７段のＤＦＦから成るシフトレジスタが３個（第１〜第３のシフトレジスタ）と、２５６×３（ビット数）の記憶回路（ＬＡＴ）と、２５６個のＤ／Ａ変換回路と、２５６個の信号線選択回路１０ｂを有している。
【００４２】
それぞれのシフトレジスタにはクロック信号（ＣＬＫ）は共通に入力されるが、第１ビット目のデジタル映像信号（Ｄ０）は第１のシフトレジスタへ、第２ビット目のデジタル映像信号（Ｄ１）は第２のシフトレジスタへ、第３ビット目のデジタル映像信号（Ｄ２）は第３のシフトレジスタへ入力される。記憶回路（ＬＡＴ）には、ラッチ信号（ＬＰ）が、信号線選択回路１０ｂには４つの制御信号（ＳＳ１〜ＳＳ４）がそれぞれ入力される。なお、本実施例では図１の場合と異なりデジタル映像信号を供給する信号伝送線等が信号線駆動回路の右側から入力されている。
【００４３】
次にその動作について、図４を参照しながら説明する。各シフトレジスタには対応するデジタル映像信号（Ｄｉ（ｉ＝０〜２））とクロック信号（ＣＬＫ）が入力される。各シフトレジスタは入力されたデジタル映像信号（Ｄｉ）を順次右から左へシフトさせる。この様子を図４のＳＲ−２５６、ＳＲ−２５５、…、ＳＲ−００１に示す。時間経過と共に入力されるデジタル映像信号の並び順を、対応する信号線の番号によって表すと「（１、５、…、１０１７、１０２１）、（２、６、…、１０１８、１０２２）、（３、７、…、１０１９、１０２３）、（４、８、…、１０２０、１０２４）」となる。ここで、括弧“（  ）”はサブグループを表す。本実施例では図１と異なりデジタル映像信号が右から左へシフトすることから、その映像信号の並び順も図２で示したものとは異なりサブグループ内では昇順になる。
【００４４】
１水平走査期間に記憶回路（ＬＡＴ）部に入力されるラッチ信号（ＬＰ）を４回入力する。本実施例では以下のタイミングでラッチ信号を入力する。
【００４５】
まず、第１番目のサブグループ内で信号線の番号が「１」に対応するデジタル映像信号が、１段目のＤＦＦ（図３では最左列のＤＦＦをゼロ段目とする）から出力されたら、クロック信号を一時的に止めて各ＤＦＦからの出力を固定させる。この時、第１回目のラッチ信号（ＬＰ）を入力し、シフトレジスタの各ＤＦＦの出力を各記憶回路（ＬＡＴ）に記憶させる。この動作で、信号線の番号「１、５、…、１０１７、１０２１」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に転送されると同時にＤ／Ａ変換回路にはそれらの信号が出力される。
【００４６】
その後、第２番目のサブグループのデジタル映像信号と、クロック信号を入力し、信号線の番号が「２」に対応するデジタル映像信号が１段目のＤＦＦから出力されたら、クロック信号を一時的に止めて各ＤＦＦからの出力を固定させる。この時、第２回目のラッチ信号（ＬＰ）を入力し、シフトレジスタの各ＤＦＦの出力を各記憶回路（ＬＡＴ）に記憶させる。この動作で、信号線の番号「２、６、…、１０１８、１０２２」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に転送されると同時にＤ／Ａ変換回路にはそれらの信号が出力される。
【００４７】
次に、第３番目のサブグループのデジタル映像信号と、クロック信号を入力し、信号線の番号が「３」に対応するデジタル映像信号が１段目のＤＦＦから出力されたら、クロック信号を一時的に止めて各ＤＦＦからの出力を固定させる。この時、第３回目のラッチ信号（ＬＰ）を入力し、シフトレジスタの各ＤＦＦの出力を各記憶回路（ＬＡＴ）に記憶させる。この動作で、信号線の番号「３、７、…、１０１９、１０２３」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に転送されると同時にＤ／Ａ変換回路にはそれらの信号が出力される。
【００４８】
最後に、第４番目のサブグループのデジタル映像信号と、クロック信号を入力し、信号線の番号が「４」に対応するデジタル映像信号が１段目のＤＦＦから出力されたら、クロック信号を一時的に止めて各ＤＦＦからの出力を固定させる。この時、第４回目のラッチ信号（ＬＰ）を入力し、シフトレジスタの各ＤＦＦの出力を各記憶回路（ＬＡＴ）に記憶させる。この動作で、信号線の番号「４、８、…、１０２０、１０２４」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に転送されると同時にＤ／Ａ変換回路にはそれらの信号が出力される。
【００４９】
以上のようなラッチ信号の入力により、信号線一行分全てのデジタル映像信号を記憶回路（ＬＡＴ）に転送したことになる。
【００５０】
Ｄ／Ａ変換回路に入力された、３ビットのデジタル信号はアナログ信号に変換される。変換されたアナログ信号は、信号線選択回路１０ｂを経由して適切な信号線へ書き込まれる。以下に、この書き込みタイミングについて説明する。
【００５１】
１水平走査期間に、記憶回路（ＬＡＴ）は４回記憶動作を繰り返す。従って、ある信号線に対応するデジタル映像信号が、記憶回路（ＬＡＴ）に記憶されている間に対応する信号線を選択し書き込みを終了しなければならない。
【００５２】
まず、第１番目のサブグループである信号線の番号「１、５、…、１０１７、１０２１」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に記憶されている期間内に、第１の制御信号（ＳＳ１）を入力し、各信号線選択回路１０ｂは「１、５、…、１０１７、１０２１」番目の信号線をそれぞれ選択する。
【００５３】
次に、第２番目のサブグループである信号線の番号「２、６、…、１０１８、１０２２」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に記憶されている期間内に、第２の制御信号（ＳＳ２）を入力し、各信号線選択回路１０ｂは「２、６、…、１０１８、１０２２」番目の信号線をそれぞれ選択する。
【００５４】
さらに、第３番目のサブグループである信号線の番号「３、７、…、１０１９、１０２３」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に記憶されている期間内に、第３の制御信号（ＳＳ３）を入力し、各信号線選択回路１０ｂは「３、７、…、１０１９、１０２３」番目の信号線をそれぞれ選択する。
【００５５】
最後に、第４番目のサブグループである信号線の番号「４、８、…、１０２０、１０２４」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に記憶されている期間内に、第４の制御信号（ＳＳ４）を入力し、各信号線選択回路１０ｂは「４、８、…、１０２０、１０２４」番目の信号線をそれぞれ選択する。
【００５６】
このようにして、１水平走査期間に４回、信号線選択回路１０ｂに制御信号パルスを入力することにより適切な信号線にＤ／Ａ変換回路の出力を書き込むことが可能となる。
【００５７】
なお、記憶回路（ＬＡＴ）の出力とＤ／Ａ変換回路の間に、バッファ回路、レベルシフト回路、出力の期間を制限するイネーブル回路などを入れても良い。また、デジタル映像信号の入力並び順は、上記の順に限定されない。この並び順は、信号線選択回路の動作方法やシフトレジスタの動作方向（デジタル映像信号の入力接続位置）等により決定される。例えば、デジタル映像信号の入力において信号線駆動回路の左右のどちらへ入力するかにより上記サブグループ内の信号の並び順が逆になることは既に述べた。また、上記において信号線選択回路１０ｂの第１の制御信号（ＳＳ１）と第４の制御信号（ＳＳ４）のパルスを入力するタイミングを入れ替えた場合、デジタル映像信号の入力並び順も、第１番目のサブグループと第４番目のサブグループを入れ替えたものとなる。
【００５８】
記憶回路の具体例を図５に示す。図５（Ａ）はクロックドインバータを用いたものであり、図５（Ｂ）はＳＲＡＭ型のものであり、図５（Ｃ）はＤＲＡＭ型のものである。これらは代表例であり、本発明はこれらの形式に限定されない。
【００５９】
以上のように、本発明では、シフトレジスタの個数は増えるものの１個当たり従来の４分の１の回路数からなるシフトレジスタ、従来の８分の１の記憶回路、従来の４分の１のＤ／Ａ変換回路で画像表示装置を駆動することができ、駆動回路の占有面積および、素子数の大幅な削減が可能となる。また、デジタル映像信号を直接シフトレジスタに入力するので、デジタル映像信号を供給する信号伝送線を短くし、また、接続されるゲート容量が劇的に小さくなり、その信号伝送線の抵抗と負荷容量を減少させることが可能となる。
【００６０】
（実施例２）
本実施例では、Ｄ／Ａ変換回路にランプ方式のＤ／Ａ変換回路を採用した場合の例を示す。図６にランプ方式のＤ／Ａ変換回路を用いた場合の信号線駆動回路の概略図を示す。なお、本実施例でもＸＧＡ規格の画像表示装置で３ビットのデジタル映像信号に対応した場合を説明するが、本発明は３ビットに限らず、それ以外のビット数に対応した場合やＸＧＡ以外の規格の画像表示装置についても有効である。
【００６１】
以下に本実施例の構成と動作について説明する。
【００６２】
本実施例では、シフトレジスタから記憶回路（ＬＡＴ）までは実施例１と同じである。記憶回路の下流には、ビット比較パルス幅変換回路（ＢＰＣ）、アナログスイッチ２０、そして信号線選択回路１０ｃを有している。ビット比較パルス幅変換回路（ＢＰＣ）には、記憶回路（ＬＡＴ）に記憶されていた３ビットのデジタル映像信号、カウント信号（Ｃ０〜Ｃ２）、セット信号（ＳＴ）が入力される。アナログスイッチ２０には、ビット比較パルス幅変換回路の出力（ＰＷ−ｉ、ｉは００１〜２５６）と、階調電源（ＶＲ）が入力される。信号線選択回路１０ｃにはアナログスイッチ２０の出力と制御信号（ＳＳ１〜ＳＳ４）が入力される。
【００６３】
図６において左から第ｉ段目のビット比較パルス幅変換回路（ＢＰＣ）の構成例を図８に示す。ＢＰＣは排他的論理和ゲート、３入力ＮＡＮＤゲート、インバータ、セットリセットフリップフロップ（ＲＳ−ＦＦ）を有する。図８では、ｉ段目の記憶回路（ＬＡＴ）の出力を、ビットを区別して、Ｌ−ｉ（０）、Ｌ−ｉ（１）、Ｌ−ｉ（２）とした。
【００６４】
次に、本実施例の動作について説明する。図６の回路動作を理解するために必要な信号系の動作タイミングを図７に示した。シフトレジスタから記憶回路（ＬＡＴ）までの動作は実施例１と同じである。また、信号線選択回路１０ｃに入力される制御信号（ＳＳ１〜ＳＳ４）についても実施例１と同じである。信号線選択回路１０ｃにより４本の信号線が順次選択されていくたびに、カウント信号（Ｃ０〜Ｃ２）、セット信号（ＳＴ）、階調電源（ＶＲ）が周期的に入力される。これにより信号線全てに情報の書き込みを同等におこなうことができる。
【００６５】
ランプ方式Ｄ／Ａ変換回路の詳細な動作を説明するために、４本の信号線のうち１本が信号線選択回路により選択されている期間の動作タイミングを図９に示す。まず、セット信号の入力によりＲＳ−ＦＦ３０がセットされ、出力ＰＷ−ｉがＨｉレベルになる。次に、第２のラッチ回路に記憶されていたデジタル映像信号は、排他的論理和ゲートによってカウント信号（Ｃ０〜Ｃ２）とビット毎に比較される。３ビット全てが一致した場合には、全ての排他的論理和ゲートの出力がＨｉレベルになり、その結果、３入力ＮＡＮＤゲートの出力（反転ＲＣ−ｉ）はＬｏレベルになる（したがって、ＲＣ−ｉはＨｉレベルになる）。この３入力ＮＡＮＤの出力もＲＳ−ＦＦ３０に入力され、ＲＣ−ｉがＨｉレベルになるとリセットされ、出力ＰＷ−ｉがＬｏレベルに戻る。図９には、３ビットのデジタル映像信号｛Ｌ−ｉ（０）、Ｌ−ｉ（１）Ｌ−ｉ（２）｝が｛０、０、１｝の場合についてのＲＣ−ｉ、ＰＷ−ｉ、ＤＡ−ｉの出力例を示した。こうして、デジタル映像信号の情報はビット比較パルス幅変換回路（ＢＰＣ）の出力ＰＷ−ｉのパルス幅に変換される。
【００６６】
ビット比較パルス幅変換回路（ＢＰＣ）の出力ＰＷ−ｉは、アナログスイッチ２０の開閉を制御する。アナログスイッチ２０にはカウント信号（Ｃ０〜Ｃ２）に同期した階段状の電圧レベルをもつ階調電源（ＶＲ）が印加され、ＢＰＣの出力ＰＷ−ｉがＨｉレベルの間だけ信号線と導通し、ＰＷ−ｉがＬｏレベルになる瞬間の電圧を信号線に書き込む。
【００６７】
以上の動作により、デジタル映像信号をアナログ信号に変換し、信号線に任意の電位を書き込む。なお、階調電源（ＶＲ）は階段状である必要はなく、連続的に単調に変化するものでもよい。また、ビット比較パルス幅変換回路（ＢＰＣ）の出力とアナログスイッチ２０の間に、バッファ回路、レベルシフト回路などを入れてもよい。
【００６８】
以上のように、本発明では、Ｄ／Ａ変換回路としてランプ方式のＤ／Ａ変換回路を用いることもでき、その回路構成は従来の約４分の１で済み、駆動回路の占有面積および、素子数の大幅な削減が可能となる。
【００６９】
（実施例３）
本実施例では、水平方向の画素数を６４０×３（ＲＧＢの３色）、垂直方向の画素数を４８０のＶＧＡ規格である単板でカラー表示が可能なカラー画像表示装置を例にとって説明する。ただし、Ｒ、Ｇ、Ｂは光の３原色である赤、緑、青をそれぞれ示す。本実施例でも、デジタル映像信号を３ビットとして説明するが、本発明は３ビットに限らず、６ビット、８ビットまたはそれ以外のビット数についても有効である。また、１つのＤ／Ａ変換回路で３本の信号線を駆動する場合を例にとる。
【００７０】
以下に本実施例の構成と動作について説明する。
【００７１】
図１０に本実施例による信号線駆動回路を示す。走査線駆動回路の構成、画素アレイ部の構成は従来と同じであるのでこれらについての説明は省略する。本実施例の信号線駆動回路は６４１段のＤＦＦから成るシフトレジスタが３個（第１〜第３のシフトレジスタ）と、６４０×３（ビット数）の記憶回路（ＬＡＴ）と、６４０個のＤ／Ａ変換回路と、６４０個の信号線選択回路１０ｄを有している。
【００７２】
それぞれのシフトレジスタにはクロック信号（ＣＬＫ）は共通に入力されるが、ＲＧＢの第１ビット目のデジタル映像信号（Ｄ０）は第１のシフトレジスタへ、ＲＧＢの第２ビット目のデジタル映像信号（Ｄ１）は第２のシフトレジスタへ、ＲＧＢの第３ビット目のデジタル映像信号（Ｄ２）は第３のシフトレジスタへ入力される。記憶回路（ＬＡＴ）には、ラッチ信号（ＬＰ）が、信号線選択回路１０ｄには３つの制御信号（ＳＳ１〜ＳＳ３）がそれぞれ入力される。なお、本実施例では図１の場合と同様にデジタル映像信号を供給する信号伝送線等が信号線駆動回路の左側から入力されている。
【００７３】
次にその動作について、図１１を参照しながら説明する。各シフトレジスタには対応するＲＧＢのデジタル映像信号（Ｄｉ（ｉ＝０〜２））とクロック信号（ＣＬＫ）が入力される。各シフトレジスタは入力されたデジタル映像信号（Ｄｉ）を順次左から右へシフトさせる。この様子を図１１のＳＲ−００１、ＳＲ−００２、…、ＳＲ−６４０に示す。時間経過と共に入力されるデジタル映像信号の並び順を、図１０で示した対応する信号線の名称によって表すと「（Ｒ６４０、Ｒ６３９、…、Ｒ００２、Ｒ００１）、（Ｇ６４０、Ｇ６３９、…、Ｇ００２、Ｇ００１）、（Ｂ６４０、Ｂ６３９、…、Ｂ００２、Ｂ００１）」となる。ここで、括弧“（  ）”はサブグループを表し、ＲＧＢ別にまとめられている。本実施例では図１と同様にデジタル映像信号が左から右へシフトすることから、その映像信号の並び順も図２と同様にサブグループ内では降順になる。
【００７４】
１水平走査期間に記憶回路（ＬＡＴ）部にラッチ信号（ＬＰ）を３回入力する。本実施例では以下のタイミングでラッチ信号を入力する。
【００７５】
まず、第１番目の“Ｒ”のサブグループ内で信号線「Ｒ６４０」に対応するデジタル映像信号が、６４０段目のＤＦＦ（図１０では最左列のＤＦＦを１段目とする）から出力されたら、クロック信号を一時的に止めて各ＤＦＦからの出力を固定させる。この時、第１回目のラッチ信号（ＬＰ）を入力し、シフトレジスタの各ＤＦＦの出力を各記憶回路（ＬＡＴ）に記憶させる。この動作で、信号線「Ｒ００１、Ｒ００２、…、Ｒ６３９、Ｒ６４０」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に転送されると同時にＤ／Ａ変換回路にはそれらの信号が出力される。
【００７６】
その後、第２番目の“Ｇ”のサブグループのデジタル映像信号と、クロック信号を入力し、信号線「Ｇ６４０」に対応するデジタル映像信号が６４０段目のＤＦＦから出力されたら、クロック信号を一時的に止めて各ＤＦＦからの出力を固定させる。この時、第２回目のラッチ信号（ＬＰ）を入力し、シフトレジスタの各ＤＦＦの出力を各記憶回路（ＬＡＴ）に記憶させる。この動作で、信号線「Ｇ００１、Ｇ００２、…、Ｇ６３９、Ｇ６４０」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に転送されると同時にＤ／Ａ変換回路にはそれらの信号が出力される。
【００７７】
最後に、第３番目の“Ｂ”のサブグループのデジタル映像信号と、クロック信号を入力し、信号線「Ｂ６４０」に対応するデジタル映像信号が６４０段目のＤＦＦから出力されたら、クロック信号を一時的に止めて各ＤＦＦからの出力を固定させる。この時、第３回目のラッチ信号（ＬＰ）を入力し、シフトレジスタの各ＤＦＦの出力を各記憶回路（ＬＡＴ）に記憶させる。この動作で、信号線「Ｂ００１、Ｂ００２、…、Ｂ６３９、Ｂ６４０」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に転送されると同時にＤ／Ａ変換回路にはそれらの信号が出力される。
【００７８】
以上のようなラッチ信号の入力により、信号線一行分全てのデジタル映像信号を記憶回路（ＬＡＴ）に転送したことになる。
【００７９】
Ｄ／Ａ変換回路に入力された、３ビットのデジタル信号はアナログ信号に変換される。変換されたアナログ信号は、信号線選択回路１０ｄを経由して適切な信号線へ書き込まれる。以下に、この書き込みタイミングについて説明する。
【００８０】
１水平走査期間に、記憶回路（ＬＡＴ）は３回記憶動作を繰り返す。従って、ある信号線に対応するデジタル映像信号が、記憶回路（ＬＡＴ）に記憶されている間に対応する信号線を選択し書き込みを終了しなければならない。
【００８１】
まず、第１番目の“Ｒ”のサブグループである信号線「Ｒ００１、Ｒ００２、…、Ｒ６３９、Ｒ６４０」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に記憶されている期間内に、第１の制御信号（ＳＳ１）を入力し、各信号線選択回路１０ｄは「Ｒ００１、Ｒ００２、…、Ｒ６３９、Ｒ６４０」の信号線をそれぞれ選択する。
【００８２】
次に、第２番目の“Ｇ”のサブグループである信号線「Ｇ００１、Ｇ００２、…、Ｇ６３９、Ｇ６４０」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に記憶されている期間内に、第２の制御信号（ＳＳ２）を入力し、各信号線選択回路１０ｄは「Ｇ００１、Ｇ００２、…、Ｇ６３９、Ｇ６４０」の信号線をそれぞれ選択する。
【００８３】
最後に、第３番目の“Ｂ”のサブグループである信号線「Ｂ００１、Ｂ００２、…、Ｂ６３９、Ｂ６４０」に対応するデジタル映像信号が記憶回路（ＬＡＴ）に記憶されている期間内に、第３の制御信号（ＳＳ３）を入力し、各信号線選択回路１０ｄは「Ｂ００１、Ｂ００２、…、Ｂ６３９、Ｂ６４０」の信号線をそれぞれ選択する。
【００８４】
このようにして、１水平走査期間にＲＧＢに対応して３回、信号線選択回路１０ｄに制御信号パルスを入力することにより適切な信号線にＤ／Ａ変換回路の出力を書き込むことが可能となる。
【００８５】
なお、記憶回路（ＬＡＴ）の出力とＤ／Ａ変換回路の間に、バッファ回路、レベルシフト回路、出力の期間を制限するイネーブル回路などを入れても良い。また、デジタル映像信号の入力並び順は、上記の順に限定されない。この並び順は、信号線選択回路の動作方法やシフトレジスタの動作方向（デジタル映像信号の入力接続位置）等により決定される。例えば、デジタル映像信号の入力において信号線駆動回路の左右のどちらへ入力するかにより上記サブグループ内の信号の並び順が逆になる。また、上記において信号線選択回路１０ｄの第１の制御信号（ＳＳ１）と第３の制御信号（ＳＳ３）のパルスを入力するタイミングを入れ替えた場合、デジタル映像信号の入力並び順も、第１番目の“Ｒ”のサブグループと第３番目の“Ｂ”のサブグループを入れ替えたものとなる。
【００８６】
以上のように、本発明では、シフトレジスタの個数は増えるものの１個当たり従来の３分の１の回路数からなるシフトレジスタ、従来の６分の１の記憶回路、従来の３分の１のＤ／Ａ変換回路で画像表示装置を駆動することができ、駆動回路の占有面積および、素子数の大幅な削減が可能となる。また、デジタル映像信号を直接シフトレジスタに入力するので、デジタル映像信号を供給する信号伝送線を短くし、また、接続されるゲート容量が劇的に小さくなり、その信号伝送線の抵抗と負荷容量を減少させることが可能となる。
【００８７】
（実施例４）
本実施例では、実施例１〜実施例３をアクティブマトリクス型液晶表示装置に適用した場合の作成方法例として、画素部のスイッチング素子である画素ＴＦＴと、画素部の周辺に設けられる駆動回路（信号線駆動回路、走査線駆動回路等）のＴＦＴを同一基板上に作製する方法について工程に従って説明する。但し、説明を簡単にするために、駆動回路部にはその基本構成回路であるＣＭＯＳ回路を、画素部の画素ＴＦＴにはｎチャネル型ＴＦＴとを、ある経路に沿った断面により図示することにする。
【００８８】
まず、図１２（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板４００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜４０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜４０１ａを１０〜２００nm（好ましくは５０〜１００nm）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜４０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。本実施例では下地膜４０１を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００８９】
島状半導体層４０２〜４０６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層４０２〜４０６の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００９０】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。
【００９１】
次いで、島状半導体層４０２〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さの酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００９２】
そして、ゲート絶縁膜４０７上にゲート電極を形成するための第１の導電膜４０８と第２の導電膜４０９とを形成する。本実施例では、第１の導電膜４０８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０９をＷで１００〜３００ｎｍの厚さに形成する。
【００９３】
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【００９４】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００９５】
なお、本実施例では、第１の導電膜４０８をＴａ、第２の導電膜４０９をＷとしたが、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の組み合わせとしては、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合わせなどがある。
【００９６】
次に、レジストによるマスク４１０〜４１７を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００９７】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー部の角度が１５〜４５°のテーパー形状となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層４１９〜４２６（第１の導電層４１９ａ〜４２６ａと第２の導電層４１９ｂ〜４２６ｂ）を形成する。４１８はゲート絶縁膜であり、第１の形状の導電層４１９〜４２６で覆われない領域は２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【００９８】
そして、第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。（図１２（Ｂ））ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層４１９〜４２３がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域４２７〜４３１が形成される。第１の不純物領域４２７〜４３１には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００９９】
次に、図１２（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には５０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層４３３〜４４０（第１の導電層４３３ａ〜４４０ａと第２の導電層４３３ｂ〜４４０ｂ）を形成する。４３２はゲート絶縁膜であり、第２の形状の導電層４３３〜４３７で覆われない領域はさらに２０〜５０nm程度エッチングされ薄くなった領域が形成される。
【０１００】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【０１０１】
そして、図１３（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、図１２（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新な不純物領域を形成する。ドーピングは、第２の形状の導電層４３３〜４３７を不純物元素に対するマスクとして用い、第１の導電層４３３ａ〜４３７ａの下側の領域にも不純物元素が添加されるようにドーピングする。こうして、第１の導電層４３３ａ〜４３７ａと重なる第３の不純物領域４４１〜４４５と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域４４６〜４５０とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19atoms/cm3の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18atoms/cm3の濃度となるようにする。
【０１０２】
そして、図１３（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する島状半導体層４０３に一導電型とは逆の導電型の第４の不純物領域４５４〜４５６を形成する。第２の形状の導電層４３４を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層４０２、４０４、４０５、４０６はレジストマスク４５１〜４５３で全面を被覆しておく。不純物領域４５４〜４５６にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法により、そのいずれの領域においても不純物濃度を２×１０20〜２×１０21atoms/cm3となるようにする。
【０１０３】
以上の工程により、それぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる導電層４３３〜４３６がＴＦＴのゲート電極として機能する。また、４３９は信号線、４４０は走査線、４３７は容量配線、４３８は駆動回路内の配線として機能する。
【０１０４】
こうして導電型の制御を目的として図１３（Ｃ）に示すように、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱処理を行う。ただし、４３３〜４４０に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【０１０５】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１０６】
次いで、第１の層間絶縁膜４５７は酸化窒化シリコン膜から１００〜２００ｎｍの厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜４５８を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
【０１０７】
そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線４５９〜４６１、ドレイン領域とコンタクトを形成するドレイン配線４６２〜４６４を形成する。また、画素部においては、画素電極４６６、４６７、接続電極４６５を形成する（図１４）。この接続電極４６５により信号線４３９は、画素ＴＦＴ５０４と電気的な接続が形成される。画素電極４６６は、画素ＴＦＴの活性層に相当する島状半導体層４０５及び保持容量を形成する島状半導体層（図示せず）とそれぞれ電気的な接続が形成される。なお、画素電極４６７及び保持容量５０５は隣り合う画素のものである。
【０１０８】
以上のようにして、ｎチャネル型ＴＦＴ５０１、ｐチャネル型ＴＦＴ５０２、ｎチャネル型ＴＦＴ５０３を有する駆動回路部と、画素ＴＦＴ５０４、保持容量５０５とを有する画素部を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【０１０９】
駆動回路部のｎチャネル型ＴＦＴ５０１はチャネル形成領域４６８、ゲート電極を形成する導電層４３３と重なる第３の不純物領域４４１（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域４４６（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２７を有している。ｐチャネル型ＴＦＴ５０２にはチャネル形成領域４６９、ゲート電極を形成する導電層４３４と重なる第４の不純物領域４５６、ゲート電極の外側に形成される第４の不純物領域４５５、ソース領域またはドレイン領域として機能する第４の不純物領域４５４を有している。ｎチャネル型ＴＦＴ５０３にはチャネル形成領域４７０、ゲート電極を形成する導電層４３５と重なる第３の不純物領域４４３（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域４４８（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４２９を有している。
【０１１０】
画素部の画素ＴＦＴ５０４にはチャネル形成領域４７１、ゲート電極を形成する導電層４３６と重なる第３の不純物領域４４４（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２の不純物領域４４９（ＬＤＤ領域）とソース領域またはドレイン領域として機能する第１の不純物領域４３０を有している。また、保持容量５０５の一方の電極として機能する半導体層４３１には第１の不純物領域と同じ濃度で、半導体層４４５には第３の不純物領域と同じ濃度で、半導体層４５０には第２の不純物領域と同じ濃度で、それぞれｎ型を付与する不純物元素が添加されており、容量配線４３７とその間の絶縁層（ゲート絶縁膜と同じ層）とで保持容量を形成している。
【０１１１】
本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部を信号線や走査線と重なるように配置されている。
【０１１２】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（走査線、信号線、容量配線）、ｎチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【０１１３】
（実施例５）
本実施例では、実施例４で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図１５を用いる。
【０１１４】
まず、実施例４に従い、図１４の状態のアクティブマトリクス基板を得た後、図１４のアクティブマトリクス基板上に配向膜５０６を形成しラビング処理を行う。
【０１１５】
一方、対向基板５０７を用意する。対向基板５０７にはカラーフィルター層５０８、５０９、オーバーコート層５１０を形成する。カラーフィルター層はＴＦＴの上方で赤色のカラーフィルター層５０８と青色のカラーフィルター層５０９とを重ねて形成し遮光膜を兼ねる構成とする。実施例４の基板を用いた場合、少なくともＴＦＴと、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルターと青色のカラーフィルターを重ねて配置することが好ましい。
【０１１６】
また、接続電極４６５に合わせて赤色のカラーフィルター層５０８、青色のカラーフィルター層５０９、緑色のカラーフィルター層５１１とを重ね合わせてスペーサを形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので１〜３μmの厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの高さはオーバーコート層５１０の厚さ１〜４μmを考慮することにより２〜７μm、好ましくは４〜６μmとすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバーコート層５１０は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
【０１１７】
スペーサの配置は任意に決定すれば良いが、例えば図１５で示すように接続電極上に位置が合うように対向基板に配置すると良い。また、駆動回路部のＴＦＴ上にその位置を合わせてスペーサを対向基板上に配置してもよい。このスペーサは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。
【０１１８】
オーバーコート層５１０を形成した後、対向電極５１２をパターニング形成し、配向膜５１３を形成した後ラビング処理を行う。
【０１１９】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤５１４で貼り合わせる。シール剤５１４にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５１５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５１５には公知の液晶材料を用いれば良い。このようにして図１５に示すアクティブマトリクス型液晶表示装置が完成する。
【０１２０】
なお、上記の工程により作成されるＴＦＴはトップゲート構造であるが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本発明は適用され得る。
【０１２１】
また、液晶材料の代わりにエレクトロルミネッセンス（ＥＬ：Electro Luminescence）材料を用いた自発光型の画像表示装置であるＥＬ表示装置に対しても本発明は適用され得る。なお、ＥＬ素子には、エレクトロルミネッセンス（Electro Luminescence：電場を加えることで発生するルミネッセンス）が得られる有機化合物を含む層（以下、有機化合物層と記す）と、陽極と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明はどちらの発光を用いたＥＬ表示装置にも適用可能である。
【０１２２】
（実施例６）
本実施例では、実施例１〜実施例３をＥＬ表示装置に適用した場合の作製例について説明する。
【０１２３】
図１６（Ａ）は本発明を適用したＥＬ表示装置の上面図であり、図１６（Ｂ）は図１６（Ａ）に示したＡ−Ａ‘で切断したＥＬ表示装置の断面図である。図１６（Ａ）において、４０１０は基板、４０１１は画素部、４０１２は信号線駆動回路、４０１３は走査線駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０１２４】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材４６００、シーリング材（ハウジング材ともいう）４１００、密封材（第２のシーリング材）４１０１が設けられている。
【０１２５】
また、図１６（Ｂ）に示すように、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０１２６】
公知の作製方法を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０１２７】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０１２８】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすることもできる。
【０１２９】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０１３０】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０１３１】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０１３２】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４６０３、充填材４６０４、カバー材４６００が形成される。
【０１３３】
さらに、ＥＬ素子部を囲むようにして、カバー材４６００と基板４０１０の内側にシーリング材４１００が設けられ、さらにシーリング材４１００の外側には密封材（第２のシーリング材）４１０１が形成される。
【０１３４】
このとき、この充填材４６０４は、カバー材４６００を接着するための接着剤としても機能する。充填材４６０４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４６０４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１３５】
また、充填材４６０４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１３６】
スペーサーを設けた場合、パッシベーション膜４６０３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１３７】
また、カバー材４６００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４６０４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１３８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４６００が透光性を有する必要がある。
【０１３９】
また、配線４０１６はシーリング材４１００および密封材４１０１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材４１００および密封材４１０１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１４０】
なお本実施例では、充填材４６０４を設けてからカバー材４６００を接着し、充填材４６０４の側面（露呈面）を覆うようにシーリング材４１００を取り付けているが、カバー材４６００及びシーリング材４１００を取り付けてから、充填材４６０４を設けても良い。この場合、基板４０１０、カバー材４６００及びシーリング材４１００で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０１４１】
（実施例７）
本実施例では、本発明を用いて実施例６とは異なる形態のＥＬ表示装置を作製した例について、図１７（Ａ）、図１７（Ｂ）を用いて説明する。図１６（Ａ）、図１６（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０１４２】
図１７（Ａ）は本実施例のＥＬ表示装置の上面図であり、図１７（Ａ）をＡ-Ａ'で切断した断面図を図１７（Ｂ）に示す。
【０１４３】
実施例６に従って、ＥＬ素子の表面を覆ってパッシベーション膜４６０３までを形成する。
【０１４４】
さらに、ＥＬ素子を覆うようにして充填材４６０４を設ける。この充填材４６０４は、カバー材４６００を接着するための接着剤としても機能する。充填材４６０４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４６０４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０１４５】
また、充填材４６０４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１４６】
スペーサーを設けた場合、パッシベーション膜４６０３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０１４７】
また、カバー材４６００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４６０４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０１４８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４６００が透光性を有する必要がある。
【０１４９】
次に、充填材４６０４を用いてカバー材４６００を接着した後、充填材４６０４の側面（露呈面）を覆うようにフレーム材４６０１を取り付ける。フレーム材４６０１はシーリング材（接着剤として機能する）４６０２によって接着される。このとき、シーリング材４６０２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材４６０２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材４６０２の内部に乾燥剤を添加してあっても良い。
【０１５０】
また、配線４０１６はシーリング材４６０２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材４６０２の下を通ってＦＰＣ４０１７に電気的に接続される。
【０１５１】
なお本実施例では、充填材４６０４を設けてからカバー材４６００を接着し、充填材４６０４の側面（露呈面）を覆うようにフレーム材４６０１を取り付けているが、カバー材４６００及びフレーム材４６０１を取り付けてから、充填材４６０４を設けても良い。この場合、基板４０１０、カバー材４６００及びフレーム材４６０１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０１５２】
（実施例８）
ここでＥＬ表示装置における画素部のさらに詳細な断面構造を図１８に、上面構造を図１９（Ａ）に、回路図を図１９（Ｂ）に示す。図１８、図１９（Ａ）及び図１９（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０１５３】
図１８において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は公知の方法で形成されたｎチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、公知の方法で形成されたｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１５４】
また、電流制御用ＴＦＴ４５０３は公知の方法で形成されたｎチャネル型ＴＦＴを用いる。スイッチング用ＴＦＴ４５０２のソース配線（信号線）は３４である。そして、スイッチング用ＴＦＴ４５０２のドレイン配線である３５は配線３６によって電流制御用ＴＦＴのゲート電極３７に電気的に接続されている。また、３８で示される配線は、スイッチング用ＴＦＴ４５０２のゲート電極３９a、３９bを電気的に接続するゲート配線（走査線）である。
【０１５５】
電流制御用ＴＦＴ４５０３はＥＬ素子を流れる電流量を制御する素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、電流制御用ＴＦＴ４５０３のドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける構造は極めて有効である。
【０１５６】
また、本実施例では電流制御用ＴＦＴ４５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１５７】
また、図１９（Ａ）に示すように、電流制御用ＴＦＴ４５０３のゲート電極３７となる配線３６は４５０４で示される領域で絶縁膜を介して、電流制御用ＴＦＴ４５０３のドレイン配線４０と電気的に接続された電源供給線４５０６と重なる。このとき、４５０４で示される領域ではコンデンサが形成され、電流制御用ＴＦＴ４５０３のゲート電極３７にかかる電圧を保持するための保持容量として機能する。保持容量４５０４は、電源供給線４５０６と電気的に接続された半導体膜４５０７、ゲート絶縁膜と同一層の絶縁膜（図示せず）及び配線３６との間で形成される。また、配線３６、第１層間絶縁膜と同一の層（図示せず）及び電源供給線４５０６で形成される容量も保持容量として用いることが可能である。なお、電流制御用ＴＦＴのドレインは電源供給線（電源線）４５０６に接続され、常に一定の電圧が加えられている。
【０１５８】
スイッチング用ＴＦＴ４５０２及び電流制御用ＴＦＴ４５０３の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１５９】
また、４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ４５０３のドレインに電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１６０】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４a、４４bにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお図１９（Ａ）では、保持容量４５０４の位置を明確にするために一部バンクを省略しており、バンク４４a、４４bしか図示していないが、電源供給線４５０６とソース配線（信号線）３４を一部覆うように電源供給線４５０６とソース配線（信号線）３４の間に設けられている。また、ここでは二画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０１６１】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０１６２】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０１６３】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１６４】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１６５】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造のＥＬ層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０１６６】
陽極４７まで形成された時点でＥＬ素子４５０５が完成する。なお、ここでいうＥＬ素子４５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成されたコンデンサを指す。図１９（Ａ）に示すように画素電極４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０１６７】
ところで、本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０１６８】
以上のように本発明のＥＬ表示装置は図１８のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示装置が得られる。
【０１６９】
（実施例９）
本実施例では、実施例８に示した画素部において、ＥＬ素子４５０５の構造を反転させた構造について説明する。説明には図２０を用いる。なお、図１８の構造と異なる点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略することとする。
【０１７０】
図２０において、電流制御用ＴＦＴ４５０３は公知の方法で形成されたｐチャネル型ＴＦＴを用いる。
【０１７１】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０１７２】
そして、絶縁膜でなるバンク５１a、５１bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうしてＥＬ素子４７０１が形成される。
【０１７３】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０１７４】
（実施例１０）
本実施例では、図１９（Ｂ）に示した回路図とは異なる構造の画素とした場合の例について図２１（Ａ）〜（Ｃ）に示す。なお、本実施例において、４８０１はスイッチング用ＴＦＴ４８０２のソース配線（信号線）、４８０３はスイッチング用ＴＦＴ４８０２のゲート配線（走査線）、４８０４は電流制御用ＴＦＴ、４８０５は保持容量、４８０６、４８０８は電源供給線、４８０７はＥＬ素子とする。
【０１７５】
図２１（Ａ）は、二つの画素間で電源供給線４８０６を共通とした場合の例である。即ち、二つの画素が電源供給線４８０６を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１７６】
また、図２１（Ｂ）は、電源供給線４８０８をゲート配線（走査線）４８０３と平行に設けた場合の例である。なお、図２１（Ｂ）では電源供給線４８０８とゲート配線（走査線）４８０３とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線４８０８とゲート配線（走査線）４８０３とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０１７７】
また、図２１（Ｃ）は、図２１（Ｂ）の構造と同様に電源供給線４８０８をゲート配線（走査線）４８０３と平行に設け、さらに、二つの画素を電源供給線４８０８に対し線対称となるように形成する点に特徴がある。また、電源供給線４８０８をゲート配線（走査線）４８０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０１７８】
（実施例１１）
実施例８に示した図１９（Ａ）、図１９（Ｂ）では電流制御用ＴＦＴ４５０３のゲートにかかる電圧を保持するために保持容量４５０４を設ける構造としているが、保持容量４５０４を省略することも可能である。実施例８の場合、電流制御用ＴＦＴ４５０３のドレイン側に、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している。この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量を保持容量４５０４の代わりとして積極的に用いる点に特徴がある。
【０１７９】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決まる。
【０１８０】
また、実施例１０に示した図２１（Ａ），（Ｂ），（Ｃ）の構造においても同様に、保持容量４８０５を省略することは可能である。
【０１８１】
（実施例１２）
本実施例では、本発明の画像表示装置を組み込んだ電子機器について説明する。これらの電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、スチルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図２２〜図２４に示す。ただし、画像表示装置のうちアクティブマトリクス型液晶表示装置については、図２２、図２３、図２４が適用され、ＥＬ表示装置については、図２２、図２３が適用される。
【０１８２】
図２２（Ａ）は携帯電話であり、本体９００１、音声出力部９００２、音声入力部９００３、表示部９００４、操作スイッチ９００５、アンテナ９００６から構成されている。本発明は表示部９００４に適用することができる
【０１８３】
図２２（Ｂ）はビデオカメラであり、本体９１０１、表示部９１０２、音声入力部９１０３、操作スイッチ９１０４、バッテリー９１０５、受像部９１０６から成っている。本発明は表示部９１０２に適用することができる。
【０１８４】
図２２（Ｃ）はパーソナルコンピュータの一種であるモバイルコンピュータ或いは携帯型情報端末であり、本体９２０１、カメラ部９２０２、受像部９２０３、操作スイッチ９２０４、表示部９２０５で構成されている。本発明は表示部９２０５に適用することができる。
【０１８５】
図２２（Ｄ）はヘッドマウントディスプレイ（ゴーグル型ディスプレイ）であり、本体９３０１、表示部９３０２、アーム部９３０３で構成される。本発明は表示部９３０２に適用することができる。
【０１８６】
図２２（Ｅ）はテレビであり、本体９４０１、スピーカ９４０２、表示部９４０３、受信装置９４０４、増幅装置９４０５等で構成される。本発明は表示部９４０２に適用することができる。
【０１８７】
図２２（Ｆ）は携帯書籍であり、本体９５０１、表示部９５０２、記憶媒体９５０４、操作スイッチ９５０５、アンテナ９５０６から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部９５０２に適用することができる。
【０１８８】
図２３（Ａ）はパーソナルコンピュータであり、本体９６０１、画像入力部９６０２、表示部９６０３、キーボード９６０４で構成される。本発明は表示部９６０３に適用することができる。
【０１８９】
図２３（Ｂ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体９７０１、表示部９７０２、スピーカ部９７０３、記録媒体９７０４、操作スイッチ９７０５で構成される。なお、この装置は記録媒体としてＤＶＤ、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部９７０２に適用することができる。
【０１９０】
図２３（Ｃ）はデジタルカメラであり、本体９８０１、表示部９８０２、接眼部９８０３、操作スイッチ９８０４、受像部（図示しない）で構成される。本発明は表示部９８０２に適用することができる。
【０１９１】
図２３（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部９９０１、ヘッドマウント部９９０２で構成される。本発明は表示部９９０１に適用することができる。
【０１９２】
図２４（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２で構成される。
【０１９３】
図２４（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４で構成される。
【０１９４】
なお、図２４（Ｃ）は、図２４（Ａ）及び図２４（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示部３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、これに限定されず、例えば単板式であってもよい。また、図２４（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。本発明は液晶表示部３８０８に適用することができる。
【０１９５】
また、図２４（Ｄ）は、図２４（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図２４（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１９６】
以上の様に、本発明の適用範囲はきわめて広く、画像表示装置を用いるあらゆる分野の電子機器に適用することが可能である。
【０１９７】
【発明の効果】
本発明による画像表示装置の駆動回路は、信号線駆動回路の面積を大幅に縮小でき、画像表示装置の小型化に有効であり、且つ、デジタル映像信号の配線に寄生する抵抗や容量を減少させ、駆動回路の動作マージンを大きくする。これらは、画像表示装置のコスト低減、歩留まり向上に効果がある。
【図面の簡単な説明】
【図１】  本実施形態の信号線駆動回路の構成例を示す図である。
【図２】  図１の信号線駆動回路の動作タイミングを示す図である。
【図３】  実施例１の信号線駆動回路の構成を示す図である。
【図４】  図３の信号線駆動回路の動作タイミングを示す図である。
【図５】  ラッチ回路の例を示す図である。
【図６】  実施例２の信号線駆動回路の構成を示す図である。
【図７】  図６の駆動回路の動作タイミングを示す図である。
【図８】  ビット比較パルス幅変換回路（ＢＰＣ）の構成を示す図である。
【図９】  ランプ方式Ｄ／Ａ変換回路の動作を説明する図である。
【図１０】  実施例３の信号線駆動回路の構成を示す図である。
【図１１】  図１０の駆動回路の動作タイミングを示す図である。
【図１２】  ＴＦＴの作製工程を示す断面図である。
【図１３】  ＴＦＴの作製工程を示す断面図である。
【図１４】  アクティブマトリクス基板断面図である。
【図１５】  アクティブマトリクス型液晶表示装置の断面構造図を示す図である。
【図１６】  ＥＬ表示装置の作製例を示す図である。
【図１７】  ＥＬ表示装置の作製例を示す図である。
【図１８】  ＥＬ表示装置の作製例を示す図である。
【図１９】  ＥＬ表示装置の作製例を示す図である。
【図２０】  ＥＬ表示装置の作製例を示す図である。
【図２１】  ＥＬ表示装置の作製例を示す図である。
【図２２】  本発明を用いた電子機器の一例を示す図である。
【図２３】  本発明を用いた電子機器の一例を示す図である。
【図２４】  投影型液晶表示装置の構成を示す図である。
【図２５】  アクティブマトリクス型液晶表示装置の構成図である。
【図２６】  従来のデジタル方式の信号線駆動回路の構成図である。
【図２７】  従来のデジタル方式の信号線駆動回路のタイミングチャートを示す図である。
【符号の説明】
１０（ａ〜ｄ）  信号線選択回路
２０  アナログスイッチ
３０  セットリセットフリップフロップ（RS-FF）
１０１  信号線駆動回路
１０２  走査線駆動回路
１０３  画素アレイ部
１０４  信号線
１０５  走査線
１０６  画素ＴＦＴ
１０７  液晶
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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