(57)【特許請求の範囲】
【請求項１】
行および列に配列され、それぞれが情報ビットを記憶するように設計されたセルのマトリックスを半導体基板上に備え、列のセルが、それぞれ行導線に接続された行端子と、ゲート、第１の電極および第２の電極を備えたトランジスタによって、前記列および隣接する第１の列に結合された第１の列導線に接続された列端子とを有する磁気トンネル接合を備え、前記トランジスタの前記ゲートがゲート導線に接続されている磁気抵抗ランダムアクセス・メモリであって、列のそれぞれのトンネル接合の前記列端子が、ゲート、第１の電極および第２の電極を備えた追加のトランジスタによって第２の列導線に接続されており、前記追加のトランジスタの前記ゲートが追加のゲート導線に接続されて書込時に前記磁気トンネル接合に流れる電流が２つに分割され、前記トランジスタと前記追加のトランジスタを介して流れるものとして構成されていることを特徴とするメモリ。
【請求項２】
セルの前記マトリックスが中央の列および２つの端列を含み、それぞれの中央列の前記第２の列導線が前記列および隣接する第２の列に結合されていることを特徴とする、請求項１に記載のメモリ。
【請求項３】
前記ゲート導線が前記列導線に平行であることを特徴とする、請求項１および２のいずれかに記載のメモリ。
【請求項４】
セルに結合された前記２つのトランジスタが共通の第１の電極を有することを特徴とする、請求項１から３のいずれかに記載のメモリ。
【請求項５】
隣接する２つのトランジスタが共通の第２の電極を有し、前記２つのトランジスタは隣り合うセルにそれぞれ結合されている、ことを特徴とする、請求項１から４のいずれかに記載のメモリ。
【請求項６】
列導線が共通の第２の電極の列と一体であることを特徴とする、請求項５に記載のメモリ。
【請求項７】
磁気トンネル接合が、相互接続および金属層によって、前記対応する行導線および前記結合されたトランジスタに接続されていることを特徴とする、請求項１から６のいずれかに記載のメモリ。
【請求項８】
前記相互接続が５Ｗ／ｍＫ未満の熱伝導率を有する材料の層を含むことを特徴とする、請求項７に記載のメモリ。
【請求項９】
セルの前記磁気トンネル接合、トランジスタ電極、前記相互接続および前記結合された金属層が前記基板に垂直な軸に沿って整列していることを特徴とする、請求項６および７のいずれかに記載のメモリ。
【請求項１０】
前記磁気トンネル接合から電気的に絶縁され、それぞれがセルの列に結合され、前記結合された列の前記セルの前記磁気トンネル接合の位置に磁場を生み出すことができるように配置された複数の平行な電流導線を備えていることを特徴とする、請求項１から８のいずれかに記載のメモリ。
【請求項１１】
電流導線が強磁性コーティングを備えていることを特徴とする、請求項１０に記載のメモリ。
【請求項１２】
電流導線が、セルの前記結合された列の前記磁気トンネル接合と前記基板の間に配置されていることを特徴とする、請求項１０および１１のいずれかに記載のメモリ。
【請求項１３】
セルの行の少なくとも２つの隣接する磁気トンネル接合が、共通の金属層および共通の相互接続によって前記行導線に接続されていることを特徴とする、請求項１から８および１０から１２のいずれかに記載のメモリ。
【請求項１４】
前記共通の金属層が、銅又はアルミニウムによって形成されていることを特徴とする、請求項１３に記載のメモリ。
【請求項１５】
５Ｗ／ｍＫ未満の熱伝導率を有し、少なくともセルの前記マトリックスおよび前記列導線を覆う絶縁封止材料を含むことを特徴とする、請求項１から１４のいずれかに記載のメモリ。
【請求項１６】
前記絶縁封止材料が前記行導線を覆っていることを特徴とする、請求項１５に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、行および列に配列され、それぞれが情報ビットを記憶するように設計されたセルのマトリックスを半導体基板上に備え、列のセルが、それぞれ行導線に接続された行端子と、ゲート、第１の電極および第２の電極を備えたトランジスタによって、前記列および隣接する第１の列に結合された第１の列導線に接続された列端子とを有する磁気トンネル接合を備え、トランジスタのゲートがゲート導線に接続されている磁気抵抗ランダム・アクセス・メモリに関する。
【背景技術】
【０００２】
図１および２において、磁気抵抗ランダム・アクセス・メモリは、半導体基板１上に配置され、行３および列４ａから４ｄに配列され、それぞれが情報ビットを記憶するように設計されたセル２のマトリックスを含む。磁気抵抗ランダム・アクセス・メモリのセルは、それぞれ自体の電気抵抗が記憶される情報を表す磁気トンネル接合を含む。
【０００３】
磁気トンネル接合は、それぞれ対応する行導線５に接続された行端子、および対応する第１の列導線（６ａｂ，６ｃｄ）に一般にトランジスタによって接続された列端子、すなわち磁気トンネル接合の両端を有する。図１において、列導線６ａｂは、隣接する列４ａおよび４ｂに結合されている。同様に、列導線６ｃｄは、列４ｃおよび４ｄに結合されている。したがって、隣接する列は、その対ごとに共通の列導線（６ａｂ，６ｃｄ）に結合されており、行はそれぞれ対応する行導線５に結合されている。
【０００４】
トランジスタは、それぞれ対応するトンネル接合の列端子に接続された第１の電極および対応する列導線６に接続された第２の電極、ならびに制御電極を構成するゲートを従来通りに備えている。セル２の列（４ａ，４ｂ，４ｃまたは４ｄ）のトランジスタのゲートは、列（４ａ，４ｂ，４ｃまたは４ｄ）に結合されたゲート導線（７ａ，７ｂ，７ｃまたは７ｄ）に接続されている。したがって、列導線６、行導線５およびゲート導線７に適当な電圧を印加することによって接合を選択し、その接合の抵抗を、印加した電圧および接合を流れる電流に基づいて決定することができる。
【０００５】
ある種の磁気トンネル接合では、特に熱効果およびスピン・インジェクション（spin injecton）効果の少なくとも一方に基づく情報書込み方法の場合に、接合を流れる電流の密度が１０７Ａ／ｃｍ２に達する。この電流密度は、接合の電極の材料および厚さによって決まる。大きな電流密度は、大きな絶対電流値を生じさせる。トランジスタは、このような電流に耐えることができるように設計されなければならず、したがってトランジスタは、与えられた電流に対するメモリの小型化を制限する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、これらの欠点を改善することにあり、具体的にはサイズの小さな磁気抵抗ランダム・アクセス・メモリを提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、この目的は添付の請求項によって達成され、詳細には、列のそれぞれのトンネル接合の列端子が、ゲート、第１の電極および第２の電極を備えた追加のトランジスタによって第２の列導線に接続されており、追加のトランジスタのゲートが追加のゲート導線に接続されていることによって達成される。
【０００８】
他の利点および特徴は、非限定的な例として示し添付図面に表示する本発明の特定の実施形態の以下の説明からより一層明らかとなろう。
【発明を実施するための最良の形態】
【０００９】
図３および４に示す磁気抵抗ランダム・アクセス・メモリは、第１の列導線６ａｂおよび６ｃｄだけでなく、さらに第２の列導線８ａ，８ｂｃおよび８ｄを備えている。列４ｂのそれぞれのトンネル接合１０ｂの列端子９ｂは、トランジスタ１６ｂによって第１の列導線６ａｂに接続され、追加のトランジスタ１１ｂによって第２の列導線８ｂｃに接続されている。第２の列導線８ｂｃは、列４ｂと隣接する第２の列の両方、特には列４ｂと列４ｃの両方に結合されている。追加のトランジスタ１１ｂは、ゲート１２ｂ、第１の電極１３ｂおよび第２の電極１４ｂを備えている。追加のトランジスタ１１ｂのゲート１２ｂは、追加のゲート導線１５ｂに接続されている。したがって、セル２は、それぞれ２つのトランジスタ１１および１６によって、第１の列導線６および第２の列導線８に接続されている。ゲート導線７および１５は、列導線６および８に平行であることが好ましい。中央の列４ｂに結合されている第２の列導線、すなわち端に位置しない第２の列導線８ｂｃは、それぞれ隣接する他の列４ｃに結合されている。
【００１０】
したがって、トンネル接合１０ｂを流れる電流は２つの部分に分かれ、それぞれ追加のトランジスタ１１ｂおよびトランジスタ１６ｂに流れる。それぞれの電流部分は接合１０ｂを流れる電流よりもかなり小さいので、トランジスタ１１ｂおよび１６ｂは、従来技術に基づくメモリに使用されているトランジスタよりもかなり小さなサイズにすることができる。例えば、列導線に平行な軸Ｙに沿ったトランジスタのサイズを概ね５０％低減させることができ、したがって軸Ｙに沿った単位列長当たりのセル２の数を概ね２倍にすることができる。現在のデザイン・ルールであるＣＭＯＳ−０．１８μｍ技術を適用すると、追加のトランジスタ１１、第２の列導線８および追加のゲート導線１５のために、軸Ｙに垂直な、基板１の平面上の軸Ｘに沿って約２０％のメモリ・サイズの増大が必要となる。したがって、記憶セル２の平均表面積を、従来技術に基づくメモリ・セルの表面積の６０％に低減させることができる。
【００１１】
従来のタイプの制御装置（図示せず）は、セル２ｂに結合された２つのトランジスタ１１ｂおよび１６ｂを独立に活動化させることができる。例えば、接合１０ｂを流れる電流がトランジスタ１１ｂまたは１６ｂの飽和電流よりも小さいときには、これらのトランジスタのうちの一方（１１ｂまたは１６ｂ）だけで十分である。
【００１２】
図３および４では、端列４ｄのそれぞれのトンネル接合１０ｄの列端子９ｄが、追加のトランジスタ１１ｄによって第２の列導線８ｄに接続されている。第２の列導線８ｄは列４ｄだけに結合されている。追加のトランジスタ１１ｄのゲート１２ｄは、追加のゲート導線１５ｄに接続されている。図３および４に示すように、同様の構成は、端列４ａにも当て嵌る。
【００１３】
同じセル２ｂに結合されている２つのトランジスタ１１ｂおよび１６ｂは、図４に示すように、共通の第１の電極１３ｂを有することが好ましい。
【００１４】
同じように、セル２の行３の隣接する２つのセル２ｂおよび２ｃにそれぞれ結合されている、隣接する２つのトランジスタ１１ｂおよび１６ｃは、共通の第２の電極１４ｂを有することが好ましい。図３および４に示すように、対応する列導線８ｂｃは、共通の第２の電極１４ｂの列と一体であることが好ましい。第１の電極１３および第２の電極１４をそれぞれトランジスタのドレインおよびソースとすることができ、またはこの逆にすることもできる。
【００１５】
磁気トンネル接合１０は、相互接続１７および金属層１８によって、対応する行導線５ならびに結合されたトランジスタ１１および１６に接続されることが好ましい。熱支援書込み（thermally assisted write）ステップの場合に、トンネル接合１０の温度を高めるため、相互接続１７は、トンネル接合１０の近くに配置され、低い熱伝導率、すなわち５Ｗ／ｍＫ未満の熱伝導率を有する材料によって形成され、セル内で散逸した熱を閉じ込めることを可能にする、１つまたは複数の層を含むことができる。低い熱伝導率を有するこの材料層は１００μΩｍ未満の低い電気抵抗率を有し、そのため、この材料層は、トンネル接合１０の抵抗と直列に配置された低い抵抗を表すことが好ましい。
【００１６】
図３および４に示したメモリへの情報の書込みは、スピン・インジェクションによって実行することができる。したがって、書込みは、書込み中にセルを流れる電流の方向に基づく。この技法は、嵩張る追加の導線を必要としないという利点を提供する。したがって、図４に示すように、セル２ｂの磁気トンネル接合１０ｂ、第１の電極１３ｂ、セル２ｂに結合された相互接続１７および金属層１８は、基板１に垂直な軸Ｚに沿って整列していることが好ましい。
【００１７】
図５および６では、メモリが、磁気トンネル接合１０から電気的に絶縁され、それぞれがセル２の列４に結合され、結合された列４のセル２の磁気トンネル接合１０の位置に磁場を生み出すことができるように配置された、複数の平行な電流導線１９を備えている。電流導線１９は、強磁性コーティング２０、例えばニッケル８０％、鉄２０％を含むニッケル／鉄合金などの軟質磁性材料を含むことが好ましい。この合金は、高い透磁率および好ましくは電流導線１９の縦軸に沿って整列した低い磁気異方性を有する。図５に示すように、電流導線１９の接合１０に面する側とは反対側の少なくとも１つの面を、強磁性コーティング２０が覆っている。図６では、このコーティングが電流導線１９の側面も覆っている。コーティング２０は、磁場線（magnetic field line）がトンネル接合１０の方向に集中し、したがってコーティングされていない導線と同じ磁場をより小さい電流で生み出すことを可能にする。
【００１８】
図５および６に示したメモリに情報の書込みを実行するときには、電流導線１９を流れる電流が、トンネル接合１０の磁化状態を定義することを可能にする磁場を生み出し、トンネル接合の温度が、接合１０を流れる加熱電流によって生み出されるジュール効果によって増大する。この加熱電流は、対応する行導線５、ゲート導線６および８、ならびに結合されたゲート導線７および１５に印加される電圧によって制御される。加熱電流がトランジスタ１１または１６の飽和電流よりも大きいときには、結合された２つのトランジスタ１１および１６が使用される。書込みの際に必要な加熱電流の最大値によってトランジスタ１１および１６のサイズが決まり、したがって軸Ｙに沿った単位列長あたりのセル２の数が決まる。
【００１９】
図５および６では、電流導線１９が、結合されたセル列４の磁気トンネル接合１０と基板１との間に配置されている。トンネル接合１０とトランジスタ１１および１６との間の相互接続１７は、軸Ｚに沿って整列したトンネル接合１０および対応する電流導線１９に対して横方向にずれている。電流導線１９は、接合１０に作用する磁場が最大化されるように、トンネル接合１０のすぐ近くに配置されることが好ましい。さらに、電流導線１９を流れる電流は、ジュール効果によって電流導線１９の中に熱を生み出す。この熱は、書込みが実行されるときに、トンネル接合１０をさらに加熱することを可能にするか、または少なくとも熱損失を低減させることを可能にする。したがって、電流導線１９の材料の抵抗率は、適当な最大電圧を超えない範囲でジュール効果が最大化されるように選択される。
【００２０】
図６では、セルの行３の隣接する２つの磁気トンネル接合１０ａおよび１０ｂが、結合された行導線５に、共通の金属層２１ａｂおよび共通の相互接続２２ａｂによって接続されている。共通金属層２１（２１ａｂ、２１ｃｄ）は、高い導電率を有する材料、例えば銅またはアルミニウムによって形成されていることが好ましい。したがって２つの対応する接合１０ａおよび１０ｂに同時に電流が流れているとき、共通相互接続２２ａｂで散逸する熱はこれらの電流の和の２乗に比例し、これによって書込み段階中に、それぞれのトンネル接合１０を流れる加熱電流を増大させることなく、トンネル接合をより加熱することができる。共通金属層２１および共通相互接続２２によって１つのグループにまとめられる隣接する磁気トンネル接合１０の数は２つ以上とすることができ、この数は、共通相互接続２２の抵抗Ｒｖと組み合わせて、共通相互接続２２で散逸する熱が接合１０で散逸する熱に匹敵するように選択することができる。１つのセルに書き込み、またはいくつかのセルに同時に書き込むことができる。書込み段階を実行するときの共通相互接続２２ａｂで散逸する熱による接合１０の温度の上昇によって、加熱電流を小さくすることができ、したがってより小さなサイズのトランジスタを設計することができ、これによって軸Ｙに沿った単位列長あたりのセル２の数を増やすことができる。
【００２１】
書込み段階を実行するときには、１つのグループにまとめられたいくつかのセルのゲート導線７および１５の少なくとも一方を同時に活動化し、あるいは単一のセル２のゲート導線７および１５の少なくとも一方だけを活動化することができる。
【００２２】
どの実施形態であれ、メモリは、図５に例示目的で示すように、セル２のマトリックス、列導線６および８ならびに電流導線１９を少なくとも覆う絶縁封止材料２３を含む。図６に示すように、さらに行導線５を覆うこともできる。絶縁封止材料２３は、低い熱伝導率を有し、この低い熱伝導率は、熱支援書込みステップを実行するときに熱を閉じ込めることを可能にし、したがって小さな加熱電流で所与の高温を得ることを可能にする。絶縁材料２３は例えば熱伝導率が１．４Ｗ／ｍＫのシリカＳｉＯ２である。
【図面の簡単な説明】
【００２３】
【図１】従来技術に基づく磁気抵抗ランダム・アクセス・メモリを概略的に示す図である。
【図２】軸Ａ−Ａに沿って切った図１に基づくメモリの断面図である。
【図３】本発明に基づく磁気抵抗ランダム・アクセス・メモリの特定の実施形態の上面図である。
【図４】軸Ｂ−Ｂに沿って切った図３に基づくメモリの断面図である。
【図５】本発明に基づく磁気抵抗ランダム・アクセス・メモリの他の特定の実施形態の断面図である。
【図６】本発明に基づく磁気抵抗ランダム・アクセス・メモリのもう一つの特定の実施形態の断面図である。
【符号の説明】
【００２４】
１  半導体基板
２ａ  セル
２ｂ  セル
２ｃ  セル
２ｄ  セル
３  行
４ａ  列
４ｂ  列
４ｃ  列
４ｄ  列
５  行導線
６ａｂ  第１の列導線
６ｃｄ  第１の列導線
７ａ  ゲート導線
７ｂ  ゲート導線
７ｃ  ゲート導線
７ｄ  ゲート導線
８ａ  第２の列導線
８ｂｃ  第２の列導線
８ｄ  第２の列導線
９ｂ  列端子
９ｄ  列端子
１０ａ  トンネル接合
１０ｂ  トンネル接合
１０ｄ  トンネル接合
１１ｂ  追加のトランジスタ
１１ｄ  追加のトランジスタ
１２ｂ  ゲート
１２ｄ  ゲート
１３ｂ  第１の電極
１３ｃ  第１の電極
１３ｄ  第１の電極
１４ｂ  第２の電極
１４ｄ  第２の電極
１５ａ  ゲート導線
１５ｂ  ゲート導線
１５ｃ  ゲート導線
１５ｄ  ゲート導線
１６ｂ  トランジスタ
１６ｄ  トランジスタ
１７  相互接続
１８  金属層
１９  電流導線
２０  強磁性コーティング
２１ａｂ  共通金属層
２１ｃｄ  共通金属層
２２ａｂ  共通相互接続
２２ｃｄ  共通相互接続
２３  絶縁封止材料
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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