(57)【特許請求の範囲】
【請求項１】
基準クロック信号として第１のクロック信号を受ける第１位相検波器と、
この第１位相検波器の出力に応じて第２のクロック信号を出力する電圧制御発振器と、
前記第１位相検波器の複製であって前記電圧制御発振器の第２のクロック信号を受ける第２位相検波器と、
この第２位相検波器の出力を増幅する増幅器と、
この増幅器の出力に応じて前記電圧制御発振器の第２のクロック信号の位相をシフトすることによって第３のクロック信号を生成する位相シフタとを備えた装置であって、
前記位相シフタの出力である第３のクロック信号は、前記第１位相検波器及び前記第２位相検波器の各々の入力に連結され、
前記第１位相検波器は、前記第１のクロック信号と前記第３のクロック信号との比較結果を出力し、
前記第２位相検波器は、前記第２のクロック信号と前記第３のクロック信号との比較結果を出力し、
これにより、前記第２位相検波器と前記増幅器と前記位相シフタとが協働して、該第２位相検波器の出力をゼロにするように、前記第２のクロック信号の位相をシフトした第３のクロック信号を出力し、
前記電圧制御発振器の出力である第２のクロック信号をこの装置の出力クロック信号とすることを特徴とする装置。
【請求項２】
前記位相シフタが複数の可変遅延ユニットを有していることを特徴とする請求項１記載の装置。
【請求項３】
前記クロック信号が差動信号である請求項１記載の装置。
【請求項４】
第１クロック信号と第３クロック信号とを第１位相比較器によって位相比較する段階と、
前記第１クロック信号と前記第３クロック信号との第１位相比較の結果に応じて、発振器によって、第２クロック信号を生成する段階と、
前記第２クロック信号と前記第３クロック信号とを第２位相比較器によって位相比較する段階とを含み、
前記第３クロック信号は、前記第２位相比較器の結果であって増幅器によって増幅された出力に応じて、前記第２クロック信号を位相シフタによって位相シフトされたものであるとともに、前記第２位相比較器と前記増幅器と前記位相シフタとが協働して、該第２位相比較器の出力をゼロにするように、前記第２のクロック信号の位相をシフトしたものであり、かつ
前記第１位相比較器及び前記第２位相比較器は、静的位相エラーが同一の位相検波器であることを特徴とする位相検波方法。
【発明の詳細な説明】
【０００１】
（発明の分野）
本発明は、クロック信号に関する。より詳細には、本発明は、内部クロック信号と基準クロック信号との同期に関する。
【０００２】
（関連技術）
位相ロックループ（ＰＬＬ）の目的は、他の非同期クロック信号を同期させることにある。この同期を実現するために、ＰＬＬでは、同期されるべき２つのクロックの位相を比較し、同期からのずれを示す位相検波器が使用される。理論的には、双方のクロック信号が同期している場合、この位相検波器の出力はゼロになる。第１信号が速すぎる場合の出力は正の値に、第１信号が遅すぎる場合の出力は負の値になる。現実には、経路の不整合及び／又は機器の不整合等のような設計上の物理的制限に起因し、通常は静的位相エラーが存在する。これは、静的位相差があっても位相検波器の出力がゼロになることを意味する。
【０００３】
図１は、従来技術による位相ロックループのブロック図である。基準クロック信号（ＲＥＦ＿ＣＬＫ）１は、位相検波器１０に入力される。位相検波器１０の第２入力は、電圧制御型発振器１２から生成されるクロック信号（ＣＬＫ）２である。位相検波器１０は、ＲＥＦ＿ＣＬＫ１の位相をＣＬＫ２の位相と比較する。比較結果は、フィルタ１１によって濾波される。フィルタの出力は、電圧制御型発振器（ＶＣＯ）１２を駆動し、ＣＬＫ２を生成するが、増幅器（図示せず）を介して電圧制御型発振器（ＶＣＯ）１２を駆動する場合もある。上記した静的位相エラーが存在する場合、ＶＣＯ１２により生成されるＣＬＫ２は、ＲＥＦ＿ＣＬＫ１と厳密には同期しなくなる。このため、ＰＬＬアプリケーションへの適用における制約条件が理想的なものから外れるとともに、クロック回復回路（ＣＲＣ）への適用におけるビット誤り率（ＢＥＲ）が悪化する結果となる。
【０００４】
静的エラーの問題は、ＲＥＦ＿ＣＬＫの周波数が高くなるにつれ悪化する。ＲＥＦ＿ＣＬＫが２ＧＨｚ（０．５ナノ秒間）の場合、重要な回路を通過する際の僅かな遅れの変動によって、理想的なサンプル点からの大幅なずれが生じかねない。例えば２ＧＨｚでは、６３ピコ秒の遅れは４５°の位相差に相当する。データ収集に使われるクロックとランダムデータのストリームとを同期させるようにしたデータ転送システムでは、位相ロックループは、ＢＥＲへの位相差の影響を最小限にするために、ＶＣＯクロック信号を１０°以内の位相差にロックしなければならない。しかし、位相検波器が実際の使用時に遭遇すると思われる環境変化の下において、従来の位相検波器がこのような性能を確実に発揮することは不可能である。
以上の観点から、クロック速度が非常に高速であっても、基準クロックの位相を第２クロック信号と確実に整合させる方法及び装置を実現することが望まれている。
【０００５】
（発明の概要）
位相エラーを補償するための装置が開示される。第１位相検波器は、第１及び第２位相検波器が存在するようにするために複製される。位相シフタが第２位相検波器のフィードバックループに連結される。位相シフタの出力は、第１及び第２位相検波器それぞれの入力に連結される。
【０００６】
（発明の詳細な説明）
以下に説明する本発明の実施形態では、静的位相エラーの影響を大幅に低減することにより、位相差の測定精度を向上させている。更に、この低減機能は、プロセス、温度、電圧に変動があっても正確に維持される。こうした、環境条件に対する本発明固有の免疫性により、製造時に不良部品が出ることは殆どない。また、環境変化に対する自己調整型の設計であるため、設計は大幅に容易となる。例えば、従来技術では、ＶＣＯ出力の負荷を変えるだけでもスルーレートは変化し、位相検波器の性能に影響を及ぼすことになる。本開示の装置を使用すると、位相検波器は新しい条件に合わせて自ら較正を行うので、再設計することなく修正・変更を行うことができる。例えば、位相検波器を注意深く設計した場合に２つの同一の位相検波器を使い、これら位相検波器の内の１つと電圧制御型位相シフタとを負のフィードバックループに取入れると、信号がシフトされ、このシフトされた信号によって現存する静的位相エラーが充分に補償される。このシフトされた信号は、第１位相検波器による比較のために使われ、それにより、基準クロック信号にロックするというシステム能力に対する静的位相エラーの影響が低減される。
【０００７】
図２は、本発明の１実施形態を用いる位相ロックループのブロック図である。基準クロック（ＲＥＦ＿ＣＬＫ）１は、位相検波器２１に入力される。電圧制御型発振器１２は、ローカルクロック信号（ＣＬＫ）２を生成する。ＣＬＫ２は、第２位相検波器２２と電圧制御型位相シフタ（ＶＣＰＳ）２０とに同時に入力される。同等のものとして電流制御型位相シフタ（ＣＣＣＰ）を使うこともできる。位相検波器２２は位相検波器２１の複製である。ＶＣＰＳ２０の出力は、位相検波器２１と位相検波器２２の双方に対する第２入力となる。従って、位相検波器２２は、ＣＬＫ２をＣＬＫ（△ＣＬＫ）３の位相シフトと比較するのに有効である。理論上は、初期に電圧ＶＣＰＳ２０によって生じた位相シフトの量がゼロの場合、位相検波器２２の出力もゼロでなければならない。しかし、静的位相エラーが存在する場合は、位相検波器２２の出力をゼロにするようなある量の位相シフトがＶＣＰＳ２０により引き起こされはずである。増幅器２３は、位相検波器２２の出力を増幅するので、ＣＬＫ２と△ＣＬＫ３との小さな差は、大きな制御電圧となってＶＣＰＳ２０に入る。こうして、△ＣＬＫ３は、位相検波器２２の出力をゼロにするまでシフトされる。△ＣＬＫ３の位相シフト量は、フィードバックループの静的位相エラーを調整するに十分なものでなければならない。位相検波器２２及び位相検波器２１は、互いに正確な複製であるため、どちらの位相検波器の静的位相エラーも同じである。従って、ＲＥＦ＿ＣＬＫ１と比較するために位相検波器２１の第２入力として印加された△ＣＬＫ３によって、ＣＬＫ２がＲＥＦ＿ＣＬＫ１と同期する時、修正された位相差２５はゼロとされる。説明した実施形態では、修正された位相差２５は、フィルタ１１を駆動し、フィルタが次に電圧制御型発振器１２を駆動する。このためのフィルタとして適切なものが幾つかある。
【０００８】
図３は、本発明の別の実施形態を用いる差動クロック回復回路のブロック図である。ＣＬＫ及びＣＬＫＺを含む差動入力クロック信号５０及び、ＱＬＫ及びＱＬＫＺを含む直角位相クロック信号５２は、電圧制御型位相シフタ６０への入力である。電圧制御型位相シフタ６０は、６つの可変遅延セル（ＶＡＲＤＥＬ）４０、４１、４２を含む。幾つかの適切なＶＡＲＤＥＬは、「自己バイアスロードを備えた可変遅延セル」と題する同時係属出願の米国特許出願番号 に説明されている。ＶＡＲＤＥＬ４０は、差動入力クロック信号５０を可変的に遅延させ、一方ＶＡＲＤＥＬ４１は、同様に直角位相クロック信号５２を遅延させる。ＶＡＲＤＥＬ４２は、ＶＡＲＤＥＬ４０、４１と排他的論理和ゲート３３との間のバッファリングの層としての役割を果たすだけである。このように、本実施形態を使用すれば、入力クロック５０と入力直角位相クロック５２はそれぞれ、差動出力クロック５６の周波数の半分の基本周波数とすることができる。クロック信号及びその直角位相の排他的論理和は、出力時に周波数を必ず２倍にするので、排他的論理和ゲート３３は周波数を２倍にする役割を果たす。従って、２×ＣＬＫ及び２×ＣＬＫＺを含む出力クロック５６の基本周波数は、入力クロック５０及び直角位相クロック５２双方の周波数の２倍となる。
【０００９】
２つの微分器、整流器、ミキサー、ローパスフィルタのユニット（ＤＲＭＬ）６１、６２は、共に出力クロック５６に連結されるとともに、各々基準クロック５４と直角位相クロック５２とに連結される。ＤＭＲＬは、本願の譲受人へ譲渡された「改善された微分器、整流器、ミキサ、ローパスフィルタ回路」と題する同時係属出願の米国特許出願番号 に説明されているようなものとすることができる。ＤＲＭＬのミキサ部が位相検波器の機能を実行する。微分器及び整流器の部分は、直角位相クロック信号５２を倍化し、次に、２倍とされた直角位相クロック信号５２は出力クロック５６と比較され、差動遅延信号である遅延Ｐと遅延Ｍとが生成される。遅延Ｐ及び遅延Ｍは、上記したようにＶＡＲＤＥＬ４０及び４１に対する制御入力となる。特に、排他的論理和ゲート３３は、フィードバックループの一部分であるので、通常はクロックに対し追加的な静的位相エラーを加えるが、位相シフタは、排他的論理和ゲート３３に起因するどのような静的位相エラーに対しても適応する。最終的に、基準クロックが直角位相クロックでロックされると差動出力７０はゼロになる。基準クロックがデータストリーム中で時を刻んでいると仮定すると、データ収集は、データが有効である期間の最中に行われるはずであり、これは望ましいことと言える。
【００１０】
上記の実施形態では、２ギガビット／秒のストリームのランダムデータを受入れることができ、且つデータ収集に使用される同期化されたクロックを生成できることが判明した。得られたロックは、静的位相エラーの影響を最小にすることによりＢＥＲを最適化する。更に、本実施形態は、．４μＣＭＯＳプロセスで製作することができる。
【００１１】
図４は、本発明の別の実施形態のブロック図である。この実施形態においては、基準クロックは、可変位相シフタ１２０と位相検波器１２２とによって駆動される。シフトされた基準クロック１０３は、位相検波器１２１の他方の入力に印加されるとともに、位相検波器１２２の入力にも加えられる。位相検波器１２２での比較結果は、増幅器１２３により増幅されて、位相シフタ１２０を駆動し、それにより設計上存在する如何なる静的位相エラーをも調整する。ＶＣＯクロックは、遅延ユニット１３０を介して位相検波器１２１に送られており、従って位相検波器１２１の出力は、基準クロックとＶＣＯクロックとの間の修正された位相差となる。入力を切り離した状態の可変位相シフタで、遅延ユニット１３０の機能を行わせることができる。遅延ユニット１３０の目的は、フィードバックループを備えたクロック経路を確実に最速クロック経路とすることである。これは、負の遅延を加えることが非常に難しいという理由から、望ましいといえる。こうして、遅延ユニットを導入することにより、（本事例では）ＶＣＯクロック経路が基準クロック経路よりも決して速くならないようにすることが保証される。
【００１２】
位相シフタ及び第２位相検波器を、何れかのクロック経路に設けることにより静的位相エラーを調整できることを当業者は認識されたい。何れの実施形態でも第１及び第２位相検波器をできる限り厳密に一致させるのが望ましいことも当業者は理解されたい。従って、位相検波器は、２つの位相検波器の間で機器不整合のリスクを減らすために、最小ジオメトより大きなジオメトリを使って設計されるのが望ましい。更に、今まで説明したこの装置は、電子産業の到る所で見られる位相ロックループ（ＰＬＬ）に使用できるが、正確な位相比較を（典型的には正確な位相ロックを実現するために）必要とする何れのシステムにも適用できる。
【００１３】
図５は、本発明の１実施形態を用いるシステムの図である。第１トランシーバ１４０は、信号をシリアルバス１６０経由で第２トランシーバ１５０に送信する。第１トランシーバは、周波数及び位相を有するクロック信号１６１を使って送信する。第２トランシーバのクロック回復回路１５１は、トランシーバ１５０の内部クロックを、シリアルバス１６０経由で入来するクロック信号１５１の周波数及び位相と一致させる。図２−４に示した実施形態は、ＣＲＣ１５１で使用するのに適している。１実施形態では、シリアルバス１６０は、ＩＥＥＥ標準１３９４−１９９５、即ち「高性能シリアルバスのためのＩＥＥＥ標準」に記述されているプロトコル、又はこの標準の次世代版である１３９４ａ「高性能シリアルバスのための標準案（補遺）」又は１３９４ｂ「高性能シリアルバスのための標準案（補遺）」に記述されているようなプロトコルに従っている。これら標準の改定は時々刻々行われると予想される。
【００１４】
本発明について具体的な実施形態を参照しながら本明細書で説明した。しかし、本発明は、特許請求の範囲に明記されたその広範な精神と範囲を逸脱することなく、様々な修正及び変更を加え得ることは明らかである。即ち、本明細書と図面は、発明を限定するのではなく発明を例示することに意義がある。従って、本発明の範囲は、特許請求の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【図１】  従来の位相ロックループのブロック図である。
【図２】  本発明の１実施形態を用いる位相ロックループのブロック図である。
【図３】  本発明の別の実施形態を用いる差動クロック回復回路のブロック図である。
【図４】  本発明の別の実施形態のブロック図である。
【図５】  本発明の１実施形態を用いるシステム図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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