(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置され、相補的二値化データを強誘電体キャパシタの分極状態として記憶する、複数のメモリセル対と、
同一列の前記メモリセル対にそれぞれ接続された、複数のビット線対と、
前記メモリセル対を列単位で電圧制御して、前記相補的二値化データに応じた電圧を前記ビット線対に出力させる、複数のワード線対及び複数のプレート線と、
前記ビット線対に出力された前記電圧を増幅するセンスアンプと、
不良メモリセルの選別時には、前記ビット線対のそれぞれのビット線に所定数のメモリセルを電気的に接続又は切断するために、該ビット線のそれぞれに設けられたスイッチトランジスタとを含む強誘電体メモリの不良メモリセルを選別するに当たり、
被選別メモリセルに接続されたビット線のキャパシタンスを増大させる工程を含むことを特徴とする不良メモリセルの選別方法。
【請求項２】
前記強誘電体メモリが、１個又は２個以上の前記メモリセル対のメモリセルがそれぞれ接続されるように、複数に分割されている部分線対からなる前記ビット線対と、
前記部分線対それぞれが共有する１つのセンスアンプと、
不良メモリセルの選別時には、前記ビット線対のそれぞれのビット線に所定数のメモリセルを電気的に接続するために、前記部分線対の部分線同士の電気的な接続又は切断を切り替えるスイッチトランジスタとを含むことを特徴とする請求項１に記載の不良メモリセルの選別方法。
【請求項３】
前記強誘電体メモリが、１個又は２個以上の前記メモリセルがそれぞれ接続された複数の支線対と、該支線対が接続されるグローバル線対とを具えたビット線対と、
前記グローバル線対の電圧を増幅するように構成されているセンスアンプと、
不良メモリセルの選別時には、それぞれの支線とグローバル線との電気的な接続又は切断を切り替えるスイッチトランジスタとを含むことを特徴とする請求項１に記載の不良メモリセルの選別方法。
【請求項４】
前記ビット線対が直線状に配置され、前記グローバル線対が、該ビット線対の上層又は下層に配置されることを特徴とする請求項３に記載の不良メモリセルの選別方法。
【請求項５】
互いに交差して配置される第１のワード線及びビット線対と、該第１のワード線と平行して配置され所定のタイミングで選択的に選択レベルとされる第１のプレート線と、前記第１のワード線に接続されるゲートを有する第１のトランジスタと、一方の電極は該第１のトランジスタに接続され他方の電極は該第１のプレート線に接続される第１の強誘電体キャパシタとを含む第１のメモリセルアレイと、
互いに交差して配置される第２のワード線及び前記ビット線対と、該第２のワード線と平行して配置され所定のタイミングで選択的に選択レベルとされる第２のプレート線と、前記第２のワード線に接続されるゲートを有する第２のトランジスタと、一方の電極は該第２のトランジスタに接続され他方の電極は該第２のプレート線に接続される第２の強誘電体キャパシタとを含む第２のメモリセルアレイと、
前記ビット線対の各ビット線に設けられ、前記第１のメモリセルアレイと前記第２のメモリセルアレイとを電気的に接続することにより一方のビット線の容量を他方のビット線の容量より大きくするスイッチと、
前記ビット線対に出力される信号をそれぞれ増幅するセンスアンプとを具備する強誘電体メモリの不良メモリセルを選別するに当たり、
被選別メモリセルに接続されたビット線のキャパシタンスを増大させる工程を含むことを特徴とする不良メモリセルの選別方法。
【請求項６】
スイッチトランジスタにより、前記ビット線を構成する部分線を接続することでキャパシタンスを増大させる工程を含むことを特徴とする請求項１〜５の何れか一項に記載の方法。
【請求項７】
被選別メモリセルに接続されたビット線のキャパシタンスを増大させてビット線の電圧を検出した後に、消費電力を低減するために、前記被選別メモリセルに接続された前記ビット線を前記部分線に分割することで再び電気的に切り離す工程をさらに含むことを特徴とする請求項１〜６の何れか一項に記載の方法。
【請求項８】
マトリクス状に配置され、相補的二値化データを強誘電体キャパシタの分極状態として記憶する、複数のメモリセル対と、
同一列の前記メモリセル対にそれぞれ接続された、複数のビット線対と、
前記メモリセル対を列単位で電圧制御して、前記相補的二値化データに応じた電圧を前記ビット線対に出力させる、複数のワード線対及び複数のプレート線と、
前記ビット線対に出力された前記電圧を増幅するセンスアンプと、
不良メモリセルの選別時には、被選別メモリセルに接続された前記ビット線対の内の一方のビット線に所定数のメモリセルを電気的に接続又は切断するために、該ビット線に設けられたスイッチトランジスタとを含むことを特徴とする強誘電体メモリ。
【請求項９】
１個又は２個以上の前記メモリセル対のメモリセルがそれぞれ接続されるように、複数に分割されている部分線対からなる前記ビット線対と、
前記部分線対それぞれが共有する１つのセンスアンプと、
不良メモリセルの選別時には、被選別メモリセルに接続された前記ビット線対の内の一方のビット線に所定数のメモリセルを電気的に接続するために、前記部分線対の部分線同士の電気的な接続又は切断を切り替えるスイッチトランジスタとを含むことを特徴とする請求項８に記載の強誘電体メモリ。
【請求項１０】
１個又は２個以上の前記メモリセルがそれぞれ接続された複数の支線対と、該支線対が接続されるグローバル線対とを具えたビット線対と、
前記グローバル線対の電圧を増幅するように構成されているセンスアンプと、
不良メモリセルの選別時には、被選別メモリセルに接続された前記ビット線対の内の一方のビット線に所定数のメモリセルを電気的に接続するために、それぞれの支線とグローバル線との電気的な接続又は切断を切り替えるスイッチトランジスタとを含むことを特徴とする請求項８に記載の強誘電体メモリ。
【請求項１１】
前記ビット線対が直線状に配置され、前記グローバル線対が、該ビット線対の上層又は下層に配置されることを特徴とする請求項１０に記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、強誘電体メモリ、特に不良メモリセルを選別するための回路構造を具えた強誘電体メモリ及びその強誘電体メモリ内の不良メモリセルを低消費電力で、効率的に選別するための方法に関する。
【０００２】
【従来の技術】
従来の強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。ＦｅＲＡＭとしては、例えば、２トランジスタ・２キャパシタ／１ビット型のものがある。２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭとは、１個の二値情報を２個のメモリセル、すなわち２個のトランジスタと２個のキャパシタとで記憶するＦｅＲＡＭである。
【０００３】
ＦｅＲＡＭを開示した文献としては、例えば、『「低消費電力、高速ＬＳＩ技術」  リアライズ社発行  p.234-p.236』が知られている。
【０００４】
一般的なＦｅＲＡＭのメモリセルアレイは、マトリクス状に配置されたメモリセル群を具えている。図１２に、かかるメモリセルアレイの１列分の構造を示す。図１２に示したように、強誘電体メモリ２２００の第１メモリセルＭ0 、第２メモリセルＭ1 は、第１選択トランジスタＴ0 、第２選択トランジスタＴ1 と第１強誘電体キャパシタＣ0 、第２強誘電体キャパシタＣ1 とを具えている。第１強誘電体キャパシタＣ0 、第２強誘電体キャパシタＣ1 は、それぞれ、二値データを、分極方向として記憶する。２トランジスタ・２キャパシタ／１ビット型の強誘電体メモリでは、１個のメモリセル対（例えば第１メモリセルＭ0 、第２メモリセルＭ1 の対）の各強誘電体キャパシタ（例えば第１強誘電体キャパシタＣ0 、第２強誘電体キャパシタＣ1 ）には、異なる値の二値化データが記憶される。
【０００５】
図１３は、強誘電体メモリ２２００のデータ読み出し動作のタイミングチャートである。図１３において、‘Ｌ’はグランド電圧、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、第１選択トランジスタＴ0 、第２選択トランジスタＴ1 のしきい値電圧Ｖt 程度高い電圧を示している。
【０００６】
まず、時刻ｔ１に、プリチャージ制御線ＰＣＨＧの電圧をＬにして、第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 をオフさせる。これにより、第１ビット線ＢＬ0 、第２ビット線ＢＬ1 はフローティング状態になる。
【０００７】
次に、時刻ｔ２に、第１ワード線ＷＬ0 、第２ワード線ＷＬ1 の電圧をＶｈにして、第１選択トランジスタＴ0 、第２選択トランジスタＴ1 をオンさせる。
【０００８】
時刻ｔ３に、第１プレート線ＰＬ0 の電圧をＨにすると、このプレート線ＰＬ0 の電圧が第１強誘電体キャパシタＣ0 、第２強誘電体キャパシタＣ1 及び第１選択トランジスタＴ0 、第２選択トランジスタＴ1 を介して第１ビット線ＢＬ0 、第２ビット線ＢＬ1 に印加されるので、第１ビット線ＢＬ0 、第２ビット線ＢＬ1 に読み出し電圧が発生する。第１強誘電体キャパシタＣ0 、第２強誘電体キャパシタＣ1 は分極方向によってキャパシタンスが異なるので、この分極方向に応じて、第１ビット線ＢＬ0 、第２ビット線ＢＬ1 に発生する読み出し電圧の値も異なる。
【０００９】
時刻ｔ４に、活性化信号線ＳＡＥの電圧をＨにすると、センスアンプＳＡが活性化される。これにより、第１ビット線ＢＬ0 、第２ビット線ＢＬ1 の電圧が増幅される。
【００１０】
時刻ｔ５に、第１プレート線ＰＬ0 の電圧をＬに戻す。同時に、選択線ＳＥＬの電圧をＨにする。これにより、第１ビット線選択トランジスタＳＥＴ0 、第２ビット線選択トランジスタＳＥＴ1 がオンして、第１ビット線ＢＬ0 、第２ビット線ＢＬ1 の読み出し電圧をデータバス２２１０上に出力する。
【００１１】
時刻ｔ６に、プリチャージ制御線ＰＣＨＧの電圧をＨにするとともに、活性化信号線ＳＡＥ、選択線ＳＥＬの電圧をＬにする。これにより、第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 がオンして第１ビット線ＢＬ0 、第２ビット線ＢＬ1 を接地するとともに、センスアンプＳＡが読み出しデータを出力しなくなる。
【００１２】
最後に、時刻ｔ７に、第１ワード線ＷＬ0 、第２ワード線ＷＬ1 の電圧をＬにして、第１選択トランジスタＴ0 、第２選択トランジスタＴ1 をオフさせる。
【００１３】
【発明が解決しようとする課題】
図１４は、強誘電体キャパシタの状態偏移を説明するための概念図である。横軸は電圧Ｖ［ボルト］、縦軸は分極Ｐｒ［μＣ／ｃｍ2 ］を示す。図１４に示したように、電圧Ｖと分極Ｐｒとの関係は、ヒステリシス曲線Ｈを描く。ヒステリシス曲線Ｈの傾きは、強誘電体キャパシタのキャパシタンス［ｑ／Ｖ］に相当する。
【００１４】
図１４において、このヒステリシス曲線ＨとＰｒ軸（Ｐｒ＞０の領域）との交点Ａの座標を（０、ｐ0 ）とする。さらに、点Ｂ（Ｖcc、ｐ0 ）を通り且つ直線Ｐｒ＝ｐ0 と角度θで交差する直線Ｓ1 を描き、この直線Ｓ1 とヒステリシス曲線Ｈの上昇曲線との交点Ｃの座標を（ｖ1 、ｐ1 ）とする。角度θは、ビット線のキャパシタンスに応じて定められる。点ＣのＶ座標ｖ1 は強誘電体キャパシタの端子間電圧と一致し、点Ｂと点ＣとのＶ座標の差Ｖcc−ｖ1 はビット線電圧と一致する。したがって、Ｐｒ＞０のとき（記憶値が‘０’のとき）、ビット線上に出力される電圧Ｖ0 は、Ｖcc−ｖ1 で表される。
【００１５】
また、図１４において、ヒステリシス曲線ＨとＰｒ軸（Ｐｒ＜０の領域）との交点Ｄの座標を（０、ｐ2 ）とする。さらに、点Ｅ（Ｖcc、ｐ2 ）を通り且つ直線Ｐｒ＝ｐ2 と角度θで交差する直線Ｓ2 を描き、この直線Ｓ2 とヒステリシス曲線Ｈの上昇曲線との交点Ｆの座標を（ｖ2 、ｐ3 ）とする。この場合も、点ＦのＶ座標ｖ2 は強誘電体キャパシタの端子間電圧と一致し、点Ｅと点ＦとのＶ座標の差Ｖcc−ｖ2 はビット線電圧と一致する。したがって、Ｐｒ＜０のとき（記憶値が‘１’のとき）、ビット線上に出力される電圧Ｖ1 は、Ｖcc−ｖ2 で表される。
【００１６】
図１４から判るように、Ｖ0 ＜Ｖ1 であり、この差Ｖ1 −Ｖ0 は読み出しマージンΔＶとなる。Ｖ0 、Ｖ1 およびΔＶは角度θつまり、ビット線容量Ｃblに大きく依存する。
【００１７】
図１５は、ビット線の容量（キャパシタンス）Ｃblと強誘電体キャパシタのキャパシタンスＣs との比Ｃbl／Ｃs と、読み出しマージンΔＶとの関係を示すグラフの一例である。図１５から判るように、Ｃbl／Ｃs を調整することにより、読み出しマージンΔＶを最大にすることができる。読み出しマージンΔＶを高くすることにより、読み出しデータの信頼性を高めて、ＦｅＲＡＭの歩留まりを向上させることができる。
【００１８】
第１ビット線ＢＬ0 、第２ビット線ＢＬ1 の容量（キャパシタンス）Ｃblは、第１ビット線ＢＬ0 、第２ビット線ＢＬ1 に接続された第１選択トランジスタＴ0 、第２選択トランジスタＴ1 、第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 の接合キャパシタンスや、第１ビット線ＢＬ0 、第２ビット線ＢＬ1 の寄生キャパシタンス等からなるが、大半は第１選択トランジスタＴ0 、第２選択トランジスタＴ1 の接合キャパシタンスに起因する。通常のＦｅＲＡＭでは、１本のビット線に数百個の選択トランジスタが接続されており、これにより、第１ビット線ＢＬ0 、第２ビット線ＢＬ1 のキャパシタンスＣblを増加させている。
【００１９】
以上のように強誘電体キャパシタを用いた強誘電体メモリは、各メモリセルの記憶状態をそれぞれ接続されたビット線の電圧で判別するものであるので、データ読み出し時に電圧マージンを確保、すなわちビット線のキャパシタンスを最適化する必要がある。この読み出しマージンが大きいほど、誤読み出しは減少する。
【００２０】
ウェハ上に形成された個々の強誘電体キャパシタの特性には、半導体装置の宿命として、どうしてもバラツキが生じる。そこで、製造された強誘電体メモリは、高電圧等による電気的特性試験、任意の回数動作させる耐久性試験、通常の使用温度よりも高い温度条件下で動作を確認する温度的特性試験により、または高温、高電圧等の過負荷をかけることにより劣化を加速して、使用するにつれて経年劣化するであろうメモリセルの欠陥を製造直後に顕在化させて選別するための試験を行うことで、初期不良の、または経年劣化により不良となるメモリセルを選別していた。
【００２１】
しかしながら、いずれの試験においても非常に長い試験時間を要すること、被選別メモリセルに過酷な負荷を課さねばならないこと、さらにはデバイスの仕様によっては電圧等の問題で有効な劣化加速試験が行えない等の問題点があった。
【００２２】
この発明は、上記従来の問題点を解決するためになされたものであり、被選別メモリセルに過負荷を与えることなく、非常に短時間で不良メモリセルを選別することができる回路構造を具えた強誘電体メモリ及びその強誘電体メモリ内の不良メモリセルを低消費電力で、効率的に選別するための方法を提供することを目的としている。
【００２３】
【課題を解決するための手段】
この発明にかかる強誘電体メモリは、マトリクス状に配置され、相補的二値化データを強誘電体キャパシタの分極状態として記憶する、複数のメモリセル対と、同一列のメモリセル対にそれぞれ接続された、複数のビット線対と、メモリセル対を列単位で電圧制御して、相補的二値化データに応じた電圧をビット線対に出力させる、複数のワード線対及び複数のプレート線と、ビット線対に出力された電圧を増幅するセンスアンプと、不良メモリセルの選別時には、被選別メモリセルに接続されたビット線対の内の一方のビット線に所定数のメモリセルを電気的に接続／切断するために、このビット線に設けられたスイッチトランジスタとを含むことを特徴とする。
【００２４】
この発明によれば、データをビット線に読み出す際にはビット線のキャパシタンスを大きくすることができる。データ読み出し時にビット線のキャパシタンスを大きくすることにより、見かけ上、不良メモリセルの読み出しマージンは極めて小さくなるので、従来検出することの困難であった、使用により経時的に劣化することが予測される不良メモリセルを検出し、選別することができる。また、回路にスイッチトランジスタを追加するのみという簡易な構造であるので、メモリ面積を小さく抑えた上で、上述した効果を得ることができる。
【００２５】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分や波形等は、この発明が理解できる程度に概略的に示してあるに過ぎず、また、以下に説明する数値的条件は単なる例示に過ぎないことを理解されたい。
【００２６】
〈第１の実施の形態〉
以下、この発明の第１の実施の形態に係る強誘電体メモリについて、２トランジスタ・２キャパシタ／１ビット型の強誘電体メモリを例に採って説明する。
【００２７】
図１は、この実施の形態に係る強誘電体メモリのマトリクス状に配置されるメモリセル群のうち、代表してメモリセルアレイの１列分の構造を示す回路図である。
【００２８】
図１に示したように、強誘電体メモリ１００のメモリセルアレイは、各列毎に、２個の第１メモリセルブロック１１０（以下、第１ブロックとも称する。）、第２メモリセルブロック１２０（以下、第２ブロックとも称する。）と、第１スイッチトランジスタＳＷＴ0 、第２スイッチトランジスタＳＷＴ1 とを具える。
【００２９】
この実施の形態では、第１ブロック１１０の複数の第１メモリセルＭＵ0 、第２メモリセルＭＵ1 、・・・の個数と、第２ブロック１２０の複数の第１メモリセルＭＬ0 、第２メモリセルＭＬ1 、・・・の個数とを、同一とする。これにより、第１ないし第４の各ビット線ＢＬＵ0 、ＢＬＵ1 、ＢＬＬ0 、ＢＬＬ1 に接続されるメモリセルトランジスタ数は同一になる。上述のように、各ビット線のキャパシタンスの大部分はメモリセルトランジスタの接合容量に起因するので、これらのビット線のキャパシタンスは同一になる。
【００３０】
従って、図１では、各ブロックのメモリセルの個数を２個とした例で説明する。
【００３１】
各列の第１ブロック１１０は、メモリセル対として第１メモリセルＭＵ0 、第２メモリセルＭＵ1 と、第１プリチャージトランジスタＰＣＴＵ0 、第２プリチャージトランジスタＰＣＴＵ1 と、第１ビット線選択トランジスタＳＥＴＵ0 、第２ビット線選択トランジスタＳＥＴＵ1 と、第１センスアンプＳＡＵと、一対の第１ビット線（部分線）ＢＬＵ0 、第２ビット線ＢＬＵ1 とを具えている。一方、各列の第２ブロック１２０は、メモリセル対として第１メモリセルＭＬ0 、第２メモリセルＭＬ1 と、第３プリチャージトランジスタＰＣＴＬ0 、第４プリチャージトランジスタＰＣＴＬ1 と、第３ビット線選択トランジスタＳＥＴＬ0 、第４ビット線選択トランジスタＳＥＴＬ1 と、第２センスアンプＳＡＬと、一対の第３ビット線（部分線）ＢＬＬ0 、第４ビット線ＢＬＬ1 とを具えている。
【００３２】
また、各列の第１ブロック１１０に共通する制御線として、一対の第１ワード線ＷＬＵ0 及び第２ワード線ＷＬＵ1 、第１プレート線ＰＬＵ0 、プリチャージ制御線ＰＣＨＧＵ、第１選択線ＳＥＬＵ及び第１活性化信号線ＳＡＥＵが設けられている。一方、各列の第２ブロック１２０に共通する制御線として、一対の第１ワード線ＷＬＬ0 及び第２ワード線ＷＬＬ1 、第１プレート線ＰＬＬ0 、第２プリチャージ制御線ＰＣＨＧＬ、第２選択線ＳＥＬＬ及び第２活性化信号線ＳＡＥＬが設けられている。加えて、各列の第１スイッチトランジスタＳＷＴ0 の制御線として、第１切り替え制御線ＳＷ0が、第２スイッチトランジスタＳＷＴ1 の制御線として、第２切り替え制御線ＳＷ1が設けられている。
【００３３】
第１ブロック１１０の第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 、及び第１プレート線ＰＬＵ0 は、メモリセルアレイの行方向に沿って、平行に配置される。第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。同様に、第２ブロック１２０の第１ワード線ＷＬＬ0 、第２ワード線ＷＬＬ1 及び第１プレート線ＰＬＬ0 も、メモリセルアレイの行方向に沿って、平行に配置される。第１ワード線ＷＬＬ0 、第２ワード線ＷＬＬ1 は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。
【００３４】
第１ブロック１１０の第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 は、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。同様に、第２ブロック１２０の第３ビット線ＢＬＬ0 、第４ビット線ＢＬＬ1 は、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。
【００３５】
第１ブロック１１０の第１メモリセルＭＵ0 、第２メモリセルＭＵ1 は、第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 と第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 とが交差する位置に、それぞれ配置される。第１メモリセルＭＵ0 、第２メモリセルＭＵ1 は、それぞれ、第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 と、第１強誘電体キャパシタＣＵ0 、第２強誘電体キャパシタＣＵ1 とを１個ずつ具えている。第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＵ0 、ＣＵ1の一端にソースが接続される。強誘電体キャパシタＣＵ0 、ＣＵ1 の他端は、プレート線に接続される。同様に、第２ブロック１２０の第１メモリセルＭＬ0 、第２メモリセルＭＬ1 は、第１ワード線ＷＬＬ0 、第２ワード線ＷＬＬ1 と第３ビット線ＢＬＬ0 、第４ビット線ＢＬＬ1 とが交差する位置に、それぞれ配置される。第１メモリセルＭＬ0 、第２メモリセルＭＬ1 は、それぞれ、第１ＭＯＳトランジスタＴＬ0 、第２ＭＯＳトランジスタＴＬ1 と、第１強誘電体キャパシタＣＬ0 、第２強誘電体キャパシタＣＬ1 とを１個ずつ具えている。第１ＭＯＳトランジスタＴＬ0 、第２ＭＯＳトランジスタＴＬ1 は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＬ0 、ＣＬ1 の一端にソースが接続される。強誘電体キャパシタＣＬ0 、ＣＬ1 の他端は、プレート線に接続される。
【００３６】
第１ブロック１１０の第１プリチャージ制御線ＰＣＨＧＵ、第１選択線ＳＥＬＵ及び第１活性化信号線ＳＡＥＵは、第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 と直交するように配置される。同様に、第２ブロック１２０の第２プリチャージ制御線ＰＣＨＧＬ、第２選択線ＳＥＬＬ及び第２活性化信号線ＳＡＥＬは、第３ビット線ＢＬＬ0 、第４ビット線ＢＬＬ1 と直交するように配置される。
【００３７】
第１ブロック１１０の第１プリチャージトランジスタＰＣＴＵ0 、第２プリチャージトランジスタＰＣＴＵ1 は、それぞれ、第１プリチャージ制御線ＰＣＨＧＵにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。同様に、第２ブロック１２０の第３プリチャージトランジスタＰＣＴＬ0 、第４プリチャージトランジスタＰＣＴＬ1 は、それぞれ、第２プリチャージ制御線ＰＣＨＧＬにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。
【００３８】
第１ブロック１１０の第１ビット線選択トランジスタＳＥＴＵ0 、第２ビット線選択トランジスタＳＥＴＵ1 は、それぞれ、第１選択線ＳＥＬＵにゲートが接続され、対応するビット線にソースが接続され、データバス１３０にドレインが接続される。同様に、第２ブロック１２０の第３ビット線選択トランジスタＳＥＴＬ0 、第４選択トランジスタＳＥＴＬ1 は、それぞれ、第２選択線ＳＥＬＬにゲートが接続され、対応するビット線にソースが接続され、データバス１４０にドレインが接続される。
【００３９】
第１ブロック１１０の第１センスアンプＳＡＵは、第１活性化信号線ＳＡＥＵがＨレベルのときに活性化し、第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 の電位差を増幅する。同様に、第２ブロック１２０の第２センスアンプＳＡＬは、第２活性化信号線ＳＡＥＬがＨレベルのときに活性化し、第３ビット線ＢＬＬ0 、第４ビット線ＢＬＬ1 の電位差を増幅する。この実施の形態では、第１ブロック１１０の第１メモリセルＭＵ0 、第２メモリセルＭＵ1 から記憶データを読み出した場合には、第１ブロック１１０の第１センスアンプＳＡＵを用いた増幅が行われる。一方、第２ブロック１２０の第１メモリセルＭＬ0 、第２メモリセルＭＬ1 から記憶データを読み出した場合には、第２ブロック１２０の第２センスアンプＳＡＬを用いた増幅が行われる。なお、この実施の形態では、第１センスアンプＳＡＵ、第２センスアンプＳＡＬのタイプは限定されないので、詳細な内部構成の説明は省略する。
【００４０】
第１スイッチトランジスタＳＷＴ0 は、第１切り替え制御線ＳＷ0にゲートが接続され、対応する第１ブロック１１０のビット線にソース・ドレインの一方が接続され、且つ、対応する第２ブロック１２０のビット線にソース・ドレインの他方が接続される。同様に第２スイッチトランジスタＳＷＴ1 は、第２切り替え制御線ＳＷ1にゲートが接続され、対応する第１ブロック１１０のビット線にソース・ドレインの一方が接続され、且つ、対応する第２ブロック１２０のビット線にソース・ドレインの他方が接続される。
【００４１】
次に、図１に示す回路構造を具えた強誘電体メモリ１００における不良メモリセル選別のための選別モードでの読み出し動作例１について、図２のタイミングチャートを用いて説明する。ここでは、第１メモリセルＭＵ0 、第２メモリセルＭＵ1 に格納されたデータを読み出すことで不良か否かを選別する場合を例に採って説明する。図２において、‘Ｌ’はグランド電圧、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルの第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 のしきい値電圧Ｖt 程度高い電圧を示している。
【００４２】
まず、被選別メモリセル、すなわちここではＭＵ1 に相補的二値化データの一方のデータである”１”を書き込むものとする。ＭＵ0 には、他方の相補データである”０”が書き込まれる。ここで、”１”とは、読み出し時に強誘電体キャパシタにおいて分極反転される側である。
【００４３】
初期状態（時刻ｔ0 ）では、第１切り替え制御線ＳＷ0 及び第２切り替え制御線ＳＷ1 の電圧はＬレベルである。
【００４４】
メモリセル対のうち、第１メモリセルＭＵ0 及び第２メモリセルＭＵ1 の記憶データを読み出す際には、まず、時刻ｔ１において、第１プリチャージ制御線ＰＣＨＧＵ及び第２プリチャージ制御線ＰＣＨＧＬの電圧をＬレベルにする。これにより、第１プリチャージトランジスタＰＣＴＵ0 、第２プリチャージトランジスタＰＣＴＵ1 、第３プリチャージトランジスタＰＣＴＬ0 及び第４プリチャージトランジスタＰＣＴＬ1 がオフするので、第１ないし第４ビット線ＢＬＵ0 、ＢＬＵ1 、ＢＬＬ0 及びＢＬＬ1 はフローティング状態になる。
【００４５】
次に、時刻ｔ２において、第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 をＶｈレベルにする。これにより、第１メモリセルＭＵ0 、第２メモリセルＭＵ1 の第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 がオンして、第１強誘電体キャパシタＣＵ0 、第２強誘電体キャパシタＣＵ1 の一方の端子が、第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 と導通し、さらに第２切り替え制御線ＳＷ1 をＨレベルにすることにより、第１ビット線ＢＬＵ1 と第２ビット線ＢＬＵ0 とは、電気的に接続される。第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 をＨレベルではなくＶｈレベルにするのは、第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 は、出力電圧（ドレイン電圧）が入力電圧（ゲート電圧）よりもＶｔだけ低くなるからである。
【００４６】
続いて、時刻ｔ３で、第１プレート線ＰＬＵ0 をＨレベルにする。これにより、このプレート線ＰＬＵ0 の電圧が、第１強誘電体キャパシタＣＵ0 、第２強誘電体キャパシタＣＵ1 及び第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 を介して、第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 に印加される。このため、両ビット線、すなわち第１ビット線ＢＬＵ0と電気的に接続されている第２ビット線ＢＬＵ1 及び第４ビット線ＢＬＬ1 に、分極方向に応じた読み出し電圧（Ｖ0 またはＶ1 ）が発生する。上述のように、第２スイッチトランジスタＳＷＴ1 はオンしているので、第１ビット線ＢＬＵ0 は、第２ビット線ＢＬＵ1 及び第４ビット線ＢＬＬ1 に接続されている。したがって、第２ビット線ＢＬＵ1 及び第４ビット線ＢＬＬ1 に接続された複数の選択トランジスタによって、第２ビット線ＢＬＵ1 、第４ビット線ＢＬＬ1 の寄生キャパシタンスは十分に大きくなる。
【００４７】
時刻ｔ５では、第１活性化信号線ＳＡＥＵをＨレベルにして、第１センスアンプＳＡＵを活性化する。これにより、第２ビット線ＢＬＵ1 及び第４ビット線ＢＬＬ1 の電圧が増幅される。
【００４８】
続いて、時刻ｔ６に、第１選択線ＳＥＬＵをＨレベルにする。これにより、第１ビット線選択トランジスタＳＥＴＵ0 、第２ビット線選択トランジスタＳＥＴＵ1 がオンし、第１ビット線ＢＬＵ0 、並びに第２ビット線ＢＬＵ1 及び第４ビット線ＢＬＬ1 の電圧が、データバス１３０に出力される。
【００４９】
次に、時刻ｔ７に、第１プレート線ＰＬＵ0 の電圧をＬレベルに戻す。
【００５０】
そして、時刻ｔ８に、第１プリチャージ制御線ＰＣＨＧＵ、第２プリチャージ制御線ＰＣＨＧＬの電圧をＨレベルに戻すとともに、第１活性化信号線ＳＡＥＵ、第１選択線ＳＥＬＵの電圧をＬレベルにする。これにより、第１プリチャージトランジスタＰＣＴＵ0 、第２プリチャージトランジスタＰＣＴＵ1 、第３プリチャージトランジスタＰＣＴＬ0 、第４プリチャージトランジスタＰＣＴＬ1 がオンして第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 、第３ビット線ＢＬＬ0 、第４ビット線ＢＬＬ1 を接地するとともに、読み出しデータが出力されなくなる。また、時刻ｔ８には、第２切り替え制御線ＳＷ1 が、Ｌレベルに戻される。これにより、第２スイッチトランジスタＳＷＴ1 がオフされるので、第２ビット線ＢＬＵ1 と第４ビット線ＢＬＬ1 とは電気的に切り離される。
【００５１】
時刻ｔ９には、第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 の電圧をＬレベルにして、第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 をオフさせる。これにより、読み出し動作が終了する。
【００５２】
この発明の構成によると、上述した読み出し電圧を検出することにより、不良メモリセルを選別する。
【００５３】
なお、第１ブロック１１０の他のメモリセル（図示せず）から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。また、メモリセルを３個以上含む場合であっても、それぞれのメモリセルのデータを読み出す動作は、上述と同様に行われる。
【００５４】
一方、第２ブロック１２０の第１メモリセルＭＬ0 、第２メモリセルＭＬ1 のいずれかから記憶データを読み出す場合には、第２スイッチトランジスタＳＷＴ1 をオンした後（図２のｔ２参照）、第２ブロック１２０の第２センスアンプＳＡＬを活性化して（時刻ｔ５に相当）、読み出しデータを増幅する。そして、増幅後のデータが、第３ビット線選択トランジスタＳＥＴＬ0 、第４ビット線選択トランジスタＳＥＴＬ1 を介してデータバス１４０側に出力される（時刻ｔ６に相当）。すなわち、読み出しデータの増幅には、読み出しが行われるメモリセルに対応するセンスアンプ（第２スイッチトランジスタＳＷＴ1 をオンした後に、そのメモリセルに接続されている方のセンスアンプ）が、使用される。
【００５５】
この実施の形態の強誘電体メモリを通常モードで使用するには、第１切り替え制御線ＳＷ0 及び第２切り替え制御線ＳＷ1 を常にＬ状態にすることで、通常通りデータの書き込み又は読み出しを行うことができる。
【００５６】
このように、この実施の形態に係る強誘電体メモリ１００は、使用により経時的に劣化するであろう不良メモリセルの選別が可能な回路構造を具え、被選別メモリセルのトランジスタから記憶データを読み出して選別を行う際には、例えば第１スイッチトランジスタＳＷＴ0 、第２スイッチトランジスタＳＷＴ1 を選択的かつ排他的にオンして第１ビット線ＢＬＵ0 と第３ビット線ＢＬＬ0 、及び第２ビット線ＢＬＵ1 と第４ビット線ＢＬＬ1 とを電気的に接続する。このため、読み出し時（時刻ｔ３参照）のビット線の容量（キャパシタンス）を、十分に大きくすることができる。そして、これにより、使用により経時的に劣化するであろう不良メモリセルの読み出しマージンを、見かけ上、極めて小さくすることができるので、従来困難であった使用により経時的に劣化するであろう不良メモリセルの選別を、劣化加速試験等により、被選別メモリセルに過剰な負荷を課すことなく、短時間で簡易に行うことができる。
【００５７】
ここで、第１の実施の形態の構成により、使用により経時的に劣化するであろう不良メモリセルを選別するための理論的な背景について、図３及び図４を参照して説明する。
【００５８】
図３及び図４は、良好な特性を有する強誘電体キャパシタのヒステリシス特性（ＧＣｆ0及びＧＣｆ1）及び欠陥等により特性の良くない強誘電体キャパシタのヒステリシス特性（ＮＧＣｆ0及びＮＧＣｆ1）とビット線の容量（キャパシタンス）直線（Ｃｂｌ及びＣｂｌＳ）を示すグラフである。横軸は電圧Ｖ〔ボルト〕、縦軸は分極Ｐｒ〔μＣ／ｃｍ2〕をとって示してある。両図からわかるように、一般的に、強誘電体キャパシタの特性劣化によるグラフ上の差異、すなわち読み出し電圧の差は、分極”０”側のビット線には現れにくく、分極”１”側のビット線に現れやすい。
【００５９】
図３は、この発明の第１の実施の形態で説明した強誘電体メモリにおける通常モードでの読み出し電圧の様子を示したグラフである。このグラフから明らかなように、通常モードでは、良好な強誘電体キャパシタの読み出しマージンΔＶと欠陥を含む強誘電体キャパシタの読み出しマージンΔＶ’の差はごくわずかである。従って、潜在的な欠陥を有し、使用により経時的にその特性が劣化するであろう強誘電体キャパシタの読み出しマージンΔＶ’がΔＳＡで示したセンスアンプの電圧マージンを上回るため、センスアンプは作動する。従って強誘電体メモリとしてみた場合には、潜在的な欠陥を包含しつつも正常に動作しているようにみえる。しかしながら、書き込み及び読み出し動作を繰り返すにつれて、強誘電体キャパシタの劣化が顕在化し、なんらかの動作不良を起こす可能性が非常に高い。
【００６０】
図４は、この発明の第１の実施の形態の強誘電体メモリの選別モードにおける読み出し電圧の様子を示したグラフである。図１を参照しつつ説明すると、データの読み出し時に第２スイッチトランジスタＳＷＴ１をオンすることによって、分極”１”側の第２ビット線（部分線）ＢＬＵ1 及び第４ビット線ＢＬＬ1 を接続してキャパシタンスを増大させる、すなわち容量直線ＣｂｌＳの傾きを急峻にすることで、良好な強誘電体キャパシタの電圧マージンΔＶＳと、潜在的な欠陥を有し、使用により経時的に劣化が加速される強誘電体キャパシタの電圧マージンΔＶＳ’との差を大きくすることができる。特にこの場合にはΔＶＳ’は、センスアンプの電圧マージンΔＳＡより小さくなる。すなわちΔＶＳ’＜ΔＳＡとなるので、センスアンプは作動しない。従って、欠陥が顕在化していないために初期不良として選別することができなかった将来的に不良化するであろう強誘電体メモリセルを、例えばセンスアンプの動作又は非動作を指標として、選別することができる。しかしながら、この発明の構成はこれに限定されるものではなく、例えばΔＶＳ’の電圧を直接検出する等の他の手段を適宜選択して、不良強誘電体メモリセルを選別してもよい。
【００６１】
第１の実施の形態の強誘電体メモリの別の動作例２を、図５を参照して説明する。図５は、第１の実施の形態の強誘電体メモリの動作例２を示すタイミングチャートである。図２のタイミングチャート、すなわち第１の実施の形態の動作例１により説明した動作と異なるのは、図５中、時刻ｔ４において、第２スイッチトランジスタＳＷＴ1 をオフして、互いに電気的に接続されていた第２ビット線ＢＬＵ1 と第４ビット線ＢＬＬ1 を電気的に切り離す動作を加えたことである。これにより、センスアンプ増幅時（時刻ｔ５参照）のキャパシタンスを、データ読み出し時のキャパシタンスの半分にすることができる。従って、第１センスアンプＳＡＵの消費電力を低減することができる。
【００６２】
上述のように、この実施の形態では、第１ブロック１１０のメモリセル数と第２ブロック１２０のメモリセル数とを同一とし、その数を２とした。しかし、これらのブロック１１０、１２０のメモリセル数は同一でなく、しかもその数は３以上であってもよい。例えば、第１ブロック１１０のメモリセル数と第２ブロック１２０のメモリセル数との比を１：２とすれば、第１ブロック１１０の各ビット線ＢＬＵ0 、ＢＬＵ1 と第２ブロック１２０の各ビット線ＢＬＬ0 、ＢＬＬ1 とのキャパシタンスの比は、ほぼ１：２になる（上述のように、ビット線のキャパシタンスの大部分は、メモリセルトランジスタの接合キャパシタンスである）。したがって、第１ブロック１１０内の第１メモリセルＭＵ0 、第２メモリセルＭＵ1 からデータを読み出す場合の消費電力は従来のほぼ３分の１になり、第２ブロック１２０内の第１メモリセルＭＬ0 、第２メモリセルＭＬ1 からデータを読み出す場合の消費電力は従来のほぼ３分の２になる。したがって、第１ブロック１１０内の第１メモリセルＭＵ0 、第２メモリセルＭＵ1 には読み出し頻度の高いデータを記憶させ且つ第２ブロック１２０内の第１メモリセルＭＬ0 、第２メモリセルＭＬ1 には読み出し頻度の低いデータを記憶させることにより、ブロック１１０、１２０のメモリセル数が同一の場合よりも、さらに消費電力を低減させることができる。例えば、１個のＦｅＲＡＭ内にプログラム記憶領域とデータ記憶領域とを設ける場合、ビット線１本当たりのメモリセル数が少ない方をプログラム記憶領域にし、多い方をデータ記憶領域にすれば、消費電力は低減される。一般に、プログラム記憶領域の方がアクセス頻度が高くなるからである。
【００６３】
〈第２の実施の形態〉
以下、この発明の第２の実施の形態に係る強誘電体メモリについて、２トランジスタ・２キャパシタ／１ビット型の強誘電体メモリセルを例に採って説明する。
【００６４】
この実施の形態は、各ブロックのセンスアンプなどが共通化されている点で、第１の実施の形態と異なる。
【００６５】
図６は、この実施の形態に係る強誘電体メモリセルアレイの１列分の構造を示す回路図である。
【００６６】
図６に示したように、強誘電体メモリ３００のメモリセルアレイは、各列毎に、２個の第１メモリセルブロック３１０、第２メモリセルブロック３２０と、第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 と、センスアンプＳＡと、第１ビット線選択トランジスタＳＥＴ0 、第２ビット線選択トランジスタＳＥＴ1 と、第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 とを具えている。第１メモリセルブロック３１０は、第１メモリセルＭＵ0 、第２メモリセルＭＵ1 を含み、さらに第１スイッチトランジスタＳＷＵＴ0 、第２スイッチトランジスタＳＷＵＴ1 と、第１ビット線（部分線）ＢＬＵ0 、第２ビット線ＢＬＵ1 とを具えている。同様に、第２メモリセルブロック３２０は、第１メモリセルＭＬ0 、第２メモリセルＭＬ1 を含み、第３スイッチトランジスタＳＷＬＴ0 、第４スイッチトランジスタＳＷＬＴ1 と、第３ビット線（部分線）ＢＬＬ0 、第４ビット線ＢＬＬ1 とを具えている。
【００６７】
この実施の形態では、第１メモリセルブロック３１０の第１メモリセルＭＵ0 、第２メモリセルＭＵ1 、・・・の個数と、第２メモリセルブロック３２０の第１メモリセルＭＬ0 、第２メモリセルＭＬ1、・・・ の個数とが、同一であるとする。これにより、これらのビット線のキャパシタンスは同一になる。
【００６８】
各列の第１メモリセルブロック３１０に共通の制御線として、第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 、第１プレート線ＰＬＵ0 、第１切り替え制御線ＳＷＵ0 及び第２切り替え制御線ＳＷＵ1 が設けられている。同様に、各列の第２メモリセルブロック３２０に共通の制御線として、第１ワード線ＷＬＬ0 、第２ワード線ＷＬＬ1 、第１プレート線ＰＬＬ0 、第３切り替え制御線ＳＷＬ0 及び第４切り替え制御線ＳＷＬ1 が設けられている。また、各列の第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 、センスアンプＳＡ、第１ビット線選択トランジスタＳＥＴ0 、第２ビット線選択トランジスタＳＥＴ1 に共通の制御線として、プリチャージ制御線ＰＣＨＧ、活性化信号線ＳＡＥ及び選択線ＳＥＬが設けられている。
【００６９】
各第１メモリセルブロック３１０に共通の第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 及び第１プレート線ＰＬＵ0  は、メモリセルアレイの行方向に沿って、平行に配置される。第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。同様に、各第２メモリセルブロック３２０に共通の第１ワード線ＷＬＬ0 、第２ワード線ＷＬＬ1 及び第１プレート線ＰＬＬ0 も、メモリセルアレイの行方向に沿って、平行に配置される。第１ワード線ＷＬＬ0 、第２ワード線ＷＬＬ1 は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。
【００７０】
第１メモリセルブロック３１０の第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 は、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。同様に、第２メモリセルブロック３２０の第３ビット線ＢＬＬ0 、第４ビット線ＢＬＬ1 も、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。
【００７１】
第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 は、それぞれ第１スイッチトランジスタＳＷＵＴ0 、第２スイッチトランジスタＳＷＵＴ1 を介して第１メモリセルブロック３１０の第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 にそれぞれ接続され、且つ、第３スイッチトランジスタＳＷＬＴ0 、第４スイッチトランジスタＳＷＬＴ1 を介して第２メモリセルブロック３２０の第３ビット線ＢＬＬ0 、第４ビット線ＢＬＬ1 それぞれに接続される。第１スイッチトランジスタＳＷＵＴ0 、第２スイッチトランジスタＳＷＵＴ1 のゲートは第１切り替え制御線ＳＷＵ0 、第２切り替え制御線ＳＷＵ1 にそれぞれ接続され、第３スイッチトランジスタＳＷＬＴ0 、第４スイッチトランジスタＳＷＬＴ1 のゲートは第３切り替え制御線ＳＷＬ0 、第４切り替え制御線ＳＷＬ1 にそれぞれ接続される。
【００７２】
第１メモリセルブロック３１０の第１メモリセルＭＵ0 、第２メモリセルＭＵ1 は、第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 と第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 とが交差する位置に、それぞれ配置される。第１メモリセルＭＵ0 、第２メモリセルＭＵ1 は、それぞれ、第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 と、第１強誘電体キャパシタＣＵ0 、第２強誘電体キャパシタＣＵ1 とを１個ずつ具えている。第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する第１強誘電体キャパシタＣＵ0 、第２強誘電体キャパシタＣＵ1 の一端にソースが接続される。第１強誘電体キャパシタＣＵ0 、第２強誘電体キャパシタＣＵ1 の他端は、プレート線に接続される。同様に、第２メモリセルブロック３２０の第１メモリセルＭＬ0 、第２メモリセルＭＬ1 は、第１ワード線ＷＬＬ0 、第２ワード線ＷＬＬ1 と第３ビット線ＢＬＬ0 、第４ビット線ＢＬＬ1 とが交差する位置に、それぞれ配置される。第１メモリセルＭＬ0 、第２メモリセルＭＬ1 は、それぞれ、第１ＭＯＳトランジスタＴＬ0 、第２ＭＯＳトランジスタＴＬ1 と、第１強誘電体キャパシタＣＬ0 、第２強誘電体キャパシタＣＬ1 とを１個ずつ具えている。第１ＭＯＳトランジスタＴＬ0 、第２ＭＯＳトランジスタＴＬ1 は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する第１強誘電体キャパシタＣＬ0 、第２強誘電体キャパシタＣＬ1 の一端にソースが接続される。第１強誘電体キャパシタＣＬ0 、第２強誘電体キャパシタＣＬ1 の他端は、プレート線に接続される。
【００７３】
第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 は、それぞれ、プリチャージ制御線ＰＣＨＧにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。
【００７４】
第１ビット線選択トランジスタＳＥＴ0 、第２ビット線選択トランジスタＳＥＴ1 は、それぞれ、選択線ＳＥＬにゲートが接続され、対応するビット線にソースが接続され、データバス３３０にドレインが接続される。
【００７５】
センスアンプＳＡは、信号ＳＡＥがハイレベルのときに活性化し、グローバルビット線ＧＢＬ0 、ＧＢＬ1 の電圧を増幅する。なお、この実施の形態では、センスアンプＳＡのタイプは限定されないので、詳細な内部構成の説明は省略する。
【００７６】
次に、図６に示す回路構造を具えた強誘電体メモリ３００における不良メモリセル選別のための選別モードでの読み出し動作例１について、図７のタイミングチャートを用いて説明する。ここでは、第１メモリセルＭＵ0 、第２メモリセルＭＵ1 に格納されたデータを読み出すことで選別する場合を例に採って説明する。図７において、‘Ｌ’はグランド電圧、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルの第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 のしきい値電圧Ｖt 程度高い電圧を示している。
【００７７】
被選別メモリセル、すなわちここではＭＵ1に相補的二値化データの一方のデータである”１”を書き込むものとする。ＭＵ0には、相補データである”０”が書き込まれる。ここで、”１”とは、読み出し時に強誘電体キャパシタにおいて分極反転される側である。
【００７８】
初期状態（時刻ｔ0 ）では、第１切り替え制御線ＳＷＵ0 、第２切り替え制御線ＳＷＵ1 、第３切り替え制御線ＳＷＬ0 及び第４切り替え制御線ＳＷＬ1 の電圧はＶｈレベルである。これにより、第１ビット線ＢＬＵ0 と第３ビット線ＢＬＬ0、及び第２ビット線ＢＬＵ1 と第４ビット線ＢＬＬ1 は、第１スイッチトランジスタＳＷＵＴ0 、第２スイッチトランジスタＳＷＵＴ1 、第３スイッチトランジスタＳＷＬＴ0 及び第４スイッチトランジスタＳＷＬＴ1 により第１プリチャージトランジスタＰＣＴ0 及び第２プリチャージトランジスタＰＣＴ1 に接続されてプリチャージされる。
【００７９】
被選別メモリセルＭＵ0 、ＭＵ1 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧと第３切り替え制御線ＳＷＬ0 の電圧をＬレベルにする。これにより、第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 がオフするので、第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 はフローティング状態になる。また、第３スイッチトランジスタＳＷＬＴ0 がオフするので、第３ビット線ＢＬＬ0 は第２グローバルビット線ＧＢＬ1 から切り離される。
【００８０】
次に、時刻ｔ２において、第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 をＶｈレベルにする。これにより、第１メモリセルＭＵ0 、第２メモリセルＭＵ1 の第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 がオンして、第１強誘電体キャパシタＣＵ0 、第２強誘電体キャパシタＣＵ1 の一方の端子が、第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 と導通する。第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 をＨレベルではなくＶｈレベルにするのは、第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 は、出力電圧（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔだけ低くなるからである。
【００８１】
続いて、時刻ｔ３で、第１プレート線ＰＬＵ0 をＨレベルにする。これにより、この第１プレート線ＰＬＵ0 の電圧が、第１強誘電体キャパシタＣＵ0 、第２強誘電体キャパシタＣＵ1 及び第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 を介して、第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 に印加される。このため、第１ビット線ＢＬＵ0 にＶ0の、第２ビット線ＢＬＵ1 にＶＳ1の読み出し電圧が発生する。上述のように、第２ビット線ＢＬＵ1 、第４ビット線ＢＬＬ1 は第２グローバルビット線ＧＢＬ1 に接続されたままなので、第２グローバルビット線ＧＢＬ1 の寄生キャパシタンスは十分に大きい。このため、読み出しマージンΔＶ＝ＶＳ1 −Ｖ0 も、十分に大きくなる。
【００８２】
時刻ｔ５では、活性化信号線ＳＡＥをＨレベルにして、センスアンプＳＡを活性化する。これにより、第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 の電圧が増幅される。
【００８３】
続いて、時刻ｔ６に、選択線ＳＥＬをＨレベルにする。これにより、第１ビット線選択トランジスタＳＥＴ0 、第２ビット線選択トランジスタＳＥＴ1 がオンし、第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 の電圧が、データバス３３０に出力される。
【００８４】
次に、時刻ｔ７に、第１プレート線ＰＬＵ0 の電圧をＬレベルに戻す。
【００８５】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧの電圧をＨレベルに戻すとともに、活性化信号線ＳＡＥ、選択線ＳＥＬの電圧をＬレベルにする。これにより、第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 がオンして第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 を接地するとともに、センスアンプＳＡが読み出しデータを出力しなくなる。また、時刻ｔ８には、第３切り替え制御線ＳＷＬ0 が、Ｖｈレベルに戻される。これにより、第３スイッチトランジスタＳＷＬＴ0 がオンするので、第３ビット線ＢＬＬ0 、第４ビット線ＢＬＬ1 は第１グローバルビット線ＧＢＬ0 に接続される。
【００８６】
時刻ｔ９には、第１ワード線ＷＬＵ0 、第２ワード線ＷＬＵ1 の電圧をＬレベルにして、第１ＭＯＳトランジスタＴＵ0 、第２ＭＯＳトランジスタＴＵ1 をオフする。これにより、読み出し動作が終了する。
【００８７】
この読み出し電位を検出することにより、不良メモリセルを選別する。
【００８８】
なお、第１メモリセルブロック３１０の他のメモリセル（図示せず）から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。また、３個以上のメモリセルを含む場合であっても、それぞれのメモリセルのデータ読み出し動作は上述と同様に行われる。
【００８９】
一方、第２メモリセルブロック３２０の第１メモリセルＭＬ0 、第２メモリセルＭＬ1 から記憶データを読み出す場合には、第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 を充電した後で、第１スイッチトランジスタＳＷＵＴ0 、第２スイッチトランジスタＳＷＵＴ1 をオフする。すなわち、読み出しデータの増幅時に、第１メモリセルブロック３１０の第１ビット線ＢＬＵ0 、第２ビット線ＢＬＵ1 が、第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 から切り離される。
【００９０】
この実施の形態の強誘電体メモリを、通常モードで使用するには、アクセスする側のスイッチトランジスタ（ＳＷＵＴ0 及びＳＷＵＴ1 、又はＳＷＬＴ0 及びＳＷＬＴ1 ）のみを’Ｈ’状態に保持することで、通常通りデータの書き込み又は読み出しを行うことができる。
【００９１】
従って、従来、欠陥が顕在化していないために初期不良として選別することができなかった使用により経時的に不良化するであろう強誘電体メモリセルを、例えばセンスアンプの動作又は非動作を指標として、選別することができる。しかしながら、この発明の構成はこれに限定されるものではなく、例えば図７のタイミングチャートの時刻ｔ３において、Ｖ0及びＶＳ1の電圧を直接検出する等他の手段を適宜選択して、不良強誘電体メモリセルを選別してもよい。
【００９２】
加えて、この実施の形態に係る強誘電体メモリによれば、センスアンプなどを共通化したので、上述の第１の実施の形態と比較して、集積回路全体としての面積を小さくすることができる。
【００９３】
第２の実施の形態の強誘電体メモリの別の動作例２を、図８を参照して説明する。図８は、第２の実施の形態の強誘電体メモリの動作例２を示すタイミングチャートである。図７のタイミングチャートにより説明した動作と異なるのは、図８中、時刻ｔ４において、第４スイッチトランジスタＳＷＬＴ1 をオフして、互いに接続されていた第２ビット線ＢＬＵ1 及び第４ビット線ＢＬＬ1 をそれぞれに切り離す動作を加えたことである。これにより、センスアンプ増幅時（時刻ｔ５参照）のビット線のキャパシタンスを、データ読み出し時のキャパシタンスの半分にすることができる。従って、センスアンプＳＡの消費電力を低減することができる。
【００９４】
上述のように、この実施の形態では、第１メモリセルブロック３１０のメモリセル数と第２メモリセルブロック３２０のメモリセル数とを同一とした。しかし、これらのブロック３１０、３２０のメモリセル数は同一でなくてもよい。そして、メモリセル数が多い方のブロックに読み出し頻度の低いデータを記憶させ且つメモリセル数が少ない方のブロックに読み出し頻度の高いデータを記憶させることにより、消費電力をさらに低減させることができる。
【００９５】
〈第３の実施の形態〉
以下、この発明の第３の実施の形態に係る強誘電体メモリについて、２トランジスタ・２キャパシタ／１ビット型の強誘電体メモリセルを例に採って説明する。
【００９６】
この実施の形態は、１列分のメモリセルアレイが３個以上のメモリセルブロックに分割されている点等で上述の第２の実施の形態と異なる。
【００９７】
図９は、この実施の形態に係る強誘電体メモリのメモリセルアレイの１列分の構造を示す回路図である。
【００９８】
図９に示したように、強誘電体メモリ７００のメモリセルアレイは、各列毎に、３個以上の第１メモリセルブロック７１０−Ａ、第２メモリセルブロック７１０−Ｂ、第３メモリセルブロック７１０−Ｃと、第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 と、センスアンプＳＡと、第１ビット線選択トランジスタＳＥＴ0 、第２ビット線選択トランジスタＳＥＴ1 と、第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 とを具えている。第１メモリセルブロック７１０−Ａは、第１メモリセルＭＡ0 、第２メモリセルＭＡ1 と、第１スイッチトランジスタＳＷＡＴ0 、第２スイッチトランジスタＳＷＡＴ1 と、第１ビット線（部分線）ＢＬＡ0 、第２ビット線ＢＬＡ1 とを具えている。各列の第１メモリセルブロック７１０−Ａに共通の制御線として、第１ワード線ＷＬＡ0 、第２ワード線ＷＬＡ1 、第１プレート線ＰＬＡ0 、及び第１切り替え制御線ＳＷＡ0 、第２切り替え制御線ＳＷＡ1 が設けられている。２番目以降のブロックについても、同様である。加えて、各列の第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 、センスアンプＳＡ、第１ビット線選択トランジスタＳＥＴ0 、第２ビット線選択トランジスタＳＥＴ1 に共通の制御線として、プリチャージ制御線ＰＣＨＧ、活性化信号線ＳＡＥ及び選択線ＳＥＬが設けられている。
【００９９】
この実施の形態では、各メモリセルブロック７１０−Ａ、７１０−Ｂ、７１０−Ｃのメモリセル数は、同一であるとする。これにより、これらのブロックのビット線のキャパシタンスは、ほぼ同一になる。
【０１００】
各第１メモリセルブロック７１０−Ａに共通の第１ワード線ＷＬＡ0 、第２ワード線ＷＬＡ1 、及び第１プレート線ＰＬＡ0 は、メモリセルアレイの行方向に沿って、平行に配置される。第１ワード線ＷＬＡ0 、第２ワード線ＷＬＡ1 は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。他のメモリセルブロック７１０−Ｂ、７１０−Ｃのワード線及びプレート線も同様である。
【０１０１】
第１メモリセルブロック７１０−Ａの第１ビット線ＢＬＡ0 、第２ビット線ＢＬＡ1 は、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。他のメモリセルブロック７１０−Ｂ、７１０−Ｃのビット線も同様である。各ビット線の寄生キャパシタンスは、トランジスタの接合キャパシタンスや配線キャパシタンスによって決定される。この実施の形態では、同一ビット線のキャパシタンスの和が、十分な読み出しマージンΔＶ（図１５参照）が得られる値になるように、これらのビット線の寄生キャパシタンスを設定する。
【０１０２】
第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 は、第１スイッチトランジスタＳＷＡＴ0 、第２スイッチトランジスタＳＷＡＴ1 それぞれを介して第１メモリセルブロック７１０−Ａの第１ビット線ＢＬＡ0 、第２ビット線ＢＬＡ1 にそれぞれ接続される。ここで、第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 は、第１ビット線ＢＬＡ0 、第２ビット線ＢＬＡ1 とは、異なる層に重なるように配線される。第１スイッチトランジスタＳＷＡＴ0 のゲートは第１切り替え制御線ＳＷＡ0 に、第２スイッチトランジスタＳＷＡＴ1 のゲートは、第２切り替え制御線ＳＷＡ1 に接続される。他のメモリセルブロック７２０−Ｂ、７２０−Ｃについても、同様である。
【０１０３】
第１メモリセルブロック７１０−Ａの第１メモリセルＭＡ0 、第２メモリセルＭＡ1 は、第１ワード線ＷＬＡ0 、第２ワード線ＷＬＡ1 と第１ビット線ＢＬＡ0 、第２ビット線ＢＬＡ1 とが交差する位置に、それぞれ配置される。第１メモリセルＭＡ0 、第２メモリセルＭＡ1 は、それぞれ、第１ＭＯＳトランジスタＴＡ0 、第２ＭＯＳトランジスタＴＡ1 と、第１強誘電体キャパシタＣＡ0 、第２強誘電体キャパシタＣＡ1 とを１個ずつ具えている。第１ＭＯＳトランジスタＴＡ0 、第２ＭＯＳトランジスタＴＡ1 は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する第１強誘電体キャパシタＣＡ0 、第２強誘電体キャパシタＣＡ1 の一端にソースが接続される。第１強誘電体キャパシタＣＡ0 、第２強誘電体キャパシタＣＡ1 の他端は、プレート線に接続される。他のメモリセルブロック７１０−Ｂ、７１０−Ｃの各メモリセルも、同様である。
【０１０４】
第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 は、それぞれ、プリチャージ制御線ＰＣＨＧにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。
【０１０５】
第１ビット線選択トランジスタＳＥＴ0 、第２ビット線選択トランジスタＳＥＴ1 は、それぞれ、選択線ＳＥＬにゲートが接続され、対応するビット線にソースが接続され、データバス７２０にドレインが接続される。
【０１０６】
センスアンプＳＡは、活性化信号線ＳＡＥがＨレベルのときに活性化し、第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 の電位を増幅して出力する。なお、この実施の形態では、センスアンプＳＡのタイプは限定されないので、詳細な内部構成の説明は省略する。
【０１０７】
次に、図９に示す回路構造を具えた強誘電体メモリ７００における不良メモリセル選別のための選別モードでの読み出し動作例１について、図１０のタイミングチャートを用いて説明する。ここでは、第１メモリセルＭＡ0 、第２メモリセルＭＡ1 に格納されたデータを読み出す場合を例に採って説明する。図１０において、‘Ｌ’はグランド電圧、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルの第１ＭＯＳトランジスタＴＡ0 、第２ＭＯＳトランジスタＴＡ1 のしきい値電圧Ｖt 程度高い電圧を示している。
【０１０８】
初期状態（時刻ｔ0 ）では、第１ないし第６切り替え制御線ＳＷＡ0 、ＳＷＡ1 、ＳＷＢ0 、ＳＷＢ1 、ＳＷＣ0 、ＳＷＣ1 の電圧はＨレベルである。これにより、第１スイッチトランジスタＳＷＡＴ0 、第３スイッチトランジスタＳＷＢＴ0 、第５スイッチトランジスタＳＷＣＴ0 、及び第２スイッチトランジスタＳＷＡＴ1 、第４スイッチトランジスタＳＷＢＴ1 、第６スイッチトランジスタＳＷＣＴ1 はオンしているので、第１ビット線ＢＬＡ0 、第３ビット線ＢＬＢ0 、第５ビット線ＢＬＣ0 は第１グローバルビット線ＧＢＬ0 に接続されており、且つ、第２ビット線ＢＬＡ1 、第４ビット線ＢＬＢ1 、第６ビット線ＢＬＣ1 は第２グローバルビット線ＧＢＬ1 に接続されている。従って、第２ビット線ＢＬＡ1 、第４ビット線ＢＬＢ1 、第６ビット線ＢＬＣ1 は、第１プリチャージトランジスタＰＣＴ0 及び第２プリチャージトランジスタＰＣＴ1 に接続されてプリチャージされる。
【０１０９】
被選別メモリセル、すなわちここでは第２メモリセルＭＡ1に相補的二値化データの一方のデータである”１”を書き込むものとする。第１メモリセルＭＡ0には、相補データである”０”が書き込まれる。ここで、”１”とは、読み出し時に強誘電体キャパシタにおいて分極反転される側である。
【０１１０】
被選別メモリセルＭＡ1 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧの電圧をＬレベルにする。これにより、第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 がオフするので、第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 はフローティング状態になる。このとき、第３スイッチトランジスタＳＷＢＴ0 と第５スイッチトランジスタＳＷＣＴ0 をオフする。これにより、第１グローバル線ＧＢＬ0 から第２メモリセルブロックブロック７１０−Ｂ及び第３メモリセルブロック７１０−Ｃが切り離される。
【０１１１】
次に、時刻ｔ２において、第１ワード線ＷＬＡ0 、第２ワード線ＷＬＡ1 をＶｈレベルにする。これにより、第１メモリセルＭＡ0 、第２メモリセルＭＡ1 の第１ＭＯＳトランジスタＴＡ0 、第２ＭＯＳトランジスタＴＡ1 がオンして、第１強誘電体キャパシタＣＡ0 、第２強誘電体キャパシタＣＡ1 の一方の端子が、第１ビット線ＢＬＡ0 、第２ビット線ＢＬＡ1 と導通する。第１ワード線ＷＬＡ0 、第２ワード線ＷＬＡ1 をＨレベルではなくＶｈレベルにするのは、第１ＭＯＳトランジスタＴＡ0 、第２ＭＯＳトランジスタＴＡ1 は、出力電圧（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔだけ低くなるからである。
【０１１２】
続いて、時刻ｔ３で、第１プレート線ＰＬＡ0 をＨレベルにする。これにより、この第１プレート線ＰＬＡ0 の電圧が、第１強誘電体キャパシタＣＡ0 、第２強誘電体キャパシタＣＡ1 及び第１ＭＯＳトランジスタＴＡ0 、第２ＭＯＳトランジスタＴＡ1 を介して、第１ビット線ＢＬＡ0 、第２ビット線ＢＬＡ1 に印加される。これにより、第１ビット線ＢＬＡ0 、第２ビット線ＢＬＡ1 に、読み出し電圧（Ｖ0 またはＶＳ1 ）が発生する。上述のように、各メモリセルブロック７１０−Ａ、７１０−Ｂ、７１０−Ｃのビット線のうち、第２グローバルビット線ＧＢＬ1 側のビット線はグローバルビット線に接続されているので、第２グローバルビット線ＧＢＬ1 の寄生キャパシタンスは十分に大きい。このため、読み出しマージンΔＶ＝ＶＳ1 −Ｖ0 も、大きくなる。
【０１１３】
時刻ｔ５では、活性化信号線ＳＡＥをＨレベルにして、センスアンプＳＡを活性化する。これにより、第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 の電圧が増幅される。
【０１１４】
続いて、時刻ｔ６に、選択線ＳＥＬをＨレベルにする。これにより、第１ビット線選択トランジスタＳＥＴ0 、第２ビット線選択トランジスタＳＥＴ1 がオンし、第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 の電圧が、データバス７２０に出力される。
【０１１５】
次に、時刻ｔ７に、第１プレート線ＰＬＡ0 の電圧をＬレベルに戻す。
【０１１６】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧの電圧をＨレベルに戻すとともに、活性化信号線ＳＡＥ、選択線ＳＥＬの電圧をＬレベルにする。これにより、第１プリチャージトランジスタＰＣＴ0 、第２プリチャージトランジスタＰＣＴ1 がオンして第１グローバルビット線ＧＢＬ0 、第２グローバルビット線ＧＢＬ1 を接地するとともに、センスアンプＳＡが読み出しデータを出力しなくなる。また、時刻ｔ８には、第３切り替え制御線ＳＷＢ0 、第５切り替え制御線ＳＷＣ0 が、Ｈレベルに戻される。これにより、第３スイッチトランジスタＳＷＢＴ0 、第５スイッチトランジスタＳＷＣＴ0 がオンするので、第３ビット線ＢＬＢ0 、第５ビット線ＢＬＣ0 は第１グローバルビット線ＧＢＬ0 に接続される。
【０１１７】
時刻ｔ９には、第１ワード線ＷＬＡ0 、第２ワード線ＷＬＡ1 の電圧をＬレベルにして、第１ＭＯＳトランジスタＴＡ0 、第２ＭＯＳトランジスタＴＡ1 をオフさせる。これにより、読み出し動作が終了する。
【０１１８】
この読み出し電圧を検出することにより、不良メモリセルを選別する。
【０１１９】
なお、第１メモリセルブロック７１０−Ａの他のメモリセル（図示せず）から記憶データを読み出す動作も、上述のメモリセルＭＡ1 からの読み出し動作とほぼ同様である。
【０１２０】
一方、他のメモリセルブロック７１０−Ｂ、７１０−Ｃから記憶データを読み出す場合には、ビット線選択トランジスタ等が異なることを除いて、上述のメモリセルＭＡ1 からの読み出し動作と同様である。
【０１２１】
この実施の形態の強誘電体メモリを、通常モードで使用するには、アクセスする側のスイッチトランジスタ（ＳＷＡＴ0 及びＳＷＡＴ1 、又はＳＷＢＴ0 及びＳＷＢＴ1 ）のみを’Ｈ’状態に保持することで、従来通りデータの書き込み又は読み出しを行うことができる。
【０１２２】
このように、この実施の形態に係る強誘電体メモリでは、第１の実施の形態に係る強誘電体メモリと同様の理由により、”１”データを格納する側のビットラインの容量（キャパシタンス）を大きくすることで、使用により経時的に劣化するであろうメモリセルの読み出しマージンを、見かけ上、減少させることができる。従って、初期には不良が顕在化していないが経時的に不良化するであろうメモリセルを、長時間の劣化加速試験等を行うことなく、選別することが可能となる。
【０１２３】
さらにこの実施の形態の強誘電体メモリによると、１対のメモリセルが、２つのスイッチトランジスタの組により、それぞれブロック化されることで、所望のビット線（部分線）の容量（キャパシタンス）を任意自在に制御することが可能となっている。従って、選別条件をきめ細やかに設定することができるので、より正確な不良メモリセルの選別が可能となる。
【０１２４】
第３の実施の形態の強誘電体メモリの別の動作例２を、図１１を参照して説明する。図１１は、第３の実施の形態の強誘電体メモリの動作例２を示すタイミングチャートである。図１０のタイミングチャートにより説明した動作と異なるのは、図１１中、時刻ｔ４において、第４スイッチトランジスタＳＷＢＴ1 及び第６スイッチトランジスタＳＷＣＴ1 をオフして、互いに接続されていた第４ビット線ＢＬＢ1 及び第６ビット線ＢＬＣ1 を第２グローバルビット線ＧＢＬ1 から切り離す動作を加えたことである。これにより、センスアンプ増幅時（時刻ｔ５参照）のビット線の容量（キャパシタンス）を、データ読み出し時の容量の半分か、又は切り離すブロックの数を制御することにより１／２以下にすることができる。従って、センスアンプＳＡの消費電力を大幅に低減することができる。
【０１２５】
上述のように、この実施の形態では、各メモリセルブロック７１０−Ａ、７１０−Ｂ、７１０−Ｃのメモリセル数とを同一とした。しかし、これらのブロックのメモリセル数は同一でなくてもよい。
【０１２６】
また、上述の全ての実施の形態において、２Ｔ２Ｃ／ｂｉｔ方式のメモリセルを例に採って説明したが、例えば１Ｔ１Ｃ／ｂｉｔ方式のメモリセルにおいても、この発明の構成を適用することはもちろん可能である。
【０１２７】
【発明の効果】
以上詳細に説明したように、この発明によれば、従来、製造直後には欠陥が顕在化していないために、長時間の加速劣化試験によらねば不良セルとして選別することができなかった不良強誘電体メモリセルを選別することができる回路構造を具えた強誘電体メモリを提供する。また、上述した回路構造を具えた強誘電体メモリを用いて、効率的に選別を行うための方法を提供する。
【図面の簡単な説明】
【図１】第１の実施の形態の強誘電体メモリの構成を示す回路図である。
【図２】第１の実施の形態の強誘電体メモリの動作を説明するためのタイミングチャートである。
【図３】強誘電体メモリの状態偏移及び読み出し電圧の様子を示す概略図である。
【図４】強誘電体メモリの状態偏移及び選別モードでの読み出し電圧の様子を示す概略図である。
【図５】第１の実施の形態の強誘電体メモリの動作の別の例を説明するためのタイミングチャートである。
【図６】第２の実施の形態の強誘電体メモリの構成を示す回路図である。
【図７】第２の実施の形態の強誘電体メモリの動作を説明するためのタイミングチャートである。
【図８】第２の実施の形態の強誘電体メモリの動作の別の例を説明するためのタイミングチャートである。
【図９】第３の実施の形態の強誘電体メモリの構成を示す回路図である。
【図１０】第３の実施の形態の強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１１】第３の実施の形態の強誘電体メモリの動作の別の例を説明するためのタイミングチャートである。
【図１２】従来の強誘電体メモリの構成を示す回路図である。
【図１３】従来の強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１４】強誘電体キャパシタの状態偏移を説明するための概念図である。
【図１５】強誘電体メモリの特性を説明するためのグラフである。
【符号の説明】
１００、３００、７００  強誘電体メモリ
１１０、３１０、７１０−Ａ  第１メモリセルブロック
１２０、３２０  ７１０−Ｂ  第２メモリセルブロック
７１０−Ｃ  第３メモリセルブロック
ＭＵ0 、ＭＬ0 、ＭＡ0 、Ｍ0   第１メモリセル
ＭＵ1 、ＭＬ1 、ＭＡ1 、Ｍ1   第２メモリセル
Ｔ0   第１選択トランジスタ
Ｔ1   第２選択トランジスタ
ＴＵ0 、ＴＬ0 、ＴＡ0   第１ＭＯＳトランジスタ
ＴＵ1 、ＴＬ1 、ＴＡ1   第２ＭＯＳトランジスタ
ＣＵ0 、ＣＬ0 、ＣＡ0 、Ｃ0   第１強誘電体キャパシタ
ＣＵ1 、ＣＬ1 、ＣＡ1 、Ｃ1   第２強誘電体キャパシタ
ＰＬＵ0 、ＰＬＬ0 、ＰＬＡ0 、ＰＬ0   第１プレート線
ＰＣＴＵ0 、ＰＣＴ0   第１プリチャージトランジスタ
ＰＣＴＵ1 、ＰＣＴ1   第２プリチャージトランジスタ
ＰＣＴＬ0   第３プリチャージトランジスタ
ＰＣＴＬ1   第４プリチャージトランジスタ
ＰＣＨＧ  プリチャージ制御線
ＰＣＨＧＵ  第１プリチャージ制御線
ＰＣＨＧＬ  第２プリチャージ制御線
ＳＥＴＵ0 、ＳＥＴ0   第１ビット線選択トランジスタ
ＳＥＴＵ1 、ＳＥＴ1   第２ビット線選択トランジスタ
ＳＥＴＬ0   第３ビット線選択トランジスタ
ＳＥＴＬ1   第４ビット線選択トランジスタ
ＳＡ  センスアンプ
ＳＡＵ  第１センスアンプ
ＳＡＬ  第２センスアンプ
ＳＷＵＴ0 、ＳＷＡＴ0 、ＳＷＴ0   第１スイッチトランジスタ
ＳＷＵＴ1 、ＳＷＡＴ1 、ＳＷＴ1   第２スイッチトランジスタ
ＳＷＬＴ0 、ＳＷＢＴ0   第３スイッチトランジスタ
ＳＷＬＴ1 、ＳＷＢＴ1   第４スイッチトランジスタ
ＳＷＣＴ0   第５スイッチトランジスタ
ＳＷＣＴ1   第６スイッチトランジスタ
ＷＬＵ0 、ＷＬＬ0 、ＷＬＡ0 、ＷＬ0   第１ワード線
ＷＬＵ1 、ＷＬＬ1 、ＷＬＡ1 、ＷＬ1   第２ワード線
ＢＬＵ0 、ＢＬＬ0 、ＢＬＡ0 、ＢＬ0   第１ビット線
ＢＬＵ1 、ＢＬＬ1 、ＢＬＡ1 、ＢＬ1   第２ビット線
ＢＬＢ0   第３ビット線
ＢＬＢ1   第４ビット線
ＢＬＣ0   第５ビット線
ＢＬＣ1   第６ビット線
ＧＢＬ0   第１グローバルビット線
ＧＢＬ1   第２グローバルビット線
ＳＡＥ  活性化信号線
ＳＡＥＵ  第１活性化信号線
ＳＡＥＬ  第２活性化信号線
ＳＥＬ  選択線
ＳＥＬＵ  第１選択線
ＳＥＬＬ  第２選択線
ＳＷＵ0 、ＳＷＡ0 、ＳＷ0   第１切り替え制御線
ＳＷＵ1 、ＳＷＡ1 、ＳＷ1   第２切り替え制御線
ＳＷＬ0 、ＳＷＢ0   第３切り替え制御線
ＳＷＬ1 、ＳＷＢ1   第４切り替え制御線
ＳＷＣ0   第５切り替え制御線
ＳＷＣ1   第６切り替え制御線
Ｇｂｌ、ＧｂｌＳ  容量直線
【図１】
0004659307.tif 000002
【図２】
0004659307.tif 000003
【図３】
0004659307.tif 000004
【図４】
0004659307.tif 000005
【図５】
0004659307.tif 000006
【図６】
0004659307.tif 000007
【図７】
0004659307.tif 000008
【図８】
0004659307.tif 000009
【図９】
0004659307.tif 000010
【図１０】
0004659307.tif 000011
【図１１】
0004659307.tif 000012
【図１２】
0004659307.tif 000013
【図１３】
0004659307.tif 000014
【図１４】
0004659307.tif 000015
【図１５】
0004659307.tif 000016