【手続補正書】
【提出日】平成15年12月24日(2003.12.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面の第１領域に第１導体層からなる複数の第１ゲート電極と前記第１ゲート電極を覆う第１絶縁層とを形成し、前記半導体基板の主面の第２領域に前記第１導体層からなる複数の第２ゲート電極を形成し、前記半導体基板の主面の第３領域に複数の半導体領域を形成する工程、（ｂ）前記半導体基板の主面上に第２絶縁層を形成し、前記第２絶縁層の上部に第３絶縁層を形成する工程、（ｃ）前記第１領域に形成された前記複数の第１ゲート電極の間の第１スペース領域を覆う前記第３絶縁層および前記第２絶縁層に第１開孔を形成することにより、前記第１スペース領域の前記半導体基板の表面を露出する工程、および（ｄ）前記第２領域に形成された前記複数の第２ゲート電極を覆う前記第３絶縁層および前記第２絶縁層に第２開孔を形成することにより、前記第２ゲート電極の表面を露出し、前記第３領域に形成された前記複数の半導体領域を覆う前記第３絶縁層および前記第２絶縁層に第３開孔を形成することにより、前記半導体領域の表面を露出する工程を含み、
前記工程（ａ）において、前記複数の第２ゲート電極の上部には前記第１絶縁層を形成せず、前記工程（ｃ）において、前記第１開孔を前記第１ゲート電極に対して自己整合で形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、前記第１絶縁層および前記第２絶縁層は窒化シリコン系の絶縁膜であり、前記第３絶縁層は酸化シリコン系の絶縁膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法であって、前記第１開孔を形成する工程は、前記第２絶縁層に対する前記第３絶縁層のエッチングレートが大きくなる条件で前記第３絶縁層をエッチングした後、前記第２絶縁層を異方的にエッチングして、前記第１ゲート電極の側壁に第１サイドウォールスペーサを形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法であって、前記第１開孔の内部に第２導体層を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項４記載の半導体集積回路装置の製造方法であって、前記第１開孔の内部に前記第２導体層を形成する工程は、前記第１開孔の内部を含む前記第３絶縁層の上部に前記第２導体層を形成する工程と、前記第３絶縁層の上部の前記第２導体層を選択的に除去して前記第１開孔の内部のみに残す工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項１記載の半導体集積回路装置の製造方法であって、前記第２開孔および前記第３開孔の内部に第３導体層を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項６記載の半導体集積回路装置の製造方法であって、前記第２導体層および前記第３導体層を形成する工程は、前記第２開孔および前記第３開孔の内部を含む前記第３絶縁層の上部に前記第３導体層を形成する工程と、前記第３絶縁層の上部の前記第３導体層を選択的に除去して前記第２開孔および前記第３開孔の内部のみに残す工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項１記載の半導体集積回路装置の製造方法であって、前記工程（ｄ）において、前記第２開孔を前記第２ゲート電極に対して自己整合で形成することを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項８記載の半導体集積回路装置の製造方法であって、前記第２開孔を形成する工程は、前記第２絶縁層に対する前記第３絶縁層のエッチングレートが大きくなる条件で前記第３絶縁層をエッチングした後、前記第２絶縁層を異方的にエッチングすることにより、前記第２ゲート電極の側壁に第２サイドウォールスペーサを形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１記載の半導体集積回路装置の製造方法であって、前記工程（ａ）に先立って、前記第３領域に、前記半導体領域を囲むように選択的に素子分離用絶縁膜を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１０記載の半導体集積回路装置の製造方法であって、前記素子分離用絶縁膜を形成する工程は、前記半導体基板の主面に溝を形成した後、前記溝の内部を含む前記半導体基板の表面に絶縁膜を形成する工程と、前記半導体基板の表面の前記絶縁膜を選択的に除去して前記溝の内部のみに前記絶縁膜を残すことにより前記素子分離用絶縁膜を形成する工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１記載の半導体集積回路装置の製造方法であって、前記第３絶縁層を形成する工程は、前記第２絶縁層の上部に前記第３絶縁層を堆積した後、前記第３絶縁層の表面を化学的および機械的に研磨して平坦化する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
請求項１記載の半導体集積回路装置の製造方法であって、前記第３領域の前記半導体領域の表面にシリサイド層を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
請求項１記載の半導体集積回路装置の製造方法であって、前記工程（ａ）に先立って、前記半導体基板の主面に第１導体層および第１絶縁層を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
第１ＭＩＳＦＥＴと容量素子とを直列に接続したメモリセルが行列状に配置された第１メモリセル領域と、第２ＭＩＳＦＥＴが複数形成された第２回路領域とを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に第１導体層を形成した後、前記第２回路領域の前記第１導体層を選択的にパターニングすることにより、前記第２回路領域に前記第２ＭＩＳＦＥＴのゲート電極を形成し、前記第１メモリセル領域に前記第１導体層を残す工程、
（ｂ）前記半導体基板の主面上に第１絶縁層を形成した後、前記第１メモリセル領域の前記第１絶縁層および前記第１導体層を選択的にパターニングすることにより、前記第１メモリセル領域に前記第１絶縁層で覆われた前記第１ＭＩＳＦＥＴのゲート電極を形成し、前記第２回路領域に前記第１絶縁層を残す工程、
（ｃ）前記半導体基板の主面上に第２絶縁層を形成した後、前記第２絶縁層の上部に第３絶縁層を形成する工程、
（ｄ）前記第１ＭＩＳＦＥＴのゲート電極の間のスペース領域を覆う前記第３絶縁層および前記第２絶縁層に、前記第１ＭＩＳＦＥＴのゲート電極に対して自己整合で第１開孔を形成することにより、前記第１ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、
（ｅ）前記第２ＭＩＳＦＥＴのゲート電極の上部を覆う前記第３絶縁層および前記第２絶縁層に第２開孔を形成することにより、前記第２ＭＩＳＦＥＴのゲート電極の表面を露出し、前記第２ＭＩＳＦＥＴのソースまたはドレインの上部を覆う前記第３絶縁層および前記第２絶縁層に第３開孔を形成することにより、前記第２ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１５記載の半導体集積回路装置の製造方法であって、前記工程（ａ）に先立って、前記第２回路領域の前記第２ＭＩＳＦＥＴを囲むように選択的に素子分離用絶縁膜を形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１５記載の半導体集積回路装置の製造方法であって、前記第１絶縁層および前記第２絶縁層は窒化シリコン系の絶縁膜であり、前記第３絶縁層は酸化シリコン系の絶縁膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１５記載の半導体集積回路装置の製造方法であって、前記第１開孔を形成する工程は、前記第２絶縁層に対する前記第３絶縁層のエッチングレートが大きくなる条件で前記第３絶縁層をエッチングした後、前記第２絶縁層を異方的にエッチングすることにより、前記第１ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１５記載の半導体集積回路装置の製造方法であって、前記第３絶縁層を形成する工程は、前記第２絶縁層の上部に前記第３絶縁層を堆積した後、前記第３絶縁層の表面を化学的および機械的に研磨して平坦化する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１５記載の半導体集積回路装置の製造方法であって、前記第１開孔の内部に第２導体層を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項２０記載の半導体集積回路装置の製造方法であって、前記第１開孔の内部に前記第２導体層を形成する工程は、前記第１開孔の内部を含む前記第３絶縁層の上部に前記第２導体層を形成する工程と、前記第３絶縁層の上部の前記第２導体層を選択的に除去して前記第１開孔の内部のみに残す工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項２０記載の半導体集積回路装置の製造方法であって、前記第３絶縁層の上部に、前記第２導体層を介して前記第１ＭＩＳＦＥＴのソースまたはドレインと電気的に接続される容量素子を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項２２記載の半導体集積回路装置の製造方法であって、前記容量素子を形成する工程は、前記第３絶縁層の上部に、前記第２導体層と電気的に接続される第１電極を形成する工程と、前記第１電極の上部に、前記容量素子の誘電体膜を形成する工程と、前記誘電体膜の上部に第２電極を形成する工程とをさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項１５記載の半導体集積回路装置の製造方法であって、前記第２開孔および前記第３開孔の内部に第３導体層を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
請求項２４記載の半導体集積回路装置の製造方法であって、前記第３導体層を形成する工程は、前記第２開孔および前記第３開孔の内部を含む前記第３絶縁層の上部に前記第３導体層を形成する工程と、前記第３絶縁層の上部の前記第３導体層を選択的に除去して前記第２開孔および前記第３開孔の内部のみに残す工程とを含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
請求項１５記載の半導体集積回路装置の製造方法であって、前記第２ＭＩＳＦＥＴのソースまたはドレインの表面にシリサイド層を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２７】
請求項１５記載の半導体集積回路装置の製造方法であって、前記複数の第２ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴからなることを特徴とする半導体集積回路装置の製造方法。
【請求項２８】
請求項１５記載の半導体集積回路装置の製造方法であって、前記第３絶縁層の上部に第３導体層を形成した後、前記第３導体層をパターニングすることにより、前記第１開孔を通じて前記第１ＭＩＳＦＥＴのソースまたはドレインと電気的に接続されるビット線を形成し、前記第２開孔を通じて前記第２ＭＩＳＦＥＴのゲート電極と電気的に接続される第１配線を形成し、前記第３開孔を通じて前記第２ＭＩＳＦＥＴのソースまたはドレインと電気的に接続される第２配線を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２９】
第１ＭＩＳＦＥＴと容量素子とを直列に接続したメモリセルが行列状に配置された第１メモリセル領域と、第２ＭＩＳＦＥＴが複数形成された第２回路領域とを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面上に第１導体層を形成した後、前記第１導体層をパターニングすることにより、前記第２回路領域に前記第２ＭＩＳＦＥＴのゲート電極を形成し、前記第１メモリセル領域に前記第１導体層を残す工程、
（ｂ）前記第２ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程、
（ｃ）前記第２ＭＩＳＦＥＴのゲート電極の両側の前記半導体基板に、前記第２ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域を形成する工程、
（ｄ）前記半導体基板の主面上に高融点金属層を形成した後、前記半導体基板を熱処理することにより、前記第２ＭＩＳＦＥＴのゲート電極およびソース、ドレインの表面と、前記第１メモリセル領域に残った前記第１導体層の表面とにシリサイド層を形成する工程、
（ｅ）前記半導体基板の主面上に第１絶縁層を形成した後、前記第１メモリセル領域の前記第１絶縁層および前記第１導体層を選択的にパターニングすることにより、前記第１メモリセル領域に前記第１絶縁層で覆われた前記第１ＭＩＳＦＥＴのゲート電極を形成し、前記第２回路領域に前記第１絶縁層を残す工程、
（ｆ）前記半導体基板の主面上に第２絶縁層を形成した後、前記第２絶縁層の上部に第３絶縁層を形成する工程、
（ｇ）前記第１ＭＩＳＦＥＴのゲート電極の間のスペース領域を覆う前記第３絶縁層および前記第２絶縁層に、前記第１ＭＩＳＦＥＴのゲート電極に対して自己整合で第１開孔を形成することにより、前記第１ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、
（ｈ）前記第２ＭＩＳＦＥＴのゲート電極の上部を覆う前記第３絶縁層および前記第２絶縁層に第２開孔を形成することにより、前記第２ＭＩＳＦＥＴのゲート電極の表面を露出し、前記第２ＭＩＳＦＥＴのソースまたはドレインの上部を覆う前記第３絶縁層および前記第２絶縁層に第３開孔を形成することにより、前記第２ＭＩＳＦＥＴのソースまたはドレインの表面を露出する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３０】
請求項２９記載の半導体集積回路装置の製造方法であって、前記工程（ａ）に先立って、前記第２回路領域の前記ＭＩＳＦＥＴを囲むように選択的に素子分離用絶縁膜を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３１】
請求項２９記載の半導体集積回路装置の製造方法であって、前記第１絶縁層および前記第２絶縁層は窒化シリコン系の絶縁膜であり、前記第３絶縁層は酸化シリコン系の絶縁膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項３２】
請求項２９記載の半導体集積回路装置の製造方法であって、前記第１開孔を形成する工程は、前記第２絶縁層に対する前記第３絶縁層のエッチングレートが大きくなる条件で前記第３絶縁層をエッチングした後、前記第２絶縁層を異方的にエッチングすることにより、前記第１ＭＩＳＦＥＴのゲート電極の側壁にサイドウォールスペーサを形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３３】
請求項２９記載の半導体集積回路装置の製造方法であって、前記第１開孔の内部に第２導体層を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３４】
請求項２９記載の半導体集積回路装置の製造方法であって、前記第３絶縁層の上部に、前記第２導体層を介して前記第１ＭＩＳＦＥＴのソースまたはドレインと電気的に接続される容量素子を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３５】
請求項２９記載の半導体集積回路装置の製造方法であって、前記第３絶縁層の上部に第３導体層を形成した後、前記第３導体層をパターニングすることにより、前記第１開孔を通じて前記第１ＭＩＳＦＥＴのソースまたはドレインと電気的に接続されるビット線を形成し、前記第２開孔を通じて前記第２ＭＩＳＦＥＴのゲート電極と電気的に接続される第１配線を形成し、前記第３開孔を通じて前記第２ＭＩＳＦＥＴのソースまたはドレインと電気的に接続される第２配線を形成する工程をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３６】
請求項２９記載の半導体集積回路装置の製造方法であって、前記高融点金属層は、コバルトまたはチタンからなることを特徴とする半導体集積回路装置の製造方法。