(57)【特許請求の範囲】
【請求項１】
複数のバンクに分割されたメモリデバイスにおいて、
外部から入力された当該メモリデバイスの外部セクタアドレスを、当該メモリデバイスにアクセスするための内部セクタアドレスに変換するアドレス変換回路を有し、
前記複数のバンクは、それぞれ、ブートプログラムが格納された、トップブートタイプ又はボトムブートタイプのスモールセクタを有し、
前記アドレス変換回路は、前記外部セクタアドレスの内のＭＳＢのビットと、トップブートタイプを指定する信号又はボトムブートタイプを指定する信号とに基づいて、前記ＭＳＢのビット以外の、前記外部セクタアドレスのビットを反転又は非反転とすることを特徴とするメモリデバイス。
【請求項２】
請求項１記載のメモリデバイスにおいて、
前記スモールセクタに前記ブートプログラムを随時、格納することを可能としたことを特徴とするメモリデバイス。
【請求項３】
複数のバンクに分割され、前記複数のバンクは、それぞれ、ブートプログラムが格納された、トップブートタイプ又はボトムブートタイプのスモールセクタを有するメモリデバイスに、外部セクタアドレスを内部セクタアドレスに変換するセクタアドレス変換回路を接続し、
該セクタアドレス変換回路は、前記外部セクタアドレスの内のＭＳＢのビットと、トップブートタイプを指定する信号又はボトムブートタイプを指定する信号とに基づいて、前記ＭＳＢのビット以外の、前記外部セクタアドレスのビットを反転又は非反転とすることを特徴とするアドレス変換方法。
【請求項４】
セクタアドレス入力端子、セクタアドレス出力端子、トップブートタイプへの変換であることを示すトップ信号が印加されるトップ入力端子、ボトムブートタイプへの変換であることを示すボトム信号が印加されるボトム入力端子及び信号変換回路を有するセクタアドレス変換回路であって、
前記信号変換回路は、前記セクタアドレスの内のＭＳＢのビットと、前記トップ信号又は前記ボトム信号とに基づいて、前記ＭＳＢのビット以外の、前記外部セクタアドレスのビットを反転又は非反転とすることを特徴とするセクタアドレス変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリデバイス、セクタアドレス変換回路及びアドレス変換方法に関する。
【０００２】
【従来の技術】
フラッシュメモリをはじめとして、各種のメモリデバイスが知られている。一般的に、システムの起動時又はリセット操作等における最初の操作は、メモリデバイスから、読み出し専用ブートプログラム等が読み出されて行われる。
【０００３】
従来、システムの起動用として利用するブート・ブロックは、メモリデバイスにおいてスモールセクタで構成され、システムの要求仕様に応じて、メモリデバイスのセクタアドレス（物理アドレス）の上位又は下位に位置し（ボトム・ブート・タイプ又はトップ・ブート・タイプ、これをブート・ブロック・タイプと言う。）、それぞれ個別の製品として販売されている。
【０００４】
図１（Ａ）は、トップ・ブート・タイプのメモリデバイスであり、メモリデバイスの最上位のセクタアドレスのセクタ内に位置するスモールセクタ１１が、ブート・ブロック領域となっている。
【０００５】
図１（Ｂ）は、ボトム・ブート・タイプのメモリデバイスであり、メモリデバイスの最下位のセクタアドレスのセクタ内に位置するスモールセクタ１６が、ブート・ブロック領域となっている。
【０００６】
また、ＳＴＢ（セット・トップ・ボックス）では、システム内で使用しているメモリにデータを残しながら、新しいデータ書き換える必要がある。つまり、オプションの追加等があった場合、テレビ回線でテレビを見ながら、回線から伝送されるデータ又はプログラムをメモリデバイスに書き換える必要がある。
【０００７】
ＳＴＢでは、図２に示すように、２つのメモリデバイス２０、２５を備えている。メモリデバイス２５のデータを残しながら、ブート・ブロック領域２６に格納されたプログラムを用いて、メモリデバイス２０を書き換える。また、同様にして、メモリデバイス２０のデータを残しながら、ブート・ブロック領域２１に格納されたプログラムを用いて、メモリデバイス２０を書き換える。このように、２つのメモリデバイスを用いて、交互に、相手側のメモリデバイスの書き換え動作を行う。
【０００８】
また、図３に示すように、メモリデバイスの最下位のセクタアドレスのセクタ内と最上位のセクタアドレスのセクタ内にスモールセクタ３１、３２を有するものも販売されている。
【０００９】
なお、スモールセクタがメモリデバイスの最下位のセクタアドレスのセクタにある場合、ブートプログラムは、メモリデバイスの最下位の物理アドレス群に格納されている。また、スモールセクタがメモリデバイスの最上位のセクタアドレスのセクタにある場合、ブートプログラムは、メモリデバイスの最上位の物理アドレス群に格納されている。
【００１０】
【発明が解決しようとする課題】
しかしながら、同一システム内でのデータ等の書き換えは、設計的な制約から、必ず、同じブート・ブロック・タイプを用いる必要があり、ブート・ブロック・タイプの異なるメモリデバイス間の書き換えは、簡単にできないという問題がある。
【００１１】
また、メモリデバイスが複数のバンクを有し、それぞれのバンクにブート・ブロックとして利用できるスモールセクタを有し、それぞれのバンク間で書き換えを行うタイプが市販されている。
【００１２】
しかしながら、このタイプでは、ブート・ブロックのアドレス領域が異なり、簡単には、メモリデバイスの書き換えができないという問題がある。
【００１３】
本発明は、上記問題に鑑みなされたものであり、メモリデバイスの書き換えを容易にし、メモリデバイスのブート・ブロック・タイプに拘わらず、メモリデバイスを所定のブート・ブロック・タイプとして機能させる半導体記憶装置を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本件発明は、以下の特徴を有する課題を解決するための手段を採用している。
【００１８】
請求項１に記載された発明は、複数のバンクに分割されたメモリデバイスにおいて、
外部から入力された当該メモリデバイスの外部セクタアドレスを、当該メモリデバイスにアクセスするための内部セクタアドレスに変換するアドレス変換回路を有し、
前記複数のバンクは、それぞれ、ブートプログラムが格納された、トップブートタイプ又はボトムブートタイプのスモールセクタを有し、
前記アドレス変換回路は、前記外部セクタアドレスの内のＭＳＢのビットと、トップブートタイプを指定する信号又はボトムブートタイプを指定する信号とに基づいて、前記ＭＳＢのビット以外の、前記外部セクタアドレスのビットを反転又は非反転とすることを特徴とする。
【００１９】
請求項１記載の発明によれば、外部から入力されたセクタのセクタアドレスを変換し、メモリデバイスの複数の領域を同一のブート・ブロック・タイプとして機能させることにより、メモリデバイスのブート・ブロック・タイプに拘わらず、メモリデバイスを所定のブート・ブロック・タイプとして機能させることができる。
【００２４】
請求項２に記載された発明は、請求項１記載のメモリデバイスにおいて、
前記スモールセクタに前記ブートプログラムを随時、格納することを可能としたことを特徴とする。
【００２７】
請求項３に記載された発明は、複数のバンクに分割され、前記複数のバンクは、それぞれ、ブートプログラムが格納された、トップブートタイプ又はボトムブートタイプのスモールセクタを有するメモリデバイスに、外部セクタアドレスを内部セクタアドレスに変換するセクタアドレス変換回路を接続し、
該セクタアドレス変換回路は、前記外部セクタアドレスの内のＭＳＢのビットと、トップブートタイプを指定する信号又はボトムブートタイプを指定する信号とに基づいて、前記ＭＳＢのビット以外の、前記外部セクタアドレスのビットを反転又は非反転とすることを特徴とするアドレス変換方法である。
【００２８】
請求項３記載の発明は、請求項１又は２記載のメモリデバイスに適したセクタアドレス変換方法である。
【００２９】
請求項４に記載された発明は、セクタアドレス入力端子、セクタアドレス出力端子、トップブートタイプへの変換であることを示すトップ信号が印加されるトップ入力端子、ボトムブートタイプへの変換であることを示すボトム信号が印加されるボトム入力端子及び信号変換回路を有するセクタアドレス変換回路であって、
前記信号変換回路は、前記セクタアドレスの内のＭＳＢのビットと、前記トップ信号又は前記ボトム信号とに基づいて、前記ＭＳＢのビット以外の、前記外部セクタアドレスのビットを反転又は非反転とすることを特徴とするセクタアドレス変換回路である。
【００３４】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
【００３５】
図４及び図５を用いて、本発明のメモリデバイスのセクタアドレスの変換に関する原理を説明する。
【００３６】
図４（Ａ）に示すように、外部からのセクタアドレスをセクタアドレス変換回路４０に入力し、セクタアドレス変換回路４０で、内部アドレスのセクタアドレスに変換して、アドレスデコーダ回路４１を介して、メモリセルアレイ（メモリデバイス）にアクセスする。
【００３７】
メモリデバイスがトップ・ブート・タイプ、ボトム・ブート・タイプの如何に関わらず、セクタアドレス変換回路４０によって、外部からは、トップ・ブート・タイプ又はボトム・ブート・タイプのメモリデバイスとして、アクセスできる。
【００３８】
図４（Ｂ）に示すメモリデバイスは、ユニホームセクタ４２とスモールセクタ４３から構成される２つのバンク４８、４９を有している。図の下方がＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）であり、上方がＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）であるので、各バンクは、ボトム・ブート・タイプ構成をしている。
【００３９】
そこで、矢印４４、４５に示すように、物理アドレスの順で、アドレスデコーダ回路４１を介さずに（アドレスデコーダ回路４１を介しても、アドレスを変更せずに）、メモリデバイスのセクタをアクセスすれば、２つのバンク４８、４９はボトム・ブート・タイプのバンクとして利用できる。
【００４０】
しかしながら、セクタアドレス変換回路４０で、セクタアドレスを変換して、外部からは、矢印４６、４７に示すような順でアドレスが設定されているよう見せた場合、２つのバンク４８、４９はトップ・ブート・タイプとして機能する。
【００４１】
このように本発明は、１つのメモリデバイスに複数のスモールセクタがある場合、メモリデバイス内のセクタアドレスの上位又は下位にブート・ブロックの領域を定義するアドレス変換回路を設けることにより、あたかも複数のトップ・ブート・タイプ又はボトム・ブート・タイプのデバイスが存在するように機能させるものである。
【００４２】
図５（Ａ）は、図４（Ｂ）のボトム・ブート・タイプのバンクを３つ設けたものであり、図５（Ｃ）は、トップ・ブート・タイプのバンクを３つ設けたものである。なお、本発明は、バンク数は、３に限定されず、２以上のバンク数にも適用できる。
【００４３】
図５（Ｂ）は、図３のメモリデバイスを２つのバンクに分割した場合である。物理アドレスからすれば、バンク５３はボトム・ブート・タイプであり、バンク５４はトップ・ブート・タイプである。これに対して、セクタアドレス変換回路４０を用いて、外部からは、矢印５５、５６に示すような順でアドレスが設定されているよう見せた場合、バンク５３、５４はトップ・ブート・タイプとして機能し、外部からは、矢印５７、５８に示すような順でアドレスが設定されているよう見せた場合、バンク５３、５４はボトム・ブート・タイプとして機能する。
【００４４】
図６を用いて、図５（Ｂ）の場合におけるセクタアドレスの変換を説明する。
【００４５】
図６（Ａ）のメモリデバイスは、８Ｍｂのメモリ容量の場合である。ブート・ブロック５９は２つあり、それぞれ、６４Ｋｂ（＝８Ｋｂ×８）で、１つのセクタを構成すると定義する。ユニホームセクタ６０は、１４あり、それぞれ、６４Ｋｂの容量を有している。
【００４６】
従って、図のメモリデバイスは６４Ｋｂのサイズで１６のセクタを有する。なお、図６（Ａ）に記載されたアドレスは、物理アドレスを示す。１６のセクタであるので、セクタアドレスは、４ビットで表現することができる。
【００４７】
本実施の形態では、アドレスの１６〜１９（ここでは、便宜上、Ａ１６〜Ａ１９とする。）の４ビットで、セクタアドレスを表現する。また、外部アドレスには、Ｅを付加して、ＥＡ１６〜ＥＡ１９とし、内部アドレスには、Ｉを付加して、ＩＡ１６〜ＩＡ１９とする。
【００４８】
この表記方法に従えば、セクタアドレス変換回路４０は、図６（Ｂ）に示すように、外部アドレスＥＡ１６〜ＥＡ１９を、内部アドレスＩＡ１６〜ＩＡ１９に変換する回路である。変換の内容は、図７に示すようなテーブルを参照して変換してもよいし、図８又は図９に示すような、回路によって変換してもよい。
【００４９】
図７は、テーブルによって、変換する場合の変換テーブルを示す。図７（Ｃ）が、変換テーブルであり、図７（Ａ）、図７（Ｂ）は、それを、トップ・ブート・タイプとボトム・ブート・タイプに分けて、まとめたものである。なお、図７（Ａ）、図７（Ｂ）における「＃」記号は、反転を示す。例えば、「ＥＡ１９＃」は、「ＥＡ１９」の反転を示し、「ＥＡ１９」が「１」であれば、「ＥＡ１９＃」は、「０」である。
【００５０】
図５（Ｂ）における５５及び５６のようにセクタアドレスを設定すれば、バンク５３、５４はトップ・ブート・タイプとして機能し、５７及び５８のようにセクタアドレスを設定すれば、バンク５３、５４はボトム・ブート・タイプとして機能する。
【００５１】
なお、本実施の形態では、外部のセクタアドレスＥＡ１６、ＥＡ１７、ＥＡ１８、ＥＡ１９は、０、０、０、０（６６）から１、１、１、１（６７）の１６のアドレスである。このアドレスにおいて、セクタアドレスの最上位ビットであるＥＡ１９を見ると、バンク５３に対応する６１のアドレスでは、全て「０」となり、バンク５４に対応する６２のアドレスでは、全て「１」となっているので、ＥＡ１９のアドレスを見ることにより、対応するバンクを特定することができる。
【００５２】
つまり、ＥＡ１９が、「０」のときは、バンク５３のアドレスであり、ＥＡ１９が、「１」のときは、バンク５４のアドレスである。
【００５３】
上述したように、バンク５３は、それ自体、ボトム・ブート・タイプであるので、ボトム・ブート・タイプしては、内部アドレスは外部アドレスと同じ設定でよい。しかしながら、バンク５３をトップ・ブート・タイプとして機能させるには、図５（Ｂ）における５６のようにセクタアドレスを設定する。そのためには、内部アドレスの内、ＩＡ１６、ＩＡ１７、ＩＡ１８（６３）は、ＥＡ１６、ＥＡ１７、ＥＡ１８のアドレスを反転した値とする必要がある。
【００５４】
同じように、バンク５４は、それ自体、トップ・ブート・タイプであるので、トップ・ブート・タイプとしては、外部アドレスと同じ設定よい。しかしながら、バンク５４をボトム・ブート・タイプとして機能させるには、図５（Ｂ）における５７のようにセクタアドレスを設定する。そのためには、内部アドレスの内、ＩＡ１６、ＩＡ１７、ＩＡ１８（６４）は、ＥＡ１６、ＥＡ１７、ＥＡ１８のアドレスを反転した値とする必要がある。
【００５５】
そのようにしてできたテーブルが、図７（Ａ）〜図７（Ｃ）である。
【００５６】
図８（Ａ）は、図６における変換回路の一つの例である。
【００５７】
この変換回路は、セクタアドレス入力端子、セクタアドレス出力端子、メモリデバイスのブート・ブロック・タイプを指定するブート・ブロック・タイプ指定端子及び信号変換回路を有し、セクタアドレスの最上位ビットとブート・ブロック・タイプ指定端子に印加された信号に基づいて、セクタアドレス入力端子に印加されたセクタアドレスを変換して、セクタを含むメモリデバイスを所定のブート・ブロック・タイプとして機能させる。
【００５８】
図８（Ａ）の回路は、否定回路７０、７１、アンド回路７２、７３、オア回路７４、排他的論理和回路７５、７６、７７、セクタアドレス入力端子１００〜１０３、セクタアドレス出力端子１１０〜１１３、メモリデバイスのブート・ブロック・タイプを指定するブート・ブロック・タイプ指定端子（トップ・ブート・タイプ指定信号入力端子、ボトム・ブート・タイプ指定信号入力端子）１０４、１０５から構成されている。
【００５９】
この回路により、外部アドレスＥＡ１６、ＥＡ１７、ＥＡ１８、ＥＡ１９を、図７のテーブルと同じように、内部アドレスＩＡ１６、ＩＡ１７、ＩＡ１８、ＩＡ１９に変換することができる。
【００６０】
図８（Ｂ）に示すように、ボトム・ブート・タイプに変換する場合に、ボトム信号が「Ｈ」となり、トップ・ブート・タイプに変換する場合に、トップ信号が「Ｈ」となる。ボトム信号とトップ信号が、共に「Ｈ」となることは禁止されている。
【００６１】
図８（Ａ）は、セクタアドレス変換回路を用いたもので、外部端子からボトム信号とトップ信号が入力される回路について説明した。
【００６２】
図９は、別のセクタアドレス変換回路の例である。メモリデバイスの制御回路に特定のコマンドを入力することによって、セクタアドレスの変換を行う。
【００６３】
図９は、アドレス信号を一旦蓄積するアドレスバッファ８０、アドレスのパターンをデコードしてタイミング信号を得るアドレスパターンデコーダ８１、入力された制御信号、コマンド等に応じた制御を行う制御回路８２、アドレスパターンデコーダの出力によりタイミングを得て、ラッチ回路、コマンドデコーダ等のタイミング調整を行うタイミング制御回路８３、入力信号を一旦蓄積する入力バッファ８４、入力データをラッチするラッチ回路８５及びコマンドをデコードするコマンドデコーダ８６から構成されている。
【００６４】
アドレス信号、ＣＥ（Ｃｈｉｐ  Ｅｎａｂｌｅ）、ＯＥ（Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ）、ＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）及びデータ（ＤＱ）に基づいて、コマンドデコーダ８６の出力として、セクタアドレス変換信号を出力する。
【００６５】
図１０は、フラッシュメモリとその制御回路例であり、列アドレスデコーダ９６の出力に応じて列信号の入出力の開閉を行う列・ゲーティング回路８８、フラッシュメモリであるセルマトリックス８９、コマンドを一旦蓄積し、入力された制御信号、コマンド等に応じた制御を行う状態制御・コマンドレジスタ９０、フラッシュメモリの消去電圧を発生する消去電圧発生器９１、フラッシュメモリの書込み電圧を発生す書込み電圧発生器９２、タイマ９３、ＣＥ信号及びＯＥ信号を受信して受信信号に対応した制御信号を発生するＣＥ・ＯＥ論理回路９４、入力されたアドレス信号をラッチするアドレスラッチ９５、列アドレスをデコードする列アドレスデコーダ９６、行アドレスをデコードする行アドレスデコーダ９７、入出力データを一旦蓄積する入力／出力バッファ９８、データを一旦ラッチするデータラッチ回路９９から構成されている。
【００６６】
この構成において、図１１に示すようなコマンド一覧表で、バイトモードの場合、最初のバスサイクルで、「ＡＡＡＨ」のアドレスで、「ＡＡＨ」のデータを入力し、２回目のバスサイクルで、「５５５Ｈ」のアドレスで、「５５Ｈ」のデータを入力し、３回目のバスサイクルで、「ＡＡＡＨ」アドレスで、「２ＦＨ」のデータを入力することによって、トップ・ブート・タイプ又はボトム・ブート・タイプにセクタアドレスが切り換わる。
【００６７】
図１２を用いて、バンクのそれぞれの最上位又は最下位の物理アドレスに、スモールセクタを配置した、同一のブート・ブロック・タイプの二つのバンク（バンクＡ、バンクＢ）を有する半導体記憶装置（アドレス変換回路を用いて、同一のブート・ブロック・タイプの二つのバンクとして、機能する半導体記憶装置にも適用できる。）の一つの利用方法を説明する。
【００６８】
先ず、バンクＡのスモールセクタに書き換え用プログラムをローディングし（Ｓ１１）、該プログラムを用いて、バンクＢのユニホームセクタを書き換える（Ｓ１２）。
【００６９】
次いで、バンクＢに飛び（Ｓ１３）、バンクＢのスモールセクタに書き換え用プログラムをローディングし（Ｓ１５）、該プログラムを用いて、バンクＢのユニホームセクタを書き換える（Ｓ１６）。
【００７０】
これにより、システム内で使用しているメモリにデータを残しながら、容易に、新しいデータ書き換えることができる。
【００７１】
【発明の効果】
上述の如く本発明によれば、メモリデバイスの書き換えを容易にし、メモリデバイスのブート・ブロック・タイプに拘わらず、メモリデバイスを所定のブート・ブロック・タイプとして機能させる半導体記憶装置を提供するができる。
【００７２】
また、１つのメモリに複数のスモールセクタがある場合、メモリデバイス内に、セクタアドレスの上位又は下位にブート・ブロックの領域を定義するアドレス変換回路を有することにより、あたかも、複数のトップ・ブート・タイプ又はボトム・ブート・タイプのデバイスが存在するようになり、従来、複数のメモリデバイスで構成されているものが、１つのメモリデバイスで対応することが可能となり、システムの簡素化が図れる。
【００７３】
また、ＳＴＢ等でシステム内で使用しているメモリにデータを残しながら、新しいデータを他のメモリに書く場合、複数のメモリを搭載し、それぞれのブート・ブロックに書き換えのための情報を記憶させ、交互に相手側のメモリへデータを書き換え動作を行っていたのが、１個のメモリデバイスで同等なメモリ構成が実現できる。
【００７４】
【図面の簡単な説明】
【図１】従来のトップ・ブート・タイプ及びボトム・ブート・タイプのメモリデバイスを説明するための図である。
【図２】ＳＴＢにおけるメモリデバイスの書き換えを説明するための図である。
【図３】最下位のセクタアドレスと最上位のセクタアドレスにスモールセクタを有するメモリデバイスを説明するための図である。
【図４】セクタアドレス変換の原理を説明するための図（その１）である。
【図５】セクタアドレス変換の原理を説明するための図（その２）である。
【図６】セクタアドレス変換の例を説明するための図である。
【図７】セクタアドレス変換テーブルの例を説明するための図である。
【図８】セクタアドレス変換回路の例を説明するための図（その１）である。
【図９】  セクタアドレス変換回路の例を説明するための図（その２）である。
【図１０】フラッシュメモリデバイスとその制御回路を説明するための図である。
【図１１】フラッシュメモリのコマンドとアドレス変換を説明するための図である。
【図１２】半導体記憶装置の利用方法の例を説明するための図である。
【符号の説明】
１１、１６、２１、２６、３１、３２、４３    スモールセクタ
１０、１５、２０、２５、３０    メモリデバイス
２８、７０、７１    否定回路
４０    セクタアドレス変換回路
４１    アドレスデコーダ回路
４２    ユニフォームセクタ
４８〜５４    バンク
５９    ブート・ブロック
６０    ユニフォームブロック
７２、７３    アンド回路
７４    オア回路
７５、７６、７７    排他的論理和回路
８０    アドレスバッファ
８１    アドレスパターンデコーダ
８２    制御回路
８３    タイミング制御回路
８４    入力バッファ
８５    ラッチ回路
８６    コマンドデコーダ
８８    列・ゲーティング回路
８９    セルマトリックス（フラッシュメモリ領域）
９０    状態制御・コマンドレジスタ
９１    消去電圧発生器
９２    書込み電圧発生器
９３    タイマ
９４    ＣＥ・ＯＥ論理回路
９５    アドレスラッチ
９６    列アドレスデコーダ
９７    行アドレスデコーダ
９８    入力／出力バッファ
９９    データラッチ回路
１００〜１０３    セクタアドレス入力端子
１０４    トップ・ブート・タイプ指定信号入力端子
１０５    ボトム・ブート・タイプ指定信号入力端子
１１０〜１１３    セクタアドレス出力端子
【図１】
0004731020.tif 000002
【図２】
0004731020.tif 000003
【図３】
0004731020.tif 000004
【図４】
0004731020.tif 000005
【図５】
0004731020.tif 000006
【図６】
0004731020.tif 000007
【図７】
0004731020.tif 000008
【図８】
0004731020.tif 000009
【図９】
0004731020.tif 000010
【図１０】
0004731020.tif 000011
【図１１】
0004731020.tif 000012
【図１２】
0004731020.tif 000013