(57)【特許請求の範囲】
【請求項１】
マグネトロンスパッタリング源を有する単一基板処理装置であって、前記マグネトロンスパッタリング源はターゲットのアレイを有し、各ターゲットはそれぞれのタブによって電気的ＤＣ電源にカソードとして接続され、
前記アレイに沿ってアノードを実際に動かすために前記ＤＣ電源に前記ターゲットの各々をアノードとして連続的に接続するスイッチング回路を特徴とする、単一基板処理装置。
【請求項２】
前記アレイの前記ターゲットの各々は棒状である、請求項１に記載の単一基板処理装置。
【請求項３】
前記アレイの前記ターゲットの各々は、球状ターゲット、環状ターゲット、および多角形状ターゲットのうちの１つである、請求項１に記載の単一基板処理装置。
【請求項４】
スイッチング回路は、前記ターゲットの各々を３００ミリ秒未満の間前記ＤＣ電源にアノードとして接続する、請求項１に記載の単一基板処理装置。
【請求項５】
スイッチング回路は、前記ターゲットの１つをアノードとして切断した後、かつ前記ターゲットの別の１つをアノードとして接続する前に、時間遅延を与える、請求項１に記載の単一基板処理装置。
【請求項６】
前記遅延は５００ミリ秒未満である、請求項５に記載の単一基板処理装置。
【請求項７】
ターゲットは、アノードとして前記単一基板処理装置の基準電位に連続的に切換えられる、請求項１に記載の単一基板処理装置。
【請求項８】
前記スイッチング回路は絶縁ゲートバイポーラトランジスタを含む、請求項１に記載の単一基板処理装置。
【請求項９】
前記スイッチング回路は前記アレイの前記ターゲットの２つ以上をアノードとして同時に接続する、請求項１に記載の単一基板処理装置。
【請求項１０】
前記スイッチング回路は、アノードとして接続された第１のターゲットをカソードとして戻して接続する前に、ターゲットの前記アレイの前記ターゲットの第２のものをアノードとして接続する、請求項１に記載の単一基板処理装置。
【請求項１１】
前記スイッチング回路は、前記スイッチング回路が前記第２のターゲットをカソードとして接続する前に、前記ターゲットの第３のものをアノードとして接続する、請求項１０に記載の単一基板処理装置。
【請求項１２】
前記スイッチング回路は、前記マグネトロンスパッタリング源のターゲットのアレイのサブアレイとしてターゲットの前記アレイを選択するためのターゲット切換セレクタを含む、請求項１に記載の単一基板処理装置。
【請求項１３】
ターゲットの前記サブアレイは、前記マグネトロンスパッタリング源のターゲットの前記アレイの外側の周囲においてターゲットを含まない、請求項１２に記載の単一基板処理装置。
【請求項１４】
単一基板処理によってコーティングされた基板を製造するための方法であって、ターゲットのアレイを用いて基板をマグネトロンスパッタコーティングするステップを含み、各々は電気的ＤＣ電源にカソードとして接続され、
前記ターゲットアレイの前記ターゲットの少なくとも１つをアノードとして連続的に接続するステップと、前記連続的な接続のシーケンスを制御することによって前記基板に沿ってスパッタ成膜を制御するステップとを特徴とする、方法。
【請求項１５】
前記ターゲットは、３００ミリ秒未満のそれぞれのタイムスパン中にアノードとして接続される、請求項１４に記載の方法。
【請求項１６】
アノードとして接続された１つのターゲットから次のターゲットへ切換えるために３００ミリ秒未満の時間遅延を確立するステップをさらに含む、請求項１４に記載の方法。
【請求項１７】
プログラム可能なコントローラによって前記シーケンスを制御するステップをさらに含む、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願への参照
本願は、２００３年７月２５日に出願された米国仮出願番号第６０／４９０，２０１号の利益を主張し、それがここに引用にて援用される。
【０００２】
発明の背景
本発明は、大面積薄膜形成のためのスパッタ成膜プロセスに関し、より特定的には、１つ以上の滑りアノードを有するマグネトロンスパッタリング源に関する。
【背景技術】
【０００３】
スパッタ成膜は、さまざまな基板上でさまざまな材料を薄膜形成するために、多くの適用分野で用いられる。表示部のための大面積コーティング、（たとえば造型用ガラス上の）機能性コーティングまたは太陽電池は、基板領域全体において、ある均一性を膜厚に要求する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
スパッタ成膜を実行するための２つの基本的手法が既知である。いわゆる「インライン処理」は基板を用い、基板は小さなコーティング源に沿って動かされ、そのためそれぞれの層でコーティングされる。「単一基板処理」は、成膜の間、コーティング源または基板を動かすことなく基板全体を「一挙に」コーティングすることを含む。単一基板処理は、通常、より速くスパッタ成膜を実行するので好ましい。これは通常、基板のサイズと等しいかまたはそれより大きいコーティング源を要する。しかしながら、このような単一の大きなカソードは、物理的な制限のために、基板のサイズが大きくなるほど不均一性が増大する。
【０００５】
たとえば、ガラスからターゲットまでの距離を増大し過ぎると層に問題をもたらし得る。他方で、ガラスがターゲットに近すぎると、ガラス中央領域の電子が不足して層の均一性が損なわれる。
【０００６】
ガラスからターゲットまでの距離を増大することなくガラス中央により多くの電子を得るために、より大きなアノード表面領域が与えられなければならない。これを達成するために、いくつかの手法が提案されてきた。
【０００７】
ある一般的手法は、たとえば平行な棒、格子状パターンなどのさまざまな順序および配列で小さなカソードのアレイを与えることを含む。ここに引用にて援用される、ハーグ（Haag）他への米国特許番号第６，０９３，２９３号は、１つが他の側面に装着され、それぞれスリットで隔てられた、いくつかの棒状ターゲット配列を記載する。ターゲット配列の各々はそれぞれ電気パッドを含むことにより、他のターゲット配列から電気的に独立して動作されることが可能である。さらに、各ターゲット配列は、ターゲット配列上に時間変化するマグネトロン磁場を生成する、制御された磁石配列を含む。磁石配列の各々は他と独立に制御される。
【０００８】
このようなカソードアレイでさえサイズに限度がある。なぜなら、成膜システムの各アップスケールとともに任意にカソードの個数を増やすことは現実的ではなく技術的にも実現不可能だからである。したがって、大基板のスパッタ成膜の均一性を向上させるためのさらなる手法が必要である。
【０００９】
カソードのサイズを増大することの主な問題は、カソード中央における電界密度の低下である。この低下は結果としてプラズマ密度の低下をもたらし、そのため成膜速度が低下する。カソード中央に対する潜在的な低下を避けるために、中央近くにアノードを与えることが必要である。ターゲット間の空間が限られているために、成膜プロセス中にアークの危険を増大することなく、十分な電導性のある恒久的なアノードを設置するのは不可能である。
【００１０】
発明の概要
本発明によれば、マグネトロンスパッタリング源は、複数の電極と、前記複数の電極の各々を連続的に接地基準に接続し、前記複数の電極の残りをカソードとして接続するスイッチング回路とを含む。
【００１１】
本発明のさらなる局面によれば、マグネトロンスパッタリング源を動作する方法は、複数のターゲット配列を与えるステップと、前記複数のターゲット配列の各々をカソードとして作動するようにさせるステップと、前記複数のカソードの各々を一時的にアノードとして作動するよう連続的にさせるステップとを含む。
【００１２】
発明の詳細な説明
本発明によれば、カソードの中央近くにアノードを与えるために、ターゲットを有する電極の集合の各々は、スパッタリングプロセス中、交互に接地に切換えられる。このようにして均質な電界分布がもたらされ、形成された膜の領域全体において均一性が向上される。
【発明を実施するための最良の形態】
【００１３】
図１Ａ、図１Ｂ、図１Ｃおよび図１Ｄに例として示されるように、間隔をあけた棒状ターゲット配列１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆのアレイ１０が与えられる。ターゲット配列１２ａ−１２ｆの各々は、電極としてスイッチング回路１４に接続される。スイッチング回路はターゲット配列の各々を「成膜モード」においてカソードとして接続し、次に「アノードモード」とも呼ばれる連続的な態様で、１つ以上のターゲット配列を接地電位に接続し、それらが一時的にアノードとして作動するようにさせる。
【００１４】
異なるターゲットおよび基板材料ならびに異なるシステム設定に最適な成膜条件を与えるために、いくつかのパラメータが必要に応じて調整され得る。図２のタイミング図に示されるように、本実施例によれば、あるターゲットがアノード状態に切換えられ、その状態で維持される時間であるＡＳONは、１ミリ秒から３００ミリ秒まで変動し得る。同様に、１つのアノードをオフに切換えてから次のアノードをオンに切換えるまでの待ち時間であるＡＳONは、０ミリ秒から５００ミリ秒まで変動し得る。さらに、「ＥＮＡＢＬＥ」を「ＹＥＳ」または「ＮＯ」に等しくなるよう設定することにより、成膜中いずれのターゲット配列がアノード状態に切換えられるかを選択することが可能である。たとえば、カソード♯３のために「ＥＮＡＢＬＥ」が「ＮＯ」に設定されると、カソード♯３はスイッチングシーケンスにおいてスキップされて、常にカソードとして動くよう残る。開始ターゲットを表わすＴＳは、スイッチング回路が開始される際いずれのターゲット配列または複数のターゲット配列がアノード状態に切換えられるかを表わす。
【００１５】
実験室のテストでは、膜厚の不均一さが、滑りアノード配列を用いない場合の１５％から、本発明の滑りアノードを用いる場合の５％まで向上したことを観察した。他のすべての点における条件は同一であった。テストの滑りアノード配列は下記の設定を有した。ＡＳＯｎ＝５ｍｓ、ＡＳＯｆｆ＝０ｍｓ、中央ターゲット配列♯２から♯９まではｅｎａｂｌｅ＝「ｙｅｓ」、ＴＳ＝♯３および♯７。
【００１６】
図２は本発明の一例示的実施例を示すが、たとえば１つのカソードを一時的にアノードとして用いるか、または２つ以上のカソードを同時に用いるなど、スイッチモードの他の「パターン」も達成され得ることが理解される。さらに、重複モードも実現されることができ、第１のアノードが存在して活性である一方、第２のアノードが２つの接地に切換えられ、その後、第３のアノードが接地に接続される間、第１のアノードが成膜モードに戻る。
【００１７】
さらに、図１Ａ−図１Ｄは間隔をあけた平行なアレイにおける棒状ターゲット配列を示すが、他のターゲット形状およびアレイ構成も考慮された。たとえば、アナログスイッチングパターンを用いて格子状カソード配列が与えられ得る。同様に、図３−図５で例として示されるように、本発明のターゲット電極は、球状、環状、多角形などの他の形状および配列を有することができ、格子状、ハニカム状または他の適切な配列にグループ化されることができる。図３は、ハニカム配列における六角形状の電極１２′のアレイを示す。図４は格子状パターンにおける球状電極１２″のアレイを示す。図５は環状電極１２′″のアレイを示す。
【００１８】
ここでは詳細に示されないが、本実施例によれば、スイッチング回路はスイッチング素子として絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を含む。ＩＧＢＴは高遮断電圧または逆電圧で動作することができ、スパッタ成膜に必要な大量の電流を与える。たとえばＩＧＢＴは、パルス電源（たとえば市場で入手可能な「ピナクルプラス（Pinnacle Plus）」電源によって１７００ボルトおよび公称電流１００アンペアで動作され得るものが市場で入手可能である。１５００ボルトまでは類似の特性を有する電界トランジスタ（ＦＥＴ）が入手可能であるが、それほど容易に入手可能ではない。さらに、これらのＦＥＴは約１２アンペアまでしかロード可能でないので、スパッタ成膜に必要な量の電流を切換えるには、いくつかのＦＥＴが並列に接続される必要がある。
【００１９】
ターゲット配列の個数に依存して、上述のように、個々のターゲット配列またはいくつかのターゲット配列は一度に接地に接続され得る。アノードとして機能するターゲット配列が多くなるほど、プラズマ密度を上げることにより、利用可能で有効なターゲット領域が多くなる。しかしながら成膜速度は、追加的ターゲット配列がアノードとして用いられるにつれて減少する。なぜなら一挙に動作するカソードターゲット配列がより少ないからである。したがって、可能な限り少ないターゲット配列をアノードとして用いることが適切である。
【００２０】
本実施例において、ターゲット配列のスイッチングはプログラマブルコントローラによって柔軟に制御される。本発明の別の実施例において、最も外側のカソードは切換えられず、その代わり、周辺効果を補正するため一定の高出力で動作される。
【００２１】
さらに、用いられる電源の能力に依存して、スイッチングは制御システムのそれぞれのクロッキングによって実現され得る。さらなる代替として、カソードは、より短いサイクルタイムを達成するために、第１に電力を切断することなく直接に接地に接続され得る。
【００２２】
この開示は例示であって、この開示に含まれる教示の正当な範囲から逸脱することなく、詳細を追加し、修正し、または削除することによって、さまざまな変形がなされ得ることは明らかである。したがって本発明は、下記の請求項が必要に応じてそのように限定する程度以外には、この開示の特定の詳細に限定されない。
【図面の簡単な説明】
【００２３】
【図１Ａ】本発明の一例示的実施例による、連続的時点における滑りアノードスパッタリング源配列を示す概略図である。
【図１Ｂ】本発明の一例示的実施例による、連続的時点における滑りアノードスパッタリング源配列を示す概略図である。
【図１Ｃ】本発明の一例示的実施例による、連続的時点における滑りアノードスパッタリング源配列を示す概略図である。
【図１Ｄ】本発明の一例示的実施例による、連続的時点における滑りアノードスパッタリング源配列を示す概略図である。
【図２】本発明の一例示的実施例による、カソードからアノードへの切換を示すタイミング図である。
【図３】本発明の一例示的実施例による、六角形状電極を有する滑りアノードスパッタリング源配列を示す概略図である。
【図４】本発明の一例示的実施例による、球状電極を有する滑りアノードスパッタリング源配列を示す概略図である。
【図５】本発明の一例示的実施例による、環状電極を有する滑りアノードスパッタリング源配列を示す概略図である。
【図１Ａ−Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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