(57)【特許請求の範囲】
【請求項１】
下部電極が下部電極底部と下部電極側壁部とを有しており、該下部電極がシリンダ状に形成されているシリンダ型キャパシタにおいて、
前記下部電極底部の内側表面上、前記下部電極側壁部の外側表面上、及び前記下部電極側壁部の内側表面上のうち前記下部電極底部の内側表面から所定の高さ以上離れた領域に、粗面状電極膜が形成されていることを特徴とするシリンダ型キャパシタ。
【請求項２】
請求項１に記載のシリンダ型キャパシタにおいて、
前記下部電極底部、前記下部電極側壁部及び前記粗面状電極膜は、ポリシリコンによって形成されていることを特徴とするシリンダ型キャパシタ。
【請求項３】
下部電極が下部電極底部と下部電極側壁部とを有しており、該下部電極がシリンダ状に形成されているシリンダ型キャパシタを製造するに当たり、
下地上に下部電極底部材料膜を形成した後に、該下部電極底部材料膜上に第１粗面状電極材料膜を形成する工程と、
該第１粗面状電極材料膜上に犠牲膜を形成する工程と、
前記下部電極底部材料膜と該第１粗面状電極材料膜と該犠牲膜とを、凸型積層体として残存するようにパターニングすることにより、前記下部電極底部と第１粗面状電極膜とを形成する工程と、
前記凸型積層体の側面に、前記下部電極側壁部を形成する工程と、
しかる後、前記凸型積層体を構成する前記犠牲膜を、その表面から深さ方向に、前記下部電極底部の内側表面から所定の高さにまで除去する工程と、
しかる後、前記下部電極側壁部の露出表面に第２粗面状電極材料膜を形成する工程と、
しかる後、残存している前記犠牲膜を除去して第２粗面状電極膜を形成する工程と
を有することを特徴とするシリンダ型キャパシタの製造方法。
【請求項４】
請求項３に記載のシリンダ型キャパシタの製造方法において、
前記下部電極側壁部形成工程は、
全面に、下部電極側壁部材料膜を形成する工程と、
該下部電極側壁部材料膜を、前記下部電極側壁部となる部分のみ残存させるように、エッチングする工程と
を有することを特徴とするシリンダ型キャパシタの製造方法。
【請求項５】
請求項３または４に記載のシリンダ型キャパシタの製造方法において、
前記第２粗面状電極材料膜形成工程後に、
前記第２粗面状電極材料膜の前記下部電極側壁部の外側表面以外の部分のうち、少なくとも前記犠牲膜の表面に形成されている部分をエッチングによって除去する工程を有することを特徴とするシリンダ型キャパシタの製造方法。
【請求項６】
請求項３〜５のいずれか１項に記載のシリンダ型キャパシタの製造方法において、
前記下部電極底部、前記下部電極側壁部及び前記粗面状電極膜を、ポリシリコンによって形成することを特徴とするシリンダ型キャパシタの製造方法。
【請求項７】
請求項３〜６のいずれか１項に記載のシリンダ型キャパシタの製造方法において、
前記下地は、
層間絶縁膜上に、エッチングストッパ膜を形成し、
しかる後、該層間絶縁膜及び該エッチングストッパ膜の双方を貫通するコンタクトホールを形成することにより、設けられていることを特徴とするシリンダ型キャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路に用いられるシリンダ型キャパシタ、特に電極材料の一部として粗面状ポリシリコンを用いたシリンダ型キャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化が要求されており、半導体集積回路に実装されるキャパシタについても、微少な実装面積に対してより大きい静電容量を有するキャパシタの構造及び製造方法が要求されている。
【０００３】
このような要求を満たすキャパシタとして、シリンダ型キャパシタが開発されている。このシリンダ型キャパシタによれば、上部電極及び下部電極が三次元的な構造を有している。従って、キャパシタの実装面積に対して上部電極及び下部電極の実質的な電極面積を大きくすることが出来る。
【０００４】
このようなシリンダ型キャパシタの製造方法及び構造についての第１の従来技術を、図６、図７及び図８（Ａ）を参照して説明する。図６及び図７は、第１の従来技術のシリンダ型キャパシタの製造方法を示す工程図であり、図８（Ａ）は第１の従来技術のシリンダ型キャパシタの構造を示す断面図である。
【０００５】
まず、層間絶縁膜１０２上にエッチングストッパ膜１０４を形成し、しかる後に、層間絶縁膜１０２下にある半導体素子と導通を取るためのコンタクトホール１０６を形成する（図６（Ａ））。その後、エッチングストッパ膜１０４上に下部電極底部材料膜１０８を形成し、同時にコンタクトホール１０６を満たし埋め込みコンタクト１１０を形成する（図６（Ｂ））。この下部電極底部材料膜１０８は、キャパシタの下部電極の一部である下部電極底部を形成するための膜であり、例えばポリシリコンなどで形成する。
【０００６】
次に、下部電極底部材料膜１０８上に、犠牲膜１１２を例えばＳｉＯ2等で形成する（図６（Ｃ））。そして、下部電極底部材料膜１０８及び犠牲膜１１２を、凸型に残存するように、エッチングする（図６（Ｄ））。この残存した下部電極底部材料膜１０８が下部電極底部１１４となる。
【０００７】
次に、この凸型の残存部分（１１３、１１４）及び犠牲膜除去用のエッチングストッパ膜１０４上に、下部電極側壁部材料膜１１６を形成する（図７（Ａ））。この下部電極側壁部材料膜１１６は、キャパシタの下部電極の一部である下部電極側壁部を形成するための膜であり、例えばポリシリコンなどで形成する。次に、異方性エッチングを行うことにより、下部電極側壁部材料膜１１６のうち、層間絶縁膜の主表面と平行な下部電極側壁部材料膜の部分を除去する（図７（Ｂ））。下部電極側壁部材料膜１１６のうち、このエッチング工程により残存した下部電極側壁部材料膜の部分が下部電極側壁部１１８となる。その後、犠牲膜１１３を除去することにより、下部電極１２０が完成する（図７（Ｃ））。図示しないが、その後、誘電体層及び上部電極を形成することにより、シリンダ型キャパシタが完成する。
【０００８】
上述した製造方法により製造した第１の従来技術のシリンダ型キャパシタの構成例を図８に示す。図６及び図７に示した工程により層間絶縁膜１０２上に下部電極１２０がシリンダ状に形成されている。そして、下部電極の表面に沿って誘電体層１２２が形成されており、さらにその上に、上部電極１２４が形成されている。上部電極の誘電体層と接する側の表面は、下部電極の形状に沿った形状となっている。従って、このシリンダ型キャパシタの実装面積、すなわち、下部電極の底部の面積と比較して、下部電極及び上部電極が向かい合う表面の対向面積（以後、キャパシタ表面積と称する。）を大きくすることが出来る。すなわち、静電容量を大きくすることが出来る。
【０００９】
次に、シリンダ型キャパシタの製造方法の第２の従来公知例を、図９及び図１０を参照して説明する。図９及び図１０は、第２の従来技術のシリンダ型キャパシタの製造方法を示す工程図である。
【００１０】
第１の従来技術と同様に、層間絶縁膜１０２上に犠牲膜除去用のエッチングストッパ膜１０４を形成し、しかる後に、コンタクトホールを形成する。次に、コンタクトホール内へ埋め込みコンタクト材料膜１０４を設けて、埋め込みコンタクト１３０を形成するが、同時に、エッチングストッパ膜１０４上にも、埋め込みコンタクト材料膜が形成される。そして、このエッチングストッパ膜１０４上に形成された埋め込みコンタクト材料膜を除去するために、エッチバックを行う（図９（Ａ））。
【００１１】
次に、エッチングストッパ膜１０４上及び埋め込みコンタクト１３０上に犠牲膜１３２を形成する（図９（Ｂ））。次に、犠牲膜を凹型に残存するように、エッチングする（図９（Ｃ））。
【００１２】
次に、この凹型の残存部分１３４、エッチングストッパ膜１０４及び埋め込みコンタクト１３０上に、下部電極材料膜１３６を形成する（図９（Ｄ））。この下部電極材料膜１３６は、キャパシタの下部電極を形成するための膜であり、例えばポリシリコンなどで形成する。次に、下部電極材料膜１３６上に、シリンダ埋め込み材料膜１３８を形成する（図１０（Ａ））。そして、このシリンダ埋め込み材料膜１３８及び下部電極材料膜１３６をエッチバックして、下部電極材料膜１３６の縦断面形状が、ほぼＵ字状となるようにする。このＵ字状の内側には埋め込み材料膜１４４部分が残存していて、下部電極材料膜部分が、底部と側壁部を有するシリンダ状となる（図１０（Ｂ））。そして、残存している犠牲膜１４２及びシリンダ埋め込み材料膜１４４を除去することにより、下部電極１４０が完成する（図１０（Ｃ））。図示しないが、その後、誘電体層及び上部電極を形成することにより、シリンダ型キャパシタが完成する。
【００１３】
上述した製造方法により製造した第２の従来技術のシリンダ型キャパシタの構成例は図示しないが、図８に示した第１の従来技術のシリンダ型キャパシタの構成例とほとんど同様である。
【００１４】
また、第２の従来技術をさらに発展させた技術として、さらに電極面積を増加させてキャパシタの静電容量を増加させた、第３の従来技術の構造及び製造方法もある。この第３の従来技術の製造方法及び構造について図９、図１１及び図８（Ｂ）を参照して説明する。図１１は、第３の従来技術のシリンダ型キャパシタの製造方法を示す工程図であり、図８（Ｂ）は第３の従来技術のシリンダ型キャパシタの構造を示す図である。図９（Ａ）〜図９（Ｄ）は、第２の従来技術と同様であるので、説明を省略する。図９（Ｄ）の後に、下部電極材料膜１３６上に、粗面状電極材料膜１５０を形成する（図１１（Ａ））。この粗面状電極材料膜１５０としては、下部電極材料膜と同様に、ポリシリコンなどで形成する。その後、第２の従来技術と同様に、シリンダ埋め込み材料膜１３８を形成し（図１１（Ｂ））、シリンダ埋め込み材料膜１３８、下部電極材料膜１３６及び粗面状電極材料膜１５０をエッチバックし（図１１（Ｃ））、残存した犠牲膜１４２及びシリンダ埋め込み材料膜１４４を除去する（図１１（Ｄ））。下部電極１４０内に残存した粗面状電極材料膜部分が粗面状電極膜１５２となる。その後、誘電体層１２２及び上部電極１２４を形成することにより、シリンダ型キャパシタが完成する（図８（Ｂ））。
【００１５】
上述した製造方法により製造した第３の従来技術のシリンダ型キャパシタの構造によれば、図８（Ａ）に示した第１の従来技術の構造や、第２の従来技術の構造と比較して、下部電極の内壁に粗面状電極膜が形成されているので、キャパシタ表面積をさらに大きくすることが出来る。すなわち、さらに静電容量を大きくすることが出来る。
【００１６】
【発明が解決しようとする課題】
しかしながら、半導体集積回路において、シリンダ型キャパシタ等の各素子の更なる微小化が要求されている。つまり、微小化によって要求される実装面積に対し、充分な静電容量を有することが必要になる。
【００１７】
そして、第１の従来技術においては、実装面積つまり下部電極の底部面積に対して静電容量の大きさが充分ではない。これに対し、実装面積を一定のままで、さらに静電容量を大きくするためにキャパシタ表面積を増加させるためには、シリンダの高さすなわち下部電極の側壁部の高さを大きくするしかない。
【００１８】
しかしながら、シリンダを高くすると、後にシリンダ型キャパシタと半導体集積回路の他の素子とのコンタクトを形成する際に、高アスペクト比を有するエッチングが必要になる。従って、現実的にシリンダを高くするのにも限界がある。つまり、この構成においては、充分な静電容量を得ることが出来ないという第１の問題点がある。
【００１９】
また、第２の従来技術においては、上述した第１の従来技術と同様の問題点が発生する。さらに、第２の従来技術においては、第１の従来技術と比較して、シリンダ埋め込み材料膜の形成（図１０（Ａ））及びエッチバック工程（図９（Ａ））などが余計に必要であるために、工程が複雑になる。また、エッチバック工程により、パーティクルが発生し、キャパシタの性能低下につながる可能性がある。同時に、エッチバック工程によって下部電極の側壁部の高さが決定されるため、この高さにバラツキが生じやすいという第２の問題点がある。
【００２０】
また、第３の従来技術においては、上述した第２の従来技術における製造工程が複雑になる問題点及びエッチバック工程を有することによる問題点を有する。
【００２１】
また、第１の従来技術における問題点は、粗面状電極材料膜を用いることにより解決されるが、新たな問題点が発生する。すなわち、上述したキャパシタの微小化の要求に伴い、実装面積をさらに縮小していくと、下部電極の側壁部の間隔も同時に小さくなる。従って、側壁部内側に形成されている粗面状電極材料膜同士が接触すると、設計通りに容量増加が実現できない。また、シリンダ状の下部電極内部が埋まってしまうことによって、誘電体層及び上部電極が図８（Ｂ）に示したような下部電極の表面に沿った形状にならなくなる恐れがあり、この場合には、静電容量が大幅に悪化する。また、側壁部内側の粗面状電極材料膜同士の接触は、微小化に伴い発生する問題点であるが、図８（Ｂ）の構造であると、下部電極の底部の面積にかかわらず、下部電極側壁部の粗面状電極材料膜及び下部電極底部の粗面状電極材料膜が接触して連続形成されているので、設計通りに容量増加が実現できない。このようにこれらの第３の従来技術に特有の第３の問題点がある。
【００２２】
この発明は上述の問題点に鑑みなされたものであり、従って、この発明の目的は、微小化の要求を満たしつつ充分な静電容量を確保することによって第１の問題点を解決するシリンダ型キャパシタ及びこのシリンダ型キャパシタの製造方法を提供することにある。同時に、第２の問題点が発生しないシリンダ型キャパシタの製造方法を提供する。また、好ましくは、第３の問題点が発生しないシリンダ型キャパシタ及びこのシリンダ型キャパシタの製造方法を提供する。さらに、好ましくは、第３の従来技術で得られた大きさ以上の静電容量を有するシリンダ型キャパシタ及びこのシリンダ型キャパシタの製造方法を提供する。
【００２８】
【課題を解決するための手段】
本発明のシリンダ型キャパシタによれば、下部電極が下部電極底部と下部電極側壁部とを有しており、下部電極がシリンダ状に形成されているシリンダ型キャパシタにおいて、下部電極底部の内側表面上、下部電極側壁部の外側表面上、及び下部電極側壁部の内側表面上のうち下部電極底部の内側表面から所定の高さ以上離れた領域に、粗面状電極膜が形成されていることを特徴とする。
【００２９】
このような構成にすることにより、第１の問題点を解決する。このとき、粗面状電極膜は、第１表面のみならず、第２表面及び第３表面にも形成されているので、実質的な電極表面積を増大させることが出来る。また、第１表面と第２表面との接触点付近の第２表面には粗面状電極膜が形成されていないので、第１表面と第２表面に形成された粗面状電極膜が接触しないという効果を得ることが出来る。すなわち、第３の問題点を一部解決することが出来る。
【００３７】
また、本発明のシリンダ型キャパシタの製造方法は、下部電極が下部電極底部と下部電極側壁部とを有しており、下部電極がシリンダ状に形成されているシリンダ型キャパシタを製造するに当たり、次のような工程を有している。
【００３８】
（ａ）下地上に下部電極底部材料膜を形成した後に、下部電極底部材料膜上に第１粗面状電極材料膜を形成する工程。
（ｂ）第１粗面状電極材料膜上に犠牲膜を形成する工程。
（ｃ）下部電極底部材料膜と第１粗面状電極材料膜と犠牲膜とを、凸型積層体として残存するようにパターニングすることにより、下部電極底部と第１粗面状電極膜とを形成する工程。
（ｄ）前記凸型積層体の側面に、前記下部電極側壁部を形成する工程。
【００３９】
（ｈ）しかる後、前記凸型積層体を構成する前記犠牲膜を、その表面から深さ方向に、前記下部電極底部の内側表面から所定の高さにまで除去する工程。
（ｉ）しかる後、前記凸型積層体の露出表面に第２粗面状電極材料膜を形成する工程。
（ｊ）しかる後、残存している前記犠牲膜を除去して第２粗面状電極膜を形成する工程。
【００４０】
このような構成にすることにより、本発明のシリンダ型キャパシタを容易に製造することが出来、第２の問題点も解決することが出来る。
【００４１】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００４２】
最初に、第１の実施の形態のシリンダ型キャパシタの構造について、図１（Ａ）を参照して説明する。図１（Ａ）は、第１の実施の形態のシリンダ型キャパシタの構造を示す断面図である。
【００４３】
このキャパシタ１０は、下部電極１２、上部電極１４及び下部電極１２と上部電極１４に挟まれた誘電体層１６を有している。そして、下部電極１２は下部電極底部１８と下部電極側壁部２０とを有している。従って、図１（Ａ）に示すように下部電極１２はシリンダ状に形成されている。従って、このキャパシタ１０をシリンダ型キャパシタと称する。なお、この断面図とは垂直方向にとったキャパシタ１０の断面も、図１（Ａ）と同様になっている。すなわち、下部電極底部１８は、円形状、四角形などの任意の形状でよいが、下部電極側壁部２０は下部電極底部１８を取り囲むように形成されている。
【００４４】
この実施の形態においては、下部電極底部１８はポリシリコンによって形成されており、数十〜数百ｎｍの厚さになっている。同様に、下部電極側壁部２０もポリシリコンによって形成されており、数十〜数百ｎｍの厚さになっている。
【００４５】
下部電極底部１８表面上には、粗面状電極膜２２が形成されている。この粗面状電極膜２２も、ポリシリコンによって形成されており、数十ｎｍの厚さになっている。従って、下部電極１２は、下部電極底部１８と、下部電極側部２０と、粗面状電極膜２２とで構成されているといえる。
【００４６】
そして、誘電体層１６は、エッチングストッパ膜２８、下部電極側壁部２０及び粗面状電極膜２２の表面に沿うように形成されている。同様に、上部電極１４は、誘電体層１６の表面に沿うように形成されている。
【００４７】
従って、このキャパシタ１０の性能は、次のように表現することが出来る。キャパシタ１０の被形成層２４の実装面積は、下部電極１２と被形成層２４が接している面積、つまり、下部電極底部１８及び下部電極側壁部２０が、被形成層２４と接している面積であり、図１（Ａ）中のシリンダの幅Ｗの大きさに密接に関係している。また、シリンダ高さは、下部電極側壁部２０の高さであり、図１（Ａ）中のＨで表される。ここで、シリンダ型キャパシタにおいては、電極面積は、下部電極１２と上部電極１４とが対向している面積であり、この電極面積が大きいほどシリンダ型キャパシタの静電容量が大きくなる。従って、電極面積を大きくするには、下部電極底部１８の面積を大きくするか、或いは、シリンダを高くするかのどちらかである。しかしながら、実装面積の微小化の要求、及び、アスペクト比からシリンダ高さにも上限があることを考慮すると、これらの大きさを大きくして、電極面積を大きくするのには限界がある。これに対して、粗面状電極膜２２は、通常のポリシリコンの電極の約２倍の表面積を有する。従って、この実施の形態のキャパシタ１０の構成によれば、実装面積は従来と同等であっても、実質的に電極面積を増加させることが可能になる。
【００４８】
また、このキャパシタ１０の下部電極底部１８の幅は、数十〜数百ｎｍであり、実際上、粗面状電極膜２２の膜厚の約２倍程度の大きさである場合もあり得る。この場合には、粗面状電極膜２２が第２表面すなわち下部電極側壁部２０の内側表面にも形成されている場合には、粗面状電極膜２２同士が一部接触する恐れがある。この場合には、上部電極１４及び誘電体層１６をシリンダ内部に埋め込んだ状態で形成できなくなる。しかしながら、この実施の形態の場合には、第１表面すなわち下部電極底部１８内側表面上にのみ粗面状電極膜２２を有する構造であるので、このような問題点が発生する恐れはない。
【００４９】
また、キャパシタ１０は、被形成層２４上に形成されている。この被形成層２４は層間絶縁膜２６、層間絶縁膜２６上に形成されたエッチングストッパ膜２８、及び埋め込みコンタクト３０によって構成されている。通常の半導体集積回路においては、実装密度を増加させるために、半導体素子を基板上に複数層形成するが、これらの複数層の半導体素子を電気的に分離するために、層間絶縁膜２６が形成されている。この実施の形態においては、この層間絶縁膜２６上にキャパシタ１０が実装されている構成とする。エッチングストッパ膜２８は、詳しくは後述するが、キャパシタ１０を形成する際のエッチングによって層間絶縁膜２６が化学的に反応するなどの影響を受けないために形成されている。また、埋め込みコンタクト３０は、このキャパシタ１０と、層間絶縁膜２６下に形成されている他の半導体素子との電気的接続を得るために形成されている。
【００５０】
この実施の形態においては、埋め込みコンタクト３０と下部電極底部１８とは、同じ材料、つまりポリシリコンによって形成されている。
【００５１】
なお、この実施の形態においては、粗面状電極膜２２及び下部電極１２は、ポリシリコンを用いて形成してあるが、キャパシタ１０の電極として使用できる材料であれば他の材料に変更可能である。また、粗面状電極膜２２及び下部電極１２として、必ずしも同じ材料を使用する必要はない。
【００５２】
また、下部電極底部１８上に粗面状電極膜２２が形成されているが、下部電極底部１８を有しなく、粗面状電極膜２２のみが形成されており、この粗面状電極膜２２がシリンダの底部をなしている構造であっても、同様の効果を奏することができる。
【００５３】
次に、第１の実施の形態のシリンダ型キャパシタの製造方法について、図２及び図３を参照して説明する。図２及び図３は、第１の実施の形態のシリンダ型キャパシタの製造方法を示す工程図であり、一連の工程を図２及び図３に分けて示してある。
【００５４】
まず、キャパシタ１０を形成する前に、被形成層２４を形成する。
【００５５】
このため、層間絶縁膜２６上に、エッチングストッパ膜２８を形成する。エッチングストッパ膜２８は、後述する犠牲膜除去工程において、層間絶縁膜２６がエッチングの影響を受けないように層間絶縁膜２６を保護する役割を有している。従って、例えば窒化シリコン（ＳｉＮ）によって形成すれば良く、ＣＶＤ法によって５０〜２００ｎｍの膜厚で形成すれば良い。
【００５６】
その後、層間絶縁膜２６下の半導体素子と電気的に接続するために、コンタクトホール３２を、通常のフォトリソ及びエッチングによって層間絶縁膜２６及びエッチングストッパ膜２８を、パターニングして形成する（図２（Ａ））。
【００５７】
次に、被形成層２４上に、下部電極底部材料膜３４を形成する。この下部電極底部材料膜３４は、後にエッチングされて下部電極底部１８となる膜であり、例えば熱ＣＶＤ法によってポリシリコンの膜を数十〜数百ｎｍの厚さに形成する。このとき同時に、コンタクトホール３２内にも、ポリシリコンが埋め込まれてるために、埋め込みコンタクト３０が形成される。但し、下部電極底部材料膜３４が数十〜数百ｎｍの厚さで形成されると共に、埋め込みコンタクト３０が形成されるためには、コンタクトホール３２の径がある程度小さくなければならない。実際上は、この径が下部電極底部材料膜３４の膜厚の２倍以下であることが望ましい。また、この実施の形態においては、下部電極底部材料膜３４及び埋め込みコンタクト３０を一度の工程において形成したが、次に述べるように、埋め込みコンタクト３０を上述の被形成層２４を形成する工程で形成した後に、下部電極底部材料膜３４のみを形成しても良い。この場合には、コンタクトホール３２をポリシリコンによって埋め込むことによりエッチングストッパ膜２８上にも形成されたポリシリコンの膜をエッチバックを行うことによって、埋め込みコンタクト３０を形成する。その後、下部電極底部材料膜３４を形成すればよい。コンタクトホール３２の径が、下部電極底部材料膜３４の膜厚と比較して大きい場合には、このように、下部電極底部材料膜３４及び埋め込みコンタクト３０を別工程で形成する方法が有効である。
【００５８】
次に、下部電極底部材料膜３４上に、第１粗面状電極材料膜３６を形成する。この第１粗面状電極材料膜３６は、後にエッチングされて粗面状電極膜２２に加工される膜であり、例えば熱ＣＶＤ法によって粗面状ポリシリコンの膜を数十ｎｍの厚さに形成する（図２（Ｂ））。ここで、上述した下部電極底部材料膜３４及び第１粗面状電極材料膜３６の双方とも、熱ＣＶＤ法によってポリシリコンで形成する場合には、通常ＣＶＤ法の反応温度を異ならせる。すなわち、熱ＣＶＤ装置及び反応材料は同じであっても、反応温度を高くするに従って、順次に、アモルファスシリコン、粗面状ポリシリコン、ポリシリコンが生成する。従って、同じ熱ＣＶＤ装置及び反応材料によって温度を変化させるだけで、順に下部電極底部材料膜３４及び第１粗面状電極材料膜３６を成膜することが出来るので、これらの膜を容易に形成できる。通常粗面状ポリシリコン膜を成膜する場合には、下地としてポリシリコンを成膜した後、温度などのＣＶＤ条件を変化させて形成する。なお、下部電極底部材料膜３４を形成せずに、第１粗面状電極材料膜３６のみを形成する方法も考えられるが、この発明のようなシリンダ型キャパシタの場合には、機械的強度に劣る恐れがあるため、下部電極底部材料膜３４上に第１粗面状電極材料膜３６を形成するのが好ましい。
【００５９】
次に、第１粗面状電極材料膜３６上に犠牲膜３８を形成する。この犠牲膜３８は、下部電極底部１８及び下部電極側壁部２０を形成することにより、下部電極１２を３次元のシリンダ形状として形成するために一時的に形成する膜である。従って、犠牲膜３８は、例えば熱ＣＶＤ法によって二酸化シリコン（ＳｉＯ2）の膜を数百ｎｍの厚さに形成する（図２（Ｃ））。なお、この膜厚が、後に形成する下部電極側壁部２０の高さになるので、この高さの設計に応じて膜厚を制御すればよい。
【００６０】
次に、下部電極底部材料膜３４と第１粗面状電極材料膜３６と犠牲膜３８とを、凸型形状に残存するようにパターニングする（図２（Ｄ））。この凸型残存部分を図中凸型形成部４２として示す。このパターニングは、例えば通常のフォトリソ及びドライエッチングを用いることによって行えばよい。また、このパターニングにより、下部電極底部材料膜３２はエッチングされて下部電極底部１８が形成されるので、被形成層２４の主表面に垂直方向から見たときに、下部電極底部１８の形成予定領域が残存するようにパターニングすれば良い。
【００６１】
次に、上述した凸型形成部４２に下部電極側壁部材料膜４４を形成する（図３（Ａ））。実際には、この実施の形態のように、凸型形状に残存した部分以外に、エッチングストッパ膜２８上にも下部電極側壁部材料膜４４を形成しても良い。この下部電極側壁部材料膜４４は、後にエッチングされて下部電極側壁部２０となる膜であり、例えば熱ＣＶＤ法によってポリシリコンの膜を数十〜数百ｎｍの厚さに形成する。
【００６２】
次に、下部電極側壁部材料膜４４を、下部電極側壁部２０となる部分のみ残存させるように、エッチングする（図３（Ｂ））。このエッチングは、通常のサイドウォール形成のための異方性ドライエッチングを行えば良い。このとき、凸型形成部４２の上部及びエッチングストッパ膜２８の上部、すなわち、被形成層２４の主表面の広がり方向と平行方向に形成されている下部電極側壁部材料膜４４が除かれた状態に達したときにエッチングを終了すれば良い。このエッチングにより、凸型形成部４２のサイドウォールとして下部電極側壁部２０が形成される。
【００６３】
次に、残存した犠牲膜４０を除去する（図３（Ｃ））。このとき、例えば犠牲膜４０のみを選択的に除去出来るようなエッチャントを用いたウェットエッチングを行えばよい。犠牲膜４０として、上述したように二酸化シリコンを用いた場合には、エッチャントにフッ酸（ＨＦ）を用いればよい。なお、エッチングストッパ膜２８は、層間絶縁膜２６として二酸化シリコンを用い、犠牲膜４０のエッチングにフッ酸を用いた場合に、層間絶縁膜２６がエッチングされるのを防止するために設けた膜である。従って、犠牲膜４０の除去時に、層間絶縁膜２６がエッチングされる恐れがない材料を用いた場合にはエッチングストッパ膜２８を設ける必要はない。また、上述した他のエッチングにより、層間絶縁膜２６がエッチングされる恐れがある材料を用いた場合には、エッチングストッパ膜２８を設ける必要がある。
【００６４】
以上の工程により、下部電極底部１８、下部電極側壁部２０及び粗面状電極膜２２によって構成された下部電極１２が完成する。
【００６５】
その後、図示しないが、下部電極１２表面に沿うように、順次に誘電体層１６及び上部電極１４を形成することにより、図１（Ａ）に示したような第１の発明のキャパシタ１０が完成する。なお、図１（Ａ）においては、下部電極１２の表面のみならず、エッチングストッパ膜２８上にも誘電体層１６及び上部電極１４が形成されているが、少なくとも下部電極１２上に形成されていれば良い。被形成層２４上に複数のキャパシタ１０が形成され、これらのキャパシタの上部電極１４を共通電極としてキャパシタを並列的に接続する場合には、被形成層２４全面にわたって上部電極１４を形成すると製造が容易になる。
【００６６】
上述した第１の実施の形態のシリンダ型キャパシタの製造方法によれば、第１の実施の形態のシリンダ型キャパシタを容易に製造することが出来る。
【００６７】
また、第２及び第３の従来技術で行ったエッチバック工程が不必要であるので、製造工程が簡略である。また、エッチバック工程に起因するパーティクルが発生したり、シリンダ高さが制御できないといった問題点が発生しない。すなわち、第２の問題点が発生しない。
【００６８】
次に、第２の実施の形態のシリンダ型キャパシタの構造について、図１（Ｂ）を参照して説明する。図１（Ｂ）は、第２の実施の形態のシリンダ型キャパシタの構造を示す断面図である。
【００６９】
このキャパシタ５０の構造によれば、下部電極底部１８表面に粗面状電極膜２２が形成されている以外に、下部電極側壁部２０の外側表面にも粗面状電極膜５２が形成されている。この粗面状電極膜２２及び粗面状電極膜５２としては、例えばポリシリコンによって形成し、数十〜数百ｎｍの膜厚を有していればよい。
【００７０】
このように下部電極底部１８表面に粗面状電極膜２２が形成されているので、通常の下部電極底部１８のみの構成と比較して、実質的に電極面積が大きくなる。同様に、下部電極側壁部２０の外側表面に粗面状電極膜５２が形成されているので、通常の下部電極側壁部２０の外側表面のみの構成と比較して、実質的に電極面積が大きくなる。この電極面積の増加の程度は、粗面状電極膜２２及び粗面状電極膜５２の材料や形成方法などによるが、上述したようにポリシリコンで形成した場合には、例えば約２倍の電極面積を有することが期待できる。従って、キャパシタ５０の実装面積及びシリンダ高さが同じであっても、実質的な電極面積をさらに大きくすることが出来る。つまり、第１の問題点を解決することが出来る。また、第１の発明のキャパシタ１０と同様に、下部電極側壁部２０の内側表面には粗面状電極膜５２が形成されていないので、両粗面状電極膜２２と５２とが接触することもなく、従って、第３の問題点が発生しない。
【００７１】
その他のキャパシタ５０の構成は、第１の実施の形態のキャパシタ１０の構造と同じであるので、説明を省略する。
【００７２】
次に、第２の実施の形態のキャパシタ５０の製造方法について、図４を参照して説明する。図４は、第２の実施の形態のシリンダ型キャパシタの製造方法を示す工程図である。
【００７３】
但し、図２（Ａ）〜（Ｄ）、並びに、図３（Ａ）及び（Ｂ）の工程は、第１の実施の形態のキャパシタ１０の製造方法と同様であるので、説明を省略する。また、図３（Ｂ）に示した工程と、図４（Ａ）に示した工程とは同じである。つまり、図４（Ａ）は、下部電極側壁部材料膜４４に対して、サイドウォールエッチングを行うことによって、下部電極側壁部２０を形成した状態を示している。
【００７４】
この後、第２粗面状電極材料膜５８を少なくとも図４（Ａ）における下部電極側壁部２０上に形成する。通常は、図４（Ａ）における下部電極側壁部２０、犠牲膜４０及びエッチングストッパ膜２８上の全部の表面に形成する。この第２粗面状電極材料膜５８は、後に下部電極側壁部２０の外側表面上の粗面状電極膜５２を形成するための膜であり、既に説明した第１粗面状電極材料膜３６と同様に、例えば、熱ＣＶＤ法により、粗面状ポリシリコンの膜を数十〜数百ｎｍの膜厚で形成すればよい（図３（Ｂ））。
【００７５】
次に、第２粗面状電極材料膜５８の下部電極側壁部２０の外側表面以外の部分、すなわちエッチングストッパ膜２８上および犠牲膜４０の表面に形成されている部分をエッチングによって除去する。つまり、犠牲膜４０上に形成されている第２粗面状電極材料膜５８を除去する必要があり、下部電極側壁部２０の外側表面に形成されている第２粗面状電極材料膜５８を除去しないことを意味する。このエッチングとしては、例えば、第１の実施の形態において説明したサイドウォールエッチングと同様のドライエッチングを行えばよい。このエッチングは、犠牲膜４０の表面を露出するために行う（図４（Ｃ））。この工程により、第２粗面状電極材料膜５８の残存性により、粗面状電極膜５２が形成される。
【００７６】
次に、犠牲膜４０を除去する（図４（Ｄ））。この工程は、第１の実施の形態における図３（Ｃ）を用いて説明した犠牲膜４０を除去する工程と同様である。
【００７７】
以上の工程により、下部電極底部１８、下部電極側壁部２０、粗面状電極膜２２及び５２によって構成された下部電極１２が完成する。
【００７８】
その後、図示しないが、第１の実施の形態と同様に、下部電極１２表面に沿うように、順次に誘電体層５４及び上部電極５６を形成することにより、図１（Ｂ）に示したような第２の実施の形態のキャパシタ５０が完成する。
【００７９】
上述した第２の実施の形態のシリンダ型キャパシタの製造方法によれば、第２の実施の形態のシリンダ型キャパシタを容易に製造することが出来る。
【００８０】
また、第１の実施の形態と同様に、第２の問題点が発生しない。
【００８１】
次に、第３の実施の形態のシリンダ型キャパシタの構造について、図１（Ｃ）を参照して説明する。図１（Ｃ）は、第３の実施の形態のシリンダ型キャパシタの構造を示す断面図である。
【００８２】
このキャパシタ６０の構造によれば、下部電極底部１８の表面すなわち上面に粗面状電極膜２２が形成され、下部電極側壁部２０の外側表面にも粗面状電極膜６２が形成されている以外に、下部電極側壁部２０の内側表面垂直壁面にも粗面状電極膜６４が６２と連続して形成されている。この粗面状電極膜２２、粗面状電極膜６２及び粗面状電極膜６４としては、例えばポリシリコンによって形成し、数十〜数百ｎｍの膜厚を有していればよい。また、この粗面状電極膜６４は、下部電極側壁部２０の内側表面全域に対して形成されているのではなく、下部電極底部１８と下部電極側壁部２０とが接する部分（境界部分）Ｂから、所定距離以上離れた内側表面領域上に対して形成されている。すなわち、境界部分Ｂからの一定の高さ以上の領域の下部電極側壁部２０の内側表面に対して形成されている。従って、粗面状電極膜６２及び粗面状電極膜６４は連続的に形成されているが、粗面状電極膜２２及び粗面状電極膜６４の間には粗面状電極膜が形成されていない領域が存在する。すなわち、両電極膜２２と６４とは互いに離間して形成されている。
【００８３】
このように下部電極底部１８表面に粗面状電極膜２２が形成されているので、通常の下部電極底部１８のみの構成と比較して、実質的に電極面積が大きくなる。同様に、下部電極側壁部２０の外側表面に粗面状電極膜６２が形成されているので、通常の下部電極側壁部２０の外側表面のみの構成と比較して、実質的に電極面積が大きくなる。同様に、下部電極側壁部２０の内側表面の一部に粗面状電極膜６４が形成されているので、通常の下部電極側壁部２０の内側表面のみの構成と比較して、実質的に電極面積が大きくなる。この電極面積の増加の程度は、粗面状電極膜２２、粗面状電極膜６２及び粗面状電極膜６４の材料や形成方法などによるが、上述したようにポリシリコンで形成した場合には、例えば約２倍の電極面積を有することが期待できる。従って、キャパシタ６０の実装面積及びシリンダ高さが同じであっても、実質的な電極面積をさらに大きくすることが出来る。つまり、第１の問題点を解決することが出来る。つまり、このキャパシタ６０の電極面積は、第１及び第２の実施の形態のキャパシタ１０及び５０の電極面積よりも大きくすることが出来る。同時に、第３の従来技術におけるキャパシタの電極面積よりも大きくすることが出来る。また、第１及び第２の実施の形態のキャパシタ１０及び５０と同様に、下部電極側壁部２０の内側表面の粗面状電極膜すなわち粗面状電極膜６４と、下部電極底部１８の内側表面の粗面状電極膜すなわち粗面状電極膜２２とが接触しない。但し、下部電極側壁部２０の内側表面の粗面状電極膜すなわち粗面状電極膜６４同士が接触する可能性はある。つまり、下部電極底部１８の幅が、対向する下部電極側壁部２０の内側表面に形成されている粗面状電極膜６４の膜厚の２倍より小さい場合には、粗面状電極膜６４同士が接触する。以上のことから、第３の問題点を一部解決すると言える。
【００８４】
その他のキャパシタ６０の構成は、第２の実施の形態のキャパシタ５０の構造と同じであるので、説明を省略する。
【００８５】
次に、第３の実施の形態のキャパシタ６０の製造方法について、図５を参照して説明する。図５は、第３の実施の形態のシリンダ型キャパシタの製造方法を示す工程図である。
【００８６】
但し、図２（Ａ）〜（Ｄ）、並びに、図３（Ａ）及び（Ｂ）の工程は、第１の実施の形態のキャパシタ１０の製造方法と同様であるので、説明を省略する。また、図３（Ｂ）に示した工程と、図５（Ａ）に示した工程とは同じである。つまり、図５（Ａ）は、下部電極側壁部材料膜４４に対して、サイドウォールエッチングを行うことによって、下部電極側壁部２０を形成した状態を示している。
【００８７】
この後、犠牲膜４０のうち、下部電極底部１８と下部電極側壁部２０とが接する部分から所定距離以上離れた部分を選択的に除去する。つまり、図５（Ｂ）における下部電極底部１８と下部電極側壁部２０との境界部分Ｂから所定距離ｈ以上離れた部分の犠牲膜４０を除去する。この所定距離ｈは、下部電極側壁部２０の内側表面に形成する粗面状電極膜の形成領域を考慮して選択する。この犠牲膜４０の除去方法としては、第１の実施の形態の図３（Ｃ）において説明した犠牲膜４０の除去と同様の方法を用いれば良い。そして、エッチング時間などのエッチング条件を適当に制御することにより、所定距離ｈ以上の部分の犠牲膜４０を選択的に除去出来る。図５（Ｂ）において、残存した犠牲膜７０で示す。
【００８８】
次に、第２粗面状電極材料膜７２を少なくとも図５（Ｂ）における下部電極側壁部２０上に形成する。通常は、図５（Ｂ）における下部電極側壁部２０、犠牲膜７０及びエッチングストッパ膜２８上の全部の表面に形成する。この第２粗面状電極材料膜７２は、後に下部電極側壁部２０の外側表面上及び内側表面上のそれぞれ粗面状電極膜６２及び粗面状電極膜６４を形成するための膜であり、図２（Ｂ）で説明した第１粗面状電極材料膜３６と同様に、例えば、熱ＣＶＤ法により、粗面状ポリシリコンの膜を数十〜数百ｎｍの膜厚で形成すればよい（図５（Ｃ））。
【００８９】
次に、第２粗面状電極材料膜７２の下部電極側壁部２０の表面以外の部分、すなわちエッチングストッパ膜２８上および犠牲膜７０の表面に形成されている部分をエッチングによって除去する。つまり、犠牲膜７０上に形成されている第２粗面状電極材料膜７２の部分を除去する必要があり、下部電極側壁部２０の外側表面に形成されている第２粗面状電極材料膜７２の部分を除去しないことを意味する。このエッチングとしては、例えば、第１の実施の形態において説明したサイドウォールエッチングと同様の垂直方向からの異方性ドライエッチングを行えばよい。このエッチングは、犠牲膜７０の表面を露出するために行う（図５（Ｄ））。この工程により、粗面状電極膜６２及び粗面状電極膜６４が形成される。
【００９０】
次に、犠牲膜７０を除去する（図５（Ｅ））。この工程は、第１の実施の形態における図３（Ｃ）を用いて説明した犠牲膜４０を除去する工程と同様である。
【００９１】
以上の工程により、下部電極底部１８、下部電極側壁部２０、粗面状電極膜２２、６２及び６４によって構成された下部電極１２が完成する。
【００９２】
その後、図示しないが、第１の実施の形態と同様に、下部電極１２表面に沿うように、順次に誘電体層６６及び上部電極６８を形成することにより、図１（Ｃ）に示したような第３の実施の形態のキャパシタ６０が完成する。
【００９３】
上述した第３の実施の形態のシリンダ型キャパシタの製造方法によれば、第３の実施の形態のシリンダ型キャパシタを容易に製造することが出来る。
【００９４】
また、第１及び第２の実施の形態と同様に、第２の問題点が発生しない。
【００９５】
上述の第１〜第３の実施の形態のシリンダ型キャパシタにおいては、下部電極及び粗面状電極膜をポリシリコンで形成した構成であったが、これに限られず、電極材料として使用できる他の任意好適な材料を使用できる。但し、粗面状電極膜に使用する材料は、粗面状に形成できる材料である必要がある。同様に、第１〜第３の実施の形態のシリンダ型キャパシタの製造方法においても、電極材料として使用できる他の任意好適な材料を使用できる。
【００９６】
また、第１〜第３の実施の形態のシリンダ型キャパシタの製造方法においては、第１粗面状電極材料膜の形成は、下部電極底部材料膜を形成した後に行っていた。すなわち、下部電極底部材料膜上に、下部電極底部材料膜とは別の第１粗面状電極材料膜を形成する構成であった。しかしながら、下部電極底部材料膜の表面を何らかの手法により粗面化して、この粗面化された下部電極底部材料膜の表面部分を第１粗面状電極材料膜としても良い。この例として、下部電極底部材料膜にポリシリコンを使用した場合に、ポリシリコン膜の表面を粗面化してＨＳＧを形成することにより、このＨＳＧ膜を第１粗面状電極材料膜とすることが出来る。
【００９７】
【発明の効果】
上述した説明から明らかなように、第１の発明のシリンダ型キャパシタによれば、下部電極底部表面上に、粗面状電極膜が形成されている。また、第２の発明のシリンダ型キャパシタによれば、下部電極底部表面上及び下部電極側壁部の外側表面上に、粗面状電極膜が形成されている。また、第３の発明のシリンダ型キャパシタによれば、下部電極底部表面上、下部電極側壁部の外側表面上、及び下部電極側壁部の内側表面上のうち下部電極底部と下部電極側壁部とが接する部分から所定距離以上離れた領域上に、粗面状電極膜が形成されている。
【００９８】
従って、実装面積又はシリンダ高さを大きくすることなしに、実質的な電極面積を大きくすることが出来る。その結果、静電容量の大きなキャパシタとすることが出来る。特に、第３の発明のシリンダ型キャパシタによれば、最も大きな静電容量を有することが期待できる。また、第１及び第２の発明のシリンダ型キャパシタによれば、下部電極側壁部の内側表面に粗面状電極膜が形成されていないので、内側表面に粗面状電極膜が形成されているときの粗面状電極膜同士が接触することによる電極面積増加が図れないという問題点が発生しない。
【００９９】
また、第１〜第３の発明のシリンダ型キャパシタの製造方法によれば、それぞれ第１〜第３の発明のシリンダ型キャパシタを容易に製造することが出来る。また、従来技術のように、エッチバック工程が不必要であるので、パーティクルが発生する或いはシリンダ高さの制御が困難であるといった問題点が発生しない。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、この発明のシリンダ型キャパシタの構造を示す断面図である。
【図２】（Ａ）〜（Ｄ）は、第１の実施の形態のシリンダ型キャパシタの製造方法を示す工程図（その１）である。
【図３】（Ａ）〜（Ｃ）は、第１の実施の形態のシリンダ型キャパシタの製造方法を示す工程図（その２）である。
【図４】（Ａ）〜（Ｄ）は、第２の実施の形態のシリンダ型キャパシタの製造方法を示す工程図である。
【図５】（Ａ）〜（Ｅ）は、第３の実施の形態のシリンダ型キャパシタの製造方法を示す工程図である。
【図６】（Ａ）〜（Ｄ）は、第１の従来技術のシリンダ型キャパシタの製造方法を示す工程図（その１）である。
【図７】（Ａ）〜（Ｃ）は、第１の従来技術のシリンダ型キャパシタの製造方法を示す工程図（その２）である。
【図８】（Ａ）及び（Ｂ）は、従来技術のシリンダ型キャパシタの構造を示す断面図である。
【図９】（Ａ）〜（Ｄ）は、第２の従来技術のシリンダ型キャパシタの製造方法を示す工程図（その１）である。
【図１０】（Ａ）〜（Ｃ）は、第２の従来技術のシリンダ型キャパシタの製造方法を示す工程図（その２）である。
【図１１】（Ａ）〜（Ｄ）は、第３の従来技術のシリンダ型キャパシタの製造方法を示す工程図である。
【符号の説明】
１０，５０，６０，１００：シリンダ型キャパシタ
１２：下部電極
１４，５６，６８：上部電極
１６，５４，６６：誘電体層
１８：下部電極底部
２０：下部電極側壁部
２２，５２，６２，６４：粗面状電極膜
２４：被形成層
２６：層間絶縁膜
２８：エッチングストッパ膜
３０：埋め込みコンタクト
３２：コンタクトホール
３４：下部電極底部材料膜
３６：第１粗面状電極材料膜
３８，４０，７０：犠牲膜
４２：凸型形成部
４４：下部電極側壁部材料膜
５８，７２：第２粗面状電極材料膜
１０２：層間絶縁膜
１０４：エッチングストッパ膜
１０６：コンタクトホール
１０８：下部電極底部材料膜
１１０，１３０：埋め込みコンタクト
１１２，１１３，１３２，１３４，１４２：犠牲膜
１１４：下部電極底部
１１６：下部電極側壁部材料膜
１１８：下部電極側壁部
１２０，１４０：下部電極
１２２：誘電体層
１２４：上部電極
１３６：下部電極材料膜
１３８，１４４：シリンダ埋め込み材料膜
１５０：粗面状電極材料膜
１５２：粗面状電極膜
【図１】
0004731025.tif 000002
【図２】
0004731025.tif 000003
【図３】
0004731025.tif 000004
【図４】
0004731025.tif 000005
【図５】
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【図６】
0004731025.tif 000007
【図７】
0004731025.tif 000008
【図８】
0004731025.tif 000009
【図９】
0004731025.tif 000010
【図１０】
0004731025.tif 000011
【図１１】
0004731025.tif 000012