(57)【特許請求の範囲】
【請求項１】
固体撮像素子と、
撮像素子駆動用タイミングジェネレータおよび撮像素子出力信号をデジタル画像信号に変換するＡ／Ｄ 変換器を含むアナログ画像処理手段と、
前記デジタル画像信号から自動露光量制御に用いる輝度値を抽出する測光手段と、
前記デジタル画像信号をビデオ信号が表示可能な形式に変換する画像処理手段と、
画像を表示する画像表示手段と、
前記撮像素子と前記アナログ画像処理手段と前記画像処理手段にクロックを供給するクロック発生手段とを有する撮像装置において、
前記クロック発生手段は、画像表示されていない画像非表示期間のクロック周波数を、画像表示期間のクロック周波数よりも低い周波数にすることによって、前記固体撮像素子を低速で動作させて自動露光調整を行うことを特徴とする撮像装置。
【請求項２】
請求項１の撮像装置において、前記クロック発生手段は、ユーザからの記録動作開始要求またはオートフォーカス開始要求が入力されると、自動的に高い周波数に制御することを特徴とする撮像装置。
【請求項３】
請求項１の撮像装置において、前記画像非表示期間に、前記画像処理手段の表示可能な形式への変換処理を停止することを特徴とする撮像装置。
【請求項４】
請求項１乃至３の何れか一項に記載の撮像装置において、出力周波数が可変なクロック発生手段を、前記画像処理手段の外部に設けたことを特徴とする撮像装置。
【請求項５】
請求項１乃至３の何れか一項に記載の撮像装置において、出力周波数が可変なクロック発生手段を、前記画像処理手段内に備えたことを特徴とする撮像装置。
【請求項６】
撮像部と、撮像部駆動用タイミングジェネレータおよび撮像素子出力信号をデジタル画像信号に変換するＡ／Ｄ変換器を含むアナログ画像処理部と、デジタル画像信号をビデオ信号が表示可能な形式に変換出来る画像処理部と、画像を表示する画像表示部と、前記撮像部とアナログ画像処理部と画像処理部にクロックを供給するクロック発生部とを有する撮像装置を用いて、画像表示されていない画像非表示期間のクロック周波数を、画像表示期間のクロック周波数よりも低い周波数にすることによって、前記固体撮像素子を低速で動作させて自動露光調整を行い前記撮像装置の消費電力を制御することを特徴とする撮像装置消費電力制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置および撮像装置消費電力制御方法に関する。
【背景技術】
【０００２】
従来から、デジタルカメラを用いた画像処理方法の発明が知られている。
例えば特許文献１には、連続する画像の差分を算出して、差が少ないときはモニタリングフレームレートを低くする発明が開示されている。しかしながらこの公報には、フレームレートの切り替えに関する方法は、何ら具体的に開示されていない。
また特許文献２には、ストロボ充電時、メニューモード時、画像再生時、カード書き込み時等ＣＣＤ出力を利用する必要がない時に、ＣＣＤ駆動クロックを遅くする発明が開示されている。
また特許文献３には、ユーザがモニタリング画像を視認しつつ撮影操作を行う場合は表示部のフレームレートを高くし、視認しつつ、撮影操作を行わない場合には、低いフレームレートに設定する。また、バッテリ残量に応じてフレームレートを低下させたり、露光時間に応じてフレームレートを低下させることが開示されている。しかしながらこの公報には、撮像部（ＣＣＤやＡＦＥ）の駆動クロックの周波数自体を下げるものではなく、撮像部や画像処理部での低消費電力化については言及していない。
また特許文献４には、外部クロック発生装置によって、撮像部のクロックを切り替える発明が記載されている。
また特許文献５には、撮影設定のメニューが表示されているときは、モニタリングのフレームレートを下げるか、自然画の解像度を下げ、また数フレームに一度読み出しを行うか、クロックを遅くするか、間引き読みだしを行い、クロックを遅くすることで消費電力を下げることが記載されている。さらに、メニュー表示時だけに限定されている。
【特許文献１】特開２００４−１８０１５１公報
【特許文献２】特開２００４−０２３４４２公報
【特許文献３】特開２００４−０１５５９５公報
【特許文献４】特開２００３−０９２６９８公報
【特許文献５】特開２０００−２５３２８０公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
デジタルスチルカメラでは、バッテリ寿命が短いことが大きな問題の１つとされている。従来の銀塩フィルムカメラとこのデジタルスチルカメラとの大きな違いは、デジタルスチルカメラが撮影待機状態でもＬＣＤ（Liquid Crystalline Display）等の表示装置に連続的に画面が表示されていることである。このときＣＣＤ（Charge Coupled Device）等の撮像部と、画像処理部と、ＬＣＤ等の表示装置は連続的に動作しているため、大きな電力が消費されてしまう。
その対応として、撮影待機時は画面表示を停止する低消費電力モードを搭載するカメラが増えてきた。
しかし、このモードでＣＣＤの駆動自体を停止してしまうと、レリーズにより撮影開始要求が入ってからＣＣＤの電源を入れるため、ＣＣＤの出力安定時間と安定後のＡＥ（Auto Exposure Control：自動露出調整）測光のために撮影時のレスポンスが悪くなるという問題があった。
本発明は、画面表示を停止する低消費電力モードにおいて、撮影時レスポンスを維持しつつ、低消費電力を実現することを目的としている。
また遅いクロックでＣＣＤを駆動して撮像素子およびＡＦＥ（Analog Front End）での消費電力を低減させながら、測光を連続的に行って撮影時のレスポンスを早くし、さらに画像処理部の画像処理と表示装置の動作を停止して消費電力を低減させることを目的としている。
【課題を解決するための手段】
【０００４】
上記の課題を解決するために、請求項１に記載の発明は、固体撮像素子と、撮像素子駆動用タイミングジェネレータおよび撮像素子出力信号をデジタル画像信号に変換するＡ／Ｄ変換器を含むアナログ画像処理手段と、前記デジタル画像信号から自動露光量制御に用いる輝度値を抽出する測光手段と、前記デジタル画像信号をビデオ信号が表示可能な形式に変換する画像処理手段と、画像を表示する画像表示手段と、前記撮像素子と前記アナログ画像処理手段と前記画像処理手段にクロックを供給するクロック発生手段とを有する撮像装置において、前記クロック発生手段は、画像表示されていない画像非表示期間のクロック周波数を、画像表示期間のクロック周波数よりも低い周波数にすることによって、前記固体撮像素子を低速で動作させて自動露光調整を行うことを特徴とする。
また、請求項２に記載の発明は、請求項１の撮像装置において、前記クロック発生手段は、ユーザからの記録動作開始要求またはオートフォーカス開始要求が入力されると、自動的に高い周波数に制御することを特徴とする。
また、請求項３に記載の発明は、請求項２の撮像装置において、前記画像非表示期間に、前記画像処理手段の表示可能な形式への変換処理を停止することを特徴とする。
また、請求項４に記載の発明は、請求項１乃至３の何れか一項に記載の撮像装置において、出力周波数が可変なクロック発生手段を、前記画像処理手段の外部に設けたことを特徴とする。
また、請求項５に記載の発明は、請求項１乃至３の何れか一項に記載の撮像装置において、出力周波数が可変なクロック発生手段を、前記画像処理手段内に備えたことを特徴とする。
また、請求項６に記載の発明は、撮像部と、撮像部駆動用タイミングジェネレータおよび撮像素子出力信号をデジタル画像信号に変換するＡ／Ｄ変換器を含むアナログ画像処理部と、デジタル画像信号をビデオ信号が表示可能な形式に変換出来る画像処理部と、画像を表示する画像表示部と、前記撮像部とアナログ画像処理部と画像処理部にクロックを供給するクロック発生部とを有する撮像装置を用いて、画像表示されていない画像非表示期間のクロック周波数を、画像表示期間のクロック周波数よりも低い周波数にすることによって、前記固体撮像素子を低速で動作させて自動露光調整を行い前記撮像装置の消費電力を制御することを特徴とする。
【発明の効果】
【０００５】
本発明によれば、請求項１の撮像装置は、撮影モードであっても、すぐに撮影が開始されない状態やモニタリング表示がされていないときに、画面の表示状態によって、撮像部のクロックを変えることで低消費電力化を実現するとともに、レスポンス低下を防ぐことができる。
また、撮影モードであっても、モニタリング表示がされていないときに、撮像部のクロックを変えることで低消費電力化を実現するとともに、レスポンス低下を防ぐことができる。
請求項２の撮像装置は、早いレスポンスが求められる記録の際には、撮影開始要求ＣＣＤの駆動周波数を早くし、オートフォーカスにかかる時間を極力短くすることで、低消費電力モードでもＣＣＤ駆動周波数を気にすることなくレリーズタイムラグを少なくすることができる。
請求項３の撮像装置は、モニタリング画面が表示されていないときは、画像処理を停止することで、画像処理モジュールでの消費電力を削減することが出来る。
請求項４の撮像装置は、外部に出力周波数可変なクロックジェネレータを実装することで、システム仕様の変更に柔軟に対応が可能になる。
請求項５の撮像装置は、出力周波数可変なクロックジェネレータをＤＳＰ内部に実装することで、回路基板の縮小化による撮像装置の小型化とコストダウンと、ＥＭＣ対策を実現できる。
請求項６の撮像方法は、撮影モードであっても、すぐに撮影が開始されない状態やモニタリング表示がされていないときに、画面の表示状態によって、撮像部のクロックを変えることで低消費電力化を実現するとともに、レスポンス低下を防ぐことができる。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
[第１実施形態]
図１に、本発明の撮像装置に係る第１の実施形態の回路例を示す。
図１に示すように、本発明の撮像装置は、固体撮像素子であるＣＣＤ１と、撮像素子駆動用タイミングジェネレータＴＧ２４および撮像素子出力信号をデジタル画像信号に変換するＡ／Ｄ（アナログ／デジタル）変換器２３を含むアナログ画像処理手段であるＡＦＥ２と、前記デジタル画像信号からＡＥ（自動露光調整）に用いる輝度値を抽出する測光手段と、前記デジタル画像信号を表示可能なビデオ信号の形式に変換する画像処理手段であるＤＳＰ３と、画像を表示する画像表示手段であるＬＣＤディスプレイ４と、ＣＣＤ１とＡＦＥ２とＤＳＰ３にクロックを供給するクロック発生手段のクロックジェネレータ（クロック発振器）５を有する。本実施形態では、クロックジェネレータ５をＤＳＰ３の外に設けている。そしてクロックジェネレータ５から、ＡＦＥ２（のＴＧ２４）とＤＳＰ３（のＤＳＰ用ＰＬＬ３３）等にクロックを出力している。
ＣＣＤ１で受光した光は、光電変化されＣＤＳ・Ａ／Ｄ２３に送られる。ＣＤＳ・Ａ／Ｄ２３では、ＣＣＤ１の出力信号を相関２重サンプリングＣＤＳ２１によって、ノイズ成分を除去しながらサンプリングし、逐次Ａ／Ｄ２３でＡ／Ｄ（Analogue to digital）変換され、ＤＳＰ（Digital Signal Processor）３に送られる。
ＤＳＰ３では、ＣＣＤ Ｉ／Ｆ３１において黒レベル補正、ＡＥ（Auto Exposure Control）・ＡＷＢ（Auto White Balance）用データ抽出を行い、バッファメモリ（ＳＤＲＡＭ：Synchronous DRAM）６へのデータ転送が行われる。
ＡＥ・ＡＷＢ用データ抽出は、画面をたとえば２５６分割したエリアに対して、ＲＧＢそれぞれの積算値が算出される。これをＤＳＰ３内のＣＰＵ３２が読み出し、ＡＥでは次回露光時に露光時間算出を行い、露光時間をＴＧ（Trigger GeneratorまたはTiming Generator）に設定する。ＡＷＢではこのデータより、色の分布を算出して、ホワイトバランス用の制御値を算出し、表示ＹＵＶデータ作成時に使用する。
【０００７】
ＳＤＲＡＭに取り込まれたＲＧＢデータ（ＲＡＷ−ＲＧＢデータ：ＲＧＢ生データ）はＹＵＶ変換部に送られて、表示可能なＹＵＶデータに変換される。ＹＵＶ変換部では、ＲＡＷ−ＲＧＢの補間、アパーチャー強調、ホワイトバランス処理などの処理をしたのち、Ｙ、Ｕ、Ｖに変換され、ＳＤＲＡＭに一時保存される。この動作をモニタリング中繰り返すと共に、ＳＤＲＡＭに蓄えられたＹＵＶデータは、ＮＴＳＣ（National Television System Committee）やＰＡＬ（Phase Alternation by Line）などの同期周期にあわせて逐次ＤＳＰ内部のビデオエンコーダに読み出され、ビデオ信号に変換し表示装置に出力される。
ＣＣＤ１を駆動しているのは、ＴＧ２４から出力される水平駆動パルスと、ＶＤｒ（Vertical Driver:垂直ドライバー）７から出力される垂直駆動パルスと電子シャッタパルスとである。
ＴＧ２４の動作クロックは、クロックジェネレータ５から出力されるＣＣＤ駆動用クロックであり、このクロックはＴＧ２４内でピクセル同期クロックに分周され、ＤＳＰ３のＣＣＤ Ｉ／Ｆ３１に送られる。
ＤＳＰ３のＣＣＤ Ｉ／Ｆ３１モジュールは、このＴＧ２４からのピクセル同期クロックによって動作をしている。ピクセル同期クロックをカウントするカウンタが内蔵されており、所望のカウント数に達した際、ＴＧ２４に対して水平リセット信号（ＨＤ）、垂直リセット信号（ＶＤ）が出力されるようになっている。
ＴＧ２４はこのＨＤとＶＤに同期して、ＣＣＤ１およびＣＤＳ２１、ＡＧＣ２２、Ａ／Ｄ２３を有するＡＦＥ２に対して、各種タイミング信号を出力する。
低消費電力モードにされると、モニタリング画面表示がＯＦＦされる。このときＣＰＵ３２はクロックジェネレータ５に対して、ＣＣＤ駆動用クロックの分周率を設定する。この分周率の設定によってＣＣＤ駆動用クロックは分周され、モニタリングの低消費電力化などが可能になる。
【０００８】
実際にＣＣＤ駆動用クロックを分周することによって得られる撮像部での低消費電力化効果として顕著なのは、ＴＧ２４内部のロジック系の電力、また、ＣＣＤ水平、垂直の駆動出力用バッファの消費電力である。２分周した場合であれば、消費電力は、おおよそ半分になるというように分周比に逆比例する。
このほか、ＣＤＳ・Ａ／Ｄの消費電力、換言すればこれらを有するＡＦＥ２の消費電力も減少することができる。
さらにＣＰＵ３２は、ＣＣＤ Ｉ／Ｆ３１からＳＤＲＡＭ６へのデータ転送と、ＹＵＶ変換処理と、ビデオエンコーダへのデータ転送およびビデオ信号への加工処理を停止し、また、各モジュールの動作クロック供給を停止して、低消費電力を実現する。さらにＬＣＤに表示している場合でも、ＬＣＤ駆動電源およびバックライト電源をＯＦＦすることで低消費電力化を実現する。
しかし低消費電力モードでも、ＣＣＤ Ｉ／Ｆ３１では、ＡＥ・ＡＷＢデータの抽出と黒レベル補正を連続的に行っている。ＣＰＵはそのデータを読出し、ＡＥ演算とＴＧへの露光時間設定を断続的に実施している。
この連続駆動によりユーザが撮影開始要求の入力後のレスポンスを速くすることができる。従来のようにＣＣＤ１の駆動を停止してしまうと、ＣＣＤの出力安定時間を待って、その後にＡＥの再測光を行うことになり、さらにＡＦを実行すると、実際の撮影までは1秒以上の時間がかかってしまっていた。
【０００９】
これに対して本発明では、ユーザが撮影開始要求を入力すると、クロックがすぐに高速クロックに切り替わる。撮影待機中に低速でＣＣＤ１を動作させてＡＥを行っていることで再測光をする必要がなく、すぐにＡＦ（Auto Focus Control）自動焦点調整と撮影開始がされるため、撮影までのレリーズタイムラグは低消費電力モードＯＦＦ時と同等となり、ＣＣＤ１を停止してしまう従来方式に比べて半分以下に短縮することができる。
これらクロックジェネレータ５のＣＣＤ用クロックの周波数セレクト、再生モード等でのＣＣＤ用クロックの出力停止とＣＣＤ用（水晶）の発振停止はＣＰＵ３２からの制御によって行われる。
一方、クロックジェネレータ５では、内部のＰＬＬ回路によって、ＤＳＰ３が使うシステムクロックも、ＣＣＤ駆動用（水晶）振動子から生成することができるように回路構成したことを図１では表している。
ＤＳＰ３は、ＤＳＰ（Digital Signal Processor）用ＰＬＬ（Phase Locked Loop）３３を有し、これはＤＳＰ３内の基本システムクロックのほかに、撮像装置の仕様により、ＵＳＢ用クロックや音声コーデック用クロック、ＮＴＳＣ・ＰＡＬ同期クロックなどが生成されている。
図１に示す回路構成のように、撮像部のクロックを生成するクロックジェネレータ５をＤＳＰ３の外部に設けることで、装置仕様によってＣＣＤ１が変更され、動作クロックが変更されても、ＤＳＰ３の作り直しが必要なく、仕様変更を行うような場合に対してフレキシブルに対応が可能になる。
【００１０】
[第２実施形態]
次に図２に示す本発明の撮像装置の第２実施形態により、撮像部で使うクロックの生成をＤＳＰ内部のＰＬＬが行う例（すなわち、本実施形態では、ＤＳＰ用ＰＬＬが、クロックジェネレータを兼ねている例）を説明する。
図２に示す撮像装置の回路構成でも、基本的動作および省電力モード時の動作は、上記の第１実施形態と基本的に同じである。違いは各モジュールへのクロック供給がＤＳＰ３に含まれていることにある。
ＤＳＰ３に、撮像部のＣＣＤ１に駆動クロックを供給する周波数可変クロックジェネレータ５を内蔵することによって、実装部品数を減らすとともに、クロックの引き回しを少なくすることができる。このように構成すると、部品数削減と回路基板小型化により、コストダウンと撮像装置の小型化が可能になる。さらにクロックの基板上の引き回し（基板上に占める面積および配線面積）を少なくすることは、映像のＳ／Ｎ比の向上や、機器外部へのＥＭＩ電磁波放射削減にも寄与することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の撮像装置に係る第１の実施形態の概略構成を示すブロック図である。
【図２】本発明の撮像装置に係る第２の実施形態の概略構成を示すブロック図である。
【符号の説明】
【００１２】
１  ＣＣＤ（Charge Coupled Device）
２  ＡＦＥ（Analog Front End）
３  ＤＳＰ（Digital Signal Processor）
４  ＬＣＤ（Liquid Crystalline Display）
５  クロックジェネレータ（Clock Generator）
６  メモリ（ＳＤＲＡＭ:Synchronous DRAM）
２１  ＣＤＳ（Correlated Double Sampling）
２２  ＡＧＣ（Automatic Gain Control）
２３  Ａ／Ｄ（Analog to Digital Converter）
３１  ＣＣＤ Ｉ／Ｆ（Charge Coupled Device Interface）
３２  ＣＰＵ（Central Processing Unit）
３３  ＤＳＰ用ＰＬＬ（ＤＳＰ用Phase Locked Loop）
【図１】
0004714547.tif 000002
【図２】
0004714547.tif 000003