【手続補正書】
【提出日】平成15年10月27日(2003.10.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
通常動作モードと、リードディスターブテストモードとを有する半導体記憶装置であって、
ワード線と、
前記通常動作モードでは行アドレス信号に応答して前記ワード線を駆動するとともに、前記リードディスターブテストモードでは少なくとも２本の前記ワード線を同時に活性化させるワード線駆動手段と、
昇圧電圧を発生させる昇圧電圧発生手段と、
前記昇圧電圧を前記ワード線駆動手段に供給するために前記昇圧電圧発生手段と前記ワード線駆動手段とを接続する昇圧電圧供給線と、
前記昇圧電圧供給線に接続され、前記リードディスターブテストモードでは、外部から外部電圧が供給される入力端子とを備える、半導体記憶装置。
【請求項２】
所定の動作を行なう機能回路をさらに備え、
前記入力端子は、前記通常動作モードでは、前記機能回路へ制御信号を供給する、請求項１に記載の半導体記憶装置。
【請求項３】
前記入力端子と前記昇圧電圧供給線との間に接続され、前記リードディスターブテストモードでは、前記入力端子から前記昇圧電圧供給線に前記外部電圧を供給する切換手段をさらに備える、請求項２に記載の半導体記憶装置。
【請求項４】
前記切換手段は、ＰチャネルＭＯＳトランジスタからなる、請求項３に記載の半導体記憶装置。
【請求項５】
前記切換手段は、
ソースが前記昇圧電圧供給線に、ドレインが前記入力端子に接続されるＮチャネルＭＯＳトランジスタと、
前記ＮチャネルＭＯＳトランジスタのゲートに昇圧されたゲート電圧を供給するゲート電圧供給手段とを含む、請求項３に記載の半導体記憶装置。
【請求項６】
前記切換手段は、ソースが前記ＮチャネルＭＯＳトランジスタのソースに接続され、ドレインが前記昇圧電圧供給線に接続されるＰチャネルＭＯＳトランジスタをさらに含む、請求項５に記載の半導体記憶装置。
【請求項７】
メモリセルアレイと、
前記通常動作モードでは外部電源電圧を降圧して内部電源電圧を発生させ前記メモリセルアレイに供給するとともに、前記リードディスターブテストモードでは、前記外部電源電圧を前記メモリセルアレイに供給する供給手段とをさらに備える、請求項１ないし６のいずれかに記載の半導体記憶装置。
【請求項８】
通常動作モードと、バーンインテストモードとを有する半導体記憶装置であって、
昇圧電圧を発生させる昇圧電圧発生手段と、
前記昇圧電圧が供給される内部回路と、
前記昇圧電圧発生手段と前記内部回路とを接続する昇圧電圧供給線と、
前記昇圧電圧供給線に接続され、前記バーンインテストモードでは、外部から第１の外部電圧が供給される入力端子と、
前記通常動作モードでは外部電源電圧を降圧して内部電源電圧を発生させ前記内部回路に供給するとともに、前記バーンインテストモードでは、前記外部電源電圧を前記内部回路に供給する電圧供給手段とを備える半導体記憶装置。
【請求項９】
外部からロウアドレスストローブ信号を入力するロウアドレスストローブ信号入力端子と、
外部からコラムアドレスストローブ信号を入力するコラムアドレスストローブ信号入力端子と、
外部からライトイネーブル信号を入力するライトイネーブル信号入力端子と、
外部から第１のアドレス信号を入力する第１のアドレス信号入力端子と、
前記ロウアドレスストローブ信号入力端子に入力されるロウアドレスストローブ信号が活性化されたとき、前記コラムアドレスストローブ信号入力端子に入力されるコラムアドレスストローブ信号と前記ライトイネーブル信号入力端子に入力されるライトイネーブル信号がともに活性化されているというＷＣＢＲタイミングの発生を判定するＷＣＢＲ判定手段と、
外部電源電圧を超えるレベルを有する前記第１のアドレス信号が前記第１のアドレス信号入力端子に入力されたか否かを判定するスーパーＶＩＨ判定手段とをさらに備え、
前記ＷＣＢＲ判定手段で前記ＷＣＢＲタイミングの発生が検知され、かつ、前記スーパーＶＩＨ判定手段で前記外部電源電圧を超えるレベルを有する前記第１のアドレス信号が前記第１のアドレス信号入力端子に入力されたと判定されたときに、前記通常動作モードから前記バーンインテストモードに切換わる、請求項８に記載の半導体記憶装置。
【請求項１０】
前記半導体記憶装置は、さらに、リードディスターブテストモードを有し、
外部から第２のアドレス信号を入力する第２のアドレス信号入力端子と、
外部から第３のアドレス信号を入力する第３のアドレス信号入力端子と、
前記ＷＣＢＲ判定手段で前記ＷＣＢＲタイミングの発生が検知され、かつ、前記スーパーＶＩＨ判定手段で前記外部電源電圧を超えるレベルを有する前記第１のアドレス信号が前記第１のアドレス信号入力端子に入力されたと判定されたときに、前記第２のアドレス信号のレベルと前記第３のアドレス信号のレベルの組合せに応答して、前記バーンインテストモードまたは前記リードディスターブテストモードを選択するモード判定手段とをさらに備え、
前記内部回路は、
メモリセルアレイと、
ワード線と、
前記通常動作モードでは行アドレス信号に応答して前記ワード線を駆動するとともに、前記リードディスターブテストモードでは少なくとも２本の前記ワード線を同時に活性化させるワード線駆動手段とを含み、
前記リードディスターブテストモードでは、前記入力端子には外部から第２の外部電圧が供給され、前記メモリセルアレイには前記電圧供給手段より前記外部電源電圧が供給される、請求項９に記載の半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
請求項７に係る半導体記憶装置は、請求項１ないし６のいずれかに記載の半導体記憶装置であって、メモリセルアレイと、供給手段とをさらに備えるものである。ここで、供給手段は、通常動作モードでは外部電源電圧を降圧して内部電源電圧を発生させメモリセルアレイに供給するとともに、リードディスターブテストモードでは、外部電源電圧をメモリセルアレイに供給する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
請求項８に係る半導体記憶装置は、通常動作モードとバーンインテストモードとを有する半導体記憶装置であって、昇圧電圧を発生させる昇圧電圧発生手段と、昇圧電圧が供給される内部回路と、昇圧電圧発生手段と内部回路とを接続する昇圧電圧供給線と、昇圧電圧供給線に接続されバーンインテストモードでは外部から第１の外部電圧が供給される入力端子と、通常動作モードでは外部電源電圧を降圧して内部電源電圧を発生させ内部回路に供給するとともに、バーンインテストモードでは外部電源電圧を内部回路に供給する電圧供給手段とを備えるものである。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
請求項１０に係る半導体記憶装置は、請求項９に記載の半導体記憶装置であって、さらにリードディスターブテストモードを有し、外部から第２のアドレス信号を入力する第２のアドレス信号入力端子と、外部から第３のアドレス信号を入力する第３のアドレス信号入力端子と、ＷＣＢＲ判定手段でＷＣＢＲタイミングの発生が検知され、かつ、スーパーＶＩＨ判定手段で外部電源電圧を超えるレベルを有する第１のアドレス信号が第１のアドレス信号入力端子に入力されたと判定されたときに、第２のアドレス信号のレベルと第３のアドレス信号のレベルの組合せに応答してバーンインテストモードまたはリードディスターブテストモードを選択するモード判定手段とをさらに備え、上記内部回路は、メモリセルアレイと、ワード線と、通常動作モードでは行アドレス信号に応答してワード線を駆動するとともに、リードディスターブテストモードでは少なくとも２本のワード線を同時に活性化させるワード線駆動手段とを含み、リードディスターブテストモードでは、入力端子には外部から第２の外部電圧が供給され、メモリセルアレイには電圧供給手段より外部電源電圧が供給されるものである。