(57)【特許請求の範囲】
【請求項１】
複数の第１のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなる第１のメモリセルアレイと、
アドレス入力に対応して、前記第１のメモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
前記列選択回路により選択された前記第１のビット線を充電する第１のビット線充電回路と、
少なくとも２本の第２のビット線群と、前記第２のビット線群の方向に配置されて前記第２のビット線群の少なくとも１本のビット線にドレインが接続され別のビット線にソースが接続されゲートに所定電圧を入力した複数の第２のメモリセルとを有し、前記第１のメモリセルアレイのデータの読み出し動作時間を制御するために用いられる第２のメモリセルアレイと、
前記第２のメモリセルアレイの前記ドレインが接続された前記ビット線に充電を行う第２のビット線充電回路と、
前記第２のメモリセルアレイの前記ソ−スが接続された前記ビット線に充電を行う第３のビット線充電回路とを備え、
前記第２のメモリセルアレイのドレインが接続されたビット線とソースが接続されたビット線とが実質的に同時に充電される
半導体記憶装置。
【請求項２】
第２のメモリセルアレイにおいて一方のビット線に配置されたメモリセルのソースと接続される他方のビット線に接続されたメモリセルは、前記一方のビット線に配置されたメモリセル数以下である
請求項１記載の半導体記憶装置。
【請求項３】
複数の第１のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなる第１のメモリセルアレイと、
アドレス入力に対応して、前記第１のメモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
前記列選択回路により選択された前記第１のビット線を充電する第１のビット線充電回路と、
前記第１のメモリセルアレイのビット線方向に配置された第２のメモリセルと、前記２のメモリセルのドレインとソースが共通に接続される第２のビット線とを有し、前記第１のメモリセルアレイのデータの読み出し動作時間を制御するために用いられる第２のメモリセルアレイと、
前記第２のメモリセルアレイの前記第２のビット線に充電を行う第２のビット線充電回路と
を備えた半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マスクＲＯＭ等の半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来のマスクＲＯＭ等の半導体記憶装置では、消費電流低減の手法として、適正な読み出し動作時間を制御するために、通常のセンスアンプ回路とメモリセル回路と同じ構成のダミーセンスアンプ回路とダミーメモリセル回路を有するレプリカ回路が利用される。以下、従来のマスクＲＯＭにおけるレプリカ回路の動作方法を図面を参考にしながら説明する。
【０００３】
図８は従来のマスクＲＯＭの読み出し回路図である。センスアンプ回路１は、プリチャージ信号ＮＰＲをゲート入力とするＰ型トランジスタ２と、Ｐ型トランジスタ２と直列に接続されたＮ型トランジスタ３と、Ｎ型トランジスタ３のソースノードＳＡを入力とし、出力をＮ型トランジスタ３のゲート入力としたインバータ４と、ソースノードＳＡを入力とし、出力ＳＯＵＴ０を出力とするインバータチェーン５と、プリチャージ信号ＮＰＲを入力とし、ソースノードＳＡを出力とする充電回路６で構成される。
【０００４】
充電回路６はＰ型トランジスタ６（１）とＮ型トランジスタ６（２）で構成される。カラムゲート７は、カラム選択信号ＣＬ１〜ＣＬｎをゲート入力とし、ソースノードＳＡと、ビット線ＢＬ１〜ＢＬｎ間に接続されたｎ個のＮ型トランジスタ８（１）〜８（ｎ）で構成される。
【０００５】
メモリセルアレイ９は、ワード線ＷＬ１〜ＷＬｍをゲート入力とし、ソースを接地電位に接続し、アレイ状配置されたメモリセル１０（１，１）〜１０（ｎ，ｍ）で構成される。これらのメモリセルは、記憶するデータに応じてドレインをビット線に接続するか否かを製造工程中に決定する。ここでは全メモリセルのドレインがビット線に接続されているとする。列選択回路１６はＹアドレス信号ＡＤＹを入力とし、カラム選択信号ＣＬ１〜ＣＬｎを出力とする。行選択回路１７はＸアドレス信号ＡＤＸを入力とし、ワード線ＷＬ１〜ＷＬｍを出力とする。
【０００６】
タイミング生成回路２１において、ダミーセンスアンプ回路１１は、センスアンプ回路１と同様の構成である。ダミーカラムゲート１２は、ゲート入力が電源接続された、カラムゲート７と同じ構成のトランジスタ１３（１）で構成される。ダミーメモリセルアレイ１４は、ゲート入力を接地電位とし、ダミービット線ＤＢＬ１に接続された、メモリセル１０と同じ構成のダミーメモリセル１５（１）〜１５（ｍ）で構成される。ＮＡＮＤゲート１８は外部クロック信号ＣＬＫと、インバータ２０の出力を入力とし、プリチャージ信号ＮＰＲを出力する。インバータ２０はダミーセンスアンプ１１の出力ＳＯＵＴＤを入力とする。インバータ１９は、クロック信号ＣＬＫを入力とし、ダミーセンスアンプ回路１１へのプリチャージ信号ＮＤＰＲを出力とする。
【０００７】
以降、図９のタイミングチャート図を用いて、図８の回路動作を説明する。外部クロック信号ＣＬＫがｔ０でＬレベルからＨレベルになると、ＮＡＮＤゲート１８を介したプリチャージ信号ＮＰＲがＬレベルになる。これにより、Ｐ型トランジスタ２がオンし、ソースノードＳＡがチャージされる。しかし、列選択回路１６に選択されたカラム信号ＣＬ１〜ＣＬｎ、および行選択回路１７によって選択されたワード線ＷＬ１〜ＷＬｍによって選択されたメモリセルのドレインがビット線に接続されているため、ソースノードＳＡのレベルはインバータチェーン５の判定レベルまでチャージされず、出力ＳＯＵＴ０はＬレベルの出力となる。その際、プリチャージ信号ＮＰＲがＬレベルの期間はメモリセル１０を介して貫通電流が流れ続ける。
【０００８】
同様に、外部クロック信号ＣＬＫがｔ０でＬレベルからＨレベルになると、インバータ１９を介したプリチャージ信号ＮＤＰＲがＬレベルになり、ダミーソースノードＤＳＡがチャージされる。ダミーメモリセル１５（１）〜１５（ｍ）は全てダミービット線ＤＢＬに接続され、かつダミーワード線が全て接地電位に固定されているため、ダミーソースノードＤＳＡのレベルはインバータチェーンの判定レベルまでチャージされ、出力ＳＯＵＴＤはＨレベルが出力される。ＳＯＵＴＤはインバータ２０を介してＮＡＮＤゲート１８に入力されるため、プリチャージ信号ＮＰＲがＨレベルに変化し、Ｐ型トランジスタ２をオフさせるため、貫通電流は停止する。
【０００９】
上記の通り、センスアンプ動作期間において、通常のメモリセルおよびセンスアンプ回路と同じ構成のダミーメモリセルとダミーセンスアンプを利用したレプリカ回路を構成しているため、適正なタイミングを得られる（例えば、特許文献１参照）。
【特許文献１】特開平０８−０３６８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
近年、製造技術の微細化によりトランジスタのオフリーク電流が大幅に増加してきており、従来のレプリカ回路の第１の課題として、ダミーメモリセルを全て接続したダミービット線を利用しているため、ダミービット線へ充電回路から供給される電流が不足しダミービット線を所定の電位まで充電できなくなり、所望のタイミングマージンが確保できなくなるという問題があった。また、第２の課題として、メモリセルのオフリークによって、ビット線の充電が遅くなりアクセス遅延が発生する、または、センスアンプのデータ出力がレプリカ回路により発生するタイミングより遅くなり、誤読み出しをするという課題があった。
【００１１】
この発明の目的は、オフリーク電流を抑制し、タイミングマージンを確保し、またはアクセス遅延を防止できる半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するための、この発明の半導体記憶装置は、複数の第１のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなる第１のメモリセルアレイと、
アドレス入力に対応して、前記第１のメモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
前記列選択回路により選択された前記第１のビット線を充電する第１のビット線充電回路と、
少なくとも２本の第２のビット線群を有し、前記第２のビット線群の方向に配置されて前記第２のビット線群の少なくとも１本のビット線にドレインが接続され別のビット線にソースが接続されゲートに所定電圧を入力した複数の第２のメモリセルを有する第２のメモリセルアレイと、
前記第２のメモリセルアレイの前記ドレインが接続された前記ビット線に充電を行う第２のビット線充電回路と、
前記第２のメモリセルアレイの前記ソ−スが接続された前記ビット線に充電を行う第３のビット線充電回路とを備え、
前記第２のメモリセルアレイのドレインが接続されたビット線とソースが接続されたビット線とが実質的に同時に充電されるものである。
【００１３】
上記構成において、第２のメモリセルアレイにおいて一方のビット線に配置されたメモリセルのソースと接続される他方のビット線に接続されたメモリセルは、前記一方のビット線に配置されたメモリセル数以下である。
【００１４】
この発明の別の半導体記憶装置は、複数の第１のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなる第１のメモリセルアレイと、
アドレス入力に対応して、前記第１のメモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
前記列選択回路により選択された前記第１のビット線を充電する第１のビット線充電回路と、
前記第１のメモリセルアレイのビット線方向に配置された第２のメモリセルを有し、前記第２のメモリセルのドレインとソースが共通に接続される第２のビット線を有する第２のメモリセルアレイと、
前記第２のメモリセルアレイの前記第２のビット線に充電を行う第２のビット線充電回路とを備えたものである。
【００１５】
この発明の別の半導体記憶装置は、ビット線およびワード線を有し、ドレインをビット線に接続しゲートをワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、メモリセルアレイのビット線およびワード線を各々選択する列選択回路および行選択回路と、
列選択回路により選択されたビット線を充電するビット線充電回路と、
メモリセルのソースに接続されたソース線を充電して活性化するソース線充電回路と、
アドレス入力に対応して選択されたメモリセルのソース線を非活性化するとともに非選択のメモリセルのソース線を活性化する制御回路とを備え、
非選択のメモリセルのビット線とソース線が実質的に同時に充電されることを特徴とするものである。
【００１６】
この発明の別の半導体記憶装置は、第１のビット線およびワード線を有し、ドレインを第１のビット線に接続しゲートをワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、メモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
列選択回路により選択された第１のビット線を充電する第１のビット線充電回路と、
メモリセルアレイの第１のビット線と同数の第２のビット線を有し、第２のビット線がメモリセルのソースに接続されたものであって、同一の第１のビット線に接続されたメモリセル数に対応した数のビット線アレイと、
ビット線アレイの第２のビット線を選択する第２の列選択回路と、
第２の選択回路により選択された第２のビット線を充電する第２のビット線充電回路と、
行選択回路で非選択のメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を活性化し、行選択回路で選択されたメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を非活性化する制御回路とを備え、
非選択のメモリセルの第１のビット線と第２のビット線が実質的に同時に充電されることを特徴とするものである。
【００１７】
この発明の別の半導体記憶装置は、第１のビット線およびワード線を有し、ドレインを第１のビット線に接続しゲートをワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、メモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
列選択回路により選択された第１のビット線を充電する第１のビット線充電回路と、
メモリセルアレイの第１のビット線と同数で、同一の第１のビット線に接続された複数のメモリセルのソースに共通に接続された第２のビット線を有するビット線アレイと、
ビット線アレイの第２のビット線を選択する第２の列選択回路と、
第２の選択回路により選択された第２のビット線を充電する第２のビット線充電回路と、
行選択回路で非選択のメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を活性化し、行選択回路で選択されたメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を非活性化する制御回路とを備え、
非選択のメモリセルの第１のビット線と第２のビット線が実質的に同時に充電されることを特徴とするものである。
【００１８】
この発明の別の半導体記憶装置は、第１のビット線およびワード線を有し、ドレインを第１のビット線に接続しゲートをワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、メモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
列選択回路により選択された第１のビット線を充電する第１のビット線充電回路と、
メモリセルアレイの同一のワード線上のメモリセルのソースに接続された第２のビット線を有するものであって、同一の第１のビット線に接続されたメモリセル数に対応した数のビット線アレイと、
第２のビット線を充電する第２のビット線充電回路と、
行選択回路で非選択のメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を活性化し、行選択回路で選択されたメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を非活性化する制御回路とを備え、
非選択のメモリセルの第１のビット線と第２のビット線が実質的に同時に充電されることを特徴とするものである。
【００１９】
この発明の別の半導体記憶装置は、第１のビット線およびワード線を有し、ドレインを第１のビット線に接続しゲートをワード線に接続した複数のメモリセルをビット線方向およびワード線方向にマトリクス状に記憶容量分を配置してなるメモリセルアレイと、
アドレス入力に対応して、メモリセルアレイの第１のビット線およびワード線を各々選択する列選択回路および行選択回路と、
列選択回路により選択された第１のビット線を充電する第１のビット線充電回路と、
メモリセルアレイの同一または複数のワード線上のメモリセルのソースに共通に接続された第２のビット線を有する複数のビット線アレイと、
第２のビット線を充電する第２のビット線充電回路と、
行選択回路で非選択のメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を活性化し、行選択回路で選択されたメモリセルのソースが接続された第２のビット線に接続された第２のビット線充電回路を非活性化する制御回路とを備え、
非選択のメモリセルの第１のビット線と第２のビット線が実質的に同時に充電されることを特徴とするものである。
【００２０】
上記構成において、メモリセルアレイのビット線に配置されたメモリセル数以下のメモリセルをビット線アレイのビット線に配置している。
【発明の効果】
【００２１】
この発明の半導体記憶装置によれば、ダミーメモリセルのオフリークを抑えることにより、充電回路からダミービット線への電流供給を十分に行うことができ、ダミービットを所定の電位まで充電することができ、所望のタイミングマージンを確保することが可能となる。
【００２２】
また、別の半導体記憶装置によれば、メモリセルのオフリークを抑えることにより、高速アクセスを実現することが可能になる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００２４】
本発明の第１の実施の形態の半導体記憶装置について図１を用いて説明する。図１は第１の実施の形態におけるマスクＲＯＭの読み出し回路の構成を示す回路図である。図中、図８と同一符号の部位は同様の働きをするので、異なる部分のみ説明する。
【００２５】
タイミング生成回路２５において、ダミーセンスアンプ回路２２は、センスアンプ回路１と同様の構成である。ダミーカラムゲート２４は、ゲート入力が電源接続された、カラムゲート７と同じ構成のトランジスタ１３（１）およびトランジスタ１３（２）で構成される。ダミーメモリセルアレイ２３はダミーメモリセル１５（１）〜１５（ｍ）からなり、ダミーメモリセル１５（１）〜１５（ｍ）のソースは、ダミービット線ＤＢＬとは別に設けられたビット線に相当するソースコントロール線ＤＢＬＳに接続される。
【００２６】
以降、図２のタイミングチャート図を用いて、図１の回路動作を説明する。外部クロック信号ＣＬＫがｔ０でＬレベルからＨレベルになると、ＮＡＮＤゲート１８を介したプリチャージ信号ＮＰＲがＬレベルになる。これにより、Ｐ型トランジスタ２がオンし、ソースノードＳＡがチャージされる。しかし、列選択回路１６に選択されたカラム信号ＣＬ１〜ＣＬｎ、および行選択回路１７によって選択されたワード線ＷＬ１〜ＷＬｍによって選択されたメモリセルのドレインがビット線に接続されているため、ソースノードＳＡのレベルはインバータチェーン５の判定レベルまでチャージされず、出力ＳＯＵＴ０はＬレベルが出力される。その際、プリチャージ信号ＮＰＲがＬレベルの期間はメモリセル１０を介して貫通電流が流れ続ける。同様に、外部クロック信号ＣＬＫがｔ０でＬレベルからＨレベルになると、インバータ１９を介したプリチャージ信号ＮＤＰＲがＬレベルになり、ダミーセンスアンプ回路１１によりダミーソースノードＤＳＡがチャージされ、同時にダミーセンスアンプ回路２２によりノードＤＳＡＳがチャージされる。ダミーメモリセル１５（１）〜１５（ｍ）は全てダミービット線ＤＢＬに接続され、かつダミーワード線が全て接地電位に固定されており、ソースに接続されているソースコントロール線ＤＢＬＳがダミービット線ＤＢＬと同時にチャージされるため、ダミーメモリセル１５（１）〜１５（ｍ）によるオフリークを生じることなくダミーソースノードＤＳＡのレベルはインバータチェーンの判定レベルまでチャージされ、出力ＳＯＵＴＤはＨレベルが出力される。出力ＳＯＵＴＤはインバータ２０を介してＮＡＮＤゲート１８に入力されるため、プリチャージ信号ＮＰＲがＨレベルに変化し、Ｐ型トランジスタ２をオフさせ、貫通電流は停止する。
【００２７】
以上のように、ダミーメモリセルのオフリークの影響がないため、ダミービット線の充電電位をメモリアレイ内の通常のビット線と同等にすることができ、最適なタイミング生成が可能になる。
【００２８】
なお、ソースコントロール線ＤＢＬＳは、通常のビット線と同様にメモリセルパターンを形成し、接続するメモリセルの数によってタイミング調整をすることが可能である。この場合、ダミーメモリセルアレイ２３においてビット線ＤＢＬに配置されたメモリセル１５のソースに接続されるソースコントロール線ＤＢＬＳに配置されるメモリセルは、ビット線ＤＢＬに配置されたメモリセル数以下であるのが好ましい。
【００２９】
また、ビット線充電回路であるセンスアンプ１は複数有し、列選択回路１６のビット線ＢＬに接続され、列選択回路１６により選択された複数のビット線ＢＬを各々充電する場合がある。
【００３０】
さらにダミーメモリセルアレイ２３のダミーカラムゲート２４に列選択回路を設けることができる。
【００３１】
本発明の第２の実施の形態の半導体記憶装置について図３を用いて説明する。図３は第２の実施の形態におけるマスクＲＯＭの読み出し回路の構成を示す回路図である。図中、図８と同一符号の部位は同様の働きをするので、異なる部分のみ説明する。
【００３２】
タイミング生成回路２８において、ダミーメモリセルアレイ２６はダミーメモリセル２７（１）〜２７（ｍ／２）からなり、通常の1ビット線あたりのメモリセル数ｍ個の半分の数で構成される。ダミーメモリセル２７（１）〜２７（ｍ／２）のドレインとソースは、ソースコントロール線（ダミービット線）ＤＢＬ２に接続される。
【００３３】
以上の構成により、ダミーメモリセルのオフリークの影響がないため、ダミービット線の充電電位をメモリアレイ内の通常のビット線と同等にすることができ、最適なタイミング生成が可能になる。
【００３４】
なおダミーメモリセルアレイ２６のダミーカラムゲート１２に列選択回路を設けることができる。
【００３５】
本発明の第３の実施の形態の半導体記憶装置について図４を用いて説明する。図４は第３の実施の形態におけるマスクＲＯＭの読み出し回路の構成を示す回路図である。図中、図８と同一符号の部位は同様の働きをするので、異なる部分のみ説明する。
【００３６】
ソース電位制御回路２９（１）〜２９（ｍ／２）は、センスアンプ回路１と同じ構成のセンスアンプ回路３０（１）〜３０（ｍ／２）と、カラムゲート７と同じ構成のカラムゲート３１（１）〜３１（ｍ／２）と、カラムゲートに接続されたソースコントロール線（ビット線）を有するビット線アレイと、センスアンプ回路を制御する制御回路からなる。センスアンプ回路３０（１）〜３０（ｍ／２）とカラムゲート３１（１）〜３１（ｍ／２）で制御されるノードＢＬＳ１（１）〜ＢＬＳｎ（ｍ／２）は、それぞれメモリセル１０（１，１）とメモリセル１０（１，２）の共通ソースノード〜メモリセル１０（ｎ，ｍ−１）とメモリセル１０（ｎ，ｍ）の共通ソースノードに接続される。制御回路を構成するＮＯＲゲート３２（１）〜３２（ｍ／２）とインバータ３３（１）〜３３（ｍ／２）とＮＯＲゲート３４（１）〜３４（ｍ／２）とインバータ３５（１）〜３５（ｍ／２）により、ワード線ＷＬ１とＷＬ２のＯＲ論理と、プリチャージ信号ＮＰＲのＯＲ論理〜ワード線ＷＬｍ−１とＷＬｍのＯＲ論理と、プリチャージ信号ＮＰＲのＯＲ論理をセンスアンプ回路３０（１）〜３０（ｍ／２）に入力する。
【００３７】
以上の構成により、選択されたメモリセルのソースは、Ｌレベルに制御され、非選択のメモリセルのソースは、Ｈレベルに制御される。これにより、非選択のメモリセルのオフリークを抑えることができるため、ビット線を高速に充電することができ、高速アクセスが可能になる。
【００３８】
なお、ソースコントロール線（ビット線）ＢＬＳ１（１）〜ＢＬＳｎ（ｍ／２）は、通常のビット線と同様にメモリセルパターンを形成したメモリセルアレイとし、接続するメモリセルの数によってタイミング調整をすることが可能である。
【００３９】
またソース電位制御回路は同一ビット線に接続されたメモリセル数の半分であったが、同数設けることは可能である。
【００４０】
本発明の第４の実施の形態の半導体記憶装置について図５を用いて説明する。図５は第４の実施の形態におけるマスクＲＯＭの読み出し回路の構成を示す回路図である。図中、図４と同一符号の部位は同様の働きをするので、異なる部分のみ説明する。
【００４１】
ソース電位制御回路３６（１），３６（ｍ／４）は、センスアンプ回路１と同じ構成のセンスアンプ回路３７（１），３７（ｍ／４）と、カラムゲート７と同じ構成のカラムゲート３８（１），３８（ｍ／４）と、カラムゲートに接続されたソースコントロール線（ビット線）を有するビット線アレイと、センスアンプ回路を制御する制御回路からなる。センスアンプ回路３７（１），３７（ｍ／４）とカラムゲート３８（１），３８（ｍ／４）で制御されるビット線（ノード）ＢＬＳ１（１）〜ＢＬＳｎ（ｍ／４）は、それぞれメモリセル１０（１，１）とメモリセル１０（１，２）とメモリセル１０（１，３）とメモリセル１０（１，４）のソース〜メモリセル１０（ｎ，ｍ−３）とメモリセル１０（ｎ，ｍ−２）とメモリセル１０（ｎ，ｍ−１）とメモリセル１０（ｎ，ｍ）のソースに接続される。制御回路を構成するＮＯＲゲート３９（１）〜３９（ｍ／４）とインバータ４０（１）〜４０（ｍ／４）とＮＯＲゲート４１（１）〜４１（ｍ／４）とインバータ４２（１）〜４２（ｍ／４）とにより、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４のＯＲ論理と、プリチャージ信号ＮＰＲとのＯＲ論理〜ワード線ＷＬｍ−３、ＷＬｍ−２、ＷＬｍ−１、ＷＬｍのＯＲ論理と、プリチャージ信号ＮＰＲとのＯＲ論理をセンスアンプ回路３７（１）〜３７（ｍ／４）に入力する。
【００４２】
以上の構成により、選択されたメモリセルを含むメモリセルアレイのソースは、Ｌレベルに制御され、全て非選択のメモリセルアレイのソースは、Ｈレベルに制御される。これにより、小規模な回路構成で非選択のメモリセルアレイのオフリークを抑えることができるため、ビット線を高速に充電による高速アクセスが小面積で可能になる。
【００４３】
なお、ソースコントロール線（ビット線）ＢＬＳ１（１）〜ＢＬＳｎ（ｍ／４）は、通常のビット線と同様にメモリセルパターンを形成し、接続するメモリセルの数によってタイミング調整をすることが可能である。
【００４４】
本発明の第５の実施の形態の半導体記憶装置について図６を用いて説明する。図６は第５の実施の形態におけるマスクＲＯＭの読み出し回路の構成を示す回路図である。図中、図４と同一符号の部位は同様の働きをするので、異なる部分のみ説明する。
【００４５】
ソース電位制御回路４３（１）〜４３（ｍ／２）は、センスアンプ回路１と同じ構成のセンスアンプ回路４４（１）〜４４（ｍ／２）と、カラムゲート７と同じ構成のトランジスタ４６で構成され、ゲート入力が電源に接続されたカラムゲート４５（１）〜４５（ｍ／２）とからなる。センスアンプ回路４４（１）〜４４（ｍ／２）とカラムゲート４５（１）〜４５（ｍ／２）とで制御されるソースコントロール線（ビット線）ＢＬＳ１〜ＢＬＳｍ／２は、それぞれメモリセル１０（１，１）からメモリセル１０（ｎ，１）とメモリセル１０（１，２）からメモリセル（ｎ，２）のソース  〜  メモリセル１０（１，ｍ−１）からメモリセル１０（ｎ，ｍ−１）とメモリセル１０（１，ｍ）からメモリセル１０（ｎ，ｍ）のソースに接続される。ＮＯＲゲート４７（１）〜４７（ｍ／２）とインバータ４８（１）〜４８（ｍ／２）とＮＯＲゲート４９（１）〜４９（ｍ／２）とインバータ５０（１）〜５０（ｍ／２）とにより、ワード線ＷＬ１とＷＬ２のＯＲ論理と、プリチャージ信号ＮＰＲとのＯＲ論理からワード線ＷＬｍ−１とワード線ＷＬｍのＯＲ論理と、プリチャージ信号ＮＰＲとのＯＲ論理をセンスアンプ回路４４（１）〜４４（ｍ／２）に入力する。
【００４６】
以上の構成により、選択されたメモリセルを含むメモリセルアレイのソースは、Ｌレベルに制御され、全て非選択のメモリセルアレイのソースは、Ｈレベルに制御される。これにより、小規模な回路構成で非選択のメモリセルアレイのオフリークを抑えることができるため、ビット線を高速に充電による高速アクセスが小面積で可能になる。
【００４７】
なお、ソースコントロール線ＢＬＳ１〜ＢＬＳｍ／２は、通常のビット線と同様にメモリセルパターンを形成したメモリセルアレイとし、接続するメモリセルの数によってタイミング調整をすることが可能である。
【００４８】
またソース電位制御回路は同一ビット線に接続されたメモリセル数の半分であったが、同数設けることは可能である。
【００４９】
本発明の第６の実施の形態の半導体記憶装置について図７を用いて説明する。図７は第６の実施の形態におけるマスクＲＯＭの読み出し回路図である。図中、図５と同一符号の部位は同様の働きをするので、異なる部分のみ説明する。
【００５０】
ソース電位制御回路５１（１），５１（ｍ／４）は、センスアンプ回路１と同じ構成のセンスアンプ回路５２（１），５２（ｍ／４）と、カラムゲート７と同じ構成のカラムゲート５３（１），５３（ｍ／４）とからなる。センスアンプ回路５２（１），５２（ｍ／４）とカラムゲート５３（１），５３（ｍ／４）で制御されるノードＢＬＳ１〜ＢＬＳｍ／４は、それぞれメモリセル１０（１，１）とメモリセル１０（１，２）とメモリセル１０（１，３）とメモリセル１０（１，４）のソース〜メモリセル１０（ｎ，ｍ−３）とメモリセル１０（ｎ，ｍ−２）とメモリセル１０（ｎ，ｍ−１）とメモリセル１０（ｎ，ｍ）のソースに接続される。ＮＯＲゲート５４（１）〜５４（ｍ／４）とインバータ５５（１）〜５５（ｍ／４）とＮＯＲゲート５６（１）〜５６（ｍ／４）とインバータ５７（１）〜５７（ｍ／４）とにより、ワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４のＯＲ論理と、ＮＰＲとのＯＲ論理〜ワード線ＷＬｍ−３、ＷＬｍ−２、ＷＬｍ−１、ＷＬｍのＯＲ論理と、ＮＰＲとのＯＲ論理をセンスアンプ回路５２（１）〜５２（ｍ／４）に入力する。
【００５１】
以上の構成により、選択されたメモリセルを含むメモリセルアレイのソースは、Ｌレベルに制御され、全て非選択のメモリセルアレイのソースは、Ｈレベルに制御される。これにより、小規模な回路構成で非選択のメモリセルアレイのオフリークを抑えることができるため、ビット線を高速に充電による高速アクセスが小面積で可能になる。
【００５２】
なお、ソースコントロール線ＢＬＳ１〜ＢＬＳｍ／４は、通常のビット線と同様にメモリセルパターンを形成したメモリセルアレイとし、接続するメモリセルの数によってタイミング調整をすることが可能である。
【産業上の利用可能性】
【００５３】
本発明にかかる半導体記憶装置は、ダミーメモリセルのオフリークを抑え、読み出し動作における適正なタイミングマージンを確保することができる等の効果を有し、マスクＲＯＭ等に有用である。また別の半導体記憶装置は、メモリセルのオフリークを抑え、読み出し動作における高速アクセスを実現することができる等の効果を有し、マスクＲＯＭ等に有用である。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施の形態におけるマスクＲＯＭの読み出し回路である。
【図２】本発明の第１の実施の形態におけるマスクＲＯＭのタイミングチャートである。
【図３】本発明の第２の実施の形態におけるマスクＲＯＭの読み出し回路である。
【図４】本発明の第３の実施の形態におけるマスクＲＯＭの読み出し回路である。
【図５】本発明の第４の実施の形態におけるマスクＲＯＭの読み出し回路である。
【図６】本発明の第５の実施の形態におけるマスクＲＯＭの読み出し回路である。
【図７】本発明の第６の実施の形態におけるマスクＲＯＭの読み出し回路である。
【図８】従来のマスクＲＯＭの読み出し回路である。
【図９】従来のマスクＲＯＭのタイミングチャートである。
【符号の説明】
【００５５】
１  センスアンプ回路
６  充電回路
７  カラムゲート
９  メモリセルアレイ
１１  ダミーセンスアンプ回路
１２  ダミーカラムゲート
１４  ダミーメモリセルアレイ
１６  列選択回路
１７  行選択回路  
２１  タイミング生成回路
２２  ダミーセンスアンプ回路
２３  ダミーメモリセルアレイ
２４  ダミーカラムゲート
２５  タイミング生成回路
２６  ダミーメモリセルアレイ
２８  タイミング生成回路
２９  ソース電位制御回路
３０  センスアンプ回路
３１  カラムゲート
３６  ソース制御回路
３７  センスアンプ回路
３８  カラムゲート
４３  ソース制御回路
４４  センスアンプ回路
４５  カラムゲート
５１  ソース制御回路
５２  センスアンプ回路
５３  カラムゲート
ＢＬ１〜ＢＬｎ  ビット線
ＷＬ１〜ＷＬｎ  ワード線
ＤＢＬ１〜ＤＢＬｎ  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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