(57)【特許請求の範囲】
【請求項１】
複数のメモリセルブロックであって、前記複数のメモリセルブロックのそれぞれは、複数のメモリセルを含む、複数のメモリセルブロックと、
前記複数のメモリセルブロックのうちの任意のメモリセルブロックのメモリセルに対するアクセスをカウントするように構成されている第１のカウント回路と、
前記複数のメモリセルブロックのうちの第１のメモリセルブロックのメモリセルに対するアクセスをカウントするように構成されている第２のカウント回路と、
前記第２のカウント回路が所定のカウントに到達しておらず、かつ、前記第１のカウント回路が別の所定のカウントに到達した場合に、前記複数のメモリセルブロックのうちの前記第１のメモリセルブロックのメモリセルに対するアクセスをカウントするように構成されている第３のカウント回路と、
前記第３のカウント回路が所定のリフレッシュカウントに到達した場合に、前記複数のメモリセルブロックのうちの前記第１のメモリセルブロックのメモリセルに対して、第１の読み出し動作および第１の再書き込み動作を含む第１のリフレッシュ動作を行うように構成されているリフレッシュ制御回路と
を含む、メモリ。
【請求項２】
前記第１のリフレッシュ動作は、前記メモリセルに保持されているデータと逆極性を有するデータを前記メモリセルに書き込むことと、その後、前記保持されていたデータを前記メモリセルに再書き込みすることとを含む、請求項１に記載のメモリ。
【請求項３】
前記メモリは、前記第１のリフレッシュ動作において、第１の方向の電界を有する第１の電圧パルスと、前記第１の方向と逆方向の第２の方向の電界を有する第２の電圧パルスとを、選択された前記メモリセルに対して、それぞれ同じ回数ずつ印加するように構成されている、請求項１または２に記載のメモリ。
【請求項４】
前記リフレッシュ制御回路は、前記第２のカウント回路が前記所定のカウントに到達した場合に、前記複数のメモリセルブロックのうちの前記第１のメモリセルブロックのメモリセルに対して、第２の読み出し動作および第２の再書き込み動作を含む第２のリフレッシュ動作を行うようにさらに構成されている、請求項１または２に記載のメモリ。
【請求項５】
複数のメモリブロックを有するメモリデバイスを動作させる方法であって、前記複数のメモリブロックは、複数のメモリセルを有する第１のメモリブロックを含み、
前記方法は、
第１のカウンタを用いて、前記複数のメモリブロックのうちの任意のメモリブロックに対するアクセスをカウントすることと、
第２のカウンタを用いて、前記第１のメモリブロックのメモリセルに対するアクセスをカウントすることと、
前記第１のカウンタが第１の所定のカウントに到達したが、前記第２のカウンタが第２の所定のカウントに到達していない場合に、第３のカウンタを用いて、前記第１のメモリブロックのメモリセルに対するアクセスをカウントすることと、
前記第３のカウンタが所定のリフレッシュカウントに到達した場合に、リフレッシュ動作を行うことと
を含み、
前記リフレッシュ動作を行うことは、
前記第１のメモリブロックのメモリセルに対して第１の読み出し動作を行うことと、
前記第１のメモリブロックのメモリセルに対して第１の再書き込み動作を行うことと
を含む、方法。
【請求項６】
前記リフレッシュ動作を行うことは、
前記第１のメモリブロックのメモリセルに対してデータを書き込むことであって、書き込まれるデータは、前記第１のメモリブロックのメモリセルに保持されていたデータと逆の値のデータである、ことと、
その後、前記第１のメモリブロックのメモリセルに保持されていたデータを前記第１のメモリブロックのメモリセルに対して再書き込みすることと
をさらに含む、請求項５に記載の方法。
【請求項７】
前記リフレッシュ動作を行うことは、
第１の方向の電界を有する第１の電圧パルスを前記第１のメモリブロックの選択されたメモリセルに対して、第１の回数分、印加することと、
前記第１の方向と逆方向の第２の方向の電界を有する第２の電圧パルスを前記第１のメモリブロックの選択されたメモリセルに対して、第２の回数分、印加することと
をさらに含み、
前記第１の回数は、前記第２の回数に等しい、請求項５または６に記載の方法。
【請求項８】
前記方法は、前記第２のカウンタが前記第２の所定のカウントに到達した場合に、別のリフレッシュ動作を行うことをさらに含み、
前記別のリフレッシュ動作を行うことは、
前記第１のメモリブロックのメモリセルに対して第２の読み出し動作を行うことと、
前記第１のメモリブロックのメモリセルに対して第２の再書き込み動作を行うことと
を含む、請求項５〜７のうちのいずれか一項に記載の方法。
【請求項９】
複数のメモリセルを有する第１のメモリブロックを含む複数のメモリブロックと、
前記複数のメモリブロックのうちの任意のメモリブロックに対するアクセスをカウントする第１の手段と、
前記第１のメモリブロックのメモリセルに対するアクセスをカウントする第２の手段と、
前記複数のメモリブロックのうちの任意のメモリブロックに対する第１の所定の量のアクセスがカウントされ、かつ、前記第１のメモリブロックのメモリセルに対する第２の所定の量のアクセスがまだカウントされていない場合に、前記第１のメモリブロックのメモリセルに対するアクセスの数をカウントする第３の手段と、
前記カウントする第３の手段によってカウントされた数がリフレッシュしきい値よりも大きいか等しい場合に、リフレッシュ動作を行う手段と
を含み、
前記リフレッシュ動作を行う手段は、
前記第１のメモリブロックのメモリセルに対して第１の読み出し動作を行う手段と、
前記第１のメモリブロックのメモリセルに対して第１の再書き込み動作を行う手段と
を含む、メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、記憶されたデータのリフレッシュ動作を行うメモリに関する。
【背景技術】
【０００２】
従来、不揮発性のメモリの一例として、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が知られている。強誘電体メモリは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用するものである。また、強誘電体メモリは、従来の不揮発性メモリの代表例であるフラッシュメモリと比較して、データの書き換え速度の高速性および低消費電力の点で非常に優れており、次世代の不揮発性メモリとして期待されている。
【０００３】
しかしながら、強誘電体メモリにおいては、強誘電体の特性として、データを書き込んだ状態で長時間放置しておくとヒステリシス曲線が正または負の方向（水平方向）にシフトすることに起因して分極量が徐々に減少する経時的なインプリントが発生するという不都合がある。このため、インプリントが発生すると、データとして強誘電体メモリに書き込まれた分極量が時間の経過とともに減少するので、データの読出しに必要な分極量以下まで分極量が低下すると、メモリとして機能することができなくなるという問題点が生じる。
【０００４】
そこで、従来、インプリントの発生を抑制することが可能なメモリが提案されている（たとえば、特許文献１参照）。この特許文献１において提案されたメモリは、タイマにより時間を測定するとともに、所定の時間が経過した時点で、少なくともデータが書き込まれている全てのメモリセルにアクセスして、保持していたデータと逆極性のデータを書き込む。その後、元のデータを再度書き戻すことによってインプリントの発生を抑制する。
【０００５】
【特許文献１】特開平１０−１６２５８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１で提案されたメモリでは、メモリセルに対してインプリント防止のためのアクセスを行うまでの時間を測定するために、長時間の測定を行うタイマを設ける必要があるという不都合がある。このため、回路規模が増大するという問題点がある。また、タイマにより測定された所定の時間毎に、全てのメモリセルに対してアクセスを行う必要があるため、メモリを本来のアクセスのために充てる期間が短くなるという問題点があるとともに、メモリの消費電力が増大するという問題点がある。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、インプリントの発生を抑制しながら、回路規模が増大するのを抑制するとともに、本来のアクセスのために充てる期間が短くなるのを抑制し、かつ、消費電力が増大するのを抑制することが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【０００８】
この発明の一の局面によるメモリは、複数のメモリセルをそれぞれ含む複数のメモリセルブロックと、メモリセルに対して読出し動作および再書き込み動作を行うためのリフレッシュ制御手段と、メモリセルに対するアクセス回数を検出するための第１回数検出手段と、メモリセルブロック毎のアクセス回数を検出するための第２回数検出手段と、第１回数検出手段によって、メモリセルに対するアクセス回数の合計が所定回数に達したことが検出された際に、第２回数検出手段によって計数されたメモリセルブロック毎のアクセス回数の合計が、所定回数に達していなかった回数を検出する第３回数検出手段とを備える。
【０００９】
この発明の一の局面によるメモリでは、上記のように、第１回数検出手段によって、メモリセルに対するアクセス回数の合計が所定回数に達したことが検出された際に、第２回数検出手段によって計数されたメモリセルブロック毎のアクセス回数の合計が、所定回数に達していなかった回数を検出する第３回数検出手段を備えることによって、第１回数検出手段および第２回数検出手段を、選択したワード線以外のワード線に接続されるメモリセルに所定の電圧が印加されることに起因して、分極量が減少することによりデータが消失するいわゆるディスターブが発生するアクセス回数の計数手段として用いるだけでなく、第３回数検出手段とともに、インプリントが発生する非アクセス回数の計数手段としても用いることができるので、第１回数検出手段および第２回数検出手段を、ディスターブが発生するアクセス回数の計数手段とインプリントが発生する非アクセス回数の計数手段とに共用化することができる。このため、第２回数検出手段によって計数されたメモリセルブロック毎のアクセス回数の合計が所定回数に達していなかった回数を検出する第３回数検出手段を設けるだけでインプリントが発生する非アクセス回数を計数することができるので、インプリントが発生する期間を測定するために長時間の測定を行うタイマを備える場合と異なり、回路規模が増大するのを抑制することができる。また、第３回数検出手段を、メモリセルブロック毎のアクセス回数を検出する第２回数検出手段によって計数されたアクセス回数の合計が所定回数に達していなかった回数を検出するように構成することによって、第３回数検出手段によって計数された回数が所定回数に達した場合には、対応するメモリセルブロックには長時間アクセスがない状態であるので、第３回数検出手段によって計数された回数が所定回数に達した際にその対応するメモリセルブロックのメモリセルに対して読出し動作および再書き込み動作を含むリフレッシュ動作を行うことにより、インプリントの発生を抑制することができる。また、第３回数検出手段を、メモリセルブロック毎のアクセス回数の合計が所定回数に達していなかった回数を検出するように構成することによって、第３回数検出手段によって計数された回数が所定回数に達した際にその対応するメモリセルブロックのメモリセルに対してのみ読出し動作および再書き込み動作を含むリフレッシュ動作を行うことにより、メモリセルに対して読出し動作および再書き込み動作を含むリフレッシュ動作を行う場合に比べて、本来のアクセスに充てる期間が短くなるのを抑制することができるとともに、消費電力が増大するのを抑制することができる。
【００１０】
上記一の局面によるメモリにおいて、好ましくは、リフレッシュ制御手段は、第３回数検出手段によって計数した回数の合計が所定回数に達した際に、少なくとも１つのメモリセルブロックに含まれるメモリセルに対して第１読出し動作および第１再書き込み動作を含む第１リフレッシュ動作を行う。このように構成すれば、第２回数検出手段によって計数されたアクセス回数の合計が所定回数に達した場合にディスターブ抑制のためのリフレッシュ動作を行うとともに、第３回数検出手段によって計数されたアクセス回数が所定回数に達した場合に、インプリント抑制のための第１リフレッシュ動作を行う場合に、第２回数検出手段によって計数した回数の合計が所定回数に達した際には、第３回数検出手段によって計数されたアクセス回数の合計が所定回数に達しないため、メモリセルに対して、ディスターブ抑制のためのリフレッシュ動作が行われる一方、インプリント抑制のための第１リフレッシュ動作は行われない。このように、ディスターブ抑制のためのリフレッシュ動作を行ったメモリセルに対しては、インプリント抑制のための第１リフレッシュ動作を行わないようにすることができるので、メモリを本来のアクセスのために充てる期間の減少をより抑制することができるとともに、消費電力をより抑制することができる。
【００１１】
この場合において、好ましくは、メモリセルに対して第１リフレッシュ動作を行う際には、メモリセルに保持されているデータと逆極性のデータをメモリセルに書き込み、その後、メモリセルに保持されていたデータに書き戻す。このような第１リフレッシュ動作を行えば、メモリセルに同一データが書き込まれたまま長時間放置されるという状況がなくなるので、メモリセルにデータを書き込んだ状態で長時間放置しておくことによって分極量が徐々に減少する経時的なインプリントが発生するのを容易に抑制することができる。
【００１２】
上記メモリセルに対して第１リフレッシュ動作を行うメモリにおいて、好ましくは、第１リフレッシュ動作において、第１の方向の電界を与える第１電圧パルスと、第１の方向と逆方向の第２の方向の電界を与える第２電圧パルスとが、選択されたメモリセルに対して、それぞれ同じ回数ずつ印加される。このように構成すれば、選択されたメモリセルについて逆極性パルスが同一回数ずつ印加されることになるので、ディスターブを抑制することができるとともに、同一極性の電圧パルスが複数回印加されることに起因してヒステリシス曲線が正または負の方向（水平方向）にシフトするパルス電圧によるインプリントを抑制することができる。
【００１３】
上記メモリセルに対して第１リフレッシュ動作を行うメモリにおいて、好ましくは、リフレッシュ制御手段は、第１リフレッシュ動作に加えて、第２回数検出手段によって計数した回数の合計が所定回数に達した際に、少なくとも１つのメモリセルブロックに含まれるメモリセルに対して第２読出し動作および第２再書き込み動作を含む第２リフレッシュ動作を行う。このように構成すれば、第１リフレッシュ動作がインプリントを抑制するためのリフレッシュ動作であるとともに、第２リフレッシュ動作がディスターブを抑制するためのリフレッシュ動作である場合には、リフレッシュ制御手段によって、容易に、インプリントを抑制するための第１リフレッシュ動作、または、ディスターブを抑制するための第２リフレッシュ動作を選択的に行うことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態の説明では、本発明によるメモリの一例として、ワード線とビット線とが交差する位置に配置された１つの強誘電体キャパシタのみからメモリセルが構成される単純マトリックス型の強誘電体メモリについて説明する。
【００１５】
図１は、本発明の一実施形態による単純マトリックス型の強誘電体メモリの全体構成を示したブロック図である。図２は、図１に示した一実施形態による単純マトリックス型の強誘電体メモリのメモリセルアレイの構成を説明する概略図である。図３は、図１に示した一実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。まず、図１〜図３を参照して、本発明の一実施形態による単純マトリックス型の強誘電体メモリの構成について説明する。
【００１６】
本実施形態による単純マトリックス型の強誘電体メモリは、メモリセルアレイ１と、動作制御回路２と、ロウアドレスバッファ３と、ロウデコーダ４と、第２カウンタ５と、第３カウンタ６と、ライトアンプ７と、リードアンプ８と、入力バッファ９と、出力バッファ１０と、カラムアドレスバッファ１１と、カラムデコーダ１２と、ワード線ソースドライバ１３と、電圧生成回路１４と、センスアンプ１５と、ビット線ソースドライバ１６とを備えている。
【００１７】
メモリセルアレイ１には、図２に示すように、たとえば、１２８本のワード線ＷＬと１２８本のビット線ＢＬとが交差するように配置されているとともに、その各交差位置に単一の強誘電体キャパシタ１７のみからなるメモリセル１８がマトリックス状に配置されている。また、強誘電体キャパシタ１７は、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とを含んでいる。また、メモリセルアレイ１は、図３に示すように、複数（３２本）のワード線ＷＬをそれぞれ含む４つのメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄによって構成されている。また、各メモリセルブロック１ａ、１ｂ、１ｃおよび１ｄには、各メモリセルブロック１ａ、１ｂ、１ｃおよび１ｄ毎に、それぞれ、第２カウンタ５および第３カウンタ６が設けられている。なお、第２カウンタ５および第３カウンタ６は、それぞれ、本発明の「第２回数検出手段」および「第３回数検出手段」の一例である。また、ロウデコーダ４には、各メモリセルブロック１ａ、１ｂ、１ｃおよび１ｄのワード線ＷＬ（図１参照）が接続されている。また、ロウデコーダ４には、ロウアドレスバッファ３が接続されている。
【００１８】
また、動作制御回路２は、図３に示すように、外部アクセス検知回路２０と、第１カウンタ２１と、ディスターブ防止制御回路２２と、アクセス制御回路２３と、インプリント防止制御回路２４とを含んでいる。
【００１９】
外部アクセス検知回路２０は、外部アクセス動作により外部クロックＥＣＬＫが入力された場合に、外部アクセス検知パルスＣＭＤを、第１カウンタ２１と、アクセス制御回路２３とに出力する機能を有する。また、外部アクセス検知回路２０には、内部アクセス動作を行うための内部アドレス信号に対応する外部アドレス信号などを含むコマンド（アドレス）も入力される。第１カウンタ２１は、電源投入時にリセットされるとともに、外部アクセス検知回路２０から外部アクセス検知パルスＣＭＤが入力される毎に外部アクセス回数を＋１だけカウントアップして、その外部アクセス回数をディスターブ防止制御回路２２に出力する機能を有する。なお、第１カウンタ２１は、本発明の「第１回数検出手段」の一例である。
【００２０】
ディスターブ防止制御回路２２は、各メモリセルブロック１ａ、１ｂ、１ｃおよび１ｄのうちアクセスを行うメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに対応する第２カウンタ５の回数を＋１だけカウントアップする機能を有する。また、ディスターブ防止制御回路２２は、第２カウンタ５をモニターする機能を有するとともに、第１カウンタ２１の外部アクセス回数が所定回数に達した際に、各メモリセルブロック１ａ、１ｂ、１ｃおよび１ｄのそれぞれに対応する第２カウンタ５の回数が所定回数に達している場合には、該当するメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄを構成するメモリセル１８のディスターブを抑制するために、アクセス制御回路２３にディスターブ防止用リフレッシュ動作を要求する信号を出力する機能を有する。なお、ディスターブ防止用リフレッシュ動作は、本発明の「第２リフレッシュ動作」の一例である。
【００２１】
また、ディスターブ防止制御回路２２は、第１カウンタ２１による全てのメモリセル１８に対する外部アクセス回数の合計が所定回数に達した際に、第２カウンタ５により計数されるメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄ毎のアクセス回数の合計が所定回数に達していない場合には、インプリント防止制御回路２４に信号を出力する機能を有する。
【００２２】
ここで、本実施形態では、第１カウンタ２１による全てのメモリセル１８に対する外部アクセス回数の合計が所定回数に達した際に、第２カウンタ５によって計数されたメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄ毎のアクセス回数の合計が所定回数に達していないことにより、インプリント防止制御回路２４に信号が入力された場合に、インプリント防止制御回路２４によって回数が＋１だけカウントアップされる第３カウンタ６が設けられている。また、第３カウンタ６は、第３カウンタ６の回数が所定回数に達した場合に、該当するメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄを構成するメモリセル１８のインプリントを抑制するために、インプリント防止制御回路２４にインプリント防止用リフレッシュ動作を要求する信号を出力する機能を有する。なお、インプリント防止用リフレッシュ動作は、本発明の「第１リフレッシュ動作」の一例である。
【００２３】
インプリント防止制御回路２４は、ディスターブ防止制御回路２２からの信号が入力されることによって、第２カウンタ５の回数が所定回数に達していないメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに対応する第３カウンタ６の回数を＋１だけカウントアップする機能を有する。また、インプリント防止制御回路２４は、第３カウンタ６をモニターする機能を有するとともに、第３カウンタ６の回数が所定回数に達した場合に、該当するメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄを構成するメモリセル１８のインプリントを抑制するために、アクセス制御回路２３にインプリント防止用リフレッシュ動作を要求する信号を出力する機能を有する。
【００２４】
また、アクセス制御回路２３は、内部アクセス動作を行う内部アドレス信号のロウアドレス信号をロウアドレスバッファ３に出力し、かつ、内部アドレス信号のカラムアドレス信号をカラムアドレスバッファ１１に出力する機能も有する。また、アクセス制御回路２３は、ディスターブ防止制御回路２２およびインプリント防止制御回路２４から、それぞれ、ディスターブ防止用リフレッシュ動作およびインプリント防止用リフレッシュ動作を要求する信号が出力されていると、ロウアドレスバッファ３（図１参照）を介して、ロウデコーダ４に、それぞれ、ディスターブ防止用リフレッシュ動作およびインプリント防止用リフレッシュ動作を実行する信号を出力する機能も有する。
【００２５】
また、図１に示すように、ロウアドレスバッファ３は、動作制御回路２（アクセス制御回路２３）から送られるロウアドレス信号をロウデコーダ４に供給するために設けられている。ロウデコーダ４は、ロウアドレスバッファ３から供給される所定のロウアドレス信号に対応するワード線ＷＬを活性化するように構成されている。
【００２６】
ライトアンプ７およびリードアンプ８には、それぞれ、入力バッファ９および出力バッファ１０が接続されている。また、カラムアドレスバッファ１１には、カラムデコーダ１２が接続されている。また、ロウデコーダ４には、ワード線ソースドライバ１３が接続されている。ワード線ソースドライバ１３には、電圧生成回路１４が接続されるとともに、動作制御回路２も接続されている。また、メモリセルアレイ１のビット線ＢＬには、センスアンプ１５を介してカラムデコーダ１２が接続されている。また、センスアンプ１５には、ライトアンプ７、リードアンプ８およびビット線ソースドライバ１６が接続されるとともに、ビット線ソースドライバ１６には、電圧生成回路１４が接続されている。
【００２７】
図４は、本発明の一実施形態による単純マトリックス型の強誘電体メモリのリフレッシュ動作を説明するためのフローチャートである。次に、図３および図４を参照して、本発明の一実施形態による単純マトリックス型の強誘電体メモリのリフレッシュ動作について説明する。
【００２８】
まず、図４のステップＳ１において、外部アクセス検知回路２０により、アクセスが発生したか否かが判断される。ステップＳ１において、外部アクセス検知回路２０により、アクセスが発生していないと判断された場合には、ステップＳ１におけるアクセスが発生したか否かの判断が繰り返される。一方、ステップＳ１において、外部アクセス検知回路２０により、アクセスが発生したと判断された場合には、ステップＳ２において、外部アクセス検知回路２０により、第１カウンタ２１の外部アクセス回数を＋１だけカウントアップする。そして、第１カウンタ２１により、その外部アクセス回数がディスターブ防止制御回路２２に出力される。次に、ステップＳ３において、ディスターブ防止制御回路２２により、アクセスを行うメモリセルブロック１ａ、１ｂ、１ｃまたは１ｄに対応する第２カウンタ５の回数を＋１だけカウントアップする。その後、ステップＳ４において、ディスターブ防止制御回路２２により、第１カウンタ２１の外部アクセス回数の合計が所定回数に達したか否かが判断される。ステップＳ４において、ディスターブ防止制御回路２２により、第１カウンタ２１の外部アクセス回数の合計が所定回数に達していないと判断された場合には、ステップＳ１に戻り、ステップＳ１〜ステップＳ４の処理が繰り返される。
【００２９】
一方、ステップＳ４において、ディスターブ防止制御回路２２により、第１カウンタ２１の外部アクセス回数の合計が所定回数に達していると判断された場合には、ステップＳ５において、ディスターブ防止制御回路２２により、第２カウンタ５によって計数された回数の合計が所定回数に達しているか否かが判断される。ステップＳ５において、ディスターブ防止制御回路２２により、第２カウンタ５によって計数された回数の合計が所定回数に達していると判断された場合には、ステップＳ６において、インプリント防止制御回路２４により、ステップＳ５により第２カウンタ５が所定回数に達したメモリセルブロック１ａ、１ｂ、１ｃまたは１ｄに対応する第３カウンタ６をリセットする。そして、ステップＳ７において、ディスターブ防止制御回路２２により、アクセス制御回路２３を介して、ロウデコーダ４に、該当するメモリセルブロック１ａ、１ｂ、１ｃまたは１ｄのディスターブを抑制するためのディスターブ防止用リフレッシュ動作の実行信号が出力される。これにより、該当するメモリセルブロック１ａ、１ｂ、１ｃまたは１ｄに対して、ディスターブを抑制するためのディスターブ防止用リフレッシュ動作が実行される。
【００３０】
次に、ステップＳ８において、ディスターブ防止制御回路２２により、第２カウンタ５がリセットされる。その後、ステップＳ１に戻り、同じ処理が繰り返される。
【００３１】
一方、ステップＳ５において、ディスターブ防止制御回路２２により、第２カウンタ５によって計数された回数の合計が所定回数に達していないと判断された場合には、ステップＳ９において、インプリント防止制御回路２４により、該当するメモリセルブロック１ａ、１ｂ、１ｃまたは１ｄに対応する第３カウンタ６の回数を＋１だけカウントアップする。そして、ステップＳ１０において、インプリント防止制御回路２４により、全てのメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに対して、ステップＳ５およびステップＳ９の処理が実行されたか否かが判断される。すなわち、ステップＳ１０では、インプリント防止制御回路２４により、全てのメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに対して、ステップＳ５の判断がなされるとともに、ステップＳ９の第３カウンタ６のカウントアップ処理が行われたか否かが判断される。ステップＳ１０において、インプリント防止制御回路２４により、全てのメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに対して、ステップＳ５およびステップＳ９の処理が実行されていないと判断された場合には、ステップＳ５に戻り、同じ処理が繰り返される。
【００３２】
一方、ステップＳ１０において、インプリント防止制御回路２４により、全てのメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに対して、ステップＳ５およびステップＳ９の処理が実行されたと判断された場合には、ステップＳ１１において、インプリント防止制御回路２４により、第３カウンタ６によって計数された回数の合計が所定回数に達しているか否かが判断される。ステップＳ１１において、インプリント防止制御回路２４により、第３カウンタ６によって計数された回数の合計が所定回数に達していると判断された場合には、該当するメモリセルブロック１ａ、１ｂ、１ｃまたは１ｄには、長時間アクセスがない状態であるため、ステップＳ１２において、インプリント防止制御回路２４により、ディスターブ防止制御回路２２を介して、該当するメモリセルブロック１ａ、１ｂ、１ｃまたは１ｄに対応する第２カウンタ５がリセットされた後に、ステップＳ１３において、インプリント防止制御回路２４により、アクセス制御回路２３を介して、ロウデコーダ４に、該当するメモリセルブロック１ａ、１ｂ、１ｃまたは１ｄのインプリントを抑制するためのインプリント防止用リフレッシュ動作の実行信号が出力される。これにより、長時間アクセスがなかったメモリセルブロック１ａ、１ｂ、１ｃまたは１ｄに対して、インプリントを抑制するためのインプリント防止用リフレッシュ動作が実行される。なお、インプリントが発生する非アクセス回数は、ディスターブが発生するアクセス回数を計数する第１カウンタ２１および第２カウンタ５と、第３カウンタ６とによって計数される。その後、ステップＳ１４において、インプリント防止制御回路２４により、ステップＳ１３において、インプリント防止用リフレッシュ動作が行われたメモリセルブロック１ａ、１ｂ、１ｃまたは１ｄに対応する第３カウンタ６をリセットする。そして、ステップＳ１に戻り、同じ処理が繰り返される。
【００３３】
一方、ステップＳ１１において、インプリント防止制御回路２４により、第３カウンタ６によって計数された回数の合計が所定回数に達していないと判断された場合には、ステップＳ１５において、インプリント防止制御回路２４により、全てのメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに対して、ステップＳ１１の処理が実行されたか否かが判断される。すなわち、ステップＳ１５では、インプリント防止制御回路２４により、全てのメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに対して、各メモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに対応する第３カウンタ６によって計数された回数の合計が所定回数に達しているか否かの判断が行われたか否かが判断される。ステップＳ１５において、インプリント防止制御回路２４により、全てのメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに対して、ステップＳ１１の処理が実行されていないと判断された場合には、ステップＳ１１に戻り、同じ判断が繰り返される。一方、ステップＳ１５において、インプリント防止制御回路２４により、全てのメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに対して、ステップＳ１１の処理が実行されたと判断された場合には、ステップＳ１に戻り、同じ処理が繰り返される。
【００３４】
図５および図６は、本発明の一実施形態による単純マトリックス型の強誘電体メモリのディスターブ防止用リフレッシュ動作を説明するための電圧波形図である。なお、図５は、選択されたメモリセル１８に「Ｈ」データが書き込まれている場合のディスターブ防止用リフレッシュ動作の電圧波形図であり、図６は、選択されたメモリセル１８に「Ｌ」データが書き込まれている場合のディスターブ防止用リフレッシュ動作の電圧波形図である。図５および図６を参照して、本発明の一実施形態による単純マトリックス型の強誘電体メモリのディスターブ防止用リフレッシュ動作について説明する。
【００３５】
ディスターブ防止用リフレッシュ動作は、図５および図６に示すように、読出し動作（ＲＥＡＤ）、再書込み１（ＲＥＳＴＯＲＥ１）および再書込み２（ＲＥＳＴＯＲＥ２）の３サイクルが連続して行われる。具体的には、図５および図６に示すように、まず、ビット線ＢＬに電圧を印加しない状態で、内部アドレス信号のロウアドレス信号に対応する選択ワード線ＷＬに＋Ｖｃｃの電圧を印加することによって、選択ワード線ＷＬに繋がる全てのメモリセル１８に記憶されたデータをビット線ＢＬを介してセンスアンプ１５（図１参照）により一括して読み出す。この読み出し動作時に、選択ワード線ＷＬに繋がる全てのメモリセル１８には、−Ｖｃｃの電圧が印加されるので、「Ｌ」データが書き込まれる。また、読み出し動作時には、非選択ワード線ＷＬおよびビット線ＢＬには、電圧が印加されないので、非選択ワード線ＷＬに繋がる非選択のメモリセル１８には、電圧が印加されない。なお、ディスターブ防止用リフレッシュ動作における読出し動作（ＲＥＡＤ）は、本発明の「第２読出し動作」の一例であり、再書込み１（ＲＥＳＴＯＲＥ１）および再書込み２（ＲＥＳＴＯＲＥ２）の連続動作は、本発明の「第２再書き込み動作」の一例である。
【００３６】
次に、選択ワード線ＷＬに繋がるメモリセル１８のうち、読み出されたデータが「Ｈ」データのメモリセル１８に対しては、図５に示すように、再書込み１（ＲＥＳＴＯＲＥ１）において、ビット線ＢＬに電圧が印加されていない状態で、選択ワード線ＷＬに＋Ｖｃｃの電圧を印加することによって、メモリセル１８に「Ｌ」データが再度書き込まれる。その後、再書込み２（ＲＥＳＴＯＲＥ２）において、選択ワード線ＷＬに電圧が印加されていない状態で、「Ｈ」データが読み出されたビット線ＢＬに＋Ｖｃｃの電圧を印加することによって、メモリセル１８に「Ｈ」データが書き込まれる。また、読み出されたデータが「Ｈ」データのメモリセル１８に対する、再書込み１（ＲＥＳＴＯＲＥ１）においては、「Ｈ」データが読み出されたビット線ＢＬに電圧が印加されていない状態で、非選択ワード線ＷＬには、＋１／３Ｖｃｃの電圧が印加される。これにより、再書込み１（ＲＥＳＴＯＲＥ１）においては、非選択ワード線ＷＬおよび「Ｈ」データが読み出されたビット線ＢＬに接続されている非選択のメモリセル１８に、−１／３Ｖｃｃの電圧が印加される。そして、再書込み２（ＲＥＳＴＯＲＥ２）においては、「Ｈ」データが読み出されたビット線ＢＬに＋Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋２／３Ｖｃｃの電圧が印加される。これにより、再書込み２（ＲＥＳＴＯＲＥ２）においては、非選択ワード線ＷＬおよび「Ｈ」データが読み出されたビット線ＢＬに接続されているメモリセル１８に、＋１／３Ｖｃｃの電圧が印加される。したがって、非選択ワード線ＷＬおよび「Ｈ」データが読み出されたビット線ＢＬに接続されている非選択のメモリセル１８では、絶対値として１／３Ｖｃｃ以上の電圧が印加されないとともに、再書込み１（ＲＥＳＴＯＲＥ１）において生じた−１／３Ｖｃｃの電圧と、再書込み２（ＲＥＳＴＯＲＥ２）において生じた＋１／３Ｖｃｃの電圧とが、互いに相殺するように印加される。
【００３７】
一方、図６に示すように、選択ワード線ＷＬに繋がるメモリセル１８のうち、読み出されたデータが「Ｌ」データの選択ワード線ＷＬのメモリセル１８に対しては、上記した読出し動作（ＲＥＡＤ）によってメモリセル１８のデータが読み出されるとともに、その読み出し動作と同時にメモリセル１８に「Ｌ」データが書き込まれている。このため、メモリセル１８に書き込まれた「Ｌ」データを破壊しない電圧値（絶対値）である１／３Ｖｃｃの電圧が選択ワード線ＷＬに印加されるように、再書込み１（ＲＥＳＴＯＲＥ１）および再書込み２（ＲＥＳＴＯＲＥ２）が行われる。具体的には、選択ワード線ＷＬのメモリセル１８に対しては、再書込み１（ＲＥＳＴＯＲＥ１）において、「Ｌ」データが読み出されたビット線ＢＬに＋２／３Ｖｃｃが印加されている状態で、選択ワード線ＷＬに＋Ｖｃｃが印加される。そして、再書込み２（ＲＥＳＴＯＲＥ２）においては、「Ｌ」データが読み出されたビット線ＢＬに＋１／３Ｖｃｃが印加されている状態で、選択ワード線ＷＬには、電圧が印加されない。また、読み出されたデータが「Ｌ」データのメモリセル１８に対する、再書込み１（ＲＥＳＴＯＲＥ１）においては、「Ｌ」データが読み出されたビット線ＢＬに＋２／３Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋１／３Ｖｃｃの電圧が印加される。これにより、再書込み１（ＲＥＳＴＯＲＥ１）において、非選択ワード線ＷＬおよび「Ｌ」データが読み出されたビット線ＢＬに接続されているメモリセル１８には、＋１／３Ｖｃｃの電圧しか生じない。そして、再書込み２（ＲＥＳＴＯＲＥ２）においては、「Ｌ」データが読み出されたビット線ＢＬに＋１／３Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋２／３Ｖｃｃの電圧が印加される。これにより、再書込み２（ＲＥＳＴＯＲＥ２）においては、非選択ワード線ＷＬおよび「Ｌ」データが読み出されたビット線ＢＬに接続されているメモリセル１８に−１／３Ｖｃｃの電圧が印加される。したがって、非選択ワード線ＷＬおよび「Ｌ」データが読み出されたビット線ＢＬに接続されているメモリセル１８では、絶対値として１／３Ｖｃｃ以上の電圧が印加されないとともに、再書込み１（ＲＥＳＴＯＲＥ１）において生じた＋１／３Ｖｃｃの電圧と、再書込み２（ＲＥＳＴＯＲＥ２）において生じた−１／３Ｖｃｃの電圧とが、互いに相殺するように印加される。
【００３８】
図７および図８は、本発明の一実施形態による単純マトリックス型の強誘電体メモリのインプリント防止用リフレッシュ動作を説明するための電圧波形図である。なお、図７は、選択されたメモリセル１８に「Ｈ」データが書き込まれている場合のインプリント防止用リフレッシュ動作の電圧波形図であり、図８は、選択されたメモリセル１８に「Ｌ」データが書き込まれている場合のインプリント防止用リフレッシュ動作の電圧波形図である。図７および図８を参照して、本発明の一実施形態による単純マトリックス型の強誘電体メモリのインプリント防止用リフレッシュ動作について説明する。
【００３９】
インプリント防止用リフレッシュ動作は、図７および図８に示すように、読出し動作（ＲＥＡＤ）、インプリント防止制御回路２４によって追加される追加サイクル、再書込み１（ＲＥＳＴＯＲＥ１）および再書込み２（ＲＥＳＴＯＲＥ２）が連続して行われる。具体的には、図７および図８に示すように、まず、読出し動作（ＲＥＡＤ）においては、ビット線ＢＬに電圧を印加しない状態で、内部アドレス信号のロウアドレス信号に対応する選択ワード線ＷＬに＋Ｖｃｃの電圧を印加することによって、選択ワード線ＷＬに繋がる全てのメモリセル１８に記憶されたデータをビット線ＢＬを介して一括して読み出した後、カラムデコーダ１２（図１参照）によりカラムアドレス信号に対応する選択されたメモリセル１８に記憶されたデータが読み出される。この読み出し動作時に、選択ワード線ＷＬに繋がる全てのメモリセル１８には、−Ｖｃｃの電圧が印加されるので、「Ｌ」データが書き込まれる。また、読み出し動作時には、非選択ワード線ＷＬおよびビット線ＢＬには、電圧が印加されないので、非選択ワード線ＷＬに繋がる非選択のメモリセル１８には、電圧が印加されない。次に、インプリント防止用リフレッシュ動作の１サイクルにおいて、選択ワード線ＷＬに印加される電圧の合計が「０」になるように、追加サイクルが行われる。この追加サイクルは、選択ワード線ＷＬに電圧が印加されていない状態で、ビット線ＢＬに＋Ｖｃｃの電圧が印加される。なお、追加サイクルにおいては、非選択ワード線ＷＬに電圧が印加されないように、ビット線ＢＬに印加されている電圧と同じ＋Ｖｃｃが印加される。なお、インプリント防止用リフレッシュ動作における読出し動作（ＲＥＡＤ）は、本発明の「第１読出し動作」の一例であり、追加サイクル、再書込み１（ＲＥＳＴＯＲＥ１）および再書込み２（ＲＥＳＴＯＲＥ２）の連続動作は、本発明の「第１再書き込み動作」の一例である。
【００４０】
ここで、選択ワード線ＷＬに繋がるメモリセル１８のうち、読み出されたデータが「Ｈ」データ（データ「１」）の選択ワード線ＷＬのメモリセル１８に対しては、図７に示すように、上記した追加サイクルによってメモリセル１８に「Ｈ」データが書き込まれる。このため、メモリセル１８に書き込まれた「Ｈ」データを破壊しない電圧値（絶対値）である１／３Ｖｃｃの電圧が選択ワード線ＷＬに印加されるように、再書込み１（ＲＥＳＴＯＲＥ１）および再書込み２（ＲＥＳＴＯＲＥ２）が行われる。具体的には、再書込み１（ＲＥＳＴＯＲＥ１）においては、「Ｈ」データが読み出されたビット線ＢＬに＋１／３Ｖｃｃが印加されている状態で、選択ワード線ＷＬには、電圧が印加されない。その後、再書込み２（ＲＥＳＴＯＲＥ２）においては、「Ｈ」データが読み出されたビット線ＢＬに＋２／３Ｖｃｃが印加されている状態で、選択ワード線ＷＬに＋Ｖｃｃが印加される。したがって、選択ワード線ＷＬに接続されているメモリセル１８には、読出し動作（ＲＥＡＤ）において印加された−Ｖｃｃと、追加サイクルにおいて印加された＋Ｖｃｃとが相殺されるように電圧が印加されるとともに、再書込み１（ＲＥＳＴＯＲＥ１）において印加された＋１／３Ｖｃｃと、再書込み２（ＲＥＳＴＯＲＥ２）において印加された−１／３Ｖｃｃとが相殺されるように電圧が印加される。これにより、１回のインプリント防止用リフレッシュ動作で選択ワード線ＷＬに接続されている選択されたメモリセル１８に印加される電圧の合計を「０」にすることができる。なお、追加サイクルにおいて印加された＋Ｖｃｃ、および、再書込み１（ＲＥＳＴＯＲＥ１）において印加された＋１／３Ｖｃｃは、それぞれ、本発明の「第１電圧パルス」の一例であり、読出し動作（ＲＥＡＤ）において印加された−Ｖｃｃ、および、再書込み２（ＲＥＳＴＯＲＥ２）において印加された−１／３Ｖｃｃは、それぞれ、本発明の「第２電圧パルス」の一例である。
【００４１】
また、読み出されたデータが「Ｈ」データのメモリセル１８に対する、再書込み１（ＲＥＳＴＯＲＥ１）においては、図７に示すように、「Ｈ」データが読み出されたビット線ＢＬに＋１／３Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋２／３Ｖｃｃの電圧が印加される。これにより、再書込み１（ＲＥＳＴＯＲＥ１）においては、非選択ワード線ＷＬおよび「Ｈ」データが読み出されたビット線ＢＬに接続されているメモリセル１８に−１／３Ｖｃｃの電圧が印加される。そして、再書込み２（ＲＥＳＴＯＲＥ２）においては、「Ｈ」データが読み出されたビット線ＢＬに＋２／３Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋１／３Ｖｃｃの電圧が印加される。これにより、再書込み２（ＲＥＳＴＯＲＥ２）において、非選択ワード線ＷＬおよび「Ｈ」データが読み出されたビット線ＢＬに接続されているメモリセル１８には、＋１／３Ｖｃｃの電圧しか生じない。したがって、非選択ワード線ＷＬおよび「Ｈ」データが読み出されたビット線ＢＬに接続されているメモリセル１８には、絶対値として１／３Ｖｃｃ以上の電圧が印加されないとともに、再書込み１（ＲＥＳＴＯＲＥ１）において生じた−１／３Ｖｃｃの電圧と、再書込み２（ＲＥＳＴＯＲＥ２）において生じた＋１／３Ｖｃｃの電圧とが、互いに相殺されるように印加される。
【００４２】
一方、選択ワード線ＷＬに繋がるメモリセル１８のうち、読み出されたデータが「Ｌ」データ（データ「０」）の選択ワード線ＷＬのメモリセル１８に対しては、図８に示すように、再書込み１（ＲＥＳＴＯＲＥ１）においては、選択ワード線ＷＬに電圧が印加されていない状態で、「Ｌ」データが読み出されたビット線ＢＬに＋Ｖｃｃの電圧を印加することによって、メモリセル１８に「Ｈ」データが書き込まれる。そして、再書込み２（ＲＥＳＴＯＲＥ２）においては、「Ｌ」データが読み出されたビット線ＢＬに電圧が印加されていない状態で、選択ワード線ＷＬに＋Ｖｃｃの電圧を印加することによって、選択ワード線ＷＬおよび「Ｌ」データが読み出されたビット線ＢＬに接続されているメモリセル１８に「Ｌ」データが書き込まれる。したがって、選択ワード線ＷＬおよび「Ｌ」データが読み出されたビット線ＢＬに接続されているメモリセル１８には、読出し動作（ＲＥＡＤ）において印加された−Ｖｃｃと、追加サイクルにおいて印加された＋Ｖｃｃとが相殺されるように電圧が印加されるとともに、再書込み１（ＲＥＳＴＯＲＥ１）において印加された＋Ｖｃｃと、再書込み２（ＲＥＳＴＯＲＥ２）において印加された−Ｖｃｃとが相殺されるように電圧が印加される。これにより、１回のインプリント防止用リフレッシュ動作で選択ワード線ＷＬに接続されているメモリセル１８に印加される電圧の合計を「０」にすることができる。なお、追加サイクルにおいて印加された＋Ｖｃｃ、および、再書込み１（ＲＥＳＴＯＲＥ１）において印加された＋Ｖｃｃは、それぞれ、本発明の「第１電圧パルス」の一例であり、読出し動作（ＲＥＡＤ）において印加された−Ｖｃｃ、および、再書込み２（ＲＥＳＴＯＲＥ２）において印加された−Ｖｃｃは、それぞれ、本発明の「第２電圧パルス」の一例である。
【００４３】
また、読み出されたデータが「Ｌ」データのメモリセル１８に対しては、再書込み１（ＲＥＳＴＯＲＥ１）においては、「Ｌ」データが読み出されたビット線ＢＬに＋Ｖｃｃの電圧が印加されている状態で、非選択ワード線ＷＬに＋１／３Ｖｃｃの電圧が印加される。これにより、再書込み１（ＲＥＳＴＯＲＥ１）において、非選択ワード線ＷＬおよび「Ｌ」データが読み出されたビット線ＢＬに接続されているメモリセル１８には、＋１／３Ｖｃｃの電圧しか生じない。そして、再書込み２（ＲＥＳＴＯＲＥ２）においては、「Ｌ」データが読み出されたビット線ＢＬに電圧が印加されていない状態で、非選択ワード線ＷＬには、＋１／３Ｖｃｃの電圧が印加される。これにより、再書込み２（ＲＥＳＴＯＲＥ２）においては、非選択ワード線ＷＬの「Ｌ」データが読み出されたビット線ＢＬに接続されているメモリセル１８には、−１／３Ｖｃｃの電圧が印加される。したがって、非選択ワード線ＷＬおよび「Ｌ」データが読み出されたビット線ＢＬに接続されているメモリセル１８には、絶対値として１／３Ｖｃｃ以上の電圧が印加されないとともに、再書込み１（ＲＥＳＴＯＲＥ１）において生じた＋１／３Ｖｃｃの電圧と、再書込み２（ＲＥＳＴＯＲＥ２）において生じた−１／３Ｖｃｃの電圧とが、互いに相殺されるように印加される。
【００４４】
本実施形態では、上記のように、第１カウンタ２１によって、全てのメモリセル１８に対するアクセス回数の合計が所定回数に達したことが検出された際に、第２カウンタ５によって計数されたメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄ毎のアクセス回数の合計が、所定回数に達していなかった回数を検出する第３カウンタ６を備えることによって、第１カウンタ２１および第２カウンタ５を、選択したワード線ＷＬ以外のワード線ＷＬに接続されるメモリセル１８に所定の電圧が印加されることに起因して、分極量が減少することによりデータが消失するいわゆるディスターブが発生するアクセス回数の計数手段として用いるだけでなく、第３カウンタ６とともに、インプリントが発生する非アクセス回数の計数手段としても用いることができるので、第１カウンタ２１および第２カウンタ５を、ディスターブが発生するアクセス回数の計数手段とインプリントが発生する非アクセス回数の計数手段とに共用化することができる。このため、第２カウンタ５によって計数されたメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄ毎のアクセス回数の合計が所定回数に達していなかった回数を検出する第３カウンタ６を設けるだけでインプリントが発生する非アクセス回数を計数することができるので、インプリントが発生する期間を測定するために長時間の測定を行うタイマを備える場合と異なり、回路規模が増大するのを抑制することができる。
【００４５】
また、本実施形態では、第３カウンタ６を、メモリセルブロック１ａ、１ｂ、１ｃおよび１ｄ毎のアクセス回数を計数する第２カウンタ５によって計数されたアクセス回数の合計が所定回数に達していなかった回数（非アクセス回数）を検出するように構成することによって、第３カウンタ６によって計数された回数が所定回数に達した場合には、対応するメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄには長時間アクセスがない状態であるので、第３カウンタ６によって計数された回数が所定回数に達した際にその対応するメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄのメモリセル１８に対してインプリント防止用リフレッシュ動作を行うことにより、インプリントの発生を抑制することができる。
【００４６】
また、本実施形態では、第３カウンタ６を、メモリセルブロック１ａ、１ｂ、１ｃおよび１ｄ毎のアクセス回数の合計が所定回数に達していなかった回数を検出するように構成することによって、第３カウンタ６によって計数された回数が所定回数に達した際にその対応するメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄのメモリセル１８に対してのみインプリント防止用リフレッシュ動作を行うことにより、全てのメモリセルに対してインプリント防止用リフレッシュ動作を行う場合に比べて、本来のアクセスに充てる期間が短くなるのを抑制することができるとともに、消費電力が増大するのを抑制することができる。
【００４７】
また、本実施形態では、インプリント防止制御回路２４とアクセス制御回路２３とを、第３カウンタ６によって計数した回数の合計が所定回数に達した際に、少なくとも１つのメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに含まれるメモリセル１８に対してインプリント防止用リフレッシュ動作を行うように構成することによって、第２カウンタ５によって計数した回数の合計が所定回数に達した際には、第３カウンタ６によって計数されたアクセス回数の合計が所定回数に達しないため、メモリセル１８に対して、ディスターブ防止用リフレッシュ動作が行われる一方、インプリント防止用リフレッシュ動作は行われない。このように、ディスターブ防止用リフレッシュ動作を行ったメモリセル１８に対しては、インプリント防止用リフレッシュ動作を行わないようにすることができるので、メモリを本来のアクセスのために充てる期間の減少をより抑制することができるとともに、消費電力をより抑制することができる。
【００４８】
また、本実施形態では、メモリセル１８に対してインプリント防止用リフレッシュ動作を行う際には、メモリセル１８に保持されているデータと逆極性のデータをメモリセル１８に書き込み、その後、メモリセル１８に保持されていたデータに書き戻すようにすることによって、メモリセル１８に対するリフレッシュ動作により、メモリセル１８に同一データが書き込まれたまま長時間放置されるという状況がなくなるので、メモリセル１８にデータを書き込んだ状態で長時間放置しておくことによって分極量が徐々に減少する経時的なインプリントが発生するのを容易に抑制することができる。
【００４９】
また、本実施形態では、インプリント防止用リフレッシュ動作において、正の方向の電界を与える電圧パルスと、負の方向の電界を与える電圧パルスとを、選択されたメモリセル１８に対して、それぞれ同じ回数ずつ印加することによって、選択されたメモリセル１８について逆極性パルスが同一回数ずつ印加されることになるので、ディスターブを抑制することができるとともに、同一極性の電圧パルスが複数回印加されることに起因してヒステリシス曲線が正または負の方向（水平方向）にシフトするパルス電圧によるインプリントを抑制することができる。
【００５０】
また、本実施形態では、インプリント防止用リフレッシュ動作に加えて、第２カウンタ５によって計数した回数の合計が所定回数に達した際に、少なくとも１つのメモリセルブロック１ａ、１ｂ、１ｃおよび１ｄに含まれるメモリセル１８に対してディスターブ防止用リフレッシュ動作を行うように構成することによって、容易に、メモリセル１８のインプリントを抑制することができるとともに、メモリセル１８のディスターブも抑制することができる。
【００５１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５２】
たとえば、本実施形態では、メモリセルのディスターブを抑制するためのリフレッシュ動作として、追加サイクルが設けられていないディスターブ防止用リフレッシュ動作を行うように構成した例を示したが、本発明はこれに限らず、メモリセルのディスターブを抑制するためのリフレッシュ動作として、追加サイクルが設けられたインプリント防止用リフレッシュ動作と同様のリフレッシュ動作を行うように構成してもよい。
【００５３】
また、本実施形態では、ディスターブ防止用リフレッシュ動作およびインプリント防止用リフレッシュ動作を選択されたワード線ＷＬに繋がるメモリセル全体に対して一括で行う場合について説明したが、本発明はこれに限らず、所定のワード線ＷＬと所定のビット線ＢＬとが交差する位置の所定の１つのメモリセル毎にリフレッシュ動作を行う場合にも、同様に適用可能である。
【００５４】
また、本実施形態では、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜とによりメモリセルが形成される単純マトリックス型の強誘電体メモリに適用した例を示したが、本発明はこれに限らず、ディスターブが生じる１トランジスタ型の誘電体メモリにも同様に適用可能である。また、リフレッシュが必要なＤＲＡＭなどの、強誘電体メモリ以外の他のメモリにも適用可能である。
【００５５】
また、本実施形態では、読出し動作（ＲＥＡＤ）の後に追加サイクルを行う例を示したが、本発明はこれに限らず、追加サイクルの後に読出し動作（ＲＥＡＤ）を行ってもよい。
【００５６】
また、本実施形態では、４つのメモリセルブロックによって構成されたメモリセルアレイを含むメモリについて説明したが、本発明はこれに限らず、メモリセルアレイが４つ以外の複数のメモリセルブロックによって構成されていてもよい。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態による単純マトリックス型の強誘電体メモリの全体構成を示したブロック図である。
【図２】図１に示した一実施形態による単純マトリックス型の強誘電体メモリのメモリセルアレイの構成を説明する概略図である。
【図３】図１に示した一実施形態による単純マトリックス型の強誘電体メモリの動作制御回路の構成を説明するためのブロック図である。
【図４】本発明の一実施形態による単純マトリックス型の強誘電体メモリのリフレッシュ動作を説明するためのフローチャートである。
【図５】本発明の一実施形態による単純マトリックス型の強誘電体メモリのディスターブ防止用リフレッシュ動作を説明するための電圧波形図である。
【図６】本発明の一実施形態による単純マトリックス型の強誘電体メモリのディスターブ防止用リフレッシュ動作を説明するための電圧波形図である。
【図７】本発明の一実施形態による単純マトリックス型の強誘電体メモリのインプリント防止用リフレッシュ動作を説明するための電圧波形図である。
【図８】本発明の一実施形態による単純マトリックス型の強誘電体メモリのインプリント防止用リフレッシュ動作を説明するための電圧波形図である。
【符号の説明】
【００５８】
１                      メモリセルアレイ
１ａ、１ｂ、１ｃ、１ｄ  メモリセルブロック
２                      動作制御回路
４                      ロウデコーダ
５                      第２カウンタ（第２回数検出手段）
６                      第３カウンタ（第３回数検出手段）
１８                    メモリセル
２０                    外部アクセス検知回路
２１                    第１カウンタ（第１回数検出手段）
２２                    ディスターブ防止制御回路
２３                    アクセス制御回路
２４                    インプリント防止制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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