(57)【特許請求の範囲】
【請求項１】
半導体素子の配線形成方法であって、
（１）半導体基板の内面及び上面に、複数の導電層を形成する工程と、
（２）該導電層を包含する該半導体基板の上面に絶縁層を形成する工程と、
（３）各該導電層と対応する位置の該絶縁層をエッチングして、複数のスルーホールを形成する工程と、
（４）該複数のスルーホールの内面及び該複数のスルーホール周囲の該絶縁層の上面にバリヤー層をそれぞれ形成する工程と、
（５）該複数のスルーホールの内面の該バリヤー層上のみに、該バリヤー層よりも銅の蒸着速度の速いシード層をそれぞれ形成する工程と、
（６）各該バリヤー層及び各該シード層の上面に選択的に銅層を形成するが、該シード層の上面の銅層を他の部分より厚く形成する工程と、
を含む方法。
【請求項２】
該銅層の上面に、上部バリヤー層を形成することを特徴とする、請求項１記載の方法。
【請求項３】
該シード層が、タングステン、及び銅からなる群より選ばれる材料からなる層である、請求項１又は２記載の方法。
【請求項４】
該バリヤー層が、Ｔｉ、ＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＷ、ＴｉＳｉXＹY及びＴａＳｉXＹNからなる群から選ばれる少なくとも１の材料からなる膜である、請求項１〜３のいずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の配線形成方法に関し、より詳細には、銅を用いて配線を形成する方法に関するものである。
【０００２】
【従来の技術】
従来、半導体素子の配線形成方法においては、接触抵抗の低さ及び工程の簡略化のため、アルミニウム（Ａｌ）を配線材料として用いていた。しかしながら、近年の半導体素子の高集積化に伴い、０．２５μm以下のデザインルールが要求されるようになってきた。そのため、配線幅は狭く、配線長は長くなり、それに伴って、配線抵抗は増加し、絶縁膜の厚さは減少して、寄生容量が増加されるという欠点があった。
【０００３】
そこで、このような配線抵抗の増加及び寄生容量の増加という問題を解決するため、アルミニウム配線よりも抵抗が低く、電子移動度の高い金属を配線材料として用いる研究が盛んに行われている。その一例として、銅を半導体素子の配線に用いているが、銅は、電気比抵抗が低く（２０℃で１．６７３μΩ・cm）、電子移動度が高いため、配線の断面積が減少しても、半導体素子の動作速度を低下させずに、信頼性を維持し得るという利点がある。
【０００４】
以下に、従来の半導体素子の銅配線形成方法を図面に基づき、詳細に説明する。始めに、図２（Ａ）に示すように、半導体基板１の上面にゲート電極２を形成した後、前記ゲート電極２両側の半導体基板１の内部にｎ＋又はｐ＋拡散層３を形成し、前記拡散層３及びゲート電極２の上面に絶縁層４を形成した後、前記絶縁層４の上面にビットライン５を形成し、前記ビットライン５の上面に、更に絶縁層６を形成する。その後、拡散層３、ゲート電極２及びビットライン５の上面に、各配線層の間を接続するトレンチ（スルーホール）ａ、ｂ及びｃをそれぞれ形成し、前記トレンチａ、ｂ及びｃの側壁及び底面を含む全面にバリヤー層７（密着層）を形成する。バリヤー層は、Ｔｉ、ＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＷ、ＴｉＳｉxＹY及びＴａＳｉxＹNからなる群から選ばれた１又は２以上の膜からなる単層又は積層である。
【０００５】
次いで、図２（Ｂ）に示すように、バリヤー層７の全面に通常の薄膜形成方法、例えばＣＶＤ法、スパッタリング法、クラスタ・イオンビーム蒸着法（ＩＣＢＤ）及びめっき法のいずれか１の方法を用いて、銅層８を形成する。このとき、それらのトレンチａ、ｂ及びｃ内に銅を充填するのに必要な膜成長時間は、絶縁膜６上に銅を堆積するのに必要な膜成長時間よりも長い。また、空腔内に充填する銅は、第２絶縁膜６上に堆積する銅層の厚さよりもはるかに厚い。つまり、空腔又はトレンチ内には相対的に厚い銅配線を形成し、絶縁層の上面には相対的に薄い銅配線を形成している。空腔内に銅を充填するのに必要な時間に合わせて、総膜成長時間を決定しなければならず、そのことが配線形成工程を長時間化する要因となっている。また、このようにして形成した銅配線は、空腔内と絶縁層上とで所要な膜厚が異なるため、表面の凹凸が激しく、平坦化する必要がある。
【０００６】
その後、銅層８の上面に拡散防止膜としての役割を担う上部バリヤー層９を形成する。上部バリヤー層は、バリヤー層と同様の材料からなる単層又は積層である。
【０００７】
次いで、上部バリヤー層９の上面にフォトレジスト膜（図示していない）を形成した後、パターニングして、図２（Ｃ）に示すように、フォトレジストマスク１０を形成し、前記フォトレジストマスク１０を保護膜として用い、バリヤー層７、銅層８及び上部バリヤー層９をそれぞれエッチングして、図２（Ｄ）に示すように、バリヤー層７、銅層８及び上部バリヤー層９から構成されたサンドイッチ状パターン１１を形成する。
【０００８】
次いで、サンドイッチ状パターン１１の側壁に更に拡散防止膜を形成するため、第３バリヤー層（図示していない）を、全面に形成し、その後、前記第３バリヤー層をエッチバックし、サンドイッチ状パターン１１の側壁に第３バリヤー層であるスペーサー１２を形成して、配線の形成をしていた。第３バリヤー層は、バリヤー層と同様の材料からなる単層又は積層である。
【０００９】
このように形成された銅配線は、抵抗率が低く、電気移動度が高いため、配線の断面積が減少しても、素子の動作速度及び信頼性が維持され、有機金属化合物の熱分解反応を用いる有機金属ＣＶＤ（ＭＯＣＶＤ）工程を施すことができるため、工程が容易であるという利点がある。しかし、銅配線そのものは、耐酸化性が低く、シリコン又は絶縁物質内で速く拡散してしまうという欠点がある。
【００１０】
上記の半導体素子の銅配線形成方法においては、配線形成の後、銅層を乾式食刻して、平坦化する工程を施すべきであるが、現在、銅を包含する薄膜を乾式食刻する工程は、いまだ開発されておらず、実用化することができないという不都合な点がある。
【００１１】
更に、ＣＶＤ法を施し、銅層を形成するとき、空腔内の膜成長時間が長いため、処理能力が低下し、銅の配線形成方法の実用化が難しいという不都合な点がある。
【００１２】
【発明が解決しようとする課題】
本発明は、このような従来の課題を鑑み、低い抵抗率及び高い電気移動度を維持しながら、製造ライン全体の処理能力を向上させる、改良された半導体素子の銅配線形成方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
半導体素子の配線形成方法において
（１）半導体基板の上面に絶縁層を形成する工程と、
（２）該絶縁層の上面にバリヤー層を形成する工程と、
（３）該バリヤー層の上面に部分的に該バリヤー層よりも銅の蒸着速度の速いシード層を形成する工程と、
（４）該バリヤー層及びシード層の上面に選択的に銅層を形成するが、特に、該シード層の上面の銅層を他の部分より厚く形成する工程と、
を含むことが好ましい。
【００１４】
該銅層の上面に、上部バリヤー層を形成することが好ましい。
【００１５】
前記シード層は、窒化チタニウム、タングステン及び銅からなる群から選ばれる材料からなる層であることが好ましい。銅がより好ましい。更に、厚さ５００Å以下の層であることが好ましく、特に約２８０〜約３２０Åが好ましい。
【００１６】
シード層は、つづいて行う金属膜を形成する工程において、金属膜の形成を速める役割を果たす。しかし、シード層を形成していないバリヤー層パターン７ａ上では、金属膜は、通常の速度で形成する。結果として、トレンチａ、ｂ及びｃ内に相対的に厚い銅配線を形成する所要時間と、絶縁膜６上のバリヤー層パターン７ａの上面に相対的に薄い銅層を形成する膜成長の所要時間がほとんど同じとなる。これにより、総膜成長時間を減らして、処理能力の低下を改善することができる。このシード層を用いると、素子の高段差を除去することができるため、高集積半導体素子の製造時に、素子の特性を向上し、製品の信頼性を向上し得る。
【００１７】
前記バリヤー層は、Ｔｉ、ＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＷ、ＴｉＳｉxＹY及びＴａＳｉxＹNからなる群から選ばれる少なくとも１の材料からなる膜であることが好ましい。窒素を含有する材料が好ましく、ＴａＮがより好ましい。
【００１８】
前記上部バリヤー層は、Ｔｉ、ＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＷ、ＴｉＳｉxＹY及びＴａＳｉxＹNからなる群から選ばれる少なくとも１の材料からなる膜であることが好ましい。窒素を含有する材料が好ましく、ＴａＮがより好ましい。上部バリヤー層パターン２３ａは、銅層２２から銅イオンが外部に拡散することを防止し（拡散防止膜）、銅の酸化も防止して、銅配線の抵抗率の増加を防止する役割を果たしている。
【００１９】
前記銅層は、ＭＯＣＶＤ法、めっき法及びスパッタリング法からなる群から選ばれた１の方法を用いて形成する層であることが好ましい。
【００２０】
前記の絶縁層及び導電層の材料は、特に限定されず、通常用いる材料を用いることができる。
【００２１】
半導体基板の内面及び上面に、複数の導電層を形成する工程と、
該導電層を包含する該基板上に絶縁層を形成する工程と、
前記の各導電層と対応する位置の該絶縁層をエッチングして、複数のトレンチを形成する工程と、
それらトレンチの内面及びそれらトレンチ周囲の該絶縁層の上面にバリヤー層をそれぞれ形成する工程と、
それらの各トレンチの内面のそれらの各バリヤー層上のみに、シード層をそれぞれ形成する工程と、
前記の各バリヤー層及び前記の各シード層の上面に、選択的に銅層を形成する工程と、
を含むことが好ましい。
【００２２】
【発明の実施の形態】
本発明の実施の形態の一例に基づき、詳細に説明する。本発明の半導体素子の配線形成方法においては、図１（Ａ）に示すように、半導体基板１の上面にゲート電極２を形成した後、前記ゲート電極２両側の半導体基板１の内部にｎ＋又はｐ＋拡散層３を形成し、前記拡散層３及びゲート電極の２の上面に絶縁層４を形成した後、前記絶縁層４の上面にビットライン５を形成し、前記ビットライン５の上面に更に絶縁層６を形成する。その後、拡散層３、ゲート電極２及びビットライン５の上面に、配線層と接続すべきトレンチａ、ｂ及びｃをそれぞれ形成する。
【００２３】
次いで、トレンチａ、ｂ及びｃの側壁及び底面と第２絶縁膜６の上面とに密着層又はバリヤー層７を形成する。その後、図１（Ｂ）に示すように、前記銅層を形成する領域にのみ、バリヤー層７が残るように、バリヤー層７をパターニングして、バリヤー層パターン７ａを形成する。次いで、図１（Ｂ）の全面に、シード層を、ＭＯＣＶＤ法、めっき法又はスパッタリング法により５００Å以下の厚さで付着させ、それをエッチバックして、図１（Ｃ）に示すように、トレンチａ、ｂ及びｃ内のバリヤー層パターン７ａの表面上にのみ、前記シード層が残るようにパターニングして、シード層２１を形成する。
【００２４】
更に、トレンチａ、ｂ及びｃ内部には相対的に厚い銅層を形成し、絶縁層６の上面には相対的に薄い銅層を形成して、見かけ上の銅層の高さが同じになるように形成する。
【００２５】
シード層の上面に、ＣＶＤ法、めっき法及びスパッタリング法などのいずれか１の方法を用いて銅層を形成する場合に、必要な膜成長時間（incubation time）及び蒸着速度又はめっき速度を表１に示す。本発明において、「膜成長時間（incubation time）」は、薄膜形成の際に、該薄膜の最初の原子層が形成されるまでにかかる時間を意味する。膜成長時間の測定方法は、所定の薄膜形成操作を開始し、ＴＥＭＣＯＲ社のアルファステップ、又は走査型電子顕微鏡を用いて、所定時間単位毎（ごと）（分単位）に形成された薄膜厚さを測定し、時間毎の付着厚さから求められる薄膜形成速度が所定の速度に増加する点を膜成長時間として求める。
それぞれの測定条件は以下のとおりである：
0004829389.tif 000002
【００２６】
【表１】
0004829389.tif 000003
【００２７】
このようなデータに基づいて、所望の膜成長時間に適切なシード層を選択する。
【００２８】
めっき法では、シード層が核として働くため、シード層２１上の銅のめっき速度は速いが、シード層２１の形成されていないバリヤー層パターン７ａ上の銅のめっき速度は相対的に遅いため、図１（Ｄ）に示すように、各トレンチａ、ｂ及びｃは、それぞれ銅で充填されて、銅層２２を形成し、また、バリヤー層パターン７ａの上面にも銅層２２を形成する。
【００２９】
高い選択性を有するＭＯＣＶＤ法又はめっき法を用いた場合は、付着領域を限定することができるため、金属のバリヤー層パターン７ａ及びシード層２１上のみに銅が付着し、絶縁層６上面には、銅が付着しない。このため、銅を付着した後、エッチングし、パターニングして、仕上げをする必要がなく、工程全体を簡略化することができる。
【００３０】
その後、図１（Ｅ）に示すように、全面に拡散防止膜として、単層又は積層の上部バリヤー層２３を形成する。次いで、図１（Ｅ）に示すように、上部バリヤー層２３の上面にエッチング用のエッチングマスク２４を形成した後、図１（Ｆ）に示すように、上部バリヤー層２３が銅層２２を覆うような形のパターニングを行い、上部バリヤー層２３ａを形成して、本発明の半導体素子の配線の形成を終了する。
【００３１】
更に、図１（Ｅ）に示すように、エッチングマスク２４の幅は、銅層２２の幅よりも少し広めに形成して、上部バリヤー層２３ａが銅層２２の側面及び上面を完全に覆うようにする。
【００３２】
上記の実施の形態の一例では、導電層の代わりに、半導体素子の代表的な構成要素であるゲート電極２、拡散層３及びビットライン５を例に用いて説明しているが、本発明はこれらに限定されることはない。半導体素子の形成に応用して、導電層の上面に絶縁膜を形成し、前記絶縁膜にトレンチを形成して、前記導電層を露出させ、前記絶縁膜の上面に銅配線を形成して、前記導電層と接続する場合も、本発明の銅配線形成方法を適用することができる。
【００３３】
【発明の効果】
本発明は、段差被覆性を改善することを通して、素子の信頼性を向上させながら、ドライエッチング工程を省略することにより、低い抵抗率を有する銅配線の形成工程を短縮化し、かつ簡略化する半導体素子の配線形成方法である。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の配線形成方法の工程流れ図である。
【図２】従来の半導体素子の配線形成方法を示す工程流れ図である。
【符号の説明】
１  半導体基板
２  ゲート電極、導電層
４、６  絶縁層
５  導電層、ビットライン
７  バリヤー層
７ａ  バリヤー層パターン
２１  シード層
２２  銅層
２３  上部バリヤー層
２４  エッチングマスク
【図１】
0004829389.tif 000004
【図２】
0004829389.tif 000005