(57)【特許請求の範囲】
【請求項１】
記憶データに対応した電荷を蓄積する浮遊ゲートを有する複数のメモリセルが行及び列のマトリクス状に配置された不揮発性半導体メモリにおいて、２値の論理レベルを有するアドレス信号に従って前記メモリセルを行単位に選択し、選択した前記メモリセルに対してデータの書込み動作、読出し動作及び消去動作の動作モードに応じた動作電位を与えるため複数のワード線を駆動するワード線駆動回路であって、
第１のレベルシフタを有し、前記アドレス信号の内の下位アドレスまたは上位アドレスを解読して前記論理レベルの第１の解読結果を求め、該当する時に、前記第１のレベルシフトにより、前記第１の解読結果の電位をシフトして前記動作電位を出力する複数の第１の解読手段と、
第２のレベルシフタを有し、前記アドレス信号の内で前記第１の解読手段とは逆の前記上位アドレスまたは前記下位アドレスを解読して前記論理レベルの第２の解読結果を求め、該当する時に、前記第２のレベルシフトにより、前記第２の解読結果の電位をシフトして第１の選択信号を出力する複数の第２の解読手段と、
前記第１の解読手段と同じ前記下位アドレスまたは前記上位アドレスを解読して該当する時に第２の選択信号を出力する複数の第３の解読手段と、
前記動作モードの内の前記消去動作で全領域または一部の領域を一括して消去する場合に一定の緩和電圧を出力し、それ以外のときには接地電位を出力する緩和手段と、
前記動作モードが前記読出し動作、前記書込み動作または前記消去動作のいずれであるかを指定する切替信号を出力する制御手段と、
前記第１の解読手段毎に前記第２の解読手段に対応して設けられ、それぞれ対応する前記第２の解読手段から前記第１の選択信号が与えられた時にオン状態となって対応する前記第１の解読手段から出力される前記動作電位を第１のノードに出力し、前記第１の選択信号が与えられない時にオフ状態となって前記第１の解読手段と前記第１のノードとの間を非導通状態にする第１の半導体スイッチと、前記緩和手段と前記第１のノードとの間に接続されて前記第１の選択信号が与えられない時にオン状態となって前記接地電位を前記第１のノードに出力し、前記第１の選択信号が与えられた時にオフ状態となって前記緩和電圧を出力する前記緩和手段と前記第１のノードとの間を非導通状態にする第２の半導体スイッチと、を有する第１の出力手段と、
前記第３の解読手段毎に前記第２の解読手段に対応して設けられ、それぞれ対応する前記第２の解読手段から前記第１の選択信号が与えられ、かつ前記第３の解読手段から前記第２の選択信号が与えられた時に、第３の選択信号を第２のノードに出力する第２の出力手段と、
前記切替信号で前記書込み動作または前記消去動作が指定された時は前記第１のノードを対応する前記ワード線に接続し、前記切替信号で前記読出し動作が指定された時は前記第２のノードを前記ワード線に接続する切替手段と、
を備えたことを特徴とするワード線駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリのワード線駆動回路に関するものである。
【０００２】
【従来の技術】
図２は、従来の不揮発性半導体メモリのワード線駆動回路を示す概略の構成図である。
【０００３】
このワード線駆動回路は、下位のアドレス信号Ａ０〜Ａ４に従って相補的なアドレス線ＡＬ０，ｎＡＬ０，…，ＡＬ４，ｎＡＬ４（但し、「ｎ」は反転を意味する）を駆動するアドレス線駆動部１０と、上位のアドレス信号Ａ５〜Ａ９に従って相補的なアドレス線ＡＬ５，ｎＡＬ５，…，ＡＬ９，ｎＡＬ９を駆動するアドレス線駆動部２０を有している。これらのアドレス線駆動部１０，２０は、アドレス信号Ａ０〜Ａ９を反転する複数のインバータ１１，１２と、アドレス信号Ａ０〜Ａ９及び反転されたアドレス信号Ａ０〜Ａ９に基づいて各アドレス線を駆動する複数の否定的論理積ゲート（以下、「ＮＡＮＤ」という）１２，２２で構成されている。
【０００４】
ＮＡＮＤ１２，２２は、メモリ全体を一括して消去するためのチップ消去信号ｎＣＥＲと、各アドレス信号の否定的論理積に従って対応するアドレス線ＡＬ０等を駆動するものである。アドレス線駆動部１０，２０では、チップ消去信号ＣＥＲがレベル“Ｌ”の時、アドレス信号Ａ０〜Ａ９に対応したアドレス線ＡＬ０〜ｎＡＬ９が“Ｈ”に駆動され、このチップ消去信号ＣＥＲが“Ｈ”の時、すべてのアドレス線ＡＬ０〜ｎＡＬ９が“Ｈ”に駆動されるようになっている。
【０００５】
また、このワード線駆動回路は、書込制御信号ＰＧに従って制御電圧ＶＸＰを出力する書込制御部３０、下位アドレスをデコードするプリデコーダＡ４０0 ，４０1 ，…，４０31、及び上位アドレスをデコードするプリデコーダＢ５０0 ，５０1 ，…，５０31を有している。
【０００６】
各プリデコーダＡ４０ｉ（ｉ＝０〜３１）は、対応する下位のアドレス線ＡＬ０〜ｎＡＬ４に接続され、接続されたアドレス線がすべて“Ｈ”の時に、書込制御部３０から与えられる制御電圧ＶＸＰに従って、信号ＸＰｉを出力するものである。また、各プリデコーダＢ５０ｊ（ｊ＝０〜３１）は、対応する上位のアドレス線ＡＬ５〜ｎＡＬ９に接続され、接続されたアドレス線がすべて“Ｈ”の時に、相補的な信号ＢＳｊ，ｎＢＳｊを出力するものである。プリデコーダＡ４０ｉの出力信号線と、プリデコーダＢ５０ｊの出力信号線の各交差箇所には、行デコーダ６０i,j が配置されている。
【０００７】
行デコーダ６０i,j は、プリデコーダＡ４０ｉから与えられる信号ＸＰｉと、プリデコーダＢ５０ｊから与えられる信号ＢＳｊ，ｎＢＳｊに基づいて、ワード線ＷＬｋ（但し、ｋ＝３２ｊ＋ｉ）を駆動するものである。各ワード線ＷＬｋには、図示しないが、フローティング・ゲートを有する絶縁ゲート型の電界効果トランジスタで構成されるメモリセルのゲートが接続されている。
【０００８】
図３は、図２の主要部の回路の一例を示す図である。
この図３に示すように、書込制御部３０は、書込制御信号ＰＧが与えられるインバータ３１と、これに縦続接続されたインバータ３２を有している。インバータ３１，３２の出力側は、レベルシフタ（図中には「ＬＳ」と表示）３３の入力端子ＩＮ，ｎＩＮに接続されている。レベルシフタ３３は、後述するように、入力端子ＩＮ，ｎＩＮに与えられる相補的な“Ｌ”，“Ｈ”の論理レベルを、メモリ駆動用の電位ＶＰＰ，ＶＮＮに変換して出力端子ＯＵＴ，ｎＯＵＴから出力するものである。レベルシフタ３３の出力端子ＯＵＴから出力される制御電圧ＶＸＰが、プリデコーダＡ４０に与えられるようになっている。
【０００９】
プリデコーダＡ４０は５入力のＮＡＮＤ４１を有し、このＮＡＮＤ４１の入力側が対応するアドレス線ＡＬ０〜ｎＡＬ４に接続され、アドレス信号ＡＸ０，ＡＸ１，…，ＡＸ４が与えられるようになっている。ＮＡＮＤ４１の出力側にはインバータ４２が接続され、これらのＮＡＮＤ４１とインバータ４２の出力側が、レベルシフタ４３の入力端子ＩＮ，ｎＩＮに接続されている。レベルシフタ４３の出力端子ＯＵＴ，ｎＯＵＴには、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）４４と、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）４５のゲートがそれぞれ接続されている。
【００１０】
ＰＭＯＳ４４とＮＭＯＳ４５のソースは共通接続され、書込制御部３０から制御電圧ＶＸＰが与えられるようになっている。また、ＰＭＯＳ４４とＮＭＯＳ４５のドレインはノードＮ４０に接続され、ここから信号ＸＰが出力されるようになっている。また、ノードＮ４０にはＮＭＯＳ４６のドレインが接続され、このＮＭＯＳ４６のゲートとソースは、それぞれレベルシフタ４３の出力端子ＯＵＴと接地電位ＧＮＤに接続されている。なお、ＰＭＯＳ４４のウエルは電位ＶＰＰに、ＮＭＯＳ４５，４６のウエルは電位ＶＮＮに接続されている。
【００１１】
プリデコーダＢ５０は５入力のＮＡＮＤ５１を有し、このＮＡＮＤ５１の入力側が対応するアドレス線ＡＬ５〜ｎＡＬ９に接続され、アドレス信号ＡＸ５，ＡＸ６，…，ＡＸ９が与えられるようになっている。ＮＡＮＤ５１の出力側にはインバータ５２が接続され、これらのＮＡＮＤ５１とインバータ５２の出力側が、レベルシフタ５３の入力端子ＩＮ，ｎＩＮに接続されている。レベルシフタ５３の出力端子ＯＵＴ，ｎＯＵＴから出力される信号ＢＳ，ｎＢＳは、行デコーダ６０に与えられるようになっている。
【００１２】
行デコーダ６０は、ＰＭＯＳ６１とＮＭＯＳ６２，６３で構成されている。ＰＭＯＳ６１とＮＭＯＳ６３のゲートはレベルシフタ５３の出力端子ＯＵＴに、ＮＭＯＳ６２のゲートはレベルシフタ５３の出力端子ｎＯＵＴに接続されている。ＰＭＯＳ６１とＮＭＯＳ６２のソースは、プリデコーダＡ４０のノードＮ４０に、ドレインはノードＮ６０に接続されている。また、ＮＭＯＳ６３のドレインはノードＮ６０に、ソースは接地電位ＧＮＤに接続されている。ＰＭＯＳ６１のウエル電位は電位ＶＰＰに、ＮＭＯＳ６２，６３のウエル電位は電位ＶＮＮに接続されている。更に、ノードＮ６０には、ワード線ＷＬが接続されている。
【００１３】
図４は、図３中のレベルシフタの一例を示す回路図である。
このレベルシフタはＮＭＯＳ９１，９２を有し、これらのＮＭＯＳ９１，９２のゲートが、それぞれ入力端子ｎＩＮ，ＩＮに接続されている。ＮＭＯＳ９１，９２のドレインは、それぞれノードＮ９１，Ｎ９２に接続され、ソースは接地電位ＧＮＤに接続されている。
【００１４】
ノードＮ９１にはＰＭＯＳ９３のドレインが接続され、このＰＭＯＳ９３のソースは電位ＶＰＰに、ゲートはノードＮ９２に接続されている。また、ノードＮ９２にはＰＭＯＳ９４のドレインが接続され、このＰＭＯＳ９４のソースは電位ＶＰＰに、ゲートはノードＮ９１に接続されている。
【００１５】
更に、このレベルシフタはＰＭＯＳ９５，９６を有し、これらのＰＭＯＳ９５，９６のソースが電位ＶＰＰに接続されている。ＰＭＯＳ９５のゲートはノードＮ９１に、ドレインは出力端子ｎＯＵＴに接続されている。ＰＭＯＳ９６のゲートはノードＮ９２に、ドレインは出力端子ＯＵＴに接続されている。出力端子ｎＯＵＴ，ＯＵＴには、それぞれＮＭＯＳ９７，９８のドレインが接続され、これらのＮＭＯＳ９７，９８のソースは電位ＶＮＮに接続されている。ＮＭＯＳ９７，９８のゲートは、それぞれ出力端子ＯＵＴ，ｎＯＵＴに接続されている。
【００１６】
このレベルシフタでは、入力端子ｎＩＮ，ＩＮに与えられる相補的な信号がそれぞれ“Ｌ“，“Ｈ”になると、ＮＭＯＳ９１，９２がそれぞれオフ、オンとなる。これにより、ノードＮ９２の電位が低下してＰＭＯＳ９３がオンとなり、ノードＮ９１の電位が上昇する。また、ＰＭＯＳ９４がオフとなり、ノードＮ９２は接地電位ＧＮＤ、ノードＮ９１は電位ＶＰＰとなる。更に、ＰＭＯＳ９５，９６がそれぞれオフ、オンとなる。ＰＭＯＳ９６がオンになると、出力端子ＯＵＴの電位が上昇してＮＭＯＳ９７がオンとなる。そして、出力端子ｎＯＵＴの電位は低下し、やがて電位ＶＮＮとなる。出力端子ｎＯＵＴの電位が低下すると、ＮＭＯＳ９８がオフとなり、やがて出力端子ＯＵＴは電位ＶＰＰとなる。
【００１７】
これとは逆に、入力端子ｎＩＮ，ＩＮの信号がそれぞれ“Ｈ“，“Ｌ”になったときは、上記とは逆の動作により、出力端子ｎＯＵＴ，ＯＵＴは、それぞれ電位ＶＰＰ，ＶＮＮとなる。このように、レベルシフタは、入力端子ＩＮ，ｎＩＮに与えられる論理レベルの信号を、メモリ駆動用の電位ＶＰＰ，ＶＮＮに変換して、出力端子ＯＵＴ，ｎＯＵＴから出力する機能を有している。
【００１８】
表１は、図３の動作モード別の信号電位を示す表である。
【表１】
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【００１９】
読出し動作では、書込制御信号ＰＧは“Ｌ”に設定され、書込制御部３０のレベルシフタ３３から出力される制御電圧ＶＸＰは、電位ＶＰＰ（＝ＶＣＣ、例えば、３．３Ｖ）である。また、アドレス信号ＡＸ０〜ＡＸ４の論理値の組合わせにより、プリデコーダＡ４０0 〜４０31の内のいずれか１個が選択される。選択されたプリデコーダＡ４０では、レベルシフタ４３の出力信号により、ＰＭＯＳ４４とＮＭＯＳ４５がオン、ＮＭＯＳ４６がオフとなる。これにより、ノードＮ４０の信号ＸＰは制御電圧ＶＸＰ、即ち電位ＶＰＰ（＝ＶＣＣ）となる。選択されていないプリデコーダＡ４０では、ＰＭＯＳ４４とＮＭＯＳ４５がオフ、ＮＭＯＳ４６がオンとなる。従って、ノードＮ４０の信号ＸＰは、接地電位ＧＮＤ（＝０Ｖ）となる。
【００２０】
同様に、アドレス信号ＡＸ５〜ＡＸ９の論理値の組合わせにより、プリデコーダＢ５０0 〜５０31の内のいずれか１個が選択される。選択されたプリデコーダＢ５０では、レベルシフタ５３から出力される信号ＢＳ，ｎＢＳは、それぞれ電位ＶＰＰ（＝ＶＣＣ），ＶＮＮ（＝０Ｖ）となる。選択されていないプリデコーダＢ５０では、信号ＢＳ，ｎＢＳは、それぞれ電位ＶＮＮ，ＶＰＰとなる。
【００２１】
選択されたプリデコーダＡ４０とプリデコーダＢ５０から、それぞれ信号ＸＰと信号ＢＳ，ｎＢＳが与えられる行デコーダ６０では、ＰＭＯＳ６１とＮＭＯＳ６２がオン、ＮＭＯＳ６３がオフとなる。これにより、ノードＮ６０に信号ＸＰが出力され、対応するワード線ＷＬは電源電圧ＶＣＣで駆動される。
【００２２】
一方、選択されていない行デコーダ６０では、ＰＭＯＳ６１とＮＭＯＳ６２がオフ、ＮＭＯＳ６３がオンとなり、ノードＮ６０は接地電位ＧＮＤとなる。従って、この行デコーダ６０に接続されたワード線ＷＬは駆動されない。
【００２３】
消去動作は、ワード線ＷＬを、例えば１２Ｖの電位ＶＰＰで駆動し、このワード線ＷＬに接続されたメモリセルのフローティング・ゲートに電子を注入して、トランジスタをオフ状態に設定するものである。消去動作には、１本のワード線ＷＬのみを駆動するセクタ消去と、すべてのワード線ＷＬを同時に駆動するチップ消去がある。書込制御信号ＰＧは、読出し動作の時と同様に“Ｌ”である。
【００２４】
セクタ消去の場合、電位ＶＰＰ，ＶＮＮは、例えばそれぞれ１２Ｖ，０Ｖに設定される。従って、電位ＶＰＰが異なるだけで、その動作は読出し動作と同様である。即ち、選択された行デコーダ６０に接続されたワード線ＷＬは１２Ｖの電位ＶＰＰで駆動され、このワード線ＷＬに接続されたメモリセルの内容が消去される。一方、選択されていない行デコーダ６０に接続されたワード線ＷＬは駆動されず、メモリセルの内容は変化しない。
【００２５】
チップ消去の場合、チップ消去信号ＣＥＲが“Ｈ”に設定される。これにより、アドレス線駆動部１０，２０によってすべてのアドレス線ＡＬ０〜ｎＡＬ９が“Ｈ”に駆動される。従って、すべてのプリデコーダＡ４０及びプリデコーダＢ５０が選択され、すべてのワード線ＷＬが１２Ｖの電位ＶＰＰで駆動される。これにより、これらのワード線ＷＬに接続されたすべてのメモリセルが、同時に消去される。
【００２６】
書込み動作は、ワード線ＷＬを負の電位ＶＮＮで駆動し、メモリセルのフローティング・ゲートの電子を引き抜いて、トランジスタをオン状態に設定するものである。書込み動作の場合、書込制御信号ＰＧは“Ｈ”に設定される。また、電位ＶＰＰ，ＶＮＮは、それぞれ１．６Ｖ，−９Ｖに設定される。
【００２７】
書込制御信号ＰＧは“Ｈ”であるので、書込制御部３０から出力される制御電圧ＶＸＰは、−９Ｖの電位ＶＮＮとなる。また、アドレス信号ＡＸ０〜ＡＸ４の論理値の組合わせにより、プリデコーダＡ４０0 〜４０31の内のいずれか１個が選択される。選択されたプリデコーダＡ４０では、ＰＭＯＳ４４とＮＭＯＳ４５がオン、ＮＭＯＳ４６がオフとなる。これにより、ノードＮ４０の信号ＸＰは、電位ＶＮＮ（＝−９Ｖ）となる。選択されていないプリデコーダＡ４０では、ＰＭＯＳ４４とＮＭＯＳ４５がオフ、ＮＭＯＳ４６がオンとなる。従って、ノードＮ４０の信号ＸＰは、接地電位ＧＮＤ（＝０Ｖ）となる。
【００２８】
同様に、アドレス信号ＡＸ５〜ＡＸ９の論理値の組合わせにより、プリデコーダＢ５０0〜５０31の内のいずれか１個が選択される。選択されたプリデコーダＢ５０では、レベルシフタ５３から出力される信号ＢＳ，ｎＢＳは、それぞれ電位ＶＰＰ（＝１．６Ｖ）、電位ＶＮＮ（＝−９Ｖ）となる。選択されていないプリデコーダＢ５０の信号ＢＳ，ｎＢＳは、それぞれ電位ＶＮＮ，ＶＰＰとなる。
【００２９】
選択されたプリデコーダＡ４０とプリデコーダＢ５０から、それぞれ信号ＸＰと信号ＢＳ，ｎＢＳが与えられる行デコーダ６０では、ＰＭＯＳ６１とＮＭＯＳ６２がオン、ＮＭＯＳ６３がオフとなる。これにより、ノードＮ６０に信号ＸＰが出力され、ワード線ＷＬは−９Ｖの電位ＶＮＮで駆動される。一方、選択されていない行デコーダ６０では、ＭＯＳ６１とＮＭＯＳ６２がオフ、ＮＭＯＳ６３がオンとなり、ノードＮ６０は接地電位ＧＮＤとなる。従って、この行デコーダ６０に接続されたワード線ＷＬは駆動されない。
【００３０】
【発明が解決しようとする課題】
しかしながら、従来のワード線駆動回路では、次のような課題があった。
消去動作の場合、行デコーダ６０内のＮＭＯＳ６３のソース・ドレイン間には、接地電位ＧＮＤ（＝０Ｖ）と電位ＶＰＰ（＝１２Ｖ）の電位差、即ち１２Ｖが印加される。ここで、メモリ全体を同時に消去するチップ消去動作の場合、すべての行デコーダ６０のＮＭＯＳ６３のソース・ドレイン間に１２Ｖが印加されることになる。
【００３１】
図２のように、１０２４本のワード線ＷＬを駆動するワード線駆動回路において、ＮＭＯＳ６３の１個あたりのゲート幅を３０μｍとすると、チップ消去動作における全体のゲート幅は約３０ｍｍとなる。ここで、高温（例えば、１２５℃）でのゲートの微小リーク電流が、１μｍあたり５×１０-9Ａ程度であると、全体のリーク電流は約１５０μＡとなる。このため、３．３Ｖ或いはそれ以下の電源電圧ＶＣＣから、昇圧回路によって１２Ｖの電位ＶＰＰを生成する不揮発性メモリでは、高温でのチップ消去動作時に、電源電圧ＶＣＣが低下して十分な電位ＶＰＰが生成できなくなり、この電位ＶＰＰの低下に起因した消去不足を招くおそれがあった。
【００３２】
本発明は、前記従来技術が持っていた課題を解決し、消去動作時にリーク電流の少ないワード線駆動回路を提供するものである。
【００３３】
【課題を解決するための手段】
【００３９】
本発明は、記憶データに対応した電荷を蓄積する浮遊ゲートを有する複数のメモリセルが行及び列のマトリクス状に配置された不揮発性半導体メモリにおいて、２値の論理レベルを有するアドレス信号に従って前記メモリセルを行単位に選択し、選択した前記メモリセルに対してデータの書込み動作、読出し動作及び消去動作の動作モードに応じた動作電位を与えるため複数のワード線を駆動するワード線駆動回路であって、次のような手段を備えている。
【００４０】
即ち、本発明のワード線駆動回路は、第１のレベルシフタを有し、前記アドレス信号の内の下位アドレスまたは上位アドレスを解読して前記論理レベルの第１の解読結果を求め、該当する時に、前記第１のレベルシフトにより、前記第１の解読結果の電位をシフトして前記動作電位を出力する複数の第１の解読手段と、第２のレベルシフタを有し、前記アドレス信号の内で前記第１の解読手段とは逆の前記上位アドレスまたは前記下位アドレスを解読して前記論理レベルの第２の解読結果を求め、該当する時に、前記第２のレベルシフトにより、前記第２の解読結果の電位をシフトして第１の選択信号を出力する複数の第２の解読手段と、前記第１の解読手段と同じ前記下位アドレスまたは前記上位アドレスを解読して該当する時に第２の選択信号を出力する複数の第３の解読手段と、前記動作モードの内の前記消去動作で全領域または一部の領域を一括して消去する場合に一定の緩和電圧を出力し、それ以外のときには接地電位を出力する緩和手段と、前記動作モードが前記読出し動作、前記書込み動作または前記消去動作のいずれであるかを指定する切替信号を出力する制御手段と、第１の出力手段と、第２の出力手段と、切替手段とを備えている。
前記第１の出力手段は、前記第１の解読手段毎に前記第２の解読手段に対応して設けられ、それぞれ対応する前記第２の解読手段から前記第１の選択信号が与えられた時にオン状態となって対応する前記第１の解読手段から出力される前記動作電位を第１のノードに出力し、前記第１の選択信号が与えられない時にオフ状態となって前記第１の解読手段と前記第１のノードとの間を非導通状態にする第１の半導体スイッチと、前記緩和手段と前記第１のノードとの間に接続されて前記第１の選択信号が与えられない時にオン状態となって前記接地電位を前記第１のノードに出力し、前記第１の選択信号が与えられた時にオフ状態となって前記緩和電圧を出力する前記緩和手段と前記第１のノードとの間を非導通状態にする第２の半導体スイッチとを有している。
前記第２の出力手段は、前記第３の解読手段毎に前記第２の解読手段に対応して設けられ、それぞれ対応する前記第２の解読手段から前記第１の選択信号が与えられ、かつ前記第３の解読手段から前記第２の選択信号が与えられた時に、第３の選択信号を第２のノードに出力するものである。更に、前記切替手段は、前記切替信号で前記書込み動作または前記消去動作が指定された時は前記第１のノードを対応する前記ワード線に接続し、前記切替信号で前記読出し動作が指定された時は前記第２のノードを前記ワード線に接続するものである。
【００４１】
本発明によれば、次のような作用が行われる。
複数の第１の解読手段でアドレス信号の内の例えば下位アドレスが解読され、該当する解読手段から動作モードに応じた動作電位が出力される。また、複数の第２の解読手段でアドレス信号の内の上位アドレスが解読され、該当する解読手段から第１の選択信号が出力される。更に、複数の第３の解読手段でアドレス信号の内の下位アドレスが解読され、該当する解読手段から第２の選択信号が出力される。
【００４２】
第１の解読手段から動作電位が与えられ、第２の解読手段から第１の選択信号が与えられた第１の出力手段では、第１の半導体スイッチがオン状態となり、第２の半導体スイッチがオフ状態となる。これにより、動作電位が第１の半導体スイッチを介して第１のノードに出力される。この時、オフ状態となった第２の半導体スイッチには、動作電位と緩和手段から与えられる電位との電位差が印加される。緩和手段から与えられる電位は、全領域または一部の領域を一括して消去する場合に、一定の緩和電圧となり、その他の読出し、書込み、単独での消去の場合には接地電位となる。このため、全領域または一部の領域を一括して消去する場合には、オフ状態となった第２の半導体スイッチの両端に印加される電位差が一定の緩和電圧だけ低減される。これにより、オフ状態の第２の半導体スイッチに流れるリーク電流を減少させることができる。
【００４３】
一方、第２の解読手段から第１の選択信号が与えられ、第３の解読手段から第２の選択信号が与えられた第２の出力手段から、第３の選択信号が第２のノードに出力される。
【００４４】
更に、制御手段から切替手段に対して、動作モードに応じた切替信号が与えられる。これにより、書込みまたは消去動作の場合には、第１のノードが対応するワード線に接続され、ワード線は第１の出力手段から出力される動作電位で駆動される。また、読出し動作の場合には、第２のノードが対応するワード線に接続され、ワード線は第２の出力手段から出力される第３の選択信号で駆動される。
【００４５】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すワード線駆動回路の概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００４６】
このワード線駆動回路は、図２のワード線駆動回路と同様に、アドレス信号Ａ０〜Ａ９の内の下位のアドレス信号Ａ０〜Ａ４に従って、相補的なアドレス線ＡＬ０〜ｎＡＬ４を駆動するアドレス線駆動部１０と、上位のアドレス信号Ａ５〜Ａ９に従って、相補的なアドレス線ＡＬ５〜ｎＡＬ９を駆動するアドレス線駆動部２０を有している。これらのアドレス線駆動部１０，２０は、アドレス信号Ａ０〜Ａ９を反転する複数のインバータ１１，２１と、アドレス信号Ａ０〜Ａ９及び反転されたアドレス信号Ａ０〜Ａ９に基づいて各アドレス線を駆動する複数のＮＡＮＤ１２，２２で構成されている。
【００４７】
ＮＡＮＤ１２，２２は、メモリ全体を一括して消去するためのチップ消去信号ｎＣＥＲと、各アドレス信号の否定的論理積に従って対応するアドレス線ＡＬ０等を駆動するものである。アドレス線駆動部１０，２０では、チップ消去信号ＣＥＲが“Ｌ”、即ちチップ消去信号ｎＣＥＲが“Ｈ”の時、アドレス信号Ａ０〜Ａ９に対応したアドレス線ＡＬ０〜ｎＡＬ９が“Ｈ”に駆動され、チップ消去信号ｎＣＥＲが“Ｌ”の時、すべてのアドレス線ＡＬ０〜ｎＡＬ９が“Ｈ”に駆動されるようになっている。
【００４８】
また、このワード線駆動回路は、書込制御信号ＰＧに従って制御電圧ＶＸＰを出力する書込制御部３０、下位アドレスをデコードする第１の解読手段（例えば、プリデコーダＡ）４０0 〜４０31、及び上位アドレスをデコードする第２の解読手段（例えば、プリデコーダＢ）５０0 〜５０31を有している。
【００４９】
各プリデコーダＡ４０ｉ（ｉ＝０〜３１）は、対応する下位のアドレス線ＡＬ０〜ｎＡＬ４に接続され、接続されたアドレス線がすべて“Ｈ”の時に、書込制御部３０から与えられる制御電圧ＶＸＰに従って、信号ＸＰｉを出力するものである。また、各プリデコーダＢ５０ｊ（ｊ＝０〜３１）は、対応する上位のアドレス線ＡＬ５〜ｎＡＬ９に接続され、接続されたアドレス線がすべて“Ｈ”の時に、相補的な信号ＢＳｊ，ｎＢＳｊを出力するものである。プリデコーダＡ４０ｉの出力信号線と、プリデコーダＢ５０ｊの出力信号線の各交差箇所には、図２とは接続が若干異なる出力手段（例えば、行デコーダ）６０Ａi,j が配置されている。
【００５０】
行デコーダ６０Ａi,j は、プリデコーダＡ４０ｉから与えられる信号ＸＰｉ、プリデコーダＢ５０ｊから与えられる信号ＢＳｊ，ｎＢＳｊ、及び緩和手段から与えられる一定の緩和電圧（例えば、チップ消去信号）ＣＥＲに基づいて、ワード線ＷＬｋ（但し、ｋ＝３２ｊ＋ｉ）を駆動するものである。各ワード線ＷＬｋには、図示しないが、フローティング・ゲートを有する絶縁ゲート型の電界効果トランジスタで構成されるメモリセルのゲートが接続されている。
【００５１】
図５は、図１の主要部の回路の一例を示す図である。
この図５に示すように、書込制御部３０は、書込制御信号ＰＧが与えられるインバータ３１と、これに縦続接続されたインバータ３２を有している。インバータ３１，３２の出力側は、レベルシフタ３３の入力端子ＩＮ，ｎＩＮに接続されている。レベルシフタ３３は図４と同様のもので、入力端子ＩＮ，ｎＩＮに与えられる相補的な“Ｌ”，“Ｈ”の論理レベルを、メモリ駆動用の電位ＶＰＰ，ＶＮＮに変換して出力端子ＯＵＴ，ｎＯＵＴから出力するものである。レベルシフタ３３の出力端子ＯＵＴから出力される制御電圧ＶＸＰが、プリデコーダＡ４０に与えられるようになっている。
【００５２】
プリデコーダＡ４０は５入力のＮＡＮＤ４１を有し、このＮＡＮＤ４１の入力側が対応するアドレス線ＡＬ０〜ｎＡＬ４に接続され、アドレス信号ＡＸ０〜ＡＸ４が与えられるようになっている。ＮＡＮＤ４１の出力側にはインバータ４２が接続され、これらのＮＡＮＤ４１とインバータ４２の出力側が、第１のレベルシフタ４３の入力端子ＩＮ，ｎＩＮに接続されている。レベルシフタ４３の出力端子ＯＵＴ，ｎＯＵＴには、ＰＭＯＳ４４とＮＭＯＳ４５のゲートがそれぞれ接続されている。
【００５３】
ＰＭＯＳ４４とＮＭＯＳ４５のソースは共通接続され、書込制御部３０から制御電圧ＶＸＰが与えられるようになっている。また、ＰＭＯＳ４４とＮＭＯＳ４５のドレインはノードＮ４０に接続され、ここから信号ＸＰが出力されるようになっている。また、ノードＮ４０にはＮＭＯＳ４６のドレインが接続され、このＮＭＯＳ４６のゲートとソースは、それぞれレベルシフタ４３の出力端子ＯＵＴと接地電位ＧＮＤに接続されている。なお、ＰＭＯＳ４４のウエルは電位ＶＰＰに、ＮＭＯＳ４５，４６のウエルは電位ＶＮＮに接続されている。
【００５４】
プリデコーダＢ５０は５入力のＮＡＮＤ５１を有し、このＮＡＮＤ５１の入力側が対応するアドレス線ＡＬ５〜ｎＡＬ９に接続され、アドレス信号ＡＸ５〜ＡＸ９が与えられるようになっている。ＮＡＮＤ５１の出力側にはインバータ５２が接続され、これらのＮＡＮＤ５１とインバータ５２の出力側が、第２のレベルシフタ５３の入力端子ＩＮ，ｎＩＮに接続されている。レベルシフタ５３の出力端子ＯＵＴ，ｎＯＵＴから出力される信号ＢＳ，ｎＢＳは、行デコーダ６０Ａに与えられるようになっている。
【００５５】
行デコーダ６０Ａは、第１の半導体スイッチ（例えば、ＰＭＯＳ６１及びＮＭＯＳ６２）と、第２の半導体スイッチ（例えば、ＮＭＯＳ６３）で構成されている。ＰＭＯＳ６１とＮＭＯＳ６３のゲートはレベルシフタ５３の出力端子ＯＵＴに、ＮＭＯＳ６２のゲートはレベルシフタ５３の出力端子ｎＯＵＴに接続されている。また、ＰＭＯＳ６１とＮＭＯＳ６２のソースは、プリデコーダＡ４０のノードＮ４０に、ドレインはノードＮ６０に接続されている。更に、ＮＭＯＳ６３のドレインはノードＮ６０に接続され、ソースには緩和電圧としてチップ消去信号ＣＥＲが与えられるようになっている。ノードＮ６０には、ワード線ＷＬが接続されている。なお、ＰＭＯＳ６１のウエルは電位ＶＰＰに接続され、ＮＭＯＳ６２，６３のウエルは電位ＶＮＮに接続されている。
【００５６】
表２は、図５の動作モード別の信号電位を示す表である。以下、この表２を参照しつつ、図５（図１）の動作を（１）読出し動作、（２）セクタ消去動作、（３）チップ消去動作、及び（４）書込み動作に分けて説明する。
【表２】
0004796238.tif 000003
【００５７】
（１）  読出し動作
読出し動作では、書込制御信号ＰＧとチップ消去信号ＣＥＲは“Ｌ”に、電位ＶＰＰ，ＶＮＮはそれぞれ電源電位ＶＣＣ（例えば、３．３Ｖ）と接地電位ＧＮＤ（＝０Ｖ）に設定される。
【００５８】
書込制御信号ＰＧは“Ｌ”であるので、書込制御部３０のレベルシフタ３３から出力される制御電圧ＶＸＰは、電位ＶＰＰ（＝ＶＣＣ）である。また、アドレス信号ＡＸ０〜ＡＸ４の論理値の組合わせにより、プリデコーダＡ４０0 〜４０31の内のいずれか１個が選択される。選択されたプリデコーダＡ４０では、レベルシフタ４３の出力信号により、ＰＭＯＳ４４とＮＭＯＳ４５がオン、ＮＭＯＳ４６がオフとなる。これにより、ノードＮ４０の信号ＸＰは制御電圧ＶＸＰ、即ち電源電圧ＶＣＣとなる。選択されていないプリデコーダＡ４０では、ＰＭＯＳ４４とＮＭＯＳ４５がオフ、ＮＭＯＳ４６がオンとなる。従って、ノードＮ４０の信号ＸＰは、０Ｖとなる。
【００５９】
同様に、アドレス信号ＡＸ５〜ＡＸ９の論理値の組合わせにより、プリデコーダＢ５０0 〜５０31の内のいずれか１個が選択される。選択されたプリデコーダＢ５０では、レベルシフタ５３から出力される信号ＢＳ，ｎＢＳは、それぞれ電位ＶＰＰ（＝ＶＣＣ），ＶＮＮ（＝０Ｖ）となる。選択されていないプリデコーダＢ５０では、信号ＢＳ，ｎＢＳは、それぞれ電位ＶＮＮ，ＶＰＰとなる。
【００６０】
選択されたプリデコーダＡ４０とプリデコーダＢ５０から、それぞれ信号ＸＰと信号ＢＳ，ｎＢＳが与えられる行デコーダ６０Ａでは、ＰＭＯＳ６１とＮＭＯＳ６２がオン、ＮＭＯＳ６３がオフとなる。これにより、ノードＮ６０に信号ＸＰが出力され、対応するワード線ＷＬは電源電圧ＶＣＣで駆動される。
【００６１】
一方、選択されていない行デコーダ６０Ａでは、ＰＭＯＳ６１とＮＭＯＳ６２がオフ、ＮＭＯＳ６３がオンとなり、ノードＮ６０はチップ消去信号ＣＥＲと同じ“Ｌ”、即ち接地電位ＧＮＤとなる。従って、この行デコーダ６０Ａに接続されたワード線ＷＬは駆動されない。
【００６２】
（２）  セクタ消去動作
セクタ消去動作では、書込制御信号ＰＧは、読出し動作と同様に“Ｌ”に設定され、チップ消去信号ＣＥＲは“Ｌ”である。また、電位ＶＰＰ，ＶＮＮは、それぞれ１２Ｖ，０Ｖに設定される。従って、電位ＶＰＰが異なるだけで、その動作は読出し動作と同様である。即ち、選択された行デコーダ６０Ａに接続されたワード線ＷＬは１２Ｖの電位ＶＰＰで駆動され、このワード線ＷＬに接続されたメモリセルのフローティング・ゲートに電子が注入され、トランジスタがオフ状態に設定されて内容が消去される。一方、選択されていない行デコーダ６０Ａに接続されたワード線ＷＬは駆動されず、メモリセルの内容は変化しない。
【００６３】
（３）  チップ消去動作
チップ消去動作では、書込制御信号ＰＧは“Ｌ”、チップ消去信号ＣＥＲは“Ｈ”に設定される。また、電位ＶＰＰ，ＶＮＮは、それぞれ１２Ｖ，０Ｖに設定される。
【００６４】
チップ消去信号ＣＥＲが“Ｈ”となるので、アドレス線駆動部１０，２０によって、アドレス線ＡＬ０〜ｎＡＬ９がすべて“Ｈ”に駆動され、すべてのプリデコーダＡ４０及びプリデコーダＢ５０が選択される。これにより、すべての行デコーダ６０Ａにおいて、ＰＭＯＳ６１とＮＭＯＳ６２がオン、ＮＭＯＳ６３がオフとなる。従って、すべてのワード線ＷＬが１２Ｖの電位ＶＰＰで駆動され、これらのワード線ＷＬに接続されたすべてのメモリセルが、同時に消去される。
【００６５】
この時、行デコーダ６０Ａ内のＮＭＯＳ６３のドレインの電位は電位ＶＰＰとなり、ソースの電位はチップ消去信号ＣＥＲと同じ“Ｈ”、即ち電源電位ＶＣＣとなる。これにより、ＮＭＯＳ６３のソース・ドレイン間電圧Ｖsd63は、従来の回路に比べてＶＣＣだけ低減され、ＶＰＰ−ＶＣＣ（＝１２Ｖ−３．３Ｖ＝８．７Ｖ）となる。
【００６６】
（４）  書込み動作
書込み動作では、書込制御信号ＰＧは“Ｈ”、電位ＶＰＰ，ＶＮＮは、それぞれ１．６Ｖ，−９Ｖに設定される。チップ消去信号ＣＥＲは“Ｌ”である。
【００６７】
書込制御信号ＰＧが“Ｈ”であるので、書込制御部３０から出力される制御電圧ＶＸＰは、−９Ｖの電位ＶＮＮとなる。また、アドレス信号ＡＸ０〜ＡＸ４の論理値の組合わせにより、プリデコーダＡ４０0 〜４０31の内のいずれか１個が選択される。選択されたプリデコーダＡ４０では、ＰＭＯＳ４４とＮＭＯＳ４５がオン、ＮＭＯＳ４６がオフとなる。これにより、ノードＮ４０の信号ＸＰは、電位ＶＮＮ（＝−９Ｖ）となる。選択されていないプリデコーダＡ４０では、ＰＭＯＳ４４とＮＭＯＳ４５がオフ、ＮＭＯＳ４６がオンとなる。従って、ノードＮ４０の信号ＸＰは、接地電位ＧＮＤ（＝０Ｖ）となる。
【００６８】
同様に、アドレス信号ＡＸ５〜ＡＸ９の論理値の組合わせにより、プリデコーダＢ５０0 〜５０31の内のいずれか１個が選択される。選択されたプリデコーダＢ５０では、レベルシフタ５３から出力される信号ＢＳ，ｎＢＳは、それぞれ電位ＶＰＰ（＝１．６Ｎ），ＶＮＮ（＝−９Ｖ）となる。選択されていないプリデコーダＢ５０では、信号ＢＳ，ｎＢＳはそれぞれ電位ＶＮＮ，ＶＰＰとなる。
【００６９】
選択されたプリデコーダＡ４０とプリデコーダＢ５０から、それぞれ信号ＸＰと信号ＢＳ，ｎＢＳが与えられる行デコーダ６０Ａでは、ＰＭＯＳ６１とＮＭＯＳ６２がオン、ＮＭＯＳ６３がオフとなる。これにより、ノードＮ６０に信号ＸＰが出力され、ワード線ＷＬは−９Ｖの電位ＶＮＮで駆動される。一方、選択されていない行デコーダ６０Ａでは、ＰＭＯＳ６１とＮＭＯＳ６２がオフ、ＮＭＯＳ６３がオンとなり、ノードＮ６０はチップ消去信号ＣＥＲと同じ“Ｌ”、即ち接地電位ＧＮＤとなり、この行デコーダ６０Ａに接続されたワード線ＷＬは駆動されない。
【００７０】
以上のように、この第１の実施形態のワード線駆動回路は、行デコーダ６０Ａ中のＮＭＯＳ６３のソースを接地電位ＧＮＤに固定接続せず、チップ消去信号ＣＥＲを印加するようにしている。従って、チップ消去動作の時に、ＮＭＯＳ６３のソース・ドレイン間の電圧Ｖsd63が、チップ消去信号ＣＥＲの電圧である電源電圧ＶＣＣだけ低減される。これにより、ＮＭＯＳ６３のリーク電流を低減することができる。特に、高温でのチップ消去動作におけるリーク電流の低減が可能になり、電位ＶＰＰの低下を防止して確実にメモリセルの内容を消去することができるという利点がある。
【００７１】
（第２の実施形態）
図６は、本発明の第２の実施形態を示すワード線駆動回路の概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００７２】
このワード線駆動回路は、消去動作のモードとして、第１の実施形態におけるセクタ消去とチップ消去に加えて、一定のアドレス範囲のワード線に接続されるメモリセルをまとめて消去するブロック消去を可能としたものである。これに伴い、チップ消去信号ＣＥＲに加えて、ブロック消去信号ＢＥＲを追加すると共に、図１中のアドレス線駆動部２０と各プリデコーダＢ５０ｊに代えて、構成が若干異なるアドレス線駆動部２０ＡとプリデコーダＢ５０Ａｊを設けている。
【００７３】
アドレス線駆動部２０Ａでは、上位のアドレス信号Ａ５〜Ａ９を（Ａ５〜Ａ６）と（Ａ７〜Ａ９）に分割している。そして、否定的論理和ゲート（以下、「ＮＯＲ」という）２４でチップ消去信号ＣＥＲとブロック消去信号ＢＥＲの否定的論理和の信号ｎＢＣＥＲを生成し、チップ消去動作またはブロック消去動作が指定されたときに、アドレス線ＡＬ５〜ｎＡＬ６を一括して駆動するように構成している。また、チップ消去信号ＣＥＲでチップ消去動作が指定されたときには、インバータ２３から出力されるチップ消去信号ｎＣＥＲに基づいて、アドレス線ＡＬ７〜ｎＡＬ９をすべて駆動するようになっている。
【００７４】
また、下位のアドレス信号Ａ０〜Ａ４に対応するアドレス線駆動部１０は、チップ消去動作またはブロック消去動作が指定されたときに、信号ｎＢＣＥＲに基づいてアドレス線ＡＬ０〜ｎＡＬ４をすべて駆動するようになっている。
【００７５】
図７は、図６の主要部の回路の一例を示す図であり、図５中の要素と共通の要素には共通の符号が付されている。
【００７６】
図７に示すように、書込制御部３０、プリデコーダＡ４０及び行デコーダ６０Ａは、図５中のものと同様であるので、プリデコーダＢ５０Ａについて説明する。
【００７７】
このプリデコーダＢ５０Ａは、図５中のプリデコーダＢ５０に緩和手段（例えば、２入力のＮＯＲ）５４を設けたものである。ＮＯＲ５４の第１の入力側はＮＡＮＤ５１の出力側に接続され、第２の入力側にはＮＯＲ２４から信号ｎＢＣＥＲが与えられるようになっている。そして、ＮＯＲ５４から出力される信号ＳＥＬが、行デコーダ６０ＡのＮＭＯＳ６３のソースに与えられるようになっている。
【００７８】
表３は、図７の動作モード別の信号電位を示す表である。以下、この表３を参照しつつ、図７（図６）の動作を説明する。
【表３】
0004796238.tif 000004
【００７９】
読出し動作、セクタ消去動作及び書込動作では、ブロック消去信号ＢＥＲとチップ消去信号ＣＥＲは、共に“Ｌ”に設定される。従って、信号ｎＢＣＥＲは“Ｈ”となり、プリデコーダＢ５０ＡのＮＯＲ５４から出力される信号ＳＥＬは、このプリデコーダＢ５０Ａの選択、非選択に拘らず“Ｌ”、即ち接地電位ＧＮＤ（＝０Ｖ）となる。これにより、行デコーダ６０ＡのＮＭＯＳ６３のソースの電位は、０Ｖとなる。従って、読出し動作、セクタ消去動作及び書込動作は、図５と同様である。
【００８０】
また、チップ消去動作では、ブロック消去信号ＢＥＲが“Ｌ”、チップ消去信号ＣＥＲが“Ｈ”に設定される。従って、信号ｎＢＣＥＲは“Ｌ”となる。プリデコーダＡ４０とプリデコーダＢ５０Ａはすべて選択される。従って、プリデコーダＢ５０ＡのＮＡＮＤ５１の出力信号は常に“Ｌ”となり、ＮＯＲ５４から出力される信号ＳＥＬは“Ｈ”、即ち電源電位ＶＣＣとなる。これにより、行デコーダ６０ＡのＮＭＯＳ６３のソースの電位は、電源電位ＶＣＣとなる。従って、チップ消去動作は、図５と同様である。
【００８１】
一方、ブロック消去動作では、ブロック消去信号ＢＥＲが“Ｈ”、チップ消去信号ＣＥＲが“Ｌ”に設定される。プリデコーダＡ４０はすべて選択されるので、このプリデコーダＡ４０から、電位ＶＰＰの信号ＸＰが出力される。
【００８２】
また、アドレス線ＡＬ５〜ｎＡＬ９の内、アドレス線ＡＬ５〜ｎＡＬ６はすべて駆動され、アドレス線ＡＬ７〜ｎＡＬ９は、アドレス信号Ａ７〜Ａ９に対応したアドレス線のみが駆動される。従って、アドレス信号ＡＸ５〜ＡＸ９で選択されたプリデコーダＢ５０Ａでは、ＮＡＮＤ５１の出力信号が“Ｌ”となり、ＮＯＲ５４から出力される信号ＳＥＬは“Ｈ”、即ち電源電圧ＶＣＣとなる。
【００８３】
選択されたプリデコーダＢ５０Ａに接続された行デコーダ６０Ａでは、ＰＭＯＳ６１とＮＭＯＳ６２がオン、ＮＭＯＳ６３がオフとなる。これにより、ノードＮ６０に接続されるワード線ＷＬが１２Ｖの電位ＶＰＰで駆動され、このワード線ＷＬに接続されたメモリセルが、同時に消去される。
【００８４】
この時、行デコーダ６０Ａ内のＮＭＯＳ６３のドレインの電位は電位ＶＰＰとなり、ソースの電位はチップ消去信号ＣＥＲと同じ“Ｈ”、即ち電源電位ＶＣＣとなる。これにより、ＮＭＯＳ６３のソース・ドレイン間電圧Ｖsd63は、従来の回路に比べてＶＣＣだけ低減され、ＶＰＰ−ＶＣＣ（＝１２Ｖ−３．３Ｖ＝８．７Ｖ）となる。
【００８５】
また、アドレス信号ＡＸ５〜ＡＸ９で選択されていないプリデコーダＢ５０Ａにおいては、ＮＡＮＤ５１の出力信号が“Ｈ”となり、ＮＯＲ５４から出力される信号ＳＥＬは“Ｌ”、即ち、接地電位ＧＮＤとなる。従って、選択されていないプリデコーダＢ５０Ａに接続された行デコーダ６０Ａでは、ＰＭＯＳ６１とＮＭＯＳ６２がオフ、ＮＭＯＳ６３がオンとなり、ノードＮ６０は接地電位ＧＮＤとなる。
【００８６】
以上のように、この第２の実施形態のワード線駆動回路は、チップ消去動作に加えてブロック消去動作モードを有しているので、必要な範囲のみを一括して消去することにより、メモリセルの迅速な消去動作と寿命の延長が可能になる。
【００８７】
更に、チップ消去動作とブロック消去動作において、行デコーダ６０Ａ中のＮＭＯＳ６３のソースを接地電位ＧＮＤに固定接続せず、信号ｎＢＣＥＲに基づいた信号ＳＥＬを印加するようにしている。従って、チップ消去及びブロック消去動作の時に、ＮＭＯＳ６３のソース・ドレイン間の電圧Ｖsd63が電源電圧ＶＣＣだけ低減される。これにより、第１の実施形態と同様の利点がある。
【００８８】
（第３の実施形態）
図８は、本発明の第３の実施形態を示すワード線駆動回路の概略の構成図であり、図６中の要素と共通の要素には共通の符号が付されている。
【００８９】
このワード線駆動回路は、図６のワード線駆動回路に、第３の解読手段（例えば、プリデコーダＣ）７０と制御手段（例えば、ワード線制御部）８０を追加すると共に、プリデコーダＢ５０Ａと行デコーダ６０Ａに代えて、プリデコーダＢ５０Ｂと行デコーダ６０Ｂを設けている。その他の構成は図６と同様である。
【００９０】
図９は、図８の主要部の回路の一例を示す図であり、図７中の要素と共通の要素には共通の符号が付されている。
【００９１】
図９に示すように、プリデコーダＡ４０は、図７中のものと同様である。
プリデコーダＣ７０は、アドレス信号ＡＸ０〜ＡＸ４が与えられる５入力のＮＡＮＤ７１とこのＮＡＮＤ７１の出力信号を反転するインバータ７２で構成される論理積ゲート（以下、「ＡＮＤ」という）である。インバータ７２から出力される信号ＸＰＲは、行デコーダ６０Ｂに与えられるようになっている。
【００９２】
プリデコーダＢ５０Ｂは、図７中のプリデコーダＢ５０Ａとほぼ同様であるが、インバータ５２から出力される信号ＢＳＲが、信号ＢＳ，ｎＢＳ，ＳＥＬと共に、行デコーダ６０Ｂに与えられるようになっている。
【００９３】
ワード線制御部８０は、書込制御信号ＰＧ、セクタ消去信号ＥＲ、ブロック消去信号ＢＥＲ及びチップ消去信号ＣＥＲが与えられる４入力のＮＯＲ８１を有し、このＮＯ８１の出力側にインバータ８２が接続されている、ＮＯＲ８１及びインバータ８２の出力側は、レベルシフタ８３の入力端子ＩＮ，ｎＩＮにそれぞれ接続されている。そして、レベルシフタ８３の出力端子ＯＵＴ，ｎＯＵＴからそれぞれ信号ｎＸＷＨ，ＸＷＨが出力され、行デコーダ６０Ｂに与えられるようになっている。
【００９４】
行デコーダ６０Ｂは、消去及び書込み用のデコード部を構成する第１の出力手段（例えば、ＰＭＯＳ６１及びＮＭＯＳ６２，６３）と、読出し用のデコード部を構成する第２の出力手段（例えば、ＡＮＤ６４とインバータ６５）を有している。ＰＭＯＳ６１とＮＭＯＳ６３のゲートにはプリデコーダＢ５０Ｂから信号ｎＢＳが、ＮＭＯＳ６２のゲートには信号ＢＳが与えられるようになっている。ＰＭＯＳ６１とＮＭＯＳ６２のソースは、プリデコーダＡ４０のノードＮ４０に、ドレインはノードＮ６０に接続されている。また、ＮＭＯＳ６３のドレインはノードＮ６０に接続され、ソースにはプリデコーダＢ５０Ｂから信号ＳＥＬが与えられるようになっている。
【００９５】
一方、ＡＮＤ６４は３入力のＮＡＮＤ６４ａとインバータ６４ｂを縦続接続したもので、このＮＡＮＤ６４ａの入力側に、プリデコーダＣ７０の信号ＸＰＲとプリデコーダＢ５０Ｂの信号ＢＳＲが与えられると共に、書込制御信号ＰＧがインバータ６５で反転されて与えられるようになっている。インバータ６４ｂの出力側は、ノードＮ６１に接続されている。
【００９６】
更に、行デコーダ６０Ｂは、ワード線ＷＬが接続されるノードＮ６２を有し、ノードＮ６０，Ｎ６２間が切替手段（例えば、トランスファ・ゲート、以下、「ＴＧ」という）６６を介して接続され、ノードＮ６１，Ｎ６２間がＴＧ６７を介して接続されている。
【００９７】
ＴＧ６６は、ウエルが電位ＶＰＰに接続されたＰＭＯＳ６６ａと、ウエルが電位ＶＮＮに接続されたＮＭＯＳ６６ｂを並列に接続したもので、ＰＭＯＳ６６ａ及びＮＭＯＳ６６ｂのゲートには、ワード線制御部８０から信号ｎＸＷＨ，ＸＷＨがそれぞれ与えられるようになっている。同様に、ＴＧ６７は、ウエルが電位ＶＰＰに接続されたＰＭＯＳ６７ａと、ウエルが電位ＶＮＮに接続されたＮＭＯＳ６７ｂを並列に接続したもので、ＰＭＯＳ６６ａ及びＮＭＯＳ６６ｂのゲートには、ワード線制御部８０から信号ＸＷＨ，ｎＸＷＨがそれぞれ与えられるようになっている。即ち、ワード線制御部８０によって、ノードＮ６０，Ｎ６１とワード線ＷＬとの接続が切り替えられるようになっている。
【００９８】
表４は、図９の動作モード別の信号電位を示す表である。以下、この表４を参照しつつ、図９（図８）の動作を（１）読出し動作、（２）セクタ消去動作、（３）ブロック消去動作、（４）チップ消去動作、及び（５）書込み動作に分けて説明する。
【表４】
0004796238.tif 000005
【００９９】
（１）  読出し動作
読出し動作では、書込制御信号ＰＧ、セクタ消去信号ＥＲ、ブロック消去信号ＢＥＲ及びチップ消去信号ＣＥＲは、すべて“Ｌ”に設定され、電位ＶＰＰ，ＶＮＮは、それぞれ電源電位ＶＣＣ（例えば、３．３Ｖ）と接地電位ＧＮＤ（＝０Ｖ）に設定される。
【０１００】
従って、ワード線制御部８０のＮＯＲ８１の出力信号は“Ｈ”、インバータ８２の出力信号は“Ｌ”となり、信号ＸＷＨ，ｎＸＷＨは、それぞれ電位ＶＮＮ（＝０Ｖ），ＶＰＰ（＝ＶＣＣ）となる。これにより、行デコーダ６０ＢのＴＧ６６はオフ状態、ＴＧ６７はオン状態となり、ノードＮ６１がワード線ＷＬに接続される。
【０１０１】
また、アドレス信号ＡＸ０〜ＡＸ４の論理値の組合わせにより、プリデコーダＣ７０0 〜７０31の内のいずれか１個が選択される。選択されたプリデコーダＣ７０から“Ｈ”の信号ＸＰＲが出力され、選択されていないプリデコーダＣ７０から“Ｌ”の信号ＸＰＲが出力される。
【０１０２】
同様に、アドレス信号ＡＸ５〜ＡＸ９の論理値の組合わせにより、プリデコーダＢ５０Ｂ0 〜５０Ｂ31の内のいずれか１個が選択される。選択されたプリデコーダＢ５０Ｂから“Ｈ”の信号ＢＳＲが出力され、選択されていないプリデコーダＢ５０Ｂから“Ｌ”の信号ＢＳＲが出力される。
【０１０３】
信号ＸＰＲ，ＢＳＲは、行デコーダ６０ＢのＡＮＤ６４に与えられ、更に“Ｌ”の書込制御信号ＰＧが、インバータ６５で反転されてＡＮＤ６４に与えられる。従って、アドレス信号ＡＸ０〜ＡＸ４及びアドレス信号ＡＸ５〜ＡＸ９で選択された行デコーダ６０ＢのノードＮ６１は電源電圧ＶＣＣとなり、選択されていない行デコーダ６０ＢのノードＮ６１は接地電位ＧＮＤとなる。ノードＮ６１の電位は、ＴＧ６７を介してノードＮ６２に出力される。これにより、選択された行デコーダ６０Ｂに対応するワード線ＷＬが、電源電圧ＶＣＣで駆動される。
【０１０４】
（２）  セクタ消去動作
セクタ消去動作では、書込制御信号ＰＧは、読出し動作と同様に“Ｌ”に設定される。セクタ消去信号ＥＲは“Ｈ”、ブロック消去信号ＢＥＲ及びチップ消去信号ＣＥＲは“Ｌ”である。また、電位ＶＰＰ，ＶＮＮは、それぞれ１２Ｖ，０Ｖに設定される。
【０１０５】
従って、ワード線制御部８０のＮＯＲ８１の出力信号は“Ｌ”となり、信号ＸＷＨ，ｎＸＷＨは、それぞれ電位ＶＰＰ（＝１２Ｖ），ＶＮＮ（＝０Ｖ）となる。これにより、行デコーダ６０ＢのＴＧ６６はオン状態、ＴＧ６７はオフ状態となり、ノードＮ６０がワード線ＷＬに接続される。
【０１０６】
また、アドレス信号ＡＸ０〜ＡＸ４の論理値の組合わせにより、プリデコーダＡ４０0 〜４０31の内のいずれか１個が選択される。選択されたプリデコーダＡ４０のノードＮ４０には、電位ＶＰＰの信号ＸＰが出力され、選択されていないプリデコーダＡ４０からは、電位ＶＮＮの信号ＸＰが出力される。
【０１０７】
同様に、アドレス信号ＡＸ５〜ＡＸ９の論理値の組合わせにより、プリデコーダＢ５０Ｂ0 〜５０Ｂ31の内のいずれか１個が選択される。選択されたプリデコーダＢ５０Ｂから、それぞれ電位ＶＰＰ，ＶＮＮの信号ＢＳ，ｎＢＳが出力され、選択されていないプリデコーダＢ５０Ｂから、それぞれ電位ＶＮＮ，ＶＰＰの信号ＢＳ，ｎＢＳが出力される。一方、信号ｎＢＣＥＲは“Ｈ”となり、プリデコーダＢ５０Ｂから出力される信号ＳＥＬは、常に“Ｌ”となる。
【０１０８】
これらの信号ＢＳ，ｎＢＳ，ＳＥＬは、行デコーダ６０ＢのＰＭＯＳ６１及びＮＭＯＳ６２，６３に与えられる。従って、アドレス信号ＡＸ０〜ＡＸ４及びアドレス信号ＡＸ５〜ＡＸ９で選択された行デコーダ６０ＢのノードＮ６０が電位ＶＰＰとなり、選択されていない行デコーダ６０ＢのノードＮ６０は電位ＶＮＮとなる。ノードＮ６０の電位は、ＴＧ６６を介してノードＮ６２に出力される。これにより、選択された行デコーダ６０Ｂに接続されるワード線ＷＬが、電位ＶＰＰ（＝１２Ｖ）で駆動される。
【０１０９】
（３）  ブロック消去動作
ブロック消去動作では、書込制御信号ＰＧは、読出し動作と同様に“Ｌ”に設定される。ブロック消去信号ＢＥＲは“Ｈ”、セクタ消去信号ＥＲ及びチップ消去信号ＣＥＲは“Ｌ”である。また、電位ＶＰＰ，ＶＮＮは、それぞれ１２Ｖ，０Ｖに設定される。
【０１１０】
従って、ワード線制御部８０のＮＯＲ８１の出力信号は“Ｌ”となり、セクタ消去動作と同様に、ノードＮ６０がワード線ＷＬに接続される。また、第２の実施形態におけるブロック消去動作と同様に、すべてのプリデコーダＡ４０が選択され、ノードＮ４０から出力される信号ＸＰは電位ＶＰＰとなる。
【０１１１】
一方、プリデコーダＢ５０Ｂは、第２の実施形態におけるブロック消去動作と同様に、選択されるものと選択されないものに分かれる。
【０１１２】
選択されたプリデコーダＢ５０Ｂでは、ＮＡＮＤ５１の出力信号が“Ｌ”となり、ＮＯＲ５４から出力される信号ＳＥＬは“Ｈ”、即ち電源電圧ＶＣＣとなる。選択されたプリデコーダＢ５０Ｂに接続された行デコーダ６０Ｂでは、ＰＭＯＳ６１とＮＭＯＳ６２がオン、ＮＭＯＳ６３がオフとなる。これにより、ノードＮ６０に１２Ｖの電位ＶＰＰが出力され、ＴＧ６６を介してワード線ＷＬが駆動され、このワード線ＷＬに接続されたメモリセルが、同時に消去される。
【０１１３】
この時、行デコーダ６０Ｂ内のＮＭＯＳ６３のドレインの電位は電位ＶＰＰとなり、ソースの電位は信号ＳＥＬと同じ“Ｈ”、即ち電源電位ＶＣＣとなる。これにより、ＮＭＯＳ６３のソース・ドレイン間電圧Ｖsd63は、従来の回路に比べてＶＣＣだけ低減され、ＶＰＰ−ＶＣＣとなる。
【０１１４】
また、選択されていないプリデコーダＢ５０Ｂでは、ＮＡＮＤ５１の出力信号が“Ｈ”となり、ＮＯＲ５４から出力される信号ＳＥＬは“Ｌ”、即ち接地電位ＧＮＤとなる。選択されていないプリデコーダＢ５０Ｂに接続された行デコーダ６０Ｂでは、ＰＭＯＳ６１とＮＭＯＳ６２がオフ、ＮＭＯＳ６３がオンとなり、ノードＮ６０は接地電位ＧＮＤとなる。
【０１１５】
（４）  チップ消去動作
チップ消去動作では、書込制御信号ＰＧは“Ｌ”に設定され、チップ消去信号ＣＥＲは“Ｈ”、セクタ消去信号ＥＲ及びブロック消去信号ＢＥＲは“Ｌ”である。また、電位ＶＰＰ，ＶＮＮは、それぞれ１２Ｖ，０Ｖに設定される。
【０１１６】
従って、ワード線制御部８０のＮＯＲ８１の出力信号は“Ｌ”となり、ノードＮ６０がＴＧ６６を介してワード線ＷＬに接続される。
【０１１７】
また、第２の実施形態におけるチップ消去動作と同様に、すべてのプリデコーダＡ４０と、プリデコーダＢ５０Ｂが選択される。これにより、すべての行デコーダ６０Ｂにおいて、ＰＭＯＳ６１とＮＭＯＳ６２がオン、ＮＭＯＳ６３がオフとなる。これにより、ノードＮ６０に１２Ｖの電位ＶＰＰが出力され、ＴＧ６６を介してワード線ＷＬが駆動され、ワード線ＷＬに接続されたすべてのメモリセルが、同時に消去される。
【０１１８】
この時、行デコーダ６０Ｂ内のＮＭＯＳ６３のドレインの電位は電位ＶＰＰとなり、ソースの電位は信号ＳＥＬと同じ“Ｈ”、即ち電源電位ＶＣＣとなる。これにより、ＮＭＯＳ６３のソース・ドレイン間電圧Ｖsd63は、従来の回路に比べてＶＣＣだけ低減され、ＶＰＰ−ＶＣＣとなる。
【０１１９】
（５）  書込み動作
書込み動作では、書込制御信号ＰＧは“Ｈ”、セクタ消去信号ＥＲ、ブロック消去信号ＢＥＲ及びチップ消去信号ＣＥＲは“Ｌ”に設定され、電位ＶＰＰ，ＶＮＮは、それぞれ１．６Ｖ，−９Ｖに設定される。
【０１２０】
従って、ワード線制御部８０のＮＯＲ８１の出力信号は“Ｌ”となり、ノードＮ６０がＴＧ６６を介してワード線ＷＬに接続される。
【０１２１】
書込制御信号ＰＧが“Ｈ”であるので、書込制御部３０から出力される制御電圧ＶＸＰは、−９Ｖの電位ＶＮＮとなる。また、アドレス信号ＡＸ０〜ＡＸ４の論理値の組合わせにより、プリデコーダＡ４０0 〜４０31の内のいずれか１個が選択される。選択されたプリデコーダＡ４０のノードＮ４０の信号ＸＰは、電位ＶＮＮ＝−９Ｖとなる。選択されていないプリデコーダＡ４０では、ノードＮ４０の信号ＸＰは、接地電位ＧＮＤ（＝０Ｖ）となる。
【０１２２】
同様に、アドレス信号ＡＸ５〜ＡＸ９の論理値の組合わせにより、プリデコーダＢ５０Ｂ0 〜５０Ｂ31の内のいずれか１個が選択される。選択されたプリデコーダＢ５０Ｂでは、レベルシフタ５３から出力される信号ＢＳは電位ＶＰＰ（＝１．６Ｎ）、信号ｎＢＳは電位ＶＮＮ（＝−９Ｖ）となる。選択されていないプリデコーダＢ５０では、信号ＢＳ，ｎＢＳはそれぞれ電位ＶＮＮ，ＶＰＰとなる。
【０１２３】
選択されたプリデコーダＡ４０とプリデコーダＢ５０Ｂから、それぞれ信号ＸＰと信号ＢＳ，ｎＢＳが与えられる行デコーダ６０Ｂでは、ＰＭＯＳ６１とＮＭＯＳ６２がオン、ＮＭＯＳ６３がオフとなる。これにより、ノードＮ６０に信号ＸＰが出力され、ＴＧ６６を介してワード線ＷＬが−９Ｖの電位ＶＮＮで駆動される。
【０１２４】
一方、選択されていない行デコーダ６０Ｂでは、ＰＭＯＳ６１とＮＭＯＳ６２がオフ、ＮＭＯＳ６３がオンとなる。これにより、ノードＮ６０が接地電位ＧＮＤとなり、ワード線ＷＬは駆動されない。
【０１２５】
以上のように、この第３の実施形態のワード線駆動回路は、読出し用のデコード部（ＡＮＤ６４及びインバータ６５）と消去及び書込み用のデコード部（ＰＭＯＳ６１及びＮＭＯＳ６２，６３）を分けている。これにより、読出し動作時にレベルシフタや、高い電位ＶＰＰに対応するＰＭＯＳ６１やＮＭＯＳ６２，６３を使用せずにワード線ＷＬを駆動することが可能になり、高速読出しが可能になる。
【０１２６】
また、消去及び書込み用のデコード部におけるＮＭＯＳ６３のソースを接地電位ＧＮＤに固定接続せず、プリデコーダＢ５０Ｂ中のＮＯＲ５４に接続して、信号ＳＥＬを印加するようにしている。従って、ブロック消去及びチップ消去動作の時に、ＮＭＯＳ６３のソース・ドレイン間の電圧Ｖsd63が電源電圧ＶＣＣだけ低減される。これにより、ＮＭＯＳ６３のリーク電流を低減することができる。特に、高温でのチップ消去動作におけるリーク電流の低減が可能になり、電位ＶＰＰの低下を防止して確実にメモリセルの内容を消去することができるという利点がある。
【０１２７】
（第４の実施形態）
図１０は、本発明の第４の実施形態を示すワード線駆動回路の概略の構成図であり、図８中の要素と共通の要素には共通の符号が付されている。
【０１２８】
このワード線駆動回路は、図８中のプリデコーダＣ７０と行デコーダ６０Ｂに代えて、プリデコーダＣ７０Ａと行デコーダ６０Ｃを設けている。その他の構成は、図８と同様である。
【０１２９】
図１１は、図１０の主要部の回路の一例を示す図であり、図９中の要素と共通の要素には共通の符号が付されている。
【０１３０】
図１１に示すように、プリデコーダＣ７０Ａは、６入力のＮＡＮＤ７３を有し、第１〜第５の入力側にアドレス信号ＡＸ０〜ＡＸ４が与えられるようになっている。また、第６の入力側には書込制御信号ＰＧがインバータ７４を介して与えられるようになっている。ＮＡＮＤ７３の出力側は、２入力のＮＡＮＤ７５の第１の入力側に接続され、このＮＡＮＤ７５の第２の入力側には信号ｎＢＣＥＲが与えられるようになっている。そして、ＮＡＮＤ７５から信号ＸＰＲが出力されるようになっている。
【０１３１】
一方、行デコーダ６０Ｃは、図９中の読出し用のデコード部である３入力のＡＮＤ６４とインバータ６５に代えて、ＮＡＮＤ６８ａとインバータ６８ｂを縦続接続した２入力のＡＮＤ６８を設けている。そして、ＡＮＤ６８の入力側に、プリデコーダＣ７０Ａからの信号ＸＰＲと、プリデコーダＢ５０Ｂからの信号ＢＳＲが与えられるようになっている。その他の構成は、図９と同様である。
【０１３２】
表５は、図１１の動作モード別の信号電位を示す表である。以下、この表５を参照しつつ、図１１（図１０）の動作を説明する。
【表５】
0004796238.tif 000006
【０１３３】
読出し動作では、書込制御信号ＰＧ、セクタ消去信号ＥＲ、ブロック消去信号ＢＥＲ及びチップ消去信号ＣＥＲは、すべて“Ｌ”に設定され、電位ＶＰＰ，ＶＮＮは、それぞれ電源電位ＶＣＣ（例えば、３．３Ｖ）、接地電位ＧＮＤ（＝０Ｖ）に設定される。
【０１３４】
従って、ワード線制御部８０のＮＯＲ８１の出力信号は“Ｈ”となり、信号ＸＷＨ，ｎＸＷＨは、それぞれ電位ＶＮＮ，ＶＰＰとなる。これにより、行デコーダ６０ＣのＴＧ６６はオフ状態、ＴＧ６７はオン状態となり、ノードＮ６１がこのＴＧ６７を介してワード線ＷＬに接続される。
【０１３５】
また、アドレス信号ＡＸ０〜ＡＸ４の論理値の組合わせにより、プリデコーダＣ７０Ａ0 〜７０Ａ31の内のいずれか１個が選択される。選択されたプリデコーダＣ７０Ａからは、“Ｈ”の信号ＸＰＲが出力され、選択されていないプリデコーダＣ７０Ａからは、“Ｌ”の信号ＸＰＲが出力される。
【０１３６】
同様に、アドレス信号ＡＸ５〜ＡＸ９の論理値の組合わせにより、プリデコーダＢ５０Ｂ0 〜５０Ｂ31の内のいずれか１個が選択される。選択されたプリデコーダＢ５０Ｂからは、“Ｈ”の信号ＢＳＲが出力され、選択されていないプリデコーダＢ５０Ｂからは、“Ｌ”の信号ＢＳＲが出力される。
【０１３７】
信号ＸＰＲ，ＢＳＲは、行デコーダ６０ＣのＡＮＤ６８に与えられる。従って、アドレス信号ＡＸ０〜ＡＸ４及びアドレス信号ＡＸ５〜ＡＸ９で選択された行デコーダ６０ＣのノードＮ６１は電源電圧ＶＣＣとなり、選択されていない行デコーダ６０ＣのノードＮ６１は接地電位ＧＮＤとなる。ノードＮ６１の電位は、ＴＧ６７を介してノードＮ６２に出力される。これにより、選択された行デコーダ６０Ｃに接続されたワード線ＷＬが、電源電圧ＶＣＣで駆動される。
【０１３８】
消去動作及び書込み動作では、書込制御信号ＰＧ、セクタ消去信号ＥＲ、ブロック消去信号ＢＥＲ及びチップ消去信号ＣＥＲの内のいずれかひとつが“Ｈ”に設定される。従って、ワード線制御部８０のＮＯＲ８１の出力信号は“Ｌ”となり、信号ＸＷＨ，ｎＸＷＨは、それぞれ電位ＶＰＰ，ＶＮＮとなる。これにより、行デコーダ６０ＢのＴＧ６６はオン状態、ＴＧ６７はオフ状態となり、ノードＮ６０がこのＴＧ６６を介してワード線ＷＬに接続される。
【０１３９】
ノードＮ６０に接続される回路は、プリデコーダＡ４０、プリデコーダＢ５０Ｂ、及び行デコーダ６０Ｃ中の消去及び書込み用のデコード部を構成するＰＭＯＳ６１及びＮＭＯＳ６２，６３である。これらの回路は、図９中の回路と同一構成である。従って、消去動作及び書込み動作は、第３の実施形態で説明したとおりである。
【０１４０】
以上のように、この第４の実施形態のワード線駆動回路では、第３の実施形態と同様の利点を有し、かつ第３の実施形態よりも若干回路構成を簡素化することができる。
【０１４１】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  １０２４本のワード線ＷＬを駆動するワード線駆動回路を例示したが、ワード線ＷＬの数は任意である。
【０１４２】
（ｂ）  ブロック消去動作におけるブロックサイズは、例示したものに限定されない。
【０１４３】
（ｃ）  電源電圧ＶＣＣや、電位ＶＰＰ，ＶＮＮの値は、例示したものに限定されない。
【０１４４】
（ｄ）  プリデコーダＡ４０、プリデコーダＢ５０、プリデコーダＣ７０等の回路構成は、図示したものに限定されない。例えば、図９において、プリデコーダＡ４０中のインバータ４２の出力信号を信号ＸＰＲとして取り出せば、プリデコーダＣ７０は不要となる。
【０１４５】
（ｅ）  また、図８において、書込み動作時には、ノードＮ６１は無関係になるので、３入力のＡＮＤ６４とインバータ６５に代えて２入力のＡＮＤを用い、信号ＸＰＲと信号ＢＳＲの論理積を取るようにしても良い。
【０１４７】
本発明によれば、全領域または一部の領域を一括して消去する場合に、第１の出力手段においてオフ状態になる第２の半導体スイッチに一定の緩和電圧を与える緩和手段を有している。これにより、オフ状態の第２の半導体スイッチに印加される電位差が低減し、リーク電流を減少させることができる。更に、出力手段を、書込み及び消去用の第１の出力手段と、読出し用の第２の出力手段とに分離し、第２の出力手段は通常の論理信号で動作するように構成している。これにより、高速な読出動作が可能になるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すワード線駆動回路の概略の構成図である。
【図２】従来の不揮発性半導体メモリのワード線駆動回路を示す概略の構成図である。
【図３】図２の主要部の回路の一例を示す図である。
【図４】図３中のレベルシフタの一例を示す回路図である。
【図５】図１の主要部の回路の一例を示す図である。
【図６】本発明の第２の実施形態を示すワード線駆動回路の概略の構成図である。
【図７】図６の主要部の回路の一例を示す図である。
【図８】本発明の第３の実施形態を示すワード線駆動回路の概略の構成図である。
【図９】図８の主要部の回路の一例を示す図である。
【図１０】本発明の第４の実施形態を示すワード線駆動回路の概略の構成図である。
【図１１】図１０の主要部の回路の一例を示す図である。
【符号の説明】
１０，２０，２０Ａ    アドレス線駆動部
３０    書込制御部
４０    プリデコーダＡ
５０，５０Ａ，５０Ｂ    プリデコーダＢ
５４    ＮＯＲ
６０Ａ，６０Ｂ，６０Ｃ    行デコーダ
６１    ＰＭＯＳ
６２，６３    ＮＭＯＳ
６４，６８    ＡＮＤ
６６，６７    トランスファ・ゲート
７０，７０Ａ    プリデコーダＣ
８０    ワード線制御部
【図１】
0004796238.tif 000007
【図２】
0004796238.tif 000008
【図３】
0004796238.tif 000009
【図４】
0004796238.tif 000010
【図５】
0004796238.tif 000011
【図６】
0004796238.tif 000012
【図７】
0004796238.tif 000013
【図８】
0004796238.tif 000014
【図９】
0004796238.tif 000015
【図１０】
0004796238.tif 000016
【図１１】
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