(57)【特許請求の範囲】
【請求項１】
入力した２つのクロック信号の位相差を補間してなる位相のクロック信号をそれぞれ出力する複数のインターポレータと、
前記複数のインターポレータから出力される複数のクロック信号（「第１群のクロック信号」という）のうち相隣る位相のクロック信号の位相を分割してなる複数のクロック信号（「第２群のクロック信号」という）を出力する回路を備え、
前記第１群のクロック信号を、入力データとエッジの一方の検出に用い、前記第２群のクロック信号を、前記入力データとエッジの他方の検出に用いてなる、ことを特徴とするクロックアンドデータリカバリ回路。
【請求項２】
互いに位相が（１８０／Ｎ）度離間してなる２Ｎ相のクロック信号を生成する回路と、
前記２Ｎ相のクロック信号のうち位相が（３６０／Ｎ）度離間した２つのクロック信号をそれぞれ入力して位相を補間し、前記補間した信号、及び、前記補間した信号と逆相の信号をそれぞれ出力するＮ個のインターポレータを備え、
前記Ｎ個のインターポレータからは位相が補間された２Ｎ相のクロック信号が出力され、
前記Ｎ個のインターポレータからの前記２Ｎ相のクロック信号はそのままバッファリングして出力し、前記Ｎ個のインターポレータからの前記２Ｎ相のクロック信号のうち、相隣る位相の２つのクロック信号の中間の位相の２Ｎ相のクロック信号を出力することで、合計４Ｎ相のクロック信号を出力する２Ｎ相４Ｎ相変換回路を備え、
前記２Ｎ相４Ｎ相変換回路からの前記４Ｎ相のクロック信号のうち、１組の２Ｎ相のクロック信号を入力データの検出に用い、残り２Ｎ相のクロック信号をエッジの検出に用いてなる、ことを特徴とするクロックアンドデータリカバリ回路。
【請求項３】
前記１組の２Ｎ相のクロック信号を、偶データと奇データとがマルチプレクスされたシリアルデータのデータ検出に用い、他の２Ｎ相のクロック信号をエッジ検出に用いてなる、ことを特徴とする請求項２記載のクロックアンドデータリカバリ回路。
【請求項４】
互いに位相が９０度離間してなる４相のクロック信号を生成する４相クロック生成回路と、
前記４相クロック生成回路からの４相クロック信号のうち、第１相及び第３相のクロック信号を入力して位相を補間し、前記補間した信号、及び、前記補間した信号と逆相の信号を出力する第１のインターポレータと、
前記４相クロック生成回路からの４相クロック信号のうち、第２相及び第４相のクロック信号を入力して位相を補間し、前記補間した信号、及び、前記補間した信号と逆相の信号を出力する第２のインターポレータと、
前記第１及び第２のインターポレータからの４相のクロック信号を入力し、前記第１及び第２インターポレータからの４相のクロック信号はそのままバッファリングして出力し、前記第１及び第２のインターポレータからの４相のクロック信号のうち位相が相隣る２つのクロック信号を補間した４相のクロック信号を生成することで、８相のクロック信号を出力する４相８相変換回路と、
を備え、
前記４相８相変換回路からの８相のクロック信号のうち、１組の４相クロック信号を、偶データ、奇データがマルチプレクスされて転送されるシリアルデータのデータ検出に用い、残りの４相クロック信号をエッジ検出に用いてなる、ことを特徴とするクロックアンドデータリカバリ回路。
【請求項５】
前記第１及び第２のインターポレータの位相の補間量をそれぞれ個別に制御する制御回路を備え、偶データ及び奇データのデューティ変化に対応して個別にデューティ補正を可能としている、ことを特徴とする請求項４記載のクロックアンドデータリカバリ回路。
【請求項６】
前記４相８相変換回路は、前記第１及び第２インターポレータからの４相のクロック信号はそのままバッファリングしてそれぞれ出力する第１乃至第４のバッファ回路と、
前記第１、第２のインターポレータからの４相のクロック信号のうち位相が相隣る２つのクロック信号のタイミング差を２分割したクロック信号をそれぞれ生成する第１乃至第４のタイミング分割回路を備えている、ことを特徴とする請求項４記載のクロックアンドデータリカバリ回路。
【請求項７】
前記第１及び第２インターポレータからの４相のクロック信号はそのままバッファリングしてそれぞれ出力する前記第１乃至第４のバッファ回路を、前記第１及び第２インターポレータからの４相のクロック信号のそれぞれについてクロック信号を２つの入力端に共通入力する第５乃至第８のタイミング分割回路で構成してなる、ことを特徴とする請求項６記載のクロックアンドデータリカバリ回路。
【請求項８】
前記４相クロック生成回路からの４相クロック信号のうち、第１相及び第３相のクロック信号を入力し、第１の選択信号に基づき、前記第１相及び第３相のクロック信号の一方を選択して、前記第１のインターポレータの第１の入力に供給する第１のセレクタと、
前記４相クロック生成回路からの前記４相クロック信号のうち、第２相及び第４相のクロック信号を入力し、第２の選択信号に基づき、前記第２相及び第４相のクロック信号の一方を選択して前記第１のインターポレータの第２の入力に供給する第２のセレクタと、
前記４相クロック生成回路からの４相クロック信号のうち、前記第１相及び第３相のクロック信号を入力し、前記第１の選択信号に基づき、前記第１相及び第３相のクロック信号の一方を選択して前記第２のインターポレータの第１の入力に供給する第３のセレクタと、
前記４相クロック生成回路からの４相クロック信号のうち、前記第２相及び第４相のクロック信号を入力し、前記第１の選択信号に基づき、前記第２相及び第４相のクロック信号の一方を選択して前記第２のインターポレータの第２の入力に供給する第４のセレクタと、
を備えている、ことを特徴とする請求項４記載のクロックアンドデータリカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信データを入力し該受信データに同期したクロック信号及びデータを抽出するクロックアンドデータリカバリ回路に関する。
【背景技術】
【０００２】
図５は、受信データから該受信データに同期したクロック信号及びデータを抽出するクロックアンドデータリカバリ回路の典型的な構成の一例を示す図である。図５を参照すると、４相クロック生成回路（「４相生成回路」と略記される）１０は、不図示のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路等で生成されたクロック信号ＣＬＫを受け、クロック信号ＣＬＫを分周する等して位相が互いに９０度づつ離間している４相クロック信号を生成する。
【０００３】
第１のセレクタ２０１は、４相生成回路１０から出力される０度と１８０度のクロック信号を入力し、０、１８０選択信号に基づき、０度と１８０度のクロック信号のうちの一方を選択して出力する。第２のセレクタ２０２は、４相生成回路１０から出力される９０度と２７０度のクロック信号を入力し、９０、２７０選択信号に基づき、９０度と２７０度のクロック信号の一方を選択して出力する。第３のセレクタ２０３は、４相生成回路１０から出力される０度と１８０度のクロック信号を入力し、０、１８０選択信号に基づき、０度と１８０度のクロック信号のうち一方を選択して出力する。第４のセレクタ２０４は、４相生成回路１０から出力される９０度と２７０度のクロック信号を入力し、９０、２７０選択信号に基づき、９０度と２７０度のクロック信号の一方を選択して出力する。
【０００４】
第１のインターポレータ３０１は、第１、第２のセレクタ２０１、２０２の出力を入力し、入力した２つの信号の位相差を、制御回路７０’からのインターポレータ制御信号にしたがって補間した位相の信号を、０、１８０データラッチ用のクロック信号（差動クロック信号）として出力する。
【０００５】
第２のインターポレータ３０２は、第３、第４のセレクタ２０３、２０４の出力を入力し、入力した２つの信号の位相差を、制御回路７０’からのインターポレータ制御信号にしたがって補間した位相の信号を、９０、２７０エッジ用のクロック信号（差動クロック信号）として出力する。
【０００６】
レシーバ４０はシリアルデータを受信して出力する。
【０００７】
第１のラッチ５０１は、受信シリアルデータを、第１のインターポレータ３０１からの０データラッチ用のクロック信号の立ち上がりエッジでサンプルし、データ（偶データ）を出力する。
【０００８】
第２のラッチ５０２は、受信シリアルデータを、第１のインターポレータ３０１からの１８０データラッチ用のクロック信号（０エッジラッチ用の逆相クロック信号）立ち上がりエッジでサンプルし、データ（奇データ）を出力する。
【０００９】
第３のラッチ５０３は、受信シリアルデータを、第２のインターポレータ３０２からの９０エッジラッチ用の立ち上がりエッジでサンプルする。
【００１０】
第４のラッチ５０４は、受信シリアルデータを、第２のインターポレータ３０２からの２７０エッジラッチ用のクロック信号（９０エッジラッチ用の逆相クロック信号）の立ち上がりエッジでサンプルする。
【００１１】
デジタルフィルタ６０'には、第１乃至第４のラッチ５０１乃至５０４の出力が供給され、フィルタ処理した結果に基づき、位相を進ませるか、遅らせるための制御信号であるＵＰ、ＤＯＷＮ信号を出力する。
【００１２】
制御回路７０’は、ＵＰ、ＤＯＷＮ信号に基づき、０、１８０選択信号、９０、２７０選択信号、インターポレータ制御信号を出力する。なお、０、１８０選択信号、９０、２７０選択信号は、第１、第３のセレクタ２０１、２０３において４相生成回路１０からの０度を選択しているときは、第２、第４のセレクタ２０２、２０４において４相生成回路１０からの９０度を選択し、第１、第３のセレクタ２０１、２０３において４相生成回路１０からの１８０度を選択しているときは、第２、第４のセレクタ２０２、２０４において２７０度を選択する。すなわち、第１、第３のセレクタ２０１、２０３、及び第２、第４のセレクタ２０２、２０４において４相生成回路１０からのある位相のクロック信号を選択しているときに、制御回路７０’において、ＵＰ、ＤＯＷＮ信号にしたがって、インターポレータ３０１、３０２での位相差の内分値（内分ｘ：１−ｘの値ｘ）がｘ＞１又はｘ＜０となった場合（オーバーフロー又はアンダーフロー）に、０、１８０制御信号、９０、２７０制御信号により、第１、第３のセレクタ２０１、２０３、及び第２、第４のセレクタ２０２、２０４において、４相生成回路１０からの他の位相のクロック信号への切替が行われる。
【００１３】
図６は、図５の回路の動作を説明するタイミング波形図である。図６には、アイパタンが例示され、偶（ｅｖｅｎ）データ、奇（ｏｄｄ）データの白抜き部分は、アイ開口を表している。送信先で偶データと奇データとがマルチプレクスされたシリアルデータがレシーバ４０に入力され、偶（ｅｖｅｎ）データは、０度のクロック信号の立ち上がりエッジでラッチ５０１によってサンプルされ、奇（ｏｄｄ）データは１８０度のクロック信号（０度と逆相のクロック信号）の立ち上がりエッジでラッチ５０２によってサンプルされる。偶データ、奇データ間のエッジは、９０度クロック信号と２７０度クロック信号の立ち上がりエッジでそれぞれサンプルされる。
【００１４】
なお、インターポレータを備えたクロックアンドデータリカバリ回路として特許文献１等の記載が参照される。インターポレータはＣＭＯＳ回路（例えば特許文献１の図４、図６）によるもののほか、例えば図７に示すような差動回路で構成してもよい（特許文献１参照）。図７を参照すると、このインターポレータは、負荷回路を共通とし、第１の差動入力ＩＮ１、ＩＮ１Ｂをゲートに入力する第１の差動対（ＭＮ６１、ＭＮ６２）の共通ソース、及び、第２の差動入力ＩＮ２、ＩＮ２Ｂをゲートに入力する第２の差動対（ＭＮ６３、ＭＮ６４）の共通ソースにそれぞれ接続される電流源ＣＳ１、ＣＳ２に流れる電流を制御信号ｉｃｔｌ［１５：０］で可変させることで、差動出力信号ＯＵＴ、ＯＵＴＢの位相を可変制御するものである。
【００１５】
【特許文献１】特開２００２−１９０７２４号公報（図４、図６、図１５）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、図５を参照して説明した従来のクロックアンドデータリカバリ回路においては、データラッチ用のクロック信号として、１つのインターポレータ３０１より差動出力されたクロック信号（０度データラッチ用クロックとその逆相の１８０度データラッチ用クロック）が用いられている。つまり、偶奇データに対して、それぞれ別々に、データラッチ用のクロック信号を位相制御する構成とはされていない。
【００１７】
より詳細には、例えば図６に示すように、偶（ｅｖｅｎ）と奇（ｏｄｄ）のデータのデューティは異なっているが（偶データの方が奇データよりも長い）、奇（ｏｄｄ）のデータのサンプリングは、偶（ｅｖｅｎ）データのサンプリング位置から１８０度の位相で行われる。すなわち、奇（ｏｄｄ）データのサンプリング・タイミングは、偶（ｅｖｅｎ）データのサンプリング・タイミングに依存した形で制御される。
【００１８】
このように、図５に示した構成のクロックアンドデータリカバリ回路の場合、デューティの劣化したデータの偶奇のアイ開口に応じて、データラッチ用のクロック信号の位相を、偶奇、独立に制御することはできない、という課題がある。
【００１９】
また、図５に示したクロックアンドデータリカバリ回路において、データラッチ用のクロック信号を、偶奇で別々に制御しようとした場合、制御回路７０’からの制御信号により位相のシフト量を可変制御するインターポレータの個数が増大し、回路規模の増大を招く。
【課題を解決するための手段】
【００２０】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００２１】
本発明の１つのアスペクト（側面）に係るクロックアンドデータリカバリ回路は、入力した２つのクロック信号の位相差を補間してなるクロック信号をそれぞれ出力する複数のインターポレータと、前記複数のインターポレータから出力される複数のクロック信号（「第１群のクロック信号」という）のうち相隣る位相のクロック信号の位相を分割してなる複数のクロック信号（「第２群のクロック信号」という）を出力する回路を備え、
前記第１群のクロック信号を、入力データとエッジの一方の検出に用い、前記第２群のクロック信号を、前記入力データとエッジの他方の検出に用いている。
【００２２】
本発明に係るクロックアンドデータリカバリ回路は、互いに位相が（１８０／Ｎ）度離間してなる２Ｎ相のクロック信号を生成する回路と、２Ｎ相のクロック信号のうち位相が（３６０／Ｎ）度離間した２つのクロック信号をそれぞれ入力して位相を補間し、前記補間した信号、及び、前記補間した信号と逆相の信号をそれぞれ出力するＮ個のインターポレータを備え、前記Ｎ個のインターポレータからは位相が補間された２Ｎ相のクロック信号が出力され、前記Ｎ個のインターポレータからの前記２Ｎ相のクロック信号はそのままバッファリングして出力し、前記Ｎ個のインターポレータからの前記２Ｎ相のクロック信号のうち、相隣る位相の２つのクロック信号の中間の位相の２Ｎ相のクロック信号を出力することで、合計４Ｎ相のクロック信号を出力する２Ｎ相４Ｎ相変換回路を備え、前記２Ｎ相４Ｎ相変換回路からの前記４Ｎ相のクロック信号のうちの１組の２Ｎ相のクロック信号はデータ検出に用いられ、残り２Ｎ相のクロック信号はエッジ検出に用いられる。
【００２３】
本発明においては、前記１組の２Ｎ相のクロック信号を、偶データと奇データとがマルチプレクスされたシリアルデータのデータ検出に用いられ、他の２Ｎ相のクロック信号は、エッジ検出に用いられる。
【００２４】
本発明においては、好ましくは、互いに位相が９０度ごと離間した４相のクロック信号を生成する４相クロック生成回路と、前記４相クロック生成回路からの４相クロックのうち位相が１８０度離間した２つのクロック信号を入力して位相を補間し、前記補間した信号、及び、前記補間した信号と逆相の信号を出力する第１及び第２のインターポレータと、前記第１及び第２のインターポレータからの４相のクロック信号を入力し、前記第１及び第２インターポレータからの４相のクロック信号はそのままバッファリングして出力し、前記第１及び第２のインターポレータからの４相のクロック信号のうち位相が相隣る２つのクロック信号を補間した４相のクロック信号を生成することで、８相のクロック信号を出力する４相８相変換回路と、を備え、前記４相８相変換回路からの８相のクロック信号のうち、１組の４相クロック信号を、偶データ、奇データがマルチプレクスされて転送されるシリアルデータのデータ検出に用い、残りの４相クロック信号をエッジ検出に用いられる。
【００２５】
本発明において、前記第１及び第２のインターポレータの位相の補間量をそれぞれ個別に制御する制御回路を備え、偶データ及び奇データのデューティ変化に対応して個別にデューティ補正を可能としている。
【００２６】
本発明において、前記４相８相変換回路は、前記第１及び第２インターポレータからの４相のクロック信号はそのままバッファリングしてそれぞれ出力する第１乃至第４のバッファ回路と、前記第１、第２のインターポレータからの４相のクロック信号のうち位相が相隣る２つのクロック信号のタイミング差を２分割したクロック信号をそれぞれ生成する第１乃至第４のタイミング分割回路を備えている。
【００２７】
本発明において、前記第１及び第２インターポレータからの４相のクロック信号はそのままバッファリングしてそれぞれ出力する前記第１乃至第４のバッファ回路を、前記第１及び第２インターポレータからの４相のクロック信号のそれぞれについてクロック信号を２つの入力端に共通入力する第５乃至第８のタイミング分割回路で構成してもよい。
【００２８】
本発明においては、前記４相クロック生成回路からの４相クロック信号のうち、第１相及び第３相のクロック信号を入力し、第１の選択信号に基づき、前記第１相及び第３相のクロック信号の一方を選択して前記第１のインタポレータの第１の入力に供給する第１のセレクタと、前記４相クロック生成回路からの前記４相クロック信号のうち、第２相及び第４相のクロック信号を入力し、第２の選択信号に基づき、前記第２相及び第４相のクロック信号の一方を選択して前記第１のインタポレータの第２の入力に供給する第２のセレクタと、前記４相クロック生成回路からの４相クロック信号のうち、前記第１相及び第３相のクロック信号を入力し、前記第１の選択信号に基づき、前記第１相及び第３相のクロック信号の一方を選択して前記第２のインタポレータの第１の入力に供給する第３のセレクタと、前記４相クロック生成回路からの４相クロック信号のうち、前記第２相及び第４相のクロック信号を入力し、前記第１の選択信号に基づき、前記第２相及び第４相のクロック信号の一方を選択して前記第２のインタポレータの第２の入力に供給する第４のセレクタと、を備えた構成としてもよい。
【発明の効果】
【００２９】
本発明によれば、複数のインタポレータで補間されたクロックのうち位相が隣接する２つのクロックの位相を分割したクロックを生成する回路を備え、前記複数のインタポレータで補間されたクロック信号をそのまま、入力データとエッジの一方の検出に用い、前記分割したクロックを入力データとエッジの他方の検出に用いる構成としたことにより、偶データ及び奇データのデューティ変化に対応して、個別にデューティ補正を可能としている。かかる構成の本発明によれば、回路規模の増大を抑止している。
【発明を実施するための最良の形態】
【００３０】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明は、互いに位相が３６０度／２Ｎ離間した２Ｎ相クロック信号の２クロック信号の位相を補間することで所望の位相の２Ｎ相のクロック信号を生成するインターポレータと、２Ｎ相のクロック信号の隣接する位相の２つのクロック信号を補間した２Ｎ個のクロック信号と、インターポレータからの２Ｎ相のクロック信号をそのままバッファリングした２Ｎ個のクロック信号と、からなる計４Ｎ個のクロック信号を生成する２Ｎ相４Ｎ相変換回路を備えている。２Ｎ相４Ｎ相変換回路から出力される４Ｎ相のクロック信号のうち２Ｎ相のクロック信号を、受信シリアルデータ（偶データ、奇データがマルチプレクスされて転送される）のデータ検出に用い、残りの２Ｎ相のクロック信号を、エッジ検出に用いる。本発明によれば、データをラッチする２Ｎ相クロック信号の位相に関して、偶、奇データ毎別々にオフセット調整することができる。このため、シリアルデータのデューティずれに合わせて位相を調整することができる。以下、実施例に即して説明する。なお、以下では、図３を参照して説明した４相クロック信号に、本発明を適用した例を説明する。
【実施例１】
【００３１】
図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本実施例において、４相生成回路１０は、不図示のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路等で生成されたクロック信号ＣＬＫを受け、該クロック信号ＣＬＫを分周する等して位相が互いに９０度づつ離間している４相クロック信号を生成する。
【００３２】
第１のセレクタ２０１は、４相生成回路１０から出力される０度と１８０度のクロック信号を入力し、０、１８０選択信号に基づき、０度と１８０度のクロック信号の一方を選択して出力する。第２のセレクタ２０２は、４相生成回路１０から出力される９０度と２７０度のクロック信号を入力し、９０、２７０選択信号に基づき、９０度と２７０度のクロック信号の一方を選択して出力する。第３のセレクタ２０３は、４相生成回路１０から出力される０度と１８０度のクロック信号を入力し、０、１８０選択信号に基づき、０度と１８０度のクロック信号の一方を選択して出力する。第４のセレクタ２０４は、４相生成回路１０から出力される９０度と２７０度のクロック信号を入力し、９０、２７０選択信号に基づき、９０度と２７０度のクロック信号の一方を選択して出力する。
【００３３】
第１のインターポレータ３０１は、第１、第２のセレクタ２０１、２０２の出力を入力し、入力した２つの信号の位相差を、制御回路７０からの偶クロック信号インターポレータ制御信号にしたがって補間した位相の位相０、１８０データラッチ用のクロック信号（差動クロック信号）を出力する。
【００３４】
第２のインターポレータ３０２は、第３、第４のセレクタ２０３、２０４の出力を入力し、入力した２つの信号の位相差を、制御回路７０からの奇クロック信号インターポレータ制御信号にしたがって補間した位相の９０、２７０エッジ用のクロック信号（差動クロック信号）を出力する。
【００３５】
４相８相変換回路８０は、第１のインターポレータ３０１からの出力（０、１８０度のクロック信号）、第２のインターポレータ３０２からの出力（９０、２７０度のクロック信号）を入力し、第１及び第２のインターポレータ３０１及び３０２からの４相クロック信号（０、１８０、及び、９０、２７０）は、そのままバッファを介して出力する。また、４相８相変換回路８０は、第１及び第２のインターポレータ３０１及び３０２からそれぞれ出力される０度と９０度のクロック信号、第２及び第１のインターポレータ３０２及び３０１からそれぞれ出力される９０度と１８０度のクロック信号、第１及び第２のインターポレータ３０１及び３０２からそれぞれ出力される１８０度と２７０度のクロック信号、第２及び第１のインターポレータ３０２及び３０１からそれぞれ出力される２７０度と３６０度（２７０度の次のサイクルの０度）のクロック信号から、それぞれ、４５度、１３５度、２２５度、３１５度の位相のクロック信号（４５エッジ、１３５エッジ、２２５エッジ、３１５エッジラッチ用のクロック信号という）を生成する。かかる構成により、４相８相変換回路８０は、８相のクロック信号を出力する。
【００３６】
第１のラッチ５０１は、受信シリアルデータを０データラッチ用のクロック信号の立ち上がりエッジでラッチし、データ（偶データ）を出力する。
【００３７】
第３のラッチ５０３は、受信シリアルデータを９０データラッチ用のクロック信号の立ち上がりエッジでラッチし、データ（奇データ）を出力する。
【００３８】
第５のラッチ５０５は、受信シリアルデータを１８０データラッチ用のクロック信号の立ち上がりエッジでラッチし、データ（偶データ）を出力する。
【００３９】
第７のラッチ５０７は、受信シリアルデータを２７０データラッチ用のクロック信号の立ち上がりエッジでラッチし、データ（奇データ）を出力する。
【００４０】
第２のラッチ５０２は、受信シリアルデータを４５エッジラッチ用のクロック信号の立ち上がりエッジでラッチし、ラッチ結果（エッジ検出結果）を出力する。
【００４１】
第４のラッチ５０４は、受信シリアルデータを１３５エッジラッチ用のクロック信号の立ち上がりエッジでラッチし、ラッチ結果（エッジ検出結果）を出力する。
【００４２】
第６のラッチ５０６は、受信シリアルデータを２２５エッジラッチ用のクロック信号の立ち上がりエッジでラッチし、ラッチ結果（エッジ検出結果）を出力する。
【００４３】
第８のラッチ５０８は、受信シリアルデータを３１５エッジラッチ用のクロック信号の立ち上がりエッジでラッチし、ラッチ結果（エッジ検出結果）を出力する。
【００４４】
デジタルフィルタ６０には、第１乃至第８のラッチ５０１〜５０８の出力が供給され、フィルタ処理した結果に基づき、ＵＰ、ＤＯＷＮ信号を出力する。
【００４５】
制御回路７０は、ＵＰ、ＤＯＷＮ信号に基づき、０、１８０選択信号、９０、２７０選択信号、偶、奇インターポレータ制御信号を出力する。
【００４６】
本実施例は、２つのインターポレータ３０１、３０２を、シリアルデータの偶数、奇数データのサンプル用の４相クロック信号の生成用として用い、エッジの検出を、インターポレータで補間された４相クロック信号の相隣る位相のクロック信号の位相差を分割して生成している。
【００４７】
図２は、図１の構成の動作の一例を示すタイミング波形図である。図２には、アイパタンが例示され、偶（ｅｖｅｎ）データ、奇（ｏｄｄ）データの白抜き部分はアイ開口を表している。偶データを０データラッチ用クロック信号の立ち上がりエッジでラッチし、奇データを、９０データラッチ用クロック信号の立ち上がりエッジでラッチし、次の偶データを１８０データラッチ用クロック信号の立ち上がりエッジでラッチし、次の奇データを２７０データラッチ用クロック信号の立ち上がりエッジでラッチする。また偶奇データのエッジを、４５、１３５、２２５、３１５度のエッジラッチ用クロック信号の立ち上がりエッジでそれぞれラッチする。
【００４８】
本実施例によれば、４相クロックから８相クロックを生成して、シリアルデータのデータ及びエッジをサンプルしており、シリアルデータの転送レートとして、図４の構成の２倍の転送レートで動作する。
【００４９】
また、本実施例によれば、エッジ検出用のクロック信号を、データラッチ用のクロック信号を生成するインターポレータの出力を補間することで生成し、２つのインターポレータ３０１、３０２から出力される４相のクロック信号を、データラッチ用のクロック信号に用いることができる。例えば偶データのサンプリングを、インターポレータ３０１から出力されるクロック信号（０度、１８０度）、奇データのサンプリングをインターポレータ３０２から出力されるクロック信号（９０度、２７０度）に割り当てることで、偶奇データのサンプリング位相を別々に制御することができる。図２に示す例では、偶奇データのデューティは大きく相違しているが、本実施例では、例えば０度、９０度のデータラッチ用のクロック信号の位相をそれぞれ別々に制御することができる。このため、本実施例によれば、偶奇のデータのデューティの変動等に対して、デューティを適切に補正することができる。
【００５０】
なお、本実施例において、４相８相変換回路８０は、第１及び第２のインターポレータ３０１及び３０２からの０、９０、１８０、２７０度の４相クロック信号は、そのままバッファリングして出力し、４相クロック信号の相隣る位相のクロック信号の位相差を分割して生成する構成であれば任意の構成のものが用いられる。
【００５１】
図３は、図１の４相８相変換回路８０の構成の一例を示す図であり、８個のタイミング差分割回路８１〜８８で構成したものである。タイミング差分割回路８１、８３、８５、８７は、第１及び第２のインターポレータ３０１及び３０２からの０度、９０度、１８０度、２７０度の４相クロック信号を２つの入力ＩＮ１、ＩＮ２に共通に入力し、０度、９０度、１８０度、２７０度のクロック信号を出力する。タイミング差分割回路８２、８４、８６、８８は、第１及び第２のインターポレータ３０１及び３０２からの０度と９０度、９０度と１８０度、１８０度と２７０度、２７０度と３６０度の信号を２つの入力ＩＮ１とＩＮ２にそれぞれ入力し、２つの入力の位相差を等分割した４５度、１３５度、２２５度、３１５度のクロック信号をそれぞれ出力する。なお、タイミング差分割回路８１〜８８は、２つの入力信号の位相差を分割した位相を有する出力信号を生成する構成であれば、任意の構成のものが用いられる。
【００５２】
図４は、図３のタイミング差分割回路８１〜８８の構成の一例を示す図であり、ＣＭＯＳで構成したものである。図４を参照すると、タイミング差分割回路は、ＩＮ１、ＩＮ２を入力とするＯＲ回路と、ソースが電源ＶＤＤに接続されゲートがＯＲ回路の出力に接続されたＰＭＯＳトランジスタＭＰ１と、ソースがそれぞれ定電流Ｉ０を介してＧＮＤに接続され、ドレインがＰＭＯＳトランジスタＭＰ１のドレインに共通接続され、ゲートがＩＮ１、ＩＮ２にそれぞれ接続されたＮＭＯＳトランジスタＭＮ１、ＭＮ２と、ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１、ＭＮ２のドレインの共通接続点に入力が接続されたインバータＩＮＶを備えている。この回路の動作の概略を以下に説明する。
【００５３】
入力ＩＮ１、ＩＮ２がともにＬＯＷレベルのとき、ＯＲ回路の出力はＬＯＷレベルとなり、ＰＭＯＳトランジスタＭＰ１がオンし、インバータＩＮＶの入力を電源電位ＶＤＤとし（ＶＤＤで容量Ｃを充電する）、インバータＩＮＶの出力はＬＯＷレベルとされる。この状態から、例えばＩＮ１がＨＩＧＨレベルに遷移すると、ＰＭＯＳトランジスタＭＰ１はオフし、インバータＩＮＶの入力端の容量Ｃの蓄積電荷は電流Ｉ０で放電される。ＩＮ１のＨＩＧＨレベルへ遷移した後、つづいてＩＮ２がＨＩＧＨレベルに遷移すると、容量Ｃの蓄積電荷は２Ｉ０で放電され、インバータＩＮＶの入力端電位（容量Ｃの端子電圧）が閾値を下回ると、インバータＩＮＶ１の出力はＨＩＧＨレベルに遷移する。ＩＮ１の立ち上がりから時間Ｔ後にＩＮ２が立ち上がった場合のインバータＩＮＶの出力は、ＩＮ１の立ち上がりでＩＮ２も同時に立ち上がった場合のインバータＩＮＶの出力の立ち上がりのタイミングと、ＩＮ２が立ち上がりのタイミングで同時にＩＮ１も立ち上がった場合（ＩＮ１の立ち上がりがＴ遅れる）のインバータＩＮＶの出力の立ち上がりのタイミングの中間に位置している。
【００５４】
あるいは、図３のタイミング差分割回路８１〜８８は、図７の構成において、ＣＳ１、ＣＳ２を同一値の定電流源（固定値の定電流源）で構成し、制御信号ｉｃｔｌを省略した構成としてもよい。
【００５５】
なお、上記実施例では、エッジ検出用のクロック信号を、データラッチ用のクロック信号を生成するインターポレータの出力を補間することで生成し、インターポレータ３０１、３０２からの４相クロック信号をデータラッチ用のクロック信号に用いることができるため、偶数番目、奇数番目のデータのサンプリング位相を別々に制御することができる。
【００５６】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作の一例を示すタイミング波形図である。
【図３】図１の４相８相変換回路の構成の一例を示す図である。
【図４】図３のタイミング差分割回路の構成の一例を示す図である。
【図５】従来のクロックアンドデータリカバリ回路の典型的な構成の一例を示す図である。
【図６】図４の動作の一例を示すタイミング波形図である。
【図７】インターポレータの一例を示す図である。
【符号の説明】
【００５８】
１０  ４相生成回路
２０１〜２０４  選択回路
３０１、３０２  インターポレータ
４０  レシーバ
５０１〜５０８  ラッチ回路
６０、６０’  デジタルフィルタ
７０、７０’  制御回路
【図１】
0004749168.tif 000002
【図２】
0004749168.tif 000003
【図３】
0004749168.tif 000004
【図４】
0004749168.tif 000005
【図５】
0004749168.tif 000006
【図６】
0004749168.tif 000007
【図７】
0004749168.tif 000008