(57)【特許請求の範囲】
【請求項１】
リフレッシュを必要とするメモリセルで構成されたメモリセルアレイを有し、アクセスアドレスと共に書き込み要求及び書き込みデータが非同期的に与えられる半導体記憶装置において、
前記アクセスアドレスに対する書き込みサイクルに付随して前記メモリセルアレイのリフレッシュを行うアクセス手段と、
前記書き込み要求が与えられたメモリサイクルよりも後の時点において、該メモリサイクルで与えられた前記アクセスアドレス及び前記書き込みデータを用いた書き込みをレイトライトで前記アクセス手段に行わせる書き込み制御手段と、前記レイトライトが行われる書き込みサイクルにおいて、アウトプットイネーブル信号に基づいてリード動作を禁止するリード禁止制御手段と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記レイトライトが行われる書き込みサイクルにおいて、前記アクセスアドレスが変化することなくアウトプットイネーブル信号が活性化された場合、前記レイトライトで書き込むべきデータとして保持されたデータを出力するように構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
書き込みサイクルにおいて、アウトプットイネーブル信号をトリガーとして、ページモードでアクセスの対象とされるメモリセルからデータを読み出して保持するように構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
リード動作が行われていないサイクルにおいてリフレッシュを行う場合、当該リフレッシュに先だって、当該サイクルのアクセスアドレスで指定されるメモリセルからデータを読み出すように構成されたことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイがＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と同じメモリセルで構成されており、かつ、汎用のＳＲＡＭ（スタティックＲＡＭ）と同様の仕様で動作する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭを母体としながら、あたかもＳＲＡＭとして取り扱いが可能なように構成されたいわゆる疑似ＳＲＡＭが知られている。この疑似ＳＲＡＭは、その仕様の上では従来のＳＲＡＭと同様の非同期式ではあるが、ＤＲＡＭを母体として構成されているため、リフレッシュなどのＤＲＡＭに特有な動作が内部で自動的に行われるように構成されている。
【０００３】
以下、ＤＲＡＭを母体として構成された非同期式の半導体記憶装置の従来例を説明する。
図１３に、この種の半導体記憶装置の構成例を示す。同図において、アドレスＡＤＤは、外部から与えられる信号であって、後述するメモリセルアレイの行を指定するための行アドレスと、列を指定するための列アドレスを含んでいる。
【０００４】
アドレス入力系１は、アドレスＡＤＤをラッチして内部アドレスＬＡＤＤとして出力するものである。アドレス遷移検出回路（ＡＴＤ）２は、内部アドレスＬＡＤＤの変化を検出してワンショットパルス信号ＯＳＰを出力するものである。アドレスマルチプレクサ（ＭＵＸ）３は、内部アドレスＬＡＤＤまたは後述のリフレッシュアドレスＲＡＤＤの何れかをアドレスＭＡＤＤとして出力するものである。
【０００５】
ロウデコーダ６は、アドレスＭＡＤＤをデコードしてメモリセルアレイ７０の行を選択するものである。メモリセルアレイ７は、汎用のＤＲＡＭと同様のメモリセルを行列状に配列して構成される。センスアンプ７１は、リード動作時にビット線上のデータ信号を増幅するものであり、カラムデコーダ７２は、メモリセルアレイ７の列を選択するものである。なお、特に図示していないが、センスアンプ７１と共にビット線のプリチャージ回路が配置されている。
【０００６】
リフレッシュタイマー回路８Ｇは、リフレッシュの時間間隔を計時するものである。リフレッシュコントロール回路８Ｈは、一連のリフレッシュ動作を制御するものであり、外部からのアクセスに付随してリフレッシュ動作のタイミングを制御するためのリフレッシュ制御信号ＲＥＦＡと、セルフリフレッシュ動作のタイミングを制御するために使用されるリフレッシュ制御信号ＲＥＦＢとを生成する。
【０００７】
リフレッシュアドレス発生回路８Ｊは、リフレッシュ動作で使用されるアドレス（以下、「リフレッシュアドレス」と称す）ＲＡＤＤを生成するものである。内部パルス発生回路９は、ロウイネーブル信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリチャージイネーブル信号ＰＥ、およびカラムイネーブル信号ＣＥ等を生成するものである。
なお、上述の回路以外に、リード動作やライト動作を制御するための回路系、メモリセルアレイの基板電位を発生するための回路系、データの入出力回路系等が設けられている。
【０００８】
次に、図１４に示すタイミングチャートを参照しながら、図１３に示す従来技術に係る半導体記憶装置のリード・ライト動作とリフレッシュ動作とを順に説明する。
Ａ．リード・ライト動作
アドレスアクセスによるリード動作を例として説明する。この場合、チップセレクト信号／ＣＳおよびアウトプットイネーブル信号／ＯＥがＬレベルに設定され、ライトイネーブル信号／ＷＥがＨレベルに設定された状態で、アドレスＡＤＤが外部から印加される。
【０００９】
アドレスＡＤＤは、アドレス入力系１を介して内部アドレスＬＡＤＤとして取り込まれる。この内部アドレスＬＡＤＤは、リフレッシュ時以外はマルチプレクサ３を介してロウデコーダ６にアドレスＭＡＤＤとして供給される。そして、ロウイネーブル信号ＲＥで規定されるタイミングでロウデコーダ６によりメモリセルアレイ７内の１本のワード線が選択され、このワード線に接続される１行分のメモリセルから各ビット線にデータが読み出される。このデータは、センスアンプイネーブル信号ＳＥで規定されるタイミングでセンスアンプ７１により増幅される。
【００１０】
一方、アドレスＡＤＤに含まれる列アドレス（図示なし）に基づき、カラムイネーブル信号ＣＥで規定されるタイミングでカラムデコーダ７２によりメモリセルアレイ７内のビット線が選択され、このビット線上に読み出されたデータが図示しないデータ出力系の回路を介して外部に送出される。なお、メモリセルからのデータの読み出しに先だって、プリチャージイネーブル信号ＰＥに基づきビット線等のプリチャージが行われる。
【００１１】
上述の一連のリード動作の過程において、内部アドレスＬＡＤＤが変化すると、アドレス遷移検出回路２は、この内部アドレスＬＡＤＤの変化を検出してワンショットパルス信号ＯＳＰを出力する。このワンショットパルス信号ＯＳＰをトリガーとして、内部パルス発生回路１０が上述のロウイネーブル信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリチャージイネーブル信号ＰＥ、およびカラムイネーブル信号ＣＥを適切なタイミングで出力する。
以上で、アドレスＡＤＤにより指定されるメモリセルからデータが読み出されて外部に出力される。
【００１２】
Ｂ．リフレッシュ動作（リードモード時）
次に、図１４（ａ）に示すタイミングチャートを参照しながら、アクティブモードの一種であるリードモードでのリフレッシュ動作を説明する。
この従来技術に係る半導体記憶装置は、リードモードにおいては、その仕様上、同一サイクル内でリフレッシュ動作とリード動作とを順に行う。
即ち、アドレス入力系１がアドレスＡＤＤとして外部から与えられるアドレスＡ０をラッチして内部アドレスＬＡＤＤを出力すると、アドレス遷移検出回路２は、この内部アドレスＬＡＤＤの変化を検出してワンショットパルス信号ＯＳＰを出力する。
【００１３】
リフレッシュコントロール回路８Ｈは、ワンショットパルス信号ＯＳＰを受けて、リフレッシュ動作を起動する。リフレッシュ動作が起動されると、リフレッシュアドレス発生回路８Ｊは、リフレッシュアドレスＲＡＤＤとしてリフレッシュ行アドレスＲ０を生成して出力する。アドレスマルチプレクサ３は、リフレッシュコントロール回路８Ｈの制御の下、リフレッシュアドレスＲＡＤＤ（即ちリフレッシュ行アドレスＲ０）をアドレスＭＡＤＤとしてロウデコーダ６に出力する。
【００１４】
一方、内部パルス発生回路９は、リフレッシュコントロール回路８Ｈからリフレッシュ制御信号ＲＥＦＢを入力し、ロウイネーブル信号ＲＥ、センスアンプイネーブル信号ＳＥを出力する。ロウデコーダ６は、アドレスＭＡＤＤとロウイネーブル信号ＲＥとを入力し、リフレッシュアドレスＲ０で特定されるワード線をロウイネーブル信号ＲＥで規定される所定の期間にわたって選択する。この選択されたワード線に接続されたメモリセルのデータ信号はセンスアンプにより増幅された後に書き戻される。これにより、リフレッシュアドレスＲ０で特定される１行分のメモリセルのデータがリフレッシュされる。
【００１５】
次に、リフレッシュ行アドレスＲ０で特定される行についてリフレッシュ動作が終了すると、同一のサイクル内でリード動作が行われる。具体的には、アドレスマルチプレクサ３は、アドレス入力系１から出力される内部アドレスＬＡＤＤをアドレスＭＡＤＤとしてロウデコーダ６に出力する。ロウデコーダ６は、アドレスＭＡＤＤとして入力した行アドレスＸ０で特定されるワード線を選択する。この後、センスアンプ７１は、メモリセルアレイ７内のビット線上に現れたデータ信号を増幅する。増幅されたデータ信号は、図示しないデータ出力回路を介して外部に出力される。
【００１６】
Ｂ．リフレッシュ動作（スタンバイモード時）
図１４（ｂ）に、スタンバイモードでのリフレッシュのタイミングチャートを示す。スタンバイモードでは、リフレッシュコントロール回路８Ｈは、外部から最後にアクセス要求があった時からの経過時間を計時し、それが所定のリフレッシュ時間を越えた場合にリフレッシュ制御信号ＲＥＦＢを出力し、セルフリフレッシュ動作を起動させる。
【００１７】
上述のアクティブモードにおいても、リード・ライト動作に付随するリフレッシュが終了すると、リフレッシュコントロール回路８Ｈはタイマーを起動し、一定時間が経過した場合、タイマーをトリガーとして自発的にリフレッシュを起動する。従って、スタンバイモードであってもアクティブモードであっても、外部から何らリフレッシュを起動することなく、汎用のＳＲＡＭと同様にデータ保持が保障される。
【００１８】
ところで、上述の従来技術に係る疑似ＳＲＡＭでは、メモリセルへの書き込み動作後、書き込みイネーブル信号が非活性化されてから所定時間（以下、リカバリ時間ＴWRとする）が経過するまでの間、後続のアクセスのためにビット線のプリチャージを実施する必要がある。従って、疑似ＳＲＡＭでは、リカバリ時間ＴWRをゼロにはできない。また、この従来技術に係る疑似ＳＲＡＭでは、書き込みイネーブル信号が活性状態にある期間、メモリセルに対する書き込みが行われている状態が継続するので、この間、リフレッシュを行うことができない。従って、疑似ＳＲＡＭでは、リフレッシュ動作の必要上、書き込みサイクル時間ＴWPの上限値が規定されている。
このように、疑似ＳＲＡＭの場合、リカバリ時間や書き込みサイクル時間に関する制限が厳しく、汎用のＳＲＡＭとは一部の仕様が異なっている。
【００１９】
このような仕様上の制限を解消する技術として、いわゆるレイトライト（Late Write）と呼ばれるデータ書き込み手法がある。
以下、このレイトライトについて概略的に説明する。外部から書き込み要求が与えられたメモリサイクルでは、与えられた書き込みアドレスおよび書き込みデータを半導体記憶装置内部に取り込むだけの動作にとどめ、これら書き込みアドレスおよび書き込みデータは、次に書き込み要求があるときまで内部に保持しておく。メモリセルへの実際の書き込み動作は当該メモリサイクルでは行わずに、次に書き込み要求が入力されたメモリサイクルで行うようにする。つまり、メモリセルに対する書き込み動作を次の書き込み要求があるメモリサイクルまで遅延させるのがレイトライトである。
【００２０】
レイトライトによれば、書き込みデータを取り込んだメモリサイクルで、データをメモリセルに書き込む必要がないため、書き込み動作後のビット線プリチャージを実施する必要がなく、従って汎用のＳＲＡＭと同様にリカバリ時間ＴWRをゼロにできる。また、実際にメモリセルにデータを書き込む後のメモリサイクルでは、既に書き込みアドレス及び書き込みデータを取り込んであるため、書き込みイネーブル信号を有効化すると、メモリセルへの書き込み動作が直ちに開始される。メモリセルにデータを書き込んだ後は、書き込みサイクル時間内であってもワード線を選択状態に維持する必要がなく、その後の期間をリフレッシュに割り当てることが可能になるので、リフレッシュ動作を確保するために書き込みサイクル時間を制限する必要がなくなる。
従って、レイトライトを採用すれば、汎用のＳＲＡＭと同様の仕様で疑似ＳＲＡＭを動作させることが可能となる。
【００２１】
【発明が解決しようとする課題】
しかしながら、上述のレイトライトを採用した場合、実際に書き込みが行われる後のメモリサイクルで、リフレッシュ動作、リード動作、ライト動作が連続し、その次のメモリサイクルの動作を阻害する場合がある。
この問題について、図１５を参照して具体的に説明する。図１５は、アドレスＡ１〜Ａ３に対してデータ（図示なし）を書き込む場合のタイミングを示す。
【００２２】
いま、初期状態でライトイネーブル信号／ＷＥがＨレベルにあり、動作モードがリードモードにある。この状態から時刻ｔ１１０でアドレスＡＤＤがアドレスＡ１に変化し、時刻ｔ１１２でライトイネーブル信号／ＷＥがＬレベルになると、これを受けて、現在のサイクルで外部から指定されているデータを取り込むと共に、前のサイクルで取り込んだデータをレイトライトによりメモリセルに書き込む動作が行われる。
【００２３】
一方、時刻ｔ１１０でアドレスＡＤＤが変化すると、このアドレス変化を受けて、リフレッシュが行われ、時刻ｔ１１１でリフレッシュが終了すると、これを受けてリード動作が開始する。ここで、リード動作が一旦開始すると、データ保護の観点から、リード動作を中断することはできない。このため、上述のレイトライトによるデータの書き込みは、リード動作が完了するまで待たされる。この結果、アドレスＡ１に対する書き込みサイクル内で実行されるべきレイトライトが、次のアドレスＡ２に対する書き込みサイクルに割り込んでしまい、この書き込みサイクルのリフレッシュが阻害されるという問題がある。
しかも、この例では、アドレスＡ１に対する書き込みサイクルにおいて、リフレッシュ動作、リード動作、レイトライト動作が連続するので、これらの動作に伴って消費電流が増加するという問題もある。
【００２４】
本発明は、上記事情に鑑みてなされたものであり、その目的は、レイトライトによってリフレッシュ動作が阻害されることがなく、しかもレイトライトが行われる書き込みサイクルでの消費電流を低減することができる半導体記憶装置を提供することにある。
【００２５】
【課題を解決するための手段】
以上の課題を解決するために、請求項１記載の発明は、リフレッシュを必要とするメモリセルで構成されたメモリセルアレイを有し、アクセスアドレスと共に書き込み要求及び書き込みデータが非同期的に与えられる半導体記憶装置において、前記アクセスアドレスに対する書き込みサイクルに付随して前記メモリセルアレイのリフレッシュを行うアクセス手段と、前記書き込み要求が与えられたメモリサイクルよりも後の時点において、該メモリサイクルで与えられた前記アクセスアドレス及び前記書き込みデータを用いた書き込みをレイトライトで前記アクセス手段に行わせる書き込み制御手段と、前記レイトライトが行われる書き込みサイクルにおいて、アウトプットイネーブル信号に基づいてリード動作を禁止するリード禁止制御手段と、を具備することを特徴とする。
【００２６】
請求項２記載の発明は、請求項１記載の発明において、例えば、前記レイトライトが行われる書き込みサイクルにおいて、前記アクセスアドレスが変化することなくアウトプットイネーブル信号が活性化された場合、前記レイトライトで書き込むべきデータとして保持されたデータを出力するように構成されたことを特徴とする。
【００２７】
請求項３記載の発明は、請求項１記載の発明において、例えば、書き込みサイクルにおいて、アウトプットイネーブル信号をトリガーとして、ページモードでアクセスの対象とされるメモリセルからデータを読み出して保持するように構成されたことを特徴とする。
【００２８】
請求項４記載の発明は、請求項１記載の発明において、例えば、リード動作が行われていないサイクルにおいてリフレッシュを行う場合、当該リフレッシュに先だって、当該サイクルのアクセスアドレスで指定されるメモリセルからデータを読み出すように構成されたことを特徴とする。
【００２９】
【発明の実施の形態】
図面を参照して本発明の実施形態について説明する。
この実施の形態１に係る半導体記憶装置は、同一サイクル内でリフレッシュ動作とリード又はライト動作を行うように構成された疑似ＳＲＡＭであって、レイトライトによる書き込みが可能なように構成されており、この点に関する限り、図１３に示す従来技術に係る半導体記憶装置と同様の構成を有する。
【００３０】
まず、この発明の実施の形態に係る半導体記憶装置について、構成および動作を説明する前に、主要な特徴を説明しておく。
（Ａ）第１の特徴
第１の特徴として、レイトライトサイクルにおけるリード動作を禁止する機能を有する。この第１の特徴は、前述の従来技術が抱える課題を解決するためのもので、書き込みサイクルでアウトプットイネーブル信号／ＯＥをＨレベルに制御することで、リフレッシュに続くリード動作を禁止する。
【００３１】
図１を参照して具体的に説明する。時刻ｔ２０以前の初期状態では、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥがそれぞれＨレベルおよびＬレベルにあり、リードモードにあるものとする。この状態から時刻ｔ２０でアドレスＡＤＤが切り替わり、ライトサイクルが開始すると、このアドレス変化を受けてワード線ＷＬが選択され、ライト動作に付随するリフレッシュが行われる。
【００３２】
続いて、時刻ｔ２０から時間ｔｏが経過した時点でアウトプットイネーブル信号／ＯＥがＨレベルに制御される。ここで、時間ｔｏは、時刻ｔ２０からリフレッシュが終了する時刻ｔ２１までの時間ｔＲよりも小さく設定され、アウトプットイネーブル信号／ＯＥはリフレッシュの期間中に非活性化される。即ち、ライトサイクルが開始する時刻ｔ２０からアウトプットイネーブル信号／ＯＥがＨレベルになるまでの時間ｔｏは、ｔｏ＜ｔＲなる条件を満足するように設定される。この条件は仕様として規定される。このようにアウトプットイネーブル信号／ＯＥを規定することにより、ライトイネーブル信号／ＷＥがＨレベルであっても、リフレッシュの後にリード動作が開始されず、従ってこのリード動作が禁止される。
【００３３】
続いて、時刻ｔ２２でライトイネーブル信号／ＷＥがＬレベルになると、これを受けてレイトライトが行われ、前の書き込みサイクルで取り込まれたデータがメモリセルに書き込まれる。この後、時刻ｔ２３でライトイネーブル信号／ＷＥがＨレベルになると、この書き込みサイクルで外部から指定されたデータが取り込まれ、後のライトサイクルで行われるレイトライトに備える。この例では、時刻ｔ２３でライトイネーブル信号／ＷＥと共にアドレスＡＤＤも切り替わり、リカバリｔWRがゼロに設定されている。
【００３４】
続いて、時刻ｔ２３でアドレスＡＤＤが切り替わり、リードサイクルが開始する。ここで、汎用のＳＲＡＭであれば、アウトプットイネーブル信号／ＯＥがＨレベルであっても、メモリセルからデータを読み出すための動作が行われ、そのデータは最終段の出力バッファで留め置かれる。これに対し、この実施の形態に係る半導体記憶装置では、後述する構成上の理由から、リードサイクルであっても、アウトプットイネーブル信号／ＯＥがＨレベルであれば、リード動作は開始されない。
【００３５】
そして、その後、アウトプットイネーブル信号／ＯＥがＬレベルになる時刻ｔ２４でリード動作が開始してワード線ＷＬが活性化され、この時刻ｔ２４から時間ｔOEが経過した時刻ｔ２５でデータＤＡＴＡとして出力データＤＯＵＴが外部に出力される。この例では、アドレスアクセスタイムｔAAに匹敵する時間で出力データＤＯＵＴが出力されている。
上述した第１の特徴を有することにより、ライトサイクルにおいて、リード動作が禁止される。従ってこのライトサイクルにおいて、リフレッシュとレイトライトを行うためにワード線の選択動作を２回だけ行えばよく、レイトライトが次のサイクルの動作を阻害することがなくなる。
【００３６】
（Ｂ）第２の特徴
第２の特徴として、レイトライト後にアドレス変化がない場合であっても、正しいデータをリードする機能を有する。
この第２の特徴を説明するに先だって、図２を参照しながら、レイトライト後にアドレス変化がない場合の従来技術に係るリード動作を説明しておく。
図２において、時刻ｔ３０でアドレスＡＤＤが切り替わり、ライトサイクルが開始すると、アドレスの変化を受けてリフレッシュが行われる。そして、時刻ｔ３１でライトイネーブル信号／ＷＥがＬレベルになり、時刻ｔ３２でリフレッシュが終了すると、上述の第１の特徴によりリード動作が禁止される。そして、前のライトサイクルで取り込まれたデータＱ０がレイトライトによりメモリセルに書き込まれる。
【００３７】
続いて、時刻ｔ３３でライトイネーブル信号／ＷＥがＨレベルになると、このとき外部からデータＤＡＴＡとして指定されている入力データＱ１が取り込まれ、次のライトサイクルでのレイトライトに備える。この後、アドレスＡＤＤが変化せず、時刻ｔ３４でアウトプットイネーブル信号／ＯＥがＬレベルになると、このライトサイクルでレイトライトによる書き込みの対象とされたデータＱ０が外部にそのまま読み出される。
【００３８】
ここで、外部から見れば、このライトサイクルではデータＱ０を指定しているのであるから、アドレスを変えずにリード動作を行えば、データＱ０が出力されるべきである。しかしながら、レイトライトによれば、上述のように、実際には前のライトサイクルで取り込まれたデータがメモリセルに書き込まれるので、直前に指定したデータＱ１とは異なるデータＱ０が出力されることになり、データが正しく読み出されない。従って、レイトライト方式を導入すると、通常のＳＲＡＭとは異なった仕様になる。
【００３９】
上述の従来技術によるリード動作を踏まえ、図３を参照しながら、この実施の形態に係る第２の特徴を説明する。
この第２の特徴は、上述のデータの不一致を解消するもので、ライトサイクルでアドレスの変化がなく、アウトプットイネーブル信号／ＯＥによる読み出し要求があった場合、レイトライトで書き込むべきデータとしてレジスタに保持されているデータを、メモリセルやセンスアンプなどの通常の回路系をバイパスして外部に出力する。
【００４０】
即ち、図３において、時刻ｔ４０でアドレスＡＤＤが切り替わると、上述の図２に示す場合と同様に、このアドレスの変化を受けてリフレッシュおよびレイトライトが行われ、前のライトサイクルで取り込んだデータＱ０がメモリセルに書き込まれる。そして、時刻ｔ４１でライトイネーブル信号／ＷＥがＨレベルになると、そのときに外部から指定されているデータＱ１を取り込み、次のライトサイクルでのレイトライトに備える。
【００４１】
この後、アドレスの変化がなく、アウトプットイネーブル信号／ＯＥがＬレベルになると、時刻ｔ４１で取り込まれたデータＱ１が、このデータを保持するレジスタから出力バッファを介して外部に出力される。このとき、レイトライトで書き込みの対象とされたデータＱ０がデータＱ１に干渉しないように、通常のデータ経路が遮断される。
【００４２】
このような機能を実現するため、後述するように、アドレスの変化がないことを検出するための判定回路、通常の回路系をバイパスしてデータを出力するためのバイパス回路、外部から指定されたデータを保持するためのデータインレジスタなどを備える。
上述した第２の特徴を有することにより、ライト後にアドレスの変化がない状態でリード動作が行われたとしても、直前に外部から指定したデータを読み出すことが可能となり、通常のＳＲＡＭと同様の仕様でリード動作を行うことが可能になる。
【００４３】
（Ｃ）第３の特徴
第３の特徴として、レイトライト後にアドレス変化がない場合であっても、正しいデータをページモードによりリード（ページリード）する機能を有する。
この第３の特徴を説明するに先だって、図４を参照しながら、この第３の特徴を有しない場合のページリード動作を説明しておく。
【００４４】
時刻ｔ５０でアドレスＡＤＤが切り替わると、上述の図３に示す場合と同様に、アドレスの変化を受けてリフレッシュおよびレイトライトが行われ、前のライトサイクルで取り込んだデータＱ０がメモリセルに書き込まれる。そして、時刻ｔ５１でライトイネーブル信号／ＷＥがＨレベルになると、そのときに外部から指定されているデータＱ１を取り込んでデータインレジスタＤＲにデータＱ１をセットし、次のライトサイクルでのレイトライトに備える。この後、アドレスの変化がなく、時刻ｔ５２でアウトプットイネーブル信号／ＯＥがＬレベルになると、時刻ｔ５１で取り込んだデータＱ１が、データインレジスタＤＲから出力バッファを介して外部に出力される。ここまでは、上述の第２の特徴に基づく。
【００４５】
続いて、時刻ｔ５３で列アドレスが切り替わり、アドレスＡＤＤがアドレスＡ２〜Ａ４に順次変化する。このとき、列アドレスに応じて順次選択される列からデータが読み出されるが、メモリセルからデータを読み出しているわけではなく、単にデータバス上に残留するデータ（ＮＧ）を読み出しているに過ぎず、本来のデータではない。即ち、誤ったデータを読み出していることになる。ページリードにスタート時のアドレス変化からメモリセルをアクセスすることも可能であるが、リフレッシュを先に行うノーマルリードとの区別をしなければならなくなり、ページリードの特徴である高速アクセスを達成できなくなる。
【００４６】
上述のページリード動作を踏まえ、図５を参照しながら、この実施の形態に係る第３の特徴を説明する。
この第３の特徴は、上述のページリードの不都合を解消するもので、ライトサイクルでアドレスの変化がなく、アウトプットイネーブル信号／ＯＥによる読み出し要求があった場合、ページリードの対象とされるデータを並列的に読み出して保持し、これを順次出力する。
【００４７】
即ち、図５において、時刻ｔ６０でアドレスＡＤＤがアドレスＡ１に切り替わると、上述の図４に示す場合と同様に、このアドレスの変化を受けてリフレッシュおよびレイトライトが行われ、前のライトサイクルで取り込んだデータＱ０がメモリセルに書き込まれる。そして、時刻ｔ６１でライトイネーブル信号／ＷＥがＨレベルになると、そのときに外部から指定されているデータＱ１（図示省略）を取り込み、次のライトサイクルでのレイトライトに備える。
【００４８】
この後、アドレスの変化がなく、時刻ｔ６２でアウトプットイネーブル信号／ＯＥがＬレベルになると、時刻ｔ６１で取り込まれたデータＱ１が、データインレジスタから出力バッファを介し、アドレスＡ１に対するデータとして外部に出力される。また、アウトプットイネーブル信号／ＯＥの変化を受けて、アドレスＡ１に続くアドレスＡ２〜Ａ４に対する列からデータを並列的に読み出してデータレジスタに保持する。そして、時刻ｔ６３でアドレスＡＤＤがアドレスＡ２〜Ａ４に順次切り替わると、これに対応したデータが上述のデータレジスタから外部に順次出力される。
上述した第３の特徴を有することにより、ライト後にアドレスの変化がない状態でページリードが行われたとしても、直前に外部から指定したデータを含む一連のデータを正しく読み出すことが可能となる。
【００４９】
（Ｄ）第４の特徴
第４の特徴として、リフレッシュ期間中であってもアウトプットイネーブル信号／ＯＥによる読み出しを高速に行う機能を有する。
この第４の特徴を説明するに先だって、図６を参照しながら、この第４の特徴を有しない場合のリード動作を説明しておく。
時刻ｔ７０でＡＤＤが切り替わると、前述の第１ないし第３の特徴と同様に、このアウトプットイネーブル信号／ＯＥを受けてリードが行われる。ここで、時刻ｔ７０において、内部のタイマーをトリガーとするリフレッシュが行われていると、リフレッシュが終了するまでリード動作が待たされる。そして、時刻ｔ７１でデータＤＡＴＡとしてデータＤＯＵＴが出力される。この場合、アウトプットイネーブル信号／ＯＥによる読み出し時間ｔOEは、アドレスアクセス時間ｔAAと同じ程度まで遅れる。
【００５０】
上述のアウトプットイネーブル信号によるリード動作を踏まえ、図７を参照しながら、この実施の形態に係る第４の特徴を説明する。
この第４の特徴は、上述のアウトプットイネーブル信号によるリード動作の不都合を解消するものでメモリセルからのデータの読み出しが行われていないサイクルで、内部のタイマーをトリガーとしてリフレッシュを行う場合、メモリセルからデータを読み出した後にリフレッシュを行う。
【００５１】
即ち、図７において、時刻ｔ８０でアドレスＡＤＤがアドレスＡ１に切り替わり、時刻ｔ８２でアウトプットイネーブル信号／ＯＥがＬレベルになると、データＤＡＴＡの読み出しが行われる。ここで、アウトプットイネーブル信号／ＯＥがＬレベルになる直前の時刻ｔ８１で、内部のタイマーをトリガーとしてリフレッシュが行われるが、このリフレッシュの前にアドレスＡ１に対するリードが行われる。即ち、内部のタイマーをトリガーとして、先にリードが行われ、この後にリフレッシュが行われる。
【００５２】
従って、アウトプットイネーブル信号／ＯＥがＬレベルになる直前に内部タイマーをトリガーとするリフレッシュの要求が発生したとしても、アウトプットイネーブル信号／ＯＥがＬレベルになった時点ではリードが既に開始されているので、このリードによりデータＤＡＴＡが即座に出力される。従って、アウトプットイネーブル信号／ＯＥによる本来の高速性が損なわれることなく、読み出しを行うことができる。
また、時刻ｔ８３で、リフレッシュの動作中にアウトプットイネーブル信号／ＯＥがＬレベルになったとしても、既にリードが行われていて、読み出すべきデータが確保された状態にあり、高速に読み出すことができる。
【００５３】
次に、内部のタイマーをトリガーとしてリードを実行した直後にアドレスＡＤＤが切り替わった場合を説明する。この場合、図８に示すように、時刻ｔ８１で開始した直後に、時刻ｔ８４でアドレスＡＤＤがアドレスＡ１からアドレスＡ２に切り替わると、リフレッシュに優先してアドレスＡ２に対するリードを実行する。即ち、時刻ｔ８１で内部タイマーをトリガーとして、アドレスＡ１に対するリードを実行してデータＱ１を出力し、その後、アドレスＡ２に対するリードを実行してデータＱ２を出力する。これにより、アドレスＡ２に対するアクセス時間ｔAAに遅れが生じない。
以上で、この実施の形態に係る半導体記憶装置の第１の特徴から第４の特徴を説明した。
【００５４】
＜構成および動作＞
以下、この実施の形態に係る半導体記憶装置の構成および動作について、順に説明する。
図９に、この実施の形態に係る半導体記憶装置の特徴的な構成を概略的に示す。同図において、アドレスＡＤＤＨおよびアドレスＡＤＤＬは、上位アドレスおよび下位アドレスである。上位アドレスＡＤＤＨは、ページモードでのリードを行う場合に固定されるアドレス成分であり、行アドレスと一部の列アドレスからなる。下位アドレスＡＤＤＬは、ページリードの際に切り替えられる残りの列アドレスである。
【００５５】
チップセレクト信号／ＣＳは、この半導体記憶装置の最上位の制御信号であり、スタンバイモードとアクティブモードを切り替えるための信号である。アウトプットイネーブル信号／ＯＥは、外部に対するデータの出力を許可する制御信号であり、最終段のデータアウトバッファの活性状態を制御するための信号である。ライトイネーブル信号／ＷＥは、ライトモードとリードモードを切り替えるための制御信号である。この実施の形態に係る半導体記憶装置では、アウトプットイネーブル信号／ＯＥとライトイネーブル信号／ＷＥは、回路の動作モードを規定するための命令として取り扱われる。
【００５６】
アドレス遷移検出回路１０１は、アドレスＡＤＤＨの変化を検出してワンショットパルスを出力するものである。状態コントロール回路１０２は、外部からチップセレクト信号／ＣＳなどの制御信号を取り込んで、リード命令ＲＳ、ライト命令ＷＳ、リフレッシュ命令ＦＳ、およびクロックイネーブル信号ＣＥを生成して出力する。この状態コントロール回路１０２は、この実施の形態の特徴部をなし、レイトライトが行われる書き込みサイクルにおいて、アウトプットイネーブル信号に基づいてリード動作を禁止するリード禁止制御手段を構成する。
【００５７】
クロック発生回路１０３は、クロックイネーブル信号ＣＥを受けて、メモリサイクル内でのリフレッシュおよびリード・ライトのタイミングを規定するクロック信号ＡＣＬＫを出力する。このクロック信号ＡＣＬＫについては後述する。レジスタ１０４は、クロック信号ＡＣＬＫをトリガーとしてライト命令ＷＳを保持するものである。論理積ゲート１０５は、クロック信号ＡＣＬＫとレジスタ１０４に保持されたライト命令の論理値との論理積を演算して、クロック信号ＷＣＬＫを出力するものである。
【００５８】
レジスタ１０６は、ライトイネーブル信号／ＷＥをトリガーとして、上位アドレスＡＤＤＨの行アドレス成分（Ｘ）を取り込んで保持するものである。ヒット判定回路（ＨＩＴ）１０８は、レジスタ１０６に保持されたアドレスと、外部から入力される上位アドレスＡＤＤＨの行アドレス成分（Ｘ）とを比較し、これらが一致した場合にヒット信号ＨＸを出力するものである。
【００５９】
ｎ型ＭＯＳトランジスタ１０９は、ライト命令ＷＳの信号に応じて導通状態が制御され、レジスタ１０６の出力を転送するものである。ｎ型ＭＯＳトランジスタ１１０は、リード命令ＲＳの信号に応じて導通状態が制御され、上位アドレスＡＤＤＨの行アドレス成分（Ｘ）を転送するものである。ｎ型ＭＯＳトランジスタ１１１は、リフレッシュ命令ＦＳの信号に応じて導通状態が制御され、リフレッシュアドレスＲＡＤＤを転送するものである。レジスタ１１２は、上述のｎ型ＭＯＳトランジスタ１０９〜１１１により転送された信号を取り込んで保持し、行アドレスＡＸとして出力するものである。
【００６０】
レジスタ１１３、ヒット判定回路１１４、ｎ型ＭＯＳトランジスタ１１５，１１６、およびレジスタ１１８からなる回路系は、上述のレジスタ１０６、ヒット判定回路１０８、ｎ型ＭＯＳトランジスタ１０９，１１０、およびレジスタ１１２からなる回路系に対応するものであり、上位アドレスＡＤＤＨの列アドレス（Ｙ）を入力して列アドレスＡＹを出力する。ヒット判定回路１１４は、レジスタ１１３に保持されたアドレスと上位アドレスに含まれる列アドレス（Ｙ）とを比較し、これらが一致した場合にヒット信号ＨＹを出力する。ｎ型ＭＯＳトランジスタ１１７は、上述のｎ型ＭＯＳトランジスタ１１１に対応するものであるが、リフレッシュ命令ＦＳが出力された場合にレジスタ１１８にＬレベルを供給する。
【００６１】
リフレッシュアドレス発生部１１９は、タイマークロックＴＭを入力してリフレッシュアドレスＲＡＤＤを出力するものであり、前述の図１３に示すリフレッシュアドレス発生回路８Ｊに相当する。タイマー回路１２０は、所定の時間間隔でタイマークロックＴＭを出力するものであり、前述の図１３に示すリフレッシュタイマー回路８Ｇに相当する。
【００６２】
論理和ゲート１３０は、リード命令ＲＳとリフレッシュ命令ＦＳとの論理和を演算するものである。レジスタ１３１は、クロック信号ＡＣＬＫをトリガーとして論理和ゲート１３０の出力を取り込んで保持し、これをセンスアンプイネーブル信号ＳＥとして出力するものである。バッファ１３２は、クロック信号ＡＣＬＫを入力してプリチャージイネーブル信号ＰＥを出力するものである。レジスタ１３３は、クロック信号ＡＣＬＫをトリガーとしてリード命令ＲＳを取り込んで保持するものである。
【００６３】
メモリセルアレイ１４０は、前述の図１３に示すメモリセルアレイ７に相当するものであり、ＤＲＡＭと同様のメモリセルをマトリックス状に配列して構成される。データレジスタ１４１は、ページモードで活用されるものであり、ページの深さに応じた個数のラッチから構成される。図９では省略されているが、データレジスタ１４１は、Ｉ／Ｏ端子の個数分だけ設けられており、この例では、１つのデータレジスタ１４１は４個のラッチから構成される。
【００６４】
マルチプレクサ１４２は、データレジスタ１４１の４個のラッチに保持されたデータを選択するものである。ｎ型ＭＯＳトランジスタ１４３は、マルチプレクサ１４２に選択されたデータＤＱを転送するものである。ｎ型ＭＯＳトランジスタ１４４は、後述するデータをバイパスするための経路を構成する。インバータ１４５は、ｎ型ＭＯＳトランジスタ１４４のゲートに与えられる信号を反転させてｎ型ＭＯＳトランジスタ１４３のゲートに与えるものである。これにより、ｎ型ＭＯＳトランジスタ１４３，１４４は相補的に導通する。
【００６５】
データアウトバッファ１４６は、読み出しデータをＩ／Ｏ端子を介して外部に送出するためのものであって、アウトプットイネーブル信号／ＯＥに基づき出力状態がロウインピーダンス状態またはハイインピーダンス状態に制御される。データインバッファ１４７は、Ｉ／Ｏ端子を介して書き込みデータを外部から取り込むものである。レジスタ１４８は、メモリサイクルで外部から取り込んだデータをライトイネーブル信号／ＷＥに基づき保持するものである。レジスタ１４９は、レイトライト時に実際にメモリセルに書き込むべきデータをクロック信号ＷＣＬＫをトリガーとして上述のレジスタ１４８から取り込んで保持するものである。スイッチ１５０は、レジスタ１４９に保持されたデータを、ページに対応させてメモリセルアレイ１４０に与えるものである。
【００６６】
レジスタ１３４、ヒット判定回路１３５、ｎ型ＭＯＳトランジスタ１３６〜１３８、およびレジスタ１３９からなる回路系は、上述のレジスタ１１３、ヒット判定回路１１４、ｎ型ＭＯＳトランジスタ１１５〜１１７、およびレジスタ１１８からなる回路系に対応するものであり、下位アドレスＡＤＤＬを入力して列アドレスＡＹ２を出力する。ヒット判定回路１３５は、レジスタ１３４に保持されたアドレスと下位アドレスＡＤＤＬとを比較し、これらが一致した場合にヒット信号ＨＰを出力する。論理積ゲート１６０は、ヒット信号ＨＸ，ＨＹ，ＨＰの論理積を演算して、その出力信号を上述のインバータ１４５に与えるものである。
上述の構成要素以外に、アクセスアドレスに対する書き込みサイクルに付随してメモリセルアレイ１４０のリフレッシュを行うアクセス手段や、レイトライトをアクセス手段に行わせる書き込み制御手段を備える。
【００６７】
次に、図１０を参照して、上述のクロック発生部１０３が生成するクロック信号ＡＣＬＫについて説明する。このクロック信号ＡＣＬＫは、アドレスＡＤＤ（ＡＤＤＨ＋ＡＤＤＬ）、チップセレクト信号／ＣＳ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥ、タイマークロックＴＭの何れかを契機として非同期に開始する（クロックスタート）。開始したクロック信号ＡＣＬＫは、チップセレクト信号／ＣＳ、アウトプットイネーブル信号／ＯＥ、ライトイネーブル／ＷＥなどの入力信号を取り込んで固定するタイミングと、リード命令／ライト命令／リフレッシュ命令の何れかを実行するタイミングとを規定する。
【００６８】
そして、命令が終了するタイミングで、次のクロック信号ＡＣＬＫのパルスで実行すべき命令を状態コントロール回路１０２で決定される。実行すべき命令（状態）がなくなると、クロック信号ＡＣＬＫは停止される（クロックストップ）。このように、クロック信号ＡＣＬＫは、状態コントロール回路１０２が決定した状態命令を実行するために必要とされるタイミングを規定するものであって、入力信号を固定するタイミングを規定するパルスと、命令を実行するタイミングを規定するパルスとを含む。
【００６９】
次に、図１１を参照して、リード動作の一例を説明する。
時刻ｔ０でアドレスＡＤＤが切り替わると、このアドレス変化がアドレス遷移検出回路１０１で検出される。状態コントロール回路１０２は、この検出結果を受けて、クロックイネーブル信号ＣＥを出力する。クロック発生部１０３は、クロックイネーブル信号ＣＥを入力すると、クロック信号ＡＣＬＫを出力する。これにより、クロック信号ＡＣＬＫがスタートする。
【００７０】
続いて、状態コントロール回路１０２は、リフレッシュ命令ＦＳを出力する。これと並行して、クロック信号ＡＣＬＫに基づき各入力信号が各レジスタで固定される。具体的には、レジスタ１１２には、ｎ型ＭＯＳトランジスタ１１１を介してリフレッシュアドレスＲＡＤＤが取り込まれ、レジスタ１１８には、ｎ型ＭＯＳトランジスタ１１７を介してＬレベルが取り込まれ、レジスタ１３１にはリフレッシュ命令ＦＳの論理に応じた信号レベル（Ｈレベル）が取り込まれ、レジスタ１３９には、ｎ型ＭＯＳトランジスタ１３７を介して下位アドレスＡＤＤＬが取り込まれる。なお、この場合、リフレッシュ命令ＦＳが出力されているので、リード命令ＲＳを入力するレジスタ１３３にはＬレベルが取り込まれ、データレジスタ１４１を構成する各ラッチは非活性化された状態に固定される。
【００７１】
そして、クロック信号ＡＣＬＫのパルス幅をトリガーとして、行アドレスＡＸ、プリチャージ信号ＰＥ、センスアンプイネーブル信号ＳＥが各レジスタから出力され、セルフリフレッシュが実行される。なお、図１では、タイマークロックＴＭは省略されているが、このタイマークロックＴＭによりリフレッシュが要求されているものとする。
【００７２】
続いて、リフレッシュが終了する時刻ｔ１で、状態コントロール回路１０２は、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥの信号レベルから次の状態を判断し、リード命令ＲＳを出力する。そして、次のクロック信号ＡＣＬＫの立ち上がりエッジで行アドレスＡＸ、列アドレスＡＹを取り込んでリードを行う。このとき、行アドレスＡＸおよび列アドレスＡＹに応答して関連する回路系が動作し、メモリセルからデータがバス上に読み出され、Ｉ／Ｏ端子を介して外部に出力される。このリードの終了時である時刻ｔ２で、次の動作状態を与えるトリガー（アドレスの変化など）が存在しないので、状態コントロール回路１０２は、クロックイネーブル信号ＣＥをＬレベルとする。クロック信号ＡＣＬＫがＬレベルになると、クロック発生部１０３は、クロック信号ＡＣＬＫを停止する。
【００７３】
その後、時刻ｔ３で、タイマークロックＴＭをトリガーとしてリフレッシュの要求がなされると、これを受けて状態コントロール回路１０２はクロックイネーブル信号ＣＥおよびリフレッシュ命令ＦＳを発生し、クロック発生部１０３は、クロック信号ＡＣＬＫを出力する。このクロック信号ＡＣＬＫにより行アドレスＡＸが固定され、リフレッシュが実行される。このリフレッシュの終了時である時刻ｔ４では、次の動作状態を与えるトリガーが存在しないので、クロック信号ＡＣＬＫが停止され、動作が終了する。
以上により、リード動作が説明された。
【００７４】
次に、図１２を参照して、ライト動作の一例を説明する。
時刻ｔ１０でアドレスＡＤＤがアドレスＡｎに切り替わると、このアドレス変化がアドレス遷移検出回路１０１で検出され、上述と同様に、クロックイネーブル信号ＣＥが出力され、クロック信号ＡＣＬＫがスタートする。しして、状態コントロール回路１０２は、リフレッシュ命令ＦＳを出力し、リフレッシュが実行される。
【００７５】
続いて、リフレッシュが終了する時刻ｔ１１で、アウトプットイネーブル信号／ＯＥがＨレベルであり、ライトイネーブル信号／ＷＥがＬレベルであるから、状態コントロール回路１０２は、ライト命令ＷＳを出力する。そして、アドレスＡＤＤの変化を受けてスタートしたクロック信号ＡＣＬＫの２つ目のパルスでレイトライトが実行される。このとき、レイトライトでデータの書き込みが行われるので、ライトイネーブル信号／ＷＥのパルス幅に依存することなく、クロック信号ＡＣＬＫの１つのパルスで書き込みが完了する。
【００７６】
続いて、レイトライトが終了する時刻ｔ１２で、アウトプットイネーブル信号／ＯＥがＨレベルを継続し、ライトイネーブル信号／ＷＥがＬレベルを継続しているが、状態コントロール回路１０２が命令を出力していないので、クロック信号ＡＣＬＫは停止される。
続いて、時刻ｔ１３で、ライトイネーブル信号／ＷＥがＨレベルに変化すると、次のライトサイクルで使用されるアドレスＡＤＤ（ＡＤＤＨ，ＡＤＤＬ）やデータＤＡＴＡ（ＤＩＮ）を、該当するレジスタ１１２，１１８，１３９，１４８に取り込む。
【００７７】
続いて、時刻ｔ１４で、タイマークロックをトリガーとするリフレッシュの要求が発生すると、クロック信号ＡＣＬＫが立ち上がる。ただし、このアドレスＡｎに対するサイクルでは、メモリセルからの読み出しを行っていないので、状態コントロール回路１０２は、タイマークロックＴＭを受けてリード命令を出力し、行アドレスＡＸ等が取り込まれてリードが行われ、データＤＡＴＡとしてデータＱｎが出力される。このとき、レジスタ１４８に保持されたデータＤＩＬがｎ型トランジスタ１４４を介してデータアウトバッファ１４６に直接的に与えられ、スイッチ１５０、データレジスタ１４１、マルチプレクサ１４２などの通常の経路系をバイパスして外部に出力される（バイパスリード）。
【００７８】
即ち、時刻ｔ１３でレジスタ１０６，１１３，１３４に取り込まれたアドレスＡＤＤ（ＡＤＤＨ，ＡＤＤＬ）は、外部から与えられているアドレスＡＤＤとヒット判定回路で比較され、これらが一致するか否かが判定される。この場合、アドレスＡＤＤは変化していないので、ヒット信号ＨＸ，ＨＹ，ＨＰが出力される。これを受けて、論理積ゲート１６０は、Ｈレベルをｎ型ＭＯＳトランジスタ１４４のゲートおよびインバータ１４５に出力する。これにより、ｎ型ＭＯＳトランジスタ１４４がオン状態となると共に、ｎ型ＭＯＳトランジスタ１４３がオフ状態となって、通常のデータ経路が遮断され、バイパス経路が形成される。そして、レジスタ１４８に保持されたデータＤＩＬが、バイパス経路を形成するｎ型ＭＯＳトランジスタ１４４を介してデータアウトバッファ１４６に与えられ、外部に送出される。
【００７９】
続いて、リードが終了する時刻ｔ１５で、状態コントロール回路１０２は、次の状態を判断してリフレッシュ命令ＦＳを出力する。そして、クロック信号ＡＣＬＫの２つ目のパルスの立ち上がりでリフレッシュアドレスＲＡＤＤを行アドレスＡＸとして取り込み、リフレッシュが行われる。
このリフレッシュが終了する時刻ｔ１６では、次の動作のトリガーが存在しないので、状態コントロール回路１０２は、クロックイネーブル信号ＣＥを非活性化し、クロック信号ＡＣＬＫが停止する。
以上により、ライト動作が説明された。
【００８０】
上述した実施の形態によれば、状態コントロール回路１０２により状態を判断して必要な命令を出力するようにしたので、ライトサイクルにおいて、アウトプットイネーブル信号／ＯＥによりリードを禁止することが可能となり、従ってリフレッシュに続いてレイトライトを実行することが可能となる。
また、レイトライト後のアドレスに変化がない場合、前のライトサイクルでレジスタに保持されたデータをバイパスして出力するようにしたため、レイトライトに伴う誤リードを防止することができる。
【００８１】
また、アウトプットイネーブル信号／ＯＥをトリガーとしてページリードの対象とされるメモリセルのデータを並列的に読み出して保持するようにしたので、レイトライト後のページリードにおいて誤リードを防止することができる。
また、内部タイマーをトリガーとするリフレッシュに先だってリードを行うようにしたので、アウトプットイネーブル信号／ＯＥを活性化した時に、内部タイマーをトリガーとするリフレッシュが行われていても、高速にデータを読み出すことができる。
なお、この発明は、上記実施形態に限定されるものではなく、要旨を変えない範囲で種々変形実施可能である。
【００８２】
例えば、上述の実施の形態では、アドレスアクセスをトリガーとしてリフレッシュ動作を起動するものとしたが、これに限定されることなく、タイマーをトリガーとしてリフレッシュ動作を起動するものとしてもよい。即ち、図１３において、リフレッシュコントロール回路８Ｈがリフレッシュ制御信号ＲＥＦＢを発生し、このリフレッシュ制御信号ＲＥＦＢにより内部のリフレッシュタイマーをトリガーとしてリフレッシュを開始する場合にも、本願発明を適用し得る。
なお、上述の実施の形態において、リフレッシュ動作とリード・ライト動作が最も接近したクリティカルな状態は、リフレッシュ制御信号ＲＥＦＢによるリフレッシュ開始直後にアドレスが変化した場合であって、この場合、リフレッシュ動作に続いてリード・ライト動作が実施される。従ってリフレッシュ制御信号ＲＥＦＢによるリフレッシュ動作は、上述の実施の形態に係るアドレスアクセスをトリガーとするリフレッシュ動作と実質的に同一となり、よって本発明は何れのリフレッシュ制御方法に対しても適用し得る。
【００８３】
【発明の効果】
以上説明したように、この発明によれば、レイトライトが行われる書き込みサイクルにおいて、アウトプットイネーブル信号に基づいてリード動作を禁止するようにしたので、レイトライトによってリフレッシュ動作が阻害されることがなく、しかもレイトライトが行われる書き込みサイクルでの消費電流を低減することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態に係る半導体記憶装置の第１の特徴を説明するためのタイミングチャートである。
【図２】  この発明の実施の形態に係る半導体記憶装置の第２の特徴がないとした場合の動作を説明するためのタイミングチャートである。
【図３】  この発明の実施の形態に係る半導体記憶装置の第２の特徴を説明するためのタイミングチャートである。
【図４】  この発明の実施の形態に係る半導体記憶装置の第３の特徴がないとした場合の動作を説明するためのタイミングチャートである。
【図５】  この発明の実施の形態に係る半導体記憶装置の第３の特徴を説明するためのタイミングチャートである。
【図６】  この発明の実施の形態に係る半導体記憶装置の第４の特徴がないとした場合の動作を説明するためのタイミングチャートである。
【図７】  この発明の実施の形態に係る半導体記憶装置の第４の特徴を説明するためのタイミングチャートである。
【図８】  この発明の実施の形態に係る半導体記憶装置の第４の特徴を拡張した場合の動作を説明するためのタイミングチャートである。
【図９】  本発明の実施の形態に係る半導体記憶装置の特徴部の構成を示すブロック図である。
【図１０】  本発明の実施の形態に係る半導体記憶装置の基本的な動作（クロック信号ＡＣＬＫに基づく動作）の概念を説明するための図である。
【図１１】  本発明の実施の形態に係る半導体記憶装置のリード動作を説明するためのタイミングチャートである。
【図１２】  本発明の実施の形態に係る半導体記憶装置のライト動作を説明するためのタイミングチャートである。
【図１３】  従来技術に係る半導体記憶装置（疑似ＳＲＡＭ）の構成例を示すブロック図である。
【図１４】  従来技術に係る半導体記憶装置（疑似ＳＲＡＭ）のリフレッシュ動作を説明するためのタイミングチャートである。
【図１５】  従来技術に係る半導体記憶装置（疑似ＳＲＡＭ）の動作上の課題を説明するためのタイミングチャートである。
【符号の説明】
１０１；アドレス遷移検出回路（ＡＴＤ）
１０２；状態コントロール回路
１０３；クロック発生部
１０４、１０６，１１２，１１３，１１８，１３１，１３３，１３４，１３９，１４８，１４９；レジスタ
１０５；論理積ゲート
１０８，１１４，１３５；  ヒット判定回路
１０９〜１１１，１１５〜１１７，１３６〜１３８；ｎ型ＭＯＳトランジスタ
１１９；リフレッシュアドレス発生部
１２０；タイマー回路
１３０；論理和ゲート
１３２；バッファ
１４０；メモリセルアレイ
１４１；データレジスタ（ラッチ）
１４２；マルチプレクサ
１４６；データアウトバッファ
１４７；データインバッファ
１５０；スイッチ
１６０；論理積ゲート
【図１】
0004731730.tif 000002
【図２】
0004731730.tif 000003
【図３】
0004731730.tif 000004
【図４】
0004731730.tif 000005
【図５】
0004731730.tif 000006
【図６】
0004731730.tif 000007
【図７】
0004731730.tif 000008
【図８】
0004731730.tif 000009
【図９】
0004731730.tif 000010
【図１０】
0004731730.tif 000011
【図１１】
0004731730.tif 000012
【図１２】
0004731730.tif 000013
【図１３】
0004731730.tif 000014
【図１４】
0004731730.tif 000015
【図１５】
0004731730.tif 000016