(57)【特許請求の範囲】
【請求項１】
セルフタイム式メモリコアのためのクロック入力バッファであって、前記セフルタイム式メモリコアは、データを格納するように構成され、前記クロック入力バッファをリセットするためのリセット信号を生成し、前記クロック入力バッファは、
セルフタイム式メモリコアをトリガして入出力動作を実行させる制御信号を生成するためのクロック信号を受信するラッチ機能ブロックと、
遅延逆クロック信号を生成するために、前記クロック信号と前記制御信号とを受信するモデルラッチ機能ブロックであって、前記制御信号を生成するために、前記遅延逆クロック信号を前記ラッチ機能ブロックに供給し、前記ラッチ機能ブロックの遅延とほぼ同じレートで変化する遅延を有するように構成された、モデルラッチ機能ブロックと
を備える、クロック入力バッファ。
【請求項２】
請求項１に記載のクロック入力バッファであって、
前記ラッチ機能ブロックは、前記制御信号を生成するためのトリップ点を有するように構成され、前記モデルラッチ機能ブロックは、前記同じトリップ点と、前記ラッチ機能ブロックの前記トリップ点とほぼ同じレートで同じ方向に変化するトリップ点とを有するように構成される、ラッチ機能ブロック。
【請求項３】
請求項２に記載のクロック入力バッファであって、
前記ラッチ機能ブロックは、ＮＡＮＤ構造とラッチとを備え、前記ＮＡＮＤ構造は、前記ラッチ機能ブロックの前記トリップ点を規定する、クロック入力バッファ。
【請求項４】
請求項３に記載のクロック入力バッファであって、
前記モデルラッチ機能ブロックは、前記同じトリップ点と、前記ラッチ機能ブロックのＮＡＮＤ構造の前記トリップ点とほぼ同じレートで同じ方向に変化するトリップ点とを有するように構成されたＮＡＮＤ構造を備える、クロック入力バッファ。
【請求項５】
請求項１に記載のクロック入力バッファであって、さらに、
前記モデルラッチ機能ブロックと前記ラッチ機能ブロックのあいだに結合され、前記モデルラッチ機能ブロックからの遅延出力信号を逆転させて、前記ラッチ機能ブロックに供給される前記遅延逆クロック信号を生成するインバータを備える、クロック入力バッファ。
【請求項６】
請求項１に記載のクロック入力バッファであって、
前記モデルラッチ機能ブロックの前記遅延は、前記ラッチ機能ブロックの前記遅延にほぼ一致される、クロック入力バッファ。
【請求項７】
請求項１に記載のクロック入力バッファであって、
前記モデルラッチ機能ブロックは、前記モデルラッチ機能ブロックをリセットするために前記クロック信号と前記制御信号とを受信するＮＯＲ構造を備える、クロック入力バッファ。
【請求項８】
請求項３に記載のクロック入力バッファであって、
前記ラッチはＳＲラッチである、クロック入力バッファ。
【請求項９】
請求項１に記載のクロック入力バッファであって、
前記クロック入力バッファは、あらゆる入力スルーレートに対応してワンショット能力を提供する、クロック入力バッファ。
【請求項１０】
セルフタイム式メモリコアのためのクロック入力バッファであって、前記セルフタイム式メモリコアは、データを格納するように構成され、入出力動作の完了時に前記クロック入力バッファをリセットするためのリセット信号を生成し、前記クロック入力バッファは、
前記セルフタイム式メモリコアをトリガして入出力動作を実行させる制御信号を生成するためのクロック信号を受信し、前記制御信号を生成するにあたって第１の遅延を有する、ラッチ機能ブロックと、
遅延クロック信号を生成するために、前記クロック信号と前記制御信号とを受信し、前記ラッチ機能ブロックの前記第１の遅延とほぼ同じレートで変化する第２の遅延を有するように構成された遅延ブロックと、
前記遅延クロック信号を逆転させ、前記遅延逆クロック信号を前記ラッチ機能ブロックに供給して前記制御信号を生成するために、前記遅延ブロックに結合された、第１のインバータと
を備える、クロック入力バッファ。
【請求項１１】
請求項１０に記載のクロック入力バッファであって、
前記第２の遅延は、前記第１の遅延の逆を奇数倍したものである、クロック入力バッファ。
【請求項１２】
請求項１０に記載のクロック入力バッファであって、
前記ラッチ機能ブロックは、前記制御信号を生成するためのトリップ点を有するように構成され、前記遅延ブロックは、前記同じトリップ点と、前記ラッチ機能ブロックの前記トリップ点とほぼ同じレートで同じ方向に変化するトリップ点とを有するように構成される、クロック入力バッファ。
【請求項１３】
請求項１２に記載のクロック入力バッファであって、
前記ラッチ機能ブロックは、第１のＮＡＮＤ構造とラッチとを備え、前記ＮＡＮＤ構造は、前記ラッチ機能ブロックの前記トリップ点を規定する、クロック入力バッファ。
【請求項１４】
請求項１３に記載のクロック入力バッファであって、
前記遅延ブロックは、前記同じトリップ点と、前記ラッチ機能ブロックの前記第１のＮＡＮＤ構造の前記トリップ点とほぼ同じレートで同じ方向に変化するトリップ点とを有するように構成された第２のＮＡＮＤ構造を備える、クロック入力バッファ。
【請求項１５】
請求項１０に記載のクロック入力バッファであって、
前記遅延ブロックの前記第２の遅延は、前記ラッチ機能ブロックの前記第１の遅延にほぼ一致される、クロック入力バッファ。
【請求項１６】
請求項１０に記載のクロック入力バッファであって、さらに、
前記遅延ブロックをリセットするために前記クロック信号と前記制御信号とを受信するＮＯＲ構造を備える、クロック入力バッファ。
【請求項１７】
請求項１０に記載のクロック入力バッファであって、
前記遅延ブロックは第２のインバータを備え、前記ラッチ機能ブロックは第３のインバータを備え、前記第１の遅延は、前記第１のＮＡＮＤ構造と前記第３のインバータとによって規定され、前記第２の遅延は、前記第２のＮＡＮＤ構造と前記第２のインバータとによって規定される、クロック入力バッファ。
【請求項１８】
請求項１３に記載のクロック入力バッファであって、
前記ラッチはＳＲラッチである、クロック入力バッファ。
【請求項１９】
請求項１０に記載のクロック入力バッファであって、
前記クロック入力バッファは、あらゆる入力スルーレートに対応してワンショット能力を提供する、クロック入力バッファ。
【請求項２０】
メモリ回路であって、
データを格納するためのコアセルを有し、入出力動作の完了を示すリセット信号を生成するセルフタイム式メモリコアと、
前記セルフタイム式メモリに結合され、前記セルフタイム式メモリコアからの前記リセット信号に応じてリセットされる、入力クロックバッファであって、
前記セルフタイム式メモリコアをトリガして前記入出力動作を実行させる制御信号を生成するためのクロック信号を受信するラッチ機能ブロックと、
遅延逆クロック信号を生成するために、前記クロック信号と前記制御信号とを受信するモデルラッチ機能ブロックであって、前記遅延逆クロック信号を前記ラッチ機能ブロックに供給して前記制御信号を生成し、前記第１の遅延にほぼ一致されて前記ラッチ機能ブロックの前記第１の遅延とほぼ同じレートで変化する第２の遅延を有するように構成される、モデルラッチ機能ブロックとを備える入力クロックバッファと、
を備える、メモリ回路。
【請求項２１】
請求項２０に記載のメモリ回路であって、
前記ラッチ機能ブロックは、前記制御信号を生成するためのトリップ点を有するように構成され、前記モデルラッチ機能ブロックは、前記同じトリップ点と、前記ラッチ機能ブロックの前記トリップ点とほぼ同じレートで同じ方向に変化するトリップ点とを有するように構成される、メモリ回路。
【請求項２２】
請求項２１に記載のメモリ回路であって、
前記ラッチ機能ブロックは、第１のＮＡＮＤ構造とラッチとを備え、前記ＮＡＮＤ構造は、前記ラッチ機能ブロックの前記トリップ点を規定する、メモリ回路。
【請求項２３】
請求項２２に記載のメモリ回路であって、
前記モデルラッチ機能ブロックは、前記同じトリップ点と、前記ラッチ機能ブロックの前記ＮＡＮＤ構造の前記トリップ点とほぼ同じレートで同じ方向に変化するトリップ点とを有するように構成された第２のＮＡＮＤ構造を備える、メモリ回路。
【請求項２４】
請求項２３に記載のメモリ回路であって、さらに、
前記モデルラッチ機能ブロックと前記ラッチ機能ブロックのあいだに結合され、前記モデルラッチ機能ブロックからの遅延出力信号を逆転させて、前記ラッチ機能ブロックに供給される前記遅延逆クロック信号を生成する、第１のインバータを備える、メモリ回路。
【請求項２５】
請求項２１に記載のメモリ回路であって、
前記モデルラッチ機能ブロックの前記第２の遅延は、前記ラッチ機能ブロックの前記第１の遅延にほぼ一致される、メモリ回路。
【請求項２６】
請求項２１に記載のメモリ回路であって、
前記モデルラッチ機能ブロックは、前記モデルラッチ機能ブロックをリセットするために前記クロック信号と前記制御信号とを受信するＮＯＲ構造を備える、メモリ回路。
【請求項２７】
請求項２４に記載のクロック入力バッファであって、
前記モデルラッチ機能ブロックは第２のインバータを備え、前記ラッチ機能ブロックは第３のインバータを備え、前記第１の遅延は、前記第１のＮＡＮＤ構造と前記第３のインバータとによって規定され、前記第２の遅延は、前記第２のＮＡＮＤ構造と前記第２のインバータとによって規定される、クロック入力バッファ。
【請求項２８】
請求項２０に記載のクロック入力バッファであって、
前記クロック入力バッファは、あらゆるスルーレートに対応してワンショット能力を提供する、クロック入力バッファ。
【発明の詳細な説明】
【０００１】
【発明の背景】
本発明は、概して集積回路に関し、特に、改良されたメモリセルフタイム式回路のための装置に関する。
【０００２】
【従来の技術】
現代のコンピュータは、データを格納するためのメモリ素子を、１つまたはそれ以上含むのが通常である。様々なメモリデバイスのなかでもランダムアクセスメモリ（ＲＡＭ）は、データの格納と格納データへのアクセスとを可能にするために、広く使用されている。ＤＲＡＭ、ＳＲＡＭ、ＲＤＲＡＭ、およびＳＤＲＡＭなどの従来のＲＡＭ素子は、データを格納するための半導体メモリコアを含むのが通常である。これらの半導体メモリコアは、一般にアレイ形式で配置され、ワード線および１対の差動ビット線によって各コアセルを結合している。選択されたコアセルに格納されたデータにアクセスするため、メモリコアの周辺には、関連のメモリアクセス回路が一般的に設計される。例えばキーメモリアクセス回路のなかには、コアセルを選択するためのアドレッシング回路と、選択されたワード線を駆動するためのワード線ドライバと、選択されたコアセルから読み出された信号を増幅するためのセンスアンプとを、通常的に含むものもある。メモリコアおよび関連のメモリアクセス回路は、当該分野において周知であり、例えば、「高速メモリセルフタイミング回路および同回路を実現する方法」という題名の米国特許出願第０８／９５６，９８１号で説明されており、この文献を、引用として本明細書に組み込むものとする。
【０００３】
今日において、代表的な高速メモリはセルフタイム式である。メモリは、例えばクロックの立ち上がりエッジまたは立ち下がりエッジに応じて入出力動作を実行する。動作が完了すると、メモリは、リセット信号を生成してリセット状態（例えばプレチャージ状態）に入り、別の入出力動作を待機する。図１Ａは、メモリコア１０２およびＳＲラッチ１０４を有するセルフタイム式メモリデバイス１００を示した簡単なブロック図である。メモリコア１０２は、アレイ形式で配置された複数のコアセル（図示せず）を、メモリコア１０２全体に渡って備えている。
ＳＲラッチ１０４は、入力として外部クロックＣＬＫおよびリセット信号ＲＥＳＥＴを受信する。ＳＲラッチ１０４は、その出力ポートにおいてグローバルなタイミングパルス（ＧＴＰ）を生成する。メモリコア１０２は、クロック入力バッファ１０４からＧＴＰ信号を受信して、読み出しや書き込みなどの入出力動作を実行する。入出力動作が完了すると、メモリコア１０２内の制御回路１０６は、入出力動作の完了を示すＲＥＳＥＴ信号を生成する。そして、ＳＲラッチ１０４をリセットするために、ＲＥＳＥＴ信号がＳＲラッチ１０４に供給される。
【０００４】
図１Ｂは、セルフタイム式メモリデバイス１００の動作を詳細に示したタイミング図１１０である。このタイミング図１１０では、時刻Ｔ１におけるＣＬＫの立ち上がりエッジによって、ＳＲラッチ１０４をトリガまたはセットし、時刻Ｔ２において高い状態のＧＴＰを出力させる。メモリコアは、ＧＴＰに応じて入出力動作を実行し、その動作が完了すると、時刻Ｔ３においてＲＥＳＥＴを高い状態にアクティベイトする。すると、ＲＥＳＥＴ信号によってＳＲラッチ１０４がリセットされるので、ＧＴＰ信号は、時刻Ｔ４において低い状態になる。メモリコア１０２は、この低いＧＴＰ信号に応じ、時刻Ｔ５においてＲＥＳＥＴ信号を低い状態にセットする。
【０００５】
しかしながら、ＣＬＫは、より長い期間のあいだ高い状態に維持されることがしばしばある。例として、図１Ｂに示すように、ＣＬＫがＴ１からＴ５にかけて高い状態にある場合を取り上げる。この場合には、セット信号（ＣＬＫ）およびＲＥＳＥＴ信号がともに高い状態にあり、このためＳＲラッチが不安定な状態に導かれる。そのうえ、ＣＬＫが低い状態に遷移するより前にラッチ１０４がリセットされると、入出力動作が実際に実行されていない状態で、メモリコア１０２が再びトリガされることもある。したがって、メモリコア１０２が、１つのＣＬＫサイクル内で複数回トリガされることになる。
【０００６】
従来技術によるセルフタイム式メモリデバイスでは、このような状態を改善するためにワンショット回路を実装した。図１Ｃは、フロントエンドにおいてＳＲラッチ１０４に結合されている、従来技術によるワンショット１２２を示している。ワンショット１２２は、ＡＮＤゲート１２４とインバータ１２６とを含んでいる。ＡＮＤゲート１２４およびインバータ１２６は、入力としてともにＣＬＫを受信する。インバータ１２６は、ＣＬＫを逆転させて、逆信号ＣＬＫｉ（添え字「ｉ」は図１Ｃの上線に等しく、信号ＣＬＫを逆転させたものを表す）をＡＮＤゲート１２４に供給する。このプロセスにおいて、インバータ１２６は逆信号ＣＬＫｉに遅延を導入する。ＣＬＫおよび遅延ＣＬＫｉ信号に応じ、ＡＮＤゲート１２４は、ＳＲラッチ１０４に供給される信号ＳＥＴを生成する。
【０００７】
図１Ｄは、動作中のワンショット１２２のタイミング図１３０を示している。
最初、ＣＬＫが低い状態にあるとき、その逆信号ＣＬＫｉは高い定常状態にある。
このため、時刻Ｔ１においてＣＬＫが低い状態から高い状態に遷移するとき、ＣＬＫおよびＣＬＫｉは、時刻Ｔ３までともに高い状態に維持される。時刻Ｔ１におけるＣＬＫの立ち上がりエッジは、時刻Ｔ２において、信号ＳＥＴを低い状態から高い状態に遷移させる。また、ＣＬＫの立ち上がりエッジは、時刻Ｔ３において、ＣＬＫｉを高い状態から低い状態に遷移させる。Ｔ１とＴ３のあいだのインターバルは、インバータ１２６で生成される遅延に対応している。Ｔ３におけるＣＬＫｉの遷移は、時刻Ｔ４において、ＳＥＴ信号を低い状態に遷移させる。したがって、ワンショット１２２は、ＳＥＴをトリガして低い状態に遷移させることによって、１つのサイクル内で、メモリコア１０２が複数回トリガされることを回避する。
【０００８】
しかしながら、ワンショット１２２の使用には、幾つかの欠点がともなう。
例えばワンショット１２２は、ＳＲラッチ１０４をセットするために、充分な長さの遅延を一般に必要とする。これは、ＳＲラッチ１０４から高い状態のＧＴＰを出力させるためには、ＳＥＴを、充分に長い時間のあいだ高い状態に維持する必要があるためである。インバータ１２６で生成される遅延が短すぎると、ＳＥＴが高い状態にある時間が、ＳＲラッチ１０４に高い状態のＧＴＰを出力させるのに充分でなくなる。このような場合には、ＳＲラッチ１０４は、ＳＥＴ信号が再び高い状態に遷移するのを待って、メモリコア１０２をトリガしなければならない。したがって、メモリコア１０２を通じたメモリ動作の速度がかなりの犠牲を強いられる。
【０００９】
反対に、信号ＣＬＫに対する逆信号ＣＬＫｉの遅延Ｄが長すぎる場合には、次のサイクルにずれ込む恐れがある。図１Ｅは、遅延Ｄが長すぎる場合における、ワンショット１２２のタイミング図１５０を示している。最初、ＣＬＫが低い状態にあるとき、ＣＬＫｉは高い定常状態にある。時刻Ｔ１において、ＣＬＫは、低い状態から高い状態に遷移する。ＣＬＫのこの遷移は、ＳＥＴを、時刻Ｔ２において低い状態から高い状態に遷移させる。同様に、時刻Ｔ１におけるＣＬＫの遷移は、ＣＬＫｉを、時刻Ｔ４において高い状態から低い状態に遷移させる。時刻Ｔ３におけるＣＬＫの遷移は、ＳＥＴをトリガし、時刻Ｔ５において低い状態に遷移させる。一方で、時刻Ｔ３においてＣＬＫが高い状態から低い状態に遷移すると、ＣＬＫｉがトリガされ、時刻Ｔ７において高い状態に遷移する。Ｔ１とＴ４のあいだまたはＴ３とＴ７のあいだのタイムインターバルが、遅延Ｄに相当する。
【００１０】
時刻Ｔ７におけるＣＬＫｉの遷移は、ＳＥＴを、時刻Ｔ８において高い状態に遷移させる。しかしながら、遅延Ｄが長いので、ＣＬＫｉは、時刻Ｔ６におけるＣＬＫの次の立ち上がりエッジより前に、高い状態に遷移することができない。このようなタイミングの不規則性は、メモリデバイス１００の性能に悪影響をおよぼすことがわかる。そのうえ、ワンショットに提供されるＣＬＫのスルーレートが広い範囲で変化し、メモリデバイス１００の性能に悪影響をおよぼす恐れがある。例えばＣＬＫのスルーレートが長すぎると、ワンショット１２２は、ＳＥＴを、ＳＲラッチ１０４のトリガに充分な高さの状態にトリガすることができない。
【００１１】
したがって、最適な遅延をセルフタイム式メモリコアに供給することによって、１サイクル内にメモリコアを複数回トリガすることなくメモリのアクセス動作を高速化できる、クロック入力バッファが必要とされている。さらに、メモリの性能を犠牲にすることなく、広い範囲のクロックスルーレートに対応して効率的に動作することができる、クロック入力バッファが必要とされている。
【００１２】
【発明の概要】
概して本発明は、最適な遅延を供給してメモリのアクセス動作を高速化させる、セルフタイム式メモリコアのためのクロック入力バッファを提供することによって、これらのニーズを満たすものである。ここで、本発明が、プロセス、装置、システム、デバイス、方法などを含む多くの態様で実現できることを、理解しておく必要がある。以下では、本発明の幾つかの実施形態を説明する。
【００１３】
１つの実施形態において、本発明は、データを格納するように構成されたセルフタイム式メモリコアのためのクロック入力バッファを提供する。セルフタイム式メモリコアは、クロック入力バッファをリセットするためのリセット信号を生成する。クロック入力バッファは、ラッチ機能ブロックとモデルラッチ機能ブロックとを備える。ラッチ機能ブロックは、セルフタイム式メモリコアをトリガして入出力動作を実行させる制御信号を生成するためのクロック信号を受信する。一方、モデルラッチ機能ブロックは、遅延逆クロック信号を生成するためのクロック信号と制御信号とを受信する。モデルラッチ機能ブロックは、制御信号を生成するために、遅延逆クロック信号をラッチ機能ブロックに供給する。モデルラッチ機能ブロックは、ラッチ機能ブロックの遅延とほぼ同じレートで変化する遅延を有するように構成される。
【００１４】
別の実施形態において、セルフタイム式メモリコアのためのクロック入力バッファは、ラッチ機能ブロックと、遅延ブロックと、第１のインバータとを備える。セルフタイム式メモリコアは、データを格納するように構成され、入出力動作の完了時にクロック入力バッファをリセットするためのリセット信号を生成する。ラッチ機能ブロックは、セルフタイム式メモリコアをトリガして入出力動作を実行させる制御信号を生成するためのクロック信号を受信するとともに、制御信号を生成するにあたって第１の遅延を有する。遅延ブロックは、遅延クロック信号を生成するために、クロック信号と制御信号とを受信する。遅延ブロックは、ラッチ機能ブロックの第１の遅延とほぼ同じレートで変化する第２の遅延を有するように構成される。遅延クロック信号を逆転させるため、遅延ブロックには第１のインバータが結合されており、この第１のインバータは、逆転された遅延クロック信号をラッチ機能ブロックに供給し、制御信号を生成するように結合されている。
【００１５】
さらに別の実施形態において、セルフタイム式メモリ回路が開示される。セルフタイム式メモリ回路は、セルフタイム式メモリコアと、入力クロックバッファとを備える。セルフタイム式メモリコアは、データを格納するためのコアセルからなるアレイを有する。セルフタイム式メモリコアは、入出力動作の完了を示すリセット信号を生成する。入力クロックバッファは、セルフタイム式メモリに結合され、セルフタイム式メモリコアからのリセット信号に応じてリセットされる。入力クロックバッファは、ラッチ機能ブロックと、モデルラッチ機能ブロックとを備える。ラッチ機能ブロックは、セルフタイム式メモリコアをトリガして入出力動作を実行させる制御信号を生成するためのクロック信号を受信する。モデルラッチ機能ブロックは、遅延逆クロック信号を生成するために、クロック信号と制御信号とを受信する。さらに、モデルラッチ機能ブロックは、制御信号を生成するために、遅延逆クロック信号をラッチ機能ブロックに供給する。モデルラッチ機能ブロックは、ラッチ機能ブロックの第１の遅延とほぼ同じレートで変化する第２の遅延を有するように構成される。
【００１６】
ラッチ機能ブロックおよびモデルラッチ機能ブロックにおいて遅延が変化するレートを一致させることによって、長すぎることも短すぎることもない最適な遅延が確保される。このため、メモリのアクセス動作が大幅に向上される。さらに、モデルラッチ機能ブロックは、ラッチ機能ブロックの入力トリップ点とほぼ同じレートで同じ方向に変化する入力トリップ点を有するように構成される。入力トリップ点の差異の一致は、クロックスルーレートにおける差異を打ち消すことによって、メモリコアの性能をさらに向上させる。そのうえ本発明は、任意の入力スルーレートに対応しており、遅延を犠牲にすることなくワンショット能力を提供することがでる。本発明の原理を例示した添付図面との関連で行う以下の詳細な説明から、本発明のその他の態様および利点が明らかになる。
【００１７】
【発明の実施の形態】
添付の図面と関連させて行なう以下の詳細な説明から、本発明を容易に理解することができる。ここで、同一の符号は類似の構成要素を意味するものとする。
【００１８】
本発明は、最適な遅延を供給してメモリアクセス動作を高速化するために、セルフタイム式メモリコアのためのクロック入力バッファを提供する。以下の説明では、本発明の徹底的な理解を促すために、多くの項目を特定している。しかしながら、当業者ならば、本発明がこれらの項目の一部または全てを特定しなくても実施できることが理解できる。そのほか、本発明が不必要に不明瞭となるのを避けるため、周知の工程動作の説明は省略した。
【００１９】
図２は、本発明の１つの実施形態にしたがった、代表的なセルフタイム式メモリデバイス２００を示している。メモリデバイス２００は、ワンショット２０２と、ＳＲラッチ２０４と、インバータ２０６と、メモリコア２０８とを備える。ワンショット２０２はＣＬＫを受信し、好ましくは逆転ラッチであるＳＲラッチ２０４をトリガするためのＳＥＴ信号を生成する。しかしながら、当業者ならば理解できるように、ＳＲラッチ２０４は、非逆転ラッチはもちろん、適切な遅延でセットおよびリセットが可能な他の要素（例えばフリップフロップ、ラッチ、レジスタ等など）として具現されても良い。
【００２０】
ＳＲラッチ２０４は、インバータ２０６に供給される信号を出力する。インバータ２０６は、信号を逆転させ、その逆信号をグローバルタイミングパルス（ＧＴＰ）としてメモリコア２０８に供給する。ＧＴＰ信号に応じ、メモリコア２０８は入出力動作（読み出しまたは書き込みの動作）を実行する。入出力動作の完了にあたり、メモリコア２０８内の制御回路２１０は、アクティブな低い状態を示すリセット信号すなわちＲＥＳＥＴｉ（添え字「ｉ」は図２の上線と同等であり、信号ＲＥＳＥＴの逆転を表す）を生成し、リセット信号としてＳＲラッチ２０４に供給する。しかしながら、リセット信号が、逆転なしのＲＥＳＥＴとしてメモリデバイス２００内で実現されても良いことを、理解しておく必要がある。
【００２１】
図３は、本発明の１つの実施形態にしたがった、セルフタイム式メモリデバイス２００のワンショット２０２を詳細に示したブロック図である。ワンショット２０２は、ＡＮＤゲート２１４とモデルＳＲラッチ２１６とを備える。モデルＳＲラッチ２１６は、ＳＲラッチがほぼ同じ遅延を有するように、ＳＲラッチ２０４の遅延Ｄをモデル化する。さらに、ＡＮＤゲート２１４をＳＲラッチ２０４および２１６に組み込むことによって、ＳＲラッチ２１６のトリップ点をＳＲラッチ２０４のトリップ点と同じにすることが好ましい。当該分野において周知のように、トリップ点という用語は、デバイスが入力に応じてその出力状態を変化させる点を指す。
【００２２】
モデルＳＲラッチ２１６およびＳＲラッチ２０４内のＡＮＤゲートは、入力としてＣＬＫを受信する。ＳＲラッチ２１６は、その出力ポートでＣＬＫｉを出力し、ＣＬＫｉは、別の入力としてＡＮＤゲート２１４に供給される。ＡＮＤゲートは、受信された入力信号にＡＮＤ演算を実行し、ＳＥＴ信号をＳＲラッチ２０４に出力してラッチ２０４をセットする。以下でさらに詳述するように、モデルＳＲラッチ２１６は、ＣＬＫおよびＧＴＰ信号を受信して、ラッチ２１６をリセットするための内部リセット信号を生成する。この構成では、ＳＲラッチ２０４および２１６の両方を通じて実質的に同一の遅延にするとともに、ＳＲラッチ２１６とＡＮＤゲート２１４のトリップ点を、一致させることによって、長すぎでも短すぎでもない遅延が確保される。
【００２３】
図４は、代表的なＳＲラッチ２０４の詳細な回路図を示している。ＳＲラッチ２０４は、Ｎ形トランジスタ４０２（例えばＮＭＯＳ）と、Ｐ形トランジスタ４０４（例えばＰＭＯＳ）と、１対のインバータ４０６および４０８とを備える。
Ｎ形およびＰ形のトランジスタ４０２および４０４のソースは、ノード４１０においてインバータの構成で互いに結合されている。Ｐ形トランジスタ４０４がプルアップトランジスタとして機能する一方で、Ｎ形トランジスタ４０２はプルダウントランジスタとして機能する。インバータ４０６は、出力ノード４１０に結合されており、ノード４１０の信号を逆転させて、出力ノード４１２から出力させる。インバータ４０８は、ノード４１２の出力信号を逆転させるために、インバータ４０６の両端にフィードバックモードで結合されて、逆転された出力をノード４１０に供給するものである。
【００２４】
この構成では、Ｎ形トランジスタ４０２が、ワンショット２０２からのＳＥＴ信号をゲートで受信し、Ｐ形トランジスタ４０４が、メモリコア２０８の制御回路２１０からのＲＥＳＥＴｉをゲートで受信する。ＳＥＴが低い状態から高い状態に遷移すると、トランジスタ４０２は、ノード４１０における電圧をターンオンして引き下げる。するとインバータ４０６は、出力ノード４１２から高い状態の信号を出力する。このようにして、ラッチ２０４がセットされる。一方で、ＲＥＳＥＴが高い状態から低い状態に遷移すると、ノード４１０における電圧が高い状態に遷移するので、インバータ４０６はノード４１２から低い状態を出力する。こうしてラッチ２０４がリセットされる。
【００２５】
ＳＲラッチ２０４は、ＳＲラッチとＮＡＮＤゲートを組み合わせることによって実現されて、クロックバッファとしての使用のために、ラッチ機能ブロックを形成しても良い。理解を容易にするため、図５Ａは、本発明の１つの実施形態にしたがった、遅延をともなわない代表的なラッチ機能ブロック５０２の回路図を示している。ラッチ機能ブロック５００は、１対のＮ形トランジスタ５１０および５１２と、Ｐ形トランジスタ５１４と、１対のインバータ５１６および５１８とを備える。Ｎ形トランジスタ５１０および５１２は、ＣＬＫ（例えばＳＥＴ）およびＣＬＫｉを受信するように結合されており、ノード５４０で出力電圧を発生させるＮＡＮＤゲート５４２として効果的に機能する。先に図４に示したように、トランジスタ５１２および５１４は、インバータ５１６および５１８とともに、メモリコア２０８をトリガするためにＧＴＰを出力するＳＲラッチとして機能する。したがってトランジスタ５１２は、ラッチ機能ブロック５０２において、ＮＡＮＤゲート５４２とＳＲラッチとに共有されている。
【００２６】
図５Ａに関し、１つの入出力サイクル内でメモリコア２０８が複数回トリガされるのを回避するため、ラッチ機能ブロック５０２は、ＲＥＳＥＴｉが低い状態にアクティベイトされＣＬＫが高い状態にあるときに、ＧＴＰが高い状態に遷移するのを効果的に阻止する。例えば、トランジスタ５１２のゲートにおけるＣＬＫが、先ず最初に高い状態に遷移する。トランジスタ５１０のゲートにおけるＣＬＫｉが高い状態にある場合は、トランジスタ５１２は、ノード５４０を低い状態に下げる。こうして、ノード５４２におけるＧＴＰが高い状態になり、メモリコア２０８がトリガされる。トランジスタ５１０のゲートにおけるＣＬＫｉが低い状態に遷移すると、トランジスタ５１２は、ノード５４０を低い状態に維持できなくなる。代わりにノード５４０は、フィードバックインバータ５１８によって低い状態に維持される。ノード５４０は、トランジスタ５１４の入力の低い状態への遷移を通じてリセット条件をイネーブルされるまで、低い状態に維持される。ＣＬＫｉ信号は、ＣＬＫが次のサイクルに備えて低い状態に遷移するまで低い状態に維持される。このようにして、ノード５４２におけるＧＴＰが、１つの入出力サイクル内で複数回アクティベイトされるのが回避されるので、ラッチ機能ブロック５０２は、有効なワンショット機能性を提供することができる。
【００２７】
図５Ａに関し、ラッチ機能ブロック５０２が、トランジスタ５１２のＣＬＫ入力ゲートからＧＴＰが出力される出力ノード５４２までの遅延Ｄによって特徴付けられる点に、注意する必要がある。このようにして、この遅延Ｄ、すなわちＣＬＫがトランジスタ５１２のゲートに供給される時刻からＧＴＰがノード５４２で生成される時刻までの時間が、ラッチ機能ブロック５０２によってセットされる。このため、ラッチ機能ブロック５０２内でラッチをセットするまでには、遅延時間Ｄが必要である。したがって、実質的に同じ遅延Ｄを使用してＣＬＫｉの遅延をモデル化することにより、遅延を長すぎでも短かすぎでもなくすることができる。別の実施形態において、モデル化された遷移は、ラッチ機能ブロック５０２における遷移の逆を任意に奇数倍したものであっても良い。
【００２８】
図５Ｂは、モデルラッチ機能ブロック５０４とラッチ機能ブロック５０２とを備える、本発明の１つの実施形態にしたがった代表的なクロック入力バッファ５００の回路図を示している。クロック入力バッファ５００は、ラッチ機能ブロック５０２と、モデルラッチ機能ブロック５０４と、インバータ５０６とを備える。ラッチ機能ブロック５０２は、図５Ａで説明したように、１対のＮ形トランジスタ５１０および５１２と、Ｐ形トランジスタ５１４と、１対のインバータ５１６および５１８とを備えており、ノード５４２においてＧＴＰを生成し、メモリコア２０８が１サイクル内に複数回トリガされるのを防ぐ。出力されたＧＴＰ信号は、入力としてモデルラッチ機能ブロック５０４にもフィードバックされる。
【００２９】
モデルラッチ機能ブロック５０４は、ＮＡＮＤゲート５４６と、ＮＯＲゲート５４８と、１対のインバータ５２８および５３０とを備える。ＮＡＮＤゲート５４６とインバータ５２８および５３０は、ラッチ機能ブロック５０２におけるＮＡＮＤゲート５４４とインバータ５１６および５１８と同様の態様で配置されることによって、実質的に同じ量の遅延を供給する。ＮＡＮＤゲート５４６は、入力ゲートにおいてそれぞれＶＤＤおよびＣＬＫを受信する１対のＮ形トランジスタ５２０および５２２を備える。
【００３０】
１つの実施形態において、トランジスタ５２０および５２２は、ラッチ機能ブロック５０２におけるトランジスタ５１０および５１２とほぼ同じトリップ点を有するようにモデル化される。トリップ点の一致は、例えばトランジスタ５２０および５２２のチャネル長および幅などのパラメータを、トランジスタ５１０および５１２のチャネル長および幅に一致させることによって、達成されても良い。
ＮＡＮＤゲート５４６（すなわちトランジスタ５２０および５２２）のトリップ点は、ＮＡＮＤゲート５４４（すなわちトランジスタ５１０および５１２）のそれとほぼ同じレートで同じ方向に変化することが好ましい。このようなトリップ点の一致は、トランジスタ５２０および５２２を、トランジスタ５１０および５１２とほぼ同時またはその後に確実にトリップすることによって、従来のクロックバッファに見られる長すぎるクロックスルーの問題を排除する。
【００３１】
続けて図５Ｂに関し、ＮＡＮＤゲート５４６は、ノード５５０においてＮＯＲゲート５４８に結合されている。ＮＯＲゲート５４８は、入力ゲートにおいてそれぞれＧＴＰおよびＣＬＫを受信する１対のＰ形トランジスタ５２４および５２６を備える。ＮＯＲゲート５４８は、モデルラッチ機能ブロック５０４をリセットするために、入力ＧＴＰおよびＣＬＫ信号に応じてリセット信号を生成する。例えば、ＣＬＫとＧＴＰがともに低い状態にある場合には、ＮＯＲゲート５４８は、高い出力電圧ノード５５０を出力する。ＣＬＫが高い状態にある場合には、ノード５５０から低い状態が出力される。ＣＬＫが低くてＧＴＰが高い状態にある場合、ノード５５０における値は、ラッチインバータ５２８および５３０によって「維持」される。
【００３２】
モデル化されたラッチ機能ブロック５０４は、ラッチ機能ブロック５０２の遅延に最適化および一致された遅延を、ＣＬＫｉに対して確保する。インバータ５２８は、出力ノード５５０に結合されており、ノード５５０における信号を、出力ノード５５２で出力させるために逆転させる。インバータ５３０は、ノード５５２における出力信号を逆転させるために、インバータ５２８の両端にフィードバックモードで結合されており、逆転された出力をノード５５０に供給するものである。インバータ５２８および５３０は、ラッチ機能ブロック５０２のインバータ５１６および５１８と実質的に同じ遅延を供給するように構成される。
【００３３】
また、ＮＡＮＤゲート５４６もやはり、ラッチ機能ブロックのＮＡＮＤゲート５４４と実質的に同じ遅延を供給するように構成されている。したがって、モデルラッチ機能ブロック５０４を通じて生じる遅延は、ラッチ機能ブロック５０２を通じて生じる遅延とほぼ同じ（例えばゲート遅延の２倍）である。好ましい実施形態において、モデルラッチ機能ブロック５０４を通じて生じる遅延は、ラッチ機能ブロック５０２を通じて生じる遅延とほぼ同じレートで変化する。また、当業者ならば、モデルラッチ機能ブロック５０４が、ラッチ機能ブロックにおける遷移の逆を任意に偶数倍した遷移を供給しても良いことがわかる。
【００３４】
インバータ５０６は、逆転されたクロックＣＬＫｉを供給するために、モデルラッチ機能ブロック５０４とラッチ機能ブロック５０２のあいだに結合される。具体的に言うと、インバータ５０６は、ノード５５２の出力信号を逆転させてＣＬＫｉを生成する。そしてインバータ５０６からのＣＬＫｉは、ラッチ機能ブロックのＮＡＮＤゲート５４４のトランジスタ５１０に入力として供給される。このように、ラッチ機能ブロックおよび遅延ブロックにおいて遅延が変化するレートを一致させることによって、メモリアクセス動作を実質的に高速化させる、最適な遅延が確保される。さらに、トリップ点の差異の一致によってクロックスルーレートの差異を打ち消すことによって、メモリコアの性能をさらに向上させることができる。
【００３５】
図６は、本発明の１つの実施形態にしたがったクロック入力バッファ５００の概要図を示している。図中に示すように、クロック入力バッファ５００は、ラッチ機能ブロック５０２と、モデル遅延ブロック６０４と、インバータ６０６と、ＮＯＲゲート６０８とを備える。ラッチ機能ブロック５０２は、入力としてＣＬＫ、ＣＬＫｉ、およびＲＥＳＥＴｉを受信する。モデル遅延ブロック６０４とＮＯＲゲート６０８は、図５Ｂのモデルラッチ機能ブロック５０４に対応している。ＮＯＲゲートは、遅延ブロック６０４をリセットするために、ＣＬＫおよびＧＴＰを受信し、そのＮＯＲ結果を遅延ブロックに供給する。モデル遅延ブロック６０４は、ＣＬＫおよびリセット信号を受信して、出力信号を生成する。インバータ６０６は、遅延ブロック６０４からの出力信号を逆転させてＣＬＫｉを生成し、そのＣＬＫｉをラッチ機能ブロック５０２に供給する。
【００３６】
図７は、本発明の１つの実施形態にしたがった、遅延をともなうクロック入力バッファ７００のハイレベルブロック図を示している。クロック入力バッファ７００は、ＳＲラッチ機能ブロック７０２と、遅延ブロック７０４とを備える。遅延ブロックは、ＣＬＫとともにＳＲラッチ機能ブロック７０２に供給される遅延を生成する。メモリコア２０８からのＲＥＳＥＴも、やはりＳＲラッチ機能ブロック７０２に供給される。
【００３７】
以上では、理解を明確にする目的で本発明を詳細に説明したが、添付した特許請求の範囲の範囲内で、一定の変更および修正を加えられることは明らかである。したがって、任意の適切な半導体基板、プリント回路板、パッケージングされた集積回路、またはソフトウェアインプリメンテーションを例として含む任意の形態で、様々な回路図を組み込んでも良いことを、理解しておく必要がある。
【００３８】
例えば、ニューヨーク州ニューヨーク市に所在のＩＥＥＥから入手可能なＶＨＤＬ（登録商標）などのハードウェア記述言語（ＨＤＬ）および統合プログラムを、シリコンレベルのレイアウトを設計するために実行しても良い。したがって、上述した実施形態は、例示を目的としたものであって限定的ではなく、本発明は、本明細書で取り上げた項目に限定されず、添付した特許請求の範囲の範囲および同等物の範囲内で変更され得る。
【図面の簡単な説明】
【図１Ａ】メモリコアとＳＲラッチとを有したセルフタイム式メモリデバイスのブロック図である。
【図１Ｂ】セルフタイム式メモリデバイスの動作の詳細なタイミング図である。
【図１Ｃ】フロントエンドにおいてＳＲラッチに結合された、従来技術によるワンショットを示した図である。
【図１Ｄ】動作中のワンショットのタイミング図である。
【図１Ｅ】遅延が長すぎる場合のワンショットのタイミング図である。
【図２】本発明の１つの実施形態にしたがった、代表的なセルフタイム式メモリデバイスを示した図である。
【図３】本発明の１つの実施形態にしたがったセフルタイム式メモリデバイスのワンショットの詳細なブロック図である。
【図４】代表的なＳＲラッチの詳細な回路図である。
【図５Ａ】本発明の１つの実施形態にしたがった、遅延をともなわない代表的なラッチ機能ブロックの回路図である。
【図５Ｂ】本発明の１つの実施形態にしたがった、モデルラッチ機能ブロックとラッチ機能ブロックとを備える代表的なクロック入力バッファの回路図である。
【図６】本発明の１つの実施形態にしたがった、クロック入力バッファ５００の概要図である。
【図７】本発明の１つの実施形態にしたがった、遅延をともなうクロック入力バッファ７００のハイレベルブロック図である。
【符号の説明】
１００…従来技術によるセルフタイム式メモリデバイス
１０２…メモリコア
１０４…ＳＲラッチ
１０６…制御回路
１２２…ワンショット
１２４…ＡＮＤゲート
１２６…インバータ
２００…本発明による代表的なセルフタイム式メモリデバイス
２０２…ワンショット
２０４…ＳＲラッチ
２０６…インバータ
２０８…メモリコア
２１０…制御回路
２１４…ＡＮＤゲート
２１６…モデルＳＲラッチ
４０２…Ｎ形トランジスタ
４０４…Ｐ形トランジスタ
４０６…インバータ
４０８…インバータ
４１０…ノード
４１２…ノード
５００…クロック入力バッファ
５０２…ラッチ機能ブロック
５０４…モデルラッチ機能ブロック
５０６…インバータ
５１０…Ｎ形トランジスタ
５１２…Ｎ形トランジスタ
５１４…Ｐ形トランジスタ
５１６…インバータ
５１８…インバータ
５２０…Ｎ形トランジスタ
５２２…Ｎ形トランジスタ
５２４…Ｐ形トランジスタ
５２６…Ｐ形トランジスタ
５２８…インバータ
５３０…インバータ
５４０…ノード
５４２…ノード
５４４…ＮＡＮＤゲート
５４６…ＮＡＮＤゲート
５４８…ＮＯＲゲート
５５０…ノード
５５２…ノード
６０４…モデル遅延ブロック
６０６…インバータ
６０８…ＮＯＲゲート
７００…クロック入力バッファ
７０２…ＳＲラッチ機能ブロック
７０４…遅延ブロック
【図１Ａ】
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【図１Ｂ】
0004681747.tif 000003
【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
0004681747.tif 000010
【図５Ｂ】
0004681747.tif 000011
【図６】
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【図７】
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