(57)【特許請求の範囲】
【請求項１】
基体と、
該基体上に、チャネル層と、
該チャネル層よりバンドギャップが大きくかつ該チャネル層にキャリアを供給するための第１のキャリア供給層と、
該第１のキャリア供給層上に形成された半導体層であって、上記第１のキャリア供給層と同材料で構成されたアンドープの半導体層とを少なくとも有し、
該半導体層にソース電極および／あるいはドレイン電極とゲート電極とが形成され、
該ソース電極および／あるいはドレイン電極は、上記半導体層上部に電極金属層を形成し、熱処理による合金化処理により上記半導体層と直接オーミック接触された構成とされ、上記半導体層の上記ゲート電極の形成部には、上記キャリアと逆導電型の不純物が導入された不純物導入領域が形成されて成る
ことを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、上記基体と上記チャネル層との間に、該チャネル層よりバンドギャップが大きく、かつ上記チャネル層にキャリアを供給するための第２のキャリア供給層を有することを特徴とする半導体装置。
【請求項３】
請求項１の半導体装置において、上記ソース電極およびドレイン電極の上記合金化処理により、上記チャネル層の近傍まで上記ソース電極およびドレイン電極の合金化層が達していることを特徴とする半導体装置。
【請求項４】
請求項１の半導体装置において、上記チャネル層はＩｎＧａＡｓであり、上記第１のキャリア供給層はＡｌＧａＡｓであることを特徴とする半導体装置。
【請求項５】
請求項１の半導体装置において、上記第１のキャリア供給層と上記チャネル層との間に、上記ソース電極および／あるいはドレイン電極が形成された上記半導体層と同材料から成る半導体層を有することを特徴とする半導体装置。
【請求項６】
請求項２の半導体装置において、上記チャネル層はＩｎＧａＡｓであり、上記第２のキャリア供給層はＡｌＧａＡｓであることを特徴とする半導体装置。
【請求項７】
請求項２の半導体装置において、上記第２のキャリア供給層と上記チャネル層との間に、上記ソース電極および／あるいはドレイン電極が形成された半導体層と同材料から成る半導体層を有することを特徴とする半導体装置。
【請求項８】
請求項２の半導体装置において、上記第１のキャリア供給層と上記チャネル層との間に、上記ソース電極および／あるいはドレイン電極が形成された半導体層と同材料から成る半導体層を有し、上記第２のキャリア供給層と上記チャネル層との間に、上記ソース電極および／あるいはドレイン電極が形成された上記半導体層と同材料から成る半導体層を有することを特徴とする半導体装置。
【請求項９】
半絶縁性の基体と、
該基体上に、該基体と同材料から成るバッファ層と、
チャネル層と、
該チャネル層上に形成され、該チャネル層よりバンドギャップが大きくかつ該チャネル層にキャリアを供給するための第１のキャリア供給層と、
該第１のキャリア供給層上に形成された半導体層であって、上記第１のキャリア供給層と同材料で構成されたアンドープの半導体層とを少なくとも有し、
該半導体層にソース電極および／あるいはドレイン電極とゲート電極とが形成され、
該ソース電極および／あるいはドレイン電極は、上記半導体層上部に電極金属層を形成し、熱処理による合金化処理により上記半導体層と直接オーミック接触された構成とされ、上記半導体層の上記ゲート電極の形成部には、上記キャリアと逆導電型の不純物が導入されている不純物導入領域が形成されて成る
ことを特徴とする半導体装置。
【請求項１０】
請求項９の半導体装置において、上記基体と上記チャネル層との間に、該チャネル層よりバンドギャップが大きく、かつ上記チャネル層にキャリアを供給するための第２のキャリア供給層を有することを特徴とする半導体装置。
【請求項１１】
請求項９の半導体装置において、上記ソース電極およびドレイン電極の上記合金化処理により、上記チャネル層の近傍まで上記ソース電極およびドレイン電極の合金化層が達していることを特徴とする半導体装置。
【請求項１２】
請求項９の半導体装置において、上記チャネル層はＩｎＧａＡｓであり、上記第１のキャリア供給層はＡｌＧａＡｓであることを特徴とする半導体装置。
【請求項１３】
請求項９の半導体装置において、上記第１のキャリア供給層と上記チャネル層との間に、上記ソース電極および／あるいはドレイン電極が形成された上記半導体層と同材料から成る半導体層を有することを特徴とする半導体装置。
【請求項１４】
請求項１０の半導体装置において、上記チャネル層はＩｎＧａＡｓであり、上記第２のキャリア供給層はＡｌＧａＡｓであることを特徴とする半導体装置。
【請求項１５】
請求項１０の半導体装置において、上記第２のキャリア供給層と上記チャネル層との間に、上記ソース電極および／あるいはドレイン電極が形成された上記半導体層と同材料から成る半導体層を有することを特徴とする半導体装置。
【請求項１６】
請求項１０の半導体装置において、上記第１のキャリア供給層と上記チャネル層との間に、上記ソース電極および／あるいはドレイン電極が形成された上記半導体層と同材料から成る半導体層を有し、上記第２のキャリア供給層と上記チャネル層との間に、上記ソース電極および／あるいはドレイン電極が形成された上記半導体層と同材料から成る半導体層を有することを特徴とする半導体装置。
【請求項１７】
基体上にチャネル層を形成する工程と、
該チャネル層上に、該チャネル層よりバンドギャップが大きく、かつ該チャネル層にキャリアを供給するための第１のキャリア供給層を形成する工程と、
該第１のキャリア供給層上に上記第１のキャリア供給層と同材料で構成されたアンドープの半導体層を形成する工程と、
該半導体層上に絶縁膜を形成する工程と、
該絶縁膜に開口を設け、上記半導体層に上記キャリアと逆導電型の不純物を導入する工程と、
該不純物が導入された領域上にゲート電極を形成する工程と、
上記絶縁膜に第２の開口を設け、該開口に電極金属層を形成し熱処理による合金化処理を行うことにより、上記半導体層とオーミック接触されたソース電極およびドレイン電極を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７の半導体装置の製造方法において、上記合金化処理では、上記チャネル層近傍まで上記ソース電極および上記ドレイン電極の合金化層を形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば単体半導体装置、半導体集積回路等の半導体装置とその製造方法に係わる。
【０００２】
【従来の技術】
近年、携帯電話などの移動体通信システムにおいて端末の小型化および低消費電力化が強く求められている。そのため、これを構成するトランジスタ等の半導体装置においても同様な要求がなされている。例えば現在の移動体通信の柱ともいえるデジタルセルラー用パワーアンプについては、単一正電源の動作が可能で、かつ低電圧高効率駆動のものが求められている。
【０００３】
現在、パワーアンプ用として実用化されているデバイスの１つにヘテロ接合型電界効果トランジスタ（以下ＨＦＥＴという) がある。このＨＦＥＴは、ヘテロ接合を利用して電流変調を行うものであり、図６は、従来のＨＦＥＴの概略構成図を示すものである。
このＨＦＥＴは、半絶縁性単結晶ＧａＡｓよりなる基体１１上に、ＧａＡｓによるバッファ層１２、ＡｌＧａＡｓによる第２の障壁層１３と、ＩｎＧａＡｓよりなるチャネル層１４と、ＡｌＧａＡｓよりなる第１の障壁層１５とが順次積層されて成る。
各障壁層１３および１５は、それぞれｎ型不純物を含むキャリア供給層１３ａおよび１５ａが、それぞれ高抵抗層１３ｂと１３ｃとの間、１５ｂと１５ｃとの間に有して成る。
【０００４】
第１の障壁層１５上には、ゲート電極２０が配置され、このゲート電極２０を挟んでその両側に、それぞれキャップ層１６を介して、ソース電極１８とドレイン電極１９とがオーミックに被着されて成る。
この構成によって、ゲート電極２０への印加電圧によってソース電極１８およびドレイン電極１９間の電流を変調するようになされる。
【０００５】
また、ＨＦＥＴでは、一般に図６で示したように、第１の障壁層１５の厚さをゲート電極２０下とその近傍において薄くするリセス構造とすることが多く、その直下のチャネル層の領域にはキャリアが空乏化、あるいは他のチャネル領域に比べてキャリアが少ない領域が形成される。
【０００６】
このような構造を有するＨＦＥＴでは、ゲート電極に正電圧を印加することでチャネル層にキャリアが蓄積されてチャネルが形成される。
この構造によるＨＦＥＴは、原理的に他の例えば接合型電界効果トランジスタ（以下ＪＦＥＴという）や、ショットキー接合型電界効果トランジスタ（以下ＭＥＳＦＥＴという）に比して、ゲート・ソース間容量Ｃｇｓおよび相互コンダクタンスＧｍのゲート電圧Ｖｇに対する線型性に優れているという特徴を有している。これは、パワーアンプの高効率化を目指す上で、大きな利点となっている。
【０００７】
【発明が解決しようとする課題】
上述の構造によるＨＦＥＴは、ドレイン電極１９に注入された電流は、ドレイン電流直下のキャップ層１６および第１の障壁層１５を横切り、チャネル層１４に達し、そのままソース電極１８下に流れ、第１の障壁層１５およびソース電極１８下のキャップ層１６を横切ってソース電極１８に達する。
ここで、一般的にドレイン電極１９およびソース電極１８直下の高濃度ドーピングされたキャップ層１６は、電極金属と第１の障壁層１５の高抵抗層１５ｃとの接触抵抗を下げるための役割を果たしている。
【０００８】
本発明は、上述したキャップ層の形成を回避することができるようにして、これに伴って、ゲート電極形成のためのキャップ層に対するエッチング工程の省略、すなわち製造工程数の低減を図る。
【０００９】
【課題を解決するための手段】
本発明による半導体装置は、基体上にチャネル層と、このチャネル層よりバンドギャップが大きくかつこのチャネル層にキャリアを供給するための第１のキャリア供給層と、この第１のキャリア供給層上に形成された半導体層であって、上記第１のキャリア供給層と同材料で構成されたアンドープの半導体層とを少なくとも有し、この半導体層にソース電極および／あるいはドレイン電極とゲート電極とが形成されて成る。そして、そのソース電極および／あるいはドレイン電極は、半導体層上部に電極金属層を形成し、熱処理による合金化処理により半導体層と直接オーミック接触された構成とされ、この半導体層のゲート電極の形成部には、キャリア供給層のキャリアと逆導電型の不純物が導入されている不純物導入領域が形成された構成とする。
【００１０】
また、本発明による半導体装置は、上述の構成において、ソース電極およびドレイン電極のオーミック接触を、合金化処理によるオーミック接触とし、その合金化層が、チャネル層の近傍にまで達する構成とする。
【００１１】
また、本発明による半導体装置は、半絶縁性の基体と、この基体上にこれと同材料から成るバッファ層と、このバッファ層上に形成されたチャネル層と、このチャネル層上に形成され、このチャネル層よりバンドギャップが大きくかつこのチャネル層にキャリアを供給するための第１のキャリア供給層と、この第１のキャリア供給層上に形成された半導体層であって、上記第１のキャリア供給層と同材料で構成されたアンドープの半導体層とを少なくとも有し、この半導体層にソース電極および／あるいはドレイン電極とゲート電極とが形成されて成る。そして、そのソース電極および／あるいはドレイン電極は、半導体層上部に電極金属層を形成し、熱処理による合金化処理により半導体層と直接オーミック接触された構成とされ、この半導体層の上記ゲート電極の形成部には、キャリア供給層のキャリアと逆導電型の不純物が導入されている不純物導入領域が形成された構成とする。
【００１２】
また、本発明による半導体装置の製造方法は、基体上にチャネル層を形成する工程と、このチャネル層上に、このチャネル層よりバンドギャップが大きく、かつこのチャネル層にキャリアを供給するための第１のキャリア供給層を形成する工程と、このキャリア供給層上に、上記第１のキャリア供給層と同材料で構成されたアンドープの半導体層を形成する工程と、この半導体層上に絶縁膜を形成する工程と、この絶縁膜に開口を設け、上記半導体層に上記キャリアと逆導電型の不純物を導入する工程と、この不純物が導入された領域上にゲート電極を形成する工程と、上記絶縁膜に第２の開口を設け、この開口に電極金属層を形成し熱処理による合金化処理を行うことにより、上記半導体層とオーミック接触されたソース電極およびドレイン電極を形成する工程とを有する。
【００１３】
本発明において、前述した従来におけるキャップ層を設けることなく電極形成を行うことから、構造の簡潔化および製造の簡略化を図ることができる。
また、上述したように、ソース電極およびドレイン電極をチャネル近傍にまで合金化反応させ、不純物ドーピングを促すことにより、キャップ層を設けることなく電極の低接触抵抗化を実現する。
【００１４】
【発明の実施の形態】
本発明による半導体装置は、図１にその一実施形態の一例の概略構成を示すように、基体３１上に、少なくとも、チャネル層３４と、このチャネル層３４よりバンドギャップが大きくかつこのチャネル層３４にキャリアを供給するための第１のキャリア供給層３５ａと、この第１のキャリア供給層３５ａ上に形成された、表面側の、通常のいわゆるキャップ層に比して高抵抗の半導体層３５ｃとを有する半導体基板６１が構成される。
そして、この第１のキャリア供給層３５ａ上に形成された表面側の半導体層３５ｃに、ソース電極３８および／あるいはドレイン電極３９、図１においてはソース電極３８およびドレイン電極３９の双方の電極と、更に、ゲート電極４０とが設けられる。
この場合、ソース電極３８およびドレイン電極３９は、半導体層３５ｃに直接的にオーミックコンタクトさせ、ゲート電極４０に関しては、半導体層３５ｃに形成したキャリア供給層３５ａのキャリアとは異なる導電型の不純物が高濃度に導入された不純物導入領域４１上にオーミックにコンタクトする。
【００１５】
ソース電極３８およびドレイン電極３９のコンタクトは、合金化処理によって行うことによって、その合金化層が図示しないが、チャネル層３４の近傍にまで達する深さとする。
【００１６】
ソース電極３８およびドレイン電極３９を構成する電極金属層は、少なくともＡｕ、Ｇｅ、Ｎｉを含む、例えばＡｕＧｅ層とＮｉ層とを積層して形成し、ＡｕＧｅ層の厚さが、最表面からチャネル深さ以上で３０００Å以下に構成する。
【００１７】
また、この半導体装置において、図１に示すように、チャネル層３４と基体３１との間にチャネル層３４よりバンドギャップが大きくかつこのチャネル層３４にキャリアを供給するための第１のキャリア供給層３３ａを設けることができる。
【００１８】
本発明による半導体装置の一実施形態の一例を、図１を参照して詳細に説明する。
この例ではIII-Ｖ族化合物半導体、例えばＡｌx Ｇａ1-x Ａｓ（０≦ｘ＜１）系高抵抗半導体層を有する単一のＨＦＥＴが半導体基板６１に形成された場合であるが、本発明装置は、この例に限定されるものではない。
この例では、例えば半絶縁性ＧａＡｓ単結晶による基体３１上に、例えばこの基体３１と同材料で、不純物が添加されていない、すなわちアンドープのＧａＡｓより成るバッファ層３２がエピタキシャル成長され、更にこの上に、順次、それぞれIII-Ｖ族化合物半導体より成る第２の障壁層３３、チャネル層３４、第１の障壁層３５がエピタキシャル成長された半導体基板６１が構成される。
【００１９】
第２の障壁層３３は、下層の高抵抗層３３ｂ、第２のキャリア供給層３３ａ、上層の高抵抗層３３ｃのエピタキシャル成長層より成り、第１の障壁層３５は、高抵抗層３５ｂ、第１のキャリア供給層３５ａ、高抵抗層の表面側の半導体層３５ｃがエピタキシャル成長されて成る。
【００２０】
そして、この第１の障壁層３５の表面側の半導体層３５ｃ上に、例えばＳｉＮによる絶縁膜３６が、例えば厚さ３００ｎｍ程度に堆積される。
この絶縁膜３６のゲート電極４０の形成部、ソース電極およびドレイン電極の形成部にそれぞれ開口３６Ｗｇ、３６Ｗｓおよび３６Ｗｄが形成される。
開口３６Ｗｇ下には、ゲート部を構成する前述の不純物が高濃度に導入された不純物導入領域４１を形成し、これにゲート電極４０をオーミックに被着する。
また、開口３７Ｗｓおよび３７Ｗｄには、高抵抗の半導体層３５ｃに直接ソース電極３８およびドレイン電極３９を合金化処理によってオーミックに被着する。
【００２１】
第２の障壁層３３は、チャネル層３４を構成する半導体のバンドギャップより大きいバンドギャップを有する半導体、例えばＡｌX Ｇａ1-X Ａｓ混晶によって構成されることが好ましく、そのＡｌの組成比ｘは、０．２≦ｘ≦０．３とされる。
そして、この第２の障壁層３３は、バッファ層３２上に、順次厚さ例えば２００ｎｍ程度のアンドープの高抵抗層３３ｂ、厚さ例えば４ｎｍの第１導電型のｎ型の不純物例えばＳｉが高濃度例えば１．０×１０18／ｃｍ3 〜５．０×１０18／ｃｍ3 程度添加されたキャリア供給層３３ａ、高抵抗層３３ｂと同様の組成による高抵抗層３３ｃとが積層された構造を有する。
【００２２】
チャネル層３４は、ソース電極３８とドレイン電極３９との間の電流経路を構成するものであり、第１および第２の障壁層３５および３３を構成する半導体よりバンドギャップが小さいアンドープ半導体によって構成される。
このチャネル層３４としては、例えばＩｎy Ｇａ1-y Ａｓ混晶によって構成されることが好ましく、そのＩｎの組成比ｙは、０．１≦ｙ≦０．２とされる。
【００２３】
また、第１の障壁層３５は、チャネル層３４を構成する半導体よりも広いバンドギャップを有する半導体により構成されている。例えばＡｌX Ｇａ1-X Ａｓによって構成されることが好ましく、この場合のＡｌ組成比ｘは、０．２≦ｘ≦０．３とされる。
また、この第１の障壁層３５は、チャネル層３４側から、厚さ例えば２ｎｍ程度のアンドープの高抵抗層３５ｂ、厚さ例えば４ｎｍのｎ型の不純物例えばＳｉを高濃度例えば１．０×１０18／ｃｍ3 〜５．０×１０18／ｃｍ3 程度添加したキャリア供給層３５ａ、厚さが例えば１００ｎｍのアンドープの同様の高抵抗層３５ｃとが順次積層された構造を有する。
【００２４】
そして、この上層の高抵抗層による半導体層３５ｃ上に、絶縁膜３６が形成され、ゲート形成部に開口３６Ｗｇが形成され、この開口３６Ｗｇを通じて、第２導電型のｐ型の不純物例えばＺｎを拡散して高濃度の不純物導入領域４１を形成する。また、図示しないが、この上層の高抵抗層３５ｃのゲート形成部に所要の深さのリセスを形成することもできる。
【００２５】
また、この開口３６Ｗｇを通じて、表面側の半導体層３５ｃの不純物導入領域４１に、順次、例えばＴｉ、ＰｔおよびＡｕを積層して成るゲート電極４０がオーミックに被着形成される。
また、このゲート電極４０を挟んでその両側において、絶縁膜３６に、それぞれソース電極およびドレイン電極のコンタクト窓となる開口３６Ｗｓおよび３６Ｗｄが形成され、これら開口３６Ｗｓおよび３６Ｗｄを通じてソース電極３８およびドレイン電極３９が、半導体層３５ｃに直接的に、それぞれ順次下層から例えばＡｕＧｅ、ＮｉおよびＡｕが被着され、熱処理により合金化することによって形成される。
【００２６】
この構成によってチャネル層３４には、第２の障壁層３３のキャリア供給層３３ａおよび第１の障壁層３５のキャリア供給層３５ａから供給されたキャリアが蓄積されるようになされる。
【００２７】
次に、上述の図１に示した本発明による半導体装置の製造方法の一例を説明する。
【００２８】
先ず、図２にその概略断面図を示す基板６１を構成する。この基板６１の作製は、先ず、例えば半絶縁性ＧａＡｓ単結晶より成る基体３１を用意する。
この基体３１上に、バッファ層３２を成膜し、続いて第２の障壁層３３、チャネル層３４、第１の障壁層３５を順次例えばＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition: 有機金属気相成長）法、ＭＢＥ（Molecular Beam Epitaxy: 分子線エピタキシー）法によってエピタキシャル成長する。
【００２９】
すなわち、基体３１上に、この基板３１と同一材料のＧａＡｓよりなり、アンドープのバッファ層３２をエピタキシャル成長する。続いて、この上に、第２の障壁層３３を構成する、例えば不純物がドープされない、すなわちアンドープの例えばＡｌＧａＡｓによる高抵抗層３３ｂと、第１導電型例えばｎ型の不純物のＳｉを添加したｎ型のキャリア供給層３３ａと、更にアンドープの例えばＡｌＧａＡｓによる高抵抗層３３ｃとを順次連続エピタキシャル成長する。
続いて、アンドープのＩｎＧａＡｓ層によるチャンネル層３４をエピタキシャル成長し、この上に、第１の障壁層３５を構成する、アンドープの例えばＡｌＧａＡｓによる高抵抗層３５ｂと、第１導電型例えばｎ型の不純物のＳｉを添加したｎ型のキャリア供給層３５ａと、更に同様の高抵抗層すなわち表面側の半導体層３５ｃとを順次連続エピタキシャル成長して基板６１を構成する。
【００３０】
その後、図３に示すように、基板６１の表面側の半導体層３５ｃ上に、全面的に例えば窒化珪素ＳｉＮによる絶縁層３６をＣＶＤ(Chemical Vapor Deposition) 法等によって被着形成する。
そして、図４に示すように、この絶縁膜３６に対し、フォトリソグラフィによるパターンエッチング、すなわちフォトレジスト層の塗布、パターン露光、現像を行って、パターン化し、これをエッチングマスクとして絶縁膜３６に対するパターンエッチングを行って、ゲート形成部に開口３６Ｗｇを開口する。
この開口３６Ｗｇを通じてＺｎを拡散して、高濃度の不純物導入領域４１を形成する。また、図示しないが、このゲート形成部に所要の深さのリセスを形成することもできる。
【００３１】
そして、図１に示すように、この開口３６Ｗｇを通じて、ゲート電極４０を形成する。このゲート電極４０の形成は、例えばＴｉ、ＰｔおよびＡｕを順次一旦全面的に蒸着し、この積層金属層に対してフォトリソグラフィによるパターンエッチングによって形成することができる。
その後、フォトリソグラフィによるパターンエッチングによって絶縁膜３６のソース電極およびドレイン電極の形成部にそれぞれ開口３６Ｗｓおよび３６Ｗｄを形成する。
【００３２】
各開口３６Ｗｓおよび３６Ｗｄを通じて、それぞれソース電極３８およびドレイン電極３９を形成する。これら電極３８および３９は、例えば先ず全面的に一旦、ＡｕＧｅ合金とＮｉとを順次蒸着し、フォトリソグラフィよるパターンエッチングを行って、それぞれ所要のパターンを有するソース電極３８およびドレイン電極３９を形成する。その後例えば４００℃程度の熱処理による合金化処理を行って、第１の障壁層３５のキャリア供給層３５ａに対してオーミックコンタクトされたソース電極３８およびドレイン電極３９を形成する。
このようにして、半導体基板６１に少なくともＨＦＥＴによる半導体素子が形成された半導体装置を構成する。
【００３３】
本発明においては、ＡｌＧａＡｓ系半導体に対してＡｕ、Ｇｅ、Ｎｉを含む電極、特にこの電極として、ＡｕＧｅ層が３０００Å以下、Ｎｉ層が６００Å以下の電極構成とすることによって、オーミック性にすぐれた電極を構成することができた。
図５は、その接触抵抗の、ＡｕＧｅの膜厚依存性の測定結果を示したもので、この場合、Ｎｉ層の厚さを４００Åとし、その障壁層３５の組成と厚さを変更した。図５において、□印および○印は、それぞれＡｌ0.23ＧａＡｓで厚さ７２ｎｍおよび８２とした場合、△印はＡｌ0.22ＧａＡｓで１０２ｎｍとした場合、●印は、厚さ５ｎｍのＡｌ0.5 ＧａＡｓと厚さ８０ｎｍのＡｌ0.23ＧａＡｓとによった場合である。
図５によれば、コンタクト抵抗Ｒｃを、０．４Ωｍｍ以下にするためには、チャネル近傍まで合金化させ、不純物ドーピングさせる必要がある。そのために、ＡｕＧｅ層の膜厚は、ＡｌＧａＡｓ最表面からチャネル層深さ以上が必要となる。また、ＡｕとＩｎの過剰な反応生成物によるコンタクト抵抗の増加を抑制するためにも、ＡｕＧｅ層の膜厚は３０００Å以下が望ましいものである。
【００３４】
また、上述したように、本発明装置は、ＡｌＧａＡｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高抵抗の表面側の半導体層に対して直接的に、電極、すなわち上述した例では、ソース電極およびドレイン電極を、オーミックコンタクトする構成とするので、図６で示したようなキャップ層を設ける構成に比し、構造の簡潔化、製造の簡潔化がはかられる。
そして、この場合ソース電極およびドレイン電極は、合金化処理によるコンタクト構成としてその合金化層がチャネル層近傍にまで位置させることにより、キャップ層を省略したことによる抵抗の増加は回避できるものである。
【００３５】
また、本発明製造方法によれば、ＡｌＧａＡｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高抵抗半導体層に対するオーミック電極の形成、例えばＨＦＥＴにおけるソースおよびドレイン電極の形成において、従来におけるような何らキャップ層を設けることなく、電極を直接的に形成する方法を採ることから、製造工程数の減少を図ることができるのみならず、これに伴う不良品の発生率の低減化、量産性の向上を図ることができる。
【００３６】
尚、上述した例では、ＧａＡｓ基体３１を用いた場合であるが、例えばＩｎＰ系基体を用いることができ、この場合においては、ＩｎＡｓ系の各半導体層を成長させて本発明装置を構成することができる。
【００３７】
また、図示の例では、第１導電型がｎ型で、第２導電型がｐ型とした場合であるが、これらが相互に逆の導電型とされた構成とすることもできる。
【００３８】
また、図示の例では、基板６１上にＨＦＥＴが単一に形成された場合であるが、このＨＦＥＴを１つの回路構成とする半導体装置を適用することもできるなど上述した例に限られるものではなく、種々の構成による半導体装置に適用するこっとができる。
【００３９】
【発明の効果】
上述したように、本発明装置は、ＡｌＧａＡｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高抵抗の表面側の半導体層に対するソース電極および／あるいはドレイン電極を、キャップ層を設けることなく、直接的にコンタクトした構成としたことにより、構造の簡潔化がはかられる。
【００４０】
また、本発明製造方法によれば、ＡｌＧａＡｓ系、すなわちＡｌＧａＡｓあるいはＧａＡｓの高抵抗半導体層に対するオーミック電極の形成、例えばＨＦＥＴにおけるソースおよびドレイン電極の形成において、従来におけるような何らキャップ層を設けることなく、電極を直接的に形成する方法を採ることから、製造工程数の減少を図ることができ、これに伴う不良品の発生率の低減化、量産性の向上を図ることができる。
更に、オーミック性を補償するためのイオン注入、もしくはキャップ層のエッチングの工程を回避できることから、より製造の簡略化が図られる。
【図面の簡単な説明】
【図１】本発明による半導体装置の一例の概略構成図である。
【図２】本発明による半導体装置の製造方法の一例の一工程における断面図である。
【図３】本発明による半導体装置の製造方法の一例の一工程における断面図である。
【図４】本発明による半導体装置の製造方法の一例の一工程における断面図である。
【図５】接触抵抗の電極膜厚依存性を示す曲線図である。
【図６】従来のＨＦＥＴの概略構成図である。
【符号の説明】
１１，３１・・・基体、１２，３２・・・バッファ層、１３，３３・・・第２の障壁層、１５，３５・・・第１の障壁層、１３ａ，３３ａ，１５ａ，３５ａ・・・キャリア供給層、１３ｂ，１３ｃ，１５ｂ，１５ｃ・・・高抵抗層、１６・・・キャップ層、１８，３８・・・ソース電極、１９，３９・・・ドレイン電極、２０，４０・・・ゲート電極、３３ｂ・・・下層の高抵抗層、３３ｃ・・・上層の高抵抗層、３５ｂ・・・高抵抗層、３５ｃ・・・（表面側の）半導体層（高抵抗層）、３６・・・絶縁膜、３６Ｗｓ，３６Ｗｄ，３６Ｗｇ・・・開口、４１・・・高不純物濃度導入領域、６１・・・基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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