【手続補正書】
【提出日】平成15年9月3日(2003.9.3)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の名称】２進出力信号を発生する回路装置
【特許請求の範囲】
【請求項１】入力信号用の入力端子と、同じ構造の第１及び第２の回路枝路とを含み、縁間隔が変化する２進入力信号から、連続する縁間の時間間隔が最小となる２進出力信号を発生する回路装置であって、前記の回路枝路の各々は、
一方の回路枝路では阻止素子を介して前記入力端子へ直接結合され、他方の回路枝路では位相反転器を介して前記入力端子へ結合されているクロック入力を有する第１の記憶段と、
前記第１の記憶段の出力へ結合されているクロック入力と、それぞれの他の回路枝路の第１の記憶段のリセット入力及び前記阻止素子の阻止入力に結合されると共に、前記２個の回路枝路に共通であるタイミング回路の入力に結合されている出力とを有する第２の記憶段と、
２個の入力を有する第１の論理回路であって、一方の入力は同じ回路枝路の第１の記憶段の出力へ結合され、他方の入力はタイミング回路の出力へ結合され、当該第１の論理回路の出力は同じ回路枝路の第２の記憶段のリセット入力へ結合されている第１の論理回路とを含み、
前記タイミング回路は、当該タイミング回路の入力の信号の一方の縁を予め決められた遅延時間だけ遅延させ、他方の縁をほぼ遅延することなく出力部に出力し、当該回路装置の出力信号は、少なくとも一方の回路枝路の第１の記憶段の出力から取り出される回路装置。
【請求項２】請求項１に記載の回路装置において、前記阻止素子は、双方の回路枝路において、前記タイミング回路の出力へ結合されている別の阻止入力を含んでいることを特徴とする回路装置。
【請求項３】請求項１又は２に記載の回路装置において、少なくとも一方の回路枝路は、２個の入力と１個の出力とを有する第２の論理回路を含み、一方の入力は同じ回路枝路の第１の記憶段の出力へ結合され、他方の入力は他方の回路枝路の第１の記憶段の反転出力へ結合され、前記第２の論理回路の出力は２進出力信号を供給することを特徴とする回路装置。
【請求項４】請求項３に記載の回路装置において、前記第２の論理回路は、双方の回路枝路に設けられ、これら双方の第２の論理回路が交互に当該回路装置の出力から非重複出力信号を出力することを特徴とする回路装置。
【請求項５】請求項１〜４のうちいずれか１項に記載の回路装置において、双方の回路枝路の各記憶段のリセット入力は２個の入力を有する第３及び第４の論理回路に結合され、前記第３の論理回路の入力は他方の回路枝路の関連する前記第２の記憶段の出力へ結合され、前記第４の論理回路の入力は前記第１の論理回路の出力へ結合され、前記第３及び第４の論理回路の他方の入力は共通リセット端子へ結合されていることを特徴とする回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に擾乱のせいで縁の間隔が変わりやすくまたは混信信号により付加的な縁が生じ得るディジタル入力信号から２進出力信号を発生する回路装置に関するものであり、その装置は、信号縁の時間間隔が最小間隔以下に低下することなく、また出力信号の２進パルスが最大周波数を超え得ないものである。
【０００２】
この種の回路装置はなかんずく擾乱入力クロック信号から非擾乱クロック信号を受け取るために有益である。この状態は、例えば非接触な方法で又は接点を介してのいずれかで、特にチップカード応用において基地局へ結合された集積回路において生じる。非接触チップカードは基地局により送信された電磁界を介して基地局へ結合されている。この交流電磁界はチップカード内の集積回路の動作のためのエネルギーを送るためのみならず、情報を送るためにも働いて、その交流電磁界の周波数は、その時そのチップカードにおける処理を制御するためのクロック信号を構成し得る。例えばどちらかといえば大きいそれらの間の距離によって、チップカードと基地局との間の結合が解けている場合には、混信がチップカードにより取り上げられる信号内に付加的な縁を引き起こし得るので、そこから得られるクロック信号もまた付加的な縁を含み、もはや基地局により送信された交流電磁界に対応しない。クロック信号の擾乱はまた、例えば機械的接点の損傷によって、あるいは付近において動作するスイッチング素子によって伝達路内へ結合される擾乱によって、接点を介して結合されるチップカードの場合にも生じる。
【０００３】
擾乱された入力信号、特に周期的入力信号の調整のために、フィルタ回路、特にＲＣ部材が使用され得る。しかしながら、それらが位相偏移を起こすことが欠点である。更にその上、擾乱により短縮された入力信号はもはや有益な信号とは認識されず、且つ完全に抑制される。
【０００４】
【従来の技術】
これらの欠点が回避され且つあるいは擾乱された入力信号からの最小縁間隔を有する出力信号を発生する回路装置が、欧州特許出願公開明細書第EP 0 639 00IA1号から既知である。それは論理部材を介して入力信号の縁によりトリガされる２個の直列接続されたタイミング回路を用い、そのタイミング回路の出力は前記の論理部材へフィードバックされて、入力信号内の別の縁がタイミング回路の遅延時間の間は効果を有することを防止する。しかしながら、タイミング回路の遅延時間が経過してしまう前に入力縁が生じた場合には、この縁は評価されずに抑制される。
【０００５】
【発明が解決しようとする課題】
任意に擾乱される入力信号から、確実に維持された上側クロック周波数を有する本質的に周期的な出力信号を発生することが、本発明の目的であり、擾乱されない周期的入力信号の進行は実質的に維持され、ほとんどあらゆる位相偏移が擾乱された入力信号と調整された出力信号との間に導入されず、出力信号の最大周波数を決定する１個のタイミング回路のみがこの目的のために必要である。
【０００６】
【課題を解決するための手段】
この目的は、２個の回路枝路を含んでいる回路装置によって、本発明に従って達成され、前記の回路枝路の各々は２個の記憶段を含み且つ入力縁の異なる方向に応答し、双方の回路枝路はそれらが交互にのみ活性であるような方法で相互に結合されており、一方の回路枝路から他方の回路枝路への切換は、入力信号の遷移により、及びタイミング回路により制御されている。その結果、負の縁がタイミング回路の遅延時間の経過に先立って起こり且つ入力信号が負のレベルを有する場合でさえも、例えば正の縁の後に入力信号の負の縁が評価されるだろう。
【０００７】
非擾乱出力信号が回路枝路の第１記憶段から引き出され得る。更にその上、２個の確実な非重複出力信号がこれら２個の回路枝路の第１記憶段の出力信号の別々の組み合わせにより引き出され得る。
【０００８】
【発明の実施の形態】
本発明の実施例を図面を参照して以下に詳細に説明しよう。
【０００９】
図１に示された回路装置は、２個の回路枝路Ａ及びＢを具えると同時に、双方の回路装置に共通である幾つかの要素を具えている。これらの２個の回路枝路は類似の構造を有している。
【００１０】
回路枝路Ａは３個の入力を有するＮＯＲゲート12を具え、１個の入力が位相反転器10を介して入力信号用の端子９へ接続されている。ＮＯＲゲート12の出力は、Ｄ入力が論理「１」に対応する電位へ接続さている縁制御されるＤフリップフロップ14のクロック入力へ接続されている。このフリップフロップ14の出力Ｑは、Ｄ入力がまた論理「１」に対応する電位を常に受け取る別のＤフリップフロップ18のクロック入力へ、ライン15を介して接続されている。そのライン15は、出力がフリップフロップ18のリセット入力Ｒへ接続されているＡＮＤゲート16の入力へも接続されている。フリップフロップ18の出力Ｑは、双方の回路枝路に共通である、ＯＲゲート30の入力へ、及び他方の回路枝路Ｂへ、すなわち、縁制御されるＤフリップフロップ24のリセット入力と、出力がそのフリップフロップ24のクロック入力へ接続さているＮＯＲゲート22の入力とへ、ライン19を介して接続されている。そのＮＯＲゲートの別の入力は端子９へ直接接続されている。フリップフロップ24の出力Ｑは、縁制御されるＤフリップフロップ28のクロック入力と、出力がそのフリップフロップ28のリセット入力Ｒへ接続されているＡＮＤゲート26の入力とへ、ライン25を介して接続されている。フリップフロップ28の出力Ｑは、ＯＲゲート30の別の入力と回路枝路Ａとへ、すなわちフリップフロップ14のリセット入力ＲとＮＯＲゲート12の別の入力とへ、ライン29を介して接続されている。ＯＲゲート30の出力はタイミング回路32を制御し、このタイミング回路32は、正の縁がＯＲゲート30の対応する出力縁を固定的に調整された遅延をもって追従すると共に負の縁がＯＲゲート30の信号の対応する出力縁をほぼ遅延することなく追従する信号をライン33上に発生する。双方の回路枝路Ａ及びＢにおいて、ライン33は、ＡＮＤゲート16と26の第２入力にそれぞれ接続されと共に、ＮＯＲゲート12と22の第３入力にそれぞれ接続されている。
【００１１】
図１に示された回路装置の機能を、図１の回路内の種々のライン上の種々の点における信号波形を示す図２の線図を参照して詳細に説明しよう。個別の信号波形はそれらの信号がその中又は上に生じる対応して表される要素又はラインに対応する参照番号により表されている。フリップフロップ14, 18, 24及び28はクロック入力上の信号の正の縁に応答して切り換えられるものとする。更に、正の論理について、高電位は論理「１」に対応するものとする。図２の線図において、矢印は、どの信号の縁が別の信号のどの縁によりトリガされるかを示すために、種々の信号の個別の縁の間に示されている。
【００１２】
はじめに、正の縁が入力端子９上の入力信号に発生し、フリップフロップ14, 18及び28がリセットされ、低信号がライン15, 19及び29並びにライン33上に存在する。この瞬間において、フリップフロップ24の状態とライン25上の信号とは関連しない。ＮＯＲゲート12及びＮＯＲゲート22の３個の入力のうちの２個は、低信号を伝えている。入力端子９上の信号の正の縁によって、位相反転器10の出力は低になり、且つ従ってＮＯＲゲート12の出力は高になり、フリップフロップ14をトリガする。その結果、ライン15上の信号は高となり且つフリップフロップ18をトリガするので、ライン19上の信号が高となり、更にＡＮＤゲート34がこのＡＮＤゲートの他方の入力がすでに高電位を伝えたものとして、出力端子35を介して高信号を供給する。更に、ライン19上の高信号がＯＲゲート30を介してタイミング回路32をトリガし、且つ遅延時間Δｔの後に正の縁がライン33上に現れる。範囲ａの信号窪みにより示されるように、遅延時間Δｔの間に擾乱が入力端子９上の信号に生じた場合、対応する信号がＮＯＲゲート12の出力上に発生するが、フリップフロップ14がクロック入力上の別の縁に応答してそれがそのフリップフロップの状態を変えないようにすでに設定されているので、ＮＯＲゲート12の出力上の第２の正の縁は影響を有し得ない。更にその上、ライン19がすでに高電位を伝えたのでこのＮＯＲゲートの出力は連続的に低であるから、この範囲ａにおける入力信号の変動は回路枝路Ｂ内のＮＯＲゲート22への影響を有し得ない。
【００１３】
遅延時間Δｔが経過してしまった後に入力端子９上の信号がまだ高であり、ライン33上の遅延された立ち上がり縁がＡＮＤゲート16を介してフリップフロップ18をリセットするので、ライン19上の信号が再び低になる。結果として、ＯＲゲート30の出力上の信号も低になるので、ライン33上の信号も低になる。入力端子９上に示される信号の第１縁に先立って存在する状態はかくして復元され、単にフリップフロップ14がまだセットされているので、ライン15上の信号はまだ高であり従って出力端子35上の信号もまだ高である。
【００１４】
ＮＯＲゲート12の入力へのライン33の接続は、ＮＯＲゲート12の出力上の信号がライン33上の信号の前縁に応答して低になり、それの後縁に応答して高になることを保証する。フリップフロップ14がまだセットされているので、この信号遷移はフリップフロップ14への影響を有しない。この回路の基本的動作に対して、ＮＯＲゲート22の入力へと同時にＮＯＲゲート12の入力への接続ライン33が完全に必要ではなく、それは不正確な動作、すなわち異なる構成要素の遅延時間の好ましくない組み合わせと一緒に、ライン33上の信号の正の縁の後の特定の瞬間において、入力信号内に現れる信号遷移の場合には、阻止状態を防止するためにのみ働く。
【００１５】
入力端子９上に示される信号内の第２の負の縁に応答し、ＮＯＲゲート12の出力上の信号が最終的に低となり、ライン19及び33上の信号が双方とも低であるから、回路枝路Ｂ内のＮＯＲゲート22の出力上の信号がその時高になる。その結果、フリップフロップ24が切り換えられて、ライン25上の信号が高になり、ライン25a 上の信号が低になる。結果として、出力端子35上の信号が低になり、ライン25上の信号の正の縁がフリップフロップ28を切り換えるので、ライン29上の信号が高となり、回路枝路Ａ内のフリップフロップがリセットされて、同時にＮＯＲゲート12が阻止される。これら二つの動作は真質的に同時に起こり、その上フリップフロップ14はライン29上の信号によりリセット状態に永久的に維持されるので、例えば入力端子９上の信号の信号遷移がライン29上の信号の上昇と同時に起こる好ましくない環境においてさえも、不正確な動作は起こり得ない。
【００１６】
ＯＲゲート30を介して、ライン29上の信号の立ち上がり縁がタイミング回路32をトリガし、遅延時間Δｔが経過した後に、高信号がライン33上に再び現れる。それはそうとして、回路枝路Ａに対して記載されたように、入力端子９上の信号における、例えば範囲ｂにおいて示されたような擾乱は影響を有し得ない。ライン33上の信号の正の縁が、ＮＯＲゲート22を阻止し、ＡＮＤゲート26を介してその正の縁がフリップフロップ28をリセットするので、ライン29上の信号が再び低になる。しかしながら、回路枝路Ａ内のＮＯＲゲート12はまだ能動にされておらず、ライン33上の高信号を介してまだ阻止されているので、この場合には例えば早すぎて且つタイミング回路の遅延時間の実質的な経過に際して現れる、入力端子９上の信号内の正の縁が効果を有し得ない。しかしながら、ライン29上の低信号によって、タイミング回路32の入力信号はＯＲゲート30を介して低になり、且つ従ってライン33上の信号も低になり且つＮＯＲゲート12が能動にされる。その時入力端子９上の高信号がＮＯＲゲートを介して影響を有し且つフリップフロップ14を切り換える立ち上がり縁を作りだす。かくして、入力端子９上の信号内の尚早の縁は失われてしまわないが、タイミング回路の遅延時間に依存する瞬間に考慮されるので、出力信号の最小縁間隔、又は出力信号が維持される。これは出力端子35上の信号内の次の縁が、フリップフロップ18がフリップフロップ14の出力信号により切り換えられてしまい、フリップフロップ25がその時高であるライン19上の信号によりリセットされてしまった後にのみ起こり得るからである。
【００１７】
ＡＮＤゲート44の出力端子45上の信号内の正の縁は、フリップフロップ14がリセットされてしまった後にのみ起こり得るので、その縁は必然的に出力端子35上の信号の負の縁の後に置かれる。類似して、出力端子45上の信号内の負の縁は、フリップフロップ15がセットされた場合に発生され、これは必然的にフリップフロップ24のリセットに先立って、従って出力端子35上の正の縁に先立って起こる。かくして、２個の明確な非重複信号が出力端子35及び45上で利用できる。
【００１８】
図１の回路の拡張である図３においては、リセット信号が全部のフリップフロップの規定された初期状態を確立する。簡単化のために、図３は回路枝路Ａ内の２個のフリップフロップ14及び18のみしか示していないが、回路枝路Ｂが同じ方法で拡張されることは明らかであろう。この拡張はフリップフロップ18と同時にフリップフロップ14のリセット入力ＲがそれぞれＯＲゲート36, 38により先立たれることにある。ＯＲゲート36の一入力がライン29へ接続され、第２入力がリセット入力端子37へ、ライン39を介して接続されている。類似して、ＯＲゲート38の入力がＡＮＤゲート16の出力へ接続されており、ＯＲゲート38の第２入力がライン39へも接続されている。かくして、リセット入力端子37上の高信号が回路枝路Ｂ内のフリップフロップ24及び28と同様にフリップフロップ14及び18の各々をリセットするのに対して、その他の機能は、リセット入力端子37上の信号が低であるかぎりの間、前述のように維持される。
【図面の簡単な説明】
【図１】本発明による回路装置の回路図を示している。
【図２】前記の回路装置内の種々の点における信号波形についての図面を示している。
【図３】リセットするための別の設備を有する図１の詳細を示している。
【符号の説明】
９  端子
10  位相反転器
12  ＮＯＲゲート
14  縁制御されるＤフリップフロップ
15，15a ライン
16  ＡＮＤゲート
18  別のＤフリップフロップ
19  ライン
22  ＮＯＲゲート
24  縁制御されるＤフリップフロップ
25, 25a ライン
26  ＡＮＤゲート
28  縁制御されるＤフリップフロップ
29  ライン
30  ＯＲゲート
32  タイミング回路
33  ライン
34  ＡＮＤゲート
35  出力端子
36  ＯＲゲート
37  リセット入力端子
38  ＯＲゲート
39  ライン
44  ＡＮＤゲート
45  出力端子
ａ，ｂ  範囲
Ａ，Ｂ  回路枝路