【手続補正書】
【提出日】平成16年1月21日(2004.1.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
３ステートバッファと、
前記３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記３ステートバッファへの入力信号の状態に基づき所定のタイミングで前記３ステートバッファに対して出力イネーブル信号を出力する出力制御回路とを有することを特徴とする信号出力回路。
【請求項２】
前記出力制御回路は、前記３ステートバッファへの入力信号がローレベルの場合には、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記３ステートバッファへの入力信号がローレベルからハイレベルへ遷移する場合には、当該入力信号がローレベルからハイレベルへ遷移した後の所定の期間、前記３ステートバッファに対して前記出力イネーブル信号を出力することを特徴とする請求項１記載の信号出力回路。
【請求項３】
前記３ステートバッファは、前記出力イネーブル信号が出力されている期間は前記３ステートバッファへの入力信号に基づいてローレベルまたはハイレベルの信号を出力し、他の期間は出力が高インピーダンスであることを特徴とする請求項１或いは２記載の信号出力回路。
【請求項４】
前記出力制御回路は、前記３ステートバッファへの入力信号がローレベルの場合には、または前記３ステートバッファへの入力信号がハイレベルの場合には、前記３ステートバッファの出力信号がハイレベルに至るまでの期間または当該入力信号がローレベルからハイレベルへ遷移した後の所定の期間、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記３ステートバッファは、前記出力イネーブル信号が出力されている期間は前記３ステートバッファへの入力信号に基づいてローレベルまたはハイレベルの信号を出力し、他の期間は出力が高インピーダンスであることを特徴とする請求項１記載の信号出力回路。
【請求項５】
３ステートバッファと、
前記３ステートバッファへ入力される信号がローレベルである場合、ローレベルの信号を出力するように前記３ステートバッファを制御し、前記３ステートバッファへ入力される信号がローレベルからハイレベルになる場合、所定時間、ハイレベルの信号を出力するように前記３ステートバッファを制御し、前記所定時間後、出力がハイインピーダンスになるように前記３ステートバッファを制御する制御回路とを有することを特徴とする信号出力回路。
【請求項６】
３ステートバッファと、
前記３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記３ステートバッファへの入力信号の状態に基づき所定のタイミングで前記３ステートバッファに対して出力イネーブル信号を出力する出力制御信号とを有する信号出力回路を備えることを特徴とするパラレルインターフェース回路。
【請求項７】
３ステートバッファと、
該３ステートバッファの出力端に接続されたプルアップ抵抗と、
前記３ステートバッファの入力信号の状態に基づき所定のタイミングで前記３ステートバッファに対して出力イネーブル信号を出力する出力制御回路とを有する信号出力回路を備えることを特徴とするプリンタ装置。
【請求項８】
前記出力制御回路は、前記３ステートバッファへの入信号がローレベルの場合には常に、また前記３ステートバッファへの入力信号がハイレベルの場合には、当該入力信号がローレベルからハイレベルへ遷移した後に所定の期間、前記３ステートバッファに対して出力イネーブル信号を出力し、前記３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいてローまたはハイレベルの信号を出力し、他の期間は出力が高インピーダンスであることを特徴とする請求項７記載のプリンタ装置。
【請求項９】
前記出力制御回路は、前記３ステートバッファへの入力信号がローレベルの場合には常に、また前記３ステートバッファへの入力信号がハイレベルの場合には、前記３ステートバッファの出力信号がハイレベルに至までの期間または当該入力信号がローレベルからハイレベルへ遷移した後に所定の期間、前記３ステートバッファに対して出力イネーブル信号を出力し、前記３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいてローまたはハイレベルの信号を出力し、他の期間は出力が高インピーダンスであることを特徴とする請求項７記載のプリンタ装置。
【請求項１０】
前記３ステートバッファの出力信号と共有される信号線から入力信号が入力される第２の３ステートバッファを更に備え、前記出力制御回路は、前記第２の３ステートバッファに対して出力イネーブル信号が出力されていない間は、前記３ステートバッファへの入力信号がローレベルの場合には常に、また前記３ステートバッファへの入力信号がハイレベルの場合には、当該入力信号がローレベルからハイレベルへ遷移した後の所定の期間、前記３ステートバッファに対して出力イネーブル信号を出力し、前記第２の３ステートバッファに対して出力イネーブル信号が出力されている間は、前記３ステートバッファに対して出力イネーブル信号を出力せず、前記３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいてローまたはハイレベルの信号を出力し、他の期間は出力が高インピーダンスであることを特徴とする請求項１記載の信号出力回路。
【請求項１１】
前記３ステートバッファの出力信号と共有される信号線から入力信号が入力される第２の３ステートバッファを更に備え、前記出力制御回路は、前記第２の３ステートバッファに対して出力イネーブル信号が出力されていない間は、前記３ステートバッファへの入力信号がローレベルの場合には常に、また前記３ステートバッファへの入力信号がハイレベルの場合には、前記３ステートバッファの出力信号がハイレベルに至るまでの期間または当該入力信号がローレベルからハイレベルへ遷移した後の所定の期間、前記３ステートバッファに対して出力イネーブル信号を出力し、前記第２の３ステートバッファに対して出力イネーブル信号が出力されている間は、前記３ステートバッファに対して出力イネーブル信号を出力せず、前記３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいてローまたはハイレベルの信号を出力し、他の期間は出力が高インピーダンスであることを特徴とする請求項１記載の信号出力回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
【課題を解決するための手段】
本発明によれば、信号出力回路であって、３ステートバッファと、前記３ステートバッファの出力端に接続されたプルアップ抵抗と、前記３ステートバッファへの入力信号の状態に基づき所定のタイミングで前記３ステートバッファに対して出力イネーブル信号を出力する出力制御回路とを有する。
また好ましくは、前記３ステートバッファは、前記出力イネーブル信号が出力されている期間は前記３ステートバッファへの入力信号に基づいてローレベルまたはハイレベルの信号を出力し、他の期間は出力が高インピーダンスである。
又好ましくは、前記出力制御回路は、前記３ステートバッファへの入力信号がローレベルの場合には、または前記３ステートバッファへの入力信号がハイレベルの場合には、前記３ステートバッファの出力信号がハイレベルに至るまでの期間または当該入力信号がローレベルからハイレベルへ遷移した後の所定の期間、前記３ステートバッファに対して前記出力イネーブル信号を出力し、前記３ステートバッファは、前記出力イネーブル信号が出力されている期間は前記３ステートバッファへの入力信号に基づいてローレベルまたはハイレベルの信号を出力し、他の期間は出力が高インピーダンスである。
又好ましくは、前記３ステートバッファの出力信号と共有される信号線から入力信号が入力される第２の３ステートバッファを更に備え、前記出力制御回路は、前記第２の３ステートバッファに対して出力イネーブル信号が出力されていない間は、前記３ステートバッファへの入力信号がローレベルの場合には常に、また前記３ステートバッファへの入力信号がハイレベルの場合には、当該入力信号がローレベルからハイレベルへ遷移した後の所定の期間、前記３ステートバッファに対して出力イネーブル信号を出力し、前記第２の３ステートバッファに対して出力イネーブル信号が出力されている間は、前記３ステートバッファに対して出力イネーブル信号を出力せず、前記３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいてローまたはハイレベルの信号を出力し、他の期間は出力が高インピーダンスである。
また好ましくは、前記３ステートバッファの出力信号と共有される信号線から入力信号が入力される第２の３ステートバッファを更に備え、前記出力制御回路は、前記第２の３ステートバッファに対して出力イネーブル信号が出力されていない間は、前記３ステートバッファへの入力信号がローレベルの場合には常に、また前記３ステートバッファへの入力信号がハイレベルの場合には、前記３ステートバッファの出力信号がハイレベルに至るまでの期間または当該入力信号がローレベルからハイレベルへ遷移した後の所定の期間、前記３ステートバッファに対して出力イネーブル信号を出力し、前記第２の３ステートバッファに対して出力イネーブル信号が出力されている間は、前記３ステートバッファに対して出力イネーブル信号を出力せず、前記３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいてローまたはハイレベルの信号を出力し、他の期間は出力が高インピーダンスである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
あるいは、本発明は以下の構成を有する。３ステートバッファと、前記３ステートバッファへ入力される信号がローレベルである場合、ローレベルの信号を出力するように前記３ステートバッファを制御し、前記３ステートバッファへ入力される信号がローレベルからハイレベルになる場合、所定時間、ハイレベルの信号を出力するように前記３ステートバッファを制御し、前記所定時間後、出力がハイインピーダンスになるように前記３ステートバッファを制御する制御回路とを有する。
あるいは、本発明は以下の構成を有する。３ステートバッファと、前記３ステートバッファの出力端に接続されたプルアップ抵抗と、前記３ステートバッファへの入力信号の状態に基づき所定のタイミングで前記３ステートバッファに対して出力イネーブル信号を出力する出力制御信号とを有する信号出力回路を備える。あるいは本発明は以下の構成を有する。３ステートバッファと、該３ステートバッファの出力端に接続されたプルアップ抵抗と、前記３ステートバッファの入力信号の状態に基づき所定のタイミングで前記３ステートバッファに対して出力イネーブル信号を出力する出力制御回路とを有する信号出力回路を備える。
又好ましくは、前記出力制御回路は、前記３ステートバッファへの入信号がローレベルの場合には常に、また前記３ステートバッファへの入力信号がハイレベルの場合には、当該入力信号がローレベルからハイレベルへ遷移した後に所定の期間、前記３ステートバッファに対して出力イネーブル信号を出力し、前記３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいてローまたはハイレベルの信号を出力し、他の期間は出力が高インピーダンスである。
又好ましくは、前記出力制御回路は、前記３ステートバッファへの入力信号がローレベルの場合には常に、また前記３ステートバッファへの入力信号がハイレベルの場合には、前記３ステートバッファの出力信号がハイレベルに至までの期間または当該入力信号がローレベルからハイレベルへ遷移した後に所定の期間、前記３ステートバッファに対して出力イネーブル信号を出力し、前記３ステートバッファは、前記出力イネーブル信号が出力されている期間は入力信号に基づいてローまたはハイレベルの信号を出力し、他の期間は出力が高インピーダンスである。