(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体からなる基板上に、低不純物のｎ型の導電性を有する炭化珪素半導体からなるｎ型層を形成する工程と、
上記ｎ型層上に、ｐ型の導電性を有する炭化珪素半導体からなるｐ型ベース層を形成する工程と、
上記ｐ型ベース層上に、高不純物のｎ型の導電性を有する炭化珪素半導体からなるｎ型コンタクト層を形成する工程と、
上記ｐ型ベース層上の上記ｎ型コンタクト層が設けられていない領域に炭化珪素半導体からなるｐ型コンタクト領域を形成する工程と、
マスクを用いイオン注入を行うことにより、上記ｎ型層内に、高電圧遮断時の上記ｎ型層からのゲート酸化膜への電界の侵入をシールドさせるための溝下部電界シールド手段をｐ型領域によって形成する工程と、
上記溝下部電界シールド手段を形成した後に活性化アニールを行なう活性化アニール工程と、
上記活性化アニール工程後に、上記マスクを用いエッチングを行うことにより、上記ｎ型コンタクト層及び上記ｐ型ベース層を貫通して上記ｎ型層内の上記溝下部電界シールド手段に達する深さを有する溝を形成する工程と、
上記溝の底面及び側壁上にゲート酸化膜を形成する工程と、
上記ゲート酸化膜を介在させて上記溝の側壁上にゲート電極を形成する工程と、
上記ｎ型コンタクト層及び上記ｐ型コンタクト領域に接触させてソース電極を形成する工程と、
上記基板の下面にドレイン電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、トレンチゲート型のＳｉＣ（炭化珪素）半導体を用いたＭＯＳ電界効果パワートランジスタとして用いる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
トレンチゲート型のＳｉＣ半導体を用いた従来のＭＯＳ電界効果パワートランジスタは、例えば、電子情報通信学会論文誌Ｃ−ＩＩ  Vol．Ｊ８１−Ｃ−ＩＩ、Ｎｏ．１の１３５ページの図２に示されるような構造であり、トレンチ側壁に設けたＭＯＳ構造のゲート部分で電流を制御し、高電圧のスイッチングを行う。
【０００３】
図６は、従来のこのようなトレンチゲート型のＳｉＣ半導体を用いたＭＯＳ電界効果パワートランジスタ半導体装置の概念図である。図において、１０１はｎ型のＳｉＣ基板、１０２はエピ成長で形成した低不純物のｎ型の導電性を持つＳｉＣのドリフト領域、１０３はエピ成長もしくはイオン注入により形成したｐ型導電性ベース領域、１０４はエピ成長もしくはイオン注入により形成したｎ型導電性のｎコンタクト領域、１０５はエピ成長もしくはイオン注入により形成したｐ型導電性のｐコンタクト領域、１０６はエッチングにより形成したトレンチ部、１０７はゲート酸化膜、１０８はゲート酸化膜１０７上に形成されたゲート電極、１０９はゲート電極１０８に印加した電圧で形成されるチャネル部、１１０はソース電極、１１１はドレイン電極を示している。
【０００４】
動作について説明する。ソース電極１１０とドレイン電極１１１間に高電圧を印加した状態で、ゲート電極１０８に電圧を印加することにより、ｐ型導電性ベース領域１０３のチャネル部１０９にｎ型反転層が形成され、ｎ型導電性コンタクト領域１０４とドリフト領域１０２間に電流が導通し、ドリフト領域１０２を経てドレイン電極１１１に電流が流れる。ゲート電極１０８に電圧が印加されないオフ状態では、チャネル部１０９にｎ型反転層が形成されないので、この時、ソース電極１１０とドレイン電極１１１間に印加された高電圧は、ドリフト領域１０２並びにｐベース領域１０３に延びた空乏層で遮断される。
【０００５】
次に、製造方法について説明する。従来のトレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタは、次のようにして作製する。ＳｉＣ基板１０１上に、エピ成長により、ドリフト領域１０２のための低不純物ｎ型層を成長させ、次に、ｐ型導電性のベース領域１０３のためのｐ型層を成長させ、次に、ｎコンタクト領域１０４のため高不純物のｎ型層を順次成長させる。次に例えばマスキングを行ってエッチングを行い、トレンチ部６を形成する。次に、別のマスキングを行い、ｐコンタクト領域１０５部に、選択的に、表面にｐコンタクト用にイオン注入を行って、その後、注入された不純物を電気的に活性化し、アクセプタとして活性化させるため、例えば、Ａｒ雰囲気中で、１５００°Ｃで１時間程度のアニールを行って、ｐコンタクト領域１０５を形成する。次に、水蒸気分圧を含んだ、酸素雰囲気でＳｉＣ表面の熱酸化を行い、ゲート酸化膜７を形成した後、ゲート電極８、ソース電極１０、ドレイン電極１１を形成する。
【０００６】
なお、ここでは、ｐコンタクト領域１０５をイオン注入により形成する例について説明したが、その場合に限らず、逆に例えば、ｐコンタクト領域１０５に相当する層をエピ成長で形成し、領域１０５以外の領域に窒素のイオン注入を行い、その後に、注入された不純物を電気的に活性化し、ドナーとして活性化させるため、例えば、Ａｒ雰囲気中で、１５００°Ｃで１時間程度のアニールを行って、ｎコンタクト領域１０４を形成するようにしてもよい。
【０００７】
図７は、例えば、電子情報通信学会論文誌Ｃ-ＩＩ，Vol.J81-Ｃ-ＩＩ，No.1の１３５ページに示されるような構造であり、従来型のウエハー表面にＭＯＳチャネルを持つ構造のＳｉＣ半導体を用いたＭＯＳ電界効果パワートランジスタ半導体装置の概念図である。２０１はｎ型のＳｉＣ基板、２０２はエピ成長で形成した低不純物のｎ型の導電性を持つＳｉＣのドリフト領域、２０３はイオン注入により形成したｐ型導電性ベース領域、２０４はイオン注入により形成したｎ型導電性のｎコンタクト領域、２０７はゲート酸化膜、２０８はゲート電極、２０９はゲート電極に印加した電圧で形成されるチャネル部、２１０はソース電極、２１１はドレイン電極を示している。図６と同様にゲート電極２０８に電圧を印加することにより、ｐ型導電性ベース領域２０３の表面のチャネル部２０９にｎ型反転層が形成され、ｎ型導電性コンタクト領域２０４とドリフト領域２０２間に電流が導通し、ドリフト領域２０２を経てドレイン電極２１１に電流が流れる。
【０００８】
【発明が解決しようとする課題】
ＳｉＣはＳｉに比較し絶縁破壊電界強度が１０倍大きい。この特長を利用して、素子特性の向上を図る様に素子の構造を最適化すると、ＳｉＣ中にはＳｉの絶縁破壊電界強度の十倍に近い電界が存在する。このため、上述したような図６の従来のトレンチゲート型のＳｉＣ半導体を用いたＭＯＳ電界効果パワートランジスタでは、絶縁破壊電界強度に近い電界が発生するＳｉＣ部分に接したゲート酸化膜中においても、両者の誘電率比によって定まる電界が発生し、その強度は酸化膜の絶縁破壊電界強度を越えることから、酸化膜中で絶縁破壊が生じる。またトレンチゲート構造では、特にトレンチ下部の角部分で電界集中が起こり、酸化膜中の電界強度が大きくなり、上記理由と相まって、ゲート酸化膜に絶縁破壊が生じ易い。このような結果、従来のトレンチゲート型のＳｉＣ半導体を用いたＭＯＳ電界効果パワートランジスタでは、ＳｉＣの材料特性から期待される素子耐圧が得られないという問題点があった。
【０００９】
一方、図７に示した、従来の基板表面にＭＯＳチャネルを持つ構造のＭＯＳパワートランジスタでは、不純物を注入後、不純物を電気的に活性化させる工程で、例えば、Ａｒ雰囲気中で、１５００°Ｃで１時間のアニールを行う必要がある。この時、表面のＳｉが選択的に離脱したり、表面で部分的に不均一に成長やエッチングが生じることにより、ＳｉＣの表面に荒れが生じたり、階段状のステップ構造が形成される問題があった。基板表面にＭＯＳチャネルを持つ構造のＭＯＳパワートランジスタでは、この荒れもしくはステップの生じた面が、ＭＯＳチャネルの界面となる構造のため、ＭＯＳ界面の劣化により、十分なチャネル特性が得られない問題があった。
【００１０】
また、基板表面にＭＯＳチャネルを持つ構造では、チャネル移動度が大きい１１２バー０面を、ＭＯＳチャネルの界面として用いるためには、入手が困難な１１２バー０面ウエハーを作製し、さらにそれに伴い従来基板面のプロセスとは異なった、エピ成長、注入、電極等の作製条件が必要であるという問題点があった。
【００１１】
本発明は、かかる問題点を解決するために成されたもので、ＳｉＣ中の電界分布の強い箇所がゲート酸化膜から離れた所になるような構造を備え、ゲート酸化膜が破壊されない特長をもち、ＳｉＣの材料特性に対応した素子耐圧を持つ半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明は、炭化珪素半導体からなる基板上に、低不純物のｎ型の導電性を有する炭化珪素半導体からなるｎ型層を形成する工程と、上記ｎ型層上に、ｐ型の導電性を有する炭化珪素半導体からなるｐ型ベース層を形成する工程と、上記ｐ型ベース層上に、高不純物のｎ型の導電性を有する炭化珪素半導体からなるｎ型コンタクト層を形成する工程と、上記ｐ型ベース層上の上記ｎ型コンタクト層が設けられていない領域に炭化珪素半導体からなるｐ型コンタクト領域を形成する工程と、マスクを用いイオン注入を行うことにより、上記ｎ型層内に、高電圧遮断時の上記ｎ型層からのゲート酸化膜への電界の侵入をシールドさせるための溝下部電界シールド手段をｐ型領域によって形成する工程と、上記溝下部電界シールド手段を形成した後に活性化アニールを行なう活性化アニール工程と、上記活性化アニール工程後に、上記マスクを用いエッチングを行うことにより、上記ｎ型コンタクト層及び上記ｐ型ベース層を貫通して上記ｎ型層内の上記溝下部電界シールド手段に達する深さを有する溝を形成する工程と、上記溝の底面及び側壁上にゲート酸化膜を形成する工程と、上記ゲート酸化膜を介在させて上記溝の側壁上にゲート電極を形成する工程と、上記ｎ型コンタクト層及び上記ｐ型コンタクト領域に接触させてソース電極を形成する工程と、上記基板の下面にドレイン電極を形成する工程とを備えた半導体装置の製造方法である。
【００２６】
【発明の実施の形態】
実施の形態１．
図１は本発明の一実施の形態を示すもので、トレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。１はｎ型のＳｉＣ基板、２は低不純物のｎ型の導電性を有するドリフト領域、３はドレイン電流制御用のＭＯＳチャネルを形成するためのｐ型導電性のベース領域、４はｎ型導電性のｎコンタクト領域、５はｐ型導電性のｐコンタクト領域、６はエッチングにより形成したトレンチ部、７はトレンチ部６の底面および側壁に設けられたゲート酸化膜、８はゲート電極、９はゲート電極に印加した電圧で形成されるチャネル部、１０はソース電極、１１はドレイン電極、１２はゲート酸化膜７部の電界強度を緩和するために、トレンチ部６の下部にエピ成長もしくはイオン注入により形成した、ｐ型導電性のトレンチ下部電界シールド領域、１３はｐ型のベース領域３下部にエピ成長もしくはイオン注入により形成した、ｐ型導電性のベース領域下部電界シールド領域である。
【００２７】
動作について説明する。ゲート電極８に電圧を印加することにより、チャネル部９にｎ型反転層が形成され、ｎ型導電性のｎコンタクト領域４とドリフト領域２間に電流が導通し、ドリフト領域２を経てドレイン電極１１に電流が流れる。ゲート電極８に電圧が印加されないオフ状態では、チャネル部９にｎ型反転層が形成されない。この時ソース電極１０とドレイン電極１１間に印加された高電圧は、ドリフト領域２、トレンチ下部電界シールド領域１２、ベース領域下部電界シールド領域１３に延びた空乏層で遮断される。ここで、本実施の形態においては、トレンチ部６の下部にトレンチ下部電界シールド１２を備えているので、それによって電界侵入が阻まれ、ゲート酸化膜７部分、特に、電界集中が起こるトレンチ部６下部の角部分の電界強度が緩和され、ゲート酸化膜７の絶縁破壊が生じない。また、ｐベース領域３下にもベース領域下部電界シールド領域１３が備えられているため、ｐベース領域下からの電界の浸入がシールドされるため、ゲート酸化膜７の電界強度が緩和される。このような構造により、逆高電圧遮断時の電界強度の最強な箇所は、シールド領域１３の下端になり、電界強度の強い部分とゲート酸化膜７に接する部分が接触せずに分離されることにより、酸化膜の絶縁破壊が生じない。
【００２８】
次に、製造方法について説明する。本実施の形態に示したトレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタは例えば、次のように作製できる。ＳｉＣ基板１上に、ＣＶＤエピ成長により、ドリフト領域２のための低不純物ｎ型層を成長させ、次に、ｐ型導電性のベース領域３のためのｐ型層を成長させ、次に、ｎコンタクト領域４のため高不純物のｎ型層を順次成長させる。次に、マスキングを行い、ｐコンタクト領域５部に、選択的に、表面にｐコンタクト用に高濃度のＡｌのイオン注入を行って、ｐコンタクト領域５を形成し、次に、例えば、同じマスクを用い、トレンチ部６の下部（底面）の深さより深い領域まで垂直方向に（すなわち、深さ方向に）Ａｌのイオン注入を行い、ベース領域下部電界シールド領域１３を形成する。また、次に例えば別のマスキングを行いトレンチ部６に選択的に、トレンチ部６下部（底面）の深さより深い領域にＡｌ（アクセプタ）のイオン注入を行い、トレンチ下部電界シールド領域１２を形成する。このとき、トレンチ下部電界シールド領域１２の厚さが、ドリフト領域２からの酸化ゲート膜７への電界の侵入を妨げるに十分な所定の厚さになるようにする。次に例えば同じマスクを用い、エッチングを行いトレンチ部６を形成する。次に例えば、水蒸気分圧を含んだ、酸素雰囲気でＳｉＣ表面の熱酸化を行い、ゲート酸化膜７を形成した後、ゲート電極８、ソース電極１０、ドレイン電極１１を形成する。
【００２９】
この例では、ｎコンタクト領域４のための高不純物のエピ成長したｎ型層にイオン注入により、ｐコンタクト領域５を形成する例を示したが、逆に、ｐコンタクト領域５のためのｐ層を成長により形成し、そこに窒素のイオン注入により、ｎコンタクト領域４を形成しても作製可能である。また、ここでは、ｐベース領域３のためのｐ型層を、エピ成長で形成する例を示したが、イオン注入によっても可能である。
【００３０】
以上のように、本実施の形態が示す半導体装置では、トレンチ部６の下部にトレンチ下部電界シールド領域１２があるため、ゲート酸化膜７の電界強度が緩和される。また、ｐベース領域３下にもベース領域下部電界シールド領域１３が備えられているため、ｐベース領域下からの電界の浸入がシールドされるため、ゲート酸化膜７の電界強度が緩和される。このような構造により、逆高電圧遮断時の電界強度の最強な箇所は、ｐシールド領域の下端になり、電界強度の強い部分と、ゲート酸化膜７に接する部分が接触せずに分離されることにより、酸化膜の絶縁破壊が生じない。この結果、高電圧遮断時の、ゲート酸化膜７の電界強度を低減し、ゲート酸化膜７の絶縁破壊が防がれ、ＳｉＣ材料の絶縁特性に対応した、素子耐圧を得ることができる。
【００３１】
また、本実施の形態が示す製造方法に於いては、トレンチ部６を形成する前の工程で、イオン注入と活性化アニールを行い、その後に、トレンチ部６を形成し、その側壁をチャネルとして用いるので、チャネルが形成されるトレンチ部６の側壁に生じる注入の損傷、及び、アニールによる表面の荒れを低減することができ、高移動度で信頼性の高いチャネルを形成することができる効果があり、素子特性を向上できる。
【００３２】
実施の形態２．
図２は本発明の別の一実施の形態を示すもので、トレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。１はｎ型のＳｉＣ基板、２はドリフト領域、３はベース領域、４はｎコンタクト領域、５はｐコンタクト領域、６はトレンチ部、７はゲート酸化膜、８はゲート電極、９はチャネル部、１０はソース電極、１１はドレイン電極、１２はトレンチ下部電界シールド領域、１３はｐ型導電性のベース領域下部電界シールド領域、１４はトレンチ下部電界シールド領域１２とベース領域下部電界シールド領域１３を電気的に結合する、電界シールド結合領域をしめしている。ゲート電極８への電圧の印加による、高電圧の遮断、導通の切り替えの原理及び電界シールド領域による、酸化膜における電界緩和の原理は実施の形態１と同様である。
【００３３】
次に製造方法について説明する。本実施の形態に示したトレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタは、例えば、次のように作製できる。ＳｉＣ基板１上に、ドリフト領域２のための低不純物ｎ型層を、ｐベース領域３のためのｐ型層を、ｎコンタクト領域４のため高不純物のｎ型層を順次成長する。次にマスキングを行いｐコンタクト領域５部に選択的に、表面にコンタクト用に高濃度のＡｌのイオン注入を行い、次に例えば同じマスクを用い、トレンチ下部の深さより深い領域までＡｌのイオン注入を行い、ベース領域下部電界シールド領域１３を形成する。また次に例えば別のマスキングを行いトレンチ部６と電界シールド結合領域１４に選択的に、トレンチ下部の深さより深い領域にＡｌのイオン注入を行い、トレンチ下部電界シールド領域１２と電界シールド結合領域１４を形成する。次に例えば別のマスクを用い、エッチングを行いトレンチ部６を形成する。次ゲート酸化膜７を形成した後、ゲート電極８、ソース電極１０、ドレイン電極１１を形成する。
【００３４】
この例では、ドリフト領域にイオン注入により、トレンチ下部電界シールド領域１２、ベース領域下部電界シールド領域１３並びに電界シールド結合領域１４を形成する作製方法を示したが、逆に例えば上記３領域に相当する層をエピ成長で形成し、３領域以外の領域に窒素のイオン注入を行いｎ型導電領域を作製することも可能である。
【００３５】
以上のように、本実施の形態における半導体装置において、トレンチ下部電界シールド領域１２とベース領域下部電界シールド領域１３によりゲート酸化膜７部の電界強度が緩和され酸化膜の絶縁破壊が軽減される原理は実施の形態１と同様である。さらに本実施の形態では、ｐベース領域とｐシールド領域を電気的に結合する構造を備えているので、電位的に浮遊した領域が生じず、電荷の蓄積の片寄も生じないため、より安定なスイッチング動作と酸化膜の高い信頼性が得られる。
【００３６】
また、本実施の形態における製造方法においても、上述の実施の形態１と同様に、トレンチ部６を形成する前の工程で、イオン注入と、活性化アニールを行うことができるので、チャネルが形成されるトレンチ部６の側壁に生じる注入の損傷、アニールによる表面の荒れを低減することができ、高移動度で信頼性の高いチャネルを形成することができる効果があり、素子特性を向上できる。
【００３７】
実施の形態３．
図３は本発明の別の一実施の形態を示すもので、トレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。１はｎ型のＳｉＣ基板、２はドリフト領域、３はベース領域、４はｎコンタクト領域、５はｐコンタクト領域、６はトレンチ部、７はゲート酸化膜、８はゲート電極、９はチャネル部、１０はソース電極、１１はドレイン電極、１２はトレンチ下部電界シールド領域、１３はベース領域下部電界シールド領域、１４は電界シールド結合領域、１５は導通時の抵抗を低減するためにｐベース領域の下部に設けた、ドリフト領域２より導電性の高い（すなわち、キャリア濃度の高い）ｎ型の電流拡散層である。ゲート電極８への電圧を印加による、高電圧の遮断、導通の切り替え、及び電界シールド領域の効果による、酸化膜における電界緩和の原理は実施の形態１及び２と同様である。
【００３８】
次に製造方法について説明する。本実施の形態に示したトレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタは例えば、次のように作製できる。ＳｉＣ基板１上に、ドリフト領域２のための低不純物ｎ型層を、次に電流拡散層１５のための、ドリフト領域２より導電率の高いｎ型層を、次にｐベース領域３のためのｐ型層を、次にｎコンタクト領域４のための高不純物のｎ型層を順次成長する。実施の形態２と同様に選択的に、ｐコンタクト領域５、ベース領域下部電界シールド領域１３、トレンチ下部電界シールド領域１２並びに電界シールド結合領域１４をＡｌのイオン注入により形成する。また次に例えば別のマスキングによるドナーのイオン注入によりｎコンタクト領域４を形成する。次に例えば別のマスクを用い、エッチングを行いトレンチ部６を形成する。次にゲート酸化膜７を形成した後、ゲート電極８、ソース電極１０、ドレイン電極１１を形成する。この例では、エピ成長により電流拡散層を形成する作製例を示したが、ドナーのイオン注入により電流拡散層を形成する作製例も可能である。
【００３９】
以上のように、本実施の形態に示した半導体装置は、上述の実施の形態１及び２と同様の効果が得られるとともに、さらに、ｐベース領域３の下部に、ドリフト領域２より導電性の高いｎ型の電流拡散層１５そなえているので、導通時には、電流経路は、ゲート電圧印加により反転して形成されたチャネル９近傍からのみではなく、ｎ型の電流拡散層１５全体から、ｎ型ドリフト領域２を経て流れるので、その抵抗は、電流拡散層１５がないときに比べ低減される効果がある。
【００４０】
また、本実施の形態における製造方法においても、上述の実施の形態１と同様に、トレンチ部６を形成する前の工程で、イオン注入と、活性化アニールを行うことができるので、チャネルが形成されるトレンチ部６の側壁に生じる注入の損傷、アニールによる表面の荒れを低減することができ、高移動度で信頼性の高いチャネルを形成することができる効果があり、素子特性を向上できる。
【００４１】
実施の形態４．
図４は本発明の別の一実施の形態を示すもので、トレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。１はｎ型のＳｉＣ基板、２はドリフト領域、３はベース領域、４はｎコンタクト領域、５はｐコンタクト領域、６はトレンチ部、７はゲート酸化膜、８はゲート電極、９はチャネル部、１０はソース電極、１１はドレイン電極、１２Ａはトレンチ部６の幅より広い幅を持ち、トレンチ部６のない領域まで横に延びた構造を有したトレンチ下部電界シールド領域、１３はベース領域下部電界シールド領域、１５は電流拡散層である。ゲート電極８への電圧を印加による、高電圧の遮断と導通の切り替え、及び、電界シールド領域１２、１３の効果による、ゲート酸化膜７における電界緩和、電流拡散層１５による抵抗の低減の原理は実施の形態１から３と同様である。
【００４２】
次に製造方法について説明する。本実施の形態に示したトレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタは例えば、次のように作製できる。ＳｉＣ基板１上に、ドリフト領域２のための低不純物ｎ型層を、次に電流拡散層１５のためのｎ型層を、次にｐベース領域３のためのｐ型層を、次にｎコンタクト領域４のための高不純物のｎ型層を順次成長する。実施の形態３と同様に選択的に、ｐコンタクト領域５、ベース領域下部電界シールド領域１３、トレンチ下部電界シールド領域１２並びに電界シールド結合領域１４をＡｌのイオン注入により形成する。この時、トレンチ下部電界シールド領域１２注入のためのマスクパターンを、トレンチ部６の幅より広くすることにより上部にトレンチ部６のない横の領域まで延びた注入領域を形成できる。また次にドナーのイオン注入によりｎコンタクト領域４を形成する。次トレンチ部６を形成し、ゲート酸化膜７を形成した後、ゲート電極８、ソース電極１０、ドレイン電極１１を形成する。この例では、エピ成長により電流拡散層を形成する作製例を示したが、ドナーのイオン注入により電流拡散層を形成する作製例も可能である。
【００４３】
以上のように、本実施の形態に示した半導体装置は、上述の実施の形態１〜３と同様の効果が得られるとともに、さらに、トレンチ下部シールド領域１２の幅が、溝の幅より広く、上部のトレンチ部６のない領域まで延びた構造であり、特にトレンチ下部の角の部分と電界強度の大きい箇所とが、平面位置的にも分離されるので、特にトレンチ下部の角の酸化膜に印加される電界強度の緩和効果が大きく、酸化膜の絶縁破壊が生じない特長がある。
【００４４】
また、本実施の形態における製造方法においても、上述の実施の形態１と同様に、トレンチ部６を形成する前の工程で、イオン注入と、活性化アニールを行うことができるので、チャネルが形成されるトレンチ部６の側壁に生じる注入の損傷、アニールによる表面の荒れを低減することができ、高移動度で信頼性の高いチャネルを形成することができる効果があり、素子特性を向上できる。
【００４５】
なお、図５は同じく実施の形態４の他の構成を示すもので、トレンチ下部電界シールド領域１２の幅が広く、ベース領域下部電界シールド領域１３がない例をしめす。図４と同様に作製でき、また、同様な酸化膜の絶縁破壊を抑制する効果がある。
【００４６】
実施の形態５．
つぎに、本発明の別の一実施の形態を示す。本実施の形態に示す半導体装置は、素子構造、作製方法は、上記実施の形態１から４と同様であり、電界シールド効果により、ゲート酸化膜７の絶縁破壊を抑制する効果をもっている。本実施の形態では、チャネル９は、エッチングにより形成したＳｉＣ結晶の１、１、２バー、０面のトレンチ部６の側壁に形成されている。チャネル移動度の結晶方位依存性より、基板表面に形成されたチャネルより大きな移動度が得られ、チャネル抵抗を低減できる。また同時に、電界シールドのためのｐ領域を備えているので、酸化膜の絶縁破壊が起こりにくい。
【００４７】
【発明の効果】
この発明は、炭化珪素半導体からなる基板上に、低不純物のｎ型の導電性を有する炭化珪素半導体からなるｎ型層を形成する工程と、上記ｎ型層上に、ｐ型の導電性を有する炭化珪素半導体からなるｐ型ベース層を形成する工程と、上記ｐ型ベース層上に、高不純物のｎ型の導電性を有する炭化珪素半導体からなるｎ型コンタクト層を形成する工程と、上記ｐ型ベース層上の上記ｎ型コンタクト層が設けられていない領域に炭化珪素半導体からなるｐ型コンタクト領域を形成する工程と、マスクを用いイオン注入を行うことにより、上記ｎ型層内に、高電圧遮断時の上記ｎ型層からのゲート酸化膜への電界の侵入をシールドさせるための溝下部電界シールド手段をｐ型領域によって形成する工程と、上記溝下部電界シールド手段を形成した後に活性化アニールを行なう活性化アニール工程と、上記活性化アニール工程後に、上記マスクを用いエッチングを行うことにより、上記ｎ型コンタクト層及び上記ｐ型ベース層を貫通して上記ｎ型層内の上記溝下部電界シールド手段に達する深さを有する溝を形成する工程と、上記溝の底面及び側壁上にゲート酸化膜を形成する工程と、上記ゲート酸化膜を介在させて上記溝の側壁上にゲート電極を形成する工程と、上記ｎ型コンタクト層及び上記ｐ型コンタクト領域に接触させてソース電極を形成する工程と、上記基板の下面にドレイン電極を形成する工程とを備えた半導体装置の製造方法であり、溝の下部に電界シールドのためのｐ型領域を備えているので、ゲート酸化膜部、特に、電界集中の起こりやすい溝下部の角のゲート酸化膜の電界強度が緩和されるため、ゲート酸化膜の絶縁破壊が生じないので、ＳｉＣ材料の絶縁特性に対応した、素子耐圧を得ることができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１によるトレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。
【図２】  本発明の実施の形態２によるトレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。
【図３】  本発明の実施の形態３によるトレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。
【図４】  本発明の実施の形態４によるトレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。
【図５】  本発明の実施の形態４による他のトレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。
【図６】  従来のトレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。
【図７】  従来のウエハー表面にＭＯＳチャネルを持つ構造のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半導体装置の断面図である。
【符号の説明】
１  ｎ型のＳｉＣ基板、２  ドリフト領域、３  ベース領域、４  ｎコンタクト領域、５  ｐコンタクト領域、６  トレンチ部、７  ゲート酸化膜、８  ゲート電極、９  チャネル部、１０  ソース電極、１１  ドレイン電極、１２  トレンチ下部電界シールド領域、１３  ベース領域下部電界シールド領域、１４  電界シールド結合領域、１５  電流拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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