(57)【特許請求の範囲】
【請求項１】
ブロックアドレスに基づいて選択可能な複数のブロックで構成されるメモリセル領域と、
前記複数のブロックで構成されるメモリセル領域に対応して備えられるタイミング信号生成回路と、
前記各ブロック内のワード線を選択するロウデコーダと、
前記各ブロック毎に備えられ、前記ワード線の選択に基づいて読み出されるセル情報を増幅する複数のセンスアンプと、
前記複数のセンスアンプの活性化及び不活性化を制御するセンスアンプ駆動回路と、
前記複数のブロック内の複数本のワード線を選択するワード線多重選択機能を備え、前記ロウデコーダ及びセンスアンプ駆動回路に、ブロック内のワード線の選択終了動作及びセンスアンプの不活性化動作を、前記タイミング信号生成回路から入力されるリセットタイミング信号及び入力されるブロックアドレスに対応させて前記各ブロック毎に異なるタイミングにするリセット信号を出力するブロック制御回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記ブロック制御回路は、前記ブロックを選択する前記ブロックアドレスに基づいて、前記リセット信号を生成して出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ブロック制御回路は、
前記ブロックアドレスに基づいてブロック選択信号を生成するブロック選択回路と、
前記ブロック選択信号に基づいて、前記ロウデコーダで前記ワード線を選択するためのワード線セット信号を生成するワード線セット信号発生回路と、
前記ブロック選択信号に基づいて、前記ロウデコーダで前記ワード線を非選択とするワード線リセット信号を生成するワード線リセット信号発生回路とから構成し、
前記ワード線リセット信号発生回路は、前記ブロック選択信号の出力後に入力されるリセットブロックアドレスに基づいて、ワード線リセット信号を出力することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記センスアンプ駆動回路は、前記ワード線リセット信号に基づいて、前記センスアンプを不活性化することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記ブロック選択回路は、前記ブロック選択信号の出力後に入力される前記ブロックアドレスに基づいて、前記ブロック選択信号をリセットすることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記センスアンプ駆動回路は、前記ブロック選択信号と、センスアンプセットタイミング信号とに基づいて、各ブロックで最初のワード線選択動作から所定時間後にセンスアンプを活性化することを特徴とする請求項３乃至５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記センスアンプ駆動回路は、ラッチ機能を備えたことを特徴とする請求項６記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置の隣接セル間干渉試験に関し、詳しくは隣接セル間干渉試験時の試験時間短縮及びノイズ対策に関するものである。
【０００２】
半導体記憶装置、特にＤＲＡＭでは、隣接セル間干渉試験が行われている。隣接セル間干渉試験は、特定のワード線を所定時間選択状態に維持して、ビット線に読み出されたセル情報をセンスアンプで増幅し、その後当該ワード線に隣接するメモリセルに格納されているセル情報への干渉の有無を検出する試験である。
【０００３】
近年、半導体記憶装置の記憶容量の増大により、ワード線の本数が増大し、この結果隣接セル間干渉試験に要する時間が長くなっているため、試験コスト削減のために、試験時間短縮が要求されている。このため、複数本のワード線を同時に立ち上げるワード線多重選択試験を行っているが、この場合、同時に選択するワード線の本数を多くし、かつノイズによる誤動作の防止を図ることが必要となっている。
【０００４】
【従来の技術】
図８は、半導体記憶装置（ＤＲＡＭ）のメモリセルアレイ及びその周辺回路を示す。メモリセルアレイは、４つのブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３から構成され、各ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３に隣接して、センスアンプ領域１及びロウデコーダ２がそれぞれ配設される。
【０００５】
周辺回路には、センスアンプ領域１に対応してセンスアンプ駆動回路３がそれぞれ配設され、各ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３に対応して、ブロック制御回路４がそれぞれ配設されている。
【０００６】
センスアンプ駆動回路３及びブロック制御回路４には、タイミング信号生成回路５から出力されるタイミング信号が入力され、ブロック制御回路４にはブロックアドレスＢａｄが外部からアドレスバッファ６を介して入力される。
【０００７】
ブロック制御回路４は、タイミング信号及びブロックアドレスＢａｄに基づいて、ワード線の立ち上げを設定するワード線セット信号ＷＬｓｔ及びワード線の立ち上げを停止するワード線リセット信号ＷＬｒｓをロウデコーダ２に出力する。
【０００８】
また、ブロック制御回路４はタイミング信号及びブロックアドレスＢａｄに基づいて、センスアンプ駆動回路３にブロック選択信号Ｂｓｌを出力する。そして、センスアンプ駆動回路３はブロック選択信号Ｂｓｌの入力に基づいて、対応するセンスアンプ領域１にセンスアンプ駆動信号ＰＳＡ，ＮＳＡを供給する。
【０００９】
ロウデコーダ２には、ロウアドレス信号ＷＬａｄが外部からアドレスバッファ７を介して入力される。そして、ロウデコーダ２はロウアドレス信号ＷＬａｄ及びワード線セット信号ＷＬｓｔに基づいてワード線を選択し、ワード線リセット信号ＷＬｒｓに基づいてワード線の選択を停止する。
【００１０】
図９は、メモリセルアレイ及び周辺回路の１ブロック分を示す。ワード線ＷＬ０〜ＷＬ１２７は例えば１２８本で構成され、各ワード線ＷＬ０〜ＷＬ１２７に交差するビット線ＢＬには、センスアンプ８がそれぞれ接続される。
【００１１】
センスアンプ駆動回路３は、ブロック制御回路４から出力されるブロック選択信号Ｂｓｌに基づいて、各センスアンプ８にセンスアンプ駆動信号ＰＳＡ，ＮＳＡを出力する。
【００１２】
ロウデコーダ２は、各ワード線ＷＬ０〜ＷＬ１２７毎に設けられ、ロウアドレス信号ＷＬａｄ及びワード線セット信号ＷＬｓｔに基づいて各ワード線を選択し、あるいはワード線リセット信号ＷＬｒｓに基づいてワード線の選択を停止する。
【００１３】
ブロック制御回路４、センスアンプ駆動回路３及びロウデコーダ２の具体的構成を図１０に従って説明する。
ブロック制御回路４は、ブロック選択回路９と、ワード線セット信号発生回路１０と、ワード線リセット信号発生回路１１とから構成される。
【００１４】
ブロック選択回路９は、ブロックアドレスＢａｄと、タイミング信号生成回路５から出力されるブロックセットタイミング信号ＢｓｔｔがともにＨレベルとなると、ラッチ回路１２ａ及び２段のインバータ回路１３ａを介してＨレベルのブロック選択信号Ｂｓｌを出力する。
【００１５】
また、タイミング信号生成回路５から出力されるブロックリセットタイミング信号ＢｒｓｔがＨレベルとなると、ラッチ回路１２ａの出力信号がＬレベルとなり、インバータ回路１３ａからＬレベルのブロック選択信号Ｂｓｌが出力される。
【００１６】
ワード線セット信号発生回路１０は、ブロック選択信号Ｂｓｌ及びタイミング信号生成回路５から出力されるワード線セットタイミング信号ＷＬｓｔｔがＮＡＮＤ回路１４ａに入力され、そのＮＡＮＤ回路１４ａの出力信号がインバータ回路１３ｂを介してワード線セット信号ＷＬｓｔとして出力される。
【００１７】
従って、ワード線セット信号発生回路１０は、ブロック選択信号Ｂｓｌ及びワード線セットタイミング信号ＷＬｓｔｔがともにＨレベルとなると、Ｈレベルのワード線セット信号ＷＬｓｔを出力する。
【００１８】
ワード線リセット信号発生回路１１は、ブロック選択信号ＢｓｌがＮＡＮＤ回路１４ｂに入力されるとともに、タイミング信号生成回路５から出力されるワード線リセットタイミング信号ＷＬｒｓｔがインバータ回路１３ｃを介してＮＡＮＤ回路１４ｂに入力され、そのＮＡＮＤ回路１４ｂの出力信号が２段のインバータ回路１３ｄを介してワード線リセット信号ＷＬｒｓとして出力される。
【００１９】
従って、ワード線リセット信号発生回路１１は、ブロック選択信号ＢｓｌがＨレベルとなり、ワード線リセットタイミング信号ＷＬｒｓｔがＬレベルとなると、Ｌレベルのワード線リセット信号ＷＬｒｓを出力し、それ以外はＨレベルのワード線リセット信号ＷＬｒｓを出力する。
【００２０】
センスアンプ駆動回路３は、ブロック選択信号Ｂｓｌ及びタイミング信号生成回路５から出力されるセンスアンプタイミング信号ＳＡｔがＮＡＮＤ回路１４ｃに入力され、そのＮＡＮＤ回路１４ｃの出力信号が２段のインバータ回路１３ｅを介してＰチャネルＭＯＳトランジスタＴr1及びＮチャネルＭＯＳトランジスタＴr2，Ｔr3のゲートに入力される。
【００２１】
また、インバータ回路１３ｅの出力信号がインバータ回路１３ｆを介してＮチャネルＭＯＳトランジスタＴr4のゲートに入力される。
トランジスタＴr1〜Ｔr4は、電源Ｖcc，Ｖss間で直列に接続され、トランジスタＴr1のドレインからセンスアンプ駆動信号ＰＳＡが出力され、トランジスタＴr4のドレインからセンスアンプ駆動信号ＮＳＡが出力される。
【００２２】
また、トランジスタＴr2，Ｔr3の接続点にプリチャージ電圧Ｖｐが入力される。
従って、センスアンプ駆動回路３ではブロック選択信号Ｂｓｌ及びセンスアンプタイミング信号ＳＡｔがともにＨレベルとなると、トランジスタＴr1，Ｔr4がオンされるとともに、トランジスタＴr2，Ｔr3がオフされて、センスアンプ駆動信号ＰＳＡとしてほぼ電源Ｖccレベルの電圧が出力されるとともに、センスアンプ駆動信号ＮＳＡとしてほぼ電源Ｖssレベルの電圧が出力される。
【００２３】
また、ブロック選択信号Ｂｓｌ及びセンスアンプタイミング信号ＳＡｔのいずれかがＬレベルとなると、トランジスタＴr1，Ｔr4がオフされるとともに、トランジスタＴr2，Ｔr3がオンされて、センスアンプ駆動信号ＰＳＡ，ＮＳＡはプリチャージ電圧Ｖｐのレベルにプリチャージされる。
【００２４】
ロウデコーダ２は、前記ブロック選択回路９と同様な回路で構成される。前記ワード線セット信号発生回路１０から出力されるワード線セット信号ＷＬｓｔと、ロウアドレス信号をデコードしたワード線アドレスＷＬａｄがともにＨレベルとなると、ラッチ回路１２ｂ及び２段のインバータ回路１３ｇを介してワード線ＷＬはＨレベルになる。
【００２５】
また、ワード線リセット信号発生回路１１から出力されるワード線リセット信号ＷＬｒｓがＨレベルとなると、ラッチ回路１２ｂの出力端子がＬレベルとなり、インバータ回路１３ｇからＬレベルのワード線選択信号ＷＬｓｌが出力される。
【００２６】
上記のように構成されたブロック制御回路４、ロウデコーダ２及びセンスアンプ駆動回路３の動作を図１２に従って説明する。
タイミング信号生成回路５からブロック選択回路９に入力されるブロックセットタイミング信号Ｂｓｔｔは、パルス信号として入力され、ブロックリセットタイミング信号Ｂｒｓｔは１回目のブロックセットタイミング信号Ｂｓｔｔに先立ってＬレベルに立ち下り、ワード線リセットタイミング信号ＷＬｒｓｔが立ちあがった後でＨレベルに立ち上がる信号である。
【００２７】
ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３のいずれかを選択するためのブロックアドレスＢａｄがブロック選択回路９に入力されている状態で、ブロックセットタイミング信号ＢｓｔｔがＨレベルに立ち上がると、ブロック選択信号ＢｓｌがＨレベルに立ち上がる。
【００２８】
ブロック選択信号ＢｓｌがＨレベルに立ち上がり、かつワード線セット信号発生回路１０にワード線セットタイミング信号ＷＬｓｔｔがパルス信号として入力されると、ワード線セット信号発生回路１０からワード線セット信号ＷＬｓｔがパルス信号として出力される。
【００２９】
ワード線リセット信号発生回路１１では、タイミング信号生成回路５から入力されるワード線リセットタイミング信号ＷＬｒｓｔは、１回目のワード線セットタイミング信号ＷＬｓｔｔに先立ってＬレベルに立ち下り、ワード線選択信号ＷＬｓｌを立ち下げるタイミングで立ち上がる。
【００３０】
そして、ワード線リセットタイミング信号ＷＬｒｓｔがＨレベルに立ち上がると、ワード線リセット信号ＷＬｒｓがＨレベルに立ち上がる。
センスアンプ駆動回路３に入力されるセンスアンプタイミング信号ＳＡｔは、１回目のワード線セットタイミング信号ＷＬｓｔｔから所定時間後に立ち上がり、ワード線リセットタイミング信号ＷＬｒｓｔの立ち上がりから所定時間後に立ち下がる信号として入力される。
【００３１】
そして、センスアンプ駆動回路３ではＨレベルのブロック選択信号Ｂｓｌが入力されている状態で、センスアンプタイミング信号ＳＡｔがＨレベルに立ち上がると、センスアンプ駆動信号ＰＳＡ，ＮＳＡが出力され、センスアンプタイミング信号ＳＡｔがＬレベルに立ち下がると、センスアンプ駆動信号ＰＳＡ，ＮＳＡは、プリチャージ電圧Ｖｐとなり、センスアンプ８が不活性化される。
【００３２】
ロウデコーダ２では、ワード線アドレスＷＬａｄが所定時間ごとにＨレベルとなり、各ワード線アドレスＷＬａｄがＨレベルとなった状態で、ワード線セット信号ＷＬｓｔが１パルスずつ入力される。
【００３３】
そして、ワード線セット信号ＷＬｓｔが立ち上がると、当該ワード線アドレスＷＬａｄに対応するワード線ＷＬが立ち上げられる。
また、ワード線リセット信号ＷＬｒｓがＨレベルに立ち上がると、ワード線ＷＬがＬレベルに立ち下がる。
【００３４】
上記のように構成された半導体記憶装置での隣接セル間干渉試験時の動作の第一の従来例を図１１に従って説明する。
テストモードエントリーコマンドに続いて、アクティブコマンドが所定時間毎に入力され、各アクティブコマンドに同期して、ワード線アドレスＷＬａｄ及びブロックアドレスＢａｄが入力される。
【００３５】
そして、ブロック制御回路４の動作に基づいて、ロウデコーダ２でワード線の選択動作が行われ、センスアンプ駆動回路３でセンスアンプの活性化動作が行われる。
【００３６】
図１１においては、例えばブロックＢｌｏｃｋ０が選択され、各アクティブコマンドにおいて、ＷＬ０、ＷＬ８、ＷＬ１６というように８本おきのワード線が順次選択される。
【００３７】
センスアンプ駆動信号ＰＳＡ，ＮＳＡは、ワード線ＷＬ０の選択から所定時間後にブロックＢｌｏｃｋ０のすべてのセンスアンプ８に同時に供給される。
そして、選択されたワード線に接続された記憶セルからビット線にセル情報が読み出され、そのセル情報が各センスアンプ８で増幅され、この状態が所定時間維持される。
【００３８】
次いで、所定時間経過後に、プリチャージコマンドに基づいて、ワード線リセット信号発生回路１１にワード線リセットタイミング信号ＷＬｒｓｔが入力されて、選択されているワード線が同時に立ち下げられる。
【００３９】
また、センスアンプタイミング信号ＳＡｔにより、センスアンプ８が不活性化される。
この状態で、ワード線の立ち上げによる隣接セル間の干渉の有無がチェックされる。
【００４０】
次いで、アクティブコマンドに基づいて、ブロックＢｌｏｃｋ０内のＷＬ１、ＷＬ９、ＷＬ１７というように８本おきのワード線が順次選択され、センスアンプ駆動信号ＰＳＡ，ＮＳＡが、ワード線ＷＬ１の選択から所定時間後にブロックＢｌｏｃｋ０のすべてのセンスアンプ８に同時に供給される。
【００４１】
そして、同様にして、ビット線に読み出されたセル情報がセンスアンプ８で増幅され、この状態が所定時間維持される。
このような動作が繰り返されて、ブロックＢｌｏｃｋ０内のすべてのワード線が選択され、同様な動作がブロックＢｌｏｃｋ１〜Ｂｌｏｃｋ３について行われる。
【００４２】
上記のような動作により、複数のワード線が同時に選択されるため、ワード線を１本ずつ立ち上げる場合に比して、試験時間の短縮を図ることが可能となる。
図１３は、隣接セル間干渉試験の動作の第二の従来例を示す。この従来例は、複数のブロック、例えばブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２において、複数本のワード線を同時に選択し、さらにブロックＢｌｏｃｋ１，Ｂｌｏｃｋ３において、複数本のワード線を同時に選択することにより、さらに試験時間の短縮を図ることを可能としたものである。
【００４３】
すなわち、テストモードエントリーコマンドに続く各アクティブコマンドにおいて、ブロックアドレスＢａｄは、最初の２回のアクティブコマンドに同期して、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２を選択するアドレスが順次入力され、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２が選択された状態に維持される。
【００４４】
また、ワード線アドレスＷＬａｄにより、まずワード線ＷＬ０が２回続けて選択され、次いでＷＬ８、ＷＬ１６というように、８本おきのワード線が選択される。
【００４５】
このような動作により、最初の２回のアクティブコマンドにより、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のワード線ＷＬ０が順次立ち上げられ、その後はブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のワード線が順次同時に選択される。
【００４６】
ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のセンスアンプ８はブロックＢｌｏｃｋ２のワード線ＷＬ０の選択から所定時間後に活性化されて、所定時間維持される。
【００４７】
次いで、プリチャージコマンドに基づいて、選択されたワード線が同時に立ち下げられ、さらにセンスアンプ８が同時に不活性化される。
このような動作を行うためのブロック制御回路４、センスアンプ駆動回路３及びロウデコーダ２の動作を図１４に従って説明する。
【００４８】
図１４に示す動作は、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２を選択するブロックアドレスＢａｄが順次入力され、ブロックセットタイミング信号ＢｓｔｔによりブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２が順次選択状態となる。
【００４９】
そして、各ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２でワード線ＷＬ０を選択するために、ワード線ＷＬ０を選択するワード線アドレスＷＬａｄが２サイクルの間入力される。その後の各ブロックの動作は、前記第一の従来例と同様である。
【００５０】
【発明が解決しようとする課題】
第一の従来例では、各ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３において、複数本のワード線が同時に選択されるが、複数ブロックのワード線を同時に選択することはできないので、試験時間を十分に短縮することはできない。
【００５１】
第二の従来例では、複数のブロックにおいて、複数本のワード線を同時に選択することができるので、試験時間の短縮効果は、第一の従来例に比して大きくなる。
【００５２】
しかし、ワード線の選択時に、複数のブロックで多数のセンスアンプを同時に活性化し、かつ選択したワード線を非選択とする場合にも多数のセンスアンプを同時に不活性化する。
【００５３】
従って、センスアンプの活性化及び不活性化時に、電源にスイッチングノイズが発生して、誤動作を起こすおそれがある。
また、複数のブロックにおいて、センスアンプの活性化タイミングは同一であるが、ワード線の選択開始タイミングが異なるため、動作マージンが一定とならないという問題点がある。
【００５４】
すなわち、図１３において、ブロックＢｌｏｃｋ０において、ワード線ＷＬ０が選択されてからセンスアンプ８が活性化されるまでに要する時間ｔ１は、ブロックＢｌｏｃｋ２において、ワード線ＷＬ０が選択されてからセンスアンプ８が活性化されるまでに要する時間ｔ２に比して長くなっている。
【００５５】
すると、ブロックＢｌｏｃｋ０のワード線ＷＬ０の立ち上げに基づくセル情報の増幅動作のマージンが低下するという問題点がある。
このような問題点は、複数のブロックを共通のタイミング信号で動作させる半導体記憶装置の構成に起因する。
【００５６】
第二の従来例では複数のブロックで複数のワード線を同時に選択するようにブロックアドレス及びワード線アドレスを入力したが、センスアンプは共通のタイミング信号で活性化され、かつ不活性化されるので、上記のような問題点が生じている。
【００５７】
この発明の目的は、複数のブロックで構成される半導体記憶装置において、ワード線多重選択試験の試験時間を短縮し、かつ安定した動作を可能とする半導体記憶装置を提供することにある。
【００５８】
【課題を解決するための手段】
図１は請求項１の原理説明図である。すなわち、メモリセル領域は、ブロックアドレスに基づいて選択可能な複数のブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３で構成され、ロウデコーダ２３は前記各ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３内のワード線を選択する。センスアンプ８は、前記各ブロック毎に備えられ、前記ワード線の選択に基づいて読み出されるセル情報を増幅し、ブロック制御回路２１は前記複数のブロック内の複数本のワード線を同時に選択するワード線多重選択機能を備え、センスアンプ駆動回路２２は前記ブロック制御回路２１の出力信号に基づいて、前記複数のセンスアンプ８の活性化及び不活性化を制御する。前記ブロック制御回路２１は、前記ロウデコーダ２３に、ブロック内の前記ワード線の不活性化動作を、入力されるブロックアドレスに対応させて前記各ブロック毎に異なるタイミングにするリセット信号ＷＬｒｓを出力する。また、前記ブロック制御回路２１は、前記センスアンプ駆動回路２２に、前記センスアンプ８の不活性化動作を、タイミング信号生成回路から入力されるリセットタイミング信号及び入力されるブロックアドレスに対応させて前記各ブロック毎に異なるタイミングにする信号φを出力する。
【００５９】
また、図２に示すように、前記ブロック制御回路２１は、前記ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３を選択するブロックアドレスＢａｄに基づいて、前記リセット信号ＷＬｒｓを生成して出力する。
【００６１】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化した半導体記憶装置のブロック制御回路２１、センスアンプ駆動回路２２及びロウデコーダ２３を示す。前記従来例と同様な部分は同一符号を付して詳細な説明を省略する。半導体記憶装置の全体構成は、図８及び図９に示す従来例と同様である。
【００６２】
ブロック制御回路２１は、ブロック選択回路２４と、ワード線セット信号発生回路２５と、ワード線リセット信号発生回路２６とから構成される。
ブロック選択回路２４は、従来のブロック選択回路９に対し、リセット側にブロックアドレスＢａｄの入力が追加され、その他の構成は前記ブロック選択回路９と同様である。
【００６３】
そして、ブロックアドレスＢａｄはブロックリセットタイミング信号Ｂｒｓｔに並列に入力される。従って、ブロックアドレスＢａｄ及びブロックリセットタイミング信号ＢｒｓｔがともにＨレベルとなると、ブロック選択回路２４から出力されるブロック選択信号ＢｓｌはＬレベルとなる。
【００６４】
ワード線セット信号発生回路２５は、前記従来例のワード線セット信号発生回路１０と同一構成である。
ワード線リセット信号発生回路２６は、ワード線リセットタイミング信号ＷＬｒｓｔと、ブロックアドレスＢａｄとがＮＡＮＤ回路１４ｄに入力され、そのＮＡＮＤ回路１４ｄの出力信号がＮＡＮＤ回路１４ｂに入力されている。それ以外の構成は、前記従来例のワード線リセット信号発生回路１１と同様である。
【００６５】
従って、ワード線リセットタイミング信号ＷＬｒｓｔと、ブロックアドレスＢａｄがともにＨレベルとなると、ワード線リセット信号ＷＬｒｓがＨレベルとなる。
【００６６】
センスアンプ駆動回路２２は、ブロック選択信号Ｂｓｌと、タイミング信号生成回路５から出力されるセンスアンプセットタイミング信号ＳＡｓｔｔがＮＡＮＤ回路１４ｅに入力される。
【００６７】
また、ワード線リセット信号ＷＬｒｓと、タイミング信号生成回路５から出力されるセンスアンプリセットタイミング信号ＳＡｒｓｔがＮＡＮＤ回路１４ｆに入力される。
【００６８】
そして、ＮＡＮＤ回路１４ｅの出力信号がＮＡＮＤ回路１４ｇに入力され、ＮＡＮＤ回路１４ｆの出力信号がＮＡＮＤ回路１４ｈに入力される。
ＮＡＮＤ回路１４ｇの出力信号は、ＮＡＮＤ回路１４ｈに入力され、ＮＡＮＤ回路１４ｈの出力信号は、ＮＡＮＤ回路１４ｇに入力される。
【００６９】
そして、ＮＡＮＤ回路１４ｇの出力信号がインバータ回路１３ｈに入力され、そのインバータ回路１３ｈの出力信号がトランジスタＴr1，Ｔr2，Ｔr3のゲートに入力されるとともに、インバータ回路１３ｆを介してトランジスタＴr4のゲートに入力される。
【００７０】
トランジスタＴr1〜Ｔr4の構成は、前記従来例のセンスアンプ駆動回路３と同様である。
このような構成により、ＮＡＮＤ回路１４ｇ，１４ｈはラッチ回路として動作する。そして、ブロック選択信号Ｂｓｌとセンスアンプセットタイミング信号ＳＡｓｔｔがともにＨレベルとなると、ＮＡＮＤ回路１４ｅの出力信号がＬレベルとなり、ＮＡＮＤ回路１４ｇの出力信号がＨレベルとなり、インバータ回路１３ｈの出力信号がＬレベル、インバータ回路１３ｆの出力信号がＨレベルとなって、トランジスタＴr1，Ｔr4がオンされ、トランジスタＴr2，Ｔr3がオフされる。
【００７１】
この結果、ほぼ電源Ｖccレベルのセンスアンプ駆動信号ＰＳＡと、ほぼ電源Ｖssレベルのセンスアンプ駆動信号ＮＳＡがセンスアンプ８に供給される。
また、ワード線リセット信号ＷＬｒｓと、センスアンプリセットタイミング信号ＳＡｒｓｔがともにＨレベルとなると、ＮＡＮＤ回路１４ｆの出力信号がＬレベルとなり、ＮＡＮＤ回路１４ｈの出力信号がＨレベルとなる。
【００７２】
このとき、ＮＡＮＤ回路１４ｅの出力信号はＨレベルであるので、ＮＡＮＤ回路１４ｇの出力信号はＬレベルとなり、インバータ回路１３ｈの出力信号がＨレベル、インバータ回路１３ｆの出力信号がＬレベルとなって、トランジスタＴr1，Ｔr4がオフされ、トランジスタＴr2，Ｔr3がオンされる。
【００７３】
この結果、センスアンプ駆動信号ＰＳＡ，ＮＳＡはプリチャージ電圧Ｖｐのレベルにプリチャージされる。
前記ロウデコーダ２３は、前記従来例のロウデコーダ２と同様な構成である。
【００７４】
次に、上記のように構成されたブロック制御回路２１、ロウデコーダ２３及びセンスアンプ駆動回路２２のワード線多重選択試験時の動作を図４に従って説明する。
【００７５】
タイミング信号生成回路５からブロック選択回路２４に入力されるブロックセットタイミング信号Ｂｓｔｔ及びブロックリセットタイミング信号Ｂｒｓｔは、パルス信号として入力される。
【００７６】
ブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ３のいずれかを選択するためのブロックアドレスＢａｄ（図４においてはブロックＢｌｏｃｋ０）がブロック選択回路２４に入力されている状態で、ブロックセットタイミング信号ＢｓｔｔがＨレベルに立ち上がると、ブロック選択信号ＢｓｌがＨレベルに立ち上がる。
【００７７】
ブロック選択信号ＢｓｌがＨレベルに立ち上がり、かつワード線セット信号発生回路２５にワード線セットタイミング信号ＷＬｓｔｔがパルス信号として入力されると、ワード線セット信号発生回路２５からワード線セット信号ＷＬｓｔがパルス信号として出力される。
【００７８】
センスアンプ駆動回路２２に入力されるセンスアンプセットタイミング信号ＳＡｓｔｔは、ワード線セットタイミング信号ＷＬｓｔｔから所定時間遅延したパルス信号としてタイミング信号生成回路５から出力される。
【００７９】
そして、Ｈレベルのブロック選択信号Ｂｓｌが入力されている状態で、センスアンプセットタイミング信号ＳＡｓｔｔがＨレベルに立ち上がると、センスアンプ駆動回路２２からセンスアンプ駆動信号ＰＳＡ，ＮＳＡが出力されて、ブロックＢｌｏｃｋ０内のセンスアンプ８が活性化され、その状態が維持される。
【００８０】
ロウデコーダ２では、ワード線アドレスＷＬａｄがＨレベルとなった状態で、ワード線セット信号ＷＬｓｔが立ち上がると、当該ロウデコーダ２に対応するワード線ＷＬが立ち上げられる。
【００８１】
このような動作により、ブロックＢｌｏｃｋ０ではワード線ＷＬ０から始まって、８本おきのワード線が順次選択されて立ち上げられる。
また、ブロックＢｌｏｃｋ０内のセンスアンプ８はワード線ＷＬ０の立ち上がりから所定時間後に活性化される。
【００８２】
ブロックＢｌｏｃｋ０で８本おきのワード線の選択が終了した後、ブロックアドレスＢａｄがブロックＢｌｏｃｋ２に切替えられ、この状態でブロックセットタイミング信号ＢｓｔｔがＨレベルに立ち上がると、ブロックＢｌｏｃｋ２において、ブロック選択信号ＢｓｌがＨレベルに立ち上がる。
【００８３】
この状態で、ワード線セットタイミング信号ＷＬｓｔｔがＨレベルに立ち上がる毎に、ワード線セット信号ＷＬｓｔがＨレベルに立ち上がり、ワード線アドレスＷＬａｄに基づいて、ワード線ＷＬ０から８本おきのワード線が順次選択される。
【００８４】
また、センスアンプ駆動回路２２からセンスアンプ駆動信号ＰＳＡ，ＮＳＡが出力されて、ブロックＢｌｏｃｋ２内のセンスアンプ８が活性化され、その状態が維持される。
【００８５】
ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２において、ワード線ＷＬ０から８本おきのワード線の選択が終了し、所定時間選択状態が維持された後、プリチャージコマンドに基づいて、ブロックアドレスＢａｄとしてブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のアドレスが順次入力される。
【００８６】
ブロックＢｌｏｃｋ０のブロックアドレスＢａｄが入力されている状態で、ワード線リセットタイミング信号ＷＬｒｓｔがＨレベルに立ち上がると、ブロックＢｌｏｃｋ０においてワード線リセット信号ＷＬｒｓがＨレベルに立ち上がり、選択されているワード線がすべてＬレベルに立ち下げられる。
【００８７】
次いで、センスアンプリセットタイミング信号ＳＡｒｓｔがＨレベルに立ち上がると、ブロックＢｌｏｃｋ０においてセンスアンプ駆動信号ＰＳＡ，ＮＳＡの出力が停止されて、センスアンプ８が不活性化される。
【００８８】
次いで、ブロックＢｌｏｃｋ２のブロックアドレスＢａｄが入力されている状態で、ワード線リセットタイミング信号ＷＬｒｓｔがＨレベルに立ち上がると、ブロックＢｌｏｃｋ２においてワード線リセット信号ＷＬｒｓがＨレベルに立ち上がり、選択されているワード線がすべてＬレベルに立ち下げられる。
【００８９】
次いで、センスアンプリセットタイミング信号ＳＡｒｓｔがＨレベルに立ち上がると、ブロックＢｌｏｃｋ２においてセンスアンプ駆動信号ＰＳＡ，ＮＳＡの出力が停止されて、センスアンプ８が不活性化される。
【００９０】
このような動作の後、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２において、同様にワード線ＷＬ１から８本おきのワード線が順次選択され、かつセンスアンプ８が活性化され、同様な動作が繰り返される。
【００９１】
そして、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のすべてのワード線の選択が終了すると、ブロックＢｌｏｃｋ１，Ｂｌｏｃｋ３において同様な動作が繰り返される。
【００９２】
図３は、上記のようなワード線多重選択動作を示すものであり、テストモードエントリーコマンドに続くアクティブコマンドに基づいて、ワード線アドレスＷＬａｄ及びブロックアドレスＢａｄに対応して、まずブロックＢｌｏｃｋ０のワード線ＷＬ０から８本おきのワード線が順次選択される。
【００９３】
ブロックＢｌｏｃｋ０のセンスアンプ８は、ワード線ＷＬ０の選択に続いて活性化される。
そして、ブロックＢｌｏｃｋ０において、ワード線ＷＬ０から８本おきのワード線の選択が終了すると、ブロックＢｌｏｃｋ２のブロックアドレスＢａｄが入力されて、ブロックＢｌｏｃｋ２において同様にワード線ＷＬ０から８本おきのワード線が選択され、かつセンスアンプ８が活性化される。
【００９４】
次いで、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２において、ワード線ＷＬ０から８本おきのワード線の選択が終了すると、プリチャージコマンドに同期して、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のブロックアドレスＢａｄが入力される。
【００９５】
そして、ブロックＢｌｏｃｋ０のブロックアドレスＢａｄの入力に基づいて、ブロックＢｌｏｃｋ０において選択されたワード線が立ち下げられるとともに、センスアンプ８が不活性化され、次いで、ブロックＢｌｏｃｋ２において選択されたワード線が立ち下げられるとともに、センスアンプ８が不活性化される。
【００９６】
このような動作が繰り返されて、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２において、すべてのワード線が選択された後、ブロックＢｌｏｃｋ１，Ｂｌｏｃｋ３においても同様な動作が繰り返される。
【００９７】
上記のように構成された半導体記憶装置では、次に示す作用効果を得ることができる。
（１）複数のブロックの複数のワード線を同時に選択することができるので、ワード線多重選択試験の試験時間を短縮することができる。
（２）複数のブロックの複数のワード線を同時に選択しながら、各ブロックのセンスアンプの活性化タイミング及び不活性化タイミングをずらすことができるので、センスアンプの活性及び不活性化によるノイズの発生を抑制することができる。
（３）ワード線の選択開始から、センスアンプの活性化までの時間を各ブロックにおいて同一とすることができるので、各ブロックにおいて、セル情報の増幅動作のマージンを確保することができる。
（第二の実施の形態）
図５及び図６は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態のブロック制御回路２１、センスアンプ駆動回路２２及びロウデコーダ２３を使用し、ブロックアドレスＢａｄの入力タイミングを変更することにより、複数のブロックにおいて、最初に選択するワード線を除いて、ワード線を同時に選択する構成としたものである。
【００９８】
図６にブロック制御回路２１、センスアンプ駆動回路２２及びロウデコーダ２３の動作を説明する。
ブロックアドレスＢａｄとしてブロックＢｌｏｃｋ０のアドレスが入力されている状態で、ブロックセットタイミング信号Ｂｓｔｔが入力されると、ブロックＢｌｏｃｋ０において、ブロック選択信号ＢｓｌがＨレベルに立ち上がり、ワード線リセット信号ＷＬｒｓがＬレベルに立ち下がる。
【００９９】
次いで、ワード線セットタイミング信号ＷＬｓｔｔがＨレベルに立ち上がると、ワード線セット信号ＷＬｓｔがＨレベルに立ち上がり、そのとき入力されているワード線ＷＬ０のアドレスにより、ブロックＢｌｏｃｋ０において、ワード線ＷＬ０がＨレベルに立ち上げられる。
【０１００】
次いで、ブロックアドレスＢａｄとしてブロックＢｌｏｃｋ２のアドレスが入力され、ブロックセットタイミング信号Ｂｓｔｔが入力されると、ブロックＢｌｏｃｋ２において、ブロック選択信号ＢｓｌがＨレベルに立ち上がり、ワード線リセット信号ＷＬｒｓがＬレベルに立ち下がる。
【０１０１】
次いで、ワード線セットタイミング信号ＷＬｓｔｔがＨレベルに立ち上がると、ワード線セット信号ＷＬｓｔがＨレベルに立ち上がり、そのとき入力されているワード線ＷＬ０のアドレスにより、ブロックＢｌｏｃｋ２において、ワード線ＷＬ０がＨレベルに立ち上げられる。
【０１０２】
次いで、ワード線アドレスＷＬａｄがワード線ＷＬ８のアドレスに切替えられ、ワード線セットタイミング信号ＷＬｓｔｔがＨレベルに立ち上がると、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２において、ワード線セット信号ＷＬｓｔがＨレベルに立ち上がり、ワード線ＷＬ８が同時に選択される。
【０１０３】
この後は、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２において、８本おきのワード線が同時に選択される。
そして、８本おきのワード線の選択が終了すると、前記第一の実施の形態と同様に、まずブロックＢｌｏｃｋ０で選択されているワード線が同時に立ち下げられるとともに、センスアンプ８が不活性化される。
【０１０４】
次いで、ブロックＢｌｏｃｋ２で選択されているワード線が同時に立ち下げられるとともに、センスアンプ８が不活性化される。
この後は、前記第一の実施の形態と同様にして、上記のような動作が繰り返されて、ブロックＢｌｏｃｋ０，Ｂｌｏｃｋ２のすべてのワード線が選択され、その後、ブロックＢｌｏｃｋ１，Ｂｌｏｃｋ３についても同様な動作が行われる。
【０１０５】
上記のように構成された半導体記憶装置では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）最初に選択するワード線を除いて、複数のブロックで同一アドレスのワード線を同一タイミングで選択することができるので、ワード線多重選択試験の試験時間をさらに短縮することができる。
【０１０６】
上記実施の形態は、次に示すように変更することもできる。
・センスアンプ駆動回路２２のＮＡＮＤ回路１４ｅ〜１４ｈ及びインバータ回路１３ｈに代えて、図７に示す回路を使用してもよい。すなわち、この回路は、ＮチャネルＭＯＳトランジスタＴr5，Ｔr6と、インバータ回路１３ｉと、ラッチ回路１２ｃとから構成され、ラッチ回路１２ｃの出力信号が前記センスアンプ駆動回路２２のトランジスタＴr1〜Ｔr3及びインバータ回路１３ｆに入力される。
【０１０７】
このような構成により、センスアンプ活性化時に、ブロック選択信号ＢｓｌがＨレベルとなった状態で、センスアンプセットタイミング信号ＳＡｓｔｔがＨレベルとなると、ラッチ回路１２ｃの出力信号がＬレベルとなって、センスアンプ８が活性化される。
【０１０８】
また、ワード線リセット信号ＷＬｒｓがＨレベルとなった状態で、センスアンプリセットタイミング信号ＳＡｒｓｔがＨレベルとなると、ラッチ回路１２ｃの出力信号がＨレベルとなって、センスアンプ８が不活性化される。
・各ブロックで選択するワード線は８本おきに限定されるものではない。
・ブロック数は、４ブロック以外でもよく、同時に選択するブロックは、２ブロックに限定されるものではない。
（付記１）  複数のブロックで構成されるメモリセル領域と、
前記各ブロック内のワード線を選択するロウデコーダと、
前記ワード線の選択に基づいて読み出されるセル情報を増幅するセンスアンプと、
前記複数のブロック内の複数本のワード線を同時に選択するワード線多重選択機能を備えたブロック制御回路と、
前記ブロック制御回路の出力信号に基づいて、前記センスアンプの活性化及び不活性化を制御するセンスアンプ駆動回路と
を備えた半導体記憶装置において、
前記ブロック制御回路は、前記ロウデコーダ及びセンスアンプ駆動回路に、前記ワード線の選択終了動作及びセンスアンプの不活性化動作を各ブロック毎に異なるタイミングで行うリセット信号を出力することを特徴とする半導体記憶装置。
（付記２）  前記ブロック制御回路は、前記ブロックを選択するリセットブロックアドレスに基づいて、前記リセット信号を生成して出力することを特徴とする半導体記憶装置。
（付記３）  前記ブロック制御回路は、
前記ブロックアドレスに基づいてブロック選択信号を生成するブロック選択回路と、
前記ブロック選択信号に基づいて、前記ロウデコーダで前記ワード線を選択するためのワード線セット信号を生成するワード線セット信号発生回路と、
前記ブロック選択信号に基づいて、前記ロウデコーダで前記ワード線を非選択とするワード線リセット信号を生成するワード線リセット信号発生回路と
から構成し、
前記ワード線リセット信号発生回路は、前記ブロック選択信号の出力後に入力されるリセットブロックアドレスに基づいて、ワード線リセット信号を出力することを特徴とする付記２記載の半導体記憶装置。
（付記４）  前記センスアンプ駆動回路は、前記ワード線リセット信号に基づいて、前記センスアンプを不活性化することを特徴とする付記３記載の半導体記憶装置。
（付記５）  前記ブロック選択回路は、前記ブロック選択信号の出力後に入力されるリセットブロックアドレスに基づいて、前記ブロック選択信号信号をリセットすることを特徴とする付記２乃至４のいずれかに記載の半導体記憶装置。
（付記６）  前記センスアンプ駆動回路は、前記ブロック選択信号と、センスアンプセットタイミング信号とに基づいて、各ブロックで最初のワード線選択動作から所定時間後にセンスアンプを活性化することを特徴とする付記１乃至５のいずれかに記載の半導体記憶装置。
（付記７）  前記センスアンプ駆動回路は、ラッチ機能を備えたことを特徴とする付記６記載の半導体記憶装置。
（付記８）  第一のブロックの第一のワード線を活性化した後、該第一のブロックのセンスアンプを活性化する第一のステップと、
前記第一のブロックの第一のワード線以外のワード線を活性化させる第二のステップと、
第二のブロックの第一のワード線を活性化した後、該第二のブロックのセンスアンプを活性化する第三のステップと、
前記第二のブロックの第一のワード線以外のワード線を活性化させる第四のステップとを備え、
前記第一及び第二のステップを継続した状態で、前記第三及び第四のステップを行うか、または前記第一及び第三のステップを継続した状態で、前記第二及び第四のステップを行い、前記第一のブロックの第一のワード線の活性化から第一のブロックのセンスアンプの活性化までに要する時間と、前記第二のブロックの第一のワード線の活性化から第二のブロックのセンスアンプの活性化までに要する時間とを同一とすることを特徴とする半導体記憶装置のワード線多重選択試験方法。
（付記９）  第一のブロックのワード線を不活性化するとともに、該第一のブロックのセンスアンプを不活性化し、次いで、第二のブロックのワード線を不活性化するとともに、該第二のブロックのセンスアンプを不活性化することを特徴とする半導体記憶装置のワード線多重選択試験方法。
（付記１０）  第一のブロックの第一のワード線を活性化した後、該第一のブロックのセンスアンプを活性化する第一のステップと、
前記第一のブロックの第一のワード線以外のワード線を活性化させる第二のステップと、
第二のブロックの第一のワード線を活性化した後、該第二のブロックのセンスアンプを活性化する第三のステップと、
前記第二のブロックの第一のワード線以外のワード線を活性化させる第四のステップとを備え、
前記第一及び第二のステップを継続した状態で、前記第三及び第四のステップを行うか、または前記第一及び第三のステップを継続した状態で、前記第二及び第四のステップを行い、前記第一のブロックの第一のワード線の活性化から第一のブロックのセンスアンプの活性化までに要する時間と、前記第二のブロックの第一のワード線の活性化から第二のブロックのセンスアンプの活性化までに要する時間とを同一とし、第一のブロックのワード線を不活性化するとともに、該第一のブロックのセンスアンプを不活性化し、次いで、第二のブロックのワード線を不活性化するとともに、該第二のブロックのセンスアンプを不活性化することを特徴とする半導体記憶装置のワード線多重選択試験方法。
（付記１１）  複数のメモリセルとワード線とビット線を含んだメモリセル領域と、
前記メモリセル領域と前記メモリセル領域につながる複数のセンスアンプとロウデコーダとを含んだ複数のブロックと、
前記複数のブロックをそれぞれ制御するブロック制御回路とセンスアンプ駆動回路と
を備えた半導体記憶装置であって、
前記センスアンプ駆動回路には、ラッチ機能を含む構成とすることを特徴とする半導体記憶装置。
（付記１２）  付記１１において、前記ラッチ機能はセンスアンプ駆動の活性と非活性を制御するセット／リセット端子を備える。
（付記１３）  付記１１において、前記ラッチ機能の入力には、ブロック情報を含むワード線リセット信号発生回路の出力信号を含む。
【０１０９】
【発明の効果】
以上詳述したように、この発明は複数のブロックで構成される半導体記憶装置において、ワード線多重選択試験の試験時間を短縮し、かつ安定した動作を可能とする半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第一の実施の形態を示す回路図である。
【図３】  第一の実施の形態の動作を示すタイミング波形図である。
【図４】  第一の実施の形態の動作を示すタイミング波形図である。
【図５】  第二の実施の形態の動作を示すタイミング波形図である。
【図６】  第二の実施の形態の動作を示すタイミング波形図である。
【図７】  センスアンプ駆動回路の別例を示す回路図である。
【図８】  複数ブロックのメモリセル領域を備えた半導体記憶装置を示す概要図である。
【図９】  一つのブロックを示す概要図である。
【図１０】  従来例を示す回路図である。
【図１１】  第一の従来例の動作を示すタイミング波形図である。
【図１２】  第一の従来例の動作を示すタイミング波形図である。
【図１３】  第二の従来例の動作を示すタイミング波形図である。
【図１４】  第二の従来例の動作を示すタイミング波形図である。
【符号の説明】
８        センスアンプ
２１      ブロック制御回路
２２      センスアンプ駆動回路
２３      ロウデコーダ
Ｂｌｏｃｋ０〜Ｂｌｏｃｋ３      ブロック
ＷＬｒｓ      ワード線リセット信号
φ        センスアンプリセット信号
【図１】
0004808856.tif 000002
【図２】
0004808856.tif 000003
【図３】
0004808856.tif 000004
【図４】
0004808856.tif 000005
【図５】
0004808856.tif 000006
【図６】
0004808856.tif 000007
【図７】
0004808856.tif 000008
【図８】
0004808856.tif 000009
【図９】
0004808856.tif 000010
【図１０】
0004808856.tif 000011
【図１１】
0004808856.tif 000012
【図１２】
0004808856.tif 000013
【図１３】
0004808856.tif 000014
【図１４】
0004808856.tif 000015