(57)【特許請求の範囲】
【請求項１】
少なくとも一面に形成された導電性パターンを有する印刷回路基板と、
少なくとも一つが接地端子であるとともに少なくとも一つが前記導電性パターンと接続された複数の外部接続端子と、
前記少なくとも一つの接地端子の第１接地端子と接続される静電気放電保護パターンと、を備える半導体素子であって、
前記少なくとも一つの接地端子は導電性パターンと接続されていないとともに、
前記導電性パターンは半導体チップに電気的に接続され、
前記静電気放電保護パターンが非線形であり、
前記非線形とは、前記印刷回路基板の端部に平行な辺と前記端部に垂直な辺とが交互に連結されて前記端部に沿って配置される
ことを特徴とする半導体素子。
【請求項２】
前記静電気放電保護パターンは少なくとも一つの受動素子を備える
ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
印刷回路基板の第１面に実装されるメモリチップと、
前記印刷回路基板の第２面に形成された少なくとも一つの接地端子を含む外部接続端子と、
前記少なくとも一つの接地端子と接続された第１静電気放電保護パターンと、を備え、
前記第１静電気放電保護パターンは非線形であり、
前記非線形とは、前記印刷回路基板の端部に平行な辺と前記端部に垂直な辺とが交互に連結されて前記端部に沿って配置される
ことを特徴とする半導体メモリ素子。
【請求項４】
前記印刷回路基板に形成された信号層をさらに備える
ことを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
前記第１静電気放電保護パターンは、前記信号層の少なくとも一つの端部に沿って形成されていない
ことを特徴とする請求項４に記載の半導体メモリ素子。
【請求項６】
前記第１静電気放電保護パターンは、前記信号層パターンと接続されていない
ことを特徴とする請求項４に記載の半導体メモリ素子。
【請求項７】
前記印刷回路基板に形成された接地層をさらに備える
ことを特徴とする請求項３に記載の半導体メモリ素子。
【請求項８】
前記接地層は、接地面及び第２静電気放電保護パターンを有する
ことを特徴とする請求項７に記載の半導体メモリ素子。
【請求項９】
前記第２静電気放電保護パターンは、前記接地面を取り囲む接地層の端部に沿って形成される
ことを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記第２静電気放電保護パターンは、前記接地面と接続されていない
ことを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１１】
前記第２静電気放電保護パターンは、前記少なくとも一つの接地端子と電気的に接続され、前記少なくとも一つの接地端子は、前記接地面と接続されていない
ことを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１２】
前記印刷回路基板に形成された電源層をさらに備える
ことを特徴とする請求項３に記載の半導体メモリ素子。
【請求項１３】
前記電源層は、電源面をさらに備える
ことを特徴とする請求項１２に記載の半導体メモリ素子。
【請求項１４】
前記電源面は、前記信号層の前記第１静電気放電保護パターンに対応する周辺領域に形成されていない
ことを特徴とする請求項１３に記載の半導体メモリ素子。
【請求項１５】
前記第２静電気放電保護パターンは非線形であり、
前記非線形とは、前記印刷回路基板の端部に平行な辺と前記端部に垂直な辺とが交互に連結されて前記端部に沿って配置される
ことを特徴とする請求項９に記載の半導体メモリ素子。
【請求項１６】
前記第１静電気放電保護パターンは少なくとも一つの受動素子を備える
ことを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１７】
前記第２静電気放電保護パターンは少なくとも一つの受動素子を備える
ことを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１８】
前記印刷回路基板の第１面に実装された制御素子をさらに備える
ことを特徴とする請求項３に記載の半導体メモリ素子。
【請求項１９】
前記印刷回路基板の第１面に形成された密封手段をさらに含む
ことを特徴とする請求項３に記載の半導体メモリ素子。
【請求項２０】
前記密封手段は、前記メモリ素子周辺に形成される
ことを特徴とする請求項１９に記載の半導体メモリ素子。
【請求項２１】
印刷回路基板にチップを実装する段階と、
前記印刷回路基板に導電性パターンを形成する段階と、
前記印刷回路基板に少なくとも一つの静電気放電保護パターンを形成する段階と、を有する半導体素子用静電気放電防止方法において、
前記静電気放電保護パターンは、接地端子と接続されるが前記導電性パターンとは接続されず、
前記静電気放電保護パターンは、前記印刷回路基板の端部に平行な辺と前記端部に垂直な辺とが交互に連結されて前記端部に沿って配置される
ことを特徴とする静電気放電防止方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び方法に関し、さらに詳細には静電気放電保護パターンを含む半導体素子に関する。
【背景技術】
【０００２】
一般に、半導体素子が高電界に露出されると、半導体素子と他の素子との間に電荷が発生する。このとき、電荷が一定の電圧を超えると静電気放電（electrostatic discharge;ＥＳＤ）が発生して半導体素子に流れ込んで半導体素子に損傷を与えてしまう。
【０００３】
図１は、従来技術における印刷回路基板２０の平面図である。図１を参照すれば、半導体パッケージ１０内に印刷回路基板２０が含まれており、印刷回路基板２０の一面には半導体チップ１２が実装される。印刷回路基板２０は、導電性パターン２４と外部接続端子２２とを含み、上記外部接続端子は、印刷回路基板２０に沿って形成されて導電性パターン２４と接続される。
【０００４】
このような導電性パターン２４の構造は、印刷回路基板２０の外層部に近接して位置しているため、静電気放電電荷３０が流れ込むと流入経路として使われてしまう。すなわち、印刷回路基板に流れ込んだ静電気放電電荷３０は、上記伝導性パターンを経路として印刷回路基板２０に実装されている半導体チップ１２にまで流れ込むことになる。そこで、静電気放電電荷３０が半導体チップ１２に流れ込むことを防ぐ方法として、導電性パターン２４を印刷回路基板２０の端部から離れて形成することが考えられる。しかしながら、このような方法は、実装面積の縮小とともに印刷回路基板の反り(warpage)または放熱性低下等さらなる問題を引き起こす恐れがあるため好ましくない。
【０００５】
上記問題を解決するための他の方法として、半導体パッケージ１０または印刷回路基板２０に高インピーダンスの受動絶縁素子を搭載する方法がある。しかしながら、この方法においても、半導体パッケージ１０の製造コスト上昇、製造工程の追加、半導体素子の歩留まりの低下、素子実装面積の減少または実装密度の低下等様々な問題を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、新しい工程を追加することなく既存の製造工程に適用可能で且つ半導体素子の実装面積または実装密度などに影響を与えない静電気放電防保護パターンの半導体素子を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の半導体素子は、印刷回路基板の少なくとも一面に形成され少なくとも一つの接地端子を含む外部接続端子と接続される導電性パターンと、少なくとも一つの接地端子のうち第１接地端子と接続される静電気放電保護パターンと、導電性パターンと接続されていない少なくとも一つの接地端子と、を備える。
【０００８】
本発明の半導体メモリ素子は、信号層、電源層及び接地層のうちいずれか一つを備える印刷回路基板、印刷回路基板の第１面に実装されるメモリ素子、印刷回路基板の第２面に形成される外部接続端子、及び少なくとも一つの接地端子と接続されている第１静電気放電保護パターン、を含む。
【０００９】
本発明の半導体素子の静電気放電防止方法は、印刷回路基板形成段階、チップ実装段階、導電性パターン形成段階及び静電気放電パターン形成段階を含む。静電気放電パターンは接地端子と接続されるが導電性パターンとは接続されていないことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、製造コストの上昇や工程追加による歩留まりの低下を防ぐとともに、素子実装面積または実装密度などに影響を与えない静電気放電保護パターンの半導体素子を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照して本発明の実施例をさらに詳細に説明する。
【００１２】
ここで、本実施形態を説明するに当たって、本発明と直接関連がなく且つ本発明の属する技術分野における周知の技術についてはその説明を省略する。これは不要な説明を省略することにより本発明の技術内容をより明確にするためである。同様に、添付図面における本発明の一部構成要素はいささかの誇張、省略、概略的に表したに過ぎず、各構成要素等の実際形態及び大きさをそのまま反映したものではない。なお、各図面において同一の構成要素には同一の符号を付する。
【００１３】
図２は、本発明の実施形態における印刷回路基板５０及び半導体パッケージ４０の平面図である。
【００１４】
図２を参照すれば、半導体パッケージ４０は、印刷回路基板５０と上記印刷回路基板５０の一面に実装された半導体チップ４２とを含む。印刷回路基板５０は、外部接続端子５２と導電性パターン５４とを含む。外部接続端子５２は、印刷回路基板５０の上外層部に形成され、導電性パターン５４は、印刷回路基板５０の上外層部に形成される。外部接続端子５２は、印刷回路基板の端部に沿って形成されて導電性パターン５４と接続される。半導体チップ４２は、例えば、ワイヤーボンディング(wire bonding)のような導電性パターン５４に電気的に接続され、導電性パターン５４は、信号面、電源面または接地面を含む。また、外部接続端子５２も、信号端子５２a、電源端子５２aまたは接地端子５２aを含む。
【００１５】
特に、印刷回路基板５０は、静電気放電保護パターン５６を含むことを特徴とする。静電気放電保護パターン５６は、印刷回路基板５０の端部に沿って形成され導電性パターン５４を取り囲む。静電気放電保護パターン５６は、導電性パターン５４から一定距離離れて形成されるが、このとき、静電気放電保護パターン５６と導電性パターン５４とは電気的に非接続となる。また、静電気放電保護パターン５６は、接地端子５２aに電気的に接続され得る。
【００１６】
従って、外部から流れ込んだ静電気放電電荷６０は、静電気放電保護パターン５６へ流れ込む。すなわち、静電気放電保護パターン５６が、静電気放電電荷６０を接地端子５２aへ流れ込むように導く。このように、静電気放電保護パターン５６は、静電気放電電荷６０の進路を変えて静電気放電電荷６０から半導体チップ４２を保護する役割を果たす。
【００１７】
このような保護効果を極大化させるためには、静電気放電保護パターン５６を非線形に形成するかまたは幅を細くしたほうが好ましい。
【００１８】
なお、静電気放電保護パターン５６間に受動素子５８を含むと良い。受動素子としては静電気放電保護パターン５６に好ましい特性を発生させる抵抗素子または電子部品が良い。
【００１９】
静電気放電保護パターン５６は、導電性パターン５４と同一工程、同一材質で形成され得る。すなわち、静電気放電保護パターン５６は、導電性パターン５４を形成する既存の工程過程において形成できるので、半導体素子の製造のための別個の工程を追加する必要がない。
【００２０】
図３は、本発明の他の実施形態におけるメモリカード１００の平面構造の概略図で、図４は、図３のＩＶ−ＩＶ線に沿って切断したメモリカード１００の断面図である。
【００２１】
メモリカード１００は、上外層部１３５と下外層部１４０とを有する印刷回路基板１２０と、印刷回路基板１２０の上外層部１３５に実装されたメモリ素子１１０及び制御素子１１２と、印刷回路基板１２０の下外層部１４０に形成された外部接続端子１２５と、印刷回路基板１２０の上外層部１３５に形成されメモリチップ１１０と制御素子１１２とを覆う密封手段１３０と、を含む。
【００２２】
図５Ａは、図３及び図４に示すメモリカード１００の第１信号層１２０ａの概略図である。
【００２３】
図５Ｂは、図３及び図４に示すメモリカード１００の第２信号層１２０ｂの概略図である。
【００２４】
図５Ｃは、図３及び図４に示すメモリカード１００の電源層１２０ｃの概略図である。
【００２５】
図５Ｄは、図３及び図４に示すメモリカード１００の接地層１２０ｄの概略図である。
【００２６】
メモリ素子１１０は、例えば、ＮＡＮＤ型フラッシュメモリ(flash memory)素子で、ベアチップ(bare chip)またはパッケージの形態として印刷回路基板１２０の上外層部１３５に実装される。
【００２７】
メモリ素子１１０は、ＮＯＲ型フラッシュメモリ素子である。
【００２８】
制御素子１１２は、メモリカード１００またはメモリ素子１１０の動作を制御する論理素子であり、同様に、ベアチップまたはパッケージの形態として印刷回路基板１２０の上外層部１３５に実装される。
【００２９】
メモリ素子１１０及び制御素子１１２がベアチップの形態を有する場合、メモリ素子１１０及び制御素子１１２は公知のワイヤーボンディング方式により印刷回路基板１２０と電気的に接続される。
【００３０】
メモリ素子１１０及び制御素子１１２がパッケージの形態を有する場合、メモリ素子１１０及び制御素子１１２は公知の表面実装方式により電気的に接続される。
【００３１】
外部接続端子１２５は、メモリカード１００と電子素子(図示せず)との間の電気的通路として信号端子、電源端子及び接地端子を含む。信号端子は、例えば、データ入出力端子、命令信号端子またはクロック信号端子などを含む。
【００３２】
密封手段１３０は、公知の成形方法により形成された成形用樹脂(molding resin)または接着方法により接着剤で付着される蓋（sealing cap）からなる。
【００３３】
図５Ａ及び図５Ｂを参照すれば、信号層１２０ａ、１２０ｂには信号パターン１２１または接地面１２２が形成される。第１信号層１２０ａが印刷回路基板１２０の上外層部１３５を形成する場合、第１信号層１２０ａの信号パターン１２１は、メモリ素子１１０または制御素子１１２と電気的に接続される接続パッドを含む。第１信号層１２０ａ及び第２信号層１２０ｂの信号パターン１２１は、ビアホール１２４を介して電気的に接続される。
【００３４】
特に、第１信号層１２０ａ及び第２信号層１２０ｂには端部に沿って第１静電気放電保護パターン１２６が形成される。静電気放電保護パターン１２６は、メモリ素子(図３の１１０)の実装領域を取り囲むように形成される。静電気放電保護パターン１２６は、信号パターン１２１または接地面１２２から一定の距離離れて形成されるが、このとき、静電気放電保護パターン１２６は、信号パターン１２１または接地面１２２と電気的に接続されない。図５Ｄに示すように、静電気放電保護パターン１２６は、ビアホール１２４を介して接地端子(図５Ｄの１２５Ａ)に電気的に接続され得る。
【００３５】
図５Ｃを参照すれば、電源層１２０ｃには電源面１２３が形成され、特に第１信号層１２０ａ及び第２信号層１２０ｂの第１静電気放電保護パターン１２６に対応する周辺領域１２８には導電性パターンまたは電源面が全く形成されていない。
【００３６】
図５Ｄを参照すれば、接地層１２０ｄには接地面１２２が形成され、特に接地層１２０ｄの端部に沿って第２静電気放電保護パターン１２７が形成される。第２静電気放電保護パターン１２７は接地面１２２を取り囲むように形成される。第２静電気放電保護パターン１２７は接地面１２２から一定の距離離れて形成されるが、このとき、第２静電気放電保護パターン１２７は接地面１２２に電気的に接続されていない。
【００３７】
接地層１２０ｄが印刷回路基板１２０の下外層部を形成する場合、接地層１２０ｄには接地端子１２５ａを含む外部接続端子１２５が形成される。第２静電気放電保護パターン１２７は、接地面１２２または直接接地端子１２５ａを介して電気的に接続される。
【００３８】
第１静電気放電保護パターン１２６または第２静電気放電保護パターン１２７は、外部から静電気放電電荷が流れ込むと迂回移動経路を提供することにより静電気放電による衝撃からメモリ素子１１０などを保護する。
【００３９】
第１静電気放電保護パターン１２６及び第２静電気放電保護パターン１２７は非線形にまたは幅を細く形成することが好ましい。
【００４０】
本発明によれば、静電気放電保護パターンによって、従来の導電性パターンに流れ込んだ静電気放電電荷を接地端子方に迂回させて、静電気放電による悪影響を防ぐことができる。
【００４１】
本発明によれば、静電気放電保護パターンを既存の製造工程に適用することができるので別途の新しい工程を追加する必要がなく、半導体素子の歩留まりを維持することができる。
【００４２】
また、本発明によれば、静電気放電保護パターンは、半導体素子の印刷回路基板の端部に沿って形成されるので静電気放電保護パターンの追加による半導体素子の素子実装面積または実装密度などに影響を与えない。
【００４３】
以上、本明細書と図面において本発明の望ましい実施形態を開示したが、ここで使用した特定用語は、本発明の技術内容を容易に説明且つ発明の理解を助けるための一般的な意味を有するものであって、本発明の範囲を限定するものではない。よって、ここに開示された実施形態の他にも本発明の技術的思想を逸脱しない範囲内における種々の変形形態が実施可能であることは当業者であれば自明である。例えば、本発明は、半導体素子においても適用可能である。
【図面の簡単な説明】
【００４４】
【図１】従来の印刷回路基板を示す平面図である。
【図２】本発明の実施形態における半導体パッケージ及び印刷回路基板の平面図である。
【図３】本発明の他の実施形態におけるメモリカードの平面図である。
【図４】図３のＩＶ−ＩＶ線を沿って切断したメモリカードの断面図である。
【図５Ａ】図３及び図４に示すメモリカードの第１信号層の概略図である。
【図５Ｂ】図３及び図４に示すメモリカードの第２信号層の概略図である。
【図５Ｃ】図３及び図４に示すメモリカードの電源層の概略図である。
【図５Ｄ】図３及び図４に示すメモリカードの接地層の概略図である。
【符号の説明】
【００４５】
４０  半導体パッケージ
４２  半導体チップ
５０  印刷回路基板
５２  外部接続端子
５２ａ  接地端子
５４  導電性パターン
５６  静電気放電保護パターン
５８  受動素子
６０  静電気放電電荷移動経路
１００  メモリカード
１１０  メモリ素子
１１２  制御素子
１２０  印刷回路基板
１２０ａ  信号層
１２０ｂ  信号層
１２０ｃ  電源層
１２０ｄ  接地層
１２１  信号パターン
１２２  接地面
１２３  電源面
１２４  ビアホール
１３０  密封手段
【図１】
0004837924.tif 000002
【図２】
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【図３】
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【図４】
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【図５Ａ】
0004837924.tif 000006
【図５Ｂ】
0004837924.tif 000007
【図５Ｃ】
0004837924.tif 000008
【図５Ｄ】
0004837924.tif 000009