(57)【特許請求の範囲】
【請求項１】
表示パネル上に電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の画素行ごとに配線された第１制御線群の各制御線に対応して前記表示パネル上に設けられた第１端子群と、
前記第１端子群の各端子と前記第１制御線群の各制御線とを電気的に接続する第１配線群と、
前記画素アレイ部の画素行ごとに配線された第２制御線群に対して複数の制御線を単位として前記表示パネル上に設けられた第２端子群と、
前記表示パネル上において前記第１端子群に関して前記画素アレイ部と反対側に配線され、前記第１端子群の各端子間を通して前記第２端子群の各端子と前記第２制御線群の各制御線とを電気的に接続する第２配線群と、
電源供給走査回路と
を備え、
前記第２制御線群の各制御線は、前記画素アレイ部の各画素に対して前記電気光学素子を発光駆動するための第１電源電位と、前記電気光学素子に対して逆バイアスを掛けるための第２電源電位とを供給するための電源供給線であり、
前記電源供給走査回路は、前記第１電源電位及び前記第２電源電位を、前記第２制御線群の各制御線に対して前記複数の制御線を単位として選択的に供給する
表示装置。
【請求項２】
前記第１制御線群の各制御線は、前記画素アレイ部の各画素に対して画素行単位で順次走査するための走査線であり、
前記第２制御線群の各制御線の電位が前記複数の制御線を単位として前記第１電源電位から前記第２電源電位に切り替わる前に、前記複数の制御線に対応する複数の走査線の電位を画素行ごとに異なるタイミングでアクティブ状態にする
請求項１記載の表示装置。
【請求項３】
前記第２配線群の各配線において、前記第２端子群から前記第１端子群までの配線部分の配線抵抗が、前記第１端子群の各端子間を通る配線部分の配線抵抗よりも低抵抗である
請求項１記載の表示装置。
【請求項４】
前記第２配線群の各配線において、前記第１端子群の各端子間を通る配線部分の上方が絶縁膜で覆われている
請求項１記載の表示装置。
【請求項５】
前記第２端子群は、前記表示パネルのパネル端に対して前記第１端子群と同じ位置にレイアウトされており、前記画素アレイ部の行配列に対する前記第２端子群の各端子の配置の順番が前記第１端子群の各端子の配置の順番と逆である
請求項１記載の表示装置。
【請求項６】
前記第２端子群は、前記表示パネルのパネル端に対して前記第１端子群と異なる位置にレイアウトされており、前記画素アレイ部の行配列に対する前記第２端子群の各端子の配置の順番が前記第１端子群の各端子の配置の順番と同じである
請求項１記載の表示装置。
【請求項７】
表示パネル上に画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の画素行ごとに配線された第１制御線群の各制御線に対応して前記表示パネル上に設けられた第１端子群と、
前記画素アレイ部の画素行ごとに設けられた第２制御線群に対して複数の制御線を単位として前記表示パネル上に設けられた第２端子群と、
電源供給走査回路と
を備え、
前記第２制御線群の各制御線は、前記画素アレイ部の各画素に対して前記電気光学素子を発光駆動するための第１電源電位と、前記電気光学素子に対して逆バイアスを掛けるための第２電源電位とを供給するための電源供給線であり、
前記電源供給走査回路は、前記第１電源電位及び前記第２電源電位を、前記第２制御線群の各制御線に対して前記複数の制御線を単位として選択的に供給する
表示装置における配線のレイアウトに当たって、
前記第１端子群の各端子と前記第１制御線群の各制御線とを第１配線群の各配線によって電気的に接続する一方、
前記表示パネル上において前記第１端子群に関して前記画素アレイ部と反対側に第２配線群を配線し、当該第２配線群の各配線によって前記第１端子群の各端子間を通して前記第２端子群の各端子と前記第２制御線群の各制御線とを電気的に接続する
表示装置における配線のレイアウト方法。
【請求項８】
表示パネル上に電気光学素子を含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の画素行ごとに配線された第１制御線群の各制御線に対応して前記表示パネル上に設けられた第１端子群と、
前記第１端子群の各端子と前記第１制御線群の各制御線とを電気的に接続する第１配線群と、
前記画素アレイ部の画素行ごとに配線された第２制御線群に対して複数の制御線を単位として前記表示パネル上に設けられた第２端子群と、
前記表示パネル上において前記第１端子群に関して前記画素アレイ部と反対側に配線され、前記第１端子群の各端子間を通して前記第２端子群の各端子と前記第２制御線群の各制御線とを電気的に接続する第２配線群と、
電源供給走査回路と
を備え、
前記第２制御線群の各制御線は、前記画素アレイ部の各画素に対して前記電気光学素子を発光駆動するための第１電源電位と、前記電気光学素子に対して逆バイアスを掛けるための第２電源電位とを供給するための電源供給線であり、
前記電源供給走査回路は、前記第１電源電位及び前記第２電源電位を、前記第２制御線群の各制御線に対して前記複数の制御線を単位として選択的に供給する
表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、表示装置における配線のレイアウト方法および電子機器に関し、特に電気光学素子を含む画素が行列状（マトリクス状）に２次元配置された平面型（フラットパネル型）の表示装置、当該表示装置における配線のレイアウト方法および当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子を含む画素（画素回路）が行列状に配置されてなる平面型の表示装置が急速に普及している。平面型の表示装置としては、画素の発光素子として、デバイスに流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ(Electro Luminescence)素子を用いた有機ＥＬ表示装置が開発され、商品化が進められている。
【０００３】
有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力である。有機ＥＬ素子は、自発光素子であるために、画素ごとに液晶にて光源（バックライト）からの光強度を制御することによって画像を表示する液晶表示装置に比べて、画像の視認性が高く、しかもバックライト等の照明部材を必要としないために軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様に、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、電気光学素子の発光期間が走査線（即ち、画素数）の増加によって減少するために、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。
【０００５】
そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。アクティブマトリクス方式の表示装置は、電気光学素子が１フレームの期間に亘って発光を持続するために、大型でかつ高精細な表示装置の実現が容易である。
【０００６】
ところで、一般的に、有機ＥＬ素子のＩ−Ｖ特性（電流−電圧特性）は、時間が経過すると劣化（いわゆる、経時劣化）することが知られている。有機ＥＬ素子を電流駆動するトランジスタ（以下、「駆動トランジスタ」と記述する）としてＮチャネル型のＴＦＴを用いた画素回路では、駆動トランジスタのソース電極側に有機ＥＬ素子が接続されることになるために、有機ＥＬ素子のＩ−Ｖ特性が経時劣化すると、駆動トランジスタのゲート−ソース間電圧Ｖｇｓが変化し、その結果、有機ＥＬ素子の発光輝度も変化する。
【０００７】
このことについてより具体的に説明する。駆動トランジスタのソース電位は、駆動トランジスタと有機ＥＬ素子の動作点で決まる。そして、有機ＥＬ素子のＩ−Ｖ特性が劣化すると、駆動トランジスタと有機ＥＬ素子の動作点が変動してしまうために、駆動トランジスタのゲート電極に同じ電圧を印加したとしても駆動トランジスタのソース電位が変化する。これにより、駆動トランジスタのソース−ゲート間電圧Ｖｇｓが変化するために、駆動トランジスタに流れる電流値が変化する。その結果、有機ＥＬ素子に流れる電流値も変化するために、有機ＥＬ素子の発光輝度が変化することになる。
【０００８】
また、特にポリシリコンＴＦＴを用いた画素回路では、有機ＥＬ素子のＩ−Ｖ特性の経時劣化に加えて、駆動トランジスタの閾値電圧Ｖｔｈや、駆動トランジスタのチャネルを構成する半導体薄膜の移動度（以下、「駆動トランジスタの移動度」と記述する）μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖｔｈや移動度μのトランジスタ特性が画素ごとに異なったりすることがある（画素個々のトランジスタ特性にばらつきがある）。
【０００９】
駆動トランジスタの閾値電圧Ｖｔｈや移動度μが画素ごとに異なると、画素ごとに駆動トランジスタに流れる電流値にばらつきが生じるために、駆動トランジスタのゲート電極に画素間で同じ電圧を印加しても、有機ＥＬ素子の発光輝度に画素間でばらつきが生じ、その結果、画面のユニフォーミティ（一様性）が損なわれる。
【００１０】
そこで、有機ＥＬ素子のＩ−Ｖ特性が経時劣化したり、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするために、有機ＥＬ素子の特性変動に対する補償機能、さらには駆動トランジスタの閾値電圧Ｖｔｈの変動に対する補正（以下、「閾値補正」と記述する）や、駆動トランジスタの移動度μの変動に対する補正（以下、「移動度補正」と記述する）の各補正機能を画素回路の各々に持たせる構成を採っている（例えば、特許文献１参照）。
【００１１】
このように、画素回路の各々に、有機ＥＬ素子の特性変動に対する補償機能および駆動トランジスタの閾値電圧Ｖｔｈや移動度μの変動に対する補正機能を持たせることで、有機ＥＬ素子のＩ−Ｖ特性が経時劣化したり、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時変化したりしたとしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つことができるために、有機ＥＬ表示装置の表示品質を向上できる。
【００１２】
特許文献１記載の従来技術では、画素回路の各々に、有機ＥＬ素子の特性変動に対する補償機能および駆動トランジスタの閾値電圧Ｖｔｈや移動度μの変動に対する補正機能を持たせることで、有機ＥＬ素子のＩ−Ｖ特性が経時劣化したり、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時変化したりしたとしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つことができる。
【００１３】
【特許文献１】特開２００６−１３３５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、有機ＥＬ素子等の電気光学素子を含む画素が行列状に配置されてなる表示装置では、一般的に、行列状の画素配列に対して画素行（以下、「ライン」と記述する場合もある）ごとに、走査線や電源供給線等の複数の制御線を配線し、これら複数の制御線の各々を通してラインごとに走査信号等の制御信号や電源電圧を画素に供給する構成が採られる。この場合、複数の制御線の各々を駆動する走査駆動系の各ドライバは、ラインごとに配線された複数の制御線の各々に対応した数の出力段を持つことになる。
【００１５】
一方、近年、表示装置の高精細化が進められており、高精細化に比例して画素数が増える傾向にある。そして、画素数が増えるとライン数（行数）も増え、それに伴って走査駆動系の各ドライバの出力段数が増加するために、その増加分だけ走査駆動系の回路規模が大きくなる。すると、走査駆動系の回路部分が占める面積が増大するために、当該走査駆動系を含むパネルモジュールのサイズが増大し、モバイル機器などの電子機器への搭載が制限されることになる。
【００１６】
また、ラインごとに配線された走査線や電源供給線等の複数の制御線に対して、走査駆動系の各ドライバの出力段数をライン数に対応した数に設定する、という既成概念に捉われることなく、ライン数が増えるか否かに拘わらず、走査駆動系のドライバの出力段数を削減できれば、その削減分だけ走査駆動系の回路規模が小さくなり、走査駆動系の回路部分が占める面積を縮小できるために、パネルモジュールのサイズの縮小化を図ることができる。
【００１７】
そこで、本発明は、走査駆動系のドライバの出力段数を削減し、パネルモジュールのサイズの縮小化を可能にした表示装置、走査駆動系のドライバの出力段数を削減するに当たっての当該表示装置における配線のレイアウト方法および当該表示装置を用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明による表示装置は、
表示パネル上に画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の画素行ごとに配線された第１制御線群の各制御線に対応して前記表示パネル上に設けられた第１端子群と、
前記第１端子群の各端子と前記第１制御線群の各制御線とを電気的に接続する第１配線群と、
前記画素アレイ部の画素行ごとに設けられた第２制御線群に対して複数の制御線を単位として前記表示パネル上に設けられた第２端子群と、
前記表示パネル上において前記第１端子群に関して前記画素アレイ部と反対側に配線され、前記第１端子群の各端子間を通して前記第２端子群の各端子と前記第２制御線群の各制御線とを電気的に接続する第２配線群と
を備えたことを特徴としている。
【００１９】
そして、上記構成の表示装置は、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置として用いることができる。
【００２０】
上記構成の表示装置および当該表示装置を有する電子機器において、第１端子群の各端子が第１配線群の各配線によって第１制御線群の各制御線と電気的に接続されていることで、第１制御線群の各制御線と走査駆動系のドライバの各出力段とが１対１の関係をもって対応付けられる。これに対して、第２端子群の各端子が第２配線群の各配線によって第２制御線群に対してＸ本（Ｘは２以上の整数）制御線を単位として電気的に接続されていることで、第２制御線群の各制御線と走査駆動系のドライバの各出力段とがＸ対１の関係をもって対応付けられる。
【００２１】
すなわち、第１制御線群用のドライバの出力段が画素アレイ部の行数分設けられているのに対して、第２制御線群用のドライバの出力段が画素アレイ部の全行数のＸ分の１設けられている。第２制御線群用のドライバの出力段を画素アレイ部の全行数のＸ分の１に削減できることで、第２制御線群用のドライバの回路規模を、その出力段を画素アレイ部の行数分設ける場合に比べて縮小できるために、その分だけ走査駆動系全体の回路規模を縮小できる。
【００２２】
また、第２制御線群の各制御線について、第２制御線群用のドライバの各出力段に対してＸ本の制御線を単位として駆動する構成を採るに当たって、表示パネル上において第１端子群に関して画素アレイ部と反対側に、即ち第１端子群よりもパネル端側に第２配線群を配線し、当該第２配線群の各配線によって第１端子群の各端子間を通して第２端子群の各端子と第２制御線群の各制御線とを電気的に接続するレイアウト構造とすることで、第２配線群の各配線が第１配線群の各配線とクロスする部位が存在しないことになるために、第１配線群と第２配線群の各配線同士のクロスショートを防ぐことができる。
【００２３】
本発明による配線のレイアウト方法は、
表示パネル上に画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の画素行ごとに配線された第１制御線群の各制御線に対応して前記表示パネル上に設けられた第１端子群と、
前記画素アレイ部の画素行ごとに設けられた第２制御線群に対して複数の制御線を単位として前記表示パネル上に設けられた第２端子群と
を備えた表示装置において、
前記第１端子群の各端子と前記第１制御線群の各制御線とを第１配線群の各配線によって電気的に接続する一方、
前記表示パネル上において前記第１端子群よりも前記画素アレイ部と反対側に第２配線群を配線し、当該第２配線群の各配線によって前記第１端子群の各端子間を通して前記第２端子群の各端子と前記第２制御線群の各制御線とを電気的に接続する
ことを特徴としている。
【００２４】
第２制御線群の各制御線について、第２制御線群用のドライバの各出力段に対してＸ本の制御線を単位として駆動する構成を採る表示装置において、表示パネル上において第１端子群よりも画素アレイ部と反対側に第２配線群を配線し、当該第２配線群の各配線によって第１端子群の各端子間を通して第２端子群の各端子と第２制御線群の各制御線とを電気的に接続するレイアウト構造とすることで、第２配線群の各配線が第１配線群の各配線と交差する部位が存在しないことになるために、第１配線群と第２配線群の各配線同士のショート（クロスショート）を防ぐことができる。
【発明の効果】
【００２５】
本発明によれば、第２制御線群用のドライバの回路規模を、その出力段を画素アレイ部の行数分設ける場合に比べて縮小できることで、その分だけ走査駆動系全体の回路規模を縮小できるために、パネルモジュールのサイズの縮小化を図ることができる。
【００２６】
また、第２配線群の各配線が第１配線群の各配線とクロスしないレイアウト構造とすることで、第１配線群と第２配線群の各配線同士のクロスショートを防ぐことができるために、パネルモジュールの高歩留まり化を図ることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２８】
［システム構成］
図１は、本発明の前提となるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。
【００２９】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子（有機電界発光素子）を画素（画素回路）の発光素子として用いたアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００３０】
図１に示すように、本発明の前提となる有機ＥＬ表示装置１０は、発光素子を含む複数の画素（ＰＸＬＣ）２０と、当該画素２０が行列状（マトリクス状）に２次元配置された画素アレイ部３０と、当該画素アレイ部３０の周辺に配置され、各画素２０を駆動する駆動部とを有する構成となっている。
【００３１】
画素２０を駆動する駆動部としては、例えば、書込み走査回路４０および電源供給走査回路５０からなる走査駆動系と、信号出力回路６０からなる信号供給系とが設けられている。本発明の前提となる有機ＥＬ表示装置１０の場合、画素アレイ部３０が形成された表示パネル７０上に信号出力回路６０が設けられているのに対し、走査駆動系である書込み走査回路４０および電源供給走査回路５０は、表示パネル７０の外部に設けられている。
【００３２】
ここで、有機ＥＬ表示装置１０がカラー表示用の表示装置の場合は、１つの画素は複数の副画素（サブピクセル）から構成され、この副画素が画素２０に相当することになる。より具体的には、カラー表示用の表示装置では、１つの画素は、赤色（Ｒ）光を発光する副画素、緑色（Ｇ）光を発光する副画素、青色（Ｂ）光を発光する副画素の３つの副画素から構成される。
【００３３】
ただし、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素にさらに１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００３４】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、第１の方向（図１では、左右方向／水平方向）に沿って走査線３１−１〜３１−ｍと電源供給線３２−１〜３２−ｍとが画素行ごとに配線され、第１の方向と直交する第２の方向（図１では、上下方向／垂直方向）に沿って信号線３３−１〜３３−ｎが画素列ごとに配線されている。
【００３５】
本発明の前提となる有機ＥＬ表示装置１０では、走査線３１−１〜３１−ｍは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２−１〜３２−ｍは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３−１〜３３−ｎは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００３６】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。
【００３７】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ等によって構成され、画素アレイ部３０の各画素２０への映像信号の書込みに際して、走査線３１−１〜３１−ｍに順次書込みパルス（走査信号）ＷＳ１〜ＷＳｍを供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【００３８】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ等によって構成され、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖｃｃｐと当該第１電源電位Ｖｃｃｐよりも低い第２電源電位Ｖｉｎｉで切り替わる電源供給線電位ＤＳ１〜ＤＳｍを電源供給線３２−１〜３２−ｍに供給することにより、画素２０の発光／非発光の制御を行なうとともに、発光素子である有機ＥＬ素子に駆動電流を供給する。
【００３９】
信号出力回路６０は、表示パネル７０の外部の信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖｓｉｇと基準電位Ｖｏｆｓのいずれか一方を適宜選択し、信号線３３−１〜３３−ｎを介して画素アレイ部３０の各画素２０に対して例えば行単位で書き込む。すなわち、信号出力回路６０は、映像信号の信号電圧Ｖｓｉｇを行（ライン）単位で書き込む線順次書き込みの駆動形態を採っている。
【００４０】
（画素回路）
図２は、画素（画素回路）２０の具体的な構成例を示す回路図である。
【００４１】
図２に示すように、画素２０は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子２１と、当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（いわゆる、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。
【００４２】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２と、書込みトランジスタ（サンプリングトランジスタ）２３と、保持容量２４とを有する構成となっている。ここでは、駆動トランジスタ２２および書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いている。ただし、駆動トランジスタ２２および書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００４３】
なお、駆動トランジスタ２２および書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いると、アモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができる。ａ−Ｓｉプロセスを用いることで、ＴＦＴを作成する基板の低コスト化、ひいては本有機ＥＬ表示装置１０の低コスト化を図ることが可能になる。また、駆動トランジスタ２２および書込みトランジスタ２３を同じ導電型の組み合わせにすると、両トランジスタ２２，２３を同じプロセスで作成することができるため低コスト化に寄与できる。
【００４４】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ドレイン／ソース電極）が電源供給線３２（３２−１〜３２−ｍ）に接続されている。
【００４５】
書込みトランジスタ２３は、ゲート電極が走査線３１（３１−１〜３１−ｍ）に接続され、一方の電極（ソース／ドレイン電極）が信号線３３（３３−１〜３３−ｎ）に接続され、他方の電極（ドレイン／ソース電極）が駆動トランジスタ２２のゲート電極に接続されている。
【００４６】
駆動トランジスタ２２および書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００４７】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極および有機ＥＬ素子２１のアノード電極に接続されている。
【００４８】
なお、有機ＥＬ素子２１の駆動回路としては、駆動トランジスタ２２および書込みトランジスタ２３の２つのトランジスタと、保持容量２４の１つの容量とからなる回路構成のものに限られるものではなく、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が固定電位にそれぞれ接続されることで、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高める作用をなす補助容量を必要に応じて設けた回路構成とすることも可能である。
【００４９】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加される高レベルの走査信号ＷＳに応答して導通状態となることにより、信号線３３を通して信号出力回路６０から供給される輝度情報に応じた映像信号の信号電圧Ｖｓｉｇまたは基準電位Ｖｏｆｓをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖｓｉｇまたは基準電位Ｖｏｆｓは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００５０】
駆動トランジスタ２２は、電源供給線３２（３２−１〜３２−ｍ）の電位ＤＳが第１電源電位Ｖｃｃｐにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作し、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖｓｉｇの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００５１】
駆動トランジスタ２２はさらに、電源供給線３２（３２−１〜３２−ｍ）の電位ＤＳが第１電源電位Ｖｃｃｐから第２電源電位Ｖｉｎｉに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作することで、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００５２】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御するデューティ制御を行なうことで、１フレーム期間に亘って画素が発光することに伴う残像ボケを低減できる。これにより、特に動画の画品位をより優れたものとすることができる。
【００５３】
ここで、信号出力回路６０から信号線３３を通して選択的に供給される基準電位Ｖｏｆｓは、輝度情報に応じた映像信号の信号電圧Ｖｓｉｇの基準となる電位（例えば、黒レベルに相当する電位）である。
【００５４】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖｃｃｐ，Ｖｉｎｉのうち、第１電源電位Ｖｃｃｐは有機ＥＬ素子２１を発光駆動するための駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖｉｎｉは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位であり、基準電位Ｖｏｆｓよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶｔｈとするときＶｏｆｓ−Ｖｔｈよりも低い電位、好ましくはＶｏｆｓ−Ｖｔｈよりも十分に低い電位に設定される。
【００５５】
（画素構造）
図３は、画素２０の断面構造の一例を示す断面図である。図３に示すように、画素２０は、駆動トランジスタ２２等を含む駆動回路が形成されたガラス基板２０１上に絶縁膜２０２、絶縁平坦化膜２０３およびウインド絶縁膜２０４がその順に形成され、当該ウインド絶縁膜２０４の凹部２０４Ａに有機ＥＬ素子２１が設けられた構成となっている。ここでは、駆動回路の各構成素子のうち、駆動トランジスタ２２のみを図示し、他の構成素子については省略している。
【００５６】
有機ＥＬ素子２１は、上記ウインド絶縁膜２０４の凹部２０４Ａの底部に形成された金属等からなるアノード電極２０５と、当該アノード電極２０５上に形成された有機層（電子輸送層、発光層、ホール輸送層/ホール注入層）２０６と、当該有機層２０６上に全画素共通に形成された透明導電膜等からなるカソード電極２０７とから構成されている。
【００５７】
この有機ＥＬ素子２１において、有機層２０６は、アノード電極２０５上にホール輸送層/ホール注入層２０６１、発光層２０６２、電子輸送層２０６３および電子注入層（図示せず）が順次堆積されることによって形成される。そして、図２の駆動トランジスタ２２による電流駆動の下に、駆動トランジスタ２２からアノード電極２０５を通して有機層２０６に電流が流れることで、当該有機層２０６内の発光層２０６２において電子と正孔が再結合する際に発光するようになっている。
【００５８】
駆動トランジスタ２２は、ゲート電極２２１と、半導体層２２２の一方側に設けられたソース／ドレイン領域２２３と、半導体層２２２の他方側に設けられたドレイン／ソース領域２２４と、半導体層２２２のゲート電極２２１と対向する部分のチャネル形成領域２２５とから構成されている。ソース／ドレイン領域２２３は、コンタクトホールを介して有機ＥＬ素子２１のアノード電極２０５と電気的に接続されている。
【００５９】
そして、図３に示すように、駆動トランジスタ２２を含む駆動回路が形成されたガラス基板２０１上に、絶縁膜２０２、絶縁平坦化膜２０３およびウインド絶縁膜２０４を介して有機ＥＬ素子２１が画素単位で形成された後は、パッシベーション膜２０８を介して封止基板２０９が接着剤２１０によって接合され、当該封止基板２０９によって有機ＥＬ素子２１が封止されることにより表示パネル７０が形成される。
【００６０】
（有機ＥＬ表示装置の基本的な回路動作）
次に、上記構成の画素２０が行列状に２次元配置されてなる有機ＥＬ表示装置１０の基本的な回路動作について、図４のタイミング波形図を基に図５および図６の動作説明図を用いて説明する。
【００６１】
なお、図５および図６の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。また、有機ＥＬ素子２１の等価容量（寄生容量）Ｃｅｌについても図示している。
【００６２】
図４のタイミング波形図には、走査線３１（３１−１〜３１−ｍ）の電位（走査信号）ＷＳの変化、電源供給線３２（３２−１〜３２−ｍ）の電位ＤＳの変化、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの変化を示している。
【００６３】
＜前フレームの発光期間＞
図４のタイミング波形図において、時刻ｔ１以前は、前のフレーム（フィールド）における有機ＥＬ素子２１の発光期間となる。この前フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖｃｃｐにあり、また、書込みトランジスタ２３が非導通状態にある。
【００６４】
このとき、駆動トランジスタ２２は飽和領域で動作するように設定されているために、図５（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに応じた駆動電流（ドレイン−ソース間電流）Ｉｄｓが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。よって、有機ＥＬ素子２１が駆動電流Ｉｄｓの電流値に応じた輝度で発光する。
【００６５】
＜閾値補正準備期間＞
時刻ｔ１になると、線順次走査の新しいフレーム（現フレーム）に入る。そして、図５（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖｃｃｐから、信号線３３の基準電位Ｖｏｆｓに対してＶｏｆｓ−Ｖｔｈよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖｉｎｉに切り替わる。
【００６６】
ここで、有機ＥＬ素子２１の閾値電圧をＶｔｈｅｌ、共通電源供給線３４の電位をＶｃａｔとするとき、低電位ＶｉｎｉをＶｉｎｉ＜Ｖｔｈｅｌ＋Ｖｃａｔとすると、駆動トランジスタ２２のソース電位Ｖｓが低電位Ｖｉｎｉにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００６７】
次に、時刻ｔ２で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、図５（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき、信号出力回路６０から信号線３３に対して基準電位Ｖｏｆｓが供給されているために、駆動トランジスタ２２のゲート電位Ｖｇが基準電位Ｖｏｆｓになる。また、駆動トランジスタ２２のソース電位Ｖｓは、基準電位Ｖｏｆｓよりも十分に低い電位Ｖｉｎｉにある。
【００６８】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓはＶｏｆｓ−Ｖｉｎｉとなる。ここで、Ｖｏｆｓ−Ｖｉｎｉが駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖｏｆｓ−Ｖｉｎｉ＞Ｖｔｈなる電位関係に設定する必要がある。
【００６９】
このように、駆動トランジスタ２２のゲート電位Ｖｇを基準電位Ｖｏｆｓに、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ固定して（確定させて）初期化する処理が、後述する閾値補正処理を行う前の準備（閾値補正準備）の処理である。したがって、基準電位Ｖｏｆｓおよび低電位Ｖｉｎｉが、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの各初期化電位となる。
【００７０】
＜閾値補正期間＞
次に、時刻ｔ３で、図５（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖｉｎｉから高電位Ｖｃｃｐに切り替わると、駆動トランジスタ２２のゲート電位Ｖｇが保たれた状態で、当該ゲート電位Ｖｇから駆動トランジスタ２２の閾値電圧Ｖｔｈを減じた電位に向かって駆動トランジスタ２２のソース電位Ｖｓが上昇を開始する。やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに収束し、当該閾値電圧Ｖｔｈに相当する電圧が保持容量２４に保持される。
【００７１】
ここでは、便宜上、駆動トランジスタ２２のゲート電位Ｖｇを保った状態で、駆動トランジスタ２２のゲート電極の初期化電位（基準電位）Ｖｏｆｓを基準として、当該初期化電位Ｖｏｆｓから駆動トランジスタ２２の閾値電圧Ｖｔｈを減じた電位に向かって駆動トランジスタ２２のソース電位Ｖｓを変化、具体的には上昇させ、最終的に収束した駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓを駆動トランジスタ２２の閾値電圧Ｖｔｈとして検出して当該閾値電圧Ｖｔｈに相当する電圧を保持容量２４に保持する処理を行なう期間を閾値補正期間と呼んでいる。
【００７２】
なお、この閾値補正期間において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖｃａｔを設定しておくこととする。
【００７３】
次に、時刻ｔ４で走査線３１の電位ＷＳが低電位側に遷移することで、図６（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になるが、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。したがって、駆動トランジスタ２２にドレイン−ソース間電流Ｉｄｓは流れない。
【００７４】
＜信号書込み期間＆移動度補正期間＞
次に、時刻ｔ５で、図６（Ｂ）に示すように、信号線３３の電位が基準電位Ｖｏｆｓから映像信号の信号電圧Ｖｓｉｇに切り替わる。続いて、時刻ｔ６で、走査線３１の電位ＷＳが高電位側に遷移することで、図６（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖｓｉｇをサンプリングして画素２０内に書き込む。
【００７５】
この書込みトランジスタ２３による信号電圧Ｖｓｉｇの書き込みにより、駆動トランジスタ２２のゲート電位Ｖｇが信号電圧Ｖｓｉｇとなる。そして、映像信号の信号電圧Ｖｓｉｇによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖｔｈが保持容量２４に保持された閾値電圧Ｖｔｈに相当する電圧と相殺されることによって閾値補正が行われる。閾値補正の原理の詳細については後述する。
【００７６】
このとき、有機ＥＬ素子２１は始めカットオフ状態（ハイインピーダンス状態）にあるために、映像信号の信号電圧Ｖｓｉｇに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）は、有機ＥＬ素子２１の等価容量Ｃｅｌに流れ込み、当該等価容量Ｃｅｌの充電が開始される。
【００７７】
この等価容量Ｃｅｌの充電により、駆動トランジスタ２２のソース電位Ｖｓが時間の経過と共に上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきは補正されており、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓは当該駆動トランジスタ２２の移動度μに依存したものとなる。
【００７８】
ここで、映像信号の信号電圧Ｖｓｉｇに対する保持容量２４の保持電圧Ｖｇｓの比率、即ち書込みゲインが１（理想値）であると仮定すると、駆動トランジスタ２２のソース電位ＶｓがＶｏｆｓ−Ｖｔｈ＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶとなる。
【００７９】
すなわち、駆動トランジスタ２２のソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。
【００８０】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶで当該駆動トランジスタ２２のゲート入力側に、即ちゲート‐ソース間電圧Ｖｇｓに負帰還をかけることにより、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消す、即ち移動度μの画素ごとのばらつきを補正する移動度補正が行われる。
【００８１】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）が高いほどドレイン−ソース間電流Ｉｄｓが大きくなるために、負帰還の帰還量ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正が行われる。
【００８２】
また、映像信号の信号振幅Ｖｉｎを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。したがって、負帰還の帰還量ΔＶは移動度補正の補正量とも言える。移動度補正の原理の詳細については後述する。
【００８３】
＜発光期間＞
次に、時刻ｔ７で走査線３１の電位ＷＳが低電位側に遷移することで、図６（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【００８４】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖｓが変動すると、当該ソース電位Ｖｓの変動に連動して(追従して）駆動トランジスタ２２のゲート電位Ｖｇも変動する。このように、駆動トランジスタ２２のゲート電位Ｖｇがソース電位Ｖｓの変動に連動して変動する動作が、保持容量２４によるブートストラップ動作である。
【００８５】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓが有機ＥＬ素子２１に流れ始めることにより、有機ＥＬ素子２１のアノード電位は、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じて上昇する。
【００８６】
そして、有機ＥＬ素子２１のアノード電位がＶｔｈｅｌ＋Ｖｃａｔを越えると、有機ＥＬ素子２１に駆動電流（発光電流）が流れ始めるために、有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち駆動トランジスタ２２のソース電位Ｖｓの上昇に他ならない。駆動トランジスタ２２のソース電位Ｖｓが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖｇも連動して上昇する。
【００８７】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖｇの上昇量はソース電位Ｖｓの上昇量に等しくなる。故に、発光期間中駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶで一定に保持される。そして、時刻ｔ８で信号線３３の電位が映像信号の信号電圧Ｖｓｉｇから基準電位Ｖｏｆｓに切り替わる。
【００８８】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖｓｉｇの書込み（信号書込み）および移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込みおよび移動度補正の各処理動作は、時刻ｔ６−ｔ７の期間において並行して実行される。
【００８９】
なお、ここでは、閾値補正処理を１回だけ実行する駆動法の場合を例に挙げて説明したが、この駆動法は一例に過ぎず、例えば、閾値補正処理を移動度補正および信号書込み処理と共に行う１水平走査期間に加えて、当該１水平走査期間に先行する複数の水平走査期間に分割して複数回実行する、いわゆる分割Ｖｔｈ補正を行う駆動法を採ることも可能である。
【００９０】
このように、移動度補正および信号書込みを行う１水平走査期間と、当該１水平走査期間に先行する複数の水平走査期間に分割して閾値補正処理を複数回実行する駆動法を採ることにより、高精細化に伴う多画素化によって１水平走査期間に割り当てられる時間が短くなったとしても、閾値補正期間として十分な時間を確保することができるために、閾値補正処理を確実に行うことができる。
【００９１】
（閾値補正の原理）
ここで、駆動トランジスタ２２の閾値補正の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）2     ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量である。
【００９２】
図７に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓ対ゲート−ソース間電圧Ｖｇｓの特性を示す。
【００９３】
この特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきに対する補正を行わないと、閾値電圧ＶｔｈがＶｔｈ１のとき、ゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ１になる。
【００９４】
これに対して、閾値電圧ＶｔｈがＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）のとき、同じゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ２（Ｉｄｓ２＜Ｉｄｓ）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈが変動すると、ゲート−ソース間電圧Ｖｇｓが一定であってもドレイン−ソース間電流Ｉｄｓが変動する。
【００９５】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓがＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶであるために、これを式（１）に代入すると、ドレイン−ソース間電流Ｉｄｓは、次式（２）で表される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｓｉｇ−Ｖｏｆｓ−ΔＶ）2 
……（２）
【００９６】
すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉｄｓは、駆動トランジスタ２２の閾値電圧Ｖｔｈに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化により、駆動トランジスタ２２の閾値電圧Ｖｔｈが画素ごとに変動したとしても、ドレイン−ソース間電流Ｉｄｓが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【００９７】
（移動度補正の原理）
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図８に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００９８】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖｉｎ（＝Ｖｓｉｇ−Ｖｏｆｓ）を書き込んだ場合に、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉｄｓ１′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉｄｓ２′との間には大きな差が生じてしまう。このように、移動度μの画素ごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素間で大きな差が生じると、画面のユニフォーミティが損なわれる。
【００９９】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉｄｓが大きくなる。したがって、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図８に示すように、移動度μの大きな画素Ａの帰還量ΔＶ１は、移動度の小さな画素Ｂの帰還量ΔＶ２に比べて大きい。
【０１００】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶで当該駆動トランジスタ２２のゲート入力側に、即ちゲート−ソース間電圧Ｖｇｓに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになるために、移動度μの画素ごとのばらつきを抑制することができる。
【０１０１】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ１の補正をかけると、ドレイン−ソース間電流ＩｄｓはＩｄｓ１′からＩｄｓ１まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ２は小さいために、ドレイン−ソース間電流ＩｄｓはＩｄｓ２′からＩｄｓ２までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉｄｓ１と画素Ｂのドレイン−ソース間電流Ｉｄｓ２とはほぼ等しくなるために、移動度μの画素ごとのばらつきが補正される。
【０１０２】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉｄｓの減少量が大きくなる。
【０１０３】
したがって、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じた帰還量ΔＶで、駆動トランジスタ２２のゲート入力側、即ちゲート−ソース間電圧Ｖｇｓに負帰還をかけることにより、移動度μの異なる画素のドレイン−ソース間電流Ｉｄｓの電流値が均一化される。その結果、移動度μの画素ごとのばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）に応じた帰還量ΔＶで、駆動トランジスタ２２のゲート入力側に負帰還をかける処理が移動度補正処理となる。
【０１０４】
ここで、図２に示した画素（画素回路）２０において、閾値補正、移動度補正の有無による映像信号の信号電位（サンプリング電位）Ｖｓｉｇと駆動トランジスタ２２のドレイン・ソース間電流Ｉｄｓとの関係について図９を用いて説明する。
【０１０５】
図９において、（Ａ）は閾値補正および移動度補正を共に行わない場合、（Ｂ）は移動度補正を行わず、閾値補正のみを行った場合、（Ｃ）は閾値補正および移動度補正を共に行った場合をそれぞれ示している。図９（Ａ）に示すように、閾値補正および移動度補正を共に行わない場合には、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因してドレイン・ソース間電流Ｉｄｓに画素Ａ，Ｂ間で大きな差が生じることになる。
【０１０６】
これに対して、閾値補正のみを行った場合は、図９（Ｂ）に示すように、当該閾値補正によってドレイン−ソース間電流Ｉｄｓのばらつきをある程度低減できるものの、移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差は残る。
【０１０７】
そして、閾値補正および移動度補正を共に行うことにより、図９（Ｃ）に示すように、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差をほぼ無くすことができるために、どの階調においても有機ＥＬ素子２１の輝度ばらつきは発生せず、良好な画質の表示画像を得ることができる。
【０１０８】
また、図２に示した画素２０は、閾値補正および移動度補正の各補正機能に加えて、先述した保持容量２４によるブートストラップ動作の機能を備えていることで、次のような作用効果を得ることができる。
【０１０９】
すなわち、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタ２２のソース電位Ｖｓが変化したとしても、保持容量２４によるブートストラップ動作により、駆動トランジスタ２２のゲート−ソース間電位Ｖｇｓを一定に維持することができるために、有機ＥＬ素子２１に流れる電流は変化せず一定となる。したがって、有機ＥＬ素子２１の発光輝度も一定に保たれるために、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化したとしても、それに伴う輝度劣化のない画像表示を実現できる。
【０１１０】
［走査駆動系の問題点］
以上説明した、本発明の前提となる有機ＥＬ表示装置１０では、走査駆動系のドライバである書込み走査回路４０および電源供給走査回路５０のいずれもが、各出力段と制御線群の各制御線（走査線３１−１〜３１−ｍや電源供給線３２−１〜３２−ｍ）と１対１の関係をもって対応付けられている。すなわち、書込み走査回路４０および電源供給走査回路５０のいずれもが、画素アレイ部３０のライン数（行数）ｍと同じ数だけ出力段を持っている。
【０１１１】
ここで、走査駆動系のドライバ（本例では、書込み走査回路４０および電源供給走査回路５０）の出力段は、一例として、ドライバがシフトレジスタからなる場合には、シフトレジスタの単位回路（シフト段／転送段）と当該単位回路に対応して設けられるロジック回路などから構成される。ロジック回路以外に、必要に応じて、レベルシフト回路が設けられる場合もある。
【０１１２】
このように、走査駆動系のドライバの出力段と制御線群の各制御線とを１対１の関係をもって対応付けて、ラインごとに配線された走査線３１−１〜３１−ｍや電源供給線３２−１〜３２−ｍ等の複数の制御線に対して、走査駆動系の各ドライバの出力段数をライン数ｍと同数に設定する構成を採った場合、表示装置の高精細化に伴ってライン数が増えると、それに伴って走査駆動系の各ドライバの出力段数が増加し、その増加分だけ走査駆動系の回路規模が大きくなるために、当該走査駆動系を含むパネルモジュールのサイズが増大する。
【０１１３】
また、画素アレイ部３０のライン数が増えるか否かに拘わらず、書込み走査回路４０や電源供給走査回路５０の出力段数を削減できれば、出力段数を削減した分だけ走査駆動系の回路規模が小さくなり、走査駆動系の回路部分が占める面積を縮小できるために、パネルモジュールのサイズの縮小化を図る上で有利となる。
【０１１４】
［本実施形態の特徴部分］
上述した観点から、図１０に示すように、本発明の一実施形態に係る有機ＥＬ表示装置１０Ａでは、走査駆動系のドライバの出力段数の削減を目的として、例えば電源供給走査回路５０について、その出力段と電源供給線３２−１〜３２−ｍとの関係を１対Ｘ（Ｘは２以上、ライン数ｍの整数分の１）の関係をもって対応付けた構成を採っている。ここでは、一例として、Ｘ＝３としている。すなわち、３ライン分の電源供給線３２の駆動タイミングを共通化にした構成となっている。
【０１１５】
より具体的には、書込み走査回路４０がライン数ｍ分の出力段数を持ち、各出力段から順に出力される走査信号ＷＳ１〜ＷＳｍが走査線３１−１〜３１−ｍに対して１ライン単位で与えられるのに対して、電源供給走査回路５０がｍ／３の出力段数を持ち、各出力段から順に出力される電源供給線電位ＤＳ１〜ＤＳｘ（ｘ＝ｍ／３）が電源供給線３２に対して３ライン単位で与えられる。
【０１１６】
このように、書込み走査回路４０の出力段が、画素アレイ部３０の行数ｍ分設けられているのに対して、電源供給走査回路５０の出力段を画素アレイ部３０の全行数ｍのＸ分の１、本例では３分の１に削減することにより、電源供給走査回路５０の回路規模を、その出力段をライン数ｍ分設ける場合に比べて大幅に、本例では１／３程度に縮小できるために、その分だけ走査駆動系全体の回路規模を縮小でき、よってパネルモジュールのサイズの縮小化を図ることができる。
【０１１７】
ここに、パネルモジュールとは、画素アレイ部３０および信号出力回路６０が形成された表示パネル７０と、当該表示パネル７０の外部に設けられ、書込み走査回路４０および電源供給走査回路５０等が形成された外部回路基板と、当該外部回路基板と表示パネル７０との間を電気的に接続する手段などを含むモジュールを言う。
【０１１８】
（本実施形態に係る有機ＥＬ装置の回路動作）
次に、本実施形態に係る有機ＥＬ装置１０Ａの回路動作について、図１１および図１２のタイミング波形図を用いて説明する。ここでは、閾値補正処理を１回だけ行う駆動法を採る場合を採る場合を例に挙げて説明するが、この駆動法への適用に限られるものではなく、先述した分割Ｖｔｈ補正を行う駆動法にも同様に適用可能である。
【０１１９】
図１１には、一例として、３ライン分の電源供給線３２の駆動タイミングを共通化した場合の信号線３３の電位（Ｖｓｉｇ／Ｖｏｆｓ）と、１ライン目〜６ライン目の走査線３１の電位（走査信号）ＷＳおよび電源供給線３２の電位ＤＳのタイミング関係を示している。
【０１２０】
図１１のタイミング波形図から明らかなように、書込み走査回路４０から走査信号（走査線電位）ＷＳが１ライン目、２ライン目、３ライン目、４ライン目、…と１ライン単位で順次出力されるのに対して、電源供給走査回路５０からは電源供給線電位ＤＳが３ライン単位で順次出力される。なお、走査信号（走査線電位）ＷＳについては、電源供給線電位ＤＳが高電位Ｖｃｃｐから低電位Ｖｉｎｉに切り替わる前に一度アクティブ状態（高電位状態）になる点で先述した基本的な回路動作の場合と異なっている。その理由については後述する。
【０１２１】
図１２には、ある１ライン、例えば１ライン目の走査線３１−１の電位ＷＳおよび電源供給線３２−１の電位ＤＳの変化と、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの変化を示している。
【０１２２】
以下では、本実施形態に係る有機ＥＬ装置１０Ａの回路動作について、図１２のタイミング波形図を基に図１３および図１４の動作説明図を用いて説明する。なお、図１３および図１４の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。
【０１２３】
＜前フレームの発光期間＞
図１３のタイミング波形図において、時刻ｔ１１以前は、前のフレーム（フィールド）における有機ＥＬ素子２１の発光期間となる。この前フレームの発光期間では、電源供給線３２の電位ＤＳが高電位Ｖｃｃｐにあり、また、図１３（Ａ）に示すように、書込みトランジスタ２３が非導通状態にある。
【０１２４】
このとき、駆動トランジスタ２２は飽和領域で動作するように設定されているために、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに応じた駆動電流Ｉｄｓ（先述した式（１）参照）が、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。よって、有機ＥＬ素子２１が駆動電流Ｉｄｓの電流値に応じた輝度で発光する。
【０１２５】
＜消光期間＞
信号線３３の電位が基準電位Ｖｏｆｓの期間において、時刻ｔ１１になると、線順次走査の新しいフレーム（現フレーム）に入る。そして、時刻ｔ１１で走査線３１の電位ＷＳが低電位側から高電位側に遷移すると、図１３（Ｂ）に示すように、書込みトランジスタ２１が導通状態になるため、基準電位Ｖｏｆｓが駆動トランジスタ２２のゲート電極に書き込まれる。
【０１２６】
これにより、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが当該駆動トランジスタ２２の閾値電圧Ｖｔｈ以下となるために、有機ＥＬ素子２１に駆動電流Ｉｄｓが流れなくなり、有機ＥＬ素子２１が消光し、非発光期間に入る。そのとき、有機ＥＬ素子２１にかかる電圧Ｖｅｌは有機ＥＬ素子２１の閾値電圧Ｖｔｈｅｌとなるために、有機ＥＬ素子２１のアノード電位は有機ＥＬ素子２１の閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔｈの和（Ｖｔｈｅｌ＋Ｖｃａｔｈ）となる。
【０１２７】
＜非発光期間＞
非発光期間において、時刻ｔ１２で走査線３１の電位ＷＳが高電位側から低電位側に遷移し、時刻ｔ１２から一定時間が経過した時刻ｔ１３で電源供給線３２の電位ＤＳが高電位Ｖｃｃｐから低電位Ｖｉｎｉに切り替わる。このとき、駆動トランジスタ２２の電源供給線３２側の電極がソース電極となるために、図１３（Ｃ）に示すように、有機ＥＬ素子２１のアノード側から電源供給線３２側へ電流が流れる。これにより、有機ＥＬ素子２１のアノード電位が時間の経過とともに低下してゆく。
【０１２８】
このとき、書込みトランジスタ２３が非導通状態にあるために、駆動トランジスタ２２のゲート電位Ｖｇも有機ＥＬ素子２１のアノード電位に連動して時間の経過とともに低下する。つまり、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓ、即ち駆動トランジスタ２２のゲート電極と電源供給線３２との間の電圧が、時間の経過とともに小さくなってゆく。
【０１２９】
このとき、駆動トランジスタ２２が飽和領域で動作するなら、つまり、Ｖｇｓ−Ｖｔｈｄ≦Ｖｄｓであるなら、図１３（Ｃ）に示すように、駆動トランジスタ２２のゲート−ソース間に寄生容量Ｃｐが発生する。ここで、Ｖｔｈｄは駆動トランジスタ２２のゲート−電源（電源供給線３２）間の閾値電圧である。このとき、駆動トランジスタ２２のゲート電位Ｖｇの低下量は、有機ＥＬ素子２１のアノード電位の低下量に対してある一定比を掛けたものとなる。
【０１３０】
つまり、寄生容量Ｃｐによってアノード電位の低下量の方がゲート電位Ｖｇの低下量よりも大きくなる。このとき、駆動トランジスタ２２が飽和領域で動作し続ければ、一定時間経過後に、図１３（Ｄ）に示すように、駆動トランジスタ２２のゲート電位ＶｇはＶｉｎｉ＋Ｖｔｈｄとなる。
【０１３１】
次に、時刻ｔ１３から一定時間が経過した時刻ｔ１４で、図１４（Ａ）に示すように、電源供給線３２の電位ＤＳが再び低電位Ｖｉｎｉから高電位Ｖｃｃｐに切り替わる。このとき、図１４（Ａ）では、駆動トランジスタ２２のゲート電極に入力される寄生容量Ｃｐによるカップリング量をΔＶ、有機ＥＬ素子２１のアノード電位をＶｘとしている。
【０１３２】
電源供給線３２の電位ＤＳが高電位Ｖｃｃｐに切り替わることで、駆動トランジスタ２２のソース電極が有機ＥＬ素子２１のアノード電極側となり、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓ、即ち駆動トランジスタ２２のゲート電極と有機ＥＬ素子２１のアノード電極との間の電圧によって電源供給線３２から有機ＥＬ素子２１のアノード電極へ電流が流れる。このとき、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈよりも小さければ、駆動トランジスタ２２に流れる電流によるゲート電位Ｖｇおよびソース電位Ｖｓは殆ど上昇しない。
【０１３３】
＜閾値補正期間＞
信号線３３の電位が基準電位Ｖｏｆｓの期間において、時刻ｔ１５で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、図１４（Ｂ）に示すように、書込みトランジスタ２３が導通状態となるために、駆動トランジスタ２２のゲート電位Ｖｇが基準電位Ｖｏｆｓになる。
【０１３４】
このとき、駆動トランジスタ２２のゲート電位Ｖｇの変化量が、保持容量２４の容量値Ｃｓ、ゲート−ソース間の寄生容量Ｃｇｓ、有機ＥＬ素子２１の等価容量Ｃｅｌによるある一定比で駆動トランジスタ２２のソース電極に入力される。このときの入力比をＧとすると、入力比Ｇは、次式（３）で表わされる。
Ｇ＝（Ｃｓ＋Ｃｇｓ）／（Ｃｓ＋Ｃｇｓ＋Ｃｅｌ）                ……（３）
【０１３５】
この状態で駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが当該駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きければ、図１４（Ｂ）に示すように、電源供給線３２から駆動トランジスタ２２に電流が流れる。換言すれば、このときの駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが当該駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きくなるように基準電位Ｖｏｆｓおよび低電位Ｖｉｎｉの各値を設定する必要がある。
【０１３６】
ここで、有機ＥＬ素子２１の等価回路は、図１４（Ｂ）に示すように、ダイオードと容量で表わされるため、有機ＥＬ素子２１にかかる電圧ＶｅｌがＶｅｌ＜Ｖｃａｔｈ＋Ｖｔｈｅｌである限り、即ち有機ＥＬ素子２１のリーク電流が駆動トランジスタ２２に流れる電流よりも十分に小さい限り、駆動トランジスタ２２に流れる電流は保持容量２４と有機ＥＬ素子２１の等価容量Ｃｅｌを充電するために使われる。このとき、駆動トランジスタ２２のソース電位Ｖｓは、図１５に示すように、時間の経過とともに上昇してゆく。
【０１３７】
そして、一定時間経過後、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに収束する。このとき、有機ＥＬ素子２１にかかる電圧Ｖｅｌは、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔｈ＋Ｖｔｈｅｌとなっている。時刻ｔ１６で走査線３１の電位ＷＳが高電位側から低電位側に遷移することで、書込みトランジスタ２３が非導通状態となって閾値補正期間が終了する。
【０１３８】
＜信号書込み期間＆移動度補正期間＞
次に、信号線３３の電位が基準電位Ｖｏｆｓから映像信号の信号電圧Ｖｓｉｇに切り替わった後、図１４（Ｃ）に示すように、時刻ｔ１７で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、書込みトランジスタ２３が再度導通状態になる。ここで、信号電圧Ｖｓｉｇは階調に応じた電圧である。
【０１３９】
駆動トランジスタ２２のゲート電位Ｖｇは、書込みトランジスタ２３が導通状態になることで信号電圧Ｖｓｉｇとなる。これにより、電源供給線３２から駆動トランジスタ２２に電流が流れるために、ソース電位Ｖｓが時間の経過とともに上昇してゆく。
【０１４０】
このとき、駆動トランジスタ２２のソース電位Ｖｓが、有機ＥＬ素子２１の閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔｈの和（Ｖｔｈｅｌ＋Ｖｃａｔｈ）を越えなければ、即ち有機ＥＬ素子２１のリーク電流が駆動トランジスタ２２に流れる電流よりも十分に小さければ、駆動トランジスタ２２に流れる電流は保持容量２４と有機ＥＬ素子２１の等価容量Ｃｅｌを充電するのに使われる。
【０１４１】
このとき、駆動トランジスタ２２の閾値補正処理は完了している、即ち駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきが補正されているために、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）は当該駆動トランジスタ２２の移動度μに依存したものとなる。
【０１４２】
具体的にいうと、図１６に示すように、駆動トランジスタ２２の移動度μが相対的に大きい画素はこのときに駆動トランジスタ２２に流れる電流量が大きく、ソース電位Ｖｓの上昇も早い。逆に、駆動トランジスタ２２の移動度μが相対的に小さい画素はこのときに駆動トランジスタ２２に流れる電流量が小さく、ソース電位Ｖｓの上昇は遅くなる。これにより、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓは、駆動トランジスタ２２の移動度μを反映して小さくなり、一定時間経過後に完全に駆動トランジスタ２２の移動度μの画素ごとのばらつきを補正する電圧Ｖｇｓとなる。
【０１４３】
＜発光期間＞
次に、時刻ｔ１８で走査線３１の電位ＷＳが低電位側に遷移することで、図１４（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが一定であるので、駆動トランジスタ２２は一定電流Ｉｄｓ´を有機ＥＬ素子２１に流す。これにより、有機ＥＬ素子２１にかかる電圧Ｖｅｌが有機ＥＬ素子２１に一定電流Ｉｄｓ´が流れる電圧まで上昇する。その結果、有機ＥＬ素子２１に一定電流Ｉｄｓ´が流れるために有機ＥＬ素子２１が発光する。
【０１４４】
本実施形態に係る有機ＥＬ表示装置１０Ａにおいても、有機ＥＬ素子２１は発光時間が長くなると、そのＩ−Ｖ特性が変化してしまう。そのため、図１４（Ｄ）中Ｂ点の電位、即ち有機ＥＬ素子２１のアノード電位も変化する。ところが、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが一定値に保たれているので有機ＥＬ素子２１に流れる電流は変化しない。よって、有機ＥＬ素子２１のＩ−Ｖ特性が劣化しても、有機ＥＬ素子２１には一定電流Ｉｄｓ´が常に流れ続けるために、有機ＥＬ素子２１の輝度が変化することはない。
【０１４５】
（複数ライン間での発光期間の一定化）
ところで、本実施形態に係る有機ＥＬ表示装置１０Ａでは、複数ライン分（本例では、３ライン分）の電源供給線３２の駆動タイミングを共通化するに当たって、図１１のタイミング波形図に示すように、電源供給線３２の電位ＤＳが高電位Ｖｃｃｐから低電位Ｖｉｎｉに切り替わる前に一度走査線電位（走査信号）ＷＳをラインごとに異なるタイミングでアクティブ状態（高電位状態）する構成を採っている。その理由は次の通りである。
【０１４６】
先述した基本的な回路動作においては、図４のタイミング波形図から明らかなように、画素行（ライン）ごとの発光期間は、電源供給線３２の電位ＤＳが高電位Ｖｃｃｐから低電位Ｖｉｎｉに切り替わる時刻ｔ１と、走査線３１の電位（走査信号）ＷＳが高電位側から低電位側に遷移する時刻ｔ７とで決められていた。基本的な回路動作では、電源供給線３２の電位ＤＳの高電位Ｖｃｃｐから低電位Ｖｉｎｉへの切り替えがラインごとに行われるために、発光期間をラインごとに一定化することができる。
【０１４７】
これに対して、本実施形態に係る有機ＥＬ表示装置１０Ａにおける回路動作では、電源供給線３２を複数ラインで共通化していることにより、電源供給線３２の電位ＤＳが高電位Ｖｃｃｐから低電位Ｖｉｎｉに切り替わる時刻ｔ１３が複数ラインで同じタイミングとなることから、当該時刻ｔ１３を発光期間の終了タイミングとすると、発光期間の開始時刻ｔ１８のタイミングがラインごとに異なるために、発光期間が複数ライン間でばらつくことになる。
【０１４８】
そこで、電源供給線３２の電位ＤＳが高電位Ｖｃｃｐから低電位Ｖｉｎｉに切り替わる前に一度走査線３１の電位ＷＳをラインごとに異なるタイミングでアクティブ状態することにより、このアクティブとなる時刻ｔ１１のタイミングが発光期間の終了タイミングとなり、複数ライン分の電源供給線３２の駆動タイミングを共通化しても、ラインごとに発光期間の終了タイミングを設定できるために、複数ライン間での発光期間のばらつきをなくし、複数ライン間での発光期間の一定化を図ることができる。
【０１４９】
（配線のレイアウト）
ここで、電源供給線３２の駆動タイミングを複数ラインで共通化する場合の当該電源供給線３２についての配線のレイアウトについて考える。
【０１５０】
先ず、書込み走査回路４０および電源供給走査回路５０の各出力段が、画素アレイ部３０の行数ｍ分設けられている場合について考える。この場合、図１７に示すように、表示パネル７０の左右方向の一端部には、ライン（画素行）ごとに配線された走査線３１（本図では、３１−ｉ〜３１−ｉ＋５）および電源供給線３２（本図では、３２−ｉ〜３２−ｉ＋５）に対応して端子（ピン）７１（本図では、７１−ｉ〜７１−ｉ＋５）および端子７２（本図では、７２−ｉ〜７２−ｉ＋５）が設けられる。
【０１５１】
そして、走査線３１−ｉ〜３１−ｉ＋５の各々と端子７１−ｉ〜７１−ｉ＋５の各々とが、電源供給線３２−ｉ〜３２−ｉ＋５の各々と端子７２−ｉ〜７２−ｉ＋５の各々とがそれぞれ、配線７３−ｉ〜７３−ｉ＋５および配線７４−ｉ〜７４−ｉ＋５によって１対１の関係をもって電気的に接続される。これにより、配線７３−ｉ〜７３−ｉ＋５の各々と配線７４−ｉ〜７４−ｉ＋５の各々とが交差することがなく、したがって配線の交差に伴うショートが発生することもない。
【０１５２】
一方、本実施形態に係る有機ＥＬ表示装置１０Ａのように、走査線３１および電源供給線３２の一方、例えば電源供給線３２の駆動タイミングを複数ライン（本例では、３ライン）で共通化する構成を採る場合は、図１８に示すように、表示パネル７０の左右方向の一端部に、走査線用の端子７１−ｉ〜７１−ｉ＋５の各々を走査線３１−ｉ〜３１−ｉ＋５の各々に対応して設けるのに対して、電源供給線用の端子７２−ｊ，７２−ｊ＋１については、走査線用の端子群（パッド部）の上下方向の一方側、例えば下側に３ラインを単位として、即ち３ラインにつき１個ずつ設けられる。
【０１５３】
そして、走査線用の端子７１−ｉ〜７１−ｉ＋５の各々については、走査線３１−ｉ〜３１−ｉ＋５の各々と配線７３−ｉ〜７３−ｉ＋５によって１対１の関係をもって電気的に接続されるのに対して、電源供給線用の端子７２−ｊ，７２−ｊ＋１の各々については、電源供給線３２−ｉ〜３２−ｉ＋５の各々と配線７４−ｊ，７４−ｊ＋１によって１対３の関係をもって電気的に接続される。
【０１５４】
しかしながら、上述したような配線のレイアウト構造を採ると、図１８から明らかなように、配線７４−ｊ，７４−ｊ＋１の各々が配線７３−ｉ〜７３−ｉ＋５の各々と表示パネル７０上で交差する部位が発生してしまう。これにより、表示パネル７０の外縁部において、配線７４−ｊ，７４−ｊ＋１の各々と配線７３−ｉ〜７３−ｉ＋５の各々とが交差する部位でショートが発生しやすくなるために、表示パネル７０の外縁部（額縁部）の歩留まりの低下を招く懸念がある。
【０１５５】
さらに、電源供給線３２（本例では、３２−ｉ〜３２−ｉ＋５）の電圧降下等を考えると、図１８のレイアウト例では、一例として３ライン分の電源供給線３２の駆動タイミングを共通化しているため、電源供給線用の端子７２−ｊ，７２−ｊ＋１から画素２０へ枝分かれする配線７４−ｊ，７４−ｊ＋１については単純に画素アレイ部３０の電源供給線３２−ｉ〜３２−ｉ＋５の３本分の太さが必要となる。
【０１５６】
これにより、走査線側の配線７３−ｉ〜７３−ｉ＋５については、配線７４−ｊ，７４−ｊ＋１と別の配線層でブリッジする必要があるため、配線７３−ｉ〜７３−ｉ＋５を通して伝送される走査信号ＷＳのトランジェントがなまってしまい、走査信号ＷＳの伝送速度が低下する。さらにこれによって画にはシェーディングといった画質不良が発生する。
【０１５７】
このため、電源供給線３２の駆動タイミングを複数ラインで共通化する構成を採る場合には、表示パネル７０の外縁部での高歩留まり化および走査線側の配線７３−ｉ〜７３−ｉ＋５での走査信号ＷＳの伝送速度の高速化が課題となる。この課題を解決するための本実施形態に係る配線のレイアウト構造およびレイアウト方法の具体的な実施例について以下に説明する。
【０１５８】
＜実施例＞
図１９は、本発明の一実施例に係る配線のレイアウト構造の概略を示す平面図であり、図中、図１８と同等部分には同一符号を付して示している。ここでは、一例として、ｉライン目から（ｉ＋５）ライン目までの６ラインについてのレイアウト構造を示している。
【０１５９】
配線がクロスする構造を採る図１８の場合には、第１端子群としての走査線用の端子７１−ｉ〜７１−ｉ＋５および第２端子群としての電源供給線用の端子７２−ｊ，７２−ｊ＋１からなるパッド部を、表示パネル７０のパネル端近傍に配置しているのに対して、本実施例に係るレイアウト構造では、パッド部を図１８の場合に比較して画素アレイ部３０側に配置し、パネル端とパッド部との間に配線スペースを確保したレイアウト構造を採っている。
【０１６０】
このとき、電源供給線用の端子７２−ｊ，７２−ｊ＋１は、パネル端に対して走査線用の端子７１−ｉ〜７１−ｉ＋５と同じ位置にレイアウトされている。さらに、画素アレイ部３０の行配列に対して、電源供給線用の端子７２−ｊ，７２−ｊ＋１の配置の順番が走査線用の端子７１−ｉ〜７１−ｉ＋５の配置の順番と逆になっている。具体的には、本例の場合、走査線用の端子７１−ｉ〜７１−ｉ＋５が、画素アレイ部３０の行配列と同じく図の上側（表示パネル７０の上端側）から順番に配置されているのに対して、電源供給線用の端子７２−ｊ，７２−ｊ＋１については、図の下側（表示パネル７０の下端側）から順番に配置されている。
【０１６１】
そして、走査線用の端子７１−ｉ〜７１−ｉ＋５の各々については、図１８の場合と同様にして、第１配線群としての配線７３−ｉ〜７３−ｉ＋５によって第１制御線群の各制御線としての走査線３１−ｉ〜３１−ｉ＋５の各々と１対１の関係をもって電気的に接続するレイアウト構造を採っている。
【０１６２】
これに対して、電源供給線用の端子７２−ｊ，７２−ｊ＋１側については、第２配線群としての配線７４−ｊ，７４−ｊ＋１を、表示パネル７０上において走査線用の端子７１−ｉ〜７１−ｉ＋５に関して画素アレイ部３０と反対側に、即ち当該端子７１−ｉ〜７１−ｉ＋５よりもパネル端側に確保した配線スペースに配線し、走査線用の各端子７１−ｉ〜７１−ｉ＋５間を通して第２制御線群の各制御線としての電源供給線３２−ｉ〜３２−ｉ＋５の各々と１対３の関係をもって電気的に接続するレイアウト構造を採っている。
【０１６３】
ここで、走査線用の各端子７１−ｉ〜７１−ｉ＋５間のピッチは一般的に狭く設定されることから、電源供給線用の配線７４−ｊ，７４−ｊ＋１のうち、走査線用の各端子７１−ｉ〜７１−ｉ＋５間を通る配線部分の線幅が、例えば画素アレイ部３０に配線される走査線３１や電源供給線３２の線幅と同程度に制限される。これに対して、パネル端側に確保した配線スペースにレイアウトされる配線部分には、走査線用の各端子７１−ｉ〜７１−ｉ＋５間を通る配線部分に比べて線幅の制限は低い。
【０１６４】
これにより、電源供給線用の配線７４−ｊ，７４−ｊ＋１において、電源供給線用の端子７２−ｊ，７２−ｊ＋１から走査線用の各端子７１−ｉ〜７１−ｉ＋５までの配線部分の線幅を、走査線用の各端子７１−ｉ〜７１−ｉ＋５間を通る配線部分の線幅よりも広くできる。その結果、電源供給線用の端子７２−ｊ，７２−ｊ＋１から走査線用の各端子７１−ｉ〜７１−ｉ＋５までの配線部分の配線抵抗を、走査線用の各端子７１−ｉ〜７１−ｉ＋５間を通る配線部分の配線抵抗よりも低抵抗に設定できる。
【０１６５】
このように、電源供給線用の配線７４−ｊ，７４−ｊ＋１を走査線用の端子７１−ｉ〜７１−ｉ＋５よりもパネル端側に配線し、当該配線７４−ｊ，７４−ｊ＋１によって走査線用の端子７１−ｉ〜７１−ｉ＋５間を通して電源供給線用の端子７２−ｊ，７２−ｊ＋１と電源供給線３２−ｉ〜３２−ｉ＋５の各々とを電気的に接続するレイアウト構造を採ることにより、表示パネル７０の外縁部（額縁部）において、配線７４−ｊ，７４−ｊ＋１の各々が配線７３−ｉ〜７３−ｉ＋５の各々と交差することがない。
【０１６６】
これにより、配線の交差に伴うショート（クロスショート）が発生することもないために、表示パネル７０の外縁部での高歩留まり化を図ることができる。さらに、図１８のレイアウト構造を採る場合のように、走査線側の配線７３−ｉ〜７３−ｉ＋５について、配線７４−ｊ，７４−ｊ＋１と別の配線層でブリッジする必要がなく、配線７３−ｉ〜７３−ｉ＋５を通して伝送される走査信号ＷＳのトランジェントがなまりを抑えることができるために、別レイヤーでブリッジする構造を採る場合に比べて走査信号ＷＳの伝送速度の高速化を図ることができる。
【０１６７】
また、電源供給線用の配線７４−ｊ，７４−ｊ＋１同士が交差しない構造となっていることから、これらの配線７４−ｊ，７４−ｊ＋１を別々のレイヤーでブリッジする必要がないために、電源供給線用の配線７４−ｊ，７４−ｊ＋１の低抵抗化が可能になる。しかも、電源供給線用の配線７４−ｊ，７４−ｊ＋１のうち、電源供給線用の端子７２−ｊ，７２−ｊ＋１から走査線用の各端子７１−ｉ〜７１−ｉ＋５までの配線部分を、走査線用の端子７１−ｉ〜７１−ｉ＋５間を通る配線部分よりも低抵抗に設定できる。その結果、電源供給線用の配線７４−ｊ，７４−ｊ＋１での電圧降下に起因するクロストークの発生を抑えることが可能になるために高画質化を図ることができる。
【０１６８】
図２０に、図１９のＡ−Ａ´矢視断面の断面構造、即ち走査線用の端子７１−ｉおよび電源供給線用の配線７４−ｊのパネル上下方向における断面構造を示す。図２０中、図３と同等部分には同一符号を付して示している。
【０１６９】
図２０において、ガラス基板２０１上には、例えばモリブデン（Ｍｏ）およびアルミニウム（Ａｌ）の二重構造の金属からなる走査線用の端子７１−ｉが形成され、端子７１−ｉと同じレイヤーに当該端子７１−ｉと隣の端子７１−ｉ＋１（図示せず）との間に、端子７１−ｉと同じく同じく二重構造の金属からなる電源供給線用の配線７４−ｊが形成されている。そして、配線７４−ｊの上は、共に絶縁膜であるパシベーション膜２１１および平坦化膜２０３によって覆われている。端子７１−ｉの上は、書込み走査回路４０を実装する際に、当該書込み走査回路４０との電気的接続を行うために外部に露出している。
【０１７０】
この断面構造から明らかなように、走査線用の端子７１−ｉ〜７１−ｉ＋５間にレイアウトされる電源供給線用の配線７４−ｊ，７４−ｊ＋１は、パシベーション膜２１１および平坦化膜２０３によって覆われており、外部に露出していない。これにより、書込み走査回路４０の実装時に走査線３１−ｉ〜３１−ｉ＋５と電源供給線用の配線７４−ｊ，７４−ｊ＋１とのショートを防ぐことができるために、表示パネル７０の外縁部での高歩留まり化を図ることができる。
【０１７１】
本実施例では、走査線用の端子群（７１−ｉ〜７１−ｉ＋５）に対して電源供給線用の端子を２個（７２−ｊ，７２−ｊ＋１）配置し、これら端子７２−ｊ，７２−ｊ＋１に対応する２本の配線７４−ｊ，７４−ｊ＋１のレイアウト構造について説明したが、電源供給線用の端子の個数および電源供給線用の配線の本数が変わっても、基本的なレイアウト構造に変わりは無い。
【０１７２】
例えば、図２１に示すように、電源供給線用の端子を６個配置する場合にも、画素アレイ部３０の行配列に対して、６個の端子７２−ｊ〜７２−ｊ＋５の配置の順番を、走査線用の端子群（パッド部）７１の各端子の配置の順番と逆にする、例えば、走査線用の端子群７１の各端子が、画素アレイ部３０の行配列と同じく図の上側（表示パネル７０の上端側）から順番に配置されているのに対して、６個の端子７２−ｊ〜７２−ｊ＋５については、図の下側（表示パネル７０の下端側）から順番に配置する。
【０１７３】
そして、６個の端子７２−ｊ〜７２−ｊ＋５に対応する６本の配線７４−ｊ〜７４−ｊ＋５を走査線用の端子群７１よりもパネル端側に配線し、これら配線７４−ｊ〜７４−ｊ＋５によって走査線用の端子群７１の各端子間を通して６個の端子７２−ｊ〜７２−ｊ＋５と電源供給線３２−ｉ〜３２−ｉ＋５の各々とを所定の対応関係をもって電気的に接続するようにすればよい。
【０１７４】
ただし、図２１に示すように、走査線用の端子群７１に対してその一方側（本例では、図の下側）に電源供給線用の端子群７２をまとめて配置すると、６本の配線７４−ｊ〜７４−ｊ＋５の各々の配線長に差が出ることによってそれぞれの配線抵抗の抵抗値に差が生じるために、特に電源電圧を伝送する電源供給線用の配線７４−ｊ〜７４−ｊ＋５にあっては、配線抵抗による電圧降下によって配線７４−ｊ〜７４−ｊ＋５間で電源電圧に差が生じることになる。
【０１７５】
この電源供給線用配線群の各配線間の配線抵抗値の差を抑えるべく為されたのが、以下に説明する本実施例の応用例１〜３である。応用例１〜３においても、一例として、６本の配線７４−ｊ〜７４−ｊ＋５によって電源供給線３２−１〜３２−ｍを駆動する場合を例に挙げて説明するものとする。
【０１７６】
〔応用例１〕
図２２は、本実施例の応用例１に係る配線のレイアウト構造の概略図であり、図中、図２１と同等部分には同一符号を付して示している。
【０１７７】
本応用例１では、電源供給線用の端子群７２の各端子７２−ｊ〜７２−ｊ＋５を２グループに分け、一方のグループに属する端子７２−ｊ，７２−ｊ＋１，７２−ｊ＋２を走査線用の端子群７１の上側に、他方のグループに属する７２−ｊ＋３，７２−ｊ＋４，７２−ｊ＋５を走査線用の端子群７１の下側にそれぞれ配置する構成を採っている。
【０１７８】
この場合にも、一方の端子群７２Ａの各端子７２−ｊ，７２−ｊ＋１，７２−ｊ＋２および他方の端子群７２Ｂの７２−ｊ＋３，７２−ｊ＋４，７２−ｊ＋５の配置の順番は、走査線用の端子群７１の各端子の配置の順番と逆になっている。
【０１７９】
このように、電源供給線用の端子群７２の各端子７２−ｊ〜７２−ｊ＋５を走査線用の端子群７１の上下両側に分けて配置することで、先の実施例における配線７４−ｊ，７４−ｊ＋１，７４−ｊ＋２のように配線長が極端に長くなる配線がなくなるために、全体として配線抵抗値を下げることができるとともに、配線間の配線抵抗値の差を小さく抑えることができる。
【０１８０】
〔応用例２〕
図２３は、本実施例の応用例２に係る配線のレイアウト構造の概略図であり、図中、図２２と同等部分には同一符号を付して示している。
【０１８１】
本応用例２では、電源供給線用の端子群７２の各端子７２−ｊ〜７２−ｊ＋５をパネル端に対して走査線用の端子７１−ｉ〜７１−ｉ＋５と異なる位置、具体的には表示パネル７０のパネル端と走査線用の端子群７１との間に確保した配線スペースに、即ち走査線用の端子７１−ｉ〜７１−ｉ＋５よりもパネル端側にレイアウトした構成を採っている。
【０１８２】
そして、画素アレイ部３０の行配列に対して、電源供給線用の端子群７２の各端子７２−ｊ〜７２−ｊ＋５の配置の順番を走査線用の端子群７１の各端子の配置の順番と同じにしている。具体的には、本例の場合は、走査線用の端子群７１の各端子が、画素アレイ部３０の行配列と同じく図の上側（表示パネル７０の上端側）から順番に配置されているのに対して、電源供給線用の端子群７２の各７２−ｊ，７２−ｊ＋１も、図の上側から順番に配置されている。
【０１８３】
このように、電源供給線用の端子群７２の各端子７２−ｊ〜７２−ｊ＋５の配置の順番を走査線用の端子群７１の各端子の配置の順番と同じにすることで、先の実施例の場合における配線７４−ｊ，７４−ｊ＋１，７４−ｊ＋２のように配線長が極端に長くなる配線がなくなるために、全体として配線抵抗値を下げることができるとともに、配線間の配線抵抗値の差を小さく抑えることができる。
【０１８４】
〔応用例３〕
図２４は、本実施例の応用例２に係る配線のレイアウト構造の概略図であり、図中、図２２と同等部分には同一符号を付して示している。
【０１８５】
本応用例３では、電源供給線用の端子群７２の各端子７２−ｊ〜７２−ｊ＋５の配置の順番が走査線用の端子群７１の各端子の配置の順番と同じ場合において、電源供給線用の端子群７２の各端子７２−ｊ〜７２−ｊ＋５を２グループに分け、一方のグループに属する端子７２−ｊ，７２−ｊ＋１，７２−ｊ＋２を走査線用の端子群７１よりも上側に、他方のグループに属する７２−ｊ＋３，７２−ｊ＋４，７２−ｊ＋５を走査線用の端子群７１よりも下側にそれぞれ配置する構成を採っている。
【０１８６】
このように、電源供給線用の端子群７２の各端子７２−ｊ〜７２−ｊ＋５の配置の順番を走査線用の端子群７１の各端子の配置の順番と同じにする構成を採る場合において、電源供給線用の端子群７２の各端子７２−ｊ〜７２−ｊ＋５を走査線用の端子群７１の上下両側に分けて配置することで、配線長が極端に長くなる配線がなくなるために、全体として配線抵抗値を下げることができるとともに、配線間の配線抵抗値の差を小さく抑えることができる。
【０１８７】
また、より好ましい形態として、電源供給線用の端子群７２の各端子７２−ｊ〜７２−ｊ＋５を走査線用の端子群７１の真横に配置する構成を採ることも可能である。このレイアウト構造によれば、電源供給線用の配線群７４の各配線７４−ｊ〜７４−ｊ＋５の配線長を最短にできるとともに、各配線間でほぼ等しくすることができるために、全体として配線抵抗値を下げることができるとともに、配線間の配線抵抗値の差をほぼ０に抑えることができる。
【０１８８】
（端子群からパネル端まで）
ここで、走査線用および電源供給線用の各端子群（以下、「パッド部」と記述する）から表示パネル７０のパネル端までについて考える。
【０１８９】
表示パネル７０を作成する際に、パッド部からガラス基板（図３のガラス基板２０１に相当）の基板端側に、図２５に示すように、製造段階において画素アレイ部３０の回路構成素子等を静電気から保護する目的で静電保護ダイオード７５を設け、パネル端から静電保護ダイオード７５まではゲート電極を形成する金属、例えばモリブデン（Ｍｏ）で配線するのが一般的である。
【０１９０】
図２５中、図１７と同等部分には同一符号を付して示している。また、パッド部からガラス基板側において、走査線用の端子７１−ｉ〜７１−ｉ＋５には走査線用のモリブデン配線７６−ｉ〜７６−ｉ＋５が配線され、電源供給線用の端子７２−ｉ〜７２−ｉ＋５には電源供給線用のモリブデン配線７７−ｉ〜７７−ｉ＋５が配線されている。
【０１９１】
この静電保護構造を先の実施例に係るレイアウト構造に展開すると、図２６に示すようになる。すなわち、図２６に示すレイアウト構造では、パッド部からガラス基板端までの間において、電源供給線用の配線７４−ｊ，７４−ｊ＋１が走査線用のモリブデン配線７６−ｉ〜７６−ｉ＋５や電源供給線用のモリブデン配線７７−ｉ〜７７−ｉ＋５と交差する部位（図中、○印の部位）が存在し、この部位における配線の交差がショート（クロスショート）の原因となることが懸念される。
【０１９２】
しかしながら、この配線が交差する部位でのクロスショートは、製造段階の検査工程でのパッド部の各端子間のショートチェックによって検出することができ、またレーザリペア等の手段によってクロスショートをリペアすることができる。しかも、パッド部から外周部におけるショートなので、静電保護ダイオード７５のラインをリペアによって切り離したとしても最終的に表示パネル７０となったときに静電保護ダイオード７５のラインはガラス基板のカットによって全て切り離されるので駆動に全く影響が及ぶことはない。
【０１９３】
このことは、先の実施例のように、走査線用の端子群よりもパネル端側に確保した配線スペースに電源供給線用の配線群を配線し、この電源供給線用の配線群の各配線によって走査線用の端子群の各端子間を通して電源供給線３２−ｉ〜３２−ｉ＋５の各々と所定の対応関係をもって電気的に接続するレイアウト構造を採ったとしても、パッド部からガラス基板端までにおけるクロスショートはショートチェックとレーザリペア等の施策によって歩留まりに影響を与えることがないことを意味している。
【０１９４】
［変形例］
なお、上記実施形態では、複数ライン分の駆動タイミングを共通化する制御線を電源供給線３２とした場合について例を挙げて説明したが、複数ライン分の駆動タイミングを共通化する制御線を走査線３１とした場合にも上記実施形態の場合と同様に作用効果を得ることができる。
【０１９５】
また、上記実施形態では、画素２０が駆動トランジスタ２２と書込みトランジスタ２３の２つのトランジスタを有する構成の有機ＥＬ表示装置に適用したが、画素構成についてはこれに限られるものではなく、有機ＥＬ素子２１の発光／非発光を制御するスイッチングトランジスタや、駆動トランジスタ２２のゲート電位やソース電位を初期化するための基準電位Ｖｏｆｓや低電位Ｖｉｎｉを選択的に書き込むためのスイッチングトランジスタなどをさらに有する画素構成の有機ＥＬ表示装置にも適用可能である。
【０１９６】
したがって、本実施形態が適用される走査駆動系のドライバの組み合わせとしても、書込み走査回路４０と電源供給走査回路５０との組み合わせに限られるものではなく、除機各種のスイッチングトランジスタを駆動するいずれか２つのドライバの組み合わせであっても適用可能であり、上記実施形態の場合と同様に作用効果を得ることができる。
【０１９７】
さらに、上記実施形態では、画素回路２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【０１９８】
［適用例］
以上説明した本発明による表示装置は、一例として、図２７〜図３１に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【０１９９】
このように、あらゆる分野の電子機器の表示装置として本発明による表示装置を用いることにより、先述した実施形態の説明から明らかなように、本発明による表示装置は、走査駆動系全体の回路規模を縮小し、パネルモジュールのサイズの縮小化を図ることができるために、各種の電子機器において機器本体の小型化に寄与できる。
【０２００】
なお、本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部３０に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０２０１】
以下に、本発明が適用される電子機器の具体例について説明する。
【０２０２】
図２７は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作成される。
【０２０３】
図２８は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。
【０２０４】
図２９は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。
【０２０５】
図３０は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。
【０２０６】
図３１は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより作製される。
【図面の簡単な説明】
【０２０７】
【図１】本発明の前提となる有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】画素（画素回路）の具体的な構成例を示す回路図である。
【図３】画素の断面構造の一例を示す断面図である。
【図４】本発明の前提となる有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。
【図５】基本的な回路動作についての動作説明図（その１）である。
【図６】基本的な回路動作についての動作説明図（その２）である。
【図７】駆動トランジスタの閾値電圧Ｖｔｈのばらつきに起因する課題の説明に供する特性図である。
【図８】駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。
【図９】閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタのドレイン・ソース間電流Ｉｄｓとの関係の説明に供する特性図である。
【図１０】本発明の一実施形態に係る有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図１１】本実施形態に係る有機ＥＬ表示装置の回路動作の説明に供するタイミング波形図（その１）である。
【図１２】本実施形態に係る有機ＥＬ表示装置の回路動作の説明に供するタイミング波形図（その２）である。
【図１３】本実施形態に係る有機ＥＬ表示装置の回路動作についての動作説明図（その１）である。
【図１４】本実施形態に係る有機ＥＬ表示装置の回路動作についての動作説明図（その２）である。
【図１５】保持容量と有機ＥＬ素子の等価容量の充電時の駆動トランジスタのソース電位Ｖｓの変化を示す図である。
【図１６】駆動トランジスタの移動度μが大きいときと小さいときの駆動トランジスタのソース電位Ｖｓの変化を示す図である。
【図１７】書込み走査回路および電源供給走査回路の各出力段が画素アレイ部の行数分設けられている場合の配線のレイアウト構造を示す図である。
【図１８】電源供給線の駆動タイミングを複数ラインで共通化する構成を採る場合における課題の説明図である。
【図１９】本発明の一実施例に係る配線のレイアウト構造を示す平面図である。
【図２０】図１９のＡ−Ａ´矢視断面の断面構造図である。
【図２１】配線が６本の場合のレイアウト構造の概略図である。
【図２２】本実施例の応用例１に係る配線のレイアウト構造の概略図である。
【図２３】本実施例の応用例２に係る配線のレイアウト構造の概略図である。
【図２４】本実施例の応用例３に係る配線のレイアウト構造の概略図である。
【図２５】パッド部からガラス基板端までの静電保護構造の一般的な構成を示す概略図である。
【図２６】静電保護構造を本実施形態に係るレイアウト構造に展開した場合の構成を示す概略図である。
【図２７】本発明が適用されるテレビジョンセットの外観を示す斜視図である。
【図２８】本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図２９】本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図３０】本発明が適用されるビデオカメラの外観を示す斜視図である。
【図３１】本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【符号の説明】
【０２０８】
１０，１０Ａ…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、３０…画素アレイ部、３１（３１−１〜３１−ｍ）…走査線、３２（３２−１〜３２−ｍ）…電源供給線、３３（３３−１〜３３−ｎ）…信号線、３４…共通電源供給線、４０…書込み走査回路、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル、７１…走査線用の端子群、７１−ｉ〜７１−ｉ＋５…走査線用の端子、７２…電源供給線用の端子群、７２−ｊ〜７２−ｊ＋５…電源供給線用の端子、７３−ｉ〜７３−ｉ＋５…走査線用の配線、７４−ｊ〜７４−ｊ＋５…電源供給線用の配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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