【手続補正書】
【提出日】平成15年6月23日(2003.6.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
クロックＴが０に立ち下がると、ドライバ３１００〜３１ｍｎのうち、活性化されているメインワード線３２に接続されているドライバは、その出力によってサブワード線を活性化する。例えば、メインワード線３２０が活性化されているとすると、このメインワード線３２０に接続されているドライバ３１００〜３１０ｎによって、サブワード線３０００〜３００ｎが活性化される。このようにメインワード線３２０〜３２ｍがドライバ３１００〜３１ｍｎにクロックＴが立ち下がる前に既に活性化されることにより、クロックＴが立ち下がってからサブワード線３０００〜３０ｍｎのいずれかが活性化されるまでの遅延時間は、クロックＴの変化に対するドライバ３１００〜３１ｍｎの応答時間に等しい。クロックＴの反転入力とメインワード線３２０〜３２ｍのうちの対応するメインワード線の信号との論理積をとるＡＮＤゲートで構成されたドライバ３１００〜３１ｍｎの動作が従来のアドレスデコーダ６に比べて高速であるため、アドレスデコーダ６の動作時間を要した従来の同期型ＲＡＭに比べてアクセスタイムを短縮することができる。
そのメインワード線３２０〜３２ｍに対応する行のメモリセル１のデータがビット線４，５に出力される。そして、その行のメモリセル１の中で、カラムセレクタ８が選択したビット線４，５に接続されているメモリセル１のデータＤＯｉが読み出される。なお、カラムセレクタ８へは、読み出しのタイミングを与えるためクロックＴが伝達されている。
クロックＴが立ち下がってからデータＤＯｉが読み出されるまでの時間であるアクセスタイムを図３において矢印４６で示した。アクセスタイムには、ドライバ３１００〜３１ｍｎがサブワード線３０００〜３０ｍｎを活性化する時間と、カラムセレクタ８がビット線４，５を選択する時間と、センスアンプ９の動作時間とが含まれる。また、セットアップタイムを矢印４５で示した。なお、矢印４５で示したセットアップタイムは、アドレスデコーダ３４を経る分従来より少し長くなるが、この時間は、プリチャージなどに必要な時間内で収めることができ、クロックＴの周波数などを低くする必要はない。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図４はこの発明の実施の形態２による同期型ＲＡＭの構成を示すブロック図である。図４において、１ａは１ビットのデータを記憶するように構成され一つの書き込みポートと一つの読み出しポートを持つマルチポートのメモリセル、２ａは複数のメモリセル１ａが配置されたメモリプレーン、５１００〜５１ｍ０はメモリセル１ａの読み出し専用のパストランジスタに接続さているサブワード線、５２００〜５２ｍ０はそれぞれ対応する行のサブワード線５１００〜５１ｍ０を活性化するための読み出しポート専用ドライバ、５３０〜５３ｍは読み出しポート専用ドライバ５２００〜５２ｍ０等に接続され読み出しポート専用ドライバ５２００〜５２ｍ０等の選択を行うための読み出しポート専用メインワード線、５４０〜５４ｍはメモリセル１ａの書き込みポート専用のパストランジスタに接続されている書き込みポート専用ワード線、３４ａはアドレス信号Ａ１ｉをデコードして読み出しポート専用メインワード線５３０〜５３ｍの選択を行う読み出しポート専用アドレスデコーダ、３４ｂはアドレス信号Ａ０ｉをデコードしてワード線５４０〜５４ｍの選択を行う書き込みポート専用アドレスデコーダ、７ａはビット線５ａのプリチャージを行う読み出しビット線用プリチャージ回路、７ｂはビット線４，５ｂのプリチャージを行う書き込みビット線用プリチャージ回路、８ａはメモリプレーン２ａを構成するメモリセル１ａの列の中から読み出しを行う列を選択する読み出しポート専用カラムセレクタ、８ｂはメモリプレーン２ａを構成するメモリセル１ａの列の中の書き込みを行う列を選択する書き込みポート専用カラムセレクタ、９は読み出しポート専用アドレスデコーダ３４ａおよび読み出しポート専用カラムセレクタ８ａによって選択されたメモリセル１ａからデータを読み出すセンスアンプ、１０は書き込みポート専用アドレスデコーダ３４ｂおよび書き込みポート専用カラムセレクタ８ｂで選択されたメモリセル１ａにデータを書き込むためのライトドライバ、３３ａはプリチャージ回路７ａとセンスアンプ９とドライバ５２００〜５２ｍ０等にクロックＴ１を供給する信号線、３３ｂはプリチャージ回路７ｂとライトドライバ１０にクロックＴ０を供給する信号線、１１ａはアドレス信号Ａ１ｉを読み出しポート専用アドレスデコーダ３４ａに伝達するためのアドレスバス、１１ｂはアドレス信号Ａ０ｉを書き込みポート専用アドレスデコーダ３４ｂに伝達するアドレスバス、１３はセンスアンプ９で読み出されたデータＤＯｉを出力するためのデータバス、１５はライトドライバ１０で書き込むデータＤＩｉを伝達するデータバスである。
なお、図４では図示省略しているが、ドライバ５２００〜５２ｍｎやそれに対応するサブワード線５１００〜５１ｍｎがマトリクス状に配置されている。一つのメインワード線には、ｎ本のサブワード線が対応して設けられており、例えば、メインワード線５３ｍにはサブワード線５１ｍ０〜５１ｍｎが対応する。
以上のように構成された同期型マルチポートＲＡＭの動作について、書き込み動作を行うための構成は従来と変わっておらず、書き込み動作に関しては、従来と同様である。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
図６は実施の形態２で使用可能な他のメモリセルの構成を示す回路図である。図６において、７０は書き込み専用ビット線４に接続された一方電流電極と書き込みポート専用ワード線５４に接続されたゲートと他方電流電極とを有するパストランジスタ、７１は読み出し専用ビット線５ａに接続された一方電流電極と読み出しポート専用サブワード線５１に接続されたゲートと他方電流電極とを有するパストランジスタ、７２はパストランジスタ７０の他方電流電極に接続された入力端子と出力端子を持つインバータ、７３はインバータ７２の出力端子に接続された入力端子とインバータ７２の入力端子に接続された出力端子を持つインバータ、７４はパストランジスタ７１の他方電流電極に接続された出力端子とインバータ７２の出力端子に接続された入力端子を持つインバータである。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
実施の形態３．
次に、この発明の実施の形態３による同期型記憶装置について図８を用いて説明する。実施の形態１による同期型記憶装置では、１種類のクロックによって全てのドライバが制御されてメモリセルからの読み出しが行われていたが、実施の形態３による同期型記憶装置では、クロックによる制御をサブワード線が駆動するメモリセル列の単位で行うことで、異なったクロックを用いてデータを高速に読み出すよう構成されている。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
アドレス信号Ａｉは、クロックＴ０〜Ｔｎに同期して供給されるが、クロックＴ０〜Ｔｎのいずれに対してもそれらが１から０に立ち下がる前にメインワード線３０〜３ｍが活性化されるのに十分なセットアップの時間を持つように設定されている。
メインワード線３０〜３ｍのうちのいずれかが活性化される。クロックＴ０〜Ｔｎ立ち下がると、ドライバ３１００〜３１ｍｎのうちその活性化されたメインワード線に接続されているドライバが１を出力する。例えば、メインワード線３０が活性化されていると、クロックＴ０が立ち下がることで、ドライバ３１００〜３１０ｎがサブワード線３０００〜３００ｎを活性化する。図８に示したクロックＴ０〜Ｔｎは、少しずつ位相を違えている。例えばクロックＴ０が立ち下がってから位相のズレ、例えばＴθだけ遅れて、クロックＴｎが立ち下がる。そのため例えば、ドライバ３１０ｎは、活性化されている同じワード線３０に接続されているドライバ３１００から時間Ｔθ遅れて１を出力する。
カラムセレクタ８は、サブワード線３０００〜３０ｍ０に接続されている複数のメモリセル１の一列、図には示されていないがサブワード線３００１〜３０ｍｎ−１に接続されている複数のメモリセルのうちそれぞれのサブワード線３００１〜３０ｍ１，３００２〜３０ｍ２，…３００ｎ−１〜３０ｍｎ−１毎に一列ずつ、サブワード線３００ｎ〜３０ｍｎに接続されている複数のメモリセル１の一列を選択するよう構成されている。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
例えば、一列のサブワード線が駆動するメモリセルの単位で１ビットを構成した場合、各ビットを異なったクロックで読み出すことができる。
この時間差を利用してデータＤＯ〈０〉〜ＤＯ〈ｎ〉を出力し、例えばマルチプレクサなどで出力を切り換えることで、クロックの一周期内に全てのデータをシリアルに出力することも可能になる。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
実施の形態４．
次に、この発明の実施の形態４による同期型記憶装置について図９を用いて説明する。図９は実施の形態４による同期型ＲＡＭの構成を示すブロック図である。図９において、１は１ビットのデータを記憶するメモリセル、２は複数のメモリセル１が配置されたメモリプレーン、３０００〜３００ｎ等はメモリセル１の選択用のパストランジスタに接続さているサブワード線、９０００〜９００ｎ等はそれぞれサブワード線３０００〜３００ｎを活性化するためのドライバ、３０〜３ｍは対応する行のドライバ９０００〜９００ｎ等に接続されドライバ９０００〜９００ｎ等の選択を行うためのメインワード線、３４はアドレス信号Ａｉをデコードしてワード線３０〜３ｍの選択を行うアドレスデコーダ、７はビット線４，５のプリチャージを行うプリチャージ回路、８はメモリプレーン２の中の書き込みまたは読み出しを行うメモリセル１の列を選択するカラムセレクタ、９０〜９ｎはアドレスデコーダ３４およびカラムセレクタ８で選択されたメモリセル１であってドライバ９０００〜９００ｎ等の中の対応するものによって選択されたメモリセル１からデータを読み出すセンスアンプ、１００〜１０ｎはアドレスデコーダ３４およびカラムセレクタ８で選択されたメモリセル１であってドライバ９０００〜９００ｎ等の中の対応するものによって選択されたメモリセル１にデータを書き込むためのライトドライバ、３３００〜３３０ｎ等はプリチャージ回路７とセンスアンプ９０〜９ｎとライトドライバ１００〜１０ｎとドライバ９０００〜９００ｎ等にそれぞれクロックＴ０〜Ｔｎを供給する信号線、１１はアドレス信号Ａｉを伝達するためのアドレスバス、１３０〜１３ｎはそれぞれセンスアンプ９０〜９ｎで読み出されたデータＤＯ〈０〉〜ＤＯ〈ｎ〉を出力するための信号線、１４はライトイネーブル信号ＷＥＣを伝達する信号線、１５０〜１５ｎはそれぞれライトドライバ１００〜１０ｎで書き込むデータＤＩ〈０〉〜ＤＩ〈ｎ〉を伝達するデータバス、１６はアドレスデコーダ３４からカラムセレクタ８に動作タイミングを指示する信号を伝達する信号線、９１０〜９１ｎは書き込みを制御するための制御信号ＢＷ０〜ＢＷｎをドライバ９０００〜９００ｎに伝達するための信号線である。なお、図９では図示省略しているが、ドライバ９０００〜９０ｍｎやそれに対応するサブワード線３０００〜３０ｍｎがマトリクス状に配置されている。一つのメインワード線には、ｎ本のサブワード線が対応して設けられており、例えば、メインワード線３ｍにはサブワード線３０ｍ０〜３０ｍｎが対応する。サブワード線３０１〜３０ｎ−１やドライバ９０１〜９０ｎ−１など添字が１〜ｎ−１で示される部分を図示省略している。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
図９に示した実施の形態４による同期型ＲＡＭの構成において、図８に示した実施の形態３の同期型ＲＡＭと異なるのは、ドライバ９０００〜９０ｍｎが制御信号ＢＷ０〜ＢＷｎによって制御されるよう構成されている点である。
図９の同期型ＲＡＭは、読み出し時には、制御信号ＢＷ０〜ＢＷｎを１にしておくことで、図８に示した実施の形態３による同期型ＲＡＭと同様の動作を行う。書き込み時に制御信号ＢＷ０〜ＢＷｎでドライバ９０００〜９０ｍｎの制御を行い、制御信号ＢＷ０〜ＢＷｎが１に設定されたサブワード線３０００〜３０ｍｎのみ活性化が可能となる。従って、サブワード線３０００〜３０ｍｎのうち制御信号ＢＷ０〜ＢＷｎで活性化が可能となったサブワード線に接続するメモリセルへ、データを書き込むことができる。例えば、サブワード線３０００〜３０ｍｎがそれぞれ駆動するメモリセルを単位としてｎ＋１ビットのデータを構成した場合、そのデータの各ビット毎に書き込み制御を行うことができ、従来のようにライトドライバ１００〜１０ｎの構成を変更することによる回路規模の増大を抑制することができる。例えば、サブワード線３０００〜３０ｍ０の一列のメモリセルが最上位ビットに対応するとすると、このビットだけ書き換えたければ、制御信号ＢＷ０を１に設定し、制御信号ＢＷ１〜ＢＷｎを０に設定すればよい。