(57)【特許請求の範囲】
【請求項１】
磁気抵抗素子を有するメモリセルに記録された情報を読み出す磁気メモリ装置の読み出し回路であって、
前記磁気抵抗素子に対して直列に接続される参照セルと、
前記磁気抵抗素子と前記参照セルとの接続点の電位と基準電位とを比較する比較器と、
を有し、
前記参照セルは、前記磁気抵抗素子がとり得る２つの抵抗値の中間の抵抗値を有する、磁気メモリ装置の読み出し回路。
【請求項２】
前記基準電位が電源電位と接地電位との間の電位の半分の電位であり、
前記参照セル及び前記磁気抵抗素子が、前記電源電位と前記接地電位との間に直列に設けられる請求項１に記載の磁気メモリ装置の読み出し回路。
【請求項３】
前記基準電位は、前記電源電位と前記接地電位との間に直列に挿入され相互に同じ抵抗値を有する２本の抵抗によって決定される、請求項２に記載の磁気メモリ装置の読み出し回路。
【請求項４】
前記比較器は、前記基準電位が入力する第１の入力端子と、前記磁気抵抗素子と前記参照セルとの接続点の電位を第２の電位とすると、前記第２の電位が入力する第２の入力端子とを有し、前記基準電位と前記第２の電位との大小関係に応じて、“０”及び“１”に対応する論理レベルのいずれかを出力するコンパレータである、請求項１乃至３いずれか１項に記載の磁気メモリ装置の読み出し回路
【請求項５】
前記磁気メモリ装置は、ビット線と、複数のメモリセルとを備え、
前記各メモリセルごとに、前記磁気抵抗素子と当該メモリセルを選択するためのスイッチ素子とが、一端が前記ビット線に接続し他端が接地されあるいは電源に接続するように、直列に設けられ、
前記参照セルは前記ビット線に接続することにより前記磁気抵抗素子に直列に接続する、請求項１乃至４のいずれか１項に記載の磁気メモリ装置の読み出し回路。
【請求項６】
前記磁気抵抗素子は、２層の強磁性体層間に非磁性層を挟み込んだものであり、前記強磁性体層における磁化の方向に応じて二値の情報を記録し、記録された情報に応じて電気抵抗値が変化するものである、請求項１乃至５のいずれか１項に記載の磁気メモリ装置の読み出し回路。
【請求項７】
前記非磁性層がトンネル絶縁膜である請求項６に記載の磁気メモリ装置の読み出し回路。
【請求項８】
前記各強磁性体層が垂直磁化膜である請求項６または７に記載の磁気メモリ装置の読み出し回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ装置の読み出し回路に関し、特に、磁気抵抗素子を用いたメモリセルを有する磁気メモリ装置に適した読み出し回路に関する。
【０００２】
【従来の技術】
強磁性体などの磁性体において、その磁化の方向や磁化の有無などによってその電気抵抗が変化する磁気抵抗効果が知られており、そのときの電気抵抗値の変化率を磁気抵抗比（ＭＲ比；Magneto-Resistance Ratio）という。磁気抵抗比が大きい材料としては、巨大磁気抵抗（ＧＭＲ；Giant Magneto-Resistance）材料や超巨大磁気抵抗（ＣＭＲ；Colossal Magneto-Resistance）材料があり、これらは一般に、金属、合金、複合酸化物などである。例えば、Ｆｅ，Ｎｉ，Ｃｏ，Ｇｄ，Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9，ＬａXＣａ1-XＭｎＯ9などの複合酸化物などの材料がある。また一般に、強磁性体は、外部から印加された磁場によってその強磁性体内に発生した磁化が外部磁場を取り除いた後にも残留する（これを残留磁化という）、という特性を有している。
【０００３】
そこで、磁気抵抗材料として強磁性体を用いてその強磁性体の残留磁化を利用すれば、磁化方向や磁化の有無により電気抵抗値を選択して情報を記憶する不揮発性メモリを構成することができる。このような不揮発性メモリは、磁気メモリ（ＭＲＡＭ（磁気ランダムアクセスメモリ）；Magnetic Random Access Memory）と呼ばれている。
【０００４】
近年、開発が進められているＭＲＡＭの多くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を記憶しており、磁化方向の違いによって生じる電気抵抗値の変化を検出することにより、記憶した情報を読み出す方式を採用している。また、書込み用配線に電流を流して誘起される磁場により強磁性体メモリセルの磁化方向を変化させることで、メモリセルに情報を書き込み、また、その情報を書き換えることができる。
【０００５】
ＭＲＡＭのメモリセルとしては、トンネル絶縁膜（トンネル電流が流れる程度の厚さの電気絶縁膜）を２つの強磁性体層で挟んだ構造をもつトンネル磁気抵抗素子（ＴＭＲ；Tunnel Magneto-Resistance、あるいはＭＴＪ；Magnetic Tunnel Junction）が、高い磁気抵抗変化率（ＭＲ比）を備えており、もっとも実用化に近いデバイスとして期待されている。このようなメモリセルとして、従来、２つの面内磁化膜の間にトンネル絶縁膜を挟み込んだ構成のものが検討されていた。しかしながら、面内磁化膜を使用したメモリセルの場合、メモリセルの微小化に伴って、ＭＲ比が低下し、必要な書き込み電流が増加し、また、動作点（メモリセルの磁気特性を示すヒステリシスループ）の移動が起こるなどの、解決すべき課題があることが分かっている。これに対し、本願出願人は、特開平１１−２１３６５０号公報において、２枚の垂直磁化膜の間にトンネル絶縁膜である非磁性層を挟み込んだ構成のものを提案した。垂直磁化膜を使用することにより、メモリセルを微小化した場合であっても、ＭＲ比の低下や書き込み電流の増加が抑えられ、また、ヒステリシスループにおけるシフトも抑えられ、優れた特性を有するメモリセルが得られるようになる。
【０００６】
図２は、ＭＲＡＭのメモリセルアレイの構成の一例を示す回路図である。
【０００７】
１個のメモリセルは、可変抵抗として表現された磁気抵抗素子（メモリ素子）１１と、磁気抵抗素子１１に一端が接続するスイッチ素子１２とを備えている。スイッチ素子１２は、典型的にはＭＯＳ(Metal-Oxide-Semiconductor)電界効果トランジスタによって構成されており、その他端は接地されている。このようなメモリセルが複数個、２次元にマトリクス状に配置することにより、メモリセルアレイを構成している。ここで図示横方向の並びを行、縦方向の並びを列と呼ぶことにすると、図示したものでは、メモリセルアレイにおける３行×３列分の領域が示されている。各行ごとに行方向に延びるビット線ＢＬ１〜ＢＬ３が設けられ、各列ごとに列方向に延びるワード線ＷＬ１〜ＷＬ３が設けられている。各メモリセルにおいて、磁気抵抗素子１１の一端は対応する行のビット線に接続し、スイッチ素子１２のゲートは対応する列のワード線に接続する。
【０００８】
図示破線で示すのは、各メモリセルへのデータの書き込みを行うための書き込み線ＷＷＬ１〜ＷＷＬ３であり、この書き込み線は、列ごとに設けられている。図示した例では書き込み線ＷＷＬ１〜ＷＷＬ３は列の他端で折り返す構成となっており、列ごとに設けられた書き込み回路１３により、所定の書き込み電流が流されるようになっている。各書き込み回路１３には、電源回路１４から、書き込み電流を生成するための電流が供給される。
【０００９】
図３は、メモリセルの構成の一例を示す断面図である。図では、列方向に並ぶ２個のメモリセルが示されている。
【００１０】
半導体基板３０上に素子分離領域３１が形成されるとともに、スイッチ素子１２のドレイン領域３２及びソース領域３３が設けられ、ドレイン領域３２及びソース領域３３に挟まれた領域において、ゲート絶縁膜３４を介して、スイッチ素子１２のゲート電極を兼ねるワード線３５（図２におけるワード線ＷＬ１〜ＷＬ３に対応）が形成されている。図示した例では、２個のスイッチ素子１２がソース領域３３を兼用する形態となっており、このようなスイッチ素子１２を覆うように、層間絶縁膜３６，３７及び３８がこの順で設けられている。層間絶縁膜３８は、特に薄く形成されている。ソース領域３３は、プラグ３９を介して、層間絶縁膜３６上に形成された接地線４０に接続し、ドレイン領域３２は、プラグ４１を介して、層間絶縁膜３８上に形成された磁気抵抗素子１１に下面に接続している。磁気抵抗素子１１は、図示した例では、特開平１１−２１３６５０号公報に記載されたような、２層の垂直磁化膜の間に非磁性層であるトンネル絶縁膜を挟持した構成のものである。また、層間絶縁膜３８の下には、層間絶縁膜３７に彫り込まれるように、書き込み線４２（図２における書き込み線ＷＷＬ１〜ＷＷＬ３に対応）が形成されている。隣接する磁気抵抗素子１１間の領域を埋めるように層間絶縁膜４３が形成されており、磁気抵抗素子１１の上面は、層間絶縁膜４３上に形成されて図示左右方向に延びるビット線４４（図２におけるビット線ＢＬ１〜ＢＬ３に対応）に接続している。さらに、層間絶縁膜４３やビット線４４を覆うように、保護膜を兼ねる層間絶縁膜４５が形成されている。
【００１１】
図２に示したメモリセルアレイにおけるメモリセルへのデータの書き込みは、データを書き込もうとするメモリセル（選択されたメモリセル）が属する列の書き込み線に、書き込み値（“０”または“１”）に応じた極性の書き込み電流を流して書き込み磁界を発生するとともに、そのメモリセルが属する行のビット線にアシスト電流を流してアシスト磁界を発生させ、書き込み磁界とアシスト磁界との和磁界によって、選択されたメモリセルのみにデータが書き込まれるようにして行われる。選択された行のビット線にアシスト電流を流すために、各ビット線の一端には、電源回路１４とそのビット線を接続するためのスイッチ素子１５が設けられ、他端には、その他端でビット線を接地するためのスイッチ素子１６が設けられている。スイッチ素子１５，１６は、典型的には、ＭＯＳ電界効果トランジスタによって構成される。
【００１２】
このようなメモリセルアレイにおいて、各ビット線ＢＬ１〜ＢＬ３の一端には、読み出し回路２０が設けられている。読み出し回路２０は、ワード線ＷＬ１〜ＷＬ３によって選択された列のメモリセルからそのメモリセルに書き込まれたデータを読み出すものである。具体的には、スイッチ素子１５，１６の全てをオフ状態とし、ワード線によって特定の列のスイッチ素子１２をオン状態とし、読み出し回路２０側から対象とするメモリセルの磁気抵抗素子１１の抵抗値を読み出し、その結果に基づいて“０”及び“１”のいずれが記録されているかを判定する。この場合、磁気抵抗素子１１の抵抗値の絶対値を測定するのではなく、たとえば読み出し回路２０内に参照セルを設け、その参照セルと磁気抵抗素子１１の抵抗との大小を比較して“０”及び“１”のいずれであるかを判定する。参照セルには、磁気抵抗素子１１において記録値が“０”のときの抵抗値と記録値が“１”であるときの抵抗値との中間となる抵抗値が設定されるようにする。そして、参照セルと磁気抵抗素子１１の双方に所定電流を流し、そのときに参照セル及び磁気抵抗素子１１の双方の両端の電圧を検出し、両者の電圧を比較することによって、参照セルの抵抗値の方が大きいか、磁気抵抗素子１１の抵抗値の方が大きいかを判定し、磁気抵抗素子１１に記録されたデータを判別する。
【００１３】
そのような読み出し回路として、例えば、米国特許第６２０５０７３号明細書に記載されたものがある。この読み出し回路では、定電流回路を用いるともに参照セルを流れる電流を電圧値に変換し、また、別の定電流回路を用いるとともに磁気抵抗素子を流れる電流を電圧値に変換し、両方の電圧値を比較することにより、磁気抵抗素子に記録されたデータを読み出すようにしている。
【００１４】
【発明が解決しようとする課題】
しかしながら、上述した従来の読み出し回路では、定電流回路を備えるとともに電流−電圧（Ｉ−Ｖ）変換を参照セル側及び磁気抵抗素子側の両方で行っているので回路規模が大きくなりがちである。また、電源と接地電位との間に定電流回路が挿入される構成であるので、動作電圧が高くなりがちである。
【００１５】
そこで本発明の目的は、磁気抵抗素子をメモリ素子として用いる磁気メモリ装置に適し、回路規模を小さくでき、かつ、動作電圧を低くすることができる読み出し回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の磁気メモリ装置の読み出し回路は、磁気抵抗素子を有するメモリセルに記録された情報を読み出す磁気メモリ装置の読み出し回路であって、磁気抵抗素子に対して直列に接続される参照セルと、磁気抵抗素子と参照セルとの接続点の電位と基準電位とを比較する比較器と、を有し、参照セルは、磁気抵抗素子がとり得る２つの抵抗値の中間の抵抗値を有する。
【００１７】
本発明は、磁気抵抗素子に記録された情報に応じて、磁気抵抗素子と参照セルとの接続点の第２の電位が基準電位としての第１の電位よりも大きくなったり小さくなったりするようにしておいて、比較器によって第１の電位と第２の電位との大小関係を検出することにより、磁気抵抗素子に記録された情報を読み出そうとするものである。このような観点から、参照セルとしては、磁気抵抗素子がとり得る２つの抵抗値の中間の抵抗値を用い、参照セル及び磁気抵抗素子が電源電位と接地電位との間に直列に設けられるようにする。参照セルの抵抗値として、磁気抵抗素子がとり得る２つの抵抗値の中間の抵抗値を用いた場合、電源電位と接地電位との間の電位の半分の電位を第１の電位とする。又、この場合基準電位は、電源電位と接地電位との間に直列に挿入され相互に同じ抵抗値を有する２本の抵抗を用いることで決定できる。また、比較器としては、第１の電位が入力する第１の入力端子と第２の電位が入力する第２の入力端子とを有し、第１の電位及び第２の電位の大小関係に応じて“０”及び“１”に対応する論理レベルのいずれかを出力するコンパレータを用いることができる。
【００１８】
このような本発明の構成では、抵抗分割によって決定される電圧を検出するので、定電流回路を用いるとともに参照電流側及びセル電流側の両方で電流−電圧変換を行う従来の構成に比べ、回路規模を小さくすることができる。また、電圧降下が大きい定電流回路を用いなく済むので、動作電圧を低くすることが可能である。具体的には、磁気抵抗素子の読み出し電圧（読み出し時に磁気抵抗素子に印加される電圧）の２倍程度の電源電圧で済む。
【００１９】
【発明の実施の形態】
次に、本発明の好ましい実施の形態について、図面を参照して説明する。図１は本発明の実施の一形態の読み出し回路の構成を示す回路図である。ここでは、図２に示した構成においてメモリセルアレイの１行分のメモリセルからビット線４４を介してデータを読み出す読み出し回路２０として、本実施の形態の読み出し回路を説明する。
【００２０】
ここでメモリセルアレイのビット線４４には、複数のメモリセルが接続しており、各メモリセルにおいて、磁気抵抗素子１１の一端がビット線４４に接続し、磁気抵抗素子１１の他端とスイッチ素子１２の一端が相互に接続し、スイッチ素子１２の他端が接地されている。この実施の形態において、磁気抵抗素子１１としては、２層の強磁性体層間に非磁性層を挟み込んだものであって、強磁性体層における磁化の方向に応じて二値の情報（“０”，“１”）を記録し、記録された情報に応じて電気抵抗値が変化するものが使用される。特に、非磁性層がトンネル絶縁膜であるものが好ましく使用される。各強磁性体層は、面内磁化膜であってもよいが、垂直磁化膜であることが好ましい。
【００２１】
読み出し回路２０には、参照セル５０が設けられている。参照セル５０は、磁気抵抗素子１１において記録値が“０”のときの抵抗値と記録値が“１”であるときの抵抗値との中間となる抵抗値を有するものである。例えば、メモリセルの各磁気抵抗素子１１と同一プロセスで参照用の磁気抵抗素子を４個形成し、このうち２個を直列に接続して一方に“１”を他方に“０”を記録し、残りの２個も直列に接続して一方に“１”を他方に“０”を記録し、このように直列接続されたものを相互に並列に接続することによって、ここで使用できる参照セル５０を得ることができる。参照セル５０の一端はビット線４４に接続し、参照セル５０の他端には電源電圧Ｖccが供給されている。参照セル５０の抵抗値をＲREFとする。
【００２２】
読み出し回路２０は、さらに、２本の抵抗５１，５２とコンパレータ（比較器）５３を備えている。抵抗５１，５２は同じ抵抗値であり相互に直列に接続されて電源Ｖccと接地点との間に挿入されている。コンパレータ５３の一方の入力端子ａは、ビット線４４と参照セル５０との接続点に接続し、コンパレータ５３の他方の入力端子ｂは、抵抗５１，５２の中点（相互接続点）に接続している。コンパレータ５３の出力はこの読み出し回路２０の出力端子５４に接続している。コンパレータ５３は、その２つの入力端子ａ，ｂへの入力電圧の大小関係に応じて、“０”または“１”に対応する論理レベルの信号を出力するものである。
【００２３】
抵抗５１，５２には、個別部品としての抵抗器、通常の半導体集積回路製造プロセスにより拡散抵抗として形成されるものを使用することができるほか、上述した参照セル５０と同じ構成のものを使用することができる。
【００２４】
次に、この読み出し回路の動作を説明する。ここでは、ビット線４４につながるメモリセルのうちの１つのメモリセルにおいてスイッチ素子１２がオン状態となり、そのオン状態となったメモリセルの磁気抵抗素子１１に記録されたデータ（“０”または“１”）を読み出すものとする。読み出し対象の磁気抵抗素子１１の抵抗値をＲMTJで表す。
【００２５】
参照セル５０と選択された磁気抵抗素子１１とは、電源Ｖccと接地電位との間に直列に挿入されることとなるので、コンパレータ５３の入力端子ａの電位は、電源電圧Ｖccを直列接続の抵抗ＲMTJと抵抗ＲREFとによって分圧した値となる。一方、抵抗５１，５２の抵抗値が等しいことにより、これら抵抗５１，５２の中点すなわちコンパレータ５３の入力端子ｂの電位は、電源電圧Ｖccのちょうど半分の電位すなわちＶcc／２となっている。
【００２６】
参照セル５０の抵抗値ＲREFは、上述したように、“０”が記録されたときの磁気抵抗素子１１の抵抗値と“１”が記録されたときの磁気抵抗素子１１の抵抗値の中間の値とされている。ここで、磁気抵抗素子１１がとり得る２つの抵抗値のうち高い方を“０”に低い方を“１”に割り当てたものとする。選択された磁気抵抗素子１１に“０”が記録されていれば、その抵抗値ＲMTJは参照セル５０の抵抗値ＲREFよりも大きくなるので、コンパレータ５３の入力端子ａの電位はＶcc／２より大きくなる。逆に、選択された磁気抵抗素子１１に“１”が記録されていれば、その抵抗値ＲMTJは参照セル５０の抵抗値ＲREFよりも小さくなるので、コンパレータ５３の入力端子ａの電位はＶcc／２より小さくなる。コンパレータ５３のもう１つの入力端子ｂの電位はＶcc／２に固定されているから、結局、選択された磁気抵抗素子１１に“０”が記録されていればコンパレータ５３において入力端子ａの方が入力端子ｂより電位が高くなり、“１”が記録されていれば入力端子ｂの方が入力端子ａより電位が高くなる。コンパレータ５３は、入力端子ａと入力端子ｂの電位の大小関係に応じて“０”または“１”を出力するから、出力端子５４には、選択された磁気抵抗素子１１に記録された情報が読み出されることになる。
【００２７】
以上の説明においては、磁気抵抗素子１１がとり得る２つの抵抗値のうち高い方を“０”に低い方を“１”に割り当てるものとしたが、磁気抵抗素子１１がとり得る２つの抵抗値のうち高い方を“１”に低い方を“０”に割り当てた場合であっても、上述と同様の動作により、選択された磁気抵抗素子１１に記録された情報が出力端子５４から読み出されることになる。
【００２８】
また、当業者には自明のことであるが、電源Ｖccと接地電位とは相対的なものであるので、メモリセルにおいて磁気抵抗素子１１が接地電位でなく電源電位に接続するようにしてもよい。その場合は、参照セル５０は電源でなく接地電位に接続されることになる。
【００２９】
以上、本発明の好ましい実施の形態について説明した。本発明の読み出し回路は、面内磁化膜を用いた磁気抵抗素子をメモリ素子として用いる磁気メモリ装置にも、垂直磁化膜を用いた磁気抵抗素子をメモリ素子として用いる磁気メモリ装置にも、等しく適用できるものである。
【００３０】
【発明の効果】
以上説明したように本発明は、参照セルと磁気抵抗素子との抵抗分割によって決定される電圧を検出するので、定電流回路を用いるとともに参照電流側及びセル電流側の両方で電流−電圧変換を行う従来の構成に比べ、回路規模を小さくすることができるとともに、動作電圧を低くすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態の読み出し回路の構成を示す回路図である。
【図２】ＭＲＡＭのメモリセルアレイの構成の一例を示す回路図である。
【図３】メモリセルの構成の一例を示す断面図である。
【符号の説明】
１１    磁気抵抗素子
１２，１５，１６    スイッチ素子
１３    書き込み回路
１４    電源回路
２０    読み出し回路
３０    半導体基板
３１    素子分離領域
３２    ドレイン領域
３３    ソース領域
３４    ゲート絶縁膜
３５，ＷＬ１〜ＷＬ３    ワード線
３６〜３８，４３，４５    層間絶縁膜
３９，４１    プラグ
４０    接地線
４２，ＷＷＬ１〜ＷＷＬ３    書き込み線
４４，ＢＬ１〜ＢＬ３    ビット線
５０    参照セル
５１，５２    抵抗
５３    コンパレータ
５４  出力端子
ａ，ｂ    入力端子
【図１】
0004775926.tif 000002
【図２】
0004775926.tif 000003
【図３】
0004775926.tif 000004