(57)【特許請求の範囲】
【請求項１】
データ読み出し用の第１ビット線および参照電位読み出し用の第２ビット線を有するビット線対と、
イコライズ信号が活性化されたときに、前記第１ビット線と前記第２ビット線とを導通させるイコライズ回路と、
前記第１ビット線の電位が前記第２ビット線の電位よりも高いときは所定の第１電位を前記第１ビット線に印加するとともに該第１電位よりも低い所定の第２電位を前記第２ビット線に印加し、且つ、該第１ビット線の電位が該第２ビット線の電位よりも低いときは前記第２電位を該第１ビット線に印加するとともに前記第１電位を該第２ビット線に印加するセンスアンプと、
前記第１ビット線に一方の主電極が接続され且つ対応するワード線に制御電極が接続されたトランジスタと、該トランジスタの他方の主電極に一方の電極が接続され且つ他方の電極からプレート電圧を入力する強誘電体キャパシタとを有する、複数のデータ用メモリセルと、
第１参照用ワード線が活性化されたときに前記第２ビット線に前記第１電位を印加する第１ＳＲＡＭセルと、第２参照用ワード線が活性化されたときに前記第２ビット線に前記第２電位を印加する第２ＳＲＡＭセルとを用いて、該第２ビット線を前記第１、第２電位の中間電位に設定する参照用メモリセルと、
を有することを特徴とする強誘電体メモリ。
【請求項２】
前記第１参照用ワード線が活性化されたときに前記第１ＳＲＡＭセルが前記第１ビット線に前記第２電位を印加し、且つ、前記第２参照用ワード線が活性化されたときに前記第２ＳＲＡＭセルが前記第１ビット線に前記第１電位を印加することにより、前記第１ビット線を前記第１、第２電位の中間電位に設定することを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記センスアンプが前記第１ビット線に前記第２電位を印加し且つ前記第２ビット線に前記第１電位を印加した状態で前記第１参照用ワード線を活性化することにより前記第１ＳＲＡＭセルへの参照値書き込みが行われ、
前記センスアンプが前記第１ビット線に前記第１電位を印加し且つ前記第２ビット線に前記第２電位を印加した状態で前記第２参照用ワード線を活性化することにより前記第２ＳＲＡＭセルへの参照値書き込みが行われる、
ことを特徴とする請求項２に記載の強誘電体メモリ。
【請求項４】
データ読み出し用の第１ビット線および参照電位読み出し用の第２ビット線を有するビット線対と、
イコライズ信号が活性化されたときに、前記第１ビット線と前記第２ビット線とを導通させるイコライズ回路と、
前記第１ビット線の電位が前記第２ビット線の電位よりも高いときは所定の第１電位を前記第１ビット線に印加するとともに該第１電位よりも低い所定の第２電位を前記第２ビット線に印加し、且つ、該第１ビット線の電位が該第２ビット線の電位よりも低いときは前記第２電位を該第１ビット線に印加するとともに前記第１電位を該第２ビット線に印加するセンスアンプと、
前記第１ビット線に一方の主電極が接続され且つ対応するワード線に制御電極が接続されたトランジスタと、該トランジスタの他方の主電極に一方の電極が接続され且つ他方の電極からプレート電圧を入力する強誘電体キャパシタとを有する、複数のデータ用メモリセルと、
参照用ワード線が活性化されたときに前記第２ビット線に前記第１電位を印加する第１ＥＰＲＯＭセルと、前記参照用ワード線が活性化されたときに前記第２ビット線に前記第２電位を印加する第２ＥＰＲＯＭセルとを用いて、該第２ビット線を前記第１、第２電位の中間電位に設定する参照用メモリセルと、
を有することを特徴とする強誘電体メモリ。
【請求項５】
データ読み出し用の第１ビット線および参照電位読み出し用の第２ビット線を有するビット線対と、
イコライズ信号が活性化されたときに、前記第１ビット線と前記第２ビット線とを導通させるイコライズ回路と、
前記第１ビット線の電位が前記第２ビット線の電位よりも高いときは所定の第１電位を前記第１ビット線に印加するとともに該第１電位よりも低い所定の第２電位を前記第２ビット線に印加し、且つ、該第１ビット線の電位が該第２ビット線の電位よりも低いときは前記第２電位を該第１ビット線に印加するとともに前記第１電位を該第２ビット線に印加するセンスアンプと、
前記第１ビット線に一方の主電極が接続され且つ対応するワード線に制御電極が接続されたトランジスタと、該トランジスタの他方の主電極に一方の電極が接続され且つ他方の電極からプレート電圧を入力する強誘電体キャパシタとを有する、複数のデータ用メモリセルと、
参照用ワード線が活性化されたときに前記第２ビット線に前記第１電位を印加する第１ＤＲＡＭセルと、前記参照用ワード線が活性化されたときに前記第２ビット線に前記第２電位を印加する第２ＤＲＡＭセルとを用いて、該第２ビット線を前記第１、第２電位の中間電位に設定する参照用メモリセルと、
を有し、
前記第１、第２ＤＲＡＭセルに対する前記第１、第２電位の書き込みと当該書き込み後のリフレッシュ動作とを行うＤＲＡＭ制御回路をさらに有することを特徴とする強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、強誘電体キャパシタの分極の極性によって二値データを記憶する強誘電体メモリに関し、特に、１Ｔ／１Ｃ（１トランジスタ／１キャパシタ）型の強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリは、データ用メモリセルに設けられた強誘電体キャパシタを正または負に飽和分極させることによって、二値データを記憶する。かかる強誘電体メモリとしては、１Ｔ／１Ｃ型のものと、２Ｔ／２Ｃ型のものとが知られている。
【０００３】
１Ｔ／１Ｃ型強誘電体メモリでは、１個のデータ用メモリセルに、１個のトランジスタと１個の強誘電体キャパシタとが設けられる。さらに、この型の強誘電体メモリでは、１本のビット線毎に１個の１Ｔ／１Ｃ型参照用メモリセルが設けられる。そして、データ用メモリセルから読み出した電位（読み出し電位）と参照用メモリセルから読み出した電位（参照電位）とを比較することにより、かかるデータ用メモリセルの記憶値が判定される。
【０００４】
一方、２Ｔ／２Ｃ型強誘電体メモリでは、１個のデータ用メモリセルに、２個のトランジスタと２個の強誘電体キャパシタとが設けられる。この型の強誘電体メモリでは、強誘電体キャパシタ対に、相補データが書き込まれる。そして、かかる強誘電体キャパシタ対から読み出した電位を比較することにより、記憶値が判定される。
【０００５】
１Ｔ／１Ｃ型強誘電体メモリは、回路規模が小さく、高集積化が容易であるという利点を有している。その反面、１Ｔ／１Ｃ型強誘電体メモリには、参照用メモリセル内の強誘電体キャパシタが劣化し易いという欠点がある。これは、参照用メモリセルに対するアクセス頻度が、データ用メモリセルに対するアクセス頻度と比較して非常に多くなるためである。例えば、１本のビット線に２５６個のデータ用メモリセルが接続されている場合、これらのデータ用メモリセルの記憶データを１回ずつ読み出そうとすると、参照用メモリセルへのアクセスは２５６回になる。この劣化は、参照用メモリセルから読み出される参照電位の低下を招き、読み出しデータの信頼性や素子寿命を低下させる原因になる。
【０００６】
強誘電体キャパシタの劣化を抑制するための技術としては、例えば下記特許文献１〜４で開示されたものが知られている。
【０００７】
特許文献１の技術では、２個の強誘電体キャパシタの分極状態を交互に切り換えることによって、強誘電体キャパシタの劣化を抑制している（特許文献１の段落００１１、００５９等参照）。
【０００８】
特許文献２の技術では、強誘電体キャパシタと並列に常誘電キャパシタを設けることにより、強誘電体キャパシタの劣化を抑制している（特許文献２の段落００４０、図１等参照）。
【０００９】
特許文献３の技術では、小ブロック毎に参照用メモリセルを設けることによって、該参照用メモリセルに対するアクセス頻度を減らし、これにより、参照用メモリセル内に設けられた強誘電体キャパシタの劣化を抑制している（特許文献３の段落００２２〜００２４参照）。
【００１０】
特許文献４の技術では、読み出しサイクル毎に参照用メモリセルを切り替えることにより、該参照用メモリセルに対するアクセス頻度を減らし、これにより、参照用メモリセル内に設けられた強誘電体キャパシタの劣化を抑制している（特許文献４の段落００６１参照）。
【特許文献１】特開平９−２６５７８５号公報
【特許文献２】特開２０００−１８７９８９号公報
【特許文献３】特開２００２−１５５６２号公報
【特許文献４】特開２００４−８７０４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述の特許文献１〜４の技術では、強誘電体キャパシタの劣化を多少は抑制できるものの、データ用メモリセルと同等の寿命を得ることはできない。このため、これらの技術では、読み出しデータの信頼性を十分に高めることはできなかった。
【００１２】
また、特許文献３、４の技術では、参照用メモリセルの個数を多くすることにより、該参照用メモリセルに設けられた強誘電体キャパシタの劣化をさらに低減することができる。しかしながら、参照用メモリセルの個数を多くするほど、回路規模が大きくなるので、高集積化が可能であるという１Ｔ／１Ｃ型強誘電体メモリの利点が損なわれる。
【００１３】
この発明の課題は、参照用メモリセル数を増大させること無しに、読み出しデータの信頼性が高く且つ素子寿命が長い１Ｔ／１Ｃ型強誘電体メモリを提供することにある。
【課題を解決するための手段】
【００１４】
（１）第１の発明に係る強誘電体メモリは、データ読み出し用の第１ビット線および参照電位読み出し用の第２ビット線を有するビット線対と、イコライズ信号が活性化されたときに第１ビット線と第２ビット線とを導通させるイコライズ回路と、第１ビット線の電位が第２ビット線の電位よりも高いときは所定の第１電位を第１ビット線に印加するとともに第１電位よりも低い所定の第２電位を第２ビット線に印加し且つ第１ビット線の電位が第２ビット線の電位よりも低いときは第２電位を第１ビット線に印加するとともに第１電位を第２ビット線に印加するセンスアンプと、第１ビット線に一方の主電極が接続され且つ対応するワード線に制御電極が接続されたトランジスタと該トランジスタの他方の主電極に一方の電極が接続され且つ他方の電極からプレート電圧を入力する強誘電体キャパシタとを有する複数のデータ用メモリセルと、第１参照用ワード線が活性化されたときに第２ビット線に第１電位を印加する第１ＳＲＡＭセルと第２参照用ワード線が活性化されたときに第２ビット線に第２電位を印加する第２ＳＲＡＭセルとを用いて第２ビット線を第１、第２電位の中間電位に設定する参照用メモリセルとを有する。
【００１５】
（２）第２の発明に係る強誘電体メモリは、データ読み出し用の第１ビット線および参照電位読み出し用の第２ビット線を有するビット線対と、イコライズ信号が活性化されたときに第１ビット線と第２ビット線とを導通させるイコライズ回路と、第１ビット線の電位が第２ビット線の電位よりも高いときは所定の第１電位を第１ビット線に印加するとともに第１電位よりも低い所定の第２電位を第２ビット線に印加し且つ第１ビット線の電位が第２ビット線の電位よりも低いときは第２電位を第１ビット線に印加するとともに第１電位を第２ビット線に印加するセンスアンプと、第１ビット線に一方の主電極が接続され且つ対応するワード線に制御電極が接続されたトランジスタと該トランジスタの他方の主電極に一方の電極が接続され且つ他方の電極からプレート電圧を入力する強誘電体キャパシタとを有する複数のデータ用メモリセルと、参照用ワード線が活性化されたときに第２ビット線に第１電位を印加する第１ＥＰＲＯＭセルと参照用ワード線が活性化されたときに第２ビット線に第２電位を印加する第２ＥＰＲＯＭセルとを用いて第２ビット線を第１、第２電位の中間電位に設定する参照用メモリセルとを有する。
【００１６】
（３）第３の発明に係る強誘電体メモリは、データ読み出し用の第１ビット線および参照電位読み出し用の第２ビット線を有するビット線対と、イコライズ信号が活性化されたときに第１ビット線と第２ビット線とを導通させるイコライズ回路と、第１ビット線の電位が第２ビット線の電位よりも高いときは所定の第１電位を第１ビット線に印加するとともに第１電位よりも低い所定の第２電位を第２ビット線に印加し且つ第１ビット線の電位が第２ビット線の電位よりも低いときは第２電位を第１ビット線に印加するとともに第１電位を第２ビット線に印加するセンスアンプと、第１ビット線に一方の主電極が接続され且つ対応するワード線に制御電極が接続されたトランジスタと該トランジスタの他方の主電極に一方の電極が接続され且つ他方の電極からプレート電圧を入力する強誘電体キャパシタとを有する複数のデータ用メモリセルと、参照用ワード線が活性化されたときに第２ビット線に第１電位を印加する第１ＤＲＡＭセルと参照用ワード線が活性化されたときに第２ビット線に第２電位を印加する第２ＤＲＡＭセルとを用いて第２ビット線を第１、第２電位の中間電位に設定する参照用メモリセルとを有し、第１、第２ＤＲＡＭセルに対する第１、第２電位の書き込みと当該書き込み後のリフレッシュ動作とを行うＤＲＡＭ制御回路をさらに有する。
【発明の効果】
【００１７】
第１〜第３の発明によれば、非強誘電体キャパシタを用いないメモリセルを１本の第２ビット線に２個ずつ接続することによって、該第２ビット線を第１電位と第２電位との中間電位に設定することとした。これにより、強誘電体メモリの、読み出しデータの信頼性および素子寿命を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１９】
第１の実施の形態
この発明の第１実施形態に係る強誘電体メモリについて、図１の回路図を用いて説明する。
【００２０】
図１に示したように、この実施形態に係る強誘電体メモリ１００は、ビット線対ＢＰ１〜ＢＰｍと、イコライズ用制御線ＥＱＬと、イコライズ用トランジスタＥＱ１〜ＥＱｍと、センスアンプ１０１と、データ用メモリセル１０２−１１〜１０２−ｍｎと、参照用メモリセル１０３−１１〜１０３−ｍ２と、データ用ワード線ＷＬ１〜ＷＬｎと、参照用ワード線ＷＬref1，ＷＬref2とを備えている。
【００２１】
ビット線対ＢＰ１〜ＢＰｍは、データ読み出し用の第１ビット線ＢＬ１〜ＢＬｍと、参照電位読み出し用の第２ビット線／ＢＬ１〜／ＢＬｍとを有する。これらのビット線対ＢＰ１〜ＢＰｍは、データ用メモリセル１０２−１１〜１０２−ｍｎの各行に対応させて、配置される。
【００２２】
イコライズ用トランジスタＥＱ１〜ＥＱｍは、イコライズ用制御線ＥＱＬがハイレベル（ここではＶＣＣとする）に設定されたときにオンし、ビット線対ＢＰ１〜ＢＰｍ内の第１、第２ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍを相互に導通させる。これにより、各ビット線対の電位が、同一になる。一方、イコライズ用制御線ＥＱＬがローレベル（ここでは零ボルトとする）に設定されたとき、イコライズ用トランジスタＥＱ１〜ＥＱｍはオフして、ビット線対ＢＰ１〜ＢＰｍ内の第１、第２ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍが電気的に絶縁される。
【００２３】
センスアンプ１０１は、各ビット線対ＢＰ１〜ＢＰｍ毎に、第１ビット線ＢＬ１〜ＢＬｎの電位と第２ビット線／ＢＬ１〜／ＢＬｍの電位とを比較する。そして、センスアンプ１０１は、第１ビット線の電位が第２ビット線の電位よりも高いときはハイレベル電位（ＶＣＣ）を第１ビット線に印加するとともにローレベル電位（零ボルト）を第２ビット線に印加し、また、第１ビット線の電位が第２ビット線の電位よりも低いときはローレベル電位を第１ビット線に印加するとともにハイレベル電位を第２ビット線に印加する。加えて、センスアンプ１０１は、後述のようにして、データ用メモリセル１０２−１１〜１０２−ｍｎや参照用メモリセル１０３−１１〜１０３−ｍ２に対してデータおよび参照値の書き込み／読み出しを行う。
【００２４】
データ用メモリセル１０２−１１〜１０２−ｍｎは、行列状に配置される。各データ用メモリセル１０２−１１〜１０２−ｍｎは、それぞれ、１個のトランジスタＴｄと、１個のキャパシタＣｄとを備えている。すなわち、この実施形態に係る強誘電体メモリは、１Ｔ／１Ｃ型の強誘電体メモリである。トランジスタＴｄは、対応する第１ビット線にソースが接続され且つ対応するワード線にゲートが接続されている。キャパシタＣｄは、対応するトランジスタＴｄのドレインに一方の電極が接続され且つ他方の電極からプレート電圧Ｖｐを入力する。
【００２５】
参照用メモリセル１０３−１１〜１０３−ｍ２は、各ビット線対ＢＰ１〜ＢＰｍ毎に、２個ずつ設けられている。この実施形態では、これらの参照用メモリセル１０３−１１〜１０３−ｍ２を、ＳＲＡＭ(Static Random Access Memory) セルで構成する。すなわち、各参照用メモリセル１０３−１１〜１０３−ｍ２は、ｐＭＯＳトランジスタＴ１およびｎＭＯＳトランジスタＴ２が構成する反転回路（以下、反転回路Ｔ１，Ｔ２）と、ｐＭＯＳトランジスタＴ３およびｎＭＯＳトランジスタＴ４が構成する反転回路（以下、反転回路Ｔ３，Ｔ４）と、これら反転回路と第１、第２ビット線との間に設けられたゲート用のｎＭＯＳトランジスタＴ５，Ｔ６とを有する。反転回路Ｔ１，Ｔ２および反転回路Ｔ３，Ｔ４の出力電位は、他方の反転回路の入力電位となる。また、トランジスタＴ５，Ｔ６のゲートは、参照用ワード線ＷＬref1，ＷＬref2のうち、対応するものに接続されている。各ビット線対ＢＰ１〜ＢＰｍに設けられた参照用メモリセル対のうち、一方の参照用メモリセル（この実施形態では左列の参照用メモリセル１０３−１１，１０３−２１，・・・，１０３−ｍ１とする）は、第１参照用ワード線ＷＬref1がハイレベルになったときに、第１ビット線ＢＬ１〜ＢＬｍにローレベル電位を印加するとともに第２ビット線／ＢＬ１〜／ＢＬｍにハイレベル電位を印加する。また、他方の参照用メモリセル（この実施形態では右列の参照用メモリセル１０３−１２，１０３−２２，・・・，１０３−ｍ２とする）は、第２参照用ワード線ＷＬref2がハイレベルになったときに、第１ビット線ＢＬ１〜ＢＬｍにハイレベル電位を印加するとともに第２ビット線／ＢＬ１〜／ＢＬｍにローレベル電位を印加する。このように、この実施形態では、参照用メモリセル対に互いに逆の電位を出力させることによって、ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍの電位をローレベルとハイレベルとの中間電位（すなわちＶＣＣ／２）に設定する（後述）。
【００２６】
以下、図１に示した強誘電体メモリ１００の動作について説明する。
【００２７】
まず、参照用メモリセル１０３−１１〜１０３−ｍ１に参照値を書き込む動作を説明する。
【００２８】
最初に、参照用ワード線ＷＬref1がハイレベルに設定される。これにより、参照用メモリセル１０３−１１〜１０３−ｍ２内のゲート用ＭＯＳトランジスタＴ５，Ｔ６が、それぞれオンする。
【００２９】
次に、センスアンプ１０１が、第１ビット線ＢＬ１〜ＢＬｍにローレベルを印加し、且つ、第２ビット線／ＢＬ１〜／ＢＬｍにハイレベルを印加する。これにより、反転回路Ｔ１，Ｔ２にはハイレベルが入力され、且つ、反転回路Ｔ３，Ｔ４にはローレベルが入力される。反転回路Ｔ１，Ｔ２にハイレベルが入力されると、ｐＭＯＳトランジスタＴ１はオフし且つｎＭＯＳトランジスタＴ２はオンする。一方、反転回路Ｔ３，Ｔ４にローレベルが入力されると、ｐＭＯＳトランジスタＴ３はオンし且つｎＭＯＳトランジスタＴ４はオフする。これにより、反転回路Ｔ１，Ｔ２の出力はローレベルに固定され且つ反転回路Ｔ３，Ｔ４の出力はハイレベルに固定される。
【００３０】
続いて、参照用ワード線ＷＬref1がローレベルに設定される。これにより、ゲート用ＭＯＳトランジスタＴ５，Ｔ６がオフして、参照用メモリセル１０３−１１〜１０３−ｍｎとビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍとが電気的に絶縁される。ここで、上述のように、反転回路Ｔ１，Ｔ２および反転回路Ｔ３，Ｔ４の出力電位は、他方の反転回路の入力電位となっている。このため、参照用メモリセル１０３−１１〜１０３−ｍｎとビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍとが電気的に絶縁された後も、反転回路Ｔ１，Ｔ２の出力はローレベルに維持され且つ反転回路Ｔ３，Ｔ４の出力はハイレベルに維持される。
【００３１】
その後、センスアンプ１０１が、ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍへの出力をハイインピーダンスにする。
【００３２】
参照用メモリセル１０３−１２〜１０３−ｍ２に参照値を書き込む動作も、参照用メモリセル１０３−１１〜１０３−ｍ１と同様である。但し、この実施形態では、参照用メモリセル１０３−１２〜１０３−ｍ２では、反転回路Ｔ１，Ｔ２の出力はハイレベルに固定され且つ反転回路Ｔ３，Ｔ４の出力はローレベルに固定される。
【００３３】
次に、強誘電体メモリ１００のデータ読み出し動作について、データ用メモリセル１０２−１１〜１０２−ｍ１からなる列より同時にデータ読み出しを行う場合を例に採って説明する。
【００３４】
最初に、イコライズ用制御線ＥＱＬがハイレベルに設定される。これにより、イコライズ用トランジスタＥＱ１〜ＥＱｍがオンして、各ビット線対ＢＰ１〜ＢＰｍ内の第１ビット線ＢＬ１〜ＢＬｍと第２ビット線／ＢＬ１〜／ＢＬｍとが接続され、これらビット線の電位が同一になる。その後、イコライズ用制御線ＥＱＬをローレベルに設定して、ビット線対ＢＰ１〜ＢＰｍを電気的に絶縁する。
【００３５】
次に、参照用ワード線ＷＬref1，ＷＬref2を、ハイレベルに設定する。参照用ワード線ＷＬref1がハイレベルに設定されることにより、参照用メモリセル１０３−１１〜１０３−ｍ１内のＭＯＳトランジスタＴ５，Ｔ６がそれぞれオンして、反転回路Ｔ１，Ｔ２と第１ビット線ＢＬ１〜ＢＬｍとが導通し、且つ、反転回路Ｔ３，Ｔ４と第２ビット線／ＢＬ１〜／ＢＬｍとが導通する。上述のように、参照用メモリセル１０３−１１では、反転回路Ｔ１，Ｔ２の出力はローレベルに固定され且つ反転回路Ｔ３，Ｔ４の出力はハイレベルに固定されているので、第１ビット線ＢＬ１〜ＢＬｍにはローレベルが出力され且つ第２ビット線／ＢＬ１〜／ＢＬｍにはハイレベルが出力される。一方、参照用メモリセル１０３−１２では、反転回路Ｔ１，Ｔ２の出力はハイレベルに固定され且つ反転回路Ｔ３，Ｔ４の出力はローレベルに固定されているので、第１ビット線ＢＬ１〜ＢＬｍにはハイレベルが出力され且つ第２ビット線／ＢＬ１〜／ＢＬｍにはローレベルが出力される。したがって、ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍの電位は、それぞれ、ローレベルとハイレベルとの中間電位（ＶＣＣ／２）となる。その後、参照用ワード線ＷＬref1，ＷＬref2がローレベルに設定されて、参照用メモリセル１０３−１１〜１０３−ｍ２と、各ビット線対ＢＰ１〜ＢＰｍとが、電気的に絶縁される。
【００３６】
続いて、データ用ワード線ＷＬ１がハイレベルに設定される。これにより、データ用メモリセル１０２−１１〜１０２−ｍ１のトランジスタＴｄがオンして、強誘電体キャパシタＣｄの分極状態に応じた電位（ハイレベルまたはローレベル）が第１ビット線ＢＬ１〜ＢＬｍに出力される。例えば、データ用メモリセル１０２−１１において、ハイレベルが出力された場合には、第１ビット線ＢＬ１の電位は、上述の中間電位（ＶＣＣ／２）から上昇する。すなわち、第１ビット線ＢＬ１の電位が第２ビット線／ＢＬ１の電位よりも高くなるので、センスアンプ１０１は、第１ビット線ＢＬ１をハイレベル（ＶＣＣ）に設定し且つ第２ビット線／ＢＬ１をローレベル（零ボルト）に設定する。一方、データ用メモリセル１０２−１１がローレベルを出力した場合、第１ビット線ＢＬ１の電位は、中間電位から下降する。すなわち、第１ビット線ＢＬ１の電位が第２ビット線／ＢＬ１の電位よりも低くなるので、センスアンプ１０１は、第１ビット線ＢＬ１をローレベルに設定し且つ第２ビット線／ＢＬ１をハイレベルに設定する。他のデータ用メモリセル１０２−２１〜１０２−ｍ１の動作も、これと同様である。第１、第２ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍの電位は、読み出し電位として、強誘電体メモリ１００から出力される。また、データ用メモリセル１０２−１１内の強誘電体キャパシタＣｄに、第１ビット線ＢＬ１の電位が、上書きされる。
【００３７】
その後、データ用ワード線ＷＬ１の電位がローレベルに設定されて、読み出し処理が終了する。
【００３８】
以上説明したように、この実施形態に係る強誘電体メモリ１００は、参照用メモリセル１０３−１１〜１０３−ｍ２として、ＳＲＡＭセルを使用した。このため、この実施形態の参照用メモリセルは、参照電位を読み出すことによる疲労が、実質的に発生しない。したがって、素子疲労の原因となるのはデータ用メモリセル１０２−１１〜１０２−ｍｎのみであるので、読み出し時の信頼性や強誘電体メモリ素子の寿命を、２Ｔ／２Ｃ型強誘電体メモリと同等にまで向上させることができる。
【００３９】
さらに、この実施形態では、参照用メモリセル１０３−１１〜１０３−ｍ２としてＳＲＡＭセルを用いたので、参照電位をビット線対ＢＰ１〜ＢＰｍに読み出す際の動作を高速化することができる。
【００４０】
加えて、この実施形態では、ビット線対ＢＰ１〜ＢＰｍの初期電位を中間電位（ＶＣＣ／２）に設定するので、データ用メモリセル１０２−１１〜１０２−ｍｎからのデータ読み出しを開始してからセンスアンプ１０１が電圧印加を開始するまでの所要時間を短縮することができ、したがって、データ読み出し動作を高速化することができる。
【００４１】
また、この実施形態では、ビット線対ＢＰ１〜ＢＰｍ毎に２個のＳＲＡＭセルを設けるだけでよいので、強誘電体メモリの高集積化が容易である。
【００４２】
なお、この実施形態では、参照用メモリセル１０３−１２〜１０３−ｍ２で第１ビット線ＢＬ１〜ＢＬｍにも参照電位を印加することとしたが、第２ビット線／ＢＬ１〜／ＢＬｍのみに参照電位を印加することとしてもよい。
【００４３】
第２の実施の形態
次に、この発明の第２の実施形態に係る強誘電体メモリについて、図２の回路図を用いて説明する。図２において、図１と同じ符号を付した構成要素は、それぞれ、図１の場合と同じものを示している。
【００４４】
図２に示したように、この実施形態に係る強誘電体メモリ２００は、参照用メモリセル２０１−１１〜２０１−ｍ２を備えている。
【００４５】
参照用メモリセル２０１−１１〜２０１−ｍ２は、第２ビット線／ＢＬ１〜／ＢＬｍ毎に、２個ずつ設けられている。この実施形態では、これらの参照用メモリセル２０１−１１〜２０１−ｍ２を、それぞれ、ＥＰＲＯＭ(Erasable Programmable Read Only Memory)セルで構成する。
【００４６】
これらのＥＰＲＯＭセル２０１−１１〜２０１−ｍ２は、対応する第２ビット線／ＢＬ１〜／ＢＬｍにソースが接続され、ドレインが電源（例えばＶＣＣ）に接続され、且つ、ゲートがデータ用ワード線ＷＬｎに接続されている。すなわち、この実施形態では、参照用ワード線が、データ用ワード線ＷＬｎと共通化されている。但し、データ用ワード線ＷＬ１〜ＷＬｎとは別個独立に参照用ワード線を設けてもよい。また、左列のＥＰＲＯＭセル２０１−１１〜２０１−ｍ１と右列のＥＰＲＯＭセル２０１−１２〜２０１−ｍ２とで、別個の参照用ワード線を設けてもよい。
【００４７】
ＥＰＲＯＭセル２０１−１１〜２０１−ｍ２のうち、一方のＥＰＲＯＭセル（この実施形態では左列のＥＰＲＯＭセル２０１−１１〜２０１−ｍ１とする）は、ワード線ＷＬｎがハイレベルになったときに、第２ビット線／ＢＬ１〜／ＢＬｍにハイレベル電位を印加する。また、他方のＥＰＲＯＭセル（この実施形態では右列のＥＰＲＯＭセル２０１−１２〜２０１−ｍ２とする）は、ワード線ＷＬｎがハイレベルになったときに、第２ビット線／ＢＬ１〜／ＢＬｍにローレベル電位を印加する。このように、この実施形態でも、上述の第１の実施形態と同様、参照用メモリセル対に互いに逆の電位を出力させことによって、ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍの電位をローレベルとハイレベルとの中間電位（すなわちＶＣＣ／２）に設定している。
【００４８】
周知のように、ＥＰＲＯＭセルは不揮発性メモリである。このため、ＥＰＲＯＭセル２０１−１１〜２０１−ｍ２への参照値の書き込みは、電源立ち上げ毎に行う必要はない。したがって、例えば強誘電体メモリ２００の出荷時などに公知の方法で、ＥＰＲＯＭセル２０１−１１〜２０１−ｍ２に参照値を書き込めばよく、このため、参照用メモリセル対への書き込みができるようにセンスアンプ１０１を構成する必要はない。
【００４９】
以下、図２に示した強誘電体メモリ２００の読み出し動作について、データ用メモリセル１０２−１ｎ〜１０２−ｍｎからなる列より同時にデータ読み出しを行う場合を例に採って説明する。
【００５０】
最初に、イコライズ用制御線ＥＱＬがハイレベルに設定される。これにより、イコライズ用トランジスタＥＱ１〜ＥＱｍがオンして、各ビット線対ＢＰ１〜ＢＰｍ内の第１ビット線ＢＬ１〜ＢＬｍと第２ビット線／ＢＬ１〜／ＢＬｍとが導通し、これらビット線の電位が同一になる。その後、イコライズ用制御線ＥＱＬをローレベルに設定して、ビット線対ＢＰ１〜ＢＰｍを電気的に絶縁する。
【００５１】
次に、ワード線ＷＬｎを、ハイレベルに設定する。ワード線ＷＬｎがハイレベルに設定されると、参照用メモリセル２０１−１１〜２０１−ｍ２がオンする。上述のように、この実施形態では、左列のＥＰＲＯＭセル２０１−１１〜２０１−ｍ１からはハイレベル電位が出力され且つ右列のＥＰＲＯＭセル２０１−１２〜２０１−ｍ２からはローレベル電位が出力される。このため、第２ビット線／ＢＬ１〜／ＢＬｍの電位は、それぞれ、ローレベルとハイレベルとの中間電位（ＶＣＣ／２）となる。また、ワード線ＷＬｎがハイレベルに設定されると、データ用メモリセル１０２−１ｎ〜１０２−ｍｎ内のＭＯＳトランジスタＴｄがそれぞれオンして、強誘電体キャパシタＣｄの分極状態に応じた電位（ハイレベルまたはローレベル）が、第１ビット線ＢＬ１〜ＢＬｍに出力される。例えば、データ用メモリセル１０２−１ｎにおいて、ハイレベルが出力された場合、第１ビット線ＢＬ１の電位は上昇する。これにより、第１ビット線ＢＬ１の電位が第２ビット線／ＢＬ１の電位よりも高くなるので、センスアンプ１０１は、第１ビット線ＢＬ１をハイレベル（ＶＣＣ）に設定し、且つ、第２ビット線／ＢＬ１をローレベルに設定する。このとき、第２ビット線／ＢＬ１の電位は、ＶＣＣ／２に維持される。一方、データ用メモリセル１０２−１ｎがローレベルを出力した場合、第１ビット線ＢＬ１の電位は下降する。すなわち、第１ビット線ＢＬ１の電位が第２ビット線／ＢＬ１の電位よりも低くなるので、センスアンプ１０１は、第１ビット線ＢＬ１をローレベルに設定し、且つ、第２ビット線／ＢＬ１をハイレベルに設定する。他のデータ用メモリセルの動作も、これと同様である。第１、第２ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍの電位は、読み出し電位として、強誘電体メモリ２００から出力される。また、データ用メモリセル１０２−１１内の強誘電体キャパシタＣｄに、第１ビット線ＢＬ１の電位が、上書きされる。
【００５２】
続いて、データ用ワード線ＷＬｎの電位がローレベルに設定されて、読み出し処理が終了する。
【００５３】
その後、ワード線ＷＬｎ−１，ＷＬｎ−２，・・・，ＷＬ１の電位をハイレベルに設定することにより、他の列のデータ用メモリセルの記憶値も、順次読み出される。このとき、第２ビット線／ＢＬ１〜／ＢＬｍの電位はＶＣＣ／２に維持されているので、各データ用メモリセルの分極に応じた電位を第１ビット線ＢＬ１〜ＢＬｍに出力するだけで、データ読み出しが行われる。
【００５４】
以上説明したように、この実施形態に係る強誘電体メモリ２００は、参照用メモリセル２０１−１１〜２０１−ｍ２として、２個ずつのＥＰＲＯＭセルを使用した。このため、この実施形態の参照用メモリセルは、参照電位を読み出すことによる疲労が、実質的に発生しない。したがって、素子疲労の原因となるのはデータ用メモリセル１０２−１１〜１０２−ｍｎのみであるので、読み出し時の信頼性や強誘電体メモリ素子の寿命を、２Ｔ／２Ｃ型強誘電体メモリと同等にまで向上させることができる。
【００５５】
さらに、この実施形態では、参照用メモリセル２０１−１１〜２０１−ｍ２としてＥＰＲＯＭセルを用いたので、参照電位をビット線対ＢＰ１〜ＢＰｍに読み出す際の動作を高速化することができる。
【００５６】
また、この実施形態では、ビット線対ＢＰ１〜ＢＰｍ毎に２個のＥＰＲＯＭセルを設けるだけでよいので、強誘電体メモリの高集積化が容易である。
【００５７】
第３の実施形態
次に、この発明の第３実施形態に係る強誘電体メモリについて、図３の回路図を用いて説明する。図３において、図１と同じ符号を付した構成要素は、それぞれ、図１の場合と同じものを示している。
【００５８】
図３に示したように、この実施形態に係る強誘電体メモリ３００は、参照用メモリセル３０１−１１〜３０１−ｍ２を備えている。
【００５９】
参照用メモリセル３０１−１１〜３０１−ｍ２は、第２ビット線／ＢＬ１〜／ＢＬｍ毎に、２個ずつ設けられている。この実施形態では、これらの参照用メモリセル３０１−１１〜３０１−ｍ２を、それぞれ、ＤＲＡＭ(Dynamic Random Access Memory)セルで構成する。
【００６０】
ＤＲＡＭセル３０１−１１〜３０１−ｍ２は、対応する第２ビット線／ＢＬ１〜／ＢＬｍにソースが接続され且つゲートがデータ用ワード線ＷＬｎに接続されたトランジスタＴｒと、一端が該トランジスタＴｒのドレインに接続され且つ他端からプレート電位を入力するキャパシタＣｒとを備えている。このように、この実施形態では、参照用ワード線が、データ用ワード線ＷＬｎと共通化されている。但し、データ用ワード線ＷＬ１〜ＷＬｎとは別個独立に参照用ワード線を設けてもよい。また、左列のＤＲＡＭ３０１−１１〜３０１−ｍ１と右列のＤＲＡＭ３０１−１２〜３０１−ｍ２とで、別個の参照用ワード線を設けてもよい。
【００６１】
ＤＲＡＭセル３０１−１１〜３０１−ｍ２のうち、左列のＤＲＡＭセル３０１−１１〜３０１−ｍ１は、ワード線ＷＬｎがハイレベルになったときに、第２ビット線／ＢＬ１〜／ＢＬｍにハイレベル電位を印加する。また、右列のＤＲＡＭセル３０１−１２〜３０１−ｍ２は、ワード線ＷＬｎがハイレベルになったときに、第２ビット線／ＢＬ１〜／ＢＬｍにローレベル電位を印加する。このように、この実施形態でも、上述の第１、第２の実施形態と同様、参照用メモリセル対に互いに逆の電位を出力させことによって、ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍの電位をローレベルとハイレベルとの中間電位（すなわちＶＣＣ／２）に設定している。
【００６２】
ＤＲＡＭセル３０１−１１〜３０１−ｍ２には、図示しないＤＲＡＭ制御回路を用いて、参照値の書き込みが行われる。このＤＲＡＭ制御回路は、ＤＲＡＭセル３０１−１１〜３０１−ｍ２のうち、左列のＤＲＡＭセル３０１−１１〜３０１−ｍ１にハイレベルを書き込み、且つ、右列のＤＲＡＭセル３０１−１２〜３０１−ｍ２にローレベルを書き込む。加えて、ＤＲＡＭ制御回路は、ＤＲＡＭセル３０１−１１〜３０１−ｍ２のリフレッシュを行う。この実施形態では、ＤＲＡＭセル３０１−１１〜３０１−ｍ２に書き込まれる値は参照値であり、ＤＲＡＭセル対の左側がハイレベルで右側がローレベルに固定されている。したがって、単に同じ値を周期的に書き込むだけで、ＤＲＡＭセル３０１−１１〜３０１−ｍ２に対するリフレッシュを行うことができる。但し、通常のＤＲＡＭと同様、各ＤＲＡＭセル３０１−１１〜３０１−ｍ２から読み出した電位をＤＲＡＭ制御回路内のセンスアンプで増幅して再書き込みすることとしてもよい。
【００６３】
以下、図３に示した強誘電体メモリ３００の動作について、データ用メモリセル１０２−１ｎ〜１０２−ｍｎからなる列より同時にデータ読み出しを行う場合を例に採って説明する。
【００６４】
最初に、イコライズ用制御線ＥＱＬがハイレベルに設定される。これにより、イコライズ用トランジスタＥＱ１〜ＥＱｍがオンして、各ビット線対ＢＰ１〜ＢＰｍ内の第１ビット線ＢＬ１〜ＢＬｍと第２ビット線／ＢＬ１〜／ＢＬｍとが導通し、これらビット線の電位が同一になる。その後、イコライズ用制御線ＥＱＬをローレベルに設定して、ビット線対ＢＰ１〜ＢＰｍを電気的に絶縁する。
【００６５】
次に、ワード線ＷＬｎを、ハイレベルに設定する。ワード線ＷＬｎがハイレベルに設定されると、参照用メモリセル３０１−１１〜３０１−ｍ２がオンする。上述のように、この実施形態では、左列のＤＲＡＭセル３０１−１１〜３０１−ｍ１からはハイレベル電位が出力され且つ右列のＤＲＡＭセル３０１−１２〜３０１−ｍ２からはローレベル電位が出力される。このため、第２ビット線／ＢＬ１〜／ＢＬｍの電位は、それぞれ、ローレベルとハイレベルとの中間電位（ＶＣＣ／２）となる。また、ワード線ＷＬｎがハイレベルに設定されると、データ用メモリセル１０２−１ｎ〜１０２−ｍｎ内のＭＯＳトランジスタＴｄがそれぞれオンして、強誘電体キャパシタＣｄの分極状態に応じた電位（ハイレベルまたはローレベル）が、第１ビット線ＢＬ１〜ＢＬｍに出力される。例えば、データ用メモリセル１０２−１ｎにおいて、ハイレベルが出力された場合、第１ビット線ＢＬ１の電位は上昇する。これにより、第１ビット線ＢＬ１の電位が第２ビット線／ＢＬ１の電位よりも高くなるので、センスアンプ１０１は、第１ビット線ＢＬ１をハイレベル（ＶＣＣ）に設定し、且つ、第２ビット線／ＢＬ１をローレベルに設定する。一方、データ用メモリセル１０２−１ｎがローレベルを出力した場合、第１ビット線ＢＬ１の電位は下降する。すなわち、第１ビット線ＢＬ１の電位が第２ビット線／ＢＬ１の電位よりも低くなるので、センスアンプ１０１は、第１ビット線ＢＬ１をローレベルに設定し、且つ、第２ビット線／ＢＬ１をハイレベルに設定する。他のデータ用メモリセルの動作も、これと同様である。第１、第２ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍの電位は、読み出し電位として、強誘電体メモリ３００から出力される。また、データ用メモリセル１０２−１ｎ内の強誘電体キャパシタＣｄに、第１ビット線ＢＬ１の電位が、上書きされる。
【００６６】
続いて、データ用ワード線ＷＬｎの電位がローレベルに設定されて、読み出し処理が終了する。
【００６７】
その後、ワード線ＷＬｎ−１，ＷＬｎ−２，・・・，ＷＬ１の電位をハイレベルに設定することにより、他の列のデータ用メモリセルの記憶値も、順次読み出される。このとき、第２ビット線／ＢＬ１〜／ＢＬｍの電位はＶＣＣ／２に維持されているので、各データ用メモリセルの分極に応じた電位を第１ビット線ＢＬ１〜ＢＬｍに出力するだけで、データ読み出しが行われる。
【００６８】
以上説明したように、この実施形態に係る強誘電体メモリ３００は、参照用メモリセル３０１−１１〜３０１−ｍ２として、ＤＲＡＭセルを使用した。このため、この実施形態の参照用メモリセルは、参照電位を読み出すことによる疲労が、実質的に発生しない。したがって、素子疲労の原因となるのはデータ用メモリセル１０２−１１〜１０２−ｍｎのみであるので、読み出し時の信頼性や強誘電体メモリ素子の寿命を、２Ｔ／２Ｃ型強誘電体メモリと同等にまで向上させることができる。
【００６９】
さらに、この実施形態では、参照用メモリセル３０１−１１〜３０１−ｍ２としてＤＲＡＭセルセルを用いたので、参照電位をビット線対ＢＰ１〜ＢＰｍに読み出す際の動作を高速化することができる。
【００７０】
また、この実施形態では、ビット線対ＢＰ１〜ＢＰｍ毎に２個のＤＲＡＭセルを設けるだけでよいので、強誘電体メモリの高集積化が容易である。
【図面の簡単な説明】
【００７１】
【図１】第１の実施形態に係る強誘電体メモリを示す回路図である。
【図２】第２の実施形態に係る強誘電体メモリを示す回路図である。
【図３】第３の実施形態に係る強誘電体メモリを示す回路図である。
【符号の説明】
【００７２】
１０１  センスアンプ
１０２−１１〜１０２−ｍｎ  データ用メモリセル
１０３−１１〜１０３−ｍ２  参照用メモリセル
ＢＰ１〜ＢＰｍ  ビット線対
ＢＬ１〜ＢＬｍ  第１ビット線
／ＢＬ１〜／ＢＬｍ  第２ビット線
ＥＱＬ  イコライズ用制御線
ＥＱ１〜ＥＱｍ  イコライズ用トランジスタ
ＷＬ１〜ＷＬｎ  データ用ワード線
ＷＬref1，ＷＬref2  参照用ワード線
Ｔ１〜Ｔ６  ＭＯＳトランジスタ
【図１】
0004659571.tif 000002
【図２】
0004659571.tif 000003
【図３】
0004659571.tif 000004