(57)【特許請求の範囲】
【請求項１】
複数の能動半導体デバイスをウェハ上に形成するステップであって、
前記能動半導体デバイスのそれぞれが、
前記ウェハ上の高抵抗半導体層と、
該高抵抗半導体層上で、該高抵抗半導体層よりも広いバンドギャップを有するバリア半導体層と、
前記高抵抗半導体層上のソースコンタクトとドレインコンタクト、及び前記バリア半導体層上のゲートコンタクトとからなり、前記コンタクトのそれぞれが、前記半導体層の１つと電気的に接続された複数の端子と、
前記高抵抗半導体層と前記バリア半導体層の間の２次元的電子ガスとで構成され、
前記複数のコンタクトのうちの１つの上に、少なくとも１つのボンディングパッドをそれぞれ形成するステップと、
前記複数の能動半導体デバイスのそれぞれを分離するステップと、
回路基板の表面にドライブ電子回路を形成し、該ドライブ電子回路とは反対側の表面に導電材料層を形成するステップと、
前記回路基板上に少なくとも１つの前記能動半導体デバイスをフリップチップ実装する前に、前記回路基板を貫通する少なくとも１つの導電性ビアの上部表面に高導電性及び高熱伝導性のプラグを形成するステップと、
前記回路基板上に前記能動半導体デバイスのうち少なくとも１つをフリップチップ実装するステップであって、前記ボンディングパッドのうち少なくとも１つを前記回路基板に結合し、前記プラグが前記ソースコンタクトと電気接続され、前記ドレインコンタクト及び前記ゲートコンタクトが前記ドライブ電子回路に電気接続するステップと
を有することを特徴とする半導体デバイスの作製方法。
【請求項２】
前記回路基板を個々の集積回路に分離するステップをさらに有することを特徴とする請求項１に記載の半導体デバイスの作製方法。
【請求項３】
前記ドライブ電子回路が、１つ又は複数の前段増幅器とインターコネクトとを備えることを特徴とする請求項１に記載の半導体デバイスの作製方法。
【請求項４】
フリップチップ実装された前記複数の能動半導体デバイス及び前記回路基板からの熱放散を助けるヒートシンクを提供するステップをさらに有することを特徴とする請求項１に記載の半導体デバイスの作製方法。
【請求項５】
ウェハの一方の表面にドライブ電子回路を有し、該ドライブ電子回路とは反対側の表面に導電材料層を有する回路基板と、
複数の半導体材料層を有する基板からなる能動半導体デバイスであって、該能動半導体デバイスが、
ウェハ上に形成された高抵抗半導体層と、
該高抵抗半導体層上に形成され、該高抵抗半導体層よりも広いバンドギャップを有するバリア半導体層と、
前記高抵抗半導体層上のソースコンタクトとドレインコンタクト及び前記バリア半導体層上に形成されたゲートコンタクトとからなり、前記コンタクトのそれぞれが、前記半導体材料層の１つに電気接続された複数の端子と、
前記高抵抗半導体層と前記バリア半導体層の間の２次元的電子ガスとで構成され、
前記回路基板を貫通する少なくとも１つの導電性ビアの上部表面に設けられた高導電性及び高熱伝導性のプラグをさらに備え、該導電性ビアのそれぞれが前記複数の端子の１つと電気接続しており、
前記能動半導体デバイスが前記回路基板にフリップチップ実装され、前記プラグが前記ソースコンタクトと電気接続され、前記ドレインコンタクト及び前記ゲートコンタクトが前記ドライブ電子回路と電気接続していることを特徴とするフリップチップ集積回路。
【請求項６】
前記能動半導体デバイス及び前記ドライブ電子回路からの熱が放散するのを助ける少なくとも１つのヒートシンク用ベースプレートをさらに備えていることを特徴とする請求項５に記載のフリップチップ集積回路。
【請求項７】
前記ヒートシンク用ベースプレートの一方が、前記能動半導体デバイスに隣接して配置されていることを特徴とする請求項６に記載のフリップチップ集積回路。
【請求項８】
前記ヒートシンク用ベースプレートの他方が、前記導電材料層に隣接して配置されていることを特徴とする請求項６に記載のフリップチップ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物ベースの半導体デバイスの作製方法及びフリップチップ集積回路に関し、より詳細には、受動素子及び／又は前段増幅器を有する回路基板上にフリップチップ実装されたＩＩＩ族窒化物ベースのパワーデバイスに関する。
【背景技術】
【０００２】
マイクロ波システムは、一般に、増幅器や発振器としてソリッドステートトランジスタを使用しており、その結果、このマイクロ波システムのサイズがかなり縮小され、信頼性を増している。数が増大し続けるマイクロ波システムに対応するために、その動作周波数及び電力を増大させることに関心が寄せられている。信号の周波数がより高いと、より多くの情報（帯域幅）を運ぶことができ、極めて高利得でより小さなアンテナの実現が可能となり、最小識別距離の改善されたレーダを提供することができる。
【０００３】
電界効果トランジスタ（ＦＥＴ）及び高電子移動度トランジスタ（ＨＥＭＴ）は、シリコン（Ｓｉ）や砒化ガリウム（ＧａＡｓ）などの半導体材料から製作することができる一般的なソリッドステートトランジスタである。Ｓｉの１つの短所は、低電子移動度（約１４５０ｃｍ2／Ｖ−ｓ）が小さく高ソース抵抗をもたらすことである。こうした抵抗は、普通ならＳｉベースのＨＥＭＴから得られる高性能利得の深刻な低下をきたす（例えば、非特許文献１参照）。
【０００４】
ＧａＡｓは、ＨＥＭＴ内で使用される一般的な材料でもあり、民用及び軍用レーダ、携帯電話機及び衛星通信における信号増幅のための標準となっている。ＧａＡｓは、Ｓｉよりも電子移動度が高く（約６０００ｃｍ2／Ｖ−ｓ）、ソース抵抗が低いために、ＧａＡｓベースのデバイスが高周波数で機能することが可能である。しかし、ＧａＡｓは、バンドギャップが比較的小さく（室温で１．４２ｅＶ）、破壊電圧が比較的低いため、ＧａＡｓベースのＨＥＭＴが高出力を供給することが妨げられている。
【０００５】
窒化ガリウム（ＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）などのＩＩＩ族窒化物ベースの半導体材料製造の改善により、ＨＥＭＴなどのＡｌＧａＮ／ＧａＮベースのデバイスの開発に関心が集中している。こうしたデバイスは、破壊電界が高いこと、バンドギャップが広いこと（ＧａＮの場合、室温で３．３６ｅＶ）、導電帯のオフセットが大きいことや飽和電子のドリフト速度が速いことを含めた材料の諸特性を独自の形で兼ね備えているため、大量の電力を生成することができる。同じサイズのＡｌＧａＮ／ＧａＮ増幅器が、同じ周波数で動作するＧａＡｓ増幅器の最高で１０倍の電力を生成することができる。
【０００６】
特許文献１には、バッファ及び基板上で成長させたＡｌＧａＮ／ＧａＮベースのＨＥＭＴ、ならびにＨＥＭＴの作製方法が開示されている。他のＨＥＭＴについても非特許文献２及び３に記載されている。こうしたデバイスの中には、１００ギガヘルツという高さの利得帯域幅積（ｆｒ）（例えば、非特許文献４参照）や、Ｘ帯域で最高で１０Ｗ／ｍｍの高電力密度を示しているものがある（例えば、非特許文献５参照）。
【０００７】
【特許文献１】米国特許第５１９２９８７号明細書
【特許文献２】米国再発行特許第３４８６１号明細書
【特許文献３】米国特許第４９４６５４７号明細書
【特許文献４】米国特許第５２０００２２号明細書
【非特許文献１】CRC Press, The Electrical Engineering Handbook、Second Edition, Dorf,p994, (1997)
【非特許文献２】Gaska et al., "High-Temperature Performance of AlGaN/GaN HFET's on SiC Substrates" IEEE Electron Device Letters, Vol. 18, No 10, October 1997, Page 492
【非特許文献３】Wu et al., "High Al-content AlGaN/GaN HEMTs With Very High Performance", IEDM-1999 Digest pp. 925-927, Washington DC, Dec. 1999
【非特許文献４】Lu et al., "AlGaN/GaN HEMTs on SiC With Over 100 GHz ft and Low Microwave Noise", IEEE Transactions on Electron Devices, Vol. 48, No. 3, March 2001, pp. 581-585
【非特許文献５】Wu et al., "Bias-dependent Performance of High-Power AlGaN/GaN HEMTs" , IEDM-2001, Washington DC, Dec. 2-6, 2001
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＩＩＩ族窒化物ベースの半導体デバイスは、サファイア基板又はＳｉＣ基板のどちらかの上に製作されることが多い。サファイア基板の１つの欠点は、熱伝導性に劣り、サファイア基板上に形成されたデバイスの総電力出力が基板の熱放散によって制限され得ることである。サファイア基板は、またエッチングが難しい。ＳｉＣ基板は、より高い熱伝導性（３．５〜４ｗ／ｃｍｋ）を有するが、高価で、大径のウェハには利用できないという欠点がある。一般的な半絶縁性ＳｉＣウェハの径は、２インチ（５．０８ｃｍ）であり、トランジスタの能動層が、受動素子、インターコネクト、及び／又は前段増幅器とともにウェハ上に形成される場合、ウェハ毎のデバイス数の歩留りは比較的低い。この低い歩留りのためにＳｉＣ基板上でのＩＩＩ族トランジスタの製作コストが増大する。
【０００９】
砒化ガリウム（ＧａＡｓ）及びシリコン（Ｓｉ）の半絶縁性ウェハは、小径のＳｉＣウェハに比べて、相対的に低コストで大径のものが入手可能である。ＧａＡｓ及びＳｉウェハは、エッチングがより容易であり、導電性が低い。こうしたウェハの他の利点は、半導体デバイスの堆積及び他の処理を商用施設で行うことができ、それによってコストを低減できることである。こうしたウェハの１つの欠点は、材料間の格子不整合によって半導体デバイスの質が悪くなることから、ＩＩＩ族窒化物ベースのデバイス用基板として容易に使用できないことである。こうしたウェハの他の欠点は、熱伝導性が低いことである。
【００１０】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、受動素子及び／又は前段増幅器を有する回路基板上にフリップチップ実装されたＩＩＩ族窒化物ベースの半導体デバイスの作製方法及びフリップチップ集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、集積回路及び高コストで小径のウェハを低コストで大径のウェハと組み合わせて使用して、低コストの集積回路を高い歩留りで作製する方法を提供するものである。能動半導体デバイス及び端子を、高コストで大径には利用できないウェハ上に形成する。受動素子、前段増幅器、及び／又はインターコネクトを、高コストのウェハ上のスペースを使わないように、大径のものが入手可能な低コストのウェハ上に形成する。次いで、低コストで大径のウェハ上の構成要素と接続させて能動半導体デバイスをフリップチップ実装する。
【００１２】
本発明によるフリップチップ集積回路の１つの作製方法は、ウェハ上に複数の能動半導体デバイスを形成するステップを有し、半導体デバイスは、それぞれ端子によって互いに電気的に接続された、少なくとも２つの半導体材料層を備えている。各ウェハの能動半導体デバイス上の端子のうち少なくとも１つの上にボンディングパッドを形成し、能動半導体デバイスを分離する。次いで、回路基板の表面に受動素子及びインターコネクトを形成し、回路基板を貫通して少なくとも１つの導電性ビアを形成する。少なくとも１つの能動半導体デバイスを回路基板上にフリップチップ実装し、少なくとも１つのボンディングパッドを導電性ビアのうちの１つに電気接続させる。
【００１３】
本発明によるフリップチップ集積回路の一実施形態は、一方の表面に受動素子とインターコネクトとを有し、少なくとも１つの導電性ビアを貫通させた回路基板を備えている。また、複数の半導体材料層を備え、少なくとも１つの端子が上に形成された基板を有する能動半導体デバイスを備えている。また、複数の層のうち少なくとも１つに電気接続する少なくとも１つの端子を備えている。能動半導体デバイスを回路基板上にフリップチップ実装し、少なくとも１つの導電性ビアのうちの１つを少なくとも１つの端子のうちの１つに接続させる。
【００１４】
本発明は、ＳｉＣ基板上に成長させ、次いで、個々のデバイスに分離されるＩＩＩ族窒化物ベースの能動半導体デバイスに特に適用することがでる。次いで、ＧａＡｓ又はＳｉからなる低コストで大径のウェハ上、又は他の電気的に絶縁された基板上に受動素子、前段増幅器及びインターコネクトを形成することができる。分離後、ＧａＡｓ又はＳｉ基板上に１つ又は複数のＩＩＩ族デバイスをフリップチップ実装することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。  
＜作製方法＞
図１は、本発明によるフリップチップ集積回路の作製方法の一実施形態を説明するためのフローチャートを示す図である。まず、第１のステップ１２では、ウェハ上に半導体デバイスの層及びデバイス端子を形成する。好ましい半導体デバイスは、サファイア、ＳｉＣ又はＳｉのウェハ上に成長させた、ＡｌＧａＮのＨＥＭＴ又はＦＥＴなどのＩＩＩ族窒化物ベースのデバイスであり、その場合、好ましいウェハはＳｉＣの４Ｈ型ポリタイプである。３Ｃ、６Ｈや１５Ｒ型ポリタイプなど、ＳｉＣの他のポリタイプも使用することができる。ウェハとデバイスの能動層との間にＡｌxＧａ1-xＮのバッファ層（ｘは０と１の間の数値）を含ませて、ＳｉＣウェハ（基板）と能動層との間に適切な結晶構造の移行部を形成することができる。
【００１６】
一般に、ＳｉＣウェハは、ＩＩＩ族窒化物にかなり近い結晶格子整合を有し、それによって高品質のＩＩＩ族窒化物膜がもたらされることからサファイア及びＳｉより好まれる。ＳｉＣは、極めて高い熱伝導性も有するため、ＳｉＣ上のＩＩＩ族窒化物デバイスの総出力電力は、（サファイア又はＳｉ上に形成されたデバイスの場合のように）ウェハの熱抵抗によって制限されない。また、半絶縁性ＳｉＣウェハが利用可能なため、商用デバイスを可能にする、素子分離及び寄生キャパシタンス削減の可能性がもたらされる。ＳｉＣ基板は、米国ノースカロライナ州ダーラムのＣｒｅｅ社から入手可能であり、その作製方法は、科学文献ならびに他の文献（特許文献２、３及び４参照）に記載されている。
【００１７】
ＡｌxＧａ1-xＮ層及び他のエピタキシャル層は、有機金属気相成長法（ＭＯＣＶＤ）、プラズマ気相成長法（ＣＶＤ）又は熱フィラメントＣＶＤなど様々なエピタキシャル成長法を使用してウェハ上に堆積させることができる。複数の能動層を堆積後、それらの層の一部を除去して端子用の場所を形成することができる。それだけに限らないが、フッ化水素酸（ＨＦ）によるウェット化学エッチング、反応性イオンエッチング（ＲＩＥ）、プラズマエッチングなど様々な除去方法を使用することができる。
【００１８】
ＨＥＭＴの場合、端子は、好ましくはチタン、アルミニウム、ニッケル及び金の合金を含むソースコンタクト及びドレインコンタクト、ならびに、好ましくはチタン、白金、クロム、ニッケル、チタンとタングステンとの合金、及び白金シリサイドを含むゲートコンタクトを備えている。一実施形態では、これらのコンタクトは、ニッケル、シリコン及びチタンの合金を含み、これらの材料のそれぞれの層を堆積させ、次いで、アニールすることによって形成される。この合金系は、アルミニウムを除いているため、アニール温度がアルミニウムの融点（６６０℃）を超えても、デバイス表面全体にわたる望ましくないアルミニウム汚染がなくなる。
【００１９】
次に、ステップ１４では、以下に説明するように、デバイスの端子のうち少なくとも１つの上にボンディングパッドを形成し、デバイスがフリップチップ実装されたときにボンドを回路基板に接触させる。ＡｌＧａＮのＨＥＭＴの動作中に、ドレインコンタクトに指定された電位（ｎチャネルデバイスの正のドレイン電位）のバイアスがかかり、ソースが接地される。ＨＥＭＴの場合、ボンディングパッドは、回路基板上の接地部に電気接続することができるようにソースコンタクト上に設けられている。ボンディングパッドは、金（Ａｕ）などの高導電材料からなることが好ましく、スパッタリングを利用して堆積することができる。はんだ付けボンディングパッドなど他の材料も使用することができる。
【００２０】
次に、ステップ１６では、ウェハ上の能動半導体デバイスをダイシングによって個々のデバイスに分離することが好ましい。あるいは、能動半導体デバイスはスクライビング（ｓｃｒｉｂｅ）及び破断（ｂｒｅａｋ）によっても分離することができる。
【００２１】
次に、ステップ１８では、回路基板ウェハ上に能動半導体デバイスのうち１つ又は複数を駆動するためのドライブ電子回路を形成する。回路基板は、低コストで、大径のものが入手可能であり、プロセスしやすく、低導電性及び高熱伝導性を有する必要がある。ＧａＡｓ及びＳｉは、回路基板に適した材料であり、高熱伝導性を除いて所望の特徴を全て備えている。こうした材料の熱伝導性は、以下に説明する導電性ビアを使用することによって改善することができる。ドライブ電子回路は、前段増幅器、受動素子及びインターコネクトを様々な組合せで構成されている。ドライブ電子回路は、フリップチップ実装された能動半導体デバイス用の駆動回路を形成する。前段増幅器を備えた他の実施形態では、増幅部は、低信号を増幅するように、通常、直列に相互接続されている。前段増幅器が信号を増幅後、それをフリップチップ実装した半導体デバイスに印加して高出力増幅することができる。フリップチップ実装したデバイスを、前段増幅器なしで、受動素子及びインターコネクトによって駆動することができる実施形態では、前段増幅器を必要としない。前段増幅器、受動素子及びインターコネクトは、商用施設のプロセスを使用して回路基板上に堆積させることができ、それによって製造コストが低減される。
【００２２】
ドライブ電子回路によって、様々な数の能動デバイスを駆動することができる。一実施形態では、単一のドライブ電子回路によって単一の能動デバイスを駆動することができる。他の実施形態では、駆動回路によって複数の能動デバイスを駆動することができ、あるいは１つの能動デバイスを複数のドライブ電子回路によって駆動させることもできる。
【００２３】
受動素子には、それだけに限らないが、抵抗、コンデンサ及びインダクタが含まれ得、またインターコネクトには、回路基板上の導電材料からなるトレース（ｔｒａｃｅ）又は伝送路網素子が含まれ得る。前段増幅器及び受動素子は、ＭＯＣＶＤ、ＣＶＤ又は熱フィラメントＣＶＤを利用して形成することができ、トレースはスパッタリング又は電子ビーム堆積法を利用して形成することができる。
【００２４】
次に、代替ステップ２０では、１つ又は複数の導性ビアが回路基板を貫通して形成され、駆動回路はそれぞれ少なくとも１つの導電性ビアを利用する。本発明による一実施形態では、以下に説明するように、導電性ビアは、駆動回路の１つにフリップチップ実装された能動半導体デバイスの接地部への導電路を形成しており、この能動半導体デバイスの熱放散も促進する。それだけには限らないが、ＨＦのウェット化学エッチング、ＲＩＥ、ＩＣＰ又はプラズマエッチングを利用して回路基板を貫通する孔部を形成するなど、導電性ビアの形成のための様々な方法を使用することができる。次いで、導電性ビアの内部表面を、スパッタリングを使用して堆積させることのできる導電材料（好ましくは金（Ａｕ））の層で覆うことができる。さらに他の実施形態では、導電性ビアの上部に、熱放散を高めるための導電材料のプラグを設けることができる。
【００２５】
本発明によるフリップチップ集積回路の作製方法の他の実施形態では、能動フリップチップデバイス用の回路基板は基板を貫通する経路がなくても動作することができるため、デバイスは導電性ビア又はプラグを含まない。回路基板上のインターコネクトなど他の経路を介してデバイスを接地部に接続することができ、デバイスの背面に取付けられているヒートシンクなど別の経路を介して熱を取り出すことができる。
【００２６】
次に、ステップ２２では、導電性ビア内のＡｕに電気接続するＡｕのボンディングパッドを有する回路基板上に能動半導体デバイスをフリップチップ実装し、Ａｕ−Ａｕフリップチップボンドを形成する。あるいは、Ａｕ又は、はんだをベースとした従来のバンプボンディングを使用することもできる。ＡｌＧａＮのＨＥＭＴの場合、ソースコンタクト上のＡｕボンドが導電性ビアと電気接続している。次いで、ゲートコンタクト及びドレインコンタクトを、回路基板上のドライブ電子回路に電気的に結合させることができ、その場合、ゲートはドライブ電子回路の入力側に、ドレインは出力側に通常接続される。
【００２７】
次に、ステップ２４では、回路基板上のドライブ電子回路及び能動半導体デバイスは、個々の集積回路に分離される。これは、能動半導体デバイスの分離に使用された上述と同様の方法によって行うことができる。
【００２８】
次に、他の代替ステップ２６では、（分離前又は後に）１つ又は複数のヒートシンク用ベースプレートを集積回路上に形成することができ、次いでベースプレートを、１つ又は複数のヒートシンクに接続することができる。能動半導体デバイス及び回路基板からの熱は、ベースプレート内に流れ、次いでヒートシンクに流れ、そこで放散する。ベースプレートは、それだけに限らないが、能動半導体デバイス及び／又は回路基板に隣接させるなど、様々なやり方で配置することができる。
【００２９】
本発明によるフリップチップ集積回路の作製方法は、ＡｌＧａＮのＨＥＭＴにとどまらず様々なデバイスの製作に使用することができる。こうした方法の他のステップを、他のプロセスを使用し、他の順序で行うこともできる。
【００３０】
＜フリップチップデバイス＞
本発明は、受動素子及びインターコネクトを有する回路基板上にフリップチップ実装された能動半導体デバイスも開示している。
【００３１】
図２は、ＡｌＧａＮ／ＧａＮからなるＨＥＭＴに形成した、本発明によるＳｉＣウェハの平面図で、約２インチ（５．０８ｃｍ）など様々な径のものが入手可能な典型的な半絶縁性ＳｉＣウェハ３０を示している。このウェハ３０上に方形で示す、デバイス能動層／端子３２が、上述した方法を使用してウェハ３０上に堆積されている。図２は、単にウェハ上に形成することができるデバイスの数を表すものにすぎない。好ましいデバイス能動層／端子３２がＡｌＧａＮのＨＥＭＴを形成しており、１０−ＷａｔｔのＨＥＭＴを有する典型的な２インチ（５．０８ｃｍ）ウェハの場合は、ウェハ上に約２０００個のＨＥＭＴを形成することができる。ＨＥＭＴとともに受動素子又は前段増幅器をウェハ上に形成する場合は、約２００個のデバイスしか形成することができない。
【００３２】
図３は、図２に示したウェハ上に形成されたＡｌＧａＮ／ＧａＮベースの２つのＨＥＭＴの断面図である。ＨＥＭＴ３２を個々のデバイスに分離した場合、各ＨＥＭＴとともに残留するウェハ３０の一部はＨＥＭＴの基板として働く。ＡｌxＧａ1-xＮのバッファ層（ｘは０と１の間の数値）（図示せず）をウェハとデバイス能動層との間に含めて、ウェハと能動層との間に望ましい結晶構造の移行部を形成することができる。
【００３３】
ＧａＮの高抵抗半導体層（高抵抗層）３４が、ウェハ３０上に堆積され、ＡｌＧａＮのバリア半導体層（バリア層）３６が、高抵抗層３４上に堆積される。この高抵抗層３４は、厚さが通常約０．５〜４μｍであり、バリア層３６の厚さは通常０．１〜０．３μｍである。
【００３４】
個々のＨＥＭＴ間を分離し、ソースコンタクト３８及びドレインコンタクト４０を配置するために、バリア層３６を高抵抗層３４までエッチングする。ソースコンタクト３８及びドレインコンタクト４０は、その間にバリア層３６を配設して高抵抗層３４の表面に堆積される。ソースコンタクト３８及びドレインコンタクト４０は、それぞれバリア層３６の縁端に電気接続している。
【００３５】
マイクロ波デバイスの場合、ソースコンタクト３８及びドレインコンタクト４０は、通常１．５〜５μｍの間隔だけ離されるが、特別なケースの場合は、１から１０μｍとすることができる。整流性ショットキーコンタクト（ゲート）４２が、バリア層３６の表面上でソースコンタクト３８とドレインコンタクト４０との間に配置され、通常長さは０．１〜２μｍである。ＨＥＭＴ３２の全幅は、必要とされる総出力に応じてきまる。３０ｍｍよりも広くできるが、通常は１００μｍ〜６ｍｍの幅である。
【００３６】
バリア層３６は、高抵抗層３４よりもバンドギャップの幅が広く、エネルギーバンドギャップにおけるこうした不連続性の結果、より広いバンドギャップからより低いバンドギャップ材へ自由電荷が移動することになる。さらに、ＩＩＩ族窒化物系では、圧電／自発分極によって極めて高い電荷密度がもたらされる。２つの層の間の界面に電荷が蓄積され、ソースコンタクト３８とドレインコンタクト４０との間に電流を通すことのできる２次元的電子ガス（２ＤＥＧ）３５が生じる。この２ＤＥＧ３５は、ＨＥＭＴ３２に極めて高い相互コンダクタンスを与える、非常に高い電子移動度を有している。
【００３７】
動作中、ドレインコンタクト４０に、指定電位（ｎチャネルのデバイスの場合は正のドレイン電位）のバイアスがかかり、ソースコンタクト３８が接地される。これにより、チャネル及び２ＤＥＧ３５を介して電流がドレインコンタクト３８からソースコンタクト４０へ流れる。電流の流れは、ゲートコンタクト４２に印加されたバイアス及び周波数の電位によって制御され、それによってチャネルの電流が変調され、利得が得られる。ゲートコンタクト４２に印加される電圧によって、ゲートコンタクト４２直下の２ＤＥＧ３５内の電子数が静電的に制御され、従って、総電子流量が制御される。
【００３８】
以下に説明するように、ソースコンタクト３８上には、回路基板にフリップチップボンディングするためのボンディングパッド４３が設けられている。ウェハ３０上のＨＥＭＴ３２を個々のＨＥＭＴに分離するとき、ＨＥＭＴ間の高抵抗層３４及びＳｉＣウェハ３０の一部が除去されて、図４に示す個々のデバイスが残る。
【００３９】
図５乃至図８は、本発明による回路基板の各実施形態を示す断面図である。図５は、本発明による回路基板の第１の実施形態を示す断面図で、ＧａＡｓを含む様々な材料からなり得るウェハ５１を備えた、本発明による回路基板５０を示している。ウェハ５１は、受動素子５２、及びその上面に堆積させたインターコネクト５３を有している。ウェハ５１は、様々な厚みを有することができるが、適切な厚さは５０〜５００μｍの範囲である。Ｓｉを含めて、他の材料のウェハも使用することができるが、ウェハ５１は、プロセスしやすく、低導電性を有し、かつ／又は高熱伝導性を有することが好ましい。
【００４０】
抵抗５６又はコンデンサ５８を含む他の受動素子も使用することができ、インターコネクト５３は、導電性トレース６０とすることができる。受動素子５２及びインターコネクト５３はともに、以下に説明するように、回路基板５０上にフリップチップ実装される能動半導体デバイス用のドライブ電子回路及び整合回路として働く。この回路基板５０は、複数の能動半導体デバイス及び受動素子５２用のドライブ電子回路を有することができ、図１に示した作製方法において、上述したような方法を使用してトレースを形成することができる。
【００４１】
ＧａＡｓウェハ５１を貫通して孔部６１が形成されており、この孔部６１の内部表面及び上面開口部は、高導電性及び高熱伝導性を有する材料からなる孔部層６２で覆われている。この孔部層６２は、ウェハ５１を貫通する導電性ビア６３を形成している。ウェハ５１の底面も高導電性及び高熱伝導性を有する材料の層６４で覆うことができ、その場合の孔部層６２及び層６４の好ましい材料はＡｕである。電流及び熱は孔分層６２を通過し、層６４内に広がる。孔部層６２及び層６４はともに、回路基板５０上にフリップチップ実装された機能半導体デバイスの接地部への電気コンタクトとして働き、フリップチップ実装されたデバイスからの熱放散も助ける。これは、比較的低い熱伝導性を有するＧａＡｓ基板及びＳｉ基板には特に有用である。一般に、導電性ビア６３が大きいほど回路基板５０の熱放散の効率はよい。通常の導電性ビアは、幅が５０〜１００μｍであるが、これよりも幅が広い又は狭い導電性ビアも使用することができる。
【００４２】
図６は、本発明による回路基板の第２の実施形態を示す断面図で、図５に示すウェハ５１と同様のＧａＡｓウェハ７１を備え、同じ材料から作製することのできる本発明による回路基板７０を示している。ウェハ７１は、ドライブ電子回路を形成するために上面に堆積させた受動素子７２及びインターコネクト７３を有する。ただし、ウェハ７１の底面には、孔部も導電性ビアも導電層もない。その代わり、接地部への導電経路を形成するために、ウェハ７１の表面に導電性トレース７４を備えている。デバイスは、ウェハ７１を貫通する接地又は放熱のための導電経路を必要としないように、デバイスの接地部をトレース７４へ接続させてウェハ７１上にフリップチップ実装することができる。
【００４３】
図７は、本発明による回路基板の第３の実施形態を示す断面図で、回路基板５０と同様の、本発明による回路基板８０を示している。この回路基板８０は、ウェハ８１と、孔部８８内に形成された導電性ビア８２とを備えている。ただし、回路基板８０内に高導電性及び高熱伝導性の材料からなるプラグ８４を備えている。このプラグ８４が孔部８８の上部にあり、その上面がウェハ８１の上面のところにきている。ビア層８６が孔部８８の内部及びプラグ８４の底面を覆っている。プラグ８４は、金（Ａｕ）からできていることが好ましく、それによって回路基板８０は、その上に実装されるフリップチップデバイスから、より効率的に熱を伝えることができる。回路基板８０も受動素子８５、インターコネクト８３及び底部導電層８９を備えている。
【００４４】
図８は、本発明による回路基板の第４の実施形態を示す断面図で、ウェハ９１と、それだけに限らないが、コンデンサ９４、抵抗９６及びインターコネクト９７を含み得る受動素子９２とを備えた、本発明による回路基板９０の他の実施形態を示している。さらに、回路基板９０は、ＩｎＧａＡｓやＩｎＰを含む様々な材料系からなり得る前段増幅器９８ａ及び９８ｂを有する。前段増幅部９８ａ及び９８ｂは、増幅の前段として働き、通常、低信号を増幅するために直列に接続されている。信号は、前段増幅器９８ａ及び９８ｂによって増幅された後、回路基板９０上にフリップチップ実装された前段増幅器に印加されて高出力増幅される。前段増幅器は、ＨＥＭＴであることが好ましく、通常、２〜３個の前段増幅器が使用されるが、これより多くても少なくてもよい。上述したように、前段増幅器９８ａ及び９８ｂは、商用施設を使用して、受動素子９２とともに回路基板９１上に作成することができる。
【００４５】
本発明による回路基板は、図５乃至図８に示した基板構成要素（ｆｅａｔｕｒｅｓ）の任意の組合せを有することができる。例えば、回路基板は導電性ビアなしで前段増幅器を有することができ、導電性ビアがあっても、プラグなしで導電性ビアを使用することができる。従って、上述したものにとどまらず、本発明による回路基板の様々な追加の実施形態がある。
【００４６】
図９は、ＨＥＭＴをフリップチップ実装した回路基板を有する、本発明によるフリップチップ集積回路の断面図で、図７の回路基板８０上にフリップチップ実装された図４のＨＥＭＴ３２を有する、本発明によるフリップチップ集積回路（ＩＣ）組立体１００を示している。ただし、ＨＥＭＴ３２は、図５、図６及び図８の回路基板５０、７０及び９０上にもフリップチップ実装することができる。図４及び図７と同じ構成要素を同じ参照番号で示してある。
【００４７】
ソースコンタクト３８上のＨＥＭＴボンディングパッド４３は、プラグ８４を覆うように回路基板８０の表面に結合されている。ボンディングパッド４３は、プラグ８４に熱／電気接続している。層８９は、集積回路の接地部として働き、ソースコンタクト３８は、プラグ８４及びビア層８６を介して層８９に接続されている。熱もＨＥＭＴ３２からプラグ８４及びビア層８６を介して層８９に流れる。ドレイン４０及びゲート４２は、回路基板８０上の導電性接続部１０２及び１０４及びインターコネクト８３を介して受動素子８２に接続されている。図９に示すように、フリップチップ実装することによって、低コスト高歩留りで集積回路１００を製造することができる。
【００４８】
図１０は、回路基板の底部表面に第１のヒートシンクを有する、図８に示した回路基板を備えた半導体デバイスの断面図で、図９に示した集積回路１００と類似しているか、改善された熱放散特徴を有するＩＣ組立体１１０を示している。このＩＣ組立体１１０は、受動素子８２及びインターコネクト８３を有する回路基板８０にフリップチップ実装された同じＨＥＭＴデバイス３２を有する。ヒートシンク用の第１のベースプレート１１４が、ビア層（導電層）８６及び層８９に隣接して配設され、各層からの熱が第１のベースプレート１１４内に流れる。この第１のベースプレート１１４からの熱は、次いで、外部ヒートシンク（図示せず）内に流れ、そこで放散される。ベースプレート１１４及びヒートシンクは、回路基板８０及びＨＥＭＴ３２からの熱を伝える熱伝導性材料で作製する必要があり、適切な材料としてＣｕ、Ｃｕ−Ｗ、Ｃｕ−Ｍｏ−Ｃｕといった複合材料、ＡｌＮ、ダイアモンド又は他の従来のヒートシンク材料がある。ベースプレート１１４及びヒートシンクは、高出力レベルにおいてＨＥＭＴ３２が過熱するのを防ぐ助けをする。ベースプレート１１４は、導電性プラグを持たない回路基板とともに使用することもできる。
【００４９】
図１１は、ＨＥＭＴの基板に隣接する第２のヒートシンクを有する、図９に示した回路基板を備えた半導体デバイスの断面図で、図１０のＩＣ組立体１１０と類似しているか、追加の熱放散用の構成要素を含む本発明による他のＩＣ組立体１２０を示している。このＩＣ組立体１２０は、図１０に示したＩＣ組立体１１０と同じ第１のベースプレート１１４を有する回路基板８０上にフリップチップ実装されたＨＥＭＴ３２を有する。ＨＥＭＴのＳｉＣ基板３０を介した熱放散を改善するために、ＩＣ組立体１２０は、ＳｉＣ基板３０に隣接して配置されたヒートシンク用の第２ベースプレート１２２をも有する。この第２のベースプレート１２２は、第２のヒートシンク（図示せず）に結合され、それによってＨＥＭＴ３２からの熱を放散するための別の経路を形成している。第２のベースプレート１２２及び第２のヒートシンクは、第１のベースプレート１１４及びヒートシンクと材料が同じでも異なっていてもよいが、熱伝導性材料で作製する必要がある。第２のベースプレート１２２も、プラグ８４を持たない回路基板上にフリップチップ実装されたＨＥＭＴとともに使用することができる。この第２のベースプレート１２２は、第１のヒートシンクを持たないＩＣ組立体内でも使用することができるが、最も効率のよい熱放散は、第１のベースプレート１１４及び第２のベースプレート１２２をそれぞれのヒートシンクとともに使用することによって得られる。他の実施形態では、第２のベースプレート１２２を熱放散の主要な経路とすることができ、かつ／又は第１のベースプレート１１４を簡略化又は省略することができる。ＩＣ組立体１２０の熱膨張を補償するために、第１のベースプレート１１４又は第２のベースプレート１２２を、ヒートシンクの代わりに、弾性又は可撓性を幾分有する熱伝導性のカプセル封じ体（ｅｎｃａｐｓｕｌａｔｉｏｎ）に接続することができる。
【００５０】
図１２は、フリップチップ実装したＨＥＭＴ及び第２のヒートシンクを有する、本発明による他のフリップチップ集積回路の断面図で、回路基板１３２上にフリップチップ実装されたＧａＮのＨＥＭＴ１３１を有する、本発明によるＩＣ組立体１３０を示している。回路基板１３２上には、受動素子、前段増幅器及びインターコネクト（図示せず）を含めることができる。上部ヒートシンク用ベースプレート１３３がＨＥＭＴ１３１上に含まれ、ベースプレート１３３も、ダミーチップ又ははんだバンプでよいスペーサ１３４によって回路基板１３２に実装されている。スペーサ１３４の構成により、ヒートシンク用ベースプレート１３３がＨＥＭＴ１３１に隣接して保持され、ベースプレート１３３が回路基板１３２に安定して取り付けられている。
【００５１】
本発明を、その好ましいいくつかの特定の構成を参照してかなり詳しく説明してきたが、他の構成も可能である。上述した方法における各ステップの順序を異なる順序にすることもできる。本発明による他の方法のステップは、より多くても少なくてもよいし、他のステップを用いることもできる。上述した実施形態は全て、回路基板が前段増幅器及びビアのプラグを有してもいなくても、そうした回路基板とともに使用することができる。本発明によれば、様々な材料から製作された様々なタイプの集積回路をフリップチップ実装することができる。従って、本発明の精神及び特許請求の範囲は、本明細書に記載した発明の構成に限定されるべきものではない。
【図面の簡単な説明】
【００５２】
【図１】本発明によるフリップチップ集積回路の作製方法の一実施形態を説明するためのフローチャートを示す図である。
【図２】ＡｌＧａＮ／ＧａＮからなるＨＥＭＴを形成した、本発明によるＳｉＣウェハの平面図である。
【図３】図２に示したウェハ上に形成されたＡｌＧａＮ／ＧａＮからなる２つのＨＥＭＴの断面図である。
【図４】図２に示したウェハ上の他のＨＥＭＴから分離した個別のＨＥＭＴの断面図である。
【図５】本発明による回路基板の第１の実施形態を示す断面図である。
【図６】本発明による回路基板の第２の実施形態を示す断面図である。
【図７】本発明による回路基板の第３の実施形態を示す断面図である。
【図８】本発明による回路基板の第４の実施形態を示す断面図である。
【図９】ＨＥＭＴを上にフリップチップ実装した回路基板を有する、本発明によるフリップチップ集積回路を示す断面図である。
【図１０】回路基板の底部表面に第１のヒートシンクを有する、図８に示した回路基板を備えた半導体デバイスを示す断面図である。
【図１１】ＨＥＭＴの基板に隣接する第２のヒートシンクを有する、図９に示した回路基板を備えた半導体デバイスを示す断面図である。
【図１２】フリップチップ実装したＨＥＭＴ及び第２のヒートシンクを有する、本発明による他のフリップチップ集積回路を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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