【手続補正書】
【提出日】平成15年11月7日(2003.11.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソ−ス領域と、ドレイン領域と、該ソース領域およびドレイン領域を接続するチャネル領域と、上記チャネル領域のコンダクタンスを制御する制御電極を有するトランジスタを含む第１の半導体素子を含み、
上記チャネル領域の平均の厚さが８nm以下であることを特徴とする半導体装置。
【請求項２】
前記第１の半導体素子のほかに、さらに前記トランジスタよりも厚いチャネル領域を有する第２の半導体素子を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
上記トランジスタのソースあるいはドレイン領域の一端はデータ線に接続され、 上記トランジスタのソースあるいはドレイン領域の他端はキャパシタに接続され、
上記トランジスタのゲート電極はワード線に接続され、
上記キャパシタに蓄積する電荷量によって情報を記憶する半導体記憶素子を構成したことを特徴とする請求項１記載の半導体装置。
【請求項４】
請求項１に記載の半導体装置において、さらに前記半導体素子を複数含むメモリセルを有し、上記メモリセルがフリップフロップ構造を内部に含むことを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体装置において、さらに前記半導体素子を複数含むメモリセルを有し、上記メモリセルが２本のデータ線に接続され、メモリセルヘの情報書込み時には上記２本のデータ線に互いに反転する情報をセットすることを特徴とする請求項１記載の半導体装置。
【請求項６】
ソ−ス、ドレイン領域と、該ソース、ドレイン領域を互いに接続する半導体領域と、該半導体領域のコンダクタンスを制御電極で制御する読み出しトランジスタ構造と、
上記ソース、ドレイン領域を接続する半導体領域近傍に配置された電荷蓄積領域と、該電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタ構造とを有し、上記電荷蓄積領域に蓄積した電荷量の大小により読み出しトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子において、上記書き込みトランジスタのチャネルが、平均の厚さが８nm以下の半導体からなることを特徴とする半導体記憶素子。
【請求項７】
ソ−ス、ドレイン領域を有し、
該ソース、ドレイン領域は互いに半導体を介して接続され、
制御電極を有し、
該制御電極により上記ソース、ドレイン領域を接続する半導体のコンダクタンスを制御する読み出しトランジスタ構造を有し、
上記ソース、ドレイン領域を接続する半導体近傍に電荷蓄積領域を有し、
該電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタ構造を有し、
上記電荷蓄積領域に蓄積した電荷量の大小により読み出しトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子をにおいて、
上記書き込みトランジスタのチャネルが、高さの平均が5nm以下の複数の半導体の結晶粒からなることを特徴とする半導体記憶素子。
【請求項８】
ソ−ス、ドレイン領域を有し、
該ソース、ドレイン領域は互いに半導体を介して接続され、
制御電極を有し、
該制御電極により上記ソース、ドレイン領域を接続する半導体のコンダクタンスを制御する読み出しトランジスタ構造を有し、
上記ソース、ドレイン領域を接続する半導体近傍に電荷蓄積領域を有し、
該電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタ構造を有し、
上記電荷蓄積領域に蓄積した電荷量の大小により読み出しトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子をにおいて、
上記書き込みトランジスタのチャネルが、短径の平均が８nm以下の複数の半導体結晶粒からなることを特徴とする半導体記憶素子。
【請求項９】
ソ−ス、ドレイン領域を有し、
該ソース、ドレイン領域は互いに半導体を介して接続され、
制御電極を有し、
該制御電極により上記ソース、ドレイン領域を接続する半導体のコンダクタンスを制御するトランジスタ構造を有し、
上記ソース、ドレイン領域を接続する半導体近傍に電荷蓄積領域を有し、
上記電荷蓄積領域に蓄積した電荷量の大小によりトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子において、
上記ソース、ドレイン領域を接続する半導体と上記電荷蓄積領域の間の距離が10nm以下であることを特徴とする半導体記憶素子。
【請求項１０】
ソ−ス、ドレイン領域を有し、
該ソース、ドレイン領域は互いに半導体を介して接続され、
制御電極を有し、
該制御電極により上記ソース、ドレイン領域を接続する半導体のコンダクタンスを制御する読み出しトランジスタ構造を有し、
上記ソース、ドレイン領域を接続する半導体近傍に電荷蓄積領域を有し、
該電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタ構造を有し、
上記電荷蓄積領域に蓄積した電荷量の大小により読み出しトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子において、
上記読み出しトランジスタのチャネルと上記電荷蓄積領域の間の距離が10nm以下であることを特徴とする半導体記憶素子。
【請求項１１】
ソ−ス、ドレイン領域を有し、
該ソース、ドレイン領域は互いに半導体を介して接続され、
制御電極を有し、
該制御電極により上記ソース、ドレイン領域を接続する半導体のコンダクタンスを制御する読み出しトランジスタ構造を有し、
上記ソース、ドレイン領域を接続する半導体近傍に電荷蓄積領域を有し、
該電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタ構造を有し、
上記電荷蓄積領域に蓄積した電荷量の大小により読み出しトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子において、
一素子に３値以上の値の記憶を行うことを特徴とする半導体記憶素子。
【請求項１２】
ソ−ス、ドレイン領域を有し、
該ソース、ドレイン領域は互いに半導体を介して接続され、
制御電極を有し、
該制御電極により上記ソース、ドレイン領域を接続する半導体のコンダクタンスを制御する読み出しトランジスタ構造を有し、
上記ソース、ドレイン領域を接続する半導体近傍に電荷蓄積領域を有し、
該電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタ構造を有し、
上記電荷蓄積領域に蓄積した電荷量の大小により読み出しトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子において、
一素子に２ビット以上の記憶を行うことを特徴とする半導体記憶素子。
【請求項１３】
請求項６乃至８、１１乃至１２のいずれかに記載の半導体記憶素子において、上記書き込みトランジスタのチャネルと上記電荷蓄積領域の間の距離が10nm以下であることを特徴とする半導体記憶素子。
【請求項１４】
ソ−ス、ドレイン領域を有し、該ソース、ドレイン領域は互いに半導体を介して接続され、制御電極を有し、該制御電極により上記ソース、ドレイン領域を接続する半導体のコンダクタンスを制御する読み出しトランジスタ構造を有し、上記ソース、ドレイン領域を接続する半導体近傍に電荷蓄積領域を有し、該電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタ構造を有し、上記電荷蓄積領域に蓄積した電荷量の大小により読み出しトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子をにおいて、上記書き込みトランジスタのゲート絶縁膜厚が15nm以下であることを特徴とする半導体記憶素子。
【請求項１５】
上記書き込みトランジスタを流れる電流が基板に対して実質的に垂直に流れるようにチャネルが設けられていることを特徴とする請求項６から８、および１１から１４のいずれかに記載の半導体記憶素子。
【請求項１６】
上記書き込みトランジスタのチャネルが、実質的に上下方向に設けられた円柱または四角柱あるいはその中間の形状の側面と同様の形状をしていることを特徴とする請求項１５に記載の半導体記憶素子。
【請求項１７】
上記書き込みトランジスタのチャネルが、実質的に上下方向に設けられた穴の内側面に設けられていることを特徴とする請求項１５または１６に記載の半導体記憶素子。
【請求項１８】
上記書き込みトランジスタの制御電極の少なくとも一部分が、上記チャネルに囲まれた領域の内側に存在することを特徴とする請求項１７に記載の半導体記憶素子。
【請求項１９】
上記読み出しトランジスタの制御電極と、上記書き込みトランジスタの制御電極が共通に設けられていることを特徴とする請求項６から８、および１０から１８のいずれかに記載の半導体記憶素子。
【請求項２０】
上記読み出しトランジスタの制御電極と、上記書き込みトランジスタのドレイン領域が一体に設けられていることを特徴とする請求項６から８、および１０から１８のいずれかに記載の半導体記憶素子。
【請求項２１】
請求項６から８、１０から１８のいずれかに記載の半導体記憶素子を複数個並べた構造を有する半導体記憶装置において、
少なくとも二個の隣接する半導体記憶素子が、読み出し用トランジスタのソース領域、ドレイン領域の両方が不純物拡散層で互いに接続されていることを特徴とする半導体記憶装置。
【請求項２２】
請求項２１に記載の半導体記憶素子を複数個並べた構造を有する半導体記憶装置において、
複数の記憶素子の読み出し用トランジスタのドレイン領域が互いに接続され、
複数の記憶素子の書き込み用トランジスタのドレイン領域が互いに接続され、
複数の記憶素子の書き込み用トランジスタの制御電極が互いに接続され、
上記読み出し用トランジスタのドレイン領域の接続方向と、上記書き込み用トランジスタのドレイン領域の接続方向が実質的に平行であり、
上記読み出し用トランジスタのドレイン領域の接続方向と、上記書き込み用トランジスタの制御電極の接続方向が実質的に垂直であることを特徴とする半導体記憶装置。
【請求項２３】
請求項２０に記載の半導体記憶素子を複数個並べた構造を有する半導体記憶装置において、
複数の記憶素子の読み出し用トランジスタのドレイン領域が互いに接続され、
複数の記憶素子の書き込み用トランジスタのドレイン領域が互いに接続され、
複数の記憶素子の書き込み用トランジスタの制御電極が互いに接続され、
上記読み出し用トランジスタのドレイン領域の接続方向と、上記書き込み用トランジスタの制御電極の接続方向が実質的に平行であり、
上記読み出し用トランジスタのドレイン領域の接続方向と、上記書き込み用トランジスタのドレイン領域の接続方向が実質的に垂直であることを特徴とする半導体記憶装置。
【請求項２４】
請求項１から５、７から１７のいずれかに記載の半導体記憶素子において、
上記読み出しトランジスタのドレイン領域と、上記書き込みトランジスタのドレイン領域が半導体または金属を介して直接に接続されていることを特徴とする半導体記憶素子。
【請求項２５】
請求項５から２０、２２、２３、２４のいずれかに記載の半導体記憶素子を複数個並べた構造を有する半導体記憶装置において、
書き込み用トランジスタに接続された書き込み用ワード線に与えられる電位が、 プラスマイナス5V以下、望ましくはプラスマイナス3V以下であることを特徴とする半導体記憶装置。
【請求項２６】
請求項５から２０、２２、２３、２４のいずれかに記載の半導体記憶素子を複数個並べた構造を有する半導体記憶装置において、
上記記憶装置を含むデータ処理装置の電源投入時あるいは電源遮断時、あるいはその両方でのみリフレッシュ動作を行うことを特徴とする半導体記憶装置。
【請求項２７】
請求項５から２０、２２、２３のいずれかに記載の半導体記憶素子を複数個並べた構造を有する半導体記憶装置において、
上記記憶装置の書き込み動作において、書き込みパルス印加後に書き込み情報の検証動作を伴わないことを特徴とする半導体記憶装置。
【請求項２８】
ソ−ス、ドレイン領域を有し、
該ソース、ドレイン領域は互いに半導体を介して接続され、
制御電極を有し、
該制御電極により上記ソース、ドレイン領域を接続する半導体のコンダクタンスを制御する読み出しトランジスタ構造を有し、
上記ソース、ドレイン領域を接続する半導体近傍に電荷蓄積領域を有し、
該電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタ構造を有し、
上記電荷蓄積領域に蓄積した電荷量の大小により読み出しトランジスタのソース、ドレイン間のコンダクタンスが変化することを用いて記憶を行う半導体記憶素子をにおいて、
上記書き込みトランジスタのチャネルが、基板に対して垂直に電流が流れるように構成されていることを特徴とする半導体記憶素子。
【請求項２９】
基板と、
該基板内に形成されたソ−ス領域およびドレイン領域と、該ソース領域とドレイン領域を互いに接続するチャネル領域とを有する読み出しトランジスタと、上記チャネル領域近傍に配置された電荷蓄積領域と、該電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタを有し、上記書き込みトランジスタのチャネルの一部または全部が、上記基板の主面に交差する面上に被着された半導体膜で形成されていることを特徴とする半導体記憶素子。
【請求項３０】
上記半導体膜が、上記基板の主面上に凸型に形成された構造物の側面に被着された、平均の厚さが5nm以下の半導体からなることを特徴とする請求項２９記載の半導体記憶素子。
【請求項３１】
上記書き込みトランジスタのソースおよびドレインは、上記基板の主面上に積層された膜により構成されることを特徴とする請求項２９または３０記載の半導体記憶素子。
【請求項３２】
基板と、
該基板内に形成されたソ−ス領域およびドレイン領域と、該ソース領域とドレイン領域を互いに接続するチャネル領域とを有する読み出しトランジスタと、上記チャネル領域近傍に配置された電荷蓄積領域と、該電荷蓄積領域に電荷を注入あるいは放出する書き込みトランジスタを有し、上記書き込みトランジスタのソース、ドレイン、およびチャネルが、上記基板の主面上に被着された膜で形成され、上記ソースおよびドレインは上記基板の主面に水平方向に距離をもって配置されることを特徴とする半導体記憶素子。
【請求項３３】
上記書き込みトランジスタのチャネルを形成する膜が、平均の厚さが5nm以下の半導体からなることを特徴とする請求項３２記載の半導体記憶素子。
【請求項３４】
上記書き込みトランジスタのソースおよびドレインを形成する膜の厚さが、上記書き込みトランジスタのチャネルを形成する膜よりも厚いことを特徴とする請求項３２または３３記載の半導体記憶素子。
【請求項３５】
ソース、ドレイン領域を有し、該ソース、ドレイン領域は互いに半導体のチャネル領域を介して接続され、第一の制御電極を有し、該制御電極により上記チャネル領域のコンダクタンスを制御し、第二の制御電極を有し、該制御電極により上記チャネル領域のコンダクタンスを制御し、上記チャネル領域の平均の厚さが8m未満であることを特徴とするトランジスタ構造において、第一の制御電極と・第二の制御電極の間にチャネル領域が位置することを特徴とする半導体素子。