(57)【要約】【課題】ビット線選択スイッチの配置に要する面積を大きくすることなく、各スイッチのコンタクト抵抗の低減と、全スイッチのオン抵抗の均一化を図る。【解決手段】奇数番目に位置するビット線１２に対してはその一方の側の端部に、偶数番目に位置するビット線１２に対しては他方の側の端部に、それぞれスイッチ１４を接続する。これらのスイッチ１４を介して、奇数番目又は偶数番目のビット線を一対ずつセンスアンプ１６の端子に接続する。メモリセル１３は、ワード線１１を１本選択したときに、選択されたワード線に接続されているメモリセルが単位回路１６の各端子にそれぞれ１個ずつ電気的に接続可能となるようワード線とビット線の全交点の半数に当たる所定の交点に配置される。【選択図】　　　図１
2004103657.tif 000002
【特許請求の範囲】
【請求項１】
所定方向に沿って互いに平行に配置された複数のワード線と、該複数のワード線に直交しかつ互いに平行に配置された複数のビット線と、前記複数のワード線と前記複数のビット線との全交点の半数に当たる所定の交点に配置された複数のメモリセルとからなるメモリアレイと、
前記複数のビット線のうち奇数番目に位置するビット線に対してはその一方の側の端部に、偶数番目に位置するビット線に対しては他方の側の端部に、それぞれ接続された複数のスイッチと、
前記複数のビット線のうちの奇数番目又は偶数番目のビット線が１対ずつ前記複数のスイッチを介して接続される２つの端子を各々有し、前記複数のビット線の両端部近傍でそれぞれ前記所定の方向に沿って一列に並べられた複数の単位回路と、を備え、
前記複数のワード線のうちの１本を選択したときに、前記複数のメモリセルのうち選択されたワード線に接続されているメモリセルが、前記複数のスイッチを介して前記複数の単位回路の各端子にそれぞれ１個ずつ電気的に接続可能となるように、前記所定の交点が定められていることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、前記複数のワード線のうちの１本を選択した場合に、前記複数のスイッチが選択されたワード線に接続されているメモリセルをそれぞれ前記単位回路の端子に電気的に接続するよう動作するようにしたことを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置において、前記複数のスイッチが、２個ずつ一体化されているＭＯＳトランジスタスイッチからなることを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、前記ＭＯＳトランジスタスイッチが、互いに平行に配置された２本のゲート電極と、その両側に夫々独立して形成された２つのドレイン領域と、前記２本のゲート電極の間に形成された単一のソース領域とを有し、前記２つのドレイン領域に前記奇数番目又は前記偶数番目のビット線が一対接続され、前記ソース領域に前記単位回路の端子が接続されることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至４のうちのいずれかに記載の半導体記憶装置において、前記メモリセルが、１個のセル用ＭＯＳトランジスタと１個のキャパシタとからなることを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、前記セル用ＭＯＳトランジスタが、ｐ型にドーピングされた基板上に形成され、ゲート電極としてｐ型不純物がドーピングされたポリＳｉ層を有していることを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、前記単位回路が、ｐ型にドーピングされた基板上に形成され、ゲート電極としてｎ型不純物がドーピングされた第１のポリＳｉ層を有する第１のＭＯＳトランジスタと、ｎ型にドーピングされた基板上に形成され、ゲート電極としてｐ型不純物がドーピングされた第２のポリＳｉ層を有する第２のＭＯＳトランジスタとを含むことを特徴とする半導体記憶装置。
【請求項８】
請求項６に記載の半導体記憶装置において、前記セルアレイ及び前記複数のスイッチを制御するための周辺回路をさらに備え、当該周辺回路が、ｐ型にドーピングされた基板上に形成され、ゲート電極としてｎ型不純物がドーピングされた第１のポリＳｉ層を有する第１のＭＯＳトランジスタと、ｎ型にドーピングされた基板上に形成され、ゲート電極としてｐ型不純物がドーピングされた第２のポリＳｉ層を有する第２のＭＯＳトランジスタとを含むことを特徴とする半導体記憶装置。
【請求項９】
請求項５乃至８のいずれかに記載の半導体記憶装置において、前記ワード線が、前記セル用ＭＯＳトランジスタのゲート電極を形成する第１の配線層と、当該第１の配線層よりも小さい抵抗値を有し、当該配線層を所定個所で裏打ちする第２の配線層からなることを特徴とする半導体記憶装置。
【請求項１０】
請求項５乃至８のいずれかに記載の半導体記憶装置において、前記ワード線が、前記セル用ＭＯＳトランジスタのゲート電極を形成する第１の配線層と、該第１の配線層を駆動する駆動回路と、該駆動回路に接続された前記第１の配線層よりも小さい抵抗値を有する第２の配線層とからなることを特徴とする半導体記憶装置。
【請求項１１】
請求項１乃至１０のいずれかに記載の半導体記憶装置において、前記単位回路が、前記メモリセルアレイと同一構成の別のメモリセルアレイにも接続され共有されていることを特徴とする半導体記憶装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の半導体記憶装置を試験する方法において、
前記複数のワード線を１本ずつ順次選択するとともに、前記複数のスイッチをすべてオンさせることを特徴とする半導体記憶装置の試験方法。
【請求項１３】
請求項１乃至１１のいずれかに記載の半導体記憶装置を試験する方法において、
前記複数のワード線を１本ずつ順次選択するとともに、前記複数の単位回路のそれぞれの一方の端子にのみメモリセルが電気的に接続されるように前記複数のスイッチを制御し、
その後、再び前記複数のワード線を１本ずつ順次選択するとともに、前記複数の単位回路のそれぞれの他方の端子にのみメモリセルが電気的に接続されるように前記複数のスイッチを制御することを特徴とする半導体記憶装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、１／４ピッチ２交点ツインセルアレイ型の半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置として、図１２に示すようなものがある。この半導体記憶装置は、所定方向（図の上下方向）に沿って互いに平行に配置された複数のワード線１２１と、これらワード線１２１に直交し且つ互いに平行に配置された複数のビット線１２２と、複数のワード線１２１と複数のビット線１２２との全交点のうちその半数に当たる所定の位置に配置された複数のメモリセル（図中、○で示す。）１２３と、複数のビット線１２２の一方の端部（図の左側端部。）にそれぞれ接続された複数のスイッチ１２４と、図の下から奇数番目に位置するビット線１２２に接続されているスイッチ１２４と偶数番目に位置するビット線１２２に接続されているスイッチ１２４とに夫々共通に接続されている一対の制御線１２５と、複数のスイッチ１２４を介して夫々２対（４本）のビット線１２２に接続された複数のセンスアンプ（ＳＡ）１２６とを有している。
【０００３】
この半導体記憶装置では、図示しない制御線駆動回路により制御線１２５の一方を選択的に駆動するととともに、図示しないワード線駆動回路によりワード線１２１のいずれか１本を選択的に駆動すると、各センスアンプ１２６に、一対のメモリセル１２３が電気的に接続される。例えば、図中太線で示すように、２本の制御線１２５のうち左側の制御線を選択するとともに、左端のワード線１２１を選択すると、一番下に位置するセンスアンプ１２６には、下から１番目と３番目のビット線１２２に接続されているメモリセル１２３が電気的に接続される。各センスアンプ１２６は、その一対のメモリセル１２３に対して１ビットに対応する相補的な情報を書き込み、また、それを読み出す。
【０００４】
図１２の半導体記憶装置は、上述のように、メモリセル１２３を２個一組として利用するので、ツインセルアレイと呼ばれる。また、この半導体記憶装置は、互いに対を成す２個のメモリセル１２３を選択するためのワード線１２１が、そのメモリセル１２３を選択するための２本のビット線１２２と交差するので、２交点型と呼ばれる。さらに、この半導体記憶装置では、ビット線１２２に沿った方向のメモリセル１２３の配置をワード線４本単位（１ピッチ）の繰り返しと見た場合、隣接するビット線１２２に接続されるメモリセル１２３が上記ピッチの半分だけずれた形に配列されていることから、１／２ピッチ型と呼ばれる。なお、この種の半導体記憶装置は、例えば、米国特許第６，２７２，０５４　Ｂ１号に記載されている。
【０００５】
【特許文献１】
米国特許第６，２７２，０５４　Ｂ１号
【０００６】
【発明が解決しようとする課題】
半導体記憶装置では、単位面積当たりの記憶容量を大きくするために（高集積化、大容量化のために）、ビット線同士の間隔をできるだけ小さくする必要がある。そして、ビット線に接続されるスイッチ（ビット線選択スイッチ）に関しても、ビット線の間隔を広げる原因とならないように構成・配置する必要がある。そこで、従来の半導体記憶装置では、ビット線選択スイッチを、図１３に示すように構成・配置している。
【０００７】
詳述すると、図１３のスイッチレイアウトでは、隣接する２個のスイッチ１２４が、互いにソース領域１３１を共用し、互いに独立のドレイン領域１３２，１３３を有する２個一体型のＭＯＳトランジスタスイッチ１３４として形成されている。そして、この一体型ＭＯＳトランジスタスイッチ１３４を２列に並べて配置することによって、可能な限り狭い間隔（ピッチ）で形成されたビット線１２２の間隔に、複数のスイッチ１２４を対応させている。
【０００８】
しかしながら、従来のスイッチレイアウトでは、一体型ＭＯＳトランジスタスイッチ１３４上のセンスアンプ１２６への接続線を接続するためのコンタクト１３５及びビット線１２２を接続するためのコンタクト１３６ａ，１３６ｂの周囲に、そのコンタクト抵抗を低下させるためのドッグボーンを形成するスペースを設けることができないので、コンタクトホールのサイズを小さくするか、又はメモリセルトランジスタ部のコンタクトと同様に、例えば比較的高抵抗なポリシリコンからなるプラグを介在したコンタクトにする必要がある。このため、従来の半導体記憶装置には、スイッチ１２４のコンタクト抵抗が大きく、動作速度が制限されるという問題点がある。
【０００９】
また、従来のスイッチレイアウトでは、各一体型ＭＯＳトランジスタスイッチ１３４において、センスアンプ１２６への接続線を接続するためのコンタクト１３５から、ビット線１２２を接続するための一方のコンタクト１３６ａまでの距離と、他方のコンタクト１３６ｂまでの距離が、図中に双方向破線矢印で示すように、互いに異なっている。このため、各一体型ＭＯＳトランジスタスイッチ１３４の２つのスイッチ１２４のオン抵抗が互いに異なり、動作速度に差が生じるため、動作タイミング設計におけるマージンが低下するという問題点ある。
【００１０】
これらの問題点を解決するため、図１４に示すように、センスアンプをメモリセルアレイの両側に配置することが考えられる。そして、このような構成を採用することにより、図１５に示すように、ビット線１２２の間隔を広げることなく、ドッグボーン１５１を形成するスペースを確保することができ、コンタクト抵抗の低減を実現することができる。なお、メモリセルアレイの両側にセンスアンプを配置する技術は、例えば、特開２００１−１４３４６３号公報に記載されている。
【００１１】
しかしながら、このような構成を採用すると、図１５を図１３と比較すると明らかなように、コンタクト１３５からコンタクト１３６ａまでの距離と、コンタクト１３５からコンタクト１３６ｂまでの距離との差が大きくなってしまう。つまり、この構成では、各一体型ＭＯＳトランジスタ１３４における２つのスイッチ１２４のオン抵抗の差が大きくなるという問題が生じる。そして、この２つのスイッチのオン抵抗の差を無くすためには、図１６に示すように、ビット線を引き回すための領域１６１が必要になるという新たな問題が生じる。
【００１２】
そこで、本発明は、ビット線に接続されるスイッチの配置に要する面積が小さく、また各スイッチのオン抵抗が等しく、さらに各スイッチのコンタクト抵抗が小さい半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明によれば、所定方向に沿って互いに平行に配置された複数のワード線と、該複数のワード線に直交しかつ互いに平行に配置された複数のビット線と、前記複数のワード線と前記複数のビット線との全交点の半数に当たる所定の交点に配置された複数のメモリセルとからなるメモリアレイと、前記複数のビット線のうち奇数番目に位置するビット線に対してはその一方の側の端部に、偶数番目に位置するビット線に対しては他方の側の端部にそれぞれ接続された複数のスイッチと、前記複数のビット線のうちの奇数番目又は偶数番目のビット線が１対ずつ前記複数のスイッチを介して接続される２つの端子を各々有し、前記複数のビット線の両端部近傍でそれぞれ前記所定の方向に沿って一列に並べられた複数の単位回路とを備え、前記複数のワード線のうちの１本を選択したときに、前記複数のメモリセルのうち選択されたワード線に接続されているメモリセルが、前記複数のスイッチを介して前記複数の単位回路の各端子にそれぞれ１個ずつ電気的に接続可能となるように、前記所定の交点が定められていることを特徴とする半導体記憶装置が得られる。
【００１４】
この半導体記憶装置では、前記複数のワード線のうちの１本を選択した場合に、前記複数のスイッチが、選択されたワード線に接続されているメモリセルをそれぞれ前記単位回路の端子に電気的に接続するよう動作する。
【００１５】
前記複数のスイッチは、２個ずつ一体化されたＭＯＳトランジスタスイッチからなる。
【００１６】
具体的には、前記ＭＯＳトランジスタスイッチは、互いに平行に配置された２本のゲート電極と、その両側に夫々独立して形成された２つのドレイン領域と、前記２本のゲート電極の間に形成された単一のソース領域とを有し、前記２つのドレイン領域に前記奇数番目又は前記偶数番目のビット線が一対接続され、前記ソース領域に前記単位回路の端子が接続される。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１８】
図１に、本発明の一実施の形態に係る半導体記憶装置（ＤＲＡＭ：Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の概略構成を示す。この半導体記憶装置は、図の上下方向に沿って互いに平行に配置された複数のワード線１１と、これらワード線１１に直交しかつ互いに平行に配置された複数のビット線１２を備えている。また、この半導体記憶装置は、ワード線１１とビット線１２との交点であって、全交点の半数に当たる所定の位置に配置された複数のメモリセル（図中、○で示す。）１３を備えている。さらに、この半導体記憶装置は、ビット線１２にそれぞれ接続されたトランジスタスイッチ（ビット線選択スイッチ）１４と、これらトランジスタスイッチ１４を選択的に駆動するための制御線１５と、トランジスタスイッチ１４を介してビット線１２に接続された複数のセンスアンプ（ＳＡ、単位回路とも言う。）１６とを備えている。
【００１９】
メモリセル１３は、各々、１個のＭＯＳトランジスタ（以下では、セル用ＭＯＳトランジスタと呼ぶ。）と１個のキャパシタとで構成されている。そして、メモリセル１３は、１本のワード線１１が選択されたとき、選択されたワード線１１に接続されているメモリセル１３が、いずれかのセンスアンプ１６に一対ずつ接続可能となるようにワード線１１とビット線１２の交点に配置されている。
【００２０】
メモリセル１３に用いられるセル用ＭＯＳトランジスタとしては、ゲートポリＳｉ電極にｐ＋不純物をドーピングしたｐ＋ゲートｎＭＯＳトランジスタが望ましい。これは、以下の理由による。
【００２１】
即ち、図２に示すように、ワード線ピッチが等しいという条件下では、ｐ＋ゲートｎＭＯＳトランジスタを使用したほうが、ｎ＋ゲートＭＯＳトランジスタを使用するよりもセル部接合電界強度が低い。セル部接合電界強度が高くなると、セルリーク電流が増大するため、リフレッシュ動作の頻度を増やさなければならず、消費電力が増大する。したがって、ｐ＋ゲートｎＭＯＳトランジスタを用いた方が消費電力を抑えることができる。また、セル部接合電界強度が等しいという条件下では、ｐ＋ゲートｎＭＯＳトランジスタを使用したほうが、ｎ＋ゲートＭＯＳトランジスタを使用するよりもワード線ピッチが小さい。これは、同じ消費電力の場合、ｐ＋ゲートｎＭＯＳトランジスタを使用した方が、セル面積を小さくできることを意味する。
【００２２】
また、図３に示すように、拡散層ピッチが等しいという条件下では、ｐ＋ゲートｎＭＯＳトランジスタの方が、ｎ＋ゲートＭＯＳトランジスタよりもオン抵抗が小さい。オン抵抗が大きいほど、情報の書き込み、読み出しに要する時間が長くなるため、動作速度が低くなる。したがって、ｐ＋ゲートｎＭＯＳトランジスタを用いた方が動作速度を速くすることができる。また、オン抵抗が等しいという条件下では、ｐ＋ゲートｎＭＯＳトランジスタのほうが、ｎ＋ゲートＭＯＳトランジスタよりも拡散層ピッチが小さい。これは、同じ動作速度の場合、ｐ＋ゲートｎＭＯＳトランジスタを使用した方が、セル面積を小さくできることを意味する。
【００２３】
以上の理由により、メモリセル１３には、ｐ型にドーピングされた基板上に形成され、ｐ型不純物がドーピングされたポリＳｉをゲート電極として用いるｐ＋ゲートｎＭＯＳトランジスタを用いることが望ましい。そして、ｐ＋ゲートｎＭＯＳトランジスタを用いることにより、１個のメモリセルの占有面積を０．１μｍ２以下にすることが可能になる。
【００２４】
なお、センスアンプ１６や図示しないメモリアレイ制御回路等の周辺回路を、ｐ型にドーピングされた基板上に形成され、ゲート電極としてｎ型不純物がドーピングされたポリＳｉ層を用いるｎ＋ゲートＭＯＳトランジスタと、ｎ型にドーピングされた基板上に形成され、ゲート電極としてｐ型不純物がドーピングされたポリＳｉ層を用いるｐ＋ゲートｐＭＯＳトランジスタとからなるＣＭＯＳで構成する様にすれば、プロセスステップ数を増加させることなく、ｐ＋ゲートｎＭＯＳトランジスタを用いたメモリセルを含む半導体記憶装置を製造することが可能である。
【００２５】
トランジスタスイッチ１４は、ビット線１２の同じ側の端部ではなく、一方の側と他方の側とに交互に配置されている。換言すると、トランジスタスイッチ１４は、図の下から奇数番目に位置するビット線１２に接続される場合は、その左側端部に、偶数番目に位置するビット線１２に接続される場合は、その右側端部に接続されている。これらのトランジスタスイッチ１４は、ビット線１２の左側で２つのグループに分けられ、また、ビット線の右側でも２つのグループに分けられ、計４つグループに分けられて、グループ毎に共通の制御線１５に接続されている。具体的には、各制御線１５は、４ｎ−ｍ（ｎ：自然数、ｍ：３，２，１又は０）番目のビット線１２に接続されたトランジスタスイッチ１４に共通に接続されている。
【００２６】
センスアンプ１６は、各々、互いに隣接する４つのトランジスタスイッチ１４に接続されている。具体的には、各センスアンプ１６は、２つの入力端子を有しており、各入力端子にそれぞれ２つのトランジスタスイッチ１４が接続されている。換言すると、各センスアンプ１６は、一つ置きに隣接する４本のビット線（奇数番目又は偶数番目のビット線）１２にトランジスタスイッチ１４を介して接続されている。
【００２７】
トランジスタスイッチ１４のオン・オフ制御により、各センスアンプ１６には、入力端子に１つずつ、計２つのメモリセル１３が電気的に接続される。各センスアンプ１６は、その２つのメモリセル１３に対して１ビットの情報に相当する相補的な情報を書き込み、また読み出す。
【００２８】
図４を参照して、図１の半導体記憶装置の動作について説明する。
【００２９】
上述したように、図１の半導体記憶装置は、２個のメモリセル１３を使って１ビットの情報を記憶するツインセルアレイである。なお、この半導体記憶装置では、ビット線１２に沿った方向のメモリセル１３の配置をワード線４本単位（１ピッチ）の繰り返しと見た場合、隣接するビット線１２に接続されるメモリセル１３が上記ピッチの１／４だけずれた形に配置されていることから、１／４ピッチ型と呼ばれる。また、対を成すメモリセル１３が同一のワード線１１に接続されているため、２交点型でもある。この半導体記憶装置では、図４の表に従って、ワード線１１及び制御線１５を選択的に駆動することによって、各センスアンプ１６に一対のメモリセル１３を電気的に接続し、そのメモリセル１３に対して情報を書き込み、読み出すことができる。
【００３０】
詳述すると、ワード線１１−０を選択するときは、制御線１５−ａ及び１５−ｂを選択的に駆動することにより、各センスアンプ１６の各入力端子にメモリセル１３を１個だけ電気的に接続することができる。こうして、各センスアンプ１６の２つの入力端子に２つのメモリセル１３が接続されるので、これらメモリセル１３に対して、１ビットに相当する相補的な情報を書き込み、またそれを読み出すことが可能になる。
【００３１】
また、ワード線１１−１を選択するときは、制御線１５−ｂ及び１５−ｃを、ワード線１１−２を選択するときは、制御線１５−ｂ及び１５−ｄを、ワード線１１−３を選択するときは、制御線１５−ａ及び１５−ｄを、夫々選択することにより、各センスアンプ１６の各入力端子にメモリセル１３を１個だけ電気的に接続することができる。こうして、全てのメモリセル１３に対して、情報の書き込み及び読み出しが可能になる。
【００３２】
なお、図４は、ワード線１１が１本だけ選択された場合に、選択されたワード線１１に対して、どの制御線１５を選択駆動すべきかを表すものであって、同じワード線番号が割り当てられている複数のワード線１１を同時に選択駆動することを意味しているのではない。
【００３３】
次に、図５を参照して、図１の半導体記憶装置におけるスイッチレイアウトについて説明する。
【００３４】
図５は、単一のセンスアンプ１６に接続される４個のトランジスタスイッチ１４のレイアウトを示す図である。４個のトランジスタスイッチ１４は、一対の２個一体型のＭＯＳトランジスタスイッチにより構成されている。即ち、各一体型ＭＯＳトランジスタスイッチは、単一のソース領域（Ｓ）と２つのドレイン領域（Ｄ）を有し、２個のトランジスタスイッチ１４を一体的に形成している。
【００３５】
各一体型ＭＯＳトランジスタスイッチのソース領域には、センスアンプ１６の一方の入力端子に接続される接続線がコンタクト５１により接続されている。また、各一体型ＭＯＳトランジスタスイッチの２つのドレイン領域には、１本のビット線１２を挟んで隣接する２本のビット線（奇数番目又は偶数番目に位置するビット線）１２がコンタクト５２ａ及び５２ｂにより接続されている。そして、各コンタクト５１，５２ａ及び５２ｂの周囲には、それぞれコンタクト抵抗を低減するためのドッグボーン５３が形成されている。
【００３６】
図５のスイッチレイアウトによれば、各ＭＯＳトランジスタスイッチの形成に利用可能な図の上下方向の長さは、ビット線を４本配置するのに要する長さ（幅）に等しい。これは、装置全体のサイズを大きくすることなく、ＭＯＳトランジスタのサイズを、ドッグボーン形成に対応できるサイズにすることを可能にする。
【００３７】
また、図５のスイッチレイアウトによれば、各ＭＯＳトランジスタスイッチに接続される２本のビット線１２同士の間が広い（間にビット線が１本存在する）ので、ビット線１２の端部を大きく引き回すこと無く、コンタクト５１からコンタクト５２ａまでの距離と、コンタクト５１からコンタクト５２ｂまでの距離とを等しくすることができる。図５の例では、各ＭＯＳトランジスタに接続される２本のビット線１２のうち、一方のみをわずかに屈曲させるだけで、コンタクト５１と５２ａの間とコンタクト５１と５２ｂの間の距離を等しくしている。
【００３８】
以上のように、本実施に形態による半導体記憶装置によれば、装置全体のサイズを大きくすることなくビット線に接続されるスイッチのコンタクトにドッグボーンを形成してコンタクト抵抗を低減することができる。これにより、動作速度の向上と、消費電力の低減を実現することができる。
【００３９】
また、本実施の形態による半導体記憶装置によれば、ビット線に接続されるスイッチのオン抵抗を均一にすることができるので、動作設計マージンが大きくなる。
【００４０】
次に、図１の半導体記憶装置のメモリセルを試験するための方法について、図６乃至図８を参照して説明する。
【００４１】
まず、情報保持に関してマージンの少ないセルを検出する試験を行う方法について説明する。この試験は、図６に示すように、ワード線１１及び制御線１５を選択駆動することにより行う。即ち、ワード線１１を１本ずつ選択駆動する一方、制御線１５については全てを同時に選択駆動することにより、ビット線１２の寄生容量による影響を増大させ、相対的に試験の対象であるメモリセル１３から読み出した信号量を減少させる。これにより、情報保持に関してマージンの少ないメモリセル１３を検出する。
【００４２】
次に、シングルセル動作を行わせることにより、ツインセル動作では検出できないメモリセルの不良を検出する試験を行う方法について説明する。この場合、トランジスタスイッチ１４に接続される制御線１５は、図７に示すように８本必要になる。
【００４３】
この試験では、まず、図８（ａ）に示すようにワード線１１及び制御線１５を選択駆動することにより、ツインセル動作を行わせる。なお、この動作は、図４の表に従う選択動作を行うのと同じ動作である。
【００４４】
次に、図８（ｂ）に示すように、ワード線１１及び制御線１５を選択駆動する。つまり、ワード線を１本ずつ選択しながら、制御線１５−ａ，１５−ｂ’，１５−ｃ及び１５−ｄ’を同時に選択駆動する。これにより、各センスアンプ１６には、２つの入力端子のうちいずれか一方にのみメモリセル１３が電気的に接続される。続いて、図８（ｃ）に示すように、ワード線１１及び制御線１５を選択駆動すると、図８（ｂ）に従う選択駆動によってセンスアンプ１６に接続されなかったメモリセル１３が１個ずつセンスアンプ１６に接続される。
【００４５】
以上のようにして、ツインセル動作では検出することができないメモリセル１３の不良を検出することができる。
【００４６】
以上本発明の半導体記憶装置について、一実施の形態に基づいて説明したが、本発明は、当該実施の形態に限定されるものではない。例えば、本発明の半導体記憶装置は、図９に示すように、２つのメモリセルアレイ９１，９２で１列のセンスアンプ９３を共有する共有センスアンプ方式の半導体記憶装置とすることができる。また、ワード線１１は、図１０に示すように、セル用ＭＯＳトランジスタのゲート電極である副ワード線１０１を、所定の数箇所で裏打ちする副ワード線１０１よりも抵抗値の小さい主ワード線１０２で駆動するようにしてもよい。或いは、ワード線１１は、図１１に示すように、セル用ＭＯＳトランジスタのデート電極を副ワード線１１１とし、この副ワード線１１１を駆動する駆動回路（ＡＮＤ回路）１１２を、副ワード線１１１よりも抵抗値の小さい主ワード線１１３で駆動するようにしてもよい。なお、この場合、副ワード線１１１をできるだけ短く、主ワード線１１３をできるだけ長くすることが望ましい。
【００４７】
【発明の効果】
本発明によれば、メモリアレイを構成するビット線のうち、奇数番目に位置するビット線に対してはその一方の側の端部に、偶数番目に位置するビット線に対しては他方の側の端部に、それぞれスイッチを接続し、このスイッチを介して奇数番目又は偶数番目のビット線が１対ずつ２つの端子にそれぞれ接続されるようにメモリアレイの両側に単位回路を配列し、メモリアレイを構成するワード線のうちの１本を選択したときに、選択されたワード線に接続されているメモリセルが単位回路の各端子にそれぞれ１個ずつ電気的に接続可能となるようメモリセルアレイを配置したことにより、ビット線に接続されるスイッチの配置に要する面積が小さいにもかかわらず、スイッチのコンタクト抵抗が小さい上、そのオン抵抗が均一な半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体記憶装置の概略構成を示す図である。
【図２】ｎ＋ゲートｎＭＯＳトランジスタ及びｐ＋ゲートｎＭＯＳトランジスタのワード線ピッチ−セル部接合電界強度特性を示すグラフである。
【図３】ｎ＋ゲートｎＭＯＳトランジスタ及びｐ＋ゲートｎＭＯＳトランジスタの拡散層ピッチ−オン抵抗特性を示すグラフである。
【図４】図１の半導体記憶装置におけるワード線と制御線の選択関係を示す表である。
【図５】図１の半導体記憶装置におけるスイッチのレイアウトを示す図である。
【図６】図１の半導体記憶装置の試験を行う場合のワード線と制御線の選択関係を示す表である。
【図７】図１の半導体記憶装置に対し別の試験を行うための制御線の接続を示す図である。
【図８】（ａ）、（ｂ）及び（ｃ）は、それぞれ、図７の半導体記憶装置に対し試験を行う場合のワード線と制御線の選択関係を示す図である。
【図９】本発明の半導体記憶装置を共有センスアンプ方式に適用した場合の概略構成を示す図である。
【図１０】図１の半導体記憶装置におけるワード線の一構成例を示す図である。
【図１１】図１の半導体記憶装置におけるワード線の他の構成を示す図である。
【図１２】従来の半導体記憶装置の一例の概略構成を示す図である。
【図１３】図１２の半導体記憶装置におけるスイッチのレイアウトを示す図である。
【図１４】図１２の半導体記憶装置に改良を加えた場合の概略構成を示す図である。
【図１５】図１４の半導体記憶装置におけるスイッチのレイアウトを示す図である。
【図１６】図１５のスイッチレイアウトにおいて生じる問題点を解決したスイッチのレイアウトを示す図である。
【符号の説明】
１１　　　ワード線
１２　　　ビット線
１３　　　メモリセル
１４　　　トランジスタスイッチ
１５　　　制御線
１６　　　センスアンプ
５１　　　コンタクト
５２ａ，５２ｂ　　　コンタクト
５３　　　ドッグボーン
９１，９２　　　メモリセルアレイ
９３　　　センスアンプ
１０１　　　副ワード線
１０２　　　主ワード線
１１１　　　副ワード線
１１２　　　駆動回路
１１３　　　主ワード線
１２１　　　ワード線
１２２　　　ビット線
１２３　　　メモリセル
１２４　　　スイッチ
１２５　　　制御線
１２６　　　センスアンプ
１３１　　　ソース領域
１３２，１３３　　　ドレイン領域
１３４　　　ＭＯＳトランジスタスイッチ
１３５　　　コンタクト
１３６ａ，１３６ｂ　　　コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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