(57)【要約】【課題】メモリを消費することなく半導体集積回路のリセット状態から動作状態への移行を速やかに制御する半導体集積回路を提供する。【解決手段】パワーオン検出回路１８からＯＲゲート１７に出力したパワーオン検出信号ＰＯＮが電源のＯＮ状態であるのでＬレベルで、ストップモード信号ＳＴＯＰがＬレベルであることにより、ＯＲゲート１７は、ＲＳフリップフロップ２０のリセット端子にＬレベルの信号を出力する。リセット端子１０からリセット信号をＯＲゲート１２を介して入力されたカウンタ７は、ＲＳフリップフロップ２０のリセット端子にＬレベルの信号を出力する。ＲＳフリップフロップ２０は、リセット信号がリセット端子１０に入力される前と同じＨレベルのカウンタバイパス信号ＣＢＰをＯＲゲート２１に出力し、ＯＲゲート２１は、Ｈレベルのシステムクロック制御信号ＳＣＫＥＮをＡＮＤゲート９に出力する。【選択図】　図１
2004096567.tif 000002
【特許請求の範囲】
【請求項１】
電源と、
該電源がＯＮ状態になることによりクロック信号を発振する発振回路と、
該発振回路の発振の開始および停止を制御するストップモード信号を生成する回路と、
該発振回路から安定したクロック信号が発振されるまでの所定時間を測定する測定手段と、
外部から入力されるリセット信号または該ストップモード信号により該測定手段がリセットされて所定時間が経過した後に、前記発振回路から出力されるクロック信号を出力する出力手段と、
該半導体集積回路の電源がＯＮ状態であることを検出してパワーオン検出信号を生成するパワーオン検出回路と、
前記リセット信号または前記ストップモード信号により前記測定手段がリセットされてから該所定時間が経過する前に、前記発振回路から出力されるクロック信号を出力するかを決定する決定手段と、
を有する、半導体集積回路。
【請求項２】
前記ストップモード信号を生成する回路は、前記発振回路による前記クロック信号の発振を開始させるために外部から入力されるストップモード解除信号と、該発振回路による該クロック信号の発振を停止させるために外部から入力されるストップモード起動信号と、前記リセット信号との組み合わせにより前記ストップモード信号を生成する、請求項１に記載の半導体集積回路。
【請求項３】
前記測定手段は、前記クロック信号をカウントすることにより前記所定の時間をカウントする、請求項１に記載の半導体集積回路。
【請求項４】
前記パワーオン検出回路は、シミット付インバータと、該シミット付インバータの入力端と電源との間に接続された抵抗器と、該シミット付インバータの入力端と接地との間に接続されたコンデンサと、を有する、請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号を発振する発振回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路は、発振回路により生成される安定したクロック信号に基づいて、リセット状態から動作状態に移行する。半導体集積回路の発振回路としては、水晶、セラミック等を発振子として用いて所定の周波数のクロック信号を発振する発振回路が使用される。このような発振回路は、クロック信号を生成する状態と、クロック信号の生成を停止する状態（ストップモード）とを有する。発振回路のストップモードは、半導体集積回路の消費電力の低減を実現する。通常、発振回路は、ストップモードが解除されることによって、クロック信号の生成を開始するが、基準となるクロック信号を安定的に生成するまでの発振安定時間を必要とする。この発振安定時間は、発振回路が生成するクロック信号を一定時間にわたってカウントすることにより確保される。発振安定時間が経過した後、発振回路により生成される安定したクロック信号は、半導体集積回路の動作の基準となるシステムクロックとして、発振回路周辺の回路に出力される。
【０００３】
発振回路のストップモードには、半導体集積回路の電源がＯＦＦであることにより、発振回路がクロックの生成を停止して、クロックのカウントをリセットするストップモードと、半導体集積回路の電源がＯＮ状態であるが、発振回路が一定期間にわたってクロック信号の生成を停止して、クロック信号のカウントをリセットするストップモードとがある。
【０００４】
このように、半導体集積回路の電源がＯＦＦからＯＮされた後にクロック信号のカウントがリセットされるパワーオンリセット状態と、半導体集積回路の電源がＯＮ状態であって、発振回路が一定期間にわたってクロック信号の発振を停止してクロック信号のカウントがリセットされるストップモードリセット状態とがある。これら２つのリセット状態からクロック信号の生成を開始する場合にも、発振回路は、半導体集積回路の動作の基準となる安定したクロックを生成するために発振回路安定時間が必要となる。通常、これらの２つのリセット状態は、半導体集積回路の端子から入力されるリセット信号を用いて制御される。
【０００５】
また、半導体集積回路の電源はＯＮ状態であって、発振回路はクロック信号を生成しているが、クロック信号のカウントがリセットされる場合がある。この場合には、発振回路は、発振安定時間の確保を必要とせずに安定したクロック信号を生成し得る。
【０００６】
このような３つのリセット状態を、リセット信号を用いて制御する半導体集積回路が知られている。例えば、特開平３−２８２８０４号公報（特許文献１）には、パワーオンフラグ記憶回路を設けて、発振安定時間の不必要なリセット状態をリセット信号により制御する半導体集積回路が開示されている。この公報に開示されたパワーオンフラグ記憶回路では、半導体集積回路の電源をＯＮ状態にした後にパワーオンフラグを設定するようになっている。設定されたパワーオンフラグは、発振回路が作動している状態において、クロックのカウントがリセットされると、中央処理演算装置（ＣＰＵ）の命令によりクリアされる。これにより、発振安定時間が必要な場合のリセット状態と発振安定時間の不必要な場合のリセット状態とがリセット信号により制御される。
【０００７】
図２は、特開平３−２８２８０４号公報（特許文献１）に開示された従来の半導体集積回路を示す。
【０００８】
この半導体集積回路は、動作の基準となるクロックを生成する発振回路１０１を有している。この発振回路１０１には、発振子接続用のＸＩＮ端子１０２とＸＯＵＴ端子１０３との間に、水晶、セラミック等からなる発振子１０４が設けられている。この発振子１０４には、ＸＩＮ端子１０２とＸＯＵＴ端子１０３との間に抵抗Ｒ１が並列に接続されており、また、ＸＩＮ端子１０２およびＸＯＵＴ端子１０３がコンデンサＣ１およびＣ２を介してそれぞれ接地されている。また、発振子１０４および抵抗Ｒ１は、一方の入力端がＸＩＮ端子１０２を介して、ＮＡＮＤゲート１０５の一方の入力端に接続されており、ＮＡＮＤゲート１０５の出力端がＸＯＵＴ端子に接続されている。
【０００９】
発振回路１０１が半導体集積回路の動作の基準となるクロックを生成すると、発振回路１０１は、クロック信号をシミット付インバータ１０６に出力し、シミット付インバータ１０６は、クロック信号を反転して出力する。このシミット付インバータ１０６の出力が基準クロック信号ＣＫとしてカウンタ１０７および第１ＡＮＤゲート１０９に入力される。
【００１０】
発振回路１０１が安定したクロックを生成するために発振安定時間が必要となる場合、カウンタ１０７は、発振回路１０１から生成されてシミット付インバータ１０６から出力されする基準クロック信号を一定時間にわたってカウントすることにより、発振安定時間を確保する。発振安定時間が経過した後、カウンタ１０７は、オーバーワーク信号ＣＯＦを第３ＯＲゲート１２１に出力する。オーバーワーク信号ＣＯＦが入力された第３ＯＲゲート１２１は、システムクロック制御信号ＳＣＫＥＮを出力する。
【００１１】
出力されたシステムクロック制御信号ＳＣＫＥＮは、発振回路１０１の出力がシミット付インバータ１０６を介して、一方の入力端に入力されている第１ＡＮＤゲート１０９の他方の入力端に入力される。第１ＡＮＤゲート１０９は、システムクロック制御信号ＳＣＫＥＮに応答して、発振回路周辺の半導体集積回路に、発振回路１０１の反転信号であるクロック信号ＣＫをシステムクロック信号１０８として出力するか、またはシステムクロック信号１０８の出力を停止する。
【００１２】
以下において、上述の３つの半導体集積回路のリセット状態を解除する場合の従来の半導体集積回路の動作について説明する（この半導体集積回路の動作は、信号を介して実行されるが、入力または出力される信号は、ＨレベルとＬレベルとの２つの状態を有する）。
【００１３】
第１に、発振回路のストップモードからクロックの生成を開始する状態が半導体集積回路の電源がＯＮされた後のパワーオンリセットの状態である場合における、従来の半導体集積回路の動作を説明する。
【００１４】
この場合、半導体集積回路のリセット端子１１０が、Ｈレベルの信号を出力する。リセット端子１１０から出力されたリセット信号は、第１ＯＲゲート１１１と第２ＯＲゲート１１２とに入力される。リセット端子１１０のリセットの入力信号がＨレベルであることにより、第１ＯＲゲート１１１はＨレベルの信号を出力する。第１ＯＲゲート１１１から出力されたＨレベルの信号が第１ＲＳフリップフロップ１１４のリセット端子（Ｒ）に入力され、第１ＲＳフリップフロップ１１４は、リセットされて、出力端子（Ｑ）からＬレベルのストップモードの状態を示すストップモード信号ＳＴＯＰが出力される。このＬレベルのストップモード信号ＳＴＯＰは、第１インバータ１１６によって反転されてクロック制御信号ＣＫＥＮとして、発振回路１０１のＮＡＮＤゲート１０５に入力される。これにより、発振回路１０１が動作状態になり、ＸＩＮ端子１０２を介してＮＡＮＤゲート１０５に入力される発振子１０４の発振信号が発振回路１０５から出力される。
【００１５】
第１ＲＳフリップフロップ１１４により生成されたＬレベルのストップモード信号ＳＴＯＰは、第２ＯＲゲート１１２の他方の入力になるとともに第１インバータ１１６および第２ＲＳフリップフロップ１２０のリセット端子（Ｒ）に入力されている。
【００１６】
第２ＯＲゲートＬレベルのストップモード信号ＳＴＯＰが入力された後、リセット端子１１０からＨレベルのリセット信号が入力されると、第２ＯＲゲート１１２はＨレベルの信号をカウンタ１０７に出力する。カウンタ１０７は、Ｈレベルの信号が入力することによりリセットされ、Ｌレベルのオーバーフロー信号ＣＯＦを出力する。Ｌレベルであるオーバーフロー信号ＣＯＦは第２ＲＳフリップフロップ１２０のセット端子（Ｓ）に入力され、第２ＲＳフリップフロップ１２０の出力端子（Ｑ）は、Ｌレベルの信号を第２ＡＮＤゲート１２２に出力する。
【００１７】
また、この半導体集積回路には、電源がＯＮされたことを検出するパワーオンフラグ記憶回路１２３が設けられており、パワーオンフラグ記憶回路１２３が電源がＯＮであることを検出した場合、パワーオンフラグ記憶回路１２３から出力されるパワーオンフラグ信号ＰＯＦはＨレベルとなる。Ｈレベルであるパワーオンフラグ信号ＰＯＦは、第２インバータ１２４に入力される。パワーオンフラグ信号ＰＯＦを入力された第２インバータ１２４は、Ｌレベルの信号を、第２ＲＳフリップフロップの出力が一方の入力端に与えられている第２ＡＮＤゲート１２２の他方の入力端に出力する。
【００１８】
第２ＲＳフリップフロップ１２０から第２ＡＮＤゲート１２２に出力された信号と、第２インバータ１２４から第２ＡＮＤゲート１２２に出力された信号とがＬレベルであることにより、第２ＡＮＤゲート１２２は、Ｌレベルの信号をカウンタ１０７の出力が一方の入力端に与えられた第３ＯＲゲート１２１に出力する。
【００１９】
Ｌレベルの信号を入力された第３ＯＲゲート１２１は、Ｌレベルのシステムクロック制御信号ＳＣＫＥＮを第１ＡＮＤゲート１０９に出力する。第１ＡＮＤゲート１０９は、Ｌレベルのシステムクロック制御信号ＳＣＫＥＮが入力された場合、他方の入力端に入力される基準となるクロック信号ＣＫをシステムクロック信号１０８として発振回路１０１の周辺の半導体集積回路に出力しない。
【００２０】
しかし、ストップモード信号ＳＴＯＰがＬレベルであるため、第１インバータ１１６の出力であるクロック制御信号ＣＫＥＮがＨレベルとなり、発振回路１０１は発振を開始する。発振回路１０１は、基準となる基準クロック信号ＣＫを生成し、ＮＡＮＤゲート１０５から出力する。発振回路１０１から生成された基準クロック信号ＣＫは、シミット付インバータ１０６を介してカウンタ１０７および第１ＡＮＤゲート１０９に出力される。
【００２１】
カウンタ１０７は、基準クロック信号ＣＫをカウントし、発振安定時間を確保した後、Ｈレベルのオーバーフロー信号ＣＯＦを第２ＲＳフリップフロップ１２０のセット端子（Ｓ）および第３ＯＲゲート１２１に出力する。Ｈレベルのオーバーフロー信号ＣＯＦが入力された第２ＲＳフリップフロップ１２０は、Ｈレベルの信号を第２ＡＮＤゲート１２２に出力する。
【００２２】
第２ＡＮＤゲート１２２から第３ＯＲゲート１２１に出力された信号と、カウンタ１０７から第３ＯＲゲート１２１に出力された信号とがともにＨレベルであることにより、第３ＯＲゲート１２１は、Ｈレベルのシステムクロック制御信号ＳＣＫＥＮＨを第１ＡＮＤゲート１０９に出力する。Ｈレベルのシステムクロック制御信号ＳＣＫＥＮが入力された第１ＡＮＤゲート１０９は、基準クロック信号ＣＫをシステムクロック信号１０８として、発振回路周辺の半導体集積回路に出力する。すなわち、発振安定時間経過後、基準クロック信号ＣＫは、システムクロック信号１０８として発振回路周辺の半導体集積回路に出力される。
【００２３】
第２に、発振回路のストップモードからクロックの生成を開始する状態が、半導体集積回路の電源はＯＮであり、発振回路がクロックの生成を一定期間停止した状態から解除されたストップモード解除状態である場合の、従来の半導体集積回路の動作を説明する。
【００２４】
半導体集積回路の電源がＯＮであり、発振回路の一定期間クロックを停止している発信回路１０１のストップモードに至る動作は以下の通りである。
【００２５】
まず、ストップモード起動信号入力端１１５に入力されたＨレベルのストップモード起動信号が第１ＲＳフリップフロップ１１４のリセット端子（Ｒ）に入力される。Ｈレベルのストップモード起動信号が入力された第１ＲＳフリップフロップ１１４がＨレベルのストップモード信号ＳＴＯＰを第２ＯＲゲート１１２、第１インバータ１１６、第２ＲＳフリップフロップ１２０のリセット端子（Ｒ）に出力する。
【００２６】
ストップモード信号ＳＴＯＰが入力された第１インバータ１１６は、Ｌレベルのクロック制御信号ＣＫＥＮを発信回路１０１に出力する。Ｌレベルのクロック制御信号ＣＫＥＮが発信回路１０１に入力されると、発振回路１０１のＮＡＮＤゲート１０５の出力がＬレベルとなり、発振回路１０１はクロック信号ＣＫの生成を停止し、ストップモードになる。
【００２７】
さらに、Ｈレベルのストップモード信号ＳＴＯＰが入力された第２ＯＲゲート１１２は、Ｈレベルの信号をカウンタ１０７に出力する。Ｈレベルの信号が入力されたカウンタ１０７は、初期化され、Ｌレベルのオーバーフロー信号ＣＯＦを第３ＯＲゲート１２１に出力する。
【００２８】
Ｈレベルのストップモード信号ＳＴＯＰが入力された第２ＲＳフリップフロップ１２０は、Ｌレベルの信号を第２ＡＮＤゲート１２２に出力する。
【００２９】
また、電源がＯＮであるので、パワーオンフラグ記憶回路１２３は、Ｈレベルのパワーオンフラグ信号ＰＯＦを第２インバータ１２４に出力する。Ｈレベルのパワーオンフラグ信号ＰＯＦを入力された第２インバータ１２４は、Ｌレベルの信号を第２ＡＮＤゲート１２２に出力する。
【００３０】
第２ＲＳフリップフロップ１２０から第２ＡＮＤゲート１２２に出力された信号と、第２インバータ１２４から第２ＡＮＤゲート１２２に出力された信号とがＬレベルであることにより、第２ＡＮＤゲート１２２は、Ｌレベルの信号を第３ＯＲゲート１２１に出力する。
【００３１】
第２ＡＮＤゲート１２２から第３ＯＲゲート１２１に出力された信号と、カウンタ１０７から第３ＯＲゲート１２１に出力されたオーバーワーク信号ＣＯＦとがＬレベルであることにより、第３ＯＲゲート１２１は、Ｌレベルのシステムクロック制御信号ＳＣＫＥＮを第１ＡＮＤゲート１０９に出力する。第１ＡＮＤゲート１０９は、Ｌレベルのシステムクロック制御信号ＳＣＫＥＮが入力された場合、基準となる基準クロック信号ＣＫをシステムクロック信号１０８として発振回路１０１の周辺の半導体集積回路に出力しない。
【００３２】
次に、半導体集積回路の電源がＯＮであり、発振回路の一定期間クロックを停止している発信回路１０１のストップモードから解除され、基準となる安定したくロックを生成する状態に至る動作は以下の通りである。
【００３３】
まず、Ｈレベルのリセット信号がリセット端子１１０からＯＲゲート１に出力され、他方、ストップモード解除信号入力端子１１３に入力されたＨレベルのストップモード解除信号がＯＲゲート１に出力される。これにより、ＯＲゲート１は、Ｈレベルの信号を第１ＲＳフリップフロップ１１４のリセット端子（Ｒ）に出力する。Ｈレベルの信号が入力された第１ＲＳフリップフロップ１１４は、Ｌレベルのストップ信号ＳＴＯＰを第２ＯＲゲート１１２、第１インバータ１１６、ＲＳフリップフロプップ１２０のリセット端子（Ｒ）に出力する。
Ｌレベルのストップモード信号ＳＴＯＰが入力された第１インバータ１１６は、Ｈレベルのクロック制御信号ＣＫＥＮを発信回路１０１に出力する。Ｈレベルのクロック制御信号ＣＫＥＮが発信回路１０１に入力されると、発振回路１０１のＮＡＮＤゲート１０５がＨレベルを出力し、発振回路１０１はクロック信号ＣＫの生成を開始する。
【００３４】
しかし、ストップモード信号ＳＴＯＰがＬレベルであるため、第１インバータ１１６の出力であるクロック制御信号ＣＫＥＮがＨレベルとなり、発振回路１０１は、基準となる基準クロック信号ＣＫを生成し、ＮＡＮＤゲート１０５から出力する。発振回路１０１から生成された基準クロック信号ＣＫは、シミット付インバータ１０６を介してカウンタ１０７および第１ＡＮＤゲート１０９に出力される。
【００３５】
カウンタ１０７は、基準クロック信号ＣＫをカウントし、発振安定時間を確保した後、Ｈレベルのオーバーフロー信号ＣＯＦを第２ＲＳフリップフロップ１２０のセット端子（Ｓ）および第３ＯＲゲート１２１に出力する。Ｈレベルのオーバーフロー信号ＣＯＦが入力された第２ＲＳフリップフロップ１２０は、Ｈレベルの信号を第２ＡＮＤゲート１２２に出力する。
【００３６】
電源がＯＮであるので、パワーオンフラグ記憶回路１２３は、Ｈレベルのパワーオンフラグ信号ＰＯＦを第２インバータ１２４に出力する。Ｈレベルのパワーオンフラグ信号ＰＯＦを入力された第２インバータ１２４は、Ｌレベルの信号を第２ＡＮＤゲート１２２に出力する。
【００３７】
第２ＲＳフリップフロップ１２０から第２ＡＮＤゲート１２２に出力された信号がＨレベルであり、第２インバータ１２４から第２ＡＮＤゲート１２２に出力された信号がＬレベルであることにより、第２ＡＮＤゲート１２２は、Ｌレベルの信号を第３ＯＲゲート１２１に出力する。
【００３８】
第２ＡＮＤゲート１２２から第３ＯＲゲート１２１に出力された信号がＬレベルであり、カウンタ１０７から第３ＯＲゲート１２１に出力された信号とがＨレベルであることにより、第３ＯＲゲート１２１は、Ｈレベルのシステムクロック制御信号ＳＣＫＥＮＨを第１ＡＮＤゲート１０９に出力する。Ｈレベルのシステムクロック制御信号ＳＣＫＥＮが入力された第１ＡＮＤゲート１０９は、基準クロック信号ＣＫをシステムクロック信号１０８として、発振回路周辺の半導体集積回路に出力する。すなわち、発振安定時間経過後、基準クロック信号ＣＫは、システムクロック信号１０８として発振回路周辺の半導体集積回路に出力される。
【００３９】
第３に、半導体集積回路の電源はＯＮであり、発振回路はクロックを生成しているが、クロックのカウントがリセットされた場合の、従来の半導体集積回路の動作を説明する。
【００４０】
まず、従来の半導体集積回路のパワーオンフラグ記憶回路１２３は、ＣＰＵのクリア命令１２５によってクリアされ、Ｌレベルのパワーオンフラグ信号ＰＯＦを第２インバータ１２４に出力する。Ｌレベルのパワーオンフラグ信号ＰＯＦが入力された第２インバータ１２４は、Ｈレベルの信号を第２ＡＮＤゲート１２２に出力する。
【００４１】
また、カウンタ１０７は、Ｈレベルのオーバーフロー信号ＣＯＦを第２ＲＳフリップフロップ１２０のセット端子（Ｓ）および第３ＯＲゲート１２１に出力する。Ｈレベルのオーバーフロー信号ＣＯＦが入力された第２ＲＳフリップフロップ１２０は、Ｈレベルの信号を第２ＡＮＤゲート１２２に出力する。
【００４２】
第２ＲＳフリップフロップ１２０から第２ＡＮＤゲート１２２に出力された信号がＨレベルであり、第２インバータ１２４から第２ＡＮＤゲート１２２に出力された信号がＨレベルであることにより、第２ＡＮＤゲート１２２は、Ｈレベルの信号を第３ＯＲゲート１２１に出力する。
【００４３】
第２ＡＮＤゲート１２２から第３ＯＲゲート１２１に出力された信号と、カウンタ１０７から第３ＯＲゲート１２１に出力された信号とがともにＨレベルであることにより、第３ＯＲゲート１２１は、Ｈレベルのシステムクロック制御信号ＳＣＫＥＮＨを第１ＡＮＤゲート１０９に出力する。Ｈレベルのシステムクロック制御信号ＳＣＫＥＮが入力された第１ＡＮＤゲート１０９は、基準クロック信号ＣＫをシステムクロック信号１０８として、発振回路周辺の半導体集積回路に出力する。
【００４４】
このような状態（パワーオンフラグ記憶回路１２３がクリアにされ、システムクロック信号１０８が出力されている状態）において、リセット端子１０がリセット入力信号をＯＲゲート１および第２ＯＲゲート１１２に出力する。リセット入力信号が入力されたＯＲゲート１はＨレベルの信号を第１ＲＳフリップフロップ１１４のリセット端子（Ｒ）に出力する。これにより、第１ＲＳフリップフロップ１１４は、Ｌレベルのストップモード信号ＳＴＯＰを生成する。
【００４５】
第１ＲＳフリップフロップ１１４により生成されたＬレベルのストップモード信号ＳＴＯＰは、第２ＯＲゲート１１２の他方と、第１インバータ１１６と、第２ＲＳフリップフロップ１２０のリセット端子（Ｒ）とに入力される。
【００４６】
ストップモード信号ＳＴＯＰが入力された第１インバータ１１６は、Ｈレベルのクロック制御信号ＣＫＥＮを発信回路１０１に出力する。Ｈレベルのクロック制御信号ＣＫＥＮが発信回路１０１に入力されるので、発振回路１０１はクロック信号ＣＫの生成したままである。
【００４７】
また、リセット端子１０からリセット入力信号が入力され、第１ＲＳフリップフロップ１１４からＬレベルのストップモード信号ＳＴＯＰが入力された第２ＯＲゲート１１２は、Ｈレベルの信号をカウンタ１０７に出力する。Ｈレベルの信号が入力することにより、カウンタ１０７はリセットされる。リセットされたカウンタ１０７が出力するオーバーフロー信号ＣＯＦは、Ｌレベルとなる。
【００４８】
他方、第２ＲＳフリップフロップ１２０とパワーオンフラグ記憶回路とが、クロックのカウントのリセットによる影響を受けないことにより、上述したように第２ＡＮＤゲート１２２はＨレベルの信号を第３ＯＲゲート１２１に出力し、第３ＯＲゲート１２１はＨレベルのシステムクロック制御信号ＳＣＫＥＮを出力している。
【００４９】
したがって、発振安定時間を確保せずともＨレベルのシステムクロック制御信号ＳＣＫＥＮが第１ＡＮＤゲート１０９に出力されているので、発振回路１０１が生成する基準クロック信号ＣＫは、発振安定時間を確保せずにシステムクロック１０８として発振回路周辺の半導体集積回路に出力され得る。
【００５０】
【特許文献１】
特開平３−２８２８０４号公報
【００５１】
【発明が解決しようとする課題】
しかしながら、従来の半導体集積回路では、発振回路からクロックが生成されているにもかかわらず、クロックのカウントがリセットされた場合、パワーオンフラグをクリアするＣＰＵのクリア命令をプログラミングし、メモリに記録する必要がある。これにより、パワーオンフラグをクリアするＣＰＵのクリア命令を記録するメモリ容量が消費されという問題がある。
【００５２】
また、ＣＰＵがパワーオンフラグのクリアを命令しない場合、電源がＯＮである半導体集積回路がリセットされると、半導体集積回路が、システムクロックの出力のために、発振安定時間は不必要であるにもかかわらず、発振安定時間を確保するという問題もある。
【００５３】
本発明は、このような問題を解決するものであり、その目的は、メモリを消費することなく、半導体集積回路のリセット状態から動作状態への移行を速やかに制御する半導体集積回路を提供することにある。
【００５４】
【課題を解決するための手段】
本発明の半導体装置は、電源と、上記電源がＯＮ状態になることによりクロック信号を発振する発振回路と、上記発振回路の発振の開始および停止を制御するストップモード信号を生成する回路と、上記発振回路から安定したクロック信号が発振されるまでの所定時間を測定する測定手段と、外部から入力されるリセット信号または上記ストップモード信号により上記測定手段がリセットされて所定時間が経過した後に、上記発振回路から出力されるクロック信号を出力する出力手段と、上記半導体集積回路の電源がＯＮ状態であることを検出してパワーオン検出信号を生成するパワーオン検出回路と、上記リセット信号または上記ストップモード信号により上記測定手段がリセットされてから上記所定時間が経過する前に、上記発振回路から出力されるクロック信号を出力するかを決定する決定手段と、を有し、これにより上記目的が達成される。
【００５５】
上記ストップモード信号を生成する回路は、上記発振回路による上記クロック信号の発振を開始させるために外部から入力されるストップモード解除信号と、上記発振回路による上記クロック信号の発振を停止させるために外部から入力されるストップモード起動信号と、上記リセット信号との組み合わせにより上記ストップモード信号を生成する。
【００５６】
上記測定手段は、上記クロック信号をカウントすることにより上記所定の時間をカウントする。
【００５７】
上記パワーオン検出回路は、シミット付インバータと、上記シミット付インバータの入力端と電源との間に接続された抵抗器と、上記シミット付インバータの入力端と接地との間に接続されたコンデンサと、を有する。
【００５８】
これにより、本発明は、メモリを消費するＣＰＵの命令を必要とする回路を用いることなく、半導体集積回路のリセット状態を識別して、発振安定時間が不必要な場合、発振安定時間を確保せずに速やかにクロックをシステムクロック信号を出力することができ、特にスピードを要求される制御において幅広い応用を実現する半導体集積回路を提供することができる。
【００５９】
【発明の実施の形態】
以下、本発明の実施形態を、図面に基づいて詳細に説明する。
【００６０】
図１は、本発明の１実施形態である半導体集積回路を示す。
【００６１】
この半導体集積回路は、動作の基準となるクロックを生成する発振回路１を有している。この発振回路１には、発振子接続用の端子であるＸＩＮ端子２とＸＯＵＴ端子３との間に、水晶、セラミック等からなる発振子４が設けられている。この発振子４には、抵抗Ｒ１がＸＩＮ端子２とＸＯＵＴ端子３との間に並列に接続されており、ＸＩＮ端子２およびＸＯＵＴ端子３がコンデンサＣ１およびＣ２を介して接地されている。発振回路１のＸＩＮ端子２は、ＮＡＮＤゲート５の一方の入力端に接続されている。ＮＡＮＤゲート５の出力端には、発振回路１のＸＯＵＴ端子が接続されている。発振回路１の入力信号は、ＮＡＮＤゲート５の他方の入力端に入力され、ＮＡＮＤゲート５の出力が、発振回路１の出力になっている。
また、半導体集積回路は、リセット端子１０を有しており、リセット端子１０が、第１のＯＲゲート１１を介して第１ＲＳフリップフロップ１４のリセット端子（Ｒ）に接続されるとともに、第２のＯＲゲート１２を介してカウンタ７に接続されている。第１のＯＲゲート１１の他方の入力端には、ストップモード解除信号が入力されるストップモード解除信号入力端子１３が接続されている。
第１ＲＳフリップフロップ１４のセット端子（Ｓ）には、ストップモード起動信号が入力されるストップモード起動信号入力端子１５が接続されており、第１ＲＳフリップフロップ１４の出力端子（Ｑ）は、第３ＯＲゲート１７を介して、第２ＲＳフリップフロップ２０のリセット端子（Ｒ）に接続されるとともに、インバータ１６を介して、前述した発振回路１に設けられたＮＡＮＤゲート５の他方の入力端に接続され、さらには、第２ＯＲゲート１２の他方の入力端に接続されている。
【００６２】
第１ＲＳフリップフロップ１４の出力端子（Ｑ）が与えられる第３ＯＲゲート１７には、パワーオン検出回路１８の出力信号であるパワーオン検出信号ＰＯＮも与えられている。
【００６３】
パワーオン検出回路１８は、電源ＶＤＤとグランドＧＮＤとの間に直列接続された抵抗ＲとコンデンサＣとを有しており、抵抗Ｒが電源ＶＤＤに接続されている。抵抗ＲおよびコンデンサＣの直列回路は、ＣＲ遅延回路を構成している。抵抗ＲとコンデンサＣとの接続点には、第２シミット付インバータ１９が接続されており、第２シミット付インバータ１９の出力が第３ＯＲゲート１７を介して第２ＲＳフリップフロップ２０のリセット端子（Ｒ）に入力されている。
【００６４】
発振回路１の出力であるＮＡＮＤゲート５の出力は、第１シミット付インバータ６を介してカウンタ７に与えられるとともに、第１シミット付インバータ６を介してＡＮＤゲート９の一方の入力端に与えられている。
【００６５】
カウンタ７の出力は、第２ＲＳフリップフロップ２０のセット端子（Ｓ）に与えられるとともに、第４ＯＲゲート２１を介して、ＡＮＤゲート９の他方の入力端に与えられている。ＡＮＤゲート９の出力端は、システムクロック信号を出力するシステムクロック信号端に与えられている。
【００６６】
このような構成の半導体集積回路の動作について説明する。この半導体集積回路は、ＨレベルとＬレベルとの信号によって動作される。
【００６７】
第１に、半導体集積回路の電源がＯＮされた後のパワーオンリセットの場合について説明する。
【００６８】
電源がＯＮになると、パワーオン検出回路１８は、すぐにＨレベルのパワーオン検出信号ＰＯＮを出力し、所定時間が経過すると、Ｌレベルのパワーオン検出信号ＰＯＮを出力する。この所定時間は、発振安定時間よりも長いようにＣＲ遅延回路の時定数により決定される。
【００６９】
パワーオン検出回路１８のＣＲ遅延回路である抵抗ＲとコンデンサＣとの直列回路は、電源がＯＮ状態になってから、ＣＲ遅延回路の時定数である所定時間が経過するまでの間、Ｌレベルの信号を第２シミット付インバータ１９に出力し、時定数である所定時間が経過すると、Ｈレベルの信号を第２シミット付インバータ１９に出力する。第２シミット付インバータ１９は、ＣＲ遅延回路の時定数である所定時間の間にわたって、Ｌレベルの信号が入力されると、その反転信号であるＨレベルのパワーオン検出信号ＰＯＮを第３ＯＲゲート１７を介して、第２ＲＳフリップフロップ２０のリセット端子（Ｒ）に入力される。これにより、第２ＲＳフリップフロップ２０の出力がＬレベルになる。
【００７０】
パワーオン検出回路１８は、ＣＲ遅延回路の時定数である所定時間が経過することにより、Ｈレベルの信号が第２シミット付インバータ１９に入力されると、第２シミット付インバータ１９はＬレベルのパワーオン検出信号ＰＯＮを第３ＯＲゲート１７を介して、第２ＲＳフリップフロップ２０のリセット端子（Ｒ）に出力する。
【００７１】
電源がＯＮされると、半導体集積回路のリセット端子１０には、Ｈレベルのリセット信号が入力される。リセット端子１０に入力されたＨレベルのリセット信号は、第１ＯＲゲート１１および第２ＯＲゲート１２に入力される。リセット端子１０のリセット信号がＨレベルであることにより、第１ＯＲゲート１１はＨレベルの信号を出力する。出力されたＨレベルの信号が第１ＲＳフリップフロップ１４のリセット端子（Ｒ）に入力され、これにより、第１ＲＳフリップフロップ１４は、リセットされて、Ｌレベルのストップモード信号ＳＴＯＰを出力する。
【００７２】
第１ＲＳフリップフロップ１４により出力されたＬレベルのストップモード信号ＳＴＯＰは、第２ＯＲゲート１２を介してカウンタ７に与えられるとともに、インバータ１６を介して、発振回路１のＮＡＮＤゲート５に与えられ、さらには、第２ＲＳフリップフロップ２０のリセット端子（Ｒ）に与えられる。
【００７３】
第２ＯＲゲート１２は、Ｌレベルのストップモード信号ＳＴＯＰが入力されるが、リセット端子１０からＨレベルのリセット信号が入力されていることにより、Ｈレベルの信号をカウンタ７に出力する。カウンタ７は、Ｈレベルの信号が入力されることによって、リセット状態とされ、カウンタ７は、Ｌレベルのオーバーフロー信号ＣＯＦを出力する。なお、第２ＯＲゲート１２から入力された信号がカウンタ７にＬレベルである場合、カウンタ７の動作は変化しない。
【００７４】
第１ＲＳフリップフロップ１４から第３ＯＲゲート１７に出力されたストップモード信号はＬレベルであり、パワーオン検出回路１８のＣＲ遅延回路の時定数である所定時間の間、パワーオン検出回路１８から第３ＯＲゲート１７に出力されたパワーオン検出信号ＰＯＮはＨレベルである。これにより、第３ＯＲゲート１７は、パワーオン検出回路１８のＣＲ遅延回路の時定数である所定時間の間、Ｈレベルの信号をＲＤフリップフロップ２０のリセット端子（Ｒ）に出力し、リセットされた第２ＲＳフリップフロップ２０は、ＬレベルのカウンタバイパスＣＢＰ信号を第４ＯＲゲート２１に出力する。
【００７５】
カウンタ７から第４ＯＲゲート２１に出力されるオーバーフロー信号ＣＯＦがＬレベルであり、パワーオン検出回路１８のＣＲ遅延回路の時定数である所定時間の間、第２ＲＳフリップフロップ２０から第４ＯＲゲート２１に出力されるカウンタバイパスＣＢＰ信号がＬレベルであることにより、第４ＯＲゲート２１は、Ｌレベルのシステムクロック制御信号ＳＣＫＥＮをＡＮＤゲート９に出力する。Ｌレベルのシステムクロック制御信号ＳＣＫＥＮが入力されたＡＮＤゲート９は、基準クロック信号ＣＫをシステムクロック信号８として発振回路１周辺の半導体集積回路に出力することはない。
【００７６】
しかし、ストップモード信号ＳＴＯＰがＬレベルであるため、インバータ１６の出力であるクロック制御信号ＣＫＥＮがＨレベルとなり、発振回路１は発振を開始する。発振回路１は、基準となる基準クロックを生成し、ＮＡＮＤゲート５から出力する。発振回路１から生成された基準クロック信号ＣＫは、第１シミット付インバータ６を介してカウンタ７およびＡＮＤゲート９に出力される。
【００７７】
カウンタ７は、基準クロック信号ＣＫをカウントし、発振安定時間を確保した後、Ｈレベルのオーバーフロー信号ＣＯＦを第２ＲＳフリップフロップ２０のセット端子（Ｓ）および第４ＯＲゲート２１に出力する。Ｈレベルのオーバーフロー信号ＣＯＦが入力された第２ＲＳフリップフロップ２０は、Ｈレベルの信号を第４ＯＲゲート２１に出力する。カウンタ７は、発振回路１から安定したクロック信号が発振されるまでの所定時間を測定する測定手段である。
【００７８】
第２ＲＳフリップフロップ２０から第４ＯＲゲート２１に出力された信号と、カウンタ７から第４ＯＲゲート２１に出力された信号とがともにＨレベルであることにより、第４ＯＲゲート２１は、Ｈレベルのシステムクロック制御信号ＳＣＫＥＮをＡＮＤゲート９に出力する。Ｈレベルのシステムクロック制御信号ＳＣＫＥＮが入力されたＡＮＤゲート９は、基準クロック信号ＣＫをシステムクロック信号８として、発振回路周辺の半導体集積回路に出力する。なお、ＡＮＤゲート９は、外部から入力されるリセット信号により測定手段であるカウンタ７がリセットされて所定時間が経過した後に、発振回路１から出力される基準クロック信号ＣＫをシステムクロック信号８として出力する出力手段として機能する。
【００７９】
したがって、基準クロック信号ＣＫは、発振安定時間が経過した後に、システムクロック信号８として発振回路周辺の半導体集積回路に出力され、半導体集積回路は、リセット状態から動作状態に速やかに移行し得る。
【００８０】
第２に、発振回路が安定したクロックを生成している状態で、ストップモード起動信号入力端子１５にストップモード起動信号が入力されることによりクロック信号のカウントがリセットされるストップモードリセットの場合について説明する。
【００８１】
発振回路が安定したクロックを生成している状態で、ストップモード起動信号入力端子１５にＨレベルのストップモード起動信号が入力されると、ストップモード起動信号入力端子１５に入力されたストップモード起動信号は、第１ＲＳフリップフロップ１４のセット端子（Ｓ）に入力される。Ｈレベルのストップモード起動信号が入力された第１ＲＳフリップフロップ１４は、Ｈレベルのストップモード信号ＳＴＯＰを出力する。
【００８２】
第１ＲＳフリップフロップ１４により出力されたＨレベルのストップモード信号ＳＴＯＰは、第２ＯＲゲート１２を介してカウンタ７に与えられるとともに、第３ＯＲゲート１７に与えられ、さらには、インバータ１６を介して発振回路１のＮＡＮＤゲート５に与えられる。
【００８３】
第２ＯＲゲート１２は、Ｈレベルのストップモード信号ＳＴＯＰが入力されていることにより、Ｈレベルの信号をカウンタ７に出力し、Ｈレベルの信号が入力されたカウンタ７は、リセット状態とされ、Ｌレベルのオーバーフロー信号ＣＯＦを第４ＯＲゲート２１の一方の入力端に出力する。
【００８４】
第３ＯＲゲート１７は、第１ＲＳフリップフロップ１４によりＨレベルのストップモード信号ＳＴＯＰが入力され、パワーオン検出回路１８によりパワーオン検出信号ＰＯＮが入力される。パワーオン検出回路１８は、電源がＯＮになってからＣＲ遅延回路の時定数により決定される所定時間が経過しているために、Ｌレベルのパワーオン検出信号ＰＯＮを第３ＯＲゲート１７に出力する。これにより、第３ＯＲゲート１７は、Ｈレベルの信号を第２ＲＳフリップフロップ２０のリセット端子（Ｒ）に出力し、Ｈレベルの信号を出力された第２ＲＳフリップフロップ２０は、リセットされて、ＬレベルのカウンタバイパスＣＢＰ信号を第４ＯＲゲート２１の他方の入力端に出力する。
【００８５】
第４ＯＲゲート２１は、カウンタ７からＬレベルのオーバーフロー信号ＣＯＦが入力され、第２ＲＳフリップフロップ２０からＬレベルのカウンタバイパスＣＢＰ信号が入力されることにより、Ｌレベルのシステムクロック制御信号ＳＣＫＥＮをＡＮＤゲート９に出力する。Ｌレベルのシステムクロック制御信号ＳＣＫＥＮを入力されたＡＮＤゲート９は、システムクロック信号８を発振回路１周辺の半導体集積回路に出力しない。
【００８６】
発振回路１のＮＡＮＤゲート５は、第１ＲＳフリップフロップ１４により、シミット付インバータ１６を介して、Ｈレベルのストップ信号ＳＴＯＰの反転信号であるＬレベルのクロック制御信号ＣＫＥＮが入力され、その結果、発振回路１はクロックの発振を停止する。
【００８７】
次に、Ｈレベルのストップモード解除信号がストップモード解除信号入力端子１３に入力されると、ストップモード解除入力端子１３に入力されたストップモード解除信号は、第１ＯＲゲート１１を介して第１ＲＳフリップフロップ１４のリセット端子（Ｒ）に入力される。Ｈレベルのストップモード解除信号が入力された第１ＲＳフリップフロップ１４は、リセットされて、Ｌレベルのストップモード信号ＳＴＯＰをインバータ１６を介して発振回路１のＮＡＮＤゲート５に出力するとともに、第２ＯＲゲート１２を介してカウンタ７に出力し、さらには、第３ＯＲゲート１７を介して第２ＲＳフリップフロップ２０のリセット端子（Ｒ）に出力する。
【００８８】
発振回路１のＮＡＮＤゲート５には、インバータ１６を介して、Ｌレベルのストップモード信号ＳＴＯＰの反転信号であるＨレベルのクロック制御信号ＣＫＥＮが入力され、発振回路１は、クロックの発振を開始する。発振回路１は、基準となる基準クロック信号ＣＫを生成し、ＮＡＮＤゲート５から出力する。発振回路１から生成された基準クロック信号ＣＫは、第１シミット付インバータ６を介してカウンタ７およびＡＮＤゲート９に出力される。
【００８９】
基準クロック信号ＣＫが入力されたカウンタ７は、基準クロック信号ＣＫをカウントし、発振安定時間を確保した後、Ｈレベルのオーバーフロー信号ＣＯＦを第２ＲＳフリップフロップ２０のセット端子（Ｓ）および第４ＯＲゲート２１に出力する。
【００９０】
第２ＲＳフリップフロップ２０は、第３ＯＲゲート１７によりＬレベルの信号がリセット端子（Ｒ）に入力され、カウンタ７によりＨレベルのオーバーフロー信号ＣＯＦがセット端子（Ｓ）に入力されたことにより、Ｈレベルの信号を第４ＯＲゲート２１に出力する。
【００９１】
第４ＯＲゲート２１は、第２ＲＳフリップフロップ２０からＨレベルの信号が入力され、カウンタ７からＨレベルの信号が入力されることにより、Ｈレベルのシステムクロック制御信号ＳＣＫＥＮをＡＮＤゲート９の他方の入力端に出力する。Ｈレベルのシステムクロック制御信号ＳＣＫＥＮが入力されたＡＮＤゲート９は、基準クロック信号ＣＫをシステムクロック信号８として、発振回路周辺の半導体集積回路に出力する。なお、ＡＮＤゲート９は、ストップモード信号により測定手段であるカウンタ７がリセットされて所定時間が経過した後に、発振回路１から出力される基準クロック信号ＣＫをシステムクロック信号８として出力する出力手段として機能する。
【００９２】
したがって、基準クロック信号ＣＫは、発振安定時間が経過した後に、システムクロック信号８として発振回路周辺の半導体集積回路に出力され、半導体集積回路は、リセット状態から動作状態に速やかに移行し得る。
【００９３】
第３に、発振回路が安定したクロックを生成している状態で、リセット信号がリセット端子１０に入力されることによりクロックのカウントがリセットされた場合について説明する。
【００９４】
発振回路が安定したクロックを生成している状態で、リセット信号がリセット端子１０に入力されると、リセット端子１０に入力されたＨレベルのリセット信号が第１ＯＲゲート１１および第２ＯＲゲート１２に入力される。リセット端子１０のリセット信号がＨレベルであることにより、第１ＯＲゲート１１および第２ＯＲゲート１２はＨレベルの信号を出力する。第１ＯＲゲート１１から出力されたＨレベルの信号は、第１ＲＳフリップフロップ１４のリセット端子（Ｒ）に入力される。Ｈレベルの信号がリセット端子（Ｒ）に入力された第１ＲＳフリップフロップ１４は、リセットされて、Ｌレベルのストップモード信号ＳＴＯＰをインバータ１６を介して発振回路１のＮＡＮＤゲート５に出力する。その結果、発振回路１は、リセット信号が入力される前と同様に、シミット付インバータ６を介して安定したクロック信号ＣＫをＡＮＤゲート９の一方の入力端に出力する。第１ＲＳフリップフロップ１４は、Ｌレベルのストップモード信号ＳＴＯＰをインバータ１６を介して発振回路１のＮＡＮＤゲート５に出力するとともに、第２ＯＲゲート１２を介してカウンタ７に出力し、さらには、第３ＯＲゲート１７の一方の入力端に出力する。
【００９５】
第１ＲＳフリップフロップ１４によりＬレベルのストップモード信号ＳＴＯＰが入力された第２ＯＲゲート１２は、リセット端子１０からＨレベルのリセット信号が入力されていることにより、Ｈレベルの信号をカウンタ７に出力する。カウンタ７は、Ｈレベルの信号が入力されることによって、リセットされて、Ｌレベルのオーバーフロー信号ＣＯＦを出力する。
【００９６】
第１ＲＳフリップフロップ１４によりＬレベルのストップモード信号ＳＴＯＰが一方の入力端に入力された第３ＯＲゲート１７の他方の入力端には、パワーオン検出回路１８からパワーオン検出信号ＰＯＮを入力される。パワーオン検出回路１８は、電源がＯＮになってからＣＲ遅延回路の時定数により決定される所定時間が経過しているために、リセット端子が入力される前と同様のＬレベルのパワーオン検出信号ＰＯＮを出力する。Ｌレベルのパワーオン検出信号ＰＯＮおよびＬレベルのストップ信号ＳＴＯＰが入力された第３ＯＲゲート１７は、第２ＲＳフリップフロップ２０のリセット端子（Ｒ）にＬレベルの信号を入力する。
【００９７】
リセット端子（Ｒ）にＬレベルの信号が入力され、セット端子（Ｓ）にＬレベルのオーバーフロー信号ＣＯＦが入力された第２ＲＳフリップフロップ２０は、リセット信号が入力される前と同様に、ＨレベルのカウンタバイパスＣＢＰ信号を第４ＯＲゲート２１に出力する。ＨレベルのカウンタバイパスＣＢＰ信号を入力された第４ＯＲゲート２１は、Ｈレベルのシステムクロック制御信号ＳＣＫＥＮをＡＮＤゲート９の他方の入力端に出力する。Ｈレベルのシステムクロック制御信号ＳＣＫＥＮが入力されたＡＮＤゲート９は、基準クロック信号ＣＫをシステムクロック信号８として、発振安定時間を確保することなく、発振回路周辺の半導体集積回路に出力することができる。なお、第２ＲＳフリップフロップ２０は、リセット端子１０に入力されるリセット信号または第１ＲＳフリップフロップ１４から出力されるストップモード信号により測定手段であるカウンタ７がリセットされてから所定時間が経過する前に、発振回路１から出力されるシステムクロック信号を出力するかを決定する決定手段として機能し、ＡＮＤゲート９は、発振回路１から出力される基準クロック信号ＣＫをシステムクロック信号８として出力する出力手段として機能する。
【００９８】
したがって、発振回路１が生成する基準クロック信号ＣＫは、発振安定時間を確保せずにシステムクロック信号８として発振回路周辺の半導体集積回路に出力され、半導体集積回路は、リセット状態から動作状態に速やかに移行し得る。
【００９９】
【発明の効果】
したがって、本発明により、メモリを消費することなく、半導体集積回路のリセット状態から動作状態への移行を速やかに制御する半導体集積回路を提供することを可能にする。
【図面の簡単な説明】
【図１】図１は、本発明の実施例の半導体集積回路を示す回路図である。
【図２】図２は、従来の半導体集積回路を示す回路図である。
【符号の説明】
１　発振回路
２　発振子接続用ＸＩＮ端子
３　発振子接続用ＸＯＵＴ端子
４　発振子
５　ＮＡＮＤゲート
６　シミット付インバータ
７　カウンタ
８　システムクロック信号
９　ＡＮＤゲート
１０　リセット端子
１１　ＯＲゲート
１２　ＯＲゲート
１３　ストップモード解除信号入力端子
１４　ＲＳフリップフロップ
１５　ストップモード起動信号入力端子
１６　インバータ
１７　ＯＲゲート
１８　パワーオン検出回路
１９　シミット付インバータ
２０　ＲＳフリップフロップ
２１　ＯＲゲート
【図１】
2004096567.tif 000003
【図２】
2004096567.tif 000004