(57)【要約】【課題】工数の負担を軽減し、かつ微細化に応じた安定した容量素子を有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板上に設けられた層間絶縁膜１１中に、図示しない下層の配線層または素子に関係する電気的なビア接続領域１２１、１２２が形成されている。ビア接続領域１２１には一配線層メタル１３が形成されている。この一配線層メタル１３は下部層１３１，上部層１３２の二層に分割形成されている。この二層１３１，１３２のうち一部領域において、二層間にキャパシタ絶縁膜１４が設けられ、容量素子Ｃ１を構成している。ビア接続領域１２２は配線層メタル１３の下部層１３１、すなわち容量素子Ｃ１の下部電極と接続され、ビア接続領域１６２は容量素子Ｃ１の上部電極である一配線層メタル１３の上部層１３２と接続されている。【選択図】　　図１
2004103889.tif 000002
【特許請求の範囲】
【請求項１】
メタル多層配線技術を適用した集積回路に関し、層間絶縁膜に形成される一配線層メタルが二層に分割形成され、そのうちの一部領域において二層間にキャパシタ絶縁膜が設けられ容量素子を有することを特徴とする半導体装置。
【請求項２】
前記一配線層メタルで、二層に分割形成されたメタルの総合的な厚さは、前記容量素子を構成した二層のメタルの総合的な厚さと同等かそれよりも薄いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記一配線層メタルで、二層に分割形成された下層の最下部と上層の最上部にバリアメタルを有することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記容量素子の構成は多層の各配線層毎に形成され直列に接続されることを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
【請求項５】
メタル多層配線技術を適用した集積回路に関し、層間絶縁膜上に第１のキャパシタ電極になる層を含む一配線層メタルの下部層を形成する工程と、
前記第１のキャパシタ電極を含む領域にキャパシタ絶縁膜を配する工程と、
前記キャパシタ絶縁膜上への第２のキャパシタ電極になる層を含む前記一配線層メタルの上部層を形成する工程と、
前記一配線層メタルと、前記第１のキャパシタ電極、キャパシタ絶縁膜、第２のキャパシタ電極からなる容量素子両者のパターニングに関するエッチング工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項６】
前記エッチング工程は、パターニングに利用されるハードマスクの形成を伴うことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
少なくとも前記層間絶縁膜それぞれは化学的機械的研磨による平坦化処理がなされることを特徴とする請求項５または６記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路を構成する多層配線内において、特に容量素子が組み込まれる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の小型軽量化、動作の高速化、高周波化に伴い、電子機器に搭載される半導体集積回路素子の高集積化が要求され、電気配線、抵抗素子、容量素子のような受動部分についても微細化かつ高性能化が進められている。
【０００３】
従来の容量素子の構成について一例を説明する。シリコン基板に形成された素子分離絶縁膜上に、第１のポリシリコン層のパターンが形成される。このポリシリコン層上に酸化膜または窒化膜の容量絶縁膜が形成され、その上に第２のポリシリコン層が形成される。このような構成では、容量素子を実現するためにポリシリコン層を２層にする必要がある。これらはＭＯＳ型トランジスタ等の形成工程とは別途で先に作成する。あるいは、第１のポリシリコン層についてはＭＯＳ型トランジスタ等のゲート電極のパターンと同一工程で形成する。
【０００４】
【発明が解決しようとする課題】
上記従来の容量素子ではポリシリコン２層構造を伴うので、トランジスタのウェル形成、ゲート絶縁膜形成前後に、リソグラフィー技術やアニール等の熱処理技術など工数が増大する、複雑であるという製造上の不利点がある。また、ポリシリコン層は不純物を高濃度でドープしているにもかかわらず、印加される電圧により空乏化を起こしてしまうことが知られている。これにより、安定した容量部が形成し難い。
【０００５】
本発明は、上記のような事情を考慮してなされたものであり、工数の負担を軽減し、かつ微細化に応じた安定した容量素子を有する半導体装置及びその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
メタル多層配線技術を適用した集積回路に関し、層間絶縁膜に形成される一配線層メタルが二層に分割形成され、そのうちの一部領域において二層間にキャパシタ絶縁膜が設けられ容量素子を有することを特徴とする。
【０００７】
上記本発明に係る半導体装置によれば、容量素子が一配線層メタルの一部領域に組込まれる。これにより、一配線層メタルと容量素子との段差は非常に小さく、微細化にも対応でき、かつ安定した構成となる。
【０００８】
なお、本発明の［請求項２］に係る半導体装置は、［請求項１］に従属し、
前記一配線層メタルで、二層に分割形成されたメタルの総合的な厚さは、前記容量素子を構成した二層のメタルの総合的な厚さと同等かそれよりも薄いことを特徴とする。一配線層メタルと容量素子との段差は非常に小さく、後の平坦化にも寄与する。
【０００９】
また、本発明の［請求項３］に係る半導体装置は、［請求項１］または［請求項２］に従属し、
前記一配線層メタルで、二層に分割形成された下層の最下部と上層の最上部にバリアメタルを有することを特徴とする。
【００１０】
また、本発明の［請求項４］に係る半導体装置は、［請求項１］〜［請求項３］いずれかに従属し、
前記容量素子の構成は多層の各配線層毎に形成され直列に接続されることを特徴とする。微細な領域への形成も可能である。
【００１１】
本発明の［請求項４］に係る半導体装置の製造方法は、
メタル多層配線技術を適用した集積回路に関し、層間絶縁膜上に第１のキャパシタ電極になる層を含む一配線層メタルの下部層を形成する工程と、
前記第１のキャパシタ電極を含む領域にキャパシタ絶縁膜を配する工程と、
前記キャパシタ絶縁膜上への第２のキャパシタ電極になる層を含む前記一配線層メタルの上部層を形成する工程と、
前記一配線層メタルと、前記第１のキャパシタ電極、キャパシタ絶縁膜、第２のキャパシタ電極からなる容量素子両者のパターニングに関するエッチング工程と、
を具備したことを特徴とする。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、一配線層メタル形成工程のの一部領域として容量素子が形成される。これにより、一配線層メタルと容量素子との段差は非常に小さくなる。微細化、容量値の安定化にも寄与する。
【００１３】
本発明の［請求項５］に係る半導体装置の製造方法は、［請求項４］に従属し、
前記エッチング工程は、パターニングに利用されるハードマスクの形成を伴うことを特徴とする。これにより、微細パターンの精度を向上させる。
【００１４】
本発明の［請求項５］に係る半導体装置の製造方法は、［請求項４］または［請求項５］に従属し、
少なくとも前記層間絶縁膜それぞれは化学的機械的研磨による平坦化処理がなされることを特徴とする。他の配線に関係する領域と形成レベルを合わせることにより、より安定した容量素子が構成される。
【００１５】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部の構成を示す断面図である。図は、半導体集積回路におけるメタル配線層間に形成される容量素子の構成について示している。
【００１６】
半導体基板上に設けられた層間絶縁膜１１中に、図示しない下層の配線層または素子に関係する電気的なビア接続領域１２１、１２２が形成されている。ビア接続領域１２１には一配線層メタル１３が形成されている。この一配線層メタル１３は下部層１３１，上部層１３２の二層に分割形成されている。この二層１３１，１３２のうち一部領域において、二層間にキャパシタ絶縁膜１４が設けられ、容量素子Ｃ１を構成している。ここでは、ビア接続領域１２２は配線層メタル１３の下部層１３１、すなわち容量素子Ｃ１の下部電極と接続されている。
【００１７】
層間絶縁膜１５に形成されたビア接続領域１６は、図示しない上層の配線層等との接続を図るものである。ここでのビア接続領域１６は、通常の一配線層メタル１３とのビア接続領域１６１と、容量素子Ｃ１の上部電極である一配線層メタル１３の上部層１３２とのビア接続領域１６２を有する。各層間絶縁膜１１，１５上面は平坦化されており、配線層メタル１３、容量素子Ｃ１のパターニング精度の向上が図られている。
【００１８】
ビア接続領域１２，１６は、タングステンなどのプラグ金属ならばバリアメタル（図示せず）を要する。配線層メタル１３（１３１，１３２）にもバリアメタルが設けられている。例えば、アルミニウムを主成分とする配線層メタルの下部層１３１の最下層、上部層１３２の最上層にバリアメタルＢＭが設けられる。バリアメタルは窒化チタン／チタンの積層などであるが、別段限定されない。
【００１９】
また、キャパシタ絶縁膜１４は、シリコン酸化膜やシリコン窒化膜、またはこれらの積層、α−Ｓｉ（アモルファスシリコン）、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、別段限定されるものではない。
【００２０】
上記実施形態の構成によれば、容量素子Ｃ１が一配線層メタル１３（１３１，１３２）の一部領域に組込まれた構成となる。これにより、一配線層メタルと容量素子との段差は非常に小さく、微細化にも対応できる。また、配線層メタル１３を上層配線側に近くするような構成も可能である。これにより、上層配線の影響を受け難く、温度及び電圧依存性の小さい安定した容量素子が実現される。
【００２１】
図２（ａ）〜（ｃ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。各図は、図１に示すような配線層メタルと共に形成される容量素子を示す。図１と同様の箇所には同一の符号を付して説明する。
【００２２】
まず、図２（ａ）を参照して、領域１０は、ＭＯＳトランジスタ等の素子に関係する不純物拡散領域、または配線層である。ＣＭＰ（化学的機械的研磨）技術を経て平坦化された層間絶縁膜１１中に、領域１０への電気的なビア接続領域１２１を形成する。ビア接続領域１２２は、例えば、フォトリソグラフィ工程によるパターンの形成、エッチングによるビア開孔、ビア開孔内への図示しないバリアメタルのスパッタ被覆、金属プラグ例えばタングステンの熱ＣＶＤ法を利用した埋め込み形成、ＣＭＰ工程による平坦化を経て形成される。
【００２３】
次に、図２（ｂ）に示すように、スパッタ法を用いて、バリアメタルＢＭの被覆、アルミニウム合金など配線層メタル１３としての下部層（１３１）形成、適当なキャパシタ絶縁膜１４の被覆及びパターニング、アルミニウム合金など配線層メタル１３としての上部層（１３２）、さらに、反射防止膜としても機能するバリアメタルＢＭを形成する。
【００２４】
ここでのキャパシタ絶縁膜１４の被覆及びパターニングは、上述のとおりシリコン酸化膜やシリコン窒化膜、またはこれらの積層、α−Ｓｉ（アモルファスシリコン）、あるいは酸化チタンや酸化タンタル、またはこれらの積層、その他の高誘電率物質など様々考えられ、製法もそれに応じて選択される。そして、図示しないレジストマスクをパターニングし、容量素子形成領域とその近傍にキャパシタ絶縁膜１４を残すエッチング工程を経る。このエッチングはキャパシタ絶縁膜１４を構成する物質に応じてウェットエッチングまたはドライエッチングにより達成する。
【００２５】
次に、容量素子形成領域と配線領域を設定するため、フォトリソグラフィ工程を経て窒化膜系、酸化膜系やポリシリコンなどのハードマスクＨＭをパターニング形成する。これにより、ハードマスクＨＭに従って破線のように配線層メタル１３及びキャパシタ絶縁膜１４をエッチング除去する。配線層メタル１３間のキャパシタ絶縁膜１４をエッチングするときは、エッチングガス種を配線層メタル１３のエッチングと異ならせる。あるいは、キャパシタ絶縁膜１４が非常に薄ければ、エッチングガス種を配線層メタル１３のエッチングと共有することも考えられる。いずれのエッチングに際しても、エッチングダメージが少ないハードマスクＨＭの材料を選ぶ必要がある。ハードマスクＨＭの利用は微細パターン実現の精度を向上させる。
【００２６】
次に、図２（ｃ）に示すように、層間絶縁膜１５を堆積し、ＣＭＰ技術を経て平坦化する。その後、層間絶縁膜１５中に、上部層１３２へのビア接続領域１６２を形成する。ビア接続領域１６２は、例えば、フォトリソグラフィ工程によるパターンの形成、エッチングによるビア開孔、ビア開孔内への図示しないバリアメタルのスパッタ被覆、金属プラグ例えばタングステンの熱ＣＶＤ法を利用した埋め込み形成、ＣＭＰ工程による平坦化を経て形成される。
【００２７】
なお、前記図１で示された通常の一配線層１３に関るビア接続領域１２１，１６１は省略した。ここでは、図示しない領域で一配線層１３に関るビア接続領域１２１，１６１が、それぞれビア接続領域１２２，１６２の形成と同一工程により設けられると考える。
【００２８】
上記実施形態の方法によれば、一配線層メタル１３の形成工程の一部領域として容量素子Ｃ１が形成される。通常の一配線層メタル１３を形成する二層に分割形成された下部層１３１，上部層１３２のメタルの総合的な厚さは、容量素子Ｃ１を構成した下部層１３１，上部層１３２のメタルの総合的な厚さと同等かそれよりも薄い。これは、キャパシタ絶縁膜１４のパターニング時に下部層１３１がオーバーエッチングに晒される可能性が高いからである。このようなことを考えても一配線層メタル１３と容量素子Ｃ１との段差は非常に小さいといえる。また、微細化、容量値の安定化にも寄与する。
【００２９】
図３は、本発明の第３実施形態に係る半導体装置の要部の構成を示す断面図である。図１の応用例であり、多層の各配線層Ｍ１〜Ｍ３毎に図１に示すような、一部領域に容量素子Ｃ１〜Ｃ３を構成し、これを直列に接続した構造となっている。これにより、微細な領域への所望の容量素子形成に寄与する。
【００３０】
上記各実施形態及び方法によれば、容量素子Ｃ１を形成するレイヤー（層）の選択の自由度を広げることができ、チップ面積の有効利用に寄与する。従来技術に比べ、プロセスの自由度が得られるので、リードタイム（設計変更検討、対策に要する時間）の短縮にも寄与する。これにより、工程の増加、複雑さを低減し、かつ微細化に応じた安定した容量素子の構成が実現できる。
【００３１】
【発明の効果】
以上説明したように、本発明の半導体装置及びその製造方法によれば、容量素子が一配線層メタルの一部領域に組込まれた構成となる。これにより、一配線層メタルと容量素子との段差は非常に小さく、微細化、安定化に寄与する。このときに形成される通常の配線には配線容量、抵抗の増加などの悪影響はほとんど生じない。この結果、工数の負担を軽減し、かつ微細化に応じた安定した容量素子を有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部の構成を示す断面図である。
【図２】（ａ）〜（ｃ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。各図は、図１に示すような配線層メタルと共に形成される容量素子を示す。
【図３】本発明の第３実施形態に係る半導体装置の要部の構成を示す断面図で、図１の応用例である。
【符号の説明】
１０…素子に関係する不純物拡散領域または配線層、１１，１５…層間絶縁膜、
１２１，１２２…ビア接続領域、１３…一配線層メタル、
１３１…一配線層メタルの下部層、１３２…一配線層メタルの上部層、
１４…キャパシタ絶縁膜、１５…層間絶縁膜、ＨＭ…ハードマスク、
１６，１６１，１６２…ビア接続領域、Ｃ１〜Ｃ３…容量素子、
ＢＭ…バリアメタル、Ｍ１〜Ｍ３…配線層。
【図１】
2004103889.tif 000003
【図２】
2004103889.tif 000004
【図３】
2004103889.tif 000005