(57)【要約】【課題】コンバータトランスのトリガ用巻線を別途設けることなく、スイッチング素子の電力損失によって発生する発熱を低減して、低コストで電力効率と信頼性を向上できるスイッチング電源装置を提供する。【解決手段】一次整流ブリッジダイオードＤ１の直流側（＋）端子と（−）端子との間に、第１の抵抗Ｒ１および第２の抵抗Ｒ２とＦＥＴ　Ｑ２とを直列接続し、該ＦＥＴ　Ｑ２のゲート・ソース間に第３の抵抗Ｒ３を、ドレイン・ソース間に第４の抵抗Ｒ４を、さらに、該ＦＥＴ　Ｑ２のソースに一次整流ブリッジダイオードＤ１の直流側（−）端子を接続し、第１の抵抗Ｒ１と第２の抵抗Ｒ２の接続点と上記ＦＥＴ　Ｑ２のソースとをコンデンサＣ２で接続して、ＦＥＴ　Ｑ１の遅延駆動回路を構成する。上記の遅延駆動回路に入力交流電源投入時の突入電流が流れ終わった後、ＦＥＴ　Ｑ１がオン状態となり、電力損失が低減される。【選択図】　図１
2004096863.tif 000002
【特許請求の範囲】
【請求項１】
交流電源と、交流電圧を整流・平滑化する手段と、一次平滑用コンデンサに流れる突入電流を抑制する手段と、直流電圧をスイッチング電圧に変換するスイッチング手段と、該スイッチング電圧が供給される一次巻線と二次巻線とを有するコンバータトランスと、二次巻線に誘起されたスイッチング電圧を整流・平滑化する手段とを具備するスイッチング電源において、
上記突入電流を制御する手段として、
一次整流ブリッジダイオードの直流側（＋）端子と（−）端子との間に、
第１および第２の抵抗とＦＥＴとを直列接続してなる、該ＦＥＴのゲート・ソース間に第３の抵抗を、ドレイン・ソース間に第４の抵抗を、さらに該ＦＥＴのソースに一次整流ブリッジダイオードの直流側（−）端子を接続し、
第１の抵抗と第２の抵抗の接続点と上記ＦＥＴのソースとをコンデンサで接続してなる遅延駆動回路を構成したことを特徴とするスイッチング電源。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源装置の突入電流抑制回路に係り、ＦＥＴをスイッチング素子に用い、該ＦＥＴを駆動するコンバータ・トランスのトリガ用巻線を別途設けることなく、かつ、スイッチング素子の電力損失をも低減することができるスイッチング電源に関するものである。
【０００２】
【従来の技術】
この種の電源装置として、図２のものが、提案されている。
図２の回路は、一次整流ブリッジダイオードＤ１の直流側（＋）端子とトリガ用巻線Ｎ３との間に、サイリスタ（またはトライアック）ＳＲ１、抵抗Ｒ６、Ｒ７、ダイオードＤ３を接続し、
サイリスタ（またはトライアック）ＳＲ１のゲート・カソード間に抵抗Ｒ５を、カソード・アノード間に抵抗Ｒ８を接続し、抵抗Ｒ６とＲ７との接続点と、抵抗Ｒ５とＲ８との接続点との間に平滑コンデンサＣ４を接続し、該平滑コンデンサＣ４の（−）側と一次整流ブリッジダイオードＤ１の直流側（−）端子との間に一次平滑用コンデンサＣ１を接続したものである。
上記の回路構成をとることにより、交流電源投入時に一次平滑用コンデンサＣ１へ流れ込む突入電流が発生するが、一次平滑用コンデンサが充電されてスイッチング電源が動作を開始するまでの間、突入電流抑制用抵抗Ｒ８を通じて電流が流れるので、突入電流が抑制される。スイッチング電源が動作を開始した後は、コンバータトランスＴ２のトリガ用巻線Ｎ３に発生する電圧Ｖ１によってサイリスタ（またはトライアック）ＳＲ１にトリガ電流Ｉ１が印加され、サイリスタ（またはトライアック）ＳＲ１が導通状態となって突入電流制限用抵抗Ｒ８に流れる電流はバイパスされるが、コンバータトランスＴ２にトリガ用巻線Ｎ３を設けなければならないことからコンバータトランスＴ２の構造が煩雑になりコスト高の要因となっている。また、サイリスタ（またはトライアック）ＳＲ１は導通時にオン電圧Ｖ２として１．３Ｖ前後の電圧が残存するために電力損失による発熱が発生し、スイッチング電源装置としての変換効率の悪化を招くという不都合があった。
【０００３】
【発明が解決しようとする課題】
このように、従来のサイリスタやトライアックを突入電流抑制回路に用いる方式では、コンバータトランスのトリガ用巻線の追加がコストアップにつながり、また、サイリスタやトライアックの電力損失による発熱から、放熱板が必要であり、電源装置内温度上昇による部品の信頼性の低下、電力変換効率の悪化を招くという問題があり、低コストで信頼性を向上させ、かつ、省エネルギー化に役立つ手段が要求されていた。
【０００４】
【課題を解決するための手段】
本発明は、上記の課題を解決するもので、サイリスタやトライアックに替えてＦＥＴを用い、該ＦＥＴのゲートインピーダンスが高いという特性を利用して入力電源電圧での駆動を行うことでトリガ巻線を設けず、かつ、スイッチング素子の低インピーダンス化を図って電力損失を改善して発熱を抑制することを特徴とするスイッチング電源を提供するものである。
【０００５】
すなわち、交流電源Ｅと、交流電圧を整流・平滑化する手段と、一次平滑用コンデンサＣ１に流れる突入電流を抑制する手段と、直流電圧をスイッチング電圧に変換するスイッチング手段と、該スイッチング電圧が供給される一次巻線Ｎ１と二次巻線Ｎ２とを有するコンバータトランスＴ１と、二次巻線Ｎ２に誘起されたスイッチング電圧を整流・平滑化する手段とを具備するスイッチング電源において、
上記の突入電流を制御する手段として、
一次整流ブリッジダイオードＤ１の直流側（＋）端子と（−）端子との間に、
第１の抵抗Ｒ１および第２の抵抗Ｒ２とＦＥＴ　Ｑ２とを直列接続してなる、該ＦＥＴ　Ｑ２のゲート・ソース間に第３の抵抗Ｒ３を、ドレイン・ソース間に第４の抵抗Ｒ４を、さらに、該ＦＥＴ　Ｑ２のソースに一次整流ブリッジダイオードＤ１の直流側（−）端子を接続し、
第１の抵抗Ｒ１と第２の抵抗Ｒ２の接続点と上記ＦＥＴ　Ｑ２のソースとをコンデンサＣ２で接続してなる遅延駆動回路を構成したことを特徴とするスイッチング電源である。
【０００６】
【発明の実施の形態】
図１に示すように、一次整流ブリッジダイオードＤ１の直流側（＋）端子と（−）端子との間に、第１の抵抗Ｒ１および第２の抵抗Ｒ２とＦＥＴ　Ｑ２とを直列接続し、該ＦＥＴ　Ｑ２のゲート・ソース間に第３の抵抗Ｒ３を、ドレイン・ソース間に第４の抵抗Ｒ４を、さらに、該ＦＥＴ　Ｑ２のソースに一次整流ブリッジダイオードＤ１の直流側（−）端子を接続し、第１の抵抗Ｒ１と第２の抵抗Ｒ２の接続点と上記ＦＥＴ　Ｑ２のソースとをコンデンサＣ２で接続して、ＦＥＴ　Ｑ１の遅延駆動回路を構成する。
上記の遅延駆動回路に入力交流電源投入時の突入電流が流れ終わった後、ＦＥＴ　Ｑ１がオン状態となるので、スイッチング電源装置の通常動作時の電力損失が低減される。
【０００７】
【実施例】
以下、本発明による実施例について、図面を参照しながら詳細に説明する。図１は、本発明による突入電流抑制回路（遅延駆動回路）を採用したスイッチング電源装置の一例である。
Ｅは入力交流電源、Ｄ１は交流を整流するブリッジダイオード、Ｃ１は一次平滑用コンデンサ、Ｒ１はゲート電圧調整用・遅延時定数調整用抵抗、Ｑ１はスイッチング素子であるＦＥＴ、Ｒ２、Ｒ３はＦＥＴのゲート電圧調整用抵抗、とＲ４は突入電流制限用抵抗、Ｃ２は遅延時定数用コンデンサ、Ｑ２はスイッチング素子であるＦＥＴ、Ｔ１は一次側に蓄積されたエネルギーを二次側へと伝達するためのコンバータトランス、ＩＣはＱ１の駆動制御回路、Ｄ２は二次整流ダイオード、Ｃ３は二次平滑コンデンサ、Ｚは出力負荷である。
従来の突入電流抑止回路のスイッチング素子であるサイリスタやトライアックに替えてＦＥＴを用い、スイッチング素子の駆動電圧を従来のコンバータトランスの巻線からではなく入力整流電圧から得ている点が従来のスイッチング電源装置と異なる点であり、この構成のスイッチング電源装置により、トランスのトリガ用巻線を設けなくてすみ、かつ、通常動作時の電力損失を低減することができる。
【０００８】
抵抗Ｒ１、Ｒ２、Ｒ３、コンデンサＣ２はＣＲ時定数回路を構成しており、入力交流電源投入後に一次平滑用コンデンサＣ１が突入電流制限用抵抗Ｒ４を介して完全に充電され、突入電流が流れ終わってからスイッチング素子のＦＥＴ　Ｑ２が導通を開始するように遅延駆動を行うよう設定することで、突入電流を抑制することができる。
ＦＥＴ　Ｑ２の駆動は従来のサイリスタやトライアックのゲートトリガ電流Ｉ１が１０ｍ〜３０ｍＡを必要とする電流駆動であることに対して電圧駆動であることから抵抗Ｒ１、Ｒ２に流す電流Ｉ２は５０〜１００μＡ程度で駆動可能であり、抵抗Ｒ１、Ｒ２の消費電力を低減することが可能となって、従来例の図２のようなコンバータトランスＴ１に駆動用のトリガ巻線を設けなくとも入力整流電圧から直接駆動が可能となる。また、整流ダイオードＤ３も削除できる。
【０００９】
図１の実施例による回路のスイッチング素子ＦＥＴ　Ｑ２と、図２の従来例による回路のサイリスタＳＲ１の各電力損失を図３に比較して示す。横軸は回路電流Ｉを示し、縦軸は電力損失Ｗを示す。
図３から分かるように、従来例では回路電流Ｉとほぼ比例して電力損失Ｗが大きくなるが、実施例では回路電流Ｉの自乗に比例して増加する。この時、ＦＥＴのオン抵抗が低いため、特に０．５Ａの軽負荷時では非常に電力損失が少なく良好な結果が得られる。また、回路電流が１〜３Ａの範囲では従来例よりも約１Ｗの電力損失が改善されている。
【００１０】
【発明の効果】
上記のように、突入電流抑制回路にサイリスタやトライアックに替えてＦＥＴを用い、入力電源での駆動を行うことでトリガ用巻線を設けなくてすみ、かつ、遅延駆動回路のスイッチング素子の低インピーダンス化を図ることができ、電力損失が改善され、発熱が抑制されるので、放熱板の小型化や高信頼性化も図れ、低コスト化も実現することができた。
【図面の簡単な説明】
【図１】本発明の実施例によるスイッチング電源の回路図である
【図２】従来例によるスイッチング電源の回路図である。
【図３】図１と図２のスイッチング素子の回路電流−電力損失特性を比較した図である。
【符号の説明】
Ａ　遅延駆動回路
Ｃ１　一次平滑用コンデンサ
Ｃ２　Ｑ２遅延駆動時定数用コンデンサ
Ｃ３　二次平滑用コンデンサ
Ｄ１　一次整流ブリッジダイオード
Ｄ２　二次整流ダイオード
Ｄ３　サイリスタ（またはトライアック）ＳＲ１のトリガ電圧整流ダイオード
Ｅ　入力交流電源
ＩＣ１　Ｑ１の駆動制御回路
Ｎ１　１次巻線
Ｎ２　２次巻線
Ｎ３　トリガ用巻線
Ｑ１　スイッチング素子（ＦＥＴ）
Ｑ２　スイッチング素子（ＦＥＴ）
Ｒ１　ゲート電圧調整用・遅延時定数調整用抵抗
Ｒ２　Ｑ２ゲート電圧調整用抵抗
Ｒ３　Ｑ２ゲート電圧調整用抵抗
Ｒ４　突入電流制限抵抗
Ｒ５　ＳＲ１ゲート電流調整用抵抗
Ｒ６　ＳＲ１ゲート電流調整用・遅延時定数調整用抵抗
Ｒ７　ＳＲ１ゲート電流調整用・遅延時定数調整用抵抗
Ｒ８　突入電流制限抵抗
ＳＲ１　サイリスタ（またはトライアック）
Ｔ１　コンバータトランス
Ｚ　　負荷
Ｖ１　トリガ用巻線に発生する電圧
Ｖ２　ＳＲ１のオン電圧
Ｉ　回路電流
Ｉ１　ＳＲ１のトリガ電流
Ｉ２　抵抗Ｒ１、Ｒ２に流れる電流
【図１】
2004096863.tif 000003
【図２】
2004096863.tif 000004
【図３】
2004096863.tif 000005