(57)【要約】【課題】処理速度に影響を及ぼすことなく平坦性を得ることができる半導体装置の製造方法を得る。【解決手段】半導体基板１０上に形成されたパターンにより上面に高部Ａおよび低部Ｂの高低差を有する半導体装置において、高部Ａを覆い、ボロンとリンとを含むシリコン酸化膜にて成る層間絶縁膜２と、低部Ｂを覆い、ボロンおよびリンの含有量が、層間絶縁膜２のボロンおよびリンの含有量より少ないシリコン酸化膜にて成る変質層間絶縁膜４とを備えたものである。【選択図】　　　　図１
2004103962.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたパターンにより上面に高部および低部の高低差を有する層間絶縁膜を積層する工程と、上記層間絶縁膜の上記高部箇所上にレジスト膜を形成する工程と、上記レジスト膜をマスクとして露出された上記層間絶縁膜の上記低部箇所をウェット処理し上記層間絶縁膜のＣＭＰレートより遅いＣＭＰレートを有する変質層間絶縁膜とする工程と、上記レジスト膜を除去する工程と、上記層間絶縁膜および変質層間絶縁膜上をＣＭＰ処理する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に形成されたパターンにより上面に高部および低部の高低差を有する層間絶縁膜を積層する工程と、上記層間絶縁膜上に上記高低差が反映される保護膜を積層する工程と、上記保護膜上の上記高部箇所上にレジスト膜を形成する工程と、上記レジスト膜をマスクとして上記保護膜のパターニングを行う工程と、上記パターニングされた保護膜をマスクとして露出された上記層間絶縁膜の上記低部箇所をウェット処理し上記層間絶縁膜のＣＭＰレートより遅いＣＭＰレートを有する変質層間絶縁膜とする工程と、上記保護膜を除去する工程と、上記層間絶縁膜および変質層間絶縁膜上をＣＭＰ処理する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項３】
上記層間絶縁膜は、ボロンとリンとを含むシリコン酸化膜にて成り、上記ウェット処理は塩酸過水処理であり、上記変質層間絶縁膜は、上記塩酸加水処理によりボロンおよびリンの含有量が、上記層間絶縁膜のボロンおよびリンの含有量より少なく成るように処理されたことを特徴とする請求項２または請求項３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、パターンの膜厚の影響により高低差が生じる上面を、高速処理に影響を与えることなく平坦化することができる半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体装置のＤＲＡＭなどのメモリデバイスではメモリ部と回路部の間に高低差が生じている。そして、その高低差は層間絶縁膜のＣＭＰ処理にて低減しようとしても容易に行うことができない。そして、高低差が大きいことはコンタクト穴の開口不良の原因、配線パターンの転写や成膜工程に於ける異常の発生の原因となっていた。
【０００３】
そのことを解決するために以下の方法が用いられている。図７は従来の半導体装置の製造方法を示す断面図である。まず、半導体基板１０上に形成された配線６間にフローティングなダミーパターン７を配置する。そして、その上部に層間絶縁膜２０を積層する（図７（ａ））。次に、層間絶縁膜２０上をＣＭＰ処理し平坦性を保っている（図７（ｂ））。
【０００４】
【特許文献１】
特開平９−２９８１９７号公報
【０００５】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、ダミーパターンが配線間の寄生容量を増大させ、それが回路遅延の原因となり回路の高速動作の妨げとなるという問題点があった。
【０００６】
この発明は上記のような問題点を解消するためになされたもので、高速動作を妨げることなく、平坦化することができる半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る請求項１の半導体装置の製造方法は、半導体基板上に形成されたパターンにより上面に高部および低部の高低差を有する層間絶縁膜を積層し、層間絶縁膜の高部箇所上にレジスト膜を形成し、レジスト膜をマスクとして露出された層間絶縁膜の低部箇所をウェット処理し層間絶縁膜のＣＭＰレートより遅いＣＭＰレートを有する変質層間絶縁膜とし、レジスト膜を除去し、層間絶縁膜および変質層間絶縁膜上をＣＭＰ処理したものである。
【０００８】
また、この発明に係る請求項２の半導体装置の製造方法は、半導体基板上に形成されたパターンにより上面に高部および低部の高低差を有する層間絶縁膜を積層し、層間絶縁膜上に高低差が反映される保護膜を積層し、保護膜上の高部箇所上にレジスト膜を形成し、レジスト膜をマスクとして保護膜のパターニングい、パターニングされた保護膜をマスクとして露出された層間絶縁膜の低部箇所をウェット処理し層間絶縁膜のＣＭＰレートより遅いＣＭＰレートを有する変質層間絶縁膜とし、保護膜を除去し、層間絶縁膜および変質層間絶縁膜上をＣＭＰ処理したものである。
【０００９】
また、この発明に係る請求項３の半導体装置の製造方法は、請求項１または請求項２において、層間絶縁膜は、ボロンとリンとを含むシリコン酸化膜にて成り、ウェット処理は塩酸過水処理であり、変質層間絶縁膜は、塩酸加水処理によりボロンおよびリンの含有量が、層間絶縁膜のボロンおよびリンの含有量より少なく成るように処理されたものである。
【００１０】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１の半導体装置の構成を示す断面図である。図に基づいて実施の形態１の半導体装置の製造方法ついて説明する。まず、ＤＲＡＭメモリ部と回路部とのパターンにより上面に高部Ａおよび低部Ｂの高低差を有する例えばシリコン酸化膜にて成る下層層間絶縁膜１が半導体基板１０上に存在する。次に、例えばボロンとリンを含むシリコン酸化膜（以下、ＢＰＳＧ膜と略す）にて成る層間絶縁膜２を成膜する（図１（ａ））。この際の層間絶縁膜２の不純物濃度は、Ｐが濃度５０×Ｅ２０［ａｔｏｍ／ｃｍ３］、Ｂが濃度５０×Ｅ２０［ａｔｏｍ／ｃｍ３］のものを利用する。
【００１１】
次に、高部Ａに写真製版によりレジスト膜３でマスキングを行う。（図１（ｂ））。次に、レジスト膜３をマスクとして、層間絶縁膜２の露出部、すなわち層間絶縁膜２の低部Ｂに、ウェット処理を例えば塩酸過水を用いた薬液処理でおこなう。
【００１２】
ここで、ウェット処理に利用した塩酸過水の詳細について説明する。尚、この内容は以下の実施の形態においても同様のことが言えるため、その都度の説明は適宜省略する。塩酸過水、ＨＰＭはＨＣｌとＨ２Ｏ２とＨ２Ｏとの混合液で、その混合比は、１：１：５にて形成されている（但し、ＨＣｌは３６重量％水溶液を、Ｈ２Ｏ２は３０重量％水溶液を使用したものである。）。このような、塩酸過水に上記に示したＢＰＳＧ膜を１０分間程度浸漬させることにより、深さ方向に２００ｎｍ程度の領域で以下に示す低濃度のＢＰＳＧ膜となることが実験結果にて確認されている。
【００１３】
そして、このウェット処理によりＢＰＳＧ膜の不純物濃度を薄くし、不純物濃度が低濃度のＢＰＳＧ膜、Ｐが濃度８．０×Ｅ２０［ａｔｏｍ／ｃｍ３］、Ｂが濃度１．４×Ｅ２０［ａｔｏｍ／ｃｍ３］となる変質層間絶縁膜４を形成する（図１（ｃ））。この時の変質層間絶縁膜４の形成は、ウェット処理を、塩酸過水の濃度と処理温度などの関係により時間的な制御にて行うものである。
【００１４】
次に、レジスト膜３を除去する（図１（ｄ））。以上の工程により高低差のある構造において低部Ｂは高部Ａよりボロンとリンの濃度が低濃度化された膜構造が実現する。次に、層間絶縁膜２および変質層間絶縁膜４のＣＭＰ処理を行う。この時のＣＭＰレートは、層間絶縁膜２が４６００オングストローム／ｍｉｎ有するのに対し、変質層間絶縁膜４は同一条件においてＣＭＰレートが１７００オングストローム／ｍｉｎと遅くなる。
【００１５】
尚、ＢＰＳＧ膜の不純物の濃度が低下すると、ＣＭＰレートが遅くなる。ここでは変質層間絶縁膜４のＣＭＰレートが、１７００オングストローム／ｍｉｎであるが、不純物を含有しないＦＳＧ膜（Ｂ、Ｐを含まないシリコン酸化膜）のＣＭＰレートが上記と同一条件において１４００オングストローム／ｍｉｎ程度であるため、変質層間絶縁膜４のＣＭＰレートは１４００オングストローム／ｍｉｎ程度までの範囲で変更することが可能であると考えられる。以下の実施の形態においても同様のことが言えるためこの説明は適宜省略する。
【００１６】
よって、この膜構造においてＣＭＰ処理を行うことにより、従来のＣＭＰ処理よりも平坦化された層間絶縁膜２および変質層間絶縁膜４を得ることできる（図１（ｅ））。
【００１７】
上記のように構成された実施の形態１の半導体装置は、平坦な形状が得られることにより後工程における、コンタクト穴の開口不良、転写パターンのパターン異常がなくなる。また、ウェット処理にて変質層間絶縁膜を作成しているため、膜の改質手段としてプラズマ等で膜表面にダメージを与える手段とは異なり、格子欠陥の生成による改質はない。このため次工程において成膜を行っても、その膜に影響を与えることは無い。
【００１８】
さらに、本発明における変質層間絶縁膜の形成方法がウェット処理であるため、複数枚のウェハを同時に処理することが可能であり、安価なプロセスにて形成することができる。
【００１９】
上記実施の形態１においては、低部Ｂの層間絶縁膜を全て、変質層間絶縁膜とする例を示したが、これ限られることはなく、たとえば、上記実施の形態１と同様の工程を経て、図１（ｃ）に示すようにレジスト膜３を高部Ａに形成する。次に、レジスト膜３をマスクとして、層間絶縁膜２の露出部、すなわち層間絶縁膜２の低部Ｂに、ウェット処理を例えば塩酸過水を用いた薬液処理でおこなう。
【００２０】
この際に、上記実施の形態１とは異なり、層間絶縁膜２のうち、後工程においてＣＭＰ処理によるエッチングに必要と成る厚み分を変質層間絶縁膜４ａとして形成する（図２（ａ））。この時の変質層間絶縁膜４ａの形成は、ウェット処理を、塩酸過水の濃度と処理温度などの関係により時間的な制御にて行うものである。
【００２１】
次に、レジスト膜３を除去する（図２（ｂ））。次に、層間絶縁膜２および変質層間絶縁膜４ａのＣＭＰ処理を行う。この時のＣＭＰレートは、層間絶縁膜２が４６００オングストローム／ｍｉｎ有するのに対し、変質層間絶縁膜４ａは同一条件においてＣＭＰレートが１７００オングストローム／ｍｉｎと遅くなる。よって、この膜構造においてＣＭＰ処理を行うことにより、変質層間絶縁膜４ａは実質的にＣＭＰ処理される箇所に形成されているため、上記実施の形態１と同様に平坦化された層間絶縁膜２および変質層間絶縁膜４ａを得ることできる（図２（ｃ））。
【００２２】
尚、このように層間絶縁膜の全てを変質せず、必要な厚み分だけ変質して変質層間絶縁膜とすることは、以下の実施の形態においても同様のことが言えるため、その説明は適宜省略する。
【００２３】
また、上記実施の形態１では下部が絶縁膜で形成されている場合を示したが、これ以外、すなわち配線膜などが形成されている場合の適応例について図３により説明する。まず、半導体基板１０上に配線膜６（メタル配線およびゲートなど）が形成されている。その上部に例えばＢＰＳＧ膜にて成る層間絶縁膜２を積層すると、下部の配線膜６の影響により層間絶縁膜２の上面に高部Ａおよび低部Ｂの高低差を有する（図３（ａ））。この際の層間絶縁膜２の不純物濃度は、Ｐが濃度５０×Ｅ２０［ａｔｏｍ／ｃｍ３］、Ｂが濃度５０×Ｅ２０［ａｔｏｍ／ｃｍ３］のものを利用する。
【００２４】
次に、高部Ａに写真製版によりレジスト膜３でマスキングを行う。（図３（ｂ））。次に、レジスト膜３をマスクとして、層間絶縁膜２の露出部、すなわち層間絶縁膜２の低部Ｂに、ウェット処理を例えば塩酸過水を用いた薬液処理でおこなう。そして、これによりＢＰＳＧ膜の不純物濃度を薄くし、不純物濃度が低濃度のＢＰＳＧ膜、Ｐが濃度８．０×Ｅ２０［ａｔｏｍ／ｃｍ３］、Ｂが濃度１．４×Ｅ２０［ａｔｏｍ／ｃｍ３］となる変質層間絶縁膜４を形成する（図３（ｃ））。この時の変質層間絶縁膜４の形成は、ウェット処理を、塩酸過水の濃度と処理温度などの関係により時間的な制御にて行うものである。
【００２５】
次に、レジスト膜３を除去する（図３（ｄ））。以上の工程により高低差のある構造において低部Ｂは高部Ａよりボロンとリンの濃度が低濃度化された膜構造が実現する。次に、層間絶縁膜２および変質層間絶縁膜４のＣＭＰ処理を行う。この時のＣＭＰレートは、層間絶縁膜２が４６００オングストローム／ｍｉｎ有するのに対し、変質層間絶縁膜４は同一条件においてＣＭＰレートが１７００オングストローム／ｍｉｎと遅くなる。
【００２６】
よって、この膜構造においてＣＭＰ処理を行うことにより、従来のＣＭＰ処理よりも平坦化された層間絶縁膜２および変質層間絶縁膜４を得ることできる（図３（ｅ））。
【００２７】
よって、上記実施の形態１と同様の効果を奏するのはもちろんのこと、このように、配線膜６間にダミーパターンを形成しなくとも平坦化を行うことができるため、ダミーパターンの不採により配線間の寄生容量が減り、回路の動作遅延が低減し、高速な回路動作が可能となる。
【００２８】
実施の形態２．
図４はこの発明の実施の形態２の半導体装置の製造方法を示した断面図である。図に基づいて実施の形態２の半導体装置の製造方法ついて説明する。まず、ＤＲＡＭメモリ部と回路部とのパターンにより上面に高部Ａおよび低部Ｂの高低差を有する例えばシリコン酸化膜にて成る下層層間絶縁膜１が半導体基板１０上に存在する。次に、例えばボロンとリンを含むシリコン酸化膜（以下、ＢＰＳＧ膜と略す）にて成る層間絶縁膜２を成膜する。この際の層間絶縁膜２の不純物濃度は、Ｐが濃度５０×Ｅ２０［ａｔｏｍ／ｃｍ３］、Ｂが濃度５０×Ｅ２０［ａｔｏｍ／ｃｍ３］のものを利用する。
【００２９】
次に、層間絶縁膜２上に高低差が反映される例えば窒化膜またはポリシリコン膜にて成る保護膜５を積層する（図４（ａ））。この保護膜５は以後に行うウェット処理耐性に優れているものである。次に、保護膜５上の高部Ａ箇所を写真製版によりレジスト膜３でマスキングを行う。（図４（ｂ））。次に、レジスト膜３をマスクとして、保護膜５のエッチングを行う（図４（ｃ））。次に、レジスト膜３を除去する（図４（ｄ））。
【００３０】
次に、保護膜５をマスクとして、層間絶縁膜２の露出部、すなわち層間絶縁膜２の低部Ｂに、ウェット処理を例えば塩酸過水を用いた薬液処理でおこなう。そして、これによりＢＰＳＧ膜の不純物濃度を薄くし、不純物濃度が低濃度のＢＰＳＧ膜、Ｐが濃度８．０×Ｅ２０［ａｔｏｍ／ｃｍ３］、Ｂが濃度１．４×Ｅ２０［ａｔｏｍ／ｃｍ３］となる変質層間絶縁膜４を形成する（図４（ｃ））。この時の変質層間絶縁膜４の形成は、ウェット処理を、塩酸過水の濃度と処理温度などの関係により時間的な制御にて行うものである。ここで保護膜５をマスクとしているため、ウェット処理耐性に優れ、確実にマスクとしての機能を果たすものである。
【００３１】
次に、保護膜５を除去する（図４（ｆ））。以上の工程により高低差のある構造において低部Ｂは高部Ａよりボロンとリンの濃度が低濃度化された膜構造が実現する。次に、層間絶縁膜２および変質層間絶縁膜４のＣＭＰ処理を行う。この時のＣＭＰレートは、層間絶縁膜２が４６００オングストローム／ｍｉｎ有するのに対し、変質層間絶縁膜４は同一条件においてＣＭＰレートが１７００オングストローム／ｍｉｎと遅くなる。
【００３２】
よって、この膜構造においてＣＭＰ処理を行うことにより、従来のＣＭＰ処理よりも平坦化された層間絶縁膜２および変質層間絶縁膜４を得ることできる（図４（ｇ））。
【００３３】
上記のように構成された実施の形態２の半導体装置は、上記実施の形態１と同様に、平坦な形状が得られることにより後工程における、コンタクト穴の開口不良、転写パターンのパターン異常がなくなる。また、ウェット処理にて変質層間絶縁膜を作成しているため、膜の改質手段としてプラズマ等で膜表面にダメージを与える手段とは異なり、格子欠陥の生成による改質はない。このため次工程において成膜を行っても、その膜に影響を与えることは無い。
【００３４】
そして、この実施の形態２においては保護膜５をマスクとして層間絶縁膜のウェット処理を行っているため、ウェット処理における耐性がレジスト膜の場合より向上するため、ウェット処理を確実に行うことができ、確実に変質層間絶縁膜を所望箇所に形成することができる。
【００３５】
上記実施の形態２では下部が絶縁膜で形成されいている場合を示したが、これ以外、すなわち配線膜などが形成されている場合の適応例について図５により説明する。まず、半導体基板１０上に配線膜６（メタル配線およびゲートなど）が形成されている。その上部に例えばＢＰＳＧ膜にて成る層間絶縁膜２を積層すると、下部の配線膜６の影響により層間絶縁膜２の上面に高部Ａおよび低部Ｂの高低差を有する。この際の層間絶縁膜２の不純物濃度は、Ｐが濃度５０×Ｅ２０［ａｔｏｍ／ｃｍ３］、Ｂが濃度５０×Ｅ２０［ａｔｏｍ／ｃｍ３］のものを利用する。
【００３６】
次に、層間絶縁膜２上に高低差が反映される例えば窒化膜またはポリシリコン膜にて成る保護膜５を積層する（図５（ａ））。次に、保護膜５上の高部Ａ箇所を写真製版によりレジスト膜３でマスキングを行う。（図５（ｂ））。次に、レジスト膜３をマスクとして、保護膜５のエッチングを行う。次に、レジスト膜３を除去する（図５（ｃ））。
【００３７】
次に、保護膜５をマスクとして、層間絶縁膜２の露出部、すなわち層間絶縁膜２の低部Ｂに、ウェット処理を例えば塩酸過水を用いた薬液処理でおこなう。そして、これによりＢＰＳＧ膜の不純物濃度を薄くし、不純物濃度が低濃度のＢＰＳＧ膜、Ｐが濃度８．０×Ｅ２０［ａｔｏｍ／ｃｍ３］、Ｂが濃度１．４×Ｅ２０［ａｔｏｍ／ｃｍ３］となる変質層間絶縁膜４を形成する（図６（ａ））。この時の変質層間絶縁膜４の形成は、ウェット処理を、塩酸過水の濃度と処理温度などの関係により時間的な制御にて行うものである。
【００３８】
次に、保護膜５を除去する（図６（ｂ））。以上の工程により高低差のある構造において低部Ｂは高部Ａよりボロンとリンの濃度が低濃度化された膜構造が実現する。次に、層間絶縁膜２および変質層間絶縁膜４のＣＭＰ処理を行う。この時のＣＭＰレートは、層間絶縁膜２が４６００オングストローム／ｍｉｎ有するのに対し、変質層間絶縁膜４は同一条件においてＣＭＰレートが１７００オングストローム／ｍｉｎと遅くなる。
【００３９】
よって、この膜構造においてＣＭＰ処理を行うことにより、従来のＣＭＰ処理よりも平坦化された層間絶縁膜２および変質層間絶縁膜４を得ることできる（図６（ｃ））。
【００４０】
よって、上記実施の形態２と同様の効果を奏するのはもちろんのこと、このように、配線膜６間にダミーパターンを形成しなくとも平坦化を行うことができるため、ダミーパターンの不採により配線間の寄生容量が減り、回路の動作遅延が低減し、高速な回路動作が可能となる。
【００４１】
【発明の効果】
以上のようにこの発明によれば、この発明の請求項１によれば、半導体基板上に形成されたパターンにより上面に高部および低部の高低差を有する層間絶縁膜を積層し、層間絶縁膜の高部箇所上にレジスト膜を形成し、レジスト膜をマスクとして露出された層間絶縁膜の低部箇所をウェット処理し層間絶縁膜のＣＭＰレートより遅いＣＭＰレートを有する変質層間絶縁膜とし、レジスト膜を除去し、層間絶縁膜および変質層間絶縁膜上をＣＭＰ処理したので、層間絶縁膜と変質層間絶縁膜との上面を平坦化することができる半導体装置の製造方法を提供することが可能となる。
【００４２】
また、この発明の請求項２によれば、半導体基板上に形成されたパターンにより上面に高部および低部の高低差を有する層間絶縁膜を積層し、層間絶縁膜上に高低差が反映される保護膜を積層し、保護膜上の高部箇所上にレジスト膜を形成し、レジスト膜をマスクとして保護膜のパターニングい、パターニングされた保護膜をマスクとして露出された層間絶縁膜の低部箇所をウェット処理し層間絶縁膜のＣＭＰレートより遅いＣＭＰレートを有する変質層間絶縁膜とし、保護膜を除去し、層間絶縁膜および変質層間絶縁膜上をＣＭＰ処理したので、層間絶縁膜と変質層間絶縁膜との上面を確実に平坦化することができる半導体装置の製造方法を提供することが可能となる。
【００４３】
また、この発明の請求項３によれば、請求項１または請求項２において、層間絶縁膜は、ボロンとリンとを含むシリコン酸化膜にて成り、ウェット処理は塩酸過水処理であり、変質層間絶縁膜は、塩酸加水処理によりボロンおよびリンの含有量が、層間絶縁膜のボロンおよびリンの含有量より少なく成るように処理されたので、層間絶縁膜および変質層間絶縁膜上をＣＭＰ処理したので、層間絶縁膜と変質層間絶縁膜との上面を確実に平坦化することができる半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図２】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図３】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図４】この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図５】この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図６】この発明の実施の形態２による半導体装置の製造方法を示す断面図である。
【図７】従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
１０　半導体基板、２　層間絶縁膜、３　レジスト膜、
４，４ａ　変質層間絶縁膜、５　保護膜、Ａ　高部、Ｂ　低部。
【図１】
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【図２】
2004103962.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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