【手続補正書】
【提出日】平成15年10月8日(2003.10.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の活性領域にＭＩＳＦＥＴを配設してなる半導体装置において、
上記活性領域の上に形成されたゲート絶縁膜及びゲート電極と、
上記ゲート電極の両側方に位置する上記活性領域に形成されたソース・ドレイン領域と、
上記半導体基板を所定深さだけ堀込んで形成された溝に埋め込まれた絶縁性材料で構成され、上記活性領域の表面よりも高い上面を有し、かつ上記活性領域との境界に階段部を形成しながら上記活性領域を分離するように取り囲む溝型素子分離と、
上記ゲート電極の形成された活性領域上及び上記溝型素子分離上に形成された下敷き膜と、
上記下敷き膜上に形成された層間絶縁膜と、
上記ソース・ドレイン領域から上記溝型素子分離に跨る領域の上記層間絶縁膜及び上記下敷き膜を除去して形成された開口部と、
上記開口部内に形成された埋め込み導電層と、
上記層間絶縁膜上に形成され、上記埋め込み導電層に接続される配線部材とを備え、
上記下敷き膜は、上記層間絶縁膜とのエッチング選択比の高い絶縁性材料からなることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記下敷き膜は、シリコン酸化膜とシリコン窒化膜とからなる積層膜であることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
上記埋め込み導電層は、ＴｉＮ／Ｔｉ膜からなるプラグ下敷き膜とＷプラグで構成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
上記ゲート電極の両側面上に形成された絶縁性材料からなる電極部サイドウォールと、
上記溝型素子分離の上記階段部の側面上に形成された絶縁性材料からなる階段部サイドウォールとを備えていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
上記ゲート電極と同じ材料で構成され上記溝型素子分離上に形成されたゲート配線をさらに備え、
上記開口部は、上記ソース・ドレイン領域，上記溝型素子分離及び上記ゲート配線の各一部に跨る領域の上に形成されており、
上記埋め込み導電層は、上記溝型素子分離上の上記ゲート配線に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
上記ゲート電極の上に形成されたゲート保護膜をさらに備え、
上記開口部は、上記ソース・ドレイン領域から上記ゲート保護膜の少なくとも一部に跨る領域の上に形成されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちのいずれか１項に記載の半導体装置において、
上記層間絶縁膜は、シリコン酸化膜であることを特徴とする半導体装置。
【請求項８】
半導体基板の活性領域にＭＩＳＦＥＴを配設してなる半導体装置の製造方法において、
上記半導体基板を所定深さだけ堀込んで形成された溝に絶縁性材料を埋め込み、上記活性領域の表面よりも高い上面を有し、かつ上記活性領域との境界に階段部を形成しながら上記活性領域を分離するように取り囲む溝型素子分離を形成する第１の工程と、
上記溝型素子分離で囲まれた上記活性領域上にゲート絶縁膜を形成する第２の工程と、
上記ゲート絶縁膜上にゲート電極を形成する第３の工程と、
上記ゲート電極の両側方に位置する上記活性領域にソース・ドレイン領域を形成する第４の工程と、
上記第４の工程の後に、上記活性領域及び上記溝型素子分離の上に下敷き膜を形成する第５の工程と、
上記下敷き膜上に層間絶縁膜を形成する第６の工程と、
上記ソース・ドレイン領域から上記溝型素子分離に跨る領域の上記層間絶縁膜及び上記下敷き膜を除去して開口部を形成する第７の工程と、
上記開口部内に埋め込み導電層を形成する第８の工程と、
上記層間絶縁膜上に上記埋め込み導電層に接続する配線部材を形成する第９の工程とを備え、
上記下敷き膜は、上記層間絶縁膜とのエッチング選択比の高い絶縁性材料からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
上記下敷き膜は、シリコン酸化膜とシリコン窒化膜とからなる積層膜であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８又は９記載の半導体装置の製造方法において、
上記埋め込み導電層は、ＴｉＮ／Ｔｉ膜からなるプラグ下敷き膜とＷプラグで構成されていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８〜１０のうちのいずれか１項に記載の半導体装置の製造方法において、
上記第３の工程の後で、上記第４の工程の前に、上記ゲート電極の両側面上に絶縁性材料からなる電極部サイドウォールを形成するとともに、上記溝型素子分離の上記階段部の側面上に絶縁性材料からなる階段部サイドウォールとを形成する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８〜１１のうちのいずれか１項に記載の半導体装置の製造方法において、
上記第３の工程では、上記ゲート電極と同じ材料で上記溝型素子分離上にゲート配線を形成し、
上記第７の工程では、上記ソース・ドレイン領域，上記溝型素子分離及び上記ゲート配線の各一部に跨る領域の上に上記開口部を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項８〜１１のうちのいずれか１項に記載の半導体装置の製造方法において、
上記第３の工程の後で、上記第４の工程の前に、上記ゲート電極の上にゲート保護膜を形成する工程をさらに備え、
上記第７の工程では、上記ソース・ドレイン領域から上記ゲート保護膜の少なくとも一部に跨る領域の上に上記開口部を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項８〜１３のうちのいずれか１項に記載の半導体装置の製造方法において、
上記層間絶縁膜は、シリコン酸化膜であることを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する技術分野】
本発明は、高集積度かつ省面積のＬＳＩを構成するトランジスタ及びトランジスタ間の接続によって構成される半導体装置及びその製造方法に関する。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明では、請求項１〜７に記載される半導体装置に関する手段と、請求項８〜１４に記載される半導体装置の製造方法に関する手段とを講じている。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
本発明の半導体装置は、半導体基板の活性領域にＭＩＳＦＥＴを配設してなる半導体装置において、上記活性領域の上に形成されたゲート絶縁膜及びゲート電極と、上記ゲート電極の両側方に位置する上記活性領域に形成されたソース・ドレイン領域と、上記半導体基板を所定深さだけ堀込んで形成された溝に埋め込まれた絶縁性材料で構成され、上記活性領域の表面よりも高い上面を有し、かつ上記活性領域との境界に階段部を形成しながら上記活性領域を分離するように取り囲む溝型素子分離と、上記ゲート電極の形成された活性領域上及び上記溝型素子分離上に形成された下敷き膜と、上記下敷き膜上に形成された層間絶縁膜と、上記ソース・ドレイン領域から上記溝型素子分離に跨る領域の上記層間絶縁膜及び上記下敷き膜を除去して形成された開口部と、上記開口部内に形成された埋め込み導電層と、上記層間絶縁膜上に形成され、上記埋め込み導電層に接続される配線部材とを備え、上記下敷き膜は、上記層間絶縁膜とのエッチング選択比の高い絶縁性材料からなるものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
この構成によれば、層間絶縁膜の下部には、層間絶縁膜とのエッチング選択比の高い下敷き膜が形成されているので、層間絶縁膜のオーバーエッチングによって下敷き膜が完全に除去させることはない。さらに、溝型素子分離の上面が活性領域の表面よりも階段状に高くなっているため、下敷き膜を除去する際にオーバーエッチングによって溝型素子分離がある程度除去されても、活性領域の表面よりも下方に深く掘り下げられることはない。したがって、接合耐圧の低下や接合リーク電流の増大が抑制される。そして、そのことにより、活性領域の中の開口部を形成する領域にマスクずれによる素子分離との干渉を回避するための合わせマージンを設定する必要がなくなり、活性領域の面積の低減つまり半導体装置の集積度の向上が可能となる。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
上記半導体装置において、上記下敷き膜は、シリコン酸化膜とシリコン窒化膜とからなる積層膜であることが好ましい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
上記半導体装置において、上記埋め込み導電層は、ＴｉＮ／Ｔｉ膜からなるプラグ下敷き膜とＷプラグで構成されていることが好ましい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
上記半導体装置において、上記ゲート電極の両側面上に形成された絶縁性材料からなる電極部サイドウォールと、上記溝型素子分離の上記階段部の側面上に形成された絶縁性材料からなる階段部サイドウォールとを備えている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
上記半導体装置において、上記ゲート電極と同じ材料で構成され上記溝型素子分離上に形成されたゲート配線をさらに備え、上記開口部は、上記ソース・ドレイン領域，上記溝型素子分離及び上記ゲート配線の各一部に跨る領域の上に形成されており、上記埋め込み導電層は、上記溝型素子分離上の上記ゲート配線に接続されている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
上記半導体装置において、上記ゲート電極の上に形成されたゲート保護膜をさらに備え、上記開口部は、上記ソース・ドレイン領域から上記ゲート保護膜の少なくとも一部に跨る領域の上に形成されている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
上記半導体装置において、上記層間絶縁膜は、シリコン酸化膜である。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
本発明の半導体装置の製造方法は、半導体基板の活性領域にＭＩＳＦＥＴを配設してなる半導体装置の製造方法において、上記半導体基板を所定深さだけ堀込んで形成された溝に絶縁性材料を埋め込み、上記活性領域の表面よりも高い上面を有し、かつ上記活性領域との境界に階段部を形成しながら上記活性領域を分離するように取り囲む溝型素子分離を形成する第１の工程と、上記溝型素子分離で囲まれた上記活性領域上にゲート絶縁膜を形成する第２の工程と、上記ゲート絶縁膜上にゲート電極を形成する第３の工程と、上記ゲート電極の両側方に位置する上記活性領域にソース・ドレイン領域を形成する第４の工程と、上記第４の工程の後に、上記活性領域及び上記溝型素子分離の上に下敷き膜を形成する第５の工程と、上記下敷き膜上に層間絶縁膜を形成する第６の工程と、上記ソース・ドレイン領域から上記溝型素子分離に跨る領域の上記層間絶縁膜及び上記積層膜を除去して開口部を形成する第７の工程と、上記開口部内に埋め込み導電層を形成する第８の工程と、上記層間絶縁膜上に上記埋め込み導電層に接続する配線部材を形成する第９の工程とを備え、上記下敷き膜は、上記層間絶縁膜とのエッチング選択比の高い絶縁性材料からなるものである。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
この構成によれば、第７の工程で開口部を形成する際に、層間絶縁膜の下部には、層間絶縁膜とのエッチング選択比の高い下敷き膜が形成されているので、層間絶縁膜のオーバーエッチングによって下敷き膜が完全に除去させることはない。さらに、溝型素子分離の上面が活性領域の表面よりも階段状に高くなっているため、下敷き膜を除去する際にオーバーエッチングによって溝型素子分離がある程度除去されても、活性領域の表面よりも下方に深く掘り下げられることはない。したがって、形成される半導体装置における接合耐圧の低下や接合リーク電流の増大が抑制される。一方、溝型素子分離に対する合わせマージンを設定していない分だけ活性領域の面積が小さくて済み、形成される半導体装置の集積度が高くなる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
上記半導体装置の製造方法において、上記下敷き膜は、シリコン酸化膜とシリコン窒化膜とからなる積層膜であることが好ましい。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
上記半導体装置の製造方法において、上記埋め込み導電層は、ＴｉＮ／Ｔｉ膜からなるプラグ下敷き膜とＷプラグで構成されていることが好ましい。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
上記半導体装置の製造方法において、上記第３の工程の後で、上記第４の工程の前に、上記ゲート電極の両側面上に絶縁性材料からなる電極部サイドウォールを形成するとともに、上記溝型素子分離の上記階段部の側面上に絶縁性材料からなる階段部サイドウォールとを形成する工程を備えている方法である。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
上記半導体装置の製造方法において、上記第３の工程では、上記ゲート電極と同じ材料で上記溝型素子分離上にゲート配線を形成し、上記第７の工程では、上記ソース・ドレイン領域，上記溝型素子分離及び上記ゲート配線の各一部に跨る領域の上に上記開口部を形成する方法である。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
上記半導体装置の製造方法において、上記第３の工程の後で、上記第４の工程の前に、上記ゲート電極の上にゲート保護膜を形成する工程をさらに備え、
上記第７の工程では、上記ソース・ドレイン領域から上記ゲート保護膜の少なくとも一部に跨る領域の上に上記開口部を形成する方法である。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
上記半導体装置の製造方法において、上記層間絶縁膜は、シリコン酸化膜であることが好ましい。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】削除
【補正の内容】
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】削除
【補正の内容】
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】削除
【補正の内容】
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】削除
【補正の内容】
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】削除
【補正の内容】
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】削除
【補正の内容】
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】削除
【補正の内容】
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】削除
【補正の内容】
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】削除
【補正の内容】
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】削除
【補正の内容】
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】削除
【補正の内容】
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】削除
【補正の内容】
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】削除
【補正の内容】
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】削除
【補正の内容】
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】削除
【補正の内容】
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】削除
【補正の内容】
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】削除
【補正の内容】
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】削除
【補正の内容】
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】削除
【補正の内容】
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】削除
【補正の内容】
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】削除
【補正の内容】
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】削除
【補正の内容】
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
【発明の効果】
本発明の半導体装置によれば、半導体装置の構成として、溝型素子分離の上面を活性領域の表面よりも高くしかつ両者間に階段部を設け、その上に下敷き膜及び層間絶縁膜を介して配線部材を設けるとともに、配線部材とソース・ドレイン領域とを接続するための埋め込み導電層が設けられる層間絶縁膜及び下敷き膜の開口部が溝型素子分離とソース・ドレイン領域とに跨っても溝型素子分離が活性領域の表面よりも下方に深く掘りさがるのを阻止できることで、接合耐圧の低下や接合リークの発生を防止することができ、よって、開口部を形成する際にマスク合わせのためのマージンが不要な構成となり、半導体装置の集積度の向上を図ることができる。


【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
本発明の半導体装置の製造方法によれば、上面が活性領域の表面よりも高くかつ活性領域との間に階段部を有する溝型素子分離を形成し、基板上に下敷き膜及び層間絶縁膜を形成した後、ソース・ドレイン領域から溝型素子分離に跨る領域の層間絶縁膜及び下敷き膜を除去して開口部を形成し、その後開口部内に埋め込み導電層の形成と配線部材の形成とを行うようにしたので、本発明の効果を発揮しうる半導体装置の形成を図ることができる。