(57)【要約】【課題】クロスポイント型ＦｅＲＡＭにおいて、チップ面積のさらなる削減に寄与できる半導体装置及びその製造方法を提供する。【解決手段】第一の層間絶縁層５の上面に、ＭＯＳトランジスタＴのドレイン領域４Ｂ及び一部のゲート電極３Ｂ、３Ｄと最上層配線１２とを接続する第一の局所配線６を形成する。また、第二の層間絶縁層７の上面に、ＭＯＳトランジスタＴのソース領域４Ａと強誘電体キャパシタＣの下部電極層１０Ａとを接続し、且つ、ＭＯＳトランジスタＴの一部のゲート電極３Ａ、３Ｃと最上層配線１２とを接続する第二の局所配線８を形成する。そして、この第一及び第二の局所配線６、８のみを利用して周辺回路を構成したＭＯＳトランジスタＴを、クロスポイント型ＦｅＲＡＭのキャパシタアレイ形成領域Ｘ直下に形成する。【選択図】        図１
2004356313.tif 000002
【特許請求の範囲】
【請求項１】
一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置された強誘電体キャパシタと、当該強誘電体キャパシタ直下の半導体基板上に形成された半導体素子と、前記強誘電体キャパシタが形成された層及び前記半導体素子が形成された層間に設けられた複数の層間絶縁層と、を備えた半導体装置において、
前記強誘電体キャパシタ直下の前記複数の層間絶縁層間に、前記半導体素子と周辺回路とを接続するための局所配線が形成されていることを特徴とする半導体装置。
【請求項２】
前記層間絶縁層を三層以上有し、前記局所配線は、前記複数の層間絶縁層内に二層以上形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記局所配線は、前記上部電極層又は前記下部電極層と、前記半導体素子とを接続することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記局所配線は、他の配線層と、前記半導体素子とを接続することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記局所配線は、複数の前記半導体素子間を接続することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記局所配線は、耐熱性金属材料から形成されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置された強誘電体キャパシタと、当該強誘電体キャパシタ直下の半導体基板上に形成された半導体素子と、前記強誘電体キャパシタが形成された層及び前記半導体素子が形成された層間に設けられた複数の層間絶縁層と、を備えた半導体装置の製造方法において、
前記半導体素子が形成された前記半導体基板の上面全体に、第一の層間絶縁層を形成する工程と、
前記第一の層間絶縁層に、前記半導体素子と一の周辺回路とを接続する第一の接続孔を形成する工程と、
前記第一の接続孔内に導電性材料を充填した後、前記第一の接続孔の上面を含む前記第一の層間絶縁層の一部上面に第一の局所配線を形成する工程と、
前記第一の局所配線が形成された前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を形成する工程と、
前記第二の層間絶縁層及び前記第一の層間絶縁層に、前記半導体素子と他の周辺回路とを接続する第二の接続孔を形成する工程と、
前記第二の接続孔内に導電性材料を充填した後、前記第二の接続孔の上面を含む前記第二の層間絶縁層の一部上面に第二の局所配線を形成する工程と、
前記第二の局所配線が形成された前記第二の層間絶縁層上に、一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置される複数の強誘電体キャパシタを形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記一の周辺回路及び前記他の周辺回路の少なくとも一つは、前記半導体素子と、前記上部電極層又は前記下部電極層とを接続するための回路であることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、強誘電体キャパシタを備えた半導体装置のさらなる微細化を実現するために有効な技術に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化及び微細化に伴い、強誘電体キャパシタを備えた半導体装置として、行列状に配列された上部電極層及び下部電極層の各交差部に強誘電体キャパシタを備えたクロスポイント型ＦｅＲＡＭが注目されてきている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平９−１１６１０７号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上述したクロスポイント型ＦｅＲＡＭは、チップ面積の縮小を実現するために、行列状に配列された上部電極層及び下部電極層が格子状に密に配列されている。そのため、通常、クロスポイント型ＦｅＲＡＭにおけるキャパシタアレイ形成領域の下方に配置されるＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどの周辺回路と外部の配線層とを接続する接続孔は、キャパシタアレイ形成領域外に形成せざるを得なかった。この結果、クロスポイント型ＦｅＲＡＭを構成するには、キャパシタアレイ形成領域以外の周辺回路形成領域を大きく形成することが避けられず、チップ面積のさらなる削減という点で未だ改善の余地があった。
【０００５】
本発明は、上記事情に鑑みてなされたものであり、クロスポイント型ＦｅＲＡＭにおけるチップ面積のさらなる削減に寄与できる半導体装置及びその製造方法を提供することを課題としている。
【０００６】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る半導体装置は、一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置された強誘電体キャパシタと、当該強誘電体キャパシタ直下の半導体基板上に形成された半導体素子と、前記強誘電体キャパシタが形成された層及び前記半導体素子が形成された層間に設けられた複数の層間絶縁層と、を備えた半導体装置において、前記強誘電体キャパシタ直下の前記複数の層間絶縁層間に、前記半導体素子と周辺回路とを接続するための局所配線が形成されていることを特徴とするものである。
【０００７】
また、本発明に係る半導体装置において、前記層間絶縁層を三層以上有し、前記局所配線は、前記複数の層間絶縁層内に二層以上形成されていることを特徴とするものである。
さらに、本発明に係る半導体装置において、前記局所配線は、前記上部電極層又は前記下部電極層と、前記半導体素子とを接続することを特徴とするものである。
【０００８】
さらに、本発明に係る半導体装置において、前記局所配線は、他の配線層と、前記半導体素子とを接続することを特徴とするものである。
さらに、本発明に係る半導体装置において、前記局所配線は、複数の前記半導体素子間を接続することを特徴とするものである。
さらに、本発明に係る半導体装置は、前記局所配線は、耐熱性金属材料から形成されていることを特徴とするものである。
【０００９】
なお、本発明における耐熱性金属材料とは、強誘電体層の高温アニール処理に耐えうる材料であれば特に限定されないが、具体的には、タングステン、窒化チタン、銅などが挙げられる。
本発明に係る半導体装置の製造方法は、一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置された強誘電体キャパシタと、当該強誘電体キャパシタ直下の半導体基板上に形成された半導体素子と、前記強誘電体キャパシタが形成された層及び前記半導体素子が形成された層間に設けられた複数の層間絶縁層と、を備えた半導体装置の製造方法において、前記半導体素子が形成された前記半導体基板の上面全体に、第一の層間絶縁層を形成する工程と、前記第一の層間絶縁層に、前記半導体素子と一の周辺回路とを接続する第一の接続孔を形成する工程と、前記第一の接続孔内に導電性材料を充填した後、前記第一の接続孔の上面を含む前記第一の層間絶縁層の一部上面に第一の局所配線を形成する工程と、前記第一の局所配線が形成された前記第一の層間絶縁層の上面全体に、第二の層間絶縁層を形成する工程と、前記第二の層間絶縁層及び前記第一の層間絶縁層に、前記半導体素子と他の周辺回路とを接続する第二の接続孔を形成する工程と、前記第二の接続孔内に導電性材料を充填した後、前記第二の接続孔の上面を含む前記第二の層間絶縁層の一部上面に第二の局所配線を形成する工程と、前記第二の局所配線が形成された前記第二の層間絶縁層上に、一の方向に延びる下部電極層及び他の方向に延びる上部電極層の各交差部に配置される複数の強誘電体キャパシタを形成する工程と、を備えることを特徴とするものである。
【００１０】
ここで、本発明に係る半導体装置の製造方法において、前記一の周辺回路及び前記他の周辺回路の少なくとも一つは、前記半導体素子と、前記上部電極層又は前記下部電極層とを接続するための回路であることが好ましい。
このように、本発明に係る半導体装置によれば、強誘電体キャパシタ直下の複数の層間絶縁層間に、半導体素子と周辺回路（例えば、半導体素子を強誘電体キャパシタの上部電極層又は下部電極層に接続するための回路や、半導体素子を他の配線層に接続するための回路、或いは半導体素子を隣接する別の半導体素子に接続するための回路など）とを接続するための局所配線が形成されていることによって、キャパシタアレイ形成領域直下に、半導体素子に接続される周辺回路の少なくとも一部を形成することが可能となる。よって、キャパシタアレイ形成領域以外の周辺回路形成領域を大幅に縮小させることができるため、チップ面積の削減を実現することが可能となる。
【００１１】
また、本発明に係る半導体装置によれば、層間絶縁層を三層以上有するとともに、局所配線を複数の層間絶縁層内に二層以上形成するようにしたことによって、キャパシタアレイ形成領域直下に、局所配線のみを利用して周辺回路と接続可能な半導体素子を形成することができるため、チップ面積のさらなる削減を実現することが可能となる。
【００１２】
さらに、本発明に係る半導体装置によれば、局所配線を、強誘電体層の高温アニール処理に耐えうる耐熱性金属材料から形成したことによって、製品性能の劣化を抑制することが可能となる。
本発明に係る半導体装置の製造方法によれば、層間絶縁層を三層以上有し、且つ、局所配線層を複数の層間絶縁層内に二層以上形成することによって、チップ面積のさらなる削減を実現可能な半導体装置を製造することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本発明における半導体装置の一構成例を示し、（ａ）は平面図、（ｂ）は図１（ａ）で示した強誘電体キャパシタ直下の配線状態を示す説明図である。図２は、図１に示す半導体装置のＡ−Ａ線に沿った一部拡大断面図である。
【００１４】
本実施形態における半導体装置は、図１に示すように、列方向（図１に示す上下方向）に複数配列された上部電極層１０Ｄと、行方向（図１に示す左右方向）に複数配列された下部電極層１０Ａとが各交差部に形成された複数（本実施形態では４２個）の強誘電体キャパシタＣと、この強誘電体キャパシタＣが複数形成されたキャパシタアレイ形成領域Ｘ直下の半導体基板（シリコン基板）１上に形成された複数（本実施形態では４個）のＭＯＳトランジスタＴと、を備えたクロスポイント型ＦｅＲＡＭを構成している。なお、図１中の符号１０ａはダミー下部電極層を示し、同様に１０ｄはダミー上部電極層を示す。ダミー下部電極層１０ａ及びダミー上部電極層１０ｄは、強誘電体キャパシタＣの加工精度を改善させるために設けられており、このダミー下部電極層１０ａ及びダミー上部電極層１０ｄは、周辺回路に接続されない。
【００１５】
ＭＯＳトランジスタＴは、図２に示すように、シリコン基板１の上面に、ゲート絶縁膜２を介して形成されたゲート電極３Ｃと、このゲート電極３Ｃの両側を挟んだシリコン基板１の上層部に形成されたソース領域４Ａ及びドレイン領域４Ｂと、から構成されている。
このＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体には、第一の層間絶縁層５が形成されており、この第一の層間絶縁層５の上面であって、少なくともドレイン領域４Ｂの上方に位置する領域には、第一の局所配線６が形成されている。
【００１６】
そして、第一の局所配線６とドレイン領域４Ｂとは、キャパシタアレイ形成領域Ｘ内の第一の層間絶縁層５に形成された第一のコンタクトホールＨ１を介して接続されているとともに、第一の局所配線６と最上層配線（局所配線以外の他の配線）１２とは、周辺回路形成領域Ｙ内の第二乃至第四の層間絶縁層７、９、１１に形成された第一のビアホールＶ１を介して接続されている。
【００１７】
また、第一の局所配線６が形成された第一の層間絶縁層５の上面全体には、第二の層間絶縁層７が形成されており、この第二の層間絶縁層７の上面であって、少なくともソース領域４Ａの上方に位置する領域には、第二の局所配線８が形成されている。
そして、第二の局所配線８とソース領域４Ａとは、キャパシタアレイ形成領域Ｘ内の第一及び第二の層間絶縁層５、７に形成された第二のコンタクトホールＨ２を介して接続されているとともに、第二の局所配線８と下部電極層１０Ａとは、周辺回路形成領域Ｙ内の第三の層間絶縁層９に形成された第二のビアホールＶ２を介して接続されている。
【００１８】
強誘電体キャパシタＣは、図２に示すように、シリコン基板１上に第一及び第二の層間絶縁層５、７を介して形成された第三の層間絶縁層９の上面に順次積層された、下部電極層１０Ａ、強誘電体層１０Ｂ、上部電極補助層１０Ｃ及び上部電極層１０Ｄで構成されている。
ここで、図１（ａ）に示すように、下部電極層１０Ａ形成領域以外の第三の層間絶縁層９の上面には、第四の層間絶縁層１１が形成されているため、強誘電体キャパシタＣ以外の上部電極層１０Ｄの下面には第四の層間絶縁層１１が形成されている。一方、強誘電体キャパシタＣ以外の下部電極層１０Ａの上面には、下部電極層１０Ａが露出した状態となっている。
【００１９】
そして、周辺回路形成領域Ｙ内の第四の層間絶縁層１１の上面であって、少なくとも第一の局所配線６の上方に位置する領域には、最上層配線１２が形成されている。
ここで、第一及び第二の局所配線６、８は、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）などの耐熱性金属材料から構成されている。
【００２０】
次に、本実施形態における半導体装置の製造方法について説明する。
図３は、本発明における半導体装置の一製造工程について示す断面図である。
なお、図３は、各製造工程において、図１に示す半導体装置のＡ−Ａ線に沿った断面方向から見た断面で示す。
本実施形態における半導体装置の製造方法は、まず、シリコン基板１上に、公知の熱酸化法を用いて、ゲート絶縁膜２を厚さ１０ｎｍとなるように成膜する。
【００２１】
次いで、このゲート絶縁膜２の上面に、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ゲート電極３Ａ、３Ｂ、３Ｃ、３Ｄとなる多結晶シリコン膜を厚さ３００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、所望のゲート電極３Ａ、３Ｂ、３Ｃ、３Ｄを形成する。
【００２２】
次いで、このゲート電極３Ａ、３Ｂ、３Ｃ、３Ｄをイオン注入用のマスクとして、不純物イオン注入を行い、ゲート電極３Ａ、３Ｂ、３Ｃ、３Ｄの両側におけるシリコン基板１内に、ソース領域４Ａとドレイン領域４Ｂとを形成する。ここで、シリコン基板１上に、ＭＯＳトランジスタＴを完成する。
続いて、図３（ａ）に示すように、ＭＯＳトランジスタＴが形成されたシリコン基板１の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第一の層間絶縁層５を厚さ１５００ｎｍとなるように形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第一の層間絶縁層５に、ＭＯＳトランジスタＴのドレイン領域４Ｂに接続される第一のコンタクトホールＨ１を形成する。その後、この第一のコンタクトホールＨ１内に、公知のメタルプラグ技術を用いて、Ｗを埋め込む。このとき、図３では図示しないが、複数のＭＯＳトランジスタＴのうち、一部のゲート電極３Ｂ、３Ｄに接続されるコンタクトホールも同様に形成し、このコンタクトホール内にもＷを埋め込んでおく。
【００２３】
次いで、この第一の層間絶縁層５の上面に、公知のスパッタ法などを用いて、ＴｉＮなどからなる第一の局所配線６用膜を厚さ２００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、少なくともＭＯＳトランジスタＴのドレイン領域４Ｂの上方を含む第一の層間絶縁層５の上面に、第一の局所配線６を形成する。このとき、図３では図示しないが、第一の層間絶縁層５にコンタクトホールが形成されたゲート電極３Ｂ、３Ｄの上方を含む第一の層間絶縁層５の上面にも、同様に第一の局所配線６を形成する。
【００２４】
次いで、図３（ｂ）に示すように、第一の局所配線６が形成された第一の層間絶縁層５の上面全体に、公知のＣＶＤ法を用いて、第二の層間絶縁層７を厚さ６００ｎｍとなるように形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第二の層間絶縁層７に、ＭＯＳトランジスタＴのソース領域４Ａに接続される第二のコンタクトホールＨ２を形成する。その後、この第二のコンタクトホールＨ２内に、公知のメタルプラグ技術を用いて、Ｗを埋め込む。このとき、図３では図示しないが、複数のＭＯＳトランジスタＴのうち、残りのゲート電極３Ａ、３Ｃに接続されるコンタクトホールも同様に形成し、このコンタクトホール内にもＷを埋め込んでおく。
【００２５】
次いで、この第二の層間絶縁層７の上面に、公知のスパッタ法などを用いて、ＴｉＮなどからなる第二の局所配線８用膜を厚さ２００ｎｍとなるように成膜する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、少なくともＭＯＳトランジスタＴのソース領域４Ａ及び残りのゲート電極３Ａ、３Ｃの上方を含む第二の層間絶縁層７の上面に、第二の局所配線８を形成する。このとき、図３では図示しないが、第二の層間絶縁層７にコンタクトホールが形成されたゲート電極３Ａ、３Ｃの上方を含む第二の層間絶縁層７の上面にも、同様に第二の局所配線８を形成する。
【００２６】
続いて、図３（ｃ）に示すように、第二の局所配線８が形成された第二の層間絶縁層７の上面全体に、公知のＣＶＤ法を用いて、第三の層間絶縁層９を厚さ６００ｎｍとなるように形成する。そして、公知のフォトリソグラフィ技術及びエッチング技術を用いて、第三の層間絶縁層９に、第二の局所配線８に接続される第二のビアホールＶ２を形成する。その後、この第二のビアホールＶ２内に、公知のメタルプラグ技術を用いてＷを埋め込む。
【００２７】
次いで、第三の層間絶縁層９の上面全体に、公知のスパッタ法などを用いて、Ｐｔなどの金属膜からなる下部電極層１０Ａと、ＳＢＴ（ＳｒＢｉ２  Ｔａ２  Ｏ９  ）やＰＺＴ（Ｐｂ（ＺｒＸ  Ｔｉ１−Ｘ  ）Ｏ３  ）などの強誘電体膜からなる強誘電体層１０Ｂと、Ｐｔなどの金属膜からなる上部電極補助層１０Ｃとを各２００ｎｍ程度の厚みに順次成膜する。なお、下部電極層１０Ａに接続するＷプラグの酸化が問題となる場合には、下部電極層１０Ａの下面全体に、酸化防止バリア層としてＴｉＡｌＮ（チタン−アルミニウム合金の窒化物）などを同様のスパッタ法を用いて厚さ５０ｎｍ程度に成膜するようにする。
【００２８】
次いで、公知のフォトリソグラフィ技術及びエッチング技術を用いて、上部電極補助層１０Ｃ、強誘電体層１０Ｂ、及び下部電極層１０Ａを一括してエッチングし、下部電極層１０Ａ、強誘電体層１０Ｂ、及び上部電極補助層１０Ｃの三層からなる強誘電体キャパシタ用積層体を、下部電極層形成領域に行方向（図３における左右方向）に複数配列する。
【００２９】
次いで、下部電極層形成領域に強誘電体キャパシタ用積層体が形成された第三の層間絶縁層９の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第四の層間絶縁層１１を厚さ１５００ｎｍとなるように形成する。
そして、第四の層間絶縁層１１の上面全体に、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｃｉｎｇ）法や全面エッチバックなどの平坦化処理を施し、強誘電体キャパシタ用積層体の上部電極補助層１０Ｃを第四の層間絶縁層１１の上面より露出させる。ここで、下部電極層形成領域以外の第三の層間絶縁層９の上面には、第四の層間絶縁層１１が形成されるようになる。
【００３０】
続いて、図３（ｄ）に示すように、平坦化処理が施された第四の層間絶縁層１１の上面全体に、公知のスパッタ法を用いて、Ｐｔからなる上部電極層１０Ｄを形成する。そして、図２に示すように、公知のフォトリソグラフィ技術及びエッチングを用いて、下部電極層１０Ａ上における上部電極層形成領域以外の上部電極層１０Ｄ、上部電極補助層１０Ｃ、及び強誘電体層１０Ｃを除去し、上部電極層１０Ｄを、上部電極層形成領域に列方向（図３における紙面に対して表裏方向）に複数配列する。
【００３１】
ここで、行方向に配列された下部電極層１０Ａと、列方向に配列された上部電極層１０Ｄとの各交差部に、下部電極層１０Ａ、強誘電体層１０Ｂ、上部電極補助層１０Ｃ、及び上部電極層１０Ｄとが積層されてなる強誘電体キャパシタＣを形成することができる。
続いて、周辺回路形成領域Ｙ内の第四の層間絶縁層１１に、公知のフォトリソグラフィ技術及びエッチングを用いて、第一の局所配線６に接続される第一のビアホールＶ１を形成する。そして、この第一のビアホールＶ１内に、公知のメタルプラグ技術を用いてＷなどの金属材料を充填した後、第四の層間絶縁層１１の上面全体に、公知のスパッタ法を用いてＡｌなどからなる最上層配線１２を成膜する。その後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図１に示すように、キャパシタアレイ形成領域Ｘから周辺回路形成領域Ｙに引き出された第一及び第二の局所配線６、８と接続される最上層配線１２を形成する。
【００３２】
このように、本実施形態における半導体装置によれば、ＭＯＳトランジスタＴの全てのドレイン領域４Ｂ及び一部のゲート電極３Ｂ、３Ｄと最上層配線１２とを接続する第一の局所配線６と、ＭＯＳトランジスタＴの全てのソース領域４Ａと強誘電体キャパシタＣの下部電極層１０Ａとを接続し、且つ、ＭＯＳトランジスタＴの残りのゲート電極３Ａ、３Ｃと最上層配線１２とを接続する第二の局所配線８と、を備えたことによって、キャパシタアレイ形成領域Ｘ直下に、ＭＯＳトランジスタＴの周辺回路を形成することが可能となる。よって、キャパシタアレイ形成領域Ｘ以外の周辺回路形成領域Ｙを大幅に縮小させることができるため、チップ面積の削減を実現することが可能となる。
【００３３】
また、本実施形態における半導体装置によれば、第一及び第二の局所配線６、８を、強誘電体層１０Ｂの高温アニール処理に耐えうる耐熱性金属材料から形成したことによって、製品性能の劣化を抑制することが可能となる。
さらに、本実施形態における半導体装置の製造方法によれば、本発明の半導体装置を容易に実現することが可能となる。
【００３４】
なお、本実施形態においては、強誘電体キャパシタＣにＭＯＳトランジスタＴが接続される場合について説明したが、強誘電体キャパシタＣに接続可能な半導体素子であればこれに限らず適宜変更することができる。具体的には、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどその他のＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタなどが挙げられる。
【００３５】
また、本実施形態においては、第一及び第二の局所配線６、８を形成した場合について説明したが、局所配線の数は形成する半導体素子に合わせて適宜変更するようにしても構わない。
さらに、本実施形態においては、第一の局所配線６を介して、ＭＯＳトランジスタＴの全てのドレイン領域４Ｂ及び一部のゲート電極３Ｂ、３Ｄと最上層配線１２とを接続するとともに、第二の局所配線８を介して、ＭＯＳトランジスタＴの全てのソース領域４Ａと強誘電体キャパシタＣの下部電極層１０Ａとを接続し、且つ、ＭＯＳトランジスタＴの残りのゲート電極３Ａ、３Ｃと最上層配線１２とを接続する場合について説明したが、回路設計に応じて適宜変更するようにしても構わない。
【図面の簡単な説明】
【図１】本実施形態における半導体装置の一構成例を示し（ａ）は平面図、（ｂ）は図１（ａ）で示した強誘電体キャパシタ直下の配線状態を示す説明図である。
【図２】図１の半導体装置のＡ−Ａ線に沿った一部拡大断面図である。
【図３】本実施形態における半導体装置の一製造工程を示す断面図である。
【符号の説明】１…シリコン基板。２…ゲート絶縁膜。３Ａ、３Ｂ、３Ｃ、３Ｄ…ゲート電極。４Ａ…ソース領域。４Ｂ…ドレイン領域。５…第一の層間絶縁層。６…第一の局所配線。７…第二の層間絶縁層。８…第二の局所配線。９…第三の層間絶縁層。１０Ａ…下部電極層。１０ａ…ダミー下部電極層。１０Ｂ…強誘電体層。１０Ｃ…上部電極補助層。１０Ｄ…上部電極層。１０ｄ…ダミー上部電極層。１１…第四の層間絶縁層。１２…最上層配線。Ｃ…強誘電体キャパシタ。Ｔ…ＭＯＳトランジスタ。Ｈ１、Ｈ２…コンタクトホール。Ｖ１、Ｖ２…ビアホール。Ｘ…キャパシタアレイ形成領域。Ｙ…周辺回路形成領域。
【図１】
2004356313.tif 000003
【図２】
2004356313.tif 000004
【図３】
2004356313.tif 000005