(57)【要約】【課題】歪Ｓｉ／ＳｉＧｅ／Ｓｉ構造を有する半導体基板の製造について、第１のＳｉＧｅ層と第２のＳｉＧｅ層との界面の残留酸素濃度を低減させることにより、臨界膜厚以下の歪ＳｉＧｅ膜において高い歪み緩和度を有し、欠陥密度を低減した歪Ｓｉ層を有する半導体基板の製造方法を提供する。【解決手段】基板１上に、第１バッファＳｉ層２を形成し、第１バッファＳｉ層２上に第１ＳｉＧｅ層３と第１Ｓｉ層４とを連続的に成長させ、得られた基板１にイオン注入／アニールして第１ＳｉＧｅ層３を格子緩和させ、得られた基板１上に第２バッファＳｉ層５と第２ＳｉＧｅ層６とを連続的に成長させ、第２ＳｉＧｅ層６上に第２Ｓｉ層７形成する半導体基板の製造方法、さらには、第２バッファＳｉ層５を形成する前に、第１Ｓｉ層４表面を洗浄して残留酸素濃度を抑える半導体基板の製造方法。【選択図】　図１
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【特許請求の範囲】
【請求項１】
表面がシリコンからなる基板上に、第１のバッファＳｉ層を形成し、該第１のバッファＳｉ層上に第１の歪みＳｉＧｅ層と第１のＳｉ層とを連続的にエピタキシャル成長させる工程と、得られた基板に、イオン注入し、アニールして、前記第１の歪みＳｉＧｅ層を格子緩和させ、かつ第１のＳｉ層に引張り歪みをもたせる工程と、得られた基板上に第２のバッファＳｉ層と第２のＳｉＧｅ層とを連続的にエピタキシャル成長させ、該第２のＳｉＧｅ層上に引張り歪みをもつ第２のＳｉ層を形成する工程とを有することを特徴とする半導体基板の製造方法。
【請求項２】
第２のバッファ層を形成する前に、第１のＳｉ層表面を洗浄して残留酸素濃度を抑える工程を含む請求項１に記載の方法。
【請求項３】
第１のＳｉＧｅ層を、臨界膜厚以下の膜厚で形成する請求項１〜３のいずれか１つに記載の方法。
【請求項４】
表面がシリコンからなる基板上に、第１のバッファＳｉ層、第１のＳｉＧｅ層、第１のＳｉ層、第２のバッファＳｉ層、第２のＳｉＧｅ層及び引張り歪みをもつ第２のＳｉ層がこの順に積層されて構成され、
前記第１のＳｉＧｅ層と第１のＳｉ層との界面、第１のＳｉ層と第２のバッファＳｉ層との界面及び／又は第２のバッファＳｉ層と第２のＳｉＧｅ層との界面の酸素濃度が１×１０１６ｃｍ−３以下であることを特徴とする半導体基板。
【請求項５】
表面がシリコンからなる基板上に、第１のバッファＳｉ層、第１のＳｉＧｅ層、第１のＳｉ層、第２のバッファＳｉ層、第２のＳｉＧｅ層及び引張り歪みをもつ第２のＳｉ層がこの順に積層された基板上に、ゲート絶縁膜を介してゲート電極と、ソース／ドレインとが形成されてなり、
前記第１のＳｉＧｅ層と第２のＳｉＧｅ層との合計膜厚が、前記ドレインに電圧が印加された場合に広がる空乏層の広がり以上となるように設定されていることを特徴とする半導体装置。
【請求項６】
第１のＳｉＧｅ層と第１のＳｉ層との界面、第１のＳｉ層と第２のバッファＳｉ層との界面及び第２のバッファＳｉ層と第２のＳｉＧｅ層との界面の酸素濃度が１×１０１６ｃｍ−３以下である請求項５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体基板の製造方法、半導体基板及び半導体装置に関し、より詳細には、歪みＳｉ層を有する半導体基板の製造方法、半導体基板及び半導体装置に関する。
【０００２】
【従来の技術】
半導体装置において、半導体素子中を移動する電子や正孔の移動度を向上させることは、その高性能化に対して有効な手段の一つである。
しかし、一般に、シリコン単結晶からなる基板上に形成される半導体装置では、シリコン単結晶中を移動する電子は、シリコン単結晶の物理的な性質に基づいて、移動度の上限が決定される。
その一方、歪みをもつシリコン結晶中では、歪のないシリコン結晶中に比較し、電子の移動度が向上する。
【０００３】
そこで、従来から、シリコン基板上に、シリコンに対して格子定数の大きいＳｉＧｅ結晶層を仮想格子状に形成し、Ｓｉ基板との格子定数の不整合によるＳｉＧｅ膜の歪をミスフィット転位の導入により緩和した後に、ＳｉＧｅ膜上にキャップ層としてＳｉ膜を形成する方法が知られている。このＳｉ膜は、より格子定数の大きいＳｉＧｅ膜に引っ張られることにより歪が生じ、これによりバンド構造が変化し、キャリアの移動度を向上させることができる。
【０００４】
上述したＳｉＧｅ膜の格子歪を緩和する方法としては、ＳｉＧｅ膜を数μｍと厚膜で成膜し、ＳｉＧｅ膜の歪弾性エネルギーを増大させることにより、格子緩和する方法が知られている。例えば、Ｙ．　Ｊ．　Ｍｉｉらは、論文Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．５９（１３），１６１１（１９９１）において、ＳｉＧｅ膜中のＧｅ濃度を徐々に増加し、約１μｍの濃度傾斜ＳｉＧｅ膜を形成することによるＳｉＧｅ膜の歪緩和を発表している。
【０００５】
また、薄膜状のＳｉＧｅ膜の歪を緩和する方法としては、水素などのイオン注入を行った後に、高温でアニールすることにより、シリコン基板内の欠陥層にできた積層欠陥がすべりを起こし、ＳｉＧｅ膜／Ｓｉ基板界面でミスフィット転位を発生させ、格子歪を緩和させる方法が、Ｄ．Ｍ．Ｆｏ１１ｓｔａｅｄｔら及びＨ．Ｔｒｉｎｋａｕｓらによって提案されて（例えば、非特許文献１及び２参照）。ここでは、Ｈｅイオン注入による歪緩和や、水素イオン注入による歪緩和について記載されている。
【０００６】
これらの薄膜状のＳｉＧｅ膜の格子歪を緩和する方法の場合、薄膜状のＳｉＧｅ膜の歪み緩和後に、キャップ層として歪みＳｉ層をもつ基板構造の一般的な例として、キャップＳｉ層／第２のＳｉＧｅ層／第１のＳｉＧｅ層の構造や、図８に示すようにキャップＳｉ層２７／第２のＳｉＧｅ層２６／第１のＳｉＧｅ層２３／Ｓｉバッファ層２２／Ｓｉ基板２１の構造が考えられている。ここで、図８に示すＳｉ基板１上のＳｉバッファ層２は、Ｓｉ基板１表面のダングリングボンドの影響を極力抑えるために形成されている。
【０００７】
【非特許文献１】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６９（１４），２０５９（１９９６）
【非特許文献２】
Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７６（２４），３５５２（２０００）
【０００８】
【発明が解決しようとする課題】
しかし、上述したように、ＳｉＧｅ膜を厚膜で成膜して、ＳｉＧｅ膜の歪弾性エネルギーを増大させることにより格子緩和する方法では、完全結晶を得るための臨界膜厚を超えてしまうため、ＳｉＧｅ膜中に非常に多くの欠陥が発生してしまう。また、数μｍの厚いＳｉＧｅ膜を成膜する必要があり、製造コストが膨大になるという課題がある。
【０００９】
さらに、ＳｉＧｅ膜を薄膜で成膜して、水素などのイオン注入を行った後に高温でアニールを行う方法では、得られた基板を用いてＭＯＳトランジスタを作製すると、リーク電流が増大するという問題がある。
本発明は、上記課題に鑑みなされたものであり、歪Ｓｉ／ＳｉＧｅ／Ｓｉ構造を有する半導体基板の製造について、臨界膜厚以下の歪ＳｉＧｅ膜において高い歪み緩和度を有し、欠陥密度を低減した歪Ｓｉ層を有する半導体基板の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明者らは、従来の薄膜状のＳｉＧｅ膜に水素等のイオン注入を行った後に高温でアニールを行って得られた基板について、鋭意研究を行った結果、薄膜で成膜した第１のＳｉＧｅ膜を緩和した後、キャップ層のＳｉ膜又は第２のＳｉＧｅ膜をエピタキシャル成長させる際に、第１のＳｉＧｅ膜表面の酸素が十分に除去されていない、つまり、キャップＳｉ層／第２のＳｉＧｅ層／第１のＳｉＧｅ層／Ｓｉ基板の構造において、図６に示したＳＩＭＳでの酸素濃度の分布を解析結果が示すように、第１のＳｉＧｅ層と第２のＳｉＧｅ層との界面で酸素濃度がピーク値に達していることを見出し、さらに、図７に示すように、歪みＳｉ−ＭＯＳトランジスタの接合リーク電流と第１ＳｉＧｅ膜／第２ＳｉＧｅ膜間に存在する酸素のピーク濃度との間に比例関係があることをつきとめ、つまり、この残留酸素による欠陥が、キャップ層のＳｉ膜又は第２のＳｉＧｅ膜中の結晶性を悪化させ、リーク電流増大の原因となることから、第１のＳｉＧｅ膜／第２のＳｉＧｅ膜間の酸素濃度を低減することが、ＭＯＳトランジスタのリーク電流低減に必要不可欠の条件であることをつきとめ、本発明の完成に至った。
【００１１】
すなわち、本発明によれば、表面がシリコンからなる基板上に、第１のバッファＳｉ層を形成し、該第１のバッファＳｉ層上に第１の歪みＳｉＧｅ層と第１のＳｉ層とを連続的にエピタキシャル成長させる工程と、得られた基板に、イオン注入し、アニールして、前記第１の歪みＳｉＧｅ層を格子緩和させ、かつ第１のＳｉ層に引張り歪みをもたせる工程と、得られた基板上に第２のバッファＳｉ層と第２のＳｉＧｅ層とを連続的にエピタキシャル成長させ、該第２のＳｉＧｅ層上に引張り歪みをもつ第２のＳｉ層を形成する工程とを有する半導体基板の製造方法が提供される。
【００１２】
また、本発明によれば、表面がシリコンからなる基板上に、第１のバッファＳｉ層、第１のＳｉＧｅ層、第１のＳｉ層、第２のバッファＳｉ層、第２のＳｉＧｅ層及び引張り歪みをもつ第２のＳｉ層がこの順に積層されて構成され、
前記第１のＳｉＧｅ層と第１のＳｉ層との界面、第１のＳｉ層と第２のバッファＳｉ層との界面及び第２のバッファＳｉ層と第２のＳｉＧｅ層との界面の酸素濃度が１×１０１６ｃｍ−３以下である半導体基板が提供される。
【００１３】
さらに、本発明によれば、表面がシリコンからなる基板上に、第１のバッファＳｉ層、第１のＳｉＧｅ層、第１のＳｉ層、第２のバッファＳｉ層、第２のＳｉＧｅ層及び引張り歪みをもつ第２のＳｉ層がこの順に積層された基板上に、ゲート絶縁膜を介してゲート電極と、ソース／ドレインとが形成されてなり、
前記第１のＳｉＧｅ層と第２のＳｉＧｅ層との合計膜厚が、前記ドレインに電圧が印加された場合に広がる空乏層の広がり以上となるように設定されている半導体装置が提供される。
【００１４】
【発明の実施の形態】
本発明の半導体基板の製造方法によれば、まず、表面がシリコンからなる基板上に、第１のバッファＳｉ層、第１の歪みＳｉＧｅ層及び第１のＳｉ層を形成する。ここで、表面がシリコンからなる基板とは、単結晶シリコン基板又は単結晶シリコン層を表面に有する、いわゆるＳＯＩ、ＳＯＳ基板等である。基板は、洗浄工程に付して、その表面の自然酸化膜を除去して用いることが好ましい。洗浄は、当該分野で公知の全ての方法を適用することができる。例えば、硫酸ボイル、ＲＣＡ洗浄及び／又はフッ酸による酸洗浄等、種々の方法が挙げられる。
【００１５】
第１のバッファＳｉ層、第１の歪みＳｉＧｅ層及び第１のＳｉ層は、公知の方法、例えば、ＣＶＤ法、スパッタ法、真空蒸着法、ＭＥＢ法等の種々の方法により形成することができるが、なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが好ましい。この場合の成膜条件は、当該分野で公知の条件を選択することができ、特に、成膜温度は、例えば、４００〜６５０℃程度が適当である。これら３層のうち、第１の歪みＳｉＧｅ層と第１のＳｉ層とは、連続的に形成することが必要である。連続的に成膜する方法は、同じ装置内で成膜のための原料ガスを切り替える方法が適当である。これにより、第１の歪みＳｉＧｅ層と第１のＳｉ層との界面の酸素残留濃度を抑えることができる。
【００１６】
第１のバッファＳｉ層は、表面がシリコンからなる基板表面に存在するダングリングボンドの影響を極力抑えることができる程度の膜厚であることが好ましく、具体的には、１０ｎｍ程度以上が適当である。
第１の歪みＳｉＧｅ層は、そのＧｅの濃度について特に限定されるものではないが、例えば、１０〜４０ａｔｏｍ％程度、好ましくは２０〜３０ａｔｏｍ％が挙げられる。ＳｉＧｅの膜厚は、臨界膜厚以下であることが好ましい。臨界膜厚とは、基板上にＳｉＧｅ膜を堆積した時、ＳｉＧｅ膜に格子歪み緩和が生じるＳｉＧｅ膜の膜厚を意味する。具体的には、シリコン基板上に、上記の範囲のＧｅの濃度を有するＳｉＧｅ膜を形成する場合には、５００ｎｍ程度以下が挙げられ、５〜５００ｎｍ程度、さらに１０〜３００ｎｍ程度が適当である。なお、Ｇｅの濃度は、膜厚方向及び層表面方向（面内方向）に連続的又は段階的に傾斜して変化していてもよいが、均一であることが好ましい。
【００１７】
第１のＳｉ層は、後工程において第１の歪みＳｉＧｅ層の歪みを緩和するために行うイオン注入によって、ＳｉＧｅ層に結晶欠陥が導入されず、かつ、その上にＳｉ等の半導体層を成膜する際に、上述したように、基板の表面を洗浄するのと同様の方法で洗浄することができるように形成されるものである。単結晶シリコン層が必須である。膜厚は、例えば、Ｇｅ濃度３０％のＳｉＧｅ膜の場合２０ｎｍ程度以下が好ましい。
続いて、得られた基板にイオン注入し、その基板をアニールする。
【００１８】
イオン注入は、イオンが通過したＳｉＧｅ膜には結晶欠陥を残留させず、イオンが停止する平均飛程（Ｒｐ）の直前に核阻止能が最大になって平均飛程（注入ピーク）付近に結晶欠陥を導入し、後述するアニールを含む工程で、デバイスに電気的に影響を与えないイオン種を選択することが好ましい。例えば、シリコン、炭素、ゲルマニウム等のＩＶ族元素、ネオン、ヘリウム等の不活性ガス、水素等が挙げられるが、特に、質量の小さい、軽い元素をイオン注入する場合には、注入領域に対して、非晶質化することなく、埋め込み結晶欠陥を導入することができるため、水素又はヘリウムが好ましく、水素がより好ましい。
【００１９】
イオン注入されるイオンの平均飛程（Ｒｐ）は、第１のＳｉＧｅ膜の膜厚より深く、さらには、第１のバッファＳｉ層、第１の歪みＳｉＧｅ層及び第１のＳｉ層の合計の膜厚よりも深く設定することが有効である。つまり、イオン注入の平均飛程は、表面がシリコンからなる基板表面付近から下方に深く設定することで、ＳｉＧｅ膜表面まで延伸する結晶欠陥の低減化が図れる。したがって、表面がシリコンからなる表面から下方５０ｎｍ程度までの範囲に設定することが望ましい。このようなことから、イオン注入の加速エネルギーは、用いるイオン種、第１のバッファＳｉ層、第１の歪みＳｉＧｅ層及び第１のＳｉ層の膜厚等によって適宜調整することができ、例えば、水素イオン注入の場合、１０〜５０ｋｅＶ程度、好ましくは２０〜４０ｋｅＶ程度の注入エネルギーが挙げられる。注入するイオンのドーズは、例えば、１×１０１５〜１×１０１７ｃｍ−２程度、より好ましくは１×１０１５〜５×１０１６ｃｍ−２程度が挙げられる。
【００２０】
熱処理は、例えば、炉アニール、ランプアニール、ＲＴＡ等が挙げられ、不活性ガス雰囲気（アルゴン等）、大気雰囲気、窒素ガス雰囲気、酸素ガス雰囲気、水素ガス雰囲気等下で、７００〜９５０℃の温度範囲で、１０〜３０分間程度行うことができる。
なお、本発明では、イオン注入を行う前に、第１のＳｉ層上に保護膜を形成することが好ましい。ここでの保護膜の材料及び膜厚は特に限定されるものではなく、絶縁膜又は半導体膜等のいずれであってもよい。具体的には、熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜、Ｐ−ＣＶＤによるシリコン酸化膜、シリコン窒化膜等のいずれでもよい。保護膜の膜厚は、例えば、２０〜１５０ｎｍ程度が挙げられる。また、アニールの後、第２のバッファＳｉ層を形成する前に、保護膜を除去することが好ましい。保護膜の除去は、当該分野で公知の方法、例えば、酸又はアルカリ溶液を用いたウェットエッチング、ドライエッチング等が挙げられる。
【００２１】
これにより、第１の歪みＳｉＧｅ層を格子緩和させることができるとともに、第１のＳｉ層に引張り歪みをもたせることができる。
また、本発明では、アニールの後、後述する第２のバッファＳｉ層を形成する前に、第１のＳｉ層を洗浄して、自然酸化膜を除去するとともに、第１のＳｉ層表面に存在する残留酸素濃度を低減されることが好ましい。ここでの洗浄は、上述した表面にシリコン層を有する基板の表面を洗浄する方法と同様の方法が挙げられる。
【００２２】
得られた基板上に第２のバッファＳｉ層と第２のＳｉＧｅ層とを連続的にエピタキシャル成長させ、さらに第２のＳｉＧｅ層上に引張り歪みをもつ第２のＳｉ層を形成する。ここでの第２のバッファＳｉ層、第２のＳｉＧｅ層及び第２のＳｉ層の形成方法は、上述したのと同様の方法で行うことができる。なお、第２のバッファＳｉ層と第２のＳｉＧｅ層とを連続的にエピタキシャル成長させることが必要である。これら第２のバッファＳｉ層、第２のＳｉＧｅ層及び第２のＳｉ層は、それぞれ、５〜２０ｎｍ程度、１００〜３００ｎｍ程度及び５〜２０ｎｍ程度で形成することができる。
【００２３】
このようにして形成された基板は、第１のＳｉＧｅ層と第１のＳｉ層との界面、第１のＳｉ層と第２のバッファＳｉ層との界面及び／又は第２のバッファＳｉ層と第２のＳｉＧｅ層との界面の酸素濃度が、非常に抑えられた状態である。つまり、これらの界面の少なくとも１つの界面の残留酸素濃度が１×１０１６ｃｍ−３程度以下、好ましくは全ての界面の残留酸素濃度がそれぞれ１×１０１６ｃｍ−３程度以下、さらに好ましくは全ての界面の残留酸素濃度の合計が１×１０１６ｃｍ−３程度以下である。このような場合には、特に、第１及び第２のＳｉＧｅ層の界面における残留酸素に起因する第２のＳｉ層及び第２のＳｉＧｅ層の結晶性の悪化、ひいてはリーク電流の増大を有効に防止することができる。
【００２４】
上記のようにして形成した基板は、例えば、通常の半導体プロセスにしたがって、素子分離領域の形成、ゲート絶縁膜及びゲート電極の形成、ＬＤＤ又はＤＤＤ領域あるいはソース／ドレイン領域の形成、層間絶縁膜の形成、配線層の形成等の種々の工程を行うことにより、種々の半導体装置（例えば、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳトランジスタ、フラッシュメモリセルトランジスタ等）を構成するものとして利用することができる。
【００２５】
具体的には、ＭＯＳトランジスタは、上記で得られた基板上にゲート絶縁膜を介してゲート電極と、ソース／ドレインとが形成されて構成される。ここでのゲート絶縁膜、ゲート電極は、当該分野で公知の材料、寸法、方法等を適宜選択して形成することができる。上記で得られた基板は、基板抵抗等を調整するために不純物がドーピングされていることが好ましく、例えば、１×１０１７〜１×１０１８ｃｍ−３程度の不純物濃度が挙げられる。ソース／ドレインは、通常、この種の半導体装置を構成するために要求される不純物濃度、接合深さ等を適宜選択して形成することができる。たとえば、１×１０１９〜１×１０２１ｃｍ−３程度の不純物濃度、５０〜２００ｎｍ程度の接合深さが挙げられる。また、このような半導体装置においては、基板における第１のＳｉＧｅ層と第２のＳｉＧｅ層との合計膜厚が、ドレインに電圧が印加された場合に広がる空乏層の広がり以上となるように設定されていることが好ましい。ここでのドレイン電圧は、特に限定されるものではなく、例えば、１．０〜５．０Ｖ程度が挙げられる。
【００２６】
このように、空乏層の広がりよりも第１のＳｉＧｅ層と第２のＳｉＧｅ層との合計膜厚が大きい場合、逆にいえば、第１のＳｉＧｅ層と第２のＳｉＧｅ層との合計膜厚よりも小さくなるように空乏層を発生させる場合には、特に、電子又は正孔の移動度を向上させ、駆動能力を増大させることができる。
以下に、本発明の半導体基板の製造方法、半導体基板及び半導体装置の実施の形態について、図面を用いて詳細に説明する。
【００２７】
本発明の半導体基板は、図１に示すように、シリコン基板１上に、第１のバッファＳｉ層２、歪が緩和された第１のＳｉＧｅ層３、第１のＳｉ層４、第２のバッファＳｉ層５、第２のＳｉＧｅ層６及び引張り歪みをもつ第２のＳｉ層７がこの順に積層されて構成されており、第１のＳｉＧｅ層３と第１のＳｉ層４との界面、第１のＳｉ層４と第２のバッファＳｉ層５との界面及び第２のバッファＳｉ層５と第２のＳｉＧｅ層６との界面の酸素濃度が低く抑えられている。
上記のような基板は、以下の方法により形成することができる。
【００２８】
まず、図２（ａ）に示すように、硫酸ボイルとＲＣＡ洗浄を実施し、５％希フッ酸にて、ｐ型シリコン（１００）基板１表面の自然酸化膜を除去する。
次いで、図２（ｂ）に示すように、シリコン基板１上に、低圧気相成長（ＬＰ‐ＣＶＤ）装置を用いて、厚さ５ｎｍの第１のバッファＳｉ層２をエピタキシャル成長させた。このバッファＳｉ層２は、シリコン基板１の前処理（硫酸ボイル、ＲＣＡ洗浄、５％希フッ酸処理工程）後において、シリコン基板１表面に存在するダングリングボンドの影響を極力抑えるために形成されている。引き続き、ゲルマン（ＧｅＨ４）とシラン（ＳｉＨ４）とを原料に、Ｇｅ濃度３０％の第１のＳｉＧｅ層３を１５０ｎｍの膜厚になるまでエピタキシャル成長させ、続いて５ｎｍの第１のＳｉ層４を連続エピタキシャル成長させた。つまり、ここでは、第１バッファＳｉ層２、第１のＳｉＧｅ層３、第１のＳｉ層４の一連の成膜を連続して行った。なお、第１のＳｉＧｅ層３の膜厚は臨界膜厚以下の条件である。また、５ｎｍの第１のＳｉ層４を連続エピタキシャル成長させるのは、第１のＳｉＧｅ層３と後に形成される第２のＳｉＧｅ層６間の残留酸素を低減するためである。表面を第１のＳｉ層４とすることで、水素イオン注入工程後の洗浄工程においても、通常のＳｉ基板と同じ洗浄工程を行えるというメリットがある。
【００２９】
次に、図２（ｃ）に示すように、汚染防止膜として２０ｎｍの酸化膜８を成膜し、注入エネルギー１８ｋｅＶ、ドーズ３×１０１６Ｈ＋／ｃｍ２、チルト角７°の条件にて水素イオン注入を行った。
その後、図２（ｄ）に示すように、酸化膜８を取り除き、Ｎ２雰囲気中で８００℃、１０分間アニールを行なった。このアニールにより、格子歪みをもつ第１のＳｉＧｅ層３の格子歪みが、ＸＲＤ解析より十分に緩和されていることが確認された。また、この格子歪み緩和された第１のＳｉＧｅ層３の表面は、ノマルスキー顕微鏡で観察した結果、表面荒れは観察されず、平滑であった。この条件で、第１のＳｉＧｅ層３は十分格子歪みが緩和され、結晶性も良好であった。
【００３０】
次いで、得られた基板１の第１のＳｉ層４表面を、５％希フッ酸処理及び超純水洗浄処理に付し、図２（ｅ）に示すように、低圧気相成長装置を用い、５ｎｍの第２のバッファＳｉ層５をエピタキシャル成長させる。これは、先に述べた第１のバッファＳｉ層２を堆積した理由と同様である。さらに、連続してゲルマン（ＧｅＨ４）とシラン（ＳｉＨ４）を原料に、Ｇｅ濃度３０％の第２のＳｉＧｅ層６を１５０ｎｍエピタキシャル成長させ、続いて２０ｎｍの第２のＳｉ層７を連続エピタキシャル成長させた。つまり、ここでは、第２のバッファＳｉ層、第２のＳｉＧｅ層、第２のＳｉ層の一連の成膜を連続して行った。
【００３１】
上記の半導体基板を用いて、図３に示すようなＳｉＧｅ−ＣＭＯＳ（歪Ｓｉ−ＣＭＯＳ）を作製した。
このＭＯＳトランジスタは、当該分野で公知の方法により、得られた基板の上に、ゲート絶縁膜１１を介してゲート電極１２が形成されており、ゲート電極は、その側壁にサイドウォールスペーサ１３を有する。また、ゲート電極１２に対して自己整合的にソース／ドレイン１０、９が形成されている。このＭＯＳトランジスタは、得られた基板における半導体層（つまり、第１のバッファＳｉ層２、歪が緩和された第１のＳｉＧｅ層３、第１のＳｉ層４、第２のバッファＳｉ層５、第２のＳｉＧｅ層６及び引張り歪みをもつ第２のＳｉ層７）に、不純物が均一にドーピングされて（例えば、４×１０１７ｃｍ−３程度）、所定の抵抗値を確保しており、ソース／ドレイン１０、９の不純物濃度及び接合深さは、１×１０２１ｃｍ−３程度以上及び１１０ｎｍ程度に設定されている。
【００３２】
このように構成されるＣＭＯＳトランジスタでは、ドレイン９に２．５Ｖの電圧を印加した場合、空乏層１４が形成され、この空乏層１４の広がりが、第１のＳｉＧｅ層３（膜厚１５０ｎｍ）と第２のＳｉＧｅ層６（膜厚１５０ｎｍ）との合計膜厚以下（例えば、１４０ｎｍ程度）となるように設定されている。
このようなＣＭＯＳの特性評価を行った。その結果を図４及び図５に示す。
【００３３】
図４は、歪みＳｉ−ＮＭＯＳ（ＳｉＧｅＮＭＯＳ）トランジスタと従来のＳｉ基板ＮＭＯＳトランジスタとのＩｄ−Ｖｄ特性（図４（ａ）参照）及びＧｍ特性（図４（ｂ）参照）を比較したものである。なお、図４においては、第２のＳｉＧｅ層の実効Ｇｅ濃度は１６％である。ここで、実効Ｇｅ濃度は、実際に形成したＳｉＧｅ層のＧｅ濃度にＳｉＧｅ緩和率をかけた値で表される。図５は、歪みＳｉＰＭＯＳ（ＳｉＧｅＰＭＯＳ）トランジスタと従来のＳｉ基板ＰＭＯＳトランジスタとのＩｄ−Ｖｄ特性（図５（ａ）参照）及びＧｍ特性（図５（ｂ）参照）を比較したものである。図５においての第２のＳｉＧｅ層の実効Ｇｅ濃度は２４％である。
【００３４】
図４によれば、本発明の歪みＳｉ−ＮＭＯＳ及びＰＭＯＳのいずれにおいても、Ｉｄ‐Ｖｄ特性において、トランジスタの駆動能力が向上したことがわかる。また、図５によれば、本発明の歪みＳｉ−ＮＭＯＳ及びＰＭＯＳのいずれにおいても、Ｇｍ特性において、移動度が向上したことがわかる。
また、酸素ピーク濃度に起因する接合リーク電流を測定したところ、本発明の歪みＳｉ−ＭＯＳトランジスタは、従来のＳｉ基板に作製されたＭＯＳトランジスタに比べ、１桁以上低減されており、上記の製造工程で、酸素ピーク濃度が低減されていることを確認した。
【００３５】
【発明の効果】
本発明によれば、結晶性に影響を与える第１のＳｉＧｅ層と第２のＳｉＧｅ層との間の残留酸素を低減することができ、それにより、ＳｉＧｅ層中の貫通転位密度を低減し、結晶性の良い歪みＳｉ層／歪み緩和ＳｉＧｅ層を有する半導体基板を製造することが可能となる。
【００３６】
また、第２のバッファ層を形成する前に、第１のＳｉ層表面を洗浄することにより、それらの間の残留酸素濃度をさらに抑えることができ、結晶性のよい半導体基板を得ることができる。特に、第１のＳｉＧｅ層と第１のＳｉ層との界面、第１のＳｉ層と第２のバッファＳｉ層との界面及び／又は第２のバッファＳｉ層と第２のＳｉＧｅ層との界面の酸素濃度が１×１０１６ｃｍ−３以下の場合には、その効果が顕著である。
【００３７】
さらに、第１のＳｉＧｅ層を、臨界膜厚以下の膜厚で形成する場合には、第１のＳｉＧｅ層に結晶欠陥を導入することなく、かつ格子歪みの緩和を十分に行うことができ、より結晶欠陥の少ない高性能の半導体基板を得ることができる。
【００３８】
また、上記半導体基板を用いて半導体装置を構成した場合に、第１のＳｉＧｅ層と第２のＳｉＧｅ層との合計膜厚が、ドレインに電圧が印加された場合に広がる空乏層の広がり以上となるように設定されている場合には、半導体装置の電子又は正孔の移動度を向上させることができるとともに、駆動能力をも向上させることができ、高性能な半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体基板の実施の形態を示す断面図である。
【図２】図１の半導体基板の製造工程を示す概略断面工程図である。
【図３】本発明の半導体基板を用いた半導体装置である歪Ｓｉ−ＭＯＳトランジスタを示す要部の概略断面図である。
【図４】図３に示すＮＭＯＳトランジスタの電気特性を示す図である。
【図５】図３に示すＰＭＯＳトランジスタの電気特性を示す図である。
【図６】従来のＭＯＳトランジスタにおける第１のＳｉＧｅ層と第２のＳｉＧｅ層との間の残留酸素濃度をＳＩＭＳで測定した場合のグラフである。
【図７】歪みＳｉ−ＭＯＳトランジスタの接合リーク電流と第１のＳｉＧｅ層／第２のＳｉＧｅ界面の残留酸素のピーク濃度との関係を示すグラフである。
【図８】従来の歪みＳｉ層を有する半導体基板の断面図である。
【符号の説明】
１　Ｓｉ基板
２　第１のバッファＳｉ層
３　第１のＳｉＧｅ層
４　第１のＳｉ層
５　　第２のバッファＳｉ層
６　　第２のＳｉＧｅ層
７　第２のＳｉ層
８　酸化膜
９　ドレイン
１０　ソース
１１　ゲート酸化膜
１２　ゲート電極
１３　サイドウォールスペーサ
１４　空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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