(57)【要約】【課題】本発明は、良品率の低さ、コストの過大さ、漏れ電流の悪化という状況をも考慮した半導体基板のディープトレンチで実施されるキャパシタ誘電層の製作方法を提供する。【解決手段】本発明は、半導体基板のディープトレンチで実施されるキャパシタ誘電層の製作方法に関わり、この製作方法では先ず、プレ洗浄工程が実施され、その後窒化シリコン堆積工程が実施されて、ディープトレンチの側壁と底部にＳｉＮ層が形成される。次いで、再酸化工程が実施され、ＳｉＮ層の表面上に酸化層が成長される。最後に、Ｎ２Ｏ処理を施す窒化工程が実施され、酸化層の表面上に窒化層が形成される。【選択図】　　　図３
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【特許請求の範囲】
【請求項１】
少なくとも所定のキャパシタ構造を備えた半導体基板を提供する工程と、窒化シリコンを堆積させて、該所定のキャパシタ構造の表面上にＳｉＮ層を形成する工程と、再酸化を施して、該ＳｉＮ層の表面上に酸化層を成長させる工程と、Ｎ２Ｏガスによる窒化を施して、該酸化層の表面上に窒化層を形成する工程とを備えていることを特徴とするキャパシタ誘電層の製作方法。
【請求項２】
該所定のキャパシタ構造はディープトレンチ式のキャパシタ構造であることを特徴とする請求項１に記載のキャパシタ誘電層の製作方法。
【請求項３】
該半導体基板内には少なくともディープトレンチが含まれていることを特徴とする請求項２に記載のキャパシタ誘電層の製作方法。
【請求項４】
該ＳｉＮ層は該ディープトレンチの側壁と底部に形成されることを特徴とする請求項３に記載のキャパシタ誘電層の製作方法。
【請求項５】
該所定のキャパシタ構造は積層型のキャパシタ構造であることを特徴とする請求項１に記載のキャパシタ誘電層の製作方法。
【請求項６】
窒化シリコンを堆積させる前に、該半導体基板に対してプレ洗浄を施すことを特徴とする請求項１に記載のキャパシタ誘電層の製作方法。
【請求項７】
該窒化工程の温度範囲は７００℃を上回ることを特徴とする請求項１に記載のキャパシタ誘電層の製作方法。
【請求項８】
該窒化工程では約一気圧の操作環境下においてＮ２Ｏガスが使用されることを特徴とする請求項１に記載のキャパシタ誘電層の製作方法。
【請求項９】
該窒化工程はｉｎ−ｓｉｔｕ方式で実施されることを特徴とする請求項１に記載のキャパシタ誘電層の製作方法。
【請求項１０】
該窒化工程の時間範囲は３０分を上回ることを特徴とする請求項１に記載のキャパシタ誘電層の製作方法。
【請求項１１】
少なくともディープトレンチを含む半導体基板を提供する工程と、窒化シリコンを堆積させて、該ディープトレンチの側壁と底部にＳｉＮ層を形成する工程と、再酸化を施して、該ＳｉＮ層の表面上に酸化層を成長させる工程と、Ｎ２Ｏガスによる窒化を施して、該酸化層の表面上に窒化層を形成する工程とを備えていることを特徴とするディープトレンチキャパシタ誘電層の製作方法。
【請求項１２】
該窒化工程の温度範囲は７００℃を上回ることを特徴とする請求項１１に記載のディープトレンチキャパシタ誘電層の製作方法。
【請求項１３】
該窒化工程では約一気圧の操作環境下においてＮ２Ｏガスが使用されることを特徴とする請求項１１に記載のディープトレンチキャパシタ誘電層の製作方法。
【請求項１４】
該窒化工程はｉｎ−ｓｉｔｕ方式で実施されることを特徴とする請求項１１に記載のディープトレンチキャパシタ誘電層の製作方法。
【請求項１５】
該窒化工程の時間範囲は３０分を上回ることを特徴とする請求項１１に記載のディープトレンチキャパシタ誘電層の製作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はダイナミック・ランダムアクセスメモリ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ、ＤＲＡＭ）セルのディープトレンチキャパシタに関するものであり、特にキャパシタ誘電層の構造とその製作方法に関するもので、ディープトレンチキャパシタの電気容量値を向上させることが可能となる。
【０００２】
【従来の技術】
集積回路（ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ、ＩＣ）チップ上において高集積度の半導体エレメントを製作する際には、最小寸法のメモリセルを獲得するために、できるだけトランジスタのゲート極の長さを短縮し、メモリセルの横方向の面積を減少させなければならない。しかし、それではゲート極は過大な漏れ電流を受容できず、対応してビットライン上の電圧を低下させなければならないため、キャパシタに貯蔵される電荷は減少する。比較的大きな電気容量を備えたキャパシタを製作するため、現在は高密度メモリ（例えばダイナミック・ランダムアクセスメモリ、ＤＲＡＭ）でディープトレンチキャパシタ（ｄｅｅｐ　ｔｒｅｎｃｈ　ｃａｐａｃｉｔｏｒ）が発展してきている。それは基板のトレンチ内にキャパシティ貯蔵領域を製作するものであるため、メモリセルが所定外の面積を占有することはない。
【０００３】
ディープトレンチキャパシタのデータ停留時間（ｄａｔａ　ｒｅｔｅｎｔｉｏｎ　ｔｉｍｅ）を延長させるためには、どのようにしてディープトレンチキャパシタの電気容量を増加させるのかを考慮しなければならない。例えば、電極板の面積の増加、電極板間のキャパシタ誘電層の厚さの減少、キャパシタ誘電層の誘電定数（ｋ）の向上などである。しかし実際に製作される生産量と信頼性を考慮した場合、メモリセルの面積の減少と電極板の面積の増加という条件を同時に満たすことはできず、キャパシタ誘電層の厚さを更に縮小することもできない。従って、現在、ディープトレンチキャパシタの電気容量技術の改善は、キャパシタ誘電層の誘電定数を増加させる方向に進んでいる。早期にはキャパシタ誘電層の製作において、酸化シリコン層／窒化シリコン層／酸化シリコン層（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ、ＯＮＯ）という多層構造が使用された。窒化シリコンの誘電定数は約７．６、酸化シリコンの誘電定数は約３．９で、窒化シリコンは酸化シリコンの約２倍であるたるめ、窒化シリコンを使用すると効果的に単位面積当りの電気容量値を増加させることができ、酸化シリコンの使用は比較的良好な界面パッチング機能を提供する結果となった。しかし、ＯＮＯの多層構造は誘電定数（わずか約７前後）と臨界膜厚（約５から１０ｎｍ）の限界に直面することとなった。
【０００４】
【発明が解決しようとする課題】
本発明は、誘電定数と臨界膜厚の限界を克服するキャパシタ誘電層の製作方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
前記問題を解決するため、現在は窒化シリコン層／酸化シリコン層（ｎｉｔｒｉｄｅ／ｏｘｉｄｅ、ＮＯ）という多層構造が採用されてキャパシタ誘電層が製作されている。
【０００６】
第１図には、公知のディープトレンチキャパシタの断面見取図が示されている。ＤＲＡＭセル中にはトランジスタ２２とディープトレンチキャパシタ２０が含まれており、そのうちディープトレンチキャパシタ２０は下電極板１４と、キャパシタ誘電層１６と、上電極板１８とで構成されている。下電極板１４の製作方法はディープトレンチ１２の側壁と底部にドープされた多結晶シリコン層を堆積させるか、またはディープトレンチ１２周囲のシリコン基板１０の中にｎ＋イオン拡散領域を製作するかである。キャパシタ誘電層１６の製作方法は、先ずプレ洗浄工程を施し、その後低圧化学気相成長（ｌｏｗ　ｐｒｅｓｓｕｒｅ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、ＬＰＣＶＤ）工程によりディープトレンチ１２の側壁と底部にＳｉＮ層を堆積させ、最後にＳｉＮ層に対して再酸化（ｒｅｏｘｉｄａｔｉｏｎ）工程を施し、ＳｉＮ層の表面に非常に薄い酸化層を成長させる。従ってキャパシタ誘電層１６はＮＯ積層構造と見なすことができる。上電極板１８の製作方法では、ディープトレンチ１２内に導電層が充填される。
【０００７】
公知のキャパシタ誘電層１６でＮＯ積層構造が使用されている主な理由は、ＳｉＮ材質の誘電定数がＳｉＯ２材質の約１．５から２倍であり、ＳｉＮ層を４０Åから８０Åの厚さ、酸化層を３ｎｍの厚さとして製作すれば、ディープトレンチキャパシタ２０の電気容量を効果的に向上させることができるからである。しかし、ＳｉＮ材質は比較的重大な漏れ電流（ｌｅａｋａｇｅ　ｃｕｒｒｅｎｔ）問題を引き起こし、ＳｉＮ層の堆積過程において、使用されるＳｉＨ４、ＮＨ３ガスがＳｉＮ層内に欠陥、例えばピンホール（ｐｉｎｈｏｌｅ）構造を生成するため、ＳｉＮ層の薄膜の性質に影響が及ぶという問題が残されていた。従って、ＳｉＮ層上に成長した酸化層は、ＳｉＮ層の欠陥構造をパッチングすることができるとともに、ＳｉＮ層の漏れ電流、ピンホール密度を低下させるため、比較的良好な崩壊電圧分布が得られる結果となる。しかし、ＳｉＮ層の厚さは依然として薄いため、ＮＯ積層構造は効果的にキャパシタ誘電層１６の誘電定数を向上させることはできない。そのためどのようにしてキャパシタ誘電層１６の厚さ要求に合致させるかという点で、キャパシタ誘電層１６の誘電定数を向上させてディープトレンチキャパシタ２０の電気容量を増加させるかが、目下の重要課題の一つとなっている。
【０００８】
その点に鑑み、本発明ではキャパシタ誘電層の製作方法を提起しており、キャパシタ誘電層の厚さ要求に合致した上で、キャパシタ誘電層の誘電定数を向上させることができるため、ディープトレンチキャパシタの電気容量増加という要求を達成している。
【０００９】
本発明のキャパシタ誘電層の製作方法は、半導体基板のディープトレンチで実施される。先ず、プレ洗浄工程が実施され、その後窒化シリコン堆積工程が実施されて、ディープトレンチの側壁と底部にＳｉＮ層が形成される。次いで、再酸化工程が実施されて、ＳｉＮ層の表面上に酸化層が成長される。最後に、Ｎ２Ｏ処理を施す窒化工程が実施されて、酸化層の表面上に窒化層が形成される。
【００１０】
【発明の実施の形態】
本発明で提起されているキャパシタ誘電層の製作方法は、ディープトレンチ式のキャパシタ構造または積層されたキャパシタ構造の製造工程に応用することができる。ＮＯ積層構造の窒化層を形成することによりキャパシタ誘電層構造の誘電定数の向上が図られるとともに、キャパシタ誘電層構造の信頼性が確保される。本発明の方法はいずれのメモリセルキャパシタ誘電層の製作にも応用することができ、キャパシタ誘電層は高い誘電定数という要求を達成することができる。以下に記述する最適実施例においては、ディープトレンチキャパシタの誘電層を例として製作方法について説明する。
【００１１】
（第一実施例）
第２図と第３図のうち、第２Ａ図から第２Ｄ図までは本発明によるキャパシタ誘電層構造の製作方法の断面図であり、第３図は本発明によるディープトレンチキャパシタの誘電層の製作方法についての流れ図である。先ず、半導体基板３０が提供され、併せて基板３０内にディープトレンチ３２が形成される。ディープトレンチ３２の製作方法としてはある一種類の設計を選択し、製造工程の設計と要求に基づき、各種半導体製造工程を組み合せて実施することができる。例えば、第２Ａ図では、フォトリトグラフィとエッチング工程が利用されて、ｐ型シリコン基板３０中に複数アレイのディープトレンチ３２が形成され、残留したシリコン基板３０がアレイの柱状領域３４を形成している。その後、シリコン基板３０の表面上とディープトレンチ３２の側壁上にソース極の外方向拡散材料とされるＡＳＧ層（図示せず）と酸化層（図示せず）が順に堆積され、改めて高温下で短時間のアニール処理が施されるとＡＳＧ層内のヒ素イオンがディープトレンチ３２周囲の柱状領域３４内に拡散され、ｎ＋拡散領域３６が形成される。その後ＡＳＧ層と酸化層が除去されると、ディープトレンチ３２周囲のｎ＋拡散領域３６がディープトレンチキャパシタの下電極となる。
【００１２】
次に、手順１００が実施され、ディープトレンチ３２に対してプレ洗浄が施される。その後、手順２００が実施され、ＬＰＣＶＤにより窒化シリコンが堆積される。その堆積工程の温度は６５０から８００℃であり、ディープトレンチ３２の側壁と底部上にＳｉＮ層３８が堆積される。その結果は第２Ｂ図に示されている通りである。次いで、手順３００が実施され、いずれかの急速加熱方式により再酸化が施される。例えば炉管中で実施することができ、その操作温度は８００から９５０℃であり、ＳｉＮ層３８の表面上に酸化層４０が成長する。その結果は第２Ｃ図に示されている通りである。そのうち、ＳｉＮ層３８の厚さは約２．８ｎｍであり、酸化層４０の厚さは約１．２ｎｍである。
【００１３】
最後に、手順５００が実施され、ｉｎ−ｓｉｔｕ方式によりＮ２Ｏを使用して窒化が施される。その操作パラメータは、７００℃を上回る温度（約８００から１０００℃、最適条件は９５０℃）、３０分を上回る時間（約５０から９０分、最適条件は６０分）、一気圧の操作圧力、約２０００から４０００ｓｃｃｍのＮ２Ｏ流量であり、酸化層４０上に窒化層４２が形成される。その結果は第２Ｄ図に示されている通りである。このようにして、ディープトレンチ３２の側壁と底部上のＳｉＮ層３８と、酸化層４０と、窒化層４２とがディープトレンチキャパシタのキャパシタ誘電層構造となる。
【００１４】
実験による実証によれば、本発明には次の利点が備わっている。第一には、ＮＯ積層構造上でＮ２Ｏガス処理が施された後には、キャパシタ誘電層構造の漏れ電流現象を効果的に低減させることができる点である。第二には、ＳｉＮ層３８の厚さが約２．８ｎｍであり、酸化層４０の厚さを１．２ｎｍから約１．０ｎｍに縮小させることができるため、キャパシタ誘電層構造の誘電定数が更に向上し、ディープトレンチキャパシタの貯蔵電気容量が１４％増加する点である。第三には、たとえ酸化層４０の厚さが２Å縮小するという条件下においても、大量の漏れ電流現象は発生しないため、本発明により提起された方法では同時に漏れ電流を減少させ、また貯蔵電気容量を増加させることができる点である。第四には、手順５００の窒化工程が一気圧下で実施され、その操作環境は手順３００の再酸化工程と同様であるため、手順５００を実施する際に所定外に設備を交換する必要がないため、製品の周期時間（ｃｙｃｌｅ　ｔｉｍｅ）を短縮することができるとともに、製造コストも削減される点である。
【００１５】
以上では本発明における一般的な適正実施例を披露したが、それが本発明を制限するものではなく、いずれかの該技術に精通した技術者であれば、本発明の精神と範囲を逸脱することなく、何らかの変更や修飾を施すことは可能である。従って本発明の保護範囲は前述の特許請求範囲に示された内容を基準とすることは当然と考える。
【図面の簡単な説明】
【図１】第１図は公知のディープトレンチキャパシタの断面見取図である。
【図２Ａ】第２Ａ図から第２Ｄ図までは本発明によるキャパシタ誘電層構造の製作方法の断面図である。
【図２Ｂ】第２Ａ図から第２Ｄ図までは本発明によるキャパシタ誘電層構造の製作方法の断面図である。
【図２Ｃ】第２Ａ図から第２Ｄ図までは本発明によるキャパシタ誘電層構造の製作方法の断面図である。
【図２Ｄ】第２Ａ図から第２Ｄ図までは本発明によるキャパシタ誘電層構造の製作方法の断面図である。
【図３】第３図は本発明によるディープトレンチキャパシタの誘電層の製作方法についての流れ図である。
【符号の説明】
１０　基板
１２　ディープトレンチ
１４　下電極板
１６　キャパシタ誘電層
１８　上電極板
２０　ディープトレンチキャパシタ
２２　トランジスタ
３０　半導体基板
３２　ディープトレンチ
３４　柱状領域
３６　ｎ＋拡散領域
３８　ＳｉＮ層
４０　酸化層
４２　窒化層
１００　プレ洗浄工程
２００　窒化シリコン堆積工程
３００　再酸化工程
５００　Ｎ２Ｏ処理による窒化工程
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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