(57)【要約】【課題】サブスレッショルドＣＨＥによる自己選択的な書戻し手法において、チャネル性リーク電流の増大による書戻し不良を抑制することができる不揮発性半導体記憶装置を提供する。【解決手段】各メモリセルのソース線ＳＬに抵抗Ｒ１が接続され、所定の一括した単位ごとにメモリセルの書戻し動作が行なわれる。抵抗Ｒ１を接続することによって、しきい値電圧が低い過消去状態のメモリセルにおいて流れるチャネル性リーク電流が自己調整的に抑制され、一括した書戻し対象のメモリセルにおいて、サブスレッショルドＣＨＥを発生させるための高電界領域を形成するのに必要な高電位のドレイン電圧を供給するチャージポンプ回路の出力電圧が確保される。【選択図】　　　　図４
2004103083.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲート型の複数のメモリセルトランジスタが行列状に配置されたメモリセルアレイと、
所定の一括した単位ごとに行なう前記メモリセルトランジスタに対する消去動作およびその消去動作後の書戻し動作を制御する制御回路と、
外部電源電圧を受けて内部電源電圧を発生し、前記書戻し動作時、その書戻し動作の対象となる前記所定の一括した単位のメモリセルトランジスタに前記内部電源電圧を供給する電圧発生回路と、
前記複数のメモリセルトランジスタのソース線に接続され、前記ソース線に流れる電流によって一定の電圧降下を生じさせる抵抗回路とを備える不揮発性半導体記憶装置。
【請求項２】
前記電圧発生回路は、前記書戻し動作時、その書戻し動作の対象となる前記所定の一括した単位のメモリセルトランジスタの各々における、前記抵抗回路によって抑制されたチャネル電流の総和量を駆動するのに十分な電流駆動能力を有する、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数のメモリセルトランジスタの各々は、
当該不揮発性半導体記憶装置が形成される半導体基板の表層部において、第１の導電型のチャネル領域を介して対向して形成される第２の導電型の第１および第２の拡散層と、
前記第１の導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートを有する２層ゲート電極と、
前記第１の拡散層と前記第１の導電型のチャネル領域との間および前記第２の拡散層と前記第１の導電型のチャネル領域との間に、前記２層ゲート電極とはオーバーラップしないように形成される第２の導電型の電界緩和層とを含む、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記書戻し動作においては、前記コントロールゲートの電位は不活性レベルに保持され、前記第１および第２の拡散層の一方は接地電位に設定され、かつ、前記第１および第２の拡散層の他方は所定の電位に設定されることによって、サブスレッショルドチャネルホットエレクトロン電流による自己選択的な書戻しが行なわれる、請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記抵抗回路は、所定の抵抗値を有する抵抗素子を含む、請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記抵抗回路は、第１のチャネル幅を有し、所定のＯＮ抵抗を有するトランジスタを含む、請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記抵抗回路は、前記第１のチャネル幅よりも広い第２のチャネル幅を有するもう１つのトランジスタをさらに含み、
前記もう１つのトランジスタは、前記トランジスタと並列して前記ソース線に接続され、
前記トランジスタおよび前記もう１つのトランジスタは、前記制御回路からの指令に応じて選択的にＯＮ／ＯＦＦされる、請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記抵抗回路は、第１のゲート長を有し、所定のＯＮ抵抗を有するトランジスタを含む、請求項１に記載の不揮発性半導体記憶装置。
【請求項９】
前記抵抗回路は、前記第１のゲート長よりも短い第２のゲート長を有するもう１つのトランジスタをさらに含み、
前記もう１つのトランジスタは、前記トランジスタと並列して前記ソース線に接続され、
前記トランジスタおよび前記もう１つのトランジスタは、前記制御回路からの指令に応じて選択的にＯＮ／ＯＦＦされる、請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記抵抗回路は、
抵抗値の異なる複数の抵抗素子と、
前記複数の抵抗素子に対応して設けられる複数のスイッチ回路とを含み、
前記複数の抵抗素子は、並列して前記ソース線に接続され、
前記複数のスイッチ回路は、前記制御回路からの指令に応じて、書戻しの初期段階においては高抵抗値の抵抗素子に対応するスイッチ回路が選択的にＯＮし、前記書戻しの進行に応じて順次低抵抗値の抵抗素子に対応するスイッチ回路が選択的にＯＮする、請求項１に記載の不揮発性半導体記憶装置。
【請求項１１】
前記書戻し動作においては、その書戻し動作の対象となる前記所定の一括した単位のメモリセルトランジスタに対して前記内部電源電圧のパルスが複数回与えられることによって書戻しが行なわれ、前記パルス数の増加に応じて順次前記低抵抗値の抵抗素子に対応するスイッチ回路が選択的にＯＮする、請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記一定の電圧降下は、０．２Ｖ以上である、請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、フローティングゲート型の記憶素子を有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図１１は、従来のフラッシュメモリ等の不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を示す回路図である。図１１においては、一例として、ＮＯＲ型フラッシュメモリにおけるメモリセルアレイの回路構成が示されている。
【０００３】
図１１を参照して、メモリセルアレイ上には、いわゆるフローティングゲート型メモリセルトランジスタが行列状に配置され、それらに対応してワード線ＷＬｍ−１〜ＷＬｍ＋１およびビット線ＢＬｎ−１〜ＢＬｎ＋１（ｍ，ｎは自然数）が行列状に配置される。各メモリセルトランジスタのドレイン、ソースおよびゲートは、それぞれビット線、ソース線およびワード線に接続される。図中、点線で囲まれたメモリセルトランジスタＭＴ（ｍ，ｎ）を例に説明すると、メモリセルトランジスタＭＴ（ｍ，ｎ）のドレインはビット線ＢＬｎに、ソースは各メモリセルトランジスタに共通のソース線ＳＬに、ゲートにはワード線ＷＬｍがそれぞれ接続される。
【０００４】
図１２は、フローティングゲート型メモリセルトランジスタの構造を模式的に示す断面図である。
【０００５】
図１２を参照して、半導体基板ＳＵＢの主表面にドレイン領域Ｄおよびソース領域Ｓが形成される。ドレイン領域Ｄおよびソース領域Ｓ間のチャネル領域の上層部に絶縁膜を介してフローティングゲートＦが形成され、さらにその上層部に絶縁膜を介してコントロールゲートＧが形成されている。そして、ドレイン領域Ｄ、ソース領域Ｓ、コントロールゲートＧおよび半導体基板ＳＵＢに、それぞれドレイン電圧Ｖｄ、ソース電圧Ｖｓ、コントロールゲート電圧Ｖｃｇおよび基板電圧Ｖｓｕｂが印加される。
【０００６】
以下、フローティングゲート型メモリセルトランジスタにおける、チャネルホットエレクトロン（Ｃｈａｎｎｅｌ　Ｈｏｔ　Ｅｌｅｃｔｒｏｎ：以下「ＣＨＥ」と略称する。）によるデータの書込みについて説明する。
【０００７】
図１３は、図１２に示したフローティングゲート型メモリセルトランジスタにおける、ＣＨＥによるデータ書込時の一般的な電圧配置を示す図である。図中、「プログラム時」の電圧がデータ書込時の電圧配置に対応する。
【０００８】
図１２，１３を参照して、４〜５Ｖのドレイン電圧Ｖｄが与えられると、ドレイン領域Ｄの近傍に高電界領域が形成される。ソース領域Ｓからドレイン領域Ｄへ向かってチャネル領域を流れる電子は、この高電界領域においてエネルギーが高められる。そして、チャネル領域とフローティングゲートＦとの間の酸化絶縁膜界面のポテンシャルバリアφｂ＝３．８Ｖ以上にエネルギーが高められたＣＨＥは、コントロールゲートＧに加えられたコントロールゲート電圧Ｖｃｇによって発生する電界によってフローティングゲートＦへ誘引され、フローティングゲートＦに注入される。
【０００９】
ＣＨＥの注入前にフローティングゲートＦに電子が蓄積されていなければ、注入初期のフローティングゲートＦの電位は、αｃｇ×Ｖｃｇによって決まる電位となる。ここで、αｃｇは、容量結合定数であって、通常０．７程度である。したがって、コントロールゲート電圧Ｖｃｇが１０Ｖの場合、フローティングゲートＦの電位は７Ｖ程度となり、この電位によってＣＨＥがフローティングゲートＦに誘引されて注入される。このＣＨＥがフローティングゲートＦに注入された状態を「プログラム状態」と呼び、データ“０”を記憶している状態に対応する。一方、ＣＨＥがフローティングゲートＦに注入されていない状態を「イレース状態」と呼び、データ“１”を記憶している状態に対応する。
【００１０】
データの読出しは以下のようにして行なわれる。プログラム状態では、フローティングゲートＦに電子が注入されていることによって、コントロールゲートＧからみたメモリセルトランジスタのしきい値電圧Ｖｔｈが上昇する。したがって、図１３に示すように、１Ｖ程度のドレイン電圧Ｖｄが与えられ、コントロールゲート電圧Ｖｃｇに５Ｖの電圧が与えられても、メモリセルトランジスタはＯＮせず、チャネル電流は流れない。一方、イレース状態では、イレース状態におけるしきい値電圧よりも高い５Ｖの電圧がコントロールゲート電圧Ｖｃｇに与えられることによって、メモリセルトランジスタがＯＮする。
【００１１】
したがって、１Ｖ程度のドレイン電圧Ｖｄを与え、コントロールゲート電圧Ｖｃｇに５Ｖの電圧を与えたとき、メモリセルトランジスタに電流が流れるか流れないかによって記憶データの読出が行なわれる。
【００１２】
そして、一旦フローティングゲートに電子が注入された記憶状態は、消去パルスが印加されるまでフローティングゲート内に保持され、また、プログラム用の所定の電圧を印加しない限りフローティングゲートへの電子注入は行なわれないので、装置電源がＯＦＦされてもフローティングゲート内の電子状態は保持される。すなわち、不揮発性のメモリが構成される。
【００１３】
近年、フラッシュメモリにおいては、単一電源化の要求が強く、それに対応するため、デバイス内部にはチャージポンプ回路が一般に備えられている。すなわち、外部からデバイス内部の論理回路系に所望の単一電源（３．３Ｖ、２．５Ｖなど）のみが供給され、メモリセルトランジスタへのデータの書込みや後述する消去時において必要とされる、上述の単一電源電圧よりも高い電圧は、チャージポンプ回路によって発生される。
【００１４】
このチャージポンプ回路において、所望の昇圧された電圧が安定して発生されるためには、チャージポンプ回路の電流駆動能力を超えない範囲で使用されることが必要である。そして、チャージポンプ回路の電流駆動能力は、一般に、チャージポンプ回路の面積に比例する。
【００１５】
ＣＨＥをフローティングゲートへ注入することによってデータを書きこむとき、その書込みの初期段階においては、１５０〜２００μＡ程度の電流が１つのメモリセルトランジスタにおいて瞬時に流れる。そして、データの書込時間を短縮するため、ＮＯＲ型フラッシュメモリにおいては、一般に、８ビットまたは１６ビット（すなわち８個または１６個のメモリセルトランジスタ）に対して同時にデータの書込みが行なわれる。したがって、この場合、チャージポンプ回路には、書込み動作の初期段階において２００μＡ×１６ビット＝３．２ｍＡ程度の電流駆動能力が要求される。そして、チャージポンプ回路がこの電流量を駆動できない場合、所望の昇圧された電圧がメモリセルトランジスタに与えられず、その結果、書込み動作不良が発生する。
【００１６】
ここ数年、デバイスに与えられる電圧は、３．３Ｖから２．５Ｖ、さらには１．８Ｖと、低電圧化がさらに進み、それに伴って、チャージポンプ回路に要求される電流駆動能力が増大し、デバイスに占めるチャージポンプ回路の面積が増大してきている。低コスト化の観点から、チャージポンプ回路の面積を縮小し、デバイスの縮小化を図ることは重要であり、チャージポンプ回路の面積を縮小するためには、ＣＨＥ注入時のチャネル電流を抑制して、チャージポンプ回路の電流駆動能力を抑える必要がある。
【００１７】
ＣＨＥ注入時のチャネル電流を抑制する手法として、米国特許５６５９５０４号にその一手法が記載されている（特許文献１）。この手法によると、半導体基板に−１Ｖ程度の負バイアスを加えると、基板バイアス効果によってチャネル電流が抑制される。さらに、ゲートおよび基板間の電位差を大きくすることによって、絶縁酸化膜界面のポテンシャルバリア付近のエネルギーを有する電子がフローティングゲートに誘引される。その結果、ＣＨＥ注入時のチャネル電流が抑制されつつ、ＣＨＥの注入効率が上昇し、効率的な書込みを行なうことができる。
【００１８】
一方、フラッシュメモリにおいては、データの消去は、フローティングゲートに注入された電子を引抜くことによって行なわれるが、このとき、偶発的にフローティングゲートから電子が過剰に抜け、コントロールゲートからみたメモリセルトランジスタのしきい値電圧Ｖｔｈがデプレッション状態（Ｖｔｈ＜０）となる、いわゆる過消去状態が発生する。
【００１９】
図１４〜図１６は、消去時におけるメモリセルアレイ上のメモリセルトランジスタについて、しきい値電圧Ｖｔｈの分布状態の遷移を示す図である。
【００２０】
図１４は、消去前のしきい値電圧Ｖｔｈの分布を示す図である。
図１４を参照して、消去前の状態では、プログラム状態とイレース状態とでしきい値電圧の分布が２分化されている。なお、図の縦軸は、メモリセルアレイ上で、各しきい値電圧を保持しているメモリセルトランジスタの数を示している。
【００２１】
図１５は、消去途中のしきい値電圧Ｖｔｈの分布を示す図である。消去は、所定のパルス幅を有する消去パルスのメモリセルトランジスタへの印加と、しきい値電圧を確認する消去ベリファイ判定とを繰返すことによって行なわれる。
【００２２】
図１５を参照して、各メモリセルトランジスタに消去パルスを印加することによって、しきい値電圧Ｖｔｈのピークは、しきい値電圧が小さくなる方向へシフトしていく。
【００２３】
図１６は、消去終了後のしきい値電圧Ｖｔｈの分布を示す図である。
図１６を参照して、すべてのメモリセルトランジスタに対して消去ベリファイが完了したので、すべてのメモリセルトランジスタのしきい値電圧Ｖｔｈは、消去ベリファイ電圧３．５Ｖ以下となっている。しかし、メモリセルトランジスタのしきい値電圧Ｖｔｈには、かなりのばらつきが生じている。その結果、しきい値電圧Ｖｔｈが０Ｖ以下であるデプレッション状態のメモリセルトランジスタ、すなわち、過消去状態にあるメモリセルトランジスタが存在することが、斜線部に示されている。
【００２４】
フラッシュメモリにおけるメモリセルトランジスタの構成において、ＮＯＲ型もしくはＤＩＮＯＲ（Ｄｉｖｉｄｅｄ　ｂｉｔ　ｌｉｎｅ　ＮＯＲ）型と呼ばれるアレイ構造をもつものにおいては、過消去状態のメモリセルトランジスタが１つでも存在すると、その過消去状態のメモリセルトランジスタが接続されるビット線上の他のすべてのメモリセルトランジスタのしきい値電圧Ｖｔｈを正しく測定することができなくなる。すなわち、当該ビット線に接続されるメモリセルトランジスタについては、正常な読出動作を行なうことができなくなる。
【００２５】
この理由は、たとえば、図１１においてメモリセルトランジスタＭＴ（ｍ，ｎ）がデプレッション状態の場合、ビット線ＢＬｎ上の他のメモリセルトランジスタのしきい値電圧Ｖｔｈがエンハンス状態（Ｖｔｈ＞０）であったとしても、その他のメモリセルトランジスタのしきい値電圧を測定するためにビット線ＢＬｎに電圧をかけると、デプレッション状態にあるメモリセルトランジスタＭＴ（ｍ，ｎ）が接続されるワード線ＷＬｎに電圧が印加されていなくてもメモリセルトランジスタＭＴ（ｍ，ｎ）に電流が流れてしまうからである。
【００２６】
この過消去状態のメモリセルトランジスタの救済手法として、ドレインアバランシェゲート電流による自己選択的な書戻し手法が、ヤマダらによる「アバランシェフォトキャリア注入を使用したＮＯＲ型フラッシュＥＥＰＲＯＭ用の自己収束消去法」（非特許文献１：ＩＥＥＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，Ｖｏｌ．４３，ｐ．１９３７，１９９６）に報告されている。
【００２７】
また、過消去状態のメモリセルトランジスタを救済する他の手法として、サブスレッショルドＣＨＥによる自己選択的な書戻し手法が、本願発明者等によって提案されている。
【００２８】
この手法は、ＣＨＥのフローティングゲートへの注入を低いドレイン電圧で可能とし、ＣＨＥの注入効率を高めたメモリセルトランジスタを用いて書戻しを行なう。この手法によるメモリセルトランジスタを用いると、図１３に示した「書戻し時」の電圧配置とすることによって、過消去状態のメモリセルトランジスタにおいてそのしきい値電圧に応じて自己選択的に０．１〜数１０μＡ程度のリーク電流が流れる。
【００２９】
図１７は、単体のメモリセルトランジスタについてドレイン電流のゲート電圧Ｖｇ依存性を示す概念図である。
【００３０】
図１７を参照して、フラッシュメモリにおいては、メモリセルトランジスタを流れる電流値が所定の規格値Ｉｄ＿ｒｅａｄに達したときのコントロールゲート電圧Ｖｇの値においてしきい値電圧Ｖｔｈを定義している。曲線Ｃ１は、しきい値電圧Ｖｔｈが消去ベリファイレベルすなわち消去後の最大しきい値電圧ｍａｘ．Ｖｔｈにあるメモリセルトランジスタについての特性曲線である。曲線Ｃ２は、しきい値電圧Ｖｔｈが書戻ベリファイレベルすなわち書戻し後の最小しきい値電圧ｍｉｎ．Ｖｔｈにあるメモリセルトランジスタについての特性曲線である。曲線Ｃ３は、過消去状態にあるメモリセルトランジスタのついての特性曲線である。
【００３１】
消去対象のメモリセルトランジスタに対して、図１３に示す「書戻し時」の電圧を与えると、過消去状態のメモリセルトランジスタにおいて、図１７の曲線Ｃ３に示したように、コントロールゲート電圧Ｖｇが０Ｖであっても１ビットあたり０．１〜数１０μＡ程度のリーク電流がチャネル領域を流れる。そして、このリーク電流自体によってドレイン領域近傍の高電界領域においてＣＨＥが発生し、このＣＨＥがフローティングゲートに注入されることによって、過消去状態のメモリセルトランジスタにおいて自己選択的に書戻しが行なわれる。
【００３２】
図１８は、過消去状態にあったメモリセルトランジスタが時間とともに書戻されていく様子を示す図である。
【００３３】
図１８を参照して、曲線▲１▼に示すように、しきい値電圧Ｖｔｈは、１ミリ秒程度で書戻しベリファイレベルである１．５Ｖに漸近している。なお、曲線▲２▼については、後ほど述べる。
【００３４】
図１９は、過消去状態にあったメモリセルトランジスタが書戻され、しきい値電圧Ｖｔｈの分布が狭帯化された様子を示す図である。
【００３５】
図１９を参照して、書戻し前に低しきい値電圧であった黒丸に対応するメモリセルトランジスタにおいて、自己選択的な書戻しが行なわれ、しきい値電圧が上昇している。
【００３６】
図２０は、自己選択的な書戻しを用いた書戻しの消去シーケンスを説明するためのフローチャートである。
【００３７】
図２０を参照して、消去シーケンスが開始され（ステップＳ１００）、外部から消去コマンドの入力を受けると（ステップＳ１０２）、まず、消去前の書込み動作が行なわれる（ステップＳ１０４）。そして、消去後しきい値電圧Ｖｔｈ分布において、最もしきい値電圧が高いメモリセルトランジスタのしきい値電圧が消去ベリファイレベルになるまで、消去パルスの印加（ステップＳ１０６）と、消去ベリファイ判定（ステップＳ１０８）とが繰返される。
【００３８】
続いて、消去動作の完了後（ステップＳ１０８）、非選択的にビット線に書戻しパルスを加え、ビット線電位が与えられたビット線上に存在する過消去状態にあるメモリセルトランジスタが自己選択的に書戻される（ステップＳ１１０）。そして、すべてのメモリセルトランジスタについて、そのしきい値電圧が書戻しベリファイレベルを超えると、処理が終了する（ステップＳ１１２）。
【００３９】
【特許文献１】
米国特許５６５９５０４号明細書
【００４０】
【非特許文献１】
ヤマダら，「アバランシェフォトキャリア注入を使用したＮＯＲ型フラッシュＥＥＰＲＯＭ用の自己収束消去法」，ＩＥＥＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，Ｖｏｌ．４３，ｐ．１９３７，１９９６
【００４１】
【発明が解決しようとする課題】
上述したように、近年、デバイスの低電圧化が進み、それに伴って、チャージポンプ回路の電流駆動能力を確保するため、デバイスに占めるチャージポンプ回路の面積が増大してきている。そのため、現在、チャージポンプ回路の面積を縮小してデバイスの縮小化を図ることが大きな課題となっている。
【００４２】
チャージポンプ回路の電流駆動能力が問題となるのは、選択されたメモリセルトランジスタに対してフローティングゲートへの電子注入が行なわれる書込み時よりも、アレイ単位もしくは所定のブロック単位で一括してフローティングゲートへの電子注入が行なわれる書戻し時である。そこで、チャージポンプ回路の面積を縮小するためには、書戻し時のチャネル電流を抑制して、チャージポンプ回路の電流駆動能力を抑える必要がある。
【００４３】
上述した米国特許５６５９５０４号に記載された手法は、書込み動作に関する手法であるが、ＣＨＥ注入時のチャネル電流を抑制し、ＣＨＥの注入効率を高めることができ、書戻し時にも適用し得る。しかしながら、この手法によると、半導体基板に−１Ｖ程度の新たな負電位を発生させなければならない。したがって、チャージポンプ回路の面積縮小化という観点からみると、ＣＨＥ注入時のチャネル電流が抑制される結果、ドレイン電圧Ｖｄを発生させるチャージポンプ回路については、その回路面積が縮小され得るが、新たに負の基板電位を発生させる電圧発生回路が必要となってしまう。
【００４４】
一方、ドレインアバランシェゲート電流による自己選択的な書戻し手法は、ビット選択が不要であり、かつ、自己収束的に書戻すことができるという長所を有する。さらに、電位の発生も書込時とほぼ同じ設定でよいため、過消去状態のメモリセルトランジスタを選択するための回路や書戻し用の電位設定回路などが不要となる。しかしながら、収束電流がアレイ全体で流れるため、書戻し時の駆動電流が大きく、さらに、フローティングゲートへ電子注入とホール注入が同時に起こるため、メモリセルトランジスタのチャネルコンダクタンスが劣化するという問題がある。
【００４５】
次に、上述した従来のサブスレッショルドＣＨＥによる自己選択的な書戻し手法は、ドレインアバランシェゲート電流による自己選択的な書戻し手法と同様に、ビット線の選択が不要で、自己収束的に書戻せるという長所がある。電位発生も、書込時とほぼ同じ設定でよい。また、書戻しが進むにつれてチャネル電流がカットオフされていくため、書戻しが進むにつれて駆動電流が減少していく。さらに、フローティングゲートには電子のみしか注入されないため、上述したドレインアバランシェゲート電流による自己選択的な書戻し手法と比べて、チャネルコンダクタンスが劣化しないという利点がある。
【００４６】
しかしながら、上述したチャージポンプ回路の説明において述べたように、書戻しに要する時間および回路構成の観点から所定数の単位で一括して書戻しを行なう際、電圧低下を起こすと収束に至るまでの時間が長くなるという問題点がある。なお、この問題点は、ドレインアバランシェゲート電流による自己選択的な書戻し手法についてもあてはまる。
【００４７】
以下、この問題点について詳しく説明する。
図２１は、自己選択的な書戻し手法によって所定数のメモリセルトランジスタに対して一括して書戻しを行なう際のリーク電流の総和を概念的に説明するための図である。
【００４８】
図２１を参照して、横軸は、書戻し対象のメモリセルトランジスタのしきい値電圧を表わし、縦軸は、書戻し対象のすべてのメモリセルトランジスタのリーク電流の総和を表わす。
【００４９】
自己選択的な書戻し手法によって所定数のメモリセルトランジスタに対して一括して書戻しを行なう際、リーク電流には２つの電流成分が存在する。すなわち、すべてのメモリセルトランジスタにおいて流れる接合性リーク電流と、低しきい値電圧状態にあるメモリセルトランジスタにおいて流れるチャネル性リーク電流との２つの電流成分が存在する。ここで、接合性リーク電流とは、ｐｎ接合部で発生し、印加されたビット線電圧に依存し、しきい値電圧には依存しないリーク電流である。接合性リーク電流は、１メモリセルトランジスタあたり、最大でも数ｎＡ程度である。一方、チャネル性リーク電流とは、ソース領域およびドレイン領域間のチャネル領域を流れ、しきい値電圧が低くなるほどその電流量が大きくなるリーク電流である。チャネル性リーク電流は、しきい値電圧が０Ｖのメモリセルトランジスタで、０．１〜数１０μＡ程度になる。
【００５０】
書戻し対象のメモリセルトランジスタのしきい値電圧Ｖｔｈの分布が高い状態にある場合、リーク電流は、接合性リーク電流が支配的になる。一方、しきい値電圧Ｖｔｈの分布が低い状態にあると、リーク電流は、チャネル性リーク電流が支配的になる。たとえば、プロセス変動による周辺回路の影響によってもしきい値電圧は変動し、これによって消去状態のしきい値電圧Ｖｔｈが低めに推移したり、あるいは、書戻し対象のメモリセルトランジスタのしきい値電圧Ｖｔｈの分布幅が広がった場合などは、チャネル性リーク電流が増大する。
【００５１】
上述したように、書戻しに要する時間および回路構成の観点から、書戻し動作は、所定数のメモリセルトランジスタに対して一括して行なわれるのが望ましく、一般的には６４ｋＢ程度に対応するメモリセルトランジスタに対して一括して書戻しが行なわれる。このとき、しきい値電圧Ｖｔｈが０．５Ｖ以下の低しきい値電圧のメモリセルトランジスタで、平均して１μＡのチャネル性リーク電流が流れるとすると、それだけで４ｍＡ程度のリーク電流が流れてしまう。一方、ビット線電圧を駆動するチャージポンプ回路の電流駆動能力は、上述したように、書込み動作時の要求能力から一般に３ｍＡ程度に設計されることが多く、これ以上の電流駆動能力を備えようとすると、その回路面積が増大する。
【００５２】
図２２は、書戻し時のリーク電流の総和とチャージポンプ回路の出力電圧との関係を示す図である。
【００５３】
図２２を参照して、チャージポンプ回路の電流駆動能力が３ｍＡに設計されている場合、リーク電流の総和が電流駆動能力上限の３ｍＡを超えない範囲では、チャージポンプ回路は所定の出力電圧を出力する。一方、リーク電流の総和が電流駆動能力上限の３ｍＡを超えると、チャージポンプ回路の出力電圧は、リーク電流の総和に応じて低下していく。
【００５４】
このチャージポンプ回路の出力電圧の低下すなわち印加ドレイン電圧の低下は、メモリセルトランジスタのドレイン領域における高電界領域の発生を妨げ、その結果、ＣＨＥの発生効率の低下を招き、過消去状態を救済するサブスレッショルドＣＨＥを起こしにくくなる。
【００５５】
すなわち、書戻しの初期段階は、しきい値電圧の低いメモリセルトランジスタが多く存在し、それらのメモリセルトランジスタにおけるチャネル性リーク電流に起因した総リーク電流の増加がチャージポンプ回路の出力電圧を低下させる。そのため、従来の手法では、チャージポンプ回路の出力電圧が低下することによって、過消去状態のメモリセルトランジスタの救済に時間がかかり、さらには、救済自体が機能しなくなるという問題があった。
【００５６】
図２３は、サブスレッショルドＣＨＥによる書戻しを行なった際の、しきい値電圧の収束の印加ドレイン電圧依存性を示す図である。
【００５７】
図２３を参照して、丸印、三角印および四角印は、それぞれ印加したドレイン電圧が４Ｖ、３Ｖおよび２Ｖの場合を示す。ドレイン電圧が低下するにつれて、しきい値電圧の収束に時間がかかることがわかる。
【００５８】
そして、再び図１８を参照して、曲線▲１▼は、チャージポンプ回路の電流駆動能力が十分であるときの理想的な書戻し収束曲線であるのに対し、曲線▲２▼は、チャージポンプ回路の電流駆動能力が上限にかかった場合の書戻し収束曲線である。このように、従来の書戻し手法では、理想的な書戻し収束曲線▲１▼に対して、実際には曲線▲２▼のように、しきい値電圧Ｖｔｈは収束に時間がかかり、書戻し不良が発生することがあった。
【００５９】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、サブスレッショルドＣＨＥによる自己選択的な書戻し手法において、チャネル性リーク電流の増大による書戻し不良を抑制することができる不揮発性半導体記憶装置を提供することである。
【００６０】
【課題を解決するための手段】
この発明によれば、不揮発性半導体記憶装置は、フローティングゲート型の複数のメモリセルトランジスタが行列状に配置されたメモリセルアレイと、所定の一括した単位ごとに行なうメモリセルトランジスタに対する消去動作およびその消去動作後の書戻し動作を制御する制御回路と、外部電源電圧を受けて内部電源電圧を発生し、書戻し動作時、その書戻し動作の対象となる所定の一括した単位のメモリセルトランジスタに内部電源電圧を供給する電圧発生回路と、複数のメモリセルトランジスタのソース線に接続され、ソース線に流れる電流によって一定の電圧降下を生じさせる抵抗回路とを備える。
【００６１】
好ましくは、電圧発生回路は、書戻し動作時、その書戻し動作の対象となる所定の一括した単位のメモリセルトランジスタの各々における、抵抗回路によって抑制されたチャネル電流の総和量を駆動するのに十分な電流駆動能力を有する。
【００６２】
好ましくは、複数のメモリセルトランジスタの各々は、当該不揮発性半導体記憶装置が形成される半導体基板の表層部において、第１の導電型のチャネル領域を介して対向して形成される第２の導電型の第１および第２の拡散層と、第１の導電型のチャネル領域上にゲート絶縁膜を介して形成されたフローティングゲートおよびコントロールゲートを有する２層ゲート電極と、第１の拡散層と第１の導電型のチャネル領域との間および第２の拡散層と第１の導電型のチャネル領域との間に、２層ゲート電極とはオーバーラップしないように形成される第２の導電型の電界緩和層とを含む。
【００６３】
好ましくは、書戻し動作においては、コントロールゲートの電位は不活性レベルに保持され、第１および第２の拡散層の一方は接地電位に設定され、かつ、第１および第２の拡散層の他方は所定の電位に設定されることによって、サブスレッショルドチャネルホットエレクトロン電流による自己選択的な書戻しが行なわれる。
【００６４】
好ましくは、抵抗回路は、所定の抵抗値を有する抵抗素子を含む。
好ましくは、抵抗回路は、第１のチャネル幅を有し、所定のＯＮ抵抗を有するトランジスタを含む。
【００６５】
好ましくは、抵抗回路は、第１のチャネル幅よりも広い第２のチャネル幅を有するもう１つのトランジスタをさらに含み、もう１つのトランジスタは、トランジスタと並列してソース線に接続され、トランジスタおよびもう１つのトランジスタは、制御回路からの指令に応じて選択的にＯＮ／ＯＦＦされる。
【００６６】
好ましくは、抵抗回路は、第１のゲート長を有し、所定のＯＮ抵抗を有するトランジスタを含む。
【００６７】
好ましくは、抵抗回路は、第１のゲート長よりも短い第２のゲート長を有するもう１つのトランジスタをさらに含み、もう１つのトランジスタは、トランジスタと並列してソース線に接続され、トランジスタおよびもう１つのトランジスタは、制御回路からの指令に応じて選択的にＯＮ／ＯＦＦされる。
【００６８】
好ましくは、抵抗回路は、抵抗値の異なる複数の抵抗素子と、複数の抵抗素子に対応して設けられる複数のスイッチ回路とを含み、複数の抵抗素子は、並列してソース線に接続され、複数のスイッチ回路は、制御回路からの指令に応じて、書戻しの初期段階においては高抵抗値の抵抗素子に対応するスイッチ回路が選択的にＯＮし、書戻しの進行に応じて順次低抵抗値の抵抗素子に対応するスイッチ回路が選択的にＯＮする。
【００６９】
好ましくは、書戻し動作においては、その書戻し動作の対象となる所定の一括した単位のメモリセルトランジスタに対して内部電源電圧のパルスが複数回与えられることによって書戻しが行なわれ、パルス数の増加に応じて順次低抵抗値の抵抗素子に対応するスイッチ回路が選択的にＯＮする。
【００７０】
好ましくは、一定の電圧降下は、０．２Ｖ以上である。
上述したように、この発明による不揮発性半導体記憶装置によれば、ソース線に抵抗を付加してソースにバックゲート電圧を加えるようにしたので、書戻し時のチャネル電流が抑制され、チャージポンプ回路の電流駆動能力を超えるようなチャネル性リーク電流の増大による書戻し不良が発生することはない。
【００７１】
そして、この不揮発性半導体記憶装置によれば、チャネル電流を抑制するために、従来技術において説明した負の基板電圧を発生させるような特別のチャージポンプ回路を設ける必要がない。また、チャージポンプ回路の電流駆動能力を増大させる必要がなく、すなわちチャージポンプ回路の回路面積を増大させる必要もない。したがって、デバイス面積の増大を抑えることができ、低コスト化を図ることができる。
【００７２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００７３】
［実施の形態１］
図１は、この発明による不揮発性半導体記憶装置１０の全体構成を示す概略ブロック図である。
【００７４】
図１を参照して、不揮発性半導体記憶装置１０は、内部にＲＯＭを用い、このＲＯＭに保持しているプログラムコードに基づいて書込および消去の制御を行なう書込＆消去制御部１２と、書込＆消去制御部１２に制御されて出力電圧Ｖｏｕｔ、ワード線電圧ＶＷＬおよびベリファイ電圧Ｖｖｅを発生する電圧発生部１４と、外部からアドレス信号ＡＤＲを受けるアドレスバッファ２４と、アドレスバッファ２４から内部アドレス信号を受け、電圧発生部１４から電圧の供給を受けてセレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１、ソース線ＳＬ、およびウェルの各電位を決定するＸデコーダ２６と、アドレスバッファ２４から内部アドレス信号を受けてデコードするＹデコーダ２８と、データ入出力信号ＤＩＯを授受するための入出力バッファ３０と、Ｙデコーダ２８の出力に基づいてデータ入出力信号に応じてメインビット線ＭＢＬに電圧を印加するコラム系制御回路３２と、メモリセルアレイ３４とを備える。
【００７５】
電圧発生部１４は、書込＆消去制御部１２からチャージポンプ活性化信号ＰＵＭＰＥ、スタンバイ信号ＣＸＨＲＤＹおよびリセット信号ＲＳＴＥを受け、これらの信号に応じて出力電圧Ｖｏｕｔを発生する電圧発生回路１６と、ワード線電圧ＶＷＬを発生するワード線ブースト回路１８と、ベリファイ電圧Ｖｖｅを発生するベリファイ電圧発生回路２０と、書込＆消去制御部１２によって制御され、出力電圧Ｖｏｕｔ、ワード線駆動電圧ＶＷＬおよびベリファイ電圧Ｖｖｅを受けて各内部回路に分配するディストリビュータ２２とを含む。
【００７６】
電圧発生回路１６は、外部電源電圧Ｖｃｃおよび接地電圧ＧＮＤを受けて動作し、出力電圧Ｖｏｕｔを発生するチャージポンプ回路からなる。
【００７７】
ワード線ブースト回路１８は、高速アクセスを実現するために、読出時に選択されたワード線ＷＬおよび選択されたセレクトゲートＳＧに供給する昇圧電位を発生する。
【００７８】
ベリファイ電圧発生回路２０は、ベリファイ動作において、ワード線ＷＬに供給するベリファイ電圧Ｖｖｅを発生する。
【００７９】
Ｘデコーダ２６は、図示しないが、ワード線ＷＬを選択するためのＷＬデコーダと、セレクトゲートＳＧを選択するためのＳＧデコーダと、選択されたメモリブロックに対応するウェル領域を選択するためのＷＥＬＬデコーダと、ソース線ＳＬを選択するためのＳＬデコーダとを含む。
【００８０】
コラム系制御回路３２は、読出動作時にデータ読出しを行ない、ベリファイ動作時に選択されたメモリセルトランジスタのしきい値判定を行なうセンスアンプと、ラッチ回路を有し、ラッチしているデータに基づいて書込時にメインビット線ＭＢＬに電圧を印加するか否かを決定するページバッファとを含む。
【００８１】
メモリセルアレイ３４は、分離されたウェルの内部にそれぞれが形成されるメモリブロックＭＢＬ０〜ＭＢＬｎを含む。不揮発性半導体記憶装置１０の消去動作は、このメモリブロックＭＢＬ０〜ＭＢＬｎの各々を単位として行なわれる。
【００８２】
メモリブロックＭＢＬ０は、メモリセル３８，４０と、セレクトゲート３６とを含む。メモリブロックＭＢＬ０では、Ｘデコーダ２６によって選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１およびソース線ＳＬに対応するメモリセルが選択される。書込動作においては、選択されたメモリセルは、メインビット線ＭＢＬからセレクトゲート３６およびサブビット線ＳＢＬを介して、データに対応する信号を受けてデータ保持を行なう。
【００８３】
なお、図１では、選択されたセレクトゲート線ＳＧＬ、ワード線ＷＬ０，ＷＬ１およびソース線ＳＬに対応するメモリセル３８，４０およびセレクトゲート３６が代表的に示されている。
【００８４】
すなわち、図１に示したメモリセルアレイ３４は、ビット線がメインビット線ＭＢＬおよびサブビット線ＳＢＬに階層化された、いわゆるＤＩＮＯＲ型のメモリセルアレイ構造を有する。
【００８５】
なお、便宜上、メモリセルアレイ３４は、ＤＩＮＯＲ型のメモリセルアレイ構成を有するものとしたが、以下の説明で明らかとなるように、本発明は、このような場合に限定されることなく、たとえば、いわゆるＮＯＲ型のメモリセルアレイ構成を有する不揮発性半導体記憶装置にも適用可能であって、より一般的には、フローティングゲート構造を有するメモリセルトランジスタで構成される不揮発性半導体記憶装置に適用可能である。
【００８６】
図１に示したメモリセルアレイ３４に含まれるメモリセルトランジスタ３８，４０等は、前述したサブスレッショルドＣＨＥによる書戻し動作が可能な構造を有している。
【００８７】
図２は、図１に示したメモリセル３８の構造を示す概略断面図である。また、図３は、図２において点線の円Ｘで示した部分を拡大して示す断面図である。
【００８８】
図２および図３を参照して、Ｐ型半導体基板（半導体基板）１の主表面に、高濃度のＰ型領域すなわちＰ＋領域（第１の導電型領域）１ａが設けられる。このＰ＋領域１ａ上に、第１のゲート絶縁膜（ゲート絶縁膜）３、多結晶シリコン等により構成されるフローティングゲート４、リーク防止対策のため酸化膜，窒化膜，酸化膜の３層構造を有し、ＯＮＯと略称される第２のゲート絶縁膜５および多結晶シリコン等により構成されるコントロールゲート６が積層された後、ゲート形状に加工されている。そのソース側およびドレイン側には、それぞれ絶縁膜であるサイドウォール７ａ，７ｂが設けられている。このフローティングゲート４、第２のゲート絶縁膜５およびコントロールゲート６によって２層ゲート電極が構成されている。
【００８９】
２層ゲート電極に近接して、高濃度のＮ型領域すなわちＮ＋領域２ｂ，２ｂ’が設けられる。Ｎ＋領域２ｂ’は、電界緩和層としてのＮ＋ドレイン領域であり、サイドウォール７ａ，７ｂをスペーサとして、さらに高濃度のＮ型ソース領域およびドレイン領域、すなわちＮ＋＋ソース領域２ａａおよびＮ＋＋ドレイン領域２ｂｂがそれぞれ設けられる。
【００９０】
以下、このメモリセル構造における特徴部分について簡単に説明する。
図２および図３の不純物プロファイルに関しては、トランジスタのホットキャリア劣化（ドレインアバランシェ電流の発生）を抑制するためには、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を用いればよいことが一般的に知られている。そこで、図１の不揮発性半導体記憶装置１０では、ＣＨＥにより電子注入を行なうフラッシュメモリのメモリセルにおいて、Ｐ＋領域１ａと接するＮ＋ドレイン領域２ｂのサイドウォール下部近傍で、Ｎ＋拡散層の濃度を低下させたＮ＋ドレイン領域２ｂ’を生成し、ドレインアバランシェ電流の発生を抑えるとともに、これに隣接するＰ＋領域１ａの濃度を高くしてＣＨＥ効率を稼ぐようにしている。
【００９１】
図４は、図１に示した不揮発性半導体記憶装置１０におけるメモリセルアレイ３４の回路構成を模式的に示す回路図である。
【００９２】
図４を参照して、メモリセルアレイ３４上には、上述したメモリセル構造を有するメモリセルトランジスタが行列状に配置される。なお、図４では、説明の関係上、行列状に配置されるメモリセルトランジスタのうち、１行についてのみが示され、以下の説明では、図４に示された範囲内で説明を行なう。
【００９３】
行列状に配置されたメモリセルトランジスタに対応して、ワード線ＷＬｍ−１〜ＷＬｍ＋１およびビット線ＢＬｎが配置される。各メモリセルトランジスタのドレイン、ソースおよびゲートは、それぞれビット線、ソース線およびワード線に接続される。メモリセルトランジスタＭＴ（ｍ，ｎ）を例に説明すると、メモリセルトランジスタＭＴ（ｍ，ｎ）のドレインはビット線ＢＬｎに、ソースは各メモリセルトランジスタに共通のソース線ＳＬに、ゲートにはワード線ＷＬｍがそれぞれ接続される。
【００９４】
各メモリセルトランジスタに共通のソース線ＳＬには、抵抗Ｒ１が接続される。抵抗Ｒ１の抵抗値をＲとし、サブスレッショルドＣＨＥによる書戻し時に各メモリセルトランジスタを流れるチャネル電流の総和をＩ＿ＣＨＥとすると、書戻し時にＲ×Ｉ＿ＣＨＥの自己バイアス電圧がバックゲート電圧として各メモリセルトランジスタのソース領域に加わる。
【００９５】
たとえば、上述した６４ｋＢの一括書戻しを想定した場合、Ｒ＝１００Ωの抵抗Ｒ１を設けると、４ｍＡのリーク電流に対して１００Ω×４ｍＡ＝０．４Ｖの電圧がソース領域に加えられる（以下、この電圧を「バックゲート電圧」と称する。）。
【００９６】
このバックゲート電圧によって、書戻し動作の初期段階において、低しきい値電圧の状態すなわち過消去状態にあるメモリセルトランジスタにおけるチャネル性リーク電流が抑制される。したがって、リーク電流の総和がチャージポンプ回路の電流駆動能力の範囲内に抑えられ、チャージポンプ回路によって電圧降下のないドレイン電圧が供給される。
【００９７】
図５は、上述したメモリセル構造を有するメモリセルトランジスタにおいて、バックゲート電圧が変化したときのコントロールゲート電圧Ｖｃｇに対するチャネル電流Ｉｄの依存性を示す図である。ここで、メモリセルトランジスタのしきい値電圧の初期値は２Ｖとし、ドレイン電圧Ｖｄ＝４Ｖ、基板電圧Ｖｓｕｂ＝０Ｖの条件で、ソース電圧Ｖｓを変化させている。
【００９８】
図５を参照して、ソース電圧Ｖｓがいずれの場合においても、コントロールゲート電圧Ｖｃｇを負電圧から上昇させていくと、ある電圧からコントロールゲート電圧Ｖｃｇの上昇に伴ってチャネル電流Ｉｄが増加する。これは、コントロールゲート電圧Ｖｃｇの上昇に伴うフローティングゲート電圧の上昇により、メモリセルトランジスタがＯＮすることによる。
【００９９】
そして、さらにコントロールゲート電圧Ｖｃｇを上昇させていくと、ソース電圧Ｖｓがいずれのケースにおいても、チャネル電流Ｉｄは、コントロールゲート電圧Ｖｃｇの変化に拘わらず一定となる。これは、ドレイン電圧Ｖｄによってドレイン領域近傍に形成された高電界領域において、チャネル領域を流れる電子がエネルギーが高められてフローティングゲートへ注入され、コントロールゲート電圧Ｖｃｇが上昇してもそれに見合う電子がフローティングゲートに注入される結果、フローティングゲート電位がほとんど変化しなくなり、チャネル電流が一定になるものと考えられる（このチャネル電流が一定になった状態を「チャネル電流プラトー」と称する。）。
【０１００】
そして、図５からわかるように、バックゲート電圧が０．４Ｖのとき、チャネル性リーク電流は、バックゲート電圧が加えられないときに比べて約１／３に抑制されている。
【０１０１】
ここで、バックゲート電圧を加えることによりチャネル電流が抑制される結果、フローティングゲートへのＣＨＥの注入効率も向上することについて、以下説明する。
【０１０２】
図５において、バックゲート電圧を加えることによって見かけ上のしきい値電圧が上昇しただけであれば、バックゲート電圧の上昇に伴って、コントロールゲート電圧Ｖｃｇの上昇によるチャネル電流Ｉｄの流れ始めるポイントが高電圧側へシフトするのみで、チャネル電流プラトー状態にあるときの電流値は、バックゲート電圧に拘わらず一定になるとも考えられる。
【０１０３】
しかしながら、バックゲート電圧に応じてチャネル電流プラトー状態における電流値が低くなっているのは、チャネルを流れる電子の数がバックゲート電圧の上昇によって減少した結果、ドレイン領域近傍の高電界領域においてより効果的に電子のエネルギーが高められる状態が発生し、フローティングゲートへのＣＨＥの注入効率が向上したためと考えられる。すなわち、電子数の減少により電子間の散乱が弱まるため、より効率的に電子のエネルギーが高められ、結果としてＣＨＥの注入効率が向上したものと考えられる。
【０１０４】
したがって、バックゲート電圧を加えることによって、より少ないチャネル電流状態で、バックゲート電圧を加えない場合に劣らない電子注入を行なうことができると考えられる。
【０１０５】
ここで、バックゲート電圧を加えることによって抑制される電流プラトー状態における電流レベルは、バックゲート電圧が加えられないときの１／２以下であることが好ましい。これは、チャネル電流が１／２以下に抑えられることに応じてチャージポンプ回路の面積も約１／２以下にすることができるからである。図５において、バックゲート電圧Ｖｓが０．２Ｖ以上でこの状態が実現されていることがわかる。したがって、バックゲート電圧を与える抵抗Ｒ１としては、０．２Ｖ以上のバックゲート電圧が生じるような抵抗値Ｒを有するものを設ければよい。
【０１０６】
図６は、バックゲート電圧を加えたときに過消去状態にあったメモリセルトランジスタが時間とともに書戻されていく様子を示す図である。図６は、従来技術の説明において示した図１８において、バックゲート電圧を加えたときのしきい値電圧の収束曲線▲３▼を追加したものである。
【０１０７】
図６を参照して、バックゲート電圧を加えたときのしきい値電圧Ｖｔｈの収束の様子を説明すると（曲線▲３▼）、書戻しの初期段階では、バックゲート電圧による効果によってドレイン電圧Ｖｄが確保される結果、ドレイン電圧Ｖｄが低下する曲線▲２▼に対して書戻しが早く進行する。そして、書戻しが進行すると、チャネル性リーク電流の総和が減少するので、自己整合的にバックゲート電圧が小さくなる。その結果、バックゲート電圧がなく、かつ、チャージポンプ回路の能力も十分である場合の理想的な収束曲線▲１▼に急速に近づいていく。
【０１０８】
したがって、この手法によれば、バックゲート電圧をしきい値電圧の収束の進行に応じて最適化することなく、自己整合的に最適な書戻しが行なわれる。
【０１０９】
なお、不揮発性半導体記憶装置１０において、このバックゲート電圧を与える抵抗Ｒ１を使用する場合と使用しない場合とで切替可能な構成としてもよい。
【０１１０】
図７は、バックゲート電圧を与える抵抗Ｒ１を備える不揮発性半導体記憶装置において、抵抗Ｒ１の使用／不使用を切替可能なメモリセルアレイの回路構成を模式的に示す回路図である。
【０１１１】
図７を参照して、このメモリセルアレイは、図４に示したメモリセルアレイの構成において、抵抗Ｒ１と直列に接続されるトランジスタＴＧ１と、抵抗Ｒ１およびトランジスタＴＧ１に対して並列に接続されるトランジスタＴＧ２とをさらに含む。
【０１１２】
書戻し時にチャージポンプ回路の電流駆動能力が不充分であって、ソース線ＳＬにバックゲート電圧を加える場合には、トランジスタＴＧ１がＯＮし、トランジスタＴＧ２がＯＦＦする。一方、ソース線ＳＬにバックゲート電圧を加えないで動作させる場合には、トランジスタＴＧ１がＯＦＦし、トランジスタＴＧ２がＯＮする。
【０１１３】
以上のように、実施の形態１による不揮発性半導体記憶装置１０によれば、ソース線ＳＬに抵抗Ｒ１を付加してバックゲート電圧を加えるようにしたので、書戻し時のチャネル電流が抑制され、チャージポンプ回路の電流駆動能力を超えるようなチャネル性リーク電流の増大による書戻し不良が発生することはない。
【０１１４】
そして、この不揮発性半導体記憶装置１０によれば、チャネル電流を抑制するために、従来技術において説明した負の基板電圧を発生させるような特別のチャージポンプ回路を設ける必要がない。また、チャージポンプ回路の電流駆動能力を増大させる必要がなく、すなわちチャージポンプ回路の回路面積を増大させる必要もない。したがって、デバイス面積の増大を抑えることができ、低コスト化を図ることができる。
【０１１５】
［実施の形態２］
実施の形態２では、実施の形態１による不揮発性半導体記憶装置１０において用いられた、バックゲート電圧を発生するための抵抗Ｒ１に代えて、チャネル幅が絞られたトランジスタが用いられる。
【０１１６】
実施の形態２による不揮発性半導体記憶装置の全体構成は、図１に示した実施の形態１による不揮発性半導体記憶装置１０の全体構成と同じであるので、その説明は繰返さない。また、実施の形態２による不揮発性半導体記憶装置におけるメモリセルの構造は、図２および図３において示したメモリセルの構造と同じであるので、その説明も繰返さない。
【０１１７】
図８は、実施の形態２による不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【０１１８】
図８を参照して、このメモリセルアレイは、図４に示したメモリセルアレイの構成において、抵抗Ｒ１に代えて、並列に接続されるトランジスタＴＷ１，ＴＷ２を含む。トランジスタＴＷ１のチャネル幅は、トランジスタＴＷ２のチャネル幅よりも狭く、ＯＮ抵抗が大きくなるように設計されている。
【０１１９】
書戻し時にチャージポンプ回路の電流駆動能力が不充分であって、ソース線ＳＬにバックゲート電圧を加える場合には、チャネル幅が狭くＯＮ抵抗の大きいトランジスタＴＷ１がＯＮし、トランジスタＴＷ２はＯＦＦする。一方、バックゲート電圧を小さくして使用する場合には、トランジスタＴＷ１がＯＦＦし、チャネル幅が広くＯＮ抵抗の小さいトランジスタＴＷ２がＯＮする。
【０１２０】
以上のように、実施の形態２による不揮発性半導体記憶装置によれば、バックゲート電圧を与える抵抗として、チャネル幅が狭くＯＮ抵抗が大きいトランジスタＴＷ１を備えたので、実施の形態１において説明した効果のほか、特別な抵抗素子を備える必要がなく、低コスト化をさらに図ることができる。
【０１２１】
［実施の形態３］
実施の形態３では、実施の形態１による不揮発性半導体記憶装置１０において用いられた、バックゲート電圧を発生するための抵抗Ｒ１に代えて、ゲート長を長くしたトランジスタが用いられる。
【０１２２】
実施の形態３による不揮発性半導体記憶装置の全体構成は、図１に示した実施の形態１による不揮発性半導体記憶装置１０の全体構成と同じであるので、その説明は繰返さない。また、実施の形態３による不揮発性半導体記憶装置におけるメモリセルの構造は、図２および図３において示したメモリセルの構造と同じであるので、その説明も繰返さない。
【０１２３】
図９は、実施の形態３による不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【０１２４】
図９を参照して、このメモリセルアレイは、図４に示したメモリセルアレイの構成において、抵抗Ｒ１に代えて、並列に接続されるトランジスタＴＬ１，ＴＬ２を含む。トランジスタＴＬ１のゲート長は、トランジスタＴＬ２のゲート長よりも長く、ＯＮ抵抗が大きくなるように設計されている。
【０１２５】
書戻し時にチャージポンプ回路の電流駆動能力が不充分であって、ソース線ＳＬにバックゲート電圧を加える場合には、ゲート長が長くＯＮ抵抗の大きいトランジスタＴＬ１がＯＮし、トランジスタＴＬ２はＯＦＦする。一方、バックゲート電圧を小さくして使用する場合には、トランジスタＴＬ１がＯＦＦし、ゲート長が短くＯＮ抵抗の小さいトランジスタＴＬ２がＯＮする。
【０１２６】
以上のように、実施の形態３による不揮発性半導体記憶装置によれば、バックゲート電圧を与える抵抗として、ゲート長が長くＯＮ抵抗が大きいトランジスタＴＬ１を備えたので、実施の形態２と同様に、実施の形態１において説明した効果のほか、特別な抵抗素子を備える必要がなく、低コスト化をさらに図ることができる。
【０１２７】
［実施の形態４］
実施の形態１では、バックゲート電圧を発生するための抵抗として１つの抵抗Ｒ１が備えられるが、実施の形態４では、抵抗値の異なる複数の抵抗が並列に備えられ、それらが選択的に用いられる。
【０１２８】
実施の形態４による不揮発性半導体記憶装置の全体構成は、図１に示した実施の形態１による不揮発性半導体記憶装置１０の全体構成と同じであるので、その説明は繰返さない。また、実施の形態４による不揮発性半導体記憶装置におけるメモリセルの構造は、図２および図３において示したメモリセルの構造と同じであるので、その説明も繰返さない。
【０１２９】
図１０は、実施の形態４による不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【０１３０】
図１０を参照して、このメモリセルアレイは、図４に示したメモリセルアレイの構成において、抵抗Ｒ１に代えて、抵抗値が異なる複数の抵抗ＲＬ，ＲＭ，ＲＳを備え、さらに、抵抗ＲＬ，ＲＭ，ＲＳをそれぞれ選択するためのトランジスタＴＧ３〜ＴＧ５を備える。抵抗ＲＬ，ＲＭ，ＲＳは、並列に接続され、抵抗ＲＬ，ＲＭ，ＲＳに対応してそれぞれトランジスタＴＧ３，ＴＧ４，ＴＧ５が設けられている。抵抗ＲＬ，ＲＭ，ＲＳの抵抗値の大きさは、抵抗ＲＬの抵抗値が最も大きく、続いて抵抗ＲＭ，ＲＳの順となっている。
【０１３１】
書戻しの初期段階では、抵抗値の大きい抵抗をソース線に付加することによって十分なバックゲート電圧を与え、チャージポンプ回路の電流駆動能力が上限にかからないようにチャネル電流を抑制する必要がある。しかしながら、書戻しが進むと、チャネル電流リークの総和は自己調整的に減少するので、チャージポンプ回路の電流駆動能力の問題は解消する。一方、電流駆動能力の問題がなければ、チャネル電流の抑制によるＣＨＥ注入効率の向上代があったとしても、チャネル電流の大きいほうが絶対的なＣＨＥ発生数が多く、書戻しは早く進行する。そこで、実施の形態４では、書戻し時に書戻し対象のメモリセルに加える電圧を所定のパルス幅を持ったパルスで複数回に分けて加え、与えたパルスの回数に応じてバックゲート電圧を加えるための抵抗を切替えるようにしている。
【０１３２】
書戻しの初期段階では、トランジスタＴＧ３〜ＴＧ５がそれぞれＯＮ，ＯＦＦ，ＯＦＦし、抵抗値の大きい抵抗ＲＬが選択される。これによって、チャージポンプ回路の電流駆動能力が上限を超えることなくチャネル電流が抑制され、書戻しが実行される。
【０１３３】
そして、書戻しパルス数が所定数を超えると、トランジスタＴＧ３〜ＴＧ５がそれぞれＯＦＦ，ＯＮ，ＯＦＦし、抵抗ＲＬの抵抗値よりも小さい抵抗値の抵抗ＲＭが選択される。さらに、書戻しパルス数が増加すると、トランジスタＴＧ３〜ＴＧ５がそれぞれＯＦＦ，ＯＦＦ，ＯＮし、抵抗ＲＭの抵抗値よりもさらに小さい抵抗値の抵抗ＲＳが選択される。
【０１３４】
なお、上述の説明では、バックゲート電圧を与えるための抵抗は３つ設けられているが、その数は３つに限られるものではなく、一括して書戻しが行なわれるメモリブロックの容量やチャージポンプ回路の容量などによって、適切な数の抵抗が設けられる。
【０１３５】
以上のように、実施の形態４による不揮発性半導体記憶装置によれば、バックゲート電圧を与える抵抗として抵抗値の異なる複数の抵抗を備え、書戻しの進行とともに抵抗値の小さな抵抗を順次選択するようにしたので、書戻しの初期段階から終了まで、全期間においてより適切な書戻し動作が実現される。
【０１３６】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３７】
【発明の効果】
この発明による不揮発性半導体記憶装置によれば、ソース線に抵抗素子を付加してソースにバックゲート電圧を加えるようにしたので、書戻し時のチャネル電流が抑制され、チャージポンプ回路の電流駆動能力を超えるようなチャネル性リーク電流の増大による書戻し不良が発生することはない。
【０１３８】
また、チャネル電流が抑制されてもＣＨＥの注入効率が向上するので、チャネル電流の抑制による書戻し動作の遅延も発生しない。
【０１３９】
そして、この不揮発性半導体記憶装置によれば、チャネル電流を抑制するために、従来技術において説明した負の基板電圧を発生させるような特別のチャージポンプ回路を設ける必要がない。また、チャージポンプ回路の電流駆動能力を増大させる必要がなく、すなわちチャージポンプ回路の回路面積を増大させる必要もない。したがって、デバイス面積の増大を抑えることができ、低コスト化を図ることができる。
【図面の簡単な説明】
【図１】この発明による不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】図１に示すメモリセルの構造を示す概略断面図である。
【図３】図２において点線の円Ｘで示した部分を拡大して示す断面図である。
【図４】図１に示す不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【図５】バックゲート電圧が変化したときのコントロールゲート電圧に対するチャネル電流の依存性を示す図である。
【図６】バックゲート電圧を加えたときに過消去状態にあったメモリセルトランジスタが時間とともに書戻されていく様子を示す図である。
【図７】バックゲート電圧を与える抵抗の使用／不使用を切替可能なメモリセルアレイの回路構成を模式的に示す回路図である。
【図８】実施の形態２による不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【図９】実施の形態３による不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【図１０】実施の形態４による不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を模式的に示す回路図である。
【図１１】従来のフラッシュメモリ等の不揮発性半導体記憶装置におけるメモリセルアレイの回路構成を示す回路図である。
【図１２】フローティングゲート型メモリセルトランジスタの構造を模式的に示す断面図である。
【図１３】図１２に示すフローティングゲート型メモリセルトランジスタにおける、ＣＨＥによるデータ書込時の一般的な電圧配置を示す図である。
【図１４】消去前のしきい値電圧の分布を示す図である。
【図１５】消去途中のしきい値電圧の分布を示す図である。
【図１６】消去終了後のしきい値電圧の分布を示す図である。
【図１７】単体のメモリセルトランジスタについてドレイン電流のゲート電圧依存性を示す概念図である。
【図１８】過消去状態にあったメモリセルトランジスタが時間とともに書戻されていく様子を示す図である。
【図１９】過消去状態にあったメモリセルトランジスタが書戻され、しきい値電圧の分布が狭帯化された様子を示す図である。
【図２０】自己選択的な書戻しを用いた書戻しの消去シーケンスを説明するためのフローチャートである。
【図２１】自己選択的な書戻し手法によって所定数のメモリセルトランジスタに対して一括して書戻しを行なう際のリーク電流の総和を概念的に説明するための図である。
【図２２】書戻し時のリーク電流の総和とチャージポンプ回路の出力電圧との関係を示す図である。
【図２３】サブスレッショルドＣＨＥによる書戻しを行なった際の、しきい値電圧の収束の印加ドレイン電圧依存性を示す図である。
【符号の説明】
１　Ｐ型半導体基板、１ａ　Ｐ＋領域、２ａａ　Ｎ＋＋ソース領域、２ｂｂ　Ｎ＋＋ドレイン領域、２ｂ’　Ｎ＋ドレイン領域、３　第１のゲート絶縁膜、４フローティングゲート、６　コントロールゲート、７ａ，７ｂ　サイドウォール、１０　不揮発性半導体記憶装置、１２　書込＆消去制御部、１４　電圧発生部、１６　電圧発生回路、１８　ワード線ブースト回路、２０　ベリファイ電圧発生回路、２２　ディストリビュータ、２４　アドレスバッファ、２６　Ｘデコーダ、２８　Ｙデコーダ、３０　入出力バッファ、３２　コラム系制御回路、３４　メモリセルアレイ、３６　セレクトゲート、３８，４０　メモリセル、Ｒ１，ＲＬ，ＲＭ，ＲＳ　抵抗、ＴＧ１〜ＴＧ５，ＴＷ１，ＴＷ２，ＴＬ１，ＴＬ２
トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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