(57)【要約】【課題】ＳＲＡＭのメモリセルサイズを縮小する。【解決手段】ＳＲＡＭのメモリセルは、２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）で構成されている。ｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、ｎチャネル型の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上方に形成されている。縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のそれぞれは、主として下部半導体層４７、中間半導体層４８および上部半導体層４９がこの順に積層された四角柱状の積層体（Ｐ）と、積層体（Ｐ）の側壁の表面に形成された酸化シリコンからなるゲート絶縁膜５３と、積層体（Ｐ）の側壁を覆うように形成されたゲート電極５４とによって構成されている。縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、完全空乏型ＭＩＳＦＥＴで構成されている。【選択図】　　図３
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【特許請求の範囲】
【請求項１】
一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記相補性データ線は、前記第１および第２縦型ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記相補性データ線は、前記積層体の上部を、前記積層体を横切るように延在して配置され、
前記ワード線は、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極に電気的に接続され、かつ前記相補性データ線の下層に形成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第１および第２縦型ＭＩＳＦＥＴは、完全空乏型ＭＩＳＦＥＴで構成されていることを特徴とする半導体記憶装置。
【請求項４】
一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴおよび前記第２駆動ＭＩＳＦＥＴが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記積層体の側壁部の周囲を囲むように形成されていることを特徴とする半導体記憶装置。
【請求項５】
一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第１駆動ＭＩＳＦＥＴのドレイン領域上に前記第１縦型ＭＩＳＦＥＴのソース、ドレインの一方が平面的に重なる部分を有するように構成され、
前記第２駆動ＭＩＳＦＥＴのドレイン領域上に前記第２縦型ＭＩＳＦＥＴのソース、ドレインの一方が平面的に重なる部分を有するように構成されることを特徴とする半導体記憶装置。
【請求項６】
一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第１および第２縦型ＭＩＳＦＥＴの積層体は、互いに第１方向に離隔して配置され、
前記ワード線は、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極に電気的に接続され、かつ前記第１および第２縦型ＭＩＳＦＥＴの積層体の側壁を覆うように前記第１方向に延在して配置され、
前記相補性データ線は、前記ワード線、前記第１および第２縦型ＭＩＳＦＥＴよりも上部に形成され、かつ前記第１方向に直交する第２方向に延在して配置され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続されていることを特徴とする半導体記憶装置。
【請求項７】
一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備えたメモリセルを有する半導体記憶装置であって、
半導体基板の主面に形成された前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとを交差結合する１対のクロスカップル配線が、前記第１および第２駆動ＭＩＳＦＥＴの上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴは、前記クロスカップル配線よりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記相補性データ線は、前記第１および第２縦型ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続されていることを特徴とする半導体記憶装置。
【請求項８】
一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記交差結合の電荷蓄積ノードに容量素子が接続されていることを特徴とする半導体記憶装置。
【請求項９】
前記駆動ＭＩＳＦＥＴのドレイン領域の下部に前記容量素子が形成され、
前記容量素子の一方の電極は、前記駆動ＭＩＳＦＥＴのドレイン領域に電気的に接続されていることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記容量素子の上部に前記縦型ＭＩＳＦＥＴが形成され、前記容量素子の一方の電極は、前記駆動ＭＩＳＦＥＴのドレイン領域に電気的に接続されていることを特徴とする請求項８記載の半導体記憶装置。
【請求項１１】
一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
一対の基準電圧線が第１方向に延在するように配置され、
前記第１および第２駆動ＭＩＳＦＥＴは、前記第１方向に直交する第２方向において、前記一対の基準電圧線間に配置され、
前記第１駆動ＭＩＳＦＥＴのソースは、一方の基準電圧線に電気的に接続され、
前記第２駆動ＭＩＳＦＥＴのソースは、他方の基準電圧線に電気的に接続され、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有することを特徴とする半導体記憶装置。
【請求項１２】
前記ワード線は、前記第１方向に延在するように配置されると共に、前記第１および第２縦型ＭＩＳＦＥＴのゲートに電気的に接続され、前記第２方向において、前記一対の基準電圧線間に配置されることを特徴とする請求項１１記載の半導体記憶装置。
【請求項１３】
前記相補性データ線は、前記第２方向に延在するように配置され、かつ前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続されていることを特徴とする請求項１１または１２記載の半導体記憶装置。
【請求項１４】
一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
一対の基準電圧線が第１方向に延在するように配置され、
前記第１および第２駆動ＭＩＳＦＥＴは、前記第１方向に直交する第２方向において、前記一対の基準電圧線間に配置され、
前記第１駆動ＭＩＳＦＥＴのソースは、一方の基準電圧線に電気的に接続され、
前記第２駆動ＭＩＳＦＥＴのソースは、他方の基準電圧線に電気的に接続され、
前記第１および第２縦型ＭＩＳＦＥＴは、前記基準電圧線、前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有することを特徴とする半導体記憶装置。
【請求項１５】
前記ワード線は、前記第１方向に延在するように配置されると共に、前記第１および第２縦型ＭＩＳＦＥＴのゲートに電気的に接続され、さらに、前記基準電圧線よりも上部に形成され、かつ前記第２方向において、前記一対の基準電圧線間に配置されることを特徴とする請求項１４記載の半導体記憶装置。
【請求項１６】
前記基準電圧線のそれぞれは、前記第２方向に沿って隣接する２個のメモリセルによって共用されていることを特徴とする請求項１４または１５記載の半導体記憶装置。
【請求項１７】
前記相補性データ線は、前記第２方向に延在するように配置され、かつ前記第１および第２縦型ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続されていることを特徴とする請求項１４または１６記載の半導体記憶装置。
【請求項１８】
前記基準電圧線のそれぞれは、前記第２方向に沿って隣接する２個のメモリセルによって共用されていることを特徴とする請求項１１から１７のいずれか一項に記載の半導体記憶装置。
【請求項１９】
前記ワード線が延在する第１方向に沿って配置された複数のメモリセルは、前記第１方向において、互いに同一のレイアウトで形成されていることを特徴とする請求項１から１８のいずれか一項に記載の半導体記憶装置。
【請求項２０】
前記ワード線が延在する第１方向に直交する第２方向に沿って配置された複数のメモリセルは、前記第１方向に沿ったメモリセル間の境界線に対して線対称のレイアウトで形成されていることを特徴とする請求項１から１９のいずれか一項に記載の半導体記憶装置。
【請求項２１】
前記第１および第２縦型ＭＩＳＦＥＴ、前記第１および第２駆動ＭＩＳＦＥＴは、メモリセル形成領域において、その中心点に対して点対称で形成されていることを特徴とする請求項１から２０のいずれか一項に記載の半導体記憶装置。
【請求項２２】
前記ワード線は、前記第１および第２縦型ＭＩＳＦＥＴを覆う絶縁膜に形成された配線溝に埋め込まれて形成され、かつ前記第１および第２縦型ＭＩＳＦＥＴのゲート電極よりも低抵抗の導電層を含むことを特徴とする請求項１から２１のいずれか一項に記載の半導体記憶装置。
【請求項２３】
前記第１および第２縦型ＭＩＳＦＥＴのゲート電極は、前記積層体の側壁に対して自己整合的にサイドスペーサ状に形成されていることを特徴とする請求項１から２２のいずれか一項に記載の半導体記憶装置。
【請求項２４】
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれと、前記第１および第２駆動ＭＩＳＦＥＴのそれぞれは、前記積層体の下部に形成された耐酸化性導電膜からなる接続用導電層を介して電気的に接続されていることを特徴とする請求項１から２３のいずれか一項に記載の半導体記憶装置。
【請求項２５】
一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
半導体基板の主面のメモリセル形成領域に前記第１および第２駆動ＭＩＳＦＥＴ、周辺回路形成領域に周辺ＭＩＳＦＥＴが形成され、
前記第１および第２駆動ＭＩＳＦＥＴのソース領域に接続する配線と、前記周辺ＭＩＳＦＥＴ間を接続する配線とが同層の配線層で構成され、
前記メモリセル形成領域において、前記第１および第２縦型ＭＩＳＦＥＴは、前記第１および第２駆動ＭＩＳＦＥＴおよび前記配線よりも上部に形成されていることを特徴とする半導体記憶装置。
【請求項２６】
前記第１駆動ＭＩＳＦＥＴのドレイン領域と、前記第２駆動ＭＩＳＦＥＴのゲート電極とを接続するプラグは、前記第１駆動ＭＩＳＦＥＴのソース領域と前記配線とを接続するプラグとは異なるプラグ層で構成されることを特徴とする請求項２５記載の半導体記憶装置。
【請求項２７】
前記第１および第２駆動ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴで構成され、前記第１および第２縦型ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴで構成され、
前記積層体の膜厚は０．１μｍ以下であり、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記積層体の側壁部の周囲を囲むように形成され、
前記第１および第２縦型ＭＩＳＦＥＴは、完全空乏型ＭＩＳＦＥＴで構成されていることを特徴とする請求項１から２６のいずれか一項に記載の半導体記憶装置。
【請求項２８】
前記第１および第２駆動ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴで構成され、前記第１および第２縦型ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴで構成され、
情報の保持時に、前記ワード線に第１電圧、前記一対の相補性データ線に第２電圧がそれぞれ印加され、
前記ワード線は、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極に電気的に接続され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続され、
前記第１および第２駆動ＭＩＳＦＥＴのソース領域には第３電圧が印加され、前記第１電圧および第２電圧は前記第３電圧よりも高いことを特徴とする請求項１から２７のいずれか一項に記載の半導体記憶装置。
【請求項２９】
前記第１および第２駆動ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴで構成され、前記第１および第２縦型ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴで構成され、
前記第１および第２縦型ＭＩＳＦＥＴのオフ時のリーク電流は、前記第１および第２駆動ＭＩＳＦＥＴのオフ時のリーク電流よりも大きいことを特徴とする請求項１から２８のいずれか一項に記載の半導体記憶装置。
【請求項３０】
一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置の製造方法であって、
（ａ）半導体基板の主面に前記第１および第２ＭＩＳＦＥＴを形成する工程、
（ｂ）前記第１および第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜に第１および第２接続孔を形成し、前記第１接続孔を通じて前記第１ＭＩＳＦＥＴのドレインと前記第２ＭＩＳＦＥＴのゲート電極とを電気的に接続すると共に、前記第２接続孔を通じて前記第２ＭＩＳＦＥＴのドレインと前記第１ＭＩＳＦＥＴのゲート電極とを電気的に接続する工程、
を含み、
前記（ｃ）工程において、前記第１接続孔を形成するためのフォトリソグラフィ工程およびエッチング工程は、前記第２接続孔を形成するためのフォトリソグラフィ工程およびエッチング工程とは異なることを特徴とする半導体記憶装置の製造方法。
【請求項３１】
前記（ｃ）工程は、前記第１接続孔および前記第２接続孔にプラグを埋め込む工程を含むことを特徴とする請求項３０記載の半導体記憶装置の製造方法。
【請求項３２】
一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置の製造方法であって、前記第１および第２ＭＩＳＦＥＴのそれぞれのゲート電極を形成する工程は、前記ゲート電極を構成する導電膜を前記半導体基板の主面の第１方向に沿ってパターニングする第１工程と、前記導電膜を前記第１方向と交差する第２方向に沿ってパターニングする第２工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項３３】
一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置の製造方法であって、
（ａ）半導体基板の主面に前記第１および第２ＭＩＳＦＥＴを形成する工程、
（ｂ）前記第１および第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜を介して耐酸化性の接続用導電層を形成する工程、
（ｃ）前記接続用導電層上に、縦型ＭＩＳＦＥＴのソース、チャネル領域およびドレインを含み、前記半導体基板の主面に垂直な方向に延在する積層体を形成する工程、
（ｄ）前記積層体の側壁部にゲート絶縁膜を形成する工程、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項３４】
前記接続用導電層は、タングステンシリサイドからなり、前記ゲート絶縁膜は熱酸化により形成されることを特徴とする請求項３３記載の半導体記憶装置の製造方法。
【請求項３５】
一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置の製造方法であって、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記積層体を形成する工程は、前記積層体を構成する膜の上部に前記膜をエッチングするためのマスク層を形成する工程と、前記マスク層の上部にフォトレジストパターンを形成する工程と、前記フォトレジストパターンを細線化する工程と、前記細線化されたフォトレジストパターンをマスクにして前記マスク層をエッチングする工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項３６】
一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有し、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、
（ａ）前記半導体基板の主面に前記第１および第２ＭＩＳＦＥＴを形成する工程、
（ｂ）前記第１および第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜の上部に、不純物がドープされた第１アモルファスシリコン膜と、前記第１アモルファスシリコン膜よりも低濃度の第２アモルファスシリコン膜とを堆積する工程、
（ｄ）前記第１および第２アモルファスシリコン膜に第１アニール処理を施して結晶化する工程、
（ｅ）前記（ｄ）工程の後、不純物がドープされた第３アモルファスシリコン膜を堆積して積層膜を形成する工程、
（ｆ）前記第３アモルファスシリコン膜に、第２アニール処理を施して結晶化する工程、
（ｇ）前記（ｆ）工程の後、前記積層膜をパターニングすることにより前記積層体を形成する工程、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項３７】
前記（ｅ）工程よりも前に、前記第２アモルファスシリコン膜に不純物を導入する工程を含むことを特徴とする３６記載の半導体記憶装置の製造方法。
【請求項３８】
一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置の製造方法であって、
（ａ）半導体基板の主面に前記第１および第２ＭＩＳＦＥＴを形成する工程、
（ｂ）前記第１および第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜を介して第１および第２縦型ＭＩＳＦＥＴのソース、チャネル領域およびドレインを含み、前記半導体基板の主面に垂直な方向に延在する積層体を形成する工程、
（ｃ）前記積層体を覆うように絶縁膜を形成する工程、
（ｄ）前記絶縁膜に配線溝を形成する工程、
（ｅ）前記配線溝に導電膜を埋め込むことで、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極に電気的に接続する前記ワード線を形成する工程、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項３９】
一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置の製造方法であって、
（ａ）半導体基板の主面に前記第１および第２ＭＩＳＦＥＴを形成する工程、
（ｂ）前記第１および第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜を介して縦型ＭＩＳＦＥＴのソース、チャネル領域およびドレインを含み、前記半導体基板の主面に垂直な方向に延在する積層体を形成する工程、
（ｃ）前記積層体の側壁部にゲート絶縁膜を介して、前記縦型ＭＩＳＦＥＴのゲート電極を、前記積層体の側壁に対して自己整合的にサイドスペーサ状に形成する形成する工程、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項４０】
さらに、前記積層体を覆うように絶縁膜を形成する工程と、前記絶縁膜に、前記縦型ＭＩＳＦＥＴのゲート電極を露出する配線溝を形成する工程と、前記配線溝に導電膜を埋め込むことで、前記ゲート電極に電気的に接続されたワード線を形成する工程とを含むことを特徴とする請求項３９記載の半導体記憶装置の製造方法。
【請求項４１】
半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを備えた縦型ＭＩＳＦＥＴを有する半導体記憶装置の製造方法であって、
（ａ）前記半導体基板の主面上に第１絶縁膜を介して縦型ＭＩＳＦＥＴのソース、チャネル領域およびドレインを含み、前記半導体基板の主面に垂直な方向に延在する前記積層体を形成する工程、
（ｂ）前記積層体の側壁部にゲート絶縁膜を介して、前記縦型ＭＩＳＦＥＴのゲート電極を、前記積層体の側壁に対して自己整合的にサイドスペーサ状に形成する形成する工程、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項４２】
半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを備えた縦型ＭＩＳＦＥＴを有する半導体記憶装置の製造方法であって、
（ａ）前記半導体基板の主面上に、不純物がドープされた第１アモルファスシリコン膜と、前記第１アモルファスシリコン膜よりも低濃度の第２アモルファスシリコン膜とを堆積する工程、
（ｂ）前記第１および第２アモルファスシリコン膜に第１アニール処理を施して結晶化する工程、
（ｃ）前記（ｂ）工程の後、不純物がドープされた第３アモルファスシリコン膜を堆積して積層膜を形成する工程、
（ｄ）前記第３アモルファスシリコン膜に、第２アニール処理を施して結晶化する工程、
（ｅ）前記（ｄ）工程の後、前記積層膜をパターニングすることにより前記積層体を形成する工程、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項４３】
前記（ｃ）工程の前に、前記第２アモルファスシリコン膜に不純物を導入する工程を含むことを特徴とする請求項４２記載の半導体記憶装置の製造方法。
【請求項４４】
半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを備えた縦型ＭＩＳＦＥＴを有する半導体記憶装置の製造方法であって、
前記積層体を形成する工程は、前記積層体を構成する膜の上部に前記膜をエッチングするためのマスク層を形成する工程と、前記マスク層の上部にフォトレジストパターンを形成する工程と、前記フォトレジストパターンを細線化する工程と、前記細線化されたフォトレジストパターンをマスクにして前記マスク層をエッチングする工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項４５】
前記積層体の膜厚は０．１μｍ以下であり、
前記縦型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記積層体の側壁部の周囲を囲むように形成され、
前記縦型ＭＩＳＦＥＴは、完全空乏型ＭＩＳＦＥＴで構成されていることを特徴とする請求項３３から４４のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項４６】
前記積層体の側壁部にゲート絶縁膜を介して、前記縦型ＭＩＳＦＥＴのゲート電極を、前記積層体の側壁に対して自己整合的にサイドスペーサ状に形成することを特徴とする請求項３０から３２、４１から４５のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項４７】
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのゲート電極は、２層の多結晶シリコン膜を含んで構成され、前記２層の多結晶シリコン膜の界面を介した膜間で結晶粒の結晶方位が連続していることを特徴とする請求項１記載の半導体記憶装置。
【請求項４８】
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれを構成する前記積層体に形成された前記チャネル領域中の不純物濃度ピークは、前記チャネル領域の中心よりも上方または下方にずれていることを特徴とする請求項３記載の半導体記憶装置。
【請求項４９】
前記不純物濃度ピークは、前記チャネル領域の中心よりも前記メモリセルの蓄積ノード側にずれていることを特徴とする請求項４８記載の半導体記憶装置。
【請求項５０】
前記接続用導電層は、タングステンシリサイド膜の単層膜、または金属膜の上部にタングステンシリサイド膜が積層された多層膜からなることを特徴とする請求項２４記載の半導体記憶装置。
【請求項５１】
複数のＭＩＳＦＥＴで構成された周辺回路をさらに含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部は、そのゲート電極の端部の曲率半径が、前記第１および第２駆動ＭＩＳＦＥＴのゲート電極の端部の曲率半径と同じであることを特徴とする請求項１記載の半導体記憶装置。
【請求項５２】
複数のＭＩＳＦＥＴで構成された周辺回路をさらに含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部は、そのゲート電極の端部の曲率半径が、前記第１および第２駆動ＭＩＳＦＥＴのゲート電極の端部の曲率半径よりも大であることを特徴とする請求項１記載の半導体記憶装置。
【請求項５３】
複数のＭＩＳＦＥＴで構成された周辺回路をさらに含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部のゲート電極は、活性領域の外部に延在する部分の長さが、前記第１および第２駆動ＭＩＳＦＥＴのゲート電極の活性領域の外部に延在する部分の長さと同じであることを特徴とする請求項１記載の半導体記憶装置。
【請求項５４】
複数のＭＩＳＦＥＴで構成された周辺回路をさらに含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部のゲート電極は、活性領域の外部に延在する部分の長さが、前記第１および第２駆動ＭＩＳＦＥＴのゲート電極の活性領域の外部に延在する部分の長さよりも大であることを特徴とする請求項１記載の半導体記憶装置。
【請求項５５】
一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有し、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、
前記第１および第２ＭＩＳＦＥＴのゲート電極を形成する工程は、
（ａ）ゲート電極用導電膜上に形成した薄膜を前記半導体基板の主面の第１方向に沿ってパターニングする第１工程と、
（ｂ）前記薄膜を前記第１方向と交差する第２方向に沿ってパターニングする第２工程と、
（ｃ）前記第１および第２工程でパターニングされた前記薄膜をマスクにして前記ゲート電極用導電膜をパターニングする第３工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項５６】
複数のＭＩＳＦＥＴで構成された周辺回路をさらに含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部のゲート電極は、前記第１工程または前記第２工程のいずれか一方の工程でパターニングされた前記薄膜をマスクにして前記ゲート電極用導電膜をパターニングすることにより形成されることを特徴とする請求項５５記載の半導体記憶装置の製造方法。
【請求項５７】
複数のＭＩＳＦＥＴで構成された周辺回路をさらに含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部のゲート電極は、前記第１工程および前記第２工程のいずれか一方の工程でパターニングされた前記薄膜をマスクにして前記ゲート電極用導電膜をパターニングすることにより形成されることを特徴とする請求項５５記載の半導体記憶装置の製造方法。
【請求項５８】
前記薄膜は、無機系絶縁膜からなることを特徴とする請求項５５記載の半導体記憶装置の製造方法。
【請求項５９】
一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有し、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、
前記第１および第２縦型ＭＩＳＦＥＴのゲート電極を形成する工程は、
（ａ）前記半導体基板上にアモルファス状態の第１ゲート電極用導電膜を堆積する第１工程と、
（ｂ）前記第１ゲート電極用導電膜上に多結晶状態の第２ゲート電極用導電膜を堆積する第２工程と、
（ｃ）前記半導体基板を熱処理し、前記第２ゲート電極用導電膜を種結晶として前記第１ゲート電極用導電膜を多結晶化する第３工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項６０】
一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合した複数のメモリセルを有し、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、
前記半導体基板上に、前記ワード線の延在方向に沿って互いに隣接する前記積層体の間隔の２分の１よりも厚く、かつ前記ワード線の延在方向と直交する方向に沿って互いに隣接する前記積層体の間隔よりも薄い膜厚を有するゲート電極用導電膜を堆積することによって、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極と前記ワード線とを同時に形成する工程を含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造技術に関し、特に、４個のＭＩＳＦＥＴでメモリセルを構成したＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を有する半導体記憶装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
汎用の大容量半導体記憶装置の一種であるＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、例えば４個のｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）と２個のｐチャネル型ＭＩＳＦＥＴとでメモリセルを構成している。しかし、この種のいわゆる完全ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＳＲＡＭは、半導体基板の主面に６個のＭＩＳＦＥＴを平面的に配置するので、メモリセルサイズの縮小が困難である。
【０００３】
【発明が解決しようとする課題】
そこで、６個のＭＩＳＦＥＴで構成したＳＲＡＭセルについて、例えば特開平８−８８３２８号公報や、特開平５−２０６３９４号公報に記載されているように、メモリセルを構成する複数個のＭＩＳＦＥＴの一部を、溝の側壁にチャネル部を形成し、この溝を埋め込むようにゲート電極を形成したＭＩＳＦＥＴで構成することによって、メモリセルサイズの縮小を図る技術が提案されている。
【０００４】
ところで、メモリセルのサイズは、メモリセルを構成するトランジスタの数によって律速される。例えば前述した４個のｎチャネル型ＭＩＳＦＥＴと２個のｐチャネル型ＭＩＳＦＥＴを半導体基板上に並べて配置する完全ＣＭＯＳ型ＳＲＡＭの場合は、トランジスタ６個分のスペースを必要とし、メモリセルサイズがさらに増大すると共に、製造工程が複雑になる。また、この完全ＣＭＯＳ型ＳＲＡＭは、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを分離するウエル分離領域が必要となるので、メモリセルサイズがさらに増大する。
【０００５】
また、ＳＲＡＭセルを、薄膜トランジスタを用いたトランジスタで構成する技術については、例えば特開平６−１０４４０５号公報に記載されている。この公報に示されるように、薄膜トランジスタのソース、チャネル領域、ドレインを、ビット線の延在方向と同一の方向に延在するポリシリコン層内に、その延在方向に配置している。
【０００６】
このように、薄膜トランジスタのソース、チャネル領域、ドレインを基板の主面と平行な平面に配置するので、その延在方向にそれぞれの領域が必要となり、また薄膜トランジスタに接続する配線の配置などの領域が必要となるので、メモリセルサイズが増大する。
【０００７】
また、薄膜トランジスタを用いた４個のトランジスタのＳＲＡＭセルの回路構成については、例えば特開平５−６２４７４号公報に記載されている。しかし、この公報には、薄膜トランジスタの具体的構造が記載されていない。
【０００８】
本発明の目的は、ＳＲＡＭのメモリセルサイズを縮小することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要について説明すれば、次のとおりである。
【００１１】
本発明の半導体記憶装置は、一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有しており、
前記第１縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１駆動ＭＩＳＦＥＴの上部に形成され、前記第２縦型ＭＩＳＦＥＴは、前記半導体基板の主面に形成された前記第２駆動ＭＩＳＦＥＴの上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有している。
【００１２】
前記縦型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記積層体の側壁部の周囲を囲むように、前記積層体の側壁に対して自己整合的にサイドスペーサ状に形成される。
【００１３】
前記縦型ＭＩＳＦＥＴは、完全空乏型ＭＩＳＦＥＴで構成される。
【００１４】
前記交差結合の電荷蓄積ノードに容量素子が接続されている。
【００１５】
前記相補性データ線は、前記縦型ＭＩＳＦＥＴよりも上部に形成され、前記縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続されて、前記ワード線は前記縦型ＭＩＳＦＥＴのゲートに電気的に接続されている。
【００１６】
前記相補性データ線は、前記積層体の上部を、前記積層体を横切るように延在して配置され、前記ワード線は、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極に電気的に接続され、かつ前記相補性データ線の下層に形成されている。
【００１７】
前記第１駆動ＭＩＳＦＥＴのドレイン領域上に前記第１縦型ＭＩＳＦＥＴのソース、ドレインの一方が平面的に重なる部分を有するように構成され、前記第２駆動ＭＩＳＦＥＴのドレイン領域上に前記第２縦型ＭＩＳＦＥＴのソース、ドレインの一方が平面的に重なる部分を有するように構成される。
【００１８】
また、上記半導体記憶装置は、次のような方法によって製造される。
【００１９】
前記交差結合のための接続孔形成工程において、一方の接続孔を形成するためのフォトリソグラフィ工程およびエッチング工程は、他方の接続孔を形成するためのフォトリソグラフィ工程およびエッチング工程とは異なる。
【００２０】
前記積層体を形成する工程は、前記積層体を構成する膜の上部に前記膜をエッチングするためのマスク層を形成する工程と、前記マスク層の上部にフォトレジストパターンを形成する工程と、前記フォトレジストパターンを細線化する工程と、前記細線化されたフォトレジストパターンをマスクにして前記マスク層をエッチングする工程とを含む。
【００２１】
また、前記縦型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記積層体の側壁部の周囲を囲むように、前記積層体の側壁に対して自己整合的にサイドウォールスペーサ状に形成する。
【００２２】
また、配線溝に導電膜を埋め込むことで、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極に電気的に接続するワード線を形成する。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
図１は、本発明の一実施の形態であるＳＲＡＭのメモリセルの等価回路図である。図に示すように、このＳＲＡＭのメモリセル（ＭＣ）は、一対の相補性データ線（ＢＬＴ、ＢＬＢ）とワード線（ＷＬ）との交差部に配置された２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）によって構成されている。２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、ｎチャネル型ＭＩＳＦＥＴで構成されており、２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、後述する縦型構造のｐチャネル型ＭＩＳＦＥＴで構成されている。
【００２５】
縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のそれぞれのゲート電極は、１本のワード線（ＷＬ）に接続されている。縦型ＭＩＳＦＥＴ（ＳＶ１）のソース、ドレインの一方は、相補性データ線（ＢＬＴ、ＢＬＢ）の一方（ＢＬＴ）に接続され、ソース、ドレインの他方は、駆動ＭＩＳＦＥＴ（ＤＲ１）のドレインと駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極とに接続されて一方の蓄積ノード（Ａ）を構成する。また、縦型ＭＩＳＦＥＴ（ＳＶ２）のソース、ドレインの一方は、相補性データ線（ＢＬＴ、ＢＬＢ）の他方（ＢＬＢ）に接続され、ソース、ドレインの他方は駆動ＭＩＳＦＥＴ（ＤＲ２）のドレインと駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極とに接続されて他方の蓄積ノード（Ｂ）を構成する。メモリセル（ＭＣ）の蓄積ノード（Ａ、Ｂ）のうち、一方はＨ（Ｈｉｇｈ）レベルに、他方はＬ（Ｌｏｗ）レベルに保持され、１ビットの情報を記憶する。
【００２６】
このように、本実施の形態のメモリセル（ＭＣ）は、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とが交差結合（ｃｌｏｓｅ−ｃｏｕｐｌｅｄ）し、１ビットの情報を記憶する情報蓄積部を構成している。駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのソースは、例えば０Ｖの基準電圧（Ｖｓｓ）に接続されている。
【００２７】
本実施の形態のメモリセル（ＭＣ）は、ｐチャネル型ＭＩＳＦＥＴで構成される縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のＯＦＦ時におけるリーク電流（ＩＯＦＦ（Ｐ））を利用して電荷を保持する構造になっている。すなわち、スタンバイ時（情報保持時）には、ワード線（ＷＬ）および相補性データ線（ＢＬＴ、ＢＬＢ）のそれぞれに基準電圧（Ｖｓｓ）よりも電位の高い電源電圧（Ｖｄｄ（＞Ｖｓｓ））が供給される。これにより、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）はＯＦＦ状態となり、ＯＦＦ状態の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のそれぞれのソース、ドレインの一方に相補性データ線（ＢＬＴ、ＢＬＢ）を通じて電源電圧（Ｖｄｄ）が供給される。このとき、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のリーク電流（ＩＯＦＦ（Ｐ））をＯＦＦ状態にある駆動ＭＩＳＦＥＴ（ＤＲ１またはＤＲ２）のリーク電流（ＩＯＦＦ（Ｎ））よりも大きくすることにより、縦型ＭＩＳＦＥＴを介して相補性データ線からＨレベル側の蓄積ノードに電流（リーク電流（ＩＯＦＦ（Ｐ））が供給され、Ｈレベル（Ｖｄｄ）が維持される。
【００２８】
また、Ｈレベル側の蓄積ノードにゲートが電気的に接続された駆動ＭＩＳＦＥＴがＯＮ状態に維持され、Ｌレベル側の蓄積ノードはＬレベル（Ｖｓｓ）に保持される。このようにして、スタンバイ時（情報保持時）に電荷が保持され、情報が保持される。なお、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のリーク電流（ＩＯＦＦ（Ｐ））は、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のリーク電流（ＩＯＦＦ（Ｎ））よりも大きく（ＩＯＦＦ（Ｎ）＜ＩＯＦＦ（Ｐ））なるように縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）が構成され、特に限定はされないが、例えばＩＯＦＦ（Ｐ）とＩＯＦＦ（Ｎ）の比が、１０対１以上であると効率的に電荷が保持される。
【００２９】
情報の読み出しおよび書き込み動作は、６個のＭＩＳＦＥＴで構成される通常の完全ＣＭＯＳ型メモリセルと基本的に同じである。すなわち、読み出し時には、選択されたワード線（ＷＬ）に例えば基準電圧（Ｖｓｓ）を印加して、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）をＯＮにして一対の蓄積ノードの電位差を相補性データ線（ＢＬＴ、ＢＬＢ）で読み取る。また、書き込み時には、選択されたワード線（ＷＬ）に例えば基準電圧（Ｖｓｓ）を印加して、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）をＯＮにすると共に、相補性データ線（ＢＬＴ、ＢＬＢ）の一方を電源電圧（Ｖｄｄ）に接続し、他方を基準電圧（Ｖｓｓ）に接続することによって、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のＯＮ、ＯＦＦを反転させる。
【００３０】
このように、本実施の形態のメモリセル（ＭＣ）は、６個のＭＩＳＦＥＴで構成される完全ＣＭＯＳ型メモリセルの転送ＭＩＳＦＥＴと負荷ＭＩＳＦＥＴを縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）で兼用し、スタンバイ時には縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が負荷ＭＩＳＦＥＴとして機能し、読み出しおよび書き込み時には縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）が転送ＭＩＳＦＥＴとして機能する構造になっている。この構造は、メモリセルを４個のＭＩＳＦＥＴで構成するので、メモリセルサイズの縮小が可能である。また、後述するように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に形成されるので、メモリセルサイズをさらに縮小することが可能である。
【００３１】
図２は、上記メモリセル（ＭＣ）の具体的な構造を示す平面図、図３の左側部分は、図２のＡ−Ａ’線に沿った断面図、右側部分は、図２のＢ−Ｂ’線に沿った断面図である。なお、図２に示す４個の（＋）印で囲んだ矩形の領域は、メモリセル１個の占有領域を示しているが、この（＋）印は図を解り易くするために示した印であり、実際に半導体基板上に形成されるものではない。また、図２は、メモリセルを構成する主要な導電層とそれらの接続領域のみを示しており、導電層間に形成される絶縁膜などの図示は省略してある。
【００３２】
例えばｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１の主面には、ｐ型ウエル４が形成されている。このｐ型ウエル４の素子分離溝２によって周囲を規定された活性領域（Ｌ）には、メモリセル（ＭＣ）の一部を構成する２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）が形成されている。素子分離溝２には、例えばシリコン酸化膜などからなる絶縁膜３が埋め込まれ、素子分離部を構成する。
【００３３】
図２に示すように、活性領域（Ｌ）は、図の縦方向（Ｙ方向）に延在する長方形の平面パターンを有しており、メモリセル１個の占有領域には、２個の活性領域（Ｌ、Ｌ）が互いに平行に配置されている。２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のうち、一方の駆動ＭＩＳＦＥＴ（ＤＲ１）は、一方の活性領域（Ｌ）に形成され、他方の駆動ＭＩＳＦＥＴ（ＤＲ２）は、他方の活性領域（Ｌ）に形成されている。
【００３４】
また、図４を用いて後述するが、一方の活性領域（Ｌ）は、Ｙ方向に隣接する一方のメモリセル（図の上側）の活性領域（Ｌ）の一方と一体に形成され、他方の活性領域（Ｌ）は、Ｙ方向に隣接する他方のメモリセル（図の下側）の活性領域（Ｌ）の一方と一体に形成される。
【００３５】
さらに、図９、図２８を用いて後述するが、Ｙ方向に隣接するメモリセルの駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）間は、その平面パターンが図の横方向（Ｘ方向）の境界線に対して線対称になるように構成され、Ｘ方向に隣接するメモリセルの駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）間は、その平面パターンがＸ方向において点対称になるように構成される。これにより、メモリセルサイズを縮小することができる。
【００３６】
図２に示すように、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれは、主としてｐ型ウエル４の表面に形成されたゲート絶縁膜６と、ゲート絶縁膜６の上部に形成されたゲート電極７Ａと、ゲート電極７Ａの両側のｐ型ウエル４に形成されたｎ＋型半導体領域１４（ソース、ドレイン）とによって構成されている。すなわち、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、ｎチャネル型ＭＩＳＦＥＴで構成されている。駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのゲート電極７Ａは、例えばｎ型多結晶シリコンを主体とする導電膜で構成されており、活性領域（Ｌ）の延在方向（Ｙ方向）と直交するＸ方向に延在する長方形の平面パターンを有している。すなわち、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）は、チャネル幅方向がＸ方向と一致し、チャネル長方向がＹ方向と一致するように構成される。
【００３７】
図３に示すように、ｎ＋型半導体領域１４（ソース、ドレイン）の一方（ソース）の上部には、基準電圧線３４（Ｖｓｓ）が形成されている。基準電圧線３４（Ｖｓｓ）は、その下部に形成されたコンタクトホール２４内のプラグ２７を介してｎ＋型半導体領域（ソース）１４に電気的に接続されている。基準電圧線３４およびプラグ２７は、例えばタングステン（Ｗ）を主体とする金属膜で構成され、その抵抗値が低減されている。これにより、メモリセル（ＭＣ）の読出し、書込み動作速度を向上することができる。なお、以下の説明では、タングステン（Ｗ）を主体とする金属膜を、Ｗ膜と略す場合もある。
【００３８】
図２に示すように、基準電圧線３４（Ｖｓｓ）は、メモリセル１個の占有領域のＹ方向に沿った両端部に１本ずつ配置され、活性領域（Ｌ）の延在方向（Ｙ方向）と直交するＸ方向に沿って互いに平行に延在している。同図に示す２本の基準電圧線３４（Ｖｓｓ）、３４（Ｖｓｓ）の一方（メモリセルの上端側）は、コンタクトホール２４を通じて駆動ＭＩＳＦＥＴ（ＤＲ２）のｎ＋型半導体領域（ソース）１４に電気的に接続され、他方（メモリセルの下端側）は、コンタクトホール２４を通じて駆動ＭＩＳＦＥＴ（ＤＲ１）のｎ＋型半導体領域（ソース）１４に電気的に接続されている。なお、２本の基準電圧線３４（Ｖｓｓ）の内の一方（メモリセルの上端側）はＹ方向（図の上側）に隣接するメモリセルの基準電圧線３４（Ｖｓｓ）と共有され、他方（メモリセルの下端側）はＹ方向（図の下側）に隣接するメモリセルの基準電圧線３４（Ｖｓｓ）と共有される。これにより、メモリセルサイズを縮小することができる。
【００３９】
図２および図３に示すように、メモリセル（ＭＣ）の他の一部を構成する２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、上記駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上方に形成されている。縦型ＭＩＳＦＥＴ（ＳＶ１）は、駆動ＭＩＳＦＥＴ（ＤＲ１）の上方に形成され、駆動ＭＩＳＦＥＴ（ＤＲ１）と重なるように配置されている。また、縦型ＭＩＳＦＥＴ（ＳＶ２）は、駆動ＭＩＳＦＥＴ（ＤＲ２）の上方に形成され、駆動ＭＩＳＦＥＴ（ＤＲ２）と重なるように配置されている。
【００４０】
また、メモリセル（ＭＣ）の縦型ＭＩＳＦＥＴ（ＳＶ１）および駆動ＭＩＳＦＥＴ（ＤＲ１）は、縦型ＭＩＳＦＥＴ（ＳＶ２）および駆動ＭＩＳＦＥＴ（ＤＲ２）と、４個の（＋）印で囲んだ矩形の領域の中心に対して点対称の位置に配置されている。これにより、メモリセルサイズを縮小することができる。
【００４１】
縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のそれぞれは、主として下部半導体層４７、中間半導体層４８および上部半導体層４９がこの順に基板の主面に対して垂直方向に積層され、かつ平面パターンが四角柱状（楕円柱状）の積層体（Ｐ）と、積層体（Ｐ）の側壁の表面に形成されたゲート絶縁膜５３と、積層体（Ｐ）の側壁を取り囲んで覆うように形成されたゲート電極５４とによって構成されている。
【００４２】
ゲート絶縁膜５３は、例えばシリコン酸化膜で構成され、８００℃以下の低温熱酸化（例えばｗｅｔ酸化）またはＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成された単層膜、或いは低温熱酸化膜とＣＶＤ膜との積層膜で構成される。このように、ゲート絶縁膜５３を低温プロセスで形成することにより、しきい値（Ｖｔｈ）などの縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のバラツキを低減できる。
【００４３】
ゲート電極５４は、例えばシリコン膜で構成され、ｎ型多結晶シリコンからなる。積層体（Ｐ）の下部半導体層４７は、ｐ型のシリコン膜、例えばｐ型の多結晶シリコンからなり、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のソース、ドレインの一方を構成している。中間半導体層４８は、特に限定はされないが、ノンドープのシリコン膜、例えばノンドープの多結晶シリコンからなり、実質的に縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の基板を構成し、その側壁はチャネル領域を構成している。上部半導体層４９は、ｐ型のシリコン膜、例えばｐ型の多結晶シリコン膜からなり、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のソース、ドレインの他方を構成している。また、上部半導体層４９は、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部に形成され、前記積層体（Ｐ）の上部を、前記積層体（Ｐ）を横切るように延在して配置された相補性データ線（ＢＬＴ、ＢＬＢ）に電気的に接続される。すなわち、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、ｐチャネル型ＭＩＳＦＥＴで構成されている。なお、この縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、下部半導体層４７がソース、ドレインの一方を構成し、上部半導体層４９がソース、ドレインの他方を構成しているが、以下の説明では、便宜上、下部半導体層４７をソース、上部半導体層４９をドレインと定義する。
【００４４】
このように、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、ソース・基板（チャネル領域）・ドレインが基板の主面に対して垂直方向に積層され、チャネル電流が基板の主面に対して垂直方向に流れる、いわゆる縦型チャネルＭＩＳＦＥＴを構成する。すなわち、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のチャネル長方向は基板の主面に対して垂直な方向であり、チャネル長は基板の主面に対して垂直な方向における下部半導体層４７と上部半導体層４９との間の長さで規定される。縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のチャネル幅は四角柱状の積層体の側壁一周の長さで規定される。これにより、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のチャネル幅を大きくすることができる。
【００４５】
また、後述するように、縦型ｐチャネルＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、ゲート電極５４に電源電圧（Ｖｄｄ）が印加されたＯＦＦ状態において、縦型ＭＩＳＦＥＴの基板である中間半導体層４８が完全に空之化する完全空之化ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）−縦型ＭＩＳＦＥＴで構成されているので、ＯＮ電流（ＩＯＮ（Ｐ））に比べてＯＦＦリーク電流（ＩＯＦＦ（Ｐ））を低減でき、メモリセル（ＭＣ）を構成できる。縦型ｐチャネルＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のしきい値（Ｖｔｈ）の制御は、ゲート電極５４の仕事関数によって行ない、例えば、ゲート電極５４をｐ型シリコン膜（ｐ型多結晶シリコン）、ｐ型ＳｉＧｅ膜、ノンドープＳｉＧｅ膜、ｎ型ＳｉＧｅ膜、高融点金属膜で構成することができる。また、中間半導体層４８としてノンドープのシリコン膜を開示しているが、これに限らず、中間半導体層４８にｎ型またはｐ型の不純物を導入（チャネルドーピング）し、基板の主面に対して垂直方向においてチャネル不純物のプロファイルを調整することにより、縦型ＭＩＳＦＥＴの基板である中間半導体層４８を完全に空之化し、ＯＮ電流（ＩＯＮ（Ｐ））に比べてＯＦＦリーク電流（ＩＯＦＦ（Ｐ））を低減できる。
【００４６】
図３に示すように、縦型ＭＩＳＦＥＴ（ＳＶ１）の下部半導体層（ソース）４７は、その下部に形成された接続用導電層４６と、さらにその下部に形成されたコンタクトホール４０内のプラグ４１とを介して駆動ＭＩＳＦＥＴ（ＤＲ１）のｎ＋型半導体領域（ドレイン）１４に電気的に接続されている。また、縦型ＭＩＳＦＥＴ（ＳＶ１）の下部半導体層（ソース）４７と駆動ＭＩＳＦＥＴ（ＤＲ１）のｎ＋型半導体領域（ドレイン）１４とを接続するコンタクトホール４０内のプラグ４１は、同図の右側部分に示すように、駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ａにも接続されている。図３には示していないが、縦型ＭＩＳＦＥＴ（ＳＶ２）の下部半導体層（ソース）４７と駆動ＭＩＳＦＥＴ（ＤＲ２）のｎ＋型半導体領域（ドレイン）１４とを接続するコンタクトホール４０内のプラグ４１は、駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ａにも接続されている。すなわち、メモリセルに形成された２個のコンタクトホール４０、４０内のプラグ４１、４１は、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とを交差結合する導電層として機能している。接続用導電層４６は、例えばＷシリサイド（ＷＳｉ２）を主体とする金属膜で構成され、プラグ４１は、例えばＷを主体とする金属膜で構成されている。接続用導電層４６は、Ｗシリサイド（ＷＳｉ２）を主体とする導電膜、あるいは金属膜上にＷシリサイド膜を積層した導電膜で構成されており、プラグ４１は、Ｗを主体とする金属膜で構成されている。
【００４７】
なお、接続用導電層４６は、ＷＮ（窒化チタン）膜上にＷ膜を積層した導電膜で構成してもよい。この場合は、Ｗシリサイドを主体とする導電膜に比べて耐酸化のマージンが減少する反面、電気抵抗が小さくなるメリットがある。これらの導電膜のうちのいずれを選ぶかは、製品の仕様により決定すべきであり、例えば中低速動作仕様では、生産性に優れたＷシリサイドを主体とした導電膜を選択し、高速動作仕様では、性能を優先してＷを主体とする積層膜を選択すればよい。
【００４８】
また、メモリセル（ＭＣ）に形成された２個のコンタクトホール４０、４０内のプラグ４１、４１は、一方の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極７Ａと、他方の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のドレイン（ｎ＋型半導体領域１４）とを電気的に接続するクロスカップル（交差接続）配線４１を構成し、プラグ４１、４１上に縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を構成する四角柱状の積層体（Ｐ）が重なるように形成される。
【００４９】
すなわち、平面的に見て駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のドレイン（ｎ＋型半導体領域１４）上に四角柱状の積層体（Ｐ）が重なるように形成され、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のドレイン（ｎ＋型半導体領域１４）から、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の下部半導体層（ソース）４７、中間半導体層４８（基板、チャネル）および上部半導体層４９（ドレイン）への電流経路は、主に基板の主面に対して垂直方向に流れるように形成される。
【００５０】
これにより、メモリセルサイズを縮小することができる。また、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のドレイン（ｎ＋型半導体領域１４）から縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）を介して相補性データ線（ＢＬＴ、ＢＬＢ）への電流経路が、主に基板の主面に対して垂直方向に流れるように形成されるので、メモリセル（ＭＣ）の読出し、書込み動作速度を向上することができる。
【００５１】
縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のそれぞれのゲート電極５４は、四角柱状の積層体（Ｐ）のそれぞれの側壁を囲むように形成されており、このゲート電極５４のさらに外側には、ゲート電極５４と電気的に接続されたワード線（ＷＬ）が、積層体（Ｐ）とその側壁のゲート電極５４とを囲むように形成されている。ワード線（ＷＬ）は、例えばゲート電極５４と同じくｎ型多結晶シリコンなどの導電膜からなる。
【００５２】
図３に示すように、ワード線（ＷＬ）は、積層体（Ｐ）の周囲の酸化シリコン膜５５からなる絶縁膜に形成された溝５６の内部に埋め込まれている。また、図２に示すように、１本のワード線（ＷＬ）は、平面的に見て、メモリセル１個の占有領域の上端側と下端側とに配置された２本の基準電圧線３４（Ｖｓｓ）、３４（Ｖｓｓ）の間に配置され、基準電圧線３４（Ｖｓｓ）と同じく、Ｘ方向に沿って延在している。
【００５３】
これにより、メモリセルサイズを増大させずに、ワード線（ＷＬ）の幅を太くでき、ワード線（ＷＬ）を縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のソース、基板（チャネル）、ドレイン領域を構成する四角柱状の積層体（Ｐ）を取り囲むように構成できる。また、ワード線（ＷＬ）は例えばＣｏシリサイド層６０などの導電膜を含む。また、ワード線（ＷＬ）をシリサイド膜、高融点金属膜、金属膜などで構成してもよい。これにより、その抵抗値が低減され、メモリセル（ＭＣ）の読出し、書込み動作速度を向上させることができる。
【００５４】
縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の上部には、相補性データ線（ＢＬＴ、ＢＬＢ）が、前記積層体（Ｐ）の上部を、前記積層体（Ｐ）を横切るように延在して配置されている。相補性データ線（ＢＬＴ、ＢＬＢ）の一方（ＢＬＴ）は、一方の積層体（Ｐ）の最上部に形成されたプラグ６５を介して縦型ＭＩＳＦＥＴ（ＳＶ１）の上部半導体層（ドレイン）４９に電気的に接続され、他方（ＢＬＢ）は、他方の積層体（Ｐ）の最上部に形成されたプラグ６５を介して縦型ＭＩＳＦＥＴ（ＳＶ２）の上部半導体層（ドレイン）４９に電気的に接続されている。すなわち、相補性データ線（ＢＬＴ、ＢＬＢ）は前記積層体（Ｐ）と重なるように配置され、上部半導体層４９（ドレイン）と電気的に接続される。
【００５５】
相補性データ線（ＢＬＴ、ＢＬＢ）は、例えば銅（Ｃｕ）を主体とする金属膜で構成され、プラグ６５は、例えばＷを主体とする金属膜で構成されている。これにより、メモリセル（ＭＣ）の読出し、書込み動作速度を向上することができる。
【００５６】
図２に示すように、相補性データ線（ＢＬＴ、ＢＬＢ）の一方（ＢＬＴ）は、駆動ＭＩＳＦＥＴ（ＤＲ１）が形成された活性領域（Ｌ）と重なるように配置され、Ｙ方向に沿って延在している。また、相補性データ線（ＢＬＴ、ＢＬＢ）の他方（ＢＬＢ）は、駆動ＭＩＳＦＥＴ（ＤＲ２）が形成された活性領域（Ｌ）と重なるように配置され、Ｙ方向に沿って延在している。これにより、メモリセルサイズを縮小することができる。
【００５７】
このように、本実施の形態のＳＲＡＭは、２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）でメモリセルを構成し、縦型ＭＩＳＦＥＴ（ＳＶ１）を駆動ＭＩＳＦＥＴ（ＤＲ１）の上方に形成すると共に、駆動ＭＩＳＦＥＴ（ＤＲ１）と重なるように配置している。また、縦型ＭＩＳＦＥＴ（ＳＶ２）を駆動ＭＩＳＦＥＴ（ＤＲ２）の上方に形成すると共に、駆動ＭＩＳＦＥＴ（ＤＲ２）と重なるように配置している。この構成により、メモリセルの占有面積は、実質的に２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の占有面積に等しくなるので、６個のＭＩＳＦＥＴで構成された同一デザインルールの完全ＣＭＯＳ型メモリセルに比べて約３分の１となる。
【００５８】
また、本実施の形態のＳＲＡＭは、ｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）をｎチャネル型の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上方に形成するので、ｐチャネル型の負荷ＭＩＳＦＥＴを基板のｎ型ウエルに形成する完全ＣＭＯＳ型メモリセルと異なり、メモリセル１個の占有領域内にｐ型ウエルとｎ型ウエルとを分離する領域が不要である。従って、メモリセルの占有面積はさらに縮小され、６個のＭＩＳＦＥＴで構成された同一デザインルールの完全ＣＭＯＳ型メモリセルの約４分の１程度となるので、高速、大容量のＳＲＡＭを実現することができる。
【００５９】
次に、図４〜図６１を用いて本実施の形態のＳＲＡＭのさらに詳細な構造をその製造方法と共に説明する。なお、ＳＲＡＭの製造方法を説明する各断面図において、符号Ａ、Ａ’を付した部分は、前記図２のＡ−Ａ’線に沿ったメモリセルの断面、符号Ｂ、Ｂ’を付した部分は、前記図２のＢ−Ｂ’線に沿ったメモリセルの断面、その他の部分は、周辺回路領域の一部の断面を示している。また、ＳＲＡＭの周辺回路は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで構成されるが、これら２種類のＭＩＳＦＥＴは、導電型が互いに逆になっている以外はほぼ同一の構造を有しているので、図にはその一方（ｐチャネル型ＭＩＳＦＥＴ）のみを示す。また、周辺回路を構成するｎチャネルおよびｐチャネルＭＩＳＦＥＴにより、ＸおよびＹデコーダ回路、センスアンプ回路、入出力回路、論理回路などが構成されるが、これに限らず、マイクロプロセッサ、ＣＰＵなどの論理回路を構成してもよい。さらに、ＳＲＡＭの製造方法を説明する各平面図（メモリアレイの平面図）には、メモリセルを構成する主要な導電層とそれらの接続領域のみを示し、導電層間に形成される絶縁膜などの図示は原則として省略する。
【００６０】
まず、図４および図５に示すように、例えばｐ型の単結晶シリコンからなる基板１の主面の素子分離領域に素子分離溝２を形成する。素子分離部は、例えば基板１の主面をドライエッチングして溝を形成し、続いてこの溝２の内部を含む基板１上にＣＶＤ法で酸化シリコン膜３などの絶縁膜を堆積した後、溝２の外部の不要な酸化シリコン膜３を化学的機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法で研磨、除去することによって、素子分離溝２内に酸化シリコン膜３を埋め込むことにより形成する。この素子分離部を形成することにより、メモリアレイの基板１の主面には、素子分離部によって周囲を規定された島状の活性領域（Ｌ）が形成される。
【００６１】
図４に示すように、メモリアレイの基板１に形成された活性領域（Ｌ）は、図の縦方向（Ｙ方向）に延在する長方形の平面パターンを有している。これらの活性領域（Ｌ）のそれぞれは、Ｙ方向に隣接する２個のメモリセルによって共有される。すなわち、１個の活性領域（Ｌ）には、１個のメモリセルの駆動ＭＩＳＦＥＴ（ＤＲ１またはＤＲ２）とＹ方向に隣接するもう１個のメモリセルの駆動ＭＩＳＦＥＴ（ＤＲ１またはＤＲ２）とが１個ずつ形成される。
【００６２】
図６は、メモリセル約１２個の占有領域に形成された活性領域（Ｌ）の平面パターンを示している。図４および図６に示す４個の（＋）印で囲んだ矩形の領域は、メモリセル１個の占有領域を示し、その縦方向（Ｙ方向）の寸法は、例えば０．７８μｍ、横方向（Ｘ方向）の寸法は、例えば０．７２μｍである。すなわち、１個のメモリセルの占有面積は、０．７２μｍ×０．７８μｍ＝０．５６１６μｍ２である。
【００６３】
次に、図７に示すように、例えば基板１の一部にリン（Ｐ）をイオン注入し、他の一部にホウ素（Ｂ）をイオン注入した後、基板１を熱処理してリンおよびホウ素を基板１中に拡散させることによって、ｐ型ウエル４およびｎ型ウエル５を形成する。図に示すように、メモリアレイの基板１には、ｐ型ウエル４のみが形成され、ｎ型ウエル５は形成されない。一方、周辺回路領域の基板１には、ｎ型ウエル５と図示しないｐ型ウエルとが形成される。
【００６４】
次に、図８に示すように、基板１を熱酸化してｐ型ウエル４およびｎ型ウエル５のそれぞれの表面に、例えば酸化シリコンからなる膜厚３ｎｍ〜４ｎｍ程度のゲート絶縁膜６を形成する。続いて例えばｐ型ウエル４の第１ゲート絶縁膜６上にｎ型多結晶シリコン膜７ｎを形成し、ｎ型ウエル５の第１ゲート絶縁膜６上にｐ型多結晶シリコン膜７ｐを形成した後、ｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐのそれぞれの上部にＣＶＤ法で膜厚４０ｎｍ程度の酸化シリコン膜８を堆積する。
【００６５】
ｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐを形成するには、ゲート絶縁膜６上にＣＶＤ法で膜厚１８０ｎｍ程度のノンドープ多結晶シリコン膜（またはアモルファスシリコン膜）を堆積し、続いてｐ型ウエル４上の多結晶シリコン膜（またはアモルファスシリコン膜）にリン（またはヒ素）をイオン注入し、ｎ型ウエル５上の多結晶シリコン膜（またはアモルファスシリコン膜）にホウ素をイオン注入する。
【００６６】
次に、図９および図１０に示すように、例えばｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐをドライエッチングすることにより、メモリアレイのｐ型ウエル４上にｎ型多結晶シリコン膜７ｎからなるゲート電極７Ａを形成し、周辺回路領域のｎ型ウエル５上にｐ型多結晶シリコン膜７ｐからなるゲート電極７Ｂを形成する。図示はしないが、このとき、周辺回路領域のｐ型ウエル４上には、ｎ型多結晶シリコン膜７ｎからなるゲート電極が形成される。
【００６７】
ゲート電極７Ａ、７Ｂを形成するには、例えばまずフォトレジスト膜をマスクにしたドライエッチングで酸化シリコン膜８をゲート電極７Ａ、７Ｂと同じ平面形状となるようにパターニングし、次に、パターニングした酸化シリコン膜８をマスクにしてｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐをドライエッチングする。酸化シリコンは、フォトレジストに比べて多結晶シリコンに対するエッチング選択比が大きいので、フォトレジスト膜をマスクにして多結晶シリコン膜（７ｎ、７ｐ）をエッチングしたり、酸化シリコン膜８と多結晶シリコン膜（７ｎ、７ｐ）とを連続してエッチングしたりする場合に比べて、ゲート電極７Ａ、７Ｂを精度よくパターニングすることができる。
【００６８】
メモリアレイに形成されたゲート電極７Ａは、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極を構成する。図９に示すように、このゲート電極７Ａは、図のＸ方向に延在する長方形の平面パターンを有しており、Ｙ方向の幅、すなわちゲート長は、例えば０．１３〜０．１４μｍである。
【００６９】
また、図９に示すように、メモリセル１個の占有領域に形成される２個のゲート電極７Ａ、７Ａのレイアウトは、Ｘ方向に沿って隣接するメモリセルでは互いに同一になっており、Ｙ方向に沿って隣接するメモリセルでは、互いに反転している。すなわち、Ｘ方向に沿って配置される複数個のメモリセルは、互いに同一のレイアウトになっている。これに対し、Ｙ方向に沿って配置される複数個のメモリセルは、隣接するメモリセル同士が互いに反転したレイアウトになっている。
【００７０】
上記ゲート電極７Ａ、７Ｂは、次のような方法で形成することもできる。まず、図１１および図１２に示すように、例えば第１のフォトレジスト膜１６ａをマスクにして酸化シリコン膜８をドライエッチングする。このとき、図１１に示すように、酸化シリコン膜８を、Ｘ方向に沿って帯状にパターニングする。次に、図１３および図１４に示すように、第２のフォトレジスト膜１６ｂをマスクにして酸化シリコン膜８をゲート電極７Ａ、７Ｂと同じ平面形状（長方形）となるようにパターニングする。その後、例えばこの酸化シリコン膜８をマスクにしてｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐをドライエッチングする。
【００７１】
このように、上記のエッチング方法では、酸化シリコン膜８をＸ方向に沿ってパターニングした後、Ｙ方向に沿ってパターニングする。あるいは、Ｙ方向に沿ってパターニングした後、Ｘ方向に沿ってパターニングしてもよい。このエッチング方法によれば、ゲート電極７Ａと同じ平面形状（長方形）の酸化シリコン膜８を形成するのに、２枚の異なるマスクを使った２回のエッチング工程が必要となるが、１枚のマスクを使った１回のエッチングでゲート電極７Ａと同じ平面形状（長方形）の酸化シリコン膜８を形成する場合に比べて、パターンの変形を少なくすることができる。
【００７２】
すなわち、ゲート電極７Ａのゲート長が露光光の波長に極めて近い場合は、１回のエッチングで長方形のパターンを形成すると、長方形の四隅が光の干渉によって丸くなる。このため、ゲート電極７Ａの端部付近でパターン幅が減少し、これが活性領域（Ｌ）の内側にまで及ぶようになると、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の特性を劣化させる虞れがある。
【００７３】
そこで、あらかじめゲート電極７Ａの端部を活性領域（Ｌ）から遠く離してしておけば、この問題を回避することができる。しかし、この方法は、素子の配置密度が低い論理回路や電源回路などの周辺回路では許容できるが、メモリアレイのように素子の配置密度を高くする必要のある回路には適さない。これに対し、２枚のマスクを使った２回のエッチングで長方形のゲートパターンを形成した場合は、長方形の四隅の丸みが小さくなり、ゲート電極７Ａの端部が活性領域（Ｌ）の内側に後退する量が小さくなるので、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の特性の劣化を抑制することができる。また、この場合は、ゲート電極７Ａの端部を活性領域（Ｌ）に近付けることができるので、その分、隣り合った活性領域（Ｌ）同士の間隔を縮小することができ、高集積なメモリチップおよびシステムチップを作製することができる。
【００７４】
次に、図１５に示すように、例えばｐ型ウエル４にリンまたはヒ素をイオン注入することによって、比較的低濃度のｎ−型半導体領域９を形成し、ｎ型ウエル５にホウ素をイオン注入することによって、比較的低濃度のｐ−型半導体領域１０を形成する。ｎ−型半導体領域９は、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）および周辺回路のｎチャネル型ＭＩＳＦＥＴのそれぞれのソース、ドレインをＬＤＤ（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒａｉｎ）構造にするために形成し、ｐ−型半導体領域１０は、周辺回路のｐチャネル型ＭＩＳＦＥＴのソース、ドレインをＬＤＤ構造にするために形成する。
【００７５】
次に、図１６に示すように、基板１上にＣＶＤ法で膜厚２０ｎｍ程度の酸化シリコン膜１１および膜厚２５ｎｍ程度の窒化シリコン膜１２を堆積した後、図１７に示すように、窒化シリコン膜１２と酸化シリコン膜１１を異方性エッチングすることにより、ゲート電極７Ａ、７Ｂのそれぞれの側壁にサイドウォールスペーサ１３を形成する。またこのとき、ゲート電極７Ａ、７Ｂのそれぞれの上面を覆う酸化シリコン膜８および基板１の表面の酸化シリコン膜（ゲート絶縁膜６）をエッチングすることにより、ゲート電極７Ａ、７Ｂのそれぞれの表面、およびｎ−型半導体領域９、ｐ−型半導体領域１０のそれぞれの表面を露出させる。
【００７６】
次に、図１８に示すように、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって比較的高濃度のｎ＋型半導体領域１４を形成し、ｎ型ウエル５にホウ素をイオン注入することによって比較的高濃度のｐ＋型半導体領域１５を形成する。メモリアレイのｐ型ウエル４に形成されたｎ＋型半導体領域１４は、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のソース、ドレインを構成し、周辺回路領域のｎ型ウエル５に形成されたｐ＋型半導体領域１５は、周辺回路のｐチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する。またこのとき、周辺回路領域の図示しないｐ型ウエルにリンまたはヒ素をイオン注入することによって、ｎチャネル型ＭＩＳＦＥＴのソース、ドレインを構成する比較的高濃度のｎ＋型半導体領域を形成する。
【００７７】
次に、図１９に示すように、例えば基板１上にスパッタリング法で膜厚８ｎｍ程度のコバルト（Ｃｏ）膜１７を堆積する。続いて、図２０に示すように、基板１を熱処理してＣｏ膜１７とゲート電極７Ａ、７Ｂおよび基板１とを反応させた後、未反応のＣｏ膜１７をエッチングで除去することによって、電極７Ａ、７Ｂのそれぞれの表面と、ソース、ドレイン（ｎ＋型半導体領域１４、ｐ＋型半導体領域１５）のそれぞれの表面とにシリサイド層であるＣｏシリサイド層１８を形成する。ここまでの工程により、メモリアレイにｎチャネル型の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）が形成され、周辺回路領域にｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）およびｎチャネル型ＭＩＳＦＥＴ（図示せず）が形成される。
【００７８】
次に、図２１に示すように、絶縁膜として、例えば基板１上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜２０および膜厚４００ｎｍ程度の酸化シリコン膜２１を堆積し、続いて化学的機械研磨法で酸化シリコン膜２１の表面を平坦化した後、酸化シリコン膜２１の上部に絶縁膜として、例えばＣＶＤ法で膜厚９０ｎｍ程度の酸化シリコン膜２２を堆積する。
【００７９】
次に、図２２および図２３に示すように、フォトレジスト膜２３をマスクにして上記酸化シリコン膜２２、２１および窒化シリコン膜２０をドライエッチングすることにより、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のｎ＋型半導体領域１４（ソース、ドレイン）の一方（ソース）の上部にコンタクトホール２４を形成し、周辺回路領域のｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７Ｂおよびｐ＋型半導体領域（ソース、ドレイン）の上部にコンタクトホール２５、２６を形成する。
【００８０】
次に、図２４に示すように、上記コンタクトホール２４、２５、２６の内部にプラグ２７を形成する。プラグ２７は、例えばコンタクトホール２４、２５、２６の内部を含む酸化シリコン膜２２上にスパッタリング法でチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を堆積し、続いてＣＶＤ法でＴｉＮ膜および金属膜としてタングステン（Ｗ）膜を堆積した後、酸化シリコン膜２２の上部の不要なＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去することでコンタクトホール２４、２５、２６内に埋め込まれて形成される。プラグ２７は、上記のようなＴｉ膜、ＴｉＮ膜およびＷ膜からなる積層膜に代えて、ＴｉＮ膜とＷ膜とからなる積層膜などによって構成してもよい。
【００８１】
次に、図２５に示すように、絶縁膜として、例えば基板１上にＣＶＤ法で膜厚２０ｎｍ程度の窒化シリコン膜２０および膜厚４００ｎｍ程度の酸化シリコン膜２１を堆積した後、フォトレジスト膜３０をマスクにして酸化シリコン膜２１および窒化シリコン膜２０をドライエッチングすることにより、コンタクトホール２４、２５、２６の上部を通って所定方向に延在する配線溝３１、３２、３３を形成する。
【００８２】
酸化シリコン膜２１の下層の窒化シリコン膜２０は、酸化シリコン膜２１をエッチングする際のストッパ膜として使用される。すなわち、コンタクトホール２４、２５、２６を形成する際は、まず酸化シリコン膜２１をエッチングして下層の窒化シリコン膜２０の表面でエッチングを停止した後、窒化シリコン膜２０をエッチングする。これにより、フォトマスクの合わせずれによって配線溝３１とその下層のコンタクトホール２４の位置がずれた場合でも、配線溝３１の下層の酸化シリコン膜２２、２１が過剰にエッチングされることはない。
【００８３】
次に、図２６および図２７に示すように、メモリアレイに形成された配線溝３１の内部に基準電圧線３４（Ｖｓｓ）を形成し、周辺回路領域に形成された配線溝３２、３３の内部に導電膜からなる第１層配線３５、３６を形成する。基準電圧線３４（Ｖｓｓ）および第１層配線３５、３６は、例えば配線溝３１、３２、３３の内部を含む酸化シリコン膜２９上にスパッタリング法でＴｉＮ膜を堆積し、続いて金属膜としてＣＶＤ法でＷ膜を堆積した後、酸化シリコン膜２９の上部の不要なＷ膜およびＴｉＮ膜を化学的機械研磨法によって除去することにより配線溝３１、３２、３３内に埋め込まれて形成される。
【００８４】
このように、周辺回路を構成するｎチャネルＭＩＳＦＥＹおよびｐチャネルＭＩＳＦＥＹのソース領域、ドレイン領域、ゲート電極の間を電気的に接続する配線３５、３６とプラグ２７とを、メモリセル形成領域における第１層配線である基準電圧線３４（Ｖｓｓ）およびプラグ２７と同じ配線層およびプラグ層で構成する。これにより、周辺回路を構成するｎチャネルＭＩＳＦＥＹおよびｐチャネルＭＩＳＦＥＹのソース領域、ドレイン領域、ゲート電極の間の接続において、電流経路の長さを短くでき、半導体記憶装置の回路動作の特性を向上できる。
【００８５】
図２６に示すように、メモリアレイに形成された基準電圧線３４（Ｖｓｓ）は、Ｙ方向に隣接するメモリセルの境界領域に配置され、Ｘ方向に沿って互いに平行に延在する。基準電圧線３４（Ｖｓｓ）は、コンタクトホール２４内のプラグ２７を介して駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のソース（ｎ＋型半導体領域１４）に電気的に接続される。基準電圧線３４（Ｖｓｓ）が接続されるソース（ｎ＋型半導体領域１４）は、Ｙ方向に隣接する２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ１またはＤＲ２、ＤＲ２）に共通のソースである。すなわち、基準電圧線３４（Ｖｓｓ）のそれぞれは、Ｙ方向に隣接する２個のメモリセルの駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ１またはＤＲ２、ＤＲ２）によって共有され、これらの駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ１またはＤＲ２、ＤＲ２）に共通のソース（ｎ＋型半導体領域１４）に回路の基準電圧（Ｖｓｓ、例えば０Ｖ）を供給する。
【００８６】
次に、図２８および図２９に示すように、絶縁膜として、例えば基板１上にＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜３８を堆積した後、フォトレジスト膜３９をマスクにして窒化シリコン膜３８、酸化シリコン膜２９、窒化シリコン膜２８、酸化シリコン膜２２、２１および窒化シリコン膜２０を順次ドライエッチングすることにより、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのゲート電極７Ａの一端部およびドレイン（ｎ＋型半導体領域１４）の一部を露出するコンタクトホール４０を形成する。
【００８７】
図２８に示すように、コンタクトホール４０は、それぞれのメモリセルに２個ずつ形成される。すなわち、一方のコンタクトホール４０は、駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ａと駆動ＭＩＳＦＥＴ（ＤＲ２）のドレイン（ｎ＋型半導体領域１４）とを跨ぐ領域に形成され、他方のコンタクトホール４０は、駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ａと駆動ＭＩＳＦＥＴ（ＤＲ１）のドレイン（ｎ＋型半導体領域１４）とを跨ぐ領域に形成される。
【００８８】
このように、コンタクトホール４０は、ゲート電極７Ａの一端部とこれに隣接するドレイン（ｎ＋型半導体領域１４）の一部とを共に露出する必要があるので、ソース（ｎ＋型半導体領域１４）と基準電圧線３４（Ｖｓｓ）とを接続する前記コンタクトホール２４よりも広い面積で形成される。そのため、図２８に示すように、同一メモリセル内に形成される２個のコンタクトホール４０、４０は、互いの距離（ｄ）が非常に短くなる。その結果、フォトレジスト膜３９の露光に用いる光の干渉によって２個のコンタクトホール４０、４０同士が繋がってしまうことがある。
【００８９】
その対策として、同一メモリセル内に形成される２個のコンタクトホール４０、４０を、２枚の異なるフォトマスクを使った２回のエッチングで形成してもよい。すなわち、まず図３０に示すように、例えば第１のフォトレジスト膜をマスクにしたエッチングで一方のコンタクトホール４０ａを形成し、次に、図３１に示すように、第２のフォトレジスト膜をマスクにしたエッチングで他方のコンタクトホール４０ｂを形成する。このようにすると、コンタクトホール４０ａ、４０ｂの四隅が光の干渉によって丸くなり、同様にコンタクトホール４０ｂの四隅も光の干渉によって丸くなるので、コンタクトホール４０ａとコンタクトホール４０ｂの距離（ｄ）が実効的に長くなり、両者の繋がりを防止することができる。
【００９０】
次に、図３２に示すように、コンタクトホール４０の内部にプラグ４１を形成する。プラグ４１は、例えばコンタクトホール４０の内部を含む窒化シリコン膜３８上にスパッタリング法でＴｉ膜およびＴｉＮ膜を堆積し、続いてＣＶＤ法でＴｉＮ膜および金属膜としてＷ膜を堆積した後、窒化シリコン膜３８の上部の不要なＷ膜、ＴｉＮ膜およびＴｉ膜を化学的機械研磨法によって除去することによりコンタクトホール４０内に埋め込まれて形成される。プラグ４１は、例えばＴｉＮ膜とＷ膜とからなる積層膜や、不純物をドープしたｎ型またはｐ型の多結晶シリコン膜によって構成することもできる。なお、プラグ４１、４１は、一方の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極７Ａと、他方の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のドレイン（ｎ＋型半導体領域１４）とを電気的に接続するクロスカップル配線４１を構成する。また、プラグ４１、４０ａ、４０ｂの形成工程と、基準電圧線３４（Ｖｓｓ）、３１およびプラグ２７、２４の形成工程とを別の工程で行うことにより、それらの間の間隔を縮小でき、メモリセルサイズを縮小できる。すなわち、プラグ４１、４０ａ、４０ｂは、プラグ２７、２４と異なるプラグ層で構成されると共に、基準電圧線３４（Ｖｓｓ）、３１とも異なる層で構成されているので、メモリセルサイズを縮小できる。
【００９１】
次に、図３３および図３４に示すように、絶縁膜として、例えば基板１上にＣＶＤ法で膜厚１５０ｎｍ程度の酸化シリコン膜４２を堆積した後、フォトレジスト膜４４をマスクにして酸化シリコン膜４２をドライエッチングすることにより、底部にプラグ４１の表面が露出する溝４５を形成する。
【００９２】
図３３に示すように、溝４５は、それぞれのメモリセルに２個ずつ形成される。一方の溝４５は、一方のコンタクトホール４０の上部を通ってＹ方向に延在する長方形の平面パターンを有しており、他方の溝４５は、他方のコンタクトホール４０の上部を通ってＹ方向に延在する長方形の平面パターンを有している。
【００９３】
次に、図３５および図３６に示すように、溝４５の内部に接続用導電層４６を形成する。接続用導電層４６は後述するように耐酸化性の導電膜で構成される。接続用導電層４６は、例えば溝４５の内部を含む酸化シリコン膜４２上にスパッタリング法でＷシリサイド（ＷＳｉ２）膜を堆積した後、酸化シリコン膜４２の上部の不要なＷシリサイド膜を化学的機械研磨法によって除去することにより、溝４５の内部に埋め込まれて形成される。接続用導電層４６は、Ｗ膜などの金属膜上にＷシリサイド膜を積層した導電膜で構成してもよい。また、ＷＮ膜上にＷ膜を積層した導電膜で構成してもよく、この場合は、Ｗシリサイド膜を使用する場合に比べて接続用導電層４６の表面の耐酸化性は低下するが、電気抵抗を小さくすることができる。
【００９４】
それぞれのメモリセルに２個ずつ形成された上記接続用導電層４６、４６の一方は、プラグ４１を介して駆動ＭＩＳＦＥＴ（ＤＲ１）のゲート電極７Ａおよび駆動ＭＩＳＦＥＴ（ＤＲ２）のドレイン（ｎ＋型半導体領域１４）に電気的に接続され、他方は、プラグ４１を介して駆動ＭＩＳＦＥＴ（ＤＲ２）のゲート電極７Ａおよび駆動ＭＩＳＦＥＴ（ＤＲ１）のドレイン（ｎ＋型半導体領域１４）に電気的に接続される。
【００９５】
上記接続用導電層４６は、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のドレイン（ｎ＋型半導体領域１４）と、後の工程で形成される縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のソースまたはドレインとを電気的に接続するために形成される。すなわち、接続用導電層４６は、平面的に見てプラグ４１と重なり、かつＹ方向に沿って、他方の駆動ＭＩＳＦＥＴのゲート電極７Ａの上部まで延在するように配置される。
【００９６】
駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のドレイン（ｎ＋型半導体領域１４）と縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のソースまたはドレインは、接続用導電層４６を介さずに接続することもできる。すなわち、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のドレイン（ｎ＋型半導体領域１４）に電気的に接続されたプラグ４１の上に縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のソースまたはドレインを直接形成してもよい。この場合は、後述する縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート絶縁膜を形成するための熱酸化工程で、プラグ４１の表面に絶縁性の酸化物が形成されるのを防ぐ対策が必要となる。
【００９７】
一方、プラグ４１と縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）との間に上記接続用導電層４６を設けた場合は、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート絶縁膜を形成するための熱酸化工程でプラグ４１の表面が酸化されることはない。ただし、この場合は、上記熱酸化工程で接続用導電層４６が異常酸化することがないよう、前記Ｗシリサイド（ＷＳｉ２）のような酸化の制御性が良好な導電材料を使って接続用導電層４６を形成する必要がある。酸化の制御性が良好な導電材料としては、Ｗシリサイド（ＷＳｉ２）の他、多結晶シリコンを例示することができる。
【００９８】
また、Ｗシリサイド（ＷＳｉ２）は酸化シリコンとの密着性が低いため、接続用導電層４６をＷシリサイド（ＷＳｉ２）膜で構成した場合は、化学的機械研磨工程で酸化シリコン膜４２との界面に剥離が生じることがある。その対策として、例えばＷシリサイド（ＷＳｉ２）膜の下層に酸化シリコンに対して密着性がよいＴｉＮ膜などの接着層を設けたり、酸化シリコン膜４２の上部にＷシリサイド（ＷＳｉ２）に対して密着性がよい絶縁膜である窒化シリコン膜などを薄く堆積したりしてもよい。
【００９９】
次に、図３７に示すように、酸化シリコン膜４２および接続用導電層４６の上部に例えば膜厚１００ｎｍ程度のｐ型シリコン膜４７ｐ、膜厚４００ｎｍ程度シリコン膜４８ｉおよび膜厚２００ｎｍ程度のｐ型シリコン膜４７ｐを形成する。これら３層のシリコン膜（４７ｐ、４８ｉ、４９ｐ）を形成するには、ホウ素をドープしたアモルファスシリコン膜、ノンドープのアモルファスシリコン膜およびホウ素をドープしたアモルファスシリコン膜をＣＶＤ法で順次堆積し、続いて熱処理によってこれらのアモルファスシリコン膜を結晶化する。アモルファスシリコン膜の結晶化は、後述するゲート絶縁膜を形成するための熱酸化工程などを利用して行ってもよい。
【０１００】
また、３層のシリコン膜（４７ｐ、４８ｉ、４９ｐ）は、ホウ素をドープしたアモルファスシリコン膜およびノンドープのアモルファスシリコン膜をＣＶＤ法で順次堆積した後、熱処理を行ってこれらのアモルファスシリコン膜を結晶化し、続いてノンドープのアモルファスシリコン膜にｎ型またはｐ型の不純物をイオン注入（チャネルドーピング）した後、ホウ素をドープしたアモルファスシリコン膜をＣＶＤ法で堆積し、さらに熱処理を行ってこのアモルファスシリコン膜を結晶化することにより形成してもよい。
【０１０１】
これにより、ノンドープのアモルファスシリコン膜の結晶化において結晶粒を大きくでき、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の特性を向上できる。また、基板１の主面に対して垂直な方向におけるチャネル不純物のプロファイルを調整することにより、縦型ＭＩＳＦＥＴの基板である中間半導体層４８を完全に空乏化し、ＯＮ電流（ＩＯＮ（Ｐ））に比べてＯＦＦリーク電流（ＩＯＦＦ（Ｐ））を低減できる。なお、チャネルドーピングを行う際、スルー絶縁膜として、酸化シリコン膜をノンドープのアモルファスシリコン膜上に形成し、スルー絶縁膜を通したイオン注入法で中間半導体層４８に不純物を導入（チャネルドーピング）してもよい。この場合、チャネルドーピングの後にスルー絶縁膜を除去し、その後、ホウ素をドープしたアモルファスシリコン膜４９ｐをＣＶＤ法で堆積する。
【０１０２】
次に、図３８に示すように、絶縁膜として例えばｐ型シリコン膜４７ｐの上部にＣＶＤ法で膜厚４００ｎｍ程度の窒化シリコン膜５０を堆積する。この窒化シリコン膜５０は、３層のシリコン膜（４７ｐ、４８ｉ、４９ｐ）をエッチングする際のマスクとして使用する。窒化シリコンは、シリコンに対するエッチング選択比がフォトレジストに比べて大きいので、フォトレジスト膜をマスクにしたエッチングに比べて、シリコン膜（４７ｐ、４８ｉ、４９ｐ）を精度よくパターニングすることができる。
【０１０３】
次に、図３９に示すように、窒化シリコン膜５０の上部にフォトレジスト膜５１を形成し、続いて、図４０に示すように、このフォトレジスト膜５１に細線化（ｓｌｉｍｍｉｎｇ）処理を施す。具体的には、オゾンの熱分解によって生じた酸素ラジカルを利用してフォトレジスト膜５１を部分的にアッシングすることにより、フォトレジスト膜５１のパターン幅を露光光の波長よりも微細化する。ここでは、この細線化処理によって、フォトレジスト膜５１のパターン幅を０．１μｍ程度まで微細化する。
【０１０４】
次に、図４１に示すように、微細化したフォトレジスト膜５１をマスクにして窒化シリコン膜５０をドライエッチングする。これにより、Ｘ方向のパターン幅が０．１μｍ程度まで微細化された窒化シリコン膜５０からなるエッチングマスクが得られる。
【０１０５】
次に、図４２および図４３に示すように、窒化シリコン膜５０をマスクにして３層のシリコン膜（４７ｐ、４８ｉ、４９ｐ）をドライエッチングする。これにより、接続用導電層４６の上部にｐ型シリコン膜４７ｐからなる下部半導体層４７と、シリコン膜４８ｉからなる中間半導体層４８と、ｐ型シリコン膜４９ｐからなる上部半導体層４７とによって構成される四角柱状の積層体（Ｐ）が形成される。積層体（Ｐ）は、平面的に見て、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のドレイン（ｎ＋型半導体領域１４）と下部半導体層４７、中間半導体層４８および上部半導体層４９とが重なるように形成される。
【０１０６】
上記積層体（Ｐ）の下部半導体層４７は、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のソースを構成し、上部半導体層４９は、ドレインを構成する。下部半導体層４７と上部半導体層４９との間に位置する中間半導体層４８は、実質的に縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の基板を構成し、その側壁はチャネル領域を構成する。
【０１０７】
上記積層体（Ｐ）は、Ｘ方向のパターン幅が０．１μｍ程度まで微細化された窒化シリコン膜５０をエッチングマスクにして形成されるので、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の基板を構成する中間半導体層４８は、Ｘ方向の寸法が０．１μｍ程度まで微細化される。これにより、中間半導体層４８を基板とする縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）は、完全空乏型となる。
【０１０８】
すなわち、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の基板（チャネル）である四角柱状の中間半導体層４８の側壁を取り囲むようにゲート電極５４が形成されるので、微細化された中間半導体層４８は完全に空乏化され、完全空乏型の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）となる。これにより、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のＯＮ電流（ＩＯＮ（Ｐ））に比べてＯＦＦリーク電流（ＩＯＦＦ（Ｐ））を低減でき、チャネル幅を大きくすることができる。完全空乏型のＭＩＳＦＥＴは、基板中の不純物による特性の変動が少ないので、下部半導体層４７や上部半導体層４９を構成するｐ型多結晶シリコン膜中の不純物が中間半導体層４８に拡散することに起因する縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の特性の変動を抑制することができる。
【０１０９】
なお、下部半導体層４７や上部半導体層４９を構成するｐ型多結晶シリコン膜中の不純物が中間半導体層４８に拡散するのを防ぐために、上部半導体層４９と中間半導体層４８との界面近傍、下部半導体層４７と中間半導体層４８との界面近傍、中間半導体層４８の一部などに窒化シリコン膜などで構成される１層または複数層のトンネル絶縁膜を設けてもよい。すなわち、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のドレイン電流（Ｉｄｓ）のロス（Ｌｏｓｓ）が見えない程度の薄いトンネル絶縁膜を設けることで、不純物が拡散するのを防ぐと共に縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の性能を向上できる。
【０１１０】
次に、図４４に示すように、基板１を熱酸化することによって、積層体（Ｐ）（下部半導体層４７、中間半導体層４８、上部半導体層４９）の側壁表面に酸化シリコンからなる膜厚１０ｎｍ程度のゲート絶縁膜５３を形成する。また、この酸化により、積層体（Ｐ）の底部の周囲に露出した接続用導電層４６の表面には、主としてＷシリサイドの酸化物からなる酸化層が形成される。ゲート絶縁膜５３は、例えば８００℃以下の低温熱酸化（例えばｗｅｔ酸化）で形成されるが、これに限定されず、例えばＣＶＤ法で堆積した酸化シリコン膜で構成してもよい。また、ＣＶＤ法で堆積した酸化ハフニウム（ＨｆＯ２）や酸化タンタル（Ｔａ２Ｏ５）などの高誘電体膜で構成してもよい。このように、ゲート絶縁膜５３を低温プロセスで形成することにより、熱処理に起因して縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のしきい値（Ｖｔｈ）などの特性がばらつく不具合を低減できる。
【０１１１】
次に、図４５および図４６に示すように、積層体（Ｐ）の側壁に縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極５４を形成する。ゲート電極５４を形成するには、例えば基板１上にリンをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積し、続いてこのｎ型多結晶シリコン膜を異方性エッチングすることによって、積層体（Ｐ）の側壁に残す。
【０１１２】
すなわち、ゲート電極５４は、ゲート絶縁膜５３を介して、積層体（Ｐ）に対して自己整合的にサイドウォールスペーサ状に形成され、かつ自己整合的に積層体（Ｐ）（中間半導体層４８）の側壁の周囲を取り囲むように形成される。これにより、製造工程を低減でき、メモリセルサイズを微細化できる。ゲート電極５４は、ホウ素をドープしたｐ型多結晶シリコン膜などで構成することもできる。
【０１１３】
次に、図４７に示すように、ゲート電極５４を含む基板１の上部に、絶縁膜として例えばＣＶＤ法で酸化シリコン膜５５を堆積する。酸化シリコン膜５５は、積層体（Ｐ）の高さよりも厚い膜厚で堆積する。
【０１１４】
次に、図４８および図４９に示すように、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜５５をドライエッチングすることにより、積層体（Ｐ）の周囲を開口する溝５６を形成する。図４９に示すように、溝５６は、互いに隣接する基準電圧線３４（Ｖｓｓ）、３４（Ｖｓｓ）の間に形成され、Ｘ方向に沿って帯状に延在する。
【０１１５】
溝５６のＹ方向の線幅は、サイドウォールスペーサ状のゲート電極５４のＹ方向の幅よりも大きく構成され、サイドウォールスペーサ状のゲート電極５４の周囲全域を開口するように形成される。
【０１１６】
溝５６の深さは、積層体（Ｐ）の側壁に形成されたゲート電極５４がある程度露出するような深さとする。後述するように、溝５６の内部には、Ｘ方向に沿って配置された縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のそれぞれのゲート電極５４に電気的に接続されるワード線（ＷＬ）が形成される。
【０１１７】
次に、図５０に示すように、溝５６の内部にゲート電極５４と同じ導電型の多結晶シリコン膜５７を形成する。具体的には、溝５６の内部を含む酸化シリコン膜５５上にＣＶＤ法でｎ型（またはｐ型）多結晶シリコン膜５７を堆積し、続いて化学的機械研磨またはエッチバックによって酸化シリコン膜５５上の多結晶シリコン膜５７を除去する。溝５６の内部に埋め込んだ多結晶シリコン膜５７は、ワード線（ＷＬ）を構成する導電膜である。
【０１１８】
このように、ワード線（ＷＬ）を構成する導電膜５７は、サイドウォールスペーサ状のゲート電極５４とその周囲全域で接するように構成される。これにより、ワード線（ＷＬ）の抵抗値を低減でき、かつゲート電極５４との接触抵抗を低減できる。
【０１１９】
次に、図５１に示すように、溝５６の内部の多結晶シリコン膜５７およびゲート電極５４をエッチバックすることによって、多結晶シリコン膜５７およびゲート電極５４のそれぞれの上面を酸化シリコン膜５５の上面よりも下方に後退させる。
【０１２０】
次に、図５２に示すように、多結晶シリコン膜５７の上面よりも上方に位置する酸化シリコン膜５５および積層体（Ｐ）のそれぞれの側壁に絶縁膜からなるサイドウォールスペーサ５８を形成した後、多結晶シリコン膜５７の表面を含む基板１上に、例えばスパッタリング法で膜厚８ｎｍ程度のＣｏ膜５９を堆積する。サイドウォールスペーサ５８を形成するには、基板１上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングする。
【０１２１】
次に、図５３に示すように、基板１を熱処理してＣｏ膜５９と多結晶シリコン膜（多結晶シリコン膜５７およびゲート電極５４）とを反応させた後、未反応のＣｏ膜５９をエッチングで除去することによって、多結晶シリコン膜５７およびゲート電極５４のそれぞれの表面にＣｏシリサイド層６０を形成する。Ｃｏシリサイド層６０は、ワード線（ＷＬ）と上層のメタル配線とのコンタクト抵抗を低減するために形成する。
【０１２２】
ここまでの工程により、溝５６の内部に多結晶シリコン膜５７によって構成されるワード線（ＷＬ）が形成される。図５４に示すように、ワード線（ＷＬ）は、互いに隣接する基準電圧線３４（Ｖｓｓ）、３４（Ｖｓｓ）の間に形成され、Ｘ方向に沿って帯状に延在する。また、ここまでの工程により、ｎチャネル型の駆動ＭＩＳＦＥＴ（ＤＲ１）の上部にｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ１）が形成され、同じくｎチャネル型の駆動ＭＩＳＦＥＴ（ＤＲ２）の上部にｐチャネル型の縦型ＭＩＳＦＥＴ（ＳＶ２）が形成されることにより、２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）とで構成されるメモリセルが略完成する。
【０１２３】
次に、図５５に示すように、ワード線（ＷＬ）が形成された溝５６の内部に、例えば絶縁膜として酸化シリコン膜６１を埋め込む。具体的には、溝５６の内部を含む酸化シリコン膜５５上にＣＶＤ法で酸化シリコン膜６１を堆積し、続いて溝５６の外部の不要な酸化シリコン膜６１を化学的機械研磨法で除去する。酸化シリコン膜６１の研磨は、積層体（Ｐ）の最上部に形成された窒化シリコン膜５０の表面が露出するまで行う。
【０１２４】
次に、図５６に示すように、周辺回路領域に形成された第１層配線３５、３６の上部にスルーホール６２、６３を形成し、続いてスルーホール６２、６３の内部にプラグ６４を形成する。プラグ６４を形成するには、まず、フォトレジスト膜（図示せず）をマスクにして周辺回路領域の酸化シリコン膜５５、その下層の酸化シリコン膜４２および窒化シリコン膜３８をドライエッチングすることにより、第１層配線３５、３６の上部にスルーホール６２、６３を形成する。次に、スルーホール６２、６３の内部を含む酸化シリコン膜５５上にスパッタリング法でＴｉＮ膜を堆積し、さらにＣＶＤ法で金属膜であるＷ膜を堆積した後、スルーホール６２、６３の外部の不要なＷ膜およびＴｉＮ膜を化学的機械研磨法で除去することでスルーホール６２、６３内に埋め込まれたプラグ６４を形成する。プラグ６４は、Ｔｉ膜、あるいはＴｉＮ膜とＷ膜とからなる積層膜などで構成してもよい。
【０１２５】
次に、図５７に示すように、積層体（Ｐ）の最上部に形成された窒化シリコン膜５０を除去することによって上部半導体層４９の表面を露出させ、そこにプラグ６５を形成する。プラグ６５を形成するには、まず、熱リン酸などを用いたウェットエッチングで窒化シリコン膜５０を除去することによって、上部半導体層４９の表面を露出させる。次に、窒化シリコン膜５０の除去によって生じた溝の内部を含む酸化シリコン膜５５、６１上にスパッタリング法でＴｉＮ膜を堆積し、さらにＣＶＤ法でＷ膜を堆積した後、溝の外部の不要なＴｉＮ膜およびＷ膜を化学的機械研磨法で除去することで窒化シリコン膜５０の除去によって生じた溝内に埋め込まれたプラグ６５を形成する。プラグ６５は、Ｔｉ膜、あるいはＴｉＮ膜とＷ膜とからなる積層膜などで構成してもよい。上部半導体層４９の上部に形成されたプラグ６５は、次の工程で形成する相補性データ線（ＢＬＴ、ＢＬＢ）と半導体層４９とを電気的に接続するために形成する。
【０１２６】
なお、上部半導体層４９の上部にプラグ６５を形成する工程に先立ち、図５８に示すように、上部半導体層４９の表面にＣｏシリサイド層７３を形成し、その後、Ｃｏシリサイド層７３の上部にプラグ６５を形成してもよい。Ｃｏシリサイド層７３を形成するには、まず、窒化シリコン膜５０を除去して上部半導体層４９の表面を露出させ、続いて、上部半導体層４９の表面を含む基板１上にスパッタリング法でＣｏ膜を堆積した後、基板１を熱処理してＣｏ膜と多結晶シリコン膜からなる上部半導体層４９とを反応させ、その後、未反応のＣｏ膜をエッチングで除去する。Ｃｏシリサイド層７３は、相補性データ線（ＢＬＴ、ＢＬＢ）と半導体層４９とのコンタクト抵抗を低減するために形成する。
【０１２７】
次に、図５９に示すように、基板１上にＣＶＤ法で膜厚２５ｎｍ程度の炭化シリコン膜６６と膜厚３００ｎｍ程度の酸化シリコン膜６７とを堆積した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜６７と炭化シリコン膜６６とをドライエッチングすることにより、メモリアレイに形成された上部半導体層４９の上部に配線溝６８を形成し、周辺回路領域に形成されたプラグ６４の上部に配線溝６９、７０を形成する。
【０１２８】
次に、図６０および図６１に示すように、配線溝６８の内部に相補性データ線（ＢＬＴ、ＢＬＢ）を形成し、配線溝６９、７０の内部に周辺回路の第２層配線７１、７２を形成する。相補性データ線（ＢＬＴ、ＢＬＢ）および第２層配線７１、７２は、配線溝６８、６９、７０の内部を含む酸化シリコン膜６７上にスパッタリング法で窒化タンタル（ＴａＮ）膜を堆積し、さらにスパッタリング法またはメッキ法で金属膜であるＣｕ膜を堆積した後、溝の外部の不要なＣｕ膜およびＴａＮ膜を化学的機械研磨法で除去することで、配線溝６８、６９、７０内に埋め込まれて形成される。図６０に示すように、相補性データ線（ＢＬＴ、ＢＬＢ）の一方（ＢＬＴ）は、Ｙ方向に沿って配置された縦型ＭＩＳＦＥＴ（ＳＶ１）の上部に形成され、他方（ＢＬＢ）は、Ｙ方向に沿って配置された縦型ＭＩＳＦＥＴ（ＳＶ２）の上部に形成される。
【０１２９】
ここまでの工程により、前記図２、図３に示す本実施の形態のＳＲＡＭが完成する。その後、相補性データ線（ＢＬＴ、ＢＬＢ）および第２層配線７１、７２のそれぞれの上部に層間絶縁膜を介して金属膜からなる上層配線を形成するが、それらの図示は省略する。
【０１３０】
（実施の形態２）
図６２は、本実施の形態によるＳＲＡＭのメモリセルを示す等価回路図である。本実施の形態のＳＲＡＭは、例えばα線によるメモリセルのソフトエラーを抑制するために、前記実施の形態１のメモリセル（ＭＣ）の一対の電荷蓄積ノード（Ａ、Ｂ）に容量素子（Ｃｓ１、Ｃｓ２）を形成した構成になっている。
【０１３１】
すなわち、容量素子（Ｃｓ１、Ｃｓ２）のそれぞれの一方の電極は電荷蓄積ノード（Ａ、Ｂ）である駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のドレイン領域に電気的に接続され、容量素子（Ｃｓ１、Ｃｓ２）のそれぞれの他方の電極には基準電位（Ｖｓｓ）が印加される。また、容量素子（Ｃｓ１、Ｃｓ２）の電極間には、例えば窒化シリコンなどの、シリコン酸化膜よりも高い誘電率を有する容量絶縁膜が形成される。
【０１３２】
上記容量素子（Ｃｓ１、Ｃｓ２）は、例えば次のような方法によって形成することができる。まず、図６３に示すように、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部の絶縁膜をエッチングしてｎ＋型半導体領域１４（ソース）の上部にコンタクトホール２４を形成した後、コンタクトホール２４の内部にプラグ２７を埋め込む。ここまでの工程は、前記実施の形態１の図４〜図２４に示す工程と同じである。
【０１３３】
次に、図６４に示すように、酸化シリコン膜２２、２１および窒化シリコン膜２０をエッチングすることによって、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのゲート電極７Ａの上部にコンタクトホール１９を形成する。
【０１３４】
次に、図６５に示すように、コンタクトホール１９の側壁に例えば導電膜としてＴｉ膜８０を形成し、続いてコンタクトホール１９の側壁および底部に窒化シリコンなどからなる容量絶縁膜８１を形成した後、例えば金属膜としてＷ膜８２を埋め込む。コンタクトホール１９の側壁にＴｉ膜８０を形成することにより、ゲート電極７Ａの上面とＴｉ膜８０とで構成される容量素子（Ｃｓ１、Ｃｓ２）の一方の電極の面積を大きくすることができる。また、Ｔｉ膜８０に代えてＴｉＮ膜、多結晶シリコン膜などの導電膜を使用してもよい。
【０１３５】
次に、図６６に示すように、前記実施の形態１の図２５〜図２７に示す工程に従って、コンタクトホール１９の上部の酸化シリコン膜２９および窒化シリコン膜２８に配線溝３１を形成し、続いて配線溝３１の内部に基準電圧線３４（Ｖｓｓ）を形成する。このとき、配線溝３１の一部をコンタクトホール１９の上部にまで延在し、コンタクトホール１９の内部のＷ膜８２と基準電圧線３４（Ｖｓｓ）とを電気的に接続することにより、容量素子（Ｃｓ１、Ｃｓ２）が形成される。その後の工程は、前記実施の形態１と同じである。
【０１３６】
すなわち、容量素子（Ｃｓ１、Ｃｓ２）のそれぞれの一方の電極は、導電膜８０および駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のそれぞれのゲート電極７Ａを介して駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のドレイン領域に電気的に接続され、容量素子（Ｃｓ１、Ｃｓ２）のそれぞれの他方の電極はコンタクトホール１９の内部に埋め込まれた導電膜８２を介して基準電圧線３４（Ｖｓｓ）に電気的に接続される。
【０１３７】
また、容量素子（Ｃｓ１、Ｃｓ２）の一方の電極をコンタクトホール１９内の側壁および底面に形成された導電膜８０で構成し、他方の電極をコンタクトホール１９の内部に埋め込まれた導電膜８２で構成することにより、コンタクトホール１９内の側壁および底面の面積を容量素子として用いることができる。
【０１３８】
このように、コンタクトホール１９内の側壁および底面を利用して容量素子（Ｃｓ１、Ｃｓ２）を構成することにより容量素子（Ｃｓ１、Ｃｓ２）の電極の面積を大きくすることができ、容量素子（Ｃｓ１、Ｃｓ２）の容量を増大することができる。
【０１３９】
また、図６７に示すように、容量素子（Ｃｓ１、Ｃｓ２）は、ｎ＋型半導体領域１４（ソース）の下部の基板に溝８３を形成し、その内部に窒化シリコンなどからなる容量絶縁膜８１と多結晶シリコンなどの導電膜８５を形成することによって製造することもできる。この場合は、溝８３の周囲の基板１内に給電用の埋め込みウエル８６を設け、この埋め込みウエル８６を通じて容量素子（Ｃｓ１、Ｃｓ２）に基準電圧（Ｖｓｓ）を供給する。
【０１４０】
埋め込みウエル８６の不純物濃度はウエル４の不純物濃度よりも高く構成され、その抵抗値が低減される。また、埋め込みウエル８６は、例えばメモリセル形成領域に形成されるウエル４の下部全体に形成される。なお、埋め込みウエル８６は周辺回路領域を含めウエル４の下部全体に形成してもよい。これにより、ウエル４の電位の安定度を向上でき、半導体記憶装置の特性を向上できる。
【０１４１】
このように、容量素子（Ｃｓ１、Ｃｓ２）のそれぞれの一方の電極は、溝８３に容量絶縁膜８１を介して埋め込まれた導電膜８５で構成され、プラグ４１を介して駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のドレイン領域に電気的に接続される。また、容量素子（Ｃｓ１、Ｃｓ２）のそれぞれの他方の電極は溝８３の底面および側壁の周囲を囲むように形成される埋め込みウエル８６で構成することにより、溝８３の底面および側壁の周囲を容量素子（Ｃｓ１、Ｃｓ２）として用いることができるので、容量素子（Ｃｓ１、Ｃｓ２）の電極の面積を大きくすることができ、容量素子（Ｃｓ１、Ｃｓ２）の容量を増大することができる。
【０１４２】
（実施の形態３）
前記実施の形態１で説明したように、駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極７Ａを形成する際、２枚の異なるマスクを使った２回のエッチングでゲート電極材料（多結晶シリコン膜）をパターニングすることにより、露光光の干渉によるゲート電極７Ａ端部の変形を抑制することができる。
【０１４３】
また、ＳＲＡＭの周辺回路のうち、ゲート長の短いＭＩＳＦＥＴを含む回路やＭＩＳＦＥＴが高密度に配置される回路においては、これらの回路を構成するＭＩＳＦＥＴのゲート電極を形成する際、２枚の異なるマスクを使った２回のエッチングでゲート電極材料（多結晶シリコン膜）をパターニングすることが望ましい。以下、周辺回路を構成するＭＩＳＦＥＴのゲート電極形成方法について説明する。
【０１４４】
図６８に示すように、ＳＲＡＭは、多数のメモリセル（ＭＣ）をマトリクス状に配置したメモリアレイの他に、セルと呼ばれる単位回路をマトリクス状に配置した周辺回路を含んでおり、それぞれのセル内には、ＡＮＤ、ＯＲなどの基本ゲートや、図６９に示すような正帰還による保持回路などが形成される。
【０１４５】
上記保持回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴの形成方法を図７０〜図７３を用いて説明する。図７０は、セル１個分の領域に形成されたウエル（ｐ型ウエル４およびｎ型ウエル５）と、セルの高さ方向（図の上下方向）に沿って帯状にパターニングした酸化シリコン膜８の平面図である。この酸化シリコン膜８の下層には、図示しないゲート電極材料（ｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐ）が形成されている。
【０１４６】
上記酸化シリコン膜８をパターニングする工程は、前記実施の形態１の図１１および図１２に示した第１のフォトレジスト膜１６ａをマスクにして酸化シリコン膜８をドライエッチングする工程である。すなわち、基板１上にゲート電極材料（ｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐ）を形成し、さらにその上部に酸化シリコン膜８を堆積した後、第１のフォトレジスト膜１６ａをマスクにしてメモリアレイの酸化シリコン膜８をドライエッチングすると共に、周辺回路領域の酸化シリコン膜８もドライエッチングする。これにより、メモリアレイには、図１１に示すような帯状の平面パターンを有する酸化シリコン膜８が形成され、周辺回路領域には、図７０に示すような帯状の平面パターンを有する酸化シリコン膜８が形成される。
【０１４７】
次に、前記図１３および図１４に示すように、第２のフォトレジスト膜１６ｂをマスクにしてメモリアレイの酸化シリコン膜８をゲート電極と同じ平面形状（長方形）となるようにパターニングする。このとき、上記第２のフォトレジスト膜１６ｂをマスクにして周辺回路の酸化シリコン膜８をゲート電極と同じ平面形状（長方形）となるようにパターニングする。
【０１４８】
その後、長方形にパターニングされた上記酸化シリコン膜８をマスクにしてゲート電極材料（ｎ型多結晶シリコン膜７ｎおよびｐ型多結晶シリコン膜７ｐ）をドライエッチングする。これにより、メモリアレイには駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）のゲート電極７Ａが形成され（図９）、周辺回路領域にはｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極７Ａおよびｐチャネル型ＭＩＳＦＥＴのゲート電極７Ｂが形成される（図７１）。
【０１４９】
このように、２枚のマスクを使った２回のエッチングでｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極７Ａおよびｐチャネル型ＭＩＳＦＥＴのゲート電極７Ｂを形成した場合は、図７２（ａ）に示すように、ゲート電極７Ａ（およびゲート電極７Ｂ）の四隅の丸みが小さくなるので、その端部が活性領域（Ｌ）の内側に後退する量が小さくなる。
【０１５０】
その後、図７３に示すように、配線７３、７４やスルーホール７５などを形成することにより、２個のｎチャネル型ＭＩＳＦＥＴＱｎと２個のｐチャネル型ＭＩＳＦＥＴＱｐで構成される保持回路が完成する。
【０１５１】
上記したゲート電極７Ａ、７Ｂの形成方法によれば、ゲート電極７Ａ、７Ｂの延在方向であるセルの高さ方向に沿ったゲート電極７Ａ、７Ｂの間隔を縮小することが可能となるので、セルの高さ方向に沿っって４個のＭＩＳＦＥＴ（２個のｎチャネル型ＭＩＳＦＥＴＱｎと２個のｐチャネル型ＭＩＳＦＥＴＱｐ）を一列に配置することが可能となる。
【０１５２】
これに対し、１回のエッチングでｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極７Ａおよびｐチャネル型ＭＩＳＦＥＴのゲート電極７Ｂを形成した場合は、図７２（ｂ）に示すように、ゲート電極７Ａ（およびゲート電極７Ｂ）の四隅の丸みが大きくなる。従って、この場合は、ゲート電極７Ａ、７Ｂの端部を活性領域（Ｌ）から遠く離してしておかないと、ゲート電極７Ａ、７Ｂの端部の丸みが活性領域（Ｌ）の内側にまで達し、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴの特性を劣化させる。
【０１５３】
しかし、ゲート電極７Ａ、７Ｂの端部を活性領域（Ｌ）から遠く離した場合は、ゲート電極７Ａ、７Ｂの延在方向であるセルの高さ方向に沿ったゲート電極７Ａ、７Ｂの間隔が広くなるので、セルの高さ方向に沿っって４個のＭＩＳＦＥＴ（２個のｎチャネル型ＭＩＳＦＥＴＱｎと２個のｐチャネル型ＭＩＳＦＥＴＱｐ）を一列に配置することが出来なくなる。すなわち、この場合は、図７４に示すように、４個のＭＩＳＦＥＴ（２個のｎチャネル型ＭＩＳＦＥＴＱｎと２個のｐチャネル型ＭＩＳＦＥＴＱｐ）を２列に配置せざるを得ない。そのため、セルの幅が広くなり、セル１個の面積が大きくなる結果、周辺回路の高集積化が妨げられる。
【０１５４】
このように、２枚のマスクを使った２回のエッチングによって、周辺回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴのゲート電極７Ａ、７Ｂを形成することにより、ＳＲＡＭの周辺回路の高集積化を実現することができる。
【０１５５】
なお、ＳＲＡＭの周辺回路の一部には、例えば電源回路のように、ゲート長が比較的長いＭＩＳＦＥＴを比較的低密度に配置する回路もある。このような回路のＭＩＳＦＥＴは、ゲート電極の端部を活性領域（Ｌ）から遠く離しても支障がないので、１回のエッチングでゲート電極を形成してもよい。すなわち、前述した２枚のマスクを使った２回のエッチング工程のうち、いずれか一方の工程でゲート電極を形成すればよい。
【０１５６】
（実施の形態４）
縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極５４およびワード線（ＷＬ）は、次のような方法で形成することもできる。
【０１５７】
まず、図７５に示すように、前記実施の形態１と同じ方法で基板１上に駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）を形成し、続いて駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）の上部に下部半導体層４７、中間半導体層４８および上部半導体層４９からなる積層体（Ｐ）を形成した後、積層体（Ｐ）の側壁表面に酸化シリコンからなるゲート絶縁膜５３を形成する。ここまでの工程は、前記実施の形態１の図４〜図４４に示した工程と同じである。
【０１５８】
次に、図７６に示すように、基板１上にＣＶＤ法で多結晶シリコン膜５４ａを堆積する。多結晶シリコン膜５４ａは、その成膜中にリンをドープすることによって、その導電型をｎ型とする。また、多結晶シリコン膜５４ａの膜厚は、ワード線（ＷＬ）の延在方向（図のＢ−Ｂ’線方向）に沿って互いに隣接する２つの積層体（Ｐ）の側壁に形成された多結晶シリコン膜５４ａが接触する膜厚、すなわちこの２つの積層体（Ｐ）の間隔の２分の１以上の膜厚であって、かつワード線（ＷＬ）の延在方向と直交する方向（図のＡ−Ａ’線方向）に沿って互いに隣接する２つの積層体（Ｐ）の側壁に形成された多結晶シリコン膜５４ａが接触しない膜厚とする。　これにより、積層体（Ｐ）の側壁全面を覆い、かつワード線（ＷＬ）の延在方向に沿って帯状に延在する多結晶シリコン膜５４ａが得られる。なお、多結晶シリコン膜５４ａにドープする不純物は、リンに代えてホウ素を用いてもよい。
【０１５９】
次に、図７７に示すように、多結晶シリコン膜５４ａをエッチバックして下方に後退させることにより、ワード線（ＷＬ）と一体に構成された縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極５４が得られる。
【０１６０】
上記した方法によれば、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のゲート電極５４およびワード線（ＷＬ）を形成する工程数を、前記実施の形態１の方法に比べて大幅に減らすことができる。
【０１６１】
ワード線（ＷＬ）と一体に構成された上記ゲート電極５４は、２層の多結晶シリコン膜で構成することもできる。この場合は、まず、図７８に示すように、基板１上にＣＶＤ法でアモルファスシリコン膜５４ｂを薄く堆積し、続いて、図７９に示すように、アモルファスシリコン膜５４ｂの上部にＣＶＤ法で多結晶シリコン膜５４ａを堆積する。その後、基板１を熱処理し、多結晶シリコン膜５４ａを種結晶としてアモルファスシリコン膜５４ｂを多結晶化する。
【０１６２】
素子を積層して回路を構成する場合には、下層素子の特性上の劣化を回避するため、上層の素子を形成するプロセスをできるだけ低温化する必要がある。従って、上層素子のシリコン製のゲート電極をアモルファス状態で堆積した場合、これを結晶化するためのアニールの温度や時間をできるだけ少なくしなければならない。しかし、アニールを低温化もしくは短時間化すると、副作用としてシリコンが十分に結晶化しないことが懸念される。すなわち、低温化と結晶化のジレンマを解消しなければならない。
【０１６３】
あらかじめ多結晶状態で堆積すれば、結晶化アニールが不要となるのでジレンマから脱出できる。ところが、多結晶であるため、粒界を伝って薬液が染み込みやすいという問題が新に生じる。特に薄膜において、次の工程の洗浄液が多結晶膜の下のゲート酸化膜にまで染み込んで、素子に致命的なダメージを与える危険性が高い。ここでは、低温化と薬液による素子損壊のジレンマに直面する。
【０１６４】
上に述べたジレンマは、単層膜では解消できない。しかし、アモルファス膜と多結晶膜の２層膜堆積にするといずれのジレンマからも解放される。アモルファス膜が素子への薬液の染み込みを防止し、二層目の多結晶膜が一層目のアモルファスシリコンの結晶化の種となり少ない熱負荷でも充分な結晶化を可能とする。なお、多結晶膜が種結晶となってアモルファス膜を多結晶化するため、透過型電子顕微鏡で断面観察すれば、膜積層の界面において結晶粒の結晶方位が連続している様子が観察される。
【０１６５】
（実施の形態５）
２個の駆動ＭＩＳＦＥＴ（ＤＲ１、ＤＲ２）と２個の縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）でメモリセルを構成したＳＲＡＭは、Ｈレベル側の蓄積ノードにおいては、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）のＯＦＦ時におけるリーク電流を利用して電荷を保持する構造になっている。そのため、データ線に０Ｖの基準電圧（Ｖｓｓ）を印加してＬレベル（０Ｖ）の書き込みを行う際、非選択メモリセルのＨレベル側の蓄積ノードからデータ線に電荷がリークするディスターブが発生し易い。
【０１６６】
その対策として、本実施の形態では、縦型ＭＩＳＦＥＴ（ＳＶ１、ＳＶ２）の基板を構成する中間半導体層４８にチャネル不純物をイオン注入する際、図８０に示すように、不純物濃度の最大ピークとなる深さを中間半導体層４８の中央よりも下方にずらす。
【０１６７】
メモリセルにＬレベル（０Ｖ）の書き込みを行う際は、データ線側の電位が０Ｖに下がるので、データ線側の半導体層である上部半導体層４９がドレインとなり、下部半導体層４７がソースとなる。一般に、ＭＩＳＦＥＴのしきい値電圧は、ソース近傍の不純物濃度によって決まるため、不純物濃度の最大ピークとなる深さを中間半導体層４８の中央よりも下方にずらした場合は、書き込み動作時のしきい値電圧が高くなり、蓄積ノードからデータ線への電荷のリークが低減する。これにより、非選択メモリセルの蓄積ノードからデータ線に電荷がリークするディスターブを有効に抑制することができる。
【０１６８】
一方、記憶保持時には、データ線の電位を高くしてデータ線からＨレベル側の蓄積ノードに電荷を供給するので、データ線側の半導体層である上部半導体層４９がソースとなり、下部半導体層４７がドレインとなる。
【０１６９】
従って、不純物濃度の最大ピークとなる深さを中間半導体層４８の中央よりも下方にずらした場合は、ソース（上部半導体層４９）近傍の不純物濃度が低いので、しきい値電圧が低くなり、データ線から蓄積ノードに十分なリーク電流を流すことができる。
【０１７０】
このように、本実施の形態によれば、書込み動作時には非選択メモリセルのしきい値電圧を高くし、記憶保持時にはしきい値電圧を低くすることができるので、ディスターブによるノード電位の揺らぎの低減と安定した記憶保持を両立させることが容易になり、ディスターブ不良発生に対する十分なマージン、すなわち安定な動作を確保することができる。
【０１７１】
またこれにより、ディスターブで低下したノード電位を復帰させるための待ち時間をより短く設計することが可能となるので、ＳＲＡＭの高速動作を実現することもできる。
【０１７２】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１７３】
例えば、製造方法の特徴は前述の半導体記憶装置に限定されるのもではなく、縦型ＭＩＳＦＥＴの形成方法、ＭＩＳＦＥＴを有する半導体集積回路装置の形成方法として捉えることができるのは勿論である。また、構造についても、縦型ＭＩＳＦＥＴ、ＭＩＳＦＥＴを有する半導体集積回路装置として捉えることができるのは勿論である。
【０１７４】
以上、本実施の形態において開示される発明のうち、代表的なものについて簡単に説明すれば、以下のとおりである。
【０１７５】
１．一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記相補性データ線は、前記第１および第２縦型ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続されている。
【０１７６】
前述の半導体記憶装置において、前記相補性データ線は、前記積層体の上部を、前記積層体を横切るように延在して、前記積層体（Ｐ）と重なるように配置され、前記ワード線は、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極に電気的に接続され、かつ前記相補性データ線の下層に形成されている。
【０１７７】
２．一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第１および第２縦型ＭＩＳＦＥＴは、完全空乏型ＭＩＳＦＥＴで構成されている。
【０１７８】
３．一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記積層体の側壁部の周囲を囲むように形成されている。
【０１７９】
４．一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第１駆動ＭＩＳＦＥＴのドレイン領域上に前記第１縦型ＭＩＳＦＥＴのソース、ドレインの一方が平面的に重なる部分を有するように構成され、
前記第２駆動ＭＩＳＦＥＴのドレイン領域上に前記第２縦型ＭＩＳＦＥＴのソース、ドレインの一方が平面的に重なる部分を有するように構成される。
【０１８０】
５．一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第１および第２縦型ＭＩＳＦＥＴの積層体は互いに第１方向に離隔して配置され、
前記ワード線は、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極に電気的に接続され、かつ前記第１および第２縦型ＭＩＳＦＥＴの積層体の側壁を覆うように前記第１方向に延在して配置され、
前記相補性データ線は、前記ワード線、前記第１および第２縦型ＭＩＳＦＥＴよりも上部に形成され、かつ前記第１方向に直交する第２方向に延在して配置され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続されている。
【０１８１】
６．一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備えたメモリセルを有する半導体記憶装置であって、
半導体基板の主面に形成された前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとを交差結合する１対のクロスカップル配線が、前記第１および第２駆動ＭＩＳＦＥＴの上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴは、前記クロスカップル配線よりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記相補性データ線は、前記第１および第２縦型ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続されている。
【０１８２】
７．一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記交差結合の電荷蓄積ノードに容量素子が接続されている。
【０１８３】
前記半導体記憶装置において、前記駆動ＭＩＳＦＥＴのドレイン領域の下部に前記容量素子が形成され、前記容量素子の一方の電極は前記駆動ＭＩＳＦＥＴのドレイン領域に電気的に接続されている。
【０１８４】
前記半導体記憶装置において、前記容量素子の上部に前記縦型ＭＩＳＦＥＴが形成され、前記容量素子の一方の電極は前記駆動ＭＩＳＦＥＴのドレイン領域に電気的に接続されている。
【０１８５】
８．一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
一対の基準電圧線が第１方向に延在するように配置され、
前記第１および第２駆動ＭＩＳＦＥＴは、前記第１方向に直交する第２方向において、前記一対の基準電圧線間に配置され、
前記第１駆動ＭＩＳＦＥＴのソースは一方の基準電圧線に電気的に接続され、前記第２駆動ＭＩＳＦＥＴのソースは他方の基準電圧線に電気的に接続され、前記第１および第２縦型ＭＩＳＦＥＴは、半導体基板の主面に形成された前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する。
【０１８６】
前記半導体記憶装置において、前記ワード線は、前記第１方向に延在するように配置され、かつ前記第１および第２縦型ＭＩＳＦＥＴのゲートに電気的に接続され、前記ワード線は、前記第２方向において、前記一対の基準電圧線間に配置される。
【０１８７】
前記半導体記憶装置において、前記相補性データ線は、前記第２方向に延在するように配置され、かつ前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続されている。
【０１８８】
９．一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
一対の基準電圧線が第１方向に延在するように配置され、
前記第１および第２駆動ＭＩＳＦＥＴは、前記第１方向に直交する第２方向において、前記一対の基準電圧線間に配置され、
前記第１駆動ＭＩＳＦＥＴのソースは一方の基準電圧線に電気的に接続され、前記第２駆動ＭＩＳＦＥＴのソースは他方の基準電圧線に電気的に接続され、前記第１および第２縦型ＭＩＳＦＥＴは、前記基準電圧線、前記第１および第２駆動ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、前記半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する。
【０１８９】
前記半導体記憶装置において、前記ワード線は、前記第１方向に延在するように配置され、かつ前記第１および第２縦型ＭＩＳＦＥＴのゲートに電気的に接続され、前記ワード線は、前記基準電圧線よりも上部に形成され、かつ前記第２方向において、前記一対の基準電圧線間に配置される。
【０１９０】
前記半導体記憶装置において、前記基準電圧線のそれぞれは、前記第２方向に沿って隣接する２個のメモリセルによって共用されている。
【０１９１】
前記半導体記憶装置において、前記相補性データ線は、前記第２方向に延在するように配置され、かつ前記第１および第２縦型ＭＩＳＦＥＴよりも上部に形成され、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続されている。
【０１９２】
１０．一対の相補性データ線とワード線との交差部に配置された第１および第２駆動ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１駆動ＭＩＳＦＥＴと前記第２駆動ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置であって、
半導体基板の主面のメモリセル形成領域に前記第１および第２駆動ＭＩＳＦＥＴ、周辺回路形成領域に周辺ＭＩＳＦＥＴが形成され、
前記第１および第２駆動ＭＩＳＦＥＴのソース領域に接続する配線と、前記周辺ＭＩＳＦＥＴ間を接続する配線とが同層の配線層で構成され、
メモリセル形成領域において、前記第１および第２縦型ＭＩＳＦＥＴは、前記第１および第２駆動ＭＩＳＦＥＴおよび前記配線よりも上部に形成されている。
【０１９３】
前記第１駆動ＭＩＳＦＥＴのドレイン領域と、前記第２駆動ＭＩＳＦＥＴのゲート電極とを接続するプラグは、前記第１ＭＩＳＦＥＴのソース領域と前記配線とを接続するプラグとは異なるプラグ層で構成される。
【０１９４】
前記１〜１０の半導体記憶装置において、前記基準電圧線のそれぞれは、前記第２方向に沿って隣接する２個のメモリセルによって共用されている。
【０１９５】
前記半導体記憶装置において、前記ワード線が延在する第１方向に沿って配置された複数のメモリセルは、前記第１方向において、互いに同一のレイアウトで形成されている。
【０１９６】
前記半導体記憶装置において、前記ワード線が延在する第１方向に直交する第２方向に沿って配置された複数のメモリセルは、前記第１方向に沿ったメモリセル間の境界線に対して線対称のレイアウトで形成されている。
【０１９７】
前記半導体記憶装置において、前記第１および第２縦型ＭＩＳＦＥＴ、前記第１および第２駆動ＭＩＳＦＥＴは、メモリセル形成領域において、その中心点に対して点対称で形成されている。
【０１９８】
前述の半導体記憶装置において、前記ワード線は、前記第１および第２縦型ＭＩＳＦＥＴを覆う絶縁膜に形成された配線溝に埋め込まれて形成され、
前記ワード線は、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極よりも低抵抗の導電層を含む。
【０１９９】
前記半導体記憶装置において、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極は、前記積層体の側壁に対して自己整合的にサイドスペーサ状に形成されている。
【０２００】
前記半導体記憶装置において、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれと、前記第１および第２駆動ＭＩＳＦＥＴのそれぞれは、前記積層体の下部に形成された耐酸化性導電膜からなる接続用導電層を介して電気的に接続されている。
【０２０１】
前記半導体記憶装置において、前記第１および第２駆動ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴで構成され、前記第１および第２縦型ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴで構成され、前記積層体の膜厚は０．１μｍ以下であり、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記積層体の側壁部の周囲を囲むように形成され、前記第１および第２縦型ＭＩＳＦＥＴは、完全空乏型ＭＩＳＦＥＴで構成されている。
【０２０２】
情報の保持時に、前記ワード線に第１電圧、前記一対の相補性データ線に第２電圧がそれぞれ印加され、前記ワード線は前記第１および第２縦型ＭＩＳＦＥＴのゲート電極に電気的に接続され、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのソース、ドレインの一方は、前記相補性データ線に電気的に接続され、前記第１および第２駆動ＭＩＳＦＥＴのソース領域には第３電圧が印加され、前記第１電圧および第２電圧は前記第３電圧より高い。
【０２０３】
前記第１および第２縦型ＭＩＳＦＥＴのオフ時のリーク電流は、前記第１および第２駆動ＭＩＳＦＥＴのオフ時のリーク電流よりも大きい。
【０２０４】
１１．一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置の製造方法であって、
（ａ）半導体基板の主面に前記第１および第２ＭＩＳＦＥＴを形成する工程、
（ｂ）前記第１および第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜に第１および第２接続孔を形成し、前記第１接続孔を通じて前記第１ＭＩＳＦＥＴのドレインと前記第２ＭＩＳＦＥＴのゲート電極とを電気的に接続すると共に、前記第２接続孔を通じて前記第２ＭＩＳＦＥＴのドレインと前記第１ＭＩＳＦＥＴのゲート電極とを電気的に接続する工程、
を含み、
前記（ｃ）工程において、前記第１接続孔を形成するためのフォトリソグラフィ工程およびエッチング工程は、前記第２接続孔を形成するためのフォトリソグラフィ工程およびエッチング工程とは異なる。
【０２０５】
前記製造方法において、前記（ｃ）工程は、前記第１接続孔および前記第２接続孔にプラグを埋め込む工程を含む。
【０２０６】
１２．一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置の製造方法であって、
前記第１および第２ＭＩＳＦＥＴのそれぞれのゲート電極を形成する工程は、前記ゲート電極を構成する導電膜を前記半導体基板の主面の第１方向に沿ってパターニングする第１工程と、前記導電膜を前記第１方向と交差する第２方向に沿ってパターニングする第２工程とを含む。
【０２０７】
１３．一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置の製造方法であって、
（ａ）半導体基板の主面に前記第１および第２ＭＩＳＦＥＴを形成する工程、
（ｂ）前記第１および第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜を介して耐酸化性の接続用導電層を形成する工程、
（ｃ）前記接続用導電層上に、縦型ＭＩＳＦＥＴのソース、チャネル領域およびドレインを含み、前記半導体基板の主面に垂直な方向に延在する積層体を形成する工程、
（ｄ）前記積層体の側壁部にゲート絶縁膜を形成する工程、を含む。
【０２０８】
前記製造方法において、前記接続用導電層は、タングステンシリサイドからなり、前記ゲート絶縁膜は熱酸化により形成される。
【０２０９】
１４．一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置の製造方法であって、
前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有し、
前記積層体を形成する工程は、前記積層体を構成する膜の上部に前記膜をエッチングするためのマスク層を形成する工程と、前記マスク層の上部にフォトレジストパターンを形成する工程と、前記フォトレジストパターンを細線化する工程と、前記細線化されたフォトレジストパターンをマスクにして前記マスク層をエッチングする工程とを含む。
【０２１０】
１５．一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有し、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、
（ａ）前記半導体基板の主面に前記第１および第２ＭＩＳＦＥＴを形成する工程、
（ｂ）前記第１および第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜の上部に、不純物がドープされた第１アモルファスシリコン膜と、前記第１アモルファスシリコン膜よりも低濃度の第２アモルファスシリコン膜とを堆積する工程、
（ｄ）前記第１および第２アモルファスシリコン膜に第１アニール処理を施して結晶化する工程、
（ｅ）前記（ｄ）工程の後、不純物がドープされた第３アモルファスシリコン膜を堆積して積層膜を形成する工程、
（ｆ）前記第３アモルファスシリコン膜に、第２アニール処理を施して結晶化する工程、
（ｇ）前記（ｆ）工程の後、前記積層膜をパターニングすることにより前記積層体を形成する工程、を含む。
【０２１１】
前記製造方法において、前記（ｅ）工程の前に、前記第２アモルファスシリコン膜に不純物を導入する工程を含む。
【０２１２】
１６．一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置の製造方法であって、
（ａ）半導体基板の主面に前記第１および第２ＭＩＳＦＥＴを形成する工程、
（ｂ）前記第１および第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜を介して第１および第２縦型ＭＩＳＦＥＴのソース、チャネル領域およびドレインを含み、前記半導体基板の主面に垂直な方向に延在する積層体を形成する工程、
（ｃ）前記積層体を覆うように絶縁膜を形成する工程、
（ｄ）前記絶縁膜に配線溝を形成する工程、
（ｅ）前記配線溝に導電膜を埋め込むことで、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極に電気的に接続する前記ワード線を形成する工程、を含む。
【０２１３】
１７．一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有する半導体記憶装置の製造方法であって、
（ａ）半導体基板の主面に前記第１および第２ＭＩＳＦＥＴを形成する工程、
（ｂ）前記第１および第２ＭＩＳＦＥＴのそれぞれの上部に第１絶縁膜を介して縦型ＭＩＳＦＥＴのソース、チャネル領域およびドレインを含み、前記半導体基板の主面に垂直な方向に延在する積層体を形成する工程、
（ｃ）前記積層体の側壁部にゲート絶縁膜を介して、前記縦型ＭＩＳＦＥＴのゲート電極を、前記積層体の側壁に対して自己整合的にサイドスペーサ状に形成する形成する工程、を含む。
【０２１４】
前記製造方法において、さらに、前記積層体を覆うように絶縁膜を形成する工程、
前記絶縁膜に、前記縦型ＭＩＳＦＥＴのゲート電極を露出する配線溝を形成する工程、
前記配線溝に導電膜を埋め込むことで、前記ゲート電極に電気的に接続されたワード線を形成する工程、を含む。
【０２１５】
１８．半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを備えた縦型ＭＩＳＦＥＴの製造方法であって、
（ａ）前記半導体基板の主面上に第１絶縁膜を介して縦型ＭＩＳＦＥＴのソース、チャネル領域およびドレインを含み、前記半導体基板の主面に垂直な方向に延在する前記積層体を形成する工程、
（ｂ）前記積層体の側壁部にゲート絶縁膜を介して、前記縦型ＭＩＳＦＥＴのゲート電極を、前記積層体の側壁に対して自己整合的にサイドスペーサ状に形成する形成する工程、を含む。
【０２１６】
１９．半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを備えた縦型ＭＩＳＦＥＴの製造方法であって、
（ａ）前記半導体基板の主面上に、不純物がドープされた第１アモルファスシリコン膜と、前記第１アモルファスシリコン膜よりも低濃度の第２アモルファスシリコン膜とを堆積する工程、
（ｂ）前記第１および第２アモルファスシリコン膜に第１アニール処理を施して結晶化する工程、
（ｃ）前記（ｂ）工程の後、不純物がドープされた第３アモルファスシリコン膜を堆積して積層膜を形成する工程、
（ｄ）前記第３アモルファスシリコン膜に、第２アニール処理を施して結晶化する工程、
（ｅ）前記（ｄ）工程の後、前記積層膜をパターニングすることにより前記積層体を形成する工程、を含む。
【０２１７】
前記製造方法において、前記（ｃ）工程の前に、前記第２アモルファスシリコン膜に不純物を導入する工程を含む。
【０２１８】
２０．半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを備えた縦型ＭＩＳＦＥＴの製造方法であって、
前記積層体を形成する工程は、前記積層体を構成する膜の上部に前記膜をエッチングするためのマスク層を形成する工程と、前記マスク層の上部にフォトレジストパターンを形成する工程と、前記フォトレジストパターンを細線化する工程と、前記細線化されたフォトレジストパターンをマスクにして前記マスク層をエッチングする工程とを含む。
【０２１９】
２１．前記１１〜２０の製造方法において、前記積層体の膜厚は０．１μｍ以下であり、前記縦型ＭＩＳＦＥＴのそれぞれのゲート電極は、前記積層体の側壁部の周囲を囲むように形成され、前記縦型ＭＩＳＦＥＴは、完全空乏型ＭＩＳＦＥＴで構成されている。
【０２２０】
前記製造方法において、前記積層体の側壁部にゲート絶縁膜を介して、前記縦型ＭＩＳＦＥＴのゲート電極を、前記積層体の側壁に対して自己整合的にサイドスペーサ状に形成する。
【０２２１】
２２．前記半導体記憶装置において、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれのゲート電極は、２層の多結晶シリコン膜を含んで構成され、前記２層の多結晶シリコン膜の界面を介した膜間で結晶粒の結晶方位が連続している。
【０２２２】
縦型ＭＩＳＦＥＴにおいて、ゲート電極は、２層の多結晶シリコン膜を含んで構成され、前記２層の多結晶シリコン膜の界面を介した膜間で結晶粒の結晶方位が連続している。
【０２２３】
２３．前記半導体記憶装置において、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれを構成する前記積層体に形成された前記チャネル領域中の不純物濃度ピークは、前記チャネル領域の中心よりも上方または下方にずれている。
【０２２４】
２４．前記半導体記憶装置において、前記不純物濃度ピークは、前記チャネル領域の中心よりも前記メモリセルの蓄積ノード側にずれている。
【０２２５】
２５．前記半導体記憶装置において、前記接続用導電層は、タングステンシリサイド膜の単層膜、または金属膜の上部にタングステンシリサイド膜が積層された多層膜からなる。
【０２２６】
２６．前記半導体記憶装置は、複数のＭＩＳＦＥＴで構成された周辺回路をさらに含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部は、そのゲート電極の端部の曲率半径が、前記第１および第２駆動ＭＩＳＦＥＴのゲート電極の端部の曲率半径と同じである。
【０２２７】
半導体集積回路装置において、複数のＭＩＳＦＥＴで構成された周辺回路を含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部は、そのゲート電極の端部の曲率半径が、メモリセルのＭＩＳＦＥＴのゲート電極の端部の曲率半径と同じである。
【０２２８】
２７．前記半導体記憶装置は、複数のＭＩＳＦＥＴで構成された周辺回路をさらに含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部は、そのゲート電極の端部の曲率半径が、前記第１および第２駆動ＭＩＳＦＥＴのゲート電極の端部の曲率半径よりも大である。
【０２２９】
半導体集積回路装置において、複数のＭＩＳＦＥＴで構成された周辺回路を含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部は、そのゲート電極の端部の曲率半径が、メモリセルのＭＩＳＦＥＴのゲート電極の端部の曲率半径よりも大である。
【０２３０】
２８．前記半導体記憶装置は、複数のＭＩＳＦＥＴで構成された周辺回路をさらに含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部のゲート電極は、活性領域の外部に延在する部分の長さが、前記第１および第２駆動ＭＩＳＦＥＴのゲート電極の活性領域の外部に延在する部分の長さと同じである。
【０２３１】
半導体集積回路装置において、複数のＭＩＳＦＥＴで構成された周辺回路を含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部のゲート電極は、活性領域の外部に延在する部分の長さが、前記第１および第２駆動ＭＩＳＦＥＴのゲート電極の活性領域の外部に延在する部分の長さと同じである。
【０２３２】
２９．前記半導体記憶装置は、複数のＭＩＳＦＥＴで構成された周辺回路をさらに含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部のゲート電極は、活性領域の外部に延在する部分の長さが、前記第１および第２駆動ＭＩＳＦＥＴのゲート電極の活性領域の外部に延在する部分の長さよりも大である。
【０２３３】
半導体集積回路装置において、複数のＭＩＳＦＥＴで構成された周辺回路を含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部のゲート電極は、活性領域の外部に延在する部分の長さが、メモリセルのＭＩＳＦＥＴのゲート電極の活性領域の外部に延在する部分の長さよりも大である。
【０２３４】
３０．一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有し、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、
前記第１および第２ＭＩＳＦＥＴのゲート電極を形成する工程は、
（ａ）ゲート電極用導電膜上に形成した薄膜を前記半導体基板の主面の第１方向に沿ってパターニングする第１工程と、
（ｂ）前記薄膜を前記第１方向と交差する第２方向に沿ってパターニングする第２工程と、
（ｃ）前記第１および第２工程でパターニングされた前記薄膜をマスクにして前記ゲート電極用導電膜をパターニングする第３工程とを含む。
【０２３５】
半導体集積回路装置の製造方法であって、
ＭＩＳＦＥＴのゲート電極を形成する工程は、
（ａ）ゲート電極用導電膜上に形成した薄膜を前記半導体基板の主面の第１方向に沿ってパターニングする第１工程と、
（ｂ）前記薄膜を前記第１方向と交差する第２方向に沿ってパターニングする第２工程と、
（ｃ）前記第１および第２工程でパターニングされた前記薄膜をマスクにして前記ゲート電極用導電膜をパターニングする第３工程とを含む。
【０２３６】
３１．前記半導体記憶装置および半導体集積回路装置の製造方法は、複数のＭＩＳＦＥＴで構成された周辺回路を形成する工程をさらに含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部のゲート電極は、前記第１工程または前記第２工程のいずれか一方の工程でパターニングされた前記薄膜をマスクにして前記ゲート電極用導電膜をパターニングすることにより形成される。
【０２３７】
３２．前記半導体記憶装置および半導体集積回路装置の製造方法は、複数のＭＩＳＦＥＴで構成された周辺回路を形成する工程をさらに含み、前記周辺回路を構成する前記複数のＭＩＳＦＥＴの少なくとも一部のゲート電極は、前記第１工程および前記第２工程のいずれか一方の工程でパターニングされた前記薄膜をマスクにして前記ゲート電極用導電膜をパターニングすることにより形成される。
【０２３８】
３３．前記半導体記憶装置および半導体集積回路装置の製造方法において、前記薄膜は、無機系絶縁膜からなる。
【０２３９】
３４．一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合したメモリセルを有し、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、
前記第１および第２縦型ＭＩＳＦＥＴのゲート電極を形成する工程は、
（ａ）前記半導体基板上にアモルファス状態の第１ゲート電極用導電膜を堆積する第１工程と、
（ｂ）前記第１ゲート電極用導電膜上に多結晶状態の第２ゲート電極用導電膜を堆積する第２工程と、
（ｃ）前記半導体基板を熱処理し、前記第２ゲート電極用導電膜を種結晶として前記第１ゲート電極用導電膜を多結晶化する第３工程とを含む。
【０２４０】
３５．一対の相補性データ線とワード線との交差部に配置された第１および第２ＭＩＳＦＥＴと第１および第２縦型ＭＩＳＦＥＴとを備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとが交差結合した複数のメモリセルを有し、前記第１および第２縦型ＭＩＳＦＥＴのそれぞれは、半導体基板の主面に垂直な方向に延在する積層体に形成されたソース、チャネル領域およびドレインと、前記積層体の側壁部にゲート絶縁膜を介して形成されたゲート電極とを有する半導体記憶装置の製造方法であって、
前記半導体基板上に、前記ワード線の延在方向に沿って互いに隣接する前記積層体の間隔の２分の１よりも厚く、かつ前記ワード線の延在方向と直交する方向に沿って互いに隣接する前記積層体の間隔よりも薄い膜厚を有するゲート電極用導電膜を堆積することによって、前記第１および第２縦型ＭＩＳＦＥＴのゲート電極と前記ワード線とを同時に形成する工程を含む。
【０２４１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０２４２】
ＳＲＡＭのメモリセルを２個の駆動ＭＩＳＦＥＴとその上部に形成した２個の縦型ＭＩＳＦＥＴとで構成することにより、メモリセルサイズを大幅に縮小することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。
【図２】本発明の一実施の形態である半導体記憶装置のメモリセルを示す平面図である。
【図３】図２のＡ−Ａ’線およびＢ−Ｂ’線に沿った断面図である。
【図４】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図５】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図６】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図７】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図８】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図９】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図１０】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図１１】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図１２】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図１３】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図１４】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図１５】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図１６】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図１７】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図１８】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図１９】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図２０】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図２１】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図２２】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図２３】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図２４】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図２５】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図２６】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図２７】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図２８】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図２９】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図３０】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図３１】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図３２】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図３３】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図３４】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図３５】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図３６】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図３７】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図３８】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図３９】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図４０】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図４１】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図４２】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図４３】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図４４】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図４５】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図４６】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図４７】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図４８】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図４９】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図５０】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図５１】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図５２】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図５３】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図５４】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図５５】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図５６】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図５７】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図５８】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図５９】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図６０】本発明の一実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図６１】本発明の一実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図６２】本発明の他の実施の形態である半導体記憶装置のメモリセルを示す等価回路図である。
【図６３】本発明の他の実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図６４】本発明の他の実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図６５】本発明の他の実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図６６】本発明の他の実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図６７】本発明の他の実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図６８】本発明の他の実施の形態である半導体記憶装置のメモリアレイと周辺回路の構成を説明する概略平面図である。
【図６９】周辺回路の一部を構成する保持回路の回路図である。
【図７０】本発明の他の実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図７１】本発明の他の実施の形態である半導体記憶装置の製造方法を示す平面図である。
【図７２】（ａ）は、２回のエッチングで形成されたゲート電極の平面パターンを示す平面図、（ｂ）は、１回のエッチングで形成されたゲート電極の平面パターンを示す平面図である。
【図７３】本発明の他の実施の形態である半導体記憶装置の製造方法を示す保持回路の平面図である。
【図７４】１回のエッチングでゲート電極を形成したＭＩＳＦＥＴを含む保持回路のの平面図である。
【図７５】本発明の他の実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図７６】本発明の他の実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図７７】本発明の他の実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図７８】本発明の他の実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図７９】本発明の他の実施の形態である半導体記憶装置の製造方法を示す断面図である。
【図８０】縦型ＭＩＳＦＥＴの中間半導体層にドープされた不純物の濃度プロファイルを示す説明図である。
【符号の説明】
１　半導体基板
２　素子分離溝
３　酸化シリコン膜
４　ｐ型ウエル
５　ｎ型ウエル
６　ゲート絶縁膜
７Ａ、７Ｂ　ゲート電極
７ｎ　ｎ型多結晶シリコン膜
７ｐ　ｐ型多結晶シリコン膜
８　酸化シリコン膜
９　ｎ−型半導体領域
１０　ｐ−型半導体領域
１１　酸化シリコン膜
１２　窒化シリコン膜
１３　サイドウォールスペーサ
１４　ｎ＋型半導体領域（ソース、ドレイン）
１５　ｐ＋型半導体領域（ソース、ドレイン）
１６ａ、１６ｂ　フォトレジスト膜
１７　Ｃｏ膜
１８　Ｃｏシリサイド層
１９　コンタクトホール
２０　窒化シリコン膜
２１、２２　酸化シリコン膜
２３　フォトレジスト膜
２４、２５、２６　コンタクトホール
２７　プラグ
２８　窒化シリコン膜
２９　酸化シリコン膜
３０　フォトレジスト膜
３１、３２、３３　配線溝
３４（Ｖｓｓ）　基準電圧線
３５、３６　第１層配線
３８　窒化シリコン膜
３９　フォトレジスト膜
４０、４０ａ、４０ｂ　コンタクトホール
４１　プラグ
４２　酸化シリコン膜
４４　フォトレジスト膜
４５　溝
４６　接続用導電層
４７　下部半導体層
４７ｐ　ｐ型シリコン膜
４８　中間半導体層
４８ｉ　シリコン膜
４９　上部半導体層
４９ｐ　ｐ型シリコン膜
５０　窒化シリコン膜
５１　フォトレジスト膜
５３　ゲート絶縁膜
５４　ゲート電極
５４ａ　多結晶シリコン膜
５４ｂ　アモルファスシリコン膜
５５　酸化シリコン膜
５６　溝
５７　多結晶シリコン膜
５８　サイドウォールスペーサ
５９　Ｃｏ膜
６０　Ｃｏシリサイド層
６１　酸化シリコン膜
６２、６３　スルーホール
６４、６５　プラグ
６６　炭化シリコン膜
６７　酸化シリコン膜
６８、６９、７０　配線溝
７１、７２　第２層配線
７３、７４　配線
７５　スルーホール
８０　Ｔｉ膜
８１　容量絶縁膜
８２　Ｗ膜
８３　溝
８４　容量絶縁膜
８５　導電膜
８６　埋め込みウエル
ＢＬＴ、ＢＬＢ　相補性データ線
Ｃ　容量素子
Ｌ　活性領域
ＤＲ１、ＤＲ２　駆動ＭＩＳＦＥＴ
ＤＲ３、ＤＲ４　駆動ＭＩＳＦＥＴ
ＭＣ　メモリセル
ＭＰ１、ＭＰ２　負荷用ＭＩＳＦＥＴ
Ｐ　積層体
Ｑｎ　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　ｐチャネル型ＭＩＳＦＥＴ
ＳＶ１、ＳＶ２　縦型ＭＩＳＦＥＴ
ＷＬ　ワード線
【図１】
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【図２】
2004096065.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004096065.tif 000009
【図８】
2004096065.tif 000010
【図９】
2004096065.tif 000011
【図１０】
2004096065.tif 000012
【図１１】
2004096065.tif 000013
【図１２】
2004096065.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2004096065.tif 000037
【図３６】
2004096065.tif 000038
【図３７】
2004096065.tif 000039
【図３８】
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【図３９】
2004096065.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
2004096065.tif 000073
【図７２】
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【図７３】
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【図７４】
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【図７５】
2004096065.tif 000077
【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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