(57)【要約】【課題】面積の増大を抑えて低電源電圧化で悪化するソフトエラーを改善できる半導体装置を提供することを目的とする。【解決手段】シリコン基板１表面のｎ型ウェル領域１７及びｐ型ウェル領域１８にはそれぞれｐ型ＭＯＳＦＥＴ２５及びｎ型ＭＯＳＦＥＴ２６が形成されている。両ウェル領域２５，２６より深いトレンチキャパシタ１４とそれよりも浅いＳＴＩ１６によって素子分離される。ｐ型拡散領域２３からｎ型拡散領域２４までの沿面距離を垂直方向に長くすることができ、ｎ型ＭＯＳＦＥＴ２６のキャパシティーを大きくすることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板表面に形成された第１導電型の半導体領域及び第２導電型の半導体領域と、
前記第１導電型の半導体領域と前記第２導電型の半導体領域との間に形成された素子分離絶縁膜と、
この素子分離絶縁膜の下面に形成され、蓄積電極が前記第２導電型半導体領域と電気的に接続されたトレンチキャパシタとを備えた半導体装置。
【請求項２】
半導体基板と、
この半導体基板表面に形成された第１導電型の半導体領域及び第２導電型の半導体領域と、
前記第１導電型の半導体領域と前記第２導電型の半導体領域との間に形成され、一方の側面が前記第２導電型の半導体領域と接続し、他方の側面が前記半導体基板表面に形成され前記第１導電型の半導体領域と前記第２導電型の半導体領域との間に形成された素子分離絶縁膜と接する導電膜と、
前記半導体基板内部に形成され、前記導電膜と電気的に接続された蓄積電極を有するトレンチキャパシタとを備えた半導体装置。
【請求項３】
前記第１導電型の半導体領域は第２導電型ウェル領域に形成され、前記第２導電型の半導体領域は第１導電型ウェル領域に形成されていることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
半導体基板と、
この半導体基板表面に形成された第１導電型の半導体領域及び第２導電型の半導体領域と、
前記半導体表面に形成され、側面が前記第２導電型の半導体領域と接する第１の導電膜と、
この第１の導電膜の一部の下面に形成された第１の絶縁膜と、
この第１の絶縁膜の側面に形成され、少なくとも前記第１の導電膜と電気的に接続された第２の導電膜と、
この第２の導電膜及び前記第１の導電膜に一方の側面が接し、他方の側面が前記第１導電型の半導体領域に接する前記半導体基板表面に形成された第２の絶縁膜と、
前記半導体基板内部に前記第１の絶縁膜並びに第２の絶縁膜及び前記第２の導電膜の下面に形成され、蓄積電極が前記第２の導電膜と電気的に接続されたトレンチキャパシタとを備えた半導体装置。
【請求項５】
半導体基板と、
この半導体基板表面に形成された第１導電型ウェル領域と、
前記半導体基板表面に形成され、前記第１導電型ウェル領域と隣り合う第２導電型ウェル領域と、
前記第１導電型ウェル領域表面に形成された第２導電型の半導体領域と、
前記第２導電型ウェル領域表面に形成された第１導電型の半導体領域と、
前記半導体基板表面に形成され、側面が前記第２導電型の半導体領域と接する第１の導電膜と、
この第１の導電膜の下面に形成され、一方の側面が前記第１導電型ウェル領域に接した第１の絶縁膜と、
この第１の絶縁膜の他方の側面に形成され、第１の導電膜と電気的に接続する第２の導電膜と、
一方の側面が前記第１の導電膜及び前記第２の導電膜に接し、他方の側面が前記第１導電型の半導体領域及び前記第２導電型ウェル領域に接し、前記半導体基板表面に形成された第２の絶縁膜と、
前記半導体基板内部に前記第１の絶縁膜並びに前記第２の絶縁膜及び前記第２の導電膜の下面に形成され、蓄積電極が前記第２の導電膜と電気的に接続されたトレンチキャパシタとを備えた半導体装置。
【請求項６】
前記絶縁膜と前記トレンチキャパシタとを合わせた垂直方向距離が前記トレンチキャパシタの水平方向距離よりも長いことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１導電型の半導体領域は第１導電型ＭＯＳＦＥＴのソース又はドレイン領域であり、前記第２導電型の半導体領域は第２導電型ＭＯＳＦＥＴのソース又はドレイン領域であることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の構造に関し、特にＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の素子分離に関する。
【０００２】
【従来の技術】
ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）パッケージ材料或いはＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ  ｃｉｒｃｕｉｔ）の配線材料であるアルミニウムに含まれるウランやトリウムの放射線崩壊によって微量のα線が放出されている。このα線がシリコン結晶内に進入すると、その経路に沿って電子―正孔対が発生する。
【０００３】
このように発生した電子―正孔対により、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルの蓄積電荷が失われたり、またＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の記憶破壊、ＬＯＧＩＣ回路の誤動作等を引き起こすことが知られている。この現象はソフトエラーと称されている（例えば、非特許文献１参照。）。
【０００４】
ＤＲＡＭは不揮発性メモリであるので、コンデンサに蓄積された電荷の漏れを想定して一定時間毎にリフレッシュ動作を行うため、このソフトエラーの影響は多少回避できる。
【０００５】
しかし、ＳＲＡＭ等の不揮発性メモリは電源が印加されている限り記憶は保持される構造になっているが、このＳＲＡＭにソフトエラーの影響によりランダムに記憶が破壊されてしまっては、メモリの信頼性に非常に大きな問題となる。
【０００６】
この問題を解消するためには蓄積電荷を増大させるため印加電圧を高くするか、若しくは、キャパシティーを大きくすることが考えられる。しかし、近年の低消費電力の傾向から印加電圧を高くすることには限度がある。
【０００７】
図７に半導体装置の素子構造を示す。シリコン基板１０１表面の隣り合うｎ型ウェル領域１１７及びｐ型ウェル領域１１８上にはそれぞれｐ型ＭＯＳＦＥＴ１２５とｎ型ＭＯＳＦＥＴ１２６が形成されている。これらのＭＯＳＦＥＴ１２５，１２６を素子分離するためにｐ型拡散領域１２３とｎ型拡散領域１２４との間にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１１６が形成されている。
【０００８】
ｐ型ＭＯＳＦＥＴ１２５やｎ型ＭＯＳＦＥＴ１２６のキャパシティーを大きくするためには、ｐ型拡散領域１２３又はｎ型拡散領域１２４の面積を大きくすることによって実現することができる。
【０００９】
このように半導体装置の拡散領域の面積を大きくしキャパシティーを大きくすることによって、蓄積電荷を増大させ、ソフトエラーレートの改善を図っている。
【００１０】
【非特許文献１】
２００１  Ｓｙｎｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ“Ｓｃａｌｉｎｇ  ｔｒｅｎｄｓ  ｏｆ  Ｃｏｓｍｉｃ  Ｒａｙｓ  ｉｎｄｕｃｅｄ  Ｓｏｆｔ  Ｅｒｒｏｒｓ  ｉｎ  ｓｔａｔｉｃ  ｌａｔｃｈｓ  ｂｅｙｏｎｄ  ０．１８μ”
【００１１】
【発明が解決しようとする課題】
前述のようにソフトエラーレート改善のために拡散領域の面積を大きくし、また、隣接する大きな蓄積電荷を有したＭＯＳＦＥＴの分離を確保するため、ＳＴＩの面積も大きくする必要がある。
【００１２】
しかし、このような拡散領域やＳＴＩの面積の増大は最近の集積回路の微細化傾向に反し、高集積化が困難となる。また、拡散領域の面積を大きくするとα線が入射して電子―正孔対が発生する確率も高くなってしまう。
【００１３】
そこで本発明は、面積の増大を抑えて低電源電圧化で悪化するソフトエラーを改善できる半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するために本発明は、半導体基板と、この半導体基板表面に形成された第１導電型の半導体領域及び第２導電型の半導体領域と、前記第１導電型の半導体領域と前記第２導電型の半導体領域との間に形成された素子分離絶縁膜と、この素子分離絶縁膜の下面に形成され、蓄積電極が前記第２導電型半導体領域と電気的に接続されたトレンチキャパシタとを備えた半導体装置を提供する。
【００１５】
また、半導体基板と、この半導体基板表面に形成された第１導電型の半導体領域及び第２導電型の半導体領域と、前記第１導電型の半導体領域と前記第２導電型の半導体領域との間に形成され、一方の側面が前記第２導電型の半導体領域と接続し、他方の側面が前記半導体基板表面に形成され前記第１導電型の半導体領域と前記第２導電型の半導体領域との間に形成された素子分離絶縁膜と接する導電膜と、前記半導体基板内部に形成され、前記導電膜と電気的に接続された蓄積電極を有するトレンチキャパシタとを備えた半導体装置を提供する。
【００１６】
また、半導体基板と、この半導体基板表面に形成された第１導電型の半導体領域及び第２導電型の半導体領域と、前記半導体表面に形成され、側面が前記第２導電型の半導体領域と接する第１の導電膜と、この第１の導電膜の一部の下面に形成された第１の絶縁膜と、この第１の絶縁膜の側面に形成され、少なくとも前記第１の導電膜と電気的に接続された第２の導電膜と、この第２の導電膜及び前記第１の導電膜に一方の側面が接し、他方の側面が前記第１導電型の半導体領域に接する前記半導体基板表面に形成された第２の絶縁膜と、前記半導体基板内部に前記第１の絶縁膜並びに第２の絶縁膜及び前記第２の導電膜の下面に形成され、蓄積電極が前記第２の導電膜と電気的に接続されたトレンチキャパシタとを備えた半導体装置を提供する。
【００１７】
また、半導体基板と、この半導体基板表面に形成された第１導電型ウェル領域と、前記半導体基板表面に形成され、前記第１導電型ウェル領域と隣り合う第２導電型ウェル領域と、前記第１導電型ウェル領域表面に形成された第２導電型の半導体領域と、前記第２導電型ウェル領域表面に形成された第１導電型の半導体領域と、前記半導体基板表面に形成され、側面が前記第２導電型の半導体領域と接する第１の導電膜と、この第１の導電膜の下面に形成され、一方の側面が前記第１導電型ウェル領域に接した第１の絶縁膜と、この第１の絶縁膜の他方の側面に形成され、第１の導電膜と電気的に接続する第２の導電膜と、一方の側面が前記第１の導電膜及び前記第２の導電膜に接し、他方の側面が前記第１導電型の半導体領域及び前記第２導電型ウェル領域に接し、前記半導体基板表面に形成された第２の絶縁膜と、前記半導体基板内部に前記第１の絶縁膜並びに前記第２の絶縁膜及び前記第２の導電膜の下面に形成され、蓄積電極が前記第２の導電膜と電気的に接続されたトレンチキャパシタとを備えた半導体装置を提供する。
【００１８】
上記解決手段によって、第１導電型半導体領域と第２導電型半導体領域、又は、第１導電型不純物領域と第２導電型不純物領域とを分離するトレンチキャパシタは半導体基板に対して垂直方向に奥行きを有しているので、半導体領域よりも多くの蓄積電荷を蓄積することができる。トレンチキャパシタと半導体領域を電気的に接続することによって、蓄積電荷を増大させることができ、延いてはソフトエラーレートを改善することができる。また、トレンチキャパシタの専有面積は小さいので、近年の集積回路の微細化にも有益である。
【００１９】
【発明の実施の形態】
本発明の実施形態について図を参照して説明する。
【００２０】
図１は、本発明の実施形態に係る半導体装置の構造を示した断面図である。シリコン基板１上にｎ型ウェル領域１７及びｐ型ウェル領域１８が形成されている。
【００２１】
ｎ型ウェル領域１７表面にはｐ型拡散領域２３が形成され、このｐ型拡散領域２３の間のｎ型ウェル領域１７上にゲート絶縁膜１９を介してゲート電極２０が形成されている。これらｎ型ウェル領域１７上のｐ型拡散領域２３及びゲート電極２０からｐ型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）２５が構成されている。
【００２２】
また、ｐ型ウェル領域１８表面にはｎ型拡散領域２４が形成され、このｎ型拡散領域２４の間のｐ型ウェル領域１８上にゲート絶縁膜２１を介してゲート電極２２が形成されている。これらｐ型ウェル領域１７上のｎ型拡散領域２４及びゲート電極２２からｎ型ＭＯＳＦＥＴ２６が構成されている。
【００２３】
ｐ型拡散領域２３とｎ型拡散領域２４との間には、ＳＴＩ１６と第２の導電膜１３が形成されている。ｐ型拡散領域２３にはＳＴＩ１６が接し、ｎ型拡散領域２４には第２の導電膜１３が接している。
【００２４】
ＳＴＩ１６と第２の導電膜１３の底面には導電膜１２と絶縁膜１１ａ，１１ｂが形成され、この第１の導電膜１２と絶縁膜１１ａ，１１ｂの底面にはシリコン基板１に対して垂直方向に奥行きがあるトレンチキャパシタ１４が形成されている。
【００２５】
次に、図１に示す半導体装置の製造方法について図２〜図５を用いて説明する。
【００２６】
先ず、図２（ａ）に示すようにシリコン基板１上にパッド酸化膜２、続けてパッド窒化膜３を堆積する。
【００２７】
図２（ｂ）に示すように、パッド窒化膜３上にレジスト（図示せず）を堆積し、リソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によって、パッド窒化膜３、パッド酸化膜２及びシリコン基板１を加工してシリコン基板１の上面から約７μｍのトレンチ溝４を形成する。
【００２８】
図２（ｃ）に示すように、パッド窒化膜３及びトレンチ溝４の表面にＡｓをドープしたＳｉＯ２膜５をＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。さらに、トレンチ溝４のみにレジスト６を堆積する。
【００２９】
図３（ｄ）に示すように、図２（ｃ）においてトレンチ溝４に堆積したレジスト６をマスクとしてＡｓをドープしたＳｉＯ２膜５をエッチバックする。その結果、トレンチ溝４に堆積したレジスト６の底面及び側面以外のＳｉＯ２膜５は総て除去される。その後、不用になったレジスト６を除去する。
【００３０】
次にパッド窒化膜３及びトレンチ溝４の表面にノンドープのＳｉＯ２膜７をＬＰＣＶＤ法により堆積後、高温で熱処理をする。ＡｓをドープしたＳｉＯ２膜５が接したシリコン基板１の表面は、この熱処理によってＡｓがシリコン基板１へ拡散し、プレート電極となるｎ型拡散領域８を形成する。
【００３１】
図３（ｅ）に示すように、図３（ｄ）において不用になったＡｓをドープしたＳｉＯ２膜５及びノンドープのＳｉＯ２膜７を除去した後に、トレンチ溝４内にキャパシタ絶縁膜となる絶縁膜９を堆積する。さらに、トレンチ溝４のみに蓄積電極となる導電膜１０を堆積する。
【００３２】
図３（ｆ）に示すように、図３（ｅ）において堆積した導電膜１０をマスクとしてキャパシタ絶縁膜９をエッチバックする。結果、トレンチ溝４に堆積した導電膜１０の底面及び側面以外のキャパシタ絶縁膜９は総て除去される。キャパシタ絶縁膜９を除去したトレンチ溝４内に絶縁膜１１を堆積する。
【００３３】
図４（ｇ）に示すように、図３（ｆ）において堆積した絶縁膜１１を全面エッチングして、導電膜１０上のトレンチ溝４の側壁のみに絶縁膜１１ａ，１１ｂを残す。続けてトレンチ溝４内に第１の導電膜１２をＬＰＣＶＤ法で堆積する。
【００３４】
図４（ｈ）に示すように、図４（ｇ）において堆積した第１の導電膜１２をトレンチ溝４の側壁に作成された絶縁膜１１ａ，１１ｂに達するまで第１の導電膜１２を全面エッチングする。その後、Ｗｅｔエッチング法により、絶縁膜１１ａ，１１ｂをエッチングする。
【００３５】
図４（ｉ）に示すように、トレンチ溝４内に第２の導電膜１３を堆積し、第２の導電膜１３を全面エッチングする。
【００３６】
以上の工程によって蓄積電荷１０、キャパシタ絶縁膜９及びプレート電極８からなるｎ型のトレンチキャパシタ１４が形成される。
【００３７】
次に図５（ｊ）に示すように、パッド窒化膜３及び第２の導電膜１３上にレジスタ（図示せず）を堆積し、リソグラフィとＲＩＥ法により、パッド窒化膜３、シリコンに基板１及び第１及び第２の導電膜１２，１３をエッチングし、トレンチ溝１５を形成する。
【００３８】
図５（ｋ）に示すように、酸化膜づけ法やＬＰＣＶＤ法等を用いて絶縁膜１６を堆積する。
【００３９】
図５（ｌ）を示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法によって、図５（ｋ）において堆積した絶縁膜１６を平坦化する。さらに、不要となったパッド窒化膜３及びパッド酸化膜２を除去する。トレンチ溝１５に埋め込まれた絶縁膜１６はＳＴＩとなる。
【００４０】
次に図６（ｍ）に示すように、レジスト（図示せず）を堆積しリソグラフィによってパターニングする。このレジストをマスクとして、シリコン基板１の上面にｎ型不純物をイオン注入後熱処理し、トレンチキャパシタ１４に達しない深さを有したｎ型ウェル領域１７を形成する。不用になったレジストは除去する。また、続けて同様にｐ型ウェル領域１８を形成する。
【００４１】
図６（ｎ）に示すように、ｎ型ウェル領域１７及びｐ型ウェル領域１８上に絶縁膜及びポリシリコンを堆積し、リソグラフィ及びＲＩＥ法によりパターニングし、ゲート絶縁膜１９，２１とゲート電極２０，２２を形成する。
【００４２】
図６（ｏ）に示すように、ｎ型ウェル領域１７の上面にゲート電極２０をマスクとしてｐ型不純物をイオン注入後熱処理し、ゲート電極２０の左右にソース及びドレインとなるｐ型拡散領域２３を形成する。
【００４３】
また同様に、ｐ型ウェル領域１８の上面にゲート電極２２をマスクとしてｎ型不純物をイオン注入後熱処理し、ゲート電極２２の左右にソース及びドレインとなるｎ型拡散領域２４を形成する。
【００４４】
以上より、トレンチキャパシタ１４はキャパシタとしてだけでなく、同時に絶縁膜１１ａ，１１ｂと共にｎ型ウェル領域１７とｐ型ウェル領域１８とを分離するウェル分離としての役割を担う。
【００４５】
トレンチキャパシタ１４はシリコン基板１表面を占める面積は小さいが垂直方向への奥行きがあるので、キャパシティーの大きなトレンチキャパシタを形成することができる。このトレンチキャパシタ１４はｎ型拡散領域２４と電気的に接続されているので、ｎ型ＭＯＳＦＥＴ２６のキャパシティーは大きくすることができる。
【００４６】
したがって、蓄積電荷を増大させることができるので、ソフトエラーによって生じるＳＲＡＭ等の不揮発性メモリの記憶破壊という現象を抑えることができる。
【００４７】
また、ｎ型ウェル領域とｐ型ウェル領域とを分離する素子分離の面積を小さくすることができるので、集積回路の微細化にも有益である。
【００４８】
なお、本実施形態ではトレンチキャパシタ１４と接続する第１及び第２の導電膜１２，１３はｎ型ＭＯＳＦＥＴのｎ型拡散領域２４と接続させている。これは、プレート電極をＡｓをドープしたｎ型拡散領域８から形成されているｎ型のトレンチキャパシタを用いているからである。一方、Ｂ等のｐ型不純物をドープしたｐ型拡散領域からなるプレート電極を有したｐ型のトレンチキャパシタを用いる場合は、トレンチキャパシタはｐ型ＭＯＳＦＥＴのｐ型拡散領域２３と接続することによって本発明を実施することができる。
【００４９】
【発明の効果】
以上詳述したように本発明によると、面積の増大を抑えて低電源電圧化で悪化するソフトエラーを改善する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態を表した半導体装置の断面図である。
【図２】図１に示す半導体装置の製造工程を示した断面図である。
【図３】図１に示す半導体装置の製造工程を示した断面図である。
【図４】図１に示す半導体装置の製造工程を示した断面図である。
【図５】図１に示す半導体装置の製造工程を示した断面図である。
【図６】図１に示す半導体装置の製造工程を示した断面図である。
【図７】従来技術を表した半導体装置の断面図である。
【符号の説明】
１・・・シリコン基板
２・・・パッド酸化膜
３・・・パッド窒化膜
４・・・トレンチ溝
５・・・ＡｓドープＳｉＯ２膜
６・・・レジスト
７・・・ノンドープＳｉＯ２膜
８・・・拡散領域（プレート電極）
９・・・キャパシタ絶縁膜
１０・・・蓄積電極
１１ａ，１１ｂ・・・絶縁膜
１２・・・第１の導電膜
１３・・・第２の導電膜
１４・・・トレンチキャパシタ
１５・・・トレンチ溝
１６・・・素子分離絶縁膜（絶縁膜）
１７・・・ｎ型ウェル領域
１８・・・ｐ型ウェル領域
１９，２１・・・ゲート絶縁膜
２０，２２・・・ゲート電極
２３・・・ｐ型拡散領域
２４・・・ｎ型拡散領域
２５・・・ｐ型ＭＯＳＦＥＴ
２６・・・ｎ型ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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