(57)【要約】【課題】マルチビットΔΣ変調器の量子化器の出力レベル数を、実際に構成されるハードウェアに対して擬似的に増やすことを可能にする。【解決手段】入力信号を加算器１１に入力しディザを加算する。加算器１１の出力を減算器１２を介し、複数の積分器１〜５に順次入力し複数の積分出力を得る。そして、積分器１〜５の出力に対しｃ０〜ｃ４を乗算して加算器１５で加算し、加算器１５の出力を量子化器Ｑで量子化して減算器１２にフィードバックする。これによって、量子化器Ｑに量子化したマルチビットの出力を得る。ここで、乗算する係数ｃ０〜ｃ４を１より大きな値とすることことによって、出力のレベル数（ビット数）を変更せずに、量子化雑音を減少する。【選択図】　　　　図１
2004120239.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を減算器を介し積分器に入力し、積分器からの積分信号を量子化器で量子化して前記減算器にフィードバックするとともに、出力信号とするΔΣ変調器であって、
前記量子化器の出力はマルチビットであり、
量子化器入力の前段階において前記積分器の出力に対して１より大きな係数を乗ずることを特徴とするΔΣ変調器。
【請求項２】
請求項１に記載のΔΣ変調器において、
前記減算器に入力する以前の入力信号にディザを入力し、量子化雑音分布を安定化させることを特徴とするΔΣ変調器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
入力信号を減算器を介し積分器に入力し、積分器からの積分信号を量子化器で量子化して前記減算器にフィードバックするとともに、出力信号とするΔΣ変調器、特に量子化器の出力がマルチビットのものに関する。
【０００２】
【従来の技術】
図２に、従来のΔΣ変調器の一例を示す。量子化器Ｑを帰還ループ内に設けることにより、量子化雑音に微分特性を与える変換方式を採用する変調器である。
【０００３】
図に示すように、減算器２１で入力信号にｇを乗じたものと量子化器からのフィードバック信号の差をとり、その結果を積分器１に入力する。減算器２２で積分器１の出力にａ１を乗じたものと積分器３の出力にｂ０を乗じたものの差をとりこれを積分器２に入力する。積分器２の出力にａ２を乗じたものを積分器３に入力する。減算器２３で積分器３の出力にａ３を乗じたものと積分器５の出力にｂ１を乗じたものの差をとり、その結果を積分器４に入力する。積分器４の出力にａ４を乗じたものを積分器５に入力する。積分器１〜５までの出力にそれぞれｃ０〜ｃ４を乗じ、加算器２４でその和をとって量子化器Ｑに入力する。量子化器Ｑの出力がΔΣ変調器の出力となる。なお、この例では、量子化器Ｑの出力は１ビットではなく、２ビット以上のマルチビットである。
【０００４】
ここで、係数ｃ０は一般に１に設定され、係数ｃ１はｃ０以下、ｃ２はｃ１以下とつづく。従って、ｃ０＝１，ｃｎ≧ｃｎ＋１，（ｎ＝１，２，…）と表される。
【０００５】
このΔΣ変調器により、入力信号を低ビットのデジタル信号に変換することができる。
【０００６】
【発明が解決しようとする課題】
ここで、デジタル回路では、一般に量子化ビット数が２倍に増えればＳ／Ｎ比は６ｄＢ改善されることが知られている。ΔΣ変調器においても量子化器Ｑの出力レベル数が２倍になれば量子化雑音を６ｄＢ減少させることができる。しかしながら量子化器Ｑの出力レベル数を増やすことはハードウェア規模の増加や、素子の相対誤差の影響が大きくなるなどの副作用が伴う。また、出力にＰＷＭ（パルス幅変調）を用いる場合、出力レベル数が増加すればそれだけＰＷＭの際のクロック周波数が高くなければならない。従って、供給されるクロック周波数により量子化器出力レベル数は制限される。
【０００７】
本発明は、上記課題に対してなされたものであり、その目的はマルチビットΔΣ変調器の量子化器の出力レベル数を、実際に構成されるハードウェアに対して擬似的に増やすことを可能にすることにある。
【０００８】
【課題を解決するための手段】
本発明は、入力信号を減算器を介し積分器に入力し、積分器からの積分信号を量子化器で量子化して前記減算器にフィードバックするとともに、出力信号とするΔΣ変調器であって、前記量子化器の出力はマルチビットであり、量子化器入力の前段階において前記積分器の出力に対して１より大きな係数を乗ずることを特徴とする。
【０００９】
また、前記減算器に入力する以前の入力信号にディザを入力し、量子化雑音分布を安定化させることが好適である。
【００１０】
このように、本発明においては、量子化器の入力に対し１より大きな係数を乗算する。これによって、量子化器の出力レベル数を、実際に構成されているハードウェアに対して擬似的に増やすことができ量子化雑音を減少することができる。
【００１１】
また、量子化器の入力に対し１より大きな係数を乗算することによって、動作が不安定になりやすいが、入力信号にディザを入力することで、動作を安定化することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１３】
図１に本発明の一実施形態を示す。この実施形態は、入力側から積分器１、２、３、４、５と、５つの積分器を有しており、５次のΔΣ変調器である。なお、積分器の数は３つ以上であればいくつでも良い。また、ΔΣ変調器はデジタル回路で構成してもアナログ回路で構成しても良く、デジタル回路で構成した場合には、デジタル入力に、アナログ回路で構成した場合にはアナログ入力に対応する。
【００１４】
入力信号は、乗算器ｇにおいて、ｇが乗算された後、加算器１１に入力される。この加算器１１には、ディザが入力される。このディザは、例えば、１０Ｈｚ程度の低周波数の８４ｄＢ程度の方形波である。そして、このディザが加算された信号は減算器１２に入力される。この減算器１２には、量子化器Ｑからの出力信号がフィードバック信号として供給されており、入力信号にｇが乗算されディザが加算された信号からフィードバック信号が減算される。この減算器１２の出力は、乗算器ａ０でａ０を乗算した後積分器１に入力される。積分器１は所定の時定数で入力されてくる乗算器ａ０の出力信号を積分する。積分器１の出力は乗算器ａ１でａ１が乗算された後減算器１３に入力され、ここで第１の部分フィードバック信号が減算された後積分器２に入力される。
【００１５】
この積分器２の出力は、乗算器ａ２においてａ２が乗算された後、積分器３に入力され、積分される。積分器３の出力は、乗算器ａ３においてａ３が乗算された後、減算器１４に入力され、ここで第２の部分フィードバック信号が減算される。減算器１４の出力は、積分器４に入力され、ここで積分される。積分器４の出力は、乗算器ａ４でａ４が乗算された後、積分器５で積分される。
【００１６】
また、積分器３の出力は、乗算器ｂ０でｂ０が乗算された後第１の部分フィードバック信号として減算器１３に供給され、積分器５の出力は、乗算器ｂ１でｂ１が乗算された後第２の部分フィードバック信号として減算器１４に供給される。
【００１７】
積分器１、２、３、４、５の出力は、それぞれ乗算器ｃ０，ｃ１，ｃ２，ｃ３，ｃ４に入力され、ここでｃ０，ｃ１，ｃ２，ｃ３，ｃ４がそれぞれ乗算された後、加算器１５に入力され、ここで加算される。そして、この加算器１５の出力が量子化器Ｑに入力され、ここで所定ビット数（２以上のマルチビット）のデータに量子化され、この量子化器Ｑの出力がΔΣ変調器の出力となる。また、量子化器Ｑの出力は、フィードバック信号として減算器１２にも供給される。
【００１８】
なお、上述の第１および第２の部分フィードバックにより、零点シフトを実現され、ΔΣ変調による設定帯域内での右肩上がりの量子化雑音分布は平坦化され、設定帯域上端の量子化雑音が減少するため帯域内のＳ／Ｎが改善される。ここで言う設定帯域とは、ΔΣ変調器を使用するアプリケーションにおいて設定される帯域のことである。
【００１９】
そして、本実施形態においては、乗算器ｃ０〜ｃ４における係数ｃ０〜ｃ４のいくつかに対し、１より大きな値を設定する。
【００２０】
例えば、ｃ０＝２とし、ｃ１〜ｃ４の順次小さく設定される各係数も従来技術の２倍に設定する。これによって、量子化器Ｑに入力される信号の範囲は、図３に示すように従来例に対して、２倍に広がる。従って、量子化器Ｑ入力値の比較レベルが相対的に１／２となる。
【００２１】
また、その他の係数がΔΣ変調器が安定に動作するように設定されているならば、量子化器入力値が安定限界範囲を超えることは無く、範囲Ｂにおいて量子化器入力値の比較レベル数が２倍となる。結局、量子化器の出力レベル数が擬似的に２倍され、Ｓ／Ｎ比は６ｄＢ改善される。
【００２２】
図４に、係数ｃ０〜ｃ４（ｃ＊）を１以下とした従来例と、係数Ｃ＊を従来例の２倍にした場合の量子化雑音を示す。このように、雑音が６ｄＢ減少していることが分かる。
【００２３】
なお、係数ｃ０〜ｃ４のいくつかに対し、１より大きな値を設定することにより、量子化雑音分布にうねりが発生するが、入力信号にディザを入力することにより量子化雑音分布を安定化し、うねりを抑えることができる。すなわち、入力信号にディザが入っていると、入力信号はディザによってレベルが上下し、量子化出力において直流成分が蓄積され、うねりが発生することを防止することができる。
【００２４】
特に、係数ｃ０〜ｃ４のいくつかに対し、１より大きな値を設定すると、量子化器Ｑへの入力信号が大きくなるため、うねりが発生しやすく、また動作を安定化できない場合もある。ディザを入力することで、このような欠点を解消することができる。
【００２５】
このように、本実施形態によれば量子化器Ｑの出力レベル数を、構成されるハードウェアに対して実質的に増やすことが可能となり、ハードウェアの制約から決定される量子化器の出力レベル数以上の出力レベル数が実現でき、Ｓ／Ｎ比を改善するができる。
【図面の簡単な説明】
【図１】実施形態の構成を示す図である。
【図２】従来のΔΣ変調器の構成を示す図である。
【図３】従来例に対して係数ｃ０〜ｃ４を２倍にしたときの量子化器の比較レベルを表した図である。
【図４】従来例と本発明における量子化雑音を示す特性図である。
【符号の説明】
１，２，３，４，５　積分器　１１，１５　加算器、１２，１３，１４　減算器、Ｑ　量子化器。
【図１】
2004120239.tif 000003
【図２】
2004120239.tif 000004
【図３】
2004120239.tif 000005
【図４】
2004120239.tif 000006