(57)【要約】【課題】外部出力端子に対する出力信号の遅延を制御することのできる出力回路を提供すること。【解決手段】バッファ回路３１は、内部出力信号Ｏ１１が入力され、外部出力端子Ｔ１１を介して外部に外部出力信号Ｏ１２を出力する。ディレイ保証回路３２は、内部出力信号Ｏ１１が入力され、該内部出力信号Ｏ１１を予め設定された所定時間遅延させた遅延信号Ｓ１２を生成する。制御回路３３は、外部出力信号Ｏ１２と遅延信号Ｓ１２とを比較し、制御信号Ｓ１３を生成する。補助回路３４は外部出力端子Ｔ１１に接続され、制御信号Ｓ１３により駆動される。そして、制御回路３３は、外部出力信号Ｏ１２と遅延信号Ｓ１２のレベルが相違する間、補助回路３４がバッファ回路３１の動作を補うように制御信号Ｓ１３を生成する。【選択図】　　　図１
2004096219.tif 000002
【特許請求の範囲】
【請求項１】
内部出力信号が入力され、外部出力端子を介して外部に外部出力信号を出力するバッファ回路と、
前記内部出力信号が入力され、該内部出力信号を予め設定された所定時間遅延させた遅延信号を生成するディレイ保証回路と、
前記外部出力信号と前記遅延信号とを比較し、制御信号を生成する制御回路と、
前記外部出力端子に接続されて前記制御信号により駆動される補助回路と、
を備え、
前記制御回路は、前記外部出力信号と前記遅延信号のレベルが相違する間、前記補助回路が前記バッファ回路の動作を補うように前記制御信号を生成することを特徴とする出力回路。
【請求項２】
前記バッファ回路は、ＣＭＯＳ型バッファ回路であり、
前記補助回路は、前記バッファ回路のトランジスタと並列に接続され、前記制御信号によりオンオフされるトランジスタを含むことを特徴とする請求項１に記載の出力回路。
【請求項３】
前記補助回路は、前記バッファ回路を構成するトランジスタと並列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを備え、
前記制御回路は、前記ＰチャネルＭＯＳトランジスタをオンオフ制御する第１制御信号と、ＮチャネルＭＯＳトランジスタをオンオフ制御する第２制御信号とを生成することを特徴とする請求項２に記載の出力回路。
【請求項４】
互いに異なる遅延時間が設定された複数のディレイ保証回路と、
選択信号に基づいて前記複数のディレイ保証回路のうちの１つを選択する選択回路と、
を備えたことを特徴とする請求項１〜３のうちの何れか一項に記載の出力回路。
【請求項５】
請求項１〜４のうちの何れか一項に記載の出力回路を備えた半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は出力回路及び半導体装置に関するものである。
近年、半導体装置（ＬＳＩ）は、低消費電力化と駆動電源の低電圧化が進められている。また、半導体装置は、パターンの微細化と動作速度の高速化が進められている。ＣＭＯＳ型半導体装置では、外部出力端子に接続された負荷の容量成分が、信号を外部に出力する出力回路における遅延（出力回路の入力信号に対する出力信号の遅延）に影響を与えることから、その影響を軽減することが要求されている。
【０００２】
【従来の技術】
図７（ａ）に示すように、半導体装置１０の出力回路１１には内部出力信号Ｏ１が入力され、該出力回路１１は、内部出力信号Ｏ１を増幅した外部出力信号Ｏ２を外部出力端子Ｔ１を介して半導体装置１０の外部に出力する。
【０００３】
出力回路１１は、図７（ｂ）に示すように、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなり直列に接続された複数（図７（ｂ）では２個）のインバータ回路１２，１３から構成されている。即ち、出力回路１１は非反転出力バッファ回路である。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＣＭＯＳ型の半導体装置（所謂ＣＭＯＳデバイス）では、該半導体装置１０の外部出力端子Ｔ１に接続される負荷１５の容量成分が、出力回路１１の入力側の信号に対する出力側の信号、即ち内部出力信号Ｏ１に対する外部出力信号Ｏ２の遅延時間に大きな影響を与える。例えば、カスタムＬＳＩでは、それを搭載する基板の回路設計時に見積もった実装状態が変わってしまった場合、その容量成分即ち、出力信号Ｏ２のレベル変化が容量成分によって遅延されるため、システムの動作不良となる場合がある。また、出荷試験などにおいて、外部出力端子に接続されるテスタが変更されて負荷の容量成分が大きくなると、遅延時間が長くなってタイミング試験などを正確に行うことができなくなってしまう。
【０００５】
本発明は上記問題点を解決するためになされたものであって、その目的は外部出力端子に対する出力信号の遅延を制御することのできる出力回路及びそれを用いた半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、内部出力信号が入力され、外部出力端子を介して外部に外部出力信号を出力するバッファ回路と、前記内部出力信号が入力され、該内部出力信号を予め設定された所定時間遅延させた遅延信号を生成するディレイ保証回路と、前記外部出力信号と前記遅延信号とを比較し、制御信号を生成する制御回路と、前記外部出力端子に接続されて前記制御信号により駆動される補助回路と、を備え、前記制御回路は、前記外部出力信号と前記遅延信号のレベルが相違する間、前記補助回路が前記バッファ回路の動作を補うように前記制御信号を生成する。従って、外部出力信号と遅延信号のレベルが相違する、即ち外部出力信号の変化が遅延信号の変化に比べて遅れる場合には制御回路が補助回路を駆動して外部出力信号の遅延が遅延信号の遅延に合うように制御される。
【０００７】
請求項２に記載の発明のように、前記バッファ回路は、ＣＭＯＳ型バッファ回路であり、前記補助回路は、前記バッファ回路のトランジスタと並列に接続され、前記制御信号によりオンオフされるトランジスタを含む。
【０００８】
請求項３に記載の発明のように、前記補助回路は、前記バッファ回路を構成するトランジスタと並列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを備え、前記制御回路は、前記ＰチャネルＭＯＳトランジスタをオンオフ制御する第１制御信号と、ＮチャネルＭＯＳトランジスタをオンオフ制御する第２制御信号とを生成する。従って、外部出力信号の立ち上がり及び立ち下がりがともに補助回路によって補助され、外部出力端子の電荷のチャージ・ディスチャージが急速に行われる。
【０００９】
請求項４に記載の発明のように、互いに異なる遅延時間が設定された複数のディレイ保証回路と、選択信号に基づいて前記複数のディレイ保証回路のうちの１つを選択する選択回路と、を備えた。従って、外部出力信号の遅延が選択されたディレイ保証回路の遅延時間に合うように制御される。
【００１０】
請求項５に記載の発明は、請求項１〜４のうちの何れか一項に記載の出力回路を備えた半導体装置である。
【００１１】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図４に従って説明する。
図１に示すように、半導体装置２０には、出力回路２１が設けられ、該出力回路２１は外部出力端子Ｔ１１に接続されている。出力回路２１は入力される内部出力信号Ｏ１１を増幅した外部出力信号Ｏ１２を、外部出力端子Ｔ１１を介して半導体装置２０の外部に出力する。その外部出力端子Ｔ１１には、出力回路２１が駆動する負荷２２の容量成分が接続される。
【００１２】
出力回路２１は、バッファ回路３１、ディレイ保証回路３２、制御回路３３、駆動能力補助回路（以下、単に補助回路）３４を備えている。
バッファ回路３１は、従来の出力回路１１と同様に構成された非反転出力バッファ回路であり、その出力端子は配線Ｌ１を介して外部出力端子Ｔ１１に接続されている。バッファ回路３１は、入力される内部出力信号Ｏ１１を増幅した信号Ｓ１１を出力する。
【００１３】
ディレイ保証回路３２は、入力される内部出力信号Ｏ１１を予め設定した時間だけ遅延させた遅延信号Ｓ１２を出力する。このディレイ保証回路３２に予め設定された遅延時間は、半導体装置２０の設計時に想定した負荷を駆動するバッファ回路３１の入力信号と出力信号との時間差（遅延時間）に設定されている。そして、ディレイ保証回路３２の出力端子は、半導体装置２０の内部回路である制御回路３３に接続され、半導体装置２０の外部と接続されていない。従って、ディレイ保証回路３２における入力信号に対する出力信号の遅延時間は、不確定な外部負荷に依存されないため設計時の遅延時間とほぼ一致する。
【００１４】
即ち、設計時に想定した負荷を外部出力端子Ｔ１１に接続した場合、内部出力信号Ｏ１１に対して、バッファ回路３１から出力される信号Ｓ１１とディレイ保証回路３２から出力される遅延信号Ｓ１２とがほぼ同じタイミングで変化（立ち上がり、立ち下がり）する。従って、外部出力端子Ｔ１１に接続される負荷２２の容量成分が設計値より大きい場合、信号Ｓ１１は、遅延信号Ｓ１２より遅れて変化する。
【００１５】
ディレイ保証回路３２の出力端子は制御回路３３に接続されている。即ち、ディレイ保証回路３２の出力端子は半導体装置２０の外部には接続されていないため、出力端子に対する負荷は変動しない。従って、ディレイ保証回路３２において、入力される内部出力信号Ｏ１１に対する遅延信号Ｓ１２の遅延時間は、外部負荷の影響を受けない。
【００１６】
制御回路３３には、信号Ｓ１１と遅延信号Ｓ１２とが入力され、出力端子には補助回路３４が接続されている。制御回路３３は、信号Ｓ１１と遅延信号Ｓ１２とに基づいて、両信号Ｓ１１，Ｓ１２の論理レベルが相異する場合に補助回路３４を動作させるように生成した制御信号Ｓ１３を該補助回路３４に出力する。
【００１７】
補助回路３４は、バッファ回路３１の出力端子が接続された配線Ｌ１に対して接続され、該バッファ回路３１の駆動能力を補助する目的で設けられている。補助回路３４は、配線Ｌ１を高電位レベル（Ｈレベル）へと変化させるための高電位側補助回路と、配線Ｌ１を低電位レベル（Ｌレベル）へと変化させるための低電位側補助回路とから構成されている。補助回路３４は、制御信号Ｓ１３に応答し、バッファ回路３１の駆動能力を補う、即ちバッファ回路３１が出力する信号Ｓ１１のレベル変化に応じて高電位側補助回路又は低電位側補助回路を動作させる。
【００１８】
上記したように、補助回路３４は、バッファ回路３１の駆動能力を補助するのが目的である。即ち、制御回路３３は、外部出力端子Ｔ１１に接続された負荷２２に対して、その負荷２２の容量成分に応じて補助回路３４の動作／非動作を制御する。従って、図１では、バッファ回路３１の出力信号Ｓ１１と、出力回路２１からの外部出力信号Ｏ１２とを区別したが、実質的には同じ信号であるため、以下の説明では外部出力信号Ｏ１２を用いて説明する。
【００１９】
図３は、出力回路２１の一例を示す回路図である。
バッファ回路３１は、ＣＭＯＳ型バッファ回路であり、ＰチャネルＭＯＳトランジスタＴＰ１とＮチャネルＭＯＳトランジスタＴＮ１とからなるＣＭＯＳ型インバータ回路４１と、ＰチャネルＭＯＳトランジスタＴＰ２とＮチャネルＭＯＳトランジスタＴＮ２とからなるＣＭＯＳ型インバータ回路４２を備える。本実施形態では、バッファ回路３１は、２つのインバータ回路４１，４２を直列接続した非反転出力バッファ回路である。第２インバータ回路４２を構成するＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２のドレイン間のノードは、配線Ｌ１を介して外部出力端子Ｔ１１と接続されている。初段のインバータ回路４１には内部出力信号Ｏ１１が入力され、最終段のインバータ回路４２から外部出力信号Ｏ１２が外部出力端子Ｔ１１に出力される。
【００２０】
各インバータ回路４１，４２を構成するＭＯＳトランジスタＴＰ１，ＴＰ２，ＴＮ１，ＴＮ２は、外部出力端子Ｔ１１に接続される負荷２２に応じたトランジスタサイズに形成されている。このトランジスタサイズは、他の回路、例えばディレイ保証回路３２を構成するＭＯＳトランジスタのトランジスタサイズよりも大きく、各インバータ回路４１，４２を構成するＭＯＳトランジスタの駆動能力は、他の回路を構成するＭＯＳトランジスタのそれよりも高い。
【００２１】
ディレイ保証回路３２は、直列接続された複数（図３では６個）のＣＭＯＳ型インバータ回路４３〜４８から構成されている。このインバータ回路の段数は、上記したように、予め設定された遅延時間、即ち半導体装置２０の設計時に想定した負荷を駆動するバッファ回路３１の入力信号と出力信号との時間差（遅延時間）に応じて設定されている。
【００２２】
ディレイ保証回路３２は、インバータ回路４３〜４８により内部出力信号Ｏ１１を遅延した遅延信号Ｓ１２を出力する。即ち、初段のインバータ回路４３には内部出力信号Ｏ１１が入力される。遅延信号１２は、最終段（６段目）のインバータ回路４８から出力される第１遅延信号Ｓ１２ａと、最終段の１つ前（５段目）のインバータ回路４７から出力される第２遅延信号Ｓ１２ｂからなる。第２遅延信号Ｓ１２ｂは、インバータ回路４８の遅延時間分、第１遅延信号Ｓ１２ａよりも遅延時間が少ない。
【００２３】
ディレイ保証回路３２は偶数個（６個）のインバータ回路４３〜４８により構成されているため、第１遅延信号Ｓ１２ａはバッファ回路３１から出力される外部出力信号Ｏ１２とほぼ同相でレベルが変化し、第２遅延信号Ｓ１２ｂは外部出力信号Ｏ１２とほぼ逆相でレベルが変化する。
【００２４】
そして、これら第１及び第２遅延信号Ｓ１２ａ，Ｓ１２ｂのレベル変化のタイミングと、バッファ回路３１から出力される外部出力信号Ｏ１２のレベル変化のタイミングとの差が少なくなるように、該ディレイ保証回路３２を構成するインバータ回路の段数が設定されている。
【００２５】
制御回路３３は、排他的論理和回路（ＥＯＲ回路）５１、ナンド回路５２、アンド回路５３から構成されている。制御回路３３は、外部出力信号Ｏ１２と第１及び第２遅延信号Ｓ１２ａ，Ｓ１２ｂとに基づいて、制御信号Ｓ１３を生成する。制御信号Ｓ１３は、第１制御信号Ｓ１３ａと第２制御信号Ｓ１３ｂからなる。
【００２６】
ＥＯＲ回路５１は、外部出力信号Ｏ１２と第１遅延信号Ｓ１２ａが入力され、両信号Ｏ１２，Ｓ１２ａの論理レベルが一致しない場合にＨレベルの信号Ｓ２１を、両信号Ｏ１２，Ｓ１２ａの論理レベルが一致する場合にはＬレベルの信号Ｓ２１を出力する。
【００２７】
ナンド回路５２は、ＥＯＲ回路５１からの信号Ｓ２１と、第１遅延信号Ｓ１２ａとが入力され、両信号Ｓ２１，Ｓ１２ａを否定論理積演算した論理レベルを持つ第１制御信号Ｓ１３ａを出力する。
【００２８】
アンド回路５３は、信号Ｓ２１と第２遅延信号Ｓ１２ｂとが入力され、両信号Ｓ２１，Ｓ１２ｂを論理積演算した論理レベルを持つ第２制御信号Ｓ１３ｂを出力する。
【００２９】
補助回路３４は、ＰチャネルＭＯＳトランジスタＴＰ３と、ＮチャネルＭＯＳトランジスタＴＮ３とから構成されている。ＰＭＯＳトランジスタＴＰ３は、ソースが高電位電源ＶＤＤに接続され、ドレインが配線Ｌ１に接続され、ゲートに第１制御信号Ｓ１３ａが供給される。ＮＭＯＳトランジスタＴＮ３は、ソースが低電位電源ＶＳＳに接続され、ドレインが配線Ｌ１に接続され、ゲートに第２制御信号Ｓ１３ｂが供給される。
【００３０】
従って、このＰＭＯＳトランジスタＴＰ３は、バッファ回路３１を構成するインバータ回路４２のＰＭＯＳトランジスタＴＰ２と並列に接続され、ＮＭＯＳトランジスタＴＮ３はそのＮＭＯＳトランジスタＴＮ２と並列に接続されている。そして、制御回路３３は、外部出力信号Ｏ１２と第１及び第２遅延信号Ｓ１２ａ，Ｓ１２ｂとに基づいて、インバータ回路４２にてオンしているトランジスタＴＰ２，ＴＮ２と同じ電源側のＭＯＳトランジスタＴＰ３，ＴＮ３をオンするように第１及び第２制御信号Ｓ１３ａ，Ｓ１３ｂを生成する。
【００３１】
図４（ａ）のＡ１〜Ａ３は内部出力信号Ｏ１１がＬレベル（「０」）からＨレベル（「１」）へと変化するときの各信号の論理レベルを、図４（ｂ）のＢ１〜Ｂ３は内部出力信号Ｏ１１がＨレベルからＬレベルへと変化するときの各信号の論理レベルを示す。
【００３２】
内部出力信号Ｏ１１がＬレベルの場合、図４（ａ）の［Ａ１］に示すように、外部出力信号Ｏ１２と第１遅延信号Ｓ１２ａはＬレベル、第２遅延信号Ｓ１２ｂはＨレベルである。従って、制御回路３３では、ＥＯＲ回路５１がＬレベルの信号Ｓ２１を出力し、Ｈレベルの第１制御信号Ｓ１３ａとＬレベルの第２制御信号Ｓ１３ｂとを生成する。従って、補助回路３４のＭＯＳトランジスタＴＰ３，ＴＮ３は共にオフしている。
【００３３】
内部出力信号Ｏ１１がＬレベルからＨレベルへと変化する。この時、負荷２２の容量成分に対してバッファ回路３１の駆動能力が不足すると、外部出力信号Ｏ１２の立ち上がりと第１遅延信号Ｓ１２ａの立ち上がりとに時間差が生じる。即ち、図４（ａ）の［Ａ２］に示すように、外部出力信号Ｏ１２と第１遅延信号Ｓ１２ａのレベルが異なる。制御回路３３は、両信号Ｏ１２，Ｓ１２ａのレベルが異なるときにバッファ回路３１の駆動能力を補うべく補助回路３４を駆動する。
【００３４】
即ち、制御回路３３では、ＥＯＲ回路５１がＨレベルの信号Ｓ２１を出力し、Ｌレベルの第１制御信号Ｓ１３ａを生成する。その第１制御信号Ｓ１３ａにより、補助回路３４のＰＭＯＳトランジスタＴＰ３がオンする。従って、バッファ回路３１のＰＭＯＳトランジスタＴＰ２と補助回路３４のＰＭＯＳトランジスタＴＰ３がオンし、外部出力端子Ｔ１１に供給する電流量が多くする、即ち外部出力端子Ｔ１１を介して負荷２２に対するディスチャージを助け、図２に示すように、外部出力信号Ｏ１２の立ち上がりを速くする。
【００３５】
その結果、バッファ回路３１のみで外部出力端子Ｔ１１に電流を供給する場合に比べて、内部出力信号Ｏ１１に対する外部出力信号Ｏ１２の遅延時間が短くなる。
【００３６】
そして、図４（ｂ）の［Ａ３］に示すように、外部出力信号Ｏ１２と第１遅延信号Ｓ１２ａはＨレベル、第２遅延信号Ｓ１２ｂはｌレベルになる。従って、制御回路３３では、ＥＯＲ回路５１がＬレベルの信号Ｓ２１を出力し、Ｈレベルの第１制御信号Ｓ１３ａとＬレベルの第２制御信号Ｓ１３ｂとを生成する。従って、補助回路３４のＭＯＳトランジスタＴＰ３，ＴＮ３は共にオフする。
【００３７】
内部出力信号Ｏ１１がＨレベルからＬレベルへと変化する場合、上記と同様に、図４（ｂ）の［Ｂ１］，［Ｂ２］，［Ｂ３］に示すように、外部出力信号Ｏ１２と第１遅延信号Ｓ１２ａのレベルが異なる間、制御回路３３は補助回路３４のＮＭＯＳトランジスタＴＮ３をオンする。そのため、外部出力端子Ｔ１１を介して負荷２２の電荷のディスチャージが助けられ、外部出力信号Ｏ１２の立ち下がりが速くなる。
【００３８】
その結果、バッファ回路３１のみで外部出力端子Ｔ１１に電流を供給する場合に比べて、内部出力信号Ｏ１１に対する外部出力信号Ｏ１２の遅延時間が短くなる。
【００３９】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）バッファ回路３１は、内部出力信号Ｏ１１が入力され、外部出力端子Ｔ１１を介して外部に外部出力信号Ｏ１２を出力する。ディレイ保証回路３２は、内部出力信号Ｏ１１が入力され、該内部出力信号Ｏ１１を予め設定された所定時間遅延させた遅延信号Ｓ１２を生成する。制御回路３３は、外部出力信号Ｏ１２と遅延信号Ｓ１２とを比較し、制御信号Ｓ１３を生成する。補助回路３４は外部出力端子Ｔ１１に接続され、制御信号Ｓ１３により駆動される。そして、制御回路３３は、外部出力信号Ｏ１２と遅延信号Ｓ１２のレベルが相違する間、補助回路３４がバッファ回路３１の動作を補うように制御信号Ｓ１３を生成するようにした。その結果、外部出力信号Ｏ１２と遅延信号Ｓ１２のレベルが相違する、即ち外部出力信号Ｏ１２の変化が遅延信号Ｓ１２の変化に比べて遅れる場合には制御回路３３が補助回路３４を駆動することで、外部出力信号Ｏ１２の遅延を遅延信号Ｓ１２の遅延に近づけることができる。
【００４０】
尚、前記実施形態は、以下の態様に変更してもよい。
・上記実施形態において、遅延時間を変更可能に構成してもよい。例えば、図５に示すように、出力回路６０を構成する。
【００４１】
この出力回路６０は、複数（例えば３つ）のディレイ保証回路６１，６２，６３と、それらにそれぞれ対応する制御回路６４，６５，６６と、ディレイ保証回路６１〜６３と制御回路６４〜６６を選択するためのセレクタ（選択回路）６７，６８を備える。
【００４２】
第１〜第３ディレイ保証回路６１〜６３は、互いに異なる遅延時間が設定されている。第１セレクタ６７には内部出力信号Ｏ１１とディレイ値選択信号ＳＥＬが入力され、該選択信号ＳＥＬに応答して内部出力信号Ｏ１１を第１〜第３補償回路６１〜６３の何れか１つに出力する。第１〜第３ディレイ保証回路６１〜６３は、セレクタ６７から入力された信号を遅延させた遅延信号を第１〜第３制御回路６４〜６６に出力する。第１〜第３制御回路６４〜６６には、バッファ回路３１から出力される外部出力信号Ｏ１２が入力される。第１〜第３制御回路６４〜６６は、第１〜第３ディレイ保証回路６１〜６３から入力される遅延信号と、外部出力信号Ｏ１２とに基づいてそれぞれ生成した制御信号を第２セレクタ６８に出力する。第２セレクタ６８は、入力されるディレイ値選択信号ＳＥＬに応答して第１〜第３制御信号６４〜６６から出力される制御信号のうちから選択した１つ（１組）の制御信号を補助回路３４に出力する。
【００４３】
第１〜第３ディレイ保証回路６１〜６３の遅延時間を適宜設定することで、出力回路６０における内部出力信号Ｏ１１に対する外部出力信号Ｏ１２の遅延時間を適宜制御することができる。
【００４４】
また、第１〜第３ディレイ保証回路６１〜６３の遅延時間を、この順番に設定する。更に、第２ディレイ保証回路６２の遅延時間をバッファ回路３１の遅延時間とほぼ同じ値に、即ち第１ディレイ保証回路６１の遅延時間をバッファ回路３１のそれよりも短く、第３ディレイ保証回路６３の遅延時間をバッファ回路３１の遅延時間よりも長く設定する。このように設定することで、必要に応じて設計値よりも短い遅延時間で外部出力信号Ｏ１２を出力する、即ち外部出力信号Ｏ１２の変化を速くすることができる。
【００４５】
また、図６に示すように、出力回路６０ａを構成する。この出力回路６０ａは、第１〜第３ディレイ保証回路６１〜６３の出力信号（遅延信号）を第２セレクタ６８に入力し、該第２セレクタ６８の出力信号と外部出力信号Ｏ１２とを制御回路６９に入力する。そして、この制御回路６９にて補助回路３４を制御する制御信号を生成する。この構成によれば、制御回路６９の占有面積が少なくなり、半導体装置のチップ面積の増大を抑えることができる。
【００４６】
・上記各実施形態において、ディレイ保証回路３２等をバッファ回路３１から切り離すように構成しても良い。その構成例として、例えば、ディレイ保証回路３２等の入力側にスイッチ回路を挿入接続してもよい。また、図５，図６の第１セレクタ６７がディレイ値選択信号ＳＥＬに応答して第１〜第３ディレイ保証回路６１〜６３に対して信号を出力しないようにする。このようにすることで、従来例の出力回路を用いる用途と、遅延時間を対策した用途とに上記各実施形態の半導体装置を用いることができ、作りわけが不要となり生産調整などの手間を省くことができる。
【００４７】
・上記各実施形態において、補助回路３４を無効化するようにしてもよい。例えば、図６に示すように、制御回路６９に無効化信号ＤＥを入力する。制御回路６９は、無効化信号ＤＥに応答して補助回路３４を無効化する、例えば図３の補助回路３４を構成するＭＯＳトランジスタＴＰ３，ＴＮ３を常にオフするよう制御信号を生成する。このようにしても、従来例の出力回路を用いる用途と、遅延時間を対策した用途とに上記各実施形態の半導体装置を用いることができ、作りわけが不要となり手間を省くことができる。
【００４８】
・上記各実施形態では、非反転出力バッファ回路であるバッファ回路３１を備えた出力回路２１に具体化したが、反転出力バッファ回路を備えた出力回路に具体化して実施しても良い。また、半導体装置にあっては、非反転出力バッファ回路を備えた出力回路と、反転出力バッファ回路を備えた出力回路を備えて実施しても良い。
【００４９】
・上記各実施形態において、立ち上がりのみの遅延を制御することが可能な出力回路及び半導体装置、又は立ち下がりのみの遅延を制御することが可能な出力回路及び半導体装置に具体化して実施しても良い。また、立ち上がりのみの遅延を制御することが可能な出力回路と、立ち下がりのみの遅延を制御することが可能な出力回路とを備えた半導体装置に具体化して実施しても良い。その場合、制御回路３３と補助回路３４の回路面積をほぼ半分にすることができ、半導体装置のチップ面積を小さくすることができる。
【００５０】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）　内部出力信号が入力され、外部出力端子を介して外部に外部出力信号を出力するバッファ回路と、
前記内部出力信号が入力され、該内部出力信号を予め設定された所定時間遅延させた遅延信号を生成するディレイ保証回路と、
前記外部出力信号と前記遅延信号とを比較し、制御信号を生成する制御回路と、
前記外部出力端子に接続されて前記制御信号により駆動される補助回路と、
を備え、
前記制御回路は、前記外部出力信号と前記遅延信号のレベルが相違する間、前記補助回路が前記バッファ回路の動作を補うように前記制御信号を生成することを特徴とする出力回路。（１）
（付記２）　前記バッファ回路は、ＣＭＯＳ型バッファ回路であり、
前記補助回路は、前記バッファ回路のトランジスタと並列に接続され、前記制御信号によりオンオフされるトランジスタを含むことを特徴とする付記１に記載の出力回路。（２）
（付記３）　前記補助回路は、前記バッファ回路を構成するトランジスタと並列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを備え、
前記制御回路は、前記ＰチャネルＭＯＳトランジスタをオンオフ制御する第１制御信号と、ＮチャネルＭＯＳトランジスタをオンオフ制御する第２制御信号とを生成することを特徴とする付記２に記載の出力回路。（３）
（付記４）　前記トランジスタは、前記外部出力端子と高電位電源との間に接続され、
前記制御回路は、前記外部出力信号がＬレベルからＨレベルへと変化するときに前記トランジスタを制御するべく前記制御信号を生成することを特徴とする付記２に記載の出力回路。
（付記５）　前記トランジスタは、前記外部出力端子と低電位電源との間に接続され、
前記制御回路は、前記外部出力信号がＨレベルからＬレベルへと変化するときに前記トランジスタを制御するべく前記制御信号を生成することを特徴とする付記２に記載の出力回路。
（付記６）　互いに異なる遅延時間が設定された複数のディレイ保証回路と、
選択信号に基づいて前記複数のディレイ保証回路のうちの１つを選択する選択回路と、
を備えたことを特徴とする付記１〜５のうちの何れか一項に記載の出力回路。（４）
（付記７）　無効化信号に応答して前記補助回路による前記バッファ回路の補助を無効化することを特徴とする付記１〜６のうちの何れか一項に記載の出力回路。
（付記８）　付記１〜７のうちの何れか一項に記載の出力回路を備えた半導体装置。（５）
【００５１】
【発明の効果】
以上詳述したように、本発明によれば、外部出力端子に対する出力信号の遅延を制御することのできる出力回路及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】一実施形態の出力回路のブロック回路図である。
【図２】出力回路の動作波形図である。
【図３】出力回路の回路図である。
【図４】（ａ）（ｂ）は出力回路の各信号の論理説明図である。
【図５】別の出力回路のブロック回路図である。
【図６】別の出力回路のブロック回路図である。
【図７】（ａ）（ｂ）は従来の出力回路の説明図である。
【符号の説明】
３１　バッファ回路
３２　ディレイ保証回路
３３　制御回路
３４　、駆動能力補助回路
Ｏ１１　内部出力信号
Ｏ１２　外部出力信号
Ｓ１２　遅延信号
Ｓ１３　制御信号
Ｔ１１　外部出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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