【手続補正書】
【提出日】平成15年10月9日(2003.10.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シリコン基板中に第１導電型のウェルを形成する工程と、前記シリコン基板上に第１絶縁膜を介して浮遊ゲートとなる第１パターンを形成する工程と、前記ウェル中にソース・ドレインとなる第２導電型の半導体領域を形成する工程と、前記第１パターンを覆う第２絶縁膜を形成する工程と、前記第１パターンによって形成される隙間に、前記第２絶縁膜を介して第３ゲートを形成する工程と、前記浮遊ゲートおよび第３ゲートの上層に制御ゲートを形成する工程と、を有する半導体集積回路装置の製造方法であって、
前記第３ゲート上面の標高を前記浮遊ゲートとなる第１パターン上面の標高より低く形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、
前記第３ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜にドライエッチングを施す第１の方法、
前記第３ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す第２の方法、
前記第３ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後前記多結晶シリコン膜の表面部を酸化し、前記酸化された部分を選択的に除去する第３の方法、
の何れかの方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法であって、
前記第３ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第１の方法、
前記第３ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第２の方法、
前記第３ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記隙間のシリコン酸化膜を選択的に除去し、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第３の方法、
の何れかの方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項３記載の半導体集積回路装置の製造方法であって、
前記フォトレジスト膜および多結晶シリコン膜のドライエッチングは、前記フォトレジスト膜および多結晶シリコン膜がほぼ等しいエッチング速度でエッチングされることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法であって、
前記第３ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜上にシリコン酸化膜を形成し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記多結晶シリコン膜にドライエッチングを施し、前記シリコン酸化膜を除去する方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項３〜５の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記多結晶シリコン膜の膜厚は、前記浮遊ゲートとなる第１パターンの膜厚よりも薄いことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
シリコン基板中に第１導電型のウェルを形成する工程と、前記シリコン基板上に第２絶縁膜を介して第３ゲートを形成する工程と、前記ウェル中にソース・ドレインとなる第２導電型の半導体領域を形成する工程と、前記第３ゲートを覆う第１絶縁膜を形成する工程と、前記第３ゲートによって形成される隙間に、前記第１絶縁膜を介して浮遊ゲートとなる第１パターンを形成する工程と、前記浮遊ゲートおよび第３ゲートの上層に制御ゲートを形成する工程と、を有する半導体集積回路装置の製造方法であって、
前記第３ゲート上面の標高を前記浮遊ゲートとなる第１パターン上面の標高より低く形成することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項７記載の半導体集積回路装置の製造方法であって、
前記第１パターンは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜にドライエッチングを施す第１の方法、
前記第１パターンは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す第２の方法、
前記第１パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施す第３の方法、
前記第１パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す第４の方法、
前記第１パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施す第５の方法、
の何れかの方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１〜８の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記第３ゲートは、前記浮遊ゲートに対して自己整合的に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１〜８の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記浮遊ゲートは、前記第３ゲートに対して自己整合的に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に形成された第２導電型の半導体領域と、前記半導体基板上に第１絶縁膜を介して形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、前記第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、前記第３ゲートが前記第１ゲートの隙間に埋め込んで形成されている半導体集積回路装置であって、
前記第３ゲート表面の標高が、前記第１ゲート表面の標高よりも低いことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置であって、
前記第３ゲートが消去ゲートである第１の構成、
前記第３ゲートがスプリットチャネルを制御するゲートである第２の構成、
前記第３ゲートが消去ゲートとスプリットチャネルを制御するゲートの両方の機能を有する第３の構成、
の何れかの構成を有することを特徴とする半導体集積回路装置。
【請求項１３】
請求項１１または１２記載の半導体集積回路装置であって、
前記第３絶縁膜が、窒素を添加したシリコン酸化膜であることを特徴とする半導体集積回路装置。
【請求項１４】
半導体基板中に第１導電型のウェルを形成する工程と、前記半導体基板上に第１絶縁膜を介して浮遊ゲートとなる第１パターンを形成する工程と、前記ウェル中にソース・ドレインとなる第２導電型の半導体領域を形成する工程と、少なくとも前記各第１パターンの側面および前記各第１パターン間の前記半導体基板表面を覆う第２絶縁膜を形成する工程と、第３ゲートの材料膜を堆積した後に前記各第１パターン上方の前記材料膜を除去することにより、前記第１パターンによって形成される各隙間に、その各側面が両側の第１パターンの側面と前記第２絶縁膜を介して対向し、且つ、その底面が前記半導体基板表面と前記第２絶縁膜を介して対向する、第３ゲートを形成する工程と、前記浮遊ゲートおよび第３ゲートの上層に制御ゲートを形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【請求項１５】
請求項１４記載の半導体集積回路装置の製造方法であって、
前記第３ゲートの側面の上端を、前記第３ゲートの側面と対向する前記浮遊ゲートとなる第１パターンの側面の上端より低く形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１６】
請求項１５記載の半導体集積回路装置の製造方法であって、
前記第３ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１５記載の半導体集積回路装置の製造方法であって、
前記第３ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１５記載の半導体集積回路装置の製造方法であって、
前記第３ゲートは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後前記多結晶シリコン膜の表面部を酸化し、前記酸化された部分を選択的に除去する方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１５記載の半導体集積回路装置の製造方法であって、
前記第３ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１５記載の半導体集積回路装置の製造方法であって、
前記第３ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項１５記載の半導体集積回路装置の製造方法であって、
前記第３ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記隙間のシリコン酸化膜を選択的に除去し、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
請求項１９〜２１の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記フォトレジスト膜および多結晶シリコン膜のドライエッチングは、前記フォトレジスト膜および多結晶シリコン膜がほぼ等しいエッチング速度でエッチングされることを特徴とする半導体集積回路装置の製造方法。
【請求項２３】
請求項１５記載の半導体集積回路装置の製造方法であって、
前記第３ゲートは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜上にシリコン酸化膜を形成し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施し、前記多結晶シリコン膜にドライエッチングを施し、前記シリコン酸化膜を除去する方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
請求項１９〜２３の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記多結晶シリコン膜の膜厚は、前記浮遊ゲートとなる第１パターンの膜厚よりも薄いことを特徴とする半導体集積回路装置の製造方法。
【請求項２５】
半導体基板中に第１導電型のウェルを形成する工程と、前記半導体基板上に第２絶縁膜を介して複数の第３ゲートを形成する工程と、前記ウェル中にソース・ドレインとなる第２導電型の半導体領域を形成する工程と、少なくとも前記各第３ゲートの側面および前記各第３ゲート間の前記半導体基板表面を覆う第１絶縁膜を形成する工程と、浮遊ゲートの材料膜を堆積した後に前記各第３ゲート上方の前記材料膜を除去することにより、前記第３ゲートによって形成される各隙間に、その各側面が両側の第３ゲートの側面と前記第１絶縁膜を介して対向し、且つ、その底面が前記半導体基板表面と前記第１絶縁膜を介して対向する、浮遊ゲートとなる第１パターンを形成する工程と、前記浮遊ゲートおよび第３ゲートの上層に制御ゲートを形成する工程と、を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
請求項２５記載の半導体集積回路装置の製造方法であって、
前記第３ゲートの側面の上端を、前記第３ゲートの側面と対向する前記浮遊ゲートとなる第１パターンの側面の上端より低く形成することを特徴とする半導体集積回路装置の製造方法。
【請求項２７】
請求項２６記載の半導体集積回路装置の製造方法であって、
前記第１パターンは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項２８】
請求項２６記載の半導体集積回路装置の製造方法であって、
前記第１パターンは、前記隙間を完全に埋め込む多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施し、その後ドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項２９】
請求項２６記載の半導体集積回路装置の製造方法であって、
前記第１パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記多結晶シリコン膜に化学的機械研磨法による研磨を施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３０】
請求項２６記載の半導体集積回路装置の製造方法であって、
前記第１パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むフォトレジスト膜を形成し、前記フォトレジスト膜および多結晶シリコン膜にドライエッチングを施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３１】
請求項２６記載の半導体集積回路装置の製造方法であって、
前記第１パターンは、前記隙間を完全に埋め込まないように多結晶シリコン膜を形成した後、前記隙間を埋め込むシリコン酸化膜を堆積し、前記シリコン酸化膜および多結晶シリコン膜に化学的機械研磨法による研磨を施す方法により形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３２】
請求項１４〜３１の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記第３ゲートは、前記浮遊ゲートに対して自己整合的に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３３】
請求項１４〜３１の何れか一項に記載の半導体集積回路装置の製造方法であって、
前記浮遊ゲートは、前記第３ゲートに対して自己整合的に形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項３４】
半導体基板の主面に形成された第１導電型のウェルと、前記ウェル内に形成された第２導電型の半導体領域と、前記半導体基板上に第１絶縁膜を介して形成された第１ゲートと、前記第１ゲート上に第２絶縁膜を介して形成された第２ゲートと、前記第１ゲートと第３絶縁膜を介して形成された第３ゲートとを有し、前記第３ゲートが、その各側面が両端の第１ゲートの側面と前記第３絶縁膜を挟んで対向するように各第１ゲートの隙間に埋め込んで形成され、前記第２ゲートの延在方向と略直交する方向に延在していることを特徴とする半導体集積回路装置。
【請求項３５】
請求項３４記載の半導体集積回路装置であって、
前記第３ゲートの側面の上端が、前記第３ゲートの側面と対向する前記第１ゲートの側面の上端よりも低いことを特徴とする半導体集積回路装置。
【請求項３６】
請求項３５記載の半導体集積回路装置であって、
前記第３ゲートが消去ゲートであることを特徴とする半導体集積回路装置。
【請求項３７】
請求項３５記載の半導体集積回路装置であって、
前記第３ゲートがスプリットチャネルを制御するゲートであることを特徴とする半導体集積回路装置。
【請求項３８】
請求項３５記載の半導体集積回路装置であって、
前記第３ゲートが消去ゲートとスプリットチャネルを制御するゲートの両方の機能を有することを特徴とする半導体集積回路装置。
【請求項３９】
請求項３５〜３８の何れか一項に記載の半導体集積回路装置であって、
前記第３絶縁膜が、窒素を添加したシリコン酸化膜であることを特徴とする半導体集積回路装置。