(57)【要約】【課題】低ＶＣＥ（ｓａｔ）を実現するには、コレクタ領域の厚みを低減するのが効果的であるが、コレクタ領域がベース領域の界面に近づくと耐圧が劣化し、これらはトレードオフの関係にあった。【解決手段】ベース領域、コレクタ領域を貫通し、基板まで達するＮ型ポリシリコンの導電路を設ける。これにより、トランジスタのＯＮ時には、低抵抗の導電路を通過し、高抵抗のコレクタ領域を電流が通過しないので、コレクタ抵抗を低減でき、耐圧を確保しつつ低ＶＣＥ（ｓａｔ）を実現できる。【選択図】　　図１
2004103715.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
前記半導体基板上に設けた一導電型のコレクタ領域と、
前記コレクタ領域上に設けた逆導電型のベース領域と、
前記ベース領域表面から前記半導体基板まで達して設けられた一導電型半導体領域と、
前記一導電型半導体領域により複数に分離された前記ベース領域表面にそれぞれ設けられた一導電型のエミッタ領域と、
前記ベース領域エミッタ領域およびコレクタ領域にそれぞれコンタクトするベース電極、エミッタ電極およびコレクタ電極とを具備することを特徴とする半導体装置。
【請求項２】
前記一導電型不純物領域の不純物濃度は前記コレクタ領域の不純物濃度よりも高く、前記半導体基板の不純物濃度よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
一導電型の半導体基板と、
前記半導体基板上に設けた一導電型エピタキシャル層よりなるコレクタ領域と、
前記コレクタ領域上に設けた逆導電型のベース領域と、
前記ベース領域表面から前記半導体基板まで達して設けられた導電路と、
前記導電路により複数に分離された前記ベース領域表面にそれぞれ設けられた一導電型のエミッタ領域と、
前記エミッタ領域、ベース領域およびコレクタ領域にそれぞれコンタクトするエミッタ電極、ベース電極およびコレクタ電極とを具備することを特徴とする半導体装置。
【請求項４】
前記導電路は、前記半導体基板に設けられたトレンチに一導電型半導体材料を埋設してなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体材料の不純物濃度は前記コレクタ領域の不純物濃度よりも高く、前記半導体基板の不純物濃度よりも低いことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ベース領域および前記エミッタ領域は複数の島状に設けられることを特徴とする請求項１または請求項３のいずれかに記載の半導体装置。
【請求項７】
前記ベース領域および前記エミッタ領域は円形であることを特徴とする請求項１または請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にコレクタ−エミッタ間飽和電圧を低減する半導体装置に関する。
【０００２】
【従来の技術】
現在、携帯機器用のトランジスタとして、コレクタ−エミッタ端子間電圧（飽和電圧）を低減した、低飽和電圧バイポーラトランジスタ（以下低飽和トランジスタと称する）が多く使用される。
【０００３】
図３および図４を参照して従来の低飽和トランジスタの一例を示す。
【０００４】
図３は、低飽和トランジスタの断面構造である。
【０００５】
コレクタ領域の低比抵抗層となるＮ＋型シリコン半導体基板５１上に、コレクタ領域５２となるＮ−型エピタキシャル層を積層する。コレクタ領域５２表面にはＰ型不純物拡散領域であるベース領域５５を設ける。ベース領域５５がマルチアイランド状になるようにエミッタ不純物が注入、拡散されベース領域５５表面にはＮ＋型のエミッタ領域５７が形成される。
【０００６】
更に、ベース領域５５、エミッタ領域５７とコンタクトするベース電極５９、エミッタ電極６０を設け、基板裏面にコレクタ電極６１を設ける。
【０００７】
図４に従来の低飽和トランジスタの製造方法の一例を示す。
【０００８】
図４（ａ）はコレクタ領域を形成する工程を示す。Ｎ＋型シリコン半導体基板５１上にＮ−型エピタキシャル層を形成し、コレクタ領域５２とする。コレクタ領域５２の厚みはエピタキシャル成長のガス流量及び時間をコントロールして所定の厚みに形成する。その後、全面に最初の熱酸化膜５３を形成する。
【０００９】
次に既知のフォトリソグラフィ工程により熱酸化膜５３の所定のベース領域部分を開口する（図４（ｂ））。全面にＰ型不純物を注入後、アニール処理により不純物イオンを拡散させてベース領域５５を形成する。
【００１０】
更に、既知のフォトリソグラフィ工程により、熱酸化膜３３の所定のエミッタ領域部分を開口し、Ｎ＋型イオンをデポジットする。その後Ｎ＋型イオンをアニール処理により拡散してエミッタ領域５７を形成する（図４（ｃ））。
【００１１】
更に、ベース領域５５、エミッタ領域５７にコンタクトするベース電極５９、エミッタ電極６０を形成する。また、裏面にコレクタ電極６１を形成し、図３に示す最終構造を得る。
【００１２】
このように、従来の低飽和トランジスタは、ベース領域５５およびエミッタ領域５７を細分化したセル構造で、これによりエミッタ周辺長を稼いで飽和電圧の低減を図っている（例えば非特許文献１参照。）。
【００１３】
【非特許文献１】
赤木修、他３名、「新世代低飽和トランジスタ」、三洋電機技報、三洋電機株式会社、平成１４年６月、ＶＯＬ．３４、Ｎｏ．１、ｐ．６８−ｐ６９
【００１４】
【発明が解決しようとする課題】
図５は、上記の製造方法によるウェハの濃度プロファイルを示す。表面（Ｘｊ＝０）から、エミッタ領域５７、ベース領域５５、コレクタ領域５２が形成され、この厚みがＮ−型エピタキシャル層の厚みとなる。コレクタ領域５２の下は低比抵抗層であるＮ＋型半導体基板５１である。尚、エミッタ領域５７、ベース領域５５およびコレクタ領域５２の厚みとは、以降各領域の界面間の距離とする。すなわちコレクタ領域５２の厚みとは、ベース領域５５とＮ＋型半導体基板５１間の距離であり、コレクタ領域５２はその中に含まれる不純物領域の濃度が低く均一な領域である低濃度領域５２ａと、Ｎ＋型半導体基板５１との界面付近で濃度が急激に高くなる遷移領域５２ｂとからなる。
【００１５】
低飽和トランジスタにおいては、コレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））が低い方が消費電力が小さくできるので望ましく、コレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））を低減するにはコレクタ抵抗の低減が最も効果的である。これは、図の濃度プロファイルからも明らかなように、全体の中ではコレクタ領域の低濃度領域５２ａが最も不純物濃度が低く、抵抗が大きいためである。この距離を低減する、すなわちコレクタ領域５２の厚みを低減することでコレクタ抵抗の低減は可能であり、コレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））の低減に寄与できる。
【００１６】
しかし、低濃度領域５２ａの距離を短くすると、コレクタ−エミッタ間の降伏電圧が低下してしまう。これは、逆バイアス印加によって低濃度領域５２ａを広がった空乏層が、急激に濃度の高くなるＮ＋型半導体基板５１まで到達すると、これ以上空乏層が広がることができず降伏に至るためである。つまり、コレクタ領域５２とＮ＋型半導体基板５１との界面がベース領域５５に近づくために、降伏電圧が下がり耐圧が劣化してしまう。従って、コレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））と耐圧はトレードオフの関係になっており、コレクタ領域５２の厚みを低減することはできない問題があった。
【００１７】
また、コレクタ領域５２となるＮ＋型エピタキシャル層５１は、水素、モノシラン、四塩化シリコン等に不純物を混入してＮ＋型半導体基板５１上にエピタキシャル成長させて形成する。このコレクタ領域５２の厚みはガスの流量と時間とをコントロールして所定の厚みにするため、バラツキが発生する。コレクタ抵抗を低減するためにコレクタ領域５２を薄くすると、このバラツキがコレクタ−ベース間電圧（ＶＣＢＯ）、コレクタ−エミッタ間電圧（ＶＣＥＯ）の低下やコレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））のばらつきに大きく影響を及ぼす問題がある。
【００１８】
【課題を解決するための手段】
本発明は上述した種々の問題点に鑑みてなされたものであり、第１に、一導電型の半導体基板と、前記半導体基板上に設けた一導電型のコレクタ領域と、前記コレクタ領域上に設けた逆導電型のベース領域と、前記ベース領域表面から前記半導体基板まで達して設けられた一導電型半導体領域と、前記一導電型半導体領域により複数に分離された前記ベース領域表面にそれぞれ設けられた一導電型のエミッタ領域と、前記ベース領域エミッタ領域およびコレクタ領域にそれぞれコンタクトするベース電極、エミッタ電極およびコレクタ電極とを具備することにより解決するものである。
【００１９】
また、前記一導電型不純物領域の不純物濃度は前記コレクタ領域の不純物濃度よりも高く、前記半導体基板の不純物濃度よりも低いことを特徴とするものである。
【００２０】
第２に、一導電型の半導体基板と、前記半導体基板上に設けた一導電型エピタキシャル層よりなるコレクタ領域と、前記コレクタ領域上に設けた逆導電型のベース領域と、前記ベース領域表面から前記半導体基板まで達して設けられた導電路と、前記導電路により複数に分離された前記ベース領域表面にそれぞれ設けられた一導電型のエミッタ領域と、前記エミッタ領域、ベース領域およびコレクタ領域にそれぞれコンタクトするエミッタ電極、ベース電極およびコレクタ電極とを具備することにより解決するものである。
【００２１】
また、前記導電路は、前記半導体基板に設けられたトレンチに一導電型半導体材料を埋設してなることを特徴とするものである。
【００２２】
また、前記半導体材料の不純物濃度は前記コレクタ領域の不純物濃度よりも高く、前記半導体基板の不純物濃度よりも低いことを特徴とするものである。
【００２３】
また、前記ベース領域および前記エミッタ領域は複数の島状に設けられることを特徴とするものである。
【００２４】
また、前記ベース領域および前記エミッタ領域は円形であることを特徴とするものである。
【００２５】
【発明の実施の形態】
図１および図２を参照して本発明の実施の形態をＮＰＮプレーナー型トランジスタを例に詳述する。
【００２６】
図１に本発明の半導体装置の構造を示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ線断面図である。
【００２７】
ＮＰＮプレーナー型トランジスタは、半導体基板１と、コレクタ領域２と、ベース領域５と、導電路４と、エミッタ領域７と、ベース電極９と、エミッタ電極１０と、コレクタ電極１１とから構成される。
【００２８】
半導体基板１は、コレクタ領域２の高比抵抗層となるＮ＋型半導体基板であり、その上にＮ−型エピタキシャル層を成長させてコレクタ領域２とする。半導体基板１のＮ型不純物濃度は１０１９〜１０２０ａｔｏｍｓ／ｃｍ３程度であり、コレクタ領域２のＮ型不純物濃度は、１０１４〜１０１５ａｔｏｍｓ／ｃｍ３程度である。
【００２９】
コレクタ領域２の厚みは、必要耐圧によって決定するが、本実施形態においては例えば５μｍ〜１５０μｍ程度とする。ここで、コレクタ領域２の厚みとは、ベース領域５との界面からの距離とする。
【００３０】
ベース領域５は、コレクタ領域２表面に設けたＰ型不純物拡散領域である。基板表面からの深さは２μｍ〜３０μｍ程度に設けられ、導電路４により、直径（幅）１０μｍ〜１００μｍ程度の円形のマルチアイランド状に形成される。
【００３１】
エミッタ領域７は、導電路４により複数に分離されたベース領域５表面にそれぞれ設けたＮ＋型不純物拡散領域であり、マルチアイランド状のベース領域５の中央に円形に設けられる。エミッタ領域はｈＦＥに応じた深さに形成される。
【００３２】
導電路４は、ベース領域５表面から半導体基板１まで達して設けられた半導体領域である。図１（Ａ）の如く、ベース領域５が円形の島状になるようなパターンで、ベース領域５表面から半導体基板１に達する深さにトレンチ４ａを設け、そのトレンチ４ａにＮ型不純物を含むポリシリコン４ｂを埋設したものである。Ｎ型ポリシリコン４ｂの不純物濃度は、コレクタ領域２の不純物濃度よりも高く、半導体基板１よりも低い濃度とする。具体的には、１０１５〜１０１９ａｔｏｍｓ／ｃｍ３程度である。後に詳述するが、トレンチ４ａ深さはコレクタ領域２を貫通する深さにする必要が有る。コレクタ領域２の厚みは必要耐圧によって決まるため、このトレンチ４ａ深さも必要耐圧に応じて所定の深さにする。本実施形態においては、コレクタ領域２に１０μｍ〜２０μｍ程度達する深さとする。
【００３３】
この導電路４により、コレクタ領域２およびベース領域５は、マルチアイランド状で複数に分離された構造となる。
【００３４】
更に、ベース領域５およびエミッタ領域７と夫々コンタクトするベース電極９およびエミッタ電極１０を設け、裏面にはコレクタ電極１１を設ける。
【００３５】
本発明の特徴は、基板１表面からコレクタ領域２を貫通し、半導体基板１まで達するＮ型ポリシリコンよりなる導電路４を設けることに有る。
【００３６】
トランジスタのコレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））は、トランジスタのドライブ条件（コレクタ電流およびベース電流）や電流利得、エミッタ抵抗、コレクタ抵抗に起因する。特にエミッタ抵抗やコレクタ抵抗はその値が直接的にコレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））に関与するため、これらの低減がコレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））の低減には効果的である。
【００３７】
まず、エミッタ抵抗は、エミッタ領域の有効動作面積を大きくすることで低減できる。しかし、エミッタ有効動作面積は、単にエミッタ面積に比例するものではない。ベース内には、ベースの拡がり抵抗による電圧降下が生じるため、エミッタ電流はベースコンタクトに近いエミッタ周辺部に流れやすい。そのため、エミッタ周辺長を長くすることで有効動作面積を大きくすることができる。
【００３８】
つまり、図１（または図５）の如く、ベース、エミッタ領域を細分化したセル構造でエミッタ周辺長を稼ぎ、エミッタ抵抗を低減している。
【００３９】
また、Ｎ−型のコレクタ領域２は高抵抗層であり、コレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））の低減にはコレクタ抵抗の低減が最も効果的である。つまり、コレクタ領域２の厚みを低減することでコレクタ抵抗を低減し、コレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））を低減することは可能である。
【００４０】
しかし、コレクタ領域２の厚みを低減すると、図５で示す低濃度領域５２ａの距離が短くなることになり、コレクタ−エミッタ間の降伏電圧が低下してしまう。これは、前述の如く逆バイアス印加によって低濃度領域を広がった空乏層が、急激に濃度の高くなるＮ＋型半導体基板まで到達すると、これ以上空乏層が広がることができず降伏に至るためである。
【００４１】
つまり、コレクタ領域２とＮ＋型半導体基板１との界面をベース領域５に近づけると、降伏電圧が下がり耐圧が劣化してしまう。このように、コレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））と耐圧はトレードオフの関係になっており、単にコレクタ領域２の厚みを薄くすることはできない問題があった。
【００４２】
そこで、本発明の構造においては、コレクタ領域２を貫通してＮ＋型基板１まで達するＮ型の半導体領域からなる導電路４を設けることとした。導電路４の不純物濃度をコレクタ領域２の濃度よりも高く、半導体基板１の不純物濃度よりも低くすることにより、トランジスタのオン時には、図１（Ｂ）に示す如くベース領域５から導電路４を通過して、基板１に電流が流れることになる。つまり、従来の高抵抗層のコレクタ領域２を通過せず、低抵抗の領域を電流が流れるので、コレクタ−エミッタ間飽和電圧（ＶＣＥ（ｓａｔ））を低減することができるものである。
【００４３】
一方、コレクタ領域２の厚みは従来通りでよいので、耐圧を従来通り確保したまま、低ＶＣＥ（ｓａｔ）が実現できる。更に、電流は導電路４を通過させるのでコレクタ領域２の抵抗を考慮する必要がない。すなわち、トレンチ４ａ形成がプロセス上可能な範囲であれば、コレクタ領域２を更に厚くし、耐圧をより向上させることも可能である。
【００４４】
ここで、図２を用いて、本発明の半導体装置の製造方法を説明する。
【００４５】
第１工程：　コレクタ領域２の低比抵抗層となるＮ＋型半導体基板１を準備する。基板１上にＮ−型エピタキシャル層を成長させ、コレクタ領域２を形成する。コレクタ領域２は耐圧を考慮して、表面から５μｍ〜１５０μｍ程度に形成する。
【００４６】
次にコレクタ領域２表面に、Ｐ＋型不純物をイオン注入後拡散して、表面からの深さ２μｍから３０μｍにベース領域５を形成する（図２（Ａ））。
【００４７】
第２工程：　ベース領域５が直径（開口幅）１０μｍ〜１００μｍ程度の円形になるように、等間隔にトレンチ４ａを形成する。トレンチ４ａは、基板１表面からコレクタ領域２を貫通し、基板１まで達する深さに形成する。本実施形態では基板に１０μｍ〜２０μｍ程度達するとする。ベース領域５およびコレクタ領域２は、トレンチによりマルチアイランド状に多数に分離される（図２（Ｂ））。
【００４８】
その後Ｎ型ポリシリコン４ｂを全面に堆積後、エッチバックする。これにより、トレンチ４ａにはＮ型ポリシリコン４ｂが埋設され、導電路４が形成される。更に１０００℃２０分程度でリフローし、導電路４の不純物の活性化を図る。この導電路４の不純物濃度は、コレクタ領域２の不純物濃度よりも高く、基板１の不純物濃度よりも低くなっている。すなわち、トランジスタのオン時には、この導電路４を電流が通過することになるので、コレクタ抵抗の低減を実現できる。また、コレクタ領域２の厚みは従来通りで良いので、耐圧を確保しつつ、コレクタ抵抗の低減が実現できる。
【００４９】
第３工程：　エミッタ領域７形成のため、ベース領域５の熱処理後で設けられた酸化膜を除去する。エミッタ領域７は、導電路４により複数に分離されたベース領域５表面に中央に円形にＮ＋＋型不純物を拡散して形成する。その後、全面に絶縁膜を形成後、ベース領域５およびエミッタ領域７とのコンタクトを開口し、ベース領域５にコンタクトするベース電極９、エミッタ領域７にコンタクトするエミッタ電極１０を形成し、裏面にはコレクタ電極１１を形成して最終構造を得る。
【００５０】
【発明の効果】
以上に説明したように、本発明によれば、必要耐圧を確保して低ＶＣＥ（ｓａｔ）を実現することができる。
【００５１】
低ＶＣＥ（ｓａｔ）の実現には、高抵抗層であるコレクタ抵抗の低減が最も効果的である。コレクタ抵抗はコレクタ領域の厚みを低減すれば低減可能であるが、コレクタ領域がベース領域と近接するため耐圧の劣化を引き起こし、両者はトレードオフの関係にあった。そこで、本実施形態では、コレクタ領域を貫通し基板まで達する高濃度の導電路を設け、トランジスタのオン時には、コレクタ領域を通さずに導電路を通過させることとした。
【００５２】
これによりコレクタ抵抗が低減できるので、低ＶＣＥ（ｓａｔ）が実現する。また、このとき、コレクタ厚みは従来通りでよいので、耐圧を確保したまま低ＶＣＥ（ｓａｔ）になる。
【００５３】
更に、電流は導電路を通過することから、コレクタ抵抗すなわちコレクタ領域の厚みを考慮する必要がない。すなわちトレンチ形成がプロセス上可能な限り、コレクタ領域の厚みを増やすことができ、更に耐圧を向上させ且つ低ＶＣＥ（ｓａｔ）を実現することも可能となる。
【図面の簡単な説明】
【図１】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明を説明するための断面図である。
【図３】従来技術を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図４】従来技術を説明するための断面図である。
【図５】従来技術を説明するための特性図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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