【事件の表示】
　平成　６年特許願第　７９３９４号「データシンボル読み取り装置」拒絶査定に対する審判事件［平成　６年１２月　２日出願公開、特開平　６−３３３０７８］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
（手続の経緯、本件発明）
　本願は、平成６年３月２４日に出願したものであって、その請求項１乃至３に係るそれぞれの発明は、平成１４年１２月６日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲に記載されたとおりのものであるところ、請求項１に係る発明（以下、本件発明という。）は請求項１に記載された次のとおりのものである。
「２次元のデータシンボルを読み取るデータシンボル読み取り装置であって、
　前記データシンボルの読み取り領域からの入射光を受光して光電変換する読み取り部と、
　前記読み取り部からの画像信号をｎビット（ただしｎは２以上の整数）のデジタル画像信号に変換するＡ／Ｄ変換器と、
　前記Ａ／Ｄ変換器により変換されたデジタル画像信号を２値化して１ビットの２値化データを生成する２値化回路と、
　ｎビットのしきい値データを格納し得る不揮発性メモリーと、
　ｎ個の２値化データをｎビットのデジタルデータに変換するシリアル／パラレル変換回路と、
　ｎビットのデジタルデータを格納し得るメモリーと、
　前記メモリーへのデータの書き込みおよび読み出しを行うメモリー制御回路と、
　水平同期信号および垂直同期信号を生成する同期信号発生回路とを有し、
　前記しきい値データは、周波数がｆｃｋ／ｎのクロック信号に基づいて前記不揮発性メモリーに格納され、
　前記２値化回路は、周波数がｆｃｋのクロック信号に基づいて、前記不揮発性メモリーから読み出された前記しきい値データと、前記デジタル画像信号とを比較して、該デジタル画像信号を２値化し、
　前記シリアル／パラレル変換器は、周波数がｆｃｋ／ｎのクロック信号に基づいて、前記２値化回路にて２値化されたｎ個の２値化データをｎビットのデジタルデータに変換し、
　前記メモリー制御回路は、周波数がｆｃｋ／ｎのクロック信号を用い、前記垂直同期信号および水平同期信号に同期したタイミングでデータを格納するアドレスを指定して、前記メモリーへ前記ｎビットのデジタルデータを書き込むことによって、前記読み取り部での受光領域がそのまま前記メモリー上の画像データ記憶領域に対応するように、前記ｎビットのデジタルデータを前記メモリーに格納し、
　前記メモリーに格納された前記ｎビットのデジタルデータを前記メモリー制御回路により読み出し、画像処理を施した後、デコードして出力するよう構成されていることを特徴とするデータシンボル読み取り装置。」
（刊行物記載の発明）
　これに対し、原査定の拒絶の理由に引用された特開昭６４−７７２７２号公報（以下、刊行物１という。）には、２値化処理回路を備えたイメージスキャナが記載されており、「第６図はハンディイメージスキャナの一例を示す概略構成図であって、２０は本体ケース、２１は光源、２２はレンズ、２３はＣＣＤ等のラインセンサ、２４はエンコーダ、２５はエンコーダのローラ、２６は処理・駆動回路、２７は原稿である。同図において、原稿２７上の画像は、光源２１からの光によって照明され、その反射光がレンズ２２を通してラインセンサ２３に結像する。結像した原稿画像はラインセンサ２３自身の転送動作による主走査と、イメージスキャナ本体ケース２０を図示矢印方向へ移動させることによる副走査によって、原稿上の２次元画像が読取られる。なお、この副走査方向の制御は、ローラ２５が回転することによるエンコーダ２４からの出力信号をもとにして行なわれる。読取られた画像情報は図示しない情報処理装置に直接転送して、該情報処理装置において２値化処理してもよりが、通常は、本体ケース２０に内蔵された処理・駆動回路２６において２値化処理してから、情報処理装置に転送する様に構成されている。第７図は従来技術による２値化処理回路の一例を示すブロック図であって、１はＣＣＤラインセンサ、２はタイミング発生回路（ＣＣＤ駆動回路を含む）、３はサンプルホールド（Ｓ／Ｈ）回路、４，５はアンプ、６は２値化手段としての比較器、１５はディザ基準電圧発生回路、１６はコントラスト調整回路、１７は濃度調整回路である。なお、コントラスト調整回路１６、濃度調整回路１７はマニュアル操作される可変抵抗器（ボリウム）により構成されている。同図において、タイミング発生回路２により駆動されるＣＣＤから出力された画像信号は、サンプルホールド回路３において、タイミング発生回路２からのサンプルパルスでサンプルされ、ホールドされる。一方、ディザ基準電圧発生回路１５は、ディザ処理のための基準電圧（閾値）をアンプ５を通して比較器６に与える。該比較器６はサンプルホールド回路３からアンプ４を通して入力する画像信号をアンプ５から入力する閾値と比較することにより２値化し、ディザ処理をなっている。」（第２頁左上欄第２行〜左下欄第４行）、「従来、この様なイメージスキャナを用いて写真や色のついた原稿に描かれた絵などを読取る場合、読取りに先立って試し読みを行い、この試し読みで得た画像情報を基に、その明るさ（濃度）やコントラストを観て、マニュアル調整手段により希望の濃度、コントラストとなる様に調整した後、本読取りを行なうようになっていた。この明るさやコントラストの調整は、ラインセンサの出力信号を２値化する際の比較器の閾値を変化させることによって行なわれる。」（〜第２頁左欄第９〜１８行）と説明されている。
（対比）
　本件発明と上記刊行物１記載の発明とを対比・検討すると、
(i)上記刊行物１記載の発明のイメージスキャナは、原稿上の２次元画像を読み取るものであり、本件発明のデータシンボル読み取り装置が２次元のデータシンボルを読み取るとする点と実質的な差異はない。
(ii)上記刊行物１記載の発明は、原稿画像からの反射光の受光するようにしたＣＣＤを備えており、本件発明が、データシンボルの読み取り領域からの入射光を受光して光電変換する読み取り部を備えるとする点と実質的な差異はない。
(iii)上記刊行物１記載の発明は、サンプルホールド回路を備えるとしており、このサンプルホールド回路が原稿画像からの画像信号を何ビットに変換するかは、当業者が適宜なす設定事項にすぎないから、本件発明が、読み取り部からの画像信号をｎビット（ただしｎは２以上の整数）のデジタル画像信号に変換するＡ／Ｄ変換器を備えるとする点と実質的な差異はない。
(iv)上記刊行物１記載の発明の比較器は、サンプルホールド回路から入力される画像信号を、その画像信号が出力される都度、比較器により比較して２値化を行っており、本件発明が、Ａ／Ｄ変換器により変換されたデジタル画像信号を２値化して１ビットの２値化データを生成する２値化回路を備え、周波数がｆｃｋのクロック信号に基づいて、しきい値データとデジタル画像信号とを比較して、デジタル画像信号を２値化する点と実質的な差異はない。
(v)上記刊行物１記載の発明においては、タイミング発生回路の出力をＣＣＤ等に与えることにより、主走査、副走査を行って２次元画像を読み取るようにしており、上記刊行物１記載の発明が上記副走査を行うタイミングを供給する上記タイミング発生回路を備えるとする点は、本件発明が、水平同期信号を生成する同期信号発生回路を備えるとする点と実質的な差異はない。
　したがって、本件発明と上記刊行物１記載の発明とは、次の点で相違し、その余では一致する。
(a)本件発明がｎビットのしきい値データを格納し得る不揮発性メモリーを備えるとし、また、しきい値データは、周波数がｆｃｋ／ｎのクロック信号に基づいて前記不揮発性メモリーに格納されるとしているのに対し、上記刊行物１にはその点の記載がない点。
(b)本件発明の同期信号発生回路は垂直同期信号も生成するとしているのに対し、上記刊行物１にはその点についての記載がない点
(c)本件発明が、ｎ個の２値化データをｎビットのデジタルデータに変換するシリアル／パラレル変換回路と、ｎビットのデジタルデータを格納し得るメモリーと、前記メモリーへのデータの書き込みおよび読み出しを行うメモリー制御回路を備えるとし、前記シリアル／パラレル変換器は、周波数がｆｃｋ／ｎのクロック信号に基づいて、前記２値化回路にて２値化されたｎ個の２値化データをｎビットのデジタルデータに変換し、前記メモリー制御回路は、周波数がｆｃｋ／ｎのクロック信号を用い、前記垂直同期信号および水平同期信号に同期したタイミングでデータを格納するアドレスを指定して、前記メモリーへ前記ｎビットのデジタルデータを書き込むことによって、前記読み取り部での受光領域がそのまま前記メモリー上の画像データ記憶領域に対応するように、前記ｎビットのデジタルデータを前記メモリーに格納し、前記メモリーに格納された前記ｎビットのデジタルデータを前記メモリー制御回路により読み出し、画像処理を施した後、デコードして出力するよう構成されているとしているのに対し、上記刊行物１にはその点についての記載がない点。
（相違点についての判断）
　以下、上記相違点について検討する。
　上記相違点(a)について
　上記刊行物１記載の発明は閾値を発生するディザ基準電圧発生回路を備えるとしているところ、閾値をメモリに格納しておくことことはごく普通に行われていることであり、また、不揮発性メモリもごく普通に用いられているメモリであることからすると、上記刊行物１記載の発明において、閾値を発生するディザ基準電圧発生回路に代えて、本件発明のような、ｎビットのしきい値データを格納し得る不揮発性メモリーを備えるとすることは、当業者が容易になし得ることにすぎない。
  また、基準データ（本件発明のしきい値）を画像の読取前に取得しておくといったことは、ごく普通に行われている慣用技術にすぎず（必要ならば、例えば、特開平５−３０３５２号公報を参照されたい。）、また、得られた基準データのすべてを比較データとして使用するために記憶手段に記憶するようにするか、あるいは、基準データの飛び飛びの値を用いる（例えば、隣接した基準データに格別な違いがない。）として、その飛び飛び（本件発明の「周波数がｆｃｋ／ｎのクロックに基づいて」とする点）の基準データを記憶手段に記憶しておくかといったことは、必要に応じて、当業者が適宜なしうることにすぎない。
　上記相違点(b)について
　２次元画像を読み取った後の次の２次元画像を読み取るに際して、ＣＣＤの２次元画像の最初の副走査に戻るタイミング信号を駆動回路に与えるとすることは、ごく普通に考えられることであり、タイミング発生回路により、そのための同期信号（本件発明の垂直同期信号）を発生させるとすることは、当業者が適宜なし得る程度のことにすぎない。
　上記相違点(c)について
　画像読取装置において、２値化データをｎビットのパラレルデータに変換するシリアル／パラレル変換器、及び、当該変換されたデータを記憶するＲＡＭを備えるとすることは、ごく普通に行われている（必要ならば、例えば、特開平３−１５０９７３号公報（以下、周知文献という。）を参照されたい。）ことであるから、上記刊行物１記載の発明に周知技術を適用して、本件発明のように、周波数がｆｃｋ／ｎのクロック信号に基づいて、２値化回路にて２値化されたｎ個の２値化データをｎビットのデジタルデータに変換する（ｎ個の２値化データをｎビットのデジタルデータに変換する）シリアル／パラレル変換回路と、ｎビットのデジタルデータを格納し得るメモリーを備えるとすることは、当業者が適宜なし得ることにすぎない。
　また、データの書き込み／読み出しを行うメモリ制御回路をメモリが備えるとすることはごく普通に行われているところ、このメモリ制御回路による制御に関し、例えば、上記周知文献に示されるように、パラレルデータをメモリに記憶するに際しては、パラレルデータに変換された最初のタイミングでまずメモリのアドレスが指定され、それに続くパラレルデータは、パラレル変換した後のタイミングでメモリアドレスが指定されて、それぞれ順次にパラレルデータが指定されたメモリアドレスに従いメモリに記憶されて、読み取られ画像情報がメモリに記憶されるとすることは、上記周知技術において行われていることであるから、上記刊行物１記載の発明に上記周知技術を適用して、本件発明のように、周波数がｆｃｋ／ｎのクロック信号を用い、垂直同期信号および水平同期信号に同期したタイミングでデータを格納するアドレスを指定（上記周知技術におけるアドレスの指定）して、前記メモリーへ前記ｎビットのデジタルデータを書き込むことによって、読み取り部での受光領域がそのままメモリー上の画像データ記憶領域に対応するように、ｎビットのデジタルデータをメモリーに格納（上記周知技術における読み取られ画像情報のメモリへの記憶）するといったことは、当業者が適宜になし得ることにすぎない。
　さらに、画像読取装置において、読み取ったデータをデコードして出力するといったことはごく普通に行われていることにすぎず、また、画像処理といったことは、ごく普通に行われている慣用手段であって、読み取った画像データに何らかの画像処理を施すとすることは、当業者が適宜なし得ることにすぎない。
（まとめ）
  以上のとおりであるから、本件発明は、上記上記刊行物１記載の発明に基づき、周知技術を参酌して、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。