(57)【要約】【課題】本発明は、多層ポリシリコン電極を製造する工程において、エッチング残存物による短絡を防止し、かつ第２ポリシリコン電極の細りを防止する。【解決手段】多層ポリシリコン電極を下記工程で形成する。半導体基板の第１絶縁膜上に第１ポリシリコン電極を形成する。第１ポリシリコン電極を覆って第２絶縁膜を形成する。第２絶縁膜上に第２ポリシリコン膜を形成し、ドライエッチングにより第２ポリシリコン電極を形成する。ここで、第２ポリシリコン膜のエッチングは異方性および等方性エッチングの順に実施する。この異方性エッチングは、第２ポリシリコン電極に側壁生成物を生成し、第１ポリシリコン電極のひさし下のエッチング残存物に充分な側壁生成物が生成されない時点で完了する。次に、等方性エッチングでエッチング残存物を除去しつつ、第２ポリシリコン電極の細りを異方性エッチング時の副産物である側壁生成物で防止する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
多層ポリシリコン電極を備えた半導体装置の製造方法であって、
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１ポリシリコン膜を形成する工程と、
前記第１ポリシリコン膜の上に第１レジストパターンを形成した後、エッチングして、第１ポリシリコン電極を形成する工程と、
前記第１ポリシリコン電極を覆うように第２絶縁膜を形成する工程と、
前記第２絶縁膜の上に第２ポリシリコン膜を形成する工程と、
前記第２ポリシリコン膜の上に第２レジストパターンを形成した後、ドライエッチングして、第２ポリシリコン電極を形成する工程とを有し、
前記第２ポリシリコン膜をドライエッチングする工程は、異方性エッチング、および等方性エッチングの順にエッチングを行う工程であり、
前記異方性エッチングは、次の条件（１）（２）の両方を満足する時点でストップすることを特徴とし、
（１）前記第２ポリシリコン電極の側壁に、前記等方性エッチングから保護する側壁生成物を生成する、
（２）前記第１ポリシリコン電極の端付近のひさし状空間に潜り込んだ前記第２ポリシリコン膜のエッチング残存物に前記側壁生成物が生成されない、
一方、前記等方性エッチングでは、前記第２ポリシリコン電極の端の浸食を前記側壁生成物で防止しつつ、前記ひさし状空間に潜り込んだ前記エッチング残存物を除去する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記異方性エッチングの工程は、
終点を自動検出して異方性エッチングを一旦完了するメインエッチングの工程と、
前記ひさし状空間に潜り込んだ前記エッチング残存物に側壁生成物が形成されない時点まで異方性エッチングを追加実施するオーバーエッチングの工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または請求項２に記載の半導体装置の製造方法において、
前記第１絶縁膜は、シリコン酸化膜単層である
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし請求項３のいずれか１項に記載の製造方法を用いて、
前記多層ポリシリコン電極からなる転送電極を形成した
ことを特徴とするＣＣＤ撮像素子。
【請求項５】
請求項１ないし請求項３のいずれか１項に記載の製造方法を用いて形成された前記多層ポリシリコン電極を備えた
ことを特徴とする撮像素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ポリシリコンの多層構造を備えた半導体装置の製造方法に関する。
また、本発明は、この製造方法を採用して製造されたＣＣＤ撮像素子および撮像素子に関する。
【０００２】
【従来の技術】
近年、半導体装置が高機能化されるに従って、半導体上の回路パターンを多層化する技術が開発されている。
特許文献１には、２層のポリシリコン電極が開示されている。
また、特許文献１には、異方性エッチングの技術についても開示されている。この特許文献１では、異方性エッチングの副産物である側壁生成物を、ポリシリコン電極の電気絶縁性能を高める目的に使用している。
【０００３】
【特許文献１】
特開平１０−９３０６５号公報（段落００１７）
【０００４】
【発明が解決しようとする課題】
図３［Ａ］は、多層ポリシリコン電極を製造する際の途中の過程を示す図である。この段階において、半導体基板１２上に、第１絶縁膜１３を介して、下層側の第１ポリシリコン電極１４が形成される。この第１ポリシリコン電極１４を覆うように、第２絶縁膜１５および第２ポリシリコン膜１７が層状に形成される。
この状態から、第２ポリシリコン膜１７をドライエッチングすることによって、上層側の第２ポリシリコン電極をパターン形成する。
【０００５】
このような製造過程において、第１ポリシリコン電極１４の端部付近にくびれ（図３［Ａ］に示す『ひさし状空間１６』）が発生する。
上述した第２ポリシリコン膜１７をエッチングする工程では、このひさし状空間１６の奥までエッチングが進みにくいため、図３［Ｂ］に示すように、ひさし状空間１６の内部に、エッチング残存物２０が残る。
【０００６】
このエッチング残存物２０は、図４に示すように、エッチングによって分離されるべき第２ポリシリコン電極１９の間に残り、両電極を電気的に短絡するなどの問題が生じる。この短絡現象は、ひさし状空間１６の随所で発生する可能性があるため、半導体装置の歩留まりを顕著に下げてしまう。
【０００７】
このようなエッチング残存物２０を完全に除去するためには、図３［Ｃ］に示すように、ひさし状空間１６の奥までエッチングを超過的に実施しなければならない。しかし、超過的にエッチングを実施すると、第２レジストパターン１８の端においてもエッチングが過剰に進むため、図５に示すように、第２ポリシリコン電極１９が一回り小さくなってしまう。この第２ポリシリコン電極１９の細りは、配線抵抗の増大や断線などの新たな間題を生じてしまう。
【０００８】
なお、第２ポリシリコン電極１９の細くなる分を予想して、第２レジストパターン１８を予め太く設計する対処案も考えられる。しかしながら、この場合には電極配線間の間隔を余分に広げて設計しなければならず、半導体装置の高集積化を妨げてしまう。
【０００９】
なお、ひさし状空間１６を小さくするため、第１絶縁膜１３をＳｉ０２／ＳｉＮ／Ｓｉ０２の複層構造にする対処案も考えられる。しかしながら、この対処策では、第１絶縁膜１３の製造工数が増え、製造コストが高くなるという問題点があった。
そこで、本発明では、多層ポリシリコン電極を製造する工程において、エッチング残存物による歩留まりを改善し、かつ第２ポリシリコン電極の細りを防止する技術を提供することを目的とする。
【００１０】
【課題を解決するための手段】
以下、本発明について説明する。
【００１１】
《請求項１》
請求項１に記載の発明は、多層ポリシリコン電極を備えた半導体装置の製造方法であって、次の工程を備える。
・半導体基板上に第１絶縁膜を形成する工程
・第１絶縁膜上に第１ポリシリコン膜を形成する工程
・第１ポリシリコン膜の上に第１レジストパターンを形成した後、エッチングして、第１ポリシリコン電極を形成する工程
・第１ポリシリコン電極を覆うように第２絶縁膜を形成する工程
・第２絶縁膜の上に第２ポリシリコン膜を形成する工程
・第２ポリシリコン膜の上に第２レジストパターンを形成した後、ドライエッチングして、第２ポリシリコン電極を形成する工程
特に、この第２ポリシリコン膜をドライエッチングする工程では、異方性エッチング，および等方性エッチングの順にエッチングを行う。
この場合の異方性エッチングは、次の条件（１）（２）を満足する時点でストップすることを特徴とする。
（１）第２ポリシリコン電極の側壁に、等方性エッチングから保護する側壁生成物を生成する、
（２）第１ポリシリコン電極の端付近のひさし状空間に潜り込んだ第２ポリシリコン膜のエッチング残存物に側壁生成物が生成されない、
その後、等方性エッチングを実施して、ひさし状空間に潜り込んだエッチング残存物を除去する。このとき、第２ポリシリコン電極の端の浸食は、異方性エッチングの副産物である側壁生成物によって保護される。
【００１２】
《請求項２》
請求項２に記載の製造方法は、請求項１に記載の半導体装置の製造方法において、異方性エッチングの工程は、終点を自動検出して異方性エッチングを一旦完了するメインエッチングの工程と、ひさし状空間に潜り込んだエッチング残存物に側壁生成物が形成されない時点まで異方性エッチングを追加実施するオーバーエッチングの工程とを有する。
【００１３】
《請求項３》
請求項３に記載の製造方法は、請求項１または請求項２に記載の半導体装置の製造方法において、第１絶縁膜は、シリコン酸化膜単層であることを特徴とする。
【００１４】
《請求項４》
請求項４に記載のＣＣＤ撮像素子は、請求項１ないし請求項３のいずれか１項に記載の製造方法を用いて形成された、多層ポリシリコン電極からなる転送電極を備える。
【００１５】
《請求項５》
請求項５に記載の撮像素子は、請求項１ないし請求項３のいずれか１項に記載の製造方法を用いて形成された多層ポリシリコン電極を備える。
【００１６】
【発明の実施の形態】
以下、図面に基づいて本発明にかかる実施形態を説明する。
図１および図２は、本実施形態における半導体装置の製造方法を示す図である。ここでは、本発明の特徴である２層ポリシリコンの製造工程について重点的に説明する。なお、半導体装置の製造に当たっては、素子分離工程、不純物導入工程、平坦化工程、配線工程などそれぞれの素子に合わせた工程を経る必要があることは言うまでもない。
【００１７】
まず、シリコンの半導体基板１２を酸化して、厚さ１００ｎｍ程度の第１絶縁膜１３を形成する。その上に、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）によって厚さ５００ｎｍ程度の第１ポリシリコン膜を堆積する。この第１ポリシリコン膜に、ｎ型またはｐ型の不純物を拡散する熱処理を行い、配線や電極として使用できる程度まで抵抗値を下げる。
【００１８】
この状態で、第１ポリシリコン膜の上に所望の第１レジストパターンを形成してエッチングを行い、第１ポリシリコン電極１４を形成する。次に、不要なレジストパターンや側壁生成物を除去して、図１［Ａ］の状態を得る。
続いて、第１ポリシリコン電極１４をマスクとして、フッ酸とフッ化アンモニウムなどの混合液でエッチングを行い、余分な第１絶縁膜１３を除去する。このエッチングにより、第１ポリシリコン電極１４の直下には、ゲート絶縁膜として機能する第１絶縁膜１３が残留し、その他の箇所には半導体基板１２が露出する。このような処理により、図１［Ｂ］の状態を得る。
【００１９】
次に、半導体基板１２を９５０℃パイロ雰囲気中に置いて約２５分の酸化を行い、半導体基板１２および第１ポリシリコン電極１４の表面を第２絶縁膜１５で覆う。このとき、半導体基板１２の表面には、厚さ１００ｎｍ程度の第２絶縁膜１５が形成される。一方、第１ポリシリコン電極１４の表面には、厚さ２００ｎｍ程度の第２絶縁膜１５が形成される。
【００２０】
この第２絶縁膜１５は、後述する第２ポリシリコン電極１９と半導体基板１２とを絶縁するゲート絶縁膜として機能する。さらに、第２絶縁膜１５は、第１ポリシリコン電極１４と第２ポリシリコン電極１９とを絶縁する絶縁膜としても機能する。
製造工程のこの時点において、第１ポリシリコン電極１４の端部には、酸素導入量が不足するなどの理由からくびれが生じ、ひさし状空間１６が発生する。ここまでの状態を図１［Ｃ］に示す。
【００２１】
次に、第２絶縁膜１５の上に、ＬＰＣＶＤによって厚さ５００ｎｍ程度の第２ポリシリコン膜１７を堆積する。この第２ポリシリコン膜１７に、ｎ型またはｐ型の不純物を拡散する熱処理を行い、第２ポリシリコン膜１７の抵抗値を下げる。このような処理により、図１［Ｄ］の状態を得る。
この状態から、フォトリソグラフィー技術を用いて、第２ポリシリコン膜１７の上に、所望の第２レジストパターン１８を形成する。ここまでの状態を図２［Ｅ］に示す。
【００２２】
次に、異方性のドライエッチングを、メインエッチングとオーバーエッチングに分けて段階的に実施する。
まず、異方性のメインエッチングにより、レジストパターンに沿って不要な第２ポリシリコン膜１７の除去を進める。このメインエッチングは、光学的に終点を自動検出によって自動的に一旦ストップさせる。このとき、ひさし状空間１６の奥へは異方性エッチングが進みにくいため、ひさし状空間１６には、第２ポリシリコン膜１７のエッチング残存物２０が残る。
続いて、異方性のオーバーエッチングを追加的に実施する。このオーバーエッチングは、次の条件（１）（２）を両方満足する時点を見計らってストップさせる。
【００２３】
（１）第２ポリシリコン電極１９の側壁に、後述する等方性エッチングから保護するに充分な側壁生成物が形成される。
（２）エッチング残存物２０に、後述する等方性エッチングから保護するに充分な側壁生成物が形成されない。
【００２４】
具体的なエッチング条件としては、例えば、ＩＣＰ−ＩＲＥ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  −  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）を次の条件で行えばよい。
【００２５】
《メインエッチング》
ガス流量：  ＨＢｒ／Ｃｌ２／Ｏ２＝５０／５０／２ｓｃｃｍ
圧力    ：  １．３Ｐａ
パワー  ：  ６００Ｗ（１３．５６ＭＨｚ）
《オーバーエッチング》
ガス流量：  ＨＢｒ／Ｃｌ２／Ｏ２＝１００／０／１．５ｓｃｃｍ
圧力    ：  ８．０Ｐａ
パワー  ：  ６００Ｗ（１３．５６ＭＨｚ）
時間    ：  ３０〜６０秒（好ましくは４５秒程度）
【００２６】
このような条件の異方性エッチングにより、図２［Ｆ］に示すように、第２ポリシリコン電極１９のパターンニングはほぼ完了し、第２ポリシリコン電極１９の側壁には側壁生成物３１が安定的に付着する。
【００２７】
このとき、第２ポリシリコン電極１９の表面は、第２レジストパターン１８により予め保護されているため、パターンニングを完了した第２ポリシリコン電極１９の全体は堅固に覆われた状態となる。そのため、さらにエッチングを行っても、第２ポリシリコン電極１９は細線化せず、配線抵抗の増加や、断線トラブルなどは生じない。
【００２８】
なお、本願発明者の実験によれば、エッチング残存物２０には、異方性エッチングの副産物である側壁生成物が安定して付着しづらい。したがって、第２ポリシリコン電極１９に付着する側壁生成物３１の成長速度の方が早い。この速度差を利用することによって、後述する等方性エッチングから保護するに充分な厚みの側壁生成物がエッチング残存物２０に付着する前の段階で、異方性エッチングをストップさせることができる。
【００２９】
上述した異方性エッチングの後、続いて等方性エッチングを行う。この等方性エッチングは、横方向にもエッチングが進む。そのため、ひさし状空間１６の奥まで等方性エッチングが着実に進む。このとき、側壁生成物３１で保護されないエッチング残存物２０は、ほぼ完全に除去される。
【００３０】
一方、パターンニングを完了した第２ポリシリコン電極１９は、側壁生成物３１および第２レジストパターン１８によって周囲が堅固に保護されるため、等方性エッチングによって端が浸食されることがない。
このような等方性エッチングにより、図２［Ｇ］の状態を得る。
例えば、このような等方性エッチングは、次の条件で行えばよい。
【００３１】
《等方性エッチング》
ガス流量：  ＨＢｒ／Ｃｌ２／Ｏ２＝１５／１００／３ｓｃｃｍ
圧力    ：  ８．０Ｐａ
パワー  ：  ６００Ｗ（１３・５６ＭＨｚ）
時間    ：  １０〜４０秒（好ましくは２５秒程度）
【００３２】
なお、ここでは異方性エッチングからガス流量比を変更することで等方性エッチングを実施しているため、製造設備や製造工程を合理的に簡略化することができる。ただし、ＳＦ６などの別のガスを用いて等方性エッチングを実施することも勿論可能である。
【００３３】
次に、第２レジストパターン１８を酸素プラズマによるアッシングで除去し、側壁生成物３１をＨＦ系の薬液で除去する。このような処理により、図２［Ｈ］の状態を得る。
【００３４】
［本実施形態の効果など］
以上説明したように、本実施形態は、異方性エッチングと等方性エッチングの段階的実施と、異方性エッチングの副産物である側壁生成物をエッチング保護に有効活用する点を特徴とする。その結果、歩留まり低下の原因であったエッチング残存物２０を適切に除去しつつ、第２ポリシリコン電極１９の細りを確実に防止できる。
【００３５】
なお、本実施形態では、第１絶縁膜１３をシリコン酸化膜単層で形成する。一般に、シリコン酸化膜単層では、ひさし状空間１６が大きくなる傾向にある。しかしながら、本実施形態ではエッチング残存物２０が確実に除去されるため、シリコン酸化膜単層を採用しても高い歩留まり率を達成できる。この場合、第１絶縁膜１３をＳｉ０２／ＳｉＮ／Ｓｉ０２の複層構造にする必要がなくなるため、製造工数や製造コストを下げることが可能になる。
【００３６】
ただし、第１絶縁膜１３を複層構造にした場合であっても、ひさし状空間１６は完全に無くならない。そのため、複層構造においても、本実施形態の製造方法を採用することによって、歩留まりを改善することができる。
【００３７】
特に、本実施形態では、異方性エッチングの工程を、メインエッチングおよびオーバーエッチングの２段階に分けて実施する。この場合、メインエッチングにより、第２ポリシリコン電極１９のパターンニングを確実に実現することができる。さらに、このメインエッチングを完了した一定状態からオーバーエッチングを追加的にスタートすることにより、異方性エッチングを一気に行うよりも、側壁生成物の生成状況などを一段と精密にコントロールすることができる。その結果、歩留まりの改善効果を更に高めることに成功している。
【００３８】
なお、本実施形態の製造方法を採用して、ＣＣＤ撮像素子の転送電極を製造することにより、ＣＣＤ撮像素子の歩留まりを向上させることができる。さらに、第２ポリシリコン電極１９の細りが無くなった分だけ、レジストパターンの余裕を無くして電極間隔などを一段と圧縮することにより、電極配線の高集積化や複雑化を実現することができる。その結果、より複雑で精緻な電極パターンを簡易に形成することが可能になり、ＣＣＤ撮像素子のＣＣＤラインを複線化するなど、多機能なＣＣＤ撮像素子を容易に製造できる。
【００３９】
例えば、国際公開第０２／０８５００２号パンフレット（ＷＯ０２／０８５００２）の図２，図６，図１２，図１３，図１５〜１８，図２０には、この種の複雑な電極パターンを有するＣＣＤ撮像素子が開示されている。本発明の製造方法を採用することにより、これらの撮像素子を高い歩留まり率でかつ一段と精密に製造することが可能になる。
【００４０】
また、本実施形態の製造方法を採用して、ＣＭＯＳ撮像素子その他の撮像素子の配線パターンなどを製造することにより、撮像素子の歩留まり率を向上させたり、かつ配線パターンの間隔を一段と狭めることが可能になる。
【００４１】
例えば、特開２０００−５９６９９号公報の図１には、この種の複雑な配線パターンを有するＣＭＯＳ撮像素子が開示されている。本発明の製造方法を採用することにより、このような撮像素子を容易かつ精密に製造することが可能になる。
【００４２】
なお、本実施形態は、２層ポリシリコンの製造工程について説明した。しかしながら、本発明はこれに限定されるものではない。本実施形態の製造工程を適宜繰り返すことによって、３層以上のポリシリコンを形成することも可能になる。
【００４３】
【発明の効果】
以上説明したように、本発明では、多層ポリシリコンの形成に当たって、ひさし状空間のエッチング残存物をより確実に除去できる。その結果、エッチング残存物による第２ポリシリコン電極の短絡を防止することが可能になり、半導体装置の歩留まりを改善することができる。
【００４４】
さらに、本実施形態では、異方性エッチングの副産物である側壁生成物をエッチング保護材として活用し、等方性エッチングにおける第２ポリシリコン電極の過剰な細線化を防ぐ。その結果、ポリシリコン電極の抵抗値の増大や、断線や、電極形状の不均一といった不具合の改善が容易になる。また、第２ポリシリコン電極のレジストパターンを細線化の分だけ太く設計する必要がなくなり、配線パターンの高集積化が容易になる。
【図面の簡単な説明】
【図１】本実施形態における半導体装置の製造方法（１／２）を示す図である。
【図２】本実施形態における半導体装置の製造方法（２／２）を示す図である。
【図３】従来の製造方法を説明する図である。
【図４】エッチング残存物２０による電極１９間の短絡を示す図である。
【図５】エッチング残存物２０を除去する過程で、電極１９の細線化された状態を示す図である。
【符号の説明】
１２  半導体基板
１３  第１絶縁膜
１４  第１ポリシリコン電極
１５  第２絶縁膜
１６  ひさし状空間
１７  第２ポリシリコン膜
１８  第２レジストパターン
１９  第２ポリシリコン電極
２０  エッチング残存物
３１  側壁生成物
【図１】
2004356184.tif 000003
【図２】
2004356184.tif 000004
【図３】
2004356184.tif 000005
【図４】
2004356184.tif 000006
【図５】
2004356184.tif 000007