(57)【要約】      （修正有）【課題】移動電話信号発生器で動的フエージングをシミュレートするための動的遅延装置に於いてオーバレンジ、アンダレンジの場合でも動的信号遅延を可能にする信号遅延装置をメモリを増やさずに実現する。【解決手段】メモリ要素及び直列接続された補間要素を含むディジタルサンプリングされた入力信号の動的遅延のための信号遅延装置で構成し、入力信号をレジスタに格納した後次のサンプリング位置にマーキングを行いメモリに記憶させ、レジスタの値とメモリのマーキングされた値とで補間要素に供給される。次の補完は次のレンジではなく一つおいたレンジに於いて実行される。補完要素はハーフバンドパスフィルタとこれに直列に接続されたポリフェイズフィルタによって構成されこのポリフェイズフィルタは遅延要素、係数メモリ、マルチプレクサ、乗算器、加算回路から得た信号を丸め回路で処理された後補完されたサンプル値として出力される。【選択図】  図２
2004236325.tif 000002
【特許請求の範囲】
【請求項１】
メモリ要素（２）及び直列接続された補間要素（３）を備えるディジタルサンプリングされた入力信号の動的遅延のための信号遅延装置（１）であって、入力信号の少なくとも１つのサンプル値（Ｓｉｎ（ｋ））の中間記憶のために補間要素（３）の出力側と接続され得るレジスタ（３０）がメモリ要素（２）と並列に配置されている信号遅延装置。
【請求項２】
入力信号のサンプル値（Ｓｉｎ（ｋ））がレジスタ（３０）の中間記憶域に置かれた後、メモリ要素（２）に記憶された入力信号の次のサンプル値（Ｓｉｎ（ｋ＋１））にマーキングを付加するマーキング装置（３１）が設けられていることを特徴とする請求項１に記載の信号遅延装置。
【請求項３】
補間要素（３）は、マーキングがメモリ要素（２）の出力に到着したかどうかを確認し、その後、メモリ要素（２）からのサンプル値（ｘ（ｋ））とともに、レジスタ（３０）からのサンプル値も読出すことを特徴とする請求項２に記載の信号遅延装置。
【請求項４】
補間要素（３）は、ポリフェーズフィルタ（５）を含むことを特徴とする請求項１乃至３のいずれかに記載の信号遅延装置。
【請求項５】
補間要素（３）は、ハーフバンドフィルタ（４）を含み、一方側でメモリ要素（２）及びレジスタと、他方側でポリフェーズフィルタとの間に配置されていることを特徴とする請求項４に記載の信号遅延装置。
【請求項６】
以下の手続き段階、
−入力信号のサンプル値のメモリ要素（２）への記憶、
−メモリ要素（２）からのサンプル値（Ｓｉｎ（ｋ））の読出し、
−メモリ要素（２）から読出されたサンプル値（ｘ（ｋ））の補間
を伴うディジタルサンプリングされた入力信号の動的遅延方法であって、
−２つの連続するサンプル値（ｘ（ｋ−４）、ｘ（ｋ−３））によって画定されるレンジ（１９）を補間の際にアンダーカットすることも超過することもない時には、１つのサンプル値（Ｓｉｎ（ｋ））がメモリ要素（２）に置かれ、１つのサンプル値（ｘ（ｋ））がメモリ要素（２）から読出され、
−２つの連続するサンプル値（ｘ（ｋ−４）、ｘ（ｋ−３））によって画定されるレンジ（２０）を補間の際に超過する時には、いずれの新しいサンプル値（ｘ（ｋ））もメモリ要素（２）から読出されず、
−２つの連続するサンプル値（ｘ（ｋ−４）、ｘ（ｋ−３））によって画定されるレンジ（２１）を補間の際にアンダーカットする前には、入力信号のサンプル値（Ｓｉｎ（ｋ））が、メモリ要素（２）と並列に配置されたレジスタ（３０）の中間記憶域に置かれ、メモリ要素（２）に記憶された入力信号の次のサンプル値（Ｓｉｎ（ｋ＋１））はマークされ、メモリ要素（２）からのサンプル値とともに、レジスタ（３０）の中間記憶域に置かれたサンプル値もまた、マークされたサンプル値がメモリ要素（２）の出力に到着した時には必ず読出される方法。
【請求項７】
補間によって生成された少なくとも２つの補間値（Ｓｏｕｔ（ｋ−３）、Ｓｏｕｔ（ｋ−２））がそのレンジ（２０）内に該当する場合、２つの連続するサンプル値（ｘ（ｋ−４）、ｘ（ｋ−３））によって画定されるレンジ（２０）を超過することを特徴とする請求項６に記載の方法。
【請求項８】
補間によって生成されたいずれの補間値もそのレンジ内に該当しない場合、２つの連続するサンプル値（ｘ（ｋ−４）、ｘ（ｋ−３））によって画定されるレンジ（２１）を補間の際にアンダーカットすることを特徴とする請求項６又は７に記載の方法。
【請求項９】
メモリ要素（２）への記憶は、ライトポインタによって生起し、メモリ要素（２）からの読出しはリードポインタによって生起し、個々の場合においてライトポインタ及びリードポインタは、メモリ要素の任意のメモリセルをポイントし、
２つの連続するサンプル値（ｘ（ｋ−４）、ｘ（ｋ−３））によって画定されるレンジ（１９）を補間の際にアンダーカットすることも超過することもない場合、ライトポインタとともに、リードポインタも調整されることを特徴とする請求項６乃至８のいずれかに記載の方法。
【請求項１０】
２つの連続するサンプル値（ｘ（ｋ−４）、ｘ（ｋ−３））によって画定されるレンジ（２０）を補間の際に超過する場合、リードポインタではなく、ライトポインタだけが調整されることを特徴とする請求項９に記載の方法。
【請求項１１】
サンプル値がレジスタ（３０）に記憶される場合、ライトポインタではなく、リードポインタだけが調整されることを特徴とする請求項９又は１０に記載の方法。
【請求項１２】
サンプル値がレジスタ（３０）から読出される場合、ライトポインタとともに、リードポインタも調整されることを特徴とする請求項９乃至１１のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号遅延装置及びディジタルサンプリングされた信号の動的遅延方法に関する。
【背景技術】
【０００２】
例えば、移動電話信号を生成する信号発生器の文脈において、例えば、動的フェージングをシミュレートするために、ベースバンドにディジタル形式で存在する信号の動的遅延の必要性が存在する。動的フェージングは、移動電話伝送経路の典型的なチャネル特性であり、移動電話伝送経路においては、伝送経路上を空間的に移動する移動電話装置のシェーディング及び反射条件が絶えず変化している。従って、移動電話測定技術において使用される信号発生器において、この動的な信号遅延は、ベースバンド調整においてシミュレートされなければならない。この文脈において、動的遅延は、信号が受ける時間遅れが一定ではなく、動的に変化することを意味する。従って、信号発生器はベースバンドに信号遅延装置を設け、それが本発明の主題を形成する。本発明による信号遅延装置のベースバンド調整及び構成物は、例えば、特許文献１に全体として見ることができ、ここにおいて、信号遅延装置はフェージング装置（Ｆａｄ  Ａ，Ｆａｄ  Ｂ）として記載されている。
【０００３】
信号遅延装置において静的遅延だけが付与されるべき場合、これは問題がない。正確に遅延されたサンプル値が、入力信号のすべてのサンプル値について一定の遅延を伴い生成される。それが正確さに関して適切ならば、入力信号のサンプル値を循環メモリ、例えばＲＡＭ（ランダムアクセスメモリ）に書込み、そして周期的遅延によりそれらを読出すことで十分である。フェージングシミュレータのためのこの種の循環メモリ構成物が、例えば特許文献２より知られている。正確さを増すために、線形方式か、又はより一般的には、循環メモリの２つの出力サンプル値間の高次関数によるかのどちらかで補間する補間要素が、循環メモリと直列に接続され得る。
【０００４】
遅延が静的ではない、即ち、一定ではなく、動的である、つまり、経時的に可変である場合、問題が生じる。補間によって生じた循環メモリの出力サンプル値に対して付加的な遅延が経時的に増大した場合、それは、メモリから読出された２つの連続するサンプル値によって画定される領域において、１つの中間値だけでなく、２つの中間値が補間されなければならないことになる。この種のオーバーレンジは、それ自体は実際上の問題にならない。新しい値がメモリに書込まれている間、いかなる新しい値もメモリから読出されず、その結果、補間要素はその後、同じサンプル値により、しかし、新しい第２の補間位置に対応する異なる補間係数によって、補間を再度実行する。
【０００５】
しかしながら、補間によって生じた付加的な遅延が経時的に減少し、従って、いずれの補間値もメモリの２つの連続する出力サンプル値間のレンジに該当せず、そして代わりに、次の補間値がメモリの次の２つの隣り合う出力サンプル値間の次のレンジに既に該当する場合、実際上の問題が生じる。この場合、２つの出力値がメモリから同時に読出されなければならないことになるので、これは問題がある。それは１つのリードゲート及び１つのライトゲートを備える従来メモリでは不可能である。１つのライトゲート及び２つのリードゲートを備えるより複雑なメモリも実際に入手可能であるが、それらのメモリは相当に高額であり、コストを著しく増大させるであろう。メモリと直列に接続されたリードＦＩＦＯメモリを備える特許文献２に提起された解決策でさえ、コストを相当に増大させるであろう。
【０００６】
【特許文献１】独国特許発明第１０１  ２４  ３７２  Ａ１号明細書
【特許文献２】独国特許発明第１０１  ０８  ９２２  Ａ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、本発明は、オーバーレンジ又はアンダーレンジの場合でさえ低装備コストで動的信号遅延を可能にする、信号遅延装置及びディジタル信号を遅延する方法を提供するという目的に基づく。
【課題を解決するための手段】
【０００８】
この目的は、信号遅延装置に関しては請求項１の特徴によって、方法に関しては請求項６の特徴によって、達成される。
【０００９】
本発明は、メモリ要素へのアクセスのコスト集約的な増加の代わりに、アンダーレンジの場合に要求される付加的なサンプル値を、メモリ要素と並列に配置されたレジスタに付与することが有利であるという知識に基づいている。下位レンジしきい値に達した場合、付加的なサンプル値を備えるレジスタがロードされ、適切なサンプル値がメモリ要素の出力に到着した時に必ず読出され得る。
【００１０】
従属クレームは、本発明の有利な別の実施の形態に関連する。
【００１１】
サンプル値がレジスタに記憶された後、やはりメモリ要素に供給される次のサンプル値は、例えば、データ幅により定義されていないメモリ要素のワード幅のうちのビットによって、好適にマークされる。マークされたサンプル値がメモリ要素の出力に到達すると常に、それはマーキングによって認識され得て、そのマークされたサンプル値はメモリ要素から読出され得るとともに、レジスタからの付加的なサンプル値もまた補間要素に供給され得て、その結果、次の補間は、次のレンジではなく、１つおいた次のレンジにおいて実施される。しかし、この種のマーキングは、本発明の実現にとって強制的ではない。メモリ要素によるランタイムは本質的に既知であるので、（概してより多くの複雑さを要するであろうが）、レジスタに記憶されたサンプル値の直後のサンプル値がメモリ要素の出力に到着した時を、手続き制御によって記録することが可能であろう。記憶装置によるランタイムは所望の無条件遅延からもたらされ、それは記憶容量に依存しない。
【００１２】
補間要素は、コストを低減するためにハーフバンドフィルタが直列に接続されるポリフェーズフィルタから好適に構成される。
【００１３】
上記したように、本発明の信号遅延装置は、請求項１に記載の通り、メモリ要素及び直列接続された補間要素を備えるディジタルサンプリングされた入力信号の動的遅延のための信号遅延装置であって、入力信号の少なくとも１つのサンプル値の中間記憶のために補間要素の出力側と接続され得るレジスタがメモリ要素と並列に配置されている。
また、請求項２に記載の本発明は、請求項１に記載の信号遅延装置において、入力信号のサンプル値がレジスタの中間記憶域に置かれた後、メモリ要素に記憶された入力信号の次のサンプル値にマーキングを付加するマーキング装置が設けられていることを特徴とする。
また、請求項３に記載の本発明は、請求項２に記載の信号遅延装置において、補間要素は、マーキングがメモリ要素の出力に到着したかどうかを確認し、その後、メモリ要素からのサンプル値とともに、レジスタからのサンプル値も読出すことを特徴とする。
また、請求項４に記載の本発明は、請求項１乃至３のいずれかに記載の信号遅延装置において、補間要素は、ポリフェーズフィルタを含むことを特徴とする。
また、請求項５に記載の本発明は、請求項４に記載の信号遅延装置において、補間要素は、ハーフバンドフィルタを含み、一方側でメモリ要素及びレジスタと、他方側でポリフェーズフィルタとの間に配置されていることを特徴とする。
本発明のディジタルサンプリングされた入力信号の動的遅延方法は、請求項６に記載の通り、以下の手続き段階、
−入力信号のサンプル値のメモリ要素への記憶、
−メモリ要素からのサンプル値の読出し、
−メモリ要素から読出されたサンプル値の補間
を伴うディジタルサンプリングされた入力信号の動的遅延方法であって、
−２つの連続するサンプル値によって画定されるレンジを補間の際にアンダーカットすることも超過することもない時には、１つのサンプル値がメモリ要素に置かれ、１つのサンプル値がメモリ要素から読出され、
−２つの連続するサンプル値によって画定されるレンジを補間の際に超過する時には、いずれの新しいサンプル値もメモリ要素から読出されず、
−２つの連続するサンプル値によって画定されるレンジを補間の際にアンダーカットする前には、入力信号のサンプル値が、メモリ要素と並列に配置されたレジスタの中間記憶域に置かれ、メモリ要素に記憶された入力信号の次のサンプル値はマークされ、メモリ要素からのサンプル値とともに、レジスタの中間記憶域に置かれたサンプル値もまた、マークされたサンプル値がメモリ要素の出力に到着した時には必ず読出される方法である。
また、請求項７に記載の本発明は、請求項６に記載の方法において、補間によって生成された少なくとも２つの補間値がそのレンジ内に該当する場合、２つの連続するサンプル値によって画定されるレンジを超過することを特徴とする。
また、請求項８に記載の本発明は、請求項６又は７に記載の方法において、補間によって生成されたいずれの補間値もそのレンジ内に該当しない場合、２つの連続するサンプル値によって画定されるレンジを補間の際にアンダーカットすることを特徴とする。
また、請求項９に記載の本発明は、請求項６乃至８のいずれかに記載の方法において、メモリ要素への記憶は、ライトポインタによって生起し、メモリ要素からの読出しはリードポインタによって生起し、個々の場合においてライトポインタ及びリードポインタは、メモリ要素の任意のメモリセルをポイントし、
２つの連続するサンプル値によって画定されるレンジを補間の際にアンダーカットすることも超過することもない場合、ライトポインタとともに、リードポインタも調整されることを特徴とする。
また、請求項１０に記載の本発明は、請求項９に記載の方法において、２つの連続するサンプル値によって画定されるレンジを補間の際に超過する場合、リードポインタではなく、ライトポインタだけが調整されることを特徴とする。
また、請求項１１に記載の本発明は、請求項９又は１０に記載の方法において、サンプル値がレジスタに記憶される場合、ライトポインタではなく、リードポインタだけが調整されることを特徴とする。
また、請求項１２に記載の本発明は、請求項９乃至１１のいずれかに記載の方法において、サンプル値がレジスタから読出される場合、ライトポインタとともに、リードポインタも調整されることを特徴とする。
【発明を実施するための最良の形態】
【００１４】
本発明を図面に関連して以下に詳述する。図面は次の通りである。
信号遅延装置１の本質的構造を図２を参照して説明し、その後、本発明が基礎とする問題を図１（Ａ）〜（Ｃ）を参照して説明する。
【００１５】
ディジタルサンプリングされた入力信号Ｓｉｎ（ｋ）がメモリ要素２に供給される。入力信号Ｓｉｎ（ｋ）は、循環方式でメモリ要素２に記憶される。ある程度、メモリ要素は無条件遅延を生じる。この無条件遅延の後、対応するサンプル値は、メモリ要素２から読出され、補間要素３に供給される。前記補間要素３は、図示された実施の形態において、メモリ要素２と直列に接続されたハーフバンドフィルタ４及びハーフバンドフィルタ４と直列に接続されたポリフェーズフィルタ５から構成されている。
【００１６】
図示された実施の形態において、ポリフェーズフィルタ５は、第１の遅延要素６１、第２の遅延要素６２、第３の遅延要素６３、第１のマルチプレクサ７１、第２のマルチプレクサ７２、第３のマルチプレクサ７３、第４のマルチプレクサ７４及び第５のマルチプレクサ７５から構成される。第５のマルチプレクサ７５は、以下に説明する特殊な機能を有するが、第１のマルチプレクサ７１は、第１の遅延要素６１の入力と第２の遅延要素６３の入力とを切替えるために使用されている。第２のマルチプレクサ７２は、第２の遅延要素６２の入力と、第１の遅延要素６１の出力及び／又は第１の遅延要素６１と直列に接続された第３の遅延要素６３の入力とを切替えるために使用される。第３のマルチプレクサ７３は、第３の遅延要素６３の入力と第２の遅延要素６２の出力とを切替えるために使用される。対照的に、第４のマルチプレクサ７４は、第２の遅延要素６２の出力と第３の遅延要素６３の出力とを切替えるために使用されている。
【００１７】
マルチプレクサ７１〜７４の出力は、乗算器８１〜８４と接続されている。更に、乗算器８１〜８４のそれぞれは、係数メモリ９１〜９４と接続され、それらの中には、いくつかの読出し可能な乗算係数Ｉ０〜Ｉ３が記憶されている。乗算器８１〜８４からの出力信号の下位ビットが切り捨てられた後、それらの出力信号はペアで、第１の加算要素１０１及び第２の加算要素１０２に供給され、加算要素１０１及び１０２の出力は、第３の加算要素１０３において再び合計されて完全な信号を形成する。丸め要素１１において丸めた後、出力信号Ｓｏｕｔ（ｋ）は、補間されたサンプル値として供給される。
【００１８】
ここで補間要素３の動作の本質的方法を、図８を参照して説明する。「元の値」として記述されたメモリ要素２の２つの出力サンプル値ｘ（ｋ−１）及びｘ（ｋ）が、図の左右の端に示されている。これらの「元の値」に加え、ハーフバンドフィルタ４は、時間に関してちょうど中央に位置する中間値を補間する。図８は、ハーフバンドフィルタ４の３つの出力値ｙ（２ｋ−３）、ｙ（２ｋ−２）及びｙ（２ｋ−１）を示している。１０個の等距離ポリフェーズｐ０〜ｐ９において、実施の形態に図示されたポリフェーズフィルタ５は、ハーフバンドフィルタ４によって生成された出力値間を補間する。１０個の異なるポリフェーズｐ０〜ｐ９のうちのいずれにおいて補間が実行されるかに関する決定は、係数メモリ９１〜９４から読出される係数に依存する。要求されたポリフェーズは、図２におけるアドレス「リード制御」を通じて調整される。奇数出力値ｙ（２ｋ−１）及び偶数出力値ｙ（ｋ２）がハーフバンドフィルタ４から別々に出力され、別個の遅延チェーンに供給されるので、マルチプレクサ７１〜７４を切替えることによって、図８に図示するように、「レンジ１」及び「レンジ２」のレンジ間で切替えることが可能である。
【００１９】
従って、メモリ要素２の出力値ｘ（ｋ）に関して、２０個の等距離の中間値が、選択的に切替え可能な態様で補間され得る。これは、信号遅延装置１によって全体的に生成される信号遅延の微調整の可能性を許容する。図８に示された例において、入力信号Ｓｉｎ（ｋ）は、１００ＭＨｚのサンプリングレートを有しており、即ち、サンプリング周期は１０ナノ秒である。従って、１０ナノ秒の倍数の無条件遅延がメモリ要素２によって生成される。ハーフバンドフィルタ４及びポリフェーズフィルタ５により、微調整された遅延が、０．５ナノ秒のグリッドで付加的に可能であり、それによって、調整可能な遅延の正確さを相当に増大させる。
【００２０】
次に、本発明が基礎とする問題を図１（Ａ）〜（Ｃ）を参照して説明する。各事例において、図は、メモリ要素２の出力における「元の値」ｘ（ｋ）及びそれらから生成される補間された中間値Ｓｏｕｔ（ｋ）を多数例示している。
【００２１】
初めに図１（Ａ）は、静的遅延の事例を例示している。補間要素３からの１つの出力サンプル値Ｓｏｕｔ（ｋ）は、メモリ要素２の個々の出力サンプル値ｘ（ｋ）と正確に対応している。この事例は、問題ない。
【００２２】
図１（Ｂ）は、信号遅延装置１によって生じた遅延τが時間ｔとともに増大する、即ち、遅延間隔τ１〜τ６が次第に大きくなる場合を例示している。メモリ要素２の出力サンプル値ｘ（ｋ−４）及びｘ（ｋ−３）によって区切られ、図１（Ｂ）において網掛けされたレンジ２０内には、１つだけではなく、実際に２つの出力サンプル値Ｓｏｕｔ（ｋ−３）及びＳｏｕｔ（ｋ−２）が存在する。本願の文脈内において、この事例は、オーバーレンジと称する。これは、特に難しい問題を呈することはなく、新しいサンプル値が実際にメモリ要素２に記憶される、即ち、ライトポインタが調整、例えば、増分されるが、いずれの新しいサンプル値ｘ（ｋ）もメモリ要素２から読出されない、即ち、リードポインタは、調整されないことから、ただ１つのライトゲート及び１つのリードゲートを備えるＲＡＭを用いて解決され得る。その結果、ハーフバンドフィルタ４及びポリフェーズフィルタ５は、同じ出力値により、しかし、この時は、異なる補間位置において、即ち、異なるレンジ、図８からは「レンジ１」及び「レンジ２」により及び／又は異なるポリフェーズｐ０〜ｐ９により、別の補間を実施できる。オーバーレンジの場合、メモリ要素２の無条件遅延は、１システムクロック周期だけ増大する。
【００２３】
図１（Ｃ）は、信号遅延装置１によって生じる遅延τが時間ｔの間に減少する、即ち、遅延間隔τ１〜τ５が次第に小さくなる、より複雑な事例を示している。この事例に示された例において、補間値Ｓｏｕｔ（ｋ−２）は、メモリ要素２の出力におけるサンプル値ｘ（ｋ−４）及びｘ（ｋ−３）によって区切られるレンジ２１内に位置しておらず、それはサンプル値ｘ（ｋ−３）及びｘ（ｋ−２）によって区切られる後続するレンジ２２に位置する。従って、Ｓｏｕｔ（ｋ−２）の計算は、メモリ要素２の出力における２つの新しいサンプル値に基づく。従来の装備によれば、これは、２つの出力値がメモリ要素から同時に読出されなければならないことを意味していた。それは、２つのリードゲートを備える相対的に高額なＲＡＭによってか、又は代替的に、並列に配置され同一の情報を含む２つのＲＡＭによって達成し得るにすぎなかった。これらの解決策は両方とも、極めてコスト集約的であり、従って非常に不利である。
【００２４】
この課題を解決するために、本発明は、図２に例示する通り、メモリ要素２と並列なレジスタ３０の構成物を提起し、それは、リリース信号「可能」の存在時に入力信号のサンプル値Ｓｉｎ（ｋ）を記憶し、そして、補間要素３の出力側、実施の形態ではハーフバンドフィルタ４と接続される。更に、図８での「レンジ２」は、ポリフェーズｐ１０によって補われる。
【００２５】
レジスタ３０、メモリ要素２及び補間要素３の間の協働は、図２〜図６を参照して以下に説明する。種々の処理条件が各事例において例示される。アクティブの導線は、実線として図示され、非アクティブの導線は、破線として図示される。
【００２６】
最初に、図２及び図３は、レジスタ３０の活動化を伴わない信号遅延装置１の定常動作を示す。個々のシステムクロックパルスに際し、各ディジタル入力信号Ｓｉｎ（ｋ）について１つのサンプル値が制御信号「リード・ライト制御」によってメモリ要素２に書込まれ、無条件遅延に対応するサンプル値ｘ（ｋ）が読出される。図２及び図３は、図２の場合、補間が図８に示された「レンジ１」内で実施され、図３では、補間が図８の「レンジ２」内で実施される点で相互に異なる。これは、マルチプレクサ７１〜７４の対応する切替えによって実現される。マルチプレクサ７５は、両事例において、奇数出力サンプル値ｙ（２ｋ−１）が遅延要素６２に供給され得るような態様で接続されている。必要な係数の集合は、アドレス「リード制御」を備えるメモリ９１〜９４において所要のポリフェーズに対応するように選定される。図１（Ｂ）に例示されたようにレンジを超えた場合、ただ１つの新しいサンプル値Ｓｉｎ（ｋ）だけがメモリ要素２に書込まれるが、いずれのサンプル値ｘ（ｋ）も読出されない。
【００２７】
０ナノ秒に図８の下位レンジ限界に達すると、レジスタ３０は、図４に示すように、リリース信号「可能」によって活動化される。同時に、メモリ要素２のライトゲートが非活動化される。従って、入力信号の次のサンプル値Ｓｉｎ（ｋ）は、メモリ要素２ではなく、レジスタ３０に記憶される。従って、メモリ要素２の無条件遅延は、１システムクロック周期だけ縮小される。オーバーレンジの事例とは対照的に、この場合、補間要素３は、当初、この変更によって影響されない。なぜなら、その変更は、その出力ではなくメモリ要素２の入力において実施されたからである。
【００２８】
図５は、次のシステムクロックパルスにおいて、次のサンプル値Ｓｉｎ（ｋ）がやはりメモリ要素２に記憶されるが、今度はサンプル値にマーキングが付加されることを示している。この文脈で、マーキング装置３１が記号的に図示されている。マーキング装置３１は、一般に、物理的に存在するのではなく、中央処理装置の構成要素を表す。データワードに必要とされないメモリ要素２のワード幅のうちのビットが、マーキングに使用され得る。マーキングは、マークされたサンプル値とともにメモリ要素２を通過する。補間要素３、実施の形態ではハーフバンドフィルタ４は、マーキングがメモリ要素の出力に存在する時を記録する。
【００２９】
図６は、マーキングがメモリ要素２の出力に現われ、補間要素３によって認識される事例を例示している。この場合、マルチプレクサ７５が切替えられ、付加的なサンプル値がハーフバンドフィルタ４によって生成され、それは、奇数サンプル値ｙ（２ｋ−１）の代わりに遅延要素６２に供給される。従って、補間要素３は、２つの新しい入力値に基づいて補間を実行する。一方の入力値はメモリ要素２から読出された。他方の入力値は、マーキングの生起までレジスタ３０の中間記憶域に置かれ、その後レジスタから読出された。
【００３０】
補間要素３への２つの新しい値の同時読込みは、効果的に遅延を１システムクロック周期だけ縮小する。しかし、それまでにアンダーレンジが起きていなかったとはいえ、下位レンジ限界に達した時に、今後のアンダーレンジの可能性だけは与えられるので、やはり、その遅延は、直ちにポリフェーズを「レンジ１」のｐ０から「レンジ２」のｐ１０に切替えることによって、１システムクロック周期だけ補償されなければならない。全体として、遅延にはまだ何も変化がないが、実際のアンダーレンジに対する準備、即ち、ポリフェーズを「レンジ２」においてｐ１０からｐ９に変更することは既に完了している。
【００３１】
図７は、本発明による方法を流れ図に関連して再度例証している。
【００３２】
定常動作は、段階Ｓ１００に例示されており、即ち、すべてのシステムクロックパルスにおいて、以下に説明するメモリ要素２の次のメモリセルをポイントするライトポインタが調整される（例えば増分される）。リードポインタは、対応して調整され、例えば、読出されるメモリ要素２の次のメモリセルまで増分される。
【００３３】
段階Ｓ１０１において、下位レンジ限界、即ち、図８の「レンジ１」のポリフェーズｐ０に達したかどうかを判断するために、試験が実行される。そうでなければ、図１（Ｃ）に示されたようなアンダーレンジは排除され得る。段階Ｓ１０２において、代わりにオーバーレンジが生じたかどうか、即ち、この例では補間によって生じた１０ナノ秒の付加的な遅延を伴う「レンジ２」のポリフェーズｐ１０から、補間によって生じた０．５ナノ秒の付加的な遅延を伴う図８の「レンジ１」のポリフェーズのｐ０への変更が生じたかどうかを判断するために、確認が行われなければならない。そうでなければ、流れ図は、再び段階Ｓ１００に分岐する。
【００３４】
しかしながら、オーバーレンジが実際に存在する場合、メモリ要素２のリードポインタではなく、ライトポインタだけが段階Ｓ１０３において調整されることになる。この措置の結果、メモリ要素２によって生じた遅延は延長される。
【００３５】
同時に、ハーフバンドフィルタ４のスライドレジスタ及びポリフェーズフィルタ５の遅延要素６１、６２及び６３は、それらが１クロックパルスずつシフトし続けないように、非活動化されなければならない。図１（Ｂ）の同じレンジ２０において第２の補間が新しいポリフェーズにより実行された後、流れ図は再び段階Ｓ１００に分岐する。
【００３６】
上述とは対照的に、段階Ｓ１０１でアンダーレンジが存在すると判断された場合、最初に、図４に対応する段階Ｓ１０４において、サンプル値Ｓｉｎ（ｋ）が、メモリ要素２への代わりにレジスタ３０にロードされる。この状況では、メモリ要素２のライトポインタは、当然調整されない。しかしながら、同時にサンプル値がメモリ要素２から読出されるので、リードポインタは調整されなければならない。この措置の結果、メモリ要素２によって生じた遅延は縮小される。段階Ｓ１０４は、図４に表現されている。
【００３７】
図５に対応する段階Ｓ１０５では、次のシステムクロックパルスにおいて、ライトポインタ及びリードポインタは、両方とも調整されるが、メモリ要素２に書込まれる次のサンプル値にはマーキングが付与される。
【００３８】
段階Ｓ１０６では、マーキングがメモリ要素２の出力に到着したことが段階Ｓ１０７で判断されるまで、定常動作が続けられる。これは、レジスタ３０に記憶された付加的な値がこの時点で、メモリ要素２の出力に存在するサンプル値ｘ（ｋ）とともに、図６に例示されたように、ハーフバンドフィルタ４及びマルチプレクサ７５を経てポリフェーズフィルタ５の遅延要素６２に供給され得ることを意味する。ポリフェーズは、０ナノ秒から１０ナノ秒に変更される。
【００３９】
更に、指摘しておかなければならないことは、システムクロックパルスが遅延時間の時間変化より著しく大きいので、メモリ要素２を通るマークされたサンプル値のランタイムは問題とならないということである。即ち、任意のポリフェーズについて、大多数のサンプル値は、次のポリフェーズに変わる前に補間される。この時間内に、マークされたサンプル値は、高度な確実さでメモリ要素２の出力に到着しているはずである。図１（Ｂ）及び（Ｃ）において、遅延時間の変化は、単に改善した例証のためだけに誇張された形で例示されている。
【００４０】
本発明は、提示された実施の形態に限定されない。例えば、既述の通り、マーキングの代わりに、レジスタ３０に記憶されたサンプル値に続くサンプル値がメモリ要素２の出力に到着した時を、別の手続き制御により監視できるであろう。
【図面の簡単な説明】
【００４１】
【図１】（Ａ）静的遅延の視覚化のための時間線を示す図（Ｂ）オーバーレンジを伴う動的遅延の視覚化のための時間線を示す図（Ｃ）アンダーレンジを伴う動的遅延の視覚化のための時間線を示す図
【図２】第１の条件における本発明による信号遅延装置の実施の形態を示す図
【図３】第２の条件における本発明による信号遅延装置の実施の形態を示す図
【図４】第３の条件における本発明による信号遅延装置の実施の形態を示す図
【図５】第４の条件における本発明による信号遅延装置の実施の形態を示す図
【図６】第５の条件における本発明による信号遅延装置の実施の形態を示す図
【図７】本発明による方法の説明のための流れ図
【図８】ハーフバンドフィルタ及びポリフェーズフィルタの機能の説明のための時間線を示す図
【符号の説明】
【００４２】
１  信号遅延装置
２  メモリ要素
３  補間要素
４  ハーフバンドフィルタ
５  ポリフェーズフィルタ
６  遅延要素
７  マルチプレクサ
８  乗算器
９  係数メモリ
１０  加算要素
１１  丸め要素
３０  レジスタ
３１  マーキング装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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