(57)【要約】【課題】  基板を貫通する接続端子を効率よく製造できるようにした半導体装置の製造方法を提供する。【解決手段】  多層配線構造を有する回路部と、この回路部に導電接続された電極が順に積層された基板１０と、この基板１０及び回路部を貫通し上記電極に導電接続された接続端子とを備えた半導体装置の製造方法において、回路部の各配線層の配線４０を形成する際に、同時に接続端子の一部２４１を形成する。これにより、回路部の配線形成と同時に、接続端子が一層ずつ継ぎ足す形で下層側から順に形成されるため、接続端子の形成工程を回路部の形成工程の後工程として行なう場合に比べて工程を簡略化できる。【選択図】        図５
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【特許請求の範囲】
【請求項１】
多層配線構造を有する回路部と上記回路部に導電接続された電極とが順に積層された基板と、上記基板及び回路部を貫通し上記電極に導電接続された接続端子とを備えた半導体装置の製造方法であって、
上記基板上に絶縁膜を形成する絶縁膜形成工程と、
上記絶縁膜に対し、接続端子形成予定部に対応する位置に複数の接続孔を開口し、上記接続孔の形成領域を含む領域において上記絶縁膜に凹部を形成する開口工程と、
上記基板面内において上記接続端子形成予定部とは異なる位置に配線用の溝を形成する溝形成工程と、
上記接続孔，凹部，溝内に導電部材を充填する導電部材充填工程とを備え、
上記絶縁膜形成工程，開口工程，溝形成工程，導電部材充填工程を繰り返すことで、上記回路部の配線層と接続端子とを上記基板の厚み方向に順に積層形成することを特徴とする、半導体装置の製造方法。
【請求項２】
上記開口工程では、上記複数の接続孔を、導電部材を介して下層側に隣接して配置された複数の接続孔と平面的に異なる位置に形成することを特徴とする、請求項１記載の半導体装置の製造方法。
【請求項３】
上記開口工程では、上記接続孔をこれに接続される導電部材の外周位置に沿って複数形成することを特徴とする、請求項１又は２記載の半導体装置の製造方法。
【請求項４】
上記開口工程では、上記凹部を、下層側に隣接して配置された凹部よりも拡径に形成することを特徴とする、請求項３記載の半導体装置の製造方法。
【請求項５】
上記溝形成工程は、上記配線層の配線と下層側の配線層の配線とを接続するための配線接続孔を形成する工程を含み、
上記導電部材充填工程において上記接続孔，凹部，溝，配線接続孔内に導電部材を充填することを特徴とする、請求項１〜４のいずれかの項に記載の半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかの項に記載の方法により製造された複数の半導体装置を、その接続端子を介して積層する工程を備えたことを特徴とする、半導体装置の製造方法。
【請求項７】
電極の設けられた基板と、
上記基板を貫通し上記電極に導電接続された接続端子とを備え、
上記接続端子は、
上記基板の厚み方向に層状に配置された複数の導電層と、
互いに隣接する導電層同士を複数の接続孔を介して導電接続する接続層とを有することを特徴とする、半導体装置。
【請求項８】
一の接続層内に配置された複数の接続孔の位置と、上記接続層に隣接する接続層内に配置された複数の接続孔の位置とは平面的に重ならないことを特徴とする請求項７記載の半導体装置。
【請求項９】
上記複数の導電層は、下層側の導電層が平面視で上層側の導電層の内部に配置される態様にて層状に配置され、
同一接続層内に配置された複数の接続孔は、これと下層側で接続される導電層の外周に沿って配置されたことを特徴とする、請求項８記載の半導体装置。
【請求項１０】
上記接続端子の最上層の導電層が上記電極として構成されたことを特徴とする、請求項７〜９のいずれかの項に記載の半導体装置。
【請求項１１】
上記接続端子はその一部が上記電極と反対側の基板面から突出して設けられたことを特徴とする、請求項７〜１０のいずれかの項に記載の半導体装置。
【請求項１２】
請求項７〜１１のいずれかの項に記載の半導体装置が上記接続端子を介して複数積層されてなることを特徴とする、半導体装置。
【請求項１３】
請求項７〜１２のいずれかの項に記載の半導体装置を備えたことを特徴とする、半導体デバイス。
【請求項１４】
請求項１３記載の半導体デバイスを備えたことを特徴とする、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、三次元実装技術に用いて好適な半導体装置の製造方法とその半導体装置、及び、この半導体装置を備えた半導体デバイス，電子機器に関する。
【背景技術】
【０００２】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器は、小型・軽量化のため、内部に設けられる半導体チップ等の各種の電子部品の小型化が図られており、更にその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが案出されている。
このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度な実装が可能となる。
【０００３】
しかしながら、上記の電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度を更に高める必要が出てきた。
かかる背景の下、例えば特許文献１に開示されているような三次元実装技術が案出されてきた。この三次元実装技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、実装密度を高めた技術である。
【０００４】
【特許文献１】特開２００２−５０７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述の三次元実装技術に用いられる半導体チップは基板の表裏を貫通する接続端子を備えており、各チップはその接続端子を介して積層されることで電気的に接続されている。従来、このような接続端子は、ウェハプロセス（多層配線工程〜パッシベーション膜の形成工程）終了後の後工程として加工していくことが主流となっている。しかし、この方法はどのようなデバイスに対しても付加的に加工が可能な点で汎用性を有するものの、このような付加工程が必要となる点でコスト高となる。
本発明は、上記事情に鑑みてなされたものであり、導電部材の形成工程を簡素化し製造コストを低減できるようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体装置の製造方法は、多層配線構造を有する回路部と上記回路部に導電接続された電極とが順に積層された基板と、上記基板及び回路部を貫通し上記電極に導電接続された接続端子とを備えた半導体装置の製造方法であって、上記基板上に絶縁膜を形成する絶縁膜形成工程と、上記絶縁膜に対し、接続端子形成予定部に対応する位置に複数の接続孔を開口し、上記接続孔の形成領域を含む領域において上記絶縁膜に凹部を形成する開口工程と、上記基板面内において上記接続端子形成予定部とは異なる位置に配線用の溝を形成する溝形成工程と、上記接続孔，凹部，溝内に導電部材を充填する導電部材充填工程とを備え、上記絶縁膜形成工程，開口工程，溝形成工程，導電部材充填工程を繰り返すことで、上記回路部の配線層と接続端子とを上記基板の厚み方向に順に積層形成することを特徴とする。
【０００７】
本製造方法によれば、まず、絶縁膜形成工程，開口工程，溝形成工程の一連の工程を行なうことで、基板上の接続端子形成予定部に複数の接続孔とこれに連通する凹部が形成されるとともに上記接続孔と異なる位置に配線用の溝が形成される。そしてこの後、導電部材充填工程により上記凹部，複数の接続孔，溝内に導電部材を充填することで、導電層，接続層，配線が形成される。ここで、上記導電層は凹部内に導電部材が充填されてなるものである。また、接続層は複数の接続孔内に導電部材が充填されてなるものであり、導電層と接続層とは互いに導通されている。そして、この導電層及び接続層が接続端子の一部を構成する。すなわち、上記絶縁膜形成工程〜導電部材充填工程までの一連の工程により、基板の厚み方向に、接続端子の一部と回路部の配線とが同時に形成される。そして、上記一連の工程を繰り返すことで、各層の配線形成と同時に、導電層，接続層が一層ずつ継ぎ足す形で形成される。そして、隣接する導電層同士は、その間に配置される接続層の複数の接続孔を介して導電接続され、層状に設けられた複数の導電層，接続層により、基板を貫通する接続端子が構成される。
【０００８】
したがって、本製造方法によれば、回路部を形成する際に同時に接続端子が形成されるため、接続端子の形成工程を回路部の形成工程の後工程として行なう従来の方法に比べて工程を簡略化でき、コスト的に有利となる。そして、この方法では、従来の方法に比べて少なくとも上記絶縁膜内に配置される導電部材の形成時間を短縮できるため、回路部の層数が大きく（即ち、基板上に形成される上記絶縁膜が厚く）なる程、工程時間が短縮され、製造コストも低減できる。また、本方法では、接続端子を構成する各導電層を複数の接続孔を介して導電接続しているため、上下接続における機械的安定性及び電気的安定性を高めることができる。
【０００９】
なお、上記開口工程では、上記複数の接続孔を、導電部材を介して下層側に隣接して配置された複数の接続孔と平面的に異なる位置に形成することが好ましい。これにより、導電層間の接続の機械的安定性を更に高めることができる。
【００１０】
また、上記開口工程では、上記接続孔をこれに接続される導電部材の外周位置に沿って複数形成することが好ましい。上述の導電部材充填工程では、通常、凹部，接続孔，溝内にメッキ法や蒸着法等により導電部材を形成した後、ＣＭＰ（化学的機械研磨）法等の方法を用いて余分な導電部材を研磨除去することが行なわれる。この際、接続端子、即ち、導電層は径が数十μｍにもなるため、このような広径の導電層を研磨すると、導電層外周部の選択比と導電層中央部の選択比との違いにより、研磨後の導電層はその中央部が若干凹んだ状態となる。そして、このような導電層中央部に上記接続孔を形成すると、この部分は外部応力等により剥がれ易くなり、上下接続の機械的安定性及び電気的安定性が損なわれる虞がある。このため、上述のように導電層中央部に接続孔を配置しないようにすることで、半導体装置の信頼性を高めることができる。
【００１１】
また、接続孔を導電部材の外周位置に沿って配置した上記構成では、上記開口工程において、下層側に隣接して配置された凹部よりも拡径の凹部を形成することが好ましい。この場合、一の接続層内に配置される複数の接続孔は、必然的に、この接続層に隣接する接続層内に設けられた複数の接続孔と平面的に異なる位置に配置されることとなる。このため、装置の信頼性を維持しながら、一の接続層内に配置される各接続孔の大きさや間隔等の設計自由度を高めることが可能となる。
【００１２】
また、上記溝形成工程において、上記配線層の配線と下層側の配線層の配線とを接続するための配線接続孔を更に形成し、上記導電部材充填工程において上記接続孔，凹部，溝，配線接続孔内に導電部材を充填するようにしてもよい。これにより、各配線層に対応して配線及び導電層，接続層が形成されると同時に、更に該配線とこの下層側に配置された配線層の配線とを接続する接続プラグを形成できるため、より一層の効率化を図ることができる。
【００１３】
また、上述の方法により製造された複数の半導体装置を、その接続端子を介して積層することで、小型且つ高い信頼性を備えた三次元実装型の半導体装置を製造することができる。
【００１４】
なお、上述の製造方法では、開口工程と溝形成工程とはどちらを先に行なってもよい。また、開口工程において、接続孔の形成と凹部の形成とはどちらを先に行なってもよい。
【００１５】
また、本発明の半導体装置は、電極の設けられた基板と、上記基板を貫通し上記電極に導電接続された接続端子とを備え、上記接続端子は、上記基板の厚み方向に層状に配置された複数の導電層と、互いに隣接する導電層同士を複数の接続孔を介して導電接続する接続層とを有することを特徴とする。
本構成によれば、接続端子を構成する各導電層を複数の接続孔を介して導電接続しているため、上下接続における機械的安定性及び電気的安定性が高く、信頼性の高い半導体装置を実現できる。
【００１６】
上記構成において、一の接続層内に配置された複数の接続孔の位置と、上記接続層に隣接する接続層内に配置された複数の接続孔の位置とは平面的に重ならないようにすることが好ましい。これにより、上下接続の機械的安定性を更に高めることができる。
【００１７】
また、上記複数の導電層は、下層側の導電層が平面視で上層側の導電層の内部に配置される態様にて層状に設けられ、同一接続層内に配置された複数の接続孔は、これと下層側で接続される導電層の外周に沿って配置されることが好ましい。この場合、一の接続層内に配置される複数の接続孔は、必然的に、この接続層に隣接する接続層内に設けられた複数の接続孔と平面的に異なる位置に配置されることとなる。これにより、装置の信頼性を維持しながら、一の接続層内に配置される各接続孔の設計自由度を高めることが可能となる。
【００１８】
また、上記接続端子の最上層の導電層を上記電極として構成することが好ましい。これにより、電極が形成されていない基板上の領域に接続端子を形成する場合に比べて基板の省スペース化を図ることができ、当該半導体装置の高機能化ないし小型化を実現できる。
【００１９】
また、上記接続端子は、その一部が上記電極と反対側の基板面から突出して設けられることが好ましく、これにより、この突出した部分において外部との電気的接続を容易に行なうことが可能となる。具体的には、このような半導体装置を上記接続端子を介して複数積層することで三次元実装型（スタック型）の半導体装置を実現できる。
【００２０】
また、本発明の半導体デバイスは、上述の半導体装置を備えたことを特徴とし、本発明の電子機器は、上記半導体デバイスを備えたことを特徴とする。これにより、機械的及び電気的信頼性の高い半導体デバイス，電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の実施形態について説明する。なお、本実施の形態においては、各図において各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【実施例１】
【００２２】
図１は本発明の第１実施形態に係る三次元実装型半導体装置の要部を示す部分断面図である。この三次元実装型半導体装置１００は、シリコン基板１０上に回路部１６を形成された半導体チップ（半導体装置）１が複数積層された構成を有する。
【００２３】
各半導体チップ１の回路部１６は多層配線構造（図１では例えば４層構造）を有している。また、各半導体チップ１には、上記回路部１６において素子及び配線の形成されない位置に基板１０及び回路部１６をその積層方向に貫通する接続端子２４が設けられている。
この接続端子２４は、上記回路部１６の各配線層に対応して基板１０の厚み方向に層状に設けられた複数の導電層２４１，２４２，２４３，２４４，２４５を備え、互いに隣接する導電層同士は接続層２４１ａ、２４２ａ，２４３ａ，２４４ａにより導電接続されている。また、各接続層２４１ａ、２４２ａ，２４３ａ，２４４ａには、それぞれ複数の接続孔２４１ｂ、２４２ｂ，２４３ｂ，２４４ｂが設けられている。例えば、接続層２４１ａには複数の接続孔２４１ｂが設けられており、隣接する導電層２４１，２４２はこれら複数の接続孔２４１ｂを介して導通されている。同様に、導電層２４２，２４３、導電層２４３，２４４、導電層２４４，２４５はそれぞれ複数の接続孔２４２ｂ、２４３ｂ、２４４ｂを介して多点で導電接続されている。
【００２４】
また、接続端子２４の基板最表面に位置する部分（即ち、回路部１６上に露出した最上層の導電層２４５）は電極パッドとして構成され、このパッド２４５は図示しない箇所で回路部１６に電気的に接続されている。そして、チップ内で形成された電気信号はこのパッド２４５を介してこれに積層された他のチップへ出力される。なお、本実施形態では、接続端子２４に回路部１６の配線材料と同じ材料を用いている。このような導電部材としては、例えばアルミ、金，銀，銅，白金等の低抵抗な金属材料を好適に用いることができる。
【００２５】
また、接続端子上層には錫−銀からなるメッキ薄膜１９が形成され、該メッキ薄膜１９を介して異なる半導体チップが積層接続されている。なお、各半導体チップ１において、シリコン基板１０の裏面側には接続端子２４が突出して設けられており、その突出した部分が異なる半導体装置の接続端子とメッキ薄膜を介して接続されている。また、積層された各チップ１の間にはアンダフィル２５が充填されている。
【００２６】
以下、図１に示した半導体装置の製造方法について、その一例を説明する。図２〜図１４は半導体装置１００を製造する一連の工程の内、本発明に関連した工程を断面図にて示す工程図である。なお、図２〜図５と図６〜図１４とは異なる縮尺で示している。
まず、図２〜図５に基づいて回路部１６の１層目の素子及びこれに導電接続される配線層の形成工程について説明する。なお、図２〜図５は各工程の半導体チップ１の一部分を拡大して示している。
【００２７】
はじめに、図２（ａ）に示すように、公知の方法を用いてシリコン基板等からなる基板１０上に、トランジスタ３０等の回路素子を有する第１の層を形成する。このトランジスタ３０は、基板１０にソース部３１，ドレイン部３２を有し、この基板１０上にゲート絶縁膜３４とゲート部３３とを順に積層して形成される。また、ゲート部３３の側壁部にはサイドウォールが形成されており、ゲート部３３及びサイドウォールをマスクとして不純物ドープを行なうことでＬＤＤ構造を実現している。
【００２８】
次に、この第１の層の上に例えば硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４を形成する。そして、この層間絶縁膜１４に対してトランジスタ３０のドレイン部３２に通じる配線接続孔３５を形成し、この孔内にタングステンプラグ３５２を埋め込み形成する。また、ドレイン部３２に通じる配線接続孔３４を形成する工程と同じ工程で、層間絶縁膜１４に対してトランジスタ３０のソース部３１に通じる配線接続孔（図示せず）を形成してもよい。さらに、ドレイン部３２に通じる配線接続孔３５内にタングステンプラグ３５２を埋め込む工程と同じ工程でソース部３１に通じる配線接続孔内にタングステンプラグを埋め込んでもよい。なお、図２中、符号３５１はバリア層となるＴｉＮ／Ｔｉ薄膜である。
そして、このプラグ３５１を形成した後、層間絶縁膜１４の表面に層間絶縁膜１４及び後述する工程で形成するハードマスク２９と異なるエッチング選択比を有し、かつ後述する工程で形成する接続端子２４の材料に対して拡散バリア性を有する絶縁膜、例えば窒化シリコン又は炭化シリコンからなる絶縁膜１５を形成する。
【００２９】
次に、絶縁膜１５上にレジスト７１を塗布し、パターニングにより接続端子２４の形成される領域（接続端子形成予定部）Ｅ１に開口部７１ａを形成する。
なお、レジスト７１の開口部７１ａの形状は貫通孔１１の開口形状に応じて設定され、例えば径６０μｍの円形開口部を有するものである。
【００３０】
次に、レジスト７１をマスクとしてエッチングを行ない、開口部７１ａに位置する絶縁膜１４，１５を除去する。図２（ｂ）は上記エッチング後、レジスト７１を剥離処理やアッシング等により除去した後の状態を示す断面図である。これにより、絶縁膜１４、５の上記開口部７１ａに対応する位置（即ち、接続端子形成予定部Ｅ１に対応する位置）に開口部Ｈ１が形成される。
【００３１】
次に、図２（ｃ）に示すように、基板１０を穿孔するためのエッチング用ハードマスク２９を形成する。ハードマスク２９は、絶縁膜１５の上層面及び開口部Ｈ１の内面を覆う態様にて形成するものとし、例えばＳｉＯ2等の絶縁材料をＣＶＤ法等により形成することができる。このようにハードマスク２９を全面に形成したのち、開口部Ｈ１の底においてハードマスク２９を開口し、基板１０の表面を開口部Ｈ１に露出させる。なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。
【００３２】
そして、この開口部を備えるハードマスク２９を用いて、ドライエッチングにより、図３（ａ）に示すように基板１０を穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。図３（ａ）は、基板１０を穿孔して、孔部（基板孔）Ｈ２を形成した状態を示す断面図である。なお、ハードマスク２９の開口部は、基板穿孔時のオーバーエッチ（サイドエッチ）を考慮して、例えば開口径を３０μｍとしている。また、ハードマスク２９の膜厚については、基板１０に対して７０μｍ程度の深さの孔を形成する場合には、例えば正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ6）4：以下、ＴＥＯＳという）を原料として、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成したシリコン酸化膜、即ちＰＥ−ＴＥＯＳ法にて、シリコン酸化膜を２μｍ程度形成する必要がある。ハードマスク２９の形成方法としては、ＰＥ−ＴＥＯＳ法の他にも、オゾンとＴＥＯＳを用いて熱ＣＶＤ法によりシリコン酸化膜を形成する、即ちＯ3−ＴＥＯＳ法により、或いはＳｉＨ4−Ｎ2Ｏ系、ＳｉＨ4−Ｏ2系のプラズマ励起ＣＶＤ法により形成することも可能である。また、基板穿孔工程により、ハードマスク２９も薄膜化され、該穿孔工程後には膜厚が１０００Å〜９０００Å程度に減少することとなる。つまり、本実施の形態では、ハードマスク２９の膜厚をオーバーエッチング量よりも大きな値となるように設定した。
【００３３】
ここで、通常用いられるフォトレジストマスクでは、ドライエッチングの耐性が乏しいため７０μｍ孔設に対して１０μｍ程度のレジストマスクが必要で、厚膜によりコストアップに繋がる上、プロセス的にもアスペクト比が大きくなり、非効率的である。しかしながら、上述のようなハードマスク２９によると、膜厚を薄くでき、効率的な製造プロセスを実現できる。
【００３４】
また、ハードマスク２９の開口部Ｈ５の開口形状としては、本実施の形態では円形を採用しているが、四角形等の多角形を採用でき、開口プロセスにはＰＦＣ系ドライエッチング、又はＢＨＦ系ウェットエッチングのいずれかが好適である。
【００３５】
以上の工程が終了すると、残されたハードマスク２９が孔部Ｈ２よりも孔内側に突出しており、以降のプロセス上不都合となる。そのため、残されたハードマスク２９を全面エッチングすることにより、ハードマスク２９及び突出部２９ａを除去する。このとき、図３（ｂ）に示すように、絶縁膜１５にてエッチングが止るようにハードマスク２９と絶縁膜１４に対しエッチング速度が速く、絶縁膜１５に対してエッチング速度が遅い、高選択比を有するエッチングを用いることが好ましい。また、図３（ｂ）に示すように、絶縁膜１４、１５の開口部内壁に薄膜のハードマスク２９が残存するように、エッチングはドライエッチング等の異方性エッチングを用いることが好ましい。
【００３６】
次に、孔部Ｈ２内に絶縁膜の被覆処理を行なう。ここでは、ＰＥ−ＴＥＯＳ法にて、シリコン酸化膜を１〜３μｍ程度形成するものとしており、その結果、図４（ａ）に示すように、基板１０、絶縁膜１４，１５に連通した孔部Ｈ１，Ｈ２の内部に絶縁膜２０を形成することができる。また、絶縁膜２０はプラズマＣＶＤ法により１〜３μｍ程度形成されたシリコン窒化膜であってもよい。また、前述のシリコン酸化膜とシリコン窒化膜を積層して１〜３μｍ形成することで、絶縁膜２０を形成してもよい。また、シリコン酸化膜とシリコン窒化膜とを積層して形成する場合には、シリコン酸化膜を形成した後に、シリコン窒化膜を形成することで、シリコン酸化膜をシリコン窒化膜よりも基板１０に近い位置に形成してもよい。また、孔部Ｈ１，Ｈ２内に配置された絶縁膜２０の表面に、上記シリコン酸化膜２０よりも誘電率の低い薄膜層を形成してもよい。
【００３７】
次に、絶縁膜２０上にレジスト（図示略）を塗布する。このレジストは接続孔３５の上方にプラグ３５２と導通される配線用の溝を形成するためのものである。したがって、このレジストを塗布した後、パターニングにより接続孔３５上方の溝形成予定部Ｅ２に対応する位置に開口部（図示略）を形成する。そして、このレジストをマスクとしてエッチングを行ない、上記開口部に位置する絶縁膜１５、２０を除去して接続プラグ３５２の表面をこの開口部に露出させる。これにより、接続孔３５の上方に図４（ｂ）に示すような配線用の溝２８が形成される。
【００３８】
次に、上記溝２８形成用のレジストを除去し、図４（ｂ）に示すように、基板上にバリア層及びシード層を含む下地膜２２を形成する。なお、バリア層にはＴｉＮやＴａＮ，ＷＮ（窒化タングステン）等の金属材料が用いられ、シード層には接続端子２４と同じ材料が用いられ、例えば銅が用いられる。これらのバリア層やシード層の形成方法としては、スパッタ法やＣＶＤ法等の種々の方法を採用できる。これにより、下地膜２２は、溝２８及び孔部Ｈ１，Ｈ２の内部を十分にカバーして絶縁膜２０上に形成される。
【００３９】
下地膜２２の形成が終了すると、電気化学プレーティング（ＥＣＰ）法を用いて、孔部Ｈ１，Ｈ２の内部及び溝２８の内部を含む形にて下地膜２２上にメッキ処理を施す。そして、ＣＭＰ（化学的機械研磨）法等の方法を用いて、絶縁膜２０から突出する部分を研磨除去する。これにより、孔部Ｈ１，Ｈ２内部に導電部材である銅が埋め込まれると同時に溝２８内に配線４０が形成される。すなわち、接続端子２４の一部（第１の導電層）２４１と第２の層の配線４０とが同時に形成され、図５に示すような状態が形成される。
【００４０】
次に、図６〜図１４に基づいて回路部１６の３層目以降の層の形成工程について説明する。なお、図６〜図１４は接続端子２４を構成する各導電層及び接続層の構成を模式的に示しており、トランジスタ３０や配線４０、及び接続端子２４を形成するための下地膜等の図示を省略している。
【００４１】
上述のように回路部１６の２層目まで形成した後、図６（ａ）に示すように、基板上に絶縁膜６１，６２，６３を順に形成する。ここで、絶縁膜６１，６３と層間絶縁膜６２とは異なる材料とし、本実施形態では例えば絶縁膜６１，６３を窒化シリコン又は炭化シリコン、絶縁膜６２を酸化シリコンとしている。
次に、図６（ｂ）に示すように、絶縁膜６３の上にレジスト７２を塗布し、パターニングにより接続端子形成予定部Ｅ１に対応する位置に開口部７２ａを形成する。この開口部７２ａは、第２の導電層２４２に対応する形状とされ、平面視で上記第１の導電層２４１と重なる位置に配置される。例えば、開口部７２ａは導電層２４１よりも径の大きな円形形状とされ、平面視で導電層２４１と同心円上に配置されている。
【００４２】
次に、上記レジスト７２をマスクとしてエッチングを行ない、上記開口部７２ａに位置する絶縁膜６３を除去する。図６（ｃ）は上記エッチング工程後、レジスト７２を除去した後の状態を示す断面図である。
次に、図７（ａ）に示すように、絶縁膜６２，６３の上に接続孔２４１ｂ形成用のレジスト７３を塗布し、パターニングにより接続端子形成予定部Ｅ１に対応する位置に複数の開口部７３ａを形成する。このとき、上記開口部７３ａが平面視で導電層２４１の周縁部に配置されるようにし、このような開口部７３ａを導電層２４１の外周位置に沿って円環状に複数形成する。図７（ｂ）は、上記開口部７３ａの配置を模式的に示す平面図であり、図中、符号２４１ｆは、下層側に配置された第１の導電層２４１の最外周位置を示している。
【００４３】
上述のように、導電層２４１の形成工程ではＣＭＰ法により余分な導電部材を除去しているが、この際、導電層２４１は径が数十μｍにもなるため、このような広径の部材を研磨すると、導電層外周部の選択比と導電層中央部の選択比との違いにより、研磨後の導電層２４１はその中央部が若干凹んだ状態となる。そして、このような導電層中央部に第１の接続層の接続孔を形成すると、この部分は外部応力等により剥がれ易くなり、上下接続の機械的安定性及び電気的安定性が損なわれる虞がある。このため、上述のように導電層中央部に接続孔を配置しないようにすることで、半導体装置の信頼性を高めることができる。なお、この事情は全ての接続孔２４１ｂ〜２４４ｂの形成工程について同様であるため、後述する各接続孔２４２ｂ〜２４４ｂの形成工程でも、その形成位置をこれに接続される導電層の外周位置としている。特に、上層側にいく程、導電層中央部の凹みは大きくなるため、このような構造をとることによる効果は大きい。
【００４４】
次に、上記レジスト７３をマスクとしてエッチングを行ない、開口部７３ａに位置する絶縁膜６２を除去する。図８（ａ）は、エッチング工程後、レジスト７３を剥離した後の状態を示す断面図である。これにより、絶縁膜６２の上記開口部７３ａに対応する位置に複数の開口部６２ａが形成される。
次に、絶縁膜６３をマスクとして絶縁膜６２を一部エッチバックし、図８（ｂ）に示すように、複数の開口部６２ａを含む領域に凹部Ｈ３を形成する。
【００４５】
次に、エッチバックにより絶縁膜６２上に位置する絶縁膜６３及び開口部６２ａに位置する絶縁膜６１を除去する。これにより、図９（ａ）に示すように、上記開口部６２ａに連通する開口部６１ａが形成され、上記開口部６２ａに第１の導電層２４１の表面が一部露出される。本実施形態では、これら連通する開口部６１ａ，６２ａにより接続孔２４１ｂが構成される。すなわち、図６（ａ）〜図９（ａ）までの工程により、接続端子形成予定部Ｅ１に対応する位置に、複数の接続孔２４１ｂが形成され、更にこの接続孔２４１ｂを含む領域に凹部Ｈ３が形成される。
なお、上記接続孔２４１ｂ及び凹部Ｈ３の形成工程と同時に、絶縁膜６２の上記接続端子形成予定部Ｅ１とは異なる位置に第２の層の配線用の溝及び接続孔(図示略)を形成する。      
【００４６】
次に、ＣＶＤ法等の方法を用いて基板上にバリア層及びシード層を含む下地膜（図示略）を形成する。これにより、下地膜は、上記配線用の溝，接続孔２４１ｂ，凹部Ｈ３の内部を十分にカバーして絶縁膜６２上に形成される。
【００４７】
下地膜の形成が終了すると、ＥＣＰ法を用いてこれら溝及び凹部Ｈ３，接続孔２４１ｂの内部を含む形にて下地膜上にメッキ処理を施す。そして、ＣＭＰ法等の方法を用いて、絶縁膜６２の面から突出する余分な導電部材を研磨除去する。
これにより、上記溝，接続孔２４１ｂ，凹部Ｈ３内に導電部材である銅が埋め込まれて第３の層の配線（図示略），第１の接続層２４１ａ，第２の導電層２４２が形成される。すなわち、第３の層の配線が形成されると同時に、第１の導電層２４１の上に、複数の接続孔２４１ｂを介して導電層２４１と導電接続された第２の導電層２４２が形成され、図９（ｂ）に示すような状態に形成される。
【００４８】
次に、図１０（ａ）に示すように、回路部１６の第４の層を形成すべく、基板上に絶縁膜６４，６５，６６を順に形成する。ここで、絶縁膜６４，６６と層間絶縁膜６５とは異なる材料とし、本実施形態では例えば絶縁膜６４，６６を窒化シリコン又は炭化シリコン、絶縁膜６５を酸化シリコンとしている。
次に、絶縁膜６６の上にレジスト７４を塗布し、パターニングにより接続端子形成予定部Ｅ１に対応する位置に開口部７４ａを形成する。この開口部７４ａは、第３の導電層２４３に対応する形状とされ、平面視で上記第２の導電層２４２と重なる位置に配置される。具体的には、開口部７４ａは導電層２４２よりも径の大きな円形形状とされ、平面視で導電層２４２と同心円上に配置されている。
【００４９】
次に、上記レジスト７４をマスクとしてエッチングを行ない、上記開口部７４ａに位置する絶縁膜６６を除去する。図１０（ｂ）は上記エッチング工程後、レジスト７４を除去した後の状態を示す断面図である。
次に、図１１（ａ）に示すように、絶縁膜６５，６６の上に接続孔２４２ｂ形成用のレジスト７５を塗布し、パターニングにより接続端子形成予定部Ｅ１に対応する位置に複数の開口部７５ａを形成する。このとき、上記開口部７５ａが平面視で導電層２４２の周縁部に配置されるようにし、このような開口部７５ａを導電層２４２の外周位置に沿って円環状に複数形成する。
【００５０】
図１１（ｂ）は、上記開口部７５ａの配置を、下層側に配置された接続孔２４１ｂと共に示す模式的な平面図であり、図中、符号２４２ｆは、下層側に配置された第２の導電層２４２の最外周位置を示している。上述のように本実施形態では、第２の導電層２４１を第１の導電層よりも拡径に形成し、開口部７５ａの位置を平面視で第２の導電層の外周位置としたため、複数の開口部７５ａの位置（即ち、第２の接続層２４２ａの複数の接続孔２４２ｂの位置）と、第１の接続層２４１ａの複数の接続孔２４１ｂの位置とは平面的に重ならない。また、本実施形態では、第１の導電層２４１及び第２の導電層２４２の中心軸上の位置Ｏと、開口部７５の中心軸上の位置２４２ｃと、接続孔２４１ｂの中心軸上の位置２４１ｃとは平面視で同一直線上に配置されない（即ち、千鳥形状に配置されている）ようになっている。
【００５１】
次に、上記レジスト７５をマスクとしてエッチングを行ない、開口部７５ａに位置する絶縁膜６５を除去する。図１２（ａ）は、エッチング工程後、レジスト７５を剥離した後の状態を示す断面図である。これにより、絶縁膜６５の上記開口部７５ａに対応する位置に複数の開口部６５ａが形成される。
次に、絶縁膜６６をマスクとして絶縁膜６５を一部エッチバックし、図１２（ｂ）に示すように、複数の開口部６５ａを含む領域に凹部Ｈ４を形成する。
【００５２】
次に、エッチバックにより絶縁膜６５上に位置する絶縁膜６６及び開口部６５ａに位置する絶縁膜６４を除去する。これにより、図１３（ａ）に示すように、上記開口部６５ａに連通する開口部６４ａが形成され、上記開口部６５ａに第２の導電層２４２の表面が一部露出される。本実施形態では、これら連通する開口部６４ａ，６５ａにより接続孔２４２ｂが構成される。すなわち、図１０（ａ）〜図１３（ａ）までの工程により、接続端子形成予定部Ｅ１に対応する位置に、複数の接続孔２４２ｂが形成され、更にこの接続孔２４２ｂを含む領域に凹部Ｈ４が形成される。
なお、上記接続孔２４１ｂ及び凹部Ｈ３の形成工程と同時に、絶縁膜６２の上記接続端子形成予定部Ｅ１とは異なる位置に第２の層の配線用の溝及び接続孔(図示略)を形成する。
【００５３】
次に、ＣＶＤ法等の方法を用いて基板上にバリア層及びシード層を含む下地膜（図示略）を形成する。これにより、下地膜は、上記配線用の溝，接続孔２４２ｂ，凹部Ｈ４の内部を十分にカバーして絶縁膜６５上に形成される。
下地膜の形成が終了すると、ＥＣＰ法を用いてこれら溝及び凹部Ｈ４，接続孔２４２ｂの内部を含む形にて下地膜上にメッキ処理を施す。そして、ＣＭＰ法等の方法を用いて、絶縁膜６５の面から突出する余分な導電部材を研磨除去する。
これにより、上記溝，接続孔２４２ｂ，凹部Ｈ４内に導電部材である銅が埋め込まれて第４の層の配線（図示略），第２の接続層２４２ａ，第３の導電層２４３が形成される。すなわち、第４の層の配線が形成されると同時に、第２の導電層２４２の上に、複数の接続孔２４２ｂを介して導電層２４２と導電接続された第３の導電層２４３が形成され、図１３（ｂ）に示すような状態に形成される。
【００５４】
第４の層以降についても同様に行なわれ、接続端子２４は各層の配線形成と同時に一層ずつ継ぎ足す形で形成される。図１４は最後の導電層である電極パッド２４５が形成された状態を示す断面図である。なお、第３の層以降は従来のタングステンプラグによる接続孔の形成とアルミ配線の組み合わせにより配線を形成しても良い。
【００５５】
以上の工程を経て製造された半導体チップ１は、例えば接続端子２４が基板１０の裏面に露出するまで基板１０の裏面が研磨される。または、接続端子２４近傍まで基板１０を裏面から研磨した後、接続端子２４が露出するように基板１０の裏面にエッチングを行うことで、接続端子２４を基板１０の裏面から露出させてもよい。
そして、このように形成された半導体チップ１をその接続端子２４を介して複数積層して配線することにより、高密度実装が可能な三次元実装型（スタック型）の半導体装置が製造される。
【００５６】
なお、各半導体チップを積層するには、上下に配置された半導体チップの電極を、ハンダ等のロウ材１９（図１参照）によって電気的な導通を取りつつ、接合するようにしても良い。また、半導体装置本体部を接合するためだけの接着材を用いても良い。この接着剤は、液状又はゲル状の接着剤であってもよいし、シート状の接着シートであってもよい。接着剤は、エポキシ樹脂を主な材料とするものであってもよく、絶縁性のものであってもよい。
【００５７】
また、接着剤により半導体チップ同士を接合するだけではなく、電気的な導通を取る場合には、導電性物質を含んだ接着剤を用いても良い。この導電性物質は、例えば、ロウ材、ハンダ等の粒子で構成され、それらが接着材料中に分散している。こうすることで、被接続体同士の接合時に、その粒子が接合のロウとして働き、接合性をさらに著しく向上することができる。接着剤は、導電粒子が分散された異方性導電接着剤（ＡＣＡ）、例えば異方性導電膜（ＡＣＦ）や異方性導電ペースト（ＡＣＰ）であってもよい。異方性導電接着剤は、バインダに導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電接着剤のバインダとして、熱硬化性の接着剤が使用されることが多い。その場合には、配線パターンと電極との間に、導電粒子が介在して両者間の電気的な接続が図られる。
【００５８】
また、電極間の電気的な接続には、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダ等による金属接合を適用してもよい。例えば、電極にこれらの材料を設け、熱のみ、超音波振動のみ、又は超音波振動及び熱等を印加して両者を接合する。両者が接合されると、振動や熱によって電極に設けられた材料が拡散して金属接合が形成される。
【００５９】
以上のように積層されて形成される三次元実装型の半導体装置の最も下（又は最も上）に位置する半導体装置本体部の接続端子２４には、外部端子が接続される。この外部端子はハンダ又は金属等で形成することができるが、必ずしもこれらに制限される訳ではなく、導電性の部材で形成すればよい。また、ハンダボールは必ずしも必要ではなく、半導体装置本体部を基板上に実装して、半導体モジュールを構成してもよい。さらに、ハンダボールを形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で電気的な接続をとってもよい。
【００６０】
したがって、本実施形態によれば、回路部１６を形成する際に同時に接続端子２４が形成されるため、回路部の形成工程と導電部材の形成工程とを別工程で行なう従来の方法に比べて工程を簡略化でき、製造コストを低減できる。つまり、上述の方法では、従来の方法に比べて少なくとも回路部１６の層間絶縁膜内に配置される部分の接続端子の形成時間を短縮できるため、回路部の層数が大きく（即ち、基板上に形成される層間絶縁膜が厚く）なる程、工程時間の短縮という点で有利となる。
また、接続端子２４を構成する各導電層を複数の接続孔を介して導電接続しているため、上下接続における機械的，電気的安定性を高めることができる。
【００６１】
さらに、一の接続層内に設けられた複数の接続孔を、この接続層に隣接する接続層内に設けられた複数の接続孔と平面的に異なる位置に配置したため、機械的強度を更に向上できる。特に、隣接する接続層の各接続孔を平面視で千鳥状に配置したため、極めて機械的強度に優れた構造となる。具体的には、層状に設けられた複数の導電層の径を下層側から順に大きく構成し、同一接続層内に設けられた複数の接続孔を、これと下層側で接続される導電層の外周に沿って配置している。この場合、一の接続層内に設けられた複数の接続孔は、必然的に、この接続層に隣接する接続層内に設けられた複数の接続孔と平面的に異なる位置に配置されることとなる。このため、装置の機械的強度を維持しながら、接続孔の大きさや間隔等の設計自由度を高めることが可能となる。また、一つの接続層に属する複数の接続孔を、これに接続される導電層の外周位置に沿って設けることで、外部応力等による剥がれが生じにくくなる利点もある。
【００６２】
また、本実施形態では、各導電層２４１〜２４４及び接続層２４１ａ〜２４４ａが電極パッド２４５の直下に配置される（即ち、接続端子が平面視で電極パッド内に配置される）ため、電極パッドの形成位置とは異なる位置に接続端子２４を形成し再配置配線を用いてこれらを接続する構成に比べて基板の省スペース化を図ることができ、当該半導体チップの高機能化ないし小型化を実現できる。
【実施例２】
【００６３】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。図１５〜図１９は上記半導体装置１００を製造する一連の工程の内、本発明に関連した工程を断面図にて示す工程図である。なお、本実施形態において、上記第１実施形態と同様の部材については同じ符号を付し、その説明を省略する。
【００６４】
本実施形態の製造方法は、接続端子２４と各層の配線とを同時に形成する際に、更にこの配線を下層と導通させるための接続プラグを同時に形成するようにしたものである。
本実施形態では、まず、図１５（ａ）に示すように、公知の手法を用いて基板１０上にトランジスタ３０等の回路素子を有する第１の層を形成する。
次に、この第１の層の上に例えば硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる第１の層間絶縁膜１４を形成し、更に、この層間絶縁膜１４上に層間絶縁膜１４及び後述する工程で形成するハードマスク２９と異なるエッチング選択比を有し、かつ後述する工程で形成する接続端子２４の材料に対して拡散バリア性を有する絶縁膜、例えば窒化シリコン又は炭化シリコンからなる絶縁膜１５を形成する。
【００６５】
次に、基板上にレジスト７６を塗布し、パターニングにより、配線接続孔３５の形成される位置（配線接続孔形成予定部）Ｅ３に開口部７６ａを形成する。
次に、上記レジストをマスクとしてエッチングを行ない、開口部７６ａに位置する絶縁膜１５を除去する。図１５（ｂ）は、エッチング工程後、レジスト７６を除去した後の状態を示す断面図である。これにより、絶縁膜１５の上記開口部７６ａに対応する位置（即ち、配線接続孔形成予定部Ｅ３に対応する位置）に開口部１５ａが形成される。
【００６６】
次に、図１５（ｃ）に示すように、基板上にレジスト７７を塗布し、パターニングにより、接続端子形成予定部Ｅ１に開口部７７ａを形成する。なお、レジスト７７の開口部７７ａの形状は貫通孔１１の開口形状に応じて設定され例えば径６０μｍの円形開口部を有するものである。
次に、レジスト７７をマスクとしてエッチングを行ない、開口部７７ａに位置する絶縁膜１４，１５を除去する。図１６（ａ）は上記エッチング後、レジスト７７を除去した後の状態を示す断面図である。これにより、絶縁膜１４、５の上記開口部７７ａに対応する位置（即ち、接続端子形成予定部Ｅ１に対応する位置）に開口部Ｈ１が形成される。
【００６７】
次に、図１６（ｂ）に示すように、基板１０を穿孔するためのエッチング用ハードマスク２９を形成する。ハードマスク２９は、絶縁膜１５の上層面及び開口部Ｈ１の内面を覆う態様にて形成する。このようにハードマスク２９を全面形成したのち、開口部Ｈ１の底においてハードマスク２９を開口し、基板１０の表面を開口部Ｈ１に露出させる。
【００６８】
そして、この開口部を備えるハードマスク２９を用いて、ドライエッチングにより、図１７（ａ）に示すように基板１０を穿孔する。以上の工程が終了すると、残されたハードマスク２９が孔部Ｈ２よりも孔内側に突出しており、以降のプロセス上不都合となる。そのため、残されたハードマスク２９を全面エッチングすることにより、ハードマスク２９及び突出部２９ａを除去する。このとき、図１７（ｂ）に示すように、絶縁膜１５にてエッチングが止るようにハードマスク２９と絶縁膜１４に対してエッチング速度が速く、絶縁膜１５に対してエッチング速度が遅い、高選択比を有するエッチングを用いることが好ましい。また、図１７（ｂ）に示すように、絶縁膜１４、１５の開口部内壁に薄膜のハードマスク２９が残存するように、エッチングはドライエッチング等の異方性エッチングを用いることが好ましい。
【００６９】
次に、孔部Ｈ２内に絶縁膜の被覆処理を行ない、図１８（ａ）に示すように、基板１０，絶縁膜１４，１５に連通した孔部（Ｈ１，Ｈ２）の内部に絶縁膜２０を形成する。また、絶縁膜２０はプラズマＣＶＤ法により１〜３μｍ程度形成されたシリコン窒化膜であってもよい。また、前述のシリコン酸化膜とシリコン窒化膜を積層して１〜３μｍ形成することで、絶縁膜２０を形成してもよい。また、シリコン酸化膜とシリコン窒化膜とを積層して形成する場合には、シリコン酸化膜を形成した後に、シリコン窒化膜を形成することで、シリコン酸化膜をシリコン窒化膜よりも基板１０に近い位置に形成してもよい。
【００７０】
続いて、絶縁膜２０上にレジスト（図示略）を塗布する。このレジストは絶縁膜２０に第２の回路層の配線用の溝２８を形成し且つこの溝２８の直下に第１の回路層のトランジスタのドレイン部３２に通じる接続孔３５を形成するためのものである。したがって、まず、このレジストを塗布した後、パターニングにより溝形成予定部Ｅ２に対応する位置に開口部（図示略）を形成する。そして、このレジストをマスクとしてエッチングを行ない、上記開口部に位置する絶縁膜２０を除去して絶縁膜１５の表面をこの開口部に露出させる。これにより、トランジスタ３０のドレイン部３２の上方に位置する配線用の溝２８が形成される。その後、更にエッチングを続けると、絶縁膜１５の開口部１５ａを介して絶縁膜１４が除去され、トランジスタ３０のドレイン部３２が上記開口部に露出される。この際、例えば窒化シリコン又は炭化シリコンからなる絶縁膜１５がエッチストッパとして機能し、層間絶縁膜１４には絶縁膜１５の開口形状に応じた接続孔３５が形成される。図１８（ａ）はエッチング後、溝及び接続孔形成用のレジストを除去した後の状態を示す断面図である。
【００７１】
次に、図１８（ｂ）に示すように、ＣＶＤ法やスパッタリング法等の方法を用いて基板上にバリア層及びシード層を含む下地膜２２を形成する。これにより、下地膜２２は、溝２８，接続孔３５，孔部Ｈ１，Ｈ２の内部を十分にカバーして絶縁膜２０上に形成される。
【００７２】
下地膜２２の形成が終了すると、電気化学プレーティング（ＥＣＰ）法を用いて、孔部Ｈ１，Ｈ２の内部及び溝２８の内部を含む形にて下地膜２２上にメッキ処理を施す。そして、ＣＭＰ（化学的機械研磨）法等の方法を用いて絶縁部２０から突出する不要な銅及びバリア層を除去することで図１９のような状態が形成される。これにより、孔部Ｈ１，Ｈ２内部に導電部材である銅が埋め込まれると同時に溝２８内に配線４１が形成され、更に配線直下の接続孔３５内に、第１の層と第２の層とを導通させる接続プラグ４２が形成される。
【００７３】
第３の回路層以降についても同様に行なわれ、接続端子は各層の配線及び層間を接続する接続孔の形成と同時に一層ずつ継ぎ足す形で形成される。
そして、これ以降の工程は上記第１実施形態と同様であるため、その説明を省略する。
【００７４】
したがって、本実施形態でも、回路部１６を形成する際に同時に接続端子２４が形成されるため、従来の方法に比べて効率よくチップを製造できる。また、本実施形態では、各層の配線だけでなく、層間を接続する接続プラグ４２も接続端子２４と同時に形成されるため、このプラグの形成工程を別工程とする上記第１実施形態の方法に比べて更に製造効率を高めることができる。
【００７５】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上記第１実施形態では、凹部Ｈ３の形成を開口部６２ａの形成後としているが、これらの工程はどちらを先に行なってもよい。同様に、凹部Ｈ４の形成工程と開口部６５ａの形成工程はどちらを先に行なってもよい。また、上記実施形態では、凹部Ｈ３（又は凹部Ｈ４）の形成工程後にエッチバックにより絶縁膜６２（又は絶縁膜６４）の一部を開口して接続孔２４１ｂ（又は接続孔２４２ｂ）を形成している。しかし、この凹部の形成工程と接続孔の形成工程とはどちらを先に行なってもよく、例えば、凹部Ｈ３又はＨ４を形成する前に、エッチバックにより絶縁膜６２又は絶縁膜６４を開口して接続孔２４１ｂ又は接続孔２４２ｂを形成することも可能である。このような凹部の形成工程と接続孔の形成工程とにより、本発明の開口工程が行なわれる。
【００７６】
また、上記各実施形態では、基板孔の形成を回路部１６における一層目の素子を形成した後としているが、この基板孔Ｈ２の形成工程は２層目形成以降でも構わない。通常、このような半導体装置は複数の回路ブロックを備えており、上記回路部の配線として、素子近傍の極めて狭い範囲の導通を図るための「ローカル配線」と、単一の回路ブロック内において信号の授受を行なう「セミグローバル配線」と、各回路ブロック間を接続するための「グローバル配線」とを備えている。これらの配線は、ローカル配線，セミグローバル配線，グローバル配線の順に基板側から積層され、又、配線幅もこの順に太くなる。
【００７７】
仮に、最も細いローカル配線と、径が５０μｍ以上もある接続端子とを同時に形成した場合、孔部Ｈ１，Ｈ２内に導電部材を充填する間に配線上に導電部材が厚く形成され、これをＣＭＰ（化学的機械研磨）法等を用いて研磨する工程に長時間を要することとなる。このため、接続端子の形成は、ローカル配線形成工程以降に行なうことが好ましい。つまり、孔部Ｈ１，Ｈ２の形成工程はローカル配線形成工程以降に行ない、孔部Ｈ１，Ｈ２内への導電部材の充填をセミグローバル配線又はグローバル配線の形成と同時に行なうことで、接続端子２４をより効率的に形成することが可能となる。
【００７８】
また、上記実施形態では電極パッド２４ａの直下に接続端子を形成した例を挙げたが、パッドと接続端子とを基板上の異なる位置に形成し、これらを再配置配線により接続するようにしてもよい。この場合、強度を高めるために、再配置配線はチップの端に直線で設けることが好ましい。
【実施例３】
【００７９】
次に、本発明の半導体デバイス及びこれを備えた電子機器について説明する。
図２０は、本発明の半導体デバイスの一実施形態たる回路基板の概略構成を示す斜視図である。図２０に示すように、本実施の形態の半導体デバイス１０２は、上記半導体装置１００が回路基板１０１上に搭載された構成を具備している。
回路基板１０１には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０１には例えば銅等からなる配線パターンが所望の回路となるように形成されており、それらの配線パターンと半導体装置１００の配線パターンとが機械的に接続され、又は、上述した異方性導電膜を用いて電気的な導通がとられている。
【００８０】
また、本実施形態の半導体装置を具備した半導体デバイスを有する電子機器として、図２１にはノート型パーソナルコンピュータ２０１が示されている。図２０に示した半導体デバイスは各電子機器の筐体内部に配置される。
【００８１】
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１実施形態の半導体装置の概略断面図。
【図２】図１の半導体装置の一製造工程を示す断面模式図。
【図３】図２に続く、半導体装置の一製造工程を示す断面模式図。
【図４】図３に続く、半導体装置の一製造工程を示す断面模式図。
【図５】図４に続く、半導体装置の一製造工程を示す断面模式図。
【図６】図５に続く、半導体装置の一製造工程を示す断面模式図。
【図７】図６に続く、半導体装置の一製造工程を示す断面模式図。
【図８】図７に続く、半導体装置の一製造工程を示す断面模式図。
【図９】図８に続く、半導体装置の一製造工程を示す断面模式図。
【図１０】図９に続く、半導体装置の一製造工程を示す断面模式図。
【図１１】図１０に続く、半導体装置の一製造工程を示す断面模式図。
【図１２】図１１に続く、半導体装置の一製造工程を示す断面模式図。
【図１３】図１２に続く、半導体装置の一製造工程を示す断面模式図。
【図１４】図１３に続く、半導体装置の一製造工程を示す断面模式図。
【図１５】第２実施形態の半導体装置の一製造工程を示す断面模式図。
【図１６】図１５に続く、半導体装置の一製造工程を示す断面模式図。
【図１７】図１６に続く、半導体装置の一製造工程を示す断面模式図。
【図１８】図１７に続く、半導体装置の一製造工程を示す断面模式図。
【図１９】図１８に続く、半導体装置の一製造工程を示す断面模式図。
【図２０】本発明の半導体デバイスについて概略構成を示す斜視図。
【図２１】本発明の電子機器の概略構成を示す斜視図。
【符号の説明】
【００８３】
１…半導体チップ（半導体装置）、１０…半導体基板（基板）、１６…回路部、２０…絶縁膜、２４…接続端子、２８…溝、３５…配線接続孔、４０…配線、６１〜６６…絶縁膜、１００…三次元実装型半導体装置、１０２…半導体デバイス、２０１…電子機器、２４１〜２４４…導電層、２４１ａ〜２４４ａ…接続層、２４１ｂ〜２４４ｂ…接続孔、２４５…電極パッド（電極）、Ｅ１…接続端子形成予定部、Ｈ１…開口部、Ｈ３，Ｈ４…凹部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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