(57)【要約】【課題】トレンチ型キャパシタ構造の半導体記憶装置において、従来のデータ保持特性を維持しつつ動作速度を高速化すること、または従来の動作速度を維持しつつデータ保持特性を向上させることを可能にする。【解決手段】トランジスタのソース（またはドレイン）５とトレンチ型キャパシタのトレンチ内部に形成される蓄積電極１とを接続する多結晶シリコン部４と、その多結晶シリコン部４とその周囲に位置するシリコン基板１１との間に形成される絶縁物１３とを備える半導体記憶装置において、前記絶縁物１３の比誘電率をシリコン酸化膜の比誘電率よりも小さくする。【選択図】        図１
2004356364.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのトランジスタと一つのトレンチ型キャパシタとからなるメモリセルを有した半導体記憶装置であって、
前記トランジスタのソースまたはドレインと前記トレンチ型キャパシタのトレンチ内部に形成される蓄積電極とを接続する多結晶シリコン部と、
前記多結晶シリコン部とその周囲に位置するシリコン基板との間に形成される絶縁物とを備えるとともに、
前記絶縁物は、その比誘電率がシリコン酸化膜の比誘電率よりも小さい
ことを特徴とする半導体記憶装置。
【請求項２】
前記絶縁物は、前記シリコン酸化膜よりも比誘電率の小さい材料によって形成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記絶縁物は、シリコン酸化膜と当該シリコン酸化膜よりも比誘電率の小さい材料からなる膜との複合体によって形成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記絶縁物は、その全領域または一部領域に及ぶ中空部分を有している
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、ＤＲＡＭは、各セルが一つのトランジスタと一つのキャパシタとを有してなることが知られているが、そのキャパシタの構造として、シリコン基板表面にキャパシタを形成するプレーナ型や、シリコン基板上方にキャパシタを形成するスタック型ではなく、シリコン基板中にキャパシタを形成するトレンチ型のものが提案されている（例えば、特許文献１参照）。
【０００３】
図１９は、トレンチ型のキャパシタ構造の一例を示す説明図である。図例のように、従来のトレンチ型のキャパシタ構造では、蓄積電極として機能する多結晶シリコン（以下、「第１の多結晶シリコン」という）１と、その対向電極として機能する埋め込みプレート２とを備えているとともに、これらの間に容量絶縁膜３が形成されている。そして、第１の多結晶シリコン１は、これとは別の多結晶シリコン（以下、「第２の多結晶シリコン」という）４を介して、トランジスタのＮ型拡散層５と接続されている。つまり、第１の多結晶シリコン１とＮ型拡散層５との電気的接続を確保するために第２の多結晶シリコン４が設けられている。なお、Ｎ型拡散層５と第２の多結晶シリコン４との間には、抵抗を低減させるために、Ｎ型拡散層５とは別のＮ型不純物６がドーピングされている。また、トランジスタは、一方のＮ型拡散層５が上述したようにトレンチ型のキャパシタに接続されているのに対し、他方のＮ型拡散層７にはコンタクトホール内に充填されたコンタクトプラグ８を介して配線９が接続されている。
【０００４】
このような構造のトレンチ型キャパシタを備えたＤＲＡＭにおいて、例えばメモリセルに“１”データを記憶させる（書き込む）場合には、先ず配線９の電位がハイレベルに上昇し、次いでトランジスタのゲート電極１０の電位が上昇する。すると、ゲート電極１０下部のシリコン基板１１表面にチャネルが形成され、Ｎ型拡散層５、それと接続されている第２の多結晶シリコン４および蓄積電極である第１の多結晶シリコン１の各電位が、配線９の電位であるハイレベルにまで上昇する。このとき、埋め込みプレート２の電位は、ハイレベルの１／２またはグランドレベルである。したがって、これら蓄積電極と対向電極との間の電位差によって、トレンチ型キャパシタには電荷が蓄積された状態となる。その後、ゲート電極１０の電位をグランドレベルにまで引き下げてチャネルを消失させれば、キャパシタに電荷を保持させた状態となり、メモリセルに“１”データが書き込まれることになる。
【０００５】
このように、メモリセルに“１”データが書き込まれている状態では、蓄積電極である第１の多結晶シリコン１、それに接続されている第２の多結晶シリコン４、Ｎ型不純物６、Ｎ型拡散層５の全てが同電位となっている。通常、書き込みが終了した直後は、これらの電位がハイレベルである。ところが、ＰＮ接合リーク、容量絶縁膜リーク、トランジスタのオフリーク等のリーク電流によって、キャパシタに蓄積されていた電荷は、徐々に減少する。そして、センスアンプでの読み出しができるレベルを下回ってしまうと、“１”データは破壊されてしまうことになる。このような電荷の保持特性は、ＤＲＡＭの諸特性の中でも極めて重要な特性の一つであり、データを書き込んでからデータが破壊されてしまうまでの保持時間をできるだけ長くすることが特性を向上させる上で重要である。
【０００６】
“１”データを破壊する原因となる各種リークについては、これらを纏めてセルリークと呼ぶことがある。キャパシタにおける電荷の保持時間を長くするためには、セルリークを極力低減させることが必要となるが、そのセルリークの成分の一つに縦リークと呼ばれるリークパスがある。これは、Ｎ型不純物６がドーピングされた領域から埋め込みプレート２へと、第２の多結晶シリコン４の外側におけるシリコン基板１１内を、その第２の多結晶シリコン４に沿って電荷がリークするものであり、Ｎ型不純物６による領域、埋め込みプレート２による領域、第２の多結晶シリコン４をそれぞれソース・ドレイン領域、ゲート電極と見立てることができるため、寄生トランジスタリークとも呼ばれる。
【０００７】
この寄生トランジスタリークと呼ばれる縦リークを低減するためには、第２の多結晶シリコン４に沿ったシリコン基板１１の表面の電荷密度を小さくする必要がある。そのために、通常、トレンチ型のキャパシタ構造では、第２の多結晶シリコン４とシリコン基板１１との間に、例えばシリコン酸化膜（ＳｉＯ２）からなる絶縁物（以下、この絶縁物を「カラー」という）１２が形成されている。
【０００８】
【特許文献１】
特開平５−６９６７号公報
【０００９】
【発明が解決しようとする課題】
ところで、寄生トランジスタリークと呼ばれる縦リークを低減する上では、カラー１２の膜厚を厚くすることが有効である。ゲート電極として機能する第２の多結晶シリコン４に印加されている電圧によってカラー１２とシリコン基板１１との界面の表面電荷密度を小さくする作用が期待でき、結果としてカラー１２に沿ってシリコン基板１１の表面を流れる電流が小さくなるからである。
【００１０】
ただし、カラー１２の膜厚を厚くすると、必然的に第２の多結晶シリコン４が埋設される部分の空間が狭くなり、結果として第２の多結晶シリコン４の縦方向単位長さあたりの体積が減少し、その部分の電気抵抗が上昇してしまう。つまり、蓄積電極として機能する第１の多結晶シリコン１とトランジスタのＮ型拡散層５とを結ぶ経路の電気抵抗が高くなってしまう。この経路の電気抵抗が高くなると、ＤＲＡＭの諸特性の中で重要な特性の一つであるデータの書き込み、読み出し速度が低下してしまうという問題が生じる。これは、“１”データを書き込んだり読み出したりするためにはキャパシタとトランジスタとの間で電荷を移動させる必要があるが、その経路の電気抵抗が高くなると電荷の移動に長時間を要するようになるからである。また、高速でデータの書き込みや読み出しが要求されるＤＲＡＭにおいては、これらの速度が規格を下回ってしまう可能性が高くなり、結果として歩留まりの低下を招くという問題も生じ得る。
【００１１】
このように、トレンチ型のキャパシタ構造に対しては、データ保持時間の観点からカラー１２の厚膜化が求められる一方、動作速度の観点からはカラー１２の薄膜化が求められる。つまり、データ保持特性と動作速度との間には典型的なトレードオフの関係が成立している。
【００１２】
そこで、本発明は、トレードオフの関係を改善して、例えば従来のデータ保持特性を維持しつつ動作速度を高速化すること、または従来の動作速度を維持しつつデータ保持特性を向上させることが可能である、半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、上記目的を達成するために案出された半導体記憶装置である。すなわち、少なくとも一つのトランジスタと一つのトレンチ型キャパシタとからなるメモリセルを有した半導体記憶装置であって、前記トランジスタのソースまたはドレインと前記トレンチ型キャパシタのトレンチ内部に形成される蓄積電極とを接続する多結晶シリコン部と、前記多結晶シリコン部とその周囲に位置するシリコン基板との間に形成される絶縁物とを備えるとともに、前記絶縁物は、その比誘電率がシリコン酸化膜の比誘電率よりも小さいことを特徴とするものである。
【００１４】
一般に、トランジスタにおいて、ゲート電極にある電圧を印加した場合、ゲート絶縁膜に接するシリコン基板表面における表面電荷密度の大きさは、当該ゲート絶縁膜の比誘電率に比例し、当該ゲート絶縁膜の膜厚に反比例するという性質がある。
上記構成の半導体記憶装置では、トランジスタのソースまたはドレインとトレンチ内部の蓄積電極とをそれぞれソース・ドレイン領域、これらを接続する多結晶シリコン部をゲート電極、これとシリコン基板との間に形成された絶縁物をゲート絶縁膜と見立てることができる。すなわち、これらによって寄生トランジスタが構成され得る。
ところが、上記構成の半導体記憶装置によれば、絶縁物の比誘電率がシリコン酸化膜の比誘電率よりも小さい。そのため、絶縁物がシリコン酸化膜によって形成されている場合に比べて、キャパシタにおけるデータ保持特性を向上させることが可能である。なぜならば、比誘電率が小さくなることで、絶縁物に接するシリコン基板表面の表面電荷密度も小さくなり、トランジスタのソースまたはドレインとトレンチ内部の蓄積電極との間の縦リークが減少するからである。さらには、絶縁物がシリコン酸化膜によって形成されている場合に比べて、多結晶シリコン部を通じた電荷の移動を高速化させることが可能である。なぜならば、比誘電率が小さくなることで、絶縁物の薄膜化が可能となり、結果的に多結晶シリコン部の縦方向単位長さ当たりの体積が増加し、その部分の電気抵抗が小さくなるからである。
【００１５】
【発明の実施の形態】
以下、図面に基づき本発明に係る半導体記憶装置について説明する。ただし、ここでは、半導体記憶装置として、各メモリセル毎に一つのトランジスタと一つのトレンチ型キャパシタとを有してなるＤＲＡＭを例に挙げて説明する。
【００１６】
〔第１の実施の形態〕
先ず、請求項１，２に記載の発明に係る半導体記憶装置について説明する。図１は、本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの構成例を示す説明図である。なお、図中において、従来（図１９参照）と同様の構成要素については、同一の符号を付している。
【００１７】
図例のように、本実施形態で説明するメモリセルも、トレンチ型のキャパシタ構造のものである。すなわち、蓄積電極として機能する第１の多結晶シリコン１と、その対向電極として機能する埋め込みプレート２とを備えているとともに、これらの間に容量絶縁膜３が形成されている。そして、第１の多結晶シリコン１と、トランジスタのＮ型拡散層５とは、これらを接続するための多結晶シリコン部である第２の多結晶シリコン４を介して接続されている。なお、Ｎ型不純物６、トランジスタのＮ型拡散層７、コンタクトホール内に充填されたコンタクトプラグ８、配線９等についても、従来（図１９参照）と略同様である。
【００１８】
ところで、ここで説明するトレンチ型のキャパシタ構造では、第２の多結晶シリコン４とその周囲に位置するシリコン基板１１との間に形成された絶縁物であるカラー１３が、その比誘電率がシリコン酸化膜（ＳｉＯ２）の比誘電率よりも小さく形成されている点に大きな特徴がある。具体的には、カラー１３が、ＳｉＯ２よりも比誘電率の小さい材料によって形成されている。比誘電率の小さい材料としては、例えばフッ素添加シリコン酸化膜（ＳｉＯＦ）または炭素添加シリコン酸化膜（ＳｉＯＣ）が挙げられる。
【００１９】
このような構成のトレンチ型キャパシタ構造において、キャパシタの蓄積電極である第１の多結晶シリコン１とトランジスタのＮ型拡散層５とを接続するのは、第２の多結晶シリコン４である。この第２の多結晶シリコン４における電気抵抗の大きさがキャパシタの充放電の時間、すなわちＤＲＡＭの書き込み動作および読み出し動作の速度を左右する。高速性能が要求される場合は第２の多結晶シリコン４の電気抵抗を低くする必要があるが、それを実現するためには、第２の多結晶シリコン４の縦方向単位長さ当たりの体積を大きくすればよい。したがって、カラー１３は、相対的にその膜厚をできる限り薄くすることが求められる。
【００２０】
一方、寄生トランジスタリークとも呼ばれる縦リーク、すなわちＮ型拡散層５やＮ型不純物６がドーピングされた領域と埋め込みプレート２との間における縦リークを低減し、キャパシタにおけるデータ保持時間を長くするためには、カラー１３に沿ったシリコン基板１１表面の電荷密度を小さくする必要がある。そのためには、カラー１３を厚膜化して、第２の多結晶シリコン４に印加されている電圧によるカラー１３とシリコン基板１１との界面の表面電荷密度を小さくすることが考えられる。
【００２１】
このように、トレンチ型のキャパシタ構造に対しては、動作速度の観点からカラーの薄膜化が求められ、データ保持時間の観点からカラーの厚膜化が求められるのが一般的である。
【００２２】
ところが、ここで説明するトレンチ型のキャパシタ構造では、例えば従来のデータ保持特性を維持しつつ動作速度を高速化することが可能である。なぜならば、カラー１３の比誘電率が従来用いられていたＳｉＯ２の比誘電率よりも小さいため、その薄膜化が可能となり、結果的に第２の多結晶シリコン４の縦方向単位長さ当たりの体積が増加し、その部分の電気抵抗が小さくなるからである。つまり、比誘電率εのＳｉＯ２ではなく、比誘電率εｒ（ただし、ε＞εｒ）の材料によりカラー１３を形成すれば、カラー１３の膜厚は、εｒ／εに薄くすることができる。このことにより、第２の多結晶シリコン４が埋設される部分の空間が広くなり、結果として第２の多結晶シリコン４の縦方向単位長さあたりの体積が増加し、その部分、すなわち蓄積電極である第１の多結晶シリコン１とトランジスタのＮ型拡散層５とを結ぶ経路の電気抵抗を低くすることができるのである。
【００２３】
また、ここで説明するトレンチ型のキャパシタ構造では、例えば従来の動作速度を維持しつつデータ保持特性を向上させることが可能である。なぜならば、カラー１３の比誘電率が従来用いられていたＳｉＯ２の比誘電率よりも小さいため、従来と同じ膜厚でもカラー１３とシリコン基板１１との界面の表面電荷密度が小さくなり、その結果縦リークが減少するからである。一般に、トランジスタにおいて、ゲート電極にある電圧を印加した場合、ゲート絶縁膜に接するシリコン基板表面における電荷密度の大きさは、ゲート絶縁膜の比誘電率に比例し、ゲート絶縁膜の膜厚に反比例するという性質があるため、その表面電荷密度を小さくしたい場合には、ゲート絶縁膜の比誘電率を小さくすることによって達成可能である。つまり、寄生トランジスタのゲート絶縁膜として機能するカラー１３の比誘電率を小さくすることによって、シリコン基板１１表面の電荷密度を小さくすることができ、結果として寄生トランジスタリークと呼ばれる縦リークの減少が可能となるのである。
【００２４】
次に、以上のようなトレンチ型キャパシタ構造のメモリセルを有したＤＲＡＭの製造方法について説明する。図２〜１３は、本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図である。
【００２５】
上述したＤＲＡＭの製造にあたっては、先ず、図２に示すように、シリコン基板１１上に、例えば３００ｎｍ厚のシリコン窒化膜１４をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で成膜し、続いてフォトリソグラフィー手法によりトレンチキャパシタを形成する部分のみが開口しているレジスト膜１５を形成する。開口の寸法は、例えば直径０．３μｍとする。なお、シリコン基板１１とシリコン窒化膜１４との間には、１０ｎｍ程度の薄いシリコン酸化膜を挟んでもよい。
【００２６】
そして、図３に示すように、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によってシリコン窒化膜１４およびシリコン基板１１をエッチングしてディープトレンチ１６を形成し、その後レジスト膜１５を除去する。ディープトレンチ１６は、深ければ深いほどキャパシタ容量が増加して好ましい。例えば５μｍの深さのディープトレンチ１６を形成することが考えられる。
【００２７】
ディープトレンチ１６の形成後は、図４に示すように、ヒ素ガラス膜１７を全面にＣＶＤ法で成膜する。膜厚は、例えば５０ｎｍとする。その後、全面にレジスト膜を途布し、ＲＩＥまたは酸素アッシングにより全面にエッチバックして、将来埋め込みプレート２を形成する予定の部分のみにレジスト膜１８が残存するようにする。このとき、エッチバック後のシリコン基板１１の上面からレジスト膜１８の表面までの深さは、例えば１．５μｍとする。
【００２８】
その後は、図５に示すように、フッ酸溶液を用いてレジスト膜１８で覆われていない部分のヒ素ガラス膜１７をエッチング除去する。そして、レジスト膜１８を除去し、例えば窒素雰囲気中で１０００℃１時間の熱処理を施すことによって、ヒ素ガラス膜１７中からシリコン基板１１へヒ素を固相拡散させて埋め込みプレート２を形成する。
【００２９】
埋め込みプレート２の形成後は、図６に示すように、フッ酸溶液を用いてヒ素ガラス膜１７を全面除去した後に容量絶縁膜３をＣＶＤ法で成膜する。容量絶縁膜３としては、例えば膜厚５ｎｍのシリコン窒化膜を成膜し、さらに膜質を改善するために例えば酸素雰囲気中で１０００℃１０分の酸化処理を施したものが挙げられる。そして、第１の多結晶シリコン１を、ディープトレンチ１６が完全に埋設される膜厚、例えば３００ｎｍの膜厚で全面に成膜する。この第１の多結晶シリコン１には、抵抗を低くするためにヒ素またはリンなどのＮ型不純物を予め例えば１Ｅ２０ａｔｏｍｓ／ｃｍ３程度の濃度でドーピングしておく。その後、第１の多結晶シリコン１をＲＩＥによって全面にエッチバックし、蓄積電極となる部分以外を除去する。このとき、エッチバック後におけるシリコン基板１１上面から第１の多結晶シリコン１の表面までの深さは、例えば１．５μｍとする。
【００３０】
その後は、図７に示すように、例えば１５０℃に加熱したリン酸溶液を用いて、第１の多結晶シリコン１が埋設されていない部分の容量絶縁膜３をエッチング除去し、そのエッチング除去後の全面にカラー１３の材料である第１の絶縁膜１９をＣＶＤ法で成膜する。
【００３１】
このとき、第１の絶縁膜１９の膜種としては、ＳｉＯ２よりも比誘電率が小さなＳｉＯＦ膜を用いる。この場合、ＳｉＯ２の比誘電率が３．９であるのに対し、ＳｉＯＦの比誘電率は３．３と低いため、抵抗低減を目的とするならば、その膜厚は、ＳｉＯ２による場合の３．３／３．９にすることができる。すなわち、従来よりも１５％程度薄膜化することができ、ＳｉＯ２による場合の膜厚が５０ｎｍであったならば、ＳｉＯＦ膜では４３ｎｍへと薄膜化が可能となる。
【００３２】
また、第１の絶縁膜１９の膜種としては、ＳｉＯ２よりも比誘電率が小さなＳｉＯＣ膜を用いてもよい。この場合、ＳｉＯ２の比誘電率が３．９であるのに対し、ＳｉＯＣの比誘電率は２．８とさらに低いため、抵抗低減を目的とするならば、その膜厚は、ＳｉＯ２による場合の２．８／３．９にすることができる。すなわち、従来よりも２８％程度薄膜化することができ、ＳｉＯ２による場合の膜厚が５０ｎｍであったならば、ＳｉＯＣ膜では３６ｎｍへと薄膜化が可能となる。
【００３３】
そして、第１の絶縁膜１９の成膜後は、ＲＩＥによりその第１の絶縁膜１９を全面にエッチバックして第１の多結晶シリコン１の上面を露出させる。次いで、全面にレジスト膜２０を途布し、ＲＩＥまたは酸素アッシングによりそのレジスト膜２０を全面にエッチバックして、将来蓄積電極（第１の多結晶シリコン１）がトランジスタのＮ型拡散層５と接続される部分が露出されるようにする。エッチバック後のシリコン基板１１上面からレジスト膜２０の表面までの深さは、例えば０．２μｍとする。
【００３４】
その後は、図８に示すように、フッ酸溶液を用いてレジスト膜２０で覆われていない部分の第１の絶縁膜１９をエッチング除去し、カラー１３を形成する。カラー１３を形成したら、レジスト膜２０を除去し、第２の多結晶シリコン４をカラー１３の内側が完全に埋設される膜厚、例えば２５０ｎｍの膜厚で全面に成膜する。この第２の多結晶シリコン４には、電気抵抗を低くするためにヒ素またはリン等のＮ型不純物を予め例えば１Ｅ２０ａｔｏｍｓ／ｃｍ３程度の濃度でドーピングしておく。その後、第２の多結晶シリコンをＲＩＥによって全面にエッチバックし、シリコン基板１１の上面から第２の多結晶シリコン４の表面までの深さが例えば５０ｎｍとなるようにする。そして、例えばフォトリソグラフィー手法によりトレンチ分離を形成するためのレジスト膜２１を形成する。このとき、トレンチ分離が形成されない部分、すなわちアクティブ領域が形成される部分にのみ、レジスト膜２１が残るようにする。
【００３５】
レジスト膜２１を形成したら、続いて、図９に示すように、レジスト膜２１をマスクとしてシリコン基板１１、第２の多結晶シリコン４、カラー１３をエッチングし、深さが例えば３００ｎｍのトレンチ２２を形成する。このときに用いるＲＩＥは、シリコンとカラー１３の材料とのエッチング速度が同程度となるような条件とする。その後、レジスト膜２１を除去し、トレンチ２２の表面を例えば１０００℃の酸素雰囲気で１０ｎｍの厚さだけ酸化し、そのトレンチ２２の表面にシリコン酸化膜２３を形成する。この酸化工程によって第２の多結晶シリコン４中にドーピングされていたヒ素がシリコン基板１１中に熱拡散し、これによりＮ型不純物６の領域が形成されることになる。
【００３６】
その後は、図１０に示すように、高密度プラズマＣＶＤ法を用いてシリコン酸化膜２３をトレンチ２２の内部が完全に充填されるように成膜する。このときの膜厚は、例えば５００ｎｍとする。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いてシリコン酸化膜２３の不要部分を研磨除去し、シリコン窒化膜１４の表面を露出させる。さらに、必要に応じてフッ酸溶液を用いてトレンチ２２に埋設したシリコン酸化膜２３の表面高さを調節する。その後、例えば１５０℃に加熱したリン酸溶液を用いてシリコン窒化膜１４をエッチング除去する。これらにより、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）２４が形成されることになる。
【００３７】
ＳＴＩ２４の形成後は、図１１に示すように、シリコン基板１１の表面を熱酸化し、例えば厚さ１０ｎｍのシリコン酸化膜２５を形成する。そして、イオン注入法を用いてＮウェル２６を形成する。このときのイオン注入は、例えばリンを１．５ＭｅＶの加速で１Ｅ１３ａｔｏｍｓ／ｃｍ２の量を注入する条件とする。さらに、その後、イオン注入法を用いてＰウェル２７を形成する。このときのイオン注入は、例えばボロンを３００ｋｅＶと１００ｋｅＶの加速でそれぞれ１Ｅ１３ａｔｏｍｓ／ｃｍ２の量を注入する条件とする。ただし、トランジスタのしきい値を調節するために、１０ｋｅＶの加速でボロンを適量イオン注入してもよい。
【００３８】
その後は、図１２に示すように、シリコン基板１１表面のシリコン酸化膜２５をフッ酸溶液で除去した後に熱酸化法を用いてゲート絶縁膜２８を形成する。ゲート絶縁膜２８の膜厚は、例えば７ｎｍとする。そして、ＣＶＤ法やリソグラフィー手法やＲＩＥ等を用いてゲート電極１０を形成し、リンをイオン注入することによって自己整合的にＮ型拡散層５，７を形成する。このときのイオン注入は、例えばリンを３０ｋｅＶの加速で２Ｅ１３ａｔｏｍｓ／ｃｍ２の量を注入する条件とする。Ｎ型拡散層５，７の層抵抗を低くするために、Ｎ型拡散層５，７の表面にチタンシリサイドやコバルトシリサイド等の化合物を形成してもよい。その場合は、Ｎ型拡散層５，７とＰウェル２７との間の接合リーク電流が増加しないように、Ｎ型拡散層５，７の不純物濃度を濃くする必要がある。そのためには、リンの注入量を例えば５Ｅ１４ａｔｏｍｓ／ｃｍ２にすればよい。
【００３９】
そして、最後に、図１３に示すように、ＣＶＤ法およびＣＭＰ法によってシリコン酸化膜から成る層間絶縁膜２９を例えば５００ｎｍの厚さに形成し、その後フォトリソグラフィー手法とＲＩＥによってコンタクトホールを開口する。コンタクトホールを開口したら、リン等のＮ型不純物をドーピングした多結晶シリコンのＣＶＤ法およびＣＭＰ法によって、そのコンタクトホール内部にのみ多結晶シリコンから成るコンタクトプラグ８を形成する。コンタクトプラグ８を低抵抗化する必要がある場合は、タングステンのＣＶＤ法およびＣＭＰ法によってコンタクトホール内部にのみタングステンから成るコンタクトプラグを形成する。この場合は、Ｎ型拡散層７の表面にシリサイド化合物を形成しておく必要がある。そして、アルミニウムのスパッタ法、フォトリソグラフィー手法およびＲＩＥ等を用いて配線９を形成する。
【００４０】
これらの手順を経ることで、図１に示すような構成のＤＲＡＭのメモリセルが構成されるのである。
【００４１】
〔第２の実施の形態〕
次に、請求項１，３に記載の発明に係る半導体記憶装置について説明する。図１４は、本発明の第２の実施の形態におけるＤＲＡＭのメモリセルの構成例を示す説明図である。なお、ここでは、上述した第１の実施の形態との相違点についてのみ説明する。
【００４２】
図例のように、本実施形態で説明するトレンチ型のキャパシタ構造は、第２の多結晶シリコン４とシリコン基板１１との間に形成された絶縁物であるカラー３０が、従来または第１の実施の形態で説明したような単一の材料ではなく、シリコン酸化膜（ＳｉＯ２）と、そのＳｉＯ２よりも比誘電率の小さい材料からなる膜との複合体によって形成されている点に大きな特徴がある。具体的には、カラー３０は、ＳｉＯ２の膜３０ａと、例えばフッ素添加シリコン酸化膜（ＳｉＯＦ）または炭素添加シリコン酸化膜（ＳｉＯＣ）といった低誘電率膜３０ｂとが積層された複合体からなる。なお、複合体は、シリコン基板１１側（第２の多結晶シリコン４から遠い側）にＳｉＯ２が、第２の多結晶シリコン４側にＳｉＯＦまたはＳｉＯＣが、それぞれ配されているものとする。
【００４３】
このような構成のトレンチ型キャパシタ構造においても、複合体からなるカラー３０の全体としての比誘電率が、ＳｉＯ２単体の比誘電率よりも小さくなる。したがって、第１の実施の形態の場合と全く同様に、カラー３０の薄膜化が可能となり、結果的に第２の多結晶シリコン４の縦方向単位長さ当たりの体積が増加し、その部分の電気抵抗が小さくなる。さらには、シリコン基板１１表面の電荷密度を小さくすることができ、結果として寄生トランジスタリークと呼ばれる縦リークの減少が可能となる。
【００４４】
しかも、本実施形態で説明したカラー３０では、ＳｉＯ２とＳｉＯＦまたはＳｉＯＣとが積層された複合体からなるとともに、シリコン基板１１側にＳｉＯ２が配されているため、そのＳｉＯ２によって界面層が形成されることになる。すなわち、ＳｉＯＦまたはＳｉＯＣがＳｉＯ２に比べて界面準位が多く、これによってリークの発生可能性が高い材料であっても、シリコン基板１１側にＳｉＯ２による界面層が形成されるので、カラー３０全体としての比誘電率を抑えつつ、シリコン基板１１界面の固定電荷を低減することができるようになる。
【００４５】
ここで、以上のようなトレンチ型キャパシタ構造のメモリセルを有したＤＲＡＭの製造方法について説明する。上述した第１の実施の形態の場合と異なるのは、複合体からなるカラー３０のみである。このカラー３０の形成にあたっては、先ず、カラー３０を形成すべきシリコン基板１１と接する面に熱酸化法でシリコン酸化膜（ＳｉＯ２の膜）３０ａを形成し、その後に第１の実施の形態の場合と同様に低誘電率膜３０ｂを形成すればよい。これにより、図１４に示すような構成のＤＲＡＭのメモリセルが構成されることになる。
【００４６】
〔第３の実施の形態〕
次に、請求項１，４に記載の発明に係る半導体記憶装置について説明する。図１５および図１６は、本発明の第３の実施の形態におけるＤＲＡＭのメモリセルの構成例を示す説明図である。なお、ここでも、上述した第１または第２の実施の形態との相違点についてのみ説明する。
【００４７】
図１５に示すように、本実施形態で説明するトレンチ型のキャパシタ構造は、第２の多結晶シリコン４とシリコン基板１１との間に形成された絶縁物であるカラー３１が、その全領域に及ぶ中空部分３１ａを有している点に大きな特徴がある。ただし、中空部分３１ａは、必ずしもカラー３１の全領域に及んでいる必要はない。例えば、図１６に示すように、カラー３１の一部領域のみに設けられた中空部分３１ｂであってもよい。また、カラー３１の形成材料は、シリコン酸化膜（ＳｉＯ２）であることが考えられるが、第１の実施の形態で説明した比誘電率の小さい材料、または第２の実施の形態で説明した複合体からなるものであっても構わない。
【００４８】
このような構成のトレンチ型キャパシタ構造においては、カラー３１がその全領域または一部領域に及ぶ中空部分３１ａ，３１ｂを有している。中空部分３１ａ，３１ｂは、例えば真空であれば比誘電率が１．０であり、また酸素、窒素、二酸化炭素、アルゴン等の気体が充填されていたとしてもその比誘電率は１．０に近い。したがって、カラー３１が中空部分３１ａ，３１ｂを有していると、カラー３１の全体としての比誘電率は、形成材料がＳｉＯ２の場合であっても、そのＳｉＯ２の比誘電率である３．９に比べて大幅に小さなものとなる。
【００４９】
したがって、本実施形態で説明したトレンチ型キャパシタ構造によれば、第１または第２の実施の形態の場合と全く同様に、カラー３１の薄膜化が可能となり、結果的に第２の多結晶シリコン４の縦方向単位長さ当たりの体積が増加し、その部分の電気抵抗が小さくなる。さらには、シリコン基板１１表面の電荷密度を小さくすることができ、結果として寄生トランジスタリークと呼ばれる縦リークの減少が可能となる。
【００５０】
次に、以上のようなトレンチ型キャパシタ構造のメモリセルを有したＤＲＡＭの製造方法について説明する。図１７，１８は、本発明の第３の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図である。
【００５１】
上述したＤＲＡＭの製造にあたっても、カラー３１の形成、第２の多結晶シリコン４の成膜、トレンチ分離のためのレジスト膜２１の形成までは、上述した第１の実施の形態の場合と略同様である（図２〜図８参照）。ただし、カラー３１は、ＳｉＯ２によって形成されているものとする。
【００５２】
レジスト膜２１を形成したら、続いて、図１７に示すように、レジスト膜２１をマスクとしてシリコン基板１１、第２の多結晶シリコン４、カラー３１をエッチングし、深さが例えば３００ｎｍのトレンチ２２を形成する。その後、レジスト膜２１を除去し、フッ酸溶液を用いてカラー３１を全てエッチング除去し、そのカラー３１があった部分に空隙３２を形成する。ただし、図１６に示したように、カラー３１の一部領域のみに中空部分３１ｂを設ける場合には、カラー３１の上部のみをエッチング除去し、第１の多結晶シリコン１に近いカラー３１の下部は残すようにし、これによりカラー３１の一部のみを空隙３２としてもよい。
【００５３】
空隙３２の形成後は、図１８に示すように、トレンチ２２の表面を例えば１０００℃の酸素雰囲気で１０ｎｍの厚さだけ酸化し、そのトレンチ２２の表面にシリコン酸化膜２３を形成する。この酸化工程によって第２の多結晶シリコン４中にドーピングされていたヒ素がシリコン基板１１中に熱拡散し、これによりＮ型不純物６の領域が形成されることになる。それと同時に、カラー３１が除去された空隙３２に露出するシリコン基板１１の表面も酸化されるが、酸化膜厚がカラー膜厚よりも薄くなるように酸化条件を設定することにより、酸化後も依然として空隙３２は残存することになり、その空隙３２が中空部分３１ａ，３１ｂとなる。
【００５４】
その後は、上述した第１の実施の形態の場合と同様にして（図１０〜図１３参照）、ＳＴＩ２４、シリコン酸化膜２５、Ｎウェル２６、Ｐウェル２７、ゲート絶縁膜２８、ゲート電極１０、Ｎ型拡散層５，７、層間絶縁膜２９、コンタクトプラグ８および配線９を形成する。
【００５５】
これらの手順を経ることで、図１５または図１６に示すような構成のＤＲＡＭのメモリセルが構成されるのである。
【００５６】
なお、上述した第１〜第３の実施の形態では、本発明の実施の好適な具体例を挙げて説明したが、本発明はこれに限定されるものでないことは勿論である。特に、各構成要素の材質、成膜厚さ、形成手法等は、本発明の要旨を逸脱しない範囲で適宜変更しても構わない。
【００５７】
また、上述した第１〜第３の実施の形態では、本発明をＤＲＡＭに適用した場合を例に挙げて説明したが、メモリセル毎に一つのトランジスタと一つのトレンチ型キャパシタとを有してなるものであれば、他の半導体記憶装置についても同様に適用することが考えられる。
【００５８】
【発明の効果】
以上に説明したように、本発明によれば、絶縁物の比誘電率がシリコン酸化膜の比誘電率よりも小さいため、絶縁物がシリコン酸化膜によって形成されている場合に比べて、キャパシタにおけるデータ保持特性を向上させることができ、また多結晶シリコン部を通じた電荷の移動を高速化させることができる。したがって、従来のデータ保持特性を維持しつつ動作速度を高速化すること、または従来の動作速度を維持しつつデータ保持特性を向上させることが可能であり、寄生トランジスタリークと呼ばれる縦リークを低減しつつ、半導体記憶装置における諸特性の中で重要な特性の一つであるデータの書き込み、読み出し速度の高速化が可能になるという効果を奏する。また、高速でデータの書き込みや読み出しが要求されるＤＲＡＭにおいては、これらの速度の観点による歩留まりが向上するという効果も奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの構成例を示す説明図であり、（ａ）はその平面を示す図、（ｂ）はトランジスタのゲート電極に垂直な方向でアクティブ領域およびトレンチキャパシタの中心を通るＡ−Ａ′断面を示す図である。
【図２】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その１）である。
【図３】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その２）である。
【図４】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その３）である。
【図５】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その４）である。
【図６】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その５）である。
【図７】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その６）である。
【図８】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その７）である。
【図９】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その８）である。
【図１０】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その９）である。
【図１１】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その１０）である。
【図１２】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その１１）である。
【図１３】本発明の第１の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その１２）である。
【図１４】本発明の第２の実施の形態におけるＤＲＡＭのメモリセルの構成例を示す説明図であり、トランジスタのゲート電極に垂直な方向でアクティブ領域およびトレンチキャパシタの中心を通る断面を示す図である。
【図１５】本発明の第３の実施の形態におけるＤＲＡＭのメモリセルの構成例を示す説明図であり、トランジスタのゲート電極に垂直な方向でアクティブ領域およびトレンチキャパシタの中心を通る断面を示す図である。
【図１６】本発明の第３の実施の形態におけるＤＲＡＭのメモリセルの他の構成例を示す説明図であり、トランジスタのゲート電極に垂直な方向でアクティブ領域およびトレンチキャパシタの中心を通る断面を示す図である。
【図１７】本発明の第３の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その１）である。
【図１８】本発明の第３の実施の形態におけるＤＲＡＭのメモリセルの各製造工程を示す説明図（その２）である。
【図１９】従来におけるＤＲＡＭのメモリセルの構成例を示す説明図であり、トランジスタのゲート電極に垂直な方向でアクティブ領域およびトレンチキャパシタの中心を通る断面を示す図である。
【符号の説明】
１…第１の多結晶シリコン、２…埋め込みプレート、３…容量絶縁膜、４…第２の多結晶シリコン、５，７…Ｎ型拡散層、６…Ｎ型不純物、８…コンタクトプラグ、９…配線、１０…ゲート電極、１１…シリコン基板、１３，３０，３１…カラー、１４…シリコン窒化膜、１５，１８，２０，２１…レジスト膜、１６…ディープトレンチ、１７…ヒ素ガラス膜、１９…第１の絶縁膜、２２…トレンチ、２３，２５…シリコン酸化膜、２４…ＳＴＩ、２６…Ｎウェル、２７…Ｐウェル、２８…ゲート絶縁膜、２９…層間絶縁膜、３０ａ…シリコン酸化膜、３０ｂ…低誘電率膜、３１ａ，３１ｂ…中空部分、３２…空隙
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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