【手続補正書】
【提出日】平成15年10月1日(2003.10.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
溝型の素子分離構造によって半導体素子間が素子分離される半導体装置であって、
半導体基板と、
前記半導体基板に形成され、その上層部に第１の溝と前記第１の溝内に形成されたアライメント用絶縁膜とを有するアライメントマーク領域とを備え、前記アライメント用絶縁膜は前記第１の溝内の中心部を除く領域である周辺部に形成され、
前記半導体基板に形成され、複数の半導体素子間を絶縁分離する素子分離用絶縁膜を有する素子形成領域をさらに備え、前記素子分離用絶縁膜は前記半導体基板の上層部に形成された第２の溝内に充填され、前記第１の溝の中心部の底面は前記第２の溝の底面よりも深く形成され、
前記アライメント用絶縁膜の最上部と前記中心部の底面との間に高低差を設けたことを特徴とする、
半導体装置。
【請求項２】
前記アライメント用絶縁膜は前記周辺部のみに形成される、
請求項１記載の半導体装置。
【請求項３】
前記半導体基板は、下地基板と、前記下地基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたＳＯＩ層とを有するＳＯＩ基板を含み、
前記第１及び第２の溝は前記ＳＯＩ層を貫通して形成され、前記第１の溝の前記中心部はさらに前記埋め込み絶縁膜を一部除去して形成される、
請求項２記載の半導体装置。
【請求項４】
前記素子形成領域上に形成され、素子の動作制御を行う制御電極と、
前記制御電極及び前記第１の溝上を含む前記半導体基板に形成された層間絶縁膜と、
前記層間絶縁膜、前記第１の溝の前記中心部及び前記埋め込み絶縁膜を貫通して前記下地基板に達する第１の貫通孔と、
前記層間絶縁膜を貫通して前記制御電極に達する第２の貫通孔と、
前記第２の貫通孔を介して前記制御電極に電気的に接続される配線層と、
をさらに備える請求項３記載の半導体装置。
【請求項５】
前記下地基板上に半導体素子が形成されて構成される下地基板用素子形成領域をさらに備える、
請求項４記載の半導体装置。
【請求項６】
溝型の素子分離構造を有する半導体装置の製造方法であって、
(a)アライメントマーク領域及び素子形成領域を有する半導体基板を準備するステップと、
(b)前記半導体基板の前記アライメントマーク領域及び前記素子形成領域の上層部にそれぞれ第１及び第２の溝を同時に形成するステップとを備え、前記第１及び第２の溝の底面の形成深さは前記半導体基板の表面から同程度の深さに設定され、
(c)前記半導体基板上の全面に絶縁膜を形成するステップと、
(d)前記アライメントマーク領域の前記第１の溝外の周辺近傍領域に対応する前記絶縁膜上に少なくともレジストパターンを形成するステップと、
(e)前記レジストパターンをマスクとして前記絶縁膜を除去するステップと、
(f)前記レジストパターンを除去した後、前記絶縁膜をさらに除去するステップとを備え、前記ステップ(f)は、前記第１の溝内に前記絶縁膜が一部残り、かつ前記第２の溝内に埋め込まれた前記絶縁膜を残すように行われ、前記ステップ(f)後の前記第１の溝部分がアライメントマークとして規定され、
(g)前記半導体基板上の全面に電極層を形成するステップと、
(h)前記アライメントマークの位置を認識して、前記素子形成領域上に前記電極層をパターニングするステップとをさらに備え、
前記アライメントマークの前記第１の溝内における中心部とそれ以外の領域である周辺部との間に高低差を設けたことを特徴とする、
半導体装置の製造方法。
【請求項７】
前記ステップ(d)は、前記アライメントマーク領域の前記第１の溝に対応する前記絶縁膜上にさらに前記レジストパターンを形成し、
前記アライメントマークは前記ステップ(f)後に前記第１の溝内に残存する前記絶縁膜であるアライメント用絶縁膜を含み、前記周辺部上に形成される前記アライメント用絶縁膜の最上部が前記半導体基板の表面より高く、前記中心部上に形成される前記アライメント用絶縁膜の表面高さが前記半導体基板の表面高さより低くなるように形成することにより、前記アライメント用絶縁膜に高低差を設けたことを特徴とする、
請求項６記載の半導体装置の製造方法。
【請求項８】
前記ステップ(d)は、前記アライメントマーク領域の前記第１の溝の前記周辺近傍領域に対応する前記絶縁膜上にのみに前記レジストパターンを形成し、
前記ステップ(f)は、前記第１の溝の前記周辺部に前記絶縁膜を前記アライメント用絶縁膜として残存させ、前記第１の溝の前記中心部上の絶縁膜を全て除去するとともに前記第１の溝の前記中心部下の前記半導体基板の一部の領域をも除去するステップを含み、除去された前記半導体基板の一部の領域が前記第１の溝の最深部として規定され、
前記アライメントマークは前記アライメント用絶縁膜と前記第１の溝とを含み、前記アライメント用絶縁膜の最上部と前記第１の溝の前記最深部の底面との間に高低差を設けたことを特徴とする、
請求項６記載の半導体装置の製造方法。
【請求項９】
前記半導体基板は、下地基板と、前記下地基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたＳＯＩ層とを含み、
前記ステップ(b)は、前記第１及び第２の溝を前記ＳＯＩ層を貫通して形成するステップを含み、
前記ステップ(f)で除去された前記半導体基板の一部の領域は前記埋め込み絶縁膜の一部の領域を含む、
請求項８記載の半導体装置の製造方法。
【請求項１０】
前記ステップ(h)でパターニングされた前記電極層は、前記素子形成領域上に形成され、素子の動作制御を行う制御電極を含み、
(i)全面に層間絶縁膜を形成するステップと、
(j)前記第１の溝の前記中心部上及び前記制御電極上の前記層間絶縁膜にそれぞれ第１及び第２の貫通孔を形成するステップとをさらに備え、前記第１の貫通孔はさらに前記埋め込み絶縁膜を貫通して前記下地基板に到達するように形成され、
(k)前記第１及び第２の貫通孔を含む前記層間絶縁膜上に金属層を形成するステップと、
(l)前記金属層をパターニングして配線層を形成するステップとをさらに備える、
請求項９記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板は下地基板上回路領域をさらに有し、
前記ステップ(b)は、前記ＳＯＩ層を貫通して前記第１及び第２の溝の幅より大きい幅を有する第３の溝を形成するステップを含み、
ステップ(d)は、前記第３の溝上には前記レジストパターンを形成せず、
前記ステップ(f)は、前記第３の溝上の絶縁膜を全て除去するとともに、前記第３の溝下の前記埋め込み絶縁膜をも除去して、前記下地基板を露出させるステップを含む、
請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第２の溝は、比較的幅の狭い第１の回路用溝と比較的幅の広い第２の回路用溝とを含み、
前記素子形成領域は前記第１の回路用溝で素子分離される第１の回路形成領域と、前記第２の回路用溝で素子分離される第２の回路形成領域とを含み、
前記ステップ(d)は、前記第１の回路形成領域に対応する前記絶縁膜上に前記レジストパターンを形成せず、前記第２の回路形成領域に対応する前記絶縁膜上に前記レジストパターンを形成する、
請求項６記載の半導体装置の製造方法。
【請求項１３】
前記第１の回路形成領域はダイナミック型のメモリセルからなる領域を含み、
前記第２の回路形成領域は前記メモリセルを駆動する周辺回路を形成する領域を含む、
請求項１２記載の半導体装置の製造方法。
【請求項１４】
溝型の素子分離構造を有する半導体装置の製造方法であって、
(a)アライメントマーク領域及び素子形成領域を有する半導体基板を準備するステップを備え、前記半導体基板は、下地基板と、前記下地基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたＳＯＩ層をからなるＳＯＩ基板を含み、
(b)前記ＳＯＩ層を貫通して前記アライメントマーク領域及び前記素子形成領域にそれぞれ第１及び第２の溝を同時に形成するステップと、
(c)前記第１及び第２の溝を含む前記ＳＯＩ層上の全面に絶縁膜を形成するステップと、
(d)前記絶縁膜を除去するステップとをさらに備え、前記ステップ(d)は、前記第２の溝内に埋め込まれた前記絶縁膜を残し、かつ前記第１の溝内の周辺部に前記絶縁膜を前記アライメント用絶縁膜として残存させ前記第１の溝の中心部上の絶縁膜を全て除去するとともに、前記第１の溝の前記中心部下の前記埋め込み絶縁膜の一部の領域をも除去すように行われ、除去された前記半導体基板の一部の領域が前記第１の溝の最深部として規定され、
(e)前記半導体基板上の全面に電極層を形成するステップと、
(f)前記アライメントマークの位置を認識して、前記素子形成領域上に前記電極層をパターニングするステップとをさらに備え、
前記アライメント用絶縁膜の最上部と前記第１の溝の前記最深部の底面との間に高低差を設けたことを特徴とする、
半導体装置の製造方法。
【請求項１５】
前記第２の溝は比較的幅の狭い第１及び第２の回路用溝を含み、前記第２の回路用溝は複数の第２の回路用溝を含み、前記複数の第２の回路用溝は前記ＳＯＩ層を挟んで形成され、前記複数の第２の回路用溝間の前記ＳＯＩ層がダミー層として規定され、
前記素子形成領域は前記第１の回路用溝で素子分離される第１の回路形成領域と、前記複数の第２の回路用溝及び前記ダミー層によって素子分離される第２の回路形成領域とを含む、
請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記ステップ(f)でパターニングされた前記電極層は、前記素子形成領域上に形成され、素子の動作制御を行う制御電極を含み、
(g)全面に層間絶縁膜を形成するステップと、
(h)前記第１の溝及び前記制御電極上の前記中心部上の前記層間絶縁膜にそれぞれ第１及び第２の貫通孔を形成するステップとをさらに備え、前記１の貫通孔はさらに前記埋め込み絶縁膜を貫通し下地基板に到達するように形成され、
(i)前記第１及び第２の貫通孔を含む前記層間絶縁膜上に金属層を形成するステップと、
(j)前記金属層をパターニングして配線層を形成するステップとをさらに備える、
請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記半導体基板は下地基板上回路領域をさらに有し、
前記ステップ(b)は、前記ＳＯＩ層を貫通して前記第１及び第２の溝の幅より大きい幅を有する第３の溝を形成するステップを含み、
前記ステップ(d)は、前記第３の溝上の絶縁膜を全て除去するとともに、前記第３の溝下の前記埋め込み絶縁膜をも除去して、前記下地基板を露出させるステップを含む、
請求項１４記載の半導体装置の製造方法。
【請求項１８】
前記第１の回路形成領域はダイナミック型のメモリセルからなる領域を含み、
前記第２の回路形成領域は前記メモリセルを駆動する周辺回路を形成する領域を含む、
請求項１５記載の半導体装置の製造方法。
【請求項１９】
半導体素子が分離構造によって分離された半導体装置であって、
半導体基板と、
前記半導体基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、
前記ＳＯＩ層表面に配設された第１の溝と、前記第１の溝内に配設されたアライメント用絶縁膜とを有するアライメントマーク領域と、
前記ＳＯＩ層表面に配設されて、分離絶縁膜によって分離された少なくとも一つの素子を有する素子形成領域とを備え、前記少なくとも一つの素子は、動作制御を行う制御電極を有し、
前記アライメントマーク領域及び前記素子形成領域表面上を覆う層間絶縁膜と、
前記層間絶縁膜、前記第１の溝、及び前記埋め込み絶縁膜を貫通して前記半導体基板に達する第１の貫通孔と、
前記第１の貫通孔を介して前記制御電極に電気的に接続される第１の配線層と、
前記層間絶縁膜を貫通して前記制御電極に達する第２の貫通孔と、
前記第２の貫通孔を介して前記制御電極に電気的に接続される第２の配線層とをさらに備える、
半導体装置。
【請求項２０】
前記第１の溝の中央部は、前記埋め込み絶縁膜の表面を一括除去して形成される、
請求項１９記載の半導体装置。
【請求項２１】
前記層間絶縁膜は、前記第１の貫通孔表面に凹部を有することを特徴とする、
請求項１９記載の半導体装置。
【請求項２２】
半導体基板と、
前記半導体基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、
前記ＳＯＩ層表面に配設され、分離絶縁膜によって分離されて、動作制御を行う制御電極を有する少なくとも一つの素子と、
前記ＳＯＩ層及び前記少なくとも一つの素子表面上を覆う層間絶縁膜と、
前記層間絶縁膜、前記ＳＯＩ層及び前記埋め込み絶縁膜を貫通して前記半導体基板に達する第１の貫通孔と、
前記第１の貫通孔を介して前記半導体基板に電気的に接続される第１の配線層と、
前記層間絶縁膜を貫通して前記制御電極に達する第２の貫通孔と、
前記第２の貫通孔を介して前記制御電極に電気的に接続される第２の配線層とを備え、
前記第１の配線層は、前記ＳＯＩ層及び前記第２の配線層と、電気的に分離されていることを特徴とする、
半導体装置。
【請求項２３】
前記第１及び第２の配線層はアルミ層であることを特徴とする、
請求項２２記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置は、溝型の素子分離構造によって半導体素子間が素子分離され、半導体基板と、前記半導体基板に形成され、その上層部に第１の溝と前記第１の溝内に形成されたアライメント用絶縁膜とを有するアライメントマーク領域とを備え、前記アライメント用絶縁膜は前記第１の溝内の中心部を除く領域である周辺部に形成され、前記半導体基板に形成され、複数の半導体素子間を絶縁分離する素子分離用絶縁膜を有する素子形成領域をさらに備え、前記素子分離用絶縁膜は前記半導体基板の上層部に形成された第２の溝内に充填され、前記第１の溝の中心部の底面は前記第２の溝の底面より深く形成され、前記アライメント用絶縁膜の最上部と前記中心部の底面との間に高低差を設けている。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
また、請求項２記載の半導体装置において、前記アライメント用絶縁膜は前記周辺部のみに形成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
また、請求項１８記載の半導体装置の製造方法において、前記第１の回路形成領域はダイナミック型のメモリセルからなる領域を含み、前記第２の回路形成領域は前記メモリセルを駆動する周辺回路を形成する領域を含んでいる。
この発明に係る請求項１９記載の半導体装置は、半導体素子が分離構造によって分離され、半導体基板と、前記半導体基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、前記ＳＯＩ層表面に配設された第１の溝と、前記第１の溝内に配設されたアライメント用絶縁膜とを有するアライメントマーク領域と、前記ＳＯＩ層表面に配設されて、分離絶縁膜によって分離された少なくとも一つの素子を有する素子形成領域とを備え、前記少なくとも一つの素子は、動作制御を行う制御電極を有し、前記アライメントマーク領域及び前記素子形成領域表面上を覆う層間絶縁膜と、前記層間絶縁膜、前記第１の溝、及び前記埋め込み絶縁膜を貫通して前記半導体基板に達する第１の貫通孔と、前記第１の貫通孔を介して前記制御電極に電気的に接続される第１の配線層と、前記層間絶縁膜を貫通して前記制御電極に達する第２の貫通孔と、前記第２の貫通孔を介して前記制御電極に電気的に接続される第２の配線層とをさらに備えている。
また、請求項２０記載の半導体装置において、前記第１の溝の中央部は、前記埋め込み絶縁膜の表面を一括除去して形成される。
また、請求項２１記載の半導体装置において、  前記層間絶縁膜は、前記第１の貫通孔表面に凹部を有している。
この発明に係る請求項２２記載の半導体装置は、半導体基板と、前記半導体基板上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されたＳＯＩ層とを有するＳＯＩ基板と、前記ＳＯＩ層表面に配設され、分離絶縁膜によって分離されて、動作制御を行う制御電極を有する少なくとも一つの素子と、前記ＳＯＩ層及び前記少なくとも一つの素子表面上を覆う層間絶縁膜と、前記層間絶縁膜、前記ＳＯＩ層及び前記埋め込み絶縁膜を貫通して前記半導体基板に達する第１の貫通孔と、前記第１の貫通孔を介して前記半導体基板に電気的に接続される第１の配線層と、前記層間絶縁膜を貫通して前記制御電極に達する第２の貫通孔と、前記第２の貫通孔を介して前記制御電極に電気的に接続される第２の配線層とを備え、前記第１の配線層は、前記ＳＯＩ層及び前記第２の配線層と、電気的に分離されている。
また、請求項２３記載の半導体装置において、前記第１及び第２の配線層はアルミ層である。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
また、図３１に示すように、層間絶縁膜２４の膜厚を基板接続用コンタクトホールＣＴ１形成部分とゲート接続用コンタクトホールＣＴ２，４形成部分とで層間絶縁膜２４の膜厚を均一にすると、コンタクトホールＣＴ１〜ＣＴ４の形成長さがほぼ同一になるため、コンタクトホール形成時のエッチング条件のマージンが増大する。図３１の例では、コンタクトホールＣＴ１〜ＣＴ４にタングステン層２８を埋め込み、タングステン層２８上にアルミ層２５を形成している。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正の内容】
【０１１９】
このように、実施の形態５の半導体装置は、ＳＯＩ層２３に半導体素子を形成するとともに、下地基板２１にも半導体素子を直接形成することができる。ＳＯＩ層２３にディジタル回路、低消費電力用の半導体素子、下地基板２１にアナログ回路、高耐圧が必要な半導体素子（ＥＳＤ（Electric Static Discharge）耐性向上や高ドレイン耐圧向上が必要な入出力回路、センスアンプ、ワード線駆動回路や昇圧電位発生回路を構成するトランジスタ等）を形成することにより、用途に応じて下地基板２１及びＳＯＩ層２３のうちより適したほうに半導体素子を形成することができる。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置において、第１の溝の底面の中心部の底面をアライメント用絶縁膜の最上部との間に高低差を設けている。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１４６
【補正方法】変更
【補正の内容】
【０１４６】
したがって、ステップ(d)において、第２の回路形成領域上にレジストパターンを形成し、第１の回路形成領域上にレジストパターンを形成せずに、第１の回路形成領域上の絶縁膜を同時に除去すればよい。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１５７
【補正方法】変更
【補正の内容】
【０１５７】
請求項１７記載の半導体装置の製造方法において、ステップ(d)で下地基板を露出させ、ステップ(f)で下地基板回路領域上に電極層を形成するため、ＳＯＩ層上及び下地基板上それぞれに素子が形成された半導体装置を製造することができる。