(57)【要約】【課題】入出力回路における放電破壊箇所を回路的な手法で容易に特定する。【解決手段】保護回路１に設けた第１の切換手段６および第２の切換手段７、出力バッファ８に設けた第３の切換手段１１および第４の切換手段１２、入力回路１４に設けた第５の切換手段１７および第６の切換手段１８によって、入出力回路を構成する各トランジスタの基板端子を選択的にモニター（ＭＯＮ）端子に接続し、入出力（ＰＡＤ）端子とモニター端子との間がリーク電流パスになっているか否かをモニターすることにより、放電破壊箇所を特定する。【選択図】　図１
2004103878.tif 000002
【特許請求の範囲】
【請求項１】
外部回路と内部回路との信号伝送のために接続される入出力端子と、前記入出力端子との間に電圧を印加した際に流れるリーク電流の電圧特性を測定するためのモニター端子と、第１の電源端子と、前記第１の電源端子に印加される電位よりも低い電位が印加される第２の電源端子と、前記入出力端子にサージ電荷が印加された際に内部回路を保護する保護回路と、イネーブル信号により活性化され内部回路からの出力信号を伝達するプリバッファと、前記プリバッファからの出力信号を前記入出力端子に出力する出力バッファと、前記入出力端子からの入力信号を前記内部回路に供給する入力回路とを有する入出力回路であって、
前記保護回路は、
ドレインが前記入出力端子に接続され、ソースが前記第１の電源端子に接続された第１のＰチャネルＭＯＳトランジスタと、
ドレインが前記第１のＰチャネルＭＯＳトランジスタのゲートに接続され、ソースおよび基板が前記第１の電源端子に接続され、ゲートにオン電圧が印加される第２のＰチャネルＭＯＳトランジスタと、
ドレインが前記入出力端子に接続され、ソースが前記第２の電源端子に接続された第１のＮチャネルＭＯＳトランジスタと、
ドレインが前記第１のＮチャネルＭＯＳトランジスタのゲートに接続され、ソースおよび基板が前記第２の電源端子に接続され、ゲートにオン電圧が印加される第２のＮチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタの基板を、通常動作時には前記第１の電源端子に接続し、リーク電流の電圧特性測定時には前記モニター端子に接続する第１の切換手段と、
前記第１のＮチャネルＭＯＳトランジスタの基板を、通常動作時には前記第２の電源端子に接続し、リーク電流の電圧特性測定時には前記モニター端子に接続する第２の切換手段とを含んで構成され、
前記出力バッファは、
ドレインが前記入出力端子に接続され、ソースが前記第１の電源端子に接続され、ゲートに前記プリバッファからの出力信号が印加される第３のＰチャネルＭＯＳトランジスタと、
ドレインが前記入出力端子に接続され、ソースが前記第２の電源端子に接続され、ゲートに前記プリバッファからの出力信号が印加される第３のＮチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタの基板を、通常動作時には前記第１の電源端子に接続し、リーク電流の電圧特性測定時には前記モニター端子に接続する第３の切換手段と、
前記第３のＮチャネルＭＯＳトランジスタの基板を、通常動作時には前記第２の電源端子に接続し、リーク電流の電圧特性測定時には前記モニター端子に接続する第４の切換手段とを含んで構成され、
前記入力回路は、
ゲートが前記入出力端子に接続され、ソースが前記第１の電源端子に接続された第４のＰチャネルＭＯＳトランジスタと、
ゲートが前記第４のＰチャネルＭＯＳトランジスタのゲートに共通接続され、ソースが前記第２の電源端子に接続され、ドレインが前記第４のＰチャネルＭＯＳトランジスタのドレインに共通接続された第４のＮチャネルＭＯＳトランジスタと、
前記第４のＰチャネルＭＯＳトランジスタの基板を、通常動作時には前記第１の電源端子に接続し、リーク電流の電圧特性測定時には前記モニター端子に接続する第５の切換手段と、
前記第４のＮチャネルＭＯＳトランジスタの基板を、通常動作時には前記第２の電源端子に接続し、リーク電流の電圧特性測定時には前記モニター端子に接続する第６の切換手段とを含んで構成されたことを特徴とする入出力回路。
【請求項２】
請求項１記載の入出力回路における放電破壊箇所を特定する方法であって、
前記入出力端子に所定のサージ電荷を印加した後、前記入出力端子から前記第２の電源端子へと流れる異常電流が検出された場合に、前記入出力端子と前記モニター端子との間に、前記モニター端子の電位が前記入出力端子の電位よりも低くなるように可変電圧源を接続し、
前記第２の切換手段により前記第１のＮチャネルＭＯＳトランジスタの基板を前記モニター端子に接続し、前記可変電圧源の電圧を変化させながら、前記入出力端子から前記第２の切換手段を介して前記モニター端子へと流れるリーク電流の電圧特性を測定し、測定した結果に応じて、前記第１のＮ型ＭＯＳトランジスタのドレインと基板間に放電破壊が生じているか否かを判定する第１のステップを実行し、
前記第１のステップを実行した結果、放電破壊が生じていないと判定された場合、前記第４の切換手段により前記第３のＮチャネルＭＯＳトランジスタの基板を前記モニター端子に接続し、前記可変電圧源の電圧を変化させながら、前記入出力端子から前記第４の切換手段を介して前記モニター端子へと流れるリーク電流の電圧特性を測定し、測定した結果に応じて、前記第３のＮ型ＭＯＳトランジスタのドレインと基板間に放電破壊が生じているか否かを判定する第２のステップを実行し、
前記第２のステップを実行した結果、放電破壊が生じていないと判定された場合、前記第６の切換手段により前記第４のＮチャネルＭＯＳトランジスタの基板を前記モニター端子に接続し、前記可変電圧源の電圧を変化させながら、前記入出力端子から前記第６の切換手段を介して前記モニター端子へと流れるリーク電流の電圧特性を測定し、測定した結果に応じて、前記第４のＮ型ＭＯＳトランジスタのゲートと基板間に放電破壊が生じているか否かを判定する第３のステップを実行することを特徴とする入出力回路の放電破壊箇所特定方法。
【請求項３】
前記第３のステップを実行した結果、前記第４のＮ型ＭＯＳトランジスタのゲートと基板間に放電破壊が生じていないと判定された場合、前記第４のＮ型ＭＯＳトランジスタのゲートとソース間に放電破壊が生じていると判定することを特徴とする請求項２記載の入出力回路の放電破壊箇所特定方法。
【請求項４】
請求項１記載の入出力回路における放電破壊箇所を特定する方法であって、
前記入出力端子に所定のサージ電荷を印加した後、前記第１の電源端子から前記入出力端子へと流れる異常電流が検出された場合に、前記入出力端子と前記モニター端子との間に、前記モニター端子の電位が前記入出力端子の電位よりも高くなるように可変電圧源を接続し、
前記第１の切換手段により前記第１のＰチャネルＭＯＳトランジスタの基板を前記モニター端子に接続し、前記可変電圧源の電圧を変化させながら、前記モニター端子から前記第１の切換手段を介して前記入出力端子へと流れるリーク電流の電圧特性を測定し、測定した結果に応じて、前記第１のＰ型ＭＯＳトランジスタのドレインと基板間に放電破壊が生じているか否かを判定する第１のステップを実行し、
前記第１のステップを実行した結果、放電破壊が生じていないと判定された場合、前記第３の切換手段により前記第３のＰチャネルＭＯＳトランジスタの基板を前記モニター端子に接続し、前記可変電圧源の電圧を変化させながら、前記モニター端子から前記第３の切換手段を介して前記入出力端子へと流れるリーク電流の電圧特性を測定し、測定した結果に応じて、前記第３のＰ型ＭＯＳトランジスタのドレインと基板間に放電破壊が生じているか否かを判定する第２のステップを実行し、
前記第２のステップを実行した結果、放電破壊が生じていないと判定された場合、前記第５の切換手段により前記第４のＰチャネルＭＯＳトランジスタの基板を前記モニター端子に接続し、前記可変電圧源の電圧を変化させながら、前記モニター端子から前記第５の切換手段を介して前記入出力端子へと流れるリーク電流の電圧特性を測定し、測定した結果に応じて、前記第４のＰ型ＭＯＳトランジスタのゲートと基板間に放電破壊が生じているか否かを判定する第３のステップを実行することを特徴とする入出力回路の放電破壊箇所特定方法。
【請求項５】
前記第３のステップを実行した結果、前記第４のＰ型ＭＯＳトランジスタのゲートと基板間に放電破壊が生じていないと判定された場合、前記第４のＰ型ＭＯＳトランジスタのゲートとソース間に放電破壊が生じていると判定することを特徴とする請求項４記載の入出力回路の放電破壊箇所特定方法。
【請求項６】
前記入出力回路はさらに、外部からタイミング信号が入力される毎に前記第１から第６の切換手段を順番に制御して、リーク電流の電圧特性測定の対象とする１つのトランジスタの基板を前記モニター端子に接続し、それ以外のトランジスタの基板を前記第１または第２の電源端子に接続させるモード制御回路を備えたことを特徴とする請求項１記載の入出力回路。
【請求項７】
請求項６記載の入出力回路における放電破壊箇所を特定する方法であって、
前記入出力端子に所定のサージ電荷を印加した後、前記入出力端子を介して流れる異常電流が検出された場合には、前記入出力端子と前記モニター端子との間にされた可変電圧源の極性を前記タイミング信号が入力される毎に切り換えるステップと、
前記タイミング信号が入力される毎に、前記可変電圧源の電圧を変化させながら、前記モニター端子を介してリーク電流の電圧特性を測定し、測定した結果に応じて、前記トランジスタのドレインと基板間に放電破壊が生じているか否かを判定するステップとを含むことを特徴とする入出力回路の放電破壊箇所特定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタで構成した半導体集積回路（ＬＳＩ）の評価に関し、特に入出力回路において静電破壊（ＥＳＤ）が発生した箇所を特定する技術に関する。
【０００２】
【従来の技術】
入出力回路は、ＬＳＩの外部回路と内部回路との間で信号の伝達を行うと同時に、外来サージから内部回路を保護する働きをする。図１１Ａは、従来の入出力回路の構成例を示す回路図である。
【０００３】
図１１Ａにおいて、ＶＤＤは入出力回路の正電源端子、ＧＮＤは接地端子、ＰＡＤは外部回路とつながる入出力端子である。
【０００４】
１０１はＰＡＤ端子にサージ電荷が印加された際に内部回路を保護するＥＳＤ保護回路である。ＥＳＤ保護回路１０１は、ＰチャネルＭＯＳトランジスタ１０２、１０４と、ＮチャネルＭＯＳトランジスタ１０３、１０５とで構成される。ＰチャネルＭＯＳトランジスタ１０２は、そのドレインがＰＡＤ端子に接続され、そのソース及び基板がＶＤＤ端子に接続され、そのゲートはＰチャネルＭＯＳトランジスタ１０４のドレインに接続されている。ＰチャネルＭＯＳトランジスタ１０４は、そのソース及び基板がＶＤＤ端子に接続され、ゲートに論理ロウレベル（“Ｌ”）のオン電圧が印加されている。ＮチャネルＭＯＳトランジスタ１０３は、そのドレインがＰＡＤ端子に接続され、そのソース及び基板がＧＮＤ端子に接続され、そのゲートはＮチャネルＭＯＳトランジスタのドレインに接続されている。ＮチャネルＭＯＳトランジスタ１０５は、そのソース及び基板がＧＮＤ端子に接続され、そのゲートに論理ハイレベル（“Ｈ”）のオン電圧が印加されている。
【０００５】
１０６は出力バッファであり、ＰチャネルＭＯＳトランジスタ１０７とＮチャネルＭＯＳトランジスタ１０８とで構成される。ＰチャネルＭＯＳトランジスタ１０７は、そのドレインがＰＡＤ端子に接続され、そのソース及び基板がＶＤＤ端子に接続されている。ＮチャネルＭＯＳトランジスタ１０８は、そのドレインがＰＡＤ端子に接続され、そのソース及び基板がＧＮＤ端子に接続されている。
【０００６】
１０９はプリバッファであり、イネーブル信号ＥＮが論理ハイレベルである場合に活性化され、出力信号ＯＵＴをＰチャネルＭＯＳトランジスタ１０７とＮチャネルＭＯＳトランジスタ１０８のゲートに伝達する。プリバッファ１０９は通常ＣＭＯＳ回路で構成される。
【０００７】
１１０は入力回路であり、ＰチャネルＭＯＳトランジスタ１１１とＮチャネルＭＯＳトランジスタ１１２とで構成される相補型インバータとして機能する。ＰチャネルＭＯＳトランジスタ１１１は、そのゲートがＰＡＤ端子に接続され、そのソース及び基板がＶＤＤ端子に接続されている。ＮチャネルＭＯＳトランジスタ１１２は、そのゲートがＰＡＤ端子に接続され、そのソース及び基板がＧＮＤ端子に接続され、そのドレインはＰチャネルＭＯＳトランジスタ１１１のドレインに接続され、そこから内部ロジックのゲート等に入力信号ＩＮが供給される。
【０００８】
このように構成された入出力回路では、サージ印加試験や実使用時において放電破壊が発生する場合がある。従来、放電による破壊箇所を特定するために、入出力端子に電圧を印加した際に流入する電流値を測定し、その絶対値の印加電圧依存特性から回路中で破壊された可能性のある場所の推定を行う。
【０００９】
図１１Ｂは、図１１ＡのＰＡＤ端子にサージ電圧が印加された後に、入出力回路でのＥＳＤ破壊の有無を検査する回路の構成図である。図１１Ｂにおいて、ＶｃｃはＶＤＤ端子に与えられる電位で、例えば３．３Ｖや２．５Ｖであり、ＧＮＤ端子の電位は０Ｖである。
【００１０】
ＥＳＤ破壊検査では、ＰＡＤ端子にサージ電荷を印加した後、ＰＡＤ端子に可変電圧源（電圧Ｖｐａｄ）を接続し、０ＶからＶｃｃ間で電位をスイープさせて、ＰＡＤ端子に流入する電流量から破壊の有無を判定する。
【００１１】
破壊が発生していると判定した場合は、更にＰＡＤ端子に流入する電流の印加電圧依存性を調べ、その電流量と特性カーブから破壊箇所を推定する。ＰＡＤ端子への流入電流を測定する際に貫通電流が流れないように、出力バッファ１０６のＰチャネルＭＯＳトランジスタ１０７のゲートは論理ハイレベルに固定されて、そのソースとドレイン間が遮断され、ＮチャネルＭＯＳトランジスタ１０８のゲートは論理ロウレベルに固定されて、そのソースとドレイン間が遮断される。
【００１２】
ＰＡＤ端子に一定以上のサージ電荷が印加された際に発生する放電破壊は、ＰＡＤ端子にドレインが接続されたＭＯＳトランジスタではそのドレインとゲート間およびドレインと基板間で、またＰＡＤ端子にゲートが接続されたＭＯＳトランジスタではそのゲートとドレイン間、そのゲートとソース間、およびそのゲートと基板間でというように、隣接し接合されている端子あるいは非常に薄い酸化膜を挟んで隣接する端子間で多く発生し、放電破壊された端子間は線形なオーミック特性を持つ純抵抗となる。放電破壊で発生した寄生抵抗成分の抵抗値は破壊の度合いによって異なり、一定では無い。
【００１３】
以下では、入出力回路において放電破壊が発生した際の等価回路とリーク電流測定時の様子と電流の電圧依存特性について説明する。図１２Ａ、図１３、図１４、および図１５は、図１１Ａに示す入出力回路を構成するＮチャネルＭＯＳトランジスタが破壊された様子を示す等価回路図であり、かつリーク電流測定による破壊検査では破壊箇所が区別できないものである。
【００１４】
図１２Ａは、ＥＳＤ保護回路１０１を構成するＮチャネルトランジスタ１０３において、ＰＡＤ端子に接続されたドレインから基板に対して放電破壊が発生した場合の等価回路図である。図１２Ａにおいて、１２０は放電によって新たに発生した寄生抵抗成分（抵抗値ＲＥＳＤ）である。ＰＡＤ端子の電位Ｖｐａｄを０ＶからＶｃｃの間でスイープさせた場合、ＰＡＤ端子に接続されているトランジスタはすべて高インピーダンスであるが、寄生抵抗成分１２０を介してＧＮＤ端子に繋がる電流パスが存在するため、非破壊時よりも大きな電流が流れる。
【００１５】
図１２Ｂは、非破壊時と破壊発生時における電流の電圧依存特性を示すグラフである。図１２Ｂにおいて、破壊発生時には、ＰＡＤ端子に流入する電流Ｉｐａｄは寄生抵抗成分１２０の抵抗値ＲＥＳＤに依存する。ＲＥＳＤの値は破壊の度合いによって決まるため特定の値にならない。
【００１６】
図１３は、出力バッファ１０６を構成するＮチャネルトランジスタ１０８において、ＰＡＤ端子に接続されたドレインから基板に対して放電破壊が発生した場合の等価回路図である。図１３において、１２１は放電によって新たに発生した寄生抵抗成分である。図１３におけるＶｐａｄ−Ｉｐａｄ特性は、図１２Ｂに示す特性と同様に比例関係となる。
【００１７】
図１４は、入力回路１１０を構成するＮチャネルトランジスタ１１２において、ＰＡＤ端子に接続されたゲートからソースに対して放電破壊が発生した場合の等価回路図である。図１４において、１２２は放電によって新たに発生した寄生抵抗成分である。図１４におけるＶｐａｄ−Ｉｐａｄ特性は、図１２Ｂに示す特性と同様に比例関係となる。
【００１８】
図１５は、入力回路１１０を構成するＮチャネルトランジスタ１１２において、ＰＡＤ端子に接続されたゲートから基板に対して放電破壊が発生した場合の等価回路図である。図１５において、１２３は放電によって新たに発生した寄生抵抗成分である。図１５におけるＶｐａｄ−Ｉｐａｄ特性は、図１２Ｂに示す特性と同様に比例関係となる。
【００１９】
以上のように、従来の入出力回路では、放電破壊により発生する寄生抵抗成分の抵抗値ＲＥＳＤが不定であるために、図１２Ａ、図１３、図１４、および図１５の間で破壊モードが区別できない。そのため、破壊箇所を特定するためには、物理解析などで直接観測を行う必要がある。
【００２０】
図１６Ａ、図１７、図１８、および図１９は、図１１Ａに示す入出力回路を構成するＰチャネルＭＯＳトランジスタが破壊された様子を示す等価回路図であり、かつリーク測定による破壊検査では破壊箇所が区別できないものである。
【００２１】
図１６Ａは、ＥＳＤ保護回路１０１を構成するＰチャネルトランジスタ１０２において、ＰＡＤ端子に接続されたドレインから基板に対して放電破壊が発生した場合の等価回路図である。図１６Ａにおいて、１２４は放電によって新たに発生した寄生抵抗成分である。ＰＡＤ端子の電位Ｖｐａｄを０ＶからＶｃｃの間でスイープさせた場合、ＰＡＤ端子に接続されているトランジスタはすべて高インピーダンスであるが、寄生抵抗成分１２４を介してＶＤＤ端子に繋がる電流パスが存在するため、非破壊時よりも大きな電流が流れる。
【００２２】
図１６Ｂは、非破壊時と破壊発生時のそれぞれにおける電流の電圧依存特性を示すグラフである。図１６Ｂにおいて、破壊発生時には、ＰＡＤ端子に流入する電流Ｉｐａｄは抵抗素子１２４の抵抗値ＲＥＳＤに依存する。ＲＥＳＤの値は破壊の度合いによって決まるため特定の値にならない。
【００２３】
図１７は、出力バッファ１０６を構成するＰチャネルトランジスタ１０７において、ＰＡＤ端子に接続されたドレインから基板に対して放電破壊が発生した場合の等価回路図である。図１７において、１２５は放電によって新たに発生した寄生抵抗成分である。図１７におけるＶｐａｄ−Ｉｐａｄ特性は、図１６Ｂに示す特性と同様に比例関係となる。
【００２４】
図１８は、入力回路１１０を構成するＰチャネルトランジスタ１１１において、ＰＡＤ端子に接続されたゲートからソースに対して放電破壊が発生した場合の等価回路図である。図１８において、１２６は放電によって新たに発生した寄生抵抗成分である。図１８におけるＶｐａｄ−Ｉｐａｄ特性は、図１６Ｂに示す特性と同様に比例関係となる。
【００２５】
図１９は、入力回路１１０を構成するＰチャネルトランジスタ１１１において、ＰＡＤ端子に接続されたゲートから基板に対して放電破壊が発生した場合の等価回路図である。図１９において、１２７は放電によって新たに発生した寄生抵抗成分である。図１９におけるＶｐａｄ−Ｉｐａｄ特性は、図１６Ｂに示す特性と同様に比例関係となる。
【００２６】
以上のように、従来の入出力回路では、放電破壊により発生する寄生抵抗成分の抵抗値ＲＥＳＤが不定であるために、図１６Ａ、図１７、図１８、および図１９の間で破壊モードが区別できない。そのため、破壊箇所を特定するためには、物理解析などで直接観測を行う必要がある。
【００２７】
【発明が解決しようとする課題】
放電破壊が発生した場合には、原因解析のためにどの回路素子のどの端子間で放電したのかを特定することが必要である。しかしながら、従来の入出力回路におけるリーク電流検査では、多くの破壊モードで同様のオーミック抵抗特性を持つため、リーク電流がオーミック抵抗特性を示すケースでは、回路的な手法で破壊箇所を特定することができない。このような場合、物理解析等の手法を別途用いる必要があるが、ドレインと基板間のような接合部分の破壊では、破壊部が表面に出てこないため、物理解析でも破壊箇所の特定が困難な場合がある。
【００２８】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、放電破壊箇所を回路的な手法で容易に特定可能な入出力回路、およびかかる入出力回路の破壊箇所特定方法を提供することにある。
【００２９】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る入出力回路は、外部回路と内部回路との信号伝送のために接続される入出力（ＰＡＤ）端子と、入出力端子との間に電圧を印加した際に流れるリーク電流の電圧特性を測定するためのモニター（ＭＯＮ）端子と、第１の電源端子（ＶＤＤ）と、第１の電源端子に印加される電位よりも低い電位が印加される第２の電源端子（ＧＮＤ）と、入出力端子にサージ電荷が印加された際に内部回路を保護する保護回路と、イネーブル信号（ＥＮ）により活性化され内部回路からの出力信号（ＯＵＴ）を伝達するプリバッファと、プリバッファからの出力信号を入出力端子に出力する出力バッファと、入出力端子からの入力信号（ＩＮ）を内部回路に供給する入力回路とを有する入出力回路であって、保護回路は、ドレインが入出力端子に接続され、ソースが第１の電源端子に接続された第１のＰチャネルＭＯＳトランジスタと、ドレインが第１のＰチャネルＭＯＳトランジスタのゲートに接続され、ソースおよび基板が第１の電源端子に接続され、ゲートにオン電圧が印加される第２のＰチャネルＭＯＳトランジスタと、ドレインが入出力端子に接続され、ソースが第２の電源端子に接続された第１のＮチャネルＭＯＳトランジスタと、ドレインが第１のＮチャネルＭＯＳトランジスタのゲートに接続され、ソースおよび基板が第２の電源端子に接続され、ゲートにオン電圧が印加される第２のＮチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタの基板を、通常動作時には第１の電源端子に接続し、リーク電流の電圧特性測定時にはモニター端子に接続する第１の切換手段と、第１のＮチャネルＭＯＳトランジスタの基板を、通常動作時には第２の電源端子に接続し、リーク電流の電圧特性測定時にはモニター端子に接続する第２の切換手段とを含んで構成され、出力バッファは、ドレインが入出力端子に接続され、ソースが第１の電源端子に接続され、ゲートにプリバッファからの出力信号が印加される第３のＰチャネルＭＯＳトランジスタと、ドレインが入出力端子に接続され、ソースが第２の電源端子に接続され、ゲートにプリバッファからの出力信号が印加される第３のＮチャネルＭＯＳトランジスタと、第３のＰチャネルＭＯＳトランジスタの基板を、通常動作時には第１の電源端子に接続し、リーク電流の電圧特性測定時にはモニター端子に接続する第３の切換手段と、第３のＮチャネルＭＯＳトランジスタの基板を、通常動作時には第２の電源端子に接続し、リーク電流の電圧特性測定時にはモニター端子に接続する第４の切換手段とを含んで構成され、入力回路は、ゲートが入出力端子に接続され、ソースが第１の電源端子に接続された第４のＰチャネルＭＯＳトランジスタと、ゲートが第４のＰチャネルＭＯＳトランジスタのゲートに共通接続され、ソースが第２の電源端子に接続され、ドレインが第４のＰチャネルＭＯＳトランジスタのドレインに共通接続された第４のＮチャネルＭＯＳトランジスタと、第４のＰチャネルＭＯＳトランジスタの基板を、通常動作時には第１の電源端子に接続し、リーク電流の電圧特性測定時にはモニター端子に接続する第５の切換手段と、第４のＮチャネルＭＯＳトランジスタの基板を、通常動作時には第２の電源端子に接続し、リーク電流の電圧特性測定時にはモニター端子に接続する第６の切換手段とを含んで構成されたことを特徴とする。
【００３０】
前記の目的を達成するため、本発明に係る入出力回路の放電破壊箇所特定方法（第１の方法）は、本発明に係る入出力回路における放電破壊箇所を特定する方法であって、入出力端子に所定のサージ電荷を印加した後、入出力端子から第２の電源端子へと流れる異常電流が検出された場合に、入出力端子とモニター端子との間に、モニター端子の電位が前記入出力端子の電位よりも低くなるように可変電圧源を接続し、第２の切換手段により第１のＮチャネルＭＯＳトランジスタの基板をモニター端子に接続し、可変電圧源の電圧を変化させながら、入出力端子から第２の切換手段を介してモニター端子へと流れるリーク電流の電圧特性を測定し、測定した結果に応じて、第１のＮ型ＭＯＳトランジスタのドレインと基板間に放電破壊が生じているか否かを判定する第１のステップを実行し、第１のステップを実行した結果、放電破壊が生じていないと判定された場合、第４の切換手段により第３のＮチャネルＭＯＳトランジスタの基板をモニター端子に接続し、可変電圧源の電圧を変化させながら、入出力端子から第４の切換手段を介してモニター端子へと流れるリーク電流の電圧特性を測定し、測定した結果に応じて、第３のＮ型ＭＯＳトランジスタのドレインと基板間に放電破壊が生じているか否かを判定する第２のステップを実行し、第２のステップを実行した結果、放電破壊が生じていないと判定された場合、第６の切換手段により第４のＮチャネルＭＯＳトランジスタの基板をモニター端子に接続し、可変電圧源の電圧を変化させながら、入出力端子から第６の切換手段を介してモニター端子へと流れるリーク電流の電圧特性を測定し、測定した結果に応じて、第４のＮ型ＭＯＳトランジスタのゲートと基板間に放電破壊が生じているか否かを判定する第３のステップを実行することを特徴とする。
【００３１】
上記第１の方法において、第３のステップを実行した結果、第４のＮ型ＭＯＳトランジスタのゲートと基板間に放電破壊が生じていないと判定された場合、第４のＮ型ＭＯＳトランジスタのゲートとソース間に放電破壊が生じていると判定することを特徴とする。
【００３２】
前記の目的を達成するため、本発明に係る入出力回路の放電破壊箇所特定方法（第２の方法）は、本発明に係る入出力回路における放電破壊箇所を特定する方法であって、入出力端子に所定のサージ電荷を印加した後、第１の電源端子から入出力端子へと流れる異常電流が検出された場合に、入出力端子とモニター端子との間に、モニター端子の電位が前記入出力端子の電位よりも高くなるように可変電圧源を接続し、第１の切換手段により第１のＰチャネルＭＯＳトランジスタの基板をモニター端子に接続し、可変電圧源の電圧を変化させながら、モニター端子から第１の切換手段を介して入出力端子へと流れるリーク電流の電圧特性を測定し、測定した結果に応じて、第１のＰ型ＭＯＳトランジスタのドレインと基板間に放電破壊が生じているか否かを判定する第１のステップを実行し、第１のステップを実行した結果、放電破壊が生じていないと判定された場合、第３の切換手段により第３のＰチャネルＭＯＳトランジスタの基板をモニター端子に接続し、可変電圧源の電圧を変化させながら、モニター端子から第３の切換手段を介して入出力端子へと流れるリーク電流の電圧特性を測定し、測定した結果に応じて、第３のＰ型ＭＯＳトランジスタのドレインと基板間に放電破壊が生じているか否かを判定する第２のステップを実行し、第２のステップを実行した結果、放電破壊が生じていないと判定された場合、第５の切換手段により第４のＰチャネルＭＯＳトランジスタの基板をモニター端子に接続し、可変電圧源の電圧を変化させながら、モニター端子から第５の切換手段を介して入出力端子へと流れるリーク電流の電圧特性を測定し、測定した結果に応じて、第４のＰ型ＭＯＳトランジスタのゲートと基板間に放電破壊が生じているか否かを判定する第３のステップを実行することを特徴とする。
【００３３】
上記第２の方法において、第３のステップを実行した結果、第４のＰ型ＭＯＳトランジスタのゲートと基板間に放電破壊が生じていないと判定された場合、第４のＰ型ＭＯＳトランジスタのゲートとソース間に放電破壊が生じていると判定することを特徴とする。
【００３４】
本発明に係る入出力回路はさらに、外部からタイミング信号が入力される毎に第１から第６の切換手段を順番に制御して、リーク電流の電圧特性測定の対象とする１つのトランジスタの基板をモニター端子に接続し、それ以外のトランジスタの基板を第１または第２の電源端子に接続させるモード制御回路を備えることが好ましい。
【００３５】
前記の目的を達成するため、本発明に係る入出力回路の放電破壊箇所特定方法（第３の方法）は、モード制御回路を有する入出力回路における放電破壊箇所を特定する方法であって、入出力端子に所定のサージ電荷を印加した後、入出力端子を介して流れる異常電流が検出された場合には、入出力端子とモニター端子との間にされた可変電圧源の極性をタイミング信号が入力される毎に切り換えるステップと、タイミング信号が入力される毎に、可変電圧源の電圧を変化させながら、モニター端子を介してリーク電流の電圧特性を測定し、測定した結果に応じて、トランジスタのドレインと基板間に放電破壊が生じているか否かを判定するステップとを含むことを特徴とする。
【００３６】
上記の構成および方法によれば、入出力回路を構成する各トランジスタの基板端子を選択的にモニター端子に接続し、入出力端子とモニター端子との間がリーク電流パスになっているか否かをモニターすることにより、外部端子からの回路的手法のみで放電破壊箇所を特定することができる。
【００３７】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００３８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る入出力回路の構成例を示す回路図である。図１において、本実施形態の入出力回路は、入出力端子であるＰＡＤ端子と、第１の電源端子であるＶＤＤ端子と、第２の電源端子であるＧＮＤ端子と、保護回路１と、出力バッファ８と、プリバッファ１３と、入力回路１４と、モニター端子であるＭＯＮ端子と、それぞれ切換制御端子であるＰ１端子、Ｎ１端子、Ｐ２端子、Ｎ２端子、Ｐ３端子、Ｎ３端子とで構成される。
【００３９】
保護回路１は、第１のＰチャネルＭＯＳトランジスタ２と、第１のＮチャネルＭＯＳトランジスタ３と、第２のＰチャネルＭＯＳトランジスタ４と、第２のＮチャネルＭＯＳトランジスタと、２つのアナログスイッチからなる第１の切換手段６と、２つのアナログスイッチからなる第２の切換手段７とを含んで構成される。
【００４０】
第１のＰチャネルＭＯＳトランジスタ２のドレインは、ＰＡＤ端子に接続され、そのソースはＶＤＤ端子に接続され、そのゲートは第２のＰチャネルＭＯＳトランジスタ４のドレインに接続され、その基板は、Ｐ１端子からの制御信号に応じて第１の切換手段６によりＶＤＤ端子またはＭＯＮ端子に選択的に接続される。
【００４１】
第１のＮチャネルＭＯＳトランジスタ３のドレインは、ＰＡＤ端子に接続され、そのソースはＧＮＤ端子に接続され、そのゲートは第２のＮチャネルＭＯＳトランジスタ５のドレインに接続され、その基板は、Ｎ１端子からの制御信号に応じて第２の切換手段７によりＧＮＤ端子またはＭＯＮ端子に選択的に接続される。
【００４２】
第２のＰチャネルＭＯＳトランジスタ４のソースおよび基板は、ＶＤＤ端子に接続され、そのゲートには論理ロウレベル（“Ｌ”）のオン電圧が印加されており、第２のＰチャネルＭＯＳトランジスタ４は常にオン状態にある。
【００４３】
第２のＮチャネルＭＯＳトランジスタ５のソースおよび基板は、ＧＮＤ端子に接続され、そのゲートには論理ハイレベル（“Ｈ”）のオン電圧が印加されており、第２のＮチャネルＭＯＳトランジスタ５は常にオン状態にある。
【００４４】
出力バッファ８は、出力プルアップ用トランジスタである第３のＰチャネルＭＯＳトランジスタ９と、出力プルダウン用トランジスタである第３のＮチャネルＭＯＳトランジスタ１０と、２つのアナログスイッチからなる第３の切換手段１１と、２つのアナログスイッチからなる第４の切換手段１２とを含んで構成される。
【００４５】
第３のＰチャネルＭＯＳトランジスタ９のドレインはＰＡＤ端子に接続され、そのソースはＶＤＤ端子に接続され、そのゲートにはプリバッファ１３からの出力信号が供給され、その基板は、Ｐ２端子からの制御信号に応じて第３の切換手段１１によりＶＤＤ端子またはＭＯＮ端子に選択的に接続される。
【００４６】
第３のＮチャネルＭＯＳトランジスタ１０のドレインはＰＡＤ端子に接続され、そのソースはＧＮＤ端子に接続され、そのゲートにはプリバッファ１３からの出力信号が供給され、その基板は、Ｎ２端子からの制御信号に応じて第４の切換手段１２によりＧＮＤ端子またはＭＯＮ端子に選択的に接続される。
【００４７】
プリバッファ１３は、従来例と同様の構成であるため、ここでの説明は省略する。
【００４８】
入力回路１４は、第４のＰチャネルＭＯＳトランジスタ１５および第４のＮチャネルＭＯＳトランジスタ１６からなる相補型インバータと、２つのアナログスイッチからなる第５の切換手段１７と、２つのアナログスイッチからなる第６の切換手段１８とを含んで構成される。
【００４９】
第４のＰチャネルＭＯＳトランジスタ１５のゲートはＰＡＤ端子に接続され、そのソースはＶＤＤ端子に接続され、その基板は、Ｐ３端子からの制御信号に応じて第５の切換手段１７によりＶＤＤ端子またはＭＯＮ端子に選択的に接続される。
【００５０】
第４のＮチャネルＭＯＳトランジスタ１６のゲートはＰＡＤ端子に接続され、そのソースはＧＮＤ端子に接続され、その基板は、Ｎ３端子からの制御信号に応じて第６の切換手段１８によりＧＮＤ端子またはＭＯＮ端子に選択的に接続され、そのドレインは、第４のＰチャネルＭＯＳトランジスタ１５のドレインと共通接続され、そこから入力信号が内部回路に供給される。
【００５１】
次に、以上のように構成された入出力回路において放電破壊箇所を特定する方法について説明する。
【００５２】
図２Ａ、図３、図４、および図５は、入出力回路を構成するＮチャネルＭＯＳトランジスタが放電破壊した場合の等価回路図である。放電破壊検査で、図１２Ｂのような異常電流が観測された場合、ＰＡＤ端子とＭＯＮ端子との間に可変電圧源を接続して電圧Ｖｐａｄ−ｍｏｎをスイープし、ＰＡＤ端子からＭＯＮ端子に流入する電流Ｉｍｏｎを観測する。このとき、観測する対象であるＭＯＳトランジスタの基板とＭＯＮ端子が接続状態になった際にＭＯＳトランジスタの基板とソース間の接合に順方向電流が流れないように、ＭＯＮ端子の電位を設定する。ここでは、ＮチャネルＭＯＳトランジスタの検査であるので、ＭＯＮ端子の電位をＰＡＤ端子の電位よりも低い接地電位０Ｖに設定する。
【００５３】
図２Ａは、保護回路１を構成する第１のＮチャネルＭＯＳトランジスタ３のドレインと基板間に放電破壊が発生した場合の等価回路図である。図２Ａに示す破壊モードを検出する検査を行う際には、Ｐ１端子、Ｐ２端子、Ｐ３端子、Ｎ２端子、Ｎ３端子には、論理ロウレベルの制御信号を与えて、第１のＰチャネルＭＯＳトランジスタ２、第３のＰチャネルＭＯＳトランジスタ９、および第４のＰチャネルＭＯＳトランジスタ１５の基板をＶＤＤ端子の電位（Ｖｃｃ）に、また第３のＮチャネルＭＯＳトランジスタ１０および第４のＮチャネルＭＯＳトランジスタ１６の基板をＧＮＤ端子の電位（０Ｖ）に固定しておくと共に、ＭＯＮ端子は０Ｖに固定する。
【００５４】
ここで、Ｎ１端子に与える制御信号を論理ハイレベル（“Ｈ”）と論理ロウレベル（“Ｌ”）にした場合、放電破壊が発生していない場合には、図２Ｂに示すように、それぞれ、電圧Ｖｐａｄ−ｍｏｎの変化に対して、ＰＡＤ端子からＭＯＮ端子に流入する電流ＩｍｏｎＨとＩｍｏｎＬに差異は無い。
【００５５】
しかし、放電破壊による寄生抵抗成分２０（抵抗値ＲＥＳＤ）が存在すると、図２Ｃに示すように、Ｎ１端子に与える制御信号を論理ハイレベル（“Ｈ”）にした場合における電圧Ｖｐａｄ−ｍｏｎの変化に対する電流ＩｍｏｎＨが、Ｎ１端子に与える制御信号を論理ロウレベル（“Ｌ”）にした場合における電圧Ｖｐａｄ−ｍｏｎの変化に対する電流ＩｍｏｎＬよりも大きくなり、電圧Ｖｐａｄ−ｍｏｎに対する電流ＩｍｏｎＨの特性が寄生抵抗成分２０の抵抗値ＲＥＳＤに依存する。これにより、第１のＮチャネルＭＯＳトランジスタ３のドレインと基板間における放電破壊を特定する。
【００５６】
図３は、出力バッファ８を構成する第３のＮチャネルＭＯＳトランジスタ１０のドレインと基板間に放電破壊が発生した場合の等価回路図である。図３に示す破壊モードを検出する検査を行う際には、Ｐ１端子、Ｐ２端子、Ｐ３端子、Ｎ１端子、Ｎ３端子には、論理ロウレベルの制御信号を与えて、第１のＰチャネルＭＯＳトランジスタ２、第３のＰチャネルＭＯＳトランジスタ９、および第４のＰチャネルＭＯＳトランジスタ１５の基板をＶＤＤ端子の電位（Ｖｃｃ）に、また第１のＮチャネルＭＯＳトランジスタ３および第４のＮチャネルＭＯＳトランジスタ１６の基板をＧＮＤ端子の電位（０Ｖ）に固定しておくと共に、ＭＯＮ端子は０Ｖに固定する。
【００５７】
ここで、Ｎ２端子に与える制御信号を論理ハイレベル（“Ｈ”）と論理ロウレベル（“Ｌ”）にした場合、放電破壊が発生していない場合には、図２Ｂに示す特性と同様に、それぞれ、電圧Ｖｐａｄ−ｍｏｎの変化に対してＭＯＮ端子に流入する電流ＩｍｏｎＨとＩｍｏｎＬに差異は無い。
【００５８】
しかし、放電破壊による寄生抵抗成分２１（抵抗値ＲＥＳＤ）が存在すると、図２Ｃに示す特性と同様に、Ｎ２端子に与える制御信号を論理ハイレベル（“Ｈ”）にした場合に、電圧Ｖｐａｄ−ｍｏｎの変化に対する電流ＩｍｏｎＨが、Ｎ２端子に与える制御信号を論理ロウレベル（“Ｌ”）にした場合に、電圧Ｖｐａｄ−ｍｏｎの変化に対する電流ＩｍｏｎＬよりも大きくなり、電圧Ｖｐａｄ−ｍｏｎに対する電流ＩｍｏｎＨの特性が寄生抵抗成分２１の抵抗値ＲＥＳＤに依存する。これにより、第３のＮチャネルＭＯＳトランジスタ１０のドレインと基板間における放電破壊を特定する。
【００５９】
図４は、入力回路１４を構成する第４のＮチャネルＭＯＳトランジスタ１６のゲートと基板間に放電破壊が発生した場合の等価回路図である。図４に示す破壊モードを検出する検査を行う際には、Ｐ１端子、Ｐ２端子、Ｐ３端子、Ｎ１端子、Ｎ２端子には、論理ロウレベルの制御信号を与えて、第１のＰチャネルＭＯＳトランジスタ２、第３のＰチャネルＭＯＳトランジスタ９、および第４のＰチャネルＭＯＳトランジスタ１５の基板をＶＤＤ端子の電位（Ｖｃｃ）に、また第１のＮチャネルＭＯＳトランジスタ３および第３のＮチャネルＭＯＳトランジスタ１０の基板をＧＮＤ端子の電位（０Ｖ）に固定しておくと共に、ＭＯＮ端子は０Ｖに固定する。
【００６０】
ここで、Ｎ３端子に与える制御信号を論理ハイレベル（“Ｈ”）と論理ロウレベル（“Ｌ”）にした場合、放電破壊が発生していない場合には、図２Ｂに示す特性と同様に、それぞれ、電圧Ｖｐａｄ−ｍｏｎの変化に対してＭＯＮ端子に流入する電流ＩｍｏｎＨとＩｍｏｎＬに差異は無い。
【００６１】
しかし、放電破壊による寄生抵抗成分２２（抵抗値ＲＥＳＤ）が存在すると、図２Ｃに示す特性と同様に、Ｎ３端子に与える制御信号を論理ハイレベル（“Ｈ”）にした場合に、電圧Ｖｐａｄ−ｍｏｎの変化に対する電流ＩｍｏｎＨが、Ｎ３端子に与える制御信号を論理ロウレベル（“Ｌ”）にした場合に、電圧Ｖｐａｄ−ｍｏｎの変化に対する電流ＩｍｏｎＬよりも大きくなり、電圧Ｖｐａｄ−ｍｏｎに対する電流ＩｍｏｎＨの特性が寄生抵抗成分２２の抵抗値ＲＥＳＤに依存する。これにより、第４のＮチャネルＭＯＳトランジスタ１６のゲートと基板間における放電破壊を特定する。
【００６２】
以上のどの破壊モードにも該当しない場合、図５に示すように、第４のＮチャネルＭＯＳトランジスタ１６のゲートとソース間に放電破壊による寄生抵抗成分２３が発生していると特定する。
【００６３】
図６Ａ、図７、図８、および図９は、ＰチャネルＭＯＳトランジスタの放電破壊モードを示す等価回路図である。放電破壊検査で、図１６Ｂに示すような異常電流が観測された場合、ＰＡＤ端子とＭＯＮ端子との間に可変電圧源を接続して電圧Ｖｐａｄ−ｍｏｎをスイープし、ＭＯＮ端子からＰＡＤ端子へと流出する電流を観測する。このとき、観測する対象であるＭＯＳトランジスタの基板とＭＯＮ端子が接続状態になった際にＭＯＳトランジスタの基板とソース間の接合に順方向電流が流れないように、ＭＯＮ端子の電位を設定する。ここでは、ＰチャネルＭＯＳトランジスタを検査するので、ＭＯＮ端子の電位をＰＡＤ端子の電位よりも高い電源電位Ｖｃｃに設定する。
【００６４】
図６Ａは、保護回路１を構成する第１のＰチャネルＭＯＳトランジスタ２のドレインと基板間に放電破壊が発生した場合の等価回路図である。図６Ａに示す破壊モードを検出する検査を行う際には、Ｐ２端子、Ｐ３端子、Ｎ１端子、Ｎ２端子、Ｎ３端子には、論理ロウレベルの制御信号を与えて、第３のＰチャネルＭＯＳトランジスタ９および第４のＰチャネルＭＯＳトランジスタ１５の基板をＶＤＤ端子の電位（Ｖｃｃ）に、また第１のＮチャネルＭＯＳトランジスタ３、第３のＮチャネルＭＯＳトランジスタ１０、および第４のＮチャネルＭＯＳトランジスタ１６の基板をＧＮＤ端子の電位（０Ｖ）に固定しておくと共に、ＭＯＮ端子はＶｃｃに固定する。
【００６５】
ここで、Ｐ１端子に与える制御信号を論理ハイレベル（“Ｈ”）と論理ロウレベル（“Ｌ”）にした場合、放電破壊が発生していない場合には、図６Ｂに示すように、それぞれ、電圧Ｖｐａｄ−ｍｏｎの変化に対して、ＭＯＮ端子からＰＡＤ端子へと流出する電流ＩｍｏｎＨとＩｍｏｎＬに差異は無い。
【００６６】
しかし、放電破壊による寄生抵抗成分２４（抵抗値ＲＥＳＤ）が存在すると、図６Ｃに示すように、Ｐ１端子に与える制御信号を論理ハイレベル（“Ｈ”）にした場合における電圧Ｖｐａｄ−ｍｏｎの変化に対する電流ＩｍｏｎＨが、Ｐ１端子に与える制御信号を論理ロウレベル（“Ｌ”）にした場合における電圧Ｖｐａｄ−ｍｏｎの変化に対する電流ＩｍｏｎＬよりも大きくなり、電圧Ｖｐａｄ−ｍｏｎに対する電流ＩｍｏｎＨの特性が寄生抵抗成分２４の抵抗値ＲＥＳＤに依存する。これにより、第１のＰチャネルＭＯＳトランジスタ２のドレインと基板間における放電破壊を特定する。
【００６７】
図７は、出力バッファ８を構成する第３のＰチャネルＭＯＳトランジスタ９のドレインと基板間に放電破壊が発生した場合の等価回路図である。図７に示す破壊モードを検出する検査を行う際には、Ｐ１端子、Ｐ３端子、Ｎ１端子、Ｎ２端子、Ｎ３端子には、論理ロウレベルの制御信号を与えて、第１のＰチャネルＭＯＳトランジスタ２および第４のＰチャネルＭＯＳトランジスタ１５の基板をＶＤＤ端子の電位（Ｖｃｃ）に、また第１のＮチャネルＭＯＳトランジスタ３、第３のＮチャネルＭＯＳトランジスタ１０、および第４のＮチャネルＭＯＳトランジスタ１６の基板をＧＮＤ端子の電位（０Ｖ）に固定しておくと共に、ＭＯＮ端子はＶｃｃに固定する。
【００６８】
ここで、Ｐ２端子に与える制御信号を論理ハイレベル（“Ｈ”）と論理ロウレベル（“Ｌ”）にした場合、放電破壊が発生していない場合には、図６Ｂに示すように、それぞれ、電圧Ｖｐａｄ−ｍｏｎの変化に対して、ＭＯＮ端子からＰＡＤ端子へと流出する電流ＩｍｏｎＨとＩｍｏｎＬに差異は無い。
【００６９】
しかし、放電破壊による寄生抵抗成分２５（抵抗値ＲＥＳＤ）が存在すると、図６Ｃに示すように、Ｐ２端子に与える制御信号を論理ハイレベル（“Ｈ”）にした場合における電圧Ｖｐａｄ−ｍｏｎの変化に対する電流ＩｍｏｎＨが、Ｐ２端子に与える制御信号を論理ロウレベル（“Ｌ”）にした場合における電圧Ｖｐａｄ−ｍｏｎの変化に対する電流ＩｍｏｎＬよりも大きくなり、電圧Ｖｐａｄ−ｍｏｎに対する電流ＩｍｏｎＨの特性が寄生抵抗成分２５の抵抗値ＲＥＳＤに依存する。これにより、第３のＰチャネルＭＯＳトランジスタ９のドレインと基板間における放電破壊を特定する。
【００７０】
図８は、入力回路１４を構成する第４のＰチャネルＭＯＳトランジスタ１６のゲートと基板間に放電破壊が発生した場合の等価回路図である。図８に示す破壊モードを検出する検査を行う際には、Ｐ１端子、Ｐ２端子、Ｎ１端子、Ｎ２端子、Ｎ３端子には、論理ロウレベルの制御信号を与えて、第１のＰチャネルＭＯＳトランジスタ２および第３のＰチャネルＭＯＳトランジスタ１９の基板をＶＤＤ端子の電位（Ｖｃｃ）に、また第１のＮチャネルＭＯＳトランジスタ３、第３のＮチャネルＭＯＳトランジスタ１０、および第４のＮチャネルＭＯＳトランジスタ１６の基板をＧＮＤ端子の電位（０Ｖ）に固定しておくと共に、ＭＯＮ端子はＶｃｃに固定する。
【００７１】
ここで、Ｐ３端子に与える制御信号を論理ハイレベル（“Ｈ”）と論理ロウレベル（“Ｌ”）にした場合、放電破壊が発生していない場合には、図６Ｂに示すように、それぞれ、電圧Ｖｐａｄ−ｍｏｎの変化に対して、ＭＯＮ端子からＰＡＤ端子へと流出する電流ＩｍｏｎＨとＩｍｏｎＬに差異は無い。
【００７２】
しかし、放電破壊による寄生抵抗成分２６（抵抗値ＲＥＳＤ）が存在すると、図６Ｃに示すように、Ｐ３端子に与える制御信号を論理ハイレベル（“Ｈ”）にした場合における電圧Ｖｐａｄ−ｍｏｎの変化に対する電流ＩｍｏｎＨが、Ｐ３端子に与える制御信号を論理ロウレベル（“Ｌ”）にした場合における電圧Ｖｐａｄ−ｍｏｎの変化に対する電流ＩｍｏｎＬよりも大きくなり、電圧Ｖｐａｄ−ｍｏｎに対する電流ＩｍｏｎＨの特性が寄生抵抗成分２６の抵抗値ＲＥＳＤに依存する。これにより、第４のＰチャネルＭＯＳトランジスタ１５のドレインと基板間における放電破壊を特定する。
【００７３】
以上のどの破壊モードにも該当しない場合、図９に示すように、第４のＰチャネルＭＯＳトランジスタ１５のゲートとソース間に放電破壊による寄生抵抗成分２７が発生していると特定する。
【００７４】
以上のように、本実施形態によれば、ＭＯＮ端子による電流測定だけで、放電破壊箇所の特定が可能となる。
【００７５】
（第２の実施形態）
図１０Ａは、本発明の第２の実施形態に係る入出力回路の構成例を示す回路図である。本実施形態は、第１の実施形態の入出力回路に加えて、そのＰ１端子、Ｐ２端子、Ｐ３端子、Ｎ１端子、Ｎ２端子、Ｎ３端子への制御信号の論理ハイレベル状態を順次シフトさせて検査モードを自動的に変更するためのタイミング信号（クロック信号ＣＫ）が入力されるモード設定端子ＭＯＤＥを有するモード制御回路３０を備える。モード制御回路３０は、例えば図１０Ｂや図１０Ｃに示すような内部構成を有する。
【００７６】
モード制御回路３０が図１０Ｂに示す内部構成を有する場合、ＭＯＤＥ端子に入力されるタイミング信号の立ち上がりエッジが検出される毎に、
Ｐ１、Ｐ２、Ｐ３、Ｎ１、Ｎ２、Ｎ３端子に出力される制御信号が全て論理“Ｌ”状態
→Ｐ１端子に出力される制御信号のみ論理“Ｈ”状態で、他の端子に出力される制御信号は論理“Ｌ”状態
→Ｎ１端子に出力される制御信号のみ論理“Ｈ”状態で、他の端子に出力される制御信号は論理“Ｌ”状態
→Ｐ２端子に出力される制御信号のみ論理“Ｈ”状態で、他の端子に出力される制御信号は論理“Ｌ”状態
→Ｎ２端子に出力される制御信号のみ論理“Ｈ”状態で、他の端子に出力される制御信号は論理“Ｌ”状態
→Ｎ３端子に出力される制御信号のみ論理“Ｈ”状態で、他の端子に出力される制御信号は論理“Ｌ”状態
→Ｐ３端子に出力される制御信号のみ論理“Ｈ”状態で、他の端子に出力される制御信号は論理“Ｌ”状態
→Ｐ１、Ｐ２、Ｐ３、Ｎ１、Ｎ２、Ｎ３端子に出力される制御信号が全て論理“Ｌ”状態
というように制御信号の論理状態が切り替わって行く。
【００７７】
モード制御回路３０が図１０Ｃに示す内部構成を有する場合、図１０Ｂと同様にＭＯＤＥ端子に入力されるタイミング信号の立ち上がりエッジでモードが切り替わると共に、ＭＯＤＥ端子を論理“Ｌ”状態にすることで、制御信号を全て論理“Ｌ”状態に固定することができる。
【００７８】
なお、これ以外にも、モード制御回路としては、制御信号が全て論理“Ｌ”状態、もしくはどれか一つの制御信号が論理“Ｈ”状態で、それ以外の制御信号は全て論理“Ｌ”状態、という全通りの組み合わせを実現できるものであれば良い。
【００７９】
第１の実施形態では、６個の切換制御端子Ｐ１、Ｐ２、Ｐ３、Ｎ１、Ｎ２、Ｎ３に対して外部から検査対象に応じた制御信号を設定し供給する必要があるのに対して、本実施形態では、モード制御回路３０により、１個のモード端子ＭＯＤＥに対して外部からモード信号としてクロック信号を供給すれば自動的に制御信号が設定される。したがって、本実施形態によれば、検査時間を低減するとともに、検査コストを削減した、入出力回路における放電破壊箇所の特定が可能になる。
【００８０】
なお、上記の各実施形態では、放電破壊の検査対象となる各ＭＯＳトランジスタが１つで構成された場合について説明したが、複数のＭＯＳトランジスタが並列に接続されている場合にも本発明を適用することができる。この場合、切換手段は並列接続された複数のＭＯＳトランジスタのそれぞれに対して設けられる。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、入出力回路における放電破壊箇所を回路的な手法で容易に特定することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る入出力回路の構成例を示す回路図
【図２Ａ】本発明の第１の実施形態に係る入出力回路における放電破壊箇所の特定方法を説明するための、第１のＮチャネルＭＯＳトランジスタのドレインと基板間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図２Ｂ】本発明の第１の実施形態において、ＮチャネルＭＯＳトランジスタの放電破壊が生じていない場合（非破壊時）の電流Ｉｍｏｎの電圧Ｖｐａｄ−ｍｏｎに対する特性を示すグラフ
【図２Ｃ】本発明の第１の実施形態において、ＮチャネルＭＯＳトランジスタの放電破壊が生じている場合（破壊時）の電流Ｉｍｏｎの電圧Ｖｐａｄ−ｍｏｎに対する特性を示すグラフ
【図３】本発明の第１の実施形態に係る入出力回路における放電破壊箇所の特定方法を説明するための、第３のＮチャネルＭＯＳトランジスタのドレインと基板間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図４】本発明の第１の実施形態に係る入出力回路における放電破壊箇所の特定方法を説明するための、第４のＮチャネルＭＯＳトランジスタのゲートと基板間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図５】本発明の第１の実施形態に係る入出力回路における放電破壊箇所の特定方法を説明するための、第４のＮチャネルＭＯＳトランジスタのゲートとソース間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図６Ａ】本発明の第１の実施形態に係る入出力回路における放電破壊箇所の特定方法を説明するための、第１のＰチャネルＭＯＳトランジスタのドレインと基板間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図６Ｂ】本発明の第１の実施形態において、ＰチャネルＭＯＳトランジスタの放電破壊が生じていない場合（非破壊時）の電流Ｉｍｏｎの電圧Ｖｐａｄ−ｍｏｎに対する特性を示すグラフ
【図６Ｃ】本発明の第１の実施形態において、ＰチャネルＭＯＳトランジスタの放電破壊が生じている場合（破壊時）の電流Ｉｍｏｎの電圧Ｖｐａｄ−ｍｏｎに対する特性を示すグラフ
【図７】本発明の第１の実施形態に係る入出力回路における放電破壊箇所の特定方法を説明するための、第３のＰチャネルＭＯＳトランジスタのドレインと基板間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図８】本発明の第１の実施形態に係る入出力回路における放電破壊箇所の特定方法を説明するための、第４のＰチャネルＭＯＳトランジスタのゲートと基板間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図９】本発明の第１の実施形態に係る入出力回路における放電破壊箇所の特定方法を説明するための、第４のＰチャネルＭＯＳトランジスタのゲートとソース間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図１０Ａ】本発明の第２の実施形態に係る入出力回路の構成例を示す回路図
【図１０Ｂ】図１０Ａのモード制御回路の一つの内部構成を示す回路図
【図１０Ｃ】図１０Ａのモード制御回路の他の内部構成を示す回路図
【図１１Ａ】従来の入出力回路の構成例を示す回路図
【図１１Ｂ】従来の入出力回路における破壊検査回路図
【図１２Ａ】従来の入出力回路における放電破壊検査方法を説明するための、第１のＮチャネルＭＯＳトランジスタのドレインと基板間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図１２Ｂ】ＮチャネルＭＯＳトランジスタの非破壊時と破壊時の電流Ｉｐａｄの電圧Ｖｐａｄに対する特性を示すグラフ
【図１３】従来の入出力回路における放電破壊検査方法を説明するための、第３のＮチャネルＭＯＳトランジスタのドレインと基板間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図１４】従来の入出力回路における放電破壊検査方法を説明するための、第４のＮチャネルＭＯＳトランジスタのゲートとソース間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図１５】従来の入出力回路における放電破壊検査方法を説明するための、第４のＮチャネルＭＯＳトランジスタのゲートと基板間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図１６Ａ】従来の入出力回路における放電破壊検査方法を説明するための、第１のＰチャネルＭＯＳトランジスタのドレインと基板間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図１６Ｂ】ＰチャネルＭＯＳトランジスタの非破壊時と破壊時の電流Ｉｐａｄの電圧Ｖｐａｄに対する特性を示すグラフ
【図１７】従来の入出力回路における放電破壊検査方法を説明するための、第３のＰチャネルＭＯＳトランジスタのドレインと基板間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図１８】従来の入出力回路における放電破壊検査方法を説明するための、第４のＰチャネルＭＯＳトランジスタのゲートとソース間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【図１９】従来の入出力回路における放電破壊検査方法を説明するための、第４のＰチャネルＭＯＳトランジスタのゲートと基板間に放電破壊による寄生抵抗成分が発生した場合の等価回路図
【符号の説明】
ＶＤＤ　電源端子（第１の電源端子）
ＧＮＤ　接地端子（第２の電源端子）
ＰＡＤ　入出力端子
ＭＯＮ　モニター端子
ＭＯＤＥ　モード端子
Ｎ１、Ｎ２、Ｎ３、Ｐ１、Ｐ２、Ｐ３　切換制御端子
１　ＥＳＤ保護回路
２　第１のＰチャネルＭＯＳトランジスタ
３　第１のＮチャネルＭＯＳトランジスタ
４　第２のＰチャネルＭＯＳトランジスタ
５　第２のＮチャネルＭＯＳトランジスタ
６　第１の切換手段
７　第２の切換手段
８　出力バッファ
９　第３のＰチャネルＭＯＳトランジスタ
１０　第３のＮチャネルＭＯＳトランジスタ
１１　第３の切換手段
１２　第４の切換手段
１３　プリバッファ
１４　入力回路
１５　第４のＰチャネルＭＯＳトランジスタ
１６　第４のＮチャネルＭＯＳトランジスタ
２０〜２７　放電破壊により発生した寄生抵抗成分
３０　モード制御回路
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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