(57)【要約】【課題】無電界時の残留分極量が長年維持されない強誘電材料を用いて、ＤＲＡＭに代わるＦＲＡＭをＳＯＩ基板上に形成した半導体メモリを提供する。【解決手段】トランジスタ素子Ｔ１、Ｔ２と、ヒステリシス特性における無電界時の残留分極量が、無電界時の残留分極量が長年維持されない材料が使用されたコンデンサ素子ＦＣ１、ＦＣ２とによりメモリセルＭＣ１が構成され、残留分極によるビット線出力電流値を検出し、その検出値による分極量がしきい値以上の場合にはビット線出力電流値を増幅してコンデンサ素子の残留分極量をリフレッシュし、検出値による分極量がしきい値未満の場合にはビット線出力電流値を増幅しないセンスアンプＳＡ１を備える。【選択図】　　　　図１
2004103098.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１個のトランジスタ素子と少なくとも１個のコンデンサ素子により１個のメモリセルが構成され、
該コンデンサ素子には、ヒステリシス特性における無電界時の残留分極量が、少なくとも複数クロックからなるリフレッシュサイクルの時間経過後までは、所定のしきい値未満に減少しない材料が使用され、
前記残留分極によるビット線出力電流値を検出し、該検出値による分極量が前記しきい値以上の場合には、前記ビット線出力電流値を増幅してコンデンサ素子の残留分極量をリフレッシュし、前記検出値による分極量が前記しきい値未満の場合には、前記ビット線出力電流値を増幅しないセンスアンプを備える
ことを特徴とする半導体メモリ。
【請求項２】
前記メモリセルは、常に逆の論理レベルとなる２組のトランジスタ素子とコンデンサ素子から構成され、
前記センスアンプのしきい値は、一方の組のコンデンサ素子をリフレッシュする場合には、他方の組のコンデンサ素子はリフレッシュしないように設定される
ことを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記メモリセルは、１組のトランジスタ素子とコンデンサ素子から構成され、
前記センスアンプのしきい値は、該メモリセルに１が書き込まれた場合の１クロック後の前記検出値による分極量ではリフレッシュを実施し、該メモリセルに０が書き込まれた場合の１クロック後の前記検出値による分極量ではリフレッシュを実施しないように設定される
ことを特徴とする請求項１に記載の半導体メモリ。
【請求項４】
前記コンデンサ素子には、残留分極量の所定時間後の減少量が前記所定値以上である強誘電体材料が用いられる
ことを特徴とする請求項１〜３の何れかに記載の半導体メモリ。
【請求項５】
前記コンデンサ素子は、前記強誘電体材料と、ヒステリシス特性を有さない常誘電体材料とを直列に接続して構成される請求項４に記載の半導体メモリ。
【請求項６】
前記メモリセルおよびセンスアンプは、ＳＯＩ（シリコン・オン・インシュレータ）基板上に形成される
ことを特徴とする請求項１〜４の何れかに記載の半導体メモリ。
【請求項７】
ヒステリシス特性における無電界時の残留分極量が、少なくとも複数クロックからなるリフレッシュサイクルの時間経過後までは、所定のしきい値未満に減少しない強誘電体材料が使用されたコンデンサ素子とトランジスタ素子とでメモリセルが形成され、ビット線出力の検出値が所定のしきい値以上の場合にはリフレッシュするセンスアンプを備えた半導体メモリの書き込み方法であって、
（１）ワード線を高位側電圧にしてメモリセルのトランジスタ素子をオンして導通状態にし、
（２）ビット線のスイッチング素子をオンして導通状態にし、
（３）ビット線およびプレート線に対して所望の高位側電圧を所望のタイミングで印加して書き込みを実施し、
（４）ビット線およびプレート線の全てを低位側電圧にし、
（５）ワード線を低位側電圧にしてメモリセルのトランジスタ素子をオフして非導通状態にする
ことを特徴とする半導体メモリの書き込み方法。
【請求項８】
前記メモリセルが、常に逆の論理レベルとなる２組のトランジスタ素子とコンデンサ素子から構成される場合、
書き込み時には、一方の組のコンデンサ素子に書き込む場合には、他方の組のコンデンサ素子には書き込まない
ことを特徴とする請求項７に記載の半導体メモリの書き込み方法。
【請求項９】
ヒステリシス特性における無電界時の残留分極量が、少なくとも複数クロックからなるリフレッシュサイクルの時間経過後までは、所定のしきい値未満に減少しない強誘電体材料が使用されたコンデンサ素子とトランジスタ素子とでメモリセルが形成され、ビット線出力の検出値が所定のしきい値以上の場合にはリフレッシュするセンスアンプを備えた半導体メモリの読み出し方法であって、
（１ａ）ビット線のスイッチング素子をオフして非導通状態にし、
（２ａ）ワード線を高位側電圧にしてメモリセルのトランジスタ素子をオンして導通状態にし、
（３ａ）ビット線の出力をセンスアンプで検出し、検出値が所定のしきい値以上であるか否かを判断し、しきい値以上の場合にはリフレッシュした高位側電圧を出力し、しきい値未満の場合には低位側電圧を出力して読み出しを実施し、
（４ａ）プレート線に対しては、高位側電圧を印加することでデータの読み出しを実施し、
（５ａ）ビット線およびプレート線の全てを低位側電圧にし、
（６ａ）ワード線を低位側電圧にしてメモリセルのトランジスタ素子をオフして非導通状態にする
ことを特徴とする半導体メモリの読み出し方法。
【請求項１０】
前記メモリセルが、常に逆の論理レベルとなる２組のトランジスタ素子とコンデンサ素子から構成される場合、
読み出し時には、両方の組のコンデンサ素子の出力を前記しきい値で判別し、両者の差を記憶内容として読み出す
ことを特徴とする請求項９に記載の半導体メモリの読み出し方法。
【請求項１１】
前記読み出し時には、ワード線とプレート線が高位側電圧である
ことを特徴とする請求項９または１０に記載の半導体メモリの読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヒステリシス特性を有する強誘電体材料を用いた半導体メモリに関し、特に、無電界時の残留分極量の時間あたりの減少量が比較的大きい強誘電体材料を用いてリフレッシュする半導体メモリに関する。
【０００２】
【従来の技術】
近年の半導体デバイスに対しては、携帯機器あるいはモバイル機器への搭載が見込まれることから、小型軽量化／薄型化の要望に加えて、低電圧動作化、低消費電力化の要求が高まっている。その要求に対して、ＳＯＩ（シリコン・オン・インシュレータ）の基板上に半導体デバイスを形成することで、要求を満足し、かつ、高速動作が可能であることが知られている。
【０００３】
一例を挙げると、完全空乏型ＳＯＩを用いてデバイスを形成することで、バルクＳｉ上のデバイスに比べて、定電圧／省電力かつ高速な動作を可能にすることができる（例えば、非特許文献１参照。）。
【０００４】
ところが、半導体デバイスの１つであり、様々な機器のメモリ素子として多用されているＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）を、上記した定電圧化／省電力化の目的のためにＳＯＩ基板上に形成する場合には、従来のバルクＳｉ上にＤＲＡＭを形成した場合よりも、ＰＮ接合部における接合リーク電流が大きくなるという問題があることがわかった。
【０００５】
一般的に、ＤＲＡＭのデータを保持するためには、ＤＲＡＭ内のコンデンサ電極−拡散層のノードを０Ｖ（またはＶｓｓ：基板電位）ではない電位に保つ必要があることから、ＰＮ接合部分からの接合リーク電流の大きさにより決まる。従って、接合リーク電流が大きくなるということは、ＤＲＡＭのデータ保持時間が短くなるということになり、逆に、ＤＲＡＭに保持されたデータを再生（リフレッシュ）するサイクルの間隔は短くする必要があることになる。これは省電力化に反することから、ＤＲＡＭを省電力化を達成した上でＳＯＩ基板上に形成することは非常に困難な問題であった。
【０００６】
この問題に対しては、ＳＯＩ基板上に他のデバイスと同時にＤＲＡＭを形成することは諦めて、ＳＯＩを一部削除した部分にＤＲＡＭを形成することでＳＯＩ基板上にＤＲＡＭと他のデバイスを混載した例が知られている（例えば、非特許文献２参照。）。
【０００７】
上記したＳＯＩ基板上に省電力化を達成した上でＤＲＡＭを形成することが困難な理由を逆に考えると、例えば、ＤＲＡＭ内のコンデンサ電極−拡散層のノードを０Ｖ（またはＶｓｓ：基板電位）にできれば、上記した問題は解決されて、ＤＲＡＭと他のデバイスをＳＯＩを一部削除することなく混載したＳＯＩ基板で、定電圧／省電力かつ高速な動作が可能になるが、従来はＤＲＡＭまたはそれに代わる半導体メモリのコンデンサ電極−拡散層のノードを０Ｖ（またはＶｓｓ：基板電位）にすることは不可能であった。
【０００８】
ＤＲＡＭに代わる半導体メモリの候補としては、例えば、不揮発性半導体メモリのＥ２ＰＲＯＭ（エレクトリカリ・イレイサブル・プログラマブル・リード・オンリ・メモリ）の使用が考えられるが、Ｅ２ＰＲＯＭの場合には、さらに書き込み速度がＤＲＡＭよりかなり遅いことからＤＲＡＭ的な使用に適しているとは考えられず、データの書き込みに高電圧が必要であることから低電圧動作化／低消費電力化の要望に適しておらず、さらに、ＳＯＩとのマッチングが悪いため、ＤＲＡＭの代わりにＳＯＩ基板上で使用することには向いていない。
【０００９】
また、ＤＲＡＭに代わる他の候補としては、電源電圧が印加されていればリフレッシュが不要になるＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）の使用が考えられる。ＳＲＡＭは、トランジスタだけで形成されてコンデンサ素子を用いないメモリであることから、ＤＲＡＭのようにリーク電流でデータ保持時間が決まるわけではない。従って、ＳＯＩ基板との相性もよく、ＤＲＡＭと同様に高速動作が可能である。しかし、ＳＲＡＭは、コンデンサを用いない代わりに１ビットあたり６個のトランジスタが必要であるので、ＤＲＡＭと同等の高集積化が不可能であるので、小型軽量化／薄型化の要望を満足できないという問題がある。
【００１０】
さらに、ＤＲＡＭに代わる他の候補として、ＦＲＡＭ（フェロエレクトリック・ランダム・アクセス・メモリ）の使用が考えられる。一般的なＦＲＡＭは、ＤＲＡＭのコンデンサ素子に用いられる常誘電体材料を、ヒステリシス特性を有する強誘電体材料に変更することで、リフレッシュが不要になるだけでなく、電源電圧が印加されない場合でもデータを保持できるように不揮発性化したメモリである。
【００１１】
ＦＲＡＭのヒステリシス特性は、電界（電圧）と分極の関係で発生するので、例えば、書き込み時の電圧を印加した後に、強誘電体材料（コンデンサ素子）の両端電圧を０Ｖ（短絡）しても、強誘電体材料にはヒステリシス特性による残留分極が存在するため、読み出し時に所定のパルス電界を印加することで書き込み内容に応じた電流を出力させることができるものである。また、一般的な条件下では、ＦＲＡＭに用いられる強誘電体材料のヒステリシス特性（残留分極）によるデータ保持時間は１０年以上となっている。
【００１２】
従って、ＤＲＡＭに代えてＦＲＡＭをＳＯＩ基板上で用いることで、小型軽量化／薄型化の要望に加えて、低電圧動作化、低消費電力化の要求を満足させる半導体メモリを提供できることが予想される。
【００１３】
また、Ｎ２−Ｈ２混合ガス中で熱処理を行うと、その後に酸素中で回復熱処理を行ったとしても初期の状態よりヒステリシス特性が劣化した状態になることが知られている（例えば、非特許文献３参照。）。ＦＲＡＭ等の半導体を製造する工程中においては、あらゆる工程で水素雰囲気中にさらされる可能性がある。従って、強誘電体材料を用いた半導体製造の各工程では、その強誘電体材料のヒステリシス特性は水素雰囲気中で劣化することが多くなる。
【００１４】
【非特許文献１】
横溝幸一著、ＦＤ−ＳＯＩデバイスの応用分野、第５７回集積回路シンポジウム講演論文集、１９９９年、３７〜４２ページ
【非特許文献２】
ＳＯＩウェーハ上におけるＤＲＡＭセル混載技術の開発について、東芝プレスリリース、２００２年６月１２日、［平成１４年６月２８日検索］インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｔｏｓｈｉｂａ．ｃｏ．ｊｐ／ａｂｏｕｔ／ｐｒｅｓｓ／２００２＿０６／ｐｒ＿ｊ１２０１．ｈｔｍ＞
【非特許文献３】
Ｊ．Ｉｍ、他４名著，　Ｓｔｕｄｉｅｓ　ｏｆ　ｈｙｄｒｏｇｅｎ−ｉｎｄｕｃｅｄ　ｄｅｇｒａｄａｔｉｏｎ　ｐｒｏｃｅｓｓｅｓ　ｉｎ　ＳｒＢｉ２Ｔａ２０９　ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ｆｉｌｍ−ｂａｓｅｄ　ｃａｐａｃｉｔｏｒｓ，　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ．，Ａｍｅｒｉｃａｎ　Ｉｎｓｔｉｔｕｔｅ．　ｏｆ　Ｐｈｙｓｉｃｓ，　２２　Ｆｅｂ．　１９９９，　Ｖｏｌ７４．　Ｎｕｍｂｅｒ８．　ｐｐ１１６２〜１１６４
【００１５】
【発明が解決しようとする課題】
しかしながら、上記した従来のＦＲＡＭのコンデンサ素子に用いられる強誘電体材料の残留分極値は、強誘電体物質の僅かな組成の違いや薄膜状にする製膜工程の違いにより異なり、データ保持時間が１０年以上となる残留分極値を達成した強誘電体材料を安定して製造することは難しいという問題があった。
【００１６】
つまり、従来のＦＲＡＭのコンデンサ素子では、無電界時の残留分極量が長年維持される強誘電材料の薄膜を製造することが難しく、所定時間が経過した後の残留分極量が書き込み内容を読み出すための所定のしきい値未満に減少する強誘電体材料の薄膜が製造されがちであるという問題があった。
【００１７】
本発明は、上述した如き従来の問題を解決するためになされたものであって、無電界時の残留分極量が長年維持されない強誘電材料を用いて、ＤＲＡＭに代わるＦＲＡＭをＳＯＩ基板上に形成した半導体メモリを提供することを目的とする。
【００１８】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体メモリは、少なくとも１個のトランジスタ素子と少なくとも１個のコンデンサ素子により１個のメモリセルが構成され、そのコンデンサ素子には、ヒステリシス特性における無電界時の残留分極量が、少なくとも複数クロックからなるリフレッシュサイクルの時間経過後までは、所定のしきい値未満に減少しない材料が使用され、残留分極によるビット線出力電流値を検出し、その検出値による分極量がしきい値以上の場合には、ビット線出力電流値を増幅してコンデンサ素子の残留分極量をリフレッシュし、検出値による分極量がしきい値未満の場合には、ビット線出力電流値を増幅しないセンスアンプを備えることを特徴とする。
【００１９】
また、半導体メモリのメモリセルは、常に逆の論理レベルとなる２組のトランジスタ素子とコンデンサ素子から構成され、センスアンプのしきい値は、一方の組のコンデンサ素子をリフレッシュする場合には、他方の組のコンデンサ素子はリフレッシュしないように設定されるようにしても良い。
【００２０】
また、半導体メモリのメモリセルは、１組のトランジスタ素子とコンデンサ素子から構成され、センスアンプのしきい値は、そのメモリセルに１が書き込まれた場合の１クロック後の検出値による分極量ではリフレッシュを実施し、そのメモリセルに０が書き込まれた場合の１クロック後の検出値による分極量ではリフレッシュを実施しないように設定されても良い。
【００２１】
また、半導体メモリのコンデンサ素子には、残留分極量の所定時間後の減少量が所定値以上である強誘電体材料が用いられても良く、強誘電体材料とヒステリシス特性を有さない常誘電体材料とを直列に接続して構成されても良く、半導体メモリのメモリセルおよびセンスアンプは、ＳＯＩ（シリコン・オン・インシュレータ）基板上に形成されても良い。
【００２２】
また、上述の目的を達成するため、本発明の半導体メモリの書き込み方法では、ヒステリシス特性における無電界時の残留分極量が、少なくとも複数クロックからなるリフレッシュサイクルの時間経過後までは、所定のしきい値未満に減少しない強誘電体材料が使用されたコンデンサ素子とトランジスタ素子とでメモリセルが形成され、ビット線出力の検出値が所定のしきい値以上の場合にはリフレッシュするセンスアンプを備えた半導体メモリの書き込み方法であって、（１）ワード線を高位側電圧にしてメモリセルのトランジスタ素子をオンして導通状態にし、（２）ビット線のスイッチング素子をオンして導通状態にし、（３）ビット線およびプレート線に対して所望の高位側電圧を所望のタイミングで印加して書き込みを実施し、（４）ビット線およびプレート線の全てを低位側電圧にし、（５）ワード線を低位側電圧にしてメモリセルのトランジスタ素子をオフして非導通状態にすることを特徴とする。
【００２３】
また、本発明の半導体メモリの書き込み方法は、メモリセルが常に逆の論理レベルとなる２組のトランジスタ素子とコンデンサ素子から構成される場合、書き込み時には、一方の組のコンデンサ素子に書き込む場合には、他方の組のコンデンサ素子には書き込まないようにしても良い。
【００２４】
また、上述の目的を達成するため、本発明の半導体メモリの読み出し方法では、ヒステリシス特性における無電界時の残留分極量が、少なくとも複数クロックからなるリフレッシュサイクルの時間経過後までは、所定のしきい値未満に減少しない強誘電体材料が使用されたコンデンサ素子とトランジスタ素子とでメモリセルが形成され、ビット線出力の検出値が所定のしきい値以上の場合にはリフレッシュするセンスアンプを備えた半導体メモリの読み出し方法であって、（１ａ）ビット線のスイッチング素子をオフして非導通状態にし、（２ａ）ワード線を高位側電圧にしてメモリセルのトランジスタ素子をオンして導通状態にし、（３ａ）ビット線の出力をセンスアンプで検出し、検出値が所定のしきい値以上であるか否かを判断し、しきい値以上の場合にはリフレッシュした高位側電圧を出力し、しきい値未満の場合には低位側電圧を出力して読み出しを実施し、（４ａ）プレート線に対しては、高位側電圧を印加することでデータの読み出しを実施し、（５ａ）ビット線およびプレート線の全てを低位側電圧にし、（６ａ）ワード線を低位側電圧にしてメモリセルのトランジスタ素子をオフして非導通状態にすることを特徴とする。
【００２５】
また、本発明の半導体メモリの読み出し方法は、メモリセルが、常に逆の論理レベルとなる２組のトランジスタ素子とコンデンサ素子から構成される場合、読み出し時には、両方の組のコンデンサ素子の出力を前記しきい値で判別し、両者の差を記憶内容として読み出すようにしても良く、また、読み出し時には、ワード線とプレート線が高位側電圧であるようにしても良い。
【００２６】
【発明の実施の形態】
以下、本発明を図示した実施形態に基づいて説明する。
【００２７】
実施の形態１．
本実施の形態では、上記したように、データ保持時間が１０年以上となる残留分極値を達成する理想的な強誘電体材料を安定して製造することが難しいことから、製造が容易で製造コストも低減できるように不完全あるいは粗悪な強誘電体材料を用いてＦＲＡＭをＳＯＩ基板上に形成することが検討された。その検討の中で、不完全あるいは粗悪な強誘電体材料といえども、例えば、約２秒程度であれば“１”か“０”を判別可能な程度には残留分極量を保持できることから、少なくとも複数クロックからなるリフレッシュサイクルの時間経過後までは、ある程度の残留分極値は保持できることに注目した。その検討結果として、ＤＲＡＭと同様にリフレッシュすることで不完全あるいは粗悪な強誘電体材料を用いたＦＲＡＭでもＳＯＩ基板上に形成して実用可能であることがわかった。
【００２８】
但し、不完全あるいは粗悪な強誘電体材料を用いたＦＲＡＭの場合のリフレッシュサイクルは、ＤＲＡＭのように接合リーク電流により決定されず、残留分極量の保持時間により決定されることから、リフレッシュサイクルの頻度はＤＲＡＭよりも非常に少なくすることができ、リフレッシュ用の電力をＤＲＡＭより削減することができる。
【００２９】
図１は、本発明の実施の形態１の半導体メモリの一部構成を示すブロック図である。
図１は、実施の形態１の半導体メモリ（メモリセルアレー）における１個のメモリセルＭＣ１の周辺の構成を示している。メモリセルＭＣ１は、１個のメモリセル内に、２個のトランジスタＴ１、Ｔ２と、２個の強誘電体材料を用いたコンデンサ素子ＦＣ１、ＦＣ２とを有して１ビットの情報を記憶する２Ｔ２Ｃ型のＦＲＡＭである。メモリセルＭＣ１は、ワード線ＷＬ１とビット線ＢＬ１、ＢＬ２の交点に配置される。
【００３０】
コンデンサ素子ＦＣ１、ＦＣ２に用いられる強誘電体材料は、ヒステリシス特性における無電界時の残留分極量が、少なくとも複数クロックからなるリフレッシュサイクルの時間経過後までは、所定のしきい値未満に減少しないものが使用される。
【００３１】
トランジスタＴ１、Ｔ２の選択ゲートは、ワード線ＷＬ１に接続され、トランジスタＴ１、Ｔ２のドレインは、各々ビット線ＢＬ１、ＢＬ２に接続され、トランジスタＴ１、Ｔ２のソースは、各々強誘電体コンデンサ素子ＦＣ１、ＦＣ２の一方の極に接続される。強誘電体コンデンサ素子ＦＣ１、ＦＣ２の他方の極は、プレート線ＰＬ１に接続される。
【００３２】
ビット線ＢＬ１には、スイッチング素子ＳＷ１が設けられ、スイッチ線ＳＬ１の信号により導通状態と非導通状態が切り替えられる。また、ビット線ＢＬ２にも、スイッチング素子ＳＷ２が設けられ、スイッチ線ＳＬ２の信号により導通状態と非導通状態が切り替えられる。導通状態になったビット線ＢＬ１とＢＬ２に、さらにデータＤ１、Ｄ２が入力されることでデータの書き込みが実施される。データＤ１とＤ２は、互いに常に逆の論理レベルとなるように入力される。従って、メモリセルＭＣ１の２組のトランジスタ素子とコンデンサ素子も常に逆の論理レベルとなる。
【００３３】
ビット線ＢＬ１とＢＬ２とを接続するように両者の間には、各ビット線の電流を検出して増幅するセンスアンプＳＡ１が設けられる。センスアンプＳＡ１は、センスアンプアース線ＳＡＥ１のＨ／Ｌ信号により、オン／オフが制御される。
【００３４】
センスアンプＳＡ１は、残留分極によるビット線ＢＬ１、ＢＬ２の出力電流値を検出し、その検出値または検出値に基づく分極量が所定のしきい値以上の場合には、ビット線出力電流値を増幅してコンデンサ素子の残留分極量をリフレッシュし、検出値による分極量がしきい値未満の場合には、ビット線出力電流値を増幅しない。また、ビット線ＢＬ１、ＢＬ２に書き込まれるデータＤ１とＤ２は、上記したように互いに常に逆の論理レベルとなることから、ビット線ＢＬ１、ＢＬ２の一方がリフレッシュする場合には、他方はリフレッシュしない。
【００３５】
なお、本実施の形態のメモリセルＭＣ１およびセンスアンプＳＡ１等は、小型軽量化／薄型化、低電圧動作化、低消費電力化、および、高速動作の要望を満足するためにＳＯＩ（シリコン・オン・インシュレータ）基板上に形成されるが、低電圧動作化、低消費電力化等が必要でない場合には、従来と同様にバルクＳｉ基板上に設けても良い。
【００３６】
図２は、図１のコンデンサ素子ＦＣ１、ＦＣ２に用いられる強誘電体材料のヒステリシス特性（電界−分極特性）を示す図である。
【００３７】
例えば、書き込み時に電界を印加して分極量が＋Ａまで増加した場合、印加する電界を０にしても＋Ｐｒ１の残留分極量がコンデンサ素子に残る。同様に、書き込み時に電界を印加して分極量が−Ｂまで減少（増加）した場合、印可する電界を０にしても−Ｐｒ２の残留分極量がコンデンサ素子に残る。
【００３８】
本実施の形態の場合には、リフレッシュを実施するため、強誘電体材料としては、一般的なデータ保持時間が１０年以上となる残留分極値を達成した強誘電体材料を用いる必要はなく、ヒステリシス特性における無電界時の残留分極量が、少なくとも複数クロックからなるリフレッシュサイクルの時間経過後までは、所定のしきい値未満に減少しない強誘電体材料であれば良い。つまり、複数クロックからなるリフレッシュサイクル以上の所定時間が経過した後には、所定のしきい値未満に減少しても良い強誘電体材料を使用できる。
【００３９】
図２の場合、例えば、データの書き込みから２秒後等に、残留分極量Ｐｒ１あるいはＰｒ２の値が、Ｐｒ１ａあるいはＰｒ２ａの位置まで低下するような劣悪なヒステリシス特性を有する強誘電材料を用いてコンデンサ素子を製造しても良いことになる。一般的に、強誘電体材料を用いてコンデンサ素子を製造する場合には、劣悪なヒステリシス特性の材料を用いた場合でも、２秒程度は残留分極を維持するものを製造することができる。
【００４０】
従って、本実施の形態の場合には、安定して製造することが難しいデータ保持時間が１０年以上となる残留分極値を達成した強誘電体材料を用いてコンデンサ素子の薄膜を製膜する必要が無くなり、コンデンサ素子（強誘電材料）を安定して製造することが可能になる。
【００４１】
次に、図１に示した半導体メモリの動作について説明する。
図３は、図１に示した半導体メモリの書き込み時のタイミングチャートである。なお、図３中のｔ１〜ｔ７は書き込み時の１クロック毎のタイミングを示す。
【００４２】
（１−１）ｔ１のタイミングで、ワード線ＷＬ１を高位側電圧（Ｈ）にしてメモリセルＭＣ１のトランジスタ素子Ｔ１、Ｔ２をオンして導通状態にする。
（１−２）ｔ２のタイミングで、スイッチ線ＳＬ１、ＳＬ２の信号により、ビット線ＢＬ１、ＢＬ２のスイッチング素子ＳＷ１、ＳＷ２をオンして導通状態にする。
【００４３】
（１−３）ビット線ＢＬ１、ＢＬ２およびプレート線ＰＬ１に対して所望の高位側電圧（Ｈ）を所望のタイミングで印加して書き込みを実施する。例えば、ビット線ＢＬ１に対しては、ｔ３〜ｔ６のタイミングで、データＤ１を印加すると共に、ｔ３〜ｔ５のタイミングで、高位側電圧（Ｈ）を印加し、ビット線ＢＬ２に対しては、ｔ５〜ｔ６のタイミングで、高位側電圧（Ｈ）と共にデータＤ２を印加し、プレート線ＰＬ１に対しては、ｔ４〜ｔ６のタイミングで、高位側電圧（Ｈ）を印加することでデータの書き込みを実施する。
【００４４】
なお、本実施の形態では、メモリセルＭＣ１が、常に逆の論理レベルとなる２組のトランジスタ素子Ｔ１、Ｔ２とコンデンサ素子ＦＣ１、ＦＣ２から構成されるため、書き込み時には、ビット線ＢＬ１とビット線ＢＬ２の導通状態を制御することにより、一方の組のコンデンサ素子に書き込む場合には、他方の組のコンデンサ素子には書き込みを実施しないようにする。
【００４５】
（１−４）ｔ６のタイミングでは、ビット線ＢＬ１、ＢＬ２およびプレート線ＰＬ１の全てを低位側電圧（Ｌ）にする。
（１−５）ｔ７のタイミングでは、ワード線ＷＬ１を低位側電圧（Ｌ）にしてメモリセルＭＣ１のトランジスタ素子Ｔ１、Ｔ２をオフして非導通状態にする。
【００４６】
図４は、図１に示した半導体メモリの読み出し時あるいはリフレッシュ時のタイミングチャートである。なお、図４中のｔ１〜ｔ７は読み出し時の１クロック毎のタイミングを示す。
【００４７】
（１−１ａ）ｔ１のタイミングで、スイッチ線ＳＬ１、ＳＬ２の信号により、ビット線ＢＬ１、ＢＬ２のスイッチング素子ＳＷ１、ＳＷ２をオフして非導通状態にする。
（１−２ａ）ｔ２のタイミングで、ワード線ＷＬ１を高位側電圧（Ｈ）にしてメモリセルＭＣ１のトランジスタ素子Ｔ１、Ｔ２を導通状態にする。
【００４８】
（１−３ａ）ｔ３のタイミングで、ビット線ＢＬ１、ＢＬ２の出力をセンスアンプＳＡ１で検出し、検出値が所定のしきい値以上であるか否かを判断し、しきい値以上の場合にはｔ４のタイミングでリフレッシュした高位側電圧（Ｈ）を出力し、しきい値未満の場合にはｔ４のタイミングで低位側電圧（Ｌ）を出力して読み出しを実施する。
【００４９】
なお、本実施の形態では、メモリセルＭＣ１が、常に逆の論理レベルとなる２組のトランジスタ素子Ｔ１、Ｔ２とコンデンサ素子ＦＣ１、ＦＣ２から構成されるため、読み出し時には、ビット線ＢＬ１とビット線ＢＬ２の両方の組のコンデンサ素子の出力をしきい値で判別し、両者の差を記憶内容として読み出すようにする。
【００５０】
この場合、本実施の形態では、ワード線ＷＬ１とプレート線ＰＬ１が双方とも高位側電圧（Ｈ）であっても残留分極によりデータを読みとれるが、従来のＤＲＡＭでは、ワード線ＷＬ１とプレート線ＰＬ１が同じ場合にはデータを読みとれなかった。
【００５１】
（１−４ａ）ｔ３〜ｔ５のタイミングで、プレート線ＰＬ１に対しては、高位側電圧（Ｈ）を印加し、ｔ４〜ｔ５のタイミングで、データの読み出しを実施する。
（１−５ａ）ｔ６のタイミングで、ビット線ＢＬ１、ＢＬ２およびプレート線ＰＬ１の全て低位側電圧（Ｌ）にする。
（１−６ａ）ｔ７のタイミングで、ワード線ＷＬ１を低位側電圧（Ｌ）にしてメモリセルＭＣ１のトランジスタ素子Ｔ１、Ｔ２をオフして非導通状態にする。
【００５２】
本実施の形態の半導体メモリでは、上記したようにワード線ＷＬ１とプレート線ＰＬ１の電圧を同電位にしてもデータの読み取りが可能であるので、接合部からのリーク電流によりリフレッシュサイクルの時間が影響されることがなくなり、残留分極のデータ保持（維持）時間によりリフレッシュサイクルの間隔を決定することができる。
【００５３】
このように、本実施の形態の半導体メモリでは、無電界時の残留分極量が長年維持されない強誘電材料を用いても、その残留分極量が維持される時間に応じてリフレッシュサイクルの間隔を決定することができるので問題が発生せず、また、ワード線ＷＬ１とプレート線ＰＬ１の電圧を同電位にしてもデータの読み取りが可能であるので、接合リーク電流が増加するという問題が発生せず、小型軽量化／薄型化、低電圧動作化、低消費電力化、かつ、高速動作の全てを満足させたＦＲＡＭをＳＯＩ基板上に形成することができる。
【００５４】
実施の形態２．
上記した実施の形態１では、メモリセルＭＣ１が１個のメモリセル内に２個のトランジスタＴ１、Ｔ２と、２個の強誘電体材料を用いたコンデンサ素子ＦＣ１、ＦＣ２とを有して１ビットの情報を記憶する２Ｔ２Ｃ型のＦＲＡＭである場合について説明したが、本発明は、１個のメモリセル内に１個のトランジスタと１個の強誘電体コンデンサ素子を有して１ビットの情報を記憶する１Ｔ１Ｃ型のＦＲＡＭを備える場合にも実施可能であるので、以下に説明する。
【００５５】
図５は、本発明の実施の形態２の半導体メモリの一部構成を示すブロック図である。
図５では、実施の形態１のメモリセルＭＣ１と比べて、トランジスタとコンデンサを１組（トランジスタ素子Ｔ１１とコンデンサ素子ＦＣ１１）に減らしたことから、ビット線ＢＬ１１とそのスイッチング線ＳＬ１１が各１本になってスイッチング素子ＳＷ１１も１個になり、データ１１も１個になり、さらに、センスアンプＳＡ１１ではビット線ＢＬ１１からの入力が１入力のみになって読み取り時に実施の形態１のように２入力を比較できなくなるので、参照電圧Ｖｒｅｆ１が入力されるようになっている。その他の構成は、実施の形態１と区別するために符号を変更している点を除けば、実施の形態１と同様である。
【００５６】
次に、図５に示した半導体メモリの動作について説明する。
図６は、図５に示した半導体メモリの書き込み時のタイミングチャートである。なお、図６中のｔ１〜ｔ７は書き込み時の１クロック毎のタイミングを示す。
【００５７】
（２−１）ｔ１のタイミングで、ワード線ＷＬ１１を高位側電圧（Ｈ）にしてメモリセルＭＣ１１のトランジスタ素子Ｔ１をオンして導通状態にする。
（２−２）ｔ２のタイミングで、スイッチ線ＳＬ１１の信号により、ビット線ＢＬ１１のスイッチング素子ＳＷ１１をオンして導通状態にする。
【００５８】
（２−３）ビット線ＢＬ１１およびプレート線ＰＬ１に対して所望の高位側電圧（Ｈ）を所望のタイミングで印加して書き込みを実施する。例えば、“１”のデータを書き込む場合、ビット線ＢＬ１１に対しては、ｔ３〜ｔ６のタイミングで、データＤ１１（“１”）を印加すると共に、ｔ３〜ｔ５のタイミングで、高位側電圧（Ｈ）を印加し、“０”のデータを書き込む場合、ビット線ＢＬ１１に対しては、ｔ５〜ｔ６のタイミングで、高位側電圧（Ｈ）と共にデータＤ１１（“０”）を印加し、プレート線ＰＬ１１に対しては、ｔ４〜ｔ６のタイミングで、高位側電圧（Ｈ）を印加することでデータの書き込みを実施する。
【００５９】
（２−４）ｔ６のタイミングでは、ビット線ＢＬ１１およびプレート線ＰＬ１１の全てを低位側電圧（Ｌ）にする。
（２−５）ｔ７のタイミングでは、ワード線ＷＬ１１を低位側電圧（Ｌ）にしてメモリセルＭＣ１１のトランジスタ素子Ｔ１１をオフして非導通状態にする。
【００６０】
図７は、図５に示した半導体メモリの読み出し時あるいはリフレッシュ時のタイミングチャートである。なお、図７中のｔ１〜ｔ７は読み出し時の１クロック毎のタイミングを示す。
【００６１】
（２−１ａ）ｔ１のタイミングで、スイッチ線ＳＬ１１の信号により、ビット線ＢＬ１１のスイッチング素子ＳＷ１１をオフして非導通状態にする。
（２−２ａ）ｔ２のタイミングで、ワード線ＷＬ１１を高位側電圧（Ｈ）にしてメモリセルＭＣ１１のトランジスタ素子Ｔ１１を導通状態にする。
【００６２】
（２−３ａ）ｔ３のタイミングで、ビット線ＢＬ１１の出力と参照電圧Ｖｒｅｆ１１をセンスアンプＳＡ１で検出し、検出値が所定のしきい値（参照電圧Ｖｒｅｆ１１）以上であるか否かを判断し、しきい値以上の場合（“１”のデータ）にはｔ４のタイミングでリフレッシュした高位側電圧（Ｈ）を出力し、しきい値未満の場合（“０”のデータ）にはｔ４のタイミングで低位側電圧（Ｌ）を出力して読み出しを実施する。
【００６３】
本実施の形態でも、ワード線ＷＬ１１とプレート線ＰＬ１１が双方とも高位側電圧（Ｈ）であっても残留分極によりデータを読みとることができることがわかる。
【００６４】
（２−４ａ）ｔ３〜ｔ５のタイミングで、プレート線ＰＬ１１に対しては、高位側電圧（Ｈ）を印加し、ｔ４〜ｔ５のタイミングで、データの読み出しを実施する。
（２−５ａ）ｔ６のタイミングで、ビット線ＢＬ１１およびプレート線ＰＬ１１の全て低位側電圧（Ｌ）にする。
（２−６ａ）ｔ７のタイミングで、ワード線ＷＬ１１を低位側電圧（Ｌ）にしてメモリセルＭＣ１１のトランジスタ素子Ｔ１１をオフして非導通状態にする。
【００６５】
１Ｔ１Ｃ型のＦＲＡＭを用いた本実施の形態の半導体メモリでも、上記したようにワード線ＷＬ１１とプレート線ＰＬ１１の電圧を同電位にしてもデータの読み取りが可能であるので、接合部からのリーク電流によりリフレッシュサイクルの時間が影響されることがなくなり、残留分極のデータ保持（維持）時間によりリフレッシュサイクルの間隔を決定することができる。
【００６６】
このように、１Ｔ１Ｃ型のＦＲＡＭを用いた本実施の形態の半導体メモリの場合でも、実施の形態１と同様に、無電界時の残留分極量が長年維持されない強誘電材料を用いても、その残留分極量が維持される時間に応じてリフレッシュサイクルの間隔を決定することができるので問題が発生せず、また、ワード線ＷＬ１１とプレート線ＰＬ１１の電圧を同電位にしてもデータの読み取りが可能であるので、接合リーク電流が増加するという問題が発生せず、小型軽量化／薄型化、低電圧動作化、低消費電力化、かつ、高速動作の全てを満足させたＦＲＡＭをＳＯＩ基板上に形成することができる。
【００６７】
また、本実施の形態２では、１Ｔ１Ｃ型のＦＲＡＭを用いていることから、実施の形態１の２Ｔ２Ｃ型のＦＲＡＭを用いる場合よりも高集積化が可能になり、小型軽量化／薄型化、低電圧動作化、低消費電力化により有利となる。
【００６８】
実施の形態３．
上記した実施の形態１、２では、不完全あるいは粗悪な強誘電体材料をＦＲＡＭのメモリセル内のコンデンサ素子として単体で用いて、ＦＲＡＭをＳＯＩ基板上に形成した場合について説明し、データ保持時間が１０年以上となる残留分極値を達成する理想的な強誘電体材料を使用した不揮発性メモリの場合には、リフレッシュが必要なくなるので実施の形態１、２には適用できなかった。
【００６９】
ここで、ＤＲＡＭ等の揮発性メモリのメリットを考えた場合、例えば、電源オフによりよけいなデータが残らないので反復利用が容易でハードディスク等の不揮発性メモリに比べて記憶容量を比較的小さくすることができることも考えられるが、近年の中古情報処理装置の売買におけるハードディスク内の消し忘れデータで問題となったように、セキュリティ確保のためにメモリ中にデータを残しておきたくない場合に有利となる。つまり、ＦＲＡＭとして理想的な強誘電体材料が供給可能な場合でも、意図的に揮発性にしたい場合が考えられることになる。以下、理想的な強誘電体材料をＦＲＡＭに用いても、意図的に揮発性にして、リフレッシュによりメモリ内容を保持する場合について説明する。
【００７０】
図８は、本発明の実施の形態３の半導体メモリの一部構成を示すブロック図である。
図８では、実施の形態２のメモリセルＭＣ１１と比べて、強誘電体材料のコンデンサ素子ＦＣ２１に直列に常誘電体材料のコンデンサ素子Ｃ２１を設けた点が異なっている。その他の構成は、実施の形態２と区別するために符号を変更している点を除けば、実施の形態２と同様である。
【００７１】
つまり、本発明では、メモリセル内のコンデンサ素子として、強誘電体材料と常誘電体材料を組み合わせて直列接続して、実施の形態２の、不完全あるいは粗悪な強誘電体材料をＦＲＡＭのメモリセル内のコンデンサ素子として単体で用いた場合と同様な動作（作用）と効果を得ている。この原理について以下に説明する。
【００７２】
メモリセル内のコンデンサ素子として、図８のように強誘電体材料のコンデンサ素子ＦＣ２１と、常誘電体材料のコンデンサ素子Ｃ２１を組み合わせて直列接続した場合、例えば、図６のタイミングｔ７の後のようにデータが書き込まれた後の短絡状態で、強誘電体材料材料のコンデンサ素子ＦＣ２１には安定した残留分極が発生する。しかし、常誘電体材料のコンデンサ素子Ｃ２１に充電されていた電荷が放出されることで、コンデンサ素子ＦＣ２１には残留分極とは反対方向の電界（反電界）が印加される。従って、コンデンサ素子ＦＣ２１の残留分極量は減少する。
【００７３】
強誘電体材料のコンデンサ素子と、常誘電体材料のコンデンサ素子を組み合わせて直列接続した場合の分極保持時間は、強誘電体材料と常誘電体材料の製造時の調整により変更可能であり長くても数分程度であるが、少なくともＤＲＡＭのリフレッシュサイクルの頻度よりは充分に長い間隔のリフレッシュサイクルにすることができる。
【００７４】
このように本実施の形態では、理想的な強誘電体材料をＦＲＡＭに用いても、常誘電体材料を組み合わせて直列接続することで意図的に揮発性にして、リフレッシュによりメモリ内容を保持することができるので、実施の形態２と同様な効果を得ることができる。具体的には、ワード線ＷＬ２１とプレート線ＰＬ２１の電圧を同電位にしてもデータの読み取りが可能であるので、接合リーク電流が増加するという問題が発生せず、小型軽量化／薄型化、低電圧動作化、低消費電力化、かつ、高速動作の全てを満足させたＦＲＡＭをＳＯＩ基板上に形成することができ、実施の形態１の場合よりも高集積化が可能になり、小型軽量化／薄型化、低電圧動作化、低消費電力化により有利となる。
【００７５】
また、上記した各実施の形態では、ＦＲＡＭのコンデンサ素子にヒステリシス特性を有する強誘電体材料を用いたが、本発明はこれに限らず、ヒステリシス特性を有して分極を形成する他の材料を用いて構成しても良い。
【００７６】
また、上記した各実施の形態では、ＦＲＡＭを他のデバイスと混載してＳＯＩ基板上に形成する場合を前提に説明したが、本発明はこれに限らず、例えば、本発明のＦＲＡＭを単独でＳＯＩ基板上に形成しても良く、あるいは、本発明のＦＲＡＭをバルクＳｉ基板上に形成する場合に適用しても良い。
【００７７】
【発明の効果】
上記のように本発明では、無電界時の残留分極量が長年維持されない不完全あるいは粗悪な強誘電体材料をＦＲＡＭに用いてもリフレッシュによりメモリ内容を保持することができ、ＦＲＡＭはワード線とプレート線の電圧を同電位にしてもデータの読み取りが可能であるので、ＤＲＡＭに代わるＦＲＡＭをＳＯＩ基板上に形成した半導体メモリを提供することができる。この半導体メモリでは、接合リーク電流が増加するという問題が発生せず、小型軽量化／薄型化、低電圧動作化、低消費電力化、かつ、高速動作の全てを満足でき、高集積化が可能で、小型軽量化／薄型化、低電圧動作化、低消費電力化が可能となる。
【００７８】
また、本発明では、ＦＲＡＭに理想的な強誘電体材料を用いる場合でも、常誘電体材料を組み合わせて直列接続することで意図的に揮発性にして、リフレッシュによりメモリ内容を保持することができるので、上記と同様なＤＲＡＭに代わるＦＲＡＭをＳＯＩ基板上に形成した半導体メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体メモリの一部構成を示すブロック図である。
【図２】図１のコンデンサ素子に用いられる強誘電体材料のヒステリシス特性（電界−分極特性）を示す図である。
【図３】図１に示した半導体メモリの書き込み時のタイミングチャートである。
【図４】図１に示した半導体メモリの読み出し時あるいはリフレッシュ時のタイミングチャートである。
【図５】本発明の実施の形態２の半導体メモリの一部構成を示すブロック図である。
【図６】図５に示した半導体メモリの書き込み時のタイミングチャートである。
【図７】図５に示した半導体メモリの読み出し時あるいはリフレッシュ時のタイミングチャートである。
【図８】本発明の実施の形態３の半導体メモリの一部構成を示すブロック図である。
【符号の説明】
ＢＬ１、ＢＬ２　ビット線、　Ｄ１、Ｄ２　データ、　ＦＣ１、ＦＣ２　（強誘電体材料の）コンデンサ素子、　ＭＣ１　メモリセル、　ＰＬ１　プレート（電極）線、　ＳＡ１　センスアンプ、　ＳＡＥ１　センスアンプアース線、　ＳＬ１、ＳＬ２　スイッチ線、　ＳＷ１、ＳＷ２　スイッチ、　Ｔ１、Ｔ２　トランジスタ、　ＷＬ１　ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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