(57)【要約】【課題】　動作周波数情報またはＣＡＳレーテンシ情報によって、出力信号のスルー率を調節できる出力ドライバおよび出力駆動方法を提供する。【解決手段】　出力端をプルアップさせるプルアップドライバおよび前記出力端をプルダウンさせるプルダウンドライバを備える出力ドライバである。また前記出力ドライバは前記半導体メモリ装置のＣＡＳレーテンシ情報を保存するモードレジスタセットを備え、前記プルアップドライバおよび前記プルダウンドライバの駆動能力が前記ＣＡＳレーテンシ情報に応答して可変する。前記出力ドライバは、前記半導体メモリ装置の動作周波数を検出して保存する周波数検出器を備え、この場合には、前記プルアップドライバおよび前記プルダウンドライバの駆動能力が前記周波数検出器の出力信号に応答して可変する。【選択図】　　　図１
2004139718.tif 000002
【特許請求の範囲】
【請求項１】
　半導体メモリ装置の出力ドライバにおいて、
　出力端と、
　前記出力端に連結され、前記出力端をプルアップさせるプルアップドライバと、
　前記出力端に連結され、前記出力端をプルダウンさせるプルダウンドライバと、
　前記半導体メモリ装置のＣＡＳレーテンシ情報を保存するモードレジスタセットと、を備え、
　前記プルアップドライバおよび前記プルダウンドライバの駆動能力が前記ＣＡＳレーテンシ情報に応答して可変する、ことを特徴とする出力ドライバ。
【請求項２】
　前記プルアップドライバは、
　前記出力端に共通連結され、各々の制御信号に応答して選択的にイネーブルされる複数のプルアップトランジスタを備え、
　前記各々の制御信号は前記ＣＡＳレーテンシ情報によって発生する、
　ことを特徴とする請求項１に記載の出力ドライバ。
【請求項３】
　前記プルダウンドライバは、
　前記出力端に共通連結され、各々の制御信号に応答して選択的にイネーブルされる複数のプルダウントランジスタを備え、
　前記各々の制御信号は前記ＣＡＳレーテンシ情報によって発生する、
　ことを特徴とする請求項１に記載の出力ドライバ。
【請求項４】
　半導体メモリ装置の出力ドライバにおいて、
　出力端と、
　前記出力端に連結され、前記出力端をプルアップさせるプルアップドライバと、
　前記出力端に連結され、前記出力端をプルダウンさせるプルダウンドライバと、
　前記半導体メモリ装置の動作周波数を検出して保存する周波数検出器と、を備え、
　前記プルアップドライバおよび前記プルダウンドライバの駆動能力が前記周波数検出器に保存された情報に応答して可変する、ことを特徴とする出力ドライバ。
【請求項５】
　前記プルアップドライバは、
　前記出力端に共通連結され、各々の制御信号に応答して選択的にイネーブルされる複数のプルアップトランジスタを備え、
　前記各々の制御信号は前記周波数検出器の出力情報によって発生する、
　ことを特徴とする請求項４に記載の出力ドライバ。
【請求項６】
　前記プルダウンドライバは、
　前記出力端に共通連結され、各々の制御信号に応答して選択的にイネーブルされる複数のプルダウントランジスタを備え、
　前記各々の制御信号は前記周波数検出器の出力情報によって発生する、
　ことを特徴とする請求項４に記載の出力ドライバ。
【請求項７】
　半導体メモリ装置の出力を駆動する方法において、
　プルアップドライバで前記半導体メモリ装置の出力端をプルアップさせる段階と、
　プルダウンドライバで前記半導体メモリ装置の出力端をプルダウンさせる段階と、
　モードレジスタセットに前記半導体メモリ装置のＣＡＳレーテンシ情報を保存する段階と、
　前記ＣＡＳレーテンシ情報に応答して前記プルアップドライバおよび前記プルダウンドライバの駆動能力を可変させる段階と、を備える、ことを特徴とする出力駆動方法。
【請求項８】
　半導体メモリ装置の出力を駆動する方法において、
　プルアップドライバで前記半導体メモリ装置の出力端をプルアップさせる段階と、
　プルダウンドライバで前記半導体メモリ装置の出力端をプルダウンさせる段階と、
　前記半導体メモリ装置の動作周波数を検出する段階と、
　前記動作周波数を保存する段階と、
　前記動作周波数に応答して前記プルアップドライバおよび前記プルダウンドライバの駆動能力を可変させる段階と、を備える、ことを特徴とする出力駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体メモリ装置に係り、特に半導体メモリ装置の出力ドライバおよび出力駆動方法に関する。
【背景技術】
【０００２】
　半導体メモリ装置がシステムに採用される場合、半導体メモリ装置の出力端、すなわち出力パッドは大きい負荷を有し、したがって、半導体メモリ装置には出力パッドを駆動するための出力ドライバが含まれる。
　一方、シンクロナスシステムで、半導体メモリ装置の出力ドライバの出力信号のスルー率は、システムのスイッチング雑音のような信号誠実度と密接な関連がある。一般的に、動作周波数が高まるほど信号誠実度が下がる。したがって、広い周波数領域で動作するメモリシステム設計時、信号誠実度が最も脆弱な周波数に基づいて、出力ドライバの出力信号のスルー率が調節されなければならない。
【０００３】
　しかし、従来の出力ドライバは、動作周波数およびスルー率の相関性を考慮せず、駆動能力がプルアップトランジスタおよびプルダウントランジスタのサイズによってかねて固定されている。したがって、従来の出力ドライバは、動作周波数の変化によって、出力信号のスルー率を効果的に調節できないという短所がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　本発明が解決しようとする技術的課題は、動作周波数の変化によって出力信号のスルー率を効果的に調節できる半導体メモリ装置の出力ドライバおよび出力駆動方法を提供することである。
【課題を解決するための手段】
【０００５】
　前記課題を達成するための、本発明による半導体メモリ装置の出力ドライバは、出力端、前記出力端に連結され、前記出力端をプルアップさせるプルアップドライバ、前記出力端に連結され、前記出力端をプルダウンさせるプルダウンドライバ、および前記半導体メモリ装置のＣＡＳレーテンシ情報を保存するモードレジスタセットを備え、前記プルアップドライバおよび前記プルダウンドライバの駆動能力が前記ＣＡＳレーテンシ情報に応答して可変することを特徴とする。
【０００６】
　前記プルアップドライバは、前記出力端に共通連結され、各々の制御信号に応答して選択的にイネーブルされる複数のプルアップトランジスタを備え、前記各々の制御信号は前記ＣＡＳレーテンシ情報によって発生する。前記プルダウンドライバは、前記出力端に共通連結され、各々の制御信号に応答して選択的にイネーブルされる複数のプルダウントランジスタを備え、前記各々の制御信号は前記ＣＡＳレーテンシ情報によって発生する。
【０００７】
　前記課題を達成するための、本発明の別の半導体メモリ装置の出力ドライバは、出力端、前記出力端に連結され、前記出力端をプルアップさせるプルアップドライバ、前記出力端に連結され、前記出力端をプルダウンさせるプルダウンドライバ、前記半導体メモリ装置の動作周波数を検出して保存する周波数検出器を備え、前記プルアップドライバおよび前記プルダウンドライバの駆動能力が、前記周波数検出器に保存された情報に応答して可変することを特徴とする。
【０００８】
　前記プルアップドライバは、前記出力端に共通連結され、各々の制御信号に応答して選択的にイネーブルされる複数のプルアップトランジスタを備え、前記各々の制御信号は前記周波数検出器の出力情報によって発生する。前記プルダウンドライバは、前記出力端に共通連結され、各々の制御信号に応答して選択的にイネーブルされる複数のプルダウントランジスタを備え、前記各々の制御信号は前記周波数検出器の出力情報によって発生する。
【０００９】
　前記課題を達成するための、本発明のまた別の半導体メモリ装置の出力駆動方法は、プルアップドライバで前記半導体メモリ装置の出力端をプルアップさせる段階、プルダウンドライバで前記半導体メモリ装置の出力端をプルダウンさせる段階、モードレジスタセットに前記半導体メモリ装置のＣＡＳレーテンシ情報を保存する段階、前記ＣＡＳレーテンシ情報に応答して前記プルアップドライバおよび前記プルダウンドライバの駆動能力を可変させる段階を備えることを特徴とする。
【００１０】
　前記課題を達成するための、本発明のさらに別の半導体メモリ装置の出力駆動方法は、プルアップドライバで前記半導体メモリ装置の出力端をプルアップさせる段階、プルダウンドライバで前記半導体メモリ装置の出力端をプルダウンさせる段階、前記半導体メモリ装置の動作周波数を検出する段階、前記動作周波数を保存する段階、前記動作周波数に応答して前記プルアップドライバおよび前記プルダウンドライバの駆動能力を可変させる段階を備えることを特徴とする。
【発明の効果】
【００１１】
　本発明による出力ドライバは、動作クロックの周波数情報を含むＣＡＳレーテンシ情報によって、または、動作クロックの周波数を直接検出し、検出された周波数情報によって、出力信号のスルー率を効果的に調節できる。
【発明を実施するための最良の形態】
【００１２】
　以下、添付した図面を参照して、本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に示された同じ参照符号は同じ部材を表す。
　図１は、本発明の第１実施例による出力ドライバを示す図面である。
【００１３】
　図１を参照すれば、本発明の第１実施例による出力ドライバは、プルアップドライバ１１、プルダウンドライバ１３、モードレジスタセット１５および制御回路１７を備える。
　プルアップドライバ１１は出力端ＤＱに連結され、出力端ＤＱをプルアップさせ、プルダウンドライバ１３は出力端ＤＱに連結され、出力端ＤＱをプルダウンさせる。モードレジスタセット１５は、半導体メモリ装置の外部から印加されるＣＡＳレーテンシ情報ＣＬ１.５〜ＣＬ３を保存する。
【００１４】
　特に、プルアップドライバ１１およびプルダウンドライバ１３の駆動能力は、前記ＣＡＳレーテンシ情報ＣＬ１.５〜ＣＬ３に応答して可変する。より正確にはＣＡＳレーテンシ情報ＣＬ１.５〜ＣＬ３に応答して制御回路１７が制御信号ａ０〜ａ３，／ａ０〜／ａ３を発生し、制御信号ａ０〜ａ３，／ａ０〜／ａ３に応答してプルアップドライバ１１およびプルダウンドライバ１３の駆動能力が可変する。
【００１５】
　プルアップドライバ１１は、ＰＭＯＳスイッチトランジスタＰ１４〜Ｐ１７を通じて出力端ＤＱに共通連結され、各々の制御信号／ａ０〜／ａ３に応答して選択的にイネーブルされる複数のプルアップトランジスタＰ１０〜Ｐ１３を備える。プルダウンドライバ１３は、ＮＭＯＳスイッチトランジスタＮ１４〜Ｎ１７を通じて出力端ＤＱに共通連結され、各々の制御信号ａ０〜ａ３に応答して選択的にイネーブルされる複数のプルダウントランジスタＮ１０〜Ｎ１３を備える。
【００１６】
　シンクロナスメモリ装置で、ＣＡＳレーテンシ情報ＣＬ１.５〜ＣＬ３は、周波数情報、すなわち動作クロックの周期ｔＣＫについての情報を含み、下記表１が周波数情報を含むＣＡＳレーテンシ情報の一例を示す。表２は、ＣＡＳレーテンシ情報ＣＬ１.５〜ＣＬ３による制御信号ａ０〜ａ３の論理状態を示す。
【００１７】
【表１】
2004139718.tif 000003
【００１８】
【表２】
2004139718.tif 000004
【００１９】
　以下で、表１および表２を参照して、本発明による出力ドライバの動作がさらに説明される。例えば、外部からモードレジスタセット１５に保存されたＣＡＳレーテンシ情報がＣＬ１．５である場合には、制御回路１７によって制御信号ａ０〜ａ３が１，０，０，０となる。これにより、プルアップドライバ１１のプルアップトランジスタＰ１０〜Ｐ１３のうち、プルアップトランジスタＰ１０だけがターンオンされ、プルダウンドライバ１３のプルダウントランジスタＮ１０〜Ｎ１３のうち、プルダウントランジスタＮ１０だけがターンオンされる。すなわち、ＣＡＳレーテンシが小さな場合には、プルアップドライバ１１およびプルダウンドライバ１３の駆動能力が減少する。
【００２０】
　モードレジスタセット１５に保存されたＣＡＳレーテンシ情報がＣＬ３である場合には、制御回路１７によって、制御信号ａ０〜ａ３が１，１，１，１となる。これにより、プルアップドライバ１１のプルアップトランジスタＰ１０〜Ｐ１３が全てターンオンされ、プルダウンドライバ１３のプルダウントランジスタＮ１０〜Ｎ１３が、全てターンオンされる。すなわち、ＣＡＳレーテンシが大きい場合には、プルアップドライバ１１およびプルダウンドライバ１３の駆動能力が増加する。
【００２１】
　以上のように、本発明の第１実施例による出力ドライバでは、プルアップドライバ１１およびプルダウンドライバ１３の駆動能力が、前記ＣＡＳレーテンシ情報ＣＬ１.５〜ＣＬ３によって可変する。すなわち、ＣＡＳレーテンシが大きい場合には、ターンオンされるプルアップトランジスタ数およびターンオンされるプルダウントランジスタ数が増加することによって、出力端ＤＱを通じて出力される信号のスルー率が減少する。一方、ＣＡＳレーテンシが小さな場合には、ターンオンされるプルアップトランジスタ数およびターンオンされるプルダウントランジスタ数が減少することによって、出力端ＤＱを通じて出力される信号のスルー率が増加する。
【００２２】
　図２は、本発明の第２実施例による出力ドライバを示す図面である。
　図２を参照すれば、本発明の第２実施例による出力ドライバは、プルアップドライバ２１、プルダウンドライバ２３および周波数検出部２００を備える。
　プルアップドライバ２１は、出力端ＤＱに連結され、出力端ＤＱをプルアップさせ、プルダウンドライバ２３は出力端ＤＱに連結され、出力端ＤＱをプルダウンさせる。周波数検出部２００は、半導体メモリ装置の外部から印加される動作クロックＣＬＫの周波数を検出して保存する。特に、プルアップドライバ２１およびプルダウンドライバ２３の駆動能力は、周波数検出部２００の出力信号ａ０〜ａ３，／ａ０〜／ａ３に応答して可変する。
【００２３】
　より詳細には、周波数検出部２００は、周波数検出器２５、Ａ／Ｄ変換器２７およびレジスタ２９を備える。周波数検出器２５は、動作クロックＣＬＫの周波数を検出し、Ａ／Ｄ変換器２７は検出されたアナログ周波数信号をデジタル信号に変換する。レジスタ２９は、Ａ／Ｄ変換器２７から入力されるデジタル信号を保存して、保存された信号ａ０〜ａ３，／ａ０〜／ａ３をプルアップドライバ２１およびプルダウンドライバ２３に提供する。信号ａ０〜ａ３，／ａ０〜／ａ３は、第１実施例における制御信号ａ０〜ａ３，／ａ０〜／ａ３に当たる。
【００２４】
　図１に示された第１実施例と同様に、プルアップドライバ２１は、ＰＭＯＳスイッチトランジスタＰ２４〜Ｐ２７を通じて出力端ＤＱに共通連結され、各々の制御信号／ａ０〜／ａ３に応答して、選択的にイネーブルされる複数のプルアップトランジスタＰ２０〜Ｐ２３を備える。プルダウンドライバ２３は、ＮＭＯＳスイッチトランジスタＮ２４〜Ｎ２７を通じて出力端ＤＱに共通連結され、各々の制御信号ａ０〜ａ３に応答して選択的にイネーブルされる複数のプルダウントランジスタＮ２０〜Ｎ２３を備える。
【００２５】
　動作をさらに説明すれば、例えば、外部から印加される動作クロックＣＬＫの周波数が所定の高周波数である場合には、周波数検出部２００の出力信号ａ０〜ａ３，／ａ０〜／ａ３が１，０，０，０となる。これにより、プルアップドライバ２１のプルアップトランジスタＰ２０〜Ｐ２３のうち、プルアップトランジスタＰ２０だけがターンオンされ、プルダウンドライバ２３のプルダウントランジスタＮ２０〜Ｎ２３のうち、プルダウントランジスタＮ２０だけがターンオンされる。すなわち、動作クロックＣＬＫの周波数が所定の高周波数である場合には、プルアップドライバ２１およびプルダウンドライバ２３の駆動能力が減少する。
【００２６】
　外部から印加される動作クロックＣＬＫの周波数が所定の低周波数である場合には、周波数検出部２００の出力信号ａ０〜ａ３，／ａ０〜／ａ３が、１，１，１，１となる。これにより、プルアップドライバ２１のプルアップトランジスタＰ２０〜Ｐ２３が全てターンオンされ、プルダウンドライバ２３のプルダウントランジスタＮ２０〜Ｎ２３が全てターンオンされる。すなわち、動作クロックＣＬＫの周波数が所定の低高周波数である場合には、プルアップドライバ２１およびプルダウンドライバ２３の駆動能力が増加する。
【００２７】
　以上のように、本発明の第２実施例による出力ドライバでは、プルアップドライバ２１およびプルダウンドライバ２３の駆動能力が、外部から印加される動作クロックＣＬＫの周波数によって可変する。すなわち、動作クロックＣＬＫの周波数が低い場合には、ターンオンされるプルアップトランジスタ数およびターンオンされるプルダウントランジスタ数が増加することによって、出力端ＤＱを通じて出力される信号のスルー率が減少する。一方、動作クロックＣＬＫの周波数が高い場合には、ターンオンされるプルアップトランジスタ数およびターンオンされるプルダウントランジスタ数が減少することによって、出力端ＤＱを通じて出力される信号のスルー率が増加する。
【００２８】
　以上、図面および明細書で最適な実施例が開示された。ここでは、特定な用語が使われたが、これは単に本発明を説明するための目的で使われたものに過ぎず、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者なら、これから多様な変形および均等な他の実施例が可能であるのが容易に理解できる。よって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。
【産業上の利用可能性】
【００２９】
　本発明は、半導体メモリ装置の動作周波数情報を含むＣＡＳレーテンシ情報によって、または、動作クロックの周波数を直接検出し、検出された周波数情報によって、出力信号のスルー率を効果的に調節できる出力ドライバに適用されうる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施例による出力ドライバを示す図面である。
【図２】本発明の第２実施例による出力ドライバを示す図面である。
【符号の説明】
【００３１】
　　　　１１　　プルアップドライバ
　　　　１３　　プルダウンドライバ
【図１】
2004139718.tif 000005
【図２】
2004139718.tif 000006