(57)【要約】【課題】  ＰＣＭ（パルス符号変調）入力信号を有するＤ級増幅器において、出力パルス幅を調節して時間電圧領域を一定にできる、または出力パルス幅が複数の離散値から１つの値をとることでマルチレベル出力システムを実現する、Ｄ級増幅器を提供する。【解決手段】  各出力パルスのセンターが常に公称クロックに合せた位置で現れるか、公称クロックに対して一定の遅延にある位置で現れることを確定する方法である。入力信号を未補償の理想ＰＤＭ（パルス密度変調）制御パルスに変換する手段２１と、各パルスのセンターの位置を計算する手段２３と、各電力ドライバ制御パルスの要求された遅延を決定する手段２２と、訂正済みの電力ドライバ制御パルスを生成する手段２４と、電力ドライバ制御パルスによって制御される出力負荷に対する電圧を駆動する電力ドライバのための手段２５と、増幅器出力のターゲットである出力負荷のための手段２６と、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
入力信号を未補償の理想ＰＤＭ（パルス密度変調）制御パルスに変換する手段と、
各パルスのセンターの位置を計算する手段と、
各電力ドライバ制御パルスの要求された遅延を決定する手段と、
訂正済みの電力ドライバ制御パルスを生成する手段と、
前記電力ドライバ制御パルスによって制御される出力負荷に対する電圧を駆動する電力ドライバのための手段と、
増幅器出力のターゲットである出力負荷のための手段と、
を備えたＤ級増幅器のパルスセンターの適正な位置決めを確定する回路。
【請求項２】
前記入力信号はアナログ信号である、請求項１に記載の回路。
【請求項３】
前記入力信号は、サンプリング速度が低く、高ビット解像度のデジタル信号である、請求項１に記載の回路。
【請求項４】
前記入力信号をＰＤＭ（パルス密度変調）制御パルスに変換する前記手段はシグマデルタ変調器である、請求項１に記載の回路。
【請求項５】
電力ドライバに関する前記手段はＨブリッジである、請求項１に記載の回路。
【請求項６】
入力信号を未補償の理想ＰＤＭ（パルス密度変調）制御パルスに変換する手段と、
出力負荷の両端間の実際の電圧を表す電圧に従って時間電圧領域を訂正する手段と、
出力負荷の両端間の実際の電圧を表す値を画定する手段と、
出力パルス領域基準を画定する手段と、
電力ドライバ制御パルス開始点に対する遅延を決定する手段と、
訂正済みの電力ドライバ制御パルスをさらに生成する手段と、
前記電力ドライバ制御パルスによって制御される出力負荷に電圧を駆動する電力ドライバのための手段と、
増幅器出力のターゲットである出力負荷のための手段と、
を備えた時間電圧領域が訂正されるＤ級増幅器においてパルスセンターの誤った位置を補償する回路。
【請求項７】
前記入力信号はアナログ信号である、請求項６に記載の回路。
【請求項８】
前記入力信号は、サンプリング速度が低く、ビット解像度が高いデジタル信号である、請求項６に記載の回路。
【請求項９】
前記入力信号をＰＤＭ（パルス密度変調）制御パルスに変換する前記手段はシグマデルタ変調器である、請求項６に記載の回路。
【請求項１０】
電力ドライバのための前記手段はＨブリッジである、請求項６に記載の回路。
【請求項１１】
出力負荷の両端間の実際の電圧を表す電圧に従って時間電圧領域を訂正する前記手段は、集積デジタル論理関数として実現される、請求項６に記載の回路。
【請求項１２】
出力負荷の両端間の実際の電圧を表す電圧に従って時間電圧領域を訂正する前記手段は、デジタル信号プロセッサの計算アルゴリズムとして実現される、請求項６に記載の回路。
【請求項１３】
電力ドライバ制御パルス開始点に対する遅延を決定する前記手段が、出力負荷の両端間の実際の電圧を表す前記値を積分する手段を備える、請求項６に記載の回路。
【請求項１４】
電力ドライバ制御パルス開始点に対する遅延を決定する前記手段は、出力負荷の両端間の実際の電圧を表す前記積分値、および前記出力パルス領域基準から前記遅延を計算する手段を備える、請求項６に記載の回路。
【請求項１５】
電力ドライバ制御パルス開始点に対する遅延を決定する前記手段は、集積デジタル論理関数として実現される、請求項６に記載の回路。
【請求項１６】
電力ドライバ制御パルス開始点に対する遅延を決定する前記手段は、デジタル信号プロセッサの計算アルゴリズムとして実現される、請求項６に記載の回路。
【請求項１７】
訂正済みの電力ドライバ制御パルスをさらに生成する前記手段は、集積デジタル論理関数として実現される、請求項６に記載の回路。
【請求項１８】
訂正済みの電力ドライバ制御パルスをさらに生成する前記手段は、デジタル信号プロセッサの計算アルゴリズムとして実現される、請求項６に記載の回路。
【請求項１９】
時間電圧領域が様々な離散値をとるマルチレベルＤ級増幅器においてパルスセンターの正しい位置決めを確定する回路であって、
入力信号をＰＤＭ（パルス密度変調）制御パルスに変換する手段と、
パルス長制御信号に従って時間電圧領域が様々な離散値をとるパルスを生成する手段と、
出力負荷の両端間の実際の電圧を表す前記値を画定する手段と、
出力パルス領域基準を画定する手段と、
電力ドライバ制御パルス開始点に対する遅延を決定する手段と、
訂正済みの電力ドライバ制御パルスをさらに生成する手段と、
前記電力ドライバ制御パルスによって制御される、出力負荷に対する電圧を駆動する電力ドライバのための手段と、
増幅器の出力ターゲットである出力負荷のための手段と、
を備えた回路。
【請求項２０】
前記入力信号はアナログ信号である、請求項１９に記載の回路。
【請求項２１】
前記入力信号は、サンプリング速度が低く、高ビット解像度のデジタル信号である、請求項１９に記載の回路。
【請求項２２】
前記入力信号をＰＤＭ（パルス密度変調）制御パルスに変換する前記手段はシグマデルタ変調器である、請求項１９に記載の回路。
【請求項２３】
電力ドライバのための前記手段はＨブリッジである、請求項１９に記載の回路。
【請求項２４】
パルス長制御信号に従って時間電圧領域が様々な離散値をとるパルスを生成する前記手段は、集積デジタル論理関数として実現される、請求項１９に記載の回路。
【請求項２５】
パルス長制御信号に従って時間電圧領域が様々な離散値をとるパルスを生成する前記手段は、デジタル信号プロセッサの計算アルゴリズムとして実現される、請求項２に記載の回路。
【請求項２６】
電力ドライバ制御パルス開始点に対する遅延を決定する前記手段は、パルス時間を積分する手段を備える、請求項２に記載の回路。
【請求項２７】
電力ドライバ制御パルス開始点に対する遅延を決定する前記手段は、前記積分値および前記出力パルス領域基準から前記遅延を計算する手段を備える、請求項２に記載の回路。
【請求項２８】
電力ドライバ制御パルス開始点に対する遅延を決定する前記手段は、集積デジタル論理関数として実現される、請求項２に記載の回路。
【請求項２９】
電力ドライバ制御パルス開始点に対する遅延を決定する前記手段は、デジタル信号プロセッサの計算アルゴリズムとして実現される、請求項２に記載の回路。
【請求項３０】
訂正済みの電力ドライバ制御パルスをさらに生成する前記手段は、集積デジタル論理関数として実現される、請求項２に記載の回路。
【請求項３１】
訂正済みの電力ドライバ制御パルスをさらに生成する前記手段は、デジタル信号プロセッサの計算アルゴリズムとして実現される、請求項２に記載の回路。
【請求項３２】
Ｄ級増幅器の各出力パルスのセンターが常に公称クロックに位置決めされているか、または公称クロックに対して一定の遅延していることを確定する方法であって、
入力信号を未補償の理想ＰＤＭ（パルス密度変調）制御パルスに変換する手段と、出力負荷の両端間の実際の電圧を表す電圧に応じて時間電圧領域を訂正する手段と、出力負荷の両端間の実際の電圧を表す値を画定する手段と、電力ドライバ制御パルス開始点に対する遅延を決定する手段と、訂正済みの電力ドライバ制御パルスをさらに生成する手段と、前記電力ドライバ制御パルスによって制御される、出力負荷に対する電圧を駆動する電力ドライバのための手段と、増幅器の出力ターゲットとしての出力負荷のための手段と、を設けるステップと、
入力信号を未補償の理想ＰＤＭ制御パルスに変換するステップと、
出力負荷の両端間の実際の電圧を表す電圧に従って時間電圧領域を訂正するステップと、
出力負荷の両端間の実際の電圧を表す前記値を画定するステップと、
電力ドライバ制御パルス開始点に対する遅延を決定するステップと、
訂正済みの電力ドライバ制御パルスをさらに生成するステップと、
前記電力ドライバ制御パルスを前記電力ドライバに印加するステップと、
出力負荷（典型的にはスピーカ）に対する前記電力ドライバの出力電圧を駆動するステップと、
を有する方法。
【請求項３３】
変換するための前記入力信号はアナログ信号である、請求項３２に記載の方法。
【請求項３４】
変換するための前記入力信号は、サンプリング速度が低く、高解像度のデジタル信号である、請求項３２に記載の方法。
【請求項３５】
入力信号をＰＤＭ制御パルスに変換するステップは、シグマデルタ変調器により行われる、請求項３２に記載の方法。
【請求項３６】
Ｈブリッジを用いて出力負荷に対する電圧を駆動する、請求項３２に記載の方法。
【請求項３７】
前記出力パルス領域基準は、固定し且つアプリオリに既知の大きさと仮定される、請求項３２に記載の方法。
【請求項３８】
前記出力パルス領域基準を画定するステップは外部基準制御機能によって行われる、請求項３２に記載の方法。
【請求項３９】
電力ドライバ制御パルス開始点に対する遅延を決定するステップは、出力負荷の両端間の実際の電圧を表す前記積分値、および前記出力パルス領域基準から前記遅延を計算することによって行われる、請求項３２に記載の方法。
【請求項４０】
前記出力パルス領域基準を画定するステップは、集積デジタル論理関数によって行われる、請求項３２に記載の方法。
【請求項４１】
前記出力パルス領域基準を画定するステップは、デジタル信号プロセッサの計算アルゴリズムによって行われる、請求項３２に記載の方法。
【請求項４２】
さらに、電力ドライバ制御パルス開始点に対する遅延を決定するステップは、集積デジタル論理関数によって行われる、請求項３２に記載の方法。
【請求項４３】
さらに、電力ドライバ制御パルス開始点に対する遅延を決定するステップは、デジタル信号プロセッサの計算アルゴリズムによって行われる、請求項３２に記載の方法。
【請求項４４】
訂正済みの電力ドライバ制御パルスを生成するステップは、集積デジタル論理関数によって行われる、請求項３２に記載の方法。
【請求項４５】
訂正済みの電力ドライバ制御パルスを生成するステップは、デジタル信号プロセッサの計算アルゴリズムによって行われる、請求項３２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ級電力増幅器に関し、特に、パルス符号化したデジタル入力信号を有し、スピーカのような出力負荷を駆動するためにＨブリッジを典型的に用いるＤ級電力増幅器に関する。
【背景技術】
【０００２】
本出願は、２００２年１１月２６日出願で、本発明と同じ譲渡人に譲渡された、米国特許出願ドケット番号ＤＳ０２−０１２およびＤＳ０２−０１４、シリアル番号１０／３０４７８４に関連する。
【０００３】
ＡＢ級増幅器は効率が悪いことが周知であり、Ｄ級増幅器はこの欠点を克服する。Ｄ級増幅器により、最大可聴周波数より実質的に高い、極めて高周波数で２つの出力レベル間において出力のスイッチングが行われるが、これは電力増幅段に高周波パルスを供給することにより行われる。平均化した（フィルタリングした）出力信号が（増幅された）入力信号に極めて密接に従うように、駆動信号のパルス幅比またはパルス密度を変化させることが可能である。そのような増幅器を「パルス幅変調（ＰＷＭ）されている」または「パルス密度変調（ＰＤＭ）されている」と言う。負荷でのフィルタリングされた出力電圧は、供給電圧が完全に一定である限り、入力信号を適正に表すが、このようなことは実際上あり得ない。
【０００４】
供給電圧が変動する問題を克服するために、各パルスの時間電圧領域（時間電圧域または時間電圧面積）を常に一定に維持する特殊な技術を実施することがある。ただし、パルス時間訂正を行うので、各パルスのセンターが所期のクロック速度で反復されることがなくなり、それによって生じるジターがノイズとスプリアスをもたらすことになる。
【０００５】
各パルスのセンター位置が所期のクロック速度により反復されない他の増幅器として、出力パルス幅が複数の離散値から１つの値をとることにより、マルチレベル出力システムを実現する増幅器がある。
【０００６】
具体的には、（本開示が関係する）特許開示ＤＳ０２−０１２、“ＰＤＭＤ級増幅器の線形化（Ｌｉｎｅａｒｉｚａｔｉｏｎ  ｏｆ  ａ  ＰＤＭ  Ｃｌａｓｓ−Ｄ  Ａｍｐｌｉｆｉｅｒ）”が上記のパルス領域訂正機構を記載している。また、（本開示が関係する）特許開示ＤＳ０２−０１４  、“３物理レベルによるマルチレベルＤ級増幅器（Ｍｕｌｔｉ−ｌｅｖｅｌ  Ｃｌａｓｓ  Ｄ  ａｍｐｌｉｆｉｅｒ  ｂｙ  ｍｅａｎｓ  ｏｆ  ３  ｐｈｙｓｉｃａｌ  ｌｅｖｅｌｓ）”には、出力パルス幅が複数の離散値から１つの値をとることにより、マルチレベル出力システムを実現する増幅器の発明が記載されている。
【０００７】
図１の従来技術は、信号経路に挿置されたパルス領域訂正機構を備えたＰＤＭ  Ｄ級増幅器の概略構成図を示す。これは、典型的には、駆動パルスを生成するシグマデルタ変調器コンバータを備えており、また電力出力段（典型的にはＨブリッジ）を備えている。
【０００８】
図２の従来技術は、Ｈブリッジの簡略構成図を示す。
米国特許第５,９４９,２８２号（Ｎｇｕｙｅｎ，Ｈｕｅｙ、Ｔａｋａｇｉｓｈｉ，Ｈｉｄｅｏ）に記載する回路では、まず誤差訂正の目的でＤ級増幅器の出力を正確に再生し、次いで誤差訂正の目的で基準信号と増幅器に入力する原信号を比較する。
【０００９】
米国特許第５,８４７,６０２号（Ｓｕ，Ｄａｖｉｄ）にはデルタ変調振幅増幅器が示されており、これを用いて、包絡線除去および包絡線回復が採用されたＲＦ電力増幅器の振幅成分を増幅する。デルタ変調増幅器があることにより、導入される非線形性の程度は従来の手法（パルス幅変調に基づく）よりも小さくなる。記載された技法は、標準的なＭＯＳ技術のスイッチトキャパシタ回路を、単に２つの外部構成部品（すなわちインダクタおよびキャパシタ）と共に用いて実現することができる。したがって、開示された技法により、低コストのＭＯＳ技術を用いた効率的かつ線形のＲＦ電力増幅器の実現が可能になる。
【００１０】
米国特許第５,９７４,０８９号（Ｔｒｉｐａｔｈｉ、等）には、少なくとも１つの積分器段フィードバックループを有するオーバーサンプル式ノイズ整形信号プロセッサが記載されている。フィードバックループのサンプリング段は少なくとも１つの積分器段に結合されている。サンプリング段は所定のサンプル頻度でアナログ信号をサンプリングする。制限論理がサンプリング段に結合され、そこからパルス波形を受け取っており、パルス波形の信号遷移が別の最初の期間よりも多く行われ、したがって波形がたとえば電力スイッチングデバイスによって処理されることを確定する。フィードバックループのスイッチング段が制限論理に結合されている。信号プロセッサは、スイッチング段の出力から少なくとも１つの積分器段の入力までのフィードバック経路を有し、それによってフィードバックループの閉路を形成している。
【特許文献１】米国特許第５,９４９,２８２号（Ｎｇｕｙｅｎ，Ｈｕｅｙ、Ｔａｋａｇｉｓｈｉ，Ｈｉｄｅｏ）
【特許文献２】米国特許第５,８４７,６０２号（Ｓｕ，Ｄａｖｉｄ）
【特許文献３】米国特許第５,９７４,０８９号（Ｔｒｉｐａｔｈｉ、等）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
Ｄ級電力増幅器は、典型的には入力信号をシグマデルタ変調器によりＰＤＭ（パルス密度変調）パルスに変換し、典型的には、出力負荷をＨブリッジで駆動する。
本発明の主要な目的は、パルスのセンターが規則的クロック速度で現れる、または該規則的クロックに対して遅延が一定である状態で、Ｄ級増幅器を駆動する各パルスの付与を行うことを確定することである。たとえば、供給電圧の変動を補償すべく、時間電圧領域が一定になるようにパルス長を訂正する場合、各パルスのセンターが所期のクロック速度で反復されることがなくなり、それによって生じるジターがノイズとスプリアスをもたらすことになる。他の例は、出力パルス幅が複数の離散値から１つの値をとることにより、マルチレベル出力システムを実現する増幅器である。
【課題を解決するための手段】
【００１２】
基本的な発想は、当初画定したクロック位置にパルスのセンターを移動するか、その当初画定したクロック位置に対して一定の遅延位置にパルスのセンターを移動するのに必要な遅延を決定することである。
【００１３】
本発明の目的に従って、パルスのセンターが規則的クロック速度で現れる、または該規則的クロックに対して遅延が一定である状態で、Ｄ級増幅器を駆動する各パルスの付与を行うことを確定する回路が実現する。この回路は、入力信号をシグマデルタ変調器によりＰＤＭ（パルス密度変調）パルスに変換する手段を備えている。該回路は、出力負荷の両端間の実際の電圧を表す電圧に応じて時間電圧領域を訂正する手段を備えており、あるいは、パルス長制御信号に応じて時間電圧領域が種々の離散値となるパルスを生成する手段を備える。さらに、該回路は、出力負荷の両端間の実際の電圧を表す上記値を画定する手段、ならびに出力パルス領域基準を画定する手段を備えている。本発明の鍵となる要素は、電力ドライバ制御パルスの開始点をシフトして、それによりパルスのセンターが規則的クロック速度で現れる状態で各パルスが付与されるようにするための必要な遅延を決定する手段である。さらに、該回路は、訂正済み電力ドライバ制御パルスを生成する手段を具備している。最後に、該回路は、（上記電力ドライバ制御パルスで制御される）出力負荷に対する電圧を駆動する電力ドライバ（上記Ｈブリッジ）のための手段、および出力のための手段を具備する。
【００１４】
本発明の目的に従って、上記Ｄ級増幅器の各出力パルスのセンター位置が常に公称クロックに合せた位置で現れるか、公称クロックに対して一定の遅延にある位置で現れることを確定する方法が実現する。まず、上記入力信号をＰＤＭ（パルス密度変調）制御パルスに変換する。次いで、出力負荷の両端間の実際の電圧を表す電圧に応じて時間電圧領域を訂正するか、あるいは、パルス長制御信号に応じて時間電圧領域が種々の離散値となるパルスを生成する。さらに、出力負荷の両端間の実際の電圧を表す値を画定する。本発明の鍵となる方式により、電力ドライバ制御パルスの開始点をシフトして、それによりパルスのセンター位置が規則的クロック速度で現れる状態で各パルスが付与されるようにするための必要な遅延を決定する。次いで、重心がシフトされた上記電力ドライバ制御パルスを生成する。最後に、上記電力ドライバ制御パルスを上記電力ドライバに印加する。
【発明を実施するための最良の形態】
【００１５】
本発明が開示する回路の概略構成図を図３に示す。
パルス密度変調（ＰＤＭ）式Ｄ級増幅器は、典型的には、シグマデルタ変調器（２１）を用いて、入力信号を、Ｄ級電力出力段を駆動するＰＤＭパルスに変換する。典型的には、このＤ級電力出力段はＨブリッジ（２５）である。
【００１６】
本発明の主要な目的は、Ｄ級増幅器を駆動する各パルスが、規則的クロック速度のパルスのセンターに、または該規則的クロックに対して一定の遅延をもって供給されることを確定することである。
【００１７】
たとえば、供給電圧の変動を補償すべく、時間電圧領域が一定になるようにパルス長を訂正する場合、各パルスのセンターが所期のクロック速度で反復されることがなくなり、それによって生じるジターがノイズとスプリアスをもたらすことになる。他の例は、出力パルス幅が複数の離散値から１つの値をとることにより、マルチレベル出力システムを実現する増幅器である。
【００１８】
基本的な発想は、当初画定したクロック位置にパルスのセンターを移動するか、その当初画定したクロック位置に対して一定の遅延位置にパルスのセンターを移動するのに必要な遅延を決定することである。
【００１９】
「事前遅延積分器」（２２）は本発明の鍵となる要素であり、実際の供給電圧を取り出し、それに対する積分を開始する。積分器の値が基準値に達すると、出力パルスが開始される。この基準値は、供給電圧の関数である。
【００２０】
「パルス長積分器」（２３）機能は、実際の供給電圧を取り出し、事前遅延終了時からそれに対する積分を開始する。パルスを終了する基準に達すると、積分は出力信号パルスを停止する。
【００２１】
本発明の目的に従って、上記回路は、入力信号をＰＤＭ（パルス密度変調）時間制御パルスに変換するユニット、典型的にはシグマデルタ変調器を備える。該回路はまた、ＰＣＭ信号用の上記コンバータと出力電力段（典型的にはＨブリッジ（２５））の間の信号経路に挿置された「パルス発生器ユニット」（２４）を備えている。上記Ｈブリッジは、スピーカのような上記出力負荷（２６）に対する電圧を駆動する。
【００２２】
本発明の鍵となる要素は、上記「事前遅延積分器」（２２）であり、これは、出力負荷の両端間の実際の電圧を表す信号に対する積分器と、好適な基準レベルを決定するユニットを備えている。さらに、それは、最適パルス遅延を決定する論理関数を有し、これにより出力パルスに対する訂正開始信号を生成し、この信号が「事前遅延積分器」（２２）によって「パルス発生器ユニット」に供給される。
【００２３】
図４ａは、供給電圧一定の下での理想パルス４１を示す。該理想パルスは、破線で示してある。点線は理想的に一定の負荷電圧４２を示す。
図４ｂは、供給電圧が変動する条件の下におけるオリジナル実パルスと訂正後のパルスの関係を示す。図４ａの理想パルスは、やはり破線４３によって参照される。点線は、ここでは、実条件下で変動する負荷電圧４４を表す。負荷にかかる電圧が高い場合、パルス４５を短くしなければならない。しかし、負荷にかかる電圧が低い場合、パルス４６を長くしなければならない。
【００２４】
図４ｃは、そのセンターがセンタークロック位置４８および４９に移動した後の訂正済みパルス（図４ｂの４５および４６）を示す。
図５ａおよび５ｂは、センター位置誤差とその訂正との関係を簡略に示している。
【００２５】
図５ａに示すのは、様々な幅を有するパルスがあり、そのパルス５２、５３および５４がクロック開始時刻で開始するが、各パルスのセンターが所望の規則的クロック位置５１に存在しない状態である。該パルス５２、５３および５４の各センターは所望のクロック位置から、時間Ｔ−ＤＥＬ１、Ｔ−ＤＥＬ２およびＴ−ＤＥＬ３だけずれている。
【００２６】
図５ｂは、重心補償を施した後のパルスを示している。ここでは、前記パルスのセンターは、所望の規則的クロック位置５５に存在している。パルス５６、５７および５８の各センターはＴ−ＤＥＬ１、Ｔ−ＤＥＬ２およびＴ−ＤＥＬ３の量だけ所望のクロック位置移動している。
【００２７】
本発明の目的を実現する方法を図６に示す。
まず、入力信号をシグマデルタ変調器で理想ＰＤＭパルスに変換する（６１）。次いで、パルス開始時刻（６２）において、上記「事前遅延積分器」は、ＳＤＭ−ＰｕｌｓｅおよびＶ−ｓｕｐｐｌｙに基づいて事前遅延を計算する（６３）。事前遅延が経過した（６４）後、「パルス長積分器」が始動してパルス開始信号を生成し（６５）、Ｈブリッジに対する制御信号がオンにされる（６６）。次いで、ステップ（６７）で、パルス長積分器が、ＳＤＭ−Ｐｕｌｓｅ、Ｖ−ｓｕｐｐｌｙおよびＶ−ｒｅｆに基づいてパルス長を決定する。停止条件に達すると（６８）、パルス長積分器が停止し、パルス停止信号を生成し（６９）、Ｈブリッジに対する制御信号がオフにされる（７０）。
【００２８】
本発明を、特にその好ましい実施形態に対して図示し説明したが、本発明の精神と範囲から逸脱することなくその形態および内容を様々に変更可能であることを当業者は理解されよう。
【図面の簡単な説明】
【００２９】
【図１】信号経路に挿置されたパルス領域訂正機構を備えたＰＤＭ  Ｄ級増幅器の概略構成図である。（従来技術）
【図２】Ｈブリッジの主要回路を示す図である。（従来技術）
【図３】本発明の実施形態による解決法の概略構成図である。
【図４】図４ａ、図４ｂ、図４ｃは、理想パルスと、パルス領域が訂正されたパルスと、パルスセンター位置が訂正されたパルスとの関係を示す図である。
【図５】図５ａ、図５ｂは、センター位置誤差とその訂正との関係を示す図である。
【図６】Ｄ級増幅器の出力パルスを線形化する方法を示す図である。
【符号の説明】
【００３０】
２１  シグマデルタ変調器
２２  事前遅延積分器
２３  パルス長積分器
２４  パルス発生器ユニット
２５  Ｈブリッジ
２６  負荷
４１  理想パルス
４２、４４  負荷電圧
４５、４６、５２、５３、５４、５６、５７、５８  パルス
４８、４９  センタークロック位置
５１、５５  クロック位置
【図１】
2004194335.tif 000003
【図２】
2004194335.tif 000004
【図３】
2004194335.tif 000005
【図４】
2004194335.tif 000006
【図５】
2004194335.tif 000007
【図６】
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