(57)【要約】【課題】低誘電率絶縁膜を層間絶縁膜として用いた半導体装置の製造工程において、配線層および層間絶縁膜に作用する応力を低減する。【解決手段】たとえばＣＶＤ法により成膜された酸化シリコン膜に比べて機械的強度が低い低誘電率絶縁膜から形成された層間絶縁膜１５、１７に埋め込み配線２０が多層に形成された半導体装置において、下層に低誘電率絶縁膜が配置されていない第１層目の配線１３をボンディングパッドとし、高さが最上層の埋め込み配線２０が形成されている位置よりも高くなるバンプ電極２４を配線１３上に形成する。【選択図】    図１２
2004356453.tif 000002
【特許請求の範囲】
【請求項１】
主面上に複数の配線層が形成された半導体チップを有する半導体装置であって、前記半導体チップ上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の配線層と、前記第１の配線層上に形成された第２の絶縁膜と、前記第１の配線層上に形成され前記第２の絶縁膜によって前記第１の配線層と離間された第２の配線層とを有し、前記第１の配線層はボンディングパッドを含み、前記第２の絶縁膜は前記第１の絶縁膜より相対的に誘電率が低いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１の絶縁膜は酸化シリコン系絶縁膜を主絶縁層とし、前記第２の絶縁膜は前記酸化シリコン系絶縁膜より相対的に誘電率が低い絶縁膜を主絶縁層とすることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記ボンディングパッドは、前記半導体チップの前記主面内において前記第２の配線層を取り囲む第１の領域に配置されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記ボンディングパッド上には前記ボンディングパッドと電気的に接続するバンプ電極が形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、前記バンプ電極の高さは前記複数の配線層のうちの最上層の配線層が形成されている位置より高いことを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、前記半導体チップは、前記主面を絶縁テープの主面に対向し、前記絶縁テープの前記主面に形成されたリードに前記バンプ電極が電気的に接続するように前記絶縁テープ上に配置され、前記半導体チップが前記絶縁テープ上に配置された状況下で、前記半導体チップは、前記主面が封止用樹脂と接触しないように裏面および側面が樹脂封止されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記第１の配線層は、前記複数の配線層のうちの最下層の配線層であることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記複数の配線層は、銅を主導電層とする配線層を含むことを特徴とする半導体装置。
【請求項９】
（ａ）半導体基板上に第１の絶縁膜を形成する工程、
（ｂ）前記第１の絶縁膜上に第１の配線層を形成する工程、
（ｃ）前記第１の配線層上に前記第１の絶縁膜より相対的に誘電率が低い第２の絶縁膜を形成する工程、
（ｄ）前記第２の絶縁膜上に第２の配線層を形成する工程、
（ｅ）平面で前記第２の配線層を取り囲む第１の領域の前記第２の絶縁膜を除去し、前記第１の配線層のうちの前記第１の領域に形成された第１の配線をボンディングパッドとする工程、
（ｆ）前記ボンディングパッド上に前記ボンディングパッドと電気的に接続するバンプ電極を形成する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板を分割領域にて切断して個々の半導体チップを形成する工程、
（ｈ）主面にリードが形成された絶縁テープを用意し、前記半導体チップの主面と前記絶縁テープの前記主面とを対向させ、前記リードに前記バンプ電極が電気的に接続するように前記半導体チップを前記絶縁テープ上に配置する工程、
（ｉ）前記半導体チップが前記絶縁テープ上に配置された状況下で、前記半導体チップの前記主面が封止用樹脂と接触しないように前記半導体チップの裏面および側面を樹脂封止する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記第１の絶縁膜は酸化シリコン系絶縁膜を主絶縁層として形成し、前記第２の絶縁膜は前記酸化シリコン系絶縁膜より相対的に誘電率が低い絶縁膜を主絶縁層として形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記（ｈ）工程は、前記半導体チップの前記主面と前記絶縁テープの前記主面との間の領域に前記封止用樹脂より応力の小さい第１の樹脂を充填する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、前記絶縁テープは、前記主面において前記第１の領域を取り囲む領域に前記封止用樹脂の前記半導体チップの前記主面への流入を防ぐ第１の手段が設けられていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、前記（ｈ）工程は、前記半導体チップの前記主面と前記絶縁テープの前記主面との間の領域に前記封止用樹脂より応力の小さい第１の樹脂を充填する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、前記（ｃ）工程および前記（ｄ）工程を繰り返して複数の配線層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、前記バンプ電極は、高さが前記複数の配線層のうちの最上層の配線層が形成されている位置より高くなるように形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、配線層間に低誘電率の層間絶縁膜を有する半導体装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば、配線層間の層間絶縁膜として低硬度かつ低弾性率の有機系低誘電率絶縁膜を適用した半導体装置において、ボンディングパッドの下部にダミーの配線および接続孔を設けることにより、ボンディングパッドへのワイヤボンディング時における層間絶縁膜の破壊および配線層と層間絶縁膜との界面剥離を防ぐ技術がある（たとえば、特許文献１参照）。
【０００３】
また、配線層間の層間絶縁膜として、無機系の絶縁膜に比べて強度および密着性の低い低誘電率の有機系絶縁膜を適用した半導体装置において、複数層の層間絶縁膜の各々に電極パッド（ボンディングパッド）に対応する形状の開口を形成し、各々の開口に金属材料を埋め込むことで金属膜パターンの積層体を形成し、この金属膜パターンの積層体を電極パッドとすることにより、電極パッドへのワイヤボンディング時の衝撃に対する耐久性を向上する技術がある（たとえば、特許文献２参照）。
【０００４】
【特許文献１】
特開２００１−２６７３２３号公報
【０００５】
【特許文献２】
特開平１１−３４０３１９号公報
【０００６】
【発明が解決しようとする課題】
近年、半導体装置の高集積化に伴い、配線を微細加工し、高密度化することが求められている。しかしながら、配線の高密度化に伴って配線間の寄生容量が増大、電気信号を遅れさせる要因になっている。そのため、このような寄生容量を低減するために、配線層間の層間絶縁膜としてできるだけ誘電率の低い材料を適用することが望まれる。
【０００７】
本発明者は、上記配線間および配線層間の絶縁膜として、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した酸化シリコン膜などの無機系の絶縁膜に比べて誘電率の低い絶縁膜を適用する技術について検討している。その中で、本発明者は、以下のような課題を見出した。
【０００８】
すなわち、ＣＶＤ法で堆積した酸化シリコン膜などの無機系の絶縁膜に比べて誘電率の低い絶縁膜（以下、低誘電率絶縁膜という）として、たとえばＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、有機ポリマー系膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜およびこれらの膜のポーラス系膜などがある。これらの低誘電率絶縁膜は、相対的に機械的強度が低いことから、ボンディング工程時等の衝撃により、配線層および層間絶縁膜には強い引っ張り応力が作用することになる。このような引っ張り応力が作用することによって、配線の断線および配線と絶縁膜との剥離などの問題が生じる。このような問題は、低誘電率絶縁膜の膜厚の積算値が大きい半導体装置、つまり配線層数の多い半導体装置の製造工程ほど発生の傾向が顕著である。
【０００９】
また、半導体ウエハ（以下、単にウエハという）から個々の半導体チップ（以下、単にチップという）へ切り出し、封止用樹脂によりチップを封止する際には、封止用樹脂からチップに応力が作用する。この応力により、積層する低誘電絶縁率膜間では低誘電率絶縁膜同士が剥離してしまう問題があり、配線層間ではストレスマイグレーションによる断線が発生してしまう問題がある。
【００１０】
本発明の目的は、低誘電率絶縁膜を層間絶縁膜として用いた半導体装置の製造工程において、配線層および層間絶縁膜に作用する応力を低減できる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明は、主面上に複数の配線層が形成された半導体チップを有し、前記半導体チップ上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の配線層と、前記第１の配線層上に形成された第２の絶縁膜と、前記第１の配線層上に形成され前記第２の絶縁膜によって前記第１の配線層と離間された第２の配線層とを有し、前記第１の配線層はボンディングパッドを含み、前記第２の絶縁膜は前記第１の絶縁膜より相対的に誘電率が低いものである。
【００１４】
また、本発明は、
（ａ）半導体基板上に第１の絶縁膜を形成する工程、
（ｂ）前記第１の絶縁膜上に第１の配線層を形成する工程、
（ｃ）前記第１の配線層上に前記第１の絶縁膜より相対的に誘電率が低い第２の絶縁膜を形成する工程、
（ｄ）前記第２の絶縁膜上に第２の配線層を形成する工程、
（ｅ）平面で前記第２の配線層を取り囲む第１の領域の前記第２の絶縁膜を除去し、前記第１の配線層のうちの前記第１の領域に形成された第１の配線をボンディングパッドとする工程、
（ｆ）前記ボンディングパッド上に前記ボンディングパッドと電気的に接続するバンプ電極を形成する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板を分割領域にて切断して個々の半導体チップを形成する工程、
（ｈ）主面にリードが形成された絶縁テープを用意し、前記半導体チップの主面と前記絶縁テープの前記主面とを対向させ、前記リードに前記バンプ電極が電気的に接続するように前記半導体チップを前記絶縁テープ上に配置する工程、
（ｉ）前記半導体チップが前記絶縁テープ上に配置された状況下で、前記半導体チップの前記主面が封止用樹脂と接触しないように前記半導体チップの裏面および側面を樹脂封止する工程、
を含むものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態の説明に用いる図面においては、平面図であっても部材の位置関係および構造をわかりやすくするためにハッチングを付す場合がある。
【００１６】
（実施の形態１）
本実施の形態１の半導体装置は、ＣＭＩＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＩＳＦＥＴ）を有するものである。この本実施の形態１の半導体装置の製造工程について、図１〜図１６を用いて説明する。
【００１７】
まず、図１に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板１を８５０℃程度で熱処理して、その主面（素子形成面）に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）を形成する。次いでこの酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜と酸化シリコン膜とを除去する。酸化シリコン膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。
【００１８】
続いて、窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の半導体基板１に深さ３５０ｎｍ程度の溝を形成した後、エッチングで溝の内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。
【００１９】
続いて、ＣＶＤ法にて半導体基板１上に酸化シリコン膜を堆積した後、この酸化シリコン膜の膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜をデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いた化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法でその酸化シリコン膜を研磨して溝の内部に残すことにより、表面が平坦化された素子分離溝２を形成する。
【００２０】
続いて、熱リン酸を用いたウェットエッチングで半導体基板１の活性領域上に残った窒化シリコン膜を除去した後、半導体基板１のｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成する領域にＢ（ホウ素）をイオン注入してｐ型ウェル３を形成する。次いで、半導体基板１のｐチャネル型ＭＩＳＦＥＴを形成する領域にＰ（リン）をイオン注入してｎ型ウェル４を形成する。
【００２１】
続いて、半導体基板１を熱処理することによって、ｐ型ウェル３およびｎ型ウェル４の表面にゲート酸化膜５を形成した後、ゲート酸化膜５の上部にゲート電極６を形成する。ゲート電極６は、たとえばＰをドープした低抵抗多結晶シリコン膜、ＷＮ（窒化タングステン）膜、およびＷ（タングステン）膜をこの順で積層した３層の導電性膜によって構成する。
【００２２】
次いで、ｐ型ウェル３にＰまたはＡｓ（ヒ素）をイオン注入することよってｎ型半導体領域（ソース、ドレイン）７を形成し、ｎ型ウェル４にＢをイオン注入することによってｐ型半導体領域（ソース、ドレイン）８を形成する。ここまでの工程によって、ｐ型ウェル３にｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウェル４にｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００２３】
次に、図２に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に層間絶縁膜（第１の絶縁膜）９を成膜する。本実施の形態１において、この層間絶縁膜９は、ＣＶＤ法によって堆積した酸化シリコン膜とすることを例示できる。
【００２４】
次に、図３に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクにして層間絶縁膜９をドライエッチングすることにより、ゲート電極６、ｎ型半導体領域７およびｐ型半導体領域８の上部にコンタクトホール１０を形成する。続いて、コンタクトホール１０内を含む半導体基板１上に、スパッタリング法により、たとえば窒化チタン膜を堆積した後、さらにＣＶＤ法により、たとえばＷ（タングステン）膜を堆積し、コンタクトホール１０をそのＷ膜で埋め込む。その後、コンタクトホール１０以外の層間絶縁膜９上の窒化チタン膜およびＷ膜を、たとえばＣＭＰ法により除去し、プラグ１１を形成する。
【００２５】
次に、図４に示すように、層間絶縁膜９の上部にＴｉ（チタン）膜、Ａｌ（アルミニウム）合金膜および窒化チタン膜を順次堆積する。続いて、フォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりそのＴｉ膜、Ａｌ合金膜および窒化チタン膜をパターニングすることにより、プラグ１１と電気的に接続する配線１２および配線１３を形成する。このような配線１２、１３は、第１層目の配線層（第１の配線層）を形成する。また、図４に示したような配線１２、１３を形成する代わりに、図５に示すように、たとえば層間絶縁膜９上に堆積した絶縁膜に埋め込み配線形成用の配線溝を形成し、この配線溝に導電性材料を埋め込むことで埋め込み配線を形成してもよい。このような埋め込み配線を形成するには、まず、たとえばＣＶＤ法で層間絶縁膜９上に窒化シリコン膜（第１の絶縁膜）９Ａおよび酸化シリコン膜（第１の絶縁膜）９Ｂを順次堆積する。続いて、その窒化シリコン膜９Ａおよび酸化シリコン膜９Ｂをフォトリソグラフィ技術およびドライエッチング技術を用いて加工し、埋め込み配線形成用の配線溝９Ｃを形成する。続いて、たとえばスパッタリング法にて配線溝９Ｃ内を含む酸化シリコン膜９Ｂ上に窒化チタン膜を堆積した後、めっき法にて配線溝９Ｃを埋め込むＣｕ（銅）膜を酸化シリコン膜９Ｂ上に堆積する。続いて、たとえばＣＭＰ法によって酸化シリコン膜９Ｂ上の余分な窒化チタン膜およびＣｕ膜を除去し、配線溝９Ｃ内に窒化チタン膜およびＣｕ膜を残すことにより、配線溝９Ｃ内に埋め込み配線１２Ａ、１３Ａを形成する。窒化チタン膜は、Ｃｕの配線溝９Ｃからの拡散を防ぐバリア導体膜として機能させることができる。また、埋め込み配線１２Ａ、１３Ａを形成する際に、Ｃｕ膜を用いる代わりに、たとえばＣＶＤ法で堆積したＷ（タングステン）膜を用いてもよい。なお、以降の本実施の形態１において、以降の工程は、図４を用いて説明した工程に続くものとして説明を続ける。
【００２６】
次に、図６に示すように、半導体基板１上にエッチストッパ膜１４、層間絶縁膜（第２の絶縁膜）１５、エッチストッパ膜１６および層間絶縁膜（第２の絶縁膜）１７を順次成膜する。エッチストッパ膜１４、１６は、たとえばプラズマＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜を堆積することで形成でき、後の工程において、エッチングを行う際のエッチストッパ層として機能させることができる。また、エッチストッパ膜１６は、層間絶縁膜１７に埋め込み配線形成用の配線溝や孔部を形成する際に、その掘り過ぎにより下層に損傷を与えたり加工寸法精度が劣化したりすることを回避するためのものである。また、エッチストッパ膜１４、１６として窒化シリコン膜を用いる代わりに、プラズマＣＶＤ法で堆積したＳｉＣ（炭化シリコン）膜またはＳｉＣ膜の成分中にＮ（窒素）を所定量含むＳｉＣＮ（炭窒化シリコン）膜を用いてもよい。ＳｉＣ膜およびＳｉＣＮ膜は、窒化シリコン膜より相対的に誘電率が低いので、エッチングストッパ膜１４、１６としてＳｉＣ膜またはＳｉＣＮ膜を用いることにより、本実施の形態の半導体装置における配線遅延を改善することができる。層間絶縁膜１５、１７としては、たとえばＣＶＤ法で成膜した酸化シリコン膜（たとえばＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）酸化膜）の比誘電率（４．１〜４．２程度）より低い比誘電率を有する膜厚３００ｎｍ〜４００ｎｍ程度の絶縁膜（低誘電率絶縁膜）を用いる。そのような低誘電率絶縁膜としては、たとえば有機ポリマー系膜、ポーラス有機ポリマー系膜、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ポーラスＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜およびポーラスＨＳＱ（Ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜などを例示することができる。このような低誘電率絶縁膜を層間絶縁膜１５、１７として用いることにより、本実施の形態の半導体装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善することができる。なお、図示は省略するが、層間絶縁膜１７の表面には、たとえばＴＥＯＳガスを用いたプラズマＣＶＤ法にて膜厚が約１００ｎｍの酸化シリコン膜（ＴＥＯＳ酸化膜）を堆積する。上記の低誘電率絶縁膜は、ＴＥＯＳ酸化膜に比べて機械的強度が低いので、このようなＴＥＯＳ酸化膜を成膜することにより、層間絶縁膜１７の機械的強度を補強することができる。
【００２７】
次に、図７に示すように、下層配線である配線１２、１３と、後の工程にて形成する上層配線とを接続するための接続孔１８を形成する。接続孔１８は、フォトリソグラフィ工程により、層間絶縁膜１７上に配線１２、１３と接続するための接続孔パターンと同一形状のフォトレジスト膜を形成し、それをマスクとしてドライエッチングすることにより形成することができる。続いて、接続孔１８の形成に用いたフォトレジスト膜を除去し、新たにフォトリソグラフィ工程により層間絶縁膜１７上に配線溝パターンと同一形状のフォトレジスト膜を形成する。次いで、それをマスクとしてドライエッチングすることによって配線溝１９を形成することができる。
【００２８】
次に、図８に示すように、たとえば反応性スパッタリング法により、接続孔１８および配線溝１９内を含む層間絶縁膜１７上に窒化タンタル膜を堆積することによってバリア導体膜を形成する。この窒化タンタル膜の堆積は、この後の工程において堆積するＣｕ膜の密着性の向上およびＣｕの拡散防止のために行うもので、その膜厚は約３０ｎｍとすることを例示できる。なお、本実施の形態１においては、バリア導体膜として窒化タンタル膜を例示するが、タンタル等の金属膜、窒化タンタルとタンタルとの積層膜、窒化チタン膜あるいは金属膜と窒化チタン膜との積層膜等であってもよい。
【００２９】
続いて、バリア導体膜が堆積された層間絶縁膜１７上に、シード膜となる、たとえばＣｕ膜またはＣｕ合金膜を堆積する。このシード膜をＣｕ合金膜とする場合には、その合金中にＣｕを８０重量パーセント程度以上含むようにする。シード膜は、Ｃｕスパッタリング原子をイオン化することでスパッタリングの指向性を高めるイオン化スパッタリング法によって堆積し、その膜厚は、配線溝１４の内部を除いたバリア導体膜の表面において１００ｎｍ〜２００ｎｍ程度、好ましくは１５０ｎｍ程度となるようにする。
【００３０】
続いて、シード膜が堆積された層間絶縁膜１７上に、接続孔１８および配線溝１９を埋め込むようにＣｕ膜を堆積する。この接続孔１８および配線溝１９を埋め込むＣｕ膜は、たとえば電解めっき法にて形成し、めっき液としては、たとえばＨ２ＳＯ４（硫酸）に１０％のＣｕＳＯ４（硫酸銅）および銅膜のカバレージ向上用の添加剤を加えたものを用いる。
【００３１】
続いて、アニール処理によってＣｕ膜の歪みを緩和させることにより、良質なＣｕ膜を得ることができる。
【００３２】
続いて、層間絶縁膜１７上の余分なバリア導体膜、シード膜およびＣｕ膜を除去し、接続孔１８および配線溝１９内にバリア導体膜、シード膜およびＣｕ膜を残すことにより、埋め込み配線２０を形成する。このバリア導体膜、シード膜およびＣｕ膜の除去は、ＣＭＰ法を用いた研磨により行う。このような埋め込み配線２０は、第２層目の配線層（第２の配線層）を形成する。
【００３３】
上記埋め込み配線２０を形成した後、たとえば０．１％アンモニア水溶液と純水とを用いた２段階のブラシスクラブ洗浄により、半導体基板１の表面に付着した研磨砥粒および銅を除去する。
【００３４】
その後、図９に示すように、上記エッチストッパ膜１４、層間絶縁膜１５、エッチストッパ膜１６および層間絶縁膜１７に接続孔１８および配線溝１９を形成し、接続孔１８および配線溝１９内に埋め込み配線２０を形成した工程と同様の工程を繰り返すことにより、多層に埋め込み配線（配線層）を形成してもよい。これらの埋め込み配線２０は、後の工程において半導体基板１を個々の半導体チップに切断した時に、平面で下層の配線１３より外側に配置されないようにパターニングを行う。
【００３５】
次に、図１０に示すように、たとえばフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングにより層間絶縁膜１７、１５およびエッチストッパ膜１６、１４をパターニングし、配線１３の一部を露出させる。
【００３６】
次に、図１１に示すように、たとえばＣＶＤ法により半導体基板１上に窒化シリコン膜を堆積することによって表面保護膜２１を形成する。続いて、たとえばフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして配線１３上の窒化シリコン膜をドライエッチングし、窒化シリコン膜に配線１３に達する開口部２２を形成する。これにより、配線１３をボンディングパッドとすることができる。
【００３７】
次に、図１２に示すように、たとえばスパッタリング法によって半導体基板１上にＴｉ膜およびＷ膜を順次堆積することにより、開口部２２で配線１３と電気的に接続する金属膜２３を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたドライエッチングによってその金属膜２３をパターニングし、開口部２２で配線１３と電気的に接続する金属膜２３を残し、それ以外の金属膜２３を除去する。次いで、金属膜２３のパターニングに用いたフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）を用い、めっき法によって残った金属膜２３上にＡｕ（金）膜を成膜する。これにより、Ａｕ膜からなるバンプ電極２４を形成することができる。この時、バンプ電極２４の高さが最上層の配線層（埋め込み配線２０（最上層の埋め込み配線２０上の表面保護膜２１を含む））が形成されている位置より高くなるようにする。
【００３８】
次に、半導体基板１の裏面をグラインディングにより研削し、半導体基板１を所定量薄くした後、半導体基板１を分割領域に沿って切断し、個々の半導体チップに分割する。この時、図１３に示すように、バンプ電極２４は、半導体チップＣＨＰの平面において、第２層目以上の配線層（埋め込み配線２０）が形成された領域ＬＡ１を取り囲む領域（第１の領域）ＬＡ２に配置されている。なお、前述の図１２は、図１３中のＡ−Ａ線に沿った断面図に相当する。
【００３９】
ところで、最上層の配線層を用いてボンディングパッドを形成した場合には、そのボンディングパッド上に形成したバンプ電極を用いたボンディングまたはボンディングワイヤを用いたボンディングに関わらず、ボンディング時の衝撃が層間絶縁膜１５、１７および配線層（埋め込み配線２０）に伝わることになる。また、層間絶縁膜１５、１７として用いている前述の低誘電率絶縁膜は、層間絶縁膜９として用いているＣＶＤ法で成膜した酸化シリコン膜に比べて機械的強度が低い。そのため、層間絶縁膜１５、１７および配線層には強い引っ張り応力が作用することになり、埋め込み配線２０の断線、埋め込み配線２０と層間絶縁膜１５、１７との剥離および層間絶縁膜１５、１７間での剥離などの不具合の発生が懸念される。一方、上記したような本実施の形態１の半導体チップＣＨＰによれば、ボンディングパッドとなった配線１３の下層には、ＣＶＤ法で成膜された酸化シリコン膜である層間絶縁膜９が形成され、低誘電率絶縁膜は形成されていない。また、バンプ電極２４の高さが最上層の配線層が形成されている位置より高くなるように形成されている。そのため、バンプ電極２４を用いた半導体チップＣＨＰのボンディング時においては、低誘電率絶縁膜である層間絶縁膜１５、１７に伝わる衝撃を緩和できるので、上記のような不具合を防ぐことができる。
【００４０】
また、本実施の形態１の半導体チップＣＨＰによれば、第１層目の配線１３をボンディングパッドとし、そのボンディングパッド上にバンプ電極２４を形成しているので、最上層の配線層を用いてボンディングパッドを形成した場合（ボンディングパッド上に形成したバンプ電極を用いたボンディングまたはボンディングワイヤを用いたボンディングに関わらない）に比べて、半導体チップＣＨＰの高さを低くすることができる。それにより、たとえばノートパソコンのように薄型化が要求される製品に本実施の形態１の半導体チップＣＨＰを搭載することにより、そのような要求を満たすことが可能となる。
【００４１】
また、最上層の配線層を用いてボンディングパッドを形成した場合において、半導体チップの高さを低く抑えるためには、半導体基板１の裏面の研削量を増やすことになり、半導体チップ（半導体基板１）の機械的強度の低下が懸念される。一方、本実施の形態１の半導体チップＣＨＰによれば、半導体基板１の裏面の研削量を増やすことなく半導体チップＣＨＰの高さを低く抑えることができるので、半導体チップＣＨＰ（半導体基板１）の機械的強度を保つことができる。
【００４２】
上記の本実施の形態１では、第１層目の配線１３を用いてボンディングパッドを形成する場合について説明したが、下層に低誘電率絶縁膜が成膜されていなければ、第２層目以上の配線層でボンディングパッドを形成してもよい。
【００４３】
上記半導体チップＣＨＰは、たとえばテープキャリアパッケージ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ；以降、ＴＣＰという）としてパッケージングすることができる。図１４は、半導体チップＣＨＰのパッケージングに用いる絶縁テープの要部平面図であり、図１５は、その絶縁テープにおいて半導体チップＣＨＰがボンディングされる領域を拡大して示した要部平面図である。
【００４４】
絶縁テープ３１は、たとえばポリイミド樹脂で形成された長さ数１０ｍ程度の長尺テープであり、アウターリードホール３２およびスプロケットホール３３がそれぞれ形成されている。絶縁テープ上に配置されたリード３４は、上記バンプ電極２４と接続するインナーリード３４Ａとアウターリードホール３２上に位置するアウターリードとから形成されている。リード３４はＣｕ箔で形成され、インナーリード３４Ａの表面には、たとえばＡｕ／Ｎｉ（ニッケル）、Ｓｎ（スズ）、はんだなどのめっきが施されている。ＴＣＰの外部接続端子となるアウターリードの表面にもＡｕ／Ｎｉ、Ｓｎ、はんだなどのめっきが施されている。また、絶縁テープ３１上には、たとえば絶縁テープ３１と同じ材質の樹脂部材（第１の手段）３５が形成されている。この樹脂部材３５は、絶縁テープ３１に半導体チップＣＨＰがボンディングされた後において、バンプ電極２４の外周を取り囲む領域に配置され、半導体チップＣＨＰのボンディング後において、バンプ電極２４の外周の表面保護膜２１（図１２参照）と接するような高さで形成されている。このような絶縁テープ３１に対して、バンプ電極２４をインナーリード３４Ａに接続することで半導体チップＣＨＰをボンディングし、次いで半導体チップＣＨＰを封止した後に、アウターリードホール３２上にてリード３４（アウターリード）を切断することによってＴＣＰを形成することができる。なお、スプロケットホール３３は、絶縁テープ３１の巻き取りに用いられる。
【００４５】
半導体基板１から個々の半導体チップＣＨＰに分割した後、図１６に示すように、個々のバンプ電極２４が対応するインナーリード３４Ａと電気的に接続するように半導体チップＣＨＰを配置する。続いて、個々のバンプ電極２４と対応するインナーリード３４Ａとを熱圧着することによって、半導体チップＣＨＰを絶縁テープ３１にボンディングする。この時、絶縁テープ３１上に配置された樹脂部材３５がバンプ電極２４の外周の表面保護膜２１（図１２参照）と接する。
【００４６】
次に、レジン３６によって、半導体チップＣＨＰの裏面および側面を封止する。この時、樹脂部材３５によってレジン３６の半導体チップＣＨＰの主面側への流れ込みを防ぐことができる。レジン３６は、冷却されると（固化すると）縮むことから、半導体チップＣＨＰの主面側へ流れ込んでいると、冷却によってレジン３６からの応力が層間絶縁膜１５、１７（図１２参照）および配線層（埋め込み配線２０（図１２参照））に作用することになる。このような応力の作用によって、ストレスマイグレーションを含む埋め込み配線２０の断線、埋め込み配線２０と層間絶縁膜１５、１７との剥離および層間絶縁膜１５、１７間での剥離などの不具合の発生が懸念される。そこで、本実施の形態１のように、樹脂部材３５によってレジン３６の半導体チップＣＨＰの主面側への流れ込みを防ぐことにより、そのような不具合の発生を防ぐことができる。
【００４７】
また、図１７に示すように、半導体チップＣＨＰを絶縁テープ３１にボンディングする前に、絶縁テープ３１上の半導体チップＣＨＰが配置される領域に予めレジン３６よりも固化後の応力の小さい低応力樹脂３６Ａを塗布しておき、半導体チップＣＨＰが絶縁テープ３１にボンディングされることによって、低応力樹脂３６Ａが絶縁テープ３１と半導体チップＣＨＰとの間に充填されるようにしてもよい。それにより、層間絶縁膜１５、１７および配線層（埋め込み配線２０）に作用する応力を緩和しつつ、レジン３６とリード３４との界面を通して浸入する水分の凝集を防ぐことが可能となる。
【００４８】
その後、アウターリードホール３２（図１４参照）上にてリード３４（アウターリード（図１４参照））を切断することによって本実施の形態１の半導体装置をを製造する。
【００４９】
（実施の形態２）
図１８は、本実施の形態２の半導体装置の製造工程中の要部断面図である。図１８に示すように、本実施の形態２においては、前記実施の形態１において説明した樹脂部材３５（図１５〜図１７参照）を省略した絶縁テープ３１を用いて半導体チップＣＨＰのパッケージングを行うものである。半導体チップＣＨＰの裏面および側面を封止するレジン３６は、固化していない状態でも粘性を有し、隣接する複数のバンプ電極２４が所定の間隔以下で形成されていれば、レジン３６は、隣接するバンプ電極２４間の隙間から半導体チップＣＨＰの主面側へ流れ込めなくなる。すなわち、バンプ電極２４に前記実施の形態１で示した樹脂部材３５と同様の機能を持たせることが可能となる。
【００５０】
また、図１９に示すように、樹脂部材３５が省略された絶縁テープ３１を用いる場合でも、前記実施の形態１にて図１７を用いて説明した例と同様に、半導体チップＣＨＰを絶縁テープ３１にボンディングする前に、絶縁テープ３１上の半導体チップＣＨＰが配置される領域に予めレジン３６よりも固化後の応力の小さい低応力樹脂３６Ａを塗布しておき、半導体チップＣＨＰが絶縁テープ３１にボンディングされることによって、低応力樹脂３６Ａが絶縁テープ３１と半導体チップＣＨＰとの間に充填されるようにしてもよい。それにより、本実施の形態２においても層間絶縁膜１５、１７（図１２参照）および配線層（埋め込み配線２０（図１２参照））に作用する応力を緩和しつつ、レジン３６とリード３４との界面を通して浸入する水分の凝集を防ぐことが可能となる。
【００５１】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００５２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５３】
前記実施の形態では、複数層の層間絶縁膜を一括してエッチングすることでそれら層間絶縁膜をパターニングする場合について示したが、一層毎にエッチングを行っていくことでパターニングを行ってもよい。
【００５４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００５５】
低誘電率絶縁膜を層間絶縁膜（第２の絶縁膜）として用いた半導体装置の製造工程において、配線層および層間絶縁膜に作用する応力を低減できるので、配線の断線、配線と層間絶縁膜との剥離および層間絶縁膜間の剥離を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図６】図４に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１４】本発明の実施の形態１である半導体装置の製造工程におけるパッケージング工程で用いる絶縁テープの要部平面図である。
【図１５】図１４に示した絶縁テープにおける半導体チップがボンディングされる領域を拡大して示した要部平面図である。
【図１６】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図１８】本発明の実施の形態２である半導体装置の製造工程中の要部断面図である。
【図１９】本発明の実施の形態２である半導体装置の製造工程中の要部断面図である。
【符号の説明】
１  半導体基板
２  素子分離溝
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート酸化膜
６  ゲート電極
７  ｎ型半導体領域（ソース、ドレイン）
８  ｐ型半導体領域（ソース、ドレイン）
９  層間絶縁膜（第１の絶縁膜）
９Ａ  窒化シリコン膜（第１の絶縁膜）
９Ｂ  酸化シリコン膜（第１の絶縁膜）
９Ｃ  配線溝
１０  コンタクトホール
１１  プラグ
１２  配線
１２Ａ  埋め込み配線
１３  配線
１３Ａ  埋め込み配線
１４、１６  エッチストッパ膜
１５、１７  層間絶縁膜（第２の絶縁膜）
１８  接続孔
１９  配線溝
２０  埋め込み配線
２１  表面保護膜
２２  開口部
２３  金属膜
２４  バンプ電極
３１  絶縁テープ
３２  アウターリードホール
３３  スプロケットホール
３４  リード
３４Ａ  インナーリード
３５  樹脂部材（第１の手段）
３６  レジン
３６Ａ  低応力樹脂
ＣＨＰ  半導体チップ
ＬＡ１  領域
ＬＡ２  領域（第１の領域）
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
【図１】
2004356453.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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