(57)【要約】【目的】ＭＯＳ型のアナログメモリ素子にあって、入力アナログ信号に応じた電荷量を蓄積する電荷蓄積部から、その蓄積されているアナログ信号を非破壊的に繰り返して読み出すことができるようにする。【構成】電荷蓄積部と、その電荷蓄積部に入力信号に応じた電荷量を蓄積させる入力用トランジスタと、その電荷蓄積部に蓄積された信号を増幅する増幅用トランジスタと、その増幅された信号を読み出す出力用トランジスタとによって構成されたアナログメモリ素子。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電荷蓄積部と、その電荷蓄積部に入力信号に応じた電荷量を蓄積させる入力用トランジスタと、その電荷蓄積部に蓄積された信号を増幅する増幅用トランジスタと、その増幅された信号を読み出す出力用トランジスタとによって構成されたアナログメモリ素子。
【請求項２】
電荷蓄積部が、入力用トランジスタのソース側に形成されたダイオードの接合容量であることを特徴とする請求項１の記載によるアナログメモリ素子。
【請求項３】
電荷蓄積部が、入力用トランジスタのソース側に形成された電荷井戸であることを特徴とする請求項１の記載によるアナログメモリ素子。
【請求項４】
電荷蓄積部が、入力用トランジスタのソース側に形成されたコンデンサであることを特徴とする請求項１の記載によるアナログメモリ素子。
【請求項５】
電荷蓄積部が、入力用トランジスタのソース側に形成されたダイオードの接合容量および入力用トランジスタのゲート容量であることを特徴とする請求項１の記載によるアナログメモリ素子。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、入力信号に応じた電荷量を蓄積するＭＯＳ型のアナログメモリ素子に関する。
【０００２】
【従来の技術】
従来、この種のアナログメモリ素子としては、ＭＯＳトランジスタの電気的に分離された浮遊ゲートの部分に、制御ゲートによってトンネル接合を通して入力アナログ信号に応じた電荷を蓄積してアナログ信号の記憶を行い、必要に応じてトンネル接合を通してその蓄積電荷を排出して記憶されているアナログ信号を制御ゲートから読み出すようにしたものが開発されている（特許第２８７６１５０号公報参照）。
【０００３】
【発明が解決しようとする課題】
解決しようとする問題点は、ＭＯＳトランジスタの浮遊ゲートの部分に、制御ゲートからトンネル接合を通して電荷を出し入れすることによってアナログ信号の記憶再生を行わせるようにした従来のアナログメモリ素子では、そのアナログ信号の読出しが破壊的であり、記憶されているアナログ信号を繰り返して読み出すことができないことである。
【０００４】
【課題を解決するための手段】
本発明は、入力アナログ信号に応じた電荷量を蓄積することによってアナログ信号を記憶し、その記憶されているアナログ信号を繰り返して読み出すことができるようにするべく、電荷蓄積部と、その電荷蓄積部に入力信号に応じた電荷量を蓄積させる入力用トランジスタと、その電荷蓄積部に蓄積された信号を増幅する増幅用トランジスタと、その増幅された信号を読み出す出力用トランジスタとによってアナログメモリ素子を構成するようにしている。
【０００５】
【実施例】
図１は、本発明によるＣＭＯＳ型のアナログメモリ素子の一構成例を示している。
【０００６】
図２は、その等価回路である。
【０００７】
ここでは反転増幅型のものを示しており、電荷蓄積部ＭＣと、その電荷蓄積部ＭＣに、一定のドレイン電圧Ｖｄａが印加されている状態で、ゲート入力電圧Ｖｐｃに応じた電荷量を蓄積させる入力用トランジスタＱ１と、その電荷蓄積部ＭＣに蓄積された信号を増幅する増幅用トランジスタＱ２と、その増幅された信号を読み出す出力用トランジスタＱ３とによって構成されている。
【０００８】
この場合、出力用トランジスタＱ３のゲート電圧ＶｓｐがハイレベルＨになると、電荷蓄積部ＭＣに蓄積された信号が、基準電圧Ｖｒｅｆが印加された抵抗Ｒによって規定された出力電圧Ｖｓｉｇとして読み出されるようになっている。
【０００９】
図３および図４は、本発明によるＣＭＯＳ型のアナログメモリ素子の他の構成例およびその等価回路を示している。
【００１０】
ここでは反転増幅型のものを示しており、出力用トランジスタＱ３のゲート電圧ＶｓｐがハイレベルＨになると、電荷蓄積部ＭＣに蓄積された信号が出力電圧Ｖｓｉｇとして読み出される。
【００１１】
図５および図６は、本発明によるＣＭＯＳ型のアナログメモリ素子のさらに他の構成例およびその等価回路を示している。
【００１２】
ここでは増幅段がソースフォロアとなっており、出力用トランジスタＱ３のゲート電圧ＶｓｐがハイレベルＨになると、電荷蓄積部ＭＣに蓄積された信号が出力電圧Ｖｓｉｇとして読み出される。
【００１３】
図７および図８は、本発明によるＣＭＯＳ型のアナログメモリ素子のさらに他の構成例およびその等価回路を示している。
【００１４】
ここでは非反転増幅型のものを示しており、出力用トランジスタＱ３のゲート電圧ＶｓｐがハイレベルＨになると、電荷蓄積部ＭＣに蓄積された信号が出力電圧Ｖｓｉｇとして読み出される。
【００１５】
入力信号と出力信号とが対応するように補正回路を設けるようにする。
【００１６】
そこで、アナログメモリ素子を図９に示すようにサンプル＆ホールド回路と同様の構成とすることで非破壊読み出し可能とすることができ、入力信号を繰り返して読み出すことができるようになり、画素間での信号の演算に有利となる。また、メモリ内に増幅器を設けるとＳＮ比の点で有利となる。
【００１７】
電荷蓄積部ＭＣとしては、図１０に示すように、入力用トランジスタＱ１のソース側に形成されたｐｎ接合によるダイオードＤの接合容量（浮遊容量をも加味した寄生容量）Ｃｐを利用する（図１および図２参照）。図中、ＤＬは空乏層を示している。
【００１８】
その場合、図１１に示すように、表面リークを改善するために、埋め込みダイオードの構造をもたせるようにしてもよい。
【００１９】
また、図１２に示すように、電荷蓄積部ＭＣとして、入力用トランジスタＱ１のソース側に形成されたダイオードＤの接合容量Ｃｐと入力用トランジスタＱ１のゲート容量とを利用する。
【００２０】
また、図１３に示すように、電荷蓄積部ＭＣとして、入力用トランジスタＱ１のソース側に電荷井戸ＥＷを形成するようにする。
【００２１】
さらに、図１４に示すように、電荷蓄積部ＭＣとして、入力用トランジスタＱ１のソース側にコンデンサＣを設けるようにする。
【００２２】
【効果】
以上、本発明によれば、ＭＯＳ型のアナログメモリ素子にあって、入力アナログ信号に応じた電荷量を蓄積する電荷蓄積部から、その蓄積されているアナログ信号を非破壊的に繰り返して読み出すことができるという利点を有している。
【図面の簡単な説明】
【図１】本発明によるＣＭＯＳ型のアナログメモリ素子の一構成例を示す正断面図である。
【図２】図１に示したアナログメモリ素子の等価回路である。
【図３】本発明によるＣＭＯＳ型のアナログメモリ素子の他の構成例を示す正断面図である。
【図４】図３に示したアナログメモリ素子の等価回路である。
【図５】本発明によるＣＭＯＳ型のアナログメモリ素子のさらに他の構成例を示す正断面図である。
【図６】図５に示したアナログメモリ素子の等価回路である。
【図７】本発明によるＣＭＯＳ型のアナログメモリ素子のさらに他の構成例を示す正断面図である。
【図８】図７に示したアナログメモリ素子の等価回路である。
【図９】アナログメモリ素子をサンプル＆ホールド回路と同様の構成にしたときの回路図である。
【図１０】入力用トランジスタＱ１のソース側に形成された電荷蓄積部ＭＣの具体的な構成例を示す正断面図である。
【図１１】入力用トランジスタＱ１のソース側に形成された電荷蓄積部ＭＣの具体的な他の構成例を示す正断面図である。
【図１２】入力用トランジスタＱ１のソース側に形成された電荷蓄積部ＭＣの具体的なさらに他の構成例を示す正断面図である。
【図１３】入力用トランジスタＱ１のソース側に形成された電荷蓄積部ＭＣの具体的なさらに他の構成例を示す正断面図である。
【図１４】入力用トランジスタＱ１のソース側に形成された電荷蓄積部ＭＣの具体的なさらに他の構成例を示す正断面図である。
【符号の説明】
Ｑ１  入力用トランジスタ
Ｑ２  増幅用トランジスタ
Ｑ３  出力用トランジスタ
ＭＣ  電荷蓄積部
Ｖｐｃ  入力電圧
Ｖｓｉｇ  出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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