(57)【要約】【課題】バイポーラトランジスタとＣＭＯＳＦＥＴを一つの基板上に形成する半導体装置の製造方法において、ＣＭＯＳＦＥＴとなる部分をエミッタ拡散のための熱処理によって過剰な熱に晒さないようにする。【解決手段】ＣＭＯＳＦＥＴのＶｔｈ調整領域１６およびゲート酸化膜２１が形成され、バイポーラトランジスタのベース１７が形成され、このベース１７のエミッタ形成領域を露出させた状態のシリコン基板１上に、多結晶シリコン膜４１を形成する。この多結晶シリコン膜４１に不純物を添加する前に第１の熱処理を、後に第２の熱処理を行う。第１の熱処理で、Ｖｔｈ調整領域１６に注入されたイオンが活性化されるために必要な熱処理ａの一部を行う。第２の熱処理でエミッタ拡散を行うとともに、熱処理ａを完了させる。【選択図】　　　図４
2004103838.tif 000002
【特許請求の範囲】
【請求項１】
種類の異なる第１および第２の半導体素子を一つの基板上に形成する半導体装置の製造方法において、
第１の半導体素子の所定領域に対する不純物添加が行われ、第２の半導体素子の不純物添加領域が露出した状態の基板上に、多結晶シリコン膜を形成する第１の工程と、
前記多結晶シリコン膜に不純物を添加する第２の工程と、
前記多結晶シリコン膜に添加された不純物を、前記第２の半導体素子の不純物添加領域に拡散させる熱処理を行う第３の工程と、を備え、
前記第２の工程の前までに第１の半導体素子の形成のために行う熱処理の条件を、前記第３の工程で行う熱処理の条件に応じて設定することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の工程の前までに第１の半導体素子の形成のために行う熱処理の条件を、この熱処理が前記第３の工程で完了するように設定することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
バイポーラトランジスタとＭＯＳ電界効果トランジスタとを一つの基板上に形成する半導体装置の製造方法において、
ＭＯＳ電界効果トランジスタのチャネル形成領域に対するしきい値電圧調整のための不純物添加とゲート酸化膜形成が行われ、バイポーラトランジスタのベースが形成され、このベースのエミッタ形成領域を露出させた状態の基板上に、多結晶シリコン膜を形成する第１の工程と、
前記多結晶シリコン膜に不純物を添加する第２の工程と、
前記多結晶シリコン膜に添加された不純物を前記エミッタ形成領域に拡散させてエミッタを形成する熱処理を行う第３の工程と、を備え、
前記第２の工程の前までにＭＯＳ電界効果トランジスタの形成のために行う熱処理の条件を、前記第３の工程で行う熱処理の条件に応じて設定することを特徴とする半導体装置の製造方法。
【請求項４】
前記第２の工程の前までにＭＯＳ電界効果トランジスタの形成のために行う熱処理の条件を、この熱処理が前記第３の工程で完了するように設定することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくともバイポーラトランジスタとＭＯＳ電界効果トランジスタとを一つの基板上に形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
バイポーラトランジスタとＣＭＯＳ電界効果トランジスタ（以下、「ＭＯＳ電界効果トランジスタ」を単に「ＭＯＳトランジスタ」と称する。）とを備えたＢｉＣＭＯＳは、バイポーラトランジスタの高速性とＣＭＯＳトランジスタの高集積度および低電力性とを併せ持つ回路として広く用いられている。
【０００３】
ＢｉＣＭＯＳ回路の従来例としては、図１０に示す構造が挙げられる。この図は、ＢｉＣＭＯＳ回路の部分断面図であって、金属配線形成前の状態を示している。この例では、素子分離酸化膜１４で分離された各素子領域内に、バイポーラトランジスタＢとＣＭＯＳトランジスタＭが形成されている。
バイポーラトランジスタＢは、シリコン基板１上に埋め込みＮ＋　層１１とＮウエル１２を設け、このＮウエル１２にセレクティブリー・インプランテッド・コレクタ（以下、「ＳＩＣ」と略称する。）法により形成されたコレクタ３１と、Ｎウエル１２上に形成されたベース（ベース領域）１７と、ベース１７のコレクタ３１の真上に形成されたエミッタ（エミッタ拡散層）６２とからなる。また、エミッタ６２に接触するエミッタ電極９１Ａが形成されている。
【０００４】
ＣＭＯＳトランジスタＭを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタは同一基板面に形成されているが、図１０の断面ではＮＭＯＳトランジスタのみが示される。このＮＭＯＳトランジスタＭ１がＰウエル１５に形成され、図示されないＰＭＯＳトランジスタは図示されないＮウエルに形成されている。
この図１０に示す構造の半導体装置は、図１１に示すように、バイポーラトランジスタＢについてはベース領域１７の形成工程までが終了し、ＣＭＯＳトランジスタＭについては全工程が終了した後に、ＣＭＯＳトランジスタＭを保護膜７８で保護した状態で、バイポーラトランジスタＢ形成工程を続行することによって製造されている。図１１は前記状態で、保護膜７８の上に、エミッタ形成領域に対応する開口部２５ａを有するレジストパターン２５を形成した状態を示す。
【０００５】
ここで、ＣＭＯＳトランジスタＭを形成する際には、チャネル形成領域に対するしきい値電圧調整のためにイオン注入を行った後、このイオンを活性化させるための熱処理を行う。また、ゲート電極９２Ａの形成時にも、減圧ＣＶＤ法で形成した多結晶シリコン膜に対してイオン注入を行った後、このイオンを活性化させるための熱処理を行う。ソース・ドレインの形成時にも、ソース・ドレイン領域に打ち込まれたイオンを活性化させる熱処理を行う。さらに、チャネリング防止のための保護酸化膜を形成するための熱処理を行うこともある。
【０００６】
そして、図１１に示すように、前記状態でエミッタ形成領域に対応する開口部２５ａから、保護膜７８、シリコン酸化膜２２、およびベース領域１７を介して、Ｎウエル１２内にＳＩＣ法によりリンイオン（Ｐ＋　）をイオン注入する。これにより、図１２に示すように、エミッタ形成領域の真下にコレクタ３１が形成される。
【０００７】
次に、このレジストパターン２５を利用して、その開口部２５ａに対応する保護膜７８およびシリコン酸化膜２２の部分をエッチングすることにより、図１２に示すように、ベース領域１７の開口部２５ａに対応する部分（エミッタ形成領域の上面１７ｂ）を露出させる。
次に、このレジストパターン２５を除去した後、図１２に示すように、多結晶シリコン膜７９を形成する。これにより、ベース領域１７の露出面と、保護膜７８の上に多結晶シリコン膜７９が形成される。この状態で、多結晶シリコン膜７９の全体に砒素イオン（Ａｓ＋　）をイオン注入する。次に、例えば温度を８５０〜１１００℃程度に保持する熱処理を行うことにより、多結晶シリコン膜７９にイオン注入された砒素イオンを、ベース領域１７上部のコレクタ３１の真上の部分に拡散させる。これにより、前記部分にエミッタ拡散層６２が形成される（図１０参照）。
【０００８】
次に、この多結晶シリコン膜７９上に、エミッタ電極９１Ａの形状に対応させたレジストパターンを形成し、エッチング工程を行うことにより、多結晶シリコン膜７９および保護膜７８のエミッタ電極９１Ａ以外の部分を除去する。これにより、図１０に示すように、エミッタ電極９１Ａが形成され、ＣＭＯＳトランジスタＭのゲート電極９２Ａが露出する。また、エミッタ拡散層６２の外縁部において、エミッタ電極９１Ａとシリコン酸化膜２２との間に、保護膜７８の一部７８ｂが残る。
なお、ＢｉＣＭＯＳ回路の製造方法の従来例としては、上記方法（第１の方法）以外に、例えば下記の各特許文献に記載の方法が挙げられる。
【０００９】
【特許文献１】
特開平１３−２０３２８７号公報
【特許文献２】
特開平１３−２４４２７５号公報
【特許文献３】
特開平１３−２６７４３２号公報
【００１０】
【発明が解決しようとする課題】
上記第１の方法では、ＣＭＯＳトランジスタの形成工程終了後にバイポーラトランジスタのコレクタの形成以降の工程（エミッタ拡散のための熱処理工程を含む工程）を行っている。そのため、ＣＭＯＳトランジスタは、ＣＭＯＳトランジスタの形成工程で上述の各種熱処理が施された後に、エミッタ拡散のための熱処理によってさらに熱に晒されることになる。
【００１１】
ここで、エミッタ拡散のための熱処理はバイポーラトランジスタの電気的特性に対応させた条件で行われるため、上記第１の方法でＢｉＣＭＯＳ回路を製造すると、ＣＭＯＳトランジスタの形成工程終了後に行われる前記熱処理によって、ＣＭＯＳトランジスタの電気的特性が変化することになる。
本発明は、少なくともバイポーラトランジスタとＭＯＳトランジスタとを一つの基板上に形成する半導体装置の製造方法において、上記従来技術の課題を解決できる方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明は、種類の異なる第１および第２の半導体素子を一つの基板上に形成する半導体装置の製造方法において、第１の半導体素子の所定領域に対する不純物添加が行われ、第２の半導体素子の不純物添加領域が露出した状態の基板上に、多結晶シリコン膜を形成する第１の工程と、前記多結晶シリコン膜に不純物を添加する第２の工程と、前記多結晶シリコン膜に添加された不純物を、前記第２の半導体素子の不純物添加領域に拡散させる熱処理を行う第３の工程と、を備え、前記第２の工程の前までに第１の半導体素子の形成のために行う熱処理（熱処理Ａ）の条件を、前記第３の工程で行う熱処理の条件に応じて（例えば、熱処理Ａが前記第３の工程で完了するように）設定することを特徴とする半導体装置の製造方法を提供する。
【００１３】
本発明は、また、バイポーラトランジスタとＭＯＳ電界効果トランジスタとを一つの基板上に形成する半導体装置の製造方法において、ＭＯＳ電界効果トランジスタのチャネル形成領域に対するしきい値電圧調整のための不純物添加とゲート酸化膜形成が行われ、バイポーラトランジスタのベースが形成され、このベースのエミッタ形成領域を露出させた状態の基板上に、多結晶シリコン膜を形成する第１の工程と、前記多結晶シリコン膜に不純物を添加する第２の工程と、前記多結晶シリコン膜に添加された不純物を前記エミッタ形成領域に拡散させてエミッタを形成する熱処理を行う第３の工程と、を備え、前記第２の工程の前までにＭＯＳ電界効果トランジスタの形成のために行う熱処理（熱処理ａ）の条件を、前記第３の工程で行う熱処理の条件に応じて（例えば、熱処理ａが前記第３の工程で完了するように）設定することを特徴とする半導体装置の製造方法を提供する。前記エミッタ形成領域とは、ベース領域の一部であって後工程で不純物を拡散させてエミッタとなる領域を指す。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
図１〜９は、本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
図１に示すように、先ず、表面酸化後のシリコン基板１上のバイポーラトランジスタ形成領域に、埋め込みＮ＋　層１１とその上のＮウエル１２を形成する。
【００１５】
埋め込みＮ＋　層１１は、例えば以下の方法で形成できる。先ず、加速エネルギー７０ＫｅＶ、ドーズ量２．０×１０１４ｃｍ−２の条件で、砒素イオン（Ａｓ＋　）をイオン注入した後、１１００℃で２０分間アニールを行い、その上部に抵抗率１０Ωｃｍ程度のＰ型シリコンを、１．５μｍ程度の厚さでエピタキシャル成長させる。
【００１６】
Ｎウエル１２は、例えば、加速エネルギー３２０ＫｅＶ、ドーズ量６．０×１０１２ｃｍ−２の条件で、リンイオン（Ｐ＋　）をイオン注入した後、１１００℃で１２０分間アニールを行うことによって形成できる。
次に、ＬＯＣＯＳ法により、素子形成領域に薄いシリコン酸化膜１３を残し、素子分離領域に厚い（厚さ３００ｎｍの）シリコン酸化膜（素子分離酸化膜）１４を形成する。
【００１７】
次に、ＮＭＯＳ形成領域にＰウエル１５を形成し、ＰＭＯＳ形成領域（図示されない）にＮウエルを形成する。Ｎウエルは、例えば、加速エネルギー３２０ＫｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件で、リンイオン（Ｐ＋　）をイオン注入することによって形成できる。ＮＭＯＳ形成用のＰウエル１５は、例えば、加速エネルギー２００ＫｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件で、ホウ素イオン（Ｂ＋　）をイオン注入することによって形成できる。
【００１８】
次に、ＮＭＯＳトランジスタのＰウエル１５のチャネル形成領域（および図示されないＰＭＯＳトランジスタのＮウエルのチャネル形成領域）に、Ｖｔｈ（しきい値電圧）調整用のイオン注入を行う。これにより、Ｖｔｈ調整領域１６を形成する。このイオン注入はＶｔｈの設定値に応じた条件で行われる。注入イオンとしては、例えば二フッ化ホウ素イオン（ＢＦ２　＋　）が使用できる。イオン注入条件は、例えば、加速エネルギー４０ＫｅＶとし、ドーズ量はＮＭＯＳの場合に５．０×１０１２ｃｍ−２程度、ＰＭＯＳの場合に１．５×１０１３ｃｍ−２程度とする。
【００１９】
次に、Ｎウエル１２のベース形成領域１２ａに対して、薄いシリコン酸化膜１３を介してイオン注入を行う。このイオン注入は、例えば、二フッ化ホウ素イオン（ＢＦ２　＋　）を用い、加速エネルギー５０ＫｅＶ、ドーズ量５．０×１０１３ｃｍ−２の条件で行うことができる。なお、Ｎウエル１２のベース形成領域１２ａ内に注入されたイオンは、以下の工程で行う熱処理によって、ベース形成領域１２ａ内で拡散され、活性化される。これにより、ベース領域１７が形成される（図２参照）。
【００２０】
次に、ＭＯＳトランジスタのＶｔｈ調整領域１６およびバイポーラトランジスタのベース形成領域１２ａの上に存在する薄いシリコン酸化膜１３を除去した後、図２に示すように、両部分にシリコン酸化膜２１，２２を形成する。このシリコン酸化膜２１，２２は、例えば、温度８５０℃、水蒸気雰囲気の条件下でのウエット酸化により、６．５ｎｍ程度の厚さで形成する。Ｖｔｈ調整領域１６上のシリコン酸化膜２１はゲート酸化膜として形成する。
【００２１】
次に、この状態のウエハ上に、第１の多結晶シリコン薄膜２３を、例えばシランを原料として減圧ＣＶＤ法により１００ｎｍの厚さで形成する。次に、フォトリソグラフィ工程により、図２に示すように、バイポーラトランジスタのエミッタ形成領域に対応する開口部２５ａを有するレジストパターン２５を形成した後、塩素系プラズマを用いたドライエッチング工程により、第１の多結晶シリコン薄膜２３の開口部２５ａ直下の部分を除去する。これにより、第１の多結晶シリコン薄膜２３に、エミッタ形成領域に対応する開口部２３ａが形成される。なお、このエッチング工程は、第１の多結晶シリコン薄膜２３の下側に形成されているシリコン酸化膜２２が除去されないようにして行う。
【００２２】
次に、レジストパターン２５をマスクとして、レジストパターン２５の開口部２５ａおよび第１の多結晶シリコン薄膜２３の開口部２３ａから、酸化シリコン膜２２およびベース領域１７を介して、Ｎウエル１２内にリンイオン（Ｐ＋　）をＳＩＣ法によりイオン注入する。このイオン注入は、例えば、加速エネルギー３２０ＫｅＶ、ドーズ量６．０×１０１２ｃｍ−２の条件で行うことができる。これにより、図３に示すように、エミッタ形成領域の真下となるＮウエル１２内にコレクタ３１が形成される。
【００２３】
次に、図３の状態のウエハからレジストパターン２５を除去した後、開口部２３ａを有する第１の多結晶シリコン薄膜２３をマスクとして、開口部２３ａ直下のシリコン酸化膜２２をエッチングすることにより、ベース領域１７のエミッタ形成領域の上面１７ｂを露出させる。このエッチングは、例えば、ＨＦとＮＨ４　Ｆを主成分としたエッチング液を用いたウエットエッチング法で行うことができる。これにより、ＣＭＯＳ電界効果トランジスタのゲート酸化膜２１が形成され、バイポーラトランジスタのベース１７が形成され、このベースのエミッタ形成領域を露出させた状態となる。
【００２４】
そして、この状態のウエハ上に、第２の多結晶シリコン膜４１を、例えばシランを原料として減圧ＣＶＤ法により２５０ｎｍの厚さで形成する。この工程が本発明の請求項に示す「第１の工程」に相当する。図４はこの状態を示す。これにより、ベース領域１７の露出面１７ｂの上、第１の多結晶シリコン膜２３の上、および第１の多結晶シリコン膜２３の開口部２３ａの壁面に、第２の多結晶シリコン膜４１が形成される。
【００２５】
この状態で、第１の熱処理を行う。この第１の熱処理は、例えば、ＲＴＰ（ラピッド・サーマル・プロセッサ）装置を用いて、温度１０５０℃、処理時間６０秒間の条件で行う。すなわち、この第１の熱処理は、ＣＭＯＳトランジスタのチャネル形成領域にＶｔｈ調整のために注入したイオンを活性化させるために必要な「温度１０５０℃、処理時間９０秒間での熱処理」のうち、後述のバイポーラトランジスタのエミッタ拡散層形成のために行う「温度１０５０℃、処理時間３０秒間での第２の熱処理」を考慮して、第１の熱処理と第２の熱処理との合計で「温度１０５０℃、処理時間９０秒間での熱処理」が達成される条件で行う。
【００２６】
次に、図５に示すように、第２の多結晶シリコン膜４１の全体に砒素イオン（Ａｓ＋　）をイオン注入する。この工程が本発明の請求項に示す「第２の工程」に相当する。このイオン注入は、バイポーラトランジスタのエミッタ拡散が最適化される条件で行う。そのため、例えば、加速エネルギー４０ＫｅＶ、ドーズ量１．０×１０１６ｃｍ−２の条件で行う。
【００２７】
次に、第２の熱処理を、例えば、ＲＴＰ（ラピッド・サーマル・プロセッサ）装置を用いて、温度１０５０℃、処理時間３０秒間の条件で行う。この工程が本発明の請求項に示す「第３の工程」に相当する。これにより、図６に示すように、ベース１７のエミッタ形成領域にエミッタ拡散層６２を形成する。この第２の熱処理時に、ＣＭＯＳトランジスタのＶｔｈ調整領域１６も同時に熱処理される。そのため、この第２の熱処理の終了によって、Ｖｔｈ調整領域１６に注入されたイオンが活性化されるために必要な「温度１０５０℃、処理時間９０秒間での熱処理」が完了する。
【００２８】
次に、図６の状態のウエハ上に、図７に示すように、バイポーラトランジスタのエミッタ電極の形状に対応させたパターン８１と、ＣＭＯＳトランジスタのゲート電極の形状に対応させたパターン８２と、からなるレジストパターンを形成する。
この状態で、塩素系プラズマを用いたドライエッチング工程により、前記レジストパターンをマスクとして、第２の多結晶シリコン膜４１および第１の多結晶シリコン膜２３をエッチングする。
【００２９】
これにより、図８に示すように、バイポーラトランジスタのエミッタ電極９１と、ＣＭＯＳトランジスタのゲート電極９２とが同時に形成される。これらの電極は、第１の多結晶シリコン膜２３からなる部分２３ｂ〜２３ｃと第２の多結晶シリコン膜４１からなる部分４１ａ〜４１ｂとの二層構造となっている。
なお、エミッタ電極９１では、第２の多結晶シリコン膜からなる部分４１ａがエミッタ拡散層６２に接触し、第１の多結晶シリコン膜２３からなる部分２３ｂは、エミッタ拡散層６２の外縁部で第２の多結晶シリコン膜からなる部分４１ａとシリコン酸化膜２２との間に存在する。
【００３０】
次に、ＣＭＯＳトランジスタのソース・ドレイン領域に対するイオン注入を行うことにより、ＣＭＯＳトランジスタのソース・ドレイン９６を形成する。ＰＭＯＳトランジスタのソース・ドレイン領域には、例えば、加速エネルギー６０ＫｅＶ、ドーズ量２．５×１０１５ｃｍ−２の条件で、二フッ化ホウ素イオン（ＢＦ２　＋　）をイオン注入する。ＮＭＯＳトランジスタのソース・ドレイン領域には、例えば、加速エネルギー６０ＫｅＶ、ドーズ量５．０×１０１５ｃｍ−２の条件で、砒素イオン（Ａｓ＋　）をイオン注入する。そして、このイオン注入後に例えば温度９５０℃で２分間アニールすることにより、注入されたイオンを活性化する。
【００３１】
なお、前記二フッ化ホウ素イオン（ＢＦ２　＋　）のイオン注入を、ＰＭＯＳトランジスタのソース・ドレイン領域に対してと同時にバイポーラトランジスタのベース１７に対しても行うことにより、エミッタ拡散層６２の外側に外部ベースを形成してもよい。これにより、ベース領域へのコンタクト抵抗を低減することができる。
【００３２】
次に、図９に示すように、ウエハ全面に層間絶縁膜９７を形成した後、その表面をＣＭＰ法により平坦化する。次に、この層間絶縁膜９７の所定位置に各素子に対する配線用のコンタクトホールを形成して、各コンタクトホールにタングステンプラグ９８を形成し、その上にアルミニウム合金による配線層９９を形成する。
【００３３】
これにより、バイポーラトランジスタＢとＣＭＯＳトランジスタＭとが一つの基板上に形成された半導体装置が得られる。
なお、この方法で得られた半導体装置の性能として、バイポーラトランジスタＢでは、ＶＣＥ（コレクタエミッタ間電圧）が２Ｖの場合の遮断周波数（Ｆｔ）＝約２０ＧＨｚ、ＢＶＣＥＯ　（ベースオープン状態でのコレクタ−エミッタ間の降伏電圧）＝３．３Ｖ、電流増幅率＝６０が得られた。
【００３４】
ＣＭＯＳトランジスタＣでは、Ｗ（ゲート幅）＝１５μｍ、Ｌ（ゲート長）＝０．３５μｍのＮＭＯＳトランジスタで、Ｖｔｈ＝０．６５Ｖ、Ｖｄ（ドレイン電圧）＝Ｖｇ（ゲート電圧）＝３．３Ｖの場合、飽和電流値＝７．３ｍＡが得られた。Ｗ＝１５μｍ、Ｌ＝０．３５μｍのＰＭＯＳトランジスタで、Ｖｔｈ＝−０．８３Ｖ、Ｖｄ＝Ｖｇ＝−３．３Ｖの場合、飽和電流値＝３．６ｍＡが得られた。
【００３５】
このように、この実施形態の方法では、ＣＭＯＳトランジスタのチャネル形成領域にＶｔｈ調整のために注入したイオンを活性化させるために必要な熱処理の一部を、エミッタ拡散のための熱処理（第２の熱処理）と同時に行い、この第２の熱処理で足りない分の熱処理は、第２の多結晶シリコン膜４１に対してイオン注入を行う前に第１の熱処理として行うため、ＣＭＯＳトランジスタとなる部分がエミッタ拡散のための熱処理によって過剰な熱に晒されることがない。したがって、エミッタ拡散のための熱処理がバイポーラトランジスタの電気的特性に対応させた条件で行われても、ＣＭＯＳトランジスタの電気的特性を設定値通りにすることができる。
【００３６】
また、この実施形態の方法では、第２の多結晶シリコン膜２３から、バイポーラトランジスタＢのエミッタ電極９１と、ＣＭＯＳトランジスタＭのゲート電極９２とを同時に形成している。そのため、この実施形態の方法によれば、従来技術で説明した第１の方法と比較して、製造工程数を少なくすることができる。
なお、この実施形態の方法では、「ＣＭＯＳトランジスタのチャネル形成領域にＶｔｈ調整のために注入したイオンを活性化させるために必要な熱処理」として、単独でＣＭＯＳトランジスタを形成する場合と同じ条件を設定し、この条件と同じ温度で第１の熱処理と第２の熱処理を行い、この条件と同じ時間を、第１の熱処理と第２の熱処理の熱処理時間の合計値としているが、これに限定されず、結果として、ＣＭＯＳトランジスタとバイポーラトランジスタの両方が好適な電気的特性が得られるようにすればよい。
【００３７】
また、前記第２の工程の前までにＭＯＳ電界効果トランジスタの形成のために行う熱処理の条件を、この熱処理が前記第３の工程で完了するように設定しているが、本発明の方法はこれに限定されず、前記第３の工程で行う熱処理の条件に応じて設定すればよく、例えば、前記第３の工程後にさらに熱処理を行っても良い。
【００３８】
【発明の効果】
以上説明したように、本発明の方法によれば、少なくともバイポーラトランジスタとＭＯＳトランジスタとを一つの基板上に形成する半導体装置の製造方法において、ＣＭＯＳトランジスタとなる部分がエミッタ拡散のための熱処理によって過剰な熱に晒されることがないため、ＣＭＯＳトランジスタとバイポーラトランジスタの両方が好適な電気的特性を得られるようにすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図２】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図３】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図４】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図５】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図６】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図７】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図８】本発明の一実施形態に相当する方法の各工程におけるウエハの部分断面を示す図である。
【図９】本発明の一実施形態の方法により得られた半導体装置（バイポーラトランジスタとＣＭＯＳトランジスタとが一つの基板上に形成された半導体装置）を示す断面図である。
【図１０】バイポーラトランジスタとＣＭＯＳトランジスタとが一つの基板上に形成された半導体装置の従来例を示す断面図である。
【図１１】図１０の半導体装置を製造する方法の各工程におけるウエハの部分断面を示す図である。
【図１２】図１０の半導体装置を製造する方法の各工程におけるウエハの部分断面を示す図である。
【符号の説明】
１　シリコン基板
１１　埋め込みＮ＋　層
１２　Ｎウエル
１３　薄いシリコン酸化膜
１４　素子分離酸化膜
１５　Ｐウエル
１６　Ｖｔｈ調整領域
１２ａ　ベース形成領域
１７　ベース領域
２１　ゲート酸化膜（シリコン酸化膜）
２２　シリコン酸化膜
２３　第１の多結晶シリコン薄膜
２３ｂ〜２３ｃ　第１の多結晶シリコン膜からなる部分
２５　レジストパターン
２５ａ　レジストパターンの開口部
２３ａ　第１の多結晶シリコン薄膜の開口部
３１　コレクタ
４１　第２の多結晶シリコン膜
４１ａ〜４１ｂ　第２の多結晶シリコン膜からなる部分
６２　エミッタ拡散層
７５　レジストパターン
７８　保護膜
７９　多結晶シリコン膜
８１　エミッタ電極の形状に対応させたパターン
８２　ゲート電極の形状に対応させたパターン
９１　バイポーラトランジスタのエミッタ電極
９１Ａ　バイポーラトランジスタのエミッタ電極
９２　ＣＭＯＳトランジスタのゲート電極
９２Ａ　ＣＭＯＳトランジスタのゲート電極
９６　ＣＭＯＳトランジスタのソース・ドレイン
９７　層間絶縁膜
９８　タングステンプラグ
９９　配線層
Ｂ　バイポーラトランジスタ
Ｍ　ＣＭＯＳトランジスタ
【図１】
2004103838.tif 000003
【図２】
2004103838.tif 000004
【図３】
2004103838.tif 000005
【図４】
2004103838.tif 000006
【図５】
2004103838.tif 000007
【図６】
2004103838.tif 000008
【図７】
2004103838.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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