(57)【要約】【課題】ストレージノードコンタクト形成時のアスペクト比を低減でき、ストレージノードコンタクト内に金属を埋込んでも良好なメモリセルを形成できる半導体装置を提供する。【解決手段】シリコン基板１上にランディングパッド８を形成し、第２層間絶縁膜９を形成して、第２層間絶縁膜９中にランディングパッド８に至るビットラインコンタクトホール１００および下部ストレージノードコンタクトホール１３０ａを同時に開口し、ビットライン配線１１とともに下部ストレージノードコンタクト１３ａを形成する。【選択図】　　　　図２
2004103622.tif 000002
【特許請求の範囲】
【請求項１】
ランディングパッドを介してストレージノードコンタクトにて半導体基板と電気的に接続されたキャパシタを備えた半導体装置において、
上記ストレージノードコンタクトは、複数層の導電膜にて成ることを特徴とする半導体装置。
【請求項２】
上記ランディングパッドと同一層に形成されたランディングパッドを介して上記半導体基板と電気的に接続されたビットラインコンタクトを備え、上記ストレージノードコンタクトの最下層の導電膜は、上記ビットラインコンタクトと同一層にて形成され、ビットラインと同一の材質にて成ることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記ビットラインは金属膜にて成ること特徴とする請求項２に記載の半導体装置。
【請求項４】
上記ストレージノードコンタクトの最下層上の導電膜は、バリアメタル膜にて成ることを特徴とする請求項３に記載の半導体装置。
【請求項５】
上記ストレージノードコンタクトの最上層の導電膜は、バリアメタル膜にて成ることを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特にＤＲＡＭ（ダイナミックランダムアクセスメモリ）におけるキャパシタに接続しているストレージノードコンタクトに関するものである。
【０００２】
【従来の技術】
近年、半導体装置の微細化には目覚ましいものがあり、これに伴う種々の課題が発生している。
図２５は従来のＤＲＡＭの構造を示す平面図である。また、図２６（ａ）（ｂ）（ｃ）（ｄ）は各々、図２５のＸ１−Ｘ１、Ｙ１−Ｙ１、Ｘ２−Ｘ２、Ｙ２−Ｙ２における断面図である。
【０００３】
図２５および図２６において、１はシリコン基板、２は分離絶縁膜、３はゲート絶縁膜、４はゲート電極、５はゲート電極上敷き絶縁膜、６はゲート電極のサイドウォールスぺーサ、７は第１層間絶縁膜、８はランディングパッド、９は第２層間絶縁膜、１０はビットラインコンタクト、１１はビットライン配線、１２は第３層間絶縁膜、１３はストレージノードコンタクト、１４は第４層間絶縁膜、１５は下部ストレージノード電極、１６は上部セルプレート電極、１７は第５の層間絶縁膜である。
【０００４】
図２７〜３３は図２６に示す半導体装置の製造方法を示す工程断面図であり、各図において（ａ）（ｂ）（ｃ）（ｄ）は図２６の（ａ）（ｂ）（ｃ）（ｄ）部の工程断面図である。図に従って順次説明する。
【０００５】
まず、図２７に示すように、シリコン基板１上に分離絶縁膜２を形成する。さらに、ゲート絶縁膜３およびゲート電極４を形成し、ゲート電極上敷き絶縁膜４およびゲート電極のサイドウォールスペーサ６を形成する。その後、第１層間絶縁膜７を形成し、第１層間絶縁膜７中にランディングパッド８用のホールを開口した後、ポリシリコンで埋込んで、ランディングパッド８を完成させる。
【０００６】
次に、図２８に示すように、第２層間絶縁膜９を形成して、第２層間絶縁膜９中にランディングパッド８に至るビットラインコンタクトホール１００を開口する。
次に、図２９に示すように、タングステン膜を積み、パタ−ニングしてビットラインコンタクト１０およびビットライン配線１１を形成する。
【０００７】
次に、図３０に示すように、第３層間絶縁膜１２を形成し、第３層間絶縁膜１２をエッチングしてランディングパッド８に至るストレージノードコンタクトホール１３０を開口する。
次に、図３１に示すように、ポリシリコン膜を積み、ストレージノードコンタクトホール１３０内にポリシリコン膜を埋込み、ストレージのードコンタクト１３を形成する。
【０００８】
次に、図３２に示すように、第４層間絶縁膜を形成し、第４層間絶縁膜中にエッチングして円筒型キャパシタ用の開口を行なう。
次に、図３３に示すように、円筒型キャパシタ用の開口部に下部ストレージノード電極１５の形成を行なう。
その後、図２６に示すように、キャパシタ絶縁膜（図示せず）を形成し、上部セルプレート電極１６を形成してキャパシタを完成させた後、第５層間絶縁膜１７を形成してＤＲＡＭを完成する。
【０００９】
【発明が解決しようとする課題】
従来のＤＲＡＭの構造および製造方法は以上のようであり、ランディングパッドを形成することによりアスペクト比の低減を図っている。しかし、パターンの微細化に従って、ストレージノードコンタクトのアスペクト比（深さ／径）はさらに増大し、ストレージノードコンタクト形成時のアスペクト比は充分に低くならず、ドライエッチング時において開口不良が発生するという問題点があった。
【００１０】
また、特開平８−２３６７２０号公報において、ストレージノードコンタクトとビットラインコンタクトとを同時に形成する方法が開示されているが、ランディングパッドを形成することなく、ビットラインコンタクトとストレージノードコンタクトとを直接半導体基板に接続しているものであり、ビットラインコンタクトおよびストレージノードコンタクト内に埋込む材料が金属の場合、メモリセルのリーク等が発生しやすいという問題点がある。
【００１１】
この発明は上記のような問題点を解消するためになされたもので、ストレージノードコンタクト形成時のアスペクト比を低減できドライエッチング時において良好な開口を行え、ストレージノードコンタクト内に金属を埋込んでも良好なメモリセルを形成できる半導体装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
この発明の請求項１に係る半導体装置は、ストレージノードコンタクトが複数層の導電膜にて成るものである。
【００１３】
この発明の請求項２に係る半導体装置は、ランディングパッドと同一層に形成されたランディングパッドを介して半導体基板と電気的に接続されたビットラインコンタクトを備え、ストレージノードコンタクトの最下層の導電膜は、上記ビットラインコンタクトと同一層にて形成され、ビットラインと同一の材質にて成るものである。
【００１４】
この発明の請求項３に係る半導体装置は、ビットラインは金属膜にて成るものである。
【００１５】
この発明の請求項４に係る半導体装置は、ストレージノードコンタクトの最下層上の導電膜は、バリアメタル膜にて成るものである。
【００１６】
この発明の請求項５に係る半導体装置は、ストレージノードコンタクトの最上層の導電膜は、バリアメタル膜にて成るものである。
【００１７】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１のＤＲＡＭの構造を示す平面図である。また、図２（ａ）（ｂ）（ｃ）（ｄ）は各々、図１のＸ１−Ｘ１、Ｙ１−Ｙ１、Ｘ２−Ｘ２、Ｙ２−Ｙ２における断面図である。
【００１８】
図１および図２において、１は半導体基板であるシリコン基板、２は分離絶縁膜、３はゲート絶縁膜、４はゲート電極、５はゲート電極上敷き絶縁膜、６はゲート電極のサイドウォールスぺーサ、７は第１層間絶縁膜、８はランディングパッド、９は第２層間絶縁膜、１０はビットラインコンタクト、１１はビットライン配線、１２は第３層間絶縁膜、１３はストレージノードコンタクトで、下部ストレージノードコンタクト１３ａと上部ストレージノードコンタクト１３ｂとの複数層の導電膜にて成る。１４は第４層間絶縁膜、１５は下部ストレージノード電極、１６は上部セルプレート電極、１７は第５層間絶縁膜である。
【００１９】
図３〜９は図２に示す半導体装置の製造方法を示す工程断面図であり、各図において（ａ）（ｂ）（ｃ）（ｄ）は図２の（ａ）（ｂ）（ｃ）（ｄ）部の工程断面図である。図に従って順次説明する。
【００２０】
まず、図３に示すように、シリコン基板１上に分離絶縁膜２を形成する。さらに、ゲート絶縁膜３およびゲート電極４を形成し、ゲート電極上敷き絶縁膜４およびゲート電極のサイドウォールスペーサ６を形成する。その後、第１層間絶縁膜７を形成し、第１層間絶縁膜７中にランディングパッド８用のホールを開口した後、ポリシリコンで埋込んで、ランディングパッド８を完成させる。
【００２１】
次に、図４に示すように、図２８に示す従来例と同様に、第２層間絶縁膜９を形成して、第２層間絶縁膜９中にランディングパッド８に至るビットラインコンタクトホール１００を開口する。
それと同時に第２層間絶縁膜９中にランディングパッド８に至る下部ストレージノードコンタクトホール１３０ａを開口する。ビットラインコンタクトホール１００と下部ストレージノードコンタクトホール１３０ａを同時に開口することにより、工程数を増やすことなくストレージノードコンタクト１３のアスペクト比を低減することができる。
【００２２】
図１０は図４の工程に用いるマスクパターンを示した図である。図１０（ａ）において、２００はビットラインコンタクトホール１００を開口するためのマスクパターン、２０１はストレージノードコンタクトホール１３０を開口するためのマスクパターンである。ビットラインコンタクトホール１００を開口するためのマスクパターン２００とストレージノードコンタクトホール１３０を開口するためのマスクパターン２０１とを同じマスク上にレイアウトし、ビットラインコンタクトホール１００と下部ストレージノードコンタクトホール１３０ａを同時に開口する。
【００２３】
また、図１０（ｂ）はランディングパッド開口用のマスクパターンを示したものである。２０２はランディングパッド開口用のマスクパターンである。
図１０（ａ）のビットラインコンタクトホール１００を開口するためのマスクパターン２００およびストレージノードコンタクトホール１３０を開口するためのマスクパターン２０１と比べると、パターンのレイアウトは同じであるがパターンサイズが大きくなっている。
【００２４】
そこで、図４の工程において、図１０（ｂ）のランディングパッド開口用のマスクパターン２０２を用いて露光量を微調整し、２割程度減少させることにより、パターニングを行なえば、マスクパターン２０２のサイズを縮小でき、ビットラインコンタクトホール１００および下部ストレージノードコンタクトホール１３０ａの大きさのレジストパターンをパターニングできる。従って、新しくマスクパターンを作成することなく従来あるランディングパッド開口用のマスクパターン２０２を用いて図４の工程を行える。
【００２５】
次に、図５に示すように、導電膜であるタングステン膜を積み、パタ−ニングしてビットライン配線１１を形成する。このとき、図５（ａ）（ｂ）においても下部ストレージノードコンタクトホール１３０ａ内がビットライン配線１１の材料であるタングステン膜で埋込まれた下部ストレージノードコンタクト１３ａが形成される。
【００２６】
次に、図６に示すように、第３層間絶縁膜１２を形成し、図１０（ａ）に示したマスクパターンのうち、ストレージノードコンタクトホール１３０を開口するためのマスクパターン２０１のみを用いて、第３層間絶縁膜１２をエッチングして下部ストレージノードコンタクト１３ａに至る上部ストレージノードコンタクトホール１３０ｂを開口する。
【００２７】
次に、図７に示すように、導電膜であるポリシリコン膜を積み、上部ストレージノードコンタクトホール１３０ｂ内にポリシリコン膜を埋込み上部ストレージノードコンタクト１３ｂを形成する。その結果、下部ストレージノードコンタクト１３ａおよび上部ストレージノードコンタクト１３ｂにて成るストレージノードコンタクト１３が形成される。
【００２８】
次に、図８に示すように、第４層間絶縁膜１４を形成し、第４層間絶縁膜１４中にエッチングして円筒型キャパシタ用の開口を行なう。
次に、図９に示すように、円筒型キャパシタ用の開口部に下部ストレージノード電極１５の形成を行なう。
その後、図２に示すように、キャパシタ絶縁膜（すべての実施の形態において図示を省略）を形成し、上部セルプレート電極１６を形成してキャパシタを完成させた後、第５層間絶縁膜１７を形成してＤＲＡＭを完成する。
【００２９】
このようにすれば、ＤＲＡＭの製造方法において、工程数を増やすことなく、ストレージノードコンタクト１３を２層に分けて形成でき、ストレージノードコンタクト１３形成時のアスペクト比を低減でき、ドライエッチング時において良好な開口が行える。
【００３０】
実施の形態２．
図１１はこの発明の実施の形態２で使用するマスクパターンと他の場所との位置関係を示す平面図であり、ランディングパッド８の形成時に使用する。図１２はこの発明の実施の形態２のＤＲＡＭの構造を示す断面図であり、上記実施の形態１の図２（ａ）（ｂ）（ｃ）（ｄ）において、ランディングパッド８がゲート電極上敷き絶縁膜４の高さと同一に形成されている。
【００３１】
実施の形態２の製造方法は、上記実施の形態１の図３において、第１層間絶縁膜７を形成した後、図１１で示したマスクパターンを用いて第１層間絶縁膜７をエッチングして第１層間絶縁膜７中にランディングパッド８用のホールを開口する。このとき、図１１のマスクパターン８ａに示す部分の第１層間絶縁膜７が残る。
その後、ランディングパッド８用のホール内をポリシリコンで埋込んだ後、第１層間絶縁膜７とポリシリコンとをゲート電極上敷き絶縁膜４（ＳｉＮ膜）まで研磨してランディングパッド８を完成させる。
【００３２】
このようにすれば、ランディングパッドを形成する際の開口時において、開口部のパターンを大きくすることができ、ランディングパッド形成時におけるエッチング不良の発生を防止できる。
ここでは実施の形態１の場合について説明を行なったが、後述する実施の形態のいずれの場合についても同様にランディングパッドを形成することができる。
【００３３】
実施の形態３．
図１３はこの発明の実施の形態３のＤＲＡＭの構造を示す断面図である。上記実施の形態１の図２（ａ）（ｂ）（ｃ）（ｄ）において、ビットライン配線１１に上敷きおよび側壁窒化膜２０を備えた構造としたものである。
実施の形態３の製造方法は、上記実施の形態１の図５に示す工程において、ビットライン配線１１用のタングステン膜に続いて窒化膜を形成しパタ−ニングして、上敷き窒化膜２０ａを備えたビットライン配線１１を形成する。その後、全面にさらに窒化膜を形成して異方性エッチングを行なって、ビットライン配線１１に側壁窒化膜２０ｂを形成する。このようにして、ビットライン配線１１に上敷きおよび側壁窒化膜２０を形成する。
【００３４】
その後、上記実施の形態１の図６に示す工程において、第３層間絶縁膜１２を形成した後、ビットライン配線１１に対して上部ストレージノードコンタクトホール１３０ｂをセルフアラインに開口する。
このようにすれば、上記実施の形態１の場合よりも上部ストレージノードコンタクトホール１３０ｂの径を大きく設定でき、より安定した微細化が図れる。
【００３５】
実施の形態４．
上記実施の形態１ではストレージノードコンタクト１３が２種類の材料で埋込まれた場合について説明を行なったが、ここではストレージノードコンタクト１３を１種類の材料で埋込む場合について説明を行なう。
【００３６】
図１４はこの発明の実施の形態４のＤＲＡＭの構造を示す断面図であり、上記実施の形態１の図２（ａ）（ｂ）において、上部ストレージノードコンタクト１３ｂを下部ストレージノードコンタクト１３ａと同じ材料で埋込んで形成したものである。
実施の形態４の製造方法は、上記実施の形態１の図７に示す工程において、ビットライン配線１１を形成する材料と同じ材料、例えばタングステンなどを上部ストレージノードコンタクト１３０ｂ内に埋込むことにより製造することができる。
【００３７】
このように、ストレージノードコンタクト１３内を１種類の材料のみの埋込みにより形成したので、ストレージノードコンタクト１３のコンタクト抵抗を低減できる。
【００３８】
実施の形態５．
図１５はこの発明の実施の形態５のＤＲＡＭの構造を示す断面図であり、上記実施の形態１の図２（ａ）（ｂ）において、上部ストレージノードコンタクト１３ｂ内をバリアメタル膜１８を用いて形成したものである。
実施の形態５の製造方法は、上記実施の形態１の図７に示す工程において、ＣＶＤ−ＴｉＮなどのバリアメタル膜１８を上部ストレージノードコンタクトホール１３０ｂ内に埋込んで形成する。
【００３９】
次に、上記実施の形態１の図８の工程の後、上記実施の形態１の図９において、円筒型キャパシタ用の開口部に金属で下部ストレージノード電極１５の形成を行なう。
その後、上記実施の形態１の図２に示すように、上部セルプレート電極１６を形成してＭＩＭ（金属、絶縁膜、金属）構造のキャパシタを完成させた後、第５層間絶縁膜１７を形成してＤＲＡＭを完成する。
【００４０】
このように、上部ストレージノードコンタクトホール１３０ｂ内をバリアメタル膜１８で埋込むことにより、上部ストレージノードコンタクト１３ｂの上層および下層に金属膜を形成しても、接触抵抗を低減できる。その結果、上部ストレージノードコンタクト１３ｂの接触する材料の自由度が広がる。
【００４１】
実施の形態６．
図１６はこの発明の実施の形態６のＤＲＡＭの構造を示す断面図である。上記実施の形態１の図２（ａ）（ｂ）において、下部ストレージノード電極１５を柱状として形成したものである。
実施の形態６の製造方法は、上記実施の形態１の図９に示す工程において、円筒型キャパシタ用の開口部を下部ストレージノード電極１５で埋込み、柱状の下部ストレージノード電極１５を形成する。その後、上部セルプレート電極１６を形成してキャパシタを完成させた後、第５層間絶縁膜１７を形成してＤＲＡＭを完成する。
【００４２】
このようにキャパシタを形成すれば、下部ストレージノード電極１５の上部だけをキャパシタとして用いており、キャパシタ絶縁膜および上部セルプレート電極１６を平坦に形成することができ、カバレッジ不良が発生しにくい。
【００４３】
実施の形態７．
図１７はこの発明の実施の形態７のＤＲＡＭの構造を示す断面図である。上記実施の形態１の図２（ａ）（ｂ）（ｃ）（ｄ）において、下部ストレージノード電極１５の外側も上部セルプレート電極１６で被う構造としたものである。
実施の形態７の製造方法は、上記実施の形態１の図９に工程の後、第４層間絶縁膜１４をすべて除去する。その後、上部セルプレート電極１６を全面に形成する。
このようにキャパシタを形成すれば、キャパシタの容量の拡大が図れる。
【００４４】
実施の形態８．
図１８はこの発明の実施の形態８のＤＲＡＭの構造を示す断面図である。上記実施の形態６と上記実施の形態７とを組み合わせたものであり、下部ストレージノード電極１５を柱状として形成し、かつ下部ストレージノード電極１５の外側も上部セルプレート電極１６で被う構造としたものである。
このようにすれば、キャパシタ絶縁膜を良好に形成することができるとともに、キャパシタの容量の拡大が図れる。
【００４５】
実施の形態９．
図１９はこの発明の実施の形態９のＤＲＡＭの構造を示す断面図である。上記実施の形態９において、上部ストレージノードコンタクト１３ｂの上部を下部ストレージノード電極１５とともに埋込んだものである。
実施の形態９の製造方法は、上部ストレージノードコンタクトホール１３０ｂ内を埋込む際に、上部を後退させるようにエッチングし、後退した部分に下部ストレージノード電極１５を形成する。
このようにすれば、キャパシタの容量の拡大が図れるとともに下部ストレージノード電極１５の転倒を防止できる。
【００４６】
実施の形態１０．
図２０はこの発明の実施の形態１０のＤＲＡＭの構造を示す断面図である。上記実施の形態８と上記実施の形態９とを組み合わせたものであり、下部ストレージノード電極１５を柱状とし、上部ストレージノードコンタクト１３ｂの上部を下部ストレージノード電極１５と同じ材料で形成し、かつ下部ストレージノード電極１５の外側も上部セルプレート電極１６で被う構造としたものである。
このようにすれば、キャパシタ絶縁膜を良好に形成することができるとともに、キャパシタの容量の拡大が図れ、下部ストレージノード電極１５の転倒を防止できる。
【００４７】
実施の形態１１．
図２１はこの発明の実施の形態１１のＤＲＡＭの構造を示す断面図である。上記実施の形態７の図１７（ａ）（ｂ）（ｃ）（ｄ）において、下部ストレージノード電極１５の下部を支えるサポート絶縁膜１９を下部ストレージノード電極１５間に形成したものである。
【００４８】
実施の形態１１の製造方法は、上記実施の形態１の図７の工程の後、図８において、シリコン窒化膜１９および第４の層間絶縁膜１４を順次形成し、エッチングして円筒型キャパシタ用の開口を行なう。その後、上記実施の形態５と同様にして、シリコン窒化膜１９を残して第４の層間絶縁膜１４をすべて除去する。その結果キャパシタ間にシリコン窒化膜よりなるサポート絶縁膜１９を形成する。このようにすれば、上記実施の形態５よりもキャパシタの容量は若干減少はするが、下部ストレージノード電極１５の転倒を防止できる。
【００４９】
実施の形態１２．
図２２はこの発明の実施の形態１２のＤＲＡＭの構造を示す断面図である。上記実施の形態８と上記実施の形態１１とを組み合わせたものであり、下部ストレージノード電極１５を柱状とし、下部ストレージノード電極１５の外側も上部セルプレート電極１６で被い、下部ストレージノード電極１５の下部を支えるサポート絶縁膜１９を形成したものである。
このようにすれば、キャパシタ絶縁膜を良好に形成することができるとともに、上記実施の形態８よりもキャパシタの容量は若干減少はするが、下部ストレージノード電極１５の転倒を防止できる。
【００５０】
実施の形態１３．
図２３はこの発明の実施の形態１３のＤＲＡＭの構造を示す断面図である。上記実施の形態９と上記実施の形態１１とを組み合わせたものであり、下部ストレージノード電極１５の外側も上部セルプレート電極１６で被う構造とし、上部ストレージノードコンタクト１３ｂの上部を下部ストレージノード電極１５とともに形成し、さらに、サポート絶縁膜１９を下部ストレージノード電極１５間に形成したものである。
このようにすれば、上記実施の形態９よりもキャパシタの容量は若干減少はするが、下部ストレージノード電極１５の転倒の防止の効果をより強くできる。
【００５１】
実施の形態１４．
図２４はこの発明の実施の形態１４のＤＲＡＭの構造を示す断面図である。上記実施の形態１０と上記実施の形態１１とを組み合わせたものであり、下部ストレージノード電極１５を柱状とし、下部ストレージノード電極１５の外側も上部セルプレート電極１６で被う構造として、上部ストレージノードコンタクト１３ｂの上部を下部ストレージノード電極１５とともに形成し、さらにサポート絶縁膜１９を下部ストレージノード電極１５間に形成したものである。
このようにすれば、上記実施の形態８よりもキャパシタの容量は若干減少はするが、下部ストレージノード電極１５の転倒の防止の効果をより強くできる。
【００５２】
【発明の効果】
以上のようにこの発明の請求項１によれば、ストレージノードコンタクトが複数層の導電膜にて成るので、各導電膜の層毎にストレージノードコンタクトを形成でき、ストレージノードコンタクトの形成際のアスペクト比を低減できる。
【００５３】
また、この発明の請求項２によれば、ランディングパッドと同一層に形成されたランディングパッドを介して半導体基板と電気的に接続されたビットラインコンタクトを備え、ストレージノードコンタクトの最下層の導電膜は、上記ビットラインコンタクトと同一層にて形成され、ビットラインと同一の材質にて成るので、ビットラインとともに形成でき、工程数を増やすことがない。
【００５４】
また、この発明の請求項３によれば、ビットライン材料が金属膜にて成るので、ストレージノードコンタクトのコンタクト抵抗を低減できる。
【００５５】
また、この発明の請求項４によれば、ストレージノードコンタクトの最下層上の導電膜はバリアメタル膜にて成るので、ストレージノードコンタクトの最下層に用いる材料の自由度が広がる。
【００５６】
また、この発明の請求項５によれば、ストレージノードコンタクトの最上層の導電膜はバリアメタル膜にて成るので、下部ストレージノード電極に用いる材料の自由度が広がる。
【図面の簡単な説明】
【図１】この発明の実施の形態１のＤＲＡＭの構造を示す平面図である。である。
【図２】図１の断面図である。
【図３】図２に示す半導体装置の製造方法を示す工程断面図である。
【図４】図２に示す半導体装置の製造方法を示す工程断面図である。
【図５】図２に示す半導体装置の製造方法を示す工程断面図である。
【図６】図２に示す半導体装置の製造方法を示す工程断面図である。
【図７】図２に示す半導体装置の製造方法を示す工程断面図である。
【図８】図２に示す半導体装置の製造方法を示す工程断面図である。
【図９】図２に示す半導体装置の製造方法を示す工程断面図である。
【図１０】図４に示す工程に用いるマスクパターンを示した図である。
【図１１】この発明の実施の形態２で使用するマスクパターンと他の場所との位置関係を示す平面図である。
【図１２】この発明の実施の形態２のＤＲＡＭの構造を示す断面図で
ある。
【図１３】この発明の実施の形態３のＤＲＡＭの構造を示す断面図で
ある。
【図１４】この発明の実施の形態４のＤＲＡＭの構造を示す断面図である。
【図１５】この発明の実施の形態５のＤＲＡＭの構造を示す断面図である。
【図１６】この発明の実施の形態６のＤＲＡＭの構造を示す断面図である。
【図１７】この発明の実施の形態７のＤＲＡＭの構造を示す断面図である。
【図１８】この発明の実施の形態８のＤＲＡＭの構造を示す断面図である。
【図１９】この発明の実施の形態９のＤＲＡＭの構造を示す断面図である。
【図２０】この発明の実施の形態１０のＤＲＡＭの構造を示す断面図である。
【図２１】この発明の実施の形態１１のＤＲＡＭの構造を示す断面図である。
【図２２】この発明の実施の形態１２のＤＲＡＭの構造を示す断面図である。
【図２３】この発明の実施の形態１３のＤＲＡＭの構造を示す断面図である。
【図２４】この発明の実施の形態１４のＤＲＡＭの構造を示す断面図である。
【図２５】従来のＤＲＡＭの構造を示す平面図である。
【図２６】図２５の断面図である。
【図２７】図２６に示す半導体装置の製造方法を示す工程断面図である。
【図２８】図２６に示す半導体装置の製造方法を示す工程断面図である。
【図２９】図２６に示す半導体装置の製造方法を示す工程断面図である。
【図３０】図２６に示す半導体装置の製造方法を示す工程断面図である。
【図３１】図２６に示す半導体装置の製造方法を示す工程断面図である。
【図３２】図２６に示す半導体装置の製造方法を示す工程断面図である。
【図３３】図２６に示す半導体装置の製造方法を示す工程断面図である。
【符号の説明】
１　半導体基板、８　ランディングパッド、１０　ビットラインコンタクト、
１１　ビットライン配線、１３　ストレージノードコンタクト、
１３ａ　下部ストレージノードコンタクト、
１３ｂ　上部ストレージノードコンタクト、１８　バリアメタル膜、
１００　ビットラインコンタクトホール、
１３０ａ　下部ストレージノードコンタクトホール、
１３０ｂ　上部ストレージノードコンタクトホール、
２０２　ランディングパッド開口用マスクパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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