【手続補正書】
【提出日】平成25年12月12日(2013.12.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
バイアス回路であって、
信号電流を受け取るために入力信号の第１の部分を受け取る第１の静電容量を有する第１のキャパシタと、
一対のカスコード接続トランジスタであって、前記第１のキャパシタが前記カスコード接続トランジスタ間のノードに結合され、前記カスコード接続トランジスタ対の第１のカスコード接続トランジスタが第１のバイアス電圧を受け取り、前記カスコード接続トランジスタ対の第２のカスコード接続トランジスタが第２のバイアス電圧を受け取る、前記カスコード接続トランジスタ対と、
を有する、前記バイアス回路、
第２の静電容量を有するスイッチド・キャパシタ回路、及び
前記バイアス回路及び前記スイッチド・キャパシタ回路に結合されるソースフォロワバッファであって、前記ソースフォロワバッファが、前記第２のバイアス電圧を受け取り、前記入力信号の第２の部分を受け取り、前記ソースフォロワバッファが第３の静電容量を有する第２のキャパシタを含み、第１の静電容量と組み合わされた前記第２及び第３の静電容量との比が少なくとも１であり、前記ソースフォロワバッファが前記信号電流をミラーする、前記ソースフォロワバッファ、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記ソースフォロワバッファが、各々が前記バイアス回路に結合され、各々が前記入力信号の前記第２の部分を受け取る、複数のソースフォロワバッファを更に含む、装置。
【請求項３】
請求項１に記載の装置であって、
前記第１のカスコード接続トランジスタが、そのゲートで前記第１のバイアス電圧を受け取る第１のＮＭＯＳトランジスタを更に含み、前記第２のカスコード接続トランジスタが、そのドレインで前記第１のＮＭＯＳトランジスタのソースに及びそのゲートで前記第１のＮＭＯＳトランジスタのドレインに結合される第２のＮＭＯＳトランジスタであり、前記第１のキャパシタが前記第２のＮＭＯＳトランジスタのドレインに結合される、装置。
【請求項４】
請求項３に記載の装置であって、
前記バイアス回路が、前記第１のＮＭＯＳトランジスタのドレインに結合される電流源を更に含む、装置。
【請求項５】
請求項４に記載の装置であって、
前記ソースフォロワバッファが、
そのゲートで前記入力信号の前記第２の部分を受け取り、そのソースで前記第２のキャパシタに結合される第３のＮＭＯＳトランジスタ、及び
そのゲートで前記第２のＮＭＯＳトランジスタのゲートに結合され、そのドレインで前記第３のＮＭＯＳトランジスタのソースに結合される第４のＮＭＯＳトランジスタ、
を更に含む、装置。
【請求項６】
請求項５に記載の装置であって、
前記第３のＮＭＯＳトランジスタの本体が前記第２のキャパシタに結合される、装置。
【請求項７】
請求項６に記載の装置であって、
前記比が１０：１である、装置。
【請求項８】
請求項１に記載の装置であって、
前記スイッチド・キャパシタ回路がサンプルアンドホールド（Ｓ／Ｈ）回路である、装置。
【請求項９】
バイアス回路であって、
信号電流を受け取るために入力信号の第１の部分を受け取る第１の静電容量を有する第１のキャパシタと、
一対のカスコード接続トランジスタであって、前記第１のキャパシタが、前記カスコード接続トランジスタ間のノードに結合され、前記カスコード接続トランジスタ対の第１のカスコード接続トランジスタが第１のバイアス電圧を受け取り、前記カスコード接続トランジスタ対の第２のカスコード接続トランジスタが第２のバイアス電圧を受け取る、前記カスコード接続トランジスタ対と、
を有する、前記バイアス回路、
前記第２のバイアス電圧を受け取るために前記バイアス回路に結合され、前記入力信号の第２の部分を受け取るソースフォロワバッファであって、第２の静電容量を有する第２のキャパシタを含み、前記信号電流をミラーする、前記ソースフォロワバッファ、
第３の静電容量を有する前記ソースフォロワバッファに結合されるＳ／Ｈ回路であって、第１の静電容量と組み合わされた前記第２及び第３の静電容量との比が少なくとも１である、前記Ｓ／Ｈ回路、
前記Ｓ／Ｈ回路に結合されるアナログ・デジタル・コンバータ（ＡＤＣ）パイプライン、及び
前記Ｓ／Ｈ回路及び前記ＡＤＣパイプラインに結合されるクロック回路、
を含む、装置。
【請求項１０】
請求項９に記載の装置であって、
前記ソースフォロワバッファが、各々が前記バイアス回路に結合され、各々が前記入力信号の前記第２の部分を受け取る複数のソースフォロワバッファを更に含み、前記Ｓ／Ｈ回路が、各々が前記ソースフォロワバッファの少なくとも１つに結合される複数のＳ／Ｈ回路を更に含み、前記ＡＤＣパイプラインが、各々が前記Ｓ／Ｈ回路の少なくとも１つに結合される複数のＡＤＣパイプラインを更に含む、装置。
【請求項１１】
請求項１０に記載の装置であって、
前記装置が、各ＡＤＣパイプラインに結合されるマルチプレクサを更に含む、装置。
【請求項１２】
請求項９に記載の装置であって、
前記第１のカスコード接続トランジスタが、そのゲートで前記第１のバイアス電圧を受け取る第１のＮＭＯＳトランジスタを更に含み、前記第２のカスコード接続トランジスタが、そのドレインで前記第１のＮＭＯＳトランジスタのソースに及びそのゲートで前記第１のＮＭＯＳトランジスタのドレインに結合される第２のＮＭＯＳトランジスタであり、前記第１のキャパシタが前記第２のＮＭＯＳトランジスタのドレインに結合される、装置。
【請求項１３】
請求項１２に記載の装置であって、
前記バイアス回路が、前記第１のＮＭＯＳトランジスタのドレインに結合される電流源を更に含む、装置。
【請求項１４】
請求項１３に記載の装置であって、
前記ソースフォロワバッファが、
そのゲートで前記入力信号の前記第２の部分を受け取り、そのソースで前記第２のキャパシタに結合される第３のＮＭＯＳトランジスタ、及び
そのゲートで前記第２のＮＭＯＳトランジスタのゲートに結合され、そのドレインで前記第３のＮＭＯＳトランジスタのソースに結合される第４のＮＭＯＳトランジスタ、
を更に含む、装置。
【請求項１５】
請求項１４に記載の装置であって、
前記第３のＮＭＯＳトランジスタのボディが前記第２のキャパシタに結合される、装置。
【請求項１６】
請求項１５に記載の装置であって、
前記比が１０：１である、装置。
【請求項１７】
バイアス回路であって、
電流源と、
そのドレインで前記電流源に結合され、そのゲートでバイアス電圧を受け取る第１のＮＭＯＳトランジスタと、
そのドレインで前記第１のＮＭＯＳトランジスタのソースに結合され、そのゲートで前記第１のＮＭＯＳトランジスタのドレインに結合される第２のＮＭＯＳトランジスタと、
信号電流を受け取るために入力信号の第１の部分を受け取り、前記第２のＮＭＯＳトランジスタのドレインに結合される第１の静電容量を有する第１のキャパシタと、
を有する、前記バイアス回路、
複数のソースフォロワバッファであって、各ソースフォロワバッファが、
そのゲートで前記入力信号の第２の部分を受け取る第３のＮＭＯＳトランジスタと、
そのドレインで前記第３のＮＭＯＳトランジスタのソースに結合され、そのゲートで前記第２のＮＭＯＳトランジスタのゲートに結合される第４のＮＭＯＳトランジスタと、
前記第３のＮＭＯＳキャパシタのソースに結合される第２の静電容量を有する第２のキャパシタと、
を含む、前記複数のソースフォロワバッファ、
複数のＳ／Ｈ回路であって、各Ｓ／Ｈ回路が、その第３のＮＭＯＳトランジスタのソースで前記ソースフォロワバッファの少なくとも１つに結合され、各Ｓ／Ｈ回路が第３の静電容量を有し、各Ｓ／Ｈ回路及びその対応するソースフォロワバッファの、第１の静電容量と組み合わされた前記第２及び第３の静電容量との比が少なくとも１であり、前記ソースフォロワバッファが前記信号電流をミラーする、前記複数のＳ／Ｈ回路、
各ＡＤＣパイプラインが前記Ｓ／Ｈ回路の少なくとも１つに結合される、複数のＡＤＣパイプライン、
各ＡＤＣパイプラインに結合されるマルチプレクサ、及び
各Ｓ／Ｈ回路及び各ＡＤＣパイプラインに結合されるクロック回路、
を含む、装置。
【請求項１８】
請求項１７に記さの装置であって、
前記第３のＮＭＯＳトランジスタのボディが前記第２のキャパシタに結合される、装置。
【請求項１９】
請求項１８に記載の装置であって、
前記比が各々１０：１である、装置。