【手続補正書】
【提出日】平成15年12月9日(2003.12.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路からなり、上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、上記正帰還回路はその第１の入力端子及び第１の出力端子が相互に交差して接続され、かつ上記差動増幅回路の第２の出力端子に接続され、
上記差動増幅回路は第１の増幅回路要素によって構成され、上記正帰還回路を構成する２個の増幅回路が第２の増幅回路要素によって構成され、上記第１及び第２の増幅回路要素の各々はｐＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記遅延回路の各々は、上記相補型増幅回路のソース電流を制御するための制御用ＭＯＳトランジスタを有し、上記制御用ＭＯＳトランジスタと上記相補型増幅回路の各々とが電源供給端子と接地端子の間に直列に接続され、
上記差動増幅回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれの電圧電流変換利得が上記正帰還回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれの電圧電流変換利得よりも大きいことを特徴とする周波数可変発振回路。
【請求項２】
上記差動増幅回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれのゲート幅が上記正帰還回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれのゲート幅よりも小大きい請求項１に記載の周波数可変発振回路。
【請求項３】
入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
上記位相差を第１の電流に置き換えるチャージポンプと、
上記位相差を別の第２の電流に置き換えて出力信号とする補助チャージポンプと、
上記第１の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
上記ループフィルタの出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変えて、上記比較信号を出力する周波数可変発振回路と、
上記ループフィルタの出力信号を電流に変換するための電圧電流変換回路とを具備する位相同期回路であって、
上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ及び上記周波数可変発振回路を用いて帰還ループを形成しており、
上記周波数可変発振回路は、
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路からなり、上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、上記正帰還回路はその第１の入力端子及び第１の出力端子が相互に交差して接続され、かつ上記差動増幅回路の第２の出力端子に接続され、
上記差動増幅回路は第１の増幅回路要素によって構成され、上記正帰還回路を構成する２個の増幅回路が第２の増幅回路要素によって構成され、上記第１及び第２の増幅回路要素の各々はｐＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記遅延回路の各々は、上記相補型増幅回路のソース電流を制御するための制御用ＭＯＳトランジスタを有し、上記制御用ＭＯＳトランジスタと上記相補型増幅回路の各々とが電源供給端子と接地端子の間に直列に接続され、
上記電圧電流変換回路は、ループフィルタの出力信号をゲート電極に入力してドレイン電極から電流を出力する第１のＭＯＳトランジスタと、ドレイン電極を上記第１のＭＯＳトランジスタのソース電極に接続しかつゲート・ソース間電圧をドレイン・ソース間電圧よりも高くした第２のＭＯＳトランジスタとを備えていることを特徴とする位相同期回路。
【請求項４】
上記第２のＭＯＳトランジスタのゲート電極及びソース電極が電源供給端子と接地端子の間に接続されていることを特徴とする請求項３に記載の位相同期回路。
【請求項５】
入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
上記位相差を第１の電流に置き換えるチャージポンプと、
上記位相差を別の第２の電流に置き換えて出力信号とする補助チャージポンプと、
上記第１の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
上記ループフィルタの出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変えて、上記比較信号を出力する周波数可変発振回路とを具備する位相同期回路であって、
上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ及び上記周波数可変発振回路を用いて帰還ループを形成しており、
上記周波数可変発振回路は、
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路からなり、上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、上記正帰還回路はその第１の入力端子及び第１の出力端子が相互に交差して接続され、かつ上記差動増幅回路の第２の出力端子に接続され、
上記差動増幅回路は第１の増幅回路要素によって構成され、上記正帰還回路を構成する２個の増幅回路が第２の増幅回路要素によって構成され、上記第１及び第２の増幅回路要素の各々はｐＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記遅延回路の各々は、上記相補型増幅回路のソース電流を制御するための制御用ＭＯＳトランジスタを有し、上記制御用ＭＯＳトランジスタと上記相補型増幅回路の各々とが電源供給端子と接地端子の間に直列に接続され、
上記位相比較器は、上記周波数可変発振回路の発振周波数を上昇させるための制御信号（以下「ＵＰ信号」という）と下降させるための制御信号（以下「ＤＮ信号」という）とそれぞれの反転信号（以下、上記順に「ＵＰＢ信号、ＤＮＢ信号」という）とを前記位相差として出力するものであり、
上記補助チャージポンプは、
第１の定電流源と、
第２の定電流源と、
ＵＰ信号とＵＰＢ信号を入力して第１の定電流源の電流を切り換える第１の差動回路と、
ＤＮ信号とＤＮＢ信号を入力して第２の定電流源の電流を切り換える第２の差動回路と、
ＤＮ信号が有効とのときに第２の差動回路が出力する電流を複製するカレントミラー回路とからなり、
ＵＰ信号が有効のときに第２の差動回路が電流を出力する端子とカレントミラー回路が複製電流を出力する端子とを結んでなる端子が補助チャージポンプの前記出力信号を出力する端子であることを特徴とする位相同期回路。
【請求項６】
上記補助チャージポンプは、上記第１の定電流源及び上記第２の定電流源の電流を上記ループフィルタの出力信号に比例して変化させる手段を有することを特徴とする請求項５に記載の位相同期回路。
【請求項７】
半導体基板上に集積化した第１の集積回路と別の半導体基板上に集積した第２の集積回路との間のデータ送信を行なうために第１の集積回路に設けたクロック同期回路であって、
上記第２の集積回路へデータの送信を行なう第１の出力回路と、
上記第２の集積回路へクロックを送信する第２の出力回路と、
上記第２の集積回路からのデータの受信を行なう入力回路と、
上記第１の出力回路へデータを供給するデータ発生回路と、
上記入力回路からのデータを入力する取り込み回路と、
タイミングを制御するためのクロックを上記データ発生回路と上記取り込み回路へ供給しかつ上記クロックを第２の出力回路に供給するクロック供給回路とを具備し、
上記クロック供給回路は、位相比較器を有し、かつ、上記第１の集積回路内の基準信号を上記位相比較器の一方の入力端子に入力し、上記位相比較器の他方の入力端子に上記第２の出力回路から出力された上記クロックを入力する位相同期回路であることを特徴とするクロック同期回路。
【請求項８】
上記位相同期回路は、
入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
上記位相差を第１の電流に置き換えるチャージポンプと、
上記位相差を別の第２の電流に置き換えて出力信号とする補助チャージポンプと、
上記第１の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
上記ループフィルタの出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変えて、上記比較信号を出力する周波数可変発振回路とを具備する位相同期回路であって、
上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ及び上記周波数可変発振回路を用いて帰還ループを形成しており、
上記周波数可変発振回路は、
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路からなり、上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、上記正帰還回路はその第１の入力端子及び第１の出力端子が相互に交差して接続され、かつ上記差動増幅回路の第２の出力端子に接続され、
上記差動増幅回路は第１の増幅回路要素によって構成され、上記正帰還回路を構成する２個の増幅回路が第２の増幅回路要素によって構成され、上記第１及び第２の増幅回路要素の各々はｐＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記遅延回路の各々は、上記相補型増幅回路のソース電流を制御するための制御用ＭＯＳトランジスタを有し、上記制御用ＭＯＳトランジスタと上記相補型増幅回路の各々とが電源供給端子と接地端子の間に直列に接続され、
上記第２の出力回路は、上記位相比較器の上記比較信号を入力する入力端子と上記周波数可変発振回路の出力端子との間に配置されることを特徴とする請求項７に記載のクロック同期回路。
【請求項９】
上記位相同期回路は、
入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
上記位相差を第１の電流に置き換えるチャージポンプと、
上記位相差を別の第２の電流に置き換えて出力信号とする補助チャージポンプと、
上記第１の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
上記ループフィルタの出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変えて、上記比較信号を出力する周波数可変発振回路とを具備する位相同期回路であって、
上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ及び上記周波数可変発振回路を用いて帰還ループを形成しており、
上記周波数可変発振回路は、
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路からなり、上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、上記正帰還回路はその第１の入力端子及び第１の出力端子が相互に交差して接続され、かつ上記差動増幅回路の第２の出力端子に接続され、
上記差動増幅回路は第１の増幅回路要素によって構成され、上記正帰還回路を構成する２個の増幅回路が第２の増幅回路要素によって構成され、上記第１及び第２の増幅回路要素の各々はｐＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記複数の遅延回路の各々は、上記ｐＭＯＳトランジスタのソース電流を制御するための制御用ｐＭＯＳトランジスタと上記ｎＭＯＳトランジスタのソース電流を制御するための制御用ｎＭＯＳトランジスタとを有し、上記制御用ｐＭＯＳトランジスタと上記制御用ｎＭＯＳトランジスタと相補型増幅回路の各々とが電源供給端子と接地端子の間に直列に接続され、
上記第２の出力回路は、上記位相比較器の上記比較信号を入力する入力端子と上記周波数可変発振回路の出力端子の間に配置されることを特徴とする請求項７に記載のクロック同期回路。
【請求項１０】
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路からなり、上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、上記正帰還回路はその第１の入力端子及び第１の出力端子が相互に交差して接続され、かつ上記差動増幅回路の第２の出力端子に接続され、
上記差動増幅回路は第１の増幅回路要素によって構成され、上記正帰還回路を構成する２個の増幅回路が第２の増幅回路要素によって構成され、上記第１及び第２の増幅回路要素の各々はｐＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記複数の遅延回路の各々は、上記ｐＭＯＳトランジスタのソース電流を制御するための制御用ｐＭＯＳトランジスタと上記ｎＭＯＳトランジスタのソース電流を制御するための制御用ｎＭＯＳトランジスタとを有し、上記制御用ｐＭＯＳトランジスタと上記制御用ｎＭＯＳトランジスタと相補型増幅回路の各々とが電源供給端子と接地端子の間に直列に接続され、
上記差動増幅回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれの電圧電流変換利得が上記正帰還回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれの電圧電流変換利得よりも大きいことを特徴とする周波数可変発振回路。
【請求項１１】
上記差動増幅回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれのゲート幅が上記正帰還回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれのゲート幅よりも小大きい請求項１に記載の周波数可変発振回路。
【請求項１２】
入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
上記位相差を第１の電流に置き換えるチャージポンプと、
上記位相差を別の第２の電流に置き換えて出力信号とする補助チャージポンプと、
上記第１の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
上記ループフィルタの出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変えて、上記比較信号を出力する周波数可変発振回路と、
上記ループフィルタの出力信号を電流に変換するための電圧電流変換回路とを具備する位相同期回路であって、
上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ及び上記周波数可変発振回路を用いて帰還ループを形成しており、
上記周波数可変発振回路は、
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路からなり、上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、上記正帰還回路はその第１の入力端子及び第１の出力端子が相互に交差して接続され、かつ上記差動増幅回路の第２の出力端子に接続され、
上記差動増幅回路は第１の増幅回路要素によって構成され、上記正帰還回路を構成する２個の増幅回路が第２の増幅回路要素によって構成され、上記第１及び第２の増幅回路要素の各々はｐＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記複数の遅延回路の各々は、上記ｐＭＯＳトランジスタのソース電流を制御するための制御用ｐＭＯＳトランジスタと上記ｎＭＯＳトランジスタのソース電流を制御するための制御用ｎＭＯＳトランジスタとを有し、上記制御用ｐＭＯＳトランジスタと上記制御用ｎＭＯＳトランジスタと相補型増幅回路の各々とが電源供給端子と接地端子の間に直列に接続され、
上記電圧電流変換回路は、ループフィルタの出力信号をゲート電極に入力してドレイン電極から電流を出力する第１のＭＯＳトランジスタと、ドレイン電極を上記第１のＭＯＳトランジスタのソース電極に接続しかつゲート・ソース間電圧をドレイン・ソース間電圧よりも高くした第２のＭＯＳトランジスタとを備えていることを特徴とする位相同期回路。
【請求項１３】
上記第２のＭＯＳトランジスタのゲート電極及びソース電極が電源供給端子と接地端子の間に接続されていることを特徴とする請求項１２に記載の位相同期回路。
【請求項１４】
入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
上記位相差を第１の電流に置き換えるチャージポンプと、
上記位相差を別の第２の電流に置き換えて出力信号とする補助チャージポンプと、
上記第１の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
上記ループフィルタの出力信号と上記補助チャージポンプの出力信号とを加算した信号に応じて周波数を変えて、上記比較信号を出力する周波数可変発振回路と、
上記ループフィルタの出力信号を電流に変換するための電圧電流変換回路とを具備する位相同期回路であって、
上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記補助チャージポンプ、上記ループフィルタ及び上記周波数可変発振回路を用いて帰還ループを形成しており、
上記周波数可変発振回路は、
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路からなり、上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、上記正帰還回路はその第１の入力端子及び第１の出力端子が相互に交差して接続され、かつ上記差動増幅回路の第２の出力端子に接続され、
上記差動増幅回路は第１の増幅回路要素によって構成され、上記正帰還回路を構成する２個の増幅回路が第２の増幅回路要素によって構成され、上記第１及び第２の増幅回路要素の各々はｐＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記複数の遅延回路の各々は、上記ｐＭＯＳトランジスタのソース電流を制御するための制御用ｐＭＯＳトランジスタと上記ｎＭＯＳトランジスタのソース電流を制御するための制御用ｎＭＯＳトランジスタとを有し、上記制御用ｐＭＯＳトランジスタと上記制御用ｎＭＯＳトランジスタと相補型増幅回路の各々とが電源供給端子と接地端子の間に直列に接続され、
上記位相比較器は、上記周波数可変発振回路の発振周波数を上昇させるための制御信号（以下「ＵＰ信号」という）と下降させるための制御信号（以下「ＤＮ信号」という）とそれぞれの反転信号（以下、上記順に「ＵＰＢ信号、ＤＮＢ信号」という）とを前記位相差として出力するものであり、
上記補助チャージポンプは、
第１の定電流源と、
第２の定電流源と、
ＵＰ信号とＵＰＢ信号を入力して第１の定電流源の電流を切り換える第１の差動回路と、
ＤＮ信号とＤＮＢ信号を入力して第２の定電流源の電流を切り換える第２の差動回路と、
ＤＮ信号が有効とのときに第２の差動回路が出力する電流を複製するカレントミラー回路とからなり、
ＵＰ信号が有効のときに第２の差動回路が電流を出力する端子とカレントミラー回路が複製電流を出力する端子とを結んでなる端子が補助チャージポンプの前記出力信号を出力する端子であることを特徴とする位相同期回路。
【請求項１５】
上記補助チャージポンプは、上記第１の定電流源及び上記第２の定電流源の電流を上記ループフィルタの出力信号に比例して変化させる手段を有することを特徴とする請求項１４に記載の位相同期回路。
【請求項１６】
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路からなり、上記差動増幅回路は極性が相互に反転している差動信号を入力して増幅し、上記正帰還回路はその第１の入力端子及び第１の出力端子が相互に交差して接続され、かつ上記差動増幅回路の第２の出力端子に接続され、
上記差動増幅回路は第１の増幅回路要素によって構成され、上記正帰還回路を構成する２個の増幅回路が第２の増幅回路要素によって構成され、上記第１及び第２の増幅回路要素の各々はｐＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎＭＯＳトランジスタを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記遅延回路の各々は、上記相補型増幅回路のソース電流を制御するための制御用ＭＯＳトランジスタを有し、上記制御用ＭＯＳトランジスタは上記差動増幅回路及び上記正帰還回路を構成する上記相補型増幅回路に共通に設けられ、上記制御用ＭＯＳトランジスタと上記相補型増幅回路とが電源供給端子と接地端子の間に直列に接続されていることを特徴とする周波数可変発振回路。
【請求項１７】
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路からなり、上記差動増幅回路は２個の第１の増幅回路要素によって構成され、極性が相互に反転している差動信号を入力して増幅し、上記正帰還回路は２個の第２の増幅回路要素によって構成され、その第１の入力端子及び第１の出力端子が相互に交差して接続されかつ上記差動増幅回路の第２の出力端子に接続され、
上記第１の増幅回路要素及び第２の増幅回路要素の各々は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記遅延回路の各々は、上記相補型増幅回路のソース電流を制御するための制御用ＭＯＳトランジスタを有し、上記制御用ＭＯＳトランジスタと上記相補型増幅回路の各々とが電源供給端子と接地端子の間に直列に接続され、
上記正帰還回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの一方がオン状態であって、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの他方がオフ状態であり、
上記差動増幅回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれのゲート幅が上記正帰還回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれのゲート幅よりも小大きいことを特徴とする周波数可変発振回路。
【請求項１８】
上記差動増幅回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれの電圧電流変換利得が上記正帰還回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれの電圧電流変換利得よりも大きいことを特徴とする請求項１７に記載の周波数可変発振回路。
【請求項１９】
上記制御用ＭＯＳトランジスタは、上記相補型増幅回路の出力の状態に応じてその電流が変動することを特徴とする請求項１７に記載の周波数可変発振回路。
【請求項２０】
上記制御用ＭＯＳトランジスタを流れる電流は、上記相補型増幅回路の出力が過渡状態にあるか安定状態にあるかに従って変化することを特徴とする請求項１７に記載の周波数可変発振回路。
【請求項２１】
上記制御用ＭＯＳトランジスタは、上記相補型増幅回路の出力が安定状態にあるとき電流が最小になることを特徴とする請求項１７に記載の周波数可変発振回路。
【請求項２２】
入力する基準信号と比較信号を比較して位相差を出力する位相比較器と、
上記位相差を第１の電流に置き換えるチャージポンプと、
上記第１の電流を静電容量に充電して充電電圧を出力信号とするループフィルタと、
上記ループフィルタの出力信号に応じて周波数を変え、上記比較信号を出力する周波数可変発振回路と、
上記ループフィルタの出力信号を電流に変換するための電圧電流変換回路とを具備する位相同期回路であって、
上記位相同期回路は、上記位相比較器、上記チャージポンプ、上記ループフィルタ及び上記周波数可変発振回路を用いて帰還ループを形成し、
上記周波数可変発振回路は、
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路からなり、上記差動増幅回路は２個の第１の増幅回路要素によって構成され、極性が相互に反転している差動信号を入力して増幅し、上記正帰還回路は２個の第２の増幅回路要素によって構成され、その第１の入力端子及び第１の出力端子が相互に交差して接続されかつ上記差動増幅回路の第２の出力端子に接続され、
上記第１の増幅回路要素及び第２の増幅回路要素の各々は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記遅延回路の各々は、上記相補型増幅回路のソース電流を制御するための制御用ＭＯＳトランジスタを有し、上記制御用ＭＯＳトランジスタと上記相補型増幅回路の各々とが電源供給端子と接地端子の間に直列に接続され、
上記電圧電流変換回路は、ループフィルタの出力信号をゲート電極に入力してドレイン電極から電流を出力する第１のＭＯＳトランジスタと、ドレイン電極を上記第１のＭＯＳトランジスタのソース電極に接続しかつゲート・ソース間電圧をドレイン・ソース間電圧よりも高くした第２のＭＯＳトランジスタとを備えていることを特徴とする位相同期回路。
【請求項２３】
上記第２のＭＯＳトランジスタのゲート電極及びソース電極が電源供給端子と接地端子の間に接続されていることを特徴とする請求項２２に記載の位相同期回路。
【請求項２４】
縦続接続された複数の遅延回路であって、最終段の遅延回路の出力が初段の遅延回路の入力に帰還される複数の遅延回路を具備し、
上記複数の遅延回路の各々は遅延量可変の遅延回路であり、かつ差動増幅回路及び正帰還回路からなり、上記差動増幅回路は２個の第１の増幅回路要素によって構成され、極性が相互に反転している差動信号を入力して増幅し、上記正帰還回路は２個の第２の増幅回路要素によって構成され、その第１の入力端子及び第１の出力端子が相互に交差して接続されかつ上記差動増幅回路の第２の出力端子に接続され、
上記第１の増幅回路要素及び第２の増幅回路要素の各々は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを直列に接続してなる相補型増幅回路であり、上記相補型増幅回路は上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのゲート電極を互いに接続することによって形成される入力端子と、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのドレイン電極を互いに接続することによって形成される出力端子とを有し、
上記遅延回路の各々は、上記相補型増幅回路のソース電流を制御するための制御用ＭＯＳトランジスタを有し、上記制御用ＭＯＳトランジスタと上記相補型増幅回路の各々とが第１の動作点と第２の動作点の間に直列に接続され、
上記正帰還回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの一方がオン状態であって、上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの他方がオフ状態であり、
上記差動増幅回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれのゲート幅が上記正帰還回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれのゲート幅よりも小大きいことを特徴とする周波数可変発振回路。
【請求項２５】
上記差動増幅回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれの電圧電流変換利得が上記正帰還回路の上記相補型増幅回路の上記ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタのそれぞれの電圧電流変換利得よりも大きいことを特徴とする請求項２４に記載の周波数可変発振回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
ＡＣＰ５は、上記ＵＰ信号及びＤＮ信号の１又は０の状態により、上記２個の差動回路のオン・オフを決定し、その結果、ループフィルタ３を経ない帰還電流信号Ｉauxを出力する。なお、ここでは、ＵＰ信号及びＤＮ信号は、０のときに有効とした。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
ここで、ＡＣＰ５による帰還電流信号Ｉauxは、ループフィルタ３の出力の制御信号Ｖlpfに応じて、即ち、発振周波数に応じて変化するものとなるので、先に述べたように、ＰＬＬが発生するジッタを抑えることができ、発振周波数の範囲を広げることができる。なお、発振周波数の範囲を広くとらない等の別の使用目的によっては、信号Ｉauxを固定のものとすることが可能である。その場合は、トランジスタ１７，１８のゲート端子に任意の固定のバイアス電圧を与え、電流Itailを固定電流にする。この電流Itailによっても、帰還ループの伝達関数に零点を生成することができる。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
半導体内部回路の所定のブロックから外部ＩＣ５４へのデータＤoは、データ発生回路４９と出力回路５０-1を経てデータＤxoとなる。また、外部ＩＣ５４を動作させるためのクロックＣＫは、基準信号ｆrに同期して発振するＰＬＬ５１に接続した出力回路５０-2から取り出される。更に、出力回路５０-2から取り出される信号は、クロックＣＫと分岐してＰＬＬ５１の比較信号ｆpとなる。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
また、外部ＩＣ５４の出力のデータＤxiは、入力回路５３を介して、取り込み回路５２に入力されてデータＤｉとなり、半導体内部回路の所定の他のブロックへ送出される。データ発生回路４９と取り込み回路５２への制御クロックは、ＰＬＬ５１から取り出される。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
一般に、半導体内部回路から外部のＩＣを駆動する場合、負荷容量が数ｐＦ以上というように大きくなることが多い。その場合、出力回路５０-1，５０-2の遅延量が大きくなることが避けられず、全体の動作速度が大きく損なわれる問題がある。図１０に示すように、ＰＬＬ５１の比較信号ｆpに出力回路５０-2の出力信号を用い、データ発生回路４９と取り込み回路５２の制御クロックにはＰＬＬ５１の出力信号を用いることにより、出力回路５０-1及び出力回路５０-2による遅延量を補正することが可能となる。図１０に示す構成によって半導体内部回路と外部ＩＣとのクロック位相を一致させることができ、全体を高速動作させることが可能になる。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
【発明の効果】
本発明によれば、抵抗領域で動作するトランジスタの採用を可能にする回路構成の遅延回路を用いることにより、低電源電圧で高周波発振動作が可能な周波数可変発振回路を実現することができる。更に、同周波数可変発振回路と、ゲート電極をドレイン電極よりも高い電圧にバイアスしたトランジスタを用いた電圧電流変換器と、帰還電流を発振周波数に応じて変化するようにした補助チャージポンプとを用いることにより、低電源電圧で動作し、かつ、発振周波数範囲が広い位相同期回路を実現することができる。