(57)【要約】【課題】必要な半導体素子のゲート遅延を短縮して装置の動作速度を速める。【解決手段】第１の半導体素子１のドレイン領域１１に電源電位Ｖｄｄの端子４１が接続され、第２の半導体素子２のソース領域２２に接地電位Ｖｇｎｄ  の端子４２が接続される。さらに、第１の半導体素子１のゲート領域１３と、第２の半導体素子２のゲート領域２３とが共通に、入力Ｖｉｎの端子４３に接続される。また、第１の半導体素子１のソース領域１２と、第２の半導体素子２のドレイン領域２１とが共通に、出力Ｖｏｕｔ  の端子４４に接続される。また、第３の半導体素子３のドレイン領域３１が電源電位Ｖｄｄの端子４１に接続される。さらに、第３の半導体素子３のソース領域３２が、配線５０を通じてｐ＋  領域２４に接続されて、第２の半導体素子２のボディ領域（ｐ形領域）２０に接続され、第３の半導体素子３のゲート領域３３が、パルスＶｐｕｌｓｅ  の端子４５  に接続される。【選択図】        図２
2004236018.tif 000002
【特許請求の範囲】
【請求項１】
酸化膜と半導体とからなり、絶縁層上に半導体素子が形成される基板を有する半導体装置であって、
必要な半導体素子のボディ領域に電圧を印加する手段を設け、
任意のタイミングで前記半導体素子の閾値電圧を下げる電圧を与える
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ボディ領域に電圧の印加される半導体素子と、前記ボディ領域に電圧を印加する手段と、前記任意のタイミングを形成するパルス出力回路とを有する
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ボディ領域に電圧を印加する手段をＮチャンネル型素子またはＰチャンネル型素子で構成する
ことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ボディ領域に電圧を印加する手段を構成するＮチャンネル型素子またはＰチャンネル型素子は、一段または複数段の直列回路からなる
ことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記パルス出力回路で形成されるタイミングは、動作クロックから発生する
ことを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記パルス出力回路で形成されるタイミングは、データから発生する
ことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記パルス出力回路は、任意の遅延手段を介して機能させる
ことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記パルス出力回路は、容量と抵抗、あるいはそれに準ずるトランジスタにより微分回路を形成して機能させる
ことを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
同一の特性を要求される半導体素子には、同一の電圧を印加する手段からの電圧を前記ボディ領域に印加する
ことを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記ボディ領域への電圧の印加は、任意の特性の要求される半導体素子に対してのみ行う
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大規模集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ：以下、ＬＳＩと略す。）に使用して好適な半導体装置に関する。詳しくは、絶縁層上に半導体素子が形成される基板（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ：以下、ＳＯＩと略す。）を有する半導体装置において、回路の高速化を図ると共に、電力消費の増加を抑えるようにしたものである。
【０００２】
【従来の技術】
一般的に、制御用ＬＳＩは、金属酸化膜半導体（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ：以下、ＭＯＳと略す。）トランジスタにより構成される。この制御用ＬＳＩの消費電力を低減するためには、内蔵するＭＯＳトランジスタの寄生容量の低減は言うまでもないが、消費電力が動作電圧（電源電圧）の２乗に比例するため、動作電圧を低下させることが最も効果的である。
【０００３】
一方、ＳＯＩ構造のデバイスは、接合容量の低減と、低閾値電圧による動作電圧の低下とを可能にするという特徴を有し、上述したような低消費電力による動作が要求される各種回路を実現する技術として注目されている。さらに、このような回路をＭＯＳ電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ：以下、ＦＥＴと略す。）により構成することによって、著しい低消費電流動作、低電圧動作が可能となる。
【０００４】
さらに、特許文献１には、スタンバイモード時に、ＳＯＩ構造のボディ領域をグラウンド若しくはそれ以下の電圧にすることにより、スタンバイモードにおける各素子の閾値電圧を高めて、リーク電流を下げる技術が開示されている。しかしながらこの特許文献１の技術では、個々の素子についてこのような構成を施すものではなく、全ての素子にこの構成を施した場合にはチップ面積の増大などの問題が生じるものである。
【０００５】
【特許文献１】
特開平９−３２１２５９号公報
【０００６】
【発明が解決しようとする課題】
ところで、ＳＯＩ構造のデバイスにおいては、製造が比較的容易な部分空乏型が用いられる場合がある。その中でも、素子の中心に形成されるボディ領域をフローティングで使用するタイプや、ボディ領域をソース、ゲート、あるいはグラウンドに接続するタイプが実施されている。
【０００７】
ところが、ボディ領域をフローティングで使用するタイプは、ばらつきを考慮しつつトランジェント特性を活かすため、大きな特性向上にはつながりにくい。また、ボディ領域に直流電圧を加えて閾値電圧を下げることにより、ゲート遅延を短縮できることは知られているが、ボディ領域からソースあるいはドレインに流れるリーク電流が無視できなくなる。
【０００８】
さらに、上述のようにボディ領域に直流電圧を加える構成を設けるためには、それぞれの素子の構造が複雑になり、チップ面積の増大や製造コストの上昇などの問題が生じる。あるいは、特殊な製造プロセスで高速・低消費電流の素子を形成することはできるが、そのような特殊なプロセスも、ＬＳＩの製造コストを上昇させてしまうものである。
【０００９】
この出願はこのような点に鑑みて成されたものであって、解決しようとする問題点は、従来の装置では、ボディ領域に直流電圧を加えて閾値電圧を下げることにより、ゲート遅延を短縮できることは知られているが、この技術ではボディ領域からソースあるいはドレインに流れるリーク電流を無視することができなかったというものである。
【００１０】
【課題を解決するための手段】
このため本発明においては、必要な半導体素子のボディ領域に電圧を印加する手段を設け、任意のタイミングでその半導体素子の閾値電圧を下げる電圧を与えるようにしたものであって、これによれば、必要な半導体素子のゲート遅延を短縮して装置の動作速度を速めることができると共に、その半導体素子を選択することにより、装置全体の消費電流の増加を抑え、またチップ面積の増大も抑えることができる。
【００１１】
【発明の実施の形態】
すなわち本発明は、酸化膜と半導体とからなり、絶縁層上に半導体素子が形成される基板を有する半導体装置であって、必要な半導体素子のボディ領域に電圧を印加する手段を設け、任意のタイミングでその半導体素子の閾値電圧を下げる電圧を与えるようにするものである。
【００１２】
以下、図面を参照して本発明を説明するに、図１は本発明を適用した半導体装置の要部となるインバータ回路の一実施形態を示す回路図であり、図２はその構造を示す模式的な斜視図である。
【００１３】
まず、図２において、サブストレート３００の上に絶縁層となるオキサイド層２００が設けられ、このオキサイド層２００の上に、第１の半導体素子１のボディ領域となるｎ形領域１０と、第２の半導体素子２のボディ領域となるｐ形領域２０、及び第３の半導体素子３のボディ領域となるｐ形領域３０が設けられる。
【００１４】
また、ｎ形領域１０の両側には、ドレイン領域となるＰ＋  領域１１とソース領域となるＰ＋  領域１２とが設けられ、ｎ形領域１０の上にゲート領域となるＰ＋  領域１３が設けられる。これにより第１の半導体素子１が形成される。
【００１５】
さらに、ｐ形領域２０の両側には、ドレイン領域となるＮ＋  領域２１とソース領域となるＮ＋  領域２２とが設けられ、ｎ形領域２０の上にゲート領域となるＮ＋  領域２３が設けられる。これにより第２の半導体素子２が形成される。それと共に、ｐ形領域２０から延長されたｐ＋  領域２４が設けられる。
【００１６】
また、ｐ形領域３０の両側には、ドレイン領域となるＮ＋  領域３１とソース領域となるＮ＋  領域３２とが設けられ、ｎ形領域３０の上にゲート領域となるＮ＋  領域３３が設けられる。これにより第３の半導体素子３が形成される。
【００１７】
この構造において、図１及び図２に示すように、第１の半導体素子１のドレイン領域（Ｐ＋  領域）１１に電源電位Ｖｄｄの端子４１が接続される。また、第２の半導体素子２のソース領域（Ｎ＋  領域）２２に接地電位Ｖｇｎｄ  の端子４２が接続される。なお、以下の説明では、図１のボディ、ドレイン、ソース、ゲートの各領域と、対応する図２の各半導体素子の領域とを同じ符号で示す。
【００１８】
さらに、第１の半導体素子１のゲート領域（Ｐ＋  領域）１３と、第２の半導体素子２のゲート領域（Ｎ＋  領域）２３とが共通に、入力Ｖｉｎの端子４３に接続される。また、第１の半導体素子１のソース領域（Ｎ＋  領域）１２と、第２の半導体素子２のドレイン領域（Ｎ＋  領域）２１とが共通に、出力Ｖｏｕｔ  の端子４４に接続される。
【００１９】
また、第３の半導体素子３のドレイン領域（Ｎ＋  領域）３１が電源電位Ｖｄｄの端子４１に接続される。さらに、第３の半導体素子３のソース領域（Ｎ＋  領域）３２が、配線５０を通じてｐ＋  領域２４に接続されて、第２の半導体素子２のボディ領域（ｐ形領域）２０に接続される。また、第３の半導体素子３のゲート領域（Ｎ＋  領域）３３が、パルスＶｐｕｌｓｅ  の端子４５  に接続される。
【００２０】
さらに、オキサイド層２００には貫通溝５００が設けられ、この貫通溝５００で露出されるサブストレート３００に対して、接地電位Ｖｇｎｄ  の端子４２が接続される。
【００２１】
従って、この半導体装置によれば、端子４３に供給される入力Ｖｉｎを高電位としたときに、端子４４の出力Ｖｏｕｔ  が低電位になり、端子４３に供給される入力Ｖｉｎを低電位としたときに、端子４４の出力Ｖｏｕｔ  が高電位になり、入力Ｖｉｎを反転した出力Ｖｏｕｔ  を得ることができる。
【００２２】
また、この半導体装置においては、端子４５  に供給されるパルスＶｐｕｌｓｅ  が高電位になると、電源電位Ｖｄｄの端子４１からの電荷が、瞬間的に第３の半導体素子３のドレイン領域（Ｎ＋  領域）３１及びソース領域（Ｎ＋  領域）３２を通じて、第２の半導体素子２のボディ領域（ｐ形領域）２０から延長されたｐ＋  領域２４に供給される。
【００２３】
これにより、第２の半導体素子２のボディ領域（ｐ形領域）２０に電荷が注入され、ボディ領域２０の電位Ｖｂｎが上昇される。すなわち、図３に実線で示すようにパルスＶｐｕｌｓｅ  が高電位になると、ボディ領域２０の電位Ｖｂｎが破線で示すように上昇される。また、このとき図４に示すような電流が発生される。
【００２４】
そこで、例えば図５において、入力Ｖｉｎの立ち上がりの前に、図示のようにパルスＶｐｕｌｓｅ  が高電位になると、第２の半導体素子２のボディ領域（ｐ形領域）２０に電荷が注入され、ボディ領域２０の電位Ｖｂｎが、図中に破線Ｖｂｎ（ｗ  ｐｕｌｓｅ  ）で示すように上昇される。なお、パルスＶｐｕｌｓｅを高電位にしない場合のボディ領域２０の電位Ｖｂｎ  の変化を、図中の破線Ｖｂｎ（ｗ／ｏ  ｐｕｌｓｅ  ）で示す。
【００２５】
そして、ボディ領域２０の電位Ｖｂｎを上昇させた場合には、第２の半導体素子２の閾値電圧を低下させてゲート遅延を短縮することができる。すなわち、図５中の出力Ｖｏｕｔ  の波形において、パルスＶｐｕｌｓｅ  を用いた場合（ｗ  ｐｕｌｓｅ  ）と用いない場合（ｗ／ｏ  ｐｕｌｓｅ  ）とで、遅延時間が３０ｐｓから２５ｐｓに短縮されたことがシミュレーションにより確認された。なお、実験は、Ｌｇ＝０．１３μｍ、Ｔｓｏｉ  ＝５０ｎｍ、Ｖｄｄ＝１．２Ｖの条件で行われたものである。
【００２６】
ただし、この場合に、回路を流れる電流は図６に示すように、パルスＶｐｕｌｓｅ  を用いた場合（ｗ  ｐｕｌｓｅ  ：実線）では、用いない場合（ｗ／ｏ  ｐｕｌｓｅ  ：破線）より多くの電流が流され、これにより、パルスＶｐｕｌｓｅ  を用いた場合のダイナミック消費電力は、１７．４→１７．５ｎＷ／ＭＨｚに増加される。また、スタンバイ電流も１．６ｅ−９→１．７ｅ−７Ａ／ＩＮＶ．ｎに増加される。
【００２７】
そこで、上述の構造は、装置内の全部の回路ではなく、信号の伝達にかかわる部分の回路のみに適用する。これにより、消費電力の増加やスタンバイ時のリーク電流の増加する回路の数を少なくし、半導体装置全体での消費電力の増加やスタンバイ時のリーク電流の増加を抑えることができる。
【００２８】
すなわち、上述の構成の適用を、クリティカルパスなどの必要最小限の部分に留めることにより、例えば装置全体への使用度を数パーセントに設定する。これによって、消費電力の増大や、電化供給回路のエリア増加を無視できるレベルにすることができる。
【００２９】
従って、この実施形態において、必要な半導体素子のボディ領域に電圧を印加する手段を設け、任意のタイミングでその半導体素子の閾値電圧を下げる電圧を与えるようにしたことにより、必要な半導体素子のゲート遅延を短縮して装置の動作速度を速めることができると共に、その半導体素子を選択することで、装置全体の消費電流の増加を抑え、またチップ面積の増大も抑えることができる。
【００３０】
これによって、従来の装置では、ボディ領域に直流電圧を加えて閾値電圧を下げることにより、ゲート遅延を短縮できることは知られているが、この技術ではボディ領域からソースあるいはドレインに流れるリーク電流を無視することができなかったものを、本発明によればこれらの問題点を容易に解消することができるものである。
【００３１】
さらに、図７には、本発明の他の実施形態としてのアンド回路の構成を示している。この図７においては、図１と同様の第１の半導体素子１と、２つの第２の半導体素子２Ａ及び２Ｂが直列に設けられる。そして、第３の半導体素子３からの電圧Ｖｂが半導体素子２Ａ及び２Ｂのボディ領域に共通に印加される。
【００３２】
また、半導体素子２Ａ及び２Ｂのゲート領域には、それぞれ前段回路からの入力Ｖｉｎ１  とＶｉｎ２  が供給されると共に、第１の半導体素子１のゲート領域には、例えば図８に示すパルス発生回路からのプリチャージ制御信号Ｖφが供給される。また、第３の半導体素子３のゲート領域には、プリチャージ制御信号ＶφをインバータＩｘにて反転したパルスＶｐｕｌｓｅ  が供給される。
【００３３】
そして、第１の半導体素子１のソースと第２の半導体素子２Ａのドレインの接続中点に出力Ｖｏｕｔ  が形成されて、例えばインバータＩｙを通じて外部に取り出される。すなわちこの図７において、点線で囲まれた回路に着目すると、この回路はアンド回路であり、入力Ｖｉｎ１  とＶｉｎ２  に共に高電位が入力されたとき、出力Ｖｏｕｔ  は低電位となり、インバータＩｙを通じて外部に高電位が出力される。
【００３４】
また、パルス発生回路では、例えば図８に示すように、動作クロックｃｌｋ  が任意の段数のインバータ回路Ｉ１  〜Ｉ４  の直列回路に供給され、この直列回路の出力と、初段のインバータ回路Ｉ１  の出力がノア回路Ｎに供給されて、所望のプリチャージ制御信号Ｖφが形成される。そして、このプリチャージ制御信号ＶφがインバータＩｘにて反転されてパルスＶｐｕｌｓｅ  が形成される。
【００３５】
このため、この回路においては、動作クロックｃｌｋ  の立ち上がりからパルスを発生させることができ、そのパルス幅は、およそインバータの遅延分（図示の場合は３段分）だけである。なお、動作クロックｃｌｋ  からパルスＶｐｕｌｓｅ  を形成し、そのパルスＶｐｕｌｓｅ  を反転してプリチャージ制御信号Ｖφを形成することも可能である。
【００３６】
そして、図９のＡ、Ｂに示すように、このプリチャージ制御信号Ｖφを反転した信号が、パルスＶｐｕｌｓｅ  として第３の半導体素子３のゲート領域（Ｎ＋  領域）３３に供給される。これにより、上述の回路では、図９のＣに示すような入力Ｖｉｎが供給されたときに、図９のＤに示すような出力Ｖｏｕｔ  が形成される。またこのとき、ボディ領域の電位Ｖｂｎ  は、図９のＥに示すように変化されている。
【００３７】
すなわち、図９は回路シミュレータ上で実際に駆動した波形である。この図９において、入力Ｖｉｎは前段回路の出力波形であり、ここではＶｉｎ１  ＝Ｖｉｎ２  ＝Ｖｉｎとしている。また、入力Ｖｉｎは回路シミュレータ上で実際に前段ドミノから接続した。
【００３８】
そして、入力Ｖｉｎ  を立ち上げるタイミングは、プリチャージが終了して、プリチャージ制御信号Ｖφが低電位から高電位になってからである。また、入力Ｖｉｎ  が立ち下がるタイミングは、前段のドミノ回路がプリチャージ状態になり、前段出力のインバータから低電位がやってくることによる。このため、プリチャージ制御信号Ｖφよりもインバータ遅延だけ遅い場合が多い。
【００３９】
さらに、出力Ｖｏｕｔ  （出力インバータＩｙの手前）は、Ｖｉｎ１  ＝Ｖｉｎ２のために反転した波形となっている。従って、この着目した回路の遅延時間は、入力Ｖｉｎ  がやってきてから出力Ｖｏｕｔが反転出力され、さらに、インバータＩｙで反転され外部に出力されるまでの時間である。
【００４０】
また、電位Ｖｂｎ  は、着目した回路の直列ｎ‐ＭＯＳ  のボディ電位であり、これは初期の電圧が０．２Ｖ  であったが、電荷がボディに供給され始めると０．６Ｖ  程度にまで上昇している。
【００４１】
なお、上記シミュレーションでは、毎クロックにボディに電荷を供給したが、１０ｎｓｅｃ足らずのうちに安定状態になっていることが図９から理解される。さらに、図１０には、図７の回路におけるボディ領域の電位Ｖｂｎ  の変化の様子が示されている。
【００４２】
そして、この実施形態の回路において、２つのトランジスタが電荷を与えられた場合と、ボディがフローティングだった場合を比較してみると、次の〔表１〕に示すようであった。
【００４３】
【表１】
2004236018.tif 000003
【００４４】
この〔表１〕において、遅延時間は改善されているが、ダイナミック消費電力及びスタンバイ電流は悪化している。そこで、この実施形態においても、上述の構成の適用を、クリティカルパスなどの必要最小限の部分に留めることにより、例えば装置全体への使用度を数パーセントに設定する。これによって、消費電力の増大や、電化供給回路のエリア増加を無視できるレベルにすることができる。
【００４５】
さらに、上述の実施形態では、電荷供給を毎クロック行ったが、ボディ領域の電位Ｖｂｎ  は、図１０からも明らかなように、電荷を与える回路からボディまでの間には１０ｆＦの容量等によって保持されているものである。そこで、ボディ電荷が抜けて行き、電位Ｖｂｎ  が変化しないまでの間の、例えば１０〜１０００クロック毎に、電荷の供給を行うようにすることにより、消費電力の増大を一層抑えることができる。
【００４６】
従って、この実施形態においても、必要な半導体素子のボディ領域に電圧を印加する手段を設け、任意のタイミングでその半導体素子の閾値電圧を下げる電圧を与えるようにしたことにより、必要な半導体素子のゲート遅延を短縮して装置の動作速度を速めることができると共に、その半導体素子を選択することで、装置全体の消費電流の増加を抑え、またチップ面積の増大も抑えることができる。
【００４７】
さらに、本発明においては、ボディ領域に電圧の印加される半導体素子と、ボディ領域に電圧を印加する手段と、任意のタイミングを形成するパルス出力回路とを一体に形成することによって、有効な半導体装置を提供することができる。
【００４８】
また、本発明においては、ボディ領域に電圧を印加する手段をＮチャンネル型素子またはＰチャンネル型素子で構成することが可能である。
【００４９】
さらに、本発明においては、ボディ領域に電圧を印加する手段を構成するＮチャンネル型素子またはＰチャンネル型素子は、一段または複数段の直列回路によっても構成することが可能である。
【００５０】
また、本発明においては、パルス出力回路で形成されるタイミングは、動作クロックから発生することが可能である。
【００５１】
さらに、本発明においては、パルス出力回路で形成されるタイミングは、データから発生することが可能であり、これにより、例えば１０〜１０００クロック毎に、電荷の供給を行うようにすることにより、消費電力の増大を一層抑えることができる。
【００５２】
また、本発明においては、パルス出力回路は、任意の遅延手段を介して機能させることが可能である。
【００５３】
さらに、本発明においては、パルス出力回路は、容量と抵抗、あるいはそれに準ずるトランジスタにより微分回路を形成して機能させることが可能である。
【００５４】
また、本発明においては、同一の特性を要求される半導体素子には、同一の電圧を印加する手段からの電圧をボディ領域に印加することが可能である。
【００５５】
さらに、本発明においては、ボディ領域への電圧の印加は、任意の特性の要求される半導体素子に対してのみ行うことによって、装置全体の消費電力の増大を抑えることができる。
【００５６】
こうして上述の半導体装置によれば、酸化膜と半導体とからなり、絶縁層上に半導体素子が形成される基板を有する半導体装置であって、必要な半導体素子のボディ領域に電圧を印加する手段を設け、任意のタイミングでその半導体素子の閾値電圧を下げる電圧を与えることにより、必要な半導体素子のゲート遅延を短縮して装置の動作速度を速めることができると共に、その半導体素子を選択することにより、装置全体の消費電流の増加を抑え、またチップ面積の増大も抑えることができるものである。
【００５７】
なお本発明は、上述の説明した実施の形態に限定されるものではなく、本発明の精神を逸脱することなく種々の変形が可能とされるものである。
【００５８】
【発明の効果】
従って請求項１の発明によれば、必要な半導体素子のボディ領域に電圧を印加する手段を設け、任意のタイミングでその半導体素子の閾値電圧を下げる電圧を与えるようにしたことにより、必要な半導体素子のゲート遅延を短縮して装置の動作速度を速めることができると共に、その半導体素子を選択することで、装置全体の消費電流の増加を抑え、またチップ面積の増大も抑えることができるものである。
【００５９】
請求項２の発明によれば、ボディ領域に電圧の印加される半導体素子と、ボディ領域に電圧を印加する手段と、任意のタイミングを形成するパルス出力回路とを一体に形成することによって、有効な半導体装置を提供することができるものである。
【００６０】
請求項３の発明によれば、ボディ領域に電圧を印加する手段をＮチャンネル型素子またはＰチャンネル型素子で構成することが可能となるものである。
【００６１】
請求項４の発明によれば、ボディ領域に電圧を印加する手段を構成するＮチャンネル型素子またはＰチャンネル型素子は、一段または複数段の直列回路によっても構成することが可能となるものである。
【００６２】
請求項５の発明によれば、パルス出力回路で形成されるタイミングは、動作クロックから発生することが可能となるものである。
【００６３】
請求項６の発明によれば、パルス出力回路で形成されるタイミングは、データから発生することが可能であり、これにより、例えば１０〜１０００クロック毎に、電荷の供給を行うようにすることにより、消費電力の増大を一層抑えることができるものである。
【００６４】
請求項７の発明によれば、パルス出力回路は、任意の遅延手段を介して機能させることが可能となるものである。
【００６５】
請求項８の発明によれば、パルス出力回路は、容量と抵抗、あるいはそれに準ずるトランジスタにより微分回路を形成して機能させることが可能となるものである。
【００６６】
請求項９の発明によれば、同一の特性を要求される半導体素子には、同一の電圧を印加する手段からの電圧をボディ領域に印加することが可能となるものである。
【００６７】
請求項１０の発明によれば、ボディ領域への電圧の印加は、任意の特性の要求される半導体素子に対してのみ行うことによって、装置全体の消費電力の増大を抑えることができるものである。
【００６８】
これによって、従来の装置では、ボディ領域に直流電圧を加えて閾値電圧を下げることにより、ゲート遅延を短縮できることは知られているが、この技術ではボディ領域からソースあるいはドレインに流れるリーク電流を無視することができなかったものを、本発明によればこれらの問題点を容易に解消することができるものである。
【００６９】
さらに、これによって、従来プロセスコスト増によって得られていたハイパフォーマンストランジスタを、回路上の工夫だけで作成できるので、プロセスコストを削減できる効果がある。また、必要な回路のみを最小限ブーストするため、チップ全体ではほとんど消費電力が増えることなく、回路速度を上げることができるものである。
【図面の簡単な説明】
【図１】本発明を適用した半導体装置の要部の一実施形態を示す回路図である。
【図２】その構造を示す模式的な斜視図である。
【図３】その動作の説明のための波形図である。
【図４】その動作の説明のための波形図である。
【図５】その動作の説明のための波形図である。
【図６】その動作の説明のための波形図である。
【図７】本発明を適用した半導体装置の要部の他の実施形態を示す回路図である。
【図８】その適用されるパルス発生回路の一実施形態の構成図である。
【図９】その動作の説明のための波形図である。
【図１０】その動作の説明のための波形図である。
【符号の説明】
１…第１の半導体素子、１０…ボディ領域となるｎ形領域、１１…ドレイン領域となるＰ＋  領域、１２…ソース領域となるＰ＋  領域、１３…ゲート領域となるＰ＋  領域、２…第２の半導体素子、２０…ボディ領域となるｐ形領域、２１…ドレイン領域となるＮ＋  領域、２２…ソース領域となるＮ＋  領域、２３…ゲート領域となるＮ＋  領域、２４…ｐ形領域２０から延長されたｐ＋  領域、３…第３の半導体素子、３０…ボディ領域となるｐ形領域、３１…ドレイン領域となるＮ＋  領域、３２…ソース領域となるＮ＋  領域、３３…ゲート領域となるＮ＋  領域、４１…電源電位Ｖｄｄの端子、４２…接地電位Ｖｇｎｄ  の端子、４３…入力Ｖｉｎの端子、４４…出力Ｖｏｕｔ  の端子、４５…パルスＶｐｕｌｓｅ  の端子、５０…配線、２００…絶縁層となるオキサイド層、３００…サブストレート、５００…貫通溝
【図１】
2004236018.tif 000004
【図２】
2004236018.tif 000005
【図３】
2004236018.tif 000006
【図４】
2004236018.tif 000007
【図５】
2004236018.tif 000008
【図６】
2004236018.tif 000009
【図７】
2004236018.tif 000010
【図８】
2004236018.tif 000011
【図９】
2004236018.tif 000012
【図１０】
2004236018.tif 000013