(57)【要約】【課題】ＳＦＱパルスを電圧に変換するＳＦＱ／ラッチング変換回路に関し、高温超導電体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＳＦＱパルスの電圧への変換を安定的に行うことができるようにする。【解決手段】ラッチング部２８のラッチング用のジョセフソン接合として、高温超電導体からなるジョセフソン接合２９を用い、ラッチング部２８の入力部に抵抗３３を用いる。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
ＳＦＱパルスの伝送路をなすジョセフソン・トランスミッション・ラインとラッチング用のジョセフソン接合との間を抵抗素子で接続していることを特徴とするＳＦＱ／ラッチング変換回路。
【請求項２】
ＳＦＱパルスの伝送路をなすジョセフソン・トランスミッション・ラインとラッチング用のジョセフソン接合との間を抵抗素子と電流電圧特性にヒステリシスのないジョセフソン接合との直列回路で接続していることを特徴とするＳＦＱ／ラッチング変換回路。
【請求項３】
前記ラッチング用のジョセフソン接合は、ジョセフソン接合を多段化したものであることを特徴とする請求項１又は２記載のＳＦＱ／ラッチング変換回路。
【請求項４】
前記ジョセフソン・トランスミッション・ラインとの間に、臨界電流を、前記ジョセフソン・トランスミッション・ラインのジョセフソン接合よりも大きく、前段の超電導ループに磁束がトラップされない大きさとするジョセフソン接合からなるジョセフソン・トランスミッション・ラインを介在させていることを特徴とする請求項１、２又は３記載のＳＦＱ／ラッチング変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＦＱ（Ｓｉｎｇｌｅ　Ｆｌｕｘ　Ｑｕａｎｔｕｍ：単一磁束量子）パルスを電圧に変換するＳＦＱ／ラッチング変換回路に関する。
【０００２】
超電導回路のうち、ＳＦＱ回路は、超高速・低エネルギーという特徴を持っており、将来の高速情報処理システムの構成要素として期待されているが、実際の情報処理システムを構成するためには、ＳＦＱ回路の信号を何らかの手段で取り出して、室温の半導体機器に接続する必要がある。
【０００３】
しかし、ＳＦＱ回路は、動作電圧が数百μＶ程度であり、半導体機器を直接駆動することができない。そこで、両者の間に超電導　／半導体インタフェース回路を挟み、ＳＦＱ回路の信号を半導体機器を駆動することができる数ｍＶまで増幅する必要がある。
【０００４】
超電導／半導体インタフェース回路を構成する増幅手段には、大きく分けて、ラッチング回路とノンラッチング回路の２種類がある。ノンラッチング回路は高速であるが、５ｍＶ以上の出力振幅を得るには１００個単位のジョセフソン接合が必要となり複雑な回路を必要とする。
【０００５】
これに対して、ラッチング回路は、数ｍＶの出力を数個のジョセフソン接合で出すことができるが、高温超電導体を用いた回路でＳＦＱパルスを電圧に変換する方法は未だ確立されていない。
【０００６】
【従来の技術】
図１０は従来のＳＦＱ／ラッチング変換回路の一例の一部分を示す回路図である。図１０中、１はラッチング用のジョセフソン接合、２はＳＦＱパルスの伝送路をなすＪＴＬ（ジョセフソン・トランスミッション・ライン）との間に配置されたジョセフソン接合であり、ともに電流電圧特性にヒステリシスのあるものである。ＩＢはバイアス電流である。
【０００７】
【発明が解決しようとする課題】
図１０に示す従来のＳＦＱ／ラッチング変換回路は、ヒステリシスの大きな電流電圧特性を持つＮｂ超電導体からなるジョセフソン接合を用いる回路には有効な構成であるが、元来、殆どヒステリシスのない電流電圧特性を持つ高温超電導体からなるジョセフソン接合を用いて回路を構成する場合には、ヒステリシスを持たせるためにはキャパシタンスを付加する必要があり、それでもなお、回路動作を安定させるに十分なヒステリシスを持たせることは困難であった。
【０００８】
本発明は、かかる点に鑑み、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＳＦＱパルスの電圧への変換を安定的に行うことができるようにしたＳＦＱ／ラッチング変換回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明のＳＦＱ／ラッチング変換回路は、ＳＦＱパルスの伝送路をなすＪＴＬとラッチング用のジョセフソン接合との間を抵抗素子で接続するか、又は、抵抗素子と電流電圧特性にヒステリシスのないジョセフソン接合との直列回路で接続するというものである。
【００１０】
本発明によれば、ＳＦＱパルスの伝送路をなすＪＴＬとラッチング用のジョセフソン接合との間を抵抗素子で接続するか、又は、抵抗素子と電流電圧特性にヒステリシスのないジョセフソン接合との直列回路で接続するとしているので、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＳＦＱパルスの電圧への変換を安定的に行うことができる。
【００１１】
【発明の実施の形態】
以下、図１〜図９を参照して、本発明の第１実施形態〜第４実施形態について説明する。
【００１２】
（第１実施形態・・図１〜図３）
図１は本発明の第１実施形態をＤＣ−ＳＦＱ回路及びＪＴＬと共に示す回路図である。図１中、３はＳＦＱパルスを出力するＤＣ−ＳＦＱ回路（ＳＦＱ発生回路）、４はＤＣ−ＳＦＱ回路３から出力されるＳＦＱパルスの伝送路をなすＪＴＬ、５はＪＴＬ４を伝送されてくるＳＦＱパルスをラッチして電圧に変換する本発明の第１実施形態（ＳＦＱ／ラッチング変換回路）である。
【００１３】
ＤＣ−ＳＦＱ回路３において、６はＳＦＱパルス発生源、７は抵抗、８はジョセフソン接合、９はＪＴＬであり、１０はジョセフソン接合、１１、１２はインダクタンス、１３はバイアス電流源である。
【００１４】
ＪＴＬ４において、１４、１５はジョセフソン接合、１６〜２０はインダクタンス、２１、２２はバイアス電流源である。
【００１５】
本発明の第１実施形態５において、２３はＪＴＬであり、２４はジョセフソン接合、２５、２６はインダクタンス、２７はバイアス電流源である。また、２８はラッチング部であり、２９はジョセフソン接合、３０、３１はインダクタンス、３２はキャパシタンス、３３、３４は抵抗、３５はバイアス電流源、３６は出力端子である。
【００１６】
なお、本発明の第１実施形態５では、ＪＴＬ２３のジョセフソン接合２４の臨界電流は、ＪＴＬ４のジョセフソン接合１４、１５の臨界電流よりも大きく、前段の超電導ループ（ジョセフソン接合１５、２４及びインダクタンス１７〜１９からなる超電導ループ）に磁束がトラップされない大きさ（例えば、１．１倍以上）とされる。このようにすることにより、ラッチング部２８のスイッチ動作により不要なパルスが生成されることを防ぎ、誤動作を防止することができる。
【００１７】
図２は本発明の第１実施形態５の動作条件を説明するための図であり、ＳＦＱパルスの電流値をＩｓ、抵抗３３の抵抗値をＲ、抵抗３３に流れる電流をｉ１、バイアス電流源３５によるバイアス電流をＩＢ、ジョセフソン接合２９の臨界電流をＩｃ２、ラッチ状態から超電導状態に戻ったときのジョセフソン接合２９の臨界電流をＩｃ３、ジョセフソン接合２９に流れる電流をｉ２、ジョセフソン接合２９の常電導抵抗をＲｎとする。
【００１８】
ここで、▲１▼ＳＦＱパルスの入力でスイッチする条件（スイッチ前の状態）は、ＩＢ＋Ｉｓ＞Ｉｃ２、▲２▼ＳＦＱパルスの入力までラッチしない条件（スイッチ前の状態）は、ＩＢ＜Ｉｃ２、▲３▼ＳＦＱパルスをラッチする条件（スイッチ後の状態）は、ｉ２＞Ｉｃ３、ｉ１＋ｉ２＝ＩＢ、Ｒｎ×ｉ２＝Ｒ×ｉ１、すなわち、ＩＢ＞Ｉｃ３（Ｒ＋Ｒｎ）／Ｒである。したがって、本発明の第１実施形態５の動作条件は、Ｉｃ２−Ｉｓ、Ｉｃ３（Ｒ＋Ｒｎ）／Ｒ＜ＩＢ＜Ｉｃ２となる。
【００１９】
図３は本発明の第１実施形態５のバイアスマージンを示す図であり、本発明の第１実施形態５は、高温超電導体からなるジョセフソン接合２９において、臨界電流密度Ｊｃが１．５×１０４Ａ／ｃｍ２以下の場合に有効であることが分かる。
【００２０】
以上のように、本発明の第１実施形態５によれば、ラッチング部２８の入力部に抵抗３３を用いるようにしているので、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＤＣ−ＳＦＱ回路３から出力されてＪＴＬ４を伝送されてくるＳＦＱパルスの電圧への変換を安定的に行うことができる。
【００２１】
（第２実施形態・・図４〜図６）
図４は本発明の第２実施形態をＤＣ−ＳＦＱ回路及びＪＴＬと共に示す回路図である。本発明の第２実施形態３７は、本発明の第１実施形態５が設けるラッチング部２８と回路構成の異なるラッチング部３８を設け、その他については、本発明の第１実施形態と同様に構成したものである。
【００２２】
ラッチング部３８は、抵抗３３の後段に、電流電圧特性にヒステリシス特性のないジョセフソン接合３９とインダクタンス４０を直列に接続し、その他については、本発明の第１実施形態５と同様に構成したものである。
【００２３】
図５は本発明の第２実施形態３７の動作条件を説明するための図であり、図２に示すと同様に、ＳＦＱパルスの電流値をＩｓ、抵抗３３の抵抗値をＲ、抵抗３３に流れる電流をｉ１、バイアス電流源３５によるバイアス電流をＩＢ、ジョセフソン接合２９の臨界電流をＩｃ２、ラッチ状態から超電導状態に戻ったときのジョセフソン接合２９の臨界電流をＩｃ３、ジョセフソン接合２９に流れる電流をｉ２、ジョセフソン接合２９の常電導抵抗をＲｎとし、更に、ジョセフソン接合３９の臨界電流をＩｃ１、ジョセフソン接合３９の常電導抵抗をＲ１とする。
【００２４】
ここで、▲４▼ＳＦＱパルスの入力でスイッチする条件（スイッチ前の状態）は、ＩＢ＋Ｉｓ＞Ｉｃ２、▲５▼ＳＦＱパルスの入力までラッチしない条件（スイッチ前の状態）は、ＩＢ＜Ｉｃ２、▲６▼ＳＦＱパルスをラッチする条件（スイッチ後の状態）は、ｉ２＞Ｉｃ３、ｉ１＋ｉ２＝ＩＢ、Ｒｎ×ｉ２＝（Ｒ＋Ｒ１）×ｉ１、すなわち、ＩＢ＞Ｉｃ３（Ｒ＋Ｒ１＋Ｒｎ）／（Ｒ＋Ｒ１）である。したがって、本発明の第２実施形態３７の動作条件は、Ｉｃ２−Ｉｓ、Ｉｃ３（Ｒ＋Ｒ１＋Ｒｎ）／（Ｒ＋Ｒ１）＜ＩＢ＜Ｉｃ２となる。
【００２５】
図６は本発明の第１実施形態５及び第２実施形態３７のバイアスマージンを示す図であり、Ｐ１は本発明の第１実施形態５のバイアスマージン、Ｐ２は本発明の第２実施形態３７のバイアスマージンを示している。ここで、本発明の第２実施形態３７のバイアスマージンが本発明の第１実施形態５のバイアスマージンよりも大きくなるのは、▲７▼Ｉｃ２−Ｉｓ＜Ｉｃ３（Ｒ＋Ｒ１＋Ｒｎ）／（Ｒ＋Ｒ１）のときである。この条件▲７▼が実際に満たされるのは、ジョセフソン接合２９の臨界電流密度Ｊｃが１．５×１０４Ａ／ｃｍ２を超える場合である。高温超電導体で作成されたジョセフソン接合のＩｃＲｎ積は臨界電流密度の１／２乗に比例する傾向にあり、この結果、この程度の電流密度の時のＩｃとＲｎが条件▲７▼を満たすことになる。
【００２６】
以上のように、本発明の第２実施形態３７によれば、ラッチング部３８の入力部に抵抗３３及びジョセフソン接合４０の直列回路を用いるようにしているので、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＤＣ−ＳＦＱ回路３から出力されてＪＴＬ４を伝送されてくるＳＦＱパルスの電圧への変換を安定的に行うことができる。
【００２７】
（第３実施形態・・図７）
図７は本発明の第３実施形態をＤＣ−ＳＦＱ回路及びＪＴＬと共に示す回路図である。本発明の第３実施形態４１は、本発明の第１実施形態５が設けるラッチング回路２８と回路構成の異なるラッチング部４２を設け、その他については、本発明の第１実施形態５と同様に構成したものである。
【００２８】
ラッチング部４２において、４３は抵抗、４４〜４９はジョセフソン接合、５０〜６３はインダクタンス、６４〜６９はキャパシタンス、７０、７１は抵抗、７２はバイアス電流源、７３は出力端子である。
【００２９】
本発明の第３実施形態４１によれば、ラッチング部４２の入力部に抵抗４３を用いるようにしているので、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＤＣ−ＳＦＱ回路３から出力されてＪＴＬ４を伝送されてくるＳＦＱパルスの電圧への変換を安定的に行うことができ、しかも、ラッチング部４２は、ジョセフソン接合４４〜４９を２列３段構成としているので、大きな出力電圧を得ることができる。
【００３０】
（第４実施形態・・図８、図９）
図８は本発明の第４実施形態をＤＣ−ＳＦＱ回路及びＪＴＬと共に示す回路図である。本発明の第４実施形態７４は、本発明の第３実施形態４１が設けるラッチング部４２と回路構成の異なるラッチング部７５を設け、その他については、本発明の第３実施形態４１と同様に構成したものである。
【００３１】
ラッチング部７５は、抵抗４３の後段に、電流電圧特性にヒステリシス特性のないジョセフソン接合７６とインダクタンス７７とを直列に接続し、その他については、本発明の第３実施形態４１が設けるラッチング部４２と同様に構成したものである。
【００３２】
本発明の第４実施形態７４によれば、ラッチング部７５の入力部に抵抗４３及びジョセフソン接合７６の直列回路を用いるようにしているので、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＤＣ−ＳＦＱ回路３から出力されてＪＴＬ４を伝送されてくるＳＦＱパルスの電圧への変換を安定的に行うことができ、しかも、ラッチング部７５は、ジョセフソン接合４４〜４９を２列３段構成としているので、大きな出力電圧を得ることができる。
【００３３】
なお、図９は本発明の第３実施形態４１及び第４実施形態７４のスタック段数を変えた場合のバイアスマージンの変化と出力電圧の変化を示す図であり、Ｐ３は本発明の第３実施形態４１（ジョセフソン接合４４〜４９の臨界電流密度＝５×１０３Ａ／ｃｍ２）のスタック段数を変えた場合のバイアスマージンの変化、Ｐ４は本発明の第４実施形態７４（ジョセフソン接合４４〜４９の臨界電流密度＝２×１０４Ａ／ｃｍ２）のスタック段数を変えた場合のバイアスマージンの変化、Ｐ５は出力電圧の変化を示している。
【００３４】
【発明の効果】
以上のように、本発明によれば、ＳＦＱパルスの伝送路をなすＪＴＬとジョセフソン接合との間を抵抗素子で接続するか、又は、抵抗素子と電流電圧特性にヒステリシスのないジョセフソン接合との直列回路で接続するとしているので、高温超電導体からなるジョセフソン接合を用いて回路を構成する場合であっても、ＳＦＱパルスの電圧への変換を安定的に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態をＤＣ−ＳＦＱ回路及びＪＴＬ（ジョセフソン・トランスミッション・ライン）と共に示す回路図である。
【図２】本発明の第１実施形態の動作条件を説明するための図である。
【図３】本発明の第１実施形態のバイアスマージンを示す図である。
【図４】本発明の第２実施形態をＤＣ−ＳＦＱ回路及びＪＴＬ（ジョセフソン・トランスミッション・ライン）と共に示す回路図である。
【図５】本発明の第２実施形態の動作条件を説明するための図である。
【図６】本発明の第１実施形態及び第２実施形態のバイアスマージンを示す図である。
【図７】本発明の第３実施形態をＤＣ−ＳＦＱ回路及びＪＴＬ（ジョセフソン・トランスミッション・ライン）と共に示す回路図である。
【図８】本発明の第４実施形態をＤＣ−ＳＦＱ回路及びＪＴＬ（ジョセフソン・トランスミッション・ライン）と共に示す回路図である。
【図９】本発明の第３実施形態及び第４実施形態のスタック段数を変えた場合のバイアスマージンの変化と出力電圧の変化を示す図である。
【図１０】従来のＳＦＱ／ラッチング変換回路の一例の一部分を示す回路図である。
【符号の説明】
３…ＤＣ−ＳＦＱ回路（ＳＦＱ発生回路）
４…ＪＴＬ
５…本発明の第１実施形態（ＳＦＱ／ラッチング変換回路）
６…ＳＦＱパルス発生源
２８…ラッチング部
３７…本発明の第２実施形態
３８…ラッチング部
４１…本発明の第３実施形態
４２…ラッチング部
７４…本発明の第４実施形態
７５…ラッチング部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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