(57)【要約】【課題】ＦＥＴを確実にオフし、貫通電流を防止することが可能なＦＥＴ回路及び負荷駆動回路を提供する。【解決手段】本発明の負荷駆動回路１０では、上段側の給電用ＦＥＴ１がオフ状態になると、サブ回路用トランジスタＴｒ３がオンしてサブ回路用コンデンサＣ３が、上段側の給電用ＦＥＴ１のゲート・ソース間に接続され、ゲート・ソース間の寄生コンデンサＣ２とサブ回路用コンデンサＣ３とが並列された状態になる。これにより、上段側の給電用ＦＥＴ１をオフした際に、寄生コンデンサＣ２に蓄えられた電荷と同等の電荷は、寄生コンデンサＣ２とサブ回路用コンデンサＣ３とに分散される。これにより、ゲート・ソース間の電位差をスレッシュレベルより低くすることが可能になり、上段側の給電用ＦＥＴ１を確実にオフすることができ、貫通電流の防止が図られる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
給電用ＦＥＴのゲート・ソース間に、サブ回路用コンデンサとサブ回路用スイッチ素子とを直列接続し、前記サブ回路用スイッチ素子は、前記給電用ＦＥＴのゲートに駆動電圧が付与されたときにはオフする一方、前記給電用ＦＥＴのゲートに駆動電圧が付与されていないときにはオンするように構成したことを特徴とするＦＥＴ回路。
【請求項２】
前記給電用ＦＥＴは、ＮチャンネルＭＯＳ型ＦＥＴで構成される一方、前記サブ回路用スイッチ素子は、ＰチャンネルＭＯＳ型ＦＥＴで構成され、前記ＮチャンネルとＰチャンネルのＭＯＳ型ＦＥＴのゲート同士を接続したことを特徴とする請求項１に記載のＦＥＴ回路。
【請求項３】
直流電源の正極と負極の間に１対の給電用ＮチャンネルＭＯＳ型ＦＥＴをプッシュプル接続し、それら１対の給電用ＮチャンネルＭＯＳ型ＦＥＴに共通接続された負荷に通電を行う負荷駆動回路であって、
前記直流電源の正極側に接続された前記給電用ＮチャンネルＭＯＳ型ＦＥＴのゲート・ソース間に、サブ回路用コンデンサとサブ回路用ＰチャンネルＭＯＳ型ＦＥＴとを直列接続しかつ、そのサブ回路用ＰチャンネルＭＯＳ型ＦＥＴのゲートを、前記直流電源の正極側に接続された給電用ＮチャンネルＭＯＳ型ＦＥＴのゲートに接続したことを特徴とする負荷駆動回路。
【請求項４】
前記１対の給電用ＮチャンネルＭＯＳ型ＦＥＴをプッシュプル接続してなる回路を複数並列接続して備え、前記負荷としてのブラシレスモータに通電可能としたことを特徴とする請求項３に記載の負荷駆動回路。
【請求項５】
前記直流電源の正極側に接続された給電用ＮチャンネルＭＯＳ型ＦＥＴにおいて、そのＦＥＴをオフするためのゲート・ソース間のスレッシュレベルをＶｔｈとし、
ゲート・ドレイン間の寄生コンデンサの静電容量をＣ１とし、
ゲート・ソース間の寄生コンデンサの静電容量をＣ２とし、
ゲートに直列接続された抵抗をＲ１とすると共に、
前記サブ回路用コンデンサの静電容量をＣ３とし、
前記直流電源の正極と負極の間の電圧をＶｉｎとし、
前記１対の給電用ＮチャンネルＭＯＳ型ＦＥＴのオンオフを切り替えるときにそれら両ＦＥＴに対する駆動信号が共にオフになるデッドタイムをｔ１とした場合に、前記サブ回路用コンデンサの静電容量Ｃ３は前記デッドタイムｔ１に応じて、
Ｖｔｈ＞Ｖｉｎ・Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３）・｛１−ｅｘｐ（−ｔ１／Ｔ）｝
Ｔ＝Ｒ１・（Ｃ２＋Ｃ３）
の式を満たすように設定されたことを特徴とする請求項３又は４に記載の負荷駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、給電用のＦＥＴ回路と、直流電源の正負の電力間に１対のＦＥＴをプッシュプル接続して備えた負荷駆動回路とに関する。
【０００２】
【従来の技術】
負荷駆動回路の一例として、例えば、三相交流モータを駆動するためのＦＥＴブリッジ回路が知られている（例えば特許文献１参照）。このようなブリッジ回路では、一方のＦＥＴのみをオンした状態と、他方のＦＥＴのみをオンした状態とに交互に切り替え、負荷に流す電流を押し引き（プッシュプル）する。詳細には、上段側と下段側のＦＥＴのオンオフを切り替えるには、上段側のＦＥＴをオンからオフにした後で、両ＦＥＴが共にオフになるデッドタイムを経て、下段側のＦＥＴをオフからオンにする。また、従来の負荷駆動回路では、ＦＥＴが同時にオンすることを防ぐために、ＦＥＴのゲートに遅延回路を接続した構成になっている。
【０００３】
【特許文献１】
特開平１１−３１７６５３号公報（第１図、段落［００２２］〜［００２６］）
【０００４】
【発明が解決しようとする課題】
ところで、上記した負荷駆動回路では、上段側のＦＥＴがオンからオフになったときに、ＦＥＴのゲート・ドレイン間の電位差により、ゲート・ドレイン間の寄生コンデンサに電荷が蓄えられ、これに伴いゲート・ソース間の寄生コンデンサにも電荷が蓄えられる。そして、この電荷によってゲート・ソース間に生じた電位差が、上段側のＦＥＴをオフするためのゲート・ソース間のスレッシュレベルより高いと、上記した従来のもののように遅延回路を設けても、上段側のＦＥＴがオフせず、上下のＦＥＴが同時にオンするモードが発生する。特に、自動車に備えた負荷駆動回路では、従前は両ＦＥＴが同時にオンすることがなかったものが、バッテリーの出力アップに伴って、両ＦＥＴが同時にオンする事態が生じる場合がある。そして、両ＦＥＴに貫通電流が流れれば回路に支障をきたし、貫通電流が流れなくても、高周波のノイズが発生してラジオ等に違和感を与えるという問題が生じる。
【０００５】
本発明は、上記事情に鑑みてなされたもので、ＦＥＴを確実にオフし、貫通電流を防止することが可能なＦＥＴ回路及び負荷駆動回路の提供を目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するためになされた請求項１の発明に係るＦＥＴ回路は、給電用ＦＥＴのゲート・ソース間に、サブ回路用コンデンサとサブ回路用スイッチ素子とを直列接続し、サブ回路用スイッチ素子は、給電用ＦＥＴのゲートに駆動電圧が付与されたときにはオフする一方、給電用ＦＥＴのゲートに駆動電圧が付与されていないときにはオンするように構成したところに特徴を有する。
【０００７】
請求項２の発明は、請求項１に記載のＦＥＴ回路において、給電用ＦＥＴは、ＮチャンネルＭＯＳ型ＦＥＴで構成される一方、サブ回路用スイッチ素子は、ＰチャンネルＭＯＳ型ＦＥＴで構成され、ＮチャンネルとＰチャンネルのＭＯＳ型ＦＥＴのゲート同士を接続したところに特徴を有する。
【０００８】
請求項３の発明に係る負荷駆動回路は、直流電源の正極と負極の間に１対の給電用ＮチャンネルＭＯＳ型ＦＥＴをプッシュプル接続し、それら１対の給電用ＮチャンネルＭＯＳ型ＦＥＴに共通接続された負荷に通電を行う負荷駆動回路であって、直流電源の正極側に接続された給電用ＮチャンネルＭＯＳ型ＦＥＴのゲート・ソース間に、サブ回路用コンデンサとサブ回路用ＰチャンネルＭＯＳ型ＦＥＴとを直列接続しかつ、そのサブ回路用ＰチャンネルＭＯＳ型ＦＥＴのゲートを、直流電源の正極側に接続された給電用ＮチャンネルＭＯＳ型ＦＥＴのゲートに接続したところに特徴を有する。
【０００９】
請求項４の発明は、請求項３に記載の負荷駆動回路において１対の給電用ＮチャンネルＭＯＳ型ＦＥＴをプッシュプル接続してなる回路を複数並列接続して備え、負荷としてのブラシレスモータに通電可能としたところに特徴を有する。
【００１０】
請求項５の発明は、請求項３又は４に記載の負荷駆動回路において、直流電源の正極側に接続された給電用ＮチャンネルＭＯＳ型ＦＥＴにおいて、そのＦＥＴをオフするためのゲート・ソース間のスレッシュレベルをＶｔｈとし、ゲート・ドレイン間の寄生コンデンサの静電容量をＣ１とし、ゲート・ソース間の寄生コンデンサの静電容量をＣ２とし、ゲートに直列接続された抵抗をＲ１とすると共に、サブ回路用コンデンサの静電容量をＣ３とし、直流電源の正極と負極の間の電圧をＶｉｎとし、１対の給電用ＮチャンネルＭＯＳ型ＦＥＴのオンオフを切り替えるときにそれら両ＦＥＴに対する駆動信号が共にオフになるデッドタイムをｔ１とした場合に、サブ回路用コンデンサの静電容量Ｃ３はデッドタイムｔ１に応じて、
Ｖｔｈ＞Ｖｉｎ・Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３）・｛１−ｅｘｐ（−ｔ１／Ｔ）｝
Ｔ＝Ｒ１・（Ｃ２＋Ｃ３）
の式を満たすように設定されたところに特徴を有する。
【００１１】
【発明の作用及び効果】
＜請求項１の発明＞
請求項１のＦＥＴ回路では、給電用ＦＥＴをオンにすると、サブ回路用スイッチ素子がオフしてサブ回路用コンデンサが給電用ＦＥＴのゲート・ソース間から切り離される。これにより、給電用ＦＥＴのオン状態では、サブ回路用コンデンサに電荷が蓄えられることが防がれる。
【００１２】
一方、給電用ＦＥＴをオフにすると、サブ回路用スイッチ素子がオンしてサブ回路用コンデンサが給電用ＦＥＴのゲート・ソース間に接続され、ゲート・ソース間の寄生コンデンサとサブ回路用コンデンサとが並列された状態になる。これにより、給電用ＦＥＴをオフした際に、ゲート・ドレイン間の寄生コンデンサに蓄えられた電荷と同等の電荷は、ゲート・ソース間の寄生コンデンサとサブ回路用コンデンサとに分散され、ゲート・ソース間の電位差をスレッシュレベルより低くすることが可能になり、ＦＥＴを確実にオフすることができる。
【００１３】
＜請求項２の発明＞
請求項２のＦＥＴ回路では、給電用ＦＥＴとしてのＮチャンネルＭＯＳ型ＦＥＴのゲートに、サブ回路用スイッチ素子としてのＰチャンネルＭＯＳ型ＦＥＴのゲートを接続したので、給電用ＦＥＴがオンしたときには、そのゲート電圧によってサブ回路用スイッチ素子がオフする一方、給電用ＦＥＴをオフしたときには、サブ回路用スイッチ素子がオンする。このように本発明によれば、ＮチャンネルとＰチャンネルのＭＯＳ型ＦＥＴを組み合わせたことで、給電用ＦＥＴとサブ回路用スイッチ素子とを連動させることができる。
【００１４】
＜請求項３の発明＞
請求項３の負荷駆動回路では、直流電源の正極側に接続された上段側の給電用ＮチャンネルＭＯＳ型ＦＥＴがオンしたときには、そのゲート電圧によってサブ回路用ＰチャンネルＭＯＳ型ＦＥＴがオフしてサブ回路用コンデンサが、上段側の給電用ＮチャンネルＭＯＳ型ＦＥＴのゲート・ソース間から切り離される。これにより、上段側の給電用ＮチャンネルＭＯＳ型ＦＥＴのオン状態では、サブ回路用コンデンサに電荷が蓄えられることが防がれる。
【００１５】
一方、上段側の給電用ＮチャンネルＭＯＳ型ＦＥＴがオフしたときには、サブ回路用ＰチャンネルＭＯＳ型ＦＥＴがオンしてサブ回路用コンデンサが、上段側の給電用ＮチャンネルＭＯＳ型ＦＥＴのゲート・ソース間に接続され、ゲート・ソース間の寄生コンデンサとサブ回路用コンデンサとが並列された状態になる。これにより、上段側の給電用ＮチャンネルＭＯＳ型ＦＥＴをオフした際に、ゲート・ドレイン間の寄生コンデンサに蓄えられた電荷と同等の電荷は、ゲート・ソース間の寄生コンデンサとサブ回路用コンデンサとに分散される。これにより、ゲート・ソース間の電位差をスレッシュレベルより低くすることが可能になり、給電用ＦＥＴを確実にオフすることができ、貫通電流の防止が図られる。
【００１６】
＜請求項４の発明＞
請求項４の負荷駆動回路では、複数のプッシュプル回路を並列接続して備えたことで、ブラシレスモータを駆動することができる。
【００１７】
＜請求項５の発明＞
請求項５の負荷駆動回路の構成によれば、１対の給電用ＮチャンネルＭＯＳ型ＦＥＴに対する駆動信号が共にオフになるデッドタイムｔ１に応じてサブ回路用コンデンサの静電容量Ｃ３を設定したので、デッドタイムｔ１が経過する前に、直流電源の正極側に接続された上段側の給電用ＮチャンネルＭＯＳ型ＦＥＴがオフされ、貫通電流がより一層確実に防がれる。
【００１８】
【発明の実施の形態】
以下、本発明の一実施形態を図１及び図２に基づいて説明する。
図１に示した回路は、自動車の操舵システムに備えた電動モータ５０を駆動するための負荷駆動回路１０である。なお、この操舵システムは、車両のステアリングから機械的に切り離された操舵輪の舵角を、ステアリングの操作角に基づいて電動モータ５０にて位置決め制御する構造になっている。
【００１９】
電動モータ５０は、例えば、三相交流ブラシレスモータであって、負荷駆動回路１０は、ＦＥＴの三相ブリッジ回路となっている。具体的には、並列接続された３つの給電ライン１２，１２，１２が、直流電源１１の正極１１Ａと負極１１Ｂとの間に接続され、各給電ライン１２の途中には、１対の給電用のＦＥＴ１，ＦＥＴ２がプッシュプル接続されている。これら給電用ＦＥＴ１，ＦＥＴ２は、共にＮチャンネルＭＯＳ型ＦＥＴであり、直流電源１１の正極１１Ａ側に接続された上段側の給電用ＦＥＴ１のソースと負極１１Ｂ側に接続された下段側の給電用ＦＥＴ２のドレインとが接続され、それら両給電用ＦＥＴ１，ＦＥＴ２の共通接続部から延びた出力ライン１３が、電動モータ５０の各巻線に接続されている。
【００２０】
各給電用ＦＥＴ１，ＦＥＴ２のゲートは、ドライバＩＣ１における別々の出力端子に接続されている。そして、ドライバＩＣ１により各給電用ＦＥＴ１，ＦＥＴ２のゲートに駆動電圧を印加することで、給電用ＦＥＴ１，ＦＥＴ２のゲート・ソース間の電位差がオン用のスレッシュレベルより大きくなると、給電用ＦＥＴ１，ＦＥＴ２がオンする（即ち、ＦＥＴのドレイン・ソース間が通電状態になる）。また、駆動電圧の印加を停止することで、給電用ＦＥＴ１，ＦＥＴ２のゲート・ソース間の電位差がオフ用のスレッシュレベルより小さくなると、給電用ＦＥＴ１，ＦＥＴ２がオフする（即ち、ＦＥＴのドレイン・ソース間が絶縁状態になる）。
【００２１】
ここで、駆動電圧の印加の有無からなる信号を給電用ＦＥＴ１，ＦＥＴ２に付与される駆動信号とすると、各給電ライン１２の給電用ＦＥＴ１，ＦＥＴ２に付与される駆動信号は、図２に示すようになる。即ち、上段側の給電用ＦＥＴ１への駆動信号がオンのときには、下段側の給電用ＦＥＴ２への駆動信号はオフになっている。そして、上段側の給電用ＦＥＴ１への駆動信号がオンからオフに切り替わると、両ＦＥＴ１，ＦＥＴ２への駆動信号が共にオフになるデッドタイムを経てから、下段側の給電用ＦＥＴ２への駆動信号がオンになる。また、下段側の給電用ＦＥＴ２への駆動信号がオンからオフになると、デッドタイムを経てから上段側の給電用ＦＥＴ１への駆動信号がオンになる。以下、これを繰り返す。
【００２２】
さて、上段側の給電用ＦＥＴ１のゲート・ソース間には、サブ回路用コンデンサＣ３とスイッチ素子としてのサブ回路用トランジスタＴｒ３とが直列接続されている。詳細には、サブ回路用トランジスタＴｒ３は、ＰＮＰ型バイポーラトランジスタであり、サブ回路用トランジスタＴｒ３のコレクタとサブ回路用コンデンサＣ３の一方の端子とを接続し、サブ回路用トランジスタＴｒ３のエミッタとサブ回路用コンデンサＣ３の他方の端子とを、上段側の給電用ＦＥＴ１のゲート・ソースにそれぞれ接続してある。また、サブ回路用トランジスタＴｒ３のベースは、上段側の給電用ＦＥＴ１のゲートとドライバＩＣ１とを繋ぐ分圧回路の途中に接続されている。
【００２３】
ここで、サブ回路用コンデンサＣ３の静電容量は、以下のようにして設定されている。直流電源の正極と負極の間の電圧をＶｉｎとした場合、上段側の給電用ＦＥＴ１がオフで下段側の給電用ＦＥＴ２がオンしているときには、上段側の給電用ＦＥＴ１のドレイン・ソース間の電圧はＶｉｎとみなすことができる。
【００２４】
ここで、上段側の給電用ＦＥＴ１において、ゲート・ドレイン間の寄生コンデンサＣ１の静電容量をＣ１とし、ゲート・ソース間の寄生コンデンサＣ２の静電容量をＣ２とし、サブ回路用コンデンサＣ３の静電容量をＣ３とした場合には、ドレイン・ゲート間とゲート・ソース間の合成の静電容量Ｃ５は、
Ｃ５＝Ｃ１・（Ｃ２＋Ｃ３）／（Ｃ１＋Ｃ２＋Ｃ３）      ・・・・▲１▼
であり、上段側の給電用ＦＥＴ１のゲート・ソース間の静電容量Ｃ６は、
Ｃ６＝Ｃ２＋Ｃ３                        ・・・・▲２▼
である。
【００２５】
そこで、上段側の給電用ＦＥＴ１のドレイン・ソース間の電圧をＶｇｓとしかつ、ゲートに直列接続された抵抗の全抵抗値をＲ１として、ゲート・ソース間のＲＣ回路の一次遅れ要素を考慮すると、
Ｖｇｓ・Ｃ６＝Ｖｉｎ・Ｃ５・｛１−ｅｘｐ（−ｔ１／Ｔ）｝  ・・・▲３▼
Ｔ＝Ｒ１・（Ｃ２＋Ｃ３）                          ・・・▲４▼
の関係式が成立する。従って、上段側の給電用ＦＥＴ１のゲート・ソース間の電圧Ｖｇｓは、
Ｖｇｓ＝Ｖｉｎ・Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３）・｛１−ｅｘｐ（−ｔ１／Ｔ）｝・・▲５▼
で求められる。そして、給電用ＦＥＴ１をオフするためのゲート・ソース間のスレッシュレベルをＶｔｈとして、上記式▲５▼おけるｔ１を前記デッドタイムとしたときに、以下式▲６▼を満たすように、サブ回路用コンデンサＣ３の静電容量Ｃ３が設定されている。
Ｖｔｈ＞Ｖｇｓ＝Ｖｉｎ・Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３）・｛１−ｅｘｐ（−ｔ１／Ｔ）｝・・・▲６▼
これにより、上段側の給電用ＦＥＴ１におけるゲートへの駆動信号がオフされてからデッドタイムｔ１が経過する前に、サブ回路用コンデンサＣ３への電荷の移動が完了し、上段側の給電用ＦＥＴ１のゲート・ソース間の電圧Ｖｇｓが、スレッシュレベルＶｔｈ以下になる。
【００２６】
次に、上記構成からなる本実施形態の負荷駆動回路１０の動作を説明する。
負荷駆動回路１０を作動させると、ドライバＩＣ１から給電用ＦＥＴ１，ＦＥＴ２に、図２に示した駆動信号が付与される。ここで、図２には、３つの給電ライン１２のうちの代表して一の給電ライン１２に対する給電用ＦＥＴ１，ＦＥＴ２への駆動信号が示されている。
【００２７】
また、図示しないが、一の給電ライン１２における上段側の給電用ＦＥＴ１の駆動信号がオンしたときには、他の給電ライン１２における下段側のＦＥＴ２の駆動信号もオンする。これにより一の給電ライン１２における上段側の給電用ＦＥＴ１から電動モータ５０の巻線、そして、他の給電ライン１２における下段側のＦＥＴ２に電流が流れる。
【００２８】
さらに、各給電用ＦＥＴ１，ＦＥＴ２がオンからオフに切り替わる際には、電動モータ５０の巻線に生じた逆起電力により、他の給電ライン１２における下段側のＦＥＴ２の寄生ダイオード（図示せず）から電動モータ５０の巻線、そして、一の給電ライン１２における上段側の給電用ＦＥＴ１の寄生ダイオードへと電流が流れる。なお、本実施形態では、逆起電力によって生じる電流により直流電源１１の回生を図っている。
【００２９】
さて、本実施形態の負荷駆動回路１０では、下段側のＦＥＴ２が通電状態になる際には、上段側の給電用ＦＥＴ１が確実にオフされ、貫通電流の発生が防がれている。これを以下詳説する。
【００３０】
図２に示すように、駆動信号は、各給電ライン１２における上段側の給電用ＦＥＴ１の駆動信号がオンからオフに切り替わると、両ＦＥＴ１，ＦＥＴ２に係る駆動信号が共にオフになるデッドタイムｔ１を挟んで、そのデッドタイムｔ１の経過後に、下段側のＦＥＴ２の駆動信号がオフからオンに切り替わる。
【００３１】
上段側の給電用ＦＥＴ１に対する駆動信号がオン状態では、サブ回路用トランジスタＴｒ３がオフしてサブ回路用コンデンサＣ３が上段側の給電用ＦＥＴ１のゲート・ソース間から切り離される。これにより、上段側の給電用ＦＥＴ１のオン状態で、サブ回路用コンデンサＣ３に電荷が蓄えられることが防がれる。
【００３２】
上段側の給電用ＦＥＴ１に対する駆動信号がオンからオフに切り替わると、サブ回路用トランジスタＴｒ３がオンしてサブ回路用コンデンサＣ３が、上段側の給電用ＦＥＴ１のゲート・ソース間に接続される。これにより、ゲート・ソース間の寄生コンデンサとサブ回路用コンデンサＣ３とが並列された状態になる。
【００３３】
また、このとき上段側の給電用ＦＥＴ１におけるゲート・ドレイン間の寄生コンデンサＣ２には、ゲート・ドレイン間の電位差によって電荷が蓄えられ、その電荷と同等の電荷が、給電用ＦＥＴ１のゲート・ソース間に蓄えられる。しかしながら、このとき給電用ＦＥＴ１のゲート・ソース間には寄生コンデンサＣ２とサブ回路用コンデンサＣ３とが並列接続された状態になっているので、寄生コンデンサＣ２に蓄えられた電荷と同等の電荷は、寄生コンデンサＣ２とサブ回路用コンデンサＣ３とに分散される。これにより、ゲート・ソース間の電位差をスレッシュレベルＶｔｈより低くすることが可能になる。
【００３４】
ここで、サブ回路用コンデンサＣ３の静電容量Ｃ３は、デッドタイムｔ１の経過前に、上段側の給電用ＦＥＴ１におけるゲート・ソース間の電位差がスレッシュレベルＶｔｈ以下になるように設定されているので、下段側の給電用ＦＥＴ２がオンする前に、確実に上段側の給電用ＦＥＴ１がオフされる。
【００３５】
このように本実施形態の負荷駆動回路１０によれば、下段側の給電用ＦＥＴ２がオンする前に、上段側の給電用ＦＥＴ１が確実にオフされて、貫通電流が確実に防止される。また、直流電源１１の出力電圧を上げた場合には、これに応じてサブ回路用コンデンサＣ３の容量を上げればよいから、直流電源１１の出力電圧アップに低コストで対応することができる。
【００３６】
＜他の実施形態＞
本発明は、前記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）前記実施形態では、ブラシレスモータの駆動回路に本発明を適用したものを例示したが、本発明は、１対のＦＥＴをプッシュプル接続して備えた負荷駆動回路であれば、モータ駆動回路に限定されない。
【００３７】
（２）前記実施形態では、サブ回路用コンデンサＣ３を給電用ＦＥＴ１のゲート・ソース間に接続するためのサブ回路用スイッチ素子として、ＰチャンネルＭＯＳ型ＦＥＴを用いていたが、ＦＥＴ以外のスイッチ素子を用いた構成にしてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る負荷駆動回路の回路図
【図２】（Ａ）上段側のＦＥＴに付与する駆動信号のタイミングチャート
（Ｂ）下段側のＦＥＴに付与する駆動信号のタイミングチャート
【符号の説明】
１０…負荷駆動回路
１１…直流電源
５０…電動モータ
Ｃ１…寄生コンデンサ
Ｃ２…寄生コンデンサ
Ｃ３…サブ回路用コンデンサ
ＦＥＴ１，ＦＥＴ２…上段側の給電用ＦＥＴ
Ｔｒ３…サブ回路用トランジスタ
【図１】
2004215142.tif 000003
【図２】
2004215142.tif 000004