(57)【要約】【課題】ＰｃｈトランジスタとＮｃｈトランジスタのどちらか一方が製造規格を外れている場合にも、製造不良を検出可能なリング発振回路を提供する。【解決手段】リング発振回路は、ＰｃｈトランジスタとＮｃｈトランジスタを並列接続したトランスファゲート２と、トランスファゲート２の出力が入力されるＣＭＯＳインバータ３との縦続接続によって構成された遅延回路１−１〜１−ｎを奇数段縦続接続するとともに、最終段の遅延回路１−ｎの出力を初段の遅延回路１−１の入力にフィードバックすることにより構成されている。各遅延回路におけるトランスファゲート２のＰｃｈトランジスタのゲート電極には共通にＰｃｈ制御信号が入力され、各遅延回路におけるトランスファゲート２のＮｃｈトランジスタのゲート電極には、共通にＮｃｈ制御信号が入力されることにより、３種類のモードに切り替えられて発信動作を行う。【選択図】　　　　図１
2004096237.tif 000002
【特許請求の範囲】
【請求項１】
複数の遅延回路を有するリング発振回路であって、
隣接する遅延回路の間に接続されたトランスファゲートを有し、前記トランスファゲートは、第１の制御信号によりその導通状態が制御される第１導電型トランジスタ及び前記第１の制御信号と異なる第２の制御信号によりその導通状態が制御される第２導電型トランジスタを備えることを特徴とするリング発振回路。
【請求項２】
入力信号を反転遅延して出力する遅延回路を奇数段縦続接続し、最終段の前記遅延回路の出力を初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路において、
前記各遅延回路は、ＰｃｈトランジスタとＮｃｈトランジスタを並列接続したトランスファゲートとＣＭＯＳインバータとの縦続接続によって構成され、かつ前記トランスファゲートのＰｃｈトランジスタをオン、Ｎｃｈトランジスタをオフにした状態での発振と、前記トランスファゲートのＰｃｈトランジスタをオフ、Ｎｃｈトランジスタをオンにした状態での発振と、前記トランスファゲートのＰｃｈトランジスタ及びＮｃｈトランジスタの両方をオンにした状態での発振とを切り替え可能に構成されていることを特徴とするリング発振回路。
【請求項３】
入力信号を反転遅延して出力する遅延回路を偶数段縦続接続し、最終段の前記遅延回路の出力を、発振開始制御信号が入力されるナンドゲートを介して初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路において、
前記各遅延回路は、ＰｃｈトランジスタとＮｃｈトランジスタを並列接続したトランスファゲートとＣＭＯＳインバータとの縦続接続によって構成され、かつ前記トランスファゲートのＰｃｈトランジスタをオン、Ｎｃｈトランジスタをオフにした状態での発振と、前記トランスファゲートのＰｃｈトランジスタをオフ、Ｎｃｈトランジスタをオンにした状態での発振と、前記トランスファゲートのＰｃｈトランジスタ及びＮｃｈトランジスタの両方をオンにした状態での発振とを切り替え可能に構成されていることを特徴とするリング発振回路。
【請求項４】
前記複数の遅延回路における前記トランスファゲートのＰｃｈトランジスタのゲート電極に共通接続され、各トランスファゲートのＰｃｈトランジスタを同時にオンオフ制御する第１の制御信号が外部から入力される第１の制御端子と、前記複数の遅延回路における前記トランスファゲートのＮｃｈトランジスタのゲート電極に共通接続され、各トランスファゲートのＮｃｈトランジスタを同時にオンオフ制御する第２の制御信号が外部から入力される第２の制御端子とを有していることを特徴とする請求項２または３に記載のリング発振回路。
【請求項５】
前記リング発振回路からの出力を分周する分周回路を有していることを特徴とする請求項１〜４のいずれかに記載のリング発振回路。
【請求項６】
請求項１〜５のいずれかに記載のリング発振回路が、半導体集積回路チップの空きスペースに本体回路と同一の製造条件により形成されていることを特徴とする半導体集積回路装置。
【請求項７】
複数の遅延回路と、隣接する遅延回路の間に接続されたトランスファゲートを有し、前記トランスファゲートが、第１の制御信号によりその導通状態が制御される第１導電型トランジスタ及び前記第１の制御信号と異なる第２の制御信号によりその導通状態が制御される第２導電型トランジスタを備えているリング発振回路を、前記第１及び第２導電型トランジスタを含む半導体集積回路チップの空きスペースに、該半導体集積回路チップ上の本体回路と同一の製造条件のもとで形成し、該リング発振回路を、前記第１導電型トランジスタをオン、前記第２導電型トランジスタをオフにした状態と、前記第１導電型トランジスタをオフ、前記第２導電型トランジスタをオンにした状態と、前記第１及び第２導電型の両方をオンにした状態でそれぞれ発振させて各発振周期を測定し、該測定した各発振周期の値に基づいて当該半導体集積回路装置の良否判定を行うことを特徴とする半導体集積回路装置の試験方法。
【請求項８】
ＰｃｈトランジスタとＮｃｈトランジスタを並列に接続したトランスファゲートとＣＭＯＳインバータとの縦続接続によって構成され入力信号を反転遅延して出力する遅延回路を奇数段縦続接続するとともに、最終段の前記遅延回路の出力を初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路を、ＰｃｈトランジスタとＮｃｈトランジスタを含む半導体集積回路チップの空きスペースに、該半導体集積回路チップ上の本体回路と同一の製造条件のもとで形成し、該リング発振回路を、前記トランスファゲートのＰｃｈトランジスタをオン、Ｎｃｈトランジスタをオフにした状態と、前記トランスファゲートのＰｃｈトランジスタをオフ、Ｎｃｈトランジスタをオンにした状態と、前記トランスファゲートのＰｃｈトランジスタ及びＮｃｈトランジスタの両方をオンにした状態でそれぞれ発振させて各発振周期を測定し、該測定した各発振周期の値に基づいて当該半導体集積回路装置の良否判定を行うことを特徴とする半導体集積回路装置の試験方法。
【請求項９】
ＰｃｈトランジスタとＮｃｈトランジスタを並列に接続したトランスファゲートとＣＭＯＳインバータとの縦続接続によって構成され入力信号を反転遅延して出力する遅延回路を偶数段縦続接続するとともに、最終段の前記遅延回路の出力を発振開始制御信号が入力されるナンドゲートを介して初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路を、ＰｃｈトランジスタとＮｃｈトランジスタを含む半導体集積回路チップの空きスペースに、該半導体集積回路チップ上の本体回路と同一の製造条件のもとで形成し、該リング発振回路を、前記トランスファゲートのＰｃｈトランジスタをオン、Ｎｃｈトランジスタをオフにした状態と、前記トランスファゲートのＰｃｈトランジスタをオフ、Ｎｃｈトランジスタをオンにした状態と、前記トランスファゲートのＰｃｈトランジスタ及びＮｃｈトランジスタの両方をオンにした状態でそれぞれ発振させて各発振周期を測定し、該測定した各発振周期の値に基づいて当該半導体集積回路装置の良否判定を行うことを特徴とする半導体集積回路装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リング発振回路に関し、特に、ＰチャネルＭＯＳトランジスタ（以下、Ｐｃｈトランジスタ）とＮチャネルＭＯＳトランジスタ（以下、Ｎｃｈトランジスタ）等の異なる導電型トランジスタを含む半導体集積回路装置の動作確認試験用として好適なリング発振回路に関する。
【０００２】
【従来の技術】
半導体集積回路装置（ＩＣチップあるいはＬＳＩ）の空きスペースに、本体回路と同一製造工程により、本体回路の高速動作特性評価を行うためのリング発振回路を組み込んで形成しておき、このリング発振回路の発振クロック周期を測定することによって、ＩＣチップ内の本体回路の動作特性評価試験を行う技術が、例えば特公平８−４１０４号公報あるいは特開平７−１０４０３７号公報等に記載されている。
【０００３】
図４は、このような試験用のリング発振回路が組み込まれた上記公報記載のＩＣチップの平面図を示している。ＩＣチップ４０の空きスペースには、入力信号の位相を反転しかつ遅延して出力する複数のインバータ４３を多段（奇数段）縦続接続し、最終段インバータの出力を初段インバータの入力に帰還することによりリング状に接続して構成された動作確認用のリング発振回路４１が形成され、その出力はＩＣチップ周囲に設けられた電極パッド４２に接続されている。
【０００４】
この動作確認用リング発振回路４１とＩＣチップ４０内の本体集積回路とは同一の製造条件（回路定数等）で製造されるので、ＩＣチップ４０の製品検査の際にこのリング発振回路４１を動作させ、電極パッド４２から出力される発振周期が正常（発振クロック周期が規格範囲内）であれば、本体集積回路の動作特性（遅延特性）も正常であるとみなすことができる。従って、このリング発振回路４１の発振周波数を測定することにより、ＩＣチップ４０の良品と不良品の選別を行うことができる。
【０００５】
図５は、半導体集積回路装置がＰｃｈトランジスタとＮｃｈトランジスタを含むＣＭＯＳ等により構成されている場合に、ＩＣチップ５０の空きスペースに形成される動作特性評価試験用のリング発振回路の例を示しており、ＰｃｈトランジスタとＮｃｈトランジスタとからなるＣＭＯＳインバータ５１〜５３を奇数段（図５では３段）リング状に接続することによりリング発振回路を構成している。
【０００６】
図５において、ＣＭＯＳインバータ５１〜５３はそれぞれ、ドレイン・ソース電極間が電源電位Ｖｃｃと出力ノードとの間に接続されるとともにゲート電極に入力信号を受けるＰｃｈトランジスタと、ドレイン・ソース電極間が出力ノードと接地電位との間に接続されるとともにゲート電極に入力信号を受けるＮｃｈトランジスタによって構成されている。最終段インバータ５３の出力ノード５６は初段インバータ５１の入力側にフィードバックされてリング発振回路が構成される。また、このリング発振回路の発振クロック信号は出力ノード５６と接続されたパッド５７から出力される。
【０００７】
次に、このリング発振回路の動作について説明する。インバータ５３の出力ノード５６から出力されるクロック信号が接地電位から電源電位Ｖｃｃに立ち上がると、インバータ５１の出力ノード５４の電位は、遅延時間Ｔｄ１遅れて電源電位Ｖｃｃから接地電位に立ち下がり、インバータ５２の出力ノード５５の電位は、さらに遅延時間Ｔｄ２遅れて接地電位から電源電位Ｖｃｃに立ち上がり、インバータ５３の出力ノード５６の電位はさらに遅延時間Ｔｄ３遅れて電源電位Ｖｃｃから接地電位に立ち下がる。
【０００８】
これを受けてインバータ５１の出力ノード５４の電位は、遅延時間Ｔｄ４遅れて接地電位から電源電位Ｖｃｃに立ち上がり、インバータ５２の出力ノード５５の電位は、さらに遅延時間Ｔｄ５遅れて電源電位Ｖｃｃから接地電位に立ち下がり、インバータ５３の出力ノード５６の電位はさらに遅延時間Ｔｄ６遅れて接地電位から電源電位Ｖｃｃに立ち上がる。
【０００９】
上記動作により１周期分のクロック信号が出力されるから、このリング発振回路から出力される発振クロック信号の周期Ｔは、
Ｔ＝Ｔｄ１＋Ｔｄ２＋Ｔｄ３＋Ｔｄ４＋Ｔｄ５＋Ｔｄ６
となる。
【００１０】
一方、クロック信号が接地電位から電源電位Ｖｃｃに立ち上がる時間は、各ＣＭＯＳインバータ５１〜５３内のＰｃｈトランジスタがオフからオンに切り替わる時間によって決まるからそれぞれＰｃｈトランジスタの特性（しきい値）に依存し、また、クロック信号が電源電位Ｖｃｃから接地電位に立ち下がる時間は、各ＣＭＯＳインバータ５１〜５３内のＮｃｈトランジスタがオフからオンに切り替わる時間によって決まるからそれぞれＮｃｈトランジスタの特性（しきい値）に依存する。
【００１１】
これらのＰｃｈトランジスタとＮｃｈトランジスタは、それぞれ同一の製造条件（回路定数等）で製造されるので、各インバータ５１〜５３が電源電位Ｖｃｃから接地電位に立ち下がる（Ｎｃｈトランジスタがオフからオンに遷移する）ときの遅延時間はそれぞれ等しくなり、また、各インバータ５１〜５３が接地電位から電源電位Ｖｃｃに立ち上がる（Ｐｃｈトランジスタがオフからオンに遷移する）ときの遅延時間もそれぞれ等しくなる。
【００１２】
そこで、Ｎｃｈトランジスタがオフからオンに切り替わるときの遅延時間をＴｄｎ、Ｐｃｈトランジスタがオフからオンに切り替わるときの遅延時間をＴｄｐとすると、Ｔｄ１、Ｔｄ３およびＴｄ５は、Ｔｄｎとなり、Ｔｄ２、Ｔｄ４およびＴｄ６は、Ｔｄｐとみなせるから、このリング発振回路から出力されるクロック信号の周期Ｔは、
Ｔ＝３（Ｔｄｎ＋Ｔｄｐ）
となる。
【００１３】
このように、リング発振回路を構成する各インバータの出力遅延時間は、ＣＭＯＳを構成するＰｃｈトランジスタとＮｃｈトランジスタの特性に依存し、一方、ＩＣチップ内のＰｃｈトランジスタとＮｃｈトランジスタもリング発振回路を構成するＰｃｈトランジスタとＮｃｈトランジスタとそれぞれ同一の製造条件で製造されるので、従来、この奇数段のインバータで構成されるリング発振回路の発振クロック周期を測定することによりＩＣチップの試験を行い、発振周期が規格範囲内であればＩＣチップ内の本体集積回路の動作特性（遅延特性）も規格範囲内であると判定していた。
【００１４】
【発明が解決しようとする課題】
ＣＭＯＳインバータチェーンのリング発振回路では、各ＣＭＯＳインバータにおけるＰｃｈトランジスタの立ち上がり遅延と、Ｎｃｈトランジスタの立ち下がり遅延の合計（Ｔｄｎ＋Ｔｄｐ）によって、リング発振回路の発振周期が決定されるため、Ｎｃｈトランジスタの特性とＰｃｈトランジスタのしきい値の設計値からのずれ等により両トランジスタの遅延特性のいずれか一方が製造規格範囲外、またはいずれも製造規格範囲外となっていても、両者の立ち下がりと立ち上がりの遅延時間が互いに相殺する方向にずれている場合には、その合計の遅延時間（Ｔｄｎ＋Ｔｄｐ）が規格範囲内に収まりリング発振回路の発振周期が規格範囲内となることがある。従ってその場合には、ＩＣチップ内の本体回路の高速動作特性（遅延特性）も規格範囲内と判定されてしまう。
【００１５】
例えば、Ｎｃｈトランジスタの立ち下がり遅延時間が比較的短い値で製造され、一方、Ｐｃｈトランジスタの立ち上がり遅延時間が製造規格範囲よりも長い値で製造された場合、実際のリング発振回路の発振周期テストでは、Ｎｃｈトランジスタの性能（動作遅延時間）がＰｃｈトランジスタの性能（動作遅延時間）をカバーし、試験をパスすることがある。同様に、Ｎｃｈトランジスタが製造規格範囲を外れ、Ｐｃｈトランジスタが製造規格範囲内に収まっている場合も、従来のリング発振回路でのテストではＬＳＩの不良を検出できない場合がある。
【００１６】
特に、最近のＬＳＩは高速動作が要求され、動作周波数も非常に高くなっているが、その場合、上記構成のリング発振回路の発振周期テストではパスしても、実際のＬＳＩの遅延パスにおいて、ＰｃｈトランジスタあるいはＮｃｈトランジスタの特性に大きく依存する箇所があると、ＰｃｈトランジスタあるいはＮｃｈトランジスタのいずれか一方の立ち上がりあるいは立ち下がり遅延時間が製造規格範囲よりも長いために、ＬＳＩが正常に動作しなくなる場合が生ずることがある。
【００１７】
本発明の目的は、上記問題点に鑑み、ＰｃｈトランジスタとＮｃｈトランジスタを含む半導体集積回路の遅延特性試験において、ＰｃｈトランジスタとＮｃｈトランジスタのどちらか一方が製造規格を外れている場合であっても、製造不良を検出可能なリング発振回路を提供することにある。
【００１８】
【課題を解決するための手段】
本発明のリング発振回路は、入力信号を反転遅延して出力する遅延回路を奇数段縦続接続し、最終段の前記遅延回路の出力を初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路において、前記各遅延回路は、ＰｃｈトランジスタとＮｃｈトランジスタを並列接続したトランスファゲートとＣＭＯＳインバータとの縦続接続によって構成され、かつ前記トランスファゲートのＰｃｈトランジスタをオン、Ｎｃｈトランジスタをオフにした状態での発振と、前記トランスファゲートのＰｃｈトランジスタをオフ、Ｎｃｈトランジスタをオンにした状態での発振と、前記トランスファゲートのＰｃｈトランジスタ及びＮｃｈトランジスタの両方をオンにした状態での発振とを切り替え可能に構成されていることを特徴とする。
【００１９】
また、本発明のリング発振回路は、入力信号を反転遅延して出力する遅延回路を偶数段縦続接続し、最終段の前記遅延回路の出力を、発振開始制御信号が入力されるナンドゲートを介して初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路において、前記各遅延回路は、ＰｃｈトランジスタとＮｃｈトランジスタを並列接続したトランスファゲートとＣＭＯＳインバータとの縦続接続によって構成され、かつ前記トランスファゲートのＰｃｈトランジスタをオン、Ｎｃｈトランジスタをオフにした状態での発振と、前記トランスファゲートのＰｃｈトランジスタをオフ、Ｎｃｈトランジスタをオンにした状態での発振と、前記トランスファゲートのＰｃｈトランジスタ及びＮｃｈトランジスタの両方をオンにした状態での発振とを切り替え可能に構成されていることを特徴とする。
【００２０】
リング発振回路の前記発振状態の切り替えは、前記複数の遅延回路における前記トランスファゲートのＰｃｈトランジスタのゲート電極に共通接続された第１の制御端子に外部から入力され、各トランスファゲートのＰｃｈトランジスタを同時にオンオフ制御する第１の制御信号と、前記複数の遅延回路における前記トランスファゲートのＮｃｈトランジスタのゲート電極に共通接続された第２の制御端子に外部から入力され、各トランスファゲートのＮｃｈトランジスタを同時にオンオフ制御する第２の制御信号によって制御される。
【００２１】
また、本発明の半導体集積回路装置試験方法は、ＰｃｈトランジスタとＮｃｈトランジスタを並列に接続したトランスファゲートとＣＭＯＳインバータとの縦続接続によって構成され入力信号を反転遅延して出力する遅延回路を奇数段縦続接続するとともに、最終段の前記遅延回路の出力を初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路、あるいはＰｃｈトランジスタとＮｃｈトランジスタを並列に接続したトランスファゲートとＣＭＯＳインバータとの縦続接続によって構成され入力信号を反転遅延して出力する遅延回路を偶数段縦続接続するとともに、最終段の前記遅延回路の出力を発振開始制御信号が入力されるナンドゲートを介して初段の前記遅延回路の入力にフィードバックすることにより発振するリング発振回路を、ＰｃｈトランジスタとＮｃｈトランジスタを含む半導体集積回路チップの空きスペースに、該半導体集積回路チップ上の本体回路と同一の製造条件のもとで形成し、該リング発振回路を、前記トランスファゲートのＰｃｈトランジスタをオン、Ｎｃｈトランジスタをオフにした状態と、前記トランスファゲートのＰｃｈトランジスタをオフ、Ｎｃｈトランジスタをオンにした状態と、前記トランスファゲートのＰｃｈトランジスタ及びＮｃｈトランジスタの両方をオンにした状態でそれぞれ発振させて各発振周期を測定し、該測定した各発振周期の値に基づいて当該半導体集積回路装置の良否判定を行うことを特徴とする。
【００２２】
本体集積回路と同一の製造条件の下でＩＣチップの空きスペースに形成された本発明のリング発振回路によって、本体集積回路のＰｃｈトランジスタの遅延特性が規格範囲内かどうかをテストする場合には、第１の制御信号を“Ｌｏｗ”、第２の制御信号を“Ｌｏｗ”にして、各トランスファゲートのＰｃｈトランジスタのみをオンにした状態でリング発振回路を発振させ、発振周波数を測定する。
【００２３】
また、本体集積回路のＮｃｈトランジスタの遅延特性が規格範囲内かどうかをテストする場合には、第１の制御信号を“Ｈｉｇｈ”、第２の制御信号を“Ｈｉｇｈ”にして、各トランスファゲートのＮｃｈトランジスタのみをオンにした状態でリング発振回路を発振させ、発振周波数を測定する。
【００２４】
さらに、本体集積回路のＰｃｈトランジスタとＮｃｈトランジスタのトータルの遅延特性が規格範囲内かどうかをテストする場合には、第１の制御信号を“Ｌｏｗ”、第２の制御信号を“Ｈｉｇｈ”にして、各トランスファゲートのＰｃｈトランジスタ及びＮｃｈトランジスタをオンにした状態でリング発振回路を発振させ、発振周波数を測定する。
【００２５】
本発明のリング発振回路において各トランスファゲートのＰｃｈトランジスタのみをオンにした状態でリング発振回路を発振させた場合には、各遅延回路の立ち下がり特性はトランスファゲートのＰｃｈトランジスタとＣＭＯＳインバータのＮｃｈトランジスタの特性に依存し、各遅延回路の立ち上がり特性はトランスファゲートのＰｃｈトランジスタとＣＭＯＳインバータのＰｃｈトランジスタの特性に依存するので、リング発振回路の発振周期は、Ｐｃｈトランジスタにより多く依存した値となる。
【００２６】
また、各トランスファゲートのＮｃｈトランジスタのみをオンにした状態でリング発振回路を発振させた場合には、各遅延回路の立ち下がり特性はトランスファゲートのＮｃｈトランジスタとＣＭＯＳインバータのＮｃｈトランジスタの特性に依存し、各遅延回路の立ち上がり特性はトランスファゲートのＮｃｈトランジスタとＣＭＯＳインバータのＰｃｈトランジスタの特性に依存するので、リング発振回路の発振周期は、Ｎｃｈトランジスタにより多く依存した値となる。
【００２７】
さらに、各トランスファゲートのＰｃｈトランジスタ及びＮｃｈトランジスタをオンにした状態でリング発振回路を発振させた場合、各遅延回路の立ち下がり特性はトランスファゲートの並列接続されたＰｃｈトランジスタ及びＮｃｈトランジスタとＣＭＯＳインバータのＮｃｈトランジスタの特性に依存し、各遅延回路の立ち上がり特性はトランスファゲートの並列接続されたＰｃｈトランジスタ及びＮｃｈトランジスタとＣＭＯＳインバータのＰｃｈトランジスタの特性に依存するので、リング発振回路の発振周期は、ＰｃｈトランジスタとＮｃｈトランジスタのトータルのトランジスタ特性に依存した値となる。
【００２８】
このように本発明のリング発振回路は、一つのリング発振回路を３種類のリング発振回路に切り替えることができ、かつ各発振周期を、リング発振回路を構成するＰｃｈトランジスタとＮｃｈトランジスタに依存させることができるので、ＰｃｈトランジスタとＮｃｈトランジスタを含む半導体集積回路の動作特性試験の際に、半導体集積回路内のＰｃｈトランジスタとＮｃｈトランジスタの特性をそれぞれ独立に試験することが可能となる。
【００２９】
【発明の実施の形態】
図１は、本発明リング発振回路の第１の実施形態を示すブロック構成図である。
【００３０】
本実施形態のリング発振回路は、並列接続されたＰｃｈトランジスタとＮｃｈトランジスタからなるトランスファゲート２と、トランスファゲート２の出力が入力されるＣＭＯＳインバータ３との縦続接続によって構成された遅延回路１−１〜１−ｎを、奇数段縦続接続するとともに最終段の遅延回路１−ｎの出力を初段の遅延回路１−１の入力にフィードバックすることにより構成されている。
【００３１】
遅延回路１−２〜１−ｎの内部構成は遅延回路１−１と同様の構成となっている。各遅延回路におけるトランスファゲート２のＰｃｈトランジスタのゲート電極には、共通にＰｃｈ制御信号が入力される。同様に、各遅延回路におけるトランスファゲート２のＮｃｈトランジスタのゲート電極には、共通にＮｃｈ制御信号が入力される。
【００３２】
このＰｃｈ制御信号とＮｃｈ制御信号を電源電位（“Ｈｉｇｈ”）または接地電位（“Ｌｏｗ”）に切り替えることにより、リング発振回路は、各遅延回路におけるトランスファゲート２のＰｃｈトランジスタをオン、Ｎｃｈトランジスタをオフとした状態での発振と、トランスファゲート２のＰｃｈトランジスタをオフ、Ｎｃｈトランジスタをオンとした状態での発振と、トランスファゲート２のＰｃｈトランジスタ及びＮｃｈトランジスタの両方をオンにした状態での発振とに切り替えられ、それぞれのモードにおける発振動作を行う。
【００３３】
以下、本実施形態の動作について、図１を参照して詳細に説明する。なお以下で説明するリング発振回路は、縦続接続された遅延回路の数ｎが３のリング発振回路とし、また、各遅延回路内の各Ｐｃｈトランジスタと各Ｎｃｈトランジスタは同一チップ上でそれぞれ同一の製造過程で形成されており、各遅延回路１−１〜１−３における遅延特性は同一であるとする。
【００３４】
まず、Ｐｃｈ制御信号＝“Ｌｏｗ”、Ｎｃｈ制御信号＝“Ｌｏｗ”として、各遅延回路におけるトランスファゲート２のＰｃｈトランジスタをオン、Ｎｃｈトランジスタをオフとした状態で、このリング発振回路を発振させる。遅延回路１−３の出力ノード６から出力される発振クロック信号が接地電位から電源電位Ｖｃｃに立ち上がると、遅延回路１−１の出力ノード４の電位は、トランスファゲート２のＰｃｈトランジスタに依存する伝送遅延時間ＴｄｔｐとＣＭＯＳインバータ３のＮｃｈトランジスタがオフからオンに遷移する遅延時間Ｔｄｎを加算した遅延時間Ｔｄｔｐ＋Ｔｄｎ遅れて電源電位Ｖｃｃから接地電位に立ち下がる。
【００３５】
遅延回路１−２の出力ノード５の電位は、さらにトランスファゲート２のＰｃｈトランジスタに依存する伝送遅延時間ＴｄｔｐとＣＭＯＳインバータ３のＰｃｈトランジスタがオフからオンに遷移する遅延時間Ｔｄｐを加算した遅延時間Ｔｄｔｐ＋Ｔｄｐ遅れて接地電位から電源電位Ｖｃｃに立ち上がる。遅延回路１−３の出力ノード６の電位は、さらにトランスファゲート２のＰｃｈトランジスタに依存する伝送遅延時間ＴｄｔｐとＣＭＯＳインバータ３のＮｃｈトランジスタがオフからオンに遷移する遅延時間Ｔｄｎを加算した遅延時間Ｔｄｔｐ＋Ｔｄｎ遅れて電源電位Ｖｃｃから接地電位に立ち下がる。
【００３６】
これを受けて遅延回路１−１の出力ノード４の電位は、さらにトランスファゲート２のＰｃｈトランジスタに依存する伝送遅延時間ＴｄｔｐとＣＭＯＳインバータ３のＰｃｈトランジスタがオフからオンに遷移する遅延時間Ｔｄｐを加算した遅延時間Ｔｄｔｐ＋Ｔｄｐ遅れて接地電位から電源電位Ｖｃｃに立ち上がる。遅延回路１−２の出力ノード５の電位は、さらにトランスファゲート２のＰｃｈトランジスタに依存する伝送遅延時間ＴｄｔｐとＣＭＯＳインバータ３のＮｃｈトランジスタがオフからオンに遷移する遅延時間Ｔｄｎを加算した遅延時間Ｔｄｔｐ＋Ｔｄｎ遅れて電源電位Ｖｃｃから接地電位に立ち下がる。
【００３７】
遅延回路１−３の出力ノード６の電位は、さらにトランスファゲート２のＰｃｈトランジスタに依存する伝送遅延時間ＴｄｔｐとＣＭＯＳインバータ３のＰｃｈトランジスタがオフからオンに遷移する遅延時間Ｔｄｐを加算した遅延時間Ｔｄｔｐ＋Ｔｄｐ遅れて接地電位から電源電位Ｖｃｃに立ち上がる。
【００３８】
この一連の動作により出力ノード６から１周期分のクロック信号が出力されるから、このリング発振回路から出力されるクロック信号の周期Ｔｐは、
Ｔｐ＝６Ｔｄｔｐ＋３（Ｔｄｐ＋Ｔｄｎ）
となる。
【００３９】
次に、Ｐｃｈ制御信号＝“Ｈｉｇｈ”、Ｎｃｈ制御信号＝“Ｈｉｇｈ”として、各遅延回路におけるトランスファゲート２のＰｃｈトランジスタをオフ、Ｎｃｈトランジスタをオンとした状態で、このリング発振回路を発振させる。
【００４０】
この場合、各トランスファゲート２の伝送遅延時間がＮｃｈトランジスタに依存したＴｄｔｎとなる点を除けば、上記各遅延回路におけるトランスファゲート２のＰｃｈトランジスタをオン、Ｎｃｈトランジスタをオフとした状態で発振させた場合と同様であるので、この場合のリング発振回路から出力されるクロック信号の周期Ｔｎは、
Ｔｎ＝６Ｔｄｔｎ＋３（Ｔｄｐ＋Ｔｄｎ）
となる。
【００４１】
次に、Ｐｃｈ制御信号＝“Ｌｏｗ”、Ｎｃｈ制御信号＝“Ｈｉｇｈ”として、各遅延回路におけるトランスファゲート２のＰｃｈトランジスタ及びＮｃｈトランジスタを両方ともオンにした状態で、このリング発振回路を発振させる。
【００４２】
この場合、各トランスファゲート２の伝送遅延時間がＰｃｈトランジスタとＮｃｈトランジスタの並列回路に依存したＴｄｔとなる点を除けば、上記各遅延回路におけるトランスファゲート２のＰｃｈトランジスタまたはＮｃｈトランジスタの一方のみをオンにした状態で発振させた場合と同様であるので、この場合のリング発振回路から出力されるクロック信号の周期Ｔｔは、
Ｔｔ＝６Ｔｄｔ＋３（Ｔｄｐ＋Ｔｄｎ）
となる。
【００４３】
このように、リング発振回路を３種類のモードで発振させることにより、３種類の発振周期、Ｔｐ、Ｔｎ、Ｔｔが得られるが、発振周期Ｔｐは、Ｐｃｈトランジスタの特性により多く依存した値となり、発振周期Ｔｎは、Ｎｃｈトランジスタの特性により多く依存した値となり、発振周期Ｔｔは、ＰｃｈトランジスタとＮｃｈトランジスタのトータルの特性に依存した値となる。
【００４４】
このリング発振回路を本体集積回路と同一の製造条件で半導体チップの空きスペースに形成しておき、上記各発振モードで発振させると、上記各発振周期Ｔｐ、Ｔｎ、およびＴｔは、それぞれ半導体チップ上に形成された本体集積回路のＰｃｈトランジスタの特性を反映した発振周期、本体集積回路のＮｃｈトランジスタの特性を反映した発振周期、およびＰｃｈトランジスタとＮｃｈトランジスタのトータルの特性を反映した発振周期となる。
【００４５】
従って、これらの発振周期を測定し、各発振周期がそれぞれ設定した規格範囲内かどうかを判定することにより、例えば、半導体装置のＰｃｈトランジスタ及びＮｃｈトランジスタのトータルの特性が規格範囲内であって、ＰｃｈトランジスタとＮｃｈトランジスタのいずれか一方が規格範囲外であるような場合にも、その良否を正確に選別することが可能になる。
【００４６】
図２は、本発明リング発振回路の第２の実施形態を示すブロック構成図である。
【００４７】
本実施形態のリング発振回路は、入力信号を反転遅延して出力する遅延回路１−１〜１−ｎが偶数段縦続接続されるとともに初段の遅延回路１−１の入力側にナンドゲート２１が接続されている。各遅延回路１−１〜１−ｎは、第１の実施形態における遅延回路と同一の構成であり、並列接続されたＰｃｈトランジスタとＮｃｈトランジスタからなるトランスファゲート２と、トランスファゲート２の出力が入力されるＣＭＯＳインバータ３との縦続接続によって構成されている。
【００４８】
ナンドゲート２１の第１の入力端子には最終段の遅延回路１−ｎの出力がフィードバックされ、第２の入力端子には発振開始制御信号が入力される。ナンドゲート２１の出力は初段の遅延回路１−１の入力信号となる。また、本実施形態では、リング発振回路の発振出力を分周するためにフリップフロップ回路等からなる分周回路２２が接続されている。
【００４９】
第１の実施形態では、リング発振回路に３種類の発振モードのいずれかが設定され、電源が供給されると発振を開始するが、本実施形態では、さらにナンドゲート２１の第２の入力端に発振開始信号が入力されたとき発振を開始する。リング発振回路の発振動作自体は第１の実施形態と同様であるのでその詳細説明は省略する。また、分周回路２２は動作が高速化した際の測定器との関係で適宜設けられるものであって必ずしも必要とするものではない。
【００５０】
図３は、第２の実施形態において、遅延回路の段数を１０段としたリング発振回路を各種モデルの半導体集積回路の空きスペースに形成し、３種類の発振モードを設定して発振させた場合の発振周期（単位はｎｓｅｃ）をシミュレーションした結果を示している。
【００５１】
図３において、「Ｐ特性」は、Ｐｃｈ制御信号＝“Ｌｏｗ”、Ｎｃｈ制御信号＝“Ｌｏｗ”として、各遅延回路におけるトランスファゲートのＰｃｈトランジスタをオン、Ｎｃｈトランジスタをオフとした状態でリング発振回路を発振させた場合、「Ｎ特性」は、Ｐｃｈ制御信号＝“Ｈｉｇｈ”、Ｎｃｈ制御信号＝“Ｈｉｇｈ”として、各遅延回路におけるトランスファゲートのＰｃｈトランジスタをオフ、Ｎｃｈトランジスタをオンとした状態でリング発振回路を発振させた場合、「通常ｍｏｄｅ」は、Ｐｃｈ制御信号＝“Ｌｏｗ”、Ｎｃｈ制御信号＝“Ｈｉｇｈ”として、各遅延回路におけるトランスファゲートのＰｃｈトランジスタ及びＮｃｈトランジスタを両方ともオンとした状態でリング発振回路を発振させた場合の各発振周期を示している。
【００５２】
また、「ｓｌｏｗ」は、Ｐｃｈトランジスタ及びＮｃｈトランジスタが供に高いしきい値を有しているために、遅延が大きい場合、「ｔｙｐ」は、Ｐｃｈトランジスタ及びＮｃｈトランジスタが供に最適なしきい値を有し、最適な遅延特性となっている場合、「ｆａｓｔ」は、Ｐｃｈトランジスタ及びＮｃｈトランジスタが供に低いしきい値を有し、遅延が小さい場合、「ｐｌｎｈ」は、Ｐｃｈトランジスタは低いしきい値を有し、Ｎｃｈトランジスタは高いしきい値を有している場合、「ｐｈｎｌ」は、Ｐｃｈトランジスタは高いしきい値を有し、Ｎｃｈトランジスタは低いしきい値を有している場合の各モデルをそれぞれ表している。
【００５３】
図３において、例えば「通常ｍｏｄｅ」時の発振周期の規格範囲を、８０ｎｓｅｃ以下というように設定した場合、従来のテストでは、ｓｌｏｗモデル以外は全て良品と判定されるが、本発明では、「Ｐ特性」及び「Ｎ特性」時の発振周期の規格範囲を、例えば１２０ｎｓｅｃ以下というような設定を行うことにより、ｐｌｎｈモデルおよびｐｈｎｌモデルについても規格範囲外であるとして良品から除外することが可能となり、製品の信頼性をより高めることができる。
【００５４】
なお、上記実施形態では、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを含む半導体集積回路装置をその対象として説明したが、本発明は、互いに異なる第１及び第２の導電型トランジスタ（例えばＰＮＰトランジスタとＮＰＮトランジスタ等）を含む任意の半導体集積回路装置に対して適用することができる。
【００５５】
その場合、本発明のリング発振回路は、複数の遅延回路と、その電流経路が隣接する遅延回路の間に設けられ第１の制御信号によりその導通状態が制御される第１導電型トランジスタと、その電流経路が前記隣接する遅延回路の間に設けられ前記第１の制御信号と異なる第２の制御信号によりその導通状態が制御される第２導電型トランジスタとからなるトランスファゲートを有し、これら第１導電型トランジスタと第２導電型トランジスタのいずれか一方のみをオン状態、両方をオン状態としてそれぞれ発振するように構成される。
【００５６】
この場合にも、リング発振回路は３種類のモードで発振させることができ、これら３種類の発振周期は、それぞれ、第１導電型トランジスタの特性により多く依存した値、第２導電型トランジスタの特性により多く依存した値、および第１導電型トランジスタと第２導電型トランジスタのトータルの特性に依存した値となる。
【００５７】
【発明の効果】
本発明のリング発振回路によれば、一つのリング発振回路を３種類のリング発振回路に切り替えることができ、かつ各発振周期を、リング発振回路を構成する例えば、ＰｃｈトランジスタとＮｃｈトランジスタにそれぞれ依存した値にすることが可能である。
【００５８】
また、本発明のリング発振回路を用いてＰｃｈトランジスタとＮｃｈトランジスタを含む半導体集積回路装置（ＬＳＩ等）の試験を行えば、ＣＭＯＳインバータチェーンのリング発振回路における通常モードの発振周期が規格範囲内に収まっている場合であっても、ＰｃｈトランジスタとＮｃｈトランジスタのどちらかあるいは両方が製造規格を外れている場合には、製造不良品として判定することが可能となるので、半導体集積回路装置の信頼性をより高めることができる。
【図面の簡単な説明】
【図１】本発明リング発振回路の第１の実施形態を示すブロック構成図である。
【図２】本発明リング発振回路の第２の実施形態を示すブロック構成図である。
【図３】本発明の実施例についてシミュレーションした結果を示す図表である。
【図４】従来例を示す図である。
【図５】従来例を示す図である。
【符号の説明】
１−１〜１−ｎ　遅延回路
２　トランスファゲート
３　ＣＭＯＳインバータ
２１　ナンドゲート
２２　分周回路
【図１】
2004096237.tif 000003
【図２】
2004096237.tif 000004
【図３】
2004096237.tif 000005
【図４】
2004096237.tif 000006
【図５】
2004096237.tif 000007