(57)【要約】      （修正有）【課題】電子部品を高密度に搭載するための回路基板及びそれを用いた電子装置並びにその製造方法に関し、小型化、低背化が可能であるとともに、製造効率及び接続安定性が良好な回路基板及びそれを用いた電子装置並びにその製造方法を提供することを目的とする。【解決手段】ビア及び配線パターンが形成された未焼成の複数の基板シート６１−１〜６１−ｎを積層し、形成する突起電極の高さに応じた深さで、かつ、該突起電極のパターンに応じたパターンで形成された凹部１０１に、導電材が埋め込まれた押え板６２、６３により前記積層された複数の基板シートに押圧し、焼成することにより、複数の基板シート６１−１〜６１−ｎを一体化し、一体化された複数の基板シート６１−１〜６１−ｎから押え板６２、６３を剥離することにより基板表面から、少なくとも導電膜の膜厚より大きく突出して、形成された突起電極を有する回路基板を製造する。【選択図】  図６
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【特許請求の範囲】
【請求項１】
基板表面に導電膜が形成された回路基板であって、
前記基板表面から、少なくとも前記導電膜の膜厚より大きく突出して、形成された突出導電部を有することを特徴とする回路基板。
【請求項２】
前記突出導電部は、基板表面に搭載される電子部品を接続する電極であることを特徴とする請求項１記載の回路基板。
【請求項３】
前記突出導電部は、外部回路との接続を行うための電極であることを特徴とする請求項１又は２記載の回路基板。
【請求項４】
前記突出導電部は、基板表面に搭載されるシールドケースを位置決めする位置決め部材であることを特徴とする請求項１乃至３のいずれか一項記載の回路基板。
【請求項５】
前記突出導電部は、シールド板であることを特徴とする請求項１乃至３記載の回路基板。
【請求項６】
請求項１乃至５のいずれか一項記載の回路基板を有することを特徴とする電子装置。
【請求項７】
ビア及び配線パターンが形成された未焼成の複数の基板シートを積層する手順と、
形成する突出導電部の高さに応じた深さで、かつ、該突出導電部のパターンに応じたパターンで形成された凹部に、導電材が埋め込まれた押え板により前記積層された複数の基板シートに押圧する手順と、
前記押え板により押圧された前記複数の基板シートを焼成し、一体化する手順と、
前記押え板を、一体化された前記複数の基板シートから剥離する手順とを有することを特徴とする回路基板の製造方法。
【請求項８】
前記押え板は、平板状の第１の押え板と、前記第１の押え板と前記複数の基板シートとの間に設けられ、前記凹部の深さに応じた厚さを有するとともに、前記凹部のパターンに応じた穴が形成された第２の押え板とを積層した後、前記穴に前記導電材を埋め込むことにより、作成されることを特徴とする請求項７記載の回路基板の製造方法。
【請求項９】
前記押え板を構成する材料は、その焼成温度が前記複数の基板シートを構成する材料の焼成温度より高いことを特徴とする請求項７又は８記載の回路基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は回路基板及びそれを用いた電子装置並びにその製造方法に係り、特に、電子部品を高密度に搭載するための回路基板及びそれを用いた電子装置並びにその製造方法に関する。
【０００２】
【従来の技術】
ＩＣチップを搭載した電子装置では、高密度化するために基板やパッケージには多層セラミック基板が用いられている。このような電子装置では、複数個のＩＣチップを搭載したり、端子数の増加により、パターンや端子の狭ピッチ化、端子形状の縮小化が進んでいる。このような電子装置の端子構造としては半田ボールを用いて接続を行うＢＧＡ（ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）が主流となっている。
【０００３】
図３３は端子構造がＢＧＡ構造とされた電子装置の一例の構成図を示す。
【０００４】
ＢＧＡ構造の電子装置１０００は、多層セラミック基板１０１０、ＩＣチップ１０２０、チップ部品１０３０、シールドケース１０４０から構成されている。
【０００５】
多層セラミック基板１０１０は、ビア、配線パターンが印刷されたセラミックシートを積層して焼成したもので、下面にＩＣチップ１０２０が半田バンプ１０５０を介して接続されている。また、多層セラミック基板１０１０の上面には、チップ抵抗、チップコンデンサなどのチップ部品１０３０が半田付けされている。さらに、多層セラミック基板１０１０の上面は、シールドケース１０４０によりシールドされている。電子装置１０００は、多層セラミック基板１０１０の下面側で、半田ボール１０６０により他の回路基板に接続される。このとき、ＩＣチップ１０２０が他の回路基板と接触しないようにするために、半田ボール１０６０の径をＩＣチップ１０２０の厚さより大きくなるように設定していた。このため、半田ボール１０６０の径を大きくしなければならず、狭ピッチ化すると半田ボール１０６０が接触する恐れがあるので、狭ピッチ化が困難であった。
【０００６】
また、小型化、狭ピッチ化を行うために、電子装置を他の回路基板に接続する方法としてランドに直接半田付けを行うＬＧＡ（ｌａｎｄ  ｇｒｉｄ  ａｒｒａｙ）という方法がある。
【０００７】
図３４は端子構造がＬＧＡ構造とされた電子装置の一例の構成図を示す。
【０００８】
ＬＧＡ構造の電子装置２０００は、多層セラミック基板２０１０、ＩＣチップ２０２０、チップ部品２０３０、シールドケース２０４０から構成されている。
【０００９】
多層セラミック基板２０１０の上面には、ＩＣチップ２０２０がＡｕバンプ２０５０により接続されるとともに、チップ部品２０３０が半田付けされている。また、多層セラミック基板２０１０の上面は、シールドケース２０４０によりシールドされている。
【００１０】
多層セラミック基板２０１０の下面には、ランド２０６０が形成されており、このランド２０６０を他の回路基板に半田付けすることにより、電子装置２０００が他の回路基板に接続される構成とされていた。
【００１１】
一方、多層セラミック基板２０１０は、セラミックシートを焼成することにより成形されており、焼成時に収縮し、歪みが発生し易い。このため、多層セラミック基板２０１０と他の回路基板との接続状態を目視により確認したいという要求があった。しかし、ランド２０６０を他の回路基板に半田付けすると、多層セラミック基板２０１０と他の回路基板とが密着して半田付けされる。このため、多層セラミック基板２０１０と他の回路基板との接続状態を目視することができなかった。
【００１２】
このため、図３４に示すよな電子装置２０００の場合、ランド２０６０を多層セラミック基板２０１０の側面に延長させる、いわゆる、キャスタレーションを付けて側面で半田付けの確認を行うようにしていた。
【００１３】
ここで、キャスタレーション付きの多層セラミック基板の作成方法について説明する。
【００１４】
図３５はキャスタレーション付き多層セラミック基板の作成方法を説明するための図を示す。図３５（Ａ）は単体検査を行わない場合、図３５（Ｂ）は単体検査を行う場合の集合基板の平面図を示す。
【００１５】
多層セラミック基板は、通常、図３５に示すように集合基板３０１０として作成される。このとき、効率よく多層セラミック基板を切り出す場合、図３５（Ａ）に示すように隣接する多層セラミック基板３１１０の間に切断線３１３０を設定し、切断線３１３０上に隣接する多層セラミック基板３１１０で共通にキャスタレーション３１２０を形成していた。図３５（Ａ）に示すようにキャスタレーション３１２０を形成すると、集合基板３０１０の状態で配線の接続検査を行おうとする場合、キャスタレーション３１２０により隣接する多層セラミック基板３１１０の電極が接続された状態であるので、単体検査が行えない。
【００１６】
また、集合基板３０１０の状態で単体検査を行おうとすると、図３５（Ｂ）に示すように隣接する多層セラミック基板３１１０の間に捨て基板３１４０が形成され、各キャスタレーション３１２０が一つの電極に対応するように切断線３１３０を設定していた。図３５（Ｂ）のように構成することにより、集合基板３０１０の状態で各多層セラミック基板３１１０の単体検査は可能となるが、捨て基板３１４０が発生するため、製造効率が悪かった。
【００１７】
このため、多層セラミック基板に突起を形成して電極とすることにより、キャスタレーションを形成しないで、接続を目視でできる構成が検討されている。
【００１８】
多層セラミック基板に突起を形成する方法としては、従来、複数の未焼成のセラミックシートを積層し、積層された未焼成のセラミックシートに、所望の位置に穴が形成された収縮抑制用グリーンシートを積層して、圧力をかけながら焼成することにより穴が形成された位置に突起を形成する方法が提案されていた（特許文献１）。
【００１９】
【特許文献１】
特開２００１−１１１２２３号公報
【００２０】
【発明が解決しようとする課題】
しかるに、多層セラミック基板にＩＣチップを接続するときに半田バンプを用いる場合には、あるいは、多層セラミック基板を、半田ボールを用いて他の回路基板に接続する場合には、端子が狭ピッチ化されると、半田ボールを小径とする必要がある。半田ボールの小径化には限界があり、接続に半田ボールを用いると、小型化に限界があった。また、図３３に示すように多層セラミック基板の外部回路基板と対向する面にＩＣチップを搭載しようとすると、半田ボールの径をＩＣチップの厚さ以上に厚くする必要がある。この場合、半田ボールの径が大きいので、半田ボールの溶着が不安定となり、多層セラミック基板が傾いて実装され、実装状態が不安定になるなどの恐れがあった。
【００２１】
また、多層セラミック基板は複数枚のセラミックシートを積層して焼成するため、反りうねりが発生する。多層セラミック基板をＬＧＡにより他の回路基板に接続しようとすると、多層セラミック基板の端子と他の回路基板の端子との間の接続が不安定になり、オープン不良が生じやすい。また、この場合、研磨などを行うことで接続を安定させることはできるが、コスト的に実用的ではなかった。
【００２２】
また、焼成時に穴を用いて変形させて、バンプに変わる突起を形成する多層セラミック基板では、焼成時に穴によりセラミックシートを歪ませているので、焼成後も歪んだ状態となり、安定した接触が得られない。また、突起部分は歪んだ状態で焼成されているので、衝撃などにより容易に破損する恐れがある。
【００２３】
本発明は上記の点に鑑みてなされたもので、小型化、低背化が可能であるとともに、製造効率及び接続安定性が良好な回路基板及びそれを用いた電子装置並びにその製造方法を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明は、ビア及び配線パターンが形成された未焼成の複数の基板シートを積層し、形成する突出導電部の高さに応じた深さで、かつ、該突出導電部のパターンに応じたパターンで形成された凹部に、導電材が埋め込まれた押え板により前記積層された複数の基板シートに押圧し、焼成することにより、複数の基板シートを一体化し、一体化された複数の基板シートから押え板を剥離することにより基板表面から、少なくとも導電膜の膜厚より大きく突出して、形成された突出導電部を有する回路基板を製造し、これによって、電子装置を構成することを特徴とする。
【００２５】
本発明によれば、突出導電部によりＩＣなどの電子部品を、半田バンプを設けることなく回路基板に接続することができ、よって、電子部品と回路基板との間隙の精度を確保でき、これによって、電子部品と回路基板との間隙を狭く設定できるので、低背化が可能となる。
【００２６】
【発明の実施の形態】
図１は本発明の電子装置の第１実施例の斜視図、図２は本発明の電子装置の第１実施例の断面図を示す。
【００２７】
本実施例の電子装置１は、例えば、Ｂｌｕｅｔｏｏｔｈ、無線ＬＡＮ（ｌｏｃａｌ  ａｒｅａ  ｎｅｔｗｏｒｋ）などの無線通信を行うための送受信ユニットであり、パーソナルコンピュータなどの情報処理装置に搭載されて、装置間のデータ通信に用いられる。なお、本発明の電子装置は、送受信ユニットに限定されるものではなく、積層基板を用いた電子装置一般に適用可能である。
【００２８】
電子装置１は、プリント配線板１１上に、アンテナ１２、高周波モジュール１３、電子部品１４などを半田付けなどによって、搭載した構成とされている。
【００２９】
アンテナ１２で受信した信号は、プリント配線板１１の配線を介して高周波モジュール１３に供給される。高周波モジュール１３は、受信時にはアンテナ１２で受信した信号に復調して、元のデータを復元する。高周波モジュール１３で復元されたデータは、プリント配線板１１を介して情報処理装置に供給される。また、高周波モジュール１３は、送信時には情報処理装置からプリント配線板１１を介して供給された送信データにより送信用搬送波を変調する。高周波モジュール１３で変調された送信信号は、プリント配線板１１を介してアンテナ１２に供給され、中空に放射される。
【００３０】
ここで、高周波モジュール１３の構成について説明する。
【００３１】
図３は高周波モジュール１３の分解斜視図、図４は高周波モジュール１３の断面図を示す。
【００３２】
高周波モジュール１３は、多層セラミック基板２１、ＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）チップ２２、電子部品２３、シールドケース２４から構成されている。
【００３３】
多層セラミック基板２１は、各々に配線及びビアのパターンが形成された５〜１０層のセラミック板が一体に焼成された構成とされている。なお、多層セラミック基板２１の製造方法について後で図面を用いて説明する。
【００３４】
多層セラミック基板２１の上面には、突起電極３１、接続パッド３２、配線パターン３３が形成されている。突起電極３１は、ＩＣチップ２２を搭載するための端子であり、多層セラミック基板２１の上面から上方、矢印Ｚ１方向に、数十μｍ〜数百μｍ程度、突出して形成されている。なお、突起電極３１は、少なくとも接続パッド３２、配線パターン３３などの導電膜の膜厚より厚く形成される。
【００３５】
また、突起電極３１は、ＩＣチップ２２の接続パッドに対応した位置、及び、パターンに応じた位置及びパターンで高精度に配置されている。突起電極３１は、ＩＣチップ２２の接続パッドが半田付け、あるいは、溶着される。突起電極３１によりＩＣチップ２２には、半田ボールなどを設ける必要がなくなる。よって、ＩＣチップ２２は、接続パッドの配置を半田ボールの径を考慮することなく設定できるため、半田ボールで接続する場合に比べて狭ピッチ化することができる。
【００３６】
また、突起電極３１により多層セラミック基板２１とＩＣチップ２２との間に間隙により、多層セラミック基板２１とＩＣチップ２２との接続の状態を目視し、確認することができる。
【００３７】
また、多層セラミック基板２１の上面に設けられた接続パッド３２は、チップ抵抗、チップコンデンサなどの電子部品２３を接続するための導電パターンである。さらに、配線パターン３３は、突起電極３１及び接続パッド３２を接続するための導電膜からなる配線パターンである。
【００３８】
多層セラミック基板２１の下面には、プリント配線板１１との接続を行うための突起電極４１が形成されている。突起電極４１は、多層セラミック基板２１の多層セラミック基板２１の下面から下方、矢印Ｚ２方向に、数十μｍ〜数百μｍ突出した構成とされ、ビア５１及び多層セラミック基板２１の内部配線パターン５２を介して上面の配線パターン３３あるいは上面突起電極３１に接続されている。なお、突起電極４１は、突起電極３１と同様に少なくとも接続パッド３２、配線パターン３３などの導電膜の膜厚より厚く形成される。なお、突起電極４１は、プリント配線板１１との接続に用いられる。
【００３９】
多層セラミック基板２１の上面に搭載されるＩＣチップ２２は、高周波の信号を処理するために、多層セラミック基板２１の上面はシールドケース２４により閉蓋される。シールドケース２４は、例えば、金属板を凹状にプレス加工したものであり、その平面形状は略四角形であり、各角部に切欠面２４ａを有する。この切欠面２４ａは多層セラミック基板２１の上面の接地パターンに半田付けされ、シールドケース２４が固定される。
【００４０】
次に、多層セラミック基板２１の製造方法について説明する。
【００４１】
図５は多層セラミック基板２１の焼成時の分解斜視図、図６は多層セラミック基板２１の焼成時の断面図である。
【００４２】
多層セラミック基板２１は、ＬＴＣＣ（ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ  ｃｏ−ｆｉｒｅｄ  ｃｅｒａｍｉｃ）と呼ばれる焼成方法により形成される。
【００４３】
ＬＴＣＣでは、まず、ｎ層の未焼成のセラミックシート６１−１〜６１−ｎを積層する。積層される未焼成のセラミックシート６１−１〜６１−ｎは、いわゆる、グリーンシートと呼ばれるものであり、１０００℃以下で焼成可能な材料から構成される。このため、材料には、絶縁材として８００℃以下の軟化点を有するガラスを含むことが望ましい。
【００４４】
このとき、未焼成のセラミックシート６１−１〜６１−ｎには、ビア５１用の穴が形成されるとともに、接続パッド３２、ビア５１、配線パターン３３、５２に対応する導電パターンが銅、銀などからなる導体ペーストにより印刷されている。
【００４５】
上記、未焼成のセラミックシート６１−１〜６１−ｎを積層し、収縮抑制用セラミックシート６２、６３で挟持して、焼成を行う。
【００４６】
収縮抑制用セラミックシート６２、６３は、多層セラミック基板２１を構成するセラミックシート６１−１〜６１−ｎの焼成温度より高い焼成温度を有する材料が用いられる。例えば、アルミナに代表される１０００℃では焼成しない材料が用いられる。アルミナなどの１０００℃で焼成しない材料が１０００℃以下で焼かれると、その有機バインダが飛散し、アルミナ多孔質状態となり、容易に除去可能な状態となる。
【００４７】
ここで、収縮抑制用セラミックシート６２について説明する。
【００４８】
図７は収縮抑制用セラミックシート６２の斜視図、図８は収縮抑制用セラミックシート６２の断面図を示す。
【００４９】
収縮抑制用セラミックシート６２は、基板シート７１、突起電極形成用シート７２の２層構造となっている。基板シート７１は、略１ｃｍ程度の平板状のセラミックシートから構成され、セラミックシート６１−１〜６１−ｎに均一に押圧力を印加するためのシートである。また、突起電極形成用シート７２は、突起電極３１の高さ程度の厚さを有するセラミックシートから構成され、図７（Ａ）、図８（Ａ）に示すように突起電極３１の位置及び形状に対応した穴部１０１が形成されている。穴部１０１には、図７（Ｂ）、図８（Ｂ）に示すようにスキージなどにより導体ペースト１１１が埋め込まれる。導体ペースト１１１は、例えば、銀Ａｇ、銅Ｃｕ、金Ａｕ、プラチナＰｔ、鉛Ｐｂ、タングステンＷ、モリブデンＭｏ、及び、その合金から構成される。この穴部１０１に埋め込まれた導体ペーストが焼成後、突起電極３１を形成する。
【００５０】
収縮抑制用セラミックシート６３は、収縮抑制用セラミックシート６２と同様な構成とされており、基板シート９１、突起電極形成用シート９２の２層構造とされている。基板シート９１は、略１ｃｍ程度の平板状のセラミックシートから構成され、セラミックシート６１−１〜６１−ｎの下面側に均一に押圧力を印加するためのシートである。また、突起電極形成用シート９２は、突起電極４１の高さ程度の厚さを有するセラミックシートから構成され、突起電極４１の位置及び形状に対応した穴部１０１が形成されている。穴部１０１には、スキージ１１２などにより導体ペースト１１１が埋め込まれる。導体ペースト１１１は、例えば、銀Ａｇ、銅Ｃｕ、金Ａｕ、プラチナＰｔ、鉛Ｐｂ、タングステンＷ、モリブデンＭｏ、及び、その合金から構成される。この穴部１０１に埋め込まれた導体ペーストが焼成後、突起電極４１を形成する。
【００５１】
上記構成の収縮抑制用セラミックシート６２、６３によりセラミックシート６１−１〜６１−ｎを挟持して焼成が行われる。なお、焼成は、１０００℃以下の温度で行われる。焼成時には、収縮抑制用セラミックシート６２、６３によりセラミックシート６１−１、６１−ｎの収縮ストレスが抑制され、突起電極３１、４１は位置、高さ、大きさが管理された状態で焼成できる。
【００５２】
収縮抑制用セラミックシート６２、６３は、焼成温度が１０００℃以上であるので、焼成後、収縮抑制用セラミックシート６２、６３は、焼成されておらず、容易に除去可能となる。焼成後の収縮抑制用セラミックシート６２、６３の状態は、前述した通り、１０００℃程度の温度で焼成され、有機バインダが飛散し、未焼成の状態でアルミナ多孔質状態となっている。一方、セラミックシート６１−１〜６１−ｎは、焼成され、互いに溶着し、収縮抑制用セラミックシート６２、６３に比べて硬質になっている。また、収縮抑制用セラミックシート６２、６３に埋め込まれた導体ペースト１１１は、溶融し、穴部１０１の形状で固化され、突起電極３１、４１を形成している。この突起電極３１、４１も収縮抑制用セラミックシート６２、６３に比べて硬質になっている。このように、セラミックシート６１−１〜６１−ｎ、突起電極３１、４１より軟質の収縮抑制用セラミックシート６２、６３だけを選択的に除去することが可能である。収縮抑制用セラミックシート６２、６３を除去する方法としては、例えば、湿式ホーニング法、サンドブラスト法、超音波振動法などがある。湿式ホーニング法は、収縮抑制用セラミックシート６２、６３にブラシなどの除去用部材を接触させ、接触部に水や有機溶媒を供給しつつ、除去用部材に回転と往復運動を与えることにより、収縮抑制用セラミックシート６２、６３を除去する方法である。また、サンドブラスト法は、硬質の小粒子を収縮抑制用セラミックシート６２、６３に高速度で衝突させて、収縮抑制用セラミックシート６２、６３を除去する方法である。また、超音波振動法は、焼成されたセラミックシート６１−１〜６１−ｎに超音波振動を与えることにより収縮抑制用セラミックシート６２、６３を除去する方法である。
【００５３】
このとき、以上のような方法により収縮抑制用セラミックシート６２、６３が除去される。
【００５４】
図９は収縮抑制用セラミックシート６２、６３が除去された後の多層セラミック基板２１の斜視図、図１０は収縮抑制用セラミックシート６２、６３が除去された後の多層セラミック基板２１の断面図を示す。
【００５５】
図９、図１０に示すように収縮抑制用セラミックシート６２、６３が除去されることにより、図９、図１０に示すように突起電極３１が多層セラミック基板２１の上面から上方、矢印Ｚ１方向に突出し、突起電極４１が多層セラミック基板２１の下面から下方、矢印Ｚ２方向に突出した構造の多層セラミック基板２１が得られる。
【００５６】
なお、本実施例では、突起電極３１、４１は、ＩＣチップ２２、プリント配線板１１を接続するための端子として用いたが、シールドケース２４の位置決めに用いることもできる。
【００５７】
図１１は多層セラミック基板２１の第１変形例の斜視図、図１２は多層セラミック基板２１の第１変形例の要部の構成図を示す。同図中、図９、図１０と同一構成部分には同一符号を付し、その説明は省略する。
【００５８】
本変形例の多層セラミック基板１２１は、その四隅にシールドケース２４を位置決めするための突起導電部１３１、１３２を有する。突起導電部１３１、１３２は、突起電極３１、４１と同様な工程により作成される。
【００５９】
突起導電部１３１は図１２に示すようにシールドケース２４を装着したときに、シールドケース２４の切欠面２４ａの外面側に当接する位置に形成され、突起導電部１３２は図１２に示すようにシールドケース２４を装着したときに、シールドケース２４の切欠面２４ａの内面側に当接する位置に形成されている。また、突起導電部１３１、１３２は、多層セラミック基板１２１の配線パターン３２又はビア５１により接地ラインに接続されている。
【００６０】
シールドケース２４を突起導電部１３１と突起導電部１３２との間に挿入することにより、シールドケース２４の四隅が多層セラミック基板１２１に対して位置決めされる。シールドケース２４を位置決めした後、突起導電部１３１とシールドケース２４とを半田１３３により半田付けすることによりシールドケース２４は、多層セラミック基板１２１に固定されるとともに、接地ラインに接続される。
【００６１】
本変形例によれば、シールドケース２４を多層セラミック基板１２１に対して容易に位置決めできるため、その後の半田付けなどを容易に行え、製造効率を向上させることができる。
【００６２】
また、シールドケース２４を位置決めするための突起導電部の配置は、第１変形例の構成に限定されるものではなく、シールドケース２４の内側にのみ植設するようにしてもよい。
【００６３】
図１３は多層セラミック基板２１の第２変形例の斜視図、図１４は多層セラミック基板２１の第２変形例の要部の構成図を示す。同図中、図９、図１０と同一構成部分には同一符号を付し、その説明は省略する。
【００６４】
本実施例の多層セラミック基板１４１は、その四隅にシールドケース２４を位置決めするための突起導電部１５１、１５２を有する。突起導電部１５１、１５２は、突起電極３１、４１と同様な工程により作成される。
【００６５】
突起導電部１５１は図１４に示すようにシールドケース２４を装着したときに、シールドケース２４の角部の切欠面２４ａの一方の角部に当接する位置に形成され、突起導電部１５２は図１４に示すようにシールドケース２４を装着したときに、シールドケース２４の角部の切欠面２４ａの他方の角部に当接する位置に形成されている。また、突起導電部１５１、１５２は、多層セラミック基板２１の配線パターン３２又はビア５１により接地ラインに接続されている。なお、突起導電部１５１、１５２は、接地ラインに接続されなくてもよい。
【００６６】
シールドケース２４を突起導電部１３１と突起導電部１３２との間に挿入することにより、シールドケース２４の四隅が多層セラミック基板１４１に対して位置決めされる。シールドケース２４を位置決めした後、シールドケース２４を接地ラインに接続された配線パターン１５４に半田１５３により半田付けすることにより、シールドケース２４は多層セラミック基板１４１に固定されるとともに、接地ラインに接続される。
【００６７】
本変形例によれば、シールドケース２４を多層セラミック基板２１に対して容易に位置決めできるため、その後の半田付けなどを容易に行え、製造効率を向上させることができる。
【００６８】
また、シールドケース２４を位置決めするための突起導電部の形状は、第１、第２変形例の形状に限定されるものではなく、楕円形状としてもよい。
【００６９】
図１５は多層セラミック基板２１の第３変形例の斜視図、図１６は多層セラミック基板２１の第３変形例の要部の構成図を示す。同図中、図９、図１０と同一構成部分には同一符号を付し、その説明は省略する。
【００７０】
本実施例の多層セラミック基板１６１は、その四隅にシールドケース２４を位置決めするための突起導電部１７１を有する。突起導電部１７１は、その横断面形状が略楕円形状をなし、その横軸がシールドケース２４の切欠面２４ａに長軸が略平行となるように配置されており、突起電極３１、４１と同様な工程により作成される。
【００７１】
突起導電部１７１は図１４に示すようにシールドケース２４を装着したときに、シールドケース２４の角部の切欠面２４ａにその側面が当接する位置に形成されている。突起導電部１７１は、多層セラミック基板１６１の配線パターン３２又はビア５１により接地ラインに接続されている。なお、突起導電部１７１は、接地ラインに接続されている必要はない。
【００７２】
シールドケース２４をその切欠面２４ａの内面に突起導電部１７１が位置するように装着することにより、シールドケース２４の四隅が多層セラミック基板１６１に対して位置決めされる。シールドケース２４を位置決めした後、シールドケース２４を接地ラインに接続された配線パターン１７３に半田１７２により半田付けすることによりシールドケース２４は、多層セラミック基板１６１に固定されるとともに、接地ラインに接続される。
【００７３】
また、突起導電部を多層セラミック基板の周縁部に板状に連続して形成することにより、突起導電部により多層セラミック基板上にシールドケースの側板を一体に形成するようにしてもよい。
【００７４】
図１７は多層セラミック基板２１の第４変形例の斜視図、図１８は多層セラミック基板２１の第４変形例の要部の構成図を示す。同図中、図９、図１０と同一構成部分には同一符号を付し、その説明は省略する。
【００７５】
本実施例の多層セラミック基板１８１は、その周縁部に突起導電部１９１が板状に連続して形成されている。突起導電部１９１は、突起電極３１、４１と同様な工程により作成されるが、突起電極３１、４１より高く形成され、シールドケースの側板を形成している。突起導電部１９１の上には、略平板状の導電板２１３が載置され、半田付けすることによりシールドケースとする。なお、突起導電部１９１は、ビアなどにより接地ラインに接続されている。
【００７６】
ここで、突起導電部１９１を形成するための収縮抑制用セラミックシート２０１の構造について説明する。
【００７７】
図１９は収縮抑制用セラミックシート２０１の構成図を示す。
【００７８】
収縮抑制用セラミックシート２０１は、突起導電部１９１の高さｈ２より厚いセラミックシートから構成され、未焼成セラミックシート６１−１〜６１−ｎと対向する面に高さｈ１程度の突起電極３１を形成するための深さｄ１程度の穴部２１１及び高さｈ２程度の突起導電部１９１を形成するための深さｄ２（＞ｄ１）程度の溝部２１２が切削加工、あるいは、エッチングなどにより形成される。穴部２１１及び溝部２１２には、導体ペースト１１１が埋め込まれる。なお、図７、図８に示すようにセラミックシートを積層して形成するようにしてもよい。
【００７９】
図２０に穴部２１１及び溝部２１２を複数のセラミックシートを積層して形成する収縮抑制用セラミックシート２０１の分解斜視図を示す。
【００８０】
収縮抑制用セラミックシート２０１は、基板シート２２１、中間シート２２２、対向面シート２２３から構成される。基板シート２２１は、平板状をなし、セラミックシート６１−１〜６１−ｎに均一に力を印加するために設けられる。中間シート２２２は、突起導電部１９１の高さｈ２と突起電極３１の高さｈ１との差（ｈ２−ｈ１）程度の厚さであり、溝部２１２ａが形成され、基板シート２２１の上に積層される。溝部２１２ａは、中間シート２２２を矢印Ｚ方向に貫通して形成されており、突起導電部１９１の上部を形成するためのものである。
【００８１】
また、対向面シート２２３は、穴部２１１の深さｄ１程度の厚さであり、溝部２１２ｂ及び穴部２１１が形成され、中間シート２２２の上に積層される。溝部２１２ｂは、対向面シート２２３を矢印Ｚ方向に貫通して形成されており、突起電極部１９１の下部を形成するためのものである。さらに、穴部２１１は、対向面シート２２３を矢印Ｚ方向に貫通して形成されており、突起電極部３１を形成するものである。
【００８２】
上記構成の収縮抑制用セラミックシート２０１を未焼成セラミックシート６１−１〜６１−ｎに積層して焼成することにより、穴部２１１に埋め込まれた導電ペース１１１及び溝部２１２に埋め込まれた導電ペースト１１１が固化して、図１７に示すように突起電極３１、及び、突起導電部１９１が形成された多層セラミック基板１８１が成形される。
【００８３】
多層セラミック基板１８１の接続パッド３２上に電子部品２３が搭載され、突起電極３１にＩＣチップ２２が搭載された後、導電板２１３により突起導電部１９１の上部開口部１９１ａが閉蓋される。導電板２１３は、その周囲が突起導電部１９１と半田付けされる。以上により、突起導電部１９１と導電板２１３とによりシールドケースが構成される。
【００８４】
また、本実施例では、突起電極３１をＩＣチップ２２の接続電極として用いているが、チップ抵抗やチップコンデンサ、チップインダクタなどの電子部品を積層して搭載する際の端子として用いるようにしてもよい。
【００８５】
図２１は高周波モジュール１３の第１変形例の斜視図、図２２は高周波モジュール１３の第１変形例の構成図を示す。同図中、図３、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００８６】
本変形例の高周波モジュール３０１は、突起電極３１１、３１２を含む構成とされている。突起電極３１１、３１２は、多層セラミック基板２１の上面側に突起電極３１に隣接して、突起電極３１より高く形成されている。なお、突起電極３１１、３１２は、突起電極３１と同じ方法により形成される。
【００８７】
まず、チップ抵抗、チップコンデンサ、チップインダクタなどの電子部品からなるチップ部品３２１が接続パッド３３１、３３２に半田３４１により半田付けされる。チップ部品３２２は、チップ抵抗、チップコンデンサ、チップインダクタなどの電子部品からなり、チップ部品３２１の上に直交して積み重ねて、半田３４１により突起電極３１１、３１２に半田付けされる。
【００８８】
本変形例によれば、チップ抵抗、チップコンデンサ、チップインダクタなどの電子部品を積み重ねて搭載することができるため、小型化が可能となる。
【００８９】
また、チップ抵抗やチップコンデンサ、チップインダクタなどの電子部品を積み重ねて抵抗値、容量値などを調整するようにしてもよい。
【００９０】
図２３は高周波モジュール１３の第２変形例の斜視図、図２４は高周波モジュール１３の第２変形例の構成図を示す。同図中、図３、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００９１】
本変形例の高周波モジュール４０１は、突起電極４１１、４１２を含む構成とされている。突起電極４１１、４１２は、多層セラミック基板２１の上面側に突起電極３１に隣接して、突起電極３１より高く形成されている。なお、突起電極４１１、４１２は、突起電極３１と同じ方法により形成される。
【００９２】
チップ抵抗、チップコンデンサ、チップインダクタなどの電子部品からなるチップ部品４２１は突起電極４１１、４１２の間に配置され、チップ部品４２１と突起電極４１１、４１２とが半田４４１により半田付けされる。
【００９３】
回路測定の結果、調整が必要な場合には、チップ部品４２２をチップ部品４２１に積層して、突起電極４１１、４１２の間に配置し、半田４４１により半田付けすることによりチップ部品４２１とチップ部品４２２との並列回路が構成され、抵抗、キャパシタンス、インダクタンスを変更できるため、回路の調整が可能となる。
【００９４】
図２５は突起電極４１１と突起電極４１２との間の等価回路図を示す。図２５（Ａ）は抵抗を調整する場合、図２５（Ｂ）はキャパシタンスを調整する場合、図２５（Ｃ）はインダクタンスを調整する場合の等価回路を示す。
【００９５】
まず、突起電極４１１と突起電極４１２との間に抵抗を介在させる場合について説明する。このとき、チップ部品４２１、４２２はチップ抵抗であり、図２５（Ｂ）においてチップ部品４２１が抵抗Ｒ１、チップ部品４２２が抵抗Ｒ２とすると、チップ部品４２１を搭載した場合には、突起電極４１１と突起電極４１２との間の抵抗はＲ１となる。また、チップ部品４２１の上にチップ部品４２２を追加して搭載することにより突起電極４１１と突起電極４１２との間の抵抗は抵抗Ｒ１と抵抗Ｒ２との並列合成抵抗となる。
【００９６】
また、突起電極４１１と突起電極４１２との間にキャパシタンスを介在させる場合について説明する。このとき、チップ部品４２１、４２２はチップコンデンサであり、図２５（Ｂ）においてチップ部品４２１がキャパシタンスＣ１、チップ部品４２２がキャパシタンスＣ２とすると、チップ部品４２１を搭載した場合には、突起電極４１１と突起電極４１２との間のキャパシタンスはＣ１となる。チップ部品４２１の上にチップ部品４２２を追加して搭載することにより突起電極４１１と突起電極４１２との間のキャパシタンスはキャパシタンスＣ１とキャパシタンスＣ２との並列合成キャパシタンスとなる。
【００９７】
さらに、突起電極４１１と突起電極４１２との間にインダクタンスを介在させる場合について説明する。このとき、チップ部品４２１、４２２はチップインダクタであり、図２５（Ｃ）においてチップ部品４２１がインダクタンスＬ１、チップ部品４２２がインダクタンスＬ２とすると、チップ部品４２１を搭載した場合には、突起電極４１１と突起電極４１２との間のインダクタンスはＬ１となる。また、チップ部品４２１の上にチップ部品４２２を追加して搭載することにより突起電極４１１と突起電極４１２との間のインダクタンスはインダクタンスＬ１とインダクタンスＬ２との並列合成インダクタンスとなる。
【００９８】
本変形例によれば、小さいスペースで突起電極間の抵抗、キャパシタンス、インダクタンスなどの値を調整することができる。これによって、チップ部品の増減により、電圧レベルの調整や、発振回路の発振周波数やフィルタの周波数特性などの微調整が可能となる。
【００９９】
なお、突起電極を用いて平板状の電子部品を立てて配置するようにしてもよい。
【０１００】
図２６は高周波モジュール１３の第３変形例の斜視図、図２７は高周波モジュール１３の第３変形例の構成図を示す。同図中、図３、図４と同一構成部分には同一符号を付し、その説明は省略する。
【０１０１】
本変形例の高周波モジュール５０１は、突起電極５１１、５１２を含む構成とされている。突起電極５１１、５１２は、多層セラミック基板２１の上面側に突起電極３１に隣接して形成されている。なお、突起電極５１１、５１２は、突起電極３１と同じ方法により形成される。
【０１０２】
チップ部品５２１は略平板状をなし、その表面及び裏面に電極が形成されている。チップ部品５２１はその表裏面が突起電極５１１、５１２により挟持され、半田５４１により半田付けされる。
【０１０３】
なお、突起電極を複数設け、ＩＣチップを縦型に配置するようにしてもよい。
【０１０４】
図２８は高周波モジュール１３の第４変形例の斜視図、図２９は高周波モジュール１３の第４変形例の構成図を示す。同図中、図３、図４と同一構成部分には同一符号を付し、その説明は省略する。
【０１０５】
本変形例の高周波モジュール６０１は、突起電極６１１−１〜６１１−ｎ、６１２−１〜６１２−ｎを含む構成とされている。突起電極６１１−１〜６１１−ｎ、６１２−１〜６１２−ｎは、多層セラミック基板２１の上面側に突起電極３１に隣接して形成されている。なお、突起電極６１１−１〜６１１−ｎ、６１２−１〜６１２−ｎは、突起電極３１と同じ方法により形成される。
【０１０６】
突起電極６１１−１〜６１１−ｎと突起電極６１２−１〜６１２−ｎとの間にはＩＣチップ６２１が垂直方向に立てて搭載される。ＩＣチップ６２１には、その表面に電極６３１−１〜６３１−ｎが形成され、裏面に電極６３２−１〜６３２−ｎが形成されている。ＩＣチップ６２１は電極６３１−１〜６３１−ｎが突起電極６１１−１〜６１１−ｎに対向して配置され、電極６３２−１〜６３２−ｎが突起電極６１２−１〜６１２−ｎに対向して配置され、半田６４１により半田付けされる。
【０１０７】
図３０は高周波モジュール１３の第５変形例の斜視図、図３１は高周波モジュール１３の第５変形例の構成図を示す。同図中、図３、図４と同一構成部分には同一符号を付し、その説明は省略する。
【０１０８】
本変形例の高周波モジュール７０１は、突起電極３１により多層セラミック基板２１とＩＣチップ２２との間に生じた間隙に、チップ部品７１１を搭載した構成とされている。チップ部品７１１は、多層セラミック基板２１のＩＣチップ２２の下部に形成された接続パッド７２１に半田付けされる。また、高周波モジュール７０１には、突起電極３１を囲むように突起部７１２が形成されている。この突起部７１２は、チップ部品７１１の封止やＩＣチップ２２を固定するための接着剤７１３が周囲に流れ出るのを防止するための障壁として用いられている。突起部７１２は、突起電極３１と同じ工程で作成される。
【０１０９】
突起電極３１により、多層セラミック基板２１とＩＣチップ２２との間に生じた間隙にチップ部品７１１を搭載することにより多層セラミック基板２１に高密度に部品を搭載できるため、多層セラミック基板２１の平面サイズを小型化できる。これによって高周波モジュール１３を小型化できる。さらに、高周波モジュール１３の小型化により、電子装置１を小型化できる。
【０１１０】
図３２は高周波モジュール１３の第６変形例の構成図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
【０１１１】
本変形例の高周波モジュール８０１は、突起電極４１と多層セラミック基板２１との間の間隙に、ＩＣチップ８１１を搭載した構成とされている。ＩＣチップ８１１は、多層セラミック基板２１の下面に形成された接続パッド８１２にＡｕバンプにより接続される。本変形例によれば、多層セラミック基板２１の下面にＩＣチップ８１１を搭載できるため、高密度に電子部品を実装できる。
【０１１２】
なお、本実施例では、突起電極及び突起導電部の断面形状を円形あるいは楕円形状にしたが、これに限定されるものではなく、四角形、三角形など多角形にしてもよい。
【０１１３】
なお、上記実施例では、説明を簡単にするために、多層セラミック基板２１を単体で製造する場合について説明したが、通常は図３５（Ａ）を用いて説明したように集合基板で作成され、後で切り出されるものである。なお、本実施例の場合、図３５（Ｂ）に示すような捨て基板は不要であり、図３５（Ａ）に示すように切り出しが可能である。また、各多層セラミック基板２１の突起電極４１は互いに独立して形成されるため、各多層セラミック基板２１単独で検査が可能となる。
【０１１４】
【発明の効果】
上述の如く、本発明によれば、突出導電部によりＩＣなどの電子部品を、半田バンプを設けることなく回路基板に接続することができ、よって、電子部品と回路基板との間隙の精度を確保でき、これによって、電子部品と回路基板との間隙を狭く設定できるので、低背化が可能となる等の特長を有する。
【図面の簡単な説明】
【図１】本発明の電子装置の第１実施例の斜視図である。
【図２】本発明の電子装置の第１実施例の断面図である。
【図３】高周波モジュール１３の分解斜視図である。
【図４】高周波モジュール１３の断面図である。
【図５】多層セラミック基板２１の焼成時の分解斜視図である。
【図６】多層セラミック基板２１の焼成時の断面図である。
【図７】収縮抑制用セラミックシート６２の斜視図である。
【図８】収縮抑制用セラミックシート６２の断面図である。
【図９】収縮抑制用セラミックシート６２、６３が除去された後の多層セラミック基板２１の斜視図である。
【図１０】収縮抑制用セラミックシート６２、６３が除去された後の多層セラミック基板２１の断面図である。
【図１１】多層セラミック基板２１の第１変形例の斜視図である。
【図１２】多層セラミック基板２１の第１変形例の要部の構成図である。
【図１３】多層セラミック基板２１の第２変形例の斜視図である。
【図１４】多層セラミック基板２１の第２変形例の要部の構成図である。
【図１５】多層セラミック基板２１の第３変形例の要部の構成図である。
【図１６】多層セラミック基板２１の第３変形例の斜視図である。
【図１７】多層セラミック基板２１の第４変形例の斜視図である。
【図１８】多層セラミック基板２１の第４変形例の要部の構成図である。
【図１９】収縮抑制用セラミックシート２０１の構成図である。
【図２０】穴部２１１及び溝部２１２を複数のセラミックシートを積層して形成する収縮抑制用セラミックシート２０１の分解斜視図である。
【図２１】高周波モジュール１３の第１変形例の斜視図である。
【図２２】高周波モジュール１３の第１変形例の構成図である。
【図２３】高周波モジュール１３の第２変形例の斜視図である。
【図２４】高周波モジュール１３の第２変形例の構成図である。
【図２５】突起電極４１１と突起電極４１２との間の等価回路図である。
【図２６】高周波モジュール１３の第３変形例の斜視図である。
【図２７】高周波モジュール１３の第３変形例の構成図である。
【図２８】高周波モジュール１３の第４変形例の斜視図である。
【図２９】高周波モジュール１３の第４変形例の構成図である。
【図３０】高周波モジュール１３の第５変形例の斜視図である。
【図３１】高周波モジュール１３の第５変形例の構成図である。
【図３２】高周波モジュール１３の第６変形例の構成図である。
【図３３】端子構造がＢＧＡ構造とされた電子装置の一例の構成図である。
【図３４】端子構造がＬＧＡ構造とされた電子装置の一例の構成図である。
【図３５】キャスタレーション付き多層セラミック基板の作成方法を説明するための図である。
【符号の説明】
１  電子装置
１１  回路基板、１２  アンテナ、１３  高周波モジュール
１４  電子部品
２１  多層セラミック基板、２２  ＩＣチップ、２３  チップ部品
２４  シールドケース
３１、４１  突起電極、３２  接続パッド、３３  配線パターン
６１−１〜６１−ｎ  セラミックシート
６２、６３  収縮抑制用セラミックシート
７１、９１  基板シート、７２、９２  突起電極形成用シート
１０１  穴部、１１１  導電ペースト
【図１】
2004356527.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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