(57)【要約】【課題】回路規模が縮小でき、且つ、消費電流の削減ができるミキサー回路を提供する。【解決手段】掛け算動作を行うＭＯＳトランジスタ差動対のドレイン電流の二乗特性の補償特性をゲートバイアス電圧により調整可能とした掛け算部６１と、上記掛け算部６１にゲートバイアス電圧を与えるバイアス設定部６２と、上記掛け算部の出力電圧を測定する電圧測定部６３と、上記バイアス設定部６２により上記掛け算部６１に与えるゲートバイアス電圧を変化させて、上記電圧測定部６３により得られる上記掛け算部の直流入力電圧・出力電圧特性の測定値に基づいて、高次歪が最小となるバイアス設定値を算出する演算部６４とを備え、上記演算部６４により算出されたバイアス設定値に応じたゲートバイアス電圧を上記バイアス設定部６２により上記掛け算部６１に与える。【選択図】　　　　図１
2004096644.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖ１−Ｖ２）を生成する第１の引き算回路と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（−Ｖ１＋Ｖ２）を生成する第２の引き算回路と、同一導電型の１対のＭＯＳトランジスタにより構成され、上記対をなすＭＯＳトランジスタのソースが接地され、上記対をなすＭＯＳトランジスタのドレインが共通接続された負荷を介して電源に接続され、上記第１の引き算回路により生成された差信号（Ｖ１−Ｖ２）と上記第２の引き算回路により生成された差信号（−Ｖ１＋Ｖ２）が上記対をなすＭＯＳトランジスタのゲートに入力され、上記対をなすＭＯＳトランジスタのドレインを出力部とする第１の差動対と、上記第１の差動対を構成しているＭＯＳトランジスタと同一の導電型のＭＯＳトランジスタにより構成され、上記第１の差動対に並列接続された少なくとも１つの差動対により、上記第１の差動対を構成しているＭＯＳトランジスタのドレイン電流の二乗特性を補償する二乗曲線補償回路とを備え、上記二乗曲線補償回路は上記第１の差動対に並列接続された少なくとも１つの差動対を構成するＭＯＳトランジスタに与えるゲートバイアス電圧を変えることにより、上記ドレイン電流の二乗特性の補償特性を調整可能とした掛け算部と、
上記掛け算部にゲートバイアス電圧を与えるバイアス設定部と、
上記掛け算部の出力電圧を測定する電圧測定部と、
上記バイアス設定部により上記掛け算部に与えるゲートバイアス電圧を変化させて、上記電圧測定部により得られる上記掛け算部の直流入力電圧・出力電圧特性の測定値に基づいて、高次歪が最小となるバイアス設定値を算出する演算部とを備え、
上記演算部により算出されたバイアス設定値に応じたゲートバイアス電圧を上記バイアス設定部により上記掛け算部に与えることを特徴とするミキサー回路。
【請求項２】
上記第１の信号（Ｖ１）と上記第２の信号（Ｖ２）の反転信号（−Ｖ２）との差信号（Ｖ１＋Ｖ２）を生成する第３の引き算回路と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号（Ｖ２）との差信号（−Ｖ１−Ｖ２）を生成する第４の引き算回路と、同一導電型の１対のＭＯＳトランジスタにより構成され、上記対をなすＭＯＳトランジスタのソースが接地され、上記対をなすＭＯＳトランジスタのドレインが共通接続された負荷を介して電源に接続され、上記第３の引き算回路により生成された差信号（Ｖ１＋Ｖ２）と上記第４の引き算回路により生成された差信号（−Ｖ１−Ｖ２）が上記対をなすＭＯＳトランジスタのゲートに入力され、上記対をなすＭＯＳトランジスタのドレインを第２の出力部とする第２の差動対と、上記第２の差動対を構成しているＭＯＳトランジスタと同一の導電型のＭＯＳトランジスタにより構成され、上記第２の差動対に並列接続された少なくとも１つの差動対を備え、上記二乗曲線補償回路は上記第２の差動対に並列接続された少なくとも１つの差動対を構成するＭＯＳトランジスタに与えるゲートバイアス電圧を変えることにより、上記ドレイン電流の二乗特性の補償特性を調整可能とした第２の掛け算部を備え、
上記第１及び第２の掛け算部の第１及び第２の出力部から差動掛け算出力信号を出力することを特徴とす請求項１記載のミキサー回路。
【請求項３】
上記演算部は、上記バイアス設定部により上記掛け算部に与えるゲートバイアス電圧を変化させて、上記電圧測定部により得られる上記掛け算部の直流入力電圧・出力電圧特性の測定値に基づいて、偶数次歪が最小となるバイアス設定値を算出することを特徴とする請求項２記載のミキサー回路。
【請求項４】
上記演算部は、ビットシフトと加算器によるＦＩＲフィルタ構成としたことを特徴とする請求項１記載のミキサー回路。
【請求項５】
上記演算部は、動作環境に応じたパラメータに基づいて上記二乗曲線補償回路の補償特性を最適化することを特徴とする請求項１記載のミキサー回路。
【請求項６】
上記演算部は、上記動作環境に応じたパラメータとして受信電力強度を検出して、上記二乗曲線補償回路の補償特性を最適化することを特徴とする請求項５記載のミキサー回路。
【請求項７】
上記演算部は、上記動作環境に応じたパラメータとして電源電圧状態を検出して、上記二乗曲線補償回路の補償特性を最適化することを特徴とする請求項５記載のミキサー回路。
【請求項８】
上記演算部は、上記動作環境に応じたパラメータとして周囲温度を検出して、上記二乗曲線補償回路の補償特性を最適化することを特徴とする請求項５記載のミキサー回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタを用いたミキサー回路に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタを用いたミキサー回路として、例えば図２３に示すように、差動対をなすＭＯＳトランジスタ１１１Ａ，１１１Ｂを用いた電圧・電流（Ｖ−Ｉ）変換器１１０と、上記ＭＯＳトランジスタ１１１Ａのドレインに各ソースが共通接続された差動対を構成するＭＯＳトランジスタ１２１Ａ，１２１Ｂ及び上記ＭＯＳトランジスタ１１１Ｂのドレインに各ソースが共通接続された差動対を構成するＭＯＳトランジスタ１２２Ａ，１２２Ｂからなるスイッチング部１２０にて構成されたＧｉｌｂｅｒｔミキサ１００がある。上記各差動対を構成する各一方のＭＯＳトランジスタ１２１Ａ，１２２Ａのドレインは、負荷抵抗１３０Ａを介して電源に接続され、また、上記各差動対を構成する各他方のＭＯＳトランジスタ１２１Ｂ，１２２Ｂのドレインは、負荷抵抗１３０Ｂを介して電源に接続されている。
【０００３】
このＧｉｌｂｅｒｔミキサ１００では、第１の入力信号（Ｓ１）を電流に変換するＶ・Ｉ変換器１２０が必要であり、この変換された信号電流をスイッチング部１２０で第２の信号（Ｓ２）によりスイッチングすることで掛け算出力を得るものである。このＧｉｌｂｅｒｔミキサ１００においては、電流に変換された信号がそのまま掛け算出力に電流の形で出力され、電圧として取り出すために負荷抵抗１３１Ａ，１３１Ｂを用いて電流・電圧変換される。
【０００４】
【発明が解決しようとする課題】
ところで、上記Ｇｉｌｂｅｒｔミキサ１００では、その構造上、次のような問題点がある。
【０００５】
先ず、ミキシング動作を行うためにＭＯＳトランジスタが２段重ねになっているために、そのどちらのＭＯＳトランジスタにも必要最低限なバイアス状態を与えねばならないことである。この場合、上下双方のＭＯＳトランジスタを飽和領域で動作させようとすると、低電圧動作に不向きである。また、片方（通常、下側のＭＯＳトランジスタ１１１Ａ，１１１Ｂ）を三極管領域で動作させることも考えられるが、この場合ミキサとしての変換利得の低下と混変調特性の悪化が生ずる。
【０００６】
次に低電圧化の技術として、一般にＧｉｌｂｅｒｔミキサ１００の下側のＭＯＳトランジスタ１１１Ａ，１１１Ｂによる差動対をオンチップインダクタを用いて使用周波数においてハイインピーダンスに見せる方法がある。この場合、コイルによる電圧降下はゼロとなるためその分バイアス的に助かることとなり電源電圧を低くすることが可能である。しかしながらオンチップインダクタは非常に小さい値であるため、これがチョークコイルとして用いることのできる範囲が周波数的に限られることになる。通常１ＧＨｚ以下の周波数帯域においてこの方式は使えない。以上のように２段重ね構造をもつミキサ回路は低電圧に不向きである。
【０００７】
また、ミキサの性能はその変換利得以外に混変調特性がある。混変調特性は使用される素子の３次歪成分により生ずるものでこれが低いほどミキサとしての性能が良いことになるが、従来これは使用素子が決まるとほぼ一義的に決定され、あとはバイアス電圧やＭＯＳトランジスタのサイズ設定及び要求される仕様に依存する。結局、ミキサの設計は自由度が少なく設計者のノウハウに頼らざるを得ないものである。
【０００８】
以上の点から、高周波システムにおいて重要なブロックであるミキサは低消費電力化が難しく、性能のコントロールが非常に困難である。
【０００９】
一般に、ＭＯＳトランジスタを用いたミキサー回路では、入力バイアス電圧が設計時に１次的に定められるため、製造工程でのバラツキ、使用環境温度変化、電源電圧変動等により、最適な設定にとすることは困難である。
【００１０】
また、工場出荷時の調整・検査工程において高周波信号を入力して、人手にて所望の性能を確保できるバイアス動作点に調整する方法が考えられるが、人手を介することにより、製造コストの増大と生産品質のバラツキを招く結果となる。さらに、調整時の諸条件が、工場出荷後の実際にユーザーの使用する実使用環境と異なるため、必ずしも最適な設定がなされているとは言えない。
【００１１】
さらに、受信回路を構成した場合には、一般に、受信電力強度が最大時に歪み性能が規格を満足するよう設計するため、結果として消費電力を大きくしているが、実使用時には常に受信電力強度が最大であるわけでなく、歪み性能を最良にする様に増大させた消費電力を浪費してしまっているという欠点もある。
【００１２】
本発明は、上述の如き従来の問題点に鑑み、回路規模が縮小でき、且つ、消費電流の削減ができるミキサー回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係るミキサー回路は、第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖ１−Ｖ２）を生成する第１の引き算回路と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（−Ｖ１＋Ｖ２）を生成する第２の引き算回路と、同一導電型の１対のＭＯＳトランジスタにより構成され、上記対をなすＭＯＳトランジスタのソースが接地され、上記対をなすＭＯＳトランジスタのドレインが共通接続された負荷を介して電源に接続され、上記第１の引き算回路により生成された差信号（Ｖ１−Ｖ２）と上記第２の引き算回路により生成された差信号（−Ｖ１＋Ｖ２）が上記対をなすＭＯＳトランジスタのゲートに入力され、上記対をなすＭＯＳトランジスタのドレインを出力部とする第１の差動対と、上記第１の差動対を構成しているＭＯＳトランジスタと同一の導電型のＭＯＳトランジスタにより構成され、上記第１の差動対に並列接続された少なくとも１つの差動対により、上記第１の差動対を構成しているＭＯＳトランジスタのドレイン電流の二乗特性を補償する二乗曲線補償回路とを備え、上記二乗曲線補償回路は上記第１の差動対に並列接続された少なくとも１つの差動対を構成するＭＯＳトランジスタに与えるゲートバイアス電圧を変えることにより、上記ドレイン電流の二乗特性の補償特性を調整可能とした掛け算部と、上記掛け算部にゲートバイアス電圧を与えるバイアス設定部と、上記掛け算部の出力電圧を測定する電圧測定部と、上記バイアス設定部により上記掛け算部に与えるゲートバイアス電圧を変化させて、上記電圧測定部により得られる上記掛け算部の直流入力電圧・出力電圧特性の測定値に基づいて、高次歪が最小となるバイアス設定値を算出する演算部とを備え、上記演算部により算出されたバイアス設定値に応じたゲートバイアス電圧を上記バイアス設定部により上記掛け算部に与えることを特徴とする。
【００１４】
本発明に係るミキサー回路は、上記第１の信号（Ｖ１）と上記第２の信号（Ｖ２）の反転信号（−Ｖ２）との差信号（Ｖ１＋Ｖ２）を生成する第３の引き算回路と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号（Ｖ２）との差信号（−Ｖ１−Ｖ２）を生成する第４の引き算回路と、同一導電型の１対のＭＯＳトランジスタにより構成され、上記対をなすＭＯＳトランジスタのソースが接地され、上記対をなすＭＯＳトランジスタのドレインが共通接続された負荷を介して電源に接続され、上記第３の引き算回路により生成された差信号（Ｖ１＋Ｖ２）と上記第４の引き算回路により生成された差信号（−Ｖ１−Ｖ２）が上記対をなすＭＯＳトランジスタのゲートに入力され、上記対をなすＭＯＳトランジスタのドレインを第２の出力部とする第２の差動対と、上記第２の差動対を構成しているＭＯＳトランジスタと同一の導電型のＭＯＳトランジスタにより構成され、上記第２の差動対に並列接続された少なくとも１つの差動対を備え、上記二乗曲線補償回路は上記第２の差動対に並列接続された少なくとも１つの差動対を構成するＭＯＳトランジスタに与えるゲートバイアス電圧を変えることにより、上記ドレイン電流の二乗特性の補償特性を調整可能とした第２の掛け算部を備え、上記第１及び第２の掛け算部の第１及び第２の出力部から差動掛け算出力信号を出力することものとすることができる。
【００１５】
本発明に係るミキサー回路において、上記演算部は、上記バイアス設定部により上記掛け算部に与えるゲートバイアス電圧を変化させて、上記電圧測定部により得られる上記掛け算部の直流入力電圧・出力電圧特性の測定値に基づいて、偶数次歪が最小となるバイアス設定値を算出するものとすることができる。
【００１６】
本発明に係るミキサー回路において、上記演算部は、ビットシフトと加算器によるＦＩＲフィルタ構成とすることができる。
【００１７】
本発明に係るミキサー回路において、上記演算部は、受信電力強度、電源電圧状態や周囲温度などの動作環境に応じたパラメータに基づいて上記二乗曲線補償回路の補償特性を最適化するものとすることができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１９】
本発明に係るミキサー回路は、例えば図１に示すように構成される。
【００２０】
この図１に示すミキサー回路６０は、入力信号Ｖ１と入力信号Ｖ２との掛け算を行い、その掛け算結果をミキサー出力信号として出力する掛け算部６１と、上記掛け算部６０に特性補償用のバイアス電圧を与えるバイアス設定部６２と、上記掛け算部６１の出力電圧を測定する電圧測定部６３と、上記電圧測定部６３による測定値に基づいてバイアス設定値を算出する演算部６４とを備える。
【００２１】
上記演算部６４は、上記電圧測定部６３による測定データを保持する第１のメモリ６５、この第１のメモリ６５に保持された測定データをもとに最小２乗法（ＬＳＭ）演算を行うＬＳＭ演算部６６、このＬＳＭ演算部６６によるＬＳＭ演算結果を保持する第２のメモリ６７、この第２のメモリ６７に保持されたＬＳＭ演算結果と基本バイアス値を元に最適なバイアスを算出する最適値算出部６８、及び、この最適値算出部６８による最適値算出結果を保持する第３のメモリ６９より構成されている。
【００２２】
このミキサー回路６０は、状態モードが図２に示すように遷移する。
【００２３】
すなわち、このミキサー回路６０は、先ず、設定開始信号（例えば電源ＯＮ）をトリガーとして回路動作が開始し、電圧測定モードＳＴ１となり、掛け算部６１の直流入力電圧・出力電圧特性を測定する。この電圧測定モードＳＴ１では、バイアス設定部６２にて掛け算部１の入力電圧を変化させて、電圧測定部６３にて上記掛け算部６１の出力電圧を測定することにより得られる上記掛け算部６１の直流入力電圧・出力電圧特性を示す測定データを第１のメモリ６５に格納する。
【００２４】
次に、このミキサー回路６０は、ＬＳＭ演算モードＳＴ２となり、上記第１のメモリ５に格納された直流入力電圧・出力電圧特性の測定データを基に、上記ＬＳＭ演算部６６において、上記掛け算部６１に高周波信号が入力された場合の各バイアス動作点での４次歪み係数データをＬＳＭ演算により計算し、その計算結果を第２のメモリ６７に格納する。
【００２５】
次に、このミキサー回路６０は、最適値算出モードＳＴ３となり、上記第２のメモリ６７に格納された各バイアス動作点での４次歪み係数データを基に、上記最適値算出部６８において、初期値として定めた基本バイアス値の時の４次歪み係数値との加算値の絶対値が最小となる複数のバイアス設定の最適値を算出し、最適バイアス設定値を第３のメモリ６９に格納する。
【００２６】
最後に、このミキサー回路６０は、バイアス設定モードＳＴ４となり、上記第３のメモリ６９に格納された最適バイアス設定値を上記掛け算部６１のバイアス電圧として供給し、設定動作を完了する。
【００２７】
ここで、このミキサー回路６０における掛け算部６１として使用される掛け算器の基本構成を図３に示す。
【００２８】
この図３に示す掛け算器１０は、ＭＯＳトランジスタの飽和領域における二乗特性を用いて、入力された２信号Ｖ１，Ｖ２の掛け算を作り出すものである。その基本構成は、２組の引き算回路１，２と１組のＭＯＳトランジスタ差動対１１からなる。この掛け算器１０では、便宜上、Ｎ−ＭＯＳトランジスタＭ１，Ｍ２にて差動対１１が構成されている。
【００２９】
ＭＯＳトランジスタＭ１，Ｍ２のゲートには、それぞれコンデンサＣによるＨＰＦを介して直流カットされた第１の引き算回路１の出力信号（Ｖｐ＝Ｖ１−Ｖ２）と第２の引き算回路２の出力信号（Ｖｎ＝−（Ｖ１−Ｖ２）＝−Ｖｐ）とが供給されるとともに、それぞれ抵抗Ｒｇ１を介して同一バイアス電圧Ｖｇ１が印加されている。また、そのソースは接地されドレイン同士は短絡されて、負荷抵抗ＲＬを介して電源Ｖｄｄに接続されている。さらに、すべてのＮ−ＭＯＳトランジスタのｇｍ（相互コンダクタンス）を同一にするためにそのＭＯＳトランジスタＭ１，Ｍ２のサイズは一致している。
【００３０】
すなわち、この掛け算器１０は、第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖｐ＝Ｖ１−Ｖ２）を生成する第１の引き算回路１と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（Ｖｎ＝−（Ｖ１−Ｖ２））を生成する第２の引き算回路２と、同一導電型の１対のＭＯＳトランジスタＭ１，Ｍ２により構成され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記第１の引き算回路１により生成された差信号（Ｖｐ）と上記第２の引き算回路２により生成された差信号（Ｖｎ）が上記対をなすＭＯＳトランジスタＭ１，Ｍ２のゲートに入力され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインを出力部とする第１の差動対１１とからなる。
【００３１】
この掛け算器１０において、上記第１及び第２の引き算回路１，２の出力信号Ｖｐ，Ｖｎから得られる出力信号Ｖｏｕｔは、次の式１にて示される。
【００３２】
【数１】
2004096644.tif 000003
【００３３】
式１において、第１項は直流成分であり、第２項が交流出力成分である。
【００３４】
目的は交流成分であるため以後は第２項についてのみ表記し、入力信号Ｖ１，Ｖ２を次の式２で定義すると、上記式１の第２項は次の式３で表される。
【００３５】
【数２】
2004096644.tif 000004
【００３６】
【数３】
2004096644.tif 000005
【００３７】
式３の第２項に示されるようにミキサの出力は周波数変換された成分であるところのアップコンバート成分とダウンコンバート成分が見られる。さらにダウンコンバートのみに限定するために出力をローパスフィルタに通し信号の高域成分を除去すると、出力信号Ｖｏｕｔは、次の式４のようになる。
【００３８】
【数４】
2004096644.tif 000006
【００３９】
ここで、図３に示した掛け算器１０の重要構成要素として引き算回路１，２がある。引き算回路の構成は様々にあるが一例を図４に示す。
【００４０】
この図４に示した引き算回路３は、電源Ｖｄｄと接地間に直列に接続された２つのＭＯＳトランジスタＭ３Ａ，Ｍ３Ｂからなる。
【００４１】
この引き算回路３は、ＭＯＳトランジスタＭ３Ａ，Ｍ３Ｂのサイズ比を同一に保ち、さらにバックゲートを自分自身のソースに落とすことによってゲート電位に無関係にゲート・ソース間電圧を一定に設定できることを用いているものである。図４より上下のＭＯＳトランジスタＭ３Ａ，Ｍ３Ｂのドレイン電流が等しいことを用いて出力信号Ｖｐを求めると、出力信号Ｖｐは次の式５のようになる。
【００４２】
【数５】
2004096644.tif 000007
【００４３】
式５において、（Ｖｇ１−Ｖｇ２）は出力のバイアスを示し、（Ｖｉｎ１−Ｖｉｎ２）は入力された２信号の引き算結果になっていることがわかる。
【００４４】
以上のように、この掛け算器１０は、ミキサとして動作する。
【００４５】
ここで、上記式３及び式４に示される掛け算動作の原理はＭＯＳトランジスタのドレイン電流がそのゲート・ソース間電圧Ｖｇｓに対して二乗則に従っているという前提をもって成り立っている。しかしながら実際のドレイン電流はＶｇｓの増加に伴い二乗則からずれてゆく。このずれを補償し、より完全なドレイン電流の二乗則を実現するために、本発明では、図５に示す掛け算器２０のように、ＭＯＳトランジスタ差動対を複数個並列に接続して、ＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性を補償する。
【００４６】
すなわち、図５に示す掛け算器２０は、図３に示した掛け算器１０におけるＭＯＳトランジスタＭ１，Ｍ２による第１の差動対１１を基本において、全くそれと同一な回路構成をしたＭＯＳトランジスタＭ３，Ｍ４による差動対１２を上記差動対１１に並列接続してなる二乗曲線補償回路３１を備える。
【００４７】
上記二乗曲線補償回路３１は、上記第１の差動対１１に並列接続された差動対１２を構成するＭＯＳトランジスタＭ３，Ｍ４に与えるゲートバイアス電圧ＶＢ２を変えることにより、上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性の補償特性を調整可能とすることができる。
【００４８】
図５に示した掛け算器２０では、便宜上、２個の差動対１１，１２としたが、上記第１の差動対１１に並列接続する差動対の個数は幾つであっても良い。全ての差動対は同一回路構成であり、同一のカットオフ周波数を持つＨＰＦによりそれぞれのゲートにバイアスが印加されている。ただし、各々の差動対のゲートバイアスは微妙な電位差をもって設定されている。ここでは、第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のゲートバイアスをＶＢ１、また、差動対１２を構成しているＭＯＳトランジスタＭ３，Ｍ４のゲートバイアスをＶＢ２とする。今、全てのＭＯＳトランジスタＭＯＳが同一の構成を持つとした場合の第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２と差動対１２を構成しているＭＯＳトランジスタＭ３，Ｍ４のゲート電圧に対するドレイン電流を図６に示す。Ｖｇｓ＝ＶａはＶＢ１＞ＶＢ２である場合にそのバイアス電位の差に当たる。この２組のＭＯＳトランジスタ差動対１１，１２のドレイン電流を足し算すると図６に示すように二乗曲線に近づくことがわかる。したがって、このＭＯＳトランジスタ差動対をさらに数個並列に置くと同時に適切なゲートバイアスを選ぶことにより理想的な二乗特性が得られることがわかる。
【００４９】
このようにして並列接続したｍ個のＭＯＳトランジスタ差動対１１，１２，・・・１ｍを構成する（ｎ＋１）個のＭＯＳトランジスタＭ１，Ｍ２・・・Ｍ（ｎ＋１）を備える掛け算器３０の構成を図７に示す。
【００５０】
すなわち、この掛け算器３０は、第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２と同一の導電型のＭＯＳトランジスタＭ３，Ｍ４・・・Ｍ（ｎ＋１）による差動対１２・・・１ｍを上記第１の差動対１１に並列接続してなる二乗曲線補償回路３２を備え、この二乗曲線補償回路３２により上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性が理想二乗曲線となるように補償する。
【００５１】
以上、理想二乗曲線を持つ掛け算器３０は、全てのＭＯＳトランジスタは同一導電型で構成されるため便宜上Ｎ−ＭＯＳトランジスタを用いて図７にその構成を示したが、全く同様にしてＰ−ＭＯＳトランジスタのみで構成できることは自明である。
【００５２】
すなわち、この掛け算器３０は、第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖｐ＝Ｖ１−Ｖ２）を生成する第１の引き算回路１と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（Ｖｎ＝−（Ｖ１−Ｖ２））を生成する第２の引き算回路２と、同一導電型の１対のＭＯＳトランジスタＭ１，Ｍ２により構成され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記第１の引き算回路１により生成された差信号（Ｖｐ）と上記第２の引き算回路２により生成された差信号（Ｖｎ）が上記対をなすＭＯＳトランジスタＭ１，Ｍ２のゲートに入力され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインを出力部とする第１の差動対１１と、上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２と同一の導電型のＭＯＳトランジスタＭｎ，Ｍ（ｎ＋１）により構成され、上記第１の差動対１１に並列接続された少なくとも１つの差動対１２を備える二乗特性補償回路３２からなり、上記第１の差動対１２に並列接続された少なくとも１つの差動対１２により上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性を補償するようになっている。
【００５３】
このような構成の掛け算器は、そのドレイン電流の二乗特性を確保するコア部分となるＭＯＳトランジスタ差動対部が一段構成であり、従来のような２段以上の積み上げがないため、電源電圧Ｖｄｄをその分低くする事が可能である。また、二乗曲線の補償特性がその各ゲートバイアス電圧の調整により可能なため、設計上の自由度が大きく、必要な性能の確保が容易であり、また、必要以上の性能の排除が可能なため消費電力を削減することができる。
【００５４】
次に、差動掛け算出力信号を出力する掛け算器の基本構成を図８に示す。
【００５５】
一般にアナログ信号処理において他の回路からの信号電流の漏れは回路の性能を維持する上で最も配慮せねばならない事象であり、集積回路においてはさらに厳密にそれが要求される。また、最近のアナログ−デジタル混在回路においてそれはさらに顕著に現れるためその対策は十分配慮せねばならない。
【００５６】
図８に示す掛け算器４０は、その信号の漏れを削減するために図３に示した掛け算器１０の出力を差動信号として取り出すようにしたものである。
【００５７】
この掛け算器４０は、基本的に４組の引き算回路１，２，５，６と２組のＭＯＳトランジスタ差動対１１，２１からなる。この掛け算器４０では、便宜上、Ｎ−ＭＯＳトランジスタＭ１，Ｍ２，Ｍ１１，Ｍ２２にて各差動対１１，２１が構成されている。
【００５８】
第１の差動対１１を構成するＭＯＳトランジスタＭ１，Ｍ２のゲートには、それぞれコンデンサＣによるＨＰＦを介して直流カットされた第１の引き算回路１の出力信号（Ｖｐ＝Ｖ１−Ｖ２）と第２の引き算回路２の出力信号（Ｖｎ＝−（Ｖ１−Ｖ２）＝−Ｖｐ）とが供給されるとともに、それぞれ抵抗Ｒｇ１を介して同一バイアス電圧Ｖｇ１が印加されている。また、そのソースは接地されドレイン同士は短絡されて、負荷抵抗ＲＬを介して電源Ｖｄｄに接続されている。さらに、すべてのＮ−ＭＯＳトランジスタのｇｍ（相互コンダクタンス）を同一にするためにそのＭＯＳトランジスタＭ１，Ｍ２のサイズは一致している。
【００５９】
また、第２の差動対２１を構成するＭＯＳトランジスタＭ１１，Ｍ２２のゲートには、それぞれコンデンサＣによるＨＰＦを介して直流カットされた第３の引き算回路５の出力信号（Ｖｐｐ＝Ｖ１＋Ｖ２）と第４の引き算回路６の出力信号（Ｖｎｎ＝−（Ｖ１＋Ｖ２）＝−Ｖｐｐ）とが供給されるとともに、それぞれ抵抗Ｒｇ１を介して同一バイアス電圧Ｖｇ１が印加されている。また、そのソースは接地されドレイン同士は短絡されて、負荷抵抗ＲＬを介して電源Ｖｄｄに接続されている。さらに、すべてのＮ−ＭＯＳトランジスタのｇｍ（相互コンダクタンス）を同一にするためにそのＭＯＳトランジスタＭ１１，Ｍ２２のサイズは一致している。
【００６０】
この掛け算器４０は、第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖ１−Ｖ２）を生成する第１の引き算回路１と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（−Ｖ１＋Ｖ２）を生成する第２の引き算回路２と、同一導電型の１対のＭＯＳトランジスタＭ１，Ｍ２により構成され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記第１の引き算回路１により生成された差信号（Ｖ１−Ｖ２）と上記第２の引き算回路２により生成された差信号（−Ｖ１＋Ｖ２）が上記対をなすＭＯＳトランジスタＭ１，Ｍ２のゲートに入力され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインを第１の出力部とする差動対１１を備える第１の掛け算器４１と、上記第１の信号（Ｖ１）と上記第２の信号（Ｖ２）の反転信号（−Ｖ２）との差信号（Ｖｐｐ＝Ｖ１＋Ｖ２）を生成する第３の引き算回路５と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号（Ｖ２）との差信号（Ｖｎｎ＝−（Ｖ１＋Ｖ２）＝−Ｖｐｐ）を生成する第４の引き算回路６と、同一導電型の１対のＭＯＳトランジスタＭ１１，Ｍ２２により構成され、上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記第３の引き算回路５により生成された差信号（Ｖｐｐ）と上記第４の引き算回路６により生成された差信号（Ｖｎｎ）が上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のゲートに入力され、上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のドレインを第２の出力部とする差動対２１を備える第２の掛け算器４２からなり、上記第１及び第２の掛け算器４１，４２の第１及び第２の出力部から差動掛け算出力信号を出力する。
【００６１】
このような構成の掛け算器４０において、上記第１及び第２の引き算回路１，２の出力信号Ｖｐ，Ｖｎから得られる出力信号Ｖｏｕｔ１は、上述の式４にて示される。
【００６２】
また、上記第３及び第４の引き算回路５，６の出力信号Ｖｐｐ，Ｖｎｎから得られる出力信号Ｖｏｕｔ２は、次の式６にて示される。
【００６３】
【数６】
2004096644.tif 000008
【００６４】
この式６において、第１項は直流成分であり、第２項が交流出力成分である。目的は交流成分であるため以後は第２項についてのみ表記し、入力信号Ｖ１、Ｖ２を次の式７にて定義すると、式６の第２項は次の式８で表される。
【００６５】
【数７】
2004096644.tif 000009
【００６６】
【数８】
2004096644.tif 000010
【００６７】
この式８の第２項に示されるようにミキサの出力部には周波数変換された成分であるところのアップコンバート成分とダウンコンバート成分が見られる。さらにダウンコンバートのみに限定するために出力をＬＰＦに通し信号の高域成分を除去すると、出力信号Ｖｏｕｔ２は、次の式９のようになる。
【００６８】
【数９】
2004096644.tif 000011
【００６９】
ここで、図８に示した掛け算器４０における第１乃至第４の引き算回路１，２，５，６は、上述の図４に示した引き算回路３と同様な構成のものが用いれ、その動作は上述の式５にて示される。
【００７０】
ここで、式４と式９とにおいてその第１項は全く同じであり、この掛け算出力の直流成分を示している。さらに第２項に着目すると、これは周波数が低域にコンバートされると同時に互いに正負の反転信号になっていることがわかる。つまり、掛け算出力結果は式４と式９において同一の直流成分を持ち、互いに反転した交流成分を呈していることがわかる。つまり、出力ＶｏｕｔとＶｏｕｔ２との関係は、その交流成分のみを持って考えると次の関係式１０にて示されることとなる。
【００７１】
【数１０】
2004096644.tif 000012
【００７２】
この式１０に示すように、この掛け算器４０は差動出力を呈するミキサとして動作する。
【００７３】
ここで、上記式１０に示される掛け算動作の原理はＭＯＳトランジスタのドレイン電流がそのゲート・ソース間電圧Ｖｇｓに対して二乗則に従っているという前提をもって成り立っている。実際のドレイン電流はＶｇｓの増加に伴い二乗則からずれてゆくので、このずれを補償し、より完全なドレイン電流の二乗則を実現するために、本発明では、図９に示す掛け算器５０のように、第１の差動対１１に（ｎ＋１）個のＭＯＳトランジスタＭ３，Ｍ４・・・Ｍ（ｎ＋１）で構成される（ｍ−１）個のＭＯＳトランジスタ差動対１２，・・・１ｍを並列接続してなる第１の二乗特性補償回路３３により、上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性を補償し、また、第２の差動対２１に（ｎ＋１）個のＭＯＳトランジスタＭ３３，Ｍ４４・・・Ｍ（ｎ＋１）で構成される（ｍ−１）個のＭＯＳトランジスタ差動対２２，・・・２ｍを並列接続してなる第２の二乗特性補償回路３４により、上記第２の差動対２１を構成しているＭＯＳトランジスタＭ３，Ｍ４のドレイン電流の二乗特性を補償するようにしている。
【００７４】
すなわち、掛け算器５０は、第１の信号（Ｖ１）と第２の信号（Ｖ２）との差信号（Ｖ１−Ｖ２）を生成する第１の引き算回路１と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号の反転信号（−Ｖ２）との差信号（−Ｖ１＋Ｖ２）を生成する第２の引き算回路２と、同一導電型の１対のＭＯＳトランジスタＭ１，Ｍ２により構成され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記第１の引き算回路１により生成された差信号（Ｖ１−Ｖ２）と上記第２の引き算回路２により生成された差信号（−Ｖ１＋Ｖ２）が上記対をなすＭＯＳトランジスタＭ１，Ｍ２のゲートに入力され、上記対をなすＭＯＳトランジスタＭ１，Ｍ２のドレインを第１の出力部とする第１の差動対１１を備え、上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２と同一の導電型のＭＯＳトランジスタＭｎ，Ｍ（ｎ＋１）により構成され、上記第１の差動対１１に並列接続された少なくとも１つの差動対１ｍを備え、上記第１の差動対１１に並列接続された少なくとも１つの差動対１ｍにより上記第１の差動対１１を構成しているＭＯＳトランジスタＭ１，Ｍ２のドレイン電流の二乗特性を補償する第１の二乗特性補償回路３３を備える第１の掛け算器５１と、上記第１の信号（Ｖ１）と上記第２の信号（Ｖ２）の反転信号（−Ｖ２）との差信号（Ｖｐｐ＝Ｖ１＋Ｖ２）を生成する第３の引き算回路５と、上記第１の信号（Ｖ１）の反転信号（−Ｖ１）と上記第２の信号（Ｖ２）との差信号（Ｖｎｎ＝−（Ｖ１＋Ｖ２）＝−Ｖｐｐ）を生成する第４の引き算回路６と、同一導電型の１対のＭＯＳトランジスタＭ１１，Ｍ２２により構成され、上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のソースが接地され、上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のドレインが共通接続された負荷抵抗ＲＬを介して電源Ｖｄｄに接続され、上記第３の引き算回路５により生成された差信号（Ｖｐｐ）と上記第４の引き算回路６により生成された差信号（Ｖｎｎ）が上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のゲートに入力され、上記対をなすＭＯＳトランジスタＭ１１，Ｍ２２のドレインを第２の出力部とする差動対２１を備え、上記第２の差動対２１を構成しているＭＯＳトランジスタＭ１１，Ｍ２２と同一の導電型のＭＯＳトランジスタＭｎ，Ｍ（ｎ＋１）により構成され、上記第２の差動対２１に並列接続された少なくとも１つの差動対２ｍを備え、上記第２の差動対２１に並列接続された少なくとも１つの差動対２ｍにより上記第２の差動対２１を構成しているＭＯＳトランジスタＭ１１，Ｍ２２のドレイン電流の二乗特性を補償する第２の二乗特性補償回路３４を備える第２の掛け算器５２からなり、上記第１及び第２の掛け算器５１，５２の第１及び第２の出力部から差動掛け算出力信号を出力する。
【００７５】
以上、理想二乗曲線を持ち、差動出力を呈する掛け算器５０は、全てのＭＯＳトランジスタは同一の導電型で構成されるため便宜上Ｎ−ＭＯＳトランジスタを用いてその構成を示したが、全く同様にしてＰ−ＭＯＳトランジスタのみで構成できることは自明である。また、この掛け算器５０は、その出力が差動であるため、不要輻射や信号電流の漏れがなく他の回路への悪影響を阻止する能力が大きく、アナログ・デジタル混在回路に好適である。
【００７６】
ここで、このミキサー回路６０において、上記バイアス設定部６２は、状態遷移（ＳＴＡＴＥ）が電圧測定モードＳＴ１及びバイアス設定モードＳＴ４の時に動作する。
【００７７】
このミキサー回路６０におけるバイアス設定部６２は、図１０に示すように、バイアス０からバイアスＮまで、Ｎ＋１組のセレクタＳＬ０〜ＳＬｎとＤ／Ａ変換器（ＤＡＣ）ＤＡ０〜ＤＡｎにより構成される。
【００７８】
この図１０に示すバイアス設定回路６２では、バイアス０の設定において、セレクタＳＬ０にて、状態遷移（ＳＴＡＴＥ）に基づき、電圧測定モードＳＴ１の時には測定バイアス値を選択し、バイアス設定モードＳＴ４の時には第３のメモリ６９から読み出して、データを選択する。そして、Ｄ／Ａ変換器ＤＡ０において、上記セレクタＳＬ０で選択したデジタルデータをアナログの電圧値に変換し、バイアス０出力を上記掛け算部６１へ出力する。
【００７９】
バイアス０以外のバイアス１〜バイアスＮの設定においては、１１及び１３のセレクタＳＬ１〜ＳＬｎにて、状態遷移（ＳＴＡＴＥ）が電圧測定モードＳＴ１の時に最小値を選択し、バイアス設定モードＳＴ４の時に第３のメモリ６９の読み出して、データを選択する。そして、Ｄ／Ａ変換器ＤＡ１〜ＤＡｎにおいて、上記セレクタＳＬ１〜ＳＬｎで選択したデジタルデータをアナログの電圧値に変換し、バイアス１出力〜バイアスＮ出力を上記掛け算部６１へ出力する。
【００８０】
また、このミキサー回路６０において、上記電圧測定部６３は、状態遷移（ＳＴＡＴＥ）が電圧測定モードＳＴ１の時に動作する。
【００８１】
このミキサー回路６０における電圧測定部６３は、図１１に示すように、上記掛け算部６１によるＭＩＸ出力が供給されるＡ／Ｄ変換器（ＡＤＣ）７１、このＡ／Ｄ変換器７１の出力が供給される電流値計算部７２、カウンタ部７３、このカウンタ部７３の出力が供給されるバイアス値生成部７４により構成される。
【００８２】
この図１１に示す電圧測定部６３において、上記カウンタ部７３は、状態遷移（ＳＴＡＴＥ）が電圧測定モードＳＴ１となった時にカウント値を０にリセットされ、順次１ずつカウントアップする。このカウント値を上記演算部６４の第１のメモリ６５へアドレス値として出力する。また、バイアス値生成部７４において、上記カウンタ部７３のカウント値を元に測定バイアス値を生成する。
【００８３】
ここで、上記バイアス値生成部７４では、次の式１１により測定バイアス値を生成する。
【００８４】
【数１１】
2004096644.tif 000013
【００８５】
また、上記Ａ／Ｄ変換器７１では、上記バイアス値生成部７４で生成した測定バイアス値毎の上記掛け算部６１のＭＩＸ出力電圧をデジタル値に変換する。
【００８６】
そして、上記電流値計算部７２では、上記Ａ／Ｄ変換器７１で変換したデータをＶＤＤ電圧及び抵抗値で次の式１２のように計算して、ドレイン電流値を算出し、上記演算部６４の第１のメモリ６５への書き込みデータとして渡し保存する。
【００８７】
【数１２】
2004096644.tif 000014
【００８８】
ここで、上記掛け算部６１のバイアス入力電圧・出力電圧特性の例を図１２に示すとともに、上記電流値計算部７２で計算した直流入力電圧・ドレイン電流特性の例を図１３に示す。
【００８９】
また、上記演算部６４の第１のメモリ６５は、状態遷移モードが電圧測定モードＳＴ１及びＬＳＭ演算モードＳＴ２の時に動作する。電圧測定モードＳＴ１では、上記電圧測定部６３からの直流入出力電圧特性データを書き込み保存する。また、ＬＳＭ演算モードＳＴ２では、保存している直流入出力電圧特性データを読み出し、上記ＬＳＭ演算部６６へ与える。
【００９０】
また、上記ＬＳＭ演算部６６は、状態遷移モードがＬＳＭ演算モードＳＴ２の時に動作する。そして、このＬＳＭ演算部６６は、上記第１のメモリ６５より与えられる直流入出力電圧特性データを元に、上記掛け算部６１の高調波歪み係数（ここでは４次係数）をＬＳＭアルゴリズムに従って演算し、そのＬＳＭ演算結果データを第２のメモリ６７に書き込み保存する。
【００９１】
このＬＳＭ演算部６６は、その構成例を図１４に示すように、上記第１のメモリ６５から読み出されたデータが供給される差動電流和計算部７６、この差動電流和計算部７６の出力が供給されるＬＭＳ部７７、カウンタ部７８により構成される。
【００９２】
この図１４に示すＬＳＭ演算部６６の構成例において、上記カウンタ部７８は、状態遷移（ＳＴＡＴＥ）がＬＳＭ演算モードとなった時にカウント値が０にリセットされ、順次１ずつカウントアップする。そして、上記カウンタ部７８は、そのカウント値を第１のメモリ８５のアドレス値として出力する。また、上記カウンタ部７８は、このカウント値にＬＳＭ演算処理分遅らせた値で動作点位置を示し、これを上記第２のメモリ８７のアドレス値として出力する。
【００９３】
また、上記差動電流和計算部７６では、動作点を中心にＸ方向に線対称となるデータを加算して、上記掛け算部６１に差動信号を入力することで発生するドレイン電流の差動電流和を計算する。
【００９４】
この差動電流和の計算結果の例を図１５に示す。ここでは、動作点が０．６Ｖ、０．７Ｖ、０．８Ｖ、０．９Ｖの時の差動電流和を求めている。
【００９５】
そして、上記ＬＳＭ演算部６６では、上記差動電流和計算部７６の出力をＬＭＳ部７７に与えてＬＳＭ演算を行い、４次高調波係数を求め、第２のメモリ８７への書き込みデータとして渡し保存する。
【００９６】
上記ＬＳＭ演算部６６における計算結果として得られるバイアス動作点・４次高調波係数特性の例を図１６に示す。なお、ＬＳＭの具体的な計算方法は後述する。
【００９７】
上記第２のメモリ６７は、状態遷移モードがＬＳＭ演算モードＳＴ２及び最適値算出モードＳＴ３の時に動作する。ＬＳＭ演算モードＳＴ２では、ＬＳＭ演算部６６からのＬＳＭ演算結果データを書き込み保存する。また、最適値算出モードＳＴ３では、保存しているＬＳＭ演算結果データを読み出し、最適値算出部６８へ与える。
【００９８】
上記最適値算出部６８は、状態遷移モードが最適値算出モードＳＴ３の時に動作する。そして、この最適値算出部６８は、上記第２のメモリ６７より与えられるＬＳＭ演算結果データを元に、上記掛け算部６１の高調波歪み係数（ここでは４次係数）を最小化するバイアスの組合せを算出する。この時、基本となるバイアス値は、初期データとして決定しているものとする。
【００９９】
上記最適値算出部６８は、その構成例を例えば図１７に示すように、上記第２のメモリ６７から読み出されたデータが供給される加算器８１、この加算器８１の出力が供給される比較器８２及び最小値レジスタ８３、この最小値レジスタ８３の出力が供給される合算値レジスタ８４、動作点カウンタ８５、この動作点カウンタ８５の出力が供給されるバイアスカウンタ８６及び最適値レジスタ８７より構成される。
【０１００】
この図１７に示す最適値算出部６８において、上記動作点カウンタ８５及びバイアスカウンタ８６は、状態遷移（ＳＴＡＴＥ）が最適値算出モードＳＴ３となった時、各カウント値が０にリセットされる。
【０１０１】
先ず、バイアスカウンタ８６が０の時、動作点カウンタ８５は、初期設定データである基本バイアス値を読み、これに対応する第２のメモリ６７のアドレス値を出力して、上記第２のメモリ６７よりデータを読み出す。このデータが基本バイアスでの４次高調波係数値であり、この値で最小値レジスタ８３及び合算値レジスタ８４を初期化を行い、上記最適値レジスタ８７を基本バイアス値とする。同時に、上記バイアスカウンタ８６のカウント値０を第３のメモリ６９のアドレス値として、上記最適値レジスタ８７に取り込まれている最適値（基本バイアス値に等しい）を上記第３のメモリ６９の書き込みデータとして出力し、基本バイアスの値を保存する。また、動作点カウンタ８５を０にリセットし、バイアスカウンタ８６を１インクリメントする。
【０１０２】
また、上記バイアスカウンタ８６が１以上である時、動作点カウンタ８５は、順次カウントアップして、カウント値を第２のメモリ６７のアドレス値として出力する。加算器８１では、上記第２のメモリ６７からの読み出しデータと上記合算値レジスタ８４からの合算値とを加算して、各動作点における４次係数の加算値を計算する。そして、比較器８２にて、最小レジスタ８３の最小レジスタ値と比較して、加算器８１の加算値の絶対値が最小値の絶対値よりも小さい時、更新信号を発生させる。この時、上記最小レジスタ８３の最小値レジスタ値を上記加算器８１の加算値に置き替える。同時に、上記最適値レジスタ８７の最適値レジスタ値を動作点カウンタ値に置き替える。これにより、常に４次係数を最小とする動作点を探し続けることができる。
【０１０３】
動作点カウンタ８５は、そのカウンタ値が最大値となった時、Ｎｅｘｔ　Ｂａｉｓ信号を発生し、動作点カウンタ値が０にリセットされる。この時、合算値レジスタ８４の合算値レジスタ値が最小値レジスタ８３の最小値レジスタ値で置き替えられ、上記バイアスカウンタ８６は、そのカウンタ値を上記第３のメモリ６９のアドレス値として出力した後、１インクリメントする。また、最適値レジスタ８７の最適値レジスタ値を上記第３のメモリ６９の書き込みデータとして出力し、そのバイアスでの最適値を保存する。
【０１０４】
そして、上記バイアスカウンタ８６のカウント値が最大値となるまでこの動作を繰り返し、各バイアスでの最適値を上記第３のメモリ６９に保存する。
【０１０５】
また、第３のメモリ６９は、状態遷移モードが最適値算出モードＳＴ３及びバイアス設定モードＳＴ４の時に動作する。最適値算出モードでは、上記最適値算出部６８からの最適値算出結果データを書き込み保存する。また、バイアス設定モードＳＴ４では、保存している最適値算出結果データを読み出し、上記バイアス設定部６２へ与える。
【０１０６】
このように、本発明に係るミキサー回路では、バイアス動作点の設定をユーザーが電源起動時等に、自動で最適な動作点を検出する手段を備えることで、工場出荷時の調整・検査工程等における人手を介することなく、製造時のコスト増加及び製造品質の低下の要因を回避することができる。
【０１０７】
次に、上述の如き本発明に係るミキサー回路の書重要要素であるＬＳＭ演算部６６の構成方法について説明する。
先ず最初に、ＬＳＭ演算部６６におけるＬＳＭ演算に用いるＬＳＭアルゴリズムについて簡単に説明する。
【０１０８】
ｍ次の近似多項式を式１３とおくと、実Ｙデータとの２乗誤差ｅは、式１４
となり、２乗誤差ｅを最小とする係数値は、２乗曲線（放物線）の変極点を求めることで得られる。
【０１０９】
【数１３】
2004096644.tif 000015
【０１１０】
【数１４】
2004096644.tif 000016
【０１１１】
つまり、変極点において、各係数毎の偏微分が０となるから、式１５となり、この連立方程式を各係数について解けばよい。
【０１１２】
【数１５】
2004096644.tif 000017
【０１１３】
これを、行列式で表すと以下の式１６のようになる。
【０１１４】
【数１６】
2004096644.tif 000018
【０１１５】
一般に、コンピュータ等で演算して連立方程式を解くには、ガウス・ジョルダン（Ｇａｕｓｓ−Ｊｏｒｄａｎ）法が用いられる。
【０１１６】
例えば、次の式１７に示す３元連立方程式において説明する。
【０１１７】
【数１７】
2004096644.tif 000019
【０１１８】
これを、行列式で表すと次の式１８になる。
【０１１９】
【数１８】
2004096644.tif 000020
【０１２０】
この式１８について、▲１▼÷ａ１１、▲２▼−▲１▼÷ａ１１×ａ２１、▲３▼−▲１▼÷ａ１１×ａ３１すると次の式１９となる。
【０１２１】
【数１９】
2004096644.tif 000021
【０１２２】
この式１９について、▲１▼’−▲２▼’÷ａ’２２×ａ’１２、▲２▼’÷ａ’２２、▲３▼’−▲２▼’÷ａ’２２×ａ’３２すると次の式２０となる。
【０１２３】
【数２０】
2004096644.tif 000022
【０１２４】
この式２０について、▲１▼“−▲３▼”÷ａ”３３×ａ”１３、　▲２▼“−▲３▼”÷ａ”３３×ａ”２３、▲３▼”÷ａ”３３すると次の式２１に示す単位行列となる。
【０１２５】
【数２１】
2004096644.tif 000023
【０１２６】
この式２１に示す単位行列より、以下の式２２のように解が得られる。
【０１２７】
【数２２】
2004096644.tif 000024
【０１２８】
（参考資料：技術評論社　河西朝雄著「Ｃ言語による初めてのアルゴリズム入門」Ｐ．９５〜Ｐ．１１６）
次に、上記ＬＳＭアルゴリズムを用いて、ミキサー回路の入力電圧・差動和ドレイン電流特性から、４次の高調波歪み係数を演算する手順を説明する。
【０１２９】
前述したように差動和ドレイン電流は、バイアス動作点を中心に対称な特性となるので、Ｘ方向のデータをバイアス動作点からの差分データとして考えることができる。
【０１３０】
つまり、バイアス動作点を０．９０Ｖとする時、Ｘデータが０．８６，０．８７，０．８８，０．８９，０．９０，０．９１，０．９２，０．９３，０．９４であった場合には、Ｘ方向のデータを−０．０４，−０．０３，−０．０２，−０．０１，０，０．０１，０．０２，０．０３，０．０４と表すことができる。このことで、バイアス動作点に係わらず、Ｘ方向のデータを常に一定値として考えることができる
また、Ｙ方向のデータは、Ｘ＝０を中心に対象となり、次の式２３が成り立つ。
【０１３１】
【数２３】
2004096644.tif 000025
【０１３２】
このことより、ＬＳＭ演算では奇数次の係数は０と考えてよく、偶数次つまり０，２，４について計算すれば良く、上述の式１６をｍ＝４として、以下の式２４のように演算することで４次係数を求めることができる。
【０１３３】
【数２４】
2004096644.tif 000026
【０１３４】
【数２５】
2004096644.tif 000027
【０１３５】
したがって、システマティックに行列演算を行うことで、ＬＳＭアルゴリズムを用いた４次係数値を得ることができる。
以上、行列演算を用いてＬＳＭアルゴリズムをシステマティックに解く手法を述べたが、実際のＬＳＩに実装するには、以下の点で実現上問題がある。
（１）割り算があり、特殊なセルが必要である。
（２）乗算が多数必要で、信号遅延、回路規模増大の懸念がある。
（３）行列式の計算途中の値を保持するメモリが多数必要である。
（４）演算を何度も繰り返すので、ビット丸め誤差が発生する。
【０１３６】
これを解決するため、本発明では、以下の手法を採用する。
【０１３７】
最小２乗法で計算するときのＸデータは、等間隔で与えられると考える。この時、Ｓ０〜Ｓ８は定数であるから、Ａ〜Ｉも定数となる。したがって、４次係数ａ４は、ｔ４，ｔ２，ｔ０を変数とし、各係数をＫ４，Ｋ２，Ｋ０とする次の式２６で表現できる。
【０１３８】
【数２６】
2004096644.tif 000028
【０１３９】
また、ｔ４，ｔ２，ｔ０は、定数ｘｉと変数ｙｉの式２７で表されるから、上記式２７は、変数ｙｉでまとめると、式２８
となり、これはフィルタ係数がＪ０，Ｊ１，・・・，ＪｎのＦＩＲフィルタと同等の構成で表現できることがわかる。
【０１４０】
【数２７】
2004096644.tif 000029
【０１４１】
【数２８】
2004096644.tif 000030
【０１４２】
したがって、ＦＩＲフィルタ構成によりＬＳＩ実装を行うことで、先に述べたＬＳＩ実装時の問題点は以下のように解決される。
（１）割り算が不要であり、特殊セルの使用は回避できる。
（２）乗算回数もｎ＋１個でよい。また、冗長２進法の採用により、乗算器を用いないビットシフトと加算器のみの構成も可能である。
（３）計算途中の値を保存する必要がなく、メモリは不要である。
（４）ＦＩＲフィルタ計算に要する演算のみで、ビット丸め誤差の発生は少なくできる。
【０１４３】
以下、例として、Ｘデータを−４，−３，−２，−１，０，１，２，３，４としてＬＳＭ計算を考える．
Ｘデータの各乗数和Ｓ０〜Ｓ８、Ａ〜Ｉ及びＫ０〜Ｋ４は、次の式２９のように計算される。
【０１４４】
【数２９】
2004096644.tif 000031
【０１４５】
ここから、ＦＩＲフィルタ構成としたときのフィルタ係数を算出すると、次の式３０のようになる。
【０１４６】
【数３０】
2004096644.tif 000032
【０１４７】
この係数値について、中心係数Ｊ４で正規化して小数表示し、この係数を２５＝３２倍して整数化し、これを０と＋１に加えて−１も表現できる冗長２進数を用いて表にしたものを図１８に示す。ここで、冗長２進数表示において、「−」は「−１」を表す。
【０１４８】
ＦＩＲフィルタ構成で実現したＬＳＭ演算部６６の構成例を図１９に示す。
【０１４９】
この図１９に示した構成例のＬＳＭ演算部６６は、８段のシフトレジスタＳＲ、８個の加算器ＡＤＲ１〜ＡＤＲ８、５個の乗算器ＭＰＸ１〜ＭＰＸ５及び１個のビットシフト回路ＢＳＨにより構成されている。ここで、乗算器に与える係数Ｊ０〜Ｊ４は、図１８に定める整数値を用い、出力時に５ビット右シフト（１／３２倍）して小数値を掛けたのと等価としている。
【０１５０】
また、ＬＳＭ演算部６６は、図２０に構成例を示すように、冗長２進数表現を基に、乗算器を用いず、ビットシフトと加算器のみで構成することができる。
【０１５１】
この図２０に示した構成例のＬＳＭ演算部６６は、８段のシフトレジスタＳＲ、１４個の加算器ＡＤＲ１〜ＡＤＲ１４及び９個のビットシフト回路ＢＳＨ１〜ＢＳＨ９により構成されている。この構成は、図１８の表に示した冗長２進数を用いた入力データＹ０〜Ｙ８に対するビット処理と加算処理に基づき構成したものである。このような構成とすることにより、図１９に示した乗算器ＭＰＸ１〜ＭＰＸ５を用いた演算回路に比べてゲート規模の縮小及び消費電力の縮小を図ることができる。
【０１５２】
ここで、上述の図１に示したミキサー回路６０では、バイアス最適値算出時の初期データとして与えた基本バイアス値を実使用環境下においてアダプティブに変化させることで、動作環境に応じて消費電力及び受信性能等を補償することができる。
【０１５３】
基本バイアス値を変動させる基準値としては、受信電界強度、バッテリ駆動時の電源電圧低下、周囲温度の変動などが考えられる。
【０１５４】
次に、受信電界強度の変化に対するバイアス設定のアダプティブ対応について説明する。
【０１５５】
一般に、受信電力強度が大きい時、歪み性能が厳しく動作電流を増やす必要があり、逆に受信電力強度が小さい時、歪み性能が緩和されて動作電流を減しても許容される。
【０１５６】
また、ミキサーのバイアス回路においては、初期データとして与える基本バイアス値を小さくすると、動作電流は減り、基本バイアス値を大きくすると、動作電流は増加する。
【０１５７】
そこで、受信電力を検出する手段を設けて、受信電力強度を観測し、ある一定範囲を超えて受信電力強度が変化した時には、基本バイアス値を替えて、ミキサーのバイアス最適設定を再度実行するようにすることにより、バイアス設定のアダプティブ対応を図ることができる。
【０１５８】
本発明を適用した受信回路９０の構成例を図２１に示す。
【０１５９】
この図２１に示す受信回路９０は、アンテナ９１に接続された高周波増幅部９２及び受信電力強度検出部９５、上記高周波増幅部９２に接続されたミキサー部９３、このミキサー部９３に接続された中間周波増幅部９４、上記受信電力強度検出部９５に接続されたバイアス設定制御部９６を備えている。この受信回路９０におけるミキサー部９３には上述の図１に示したミキサー回路６０が用いられている。
【０１６０】
この受信回路９０において、上記受信電力感度検出部９５は、受信電力を一定の周期で観測し、受信電力強度をバイアス設定制御部９６へ出力する。
【０１６１】
上記バイアス設定制御部９６では、上記受信電力感度検出部９５からの受信電力強度の変化を観測する。このバイアス設定制御部９６は、受信電力強度の範囲と設定すべき基本バイアス値をテーブルとして持っており、あらかじめ設定した範囲を超えて受信電力強度が変化した場合、上記ミキサー部９３へ再設定開始信号と変化した受信電力強度に対応した基本バイアス値を出力し、上記ミキサー部９３のバイアス最適設定を開始させて、変化後の受信電力強度に適合したバイアス設定とする。
【０１６２】
この受信回路９０におけるミキサー部９３は、アダプティブ対応したバイアス最適設定が可能となっており、状態モードが図２２に示すように遷移する。
【０１６３】
すなわち、最初は、電源起動等の第１の設定開始信号を受けて、電圧測定モードＳＴ１１、ＬＳＭ演算モードＳＴ１２、最適値算出モードＳＴ１３、バイアス設定モードＳＴ１４と遷移して、設定を完了する。
【０１６４】
その後、バイアス設定制御部９６からの再設定開始信号と基本バイアス値の変化を受けて、最適値算出モードＳＴ１５、バイアス設定モードＳＴ１６と遷移して、設定を完了する。
【０１６５】
【発明の効果】
以上説明したように、本発明によれば、工場出荷時の調整・検査工程において高周波信号を入力して、人手にて所望の性能を確保できるバイアス動作点に調整することなくバイアス設定ができるので、設定に掛かるコストを抑えることができる。また、電源起動時等にバイアス設定を行えることにより、よりユーザーの実使用状態で性能の補償を行うことができ、品質向上に貢献できる。
【０１６６】
本発明に係るミキサー回路では、演算部をビットシフトと加算器によるＦＩＲフィルタ構成とすることによって、割り算が不要であり、特殊セルの使用は回避できる。冗長２進法の採用により、乗算器を用いないビットシフトと加算器のみの構成も可能となる。計算途中の値を保存する必要がなく、メモリも不要となる。ＦＩＲフィルタ計算に要する演算のみで、ビット丸め誤差の発生は少なくできる。
【０１６７】
また、本発明に係るミキサー回路では、受信電力強度、電源電圧状態や周囲温度などの動作環境に応じたパラメータに基づいて上記二乗曲線補償回路の補償特性を最適化することによって、例えば、実使用時での受信電力強度に応じて歪み性能を対応でき、必要最小限の消費電力で性能を保証することができ、従来の消費電力を浪費と決別できる。
【図面の簡単な説明】
【図１】本発明を適用したミキサー回路の構成例を示すブロック図である。
【図２】上記ミキサー回路のバイアス最適設定を行う状態モードの状態遷移図である。
【図３】上記ミキサー回路の掛け算部に用いられる掛け算器の基本構成を示す回路構成図である。
【図４】上記掛け算器に備えられる引き算回路の構成例を示す回路構成図である。
【図５】上記ミキサー回路の掛け算部に用いられる掛け算器の構成例を示す回路構成図である。
【図６】上記掛け算器の第１の差動対を構成しているＭＯＳトランジスタと上記第１の差動対に並列接続された差動対を構成しているＭＯＳトランジスタのゲート電圧に対するドレイン電流を示す特性図である。
【図７】上記掛け算器の他の構成例を示す回路構成図である。
【図８】上記ミキサー回路の掛け算部に用いられる差動掛け算出力信号を出力する掛け算器の基本構成を示す回路構成図である。
【図９】上記差動掛け算出力信号を出力する掛け算器の構成例を示す回路構成図である。
【図１０】上記ミキサー回路におけるバイアス設定部の構成例を示す回路構成図である。
【図１１】上記ミキサー回路における電圧測定部の構成例を示す回路構成図である。
【図１２】上記ミキサー回路における掛け算部のバイアス入力電圧・出力電圧特性の例を示す特性図である。
【図１３】上記電圧測定部における電流値計算部で計算した直流入力電圧・ドレイン電流特性の例を示す特性図である。
【図１４】上記ミキサー回路における演算部のＬＳＭ演算部の構成例を示す回路構成図である。
【図１５】上記ＬＳＭ演算部における差動電流和計算部で求められる各バイアス動作点における差動和ドレイン電流特性の例を示す特性図である。
【図１６】上記ＬＳＭ演算部における計算結果として得られるバイアス動作点・４次高調波係数特性の例を示す特性図である。
【図１７】上記演算部における最適値算出部の構成例を示す回路構成図である。
【図１８】ＦＩＲフィルタ構成で実現したときの上記ＬＳＭ演算部の係数例を示す図である。
【図１９】ＦＩＲフィルタ構成で実現したＬＳＭ演算部の構成例を示す回路構成図である。
【図２０】冗長２進数表現を基に、乗算器を用いず、ビットシフトと加算器のみで構成したＬＳＭ演算部の構成例を示す回路構成図である。
【図２１】本発明を適用した受信回路の構成例を示す回路構成図である。
【図２２】上記受信回路におけるミキサー部でアダプティブ対応したバイアス最適設定を行う状態モードの状態遷移図である。
【図２３】ＭＯＳトランジスタを用いた掛け算器として従来より知られているＧｉｌｂｅｒｔミキサを示す回路構成図である。
【符号の説明】
１，２，３，５，６　引き算回路、１０，２０，３０，４０，４１，４２，５０，５１，５２　掛け算器、１１〜１ｍ，２１〜２ｍ　差動対、３１，３２，３３，３４　二乗曲線補償回路、６０　ミキサー回路、６１　掛け算部、６２　バイアス設定部、６３　電圧測定部、６４　演算部、６５，６７，６９　メモリ、６６　ＬＳＭ演算部、６８　最適値算出部、７１　Ａ／Ｄ変換器、７２　電流値計算部、７３　カウンタ部、７４　バイアス値生成部、７６　差動電流和計算部、７７　ＬＭＳ部、７８　カウンタ部、８１　加算器、８２　比較器、８３　最小値レジスタ、８４　合算値レジスタ、８５　動作点カウンタ、８６　バイアスカウンタ、８７　最適値レジスタ、９０　受信回路、９１　アンテナ、９２　高周波増幅部、９３　ミキサー部、９４　中間周波増幅部、９５　受信電力強度検出部、９６　バイアス設定制御部、Ｍ１〜Ｍ（ｎ＋１），Ｍ３Ａ，Ｍ３Ｂ，Ｍ１１，Ｍ２２　ＭＯＳトランジスタ、Ｃ　コンデンサ、Ｒｇ１　抵抗、ＲＬ　負荷抵抗、Ｖｄｄ　電源、ＳＬ０〜ＳＬｎ　セレクタ、ＤＡ０〜ＤＡｎ　Ｄ／Ａ変換器、ＳＲ　シフトレジスタ、ＡＤＲ１〜ＡＤＲ１４　加算器、ＭＰＸ１〜ＭＰＸ５　乗算器、ＢＳＨ，ＢＳＨ１〜ＢＳＨ９　ビットシフト回路
【図１】
2004096644.tif 000033
【図２】
2004096644.tif 000034
【図３】
2004096644.tif 000035
【図４】
2004096644.tif 000036
【図５】
2004096644.tif 000037
【図６】
2004096644.tif 000038
【図７】
2004096644.tif 000039
【図８】
2004096644.tif 000040
【図９】
2004096644.tif 000041
【図１０】
2004096644.tif 000042
【図１１】
2004096644.tif 000043
【図１２】
2004096644.tif 000044
【図１３】
2004096644.tif 000045
【図１４】
2004096644.tif 000046
【図１５】
2004096644.tif 000047
【図１６】
2004096644.tif 000048
【図１７】
2004096644.tif 000049
【図１８】
2004096644.tif 000050
【図１９】
2004096644.tif 000051
【図２０】
2004096644.tif 000052
【図２１】
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【図２２】
2004096644.tif 000054
【図２３】
2004096644.tif 000055