【手続補正書】
【提出日】平成15年10月1日(2003.10.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成され、第１の幅を有し、第１の濃度の不純物を含む第１導電層と、
前記第１導電層上に形成され、前記第１の幅よりも短い第２の幅を有し、前記第１の濃度よりも高い第２の濃度の不純物を含む第２導電層と
を少なくとも含み、実質的に左右対称の横断面形状のゲート電極部を備えた、半導体装置。
【請求項２】
前記ゲート電極部は、前記半導体基板上にゲート絶縁膜を介在させて形成され、
前記半導体基板の主表面に、前記ゲート電極部を挟んで１対のソース・ドレイン領域が形成されている、請求項１記載の半導体装置。
【請求項３】
少なくとも前記第２導電層の両側面にそれぞれ接する側壁絶縁膜を含み、前記側壁絶縁膜の上端が、前記第２導電層の上面よりも高い、請求項１記載の半導体装置。
【請求項４】
前記半導体基板の主表面に、前記ゲート電極部を挟んで形成された１対のソース・ドレイン領域と、
前記第２導電層の上面および前記１対のソース・ドレイン領域の表面に形成された金属化合物膜と
を含む、請求項３記載の半導体装置。
【請求項５】
前記第１導電層と前記第２導電層との間にトンネル膜を介在させた、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
半導体基板の主表面上に形成されたゲート電極部と、
前記半導体基板の主表面に、前記ゲート電極部を挟んで形成された１対のソース・ドレイン領域と
を備え、
前記ゲート電極部は、
前記半導体基板の前記主表面上にゲート絶縁膜を介在させて形成された、所定幅の導電層と、
前記導電層および前記半導体基板を覆うように前記半導体基板上に形成された第１絶縁膜と、
前記導電層の両側面上にそれぞれ前記第１絶縁膜を介在させて形成された、前記第１絶縁膜とエッチング特性が異なる第２絶縁膜と
を含む、半導体装置。
【請求項７】
半導体基板上に、ゲート絶縁膜を介在させて第１の濃度の不純物を含む第１導電層を形成する工程と、
前記第１導電層上に、前記第１の濃度と異なる第２の濃度の不純物を含む第２導電層を形成する工程と、
前記第２導電層上に形成された所定幅のフォトレジストパターンをマスクとして、前記第２導電層に異方性エッチングを施し、前記第１導電層の表面を露出する工程と、
熱処理を施すことにより、前記第２導電層の表面と露出している前記第１導電層とに酸化膜を形成する工程と、
前記酸化膜を除去する工程と
を備えた、半導体装置の製造方法。
【請求項８】
前記第２の濃度は、前記第１の濃度より高く、
前記酸化膜が除去された前記第１導電層および前記第２導電層をマスクとして、前記半導体基板の主表面に所定導電型の不純物イオンを注入する工程を含む、請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１導電層を形成する工程と前記第２導電層を形成する工程との間に、トンネル膜を形成する工程を含む、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記第１導電層の表面を露出する工程と前記酸化膜を形成する工程との間に、
前記第２導電層を覆うように、前記第１導電層上に絶縁膜を形成する工程と、
前記絶縁膜に異方性エッチングを施し、前記第２導電層の両側面に側壁絶縁膜を形成する工程と
を含む、請求項８記載の半導体装置の製造方法。
【請求項１１】
前記不純物イオンを注入する工程の後、
前記第２導電層および前記側壁絶縁膜を覆うように、前記半導体基板上に金属膜を形成する工程と、
熱処理を施すことにより、前記半導体基板または前記第２導電層に接する金属膜に金属化合物層を形成する工程と、
前記金属化合物を残して、前記金属膜を除去する工程と、
を含む、請求項１０記載の半導体装置の製造方法。
【請求項１２】
半導体基板の主表面上にゲート電極部を形成する工程と、
前記半導体基板の主表面に、前記ゲート電極部を挟んで１対のソース・ドレイン領域を形成する工程と
を備え、
前記ゲート電極部を形成する工程は、
前記半導体基板の主表面上に、ゲート絶縁膜を介在させて所定幅の導電層を形成する工程と、
前記導電層を覆うように、前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、前記第１絶縁膜とエッチング特性が異なる第２絶縁膜を形成する工程と、
前記第２絶縁膜の全面に異方性エッチングを施し、前記導電層の両側面に接する前記第１絶縁膜の表面に側壁絶縁膜を形成する工程と
を含む、半導体装置の製造方法。
【請求項１３】
半導体基板の主表面上にゲート電極部を形成する工程と、
前記半導体基板の主表面に、前記ゲート電極部を挟んで１対のソース・ドレイン領域を形成する工程と
を備え、
前記ゲート電極部を形成する工程は、前記半導体基板の主表面上に、ゲート絶縁膜を介在させて第１導電層を形成する工程と、
前記第１導電層上に、第２導電層を形成する工程と、
前記第２導電層上に形成された所定幅のフォトレジストパターンをマスクとして、前記第２導電層を異方性エッチングを施し、前記第１導電層の表面を露出する工程と、
前記第２導電層の両側面に側壁絶縁膜を形成する工程と、
前記第１導電層に等方性エッチングを施すことにより、露出している前記第１導電層を除去する工程と
を含む、半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
【課題を解決するための手段】
本発明の第１の局面における半導体装置は、第１導電層と第２導電層とを少なくとも含み、実質的に左右対称の横断面形状のゲート電極部を備えている。第１導電層は、半導体基板の主表面に形成され、第１の幅を有し、第１の濃度の不純物を含んでいる。第２導電層は、第１導電層上に形成され、第１の幅より短い第２の幅を有し、第１の濃度よりも高い第２の濃度の不純物を含んでいる。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
この構成によれば、熱酸化によって同時に第１導電層と第２導電層とを形成する際に、第２の不純物濃度が第１の不純物濃度よりも高いことで、第２導電層の酸化レートの方が高くなる。これにより、酸化レートの違いによって第１導電層と第２導電層の寸法を個々に容易に制御することができて、酸化膜が除去された後では、第２導電層の幅が第１導電層の幅より短くなる。その結果、横断面形状が実質的に左右対称の凸状となるゲート電極部が得られる。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
好ましくは、ゲート電極部は半導体基板上にゲート絶縁膜を介在させて形成され、半導体基板の主表面に、ゲート電極部を挟んで１対のソース・ドレイン領域が形成されている。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
この場合には、ゲート電極部をマスクとして、半導体基板の主表面へ不純物のイオン注入を行なうことにより、１回のイオン注入にて１対のソース・ドレイン領域がＬＤＤ構造になる。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
本発明の第２の局面における半導体装置は、ゲート電極部と、１対のソース・ドレイン領域とを備えている。ゲート電極部は、半導体基板の主表面上に形成されている。１対のソース・ドレイン領域は、半導体基板の主表面に、ゲート電極部を挟んで形成されている。ゲート電極部は、導電層と、第１絶縁膜と、第２絶縁膜とを含んでいる。導電層は、半導体基板の主表面上にゲート絶縁膜を介在させて形成され所定幅を有している。第１絶縁膜は、導電層および半導体基板を覆うように半導体基板上に形成されている。第２絶縁膜は、導電層の両側面上にそれぞれ第１絶縁膜を介在させて形成され、第１絶縁膜とはエッチング特性が異なっている。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【００８１】
次に図１２を参照して、半導体基板１に所定の熱処理を施す。このとき露出している第１ポリシリコン膜が酸化されてシリコン酸化膜７ｂとなる。また、その酸化はサイドウォール１５下の第１ポリシリコン膜に及ぶ。酸化されずにポリシリコン膜として残った部分が下層電極層７ａとなる。また、上層電極層は両側面にサイドウォールが形成されているため、その上面のみが酸化されてシリコン酸化膜９ｃが形成される。酸化されずにポリシリコン膜として残った部分が上層電極層９ｂとなる。次に、シリコン酸化膜９ｃ、サイドウォール１５とをマスクとして半導体基板１に所定導電型の不純物のイオン注入を行ない、１対のソース・ドレイン領域１３ａ、１３ｂを形成する。なお、図５に示す工程において、上層電極層９ａをマスクとしてあらかじめイオン注入を行なって、ＬＤＤ構造とするのが好ましい。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
特に上述した製造方法では、図１３に示す工程において、上層電極層の上面が酸化されて形成されたシリコン酸化膜が除去される。このため、サイドウォール１５の上端が、上層電極層９ｂの上面の位置よりも高くなる。そのサイドウォール１５が障壁となり、図１７または図１８に示す工程において、コバルトとシリコンとが反応する際に、半導体基板１上に接するコバルトシリサイド膜と上層電極層９ｂに接するコバルトシリサイド膜とが容易にショートすることが防止される。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正の内容】
【００９１】
ところで、上述した製造方法では、上層電極層の上面が酸化されるため、上層電極層の高さを低くすることが可能となる。しかも、上層電極層の不純物濃度を変えることによって種々の高さを容易に設定することができる。このため次に示すような効果がある。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９６
【補正方法】変更
【補正の内容】
【００９６】
この製造方法によれば、図２１に示す工程において、導電層８ａを異方性エッチングにて形成する際に、ゲート酸化膜５がダメージを受けるという欠点を有している。しかしながら、図２３に示す工程においてサイドウォール１２を形成する際の異方性全面エッチングでは、実質的にシリコン酸化膜１０を残すようにシリコン窒化膜がエッチングされる。このため、半導体基板１の表面をエッチングしたり、結晶欠陥を発生させるなどのダメージが低減する。その結果、ＭＯＳトランジスタの信頼性が向上する。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正の内容】
【０１０３】
【発明の効果】
本発明の第１の局面における半導体装置は、第１導電層と第２導電層とを少なくとも含み、実質的に左右対称の横断面形状のゲート電極部を備えている。第１導電層は、半導体基板の主表面に形成され、第１の幅を有し、第１の濃度の不純物を含んでいる。第２導電層は、第１導電層上に形成され、第１の幅より短い第２の幅を有し、第１の濃度よりも高い第２の濃度の不純物を含んでいる。


【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
この構成によれば、熱酸化によって同時に第１導電層と第２導電層とを形成する際に、第２の不純物濃度が第１の不純物濃度よりも高いことで、第２導電層の酸化レートの方が高くなる。これにより、酸化レートの違いによって第１導電層と第２導電層の寸法を個々に容易に制御することができて、酸化膜が除去された後では、第２導電層の幅が第１導電層の幅より短くなる。その結果、横断面形状が実質的に左右対称の凸状となるゲート電極部が得られる。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
好ましくは、ゲート電極部は半導体基板上にゲート絶縁膜を介在させて形成され、半導体基板の主表面に、ゲート電極部を挟んで１対のソース・ドレイン領域が形成されていることにより、ゲート電極部をマスクとして、半導体基板の主表面へ不純物のイオン注入を行なうことで、１回のイオン注入にて１対のソース・ドレイン領域がＬＤＤ構造になる。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
本発明の第２の局面における半導体装置は、ゲート電極部と、１対のソース・ドレイン領域とを備えている。ゲート電極部は、半導体基板の主表面上に形成されている。１対のソース・ドレイン領域は、半導体基板の主表面に、ゲート電極部を挟んで形成されている。ゲート電極部は、導電層と、第１絶縁膜と、第２絶縁膜とを含んでいる。導電層は、半導体基板の主表面上にゲート絶縁膜を介在させて形成され所定幅を有している。第１絶縁膜は、導電層および半導体基板を覆うように半導体基板上に形成されている。第２絶縁膜は、導電層の両側面上にそれぞれ第１絶縁膜を介在させて形成され、第１絶縁膜とはエッチング特性が異なっている。