(57)【要約】【課題】電圧ロスを生じない昇圧電圧を得る。【解決手段】複数の入力電圧が供給される複数の入力部と、前記複数の入力部の何れかに供給された前記入力電圧の昇圧電圧が出力される出力部と、第１容量素子と、前記第１容量素子の一端を、前記複数の入力部の何れかまたは前記出力部と接続するための第１スイッチ素子群と、前記第１容量素子の他端を、前記複数の入力部の何れかまたは所定電圧部と接続するための第２スイッチ素子群と、前記出力部と所定電圧部との間に接続される第２容量素子と、を有し、前記第１スイッチ素子群および前記第２スイッチ素子群を制御信号にて切り換え、前記出力部から前記昇圧電圧を得ることを特徴とする。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
複数の入力電圧が供給される複数の入力部と、
前記複数の入力部の何れかに供給された前記入力電圧の昇圧電圧が出力される出力部と、
第１容量素子と、
前記第１容量素子の一端を、前記複数の入力部の何れかまたは前記出力部と接続するための第１スイッチ素子群と、
前記第１容量素子の他端を、前記複数の入力部の何れかまたは所定電圧部と接続するための第２スイッチ素子群と、
前記出力部と所定電圧部との間に接続される第２容量素子と、を有し、
前記第１スイッチ素子群および前記第２スイッチ素子群を制御信号にて切り換え、前記出力部から前記昇圧電圧を得ることを特徴とする昇圧回路。
【請求項２】
前記第１スイッチ素子群および前記第２スイッチ素子群を選択的に切り換え、前記出力部から前記昇圧電圧を得るための制御信号を発生する制御信号発生部を、有することを特徴とする請求項１記載の昇圧回路。
【請求項３】
前記制御信号発生部は、前記第１容量素子の一端を前記複数の入力部の何れかと接続し且つ前記第１容量素子の他端を前記所定電圧部と接続し、または、前記第１容量素子の一端を前記出力部と接続し且つ前記第１容量素子の他端を前記複数の入力部の何れかと接続すべく、前記制御信号を発生することを特徴とする請求項２記載の昇圧回路。
【請求項４】
前記制御信号発生部は、前記複数の入力電圧から所定の入力電圧を検出し、前記出力部から前記所定の入力電圧の昇圧電圧を得るための制御信号を発生することを特徴とする請求項２または３記載の昇圧回路。
【請求項５】
前記制御信号発生部は、前記複数の入力電圧から最も高い入力電圧を検出し、前記出力部から前記最も高い入力電圧の昇圧電圧を得るための制御信号を発生することを特徴とする請求項４記載の昇圧回路。
【請求項６】
前記第１スイッチ素子群および前記第２スイッチ素子群は、前記制御信号が供給されてオンオフするトランジスタであることを特徴とする請求項１乃至５の何れかに記載の昇圧回路。
【請求項７】
前記トランジスタをオンするとき、前記制御信号を所定レベルまでシフトするレベルシフト回路を有することを特徴とする請求項６記載の昇圧回路。
【請求項８】
前記制御信号は、前記トランジスタをオン可能なレベルを予め有することを特徴とする請求項６記載の昇圧回路。
【請求項９】
請求項１乃至８の何れかに記載の昇圧回路を集積化したことを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、昇圧回路およびその集積回路に関する。
【０００２】
【従来の技術】
入力電圧を所定レベルの出力電圧まで昇圧するための昇圧回路としては、チャージポンプ回路が広く知られている。
ここで、携帯機器（例えば、音楽、映像等の記録再生機器、携帯電話）を駆動するための電源としては、商用電源等からアダプタを介して得られる直流電源と、バッテリーから得られる直流電源とが使用される。携帯機器は、主としてバッテリーの直流電源が供給されて動作するため、バッテリーの直流電源が低下しても内部回路が正常動作を継続できるように、商用電源等からアダプタを介して得られる直流電源またはバッテリーから得られる直流電源の何れか一方を適宜選択する昇圧回路が内蔵されているものがある。
【０００３】
図１１は、複数の入力電圧（電源電圧）の何れかを選択して昇圧する、従来の昇圧回路の一例を示す回路図である。なお、電源電圧ＶＤＤ１は、バッテリーから得られる直流電源（例えば３．２Ｖ〜４．２Ｖ）とし、電源電圧ＶＤＤ２は、商用電源からアダプタを介して得られる直流電源（例えば５Ｖ）とする。
【０００４】
図１１において、バッテリーを装着している携帯機器がアダプタを介して商用電源と接続されると、即ち、電源電圧ＶＤＤ１および電源電圧ＶＤＤ２が同時に供給されると、電源電圧ＶＤＤ１側のダイオード３０２のカソード電位が押し上げられてダイオード３０２がオフし、これにより、電源電圧ＶＤＤ２がダイオード３０４を介して昇圧回路に優先的に供給されることとなる。また、一方の電源電圧が供給される場合は、その一方の電源電圧のみが昇圧回路に供給されることとなる。
【０００５】
電源電圧ＶＤＤ１（電源電圧ＶＤＤ２）は、クロックＣＫおよびクロックＸＣＫ（クロックＣＫの反転）が供給されるＰ型ＭＯＳトランジスタ３０６乃至３１０およびＮ型ＭＯＳトランジスタ３１２のオンオフに従って昇圧され、この昇圧電圧は、出力部から得られることとなる。
【０００６】
【発明が解決しようとする課題】
しかしながら、コンデンサ３１４の両端電圧は、電源電圧ＶＤＤ１（電源電圧ＶＤＤ２）からダイオード３０２（ダイオード３０４）の立ち上がり電圧分の電圧降下を生じる。これに伴って、出力部側のコンデンサ３１６の両端電圧は、その２倍の電圧降下を生じることとなる。つまり、携帯機器においては、電源電圧自体が低いため、電源電圧がダイオードの立ち上がり電圧の２倍の電圧降下を生じると、十分な昇圧効果を得ることができなくなる問題があった。なお、図１１の昇圧回路は、電源電圧の２倍の昇圧電圧を得るものであるが、この問題は、２倍より大きい昇圧電圧を得るほど顕著なものとなる。
【０００７】
【課題を解決するための手段】
前記課題を解決するための主たる発明は、複数の入力電圧が供給される複数の入力部と、前記複数の入力部の何れかに供給された前記入力電圧の昇圧電圧が出力される出力部と、第１容量素子と、前記第１容量素子の一端を、前記複数の入力部の何れかまたは前記出力部と接続するための第１スイッチ素子群と、前記第１容量素子の他端を、前記複数の入力部の何れかまたは所定電圧部と接続するための第２スイッチ素子群と、前記出力部と所定電圧部との間に接続される第２容量素子と、を有し、前記第１スイッチ素子群および前記第２スイッチ素子群を制御信号にて切り換え、前記出力部から前記昇圧電圧を得ることを特徴とする昇圧回路。
【０００８】
本発明の上記以外の特徴とするところは、本明細書および添付図面の記載により明らかとなる。
【０００９】
【発明の実施の形態】
＝＝＝開示の概要＝＝＝
本明細書および添付図面の記載により、少なくとも、以下の事項が明らかとなる。
複数の入力電圧が供給される複数の入力部と、前記複数の入力部の何れかに供給された前記入力電圧の昇圧電圧が出力される出力部と、第１容量素子と、前記第１容量素子の一端を、前記複数の入力部の何れかまたは前記出力部と接続するための第１スイッチ素子群と、前記第１容量素子の他端を、前記複数の入力部の何れかまたは所定電圧部と接続するための第２スイッチ素子群と、前記出力部と所定電圧部との間に接続される第２容量素子と、を有し、前記第１スイッチ素子群および前記第２スイッチ素子群を制御信号にて切り換え、前記出力部から前記昇圧電圧を得ることを特徴とする昇圧回路。
前記昇圧回路によれば、第１スイッチ素子群および第２スイッチ素子群を制御信号にて適宜切り換えることで、複数の入力電圧の何倍の昇圧電圧を得る場合であっても、電圧ロスを生じない昇圧電圧を得ることが可能となる。
【００１０】
また、かかる昇圧回路において、前記第１スイッチ素子群および前記第２スイッチ素子群を選択的に切り換え、前記出力部から前記昇圧電圧を得るための制御信号を発生する制御信号発生部を、有することとする。そして、前記制御信号発生部は、前記第１容量素子の一端を前記複数の入力部の何れかと接続し且つ前記第１容量素子の他端を前記所定電圧部と接続し、または、前記第１容量素子の一端を前記出力部と接続し且つ前記第１容量素子の他端を前記複数の入力部の何れかと接続すべく、前記制御信号を発生することとすればよい。
前記昇圧回路によれば、制御信号発生部を有することで、第１スイッチ素子群および第２スイッチ素子群の何れかを適宜切り換えて、電圧ロスを生じない昇圧電圧を得ることが可能となる。
【００１１】
また、かかる昇圧回路において、前記制御信号発生部は、前記複数の入力電圧から所定の入力電圧を検出し、前記出力部から前記所定の入力電圧の昇圧電圧を得るための制御信号を発生することとする。特に、前記制御信号発生部は、前記複数の入力電圧から最も高い入力電圧を検出し、前記出力部から前記最も高い入力電圧の昇圧電圧を得るための制御信号を発生することとする。
前記昇圧回路によれば、最も高い入力電圧を検出することで、例えば商用電源からアダプタを介して得られる電源電圧等から、電圧ロスを生じない昇圧電圧を優先的に得ることが可能となる。
【００１２】
また、かかる昇圧回路において、前記第１スイッチ素子群および前記第２スイッチ素子群は、前記制御信号が供給されてオンオフするトランジスタであることとしてもよい。
前記昇圧回路によれば、トランジスタをオンオフしてスイッチングすることで、電圧ロスを生じない昇圧電圧を得ることが可能となる。
【００１３】
また、かかる昇圧回路において、前記トランジスタをオンするとき前記制御信号を所定レベルまでシフトするレベルシフト回路を有することとしてもよい。
前記昇圧回路によれば、トランジスタをレベルシフト回路を用いてオンオフすることで、電圧ロスを生じない昇圧電圧を確実に得ることが可能となる。
【００１４】
また、かかる昇圧回路において、前記制御信号は、前記トランジスタをオン可能なレベルを予め有することとしてもよい。
前記昇圧回路によれば、制御信号がトランジスタをオン可能なレベルを有することで、電圧ロスを生じない昇圧電圧を確実に得ることが可能となる。
【００１５】
更に、かかる昇圧回路を集積化してもよい。
【００１６】
＝＝＝第１の実施形態＝＝＝
図１乃至図３を参照しつつ、本発明の昇圧回路について説明する。図１は、本発明の昇圧回路の一例を示す回路ブロック図である。図２は、電源電圧ＶＤＤ１を昇圧するときのタイムチャートである。図３は、電源電圧ＶＤＤ２を昇圧するときのタイムチャートである。なお、図１の昇圧回路は、例えば携帯機器に内蔵されるものとして説明する。ここで、電源電圧ＶＤＤ１は、バッテリーから得られる直流電源、電源電圧ＶＤＤ２は、商用電源からアダプタを介して得られる直流電源であるものとする。
【００１７】
≪第１の実施形態の構成≫
図１において、Ｐ型ＭＯＳトランジスタ２、４は、そのドレインソース路が電源電圧ＶＤＤ１の入力部６および昇圧電圧の出力部８の間に直列接続されたものである。また、Ｐ型ＭＯＳトランジスタ１０は、そのドレインソース路が電源電圧ＶＤＤ２の入力部１２およびＰ型ＭＯＳトランジスタ２、４のドレインソース接続点の間に接続されたものである。また、Ｐ型ＭＯＳトランジスタ２は、そのゲートがクロックＸＣＫ１をレベルシフトするためのレベルシフト回路１４の出力側と接続され、Ｐ型ＭＯＳトランジスタ４は、そのゲートがクロックＣＫ１をレベルシフトするためのレベルシフト回路１６の出力側と接続され、Ｐ型ＭＯＳトランジスタ１０は、そのゲートがクロックＸＣＫ２をレベルシフトするためのレベルシフト回路１８の出力側と接続される。これらのＰ型ＭＯＳトランジスタ２、４、１０は、請求項に言う第１スイッチ素子群を構成する。
【００１８】
Ｐ型ＭＯＳトランジスタ２０およびＮ型ＭＯＳトランジスタ２２は、そのドレインソース路が入力部６および接地（所定電圧部）の間に直列接続されるものである。また、Ｐ型ＭＯＳトランジスタ２４は、そのドレインソース路が入力部１２とＰ型ＭＯＳトランジスタ２０およびＮ型ＭＯＳトランジスタ２２のソース接続点との間に接続されるものである。また、Ｐ型ＭＯＳトランジスタ２０は、そのゲートにクロックＣＫ２が供給され、Ｎ型ＭＯＳトランジスタ２２は、そのゲートにクロックＣＫ１が供給され、Ｐ型ＭＯＳトランジスタ２４は、そのゲートにクロックＣＫ３が供給される。これらのＰ型ＭＯＳトランジスタ２０、２４およびＮ型ＭＯＳトランジスタ２２は、請求項に言う第２スイッチ素子群を構成する。
【００１９】
コンデンサ２６（第１容量素子）は、その両端がＰ型ＭＯＳトランジスタ２、４のドレインソース接続点と、Ｐ型ＭＯＳトランジスタ２０およびＮ型ＭＯＳトランジスタ２２のドレイン接続点との間に接続されるものである。また、コンデンサ２８（第２容量素子）は、その両端が出力部８および接地の間に接続されるものである。
【００２０】
なお、クロックＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２は同一周波数であり、クロックＣＫ１、ＣＫ２、ＣＫ３は、クロックＸＣＫ１、ＸＣＫ２とは逆相である。また、コンデンサ２６、２８の非接地側の一端は、電源電圧の２倍値まで上昇するので、レベルシフト回路１４、１６、１８は、Ｐ型ＭＯＳトランジスタ２、４、１０を確実にオンするために設けられている。但し、クロックＣＫ１、ＸＣＫ１、ＸＣＫ２が、Ｐ型ＭＯＳトランジスタ２、４、１０のドレインソース電圧に関わらず、Ｐ型ＭＯＳトランジスタ２、４、１０を確実にオンできるレベルを有しているならば、レベルシフト回路１４、１６、１８は不要となる。
【００２１】
比較器３０は、＋（非反転入力）端子に電源電圧ＶＤＤ１（またはその分圧値）が供給されるとともに、−（反転入力）端子に電源電圧ＶＤＤ２（またはその分圧値）が供給され、携帯機器がどの電源電圧を使用しているのかを検出するものである。詳述すると、比較器３０は、携帯機器がバッテリーから得られる直流電源を使用しているとき、ＶＤＤ１＞ＶＤＤ２となって論理値“Ｈ”を出力する。また、比較器３０は、携帯機器が商用電源から得られる直流電源を使用しているとき、バッテリーの使用の有無に関わらずＶＤＤ１＜ＶＤＤ２となって論理値“Ｌ”を出力する。
【００２２】
クロック発生器３２は、比較器３０の出力論理値に応じて、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２の何れかを昇圧するためのクロックＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２（制御信号）を発生するものである。詳述すると、クロック発生器３２は、比較器３０が論理値“Ｈ”を出力したとき、図２に示す電源電圧ＶＤＤ１を昇圧するためのクロックＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２を発生する。一方、クロック発生器３２は、比較器３０が論理値“Ｌ”を出力したとき、図３に示す電源電圧ＶＤＤ２を昇圧するためのクロックＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２（制御信号）を発生する。
【００２３】
なお、比較器３０およびクロック発生器３２は、マイクロコンピュータで構成可能であって、請求項に言う制御信号発生部を構成する。また、図１の全体または一部を集積化することも可能である。
【００２４】
≪第１の実施形態の動作≫
比較器３０からの論理値が“Ｈ”であるとき、クロック発生部３２は、比較器３０の出力に従って図２の状態のクロックＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２を発生する。このとき、クロックＣＫ１、ＣＫ２、ＸＣＫ１は所定周波数のハイレベルとローレベルを繰り返し、クロックＣＫ３、ＸＣＫ２はハイレベルに固定されている。つまり、Ｐ型ＭＯＳトランジスタ１０、２４がオフし、昇圧回路への電源電圧ＶＤＤ２の供給路は遮断される。
【００２５】
先ず、クロックＣＫ１、ＣＫ２がハイレベル、クロックＸＣＫ１がローレベルのとき、Ｐ型ＭＯＳトランジスタ２およびＮ型ＭＯＳトランジスタ２２がオンし、コンデンサ２６の非接地側の電位はＶＤＤ１となり、コンデンサ２６の接地側の電位は接地される。次に、クロックＣＫ１、ＣＫ２がローレベル、クロックＸＣＫ１がハイレベルに変化したとき、Ｐ型ＭＯＳトランジスタ４、２０がＰ型ＭＯＳトランジスタ２およびＮ型ＭＯＳトランジスタ２２とは相補的な状態でオンし、コンデンサ２６の接地側の電位は接地からＶＤＤ１まで上昇し、これに伴い、コンデンサ２６の非接地側の電位はＶＤＤ１から２ＶＤＤ１まで上昇する。即ち、コンデンサ２８の非接地側の電位は２ＶＤＤ１となる。上記の動作を繰り返すことにより、出力部８からは電源電圧ＶＤＤ１の２倍の昇圧電圧が継続して得られることとなる。
【００２６】
一方、比較器３０からの論理値が“Ｌ”であるとき、クロック発生部３２は、比較器３０の出力に従って図３の状態のクロックＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２を発生する。このとき、クロックＣＫ１、ＣＫ３、ＸＣＫ２は所定周波数のハイレベルとローレベルを繰り返し、クロックＣＫ２、ＸＣＫ１はハイレベルに固定されている。つまり、Ｐ型ＭＯＳトランジスタ２、２０がオフし、昇圧回路への電源電圧ＶＤＤ１の供給路は遮断される。
【００２７】
先ず、クロックＣＫ１、ＣＫ３がハイレベル、クロックＸＣＫ２がローレベルのとき、Ｐ型ＭＯＳトランジスタ１０およびＮ型ＭＯＳトランジスタ２２がオンし、コンデンサ２６の非接地側の電位はＶＤＤ２となり、コンデンサ２６の接地側の電位は接地される。次に、クロックＣＫ１、ＣＫ３がローレベル、クロックＸＣＫ２がハイレベルに変化したとき、Ｐ型ＭＯＳトランジスタ４、２４がＰ型ＭＯＳトランジスタ１０およびＮ型ＭＯＳトランジスタ２２とは相補的な状態でオンし、コンデンサ２６の接地側の電位は接地からＶＤＤ２まで上昇し、これに伴い、コンデンサ２６の非接地側の電位はＶＤＤ２から２ＶＤＤ２まで上昇する。即ち、コンデンサ２８の非接地側の電位は２ＶＤＤ２となる。上記の動作を繰り返すことにより、出力部８からは電源電圧ＶＤＤ２の２倍の昇圧電圧が継続して得られることとなる。
以上より、出力部８からは電圧ロスを生じない昇圧電圧を得ることが可能となる。
【００２８】
＝＝＝第２の実施形態＝＝＝
次に、図４乃至図７を参照しつつ、本発明の昇圧回路について説明する。図４は、本発明の昇圧回路の他の一例を示す回路ブロック図である。図５は、電源電圧ＶＤＤ１を昇圧するときのタイムチャートである。図６は、電源電圧ＶＤＤ２を昇圧するときのタイムチャートである。図７は、電源電圧ＶＤＤ３を昇圧するときのタイムチャートである。なお、図４の昇圧回路は、図１の昇圧回路と同様に、例えば携帯機器に内蔵されるものとして説明する。ここで、電源電圧ＶＤＤ１は、バッテリーから得られる直流電源、電源電圧ＶＤＤ２は、商用電源からアダプタを介して得られる直流電源、電源電圧ＶＤＤ３は、他の電源（例えば車両のバッテリー等）からアダプタを介して得られる直流電源であるものとする。
【００２９】
≪第２の実施形態の構成≫
図４の昇圧回路は、図１の昇圧回路を改良したものである。そこで、図１と同一素子については同一番号を付記するのみでその説明を省略することとする。
【００３０】
図４において、Ｐ型ＭＯＳトランジスタ１０２は、そのドレインソース路が電源電圧ＶＤＤ３の入力部１０４およびＰ型ＭＯＳトランジスタ２、４のドレインソース接続点の間に接続されるものである。また、Ｐ型ＭＯＳトランジスタ１０２は、そのゲートがクロックＸＣＫ３をレベルシフトするためのレベルシフト回路１０６の出力側と接続される。そして、Ｐ型ＭＯＳトランジスタ２、４、１０、１０２は、請求項に言う第１スイッチ素子群を構成する。
【００３１】
Ｐ型ＭＯＳトランジスタ１０８は、そのドレインソース路が入力部１０４とＰ型ＭＯＳトランジスタ２０およびＮ型ＭＯＳトランジスタ２２のソース接続点との間に接続されるものである。また、Ｐ型ＭＯＳトランジスタ１０８は、そのゲートにクロックＣＫ４が供給される。そして、Ｐ型ＭＯＳトランジスタ２０、２４、１０８およびＮ型ＭＯＳトランジスタ２２は、請求項に言う第２スイッチ素子群を構成する。
【００３２】
なお、クロックＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３は同一周波数であり、クロックＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４は、クロックＸＣＫ１、ＸＣＫ２、ＸＣＫ３とは逆相である。また、コンデンサ２６の非接地側の一端は、電源電圧の２倍値まで上昇するので、レベルシフト回路１０６は、Ｐ型ＭＯＳトランジスタ１０２を確実にオンするために設けられている。但し、クロックＸＣＫ３が、Ｐ型ＭＯＳトランジスタ１０２のドレインソース電圧に関わらず、Ｐ型ＭＯＳトランジスタ１０２を確実にオンできるレベルを有しているならば、レベルシフト回路１０６は不要となる。
【００３３】
比較器１１０は、電源電圧ＶＤＤ１（またはその分圧値）、電源電圧ＶＤＤ２（またはその分圧値）、および、電源電圧ＶＤＤ３（またはその分圧値）が供給され、携帯機器がどの電源電圧を使用しているのかを検出するものである。詳述すると、比較器１１０は、携帯機器がバッテリーから得られる直流電源を使用しているとき、論理値“ＨＨ”を出力する。また、比較器１１０は、携帯機器が商用電源から得られる直流電源を使用しているとき、バッテリーの使用の有無に関わらず論理値“ＬＨ”を出力する。また、比較器１１０は、携帯機器が他の電源から得られる直流電源を使用しているとき、バッテリーの使用の有無に関わらず論理値“ＨＬ”を出力する。なお、比較器１１０の論路値は、携帯機器が使用している電源電圧を判別するためのものであり、論理値および電源電圧の対応付けは適宜変更可能である。
【００３４】
クロック発生器１１２は、比較器１１０の出力論理値に応じて、電源電圧ＶＤＤ１、電源電圧ＶＤＤ２、電源電圧ＶＤＤ３の何れかを昇圧するためのクロックＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３（制御信号）を発生するものである。詳述すると、クロック発生器１１２は、比較器１１０が論理値“ＨＨ”を出力したとき、図５に示す電源電圧ＶＤＤ１を昇圧するためのクロックＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３を発生する。また、クロック発生器１１２は、比較器１１０が論理値“ＬＨ”を出力したとき、図６に示す電源電圧ＶＤＤ２を昇圧するためのクロックＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３（制御信号）を発生する。更に、クロック発生器１１２は、比較器１１０が論理値“ＨＬ”を出力したとき、図７に示す電源電圧ＶＤＤ３を昇圧するためのクロックＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３を発生する。
【００３５】
なお、比較器１１０およびクロック発生器１１２は、マイクロコンピュータで構成可能であって、請求項に言う制御信号発生部を構成する。また、図４の全体または一部を集積化することも可能である。
【００３６】
≪第２の実施形態の動作≫
比較器１１０からの論理値が“ＨＨ”であるとき、クロック発生部１１２は、比較器１１０の出力に従って図５の状態のクロックＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３を発生する。このとき、クロックＣＫ１、ＣＫ２、ＸＣＫ１は所定周波数のハイレベルとローレベルを繰り返し、クロックＣＫ３、ＣＫ４、ＸＣＫ２、ＸＣＫ３はハイレベルに固定されている。つまり、Ｐ型ＭＯＳトランジスタ１０、２４がオフして昇圧回路への電源電圧ＶＤＤ２の供給路は遮断されるとともに、Ｐ型ＭＯＳトランジスタ１０２、１０８がオフして昇圧回路への電源電圧ＶＤＤ３の供給路も遮断される。
【００３７】
先ず、クロックＣＫ１、ＣＫ２がハイレベル、クロックＸＣＫ１がローレベルのとき、Ｐ型ＭＯＳトランジスタ２およびＮ型ＭＯＳトランジスタ２２がオンし、コンデンサ２６の非接地側の電位はＶＤＤ１となり、コンデンサ２６の接地側の電位は接地される。次に、クロックＣＫ１、ＣＫ２がローレベル、クロックＸＣＫ１がハイレベルに変化したとき、Ｐ型ＭＯＳトランジスタ４、２０がＰ型ＭＯＳトランジスタ２およびＮ型ＭＯＳトランジスタ２２とは相補的な状態でオンし、コンデンサ２６の接地側の電位は接地からＶＤＤ１まで上昇し、これに伴い、コンデンサ２６の非接地側の電位はＶＤＤ１から２ＶＤＤ１まで上昇する。即ち、コンデンサ２８の非接地側の電位は２ＶＤＤ１となる。上記の動作を繰り返すことにより、出力部８からは電源電圧ＶＤＤ１の２倍の昇圧電圧が継続して得られることとなる。
【００３８】
また、比較器１１０からの論理値が“ＬＨ”であるとき、クロック発生部１１２は、比較器１１０の出力に従って図６の状態のクロックＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３を発生する。このとき、クロックＣＫ１、ＣＫ３、ＸＣＫ２は所定周波数のハイレベルとローレベルを繰り返し、クロックＣＫ２、ＣＫ４、ＸＣＫ１、ＸＣＫ３はハイレベルに固定されている。つまり、Ｐ型ＭＯＳトランジスタ２、２０がオフして昇圧回路への電源電圧ＶＤＤ１の供給路は遮断されるとともに、Ｐ型ＭＯＳトランジスタ１０２、１０８がオフして昇圧回路への電源電圧ＶＤＤ３の供給路も遮断される。
【００３９】
先ず、クロックＣＫ１、ＣＫ３がハイレベル、クロックＸＣＫ２がローレベルのとき、Ｐ型ＭＯＳトランジスタ１０およびＮ型ＭＯＳトランジスタ２２がオンし、コンデンサ２６の非接地側の電位はＶＤＤ２となり、コンデンサ２６の接地側の電位は接地される。次に、クロックＣＫ１、ＣＫ３がローレベル、クロックＸＣＫ２がハイレベルに変化したとき、Ｐ型ＭＯＳトランジスタ４、２４がＰ型ＭＯＳトランジスタ１０およびＮ型ＭＯＳトランジスタ２２とは相補的な状態でオンし、コンデンサ２６の接地側の電位は接地からＶＤＤ２まで上昇し、これに伴い、コンデンサ２６の非接地側の電位はＶＤＤ２から２ＶＤＤ２まで上昇する。即ち、コンデンサ２８の非接地側の電位は２ＶＤＤ２となる。上記の動作を繰り返すことにより、出力部８からは電源電圧の２倍の昇圧電圧が継続して得られることとなる。
【００４０】
更に、比較器１１０からの論理値が“ＨＬ”であるとき、クロック発生部１１２は、比較器１１０の出力に従って図７の状態のクロックＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３を発生する。このとき、クロックＣＫ１、ＣＫ４、ＸＣＫ３は所定周波数のハイレベルとローレベルを繰り返し、クロックＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２はハイレベルに固定されている。つまり、Ｐ型ＭＯＳトランジスタ２、２０がオフして昇圧回路への電源電圧ＶＤＤ１の供給路は遮断されるとともに、Ｐ型ＭＯＳトランジスタ１０、２４がオフして昇圧回路への電源電圧ＶＤＤ２の供給路も遮断される。
【００４１】
先ず、クロックＣＫ１、ＣＫ４がハイレベル、クロックＸＣＫ３がローレベルのとき、Ｐ型ＭＯＳトランジスタ１０２およびＮ型ＭＯＳトランジスタ２２がオンし、コンデンサ２６の非接地側の電位はＶＤＤ３となり、コンデンサ２６の接地側の電位は接地される。次に、クロックＣＫ１、ＣＫ４がローレベル、クロックＸＣＫ３がハイレベルに変化したとき、Ｐ型ＭＯＳトランジスタ４、１０８がＰ型ＭＯＳトランジスタ１０２およびＮ型ＭＯＳトランジスタ２２とは相補的な状態でオンし、コンデンサ２６の接地側の電位は接地からＶＤＤ３まで上昇し、これに伴い、コンデンサ２６の非接地側の電位はＶＤＤ３から２ＶＤＤ３まで上昇する。即ち、コンデンサ２８の非接地側の電位は２ＶＤＤ３となる。上記の動作を繰り返すことにより、出力部８からは電源電圧ＶＤＤ３の２倍の昇圧電圧が継続して得られることとなる。
以上より、電源電圧の数に関わらず、出力部８からは電圧ロスを生じない昇圧電圧を得ることが可能となる。
【００４２】
＝＝＝第３の実施形態＝＝＝
次に、図８乃至図１０を参照しつつ、本発明の昇圧回路について説明する。図８は、本発明の昇圧回路の他の一例を示す回路ブロック図である。図９は、電源電圧ＶＤＤ１を昇圧するときのタイムチャートである。図１０は、電源電圧ＶＤＤ２を昇圧するときのタイムチャートである。なお、図８の昇圧回路は、図１の昇圧回路と同様に、例えば携帯機器に内蔵されるものとして説明する。ここで、電源電圧ＶＤＤ１は、バッテリーから得られる直流電源、電源電圧ＶＤＤ２は、商用電源からアダプタを介して得られる直流電源であるものとする。
【００４３】
≪第３の実施形態の構成≫
図８において、Ｐ型ＭＯＳトランジスタ２０２、２０４、２０６は、そのドレインソース路が電源電圧ＶＤＤ１の入力部２０８および昇圧電圧の出力部２１０の間に直列接続されたものである。また、Ｐ型ＭＯＳトランジスタ２１２は、そのドレインソース路が電源電圧ＶＤＤ２の入力部２１４およびＰ型ＭＯＳトランジスタ２０２、２０４のドレインソース接続点の間に接続されたものである。また、Ｐ型ＭＯＳトランジスタ２０２は、そのゲートがクロックＸＣＫ２をレベルシフトするためのレベルシフト回路２１６の出力側と接続され、Ｐ型ＭＯＳトランジスタ２０４は、そのゲートがクロックＣＫ１をレベルシフトするためのレベルシフト回路２１８の出力側と接続され、Ｐ型ＭＯＳトランジスタ２０６は、そのゲートがクロックＸＣＫ３をレベルシフトするためのレベルシフト回路２２０の出力側と接続され、更に、Ｐ型ＭＯＳトランジスタ２１２は、そのゲートがクロックＸＣＫ４をレベルシフトするためのレベルシフト回路２２２の出力側と接続される。これらのＰ型ＭＯＳトランジスタ２０２、２０４、２０６、２１２は、請求項に言う第１スイッチ素子群を構成する。
【００４４】
Ｐ型ＭＯＳトランジスタ２２４およびＮ型ＭＯＳトランジスタ２２６は、そのドレインソース路が入力部２０８および接地（所定電圧部）の間に直列接続されるものである。また、Ｐ型ＭＯＳトランジスタ２２８は、そのドレインソース路が入力部２１４とＰ型ＭＯＳトランジスタ２２４およびＮ型ＭＯＳトランジスタ２２６のソース接続点との間に接続されるものである。また、Ｐ型ＭＯＳトランジスタ２３０およびＮ型ＭＯＳトランジスタ２３２は、そのドレインソース路が入力部２０８および接地の間に直列接続されるものである。また、Ｐ型ＭＯＳトランジスタ２３４は、そのドレインソース路が入力部２１４とＰ型ＭＯＳトランジスタ２３０およびＮ型ＭＯＳトランジスタ２３２のソース接続点との間に接続されるものである。また、Ｐ型ＭＯＳトランジスタ２２４は、そのゲートにクロックＣＫ２が供給され、Ｎ型ＭＯＳトランジスタ２２６は、そのゲートにクロックＣＫ１が供給され、Ｐ型ＭＯＳトランジスタ２２８は、そのゲートにクロックＸＣＫ３が供給される。また、Ｐ型ＭＯＳトランジスタ２３０は、そのゲートにクロックＸＣＫ２が供給され、Ｎ型ＭＯＳトランジスタ２３２は、そのゲートにクロックＸＣＫ１が供給され、Ｐ型ＭＯＳトランジスタ２３４は、そのゲートにクロックＸＣＫ４が供給される。これらのＰ型ＭＯＳトランジスタ２２４、２２８、２３０、２３４およびＮ型ＭＯＳトランジスタ２２６、２３２は、請求項に言う第２スイッチ素子群を構成する。
【００４５】
コンデンサ２３６（第１容量素子）は、その両端がＰ型ＭＯＳトランジスタ２０２、２０４のドレインソース接続点と、Ｐ型ＭＯＳトランジスタ２２４およびＮ型ＭＯＳトランジスタ２２６のドレイン接続点との間に接続されるものである。また、コンデンサ２３８（第１容量素子）は、その両端がＰ型ＭＯＳトランジスタ２０４、２０６のドレインソース接続点と、Ｐ型ＭＯＳトランジスタ２３０およびＮ型ＭＯＳトランジスタ２３２のドレイン接続点との間に接続されるものである。更に、コンデンサ２４０（第２容量素子）は、その両端が出力部２１０および接地（所定電圧部）の間に接続されるものである。
【００４６】
なお、クロックＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３、ＸＣＫ４は同一周波数であり、クロックＣＫ１、ＣＫ２、ＣＫ３は、クロックＸＣＫ１、ＸＣＫ２、ＸＣＫ３、ＸＣＫ４とは逆相である。また、コンデンサ２３６の非接地側の一端は、電源電圧の２倍値まで上昇し、コンデンサ２３８、２４０の非接地側の一端は、電源電圧の３倍値まで上昇するので、レベルシフト回路２１６、２１８、２２０、２２２は、Ｐ型ＭＯＳトランジスタ２０２、２０４、２０６、２１２を確実にオンするために設けられている。但し、クロックＣＫ１、ＣＫ３、ＸＣＫ２、ＸＣＫ３が、Ｐ型ＭＯＳトランジスタ２０２、２０４、２０６、２１２のドレインソース電圧に関わらず、Ｐ型ＭＯＳトランジスタ２０２、２０４、２０６、２１２を確実にオンできるレベルを有しているならば、レベルシフト回路２１６、２１８、２２０、２２２は不要となる。
【００４７】
比較器２４２は、＋（非反転入力）端子に電源電圧ＶＤＤ１（またはその分圧値）が供給されるとともに、−（反転入力）端子に電源電圧ＶＤＤ２（またはその分圧値）が供給され、携帯機器がどの電源電圧を使用しているのかを検出するものである。詳述すると、比較器２４２は、携帯機器がバッテリーから得られる直流電源を使用しているとき、ＶＤＤ１＞ＶＤＤ２となって論理値“Ｈ”を出力する。また、比較器２４２は、携帯機器が商用電源から得られる直流電源を使用しているとき、バッテリーの使用の有無に関わらずＶＤＤ１＜ＶＤＤ２となって論理値“Ｌ”を出力する。
【００４８】
クロック発生器２４４は、比較器２４２の出力論理値に応じて、電源電圧ＶＤＤ１または電源電圧ＶＤＤ２の何れかを昇圧するためのクロックＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３、ＸＣＫ４（制御信号）を発生するものである。詳述すると、クロック発生器２４４は、比較器２４２が論理値“Ｈ”を出力したとき、図９に示す電源電圧ＶＤＤ１を昇圧するためのクロックＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３、ＸＣＫ４を発生する。一方、クロック発生器２４４は、比較器２４２が論理値“Ｌ”を出力したとき、図１０に示す電源電圧ＶＤＤ２を昇圧するためのクロックＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３、ＸＣＫ４（制御信号）を発生する。
【００４９】
なお、比較器２４２およびクロック発生器２４４は、マイクロコンピュータで構成可能であって、請求項に言う制御信号発生部を構成する。また、図８の全体または一部を集積化することも可能である。
【００５０】
≪第３の実施形態の動作≫
比較器２４２からの論理値が“Ｈ”であるとき、クロック発生部２４４は、比較器２４２の出力に従って図９の状態のクロックＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３、ＸＣＫ４を発生する。このとき、クロックＣＫ１、ＣＫ２、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３は所定周波数のハイレベルとローレベルを繰り返し、クロックＣＫ３、ＸＣＫ４はハイレベルに固定されている。つまり、Ｐ型ＭＯＳトランジスタ２１２、２２８、２３４がオフし、昇圧回路への電源電圧ＶＤＤ２の供給路は遮断される。
【００５１】
先ず、クロックＣＫ１、ＣＫ２がハイレベル、クロックＸＣＫ１、ＸＣＫ２、ＸＣＫ３がローレベルのとき、Ｐ型ＭＯＳトランジスタ２０２、２０６、２３０およびＮ型ＭＯＳトランジスタ２２６がオンし、コンデンサ２３６の非接地側の電位はＶＤＤ１となり、コンデンサ２３６の接地側の電位は接地される。
次に、クロックＣＫ１、ＣＫ２がローレベル、クロックＸＣＫ１、ＸＣＫ２、ＸＣＫ３がハイレベルに変化したとき、Ｐ型ＭＯＳトランジスタ２０４、２２４およびＮ型ＭＯＳトランジスタ２３２がオンし、コンデンサ２３６の接地側の電位は接地からＶＤＤ１まで上昇し、これに伴い、コンデンサ２３６の非接地側の電位はＶＤＤ１から２ＶＤＤ１まで上昇する。即ち、コンデンサ２８の非接地側の電位は２ＶＤＤ１となる。
次に、クロックＣＫ１、ＣＫ２がハイレベル、クロックＸＣＫ１、ＸＣＫ２、ＸＣＫ３がローレベルに再度変化したとき、Ｐ型ＭＯＳトランジスタ２０２、２０６、２３０およびＮ型ＭＯＳトランジスタ２２６がオンし、コンデンサ２３８の接地側の電位は接地からＶＤＤ１まで上昇し、これに伴い、コンデンサ２３８の非接地側の電位は２ＶＤＤ１から３ＶＤＤ１まで上昇する。即ち、コンデンサ２４０の非接地側の電位は３ＶＤＤ１となる。上記の動作を繰り返すことにより、出力部２１０からは電源電圧の３倍の昇圧電圧が継続して得られることとなる。
【００５２】
一方、比較器２４２からの論理値が“Ｌ”であるとき、クロック発生部２４４は、比較器２４２の出力に従って図１０の状態のクロックＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３、ＸＣＫ４を発生する。このとき、クロックＣＫ１、ＣＫ３、ＸＣＫ１、ＸＣＫ３、ＸＣＫ４は所定周波数のハイレベルとローレベルを繰り返し、クロックＣＫ２、ＸＣＫ２はハイレベルに固定されている。つまり、Ｐ型ＭＯＳトランジスタ２０２、２２４、２３０がオフし、昇圧回路への電源電圧ＶＤＤ１の供給路は遮断される。
【００５３】
先ず、クロックＣＫ１、ＣＫ３がハイレベル、クロックＸＣＫ１、ＸＣＫ３、ＸＣＫ４がローレベルのとき、Ｐ型ＭＯＳトランジスタ２０６、２１２、２３４およびＮ型ＭＯＳトランジスタ２２６がオンし、コンデンサ２３６の非接地側の電位はＶＤＤ２となり、コンデンサ２３６の接地側の電位は接地される。
次に、クロックＣＫ１、ＣＫ３がローレベル、クロックＸＣＫ１、ＸＣＫ３、ＸＣＫ４がハイレベルに変化したとき、Ｐ型ＭＯＳトランジスタ２０４、２２８およびＮ型ＭＯＳトランジスタ２３２がオンし、コンデンサ２３６の接地側の電位は接地からＶＤＤ２まで上昇し、これに伴い、コンデンサ２３６の非接地側の電位はＶＤＤ２から２ＶＤＤ２まで上昇する。即ち、コンデンサ２３８の非接地側の電位は２ＶＤＤ２となる。
次に、クロックＣＫ１、ＣＫ３がハイレベル、クロックＸＣＫ１、ＸＣＫ３、ＸＣＫ４がローレベルに再度変化したとき、Ｐ型ＭＯＳトランジスタ２０２、２１２、２３４およびＮ型ＭＯＳトランジスタ２２６がオンし、コンデンサ２３８の接地側の電位は接地からＶＤＤ２まで上昇し、これに伴い、コンデンサ２３８の非接地側の電位は２ＶＤＤ２から３ＶＤＤ２まで上昇する。即ち、コンデンサ２４０の非接地側の電位は３ＶＤＤ２となる。上記の動作を繰り返すことにより、出力部２１０からは電源電圧の３倍の昇圧電圧が継続して得られることとなる。
以上より、昇圧の倍数に関わらず、出力部２１０からは電圧ロスを生じない昇圧電圧を得ることが可能となる。
【００５４】
＝＝＝その他の実施形態＝＝＝
以上、第１乃至第３の実施形態に基づき、本発明に係る昇圧回路およびその集積回路について説明したが、上記した発明の実施の形態は、本発明の理解を容易とするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物が含まれることはもちろんである。
【００５５】
≪スイッチ素子群≫
本実施形態におけるスイッチ素子群はＭＯＳトランジスタであるが、これに限定されるものではない。例えば、スイッチ素子群として、バイポーラトランジスタを用いることによって、集積化することも可能である。
また、スイッチ素子群として、リレー等の接点スイッチを用いて、ディスクリート回路を構成することも可能である。
【００５６】
【発明の効果】
本発明によれば、入力電圧の数および昇圧の倍数に関わらず、出力部から電圧ロスを生じない昇圧電圧を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の昇圧回路の一例を示す回路ブロック図である。
【図２】図１の昇圧回路において、電源電圧ＶＤＤ１を２倍昇圧するときのタイムチャートである。
【図３】図１の昇圧回路において、電源電圧ＶＤＤ２を２倍昇圧するときのタイムチャートである。
【図４】本発明の昇圧回路の他の一例を示す回路ブロック図である。
【図５】図４の昇圧回路において、電源電圧ＶＤＤ１を２倍昇圧するときのタイムチャートである。
【図６】図４の昇圧回路において、電源電圧ＶＤＤ２を２倍昇圧するときのタイムチャートである。
【図７】図４の昇圧回路において、電源電圧ＶＤＤ３を２倍昇圧するときのタイムチャートである。
【図８】本発明の昇圧回路の他の一例を示す回路ブロック図である。
【図９】図８の昇圧回路において、電源電圧ＶＤＤ１を３倍昇圧するときのタイムチャートである。
【図１０】図８の昇圧回路において、電源電圧ＶＤＤ２を３倍昇圧するときのタイムチャートである。
【図１１】従来の昇圧回路を示す回路図である。
【符号の説明】
２、４、１０、１０２　Ｐ型ＭＯＳトランジスタ（第１スイッチ素子群）
６、１２、１０４、２０８、２１４　入力部
８、２１０　出力部
１４、１６、１８、１０６　レベルシフト回路
２０、２４、１０８　Ｐ型ＭＯＳトランジスタ（第２スイッチ素子群）
２２　Ｎ型ＭＯＳトランジスタ（第２スイッチ素子群）
２０２、２０４、２０６、２１２　Ｐ型ＭＯＳトランジスタ（第１スイッチ素子群）
２２４、２２８、２３０、２３４　Ｐ型ＭＯＳトランジスタ（第２スイッチ素子群）
２２６、２３２　Ｎ型ＭＯＳトランジスタ（第２スイッチ素子群）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004096881.tif 000009
【図８】
2004096881.tif 000010
【図９】
2004096881.tif 000011
【図１０】
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【図１１】
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