(57)【要約】【課題】Ｆイオン注入によるＳｉ基板へのダメージや、ゲート絶縁膜、ゲート酸化膜へのＦの混入を抑えつつ、効果的に、Ｓｉ基板と、ゲート絶縁膜との界面における界面準位を低下させる。【解決手段】Ｓｉ基板を希フッ酸を用いて洗浄した後、スピン乾燥する。Ｓｉ基板上に、Ｆが残留した状態で、洗浄後のＳｉ基板上に、絶縁膜を形成する。この時、絶縁膜の形成と共に、Ｓｉ基板上に残留したＦにより、絶縁膜と、Ｓｉ基板との界面近くに、Ｓｉ−Ｆ結合を含むフッ素終端部が形成される。その後、絶縁膜上に、電極を形成する。【選択図】        図２
2004356554.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板と、
前記基板上に形成されたソース・ドレインと、
前記ソース・ドレインの間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜と、前記Ｓｉ基板との界面近くのＳｉ−Ｆ結合を含むフッ素終端部と、
を備え、
前記フッ素終端部の、Ｆ原子の含有量は、前記界面付近においてピークを持ち、かつ、その含有量は、１×１０２０ｃｍ−３以上であることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜は、
ＳｉＯ２膜、Ｎを含むＳｉＯ２膜、あるいは、
前記ＳｉＯ２膜あるいは前記Ｎを含むＳｉＯ２膜と、高誘電率膜との積層膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高誘電率膜は、チタン酸化物、ジルコニウム酸化物、ランタン酸化物、タンタル酸化物、アルミナ酸化物、ハフニウム酸化物、あるいは、チタン酸化物のうちいずれか、あるいは、これらのいずれか２以上を組み合わせた材料を含んで形成されたものであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ＳｉＯ２膜の膜厚は、１ｎｍ以下であることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
Ｓｉ基板を洗浄する洗浄工程と、
洗浄後の前記Ｓｉ基板上に、絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に、電極を形成する電極形成工程と、
を備え、
前記洗浄工程は、希フッ酸を用いて前記Ｓｉ基板を洗浄する希フッ酸処理工程と、
前記希フッ酸を、スピンにて乾燥させるスピン乾燥工程と、
を含み、
前記絶縁膜形成工程は、前記絶縁膜の形成と共に、前記スピン乾燥工程において前記Ｓｉ基板上に残留したＦにより、前記絶縁膜と、前記Ｓｉ基板との界面近くに、Ｓｉ−Ｆ結合を含むフッ素終端部を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記フッ素終端部のＦ原子の含有量は、前記界面付近においてピークを持ち、かつ、その含有量は、１×１０２０ｃｍ−３以上であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記絶縁膜形成工程の後、短時間の熱処理を加える熱処理工程を備えることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記熱処理工程における熱処理は、１ｍｓｅｃ以下の短時間であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記熱処理工程は、波長領域が可視光を主成分とするフラッシュランプを用いて行うことを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記熱処理工程は、前記界面付近を、１０００℃程度に加熱することを特徴とする請求項７から９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及び半導体装置の製造方法に関する。更に具体的には、Ｓｉ基板上に、ゲート酸化膜及びゲート絶縁膜を含むトランジスタ構造を有する半導体装置及びその製造方法に好適なものである。
【０００２】
【従来の技術】
一般に、界面準位は、デバイスの応答時間の遅延や、デバイスの安定性の劣化等、デバイスに悪影響を招くと考えられ、半導体装置の製造においては、この界面準位の低下方法の研究が進められている。ここで、界面準位とは、半導体と、金属または絶縁膜との接合界面に形成される電子エネルギー準位である。例えば、電界効果トランジスタにおいては、ゲート絶縁膜と、Ｓｉ基板との界面に形成される局在準位である界面準位による半導体特性の劣化が問題となる。
【０００３】
この界面準位は、界面における原子間結合の遮断によって生じるダングリングボンド（未結合手）と呼ばれる構造欠陥が主な原因となるものと考えられている。従って、例えば、トランジスタにおいては、Ｓｉ基板に、あるいは、Ｓｉ基板とゲート絶縁膜とに、Ｆイオンを注入することによるＦの終端効果がダングリングボンドの解消に有効であると考えられている。
【０００４】
ところで、電界効果トランジスタの製造方法する場合、まず、ＳＴＩ（素子分離領域）や、ＷＥＬＬの形成された基板上を洗浄する。この洗浄においては、一般に、希フッ酸水溶液による洗浄を行い、その後、純水によるリンスを行い、基板を乾燥する。これにより、基板上の自然酸化膜等が除去される。次に、洗浄後の基板に、ゲート絶縁膜となる絶縁膜を形成する。その後、絶縁膜上に、ゲート電極となる金属膜を形成し、これを、ゲート電極としてエッチングにより加工する。次に、ゲート電極をマスクとして、イオン注入を行い、エクステンションを形成する。更に、ゲート電極の側面に、サイドウォールを形成した後、再び、イオン注入を行い、ソース・ドレインを形成する。
【０００５】
このようなトランジスタの製造工程において、上述のフッ素終端効果により界面準位を低下させる方法として、具体的には、例えば、ゲート絶縁膜形成前後に、基板にＦイオンを注入する方法が提案されている（例えば、特許文献１参照。）。
また、ゲート電極を形成し、加工した後、ゲート電極上にマスクを形成し、ソース・ドレインを介して、ゲート絶縁膜に、Ｆイオンを注入する方法も提案されている（例えば、特許文献２参照）。
【０００６】
【特許文献１】
特開平８−３１６４６５号公報
【特許文献２】
特開平７−１４７３９８号公報
【０００７】
【発明が解決しようとする課題】
しかし、ゲート絶縁膜形成前に、Ｆイオン注入する場合、直接Ｓｉ基板にＦイオンを注入することになるため、Ｓｉ基板自体に与えるダメージが大きくなる。このため、半導体装置自体の信頼性の低下を招く場合があると考えられる。
【０００８】
また、ゲート絶縁膜形成後に、Ｆイオンを注入する場合、ゲート電極及びゲート絶縁膜中にもＦイオンが注入されるため、半導体装置の不良率が大きくなり、半導体装置の信頼性の低下を招く場合があると考えられる。
【０００９】
また、ゲート電極形成後に、Ｆイオンを注入する場合、例え、ゲート電極上にマスクを形成したとしても、厳密にはゲート電極中にＦイオンが注入される場合があると考えられる。特に、ＰＭＯＳの電極中にＢが注入されている場合に、ゲート電極中にＦイオンが注入されると、Ｂが、増速拡散されてしまう。この増速拡散は、半導体デバイス特性のバラツキ等の原因となり、半導体装置の信頼性低化の原因となる。
【００１０】
従って、この発明は、以上の問題を解決しつつ、Ｓｉ基板と、ゲート絶縁膜との界面に、より効果的にＦを導入し、フッ素終端部を形成した半導体装置、及びこの半導体装置の製造方法を提案するものである。
【００１１】
【課題を解決するための手段】
従って、この発明における半導体装置は、Ｓｉ基板と、
前記基板上に形成されたソース・ドレインと、
前記ソース・ドレインの間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜と、前記ゲート電極との界面近くのＳｉ−Ｆ結合を含むフッ素終端部と、
を備え、
前記フッ素終端部の、Ｆ原子の含有量は、前記界面付近においてピークを持ち、かつ、その含有量は、１×１０２０ｃｍ−３以上であるものである。
【００１２】
また、この発明における半導体装置の製造方法は、Ｓｉ基板を洗浄する洗浄工程と、
洗浄後の前記Ｓｉ基板上に、絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に、電極を形成する電極形成工程と、
を備え、
前記洗浄工程は、希フッ酸を用いて前記Ｓｉ基板を洗浄する希フッ酸処理工程と、
前記希フッ酸を、スピンにて乾燥させるスピン乾燥工程と、
を含み、
前記絶縁膜形成工程は、前記絶縁膜の形成と共に、前記スピン乾燥工程において前記Ｓｉ基板上に残留したＦにより、前記絶縁膜と、前記Ｓｉ基板との界面近くに、Ｓｉ−Ｆ結合を含むフッ素終端部を形成するものである。
【００１３】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００１４】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置１００を説明するための断面模式図である。
半導体装置１００は、ｐチャネルＭＯＳトランジスタである。図１に示すように、半導体装置１００のＳｉ基板２には、素子分離領域（ＳＴＩ；Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）４が形成され、ＳＴＩ４により分離された部分にｎＷＥＬＬ６が形成されている。また、Ｓｉ基板２表面付近には、比較的接合深さの浅いエクステンション８が形成され、その外側に、比較的接合深さの深いソース・ドレイン１０が形成されている。
【００１５】
また、ソース・ドレイン１０間のチャネル領域部分のＳｉ基板２上には、ＳｉＯ２膜からなるゲート酸化膜１２が形成されている。また、Ｓｉ基板２と、ゲート酸化膜１２との界面付近には、Ｓｉ−Ｆ結合を含むフッ素終端部１４が形成されている。さらに、ゲート酸化膜１２上には、ポリシリコンからなるゲート電極１６が形成されている。また、フッ素終端部１４を含むゲート酸化膜１２と、ゲート電極１６との側面部には、サイドウォール１８が形成されている。
【００１６】
更に、Ｓｉ基板２上には、ゲート酸化膜１２、ゲート電極１６、及び、サイドウォール１８を埋め込むようにして、層間絶縁膜２２が形成されている。層間絶縁膜２２には、その表面から、Ｓｉ基板２のソース・ドレイン１０まで貫通するコンタクトプラグ２４が形成されている。
【００１７】
図２は、ゲート酸化膜１２と、Ｓｉ基板２との界面付近に形成されたフッ素終端部１４のフッ素プロファイルを示すグラフ図である。
図２に示すように、フッ素終端部１４のＦ含有量は、ゲート酸化膜１２とＳｉ基板２との界面にピークを持ち、かつ、このピークにおいて、１×１０２０（ｃｍ−３）以上の量のＦ原子を含有する。即ち、ゲート酸化膜１２と、Ｓｉ基板２との界面付近において、Ｆ原子が十分に存在する状態となっている。
【００１８】
フッ素終端部１４に含有されたＦ原子は、ゲート酸化膜１２と、Ｓｉ基板２との界面付近において、Ｓｉ−Ｆ結合を形成している。即ち、フッ素終端部１４においては、ゲート酸化膜１２と、Ｓｉ基板２との界面付近におけるＳｉのダングリングボンド（未結合手）が、Ｆで終端されている。従って、フッ素終端部１４により、界面準位の低減が図られている。
【００１９】
図３は、この発明の実施の形態１における半導体装置１００の製造方法を説明するためのフロー図である。また、図４〜図９は、半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図３〜図９を用いて、半導体装置１００の製造方法を説明する。
【００２０】
まず、図４に示すように、Ｓｉ基板２上にＳＴＩ４を形成する（ステップＳ１０２）。ＳＴＩ４は、Ｓｉ基板２に比較的浅い溝を形成した後、この溝に、ＳｉＯ２を埋め込むことにより形成される。
【００２１】
その後、Ｓｉ基板２上に犠牲酸化膜３０を形成する（ステップＳ１０４）。この犠牲酸化膜３０を介して、ｎ型不純物を注入しｎＷＥＬＬ６を形成する（ステップＳ１０６）。
【００２２】
次に、希フッ酸処理を行う（ステップＳ１０８）。ここでは、ＨＦ：Ｈ２Ｏ＝１：２００程度の希フッ酸水溶液を用いる。これにより、Ｓｉ基板２が洗浄され、Ｓｉ基板２上に形成された犠牲酸化膜３０と、自然酸化膜とが除去される。
【００２３】
その後、続けてスピンにより、振り切ることによるスピン乾燥を行う（ステップＳ１１０）。通常の洗浄工程では、希フッ酸による処理の後、Ｈ２Ｏや、ＨＦを完全に除去するため、純水による洗浄リンス工程と、乾燥工程が行われる。しかし、ここでは、スピン乾燥を行う。これにより、図５に示すように、Ｓｉ基板２表面にＦ３２が十分に残留した状態となる。
【００２４】
次に、図６に示すように、Ｓｉ基板２上に、ゲート酸化膜１２の材料膜として、ＳｉＯ２膜を形成する（ステップＳ１１２）。ＳｉＯ２膜（ゲート酸化膜）１４は、６５０℃以下の温度条件下で、Ｓｉ基板２表面を酸化することにより形成される。この際、Ｓｉ基板２上には、Ｆ３２が十分に存在するため、Ｓｉ基板２と、ＳｉＯ２膜１２との界面付近においては、Ｓｉのダングリングボンド（未結合手）と、Ｆとが結合したＳｉ−Ｆ結合を含むフッ素終端部１４が形成される。ここで、６５０℃以下の低温で酸化することにより、Ｆが熱により逃げるのを抑えることができ、また、Ｆの量をコントロールすることもできる。
【００２５】
その後、ＳｉＯ２膜１２と、Ｓｉ基板２との界面付近にのみ、加熱処理を加える（ステップＳ１１４）。ここでは、可視光領域を主の成分とするフラッシュランプを用いて、１ｍｓｅｃの加熱を行う。これにより、実効的に、界面付近のみを１０００℃以上に上げる。これにより、熱酸化膜と同等以上の特性をもつ膜に再構築される。
【００２６】
次に、図７に示すように、ゲート電極１６の材料膜として、ポリシリコン膜を形成する（ステップＳ１１６）。ここでは、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いる。その後、ポリシリコン膜（ゲート電極）１６に不純物を注入する（ステップＳ１１８）。
【００２７】
次に、図８に示すように、ポリシリコン膜をゲート電極１６の幅に加工する（ステップＳ１２０）。ここでは、ポリシリコン膜１６上に、レジストマスクを形成し、これをマスクとして、エッチングを行う。その後、レジストマスクを除去する。
【００２８】
その後、エクステンション８形成用のＢイオンを注入する（ステップＳ１２４）。エクステンション８は、比較的接合深さの浅い領域となるようにする。ここで、ＢＦ２を用いると、ゲート電極中にフッ素が導入されることになり、電極中のＢの増速拡散が起こるため、ＢＦ２を用いるのは避けた方がよい。
【００２９】
次に、図９に示すように、ゲート電極１６及びフッ素終端部１４を含むゲート酸化膜１２の側壁に、サイドウォール１８を形成する（ステップＳ１２６）。サイドウォール１８は、ＳｉＮ膜を全体に形成した後、エッチバックを行ってこれを除去することにより形成される。フッ素終端部１４を含むＳｉＯ２膜の表面に露出する部分も同時に除去される。
【００３０】
次に、ゲート電極１６と、サイドウォール１８とをマスクにして、イオン注入を行う（ステップＳ１２８）。ここでは、ソース・ドレイン１０の接合深さが比較的深くなるようにしてＢイオンを注入する。
【００３１】
その後、ゲート電極１６等を埋め込むようにして、Ｓｉ基板２上に層間絶縁膜２２を形成する（ステップＳ１３０）。更に、層間絶縁膜２２を貫通するコンタクトプラグ２４を形成する（ステップ１３２）。ここでは、層間絶縁膜２２表面から、Ｓｉ基板２のソース・ドレイン１０にまで達する開口を形成し、この開口にタングステンを埋め込み、層間絶縁膜２２表面が露出するまで、ＣＭＰによる平坦化を行う。
このようにして、図１に示すような半導体装置１００が形成される。
【００３２】
図１０は、この発明の半導体装置１００におけるＮＢＴＩ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）と、界面準位について示した図である。図１０において、横軸は、フッ素濃度（ｃｍ−３）、左側縦軸は、ＮＢＴＩ（ΔＶｔｈ（ｍＶ））、右側縦軸は、界面準位（Ｄｉｔ（ｃｍ−２ｅＶ−１））を示す。
図１０に示すとおり、従来のゲート酸化膜に比して、実施の形態１におけるフッ素終端処理をした半導体装置１００の界面準位は減少していることがわかる。また、ＮＢＴＩも良好に改善していることがわかる。
【００３３】
以上説明したように、実施の形態１においては、半導体装置１００のゲート酸化膜１２と、Ｓｉ基板２との界面にはフッ素終端部１４が形成されている。これにより、この界面付近に発生するダングリングボンドをフッ素終端させることができ、界面準位の減少を図ることができる。
【００３４】
また、実施の形態１においては、従来のように、フッ素終端処理のためのＦイオンの注入を行わず、代わりに、洗浄処理において、希フッ酸水溶液をスピン乾燥することにより、Ｓｉ基板２にＦ原子を十分に残し、これにより、フッ素終端部１４を形成する。従って、後の工程で、Ｆイオンを注入する必要がないため、Ｆイオン注入によるＳｉ基板２へのダメージや、また、ゲート酸化膜や、ゲート電極中へのＦの混入を抑えることができ、良好な半導体装置を得ることができる。
【００３５】
また、実施の形態１においては、上述のように、洗浄後にＦイオンを注入する工程を設ける必要がない。即ち、従来の技術のように、ゲート電極形成後に、ソース・ドレインを介して、Ｆイオンを注入することがない。更に、実施の形態１では、エクステンション８やソース・ドレイン１０形成のためのイオン注入の際に、ＢＦ２を使用せず、Ｂイオンを注入する。これらにより、ゲート電極１６中に、Ｆが混入することを十分に抑えることができる。従って、実施の形態１に説明した製造方法は、ＰＭＯＳにおいて、ゲート電極中に、不純物として、Ｂが注入されている場合に、特に、Ｂの増速拡散を抑えつつ、かつ、効果的に、フッ素終端効果を得ることができるため有効である。このため、実施の形態１においては、ＰＭＯＳを形成する場合について説明した。
【００３６】
しかし、この発明は、ＰＭＯＳに限るものではない。例えば、この発明は、ＮＭＯＳに用いることもできる。この場合には、実施の形態１において説明したｎＷＥＬＬの形成（ステップＳ１０６）に代えて、ｐＷＥＬＬを形成し、ソース・ドレイン１０、エクステンション８形成の際には、Ｂイオンに代えてＡｓイオン等、ｎ型のイオンを注入すればよい。また、ＭＯＳに限るものでもなく、ＭＩＳ等、他の半導体装置に用いるものであってもよい。更に、この発明は、ゲート絶縁膜と、Ｓｉ基板との界面にフッ素終端処理を施す場合だけでなく、他の部分における、Ｓｉと、絶縁膜あるいは金属との界面のフッ素終端処理に適用することもできる。
【００３７】
また、この発明において、ゲート酸化膜１２、ゲート電極１６、サイドウォール１８、層間絶縁膜２２等の形成材料及び方法は、実施の形態１において説明したものに限るものではない。この発明において半導体装置は、例えば、ゲート酸化膜１２をＳｉＯ２膜単体ではなく、Ｎを含むＳｉＯ２膜としたもの等であってもよい。これらの形成材料は、この発明の範囲内において、用途に応じ適宜選択すればよく、また、その形成方法は、材料等によって、適切なものを選択すればよい。
【００３８】
また、実施の形態１においては、フッ素終端部１４のＦ含有量のピークがゲート酸化膜１２と、ゲート電極１６との界面にあり、その含有量が１×１０２０ｃｍ−３である場合について説明した。界面準位を抑えるためには、ダングリングボンドが発生しやすい界面付近に、Ｆが最も多く含有されるのが効果的であり、また、この程度のＦ含有量があれば、十分なフッ素終端効果が発揮できるためである。しかし、この発明は、必ずしも、これに限るものではなく、界面からズレてピークを有するものや、含有量が少ない、あるいは、多いものであってもよい。
【００３９】
また、実施の形態１においては、ＨＦ：Ｈ２Ｏ＝１：２００の希フッ酸を用いて洗浄を行う場合について説明した。しかし、この発明は、これに限るものではなく、他の濃度の希フッ酸を用いるものであってもよい。
【００４０】
また、実施の形態１において、ゲート酸化膜１２用のＳｉＯ２膜を形成した後、波長が可視光の光を主成分とするフラッシュランプを用いて、１ｍｓｅｃの熱処理を行い、界面付近に、１０００℃程度の加熱処理を加える（ステップＳ１１４）場合について説明した。しかし、この発明は、これに限るものではなく、例えば、他の波長領域の光を照射するものや、加熱時間、加熱温度の異なるものであってもよい。また、このような熱処理の工程を行わないものであってもよい。但し、ここでは、全体の処理温度が高温になるのは好ましくないため、界面付近のみを局所的に加熱できるような処理であることが好ましい。また、Ｆが熱により逃げることがあるため、必要なＦ含有量等を考慮して、照射光の種類や、処理時間、処理温度等を決定する必要がある。
【００４１】
実施の形態２．
図１１は、この発明の実施の形態２における半導体装置２００を説明するための断面模式図である。
図１１に示すように、半導体装置２００は、実施の形態１において説明した半導体装置１００と類似するものである。
しかし、半導体装置２００においては、ゲート絶縁膜として、ＳｉＯ２膜（ゲート酸化膜）１２上に、更に、高誘電率膜４０を形成した二層構造の積層膜が用いられている。また、高誘電率膜４０の下のＳｉＯ２膜は、１ｎｍの薄膜となっている。
【００４２】
このように半導体装置２００においては、ゲート絶縁膜として、高誘電率膜４０を用いている。これにより、ゲート絶縁膜の物理的な膜厚を確保しつつ、ゲート電極１６からのトンネル電流を抑えることができる。従って、高電圧に対する耐性が強く、半導体装置２００の信頼性が高くなっている。
【００４３】
また、高誘電率膜４０形成のため、下層のＳｉＯ２膜１２は、１ｎｍ以下の膜厚となっている。このようにＳｉＯ２膜が薄膜化する場合、移動度が問題となるが、ＳｉＯ２膜と、Ｓｉ基板２との界面付近には、フッ素終端部１４が形成されているため、移動度は、３０％程度改善されている。
【００４４】
図１２は、この発明の実施の形態２における半導体装置２００の製造方法を説明するためのフロー図である。また、図１３は、半導体装置２００の製造過程における状態を説明するための断面模式図である。
【００４５】
半導体装置２００の製造方法は、半導体装置１００の製造方法と類似するものである。しかし、半導体装置２００においては、ＳｉＯ２膜１２を形成した後、ＳｉＯ２膜１２上に、高誘電率膜４０を形成する工程を備える。
以下、具体的に、図１２、１３を用いて、この発明の実施の形態２における半導体装置２００の製造方法を説明する。
【００４６】
まず、実施の形態１における半導体装置１００の製造工程と同様に、Ｓｉ基板２上に、ＳＴＩ４及びｎＷＥＬＬ６を形成する（ステップＳ２０２〜Ｓ２０６）。また、実施の形態１と同様に、希フッ酸処理により犠牲酸化膜３０と、自然酸化膜の除去した後、スピン乾燥を行う（ステップＳ２０８〜Ｓ２１０）。更に、実施の形態１と同様に、Ｓｉ基板２上にＦ３２が十分に残留した状態で、Ｓｉ基板２を酸化し、ＳｉＯ２膜１２を形成し、フラッシュランプによる熱処理を施す（ステップＳ２１２〜Ｓ２１４）。これにより、同時に、フッ素終端部１４が形成され、Ｓｉ基板２と、ＳｉＯ２膜の界面付近におけるダングリングボンドがフッ素終端される。なお、ＳｉＯ２膜１２の膜厚は、１ｎｍ以下となるようにする。
【００４７】
実施の形態２においては、図１３に示すように、ＳｉＯ２膜１２上に、高誘電率膜４０を形成する（ステップＳ２１６）。高誘電率膜４０は、ＣＶＤ法により形成し、その材料としては、ＨｆＯ２を用いる。
【００４８】
次に、高誘電率膜４０上に、実施の形態１のステップＳ１１６〜Ｓ１２０と同様に、ゲート電極１６を形成する（ステップＳ２１８〜Ｓ２２２）。
その後、高誘電率膜４０をゲート電極１６と同じ幅に加工し（ステップＳ２２４）、ゲート絶縁膜を形成する。
【００４９】
その後、実施の形態１のステップＳ１２４〜Ｓ１３２と同様に、エクステンション８、サイドウォール２０、ソース・ドレインを形成し（ステップＳ２２６〜Ｓ２３０）、及び、層間絶縁膜２２、コンタクトプラグ２４を形成する（ステップＳ２３２〜Ｓ２３４）。
以上のようにして、半導体装置２００を得ることができる。
【００５０】
図１４は、半導体装置の電気特性を説明するためのグラフ図である。図１４において、縦軸は、移動度（ｃｍ２／Ｖ・ｓ）を示し、横軸は、電界（ＭＶ／ｃｍ）を示す。
図１４に示すように、半導体装置２００においては、ＳｉＯ２膜を１ｎｍ以下の薄膜としているが、移動度は、界面準位の減少に伴い、従来技術に比して３０％程度改善されていることがわかる。
【００５１】
以上説明したように、実施の形態２において、半導体装置２００は、ゲート絶縁膜として、ＳｉＯ２膜上に、高誘電率膜４０を形成した、積層膜を用いている。これにより、高電圧に対する耐性の強い半導体装置を得ることができる。また、ＳｉＯ２膜を１ｎｍ以下の薄膜としているが、フッ素終端部１４により、界面準位が低下されていることにより、移動度の低下が抑えられている。
【００５２】
また、半導体装置２００においても、Ｆのイオン注入を行わずに、Ｓｉ基板２と、ＳｉＯ２膜１２との間に、フッ素終端部１４を形成することができる。これにより、Ｓｉ基板へのダメージや、ゲート絶縁膜、ゲート電極へのＦ混入を抑えつつ、界面付近のダングリングボンドを、フッ素終端処理することができる。従って、実施の形態１と同様に、ＮＢＴＩ及び界面準位についても大幅に改善した、デバイス特性の良好な半導体装置を得ることができる。
【００５３】
なお、この発明において、高誘電率膜４０として、ＨｆＯ２を用いる場合について説明したが、高誘電率膜４０は、これにかぎるものではない。高誘電率膜としては、比誘電率が、３．９以上のものを言うが、より好適には、チタン酸化物（ＴｉＯ２、ＳｒＴｉＯ３等）、ジルコニウム酸化物、ランタン酸化物、タンタル酸化物（Ｔａ２Ｏ５等）、アルミナ酸化物（Ａｌ２Ｏ３等）、ハフニウム酸化物（ＨｆＯ２等）等、比誘電率が１０〜２５程度の膜を用いるものがよい。
【００５４】
また、実施の形態２では、ＳｉＯ２膜１２の膜厚が、１ｎｍ以下である場合について説明したが、この発明はこの膜厚に限るものではない。また、ＳｉＯ２膜に限るものでもなく、Ｎを含むＳｉＯ２膜や、ＳｉＯＮ等、他の絶縁膜であってもよい。更に、この発明において、ゲート絶縁膜は、ＳｉＯ２膜１２と、高誘電率膜４０の二層構造のものに限るものではない。例えば、ＳｉＯ２膜等の絶縁膜を形成せず、高誘電率膜４０をＳｉ基板２上に直接形成した単層のものや、高誘電率膜４０上に、ＳｉＯ２あるいは、ＳｉＮ膜を形成した積層構造のもの等であってもよい。
その他については、実施の形態１と同様であるから説明を省略する。
【００５５】
なお、例えば、実施の形態１のステップＳ１０８、Ｓ１１０、あるいは、実施の形態２のステップＳ２０８、２１０を実行することにより、この発明の洗浄工程が実行され、ステップＳ１０８、Ｓ２０８を実行することにより、希フッ酸処理工程が、Ｓ１１０、Ｓ２１０を実行することにより、スピン乾燥工程が実行される。また、例えば、実施の形態１のステップＳ１１２、あるいは、実施の形態２のステップＳ２１２を実行することにより、この発明の絶縁膜形成工程が実行され、実施の形態２の、ステップＳ２２０を実行することにより、この発明の高誘電率膜形成工程が実行される。また、例えば、実施の形態１のステップＳ１１６〜Ｓ１２０、あるいは、実施の形態２のステップＳ２１８〜Ｓ２２２を実行することにより、この発明の電極形成工程が実行される。
【００５６】
【発明の効果】
以上説明したように、この発明によれば、希フッ酸処理によるＳｉ基板洗浄後に、純水による洗浄、乾燥を行わず、スピン乾燥を行う。これにより、Ｆイオンを注入する工程なく、後の工程において、絶縁膜と、Ｓｉ基板との界面に、フッ素終端部を形成することができる。また、ここで形成されるフッ素終端部は、そのＦ含有量のピークは、ほぼ界面付近にあり、また十分なＦ原子を含む。従って、デバイス特性を劣化させることなく、効果的にフッ素終端部を形成することができる。これにより、効果的に、絶縁膜と、Ｓｉ基板との界面のダングリングボンドをフッ素終端して、界面準位を減少させることができ、信頼性の高い半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態１における半導体装置の電気特性を説明するためのグラフ図である。
【図１１】この発明の実施の形態２における半導体装置を説明するための断面模式図である。
【図１２】この発明の実施の形態２における半導体装置の製造方法を説明するための断面模式図である。
【図１３】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１４】この発明の実施の形態２における半導体装置の電気特性を説明するためのグラフ図である。
【符号の説明】
１００，２００  半導体装置
２  Ｓｉ基板
４  ＳＴＩ（素子分離領域）
６  ＷＥＬＬ
８  エクステンション
１０  ソース・ドレイン
１２  ゲート酸化膜（ＳｉＯ２膜）
１４  フッ素終端部
１６  ゲート電極（ポリシリコン膜）
１８  サイドウォール
２２  層間絶縁膜
２４  コンタクトプラグ
３０  犠牲酸化膜
３２  フッ素
４０  高誘電率膜
【図１】
2004356554.tif 000003
【図２】
2004356554.tif 000004
【図３】
2004356554.tif 000005
【図４】
2004356554.tif 000006
【図５】
2004356554.tif 000007
【図６】
2004356554.tif 000008
【図７】
2004356554.tif 000009
【図８】
2004356554.tif 000010
【図９】
2004356554.tif 000011
【図１０】
2004356554.tif 000012
【図１１】
2004356554.tif 000013
【図１２】
2004356554.tif 000014
【図１３】
2004356554.tif 000015
【図１４】
2004356554.tif 000016