【手続補正書】
【提出日】平成15年12月16日(2003.12.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルから読み出される並列データを複数のスイッチでそれぞれ受け、該スイッチを順次に接続して該並列データを直列データに変換する並列直列変換器と、
複数の記憶段を有し、前記各記憶段の出力が前記各スイッチにそれぞれ接続されるシフトレジスタと、アドレス信号に応じて前記シフトレジスタの記憶段の一つにプリセット信号を出力する設定回路とを有するスイッチ制御回路とを備え、
前記シフトレジスタの初期値は、前記アドレス信号に応じて設定されることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記並列直列変換器が出力する前記直列データを外部に出力する出力回路を備えたことを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記各スイッチは、外部から供給されるクロック信号に同期して動作することを特徴とする半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
前記アドレス信号は、前記メモリセルの読み出し動作に対応して外部から供給されることを特徴とする半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路において、
前記アドレス信号は、所定の前記メモリセルを選択するために供給されることを特徴とする半導体集積回路。
【請求項６】
請求項１記載の半導体集積回路において、
前記シフトレジスタは、反転信号を受けてシフト方向を反転することを特徴とする半導体集積回路。
【請求項７】
メモリセルに書き込むデータを直列データとして複数のスイッチで受け、該スイッチを所定の順序で接続して該直列データを並列データに変換する直列並列変換器と、
制御信号を受け、該制御信号に応じて前記スイッチの接続順序を制御するスイッチ制御回路とを備えたことを特徴とする半導体集積回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
【課題を解決するための手段】
請求項１の半導体集積回路は、メモリセルから読み出される並列データを直列データに変換する並列直列変換器と、アドレス信号を受け、並列直列変換器を制御するスイッチ制御回路とを備えている。並列直列変換器は、所定の順序で接続する複数のスイッチを有している。スイッチ制御回路は、アドレス信号に応じてスイッチの接続順序を制御し、並列データは、所定の順序で直列データに変換される。具体的には、スイッチ制御回路は、各記憶段の出力がスイッチに接続されたシフトレジスタを備えている。シフトレジスタの初期値は、アドレス信号に応じて設定される。そして、シフトレジスタをシフト動作することで、各スイッチが所定の順序で接続される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
このため、並列データの伝送経路上に形成される遅延要素を最小限にできる。具体的には、例えば、並列データを並び替えるための変換回路が不要になる。すなわち、簡単な回路で直列データの並び順を制御できる。この結果、メモリセルからのデータの読み出し動作が高速になる。また、回路が簡単なため、タイミング設計、レイアウト設計が容易になる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
請求項４の半導体集積回路では、アドレス信号は、メモリセルの読み出し動作に対応して外部から供給される。このため、直列データの並び順を読み出し動作毎にリアルタイムで変更することができる。
請求項５の半導体集積回路では、所定のメモリセルを選択するアドレス信号により、直列データの並び順が変更される。例えば、１ビットのアドレス信号を使用することで、２ビットの並列データを所定の並び順の直列データに変換できる。２ビットのアドレス信号を使用することで、４ビットの並列データを所定の並び順の直列データに変換できる。すなわち、バースト出力機能を有する半導体集積回路において、アクセス時間を遅らせることなく出力データを所定の並び順に変換できる。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
請求項６の半導体集積回路では、シフトレジスタは、反転信号を受けてシフト方向を反転する。このため、同じシフトレジスタを使用して、異なる並び順の直列データを生成することができる。例えば、シフト方向を反転することでインタリーブモードを容易に適用できる。
請求項７の半導体集積回路では、メモリセルに書き込む直列データを並列データに変換する直列並列変換器と、制御信号を受け、直列並列変換器を制御するスイッチ制御回路とを備えている。直列並列変換器は、所定の順序で接続する複数のスイッチを有している。スイッチ制御回路は、制御信号に応じてスイッチの接続順序を制御し、直列データは、所定の順序で並列データに変換される。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
図１は、本発明の半導体記憶装置の第１の実施形態を示している。この実施形態は、請求項１ないし請求項５に対応している。なお、従来技術で説明した回路と同一の回路については、同一の符号を付し、これ等回路については、詳細な説明を省略する。また、以降の説明では、“アドレス信号AD”を“AD信号”のように、信号名を略して称する場合がある。信号名に“／”が付く信号は、負論理の信号である。各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続されたブロックの一部は、複数の回路で構成されている。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正の内容】
【００５３】
各記憶段２４ａの出力をスイッチ３ａに接続したシフトレジスタ２４と、このシフトレジスタ２４をプリセット（初期値を設定）するアドレスデコーダ２２とを形成した。このため、簡単な回路で直列データの並び順を制御できる。また、回路が簡単なため、タイミング設計、レイアウト設計が容易になる。
図６は、本発明の半導体記憶装置の第２の実施形態における出力インタフェース部を示している。この実施形態は、請求項６に対応している。なお、第１の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等回路については、詳細な説明を省略する。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
なお、上述した第１の実施形態では、本発明をメモリセルMCからの読み出しデータを外部に出力するための出力インタフェース部３０に適用した例を示した。これに限定されず、本発明を入力インタフェース部に適用してもよい。具体的には、アドレスデコーダおよびシフトレジスタにより直列並列変換器３２の変換順序を変えることで、容易に直列の書き込みデータを所定の並列データに変換することができる。すなわち、バースト書き込み動作を高速に実行できる（請求項７に対応する）。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
【発明の効果】
請求項１の半導体集積回路では、並列データの伝送経路上に形成される遅延要素を最小限にできる。この結果、メモリセルからのデータを高速に伝達でき、読み出し時のアクセス時間を向上することができる。
簡単な回路で直列データの並び順を制御できる。また、回路が簡単なため、タイミング設計、レイアウト設計が容易になる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
請求項５の半導体集積回路では、バースト出力機能を有する半導体集積回路において、アクセス時間を遅らせることなく出力データを所定の並び順に変換できる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
請求項６の半導体集積回路では、同じシフトレジスタを使用して、異なる並び順の直列データを容易に生成することができる。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
請求項７の半導体集積回路では、並列データの伝送経路上に形成される遅延要素を最小限にできる。この結果、メモリセルからのデータの書き込み動作が高速になる。