(57)【要約】【課題】クロスポイント型ＦｅＲＡＭのキャパシタ面積を増大できるとともに、製品性能及び作業効率を向上できる半導体装置の製造方法及び半導体装置を提供する。【解決手段】強誘電体キャパシタ形成領域Ｘ以外の下部電極層２Ａを、強誘電体キャパシタ形成領域Ｘの膜厚よりも薄く形成することで、下部電極層２Ａの強誘電体キャパシタ形成領域Ｘ上のみに強誘電体層２Ｂを形成する。【選択図】        図４
2004356519.tif 000002
【特許請求の範囲】
【請求項１】
一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、
半導体基板上に、下部電極層形成用膜を成膜する工程と、
前記下部電極層形成用膜上に、前記一の方向に延びる前記下部電極層を形成するための第一のパターンを備えた下部電極層形成用マスクを形成する工程と、
前記第一のパターンを備えた下部電極層形成用マスクを利用して、前記下部電極層形成用膜を加工し、前記一の方向に延びる前記下部電極層を形成する工程と、
前記第一のパターンを備えた下部電極層形成用マスクに、前記下部電極層に強誘電体キャパシタ領域を形成するための第二のパターンをさらに形成する工程と、
前記第一及び第二のパターンを備えた下部電極層形成用マスクを利用して、前記強誘電体キャパシタ領域以外の前記下部電極層の膜厚を、前記強誘電体キャパシタ領域の前記下部電極層の膜厚よりも薄く形成する工程と、
前記第一及び第二のパターンを備えた下部電極層形成用マスクを残した状態で、前記下部電極層が形成された前記半導体基板上に第一の絶縁層を形成する工程と、
前記第一の絶縁層の上面に、前記第一及び第二のパターンを備えた下部電極層形成用マスクの上面を露出させる工程と、
前記第一の絶縁層は残るように、前記露出させた前記第一及び第二のパターンを備えた下部電極層形成用マスクを除去する工程と、
前記第一及び第二のパターンを備えた下部電極層形成用マスクが除去された後の前記第一の絶縁層上に、強誘電体層形成用膜及び上部電極補助層形成用膜をこの順で成膜する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記上部電極補助層形成用膜上に、強誘電体層及び上部電極補助層形成用マスクを形成する工程と、
前記強誘電体層及び上部電極補助層形成用マスクを利用して、前記強誘電体層形成用膜及び前記上部電極補助層形成用膜を加工し、前記下部電極層上の前記強誘電体キャパシタ領域に、強誘電体層及び上部電極補助層をこの順で形成する工程と、
前記強誘電体層及び上部電極補助層形成用マスクを残した状態で、前記強誘電体層及び上部電極補助層が形成された前記半導体基板上に、第二の絶縁層を形成する工程と、
前記第二の絶縁層の上面に、前記強誘電体層及び上部電極補助層形成用マスクの上面を露出させる工程と、
前記第二の絶縁層は残るように、前記露出させた前記強誘電体層及び上部電極補助層形成用マスクを除去する工程と、
前記強誘電体層及び上部電極層形成用マスクが除去された後の前記第二の絶縁層上に、上部電極層形成用膜を成膜する工程と、
前記上部電極層形成用膜を加工し、前記強誘電体キャパシタ領域を含む前記第二の絶縁層上に、前記他の方向に延びる前記上部電極層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記第一及び第二のパターンを備えた下部電極層形成用マスクが除去された後の前記第一の絶縁層上に、エッチバック又はエッチングを行う工程をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記強誘電体層及び上部電極補助層形成用マスクが除去された後の前記第二の絶縁層上に、エッチバック又はエッチングを行う工程をさらに備えることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置であって、
前記下部電極層の強誘電体キャパシタ領域のみに、強誘電体層が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタを備えた半導体装置の製造方法及び半導体装置に関するものである。
【０００２】
【従来の技術】
近年、強誘電体キャパシタを備えた半導体装置として、行状に配列された上部電極層と列状に配列された下部電極層との交差部に、複数の強誘電体キャパシタを配置したクロスポイント型ＦｅＲＡＭが注目されてきている（例えば、非特許文献１参照）。
【０００３】
図９は、従来の半導体装置の一製造工程を示す断面図である。なお、図９は、行状に配列された上部電極層の長手方向に沿った断面図である。
このクロスポイント型ＦｅＲＡＭの製造方法は、まず、図９（ａ）に示すように、ＭＯＳトランジスタなどが形成された半導体基板（図示せず）の上面全体に、公知のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、層間絶縁層１０を形成する。
【０００４】
次いで、この層間絶縁層１０の上面に、公知のスパッタ法を用いて、下部電極層形成用膜、強誘電体層形成用膜、及び上部電極補助層形成用膜（いずれも図示せず）をこの順で成膜した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、下部電極層２０Ａ、強誘電体層２０Ｂ、及び上部電極補助層２０Ｃとからなるキャパシタ形成用積層体を、下部電極層形成領域に列状に複数形成する。
【０００５】
次いで、下部電極層形成領域にキャパシタ形成用積層体が形成された層間絶縁層１０の上面全体に、公知のＣＶＤ法を用いて絶縁層３０を形成する。
次いで、図９（ｂ）に示すように、この絶縁層３０の上面全体に、エッチバックを行い、キャパシタ形成用積層体の上部電極補助層２０Ｃ上面を露出させる。
次いで、上部電極補助層２０Ｃの上面が露出した絶縁層３０の上面全体に、公知のスパッタ法を用いて、上部電極層形成用膜（図示せず）を形成した後、公知のフォトリソグラフィ技術及びエッチング技術を用いて、図９（ｃ）に示すように、上部電極層２０Ｄを、上部電極形成領域に行状に複数形成する。ここで、上部電極補助層２０Ｃと上部電極層２０Ｄとは、互いに格子状に配置された上部電極層２０Ｄと下部電極層２０Ａとの各交差部のみで接続されるため、この各交差部に、複数の強誘電体キャパシタＣを形成することができる。
【０００６】
【非特許文献１】
Ｔ．Ｈａｙａｓｈｉ  ｅｔ．ａｌ，「Ａ  Ｎｏｖｅｌ  Ｓｔａｃｋ  Ｃａｐａｃｉｔｏｒ  Ｃｅｌｌ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  ＦｅＲＡＭ  Ｃｏｍｐａｒｔｉｂｌｅ  ｗｉｔｈ  ＣＭＯＳ  Ｌｏｇｉｃ」，ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ），２００２年，Ｓｅｓｓｉｏｎ２１．３
【０００７】
【発明が解決しようとする課題】
しかしながら、上述したクロスポイント型ＦｅＲＡＭの製造方法においては、上部電極補助層形成用膜、強誘電体層形成用膜、及び下部電極層形成用膜を一括してエッチングしているため、三層の断面を垂直加工することが困難であり、エッチング工程に要する作業効率が良好ではないという不具合があった。
【０００８】
また、下部電極層形成用膜のエッチング時には、その形成材料であるＰｔがエッチング断面に再付着し、強誘電体キャパシタＣの上下電極層間の電気的ショートを誘発するおそれがあるため、上部電極補助層２０Ｃの上面から下部電極層の下面に向かって広がるテーパ形状の断面となるようにキャパシタ形成用積層体を形成する必要がある。そのため、上部電極補助２０Ｃの面積が下部電極層２０Ａの面積よりも小さくなってしまい、結果的に、上部電極補助層２０Ｃと下部電極層２０Ａの積層領域のみに形成される強誘電体キャパシタＣの有効面積も減少してしまうという不具合があった。
【０００９】
さらに、上述したクロスポイント型ＦｅＲＡＭの製造方法においては、絶縁層３０の上面全体にエッチバックを行うことで上部電極補助層２０Ｃを露出させるようにしているため、絶縁層３０の厚さやエッチバックレートが不均一であると、同一ウェハ内又は同一チップ内でのエッチング量が異なり、製品性能の劣化を誘発してしまうという不具合があった。
【００１０】
また、絶縁層３０の厚さやエッチバックレートによっては、上部電極補助層２０Ｃがオーバーエッチング（過剰エッチング）されてしまうおそれがあった。このため、エッチバック条件を制限する必要があり、エッチバックに要する作業効率が良好ではないという不具合があった。
さらに、上述したクロスポイント型ＦｅＲＡＭの製造方法においては、三層一括加工を行っているため、下部電極層２０Ａと強誘電体層２０Ｂとは略同一寸法で形成されているため、強誘電体キャパシタＣ形成領域以外でも下部電極層２０Ａと強誘電体層２０Ｂとが接触している。このため、強誘電体キャパシタＣの動作速度や消費電力の面で未だ改善の余地があった。
【００１１】
そこで、本発明は、上記事情に鑑みてなされたものであり、クロスポイント型ＦｅＲＡＭのキャパシタ面積を増大できるとともに、製品性能及び作業効率を向上できる半導体装置の製造方法及び半導体装置を提供することを課題としている。
【００１２】
【課題を解決するための手段】
このような課題を解決するために、本発明に係る半導体装置の製造方法は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置の製造方法において、半導体基板上に、下部電極層形成用膜を成膜する工程と、前記下部電極層形成用膜上に、前記一の方向に延びる前記下部電極層を形成するための第一のパターンを備えた下部電極層形成用マスクを形成する工程と、前記第一のパターンを備えた下部電極層形成用マスクを利用して、前記下部電極層形成用膜を加工し、前記一の方向に延びる前記下部電極層を形成する工程と、前記第一のパターンを備えた下部電極層形成用マスクに、前記下部電極層に強誘電体キャパシタ領域を形成するための第二のパターンをさらに形成する工程と、前記第一及び第二のパターンを備えた下部電極層形成用マスクを利用して、前記キャパシタ領域以外の前記下部電極層の膜厚を、前記強誘電体キャパシタ領域の前記下部電極層の膜厚よりも薄く形成する工程と、前記第一及び第二のパターンを備えた下部電極層形成用マスクを残した状態で、前記下部電極層が形成された前記半導体基板上に第一の絶縁層を形成する工程と、前記第一の絶縁層の上面に、前記第一及び第二のパターンを備えた下部電極層形成用マスクの上面を露出させる工程と、前記第一の絶縁層は残るように、前記露出させた前記第一及び第二のパターンを備えた下部電極層形成用マスクを除去する工程と、前記第一及び第二のパターンを備えた下部電極層形成用マスクが除去された後の前記第一の絶縁層上に、強誘電体層形成用膜及び上部電極補助層形成用膜をこの順で成膜する工程と、を備えることを特徴とするものである。
【００１３】
また、本発明に係る半導体装置の製造方法において、前記上部電極補助層形成用膜上に、強誘電体層及び上部電極補助層形成用マスクを形成する工程と、前記強誘電体層及び上部電極補助層形成用マスクを利用して、前記強誘電体層形成用膜及び前記上部電極補助層形成用膜を加工し、前記下部電極層上の前記強誘電体キャパシタ領域に、強誘電体層及び上部電極補助層をこの順で形成する工程と、前記強誘電体層及び上部電極補助層形成用マスクを残した状態で、前記強誘電体層及び上部電極補助層が形成された前記半導体基板上に、第二の絶縁層を形成する工程と、前記第二の絶縁層の上面に、前記強誘電体層及び上部電極補助層形成用マスクの上面を露出させる工程と、前記第二の絶縁層は残るように、前記露出させた前記強誘電体層及び上部電極補助層形成用マスクを除去する工程と、前記強誘電体層及び上部電極層形成用マスクが除去された後の前記第二の絶縁層上に、上部電極層形成用膜を成膜する工程と、前記上部電極層形成用膜を加工し、前記強誘電体キャパシタ領域を含む前記第二の絶縁層上に、前記他の方向に延びる前記上部電極層を形成する工程と、をさらに備えることを特徴とするものである。
【００１４】
さらに、本発明に係る半導体装置の製造方法において、前記第一及び第二のパターンを備えた下部電極層形成用マスクが除去された後の前記第一の絶縁層上に、エッチバック又はエッチングを行う工程をさらに備えることを特徴とするものである。
さらに、本発明に係る半導体装置の製造方法において、前記強誘電体層及び上部電極補助層形成用マスクが除去された後の前記第二の絶縁層上に、エッチバック又はエッチングを行う工程をさらに備えることを特徴とするものである。
【００１５】
なお、本発明に係る半導体装置の製造方法において、下部電極層形成用マスクを形成する材料は特に限定されないが、絶縁層中に埋め込んでも丈夫な材料で形成する必要がある。具体的には、レジスト材と絶縁層形成材料との両者と反応性が異なる材料で構成されるハードマスク材（例えば、シリコン酸化膜やシリコン窒化膜などのセラミックスや、ＴｉＮやＷなどの金属膜など）が挙げられる。
【００１６】
また、本発明に係る半導体装置の製造方法において、強誘電体層及び上部電極補助層形成用マスクを形成する材料は特に限定されないが、絶縁層中に埋め込んでも丈夫な材料で形成する必要がある。具体的には、レジスト材と絶縁層形成材料との両者と反応性が異なる材料で構成されるハードマスク材（例えば、シリコン酸化膜やシリコン窒化膜などのセラミックスや、ＴｉＮやＷなどの金属膜など）が挙げられる。
【００１７】
本発明に係る半導体装置は、一の方向に延びる下部電極層と、他の方向に延びる上部電極層との交差部に強誘電体キャパシタが配置されてなる半導体装置であって、前記下部電極層の強誘電キャパシタ領域のみに、強誘電体層が形成されていることを特徴とするものである。
なお、本発明におけるハードマスク材とは、レジスト材及び絶縁層形成材料の両者と反応性が異なる材料から構成されるのであれば、特に限定されないが、例えば、シリコン酸化物（シリカ）膜や、シリコン窒化物膜など、フロン系ガスでのエッチングが可能なセラミックスなどが挙げられる。
【００１８】
すなわち、本発明に係る半導体装置の製造方法によれば、強誘電体キャパシタ領域以外の下部電極層の膜厚を、強誘電体キャパシタ領域の下部電極層の膜厚よりも薄く形成するようにしたことによって、強誘電体キャパシタ領域の下部電極層が突出した形状となる。よって、強誘電体キャパシタ領域となる下部電極層の上面のみに強誘電体層を形成することができるため、半導体装置の動作速度及び消費電力を改善することが可能となる。
【００１９】
また、本発明に係る半導体装置の製造方法によれば、下部電極層の形状加工を一層のみで行った後、強誘電体層及び上部電極補助層の形状加工を行うようにしたことによって、強誘電体キャパシタの加工精度を向上でき、強誘電体キャパシタの微細化及びＳ／Ｎ比（信号対雑音比：Ｓｉｇｎａｌ  ｔｏ  ｎｏｉｓｅ  ｒａｔｉｏ）を改善することが可能となる。
【００２０】
同様に、本発明に係る半導体装置の製造方法によれば、下部電極層の形状加工を一層のみで行った後、強誘電体層及び上部電極補助層の形状加工を行うようにしたことによって、三層を一括して形状加工する従来の方法で懸念されていた下部電極層形成材料の再付着に起因する問題が解決される。すなわち、上下電極層間の電気的ショートを抑制することができるため、半導体装置の製品性能を向上させることが可能となる。また、強誘電体キャパシタを上部電極補助層の上面から下部電極層の下面に向かって垂直形状に形成し、上部電極補助層と下部電極層との面積を略同一寸法にすることができるため、強誘電体キャパシタの有効面積を増加させることが可能となる。
【００２１】
さらに、本発明に係る半導体装置の製造方法によれば、下部電極層の形状加工を行う下部電極層形成用マスクを利用して、第一の絶縁層の上面に下部電極層の上面を露出させるようにしたことによって、下部電極層へのオーバーエッチングを抑制し、強誘電体キャパシタの製品性能を向上させるとともに、下部電極層の露出（頭出し）に要する作業効率を向上させることができる。
【００２２】
同様に、本発明に係る半導体装置の製造方法によれば、強誘電体層及び上部電極補助層の形状加工を行う強誘電体層及び上部電極補助層形成用マスクを利用して、第二の絶縁層の上面に上部電極補助層の上面を露出させるようにしたことによって、上部電極補助層へのオーバーエッチングを抑制し、強誘電体キャパシタの製品性能を向上させるとともに、上部電極補助層の露出（頭出し）に要する作業効率を向上させることが可能となる。
【００２３】
さらに、本発明に係る半導体装置の製造方法において、第一及び第二のパターンを備えた下部電極層形成用マスクが除去された後の第一の絶縁層上に、エッチバック又はエッチングを行う工程をさらに備えることによって、下部電極層形成用マスクを除去することで第一の絶縁層に形成される開口部の角がとれるため、下部電極層が露出した第一の絶縁層の上面全体に形成される強誘電体層形成用膜の被覆性（カバレッジ）を良好にすることが可能となる。よって、下部電極層と強誘電体層との接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００２４】
同様に、本発明に係る半導体装置の製造方法において、強誘電体層及び上部電極補助層形成用マスクが除去された後の第二の絶縁層上に、エッチバック又はエッチングを行う工程をさらに備えることによって、強誘電体層及び上部電極補助層形成用マスクを除去することで第二の絶縁層に形成される開口部の角がとれるため、上部電極補助層が露出した第二の絶縁層の上面全体に形成される上部電極層形成用膜の被覆性（カバレッジ）を良好にすることが可能となる。よって、上部電極補助層と上部電極層との接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００２５】
また、本発明に係る半導体装置によれば、強誘電体キャパシタが形成される下部電極層の上面のみに、強誘電体層が形成されていることによって、半導体装置の動作速度及び消費電力を改善することが可能となる
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明における半導体装置の一構成例を示す平面図である。図２は、図１に示す半導体装置を示し、（ａ）は図１のＡ−Ａ線に沿った断面図、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【００２７】
本実施形態における半導体装置は、図１に示すように、半導体基板（図示せず）上に、列状に形成された下部電極層２Ａ及び行状に形成された上部電極層２Ｄの各交差部に配置された複数の強誘電体キャパシタＣと、この強誘電体キャパシタＣの一部に接続されたＭＯＳトランジスタ（図示せず）とを備えたクロスポイント型ＦｅＲＡＭを構成している。
【００２８】
強誘電体キャパシタＣは、図２に示すように、半導体基板（図示せず）上に形成された層間絶縁層１の上面に、下部電極層２Ａと、強誘電体層２Ｂと、上部電極補助層２Ｃと、上部電極層２Ｄとがこの順で積層されている。
また、行状に形成された上部電極層２Ｄのうち、強誘電体キャパシタ形成領域Ｘ以外の下面には、図２（ａ）に示すように、層間絶縁層１上に第一の絶縁層３Ａと、第二の絶縁層３Ｂとがこの順で積層されてなる絶縁層３が形成されている。一方、列状に形成された下部電極層２Ａのうち、強誘電体キャパシタ形成領域Ｘ以外の上面には、図２（ｂ）に示すように、第一の絶縁層３Ａと、第二の絶縁層３Ｂとがこの順で積層されてなる絶縁層３が形成されている。つまり、強誘電体キャパシタＣを構成する強誘電体層２Ｂ及び上部電極補助層２Ｃは、強誘電体キャパシタ形成領域Ｘのみに形成されている。
【００２９】
次に、本実施形態における半導体装置の製造方法について説明する。
図３〜図８は、本発明における半導体装置の一製造工程を示す断面図である。なお、図３、図５、及び図７は、各製造工程において、図１に示す半導体装置のＡ−Ａ線に沿った断面方向から見た断面で示し、図４、図６、及び図８は、各製造工程において、図１に示す半導体装置のＢ−Ｂ線に沿った断面方向からみた断面で示す。
【００３０】
本実施形態における半導体装置の製造方法は、まず、予めＭＯＳトランジスタが形成された半導体基板の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる層間絶縁層１を厚さ１５００ｎｍとなるように形成しておく。
次いで、図３（ａ）、図４（ａ）に示すように、層間絶縁層１の上面全体に、公知のスパッタ法などを用いて、Ｐｔなどの下部電極層形成用膜２００Ａを厚さ２００ｎｍとなるように成膜した後、この下部電極層形成用膜２００Ａの上面全体に、公知のスパッタ法などを用いて、ＴｉＮ膜やＷ膜などのハードマスク材からなる第一のマスク形成用膜Ｍ１０を厚さ３００ｎｍとなるように成膜する。続いて、公知のフォトリソグラフィ技術及びエッチング技術を用いて、この第一のマスク形成用膜Ｍ１０を加工し、下部電極層２Ａを列状に形成するための第一のパターン（図示せず）を備えた第一のマスクＭ１（下部電極層形成用マスク）を形成する。
【００３１】
次いで、図３（ｂ）、図４（ｂ）に示すように、第一のパターンを備えた第一のマスクＭ１を利用して、下部電極層形成用膜２００Ａのエッチングを行い、層間絶縁層１上に下部電極層２Ａを列状に形成する。
そして、下部電極層２Ａ上に第一のマスクＭ１を残した状態で、層間絶縁層１の上面全体に、公知のスピン塗布法を用いて、レジスト材からなるレジストマスク形成用膜（図示せず）を厚さ８００ｎｍとなるように成膜する。続いて、公知のフォトレジスト技術及びエッチング技術を用いて、このレジストマスク形成用膜を加工し、下部電極層２Ａ上の強誘電体キャパシタ形成領域Ｘを形成するためのキャパシタ領域形成用マスクＲを形成する。
【００３２】
次いで、図３（ｃ）、図４（ｃ）に示すように、キャパシタ領域形成用マスクＲを利用して、第一のマスクＭ１のエッチングを行い、この第一のマスクＭ１に、強誘電体キャパシタ形成領域Ｘを形成するための第二のパターン（図示せず）をさらに形成する。その後、公知の技術を用いて、キャパシタ領域形成用マスクＲを除去する。
【００３３】
次いで、図３（ｄ）、図４（ｄ）に示すように、第一及び第二のパターンが形成された第一のマスクＭ１を利用して、下部電極層２Ａのエッチングを行い、強誘電体キャパシタ形成領域Ｘ以外の下部電極層２Ａを、強誘電体キャパシタ形成領域Ｘの下部電極層２Ａの膜厚よりも薄く形成する。
次いで、図５（ａ）、図６（ａ）に示すように、列状に、且つ、強誘電体キャパシタ形成領域Ｘの膜厚が強誘電体キャパシタ形成領域Ｘ以外の膜厚よりも厚い下部電極層２Ａが形成された層間絶縁層１の上面全体に、シリコン酸化膜などからなる第一の絶縁層３Ａを厚さ１０００ｎｍとなるように形成する。
【００３４】
次いで、図５（ｂ）、図６（ｂ）に示すように、第一の絶縁層３Ａの上面全体に、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｃｉｎｇ）法で平坦化処理を行った後、この第一の絶縁層３Ａにおける強誘電体キャパシタ形成領域Ｘに、第一の絶縁層３Ａの上面から第一のマスクＡの上面に至る開口部Ｈ１を形成する。ここで、強誘電体キャパシタ形成領域Ｘを確実に確保するために、この開口部Ｈ１は、強誘電体キャパシタ形成領域Ｘの寸法よりも大きく形成することが好ましい。
【００３５】
次いで、図５（ｃ）、図６（ｃ）に示すように、公知のウェットエッチング技術を用いて、第一の絶縁層３Ａは残すように、下部電極層２Ａの上面に形成された第一のマスクＭ１を除去する。
次いで、図５（ｄ）、図６（ｄ）に示すように、第一のマスクＭ１が除去された後の第一の絶縁層３Ａの上面全体に、公知のエッチバック又はウェットエッチングを行い、第一の絶縁層３Ａに形成された開口部Ｈ１の角を丸める。
【００３６】
ここで、開口部Ｈ１の角を丸めるための手段として、例えば、エッチバックを、Ａｒなどの不活性ガスの組成比が多いガスを用い、且つ、ガス圧を高めに設定して等方性ドライエッチングにより行う方法などが挙げられる。
次いで、図７（ａ）、図８（ａ）に示すように、下部電極層２Ａの上面が露出した第一の絶縁層３Ａの上面全体に、公知のスパッタ法もしくはスピン塗布法を用いて、ＳＢＴ（ＳｒＢｉ２  Ｔａ２  Ｏ９  ）やＰＺＴ（Ｐｂ（ＺｒＸ  Ｔｉ１−Ｘ  ）Ｏ３  ）などの強誘電体層形成用膜２００Ｂと、Ｐｔなどの上部電極補助層形成用膜２００Ｃとを各２００ｎｍの厚みとなるようにこの順で成膜する。そして、上部電極補助層形成用膜２００Ｃのさらに上面全体に、公知のＣＶＤ法を用いて、ＴｉＮ膜やＷ膜などのハードマスク材からなる第二のマスク形成用膜（図示せず）を厚さ３００ｎｍとなるように成膜する。続いて、公知のフォトリソグラフィ技術及びエッチング技術を用いて、この第二のマスク形成用膜を加工し、強誘電体層２Ｂ及び上部電極補助層２Ｃを強誘電体キャパシタ形成領域Ｘのみに形成するための第二のマスク（強誘電体層及び上部電極補助層形成用マスク）Ｍ２を形成する。
【００３７】
次いで、図７（ｂ）、図８（ｂ）に示すように、第二のマスクＭ２を利用して、強誘電体層形成用膜２００Ｂ及び上部電極補助層形成用膜２００Ｃのエッチングを行い、強誘電体キャパシタ形成領域Ｘとなる下部電極層２Ａ上に、強誘電体層２Ｂ及び上部電極補助層２Ｃをこの順で形成する。
そして、上部電極補助層２Ｃの上面に第二のマスクＭ２を残した状態で、層間絶縁層１の上面全体に、公知のＣＶＤ法を用いて、シリコン酸化膜などからなる第二の絶縁層３Ｂを厚さ１０００ｎｍとなるように形成する。
【００３８】
次いで、図７（ｃ）、図８（ｃ）に示すように、第二の絶縁層３Ｂの上面全体に、公知のＣＭＰ法で平坦化処理を行った後、この第二の絶縁層３Ｂにおける強誘電体キャパシタ形成領域Ｘに、第二の絶縁層３Ｂの上面から第二のマスクＭ２の上面に至る開口部Ｈ２を形成する。ここで、強誘電体キャパシタ形成領域Ｘを確実に確保するために、この開口部Ｈ２は、強誘電体キャパシタ形成領域Ｘの寸法よりも大きく形成することが好ましい。
【００３９】
次いで、図７（ｄ）、図８（ｄ）に示すように、公知の技術を用いて、第二の絶縁層３Ｂは残すように、上部電極補助層２Ｃの上面に形成された第二のマスクＭ２を除去する。
次いで、図７（ｅ）、図８（ｅ）に示すように、第二のマスクＭ２が除去された後の第二の絶縁層３Ｂの上面全体に、公知のエッチバック又はウェットエッチングを行い、上述した開口部Ｈ１の時と同様に、第二の絶縁層３Ｂに形成された開口部Ｈ２の角を丸める。
【００４０】
そして、上部電極補助層２Ｃの上面が露出した第二の絶縁層３Ｂの上面全体に、公知のスパッタ法を用いて、Ｐｔからなる上部電極層形成用膜２００Ｄを厚さ２００ｎｍとなるように形成する。
次いで、公知のフォトリソグラフィ技術及びエッチングを用いて、図２（ｂ）に示すように、上部電極層２Ｄを、強誘電体キャパシタ形成領域Ｘを含む上部電極層形成領域に行状に複数形成する。
【００４１】
ここで、上部電極層２Ｄと下部電極層２Ａとが格子状に配列され、各交差部のみで上部電極補助層２Ｃと上部電極層２Ｄとが接続されるため、この各交差部の強誘電体キャパシタ形成領域Ｘに複数の強誘電体キャパシタＣを完成させる。
そして、上部電極層２Ｄ及び下部電極層２Ａと、ＭＯＳトランジスタとをそれぞれ接続して周辺回路を形成し、クロスポイント型ＦｅＲＡＭとして機能する半導体装置を完成させる。このクロスポイント型ＦｅＲＡＭは、周辺回路を介して上部電極層２Ｄ及び下部電極層２Ａをそれぞれ選択することで、その交差部に配置された強誘電体キャパシタＣの書き込み／読み出しを行うことができる。
【００４２】
このように、本実施形態における半導体装置の製造方法によれば、強誘電体キャパシタ形成領域Ｘ以外の下部電極層２Ａの膜厚を、強誘電体キャパシタ形成領域Ｘの下部電極層２Ａの膜厚よりも薄く形成するようにしたことによって、強誘電体キャパシタ形成領域Ｘの下部電極層２Ａが突出した形状となる。よって、強誘電体キャパシタ形成領域Ｘとなる下部電極層２Ａの上面のみに強誘電体層２Ｂを形成することができるため、半導体装置の動作速度及び消費電力を改善することが可能となる。
【００４３】
また、本実施形態における半導体装置の製造方法によれば、下部電極層２Ａの形状加工を一層のみで行った後、強誘電体層２Ｂ及び上部電極補助層２Ｃの形状加工を行うようにしたことによって、強誘電体キャパシタＣの加工精度を向上させるため、強誘電体キャパシタＣの微細化及びＳ／Ｎ比（信号対雑音比：Ｓｉｇｎａｌ  ｔｏ  ｎｏｉｓｅ  ｒａｔｉｏ）を改善することが可能となる。
【００４４】
同様に、本実施形態における半導体装置の製造方法によれば、下部電極層２Ａの形状加工を一層のみで行った後、強誘電体層２Ｂ及び上部電極補助層２Ｃの形状加工を行うようにしたことによって、三層を一括して形状加工する従来の方法で懸念されていた下部電極層２Ａ形成材料の再付着に起因する問題が解決される。すなわち、上下電極層間の電気的ショートを抑制することができるため、半導体装置の製品性能を向上させることが可能となる。また、強誘電体キャパシタＣを上部電極補助層２Ｃの上面から下部電極層２Ａの下面に向かって垂直形状に形成し、上部電極補助層２Ｃと下部電極層２Ａとの面積を略同一寸法にすることができるため、強誘電体キャパシタＣの有効面積を増加させることが可能となる。
【００４５】
さらに、本実施形態における半導体装置の製造方法によれば、下部電極層２Ａの形状加工に利用した第一のマスクＭ１を利用して、第一の絶縁層３Ａ上面に下部電極層２Ａの上面を露出させるようにしたことによって、下部電極層２Ａへのオーバーエッチングを抑制し、強誘電体キャパシタＣの製品性能を向上させるとともに、下部電極層２Ａの露出（頭出し）に要する作業効率を向上させることができる。
【００４６】
同様に、本実施形態における半導体装置の製造方法によれば、強誘電体層２Ｂ及び上部電極補助層２Ｃの形状加工に利用した第二のマスクＭ２を利用して、第二の絶縁層３Ｂ上面に、上部電極補助層２Ｃの上面を露出させるようにしたことによって、上部電極補助層２Ｃへのオーバーエッチングを抑制し、強誘電体キャパシタＣの製品性能を向上させるとともに、上部電極補助層２Ｃの露出（頭出し）に要する作業効率を向上させることが可能となる。
【００４７】
さらに、本実施形態における半導体装置の製造方法によれば、第一の絶縁層３Ａ及び第二の絶縁層３Ｂにそれぞれ形成した開口部Ｈ１、Ｈ２を、強誘電体キャパシタ形成領域Ｘよりも大きな寸法で形成するようにしたことによって、第一のマスクＭ１及び第二のマスクＭ２直下の強誘電体キャパシタ形成領域Ｘを確実に露出させることができるため、強誘電体キャパシタＣの有効面積を確実に確保することが可能となる。
【００４８】
さらに、本実施形態における半導体装置の製造方法において、第一及び第二のパターンを備えた第一のマスクＭ１が除去された後の第一の絶縁層３Ａ上に、エッチバック又はエッチングを行う工程をさらに備えることによって、第一の絶縁層３Ａに形成される開口部Ｈ１の角がとれるため、下部電極層２Ａが露出した第一の絶縁層３Ａの上面全体に形成される強誘電体層形成用膜２００Ｂの被覆性（カバレッジ）を良好にすることが可能となる。よって、下部電極層２Ａと強誘電体層２Ｂとの接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００４９】
同様に、本発明における半導体装置の製造方法において、第二のマスクＭ２が除去された後の第二の絶縁層３Ｂ上に、エッチバック又はエッチングを行う工程をさらに備えることによって、第二の絶縁層３Ｂに形成される開口部Ｈ２の角がとれるため、上部電極補助層２Ｃが露出した第二の絶縁層３Ｂの上面全体に液性される上部電極層形成用膜２００Ｄの被覆性（カバレッジ）を良好にすることが可能となる。よって、上部電極補助層２Ｃと上部電極層２Ｄとの接続を確実に行うことができるため、半導体装置の製品性能を向上させることが可能となる。
【００５０】
さらに、本実施形態における半導体装置の製造方法において、第一のマスクＭ１や第二のマスクＭ２をハードマスク材で構成することによって、第一のマスクＭ１の第一の絶縁層３Ａ上面への露出や、第二のマスクＭ２の第二の絶縁層３Ｂ上面への露出を、容易且つ確実に行うことが可能となる。よって、半導体装置の製造に要する作業効率をより向上させることが可能となる。
【００５１】
なお、本実施形態においては、強誘電体キャパシタＣにＭＯＳトランジスタが接続される場合について説明したが、強誘電体キャパシタＣに接続可能な半導体素子であればこれに限らず適宜変更することができる。具体的には、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどその他のＭＩＳ（Ｍｅｔａｌ  ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタなどが挙げられる。
【００５２】
また、本実施形態においては、下部電極層２Ａを第一の絶縁層３Ａ上面に露出させる工程に第一のマスクＭ１を利用するとともに、上部電極補助層２Ｃを第二の絶縁層３Ｂ上面に露出させる工程で第二のマスクＭ２を利用するようにしたが、どちらか一方の工程で本発明を適用するようにしても構わない。
さらに、本実施形態においては、第一及び第二のパターンを備えた第一のマスクＭ１を第一の絶縁層３Ａ上面に露出させる工程を、第一の絶縁層３Ａに開口部Ｈ１を形成した後、全面エッチバックを施すことで行うようにしたが、強誘電体キャパシタ形成領域Ｘの第一のマスクＭ１を確実に露出可能であればこれに限らない。例えば、第一の絶縁層３Ａの上面に平坦化処理を行った後、さらに、ＣＭＰ法或いはエッチバックを行うことで実現するようにしてもよい。
【００５３】
同様に、本実施形態においては、第二のマスクＭ２を第二の絶縁層３Ｂ上面に露出させる工程を、第二の絶縁層３Ｂに開口部Ｈ２を形成した後、全面エッチバックを施すことで行うようにしたが、強誘電体キャパシタ形成領域Ｘの第二のマスクＭ２を確実に露出可能であればこれに限らない。例えば、第二の絶縁層３Ｂの上面に平坦化処理を行った後、さらに、ＣＭＰ法或いはエッチバックを行うことで実現するようにしてもよい。
【図面の簡単な説明】
【図１】本実施形態における半導体装置の一構成例を示す平面図である。
【図２】図１の半導体装置を示し、（ａ）は図１のＡ−Ａ線に沿った断面図、（ｂ）は図１のＢ−Ｂ線に沿った断面図である。
【図３】本実施形態における半導体装置の一製造工程を示す断面図である。
【図４】本実施形態における半導体装置の一製造工程を示す断面図である。
【図５】本実施形態における半導体装置の一製造工程を示す断面図である。
【図６】本実施形態における半導体装置の一製造工程を示す断面図である。
【図７】本実施形態における半導体装置の一製造工程を示す断面図である。
【図８】本実施形態における半導体装置の一製造工程を示す断面図である。
【図９】従来の半導体装置の一製造工程を示す断面図である。
【符号の説明】１、１０…層間絶縁層。２Ａ、２０Ａ…下部電極層。２Ｂ、２０Ｂ…強誘電体層。２Ｃ、２０Ｃ…上部電極補助層。２Ｄ、２０Ｄ…上部電極層。３、３０…絶縁層。３Ａ…第一の絶縁層。３Ｂ…第二の絶縁層。２００Ａ…下部電極層形成用膜。２００Ｂ…強誘電体層形成用膜。２００Ｃ…上部電極補助層形成用膜。２００Ｄ…上部電極形成用膜。Ｃ…強誘電体キャパシタ。Ｈ１…第一の開口部。Ｈ２…第二の開口部。Ｍ１…第一のマスク。Ｍ２…第二のマスク。Ｍ１０…第一のマスク用形成膜。Ｍ２０…第二のマスク用形成膜。Ｒ…キャパシタ領域形成マスク。Ｘ…強誘電体キャパシタ形成領域。
【図１】
2004356519.tif 000003
【図２】
2004356519.tif 000004
【図３】
2004356519.tif 000005
【図４】
2004356519.tif 000006
【図５】
2004356519.tif 000007
【図６】
2004356519.tif 000008
【図７】
2004356519.tif 000009
【図８】
2004356519.tif 000010
【図９】
2004356519.tif 000011