【手続補正書】
【提出日】平成25年12月20日(2013.12.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の隣接する相変化メモリ（ＰＣＭ）セルを備え、
アクセスするための記憶場所がＰＣＭセルのサブセットを含み、該サブセットのそれぞれのＰＣＭセルが該サブセットの他のＰＣＭセルと互いに隣接しないようになっている、装置。
【請求項２】
前記複数の隣接するＰＣＭセルは、奇数の番号が付された第１組のＰＣＭセルと偶数の番号が付された第２組のＰＣＭセルとに分けられ、前記第１および第２組のセルは前記第１組に属するものと前記第２組に属するものとが交互になっており、
前記装置は、前記第１組のセルまたは前記第２組のセルを選択するためのセレクタを更に備える、請求項１に記載の装置。
【請求項３】
前記セレクタが前記第１組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は前記第１組のセルを含むが前記第２組のセルを含まず、
前記セレクタが前記第２組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は前記第２組のセルを含むが前記第１組のセルを含まない、
請求項２に記載の装置。
【請求項４】
前記セレクタは、
前記第１組のセルに接続される第１の出力と、
前記第２組のセルに接続される第２の出力と、
を備える、請求項２に記載の装置。
【請求項５】
前記複数の隣接するＰＣＭセルは、奇数の番号が付された第３組のＰＣＭセルと偶数の番号が付された第４組のＰＣＭセルとを更に備え、前記第３および第４組のセルは前記第３組に属するものと前記第４組に属するものとが交互になっており、
前記セレクタは、
前記第１組のセルに接続される第１の出力と、
前記第２組のセルに接続される第２の出力と、
前記第３組のセルに接続される第３の出力と、
前記第４組のセルに接続される第４の出力と、
を備える、請求項２に記載の装置。
【請求項６】
第１組のビット線と、第２組のビット線とを更に備え、各ビット線がビット線を選択するための切り換え要素を備え、
前記第１組のビット線の前記切り換え要素が前記第１の出力に接続され、前記第２組のビット線の前記切り換え要素が前記第２の出力に接続される、
請求項２に記載の装置。
【請求項７】
第１の複数のＰＣＭブロックユニットを備える第１のメモリセルアレイであって、各ＰＣＭブロックユニットが複数のメモリセルを含み、前記第１の複数のＰＣＭブロックユニットが第１のブロックセットと第２のブロックセットとに分けられて、前記第１のブロックセットに属する各ＰＣＭブロックユニットが前記第１のブロックセットの他のＰＣＭブロックユニットのいずれにも隣接しないとともに、前記第２のブロックセットに属する各ＰＣＭブロックユニットが前記第２のブロックセットの他のＰＣＭブロックユニットのいずれにも隣接しないようになっている、第１のメモリセルアレイと、
前記第１のブロックセットと前記第２のブロックセットとの間で選択するように構成される第１のセレクタと、
ワード線ドライバ構造と、を備え、
前記ワード線ドライバ構造は、
第１の複数のサブワード線ドライバと、
前記第１の複数のＰＣＭブロックユニットを前記第１の複数のサブワード線ドライバを介して駆動させる第１のメインワード線ドライバと、を備え、
前記第１のセレクタが前記第１のブロックセットを選択するとき、アクセスのための記憶場所が前記第１のブロックセットの各ブロックのメモリセルを含み、前記第１のセレクタが前記第２のブロックセットを選択するとき、アクセスのための記憶場所が前記第２のブロックセットの各ブロックのメモリセルを含む、装置。
【請求項８】
各ＰＣＭブロックユニットは、
複数の隣接するＰＣＭ（相変化メモリ）セルを備え、
前記第１のセレクタにより選択されるＰＣＭブロックユニットにおいては、アクセスのための記憶場所がＰＣＭブロックユニットのＰＣＭセルのサブセットを含み、前記サブセットの各ＰＣＭセルが前記サブセットの他のＰＣＭセルと互いに隣接しないようになっている、請求項７に記載の装置。
【請求項９】
各ＰＣＭブロックユニットは、奇数の番号が付された第１組のメモリセルと偶数の番号が付された第２組のメモリセルとに分けられる複数の隣接するメモリセルを備え、前記第１および第２組のセルは前記第１組に属するものと前記第２組に属するものとが交互になっており、
前記装置は、前記第１組のセルと前記第２組のセルとの間で選択する第２のセレクタを更に備える、請求項８に記載の装置。
【請求項１０】
前記第１のセレクタが前記第１のブロックセットを選択するとともに前記第２のセレクタが前記第１組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第１のブロックセットの各ブロックの前記第１組のセルのメモリセルを含み、
前記第１のセレクタが前記第１のブロックセットを選択するとともに前記第２のセレクタが前記第２組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第１のブロックセットの各ブロックの前記第２組のセルのメモリセルを含み、
前記第１のセレクタが前記第２のブロックセットを選択するとともに前記第２のセレクタが前記第１組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第２のブロックセットの各ブロックの前記第１組のセルのメモリセルを含み、
前記第１のセレクタが前記第２のブロックセットを選択するとともに前記第２のセレクタが前記第２組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第２のブロックセットの各ブロックの前記第２組のセルのメモリセルを含む、
請求項９に記載の装置。
【請求項１１】
各ＰＣＭブロックにおいて、前記複数の隣接するＰＣＭセルは、奇数の番号が付された第３組のＰＣＭセルと偶数の番号が付された第４組のＰＣＭセルとを更に備え、前記第３および第４組のセルは前記第３組に属するものと前記第４組に属するものとが交互になっており、
前記第２のセレクタは、
前記第１組のセルに接続される第１の出力と、
前記第２組のセルに接続される第２の出力と、
前記第３組のセルに接続される第３の出力と、
前記第４組のセルに接続される第４の出力と、
を備える、請求項９に記載の装置。
【請求項１２】
第２の複数のＰＣＭブロックユニットを備える第２のメモリセルアレイであって、前記第２の複数のＰＣＭブロックユニットが第３のブロックセットと第４のブロックセットとに分けられて、前記第３組に属する各ＰＣＭブロックユニットが前記第３組の他のＰＣＭブロックユニットのいずれにも隣接しないとともに、前記第４組に属する各ＰＣＭブロックユニットが前記第４組の他のＰＣＭブロックユニットのいずれにも隣接しないようになっている、第２のメモリセルアレイを更に備え、
前記ワード線ドライバ構造は、第２の複数のサブワード線ドライバを介して前記第２の複数のＰＣＭブロックユニットを駆動させる第２のメインワード線ドライバを更に備え、
前記第１のセレクタは、
ａ）前記第１のブロックセットおよび前記第３のブロックセットの両方
ｂ）前記第２のブロックセットおよび前記第４のブロックセットの両方
のうちの一方を選択し、
前記セレクタが前記第１のブロックセットおよび前記第３のブロックセットを選択すると、アクセスのための記憶場所は、前記第１のブロックセットの各ブロックのメモリセルと前記第３のブロックセットの各ブロックのメモリセルとを備え、
前記セレクタが前記第２のブロックセットおよび前記第４のブロックセットを選択すると、アクセスのための記憶場所は、前記第２のブロックセットの各ブロックのメモリセルと前記第４のブロックセットの各ブロックのメモリセルとを備える、
請求項７に記載の装置。
【請求項１３】
アドレスデコーダを備え、
前記第１のメインワード線ドライバおよび前記第２のメインワード線ドライバが共通に前記アドレスデコーダによってアクティブにされる、請求項１２に記載の装置。
【請求項１４】
各ＰＣＭブロックユニットが複数の隣接するＰＣＭ（相変化メモリ）セルを備え、
前記第１のセレクタによって選択されるＰＣＭブロックユニットにおいて、アクセスのための記憶場所が前記ＰＣＭブロックユニットのＰＣＭセルのサブセットを含み、前記サブセットの各ＰＣＭセルが前記サブセットの他のＰＣＭセルと互いに隣接しないようになっている、請求項１２に記載の装置。
【請求項１５】
各ＰＣＭブロックユニットは、奇数の番号が付されたメモリセルから成る第１組と偶数の番号が付されたメモリセルから成る第２組とに分けられる複数の隣接するメモリセルを備えて、前記第１および第２組のセルが前記第１組に属するものと前記第２組に属するものとが交互にあるようになっており、
第２のセレクタが前記第１組のセルと前記第２組のセルとの間で選択する、請求項１４に記載の装置。
【請求項１６】
前記第１のセレクタが前記第１のブロックセットを選択するとともに前記第２のセレクタが前記第１組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第１のブロックセットの各ブロックの前記第１組のセルのメモリセルを含み、
前記第１のセレクタが前記第１のブロックセットを選択するとともに前記第２のセレクタが前記第２組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第１のブロックセットの各ブロックの前記第２組のセルのメモリセルを含み、
前記第１のセレクタが前記第２のブロックセットを選択するとともに前記第２のセレクタが前記第１組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第２のブロックセットの各ブロックの前記第１組のセルのメモリセルを含み、
前記第１のセレクタが前記第２のブロックセットを選択するとともに前記第２のセレクタが前記第２組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は、前記第２のブロックセットの各ブロックの前記第２組のセルのメモリセルを含む、
請求項１４に記載の装置。
【請求項１７】
各ＰＣＭブロックにおいて、前記複数の隣接するＰＣＭセルは、奇数の番号が付された第３組のＰＣＭセルと偶数の番号が付された第４組のＰＣＭセルとを更に備え、前記第３および第４組のセルは前記第３組に属するものと前記第４組に属するものとが交互になっており、
前記セレクタは、前記第１組のセルを選択するべく接続される第１の出力と、前記第２組のセルを選択するべく接続される第２の出力と、第３組のセルを選択するべく接続される第３の出力と、第４組のセルを選択するべく接続される第４の出力とを備える、
請求項１６に記載の装置。
【請求項１８】
アクセスするための記憶場所がＰＣＭセルのサブセットを含み、前記サブセットの各ＰＣＭセルが前記サブセットの他のＰＣＭセルと互いに隣接しないように、相変化メモリセルにアクセスすることを含む、方法。
【請求項１９】
複数の隣接するＰＣＭセルは、奇数の番号が付された第１組のＰＣＭセルと偶数の番号が付された第２組のＰＣＭセルとに分けられ、前記第１および第２組のセルは前記第１組に属するものと前記第２組に属するものとが交互になっており、
前記第１組のセルまたは前記第２組のセルを選択することを更に含む、
請求項１８に記載の方法。
【請求項２０】
前記セレクタが前記第１組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は前記第１組のセルを含むが前記第２組のセルを含まず、
前記セレクタが前記第２組のセルを選択するとき、読み取り或いは書き込みのための記憶場所は前記第２組のセルを含むが前記第１組のセルを含まない、
請求項１９に記載の方法。
【請求項２１】
前記複数の隣接するＰＣＭセルは、奇数の番号が付された第３組のＰＣＭセルと偶数の番号が付された第４組ＰＣＭセルとを更に備え、前記第３および第４組のセルは前記第３組に属するものと前記第４組に属するものとが交互になっており、
第１組のセル、第２組のセル、前記第３組のセル、および前記第４組のセルの間で選択することを更に含む、
請求項１９に記載の方法。
【請求項２２】
第１の複数のＰＣＭブロックユニットを備える第１のメモリセルアレイであって、各ＰＣＭブロックユニットが複数のメモリセルを含み、前記第１の複数のＰＣＭブロックユニットが第１のブロックセットと第２のブロックセットとに分けられて、前記第１のブロックセットに属する各ＰＣＭブロックユニットが前記第１のブロックセットの他のＰＣＭブロックユニットのいずれにも隣接しないとともに、前記第２のブロックセットに属する各ＰＣＭブロックユニットが前記第２のブロックセットの他のＰＣＭブロックユニットのいずれにも隣接しないようになっている、第１のメモリセルアレイにおいて、前記第１のブロックセットと前記第２のブロックセットとの間で選択するステップと、
第１のメインワード線ドライバを使用して、前記第１の複数のＰＣＭブロックユニットを第１の複数のサブワード線ドライバを介して駆動させるステップと、
を含み、
前記第１のブロックセットが選択されるとき、前記第１のブロックセットの各ブロックのメモリセルを含む記憶場所にアクセスし、前記第２のブロックセットが選択されるとき、前記第２のメモリセットの各ブロックのメモリセルを含むアクセスのための記憶場所にアクセスする、
方法。
【請求項２３】
各ＰＣＭブロックユニットは、
複数の隣接するＰＣＭ（相変化メモリ）セルを備え、
選択されるＰＣＭブロックユニットにおいては、アクセスのための記憶場所が前記ＰＣＭブロックユニットの前記ＰＣＭセルのサブセットを含み、前記サブセットの各ＰＣＭセルが前記サブセットの他のＰＣＭセルと互いに隣接しないようになっている、
請求項２２に記載の方法。
【請求項２４】
各ＰＣＭブロックユニットは、奇数の番号が付された第１組のメモリセルと偶数の番号が付された第２組のメモリセルとに分けられる複数の隣接するメモリセルを備え、前記第１および第２組のセルは前記第１組に属するものと前記第２組に属するものとが交互になっており、
前記第１組のセルと前記第２組のセルとの間で選択するステップを更に備える、
請求項２２に記載の方法。
【請求項２５】
前記第１のブロックセットおよび前記第１組のセルが選択されるとき、読み取り或いは書き込みのための記憶場所は、前記第１のブロックセットの各ブロックの前記第１組のセルのメモリセルを含み、
前記第１のブロックセットおよび前記第２組のセルが選択されるとき、読み取り或いは書き込みのための記憶場所は、前記第１のブロックセットの各ブロックの前記第２組のセルのメモリセルを含み、
前記第２のブロックセットおよび前記第１組のセルが選択されるとき、読み取り或いは書き込みのための記憶場所は、前記第２のブロックセットの各ブロックの前記第１組のセルのメモリセルを含み、
前記第２のブロックセットおよび前記第２組のセルが選択されるとき、読み取り或いは書き込みのための記憶場所は、前記第２のブロックセットの各ブロックの前記第２組のセルのメモリセルを含む、
請求項２４に記載の方法。
【請求項２６】
第２の複数のＰＣＭブロックユニットを備える第２のメモリセルアレイであって、前記第２の複数のＰＣＭブロックユニットが第３のブロックセットと第４のブロックセットとに分けられて、前記第３組に属する各ＰＣＭブロックユニットが前記第３組の他のＰＣＭブロックユニットのいずれにも隣接しないとともに、前記第４組に属する各ＰＣＭブロックユニットが前記第４組の他のＰＣＭブロックユニットのいずれにも隣接しないようになっている、第２のメモリセルアレイにおいて、第２のメインワード線ドライバを使用して、前記第２の複数のＰＣＭブロックユニットを第２の複数のサブワード線ドライバを介して駆動させるステップを更に含み、
選択するステップであって、
ａ）前記第１のブロックセットおよび前記第３のブロックセットの両方
ｂ）前記第２のブロックセットおよび前記第４のブロックセットの両方
のうちの一方を選択することを含む選択するステップを更に含み、
前記第１のブロックセットおよび前記第３のブロックセットが選択されるとき、アクセスのための記憶場所は、前記第１のブロックセットの各ブロックのメモリセルと前記第３のブロックセットの各ブロックのメモリセルとを含み、
前記第２のブロックセットおよび前記第４のブロックセットが選択されるとき、アクセスのための記憶場所は、前記第２のブロックセットの各ブロックのメモリセルと前記第４のブロックセットの各ブロックのメモリセルとを含む、
請求項２２に記載の方法。
【請求項２７】
前記第１のメインワード線ドライバおよび前記第２のメインワード線ドライバ（２０４）を共通にアクティブにするステップを更に含む、請求項２６に記載の方法。