【手続補正書】
【提出日】平成25年12月11日(2013.12.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
逐次比較レジスタ（ＳＡＲ）アナログ・デジタル・コンバータ（ＡＤＣ）を含むデバイスであって、
前記ＡＤＣが、
第１のアナログ入力信号を受け取るために接続され、各々が第１の導体に結合された第１の端子を有する複数のキャパシタを含む、第１のキャパシタデジタル・アナログ・コンバータ（ＣＤＡＣ）と、
前記第１の導体に結合される第１の端子を有する補正キャパシタを含む第１の補正キャパシタ回路と、
前記第１の導体に結合される第１の入力を有するコンパレータと、
前記コンパレータの出力に結合される入力を有し、更に、前記第１のキャパシタデジタル・アナログ・コンバータの前記キャパシタの第２の端子に結合され、それぞれ、前記第１のキャパシタデジタル・アナログ・コンバータの前記キャパシタの前記第２の端子を第１の基準電圧又は第２の基準電圧のいずれかに選択的に結合するための、複数のスイッチを制御するように結合される第１の出力バスを有する、逐次比較レジスタ論理回路要素であって、前記第１のアナログ入力信号を表すデジタル信号を生成する、前記逐次比較レジスタ論理回路要素と、
前記アナログ・デジタル・コンバータの転送特性における積分非直線性誤差を補正するように、ストアされた積分非直線性（ＩＮＬ）誤差情報に応答して、前記補正キャパシタの前記第２の端子を前記第１の基準電圧又は第３の基準電圧のいずれかに選択的に結合するように、前記補正キャパシタの第２の端子に結合されたスイッチを制御するよう結合される第１の出力バスを有する、デコーダ回路要素と、
を含む、デバイス。
【請求項２】
請求項１に記載のデバイスであって、
前記第１の補正キャパシタ回路が複数の補正キャパシタを含み、前記デコーダ回路要素の前記第１の出力バスが、前記第１の補正キャパシタ回路の、それぞれ、前記補正キャパシタの第２の端子に結合される複数のスイッチを制御するよう結合される、デバイス。
【請求項３】
請求項２に記載のデバイスであって、
前記ＡＤＣが、第２のアナログ入力信号を受け取り、各々が前記コンパレータの第２の入力に結合される第２の導体に結合される第１の端子を有する複数のキャパシタを含む、第２のキャパシタデジタル・アナログ・コンバータを含み、前記ＡＤＣが、各々が前記第２の導体に結合される第１の端子を有する複数の補正キャパシタを含む第２の補正キャパシタ回路を更に含み、前記逐次比較レジスタ論理回路要素が、前記第２のキャパシタデジタル・アナログ・コンバータの前記キャパシタの第２の端子に結合され、それぞれ、前記第２のキャパシタデジタル・アナログ・コンバータの前記キャパシタの前記第２の端子を前記第１の基準電圧又は前記第２の基準電圧のいずれかに選択的に結合するための、複数のスイッチを制御するように結合される第２の出力バスを有し、前記デコーダ回路要素が、ストアされた積分非直線性誤差情報に応答して、前記第２の補正キャパシタ回路の前記補正キャパシタの前記第２の端子を前記第１の基準電圧又は前記第３の基準電圧のいずれかに選択的に結合するように、前記第２の補正キャパシタ回路の前記補正キャパシタの前記第２の端子に結合される複数のスイッチを制御するように結合される第２の出力バスを有し、前記逐次比較レジスタ論理回路要素が、前記第１及び第２のアナログ入力信号間の差を表すため前記デジタル信号を生成する、デバイス。
【請求項４】
請求項３に記載のデバイスであって、
前記第１及び第２のキャパシタデジタル・アナログ・コンバータのキャパシタがバイナリに重み付けられている、デバイス。
【請求項５】
請求項３に記載のデバイスであって、
前記第１及び第２の訂正キャパシタ回路の訂正キャパシタがバイナリに重み付けされている、デバイス。
【請求項６】
請求項３に記載のデバイスであって、
前記第１及び第２の訂正キャパシタ回路の各々が２つの訂正キャパシタを含む、デバイス。
【請求項７】
請求項３に記載のデバイスであって、
前記第１及び第２の補正キャパシタ回路の各々が６つの補正キャパシタを含む、デバイス。
【請求項８】
請求項７に記載のデバイスであって、
前記第１の導体が、第３の導体と前記第１の及び第３の導体間に結合される第１のスケーリングキャパシタとを用いて、前記第１の補正キャパシタ回路の前記キャパシタの前記第１の端子と前記コンパレータの前記第１の入力とに結合され、前記第２の導体が、第４の導体と前記第２及び第４の導体間に結合される第２のスケーリングキャパシタとを用いて、前記第２の補正キャパシタ回路の前記キャパシタの前記第１の端子と前記コンパレータの前記第２の入力とに結合される、デバイス。
【請求項９】
請求項１に記載のデバイスであって、
前記デコーダ回路要素が、前記逐次比較レジスタ論理回路要素の一部である、デバイス。
【請求項１０】
請求項９に記載のデバイスであって、
前記デジタル信号が、前記デジタル信号を前記逐次比較レジスタアナログ・デジタル・コンバータのデジタル出力信号にフォーマットするために出力論理回路により受け取られる、デバイス。
【請求項１１】
請求項１に記載のデバイスであって、
前記逐次比較レジスタロジックによる所定の数の初期ビット決定の結果が、前記補正キャパシタのどれが前記第３の基準電圧に選択的に結合されるべきかを決定するようルックアップテーブルにアクセスするため、前記デコーダ回路要素によって用いられる、デバイス。
【請求項１２】
請求項１１に記載のデイバスであって、
前記ＡＤＣが、前記第３の基準電圧を生成するためにデジタルスケーリング信号を受け取るように結合される入力を有するデジタル・アナログ・コンバータを更に含む、デバイス。
【請求項１３】
請求項１に記載のデバイスであって、
前記積分非線形誤差が、主として、前記第１及び第２のキャパシタデジタル・アナログ・コンバータの前記キャパシタの電圧係数により生じる、デバイス。
【請求項１４】
請求項１１に記載のデバイスであって、
前記ルックアップテーブルが、統計的に決定される積分非直線性補正情報をストアする、デバイス。
【請求項１５】
逐次比較レジスタ（ＳＡＲ）アナログ・デジタル・コンバータ（ＡＤＣ）において積分非直線性誤差を低減するための方法であって、
前記ＡＤＣが、
各々が第１の導体に結合される第１の端子を有する複数のキャパシタを含む、アナログ入力信号を受け取るキャパシタデジタル・アナログ・コンバータ（ＣＤＡＣ）と、
前記第１の導体に結合された第１の入力を有するコンパレータと、
前記コンパレータの出力に結合された入力を有し、更に、前記キャパシタデジタル・アナログ・コンバータの前記キャパシタの第２の端子に結合され、それぞれ、前記第２の端子を第１の基準電圧又は第２の基準電圧のいずれかに選択的に結合するための、複数のスイッチを制御するように結合される第１の出力バスを有する、逐次比較レジスタ（ＳＡＲ）論理回路要素であって、前記入力信号を表すデジタル信号を生成する、前記逐次比較レジスタ論理回路要素と、
を含み、
前記方法が、
ストアされた積分非直線性誤差情報を提供することと、
補正キャパシタ回路内の複数の補正キャパシタの各々の第１の端子を前記第１の導体に結合することと、
前記逐次比較レジスタアナログ・デジタル・コンバータの伝達関数における非線形性誤差を補正するように、ストアされた非線形性補正誤差情報に応答して、前記補正キャパシタの第２の端子を、それぞれ、前記第１の基準電圧又は第３の基準電圧のいずれかに選択的に結合するように、前記補正キャパシタの各々の第２の端子に結合されるスイッチを制御することと、
を含む、方法。
【請求項１６】
請求項１５に記載の方法であって、
前記補正キャパシタのどれが前記第３の基準電圧に選択的に結合されるべきかを決定するようルックアップテーブルにアクセスするため前記逐次比較レジスタ論理回路要素による所定の数の初期ビット決定の結果を利用することを更に含む、方法。
【請求項１７】
請求項１６に記載の方法であって、
前記ルックアップテーブル内の統計的に決定される積分非直線性補正情報をストアすることを更に含む、方法。
【請求項１８】
請求項１７に記載の方法であって、
前記積分非直線性誤差が、主として、前記キャパシタデジタル・アナログ・コンバータの前記キャパシタの電圧係数により生じ、前記方法が、前記逐次比較レジスタアナログ・デジタル・コンバータのための理想的な伝達関数から前記逐次比較レジスタアナログ・デジタル・コンバータのための実際の伝達関数を減算することにより前記積分非直線性誤差を決定することを更に含む、方法。
【請求項１９】
請求項１８に記載の方法であって、
デジタルスケーリング信号を受け取るよう結合される入力を有するデジタル・アナログ・コンバータを用いて前記第３の基準電圧を生成することを更に含む、方法。
【請求項２０】
逐次比較レジスタ（ＳＡＲ）アナログ・デジタル・コンバータ（ＡＤＣ）において積分非直線性誤差を低減するための回路要素であって、
前記ＡＤＣが、
各々第１の導体に結合される第１の端子を有する複数のキャパシタを含む、アナログ入力信号を受け取るキャパシタデジタル・アナログ・コンバータ（ＣＤＡＣ）と、
前記第１の導体に結合される第１の入力を有するコンパレータと、
前記コンパレータの出力に結合される入力を有し、更に、前記キャパシタデジタル・アナログ・コンバータの前記キャパシタの第２の端子に結合され、それぞれ、前記第２の端子を第１の基準電圧又は第２の基準電圧のいずれかに選択的に結合するための、複数のスイッチを制御するように結合される第１の出力バスを有する、逐次比較レジスタ（ＳＡＲ）論理回路要素であって、前記入力信号を表すデジタル信号を生成する、前記逐次比較レジスタ論理回路要素と、
を含み、
前記回路要素が、
補正キャパシタ回路内の複数の補正キャパシタの各々の第１の端子を前記第１の導体に結合するための第１の補正キャパシタ手段と、
積分非直線性誤差情報をストアするための手段と、
前記逐次比較レジスタアナログ・デジタル・コンバータの伝達関数における積分非直線性誤差を補正するために、ストアされた積分非直線性誤差情報に応答して、前記補正キャパシタの第２の端子を、それぞれ、前記第１の基準電圧又は第３の基準電圧のいずれかに選択的に結合するよう、補正キャパシタの各々の第２の端子に結合されるスイッチを制御するための手段と、
を含む、回路要素。