【事件の表示】
　平成　３年特許願第　２６３８５号「疑似ランダム非線形シーケンス発生装置に基づいたブロック暗号装置」拒絶査定不服審判事件〔平成　４年　８月　６日出願公開、特開平　４−２１５６８９、請求項の数（７）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
１．手続の経緯・本願発明
　本願は、平成３年２月２０日（優先権主張１９９０年２月２１日アメリカ合衆国）の出願であってその請求項１乃至７に係る発明（以下、それぞれ「本願発明１乃至７」という。）は、平成１４年１０月９日付手続補正書（なお、平成１３年８月２２日付手続補正書は平成１３年１１月２２日付で却下されており、確定している。）によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１乃至７に記載された以下のとおりのものである。
「【請求項１】　暗号化した、または暗号解読された出力データをそれぞれ提供するためにキー信号により普通のテキスト入力データまたは暗号化された入力データを処理するブロック暗号装置であって、
　入力データを受信するシフトレジスタ（１０）と、
　出力データ（１５）を出力するために選択されたサイクル数だけデータ処理ルーチンを実行する疑似ランダム非線形シーケンス発生装置（３２）を含むデータ処理手段（１２）とを具備し、
　前記データ処理ルーチンは、
　　最初に処理されたデータ（２８）を出力するために、キー信号（１４）により前記シフトレジスタの内容（１６）を処理し（１８，２２，３０）、
　　該最初に処理されたデータによって疑似ランダム非線形シーケンス発生装置を初期化し、
　キー流（３４）を発生するため疑似ランダム非線形シーケンス発生装置を動作させ、
　キー流の部分を分離し（３６，３８）、
　処理されたデータ（４６）のブロックを与えるためにシフトレジスタ中のデータの部分により前記キー流の前記分離された部分を処理し（４４）、そして
　該シフトレジスタ中へ処理されたデータの前記ブロックをシフトすることを特徴とする装置。
　　【請求項２】　データ処理手段は、前記選択されたサイクル数だけシフトレジスタ中に前記処理されたデータのブロックの前記シフトをすることにより、シフトレジスタ中の前記出力データを供給する請求項１記載の装置。
　　【請求項３】　前記データ処理ルーチンは、各サイクルに対して別々に与えられ、各サイクルに対して異なっていてもよい期間指示（Ｙ）によって指示された時間に、前記分離された部分を開始するルーチンにしたがって前記キー流部分を分離する処理（３６）を含んでいる請求項１記載の装置。
　　【請求項４】　前記キー流部分を分離するルーチンは、各サイクルに対して別々に与えられ、各サイクルに対して異なっていてもよい周波数指示（ｎ）に応じて分離されたビットの選択された数に対して前記分離された部分の開始からキー流のｎ番目のビツト毎に分離することによって前記分離された部分を与える請求項３記載の装置。
　　【請求項５】　前記データ処理ルーチンは、各サイクルに対して別々に与えられ、各サイクルに対して異なっていてもよい周波数指示（ｎ）に応じて分離されたビットの選択された数に対して前記分離された部分の始めからキー流のｎ番目のビット毎に分離する（３８）ことによって前記キー信号の部分を分離する処理を含んでいる請求項１記載の装置。
　　【請求項６】　前記データ処理ルーチンは、前記シフトレジスタの内容および前記キー信号を最初に処理することによって前記最初に処理されたデータを出力し、その後各サイクルに対して別々に与えられ、各サイクルに対して異なっていてもよいローテーション指示（Ｘ）に応じて前記最初の処理により生成されたデータをローテーションする処理（22）を含んでいる請求項１，３，または５のいずれか１項記載の装置。
　　【請求項７】　前記データ処理手段は、前記キー流を発生させるためにダイナミックフィードバック配置スクランブル技術キー流発生装置（３２）を具備している請求項１，３，４，５，または６のいずれか１項記載の装置。」
　
２．引用文献
（１）これに対して、原査定の拒絶の理由【Ｂ】に引用された特表昭６４−５００２２７号公報（以下、「引用文献１」という。）には、データ変換に関する以下の発明が記載されている。
　
　「この発明はデータ変換に、特に、第１のユニットがｎデータ入力ビットのブロックをｎデータ出力ビットのブロックに変換し且つ第２ユニットが第１ユニットによって行われる変換の逆を行う二つの相補的ユニットからなる装置において行われるデータ変換方法に関係している。」（第２頁右上欄第３〜７行目）
　
　「第１図はこの発明によるデータ変換ユニットの構成図であり、又
　第２図は第１図のユニットと共に使用され得る相補的データ変換ユニットの構成図である。」（同頁同欄第２０〜２３行目）
　
　「第１図に概略的に示されたユニット２はデータリンクの出力端で使用されるように設計されており、従って「逆」データ変換過程を実施する。
　ユニット２には入力データバッファ１０があって、これは三路（スリーウェー）マルチプレクサ１２によって変換入力レジスタ１３の入力に結合されている。制御ワードレジスタ１１はユニット２によって行われる変換を制御するために使用される次の版（バージョン）の制御ワードを保持するものであるが、このレジスタも又マルチプレクサ１２によって変換入力レジスタ１３に接続されることができる。
　変換入力レジスタ１３はビット置換マトリクス１４に供電するが、これの出力は八つの同じ置換探索表（ルックアップテーブル）２０ないし２７に結合されている。探索表２０〜２７の出力は変換出力レジスタ３０に接続され、そしてこのレジスタは出力データバッファ３２に接続され且つマルチプレクサ１２を通して変換入力レジスタ１３に接続されている。
　入力データバッファ１０はデータリンク（図示されていない）から受信された６４ビット入力データブロックを保有する。変換入力レジスタ１３は、到達した変換過程の段に従って、入力データバッファ１０，制御ワードレジスタ１１，又は変換出力レジスタ３０から再循環してきたデータ、の三つの源の一つからの６４ビットのデータのブロックを三路マルチプレクサ１２経由で供給される。変換過程の開始時に、入力データバッファ１０に保持されたデータリンクから受信された６４ビット入力データブロックは変換入力レジスタ１３に供給され、そしてそれの出力は、変換入力レジスタ１３からのデータビットの順序を有効に再配列するビット置換マトリクス１４に加えられる。ビット置換マトリクス１４は、各出力ビットに対して、対応する入力ビットのビット数を定義する表（テーブル）によって定義されることができる。それゆえ６４ビット入力ブロックに対してはこの表は６４の６ビット数を含んでいる。（第２頁左下欄第１行〜同頁右下欄第６行目）
　
　「ビット置換マトリクス１４からの出力ビットは次に８ビットの群に分割され、そしてこの各群は八つの同じ置換探索表２０ないし２７の一つへのアドレス入力として使用される。入力データブロックにおける各８ビットに対して一つの探索表がある。八つの同じ置換探索表２０ないし２７は２５６の８ビットワードをそれぞれ記憶しているが、選択される出力ワードはビット置換マトリクス１４から得られた８ビット入力アドレスに依存する。変換過程の所要の動作速度が十分に低い場合には、八つの表２０ないし２７を単一の表及び適当なマルチプレクサで置き換えることができる。
　探索表２０ないし２７は等速呼出記憶装置に記憶されているので、表項目の値は、制御ワードレジスタ１１に記憶された制御ワードの関数として変換することができる。表項目の初期値は固定記憶装置３１から得られる。変換過程中探索表２０ないし２７における項目は、以下において更に詳細に説明されるように制御ワードに依存した値を持っている。
　探索表２０ないし２７のそれぞれからの八つの出力ビットは出力変換レジスタ３０に集められる。変換過程の終了時にレジスタ３０の内容は出力データバッファ３２に転送される。しかしながら、変換過程はビット置換マトリクス１４及び置換探索表２０ないし２７を通して数回データブロックを循環させることを含むように設計されている。それゆえ変換出力レジスタ３０に保持された６４ビットデータブロックは変換過程の中間段階において三路マルチプレクサ１２経由で変換入力レジスタ１３へ戻される。データブロックが入力データバッファ１０からの初期入力の後で再循環させられる回数はシステムパラメータとして特定されるべきであり、入力データブロックにおける単一のビット変化が出力データブロックにおけるビット変化と相関させられ得ないことを確保するために少なくとも８にするべきである。」（第２頁右下欄第１０行〜第３頁左上欄第１４行目）
　
　「指定の通過回数後に、変換出力レジスタ３０における８バイトの内容は探索表２０ないし２７における４対の記憶場所のアドレスを指定するために使用される。これらの対の記憶場所における値は交換される。同じ対の記憶場所における値の交換は八つすべての表２０ないし２７において実施される。
　この過程、すなわち、ビット置換マトリクス１４及び探索表２０ないし２７の指定回数の通過並びにこれに続く４対の値の記憶場所の交換は、指定回数の記憶場所対交換が行われてしまうまで繰り返される。」（第３頁右上欄第１６〜２４行目）
　
　「所要数の記憶場所対交換が行われてしまうと、探索表２０ないし２７の初期設定が完了し、データ変換自体が進行することができる。入力データバッファ１０に保持された６４ビットの入力データブロックはマルチプレクサ１２によって変換入力レジスタ１３にロードされ、そして指定の回数、例えば８回、ビット置換マトリクス１４及び置換探索表２０ないし２７を循環させられて、所要の変換が達成される。
　このように探索表２０ないし２７における初期設定値、従って出力バッファ３２の究極の内容は、制御ワードレジスタ１１に保持された制御ワードによって決定される。
　上述のように、データ変換ユニット２によって行われる変換過程はデータリンクの受信端で行われるように設計されている。送信端における非反転又は順方向変換は既に説明された逆変換から推定される。」（第３頁左下欄第６〜１９行目）
　
（２）同じく、原査定の拒絶の理由に引用された特開平２−２２６９３号公報（以下、「引用文献２」という。）には、キーストリーム発生装置に関する以下の発明が記載されている。
　
　「［産業上の利用分野］
　この発明は、２進データのスクランブルに関するものであり、特に１以上のフィードバックシフトレジスタ構造を使用するキーストリーム発生装置に関するものである。」（第２頁右下欄第１７行〜第３頁左上欄第１行目）
　
　「［発明の解決すべき課題］
　この発明は、正当でない人により複製されることが従来のものよりも困難な、ダイナミックフィードバックスクランブル技術（ＤＦＡＳＴ）キーストリーム発生装置を提供することを目的とするものである。」（第３頁左下欄第５〜１０行目）
　
　「［実施例］
　第１ａ図および第１ｂ図を参照すると、この発明の１実施例のキーストリーム発生装置は、ダイナミックフィードバックシフトレジスタ構造１０、スタチックフィードバックシフトレジスタ構造１２、入力バッファ１４、複数のＲＯＭ１６，１７，１８，１９，２０、複数のマルチプレクサ（ＭＵＸ）２１，２２，２３，２４，２５，２６，２７，２８、プレキーストリームレジスタ２９、キーストリームバッファ３０、選択チェインバッファ３１、デコード論理装置３２、コードストリームレジスタ３３、およびＸＯＲゲート３４を備えている。
　入力データキー３５は入力バッファ１４によってバッファされる。入力データキー３５のビットの半分は入力バッファ１４からダイナミックフィードバックシフトレジスタ構造１０へ並列に負荷され、入力データキー３５のビットの残り半分は入力バッファ１４からスタチックフィードバックシフトレジスタ構造１２へ並列に負荷される。」（第４頁左下欄第１７行〜同頁右下欄第１４行目）
　
　「再び第１ａ図及び第１ｂ図を参照すると、ＲＯＭ１６は入力端子Ａ０ないしＡ５に与えられるアドレス信号の内容にしたがって出力端子Ｙからライン４２上に個々のプレキーストリームビットを出力する。」（第５頁左下欄第１３〜１７行目）
　
　「ＲＯＭ１６に供給されるアドレス信号中の４ビットはそれぞれ４個のＲＯＭ１７，１８，１９，２０の出力から供給され、ＲＯＭ１６に供給されるアドレス信号の他の２ビットは２個のレジスタ構造１０および１２の各出力端子から直接供給される。これらの２つのビットは各シフトレジスタ構造１０および１２の中間段からのシフトされたデータビットのようにメモリ手段によって中間的に処理されないという意味で直接与えられる。
　各ＲＯＭ１７，１８，１９，２０は各シフトレジスタ構造１０および１２の異なる予め定められた段からのシフトされたデータビットによって与えられるアドレス信号にしたがってＲＯＭ１６に供給されるアドレス信号の個々のビットを与える。第１図における“ＲＧＡ”はビットがＡシフトレジスタ構造１０のある段からシフトされることを示し、“ＲＧＢ”はビットがＢシフトレジスタ構造１２のある段からシフトされることを示す。ＲＯＭ１７，１８，１９，２０のそれぞれに対するアドレスにおいて、アドレスビットの２つはＡシフトレジスタ構造１０の別々の段から直接シフトされ、アドレスビットの２つはＢシフトレジスタ構造１２の別々の段から直接シフトされ、アドレスビットの１つはＢシフトレジスタ構造１２の１つの段からシフトされたデータビットに応答してＡシフトレジスタ構造１０の別々の段からシフトされた２つのビットの間でマルチプレクサ２１，２３，２５，２７によって選択され、アドレスビットの１つはＡシフトレジスタ構造１０の１つの段からシフトされたデータビットに応答してＢシフトレジスタ構造１２の別々の段からシフトされた２つのビットの間でマルチプレクサ２２，２４，２６，２８によって選択される。ＲＯＭ１６，１７，１８，１９，２０へ与えられたアドレスビットの全てはシフトレジスタ構造１０，１２の別々の段からシフトされる。
　ライン４２上のプレキーストリームはシステムクロック速度でプレキーストリームレジスタ２９中へクロックされる。プレキーストリームの交互のビットはシステムクロック速度の半分の速度で反転された１／２クロック信号により選択チェインバッファ３１中へクロックされ、プレキーストリームの残りのビットはシステムクロック速度の半分の速度で１／２クロック信号によりキーストリームバッファ３０中へクロックされる。キーストリームバッファ３０中のビットの全てまたはサブセットはライン４４上のキーストリーム出力信号として要求されるように出力される。これはライン４２上のプレキーストリームの隣接ビットをライン４４上のキーストリーム中に与えることを避ける。これはまたキーストリームビットが多項式コード信号の選択を制御するための信号として使用されないことを確実にする。」（第５頁右下欄第２行〜第６頁右上欄第１２行目）
　
３．対比・判断
　上記引用文献１，２に記載の発明と、本願発明１とを対比すると、上記引用文献１乃至２には、本願発明１の構成要件の一部である、
データ処理ルーチンが、最初に処理されたデータ（２８）を出力するために、キー信号（１４）により前記シフトレジスタの内容（１６）を処理し（１８，２２，３０）、該最初に処理されたデータによって疑似ランダム非線形シーケンス発生装置を初期化すること、
が記載されておらず、又、そのような処理を行うことを示唆する記載も存在しない。
　そして、本願発明１は、上記構成要件を備えたことによって、明細書記載の所期の効果を有するものと認められる。したがって、本願発明１は、上記引用文献１乃至２に記載の発明と同一であるとも、又は、それらから、当業者が容易に発明をすることができたものであるとも認めることはできない。
　また、本願発明２乃至７は、本願発明１を前提としており、本願発明１が上記引用文献１乃至２に記載の発明から当業者が容易に発明をすることができたものであると認めることができない以上、本願発明２乃至７も、上記引用文献１乃至２に記載の発明から当業者が容易に発明をすることができたものであるとも認めることはできない。
　
４．拒絶の理由【Ａ】について
　原査定の拒絶の理由【Ａ】は、明細書及び図面の記載が、特許法第３６条第４項に規定する要件を満たしていない、というものであるが、この点については、審判請求人が、平成１４年１０月９日付で手続補正書を提出し、本願明細書の発明の詳細な説明の欄の段落【０００３】及び【０００８】の記載事項を補正することによって、原査定の拒絶の理由が指摘するところの不備は解消されたものと認められる。
　
５．結論
　以上のとおりであるので、この出願を原査定の拒絶の理由によって拒絶することはできない。
　また、他に本願を拒絶すべき理由を発見しない。
　よって、結論のとおり審決する。