(57)【要約】【課題】ビット線の負荷を増大させることなく記憶容量を増やすことができ、アクセス速度をより高速化できる半導体記憶装置を提供することにある。【解決手段】メモリセルに対する読み出しアクセスの前に、ビット線選択回路２０〜２７の出力線は充電回路３０〜３７によってプリチャージされ、選択ビット線（ＳＢＬ，ＳＢＬＺ）がハイレベルになるので、データ保持回路７０の出力信号ＳＡＯＵＴは前の読み出しデータのまま保持される。新たな読み出しアドレスに応じて別のゲート回路が導通しても、ビット線選択回路２０〜２７の出力線は全てハイレベルであるため、選択ビット線はハイレベルのまま変わらず、データ保持回路７０の出力信号ＳＡＯＵＴは前の読み出しデータのまま保持される。データ保持回路７０の出力信号ＳＡＯＵＴは、増幅回路４０〜４７によるビット線の差動増幅動作が完了次第、直ちに次の読み出しデータに変化する。【選択図】　　　図１
2004103057.tif 000002
【特許請求の範囲】
【請求項１】
所定数毎に複数のブロックに区分けされた複数のビット線対と複数のワード線との間にマトリクス状に配置された複数のメモリセルを有するメモリセル・アレイと、
上記複数のブロックにそれぞれ対応し、上記所定数のビット線対の中から１つのビット線対を選択して当該選択したビット線対を出力線対に電気的に接続する複数のビット線選択回路と、
上記複数の出力線対を所定の信号レベルにそれぞれ充電する複数のビット線充電回路と、
選択されたメモリセルの記憶データに応じて上記複数の出力線対に発生する信号レベルの差をそれぞれ増幅するための複数の増幅回路と、
ブロック選択信号に応じて上記複数のブロックにそれぞれ対応する上記複数の出力線対の中の１つを選択して当該選択した出力線対を選択出力線対に電気的に接続するブロック選択回路と、
上記選択出力線対の信号レベルが相補信号レベルでないときに出力データを保持し、上記選択出力線対の信号レベルが第１又は第２の相補信号レベルであるときに当該相補信号レベルに応じた第１のデータ又は第２のデータを出力するデータ保持回路と、
を有する半導体記憶装置。
【請求項２】
上記ブロック選択回路が上記複数の出力線対と上記選択出力線対との間にそれぞれ接続された複数のゲート回路を有し、
上記複数のゲート回路が上記出力線対の一方及び他方と上記選択出力線対の一方及び他方との間にそれぞれ接続された第１及び第２のスイッチ回路を有し、上記第１及び第２のスイッチ回路が制御信号に応じて導通状態又は非導通状態に制御される
請求項１に記載の半導体記憶装置。
【請求項３】
上記第１及び第２のスイッチ回路がトランスファ・ゲートである
請求項２に記載の半導体記憶装置。
【請求項４】
上記ブロック選択回路が上記複数の出力線対と上記選択出力線対との間にそれぞれ接続された複数のゲート回路を有し、
上記複数のゲート回路が上記出力線対の一方及び他方と上記選択出力線対の一方及び他方との間にそれぞれ接続された第１及び第２のインバータ回路を有し、上記第１及び第２のインバータ回路が制御信号に応答して入力信号に応じた出力信号を出力する又は高インピーダンス信号を出力するように制御される
請求項１に記載の半導体記憶装置。
【請求項５】
上記第１及び第２のインバータ回路がクロックド・インバータ回路である
請求項４に記載の半導体記憶装置。
【請求項６】
上記複数のビット線選択回路が上記所定数のビット線対の一方及び他方にそれぞれ接続された第１及び第２のデータ書き込み回路を有し、上記第１及び第２のデータ書き込み回路が書き込み制御信号に応じて上記ビット線対の一方及び他方に互いに相補的な信号を供給する
請求項１、２、３、４又は５に記載の半導体記憶装置。
【請求項７】
上記第１及び第２のデータ書き込み回路が上記ビット線対の一方及び他方と電圧供給端子との間にそれぞれ接続された第１及び第２のトランジスタである
請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特に、複数のセンス増幅器からの出力信号を切り換えて記憶データを読み出す半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＳＲＡＭなどの半導体記憶装置の記憶容量を増やす比較的単純な方法として、ビット線に接続されるメモリセルの数を増やす方法がある。しかしながら、メモリセルの数が増えるとメモリセルの容量成分がその数に比例して大きくなり、また、ビット線の長さが長くなってその容量成分も大きくなるので、ビット線を駆動するメモリセルの負荷が重くなる問題がある。メモリセルに用いられるトランジスタの駆動能力には製造プロセスの種類などに応じた限界があるので、こうした方法で増やせる記憶容量には限界がある。
【０００３】
このため、記憶容量を増やす別の方法として、ビット線の数を増やす方法が一般に用いられている。
図７は、ビット線の数を８倍に増やした半導体記憶装置の構成例を示すブロック図である。
図７に示す半導体記憶装置は、メモリセル・アレイ１と、ビット線選択回路２と、センス増幅器３とを有している。
【０００４】
メモリセル・アレイ１は、行列状に配列された複数のメモリセルを有しており、各列のメモリセルがビット線対（ＢＬ０，ＢＬ０Ｚ）〜（ＢＬ７，ＢＬ７Ｚ）に接続される。特に図示していないが、各行のメモリセルはそれぞれ共通のワード線に接続されており、活性化されたワード線に接続されるメモリセルがビット線対（ＢＬ０，ＢＬ０Ｚ）〜（ＢＬ７，ＢＬ７Ｚ）を介してアクセスされる。
【０００５】
ビット線選択回路２は、ビット線選択信号ＳＥＬ０Ｚ〜ＳＥＬ７Ｚに応じて、ビット線対（ＢＬ０，ＢＬ０Ｚ）〜（ＢＬ７，ＢＬ７Ｚ）の何れかを選択し、選択したビット線対の信号をセンス増幅器３に出力する。
【０００６】
図７の例において、ビット線選択回路２は、ｐ型ＭＯＳトランジスタ２−０〜２−７およびｐ型ＭＯＳトランジスタ２−０Ｚ〜２−７Ｚを有する。
ビット線対の一方のビット線ＢＬ０〜ＢＬ７は出力線Ｎに共通接続され、ビット線対の他方のビット線ＢＬ０Ｚ〜ＢＬ７Ｚは出力線ＮＺに共通接続される。また、ビット線ＢＬ０〜ＢＬ７と出力線Ｎとの接続線上にはｐ型ＭＯＳトランジスタ２−０〜２−７が挿入され、ビット線ＢＬ０Ｚ〜ＢＬ７Ｚと出力線ＮＺとの接続線上にはｐ型ＭＯＳトランジスタ２−０Ｚ〜２−７Ｚが挿入される。ｐ型ＭＯＳトランジスタ２−０〜２−７のゲートにはビット線選択信号ＳＥＬ０Ｚ〜ＳＥＬ７Ｚが入力され、ｐ型ＭＯＳトランジスタ２−０Ｚ〜２−７Ｚのゲートにもビット線選択信号ＳＥＬ０Ｚ〜ＳＥＬ７Ｚが入力される。
【０００７】
センス増幅器３は、メモリセルの記憶データの読み出し時において、ビット線選択回路２で選択されたビット線対の微小な電圧差を増幅する。この増幅された電圧差から、メモリセルの記憶データの値が判別される。
【０００８】
図７の半導体記憶装置においてメモリセルの記憶データが読み出される場合、その読み出しアドレスに応じて、ビット線選択信号ＳＥＬ０Ｚ〜ＳＥＬ７Ｚのうちの何れかがローレベルに設定される。これにより、ローレベルのビット線選択信号をゲートに受けたｐ型ＭＯＳトランジスタが導通し、導通したｐ型ＭＯＳトランジスタを介して、ビット線対（ＢＬ０，ＢＬ０Ｚ）〜（ＢＬ７，ＢＬ７Ｚ）の何れかの信号が出力線ＮおよびＮＺからセンス増幅器３に出力される。
一方、この読み出しアドレスに応じてメモリセル・アレイ１のワード線が活性化されると、活性化されたワード線に接続されるメモリセルによってビット線対（ＢＬ０，ＢＬ０Ｚ）〜（ＢＬ７，ＢＬ７Ｚ）が駆動され、メモリセルの記憶データに応じた電圧差がビット線対（ＢＬ０，ＢＬ０Ｚ）〜（ＢＬ７，ＢＬ７Ｚ）に発生する。
センス増幅器３では、これらのビット線対のうち、ビット線選択回路２によって選択された１のビット線対の電圧差が増幅され、増幅された電圧差から記憶データの値が判別される。
【０００９】
このように、図７の半導体記憶装置によれば、選択回路を用いて複数のビット線対から１のビット線対を選択することにより記憶容量を増やすことができる。しかしながら、この方法では、ビット線の選択回路自体がメモリセルに対する負荷になってしまう問題がある。たとえば図７の半導体記憶装置におけるビット線ＢＬ０の負荷は、メモリセルの容量成分の他に、ビット線選択回路２のｐ型ＭＯＳトランジスタ２−１〜２−７の容量成分が加わる。ビット線対の数をさらに増やしていくと、その数に比例して選択回路のトランジスタによる容量成分の負荷が大きくなってしまう。
【００１０】
そこで、ビット線対の数をさらに増やす場合には、ビット線選択回路およびセンス増幅器を複数設けてその出力信号を切り換える方法が一般に用いられている。
【００１１】
図８は、２つのビット線選択回路およびセンス増幅器を用いて、ビット線の数を１６倍に増やした半導体記憶装置の構成例を示すブロック図である。
図８に示す半導体記憶装置は、メモリセル・アレイ１と、ビット線選択回路２＿Ａおよび２＿Ｂと、センス増幅器３＿Ａおよび３＿Ｂと、ラッチ回路４＿Ａおよび４＿Ｂと、スイッチ回路５＿Ａおよび５＿Ｂとを有する。
【００１２】
メモリセル・アレイ１Ａは、行列状に配列された複数のメモリセルを有し、１６列のメモリセルが１６本のビット線対に接続されている。この１６本のビット線対は、８本ずつの２つのブロックに区分されており、２つのブロックの一方のブロック（以降、ブロックＡと呼ぶ）がビット線選択回路２＿Ａに接続され、他方のブロック（以降、ブロックＢと呼ぶ）がビット線選択回路２＿Ｂに接続される。
また、メモリセル・アレイ１と同様に、各行のメモリセルはそれぞれ共通のワード線に接続されており、活性化されたワード線に接続されるメモリセルがビット線対を通じてアクセスされる。
【００１３】
ビット線選択回路２＿Ａは、ビット線選択信号ＳＢに応じてブロックＡの８本のビット線対の中から何れか１つのビット線対を選択し、選択したビット線対の信号をセンス増幅器３＿Ａに出力する。
ビット線選択回路２＿Ｂは、ビット線選択信号ＳＢに応じてブロックＢの８本のビット線対の中から何れか１つのビット線対を選択し、選択したビット線対の信号をセンス増幅器３＿Ｂに出力する。
このビット線選択回路２＿Ａ，２＿Ｂは、図７の半導体記憶装置におけるビット線選択回路２と同様な回路で構成することができる。
【００１４】
センス増幅器３＿Ａは、記憶データの読み出し時において、図示しないイネーブル信号ＥＮがローレベルからハイレベルへ変化した場合、ビット線選択回路２＿Ａで選択されたビット線対の微小な電圧差を増幅する。この電圧差の増幅によって、出力端子ＳＡ＿ＡおよびＳＡＺ＿Ａの一方をハイレベル、他方をローレベルに設定する。
センス増幅器３＿Ｂは、記憶データの読み出し時において、イネーブル信号ＥＮがローレベルからハイレベルへ変化した場合、ビット線選択回路２＿Ｂで選択されたビット線対の微小な電圧差を増幅する。この電圧差の増幅によって、出力端子ＳＡ＿ＢおよびＳＡＺ＿Ｂの一方をハイレベル、他方をローレベルに設定する。
ただしこの増幅動作は、２つのセンス増幅器３＿Ａまたは３＿Ｂのうち、ブロック選択信号線ＳＭに応じて選択された一方のセンス増幅器で実行される。
【００１５】
ラッチ回路４＿Ａは、センス増幅器３＿Ａの出力端子ＳＡ＿ＡおよびＳＡＺ＿Ａの信号レベルに応じて、ハイレベルまたはローレベルの信号ＳＬ＿Ａをスイッチ回路５＿Ａに出力する。出力端子ＳＡ＿ＡおよびＳＡＺ＿Ａが共にハイレベルの場合は、出力信号ＳＬ＿Ａのレベルを保持する。
ラッチ回路４＿Ｂは、センス増幅器３＿Ｂの出力端子ＳＡ＿ＢおよびＳＡＺ＿Ｂの信号レベルに応じて、ハイレベルまたはローレベルの信号ＳＬ＿Ｂをスイッチ回路５＿Ｂに出力する。出力端子ＳＡ＿ＢおよびＳＡＺ＿Ｂが共にハイレベルの場合は、出力信号ＳＬ＿Ｂのレベルを保持する。
【００１６】
スイッチ回路５＿Ａおよびスイッチ回路５＿Ｂは、互いの出力端子が共通接続されており、ブロック選択有効信号ＳＭＥＮに応じて選択された一方のスイッチ回路がオン状態、他方のスイッチ回路がオフ状態となる。スイッチ回路５＿Ａがオン状態となった場合にはラッチ回路４＿Ａに保持された信号が、スイッチ回路５＿Ｂがオン状態となった場合にはラッチ回路４＿Ｂに保持された信号が、メモリセルからの読み出し信号ＳＡＯＵＴとして、共通接続された出力端子に出力される。
【００１７】
図８に示した半導体記憶装置の動作について、図９のタイミングチャートを参照しながら説明する。
図９のタイミングチャートでは、初期状態において、ビット線対の２つのブロックのうち、ブロックＢがブロック選択信号ＳＭ（図９Ａ）およびブロック選択有効信号ＳＭＥＮ（図９Ｅ）によって選択されている。このため、スイッチ回路５＿Ｂがオン状態となり、読み出し信号ＳＡＯＵＴ（図９Ｆ）として、ラッチ回路４＿Ｂに保持されたハイレベルの信号が出力されている。また、図示しないプリチャージ回路によってセンス増幅器３＿Ａの入力端子が電源電圧に充電されているため、出力端子ＳＡ＿ＡおよびＳＡＺ＿Ａ（図９Ｃ）はともにハイレベルになっている。ラッチ回路４＿Ａの出力信号ＳＬ＿Ａ（図９Ｄ）は、ハイレベルに保持されている。
【００１８】
時刻ｔａにおいて、記憶データの読み出しアドレスが新たに設定されると、これに応じて、ビット線選択信号ＳＢおよびブロック選択信号ＳＭが更新される。図９の例では、ブロック選択信号ＳＭ（図９Ａ）によるブロックの選択が、ブロックＢからブロックＡに変更される。また、この読み出しアドレスの新たな設定に応じて、メモリセル・アレイ１Ａのワード線の１つが活性化され、活性化されたワード線に接続されるメモリセルによりビット線対が駆動されて、ビット線対にはメモリセルの記憶データに応じた電圧差が発生する。
【００１９】
時刻ｔｂにおいて、イネーブル信号ＥＮがローレベルからハイレベルへ変化すると、ブロック選択信号ＳＭで選択されたセンス増幅器３＿Ａの増幅動作が開始され、出力端子ＳＡ＿Ａがローレベル、出力端子ＳＡＺ＿Ａがハイレベルに変化する。この出力端子のレベル変化を受けて、時刻ｔｃにおいて、ラッチ回路４＿Ａの出力信号ＳＬ＿Ａ（図９Ｄ）がハイレベルからローレベルへ変化する。時刻ｔｃからある適当なマージン時間Ｔｍを経た時刻ｔｄにおいて、ブロック選択有効信号ＳＭＥＮ（図９Ｅ）によるブロックの選択がブロックＢからブロックＡへ変更されると、スイッチ回路５＿Ａがオン状態、スイッチ回路５＿Ｂがオフ状態に変化し、ラッチ回路４＿Ａに保持されたローレベルの信号が出力信号ＳＡＯＵＴとして出力される。
【００２０】
図８の半導体記憶装置によれば、ビット線の負荷になるビット線選択回路のトランジスタ数が図７の半導体記憶装置と同じでありながら、メモリセルの数を図７の半導体記憶装置の２倍に増やすことができる。
【００２１】
【発明が解決しようとする課題】
しかしながら、図８の半導体記憶装置では、出力信号ＳＡＯＵＴに無効な信号が現れないようにするため、ブロック選択有効信号ＳＭＥＮによるラッチ回路の選択が変更される前に、ラッチ回路４＿Ａ，４＿Ｂの出力信号ＳＬ＿Ａ，ＳＬ＿Ｂを完全に確定させるためのマージン時間Ｔｍを設ける必要がある。したがって、このマージン時間Ｔｍの分だけアクセス速度が低下してしまう不利益がある。また、ブロック選択有効信号ＳＭＥＮのタイミングを、マージン時間Ｔｍの条件に適合するように制御する必要があるので、その為の回路を別途設けなくてはならない不利益がある。
【００２２】
本発明はかかる事情に鑑みてなされたものであり、その目的は、ビット線の負荷を増大させることなく記憶容量を増やすことができるとともに、アクセス速度をより高速化できる半導体記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置は、所定数毎に複数のブロックに区分けされた複数のビット線対と複数のワード線との間にマトリクス状に配置された複数のメモリセルを有するメモリセル・アレイと、上記複数のブロックにそれぞれ対応し、上記所定数のビット線対の中から１つのビット線対を選択して当該選択したビット線対を出力線対に電気的に接続する複数のビット線選択回路と、上記複数の出力線対を所定の信号レベルにそれぞれ充電する複数のビット線充電回路と、選択されたメモリセルの記憶データに応じて上記複数の出力線対に発生する信号レベルの差をそれぞれ増幅するための複数の増幅回路と、ブロック選択信号に応じて上記複数のブロックにそれぞれ対応する上記複数の出力線対の中の１つを選択して当該選択した出力線対を選択出力線対に電気的に接続するブロック選択回路と、上記選択出力線対の信号レベルが相補信号レベルでないときに出力データを保持し、上記選択出力線対の信号レベルが第１又は第２の相補信号レベルであるときに当該相補信号レベルに応じた第１のデータ又は第２のデータを出力するデータ保持回路とを有する。
【００２４】
上記ブロック選択回路が上記複数の出力線対と上記選択出力線対との間にそれぞれ接続された複数のゲート回路を有し、上記複数のゲート回路が上記出力線対の一方及び他方と上記選択出力線対の一方及び他方との間にそれぞれ接続された第１及び第２のスイッチ回路を有し、上記第１及び第２のスイッチ回路が制御信号に応じて導通状態又は非導通状態に制御される構成としてもよい。
また、上記ブロック選択回路が上記複数の出力線対と上記選択出力線対との間にそれぞれ接続された複数のゲート回路を有し、上記複数のゲート回路が上記出力線対の一方及び他方と上記選択出力線対の一方及び他方との間にそれぞれ接続された第１及び第２のインバータ回路を有し、上記第１及び第２のインバータ回路が制御信号に応答して入力信号に応じた出力信号を出力する又は高インピーダンス信号を出力するように制御される構成としてもよい。
【００２５】
更には、上記複数のビット線選択回路が上記所定数のビット線対の一方及び他方にそれぞれ接続された第１及び第２のデータ書き込み回路を有し、上記第１及び第２のデータ書き込み回路が書き込み制御信号に応じて上記ビット線対の一方及び他方に互いに相補的な信号を供給する構成としてもよい。
【００２６】
【発明の実施の形態】
本発明の２つの実施形態について、図面を参照しながら説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
図１の例に示す半導体記憶装置は、メモリセル・アレイ１０と、ビット線選択回路２０〜２７と、充電回路３０〜３７と、増幅回路４０〜４７と、ブロック選択回路６０と、データ保持回路７０とを有する。
メモリセル・アレイ１０は、本発明の複数のメモリセルの一実施形態である。
ビット線選択回路２０〜２７は、本発明の複数のビット線選択回路の一実施形態である。
充電回路３０〜３７は、本発明の複数のビット線充電回路の一実施形態である。
増幅回路４０〜４７は、本発明の複数の増幅回路の一実施形態である。
ブロック選択回路６０は、本発明のブロック選択回路の一実施形態である。
データ保持回路７０は、本発明のデータ保持回路の一実施形態である。
【００２７】
メモリセル・アレイ１０は、行列状に配列された複数のメモリセルを有し、６４列のメモリセルが６４本のビット線対に接続されている。この６４本のビット線対は、８本ずつの８つのブロックＭ０〜Ｍ７に区分されており、このブロックＭ０〜Ｍ７の各ビット線対がビット線選択回路２０〜２７に接続される。
また、特に図示していないが、各行のメモリセルはそれぞれ共通のワード線に接続されている。メモリセル・アレイ１０の記憶データを読み出す動作モード（以降、読み出しモードと呼ぶ）、または、メモリセル・アレイ１０に記憶データを書き込む動作モード（以降、書き込みモードと呼ぶ）において、これらのワード線のうちアクセス対象のアドレスに対応するワード線が活性化され、活性化されたワード線に接続されるメモリセルがビット線対を通じてアクセスされる。
【００２８】
ビット線選択回路２ｉ（ｉは０から７までの整数を示す）は、ビット線選択信号ＳＢに応じて、ブロックＭｉに含まれる８本のビット線対の中から何れか１つのビット線対を選択する。読み出しモードの場合、この選択したビット線対の信号を出力線対（ＳＡｉ，ＳＡｉＺ）に出力する。また、書き込みモードの場合は、この選択したビット線対の２つのビット線を、書き込み信号ＳＷおよびＳＷＺの信号レベルに応じて、それぞれハイレベルまたはローレベルに設定する。
【００２９】
図２は、ビット線選択回路２０の構成の一例を示すブロック図である。
図２の例に示すビット線選択回路２０は、ｐ型ＭＯＳトランジスタ２０１−０〜２０１−７と、ｐ型ＭＯＳトランジスタ２０２−０〜２０２−７と、ｎ型ＭＯＳトランジスタ２０３−０〜２０３−７と、ｎ型ＭＯＳトランジスタ２０４−０〜２０４−７と、ＮＯＲ回路２０５−０〜２０５−７と、ＮＯＲ回路２０６−０〜２０６−７と、ＮＡＮＤ回路２０７−０〜２０７−７と、インバータ回路２０８−０〜２０８−７と、制御回路２０９とを有する。
【００３０】
ビット線ＢＬｊ（ｊは０から７までの整数を示す）は、ｐ型ＭＯＳトランジスタ２０１−ｊを介して出力線ＳＡ０に接続されるとともに、ｎ型ＭＯＳトランジスタ２０３−ｊを介して基準電位線Ｇに接続される。
ビット線ＢＬｊＺは、ｐ型ＭＯＳトランジスタ２０２−ｊを介して出力線ＳＡ０Ｚに接続されるとともに、ｎ型ＭＯＳトランジスタ２０４−ｊを介して基準電位線Ｇに接続される。
【００３１】
ｐ型ＭＯＳトランジスタ２０１−ｊおよびｐ型ＭＯＳトランジスタ２０２−ｊのゲートには、ＮＡＮＤ回路２０７−ｊの出力信号が入力される。ｎ型ＭＯＳトランジスタ２０３−ｊのゲートには、ＮＯＲ回路２０５−ｊの出力信号が入力される。ｎ型ＭＯＳトランジスタ２０４−ｊのゲートには、ＮＯＲ回路２０６−ｊの出力信号が入力される。
【００３２】
ＮＯＲ回路２０５−ｊの２つの入力端子には、制御回路２０９から出力される書き込み信号ＷＲと、インバータ回路２０８−ｊの出力信号とが入力される。ＮＯＲ回路２０６−ｊの２つの入力端子には、制御回路２０９から出力される書き込み信号ＷＲＺと、インバータ回路２０８−ｊの出力信号とが入力される。ＮＡＮＤ回路２０７−ｊの２つの入力端子には、制御回路２０９から出力される制御信号ＷＦＺと、ビット線選択信号ＳＢの第ｊビットの選択信号とが入力される。インバータ回路２０８−ｊの入力端子には、ビット線選択信号ＳＢの第ｊビットの選択信号が入力される。
【００３３】
制御回路２０９は、書き込みモードにおいてブロック選択信号ＳＭによりブロックＭ０が選択された場合、入力される書き込み信号ＳＷおよびＳＷＺと同一の信号レベルを有した書き込み信号ＷＲおよび書き込み信号ＷＲＺを出力し、その他の場合には、書き込み信号ＷＲおよびＷＲＺをハイレベルに設定する。
また、制御回路２０９は、読み出しモードにおいてブロック選択信号ＳＭによりブロックＭ０が選択された場合、制御信号ＷＦＺをハイレベルに設定し、その他の場合には制御信号ＷＦＺをローレベルに設定する。
【００３４】
ここで、上述した構成を有するビット線選択回路２０の動作を説明する。
書き込みモードにおいてブロック選択信号ＳＭによりブロックＭ０が選択された場合、制御回路２０９において信号ＷＦＺがローレベルに設定されるため、ＮＡＮＤ回路２０７−ｊの出力信号がハイレベルになり、ｐ型ＭＯＳトランジスタ２０１−０〜２０１−７およびｐ型ＭＯＳトランジスタ２０２−０〜２０２−７が全てオフ状態となる。また、書き込み信号ＷＲおよびＷＲＺの信号レベルは、書き込み信号ＳＷおよびＳＷＺと同一になる。
この状態で、ビット線選択信号ＳＢの第ｊビットの選択信号がハイレベル、他のビットの選択信号が全てローレベルになっているとすると、インバータ回路２０８−ｊの出力信号がローレベルになり、ＮＯＲ回路２０５−ｊの出力信号は書き込み信号ＳＷの信号レベルに応じて、ＮＯＲ回路２０６−ｊの出力信号は書き込み信号ＳＷＺの信号レベルに応じて、ハイレベルまたはローレベルに設定される。このＮＯＲ回路２０５−ｊおよびＮＯＲ回路２０６−ｊの出力信号に応じて、ｎ型ＭＯＳトランジスタ２０３−ｊおよびｎ型ＭＯＳトランジスタ２０４−ｊがオン状態またはオフ状態となり、ビット線ＢＬｊおよびビット線ＢＬｊＺがハイレベルまたはローレベルに設定される。
たとえば、書き込み信号ＳＷがハイレベルで書き込み信号ＳＷＺがローレベルの場合、ｎ型ＭＯＳトランジスタ２０３−ｊがオフ状態、ｎ型ＭＯＳトランジスタ２０４−ｊがオン状態となり、ビット線ＢＬｊがハイレベル、ビット線ＢＬｊＺがローレベルになる。逆に、書き込み信号ＳＷがローレベルでＳＷＺがハイレベルになると、ビット線ＢＬｊがローレベルでＢＬｊＺがハイレベルになる。
【００３５】
書き込みモードにおいてブロック選択信号ＳＭによりブロックＭ０が選択されていない場合は、書き込み信号ＷＲおよびＷＲＺが共にハイレベルに設定されるため、ＮＯＲ回路２０５−０〜２０５−７およびＮＯＲ回路２０６−０〜２０６−７の出力信号が全てローレベルになり、ｎ型ＭＯＳトランジスタ２０３−０〜２０３−７およびｎ型ＭＯＳトランジスタ２０４〜２０４−７が全てオフ状態になる。すなわち、書き込み信号ＳＷおよびＳＷＺに応じたメモリセルへの書き込み動作が実行されない。
【００３６】
読み出しモードにおいてブロック選択信号ＳＭによりブロックＭ０が選択された場合、制御信号ＷＦＺがハイレベルに設定されるため、ＮＡＮＤ回路２０７−０〜２０７−７の出力信号が、ビット線選択信号ＳＢに応じてハイレベルまたはローレベルになる。
すなわち、ビット線選択信号ＳＢの第ｊビットの選択信号がハイレベルになり、他のビットの選択信号がローレベルになっているとすると、ＮＡＮＤ回路２０７−ｊの出力信号がローレベルになり、他のＮＡＮＤ回路の出力信号はハイレベルになるので、ｐ型ＭＯＳトランジスタ２０１−ｊおよび２０２−ｊだけがオン状態になる。これにより、ビット線対（ＢＬｊ，ＢＬｊＺ）が出力線対（ＳＡ０，ＳＡ０Ｚ）に接続される。
【００３７】
読み出しモードにおいてブロック選択信号ＳＭによりブロックＭ０が選択されていない場合は、制御信号ＷＦＺがローレベルに設定されるため、ｐ型ＭＯＳトランジスタ２０１−０〜２０１−７およびｐ型ＭＯＳトランジスタ２０２−０〜２０２−７が全てオフ状態となり、全てのビット線対が出力線対（ＳＡ０，ＳＡ０Ｚ）から切り離される。すなわち、ブロックＭ０の読み出し動作は実行されない。
【００３８】
なお、読み出しモードにおいても、書き込み信号ＷＲおよびＷＲＺは共にハイレベルに設定されるため、ｎ型ＭＯＳトランジスタ２０３−０〜２０３−７およびｎ型ＭＯＳトランジスタ２０４−０〜２０４−７は全てオフ状態になる。
【００３９】
以上はビット線選択回路２０の説明であるが、その他のビット線選択回路２１〜２７についても、ビット線選択回路２０と同様な構成を有し、同様に動作する。
【００４０】
図１の説明に戻る。
充電回路３ｉは、読み出しモードにおいてメモリセルがビット線対からアクセス可能になる前において、ビット線選択回路２ｉの出力線ＳＡｉおよびＳＡｉＺの信号レベルを、共に電源電圧に充電する。この電源電圧への充電（以降、プリチャージと呼ぶ）は、ブロックＭｉのメモリセルがビット線対からアクセス可能な場合において停止する。
【００４１】
増幅回路３ｉは、読み出しモードにおいてブロック選択信号ＳＭによりブロックＭｉが選択され、メモリセルがビット線対からアクセス可能になった状態で、ビット線選択回路２ｉの出力線対（ＳＡｉ，ＳＡｉＺ）に発生するメモリセルの記憶データに応じた信号レベル差を増幅する。この信号レベル差の増幅によって、出力線ＳＡｉおよび出力線ＳＡｉＺの一方がハイレベル、他方がローレベルになる。
【００４２】
ブロック選択回路６０は、ブロック選択信号ＳＭに応じて、ビット線選択回路２０〜２７の出力線対（ＳＡ０，ＳＡ０Ｚ）〜（ＳＡ７，ＳＡ７Ｚ）の中から１のビット線対を選択し、選択したビット線対の信号を選択ビット線対（ＳＢＬ，ＳＢＬＺ）に出力する。
【００４３】
図１の例において、ブロック選択回路６０は、ゲート回路５０〜５７を有している。
ゲート回路５ｉは、ブロック選択信号ＳＭによりブロックＭｉが選択された場合、ビット線選択回路２ｉの出力線対（ＳＡｉ，ＳＡｉＺ）の信号を、選択ビット線対（ＳＢＬ，ＳＢＬＺ）に出力する。ブロック選択信号ＳＭによりブロックＭｉが選択されていない場合には、選択ビット線対（ＳＢＬ，ＳＢＬＺ）に対する出力インピーダンスを高インピーダンス状態に設定する。
ゲート回路５０〜５７からの出力信号は、選択ビット線対（ＳＢＬ，ＳＢＬＺ）を介してデータ保持回路７０に入力される。
【００４４】
データ保持回路７０は、選択ビット線ＳＢＬおよび選択ビット線ＳＢＬＺの信号レベルが異なる場合、すなわち、選択ビット線ＳＢＬおよび選択ビット線ＳＢＬＺの一方がハイレベル、他方がローレベルの場合、この信号レベルの組み合わせに応じてハイレベルまたはローレベルの信号ＳＡＯＵＴを出力する。たとえば、選択ビット線ＳＢＬがハイレベルで選択ビット線ＳＢＬＺがローレベルの場合にハイレベルの信号ＳＡＯＵＴを出力し、選択ビット線ＳＢＬがローレベルで選択ビット線ＳＢＬＺがハイレベルの場合にローレベルの信号ＳＡＯＵＴを出力する。
また、選択ビット線ＳＢＬおよび選択ビット線ＳＢＬＺが共にハイレベルの場合、出力中の信号ＳＡＯＵＴのレベルを保持する。
【００４５】
図３は、図１の半導体記憶装置における充電回路３０、増幅回路４０、ゲート回路５０およびデータ保持回路７０の構成の一例を示すブロック図であり、図３と図１の同一符号は同一の構成要素を示す。
図３の例において、充電回路３０は、ｐ型ＭＯＳトランジスタ３０１〜３０３と、制御回路３０４とを有する。増幅回路４０は、増幅回路４０１と、制御回路４０２とを有する。ゲート回路５０は、インバータ回路５０５と、トランスファ・ゲート５０７および５０８と、制御回路５０６とを有する。データ保持回路７０は、ＮＡＮＤ回路７０１および７０２と、インバータ回路７０３とを有する。トランスファ・ゲート５０７および５０８は、本発明の第１のスイッチ回路および第２のスイッチ回路の一実施形態である。
【００４６】
ｐ型ＭＯＳトランジスタ３０１およびｐ型ＭＯＳトランジスタ３０２は、ビット線選択回路２０の出力線ＳＡ０と出力線ＳＡ０Ｚとの間に直列に接続され、ｐ型ＭＯＳトランジスタ３０１とｐ型ＭＯＳトランジスタ３０２との接続中点が電源線ＶＤＤに接続される。ｐ型ＭＯＳトランジスタ３０３は、ビット線選択回路２０の出力線ＳＡ０と出力線ＳＡ０Ｚとの間に接続される。ｐ型ＭＯＳトランジスタ３０１〜３０３のゲートには、制御回路３０４の制御信号ＥＱＺが入力される。
制御回路３０４は、読み出しモードにおいてメモリセルがビット線対からアクセス可能になる前に、制御信号ＥＱＺをローレベルに設定して、ｐ型ＭＯＳトランジスタ３０１〜３０３を導通させる。そして、読み出しモードにおいてブロック選択信号ＳＭによりブロックＭ０が選択され、ブロックＭ０のメモリセルがビット線対からアクセス可能な場合において、制御信号ＥＱＺをハイレベルに設定し、ｐ型ＭＯＳトランジスタ３０１〜３０３を開放させる。
【００４７】
増幅回路４０１は、制御回路４０２の制御信号ＥＮＮに応じて、ビット線選択回路２０の出力線対（ＳＡ０，ＳＡ０Ｚ）に発生するメモリセルの記憶データに応じた信号レベル差を増幅する。
制御回路４０２は、読み出しモードにおいてブロック選択信号ＳＭによりブロックＭ０が選択され、ブロックＭ０のメモリセルがビット線対からアクセス可能になった状態で、増幅回路４０１の増幅動作を実行させる制御信号ＥＮＮを出力する。
【００４８】
トランスファ・ゲート５０７は、出力線ＳＡ０Ｚと選択ビット線ＳＢＬＺとの接続線上に挿入される。トランスファ・ゲート５０８は、出力線ＳＡ０と選択ビット線ＳＢＬとの接続線上に挿入される。トランスファ・ゲート５０７および５０８は、制御回路５０６の制御信号ＭＦがハイレベル、インバータ回路５０５の出力信号がローレベルの場合にオン状態となり、制御信号ＭＦがローレベル、インバータ回路５０５の出力信号がハイレベルの場合にオフ状態となる。インバータ回路５０５の入力端子には、制御信号ＭＦが入力される。
制御回路５０６は、ブロック選択信号ＳＭによりブロックＭ０が選択された場合、制御信号ＭＦをハイレベルに設定し、ブロック選択信号ＳＭによりブロックＭ０が選択されていない場合には、制御信号ＭＦをローレベルに設定する。
【００４９】
ＮＡＮＤ回路７０１の３つの入力端子には、ＮＡＮＤ回路７０２の出力信号、選択ビット線ＳＢＬの信号および書き込み信号ＳＷが入力される。ＮＡＮＤ回路７０２の３つの入力端子には、ＮＡＮＤ回路７０１の出力信号、選択ビット線ＳＢＬＺの信号および書き込み信号ＳＷＲが入力される。インバータ回路７０３の入力端子には、ＮＡＮＤ回路７０１の出力信号が入力され、その出力端子からは信号ＳＡＯＵＴが出力される。
【００５０】
次に、上述した構成を有する図１の半導体記憶装置の動作について、書き込みモードと読み出しモードとに分けて説明する。
（書き込みモード）
図４は、書き込みモードにおける各信号のタイミング関係を示すタイミングチャートである。
図４のタイミングチャートでは、初期状態において、ブロック選択信号ＳＭ（図４Ａ）によりブロックＭ１が選択されている。書き込み信号ＳＷおよびＳＷＺ（図４Ｂ）は、共にハイレベルに設定されている。ブロックＭ１のビット線ＢＬ０およびＢＬ０Ｚ（図４Ｄ）は、電源電圧にプリチャージされている。データ保持回路７０の出力信号ＳＡＯＵＴ（図４Ｃ）は、ハイレベルに保持されている。
【００５１】
時刻ｔ１において、メモリセル・アレイ１０に対する書き込みアドレスが新たに設定されると、これに応じて、ビット線選択信号ＳＢおよびブロック選択信号ＳＭが更新される。図４の例では、ブロック選択信号ＳＭ（図４Ａ）によるブロックの選択が、ブロックＭ１からブロックＭ０に変更される。また、ビット線選択信号ＳＢの第０ビットの選択信号がハイレベルになり、第１〜第７ビットの選択信号がローレベルになる。
さらに、新たに設定された書き込みアドレスに応じて、このアドレスに対応したメモリセル・アレイ１０のワード線が活性化され、活性化されたワード線に接続されるメモリセルがビット線対を通じて書き込み可能な状態になる。
【００５２】
時刻ｔ２において、書き込み信号ＳＷがローレベル、書き込み信号ＳＷＺがハイレベルに設定されると（図４Ｂ）、これに応じてデータ保持回路７０におけるＮＡＮＤ回路７０１の出力信号がハイレベル、ＮＡＮＤ回路７０２の出力信号がローレベルの信号になる。これにより、時刻ｔ３において、データ保持回路７０の出力信号ＳＡＯＵＴはローレベルに変化する（図４Ｃ）。
【００５３】
また、書き込み信号ＳＷがローレベル、書き込み信号ＳＷＺがハイレベルに設定されると、ビット線選択回路２０の制御回路２０９からローレベルの書き込み信号ＷＲおよびハイレベルの書き込み信号ＷＲＺがＮＯＲ回路２０５−０および２０６−Ｚへ出力されるので、ＮＯＲ回路２０５−０の出力信号はハイレベル、ＮＯＲ回路２０６−０の出力信号はローレベルになる。これにより、時刻ｔ４においてｎ型ＭＯＳトランジスタ２０３−０がオン状態、ｎ型ＭＯＳトランジスタ２０４−０がオフ状態になり、ビット線ＢＬ０がローレベル、ビット線ＢＬ０Ｚがハイレベルになる（図４Ｄ）。
【００５４】
なお、ブロック選択信号ＳＭにより選択されていないブロックＭ１〜Ｍ７のビット線選択回路２１〜２７では、入力される書き込み信号ＳＷおよびＳＷＺに係わらず、内部の書き込み信号ＷＲおよびＷＲＺが共にハイレベルに設定されるため、メモリセルへの書き込み動作は実行されない。
【００５５】
このように、書き込みモードにおいて書き込みアドレスが新たに設定されると、このアドレスに応じてビット線選択信号ＳＢおよびブロック選択信号ＳＭが更新されるとともに、このアドレスに応じたメモリセル・アレイ１０のワード線が活性化される。書き込み信号ＳＷおよびＳＷＺとして入力される書き込みデータは、ビット線選択信号ＳＢおよびブロック選択信号ＳＭによって指定されるビット線対を通じて、メモリセル・アレイ１０の活性化されたワード線に接続されたメモリセルに書き込まれる。また、書き込み信号ＳＷおよびＳＷＺとして入力される書き込みデータは、データ保持回路７０に対して直接入力され、これに保持される。
【００５６】
（読み出しモード）
図５は、読み出しモードにおける各信号のタイミング関係を示すタイミングチャートである。
図５のタイミングチャートでは、初期状態において、ブロック選択信号ＳＭ（図５Ａ）によりブロックＭ１が選択されている。また、増幅回路４０〜４７の増幅動作が停止され（図５Ｂ）、ビット線選択回路２０〜２７の出力線は充電回路３０〜３７によって電源電圧へプリチャージされ（図５Ｃ，Ｄ）、選択ビット線対（ＳＢＬ，ＳＢＬＺ）の信号レベルはハイレベルになっている（図５Ｅ）。データ保持回路７０の出力信号ＳＡＯＵＴ（図４Ｃ）は、ハイレベルに保持されている。
【００５７】
時刻ｔ５において、メモリセル・アレイ１０に対する読み出しアドレスが新たに設定されると、これに応じて、ビット線選択信号ＳＢおよびブロック選択信号ＳＭが更新される。図５の例では、ブロック選択信号ＳＭ（図５Ａ）によるブロックの選択が、ブロックＭ１からブロックＭ０に変更される。
【００５８】
ブロックＭ１からブロックＭ０へブロックの選択が変更されることから、ブロック選択回路６０から選択ビット線対（ＳＢＬ，ＳＢＬＺ）へ出力される信号は、出力線対（ＳＡ１，ＳＡ１Ｚ）の信号から、出力線対（ＳＡ０，ＳＡ０Ｚ）の信号へ切り換えられる。しかしながら、時刻ｔ５までの間にビット線選択回路２０〜２７の出力線は充電回路３０〜３７によって電源電圧へプリチャージされており、出力線対（ＳＡ０，ＳＡ０Ｚ）および出力線対（ＳＡ１，ＳＡ１Ｚ）の信号レベルは何れもハイレベルになっているので（図５Ｃ，Ｄ）、この切り換えの後でも選択ビット線対（ＳＢＬ，ＳＢＬＺ）はハイレベルのままである（図５Ｅ）。したがって、データ保持回路７０の出力信号は引き続き保持される（図５Ｆ）。
【００５９】
また時刻ｔ５において、新たに設定された読み出しアドレスに応じて、このアドレスに対応したメモリセル・アレイ１０のワード線が活性化され、活性化されたワード線に接続されるメモリセルがビット線対を通じて読み出し可能な状態になる。これにより、ビット線選択回路２０の出力線対（ＳＡ０，ＳＡ０Ｚ）には、メモリセルの記憶データに応じた電圧差が徐々に発生する（図５Ｃ）。これに応じて、選択ビット線対（ＳＢＬ，ＳＢＬＺ）にも電圧差が徐々に発生する（図５Ｅ）。
【００６０】
なお、充電回路３０における充電動作は、メモリセルがビット線対を通じて読み出し可能な場合に停止されている。このため、充電回路３０の充電動作によってメモリセルの記憶データが書き換えられることはない。
【００６１】
時刻ｔ６において、制御回路４０２の制御信号ＥＮＮ（図５Ｂ）により増幅回路４０１の増幅動作が開始されると、出力線対（ＳＡ０，ＳＡ０Ｚ）に発生していた電圧差が急速に増幅されて、出力線ＳＡ０がローレベル、出力線ＳＡ０Ｚがハイレベルになる（図５Ｃ）。これに応じて、選択ビット線ＳＢＬがローレベル、選択ビット線ＳＢＬＺがハイレベルになる（図５Ｅ）。
【００６２】
選択ビット線ＳＢＬがローレベル、選択ビット線ＳＢＬＺがハイレベルになることから、時刻ｔ７において、データ保持回路７０の出力信号ＳＡＯＵＴはハイレベルからローレベルに変化する（図５Ｆ）。
【００６３】
さらに次のメモリセルへの読み出しアクセスが行われる場合には、その読み出しアクセスの前に、出力線対（ＳＡ０，ＳＡ０Ｚ）〜（ＳＡ７，ＳＡ７Ｚ）が充電回路３０〜３７によってプリチャージされ、選択ビット線対（ＳＢＬ，ＳＢＬＺ）がハイレベルになるので、データ保持回路７０の出力信号ＳＡＯＵＴは前の読み出しデータのまま保持される。その後、新たな読み出しアドレスに応じてブロック選択信号ＳＭによるブロックの選択が変化しても、上述の時刻ｔ５と同様に、出力線対（ＳＡ０，ＳＡ０Ｚ）〜（ＳＡ７，ＳＡ７Ｚ）は全てハイレベルであるため、データ保持回路７０の出力信号ＳＡＯＵＴは前の読み出しデータのまま保持される。データ保持回路７０の出力信号ＳＡＯＵＴは、増幅回路４０〜４７の増幅動作が完了次第、直ちに次の読み出しデータに変化する。
【００６４】
このように、図１の半導体記憶装置によれば、データ保持回路７０に保持されたデータが増幅回路４０〜４７の増幅結果によって書き換えられる時点で読み出しデータが確定されるので、図８の半導体記憶装置のように、ラッチ回路に有効なデータが保持されるまでスイッチ回路による出力信号の切り換えを遅らせるマージン時間を設ける必要がなくなり、記憶データの読み出し時間を高速化することができる。
また、図８の半導体記憶装置におけるブロック選択有効信号ＳＭＥＮのように、マージン時間の条件に適合するようなタイミングの制御を必要とする信号がなくなるので、その為の回路を削減することができる。
【００６５】
また、ビット線選択回路２０〜２７の出力線対の信号が、新たな読み出しアドレスの設定によってブロック選択回路６０により切り換えられても、充電回路３０〜３７において出力線対がプリチャージされるため、データ保持回路７０のデータが信号切り換えの前後で保持される。したがって、出力信号ＳＡＯＵＴとして無効なデータが出力されることを防止できる。
【００６６】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
第２の実施形態の半導体記憶装置では、第１の実施形態の半導体記憶装置に対してゲート回路の構成が異なる。
たとえば、図１の半導体記憶装置におけるゲート回路５０〜５７が、次に述べるゲート回路５０Ａ〜５７Ａに置き換えられる。
【００６７】
図６は、本発明の第２の実施形態に係る半導体記憶装置における充電回路３０、増幅回路４０、ゲート回路５０Ａおよびデータ保持回路７０の構成の一例を示すブロック図である。ただし、図６と図１の同一符号は同一の構成要素を示す。
図６の例において、ゲート回路５０Ａは、インバータ回路５０１、５０２および５０５と、クロックド・インバータ回路５０３および５０４と、制御回路５０６とを有する。
【００６８】
インバータ回路５０１の入力端子はビット線選択回路２０の出力線ＳＡ０Ｚに接続され、その出力端子はクロックド・インバータ回路５０３の入力端子に接続される。クロックド・インバータ回路５０３の出力端子は選択ビット線ＳＢＬＺに接続される。
インバータ回路５０２の入力端子はビット線選択回路２０の出力線ＳＡ０に接続され、その出力端子はクロックド・インバータ回路５０４の入力端子に接続される。クロックド・インバータ回路５０４の出力端子は選択ビット線ＳＢＬに接続される。
【００６９】
クロックド・インバータ回路５０３は、制御信号ＭＦがハイレベルでインバータ回路５０５の出力信号がローレベルの場合に通常のインバータとして機能し、インバータ回路５０１の出力信号を反転して選択ビット線ＳＢＬＺに出力する。制御信号ＭＦがローレベルでインバータ回路５０５の出力信号がハイレベルの場合には、選択ビット線ＳＢＬＺに対する出力インピーダンスを高インピーダンス状態に設定し、選択ビット線ＳＢＬＺへの電流の出力を遮断する。
同様に、クロックド・インバータ回路５０４は、制御信号ＭＦがハイレベルでインバータ回路５０５の出力信号がローレベルの場合に通常のインバータとして機能し、インバータ回路５０２の出力信号を反転して選択ビット線ＳＢＬに出力する。制御信号ＭＦがローレベルでインバータ回路５０５の出力信号がハイレベルの場合には、選択ビット線ＳＢＬに対する出力インピーダンスを高インピーダンス状態に設定する。
【００７０】
ブロック選択信号ＳＭによりブロックＭ０が選択されて制御回路５０６の制御信号ＭＦがハイレベルになった場合、出力線ＳＡ０Ｚの信号はインバータ回路５０１において反転され、この反転された信号がクロックド・インバータ回路５０３においてさらに反転され、結果として出力線ＳＡ０Ｚと同一の信号が選択ビット線ＳＢＬＺに出力される。同様に、出力線ＳＡ０の信号はインバータ回路５０２において反転され、この反転された信号がクロックド・インバータ回路５０４においてさらに反転され、結果として出力線ＳＡ０と同一の信号が選択ビット線ＳＢＬに出力される。
また、ブロック選択信号ＳＭによりブロックＭ０が選択されず制御回路５０６の制御信号ＭＦがローレベルになった場合には、クロックド・インバータ回路５０３および５０４の出力が何れも高インピーダンス状態となり、出力線対（ＳＡ０，ＳＡ０Ｚ）の信号は選択ビット線対（ＳＢＬ，ＳＢＬＺ）に出力されない。
【００７１】
以上はゲート回路５０Ａの説明であるが、その他のゲート回路５１Ａ〜５７Ａについても、ゲート回路５０Ａと同様な構成を有し、同様に動作する。
【００７２】
このように、第２の実施形態に係る半導体記憶装置では、ゲート回路としてインバータ回路およびクロックド・インバータ回路が用いられているため、ゲート回路としてトランスファ・ゲートが用いられている図１の半導体記憶装置に比べて、選択ビット線対（ＳＢＬ，ＳＢＬＺ）に生じた雑音などの信号成分を、ゲート回路からメモリセルへ伝播させ難くくすることできる。これにより、選択ビット線対（ＳＢＬ，ＳＢＬＺ）に接続するゲート回路の数をさらに多くすることが可能になり、記憶容量のさらなる大容量化を図ることが可能になる。
【００７３】
なお、本発明は上述した実施形態に限定されない。
たとえば、図において示したビット線対のブロック数や、各ブロックにおけるビット線対の数は一例であり、これらの数は任意に設定可能である。
【００７４】
【発明の効果】
本発明によれば、ビット線の負荷を増大させることなく記憶容量を増やすことができるとともに、アクセス速度をより高速化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
【図２】ビット線選択回路の構成の一例を示すブロック図である。
【図３】本発明の第１の実施形態に係る半導体記憶装置における充電回路、増幅回路、ゲート回路およびデータ保持回路の構成の一例を示すブロック図である。
【図４】書き込みモードにおける各信号のタイミング関係を示すタイミングチャートである。
【図５】読み出しモードにおける各信号のタイミング関係を示すタイミングチャートである。
【図６】本発明の第２の実施形態に係る半導体記憶装置における充電回路、増幅回路、ゲート回路およびデータ保持回路の構成の一例を示すブロック図である。
【図７】ビット線の数を８倍に増やした半導体記憶装置の構成例を示すブロック図である。
【図８】２つのビット線選択回路およびセンス増幅器を用いて、ビット線の数を１６倍に増やした半導体記憶装置の構成例を示すブロック図である。
【図９】図８に示した半導体記憶装置の各信号のタイミング関係の一例を示すタイミングチャートである。
【符号の説明】
１０…メモリセル・アレイ、２０〜２７…ビット線選択回路、３０〜３７…充電回路、４０〜４７…増幅回路、５０〜５７，５０Ａ〜５７Ａ…ゲート回路、６０…ブロック選択回路、７０…データ保持回路、２０１−０〜２０１−７，２０２−０〜２０２−７，３０１〜３０３…ｐ型ＭＯＳトランジスタ、２０３−０〜２０３−７，２０４−０〜２０４−７…ｎ型ＭＯＳトランジスタ、２０５−０〜２０５−７，２６５−０〜２０６−７…ＮＯＲ回路、２０７−０〜２０７−７，７０１，７０２…ＮＡＮＤ回路、２０８−０〜２０８−７，５０５，７０３…インバータ回路、２０９，３０４，４０２，５０６…制御回路、５０３，５０４…クロックド・インバータ回路、５０７，５０８…トランスファ・ゲート
【図１】
2004103057.tif 000003
【図２】
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【図３】
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【図４】
2004103057.tif 000006
【図５】
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【図６】
2004103057.tif 000008
【図７】
2004103057.tif 000009
【図８】
2004103057.tif 000010
【図９】
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