(57)【要約】【課題】オペアンプやコンパレータ等のオフセット電圧を、他のアナログブロックを経由せずに、長時間に渡って、正確に補償することを可能にすること。【解決手段】差動増幅回路にスイッチドキャパシタＳＣ４１１を、差動対を構成するトランジスタＮ４１１とカレントミラーの入力側トランジスタＰ４１１の接続点（ドレイン）に接続する。そして、スイッチング周波数を適宜、変化させることにより、等価抵抗の抵抗値を変化させる。これにより、電荷引き抜き量をわずかに変化させ、差動増幅回路の電圧オフセットを縮小する。【選択図】　　　図１
2004120102.tif 000002
【特許請求の範囲】
【請求項１】
差動回路の、左側または右側の少なくともいずれかの電流経路に、スイッチドキャパシタからなるトリミング用の抵抗を接続し、前記差動回路の出力信号レベルを目標レベルと比較することによってオフセット量を検出し、そのオフセットを縮小する方向に、前記スイッチドキャパシタのスイッチング周波数を変化させて、前記トリミング用の抵抗の抵抗値を微調整することを特徴とする差動回路のオフセット調整方法。
【請求項２】
請求項１において、
前記スイッチドキャパシタのスイッチング周波数の変更は、周波数をステップ的に切り換えることで行われ、かつ、その切り換えによる前記トリミング用の抵抗の抵抗値の調整の程度は、前記スイッチング周波数の変更前と変更後においても、前記差動回路を構成するトランジスタの小信号等価回路に実質的な変化が生じない程度であることを特徴とする差動回路のオフセット調整方法。
【請求項３】
請求項１または請求項２において、
前記差動回路に入力される信号をディジタル的に処理するために必要な周波数帯域よりも高い周波数帯域において、前記スイッチドキャパシタをスイッチングすることを特徴とする差動回路のオフセット調整方法。
【請求項４】
差動対をなすトランジスタと、この差動対をなす各トランジスタの負荷素子とを具備し、かつ、左側の電流経路と右側の電流経路との間のオフセットを調整する機能をもつ差動回路であって、
前記差動対をなすトランジスタの各々と前記負荷素子の各々との接続点の、少なくとも一方に接続された、トリミング用の抵抗として機能するスイッチドキャパシタと、
前記差動回路の出力信号レベルを目標レベルと比較し、その比較結果に基づいて、前記差動回路のオフセットを縮小する方向に、前記スイッチドキャパシタのスイッチング周波数を変化させて、前記トリミング用の抵抗の抵抗値を微調整するスイッチドキャパシタ制御回路と、
を具備することを特徴とするオフセット調整機能をもつ差動回路。
【請求項５】
請求項４において、
前記スイッチドキャパシタ制御回路によるスイッチドキャパシタのスイッチング周波数の変更は、周波数をステップ的に切り換えることで行われ、かつ、その切り換えによる前記トリミング用の抵抗の抵抗値の調整の程度は、前記スイッチング周波数の変更前と変更後においても、前記差動回路を構成するトランジスタの小信号等価回路に実質的な変化が生じない程度であることを特徴とする差動回路。
【請求項６】
請求項４または請求項５において、
前記スイッチドキャパシタ制御回路は、差動回路に入力される信号をディジタル的に処理するために必要な周波数帯域よりも高い周波数帯域において、前記スイッチドキャパシタをスイッチングすることを特徴とする差動回路。
【請求項７】
請求項４〜請求項６のいずれかに記載の差動回路であって、音量調節機能をもつ音声出力のための回路において使用されることを特徴とする差動回路。
【請求項８】
請求項４〜請求項６のいずれかに記載の差動回路を含むコンパレータ。
【請求項９】
請求項４〜請求項６のいずれかに記載の差動回路を含むボリューム回路。
【請求項１０】
請求項４〜請求項６のいずれかに記載の差動回路を含むＤ／Ａ変換器。
【請求項１１】
信号処理回路を構成する回路ブロックの少なくとも一つにおける、オフセットを縮小するための調整が必要な箇所において、トリミング抵抗としてのスイッチドキャパシタを接続し、そのスイッチドキャパシタのスイッチング周波数を、前記信号処理回路における信号処理のためのクロックよりも高い帯域内で微調整し、デジタル的な抵抗トリミングによるオフセット調整を行うことを特徴とするオフセット調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、差動回路のオフセット調整方法およびオフセット調整機能をもつ差動回路に関する。
【０００２】
【従来の技術】
音声を出力する回路では、音声品質を確保するために、ポップノイズ（突発的な雑音：以下の明細書では、「ポップ音」と記載する場合もある）が生じないようにすることが重要である。
【０００３】
電源のオン／オフに伴うポップ音の発生については、古くから種々の対策がなされているが、音声出力中におけるポップ音の発生については、その原因が種々あり、その対策が後手に回ることもある。
【０００４】
本発明で対策しようとするのは、主に、差動構成の回路（差動増幅器等）におけるオフセットに起因して生じるポップ音である。
【０００５】
差動増幅器（オペアンプ）のオフセットをキャンセルする技術としては、相補電流を注入する構成を採用するもの（下記、特許文献１参照）、スイッチドキャパシタを利用するもの（下記、特許文献２参照）がある。
【０００６】
【特許文献１】
特開平９−１３０１７２号公報（図５等）
【特許文献２】
特開平６−１０２２９４号公報（図１等）
【０００７】
【発明が解決しようとする課題】
音声出力系の回路において、例えば、差動増幅器に微小な電圧オフセットが存在する場合に、ボリュームを用いて音量を急激に増大させる（つまり、回路のゲインを増大させる）と、ボリューム変更前には問題なかったオフセット電圧が大きく増幅され、差動増幅器の出力レベルが変化し、リンギング等が発生して、ボッという不快なポップノイズが発生する場合がある。
【０００８】
例えば、音声出力系回路のＤ／Ａ変換後のボリューム回路内にある図１５（ａ），（ｂ）に示すような可変利得アンプ７００（入力抵抗Ｒ２１１，帰還抵抗Ｒ２１２〜Ｒ２１６、ゲイン調整回路ＧＣを含む）について、無音時に、ボリューム調整のために利得を急に増大させた場合を想定する。
【０００９】
つまり、図１５（ａ）では、ゲイン調整回路ＧＣにおいて、スイッチＳ２１４のみが閉じており（最小ゲイン）、この状態から、図１５（ｂ）に示すように、すべてのスイッチが開いた状態（最大ゲイン）となる場合を考える。
【００１０】
この場合、差動増幅回路７００にオフセットが無ければ、図１５（ｃ）に示すように、時刻Ｔ１００において、何らステップ波が生じない。（図１５（ｃ）のＸ部分参照）。
【００１１】
これに対し、差動増幅回路７００にオフセットが存在する場合、図１５（ｄ）に示されるように、差動増幅回路７００のオフセット電圧が大きく増幅され、これにより、変更後の利得とオフセット電圧との積に相当するステップ波（図中、ＥＶと記載される）が発生する。そして、このステップ波で生じるリンギングで「ボツ」という不要な音（ポップノイズ）が発生する。
【００１２】
通常会話しているときには、この音の電力が会話している音声の電力より相当小さいため問題とはならないが、無音時では、この不要な音が顕著となる。
【００１３】
よって、この不要な音を削除するためには、確実にボリューム回路で生ずるオフセットをキャンセルしなければならない。
【００１４】
これまで、このポップノイズの対策、すなわちボリューム回路のオフセットを確実に、且つ長時間キャンセルする有効な対策がなかった。
【００１５】
また、ＣＤＭＡ送信機では、ＱＰＳＫ変調されたＩ（正相）、Ｑ（直交）各々の信号をＤ／Ａ変換して、アンテナに送り出す。Ｄ／Ａ変換器の入力値と出力電圧は一致しているのが理想だが、実際には種々の要因で、入出力オフセットが生じる。
【００１６】
Ｉ信号、Ｑ信号の各々に対応するＤ／Ａ変換器の間でオフセット量が異なっている（つまり、２つのＤ／Ａ変換器の入力特性が異なっている）と、Ｉ、Ｑの各信号の位相がずれて送信誤差となる。よって、Ｄ／Ａ変換器の入出力オフセットをキャンセルして、Ｄ／Ａ変換器の特性を揃える必要がある。
【００１７】
上述の特許文献１に記載の技術では、相補的な電流の注入によって差動増幅器のオフセットをキャンセルしようとするが、このような方法により対策できるのは、かなり大きなオフセットであり、例えば、最大でも数十ｍＶ程度の微小なオフセットについての対策としては不適である。
【００１８】
また、上述の特許文献２に記載の技術では、スイッチドキャパシタを利用する点で本発明と共通するが、特許文献２の技術では、スイッチドキャパシタのスイッチング周波数は一定であり、また、積分回路やサンプルホールドを制御して電圧の調整を行うものであり、構成が複雑であり、本発明の技術的思想とは、根本的に異なるものである。
【００１９】
本発明の一つの目的は、簡単な構成で、差動構成の回路の極微小なオフセットを、適切に調整することにある。
【００２０】
【課題を解決するための手段】
本発明では、差動構成の回路の、少なくとも左右いずれかの電流経路に、トリミング用の可変抵抗として機能するスイッチドキャパシタを接続し、ディジタル的な抵抗トリミングにてオフセットを調整する。
【００２１】
すなわち、本発明では、スイッチドキャパシタのスイッチング周波数を変化させることで等価抵抗値を微小に変化させ、トランジスタの小信号等価回路が変化しないレベルで、電荷の引き抜き量を微調整してオフセット電圧を縮小させる。
【００２２】
抵抗トリミングによる電荷の引き抜き量の微調整であるため、反対の極性への調整はできない。ただし、最初から意図的に、差動回路にオフセットを与えておくことにより、電荷の引き抜き量に応じて、いずれの極性（＋，−）についてもオフセット調整を行うことができるようになる。
【００２３】
本発明によれば、例えば、ＬＳＩ内で利用可能な高速クロックして、ディジタル的なトリミングを適切に行うことができる。
【００２４】
本発明の差動回路の一つの態様では、スイッチング周波数を数段階に分けて切り換え制御する。
【００２５】
このような構成は、例えば、高速クロックを何段階かに分けて分周する、あるいは周波数シンセサイザーの原理を用いて分周比の異なるクロックを個別に発生させることにより、簡単に実現できる。
【００２６】
また、本発明の差動回路の他の態様では、正規の信号処理（例えば、音声信号の処理）に必要なクロック周波数よりも充分に高い帯域において、スイッチドキャパシタを駆動することで、スイッチングに伴う微弱なノイズが人間の耳に聞こえないようにしたり、正規の信号と区別して除去することを容易とすることができる。
【００２７】
【発明の実施の形態】
上述したように、ポップノイズ、すなわちボリューム回路にある演算増幅回路のオフセットを低減するためには、他のアナログ回路を介さずにこのオフセット量を正確に測定、この量に相当する補償をこの演算増幅回路に長時間施す必要がある。
【００２８】
演算増幅回路は、差動増幅器を主体として構成される。差動増幅器は、左右の電流能力がバランスするように設計されているが、実際に差動増幅器を構成するトランジスタのサイズのばらつき等に起因して、オフセットが生じているのが通常である。
【００２９】
本発明者の検討によると、演算増幅回路のオフセット量はかなりばらつき、ときには、仕様の許容範囲内を大きく逸脱する場合もあり、１０ｍＶ程度のオフセットが残っている場合もあることが確認された。
【００３０】
このような問題をなくすには、ボリューム回路で使用される演算増幅回路自体のオフセット（左右の電流能力のオフセット）を正確に計測し、かつ確実にキャンセルする必要がある。
【００３１】
しかし、現実には、演算増幅回路とコンパレータのオフセットキャンセルだけのためだけに、大規模な制御システムや専用回路を設けることは、半導体装置（ＩＣ）の占有面積の増大防止の観点、あるいは低消費電力の要請などからみて、困難である。
【００３２】
そこで、本発明では、演算増幅回路のオフセットを、コンパレータで計測、この計測結果からデジタル信号処理でこのオフセットに相当するクロックを発生させ、このクロックで動作するスイッチドキャパシタで等価抵抗を微調整してオフセットキャンセルを行う。
【００３３】
すなわち、本発明の演算増幅回路では、随時、オフセットキャンセル機能をアクティブとし、オフセット電圧をキャンセルする。例えば、以下のようにして、オフセット電圧をキャンセルする。
【００３４】
差動対をなすトランジスタ（差動対トランジスタ）を流れる電流の量にアンバランスがあると、そのオフセット分だけカレントミラーを構成するトランジスタの各端子の電圧が変化する。
【００３５】
この変化した電圧と設計時の電圧（基準電圧）をコンパレータで比較し、基準電圧より大きい場合を＋１、小さい場合を−１というデジタル値に変更する。
【００３６】
この結果を反映した周波数を有するクロックを、クロック発生器で生成して、前記演算増幅回路内にあるスイッチドキャパシタ回路のＯＮ、ＯＦＦの周期となるクロックを供給し、スイッチドキャパシタ回路により、トランジスタのドレイン端子とグランド間にクロックの周波数に比例した数百キロオーム以上の等価抵抗（トリミング用抵抗）が生成され、この抵抗のトリミングによりオフセットをキャンセルする。
【００３７】
ただし、差動対をなすトランジスタを有する回路のオフセットは通常ランダムな値となるため、スイッチドキャパシタ回路を接続した側のトランジスタのバイアスをどのように調整しても所望のバイアスを与えることができないという事態が生じる。
【００３８】
これを防止するには、予め、差動対をなすトランジスタのサイズを異ならせて、初期状態において左右の電流能力にオフセットを意図的に与えることが有効である。これにより、オフセットキャンセルできないという事態を回避できる。
【００３９】
このようなデジタル処理に基づいた構成のオフセットキャンセル機能付き演算増幅回路を用いて、Ｄ／Ａ変換器のオフセットキャンセルを実施すれば、長時間にわたり高精度で確実にオフセット調整することが可能になる。
【００４０】
以下、本発明の実施の形態について、図面を参照して説明する。
【００４１】
（実施の形態１）
図１および図２は、本発明のオフセット調整機能をもつ差動増幅回路の原理的な構成を示す回路図である。
【００４２】
図１は、差動対をなす入力段トランジスタＮ４１１，Ｎ４１２が、Ｎ型ＭＯＳトランジスタである場合の回路構成を示し、図２は、差動対をなす入力段トランジスタＰ４２１，Ｐ４２２が、Ｐ型ＭＯＳトランジスタである場合の回路構成を示す。
【００４３】
図１の回路において、Ｐ４１１，４１２は、カレントミラー負荷を構成し、Ｎ４１３は定電流源を構成する。Ｐ４１３，Ｎ４１４は、プッシュプル構成の出力段回路を構成する。
【００４４】
同様に、図２の回路では、Ｎ４２１，Ｎ４２２はカレントミラー負荷を構成し、Ｐ４２３は定電流源を構成する。Ｐ４２１，Ｐ４２２は、プッシュプル構成の出力段回路を構成する。Ｐ４２４，Ｎ４２３は、プッシュプル構成の出力段回路を構成する。
【００４５】
ＶＤＤ（電源電圧）は３Ｖである。
【００４６】
図１では、入力段トランジスタＮ４１１のドレインと、その負荷となるカレントミラーの入力側トランジスタＰ４１１のドレインとの接続点に、スイッチドキャパシタＳＣ４１１（スイッチＳ４１１とコンデンサＣ４１１からなる）が接続されている。
【００４７】
スイッチＳ４１１は、スイッチングクロックにより駆動され、このスイッチングクロックの周波数を変化させることで、スイッチドキャパシタの等価抵抗が変化し、引き抜かれる電荷量が極微量だけ変化し、差動回路の左右のオフセットが縮小される。
【００４８】
以下、スイッチドキャパシタ回路の動作について簡単に説明する。
【００４９】
スイッチのＯＮ、ＯＦＦをある周期で連続的に行う（方形波であるクロックでこれを実現）ことで、このスイッチと接続している容量に充電される電荷の単位時間当たりの変化量、すなわち電流が決定される。
【００５０】
電流Ｉは、下記（１）式のように表される。
Ｉ＝ｆｓＣｒＶ・・・（１）
Ｒ＝Ｖ／Ｉ＝１／（ｆｓＣｒ）・・・（２）
ここでｆｓはクロックの周波数（ＯＮ、ＯＦＦの周期の逆数）、ＣＲはスイッチに接続している容量、Ｖは電圧を示す。
【００５１】
（２）式から、このスイッチドキャパシタ回路ＳＣ４１１は周波数に逆比例する抵抗とみなすことができ、例えば、クロックの周波数が１０ＭＨｚ、容量が１ｐＦの場合には、１００ｋオームに相当する抵抗となる。
【００５２】
この周波数に逆比例する抵抗を演算増幅回路内でのバイアス調整したい箇所と最低電位（０Ｖ）間に接続することで、電流を最低電位に流す経路が上述の箇所にでき、この電流をオフセット分の電流と一致するようにスイッチング周波数を調整する。
【００５３】
同様に、図２の回路においても、スイッチドキャパシタＳＣ４２１のスイッチング周波数を変化させることにより、オフセットを低減することができる。
【００５４】
このように、本発明で使用されるスイッチドキャパシタは、トリミング用の抵抗（ディジタル的な可変抵抗）として機能する。
【００５５】
以下、図１（または図２）の差動増幅回路の、オフセット調整時の動作について説明する。
【００５６】
なお、差動対をなすトランジスタ（差動トランジスタ、入力段トランジスタ）のチャネルコンダクタンス（Ｗ／Ｌ）は、スイッチドキャパシタ回路による等価抵抗でバイアス調整可能にするために、例えば１：２に設定されているが（この点は後述する）、カレントミラー負荷を使用している以上、チャネルコンダクタンスの違いに関係無く、差動回路の左と右の電流量は、理論値としては、１：１になる。
【００５７】
上述のように、差動回路の左側と右側の電流量は理論値では同じであるが、実際は、種々の要因により、アンバランスが生じる。本発明によれば、このアンバランスが解消される方向に自動的に調整される。
【００５８】
図３は、図２に示される差動増幅回路１０（図１の差動増幅回路でも同様である）において、スイッチドキャパシタ（ＳＣ）のスイッチング周波数を、オフセットを縮小する方向に変更するための回路構成を説明するための図である。
【００５９】
図３では、スイッチＳＷ１，ＳＷ２、ならびにＳＣ制御回路２０が設けられている。
【００６０】
オフセットを調整する期間（つまり、差動増幅回路のオフセットを縮小する方向にスイッチドキャパシタ（ＳＣ）のスイッチング周波数を更新する期間）では、スイッチ１，スイッチ２は共に、ａ端子側に切り換えられる。これにより、差動増幅回路１０の２つの入力端子１２，１４には、基準電圧源Ｖ１２２から発生する基準電圧が印加される。
【００６１】
差動増幅回路１０が理想的に調整されているならば、その出力Ｖｏｕｔは、所定の電圧（例えば、電源電圧ＶＤＤの１／２の電圧）となるはずであるが、実際には、各トランジスタの特性ばらつき等に起因して、出力Ｖｏｕｔの電圧レベルは、理想値から少しだけずれる。
【００６２】
このずれをＳＣ制御回路２０が検出し、そのずれ（オフセット）を縮小する方向にスイッチドキャパシタＳＣ１のスイッチング周波数を変化させる。
【００６３】
オフセット調整が済むと、スイッチＳＷ１，ＳＷ２はｂ端子側に切り換えられ、スイッチＳＷ１のａ端子には、正規の入力信号Ｖｉｎが入力される。
【００６４】
ＳＣ制御制御２０の具体的構成例を、図４に示す。
【００６５】
図４は、図３と同じ内容を示している。ただし、図４では、図３におけるスイッチＳＷ２は図示されていない。
【００６６】
図４に示されるように、ＳＣ制御回路２０は、差動増幅回路１０の出力レベルを基準電圧Ｖ１２１と比較する比較器１２２と、差動増幅回路１０に内蔵されるスイッチドキャパシタ（ＳＣ１）のスイッチングクロック（制御クロック）を発生する、制御クロック発生器１３０（判定回路１２３と、クロック発生器１２４と、ラッチ１２５とを含む）と、を具備する。
【００６７】
制御クロック発生器１３０を構成する判定回路１２３は、比較器１２２の出力電圧のレベルに基づき、差動増幅器１０におけるオフセット量を判定し、そのオフセットを縮小する方向に制御クロックを発生するように、クロック発生器１２４に指示する。
【００６８】
クロック発生器１２４から出力される制御クロックの周波数の情報（過去の履歴を含む）は、ラッチ１２５に蓄積されている。この制御クロックの周波数情報は、必要に応じて、適宜、参照される。
【００６９】
クロック発生器１２４から出力される制御クロックにより、差動増幅回路１０に内蔵されるスイッチドキャパシタＳＣ１が駆動され、これにより、等価抵抗が微調整され、オフセットが縮小する。
【００７０】
図５は、スイッチドキャパシタの周波数を変化させることにより、図２の構成の差動増幅回路におけるオフセットがどのように変化するかを、コンピュータシミュレーションにより調べた結果を示す図である。
【００７１】
図５の縦軸は差動増幅回路のオフセット電圧を示し、横軸は時刻Ｔ１を起点とした時間経過を示している。時刻Ｔ２以前はスイッチドキャパシタ（ＳＣ）はオフしており、時刻Ｔ２以後、スイッチドキャパシタ（ＳＣ）がオンする。
【００７２】
また、図中、電圧▲１▼（１．００５２５４Ｖ）は、スイッチドキャパシタ（ＳＣ）がオフしている場合のオフセット電圧である。
【００７３】
また、電圧▲２▼（１．０００５２２Ｖ）は、スイッチドキャパシタ（ＳＣ）のスイッチング周波数を１３ＭＨｚとした場合のオフセット電圧（図の右側に黒い帯で示されるように、オフセット電圧は微小な範囲で変動するため、その電圧分布の中心値をオフセット電圧とする）である。
【００７４】
また、電圧▲３▼（１．００５１３６Ｖ）は、スイッチドキャパシタ（ＳＣ）のスイッチング周波数を２０ＭＨｚとした場合のオフセット電圧を示している。
【００７５】
図示されるように、スイッチング周波数を変化させることにより、１０−５のオーダーで、オフセット電圧を微調整することができる。本発明は、この原理を利用して、極微小なオフセットを調整するものである。
【００７６】
このような微調整を行っても、その調整のレベルが極めて小さいため、差動回路を構成するトランジスタの小信号等価回路は、何ら変化しない。
【００７７】
図６は、以上説明した、差動構成の回路のオフセット電圧の調整手順を示すフロー図である。
【００７８】
すなわち、スイッチドキャパシタ（ＳＣ）を利用した、オフセット微調整用のトリミング抵抗を具備する差動回路に関して、オフセット電圧（オフセット量）を測定する（ステップ４０）。
【００７９】
そして、スイッチドキャパシタ（ＳＣ）のスイッチング周波数を変化させる（例えば、周波数を段階的に切り換える）ことにより、トランジスタの小信号特性に影響を与えない微小なレベルにて、トリミング抵抗の抵抗値を微調整（トリミング）して、例えば、数ｍＶ程度のオフセット電圧を縮小させる（ステップ５０）。
【００８０】
（実施の形態２）
図７は、図４に記載される、差動増幅回路に内蔵されるスイッチドキャパシタのスイッチング周波数を自動的に制御する機能を実現するための、より具体的な回路構成を示す図である。
【００８１】
図４の構成を用いて、差動増幅回路１０に内蔵されるスイッチドキャパシタ（ＳＣ１）のスイッチング周波数の調整を行う場合、まず、ＳＣ制御回路２０内のコンパレータ１２２におけるオフセットを調整しておく必要ある。差動増幅回路１０のオフセット量を判定するべきコンパレータ１２２自体に、許容値を超えるオフセットがあったのでは、正確な判定が行えないからである。
【００８２】
そこで、図７の構成では、ＳＣ制御回路２０内のコンパレータ６２にも、抵抗トリミング用のスイッチドキャパシタ（ＳＣ２）を設けると共に、複数のスイッチ（ＳＷ４〜ＳＷ７）を設けて、スイッチドキャパシタＳＣ１，ＳＣ２のいずれかに選択的にスイッチング用クロックを供給できるようにした。
【００８３】
そして、まず、ＳＣ制御回路２０内のコンパレータ６２のオフセットを、ＳＣ２を用いて調整した後、ＳＣ１を用いて、差動増幅回路１０のオフセットを調整する。
【００８４】
また、図７の構成では、スイッチドキャパシタに供給するクロックの周波数に関し、３段階の切り換えを可能としている。すなわち、発振回路５２から出力されるクロックを、２分周回路５４，５６，５８の各々により分周し、各々の分周回路の出力クロックの中から、スイッチＳＷ７により一つを選択して、ＳＣ１またはＳＣ２に供給する。
【００８５】
図８および図９を参照して、図７の回路における、オフセット調整の具体的な動作を説明する。
【００８６】
図８は、コンパレータ６２のオフセットを調整する動作を説明するための図であり、理解を容易にするべく、図中、この動作に関係する信号経路は太い線で示している。
【００８７】
図示されるように、スイッチＳＷ４，ＳＷ５，ＳＷ６，ＳＷ８は共にａ端子側に切り換えられる。そして、コンパレータ６２の非反転端子に印加されている基準電圧Ｖ１２１と同じレベルの電圧（図８中、Ｖｉｎと記載される）が入力され、この入力電圧は、スイッチＳＷ４，ＳＷ５，ＳＷ８を介して、コンパレータ６２の反転端子に与えられる。
【００８８】
そして、コンパレータ６２の出力レベルが、理想値からどれだけずれているかが判定回路１２３にて判定される。
【００８９】
ここで、そのずれが許容値以下ならば、コンパレータ６２のオフセット調整の必要はないから、判定回路１２３は、その旨をクロック制御回路１２７に指示し、クロック制御回路１２７は、例えば、スイッチ７をｃ端子側に切り換える。これにより、コンパレータ６２に内蔵されるスイッチドキャパシタＳＣ２へのクロック供給が停止される。なお、スイッチドキャパシタＳＣ２（ＳＣ１）を、常時、動作させておく構成としてもよく、この場合、調整不要時には、スイッチング周波数を標準値（ニュートラル値）に維持することになる。
【００９０】
一方、コンパレータ６２の出力レベルのずれ量が許容値を超えている場合には、判定回路１２３の検出結果を受けて、クロック制御回路１２７が、そのずれ量が許容範囲に収まるように、スイッチＳＷ７をｄ〜ｆの各端子のいずれかに切り換える。
【００９１】
そして、スイッチＳＷ７から出力されるスイッチング制御用クロックは、スイッチＳＷ６を介して、コンパレータ６２内のスイッチドキャパシタＳＣ２に与えられ、抵抗のトリミングによって、コンパレータのオフセットが縮小される。
【００９２】
図９は、差動増幅回路１０のオフセットを調整する動作を説明するための図であり、図８と同様に、この動作に関係する信号経路はｍ図中、太い線で示されている。
【００９３】
図示されるように、スイッチＳＷ４，ＳＷ５，ＳＷ６，ＳＷ８は共にｂ端子側に切り換えられる。
【００９４】
差動増幅回路１０の反転端子１２には、スイッチＳＷ４およびＳＷ５を介して、非反転端子１４と同様に、基準電圧Ｖｒｅｆ１が与えられる。
【００９５】
差動増幅回路１０の出力レペルは、コンパレータ６２により基準電圧Ｖ１２１と比較され、コンパレータの出力を判定回路１２３がウオッチングし、クロック制御回路１２７がスイッチＳＷ７を切り換える。
【００９６】
スイッチＳＷ７を介して、所望の周波数のスイッチングクロックが、差動増幅回路１０に内蔵されるスイッチドキャパシタＳＣ１のスイッチ３１に与えられ、抵抗がトリミングされ、これにより、差動増幅回路のオフセットが縮小される。
【００９７】
このように、本実施の形態では、スイッチを切り換えて、経路を選択したり、スイッチングクロックの周波数を選択するだけでよいため、構成が簡単であり、実現が容易である。
【００９８】
また、例えば、高速クロックを何段階かに分けて分周することにより、所望の周波数のスイッチングクロックを得ることができ、この点でも、構成が簡素化される。
【００９９】
（実施の形態３）
図１０は、本発明のオフセット調整機能付き差動増幅回路１０を搭載している、音声出力系の回路（ＰＣＭコーデックＬＳＩ）の主要な構成を示す図である。
【０１００】
図示されるように、音声ディジタル信号がＤ／Ａ変換器３１１にてアナログ信号に変換され、ローパスフィルタ３１２で高周波数成分が除去され、ボリューム回路３１３に入力される。
【０１０１】
図示されるように、本実施の形態では、Ｄ／Ａ変換器３１１の動作クロックｆ０は、ＰＣＭコーデックＬＳＩのシステムクロックに基づき、ＰＬＬ３２０を用いた周波数シンセサイザにより生成される。Ｄ／Ａ変換器３１１の動作クロックｆ０の周波数は、例えば、数ＭＨｚである。
【０１０２】
また、ボリューム回路３１３は、先に説明した本発明の差動増幅回路１０（スイッチドキャパシタＳＣ１を内蔵する反転増幅回路）と、ボリューム（ゲイン）調整のためのスイッチ回路ＧＣ（スイッチＳ２１１〜Ｓ２１４をもつ）と、を有する。スイッチ回路ＧＣの各スイッチは、外部から与えられるボリューム調整信号によって、制御される。
【０１０３】
スイッチＳ２１１〜Ｓ２１４がすべて開状態の場合には、差動増幅回路１０のゲインは、−（Ｒ２１２＋Ｒ２１３＋Ｒ２１４＋Ｒ２１５）／Ｒ２１１であり、最大のゲインとなる。
【０１０４】
また、スイッチＳ２１４のみが閉じている場合には、差動増幅回路１０のゲインは、−（Ｒ２１６／Ｒ２１１）であり、最小のゲインとなる。
【０１０５】
例えば、全てのスイッチをＯＦＦした場合のゲインは一１倍であり、スイッチＳ２１１をオンした場合のゲインは−０．８倍であり、スイッチＳ２１３をオンした場合のゲインは−０．４倍となる。
【０１０６】
ボリューム回路３１３の出力信号はボルテージフォロワ３１４によりインピーダンス変換され、ボルテージフォロワ３１４の出力信号によって、スピーカ３１５が駆動される。
【０１０７】
差動増幅回路１０に内蔵されるスイッチドキャパシタＳＣ１は、ＳＣ制御回路３２４により制御される。このＳＣ制御回路３２４は、差動増幅回路１０の出力の理想値からのずれを測定し、その測定結果に基づいて、クロックｆ１，ｆ２，ｆ３の中から最適なものを選択し、選択したクロックを差動増幅回路１０内のスイッチドキャパシタＳＣ１に供給する。
【０１０８】
クロックｆ１，ｆ２，ｆ３は、ＬＳＩのシステムクロックを、２分周器３２１〜３２３により分周することに得られる。クロックｆ１，ｆ２，ｆ３の周波数は、例えば、１ＭＨｚ〜数十ＭＨｚである。
【０１０９】
本実施の形態で注目すべき点は、ＬＳＩのシステムクロック（つまり、ＬＳＩの通常動作において使用されるクロック）に基づき、必要なすべてのクロックを簡単に生成することができる点、ならびに、音声信号を処理するためのＤ／Ａ変換器３１１の動作クロックよりも、スイッチドキャパシタＳＣ１のスイッチングクロックの周波数が充分に高いため、仮に、スイッチドキャパシタＳＣ１の駆動に伴うノイズが外部に漏れたとしても人間の耳には聞こえず、何ら問題が生じない点である。
【０１１０】
以下、ポップノイズおよびポップノイズのキャンセルについて説明する。
【０１１１】
まず、ボリューム回路内にある演算増幅回路にオフセットがないボリューム回路に無音時の信号（振幅が殆ど０、ほぼＤＣに近い信号）を入力し、この状態で時間Ｔでボリューム（ゲイン）を変化させた場合にはオフセット電圧も増幅され、ボリュームを変化させた前後でステップ波（ある時間でＤＣレベルが異なるＤＣレベルヘ急激に変化するような波形）が生じる。
【０１１２】
このようなステップ波が生じると同時に、変化した直後に現れるリンギングが生じ、このリンギングが不要な音となって発生する。
【０１１３】
ボリューム回路内にある演算増幅回路にオフセットがないボリューム回路に無音時の信号（振幅が殆ど０、ほぼＤＣに近い信号）を入力し、この状態で時間Ｔ後にボリューム（ゲイン）を変化させても、このボリュームを変化させた前後では信号は変化しなく、不要な音も発生しない。
【０１１４】
ボリューム回路のオフセット、すなわちこの不要な音（ボツ音）を、システム全体のオフセットをキャンセルような構成、例えば、特開平１１−２３４１３０号公報に記載されているようなコンパレータでモニタするブロックまでのオフセットの和のみをキャンセルするような構成では、低減（キャンセル）できない。
【０１１５】
このようなオフセットをキャンセルするには、途中にある１ブロックでオフセットキャンセルが完結するようなシステムでなけれぱならず、それが可能なのは本発明の技術である。
【０１１６】
（実施の形態４）
図１１は、本発明を適用した、無線受信機の構成を示すブロック図である。
【０１１７】
本実施の形態の特徴は、無線受信機に内蔵されるＤ／Ａ変換器３４０に、図１０に示されるボリューム回路３１３と同様の構成のボリューム回路３４２を設け、スイッチドキャパシタＳＣ３のスイッチング周波数を、ＳＣ制御回路３４４によりフィードバック制御するようにしたことである。
【０１１８】
図示されるように、無線受信機は、受信回路３２９と、復調器３３０と、ボリューム回路３４２を内蔵するＤ／Ａ変換器３４０と、出力段のパワーアンプ３５０と、スピーカ３６０と、を有する。
【０１１９】
スイッチドキャパシタＳＣ３の周波数を変化させて、等価抵抗を微調整することにより、ボリューム回路３４２のオフセットを許容範囲内に低減することで、急激にボリュームをアップさせた場合でも、不快なポップノイズが発生することがなく、出力音声の品質の低下を防止することができる。
【０１２０】
（実施の形態５）
図１２は、本発明を適用した、ＣＤＭＡ方式の無線送信機（携帯電話機）の構成を示す図である。
【０１２１】
ＣＤＭＡ送信機において、１信号、Ｑ信号の各々に対応するＤ／Ａ変換器の間でオフセット量が異なっている（つまり、２つのＤ／Ａ変換器の入力特性が異なっている）と、１、Ｑの各信号の位相がずれて送信誤差となる。よって、Ｄ／Ａ変換器の入出力オフセットをキャンセルして、Ｄ／Ａ変換器の特性を揃える必要がある。
【０１２２】
Ｄ／Ａ変換器の入出力オフセットをキャンセルするためには、まず、オフセット量を測定する必要があり、このためにコンパレータ（電圧比較器）が用いられる。このコンパレータによる比較結果に基づいて、オフセットを補償するための制御信号を得て、Ｄ／Ａ変換器のオフセットをキャンセルする。
【０１２３】
図１２のＣＤＭＡ送信機において、送信データは、デジタル変調器５２１によりＱＰＳＫ変調され、Ｉ，Ｑ各々の信号は、Ｄ／Ａ変換器５２２ａ，５２２ｂによりアナログ信号に変換され、可変利得アンプ５３０ａ，５３０ｂ（スイッチドキャパシタＳＣを内蔵する）により増幅され、直交変調器５２３により直交変調された後、送信回路５２４を経てアンテナ５２５から送信される。
【０１２４】
可変利得アンプ５３０ａ，５３０ｂに許容範囲外のオフセットがある場合に、利得が急激に増大すると、そのオフセット分が増幅されて、不要なノイズが送信される恐れがある。
【０１２５】
そこで、本発明では、可変利得アンプ５３０ａ，５３０ｂのそれぞれに、ＳＣ制御回路５４０ａ，５４０ｂを設け、可変利得アンプ５３０ａ，５３０ｂに内蔵されるスイッチドキャパシタＳＣを制御して、オフセットを許容範囲内に低減する。
【０１２６】
本発明のスイッチドキャパシタを用いたオフセット調整方法は、オフセットが問題となる回路に直接的に適用できるため、実施が容易であり、また、種々の機器において、広く利用することが可能である。
【０１２７】
（実施の形態６）
図１３に示される回路では、Ｄ／Ａ変換器のオフセットを、入力デジタル値を補正することによりキャンセルする回路に含まれる比較器やアンプに対して、スイッチドキャパシタを用いたオフセット微調整を行う。
【０１２８】
Ｄ／Ａ変換器５１７のオフセットを調整するための負帰還ループは、ローパスフィルタ（ＬＰＦ）５１８と、スイッチＳＷ１０，ＳＷ１１と、可変利得アンプ５１９と、スイッチＳＷ１３，ＳＷ１４と、コンパレータ５１１と、判定回路５１２と、ラッチ５１３と、加算器５１６とにより構成される。
【０１２９】
つまり、回路の中心電圧に相当するデジタルデータ（例えば、ＶＤＤ／２）を加算器５１６に入力し、上述の負帰還ループを利用して、Ｄ／Ａ変換器５１７のオフセットをキャンセルするための補正デジタル値を判定回路５１２が算出し、ラッチ１（参照符号５１３）を介して、その補正値を加算器５１６に加え、入力デジタル値自体を補正するものである。
【０１３０】
このような帰還制御を正確に行うためには、可変利得アンプ（ボリューム機能付アンプ）５１９や比較器５１１のオフセットが許容範囲以下に収まっている必要がある。
【０１３１】
また、この帰還系が動作してＤ／Ａ変換器５１７のオフセットがキャンセルされている場合でも、可変利得アンプアンプ５１９の出力に基づいて補正デジタル値を算出し、加算器５１６にフィードバックするという制御であるため、アンプ５１９におけるオフセットについては何ら補償されていない。よって、可変利得アンプ５１９のゲインを急激に増大させた場合には、不快なポップノイズが出力される恐れがある。
【０１３２】
したがって、図１３の回路では、上述の負帰還制御を行う前に、可変利得アンプ５１９（スイッチドキャパシタＳＣを内蔵する）、ならびにコンパレータ５１１のオフセット調整を行う。
【０１３３】
この場合には、まず、スイッチＳＷ５１１をｂ端子側に切り換え、スイッチＳＷ１２をａ端子側に切り換える。また、スイッチＳＷ１２，ＳＷ１３をａ端子側に切り換え、コンパレータ５１１の２つの入力端子に基準電圧ＶＲＥｆ２を与える。
【０１３４】
そして、コンパレータ５１１内のスイッチドキャパシタを制御してオフセットを低減する。
【０１３５】
次に、スイッチＳＷ１２をｂ端子側に切り換え、また、スイッチＳＷ１０，ＳＷ１１はａ側に切り換え、コンパレータ５１１の２つの入力端子に基準電圧Ｖｒｅｆ３を与える。また、スイッチＳＷ１３，ＳＷ１４はｂ端子側に切り換える。
【０１３６】
そして、可変ゲインアンプ５１９に内蔵されるスイッチドキャパシタＳＣの微調整により、可変ゲインアンプ５１９のオフセットを低減する。
【０１３７】
この後、スイッチＳＷ１０，ＳＷ１１をｂ端子側に戻し、また、スイッチＳＷ５１１をａ端子側に切り換え、上述のような加算器５１６に補正値を加えるような負帰還制御を行う。
【０１３８】
以上説明した、ポップノイズ防止のためのオフセットキャンセル処理の主要な手順をまとめると、図１４のようになる。
【０１３９】
ポップノイズの発生原因となるオフセットが生じる危険性がある回路に、スイッチドキャパシタ（ＳＣ）を利用したトリミング抵抗を接続する（ステップ６００）。
【０１４０】
次に，オフセット量を測定する（ステップ６０２）。そして、スイッチドキャパシタ（ＳＣ）のスイッチング周波数を、音声出力系（音声コーデック）の各部の動作クロックよりも十分に高い周波数帯域（音声信号処理用の周波数帯域よりも高い周波数帯域）において、トリミング抵抗の抵抗値を微調整（トリミング）し、オフセットを縮小させる（ステップ６０４）。
【０１４１】
本発明を用いると、オフセット調整機能を有する、簡易な構成のボリューム回路やコンパレータを実現できる。また、そのコンパレータを用いて、Ｄ／Ａ変換器のオフセットをキャンセルするための処理を行うことにより、誤差の少ない調整が可能になる。また、オフセット調整に要する時間も短縮でき、さらにＬＳＩの設計のしやすさ（設計の自由度）も向上する。
【０１４２】
【発明の効果】
以上説明したように本発明によれば、ボリューム回路でオフセットを発生させる差動回路（差動増幅回路や演算増幅回路）単独のオフセットを他のアナログブロックにおけるオフセットの影響を受けずに、確実に、長時間キャンセルすることができる。
【０１４３】
本発明を、ボリューム回路（可変利得アンプの利得調整によるものを含む）や、このボリューム回路を内蔵するＤ／Ａ変換器などに適用することで、回路のオフセットを縮小して、例えば、不快なポップ音がスピーカーから出力されることを、長時間にわたり確実に低減することができる。
【０１４４】
また、オフセット調整に要する時間も短縮でき、さらにＬＳＩの設計のしやすさ（設計の自由度）も向上する。
【図面の簡単な説明】
【図１】抵抗トリミング用のスイッチドキャパシタ（ＳＣ）を内蔵する差動増幅回路の一例を示す回路図
【図２】抵抗トリミング用のスイッチドキャパシタ（ＳＣ）を内蔵する差動増幅回路の他の例を示す回路図
【図３】スイッチドキャパシタを用いてオフセットを低減する機能をもつ差動増幅回路の構成を示す回路図
【図４】図３に記載される、ＳＣ制御回路の構成の一例を示す回路図
【図５】スイッチドキャパシタの周波数を変化させることによる、オフセット電圧の変化の一例（コンピュータシミュレーションによる例）を示す図
【図６】本発明のオフセット調整方法の主要な手順を説明するためのフロー図
【図７】本発明を適用した差動増幅回路の一例の構成を示す回路図
【図８】図７の差動増幅回路における、コンパレータのオフセットを低減する動作を説明するための回路図
【図９】図８の差動増幅回路のオフセットを低減する動作を説明するための回路図
【図１０】音声出力系回路（ＰＣＭコーデックＬＳＩを含む回路）の構成を示すブロック図
【図１１】本発明を適用したボリューム回路を内蔵する無線受信機の構成の一例を示すブロック図
【図１２】本発明を応用した、ＣＤＭＡ方式の無線送信機の構成を示すブロック図
【図１３】本発明を応用した、Ｄ／Ａ変換器のオフセットをキャンセルするための回路の構成を示す回路図
【図１４】ポップノイズ防止のためのオフセットキャンセル処理の主要な手順を示すフロー図
【図１５】０（ａ）従来技術の問題点を説明するための、ボリューム調整信号によりゲイン調整が可能なボリューム回路（可変利得アンプ）の低ゲイン状態の構成を示す回路図
（ｂ）従来技術の問題点を説明するための、ボリューム調整信号によりゲイン調整が可能なボリューム回路（可変利得アンプ）の高ゲイン状態の構成を示す回路図
（ｃ）ボリューム回路のオフセットが許容範囲内にある場合の出力信号（ボリューム回路のゲインを急激に増大しても変化なし）を示す図
（ｄ）ボリューム回路のオフセットが許容範囲外にあるために、ボリュームの急激な増大によってリンギング（ポップノイズ）が発生する様子を示す図
【符号の説明】
１０　トリミング用のスイッチドキャパシタを内蔵する差動増幅回路
２０　ＳＣ制御回路
ＳＣ４１１，ＳＣ４２１　スイッチドキャパシタ
Ｓ４１１，Ｓ４２１　スイッチ
Ｃ４１１，Ｃ４２１　容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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