(57)【要約】【課題】  高電圧下で操作可能な回路装置の提供。【解決手段】  本発明は一種の回路装置を提供し、それは高電源電圧に接続され、並びにトランジスタ及びインタフェースユニットを具えている。トランジスタは前述の高電源電圧より低い低作業電圧を有する。インタフェースユニットは該トランジスタに直列に接続され、前述のトランジスタに正常な運転を行なわせる。【選択図】        図１
2004215230.tif 000002
【特許請求の範囲】
【請求項１】
回路装置において、該回路装置はある操作電圧下で操作され、第１トランジスタとインタフェースユニットを具え、
該第１トランジスタは第１作業電圧下で作業し、そのブレークダウン電圧が第１ブレークダウン電圧とされ、
該インタフェースユニットは第１トランジスタに接続されて該第１作業電圧を第１ブレークダウン電圧より低くし、
該操作電圧は該第１ブレークダウン電圧より高いことを特徴とする、回路装置。
【請求項２】
請求項１記載の回路装置において、該回路装置が更に第２トランジスタを具え、該第２トランジスタは第２作業電圧下で操作され、第２トランジスタのブレークダウン電圧が第２ブレークダウン電圧とされ、該第２トランジスタがインタフェースユニットに接続され、該インタフェースユニットが該第２作業電圧を該第２ブレークダウン電圧より低くすることを特徴とする、回路装置。
【請求項３】
請求項１記載の回路装置において、インタフェースユニットが、
抵抗と、
該抵抗に並列に接続されたコンデンサとを具えたことを特徴とする、回路装置。
【請求項４】
請求項１記載の回路装置において、インタフェースユニットが第３トランジスタとされたことを特徴とする、回路装置。
【請求項５】
請求項４記載の回路装置において、第３トランジスタがゲートを具え、該ゲートが第１制御信号を受け取って、該回路装置を節電モードとなすのに供されることを特徴とする、回路装置。
【請求項６】
請求項４記載の回路装置において、第３トランジスタがトリオード領域或いは飽和領域下で操作されることを特徴とする、回路装置。
【請求項７】
回路装置において、該回路装置はある操作電圧下で操作され、第１トランジスタと第２トランジスタ、及び、インタフェースユニットを具え、
該第１トランジスタは第１ブレークダウン電圧を具え、該第１トランジスタは第１作業電圧下で操作され、
該第２トランジスタは第２ブレークダウン電圧を具え、該第２トランジスタは第２作業電圧下で操作され、
該インタフェースユニットは第１トランジスタと第２トランジスタに直列に接続され、  該操作電圧が該第１作業電圧より高く、該インタフェースユニットにより該第１トランジスタ及び該第２トランジスタがそれぞれ第１作業電圧及び第２作業電圧下で操作されることを特徴とする、回路装置。
【請求項８】
請求項７記載の回路装置において、インタフェースユニットが、
抵抗と、
該抵抗に並列に接続されたコンデンサとを具えたことを特徴とする、回路装置。
【請求項９】
請求項７記載の回路装置において、インタフェースユニットが第３トランジスタとされたことを特徴とする、回路装置。
【請求項１０】
請求項９記載の回路装置において、第３トランジスタがトリオード領域或いは飽和領域下で操作されることを特徴とする、回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一種の回路装置に係り、特に低電圧手段を高電圧下で操作可能とした回路装置に関する。
【背景技術】
【０００２】
半導体工程の進歩に伴いチップ上のトランジスタ密度がますます高くなり、使用する操作電圧もますます低くなっている。もし耐圧１．２Ｖの０．２μｍＣＭＯＳ工程のチップを３．３ボルトの電圧下で操作すると、数秒でチップが焼損する。これは３．３ボルトが０．１３μｍ工程のチップのブレークダウン電圧を超過するためである。しかし、基板上には通常複数のチップがあり、これらのチップ相互間でデータをやりとりする場合は、ある共同の規定の出力振幅サイズを達成しなければならない。デジタル信号に関しては、よく見られる出力振幅サイズは３．３ボルトである。信号の出力振幅サイズに３．３ボルトを達成させるため、メーカーは同一工程中で耐圧３．３ボルト素子を提供して入出力の回路の使用に供している。耐圧３．３ボルト素子のゲート絶縁層の厚さは０．３５μｍのＣＭＯＳ工程で製造する素子のゲート絶縁層の厚さとあまり変わらない。
【０００３】
アナログ通信方面では、アナログ通信規定のほとんどは長距離の信号伝送と受信に用いられている。例えば２台のコンピュータの間の情報交換はアナログ通信規定を使用している。アナログ通信規定は長距離の信号伝送と受信に用いられ、ゆえに電線の影響を受けることによる信号が減衰を考慮しなければならない。ゆえにこのような通信規格には比較的大きな出力振幅、例えば２ボルトが要求される。もし現在先進の工程（例えば０．１３μｍ工程）を用いてこのような通信用のアナログ回路を設計するならば、耐圧３．３ボルト素子を用いて設計することが必要である。且つこのような素子は３．３ボルトの電圧下で操作される。耐圧３．３ボルト素子のゲート絶縁層の厚さは０．３５μｍのＣＭＯＳ工程で製造された素子のゲート絶縁層の厚さとあまり変わらない。ゆえに耐圧１．２ボルト素子と比較すると操作速度が遅くなる。
【０００４】
このため、チップ中には、二種類の異なる電圧に耐えられる素子を存在させることが必要で、そのうちの一種類は耐低電圧で、操作速度が速く、もう一種類は耐高電圧で、操作速度が遅い。耐高電圧で操作速度が速い回路装置を設計することは困難であった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、低電圧素子を高電圧下で操作可能とする回路装置を提供することにある。
【０００６】
本発明のもう一つの目的は、高電圧下で高速操作可能な回路装置を提供することにある。
【０００７】
上述の目的を達成するため、本発明は一種の回路装置を提供する、それは高電源電圧に接続され、並びにトランジスタとインタフェースユニットを具えている。トランジスタは前述の高電源電圧より低い低作業電圧を有する。インタフェースユニットは該トランジスタに直列に接続され、前述のトランジスタに正常な運転を行なわせる。
【０００８】
上述の回路装置のインタフェースユニットは抵抗、及び該抵抗と直列に接続されたコンデンサを具えている。
【０００９】
上述の回路装置のインタフェースユニットは、耐高電圧のＮＭＯＳトランジスタを具え、それは前述の低作業電圧より大きい高作業電圧を具え、並びに第１制御信号を受け取るゲートを具え、該第１制御信号は前述の回路装置の節電モード時にあって低電位信号とされる。
【００１０】
上述の回路装置のインタフェースユニットは耐高電圧のＰＭＯＳトランジスタを具え、それは前述の低作業電圧より大きい高作業電圧を具え、並びに第２制御信号を受け取るゲートを具え、該第２制御信号は前述の回路装置の節電モード時にあって高電位信号とされる。
【００１１】
上述の回路装置のインタフェースユニットは、耐高電圧のＮＭＯＳトランジスタと、耐高電圧のＰＭＯＳトランジスタとを具え、該ＮＭＯＳトランジスタは前述の低作業電圧より大きい高作業電圧を具え、並びに第１制御信号を受け取るゲートを具え、該第１制御信号は前述の回路装置の節電モード時にあって低電位信号とされ、該ＰＭＯＳトランジスタは前述の耐高電圧のＮＭＯＳトランジスタと並列に接続され、並びに前述の低作業電圧より大きい高作業電圧を具え、並びに第２制御信号を受け取るゲートを具え、該第２制御信号は前述の回路装置の節電モード時にあって高電位信号とされる。
【００１２】
以上の構造により、低電圧素子が高電源電圧下で快速運転し、現在の回路設計の要求に符合する。
【課題を解決するための手段】
【００１３】
請求項１の発明は、回路装置において、該回路装置はある操作電圧下で操作され、第１トランジスタとインタフェースユニットを具え、
該第１トランジスタは第１作業電圧下で作業し、そのブレークダウン電圧が第１ブレークダウン電圧とされ、
該インタフェースユニットは第１トランジスタに接続されて該第１作業電圧を第１ブレークダウン電圧より低くし、
該操作電圧は該第１ブレークダウン電圧より高いことを特徴とする、回路装置としている。
請求項２の発明は、請求項１記載の回路装置において、該回路装置が更に第２トランジスタを具え、該第２トランジスタは第２作業電圧下で操作され、第２トランジスタのブレークダウン電圧が第２ブレークダウン電圧とされ、該第２トランジスタがインタフェースユニットに接続され、該インタフェースユニットが該第２作業電圧を該第２ブレークダウン電圧より低くすることを特徴とする、回路装置としている。
請求項３の発明は、請求項１記載の回路装置において、インタフェースユニットが、
抵抗と、
該抵抗に並列に接続されたコンデンサとを具えたことを特徴とする、回路装置としている。
請求項４の発明は、請求項１記載の回路装置において、インタフェースユニットが第３トランジスタとされたことを特徴とする、回路装置としている。
請求項５の発明は、請求項４記載の回路装置において、第３トランジスタがゲートを具え、該ゲートが第１制御信号を受け取って、該回路装置を節電モードとなすのに供されることを特徴とする、回路装置としている。
請求項６の発明は、請求項４記載の回路装置において、第３トランジスタがトリオード領域或いは飽和領域下で操作されることを特徴とする、回路装置としている。
請求項７の発明は、回路装置において、該回路装置はある操作電圧下で操作され、第１トランジスタと第２トランジスタ、及び、インタフェースユニットを具え、
該第１トランジスタは第１ブレークダウン電圧を具え、該第１トランジスタは第１作業電圧下で操作され、
該第２トランジスタは第２ブレークダウン電圧を具え、該第２トランジスタは第２作業電圧下で操作され、
該インタフェースユニットは第１トランジスタと第２トランジスタに直列に接続され、  該操作電圧が該第１作業電圧より高く、該インタフェースユニットにより該第１トランジスタ及び該第２トランジスタがそれぞれ第１作業電圧及び第２作業電圧下で操作されることを特徴とする、回路装置としている。
請求項８の発明は、請求項７記載の回路装置において、インタフェースユニットが、
抵抗と、
該抵抗に並列に接続されたコンデンサとを具えたことを特徴とする、回路装置としている。
請求項９の発明は、請求項７記載の回路装置において、インタフェースユニットが第３トランジスタとされたことを特徴とする、回路装置としている。
請求項１０の発明は、請求項７記載の回路装置において、第３トランジスタがトリオード領域或いは飽和領域下で操作されることを特徴とする、回路装置としている。
【発明の効果】
【００１４】
本発明は、低電圧素子を高電圧下で操作可能とする回路装置を提供している。
【００１５】
本発明はまた、高電圧下で高速操作可能な回路装置を提供している。
【発明を実施するための最良の形態】
【００１６】
図１は本発明の回路装置の表示図である。図１に示されるように、この回路装置はＰＭＯＳトランジスタ１０及びインタフェースユニット３０を具えるか、或いはＮＭＯＳトランジスタ２０及びインタフェースユニット３０を具えるか、或いはＰＭＯＳトランジスタ１０、ＮＭＯＳトランジスタ２０、及びインタフェースユニット３０を具えたものとされる。ここでは、ＰＭＯＳトランジスタ１０、ＮＭＯＳトランジスタ２０及びインタフェースユニット３０を具えた回路装置について説明を行なう。ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ２０は高電源電圧（操作電圧）ＶＤＤより低い低作業電圧を具え、且つ両者は特定の目的を完成するための機能を具えている。例えば、ＰＭＯＳトランジスタ１０は第１ブレークダウン電圧を具え、且つ第１作業電圧下で操作可能で、ＮＭＯＳトランジスタ２０は第２ブレークダウン電圧を具え、且つ第２作業電圧下で操作できる。ＰＭＯＳトランジスタ１０或いはＮＭＯＳトランジスタ２０が直接高電源電圧下で操作されると、アバランシェブレークダウン（ａｖａｌａｎｃｈｅ  ｂｒｅａｋｄｏｗｎ）を発生しうる。インタフェースユニット３０はＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ２０の間に介在する。具体的には、ＰＭＯＳトランジスタ１０のソースＳが高電源電圧ＶＤＤに接続され、ドレインＤがインタフェースユニット３０の一端に接続されている。ＮＭＯＳトランジスタ２０のソースＳは接地電圧ＶＧＮＤに接続され、ドレインＤはインタフェースユニット３０の別端に接続されている。これにより、ＰＭＯＳトランジスタ１０、インタフェースユニット３０、ＮＭＯＳトランジスタ２０は直列に接続される。ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ２０中、もし前述の高電源電圧ＶＤＤが個別に印加されると、前述の高電源電圧ＶＤＤがＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ２０のブレークダウン電圧を超過するため、ＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ２０が急速に焼損するか、或いはＰＭＯＳトランジスタ１０のドレインＤが直接ＮＭＯＳトランジスタ２０のドレインＤに接続される状況では、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ２０もまた焼損しうる。適当に設計されたインタフェースユニット３０により、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ２０に印加される電圧が、上述のトランジスタを正常に運転させる。以下にインタフェースユニット３０の構造について説明を行なう。
【実施例１】
【００１７】
図２は本発明の第１実施例表示図である。図２に示されるように、本実施例の回路装置は、ＰＭＯＳトランジスタ１０、ＮＭＯＳトランジスタ２０、及びインタフェースユニット３０を具えている。該インタフェースユニット３０は並列に接続された抵抗３２とコンデンサ３４を具えている。抵抗３２は電圧差（ＶＤＤ−ＶＧＮＤ）の一部分を分担し、低電圧素子に属するＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ２０にかかる電圧差を低電圧素子の耐えられる範囲内とする（即ちＰＭＯＳトランジスタ１０及びＮＭＯＳトランジスタ２０にかかる電圧差はいずれもＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ２０のブレークダウン電圧より低い）。これにより、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ２０が焼損しない。正常作業の回路装置にあって、回路装置の電流値の多くは設計時にすでに確定されている。もし回路装置の電流値がＩで、分担を希望する電圧差がＶであるなら、この抵抗値はＲ＝Ｖ／Ｉと設定される。
しかし、抵抗と回路装置中の寄生コンデンサが極点（Ｐｏｌｅ）を形成して信号の遅延を形成して、回路装置の操作速度を遅くする恐れがある。ゆえに、本発明では低電圧素子に並列に接続されたコンデンサ３４を加えることで、零点（Ｚｅｒｏ）を形成して上述の極点と相互に打ち消させ、即ち回路装置の操作速度が外部抵抗の影響を受けないようにしている。
【実施例２】
【００１８】
図３は本発明の第２実施例表示図である。図３に示されるように、本実施例のインタフェースユニット３０は耐高電圧ＮＭＯＳトランジスタ３６を具え、それは前述の低作業電圧より大きい高作業電圧を具え、並びに通常は第１ブレークダウン電圧より高い第３ブレークダウン電圧を具え（但し設計上の考慮から、第１ブレークダウン電圧以下の値の第３ブレークダウン電圧を具えたものともされうる）、且つそのゲートＧは節電モードの第１制御信号ＶPS1 に接続され、この第１制御信号ＶPS1 は回路装置の節電モード下で低電位信号とされる。
この耐高電圧ＮＭＯＳトランジスタ３６はトリオード領域（Ｔｒｉｏｄｅ  Ｒｅｇｉｏｎ）及び飽和領域（Ｓａｔｕｒａｔｉｏｎ  Ｒｅｇｉｏｎ）下で運転可能である。
トリオード領域の運転状況下にあって、耐高電圧ＮＭＯＳトランジスタ３６は一つの抵抗と見なされ、その抵抗値Ｒは以下の方程式（１）で表示される。
【数１】
2004215230.tif 000003
そのうち、μ0 はＭＯＳトランジスタの正孔移動率（Ｍｏｂｉｌｉｔｙ）、ＣOXはゲート酸化膜キャパシタンス（Ｇａｔｅ  Ｏｘｉｄｅ  Ｃａｐａｃｉｔａｎｃｅ）、ＶT はスレショルド電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）である。
正常な運転の状況下では、この抵抗は電圧差を発生可能で、電圧差（ＶＤＤ−ＶＧＮＤ）の一部分を分担し、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ２０に跨がる電圧をそれらが耐え得る電圧に符合させる。抵抗値の設計方式は第１実施例に述べた原理と同じである。
飽和領域の運転状況下にあって、耐高電圧ＮＭＯＳトランジスタ３６のソースＳに接続された抵電圧ＮＭＯＳトランジスタ２０は小信号分析時に、電流源と見なされ、その電流の大きさはゲート電圧により制御される。この状況下で、耐高電圧ＮＭＯＳトランジスタ３６とＮＭＯＳトランジスタ２０はカスコード（Ｃａｓｃｏｄｅ）電流源を形成する。カスコード電流源の出力抵抗は単一ＮＭＯＳトランジスタに較べて高い。もし原ＮＭＯＳトランジスタ２０の出力抵抗がｒｏ１とされ、飽和領域運転の耐高電圧ＮＭＯＳトランジスタ３６に加えられた後、形成されるカスコード電流源の出力抵抗はｒｏ１* （ｇｍ２* ｒｏ２）となる。そのうち、ｇｍ２は耐高電圧ＮＭＯＳトランジスタ３６の小信号伝導係数で、ｒｏ２は耐高電圧ＮＭＯＳトランジスタ３６の出力抵抗である。
節電モード下で、耐高電圧ＮＭＯＳトランジスタ３６は回路切断のスイッチとされる。回路切断後、耐高電圧ＮＭＯＳトランジスタ３６のソースＳに接続された低電圧ＮＭＯＳトランジスタ２０の全ての端点はいずれも接地電位ＶＧＮＤとなり、耐高電圧ＮＭＯＳトランジスタ３６のドレインＤに接続された低電圧ＰＭＯＳトランジスタ１０の全ての端点はいずれも高電源電圧ＶＤＤとなる。これにより、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ２０は節電モード下で高電圧の問題に遭遇することがない。注意すべきことは、ＣＭＯＳトランジスタを耐高電圧ＮＭＯＳトランジスタ３６の代わりに使用できることである。
【実施例３】
【００１９】
図４は本発明の第３実施例表示図である。図４に示されるように、本実施例のインタフェースユニット３０は耐高電圧ＰＭＯＳトランジスタ３８を具え、そのゲートは節電モードの第２制御信号ＶPS2 に接続され、この第２制御信号ＶPS2 は回路装置の節電モード下にあって高電位信号とされる。
この耐高電圧ＰＭＯＳトランジスタ３８はトリオード領域及び飽和領域下で運転可能である。
トリオード領域の運転状況下にあって、耐高電圧ＰＭＯＳトランジスタ３８は一つの抵抗と見なされ、その抵抗値Ｒは耐高電圧ＮＭＯＳトランジスタ３６と同じ方程式（１）で表示される。
正常な運転の状況下で、その原理は第２実施例と同じである。抵抗値の作用は、第１実施例で述べた原理と同じである。
飽和領域の運転状況下にあって、耐高電圧ＰＭＯＳトランジスタ３８のソースＳに接続された抵電圧ＰＭＯＳトランジスタ１０は小信号分析時に、電流源と見なされ、その電流の大きさはゲート電圧により制御される。この状況下で、耐高電圧ＰＭＯＳトランジスタ３８とＰＭＯＳトランジスタ１０はカスコード（Ｃａｓｃｏｄｅ）電流源を形成する。カスコード電流源の出力抵抗は単一ＰＭＯＳトランジスタに較べて高い。もし原ＰＭＯＳトランジスタ１０の出力抵抗がｒｏ１とされ、飽和領域運転の耐高電圧ＰＭＯＳトランジスタ３８に加えられた後、形成されるカスコード電流源の出力抵抗はｒｏ１* （ｇｍ２* ｒｏ２）となる。そのうち、ｇｍ２は耐高電圧ＰＭＯＳトランジスタ３８の小信号伝導係数で、ｒｏ２は耐高電圧ＰＭＯＳトランジスタ３８の出力抵抗である。
節電モード下で、耐高電圧ＰＭＯＳトランジスタ３８は回路切断のスイッチとされる。回路切断後、耐高電圧ＰＭＯＳトランジスタ３８のドレインＤに接続された低電圧ＮＭＯＳトランジスタ２０の全ての端点はいずれも接地電位ＶＧＮＤとなり、耐高電圧ＰＭＯＳトランジスタ３８のソースＳに接続されたＰＭＯＳトランジスタ１０の全ての端点はいずれも高電源電圧ＶＤＤとなる。これにより、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ２０は節電モード下で高電圧の問題に遭遇することがない。注意すべきことは、ＣＭＯＳトランジスタを耐高電圧ＰＭＯＳトランジスタ３８の代わりに使用できることである。
【実施例４】
【００２０】
図５は本発明の第４実施例表示図である。図５に示されるように、本実施例のインタフェースユニット３０は、耐高電圧ＮＭＯＳトランジスタ３６、該耐高電圧ＮＭＯＳトランジスタ３６に並列に接続された耐高電圧ＰＭＯＳトランジスタ３８を具えている。該耐高電圧ＮＭＯＳトランジスタ３６はそのゲートＧが節電モードの第１制御信号ＶPS1 に接続され、この第１制御信号ＶPS1 は回路装置の節電モード下で低電位信号とされ、該耐高電圧ＰＭＯＳトランジスタ３８はそのゲートＧが節電モードの第２制御信号ＶPS2 に接続され、この第２制御信号ＶPS2 は回路装置の節電モード下で高電位信号とされる。
この耐高電圧ＮＭＯＳトランジスタ３６と耐高電圧ＰＭＯＳトランジスタ３８はトリオード領域及び飽和領域下で運転可能である。
トリオード領域の運転状況下にあって、耐高電圧ＮＭＯＳトランジスタ３６及び耐高電圧ＰＭＯＳトランジスタ３８は一つの抵抗と見なされ、その抵抗値Ｒは以下の方程式（２）で表示される。
【数２】
2004215230.tif 000004
そのうち、μ0NはＮＭＯＳトランジスタの正孔移動率、ＣOXN はそのゲート酸化膜キャパシタンス、ＶTNはスレショルド電圧、μ0PはＰＭＯＳトランジスタの正孔移動率、ＣOXP はそのゲート酸化膜キャパシタンス、ＶTPはスレショルド電圧とされる。
正常運転の状況下にあっては、この抵抗の運転原理は第１実施例で述べた原理と同じであるため、重複した説明は行なわない。
節電モード下にあっては、耐高電圧ＮＭＯＳトランジスタ３６及び耐高電圧ＰＭＯＳトランジスタ３８は一つの回路切断のスイッチとされる。回路切断後、低電圧ＮＭＯＳトランジスタ２０の術点の端点はいずれも接地電位ＶＧＮＤとなり、低電圧ＰＭＯＳトランジスタ１０の全ての端点は、いずれも高電源電圧ＶＤＤとなる。これにより、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ２０は節電モード下で高電圧の問題に遭遇することがない。
【実施例５】
【００２１】
例えば、本発明のインタフェースユニットは差動増幅器に応用されて、差動増幅器を高速運転させることができ、また低電圧素子の耐圧問題を受けることがない。図６は本発明の第５実施例の表示図である。図６に示されるように、本発明のインタフェースユニットを応用した差動増幅器は図示される方式で配置された５個のＭＯＳトランジスタ４１−４５及び二つのインタフェースユニット３０を具えている。Ｖｉｐ及びＶｉｎは入力電圧、Ｖｏｐ及びＶｏｎは出力電圧である。ＶｂｎとＶｂｐは電流の制御電圧であり、この回路が設計された電流下で操作可能とされている。インタフェースユニット３０の作用により低電圧素子が高電圧を受けることが防止される。これにより、上述の差動増幅器中、低電圧のＭＯＳトランジスタを使用して、快速運転の目的を達成することができる。
【実施例６】
【００２２】
図７は本発明の第６実施例の表示図であり。本発明のインタフェースユニットを応用した差動増幅器の別の実施例を示す。図７に示されるように、この差動増幅器は、図示される方式で配置された５個のＭＯＳトランジスタ５１−５５及び二つのインタフェースユニット３０を具えている。Ｖｉｐ及びＶｉｎは入力電圧、Ｖｏｐ及びＶｏｎは出力電圧である。ＶｂｎとＶｂｐは電流の制御電圧であり、この回路が設計された電流下で操作可能とされている。インタフェースユニット３０の作用により低電圧素子が高電圧を受けることが防止される。これにより、上述の差動増幅器中、低電圧のＭＯＳトランジスタを使用して、快速運転の目的を達成することができる。
【００２３】
以上の実施例はＰＭＯＳトランジスタとＮＭＯＳトランジスタを以て説明しているが、上述の特性に符合するトランジスタであればいずれも本発明の適用される範囲に属する。
【００２４】
以上の実施例は本発明を説明するためのもので、本発明の実施範囲を限定するものではなく、本発明に基づきなしうる細部の修飾或いは改変は、いずれも本発明の請求範囲に属するものとする。
【図面の簡単な説明】
【００２５】
【図１】本発明の回路装置の表示図である。
【図２】本発明の第１実施例の表示図である。
【図３】本発明の第２実施例の表示図である。
【図４】本発明の第３実施例の表示図である。
【図５】本発明の第４実施例の表示図である。
【図６】本発明の第５実施例の表示図である。
【図７】本発明の第６実施例の表示図である。
【符号の説明】
【００２６】
１０  ＰＭＯＳトランジスタ
２０  ＮＭＯＳトランジスタ
３０  インタフェースユニット
３２  抵抗
３４  コンデンサ
３６  耐高電圧ＮＭＯＳトランジスタ
３８  耐高電圧ＰＭＯＳトランジスタ
【図１】
2004215230.tif 000005
【図２】
2004215230.tif 000006
【図３】
2004215230.tif 000007
【図４】
2004215230.tif 000008
【図５】
2004215230.tif 000009
【図６】
2004215230.tif 000010
【図７】
2004215230.tif 000011