(57)【要約】【課題】マイクロ波ＦＥＴでは、内在するショットキ接合容量またはＰＮ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。【解決手段】ＦＥＴの２端子間に第１Ｎ＋型領域、絶縁領域、第２Ｎ＋型領域からなる保護素子を並列に接続する。近接した第１、第２Ｎ＋領域間で放電できるので、寄生容量を増やすことなくＦＥＴの動作領域に至る静電エネルギーを減衰させることができる。【選択図】　　図１
2004103786.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けた動作領域表面に接続するゲート電極、ソース電極およびドレイン電極と、各電極に接続するゲート端子、ソース端子、ドレイン端子とを有する被保護素子となるＦＥＴと、
前記被保護素子のいずれか２つの端子間に並列に接続され、第１の高濃度不純物領域と第２の高濃度不純物領域の２端子間に絶縁領域を配置した保護素子とを有し、
前記被保護素子の２つの端子間に印加される静電エネルギーを前記第１および第２の高濃度不純物領域間で放電させ、前記被保護素子の２つの端子に対応する前記２つの電極に到達する静電エネルギーを前記２つの電極間の静電破壊電圧を超えない程度に減衰させることを特徴とする半導体装置。
【請求項２】
前記被保護素子の、静電破壊電圧を前記保護素子の接続前と比較して２０Ｖ以上向上させることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記保護素子は、前記被保護素子の端子の少なくとも１つと近接して配置することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記保護素子は、前記被保護素子の１つの端子から該被保護素子の動作領域へ向かう経路途中に接続することを特徴とする請求項１に記載の半導体装置。
【請求項５】
１つの前記保護素子は、前記被保護素子の端子と接続するボンディングパッドの少なくとも一辺に沿って配置されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記保護素子は複数設けられ、前記被保護素子の端子と接続する１つのボンディングパッドの少なくとも一辺に沿ってそれぞれ配置されることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記保護素子は、前記ボンディングパッドの辺に沿って１０μｍ以上の長さで配置されることを特徴とする請求項５または請求項６に記載の半導体装置。
【請求項８】
前記第１の高濃度不純物領域は、被保護素子の１つの端子と接続するボンディングパッドまたはボンディングパッドに接続する配線と接続することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１の高濃度不純物領域は、前記被保護素子の１つの端子と接続するボンディングパッドと前記１つの電極とを接続する接続手段の一部であることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第２の高濃度不純物領域は、前記被保護素子の他の端子と接続するボンディングパッド又は該ボンディングパッドに接続する配線と接続することを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記第２の高濃度不純物領域は、前記被保護素子の他の端子と接続するボンディングパッド又は該ボンディングパッドに接続する配線の、周辺に設けられた第３の高濃度不純物領域の一部であることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記保護素子は、前記被保護素子の他の端子と接続するボンディングパッドにそれぞれ近接して複数設けられ、前記複数の保護素子の第１の高濃度不純物領域は、被保護素子の端子と動作領域とを接続する接続手段の一部であることを特徴とする請求項１に記載の半導体装置。
【請求項１３】
基板上の動作領域表面に接続するソース電極、ゲート電極およびドレイン電極を設けた第１および第２のＦＥＴを形成し、両ＦＥＴに共通のソース電極あるいはドレイン電極に接続する端子を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極に接続する端子をそれぞれ第１および第２の出力端子とし、両ＦＥＴのゲート電極のいずれかに接続する端子をそれぞれ第１および第２の制御端子とし、前記両制御端子に制御信号を印加して、前記両制御端子と前記ゲート電極とを接続する接続手段である抵抗を介していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２の出力端子のいずれか一方と信号経路を形成するスイッチ回路装置を被保護素子とし、
前記被保護素子の少なくとも１つの前記制御端子と前記入力端子間に並列に接続され、第１の高濃度不純物領域と第２の高濃度不純物領域の間に絶縁領域を配置した保護素子とを有し、
前記少なくとも１つの制御端子と前記共通入力端子間に、外部より印加される静電エネルギーを前記第１および第２の高濃度不純物領域間で放電させ、前記少なくとも１つの制御端子および共通入力端子にそれぞれ対応する電極間に到達する静電エネルギーを前記電極間の静電破壊電圧を超えない程度に減衰させることを特徴とする半導体装置。
【請求項１４】
前記共通入力端子と前記１つの制御端子間の静電破壊電圧を前記保護素子の接続前と比較して２０Ｖ以上向上させることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記被保護素子の少なくとも１つの前記制御端子と少なくとも１つの前記出力端子間に並列に保護素子を接続し、被保護素子の静電破壊電圧を前記保護素子の接続前と比較して２０Ｖ以上向上させることを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記保護素子は、少なくとも前記共通入力端子と近接して配置することを特徴とする請求項１３に記載の半導体装置。
【請求項１７】
前記保護素子は、前記少なくとも１つの制御端子から前記ゲート電極へ向かう経路途中に接続することを特徴とする請求項１３に記載の半導体装置。
【請求項１８】
前記保護素子は、前記共通入力端子が接続するボンディングパッドの少なくとも一辺に沿って配置されることを特徴とする請求項１３に記載の半導体装置。
【請求項１９】
前記保護素子は、前記少なくとも１つの出力端子が接続するボンディングパッドの少なくとも一辺に沿って配置されることを特徴とする請求項１３に記載の半導体装置。
【請求項２０】
前記保護素子は複数設けられ、前記共通入力端子が接続するボンディングパッドの少なくとも一辺に沿ってそれぞれ配置されることを特徴とする請求項１３に記載の半導体装置。
【請求項２１】
前記保護素子は、１０μｍ以上の長さで配置されることを特徴とする請求項１８または請求項１９または請求項２０に記載の半導体装置。
【請求項２２】
前記第１の高濃度不純物領域は、前記少なくとも１つの制御端子が接続するボンディングパッドまたはボンディングパッドに接続する配線と接続することを特徴とする請求項１３に記載の半導体装置。
【請求項２３】
前記第１の高濃度不純物領域は、前記少なくとも１つの制御端子が接続するボンディングパッドと前記ゲート電極とを接続する抵抗の一部であることを特徴とする請求項１３に記載の半導体装置。
【請求項２４】
前記第２の高濃度不純物領域は、前記共通入力端子が接続するボンディングパッド又はボンディングパッドに接続する配線と接続することを特徴とする請求項１３に記載の半導体装置。
【請求項２５】
前記第２の高濃度不純物領域は、前記共通入力端子のボンディングパッド又はボンディングパッドに接続する配線の、周辺に設けられた第３の高濃度不純物領域の一部であることを特徴とする請求項１３に記載の半導体装置。
【請求項２６】
前記保護素子は、前記共通入力端子が接続するボンディングパッドおよび少なくとも１つの前記出力端子が接続するボンディングパッドにそれぞれ近接して複数設けられ、前記複数の保護素子の第１の高濃度不純物領域は、前記少なくとも１つの制御端子と前記ゲート電極を接続する抵抗の一部であることを特徴とする請求項１３に記載の半導体装置。
【請求項２７】
前記被保護素子の静電破壊電圧を２００Ｖ以上にすることを特徴とする請求項１または請求項１３に記載の半導体装置。
【請求項２８】
前記被保護素子と前記保護素子とを同一チップに集積化することを特徴とする請求項１または請求項１３に記載の半導体装置。
【請求項２９】
前記保護素子の第１および第２の高濃度不純物領域は静電エネルギーを通すことのできる距離で離間することを特徴とする請求項１または請求項１３に記載の半導体装置。
【請求項３０】
前記第１および第２の高濃度不純物領域は０．５μｍから１０μｍの離間距離で配置されることを特徴とする請求項２９に記載の半導体装置。
【請求項３１】
前記第１および第２の高濃度不純物領域は同じ導電型の不純物領域であることを特徴とする請求項１または請求項１３に記載の半導体装置。
【請求項３２】
前記第１および第２の高濃度不純物領域は異なる導電型の不純物領域であることを特徴とする請求項１または請求項１３に記載の半導体装置。
【請求項３３】
前記第１および第２の高濃度不純物領域の不純物濃度はともに１×１０１７ｃｍ−３以上であることを特徴とする請求項１または請求項１３に記載の半導体装置。
【請求項３４】
前記絶縁領域は基板に設けられた不純物注入領域であることを特徴とする請求項１または請求項１３に記載の半導体装置。
【請求項３５】
前記絶縁領域は半絶縁基板の一部であることを特徴とする請求項１または請求項１３に記載の半導体装置。
【請求項３６】
前記絶縁領域の不純物濃度は１×１０１４ｃｍ−３以下であることを特徴とする請求項１または請求項１３に記載の半導体装置。
【請求項３７】
前記絶縁領域の抵抗率は１×１０６Ωｃｍ以上であることを特徴とする請求項１または請求項１３に記載の半導体装置。
【請求項３８】
前記第１および第２の高濃度不純物領域の少なくとも一方は金属電極と接続することを特徴とする請求項１または請求項１３に記載の半導体装置。
【請求項３９】
前記金属電極は、前記被保護素子の端子と接続するボンディングパッドまたは該ボンディングパッドに接続する配線と接続することを特徴とする請求項３８に記載の半導体装置。
【請求項４０】
前記金属電極は、前記第１および第２の高濃度不純物領域の少なくとも一方とオーミック接合を形成することを特徴とする請求項３８に記載の半導体装置。
【請求項４１】
前記金属電極は、前記第１および第２の高濃度不純物領域の少なくとも一方とショットキ接合を形成することを特徴とする請求項３８に記載の半導体装置。
【請求項４２】
前記金属電極は、前記絶縁領域端部から０．１μｍから５μｍ離間して前記第１および／または第２の高濃度不純物領域表面に設けられることを特徴とする請求項４０または請求項４１に記載の半導体装置。
【請求項４３】
前記金属電極の一部は、前記基板に延在され該基板表面とショットキ接合を形成することを特徴とする請求項３８に記載の半導体装置。
【請求項４４】
前記金属電極は、前記第１および／または第２の高濃度不純物領域上に絶縁膜を介して設けられることを特徴とする請求項４３に記載の半導体装置。
【請求項４５】
前記金属電極は第１および／または第２の高濃度不純物領域端部から０μｍから５μｍ外側で前記基板表面とショットキ接合を形成することを特徴とする請求項３８に記載の半導体装置。
【請求項４６】
前記ＦＥＴは、ＭＥＳＦＥＴ、接合型ＦＥＴまたはＨＥＭＴであることを特徴とする請求項１または請求項１３に記載の半導体装置。
【請求項４７】
前記ＦＥＴの動作層は不純物注入領域であることを特徴とする請求項１および請求項１３に記載の半導体装置。
【請求項４８】
前記ＦＥＴの動作層は不純物を含むエピタキシャル層であることを特徴とする請求項１および請求項１３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に静電破壊電圧を大幅に向上させた半導体装置に関する。
【０００２】
【従来の技術】
衛星放送受信機の出現に始まった一般民生用マイクロ波機器市場は、携帯電話の世界的な普及で規模が一挙に拡大し、今新たに、無線ブロードバンド用途の市場が本格的に始まろうとしている。それらの市場には、マイクロ波用に適したガリウム・砒素（ＧａＡｓ）デバイス、従来のＳｉデバイスを微細化、立体構造化して低寄生容量化、低寄生抵抗化を図ったＳｉマイクロ波デバイスが主に使用されている。
【０００３】
図１３は、化合物半導体スイッチ回路装置を示す回路図である。第１のＦＥＴ１と第２のＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００４】
図１４は、この化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【０００５】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１４では、パッド金属層と重なるために図示されていない。
【０００６】
図１４に示したＦＥＴ１は一点鎖線で囲まれる長方形状の動作領域１２に形成される。下側から伸びる櫛歯状の３本の第３層目のパッド金属層３０が出力端子ＯＵＴ１に接続されるソース電極１３（あるいはドレイン電極）であり、この下に第１層目オーミック金属層１０で形成されるソース電極１４（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の３本の第３層目のパッド金属層３０が共通入力端子ＩＮに接続されるドレイン電極１５（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極１４（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層２０で形成されるゲート電極１７が動作領域１２上に４本の櫛歯形状に配置されている。なお、上側から伸びる真中の櫛歯のドレイン電極１５（あるいはソース電極）はＦＥＴ１とＦＥＴ２とで共用しており、更に小型化に寄与している。ここで、ゲート幅が６００μｍという意味は各ＦＥＴの櫛歯状のゲート電極１７のゲート幅の総和がそれぞれ６００μｍであることをいっている。
【０００７】
上述の如く、従来のスイッチ回路装置においては、特に静電破壊を保護する対
応がなされていない（例えば、
【非特願文献１】参照。）。
【０００８】
【非特許文献１】
特願２０００−１４１３８７号
【０００９】
【発明が解決しようとする課題】
図１５に、図１４に示すスイッチ回路装置の静電破壊電圧を測定した結果を示す。ここで、静電破壊電圧の測定は、以下の条件により行ったものである。２２０ｐＦの試験用容量の両端に試験用電圧を印加し、試験用容量に電荷を蓄積した後、電圧印加のための配線を遮断する。その後、試験用容量に蓄積された電荷を被試験素子（ＦＥＴ）の両端に抵抗成分およびインダクタ成分を付加しない状態で放電し、その後ＦＥＴが破壊していないかどうか測定する。破壊していなければ印加電圧を１０Ｖずつ上げて試験を繰返し、ＦＥＴが破壊に至る最初の印加電圧を静電破壊電圧として測定したものである。
【００１０】
この図からも明らかなように、従来では静電破壊電圧向上のための対策を施していないため、特に制御信号が印加される共通入力端子ＩＮ−制御端子Ｃｔｌ−１間、共通入力端子ＩＮ−制御端子Ｃｔｌ−２間の静電破壊電圧が共に１４０Ｖしかなく最も低い。
【００１１】
また、静電破壊電圧はどの端子間の値かによりばらつきがある。この静電破壊電圧を決める詳細なメカニズムは不明であるが、スイッチ回路装置においては、最も低い静電破壊電圧を示す２端子間の値は、一般的には、上述の如く１００Ｖ程度以下であり、取り扱いに細心の注意が必要であった。すなわち、最も低い静電破壊電圧となる端子間の値がその素子全体の静電破壊電圧に支配的となるため、この端子間の静電破壊電圧を向上させることが課題である。
【００１２】
また、この例に限らず、これらのマイクロ波通信用デバイスは、他の音響用、映像用、電源用デバイスと異なり、これらのデバイスに内在するショットキ接合またはＰＮ接合容量が小さく、それらの接合が静電気に弱いという問題があった。
【００１３】
一般に静電気からデバイスを保護するには、静電破壊しやすい、ＰＮ接合、ショットキ接合を含むデバイスに、静電破壊保護ダイオードを並列に接続するという手法が考えられる。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかった。
【００１４】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、基板上に設けた動作領域表面に接続するゲート電極、ソース電極およびドレイン電極と、各電極に接続するゲート端子、ソース端子、ドレイン端子とを有する被保護素子となるＦＥＴと、前記被保護素子のいずれか２つの端子間に並列に接続され、第１の高濃度不純物領域と第２の高濃度不純物領域の２端子間に絶縁領域を配置した保護素子とを有し、前記被保護素子の２つの端子間に印加される静電エネルギーを前記第１および第２の高濃度不純物領域間で放電させ、前記被保護素子の２つの端子に対応する前記２つの電極に到達する静電エネルギーを前記２つの電極間の静電破壊電圧を超えない程度に減衰させることにより、解決するものである。
【００１５】
第２に、基板上の動作領域表面に接続するソース電極、ゲート電極およびドレイン電極を設けた第１および第２のＦＥＴを形成し、両ＦＥＴに共通のソース電極あるいはドレイン電極に接続する端子を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極に接続する端子をそれぞれ第１および第２の出力端子とし、両ＦＥＴのゲート電極に接続する端子をそれぞれ第１および第２の制御端子とし、前記両制御端子に制御信号を印加して、前記両制御端子と前記ゲート電極とを接続する接続手段である抵抗を介していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２の出力端子のいずれか一方と信号経路を形成するスイッチ回路装置を被保護素子とし、前記被保護素子の少なくとも１つの前記制御端子と前記入力端子間に並列に接続され、第１の高濃度不純物領域と第２の高濃度不純物領域の間に絶縁領域を配置した保護素子とを有し、前記少なくとも１つの制御端子と前記共通入力端子間に、外部より印加される静電エネルギーを前記第１および第２の高濃度不純物領域間で放電させ、前記少なくとも１つの制御端子および共通入力端子にそれぞれ対応する電極間に到達する静電エネルギーを前記電極間の静電破壊電圧を超えない程度に減衰させることを特徴とすることにより解決するものである。
【００１６】
【発明の実施の形態】
以下に本発明の実施の形態を詳細に説明する。
【００１７】
まず、図１から図８を用いて、本発明の第１の実施の形態としてＧａＡｓＭＥＳＦＥＴを例に説明する。
【００１８】
図１は、第１の実施形態を示す概要図であり、図１（Ａ）は平面図、図１（Ｂ）は図１（Ａ）のＡ−Ａ線断面図であり、図１（Ｃ）は図１（Ａ）の等価回路図である。このように本発明の半導体装置は、被保護素子１００と、保護素子２００とから構成される。
【００１９】
図１（Ａ）（Ｂ）のごとく、被保護素子１００は、ＭＥＳＦＥＴであり、半絶縁基板１０１であるＧａＡｓ表面に設けた動作層１０２とショットキ接合を形成するゲート電極１０５と、動作層１０２両端に設けた高濃度不純物領域からなるソース領域１０３およびドレイン領域１０４と、その表面にオーミック接合を形成するソース電極１０６およびドレイン電極１０７とを有する。ここで、各電極が接続する動作層１０２、ソースおよびドレイン領域１０３、１０４をＦＥＴの動作領域１０８と称し、図１（Ａ）では破線で示す。
【００２０】
本明細書においては、ＦＥＴ動作領域１０８内のゲート電極１０５、ソース電極１０６、ドレイン電極１０７は、ゲート配線１１２、ソース配線１１３、ドレイン配線１１４を介してゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰとそれぞれ接続する、とする。また、ゲート配線１１２、ソース配線１１３、ドレイン配線１１４が集束し、対応する各パッドに至る部分をゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄと称する。
【００２１】
端子について、ここでの図示は省略するが、被保護素子１００に、ゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰすべてを具備していなくてもよく、パッドは配置されていないが端子は存在する場合を含むとする。例えば、２個のＦＥＴを集積化した２段アンプＭＭＩＣにおいては、前段ＦＥＴのドレインと後段ＦＥＴのゲートには、パッドは存在しないが端子は存在する、というような場合である。
【００２２】
各配線１１２、１１３、１１４は金属配線に限らず、Ｎ＋層による抵抗なども含む。また動作領域１０８内の各電極に対応する各ボンディングパッドＳＰ、ＤＰ、ＧＰは、一様な配線だけにより接続しているとは限らず、配線途中に抵抗や容量、インダクタなどが挿入されている場合も含む。すなわちＤＣ、ＡＣ、高周波、何らかの電気的信号が、各動作領域内１０８の電極と相当する各ボンディングパッドの間を伝わる、すべての場合を含むとする。
【００２３】
ここでは一例として、ゲート電極１０５、ソース電極１０６およびドレイン電極１０７はそれぞれ金属配線１１２、１１３、１１４により延在されゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰと接続する、とする。
【００２４】
ＭＥＳＦＥＴにおいては、ゲートショットキ接合の容量が小さく、ゲート端子Ｇ−ソース端子Ｓ間またはゲート端子Ｇ−ドレイン端子Ｄ間に、ゲート端子Ｇ側をマイナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。この場合、動作領域１０８と動作領域１０８表面に設けられたゲート電極１０５との界面に形成されるショットキバリアダイオード１１５に対して逆バイアスに静電気が印加される状態となる。
【００２５】
図１（Ｂ）（Ｃ）の如く、ＧａＡｓＭＥＳＦＥＴ１００において、静電破壊電圧を考えるときはゲートショットキ接合は逆バイアス状態である。つまり、そのときの等価回路はゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に、ショットキバリアダイオード１１５が接続された回路となる。
【００２６】
静電破壊からの保護は、弱い接合であるゲート電極１０５のショットキ接合にかかる静電エネルギーを軽減すれば良い。そこで、本実施形態では、ＭＥＳＦＥＴ１００の２端子間に並列に上記の保護素子２００を接続し、対応する２端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路を設けることにより、静電破壊から弱い接合を保護することとした。
【００２７】
本実施形態では、図１（Ａ）（Ｃ）の如く、ソース端子Ｓ−ゲート端子Ｇの２端子間となるソースパッドＳＰ−ゲートパッドＧＰ間と、、ドレイン端子Ｄ−ゲート端子Ｇの２端子間となるドレインパッドＤＰ−ゲートパッドＧＰ間に、保護素子２００をそれぞれ並列に接続する。これにより、２端子が接続するボンディングパッドから印加された静電エネルギーを各配線１２０を使用して、保護素子２００内部で、一部放電させることができる。すなわち、静電破壊強度が最も弱いＦＥＴ動作領域１０８上の、ゲートショットキ接合に至る静電エネルギーを減少させ、ＦＥＴ１００を静電破壊から保護することができる。ここでは、ゲート端子Ｇ−ドレイン端子Ｄ間、およびゲート端子Ｇ−ソース端子Ｓ間の両方に保護素子２００を接続して放電させるが、どちらか一方だけでもよい。
【００２８】
ここで保護素子２００について図２を用いて説明する。
【００２９】
図２は保護素子を示す概要図である。
【００３０】
本明細書における保護素子２００とは、図の如く、近接する第１の高濃度不純物領域２０１と第２の高濃度不純物領域２０２の２端子間に絶縁領域２０３を配置した素子である。第１および第２の高濃度不純物領域２０１、２０２は、基板２０１にイオン注入及び拡散により設けられる。本明細書においては、以降これら高濃度不純物領域を、第１Ｎ＋型領域２０１、第２Ｎ＋型領域２０２として説明するが、これらは同じ導電型の不純物に限らず、異なる導電型の不純物でも良い。第１および第２Ｎ＋型領域２０１、２０２は、静電エネルギーを通せる距離、例えば４μｍ程度離間して設けられ、その不純物濃度は、共に１×１０１７ｃｍ−３以上である。また、第１および第２Ｎ＋型領域２０１、２０２の間には絶縁領域２０３が当接して配置される。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、半絶縁性基板の一部、または基板２０１に不純物をイオン注入して絶縁化した絶縁化領域である。また、絶縁領域２０３の不純物濃度は、１×１０１４ｃｍ−３以下程度、抵抗率は１×１０６Ωｃｍ以上が望ましい。
【００３１】
絶縁領域２０３の両端に当接して高濃度不純物領域２０１、２０２を配置し、２つの高濃度不純物領域２０１、２０２の離間距離を４μｍ程度にすると、２つの高濃度不純物領域２０１、２０２がそれぞれ接続する被保護素子の２端子間に向かって外部より印加される静電エネルギーを、絶縁領域２０３を介して放電することができる。
【００３２】
この２つのＮ＋型領域の離間距離４μｍは、静電エネルギーを通すのに適当な距離であり、１０μｍ以上離間すると保護素子間での放電が確実でない。Ｎ＋型領域の不純物濃度および絶縁領域の抵抗値も、同様である。
【００３３】
通常のＦＥＴ動作では静電気のように高い電圧が印加されることがないため、４μｍの絶縁領域を信号が通ることは無い。またマイクロ波のような高周波でも同様に４μｍの絶縁領域を信号が通ることは無い。従って通常の動作では、保護素子は特性に何ら影響を及ぼさないため、存在しないのと同じである。しかし静電気は瞬間的に高い電圧が印加される現象であり、そのときは４μｍの絶縁領域を静電エネルギーが通り、高濃度不純物領域間で放電する。また絶縁領域の厚みが１０μｍ以上になると、静電気にとっても抵抗が大きく放電しにくくなる。
【００３４】
これら、第１Ｎ＋型領域２０１および第２Ｎ＋型領域２０２を、被保護素子１００の２つの端子間に並列に接続する。第１および第２Ｎ＋型領域２０１、２０２はそのまま保護素子２００の端子としてもよいし、更に金属電極２０４を設けても良い。
【００３５】
図３および図４に、金属電極２０４を設ける場合を示す。この金属電極２０４は、被保護素子であるＭＥＳＦＥＴ１００の端子と接続するボンディングパッド、またはボンディングパッドに接続する配線と接続する。図３は、第１および第２Ｎ＋型領域２０１、２０２とショットキ接合を形成する金属電極２０４であり、図４はオーミック接合を形成する金属電極２０４である。ここでは便宜上、ショットキー接合の金属電極２０４ｓ、オーミック接合の金属電極２０４ｏとして説明する。
【００３６】
図３（Ａ）は、金属電極２０４ｓが、第１Ｎ＋型領域２０１および／又は第２Ｎ＋型領域２０２表面とショットキ接合を形成するものである。マスク合わせ精度及び両Ｎ＋領域２０１、２０２の抵抗分を考慮し、絶縁領域２０３端部から０．１μｍから５μｍ離間して、第１、第２Ｎ＋型領域２０１、２０２表面に設けられる。５μｍ以上離間すると抵抗分が大きく静電気が通りにくくなる。金属電極２０４ｓは、第１、第２Ｎ＋型領域２０１、２０２上のみに設けられても良いし、その一部が、半絶縁基板１０１に延在され基板表面とショットキ接合を形成しても良い。
【００３７】
また、図３（Ｂ）（Ｃ）の如く、第１、第２Ｎ＋型領域２０１、２０２上に、保護用窒化膜などの縁膜膜２０５を介して金属電極２０４ｓを設けても良い。この場合、金属電極２０４ｓは半絶縁基板１０１上に延在され、基板１０１を介して第１、第２Ｎ＋型領域２０１、２０２と接続することになる。更に図３（Ｄ）の如く、両Ｎ＋型領域２０１、２０２の上には金属層が設けられず、その外側の半絶縁基板１０１と金属電極２０４ｓがショットキ接合を形成する構造であってもよい。
【００３８】
図３（Ｂ）（Ｃ）（Ｄ）の場合すべて、金属電極２０４ｓは第１、および／又は第２Ｎ＋型領域２０１、２０２とは直接接続されない。このように金属電極２０４ｓは第１および／または第２のＮ＋型領域２０１、２０２端部から０μｍから５μｍ程度外側で基板とショットキ接合を形成する構造でもよい。すなわち、図３（Ｂ）（Ｃ）（Ｄ）の如く第１、第２Ｎ＋型領域２０１、２０２と金属電極２０４ｓは接する必要はなく、５μｍ以内であれば半絶縁基板を介してＮ＋型領域と金属電極２０４ｓとは充分な接続を確保できる。
【００３９】
一方図４には、第１及び／又は第２Ｎ＋型領域とオーミック接合を形成する金属電極２０４ｏを示す。
【００４０】
金属電極２０４ｏは、前記第１および／又は第２Ｎ＋型領域２０１、２０２とオーミック接合を形成してもよい。半絶縁基板１０１と金属電極２０４ｏとはオーミック接合を形成することはできないので、この場合は隣接する基板１０１上に金属電極２０４ｏが延在することはない。金属電極２０４ｏは、被保護素子のボンディングパッド（またはボンディングパッドに接続する配線）１２０と接続させるが、オーミック接合の場合は、図の如く、他の金属層２０６を介して金属電極２０４ｏとパッド（または配線）１２０と接続させる。
【００４１】
オーミック接合の方がショットキ接合より抵抗分が小さく、静電気を通しやすい。その意味ではオーミック接合の方がショットキ接合より静電破壊からの保護効果は大きい。
【００４２】
しかしオーミック接合は、オーミック電極金属２０４ｏが深く基板内部まで拡散することが多く、高濃度層の深さ以上にオーミック電極金属２０４ｏが達すると、基板の半絶縁領域とオーミック電極金属２０４ｏが接触することになり、このときは逆に保護素子２００自身が静電破壊しやすくなる。
【００４３】
例えば第１Ｎ＋領域２０１、第２Ｎ＋領域２０２ともオーミック接合による金属が設けられ、オーミック接合どうしの距離が１０μｍとして、オーミック電極金属２０４ｏがＮ＋領域２０１、２０２の深さ以上に基板の半絶縁領域まで拡散していたとすると、Ｎ＋領域の深さより深い部分ではオーミック接合―絶縁領域―オーミック接合の構造ができており、この構造は静電エネルギーに弱いことがわかっているため、このとき保護素子自身が静電破壊してしまう恐れが出てくる。
【００４４】
従ってオーミック電極金属２０４ｏがこれら２つのＮ＋領域の深さ以上に基板の半絶縁領域まで拡散してしまう場合は、ショットキ接合でなければならず、オーミック電極金属２０４ｏがＮ＋領域の深さにまで達しない場合はオーミック接合の方が保護効果が大きい。
【００４５】
また、図４（Ｂ）の如く、保護素子２００の２端子が共に同じ金属電極構造である必要はなく、第１および第２Ｎ＋型領域が、それぞれ単独に、図３および図４に示す構造を有していても良い。更に一方の端子は金属電極２０４を有し、他方の端子は金属電極２０４を設けなくても良いが、抵抗分を小さくするためできるだけ設けた方が良く、その分、保護効果が増す。
【００４６】
尚、これら金属電極２０４は、ボンディングパッドの一部またはボンディングパッドに接続する配線の一部であっても良く、後に詳述するがこれらを利用することで、保護素子２００を接続することによるチップ面積の増大を防ぐことができる。
【００４７】
再度図１を参照して、上記の保護素子２００をＭＥＳＦＥＴ１００の弱い接合間に並列に接続する一例を示す。
【００４８】
図１（Ａ）の保護素子のＢ−Ｂ線断面図は、図３（Ａ）と同様である。このように、本明細書において保護素子２００の接続とは、被保護素子１００が形成される半絶縁性基板１０１表面に、４μｍの離間距離をもって第１Ｎ＋型領域２０１、および第２のＮ＋型領域２０２を注入・拡散により形成し、第１Ｎ＋型領域２０１をＦＥＴの１つの端子と接続し、第２のＮ＋型領域２０２をＦＥＴの他の端子と接続することをいい、被保護素子であるＭＥＳＦＥＴ１００と保護素子２００は同一チップに集積化される。尚、基板表面が半絶縁性でない場合は、不純物イオン注入による絶縁化領域２０３が両Ｎ＋型領域２０１、２０２の間に形成される。
【００４９】
また、本明細書においては特に規定をしない限り、ＦＥＴの１つの端子であるゲート端子Ｇに接続する保護素子２００の端子を第１Ｎ＋型領域２０１とし、他の端子となるソース端子Ｓおよびドレイン端子Ｄに接続する保護素子２００の端子を第２Ｎ＋型領域２０２として説明する。つまり、図１では、ＦＥＴ１００に接続する保護素子２００が２つあり、それぞれの第１Ｎ＋型領域２０１が金属電極２０４を介してゲートパッドＧＰに接続し、第２Ｎ＋型領域２０２が金属電極２０４を介してドレインパッドＤＰおよびソースパッドＳＰに接続する。金属電極２０４と第１および第２Ｎ＋型領域２０１、２０２はショットキ接合を形成し、金属電極２０４の一部は半絶縁基板１０１に延在され基板表面とショットキ接合を形成する。尚金属電極２０４の構造は、一例であり図３および図４のいずれであってもよい。
【００５０】
すなわち、この保護素子２００は、各パッドに接続する配線１２０を介して１つの端子となる第１Ｎ＋型領域２０１をゲートパッドＧＰに、もう１つの端子となる第２Ｎ＋型領域２０２をソースパッドＳＰおよびドレインパッドＤＰに接続しており、ＦＥＴの接合であるゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に並列に接続されている。
【００５１】
これにより、ゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間にに印加された静電エネルギーを、保護素子２００により一部放電させることができる。つまり、静電破壊強度が最も弱いＦＥＴ動作領域上のゲートショットキ接合に至る静電エネルギーを大きく減衰させ、ＦＥＴを静電破壊から保護することができる。放電させるのはゲート端子Ｇ−ソース端子Ｓ間、およびゲート端子Ｇ−ドレイン端子Ｄ間である。またどちらか一方でもよい。つまり、この構造により、保護素子を用いない従来構造と比較して、ＦＥＴの静電破壊電圧を大幅に向上させることができる。
【００５２】
従来では、ゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に印加された静電エネルギーは、動作領域１０８に１００％伝わっていたが、本発明によれば、各配線またはボンディングパッドを利用して、静電エネルギーを一部保護素子２００にバイパスさせ、保護素子２００内部で放電させることができる。これにより動作領域１０８に伝わる静電エネルギーを、動作領域１０８のゲート電極−ソース電極間およびゲート電極−ドレイン電極間の静電破壊電圧を越えない程度に減衰することができる。
【００５３】
図５には、保護素子の１つの端子の金属電極にボンディングパッドを利用した例を示す。図５（Ａ）は平面図であり、図５（Ｂ）は、Ｃ−Ｃ線断面図である。
【００５４】
図１では、ソースパッドＳＰおよびドレインパッドＤＰから配線１２０を引き出し、その配線１２０に保護素子２００を接続した例を示した。図５では、ソースパッドＳＰおよびドレインパッドＤＰ周辺に、各ボンディングパッドのショットキ金属層２１０とショットキ接合を形成する第２Ｎ＋型領域２０２を設けて、ソースパッドＳＰ、ドレインパッドＤＰの一部を第２Ｎ＋型領域２０２に接続する金属電極２０４として利用する構造である。
【００５５】
第１Ｎ＋型領域２０１は、第２Ｎ＋型領域２０２と近接するように配置され、ゲートパッドＧＰに接続する配線１２０と接続させる。このように、ＦＥＴの他の端子と接続するソースパッドＳＰ、ドレインパッドＤＰに直接第２Ｎ＋型領域２０２を接続し、各パッドに近接して保護素子２００を配置すると、ソース、ドレインパッドＳＰ、ＤＰから直接保護素子２００に静電エネルギーを放電できるため静電破壊電圧を向上させる効果が大きく、更にパッド周辺のスペースを有効利用できるため、保護素子２００を追加することによるチップ面積の増大を防ぐことができる。
【００５６】
また図示はしないが、ゲートパッドＧＰに直接第１Ｎ＋領域２０１を接続し、更に第２Ｎ＋型領域２０２は第１Ｎ＋型領域２０１と近接するように配置し、且つソースパッドＳＰ、ドレインパッドＤＰに接続する配線１２０と接続させると、ゲートパッドから直接保護素子２００に静電エネルギーを放電でき、同様に静電破壊電圧を向上させる効果が大きく、保護素子２００の追加によるチップ面積の増大も防げる。
【００５７】
図６は、信号経路途中に保護素子２００を接続したものである。上述の如くゲート電極１０５のショットキ接合が最も静電破壊に弱く、実際に破壊するのは動作領域１０８のゲート電極１０５部分が最も多い。そこで、図６の如くゲート端子Ｇから動作領域１０８のゲート電極１０５に至る信号経路途中に保護素子２００を接続することで、最も効果的に静電破壊から保護することができる。
【００５８】
この場合、第１Ｎ＋型領域２０１は、ゲートパッドＧＰから動作領域１０８に至るゲート配線１１２の一部に接続する。第２Ｎ＋型領域２０２は、ソースパッドＳＰおよびドレインパッドＤＰまたは各パッドに接続する配線１２０と接続する。例えば図６のゲート−ソース間では、第２Ｎ＋型領域２０２を第１Ｎ＋型領域２０１と近接して配置するため、第２Ｎ＋型領域２０２の部分までソースパッドＳＰから配線１２０が延在される。
【００５９】
例えば、ゲート配線１１２をソースパッドＳＰまたはドレインパッドＤＰに近接するように引き回して動作領域１０８に接続すれば、信号経路途中で、しかもＦＥＴのパッドに近接して保護素子２００を接続することができ、静電エネルギーからの保護により効果的である。
【００６０】
ここで、図７を用いてＦＥＴ１００と同一基板に集積化される保護素子２００の種類について説明する。上述のＦＥＴ１００の動作領域１０８は、以下の構造のいずれでも良い。図７（Ａ）から図７（Ｄ）の各図において、左図がＦＥＴの動作領域１０８であり、右図が保護素子２００である。
【００６１】
まず図７（Ａ）の如く、半絶縁性基板１０１にイオン注入により例えばＮ型の動作層１０２を設け、その両端にＮ＋型のソース領域１０３およびドレイン領域１０４を形成して動作領域１０８とする。更にソース領域１０３、ドレイン領域１０４の上にオーミック電極としてソース電極１０６、ドレイン電極１０７を設け、Ｎ型の動作層１０２にショットキ接合するゲート電極１０５を設けたＭＥＳＦＥＴである。この場合保護素子２００の２端子２０１、２０２は、動作領域１０８のソース領域１０３およびドレイン領域１０４と同時に形成すると工程を簡素化できるため好ましく、半絶縁性基板１０１上に４μｍ離間して配置する。保護素子は、第１Ｎ＋型領域２０１−半絶縁領域２０３ａ−第２Ｎ＋型領域２０２の構造である。この場合の保護素子２００はゲートショットキ接合を静電破壊から保護する。
【００６２】
図７（Ｂ）のＦＥＴは、半絶縁性基板１０１にイオン注入により例えばＮ型の動作層１０２を設け、その両端にＮ＋型のソース領域１０３およびドレイン領域１０４を形成して動作領域１０８とする。ソース領域１０３、ドレイン領域１０４の上にオーミック電極としてソース電極１０６、ドレイン電極１０７を設け、Ｎ型の動作層１０２内に形成したＰ＋型のゲート領域１０９にオーミック接合するゲート電極１０５を設けた接合型ＦＥＴである。この場合、保護素子２００の２端子２０１、２０２は、動作領域１０８のソース領域１０３およびドレイン領域１０４と同時に形成すると工程を簡素化できるため好ましく、半絶縁性基板１０１上に４μｍ離間して配置する。保護素子２００は、第１Ｎ＋型領域２０１−半絶縁領域２０３ａ−第２Ｎ＋型領域２０２の構造である。この場合、保護素子はゲートＰＮ接合を静電破壊から保護する。
【００６３】
図７（Ｃ）のＦＥＴの動作層１０２は、半絶縁性基板１０１上に例えばＮ型エピタキシャル層を積層した動作層１０２であり、その両側にＮ＋型不純物を注入してソース領域１０３およびドレイン領域１０４を形成する。ソース領域１０３、ドレイン領域１０４の上にオーミック電極としてソース電極１０６、ドレイン電極１０７を設け、Ｎ型の動作層１０２にショットキ接合するゲート電極１０５を設けたＭＥＳＦＥＴである。隣接する他の素子とは不純物注入による絶縁化層１２５で分離する。この場合、同一チップに集積化される保護素子２００表面もＮ型エピタキシャル層であるので、第１および第２Ｎ＋型領域の間は、不純物注入層による絶縁化領域２０３ｂとする。両端子の外側も絶縁のため同じく不純物注入による絶縁化層１２５で分離する。保護素子の絶縁化領域２０３ｂと素子分離の絶縁化層１２５は同一工程により形成するとよい。又、第１および第２Ｎ＋型領域２０１、２０２は動作領域１０８のソースおよびドレイン領域と同時に形成すると良い。保護素子は、第１Ｎ＋型領域２０１−絶縁領域２０３ｂ−第２Ｎ＋型領域２０２の構造である。この場合、保護素子はゲートショットキ接合を静電破壊から保護する。
【００６４】
図示はしないが、上記Ｎ型エピタキシャルの動作層内にＰ＋型のゲート領域を形成し、そこにオーミック接合するゲート電極を設けた接合型ＦＥＴも、図７（Ｂ）と同様に考えられる。この場合、保護素子はゲートＰＮ接合を静電破壊から保護する。
【００６５】
更に図７（Ｄ）の如く、ＭＥＳＦＥＴ、接合型ＦＥＴに限らず、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）でも良い。
【００６６】
すなわち、半絶縁性基板１０１に、Ｎ＋＋ＡｌＧａＡｓ層１０１ａ、ノンドープＩｎＧａＡｓ層１０１ｂ、Ｎ＋＋ＡｌＧａＡｓ層１０１ｃを順次積層した構造である。複数の層からなる動作層１０２の両端に設けられたＮ＋型のイオン注入によるソース領域１０３およびドレイン領域１０４の上に、オーミック電極としてソース電極１０６、ドレイン電極１０７を設け、動作層表面にショットキ接合するゲート電極１０５を設ける。隣接する他の素子とは不純物注入による絶縁化層１２５により絶縁される。また、図７（Ｄ）右図の如く、同一チップに集積化される保護素子２００表面も同様の基板構造であるので、保護素子は、ソース領域１０３およびドレイン領域１０４と同時に形成した第１および第２Ｎ＋型領域の間に絶縁化領域２０３ｂを設けた構造である。更に両端子の外側も絶縁のため同じく不純物注入による絶縁化層１２５で分離する。保護素子の絶縁化領域２０３ｂと素子分離の絶縁領域１２５は同一工程にて形成するとよい。また、第１および第２Ｎ＋型領域は動作領域１０８のソースおよびドレイン領域と同時に形成すると良い。この場合、保護素子はゲートショットキ接合を静電破壊から保護する。
【００６７】
ここで、ＦＥＴではゲートショットキ接合、及びゲートＰＮ接合が最も静電破壊に弱いため、ゲート端子Ｇ−ソース端子Ｓ間、ゲート端子Ｇ−ドレイン端子Ｄ間に保護素子を接続する一例を示したが、ソース端子Ｓ−ドレイン端子Ｄ間に保護素子を並列に接続してもよい。
【００６８】
図８には、その概念図を示す。接続例は一例である。例えばこの場合、、ソースパッドＳＰに接続する保護素子の端子を第２Ｎ＋型領域２０２とし、ドレインパッドＤＰに接続する保護素子２００の端子を第１Ｎ＋型領域２０１とする。第２Ｎ＋型領域は、パッド周辺に設けられ、ソースパッドＳＰを金属電極２０４として利用している。
【００６９】
この等価回路図は図８（Ｂ）である。この場合、ゲート端子Ｇ−ソース端子Ｓ間のショットキバリアダイオードとゲート端子Ｇ−ドレイン端子Ｄ間のショットキバリアダイオードが直列に接続したものを保護している。これは、例えばスイッチ回路装置のようにソース電極とドレイン電極が両方とも入出力端子として信号の出入り口になっている場合などに、この保護素子の接続は効果がある。
【００７０】
一般にＧａＡｓＭＥＳＦＥＴは衛星放送、携帯電話、無線ブロードバンド用など、ＧＨｚ帯以上のマイクロ波用途に用いられる。従って良好なマイクロ波特性を確保するため、ゲート長もサブミクロンオーダーとなっており、ゲートショットキ接合容量が極めて小さく設計されている。そのため静電破壊に非常に弱く、ＧａＡｓＭＥＳＦＥＴを集積化したＭＭＩＣを含め、その取り扱いに細心の注意が必要であった。さらに、音響、映像、電源用など周波数の低い一般民生用半導体において、静電破壊電圧を上げるため広く採用されている保護ダイオードは、ＰＮ接合を有するため、その使用により寄生容量が最小でも数百ｆＦ以上と大きく増加してしまうため、ＧａＡｓＭＥＳＦＥＴのマイクロ波特性を大きく劣化させ、使用できなかった。
【００７１】
しかし本発明の静電破壊保護素子２００はＰＮ接合がなく、容量は大きくても数十ｆＦ以下となるため、ＧａＡｓＭＥＳＦＥＴのマイクロ波特性を全く劣化させることなく、静電破壊電圧を大きく向上させることができるものである。
【００７２】
次に、図９および図１０を参照して、本発明の第２の実施形態について説明する。
【００７３】
第２の実施形態は、上記の保護素子２００を接続したＦＥＴを用いたスイッチ回路装置の一例である。
【００７４】
図９は、被保護素子となる化合物半導体スイッチ回路装置１００を示す回路図である。第１のＦＥＴ１と第２のＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第２と第１の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００７５】
図９に示す回路は、図１４に示すＧａＡｓ　ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ　Ｐｏｌｅ　Ｄｏｕｂｌｅ　Ｔｈｒｏｗ）と呼ばれる化合物半導体スイッチ回路装置の２つのＦＥＴのゲート−ソース端子およびゲート−ドレイン端子間に並列に保護素子２００を接続したものである。制御端子Ｃｔｌ−１は、ＦＥＴ１のゲート電極に接続し、制御端子Ｃｔｌ−２はＦＥＴ２のゲート電極に接続しており、Ｃｔｌ−１とＩＮ間、およびＣｔｌ−２とＩＮ間、Ｃｔｌ−１とＯＵＴ１間およびＣｔｌ−２とＯＵＴ２間に、それぞれ保護素子２００が接続されている。
【００７６】
図１０は、図９に示すスイッチ回路装置を１チップに集積化した平面図を示す。
【００７７】
ＧａＡｓ基板１０１にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極３１７に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドＩＮＰａｄ、ＯＵＴ１Ｐａｄ、ＯＵＴ２Ｐａｄ、Ｃｔｌ−１Ｐａｄ、Ｃｔｌ−２Ｐａｄが基板の周辺でＦＥＴ１およびＦＥＴ２の周囲にそれぞれ設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極３１７形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）３２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１０では、パッド金属層と重なるために図示されていない。
【００７８】
図１０に示したＦＥＴ１は一点鎖線で囲まれる動作領域３１２に形成される。下側から伸びる櫛歯状の３本の第３層目のパッド金属層３３０が出力端子ＯＵＴ１に接続されるソース電極３１３（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の３本の第３層目のパッド金属層３３０が共通入力端子ＩＮに接続されるドレイン電極３１５（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層３２０で形成されるゲート電極３１７が動作領域３１２上に５本の櫛歯形状に配置されている。なお、上側から伸びる真中の櫛歯のドレイン電極３１５（あるいはソース電極）はＦＥＴ１とＦＥＴ２とで共用しており、更に小型化に寄与している。ここで、ゲート幅が６００μｍという意味は各ＦＥＴの櫛歯状のゲート電極３１７のゲート幅の総和がそれぞれ６００μｍであることをいっている。
【００７９】
ＦＥＴ１のゲート電極と制御端子Ｃｔｌ−１は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極と制御端子Ｃｔｌ−２は抵抗Ｒ２で接続されている。抵抗Ｒ１および抵抗Ｒ２は、基板に設けられたＮ＋型不純物拡散領域である。
【００８０】
前述の如くＦＥＴにおいて、最も静電破壊電圧が低いのはゲート端子Ｇと動作層１０２とのショットキ接合部分である。つまり、ゲート−ドレイン端子間、又はゲート−ソース端子間に印加された静電エネルギーが、ゲートショットキ接合に到達したとき、到達した静電エネルギーがゲート電極とソース電極間、またはゲート電極とドレイン電極間の静電破壊電圧を上回る場合、ゲートショットキ接合が破壊に至る。
【００８１】
ここで、ＦＥＴ１側とＦＥＴ２側は対称であり、全く同様であるので、ＦＥＴ１側を例に説明する。図１４に示す従来のスイッチ回路装置においては、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間の静電破壊電圧が１４０Ｖと最も低い。つまり、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間に印加された静電エネルギーがＦＥＴ１のゲート電極３１７−ドレイン電極３１５間、又はゲート電極３１７−ソース電極３１３間に到達する前に、その到達過程において、静電エネルギーを減衰させれば良い。
【００８２】
静電エネルギーを減衰させる１つの方法として、Ｒ１の抵抗値を大きくする方法が考えられるが、Ｒ１を大きくし過ぎると、スイッチ回路装置のスイッチング時間が大きくなり過ぎる。そこで、本実施形態においては保護素子２００を用いて静電エネルギーを減衰させることとした。
【００８３】
ここで、前述の如く抵抗Ｒ１はＮ＋型不純物領域で形成されている。また、各パッドの周辺には、各パッドから高周波信号が漏れないよう、アイソレーション対策として、第３の高濃度不純物領域であるパッド周辺Ｎ＋領域３５０が配置されている。各パッドの一番下のゲート金属層３２０は図１０（Ｂ）の断面図の如くＧａＡｓ半絶縁性基板とショットキ接合を形成しており、その周辺Ｎ＋領域３５０と各パッドはショットキ接合を形成している。
【００８４】
つまり、抵抗をＲ１を共通入力端子パッドＩＮＰａｄに近接して配置することにより、抵抗Ｒ１を構成するＮ＋型領域と近接するパッド周辺Ｎ＋型領域３５０の離間距離は４μｍとなり、半絶縁性基板１０１を挟んで保護素子２００となる。抵抗Ｒ１の一部が第１Ｎ＋型領域２０１であり、共通入力端子パッドＩＮＰａｄ周辺のＮ＋領域３５０の一部が第２Ｎ＋型領域２０２である。すなわち、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間、つまりＦＥＴ１のソース−ゲート端子間（又はドレイン−ゲート端子間）に並列に保護素子２００を接続したことになる。
【００８５】
また、共通入力端子パッドＩＮＰａｄに近接し、尚且つ信号が印加される制御端子パッドから動作領域に至る経路途中に接続できる。これにより、スイッチ回路装置に印加された静電エネルギーを動作領域到達前に減衰させることができる。
【００８６】
ここで、保護素子２００がパッドに添って近接している距離は長い方がより多くの静電エネルギーを減衰させることができるため、１０μｍ以上が望ましい。図１０では、保護素子２００は、共通入力端子パッドＩＮＰａｄ１辺に添って配置した図を示したが、例えば抵抗Ｒ１の配置を変えて、共通入力端子パッドＩＮＰａｄの２辺に添ってＬ字形状に配置すれば、パッドと近接して配置する保護素子２００の長さを稼げるので静電エネルギーの減衰により効果的である。
【００８７】
後に詳述するが、上記の如くスイッチ回路装置の共通入力端子ＩＮ−制御端子Ｃｔｌ−１間および共通入力端子ＩＮ−制御端子Ｃｔｌ−２間に、並列に保護素子２００を接続することにより、これらの端子間の静電破壊電圧を７００Ｖまで向上させることができる。
【００８８】
第１の実施形態の如くゲート電極―ゲートパッド間に抵抗が無い場合は、ゲート長０．５μｍ、ゲート幅６００μｍのＦＥＴであれば、ゲートーソース間やゲートードレイン間の静電破壊電圧を測定すると５０Ｖ程度以下である。すなわちＦＥＴの動作領域上のゲートショットキ接合そのものの静電破壊電圧の実力値は５０Ｖ程度以下といえる。
【００８９】
第２の実施形態のＦＥＴもゲート長０．５μｍ、ゲート幅６００μｍであり、通常このＦＥＴのゲートショットキ接合の静電破壊電圧も５０Ｖ程度以下である。しかし、スイッチ回路装置には必ず第２の実施形態のようなゲート電極―ゲートパッド（この場合制御端子パッド）間の抵抗Ｒ１、Ｒ２が存在する。この抵抗Ｒ１、Ｒ２で、静電エネルギーが一部熱となって消費されるため、スイッチ回路装置として共通入力端子ＩＮ−制御端子Ｃｔｌ−１間（以下共通入力端子ＩＮ−制御端子Ｃｔｌ−２間も同様）の静電破壊電圧を測定すると、保護素子２００を接続しなくても多少静電破壊電圧は向上し、１００Ｖ程度以下となる。
【００９０】
そこにさらに保護素子２００を並列に接続すると、静電エネルギーがバイパスされ保護素子２００で放電される。つまり、保護素子２００により放電される静電エネルギー分が更に追加で、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間に印加されても、動作領域３１２が静電破壊することはなくなり、保護素子２００により放電する分だけ、静電破壊電圧の測定値が大きくなり２００Ｖ以上となる。
【００９１】
換言すれば、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間に印加される静電エネルギーを、抵抗Ｒ１で一部熱として消費しながら、さらに保護素子２００での放電により消費し、動作領域３１２に達するまでに、動作領域３１２の破壊電圧以下まで減衰することができる。
【００９２】
図１１には、第２の実施形態である図１０のスイッチ回路装置の静電破壊耐圧を測定した結果を示す。これによると、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間および共通入力端子ＩＮ−制御端子Ｃｔｌ−２間の静電破壊電圧が７００Ｖとなり、従来の同じ端子間で１４０Ｖであったことと比較すると大幅に向上している。
【００９３】
このメカニズムを、ＦＥＴの動作領域３１２の静電破壊電圧の実力値が例えば５０Ｖとして説明する。
【００９４】
ＦＥＴの動作領域３１２は上述の如く５０Ｖで破壊する。また、従来は、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間の静電破壊電圧は、図１５に示す１４０Ｖである。これは、保護素子２００を設けず、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間に印加される静電エネルギーが一部抵抗Ｒ１で減衰しながら動作領域３１２に達する場合の値である。つまり１４０−５０＝９０Ｖ分の静電エネルギーが、ゲート電極３１７―制御端子パッドＣｔｌ―１Ｐａｄ間の抵抗Ｒ１で、熱として消費され、ＦＥＴの動作領域３１２に５０Ｖが印加された時点でＦＥＴのショットキ接合が破壊していたことになる。
【００９５】
第２の実施形態では、図１１の如く共通入力端子ＩＮ−制御端子Ｃｔｌ−１間で、静電破壊電圧を測定したとき７００Ｖで破壊する。ＦＥＴの動作領域３１２のショットキ接合は５０Ｖで破壊し、ゲート電極３１７―制御端子パッドＣｔｌ―１Ｐａｄ間の抵抗Ｒ１で、熱として消費される静電エネルギーは９０Ｖ分であり、これは従来同様である。
【００９６】
すなわち、７００−５０−９０＝５６０Ｖ分の静電エネルギーが保護素子２００で放電され、これも熱となって消費されたことになる。つまり、第２の実施形態のパターンによれば、動作領域３１２のショットキ接合の静電破壊電圧分＋抵抗Ｒ１での減衰分を越えた分（５６０Ｖ）を保護素子２００で放電でき、動作領域３１２に至るまでに静電エネルギーを減衰できるので、静電破壊電圧が７００Ｖまで向上したといえる。
【００９７】
ここで、共通入力端子パッドＩＮＰａｄ、制御端子Ｃｔｌ−１パッド、Ｃｔｌ−２パッド、出力端子ＯＵＴ１パッド、ＯＵＴ２パッドおよび両ＦＥＴの動作領域３１２を除くゲート電極の周端部の下にも、一点破線で示す如く周辺Ｎ＋型領域３５０が設けられている。周辺Ｎ＋型領域３５０は周端部だけでなく、各パッドおよび両ＦＥＴの動作領域を除くゲート電極３１７直下全面に設けられてもよい。これら周辺Ｎ＋型領域３５０は、ソースおよびドレイン領域形成と同時に形成されたものであり、これら周辺Ｎ＋型領域３５０および抵抗Ｒ１、Ｒ２が互いに隣接する部分の離間距離は４μｍとなっている。
【００９８】
つまり、これらの周辺Ｎ＋型領域３５０と抵抗Ｒ１、Ｒ２とを保護素子２００の両端子として、同一チップ内に複数接続することができる。保護素子２００の端子は、金属電極を介してボンディングパッドと接続しても良いし、ボンディングパッドと動作領域３１２とを接続する抵抗Ｒ１、Ｒ２などの配線そのものであっても良い。
【００９９】
図１０の例えばＦＥＴ１側では、抵抗Ｒ１を、共通入力端子パッドＩＮＰａｄの近傍と、出力端子パッドＯＵＴ１Ｐａｄの近傍を通るように配置している。これにより、ＦＥＴ１のゲート−ドレイン端子間、ゲート−ソース端子間の両方に保護素子２００が接続されたことになり、スイッチ回路装置の最低の静電破壊電圧を向上させることができる。
【０１００】
図１１によれば、制御端子Ｃｔｌ−１−出力端子ＯＵＴ１間および制御端子Ｃｔｌ−２−出力端子ＯＵＴ２間の静電破壊電圧は３３０Ｖである。静電破壊電圧を決めるメカニズムの詳細はまだ不明の部分が多く、この端子間において静電破壊電圧が従来より低減する理由は明らかでない。しかし、重要なポイントは、被保護素子全体の静電破壊電圧は、当該被保護素子の２端子間の組み合わせのうち、最も低い静電破壊電圧に支配されるため最低の静電破壊電圧値をどこまで上げることができるかである。
【０１０１】
本実施形態に於いては、従来最も低い静電破壊電圧であった共通入力端子ＩＮ−制御端子Ｃｔｌ−１間および共通入力端子ＩＮ−制御端子Ｃｔｌ−２間に保護素子を並列に接続することにより、静電破壊電圧を７００Ｖに向上することができる。
【０１０２】
加えて、制御端子Ｃｔｌ−１−出力端子ＯＵＴ１間および制御端子Ｃｔｌ−２−出力端子ＯＵＴ２間にも保護素子を接続することにより、従来の最低静電破壊電圧であった１４０Ｖが３３０Ｖに向上しており、スイッチ回路装置全体として、静電破壊電圧を向上できる効果がある。
【０１０３】
また、図１２に第３の実施形態を示す。図１２は、図１０の化合物半導体スイッチ回路装置のリバースコントロールタイプのロジックパターンの回路構成であり、制御端子Ｃｔｌ−１は、ＦＥＴ２のゲート電極に接続し、制御端子Ｃｔｌ−２はＦＥＴ１のゲート電極に接続する。
【０１０４】
このスイッチ回路のロジックでは、出力端子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１から遠い制御端子Ｃｔｌ−２に例えば３Ｖ、制御端子Ｃｔｌ−１に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには出力端子ＯＵＴ２から遠い制御端子Ｃｔｌ−１に３Ｖ、Ｃｔｌ−２に０Ｖのバイアス信号を印加している。
【０１０５】
このリバースコントロールタイプのスイッチ回路装置においては、入力端子ＩＮ−制御端子Ｃｔｌ−２間に保護素子２００を接続する。これにより、例えば接続前に８０Ｖと最も低い静電破壊電圧であった２端子間の静電破壊電圧を２７０Ｖまで向上することができる。
【０１０６】
また、図の如く、ＦＥＴ１のゲート−ドレイン端子間（Ｃｔｌ−２−ＩＮ間）、ＦＥＴ１のゲート−ソース間（Ｃｔｌ−２−ＯＵＴ１間）、ＦＥＴ２のゲート−ドレイン間（Ｃｔｌ−１−ＩＮ間）、ＦＥＴ２のゲート−ソース間（Ｃｔｌ−１−ＯＵＴ２間）に夫々保護素子２００を接続すると、従来８０Ｖであったスイッチ回路装置の最も低い静電破壊電圧を２７０Ｖに向上させることができる。
【０１０７】
この場合、共通入力端子パッドＩＮＰａｄはＦＥＴ１、ＦＥＴ２の２つのＦＥＴの共通パッドとなっており、各制御端子はそれぞれ遠い位置にあるＦＥＴと接続する。このため、一例であるが、その接続手段である抵抗Ｒ１、Ｒ２は、それぞれ入力端子パッドＩＮＰａｄにＬ字型で、４辺とも近接して配置される。つまり入力端子パッドＩＮＰａｄに沿って、２つの保護素子２００がそれぞれＬ字形状に接続した構造となっている。
【０１０８】
このように、複数の保護素子２００がそれぞれ、同一パッドの少なくとも１辺に添って配置されても良い。
【０１０９】
上述の実施形態に示す接続例は一例である。パッド同士が近接するような場合は、保護素子の両端子とも、パッドに直接接続するＮ＋領域とすることも可能である。すなわち、請求の範囲の記載によってのみ、規定されるものである。
【０１１０】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【０１１１】
第１に、静電破壊しやすい、ＰＮ接合又は、ショットキ接合を含むＦＥＴの特に弱い接合となる端子間に、高濃度領域―絶縁領域―高濃度領域からなる保護素子を並列接続することにより、外部より印加される静電エネルギーをバイパスさせることができる。これによりＦＥＴの動作領域に至る経路途中で保護素子により静電エネルギーが放電されるので、保護素子が接続された端子間に対応する動作領域上の電極間に至る静電エネルギーが減衰し、静電破壊からＦＥＴを保護することができる。
【０１１２】
第２に、保護素子は、高濃度領域―絶縁領域―高濃度領域からなり、ＰＮ接合を有さないため、保護素子自体の寄生容量が発生しない。被保護素子と同一基板で保護素子を作りこむことができ、寄生容量の増加をほとんど伴わず、従って高周波特性を劣化させずに、被保護素子の静電破壊を防ぐことができる。
【０１１３】
第３に被保護素子の端子と接続するパッドに近接して保護素子を接続することにより、静電エネルギーの印加直後に放電することができ、より静電破壊電圧の向上に寄与できる。
【０１１４】
第４に、被保護素子の端子から動作領域への経路途中に保護素子を接続することにより、最も効果的に、動作領域の静電破壊に弱い接合を静電破壊から保護できる。
【０１１５】
第５に、スイッチ回路装置においては、従来最も低い静電破壊電圧であった共通入力端子と制御端子間に保護素子を並列に接続することにより、共通入力端子―制御端子間の静電破壊電圧を大幅に向上することができる。
【０１１６】
第６に、スイッチ回路装置において制御端子−出力端子間にも保護素子を接続することにより、スイッチ回路装置全体の最低静電破壊電圧を向上できる効果がある。
【０１１７】
第７に、保護素子は、静電エネルギーを放電する面が、水平面となる保護ダイオードと異なり、垂直面になるため、チップ面積の増大をほとんど招くことなく、これを集積化することができるものである。
【図面の簡単な説明】
【図１】本発明を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）等価回路図である。
【図２】本発明を説明するための概略図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図６】本発明を説明するための平面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための（Ａ）平面図、（Ｂ）等価回路図である。
【図９】本発明を説明するための等価回路図である。
【図１０】本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図１１】本発明を説明するための特性図である。
【図１２】本発明を説明するための平面図である。
【図１３】従来技術を説明するための等価回路図である。
【図１４】従来技術を説明するための平面図である。
【図１５】従来技術を説明するための特性図である。
【符号の説明】
１００　　被保護素子
１０１　　基板
１０２　　動作層
１０３　　ソース領域
１０４　　ドレイン領域
１０５　　ゲート電極
１０６　　ソース電極
１０７　　ドレイン電極
１１２　　ゲート配線
１１３　　ソース配線
１１４　　ドレイン配線
１１５　　ダイオード
１２０　　配線
１２５　　絶縁化層
２００　　保護素子
２０１　　第１Ｎ＋型領域
２０２　　第２Ｎ＋型領域
２０３　　絶縁領域
２０３ａ　半絶縁領域
２０３ｂ　絶縁化領域
２０４　　金属電極
２０５　　絶縁膜
２０６　　金属層
３１２　　動作領域
３１３　　ソース電極
３１５　　ドレイン電極
３１７　　ゲート電極
３２０　　ゲート金属層
３３０　　パッド金属層
３５０　　周辺Ｎ＋型領域
Ｓ　　　　ソース端子
Ｄ　　　　ドレイン端子
Ｇ　　　　ゲート端子
ＳＰ　　　ソースパッド
ＤＰ　　　ドレインパッド
ＧＰ　　　ゲートパッド
ＩＮ　　　　共通入力端子
Ｃｔｌ−１　制御端子
Ｃｔｌ−２　制御端子
ＯＵＴ１　　出力端子
ＯＵＴ２　　出力端子
ＩＮＰａｄ　　共通入力端子パッド
Ｃｔｌ−１Ｐａｄ　制御端子パッド
Ｃｔｌ−２Ｐａｄ　制御端子パッド
ＯＵＴ１Ｐａｄ　　出力端子パッド
ＯＵＴ２Ｐａｄ　　出力端子パッド
【図１】
2004103786.tif 000003
【図２】
2004103786.tif 000004
【図３】
2004103786.tif 000005
【図４】
2004103786.tif 000006
【図５】
2004103786.tif 000007
【図６】
2004103786.tif 000008
【図７】
2004103786.tif 000009
【図８】
2004103786.tif 000010
【図９】
2004103786.tif 000011
【図１０】
2004103786.tif 000012
【図１１】
2004103786.tif 000013
【図１２】
2004103786.tif 000014
【図１３】
2004103786.tif 000015
【図１４】
2004103786.tif 000016
【図１５】
2004103786.tif 000017