(57)【要約】【課題】シェアードセンスアンプの両側のビット線不良を検出することが可能な半導体装置を提供する。【解決手段】タイミング回路１３は、一方の入力端子からビット線分離信号ＢＬＩｂを入力し、このビット線分離信号をメモリマット７に出力するタイミングを、他方の入力端子から入力される外部信号ＥＸＴＳＩＧによって制御する。このように、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。【選択図】　　　　図１
2004103121.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置される第１のメモリセル群、
前記第１のメモリセル群の行に対応して配置され、各々に対応の行のメモリセルが接続される第１のワード線群、および
前記第１のメモリセル群の列に対応して配置され、各々に対応の列のメモリセルが接続される第１のビット線対を含む第１のメモリセルアレイと、
行列状に配置される第２のメモリセル群、
前記第２のメモリセル群の行に対応して配置され、各々に対応の行のメモリセルが接続される第２のワード線群、および
前記第２のメモリセル群の列に対応して配置され、各々に対応の列のメモリセルが接続される第２のビット線対を含む第２のメモリセルアレイと、
前記第１、第２のビット線対に共有されるセンスアンプと、
前記第１、第２のビット線対の電位の初期化を行なうビット線イコライズ回路と、
前記第１のビット線対と前記センスアンプとの接続／分離状態を切替える第１の分離ゲート回路と、
前記第２のビット線対と前記センスアンプとの接続／分離状態を切替える第２の分離ゲート回路と、
前記第１または第２の分離ゲート回路による前記第１または第２のビット線対と前記センスアンプとの分離を、前記ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後に行なう制御回路とを備える、半導体装置。
【請求項２】
前記制御回路は、
前記第１または第２の分離ゲート回路による前記第１または第２のビット線対と前記センスアンプとの分離のタイミングが、前記ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後となるように外部信号によって制御するタイミング回路を含む、請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、
前記第１または第２の分離ゲート回路による前記第１または第２のビット線対と前記センスアンプとの分離と、前記ビット線イコライズ回路によるビット線イコライズ動作の解除との間に一定時間の遅延を設ける遅延回路を含む、請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、シェアードセンスアンプ構成を有する半導体装置に関する。
【０００２】
【従来の技術】
半導体装置、特にＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）では、メモリセルアレイの集積度向上のため、複数のメモリセルアレイにおける各ビット線対を共通のセンスアンプで共有するシェアードセンスアンプ構成であることが多い。
【０００３】
図５は、シェアードセンスアンプ構成を有する従来のＤＲＡＭの構成を示す概略ブロック図である。
【０００４】
まず、ＤＲＡＭ全体の構成および動作について説明する。図５を参照して、このＤＲＡＭは、内部電源電位（ｉｎｔＶＣＣ）発生回路１、クロック発生回路２、行および列アドレスバッファ３、行デコーダ４、冗長行デコーダ５、列デコーダ６、メモリマット７、入力バッファ１１および出力バッファ１２を備え、メモリマット７はメモリアレイ８、冗長メモリアレイ９およびセンスアンプ＋入出力制御回路１０を含む。
【０００５】
内部電源電位発生回路１は、外部から電源電位ＶＣＣおよび接地電位ＧＮＤを受け、外部電源電位ＶＣＣよりも低い内部電源電位ｉｎｔＶＣＣを生成してＤＲＡＭ全体に与える。内部電源電位ｉｎｔＶＣＣは、内部電源電位発生回路１内に設けられたヒューズ群によってチューニング可能となっている。クロック発生回路２は、外部から与えられる信号／ＲＡＳ，／ＣＡＳに基づいて所定の動作モードを選択し、ＤＲＡＭ全体を制御する。
【０００６】
行および列アドレスバッファ３は、外部から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）に基づいて行アドレス信号ＲＡ０〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉをそれぞれ行デコーダ４，５および列デコーダ６に与える。
【０００７】
メモリアレイ８は、行列状に配列され、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。各メモリセルは行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【０００８】
行デコーダ４は、行および列アドレスバッファ３から与えられた行アドレス信号ＲＡ０〜ＲＡｉに応答して、メモリアレイ８の行アドレスを指定する。冗長行デコーダ５内には、メモリアレイ８のうちの不良なメモリセルを含む行アドレス、およびその行アドレスと置換される冗長メモリアレイ９の行アドレスをプログラムするためのヒューズ群が設けられている。ヒューズ群によってプログラムされた不良な行アドレスに対応する行アドレス信号ＲＡ０〜ＲＡｉが入力された場合は、行デコーダ４はその行アドレスを指定せず、冗長行デコーダ５はその行アドレスの代わりにプログラムされた冗長メモリアレイ９の行アドレスを指定する。すなわち、メモリアレイ８内の不良メモリセルを含む不良メモリセル行は、冗長メモリアレイ９の正常なメモリセル行と置換される。
【０００９】
列デコーダ６は、行および列アドレスバッファ３から与えられた列アドレス信号ＣＡ０〜ＣＡｉに応答して、メモリアレイ８の列アドレスを指定する。センスアンプ＋入出力制御回路１０は、行デコーダ４（または冗長行デコーダ５）および列デコーダ６によって指定されたアドレスのメモリセルをデータ入出力線対ＩＯＰの一方端に接続する。データ入出力線対ＩＯＰの他方端は、入力バッファ１１および出力バッファ１２に接続される。入力バッファ１１は、書込モード時に、外部から与えられる信号／ＷＥに応答して、外部からＤＱｊ端子（ただし、ｊは自然数である）を通じて入力されたデータＤｊをデータ入出力線対ＩＯＰを介して選択されたメモリセルに与える。出力バッファ１２は、読出モード時に、外部から入力される信号／ＯＥに応答して、選択されたメモリセルからの読出データＱｊをＤＱｊ端子を通じて外部に出力する。
【００１０】
図６は、図５に示したシェアードセンスアンプ構成を有する従来のＤＲＡＭにおけるメモリマット７の回路構成を示した回路図である。ただし、説明に直接関係しない一部の構成要素は省略されている。
【００１１】
図６に示すように、メモリマット７は、センスアンプ１００と、ＮチャネルＭＯＳトランジスタ１０１〜１０４と、ビット線イコライザ１０８と、図示しない一方のメモリセルアレイ（以下、メモリセルアレイａと称する）の一部を構成するメモリセル１０９，１１０と、図示しない他方のメモリセルアレイ（以下、メモリセルアレイｂと称する）の一部を構成するメモリセル１１１，１１２とを備える。
【００１２】
センスアンプ１００は、メモリセルアレイａ側のビット線対ＺＢＬａ，ＢＬａと、メモリセルアレイｂ側のビット線対ＺＢＬｂ，ＢＬｂとの間に接続され、センスアンプ活性化信号Ｓ０Ｎ，ＺＳ０Ｐに応じて、メモリセルからビット線に呼び出されるデータ信号の電位差を電源電位Ｖｃｃに増幅する。
【００１３】
ＮチャネルＭＯＳトランジスタ１０１，１０２は、ビット線分離信号ＢＬＩａに応じて、ビット線対ＺＢＬａ，ＢＬａとセンスアンプ１００とを電気的に接続／分離する。ＮチャネルＭＯＳトランジスタ１０３，１０４は、ビット線分離信号ＢＬＩｂに応じて、ビット線対ＺＢＬｂ，ＢＬｂとセンスアンプ１００とを電気的に接続／分離する。
【００１４】
ビット線イコライザ１０８は、ＮチャネルＭＯＳトランジスタ１０５，１０６，１０７を含む。ＮチャネルＭＯＳトランジスタ１０５，１０６は、ビット線イコライズ信号ＢＬＥＱに応じて導通し、ビット線対ＺＢＬａ，ＢＬａをビット線電位ＶＢＬに結合する。ＮチャネルＭＯＳトランジスタ１０７は、同じくビット線イコライズ信号ＢＬＥＱに応じて導通し、ビット線対ＺＢＬａ（ＺＢＬｂを含む）とＢＬａ（ＢＬｂを含む）とを接続する。すなわち、ビット線イコライザ１０８は、ビット線イコライズ信号ＢＬＥＱに応じて、ビット線対ＺＢＬａ，ＢＬａおよびビット線対ＺＢＬｂ，ＢＬｂの電位をビット線電位ＶＢＬ（＝Ｖｃｃ／２）にイコライズする。
【００１５】
メモリセル１０９〜１１２は、ワード線ＷＬａ＋１，ＷＬａ，ＷＬｂ，ＷＬｂ＋１によってそれぞれ選択され、メモリセル１０９，１１０はビット線ＢＬａを通じて、メモリセル１１１，１１２はビット線ＢＬｂを通じて、それぞれデータ信号が呼び出される。なお、メモリセル１０９〜１１２は、一端がセルプレート電位ＶＣＰに固定された情報記憶用のキャパシタとアクセス用のＮチャネルＭＯＳトランジスタとをそれぞれ含む周知の構造である。図６において、メモリセルアレイｂ側のワード線ＷＬｂとビット線ＢＬｂとは電気的にショートしているものとする。
【００１６】
図７は、メモリセルアレイａに含まれるメモリセル１１０をセンスアンプ１００によってセンスする動作を説明するためのタイミング図である。なお、このときメモリセル１１０にはＨレベルが書き込まれているものとする。
【００１７】
時刻ｔ１において、行アドレスストローブ信号ＺＲＡＳがＨレベルからＬレベルになると、それを受けて、時刻ｔ２において、ビット線イコライズ信号ＢＬＥＱがＨレベルからＬレベルとなる。ビット線イコライズ信号ＢＬＥＱがＬレベルとなることによって、それまでビット線電位ＶＢＬ（＝Ｖｃｃ／２）にイコライズされていたビット線対ＺＢＬａ，ＢＬａのイコライズが解除される。
【００１８】
ビット線イコライズ信号ＢＬＥＱのＬレベルを受けて、時刻ｔ３において、ビット線分離信号ＢＬＩｂがＨレベルからＬレベルとなる。ビット線分離信号ＢＬＩｂがＬレベルとなることによってビット線対ＺＢＬｂ，ＢＬｂとセンスアンプ１００とが電気的に分離されるので、ワード線ＷＬｂとビット線ＢＬｂとのショートの影響がメモリセルアレイａ側に伝達しない。なお、ビット線分離信号ＢＬＩａはＨレベルを維持しているので、ビット線対ＺＢＬａ，ＢＬａとセンスアンプ１００とは常に電気的に接続した状態にある。
【００１９】
ビット線分離信号ＢＬＩｂのＬレベルを受けて、時刻ｔ４において、ワード線ＷＬａがＬレベルからＨレベルに活性化される。ワード線ＷＬａが活性化されることによってメモリセル１１０が選択され、メモリセル１１０から読み出されたデータ信号を受けてビット線ＢＬａの電位が上昇する。
【００２０】
一方、ワード線ＷＬａが活性化されることによって、時刻ｔ５にセンスアンプ活性化信号Ｓ０ＮがＬレベルからＨレベルに、時刻ｔ６にセンスアンプ活性化信号ＺＳ０ＰがＨレベルからＬレベルに、それぞれ活性化される。これによりセンスアンプ１００が活性化され、メモリセル１１０から読み出されたデータ信号によるビット線対ＢＬａ，ＺＢＬａ間の電位差が電源電位Ｖｃｃに増幅される。こうしてビット線対ＢＬａ，ＺＢＬａは、メモリセル１１０から読み出されたデータ信号がそのまま増幅されて、それぞれＨレベル，Ｌレベルとなる。
【００２１】
このように、シェアードセンスアンプ構成を有する従来のＤＲＡＭは、メモリセルアレイｂ側にワード線ＷＬｂとビット線ＢＬｂとのショートが存在しても、その度合いが大きくなければメモリセルアレイａ側には影響が伝達しない。したがって、従来のＤＲＡＭで、テストによりビット線不良が検出されるのは、ショートの存在するメモリセルアレイｂ側のみで、メモリセルアレイａ側ではビット線不良は検出されなかった。
【００２２】
そのため、ビット線不良の救済がメモリセルアレイ単位で行なわれる場合、不良の存在するメモリセルアレイｂ側のビット線のみがスペアコラムによって置換され、メモリセルアレイａ側のビット線はスペアコラムによって置換されないままだった。
【００２３】
【発明が解決しようとする課題】
しかしながら、当該テスト時のバーンイン等による電気的ストレスによってワード線ＷＬｂとビット線ＢＬｂとのショートの度合いが悪化すると、ビット線電位ＶＢＬが接地レベルへ引かれ、Ｖｃｃ／２より低くなる。
【００２４】
このようにビット線レベルが低下した状態で、メモリセルアレイａ側のメモリセルから呼び出されたデータ信号をセンスすることによって、スペアコラムによって置換されなかったメモリセルアレイａ側のメモリセルのＬレベルに対するセンスマージンが減少し、不良が発生するという問題があった。
【００２５】
それゆえに、この発明の目的は、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能な半導体装置を提供することである。
【００２６】
【課題を解決するための手段】
この発明による半導体装置は、第１のメモリセルアレイと第２のメモリセルアレイとを備える。第１のメモリセルアレイは、行列状に配置される第１のメモリセル群、第１のメモリセル群の行に対応して配置され、各々に対応の行のメモリセルが接続される第１のワード線群、および第１のメモリセル群の列に対応して配置され、各々に対応の列のメモリセルが接続される第１のビット線対を含む。第２のメモリセルアレイは、行列状に配置される第２のメモリセル群、第２のメモリセル群の行に対応して配置され、各々に対応の行のメモリセルが接続される第２のワード線群、および第２のメモリセル群の列に対応して配置され、各々に対応の列のメモリセルが接続される第２のビット線対を含む。さらに、この発明による半導体装置は、第１、第２のビット線対に共有されるセンスアンプと、第１、第２のビット線対の電位の初期化を行なうビット線イコライズ回路と、第１のビット線対とセンスアンプとの接続／分離状態を切替える第１の分離ゲート回路と、第２のビット線対とセンスアンプとの接続／分離状態を切替える第２の分離ゲート回路と、第１または第２の分離ゲート回路による第１または第２のビット線対とセンスアンプとの分離を、ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後に行なう制御回路とを備える。
【００２７】
好ましくは、制御回路は、第１または第２の分離ゲート回路による第１または第２のビット線対とセンスアンプとの分離のタイミングが、ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後となるように外部信号によって制御するタイミング回路を含む。
【００２８】
より好ましくは、制御回路は、第１または第２の分離ゲート回路による第１または第２のビット線対とセンスアンプとの分離と、ビット線イコライズ回路によるビット線イコライズ動作の解除との間に一定時間の遅延を設ける遅延回路を含む。
【００２９】
したがって、この発明によれば、分離ゲート回路によるビット線対とセンスアンプとの分離を、ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後に行なうことにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【００３０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００３１】
［実施の形態１］
図１は、シェアードセンスアンプ構成を有する実施の形態１のＤＲＡＭの構成を示す概略ブロック図である。
【００３２】
図１に示す実施の形態１のＤＲＡＭは、図５に示した従来のＤＲＡＭに、ビット線分離信号の動作タイミングを外部信号によって制御するタイミング回路１３を付加した構成となっている。なお、実施の形態１のＤＲＡＭにおけるメモリマット７の回路構成は図６と同様であり、ここでは図示および説明を繰り返さない。
【００３３】
タイミング回路１３は、一方の入力端子からビット線分離信号を入力し、このビット線分離信号をメモリマット７に出力するタイミングを、他方の入力端子から入力される外部信号ＥＸＴＳＩＧ（たとえば、ＳＤＲ　ＤＲＡＭ（Ｓｉｎｇｌｅ　Ｄａｔａ　Ｒａｔｅ　ＤＲＡＭ）における外部行アドレスストローブ信号ＥＸＴＺＲＡＳ）によって制御する。
【００３４】
なお、図１ではビット線分離信号としてＢＬＩｂが記されているが、これは後の図２での説明に合わせたものであり、ＢＬＩａであってもよい。また、クロック信号発生回路２からメモリマット７に入力される信号はビット線分離信号には限られないが、ここでは便宜のため詳細な図示を省略している。
【００３５】
図２は、図６を参照して、実施の形態１においてメモリセルアレイａに含まれるメモリセル１１０をセンスアンプ１００によってセンスする動作を説明するためのタイミング図である。なお、このときメモリセル１１０にはＨレベルが書き込まれているものとする。
【００３６】
時刻ｔ１において、行アドレスストローブ信号ＺＲＡＳがＨレベルからＬレベルになると、それを受けて、時刻ｔ２において、ビット線イコライズ信号ＢＬＥＱがＨレベルからＬレベルとなる。ビット線イコライズ信号ＢＬＥＱがＬレベルとなることによって、それまでビット線電位ＶＢＬ（＝Ｖｃｃ／２）にイコライズされていたビット線対ＺＢＬａ，ＢＬａのイコライズが解除される。
【００３７】
ビット線対ＺＢＬａ，ＢＬａのイコライズが解除された後も、時刻ｔ４まではビット線分離信号ＢＬＩｂがＨレベルのままなので、ワード線ＷＬｂとビット線ＢＬｂとのショートの影響により、ビット線ＢＬａのレベルが時刻ｔ２からｔ４にかけて徐々に低下する。
【００３８】
一方、時刻ｔ３において、外部信号ＥＸＴＳＩＧがＬレベルからＨレベルになると、それを受けて、時刻ｔ４において、ビット線分離信号ＢＬＩｂがＨレベルからＬレベルとなる。
【００３９】
ビット線分離信号ＢＬＩｂがＬレベルとなることによってビット線対ＺＢＬｂ，ＢＬｂとセンスアンプ１００とが電気的に分離されるので、それまでワード線ＷＬｂとビット線ＢＬｂとのショートの影響により徐々に低下していたビット線ＢＬａのレベルが安定する。なお、ビット線分離信号ＢＬＩａはＨレベルを維持しているので、ビット線対ＺＢＬａ，ＢＬａとセンスアンプ１００とは常に電気的に接続した状態にある。
【００４０】
ビット線分離信号ＢＬＩｂのＬレベルを受けて、時刻ｔ５において、ワード線ＷＬａがＬレベルからＨレベルに活性化される。ワード線ＷＬａが活性化されることによってメモリセル１１０が選択され、メモリセル１１０から読み出されたデータ信号を受けてビット線ＢＬａの電位が上昇する。しかしながら、ビット線ＢＬａのレベルが時刻ｔ２からｔ４にかけて徐々に低下した影響により、ビット線ＢＬａの電位上昇後もなお、ビット線ＢＬａの電位よりビット線ＺＢＬａの電位の方が高い。
【００４１】
一方、ワード線ＷＬａが活性化されることによって、時刻ｔ６にセンスアンプ活性化信号Ｓ０ＮがＬレベルからＨレベルに、時刻ｔ７にセンスアンプ活性化信号ＺＳ０ＰがＨレベルからＬレベルに、それぞれ活性化される。これによりセンスアンプ１００が活性化されるが、ビット線ＢＬａの電位よりビット線ＺＢＬａの電位の方が高いので、ビット線対ＺＢＬａ，ＢＬａ間の電位差はメモリセル１１０から読み出されたデータ信号とは逆極性で電源電位Ｖｃｃに増幅される。こうしてビット線対ＢＬａ，ＺＢＬａは、メモリセル１１０から呼び出されたデータ信号とは逆極性で増幅されて、それぞれＬレベル，Ｈレベルとなる。
【００４２】
このように、実施の形態１のＤＲＡＭは、メモリセルアレイｂ側にワード線ＷＬｂとビット線ＢＬｂとのショートが存在すると、メモリセルアレイａ側にもその影響が伝達する。したがって、実施の形態１のＤＲＡＭは、ショートの存在するメモリセルアレイｂ側のみならず、メモリセルアレイａ側でもテストによってビット線不良が検出される。
【００４３】
以上のように、実施の形態１によれば、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【００４４】
［実施の形態２］
図３は、シェアードセンスアンプ構成を有する実施の形態２のＤＲＡＭの構成を示す概略ブロック図である。
【００４５】
図３に示す実施の形態２のＤＲＡＭは、図５に示した従来のＤＲＡＭに、ビット線分離信号を遅延させる内部遅延回路１４を付加した構成となっている。なお、実施の形態２のＤＲＡＭにおけるメモリマット７の回路構成は図６と同様であり、ここでは図示および説明を繰り返さない。
【００４６】
内部遅延回路１４は、特殊テストモードエントリ時において、入力端子から入力されるビット線分離信号を遅延させ、メモリマット７に出力する。
【００４７】
なお、図３ではビット線分離信号としてＢＬＩｂが記されているが、これは後の図４での説明に合わせたものであり、ＢＬＩａであってもよい。また、クロック信号発生回路２からメモリマット７に入力される信号はビット線分離信号には限られないが、ここでは便宜のため詳細な図示を省略している。
【００４８】
図４は、図６を参照して、実施の形態２においてメモリセルアレイａに含まれるメモリセル１１０をセンスアンプ１００によってセンスする動作を説明するためのタイミング図である。なお、このときメモリセル１１０にはＨレベルが書き込まれているものとする。
【００４９】
時刻ｔ１において、行アドレスストローブ信号ＺＲＡＳがＨレベルからＬレベルになると、それを受けて、時刻ｔ２において、ビット線イコライズ信号ＢＬＥＱがＨレベルからＬレベルとなる。ビット線イコライズ信号ＢＬＥＱがＬレベルとなることによって、それまでビット線電位ＶＢＬ（＝Ｖｃｃ／２）にイコライズされていたビット線対ＺＢＬａ，ＢＬａのイコライズが解除される。
【００５０】
ビット線対ＺＢＬａ，ＢＬａのイコライズが解除された後も、時刻ｔ４まではビット線分離信号ＢＬＩｂがＨレベルのままなので、ワード線ＷＬｂとビット線ＢＬｂとのショートの影響により、ビット線ＢＬａのレベルが時刻ｔ２からｔ３にかけて徐々に低下する。
【００５１】
一方、内部遅延回路１４の働きにより、ビット線イコライズ信号ＢＬＥＱが時刻ｔ２に立ち下がってから一定時間後の時刻ｔ３に、ビット線分離信号ＢＬＩｂがＨレベルからＬレベルとなる。
【００５２】
ビット線分離信号ＢＬＩｂがＬレベルとなることによってビット線対ＺＢＬｂ，ＢＬｂとセンスアンプ１００とが電気的に分離されるので、それまでワード線ＷＬｂとビット線ＢＬｂとのショートの影響により徐々に低下していたビット線ＢＬａのレベルが安定する。なお、ビット線分離信号ＢＬＩａはＨレベルを維持しているので、ビット線対ＺＢＬａ，ＢＬａとセンスアンプ１００とは常に電気的に接続した状態にある。
【００５３】
ビット線分離信号ＢＬＩｂのＬレベルを受けて、時刻ｔ５において、ワード線ＷＬａがＬレベルからＨレベルに活性化される。ワード線ＷＬａが活性化されることによってメモリセル１１０が選択され、メモリセル１１０から読み出されたデータ信号を受けてビット線ＢＬａの電位が上昇する。しかしながら、ビット線ＢＬａのレベルが時刻ｔ２からｔ３にかけて徐々に低下した影響により、ビット線ＢＬａの電位上昇後もなお、ビット線ＢＬａの電位よりビット線ＺＢＬａの電位の方が高い。
【００５４】
一方、ワード線ＷＬａが活性化されることによって、時刻ｔ５にセンスアンプ活性化信号Ｓ０ＮがＬレベルからＨレベルに、時刻ｔ６にセンスアンプ活性化信号ＺＳ０ＰがＨレベルからＬレベルに、それぞれ活性化される。これによりセンスアンプ２６が活性化されるが、ビット線ＢＬａの電位よりビット線ＺＢＬａの電位の方が高いので、ビット線対ＺＢＬａ，ＢＬａ間の電位差はメモリセル３６から呼び出されたデータ信号とは逆極性で電源電位Ｖｃｃに増幅される。こうしてビット線対ＢＬａ，ＺＢＬａは、メモリセル１１０から読み出されたデータ信号とは逆極性で増幅されて、それぞれＬレベル，Ｈレベルとなる。
【００５５】
このように、実施の形態２のＤＲＡＭは、メモリセルアレイｂ側にワード線ＷＬｂとビット線ＢＬｂとのショートが存在すると、メモリセルアレイａ側にも影響が伝達する。したがって、実施の形態２のＤＲＡＭは、ショートの存在するメモリセルアレイｂ側のみならず、メモリセルアレイａ側でもテストによりビット線不良が検出される。
【００５６】
以上のように、実施の形態２によれば、ビット線分離信号を内部遅延回路によって遅延させることにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５８】
【発明の効果】
以上のように、この発明によれば、分離ゲート回路によるビット線対とセンスアンプとの分離を、ビット線イコライズ回路によるビット線イコライズ動作の解除から一定時間後に行なうことにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。
【図面の簡単な説明】
【図１】シェアードセンスアンプ構成を有する実施の形態１のＤＲＡＭの構成を示す概略ブロック図である。
【図２】実施の形態１においてメモリセルアレイａに含まれるメモリセル１１０をセンスアンプ１００によってセンスする動作を説明するためのタイミング図である。
【図３】シェアードセンスアンプ構成を有する実施の形態２のＤＲＡＭの構成を示す概略ブロック図である。
【図４】実施の形態２においてメモリセルアレイａに含まれるメモリセル１１０をセンスアンプ１００によってセンスする動作を説明するためのタイミング図である。
【図５】シェアードセンスアンプ構成を有する従来のＤＲＡＭの構成を示す概略ブロック図である。
【図６】図５に示したシェアードセンスアンプ構成を有する従来のＤＲＡＭにおけるメモリマット７の回路構成を示した回路図である。
【図７】メモリセルアレイａに含まれるメモリセル１１０をセンスアンプ１００によってセンスする動作を説明するためのタイミング図である。
【符号の説明】
１　内部電源電位発生回路、２　クロック発生回路、３　行および列アドレスバッファ、４　行デコーダ、５　冗長行デコーダ、６　列デコーダ、７　メモリマット、８　メモリアレイ、９　冗長メモリアレイ、１０　センスアンプ＋入出力制御回路、１１　入力バッファ、１２　出力バッファ、１３　タイミング回路、１４　内部遅延回路、ＺＢＬａ，ＢＬａ，ＺＢＬｂ，ＢＬｂ　ビット線、ＷＬａ＋１，ＷＬａ，ＷＬｂ，ＷＬｂ＋１　ワード線、１００　センスアンプ、１０１〜１０７　ＮチャネルＭＯＳトランジスタ、１０８　ビット線イコライザ、１０９〜１１２　メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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