(57)【要約】【課題】負荷に複数の電源装置が並列に接続された場合に、電力損失を従来に比べて小さくでき、しかもユーザの負担を軽減できる電源回路を提供する。【解決手段】変圧回路２６と、ＤＣ出力端子７，８との間の電源供給ライン４０，４１上に入出力制御回路２３が設けられている。入出力制御回路２３は、電力供給時に前記電源供給ライン４１上に電流が流れる向きを順方向として、電源供給ライン４１上に配設されたダイオードＣＲ４と、電力供給ライン４１上にダイオードＣＲ４に対して並列に接続され、冗長運転信号端子９の接続の有無に応じて、接続状態および非接続状態の何れか一方の状態になるトランジスタＱ２とを有する。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
変圧回路と、
前記変圧回路と電力供給端子との間に介在する電源供給ライン上に設けられた電子回路と
を有し、
前記電子回路は、
電力供給時に前記電源供給ライン上に電流が流れる向きを順方向として、前記電源供給ライン上に配設されたダイオードと、
前記電力供給ライン上に前記ダイオードに対して並列に接続され、前記電力供給端子の電位に応じて、接続状態および非接続状態の何れか一方の状態になる接続手段と
を有する
電源回路。
【請求項２】
前記接続手段は、前記電力供給端子の電位が所定の電位以下の場合に前記接続状態になり、前記電力供給端子の電位が所定の電位を越える場合に前記非接続状態になる
請求項１に記載の電源回路。
【請求項３】
電力供給側と電力被供給側との間に介在する電源供給ライン上に設けられた電子回路であって、
電力供給時に前記電源供給ライン上に電流が流れる向きを順方向として、前記電源供給ライン上に配設されたダイオードと、
前記電力供給ライン上に前記ダイオードに対して並列に接続され、前記電力被供給側の電位に応じて、接続状態および非接続状態の何れか一方の状態になる接続手段と
を有する
電子回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、レギュレータ回路などの電源回路および電子回路に関する。
【０００２】
【従来の技術】
例えば、通信用レーダなどの動作に高い信頼性が要求される負荷に電力を供給する電源回路は、例えば、図５に示すように、複数の電源回路８０ａ，８０ｂを並列に接続し、一方の電源回路の動作に問題が生じた場合でも、他方の電源回路によって負荷８１に適切に電力が供給されるようになっている。
ところで、従来の電源回路の構成は、図５に示すように、並列に接続されることを前提としていない。
そのため、電源回路あるいは負荷に何らかのトラブルが生じて一方の電源回路が供給する電流が他方の電源回路に逆向きに流入することを防止するために、電源回路８０ａ，８０ｂと負荷との間の電源供給ライン上に、電源供給時に電流が流れる向きにダイオード８２ａ，８２ｂを配設する必要がある。従来では、当該ダイオード８２ａ，８２ｂの配設をユーザが行なっている。
【非特許文献１】
守本祐作著「直流安定化電源の基礎知識」昭和５３年６月２５日発行Ｐ１４１
【０００３】
【発明が解決しようとする課題】
しかしながら、上述した従来の電源回路では、ユーザがダイオード８２ａ，８２ｂを配設する必要があり、負担が大きいという問題がある。
また、電源回路を単体で動作させる場合に、ダイオードによる電力損失を低くしたいという要請がある。
【０００４】
本発明はかかる事情に鑑みてなされたものであり、負荷に複数の電源回路が並列に接続する場合のユーザの負担を軽減できると共に、単体で動作させる場合に、電力損失を軽減できる電源回路および電子回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記の目的を達成するため、第１の発明の電源回路は、変圧回路と、前記変圧回路と電力供給端子との間に介在する電源供給ライン上に設けられた電子回路とを有し、前記電子回路は、電力供給時に前記電源供給ライン上に電流が流れる向きを順方向として、前記電源供給ライン上に配設されたダイオードと、前記電力供給ライン上に前記ダイオードに対して並列に接続され、前記電力供給端子の電位に応じて、接続状態および非接続状態の何れか一方の状態になる接続手段とを有する。
【０００６】
第１の発明の電源回路の動作は以下のようになる。
電力供給端子の電位に応じて接続手段が接続状態になると、電源供給ラインを流れる電流が接続手段を介して電源供給端子を介して出力または入力される。
これにより、ダイオードに流れる電流が抑制され、ダイオードによる電力消費を小さくできる。
一方、電力供給端子の電位に応じて接続手段が非接続状態になると、電源供給ラインを流れる電流がダイオードを介して電源供給端子から入力または出力される。
これにより、複数の電源回路を並列に接続した場合に、他の電源回路からの電流が電源回路内に逆流して流れ込むことを回避できる。
【０００７】
また、第１の発明の電源回路は、好ましくは、前記接続手段は、前記電力供給端子の電位が所定の電位以下の場合に前記接続状態になり、前記電力供給端子の電位が所定の電位を越える場合に前記非接続状態になる。
【０００８】
第２の発明の電子回路は、電力供給側と電力被供給側との間に介在する電源供給ライン上に設けられた電子回路であって、電力供給時に前記電源供給ライン上に電流が流れる向きを順方向として、前記電源供給ライン上に配設されたダイオードと、前記電力供給ライン上に前記ダイオードに対して並列に接続され、前記電力被供給側の電位に応じて、接続状態および非接続状態の何れか一方の状態になる接続手段とを有する。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態に係わる電源回路を説明する。
図１は、本実施形態の電源回路１の回路図である。
図１に示すように、電源回路１は、例えば、１次回路２１、２次回路２２、入出力制御回路２３、ＰＷＭ制御回路２４およびＣＰＵ２５を有する。
図１において、変圧回路２６が本発明の変圧回路に対応し、電源供給ライン４０，４１が本発明の電源供給ラインに対応し、入出力制御回路２３が本発明の電子回路に対応し、ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）Ｑ２が本発明の接続手段に対応し、ダイオードＣＲ４が本発明のダイオードに対応し、ＤＣ出力端子７が本発明の電源供給端子に対応している。
【００１０】
〔１次回路２１〕
１次回路２１は、ＤＣ入力端子２，３、変圧回路２６を構成する１次巻線４、ＦＥＴＱ１、ダイオードＣＲ１を有する。
ＤＣ入力端子２は、１次巻線４の例えば中間位置に接続されている。
ＡＣ入力端子３は、ダイオードＣＲ１のアノードおよびＦＥＴＱ１のソースに接続されている。
ＤＣ入力端子２と３との間には、直流電圧ＶＩＮが供給される。
ダイオードＣＲ１のカソードは、１次巻線４の一端部に接続されている。
１次巻線４の他端部は、ＦＥＴＱ１のドレインに接続されている。
ＦＥＴＱ１のゲートには、ＰＷＭ制御回路２４から所定のパルス幅のパルス信号が印加される。
ＦＥＴＱ１は、例えば、ＮチャンネルのＭＯＳＦＥＴであり、ＰＷＭ制御回路２４からゲートに印加されたパルス信号に応じて、ドレイン・ソース間を接続状態および非接続状態に交互に切り換え、直流電流を交流パルス電流に変換する。当該交流パルス電流は、１次巻線４に供給される。
なお、ＡＣ入力とする場合には、１次回路２１の前段にブリッジ整流回路を配設し、当該ブリッジ整流回路から出力された直流電圧ＶＩＮをＤＣ入力端子２と３との間に供給する。
【００１１】
〔２次回路２２〕
２次回路２２は、例えば、変圧回路２６を構成する２次巻線６、ダイオードＣＲ２、コイルＬ、ダイオードＣＲ３、コンデンサＣ１を有する。
２次巻線６の一端は、ダイオードＣＲ２のアノードに接続されている。
ダイオードＣＲ２のカソードは、コイルＬの一端部およびダイオードＣＲ３のカソードに接続されている。
コイルＬの他端部は、コンデンサＣ１の一端部、電源供給ライン４０に接続されている。
電源供給ライン４０の端部には、ＤＣ出力端子７が設けられている。
コンデンサＣ１の他端部は、ダイオードＣＲ３のアノード、２次巻線６の他端部、並びに電源供給ライン４１に接続されている。電源供給ライン４１の端部には、−側のＤＣ出力端子８が設けられている。
ここで、ダイオードＣＲ２，ＣＲ３は、整流回路として機能する。
また、コイルＬとコンデンサＣ１は、平滑化回路として機能する。
２次回路２２は、コンデンサＣ１の両端部の間に、直流電圧を発生させる。
【００１２】
〔入出力制御回路２３〕
入出力制御回路２３は、例えば、コンデンサＣ２、抵抗Ｒ１、フォトカプラＰＣ１、抵抗Ｒ２、ＦＥＴＱ２、ツェナダイオードＣＲ２、抵抗Ｒ３、ダイオードＣＲ４を有する。
入出力制御回路２３は、電源供給ライン４０，４１上に設けられている。
【００１３】
冗長運転信号端子３１は、コンデンサＣ２の一端部に接続されている。
冗長運転信号端子３１には、ＣＰＵ２５から０Ｖ（オン）または５Ｖ（オフ）の何れかの電位を示すオン／オフ信号Ｓ２５ｂが印加される。
端子３２は、抵抗Ｒ１の一端部に接続されており、５Ｖに保持されている。
抵抗Ｒ１の他端部は、コンデンサＣ２の他端部およびフォトカプラＰＣ１のフォトダイオードのアノードに接続されている。
フォトカプラＰＣ１のフォトダイオードのカソードは、コンデンサＣ２の一端部に接続されている。
【００１４】
端子３３は抵抗Ｒ２の一端部に接続され、抵抗Ｒ２の他端部はフォトカプラＰＣ１のコレクタに接続されている。端子３３には、１２Ｖの電位が印加されている。
フォトカプラＰＣ１のエミッタは、ＦＥＴＱ２のゲート、ツェナダイオードＣＲ２のカソード、並びに抵抗Ｒ３の一端部に接続されている。
抵抗Ｒ３の他端部およびツェナダイオードＣＲ２のアノードは、ＦＥＴＱ２のソース、ダイオードＣＲ４のアノードおよびＤＣ出力端子８に接続されている。
ツェナダイオードＣＲ２および抵抗Ｒ３は、ＦＥＴＱ２のゲート保護用回路として機能する。
ＦＥＴＱ２のドレインおよびダイオードＣＲ４のカソードは、コンデンサＣ１の他端部、ダイオードＣＲ３のアノードおよび２次巻線６の他端部に接続されている。
【００１５】
入出力制御回路２３では、電源回路１が単体で用いられる場合（冗長動作を行なわない場合）に、ＣＰＵ２５から０Ｖのオン／オフ信号Ｓ２５ｂが冗長運転信号端子３１に印加される。
これにより、端子３２から冗長運転信号端子３１に向けて電流が流れ、フォトカプラＰＣ１のフォトダイオードが発光し、フォトカプラＰＣ１のフォトＦＥＴが接続状態になる。
そのため、ＮチャンネルのＭＯＳＦＥＴであるＦＥＴＱ１のソース・ドレイン間が接続状態になり、−側のＤＣ出力端子８から流入した電流が、ＦＥＴＱ２のドレイン・ソース間を流れて、２次回路２２に流入する。
これにより、ダイオードＣＲ４による消費電力を小さくできる。
【００１６】
また、入出力制御回路２３では、電源回路１が他の電源回路と並列に接続されて用いられる場合に（冗長動作を行なう場合）、ＣＰＵ２５から５Ｖのオン／オフ信号Ｓ２５ｂが冗長運転信号端子３１に印加される。
そのため、フォトカプラＰＣ１のフォトダイオードには電流が流れず、当該フォトダイオードは発光しない。その結果、フォトカプラＰＣ１のフォトＦＥＴは非接続状態になる。
これにより、ＮチャンネルのＭＯＳＦＥＴであるＦＥＴＱ２のソース・ドレイン間が非接続状態になり、−側のＤＣ出力端子８から流入した電流が、ダイオードＣＲ４を介して２次回路２２に流入する。
この場合に、ダイオードＣＲ４は、他の電源回路のダイオードと共にＯＲダイオードとして機能する。
【００１７】
〔ＰＷＭ制御回路２４〕
ＰＷＭ制御回路２４は、ＤＣ出力端子７の電位を監視し、その監視結果に基づいて、ＦＥＴＱ１のゲートに所定のパルス幅のパルス信号を印加する。
ＰＷＭ制御回路２４は、制御信号Ｓ２５ａに基づいて、ＤＣ出力端子７の出力電圧をオン／オフさせる。
〔ＣＰＵ２５〕
ＣＰＵ２５は、例えば、ＤＣ出力端子７の電位を監視し、その監視結果に基づいて、電源回路１が単体で用いられると判断した場合に、０Ｖのオン／オフ信号Ｓ２５ｂを冗長運転信号端子３１に印加し、電源回路１が他の電源回路と並列に接続されて用いられると判断した場合に、５Ｖのオン／オフ信号Ｓ２５ｂを冗長運転信号端子３１に印加する。
具体的には、ＣＰＵ２５は、冗長運転信号端子９が他の電源回路に接続されていないことを検出した場合に、電源回路１が単体で用いられると判断し、冗長運転信号端子９が他の電源回路に接続されていることを検出した場合に、電源回路１が他の電源回路と並列接続されていると判断する。
また、ＣＰＵ２５は、ＤＣ出力端子７の出力電圧をオン／オフさせる制御信号Ｓ２５ａをＰＷＭ制御回路２４に出力する。
【００１８】
以下、図１に示す電源回路１の動作例を説明する。
〔第１の動作例〕
当該動作例では、電源回路１が単体で動作を行なう場合について説明する。
この場合には、ＣＰＵ２５が、冗長運転信号端子９への他の電源回路の接続の有無の監視結果に基づいて、０Ｖのオン／オフ信号Ｓ２５ｂを冗長運転信号端子３１に印加する。
これにより、端子３２から冗長運転信号端子３１に向けて電流が流れ、フォトカプラＰＣ１のフォトダイオードが発光し、フォトカプラＰＣ１のフォトＦＥＴが接続状態になる。
そして、ＮチャンネルのＭＯＳＦＥＴであるＦＥＴＱ２のソース・ドレイン間が接続状態になる。
この状態で、ＤＣ入力端子２，３間に印加された直流電圧ＶＩＮに応じた電流が、ＦＥＴＱ１のドレイン・ソース間を流れる。
【００１９】
ＦＥＴＱ１では、ＰＷＭ制御回路２４からゲートに印加されたパルス信号に応じて、ドレイン・ソース間が接続状態および非接続状態に交互に切り換えられ、ＦＥＴＱ１が接続状態の期間で、２次巻線６、ダイオードＣＲ２、コイルＬを経由してＤＣ出力端子７に向けてエネルギーが伝達される。
その後、ＦＥＴＱ１がオフ状態の期間で、ダイオードＣＲ３を介して、コイルＬに蓄えられたエネルギーが放出される。このとき、コイルＬに蓄えられたエネルギーが放出されないうちに、ＦＥＴＱ１が再び接続状態になる。これにより、コイルＬには連続して電流が流れる。
上述した動作により、コンデンサＣ１の両端、並びにＤＣ出力端子７，８間に直流電圧が現れる。
このとき、ＦＥＴＱ２のドレイン・ソース間が前述したように接続状態になっているため、−側のＤＣ出力端子８から流入した電流が、ＦＥＴＱ２のドレイン・ソース間を流れて、２次回路２２に流入する。
このように、電源回路１によれば、電源回路１が単体で動作する場合に、ＣＰＵ２５からのオン／オフ信号Ｓ２５ｂにより、ＦＥＴＱ２のドレイン・ソース間が接続状態になるため、ダイオードＣＲ４に流れる電流を抑制でき、消費電力を小さくできる。
例えば、当該第１動作例において、出力電流が３０Ａの時、ＦＥＴＱ２をもうけない場合のダイオードＣＲ４における消費電力のロスが１６．５Ｗ（＝（出力電流）×（ＣＲ４順方向電圧）＝３０Ａ×０．５５Ｖ）であるのに対して、ＦＥＴＱ２を接続状態にすることによって消費電力のロスを６．３Ｗ（＝（出力電流）２×（Ｑ２オン抵抗）＝（３０Ａ）２×０．００７Ω）に低減できる。
【００２０】
〔第２の動作例〕
当該動作例では、複数の電源回路１を並列に接続した場合を説明する。
図２は、図１に示す構成の電源回路１ａ，１ｂを並列に接続した場合を説明するための図である。
図２に示すように、電源回路１ａ，１ｂの＋側のＤＣ出力端子７が、負荷４０の＋側のＤＣ入力端子４１に接続される。
また、電源回路１ａ，１ｂの−側のＤＣ出力端子８が、負荷４０の−側のＤＣ入力端子４２に接続される。
また、電源回路１ａ，１ｂのＤＣ入力端子２，３には、直流電圧ＶＩＮが供給される。
【００２１】
この場合に、電源回路１ａ，１ｂは、共に以下のように動作する。
すなわち、ＣＰＵ２５が、冗長運転信号端子９が他の電源回路に接続されたことを検出し、５Ｖのオン／オフ信号Ｓ２５ｂを冗長運転信号端子３１に印加する。
これにより、ＮチャンネルのＭＯＳＦＥＴであるＦＥＴＱ２のソース・ドレイン間が非接続状態になる。
【００２２】
この状態で、ＤＣ入力端子２，３間に印加された直流電圧ＶＩＮに応じた電流が、ＦＥＴＱ１のドレイン・ソース間を流れる。
ＦＥＴＱ１では、ＰＷＭ制御回路２４からゲートに印加されたパルス信号に応じて、ドレイン・ソース間が接続状態および非接続状態に交互に切り換えられ、ＦＥＴＱ１が接続状態の期間で、２次巻線６、ダイオードＣＲ２、コイルＬを経由してＤＣ出力端子７に向けてエネルギーが伝達される。
その後、ＦＥＴＱ１がオフ状態の期間で、ダイオードＣＲ３を介して、コイルＬに蓄えられたエネルギーが放出される。このとき、コイルＬに蓄えられたエネルギーが放出されないうちに、ＦＥＴＱ１が再び接続状態になる。これにより、コイルＬには連続して電流が流れる。
上述した動作により、コンデンサＣ１の両端、並びにＤＣ出力端子７，８間に直流電圧が現れる。
このとき、ＦＥＴＱ２のドレイン・ソース間が前述したように非接続状態になっているため、−側のＤＣ出力端子８から流入した電流が、ダイオードＣＲ４を流れる。
【００２３】
本発明は、上述した実施形態には限定されない。
上述した実施形態では、図１および図３（Ａ）に示すように、−側のＤＣ出力端子８にＦＥＴＱ２およびダイオードＣＲ４を設けた場合を例示したが、図３（Ｂ）に示すように、＋側のＤＣ出力端子７にＦＥＴＱ２およびダイオードＣＲ４を設けてもよい。
【００２４】
また、上述した実施形態では、電源回路１内のＣＰＵ２５が、オン／オフ信号Ｓ２５ｂを生成した場合を例示したが、図４に示すように、ＣＰＵ２５の構成を除いて図１に示す電源回路１と同様の構成を有する電源回路１＿１，１＿２，１＿３を並列に接続し、マイクロコンピュータ６１が電源回路１＿１，１＿２，１＿３の図１に示す冗長運転信号端子９が他の電源回路に接続されているか否かを監視し、その監視結果に基づいて、電源回路１＿１，１＿２，１＿３の出力電圧ＶＯＵＴをオン／オフさせるオン／オフ信号Ａ，Ｂ，Ｃを、それぞれ電源回路１＿１，１＿２，１＿３に出力する。
【００２５】
図４に示す例では、電源６０が直流電圧ＶＩＮを生成し、これを電源回路１＿１，１＿２，１＿３の図１に示すＤＣ入力端子２，３に印加する。
また、電源６０が、補助電源の電圧を生成し、これを電源回路１＿１，１＿２，１＿３の図１に示す端子３２，３３に印加する。
【００２６】
また、上述した実施形態では、図１に示すように電源供給ライン４１上に単数のＦＥＴＱ２を配設した場合を例示したが、電源供給ライン４１上に複数のＦＥＴＱ２を並列に接続してもよい。これにより、−側のＤＣ出力端子８を介して比較的大きな電流が流入する場合にも適切に対応できる。
【００２７】
なお、上述した実施形態では、トランジスタとしてＦＥＴを例示したが、バイポーラトランジスタなどのその他のトランジスタを用いてもよい。
【００２８】
【発明の効果】
本発明によれば、負荷に並列に複数の電源で回路が接続された場合に、電力損失を従来に比べて小さくでき、しかもユーザの負担を軽減できる電源回路および電子回路を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態の電源回路の回路図である。
【図２】図２は、図１に示す構成の電源回路を並列に接続した場合を説明するための図である。
【図３】図３は、図１に示す電源回路の変形例を説明するための図である。
【図４】図４は、図１に示す電源回路のその他の接続形態を説明するための図である。
【図５】図５は、従来の電源回路を説明するための図である。
【符号の説明】
２，３…ＤＣ入力端子、４…１次巻線、６…２次巻線、７，８…ＤＣ出力端子、９…冗長運転信号端子、２１…１次回路、２２…２次回路、２３…入出力制御回路、２４…ＰＷＭ制御回路、２５…ＣＰＵ、Ｑ１，Ｑ２…ＦＥＴ、Ｃ１，Ｃ２…コンデンサ、ＣＲ１，ＣＲ２，ＣＲ３，ＣＲ４…ダイオード、Ｒ１，Ｒ２，Ｒ３…抵抗、ＰＣ１…フォトカプラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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