【手続補正書】
【提出日】平成25年12月20日(2013.12.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のビット線に接続され、第２のビット線と関連付けられたメモリセルと、
第１の入力／出力ノードおよび第２の入力／出力ノードを含むセンス増幅器と、
前記ビット線および前記入力／出力ノードに接続され、前記メモリセルのリフレッシュ動作の間にビット線分離を実行するよう構成されたアイソレータであって、該アイソレータは、
前記第１のビット線を前記第１の入力／出力ノードから電気的に切断し、前記第２のビット線を前記第２の入力／出力ノードから電気的に切断し、続いて、
前記第２のビット線が前記第２の入力／出力ノードから電気的に切断されたままである間に、前記第１のビット線を前記第１の入力／出力ノードに電気的に再接続し、
前記センス増幅器が、コントローラからの少なくとも１つのセンス・アクティブ化信号の受け取りに応答して、前記第１および第２の入力／出力ノードにおける信号増幅プロセスを開始し、
前記信号増幅プロセスが、前記第１の入力／出力ノードを第１の最終電位へ向かわせ、前記第２の入力／出力ノードを前記第１の最終電位とは異なる第２の最終電位へ向かわせ、前記第１のビット線を前記第１の入力／出力ノードから電気的に分離することおよび前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第２の入力／出力ノードが前記第２の最終電位に達する前に実行される、
半導体メモリデバイス。
【請求項２】
前記第１のビット線を前記第１の入力／出力ノードから電気的に切断することおよび前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、実質的に同時に行われる、請求項１に記載の半導体メモリデバイス。
【請求項３】
前記アイソレータがさらに、前記リフレッシュ動作が完了した後で、前記第２のビット線を前記第２の入力／出力ノードに電気的に再接続するよう構成されている、請求項１に記載の半導体メモリデバイス。
【請求項４】
前記コントローラをさらに備える、請求項１に記載の半導体メモリデバイス。
【請求項５】
前記コントローラが、リフレッシュ動作を行うコマンドの検出に応答して前記アイソレータに前記ビット線分離を実行させるように動作する、請求項４に記載の半導体メモリデバイス。
【請求項６】
前記第１のビット線を前記第１の入力／出力ノードから電気的に分離することおよび前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、前記信号増幅プロセスが開始される前に実行される、請求項１に記載の半導体メモリデバイス。
【請求項７】
前記第１のビット線を前記第１の入力／出力ノードから電気的に分離することおよび前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、前記第２の入力／出力ノードが、前記第１の最終電位と前記第２の最終電位との差の４分の３のところの電位に達する前に実行される、請求項１に記載の半導体メモリデバイス。
【請求項８】
前記第１の入力／出力ノードおよび前記第２の入力／出力ノードを、前記第１の最終電位と前記第２の最終電位との間にあるビット線プリチャージ電圧までプリチャージするように構成されたプリチャージ回路をさらに含む、請求項７に記載の半導体メモリデバイス。
【請求項９】
前記ビット線プリチャージ電圧が前記第１の最終電位と前記第２の最終電位との中間にある、請求項８に記載の半導体メモリデバイス。
【請求項１０】
前記コントローラが、前記センス増幅器に前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける前記信号増幅プロセスを開始させることを送る前に、前記第１の入力／出力ノードおよび前記第２の入力／出力ノードをプリチャージするように構成されている、請求項８に記載の半導体メモリデバイス。
【請求項１１】
前記メモリセルが前記第１のビット線およびコンデンサの間に接続されたトランジスタを含み、前記トランジスタが前記コントローラによってアクティブ化可能なワード線に接続されたゲートを有し、前記コントローラが、前記第１および第２の入力／出力ノードをプリチャージした後で、前記センス増幅器に前記第１および第２の入力／出力ノードにおける前記信号増幅プロセスを開始させる前に、前記ワード線をアクティブ化させるように構成されており、前記ワード線のアクティブ化により前記コンデンサと前記第１のビット線との間の電荷共有が行われる、請求項８に記載の半導体メモリデバイス。
【請求項１２】
前記ワード線がアクティブ化されるときに、前記第１のビット線が前記第１の入力／出力ノードに電気的に接続され、前記第２のビット線が前記第２の入力／出力ノードに電気的に接続される、請求項１１に記載の半導体メモリデバイス。
【請求項１３】
前記コントローラが、前記第１のビット線が前記第１の入力／出力ノードに電気的に接続されており、前記第２のビット線が前記第２の入力／出力ノードに電気的に接続されている間に、前記第１および第２の入力／出力ノードをプリチャージするように構成されている、請求項１２に記載の半導体メモリデバイス。
【請求項１４】
前記少なくとも１つのセンス・アクティブ化信号が、第１のセンス・アクティブ化線上および第２のセンス・アクティブ化線上で前記コントローラから前記センス増幅器へ送られ、前記コントローラが、前記第１の入力／出力ノードおよび前記第２の入力／出力ノードにおける前記信号増幅プロセスを開始するために、前記第１のセンス・アクティブ化線を前記第１の最終電位に設定し、前記第２のセンス・アクティブ化線を前記第２の最終電位に設定するように構成されている、請求項８に記載の半導体メモリデバイス。
【請求項１５】
前記センス増幅器が、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタとを含み、各トランジスタがゲート、ソースおよびドレインを有し、前記第１のトランジスタの前記ソースが、前記第２のトランジスタの前記ドレインと、前記第３および第４のトランジスタの前記ゲートと、前記第１の入力／出力ノードとに接続されており、前記第３のトランジスタの前記ソースが、前記第４のトランジスタの前記ドレインと、前記第１および第２のトランジスタの前記ゲートと、前記第２の入力／出力ノードとに接続されており、前記第１のトランジスタの前記ドレインが、前記第３のトランジスタの前記ドレインと、前記第１のセンス・アクティブ化線とに接続されており、前記第２のトランジスタの前記ソースが、前記第４のトランジスタの前記ソースと、前記第２のセンス・アクティブ化線とに接続されている、請求項１４に記載の半導体メモリデバイス。
【請求項１６】
前記第１のビット線を前記第１の入力／出力ノードから電気的に切断することおよび前記第２のビット線を前記第２の入力／出力ノードから電気的に切断することが、前記増幅プロセスが開始された後で、前記第２の入力／出力ノードが、前記ビット線プリチャージ電圧と前記第２の最終電位との中間にある電位に達する前に実行される、請求項１５に記載の半導体メモリデバイス。
【請求項１７】
前記アイソレータが、
第１の制御信号に応答して、前記第１のビット線を前記第１の入力／出力ノードに電気的に接続させ、または前記第１の入力／出力ノードから切断させる第１の分離素子と、
前記第１の制御信号から独立した第２の制御信号に応答して、前記第２のビット線を前記第２の入力／出力ノードに電気的に接続させ、または前記第２の入力／出力ノードから切断させる第２の分離素子と
を含む、請求項１に記載の半導体メモリデバイス。
【請求項１８】
前記第１の分離素子が第１のトランジスタを含み、前記第２の分離素子が第２のトランジスタを含む、請求項１７に記載の半導体メモリデバイス。
【請求項１９】
前記第１のトランジスタが前記第１の制御信号を受け取るゲートを含み、前記第２のトランジスタが前記第２の制御信号を受け取るゲートを含む、請求項１８に記載の半導体メモリデバイス。