(57)【要約】【課題】ＣＭＰ工程時のディッシングを抑制して、ディッシング等による不良を低減しつつ、平坦性をより向上させることによって、製造プロセスの安定性や歩留まりを向上することができる半導体装置を提供する。【解決手段】表面に第１導電型の第１の半導体領域１１ａ及び第２導電型の第２の半導体領域１１ｂを隣接して備え、前記第１及び第２の半導体領域１１ａ，１１ｂの境界上に設けられた第１の領域１４と、この第１の領域の周囲に設けられた第２の領域１０とを有する基板と、前記第１の領域１４上に形成された絶縁膜２３と、前記絶縁膜２３上に形成され、端部が前記第２の領域１０上に延在するよう形成された電極１６とを具備したことを特徴とする半導体装置である。【選択図】  図１
2004356316.tif 000002
【特許請求の範囲】
【請求項１】
表面に第１導電型の第１の半導体領域及び第２導電型の第２の半導体領域を隣接して備え、前記第１及び第２の半導体領域の境界上に設けられた第１の領域と、この第１の領域の周囲に設けられた第２の領域とを有する基板と、
前記第１の領域上に形成された絶縁膜と、
前記絶縁膜上に形成され、端部が前記第２の領域上に延在するよう形成された電極と、
を具備したことを特徴とする半導体装置。
【請求項２】
表面に第１導電型の第１の半導体領域及び第２導電型の第２の半導体領域が隣接して形成された基板と、
前記第１の半導体領域内に形成された第１の素子形成領域と、
前記第２の半導体領域内に形成された第２の素子形成領域と、
前記第１及び第２の素子形成領域の周辺に、複数形成されたダミー素子形成領域と、
前記第１及び第２の素子形成領域と前記ダミー素子形成領域を素子分離する素子分離領域と、
前記第１及び第２の素子形成領域上のそれぞれに形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１の電極と、
前記ダミー素子形成領域を覆うように形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成され、その端部が前記素子分離領域上に延在するよう形成された第２の電極と、
を具備したことを特徴とする半導体装置。
【請求項３】
前記ダミー素子形成領域は、前記第１の半導体領域上、前記第２の半導体領域上、及び、前記第１及び第２の半導体領域に跨った領域上に形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２の電極の表面に、シリサイドが形成されていることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記素子分離領域は、ＳＴＩであることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１の電極上には、コンタクトが形成され、前記第２の電極上には、コンタクトが形成されていないことを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の素子形成領域には、第２導電型のＭＯＳＦＥＴが形成され、前記第２の素子形成領域には、第１導電型のＭＯＳＦＥＴが形成されており、前記第１及び第２の素子形成領域に設けられた前記第１の電極は、電気的に接続されていることを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置。
【請求項８】
基板の表面に第１導電型の第１の半導体領域及び第２導電型の第２の半導体領域を隣接して形成する工程と、
前記第１の半導体領域内に、第１の素子形成領域を形成する工程と、
前記第２の半導体領域内に、第２の素子形成領域を形成する工程と、
前記第１及び第２の素子形成領域の周辺に、素子分離領域で分離することによって、複数のダミー素子形成領域を形成する工程と、
前記第１及び第２の素子形成領域上に、第１の絶縁膜をそれぞれ形成すると同時に、前記ダミー素子形成領域上を覆うように第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第１の電極を形成すると同時に、前記第２の絶縁膜上に、その端部が前記素子分離領域上に延在するように第２の電極を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項９】
前記第１及び第２の電極の表面に、サリサイド化プロセスによって、シリサイドが形成されていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記素子分離領域は、前記基板に形成されたトレンチに絶縁膜を埋め込み、化学的機械研磨法によって研磨することによって形成されていることを特徴とする請求項８または請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ダミー素子形成領域は、前記第１の半導体領域上、前記第２の半導体領域上、及び、前記第１及び第２の半導体領域に跨った領域上に形成することを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ構造を有する半導体装置に関する。
【０００２】
【従来の技術】
ｎＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）及びｐＭＯＳＦＥＴを有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造は、演算装置などのロジック回路に用いられている。また、素子形成領域は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いた素子分離構造によって分離されて形成されている。ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いた素子分離構造では、図６（ａ）に示したように、Ｓｉ基板６１をエッチングしてトレンチ６２を形成し、絶縁膜６３を全面に堆積し、続いて、図６（ｂ）に示したように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程を行うことによって、ＳＴＩ６４を形成している。しかし、図６（ｂ）に示すように、トレンチ幅の広いＳＴＩでは、ＣＭＰ工程時にディッシング（膜減り）が生じる。さらにディッシングが進むと、Ｓｉ基板が露出してしまうことがある。
【０００３】
図７に示すように、ＳＴＩ７１によって素子分離されたＣＭＯＳ構造の素子形成領域には、Ｓｉ基板７２内にｎ型のウェル７３ａ及びｐ型のウェル７３ｂが形成され、それぞれのウェル内に拡散領域７４が形成されている。拡散領域７４やゲート電極（図示しない）などの表面には、低抵抗化をはかるために、サリサイド７５が形成されている（例えば、特許文献１）。よって、特に、ｎ型のウェル及びｐ型のウェルの境界にディッシングが生じ、Ｓｉ基板が露出すると、図７に示すように、露出したＳｉ基板の表面にもサリサイド７６が形成されるため、ｐｎ接合がショートし、リーク電流が発生する。
【０００４】
そこで、このようなトレンチ幅の広いＳＴＩを形成することによるＣＭＰ工程時のディッシングを防ぐため、ダミーの素子形成領域を形成する。以下、このダミーの素子形成領域をダミーパターンと呼ぶ。図８に、ダミーパターンを形成したＣＭＯＳ構造の平面図を示す。ＳＴＩ８０（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いた素子分離構造は、Ｓｉ基板をエッチングしてトレンチを形成し、絶縁膜を全面に堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程を行うことによって形成している。ｎ型のウェル８１ａ及びｐ型のウェル８１ｂ内にｐＭＯＳＦＥＴ８２ａ及びｎＭＯＳＦＥＴ８２ｂが形成されており、共通のゲート電極８３が形成されている。ｐＭＯＳＦＥＴ８２ａ及びｎＭＯＳＦＥＴ８２ｂの周辺には、複数のダミーパターン８４が形成されている。ダミーパターン８４は、ウェルの境界８５に形成すると、ダミーパターン８４の表面にサリサイドが形成されてしまい、ｐｎ接合がショートし、リーク電流が発生するため、ウェルの境界８５を避けて、形成されている。
【０００５】
【特許文献１】
特開２００２−８３９５６号公報（図３）
【０００６】
【発明が解決しようとする課題】
しかし、ダミーパターンをウェルの境界を避けて形成すると、例えば図８中のＸの領域に、トレンチ幅の広いＳＴＩが形成されるため、ＣＭＰ工程時にディッシングが生じるという問題があった。
【０００７】
図９（ａ）及び図９（ｂ）に、ダミーパターンを形成した場合の素子形成領域とＳＴＩの図８のＣ−Ｃ断面における要部断面図を示す。図９（ａ）に示したように、トレンチ幅の広いＳＴＩ９１に、ディッシングが生じると、ＳＴＩ９１上に形成された層間絶縁膜９２も下地の形状を反映するため、ディッシングが生じる。メタル埋め込み配線９３などを形成した場合、このディッシングのくぼみにメタル埋め込み配線９３の残りが堆積してしまい、不良が発生するという問題があった。また、図９（ｂ）に示したように、トレンチ幅の広いＳＴＩ９１に、ディッシングが生じると、ディッシングのくぼみに電極又は配線９４などを形成した場合、レジストパターン９５にフォトリソグラフィーのフォーカスがうまく合わず、パターンの解像不良が発生するという問題があった。
【０００８】
本発明は、上記した問題点を解決すべくなされたもので、ＣＭＰ工程時のディッシングを抑制して、ディッシング等による不良を低減しつつ、平坦性をより向上させることによって、製造プロセスの安定性や歩留まりを向上することができる半導体装置及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記した目的を達成するための本発明の半導体装置の一形態は、表面に第１導電型の第１の半導体領域及び第２導電型の第２の半導体領域を隣接して備え、前記第１及び第２の半導体領域の境界上に設けられた第１の領域と、この第１の領域の周囲に設けられた第２の領域とを有する基板と、
前記第１の領域上に形成された絶縁膜と、
前記絶縁膜上に形成され、端部が前記第２の領域上に延在するよう形成された電極と、
を具備したことを特徴としている。
【００１０】
上記した目的を達成するための本発明の半導体装置の製造方法の一形態は、基板の表面に第１導電型の第１の半導体領域及び第２導電型の第２の半導体領域を隣接して形成する工程と、
前記第１の半導体領域内に、第１の素子形成領域を形成する工程と、
前記第２の半導体領域内に、第２の素子形成領域を形成する工程と、
前記第１及び第２の素子形成領域の周辺に、素子分離領域で分離することによって、複数のダミー素子形成領域を形成する工程と、
前記第１及び第２の素子形成領域上に、第１の絶縁膜をそれぞれ形成すると同時に、前記ダミー素子形成領域上を覆うように第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第１の電極を形成すると同時に、前記第２の絶縁膜上に、その端部が前記素子分離領域上に延在するように第２の電極を形成する工程と、
を具備したことを特徴としている。
【００１１】
上記した本発明の一形態によれば、ＣＭＰ工程時のディッシングを抑制して、ディッシング等による不良を低減しつつ、平坦性をより向上させることによって、製造プロセスの安定性や歩留まりを向上することができる半導体装置及びその製造方法を提供することができる。
【００１２】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
（第１の実施の形態）
図１乃至図５に本発明の第１の実施の形態に係る半導体装置を示す。
図１に、ダミーの素子形成領域を周辺に形成したＣＭＯＳ構造の平面図を示す。ＳＴＩ１０（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いた素子分離構造は、Ｓｉ基板をエッチングしてトレンチを形成し、絶縁膜を全面に堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程を行うことによって形成している。Ｓｉ基板の表面には、ｎ型のウェル１１ａ及びｐ型のウェル１１ｂが隣接して形成されている。ｎ型のウェル１１ａ及びｐ型のウェル１１ｂに形成された第１の素子形成領域１２ａ，１２ｂには、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴがそれぞれ形成されており、共通のゲート電極１３が形成されている。また、第１の素子形成領域１２ａ，１２ｂの周辺には、ダミーの第２の素子形成領域１４（以下、ダミーパターン）が複数形成されている。ダミーパターン１４は、ウェルの境界１５上にも形成されている。また、ダミーパターン１４上には、ダミーパターンよりも一回り大きくパターン形成されたダミーゲート電極１６が形成されている。
【００１３】
図２に、図１のＡ−Ａ断面における、ウェルの境界に形成されたダミーパターンとＳＴＩの要部断面図を示す。酸化膜などの絶縁膜をトレンチに埋め込んで形成されたＳＴＩ２１ａ，２１ｂ間にダミーパターン１４が形成され、ダミーパターン１４上にダミーゲート絶縁膜２３及びダミーゲート電極１６が形成されている。ダミーゲート絶縁膜２３は、ダミーパターン１４の表面を覆うように形成されている。ダミーゲート電極１６は、その端部がＳＴＩ２１ａ，２１ｂ上に延在するよう形成されており、合わせずれや加工変換差分のＬの余裕をもって形成されている。ダミーゲート電極１６の表面には、低抵抗化をはかるために、サリサイド２５が形成されている。ここで、ダミーゲート絶縁膜２３及びダミーゲート電極１６は、ｐＭＯＳＦＥＴまたはｎＭＯＳＦＥＴが形成された第１の素子形成領域内のゲート絶縁膜及びゲート電極を形成する時に同時に形成されている。また、ダミーパターン１４上に形成されたダミーゲート電極１６上には、コンタクトは形成されておらず、ダミーゲート電極の電位はフローティング電位になっている。
【００１４】
図３及び図４に、第１の実施の形態に示した半導体装置の製造方法を示す。図３及び図４は、図１に示した半導体装置のＢ−Ｂ断面に対応した要部断面図である。図３（ａ）に示すように、Ｓｉ基板３１をエッチングしてトレンチを形成し、絶縁膜を全面に堆積し、ＣＭＰ工程を行うことによって、第１の素子形成領域３２、第２の素子形成領域３３及びＳＴＩ３４を形成する。第２の素子形成領域３３は、ダミーの素子形成領域であり、以下、ダミーパターンという。また、ダミーパターン３３は、第１の素子形成領域３２の周辺に形成されている。
【００１５】
次に、図３（ｂ）に示すように、例えば、Ｓｉ基板３１にｎ型のウェル３５（及びｐ型のウェル）を形成し、第１の素子形成領域３２のｎ型のウェル３５（及びｐ型のウェル）上に、ゲート絶縁膜３６を介してゲート電極３７を形成する。また、ダミーパターン３３上には、同時にダミーゲート絶縁膜３８を介してダミーゲート電極３９を形成する。ダミーゲート絶縁膜３８は、ダミーパターン３３を覆うように形成し、ダミーゲート電極３９の端部は、ＳＴＩ３４上に延在するように形成する。
【００１６】
次に、図３（ｃ）に示すように、第１の素子形成領域３２のｎ型のウェル３５の表面領域に第１のエクステンション領域４０を形成し、ｐ型のウェルの表面領域に第２のエクステンション領域を形成する（図示しない）。続いて、ゲート電極３７及びダミーゲート電極３９の側部に側壁絶縁膜４１を形成して、ｎ型のウェル３５の表面領域に拡散などによってｐ型の第１の半導体領域４２を形成し、ｐ型のウェルの表面領域に拡散などによってｎ型の第２の半導体領域を形成する（図示しない）。このようにして、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴを形成する。
【００１７】
次に、図４（ｄ）に示すように、第１の素子形成領域３２に形成された第１の半導体領域４２及びゲート電極３７の表面と、ダミーの第２の素子形成領域３３（ダミーパターン）に形成されたダミーゲート電極３９の表面に、選択的にシリサイドを形成することによって、サリサイド４３，４４を形成する。
【００１８】
次に、図４（ｅ）に示すように、第１の素子形成領域３２、ダミーパターン３３及びＳＴＩ３４上に、層間絶縁膜４５を堆積する。続いて、層間絶縁膜上にメタル埋め込み配線等（図示しない）を形成する。
【００１９】
本実施の形態に記載されたダミーパターンを形成する際には、工程の追加はなく、パターン変更を行うことによって、形成することができる。また、素子形成領域内のゲート電極上には、コンタクトが形成されているが、ダミーパターン内のダミーゲート電極上には、コンタクトが形成されておらず、ダミーゲート電極の電位はフローティング電位になっている。また、ダミーゲート電極上にコンタクトを形成し、ダミーゲート電極の電位をほぼ一定にすることも可能である。この場合、ダミーゲート電極をシールドとして用い、基板からのノイズの影響を低減することができる。
【００２０】
なお、ダミーパターンのパターンの大きさを大きく形成すると、ダミーの素子形成領域を含めた素子形成領域の面積が大きくなり、ダミーパターンを形成する際の被覆率が上昇するため、ＣＭＰ工程の制御性が劣化するなどの問題が生じる。したがって、ダミーパターンのパターンの大きさは、被覆率の上昇を抑えつつ、ディッシングを防ぐために、パターンの大きさを小さく形成し、密度が高くなるように形成することが好ましい。
【００２１】
本実施の形態によれば、ダミーパターンの表面にゲート絶縁膜を形成し、ゲート電極をゲート絶縁膜上に形成し、その端部がＳＴＩ上に延在するよう形成しているため、ゲート電極や拡散領域の表面にサリサイドが形成された場合であっても、ウェルの境界において、ｐｎ接合がショートしてリーク電流が発生することを抑制することができる。したがって、ウェルの境界にもダミーパターンを形成することができ、トレンチ幅の広いＳＴＩを形成する必要がないため、ＣＭＰ工程時のディッシングを抑制することができる。
【００２２】
また、ウェルの境界にもダミーパターンを形成することができるため、パターンの小さいダミーパターンを、密度が高くなるように形成することができ、ＣＭＰ工程の制御性を向上することができる。ダミーパターンは、平面上で斜めにずらして配置することによって、さらに密度が高くなるように形成されている。
【００２３】
図５に、図１のＢ−Ｂ断面における、ダミーパターンを形成した場合の素子形成領域とＳＴＩの要部断面図を示す。図５に示したように、トレンチ幅の広いＳＴＩが形成されていないため、ディッシングが生じておらず、層間絶縁膜４５上に、メタル埋め込み配線５１などを形成した場合にも、メタル埋め込み配線５１の残りが堆積することがないため、不良の発生を抑制することができる。また、電極や配線などのパターンを形成した場合、フォトリソグラフィーのフォーカスがうまく合わず、パターンの解像不良が発生するということを抑制することができる（図示しない）。
【００２４】
また、トレンチ幅の広いＳＴＩが形成されていないため、ディッシングが生じておらず、さらにダミーパターン上にもゲート絶縁膜及びゲート電極を形成しているため、ダミーパターン上に形成された層間絶縁膜の平坦性をより向上することができる。
【００２５】
したがって、ＣＭＰ工程時のディッシングを抑制して、ディッシング等による不良を低減しつつ、平坦性をより向上させることによって、製造プロセスの安定性や歩留まりを向上することができる。
【００２６】
以上、第１の実施の形態では、Ｓｉ基板にｎ型のウェル及びｐ型のウェルを形成することによって、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴを形成する例を記載したが、ｎ型のＳｉ基板にｐ型のウェルを形成することによって、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴを形成してもかまわない。
【００２７】
【発明の効果】
以上詳述したように、本発明によれば、ＣＭＰ工程時のディッシングを抑制して、ディッシング等による不良を低減しつつ、平坦性をより向上させることによって、製造プロセスの安定性や歩留まりを向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置を示す図１のＡ−Ａ断面における要部断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図１のＢ−Ｂ断面に対応した要部断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法の一工程を示す図１のＢ−Ｂ断面に対応した要部断面図である。
【図５】本発明の第１の実施の形態に係る半導体装置を示す図１のＢ−Ｂ断面における要部断面図である。
【図６】従来の半導体装置の問題点を示す要部断面図である。
【図７】従来の半導体装置の他の問題点を示す要部断面図である。
【図８】従来の半導体装置を示す平面図である。
【図９】従来の半導体装置を示す図８のＣ−Ｃ断面における要部断面図である。
【符号の説明】
１１ａ，３５，７３ａ，８１ａ  ｎ型のウェル
１１ｂ，７３ｂ，８１ｂ  ｐ型のウェル
１２ａ，１２ｂ，３２，８２ａ，８２ｂ  第１の素子形成領域
１３，３７，８３  ゲート電極
１４，２２，３３，８４  ダミーパターン（第２の素子形成領域）
１５，８５  ウェルの境界
１６，２４，３９  ダミーゲート電極
１０，２１ａ，２１ｂ，３４，６４，７１，８０，９１  ＳＴＩ
２３，３８  ダミーゲート絶縁膜
２５，４３，４４，７５，７６  サリサイド
３１，６１，７２  Ｓｉ基板
３６  ゲート絶縁膜
４０  第１のエクステンション領域
４１  側壁絶縁膜
４２  第１の半導体領域
４５，９２  層間絶縁膜
５１，９３  メタル埋め込み配線
６２  トレンチ
６３  絶縁膜
７４  拡散領域
９４  電極又は配線など
９５  レジストパターン
【図１】
2004356316.tif 000003
【図２】
2004356316.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2004356316.tif 000008
【図７】
2004356316.tif 000009
【図８】
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【図９】
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