(57)【要約】【課題】浮遊キャパシタンスが低減されたゲート電極を形成することができる方法を提供すること。【解決手段】本発明に係るゲート電極Ｇ１の形成方法は、電界効果トランジスタのゲート電極を半絶縁性基板２の主面２ａ上に形成する方法であって、ゲート電極のための開口部５５ａを有するマスク層５５を、半絶縁性基板上に形成する工程と、マスク層上及び開口部に金属膜２８を形成する工程と、イオンミリング法によりマスク層の一部を金属膜から露出させる工程と、マスク層上の金属膜をリフトオフ法により除去してゲート電極を形成する工程とを備えることを特徴とする。【選択図】  図４
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【特許請求の範囲】
【請求項１】
電界効果トランジスタのゲート電極を半絶縁性基板の主面上に形成する方法であって、
前記ゲート電極のための開口部を有するマスク層を、前記半絶縁性基板上に形成する工程と、
前記マスク層上及び前記開口部に金属膜を形成する工程と、
イオンミリング法により前記マスク層の一部を前記金属膜から露出させる工程と、
前記マスク層上の前記金属膜をリフトオフ法により除去して前記ゲート電極を形成する工程と
を備えることを特徴とするゲート電極の形成方法。
【請求項２】
前記イオンミリング法において、前記金属膜にイオンを、前記半絶縁性基板の前記主面の法線に対して傾斜している所定の軸の方向に入射させることを特徴とする請求項１記載のゲート電極の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタのゲート電極を形成する方法に関するものである。
【０００２】
【従来の技術】
非特許文献１には、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ：  ＦＥＴ）を製造する方法が示されている。この方法では、レジストなどから構成されるダミーゲートを用いてＦＥＴが製造されている。すなわち、まず、半絶縁性基板（以下、単に「基板」という）上にレジストなどからダミーゲートを形成する。このダミーゲートをマスクとしてｎ＋層を形成する。このダミーゲートの両脇であってｎ＋層の上方にＳｉＯ２膜を形成してからダミーゲートを取り除く。そして、活性化アニール処理をした後に、ｎ型活性層とショットキ接触するようにゲート電極を形成してＦＥＴを製造している。
【０００３】
【非特許文献１】
Ｋ．  Ｙａｍａｓａｋｉ，  ｅｔ．  ａｌ．  ”  ＧａＡｓ  ＬＳＩ−Ｄｉｒｅｃｔｅｄ  ＭＥＳＦＥＴ’ｓ  ｗｉｔｈ  Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｉｍｐｌａｎｔａｔｉｏｎ  ｆｏｒ  ｎ＋−Ｌａｙｅｒ  Ｔｅｃｈｎｏｌｏｇｙ（ＳＡＩＮＴ）”ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮＳ  ＤＥＶＩＣＥＳ，  ＶＯＬ．  ＥＤ−２９，  Ｎｏ．  １１，  ｐｐ．  １７７２−１７７７  （１９８２）
【０００４】
【発明が解決しようとする課題】
ところで、ゲート電極を活性層上に形成する場合、ゲート電極の幅に寸法余裕を持たせる。そのため、ゲート電極は、活性層とショットキ接触している金属部分と、その両脇の金属部分（基板のｎ＋層の上方に形成されているＳｉＯ２膜上に張り出している部分）とから構成されている。このような両脇の金属部分は基板及び活性層に対し浮遊キャパシタンスを形成するのでＦＥＴの高周波動作上好ましくなかった。
【０００５】
本発明は、上記事情に鑑みてなされたものであり、浮遊キャパシタンスが低減されたゲート電極を形成することができる方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明のゲート電極の形成方法は、電界効果トランジスタのゲート電極を半絶縁性基板の主面上に形成する方法であって、前記ゲート電極のための開口部を有するマスク層を、前記半絶縁性基板上に形成する工程と、前記マスク層上及び前記開口部に金属膜を形成する工程と、イオンミリング法により前記マスク層の一部を前記金属膜から露出させる工程と、前記マスク層上の前記金属膜をリフトオフ法により除去して前記ゲート電極を形成する工程とを備えることを特徴とする。
【０００７】
この場合、イオンミリング法により金属膜の一部を除去してマスク層の一部を露出させた後に、リフトオフ法を用いてマスク層上の金属膜を取り除いてゲート電極を形成している。したがって、リフトオフ法を用いるためにアンダーカットを形成する必要がない。そのため、ゲート電極の幅は、マスク層に形成されている開口部の幅で規定されることができる。
【０００８】
なお、前記イオンミリング法において、前記金属膜にイオンを、前記半絶縁性基板の前記主面の法線に対して傾斜している所定の軸の方向に入射させることが好ましい。
【０００９】
【発明の実施の形態】
以下に、図面と共に本発明の好適な実施形態について説明する。なお、以下の説明においては、同一の要素には同一の符号を用いることとし、重複する説明は省略する。また、図中の寸法比率は、説明のものとは必ずしも一致していない。
【００１０】
図１（Ａ）〜図１（Ｄ）、図２（Ａ）〜図２（Ｃ）、図３（Ａ）〜図３（Ｃ）、および図４（Ａ）〜図４（Ｃ）は、本実施形態に係るゲート電極を形成する方法を適用した電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ：  ＦＥＴ）の製造方法を示す工程断面図である。
【００１１】
先ず、半絶縁性基板（以下、単に「基板」という）２を準備する。基板２としては、例えば、半絶縁性ＧａＡｓ半導体基板である。図１（Ａ）に示されるように、基板２には、ｐ型埋込層２１及びｎ型活性層２２が形成されている。これらの層は、例えば、ｐ型埋込層２１及び活性層２２を形成する領域に開口部を有するマスク層を用いて、活性層２２を形成するためのｎ型ドーパント及びｐ型埋込層２１を形成するためのｐ型ドーパントを基板２に注入して形成する。図１（Ａ）に示すように、ｐ型埋込層２１は、活性層２２より深い。
【００１２】
図１（Ａ）を参照すると、ｐ型埋込層２１および活性層２２を覆うように基板２の上面（主面）２ａ上に絶縁性シリコン化合物膜（例えば、ＳｉＮ膜３）といった絶縁膜が基板２上に形成されている。ＳｉＮ膜３は、基板２上にプラズマＣＶＤ法により形成される。
【００１３】
図１（Ｂ）を参照すると、ＳｉＮ膜３上にマスク層５１が形成されている。マスク層５１は開口部５１ａを有する。マスク層５１は、例えば、レジストから構成される。マスク層５１を用いて、ＳｉＮ膜３を通してｎ型ドーパント（Ｓｉ＋）を基板２へイオン注入を行う。これにより、図１（Ｂ）に示す通り、ソース領域２３ｓおよびドレイン領域２３ｄが形成される。
【００１４】
図１（Ｃ）を参照すると、マスク層５１を除去した後、マスク層５２が形成されている。マスク層５２は、例えば、以下の手順により形成される。基板２上にレジスト膜を塗布し、所定のパターンを有するレティクルといったフォトマスクを用いてレジスト膜を露光する。露光されたレジスト膜を現像してマスク層５２を形成する。マスク層５２は、２つの開口部５２ａを有する。２つの開口部５２ａで挟まれた部分の幅をＬ０とする。マスク層５２の開口部５２ａの幅Ｌ１は、開口部５１ａの幅に比べて広い。マスク層５２を用いて、ｎ型ドーパント（Ｓｉ＋）のイオン注入をＳｉＮ膜３を通して基板２に行うと、図１（Ｃ）に示す通り、中間領域２４ｓ及び２４ｄが形成される。中間領域２４ｓ及び２４ｄの深さは、ソース領域２３ｓおよびドレイン領域２３ｄの深さより浅い。
【００１５】
図１（Ｄ）を参照して、ｎ型低濃度領域２５ｓ及び２５ｄを形成する手順を説明する。マスク層５３は、例えば、マスク層５２を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ  ：  ＲＩＥ）することにより形成される。このエッチングにより、図１（Ｃ）に示される所定のパターンを有するマスク層５２は高さ及び幅の両方が小さくなる。マスク層５２が所定の時間エッチングされることによって、開口部５２ａの幅がＬ１からＬ２へ広がり、幅Ｌ２の開口部５３ａを有するマスク層５３が形成される。開口部５３ａ，５３ａ間のマスク層５３の幅はＬ３である。この幅Ｌ３のマスク層５３は、ダミーゲートとして機能する。
【００１６】
マスク層５３を用いて、ＳｉＮ膜３を通してｎ型ドーパント（Ｓｉ＋）を基板２にイオン注入する。イオン注入の後に、図１（Ｄ）に示されるように、ｎ型低濃度領域２５ｓ及び２５ｄが形成される。中間領域２４ｓは、ソース領域２３ｓと低濃度領域２５ｓとの間に位置しており、中間領域２４ｄは、ソース領域２３ｄと低濃度領域２５ｄとの間に位置している。ｎ型低濃度領域２５ｓ及び２５ｄの深さは、中間領域２４ｓ及び２４ｄの深さより浅い。低濃度領域２５ｓ，２５ｄの濃度は、中間領域２４ｓ，２４ｄの濃度より小さい。
【００１７】
図２（Ａ）を参照すると、マスク層５３およびＳｉＮ膜３上に、ＳｉＯ２膜３１といった絶縁性シリコン化合物膜が形成されている。このＳｉＯ２膜３１のうちマスク層５３の側面に堆積した部分をエッチングして除去して、図２（Ｂ）に示す通り、マスク層５３の側面を露出させる。この後、マスク層５３を有機溶剤で除去すると、ＳｉＯ２膜３２が形成される。上記ＳｉＯ２膜３２が形成された基板２に活性化アニールを行う。活性化アニールにより、イオン注入された不純物が半導体中において活性化される。
【００１８】
次に、ＳｉＯ２膜３２が形成された基板２上にソース電極及びドレイン電極を形成する手順を説明する。図３（Ａ）を参照すると、ＳｉＮ膜３およびＳｉＯ２膜３２上にマスク層５４が形成されている。マスク層５４は、例えばフォトレジストから構成される。マスク層５４を用いて、ＳｉＯ２膜３２およびＳｉＮ膜３をエッチングにより除去する。エッチング法としては、ＲＩＥ法が例示される。この除去により、図３（Ｂ）に示すように、ＳｉＯ２膜３２ａおよびＳｉＮ膜３ａが形成されるとともに、ソース領域２３ｓおよびドレイン領域２３ｄが露出される。
【００１９】
続いて、マスク層５４及び基板２上に金属膜を形成した後に、マスク層５４を除去して、図３（Ｃ）に示す通り、ソース電極２６およびドレイン電極２７を形成する。この後、熱処理を行うことにより、ソース電極２６とソース領域２３ｓとの間のオーミック接触、およびドレイン電極２７とドレイン領域２３ｄとの間のオーミック接触が形成される。
【００２０】
次に、図４（Ａ）〜図４（Ｃ）を参照して本実施形態に係るゲート電極の形成方法により、ゲート電極を形成する手順について説明する。まず、図４（Ａ）に示すように、基板２の上面２ａ上に形成されたソース電極２６、ドレイン電極２７、及びＳｉＯ２膜３２ａ上にマスク層５５を形成する。マスク層５５は、活性層２２上に開口部５５ａを有する。開口部５５ａは上側が広がっており、開口部５５ａの上側の幅Ｌは、図２（Ａ）のマスク層５３の幅Ｌ３より若干大きい程度である。マスク層５５は、例えば、フォトレジストから構成される。マスク層５５を用いて、その開口部５５ａに露出するＳｉＮ膜３ａをエッチングにより除去する。エッチング法としては、ＲＩＥ法が例示される。エッチングが終了すると、ＳｉＯ２膜３２ａ，３２ａ間に活性層２２が露出される。以下の説明では、基板２の上面２ａにおける活性層２２上の領域をチャネル面２２ａと称す。なお、活性層２２の幅は、マスク層５３の幅Ｌ３とほぼ同じである。
【００２１】
この後、図４（Ｂ）に示すように、マスク層５５上及び開口部５５ａに金属膜２８を形成する。金属膜２８としては、チタン（Ｔｉ）／白金（Ｐｔ）／金（Ａｕ）から構成される多層膜が例示される。Ｔｉ／Ｐｔ／Ａｕ多層膜は、例えば蒸着により形成される。Ｔｉ／Ｐｔ／Ａｕ多層膜における各層の厚さは、例えば、夫々１００ｎｍ／８０ｎｍ／３００ｎｍである。図４（Ｂ）から理解されるように、金属膜２８は、マスク層５５を覆うように形成されており、マスク層５５の開口部５５ａ上に凹部２８ａを有する。凹部２８ａの側壁Ｓａ，Ｓｂを構成している金属膜２８は、マスク層５５上及び活性層２２上の金属膜２８よりも薄い。
【００２２】
次に、イオンミリング法により金属膜２８の一部を除去してマスク層５５の一部を金属膜２８から露出させる。イオンミリングとしては、アルゴン（Ａｒ）イオンミリングが例示される。Ａｒイオンは、上面２ａにおける活性層２２のチャネル面２２ａの法線に対して傾斜している所定の軸の方向に入射される。Ａｒイオンの入射方向と、Ａｒイオンが入射する面である入射面の法線方向との間の角度を入射角度とした場合、Ａｒイオンは、凹部２８ａの側壁Ｓａへの入射角度α１が約１５°〜３０°となるように金属膜２８に入射することが好適である。この場合、Ａｒイオンが入射される方向である所定の軸の方向とチャネル面２２ａとの法線のなす角度は約６０°〜７５°である。なお、開口部５５ａの上側の幅Ｌと下側の幅Ｌ３との違いが小さいことから、マスク層５５上の金属膜２８と側壁Ｓａ，Ｓｂとのなす角度は直角に近い。そのため、Ａｒイオンは、マスク層５５上の金属膜２８に入射角度α２として約６０°〜７５°で入射する。
【００２３】
ここで、Ａｕ、Ｐｔ、Ｔｉ夫々のミリングレートと入射角度αとの関係について説明する。図５（Ａ）は、入射角度αとミリングレートとの関係を示すグラフである。ここで、入射角度αとは、図５（Ｂ）に示すようにイオンが入射する面Ａの法線に対する角度である。図５（Ａ）中の実線Ｉ、ＩＩ、ＩＩＩ夫々は、Ａｕ、Ｐｔ、Ｔｉ夫々のミリングレートである。Ａｕ、Ｐｔ、Ｔｉ何れも入射角度αが約４５°を超えるとミリングレートが急激に小さくなっていることが理解される。なお、Ａｕ、Ｐｔ、Ｔｉ夫々に対して実施したイオンミリングの条件は同一である。
【００２４】
上述したように凹部２８ａの側壁Ｓａに、入射角度α１を１５°〜３０°としてＡｒイオンを入射させると、マスク層５５上の金属膜２８には、より大きな入射角度α２（約６０°〜７５°）で入射される。そのため、マスク層５５上の金属膜２８よりも側壁Ｓａの金属膜２８の方が単位時間あたりにミリングされる量が多い。また、側壁Ｓａの金属膜２８は、マスク層５５上の金属膜２８よりも薄い。更に、マスク層５５上に金属膜２８があることから、側壁Ｓａの下側にはＡｒイオンは到達しにくく、実質的には、凹部２８ａの側壁Ｓａの上部がミリングされる。したがって、所定の時間ミリングすると、図４（Ｃ）に示すように、側壁Ｓａの上側がミリングされてマスク層５５の一部が露出する。同様に、Ａｒイオンを１５°〜３０°の入射角度α１で側壁Ｓｂに入射させることで、側壁Ｓｂの上側がミリングされてマスク層５５の一部が露出する。
【００２５】
この後、図６に示すように、金属膜２８から一部露出させたマスク層５５を有機溶剤で除去すると、マスク層５５上の金属膜２８が除去される。マスク層５５を除去しても、活性層２２のチャネル面２２ａ上の金属膜は残存する。この残存した金属膜がゲート電極Ｇ１である。言い換えれば、イオンミリングを行うことによって金属膜２８からマスク層５５の一部を露出させ、リフトオフ法によりゲート電極Ｇ１以外の部分を除去してゲート電極Ｇ１を形成している。このゲート電極Ｇ１が形成されることにより、ＦＥＴが完成する。図６から理解されるように、ゲート電極Ｇ１は、活性層２２のチャネル面２２ａ上に形成されており、活性層２２とショットキ接触している。
【００２６】
図７（Ａ）〜図７（Ｃ）は、比較のためのリフトオフ法を用いたゲート電極を形成する方法の工程断面図である。まず、この方法では、図７（Ａ）に示すように、基板２上にマスク層５６、ＳｉＯ２層３３及びマスク層５７を形成する。マスク層５７には、活性層２２の幅Ｌ３よりも大きな幅を有する開口部５７ａが形成されている。次に、図７（Ｂ）に示すように、マスク層５７を用いてＳｉＯ２層３３に開口部を形成し、更にそのＳｉＯ２層３３を用いてマスク層５６に開口部を形成する。その際、マスク層５６にはアンダーカットＵを形成する。続いて、活性層２２上のＳｉＮ膜３ａをエッチングにより除去した後に金属膜２９を形成する。その後、図７（Ｃ）に示すように、リフトオフ法によりマスク層５６、ＳｉＯ２層３３及びマスク層５７を除去すると、マスク層５６の開口部に形成されている金属膜２９は残存し、ゲート電極Ｇ２となる。
【００２７】
上述したように、開口部５７ａの幅をＳｉＯ２膜３２ａ，３２ａの幅よりも比較的大きくして、形成すべきゲート電極の幅の寸法余裕を取ると、ＳｉＯ２膜３２ａとゲート電極Ｇ２とのオーバラップが大きくなる。また、アンダーカットＵを形成しなければならないので、ゲート電極Ｇ２におけるＳｉＯ２膜３２ａに張り出している側の端部にゲート電極Ｇ２が張り出している方向に裾引きが生じ、ゲート電極Ｇ２とＳｉＯ２膜３２ａとのオーバラップが更に大きくなる。ゲート電極Ｇ２におけるＳｉＯ２膜３２ａとオーバラップしている部分は、浮遊キャパシタンスを生じさせ、ＦＥＴの動作上好ましくない。
【００２８】
これに対して、上述した本実施形態のゲート電極Ｇ１の形成方法では、１つのマスク層５５を用いてゲート電極Ｇ１を形成している。そして、マスク層５５上及び開口部５５ａに形成した金属膜２８からゲート電極Ｇ１とすべき部分以外の金属膜２８をリフトオフ法により除去している。このように、リフトオフ法を適用するためにアンダーカットを必要としていない。そのため、開口部５５ａの幅でゲート電極Ｇ１の幅が規定されている。上述したように、開口部５５ａの上側の幅Ｌは、マスク層５３の幅に相当するＳｉＯ２膜３２ａ，３２ａの間の幅Ｌ３より若干大きい程度である。したがって、ＳｉＯ２膜３２ａ近傍での開口部５５ａの幅はほぼＬ３である。そのため、ゲート電極Ｇ１におけるＳｉＯ２膜３２ａ上に張り出している領域（オーバラップ部）は小さい。上述したようにＳｉＯ２膜３２ａとゲート電極Ｇ１とのオーバラップ部は浮遊キャパシタンスを生じさせるが、上記製造方法によればオーバラップ部を小さくすることができるので、そこで生じる浮遊キャパシタンスを低減することができる。言い換えれば、本実施形態に係るゲート電極の形成方法により、浮遊キャパシタンスが低減されたゲート電極を形成することができる。
【００２９】
以上本発明の実施形態について説明したが、本発明は上記実施形態に限定されない。例えば、上記実施形態では、中間領域、低濃度領域を形成しているが、これらを必ずしも形成する必要はない。
【００３０】
【発明の効果】
本発明によれば、浮遊キャパシタンスが低減されたゲート電極を形成することができる。
【図面の簡単な説明】
【図１】図１（Ａ）〜図１（Ｄ）は、本実施形態によるゲート電極の形成方法を適用した電界効果トランジスタの製造方法を説明する図である。
【図２】図２（Ａ）〜図２（Ｃ）は、本実施形態によるゲート電極の形成方法を適用した電界効果トランジスタの製造方法を説明する図である。
【図３】図３（Ａ）〜図３（Ｃ）は、本実施形態によるゲート電極の形成方法を適用した電界効果トランジスタの製造方法を説明する図である。
【図４】図４（Ａ）〜図４（Ｃ）は、本実施形態によるゲート電極の形成方法を説明する図である。
【図５】図５（Ａ）は、入射角度αとミリングレートとの関係を示すグラフである。図５（Ｂ）は、入射角度αを説明するための図である。
【図６】本実施形態によるゲート電極の形成方法を適用して製造された電界効果トランジスタの断面図である。
【図７】比較のためのゲート電極の形成方法を説明するための図である。
【符号の説明】
１・・・トランジスタ、２・・・基板、２１・・・ｐ型埋込層、２２・・・活性層、３，３ａ・・・窒化シリコン膜、２３ｓ・・・ソース領域、２３ｄ・・・ドレイン領域、２４・・・中間領域、２５・・・低濃度領域、２６…ソース電極、２７…ドレイン電極、２８，２９・・・金属膜、３１・・・ＳｉＯ２膜、３２，３２ａ・・・ＳｉＯ２膜、５１〜５５・・・マスク層、Ｇ１，Ｇ２・・・ゲート電極、Ｓａ，Ｓｂ…側壁。
【図１】
2004356227.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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