(57)【要約】　【課題】　パワーオフ時にトレラント機能を遂行できる入出力回路を提供する。【解決手段】　電源・パッド間の第１、２プルアップＴｒ（トランジスタ）とパッド・接地間の第１、２プルダウンＴｒ、出力イネーブル信号がディスエーブルであれば第１、２プルアップＴｒと第１、２プルダウンＴｒをオフするプリドライバー、パッドに高電圧が印加されると第１、２プルアップＴｒと第１、２プルダウンＴｒのゲート・ソース間電圧を小さくする第１回路を備える出力バッファー、パッドの入力信号を第１ノードに伝送するゲートと電源と第２ノード間に連結してゲートが第３ノード、パッド、第１ノードに連結した第３〜５プルアップＴｒ、第２ノード・接地間に連結してゲートが第１ノードに連結した第３プルダウンＴｒ、パッドに高電圧が印加されると第３〜５プルアップＴｒと第３プルダウンＴｒのゲート・ソース間電圧を小さくする第２回路を備える。【選択図】　図１
2004120750.tif 000002
【特許請求の範囲】
【請求項１】
　パワーオン状態でパッドを通して高電圧が印加されれば電源電圧レベルの第１制御信号、接地電圧レベルの第２制御信号、及び前記高電圧レベルの第３制御信号を発生して、パワーオフ状態でパッドを通して高電圧が印加されれば前記電源電圧とほとんど同様のレベルの前記第１及び第２制御信号、及び前記高電圧レベルの前記第３制御信号を発生する制御信号発生手段と；
前記電源電圧と前記パッド間に直列連結した第１及び第２プルアップトランジスタと前記パッドと前記接地電圧間に直列連結した第１及び第２プルダウントランジスタ、出力イネーブル信号がイネーブル状態であれば入力信号に応答して前記パッドをプルアップ／ダウンして、前記出力イネーブル信号がディスエーブル状態であれば前記第１及び第２プルアップトランジスタと前記第１及び第２プルダウントランジスタをオフするプリドライバー、及びパワーオン及びオフ時に前記パッドに前記高電圧が印加されると、前記第１、第２、及び第３制御信号に応答して前記第１及び第２プルアップトランジスタと前記第１及び第２プルダウントランジスタ等のゲートとソース／ドレイン間の電圧差が所定電圧より小さいように調節して、前記パッドから前記電源電圧側に流れる電流を防止する第１トレラント及び電流流れ防止手段を備える出力バッファー；及び
　前記第１制御信号に応答して前記パッドから入力される信号を第１ノードに伝送する伝送ゲートと前記電源電圧と第２ノード間に直列連結してそれぞれのゲートが第３ノード、前記パッド、及び前記第１ノードに連結した第３、４、及び５プルアップトランジスタ、前記第２ノードと前記接地電圧間に連結してゲートが前記第１ノードに連結した第３プルダウントランジスタ、及びパワーオン及びオフ時に前記パッドに前記高電圧が印加されると、前記第１及び第３制御信号に応答して前記第３、４、及び５プルアップトランジスタと前記第３プルダウントランジスタのゲートとソース／ドレイン間の電圧差が前記所定電圧より小さいように調節して、前記パッドから前記電源電圧側に流れる電流を防止する第２トレラント及び電流流れ防止手段を備える入力バッファーを備えることを特徴とする半導体装置の入出力回路。
【請求項２】
　前記制御信号発生手段は、
　パワーオン時に前記パッドに前記高電圧が印加されると、前記電源電圧レベルの前記第１制御信号と前記接地電圧レベルの前記第２制御信号を発生して、パワーオフ時に前記パッドに前記高電圧が印加されると、前記電源電圧とほとんど同様のレベルの前記第１及び第２制御信号を発生する第１及び第２制御信号発生回路；及び
　パワーオン及びオフ時に前記パッドに前記高電圧が印加されると、前記高電圧レベルの前記第３制御信号を発生する第３制御信号発生回路を備えることを特徴とする請求項１に記載の半導体装置の入出力回路。
【請求項３】
　前記第１及び第２制御信号発生回路は、
　前記電源電圧と第４ノード間に直列連結してそれぞれのゲートが前記第２制御信号と前記電源電圧に連結して基板が前記第１制御信号に連結した第１及び第２ＰＭＯＳトランジスタと；
　前記第２制御信号と前記接地電圧間に連結してゲートが前記電源電圧に連結した第１ＮＭＯＳトランジスタと；
　前記第２制御信号と前記第１制御信号間に連結してゲートが前記電源電圧に連結され基板が前記第１制御信号に連結した第３ＰＭＯＳトランジスタ；及び
　前記パッドの電圧が前記第４ノードの電圧より高い場合に前記パッドの電圧を降下する第１電圧降下回路を備えることを特徴とする請求項２に記載の半導体装置の入出力回路。
【請求項４】
　前記第３制御信号発生回路は、
　前記電源電圧と前記パッド間に直列連結してそれぞれのゲートが第５ノード、前記パッド、及び前記第１制御信号に連結してそれぞれの基板が前記第３制御信号に連結した第４、５、及び６ＰＭＯＳトランジスタと；
　前記第５ノードと前記第１制御信号間に連結してゲートが前記電源電圧に連結され基板が前記第４及び５ＰＭＯＳトランジスタの共通点に連結した第７ＰＭＯＳトランジスタ；及び
　前記第５ノードと前記接地電圧間に連結してゲートが前記電源電圧に連結した第２ＮＭＯＳトランジスタを備えることを特徴とする請求項２に記載の半導体装置の入出力回路。
【請求項５】
　前記プリドライバーは、
　前記第１トレラント及び電流流れ防止手段を制御するための第１、第２、及び第３信号を発生することを特徴とする請求項１に記載の半導体装置の入出力回路。
【請求項６】
　前記第１トレラント及び電流流れ防止手段は、
　前記第２制御信号に応答してパワーオン時にはオンされて第６ノードに前記電源電圧を伝送するスイッチングトランジスタ、前記第６ノードと第７ノード間に連結してゲートが前記第１信号に連結して基板が前記第３制御信号に連結する第６プルアップトランジスタ、及び前記第７ノードと前記接地電圧間に連結してゲートが前記第１信号に連結する第４プルダウントランジスタを備えた第１ドライバーと；
　前記電源電圧と前記接地電圧間に直列連結してそれぞれのゲートが前記第３信号に連結した第７プルアップトランジスタ及び第５プルダウントランジスタを備えた第２ドライバーと；
　前記電源電圧と第８ノード間に連結した逆方向ダイオード、前記第８ノードと第９ノード間に連結してゲートが前記第２信号に連結して基板が前記第３制御信号に連結した第８プルアップトランジスタ、第１０ノードと前記接地電圧間に連結してゲートが前記第２信号に連結した第６プルダウントランジスタ、及び前記第９ノードと前記第１０ノード間に直列連結してゲートが前記第１制御信号に連結して第１１ノードに信号を伝送する第１及び第２伝送トランジスタを備えた第３ドライバーと；
　前記第７ノードと前記第１制御信号間に連結してゲートが前記電源電圧に連結され基板が前記第３制御信号に連結してパワーオフ時に前記第７ノードの電圧を前記電源電圧とほとんど同様のレベルにする第１トランジスタと；
　前記第１１ノードと前記パッド間に連結してゲートが前記第１制御信号に連結され基板が前記第３制御信号に連結されパワーオン及びオフ時に前記パッドの前記高電圧を前記第１１ノードに伝送する第２トランジスタと；
　前記パッドの前記高電圧を低くめる第２電圧降下回路；及び
　前記第１及び２プルアップトランジスタの共通点と前記第２電圧降下回路間に連結してゲートが前記第２信号に連結され基板が前記第３制御信号に連結されパワーオン及びオフ時に前記パッドに前記高電圧が印加されると、前記第１及び第２プルアップトランジスタの共通点の電圧を低くめる第３トランジスタを備えることを特徴とする請求項５に記載の半導体装置の入出力回路。
【請求項７】
　前記スイッチングトランジスタは、
　ＰＭＯＳトランジスタであることを特徴とする請求項６に記載の半導体装置の入出力回路。
【請求項８】
　前記逆方向ダイオードは、
　ＰＭＯＳトランジスタで構成されたことを特徴とする請求項６に記載の半導体装置の入出力回路。
【請求項９】
　前記第１及び第２伝送トランジスタ各々は、
　ＮＭＯＳトランジスタであることを特徴とする請求項６に記載の半導体装置の入出力回路。
【請求項１０】
　前記第１ないし第３トランジスタ各々は、
　ＰＭＯＳトランジスタであることを特徴とする請求項６に記載の半導体装置の入出力回路。
【請求項１１】
　前記第２トレラント及び電流流れ防止手段は、
　前記第３ノードと前記接地電圧間に連結してゲートが前記電源電圧に連結されパワーオン時に前記第３ノードを前記接地電圧レベルにする第４トランジスタと；
　前記第３ノードと前記第１ノード間に直列連結してそれぞれのゲートが前記電源電圧に連結されそれぞれの基板が前記第３制御信号に連結して共通点が前記第３及び４ＰＭＯＳプルアップトランジスタの共通点に連結してパワーオフ時に前記第３ノード及び前記第３及び４プルアップトランジスタの共通点として前記第１ノードの電圧を伝送する第５及び６トランジスタ；及び
　前記第４及び５プルアップトランジスタの共通点と前記第１ノード間に連結してゲートが前記電源電圧に連結され、基板が前記第３制御信号に連結してパワーオフ時に前記第４及び５プルアップトランジスタの共通点として前記第１ノードの電圧を伝送する第７トランジスタを備えることを特徴とする請求項１に記載の半導体装置の入出力回路。
【請求項１２】
　前記第４トランジスタは、
　ＮＭＯＳトランジスタで構成されたことを特徴とする請求項１１に記載の半導体装置の入出力回路。
【請求項１３】
　前記第５ないし第７トランジスタ各々は、
　ＰＭＯＳトランジスタで構成されたことを特徴とする請求項１１に記載の半導体装置の入出力回路。
【請求項１４】
　パワーオン状態でパッドを通して高電圧が印加されれば電源電圧レベルの第１制御信号、接地電圧レベルの第２制御信号、及び前記高電圧レベルの第３制御信号を発生して、パワーオフ状態でパッドを通して高電圧が印加されれば前記電源電圧とほとんど同様のレベルの前記第１及び第２制御信号、及び前記高電圧レベルの前記第３制御信号を発生する制御信号発生手段；及び
　前記電源電圧と前記パッド間に直列連結した第１及び第２プルアップトランジスタと前記パッドと前記接地電圧間に直列連結した第１及び第２プルダウントランジスタ、出力イネーブル信号がイネーブル状態であれば入力信号に応答して前記パッドをプルアップ／ダウンして、前記出力イネーブル信号がディスエーブル状態であれば前記第１及び第２プルアップトランジスタと前記第１及び第２プルダウントランジスタをオフするプリドライバー、及びパワーオン及びオフ時に前記パッドに前記高電圧が印加されると、前記第１、第２、及び第３制御信号に応答して前記第１及び第２プルアップトランジスタと前記第１及び第２プルダウントランジスタのゲートとソース／ドレイン間の電圧差が所定電圧より小さいように調節して、前記パッドから前記電源電圧側に流れる電流を防止するトレラント及び電流流れ防止手段を備える出力バッファーを備えることを特徴とする半導体装置の出力回路。
【請求項１５】
　前記プリドライバーは、
　前記トレラント及び電流流れ防止手段を制御するための第１、第２、及び第３信号を発生することを特徴とする請求項１４に記載の半導体装置の出力回路。
【請求項１６】
　前記トレラント及び電流流れ防止手段は、
　前記第２制御信号に応答してパワーオン時にはオンされて第１ノードに前記電源電圧を伝送するスイッチングトランジスタ、前記第１ノードと第２ノード間に連結してゲートが前記第１信号に連結して基板が前記第３制御信号に連結する第３プルアップトランジスタ、及び前記第２ノードと前記接地電圧間に連結してゲートが前記第１信号に連結する第３プルダウントランジスタを備えた第１ドライバーと；
　前記電源電圧と前記接地電圧間に直列連結してそれぞれのゲートが前記第３信号に連結した第４プルアップトランジスタ及び第４プルダウントランジスタを備えた第２ドライバーと；
　前記電源電圧と第３ノード間に連結した逆方向ダイオード、前記第３ノードと第４ノード間に連結してゲートが前記第２信号に連結して基板が前記第３制御信号に連結した第５プルアップトランジスタ、第５ノードと前記接地電圧間に連結してゲートが前記第２信号に連結した第５プルダウントランジスタ、及び前記第４ノードと前記第５ノード間に直列連結してゲートが前記第１制御信号に連結して第６ノードに信号を伝送する第１及び第２伝送トランジスタを備えた第３ドライバー；
　前記第２ノードと前記第１制御信号間に連結してゲートが前記電源電圧に連結され基板が前記第３制御信号に連結してパワーオフ時に前記第２ノードの電圧を前記電源電圧とほとんど同様のレベルにする第１トランジスタと；
　前記第６ノードと前記パッド間に連結してゲートが前記第１制御信号に連結され基板が前記第３制御信号に連結されパワーオン及びオフ時に前記パッドの前記高電圧を前記第６ノードに伝送する第２トランジスタと；
　前記パッドの前記高電圧を低くめる電圧降下回路；及び
　前記第１及び２プルアップトランジスタの共通点と前記電圧降下回路間に連結してゲートが前記第２信号に連結され基板が前記第３制御信号に連結されパワーオン及びオフ時に前記パッドに前記高電圧が印加されると、前記第１及び第２プルアップトランジスタの共通点の電圧を低くめる第３トランジスタを備えることを特徴とする請求項１５に記載の半導体装置の出力回路。
【請求項１７】
　前記スイッチングトランジスタは、
　ＰＭＯＳトランジスタであることを特徴とする請求項１６に記載の半導体装置の出力回路。
【請求項１８】
　前記逆方向ダイオードは、
　ＰＭＯＳトランジスタで構成されたことを特徴とする請求項１６に記載の半導体装置の出力回路。
【請求項１９】
　前記第１及び第２伝送トランジスタ各々は、
　ＮＭＯＳトランジスタであることを特徴とする請求項１６に記載の半導体装置の出力回路。
【請求項２０】
　前記第１ないし第３トランジスタ各々は、
　ＰＭＯＳトランジスタであることを特徴とする請求項１６に記載の半導体装置の出力回路。
【請求項２１】
　パワーオン状態でパッドを通して高電圧が印加されれば電源電圧レベルの第１制御信号、及び前記高電圧レベルの第２制御信号を発生して、パワーオフ状態でパッドを通して高電圧が印加されれば前記電源電圧とほとんど同様のレベルの前記第１制御信号及び前記高電圧レベルの前記第２制御信号を発生する制御信号発生手段；及び
　前記第１制御信号に応答して前記パッドから入力される信号を第１ノードに伝送する伝送ゲートと前記電源電圧と第２ノード間に直列連結してそれぞれのゲートが第３ノード、前記パッド、及び前記第１ノードに連結した第１、２、及び３プルアップトランジスタ、前記第２ノードと接地電圧間に連結してゲートが前記第１ノードに連結した第１プルダウントランジスタ、及びパワーオン及びオフ時に前記パッドに高電圧が印加されると、前記第１及び第２制御信号に応答して前記第１、２、及び３プルアップトランジスタと前記第１プルダウントランジスタのゲートとソース／ドレイン間の電圧差が前記所定電圧より小さいように調節して、前記パッドから前記電源電圧側に流れる電流を防止するトレラント及び電流流れ防止手段を備える入力バッファーを備えることを特徴とする半導体装置の入力回路。
【請求項２２】
　前記トレラント及び電流流れ防止手段は、
　前記第３ノードと前記接地電圧間に連結してゲートが前記電源電圧に連結されパワーオン時に前記第３ノードを前記接地電圧レベルにする第１トランジスタと；
　前記第３ノードと前記第１ノード間に直列連結してそれぞれのゲートが前記電源電圧に連結されそれぞれの基板が前記第２制御信号に連結され共通点が前記第１及び２ＰＭＯＳプルアップトランジスタの共通点に連結されパワーオフ時に前記第３ノード及び前記第１及び２プルアップトランジスタの共通点として前記第１ノードの電圧を伝送する第２及び３トランジスタ；及び
　前記第２及び３プルアップトランジスタの共通点と前記第１ノード間に連結してゲートが前記電源電圧に連結され、基板が前記第２制御信号に連結されパワーオフ時に前記第２及び３プルアップトランジスタの共通点として前記第１ノードの電圧を伝送する第４トランジスタを備えることを特徴とする請求項２１に記載の半導体装置の入力回路。
【請求項２３】
　前記第１トランジスタは、
　ＮＭＯＳトランジスタで構成されたことを特徴とする請求項２１に記載の半導体装置の入力回路。
【請求項２４】
　前記第２ないし第４トランジスタ各々は、
　ＰＭＯＳトランジスタで構成されたことを特徴とする請求項２１に記載の半導体装置の入力回路。
【請求項２５】
　パワーオン状態でパッドを通して高電圧が印加されれば電源電圧レベルの第１制御信号、接地電圧レベルの第２制御信号、及び高電圧レベルの第３制御信号を発生して、パワーオフ状態でパッドを通して高電圧が印加されれば電源電圧とほとんど同様のレベルの前記第１及び第２制御信号を発生して、高電圧レベルの第３制御信号を発生する制御信号発生部；及び
　電源電圧と前記パッド間に連結した少なくとも一つのプルアップトランジスタ、前記パッドと接地電圧間に連結した少なくとも一つのプルダウントランジスタ、及びパワーオンまたはオフ時に前記パッドに高電圧が印加されると、前記第１、第２、及び第３制御信号に応答して前記少なくとも一つのプルアップトランジスタと前記少なくとも一つのプルダウントランジスタの各ゲートと各ソース／ドレイン間の電圧差を所定電圧以下に調節して、前記パッドから電源電圧に流れる電流を防止するトレラント及び電流防止部を備えることを特徴とする半導体装置の入力及び出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置に係り、特にパワーオン及びオフ時に外部から内部電源電圧より高い高電圧を印加しても安定的に動作できる半導体装置の入出力回路に関する。
【背景技術】
【０００２】
　半導体装置は工程技術の発展でディップ−サブミクロン（ｄｅｅｐ−ｓｕｂｍｉｃｒｏｎ）線幅技術を用いるようになるによって電源電圧が３．３Ｖから徐々に低くなっているが、このような半導体装置が適用されるシステムの電源電圧は一般的に半導体装置内部の電源電圧より高電圧、例えば、５Ｖになる。
　したがって、半導体装置の入出力回路は外部から高電圧が流入する場合にも安定的に動作できる高電圧トレラント（ｔｏｌｅｒａｎｔ）機能を備えなければならない。
【０００３】
　一般的に、半導体装置の入出力回路というものは、パッドに連結してパッドから入力される信号をバッファーする入力バッファーと内部回路から出力される信号をバッファーしてパッドに出力する出力バッファーを言う。
【０００４】
　それで、従来の半導体装置の入力バッファーと出力バッファーは、外部から印加される高電圧に耐えることができるトレラント機能を備えている。
　ところが、従来の半導体装置の入力バッファーと出力バッファーは、パワーオン時にはトレラント機能を遂行できるが、パワーオフ時にはトレラント機能を遂行できないという問題がある。
【０００５】
　したがって、従来の半導体装置は、パワーオフ時に入力バッファーと出力バッファーを構成するＭＯＳトランジスタのゲートとソース／ドレイン間の電圧差が高電圧になってこれらＭＯＳトランジスタのゲートオキサイドが損傷されるという問題があった。
　また、従来の半導体装置は、パワーオン時とオフ時に入力バッファーと出力バッファーを構成するＭＯＳトランジスタを通じて漏れ電流が流れるという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　本発明の目的はパワーオン時だけでなくパワーオフ時にもトレラント機能を遂行できる半導体装置の入出力回路を提供することにある。
　本発明の他の目的はパワーオン時とオフ時にＭＯＳトランジスタを通じて漏れ電流が流れることを防止することができる半導体装置の入出力回路を提供することにある。
【課題を解決するための手段】
【０００７】
　前記目的と他の目的を達成するための本発明の半導体装置の入出力回路は、パワーオン状態でパッドを通して高電圧が印加されれば電源電圧レベルの第１制御信号、接地電圧レベルの第２制御信号、及び前記高電圧レベルの第３制御信号を発生して、パワーオフ状態でパッドを通して高電圧が印加されれば前記電源電圧とほとんど同様のレベルの前記第１及び第２制御信号、及び前記高電圧レベルの前記第３制御信号を発生する制御信号発生手段、前記電源電圧と前記パッド間に直列連結した第１及び第２プルアップトランジスタと前記パッドと前記接地電圧間に直列連結された第１及び第２プルダウントランジスタ、出力イネーブル信号がイネーブル状態であれば入力信号に応答して前記パッドをプルアップ／ダウンして、前記出力イネーブル信号がディスエ-ブル状態であれば前記第１及び第２プルアップトランジスタと前記第１及び第２プルダウントランジスタをオフするプリドライバー、及びパワーオン及びオフ時に前記パッドに前記高電圧が印加されると、前記第１、第２、及び第３制御信号に応答して前記第１及び第２プルアップトランジスタと前記第１及び第２プルダウントランジスタのゲートとソース／ドレイン間の電圧差が所定電圧より小さいように調節して、前記パッドから前記電源電圧側に流れる電流を防止する第１トレラント及び電流流れ防止手段を備える出力バッファー、及び前記第１制御信号に応答して前記パッドから入力される信号を第１ノードに伝送する伝送ゲートと前記電源電圧と第２ノード間に直列連結してそれぞれのゲートが第３ノード、前記パッド、及び前記第１ノードに連結した第３、４、及び５プルアップトランジスタ、前記第２ノードと前記接地電圧間に連結してゲートが前記第１ノードに連結した第３プルダウントランジスタ、及びパワーオン及びオフ時に前記パッドに前記高電圧が印加されると、前記第１及び第３制御信号に応答して前記第３、４、及び５プルアップトランジスタと前記第３プルダウントランジスタのゲートとソース／ドレイン間の電圧差が前記所定電圧より小さいように調節して、前記パッドから前記電源電圧側に流れる電流を防止する第２トレラント及び電流流れ防止手段を備える入力バッファーを備えることを特徴とする。
【０００８】
　前記目的と他の目的を達成するための本発明の半導体装置の出力回路は、パワーオン状態でパッドを通して高電圧が印加されれば電源電圧レベルの第１制御信号、接地電圧レベルの第２制御信号、及び前記高電圧レベルの第３制御信号を発生して、パワーオフ状態でパッドを通して高電圧が印加されれば前記電源電圧とほとんど同様のレベルの前記第１及び第２制御信号、及び前記高電圧レベルの前記第３制御信号を発生する制御信号発生手段、及び前記電源電圧と前記パッド間に直列連結した第１及び第２プルアップトランジスタと前記パッドと前記接地電圧間に直列連結した第１及び第２プルダウントランジスタ、出力イネーブル信号がイネーブル状態であれば入力信号に応答して前記パッドをプルアップ／ダウンして、前記出力イネーブル信号がディスエ-ブル状態であれば前記第１及び第２プルアップトランジスタと前記第１及び第２プルダウントランジスタをオフするプリドライバー、及びパワーオン及びオフ時に前記パッドに前記高電圧が印加されると、前記第１、第２、及び第３制御信号に応答して前記第１及び第２プルアップトランジスタと前記第１及び第２プルダウントランジスタのゲートとソース／ドレイン間の電圧差が所定電圧より小さいように調節して、前記パッドから前記電源電圧側に流れる電流を防止するトレラント及び電流流れ防止手段を備える出力バッファーを備えることを特徴とする。
【０００９】
　前記出力回路のトレラント及び電流流れ防止手段は、前記第２制御信号に応答してパワーオン時にはオンされて第１ノードに前記電源電圧を伝送するスイッチングトランジスタ、前記第１ノードと第２ノード間に連結してゲートが前記第１信号に連結して基板が前記第３制御信号に連結する第３プルアップトランジスタ、及び前記第２ノードと前記接地電圧間に連結してゲートが前記第１信号に連結する第３プルダウントランジスタを備えた第１ドライバー、前記電源電圧と前記接地電圧間に直列連結してそれぞれのゲートが前記第３信号に連結した第４プルアップトランジスタ及び第４プルダウントランジスタを備えた第２ドライバー、前記電源電圧と第３ノード間に連結した逆方向ダイオード、前記第３ノードと第４ノード間に連結してゲートが前記第２信号に連結して基板が前記第３制御信号に連結した第５プルアップトランジスタ、第５ノードと前記接地電圧間に連結してゲートが前記第２信号に連結した第５プルダウントランジスタ、及び前記第４ノードと前記第５ノード間に直列連結してゲートが前記第１制御信号に連結して第６ノードに信号を伝送する第１及び第２伝送トランジスタを備えた第３ドライバー、前記第２ノードと前記第１制御信号間に連結してゲートが前記電源電圧に連結され基板が前記第３制御信号に連結してパワーオフ時に前記第２ノードの電圧を前記電源電圧とほとんど同様のレベルにする第１トランジスタ、前記第６ノードと前記パッド間に連結してゲートが前記第１制御信号に連結され基板が前記第３制御信号に連結されパワーオン及びオフ時に前記パッドの前記高電圧を前記第６ノードに伝送する第２トランジスタ、前記パッドの前記高電圧を低くめる電圧降下回路、及び前記第１及び２プルアップトランジスタの共通点と前記電圧降下回路間に連結してゲートが前記第２信号に連結され基板が前記第３制御信号に連結されパワーオン及びオフ時に前記パッドに前記高電圧が印加されると、前記第１及び第２プルアップトランジスタの共通点の電圧を低くめる第３トランジスタを備えることを特徴とする。
【００１０】
　前記目的と他の目的を達成するための本発明の半導体装置の入力回路は、パワーオン状態でパッドを通して高電圧が印加されれば電源電圧レベルの第１制御信号、及び前記高電圧レベルの第２制御信号を発生して、パワーオフ状態でパッドを通して高電圧が印加されれば前記電源電圧とほとんど同様のレベルの前記第１制御信号及び前記高電圧レベルの前記第２制御信号を発生する制御信号発生手段、及び前記第１制御信号に応答して前記パッドから入力される信号を第１ノードに伝送する伝送ゲートと前記電源電圧と第２ノード間に直列連結してそれぞれのゲートが第３ノード、前記パッド、及び前記第１ノードに連結した第１、２、及び３プルアップトランジスタ、前記第２ノードと接地電圧間に連結してゲートが前記第１ノードに連結した第１プルダウントランジスタ、及びパワーオン及びオフ時に前記パッドに高電圧が流入されば前記第１及び第２制御信号に応答して前記第１、２、及び３プルアップトランジスタと前記第１プルダウントランジスタのゲートとソース／ドレイン間の電圧差が前記所定電圧より小さいように調節して、前記パッドから前記電源電圧側に流れる電流を防止するトレラント及び電流流れ防止手段を備える入力バッファーを備えることを特徴とする。
【００１１】
　前記入力回路のトレラント及び電流流れ防止手段は、前記第３ノードと前記接地電圧間に連結してゲートが前記電源電圧に連結されパワーオン時に前記第３ノードを前記接地電圧レベルにする第１トランジスタ、前記第３ノードと前記第１ノード間に直列連結してそれぞれのゲートが前記電源電圧に連結されそれぞれの基板が前記第２制御信号に連結され共通点が前記第１及び２ＰＭＯＳプルアップトランジスタの共通点に連結されパワーオフ時に前記第３ノード及び前記第１及び２プルアップトランジスタの共通点として前記第１ノードの電圧を伝送する第２及び３トランジスタ、及び前記第２及び３プルアップトランジスタの共通点と前記第１ノード間に連結してゲートが前記電源電圧に連結され、基板が前記第２制御信号に連結されパワーオフ時に前記第２及び３プルアップトランジスタの共通点として前記第１ノードの電圧を伝送する第４トランジスタを備えることを特徴とする。
【発明の効果】
【００１２】
　本発明の半導体装置の入出力回路は、パワーオン及びオフ時にパッドに内部電源電圧より高い高電圧が流入する場合にＭＯＳトランジスタのゲートオキサイドが損傷されなくなる。
　また、本発明の半導体装置の入出力回路は、パワーオン及びオフ時に漏れ電流を防止することができる。
【発明を実施するための最良の形態】
【００１３】
　以下、添附した図面を参考にしながら本発明の半導体装置の入出力回路を説明すれば次の通りである。
【００１４】
　図１は、本発明の半導体装置の実施例の構成を示すブロック図であって、半導体装置３０は内部回路３２、入出力回路３４、及びパッド４２−１〜４２−nで構成されている。入出力回路３４は制御信号発生回路３６、出力バッファー３８−１〜３８−n、及び入力バッファー４０−１〜４０−nで構成されている。
【００１５】
　図１に示した実施例の半導体装置は、すべてのパッド４２−１〜４２−nに出力バッファー３８−１〜３８−nと入力バッファー４０−１〜４０−nが連結された場合を仮定して示したものである。すなわち、半導体装置のパッドが信号入力だけのために用いられる場合ならばパッドに入力バッファーだけを連結して構成して、信号出力だけのために用いられる場合ならばパッドに出力バッファーだけを連結して構成すればよい。
【００１６】
　そして、図１では制御信号発生回路３６がパッド４２−１に連結されたことを示したが、他のパッド４２−２〜４２−nに連結しても構わない。
　また、図１で制御信号発生回路３６は、それぞれのＩ／Ｏに対して共通で用いられるものになっているが、Ｉ／Ｏ別に各々独立的に構成することも可能である。
【００１７】
　図１に示したブロックそれぞれの機能を説明すれば次の通りである。
　内部回路３２は、半導体装置３０の固有な機能を遂行する回路である。制御信号発生回路３６はパワーオン時にパッド４２−１の電圧Ｖｐが高電圧ならば電源電圧ＶＤＤレベルの制御信号ＳＶと接地電圧レベルの制御信号ＳＦＶを発生して、パワーオフ時にパッド４２−１の電圧Ｖｐが高電圧ならば電源電圧ＶＤＤレベルの制御信号ＳＶ、ＳＦＶを発生する。そして、パワーオン時にパッド４２−１の電圧Ｖｐが接地電圧レベルならば電源電圧ＶＤＤレベルの制御信号ＳＶＦＷを発生して、パッド４２−１の電圧Ｖｐが電源電圧ＶＤＤレベルならば制御信号ＳＶＦＷがフローティングされる。また、パワーオン及びオフ時にパッド４２−１の電圧Ｖｐが高電圧ならば高電圧レベルの制御信号ＳＶＦＷを発生する。出力バッファー３８−１〜３８−n各々は出力イネーブル信号ＯＥに応答して信号ＯＵＴ１〜ＯＵＴｎをバッファーして出力信号ＤＯＵＴ１〜ＤＯＵＴｎを発生して、パッド４２−１に高電圧が印加されると、制御信号ＳＶ、ＳＦＶ、ＳＶＦＷに応答してパワーオフ状態及びパワーオンハイインピーダンス状態で高電圧に対するトレラント機能を遂行して、電流の流れを防止する。入力バッファー４０−１〜４０−n各々は入力信号ＤＩＮ１〜ＤＩＮｎをバッファーして信号ＩＮ１〜ＩＮｎを発生して、パワーオン及びオフ時にパッド４２−１に高電圧が印加されると、制御信号ＳＶ、ＳＶＦＷに応答して高電圧に対するトレラント機能を遂行して、電流の流れを防止する。
【００１８】
　図２は、図１に示した制御信号発生回路の実施例の回路図であって、制御信号ＳＦＶ、ＳＶを発生する回路３６−１と制御信号ＳＶＦＷを発生する回路３６−２で構成されている。
　図２で、回路３６−１は、ＰＭＯＳトランジスタＰ１４〜Ｐ１６及びＮＭＯＳトランジスタＮ１１〜Ｎ１５で構成されて、回路３６−２はＰＭＯＳトランジスタＰ１０〜Ｐ１３及びＮＭＯＳトランジスタＮ１０で構成されている。
【００１９】
　さらに詳細に説明すれば、回路３６−１は制御信号ＳＶを中間連結ノードにして電源電圧ＶＤＤとノードＡ１間に直列連結してそれぞれのゲートが制御信号ＳＦＶと電源電圧ＶＤＤに連結されて、制御信号ＳＶに連結した基板を有したＰＭＯＳトランジスタＰ１５、Ｐ１６、制御信号ＳＦＶと接地電圧間に連結して電源電圧ＶＤＤが印加されるゲートを有したＮＭＯＳトランジスタＮ１１、制御信号ＳＦＶと制御信号ＳＶ間に連結して電源電圧ＶＤＤが印加されるゲートと制御信号ＳＶに連結した基板を有したＰＭＯＳトランジスタＰ１４、ノードＡ１とパッド１８間に直列連結したダイオード構成のＮＭＯＳトランジスタＮ１３、Ｎ１４、Ｎ１５、及びノードＡ１とパッド１８間に連結され、ゲートはノードＡ１に連結されたＮＭＯＳトランジスタＮ１２で構成されている。
【００２０】
　回路３６−２はノードＡ３及び制御信号ＳＶＦＷを中間連結ノードにして電源電圧ＶＤＤとパッド１８間に直列連結してそれぞれのゲートがノードＡ２、パッド１８、及び制御信号ＳＶ発生端子に連結され、基板が制御信号ＳＶＦＷに連結したＰＭＯＳトランジスタＰ１０、Ｐ１１、Ｐ１２、ノードＡ２と制御信号ＳＶ間に連結してゲートは電源電圧ＶＤＤに連結され、ノードＡ３に連結した基板を有したＰＭＯＳトランジスタＰ１３、及びノードＡ２と接地電圧間に連結して電源電圧ＶＤＤが印加されるゲートを有したＮＭＯＳトランジスタＮ１０で構成されている。
【００２１】
　そして、図２で図示されないＰＭＯＳトランジスタの基板は、電源電圧ＶＤＤに連結して、ＮＭＯＳトランジスタの基板は接地電圧に連結する。
【００２２】
　図２に示した回路３６−１の動作を説明すれば次の通りである。
　まず、電源電圧ＶＤＤが電圧３Ｖであるパワーオン状態において、パッド１８に５Ｖの電圧が印加される場合の動作を説明すれば次の通りである。
　ＮＭＯＳトランジスタＮ１１とＰＭＯＳトランジスタＰ１５がオンされてＰＭＯＳトランジスタＰ１４、Ｐ１６がオフされて、接地電圧レベルの制御信号ＳＦＶと電源電圧ＶＤＤレベルの制御信号ＳＶを発生する。この時ＰＭＯＳトランジスタＰ１６はオフ状態（ゲートは３Ｖ、ノードＡ１はダイオードに連結したＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、ＭＮ１５により３Ｖ程度である）であるのでパッド１８の５Ｖ電圧が制御信号ＳＶに影響を及ぼさず、また電源電圧ＶＤＤが供給されるパワーオン状態において、パッド１８に０〜５Ｖ程度の電圧が印加されるとＰＭＯＳトランジスタＰ１６は常にオフであるので、パワーオン状態で回路３６−１は、パッド１８に印加される電圧のレベルに関係なしで接地電圧レベルの制御信号ＳＦＶと電源電圧ＶＤＤレベルの制御信号ＳＶを発生する。
【００２３】
　次に、電源電圧ＶＤＤが０Ｖであるパワーオフ状態で（パワーオフになれば電源電圧ＶＤＤが結局は接地電圧になる）パッド１８に５Ｖの電圧が流入する場合の動作を説明すれば次の通りである。
　ＮＭＯＳトランジスタＮ１１がオフされて、ＰＭＯＳトランジスタＰ１４、Ｐ１６がオンされる。ノードＡ１の電圧はダイオード構成のＮＭＯＳトランジスタＮ１３、Ｎ１４、Ｎ１５によってパッド１８の電圧５Ｖが落ちて３Ｖ程度となる。この時、ＰＭＯＳトランジスタＰ１６がオンされているので制御信号ＳＶは３Ｖ程度になって、ＰＭＯＳトランジスタ１４がオンされているので制御信号ＳＦＶも３Ｖ程度となる。そして、ＰＭＯＳトランジスタＰ１５は制御信号ＳＦＶに応答してオフされる。
【００２４】
　結果的に、パワーオン時にパッド１８に印加される電圧レベルに関係なく、制御信号ＳＶは電源電圧ＶＤＤレベルになって、制御信号ＳＦＶは接地電圧レベルになる。そして、パワーオフ時にパッド１８に電源電圧ＶＤＤより高い電圧が印加される場合には制御信号ＳＶ、ＳＦＶがすべて電源電圧ＶＤＤレベルになる。すなわち、パワーオフ時にパッド１８の電圧をダイオード構成のＮＭＯＳトランジスタＮ１３、Ｎ１４、Ｎ１５によりノードＡ１の電圧を電源電圧ＶＤＤレベルにすることにより制御信号ＳＶ、ＳＦＶの電圧を電源電圧ＶＤＤレベルにする。
【００２５】
　図２に示した回路３６−２の動作を説明すれば次の通りである。
　まず、電源電圧ＶＤＤが３Ｖである、パワーオン状態でパッド１８が接地電圧レベルである場合の動作を説明すれば次の通りである。
　ＮＭＯＳトランジスタＮ１０とＰＭＯＳトランジスタＰ１１がオンされて、ＰＭＯＳトランジスタＰ１３がオフされる。そして、ＮＭＯＳトランジスタＮ１０がオンされてＰＭＯＳトランジスタＰ１０のノードＡ２が接地電圧レベルになる。したがって、ＰＭＯＳトランジスタＰ１０がオンされる。この場合に、制御信号ＳＶが電源電圧ＶＤＤレベルであるのでＰＭＯＳトランジスタＰ１２はオフされる。したがって、制御信号ＳＶＦＷは電源電圧ＶＤＤレベルに上昇する。
【００２６】
　そして、電源電圧ＶＤＤが３Ｖである、パワーオン状態でパッド１８に３Ｖの電圧が印加される場合の動作を説明すれば次の通りである。
　この場合に、ＮＭＯＳトランジスタＮ１０がオンされて、ＰＭＯＳトランジスタＰ１１がオフされる。ＮＭＯＳトランジスタＮ１０がオンされてノードＡ２が接地電圧レベルになって、これによりＰＭＯＳトランジスタＰ１０がオンされる。そして、制御信号ＳＶが電源電圧ＶＤＤレベルであるのでＰＭＯＳトランジスタＰ１２のゲートとソース間の電圧差がしきい電圧より小さくてＰＭＯＳトランジスタＰ１２はオフされる。したがって、ＰＭＯＳトランジスタＰ１１、Ｐ１２がすべてオフされて制御信号ＳＶＦＷはフローティング（ｆｌｏａｔｉｎｇ）状態となる。
【００２７】
　そして、電源電圧ＶＤＤが３Ｖである、パワーオン状態でパッド１８に５Ｖの電圧が印加される場合の動作を説明すれば次の通りである。
　ＮＭＯＳトランジスタＮ１０がオンされて、ＰＭＯＳトランジスタＰ１１がオフされる。そして、ＮＭＯＳトランジスタＮ１０がオンされてノードＡ２が接地電圧レベルになって、ＰＭＯＳトランジスタＰ１０がオンされる。この時、制御信号ＳＶが電源電圧ＶＤＤレベルであるのでＰＭＯＳトランジスタＰ１２のゲートとソース間の電圧差がしきい電圧より大きくてＰＭＯＳトランジスタＰ１２はオンされる。したがって、制御信号ＳＶＦＷは電圧５Ｖレベルまで上昇する。
【００２８】
　最後に、電源電圧ＶＤＤが０Ｖである、パワーオフ状態でパッド１８に５Ｖの電圧が印加される場合の動作を説明すれば次の通りである。
　パワーオフ状態で電源電圧ＶＤＤは、接地電圧レベルになるので、ＮＭＯＳトランジスタＮ１０がオフされて、ＰＭＯＳトランジスタＰ１３がオンされる。この時、制御信号ＳＶが電源電圧ＶＤＤレベルであってＰＭＯＳトランジスタＰ１３がオンされているので、ノードＡ２が電源電圧ＶＤＤレベルになって、ＰＭＯＳトランジスタＰ１０はオフされる。そして、ＰＭＯＳトランジスタＰ１２はＰＭＯＳトランジスタＰ１２のゲートとソース間の電圧差がしきい電圧より大きいのでオンされる。したがって、制御信号ＳＶＦＷは電圧５Ｖレベルまで上昇する。
【００２９】
　結果的に、回路３６−２はパワーオン時にパッド１８が接地電圧レベルである場合には電源電圧ＶＤＤレベルの制御信号ＳＶＦＷを発生して、パッド１８が電源電圧ＶＤＤレベルである場合には制御信号ＳＶＦＷをフローティング状態にして、パッド１８が電圧５Ｖレベルである場合には電圧５Ｖレベルの制御信号ＳＶＦＷを発生する。そして、パワーオフ時にパッド１８が電圧５Ｖレベルである場合には電圧５Ｖレベルの制御信号ＳＶＦＷを発生する。すなわち、パワーオン及びオフ時にパッド１８に高電圧が印加される場合に制御信号ＳＶＦＷは高電圧レベルまで上昇する。
【００３０】
　図３は、図１に示した出力バッファーの実施例の構成を示す回路図であって、インバータＩ１、ＡＮＤゲートＡＮＤ、及びＯＲゲートＯＲで構成されたプリドライバー５０、及びＰＭＯＳトランジスタＰ１７〜Ｐ２６、及びＮＭＯＳトランジスタＮ１６〜Ｎ２５で構成された出力ドライバー５２で構成されている。
　出力ドライバー５２は、プリドライバー５０の出力信号である信号Ｓ１、Ｓ２、Ｓ３に応答するドライバー６０、６２、６４、プルアップ／ダウンドライバー６６、及び電圧降下回路６８で構成されている。
【００３１】
　図３において、ドライバー６０は、電源電圧ＶＤＤとノードＢ２間に直列連結してそれぞれのゲートがノードＢ１、信号Ｓ２に連結されて、それぞれの基板がノードＢ１、制御信号ＳＶＦＷに連結したＰＭＯＳトランジスタＰ１７、Ｐ１８、及びノードＢ２と接地電圧間に直列連結してそれぞれのゲートが制御信号ＳＶ、制御信号ＳＶ、信号Ｓ２に連結されたＮＭＯＳトランジスタＮ１６、Ｎ１７、Ｎ１８で構成されている。
【００３２】
　ドライバー６２は、電源電圧ＶＤＤとノードＢ３間に直列連結して、それぞれのゲートが制御信号ＳＦＶ、信号Ｓ１に連結されて、それぞれの基板が制御信号ＳＶＦＷに連結されたＰＭＯＳトランジスタＰ１９、Ｐ２０、及びノードＢ３と接地電圧間に連結して信号Ｓ１に連結したゲートを有したＮＭＯＳトランジスタＮ１９で構成されている。
　ドライバー６４は、ノードＢ５を中間連結ノードにして電源電圧ＶＤＤと接地電圧間に直列連結して信号Ｓ３に連結したゲートを有したＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２０で構成されている。
【００３３】
　プルアップ／ダウンドライバー６６は、電源電圧ＶＤＤとパッド１８間に直列連結してそれぞれのゲートがノードＢ３、ノードＢ４に連結してそれぞれの基板が制御信号ＳＶＦＷに連結したＰＭＯＳトランジスタＰ２４、Ｐ２６、パッド１８と接地電圧間に直列連結してそれぞれのゲートが制御信号ＳＶ、ノードＢ５に連結したＮＭＯＳトランジスタＮ２１、Ｎ２２、ノードＢ３と制御信号ＳＶ間に連結して電源電圧ＶＤＤに連結したゲートと制御信号ＳＶＦＷに連結した基板を有したＰＭＯＳトランジスタＰ２２、ノードＢ４とパッド１８間に連結して制御信号ＳＶに連結したゲートと制御信号ＳＶＦＷに連結した基板を有したＰＭＯＳトランジスタＰ２３、ノードＢ６と電圧降下回路６８間に連結して信号Ｓ２が印加されるゲートと制御信号ＳＶＦＷに連結した基板を有したＰＭＯＳトランジスタＰ２５で構成されている。
【００３４】
　電圧降下回路６８は、パッド１８に直列連結したダイオード構成のＮＭＯＳトランジスタＮ２３、Ｎ２４、Ｎ２５で構成されている。
　図３において、図示されないＰＭＯＳトランジスタの基板は電源電圧ＶＤＤに連結してＮＭＯＳトランジスタの基板は接地電圧に連結される。
　図３において、プルアップ／ダウンドライバー６６を構成するＰＭＯＳトランジスタＰ２４、Ｐ２６とＮＭＯＳトランジスタＮ２１、Ｎ２２の大きさは他のトランジスタの大きさよりはるかに大きい。
【００３５】
　図３に示した回路の作動を説明すれば次の通りである。
　接地電圧レベルの出力イネーブル信号ＯＥが印加されるとＡＮＤゲートＡＮＤとＯＲゲートＯＲは入力信号である信号ＯＵＴを各々信号Ｓ１、Ｓ３として発生する。インバータＩ１は電源電圧ＶＤＤレベルの信号Ｓ２を発生する。出力ドライバー５２は電源電圧ＶＤＤレベルの信号Ｓ２に応答して信号Ｓ１、Ｓ３が電源電圧ＶＤＤレベルならば電源電圧ＶＤＤレベルの出力信号ＤＯＵＴを、信号Ｓ１、Ｓ３が接地電圧レベルならば接地電圧レベルの出力信号ＤＯＵＴを発生する。すなわち、この場合には出力バッファーが一般的なバッファーとしての動作を遂行する。
【００３６】
　電源電圧ＶＤＤレベルの出力イネーブル信号ＯＥが印加されるとＡＮＤゲートＡＮＤが接地電圧レベルの信号Ｓ１を発生して、ＯＲゲートＯＲが電源電圧ＶＤＤレベルの信号Ｓ３を発生して、インバータＩ１が接地電圧レベルの信号Ｓ２を発生する。このような場合、出力バッファーから出力される出力信号ＤＯＵＴはハイインピーダンス（Ｈｉ−Ｚ）状態である。パワーオンハイインピーダンス状態及びパワーオフ時にパッド１８に電源電圧ＶＤＤより高い高電圧が印加される場合の動作を注意して調べてみる。
【００３７】
　まず、電源電圧ＶＤＤが３Ｖであるパワーオンハイインピーダンス時にパッド１８に５Ｖの電圧が流入する場合の動作を説明すれば次の通りである。
　この場合に、信号Ｓ１、Ｓ２、Ｓ３は各々０Ｖ、０Ｖ、３Ｖであって、制御信号ＳＶ、ＳＦＶ、ＳＶＦＷは各々３Ｖ、ＯＶ、５Ｖである。
【００３８】
　ＮＭＯＳトランジスタＮ２０がオンされて、ＰＭＯＳトランジスタＰ２１がオフされてノードＢ５は接地電圧レベルになる。ＰＭＯＳトランジスタＰ１９、Ｐ２０がオンされて、ＮＭＯＳトランジスタＮ１９がオフされてノードＢ３は電源電圧ＶＤＤレベルになる。そして、ＰＭＯＳトランジスタＰ１８がオンされて、ＮＭＯＳトランジスタＮ１８がオフされて、ＮＭＯＳトランジスタＮ１６、Ｎ１７がオンされる。したがって、ノードＢ４は電源電圧ＶＤＤレベルでＰＭＯＳトランジスタＰ１７及びＮＭＯＳトランジスタＮ１６のしきい電圧だけ降下されたレベルになる。ＰＭＯＳトランジスタＰ２２がオフされて、ＰＭＯＳトランジスタＰ２３、Ｐ２５がオンされてノードＢ４の電圧は最終的に５Ｖ程度になって、ノードＢ６の電圧は電圧降下回路６８によりパッド１８の電圧が降下されて３Ｖ程度となる。したがって、ＰＭＯＳトランジスタＰ２４はゲートとソース間の電圧差が０Ｖ程度になって、ＰＭＯＳトランジスタＰ２６はゲートとドレイン間の電圧差が２Ｖ程度になって、ＮＭＯＳトランジスタＮ２１はゲートとドレイン間の電圧差が２Ｖ程度になって、ＮＭＯＳトランジスタＮ２２はＮＭＯＳトランジスタＮ２１のソース電圧（３Ｖ−Ｖｔ；ＶｔはＮＭＯＳトランジスタＮ２１のしきい電圧をいう）がドレインにかかるようになるのでゲートとドレイン間の電圧差が３Ｖより小さい。したがって、パワーオン時にパッド１８に電源電圧ＶＤＤより高い高電圧が印加されてもＰＭＯＳトランジスタＰ２４、Ｐ２６及びＮＭＯＳトランジスタＮ２１、Ｎ２２のゲートとソース／ドレイン間の電圧差が所定電圧以上かからないようになってＰＭＯＳトランジスタＰ２４、Ｐ２６及びＮＭＯＳトランジスタＮ２１、Ｎ２２のゲートオキサイドが損傷される問題を防止することができる。すなわち、パワーオン時にトレラント機能を遂行できる。
【００３９】
　次に、電源電圧ＶＤＤが０Ｖである、パワーオフ時にパッド１８に５Ｖの電圧が流入する場合の動作を説明すれば次の通りである。
　この場合に、信号Ｓ１、Ｓ２、Ｓ３は各々０Ｖ、０Ｖ、０Ｖであって、制御信号ＳＶ、ＳＦＶ、ＳＶＦＷは各々３Ｖ、３Ｖ、５Ｖである。
【００４０】
　ＰＭＯＳトランジスタＰ２２、Ｐ２３、Ｐ２５がオンされてノードＢ３の電圧は３Ｖ程度になって、ノードＢ４の電圧は５Ｖ程度になって、ノードＢ６の電圧は３Ｖ程度となる。したがって、ＰＭＯＳトランジスタＰ２４はゲートとドレイン間の電圧差が３Ｖ程度になって、ＰＭＯＳトランジスタＰ２６はゲートとドレイン間の電圧差が２Ｖ程度になって、ＮＭＯＳトランジスタＮ２１はゲートとドレイン間の電圧差が２Ｖ程度になって、ＮＭＯＳトランジスタＮ２２はＮＭＯＳトランジスタＮ２１のソース電圧（３Ｖ−Ｖｔ；ＶｔはＮＭＯＳトランジスタＮ２１のしきい電圧をいう）がドレインにかかるようになるのでゲートとドレイン間の電圧差が３Ｖより小さい。したがって、パワーオフ時にパッド１８に電源電圧ＶＤＤより高い高電圧が印加されてもＰＭＯＳトランジスタＰ２４、Ｐ２６及びＮＭＯＳトランジスタＮ２１、Ｎ２２のゲートとソース／ドレイン間の電圧差が所定電圧以上かからないようになってＰＭＯＳトランジスタＰ２４、Ｐ２６及びＮＭＯＳトランジスタＮ２１、Ｎ２２のゲートオキサイドが損傷される問題を防止することができる。すなわち、パワーオフ時にトレラント機能を遂行できる。この時、ノードＢ３の電圧が３Ｖ程度であるためにＰＭＯＳトランジスタＰ２０がオンされてＰＭＯＳトランジスタＰ２０を通して電源電圧ＶＤＤ側に電流流れが発生することができる。これを防止するために電源電圧ＶＤＤとＰＭＯＳトランジスタＰ２０間にＰＭＯＳトランジスタＰ１９を構成して、制御信号ＳＦＶによりＰＭＯＳトランジスタＰ１９をオフすることによって電流の流れが発生しないようにする。また、パワーオフ時にノードＢ６に３Ｖ程度の電圧がかかっているのでＰＭＯＳトランジスタＰ２４をオフしないと電圧降下回路６８、ＰＭＯＳトランジスタＰ２５、及びＰＭＯＳトランジスタＰ２４を通して電流が流れる。これを防止するためにＰＭＯＳトランジスタＰ２２をオンしてＰＭＯＳトランジスタＰ２４のゲートに３Ｖ程度の電圧を印加することによってＰＭＯＳトランジスタＰ２４をオフする。したがって、ＰＭＯＳトランジスタＰ２４を通した電流の流れが発生しない。
【００４１】
　そして、パワーオン及びオフ時にノードＢ４に５Ｖの電圧がかかる場合に逆方向ダイオード構成のＰＭＯＳトランジスタＰ１７を利用してＮＭＯＳトランジスタＮ１６、及びＰＭＯＳトランジスタＰ１８を通した電流の流れを防止する。
【００４２】
　また、パワーオン及びオフ時にノードＢ４に５Ｖの電圧がかかる場合にノードＢ４の電圧がＮＭＯＳトランジスタＮ１６、Ｎ１７を通じてＰＭＯＳトランジスタＰ１８とＮＭＯＳトランジスタＮ１８にかかるようにすることによってＰＭＯＳトランジスタＰ１８とＮＭＯＳトランジスタＮ１８が保護される。
【００４３】
　そして、ＰＭＯＳトランジスタＰ１８〜Ｐ２０、Ｐ２２〜Ｐ２６の基板に制御信号ＳＶＦＷが印加されるように構成することによってパワーオン及びオフ時にパッド１８に５Ｖの電圧が印加される場合にＰＭＯＳトランジスタＰ１８〜Ｐ２０、Ｐ２２〜Ｐ２６のソース（ドレイン）から基板に流れる電流が発生しないようになる。
【００４４】
　図４は、図１に示した入力バッファーの実施例の構成を示す回路図であって、伝送ゲート７０及びインバータ７２、７４で構成されている。
　図４において、伝送ゲート７０は、ＮＭＯＳトランジスタＮ２６で構成されて、インバータ７２はＰＭＯＳトランジスタＰ２７〜Ｐ３２、及びＮＭＯＳトランジスタＮ２７、Ｎ２８で構成されて、インバータ７４はＰＭＯＳトランジスタＰ３３とＮＭＯＳトランジスタＮ２９で構成されている。
【００４５】
　インバータ７２は、ノードＣ３及びＣ４を中間連結ノードにして電源電圧ＶＤＤとノードＣ５間に直列連結して、それぞれのゲートがノードＣ２、パッド１８、ノードＣ１に連結されてそれぞれの基板が制御信号ＳＶＦＷに連結したＰＭＯＳトランジスタＰ２８、Ｐ３０、Ｐ３２、ノードＣ５と接地電圧間に連結されてノードＣ１に連結したゲートを有したＮＭＯＳトランジスタＮ２８、ノードＣ３を中間連結ノードにしてノードＣ２とノードＣ１間に直列連結して電源電圧ＶＤＤが印加されるゲートと制御信号ＳＶＦＷに連結した基板を有したＰＭＯＳトランジスタＰ２７、Ｐ２９、ノードＣ２と接地電圧間に連結して電源電圧ＶＤＤが印加されるゲートを有したＮＭＯＳトランジスタＮ２７、及びノードＣ４とノードＣ１間に連結して電源電圧ＶＤＤが印加されるゲートと制御信号ＳＶＦＷに連結した基板を有したＰＭＯＳトランジスタＰ３１で構成されている。
【００４６】
　インバータ７４は、電源電圧ＶＤＤと接地電圧間に直列連結してそれぞれのゲートがノードＣ５に連結したＰＭＯＳトランジスタＰ３３とＮＭＯＳトランジスタＮ２９で構成されている。
【００４７】
　図４において、図示されないＰＭＯＳトランジスタの基板は電源電圧ＶＤＤに連結して、ＮＭＯＳトランジスタの基板は接地電圧に連結する。
【００４８】
　図４に示した回路の作動を説明すれば次の通りである。
　電源電圧ＶＤＤが３Ｖである、パワーオン時にパッド１８に接地電圧レベルまたは電源電圧ＶＤＤレベルの入力信号ＤＩＮが印加される場合に伝送ゲート７０とインバータ７２、７４は接地電圧レベルまたは電源電圧ＶＤＤの信号をバッファーして信号ＩＮを発生する。この場合は入力バッファーが一般的なバッファーとしての動作を遂行する。
【００４９】
　電源電圧ＶＤＤが３Ｖである、パワーオン時にパッド１８に５Ｖの高電圧が印加される場合の動作を説明すれば次の通りである。
　この場合に、制御信号ＳＶ、ＳＶＦＷは各々３Ｖ、５Ｖである。ＮＭＯＳトランジスタＮ２６はノードＣ１に２Ｖ程度の電圧を伝送する。そして、ＰＭＯＳトランジスタＰ２８がオンされて、ＰＭＯＳトランジスタＰ２７、Ｐ２９、Ｐ３０、Ｐ３１がオフされる。したがって、ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ２８のゲート電圧が２Ｖ程度であるのでＰＭＯＳトランジスタＰ３２及びＮＭＯＳトランジスタＮ２８のゲートオキサイドに損傷がなくなる。
【００５０】
　反面、電源電圧ＶＤＤが０Ｖである、パワーオフ時にパッド１８に５Ｖの高電圧が印加される場合の動作を説明すれば次の通りである。
　この場合に、制御信号ＳＶ、ＳＶＦＷは各々３Ｖ、５Ｖである。ＮＭＯＳトランジスタＮ２６はノードＣ１に２Ｖ程度の電圧を伝送する。ＰＭＯＳトランジスタＰ２７、Ｐ２９、Ｐ３１はオンされて、ＰＭＯＳトランジスタＰ２８、Ｐ３０はオフされる。したがって、ノードＣ４の電圧もノードＣ１の電圧と同様に２Ｖ程度の電圧になる。
【００５１】
　したがって、ＰＭＯＳトランジスタＰ３２のゲートとソース間の電圧差が０Ｖ程度になって、ＮＭＯＳトランジスタＮ２８のゲートとソース間の電圧差が２Ｖ程度になってＰＭＯＳトランジスタＮ３２とＮＭＯＳトランジスタＮ２８のゲートオキサイド損傷がなくなる。
　そして、ＰＭＯＳトランジスタＰ３０とＰＭＯＳトランジスタＰ２８をオフすることによって電源電圧ＶＤＤ側への電流の流れを防止することができる。
【００５２】
　また、ＰＭＯＳトランジスタＰ２７〜Ｐ３２の基板に制御信号ＳＶＦＷが印加されるように構成することによってパワーオン及びオフ時にパッド１８に５Ｖの電圧が流入する場合にＰＭＯＳトランジスタＰ１８〜Ｐ２０、Ｐ２２〜Ｐ２６のソース（ドレイン）から基板に電流の流れが発生しないようになる。
【００５３】
　すなわち、本発明の半導体装置の入出力回路は、パワーオン及びオフ時にパッドに電源電圧より高い高電圧が印加される場合にＭＯＳトランジスタのゲートとソース及びゲートとドレイン間の電圧差が高電圧にならないようにすることによってトレラント機能を完壁に遂行する。
【００５４】
　そして、本発明の回路はこの時、発生することができる電流通路をすべて遮断して、ＰＭＯＳトランジスタの基板に電源電圧より高い高電圧が印加されるように構成することによって電流の流れを防止することができる。
【００５５】
　前記では本発明の望ましい実施例を参照して説明したが、該技術分野の熟練された当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できるものである。
【図面の簡単な説明】
【００５６】
【図１】本発明の半導体装置の実施例の構成を示すブロック図である。
【図２】図１に示した制御信号発生回路の実施例の回路図である。
【図３】図１に示した出力バッファーの実施例の構成を示す回路図である。
【図４】図１に示した入力バッファーの実施例の構成を示す回路図である。
【符号の説明】
【００５７】
３２；内部回路
３６；制御信号発生回路
３８−1；出力バッファー
４０−1；入力バッファー
３８−ｎ；出力バッファー
４０−ｎ；入力バッファー
【図１】
2004120750.tif 000003
【図２】
2004120750.tif 000004
【図３】
2004120750.tif 000005
【図４】
2004120750.tif 000006