(57)【要約】【課題】生成した多相クロック信号のスキュー量を低減させることができるクロック信号発生回路を得る。【解決手段】マスタＤＬＬ回路３で、マスタクロック信号ＭＣＫを第１遅延時間遅延させた遅延クロック信号ＣＫＤを生成し、マスタクロック信号ＭＣＫと遅延クロック信号ＣＫＤから生成した第１遅延時間のパルス幅Ｔｏを有するパルス信号Ｓｍｐに応じて電圧が変化するＬＰＦ１５の出力信号から第１遅延時間を所定値に調整すると共に、各スレーブＤＬＬ回路Ｄ１〜Ｄｍで、遅延内部クロック信号ＣＫＢ１〜ＣＫＢｍを第２遅延時間遅延させ多相クロック信号をなすクロック信号ＣＫ１〜ＣＫｍとして出力し、第２遅延時間のパルス幅ｔｄを有するパルス信号Ｓｓｐを生成し、パルス信号Ｓｍｐ及びＳｓｐに応じて電圧が変化するＬＰＦ３５の出力信号から第２遅延時間を所定値に調整するようにした。【選択図】　図５
2004139268.tif 000002
【特許請求の範囲】
【請求項１】
所定の周波数のマスタクロック信号から多相クロック信号を生成して出力するクロック信号発生回路において、
前記マスタクロック信号を第１遅延時間だけ遅延させた第１遅延信号を生成し、前記マスタクロック信号と該第１遅延信号から、該第１遅延時間のパルス幅を有する第１パルス信号を生成して出力するＤＬＬ回路をなすマスタＤＬＬ回路部と、
前記マスタクロック信号から多相の内部クロック信号をそれぞれ生成して出力すると共に、該各内部クロック信号をそれぞれ遅延させた各遅延内部クロック信号をそれぞれ生成して出力する多相クロック発生回路部と、
該多相クロック発生回路部から出力された対応する遅延内部クロック信号を第２遅延時間だけ遅延させ前記多相クロック信号をなすクロック信号としてそれぞれ出力するＤＬＬ回路をなす各スレーブＤＬＬ回路からなるスレーブＤＬＬ回路部と、
を備え、
前記マスタＤＬＬ回路部は、前記生成した第１パルス信号に応じて電圧が変化する第１制御信号を生成し、該生成した第１制御信号に応じて前記第１遅延時間が所定値になるように調整すると共に、前記各スレーブＤＬＬ回路は、前記第２遅延時間のパルス幅を有する第２パルス信号を生成し、前記第１パルス信号及び該第２パルス信号に応じて電圧が変化する第２制御信号を生成し、該生成した第２制御信号に応じて前記第２遅延時間が所定値になるように調整することを特徴とするクロック信号発生回路。
【請求項２】
マスタＤＬＬ回路部は、
入力された前記第１制御信号に応じた遅延時間だけマスタクロック信号を遅延させて出力する第１可変遅延回路と、
該第１可変遅延回路から出力された信号及びマスタクロック信号から前記第１パルス信号を生成して出力する第１パルス信号生成回路と、
該第１パルス信号に応じて第１コンデンサに対する充放電を行う第１チャージポンプ回路と、
該第１コンデンサの高電圧側の電圧を積分して前記第１可変遅延回路への第１制御信号として出力する第１ローパスフィルタと、
を備えることを特徴とする請求項１記載のクロック信号発生回路。
【請求項３】
前記各スレーブＤＬＬ回路は、
入力された前記第２制御信号に応じた遅延時間だけ対応する前記遅延内部クロック信号を遅延させて出力する第２可変遅延回路と、
該第２可変遅延回路から出力された信号、対応する前記内部クロック信号及び前記マスタクロック信号から前記第２パルス信号を生成して出力する第２パルス信号生成回路と、
前記第１パルス信号及び該第２パルス信号に応じて第２コンデンサに対する充放電を行う第２チャージポンプ回路と、
該第２コンデンサの高電圧側の電圧を積分して前記第２可変遅延回路への第２制御信号として出力する第２ローパスフィルタと、
をそれぞれ備えることを特徴とする請求項１又は２記載のクロック信号発生回路。
【請求項４】
前記第２チャージポンプ回路は、
前記第２コンデンサと、
前記第１パルス信号に応じて第２コンデンサを充電する充電回路と、
前記第２パルス信号に応じて第２コンデンサの放電を行う放電回路と、
を備えることを特徴とする請求項３記載のクロック信号生成回路。
【請求項５】
前記放電回路は、外部から入力されたディジタル信号に応じて前記第２コンデンサの放電電流を調整することを特徴とする請求項４記載のクロック信号発生回路。
【請求項６】
前記充電回路は、外部から入力されたディジタル信号に応じて前記第２コンデンサの充電電流を調整することを特徴とする請求項４記載のクロック信号発生回路。
【請求項７】
所定の周波数のマスタクロック信号から多相クロック信号を生成して出力するクロック信号発生回路において、
前記マスタクロック信号を第３遅延時間だけ遅延させた第３遅延信号を生成し、前記マスタクロック信号と該第３遅延信号から、該第３遅延時間のパルス幅を有する第３パルス信号を生成して出力する共通クロック発生回路部と、
前記マスタクロック信号から多相の内部クロック信号をそれぞれ生成して出力する多相クロック発生回路部と、
該多相クロック発生回路部から出力された対応する内部クロック信号の信号レベルの変化点を、前記第３パルス信号の信号レベルの変化点と一致するように制御する各クロック制御回路からなるクロック制御回路部と、
を備えることを特徴とするクロック信号発生回路。
【請求項８】
前記各クロック制御回路は、
前記多相クロック発生回路部から出力された対応する内部クロック信号に応じた多相クロック信号をなすクロック信号を出力する出力回路と、
前記第３パルス信号に応じて該出力回路から出力されるクロック信号における一方の信号レベルの出力制御を行う出力制御回路と、
をそれぞれ備えることを特徴とする請求項７記載のクロック信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多相のクロック信号を生成して出力するクロック信号発生回路に関し、特にインターリーブ動作のサンプルホールド回路（以下、Ｓ／Ｈ回路と呼ぶ）に使用するクロック信号発生回路に関する。
【０００２】
【従来の技術】
従来の多相クロック信号発生回路では、８相のクロック信号φ１〜φ８の所定の組み合わせにおける３つのクロック信号の遅延量を比較し、該比較結果に応じてクロック信号φ１〜φ８の遅延量を制御するクロック信号発生回路があった（例えば、非特許文献１参照。）。
【０００３】
【非特許文献１】
２００１年２月の米国電気電子学会　国際固体回路会議　テクニカルダイジェスト（ｐ．３９６，ｐ．３９７，ｐ．４７０）
【０００４】
【発明が解決しようとする課題】
一方、インターリーブＳ／Ｈ回路のインターリーブ動作では、サンプリングスイッチを制御するクロック信号のタイミングが理想値からずれるスキューが発生することによって高調波歪みが発生し、ＳＮＤＲ（Ｓｉｇｎａｌ　ｔｏ　ｎｏｉｓｅ　ａｎｄ　ｄｉｓｔｏｒｔｉｏｎ　ｒａｔｉｏ）が劣化するという問題があった。図１１は、入力信号が５０ＭＨｚでサンプリング周波数１００ＭＨｚの場合におけるスキューσとＳＮＤＲとの関係例を示した図である。図１１から分かるように、例えば、サンプリング周波数が１００ＭＨｚ、Ｓ／Ｈ回路の後に接続されるＡ／Ｄ変換器の分解能が１０ｂｉｔの場合でも、スキュー量を２ｐｓ以下に制御しなければならないが、前記従来の多相クロック信号発生回路では、スキュー量を２ｐｓ以下にすることができなかった。
【０００５】
本発明は、上記のような問題を解決するためになされたものであり、生成した多相クロック信号のスキュー量を低減させることができ、特に、インターリーブ動作のＳ／Ｈ回路に多相クロック信号を供給する際に、該Ｓ／Ｈ回路の後に接続されるＡ／Ｄ変換器の分解能が１０ｂｉｔの場合でもスキュー量を２ｐｓ以下にすることができるクロック信号発生回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るクロック信号発生回路は、所定の周波数のマスタクロック信号から多相クロック信号を生成して出力するクロック信号発生回路において、
前記マスタクロック信号を第１遅延時間だけ遅延させた第１遅延信号を生成し、前記マスタクロック信号と該第１遅延信号から、該第１遅延時間のパルス幅を有する第１パルス信号を生成して出力するＤＬＬ回路をなすマスタＤＬＬ回路部と、
前記マスタクロック信号から多相の内部クロック信号をそれぞれ生成して出力すると共に、該各内部クロック信号をそれぞれ遅延させた各遅延内部クロック信号をそれぞれ生成して出力する多相クロック発生回路部と、
該多相クロック発生回路部から出力された対応する遅延内部クロック信号を第２遅延時間だけ遅延させ前記多相クロック信号をなすクロック信号としてそれぞれ出力するＤＬＬ回路をなす各スレーブＤＬＬ回路からなるスレーブＤＬＬ回路部と、
を備え、
前記マスタＤＬＬ回路部は、前記生成した第１パルス信号に応じて電圧が変化する第１制御信号を生成し、該生成した第１制御信号に応じて前記第１遅延時間が所定値になるように調整すると共に、前記各スレーブＤＬＬ回路は、前記第２遅延時間のパルス幅を有する第２パルス信号を生成し、前記第１パルス信号及び該第２パルス信号に応じて電圧が変化する第２制御信号を生成し、該生成した第２制御信号に応じて前記第２遅延時間が所定値になるように調整するものである。
【０００７】
具体的には、マスタＤＬＬ回路部は、
入力された前記第１制御信号に応じた遅延時間だけマスタクロック信号を遅延させて出力する第１可変遅延回路と、
該第１可変遅延回路から出力された信号及びマスタクロック信号から前記第１パルス信号を生成して出力する第１パルス信号生成回路と、
該第１パルス信号に応じて第１コンデンサに対する充放電を行う第１チャージポンプ回路と、
該第１コンデンサの高電圧側の電圧を積分して前記第１可変遅延回路への第１制御信号として出力する第１ローパスフィルタと、
を備えるようにした。
【０００８】
また、前記各スレーブＤＬＬ回路は、
入力された前記第２制御信号に応じた遅延時間だけ対応する前記遅延内部クロック信号を遅延させて出力する第２可変遅延回路と、
該第２可変遅延回路から出力された信号、対応する前記内部クロック信号及び前記マスタクロック信号から前記第２パルス信号を生成して出力する第２パルス信号生成回路と、
前記第１パルス信号及び該第２パルス信号に応じて第２コンデンサに対する充放電を行う第２チャージポンプ回路と、
該第２コンデンサの高電圧側の電圧を積分して前記第２可変遅延回路への第２制御信号として出力する第２ローパスフィルタと、
をそれぞれ備えるようにした。
【０００９】
この場合、前記第２チャージポンプ回路は、
前記第２コンデンサと、
前記第１パルス信号に応じて第２コンデンサを充電する充電回路と、
前記第２パルス信号に応じて第２コンデンサの放電を行う放電回路と、
を備えるようにし、
前記放電回路が、外部から入力されたディジタル信号に応じて前記第２コンデンサの放電電流を調整するか、又は前記充電回路が、外部から入力されたディジタル信号に応じて前記第２コンデンサの充電電流を調整するようにした。
【００１０】
また、この発明に係るクロック信号発生回路は、所定の周波数のマスタクロック信号から多相クロック信号を生成して出力するクロック信号発生回路において、
前記マスタクロック信号を第３遅延時間だけ遅延させた第３遅延信号を生成し、前記マスタクロック信号と該第３遅延信号から、該第３遅延時間のパルス幅を有する第３パルス信号を生成して出力する共通クロック発生回路部と、
前記マスタクロック信号から多相の内部クロック信号をそれぞれ生成して出力する多相クロック発生回路部と、
該多相クロック発生回路部から出力された対応する内部クロック信号の信号レベルの変化点を、前記第３パルス信号の信号レベルの変化点と一致するように制御する各クロック制御回路からなるクロック制御回路部と、
を備えるようにした。
【００１１】
具体的には、前記各クロック制御回路は、
前記多相クロック発生回路部から出力された対応する内部クロック信号に応じた多相のクロック信号をなすクロック信号を出力する出力回路と、
前記第３パルス信号に応じて該出力回路から出力されるクロック信号における一方の信号レベルの出力制御を行う出力制御回路と、
をそれぞれ備えるようにした。
【００１２】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるクロック信号発生回路の例を示したブロック図である。なお、図１では、インターリーブ動作のＳ／Ｈ回路に使用した場合を例にして示している。
図１において、クロック信号発生回路１は、所定の周波数のマスタクロック信号ＭＣＫから、ｍ（ｍは、ｍ＞１の整数）相の多相クロック信号ＣＫ１〜ＣＫｍを生成して対応するｍ個のＳ／Ｈ回路ＳＨ１〜ＳＨｍに出力する。
【００１３】
図２は、Ｓ／Ｈ回路ＳＨ１〜ＳＨｍに入力されたアナログの入力信号Ｓｉｎと多相クロック信号ＣＫ１〜ＣＫｍの理想的なタイミングを示したタイミングチャートである。
図２から分かるように、Ｓ／Ｈ回路ＳＨ１〜ＳＨｍは、クロック信号発生回路１からのｍ相のクロック信号ＣＫ１〜ＣＫｍを用いて、入力信号Ｓｉｎを時間的に少しずつずらしながら複数のチャネルにサンプリングする。このようにすることによって、１チャネルあたりのサンプリング周波数を下げ電力効率のよいところで動作させることができるため、低消費電力化を図りつつ高速サンプリングが可能になる。
【００１４】
全体のサンプリング周波数をＦｓとすると、１チャネルあたりのサンプリング周波数Ｆｍは、下記（１）式のようになる。
Ｆｍ＝Ｆｓ／ｍ………………（１）
Ｓ／Ｈ回路全体のサンプリング周波数Ｆｓを上げるには、前記（１）式より、１チャネルあたりのサンプリング周波数Ｆｍを上げなくともチャネル数ｍを増やすことによって実現することができる。
【００１５】
また、Ｓ／Ｈ回路ＳＨ１〜ＳＨｍに対してインターリーブ動作を行わせることは、サンプリング周波数が１００ＭＨｚを超えると低消費電力化にも効果を示す。アナログＣＭＯＳでは、素子の限界等により数十ＭＨｚ以上で高分解能を確保しながら動作させようとすると、動作速度が投入電力に対して比例せず、消費電力がサンプリング周波数の１．５〜２乗に比例して増加し、投入電力に対しての大きな効果が得られず、電力効率が悪い。しかし、インターリーブ動作では、電力を投入して１チャネルの動作速度を速くしなくともチャネル数を増加させることにより、１チャネルごとに電力効率のよいところで動作させることができ、低消費電力化を可能とし、消費電力とサンプリング周波数を比例関係にすることができる。
【００１６】
クロック信号発生回路１は、多相クロック発生回路２と、マスタＤＬＬ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路３と、スレーブＤＬＬ回路Ｄ１〜Ｄｍとで構成されている。
多相クロック発生回路２は、所定の周波数のマスタクロック信号ＭＣＫからクロック信号ＣＫＡ１〜ＣＫＡｍを生成して対応するスレーブＤＬＬ回路Ｄ１〜Ｄｍに出力すると共に、該クロック信号ＣＫＡ１〜ＣＫＡｍをマスタクロック信号ＭＣＫの半周期だけ遅らせてクロック信号ＣＫＢ１〜ＣＫＢｍを生成し対応するスレーブＤＬＬ回路Ｄ１〜Ｄｍに出力する。なお、クロック信号ＣＫＡ１〜ＣＫＡｍはそれぞれ内部クロック信号をなし、クロック信号ＣＫＢ１〜ＣＫＢｍはそれぞれ遅延内部クロック信号をなす。
【００１７】
スレーブＤＬＬ回路Ｄ１〜Ｄｍは、対応して入力されたクロック信号ＣＫＢ１〜ＣＫＢｍを遅延させてクロック信号ＣＫ１〜ＣＫｍを生成し、対応するＳ／Ｈ回路ＳＨ１〜ＳＨｍに出力する。また、マスタＤＬＬ回路３は、マスタクロック信号ＭＣＫからパルス信号Ｓｍｐを生成して各スレーブＤＬＬ回路Ｄ１〜Ｄｍにそれぞれ出力する。スレーブＤＬＬ回路Ｄ１〜Ｄｍは、マスタクロック信号ＭＣＫ、パルス信号Ｓｍｐ、並びにクロック信号ＣＫＡ１〜ＣＫＡｍ及びＣＫ１〜ＣＫｍから、クロック信号ＣＫＢ１〜ＣＫＢｍに対する遅延量を制御する。
【００１８】
図３は、マスタＤＬＬ回路３の回路例を示した図である。
図３において、マスタＤＬＬ回路３は、可変遅延回路１１、ＮＯＲ回路１３、チャージポンプ回路１４及びローパスフィルタ（以下ＬＰＦと呼ぶ）１５で構成されている。可変遅延回路１１は、入力される制御信号に応じて入力信号に対する遅延量を可変し、入力されたマスタクロック信号ＭＣＫは、可変遅延回路１１で遅延されて遅延クロック信号ＣＫＤとしてＮＯＲ回路１３の一方の入力端に入力される。
【００１９】
ＮＯＲ回路１３の他方の入力端にはマスタクロック信号ＭＣＫが入力されており、ＮＯＲ回路１３の出力信号はパルス信号Ｓｍｐとして各スレーブＤＬＬ回路Ｄ１〜Ｄｍに出力される。なお、可変遅延回路１１は第１可変遅延回路を、ＮＯＲ回路１３は第１パルス信号生成回路を、チャージポンプ回路１４は第１チャージポンプ回路を、ＬＰＦ１５は第１ローパスフィルタをそれぞれなし、パルス信号Ｓｍｐは第１パルス信号を、遅延クロック信号ＣＫＤは第１遅延信号をなし、ＬＰＦ１５の出力信号は第１制御信号をそれぞれなす。
【００２０】
一方、チャージポンプ回路１４は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）２１、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）２２、定電流源２３，２４及びコンデンサ２５で構成されている。なお、コンデンサ２５は第１コンデンサをなす。電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ２１、定電流源２３、定電流源２４及びＮＭＯＳトランジスタ２２が直列に接続されている。定電流源２３と定電流源２４との接続部と接地電圧との間には、コンデンサ２５が接続され、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２の各ゲートには、パルス信号Ｓｍｐがそれぞれ入力されている。
【００２１】
定電流源２３，２４及びコンデンサ２５の接続部の信号がチャージポンプ回路１４の出力信号Ｓｃｐとなり、該出力信号Ｓｃｐは、ＬＰＦ１５を通って可変遅延回路１１に第１制御信号として出力される。可変遅延回路１１の遅延時間を第１遅延時間とすると、可変遅延回路１１は、ＬＰＦ１５から入力された信号の電圧が低下すると第１遅延時間が短くなり、ＬＰＦ１５から入力された信号の電圧が上昇すると第１遅延時間が長くなる。
【００２２】
このような構成において、図４は、図３で示したマスタＤＬＬ回路３の各部の信号波形例を示したタイミングチャートであり、図４を用いてマスタＤＬＬ回路３の動作についてもう少し詳細に説明する。
パルス信号Ｓｍｐとしてハイ（Ｈｉｇｈ）レベルのパルスがＮＯＲ回路１３から出力されると、ＰＭＯＳトランジスタ２１がオフしてＮＭＯＳトランジスタ２２がオンし、出力信号Ｓｃｐの電圧が低下する。
【００２３】
これに対して、ＮＯＲ回路１３の出力端がロー（Ｌｏｗ）レベルになると、ＰＭＯＳトランジスタ２１がオンしてＮＭＯＳトランジスタ２２がオフし、出力信号Ｓｃｐの電圧が上昇する。したがって、可変遅延回路１１の第１遅延時間が増えると、ＬＰＦ１５の出力電圧は低下し、可変遅延回路１１の第１遅延時間が減少する。このように、負帰還ループが形成され、可変遅延回路１１の第１遅延時間及びＬＰＦ１５の出力電圧は、それぞれ一定値に収束する。
【００２４】
このとき、チャージポンプ回路１４の出力信号Ｓｃｐの電圧下降振幅と電圧上昇振幅は同じでなければならず、定電流源２３及び２４がそれぞれ理想的な定電流特性を有しているとすると、下記（２）式が成り立つ。
ｉｄ・Ｔｏ／Ｃｐ＝ｉｕ・（Ｔ−Ｔｏ）／Ｃｐ………………（２）
なお、前記（２）式において、ｉｕは定電流源２３から供給される定電流を、ｉｄは定電流源２４から供給される定電流をそれぞれ示し、Ｃｐはコンデンサ２５の容量を、Ｔはマスタクロック信号ＭＣＫの周期を、Ｔｏは可変遅延回路１１の第１遅延時間に相当するパルス信号Ｓｍｐのパルス幅をそれぞれ示している。
【００２５】
前記（２）式から下記（３）式を得ることができる。
Ｔｏ＝ｉｕ・Ｔ／（ｉｄ＋ｉｕ）………………（３）
【００２６】
すなわち、負帰還ループによって、可変遅延回路１１の第１遅延時間が、チャージポンプ回路１４に流れる２つの電流ｉｕ及びｉｄの電流比とマスタクロック信号ＭＣＫの周期Ｔだけで決定される。したがって、マスタクロック信号ＭＣＫがジッタ等のない安定したものであれば、パルス信号Ｓｍｐのパルス幅Ｔｏは、ジッタが少なく電源電圧変動等の動作環境変化に対して影響を受けにくいものになる。
【００２７】
図５は、多相クロック発生回路２の構成例と、スレーブＤＬＬ回路Ｄ１〜Ｄｍの回路例を示した図である。なお、スレーブＤＬＬ回路Ｄ１〜Ｄｍは同じ回路構成であることから、図５ではスレーブＤＬＬ回路Ｄ１のみ内部回路を示しており、以下スレーブＤＬＬ回路Ｄ１を例にして説明する。
図５において、多相クロック発生回路２は、多相クロック発振器２１と、ｍ個のＤフリップフロップで構成されたフリップフロップ回路２２と、インバータ２３とで構成されている。多相クロック発振器２１は、入力されたマスタクロック信号ＭＣＫから多相クロック信号ＣＫＡ１〜ＣＫＡｍを生成し、フリップフロップ回路２２の対応するＤフリップフロップのＤ入力端にそれぞれ出力する。
【００２８】
フリップフロップ回路２２の各Ｄフリップフロップには、マスタクロック信号ＭＣＫの信号レベルをインバータ２３で反転させた信号がクロック信号としてそれぞれ入力されている。フリップフロップ回路２２は、入力された多相クロック信号ＣＫＡ１〜ＣＫＡｍをマスタクロック信号ＭＣＫの半周期だけ遅らせてクロック信号ＣＫＢ１〜ＣＫＢｍを生成し対応するスレーブＤＬＬ回路Ｄ１〜Ｄｍにそれぞれ出力する。
【００２９】
スレーブＤＬＬ回路Ｄ１は、可変遅延回路３１、ＮＡＮＤ回路３３、チャージポンプ回路３４及びＬＰＦ３５で構成されている。可変遅延回路３１の遅延時間を第２遅延時間とすると、可変遅延回路３１は、入力された制御信号に応じて入力信号に対する第２遅延時間を可変し、入力されたクロック信号ＣＫＢ１は、可変遅延回路３１で遅延されてクロック信号ＣＫ１としてＳ／Ｈ回路ＳＨ１に出力されると共に、ＮＡＮＤ回路３３の対応する入力端に入力される。
【００３０】
ＮＡＮＤ回路３３は、マスタクロック信号ＭＣＫ及びクロック信号ＣＫＡ１が対応する入力端に入力されており、ＮＡＮＤ回路３３の出力信号はパルス信号Ｓｓｐとしてチャージポンプ回路３４に出力される。なお、可変遅延回路３１は第２可変遅延回路を、ＮＡＮＤ回路３３は第２パルス信号生成回路を、チャージポンプ回路３４は第２チャージポンプ回路を、ＬＰＦ３５は第２ローパスフィルタをそれぞれなし、パルス信号Ｓｓｐは第２パルス信号を、ＬＰＦ３５の出力信号は第２制御信号をそれぞれなす。
【００３１】
一方、チャージポンプ回路３４は、ＰＭＯＳトランジスタ４１、ＮＭＯＳトランジスタ４２，４３、定電流源４４，４５、電流出力のＤ／Ａコンバータ（以下、ＤＡＣと呼ぶ）４６及びコンデンサ４７で構成されている。電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ４１、定電流源４４、定電流源４５及びＮＭＯＳトランジスタ４２が直列に接続されている。定電流源４４と定電流源４５との接続部と接地電圧との間には、ＤＡＣ４６及びＮＭＯＳトランジスタ４３の直列回路とコンデンサ４７が並列に接続されている。ＰＭＯＳトランジスタ４１のゲートにはパルス信号Ｓｓｐが入力され、ＮＭＯＳトランジスタ４２，４３の各ゲートにはパルス信号Ｓｍｐがそれぞれ入力されている。
【００３２】
定電流源４４，４５、ＤＡＣ４６及びコンデンサ４７の接続部の信号がチャージポンプ回路３４の出力信号Ｓｃｐ１となり、該出力信号Ｓｃｐ１は、ＬＰＦ３５を通って可変遅延回路３１に第２制御信号として出力される。可変遅延回路３１は、ＬＰＦ３５から入力された信号の電圧が低下すると第２遅延時間が短くなり、ＬＰＦ３５から入力された信号の電圧が上昇すると第２遅延時間が長くなる。ＤＡＣ４６は、入力されたディジタル信号に応じてアナログ量である出力電流ｉｄａ１の電流量を可変するものであり、該出力電流ｉｄａ１を制御することにより、出力信号Ｓｃｐ１の電圧低下速度を制御することができる。なお、ＰＭＯＳトランジスタ４１及び定電流源４４は充電回路をなし、ＮＭＯＳトランジスタ４２，４３、定電流源４５及びＤＡＣ４６は放電回路をなし、コンデンサ４７が第２コンデンサをなす。
【００３３】
このような構成において、図６は、図５で示したスレーブＤＬＬ回路Ｄ１の各部の信号波形例を示したタイミングチャートであり、図６を用いてスレーブＤＬＬ回路Ｄ１の動作についてもう少し詳細に説明する。なお、図６では、ｍ＝４の場合を例にして示している。
パルス信号Ｓｓｐがハイレベルのときにパルス信号Ｓｍｐとしてハイレベルのパルスが入力されると、ＰＭＯＳトランジスタ４１がオフしてＮＭＯＳトランジスタ４２及び４３がそれぞれオンし、出力信号Ｓｃｐ１の電圧が低下する。
【００３４】
これに対して、パルス信号Ｓｍｐがローレベルのときにパルス信号Ｓｓｐとしてローレベルのパルスが入力されると、ＰＭＯＳトランジスタ４１がオンしてＮＭＯＳトランジスタ４２及び４３がそれぞれオフし、出力信号Ｓｃｐ１の電圧が上昇する。したがって、可変遅延回路３１の第２遅延時間が増えると、ＬＰＦ３５の出力電圧は低下し、可変遅延回路３１の第２遅延時間が減少する。このように、マスタＤＬＬ回路３と同様に、負帰還ループが形成され、可変遅延回路３１の第２遅延時間及びＬＰＦ３５の出力電圧は、それぞれ一定値に収束する。
【００３５】
このとき、チャージポンプ回路３４の出力信号Ｓｃｐ１の電圧下降振幅と電圧上昇振幅は同じになることから、ＤＡＣ４６から電流が出力されていない場合、下記（４）式が成り立つ。
ｉｕ１・ｔｄ／Ｃｐ１＝ｍ・ｉｄ１・Ｔｏ／Ｃｐ１………………（４）
なお、前記（４）式において、ｉｕ１は定電流源４４から供給される定電流を、ｉｄ１は定電流源４５から供給される定電流をそれぞれ示し、Ｃｐ１はコンデンサ４７の容量を、ｔｄは可変遅延回路３１の第２遅延時間に相当するパルス信号Ｓｓｐのパルス幅を、Ｔｏは可変遅延回路１１の第１遅延時間に相当するパルス信号Ｓｍｐのパルス幅をそれぞれ示している。
【００３６】
前記（４）式から下記（５）式を得ることができる。
ｔｄ＝ｍ・ｉｄ１・Ｔｏ／ｉｕ１………………（５）
すなわち、可変遅延回路３１の第２遅延時間を示すパルス幅ｔｄは、マスタＤＬＬ回路３における可変遅延回路１１の第１遅延時間と、チャージポンプ回路３４の定電流源４４及び４５の出力電流比で決まる。したがって、マスタＤＬＬ回路３における可変遅延回路１１の第１遅延時間が安定していれば、可変遅延回路３１の第２遅延時間は、電源変動等によるジッタの影響を受けることなく安定した値になる。
【００３７】
一方、ＤＡＣ４６が定電流源４５に並列に接続されることにより、ＤＡＣ４６に入力されるディジタル値によってパルス幅ｔｄを調整することができる。ＤＡＣ４６から出力される電流ｉｄａ１によるパルス幅ｔｄの変化をΔｔｄとすると、該変化量Δｔｄは、下記（６）式のようになる。
Δｔｄ＝ｍ・ｉｄａ１・Ｔｏ／ｉｄ１………………（６）
【００３８】
ここで、例えば、ｍ＝４、Ｔｏ＝２ｎｓ、ｉｄ１＝４ｍＡとすると、Δｔｄ＝０．２ｐｓ単位で調整するための電流ｉｄａ１は０．１μＡとなり、比較的設定しやすい電流量となる。これはスレーブＤＬＬ回路Ｄ１〜Ｄｍを短いパルス幅Ｔｏのパルスを基準に動作させることにより可能になったものである。このパルス幅Ｔｏのパルスは、最終出力信号となるスレーブＤＬＬ回路Ｄ１〜Ｄｍの各出力信号の遅延時間基準になるため、電源変動の影響を受けない安定したものでなければならない。これをすべてのスレーブＤＬＬ回路Ｄ１〜Ｄｍに対して、マスタＤＬＬ回路３により供給することで可能としている。すなわち、電源変動の影響を受けにくく、しかも遅延時間の微小量の制御を可能にするクロック生成回路は、マスタＤＬＬ回路３と各スレーブＤＬＬ回路Ｄ１〜Ｄｍからなる本第１の実施の形態のクロック信号発生回路によって初めて成し遂げられる。
【００３９】
また、Δｔｄ＝０．２ｐｓ単位で調整するための電流ｉｄａ１が０．１μＡであるというこの値は、集積回路で生成する場合に無理のない電流値であり、０．２ｐｓ単位でパルス幅ｔｄを変化させることができる。また、チャージポンプ回路３４の出力信号Ｓｃｐ１の電圧振幅を１Ｖ程度にするためには、ｔｄ＝１ｎｓとすると、ｉｕ１＝０．５ｍＡであることからＣｐ＝３．５ｐＦになる。この容量値は、コンデンサをＬＳＩ内で構成するのに無理のない値である。
【００４０】
なお、前記説明では、図３で示したようにマスタＤＬＬ回路３にＬＰＦ１５を設けるようにしたが、ＬＰＦ１５を省略してもよく、このようにした場合、出力信号Ｓｃｐが制御信号として可変遅延回路１１に入力される。また、前記説明では、図５で示したようにスレーブＤＬＬ回路Ｄ１〜ＤｍにＬＰＦ３５をそれぞれ設けるようにしたが、ＬＰＦ３５をそれぞれ省略してもよく、このようにした場合、例えばスレーブＤＬＬ回路Ｄ１を例にして説明すると、出力信号Ｓｃｐ１が制御信号として可変遅延回路３１に入力される。このことはスレーブＤＬＬ回路Ｄ２〜Ｄｍにおいても同様である。
【００４１】
このように、本第１の実施の形態におけるクロック信号発生回路は、マスタＤＬＬ回路３でマスタクロック信号ＭＣＫからパルス幅Ｔｏのパルス信号Ｓｍｐを生成し、更に、スレーブＤＬＬ回路Ｄ１〜Ｄｍで該パルス信号Ｓｍｐからパルス幅ｔｄのパルス信号Ｓｓｐを生成し、スレーブＤＬＬ回路Ｄ１〜Ｄｍで生成するクロック信号ＣＫ１〜ＣＫｍの各スキュー量を、マスタＤＬＬ回路３の遅延量に比例させるようにした。このことから、生成した多相クロック信号のジッタを低減させることができ、ｐｓｅｃオーダーのスキュー補正を行うことができ、特に、インターリーブ動作のＳ／Ｈ回路に多相クロック信号を供給する際に分解能が１０ｂｉｔの場合でも、スキュー量を２ｐｓ以下にすることができる。
【００４２】
また、スレーブＤＬＬ回路Ｄ１〜Ｄｍにおけるチャージポンプ回路３４のコンデンサ４７の放電電流をＤＡＣ４６によって変化させるようにしたことから、生成して出力する多相クロック信号のスキュー量をディジタル補正することができる。
【００４３】
第２の実施の形態．
図７は、本発明の第２の実施の形態におけるクロック信号発生回路の例を示したブロック図であり、図７では、インターリーブ動作のＳ／Ｈ回路に使用した場合を例にして示している。なお、図７では、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略する。
図７において、クロック信号発生回路５１は、所定の周波数のマスタクロック信号ＭＣＫから、ｍ（ｍは、ｍ＞１の整数）相の多相クロック信号ＣＫ１〜ＣＫｍを生成して対応するｍ個のＳ／Ｈ回路ＳＨ１〜ＳＨｍに出力する。Ｓ／Ｈ回路ＳＨ１〜ＳＨｍに入力されたアナログの入力信号Ｓｉｎと多相クロック信号ＣＫ１〜ＣＫｍの理想的なタイミングを示したタイミングチャートは図２と同じであることからその説明を省略する。
【００４４】
クロック信号発生回路５１は、多相クロック発生回路５２と、共通クロック発生回路５３と、クロック制御回路Ｃ１〜Ｃｍとで構成されている。
多相クロック発生回路５２は、所定の周波数のマスタクロック信号ＭＣＫから多相クロック信号ＣＫＣ１〜ＣＫＣｍを生成して対応するクロック制御回路Ｃ１〜Ｃｍにそれぞれ出力する。
【００４５】
共通クロック発生回路５３は、マスタクロック信号ＭＣＫの立ち上がり時に、あらかじめ設定されたパルス幅のローレベルのパルスを生成し、グローバルクロック信号ＧＣＫとして出力する。クロック制御回路Ｃ１〜Ｃｍは、対応して入力されたクロック信号ＣＫＣ１〜ＣＫＣｍが立ち上がると立ち上がり、この後、グローバルクロック信号ＧＣＫがハイレベルになるタイミングで立ち下がるように、クロック信号ＣＫ１〜ＣＫｍを生成して出力する。
【００４６】
図８は、共通クロック発生回路５３の回路例を示した図である。
図８において、共通クロック発生回路５３は、ＮＡＮＤ回路６１及びインバータ６２〜６７で構成されている。マスタクロック信号ＭＣＫは、インバータ６２を介してＮＡＮＤ回路６１の一方の入力端に入力され、インバータ６２の出力端とＮＡＮＤ回路６１の他方の入力端との間にはインバータ６３〜６７が直列に接続されている。
【００４７】
インバータ６２で信号レベルが反転されたマスタクロック信号ＭＣＫは、ＮＡＮＤ回路６１の一方の入力端に入力されると共に、インバータ６３〜６７の直列回路によって第３遅延時間だけ遅延され信号レベルが反転されてＮＡＮＤ回路６１の他方の入力端に入力され、ＮＡＮＤ回路６１は、グローバルクロック信号ＧＣＫを生成して出力する。なお、クロック信号ＣＫＣ１〜ＣＫＣｍは内部クロック信号を、グローバルクロック信号ＧＣＫは第３パルス信号をそれぞれなし、インバータ６７から出力される信号が第３遅延信号をなす。
【００４８】
次に、図９は、クロック制御回路Ｃ１の回路例を示した図である。なお、クロック制御回路Ｃ１〜Ｃｍは同じ回路構成であることから、クロック制御回路Ｃ２〜Ｃｍの回路構成を示す図は省略し、以下クロック制御回路Ｃ１を例にして説明する。
図９において、クロック制御回路Ｃ１は、ＰＭＯＳトランジスタ７１及びＮＭＯＳトランジスタ７２，７３で構成されている。なお、ＰＭＯＳトランジスタ７１及びＮＭＯＳトランジスタ７２が出力回路をなし、ＮＭＯＳトランジスタ７３が出力制御回路をなす。
【００４９】
電源電圧ＶＤＤと接地電圧との間に、ＰＭＯＳトランジスタ７１、ＮＭＯＳトランジスタ７２及び７３が直列に接続され、ＰＭＯＳトランジスタ７１とＮＭＯＳトランジスタ７２の接続部はクロック制御回路Ｃ１の出力端をなしクロック信号ＣＫ１を出力する。ＰＭＯＳトランジスタ７１及びＮＭＯＳトランジスタ７２の各ゲートは接続され、該接続部には多相クロック発生回路５２から対応するクロック信号ＣＫＣ１が入力されている。また、ＮＭＯＳトランジスタ７３のゲートには、共通クロック発生回路５３からのグローバルクロック信号ＧＣＫが入力されている。
【００５０】
このような構成において、図１０は、図９で示したクロック制御回路Ｃ１の各部の信号波形例を示したタイミングチャートであり、図１０を用いてクロック制御回路Ｃ１の動作についてもう少し詳細に説明する。なお、図１０では、ｍ＝４の場合を例にして示している。
クロック信号ＣＫＣ１がローレベルに立ち下がると、ＰＭＯＳトランジスタ７１がオンしＮＭＯＳトランジスタ７２がオフする。このため、グローバルクロック信号ＧＣＫの信号レベルに関係なく、クロック制御回路Ｃ１は、クロック信号ＣＫ１をハイレベルに立ち上げる。
【００５１】
次に、グローバルクロック信号ＧＣＫがローレベルの場合、ＮＭＯＳトランジスタ７３はオフするがＮＭＯＳトランジスタ７２がオフしていることからクロック信号ＣＫ１はハイレベルのままである。次に、グローバルクロック信号ＧＣＫがローレベルのときにクロック信号ＣＫＣ１がハイレベルに立ち上がると、ＰＭＯＳトランジスタ７１がオフしてＮＭＯＳトランジスタ７２がオンするが、ＮＭＯＳトランジスタ７３がオフしていることから、クロック信号ＣＫ１はハイレベルのままである。次に、グローバルクロック信号ＧＣＫがハイレベルに立ち上がると、ＮＭＯＳトランジスタ７３がオンし、クロック信号ＣＫ１はローレベルに立ち下がる。
【００５２】
このように、本第２の実施の形態では、クロック制御回路Ｃ１〜Ｃｍは、グローバルクロック信号ＧＣＫがハイレベルに立ち上がるタイミングでクロック信号ＣＫ１〜ＣＫｍがローレベルに立ち下がるように動作するようにした。このことから、簡単な回路で、生成した多相クロック信号のスキューを低減させることができ、特に、インターリーブ動作のＳ／Ｈ回路に多相クロック信号を供給する際に分解能が１０ｂｉｔの場合でも、スキュー量を２ｐｓ以下にすることができる。
【００５３】
【発明の効果】
上記の説明から明らかなように、本発明のクロック信号発生回路によれば、マスタＤＬＬ回路部が、生成した第１遅延時間のパルス幅を有する第１パルス信号に応じて電圧が変化する第１制御信号を生成し、該生成した第１制御信号に応じて前記第１遅延時間を所定値になるように調整すると共に、前記各スレーブＤＬＬ回路が、生成した第２遅延時間のパルス幅を有する第２パルス信号及び前記第１パルス信号に応じて電圧が変化する第２制御信号を生成し、該生成した第２制御信号に応じて第２遅延時間が所定値になるように調整するようにした。このことから、各スレーブＤＬＬ回路で生成する各クロック信号のそれぞれのスキュー量を、第１遅延時間に比例させることができるため、生成した多相クロック信号のジッタを低減させることができ、ｐｓｅｃオーダーのスキュー補正を行うことができ、特に、インターリーブ動作のＳ／Ｈ回路に多相クロック信号を供給する際に分解能が１０ｂｉｔの場合でも、スキュー量を２ｐｓ以下にすることができる。
【００５４】
具体的には、各スレーブＤＬＬ回路は、外部から入力されたディジタル信号に応じて前記第２コンデンサの放電電流を調整するか、又は外部から入力されたディジタル信号に応じて前記第２コンデンサの充電電流を調整するようにした。このことから、生成して出力する多相クロック信号のスキュー量をディジタル補正することができる。
【００５５】
また、各クロック制御回路は、該多相クロック発生回路部から出力された対応する内部クロック信号の信号レベルの変化点を、前記第３パルス信号の信号レベルの変化点と一致するように制御するようにした。このことから、簡単な回路で、生成した多相クロック信号のスキューを低減させることができ、特に、インターリーブ動作のＳ／Ｈ回路に多相クロック信号を供給する際に分解能が１０ｂｉｔの場合でも、スキュー量を２ｐｓ以下にすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるクロック信号発生回路の例を示したブロック図である。
【図２】アナログの入力信号Ｓｉｎと多相クロック信号ＣＫ１〜ＣＫｍの理想的なタイミングを示したタイミングチャートである。
【図３】図１におけるマスタＤＬＬ回路３の回路例を示した図である。
【図４】図３における各部の信号波形例を示したタイミングチャートである。
【図５】図１における多相クロック発生回路２の構成例とスレーブＤＬＬ回路Ｄ１の回路例を示した図である。
【図６】図５における各部の信号波形例を示したタイミングチャートである。
【図７】本発明の第２の実施の形態におけるクロック信号発生回路の例を示したブロック図である。
【図８】図７の共通クロック発生回路５３の回路例を示した図である。
【図９】図７のクロック制御回路Ｃ１の回路例を示した図である。
【図１０】図９の各部の信号波形例を示したタイミングチャートである。
【図１１】入力信号が５０ＭＨｚでサンプリング周波数１００ＭＨｚの場合におけるスキューとＳＮＤＲとの関係例を示した図である。
【符号の説明】
１，５１　クロック信号発生回路
２，５２　多相クロック発生回路
３　マスタＤＬＬ回路
１１，３１　可変遅延回路
２３　インバータ
１３　ＮＯＲ回路
１４，３４　チャージポンプ回路
１５，３５　ＬＰＦ
２１　多相クロック発振器
２２　フリップフロップ回路
３３　ＮＡＮＤ回路
４６　ＤＡＣ
５３　共通クロック発生回路
Ｄ１〜Ｄｍ　スレーブＤＬＬ回路
ＳＨ１〜ＳＨｍ　Ｓ／Ｈ回路
Ｃ１〜Ｃｍ　クロック制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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