(57)【要約】【課題】複数の動作モードを設定するための端子数を削減し、システムに実装された後も動作モードの設定を容易に行うことができる半導体装置を得る。【解決手段】制御回路３が、電源電圧ＶＤＤと接地電圧との間に直列に接続された外部抵抗５と電流出力回路２の内部抵抗との抵抗比を変えることによって出力端子ＯＵＴへ出力する電流を変えて電圧Ｖｏを変え、電圧レベル判定回路４が、該電圧Ｖｏと電流出力回路２で選択された内部抵抗に応じて内部回路６の動作モードの判定を行うようにした。【選択図】　図１
2004096006.tif 000002
【特許請求の範囲】
【請求項１】
所定の機能を有する内部回路を備え、所定の端子に電圧発生源が接続された半導体装置において、
入力された制御信号に応じた電流を前記所定の端子に出力する電流出力回路部と、
前記所定の端子の電圧をＡ／Ｄ変換して得られたデータを出力するデータ変換回路部と、
該データ変換回路部から出力されたデータから前記内部回路の動作モードの判定を行い、該判定結果を前記内部回路に出力する動作モード判定回路部と、
を備えることを特徴とする半導体装置。
【請求項２】
外部から入力された少なくとも１つの信号から、前記電流出力回路部に対する制御信号を生成して出力する制御回路部を備え、前記電流出力回路部は、該制御回路部から入力された制御信号に応じて出力電流値を変えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記動作モード判定回路部は、制御回路部から電流出力回路部に出力された制御信号に応じて前記動作モードの判定を行うことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記電流出力回路部は、複数の抵抗と、該各抵抗に対応して設けられた各トランジスタとで構成され、該各トランジスタは、前記制御回路部からの制御信号に応じて、該各抵抗に対して、前記所定の端子と所定の定電圧との間での接続制御を行うことを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記制御回路部は、外部から入力された所定の周波数のクロック信号と、外部から入力された所定のリセット信号とから、電流出力回路部に対する前記制御信号を生成して出力することを特徴とする請求項２、３又は４記載の半導体装置。
【請求項６】
前記制御回路部は、外部から入力された信号に応じて、前記電流出力回路部及び／又はデータ変換回路部に対して動作を停止させることを特徴とする請求項２、３、４又は５記載の半導体装置。
【請求項７】
前記動作モード判定回路部は、判定した結果を保持する記憶回路を備えることを特徴とする請求項１、２、３、４、５又は６記載の半導体装置。
【請求項８】
前記電圧発生源は、所定の定電圧に接続された抵抗からなることを特徴とする請求項１、２、３、４、５、６又は７記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の状態制御用端子を有するＩＣからなる半導体装置に関し、特に初期状態を設定するための専用端子を有する半導体装置に関する。
【０００２】
【従来の技術】
従来のＩＣからなる半導体装置では、半導体をシステムに実装するとき、該システムに応じて半導体装置の初期状態を任意に変更するために、各機能ごとに専用端子を用意し、該専用端子をハイ（Ｈｉｇｈ）レベル又はロー（Ｌｏｗ）レベルに固定することによって、動作モードの変更を行っていた。この場合、設定する動作モードが複数あった場合、該動作モード数に応じた専用端子が必要であった。例えば、３つの動作モードが必要であれば、最低でも２つの専用端子が必要であった。
【０００３】
【発明が解決しようとする課題】
このため、複数の動作モードの設定が必要である場合、入力電圧を固定する専用端子の数が増加し、ＩＣのピン数が増加するため、ＩＣのコストアップにもつながっていた。また、ＩＣのピン数が増加することにより、ＩＣのパッケージサイズも大きくなり、システムにおいて、実装面積が大きくなり省面積化を図る場合の妨げになっていた。また、半導体装置の初期状態を設定する他の方法として、上位インタフェースに接続されたＣＰＵ等によって、半導体装置のレジスタを変更する方法があった。しかしこのような方法では、ＣＰＵとのインタフェースを行う前に設定する必要があるレジスタ等には対応できず、ＣＰＵとのインタフェースを持たない半導体装置では使用できないという問題があった。
【０００４】
本発明は、上記のような問題を解決するためになされたものであり、複数の動作モードを設定するための端子数を削減し、システムに実装された後も動作モードの設定を容易に行うことができる半導体装置を得ることを目的とする。
【０００５】
【課題を解決するための手段】
この発明に係る半導体装置は、所定の機能を有する内部回路を備え、所定の端子に電圧発生源が接続された半導体装置において、
入力された制御信号に応じた電流を前記所定の端子に出力する電流出力回路部と、
前記所定の端子の電圧をＡ／Ｄ変換して得られたデータを出力するデータ変換回路部と、
該データ変換回路部から出力されたデータから前記内部回路の動作モードの判定を行い、該判定結果を前記内部回路に出力する動作モード判定回路部と、
を備えるものである。
【０００６】
具体的には、外部から入力された少なくとも１つの信号から、前記電流出力回路部に対する制御信号を生成して出力する制御回路部を備え、前記電流出力回路部は、該制御回路部から入力された制御信号に応じて出力電流値を変えるようにした。
【０００７】
また、前記動作モード判定回路部は、制御回路部から電流出力回路部に出力された制御信号に応じて前記動作モードの判定を行うようにしてもよい。
【０００８】
また、前記電流出力回路部は、複数の抵抗と、該各抵抗に対応して設けられた各トランジスタとで構成され、該各トランジスタは、前記制御回路部からの制御信号に応じて、該各抵抗に対して、前記所定の端子と所定の定電圧との間での接続制御を行うようにした。
【０００９】
具体的には、前記制御回路部は、外部から入力された所定の周波数のクロック信号と、外部から入力された所定のリセット信号とから、電流出力回路部に対する前記制御信号を生成して出力するようにした。
【００１０】
また、前記制御回路部は、外部から入力された信号に応じて、前記電流出力回路部及び／又はデータ変換回路部に対して動作を停止させるようにしてもよい。
【００１１】
一方、前記動作モード判定回路部は、判定した結果を保持する記憶回路を備えるようにしてもよい。
【００１２】
具体的には、前記電圧発生源は、所定の定電圧に接続された抵抗からなるようにした。
【００１３】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置の例を示した図である。
図１において、ＩＣからなる半導体装置１内には、入力された制御信号に応じた電流を出力する電流出力回路２と、入力された所定のクロック信号ＣＬＫ及び処理の開始を指定する所定のスタート信号をなすリセット信号ＲＥＳに応じて該電流出力回路２の動作制御を行う制御回路３と、入力された電圧から半導体装置１における所定の機能をなす内部回路６の動作モードを判定する電圧レベル判定回路４とを備えている。
【００１４】
電流出力回路２の出力端を出力端子ＯＵＴに接続し、出力端子ＯＵＴの電圧レベルを電圧レベル判定回路４によってモニタする。すなわち、電源電圧ＶＤＤと出力端子ＯＵＴとの間には、外付けされている外部抵抗５が接続され、電圧レベル判定回路４は出力端子ＯＵＴの電圧レベルから内部回路６の動作モードを判定し、該判定結果を示す信号が内部回路６に出力される。なお、外部抵抗５は、その抵抗値に意味を持たせたものであり、形状、素材等は問わない。
【００１５】
また、電圧レベル判定回路４は、出力端子ＯＵＴの電圧レベルを所定の方法でＡ／Ｄ変換して得られたデータを出力する入力回路部１１と、該入力回路部１１から出力されたデータと、制御回路３からの出力制御信号Ｓから内部回路６の動作モードを判定し該判定結果を示す信号を内部回路６に出力する判定回路部１２とで構成されている。なお、入力回路部１１はデータ変換回路部をなし、判定回路部１２は動作モード判定回路部をなす。
【００１６】
また、回路の特性上、電流出力回路２及び電圧レベル判定回路４の入力回路部１１は、Ｉ／Ｏセル１３内で構成され、制御回路３及び電圧レベル判定回路４の判定回路部１２は、内部コアロジック内で構成されるようにするのが好ましい。しかし、Ｉ／Ｏセル１３の面積を十分に確保できる構成である場合、前記コアロジック内で構成する方が好ましいと述べた制御回路３及び電圧レベル判定回路４の判定回路部１２を、Ｉ／Ｏセル１３内で構成しても同様の結果が得られ、この場合、あえて配置位置を分ける必要はない。
【００１７】
次に、図２は、図１で示した電流出力回路２及び電圧レベル判定回路４の入力回路部１１の回路例を示した図である。なお、図２では、説明を分かりやすくするために、電流出力回路２から２種類の異なる電流が出力される場合を例にして説明する。
図２において、電流出力回路２は、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと呼ぶ）ＱＮ１，ＱＮ２と、ＩＣに内蔵された内部抵抗Ｒ１，Ｒ２とで構成されている。
【００１８】
出力端子ＯＵＴと接地電圧との間には、内部抵抗Ｒ１とＮＭＯＳトランジスタＱＮ１との直列回路、及び内部抵抗Ｒ２とＮＭＯＳトランジスタＱＮ２との直列回路が並列に接続されている。ＮＭＯＳトランジスタＱＮ１，ＱＮ２の各ゲートには、制御回路３からの制御信号Ｓ１及びＳ２が対応して入力されている。該制御信号Ｓ１，Ｓ２は、電圧レベル判定回路４の判定回路部１２にもそれぞれ入力されている。
一方、電圧レベル判定回路４の入力回路部１１は、増幅素子をなすバッファ１５及び１６で構成され、バッファ１５及び１６の各入力端は出力端子ＯＵＴにそれぞれ接続されている。また、バッファ１５及び１６の各出力端は、判定回路部１２にそれぞれ接続されている。
【００１９】
このような構成において、抵抗値によって出力端子ＯＵＴを流れる電流値に差を設けるために、内部抵抗Ｒ１とＲ２はそれぞれ抵抗値の異なる抵抗を使用し、例えば、内部抵抗Ｒ１の抵抗値を１０ｋΩに、内部抵抗Ｒ２の抵抗値を１００ｋΩにそれぞれする。制御回路３は、内部抵抗Ｒ１を選択するときは、ＮＭＯＳトランジスタＱＮ１をオンさせてＮＭＯＳトランジスタＱＮ２をオフさせ、出力端子ＯＵＴには電源電圧ＶＤＤを外部抵抗５と内部抵抗Ｒ１で分圧した電圧が発生する。また、制御回路３は、内部抵抗Ｒ２を選択する場合、ＮＭＯＳトランジスタＱＮ１をオフさせてＮＭＯＳトランジスタＱＮ２をオンさせ、出力端子ＯＵＴには電源電圧ＶＤＤを外部抵抗５と内部抵抗Ｒ２で分圧した電圧が発生する。
【００２０】
出力端子ＯＵＴの電圧Ｖｏは、バッファ１５及び１６にそれぞれ入力され、バッファ１５及び１６は、入力された電圧Ｖｏに応じたデータを示す信号をそれぞれ判定結果Ａ及びＢとしてそれぞれ判定回路部１２に出力する。すなわち、バッファ１５の出力信号は電圧Ｖｏに対する判定結果Ａとして、バッファ１６の出力信号は電圧Ｖｏに対する電圧判定結果Ｂとして、判定回路部１２にそれぞれ出力される。判定回路部１２は、各バッファ１５及び１６からの該判定結果Ａ及びＢの組み合わせと、制御回路３から出力された制御信号Ｓ１及びＳ２から内部回路６の動作モードを判定し、該判定結果Ｃを示す信号を内部回路６に出力する。
【００２１】
また、判定回路部１２内にレジスタ（図示せず）を設けることによって、制御信号Ｓ１及びＳ２の出力が停止した状態になっても、該停止状態になる前の制御信号Ｓ１及びＳ２の各状態を保持することができる。また、電流出力回路２からの電流出力を停止することによって、電源電圧ＶＤＤから外部抵抗５、出力端子ＯＵＴ、更に内部抵抗Ｒ１又はＲ２を経て、接地電圧への電流パスに定常的に流れる電流をカットすることができ、消費電力の低減を図ることができる。
【００２２】
ここで、例えば、バッファ１５のしきい値電圧が２×ＶＤＤ／３に、バッファ１６のしきい値電圧がＶＤＤ／３にそれぞれなるように、バッファ１５及び１６がそれぞれ形成されているものとする。図２で示す回路構成で、外部抵抗５の抵抗値とモード設定との組み合わせを図３に示し、図３では、内部抵抗Ｒ１が１０ｋΩ、内部抵抗Ｒ２が１００ｋΩの場合を例にして示している。
【００２３】
ここで、電源電圧ＶＤＤを３Ｖにしたシステムの場合、バッファ１５のしきい値電圧は２Ｖになり、バッファ１６のしきい値電圧は１Ｖになる。このため、出力端子ＯＵＴの電圧Ｖｏが２Ｖより大きければ、判定結果Ａ及びＢは両方ともハイ（Ｈｉｇｈ）レベルを示す。また、出力端子ＯＵＴの電圧Ｖｏが１Ｖよりも小さい場合、判定結果Ａ及びＢは両方ともロー（Ｌｏｗ）レベルになる。更に、出力端子ＯＵＴの電圧Ｖｏが１Ｖから２Ｖの間であれば判定結果Ａはローレベルを、判定結果Ｂはハイレベルを示す。すなわち、バッファ１５及び１６から出力された判定結果Ａ及びＢは、電圧ＶｏをＡ／Ｄ変換したデータをなしている。
【００２４】
外部抵抗５の組み合わせを３ｋΩ、１０ｋΩ、３０ｋΩとした場合、内部抵抗Ｒ１が選択されると、外部抵抗５を３ｋΩにしたときの出力端子ＯＵＴの電圧Ｖｏは約２．３１Ｖであり、外部抵抗５を１０ｋΩにしたときの出力端子ＯＵＴの電圧Ｖｏは１．５Ｖ、外部抵抗５を３０ｋΩにしたときの出力端子ＯＵＴの電圧Ｖｏは０．７５Ｖになる。外部抵抗５の組み合わせとして３ｋΩ、１０ｋΩ、３０ｋΩが選択された状態で、１００ｋΩの内部抵抗Ｒ２が選択されると、判定結果Ａ及びＢは共にハイレベルになる。
【００２５】
一方、内部抵抗Ｒ２が選択された場合、１０ｋΩの内部抵抗Ｒ１が１０倍の１００ｋΩになったのみであるため、外部抵抗５は内部抵抗Ｒ２との比αで制御が可能であるため、外部抵抗５の組み合わせを、内部抵抗Ｒ１が選択されたときの１０倍の抵抗値である３０ｋΩ、１００ｋΩ、３００ｋΩにする。外部抵抗５の組み合わせとして３０ｋΩ、１００ｋΩ、３００ｋΩが選択された状態で、１０ｋΩの内部抵抗Ｒ１が選択されると、判定結果Ａ及びＢは共にローレベルになる。このような内部抵抗Ｒ１，Ｒ２及び外部抵抗５の組み合わせをそれぞれのモードに設定すると、Ｍ０からＭ４の５種類のモードを選択することができるようになる。
【００２６】
ここで、図３の組み合わせでは、内部抵抗Ｒ１を１０ｋΩ、内部抵抗Ｒ２を１００ｋΩにそれぞれ設定したが、出力端子ＯＵＴの電圧Ｖｏは外部抵抗５との比で決まるため、外部抵抗５は内部抵抗Ｒ１又はＲ２に対する比率αで設定することができる。
図４は、図３で示した外部抵抗５の抵抗値を抵抗比αに置き換えて組み合わせを示した図である。なお、図４では、内部抵抗Ｒ１の抵抗値をｒとしており、内部抵抗Ｒ２の抵抗値は１０ｒになる。また、図３及び図４において、「Ｈ」はハイレベルを、「Ｌ」はローレベルをそれぞれ示している。
【００２７】
ここで、内部抵抗Ｒ１の抵抗値をｒにすると共に内部抵抗Ｒ２の抵抗値をβ×ｒとし、外部抵抗５の抵抗値をＲとすると、内部抵抗Ｒ１を選択した場合は、下記（１）式及び（２）式が成り立つ。
Ｖｏ＝ＶＤＤ×ｒ／（Ｒ＋ｒ）………………（１）
Ｒ＝α×ｒ………………（２）
前記（１）式及び（２）式から、下記（３）式が得られる。
Ｖｏ＝ＶＤＤ／（α＋１）………………（３）
【００２８】
これに対して、内部抵抗Ｒ２を選択した場合は、下記（４）式及び前記（２）式が成り立つ。
Ｖｏ＝ＶＤＤ×（β×ｒ）／｛Ｒ＋（β×ｒ）｝………………（４）
前記（４）式及び（２）式から、下記（５）式が得られる。
Ｖｏ＝ＶＤＤ×β／（α＋β）………………（５）
【００２９】
図４では、比率αに０．３、１、３、１０及び３０を使用しているが、例えば比率αが０．３の場合は０．５未満の値であれば判定可能となり、比率αが３の場合は２よりも大きければ判定可能である。しかし、実際には、ＩＣからなる半導体装置１を製造する場合、半導体装置１内の電圧レベル判定回路４のしきい値電圧及び内部抵抗Ｒ１，Ｒ２の抵抗値は、製造過程である程度の範囲でばらつきが発生する。このため、外部抵抗５の抵抗値の選定にはこのようなバラツキを考慮する必要があり、該バラツキが大きい場合は比率αにおいて、０．３から０．２へ小さくすると共に３から４へ大きくして比率αの差を大きくする必要がある。この場合においても、外部抵抗５の抵抗値を変更するだけで実現することができ、容易に比率αを変更することができる。
【００３０】
次に、図５は、図２で示した電圧レベル判定回路４の動作例を示したタイミングチャートであり、図５を用いて電圧レベル判定回路４の判定回路部１２の動作についてもう少し詳細に説明する。
制御回路３には、状態遷移の基準となる所定の周波数のクロック信号ＣＬＫと、処理の開始を指定するスタート信号をなすリセット信号ＲＥＳが入力されている。リセット信号ＲＥＳはハイレベルでアクティブとなり、リセット信号ＲＥＳがローレベルになってリセットが解除されたタイミングで、電圧Ｖｏに対する電圧レベル判定動作を開始している。
【００３１】
クロック信号ＣＬＫは、出力端子ＯＵＴの電圧Ｖｏが安定するまでの時間を確保するために、数百ｋＨｚ程度の低い周波数をなしている。クロック信号ＣＬＫは、判定回路部１２で行われる処理の同期をとるためのものであり、該処理が十分に間に合う程度であれば特に周波数を指定するものではない。制御回路３は、入力されたクロック信号ＣＬＫ及びリセット信号ＲＥＳから、制御信号Ｓ１，Ｓ２、及び判定回路部１２が判定を行うタイミングを得るために使用する同期信号をなす同期クロック信号ＣＬＫ１を生成して出力する。判定回路部１２は、制御回路３から出力された制御信号Ｓ１，Ｓ２及び同期クロック信号ＣＬＫ１によって、入力回路部１１から入力された判定結果Ａ及びＢから判定結果Ｃを得るための動作制御が行われ、得られた判定結果Ｃを内部回路６に出力する。
【００３２】
リセット信号ＲＥＳがローレベルに立ち下がってリセットが解除された後、最初のクロック信号ＣＬＫの立ち上がりに同期して制御信号Ｓ１がクロック信号ＣＬＫの１周期の間ハイレベルになり、内部抵抗Ｒ１が選択される。該１周期の間で内部抵抗Ｒ１と外部抵抗５の抵抗比によって出力端子ＯＵＴの電圧Ｖｏが決まり、判定結果Ａ及びＢが一意に決まる。判定回路部１２は、該判定結果Ａ及びＢを同期クロック信号ＣＬＫ１に同期して取り込む。
【００３３】
次に、制御信号Ｓ１がローレベルになると同時に制御信号Ｓ２がクロック信号ＣＬＫの１周期の間ハイレベルになり、内部抵抗Ｒ２が選択される。該１周期の間で内部抵抗Ｒ２と外部抵抗５の抵抗比によって出力端子ＯＵＴの電圧Ｖｏが決まり、判定結果Ａ及びＢが一意に決まる。判定回路部１２は、該判定結果Ａ及びＢを同期クロック信号ＣＬＫ１に同期して取り込む。判定回路部１２は、制御信号Ｓ１のアサート期間中に取り込んだ判定結果Ａ及びＢと、制御信号Ｓ２のアサート期間中に取り込んだ判定結果Ａ及びＢの組み合わせによって内部回路６の動作モードを決定し、該決定した動作モードを示す判定結果Ｃを内部回路６に出力する。
【００３４】
なお、前記説明では、電流出力回路２は、２つの内部抵抗Ｒ１，Ｒ２及び２つのＮＭＯＳトランジスタＱＮ１，ＱＮ２で構成される場合を例にしたが、電流出力回路２は、図６で示すように、内部抵抗Ｒ１〜Ｒｎ（ｎは、ｎ＞１の整数）及びＮＭＯＳトランジスタＱＮ１〜ＱＮｎで構成されるようにしてもよい。また、図２及び図６において、内部抵抗と対応するＮＭＯＳトランジスタの接続を入れ換えるようにしてもよい。すなわち、出力端子ＯＵＴ側にＮＭＯＳトランジスタが接続され、接地電圧側に内部抵抗が接続されるようにしてもよい。図２及び図６で使用される各内部抵抗は、それぞれｋΩというオーダの抵抗値を有するのに対して、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎの各オン抵抗はそれぞれ数十Ω以下になるようにする。
【００３５】
また、電流出力回路２において、図７で示すように、出力端子ＯＵＴと接地電圧との間に並列に接続された複数のＮＭＯＳトランジスタで構成するようにしてもよく、図８で示すように、内部抵抗Ｒ１〜Ｒｎの代わりに定電流源ＣＳ１〜ＣＳｎを使用してもよい。ただし、図７の場合は、各ＮＭＯＳトランジスタＱＮ１〜ＱＮｎのオン抵抗は、図６の場合よりも大きくなるようにする。
【００３６】
一方、図２で示した電流出力回路２を、図９又は図１０で示すような回路にしてもよい。図９及び図１０において、出力端子ＯＵＴと接地電圧との間に内部抵抗Ｒａ１，Ｒａ２及びＮＭＯＳトランジスタＱＮ１が直列に接続され、図９では内部抵抗Ｒａ１と並列にＮＭＯＳトランジスタＱＮ２が接続され、図１０では内部抵抗Ｒａ２と並列にＮＭＯＳトランジスタＱＮ２が接続されている。
【００３７】
図９の場合、ＮＭＯＳトランジスタＱＮ１のみがオンすると、内部抵抗Ｒａ１及びＲａ２の直列抵抗と外部抵抗５との分圧比の電圧が出力端子ＯＵＴに発生し、ＮＭＯＳトランジスタＱＮ１及びＱＮ２がそれぞれオンすると、内部抵抗Ｒａ２と外部抵抗５との分圧比の電圧が出力端子ＯＵＴに発生する。また、図１０の場合、ＮＭＯＳトランジスタＱＮ１のみがオンすると、図９と同様に内部抵抗Ｒａ１及びＲａ２の直列抵抗と外部抵抗５との分圧比の電圧が出力端子ＯＵＴに発生し、ＮＭＯＳトランジスタＱＮ１及びＱＮ２がそれぞれオンすると、内部抵抗Ｒａ１と外部抵抗５との分圧比の電圧が出力端子ＯＵＴに発生する。
【００３８】
同様にして、図６で示した電流出力回路２を、図１１で示すような回路にしてもよい。なお、図１１において、出力端子ＯＵＴと接地電圧との間に内部抵抗Ｒａ１〜Ｒａｎ及びＮＭＯＳトランジスタＱＮが直列に接続され、内部抵抗Ｒａ１〜Ｒａｎに対応して並列にＮＭＯＳトランジスタＱＮ１〜ＱＮｎがそれぞれ接続されるようにしてもよい。図１１の場合、ＮＭＯＳトランジスタＱＮのみがオンすると、内部抵抗Ｒａ１，Ｒａ２の直列抵抗と外部抵抗５との分圧比の電圧が出力端子ＯＵＴに発生し、ＮＭＯＳトランジスタＱＮと、ＮＭＯＳトランジスタＱＮ１，ＱＮ２の少なくとも１つがそれぞれオンすると、内部抵抗Ｒａ１，Ｒａ２の少なくとも１つと外部抵抗５との分圧比の電圧が出力端子ＯＵＴに発生する。なお、図６〜図１１における各ＮＭＯＳトランジスタは、制御回路３によって動作制御される。
【００３９】
このように、本第１の実施の形態における半導体装置は、制御回路３が、電源電圧ＶＤＤと接地電圧との間に直列に接続された外部抵抗５と電流出力回路２の内部抵抗との抵抗比を変えることによって出力端子ＯＵＴへ出力する電流を変えて電圧Ｖｏを変え、電圧レベル判定回路４が、該電圧Ｖｏと電流出力回路２で選択された内部抵抗に応じて内部回路６の動作モードの判定を行うようにした。このことから、複数の動作モードを設定するための端子数を削減することができ、システムに実装された後も動作モードの設定を容易に行えるようにすることができる。
【００４０】
第２の実施の形態．
前記第１の実施の形態では、電流出力回路２は、出力端子ＯＵＴからの電流を引き込む構成であったが、出力端子ＯＵＴから外部抵抗５へ電流を出力する構成にしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図１２は、本発明の第２の実施の形態における半導体装置の例を示した図である。なお、図１２では、図２と同じもの及び同様のものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。また、図１２では、説明を分かりやすくするために、電流出力回路から２種類の異なる電流が出力される場合を例にして説明する。
【００４１】
図１２における図２との相違点は、図２の電流出力回路２の回路構成を変え、図２の制御回路３から出力される制御信号Ｓ１及びＳ２がそれぞれローレベルでアサートされるようにしたことと、出力端子ＯＵＴと接地電圧との間に外部抵抗５を接続したことにある。これに伴って、図２の電流出力回路２を電流出力回路２２にし、図２の制御回路３を制御回路２３にし、図２の半導体装置１を半導体装置２１にした。
【００４２】
図１２において、ＩＣからなる半導体装置２１内には、入力された制御信号に応じた電流を出力する電流出力回路２２と、入力された所定のクロック信号ＣＬＫ及び処理の開始を指定する所定のスタート信号をなすリセット信号ＲＥＳに応じて該電流出力回路２２の動作制御を行う制御回路２３と、電圧レベル判定回路４と、内部回路６とを備えている。電流出力回路２２の出力端を出力端子ＯＵＴに接続し、出力端子ＯＵＴの電圧レベルを電圧レベル判定回路４によってモニタする。外部抵抗５は、出力端子ＯＵＴと接地電圧との間に接続されている。
【００４３】
なお、回路の特性上、電流出力回路２２及び電圧レベル判定回路４の入力回路部１１は、Ｉ／Ｏセル１３内で構成され、制御回路２３及び電圧レベル判定回路４の判定回路部１２は、内部コアロジック内で構成されるようにするのが好ましい。しかし、Ｉ／Ｏセル１３の面積を十分に確保できる構成である場合、前記コアロジック内で構成する方が好ましいと述べた制御回路２３及び電圧レベル判定回路４の判定回路部１２を、Ｉ／Ｏセル１３内で構成しても同様の結果が得られ、この場合、あえて配置位置を分ける必要はない。
【００４４】
電流出力回路２２は、Ｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと呼ぶ）ＱＰ１，ＱＰ２と、ＩＣに内蔵された内部抵抗Ｒｂ１，Ｒｂ２とで構成されている。電源電圧ＶＤＤと出力端子ＯＵＴとの間には、ＰＭＯＳトランジスタＱＰ１と内部抵抗Ｒｂ１との直列回路、及びＰＭＯＳトランジスタＱＰ２と内部抵抗Ｒｂ２との直列回路が並列に接続されている。ＰＭＯＳトランジスタＱＰ１，ＱＰ２の各ゲートには、制御回路２３からの制御信号Ｓｂ１及びＳｂ２が対応して入力されている。該制御信号Ｓｂ１，Ｓｂ２は、電圧レベル判定回路４の判定回路部１２にもそれぞれ出力されている。
【００４５】
このような構成において、抵抗値によって出力端子ＯＵＴを流れる電流値に差を設けるために、内部抵抗Ｒｂ１とＲｂ２はそれぞれ抵抗値の異なる抵抗を使用する。制御回路２３は、内部抵抗Ｒｂ１を選択するときは、ＰＭＯＳトランジスタＱＰ１をオンさせてＰＭＯＳトランジスタＱＰ２をオフさせ、出力端子ＯＵＴには電源電圧ＶＤＤを内部抵抗Ｒｂ１と外部抵抗５で分圧した電圧が発生する。また、制御回路２３は、内部抵抗Ｒｂ２を選択するときは、ＰＭＯＳトランジスタＱＰ１をオフさせてＰＭＯＳトランジスタＱＰ２をオンさせ、出力端子ＯＵＴには電源電圧ＶＤＤを内部抵抗Ｒｂ２と外部抵抗５で分圧した電圧が発生する。
【００４６】
また、判定回路部１２は、各バッファ１５及び１６からの判定結果Ａ及びＢの組み合わせと、制御回路２３から出力される制御信号Ｓｂ１及びＳｂ２から動作モードを判定し、判定結果Ｃを示す信号を内部回路６に出力する。判定回路部１２内にレジスタ（図示せず）を設けることによって、制御信号Ｓｂ１及びＳｂ２の出力が停止した状態になっても、該停止状態になる前の制御信号Ｓｂ１及びＳｂ２の各状態を保持することができる。また、電流出力回路２２からの電流出力を停止することによって、電源電圧ＶＤＤから内部抵抗Ｒｂ１又はＲｂ２、出力端子ＯＵＴ、更に外部抵抗５を経て、接地電圧への電流パスに定常的に流れる電流をカットすることができ、消費電力の低減を図ることができる。
【００４７】
このように、図２で示した電流出力回路２は電流を引き込む方向で出力端子ＯＵＴに流れる電流を制御したが、図１２の電流出力回路２２は電流を出す方向で出力端子ＯＵＴに流れる電流を制御するようにした。このため、図２では外部抵抗５はプルアップ抵抗をなしていたが、図１２では外部抵抗５はプルダウン抵抗をなしている。出力端子ＯＵＴの電圧Ｖｏの生成方法は電流の方向が変わったのみで、図２の場合も図１２の場合も基本的には同じであり、電圧レベル判定回路４においても同様であることから、これらの説明を省略する。
【００４８】
なお、前記説明では、電流出力回路２２は、２つの内部抵抗Ｒｂ１，Ｒｂ２及び２つのＰＭＯＳトランジスタＱＰ１，ＱＰ２で構成される場合を例にしたが、電流出力回路２２は、図１３で示すように、内部抵抗Ｒｂ１〜Ｒｂｎ（ｎは、ｎ＞１の整数）及びＰＭＯＳトランジスタＱＰ１〜ＱＰｎで構成されるようにしてもよい。また、図１２及び図１３において、内部抵抗と対応するＰＭＯＳトランジスタの接続を入れ換えるようにしてもよい。すなわち、出力端子ＯＵＴ側にＰＭＯＳトランジスタが接続され、電源電圧ＶＤＤ側に内部抵抗が接続されるようにしてもよい。図１２及び図１３で使用される各内部抵抗は、それぞれｋΩというオーダの抵抗値を有するのに対して、各ＰＭＯＳトランジスタＱＰ１〜ＱＰｎの各オン抵抗はそれぞれ数十Ω以下になるようにする。
【００４９】
また、電流出力回路２２において、図１４で示すように、電源電圧ＶＤＤと出力端子ＯＵＴとの間に並列に接続された複数のＰＭＯＳトランジスタで構成するようにしてもよく、図１５で示すように、内部抵抗Ｒｂ１〜Ｒｂｎの代わりに定電流源ＣＳｂ１〜ＣＳｂｎを使用してもよい。ただし、図１４の場合は、各ＰＭＯＳトランジスタＱＰ１〜ＱＰｎのオン抵抗は、それぞれ図１３の場合よりも大きくなるようにする。
【００５０】
一方、図１２で示した電流出力回路２２を、図１６又は図１７で示すような回路にしてもよい。図１６及び図１７において、電源電圧ＶＤＤと出力端子ＯＵＴとの間にＰＭＯＳトランジスタＱＰ１及び内部抵抗Ｒｃ１，Ｒｃ２が直列に接続され、図１６では内部抵抗Ｒｃ２と並列にＰＭＯＳトランジスタＱＰ２が接続され、図１７では内部抵抗Ｒｃ１と並列にＰＭＯＳトランジスタＱＰ２が接続されている。
【００５１】
図１６の場合、ＰＭＯＳトランジスタＱＰ１のみがオンすると、内部抵抗Ｒｃ１及びＲｃ２の直列抵抗と外部抵抗５との分圧比の電圧が出力端子ＯＵＴに発生し、ＰＭＯＳトランジスタＱＰ１及びＱＰ２がそれぞれオンすると、内部抵抗Ｒｃ１と外部抵抗５との分圧比の電圧が出力端子ＯＵＴに発生する。また、図１７の場合、ＰＭＯＳトランジスタＱＰ１のみがオンすると、図１６と同様に内部抵抗Ｒｃ１及びＲｃ２の直列抵抗と外部抵抗５との分圧比の電圧が出力端子ＯＵＴに発生し、ＰＭＯＳトランジスタＱＰ１及びＱＰ２がそれぞれオンすると、内部抵抗Ｒｃ２と外部抵抗５との分圧比の電圧が出力端子ＯＵＴに発生する。
【００５２】
同様にして、図１２で示した電流出力回路２２を、図１８で示すような回路にしてもよい。なお、図１８において、電源電圧ＶＤＤと出力端子ＯＵＴとの間にＰＭＯＳトランジスタＱＰ及び内部抵抗Ｒｃ１〜Ｒｃｎが直列に接続され、内部抵抗Ｒｃ１〜Ｒｃｎに対応して並列にＰＭＯＳトランジスタＱＰ１〜ＱＰｎがそれぞれ接続されるようにしてもよい。図１８の場合、ＰＭＯＳトランジスタＱＰのみがオンすると、内部抵抗Ｒｃ１，Ｒｃ２の直列抵抗と外部抵抗５との分圧比の電圧が出力端子ＯＵＴに発生し、ＰＭＯＳトランジスタＱＰと、ＰＭＯＳトランジスタＱＰ１，ＱＰ２の少なくとも１つがそれぞれオンすると、内部抵抗Ｒｃ１，Ｒｃ２の少なくとも１つと外部抵抗５との分圧比の電圧が出力端子ＯＵＴに発生する。なお、図１３〜図１８における各ＰＭＯＳトランジスタは、制御回路２３によって動作制御される。
【００５３】
このように、本第２の実施の形態における半導体装置は、制御回路２３が、電源電圧ＶＤＤと接地電圧との間に直列に接続された外部抵抗５と電流出力回路２２の内部抵抗との抵抗比を変えることによって出力端子ＯＵＴへ出力する電流を変えて電圧Ｖｏを変え、電圧レベル判定回路４が、該電圧Ｖｏと電流出力回路２２で選択された内部抵抗に応じて内部回路６の動作モードの判定を行うようにした。このことから、前記第１の実施の形態と同様の効果を得ることができる。
【００５４】
第３の実施の形態．
前記第１の実施の形態では、電流出力回路２は出力端子ＯＵＴからの電流を引き込む構成をなし、前記第２の実施の形態では、電流出力回路２２は出力端子ＯＵＴへ電流を出す構成をなしていたが、電流出力回路が出力端子ＯＵＴに対して電流の引き込み及び電流の吐き出しをそれぞれ行うようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
【００５５】
図１９は、本発明の第３の実施の形態における半導体装置の例を示した図である。なお、図１９では、図２若しくは図１２と同じもの並びに同様のものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。また、図１９では、説明を分かりやすくするために、電流出力回路から２種類の異なる電流が出力される場合を例にして説明する。
図１９における図２との相違点は、図２の電流出力回路２と図１２の電流出力回路２２を１つの電流出力回路３２にしたことにあり、これに伴って、図２の制御回路３を制御回路３３にし、図２の半導体装置１を半導体装置３１にした。
【００５６】
図１９において、ＩＣからなる半導体装置３１内には、入力された制御信号に応じた電流を出力する電流出力回路３２と、入力された所定のクロック信号ＣＬＫ及び処理の開始を指定する所定のスタート信号をなすリセット信号ＲＥＳに応じて該電流出力回路３２の動作制御を行う制御回路３３と、電圧レベル判定回路４と、内部回路６とを備えている。電流出力回路３２の出力端を出力端子ＯＵＴに接続し、出力端子ＯＵＴの電圧レベルを電圧レベル判定回路４によってモニタする。
【００５７】
なお、回路の特性上、電流出力回路３２及び電圧レベル判定回路４の入力回路部１１は、Ｉ／Ｏセル１３内で構成され、制御回路３３及び電圧レベル判定回路４の判定回路部１２は、内部コアロジック内で構成されるようにするのが好ましい。しかし、Ｉ／Ｏセル１３の面積を十分に確保できる構成である場合、前記コアロジック内で構成する方が好ましいと述べた制御回路３３及び電圧レベル判定回路４の判定回路部１２を、Ｉ／Ｏセル１３内で構成しても同様の結果が得られ、この場合、あえて配置位置を分ける必要はない。
【００５８】
電流出力回路３２は、ＰＭＯＳトランジスタＱＰ１，ＱＰ２、ＮＭＯＳトランジスタＱＮ１，ＱＮ２、及び内部抵抗Ｒ１，Ｒ２，Ｒｂ１，Ｒｂ２で構成されている。出力端子ＯＵＴと接地電圧との間には、内部抵抗Ｒ１とＮＭＯＳトランジスタＱＮ１との直列回路、及び内部抵抗Ｒ２とＮＭＯＳトランジスタＱＮ２との直列回路が並列に接続されている。ＮＭＯＳトランジスタＱＮ１，ＱＮ２の各ゲートには、制御回路３３からの制御信号Ｓ１及びＳ２が対応して入力されている。該制御信号Ｓ１，Ｓ２は、電圧レベル判定回路４の判定回路部１２にもそれぞれ出力されている。
【００５９】
更に、電源電圧ＶＤＤと出力端子ＯＵＴとの間には、ＰＭＯＳトランジスタＱＰ１と内部抵抗Ｒｂ１との直列回路、及びＰＭＯＳトランジスタＱＰ２と内部抵抗Ｒｂ２との直列回路が並列に接続されている。ＰＭＯＳトランジスタＱＰ１，ＱＰ２の各ゲートには、制御回路３３からの制御信号Ｓｂ１及びＳｂ２が対応して入力されている。該制御信号Ｓｂ１，Ｓｂ２は、電圧レベル判定回路４の判定回路部１２にもそれぞれ出力されている。
【００６０】
制御回路３３は、ＰＭＯＳトランジスタＱＰ１，ＱＰ２及びＮＭＯＳトランジスタＱＮ１，ＱＮ２のいずれか１つを順次オンさせることによって、判定回路部１２は、それぞれ入力された判定結果Ａ及びＢ、並びに制御信号Ｓ１，Ｓ２，Ｓｂ１，Ｓｂ２から、外部抵抗５が、電源電圧ＶＤＤに接続されているのか又は接地電圧に接続されているのかを認識する。判定回路部１２は、外部抵抗５が電源電圧ＶＤＤと出力端子ＯＵＴとの間に接続されたことを認識した場合、内部抵抗Ｒ１又はＲ２のいずれかを選択したときの判定結果Ｃを有効にして内部回路６に出力する。また、判定回路部１２は、外部抵抗５が出力端子ＯＵＴと接地電圧との間に接続されたことを認識した場合、内部抵抗Ｒｂ１又はＲｂ２のいずれかを選択したときの判定結果Ｃを有効にして内部回路６に出力する。
【００６１】
制御回路３３は、内部抵抗Ｒ１を選択するときは、ＮＭＯＳトランジスタＱＮ１をオンさせてＮＭＯＳトランジスタＱＮ２及びＰＭＯＳトランジスタＱＰ１，ＱＰ２をそれぞれオフさせ、出力端子ＯＵＴには電源電圧ＶＤＤを外部抵抗５と内部抵抗Ｒ１で分圧した電圧が発生する。また、制御回路３３は、内部抵抗Ｒ２を選択するときは、ＮＭＯＳトランジスタＱＮ１及びＰＭＯＳトランジスタＱＰ１，ＱＰ２をそれぞれオフさせてＮＭＯＳトランジスタＱＮ２をオンさせ、出力端子ＯＵＴには電源電圧ＶＤＤを外部抵抗５と内部抵抗Ｒ２で分圧した電圧が発生する。
【００６２】
また、制御回路３３は、内部抵抗Ｒｂ１を選択するときは、ＰＭＯＳトランジスタＱＰ１をオンさせてＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ１，ＱＮ２をそれぞれオフさせ、出力端子ＯＵＴには電源電圧ＶＤＤを内部抵抗Ｒｂ１と外部抵抗５で分圧した電圧が発生する。また、制御回路３３は、内部抵抗Ｒｂ２を選択するときは、ＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ１，ＱＮ２をそれぞれオフさせてＰＭＯＳトランジスタＱＰ２をオンさせ、出力端子ＯＵＴには電源電圧ＶＤＤを内部抵抗Ｒｂ２と外部抵抗５で分圧した電圧が発生する。
【００６３】
また、判定回路部１２は、各バッファ１５及び１６からの判定結果Ａ及びＢの組み合わせと、制御回路３３から出力される制御信号Ｓ１，Ｓ２，Ｓｂ１，Ｓｂ２から内部回路６の動作モードを判定し、判定結果Ｃを示す信号を内部回路６に出力する。判定回路部１２内にレジスタ（図示せず）を設けることによって、制御信号Ｓ１，Ｓ２，Ｓｂ１，Ｓｂ２の出力が停止した状態になっても、該停止状態になる前の制御信号Ｓ１，Ｓ２，Ｓｂ１，Ｓｂ２の各状態を保持することができる。また、電流出力回路３２からの電流出力を停止することによって、電源電圧ＶＤＤから電流出力回路３２、出力端子ＯＵＴ及び外部抵抗５を介して接地電圧に定常的に流れる電流をカットすることができ、消費電力の低減を図ることができる。
【００６４】
なお、前記説明では、電流出力回路３２は、内部抵抗Ｒ１，Ｒ２，Ｒｂ１，Ｒｂ２、ＮＭＯＳトランジスタＱＮ１，ＱＮ２及びＰＭＯＳトランジスタＱＰ１，ＱＰ２で構成される場合を例にしたが、電流出力回路３２は、図２０で示すように、複数の内部抵抗Ｒ１〜Ｒｎ，Ｒｂ１〜Ｒｂｎ、ＮＭＯＳトランジスタＱＮ１〜ＱＮｎ及びＰＭＯＳトランジスタＱＰ１〜ＱＰｎで構成されるようにしてもよい。また、図１９及び図２０において、内部抵抗と対応するＮＭＯＳトランジスタの接続を入れ換えるようにしてもよいし、内部抵抗と対応するＰＭＯＳトランジスタの接続を入れ換えるようにしてもよい。すなわち、出力端子ＯＵＴ側にＮＭＯＳトランジスタ及び／又はＰＭＯＳトランジスタが接続され、電源電圧ＶＤＤ側及び／又は接地電圧側に内部抵抗がそれぞれ接続されるようにしてもよい。
【００６５】
また、電流出力回路３２において、図２１で示すように、出力端子ＯＵＴと接地電圧との間に並列に接続された複数のＮＭＯＳトランジスタ、及び電源電圧ＶＤＤと出力端子ＯＵＴとの間に並列に接続された複数のＰＭＯＳトランジスタで構成するようにしてもよく、図２２で示すように、内部抵抗Ｒ１〜Ｒｎの代わりに定電流源ＣＳ１〜ＣＳｎ、内部抵抗Ｒｂ１〜Ｒｂｎの代わりに定電流源ＣＳｂ１〜ＣＳｂｎを使用してもよい。ただし、図２１の場合は、各ＰＭＯＳトランジスタＱＰ１〜ＱＰｎ及び各ＮＭＯＳトランジスタＱＮ１〜ＱＮｎのオン抵抗は、それぞれ図２０の場合よりも大きくなるようにする。なお、電流出力回路３２として、図６〜図１１のいずれかの回路と、図１３〜図１８のいずれかの回路とを併用して形成するようにしてもよい。
【００６６】
なお、図１９では、外部抵抗５が電源電圧ＶＤＤと出力端子ＯＵＴとの間に接続された場合を例にして示したが、外部抵抗５が出力端子ＯＵＴと接地電圧との間に接続されるようにしてもよい。
【００６７】
このように、本第３の実施の形態における半導体装置は、制御回路３３が、電源電圧ＶＤＤ又は接地電圧と出力端子ＯＵＴとの間に接続された外部抵抗５と、該外部抵抗５に直列に接続された電流出力回路３２の内部抵抗との抵抗比を変えることによって出力端子ＯＵＴへ出力する電流を変えて電圧Ｖｏを変え、電圧レベル判定回路４が、該電圧Ｖｏと電流出力回路３２で選択された内部抵抗に応じて内部回路６の動作モードの判定を行うようにした。このことから、前記第１及び第２の各実施の形態と同様の効果を得ることができると共に、外部抵抗５がプルアップ抵抗をなすか又はプルダウン抵抗をなす場合のいずれにおいても対応することができ、汎用性の向上を図ることができる。
【００６８】
第４の実施の形態．
前記第１から第３の各実施の形態では、電圧レベル判定回路４の入力回路部１１にしきい値電圧を制御したバッファ１５及び１６を使用したが、製造工程のバラツキを考慮するとしきい値電圧を細かく制御することは困難であることから、該バッファの代わりに電圧比較器を使用するようにしてもよく、このようにしたものを本発明の第４の実施の形態とする。
図２３は、本発明の第４の実施の形態における半導体装置の例を示した図である。なお、図２３では、図２と同じもの及び同様のものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。また、図２３では、電流出力回路が図２の回路構成である場合を例にして説明する。
【００６９】
図２３における図２との相違点は、図２の電圧レベル判定回路４の入力回路部１１を、バッファ１５，１６の代わりに電圧比較器を使用した回路構成に変えたことにあり、これに伴って、図２の入力回路部１１を入力回路部５５にし、図２の電圧レベル判定回路４を電圧レベル判定回路５４にし、図２の半導体装置１を半導体装置５１にした。
図２３において、ＩＣからなる半導体装置５１内には、電流出力回路２と、制御回路３と、入力された電圧から半導体装置５１における所定の機能をなす内部回路６の動作モードを判定する電圧レベル判定回路５４とを備えている。
【００７０】
電流出力回路２の出力端を出力端子ＯＵＴに接続し、出力端子ＯＵＴの電圧レベルを電圧レベル判定回路５４によってモニタする。すなわち、電源電圧ＶＤＤと出力端子ＯＵＴとの間には外部抵抗５が接続され、電圧レベル判定回路５４は出力端子ＯＵＴの電圧レベルから内部回路６の動作モードを判定し、該判定結果を示す信号が、内部回路６に出力される。
【００７１】
また、電圧レベル判定回路５４は、出力端子ＯＵＴの電圧レベルをデータに変換して出力する入力回路部５５と、該入力回路部５５から出力されたデータと、制御回路３からの制御信号Ｓ１及びＳ２から内部回路６の動作モードを判定し該判定結果を示す信号を内部回路６に出力する判定回路部１２とで構成されている。なお、入力回路部５５はデータ変換回路部をなす。
【００７２】
また、回路の特性上、電流出力回路２及び電圧レベル判定回路５４の入力回路部５５は、Ｉ／Ｏセル１３内で構成され、制御回路３及び電圧レベル判定回路５４の判定回路部１２は、内部コアロジック内で構成されるようにするのが好ましい。しかし、Ｉ／Ｏセル１３の面積を十分に確保できる構成である場合、前記コアロジック内で構成する方が好ましいと述べた制御回路３及び電圧レベル判定回路５４の判定回路部１２を、Ｉ／Ｏセル１３内で構成しても同様の結果が得られ、この場合、あえて配置位置を分ける必要はない。
【００７３】
電圧レベル判定回路５４の入力回路部５５は、電圧比較器６１，６２及び抵抗６３〜６５で構成されている。電源電圧ＶＤＤと接地電圧との間に抵抗６３〜６５が直列に接続され、抵抗６３と抵抗６４との接続部から所定の基準電圧Ｖｒ１が、抵抗６４と抵抗６５との接続部から所定の基準電圧Ｖｒ２がそれぞれ出力される。電圧比較器６１及び６２の各非反転入力端は、出力端子ＯＵＴにそれぞれ接続され、電圧比較器６１において、反転入力端には基準電圧Ｖｒ１が入力され、出力端は判定回路部１２に接続されている。また、電圧比較器６２において、反転入力端には基準電圧Ｖｒ２が入力され、出力端は判定回路部１２に接続されている。
【００７４】
このような構成において、出力端子ＯＵＴの電圧Ｖｏは、電圧比較器６１及び６２の各非反転入力端にそれぞれ入力される。電圧比較器６１は、入力された電圧Ｖｏと基準電圧Ｖｒ１との電圧比較を行い、該比較結果を示す信号を電圧Ｖｏに対する判定結果Ａとして、判定回路部１２に出力する。電圧比較器６２は、入力された電圧Ｖｏと基準電圧Ｖｒ２との電圧比較を行い、該比較結果を示す信号を電圧Ｖｏに対する判定結果Ｂとして、判定回路部１２にそれぞれ出力する。判定回路部１２は、各電圧比較器６１及び６２からの該判定結果Ａ及びＢの組み合わせと、制御回路３から出力された制御信号Ｓ１及びＳ２から内部回路６の動作モードを判定し、該判定結果Ｃを示す信号を内部回路６に出力する。
【００７５】
このように、入力回路部５５は、抵抗６３〜６５の比精度を要求する構成であり抵抗６３〜６５の各抵抗値の絶対精度には影響されにくいことから、ＩＣ内に生成しやすい構成をなしている。例えば、抵抗６３〜６５を同じ抵抗値にすると、誤差が数ｍＶ〜数十ｍＶ以下の精度で電源電圧ＶＤＤの２／３の電圧である基準電圧Ｖｒ１を生成することができる。同様に、誤差が数ｍＶ〜数十ｍＶ以下の精度で電源電圧ＶＤＤの１／３の電圧である基準電圧Ｖｒ２を生成することができる。また、電圧比較器６１，６２の各入力オフセットもそれぞれ数十ｍＶ以下にすることができ、非常に精度よく基準電圧Ｖｒ１及びＶｒ２を設定することができる。なお、図２３で示す回路構成で、外部抵抗５の抵抗値とモード設定との組み合わせは、図３及び図４と同様であるのでその説明を省略する。
【００７６】
また、前記説明では、入力回路部５５において、基準電圧Ｖｒ１及びＶｒ２を生成する回路として抵抗６３〜６５を使用する場合を例にして示したが、図２４で示すように、抵抗６３〜６５の代わりにダイオード接続されたＰＭＯＳトランジスタＱＡ１〜ＱＡ３を使用してもよい。
【００７７】
一方、図２３では、２つの電圧比較器を使用する場合を例にして示したが、図２５で示すように、１つの電圧比較器６１を使用し、制御回路３から出力される制御信号Ｓｃ１，Ｓｃ２に応じて該電圧比較器６１の反転入力端に入力される基準電圧を切り換えるようにしてもよい。図２５において、基準電圧Ｖｒ１はアナログスイッチＳＷ１を介して電圧比較器６１の反転入力端に入力され、基準電圧Ｖｒ２はアナログスイッチＳＷ２を介して電圧比較器６１の反転入力端に入力されている。アナログスイッチＳＷ１及びＳＷ２は同じ回路構成を有しており、例えば図２６で示すように、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２が並列に接続され、ＰＭＯＳトランジスタＱ１のゲートには、インバータＩＮＶを介して制御信号が入力され、ＮＭＯＳトランジスタＱ２のゲートには該制御信号が入力される。
【００７８】
このようにした場合、制御回路３は、制御信号Ｓ１をハイレベルにしたとき、又は制御信号Ｓ２をハイレベルにしたときに、制御信号Ｓｃ１をハイレベルに、制御信号Ｓｃ２をローレベルにした後、制御信号Ｓｃ１をローレベルに、制御信号Ｓｃ２をハイレベルにする。このようにすることによって、判定回路部１２には、判定結果Ａが入力された後に、判定結果Ｂが入力されることになり、判定回路部１２は、該入力された判定結果Ａ及びＢから判定結果Ｃを出力するようにすると、図２３の電圧レベル判定回路５４と同様の判定結果Ｃを得ることができる。なお、図２５においても、抵抗６３〜６５をＰＭＯＳトランジスタＱＡ１〜ＱＡ３に置き換えた場合、図２７のようになる。
【００７９】
一方、図２８で示すように、半導体装置５１がスリープ状態になる場合、制御回路３から所定のスリープ信号ＳＬが出力されるようにし、該スリープ信号ＳＬがアサートされると、電圧比較器６１の動作が停止すると共にＰＭＯＳトランジスタＱＡ３をオフさせて遮断状態にするようにしてもよい。このようにすることによって、判定回路部１２によるモード判定処理が終了した後、入力回路部５５の動作を停止させて消費電力の低減を図ることができる。
【００８０】
なお、図２３〜図２５、図２７及び図２８において、入力回路部５５における抵抗の数又はＰＭＯＳトランジスタの数を増やすことにより、電圧Ｖｏの判定を行う電圧範囲を精度よく複数設定することができる。また、前記説明では、第１の実施の形態における図２の場合を例にして示したが、これは一例であり、本第４の実施の形態は、図６〜図２２の各電流出力回路を使用した場合においても適用できることは言うまでもない。
【００８１】
例えば、図１９の電流出力回路３２と図２８の入力回路部５５を使用した場合は、図２９のようになる。図２９のような構成では、外付け抵抗５を使用せず出力端子ＯＵＴをオープン状態にした場合でも、出力端子ＯＵＴの電圧Ｖｏを検出することができるため、１つの端子を使用して１０モードまでのモード設定が可能となる。また、図２９では、外部抵抗５が電源電圧ＶＤＤと出力端子ＯＵＴとの間に接続された場合を例にして示したが、外部抵抗５が出力端子ＯＵＴと接地電圧との間に接続されるようにしてもよい。
【００８２】
このように、本第４の実施の形態における半導体装置は、入力回路部５５における判定結果Ａ及びＢを生成する回路として電圧比較器を使用するようにした。このことから、前記第１から第３の各実施の形態と同様の効果を得ることができると共に、精度の高い電圧判定を行うことができると共に、基準電圧Ｖｒ１及びＶｒ２を任意に設定することができる。
【００８３】
【発明の効果】
上記の説明から明らかなように、本発明の半導体装置によれば、１つの所定の端子で、３種類以上の動作モードを認識することができ、半導体装置の端子を削減することができるため、ＩＣのパッケージを小さくすることができ、パッケージのコスト低減及びシステムにおける占有面積の縮小を図ることができる。
【００８４】
また、所定の周波数のクロック信号とリセット信号のみで動作モードの判定を行うことができるため、ＣＰＵ等による制御を必要とせず、半導体装置内のレジスタ等における初期値の変更等を行う際に非常に有効である。
【００８５】
一方、外部から入力された信号に応じて、前記電流出力回路部及び／又はデータ変換回路部に対して動作を停止させることができるため、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の例を示した図である。
【図２】図１における電流出力回路２及び電圧レベル判定回路４の入力回路部１１の回路例を示した図である。
【図３】外部抵抗５の抵抗値とモード設定との組み合わせを示した図である。
【図４】図３で示した外部抵抗５の抵抗値を抵抗比αに置き換えて組み合わせを示した図である。
【図５】図２で示した電圧レベル判定回路４の動作例を示したタイミングチャートである。
【図６】図２における電流出力回路２の他の例を示した図である。
【図７】図２における電流出力回路２の他の例を示した図である。
【図８】図２における電流出力回路２の他の例を示した図である。
【図９】図２における電流出力回路２の他の例を示した図である。
【図１０】図２における電流出力回路２の他の例を示した図である。
【図１１】図２における電流出力回路２の他の例を示した図である。
【図１２】本発明の第２の実施の形態における半導体装置の例を示した図である。
【図１３】図１２における電流出力回路２２の他の例を示した図である。
【図１４】図１２における電流出力回路２２の他の例を示した図である。
【図１５】図１２における電流出力回路２２の他の例を示した図である。
【図１６】図１２における電流出力回路２２の他の例を示した図である。
【図１７】図１２における電流出力回路２２の他の例を示した図である。
【図１８】図１２における電流出力回路２２の他の例を示した図である。
【図１９】本発明の第３の実施の形態における半導体装置の例を示した図である。
【図２０】図１９における電流出力回路３２の他の例を示した図である。
【図２１】図１９における電流出力回路３２の他の例を示した図である。
【図２２】図１９における電流出力回路３２の他の例を示した図である。
【図２３】本発明の第４の実施の形態における半導体装置の例を示した図である。
【図２４】図２３における入力回路部５５の他の例を示した図である。
【図２５】図２３における入力回路部５５の他の例を示した図である。
【図２６】図２３における入力回路部５５の他の例を示した図である。
【図２７】図２３における入力回路部５５の他の例を示した図である。
【図２８】図２３における入力回路部５５の他の例を示した図である。
【図２９】本発明の第４の実施の形態における半導体装置の他の例を示した図である。
【符号の説明】
１，２１，３１，５１　半導体装置
２，２２，３２　電流出力回路
３，２３，３３，５３　制御回路
４，５４　電圧レベル判定回路
５　外部抵抗
６　内部回路
１１，５５　入力回路部
１２　判定回路部
１３　Ｉ／Ｏセル
１５，１６　バッファ
６１，６２　電圧比較器
【図１】
2004096006.tif 000003
【図２】
2004096006.tif 000004
【図３】
2004096006.tif 000005
【図４】
2004096006.tif 000006
【図５】
2004096006.tif 000007
【図６】
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【図７】
2004096006.tif 000009
【図８】
2004096006.tif 000010
【図９】
2004096006.tif 000011
【図１０】
2004096006.tif 000012
【図１１】
2004096006.tif 000013
【図１２】
2004096006.tif 000014
【図１３】
2004096006.tif 000015
【図１４】
2004096006.tif 000016
【図１５】
2004096006.tif 000017
【図１６】
2004096006.tif 000018
【図１７】
2004096006.tif 000019
【図１８】
2004096006.tif 000020
【図１９】
2004096006.tif 000021
【図２０】
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【図２１】
2004096006.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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