(57)【要約】【課題】浮遊ゲート電極間の電気容量を小さくした不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】ワード線方向におけるメモリセルの間に多結晶シリコン膜２００を埋め込んで形成し、この多結晶シリコン膜２００に所定の電位を与えて、この不揮発性半導体記憶装置を使用する。これにより、浮遊ゲート電極ＦＧ間の電気容量を小さくすることができ、メモリセル間の電気容量を低減し、互いの干渉を小さくすることができる。【選択図】  図１６
2004356428.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数のメモリセルトランジスタであって、ソース領域及びドレイン領域を共有する形で直列に接続されてメモリセルユニットを形成し、それぞれ半導体基板上に形成された浮遊ゲート電極と、この浮遊ゲート電極上に形成された制御ゲート電極とを有している、メモリセルトランジスタと、
前記メモリセルユニットの一端に設けられた選択トランジスタと、
前記メモリセルトランジスタの間に形成された導電膜と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルユニットに設けられた前記選択トランジスタと、別のメモリセルユニットに設けられた前記選択トランジスタとが、互いに隣接して配置されており、この選択トランジスタの間には、導電膜が形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルユニットは、ＮＡＮＤ型のメモリセルユニットであることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記導電膜は多結晶シリコン膜であることを特徴とする請求項１乃至請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に、浮遊ゲート電極と制御ゲート電極とを有するメモリセルトランジスタを、ソース領域及びドレイン領域を共有する形で直列に接続されてメモリセルユニットを構成するように、形成する工程と、
前記メモリセルユニットの一端に選択トランジスタを形成する工程と、
前記メモリセルトランジスタの間に導電膜を形成する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記前記メモリセルトランジスタの間に導電膜を形成する工程は、
前記メモリセルトランジスタの間、及び、前記選択トランジスタの間を含む、半導体基板の全体に、導電膜を形成する工程と、
前記選択トランジスタの間に形成された前記導電膜を取り除く工程と、
を備えることを特徴とする請求項５に記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記選択トランジスタの間に形成された前記導電膜を取り除く工程は、光蝕刻法により選択トランジスタの間に形成された前記導電膜をエッチングすることにより行われる、ことを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造法。
【請求項８】
前記選択トランジスタの間に形成された前記導電膜を取り除く工程は、前記導電膜を全体的にエッチバックすることにより、自己整合的に行われる、ことを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造法。
【請求項９】
半導体基板上に、浮遊ゲート電極と制御ゲート電極とを有するメモリセルトランジスタを、ソース領域及びドレイン領域を共有する形で直列に接続されてメモリセルユニットを構成するように、形成する工程と、
前記メモリセルユニットの一端に選択トランジスタを形成する工程であって、隣接するメモリセルユニットの別の選択トランジスタが隣接するように、選択トランジスタを形成する工程と、
前記メモリセルトランジスタの間、及び、前記選択トランジスタの間に導電膜を形成する工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、浮遊ゲート電極間の電気容量を削減した不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体記憶装置の１つの種類として、浮遊ゲート電極と制御ゲート電極とが積層されて形成された電気的書き換え可能なメモリセルを有する不揮発性半導体記憶装置がある。特に、複数のメモリセルを、各メモリセルのソース領域／ドレイン領域を隣接するもの同士で共用する形で直列に接続してＮＡＮＤ型メモリセルを構成したＮＡＮＤ型の不揮発性半導体記憶装置は、高集積化ができるものとして注目されている。
【０００３】
図１は、ＮＡＮＤ型メモリセルの等価回路を示す図であり、図２は、その平面レイアウトを示す図である。図１に示すように、ＮＡＮＤ型メモリセルにおいては、浮遊ゲート電極と制御ゲート電極とが積層されたメモリセルＣＧ１．１、ＣＧ２．１、ＣＧ３．１、…、ＣＧｎ．１が直列に接続されている。また、これらのメモリセル列の一端側にあるメモリセルＣＧ１．１のドレイン領域は、選択トランジスタＳＧ１．１を介して、ビット線コンタクトＢＣにより、ビット線ＢＬ１に接続されている。一方、これらのメモリセル列の他端側にあるメモリセルＣＧｎ．１のソース領域は、選択トランジスタＳＧ２．１を介して、ソース線コンタクトにより、ソース線Ｓに接続されている。このようなメモリセルが複数個マトリックス状に配置されて、メモリセルアレイが構成されている。
【０００４】
図２に示すように、各メモリセルは、半導体基板の同一ウェル上に形成されており、メモリセルＣＧ１．１、ＣＧ２．１、ＣＧ３．１、…、ＣＧｎ．１（メモリセルＣＧ１．２、ＣＧ２．２、ＣＧ３．２、…、ＣＧｎ．２）の制御ゲート電極は、ビット線方向と交差する方向に連続的に形成されて、ワード線ＷＬ１、ＷＬ２、…、ＷＬｎを構成する。選択トランジスタＳＧ１．１、ＳＧ２．１（トランジスタＳＧ１．２、ＳＧ２．２）の制御ゲート電極も、同様に、ワード線方向に連続的に形成されて、選択線ＳＬ１、ＳＬ２を構成する。各メモリセルの浮遊ゲート電極は、破線のハッチングで示すように、各メモリセル毎に分離独立して形成されている。
【０００５】
１つのビット線コンタクトＢＣは、２つの選択トランジスタＳＧ１．１で共通に使用されている。すなわち、図２においては、１つのビット線コンタクトＢＣを挟んで上下に、メモリセル列が１つずつ形成されている。
【０００６】
このような不揮発性半導体記憶装置としては、例えば、下記の特許文献１（特開２００２−８３８８４号公報）が存在する。この特許文献１に開示されている不揮発性半導体記憶装置を、図３に示す。この図３は、図２に示す不揮発性半導体記憶装置のＢ−Ｂ’断面図である。
【０００７】
図３に示すように、この不揮発性半導体記憶装置においては、半導体基板１００上に、ゲート絶縁膜となるシリコン酸化膜１０２が形成されている。このシリコン酸化膜１０２上には、多結晶シリコン膜１０４が形成されている。この多結晶シリコン膜１０４上には、多結晶シリコン膜１２０が形成されている。これら多結晶シリコン膜１０４と多結晶シリコン膜１２０とにより、フローティングゲートＦＧが構成されている。
【０００８】
フローティングゲートＦＧ上には、絶縁膜として、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）１３０が形成されている。ＯＮＯ膜１３０上には、多結晶シリコン膜１３２が形成されている。この多結晶シリコン膜１３２上には、タングステンシリサイド（ＷＳｉ）膜１３４が形成されている。これら多結晶シリコン膜１３２とタングステンシリサイド膜１３４とにより、コントロールゲートＣＧが構成されている。また、フローティングゲートＦＧとコントロールゲートＣＧとにより、メモリセルや選択トランジスタが構成されている。タングステンシリサイド膜１３４上には、シリコン酸化膜１３６が形成されている。
【０００９】
各メモリセルの多結晶シリコン膜１０４と多結晶シリコン膜１２０と多結晶シリコン膜１３２とにおけるワード線方向の側壁部分には、絶縁膜として酸化膜１６２が形成されている。また、各メモリセルの間には、イオン打ち込みにより、ソース／ドレイン領域１６０が形成されている。
【００１０】
さらに、各メモリセルを覆うように、絶縁膜としてシリコン酸化膜１６４が形成されている。また、各メモリセルの間を埋めるように、且つ、各メモリセルを覆うように、シリコン酸化膜１５０が形成されている。この後、各選択トランジスタの間には、ビット線コンタクトが適宜形成されることとなる。
【００１１】
【特許文献１】
特開２００２−８３８８４号公報
【００１２】
【発明が解決しようとする課題】
図３に示すように、メモリセルとメモリセルとの間は、シリコン酸化膜１５０とシリコン酸化膜１６４とで埋められている。しかし、不揮発性半導体記憶装置の微細化にともない、ワード線ＷＬとワード線ＷＬとの間の電気容量が大きくなり、隣接する浮遊ゲート電極ＦＧの干渉が大きくなってしまうという問題が生ずる。
【００１３】
そこで本発明は、前記課題に鑑みてなされたものであり、浮遊ゲート電極間の電気容量を小さくした不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る不揮発性半導体記憶装置は、半導体基板上に形成された複数のメモリセルトランジスタであって、ソース領域及びドレイン領域を共有する形で直列に接続されてメモリセルユニットを形成し、それぞれ半導体基板上に形成された浮遊ゲート電極と、この浮遊ゲート電極上に形成された制御ゲート電極とを有している、メモリセルトランジスタと、前記メモリセルユニットの一端に設けられた選択トランジスタと、前記メモリセルトランジスタの間に形成された導電膜と、を備えることを特徴とする。
【００１５】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、浮遊ゲート電極と制御ゲート電極とを有するメモリセルトランジスタを、ソース領域及びドレイン領域を共有する形で直列に接続されてメモリセルユニットを構成するように、形成する工程と、前記メモリセルユニットの一端に選択トランジスタを形成する工程と、前記メモリセルトランジスタの間に導電膜を形成する工程と、を備えることを特徴とする。
【００１６】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板上に、浮遊ゲート電極と制御ゲート電極とを有するメモリセルトランジスタを、ソース領域及びドレイン領域を共有する形で直列に接続されてメモリセルユニットを構成するように、形成する工程と、前記メモリセルユニットの一端に選択トランジスタを形成する工程であって、隣接するメモリセルユニットの別の選択トランジスタが隣接するように、選択トランジスタを形成する工程と、前記メモリセルトランジスタの間、及び、前記選択トランジスタの間に導電膜を形成する工程と、を備えることを特徴とする。
【００１７】
【発明の実施の形態】
〔第１実施形態〕
第１実施形態は、浮遊ゲート電極の間に導電膜として多結晶シリコン膜を形成し、この多結晶シリコン膜に電圧を印加することにより、浮遊ゲート電極の間の電気容量が減少するようにしたものである。より詳しくを、以下に説明する。
【００１８】
図４乃至図１０は、本実施形態に係る不揮発性半導体記憶装置のＡ−Ａ’断面図であり、図１１乃至図１６は、図２に示す不揮発性半導体記憶装置のＢ−Ｂ’断面図である。
【００１９】
まず、図４に示すように、シリコン基板等の半導体基板１００上に、ゲート絶縁膜となるシリコン酸化膜１０２を形成する。本実施形態においては、シリコン酸化膜１０２は、１０ｎｍの膜厚で形成される。続いて、このシリコン酸化膜１０２上に、多結晶シリコン膜１０４を形成する。本実施形態においては、この多結晶シリコン膜１０４は、６０ｎｍの膜厚で形成される。次に、この多結晶シリコン膜１０４上に、シリコン窒化膜１０６を形成し、このシリコン窒化膜１０６上に、シリコン酸化膜１０８を形成する。
【００２０】
次に、このシリコン酸化膜１０８上に、フォトレジスト１１０を塗布して、光蝕刻法により、このフォトレジスト１１０にビット線方向に延びるスリットを形成する。続いて、このフォトレジスト１１０をマスクとして用いて、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、シリコン酸化膜１０８と、シリコン窒化膜１０６とを、エッチングする。
【００２１】
次に、図５に示すように、Ｏ２プラズマ中にこの半導体基板１００をさらし、フォトレジスト１１０を除去するとともに、シリコン酸化膜１０８をマスクとして用いて、多結晶シリコン膜１０４と、シリコン酸化膜１０２と、半導体基板１００をエッチングして、半導体基板１００に溝１１２を形成する。続いて、この半導体基板１００を酸化雰囲気で加熱し、シリコン酸化膜１１４を形成する。本実施形態においては、このシリコン酸化膜１１４は、６ｎｍの膜厚で形成される。続いて、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法により、半導体基板１００の溝１１２を埋めるように、シリコン酸化膜１１６を形成する。
【００２２】
次に、図６に示すように、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）法により、シリコン酸化膜１１６を研磨して、平坦化する。この研磨は、シリコン窒化膜１０６の途中まで行われる。続いて、この半導体基板１００を、窒素雰囲気中で加熱する。
【００２３】
次に、図７に示すように、ＮＨ４Ｆ溶液に浸した後、１５０℃のリン酸処理によるウェットエッチングにより、シリコン窒化膜１０６を除去する。これにより、シリコン酸化膜１１４とシリコン酸化膜１１６から、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）素子分離領域が形成される。
【００２４】
次に、ＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法により、この半導体装置上に、リンが添加された多結晶シリコン膜１２０を形成し、この多結晶シリコン膜１２０の上に、シリコン酸化膜１２２を形成する。続いて、このシリコン酸化膜１２２の上に、フォトレジスト１２４を塗布して、光蝕刻法により、フォトレジスト１２４にビット線方向に延びるスリットを形成する。
【００２５】
次に、図８に示すように、このフォトレジスト１２４をマスクとして用いて、ＲＩＥ法により、シリコン酸化膜１２２をエッチングする。続いて、Ｏ２プラズマ中にシリコン基板１００をさらして、フォトレジスト１２４を除去する。続いて、ＬＰＣＶＤ法により、シリコン酸化膜１２６を形成する。
【００２６】
次に、このシリコン酸化膜１２６をエッチバックすることにより、シリコン酸化膜１２２の側壁部分にサイドウォール１２６ａを形成する。このサイドウォール１２６ａとシリコン酸化膜１２２とにより、ビット線方向に延びるスリットを有するマスク材が形成される。
【００２７】
次に、図９に示すように、サイドウォール１２６ａとシリコン酸化膜１２２とをマスク材として用いて、多結晶シリコン膜１２０をＲＩＥ法によりエッチングする。続いて、この半導体基板１００をＨＦ−Ｖａｐｏｒにさらして、サイドウォール１２６ａとシリコン酸化膜１２２とを剥離する。これにより、後に浮遊ゲート電極ＦＧとなる、多結晶シリコン膜１０４と多結晶シリコン膜１２０とが、ビット線方向に分離される。
【００２８】
次に、絶縁膜として、ＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）１３０をＬＰＣＶＤ法により形成し、酸化雰囲気で熱処理を施す。続いて、このＯＮＯ膜１３０上に、多結晶シリコン膜１３２をＬＰＣＶＤ法により形成する。続いて、この多結晶シリコン膜１３２上に、ＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法により、タングステンシリサイド（ＷＳｉ）膜１３４を形成する。続いて、このタングステンシリサイド膜１３４上に、ＬＰＣＶＤ法により、シリコン酸化膜１３６を形成する。この例においては、シリコン酸化膜１３６は、２０ｎｍの膜厚で形成する。
【００２９】
次に、図１０及び図１１に示すように、フォトレジスト１４０を塗布して、光蝕刻法により、このフォトレジスト１４０を所望のパターンに加工する。すなわち、ワード線方向にスリットが開口したフォトレジスト１４０を、形成する。続いて、このフォトレジスト１４０をマスクとして用いて、ＲＩＥ法により、シリコン酸化膜１３６をエッチングする。
【００３０】
次に、図１２に示すように、フォトレジスト１４０を剥離する。続いて、シリコン酸化膜１３６をマスク材として用いて、タングステンシリサイド膜１３４と、多結晶シリコン膜１３２と、ＯＮＯ膜１３０と、多結晶シリコン膜１２０と、多結晶シリコン膜１０４を、エッチングする。これにより、タングステンシリサイド膜１３４と、多結晶シリコン膜１３２と、ＯＮＯ膜１３０と、多結晶シリコン膜１２０と、多結晶シリコン膜１０４とが、ワード線方向に分離される。このため、タングステンシリサイド膜１３４と多結晶シリコン膜１３２から、制御ゲート電極ＣＧが形成され、多結晶シリコン膜１０４と多結晶シリコン膜１２０とから、浮遊ゲート電極ＦＧが形成される。すなわち、これにより、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとを有する、不揮発性のメモリセルが形成される。また、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとを有する、選択トランジスタが形成される。
【００３１】
次に、図１３に示すように、酸化工程（ＲＴＯ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｏｘｉｄａｔｉｏｎ）により、多結晶シリコン膜１０４と多結晶シリコン膜１２０と第３の多結晶シリコン膜１３２とにおけるワード線方向の側壁部分に、絶縁膜として酸化膜１６２を形成する。続いて、イオン打ち込みにより、ソース／ドレイン領域１６０を形成する。続いて、各メモリセルを覆うように、絶縁膜としてシリコン酸化膜１６４を、４０ｎｍの膜厚で全体的に形成する。続いて、ＬＰＣＶＤ法により、燐（Ｐ）を添加した多結晶シリコン膜２００を形成する。この多結晶シリコン膜２００により、メモリセルの間は埋まってしまうが、選択トランジスタの間は埋まらない。すなわち、選択トランジスタの間には、隙間が残る。
【００３２】
次に、図１４に示すように、フォトレジスト２１０を塗布して、光蝕刻法により、このフォトレジスト２１０における選択トランジスタ間に、開口を形成する。続いて、このフォトレジスト２１０をマスクとして用いて、ＣＤＥ（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈｉｎｇ）法により、シリコン酸化膜１６４に対して高い選択比の条件で、多結晶シリコン膜２００をエッチングする。この際、ＣＤＥ法は等方性エッチングであるので、フォトレジスト２１０の開口よりも大きく、多結晶シリコン膜２００はエッチングされる。そして、フォトレジスト２１０を剥離する。
【００３３】
次に、図１５に示すように、この不揮発性半導体記憶装置の表面に、シリコン窒化膜２２０を形成する。続いて、燐（Ｐ）又はボロン（Ｂ）を添加したシリコン酸化膜２２２を形成する。そして、この不揮発性半導体記憶装置を、酸化雰囲気で８００℃の熱処理を施す。
【００３４】
次に、図１６に示すように、この不揮発性半導体記憶装置を、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）により平坦化する。本実施形態においては、シリコン酸化膜１３６上に形成されたシリコン酸化膜１６４を削るまで、シリコン酸化膜２２２を平坦化することとしている。続いて、この不揮発性半導体記憶装置の上に、プラズマＣＶＤ法により、シリコン酸化膜２３０を形成する。一般的には、この後、チタンやタングステンにより、配線層を形成する。
【００３５】
以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、メモリセルの間に形成されている多結晶シリコン膜２００に所定の電位を与えることにより、浮遊ゲート電極ＦＧ間の電気容量を小さくすることができる。すなわち、各メモリセルのワード線方向の間には、導電性を有する膜として多結晶シリコン膜２００が埋め込まれている。この多結晶シリコン膜２００に所定の電位を与えることにより、メモリセル間の電気容量を低減し、互いの干渉を小さくすることができる。また、これにより、メモリセルのしきい値のばらつき分布の幅を、小さくすることができる。
【００３６】
〔第２実施形態〕
第２実施形態は、上述した第１実施形態を変形して、シリコン窒化膜２２０を形成した後に、多結晶シリコン膜２００を形成するようにしたものである。より詳しくを、以下に説明する。
【００３７】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図１２までは、上述した第１実施形態と同様である。
【００３８】
この図１２の後、本実施形態においては、図１７に示すように、イオン打ち込みにより、ソース／ドレイン領域１６０を形成する。続いて、ＬＰＣＶＤ法により、この不揮発性半導体記憶装置の表面に、シリコン窒化膜２２０を形成する。続いて、ＬＰＣＶＤ法により、燐（Ｐ）を添加した多結晶シリコン膜２００を形成する。この多結晶シリコン膜２００により、メモリセルの間が埋まるとともに、選択トランジスタの間も埋まる。
【００３９】
次に、図１８に示すように、フォトレジスト２１０を塗布して、光蝕刻法により、このフォトレジスト２１０における選択トランジスタ間に、開口を形成する。続いて、このフォトレジスト２１０をマスクとして用いて、ＣＤＥ（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈｉｎｇ）法により、シリコン窒化膜２２０に対して高い選択比の条件で、多結晶シリコン膜２００をエッチングする。この際、ＣＤＥ法は等方性エッチングであるので、フォトレジスト２１０の開口よりも大きく、多結晶シリコン膜２００はエッチングされる。そして、フォトレジスト２１０を剥離する。続いて、燐（Ｐ）又はボロン（Ｂ）を添加したシリコン酸化膜２２２を形成する。そして、この不揮発性半導体記憶装置を、酸化雰囲気で８００℃の熱処理を施す。
【００４０】
次に、図１９に示すように、この不揮発性半導体記憶装置を、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）により平坦化する。本実施形態においては、シリコン窒化膜２２０に到達するまで、シリコン酸化膜２２２を平坦化することとしている。続いて、この不揮発性半導体記憶装置の上に、プラズマＣＶＤ法により、シリコン酸化膜２３０を形成する。これ以降の工程は、上述した第１実施形態と同様である。
【００４１】
以上のように、本実施形態に係る不揮発性半導体記憶装置によっても、メモリセルの間に形成されている多結晶シリコン膜２００に所定の電位を与えることにより、浮遊ゲート電極ＦＧ間の電気容量を小さくすることができる。すなわち、各メモリセルのワード線方向の間には、導電性を有する膜として多結晶シリコン膜２００が埋め込まれている。この多結晶シリコン膜２００に所定の電位を与えることにより、メモリセル間の電気容量を低減し、互いの干渉を小さくすることができる。また、これにより、メモリセルのしきい値のばらつき分布の幅を、小さくすることができる。
【００４２】
また、シリコン窒化膜２２０を形成した後に多結晶シリコン膜２００を形成することとしたので、製造プロセスが一般の不揮発性半導体記憶装置の製造プロセスに近いものとなる。
【００４３】
〔第３実施形態〕
第３実施形態は、上述した第１実施形態を変形して、光蝕刻法を用いずに、多結晶シリコン膜２００をエッチバックすることにより、製造プロセスの簡略化を図ったものである。より詳しくを、以下に説明する。
【００４４】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図１２までは、上述した第１実施形態と同様である。
【００４５】
この図１２の後、本実施形態においては、図２０に示すように、ＬＰＣＶＤ法により、この不揮発性半導体記憶装置の表面に、シリコン酸化膜３００を形成する。本実施形態においては、このシリコン酸化膜３００は、２０ｎｍの膜厚で形成する。続いて、イオン打ち込みにより、ソース／ドレイン領域１６０を形成する。続いて、ＬＰＣＶＤ法により、燐（Ｐ）を添加した多結晶シリコン膜２００を形成する。この多結晶シリコン膜２００の膜厚は、メモリセルの間は埋まるが、選択トランジスタの間は埋まらないような膜厚に、設定する。
【００４６】
次に、図２１に示すように、ＣＤＥ（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈｉｎｇ）法により、選択トランジスタの間の多結晶シリコン膜２００がなくなるまで、多結晶シリコン膜２００をエッチングする。このエッチバックにより、選択トランジスタの間の多結晶シリコン膜２００はなくなるが、メモリセルの間の多結晶シリコン膜２００は残る。続いて、燐（Ｐ）又はボロン（Ｂ）を添加したシリコン酸化膜２２２を形成する。そして、この不揮発性半導体記憶装置を、酸化雰囲気で８００℃の熱処理を施す。
【００４７】
次に、図２２に示すように、この不揮発性半導体記憶装置を、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）により平坦化する。本実施形態においては、シリコン酸化膜１３６に到達するまで、シリコン酸化膜２２２を平坦化することとしている。続いて、この不揮発性半導体記憶装置の上に、プラズマＣＶＤ法により、シリコン酸化膜２３０を形成する。これ以降の工程は、上述した第１実施形態と同様である。
【００４８】
以上のように、本実施形態に係る不揮発性半導体記憶装置によっても、メモリセルの間に形成されている多結晶シリコン膜２００に所定の電位を与えることにより、浮遊ゲート電極ＦＧ間の電気容量を小さくすることができる。すなわち、各メモリセルのワード線方向の間には、導電性を有する膜として多結晶シリコン膜２００が埋め込まれている。この多結晶シリコン膜２００に所定の電位を与えることにより、メモリセル間の電気容量を低減し、互いの干渉を小さくすることができる。また、これにより、メモリセルのしきい値のばらつき分布の幅を、小さくすることができる。
【００４９】
また、多結晶シリコン膜２００を全体的にエッチバックすることにより、自己整合的にメモリセルの間に多結晶シリコン膜２００を残して、選択トランジスタの間の多結晶シリコン膜２００を取り除くようにしたので、光蝕刻法によるエッチングプロセスが不要になる。このため、製造プロセスを簡略化することができる。
【００５０】
〔第４実施形態〕
第４実施形態は、上述した第２実施形態を変形して、光蝕刻法を用いずに、多結晶シリコン膜２００をエッチバックすることにより、製造プロセスの簡略化を図ったものである。より詳しくを、以下に説明する。
【００５１】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図１２までは、上述した第１実施形態と同様である。
【００５２】
この図１２の後、本実施形態においては、図２３に示すように、イオン打ち込みにより、ソース／ドレイン領域１６０を形成する。続いて、ＬＰＣＶＤ法により、この不揮発性半導体記憶装置の表面に、シリコン窒化膜２２０を形成する。続いて、ＬＰＣＶＤ法により、燐（Ｐ）を添加した多結晶シリコン膜２００を形成する。この多結晶シリコン膜２００の膜厚は、メモリセルの間は埋め込まれるが、選択トランジスタの間は埋め込まれないような膜厚に、設定する。
【００５３】
次に、図２４に示すように、ＣＤＥ（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈｉｎｇ）法により、選択トランジスタの間の多結晶シリコン膜２００がなくなるまで、多結晶シリコン膜２００をエッチングする。このエッチバックにより、選択トランジスタの間の多結晶シリコン膜２００はなくなるが、メモリセルの間の多結晶シリコン膜２００は残る。続いて、燐（Ｐ）又はボロン（Ｂ）を添加したシリコン酸化膜２２２を形成する。そして、この不揮発性半導体記憶装置を、酸化雰囲気で８００℃の熱処理を施す。
【００５４】
次に、図２５に示すように、この不揮発性半導体記憶装置を、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）により平坦化する。本実施形態においては、シリコン窒化膜２２０に到達するまで、シリコン酸化膜２２２を平坦化することとしている。続いて、この不揮発性半導体記憶装置の上に、プラズマＣＶＤ法により、シリコン酸化膜２３０を形成する。これ以降の工程は、上述した第１実施形態と同様である。
【００５５】
以上のように、本実施形態に係る不揮発性半導体記憶装置によっても、メモリセルの間に形成されている多結晶シリコン膜２００に所定の電位を与えることにより、浮遊ゲート電極ＦＧ間の電気容量を小さくすることができる。すなわち、各メモリセルのワード線方向の間には、導電性を有する膜として多結晶シリコン膜２００が埋め込まれている。この多結晶シリコン膜２００に所定の電位を与えることにより、メモリセル間の電気容量を低減し、互いの干渉を小さくすることができる。また、これにより、メモリセルのしきい値のばらつき分布の幅を、小さくすることができる。
【００５６】
また、シリコン窒化膜２２０を形成した後に多結晶シリコン膜２００を形成することとしたので、製造プロセスが一般の不揮発性半導体記憶装置の製造プロセスに近いものとなる。
【００５７】
また、多結晶シリコン膜２００を全体的にエッチバックすることにより、自己整合的にメモリセルの間に多結晶シリコン膜２００を残して、選択トランジスタの間の多結晶シリコン膜２００を取り除くようにしたので、光蝕刻法によるエッチングプロセスが不要になる。このため、製造プロセスを簡略化することができる。
【００５８】
〔第５実施形態〕
第５実施形態は、上述した実施形態を変形して、選択ゲートの間に埋め込まれた多結晶シリコン膜２００を、ビット線コンタクト用配線の一部として利用するようにしたものである。より詳しくを、以下に説明する。
【００５９】
本実施形態に係る不揮発性半導体記憶装置の製造工程は、図１２までは、上述した第１実施形態と同様である。
【００６０】
この図１２の後、本実施形態においては、図２６に示すように、イオン打ち込みにより、ソース／ドレイン領域１６０を形成する。続いて、ＬＰＣＶＤ法により、この不揮発性半導体記憶装置の表面に、シリコン窒化膜２２０を形成する。続いて、ＬＰＣＶＤ法により、燐（Ｐ）を添加した多結晶シリコン膜２００を形成する。この多結晶シリコン膜２００により、メモリセルの間が埋まるとともに、選択トランジスタの間も埋まる。
【００６１】
次に、図２７に示すように、この不揮発性半導体記憶装置を、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）により平坦化する。本実施形態においては、シリコン窒化膜２２０に到達するまで、多結晶シリコン膜２００を平坦化することとしている。続いて、この不揮発性半導体記憶装置の上に、プラズマＣＶＤ法により、シリコン酸化膜２３０を形成する。
【００６２】
次に、図２８に示すように、フォトレジスト５００を塗布して、光蝕刻法により、このフォトレジスト５００における選択トランジスタ間に、開口を形成する。続いて、このフォトレジスト５００をマスクとして用いて、ＲＩＥ法により、多結晶シリコン膜２００に対して高い選択比の条件で、シリコン酸化膜２３０をエッチングする。これにより、選択トランジスタの間におけるシリコン酸化膜２３０に、コンタクトホールが形成される。そして、フォトレジスト５００を剥離する。続いて、ＬＰＣＶＤ法により、燐（Ｐ）を添加した多結晶シリコン膜５１０を形成する。これにより、コンタクトホールが、多結晶シリコン膜５１０により埋め込まれる。
【００６３】
次に、図２９に示すように、この不揮発性半導体記憶装置を、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）により平坦化する。本実施形態においては、シリコン酸化膜２３０に到達するまで、多結晶シリコン膜５１０を平坦化することとしている。これにより、選択トランジスタの間に、多結晶シリコン膜２００と多結晶シリコン膜５１０とから構成されたビット線コンタクト用配線が得られる。これ以降の工程は、上述した第１実施形態と同様である。
【００６４】
以上のように、本実施形態に係る不揮発性半導体記憶装置によっても、メモリセルの間に形成されている多結晶シリコン膜２００に所定の電位を与えることにより、浮遊ゲート電極ＦＧ間の電気容量を小さくすることができる。すなわち、各メモリセルのワード線方向の間には、導電性を有する膜として多結晶シリコン膜２００が埋め込まれている。この多結晶シリコン膜２００に所定の電位を与えることにより、メモリセル間の電気容量を低減し、互いの干渉を小さくすることができる。また、これにより、メモリセルのしきい値のばらつき分布の幅を、小さくすることができる。
【００６５】
また、選択トランジスタの間に埋め込まれた多結晶シリコン膜２００を、ビット線コンタクト用配線の一部として利用することとしたので、選択トランジスタの間に埋め込まれた多結晶シリコン膜２００を取り除く必要がなくなる。
【００６６】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した各実施形態では、導電膜の一例として多結晶シリコン膜２００を例に説明したが、他の導電性の材料でこの導電膜を形成するようにしてもよい。
【００６７】
また、上述した各実施形態においては、ＮＡＮＤ型の不揮発性半導体記憶装置を例に説明したが、ＮＯＲ型、ＡＮＤ型等の他のタイプの不揮発性半導体記憶装置についても本発明を適用することができる。
【００６８】
【発明の効果】
以上説明したように、本発明に係る不揮発性半導体記憶装置の製造方法、及び、不揮発性半導体記憶装置によれば、浮遊ゲート電極間の電気容量を小さくした不揮発性半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】一般的なＮＡＮＤ型メモリセルの等価回路を示す図である。
【図２】図１のＮＡＮＤ型メモリセルの平面レイアウト図である。
【図３】従来の不揮発性半導体記憶装置を示す断面図である（図２のＢ−Ｂ’断面図）。
【図４】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図９】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図１０】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＡ−Ａ’断面図）。
【図１１】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図１２】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図１３】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図１４】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図１５】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図１６】第１実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図１７】第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図１８】第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図１９】第２実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図２０】第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図２１】第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図２２】第３実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図２３】第４実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図２４】第４実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図２５】第４実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図２６】第５実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図２７】第５実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図２８】第５実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【図２９】第５実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す断面図である（図２のＢ−Ｂ’断面図）。
【符号の説明】
ＦＧ  浮遊ゲート電極
ＣＧ  制御ゲート電極
１００  半導体基板
１０２  シリコン酸化膜
１０４  多結晶シリコン膜
１２０  多結晶シリコン膜
１５０  シリコン酸化膜
１６０  ソース／ドレイン領域
２００  多結晶シリコン膜
２２０  シリコン窒化膜
２２２  シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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