(57)【要約】【課題】ＣＢＣＭ法を用いて細分化された容量成分の測定を可能とした容量値測定回路を得る。【解決手段】ＣＢＣＭ回路５１のノードＮ１にゲート電極が電気的に接続される測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）は、ボトムＮウェル領域７内の設けられたＰウェル領域８内に形成される。ボトムＮウェル領域７の存在により、ＮＭＯＳトランジスタＭＮ１等と測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）とは分離形成され、Ｐウェル領域８に形成されるパッド２２によって測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）の基板電位が独立して設定可能となる。【選択図】        図３
2004356169.tif 000002
【特許請求の範囲】
【請求項１】
充電用トランジスタを含み、第１のノードから充電電流が供給可能で、前記充電電流に基づきＣＢＣＭ法により前記第１のノードに接続されたターゲット容量が測定可能なＣＢＣＭ（Ｃｈａｒｇｅ  Ｂａｓｅｄ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｅａｓｕｒｅｍｅｎｔ）回路と、
前記第１のノードにゲート電極が接続された測定対象ＭＯＳトランジスタとを備え、
前記測定対象ＭＯＳトランジスタは、基板電位が前記充電用トランジスタとは独立に設定可能なように前記充電用トランジスタとは分離形成され、ソース電位、基板電位、ドレイン電位それぞれの電位設定用の第１〜第３のパッドを有することを特徴とする、
容量値測定回路。
【請求項２】
第１の充電用トランジスタを含み、第１のノードから第１の充電電流が供給可能で、前記第１の充電電流に基づきＣＢＣＭ法により前記第１のノードに接続されたターゲット容量が測定可能なＣＢＣＭ回路と、
第２の充電用トランジスタを含み、第２のノードから第２の充電電流が供給可能な補助回路とを備え、前記ＣＢＣＭ回路及び前記補助回路は前記第１及び第２のノードと同電位に設定可能であり、
前記第２のノードにソース領域及びドレイン領域が電気的に接続され、前記第２のノードにゲート電極が電気的に接続可能な測定対象ＭＯＳトランジスタをさらに備え、
前記測定対象ＭＯＳトランジスタは、基板電位が前記第１及び第２の充電用トランジスタとは独立に設定可能なように、前記第１及び第２の充電用トランジスタとは分離形成され、基板電位設定用パッドを有することを特徴とする、
容量値測定回路。
【請求項３】
請求項２記載の容量値測定回路であって、
前記測定対象ＭＯＳトランジスタのゲート電極と前記第２のノードとの間に設けられたセレクタ回路をさらに備え、
前記セレクタ回路は、前記測定対象ＭＯＳトランジスタのゲート電極を前記第２のノードに電気的に接続する第１の接続状態及び前記測定対象ＭＯＳトランジスタのゲート電極を固定電位に設定する第２の接続状態のうち、一方の接続状態を実現する、
容量値測定回路。
【請求項４】
請求項２あるいは請求項３記載の容量値測定回路であって、
前記補助回路は、前記第２の充電電流に基づくＣＢＣＭ法により第２のターゲット容量が測定可能なＣＢＣＭ機能を有する回路を含む、
容量値測定回路。
【請求項５】
請求項２ないし請求項４のうち、いずれか１項に記載の容量値測定回路であって、
前記第１及び第２の充電用トランジスタにゲート電位を付与するためのゲート電位用パッドと、
前記ゲート電位用パッドと前記第１及び第２の充電用トランジスタのゲート電極間に設けられるゲート配線とをさらに備え、
前記第１及び第２の充電用トランジスタは、前記ゲート電位パッドを基準として互いに対称となるように配置されることを特徴とする、
容量値測定回路。
【請求項６】
第１の充電用トランジスタを含み、第１のノードから第１の充電電流が供給可能で、前記第１の充電電流に基づきＣＢＣＭ法により前記第１のノードに接続されたターゲット容量が測定可能なＣＢＣＭ回路と、
第２の充電用トランジスタを含み、第２のノードから第２の充電電流が供給可能な補助回路とを備え、前記ＣＢＣＭ回路及び前記補助回路は前記第１及び第２のノードと同電位に設定可能であり、
前記第１及び第２のノード間に設けられた多層配線構造部をさらに備え、前記多層配線構造部は、第１〜第３の導電層からなる多層構造を有し、前記第１の導電層は固定電位に設定され、前記第２の導電層は前記第１のノードに接続され、前記第３の導電層は前記第２のノードに電気的に接続可能である、
容量値測定回路。
【請求項７】
請求項６記載の容量値測定回路であって、
前記第３の導電層と前記第２のノードとの間に設けられたセレクタ回路をさらに備え、
前記セレクタ回路は、前記第２の導電層を前記第２のノードに電気的に接続する第１の接続状態及び前記第２の導電層を固定電位に設定する第２の接続状態のうち、一方の接続状態を実現する、
容量値測定回路。
【請求項８】
請求項１記載の容量値測定回路を用いたＭＯＳトランジスタ特性測定方法であって、
（ａ）  前記第１及び第２のパッドをそれぞれ固定電位に設定するステップと、
（ｂ）  前記ＣＢＣＭ回路を用いて前記第１のノードから前記測定対象ＭＯＳトランジスタがオン状態になる電位を設定するステップと、
（ｃ）  前記第３のパッドから得られる電流量を前記測定対象ＭＯＳトランジスタのドレイン電流として測定するステップと、
を備える半導体装置の評価方法。
【請求項９】
請求項２記載の容量値測定回路を用いた半導体装置の評価方法であって、
（ａ）  前記基板電位設定用パッドを固定電位に設定するステップと、
（ｂ）  前記ＣＢＣＭ回路及び前記補助回路を駆動して、前記第１及び第２のノードを同電位に設定するステップと、
（ｃ）  前記（ａ）  ，（ｂ）  の設定状態で、前記ＣＢＣＭ回路を用いたＣＢＣＭ法により得られる前記第１の充電電流に基づくターゲット容量を、前記測定対象ＭＯＳトランジスタのゲート・基板間容量として測定するステップと、
を備える半導体装置の評価方法。
【請求項１０】
請求項１記載の容量値測定回路及び請求項２記載の容量値測定回路を用いた半導体装置の評価方法であって、
前記測定対象ＭＯＳトランジスタはＮ型及びＰ型の測定対象ＭＯＳトランジスタを含み、
請求項１記載の容量値測定回路において、前記測定対象ＭＯＳトランジスタが前記Ｎ型及びＰ型の測定対象ＭＯＳトランジスタである場合を第１のＮ型及びＰ型の容量値測定回路とし、
請求項２記載の容量値測定回路において、前記測定対象ＭＯＳトランジスタが前記Ｎ型及びＰ型の測定対象ＭＯＳトランジスタである場合を第２のＮ型及びＰ型の容量値測定回路とし、
（ａ）  前記第１のＮ型及びＰ型容量値測定回路を用いて前記Ｎ型及びＰ型の測定対象ＭＯＳトランジスタのゲート容量をＮ型及びＰ型ゲート容量として測定するステップと、
（ｂ）  前記第１のＮ型及びＰ型容量値測定回路の一方を用いてＮ型及びＰ型の測定対象ＭＯＳトランジスタの一方のＭＯＳトランジスタのドレイン電流を測定するステップと、
（ｃ）  前記第２のＮ型及びＰ型容量値測定回路を用いて前記Ｎ型及びＰ型の測定対象ＭＯＳトランジスタの接合容量をＮ型及びＰ型接合容量として測定するステップと、
（ｄ）  前記Ｎ型及びＰ型ゲート容量、前記ドレイン電流、前記Ｎ型及びＰ型接合容量を用いて、前記測定対象ＭＯＳトランジスタに起因する信号遅延時間を抽出するステップと、
を備えた半導体装置の評価方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＢＣＭ回路を用いてＣＢＣＭ（Ｃｈａｒｇｅ  Ｂａｓｅｄ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｅａｓｕｒｅｍｅｎｔ）法により容量値の測定が行える容量値測定回路及び容量値測定回路を用いた半導体装置の評価方法に関する。
【０００２】
【従来の技術】
回路シミュレーション結果と実回路動作の整合性評価のために、遅延時間ｔｐｄの比較が行われる。例えば、インバータの遅延時間は、リングオシレータの発振周波数を用いて、以下の式（１）によって遅延時間ｔｐｄを求める。なお、式（１）において、Ｎはインバータの段数、ｆは発振周波数を意味する。
【０００３】
【数１】
2004356169.tif 000003
【０００４】
半導体デバイスの開発段階では、実際の回路から抽出された遅延時間ｔｐｄと回路シミュレーションにより同じ手順で抽出された遅延時間ｔｐｄとの間に、プロセスばらつきや誤った回路パラメータによって差異が生じており、それらを解消する必要がある。しかし、遅延時間ｔｐｄには、インバータ単体のみならず、これらインバータ間を接続する配線のインピーダンスが存在するため、結果の相違原因の特定は容易ではない。
【０００５】
従来の発振周波数からの遅延時間ｔｐｄの抽出は、トランジスタに起因した遅延とそれ以外の主として配線に起因した遅延とを分離することが困難であるため、回路シミュレーション結果と実回路動作結果との間の遅延時間ｔｐｄの原因究明には多くの時間が費やされる。
【０００６】
配線容量に起因した遅延時間を測定すべく、配線容量を測定する方法として、ＣＢＣＭ法がある。
【０００７】
ＣＢＣＭ法で利用されるＣＢＣＭ回路はＬＣＲメータなどのＡＣ測定器では十分な精度が得られないｓｕｂ−ｆＦレベル（１０−１５Ｆ以下）の容量値測定用回路であり、例えば、非特許文献１に開示されている。
【０００８】
【非特許文献１】
Ｊａｍｅｓ  Ｃ．Ｃｈｅｎ，外３名、”Ａｎ  Ｏｎ−Ｃｈｉｐ  Ａｔｔｏｆａｒａｄ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｃｈａｒｇｅ−Ｂａｓｅｄ  Ｃａｐａｃｉｔａｎｃｅ  Ｍｅａｓｕｒｅｍｅｎｔ（ＣＢＣＭ）  Ｔｅｃｈｎｉｑｕｅ”，ＩＥＤＭ  Ｔｅｃｈｎｉａｌ  Ｄｉｇｅｓｔ  １９９６，ｐｐ．６９−７２
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のＣＢＣＭ回路は、測定対象となる容量種別は固定されており、被測定対象の細分化された容量成分の測定が困難であるため、従来のＣＢＣＭ法を用いても配線に起因した遅延とトランジスタに起因した遅延とを正確に分離することが困難であるという問題点があった。
【００１０】
この発明は上記問題点を解決するためになされたもので、ＣＢＣＭ法を用いて細分化された容量成分の測定を可能とした容量値測定回路を得るとともに、当該容量値測定回路を用いたＭＯＳトランジスタに付随する容量を求める等の半導体装置の評価を精度良く行う半導体装置の評価方法を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る請求項１記載の容量値測定回路は、充電用トランジスタを含み、第１のノードから充電電流が供給可能で、前記充電電流に基づきＣＢＣＭ法により前記第１のノードに接続されたターゲット容量が測定可能なＣＢＣＭ回路と、前記第１のノードにゲート電極が接続された測定対象ＭＯＳトランジスタとを備え、前記測定対象ＭＯＳトランジスタは、基板電位が前記充電用トランジスタとは独立に設定可能なように前記充電用トランジスタとは分離形成され、ソース電位、基板電位、ドレイン電位それぞれの電位設定用の第１〜第３のパッドを有している。
【００１２】
この発明に係る請求項２記載の容量値測定回路は、第１の充電用トランジスタを含み、第１のノードから第１の充電電流が供給可能で、前記第１の充電電流に基づきＣＢＣＭ法により前記第１のノードに接続されたターゲット容量が測定可能なＣＢＣＭ回路と、第２の充電用トランジスタを含み、第２のノードから第２の充電電流が供給可能な補助回路とを備え、前記ＣＢＣＭ回路及び前記補助回路は前記第１及び第２のノードと同電位に設定可能であり、前記第２のノードにソース領域及びドレイン領域が電気的に接続され、前記第２のノードにゲート電極が電気的に接続可能な測定対象ＭＯＳトランジスタをさらに備え、前記測定対象ＭＯＳトランジスタは、基板電位が前記第１及び第２の充電用トランジスタとは独立に設定可能なように、前記第１及び第２の充電用トランジスタとは分離形成され、基板電位設定用パッドを有している。
【００１３】
この発明に係る請求項６記載の容量値測定回路は、第１の充電用トランジスタを含み、第１のノードから第１の充電電流が供給可能で、前記第１の充電電流に基づきＣＢＣＭ法により前記第１のノードに接続されたターゲット容量が測定可能なＣＢＣＭ回路と、第２の充電用トランジスタを含み、第２のノードから第２の充電電流が供給可能な補助回路とを備え、前記ＣＢＣＭ回路及び前記補助回路は前記第１及び第２のノードと同電位に設定可能であり、前記第１及び第２のノード間に設けられた多層配線構造部をさらに備え、前記多層配線構造部は、第１〜第３の導電層からなる多層構造を有し、前記第１の導電層は固定電位に設定され、前記第２の導電層は前記第１のノードに接続され、前記第３の導電層は前記第２のノードに電気的に接続可能である。
【００１４】
【発明の実施の形態】
＜実施の形態１＞
（発明の原理）
ＭＯＳトランジスタ（ＭＯＳＦＥＴ）に起因したインバータの信号遅延は、ＭＯＳトランジスタの２つの容量への充電時間に依存する。具体的にはゲート容量と接合容量である。
【００１５】
図１はＭＯＳトランジスタに付随するゲート容量と接合容量との模式的に示す説明図である。同図に示すように、半導体基板１の上層部にソース領域２及びドレイン領域３が選択的に形成され、ソース領域２，ドレイン領域３間の半導体基板１の上層部に相当するチャネル領域１ａ上にゲート絶縁膜４及びゲート電極５が形成されている。上述したチャネル領域１ａ，ソース領域２，ドレイン領域３及びゲート絶縁膜４及びゲート電極５によりＭＯＳトランジスタは構成される。
【００１６】
このような構成のＭＯＳトランジスタのゲート容量Ｃｇｇは、ゲート・ソース間容量Ｃｇｓ、ゲート・基板間容量Ｃｇｂ及びゲート・ドレイン間容量Ｃｇｄの容量の和となる。
【００１７】
ゲート・ソース間容量Ｃｇｓは、図１で示すゲート・ソース間オーバーラップ容量Ｃｏｖｓとチャネルを介したゲート・ソース間容量Ｃｇｃ（ｓ）との和となる。
【００１８】
ゲート・基板間容量Ｃｇｂは、図１で示すチャネルを介したゲート・基板間容量Ｃｇｃ（ｂ）と等しくなる。
【００１９】
ゲート・ドレイン間容量Ｃｇｄは、図１で示すゲート・ドレイン間オーバーラップ容量Ｃｏｖｄとチャネルを介したゲート・ドレイン間容量Ｃｇｃ（ｄ）との和となる。
【００２０】
また、図１に示すように、半導体基板１とソース領域２との間にソース・基板間接合容量Ｃｊｓが形成され、半導体基板１とドレイン領域３との間にドレイン・基板間接合容量Ｃｊｄが形成される。なお、ソース・基板間接合容量Ｃｊｓ及びドレイン・基板間接合容量Ｃｊｄを総称して接合容量Ｃｊと呼ぶ場合がある。
【００２１】
図２は図１で示したＭＯＳトランジスタを用いたインバータの２段直列状態を模式的に示す説明図である。ＰＭＯＳトランジスタＱＰ１，ＱＰ２及びＮＭＯＳトランジスタＱＮ１，ＱＮ２はそれぞれ図１で示した構成と等価な構成となっている。勿論、ＰＭＯＳトランジスタＱＰ１，ＱＰ２において、半導体基板１、ソース領域２及びドレイン領域３の導電型はＮ型，Ｐ型及びＰ型となり、ＮＭＯＳトランジスタＱＮ１，ＱＮ２において、半導体基板１、ソース領域２及びドレイン領域３の導電型はＰ型，Ｎ型及びＮ型となる。また、図２において、ゲート・ソース間容量Ｃｇｃ（ｓ），ゲート・基板間容量Ｃｇｃ（ｂ）及びゲート・ドレイン間容量Ｃｇｃ（ｄ）の総和としてゲート・チャネル間容量Ｃｇｃのみを示している。
【００２２】
図２で示すインバータにおいて、ノードＮＴ１が“Ｈ”になった後、ノードＮＴ２が“Ｌ”に遷移するために必要なＭＯＳトランジスタの総放電容量は、以下の式（２）で表現される。なお、図２において、放電される容量６を円で囲んでいる。
【００２３】
【数２】
2004356169.tif 000004
【００２４】
ここで、ＭＯＳトランジスタのドレイン電流をＩｄｎとすると、電荷が放電されるまでに要する遅延時間ｔｐｄは以下の式（３）で表現される。
【００２５】
【数３】
2004356169.tif 000005
【００２６】
つまり、式（３）で求められる遅延時間ｔｐｄがＣＭＯＳインバータを構成するＭＯＳトランジスタに起因した正確な遅延時間であり、式（２），式（３）で必要する容量及び電流値を正確に測定することができれば、真性ＭＯＳトランジスタの遅延時間ｔｐｄを正確に抽出することができる。
【００２７】
上述した式（２）及び式（３）を利用すべく、ゲート容量Ｃｇｇ，ドレイン・基板間接合容量Ｃｊｄ及びドレイン電流Ｉｄｎを測定する必要がある。
【００２８】
しかしながら、式（３）で求められる遅延時間ｔｐｄは実際の回路動作の検証に用いる時間であるため、従来、ゲート容量Ｃｇｇ及び接合容量Ｃｊを測定するために用いられていたＬＣＲメータ等のＡＣ測定器用パターン（実際の回路用のＭＯＳトランジスタに比べ数１００倍の大きさ）ではプロセスバラツキなどを含めた正確な評価ができない。
【００２９】
そこで、実使用サイズのＭＯＳトランジスタを測定対象ＭＯＳトランジスタとして用い、ドレイン電流Ｉｄｎとゲート容量Ｃｇｇを一の容量値測定回路で測定可能にしたのが以下で述べる第１の容量値測定回路である。
【００３０】
（第１の容量値測定回路）
図３はこの発明の実施の形態１で用いられる第１の容量値測定回路の構成を示す回路図である。同図に示すように、ＣＢＣＭ回路５１は、ＰＭＯＳトランジスタＭＰ１，ＭＰ２及びＮＭＯＳトランジスタＭＮ１，ＭＮ２により構成される。ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２が直列に接続され、ＰＭＯＳトランジスタＭＰ２のソースに基準電位ＲＥＦが付与され、ＮＭＯＳトランジスタＭＮ２のソースが接地される。
【００３１】
一方、充電用トランジスタであるＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１が直列に接続され、ＰＭＯＳトランジスタＭＰ１のソースにテスト電位ＴＳＴが付与され、ＮＭＯＳトランジスタＭＮ１のソースは接地される。
【００３２】
そして、ＰＭＯＳトランジスタＭＰ１及びＭＰ２のゲートにＰＭＯＳゲート電位Ｇｐが付与され、ＮＭＯＳトランジスタＭＮ１及びＭＮ２のゲートにＮＭＯＳゲート電位Ｇｎが付与される。ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１のドレインとの間のノードＮ１が、ボトムＮウェル領域７のＰウェル領域８内に形成される測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のゲート電極に接続される。なお、ＰＭＯＳトランジスタＭＰ１，ＭＰ２は同一のトランジスタサイズで形成され、ＮＭＯＳトランジスタＭＮ１，ＭＮ２は同一のトランジスタサイズで形成される。
【００３３】
Ｐウェル領域８内に形成される測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）はソース領域上にパッド２１、バックゲート領域上にパッド２２、ドレイン領域上にパッド２３が形成され、ボトムＮウェル領域７にはパッド２０が設けられる。
【００３４】
図４は測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）の分離構造を示す断面図である。同図に示すように、Ｐ型半導体基板１１の表面内にソース領域２Ｎ及びドレイン領域３Ｎが形成され、ソース領域２Ｎ，ドレイン領域３Ｎ間のＰ型半導体基板１１の表面上にゲート絶縁膜４Ｎ及びゲート電極５Ｎが形成される。そして、ソース領域２Ｎ，ドレイン領域３Ｎ，ゲート絶縁膜４Ｎ及びゲート電極５ＮによりＣＢＣＭ用ＮＭＯＳトランジスタＭＮ（ＭＮ１，ＭＮ２）を構成する。
【００３５】
一方、Ｐ型半導体基板１１の上部に形成されたボトムＮウェル領域７内に選択的にＰウェル領域８を形成し、Ｐウェル領域８内にソース領域１２及びドレイン領域１３を形成し、ソース領域１２，ドレイン領域１３間のＰウェル領域８上にゲート絶縁膜１４及びゲート電極１５を形成している。なお、Ｐウェル領域８のエッジ箇所、ボトムＮウェル領域７のエッジ箇所等に複数のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域１８を設けている。
【００３６】
このように、ボトムＮウェル領域７の存在により、ＣＢＣＭ用ＮＭＯＳトランジスタＭＮと測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）とは分離形成される。
【００３７】
パッド２１及びパッド２３を設けることにより、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のソース領域及びドレイン領域に対する独立した電位設定が可能となる。さらに、ＮＭＯＳトランジスタＭＮと測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）とを分離することにより、パッド２２によってＰウェル領域８の電位（基板電位（バックゲート電位））を設定できるため、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のソース領域、ドレイン領域に加え、基板電位をＮＭＯＳトランジスタＭＮと独立して設定できる。また、ボトムＮウェル領域７をパッド２０によってＰＮ接合に逆バイアスがかかる電位固定することにより、ＣＢＣＭＮＭＯＳトランジスタＭＮ，測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）間の分離特性の向上を図ることができる。
【００３８】
なお、測定対象ＭＯＳトランジスタＭＴＳＴが測定対象ＰＭＯＳトランジスタＭＴＳＴ（ｐ）の場合は例えば以下のように測定対象ＰＭＯＳトランジスタＭＴＳＴ（ｐ）を分離形成すれば良い。
【００３９】
図５は測定対象ＰＭＯＳトランジスタＭＴＳＴ（ｐ）の分離構造例を示す断面図である。同図に示すように、Ｐ型半導体基板１１の上部に形成されたＮウェル領域３６内にソース領域３２及びドレイン領域３３を形成し、ソース領域３２，ドレイン領域３３間のＮウェル領域３６上にゲート絶縁膜３４及びゲート電極３５を形成している。なお、Ｎウェル領域３６のエッジ箇所等に複数のＳＴＩ領域１８を設けている。
【００４０】
一方、Ｐ型半導体基板１１の上層部にＮウェル領域３６と独立してＮウェル領域９が設けられ、Ｎウェル領域９の表面内にソース領域２Ｐ及びドレイン領域３Ｐが形成され、ソース領域２Ｐ，ドレイン領域３ＰのＮウェル領域９の表面上にゲート絶縁膜４Ｐ及びゲート電極５Ｐが形成される。そして、ソース領域２Ｐ，ドレイン領域３Ｐ，ゲート絶縁膜４Ｐ及びゲート電極５ＰによりＣＢＣＭ用ＰＭＯＳトランジスタＭＰ（ＭＰ１，ＭＰ２）を構成する。
【００４１】
このように、Ｎウェル領域９と独立して形成されるＮウェル領域３６の存在により、ＣＢＣＭ用ＰＭＯＳトランジスタＭＰと測定対象ＰＭＯＳトランジスタＭＴＳＴ（ｐ）とは分離形成される。
【００４２】
図６は実施の形態１の第１の容量値測定回路を用いたゲート容量Ｃｇｇの測定時における設定状況を示す説明図である。同図に示すように、パッド２１〜２３を外部ケーブル２５で共通に接続し、外部ケーブル２５に固定電位Ｖ１を与えることにより、ソース・基板間接合容量Ｃｊｓ及びドレイン・基板間接合容量Ｃｊｄを“０”に設定することができる。
【００４３】
したがって、ＣＢＣＭ法により測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）への充電電流（テスト電流Ｉｔｓｔ）を測定することにより、ターゲット容量Ｃｔとしてゲート容量Ｃｇｇを測定することができる。
【００４４】
図７は図３で示した第１の容量値測定回路によるゲート容量Ｃｇｇの測定動作を示すタイミング図である。なお、測定動作時において、基準電位ＲＥＦ及びテスト電位ＴＳＴとして同一電位（電源電位Ｖｄｄ）を与える。
【００４５】
同図に示すように、ＰＭＯＳゲート電位Ｇｐ及びＮＭＯＳゲート電位Ｇｎの入力電圧波形は、どの時間においても、ＮＭＯＳトランジスタＭＮ１，ＭＮ２及びＰＭＯＳトランジスタＭＰ１，ＭＰ２のうち、少なくとも一方はオフするように与えられる。したがって、ＰＭＯＳトランジスタＭＰ１からＮＭＯＳトランジスタＭＮ１へ、あるいは、ＰＭＯＳトランジスタＭＰ２からＮＭＯＳトランジスタＭＮ２へ流れる貫通電流は生じない。
【００４６】
図７に示すように、時間ｔ１〜ｔ２の間、ＰＭＯＳトランジスタＭＰ１及びＭＰ２がオンして、電流Ｉｒｅｆ，テスト電流Ｉｔｓｔをそれぞれ供給することにより、基準容量Ｃｒｅｆ（ダミー容量）及びテスト容量Ｃｔｓｔ（ダミー容量＋ターゲット容量Ｃｔ（＝Ｃｇｇ））を充電する。この間、ＮＭＯＳトランジスタＭＮ２及びＭＮ１は共にオフ状態であるため、基準容量Ｃｒｅｆ，テスト容量Ｃｔｓｔと接続しているノードＮ１，Ｎ０の電位は電源電位Ｖｄｄに達する。
【００４７】
時間ｔ２〜ｔ３間は、ＰＭＯＳトランジスタＭＰ２，ＭＰ１，ＮＭＯＳトランジスタＭＮ２，ＭＮ１の全てがオフになる。理想的には、基準容量Ｃｒｅｆ，テスト容量Ｃｔｓｔに充電された電荷は保存されるため、ノードＮ１，Ｎ０の電位は電源電位Ｖｄｄを維持する。
【００４８】
時間ｔ３〜ｔ４間は、ＮＭＯＳトランジスタＭＮ２及びＭＮ１のみオンするため、基準容量Ｃｒｅｆ，テスト容量Ｃｔｓｔに充電された電荷は接地レベルへ放電され、ノードＮ１，Ｎ０の電位は接地電位Ｖｓｓに達する。
【００４９】
時間ｔ４〜ｔ５間は、全てのＭＯＳトランジスタがオフ状態になる。理想的には、基準容量Ｃｒｅｆ，テスト容量Ｃｔｓｔは放電が完了したときの電位接地電位Ｖｓｓを維持する。
【００５０】
以上が動作の１周期Ｔ（ｔ１〜ｔ５までの時間）で、以降、この動作を繰り返す。測定装置で観測するのは、電流Ｉｒｅｆ，Ｉｔｓｔの時間平均値である。今、ゲート入力波形（Ｇｐ，Ｇｎ）の周波数をｆ（＝１／Ｔ（周期））とすると、次の（４）式，（５）式によって得られるターゲット容量Ｃｔがゲート容量Ｃｇｇとして求められる。
【００５１】
【数４】
2004356169.tif 000006
【００５２】
【数５】
2004356169.tif 000007
【００５３】
（第１の容量値測定用回路によるドレイン電流の測定方法）
図８は実施の形態１の第１の容量値測定回路を用いたドレイン電流Ｉｄｎの測定時における設定状況を示す説明図である。同図に示すように、パッド２１、２２間を短絡し接地電位Ｖｓｓに設定する（第１のステップ）。
【００５４】
そして、テスト電位ＴＳＴとして電源電位Ｖｄｄを付与し、ＰＭＯＳゲート電位Ｇｐを（ＴＳＴ−Ｖｏｎ（ＰＭＯＳトランジスタＭＰ１の動作電圧（閾値電圧より十分大きな値）））に設定することによってＰＭＯＳトランジスタＭＰ１をオン状態にし、ＮＭＯＳゲート電位Ｇｎを接地電位Ｖｓｓに設定することによってＮＭＯＳトランジスタＭＮ１はオフ状態にする（第２のステップ）。
【００５５】
この状態で、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）はオン状態となるため、パッド２３から測定される電流Ｉ２３をドレイン電流Ｉｄｎとして検出することができる（第３のステップ）。
【００５６】
このように、第１の容量値測定回路を用いて実デバイスである測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のドレイン電流Ｉｄｎを正確に測定することができる。また、第１の容量値測定回路は、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）の基板電位をパッド４２から任意に設定できるため、様々な基板電位における測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のドレイン電流Ｉｄｎの評価を精度良く行うことができる。
【００５７】
（第２の容量値測定回路）
図９は第１の容量値測定回路を変形して用いた場合に想定される接合容量Ｃｊの測定時における設定状況を示す説明図である。同図に示すように、パッド２１，２３をノードＮ１に電気的に接続し、パッド２２に測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のソース領域とドレイン領域との間に電位差が生じるような固定電位Ｖ２（例えば、接地電位Ｖｓｓ）を与えることが考えられる。
【００５８】
この状態で、図６で示したＣＢＣＭ法により測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）への充電電流を測定することにより、ターゲット容量Ｃｔとして接合容量Ｃｊを含む容量を測定することができる。
【００５９】
しかしながら、この測定方法では、式（５）のターゲット容量Ｃｔには、接合容量Ｃｊに加え、ゲート・基板間容量Ｃｇｂまでも測定されてしまうため、精度良く接合容量Ｃｊのみを測定することができない。
【００６０】
図１０は実施の形態１で用いられる第２の容量値測定回路の構成を示す回路図である。同図に示すように、直列に接続される充電用トランジスタであるＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３からなる補助回路５２が新たに追加され、ＰＭＯＳトランジスタＭＰ３はソースに制御電位ＣＮＴを受け、ＮＭＯＳトランジスタＭＮ３のソースは接地される。また、ＰＭＯＳトランジスタＭＰ３のゲートにはＰＭＯＳゲート電位Ｇｐが付与され、ＮＭＯＳトランジスタＭＮ３のゲートにはＮＭＯＳゲート電位Ｇｎが付与される。なお、ノードＮ２はＰＭＯＳトランジスタＭＰ３のドレインとＮＭＯＳトランジスタＭＮ３のドレインとの間のノードを意味する。また、ＰＭＯＳトランジスタＭＰ３，ＮＭＯＳトランジスタＭＮ３も測定対象ＭＯＳトランジスタＭＴＳＴ（測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）及び測定対象ＰＭＯＳトランジスタＭＴＳＴ（ｐ））から分離形成されることが望ましい。
【００６１】
そして、ＣＢＣＭ回路５１のノードＮ１は測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のソース領域及びドレイン領域に接続され、ノードＮ２は測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のゲート電極に接続される。なお、他の構成は図３で示した第１の容量値測定回路と同様である。
【００６２】
（第２の容量値測定回路による接合容量Ｃｊの測定方法）
図１０に示すように、パッド２２に測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のソース領域及びドレイン領域それぞれとの間に電位差が生じるような固定電位Ｖ２を与える（第１のステップ）。
【００６３】
そして、制御電位ＣＮＴを基準電位ＲＥＦ及びテスト電位ＴＳＴと同電位（例えば、電源電位Ｖｄｄ）にすることにより、ＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ３がオン状態時におけるノードＮ１及びノードＮ２の電位を等しくする（第２のステップ）。
【００６４】
この状態で、図７を用いて説明したＣＢＣＭ法により測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）への充電電流を測定することにより、ターゲット容量Ｃｔとして接合容量Ｃｊを測定することができる（第３のステップ）。
【００６５】
なぜなら、測定されるテスト電流Ｉｔｓｔにおいて、ノードＮ１，ノードＮ２間の電位差が周期Ｔ内で必ず同電位になれば、オーバーラップ容量Ｃｏｖに対応する電荷量は充放電により時間平均すると“０”となるため、ターゲット容量Ｃｔにはオーバーラップ容量Ｃｏｖが含まれることなく、接合容量Ｃｊのみが含まれることになるからである。なお、対照的な構造であればドレイン・基板間接合容量Ｃｊｄ及びソース・基板間接合容量Ｃｊｓは同一の値となるため、それぞれＣｊｄ，Ｃｊｓ＝Ｃｊ／２として得ることができる。
【００６６】
このように、第２の容量値測定回路を用いて測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）の接合容量Ｃｊの測定することにより、ＭＯＳトランジスタの接合容量Ｃｊについての評価を精度良く行うことができる。
【００６７】
図１１は図１０で示した第２の容量値測定回路を用いたＣＢＣＭ法による測定結果を示すグラフである。同図において、丸印がＣＢＣＭ法により測定された接合容量Ｃｊを示し、実線が測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）の実際の接合容量Ｃｊを示している。また、Ｖｂｓはソース，基板間電位差、Ｖｂｄはドレイン，基板間電位差を示している。
【００６８】
同図に示すように、図１０のＣＢＣＭ回路によって精度良く接合容量Ｃｊが測定されていることがわかる。
【００６９】
（ＭＯＳトランジスタに起因した遅延時間の抽出方法）
上述した第１及び第２の容量値測定回路を用いて式（３）の遅延時間ｔｐｄを求めることができる。なお、図３及び図１０で示すように、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）を有する第１及び第２の容量値測定回路回路を第１及び第２のＮ型容量値測定回路と呼び、測定対象ＰＭＯＳトランジスタＭＴＳＴ（ｐ）を有する容量値測定回路（図３，図１０において測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）が測定対象ＰＭＯＳトランジスタＭＴＳＴ（ｐ）に置き換わっただけの等価回路）をそれぞれ第１及び第２のＰ型容量値測定回路と呼ぶ。
【００７０】
まず、第１のＮ型及びＰ型容量値測定回路を用いて測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）及び測定対象ＰＭＯＳトランジスタＭＴＳＴ（ｐ）それぞれのゲート容量Ｃｇｇ（ｎ），Ｃｇｇ（ｐ）を測定する（第１のステップ）。
【００７１】
次に、第１のＮ型容量値測定回路を用いて測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のドレイン電流Ｉｄｎを測定する（第２のステップ）。
【００７２】
その後、第２のＮ型及びＰ型容量値測定回路を用いて測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）及び測定対象ＰＭＯＳトランジスタＭＴＳＴ（ｐ）のドレイン・基板間接合容量Ｃｊｄ（ｎ）及びＣｊｄ（ｎ）を測定する（第３のステップ）。
【００７３】
最後に、第１のＮ型及びＰ型の容量値測定回路並びに第２のＮ型及びＰ型の容量値測定回路を用いて求めたゲート容量Ｃｇｇ（ｎ），Ｃｇｇ（ｐ）、ドレイン電流Ｉｄｎ及び接合容量Ｃｊｄ（ｎ），Ｃｊｄ（ｐ）を式（３）に適用することにより、遅延時間ｔｐｄを得る（第４のステップ）。
【００７４】
このように、図３で示した第１の（Ｎ型及びＰ型）容量値測定回路を用いてゲート容量Ｃｇｇ及びドレイン電流Ｉｄｎを測定し、図１０で示した第２の（Ｎ型及びＰ型）容量値測定回路を用いて接合容量Ｃｊ（ドレイン・基板間接合容量Ｃｊｄ）を測定することにより、従来ではサイズ、形状が大きく異なるパターンを用いてしか得られなかった遅延時間ｔｐｄが、実デバイスである測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）及び測定対象ＰＭＯＳトランジスタＭＴＳＴ（ｐ）を測定することによって精度良く求めることができる。
【００７５】
すなわち、第１及び第２の容量値測定用回路を用いて実デバイスを測定することにより、ＭＯＳトランジスタのみに起因した遅延時間ｔｐｄを精度良く抽出することができ、遅延時間ｔｐｄに基づき精度の良いインバータの性能評価が行える。
【００７６】
なお、図２で示すインバータにおいて、ノードＮＴ１が“Ｌ”になった後、ノードＮＴ２が“Ｈ”に遷移するために必要なＭＯＳトランジスタの総放電容量も同様にして求めることができる。この場合、上記した第２のステップのとき、第１のＰ型容量値測定回路を用いて測定対象ＰＭＯＳトランジスタＭＴＳＴ（ｐ）のドレイン電流Ｉｄｐを測定し、式（３）のドレイン電流Ｉｄｎがドレイン電流Ｉｄｐに置き換わる式に適用すれば良い。
【００７７】
（ＰＭＯＳトランジスタＭＰ１，ＭＰ３のレイアウト配置）
図１０で示した第２の容量値測定回路は、ＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ３とのレイアウト配置をＰＭＯＳゲート電位Ｇｐ用の信号線に対し対称に配置することが望ましい。なぜなら、対称に配置することのより、ＰＭＯＳゲート電位Ｇｐの信号線をＰＭＯＳトランジスタＭＰ１，ＭＰ３でほぼ同じ長さで配置し易くなり、信号遅延に伴うターゲット容量Ｃｔの抽出誤差が最小限に抑えることができるからである。
【００７８】
図１２はＰＭＯＳゲート電位Ｇｐの信号遅延時間と接合容量Ｃｊの測定結果を示すグラフである。なお、同図において、実際の接合容量Ｃｊは２０ｆＦであった。同図に示すように、ＰＭＯＳゲート電位Ｇｐの信号遅延時間が大きくなるにしたがって、接合容量Ｃｊの測定誤差が増大しているのがわかる。
【００７９】
図１３はＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ３とのゲート配線のレイアウト例を示す説明図である。同図に示すように、基準電位ＲＥＦ，テスト電位ＴＳＴ，ＰＭＯＳゲート電位Ｇｐ及び制御電位ＣＮＴ用にパッド４１，４２，４３及び４４が設けられる。
【００８０】
ＰＭＯＳトランジスタＭＰ２（ソース領域２Ｐ２，ドレイン領域３Ｐ２，ゲート電極５Ｐ２）のソース領域２Ｐ２がパッド４１に電気的に接続され、ゲート電極５Ｐ２がゲート配線４５に電気的に接続されている。
【００８１】
ＰＭＯＳトランジスタＭＰ１（ソース領域２Ｐ１，ドレイン領域３Ｐ１，ゲート電極５Ｐ１）のソース領域２Ｐ１がパッド４２に電気的に接続され、ゲート電極５Ｐ１がゲート配線４５に電気的に接続されている。
【００８２】
ＰＭＯＳトランジスタＭＰ３（ソース領域２Ｐ３，ドレイン領域３Ｐ３，ゲート電極５Ｐ３）のソース領域２Ｐ３がパッド４４に電気的に接続され、ゲート電極５Ｐ３がゲート配線４５に電気的に接続されている。
【００８３】
パッド４３がゲート配線４５に電気的に接続される。パッド４３とゲート配線４５の接続点Ｎ１０からＰＭＯＳトランジスタＭＰ１側に距離Ｌ１の位置にゲート電極５Ｐ１とゲート配線４５との接続点Ｎ１１が存在し、接続点Ｎ１０からＰＭＯＳトランジスタＭＰ３側（ＰＭＯＳトランジスタＭＰ１側と逆方向）に距離Ｌ１の位置にゲート電極５Ｐ３とゲート配線４５との接続点Ｎ１２が存在する。
【００８４】
このように、図１０で示したＣＢＣＭ回路の形成時にＰＭＯＳトランジスタＭＰ１とＰＭＯＳトランジスタＭＰ３とのレイアウト配置をパッド４３に対し対称に配置することにより、パッド４３からＰＭＯＳトランジスタＭＰ１及びＭＰ３のソース領域２Ｐ１及び２Ｐ３までの距離を同一に設定し易くなるため、ＰＭＯＳトランジスタＭＰ１及びＭＰ３のゲートに付与するＰＭＯＳゲート電位Ｇｐの信号遅延が発生を確実に回避し、ターゲット容量Ｃｔに生じる抽出誤差を最小限に抑えることができる。
【００８５】
＜実施の形態２＞
図１４はこの発明の実施の形態２である容量値測定回路の構成を示す回路図である。
【００８６】
同図に示すように、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のゲートとノードＮ２，ノードＮ３（ＮＭＯＳトランジスタＭＮ３のソース側の接地されたノード）と間にセレクタ回路２４が介挿される。セレクタ回路２４は選択信号ＳＥＬ１を受け、選択信号ＳＥＬ１の指示内容に基づき、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のゲート，ノードＮ２間の電気的に接続（第１の接続状態）及び上記ゲート，ノードＮ３間の電気的に接続（第２の接続状態）うち、いずれか一方の接続状態に設定する。なお、他の構成は図１０で示した回路と同様であるため、説明を省略する。
【００８７】
このような構成のＣＢＣＭ回路はセレクタ回路２４により、第１の接続状態に設定した場合、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のゲート，ノードＮ２間を電気的に接続した場合、図１０で示した第２の容量値測定回路と等価な回路となるため、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）の接合容量Ｃｊ（第１の測定結果）を測定することができる。
【００８８】
一方、セレクタ回路２４により、第２の接続状態を設定して、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のゲート，ノードＮ３間を電気的に接続した場合、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のゲート電極を接地レベルに固定できるため、固定電位Ｖ２として接地電位Ｖｓｓを与えると、ＣＢＣＭ回路５１を用いたＣＢＣＭ法により得られるターゲット容量Ｃｔとして、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）の接合容量Ｃｊ及びオーバーラップ容量Ｃｏｖの和（第２の測定結果）を測定することができる。
【００８９】
したがって、第２の測定結果から第１の測定結果を差し引くことにより、オーバーラップ容量Ｃｏｖのみを精度良く抽出することができる。
【００９０】
＜実施の形態３＞
図１５はこの発明の実施の形態３である容量値測定回路の構成を示す回路図である。
【００９１】
同図に示すように、ＰＭＯＳトランジスタＭＰ３，ＮＭＯＳトランジスタＭＮ３に加え、ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ４を追加することにより、ＣＢＣＭ機能付き補助回路５３を構成している。
【００９２】
直列に接続されたＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ４が構成され、ＰＭＯＳトランジスタＭＰ４のＯＳ−素に制御電位ＣＮＴ＿Ｒが付与され、ＮＭＯＳトランジスタＭＮ４のソースは接地される。そして、ＰＭＯＳトランジスタＭＰ４のゲートにはＰＭＯＳゲート電位Ｇｐが付与され、ＮＭＯＳトランジスタＭＮ４のゲートにはＮＭＯＳゲート電位Ｇｎが付与される。なお、ＰＭＯＳトランジスタＭＰ４はＰＭＯＳトランジスタＭＰ３と同一のトランジスタサイズで構成され、ＮＭＯＳトランジスタＭＮ４はＮＭＯＳトランジスタＭＮ３と同一のトランジスタサイズで構成される。また、他の構成は図１０で示した第２の容量値測定用回路と同様であるため、説明を省略する。
【００９３】
このような構成において、基準電位ＲＥＦ，テスト電位ＴＳＴ，制御電位ＣＮＴ及び制御電位ＣＮＴ＿Ｒを全て同電位に設定し、パッド２２を固定電位Ｖ２に設定した状態で、ＰＭＯＳゲート電位Ｇｐ及びＮＭＯＳゲート電位Ｇｎを制御して、ＰＭＯＳトランジスタＭＰ３のドレイン電流（充電電流）である制御電流ＩｃｎｔとＰＭＯＳトランジスタＭＰ４の制御電流Ｉｃｎｔ＿ｒとの差をＣＢＣＭ法により求めることによりターゲット容量（以下、この容量を「ターゲット容量Ｃｔ２」とする。）が得られる。すなわち、ＣＢＣＭ機能付き補助回路５３は、ＣＢＣＭ回路５１と同様なＣＢＣＭ法によるターゲット容量の測定機能を有している。
【００９４】
〓４
そして、このターゲット容量Ｃｔ２として測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のゲート・基板間容量Ｃｇｂを測定することができる。なぜなら、ＰＭＯＳトランジスタＭＰ１，ＭＰ３のオン状態時にノードＮ１及びノードＮ２の電位は同電位に設定されているため、オーバーラップ容量Ｃｏｖ、ゲート・ソース間容量Ｃｇｃ（ｓ）及びゲート・ドレイン間容量Ｃｇｃ（ｄ）への充電電流が全て“０”となるため、測定対象ＮＭＯＳトランジスタＭＴＳＴ（ｎ）のゲートに起因する容量はゲート・基板間容量Ｃｇｂ（ゲート・基板間容量Ｃｇｃ（ｂ））となる。
【００９５】
＜実施の形態４＞
図１６はこの発明の実施の形態４である容量値測定回路の構成を示す回路図である。同図に示すように、ＣＢＣＭ回路５１のノードＮ１と補助回路５２のノードＮ２との間に多層配線構造部１０を設けている。多層配線構造部１０は、ゲート電極Ｇａｔｅ、配線層Ｍ１，及び配線層Ｍ２の３層構造からなる。なお、図１６では図示しないが、ゲート電極Ｇａｔｅ，配線層Ｍ１間及び配線層Ｍ１，配線層Ｍ２間は介挿される絶縁層によりで絶縁分離されている。
【００９６】
配線層Ｍ１はノードＮ１に電気的に接続され、配線層Ｍ２はノードＮ２に接続され、ゲート電極Ｇａｔｅは接地される。なお、配線層Ｍ１，Ｍ２は互いに異なる層に形成される配線層を意味し、ゲート電極Ｇａｔｅは測定対象ＭＯＳトランジスタＭＴＳＴ等の種々のトランジスタのゲート電極を意味する。
【００９７】
このような構成において、基準電位ＲＥＦ，テスト電位ＴＳＴ及び制御電位ＣＮＴを同電位に設定し、ＣＢＣＭ法により得られるターゲット容量Ｃｔによって、多層配線構造部１０から配線層Ｍ１，ゲート電極Ｇａｔｅ間の配線容量のみを求めることができる。なぜなら、ノードＮ１及びノードＮ２が同電位に設定されるため、配線層Ｍ１，Ｍ２間の配線容量は“０”にすることができるからである。
【００９８】
なお、配線層Ｍ１，ゲート電極Ｇａｔｅ間の配線容量は理論的には配線層Ｍ２の影響を受けないが、配線層Ｍ２形成時のプロセス段階で配線層Ｍ１の一部形状が変形する等、配線層Ｍ２形成時に配線層Ｍ１に何らかの影響を与える可能性は十分に考えられる。したがって、そのような影響を考慮する場合、配線層Ｍ２を実際に形成した多層配線構造部１０において、配線層Ｍ１，ゲート電極Ｇａｔｅ間の配線容量を測定する必要がある。
【００９９】
＜実施の形態５＞
図１７はこの発明の実施の形態５である容量値測定回路の構成を示す回路図である。同図に示すように、多層配線構造部１０とノードＮ２との間にセレクタ回路２６を設けている。
【０１００】
セレクタ回路２６は選択信号ＳＥＬ２の指示内容に基づき、配線層Ｍ２，ノードＮ２間の電気的に接続（第１の接続状態）及び配線層Ｍ２，ノードＮ３（接地レベルに固定）間の電気的に接続（第２の接続状態）のうち、一方の接続状態を設定する。なお、他の構成は図１６で示した実施の形態４の容量値測定回路と同様であるため説明を省略する。
【０１０１】
このような構成において、基準電位ＲＥＦ，テスト電位ＴＳＴ及び制御電位ＣＮＴを同電位に設定した状態で、セレクタ回路２６により第１の接続状態に設定して配線層Ｍ２，ノードＮ２間を電気的に接続した場合は、実施の形態４の容量値測定回路と等価回路となり、実施の形態４で説明したように、多層配線構造部１０から配線層Ｍ１，ゲート電極Ｇａｔｅ間の配線容量のみを第１の測定結果として測定することができる。
【０１０２】
一方、基準電位ＲＥＦ，テスト電位ＴＳＴ及び制御電位ＣＮＴを同電位に設定した状態で、セレクタ回路２６により第２の接続状態に設定して配線層Ｍ２，ノードＮ３間を電気的に接続した場合は、多層配線構造部１０の配線層Ｍ１，Ｍ２間の配線容量及び配線層Ｍ１，ゲート電極Ｇａｔｅ間の配線容量の和を第２の測定結果として測定することができる。
【０１０３】
その結果、第２の測定結果から第１の測定結果を差し引くことにより、配線層Ｍ１，Ｍ２間の配線容量のみも抽出することができる。
【０１０４】
【発明の効果】
以上説明したように、この発明における請求項１記載の容量値測定回路は、測定対象ＭＯＳトランジスタの基板電位を充電用トランジスタと独立して設定できるため、第２のパッドから測定対象ＭＯＳトランジスタの基板電位を任意に設定して、ゲート容量等の測定対象ＭＯＳトランジスタに付随する容量値をターゲット容量として精度良く測定することができる。
【０１０５】
この発明における請求項２記載の容量値測定回路は、測定対象ＭＯＳトランジスタの基板電位を第１及び第２の充電用トランジスタと独立して設定できるとともに、測定対象ＭＯＳトランジスタのゲート電極には補助回路より電流を供給することができるため、第２のパッドから測定対象ＭＯＳトランジスタの基板電位を任意に設定し、第１及び第２の電位を同一電位に設定することにより、接合容量等の測定対象ＭＯＳトランジスタに付随する容量値をターゲット容量として精度良く測定することができる。
【０１０６】
この発明における請求項６記載の容量値測定回路は、第１及び第２のノードを同電位に設定してターゲット容量を測定することにより、第１〜第３の導電層からなる多層構造内における第１，第２の導電層間の配線容量を精度良く測定することができる。
【図面の簡単な説明】
【図１】ＭＯＳトランジスタにおけるゲート容量と接合容量とを模式的に示す説明図である。
【図２】図１で示したＭＯＳトランジスタを用いたインバータの２段直列状態を模式的に示す説明図である。
【図３】この発明の実施の形態１で用いられる第１の容量値測定回路の構成を示す回路図である。
【図４】測定対象ＮＭＯＳトランジスタの分離構造を示す断面図である。
【図５】測定対象ＰＭＯＳトランジスタの分離構造例を示す断面図である。
【図６】実施の形態１の第１の容量値測定回路を用いたゲート容量の測定時における設定状況を示す説明図である。
【図７】第１の容量値測定回路によるゲート容量の測定動作を示すタイミング図である。
【図８】第１の容量値測定回路を用いたドレイン電流の測定時における設定状況を示す説明図である。
【図９】第１の容量値測定回路を変形して用いた場合に想定される接合容量Ｃｊの測定時における設定状況を示す説明図である。
【図１０】実施の形態１で用いられる第２の容量値測定回路の構成を示す回路図である。
【図１１】第２の容量値測定回路を用いたＣＢＣＭ法による測定結果を示すグラフである。
【図１２】ＰＭＯＳゲート電位の信号遅延時間と接合容量の測定結果を示すグラフである。
【図１３】第２の容量値測定回路における一部のレイアウト例を示す説明図である。
【図１４】この発明の実施の形態２である容量値測定回路の構成を示す回路図である。
【図１５】この発明の実施の形態３である容量値測定回路の構成を示す回路図である。
【図１６】この発明の実施の形態４である容量値測定回路の構成を示す回路図である。
【図１７】この発明の実施の形態５である容量値測定回路の構成を示す回路図である。
【符号の説明】
１０  多層配線構造部、２４，２６  セレクタ回路、５１  ＣＢＣＭ回路、５２  補助回路、５３  ＣＢＣＭ機能付き補助回路、ＭＮ１〜ＭＮ４  ＮＭＯＳトランジスタ、ＭＰ１〜ＭＰ４  ＰＭＯＳトランジスタ、ＭＴＳＴ（ｎ）  測定対象ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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