(57)【要約】【課題】エピタキシャル層を含む高速動作に適した高性能なバイポーラトランジスタを搭載する半導体装置を提供すること。【解決手段】半導体基板上に、エピタキシャル成長によりベース層を形成し、前記ベース層の一部をベース取り出し領域とするバイポーラトランジスタを備えた半導体装置において、前記ベース取り出し領域の上にシリコン層を形成し、このシリコン層の上にシリサイド層を形成した。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、エピタキシャル成長によりベース層を形成し、前記ベース層の一部をベース取り出し領域とするバイポーラトランジスタを備えた半導体装置において、
前記ベース取り出し領域の上にシリコン層を形成し、このシリコン層の上にシリサイド層を形成したことを特徴とする半導体装置。
【請求項２】
前記ベース層は、ＳｉＧｅ（シリコンゲルマニウム混晶）からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に、エピタキシャル成長によりＳｉＧｅ（シリコンゲルマニウム混晶）からなるベース層を形成し、前記ベース層の一部をベース取り出し領域とするバイポーラトランジスタを設けた半導体装置の製造方法において、
前記ベース取り出し領域の上にシリコン層を形成し、このシリコン層の上にシリサイド層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速動作に適したバイポーラトランジスタを搭載した半導体装置、及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年のバイポーラ集積回路では、高速化、高性能化のため、ＳｉＧｅ（シリコンゲルマニウム混晶）を用いたエピタキシャルベース層を含む構造の研究・開発が行われている（例えば、特許文献１を参照。）。
【０００３】
上記エピタキシャルベース層を含むバイポーラトランジスタにおいて、さらなる高速性能を実現するために、各取り出し電極（エミッタ、ベース、コレクタ）に自己整合的にシリサイド層が形成されている。
【０００４】
これは電極の抵抗、特にベース取り出し抵抗を低減することで、トランジスタ特性の指針となる最大発振周波数（ｆｍａｘ）が飛躍的に向上するためである。
【０００５】
ここで、従来の技術の一例を、図１１を参照して説明する。
【０００６】
図１１は、従来のバイポーラトランジスタを搭載した半導体装置の完成断面図であり、以下の工程により製造される。
【０００７】
先ず、シリコン基板１００上のＮＰＮ・トランジスタ形成領域に、Ｎ＋の埋め込み領域１１０を形成し、その後、Ｎ−エピタキシャル層１２０、フィールド酸化膜２００を形成し、Ｐ＋素子分離領域（図示せず）、プラグイン層３００を形成する。
【０００８】
そして、熱酸化により厚さ数ｎｍの酸化膜を形成した後、全面にＣＶＤ法により第１のＳｉＯ２膜４００を形成する。その後、前記第１のＳｉＯ２膜４００にレジストパターンを用いて、ＳｉＧｅ（シリコンゲルマニウム混晶）からなるエピタキシャルベース層（以下、「ＳｉＧｅエピ層」と表記する）形成領域を開口する。
【０００９】
次いで、前記エピタキシャルベース層形成領域にＳｉＧｅエピ層５００を形成し、レジストパターンを用いたドライエッチングにより前記ＳｉＧｅエピ層５００を加工する。このＳｉＧｅエピ層５００は、下層からシリコンのみのバッファ層、ＳｉＧｅ層、シリコンのみのキャップ層からなる３層構造としている。
【００１０】
その後、エミッタ、ベース領域分離のために、全面にＣＶＤ法にて第２のＳｉＯ２膜６００を形成し、レジストパターンを用いたドライエッチングにより、エミッタ形成のための領域を開口する。
【００１１】
次いで、多結晶半導体層であるポリシリコン（Ｐｏｌｙ−Ｓｉ）層７００を全面に形成し、ヒ素（Ａｓ）をイオン注入し、アニールにより、ポリシリコン中のＡｓを活性化するとともに、ポリシリコン層７００からＡｓを拡散させ、エミッタ層を形成する。
【００１２】
その後、レジストパターンにより多結晶シリコン層７００のドライエッチングを行い、ＮＰＮ・トランジスタのエミッタを形成する。
【００１３】
さらに、レジストパターンを用いて、ベース領域は第２のＳｉＯ２膜６００、コレクタ領域は第１、２のＳｉＯ２膜４００，６００を加工し、シリサイド形成のための領域を開口する。その後、金属膜を形成した後、熱処理を行い、シリサイド層８００をエミッタ、ベース、コレクタ取り出し電極領域に自己整合的に形成する。その後、メタル電極、多層配線、保護膜などを形成して半導体装置を得る。
【００１４】
【特許文献１】
２００２−２８９８３４号公報
【００１５】
【発明が解決しようとする課題】
上述した工程を経て、ＳｉＧｅ（シリコンゲルマニウム混晶）を用いたエピタキシャルベース層を含むバイポーラトランジスタを搭載した半導体装置が製造されるのであるが、かかる従来の製造方法には、未だ下記に示す課題が残されていた。
【００１６】
すなわち、トランジスタ特性を示す指針として、最大遮断周波数（ｆＴｍａｘ）がある。これは縦方向の不純物プロファイルを浅く、すなわちシャロー（Ｓｈａｌｌｏｗ）化することが非常に重要である。
【００１７】
上述してきたように、ＳｉＧｅエピ層をベースに用いた構造では、エミッタ−ベース接合はＳｉＧｅエピ層より表面側に形成される。そのために、エミッタ−ベース接合用にＳｉＧｅエピ層を形成した後に続けて前記キャップ層であるシリコンエピタキシャル層（以下「Ｓｉエピ層」とする）を形成している。ここで、エミッタ−ベース接合はＳｉＧｅエピ／Ｓｉエピ界面に形成することが最大遮断周波数（ｆＴｍａｘ）を最適化するためには重要になる。したがって、縦方向の不純物プロファイルを浅くすることは、エミッタ、ベース、コレクタ領域を浅くすることなので、エミッタ−ベース接合が形成される前記Ｓｉエピ層の膜厚を薄くする必要がある。
【００１８】
一方、ＳｉＧｅエピ層形成と同時に第１のＳｉＯ２膜上にはＳｉＧｅ、及びシリコン多結晶層が形成されており、この領域にベース抵抗低減のためのシリサイド層が形成され、このシリサイドにより、トランジスタの高速性の指針となる前記最大発振周波数（ｆｍａｘ）を向上させている。
【００１９】
素子の微細化により、シリサイド形成に用いられる金属は細線効果が回避可能なコバルトが用いられているが、コバルトのシリサイド反応はシリコン中にコバルトが拡散し、シリコンと反応しながらとなる。したがって、シリサイド形成に十分なシリコン多結晶層が必要となる。
【００２０】
ここで問題となるのが、前記最大遮断周波数（ｆＴｍａｘ）を最適化するためにはＳｉエピ層を薄くすることが重要ではあるが、前記最大発振周波数（ｆｍａｘ）を向上させるためのシリサイド形成には、Ｓｉエピ層（シリコン多結晶層）を厚くする必要がある、という点である。
【００２１】
また、シリサイド形成に必要なシリコン多結晶層が十分に無い場合、ＳｉＧｅ層にまで反応が及ぶとゲルマニウム（Ｇｅ）により反応が律速され、抵抗の上昇といった問題も顕著となってくる。他方、これを回避するために、コバルトの膜厚を薄くすると、十分なシリサイド層が形成されず、細線効果（抵抗上昇・ばらつき）と言った問題が発生することが知られている。
【００２２】
本発明は、このような問題を解決し、高速化、高性能化のためのＳｉＧｅ（シリコンゲルマニウム混晶）を用いたエピタキシャルベース層を含む構造のバイポーラトランジスタを搭載した半導体装置、及び同半導体装置の製造方法を提供することを目的としている。
【００２３】
【発明が解決するための手段】
上記課題を解決するために、請求項１記載の本発明では、半導体基板上に、エピタキシャル成長によりベース層を形成し、前記ベース層の一部をベース取り出し領域とするバイポーラトランジスタを備えた半導体装置において、前記ベース取り出し領域の上にシリコン層を形成し、このシリコン層の上にシリサイド層を形成した。
【００２４】
また、請求項２記載の本発明では、前記ベース層は、ＳｉＧｅ（シリコンゲルマニウム混晶）からなることとした。
【００２５】
請求項３記載の本発明では、半導体基板上に、エピタキシャル成長によりＳｉＧｅ（シリコンゲルマニウム混晶）からなるベース層を形成し、前記ベース層の一部をベース取り出し領域とするバイポーラトランジスタを設けた半導体装置の製造方法において、前記ベース取り出し領域の上にシリコン層を形成し、このシリコン層の上にシリサイド層を形成することとした。
【００２６】
【発明の実施の形態】
本発明は、半導体基板上に、エピタキシャル成長によりベース層を形成し、前記ベース層の一部をベース取り出し領域とするバイポーラトランジスタを備えた半導体装置において、前記ベース取り出し領域の上にシリコン層を形成し、このシリコン層の上にシリサイド層を形成したものである。
【００２７】
かかる構成により、最大遮断周波数（ｆＴｍａｘ）を最適化するための縦方向の不純物プロファイルのシャロー（Ｓｈａｌｌｏｗ）化、並びに最大発振周波数（ｆｍａｘ）を向上させるために必要な厚みでシリサイドを形成してベース抵抗を低減することが実現可能となり、高品質の半導体装置となすことができる。なお、ここでシリコン層とは、シリコンのみからなる層の他、少なくともシリコンを含有する層も含むものである。
【００２８】
このように、前記ベース層の上にシリコン層を形成し、このシリコン層の上にシリサイド層を形成するという半導体装置の製造方法は、以下の各工程を有するものとすることができる。
【００２９】
すなわち、（ａ）前記半導体基板上に第１の絶縁膜を形成する工程と、（ｂ）前記第１の絶縁膜をパターニングしてエピタキシャル層を形成するための領域を開口し、この開口にエピタキシャルベース層となる単結晶半導体層を形成すると同時に、前記第１の絶縁膜上に多結晶半導体層を形成する工程と、（ｃ）前記単結晶半導体層及び前記多結晶半導体層上に、第２の絶縁膜を堆積し、エミッタ形成のためのパターンに加工する工程と、（ｄ）前記単結晶半導体層及び前記多結晶半導体層と前記第１の絶縁膜上に、前記シリコン層となる第１の多結晶半導体層を堆積し、前記第２の絶縁膜が露出するまで前記第１の多結晶半導体層を加工する工程と、（ｅ）前記第２の絶縁膜を除去してエミッタ形成領域を開口する工程と、（ｆ）開口した前記エミッタ領域に第３の絶縁膜を堆積する工程と、（ｇ）前記第３の絶縁膜上に第２の多結晶半導体層を堆積し、エッチング除去することでエミッタ形成領域を開口する工程と、（ｈ）前記エミッタ形成領域に第３の多結晶半導体層を形成し、エミッタ取り出し電極を形成する工程と、（ｉ）ベース取り出し電極となる前記第１の多結晶半導体層を含む半導体基板全面に金属膜を形成する工程と、（ｊ）熱処理によって、前記第１の多結晶半導体層と前記金属膜をシリサイド化反応させ、シリサイド層からなるベース取り出し電極を形成する工程とを有する製造方法である。
【００３０】
なお、前記シリコン層となる第１の多結晶半導体層を堆積させるに際しては非選択的なエピタキシャル技術を用いることができる。また、前記シリサイド層はコバルトシリサイドとすることが望ましい。
【００３１】
上記方法によって、前記バイポーラトランジスタのベース取り出し領域を、多結晶半導体層からなる前記ベース層と前記シリコン層、すなわち第１の多結晶半導体層とにより形成することができ、ベース取り出し領域を構成する多結晶層（ベース層と第１の多結晶半導体層とからなる）が厚くなって、ベース抵抗のさらなる低減が可能となる。
【００３２】
また、前記ベース層は、ＳｉＧｅ（シリコンゲルマニウム混晶）とすることでバイポーラトランジスタを高速作動させることができ、高速、高性能な半導体装置を得ることができる。
【００３３】
以下、図面を参照しながら本発明にかかる半導体装置、及びその製造方法について、その実施形態をより具体的に説明する。
【００３４】
図１は本実施の形態に係る半導体装置の完成断面図であり、図２〜図１０はその製造工程を示す説明図である。
【００３５】
図１に示すように、本実施の形態に係る半導体装置は、Ｐ型のシリコン基板１０の上面にＮ型のエピタキシャル層（以下Ｎ−エピ層１１という）を気相成長させて形成した半導体基板１を用いている。
【００３６】
そして、トランジスタ形成領域に、ベースＢ、エミッタＥ、コレクタＣからなるバイポーラトランジスタを形成しており、前記Ｎ−エピ層１１の上面に、第１の絶縁膜９であるＳｉＯ２酸化膜でベース領域開口部を形成し、このベース領域開口部上にエピタキシャル成長によってシリコン−ゲルマニウム混晶層を形成してエピタキシャルベース層３を設け、さらに、このエピタキシャルベース層３上の所定位置にエミッタ層Ｅ１を形成している。
【００３７】
そして、このエミッタ層Ｅ１を除いて前記エピタキシャルベース層３上に多結晶半導体層であるポリシリコン層４を形成し、これをベース引出電極部４０となすとともに、このポリシリコン層４上にシリサイド層５を形成している。６はＮ＋の埋め込み領域、７はプラグイン層であり、このプラグイン層７は前記Ｎ＋  の埋め込み領域６に達して形成されて、コレクタ電極取り出し領域となる。また、８はフィールド酸化膜である。
【００３８】
このように、前記エピタキシャルベース層３の上にシリコン層であるポリシリコン層４を形成し、このポリシリコン層４の上にシリサイド層５を形成した構成としているので、最大遮断周波数（ｆＴｍａｘ）を最適化するための縦方向の不純物プロファイルのシャロー（Ｓｈａｌｌｏｗ）化、並びに最大発振周波数（ｆｍａｘ）を向上させるために必要な厚みでシリサイド層５を形成してベース抵抗を低減することが実現可能となり、高品質の半導体装置となる。
【００３９】
以下、図２〜図１０を参照しながら上記半導体装置の製造方法について詳述する。
【００４０】
先ず、第１の工程では、図２に示すように、Ｐ型の基板面方位が（１００）のシリコン基板１０上のトランジスタ形成領域に、１２００℃でＳｂ２Ｏ３を用いたＳｂの気相拡散によりＮ＋の埋め込み領域６を形成する。その後、前記シリコン基板１０上に、１〜５Ωｃｍ、０．５〜１．５μｍのＮ−エピ層１１を成長させて形成し、半導体基板１を形成する。
【００４１】
次いで、半導体基板１の全面を厚さ５０ｎｍで熱酸化した後、ＣＶＤ法によりＳｉ３Ｎ４膜（図示せず）を１００ｎｍの厚みで形成する。そして、このＳｉ３Ｎ４膜上にアクティブ領域を開口するパターンを形成し、前記Ｓｉ３Ｎ４膜及び熱酸化膜（ＳｉＯ２膜）を除去した後、１０００〜１０５０℃のスチーム酸化により厚さ３００〜８００ｎｍのフィールド酸化膜８を形成する。そして、前記Ｓｉ３Ｎ４膜を除去した後、１００〜７２０ｋｅＶ、１×１０１２〜５×１０１３個／ｃｍ２の範囲のボロン（Ｂ）イオン注入を複数回行い、Ｐ＋素子分離領域（図示せず）を形成する。また、Ｎ型不純物として、１５０〜７２０ｋｅＶ、１×１０１３〜５×１０１５個／ｃｍ２の範囲のリンイオン注入を複数回行い、トランジスタ形成領域にプラグイン層７を形成する。
【００４２】
次に、８００〜９００℃の熱酸化により、厚さ７〜１０ｎｍの酸化膜を形成した後、全面にＣＶＤ法にて１００〜２００ｎｍの第１のＳｉＯ２膜９を形成する。
【００４３】
図３に示すように、第２の工程では、前記第１のＳｉＯ２膜９にレジストパターンを用いて、エピタキシャルベース層形成領域３０を開口し、このエピタキシャルベース層形成領域３０に、ボロンをドープしたＳｉＧｅ（シリコンゲルマニウム混晶）によりエピタキシャルベース層３を形成する。
【００４４】
第３の工程では、図４に示すように、半導体基板１の全面に第２の絶縁膜９２としてＣＶＤ法によるＳｉＯ２膜を形成し、レジストパターンを用いたドライエッチングにより、エミッタＥを形成するための補助パターンを形成する。なお、第２の絶縁膜９２の厚さは１００〜２００ｎｍ程度とする。
【００４５】
次に、第４の工程では、図５に示すように、３００〜５００ｎｍの厚みで第１のポリシリコン層４を全面に形成し、前記第２の絶縁膜９２が露出するまで、ＣＭＰ法により加工し、その後ドライエッチングにより、第２の絶縁膜９２を形成するＳｉＯ２膜の表面より後退させる。加工後のポリシリコン層４の膜厚は５０〜１００ｎｍ程度となる。なお、前記第１のポリシリコン層４の成膜時にはボロンやガリウムをドープする。
【００４６】
第５の工程では、図６に示すように、１００〜２００ｎｍの窒化シリコン（Ｓｉ３Ｎ４）膜１２を形成し、前述した第４の工程と同様に、第２の絶縁膜９２であるＳｉＯ２膜の表面が露出するまで、ＣＭＰ法により加工し、ウェット処理よって前記第２の絶縁膜９２をエッチング除去する。なお、加工後の窒化シリコン（Ｓｉ３Ｎ４）膜１２は５０〜１００ｎｍ程度の厚みとなる。また、この窒化シリコン膜１２は、後にシリサイド層５を形成する時にエミッタ−ベース間ショート防止用の段差形成のための補助膜となる。
【００４７】
図７に示すように、第６の工程では、第３の絶縁膜９３であるＳｉＯ２膜をＣＶＤ法により３０〜１００ｎｍ程度の厚みで基板全面に形成する。
【００４８】
次いで、図８に示すように、第７の工程では、多結晶半導体層である第２のポリシリコン層を１００ｎｍ程度の厚みで形成し、ドライエッチング技術によりエッチングしてエミッタ領域を形成する。なお、ここでは全面をエッチバックすることで、第２のポリシリコン層によるサイドウォール膜４２が形成され、図示するような上方が広く下方に向けて漸次縮径された断面視で上向きラッパ形状の開口形成が可能となる。
【００４９】
図９に示すように、第８の工程では、３００〜５０ｎｍの多結晶半導体層である第３のポリシリコン層４３を基板全面に形成し、前記窒化シリコン（Ｓｉ３Ｎ４）膜１２が露出するまで、ＣＭＰ法により加工する。なお、ここでの第３のポリシリコン層４３には、ヒ素（Ａｓ）やリン（Ｐ）をドープしている。
【００５０】
そして、図１０に示すように、第９の工程において、ウェット処理により前記窒化シリコン（Ｓｉ３Ｎ４）膜１２をエッチング除去する。
【００５１】
その後、コバルトを基板全面にを形成した後、熱処理を行い、シリサイド層５をエミッタＥ、ベースＢ、コレクタＣの取り出し電極領域に自己整合的に形成し、ＬＰＣＶＤ法により酸化シリコン（ＳｉＯ２）膜１３を形成後、メタルコンタクト１４，１５，１６や多層配線１７，１８，１９、保護膜（図示せず）を形成し、図示する形状のトランジスタが加工された半導体装置が形成される。
【００５２】
ところで、前記シリサイド層５は、以下の工程を経て形成される。
【００５３】
先ず、前記第１のポリシリコン層４及び第３のポリシリコン層４３の表面の自然酸化膜を除去した後、スパッタによりコバルトと窒化チタンを形成し、続いて熱処理を行ってコバルトとシリコンの反応層（ＣｏＳｉ）を形成する。その後、前記第１のポリシリコン層４及び第３のポリシリコン層４３以外の酸化シリコン膜上に付着した未反応のコバルトと窒化チタンを除去し、続いてアンモニアと過酸化水素水との混合液を用いてコバルトを除去する。その後、再度熱処理を行うことで、コバルトシリサイド層（シリサイド層５）が形成される。
【００５４】
このように、本実施の形態に係る半導体装置、及びその製造方法によれば、高速化、高性能化のためのＳｉＧｅ（シリコンゲルマニウム混晶）を用いたエピタキシャルベース層を含む構造のバイポーラトランジスタを作成する手段を実現することができ、これらを用いた高性能の半導体装置の提供が可能となる。
【００５５】
以上、実施の形態を通して本発明を説明してきたが、本発明は上述の実施の形態に何ら限定されるものではない。例えば、バイポーラトランジスタ単独で集積回路が成り立っている訳ではなく、容量や抵抗、ＭＯＳトランジスタ等が混載された半導体集積回路にも適用可能であり、本発明の思想の範囲内であるならば適宜応用することができる。
【００５６】
【発明の効果】
本発明は、以上説明してきたような形態で実施され、以下の効果を奏する。
【００５７】
（１）請求項１記載の本発明では、半導体基板上に、エピタキシャル成長によりベース層を形成し、前記ベース層の一部をベース取り出し領域とするバイポーラトランジスタを備えた半導体装置において、前記ベース取り出し領域の上にシリコン層を形成し、このシリコン層の上にシリサイド層を形成したことにより、最大遮断周波数（ｆＴｍａｘ）を最適化するための縦方向の不純物プロファイルのシャロー（Ｓｈａｌｌｏｗ）化、並びに最大発振周波数（ｆｍａｘ）を向上させるために必要な厚みでシリサイドを形成してベース抵抗を低減することが実現可能となり、優れた性能を有する高品質の半導体装置となる。また、ベース電極形成領域の多結晶層の膜厚が厚くなるので、ベース抵抗の更なる低減が可能となる。
【００５８】
（２）請求項２記載の本発明では、前記ベース層は、ＳｉＧｅ（シリコンゲルマニウム混晶）からなることとしたので、高速で作動するトランジスタを備えた半導体装置とすることができる。
【００５９】
（３）請求項３記載の本発明では、半導体基板上に、エピタキシャル成長によりＳｉＧｅ（シリコンゲルマニウム混晶）からなるベース層を形成し、前記ベース層の一部をベース取り出し領域とするバイポーラトランジスタを設けた半導体装置の製造方法において、前記ベース取り出し領域の上にシリコン層を形成し、このシリコン層の上にシリサイド層を形成することとした。したがって、最大遮断周波数（ｆＴｍａｘ）を最適化するための縦方向の不純物プロファイルのシャロー（Ｓｈａｌｌｏｗ）化、並びに最大発振周波数（ｆｍａｘ）を向上させるために必要な厚みでシリサイドを形成してベース抵抗を低減することが実現可能となり、高速で作動する優れた性能を有する高品質の半導体装置の提供が可能となる。
【図面の簡単な説明】
【図１】本実施の形態に係る半導体装置の完成断面図である。
【図２】本実施の形態に係る半導体装置の製造工程を示す説明図である。
【図３】本実施の形態に係る半導体装置の製造工程を示す説明図である。
【図４】本実施の形態に係る半導体装置の製造工程を示す説明図である。
【図５】本実施の形態に係る半導体装置の製造工程を示す説明図である。
【図６】本実施の形態に係る半導体装置の製造工程を示す説明図である。
【図７】本実施の形態に係る半導体装置の製造工程を示す説明図である。
【図８】本実施の形態に係る半導体装置の製造工程を示す説明図である。
【図９】本実施の形態に係る半導体装置の製造工程を示す説明図である。
【図１０】本実施の形態に係る半導体装置の製造工程を示す説明図である。
【図１１】従来の半導体装置の完成断面図である。
【符号の説明】
１  半導体基板
３  エピタキシャルベース層
４  多結晶シリコン層（シリコン層）
５  シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004356254.tif 000008
【図７】
2004356254.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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