(57)【要約】【課題】ディジタル位相同期回路に関し、バースト的な入力クロック信号に対しても所望の位相吸収特性で位相同期化した出力クロック信号を得る。【解決手段】入力クロック信号ＡＣＬＫと出力クロック信号ＢＣＬＫとの位相を比較する位相比較部１と、この位相比較部１からの位相比較信号ＰＣを基に分周制御を行う為のＩＮＣ／ＤＥＣ要求信号を出力する位相比較結果検出部３と、ＩＮＣ／ＤＥＣ要求信号を基に、入力クロック信号ＡＣＬＫと出力クロック信号ＢＣＬＫとの位相差を算出し、この位相差を基に動作率データを出力する動作率算出部４と、ＩＮＣ／ＤＥＣ要求信号に従って、マスタクロック信号ＭＣＬＫの分周制御を行い、動作率算出部４からの動作率データに従ってＩＮＣ／ＤＥＣ要求信号をマスクして、出力クロック信号ＢＣＬＫの位相吸収速度を変化させるクロック生成部２とを備えている。【選択図】　　　図１
2004120673.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号の位相に、マスタクロック信号を分周した出力クロック信号の位相を同期化させるディジタル位相同期回路に於いて、
前記入力クロック信号と前記出力クロック信号との位相を比較する位相比較部と、
該位相比較部からの位相比較信号を基に分周制御を行う為のＩＮＣ／ＤＥＣ要求信号を出力する位相比較結果検出部と、
該位相比較結果検出部からの前記ＩＮＣ／ＤＥＣ要求信号を基に前記入力クロック信号と前記出力クロック信号との位相差を算出し、該位相差に応じた動作率データを出力する動作率算出部と、
前記位相比較結果検出部からの前記ＩＮＣ／ＤＥＣ要求信号に従って前記マスタクロック信号の分周制御を行い、前記動作率算出部からの前記動作率データに従って前記ＩＮＣ／ＤＥＣ要求信号をマスクして前記出力クロック信号の位相吸収速度を変化させるクロック生成部と
を備えたことを特徴とするディジタル位相同期回路。
【請求項２】
前記位相比較結果検出部は、前記位相比較部からの前記入力クロック信号と前記出力クロック信号との排他的論理和出力信号に相当する位相比較信号のハイレベルの期間にアップカウントし、ローレベルの期間にダウンカウントするアップダウンカウンタと、設定した最小カウント値を検出してＤＥＣ要求信号を出力し、設定した最大カウント値を検出してＩＮＣ要求信号を出力する検出部とを有することを特徴とする請求項１記載のディジタル位相同期回路。
【請求項３】
前記動作率算出部は、前記位相比較結果検出部からの前記ＩＮＣ／ＤＥＣ要求信号を基にアップカウント又はダウンカウントして、カウント値を算出位相差データとする位相差算出カウンタと、前記算出位相差データと動作率データとを対応させて格納したテーブルにより前記算出位相差データに従った動作率データを出力する位相吸収動作率決定部とを有することを特徴とする請求項１記載のディジタル位相同期回路。
【請求項４】
前記動作率算出部は、前記位相差算出カウンタを短い時間間隔でサンプリングして求めたカウント値を所定時間間隔毎に積算して算出位相差データとする構成を有することを特徴とする請求項１又は３記載のディジタル位相同期回路。
【請求項５】
入力クロック信号の位相にマスタクロック信号を分周した信号を同期化させるディジタル位相同期回路に於いて、
前記入力クロック信号と前記出力クロック信号との位相を比較する位相比較部と、
該位相比較部に於ける比較結果により、前記入力クロック信号の位相に対して前記出力クロック信号の位相が進んでいる場合には、前記分周に於ける分周数を上げる方向に制御する信号を出力し、前記入力クロック信号の位相に対して前記出力クロック信号の位相が遅れている場合には、前記分周に於ける分周数を下げる方向に制御する信号を出力する位相比較結果検出部と、
前記入力クロック信号とマスタクロック信号との位相差に応じて前記分周数を制御する信号を間引く率を制御して位相差に応じて位相吸収速度を変更する制御手段と
を備えたことを特徴とするディジタル位相同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バースト的に入力されるクロック信号に対しても、位相同期したクロック信号を出力し、且つ所望の位相吸収特性とすることができるディジタル位相同期回路に関する。
【０００２】
【従来の技術】
ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｉｇｉｔａｌ　Ｈｉｅｒａｒｃｈｙ）方式に於いては、ＳＴＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｐｏｒｔ　Ｍｏｄｕｌｅ）−１（１５５Ｍｂｐｓ）を基本フレーム構成とし、例えば、ＳＴＭ−０は５１Ｍｂｐｓ、ＳＴＭ−４は６２２Ｍｂｐｓ、ＳＴＭ−１６は２．４Ｇｂｐｓのビットレートのフレーム構成とするものである。
【０００３】
又ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｏｐｔｉｃａｌ　Ｎｅｔｗｏｒｋ）方式は、前述のＳＤＨ方式と類似したものであり、両方の方式に於けるフレーム構成は、オーバーヘッドとペイロードとからなり、例えば、コンテナＣ−Ｎ（Ｎ−２，３，４，１１，１２）データにパスオーバヘッドを付加してバーチャルコンテナＶＣ−Ｎとし、ペイロードにマッピングして伝送する。この場合、例えば、コンテナＣ−１１は、１．５４４Ｍｂｐｓ、Ｃ−１２は２．０４８Ｍｂｐｓ、Ｃ−２は６．３１２Ｍｂｐｓのビットレートである。
【０００４】
コンテナＣ−Ｎをペイロードからデマッピングする場合、ポインタによって先頭位置を識別し、バイト多重されたコンテナＣ−Ｎを抽出することになる。この抽出されたＣ−Ｎデータは、例えば、メモリに書込み、この時の書込クロック信号に位相同期した読出クロック信号によってメモリから読出すものである。
【０００５】
図１１はＣ−Ｎデータのデマッピング説明図であり、５１はＣ−Ｎデマッピング部、５２はメモリ、５３は位相比較部、５４はＤＰＬＬ（Ｄｉｇｉｔａｌ　Ｐｈａｓｅ　Ｌｏｏｋｅｄ　Ｌｏｏｐ）部、即ち、ディジタル位相同期回路を示す。Ｃ−Ｎデマッピング部５１に、システムクロック信号に同期した受信ＳＤＨフレームを入力し、システムクロック信号に従って、且つポインタ値を用いて、ＳＤＨフレームのペイロードから所望のＣ−Ｎデータをデマッピングしてメモリ５２に入力する。このデマッピングしたＣ−Ｎデータに同期した書込クロック信号ＷＣＬＫにより、Ｃ−Ｎデータをメモリ５２に書込むものである。
【０００６】
又マスタクロック信号をＤＰＬＬ部５４に入力して読出クロック信号ＲＣＬＫを出力する。この読出クロック信号ＲＣＬＫと書込クロック信号ＷＣＬＫとを位相比較部５３に於いて位相比較し、位相比較信号をＤＰＬＬ部５４に入力して、読出クロック信号ＲＣＬＫの位相を書込クロック信号ＷＣＬＫに同期化させる。この読出クロック信号ＲＣＬＫによってメモリ５２から連続的に読出したＣ−Ｎデータを後段の回路に転送し、その時の読出クロック信号ＲＣＬＫを後段の回路にクロック信号として転送する。
【０００７】
ＤＰＬＬ部５４は、位相比較部５３からの書込クロック信号ＷＣＬＫに対する読出クロック信号ＲＣＬＫの位相が進みか遅れかを示す位相比較信号に従って、マスタクロック信号の１パルス分の抜取り又は挿入を行い、或いはマスタクロック信号を分周する分周比を切替えて、読出クロック信号ＲＣＬＫの位相を、書込クロック信号ＷＣＬＫの位相に同期化させる構成を有するものである。
【０００８】
この場合のＣ−Ｎデマッピング部５１からのＣ−Ｎデータは、ＳＤＨフレームのペイロードからバイト単位で抽出されたものであるから、書込クロック信号ＷＣＬＫも、バイト単位のＣ−Ｎデータに同期したものとなる。位相比較部５３は、連続した読出クロック信号ＲＣＬＫとバースト的な書込クロック信号ＷＣＬＫとの位相比較を行うもので、例えば、排他的論理和回路により構成することができる。この位相比較部５３からの位相比較信号をＤＰＬＬ部５４に入力し、マスタクロック信号を分周して読出クロック信号ＲＣＬＫとする時の分周比の切替え又はマスタクロック信号の１パルス分の挿入，抜取りにより、読出クロック信号ＲＣＬＫを書込クロック信号ＷＣＬＫの位相に同期化させる。
【０００９】
例えば、書込クロック信号ＷＣＬＫと読出クロック信号ＲＣＬＫとの排他的論理和出力信号を位相比較信号とすると、ＤＰＬＬ部５４に於いては、位相比較信号のハイレベルの期間にアップカウントし、ローレベルの期間にダウンカウントするアップダウンカウンタを設け、そのカウント値が所定値に達した時に、マスタクロック信号の１パルス分の挿入，抜取りによって分周出力の読出クロック信号ＲＣＬＫの位相を制御する。この場合のアップダウンカウンタは、位相同期ループのローパスフィルタの機能を有することになる。
【００１０】
又入力クロック信号に位相同期した出力クロック信号を得る為のＤＰＬＬ回路に於いて、入力クロック信号と出力クロック信号との位相を比較し、前述のように、アップダウンカウンタによりカウントして、位相制御の為のパルスの挿入又は抜取りを行って、入力クロック信号位相に出力クロック信号位相を同期化させる場合に、位相の進み，遅れについての位相差の大きさを測定して、大小又は大中小に分類し、位相差が小の場合は、システムクロック信号の挿入又は抜取りを行って、システムクロック信号の１パルス分に相当する出力クロック信号位相を制御し、又位相差が大の場合は、システムクロック信号を分周した信号の挿入又は抜取りを行って、システムクロック信号の複数パルス分に相当する出力クロック信号位相を制御して、高速位相引込みと、位相引込みを行った後のジッタ抑圧とを行う構成が知られている（例えば、特許文献１参照）。
【００１１】
又ＰＯＮ（Ｐａｓｓｉｖｅ　Ｏｐｔｉｃａｌ　Ｎｅｔｗｏｒｋ）システムに於いて、複数の子局から親局に送信するそれぞれのタイミングを予め設定したとしても、親局で受信する各子局からの信号の受信タイミング間隔は不確定なものとなる。従って、親局に於いては、バースト的に子局からの信号を受信する場合と同様となる。その場合に、親局は各子局からの信号を受信識別する為のクロック信号をＤＰＬＬ回路を用いて生成し、このクロック信号より高速の高速クロック信号によって受信信号を複数のシフトレジスタによりそれぞれ異なる遅延時間となるように遅延させて、親局のクロック信号との位相を比較し、比較一致の遅延受信信号に対して、そのクロック信号を用いてデータ識別を行う構成のＤＰＬＬ回路が知られている（例えば、特許文献２参照）。
【００１２】
【特許文献１】
特開平６−５３８２１号公報
【特許文献２】
特開平７−８６９２６号公報
【００１３】
【発明が解決しようとする課題】
ディジタル位相同期回路（以下ＤＰＬＬ回路と略称する）は、入力クロック信号の位相に同期化した出力クロック信号を得るもので、入力クロック信号と出力クロック信号との位相の進み，遅れの位相比較結果をアップダウンカウンタによりカウントし、所定数に達した時に、マスタクロック信号の１パルス分の挿入又は抜取りを行い、更に、その場合の位相差の大きさを判定して、マスタクロック信号の挿入又は抜取りの等価的なパルス数を切替える前述の特許文献１に於いては、位相同期の高速引込みとジッタ抑圧とを可能とすることができる。
【００１４】
しかし、ＳＤＨフレームのペイロードからデマッピングしたＣ−Ｎデータの処理の為のＤＰＬＬ回路に於いては、入力されるＣ−Ｎデータがバースト的となり、又ＳＤＨフレーム内のＣ−Ｎデータの位置は、フレーム毎に同一の場合、及び異なる場合がある。従って、デマッピングしたＣ−Ｎデータは、一定間隔で入力されない場合が発生する。このような場合でも、デマッピングしたＣ−Ｎデータに位相同期したクロック信号をＤＰＬＬ回路から出力することが必要である。
【００１５】
デマッピングしたＣ−Ｎデータは、バースト的に入力されるものであるから、例えば、前述の特許文献２に示すように、複数のシフトレジスタによりそれぞれシフトして、クロック信号と位相同期関係のシフトレジスタの出力データを用いる構成を適用することも考えられるが、複数のシフトレジスタを設けることによる回路規模の増大が問題となり、且つ入力されるデータの位相変化に追従させることが困難である問題がある。
【００１６】
更に、デマッピングしたＣ−Ｎデータを処理する為のＤＰＬＬ回路に於いては、所定のＭＴＩＥ（Ｍａｘｉｍｕｍ　Ｔｉｍｅ　Ｉｎｔｅｒｖａｌ　Ｅｒｒｏｒ；位相吸収特性）を満足する必要があるが、前述の特許文献１に示すように、位相差の大きさに従って、周期の短いパルス（マスタクロック信号）又は周期の長いパルス（分周出力信号）の挿入，抜取りを行うだけでは、前述のＭＴＩＥを満足することはできないものである。即ち、位相同期引込みを所望の特性に制御する構成を実現できないものであった。
【００１７】
本発明は、バースト的に入力されるクロック信号に対して、所望の動作特性で位相同期引込みを可能とするＤＰＬＬ回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明のディジタル位相同期回路は、図１を参照して説明すると、入力クロック信号ＡＣＬＫの位相に、マスタクロック信号ＭＣＬＫを分周した出力クロック信号ＢＣＬＫの位相を同期化させるディジタル位相同期回路であって、入力クロック信号ＡＣＬＫと出力クロック信号ＢＣＬＫとの位相を比較する位相比較部１と、この位相比較部１からの位相比較信号ＰＣをに応じた分周制御を行う為のＩＮＣ／ＤＥＣ要求信号を出力する位相比較結果検出部３と、この位相比較結果検出部３からのＩＮＣ／ＤＥＣ要求信号を基に、入力クロック信号ＡＣＬＫと出力クロック信号ＢＣＬＫとの位相差を算出し、この位相差を基に動作率データを出力する動作率算出部４と、位相比較結果検出部３からのＩＮＣ／ＤＥＣ要求信号に従って、マスタクロック信号ＭＣＬＫの分周制御を行い、動作率算出部４からの動作率データに従ってＩＮＣ／ＤＥＣ要求信号をマスクして、出力クロック信号ＢＣＬＫの位相吸収速度を変化させるクロック生成部２とを備えている。
【００１９】
又位相比較結果検出部３は、位相比較部１からの入力クロック信号ＡＣＬＫと出力クロック信号ＢＣＬＫとの排他的論理和出力信号に相当する位相比較信号ＰＣのハイレベルの期間にアップカウントし、ローレベルの期間にダウンカウントするアップダウンカウンタと、設定した最小カウント値を検出してＤＥＣ要求信号を出力し、設定した最大カウント値を検出してＩＮＣ要求信号を出力する検出部とを有するものである。
【００２０】
又動作率算出部４は、位相比較結果検出部３からのＩＮＣ／ＤＥＣ要求信号を基にアップカウント又はダウンカウントして、カウント値を算出位相差データとする位相差算出カウンタと、算出位相差データと動作率データとを対応させて格納したテーブルにより、算出位相差データに従った動作率データを出力する位相吸収動作率決定部とを有するものである。又位相差算出カウンタを短い時間間隔でサンプリングして求めたカウント値を所定時間間隔毎に積算して算出位相差データとする構成とすることができる。
【００２１】
又入力クロック信号ＡＣＬＫの位相にマスタクロック信号ＭＣＬＫを分周した信号ＢＣＬＫを同期化させるディジタル位相同期回路であって、入力クロック信号ＡＣＬＫと出力クロック信号ＢＣＬＫとの位相を比較する位相比較部１と、この位相比較部１に於ける比較結果により、入力クロック信号ＡＣＬＫの位相に対して出力クロック信号ＢＣＬＫの位相が進んでいる場合には、分周に於ける分周数を上げる方向に制御する信号を出力し、入力クロック信号ＡＣＬＫの位相に対して出力クロック信号ＢＣＬＫの位相が遅れている場合には、分周に於ける分周数を下げる方向に制御する信号を出力する位相比較結果検出部３と、入力クロック信号ＡＣＬＫとマスタクロック信号ＭＣＬＫとの位相差に応じて、分周数を制御する信号を間引く率を制御して位相差に応じて位相吸収速度を変更する制御手段とを備えている。
【００２２】
【発明の実施の形態】
図１は本発明の実施の形態の説明図であり、１は位相比較部、２はクロック生成部、３は位相比較結果検出部、４は動作率算出部、ＭＣＬＫはマスタクロック信号、ＡＣＬＫは入力クロック信号、ＢＣＬＫは出力クロック信号、ＰＣは位相比較信号、ＯＮ／ＯＦＦは位相吸収動作のオン／オフ信号を示す。
【００２３】
位相比較部１は、入力クロック信号ＡＣＬＫと出力クロック信号ＢＣＬＫとの位相を比較した位相比較信号ＰＣを位相比較結果検出部３に入力する。位相比較結果検出部３は、例えば、入力クロック信号ＡＣＬＫと出力クロック信号ＢＣＬＫとの排他的論理和出力信号を位相比較信号ＰＣとすると、アップダウンカウンタにより、位相比較信号ＰＣのハイレベルの期間にアップカウントし、ローレベルの期間にダウンカウントする。
【００２４】
従って、位相同引込みの状態又は入力クロック信号ＡＣＬＫがバースト的に入力される場合の休止期間に於いては、アップカウント数とダウンカウント数とがほぼ等しくなるが、入力クロック信号ＡＣＬＫに対して出力クロック信号ＢＣＬＫの位相が遅れの場合、アップカウントの回数が多くなって、所定数に達したことを検出部で検出すると、ＩＮＣ要求信号を出力する。又入力クロック信号ＡＣＬＫに対して出力クロック信号ＢＣＬＫの位相が進みの場合、ダウンカウントの回数が多くなって、所定数に達したことを検出部で検出すると、ＤＥＣ要求信号を出力する。即ち、位相比較信号ＰＣを基にＩＮＣ／ＤＥＣ要求信号を出力して、クロック生成部２と動作率算出部４とに入力する。
【００２５】
クロック生成部２は、マスタクロック信号ＭＣＬＫと、位相比較結果検出部３からのＩＮＣ／ＤＥＣ要求信号と、動作率算出部４からの動作率データと、この動作率データに従った位相吸収制御を実行するか又は停止するかを制御するオン／オフ信号ＯＮ／ＯＦＦとを入力し、マスタクロック信号ＭＣＬＫをカウントして分周した信号を出力クロック信号ＢＣＬＫとするものである。
【００２６】
その場合に、ＩＮＣ要求信号により、マスタクロック信号ＭＣＬＫをカウントして分周する為のカウント値を１パルス分多くカウントすることにより、出力クロック信号ＢＣＬＫの位相を１パルス分シフトして、入力クロック信号ＡＣＬＫの位相に近づけ、又ＤＥＣ要求信号によりカウント値を１パルス分少なくカウントすることにより、出力クロック信号ＢＣＬＫの位相を１パルス分シフトして、入力クロック信号ＡＣＬＫの位相に近づける。このＩＮＣ／ＤＥＣ要求信号を、動作率データに従ってマスクして、位相吸収特性を制御する。
【００２７】
動作率算出部４は、動作率データを設定しておき、入力クロック信号ＡＣＬＫと出力クロック信号ＢＣＬＫとの位相差の大きさを測定し、その位相差の大きさに従った動作率データを求め、その動作率データをクロック生成部２に入力する。この場合の位相差の大きさは、ＩＮＣ／ＤＥＣ要求信号を所定時間毎にカウントすることにより求めるものである。即ち、ＩＮＣ／ＤＥＣ要求信号をカウントし、算出単位時間毎のカウント値が大きいことは、入力クロック信号ＡＣＬＫの位相に対する出力クロック信号ＢＣＬＫの位相の進み／遅れが大きいことを示すことになり、従って、カウント値が位相差に比例したものとなる。そこで、このカウント値に対応した動作率データを求めるものである。
【００２８】
クロック生成部２は、この動作率データに従ってＩＮＣ／ＤＥＣ要求信号のマスク動作を行う。例えば、動作率１／１の場合は、ＩＮＣ／ＤＥＣ要求信号のマスクを行うことなく、分周カウンタに於けるＩＮＣ要求信号に従ったアップカウント又はＤＥＣ要求信号に従ったダウンカウントを行って、出力クロック信号ＢＣＬＫの位相を遅らせ又は進める。又動作率１／２の場合は、ＩＮＣ／ＤＥＣ要求信号を２回に１回マスクし、動作率３／４の場合は、ＩＮＣ／ＤＥＣ要求信号を４回に１回マスクし、他の３回は、ＩＮＣ／ＤＥＣ要求信号に従ったアップカウント又はダウンカウントの制御を行うものである。なお、オン／オフ信号ＯＮ／ＯＦＦをオンとした時に、前述の動作率データに従った位相吸収動作を行い、オフとした時には、ＩＮＣ／ＤＥＣ要求信号を総てマスクして、位相吸収動作を停止した状態とする。
【００２９】
従って、入力クロック信号ＡＣＬＫに対する出力クロック信号ＢＣＬＫの位相差が大きい時の高速位相同期引込みと、位相差が小さい時のジッタの低減とを図ることができると共に、動作率データによって位相吸収特性を満足する特性とすることができる。更にはワンダ低減が可能となる。
【００３０】
以下ＳＤＨフレームのペイロードからデマッピングしたＣ−Ｎデータの処理の為に適用できる図１に示すＤＰＬＬ回路について説明する。図２は図１に於ける位相比較結果検出部３の構成を示し、１１は同期化部、１２は３０８段のアップダウンカウンタ、１３はＭＩＮ値（０）検出部、１４はＭＡＸ値（３０８）検出部を示す。又同期化部１１は、位相比較信号ＰＣを４９．４０８ＭＨｚのマスタクロック信号ＭＣＬＫに同期化させて同期信号としてアップダウンカウンタ１２に入力する。又アップダウンカウンタ１２には、１．５４４ＭＨｚのＤＳ１クロック信号と、４９．４０８ＭＨｚのマスタクロック信号ＭＣＬＫとを入力する。ＤＳ１クロック信号は、ＰＣＭ方式に於ける１．５４４ＭＨｚのＤＳ−１信号又はコンテナＣ−１１データの１．５４４Ｍｂｐｓに対するクロック信号に相当する。
【００３１】
アップダウンカウンタ１２は、カウント値を、０〜３０８の中心値の１５４にロードして、マスタクロック信号ＭＣＬＫに同期化した位相比較信号ＰＣがハイレベルの時に、ＤＳ１クロック信号をアップカウントし、ローレベルの時にダウンカウントする。ＭＩＮ値（０）検出部１３は、アップダウンカウンタ１２のカウント値が最小値、この場合、ダウンカウントによりカウント値が０となったことを検出してＤＥＣ要求信号を出力し、アップダウンカウンタ１２に中心値の１５４のカウント値のロード要求を入力する。又ＭＡＸ値（３０８）検出部１４は、アップダウンカウンタ１２のカウントが最大値、この場合、アップカウントによりカウント値が３０８となったことを検出してＩＮＣ要求信号を出力し、アップダウンカウンタ１２に中心値の１５４のカウント値のロード要求を入力する。即ち、ＭＩＮ値（０）検出部１３と、ＭＡＸ値（３０８）検出部１４とは、設定した最小カウント値を検出してＤＥＣ要求信号を出力し、設定した最大カウント値を検出してＩＮＣ要求信号を出力する検出部に相当する。
【００３２】
図３は図１に於ける位相比較部１を排他的論理和回路により構成した場合の位相比較信号ＰＣの説明図であり、（Ａ）は通常状態、（Ｂ）は入力クロック信号に対して出力クロック信号が進み位相状態、（Ｃ）は反対の遅れ位相状態の一例を示す。又図１に於ける入力クロック信号ＡＣＬＫをａ、出力クロック信号ＢＣＬＫをｂ、位相比較信号ＰＣをｃとして示す。なお、矢印は、出力クロック信号ｂを基に、入力クロック信号ａが遅れた状態を（Ｂ）、進んだ状態を（Ｃ）として示している。
【００３３】
通常状態（Ａ）に於いては、入力クロック信号ａと出力クロック信号ｂとの位相が同期引込み状態で、位相比較信号ｃのハイレベルとローレベルとは同一間隔となる。従って、図２に於けるアップダウンカウンタ１２のアップカウント数とダウンカウント数とは同一となる。又通常状態（Ａ）から進み位相状態（Ｂ）になると、即ち、入力クロック信号ａの遅れの場合、位相比較信号ｃのハイレベルの期間は短くなる。従って、図２に於けるアップダウンカウンタ１２のダウンカウント数が多くなる。そして、アップダウンカウンタ１２のカウント値が最小値の０となると、ＭＩＮ値（０）検出部１３により検出してＤＥＣ要求信号を出力する。又通常状態から遅れ位相状態（Ｃ）になると、即ち、入力クロック信号ａの進みの場合、位相比較信号ｃのハイレベルの期間が長くなる。従って、図２に於けるアップダウンカウンタ１２のアップカウント数が多くなる。そして、アップダウンカウンタ１２のカウントが最大値の３０８となると、ＭＡＸ値（３０８）検出部１４により検出してＩＮＣ要求信号を出力する。
【００３４】
図４は位相比較結果検出部の動作説明図であり、（Ａ），（Ｂ），（Ｃ）は、図３の（Ａ），（Ｂ），（Ｃ）の状態に対応し、又ＭＣＬＫはマスタクロック信号、ＤＳ１ＣはＤＳ１クロック信号、ＰＣは位相比較信号、ＵＤはアップダウンカウンタ１２のカウント値、ＤＥＣ，ＩＮＣは、ＤＥＣ要求信号及びＩＮＣ要求信号を示す。
【００３５】
アップダウンカウンタ１２は、マスタクロック信号ＭＣＬＫに同期化した位相比較信号ＰＣのハイレベル期間にはＤＳＩクロック信号ＤＳ１Ｃをカウントアップし、ローベル期間にはＤＳＩクロック信号ＤＳ１Ｃをダウンカウントする。通常状態（Ａ）では、アップダウンカウンタ１２のカウント値ＵＤは、アップカウント数とダウンカウント数とがほぼ同数となるから、中心値の１５４の前後の値となる。
【００３６】
又進み位相状態（Ｂ）に於いては、位相比較信号ＰＣのローベルの期間がハイレベルの期間より長くなり、ダウンカウントの回数が多くなる。そして、アップダウンカウンタ１２のカウント値ＵＤが０となると、ＭＩＮ値（０）検出部１３からＤＥＣ要求信号を出力する。そして、ロード要求によってアップダウンカウンタ１２のカウント値ＵＤは、中心値の１５４にロードされる。
【００３７】
又遅れ位相状態（Ｃ）に於いては、位相比較信号ＰＣのハイレベルの期間がローレベルの期間より長くなり、アップカウントの回数が多くなる。そして、アップダウンカウンタ１２のカウント値ＵＤが３０８となると、ＭＡＸ値（３０８）検出部１４からＩＮＣ要求信号を出力する。そして、ロード要求によってアップダウンカウンタ１２のカウント値ＵＤは、中心値の１５４にロードされる。
【００３８】
図５は動作率算出部の説明図であり、図１に於ける動作率算出部４の構成を示し、２１はＩＮＣ／ＤＥＣ入力微分回路、２２はサンプリングタイミング生成部、２３は１２８段の位相差算出カウンタ、２４は位相吸収動作率決定部を示す。４９．４０８ＭＨｚのマスタクロック信号ＭＣＬＫを、ＩＮＣ／ＤＥＣ入力微分回路２１とサンプリングタイミング生成部２２と位相差算出カウンタ２３とに入力し、サンプリングタイミング生成部２２に於いて２ｍｓ周期のサンプリングタイミング信号を生成し、位相差算出カウンタ２３に入力する。
【００３９】
又ＩＮＣ／ＤＥＣ入力微分回路２１は、ＩＮＣ要求信号とＤＥＣ要求信号とをマスタクロック信号ＭＣＬＫによって微分し、そのＩＮＣ微分信号とＤＥＣ微分信号とを位相差算出カウンタ２３に入力する。位相差算出カウンタ２３は、ＩＮＣ微分信号により＋１のアップカウント、ＤＥＣ微分信号により−１のダウンカウントを行う。この位相差算出カウンタ２３のカウント値を、２ｍｓ周期のサンプリングタイミング信号によってラッチし、前の３回分のカウント値と積算して位相差を算出する。即ち、２ｍｓ毎のカウント値を４回分積算して算出位相差データとする。
【００４０】この場合、２ｍｓ周期で積算カウント値を更新して算出位相差データとすることになり、８ｍｓ間隔のカウント値が位相差を示すものとなるが、この８ｍｓ間隔で算出位相差データとすると、動作率の更新間隔が長くなる。しかし、２ｍｓ周期でカウント値を更新しているものであるから、動作率の更新間隔も２ｍｓ周期で行うことが可能になる。従って、８ｍｓ周期で動作率の更新を行う場合に比較して円滑な動作率の更新が可能となる。それによって、位相吸収特性の安定化を図ることができる。
【００４１】
位相吸収動作率決定部２４は、位相差毎の動作率設定データを基に、算出位相差データに従った動作率を、算出動作率データとして、図１に於けるクロック生成部３に入力する。この動作率は、位相差が大きい場合に動作率を大きくして位相吸収動作を高速化し、位相差が小さい場合に動作率を小さくして位相吸収動作を低速としてジッタ抑圧を行い、位相差が大きい場合から小さい場合に移行する過程では、所望の位相吸収特性が得られるように動作率を設定する。
【００４２】
図６は動作率設定データの説明図であり、ビット数で示す位相差と、動作率１／１，３／４，１／２，１／４とを対応させたテーブルとすることができる。即ち、位相吸収動作率決定部２４を、図６に示す内容のテーブルとし、算出位相差データをビット数で表すことにより、算出動作率データを求めることができる。なお、プロセッサの演算処理機能を用いることにより、予め設定した動作率データ算出プログラムに従って、位相差算出カウンタ２３からの算出位相差データを基に、算出処理することも可能である。
【００４３】
前述のテーブルに於いては、例えば、位相差が３６〜５０ビットに相当する場合に、動作率を１／１とする。この動作率１／１は、ＩＮＣ／ＤＥＣ要求信号に従った動作を行うものである。又位相差が例えば１〜５ビットに相当する場合に、動作率を１／２とする。この動作率１／２は、ＩＮＣ／ＤＥＣ要求信号の２回に１回動作を行うものである。又位相差が例えば２７〜３５ビットに相当する場合に、動作率を３／４とする。この動作率３／４は、ＩＮＣ／ＤＥＣ要求信号の４回に３回動作を行うものである。又例えば位相差が６ビットに相当する場合に、動作率を１／４とする。この動作率１／４は、ＩＮＣ／ＤＥＣ要求信号の４回に１回動作を行うことを示す。
【００４４】
図７は動作率とＩＮＣ／ＤＥＣ要求信号のマスクとの説明図であり、動作率１／１の場合、入力ＩＮＣ／ＤＥＣ要求信号は、マスクされることなく、クロック生成部２に於ける位相制御動作を行い、動作率１／２の場合、入力ＩＮＣ／ＤＥＣ要求信号は、２回に１回、点線で示すようにマスクすることにより、２回に１回の位相制御動作を行うことになる。又動作率１／４の場合、入力ＩＮＣ／ＤＥＣ要求信号は、４回に３回、点線で示すようにマスクすることにより、４回に１回の位相制御動作を行うことになる。又動作率３／４の場合、入力ＩＮＣ／ＤＥＣ要求信号は、４回に１回、点線で示すようにマスクすることにより、４回に３回の位相制御動作を行うことになる。
【００４５】
図８はクロック生成部の説明図であり、図１に於けるクロック生成部３の構成を示し、３１はＩＮＣ／ＤＥＣ微分回路、３２はＩＮＣ／ＤＥＣ要求マスク処理部、３３はマスタクロック分周部を示す。ＩＮＣ／ＤＥＣ要求微分回路３１は、位相比較結果検出部３からのＩＮＣ要求信号又はＤＥＣ要求信号を、４９．４０８ＭＨｚのマスタクロック信号ＭＣＬＫに同期して、マスタクロック信号ＭＣＬＫのパルス幅のＩＮＣ要求信号又はＤＥＣ要求信号を、ＩＮＣ微分信号又はＤＥＣ微分信号として、ＩＮＣ／ＤＥＣ要求マスク処理部３２に入力する。
【００４６】
このＩＮＣ／ＤＥＣ要求マスク処理部３２と、位相吸収動作率決定部２４（図５参照）とにより、入力クロック信号ＡＣＬＫと出力クロック信号ＢＣＬＫとの位相差に応じて、分周数を制御する信号を間引く率を制御して、位相差に応じて位相吸収速度を変更する制御手段を構成している。又ＩＮＣ／ＤＥＣ要求マスク処理回路３２は、動作率データに従った位相吸収制御を実行するか又は停止するかを制御するオン／オフ信号ＯＮ／ＯＦＦと、算出動作率データと、ＩＮＣ微分信号と、ＤＥＣ微分信号と、マスタクロック信号ＭＣＬＫとを入力し、位相吸収動作を実行する場合は、動作率データに従って、ＩＮＣ微分信号又はＤＥＣ微分信号をマスクし、その結果のＩＮＣ信号又はＤＥＣ信号をマスタクロック分周部３３に入力して、マスタクロック信号ＭＣＬＫの１パルス分の挿入，抜取りを行って、ＤＳ１クロック信号（１．５４４ＭＨｚ）を出力する。
【００４７】
図９はクロック生成部の動作説明図であり、ＭＣＬＫはマスタクロック信号、ＤＣはマスタクロック分周部３３の３２分周する構成のカウンタとした時のカウント値、ＤＳ１ＣはＤＳ１クロック信号、ＩＮＣはＩＮＣ要求信号、ＤＥＣはＤＥＣ要求信号を示す。（Ａ）は、マスタクロック信号ＭＣＬＫをマスタクロック分周部３３により３２分周して、ＤＳ１クロック信号ＤＳ１Ｃを生成している状態を示す。
【００４８】
この状態で、（Ｂ）に示すように、ＤＥＣ要求信号が入力されると、マスタクロック分周部３３を構成するカウンタのカウント値ＤＣは、（ａ）に示すように、マスタクロックＭＣＬＫを１パルス分抜取った状態とする。それにより、マスタクロック信号ＭＣＬＫを３１分周することに相当し、ＤＳ１クロック信号ＤＳ１Ｃの位相を遅らせる。又（Ｃ）に示すように、ＩＮＣ要求信号が入力されると、マスタクロック分周部３３を構成するカウンタのカウント値ＤＣは、（ｂ）に示すように、マスタクロック信号ＭＣＬＫを１パルス分余分にカウントした状態とする。それにより、マスタクロック信号ＭＣＬＫを３３分周することになり、ＤＳ１クロック信号ＤＳ１Ｃの位相が進むことになる。
【００４９】
従って、４９．４０８ＭＨｚのマスタクロック信号ＭＣＬＫの分周を制御して、１．５４４ＭＨｚのＤＳ１クロック信号ＤＳ１Ｃを、入力クロック信号との位相差が大きい場合は、動作率を例えば１／１として、位相吸収特性を高速化し、位相差が小さい場合は、動作率を例えば１／２として、位相吸収特性を低速化し、その間の位相差の場合は、所望の位相吸収特性となるように動作率を設定することにより、位相同期引込みの高速化と、定常時のジッタの低減並びにワンダの低減を図ることができる。
【００５０】
図１０はＭＴＩＥ特性説明図であり、（Ａ），（Ｂ）の横軸は測定時間（ｓ）、縦軸はＭＴＩＥ（ｎｓ）を示し、Ａ１，Ｂ１は、ＳＤＨフレームからＣ−Ｎデータのデマッピング処理に於いて要求されるＭＴＩＥ規格による特性曲線、Ａ１は従来のＤＰＬＬ回路の測定ＭＴＩＥ特性曲線、Ｂ２は本発明の実施の形態のＤＰＬＬ回路の測定ＭＴＩＥ特性曲線を示す。
【００５１】
即ち、従来のＤＰＬＬ回路は、動作率設定を行わないものであるから、規格オーバーとして示す部分に於いて、ＭＴＩＥ規格を満足することができなかった。これに対して、本発明の実施の形態によると、位相差の大きさに従った動作率の設定により、位相吸収特性を位相差に応じて変更することにより、曲線Ｂ２に示すように、ＭＴＩＥ規格を満足することができた。なお、このＭＴＩＥ規格が変更になった場合、その変更後のＭＴＩＥ規格に従った動作率データを設定することにより、そのＭＴＩＥ規格を満足する特性のＤＰＬＬ回路を提供することができる。
【００５２】
本発明は、前述の各実施の形態にのみ限定されるものではなく、種々付加変更することが可能であり、例えば、図１１に示すように、デマッピングしたＣ−Ｎデータをメモリに書込クロック信号に従って書込み、この書込クロック信号に位相同期した読出クロック信号により読出す場合の読出クロック信号を得る為のＤＰＬＬ回路に適用可能であることは勿論のこと、書込クロック信号のように、バースト的に入力されるクロック信号に位相同期し、連続的なクロック信号を得る場合のＤＰＬＬ回路としても適用可能である。
【００５３】
【発明の効果】
以上説明したように、本発明は、入力クロック信号ＡＣＬＫと出力クロック信号ＢＣＬＫとの位相を位相比較部１により比較し、位相比較信号ＰＣを基に分周制御を行う為のＩＮＣ／ＤＥＣ要求信号を出力する位相比較結果検出部３と、この位相比較結果検出部３からのＩＮＣ／ＤＥＣ要求信号を基に、入力クロック信号ＡＣＫＪと出力クロック信号ＢＣＬＫとの位相差を算出して、この位相差に対応した動作率データを出力する動作率算出部４と、位相比較結果検出部３からのＩＮＣ／ＤＥＣ要求信号に従って、マスタクロック信号ＭＣＬＫの分周制御を行い、動作率算出部４からの動作率データに従ってＩＮＣ／ＤＥＣ要求信号をマスクして、出力クロック信号ＢＣＬＫの位相吸収速度を変化させるクロック生成部２を備えており、位相差が大きい場合は動作率を大きくして、高速位相吸収特性とし、位相差が小さい場合は動作率を小さくして、ジッタ抑圧を可能とし、位相差が大きい状態から小さい状態に移行する過程では、所望の位相吸収特性となるように動作率を設定することにより、バースト的な入力クロック信号に対しても、それに位相同期した出力クロック信号を得ることができる利点がある。
【図面の簡単な説明】
【図１】本発明の実施の形態の説明図である。
【図２】位相比較結果検出部の説明図である。
【図３】位相比較信号の説明図である。
【図４】位相比較結果検出部の動作説明図である。
【図５】動作率算出部の説明図である。
【図６】動作率設定データの説明図である。
【図７】動作率とＩＮＣ／ＤＥＣ要求信号のマスクとの説明図である。
【図８】クロック生成部の説明図である。
【図９】クロック生成部の動作説明図である。
【図１０】ＭＴＩＥ特性説明図である。
【図１１】Ｃ−Ｎデータのデマッピング説明図である。
【符号の説明】
１　位相比較部
２　クロック生成部
３　位相比較結果検出部
４　動作率算出部
ＡＣＬＫ　入力クロック信号
ＢＣＬＫ　出力クロック信号
ＭＣＬＫ　マスタクロック信号
ＰＣ　位相比較信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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