【手続補正書】
【提出日】平成15年12月22日(2003.12.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された素子分離膜によって画定された素子領域と、
前記素子領域上に形成された第１の配線と、
前記第１の配線の上面及び側面を覆う絶縁膜と、
前記絶縁膜が形成された前記半導体基板上に形成され、前記素子領域を含む領域に開口部が形成された層間絶縁膜と、
前記層間絶縁膜及び／又は前記絶縁膜上に延在して形成され、前記素子領域に接続された第２の配線と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記素子領域上に複数の前記第１の配線が延在し、
前記第２の配線は、前記第１の配線間の前記素子領域に接続されている
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記絶縁膜と前記層間絶縁膜とはほぼ等しい高さを有し、前記第２の配線は、前記層間絶縁膜及び／又は前記絶縁膜の間に埋め込まれている
ことを特徴とする半導体装置。
【請求項４】
下地基板上に、上面が第１の絶縁膜に覆われた第１の配線を形成する第１の配線形成工程と、
前記第１の配線が形成された前記下地基板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、
前記第２の絶縁膜をストッパとして前記第３の絶縁膜をエッチングし、前記第１の配線が形成された領域を含む第１の領域に、前記第１の配線の両側の領域に跨る開口部を形成する開口部形成工程と、
前記開口部内の前記第２の絶縁膜をエッチングし、前記第１の配線の側壁に前記第２の絶縁膜よりなるサイドウォールを形成するとともに、前記下地基板に接続されるコンタクトホールを前記第１の配線に整合して形成するコンタクトホール形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記絶縁膜堆積工程の後に、前記第３の絶縁膜表面を後退させ、前記第１の配線上の前記第２の絶縁膜の一部を露出させる絶縁膜除去工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記コンタクトホール形成工程の後に、前記開口部に埋め込まれ、前記下地基板に接続された第２の配線を形成する第２の配線形成工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第２の配線形成工程では、前記下地基板の電気伝導に寄与する不純物を含む第２の配線を形成し、前記第２の配線からの拡散により、前記下地基板に前記不純物をドープする
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項４乃至７のいずれかに記載の半導体装置の製造方法において、
前記配線形成工程の前に、
前記下地基板に素子分離膜を形成する素子分離膜形成工程と、
前記素子分離膜によって画定された素子領域の表面が、前記素子分離膜とほぼ等しい高さになるまで前記素子分離膜を除去する素子分離膜除去工程とを更に有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項４乃至７のいずれかに記載の半導体装置の製造方法において、
前記配線形成工程の前に、
前記下地基板に素子分離膜を形成する素子分離膜形成工程と、
前記素子分離膜が形成された前記下地基板上に第１の導電膜を堆積する第１の導電膜堆積工程と、
前記第１の導電膜が形成された前記下地基板の表面を、前記素子分離膜が露出するまで研磨し、前記素子分離膜によって画定された素子領域に前記第１の導電膜を埋め込んで平坦化する導電膜埋め込み工程とを更に有し、
前記第１の配線形成工程では、前記第１の配線の下に形成された前記第１の導電膜を、前記第１の配線とほぼ等しいパターンに加工する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項５乃至７のいずれかに記載の半導体装置の製造方法において、
前記第１の配線形成工程の前に、前記下地基板に素子分離膜を形成する素子分離工程を更に有し、
前記第１の配線形成工程では、前記素子分離膜によって画定された素子領域上及び前記素子分離膜上に前記第１の配線を形成し、
前記絶縁膜除去工程では、前記素子領域の前記第１の配線上に形成された前記第２の絶縁膜が露出するまで後退させる
ことを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板上に素子分離膜を形成し、第１の方向に延在し、千鳥配列された複数の素子領域を画定する素子分離膜形成工程と、
上面が第１の絶縁膜で覆われたワード線であって、前記第１の方向と交わる第２の方向に延在する複数のワード線を、前記素子領域上にそれぞれ２本づつ延在するように形成するワード線形成工程と、
前記ワード線が形成された前記半導体基板上に、第２の絶縁膜を堆積する絶縁膜堆積工程と、
前記第２の絶縁膜上に、前記第１の方向に延在する前記素子領域間の領域であって、前記素子領域の一つに交差する前記２本のワード線の外側に隣接するワード線間の領域を覆うレジストパターンを、前記素子領域の一つの一方の側に形成するレジストパターン形成工程と、
前記レジストパターンをマスクとして前記第２の絶縁膜をエッチングし、前記２本のワード線間の前記素子領域の一つから前記素子領域の他方の側に延びる第１の開口部と、隣接して設けられ、互いに異なる前記素子領域に交差する前記ワード線間の前記素子領域上に開口された第２の開口部とを形成する開口部形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１の開口部及び前記第２の開口部内の前記第１の絶縁膜をエッチングし、前記ワード線の側壁に前記第１の絶縁膜よりなるサイドウォールを形成するとともに、前記半導体基板に接続されるコンタクトホールを前記ワード線に整合して形成するコンタクトホール形成工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板上に素子分離膜を形成し、第１の方向に延在し、千鳥配列された複数の素子領域を画定する素子分離膜形成工程と、
上面が第１の絶縁膜で覆われたワード線であって、前記第１の方向と交わる第２の方向に延在する複数のワード線を、前記素子領域上にそれぞれ２本づつ延在するように形成するワード線形成工程と、
前記ワード線が形成された前記半導体基板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、
前記第３の絶縁膜を平坦化する平坦化工程と、
平坦化した前記第３の絶縁膜上に、前記第１の方向に延在する前記素子領域間の領域であって、前記素子領域の一つに交差する前記２本のワード線の外側に隣接するワード線間の領域を覆うレジストパターンを、前記素子領域の一つの一方の側に形成するレジストパターン形成工程と、
前記レジストパターンをマスクとして前記第３の絶縁膜をエッチングし、前記素子領域の一つに交差する前記２本のワード線間の前記素子領域から前記素子領域の他方の側に延びる第１の開口部と、隣接して設けられ、互いに異なる前記素子領域に交差する前記ワード線間の前記素子領域上に開口された第２の開口部とを形成する開口部形成工程と、
前記第１の開口部及び前記第２の開口部内の前記第２の絶縁膜をエッチングし、前記ワード線の側壁に前記第２の絶縁膜よりなるサイドウォールを形成するとともに、前記半導体基板に接続されるコンタクトホールを前記ワード線に整合して形成するコンタクトホール形成工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板上に、第１の方向に延在する複数のワード線を形成するワード線形成工程と、
前記ワード線が形成された前記半導体基板上に、上面が第１の絶縁膜で覆われたビット線であって、第１の方向と交わる第２の方向に延在する複数のビット線を形成するビット線形成工程と、
前記ビット線が形成された半導体基板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、
前記第３の絶縁膜の表面を平坦化する平坦化工程と、
平坦化した前記第３の絶縁膜上に、前記ワード線間の領域を交互に覆うストライプ状のレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをマスクとして前記第３の絶縁膜をエッチングし、前記ビット線間の領域に複数の開口部を形成する開口部形成工程と、
前記開口部内の前記第２の絶縁膜をエッチングし、前記ビット線の側壁に第２の絶縁膜よりなるサイドウォールを形成するとともに、前記半導体基板に接続されるコンタクトホールを前記ビット線に整合して開口するコンタクトホール形成工程と
を有することを特徴とする半導体装置の製造方法。