(57)【要約】【課題】１回のイレース／プログラムアクセス時間を短くする。【解決手段】複数の不揮発性メモリ素子によって構成されたメモリセルアレイを有する不揮発性半導体記憶装置に用いられる電圧発生回路は、電源電圧を昇圧して、プログラムモードまたはイレースモードに応じた第１の昇圧電圧を出力する第１の昇圧部と、ベリファイモードに応じた第１の昇圧電圧と異なる第２の昇圧電圧を出力する第２の昇圧部と、を少なくとも有する昇圧回路を備える。また、不揮発性メモリ素子の動作を制御するための制御電圧として、少なくとも、プログラムモードにおいて、第１の昇圧電圧に基づいてプログラムモードに対応する電圧を生成し、イレースモードにおいて、第１の昇圧電圧に基づいてイレースモードに対応する電圧を生成し、ベリファイモードにおいて、第２の昇圧電圧に基づいてベリファイモードに対応する電圧を生成する制御電圧生成回路を備える。【選択図】　　　　図２
2004103153.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリ素子によって構成されたメモリセルアレイを有する不揮発性半導体記憶装置に用いられる電圧発生回路であって、
前記不揮発性半導体記憶装置は、動作モードとして、前記不揮発性メモリ素子に対して書き込みを行うプログラムモードと、消去を行うイレースモードと、前記書き込みまたは消去の状態を確認するために読み出しを行うベリファイモードと、前記不揮発性メモリ素子からの読み出しを行うリードモードと、を有しており、
電源電圧を昇圧して、前記プログラムモードまたはイレースモードに応じた第１の昇圧電圧を出力する第１の昇圧部と、前記ベリファイモードに応じた前記第１の昇圧電圧と異なる第２の昇圧電圧を出力する第２の昇圧部と、を少なくとも有する昇圧回路と、
前記不揮発性メモリ素子の動作を制御するための制御電圧として、少なくとも、前記プログラムモードにおいて、前記第１の昇圧電圧に基づいて前記プログラムモードに対応する電圧を生成し、前記イレースモードにおいて、前記第１の昇圧電圧に基づいて前記イレースモードに対応する電圧を生成し、前記ベリファイモードにおいて、前記第２の昇圧電圧に基づいて前記ベリファイモードに対応する電圧を生成する制御電圧生成回路と、
を備えることを特徴とする電圧発生回路。
【請求項２】
請求項１記載の電圧発生回路であって、
前記第１および第２の昇圧部は、それぞれ、
発振動作を行って、クロック信号を出力する発振回路と、
前記発振回路からの前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えることを特徴とする電圧発生回路。
【請求項３】
請求項１記載の電圧発生回路であって、
前記昇圧回路は、さらに、電源電圧を昇圧して、前記リードモードに応じた第３の昇圧電圧を出力する第３の昇圧部を備えており、
前記制御電圧生成回路は、前記リードモードにおいて、前記第３の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成することを特徴とする電圧発生回路。
【請求項４】
請求項３記載の電圧発生回路であって、
前記第１ないし第３の昇圧部は、それぞれ、
発振動作を行って、クロック信号を出力する発振回路と、
前記発振回路からの前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えることを特徴とする電圧発生回路。
【請求項５】
請求項１記載の電圧発生回路であって、
前記制御電圧生成回路は、前記リードモードにおいて、前記第２の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成することを特徴とする電圧発生回路。
【請求項６】
請求項１記載の電圧発生回路であって、
前記第１の昇圧部は、前記プログラムモードまたはイレースモードにおいて前記第１の昇圧電圧を出力し、前記リードモードにおいて前記第３の昇圧電圧を出力し、
前記制御電圧生成回路は、前記リードモードにおいて、前記第３の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成することを特徴とする電圧発生回路。
【請求項７】
請求項６記載の電圧発生回路であって、
前記第１および第２の昇圧部は、それぞれ、
発振動作を行って、クロック信号を出力する発振回路と、
前記発振回路からの前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えることを特徴とする電圧発生回路。
【請求項８】
請求項１記載の電圧発生回路であって、
前記電圧発生回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、１つのワードゲートと、２つのコントロールゲートによって制御されるツインメモリセルを構成していることを特徴とする電圧発生回路。
【請求項９】
請求項１記載の電圧発生回路であって、
前記電圧発生回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から成り、電荷のトラップサイトとして機能するＯＮＯ膜を備えることを特徴とする電圧発生回路。
【請求項１０】
請求項１記載の電圧発生回路を備えた不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に用いられる電圧発生回路に関し、特に、電源電圧を昇圧して動作モードに応じた昇圧電圧を出力する昇圧回路を有する電圧発生回路に関するものである。
【０００２】
【背景技術】
半導体記憶装置においては、一般的に、メモリセルがマトリクス状に配列されて構成されるメモリセルアレイに対して、行方向と列方向のアドレスを指定することで、各メモリセルに対するリード（読み出し）、プログラム（書き込み）、イレース（消去）等を行うようになっている。
【０００３】
各メモリセルに接続された行方向の信号線と列方向の信号線とに印加する電圧を制御することで、特定のメモリセルにアクセスしてリード、プログラム及びイレースのうち所定の動作をすることが可能である。即ち、所定のメモリセルを選択するためには、他のメモリセルに印加する電圧とは異なる電圧を電源電圧から発生させて印加させればよい。
【０００４】
ところで、近年、電気的な消去が可能で不揮発性を有する不揮発性半導体記憶装置として、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは−ｓｕｂｓｔｒａｔｅ）型が開発されている。このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Ｙ．Ｈａｙａｓｈｉ，ｅｔ　ａｌ，２０００　Ｓｙｍｐｏｓｉｕｍｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　ｐ．１２２−ｐ．１２３）に詳述されているように、各メモリセルがそれぞれ２つのメモリ素子を有する。
【０００５】
この文献にも記載されているように、このようなＭＯＮＯＳ型不揮発性半導体記憶装置の各メモリ素子に対して、各メモリセルの数に応じた信号線（制御線）でアクセスするためには、各信号線（制御線）に応じた複数種類の電圧値を制御電圧として与える必要がある。しかも、メモリ素子に対する各動作（リード、プログラム、イレースおよびスタンバイ等）モード毎に、その動作モードに応じた種々の制御電圧を与える必要がある。
【０００６】
このような制御電圧は、電圧発生回路によって発生される。一般に、電圧発生回路は、電源電圧を各動作モードに応じた電圧に昇圧させる昇圧回路と、昇圧した電圧から、各動作モードに応じて、必要な複数種類の制御電圧を生成する制御電圧生成回路と、を備えている。このうち、昇圧回路では、プログラム（書き込み）モード時およびイレース（消去）モード時において、例えば、１．８Ｖの電源電圧を高電圧の８．０Ｖに昇圧して出力し、リード（読み出し）モード時およびスタンバイ（待機）モード時においては、低電圧の５．０Ｖに昇圧して出力する。
【０００７】
【発明が解決しようとする課題】
ところで、不揮発性メモリ素子に対するプログラムやイレースの時間が長すぎると、その不揮発性メモリ素子はオーバプログラム状態やオーバイレース状態となり、誤動作の原因となる。
【０００８】
このオーバプログラム状態やオーバイレース状態の発生を防止するために、１つの不揮発性メモリ素子へのプログラムやイレースに必要とされる時間を複数の短い時間に分けて、複数回のプログラムやイレースを行うことが考えられる。このとき、１回のプログラムやイレースごとに、プログラムやイレースが行われたメモリ素子からのリードを実行して、プログラムやイレースの状態の確認が実行される。この確認のために実行されるリード動作は、「ベリファイ」と呼ばれている。そして、メモリ素子のプログラムやイレースが完了するまで、１対のプログラムおよびベリファイ動作（以下、「プログラムアクセス」と呼ぶ）や、１対のイレースおよびベリファイ動作（以下、「イレースアクセス」とも呼ぶ）が複数回繰り返される。なお、プログラムアクセスやイレースアクセスをまとめて「イレース／プログラムアクセス」と呼ぶ。
【０００９】
ここで、オーバプログラムやオーバイレースを防止して、より効果的にプログラムアクセスやイレースアクセスを実行するためには、イレース／プログラムアクセス時間を極力短くして、従来と同等のイレース／プログラムアクセス時間内で、極力多くの回数のイレース／プログラムアクセスを実行可能とすることが好ましい。
【００１０】
しかし、上記した昇圧回路を用いた電圧発生回路では、次のような問題がある。
【００１１】
図８は、従来の電圧発生回路に含まれる昇圧回路の問題点を示す説明図である。図に示すように、上記した昇圧回路では、リードモード時に対応する５．０Ｖの低電圧出力と、プログラムモード時およびイレースモード時に対応する８．０Ｖの高電圧出力とが、動作モードに応じて切り替えられる。この昇圧回路には、チャージポンプが利用される。このチャージポンプは、基本的に、クロック信号に基づいて電源電圧の蓄積を繰り返し実行することにより利用可能な昇圧電圧を出力する回路であり、切り替えの応答性が悪くなるのが一般的である。また、昇圧回路の出力には、電圧蓄積用のキャパシタや寄生キャパシタが存在しており、昇圧回路によって生成される電圧を、動作モードに応じて切り替える場合、これらのキャパシタに対する電荷の充放電に起因して、切り替えの応答性が悪くなるのが一般的である。従って、上記した昇圧回路は、動作モードに応じた電圧の出力が可能となるまでに長時間を要するのが一般的である。例えば、図に示すように、昇圧回路の出力の切り替え時間は、一般に約１μｓ程度となる。
【００１２】
このため、１回目のプログラムあるいはイレースを実行後、ベリファイが実行可能となるまでの時間は長時間を要し、また、ベリファイの実行後、２回目のプログラムあるいはイレースが実行可能となるまでの時間も長時間を要することとなる。従って、１回目のプログラムアクセスあるいはイレースアクセスが実行されて２回目のプログラムアクセスあるいはイレースアクセスが実行可能な状態となるまでの時間が長くなってしまう。
【００１３】
図に示したように、例えば、１回のプログラムあるいはイレースの時間が約１μｓ、ベリファイの時間が約３００ｎｓであるとする。また、昇圧回路の出力の切り替え時間が約１μｓであるとする。この場合、イレース／プログラムアクセス時間は、約３．３μｓとなる。ここで、一般的な不揮発性半導体記憶装置のイレース／プログラムアクセス時間が約１０μｓであるので、これに等しい時間内で、実行可能なイレース／プログラムアクセスは、最高約３回しかできないことになる。
【００１４】
本発明の目的は、上記した従来技術の問題点を解決することにより、１回のイレース／プログラムアクセス時間を短くして、従来のイレース／プログラムアクセス時間内に、実行可能なイレース／プログラムアクセスの回数をより多くすることが可能な不揮発性半導体記憶装置の電圧発生回路を提供することにある。
【００１５】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明の電圧発生回路は、複数の不揮発性メモリ素子によって構成されたメモリセルアレイを有する不揮発性半導体記憶装置に用いられる電圧発生回路であって、
前記不揮発性半導体記憶装置は、動作モードとして、前記不揮発性メモリ素子に対して書き込みを行うプログラムモードと、消去を行うイレースモードと、前記書き込みまたは消去の状態を確認するために読み出しを行うベリファイモードと、前記不揮発性メモリ素子からの読み出しを行うリードモードと、を有しており、
電源電圧を昇圧して、前記プログラムモードまたはイレースモードに応じた第１の昇圧電圧を出力する第１の昇圧部と、前記ベリファイモードに応じた前記第１の昇圧電圧と異なる第２の昇圧電圧を出力する第２の昇圧部と、を少なくとも有する昇圧回路と、
前記不揮発性メモリ素子の動作を制御するための制御電圧として、少なくとも、前記プログラムモードにおいて、前記第１の昇圧電圧に基づいて前記プログラムモードに対応する電圧を生成し、前記イレースモードにおいて、前記第１の昇圧電圧に基づいて前記イレースモードに対応する電圧を生成し、前記ベリファイモードにおいて、前記第２の昇圧電圧に基づいて前記ベリファイモードに対応する電圧を生成する制御電圧生成回路と、
を備えることを特徴とする。
【００１６】
上記電圧発生回路の制御電圧生成回路では、プログラムモードまたはイレースモードにおいて、第１の昇圧部から出力される第１の昇圧電圧に基づいてプログラムモードまたはイレースモードに対応する電圧を制御電圧として生成する。また、ベリファイモードにおいて、第２の昇圧部から出力される第２の昇圧電圧に基づいてベリファイモードに対応する電圧を制御電圧として生成する。すなわち、プログラムモードまたはイレースモードにおいては第１の昇圧部から、ベリファイモードにおいては第２の昇圧部からと、それぞれのモードにおいて、それぞれ異なった昇圧部から出力される昇圧電圧に基づいて制御電圧を生成している。このため、あらかじめ、第１の昇圧部が第１の昇圧電圧を出力可能な状態とし、第２の昇圧部が第２の昇圧電圧を出可能な状態としておくことができる。
【００１７】
これにより、上記課題において説明したような、プログラムモードまたはイレースモードに対応した昇圧電圧と、ベリファイモードに対応した昇圧電圧とが切り替えられて出力可能な状態となるまでに長時間を要するという問題を解決することができるので、１回のイレース／プログラムアクセス時間を短くして、従来のイレース／プログラムアクセス時間内に、実行可能なイレース／プログラムアクセスの回数をより多くすることが可能となる。
【００１８】
本発明の電圧発生回路において、前記昇圧回路は、さらに、電源電圧を昇圧して、前記リードモードに応じた第３の昇圧電圧を出力する第３の昇圧部を備えており、
前記制御電圧生成回路は、前記リードモードにおいて、前記第３の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成するようにしてもよい。
【００１９】
このような構成によれば、第３の昇圧部がリードモードに対応した昇圧電圧をあらかじめ出力可能な状態としておくことができる。これにより、リードモードが開始された際に、あらかじめ出力可能状態となっているリードモードに対応した昇圧電圧に基づいてリードモードに対応する電圧を制御電圧として短時間で生成することが可能となる。
【００２０】
本発明の電圧発生回路において、前記制御電圧生成回路は、前記リードモードにおいて、前記第２の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成するようにしてもよい。
【００２１】
あるいは、本発明の電圧発生回路において、前記第１の昇圧部は、前記プログラムモードまたはイレースモードにおいて前記第１の昇圧電圧を出力し、前記リードモードにおいて前記第３の昇圧電圧を出力し、
前記制御電圧生成回路は、前記リードモードにおいて、前記第３の昇圧電圧に基づいて前記リードモードに対応する電圧を前記制御電圧として生成するようにしてもよい。
【００２２】
これらのような構成によれば、昇圧部の削減を図ることが可能であるので、装置の小型化、低消費電力化が可能となる。
【００２３】
なお、前記第１ないし第３の昇圧部は、それぞれ、
発振動作を行って、クロック信号を出力する発振回路と、
前記発振回路からの前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
前記チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えることにより構成することができる。
【００２４】
上記のような構成によれば、第１ないし第３の昇圧部を、それぞれ容易に構成することができる。
【００２５】
本発明の電圧発生回路において、前記電圧発生回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、１つのワードゲートと、２つのコントロールゲートによって制御されるツインメモリセルを構成していてもよい。
【００２６】
このような構成によれば、ツインメモリセルによるメモリセルアレイに対して、例えば、プログラム、イレース、ベリファイまたはリードなどの複数の動作モードによる動作が可能である。
【００２７】
本発明の電圧発生回路において、前記電圧発生回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から成り、電荷のトラップサイトとして機能するＯＮＯ膜を備えるようにしてもよい。
【００２８】
このような構成によれば、ＭＯＮＯＳ型不揮発性メモリを用いた装置において、制御電圧の生成を行うことができる。
【００２９】
なお、本発明は、上記した電圧発生回路としての態様に限ることなく、その電圧発生回路を備えた不揮発性半導体記憶装置としての態様で実現することも可能である。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．メモリセルの構成および動作：
Ｂ．不揮発性半導体記憶装置の構成および動作：
Ｃ．電圧発生回路の構成および動作：
Ｃ１．昇圧回路の構成および動作：
Ｃ２．制御電圧生成回路の構成および動作：
Ｃ３．実施例の効果：
Ｄ．変形例：
【００３１】
Ａ．メモリセルの構成および動作：
まず、不揮発性半導体記憶装置のメモリセルアレイの記憶素子として用いられるツインメモリセルの構成及びその動作について説明する。図１はツインメモリセルの構造を模式的に示した断面図である。
【００３２】
図１に示すように、Ｐ型ウェル１０２上には、複数のツインメモリセル１００（…，１００［ｉ］，１００［ｉ＋１］，…：ｉは１以上の正数）がＢ方向（以下、行方向またはワード線方向という）に配列されて構成されている。ツインメモリセル１００は、列方向（図１の紙面に垂直な方向）（以下、ビット線方向ともいう）にも複数配列されており、メモリセルアレイ２２は、ツインメモリセル１００がマトリクス状に配列されて構成される。
【００３３】
各ツインメモリセル１００は、Ｐ型ウェル１０２上にゲート絶縁膜を介して形成されるワードゲート１０４と、第１のコントロールゲート１０６Ａを有する第１のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａと、第２のコントロールゲート１０６Ｂを有する第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ｂとによって構成される。
【００３４】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、Ｐ型ウェル１０２上に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層したＯＮＯ膜１０９を有し、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。第１，第２のメモリ素子１０８Ａ，１０８Ｂの各ＯＮＯ膜１０９上には、それぞれ第１，第２のコントロールゲート１０６Ａ，１０６Ｂが形成されている。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの動作状態は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂによって、それぞれ制御される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００３５】
第１，第２のメモリ素子１０８Ａ，１０８Ｂ相互間には、電気的に絶縁されて、例えばポリシリコンを含む材料によって形成されたワードゲート１０４が形成されている。ワードゲート１０４に印加される電圧によって、各ツインメモリセル１００の第１，第２のメモリ素子１０８Ａ，１０８Ｂが選択されるか否かが決定される。
【００３６】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂに対して１つのワードゲート１０４が共用される。
【００３７】
第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、独立して電荷のトラップサイトとして機能する。電荷のトラップを制御するワードゲート１０４は、図１に示すように、Ｂ方向（行方向）に間隔をおいて配列されて、ポリサイド等で形成される１本のワード線ＷＬに共通接続されている。ワード線ＷＬに所定の制御電圧を供給することで、同一行の各ツインメモリセル１００の第１及び第２のメモリ素子１０８Ａ，１０８Ｂの少なくとも１つを選択可能とすることができる。
【００３８】
各コントロールゲート１０６Ａ，１０６Ｂは、列方向に沿って延び、同一列に配列された複数のツインメモリセル１００にて共用されて、コントロールゲート線として機能する。行方向に隣接するツインメモリセル１００同士の相互に隣接するコントロールゲート１０６Ａ，１０６Ｂは、サブコントロールゲート線ＳＣＧ（…，ＳＣＧ［ｉ］，ＳＣＧ［ｉ＋１］，…）に共通接続されている。サブコントロールゲート線ＳＣＧは、例えばワードゲート１０４、コントロールゲート１０６Ａ，１０６Ｂ及びワード線ＷＬよりも上層の金属層で形成される。各サブコントロールゲート線ＳＣＧに独立して制御電圧を印加することによって、後述するように、各メモリセル１００の２つのメモリ素子１０８Ａ及びメモリ素子１０８Ｂを独立して制御することができる。
【００３９】
行方向に隣接するメモリセル１００同士の相互に隣接するメモリ素子１０８Ａ，１０８Ｂ相互間には、Ｐ型ウェル１０２内において不純物層１１０（…，１１０［ｉ］，１１０［ｉ＋１］，…）が形成されている。これらの不純物層１１０は、例えばＰ型ウェル１０２内に形成されたｎ型不純物層であり、列方向に沿って延び、同一列に配列された複数のツインメモリセル１００にて共用されて、サブビット線ＳＢＬ（…，ＳＢＬ［ｉ］，ＳＢＬ［ｉ＋１］，…）として機能する。
【００４０】
サブビット線ＳＢＬに対する制御電圧の印加及び電流検出によって、ワード線ＷＬ及びサブコントロールゲート線ＳＣＧによって選択された各メモリセル１００の一方のメモリ素子に対して、電荷（情報）のリード（読み出し）およびプログラム（書き込み）が可能となる。
【００４１】
Ｂ．不揮発性半導体記憶装置の構成および動作：
図２は、図１のツインメモリセルを用いて構成される不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。この不揮発性半導体記憶装置１０は、バンクと呼ばれる４つのブロック１６と、４つのバンク１６に共通に設けられたアドレスデコーダ１２と、コントロールロジック１４と、昇圧回路１８と、を備えている。
【００４２】
コントロールロジック１４は、入力される各種の制御信号群ＣＬＴＳに基づいて、例えば、アドレスデコーダ１２、昇圧回路１８、バンク１６の後述する制御電圧生成回路３０等に対する制御を行う。
【００４３】
アドレスデコーダ１２は、アクセスしたい不揮発性メモリ素子（選択素子）を特定するアドレス信号をデコードするものである。図１では、２３ビットのアドレス信号Ａ［２２：０］がアドレスデコーダ１２に入力されている例を示している。
【００４４】
２３ビットのアドレス信号Ａ［２２：０］のうちの２ビットのアドレス信号、例えば、上位２ビットのアドレス信号Ａ［２２：２１］に基づいて、４つのバンク１６のうち、１つのバンクが選択される。バンクを選択するアドレス信号は、必ずしも上位２ビットである必要はないが、通常、上位ビットがバンクの選択に割り当てられる。また、４つのバンクによる構成ではなく、２つのバンクにより構成される場合には、１ビットのアドレス信号によりバンクの選択が行われ、８つのバンクにより構成される場合には、３ビットのアドレス信号によりバンクの選択が行われる。すなわち、バンクの選択に利用されるアドレス信号のビット数は、バンクの数に応じて決められる。
【００４５】
１つのバンク１６は、メモリセルアレイ２２と、行デコーダ２４と、列デコーダ２６と、列選択回路２８と、コントロールゲート線デコーダ３０と、制御電圧生成回路３２と、データＩ／Ｏ３４と、を備えている。
【００４６】
制御電圧生成回路３２は、メモリセルアレイ２２内の選択素子へのアクセスを実行するために必要な複数種類の制御電圧を、後述する昇圧回路１８から供給される昇圧電圧に基づいて生成する。なお、昇圧回路１８および制御電圧生成回路３２が本発明の電圧発生回路に相当する。昇圧回路１８および制御電圧生成回路３０の詳細は後述する。
【００４７】
行デコーダ２４は、アドレスデコーダ１２によって特定される選択素子に対応するワード線を活性化し、他のワード線を非活性化するものである。行デコーダ２４には、ワード線の活性化および非活性化のために必要なワード線用の制御電圧が、制御電圧生成回路３２から供給される。
【００４８】
列デコーダ２６は、アドレスデコーダ１２によって特定される選択素子に対応するビット線を列選択回路２８を介して選択して、データＩ／Ｏ３４内の図示しないセンスアンプや書き込み回路に接続するものである。列デコーダ２６には、ビット線の選択および非選択のために必要なビット線用の制御電圧が、制御電圧生成回路３２から供給される。
【００４９】
コントロールゲート線デコーダ３０は、アドレスデコーダ１２によって特定される選択素子およびその他の非選択な不揮発性メモリ素子（非選択素子）のそれぞれに対応するコントロールゲートに対して、それぞれの状態に応じた制御電圧を、それぞれのコントロールゲートに接続されるコントロールゲート線を介して供給するものである。コントロールゲート線デコーダ３０には、それぞれのコントロールゲートを制御するために必要な制御電圧が、制御電圧生成回路３２から供給される。
【００５０】
データＩ／Ｏ３４は、読み出されたデータの出力または書き込みデータの入力を実行するものである。
【００５１】
Ｃ．電圧発生回路の構成および動作：
このようなツインメモリセルへのアクセスに対して与えられる制御電圧としては、リード，プログラム，イレース，ベリファイ、スタンバイモードなどの各動作モードに応じて、異なった種々の電圧が必要となるため、電圧発生回路の制御電圧生成回路３０では、昇圧回路１８から出力される昇圧電圧に基づいて、各動作モードに応じた種々の電圧が生成される。
【００５２】
Ｃ１．昇圧回路の構成および動作
図３は本発明の一実施例としての電圧発生回路に含まれる昇圧回路１８の構成例を示すブロック図である。図３に示すように、昇圧回路１８は、スタンバイ用チャージポンプ２１０と、リード用チャージポンプ２２０と、ベリファイ用チャージポンプ２３０と、イレース／プログラム用チャージポンプ２４０と、を備えている。なお、昇圧回路１８は、これらのチャージポンプ２１０〜２３０のほか、負電圧用チャージポンプも備えている。ただし、本発明の説明上特に必要ないため、図示および説明を省略する。
【００５３】
コントロールロジック１４からの制御信号などに基づいて、スタンバイ用チャージポンプ２１０およびリード用チャージポンプ２２０は、電源電圧Ｖｃｃを昇圧して昇圧電圧ＨＶ１を出力する。ベリファイモード用チャージポンプ２３０は昇圧電圧ＨＶ２を出力し、イレース／プログラム用チャージポンプ２４０は昇圧電圧ＨＶ３を出力する。
【００５４】
また、スタンバイモード時にはスタンバイ用チャージポンプ２１０が駆動され、リード，プログラム，イレース，ベリファイモード時などのアクティブモード時にはリード用チャージポンプ２２０、ベリファイ用チャージポンプ２３０およびイレースプログラム用チャージ２４０が駆動される。なお、ベリファイ用チャージポンプ２３０およびイレースプログラム用チャージ２４０は、スタンバイモード時かアクティブモード時かにかかわらず、常時駆動されるような構成としてもよい。ただし、スタンバイモード時において、ベリファイ用チャージポンプ２３０およびイレースプログラム用チャージ２４０を駆動しないほうが、消費電力の低減には有利である。
【００５５】
具体的には、スタンバイモード時においては、スタンバイ用チャージポンプ２１０が、例えば、１．８Ｖの電源電圧Ｖｃｃを５．０Ｖに昇圧して昇圧電圧ＨＶ１として出力し、アクティブモード時においては、リード用チャージポンプ２２０が、同様に、１．８Ｖの電源電圧Ｖｃｃを５．０Ｖに昇圧して昇圧電圧ＨＶ１として出力する。また、アクティブモード時において、ベリファイ用チャージポンプ２３０は、例えば、１．８Ｖの電源電圧Ｖｃｃを５．０Ｖに昇圧して昇圧電圧ＨＶ２として出力し、イレース／プログラム用チャージポンプ２４０は、１．８Ｖの電源電圧Ｖｃｃを８．０Ｖに昇圧して昇圧電圧ＨＶ２として出力する。
【００５６】
リード用チャージポンプ２２０は、負荷に供給可能な電流容量が大きく、リードモード時に、メモリセルアレイにおいて必要とされる電力を十分に賄うことができる能力を持っている。一方、スタンバイ用チャージポンプ２１０は、リード用チャージポンプ２１０に比べて供給可能な電流容量が小さく、昇圧電圧としてスタンバイ電圧は維持できるものの、リードモード時にメモリセルアレイで必要とされる電力を賄うほどの能力は持っていない。しかしながら、スタンバイ用チャージポンプ２１０は、リード用チャージポンプ２２０に比べ、供給可能な電流容量が小さい分、消費される電流が少なくて済む。
【００５７】
図４は図３における昇圧回路１８のうち、昇圧電圧ＨＶ１を出力するリード用チャージポンプ２２０の具体的な構成を示す回路図である。図４に示すように、リード用チャージポンプ２２０は、主として、発振回路３００と、チャージポンプ回路３１０と、レベルセンサ３２０と、を備えている。
【００５８】
このうち、発振回路３００は、アンドゲート３３８からのイネーブル信号ＥＮＢ１に応じて、チャージポンプ回路３１０に供給するクロック信号ＯＳＣＫを出力する。例えば、イネーブル信号ＥＮＢ１がローレベル（非アクティブ）であれば、発振回路３００の発振動作が停止され、イネーブル信号ＥＮＢ１がハイレベル（アクティブ）であれば、発振回路３００の発振動作が開始される。
【００５９】
イネーブル信号ＥＮＢ１は、コントロールロジック１４からの負極性のスタンバイモード信号ＳＴＢ＊と、後述するレベルセンサ３２０からの検出信号ＡＣＴとの論理積を示すアンド信号である。従って、リード用チャージポンプ２１０では、負極性のスタンバイモード信号ＳＴＢ＊がハイレベル（アクティブ）、すなわち、リード，プログラム，イレース，ベリファイモード時のアクティブモード時である場合において、発振回路３００の発振の開始／停止が制御されて、チャージポンプ回路３１０の昇圧動作が制御される。
【００６０】
チャージポンプ回路３１０は、発振回路３００から供給されるクロック信号ＯＳＣＫに基づいて、電源電圧Ｖｃｃを昇圧し、昇圧電圧ＨＶ１を出力する。このチャージポンプ回路３１０としては、リードモード時に、発生した電圧を後段の負荷（メモリセルアレイ２２など）に供給するだけの十分な電流容量を有するものが用いられている。
【００６１】
レベルセンサ３２０は昇圧電圧ＨＶ１が、所望の電圧、例えば５．０Ｖより高いか低いかを検出し、その検出信号ＡＣＴをアンドゲート３３８にフィードバックする。
【００６２】
レベルセンサ３２０は、コンパレータ３２２を有している。コンパレータ３２２の負入力端子（−）には、基準電圧Ｖｒｆが入力されている。一方、コンパレータ３２２の正入力端子（＋）には、昇圧電圧ＨＶを分圧した検出電圧ＨＶｒｆが入力されている。
【００６３】
検出電圧ＨＶｒｆは、第１の抵抗３２４と、第２の抵抗３２６とで構成された分圧回路によって昇圧電圧ＨＶ１を分圧した電圧である。
【００６４】
発振回路３００と、チャージポンプ回路３１０と、レベルセンサ３２０とで構成されるフィードバック回路は、検出電圧ＨＶｒｆと基準電圧Ｖｒｆとが等しくなるように動作する。ここで、第１および第２の抵抗３２４，３２６の抵抗値をＲ１，Ｒ２とすると、昇圧電圧ＨＶ１は、下式で表すことができる。
【００６５】
ＨＶ１＝Ｖｒｆ・（１＋Ｒ１／Ｒ２）　…（１）
【００６６】
上記（１）式からわかるように、第１および第２の抵抗３２４，３２６の抵抗値Ｒ１，Ｒ２を調整することにより、昇圧電圧ＨＶ１を所望の電圧に設定することができる。本実施例では、前述したとおり、リードモード時には、昇圧電圧ＨＶ１が５．０Ｖとなるように設定している。
【００６７】
以上のように、リード用チャージポンプ２２０は、レベルセンサ３２０によって検出される昇圧電圧ＨＶ１の電圧レベルに応じて、発振回路３００の発振動作が制御されて、チャージポンプ回路３１０の動作が制御される。これにより、チャージポンプ回路３１０の出力電圧（昇圧電圧）ＨＶ１が、リードモード時に対応する昇圧電圧として５．０Ｖとなるように動作する。
【００６８】
一方、スタンバイ用チャージポンプ２１０も、基本的には、スリー用チャージポンプ２２０と同様に、発振回路（図示せず）と、チャージポンプ回路（図示せず）と、レベルセンサ（図示せず）と、を備えている。
【００６９】
ただし、チャージポンプ回路は、リード用チャージポンプ２２０のチャージポンプ回路３１０に比較し、後段の負荷（メモリセルアレイ１２など）に供給可能な電流容量の小さいものが用いられており、発振回路からのクロック信号に基づいて、電源電圧Ｖｃｃを昇圧して、昇圧電圧ＨＶ１を出力する。
【００７０】
また、発振回路は、コントロールロジック１４からのスタンバイモード信号ＳＴＢとレベルセンサからの検出信号との論理積であるアンド信号が入力されており、このアンド信号に応じて、チャージポンプ回路に供給するクロック信号を出力する。すなわち、スタンバイ用チャージポンプ２１０は、スタンバイモード信号ＳＴＢがハイレベル（アクティブ）、すなわち、スタンバイモード時である場合においてのみ、発振回路の発振の開始／停止が制御されて、チャージポンプ回路における昇圧動作が制御される。
【００７１】
なお、これらチャージポンプ２１０，２２０の出力端と基準電位点（ＧＮＤ）との間には、プールキャパシタＣｈｖが設けられている。プールキャパシタＣｈｖは、昇圧電圧ＨＶ１をプールするようになっている。
【００７２】
他のベリファイ用チャージポンプ２３０およびイレース／プログラム用チャージポンプ２４０も、基本的には、リード用チャージポンプ２２０と同様に、それぞれ、発振回路（図示せず）と、チャージポンプ回路（図示せず）と、レベルセンサ（図示せず）と、を備えている。ただし、それぞれのチャージポンプから出力される昇圧電圧が、それぞれの所望の電圧となるように、レベルセンサ内の分圧回路の抵抗値が調整されている。
【００７３】
Ｃ２．制御電圧生成回路の構成および動作：
制御電圧生成回路３２は、昇圧回路１８から出力される昇圧電圧ＨＶ１，ＨＶ２，ＨＶ３に基づいて、動作モードに応じた種々の電圧をアクセスの実行に必要な複数種類の制御電圧として生成する。
【００７４】
図５は、本発明の一実施例としての電圧発生回路に含まれる制御電圧生成回路３２の構成例を示すブロック図である。図５には、制御電圧生成回路３２として、ＣＧ制御用Ｌ電圧生成部４１０と、ＣＧ制御用Ｈ電圧生成部４２０と、ＹＳ制御用電圧生成部４３０と、ＢＬ制御用電圧生成部４４０とが示されている。
【００７５】
ＣＧ制御用Ｌ電圧生成部４１０は、コントロールゲート制御電圧として、ローレベル（Ｌ）の電圧ＶＰＣＧＬ（ＣＧ制御用Ｌ電圧）を生成する。ＣＧ制御用Ｈ電圧生成部４２０は、コントロールゲート（ＣＧ）を制御するためのコントロールゲート制御電圧として、ハイレベル（Ｈ）の電圧ＶＰＣＧＨ（ＣＧ制御用Ｈ電圧）を生成する。ＹＳ制御用電圧生成部４３０は、列選択回路２８（図１）において実行されるビット線（ＢＬ）の選択動作を制御するためのビット線選択制御電圧として、ＹＳ用制御電圧ＶＰＹＳを生成する。ＢＬ制御用電圧生成部４４０、イレースモード時やプログラムモード時において、イレースやプログラムを実行するためのビット線制御電圧として用いられるＢＬ用制御電圧ＶＰＢＬを生成する。
【００７６】
なお、制御電圧生成回路３２には、ワード線（ＷＬ）用の制御電圧生成部等の種々の制御電圧生成部も含まれているが、本発明の説明上特に必要がないため、その図示および説明を省略する。
【００７７】
図６は、制御電圧生成回路３２において、動作モードに応じて生成される制御電圧について示す説明図である。制御電圧生成回路３２の各制御電圧電圧生成部４１０〜４４０では、図６に示すように、制御電圧ＶＰＣＧＬ，ＶＰＣＧＨ，ＶＰＹＳ，ＶＰＢＬとして各動作モードに応じた電圧を出力する。以下では、各制御電圧生成部の構成および動作について説明する。
【００７８】
（１）ＣＧ制御用Ｌ電圧生成部４１０
図５に示すように、ＣＧ制御用Ｌ電圧生成部４１０は、スタンバイ，リード，イレースベリファイ，プログラムベリファイ，プログラム，イレースの各動作モードに応じた電圧をＣＧ制御用Ｌ電圧ＶＰＣＧＬとして生成するために、スタンバイ用電圧生成回路４１０ａと、リード用電圧生成回路４１０ｂと、イレースベリファイ用電圧生成回路４１０ｃと、プログラムベリファイ用電圧生成回路４１０ｄと、プログラム用電圧生成回路４１０ｅと、イレース用電圧生成回路４１０ｆとを備え、それぞれの出力が共通接続された構成を有している。
【００７９】
スタンバイ用電圧生成回路４１０ａは、コントロールロジック１４からのスタンバイモード信号ＳＴＢがアクティブ、すなわち、スタンバイモード時において、図６に示すように、電源電圧ＶｃｃをＣＧ制御用Ｌ電圧ＶＰＣＧＬとして出力する。このスタンバイ用電圧生成回路４１０ａは、スタンバイモード信号ＳＴＢに基づいてオン／オフが制御されるトランジスタによるスイッチ回路により簡単に構成される。なお、以下の説明における他の電圧生成回路においても、基準となる電圧を制御電圧としてそのまま出力する場合の電圧生成回路は、このスタンバイ用電圧生成回路４１０ａと同様に構成される。
【００８０】
リード用電圧生成回路４１０ｂは、コントロールロジック１４からのリードモード信号ＲＤＭがアクティブ、すなわち、リードモード時において、図６に示すように、リード用チャージポンプ２２０（図３）から出力される５．０Ｖの昇圧電圧ＨＶ１を基準に１．５Ｖの電圧を生成し、ＣＧ制御用Ｌ電圧ＶＰＣＧＬとして出力する。リード用電圧生成回路４１０ｂは、定電圧発生回路により簡単に構成される。
【００８１】
図７は、リード用電圧生成回路４１０ｂを構成する定電圧発生回路の構成例を示す説明図である。このリード用電圧生成回路４１０ｂは、オペアンプ４５２を有している。オペアンプ４５２の出力は、ソースフォロアとして機能するトランジスタ４５６を介してＣＧ制御用Ｌ電圧ＶＰＣＧＬとして出力される。
【００８２】
オペアンプ４５２の正入力端子（＋）には、基準電圧Ｖｒが入力されている。一方、オペアンプ４５２の負入力端子（−）には、出力される制御電圧ＶＰＣＧＬの分圧電圧Ｖｆが入力されている。分圧電圧Ｖｆは、第１の抵抗４５８と第２の抵抗４５９とで構成された分圧回路によってＣＧ制御用Ｌ電圧ＶＰＣＧＬを分圧した電圧である。
【００８３】
オペアンプ４５２と、トランジスタ４５６と、２つの抵抗４５８，４５９とで構成されるフィードバック回路は、基準電圧Ｖｒと分圧電圧Ｖｆとが等しくなるように動作する。ここで、第１および第２の抵抗４５８，４５９の抵抗値をＲ１０，Ｒ２０とすると、ＣＧ制御用Ｌ電圧ＶＰＣＧＬは、下式で表すことができる。
【００８４】
ＶＰＣＧＬ＝Ｖｒ・（１＋Ｒ１０／Ｒ２０）　…（２）
【００８５】
上記（２）式からわかるように、第１および第２の抵抗４５８，４５９の抵抗値Ｒ１，Ｒ２または基準電圧Ｖｒを調整することにより、ＣＧ制御用Ｌ電圧ＶＰＣＧＬを所望の電圧に調整することができる。
【００８６】
また、オペアンプ４５２の２つの電源入力端子の一方には、基準となる昇圧電圧ＨＶ１が入力されており、他方の入力端子には、スイッチとして機能するトランジスタ４５４を介して基準電位点ＧＮＤ（０Ｖ）が入力されている。このトランジスタ４５４のゲート端子には、リードモード信号ＲＤＭが入力されている。ここで、リードモード信号ＲＤＭがハイレベル（アクティブ）、すなわち、リードモードである場合には、トランジスタ４５４がオンとなってオペアンプ４５２の動作がアクティブとなる。これにより、上述したフィードバック動作が実行されて、上記（２）式で表される電圧がＣＧ制御用Ｌ電圧ＶＰＣＧＬとして生成される。一方、リードモード信号ＲＤＭがローレベル（非アクティブ）、すなわち、他の動作モードである場合には、トランジスタ４５４がオフしてオペアンプ４５２の動作が非アクティブとなり、リード用電圧生成回路４１０ｂの動作が非アクティブとなる。ただし、リード用電圧生成回路４１０ｂが非アクティブであっても、他の動作モードに対応する電圧生成回路が電圧を生成してＣＧ制御用Ｌ電圧ＶＰＣＧＬとして出力される。
【００８７】
なお、以下の説明における他の電圧生成回路においても、基準となる昇圧電圧に基づいて所望の電圧を制御電圧として出力する場合には、リード用電圧生成回路４１０ｂと同様に構成される。ただし、各電圧生成回路は、必ずしもスタンバイ用電圧生成回路４１０ａやリード用電圧生成回路４１０ｂを構成する回路である必要はなく、種々の回路構成を採ることができる。
【００８８】
イレースベリファイ用電圧生成回路４１０ｃは、コントロールロジック１４からのイレースベリファイモード信号ＥＳＶＦＹがアクティブ、すなわち、イレースモード実行後のベリファイモード時において、図６に示すように、ベリファイ用チャージポンプ２３０（図３）から出力される５．０Ｖの昇圧電圧ＨＶ２を基準に１．２Ｖの電圧を生成し、ＣＧ制御用Ｌ電圧ＶＰＣＧＬとして出力する。
【００８９】
プログラムベリファイ用電圧生成回路４１０ｄは、コントロールロジック１４からのプログラムベリファイモード信号ＰＧＶＦＹがアクティブ、すなわち、プログラムモード実行後のベリファイモード時において、図６に示すように、５．０Ｖの昇圧電圧ＨＶ２を基準に１．８Ｖの電圧を生成し、ＣＧ制御用Ｌ電圧ＶＰＣＧＬとして出力する。
【００９０】
プログラム用電圧生成回路４１０ｅは、コントロールロジック１４からのプログラムモード信号ＰＧＭがアクティブ、すなわち、プログラムモード時において、図６に示すように、イレース／プログラム用チャージポンプ２４０（図３）から出力される８．０Ｖの昇圧電圧ＨＶ３を基準に２．５Ｖの電圧を生成し、ＣＧ制御用Ｌ電圧ＶＰＣＧＬとして出力する。
【００９１】
イレース用電圧生成回路４１０ｆは、コントロールロジック１４からのイレースモード信号ＥＲＳがアクティブ、すなわち、イレースモード時において、図６に示すように、電源電圧ＶｃｃをＣＧ制御用Ｈ電圧ＶＰＣＧＬとして出力する。
【００９２】
（２）ＣＧ制御用Ｈ電圧生成部４２０
ＣＧ制御用Ｈ電圧生成部４２０も、ＣＧ制御用Ｌ電圧生成部４１０と同様に、スタンバイ，リード，イレースベリファイ，プログラムベリファイ，プログラム，イレースの各動作モードに応じた電圧を生成するために、基本的には、各動作モードに応じた複数の電圧生成回路を備えて、それらの出力が共通に接続された構成を有している。ただし、ＣＧ制御用Ｈ電圧生成部４２０は、図６に示すように、イレースベリファイモード時およびプログラムベリファイモード時における電圧が同じであることから、これらの動作モードで共通のベリファイ用制御電圧発生回路４２０ｃを備える構成としている点において、ＣＧ制御用Ｌ電圧生成部４１０と異なっている。また、ＣＧ制御用Ｈ電圧生成部４２０は、図６に示すように、ＣＧ制御用Ｈ電圧ＶＰＣＧＨとＣＧ制御用Ｌ電圧ＶＰＣＧＬとでは、各動作モードに応じて出力すべき電圧が異なっているため、それぞれの電圧発生回路で生成される電圧が異なっている点において、ＣＧ制御用Ｌ電圧生成部４１０と異なっている。
【００９３】
リード用電圧生成回路４２０ｂは、リードモード時において、図６に示すように、リード用チャージポンプ２２０から出力される５．０Ｖの昇圧電圧ＨＶ１を基準に３．０Ｖの電圧を生成し、ＣＧ制御用Ｈ電圧ＶＰＣＧＨとして出力する。
【００９４】
スタンバイ用電圧生成回路４２０ａは、スタンバイモード時において、リードモード時におけるＣＧ制御用Ｈ電圧である３．０Ｖの近傍の電圧を、５．０Ｖの昇圧電圧ＨＶ１を基準に生成し、ＣＧ制御用Ｈ電圧ＶＰＣＧＨとして出力する。
【００９５】
ベリファイ用電圧生成回路４２０ｃは、イレースベリファイモード時およびプログラムベリファイモード時において、図６に示すように、ベリファイ用チャージポンプ２３０から出力される５．０Ｖの昇圧電圧ＨＶ２を基準に３．０Ｖの電圧を生成し、ＣＧ制御用Ｈ電圧ＶＰＣＧＨとして出力する。
【００９６】
プログラム用電圧生成回路４２０ｅは、プログラムモード時において、図６に示すように、イレース／プログラム用チャージポンプ２４０から出力される８．０Ｖの昇圧電圧ＨＶ３を基準に２．５Ｖの電圧を生成し、ＣＧ制御用Ｈ電圧ＶＰＣＧＨとして出力する。
【００９７】
イレース用電圧生成回路４２０ｆは、イレースモード時において、図６に示すように、電源電圧ＶｃｃをＣＧ制御用Ｈ電圧ＶＰＣＧＨとして出力する。
【００９８】
（３）ＹＳ制御用電圧生成部４３０
ＹＳ制御用電圧生成部４３０も、ＣＧ制御用Ｌ電圧生成部４１０と同様に、スタンバイ，リード，イレースベリファイ，プログラムベリファイ，プログラム，イレースの各動作モードに応じた電圧を生成するために、基本的には、各動作モードに応じた複数の電圧生成回路を備えて、それらの出力が共通に接続された構成を有している。ただし、ＹＳ制御用電圧生成部４３０は、図６に示すように、イレースベリファイモード時およびプログラムベリファイモード時における電圧が同じであることから、これらの動作モードで共通のベリファイ用制御電圧発生回路４３０ｃを備える構成としている点、および、イレースモード時およびプログラムモード時における電圧も同じであることから、共通のイレース／プログラム用制御電圧発生回路４３０ｅを備える構成としている点において、ＣＧ制御用Ｌ電圧生成部４１０と異なっている。また、ＹＳ制御用電圧生成部４３０は、図６に示すように、ＹＳ制御用電圧ＶＰＹＳとＣＧ制御用Ｌ電圧ＶＰＣＧＬとでは、各動作モードに応じて出力すべき電圧が異なっているため、それぞれの電圧発生回路で生成される電圧が異なっている点において、ＣＧ制御用Ｌ電圧生成部４１０と異なっている。
【００９９】
スタンバイ用電圧生成回路４３０ａは、スタンバイモード時において、図６に示すように、電源電圧ＶｃｃをＹＳ制御用電圧ＶＰＹＳとして出力する。
【０１００】
リード用電圧生成回路４３０ｂは、リードモード時において、図６に示すように、リード用チャージポンプ２２０から出力される５．０Ｖの昇圧電圧ＨＶ１を基準に４．５Ｖの電圧を生成し、ＹＳ制御用電圧ＶＰＹＳとして出力する。
【０１０１】
ベリファイ用電圧生成回路４３０ｃは、イレースベリファイモード時およびプログラムベリファイモード時において、図６に示すように、ベリファイ用チャージポンプ２３０から出力される５．０Ｖの昇圧電圧ＨＶ２を基準に４．５Ｖの電圧を生成し、ＹＳ制御用電圧ＶＰＹＳとして出力する。
【０１０２】
イレース／プログラム用電圧生成回路４３０ｅは、プログラムモード時およびイレースモード時において、図６に示すように、イレース／プログラム用チャージポンプ２４０から出力される８．０Ｖの昇圧電圧ＨＶ３をＹＳ制御用電圧ＶＰＹＳとして出力する。
【０１０３】
（４）ＢＬ制御用電圧生成部４４０
ＢＬ制御用電圧生成部４４０も、ＣＧ制御用Ｌ電圧生成部４１０と同様に、スタンバイ，リード，イレースベリファイ，プログラムベリファイ，プログラム，イレースの各動作モードに応じた電圧を生成するために、基本的には、各動作モードに応じた複数の電圧生成回路を備えて、それらの出力が共通に接続された構成を有している。ただし、ＢＬ制御用電圧生成部４４０は、図６に示すように、スタンバイモード時、リードモード時、イレースベリファイモード時およびプログラムベリファイモード時における電圧が同じであることから、これらの動作モードで共通のスタンバイ／リード／ベリファイ用制御電圧発生回路４４０ａを備える構成としている点、および、イレースモード時およびプログラムモード時における電圧も同じであることから、これらの動作モードで共通のイレース／プログラム用制御電圧発生回路４４０ｅを備える構成としている点において、ＣＧ制御用Ｌ電圧生成部４１０と異なっている。また、ＢＬ制御用電圧生成部４４０は、図６に示すように、ＢＬ制御用電圧ＶＰＢＬとＣＧ制御用Ｌ電圧ＶＰＣＧＬとでは、各動作モードに応じて出力すべき電圧が異なっているため、それぞれの電圧発生回路で生成される電圧が異なっている点において、ＣＧ制御用Ｌ電圧生成部４１０と異なっている。
【０１０４】
スタンバイ／リード／ベリファイ用電圧生成回路４４０ａは、スタンバイモード時とリードモード時とベリファイモード時のいずれにおいても、図６に示すように、電源電圧ＶｃｃをＢＬ制御用電圧ＶＰＢＬとして出力する。
【０１０５】
イレース／プログラム用電圧生成回路４４０ｅは、プログラムモード時およびイレースモード時において、図６に示すように、イレース／プログラム用チャージポンプ２４０から出力される８．０Ｖの昇圧電圧ＨＶ３を基準に５．２Ｖの電圧を生成し、ＢＬ制御用電圧ＶＰＢＬとして出力する。
【０１０６】
Ｃ３．実施例の効果：
以上説明したように、本実施例の電圧発生回路のうち、昇圧回路１８（図３）では、リード，ベリファイ，イレース，プログラムの各アクティブモード時には、いずれの動作モードであるかに関係なく、制御電圧生成回路３２における電圧生成の基準電圧として、リード用チャージポンプ２２０がリードモード時用の昇圧電圧ＨＶ１を出力し、ベリファイ用チャージポンプ２３０がベリファイモード時用の昇圧電圧ＨＶ２を出力する。また、イレース／プログラム用チャージポンプ２４０がイレースまたはプログラムモード時用の昇圧電圧ＨＶ３を出力する。
【０１０７】
そして、制御電圧生成回路３２の各制御電圧生成部４１０〜４４０では、それぞれ各動作モード時において、その動作モード時に対応する制御電圧生成回路を駆動させて、その動作モード用の昇圧電圧を基準電圧として、各動作モードに対応した制御電圧を生成する。
【０１０８】
例えば、ＣＧ制御用Ｌ電圧生成部４１０では、プログラムモード時には、プログラムモード用電圧生成回路４１０ｅが駆動されて、昇圧電圧ＨＶ３を基準電圧としてＣＧ制御用Ｈ電圧を生成し、プログラムベリファイモード時には、プログラムベリファイモード用電圧生成回路４１０ｄが駆動されて、昇圧電圧ＨＶ２を基準電圧としてＣＧ制御用Ｈ電圧を生成する。
【０１０９】
このとき、プログラム用電圧生成回路４１０ｅおよびプログラムベリファイ用電圧生成回路４１０ｄの駆動の切り替えは、それぞれに入力されるプログラムモード信号ＰＧＭおよびプログラムベリファイモード信号ＰＧＶＦＹに応じてオン／オフされるスイッチとしてのトランジスタ（図７のトランジスタ４５４に相当）に従って実行される。このスイッチとしてのトランジスタの切り替えは、トランジスタの素子性能によってほぼ決まるため、高速な切り替えを実現することが可能である。例えば、トランジスタのスイッチング時間としては、約５０ｎｓ以下とすることが可能である。従って、ＣＧ制御用Ｌ電圧ＶＰＣＧＬとして出力される電圧を、プログラムモード時とベリファイモード時とで高速に切り替えることが可能である。
【０１１０】
また、他のＣＧ制御用Ｈ電圧生成部４２０、ＹＳ制御用電圧性西部４３０、およびＢＬ制御用電圧生成部４４０においてもＣＧ制御用Ｌ電圧生成部４１０と同様に、ＣＧ制御用Ｈ電圧ＶＰＣＧＨ、ＹＳ制御用電圧ＶＰＹＳ、および、ＢＬ制御用電圧ＶＰＢＬとしてそれぞれ出力される電圧を、プログラムモード時とベリファイモード時とで高速に切り替えることが可能である。
【０１１１】
従って、本実施例の電圧発生回路では、プログラムモード時やイレースモード時からベリファイモード時への制御電圧の切り替えやその逆の切り替えを高速に実行することが可能である。これにより、１回のプログラムアクセスやイレースアクセスの時間を従来に比べて大幅に短縮化することが可能である。
【０１１２】
例えば、上述のように制御電圧の切り替え時間を約５０ｎｓとし、１回のプログラムあるいはイレースの時間が約１μｓ、ベリファイの時間が約３００ｎｓであるとする。この場合、イレース／プログラムアクセス時間は、約１．４μｓとなる。上述の課題で説明したように、昇圧回路の出力を切り替える場合のイレース／プログラムアクセス時間が約３．３μｓ（図８参照）であるので、１／２以下のイレース／プログラムアクセス時間に短縮することができる。これにより、従来のような一般的な不揮発性半導体記憶装置のイレース／プログラムアクセス時間約１０μｓに等しい時間内に、最高約７回のイレース／プログラムを実行することが可能となる。
【０１１３】
なお、以上の説明からわかるように、イレース／プログラム用チャージポンプ２４０が本発明の第１の昇圧部に相当し、ベリファイ用チャージポンプ２３０が本発明の第２の昇圧部に相当する。また、リード用チャージポンプ２２０が本発明の第３の昇圧部に相当する。さらに、イレースまたはプログラムモード時用の昇圧電圧ＨＶ３が本発明の第１の昇圧電圧に相当し、ベリファイモード時様の昇圧電圧ＨＶ２が本発明の第２の昇圧電圧に相当する。
【０１１４】
Ｄ．変形例：
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である、
【０１１５】
例えば、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【０１１６】
また、上記実施例の昇圧回路１８は、スタンバイモード時に対応するスタンバイ用チャージポンプ２１０と、リードモード時に対応するリード用チャージポンプ２２０と、ベリファイモード時に対応するベリファイ用チャージポンプ２３０と、イレースまたはプログラムモード時に対応するイレース／プログラム用チャージポンプ２４０とを備える場合を示している。しかしながらこれに限定されるものではない。
【０１１７】
例えば、リード用チャージポンプとベリファイ用チャージポンプとのいずれか一方を他方と兼用する構成としてもよい。この場合には、消費電力の低減や装置の小型化を図ることができる。ただし、異なる２つのバンクに対して、一方のバンクをリードモードで動作させ、他方のバンクをベリファイモードで動作させるようなデュアルオペレーションを実行可能とする場合には、一方のバンクのリードモードの動作に、他方のバンクのベリファイモードの動作による影響しないようにするためには、リード用チャージポンプとベリファイ用チャージポンプとを別々に備えるほうが好ましい。
【０１１８】
また、リードモード用の昇圧電圧とイレースモードまたはプログラムモード用の昇圧電圧を、従来の昇圧回色と同様に、動作モードに応じて異なった昇圧電圧を出力するような１つのチャージポンプで構成するようにしてもよい。この場合にも、消費電力の低減や装置の小型化を図ることができる。ただし、このような構成とした場合には、異なる２つのバンクに対して、一方のバンクをリードモードで動作させ、他方のバンクをイレースモードあるいはプログラムモードで動作させるようなデュアルオペレーションを実行することができない。
【０１１９】
さらに、上記実施例では、昇圧回路１８から出力される昇圧電圧ＨＶ１およびＨＶ２が５．０Ｖで、昇圧電圧ＨＶ３が８．０Ｖにしていたが、本発明はこのような値に限定されるものではなく、種々の種々の値を採ることができる。
【図面の簡単な説明】
【図１】ツインメモリセルの構造を模式的に示した断面図である。
【図２】図１のツインメモリセルを用いて構成される不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。
【図３】本発明の一実施例としての電圧発生回路に含まれる昇圧回路１８の構成例を示すブロック図である。
【図４】図３における昇圧回路１８のうち、昇圧電圧ＨＶ１を出力するリード用チャージポンプ２２０の具体的な構成を示す回路図である。
【図５】本発明の一実施例としての電圧発生回路に含まれる制御電圧生成回路３２の構成例を示すブロック図である。
【図６】制御電圧生成回路３２において動作モードに応じて生成される制御電圧について示す説明図である。
【図７】リード用電圧生成回路４１０ｂを構成する定電圧発生回路を示す説明図である。
【図８】従来の電圧発生回路に含まれる昇圧回路の問題点を示す説明図である。
【符号の説明】
１０…不揮発性半導体記憶装置
１２…アドレスデコーダ
１４…コントロールロジック
１６…バンク（ブロック）
１８…昇圧回路
２２…メモリセルアレイ
２４…行デコーダ
２６…列デコーダ
２８…列選択回路
３０…コントロールゲート線デコーダ
３２…制御電圧生成回路
３４…データＩ／Ｏ
１００…ツインメモリセル
１０２…Ｐ型ウェル
１０４…ワードゲート
１０６Ａ，１０６Ｂ…コントロールゲート
１０８Ａ，１０８Ｂ…不揮発性メモリ素子
１０９…ＯＮＯ膜
１１０…不純物層
２１０…スタンバイ用チャージポンプ
２２０…リード用チャージポンプ
２３０…ベリファイ用チャージポンプ
２４０…イレース／プログラム用チャージ
３００…発振回路
３１０…チャージポンプ回路
３２０…レベルセンサ
３３８…アンドゲート
３２２…コンパレータ
３２４…第１の抵抗
３２６…第２の抵抗
４１０ａ…スタンバイ用電圧生成回路
４１０ｂ…リード用電圧生成回路
４１０ｃ…イレースベリファイ用電圧生成回路
４１０ｄ…プログラムベリファイ用電圧生成回路
４１０ｅ…プログラム用電圧生成回路
４１０ｆ…イレース用電圧生成回路
４２０ａ…スタンバイ用電圧生成回路
４２０ｂ…リード用電圧生成回路
４２０ｃ…ベリファイ用電圧生成回路
４２０ｅ…プログラム用電圧生成回路
４２０ｆ…イレース用電圧生成回路
４３０ａ…スタンバイ用電圧生成回路
４３０ｂ…リード用電圧生成回路
４３０ｃ…ベリファイ用電圧生成回路
４３０ｅ…イレース／プログラム用電圧生成回路
４４０ａ…スタンバイ／リード／ベリファイ用電圧生成回路
４４０ｅ…イレース／プログラム用電圧生成回路
４５２…オペアンプ
４５８…第１の抵抗
４５９…第２の抵抗
４５４，４５６…トランジスタ
ＳＣＧ…サブコントロールゲート線
ＳＢＬ…サブビット線
ＷＬ…ワード線
ＨＶ１，ＨＶ２，ＨＶ３…昇圧電圧
Ｃｈｖ…プールキャパシタ
ＡＣＴ…検出信号
ＨＶｒｆ…検出電圧
Ｖｒｆ…基準電圧
ＯＳＣＫ…クロック信号
ＳＴＢ…スタンバイモード信号
ＳＴＢ＊…負極性のスタンバイモード信号
ＲＤＭ…リードモード信号
ＰＧＭ…プログラムモード信号
ＥＳＶＦＹ…イレースベリファイモード信号
ＰＧＶＦＹ…プログラムベリファイモード信号
ＳＢＬ…サブビット線
ＶＰＣＧＬ…ＣＧ制御用Ｌ電圧
ＶＰＣＧＨ…ＣＧ制御用Ｈ電圧
ＶＰＹＳ…ＹＳ制御用電圧
ＶＰＢＬ…ＢＬ制御用電圧
Ｖｃｃ…電源電圧
ＧＮＤ（０Ｖ）…電源電圧
Ｖｒ…基準電圧
Ｖｆ…分圧電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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