【事件の表示】
　平成　９年特許願第２０１２２７号「半導体記憶装置のアドレス整列装置」拒絶査定に対する審判事件［平成１０年　５月　６日出願公開、特開平１０−１１６２２６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明　
　本願は、平成９年７月２８日（パリ条約による優先権主張１９９６年７月３１日、韓国）の出願であって、その請求項１に係る発明は、平成１２年９月８日付で補正された明細書の特許請求の範囲の請求項１に記載されたとおりの次のもの（以下、本願発明という。）である。
　
「【請求項１】順次増加するアドレスを有するバイト単位の記憶素子からなる第１、２メモリセルブロックと、　
　入力されるアドレスをデコーディングして、前記第１、２メモリセルブロックをそれぞれアクセスする第１、２アドレスデコーダと、　
　アドレスが入力されて、データ入出力選択信号（Ｓ０）、（Ｓ１）、（Ｓ２）、（Ｓ３）、（ＳＵ０）、（ＳＵ１）を出力する制御回路部と、　
　前記制御回路部から出力されるそれぞれのデータ入出力選択信号（Ｓ０）、（Ｓ１）、（Ｓ２）、（Ｓ３）により前記第１メモリセルブロック、或いは第２メモリセルブロックのセルを選択する２入力第１、第２、第３及び第４マルチプレクサと、　
　前記制御回路部から出力されるデータ入出力選択信号（ＳＵ０）、（ＳＵ１）により前記２入力第１、第２、第３及び第４マルチプレクサのいずれか１つにそれぞれ連結され、アドレスの順序通りにデータを再整列して出力する４入力第１、第２、第３、第４マルチプレクサと、　
　前記４入力第１、第２、第３及び第４マルチプレクサにそれぞれ連結されてデータを入出力する第１、第２、第３及び第４入出力ポートと、　
を有し、　
　前記４入力第１、第２、第３及び第４マルチプレクサは、入力されるアドレスの下位の幾つかのビットをデコーディングして出力されるデータ入出力選択信号（ＳＵ０）、（ＳＵ１）により、前記２入力第１、第２、第３及び第４マルチプレクサに選択的にそれぞれ連結されてメモリセルブロックを選択する　
ことを特徴とする半導体記憶装置のアドレス整列装置。」　
　
２．引用例　
　これに対して、原査定の拒絶の理由に引用された特開昭６１−１６５１６６号公報（昭和６１年７月２５日出願公開、以下、引用例１という。）、特開昭６３−１２９４３８号公報（昭和６３年６月１日出願公開、以下、引用例２という。）には、それぞれ図面とともに、以下のことが記載されている。　
　
［引用例１］　
（１）「２．特許請求の範囲　
　ｎバイトの幅を持ち、連続したｍバイトのデータを同時にリード、又はライトできるデータバッファにおいて、該ｎバイト幅のデータバッファを１〜ｌバイト宛複数個に分割し、該分割したデータバッファに、それぞれ独立に制御可能なアドレスレジスタを設け、リード動作では、最初のサイクルで、リードデータの先頭のアドレス、又は該先頭のアドレス＋ｍの上位ビットを、それぞれのアドレスレジスタにセットし、次のサイクルで該先頭のアドレス＋ｍの下位ビットにより、該データバッファからのリードデータをアラインして、ｍバイトを取り出し、ライト動作では、最初のサイクルでライトするデータの先頭のアドレス、又は該先頭のアドレス＋ｍ、又は該先頭のアドレス−ｍの上位ビットを、それぞれのアドレスレジスタにセットし、次のサイクルで該先頭のアドレス＋ｍ、又は該先頭のアドレス−ｍの下位ビットにより、該データバッファにｍバイトのデータをライトするバイト位置を決めることを特徴とするデータバッファ制御方式。」（公報１頁左下欄４行〜右下欄４行）　
　
（２）「第１図において、１はデータバッファのアドレスレジスタ（以下、ＤＢＳＡと云う）、２はデータバッファメモリ（以下、ＤＢＳ０、ＤＢＳ１と云う）、３１はＤＢＳ０のアドレスレジスタ（以下、ＤＢＳＡ０と云う）、３２はＤＢＳ１のアドレスレジスタ（以下、ＤＢＳＡ１と云う）、４１は＋１回路、４２は−１回路である。」（公報３頁左上欄１行〜６行）　
　
（３）「本発明の主眼は、例えば、４バイト幅のデータバッファメモリに対して２バイト幅同時リードを行う場合、第１サイクルで、ＤＢＳＡ　１の上位ビット、例えば０〜２ビットの値、又はその値に＋１した値を、ＤＢＳＡ０　３１、ＤＢＳＡ１　３２にセットすると共に、該ＤＢＳＡ　１を＋２し、第２サイクルにおいて、該更新されたＤＢＳＡ　１の内容から、更新される前（即ち、１サイクル前）のリードデータを読み出し回路５でアラインして読み出すように制御し、ライト動作の場合も同じ手順によって、第２サイクルで、ＤＢＳ０　２、ＤＢＳ１　２に書き込むバイト位置を決めるようにした所にある。」（公報３頁右上欄１５行〜左下欄６行）　
　
（４）「然して、更新後のＤＢＳＡ　１の下位３、４ビットの値が’０１’の場合、更新前は’１１’であるので、リードすべき２バイトデータは、図示の如く、ＤＢＳ１［８：１５］をバイト０に、ＤＢＳ０［０：７］をバイト１に出力するように、読み出し回路５を制御する必要がある。従って、該リードデータには境界クロスが発生している（即ち、ＤＢＳＡ　１の上位０〜２へのキャリがある）ので、ＤＢＳＡ０　３１にはＤＢＳＡ［０：２］＋１を、＋１回路４１を用いてセットし、ＤＢＳＡ１　３２にはＤＢＳＡ［０：２］をその儘セットするように制御する。　
　以下、同じようにして、他のケースについても、図示の論理条件で、ＤＢＳＡ０　３１、ＤＢＳＡ１　３２にアドレスを設定し、該アドレスで読み出したデータに対して、読み出し回路５を制御してアラインすれば良い。」（公報３頁左下欄１９行〜右下欄１３行）　
　
（５）又、第１図には、上記読み出し回路５が、上記ＤＢＳ０とＤＢＳ１を選択する２入力の２つの選択手段（以下、それぞれ選択手段Ａ、選択手段Ｂという。）と、当該２入力の選択手段Ａ、Ｂに連結され、アドレスの順序通りにデータを再整列して出力する２入力の２つの選択手段（以下、それぞれ選択手段Ｃ、Ｄという。）で構成されていることが記載されている。　
　
（６）又、上記（４）の「然して、更新後のＤＢＳＡ　１の下位３、４ビットの値が’０１’の場合、更新前は’１１’であるので、リードすべき２バイトデータは、図示の如く、ＤＢＳ１［８：１５］をバイト０に、ＤＢＳ０［０：７］をバイト１に出力するように、読み出し回路５を制御する必要がある。・・・　
　以下、同じようにして、他のケースについても、図示の論理条件で、ＤＢＳＡ０　３１、ＤＢＳＡ１　３２にアドレスを設定し、該アドレスで読み出したデータに対して、読み出し回路５を制御してアラインすれば良い。」（・・・は引用箇所の省略を意味し、以下、同様とする。）という記載を勘案すれば、読み出し回路５を構成する上記選択手段Ａ〜Ｄを制御する制御手段が存在することは明らかであり、かつ、上記（１）の「次のサイクルで該先頭のアドレス＋ｍの下位ビットにより、該データバッファからのリードデータをアラインして、ｍバイトを取り出し、」という記載から、上記制御手段は、アドレスの下位ビットにより上記選択手段Ａ〜Ｄの制御を行っていることは明らかである。　
　
　上記（１）〜（６）及び図面を勘案すると、引用例１には、　
　順次更新されるアドレスによりアクセスされるバイト単位で読み出し及び書き込みが可能なデータバッファメモリＤＢＳ０、ＤＢＳ１と、　
　入力されるアドレスの上位ビットを取り出してその値、又は＋ｍあるいは−ｍした値を出力して、前記データメモリバッファＤＢＳ０、ＤＢＳ１をそれぞれアクセスするアドレスレジスタＤＢＳＡ０、ＤＢＳＡ１、＋１回路、−１回路と、　
　前記データメモリバッファＤＢＳ０、あるいはＤＢＳ１を選択する２入力の選択手段Ａ、Ｂと、　
　前記２入力の選択手段Ａ、Ｂに連結され、アドレスの順序通りにデータを再整列して出力する２入力の選択手段Ｃ、Ｄと、　
　書き込み回路と、　
　入力されるアドレスの下位ビットにより、前記選択手段Ａ〜Ｄを制御する制御手段と、　
を有するデータバッファ制御方式（以下、引用発明という。）　
が記載されていると認められる。　
　
［引用例２］　
「書き込み時には・・・そのデータは第１あるいは第２の上位下位データセレクタ２１、２２を通って上位データ、下位データに分離してそれぞれ偶数バンク・メモリ１４、奇数バンク・メモリ１３に書き込まれる。　
　次に読み出し時の動作について説明する。・・・各セレクタ１７、１８、２１、２２では端子Ａ、Ｄ、Ｆ、Ｇが選択される。　
　・・・各セレクタ１７、１８、２１、２２では端子Ｂ、Ｃ、Ｅ、Ｈが選択される。　
　・・・このメモリ１３のバイトデータが第２の上位下位データ・セレクタを通って下位データバス１６へ出力される。・・・そして、この奇数アドレスに相当するバイトデータが取出され第２の上位下位データ・セレクタ２２を介して下位データバス１６へ出力される。・・・この偶数アドレスに相当するバイトデータがこのメモリ１４から読出されて第１の上位下位データ・セレクタ２１を介して上位データバス１５へ出力される。・・・」（公報３頁左上欄１６行〜右下欄１０行）　
　
３．対比　
　本願発明と引用発明を対比する。　
　
（１）引用発明の「データバッファメモリＤＢＳ０、ＤＢＳ１」は、本願発明の「第１、２メモリブロック」に対応する。　
　
（２）引用発明の「入力されるアドレスの上位ビットを取り出してその値、又は＋ｍあるいは−ｍした値を出力して、前記データメモリバッファＤＢＳ０、ＤＢＳ１をそれぞれアクセスするアドレスレジスタＤＢＳＡ０、ＤＢＳＡ１、＋１回路、−１回路」は、入力されたアドレスから上記第１、２メモリブロックをそれぞれアクセスするためのアドレス情報を生成するものであるから、本願発明の「入力されるアドレスをデコーディングして、前記第１、２メモリセルブロックをそれぞれアクセスする第１、２アドレスデコーダ」に対応する。　
　
（３）引用発明の「選択手段Ａ、Ｂ」は、上記第１メモリセルブロック、或いは第２メモリセルブロックのセルを選択するものである点で、本願発明の２入力第１、第２、第３及び第４マルチプレクサの「２入力マルチプレクサ」に対応する。　
　
（４）引用発明の「選択手段Ｃ、Ｄ」は、上記２入力マルチプレクサに連結され、アドレスの順序通りにデータを再整列して出力するものである点で、本願発明の４入力第１、第２、第３、第４マルチプレクサの「マルチプレクサ」に対応する。　
　
（５）引用発明の「制御手段」と本願発明の「制御回路部」は、制御信号を出力するものであって、入力されたアドレスの下位ビットにより上記マルチプレクサを制御する点で対応する。　
　
　したがって、本願発明と引用発明は、　
　順次増加するアドレスを有するバイト単位の記憶素子からなる第１、２メモリセルブロックと、　
　入力されるアドレスをデコーディングして、前記第１、２メモリセルブロックをそれぞれアクセスする第１、２アドレスデコーダと、　
　制御回路部と、　
　前記制御回路部により前記第１メモリセルブロック、或いは第２メモリセルブロックのセルを選択する複数の２入力マルチプレクサと、　
　前記制御回路部により前記２入力マルチプレクサのいずれか１つにそれぞれ連結され、アドレスの順序通りにデータを再整列して出力する複数のマルチプレクサと、　
を有し、　
　前記複数のマルチプレクサは、入力されるアドレスの下位の幾つかのビットにより、前記複数の２入力マルチプレクサに選択的にそれぞれ連結されてメモリセルブロックを選択する半導体記憶装置のアドレス整列装置
である点で一致し、次の点で相違する。　
　
［相違点１］　
　制御回路部が、本願発明では、アドレスが入力されて、データ入出力選択信号を出力するものであるのに対して、引用発明のものには、そのような構成が明記されていない点　
　
［相違点２］　
　マルチプレクサについて、本願発明では、２入力マルチプレクサ、４入力マルチプレクサがそれぞれ第１〜４の４つずつある構成であるのに対して、引用発明では、２入力マルチプレクサ、２入力マルチプレクサがそれぞれ２つずつある構成である点。　
　
［相違点３］　
　本願発明では、前記４入力第１、第２、第３及び第４マルチプレクサにそれぞれ連結されてデータを入出力する第１、第２、第３及び第４入出力ポートという構成を有しているのに対して、引用発明のものでは、出力は読み出し回路を構成する選択回路Ｃ、Ｄから行われ、入力は書き込み回路から行われる点。　
　
４．相違点についての判断　
　上記相違点について検討する。　
　
［相違点１について］　
　制御を行う手段が、当該制御のための信号を生成して、当該信号を制御対象に出力して制御を行うことは、本願出願前周知の技術であり、かつ、引用発明の上記制御回路部は入力されたアドレスの下位ビットにより上記マルチプレクサを制御するものであるから、引用発明において、上記周知の技術を参酌して、制御回路部が、アドレスが入力されて、データ入出力選択信号を出力するものとすることは、当業者が容易になし得るものである。　
　
［相違点２について］　
　引用発明の選択手段Ａ、Ｂは、上記第１、２メモリセルブロックがそれぞれ１ワードが２バイトで構成され、出力されるデータが２バイトであるから２つなのであり、引用発明の選択手段Ｃ、Ｄは、連結される選択手段が選択手段Ａ、Ｂの２つであるから２入力なのであって、出力されるデータが２バイトであるから２つなのである。　
　そして、引用発明のものにおいても、ｎバイトの幅を持ち、連続したｍバイトのデータを同時にリード、又はライトできるデータバッファにおいて、該ｎバイト幅のデータバッファを１〜ｌバイト宛複数個に分割すること、すなわち、上記第１、２メモリセルブロックがそれぞれ１ワードが２バイトで構成され、出力されるデータが２バイトであるという構成だけでなく、上記第１、２メモリセルブロックがそれぞれ１ワードが任意のバイトで構成され、出力されるデータが任意のバイトである構成が記載されており、したがって、引用発明において、上記任意のバイトを４バイトにして、２入力マルチプレクサ、４入力マルチプレクサがそれぞれ第１〜４の４つずつある構成とすることは、当業者が容易になし得るものである。　
　
［相違点３について］　
　上記引用例２に記載されているように、セレクタを設けて入力と出力のために共用の回路として用いることは、本願出願前周知の技術であると認められる。　
　又、入力及び出力のために入出力ポートを設けることも、本願出願前周知の技術である。
　してみれば、引用発明において、上記周知の技術を参酌して、引用発明のものの選択手段Ａ〜Ｄを入力と出力共用の回路として用いるようにし、入出力ポートを設けること、すなわち、前記４入力第１、第２、第３及び第４マルチプレクサにそれぞれ連結されてデータを入出力する第１、第２、第３及び第４入出力ポートという構成を設けるようにすることは、当業者が容易になし得るものである。　
　
５．むすび　
　したがって、本願発明は、引用例に記載された発明及び周知の技術に基き、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。　
　
　よって、結論のとおり審決する。