【手続補正書】
【提出日】平成25年12月20日(2013.12.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に形成されるＳＣＲＭＯＳトランジスタを含む集積回路であって、
前記基板内に形成され、第１の導電型を有するディープウェルと、
前記ディープウェル内に形成される第１のドレイン構造であって、前記第１のドレイン構造の中央に位置し、前記第１のドレイン構造の長さの半分未満まで延在する、前記第１の導電型の中央配置のドレイン拡散領域と、前記第１の導電型とは逆の第２の導電型の、前記第１のドレイン構造の各端部まで延在する第１の分散型ＳＣＲ端子とを含む、前記第１のドレイン構造と、
前記第２の導電型を有し、前記第１のドレイン構造近傍の前記ディープウェル内に形成される本体領域と、
前記本体領域内に形成されるソース構造であって、前記第１の導電型のソース拡散領域と、前記第２の導電型の本体コンタクト拡散領域とを有する、前記ソース構造と、
前記第１のドレイン構造とは反対側で前記本体領域近傍の前記ディープウェル内に形成される第２のドレイン構造であって、前記ディープウェル内に形成される、前記第１の導電型の分散型ドレイン拡散領域と、前記ディープウェル内に形成される、前記第２の導電型の第２の分散型ＳＣＲ端子とを含み、前記分散型ドレイン拡散領域と前記第２の分散型ＳＣＲ端子との組み合わせが、前記第２のドレイン構造の実質的に各端部まで延在するようになっている、前記第２のドレイン構造と、
前記基板の上に、前記第１のドレイン構造と前記ソース構造との間の前記本体領域に重なるように形成され、前記ソース拡散領域に電気的に結合されるようになっている、第１のＭＯＳゲートと、
前記基板の上に、前記第２のドレイン構造と前記ソース構造との間の前記本体領域に重なるように形成される、第２のＭＯＳゲートと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記ディープウェル内に形成される前記第１の導電型のＲＥＳＵＲＦ領域を更に含み、
前記ＲＥＳＵＲＦ領域が前記中央配置のドレイン拡散領域の回りに形成され、
前記ＲＥＳＵＲＦ領域が前記中央配置のドレイン拡散領域の下に延び、
前記ＲＥＳＵＲＦ領域が前記本体領域から横方向に離され、更に、
前記ＲＥＳＵＲＦ領域のドーピング濃度が、前記ＲＥＳＵＲＦ領域と前記本体領域との間の前記ディープウェルのドーピング濃度より少なくとも２倍高い、集積回路。
【請求項３】
請求項２に記載の集積回路であって、
前記ＲＥＳＵＲＦ領域が前記第１のドレイン構造を横方向に囲む、集積回路。
【請求項４】
請求項３に記載の集積回路であって、
前記第２のドレイン構造を横方向に囲む第２のＲＥＳＵＲＦ領域を更に含む、集積回路。
【請求項５】
請求項１に記載の集積回路であって、
前記第１の導電型がＮ型の導電性であり、前記第２の導電型がＰ型の導電性である、集積回路。
【請求項６】
請求項１に記載の集積回路であって、
前記第１の導電型がＰ型の導電性であり、前記第２の導電型がＮ型の導電性である、集積回路。
【請求項７】
ＳＣＲＭＯＳトランジスタを含む集積回路であって、
第１の導電型を有するディープウェルと、
前記ディープウェル内に形成される第１のドレイン構造であって、前記第１のドレイン構造の中央に位置し、前記第１のドレイン構造の長さの半分未満まで延在し、前記ディープウェルと同じ導電型を有する、中央配置のドレイン拡散領域と、前記ディープウェルと反対の導電型を有し、前記第１のドレイン構造の各端部まで延在する、第１の分散型ＳＣＲ端子とを有する、前記第１のドレイン構造と、
前記第１のドレイン構造近傍の前記ディープウェル内に形成され、前記ディープウェルと反対の導電型を有する、本体領域と、
前記本体領域内に形成されるソース構造であって、前記ディープウェルと同じ導電型を有するソース拡散領域と、前記ディープウェルと反対の導電型を有する本体コンタクト拡散領域とを有する、前記ソース構造と、
前記第１のドレイン構造とは反対側で前記本体領域近傍の前記ディープウェル内に形成される第２のドレイン構造であって、前記ディープウェル内に形成され、前記ディープウェルと同じ導電型を有する、分散型ドレイン拡散領域と、前記ディープウェル内に形成され、前記ディープウェルと反対の導電型を有する、第２の分散型ＳＣＲ端子とを有し、前記分散型ドレイン拡散領域と前記第２の分散型ＳＣＲ端子との組み合わせが、前記第２のドレイン構造の実質的に各端部まで延在するようになっている、前記第２のドレイン構造と、
前記ディープウェルの上に、前記第１のドレイン構造と前記ソース構造との間の前記本体領域に重なるように形成され、前記ソース拡散領域に電気的に結合されるようになっている、第１のＭＯＳゲートと、
前記ディープウェルの上に、前記第２のドレイン構造と前記ソース構造との間の前記本体領域に重なるように形成される、第２のＭＯＳゲートと、
を含む、集積回路。
【請求項８】
請求項７に記載の集積回路であって、
前記ディープウェル内に形成されるＲＥＳＵＲＦ領域を更に含み、
前記ＲＥＳＵＲＦ領域が前記ディープウェルと同じ導電型を有し、
前記ＲＥＳＵＲＦ領域が前記中央配置のドレイン拡散領域の回りに形成され、
前記ＲＥＳＵＲＦ領域が前記中央配置のドレイン拡散領域の下に延び、
前記ＲＥＳＵＲＦ領域が前記本体領域から横方向に離され、
前記ＲＥＳＵＲＦ領域のドーピング濃度が、前記ＲＥＳＵＲＦ領域と前記本体領域との間の前記ディープウェルのドーピング濃度より少なくとも２倍高い、集積回路。
【請求項９】
請求項８に記載の集積回路であって、
前記ＲＥＳＵＲＦ領域が前記第１のドレイン構造を横方向に囲む、集積回路。
【請求項１０】
請求項９に記載の集積回路であって、
前記第２のドレイン構造を横方向に囲む第２のＲＥＳＵＲＦ領域を更に含む、集積回路。
【請求項１１】
請求項７に記載の集積回路であって、
前記ディープウェルがＮ型導電性であり、前記中央配置のドレイン拡散領域がＮ型導電性であり、前記第１の分散型ＳＣＲ端子がＰ型導電性であり、前記本体領域がＰ型導電性であり、前記ソース拡散領域がＮ型導電性であり、前記分散型ドレイン拡散領域がＮ型導電性であり、前記第２の分散型ＳＣＲ端子がＰ型導電性である、集積回路。
【請求項１２】
請求項７に記載の集積回路であって、
前記ディープウェルがＰ型導電性であり、前記中央配置のドレイン拡散領域がＰ型導電性であり、前記第１の分散型ＳＣＲ端子がＮ型導電性であり、前記本体領域がＮ型導電性であり、前記ソース拡散領域がＰ型導電性であり、前記分散型ドレイン拡散領域がＰ型導電性であり、前記第２の分散型ＳＣＲ端子がＮ型導電性である、集積回路。
【請求項１３】
ＳＣＲＭＯＳトランジスタを含む集積回路を形成するプロセスであって、前記プロセスが、
所与の導電型のディープウェルを半導体基板内に形成することと、
逆の導電型の本体領域を前記ディープウェル内に形成することと、
前記基板の上に、前記本体領域の第１の側に重なるように第１のＭＯＳゲートを形成することと、
前記基板の上に、前記第１のＭＯＳゲートとは反対側で前記本体領域の第２の側に重なるように第２のＭＯＳゲートを形成することと、
前記本体領域とは反対側で前記第１のＭＯＳゲート近傍の前記ディープウェル内に第１のドレイン構造を形成することであって、前記第１のドレイン構造を形成することが、前記基板内に中央配置のドレイン拡散領域を形成することであって、前記中央配置のドレイン拡散領域が前記ディープウェルと同じ導電型を有するように、かつ、前記中央配置のドレイン拡散領域が前記第１のドレイン構造内の中央に位置し、前記第１のドレイン構造の長さの半分未満まで延在するようにする、前記中央配置のドレイン拡散領域を形成することと、前記基板内に第１の分散型ＳＣＲ端子を形成することであって、前記第１の分散型ＳＣＲ端子が前記ディープウェルとは逆の導電型を有するように、かつ、前記第１の分散型ＳＣＲ端子が前記第１のドレイン構造の各端部まで延在するようにする、前記第１の分散型ＳＣＲ端子を形成することとを含む、前記第１のドレイン構造を形成することと、
前記第１のＭＯＳゲートと前記第２のＭＯＳゲートとの間の前記本体領域内にソース構造を形成することであって、前記所与の導電型のソース拡散領域を形成することと、前記逆の導電型の本体コンタクト拡散領域を形成することとを含む、前記ソース構造を形成することと、
前記本体領域とは反対側で前記第２のＭＯＳゲート近傍の前記ディープウェル内に第２のドレイン構造を形成することであって、前記所与の導電型の分散型ドレイン拡散領域を前記ディープウェル内に形成することと、前記逆の導電型の第２の分散型ＳＣＲ端子を前記ディープウェル内に形成することとを含み、前記分散型ドレイン拡散領域と前記第２の分散型ＳＣＲ端子との組み合わせが前記第２のドレイン構造の実質的に各端部まで延在するようにする、前記第２のドレイン構造を形成することと、
前記第１のＭＯＳゲートが前記ソース拡散領域に電気的に結合されるように電気的結合要素を形成することと、
を含む、プロセス。
【請求項１４】
請求項１３に記載のプロセスであって、
前記所与の導電型のＲＥＳＵＲＦ領域を前記ディープウェル内に形成することを更に含み、
前記ＲＥＳＵＲＦ領域が前記中央配置のドレイン拡散領域の周りに形成され、
前記ＲＥＳＵＲＦ領域が前記中央配置のドレイン拡散領域の下に延び、
前記ＲＥＳＵＲＦ領域が前記本体領域から横方向に離され、更に、
前記ＲＥＳＵＲＦ領域のドーピング濃度が、前記ＲＥＳＵＲＦ領域と前記本体領域との間の前記ディープウェルのドーピング濃度より少なくとも２倍高い、プロセス。
【請求項１５】
請求項１４に記載のプロセスであって、
前記ＲＥＳＵＲＦ領域を形成する前記プロセスが、前記ＲＥＳＵＲＦ領域が前記第１のドレイン構造を横方向に囲むように行われる、プロセス。
【請求項１６】
請求項１５に記載のプロセスであって、
前記第２のドレイン構造を横方向に囲むように第２のＲＥＳＵＲＦ領域を形成することを更に含む、プロセス。
【請求項１７】
請求項１６に記載のプロセスであって、
前記所与の導電型がＮ型の導電性であり、前記逆の導電型がＰ型の導電性である、プロセス。
【請求項１８】
請求項１６に記載のプロセスであって、
前記所与の導電型がＰ型の導電性であり、前記逆の導電型がＮ型の導電性である、プロセス。
【請求項１９】
請求項１３に記載のプロセスであって、
前記ディープウェルを形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記本体領域を形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記中央配置のドレイン拡散領域を形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記第１の分散型ＳＣＲ端子を形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記ソース拡散領域を形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記本体コンタクト拡散領域を形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記分散型ドレイン拡散領域を形成するステップが前記基板内に不純物をイオン注入することにより行われ、
前記第２の分散型ＳＣＲ端子を形成するステップが前記基板内に不純物をイオン注入することにより行われる、プロセス。
【請求項２０】
請求項１６に記載のプロセスであって、
前記中央配置のドレイン拡散領域を形成するステップと、前記ソース拡散領域を形成するステップと、前記分散型ドレイン拡散領域を形成するステップとが、同時に行われる、プロセス。
【請求項２１】
請求項２０に記載のプロセスであって、
前記第１の分散型ＳＣＲ端子を形成するステップと、前記本体コンタクト拡散領域を形成するステップと、前記第２の分散型ＳＣＲ端子を形成するステップとが、同時に行われる、プロセス。