【手続補正書】
【提出日】平成26年1月20日(2014.1.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
容量性マイクロホンを含む集積回路であって、
基板と、
前記基板の上に形成される誘電体層であって、前記誘電体層を貫通するアクセスホールを有し、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域として形成されるフィールド酸化物を含む、前記誘電体層と、
前記誘電体層の上に形成される固定プレートと、
前記固定プレートの上に形成される透過性膜であって、前記透過性膜と前記固定プレートとの間に上側キャビティを定義する空間を有する、前記透過性膜と、
前記基板内に前記誘電体層の下に形成されるバックサイドキャビティであって、前記アクセスホールを介して前記上側キャビティに接続する、前記バックサイドキャビティと、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、
前記誘電体層が窒化シリコンを含む、集積回路。
【請求項３】
請求項１に記載の集積回路であって、
前記バックサイドキャビティが、前記上側キャビティよりも１００倍より大きい容量を有する、集積回路。
【請求項４】
容量性マイクロホンを含む集積回路であって、
基板と、
前記基板の上に形成される誘電体層であって、前記誘電体層を貫通するアクセスホールを有する、前記誘電体層と、
前記誘電体層の上に形成される相互接続領域と、
前記誘電体層の上に形成される固定プレートであって、前記相互接続領域の上に位置する、前記固定プレートと、
前記固定プレートの上に形成される透過性膜であって、前記膜と前記固定プレートとの間に上側キャビティを定義する空間を有する、前記透過性膜と、
前記基板内に前記誘電体層の下に形成されるバックサイドキャビティであって、前記アクセスホールを介して前記上側キャビティに接続する、前記バックサイドキャビティと、
を含む、集積回路。
【請求項５】
容量性マイクロホンを含む集積回路であって、
基板と、
前記基板の上に形成される誘電体層であって、前記誘電体層を貫通するアクセスホールを有する、前記誘電体層と、
前記誘電体層の上に形成される固定プレートと、
前記固定プレートの上に形成されると透過性膜であって、前記膜と前記固定プレートとの間に上側キャビティを定義する空間を有する、前記透過性膜と、
前記基板内に前記誘電体層の上に形成されるバックサイドキャビティであって、前記アクセスホールを介して前記上側キャビティに接続する、前記バックサイドキャビティと、
を含み、
前記バックサイドキャビティが１つより多いキャビティチャンバーを有して形成される、集積回路。
【請求項６】
容量性マイクロホンを含む集積回路であって、
基板の表面のマイクロホン領域内に横方向に間隔を置いて配置される誘電体充填トレンチ領域を含む誘電体層と、
前記充填トレンチ領域の上に形成される誘電体材料の第１の層であって、前記トレンチ領域の間の前記間隔の導電体材料により覆われていない少なくとも一部を有し、前記トレンチ領域の上に形成される前記導電性材料が第１のキャパシタプレートと前記第１のキャパシタプレートの周辺の端子領域とを定義する、前記第１の層と、
前記第１のキャパシタプレートの上に空間を有して形成され、前記第１のキャパシタプレートの周辺に前記端子領域まで下がって延びる導電性材料の第２の層であって、導電性材料の前記第２の層が、前記端子領域の間の前記第１のキャパシタプレートの上に空間を置いて配置され、それを通した穴を有して形成される第２のキャパシタプレートを定義する、前記第２の層と、
を含み、
前記穴を介して前記第１及び第２のキャパシタプレートの間の空間に接続するために前記基板が前記充填トレンチ領域の下を含む深さまで前記間隔に開いたキャビティを含む、集積回路。
【請求項７】
請求項６に記載の集積回路であって、
導電体材料の前記第１の層が前記充填トレンチ領域の上に形成される金属シリサイドを含む、集積回路。
【請求項８】
容量性マイクロホンを含む集積回路を形成するプロセスであって、
基板を提供することであって、前記基板が前記基板の表面まで延びる半導体領域を含む、前記提供することと、
前記基板の前記表面に誘電体支持層を形成することと、
前記誘電体支持層を貫通してアクセスホールを形成することと、
前記誘電体支持層上に前記容量性マイクロホンの固定プレートを形成することと、
前記固定プレート上に犠牲材料を含むキャパシタキャビティ犠牲層を形成することと、
前記キャパシタキャビティ犠牲層上に透過性膜を形成することと、
前記固定プレートから前記透過性膜がある空間だけ離れるように前記キャパシタキャビティ犠牲層から前記犠牲材料を除去することと、
前記透過性膜を通して、前記アクセスホールを通して前記基板にエッチャントを提供することにより前記基板内にバックサイドキャビティを形成するようにキャビティ形成プロセスを実施することであって、それによって、前記バックサイドキャビティが前記アクセスホールを通して前記透過性膜と前記固定プレートとの間の前記空間に接続され、前記キャビティの底部が前記基板内に配置される、前記実施することと、
を含む、プロセス。
【請求項９】
請求項８に記載のプロセスであって、
前記誘電体支持層が、シャロートレンチアイソレーション（ＳＴＩ）領域形成プロセスによって形成されるフィールド酸化物を含む、プロセス。
【請求項１０】
請求項９に記載のプロセスであって、
前記アクセスホールの上に前記基板の前記表面上に１つまたは複数のシリサイド阻止層を形成することを更に含む、プロセス。
【請求項１１】
請求項８に記載のプロセスであって、
前記固定プレートが相互接続領域上に配置されるために、前記固定プレートを形成することが実施される前に前記相互接続領域が形成されるように、前記誘電体支持層上に前記相互接続領域を形成することを更に含む、プロセス。
【請求項１２】
請求項８に記載のプロセスであって、
キャビティ形成プロセスを実施することが、フッ素含有反応性種が前記基板に提供されるようにＳＦ６ガスを含むプラズマを形成することを更に含む、プロセス。
【請求項１３】
容量性マイクロホンを含む集積回路を形成するプロセスであって、
基板を提供することであって、前記基板が前記基板の表面に延びる半導体領域を含む、前記提供することと、
前記基板の前記表面に誘電体支持層を形成することと、
前記誘電体支持層を貫通してアクセスホールを形成することと、
前記誘電体支持層の上に前記容量性マイクロホンの固定プレートを形成することと、
前記容量性マイクロホンの透過性膜を形成することであって、ある空間が前記透過性膜を前記固定プレートから離すように前記透過性膜が前記固定プレート上に位置している、前記形成することと、
前記キャビティの底部が前記基板内に位置するように前記基板内にバックサイドキャビティを形成することであって、前記バックサイドキャビティが前記アクセスホールを介して前記透過性膜と前記固定プレートとの間の前記空間に接続される、前記形成することと、
を含む、プロセス。
【請求項１４】
請求項１３に記載のプロセスであって、
前記誘電体支持層がシャロートレンチアイソレーション（ＳＴＩ）領域形成プロセスにより形成されるフィールド酸化物を含む、プロセス。
【請求項１５】
請求項１３に記載のプロセスであって、
前記誘電体支持層が窒化シリコンを含む、プロセス。
【請求項１６】
請求項１３に記載のプロセスであって、
前記固定プレートが前記誘電体支持層に接触するように形成される、プロセス。
【請求項１７】
請求項１３に記載のプロセスであって、
前記バックサイドキャビティが１つより多いキャビティチャンバーを含むように形成される、プロセス。
【請求項１８】
請求項１３に記載のプロセスであって、
前記バックサイドキャビティが前記透過性膜と前記固定プレートとの間の前記空間の容量よりも１００倍より大きい容量を有するように形成される、プロセス。
【請求項１９】
容量性マイクロホンを含む集積回路を形成するプロセスであって、
基板の表面のマイクロホン領域内に横方向に間隔を置いて配置される誘電体充填トレンチ領域を含む誘電体層を形成することと、
前記充填トレンチ領域の上に前記トレンチ領域の間の前記間隔の導電性材料により覆われていない少なくとも一部を残して導電性材料の第１の層を形成することであって、前記トレンチ領域の上に形成される前記導電性材料が第１のキャパシタプレートと前記第１のキャパシタプレートの周辺の端子領域とを定義する、前記形成することと、
前記第１のキャパシタプレートの上に前記端子領域の露出される少なくとも一部を残して犠牲材料の層を形成することと、
前記第１のキャパシタプレートの上の犠牲材料の前記層の上に前記第１のキャパシタプレートの周辺に前記端子領域まで下がって延びる導電性材料の第２の層を形成することであって、導電性材料の前記第２の層が、前記端子領域の間の前記第１のキャパシタプレートの上に空間を置いて配置され、それを通した穴を有して形成される第２のキャパシタプレートを定義する、前記形成することと、
前記第１及び第２のキャパシタプレートの間の前記空間から犠牲材料の前記層の材料を除去することと、
前記材料の除去の後に、前記充填トレンチ領域の下に含む深さまでキャビティを形成するために前記穴を介して前記間隔で前記基板をエッチングすることと、
を含む、プロセス。
【請求項２０】
請求項１９に記載のプロセスであって、
導電性材料の前記第１の層の形成よりも前に、前記基板の上に前記トレンチ領域に間隔を置く前記間隔に拡がるシリサイド防止材料を形成することを更に含み、導電性材料の前記第１の層が前記充填トレンチ領域の上に形成される多結晶シリコンをシリサイドすることにより形成される、プロセス。