(57)【要約】【課題】半導体チップが複数層に積層された構造を有する半導体装置の厚さを低減する。【解決手段】配線パターン２が配設された基板１に、複数層の半導体チップ１１，２１および３１が順次実装される。第１層の半導体チップ１１は、半導体ウェハから切り出された時の厚さのものが実装され、さらに封止材４による封止がなされた後に、その上面（非実装面）が研磨されることにより薄くされる。つぎに第２層の半導体チップ２１が実装され、封止された後に、研磨により薄くされる。以下同様の工程を通じて、積層構造の厚さを低減した半導体装置が得られる。【選択図】      図３
2004356133.tif 000002
【特許請求の範囲】
【請求項１】
配線パターンと、
前記配線パターンの一方主面側に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、
前記配線パターンの他方主面側の少なくとも一部が露出するように、前記配線パターンと前記複数層の半導体チップとを封止する封止材と、を備え、
前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるようにフリップチップ実装されており、
前記複数層のうち少なくとも、前記配線パターンから最も離れた層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されている半導体装置。
【請求項２】
前記配線パターンの前記他方主面側に配置され、集積回路が作り込まれた別の半導体チップと、
前記配線パターンの前記他方主面側の少なくとも一部が露出するように、前記配線パターンと前記別の半導体チップとを封止する別の封止材と、をさらに備え、
前記別の半導体チップは、その電極が前記配線パターンに接続されるようにフリップチップ実装されている請求項１に記載の半導体装置。
【請求項３】
前記配線パターンの前記他方主面側に積層され、各々に集積回路が作り込まれた別の複数層の半導体チップと、
前記配線パターンの前記他方主面側の少なくとも一部が露出するように、前記配線パターンと前記別の複数層の半導体チップとを封止する別の封止材と、を備え、
前記別の複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるようにフリップチップ実装されており、
前記別の複数層のうち少なくとも、前記配線パターンから最も離れた層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されている請求項１に記載の半導体装置。
【請求項４】
配線パターンが配設された基板と、
前記基板の上に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、
前記複数層の半導体チップと前記基板との間の空隙を埋めるように封止する封止材と、を備え、
前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるように前記基板にフリップチップ実装されており、
前記複数層のうち少なくとも、最上層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されており、
前記基板が主面から突起した突起部を有しており、前記配線パターンが前記突起部を覆う電極膜を含んでおり、前記電極膜を含めた前記突起部は、前記第１層の半導体チップの上面を超えない高さであり、
第２層の半導体チップは、その電極が前記電極膜に接続されている半導体装置。
【請求項５】
配線パターンが配設された基板と、
前記基板の上に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、
前記基板の上に配置され、最上層の半導体チップの下方に位置するディスクリート部品と、
前記複数層の半導体チップと前記ディスクリート部品と前記基板との間の空隙を埋めるように封止する封止材と、を備え、
前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるように前記基板にフリップチップ実装されており、
前記複数層のうち少なくとも、最上層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されており、
前記ディスクリート部品は、その電極が前記配線パターンに接続されるように前記基板に実装されている半導体装置。
【請求項６】
前記半導体チップのすべてが、その母体となった半導体ウェハよりも薄くなるように研磨されている請求項１ないし５のいずれかに記載の半導体装置。
【請求項７】
集積回路が作り込まれた半導体チップが複数層に積層された構造を有する半導体装置を製造する方法であって、
（ａ）集積回路が作り込まれた第１層の半導体チップを、その電極が基板に配設された配線パターンに接続されるように、前記基板にフリップチップ実装する工程と、
（ｂ）前記第１層の半導体チップと前記基板との間の空隙を埋めるように封止材で封止する工程と、
（ｃ）以下の工程（ｃ１）〜（ｃ３）を、整数ｋについてｋ＝２からｋ＝Ｋ（ただしＫ≧２）まで順次行う工程と、を備え、
前記工程（ｃ１）〜（ｃ３）が、
（ｃ１）第ｋ−１層の半導体チップの上面を研磨することにより前記第ｋ−１層の半導体チップを薄くする工程、
（ｃ２）集積回路が作り込まれた第ｋ層の半導体チップを、薄くされた前記第ｋ−１層の半導体チップの上方に位置するように、且つその電極が前記配線パターンに接続されるように、前記基板にフリップチップ実装する工程、および
（ｃ３）前記第ｋ層の半導体チップと前記基板との間の空隙を埋めるように前記封止材で封止する工程、である半導体装置の製造方法。
【請求項８】
前記工程（ｃ）が、
（ｃ４）ｋ＝Ｋであるｋについての前記工程（ｃ３）の後に、前記第Ｋ層の半導体チップの上面を研磨することにより前記第Ｋ層の半導体チップを薄くする工程を、さらに備える請求項７に記載の半導体装置の製造方法。
【請求項９】
前記基板が主面から後退した凹部を有しており、
前記工程（ａ）は、前記第１層の半導体チップを前記凹部の底面にフリップチップ実装し、
ｋ＝２からｋ＝Ｋまでの各ｋについての前記工程（ｃ２）は、前記第ｋ層の半導体チップを、その電極が前記基板の凹部でない領域に配設された配線パターンに接続されるようにフリップチップ実装し、
前記凹部は、薄くされた後の前記第１層の半導体チップの上面が前記配線パターンを含めた前記凹部の縁よりも低くならない深さである、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記基板が折り曲げ可能なフィルム基板であって、
ｋ＝２からｋ＝Ｋまでの少なくとも１つのｋについての前記工程（ｃ２）が、
（ｃ２−１）前記フィルム基板を型に嵌め込むことにより、前記フィルム基板のうち薄くされた前記第ｋ−１層の半導体チップが実装されている領域が後退するように、前記フィルム基板を折り曲げて凹部を形成する工程と、
（ｃ２−２）前記第ｋ層の半導体チップを、その電極が前記フィルム基板の前記凹部以外の領域に配設された配線パターンに接続されるようにフリップチップ実装する工程と、を備える請求項７または８に記載の半導体装置の製造方法。
【請求項１１】
前記基板が折り曲げ可能なフィルム基板であって、
前記第１層ないし第Ｋ−１層のうち少なくとも一つの層である第ｎ層の半導体チップを前記基板にフリップチップ実装する前記工程（ａ）または（ｃ２）が、
（ｘ１）前記フィルム基板を型に嵌め込むことにより、前記フィルム基板を折り曲げて凹部を形成する工程と、
（ｘ２）前記第ｎ層の半導体チップを前記凹部の底面にフリップチップ実装する工程と、を備え、
前記凹部は、薄くされた後の前記第ｎ層の半導体チップの上面が前記配線パターンを含めた前記凹部の縁よりも低くならない深さであり、
第ｎ＋１層の半導体チップを前記基板にフリップチップ実装する前記工程（ｃ２）が、前記第ｎ＋１層の半導体チップを、その電極が前記フィルム基板の前記凹部以外の領域に配設された配線パターンに接続されるようにフリップチップ実装する請求項７または８に記載の半導体装置の製造方法。
【請求項１２】
前記基板が、少なくとも前記第１層から前記第Ｋ層の半導体チップが実装される領域の表面部分において離型性であって、
（ｄ）前記工程（ｃ）の後に、前記配線パターン、前記封止材および前記第１ないし前記第Ｋの半導体チップから前記基板を剥離することにより前記基板を除去する工程を、さらに備える請求項７ないし１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
（ｅ）集積回路が作り込まれた別の半導体チップを、その電極が前記配線パターンに接続されるように、前記配線パターンを含む剥離面にフリップチップ実装する工程と、
（ｆ）前記別の半導体チップと前記剥離面との間の空隙を埋め、かつ前記配線パターンの一部が露出するように前記封止材で封止する工程と、をさらに備える請求項１２に記載の半導体装置の製造方法。
【請求項１４】
（ｇ）前記別の半導体チップの上面を研磨することにより前記別の半導体チップを薄くする工程を、さらに備える請求項１３に記載の半導体装置の製造方法。
【請求項１５】
（ｈ）前記別の半導体チップを剥離面側の第１層の半導体チップとし、前記剥離面に、集積回路が作り込まれた半導体チップを第Ｎ層（ただしＮ≧２）まで積層する工程であって、以下の工程（ｈ１）〜（ｈ３）を、整数ｎについてｎ＝２からｎ＝Ｎまで順次行う工程を、さらに備え、
前記工程（ｈ１）〜（ｈ３）が、
（ｈ１）剥離面側の第ｎ−１層の半導体チップの上面を研磨することにより前記剥離面側の第ｎ−１層の半導体チップを薄くする工程、
（ｈ２）剥離面側の第ｎ層の半導体チップを、薄くされた前記剥離面側の第ｎ−１層の半導体チップの上方に位置するように、且つその電極が前記配線パターンに接続されるように、前記剥離面にフリップチップ実装する工程、および
（ｈ３）前記剥離面側の第ｎ層の半導体チップと前記剥離面との間の空隙を埋め、かつ前記配線パターンの一部が露出するように前記封止材で封止する工程、である請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記基板が主面から突起した突起部を有しており、前記配線パターンが前記突起部を覆う電極膜を含んでおり、前記電極膜を含めた前記突起部は、薄くされた後の前記第１層の半導体チップの上面を超えない高さであり、
ｋ＝２であるｋについての前記工程（ｃ２）が、
（ｃ２−３）前記第２層の半導体チップの電極を前記電極膜に電気的に接続する工程、を含んでいる請求項７ないし１１のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｃ）が、
（ｃ５）遅くともｋ＝Ｋであるｋについての前記工程（ｃ２）より前に、ディスクリート部品を、前記第Ｋ層の半導体チップの下方に位置することとなるように、且つその電極が前記配線パターンに接続されるように、前記基板に実装する工程を、さらに備える請求項７ないし１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記複数層に積層された半導体チップのうち、上面が研磨されることにより薄くされることとなる少なくとも１つの層の半導体チップが、各々に集積回路が作り込まれている複数の半導体チップを含んでいる請求項７ないし１７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数層に積層された半導体チップを有する半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来において、集積回路が作り込まれた半導体素子（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）は、ワイヤボンディングあるいはフリップチップ実装を用いて基板に搭載されていた。しかしながら、多数の半導体素子を備える半導体モジュールを構成する場合に、半導体素子を平面上に並べて実装するのみでは、実装面積の増大を招き、モジュールの小型化が図れないという問題点があった。この問題を解消する技術として、例えば特許文献１に記載されるように、集積回路が作り込まれた半導体チップを複数層に積層させた積層構造の半導体装置が知られている。
【０００３】
【特許文献１】
特開２００２−３３４４３公報
【０００４】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示される従来技術では、各層の半導体チップの厚さが積み上げられることにより、積層構造全体の厚さが大きくなるという問題点があった。
【０００５】
本発明は、上記の問題点に鑑みてなされたもので、半導体チップが複数層に積層された構造を有する半導体装置およびその製造方法において、積層構造の厚さを低減する技術を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、半導体装置であって、配線パターンと、前記配線パターンの一方主面側に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、前記配線パターンの他方主面側の少なくとも一部が露出するように、前記配線パターンと前記複数層の半導体チップとを封止する封止材と、を備え、前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるようにフリップチップ実装されており、前記複数層のうち少なくとも、前記配線パターンから最も離れた層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されているものである。
【０００７】
この発明によれば、半導体チップが複数層に積層され、かつ配線パターンの主面の少なくとも一部が露出する半導体装置が実現する。したがって、この半導体装置を、あたかも配線パターンの露出面を電極とする集積度の高い単一のＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）であるかのように使用することができる。また、最上層以外の層の半導体チップが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さが低減される。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が得られる。
【０００８】
請求項２に記載の発明は、請求項１に記載の半導体装置であって、前記配線パターンの前記他方主面側に配置され、集積回路が作り込まれた別の半導体チップと、前記配線パターンの前記他方主面側の少なくとも一部が露出するように、前記配線パターンと前記別の半導体チップとを封止する別の封止材と、をさらに備え、前記別の半導体チップは、その電極が前記配線パターンに接続されるようにフリップチップ実装されているものである。
【０００９】
この発明によれば、配線パターンの露出面側に別の半導体チップが実装されているので、同一の装置面積を保ちつつ回路の集積度がさらに高められる。
【００１０】
請求項３に記載の発明は、請求項１に記載の半導体装置であって、前記配線パターンの前記他方主面側に積層され、各々に集積回路が作り込まれた別の複数層の半導体チップと、前記配線パターンの前記他方主面側の少なくとも一部が露出するように、前記配線パターンと前記別の複数層の半導体チップとを封止する別の封止材と、を備え、前記別の複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるようにフリップチップ実装されており、前記別の複数層のうち少なくとも、前記配線パターンから最も離れた層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されているものである。
【００１１】
この発明によれば、配線パターンの露出面側にも半導体チップが複数層に積層されているので、装置面積を同一に保ちつつ、回路の集積度をさらに高めることができる。また、配線パターンの露出面側においても、最上層以外の層の半導体チップが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さが低減される。
【００１２】
請求項４に記載の発明は、半導体装置であって、配線パターンが配設された基板と、前記基板の上に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、前記複数層の半導体チップと前記基板との間の空隙を埋めるように封止する封止材と、を備え、前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるように前記基板にフリップチップ実装されており、前記複数層のうち少なくとも、最上層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されており、前記基板が主面から突起した突起部を有しており、前記配線パターンが前記突起部を覆う電極膜を含んでおり、前記電極膜を含めた前記突起部は、前記第１層の半導体チップの上面を超えない高さであり、第２層の半導体チップは、その電極が前記電極膜に接続されているものである。
【００１３】
この発明によれば、半導体チップが複数層に積層され、最上層以外の層の半導体チップが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さが低減された半導体装置が実現する。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が得られる。さらに、電極膜で覆われた突起部を有する基板が用いられ、第２層の半導体チップの電極が電極膜に接続されているので、第２層の半導体チップのバンプの高さが低減される。すなわち、製造工程が容易化される。また、電極膜を含めた突起部の高さが第１層の半導体チップの上面を超えない範囲であるので、製造工程において、半導体ウェハと同等厚さの第１層の半導体チップを実装した後に、その上面を研磨することにより第１層の半導体チップを薄くすることが、突起部およびその電極膜と干渉することなく容易に行い得る。
【００１４】
請求項５に記載の発明は、半導体装置であって、配線パターンが配設された基板と、前記基板の上に積層され、各々に集積回路が作り込まれた複数層の半導体チップと、前記基板の上に配置され、最上層の半導体チップの下方に位置するディスクリート部品と、前記複数層の半導体チップと前記ディスクリート部品と前記基板との間の空隙を埋めるように封止する封止材と、を備え、前記複数層の半導体チップの各々は、その電極が前記配線パターンに接続されるように前記基板にフリップチップ実装されており、前記複数層のうち少なくとも、最上層以外のすべての層の半導体チップの各々は、その母体となった半導体ウェハよりも薄くなるように研磨されており、前記ディスクリート部品は、その電極が前記配線パターンに接続されるように前記基板に実装されているものである。
【００１５】
この発明によれば、半導体チップが複数層に積層され、最上層以外の層の半導体チップが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さが低減された半導体装置が実現する。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が得られる。さらに、ディスクリート部品が実装されているので、半導体装置は、ディスクリート部品と各半導体チップとの間の配線距離を短くしたディスクリート部品内蔵型のモジュールとして機能する。また、ディスクリート部品は最上層の半導体チップの下方に位置するように実装されているので、ディスクリート部品のために積層構造の厚さが増大しない。
【００１６】
請求項６に記載の発明は、請求項１ないし５のいずれかに記載の半導体装置であって、前記半導体チップのすべてが、その母体となった半導体ウェハよりも薄くなるように研磨されているものである。
【００１７】
この発明によれば、半導体チップのすべてが、その母体となった半導体ウェハよりも薄くなるように研磨されているので、積層構造全体の厚さがさらに低減される。すなわち、厚さ方向の回路の集積度がさらに高められる。
【００１８】
請求項７に記載の発明は、半導体装置の製造方法であって、集積回路が作り込まれた半導体チップが複数層に積層された構造を有する半導体装置を製造する方法であって、（ａ）集積回路が作り込まれた第１層の半導体チップを、その電極が基板に配設された配線パターンに接続されるように、前記基板にフリップチップ実装する工程と、（ｂ）前記第１層の半導体チップと前記基板との間の空隙を埋めるように封止材で封止する工程と、（ｃ）以下の工程（ｃ１）〜（ｃ３）を、整数ｋについてｋ＝２からｋ＝Ｋ（ただしＫ≧２）まで順次行う工程と、を備え、前記工程（ｃ１）〜（ｃ３）が、（ｃ１）第ｋ−１層の半導体チップの上面を研磨することにより前記第ｋ−１層の半導体チップを薄くする工程、（ｃ２）集積回路が作り込まれた第ｋ層の半導体チップを、薄くされた前記第ｋ−１層の半導体チップの上方に位置するように、且つその電極が前記配線パターンに接続されるように、前記基板にフリップチップ実装する工程、および（ｃ３）前記第ｋ層の半導体チップと前記基板との間の空隙を埋めるように前記封止材で封止する工程、であるものである。
【００１９】
この発明によれば、最上層以外の層の半導体チップが、その上面を研磨されることにより薄くされ、その後に次の層の半導体チップが実装されるので、積層構造全体の厚さが低減される。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が実現する。さらに、各層の半導体チップは、薄くされる前のものが実装されるので、半導体チップの撓みによる取扱いの困難性が解消され、製造工程が容易化される。さらに、研磨される半導体チップは、実装後に封止されることにより、まず基板に固定され、その後に研磨されるので、研磨工程も容易に行われ得る。
【００２０】
さらに、各層の半導体チップは、その電極が基板の配線パターンに接続されるように基板にフリップチップ実装されるので、各層の半導体チップは、それより下層の半導体チップを内側に収納するように実装されることとなる。このため、各層の半導体チップと基板との間の空隙を埋める封止によって、当該半導体チップが基板に直接に固定されるとともに、当該半導体チップより下層の半導体チップが封止材の内部に埋め込まれる。したがって、薄くされて機械的強度が弱まっている下層の半導体チップに加重を過度に付加することなく、また下層の半導体チップを保護しつつ研磨工程を実施することができ、さらに装置完成後においても、最上層より下層の薄い半導体チップが保護される。
【００２１】
請求項８に記載の発明は、請求項７に記載の半導体装置の製造方法であって、前記工程（ｃ）が、（ｃ４）ｋ＝Ｋであるｋについての前記工程（ｃ３）の後に、前記第Ｋ層の半導体チップの上面を研磨することにより前記第Ｋ層の半導体チップを薄くする工程を、さらに備えるものである。
【００２２】
この発明によれば、最上層の半導体チップも研磨により薄くされるので、積層構造全体の厚さがさらに低減され、厚さ方向の回路集積度がさらに高められる。
【００２３】
請求項９に記載の発明は、請求項７または８に記載の半導体装置の製造方法であって、前記基板が主面から後退した凹部を有しており、前記工程（ａ）は、前記第１層の半導体チップを前記凹部の底面にフリップチップ実装し、ｋ＝２からｋ＝Ｋまでの各ｋについての前記工程（ｃ２）は、前記第ｋ層の半導体チップを、その電極が前記基板の凹部でない領域に配設された配線パターンに接続されるようにフリップチップ実装し、前記凹部は、薄くされた後の前記第１層の半導体チップの上面が前記配線パターンを含めた前記凹部の縁よりも低くならない深さであるものである。
【００２４】
この発明によれば、第１層の半導体チップが基板凹部の底面に実装され、第１層より上層の半導体チップが、基板の凹部以外の領域に配設された配線パターンに接続されるように実装されるので、第１層より上層の半導体チップのバンプの高さが低減される。また、凹部の深さが、薄くされた後の第１層の半導体チップの上面が配線パターンを含めた凹部の縁よりも低くならない範囲であるので、第１層の半導体チップの研磨を、基板と干渉することなく容易に行うことができる。
【００２５】
請求項１０に記載の発明は、請求項７または８に記載の半導体装置の製造方法であって、前記基板が折り曲げ可能なフィルム基板であり、ｋ＝２からｋ＝Ｋまでの少なくとも１つのｋについての前記工程（ｃ２）が、（ｃ２−１）前記フィルム基板を型に嵌め込むことにより、前記フィルム基板のうち薄くされた前記第ｋ−１層の半導体チップが実装されている領域が後退するように、前記フィルム基板を折り曲げて凹部を形成する工程と、（ｃ２−２）前記第ｋ層の半導体チップを、その電極が前記フィルム基板の前記凹部以外の領域に配設された配線パターンに接続されるようにフリップチップ実装する工程と、を備えるものである。
【００２６】
この発明によれば、フィルム基板を折り曲げることにより、半導体チップがすでに実装されている領域を凹部に後退させて、新たな層の半導体チップが、凹部以外の領域に配設された配線パターンに接続されるように実装されるので、上記の新たな層以上の層の半導体チップのバンプの高さが低減される。また、フィルム基板を型に嵌め込むことにより凹部が形成されるので、上記の新たな層以上の層の半導体チップの実装を容易に行うことができる。
【００２７】
請求項１１に記載の発明は、請求項７または８に記載の半導体装置の製造方法であって、前記基板が折り曲げ可能なフィルム基板であり、前記第１層ないし第Ｋ−１層のうち少なくとも一つの層である第ｎ層の半導体チップを前記基板にフリップチップ実装する前記工程（ａ）または（ｃ２）が、（ｘ１）前記フィルム基板を型に嵌め込むことにより、前記フィルム基板を折り曲げて凹部を形成する工程と、（ｘ２）前記第ｎ層の半導体チップを前記凹部の底面にフリップチップ実装する工程と、を備え、前記凹部は、薄くされた後の前記第ｎ層の半導体チップの上面が前記配線パターンを含めた前記凹部の縁よりも低くならない深さであり、第ｎ＋１層の半導体チップを前記基板にフリップチップ実装する前記工程（ｃ２）が、前記第ｎ＋１層の半導体チップを、その電極が前記フィルム基板の前記凹部以外の領域に配設された配線パターンに接続されるようにフリップチップ実装するものである。
【００２８】
この発明によれば、フィルム基板を折り曲げることにより凹部を形成し、ある層（第ｎ層）の半導体チップが凹部の底面に実装され、つぎの層（第ｎ＋１層）の半導体チップが、その電極が凹部以外の領域に配設された配線パターンに接続されるように実装されるので、第ｎ＋１層以上の層の半導体チップのバンプの高さが低減される。また、凹部の深さが、薄くされた後の第ｎ層の半導体チップの上面が配線パターンを含めた凹部の縁よりも低くならない範囲であるので、第ｎ層の半導体チップの研磨を、フィルム基板と干渉することなく容易に行うことができる。
【００２９】
請求項１２に記載の発明は、請求項７ないし１１のいずれかに記載の半導体装置の製造方法であって、前記基板が、少なくとも前記第１層から前記第Ｋ層の半導体チップが実装される領域の表面部分において離型性であり、（ｄ）前記工程（ｃ）の後に、前記配線パターン、前記封止材および前記第１ないし前記第Ｋの半導体チップから前記基板を剥離することにより前記基板を除去する工程を、さらに備えるものである。
【００３０】
この発明によれば、半導体チップが実装される領域の表面部分が離型性である基板を用いることにより、半導体チップの積層構造が形成された後に、基板が剥離され除去されるので、半導体チップの積層構造を有し、かつ配線パターンが剥離面に露出する半導体装置が得られる。したがって、この半導体装置を、あたかも配線パターンの露出面を電極とする集積度の高い単一のＣＳＰであるかのように使用することができる。
【００３１】
この発明において好ましくは、基板は折り曲げ可能なフィルム基板である。それにより、基板の剥離をより容易に行うことができる。
【００３２】
請求項１３に記載の発明は、請求項１２に記載の半導体装置の製造方法であって、（ｅ）集積回路が作り込まれた別の半導体チップを、その電極が前記配線パターンに接続されるように、前記配線パターンを含む剥離面にフリップチップ実装する工程と、（ｆ）前記別の半導体チップと前記剥離面との間の空隙を埋め、かつ前記配線パターンの一部が露出するように前記封止材で封止する工程と、をさらに備えるものである。
【００３３】
この発明によれば、剥離面に別の半導体チップが実装されるので、同一の装置面積を保ちつつ回路の集積度がさらに高められる。
【００３４】
請求項１４に記載の発明は、請求項１３に記載の半導体装置の製造方法であって、（ｇ）前記別の半導体チップの上面を研磨することにより前記別の半導体チップを薄くする工程を、さらに備えるものである。
【００３５】
この発明によれば、剥離面に実装される別の半導体チップについても、研磨により薄くされるので、積層構造全体の厚さがさらに低減される。すなわち、厚さ方向の回路の集積度がさらに高められる。
【００３６】
請求項１５に記載の発明は、請求項１３に記載の半導体装置の製造方法であって、（ｈ）前記別の半導体チップを剥離面側の第１層の半導体チップとし、前記剥離面に、集積回路が作り込まれた半導体チップを第Ｎ層（ただしＮ≧２）まで積層する工程であって、以下の工程（ｈ１）〜（ｈ３）を、整数ｎについてｎ＝２からｎ＝Ｎまで順次行う工程を、さらに備え、前記工程（ｈ１）〜（ｈ３）が、（ｈ１）剥離面側の第ｎ−１層の半導体チップの上面を研磨することにより前記剥離面側の第ｎ−１層の半導体チップを薄くする工程、（ｈ２）剥離面側の第ｎ層の半導体チップを、薄くされた前記剥離面側の第ｎ−１層の半導体チップの上方に位置するように、且つその電極が前記配線パターンに接続されるように、前記剥離面にフリップチップ実装する工程、および（ｈ３）前記剥離面側の第ｎ層の半導体チップと前記剥離面との間の空隙を埋め、かつ前記配線パターンの一部が露出するように前記封止材で封止する工程、であるものである。
【００３７】
この発明によれば、剥離面側にも半導体チップが複数層に積層されるので、装置面積を同一に保ちつつ、回路の集積度をさらに高めることができる。また、剥離面側においても最上層以外の層の半導体チップが、その上面を研磨されることにより薄くされ、その後に次の層の半導体チップが実装されるので、積層構造全体の厚さが低減される。さらに、剥離面側においても各層の半導体チップは、薄くされる前のものが実装されるので、半導体チップの撓みによる取扱いの困難性が解消され、製造工程が容易化される。さらに、剥離面側においても研磨される半導体チップは、実装後に封止されることにより、まず基板に固定され、その後に研磨されるので、研磨工程が容易に行われ得る。
【００３８】
さらに、剥離面側における各層の半導体チップは、その電極が配線パターンに接続されるように剥離面にフリップチップ実装されるので、各層の半導体チップは、それより下層の半導体チップを内側に収納するように実装されることとなる。このため、剥離面側においても各層の半導体チップと剥離面との間の空隙を埋める封止によって、当該半導体チップが剥離面に直接に固定されるとともに、当該半導体チップより下層の半導体チップが封止材の内部に埋め込まれる。したがって、薄くされて機械的強度が弱まっている下層の半導体チップに機械的加重を過度に付加することなく、また下層の半導体チップを保護しつつ研磨工程を実施することができ、さらに装置完成後においても、最上層より下層の薄い半導体チップが保護される。
【００３９】
請求項１６に記載の発明は、請求項７ないし１１のいずれかに記載の半導体装置の製造方法であって、前記基板が主面から突起した突起部を有しており、前記配線パターンが前記突起部を覆う電極膜を含んでおり、前記電極膜を含めた前記突起部は、薄くされた後の前記第１層の半導体チップの上面を超えない高さであり、ｋ＝２であるｋについての前記工程（ｃ２）が、（ｃ２−３）前記第２層の半導体チップの電極を前記電極膜に電気的に接続する工程、を含んでいるものである。
【００４０】
この発明によれば、電極膜で覆われた突起部を有する基板が用いられ、第２層の半導体チップの電極が電極膜に接続されるので、第２層の半導体チップのバンプの高さが低減される。また、電極膜を含めた突起部の高さが、薄くされた後の第１層の半導体チップの上面を超えない範囲であるので、第１層の半導体チップの研磨を、突起部およびその電極膜と干渉することなく容易に行うことができる。
【００４１】
請求項１７に記載の発明は、請求項７ないし１６のいずれかに記載の半導体装置の製造方法であって、前記工程（ｃ）が、（ｃ５）  遅くともｋ＝Ｋであるｋについての前記工程（ｃ２）より前に、ディスクリート部品を、前記第Ｋ層の半導体チップの下方に位置することとなるように、且つその電極が前記配線パターンに接続されるように、前記基板に実装する工程を、さらに備えるものである。
【００４２】
この発明によれば、ディスクリート部品が実装されるので、完成した半導体装置は、ディスクリート部品と各半導体チップとの間の配線距離を短くしたディスクリート部品内蔵型のモジュールとして機能する。また、ディスクリート部品は最上層の半導体チップの下方に位置するように実装されるので、積層構造の厚さを増やすことなく、ディスクリート部品が実装される。さらに、ディスクリート部品は上記の位置に実装されるので、最上層の半導体チップと基板との間の空隙を埋めるように封止を行う工程において、ディスクリート部品も同時に封止される。
【００４３】
請求項１８に記載の発明は、請求項７ないし１７のいずれかに記載の半導体装置の製造方法であって、前記複数層に積層された半導体チップのうち、上面が研磨されることにより薄くされることとなる少なくとも１つの層の半導体チップが、各々に集積回路が作り込まれている複数の半導体チップを含んでいるものである。
【００４４】
この発明によれば、ある層に複数の半導体チップが含まれ、且つそれらの上面が研磨されることにより薄くされるので、それら複数の半導体チップの厚さが不揃いであっても、単一の研磨工程を通じて、それらを同一の厚さに薄くすることができる。すなわち、同一層に複数の半導体チップが実装されても、また、それらの厚さが不揃いであっても、単一の半導体チップが実装される場合と比べて工数を増やすことなく研磨を行うことができる。さらに、同一層に実装される半導体チップの厚さを選ばないので、高い選択の自由度をもって、様々な半導体チップを積層構造の中に取り入れることができる。
【００４５】
【発明の実施の形態】
［第１の実施形態］
図１〜図３は、本発明の第１の実施形態による半導体装置の製造方法を示す工程図である。図３（ｄ）が示すように、完成後の半導体装置は、集積回路が作り込まれた半導体チップ１１，２１，３１が基板１にフリップチップ実装されることにより、多層構造を形成している。半導体チップ１１，２１，３１には、各々の一方主面（実装面と称する）にのみ図示しない配線パターンおよび配線パターンに接続された電極（例えばパッド）が形成されており、この電極が基板１の上の配線パターン２に接続される。したがって、実装面を基板１の側に向けて、すなわち図３（ｄ）において下方に向けて、各半導体チップ１１，２１，３１の実装がなされている。
【００４６】
図３（ｄ）に示す半導体装置を製造するには、はじめに基板１が準備される（図１（ａ））。基板１として、ＦＲ−１等のプリント基板、セラミック基板、ガラス基板、フレキシブル基板、Ｓｉ（シリコン）基板、ＭＩＤ基板など、多彩な基板が使用可能である。基板１の厚さは、例えば０．３ｍｍ〜５．０ｍｍ程度である。基板１の上主面には配線パターン２が配設されている。
【００４７】
つぎに、多層構造の第１層をなす半導体チップ１１が基板１にフリップチップ実装される（図１（ｂ））。この工程で、半導体チップ１１の実装面に形成されている図示しない電極が、基板１の上の配線パターン２に接続される。この半導体チップ１１と配線パターン２との接続は、例えばバンプなどの接続部材１３を介して行われる。配線パターン２としてＣｕ（銅）の母材の表面にＮｉ／Ａｕ（ニッケル／金）のメッキが施されたものが使用される場合には、接続部材１３として例えばＡｕ（金）バンプが用いられ、これを圧接するか、あるいは導電性接着剤を用いて接合することにより、半導体チップ１１と配線パターン２とが電気的に接続される。バンプの材料としてハンダを用いる場合には、配線パターン２にＣｕを用いることが可能である。なお、半導体チップ１１は、その母体となる半導体ウェハ（図示を略す）から切り出したときの厚さを保っており、例えば０．３ｍｍ〜０．８ｍｍの厚さを有している。
【００４８】
つぎに、半導体チップ１１と基板１との間の空隙を埋めるように、封止材４による封止が行われる（図１（ｃ））。封止は、図１（ｃ）が示すように半導体チップ１１の下面のみでなく、側面をも封止材４で覆うように行われる。この封止は、主として半導体チップ１１の下方を封止剤で充填することから、当技術分野では「アンダーフィル」と称される。封止材４には、例えばシリコン酸化物をフィラー（充填材）として充填したエポキシ樹脂が用いられる。封止材４の充填後の硬化の方法として、例えば、半導体チップ１１のフリップチップ実装の前に封止材４を塗布しておき、フリップチップ実装の際に接続部材１３としてのバンプを圧接するための加熱により、同時に封止材４を硬化させる方法（同時硬化）を採ることができる。あるいは、フリップチップ実装の終了後に、封止材４を充填し加熱することにより硬化させる（キュアする）方法を採ることも可能である。
【００４９】
つぎに、半導体チップ１１の上主面、すなわち実装面の反対主面（非実装面と仮称する）が研磨され、それにより半導体チップ１１が薄くされる（図１（ｄ））。このとき、半導体チップ１１は、封止材４により基板１へ固定されているので、機械的な方法で研磨することも可能である。研磨は、半導体チップ１１の実装高さ、すなわち基板１の上主面を基準とした半導体チップ１１の上面の高さが、例えば２００μｍ以下となるように行われる。
【００５０】
つぎに、第２層の半導体チップ２１が基板１にフリップチップ実装される（図１（ｅ））。半導体チップ２１も、半導体チップ１１と同様に、その母体となる半導体ウェハ（図示を略す）から切り出したときの厚さを保っており、例えば０．３ｍｍ〜０．８ｍｍの厚さを有している。半導体チップ２１は、半導体チップ１１の上方に位置するように、かつその電極（図示しない）が配線パターン２に接続されるように実装される。この接続は、例えば金属ポスト電極である接続部材２３を介して行われる。
【００５１】
図２は、接続部材２３としての金属ポスト電極を半導体チップ２１の実装面に形成する工程を特に示している。金属ポスト電極を形成するには、まず半導体チップ２１が準備される（図２（ａ））。半導体チップ２１の実装面には電極２２が形成されている。つぎに、半導体チップ２１の実装面の上に、感光性フィルム２４が被着される（図２（ｂ））。感光性フィルムは、例えば２００μｍ以上の厚さに被着される。つづいて、マスク２５を用いて感光性フィルム２４へ光等を照射することにより、感光性フィルム２４を選択的に露光させる（図２（ｃ））。マスク２５は、感光性フィルム２４のうち電極２３の直上部分が選択的に露光するように準備されている。つぎに、感光性フィルム２４のうち露光により変成した部分をエッチングにより選択的に除去することにより、電極２２の直上部に貫通孔２６が選択的に形成される（図２（ｄ））。つぎに、メッキを施すことにより、貫通孔２６に金属等の導電性材料が充填される（図２（ｅ））。その結果、電極２２に電気的に接続された金属ポスト電極が、接続部材２３として貫通孔２６の中に形成される。その後、感光性フィルム２４を除去することにより、接続部材２３として金属ポスト電極が接続された半導体チップ２１が得られる（図２（ｆ））。金属ポスト電極の高さは、感光性フィルム２４の厚さに相当し、例えば２００μｍ以上である。
【００５２】
図１（ｅ）に戻って、接続部材２３の高さが例えば２００μｍ以上に設定されることにより、半導体チップ２１は、それより下層の半導体チップ１１に干渉することなく、すなわち互いの間に空隙をもって実装される。さらに、半導体チップ２１は、基板１の上の配線パターン２に接続されるように基板１にフリップチップ実装されるので、それより下層の半導体チップ１１を、その内側に収納するように実装される。
【００５３】
つぎに図３（ａ）が示すように、半導体チップ２１と基板１との間の空隙を埋めるように、封止材４による封止が行われる。封止は、半導体チップ２１の下面のみでなく、側面をも封止材４で覆うように行われる。上記したように半導体チップ２１は、それより下層の半導体チップ１１を、その内側に収納するように実装されるので、半導体チップ２１と基板１との間の空隙を埋める封止によって、半導体チップ２１が基板１に直接に固定されるとともに、それより下層の半導体チップ１１が封止材４の内部に埋め込まれる。
【００５４】
つぎに、半導体チップ２１の非実装面が研磨され、それにより半導体チップ２１が薄くされる（図３（ｂ））。このとき、半導体チップ２１は、封止材４により基板１へ直接に固定されているので、薄くされて変形しやすく且つ機械的強度が弱まっている下層の半導体チップ１１に加重負担をかけずに、機械的な方法で研磨することも可能である。また、下層の半導体チップ１１が封止材４の内部に埋め込まれているので、半導体チップ１１を保護しつつ、研磨工程を実施することができる。研磨は、半導体チップ２１の実装高さが、例えば４００μｍ以下となるように行われる。
【００５５】
つぎの図３（ｃ）の工程では、まず、第３層の半導体チップ３１が基板１にフリップチップ実装される。半導体チップ３１も、半導体チップ１１および１２と同様に、その母体となる半導体ウェハ（図示を略す）から切り出したときの厚さを保っており、例えば０．３ｍｍ〜０．８ｍｍの厚さを有している。半導体チップ３１は、半導体チップ２１の上方に位置するように、かつその電極（図示しない）が配線パターン２に接続されるように実装される。この接続は、例えば金属ポスト電極である接続部材３３を介して行われる。接続部材３３の高さが例えば４００μｍ以上に設定されることにより、半導体チップ３１は、第２層の半導体チップ２１に干渉することなく、すなわち互いの間に空隙をもって実装される。さらに、半導体チップ３１は、基板１の上の配線パターン２に接続されるように基板１にフリップチップ実装されるので、それより下層の半導体チップ１１および２１を、その内側に収納するように実装される。
【００５６】
その後、半導体チップ３１と基板１との間の空隙を埋めるように、封止材４による封止が行われる。封止は、半導体チップ３１の下面のみでなく、側面をも封止材４で覆うように行われる。半導体チップ３１は、それより下層の半導体チップ１１および２１を、その内側に収納するように実装されるので、半導体チップ２１と基板１との間の空隙を埋める封止によって、それより下層の半導体チップ１１および１２が封止材４の内部に埋め込まれる。
【００５７】
つぎに、半導体チップ３１の非実装面が研磨され、それにより半導体チップ３１が薄くされる（図３（ｄ））。このとき、半導体チップ３１は、封止材４により基板１へ直接に固定されているので、薄くされて変形しやすく且つ機械的強度が弱まっている下層の半導体チップ１１および２１に加重負担をかけずに、機械的な方法で研磨することも可能である。また、下層の半導体チップ１１および２１が封止材４の内部に埋め込まれているので、これらの半導体チップ１１および２１を保護しつつ、研磨工程を実施することができる。研磨は、半導体チップ３１の実装高さが、例えば６００μｍ以下となるように行われる。以上の工程を通じて、多層構造の半導体装置が製造される。
【００５８】
本実施の形態による半導体装置の製造方法は、以上のように構成されるで、以下のような利点を有する。各層の半導体チップ１１，２１および３１が、その上面を研磨されることにより薄くされるので、積層構造全体の厚さが低減される。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が実現する。さらに、各層の半導体チップ１１，２１および３１は、その母体となる半導体ウェハ（図示を略す）から切り出されたときの厚さのものが実装され、その後に研磨されるので、半導体チップ１１，２１および３１の撓みによる取扱いの困難性が解消され、製造工程が容易である。
【００５９】
なお、以上の説明では半導体チップが３層に積層された構造を有する半導体装置の製造方法について説明したが、同様の工程を繰り返すことにより４層以上の積層構造を実現することも可能である。また、半導体チップ１１および２１のみを有する２層構造のものを製造することも当然可能である。また、最上層の半導体チップについては、その上面を研磨しないでおくことも可能である。それにより、最上層の半導体チップの機械的強度を高めて、機械的外乱による変形から保護することができる。
【００６０】
［第２の実施形態］
図４は、本発明の第２の実施形態による半導体装置の製造方法を示す工程図である。以下の各実施形態において、第１の実施形態に関して図示した各部と同一部分または対応部分については、同一符号を付して詳細な説明を略する。本実施の形態による製造方法では、図４（ａ）に示すように、基板１として、第１層の半導体チップ１１が実装される領域にその主面から後退した凹部５を有する基板が用いられる。配線パターン２は、基板１の主面にも凹部５にも配設されている。凹部５の深さは、後の工程で薄くされた後の第１層の半導体チップ１１の上面が配線パターン２を含めた凹部５の縁よりも低くならない範囲に設定され、例えば２００μｍ以下に設定される。
【００６１】
図４（ａ）の工程では、まず、薄くされる前の半導体チップ１１が凹部５の底面にフリップチップ実装される。半導体チップ１１は、凹部５の底面に配設された配線パターン２に接続される。その後、半導体チップ１１と凹部５の底面との間の空隙を埋めるように封止材４による封止が行われる。
【００６２】
つぎに、半導体チップ１１の非実装面が研磨され、それにより半導体チップ１１が薄くされる（図４（ｂ））。凹部５の深さが上記の範囲に設定されているので、半導体チップ１１の研磨を、基板１と干渉することなく容易に行うことができる。研磨は、半導体チップ１１の実装高さ、すなわち凹部５の底面を基準とした半導体チップ１１の上面の高さが、例えば２００μｍ以下となるように行われる。
【００６３】
つぎに、第２層の半導体チップ２１が基板１にフリップチップ実装され、その後に封止材４により封止される（図４（ｃ））。半導体チップ２１は、半導体チップ１１の上方に位置するように、かつその電極（図示しない）が基板１の凹部５でない領域に配設された配線パターン２に接続されるように実装される。したがって、半導体チップ２１を直下の半導体チップ１１と干渉することなく実装するのに、接続部材２３として、特別に高いバンプや金属ポスト電極のように背丈の高いものを用いる必要がなく、例えば接続部材１３と同様の通常のバンプを使用可能である。
【００６４】
つぎに、半導体チップ２１の非実装面が研磨され、それにより半導体チップ２１が薄くされる（図４（ｄ））。その後に、第１の実施の形態と同様に、第３層の半導体チップ３１を実装し、その後に封止し（図３（ｃ））、さらに研磨（図３（ｄ））してもよい。この場合に、第３層の半導体チップ３１の接続部材３３には、例えば金属ポスト電極のように背丈の高いものを使用するとよい。それでもなお、本実施形態では第１層の半導体チップ１１が凹部５に実装されているために、接続部材３３は、第１の実施形態における接続部材３３に比べて短いもので足りる。
【００６５】
［第３の実施形態］
図５〜図７は、本発明の第３の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、図７（ｅ）に示すように、基板として折り曲げ可能なフィルム基板６が用いられ、これを段階的に折り曲げることによって、第１層より上層の接続部２３，３３として、第１層の接続部１３と同様に通常の背丈（バンプ高さ）のものを使用可能にしている。本実施の形態の製造方法では、まず図５（ａ）に示すように、折り曲げ可能なフィルム基板６が準備される。フィルム基板６の厚さは、例えば１００μｍ程度である。基板１（図１（ａ））と同様にフィルム基板６の主面には、配線パターン２が配設されている。
【００６６】
つぎに、半導体チップ１１がフィルム基板６にフリップチップ実装される（図５（ｂ））。実装は、第１の実施の形態と同様に、半導体チップ１１の実装面の電極が配線パターン２に接続されるように行われる。つづいて、半導体チップ１１の非実装面が研磨され、それにより半導体チップ１１が薄くされる（図５（ｃ））。研磨は、半導体チップ１１の実装高さが、例えば２００μｍ以下となるように行われる。
【００６７】
つぎに、フィルム基板６を型８０に嵌め込むことにより折り曲げ、それによりフィルム基板６に凹部８５が形成される（図５（ｄ））。折り曲げは、フィルム基板６のうち半導体チップ１１が実装されている領域が凹部８５の底面として後退するように行われる。型８０は、図５（ｄ）および図６に例示するように、平坦な板材８１と開口部を有する枠体８２とを重ねることにより、容易に構成可能である。
【００６８】
つぎに、型８０に嵌め込まれたままのフィルム基板６に、第２層の半導体チップ２１がフリップチップ実装された後、封止材４により封止される（図７（ａ））。実装は、半導体チップ２１が下層の半導体チップ１１の上方に位置するように、且つ半導体チップ２１の実装面の電極がフィルム基板６の凹部８５以外の領域に配設された配線パターン２に接続されるように行われる。半導体チップ１１が凹部８５の底面に実装されているため、第２層の接続部材２３として第１層の接続部材１３と同様に通常のバンプが使用可能である。つぎに、半導体チップ２１の非実装面が研磨され、それにより半導体チップ２１が薄くされる（図７（ｂ））。半導体チップ２１の実装及び研磨は、フィルム基板６が型８０に嵌め込まれて固定された状態で行われるので、これらの実装および研磨を容易に行うことができる。
【００６９】
その後、フィルム基板６を新たな型９０に嵌め込むことにより折り曲げ、それによりフィルム基板６に新たな凹部８６が形成される（図７（ｃ））。折り曲げは、フィルム基板６のうち半導体チップ２１が実装されている領域が凹部８６の底面として後退するように行われる。したがって、この第２の凹部８６は、第１の凹部８５をその内側に含むように形成される。言い換えると、第２の凹部８６は第１の凹部８５の縁部に形成される。第２の型９０は、例えば第１の型８０の上に、枠体８２よりも広い開口部を有する第２の枠体８３を重ねることによって、容易に構成可能である。
【００７０】
つぎに、型９０に嵌め込まれたままのフィルム基板６に、第３層の半導体チップ３１がフリップチップ実装された後、封止材４により封止される（図７（ｄ））。実装は、半導体チップ３１が下層の半導体チップ２１の上方に位置するように、且つ半導体チップ３１の実装面の電極がフィルム基板６の凹部８５および８６以外の領域に配設された配線パターン２に接続されるように行われる。半導体チップ２１が凹部８６の底面に実装されているため、第３層の接続部材３３として第１層の接続部材１３と同様に通常のバンプが使用可能である。
【００７１】
つぎに、半導体チップ３１の非実装面が研磨され、それにより半導体チップ３１が薄くされる（図７（ｅ））。半導体チップ３１の実装及び研磨は、フィルム基板６が型９０に嵌め込まれて固定された状態で行われるので、これらの実装および研磨は容易に行うことができる。以上の工程を通じて、半導体チップの積層構造を有しフィルム基板６が階段状に折り曲げられた半導体装置が得られる。
【００７２】
［第４の実施形態］
図８は、本発明の第４の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法も、図７（ｅ）に示したように、基板として折り曲げ可能なフィルム基板６を用い、これを段階的に折り曲げることによって、第１層より上層の接続部２３，３３として、第１層の接続部１３と同様に通常の背丈（バンプ高さ）のものを使用可能にしている。本実施の形態の製造方法では、まず図５（ａ）の工程が実行されることにより、折り曲げ可能なフィルム基板６が準備される。
【００７３】
つぎに、図８（ａ）が示すように、フィルム基板６を型８０に嵌め込むことにより折り曲げ、それによりフィルム基板６に凹部８５が形成される。凹部８５の深さは、後の工程で薄くされた後の第１層の半導体チップ１１の上面が配線パターン２を含めた凹部８５の縁よりも低くならない範囲に設定され、例えば２００μｍ以下に設定される。
【００７４】
つぎの図８（ｂ）の工程では、まず、第１層の半導体チップ１１が凹部８５の底面にフリップチップ実装される。半導体チップ１１は、凹部８５の底面に配設された配線パターン２に接続される。その後、半導体チップ１１と凹部５の底面との間の空隙を埋めるように封止材４による封止が行われる。
【００７５】
つぎに、半導体チップ１１の非実装面が研磨され、それにより半導体チップ１１が薄くされる（図８（ｃ））。凹部８５の深さが上記の範囲に設定されているので、半導体チップ１１の研磨を、フィルム基板６と干渉することなく容易に行うことができる。研磨は、半導体チップ１１の実装高さ、すなわち凹部８５の底面を基準とした半導体チップ１１の上面の高さが、例えば２００μｍ以下となるように行われる。
【００７６】
その後、フィルム基板６を型９０に嵌め込むことにより折り曲げ、それによりフィルム基板６に凹部８６が形成される（図８（ｄ））。凹部８６の深さは、後の工程で薄くされた後の第２層の半導体チップ２１の上面が配線パターン２を含めた凹部８６の縁よりも低くならない範囲に設定され、例えば２００μｍ以下に設定される。
【００７７】
つぎの図８（ｅ）の工程では、まず、第２層の半導体チップ２１が、第１層の半導体チップ１１の上方に位置するように凹部８６の底面にフリップチップ実装される。半導体チップ２１は、凹部８６の底面に配設された配線パターン２に接続される。第１層の半導体チップ１１が凹部８５の底面に実装されている一方、第２層の半導体チップ２１が凹部８５でない領域に配設された配線パターン２に接続されるように実装されるので、第２層の接続部材２３として第１層の接続部材１３と同様に通常のバンプが使用可能である。その後、半導体チップ１１と凹部５の底面との間の空隙を埋めるように封止材４による封止が行われる。
【００７８】
つぎに、半導体チップ２１の非実装面が研磨され、それにより半導体チップ２１が薄くされる（図８（ｆ））。凹部８６の深さが上記の範囲に設定されているので、半導体チップ２１の研磨を、フィルム基板６と干渉することなく容易に行うことができる。研磨は、半導体チップ２１の実装高さ、すなわち凹部８６の底面を基準とした半導体チップ２１の上面の高さが、例えば２００μｍ以下となるように行われる。その後、図７（ｄ）および図７（ｅ）と同一の工程を実行することにより、第３の実施形態と同様に、半導体チップの積層構造を有しフィルム基板６が階段状に折り曲げられた半導体装置が得られる。凹部８６が設けられているため、第３層の接続部材３３も、第２層の接続部材２３と同様に、通常のバンプが使用可能である。
【００７９】
［第５の実施形態］
図９は、本発明の第５の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、まず図９（ａ）に示すように、基板として離型性の基板８が準備される。離型性の基板８は、半導体チップ１１等が実装される表面のみが、離型性であってもよい。さらに、表面のうち、半導体チップ１１等が実装される領域のみが離型性であってもよい。このような離型性の基板８として、例えば、ＰＥＴ（ポリエチレンテレフタレート）基板、フッ素樹脂コート基板（フッ素樹脂がコーティングされた基板）、シリコンコート基板（シリコン樹脂がコーティングされた基板）、あるいはステンレス鋼基板などが使用可能である。離型性の基板８は、好ましくは厚さが２００μｍ以下の折り曲げ可能なフィルム基板である。配線パターン２は、離型性の基板８の上に、例えば銅をメッキすることにより配設されている。
【００８０】
その後、離型性の基板８を基板１として用いて、例えば第１の実施形態における図１〜図３の工程を実行することにより、図９（ｂ）に示す積層構造の半導体装置が得られる。その後、図９（ｃ）に示すように、配線パターン２を含む積層構造から、離型性の基板８が剥離され除去される。基板８が折り曲げ可能なフィルム基板であれば、基板８の剥離を更に容易に行うことができる。図９（ｃ）の工程を経ることにより、半導体チップの積層構造を有し、かつ配線パターン２の主面が剥離面４０に露出する半導体装置が得られる。したがって、この半導体装置を、あたかも配線パターン２の露出面を電極とする集積度の高い単一のＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）であるかのように使用することができる。ＣＳＰとしての有用性を高めるために、好ましくは、図９（ｄ）に示すように、配線パターン２の露出面にハンダボール９が固着される。
【００８１】
［第６の実施形態］
本発明の第６の実施形態による製造方法では、まず図９（ｃ）に示した半導体装置が準備される。その後、図９（ｃ）の半導体装置の剥離面４０を、あたかも基板１に見立てて図１〜図３の工程を実行することにより、剥離面４０の上にさらに半導体チップの積層構造が形成される。それにより、同一の装置面積を保ちつつ回路の集積度がさらに高められる。より具体的には、図１０に示す製造工程が実行される。
【００８２】
図１０（ａ）の工程では、まず図９（ｃ）の工程を通じて出来上がった半導体装置の剥離面４０に、第１層の半導体チップ（剥離面側の第１層の半導体チップと称する）４１がフリップチップ実装される。実装は、半導体チップ１１の実装面の図示しない電極が、剥離面４０に露出する配線パターン２に接続されるように行われる。この半導体チップ４１と配線パターン２との接続は、例えばバンプなどの接続部材４３を介して行われる。接続部材４３の材料は、例えば接続部材１３の材料と同等である。実装時の半導体チップ４１も、実装時の半導体チップ１１，２１，３１と同様に、その母体となる半導体ウェハ（図示を略す）から切り出したときの厚さを保っている。その後、半導体チップ４１と剥離面４０との間の空隙を埋め、かつ配線パターン２の一部が露出するように、封止材４による封止が行われる。
【００８３】
つぎに図１０（ｂ）が示すように、半導体チップ４１の非実装面が研磨され、それにより半導体チップ４１が薄くされる。研磨は、半導体チップ４１の実装高さ、すなわち剥離面４０を基準とした半導体チップ４１の上面の高さが、例えば２００μｍ以下となるように行われる。
【００８４】
つぎの図１０（ｃ）の工程では、まず、剥離面側の第２層の半導体チップ５１が基板１にフリップチップ実装される。実装時の半導体チップ５１も、その母体となる半導体ウェハ（図示を略す）から切り出したときの厚さを保っている。半導体チップ５１は、半導体チップ４１の上方に位置するように、かつその電極（図示しない）が配線パターン２に接続されるように実装される。この接続は、例えば金属ポスト電極である接続部材５３を介して行われる。接続部材５３の高さは、例えば２００μｍ以上に設定される。その後、半導体チップ５１と剥離面４０との間の空隙を埋め、かつ配線パターン２の一部が露出するように、封止材４による封止が行われる。
【００８５】
つぎに、半導体チップ５１の非実装面が研磨され、それにより半導体チップ５１が薄くされる（図１０（ｄ））。研磨は、半導体チップ５１の実装高さが、例えば４００μｍ以下となるように行われる。以下同様にして、第３層以上の半導体チップを剥離面側に積層することも可能である。
【００８６】
以上の工程を経ることにより、半導体チップの積層数がさらに高められ、かつ配線パターン２の主面の一部が剥離面４０に露出する半導体装置が得られる。したがって、この半導体装置を、あたかも配線パターン２の露出面を電極とする集積度の高い単一のＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）であるかのように使用することができる。ＣＳＰとしての有用性を高めるために、好ましくは、図１０（ｅ）に示すように、配線パターン２の露出面にハンダボール９が固着される。剥離面４０側においても、各層の半導体チップ４１，５１が、その母体となった半導体ウェハ（図示を略す）よりも薄くなるように研磨されているので、積層構造全体の厚さが低減され、厚さ方向の回路の集積度が高い半導体装置が得られる。
【００８７】
［第７の実施形態］
図１１は、本発明の第７の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、まず図１１（ａ）に示すように、基板として突起部１５を有する基板１０が準備される。基板１０は、例えば、射出成型を用いて板状の本体部と突起部１５とが一体的に連結されたものとして形成される。突起部１５は、第１層の半導体チップ１１が実装されることとなる領域以外の領域に形成される。
【００８８】
つぎに図１１（ｂ）に示すように、基板１０の上に配線パターン２が形成される。この工程で、配線パターン２の一部として突起部１５を覆う電極膜１６が形成される。電極膜１６を含む配線パターン２は、例えばメッキおよびその後のパターニングを通じて形成される。メッキは、例えばＣｕメッキを行った後に、その表面を覆うようにＮｉ／Ａｕメッキが行われる。これにより、後の工程で各層の接続部１３および２３としてＡｕバンプを用い、これを圧接するか、あるいは導電性接着剤により接合することにより、半導体チップ１１および２１と電極膜１６を含む配線パターン２とを電気的に接続することが可能となる。バンプの材料としてハンダが用いられる場合には、Ｃｕメッキだけで足りる。
【００８９】
つぎの図１１（ｃ）の工程では、まず、薄くされる前の第１層の半導体チップ１１が基板１０にフリップチップ実装される。実装は、半導体チップ１１の実装面の図示しない電極が、電極膜１６ではない配線パターン２に接続されるように行われる。その後、半導体チップ１１と基板１０との間の空隙を埋めるように、封止材４による封止が行われる。
【００９０】
つぎに図１１（ｄ）が示すように、半導体チップ１１の非実装面が研磨され、それにより半導体チップ１１が薄くされる。研磨は、半導体チップ１１の実装高さ、すなわち基板１０の主面を基準とした半導体チップ１１の上面の高さが、例えば２００μｍ以下となるように行われる。図１１（ａ）の工程において、突起部１５は、電極膜１６を含めた高さが、薄くされた後の半導体チップ１１の上面を超えない範囲となるようにあらかじめ設定される。したがって、半導体チップ１１の研磨は、突起部１５およびその電極膜１６と干渉することなく容易に行うことが可能である。電極膜１６を含めた突起部１５の高さは、例えば２００μｍに設定される。
【００９１】
つぎの図１１（ｅ）の工程では、まず、薄くされる前の第２層の半導体チップ２１が基板１にフリップチップ実装される。半導体チップ２１は、半導体チップ１１の上方に位置するように、かつその電極（図示しない）が電極膜１６に接続されるように実装される。したがって、半導体チップ２１を直下の半導体チップ１１と干渉することなく実装するのに、金属ポスト電極のように背丈の大きいものを接続部材２３に用いる必要がない。接続部材２３には、例えば接続部材１３と同様の通常のバンプを使用可能である。その後、半導体チップ２１と基板１０との間の空隙を埋めるように、封止材４による封止が行われる。つぎに、半導体チップ２１の非実装面が研磨され、それにより半導体チップ２１が薄くされる。研磨は、半導体チップ２１の実装高さ、すなわち基板１０の主面を基準とした半導体チップ２１の上面の高さが、例えば４００μｍ以下となるように行われる。
【００９２】
図１１（ｅ）の工程の後に、第１の実施の形態と同様に、第３層の半導体チップ３１を実装し、その後に封止し（図３（ｃ））、さらに研磨（図３（ｄ））してもよい。この場合には、第３層の半導体チップ３１も第２層の半導体チップ２１と同様に、突起部１５を覆う電極膜１６に接続されるように、図１１（ａ）および図１１（ｂ）の工程において、あらかじめ第３層の半導体チップ３１のための突起部１５および電極膜１６を形成しておくのが望ましい。それにより、第３層の半導体チップ３１の接続部３３の背丈（バンプ高さ）を、図３（ｃ）に示した接続部３３よりは低くすることができる。
【００９３】
［第８の実施形態］
図１２は、本発明の第８の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、図１２（ｄ）に示すように、複数層の半導体チップ１１，２１および３１に加えて、ディスクリート部品（個別回路部品）６１が実装された半導体装置が得られる。ディスクリート部品は、集積回路とは異なり、単一の回路素子が形成された半導体チップその他の回路部品をいう。図１２（ｄ）に示す半導体装置を製造するには、まず図１、図２および図３（ａ）〜図３（ｂ）の工程を実行することにより、図１２（ａ）に示すように、薄くされた第１層の半導体チップ１１および第２層の半導体チップ２１が基板１に実装され、かつ封止材４で封止された２層の積層構造が得られる。半導体チップ２１の実装高さは、例えば６００μｍ以下である。
【００９４】
つぎに図１２（ｂ）が示すように、ディスクリート部品６１が基板１に実装される。この実装は、後の工程で実装される最上層（ここでは第３層）の半導体チップ３１の下方に位置するように、且つその電極６２が配線パターン２に接続されるように行われる。
【００９５】
つづく図１２（ｃ）の工程では、まず、薄くされる前の第３層の半導体チップ３１が基板１に実装される。半導体チップ３１は、半導体チップ２１およびディスクリート部品６１の上方に位置するように、かつその電極（図示しない）が配線パターン２に接続されるように実装される。その後、半導体チップ３１と基板１との間の空隙を埋めるように封止材４により封止が行われる。ディスクリート部品６１が半導体素子３１の下方に位置しているので、この封止工程（すなわち、半導体素子３１のアンダーフィル）によって、ディスクリート部品６１も同時に封止される。
【００９６】
つぎに図１２（ｄ）が示すように、半導体チップ３１の非実装面が研磨され、それにより半導体チップ３１が薄くされる。研磨は、半導体チップ３１の実装高さが、例えば６００μｍ以下となるように行われる。以上の工程を通じて、ディスクリート部品６１を内蔵した多層構造の半導体装置が製造される。すなわち、この半導体装置は、ディスクリート部品６１と各半導体チップ１１，２１および３１との間の配線距離を短くしたディスクリート部品内蔵型のモジュールとして機能する。ディスクリート部品６１は最上層の半導体チップ３１の下方に位置するように実装されるので、積層構造の厚さを増やすことなく、集積度の高いディスクリート部品内蔵型の半導体装置が実現する。
【００９７】
積層構造が２層である場合に、例えば第１層の半導体チップ１１の実装高さが２００μｍであって、第２層の半導体チップ２１の実装高さが４００μｍであれば、高さが０．３ｍｍのディスクリート部品６１を実装することができる。したがって、ディスクリート部品６１として、０６０３規格のチップ部品（縦が０．６ｍｍ、横および高さが０．３ｍｍに寸法が規格化されたチップ部品）を実装することが可能となる。また、この２層の積層構造の上に第３層の半導体チップ３１を積層することにより３層の積層構造を形成した場合には、第３層の実装高さが６００μｍであれば、高さが０．５ｍｍのディスクリート部品６１を実装することができる。したがって、ディスクリート部品６１として、１００５規格のチップ部品（縦が１．０ｍｍ、横および高さが０．５ｍｍに寸法が規格化されたチップ部品）を実装することが可能となる。
【００９８】
［第９の実施形態］
図１３は、本発明の第９の実施形態による半導体装置の製造方法を示す工程図である。本実施の形態による製造方法では、図１３（ｄ）に示すように、積層構造のうちの一つの層（図の例では第１層）に複数（図の例では２個）の半導体チップ１７および１８が実装された半導体装置が得られる。半導体チップ１１等（図３（ｄ））と同様に、半導体チップ１７および１８の各々には、集積回路が作り込まれている。図１３（ｄ）に示す半導体装置を製造するには、まず図１（ａ）の工程を実行することにより、配線パターン２が配設された基板１が準備される。その後、図１３（ａ）の工程が実行される。図１３（ａ）の工程では、２個の半導体チップ１７および１８が基板１にフリップチップ実装された後に、封止材４による封止が行われる。これらの実装および封止は、図１（ｂ）および図１（ｃ）の工程と同様に行われる。半導体チップ１７および１８は、いずれもその母体となる半導体ウェハ（図示を略す）から切り出したときの厚さを保っている。半導体チップ１７および１８は、同一の厚さである必要はなく、異なる厚さの半導体ウェハから切り出されたものであってもよい。
【００９９】
つぎに図１３（ｂ）が示すように、半導体チップ１７および１８の非実装面が研磨され、それにより半導体チップ１７および１８が薄くされる。２個の半導体チップ１７および１８は、同一の工程を通じて同時に研磨される。また、図１３（ａ）に示したように、２個の半導体チップ１７および１８の厚さが不揃いであっても、同一の厚さに薄くすることができる。研磨は、半導体チップ１７および１８の実装高さが、例えば２００μｍ以下となるように行われる。
【０１００】
つぎの図１３（ｃ）では、薄くされる前の第２層の半導体チップ２１が基板１にフリップチップ実装され、その後、封止材４による封止が行われる。半導体チップ２１は、半導体チップ１７および１８の上方に位置するように、かつその電極（図示しない）が配線パターン２に接続されるように実装される。封止は、半導体チップ２１と基板１との間の空隙を埋めるように行われる。この封止によって、図３（ａ）の工程と同様に、半導体チップ２１が基板１に直接に固定されるとともに、それより下層の半導体チップ１７および１８の双方が封止材４の内部に埋め込まれる。
【０１０１】
つぎに図１３（ｄ）が示すように、半導体チップ２１の非実装面が研磨され、それにより半導体チップ２１が薄くされる。このとき、半導体チップ２１は、封止材４により基板１へ直接に固定されているので、薄くされて変形しやすく且つ機械的強度が弱まっている下層の半導体チップ１７および１８に加重負担をかけずに、機械的な方法で研磨することが可能である。また、下層の半導体チップ１７および１８が封止材４の内部に埋め込まれているので、これらの半導体チップ１７および１８を保護しつつ、研磨工程を実施することができる。研磨は、半導体チップ２１の実装高さが、例えば４００μｍ以下となるように行われる。
【０１０２】
本実施の形態による製造方法では、同一層に実装される半導体チップの厚さを選ばないので、高い選択の自由度をもって、様々な半導体チップを積層構造の中に取り入れることができる。
【０１０３】
【発明の効果】
以上に述べたように、この発明によれば、積層構造全体の厚さを低減した半導体装置が得られる。すなわち、厚さ方向の回路の集積度をも高めた半導体装置が実現する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による製造方法の工程図である。
【図２】本発明の第１の実施形態による製造方法の工程図である。
【図３】本発明の第１の実施形態による製造方法の工程図である。
【図４】本発明の第２の実施形態による製造方法の工程図である。
【図５】本発明の第３の実施形態による製造方法の工程図である。
【図６】本発明の第３の実施形態による製造方法の工程図である。
【図７】本発明の第３の実施形態による製造方法の工程図である。
【図８】本発明の第４の実施形態による製造方法の工程図である。
【図９】本発明の第５の実施形態による製造方法の工程図である。
【図１０】本発明の第６の実施形態による製造方法の工程図である。
【図１１】本発明の第７の実施形態による製造方法の工程図である。
【図１２】本発明の第８の実施形態による製造方法の工程図である。
【図１３】本発明の第９の実施形態による製造方法の工程図である。
【符号の説明】
１，６，８，１０  基板
２  配線パターン
４  封止材
５，８５，８６  凹部
６  フィルム基板
１１，１７，１８，２１，３１，４１，５１  半導体チップ
１５  突起部
１６  電極膜
４０  剥離面
６１  ディスクリート部品
８０，９０  型
【図１】
2004356133.tif 000003
【図２】
2004356133.tif 000004
【図３】
2004356133.tif 000005
【図４】
2004356133.tif 000006
【図５】
2004356133.tif 000007
【図６】
2004356133.tif 000008
【図７】
2004356133.tif 000009
【図８】
2004356133.tif 000010
【図９】
2004356133.tif 000011
【図１０】
2004356133.tif 000012
【図１１】
2004356133.tif 000013
【図１２】
2004356133.tif 000014
【図１３】
2004356133.tif 000015