(57)【要約】【課題】回路面積の増大を抑え、位相雑音を十分に低減し、広帯域の周波数で発振する。【解決手段】スイッチトキャパシタ電圧制御発振回路２２；２３は、チューニング用スイッチトキャパシタ２４，２５；２６，２７、インダクタＬ１；Ｌ２、可変容量Ｃ１；Ｃ２によって構成されている。そして、制御電圧により可変容量Ｃ１，Ｃ２の容量値を変化させ、スイッチトキャパシタ制御信号によりチューニング用スイッチトキャパシタ２４〜２７夫々の総キャパシタンス値を変化させることによって、広帯域の周波数範囲で発振する。その際に、各スイッチトキャパシタ電圧制御発振回路は、チューニング用スイッチトキャパシタのスイッチトキャパシタの数に応じて周波数範囲を分割して、位相雑音を低減する。さらに、スイッチトキャパシタ電圧制御発振回路の数を２個にして、回路面積の増大を抑制する。【選択図】　図２
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【特許請求の範囲】
【請求項１】
インダクタと、外部からの制御電圧によって容量を可変できる可変容量と、外部からの制御信号によってオンオフされるスイッチとキャパシタとを直列接続して成る少なくとも一つのスイッチトキャパシタを有するチューニング部を含む共振回路を有する電圧制御発振部
を複数備えたことを特徴とする電圧制御発振器。
【請求項２】
請求項１に記載の電圧制御発振器において、
上記複数の電圧制御発振部のうち動作させる電圧制御発振部を選択する選択回路を備えたことを特徴とする電圧制御発振器。
【請求項３】
請求項２に記載の電圧制御発振器と、
上記電圧制御発振器からの出力信号を外部からの分周比設定指示に応じて分周する分周回路と、
上記分周回路からの分周信号と基準周波数信号との位相を比較する位相比較器と、
上記位相比較器からの出力信号の低周波成分を通過させるローパスフィルタ、によって、フェーズロックループを構成をしたことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項４】
請求項３に記載のＰＬＬ周波数シンセサイザにおいて、
上記位相比較器からの出力信号に基づいて、上記分周信号と基準周波数信号との位相が略等しいロック状態であるか否かを検出するロック検出回路と、
上記ロック検出回路からの出力信号に基づいて、上記電圧制御発振器の各スイッチトキャパシタのスイッチを制御する上記制御信号を生成する制御信号生成手段
を備えたことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項５】
請求項４に記載のＰＬＬ周波数シンセサイザにおいて、
上記ロック検出回路は、
上記位相比較器からの出力信号である上記電圧制御発振器の発振周波数の上昇を指示するアップ信号と下降を指示するダウン信号との夫々を遅延させる遅延回路と、
上記アップ信号と上記遅延回路で遅延されたアップ信号との論理積をとる第１論理積回路と、
上記ダウン信号と上記遅延回路で遅延されたダウン信号との論理積をとる第２論理積回路と、
上記第１，第２論理積回路からの出力信号に基づいて上記ロック状態であるか否かを判定するロック状態判定手段
を備えたことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項６】
請求項１または請求項２に記載の電圧制御発振器、および、請求項３乃至請求項５の何れか１つに記載のＰＬＬ周波数シンセサイザの、少なくとも何れか一方を搭載したことを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、広帯域の周波数帯域で発振する電圧制御発振器、それを用いたＰＬＬ周波数シンセサイザ、および、それらを搭載した集積回路に関する。
【０００２】
【従来の技術】
衛星放送チューナやケーブルテレビ用チューナ等には、局部発振源としてＰＬＬ（ｐｈａｓｅ　ｌｏｃｋｅｄ　ｌｏｏｐ）周波数シンセサイザが用いられている。このＰＬＬ周波数シンセサイザは、正確な周波数で発振し、且つ、周波数が等間隔ずつ異なった多数の周波数に容易に設定が可能な回路である。
【０００３】
また、このような局部発振源には電圧制御発振器がよく使用される。この電圧制御発振器は、外部からの制御電圧によって発振周波数を変更することができ、ＰＬＬ周波数シンセサイザに組み込まれている。
【０００４】
ところで、上記電圧制御発振器による制御電圧と発振周波数との関係は図１１に示すようになる。そして、上記発振周波数を制御電圧で微分したＶＣＯゲインが高いほど制御電圧に含まれる雑音が位相雑音に変換され易いため、含まれる位相雑音が大きくなる。そこで、良好な位相雑音を得ると共に、広帯域の周波数範囲で発振できる電圧制御発振器の従来例として、図１２に構成を示すようなスイッチトキャパシタ電圧制御発振回路１がある（例えば、特許文献１参照）。
【０００５】
図１２において、５は損失を補うための能動回路であり、２はチューニング用キャパシタである。そして、スイッチトキャパシタ電圧制御発振回路１は、能動回路５，電圧制御によって容量が変わる可変容量３ａ〜３ｊ，インダクタ４およびスイッチ回路ＳＷ０〜ＳＷ３で構成されている。尚、可変容量３ａ〜３ｊとインダクタ４とによって共振回路を構成しており、可変容量３ｃ，３ｄの容量はＣ、可変容量３ｅ，３ｆの容量は２Ｃ、可変容量３ｇ，３ｈの容量は４Ｃ、可変容量３ｉ，３ｊの容量は８Ｃである。
【０００６】
上記構成を有するスイッチトキャパシタ電圧制御発振回路１は次のように動作する。すなわち、制御電圧によってスイッチ回路ＳＷ０〜ＳＷ３のうち上記制御電圧に応じたスイッチＳＷがオンとなり、可変容量３ｃ〜３ｊのうちオン状態のスイッチＳＷに直列接続された可変容量３が能動回路５に接続される。こうして、スイッチトキャパシタ電圧制御発振回路１の総キャパシタンスの値が設定されるのである。
【０００７】
図１３に、上記可変容量３ｃ〜３ｊの各スイッチＳＷ０〜ＳＷ３の状態と上記総キャパシタンス値との相関表を示す。尚、図１３はチューニング用キャパシタ２における片側の総キャパシタンス値Ｃｔを示している。実際に共振回路の寄与する総キャパシタンス値は、片側夫々のチューニング用キャパシタが直列に接続されているので、片側における総キャパシタンス値Ｃｔの半分の容量になる。
【０００８】
上記可変容量３ａ，３ｂ夫々のキャパシタンス値をＣｆとし、片側のチューニング用キャパシタの総キャパシタンス値をＣｔとし、インダクタ４のインダクタンス値を２Ｌとすると、このスイッチトキャパシタ電圧制御発振回路１の発振周波数ｆは、
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となる。このように、チューニング用キャパシタ２の片側の総キャパシタンス値Ｃｔをスイッチ回路ＳＷ０〜ＳＷ３によって制御することによって、広い範囲のキャパシタンス値をとることができ、広い範囲の発振周波数が得られる電圧制御発振器を実現できるのである。
【０００９】
【特許文献１】
米国特許第５６４８７４４号
【００１０】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に開示されたスイッチトキャパシタ電圧制御発振回路では、チューニング用キャパシタ２の片側の総キャパシタンス値Ｃｔをスイッチ回路ＳＷ０〜ＳＷ３によって制御することによって、発振周波数を複数の段階（図１２，図１３の場合には１５段階）に分割して制御することができる。したがって、広帯域の周波数範囲で発振することができる。また、図１４に示すように、個々の段階におけるＶＣＯゲインを小さくすることができ、位相雑音を小さくすることができる。
【００１１】
しかしながら、上記共振回路のインダクタンスをＬとしキャパシタンスをＣとすると、上記共振回路が発振するには「Ｌ／Ｃ」の値が、能動回路５によって決定される所定の値以上である必要がある。そして、発振周波数を低くしようとしてキャパシタンスＣを大きくする（各スイッチ回路ＷＳをオンする）と、「Ｌ／Ｃ」の値が低下して上記所定の値を下回って発振が停止（以下、容量成分の過大化による発振停止と言う）してしまうという問題がある。
【００１２】
そこで、この発明の目的は、回路面積の増大を抑え且つ十分に低い位相雑音を実現することができ、広帯域の周波数で発振できる電圧制御発振器、この電圧制御発振器を用いたＰＬＬ周波数シンセサイザ、および、それらを搭載した集積回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、この発明の電圧制御発振器は、インダクタと可変容量と少なくとも一つのスイッチトキャパシタを有するチューニング部を含む共振回路を有する電圧制御発振部を、複数備えている。
【００１４】
上記構成によれば、上記可変容量およびチューニング部の容量値を変化させることによって、連続広帯域あるいは離散広帯域の周波数範囲において発振させることができる。また、上記可変容量あるいはチューニング部の容量変化範囲を大きくすることによって、１個当たりの電圧制御発振部の周波数範囲が広がり、電圧制御発振部の数が少なくなって回路面積の増大が抑えられる。また、個々の電圧制御発振部では、周波数範囲が上記スイッチトキャパシタの数に応じて分割されてカバーされる。そのため、上記ＶＣＯゲインが小さくなって、位相雑音が低く抑えられる。また、個々の電圧制御発振部の周波数範囲は、本電圧制御発振器の周波数範囲よりも狭いため、容量成分の過大化による発振停止が防止される。
【００１５】
また、１実施例の電圧制御発振器では、選択回路によって、上記複数の電圧制御発振部のうち動作させる電圧制御発振部が選択される。
【００１６】
この場合には、上記複数の電圧制御発振部のうち、上記選択回路によって選択された電圧制御発振部のみが動作され、他の電圧制御発振部は停止される。したがって、低消費電力と不用発振による位相誤差除去とが図られる。
【００１７】
また、この発明のＰＬＬ周波数シンセサイザは、上記電圧制御発振器と、この電圧制御発振器の出力信号を分周する分周回路と、この分周回路からの分周信号と基準周波数信号との位相を比較する位相比較器と、この位相比較器からの出力信号の低周波成分を通過させるローパスフィルタとによって、ＰＬＬを構成している。
【００１８】
上記構成によれば、回路面積の増大を抑え、位相雑音を低く抑え、容量成分の過大化による発振停止を防止する電圧制御発振器を用いることによって、回路面積の増大が抑えられ、位相雑音が十分に低く、異なった周波数の設定が容易であり、且つ、正確な周波数で発振可能なＰＬＬ周波数シンセサイザが実現される。
【００１９】
また、１実施例のＰＬＬ周波数シンセサイザでは、ロック検出回路によって、上記位相比較器からの出力信号に基づいてロック状態であるか否かが検出され、制御信号生成手段によって、上記ロック検出回路からの出力信号に基づいて、上記電圧制御発振器のスイッチトキャパシタのスイッチを制御する制御信号が生成される。
【００２０】
この場合には、回路面積の増大が抑えられ、位相雑音が十分に低く、異なった周波数の設定が容易であり、正確な周波数での発振が可能であり、且つ、上記電圧制御発振器の発振周波数がロック状態になるまで自動的に変更されるＰＬＬ周波数シンセサイザが実現される。
【００２１】
また、１実施例のＰＬＬ周波数シンセサイザでは、上記ロック検出回路を、上記位相比較器からのアップ信号とダウン信号との夫々を遅延させる遅延回路と、上記アップ信号と上記遅延回路で遅延されたアップ信号との論理積をとる第１論理積回路と、上記ダウン信号と上記遅延回路で遅延されたダウン信号との論理積をとる第２論理積回路と、上記第１，第２論理積回路からの出力信号に基づいて上記ロック状態であるか否かを判定するロック状態判定手段を含んで構成している。
【００２２】
この場合には、小規模な回路構成のロック検出回路によってロック検出を行なうことができ、上記ロック検出回路を設けたことによる回路面積の増大が抑制される。
【００２３】
また、この発明の集積回路は、上記電圧制御発振器およびＰＬＬ周波数シンセサイザの少なくとも何れか一方を搭載している。
【００２４】
上記構成によれば、集積回路には、回路面積の増大を抑え且つ位相雑音を十分に低くできる上記電圧制御発振器または周波数シンセサイザが搭載されている。したがって、衛星放送チューナ等の小型化を図る上で有効な集積回路が提供される。
【００２５】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２６】
・第１実施の形態
図１は、本実施の形態の電圧制御発振器の概念を示すブロック図である。図１において、電圧制御発振器１１は、ｎ個の上記電圧制御発振部としてのスイッチトキャパシタ電圧制御発振回路１２ａ，１２ｂ，…，１２ｎと、このｎ個のスイッチトキャパシタ電圧制御発振回路１２ａ，１２ｂ，…，１２ｎの中から動作させるスイッチトキャパシタ電圧制御発振回路１２を選択する選択回路１３で構成されている。
【００２７】
このような構成をとることによって、各スイッチトキャパシタ電圧制御発振回路１２を構成するスイッチとキャパシタとから成るスイッチトキャパシタの容量変化範囲を大きくすることによって、１個当たりのスイッチトキャパシタ電圧制御発振回路１２の周波数範囲を広げることができる。したがって、スイッチトキャパシタ電圧制御発振回路１２の数を少なく抑えることができ、広帯域の周波数範囲で発振でき且つ回路面積の増大を抑制することができるのである。
【００２８】
その場合であっても、個々のスイッチトキャパシタ電圧制御発振回路１２では周波数範囲を上記スイッチトキャパシタの数に応じて複数に分割してカバーできるため、上記ＶＣＯゲインを小さくして位相雑音を十分に低く抑えることができる。また、個々のスイッチトキャパシタ電圧制御発振回路１２がカバーすべき周波数範囲は、本電圧制御発振器がカバーすべき広帯域の周波数範囲よりも狭くなっている。したがって、容量成分の過大化による発振停止を防止することができるのである。
【００２９】
図２は、本実施の形態の電圧制御発振器における具体的構成を示す回路図である。この電圧制御発振器２１は、スイッチトキャパシタ電圧制御発振回路２２，２３を含んで構成されている。そして、上記スイッチトキャパシタ電圧制御発振回路２２は、ＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジスタＮ＿Ｔｒ１〜Ｎ＿Ｔｒ６、ＰＭＯＳトランジスタＰ＿Ｔｒ１〜Ｐ＿Ｔｒ２、上記チューニング部としてのチューニング用スイッチトキャパシタ２４，２５、インダクタＬ１、制御電圧によって容量が可変な可変容量Ｃ１によって構成されている。同様に、上記スイッチトキャパシタ電圧制御発振回路２３は、ＮＭＯＳトランジスタＮ＿Ｔｒ７〜Ｎ＿Ｔｒ１２、ＰＭＯＳトランジスタＰ＿Ｔｒ３〜Ｐ＿Ｔｒ４、上記チューニング部としてのチューニング用スイッチトキャパシタ２６，２７、インダクタＬ２、制御電圧によって容量が可変な可変容量Ｃ２によって構成されている。
【００３０】
選択回路２８は、外部からの選択制御信号に基づいて、スイッチトキャパシタ電圧制御発振回路２２，２３の何れか一方を、動作させるスイッチトキャパシタ電圧制御発振回路として選択する。また、ＮＭＯＳトランジスタＮ＿Ｔｒ１３〜Ｎ＿Ｔｒ１６は、２つのスイッチトキャパシタ電圧制御発振回路２２，２３の出力をソースフォロワー回路によって出力する。
【００３１】
図２におけるチューニング用スイッチトキャパシタ２４〜２７の回路構成を図３に示す。ＮＭＯＳトランジスタＮ＿Ｔｒ１７〜Ｎ＿Ｔｒ２０は、接続されているチューニング用キャパシタＣ３〜Ｃ６をグランドに接続または開放する制御スイッチである。スイッチトキャパシタ制御信号ＳＷ０〜ＳＷ３のレベルが「Ｈ」の場合には、レベル「Ｈ」のスイッチトキャパシタ制御信号ＳＷがゲートに入力されたＮＭＯＳトランジスタＮ＿Ｔｒがオンとなり、接続されているチューニング用キャパシタＣがグランドに接続されるのである。尚、上記互いに接続されたＮＭＯＳトランジスタＮ＿Ｔｒ（制御スイッチ）とチューニング用キャパシタＣとで、上記スイッチトキャパシタが構成されているのである。
【００３２】
図４に、上記スイッチトキャパシタ制御信号ＳＷ０〜ＳＷ３の状態とチューニング用キャパシタの総キャパシタンス値Ｃｔとの相関表を示す。ここで、スイッチトキャパシタ制御信号ＳＷ０〜ＳＷ３の各状態は、レベル「Ｈ」を「１」で表し、レベル「Ｌ」を「０」で表している。尚、本実施の形態においては、上記制御スイッチをＮＭＯＳトランジスタＮ＿Ｔｒ１７〜Ｎ＿Ｔｒ２０で構成しているが、必ずしもＮＭＯＳトランジスタである必要はなく、上記ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの両方で構成されたＣＭＯＳ（相補型金属酸化膜半導体）トランジスタで構成しても差し支えない。また、上記制御スイッチはチューニング用キャパシタＣ３〜Ｃ６をグランドに接続または開放するようにしているが、グランドに限定されるものではなく任意の直流電位に接続または開放するようになっていれば良い。
【００３３】
図２におけるスイッチトキャパシタ電圧制御発振回路２２を構成しているチューニング用スイッチトキャパシタ２４，２５夫々の総キャパシタンス値をＣｔ１、制御電圧により容量が可変な可変容量Ｃ１の容量値をＣ１、インダクタＬ１のインダクタ値をＬ１とすると、スイッチトキャパシタ電圧制御発振回路２２は、周波数
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で発振する。したがって、上記制御電圧により可変容量Ｃ１の容量値Ｃ１を変化させ、スイッチトキャパシタ制御信号によりチューニング用スイッチトキャパシタ２４，２５夫々の総キャパシタンス値Ｃｔ１を変化させることによって、広帯域の周波数範囲を発振することができるのである。
【００３４】
同様に、上記スイッチトキャパシタ電圧制御発振回路２３を構成しているチューニング用スイッチトキャパシタ２６，２７夫々の総キャパシタンス値をＣｔ２、制御電圧によって容量が可変な可変容量Ｃ２の容量値をＣ２、インダクタＬ２のインダクタ値をＬ２とすると、スイッチトキャパシタ電圧制御発振回路２３は、周波数
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で発振する。したがって、上記制御電圧により可変容量Ｃ２の容量値Ｃ２を変化させ、スイッチトキャパシタ制御信号によりチューニング用スイッチトキャパシタ２６，２７夫々の総キャパシタンス値Ｃｔ２を変化させることによって、広帯域の周波数範囲を発振することができるのである。尚、スイッチトキャパシタ電圧制御発振回路２３のチューニング用スイッチトキャパシタ２６，２７は、スイッチトキャパシタ電圧制御発振回路２２のチューニング用スイッチトキャパシタ２４，２５と同じ構成である必要はない。
【００３５】
上述のように、本実施の形態における電圧制御発振器によれば、上記電圧制御発振器１１をスイッチトキャパシタ電圧制御発振回路２２，２３で構成し、スイッチトキャパシタ電圧制御発振回路２２を、チューニング用スイッチトキャパシタ２４，２５、インダクタＬ１，Ｌ１、可変容量Ｃ１，Ｃ１を含んで構成している。また、スイッチトキャパシタ電圧制御発振回路２３を、チューニング用スイッチトキャパシタ２６，２７、インダクタＬ２，Ｌ２、可変容量Ｃ２，Ｃ２を含んで構成している。
【００３６】
そして、上記選択回路２８によって動作させるスイッチトキャパシタ電圧制御発振回路２２，２３を選択し、制御電圧によって可変容量Ｃ１，Ｃ２の容量値を変化させ、スイッチトキャパシタ制御信号によってチューニング用スイッチトキャパシタ２４〜２７夫々の総キャパシタンス値を変化させるようにしている。
【００３７】
したがって、連続広帯域または離散広帯域の周波数範囲で発振することができる。また、各スイッチトキャパシタ電圧制御発振回路２２，２３を構成するチューニング用スイッチトキャパシタ２４，２５，２６，２７のチューニング用キャパシタＣ３〜Ｃ６を０．１５ｐＦ，０．３ｐＦ，０．６ｐＦ，１．２ｐＦの４個にすることによって、スイッチトキャパシタ電圧制御発振回路２２，２３の数を２個に抑えることができ、回路面積の増大を抑制することができるのである。
【００３８】
さらに、各スイッチトキャパシタ電圧制御発振回路２２，２３では、上記制御電圧の変化に伴う周波数範囲を上記スイッチトキャパシタの数に応じて複数の領域に分割してカバーするため、上記ＶＣＯゲインを小さくして位相雑音を十分に低く抑えることができる。また、個々のスイッチトキャパシタ電圧制御発振回路２２，２３の周波数帯域は、本電圧制御発振器２１の周波数帯域の１／２程度である。したがって、容量成分の過大化による発振停止を防止することができるのである。
【００３９】
・第２実施の形態
本実施の形態は、上記第１実施の形態における電圧制御発振器を用いたＰＬＬ周波数シンセサイザに関する。図５は、本ＰＬＬ周波数シンセサイザにおける構成を示すブロック図である。
【００４０】
図５において、３１は電圧制御発振器であり、上記第１実施の形態における電圧制御発振器２１と同じ構成を有している。分周回路３２は、電圧制御発振器３１の出力を外部から入力される分周比設定信号に基づいて設定された分周比で分周する。そうすると、位相比較器３３は、分周回路３２からの分周信号と外部から入力された基準周波数信号との位相を比較して比較結果を出力する。そして、位相比較器３３からの比較結果はチャージポンプ３４によって後段のローパスフィルタ３５に送出され、ローパスフィルタ３５によって低周波数成分のみが通過されて電圧制御発振器３１に上記制御電圧として送出される。
【００４１】
こうして、上記ローパスフィルタ３５からの制御電圧に基づいて、電圧制御発振器３１における上記スイッチトキャパシタ電圧制御発振回路の可変容量の容量値が変更されて、電圧制御発振器３１の発振周波数が位相比較器３３に入力される基準周波数に近づけられるのである。尚、電圧制御発振器３１の上記チューニング用スイッチトキャパシタへのスイッチトキャパシタ制御信号および上記選択回路への選択制御信号は、外部から入力される。
【００４２】
上述のように、本実施の形態におけるＰＬＬ周波数シンセサイザは、上記第１実施の形態で述べたごとく、十分に位相雑音が低く、広帯域の周波数範囲で発振でき、且つ、回路面積の増大が抑制された電圧制御発振器３１を用いている。そして、位相比較器３３によって、上記電圧制御発振器３１の出力を分周した分周信号と基準周波数信号との位相の比較結果を得、この比較結果に基づいて電圧制御発振器３１への上記制御電圧を生成するようにしている。したがって、回路面積の増大を抑え、位相雑音が十分に低く、異なった周波数の設定が容易であり、且つ、正確な周波数で発振可能なＰＬＬ周波数シンセサイザを実現することができるのである。
【００４３】
また、図６は、本実施の形態のＰＬＬ周波数シンセサイザにおける他の構成を示すブロック図である。本ＰＬＬ周波数シンセサイザは、電圧制御発振器におけるチューニング用スイッチトキャパシタの総キャパシタンス値を、位相比較器の比較結果に基づいて自動的に制御するものである。
【００４４】
図６において、電圧制御発振器４１，分周回路４２，位相比較器４３，チャージポンプ４４およびローパスフィルタ４５は、図５に示すＰＬＬ周波数シンセサイザにおける電圧制御発振器３１，分周回路３２，位相比較器３３，チャージポンプ３４およびローパスフィルタ３５と同じ構成を有している。そして、位相比較器４３によって、電圧制御発振器４１の出力を分周した分周信号と基準周波数信号との位相の比較結果を得、この比較結果に基づいて電圧制御発振器４１への上記制御電圧が生成される。
【００４５】
また、上記位相比較器４３と電圧制御発振器４１との間に、チャージポンプ４４およびローパスフィルタ４５と並列にロック検出回路４６が接続されている。このロック検出回路４６は、位相比較器４３の出力に基づいてＰＬＬ周波数シンセサイザがロックしているか否かを判断する。そして、ロックしていない場合には、ロックするまで電圧制御発振器４１を構成する上記スイッチトキャパシタをグランドに接続もしくは開放する上記制御スイッチ（図３参照）を制御するのである。
【００４６】
図７に、上記ロック検出回路４６の具体的回路図を示す。ロック検出回路４６は、以下のように構成されている。すなわち、位相比較器４３からの比較結果を表す信号であるアップ信号が、遅延回路４７と論理積回路４８の一方の入力端子とに入力される。そして、遅延回路４７からの出力信号が論理積回路４８の他方の入力端子に入力される。同様に、位相比較器４３からの比較結果であるダウン信号が、遅延回路４９と論理積回路５０の一方の入力端子とに入力される。そして、遅延回路４９からの出力信号が論理積回路５０の他方の入力端子に入力される。さらに、上記論理積回路４８，５０からの夫々の出力信号は論理和回路５１に入力され、論理和回路５１からの出力信号が、リセット付きＤ型フリップフロップ５２のクロック端子ＣＫに入力される。
【００４７】
上記リセット付きＤ型フリップフロップ５２は、クロック端子ＣＫにクロックが入力された際におけるデータ端子Ｄからのデータの値を保持して出力端子Ｑから出力し、リセット端子Ｒにリセット信号が入力されるとリセットされる。つまり、クロック端子ＣＫにクロックが入力されると、出力端子Ｑからの出力のレベルは「Ｈ」になり、リセット端子Ｒにリセット信号が入力されるまでレベル「Ｈ」を保持し続けることになる。
【００４８】
したがって、図７に示すように、上記リセット付きＤ型フリップフロップ５２のクロック端子ＣＫに論理和回路５１の出力端子を接続しておき、ある一定期間毎にリセット信号を入力するようにしておけば、その一定期間内に論理和回路５１からクロックが入力されたか否かを判定することができるのである。
【００４９】
図８に、上記分周回路４２によって電圧制御発振器４１の出力を分周した分周信号の位相が、基準周波数信号の位相よりも遅い状態からロックするまでの位相比較器４３の出力信号のタイミングを示す。図８に示すように、電圧制御発振器４１の出力を分周した分周信号の位相が基準周波数信号の位相よりも遅い場合には、位相比較器４３はアップ信号を出力して、電圧制御発振器４１の発振周波数を上げようとする。ここで、上記アップ信号のパルス幅は、上記分周信号の位相と基準周波数信号の位相との位相差に比例し、分周信号の位相が基準周波数信号の位相に比べて遅れている程広い。そして、上記分周信号の位相が基準周波数信号の位相と同じになれば、位相比較器４３は非常にパルス幅の狭いアップ信号とダウン信号とを同時に出力して、電圧制御発振器４１の発振周波数を維持しようとする。こうして、ロック状態となる。
【００５０】
次に、図９に、上記分周回路４２によって電圧制御発振器４１の出力を分周した分周信号の位相が、基準周波数信号の位相よりも進んでいる状態からロックするまでの位相比較器４３の出力信号のタイミングを示す。図９に示すように、電圧制御発振器４１の出力を分周した分周信号の位相が基準周波数信号の位相よりも進んでいる場合には、位相比較器４３はダウン信号を出力して、電圧制御発振器４１の発振周波数を下げようとする。ここで、上記ダウン信号のパルス幅は、上記分周信号の位相と基準周波数信号の位相との位相差に比例し、分周信号の位相が基準周波数信号の位相に比べて進んでいる程広い。そして、上記分周信号の位相が基準周波数信号の位相と同じになれば、位相比較器４３は非常にパルス幅の狭いアップ信号とダウン信号とを同時に出力して、電圧制御発振器４１の発振周波数を維持しようとする。こうして、ロック状態となる。
【００５１】
図１０は、上記分周信号の位相が基準周波数信号の位相より遅い状態からロック状態に至るまでの各信号のタイミング図である。以下、図１０に従って、上記構成を有するロック検出回路４６の動作を説明する。
【００５２】
すなわち、上述したように、上記分周信号の位相が基準周波数信号の位相よりも遅れている場合には、位相比較器４３はアップ信号を出力する。このアップ信号は遅延回路４７によって遅延され、この遅延されたアップ信号と遅延されてはいないアップ信号との論理積を論理積回路４８で取ることによって、アップ信号のパルス幅が遅延回路４７の遅延時間よりも長い場合には、論理積回路４８から「Ｈ」レベルが出力される。そして、上記分周信号の位相と基準周波数信号の位相とが近づくに連れて、図１０の周波数アップ状態に示すようにアップ信号のパルス幅が狭くなる。その結果、アップ信号のパルス幅が遅延回路４７の遅延時間よりも短くなると、図１０のロック状態に示すように、遅延回路４７からの遅延されたアップ信号と遅延されてはいないアップ信号アップ信号とが重ならず（同時に「Ｈ」レベルにならず）、論理積回路４８は「Ｌ」レベルの信号を出力し続けることになる。
【００５３】
上述のように、上記論理積回路４８から出力された「Ｈ」レベルの信号は、論理和回路５１を介してリセット付きＤ型フリップフロップ５２のクロック端子ＣＫに入力される。したがって、リセット付きＤ型フリップフロップ５２の出力であるロック検出信号のレベルが「Ｈ」である場合には、論理積回路４８からのクロックの入力があると判断でき、ロック状態ではないことが分かる。そこで、図１０に示す判定タイミングでリセット付きＤ型フリップフロップ５２の出力レベルを判定して、ロック状態であるか否かを判断するのである。
【００５４】
こうして、ロック状態であるか否かの判断が終了すると、上記リセット付きＤ型フリップフロップ５２のリセット端子Ｒにリセット信号が入力されて、出力端子Ｑからのロック検出信号のレベルが「Ｌ」レベルに初期化される。上述した一連の動作を一定時間毎に繰り返すことによって、本ＰＬＬ周波数シンセサイザがロックしているか否かを一定時間毎に判断することができるのである。
【００５５】
すなわち、本実施の形態においては、上記ロック状態判定手段を論理和回路５１とリセット付きＤ型フリップフロップ５２とで構成しているのである。
【００５６】
尚、以上においては、図１０に示す上記電圧制御発振器４１の出力を分周した分周信号の位相が基準周波数信号の位相よりも遅い状態からロック状態に至るまでの各信号のタイミングに従ってロック検出動作ついて説明しているが、上記分周信号の位相が基準周波数信号の位相よりも進んでいる状態からロック状態に至るまでのロック検出動作についても、上記ダウン信号に基づいて全く同様にして行うことができる。
【００５７】
また、本実施の形態においては、上記論理和回路５１およびリセット付きＤ型フリップフロップ５２で上記ロック状態判定手段を構成しているが、この発明はこれに限定されるものではない。
【００５８】
ところで、上述のようにして上記ロック検出回路４６によるロック検出動作が行われた結果、ある程度の時間が経過しても本ＰＬＬ周波数シンセサイザがロックしない場合には、電圧制御発振器４１が設定周波数を発振できなくなっていることを示す。そこで、そのような場合には、チューニング用スイッチトキャパシタへのスイッチトキャパシタ制御信号の設定を自動的に変えて、電圧制御発振器４１のチューニング用キャパシタＣ３〜Ｃ６の総チューニングキャパシタ値を自動的に変えるのである。このような構成をとることによって、ロックするまで発振周波数帯域を順次切り換えることができるのである。
【００５９】
一例として、図３におけるスイッチトキャパシタ制御信号ＳＷ０〜ＳＷ３の状態とチューニング用キャパシタの総キャパシタンス値Ｃｔとが図４に示すような相関を有する場合に、スイッチトキャパシタ制御信号ＳＷ０〜ＳＷ３の数と同数のビット数（図３の場合は４ビット）のアップカウンタを備えておく。そして、このアップカウンタをゼロからスタートして、予め定められたタイミングでロック状態でないと判定される毎に０００１，００１０，００１１，…，１１１０，１１１１のごとくロックするまでカウントアップする。その場合に、アップカウンタの「１ビット目」をスイッチトキャパシタ制御信号ＳＷ０に割り当て、以下順次「２ビット目」をスイッチトキャパシタ制御信号ＳＷ１に、「３ビット目」をスイッチトキャパシタ制御信号ＳＷ２に、「４ビット目」をスイッチトキャパシタ制御信号ＳＷ３に割り当てることによって、本ＰＬＬ周波数シンセサイザがロックするまで、チューニング用キャパシタの総キャパシタンス値Ｃｔを０．０ｐＦから０．１５ｐＦ，０．３０ｐＦ，…と順次変化させることができ、発振周波数の高い状態から低い状態に遷移させることができるのである。尚、発振周波数の低い状態から高い状態に遷移させる場合には、上記アップカウンタをダウンカウンタとして動作させればよい。すなわち、本実施の形態においては、上記制御信号生成手段を、本アップカウンタで構成するのである。但し、この発明における上記制御信号生成手段は、アップカウンタに限定されるものではない。
【００６０】
また、上述した実施の形態においては、チューニング用スイッチトキャパシタ２４，２５，２６，２７を構成するチューニング用キャパシタＣ３〜Ｃ６のキャパシタンス比を１：２：４：８としているが、この発明はこれに限定されるものではない。例えば、総て同一のキャパシタンス値の複数のチューニング用キャパシタを用い、グランドに接続するチューニング用キャパシタの数で上記キャパシタンス比を制御するようにしても同等の効果を得ることは自明である。
【００６１】
尚、上記電圧制御発振器４１の上記選択回路への選択制御信号は、外部から入力される。
【００６２】
上述のように、本ＰＬＬ周波数シンセサイザによれば、図５に示すＰＬＬ周波数シンセサイザの場合と同様に、回路面積の増大を抑制し、位相雑音が十分に低く、異なった周波数の設定が容易であり、且つ、正確な周波数で発振可能なＰＬＬ周波数シンセサイザを実現することができるのである。
【００６３】
さらに、本ＰＬＬ周波数シンセサイザでは、ロック検出回路４６によって、位相比較器４３からのアップ信号およびダウン信号に基づいて電圧制御発振器４１が（つまり、本ＰＬＬ周波数シンセサイザが）ロック状態か否かを判別し、ロック状態でない場合には電圧制御発振器４１の総チューニングキャパシタ値を自動的に変えるようにしている。したがって、位相比較器４３へ入力される基準周波数信号と同じ周波数での発振を自動的に且つ正確に行うことができるのである。
【００６４】
ところで、近年、製品の小型化が盛んであり、衛星放送チューナやケーブルテレビ用チューナ等においても同様に小型化が検討されている。そして、その際には、局部発振源として用いられる周波数シンセサイザや電圧制御発振器の集積回路化が必要不可欠となる。回路面積の増大を抑え且つ位相雑音を十分に低くできる上記第１実施の形態の電圧制御発振器や上記第２実施の形態の周波数シンセサイザは、正に集積回路化に相応しい特徴を有しており、上記第２実施の形態の周波数シンセサイザを搭載した集積回路は衛星放送チューナ等の小型化を図る上で有効なものと言える。
【００６５】
【発明の効果】
以上より明らかなように、この発明の電圧制御発振器は、インダクタと可変容量と少なくとも一つのスイッチトキャパシタを有するチューニング部を含む共振回路を有する電圧制御発振部を、複数備えているので、連続広帯域あるいは離散広帯域の周波数範囲で発振することができる。その際に、１個当たりの電圧制御発振部の周波数範囲を広げることによって上記電圧制御発振部の数を少なくし、回路面積の増大を抑えることができる。さらに、各電圧制御発振部の周波数範囲を上記スイッチトキャパシタの数に応じて分割でき、ＶＣＯゲインを小さくして位相雑音を低くできる。さらに、個々の電圧制御発振部の周波数範囲を、本電圧制御発振器の周波数範囲よりも狭くして、容量成分の過大化による発振停止を防止できる。
【００６６】
また、この発明のＰＬＬ周波数シンセサイザは、上記電圧制御発振器と分周回路と位相比較器とローパスフィルタとによってＰＬＬを構成したので、回路面積の増大を抑え、位相雑音を十分に低くし、異なった周波数の設定が容易であり、且つ、正確な周波数で発振可能なＰＬＬ周波数シンセサイザを実現できる。
【００６７】
また、この発明の集積回路は、上記電圧制御発振器およびＰＬＬ周波数シンセサイザの少なくとも何れか一方を搭載しているので、衛星放送チューナ等の小型化を図る上で有用な集積回路を提供できる。
【図面の簡単な説明】
【図１】この発明の電圧制御発振器の概念を示すブロック図である。
【図２】この発明の電圧制御発振器における具体的構成を示す回路図である。
【図３】図２におけるチューニング用スイッチトキャパシタの構成を示す回路図である。
【図４】図２におけるスイッチトキャパシタ制御信号の状態とチューニング用キャパシタの総キャパシタンス値との相関表を示す図である。
【図５】この発明のＰＬＬ周波数シンセサイザにおける構成を示すブロック図である。
【図６】図５とは異なるＰＬＬ周波数シンセサイザの構成を示すブロック図である。
【図７】図６におけるロック検出回路の構成を示す図である。
【図８】図６における分周回路による分周信号の位相が基準周波数信号の位相よりも遅い状態からロックするまでの位相比較器の出力信号のタイミング図である。
【図９】図６における分周回路による分周信号の位相が基準周波数信号の位相よりも進んでいる状態からロックするまでの位相比較器の出力信号のタイミング図である。
【図１０】図６における分周回路による分周信号の位相が基準周波数信号の位相よりも遅い状態からロックするまでの各信号のタイミング図である。
【図１１】電圧制御発振器における制御電圧と発振周波数との関係を示す図である。
【図１２】従来のスイッチトキャパシタ電圧制御発振回路の構成を示す図である。
【図１３】図１２における各スイッチの状態と総キャパシタンス値との相関表を示す図である。
【図１４】電圧制御発振器を複数のスイッチトキャパシタを含んで構成した場合における制御電圧と発振周波数との関係を示す図である。
【符号の説明】
１１，２１，３１，４１…電圧制御発振器、
１２ａ〜１２ｎ，２２，２３…スイッチトキャパシタ電圧制御発振回路、
１３，２８…選択回路、
２４，２５，２６，２７…チューニング用スイッチトキャパシタ、
３２，４２…分周回路、
３３，４３…位相比較器、
３４，４４…チャージポンプ、
３５，４５…ローパスフィルタ、
４６…ロック検出回路、
４７，４９…遅延回路、
４８，５０…論理積回路、
５１…論理和回路、
５２…リセット付きＤ型フリップフロップ、
Ｎ＿Ｔｒ１〜Ｎ＿Ｔｒ１６…ＮＭＯＳトランジスタ、
Ｐ＿Ｔｒ１〜Ｐ＿Ｔｒ４…ＰＭＯＳトランジスタ、
Ｌ１，Ｌ２…インダクタ、
Ｃ１，Ｃ２…可変容量、
Ｎ＿Ｔｒ１７〜Ｎ＿Ｔｒ２０…制御スイッチ、
Ｃ３〜Ｃ６…チューニング用キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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