【手続補正書】
【提出日】平成15年12月19日(2003.12.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の遅延時間を有する複数の第１のゲートを縦続接続して構成し、信号が入力される第１のゲート列と、
該第１の遅延時間より長い第２の遅延時間を有する第２のゲートを複数縦続接続して構成し、前記信号を遅延した信号を出力する第２のゲート列と、
前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチを有し、
前記第２の遅延時間と前記第１の遅延時間の差を、前記第１の遅延時間より短く構成し、該複数のスイッチのうちの１つを閉じることにより、前記遅延した信号を出力することを特徴とする可変遅延回路。
【請求項２】
前記第１のゲートはｎ個であり、該第１のゲート及び前記第２のゲートの遅延時間はそれぞれｔｄ及び
【数１】
1998276074.tif 000001
であることを特徴とする請求項１記載の可変遅延回路。
【請求項３】
複数の第１のゲートを縦続接続して構成し、信号が入力される第１のゲート列と、
複数の第２のゲートを縦続接続して構成し、前記信号を遅延した信号を出力する第２のゲート列と、
前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチを有し、
該複数のスイッチのうちの１つを閉じることにより、前記遅延した信号を出力するものであって、
複数の第１のゲート相互間を接続する配線負荷が、複数の第２のゲート相互間を接続する配線負荷と異なることを特徴とする可変遅延回路。
【請求項４】
複数の第１のゲートを縦続接続して構成し、第１の信号が入力される第１のゲート列と、該第１のゲートとは遅延時間の異なる第２のゲートを複数縦続接続して構成し、前記第１の信号を遅延した信号を出力する第２のゲート列と、前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチと、前記第１の信号と第２の信号の位相差に応答し、前記複数のスイッチのうちの１つを閉じるように、該複数のスイッチを制御する制御回路を有することを特徴とする可変遅延回路。
【請求項５】
複数の第１のゲートを縦続接続して構成し、第１の信号が入力される第１のゲート列と、複数の第２のゲートを縦続接続して構成し、前記第１の信号を遅延した信号を出力する第２のゲート列と、前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチと、前記第１の信号と第２の信号との位相差に応答して、前記複数のスイッチのうちの１つを閉じるように、該複数のスイッチを制御する制御回路を有し、複数の第１のゲート相互間を接続する配線負荷が、複数の第２のゲート相互間を接続する配線負荷と異なることを特徴とする可変遅延回路。
【請求項６】
前記第１の信号は内部クロック信号であり、前記第２の信号は外部クロック信号であることを特徴とする請求項４又は５記載の可変遅延回路。
【請求項７】
前記制御回路は、複数の第３のゲートと縦続接続して構成し、前記第１の信号が入力される第３のゲート列と、該第３のゲートとは遅延時間の異なる第４のゲートを複数縦続接続して構成し、前記第２の信号が入力される第４のゲート列と、前記第３のゲート列の中間ノードと前記第４のゲート列の対応する中間ノードとの間に設けられた複数の位相比較器と、前記複数の位相比較器のうちの隣接する２つの位相比較器からの出力信号が入力される複数の排他的論理和回路を有し、該複数の排他的論理和回路の出力信号により前記複数のスイッチを制御することを特徴とする請求項４又は５記載の可変遅延回路。
【請求項８】
前記位相比較器は、入力が、前記第３のゲート列の中間ノード及び前記第４のゲート列の中間ノードに接続された第１のフリップフロップ回路と、前記排他的論理和回路へ出力信号を出力する第２のフリップフロップ回路と、前記第１及び第２のフリップフロップ回路の間に設けられ、前記第３のゲート列の中間ノード及び前記第４のゲート列の中間ノードにおける信号の遷移が完了した後、前記第１のフリップフロップの出力信号を前記第２のフリップフロップの入力に供給するゲート回路とを有することを特徴とする請求項７記載の可変遅延回路。
【請求項９】
入力クロック信号を遅延させる第１のＤＬＬ回路と、第１のＤＬＬ回路よりも高い精度で遅延を制御できる第２のＤＬＬ回路とを有し、第１及び第２のＤＬＬ回路の位相比較を独立に動作させ、かつ第２のＤＬＬ回路の遅延量制御を第１のＤＬＬ回路の動作に従属させることで、入力クロック信号に対し所定の位相関係を有する出力クロック信号を出力するように第１及び第２のＤＬＬ回路で遅延を与えることを特徴とする半導体集積回路装置。
【請求項１０】
第２のＤＬＬ回路は第１のＤＬＬ回路がその遅延量を制御している時は第１のＤＬＬ回路からリセット信号を受けてリセットされており、第１のＤＬＬ回路で位相比較する前記入力クロック信号と前記出力クロック信号との位相が合っている時は第２のＤＬＬ回路は遅延量を制御できる状態にあることを特徴とする請求項９記載の半導体集積回路装置。
【請求項１１】
第１のＤＬＬ回路の精度をｔｄとすると、第２のＤＬＬ回路は±ｔｄを含む範囲の遅延量を制御することができ、第１のＤＬＬ回路の位相比較結果が±ｔｄの範囲から外れた場合に第１のＤＬＬ回路はリセット信号を第２のＤＬＬ回路に出力し、第２のＤＬＬ回路の遅延量を所定値に設定することを特徴とする請求項９又は１０記載の半導体集積回路装置。
【請求項１２】
第２のＤＬＬ回路は遅延回路を有し、第２のＤＬＬ回路の遅延量の所定値は、遅延回路が制御できる遅延量の範囲の中心であることを特徴とする請求項１１記載の半導体集積回路装置。
【請求項１３】
第１及び第２のＤＬＬ回路はそれぞれ、入力クロック信号が通る第１の経路と第１の経路と位相比較をするための第２の経路があり、第２の経路は第２のＤＬＬ回路がリセットされている時の遅延量と同一の遅延量を有するダミー回路を有することを特徴とする請求項１０又は１１記載の半導体集積回路装置。
【請求項１４】
第２のＤＬＬ回路は遅延量が異なる第１及び第２の遅延素子を有し、第２の遅延素子は第１の遅延素子よりも遅延量が多く、第１及び第２の遅延量の差を第２のＤＬＬ回路の精度とすることを特徴とする請求項９記載の半導体集積回路装置。
【請求項１５】
第１のＤＬＬ回路は、入力クロック信号から得られる第１のクロック信号を第３の遅延素子で遅延させた信号と出力クロック信号から得られる第２のクロック信号との位相比較を行い、及び第１のクロック信号と第２のクロック信号を第４の遅延素子で遅延させた信号との位相比較を行い、入力クロック信号と出力クロック信号との位相比較結果を出力することを特徴とする請求項９ないし１１のいずれか一項記載の半導体集積回路装置。
【請求項１６】
第１のＤＬＬ回路は第１及び第２のフリップフロップを有し、第１のフリップフロップは第３の遅延素子で遅延させた信号と第２のクロック信号をそれぞれセット及びリセット端子に入力し、第２のフリップフロップは第４の遅延素子で遅延させた信号と第１のクロック信号をそれぞれセット及びリセット端子に入力し、第１及び第２のフリップフロップの組み合わせで位相比較結果を出力することを特徴とする請求項１５記載の半導体集積回路装置。
【請求項１７】
第１及び第２のフリップフロップはそれぞれ第１及び第２のＮＡＮＤゲートを有し、第１のＮＡＮＤゲートの第１の入力はセット端子で第２の入力が第２のＮＡＮＤゲートの出力と接続して出力Ｑとなり、第２のＮＡＮＤゲートの第１の入力がリセット端子で第２の入力が第１のＮＡＮＤゲートの出力と接続して出力／Ｑとなることを特徴とする請求項１５記載の半導体集積回路装置。
【請求項１８】
第１及び第２のフリップフロップはそれぞれ第１及び第２のＮＡＮＤゲートを有し、第１のＮＡＮＤゲートの第２の入力はセット端子で第１の入力が第２のＮＡＮＤゲートの出力と接続して出力Ｑとなり、第２のＮＡＮＤゲートの第２の入力がリセット端子で第１の入力が第１のＮＡＮＤゲートの出力と接続して出力／Ｑとなることを特徴とする請求項１５記載の半導体集積回路装置。
【請求項１９】
第１及び第２のＮＡＮＤゲートの各々は第１及び第２のＰチャネルトランジスタ及び第１及び第２のＮチャネルトランジスタを有し、第１のＰチャネルトランジスタのソースは第１の電源、ゲートは第１の入力、ドレインは出力に接続され、第２のＰチャネルトランジスタのソースは第１の電源、ゲートは第２の入力、ドレインは出力に接続され、第１のＮチャネルトランジスタのソースは第２のＮチャネルトランジスタのドレイン、ゲートは第１の入力、ドレインは出力に接続され、第２のＮチャネルトランジスタのソースは第２の電源、ゲートは第２の入力、ドレインは第１のＮチャネルトランジスタのソースに接続されていることを特徴とする請求項１７又は１８に記載の半導体集積回路装置。
【請求項２０】
前記第３及び第４の遅延素子は、第１のＤＬＬ回路の遅延素子の１段を構成する回路と同一回路を有することを特徴とする請求項１５記載の半導体集積回路装置。
【請求項２１】
第２のＤＬＬ回路は遅延回路を有し、前記第２のＤＬＬ回路の遅延量の所定値は、遅延回路が制御できる遅延量の範囲内の中心であることを特徴とする請求項１１記載の半導体集積回路装置。
【請求項２２】
第１及び第２のＤＬＬ回路はそれぞれ遅延回路を有し、この遅延回路は論理素子の組み合わせで構成されることを特徴とする請求項９記載の半導体集積回路装置。
【請求項２３】
第１及び第２の遅延素子は論理素子で形成され、第１の遅延回路の論理素子と第２の遅延回路の論理素子のファンアウトを異ならせて第１及び第２の遅延素子の遅延量の差を形成することを特徴とする請求項１４記載の半導体集積回路装置。
【請求項２４】
第１及び第２の遅延素子は論理素子で形成され、第１の遅延回路の論理素子と第２の遅延回路の論理素子にそれぞれ印加する電源電圧を異ならせて第１及び第２の遅延素子の遅延量の差を形成することを特徴とする請求項１４記載の半導体集積回路装置。
【請求項２５】
第２のＤＬＬ回路は遅延回路を有し、この遅延回路は少なくともキャパシタと抵抗のいずれか一方を有することを特徴とする請求項９記載の半導体集積回路装置。
【請求項２６】
第２のＤＬＬ回路は少なくともキャパシタを有する遅延回路を有し、このキャパシタの容量を変化させることで遅延量を制御することを特徴とする請求項９記載の半導体集積回路装置。
【請求項２７】
第２のＤＬＬ回路は少なくとも抵抗を有する遅延回路を有し、この抵抗の抵抗値を変化させることで遅延量を制御することを特徴とする請求項９記載の半導体集積回路装置。
【請求項２８】
第２のＤＬＬ回路はキャパシタと抵抗を有する遅延回路を有し、このキャパシタの容量及び抵抗の抵抗値を変化させることで遅延量を制御することを特徴とする請求項９記載の半導体集積回路装置。
【請求項２９】
第２のＤＬＬ回路はシフトレジスタを有する遅延回路を有し、前記第２のＤＬＬ回路の遅延量の所定値は、シフトレジスタが制御できる遅延量の範囲内の中心であることを特徴とする請求項１１記載の半導体集積回路装置。
【請求項３０】
第３及び第４の遅延素子は少なくともキャパシタと抵抗のいずれか一方を有することを特徴とする請求項１５記載の半導体集積回路装置。
【請求項３１】
第３及び第４の遅延素子は少なくともキャパシタを有し、このキャパシタの容量を変化させることで遅延量を制御することを特徴とする請求項１５記載の半導体集積回路装置。
【請求項３２】
第３及び第４の遅延素子は少なくとも抵抗を有し、この抵抗の抵抗値を変化させることで遅延量を制御することを特徴とする請求項１５記載の半導体集積回路装置。
【請求項３３】
第３及び第４の遅延素子はキャパシタと抵抗を有し、このキャパシタの容量及び抵抗の抵抗値を変化させることで遅延量を制御することを特徴とする請求項１５記載の半導体集積回路装置。
【請求項３４】
第１及び第２のＤＬＬ回路はそれぞれ遅延回路を有し、第２のＤＬＬ回路の遅延回路は、第１のＤＬＬ回路の精度よりも大きい範囲を調節できることを特徴とする請求項９記載の半導体集積回路装置。
【請求項３５】
入力クロック信号を遅延させる第１のＤＬＬ回路と、第１のＤＬＬ回路よりも高い精度で遅延を制御できる第２のＤＬＬ回路とを有し、第１及び第２のＤＬＬ回路を独立に動作させて、入力クロック信号に対し所定の位相関係を有する出力クロック信号を出力するように第１及び第２のＤＬＬ回路で遅延を与えることを特徴とする半導体集積回路装置。
【請求項３６】
第１のＤＬＬ回路は入力クロック信号と出力クロック信号とが所定の位相差となるような遅延量を決定する第１の制御部を有し、第２のＤＬＬ回路は入力クロック信号と出力クロック信号とが所定の位相差となるような遅延量を決定する第２の制御部とを有することを特徴とする請求項３５記載の半導体集積回路装置。
【請求項３７】
第２のＤＬＬ回路は、入力クロック信号と出力クロック信号との位相差があらかじめ設定されたｎ個の位相差のどれに相当するかを判断する比較器と、比較結果に応じた遅延量を設定する遅延回路とを有することを特徴とする請求項３６記載の半導体集積回路装置。
【請求項３８】
遅延回路のｎ個の遅延の段階を設定可能であることを特徴とする請求項３７記載の半導体集積回路装置。
【請求項３９】
前記比較器は前記遅延回路と同一構成の遅延部を複数有し、各遅延部の遅延量は異なり、出力クロック信号を各遅延部で遅延させた出力と入力クロック信号との位相を比較することを特徴とする請求項３７記載の半導体集積回路装置。
【請求項４０】
第２のＤＬＬ回路は第１のＤＬＬ回路の出力側に接続されていることを特徴とする請求項３５記載の半導体集積回路装置。
【請求項４１】
前記第２のＤＬＬ回路の遅延回路は遅延量の異なる複数の遅延回路部を有し、各遅延回路は少なくとも抵抗とキャパシタのいずれかを有することを特徴とする請求項３７記載の半導体集積回路装置。
【請求項４２】
前記第２のＤＬＬ回路の遅延回路は遅延量の異なる複数の遅延回路部を有し、各遅延回路は異なる遅延量の２種類の論理素子を有することを特徴とする請求項３７記載の半導体集積回路装置。
【請求項４３】
半導体集積回路装置はメモリを有し、出力クロック信号に同期してデータをメモリから外部に出力することを特徴とする請求項９ないし４２のいずれか一項記載の半導体集積回路装置。
【請求項４４】
第１の信号及び第２の信号が入力され、該第１の信号のタイミングが該第２の信号のタイミングより早いか否かを判定する第１のフリップフロップ回路と、
前記第１の信号を第１の遅延時間分だけ遅延する第１の遅延回路と、
前記第２の信号を、該第１の遅延時間とは異なる第２の遅延時間分だけ遅延する第２の遅延回路と、
前記第１の遅延回路の出力信号と前記第２の遅延回路の出力信号が入力され、該第１の遅延回路の出力信号のタイミングが該第２の遅延回路の出力信号のタイミングよりも早いか否かを判定する第２のフリップフロップ回路と
を有する位相比較回路。