Podtech/llm-jp-corpus-v4-ja_patent huggingface dataset:
【手続補正書】
【提出日】平成24年5月9日(2012.5.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＪＦＥＴコンポーネントと、
ＪＦＥＴコンポーネントに近接して配置された第１の蓄積型ＭＯＳＦＥＴと、
トレンチ底部端においてＪＦＥＴコンポーネントに近接して配置された第２の蓄積型ＭＯＳＦＥＴと、
を含み、
ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが当該装置のバルクシリコン領域を流れる電流を生じさせるように構成されているハイブリッドパワー電界効果トランジスタ装置。
【請求項２】
チャネル装置中のｎ＋ソースとｐ＋コンタクトを連結することなく、縦型コンタクトトレンチの側壁に形成され、ＪＦＥＴコンポーネントの側方に配置された第１のショットキー領域をさらに含む請求項１に記載の装置。
【請求項３】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴは、トレンチ側壁の薄膜酸化物およびトレンチ底部に近い厚膜ゲート酸化物領域を含み、ゲート−トレイン容量を低減する請求項１に記載の装置。
【請求項４】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが自己位置決めを容易にするように、高電流設計レイアウトにより配置される請求項１に記載の装置。
【請求項５】
装置のバルクシリコン領域を通る誘導電流フローがゲート酸化物の拡散を低減するように構成される請求項１に記載の装置。
【請求項６】
第１の蓄積型ＭＯＳＦＥＴおよび前記第２の蓄積型ＭＯＳＦＥＴがＮチャネルＭＯＳＦＥＴである請求項１に記載の装置。
【請求項７】
前記第２のＭＯＳＦＥＴが前記ソースと接続する絶縁ゲートを有する請求項１に記載の装置。
【請求項８】
ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴがトレンチ型縦型装置として形成されている請求項１に記載の装置。
【請求項９】
ＪＦＥＴコンポーネントと、
ＪＦＥＴコンポーネントに近接して配置された第１の蓄積型ＭＯＳＦＥＴと、
第１の蓄積型ＭＯＳＦＥＴの反対側のＪＦＥＴコンポーネントに近接して配置された第２の蓄積型ＭＯＳＦＥＴと、
を含み、
ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが装置のバルクシリコン領域を通る電流フローを引き起こすように構成され、ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴはトレンチ型縦型構造として形成されているパワーＭＯＳＦＥＴ装置。
【請求項１０】
ＪＦＥＴコンポーネントの側方に配置された第１のショットキー領域と、
第１のショットキー領域とは反対側のＪＦＥＴコンポーネントの側方に配置された第２のショットキー領域とを、
さらに含む請求項９に記載の装置。
【請求項１１】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが厚膜でより下方の酸化物ゲート領域を含み、ゲート−ドレイン容量を低減する請求項９に記載の装置。
【請求項１２】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが自己位置決めを容易にする高電流設計レイアウトに従って配置されている請求項９に記載の装置。
【請求項１３】
装置のバルクシリコン領域を通る誘導電流フローがゲート酸化物の拡散を低減するように構成されている請求項９に記載の装置。
【請求項１４】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴがＮチャネル型ＭＯＳＦＥＴである請求項９に記載の装置。
【請求項１５】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴがＰチャネル型ＭＯＳＦＥＴである請求項９に記載の装置。
【請求項１６】
ＪＦＥＴコンポーネントと、
ＪＦＥＴコンポーネントに近接して配置された第１の蓄積型ＭＯＳＦＥＴと、
第１の蓄積型ＭＯＳＦＥＴとは反対側のＦＥＴコンポーネントに近接して配置された第２の蓄積型ＭＯＳＦＥＴと、
ＪＦＥＴコンポーネントの側方に配置された第１のショットキー領域と、
第１のショットキー領域とは反対側のＪＦＥＴコンポーネントの側方に配置された第２のショットキー領域と、
を含み、
ＪＦＥＴコンポーネント、第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが装置のバルクシリコン領域を通る電流を引き起こすように構成されているパワーＦＥＴ装置。
【請求項１７】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが厚膜でより下方の酸化物ゲート領域を含み、ゲート−ドレイン容量を低減する請求項１６に記載の装置。
【請求項１８】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴが自己位置決めを容易にするように高電流設計レイアウトに従って配置されている請求項１６に記載の装置。
【請求項１９】
装置のバルクシリコン領域を通る誘導電流フローがゲート酸化物の拡散を低減するように構成される請求項１６に記載の装置。
【請求項２０】
第１の蓄積型ＭＯＳＦＥＴおよび第２の蓄積型ＭＯＳＦＥＴのドレイン領域が縦型コンタクトトレンチと接する請求項１、９および１６のいずれか１項に記載の装置。
【請求項２１】
第１の蓄積型ＭＯＳＦＥＴのソース領域が第１の蓄積型ＭＯＳＦＥＴのドレイン領域の反対側にある請求項１、９および１６のいずれか１項に記載の装置。
【手続補正書】
【提出日】平成24年4月20日(2012.4.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板、第１の電極、少なくとも１つの有機機能層、および、第２の電極を含む
電子デバイスにおいて、
前記有機機能層は、前記第１の電極と前記第２の電極とのあいだに配置されており、かつ、少なくとも、第１のマトリクス材料、第２のマトリクス材料および第３のマトリクス材料を含み、ここで、
前記第３のマトリクス材料は、前記第１のマトリクス材料の最低非占有分子軌道ＬＵＭＯおよび前記第２のマトリクス材料の最低非占有分子軌道ＬＵＭＯよりもエネルギの低い最低非占有分子軌道ＬＵＭＯを有しており、
前記第２のマトリクス材料は、前記第１のマトリクス材料の最高占有分子軌道ＨＯＭＯおよび前記第３のマトリクス材料の最高占有分子軌道ＨＯＭＯよりもエネルギの高い最高占有分子軌道ＨＯＭＯを有しており、
前記有機機能層は少なくとも１つの発光材料をドープされた発光層である
ことを特徴とする電子デバイス。
【請求項２】
前記第１のマトリクス材料は、前記第２のマトリクス材料の最低非占有分子軌道ＬＵＭＯおよび前記第３のマトリクス材料の最低非占有分子軌道ＬＵＭＯよりもエネルギの高い最低非占有分子軌道ＬＵＭＯと、前記第２のマトリクス材料の最高占有分子軌道ＨＯＭＯおよび前記第３のマトリクス材料の最高占有分子軌道ＨＯＭＯよりもエネルギの低い最高占有分子軌道ＨＯＭＯを有している、請求項１記載の電子デバイス。
【請求項３】
前記第２のマトリクス材料は、前記第３のマトリクス材料の最低非占有分子軌道ＬＵＭＯよりもエネルギの高い最低非占有分子軌道ＬＵＭＯと、前記第３のマトリクス材料の最高占有分子軌道ＨＯＭＯよりもエネルギの高い最高占有分子軌道ＨＯＭＯとを有している、請求項２記載の電子デバイス。
【請求項４】
前記第１のマトリクス材料は前記第２のマトリクス材料および前記第３のマトリクス材料の電荷担体移動度よりも小さい電荷担体移動度を有する、請求項１から３までのいずれか１項記載の電子デバイス。
【請求項５】
前記第２のマトリクス材料は正孔輸送材料を含む、請求項１から４までのいずれか１項記載の電子デバイス。
【請求項６】
前記第３のマトリクス材料は電子輸送材料を含む、請求項１から５までのいずれか１項記載の電子デバイス。
【請求項７】
前記有機機能層は、発光層、電子輸送層、正孔輸送層、電子阻止層、正孔阻止層、正孔注入層、電子注入層および中間層を含むグループから選択される、請求項１から６までのいずれか１項記載の電子デバイス。
【請求項８】
前記発光層の前記発光材料は１０重量％以下の濃度を有する、請求項１から７までのいずれか１項記載の電子デバイス。
【請求項９】
前記発光材料の前記濃度は前記発光層内で所定の勾配を有する、請求項８記載の電子デバイス。
【請求項１０】
前記発光材料は、前記第１のマトリクス材料の最低非占有分子軌道ＬＵＭＯおよび前記第２のマトリクス材料の最低非占有分子軌道ＬＵＭＯおよび前記第３のマトリクス材料の最低非占有分子軌道ＬＵＭＯよりもエネルギの低い最低非占有分子軌道ＬＵＭＯと、前記第１のマトリクス材料の最高占有分子軌道ＨＯＭＯおよび前記第２のマトリクス材料の最高占有分子軌道ＨＯＭＯおよび前記第３のマトリクス材料の最高占有分子軌道ＨＯＭＯよりもエネルギの高い最高占有分子軌道ＨＯＭＯとを有する、請求項１から９までのいずれか１項記載の電子デバイス。
【請求項１１】
当該の電子デバイスが光形成装置として構成されている、請求項１から１０までのいずれか１項記載の電子デバイス。
【請求項１２】
当該の電子デバイスが、有機光形成装置として構成されている、請求項１から１０までのいずれか１項記載の電子デバイス。
【請求項１３】
請求項１から１２までのいずれか１項記載の電子デバイスを製造するための
電子デバイスの製造方法であって、
Ａ）基板を設けるステップ、
Ｂ）第１の電極および第２の電極を設けるステップ、および
Ｃ）前記第１の電極と前記第２の電極とのあいだに少なくとも１つの有機機能層を配置するステップ
を有しており、
前記ステップＣ）で、少なくとも、第１のマトリクス材料、第２のマトリクス材料および第３のマトリクス材料を同時に被着する
ことを特徴とする電子デバイスの製造方法。
【請求項１４】
前記ステップＣ）で、前記第１のマトリクス材料、前記第２のマトリクス材料および前記第３のマトリクス材料を蒸着法により被着する、請求項１３記載の電子デバイスの製造方法。
【手続補正書】
【提出日】平成24年4月17日(2012.4.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
オプトエレクトロニクス部品を製造する方法であって、
Ａ）成長基板（１）を形成するステップと、
Ｂ）動作時における活性ゾーンを形成するため、少なくとも１層の半導体層（２）をエピタキシャル成長させるステップと、
Ｂ１）低屈折率誘電体（１６）を前記半導体層（２）に堆積させ、前記低屈折率誘電体（１６）を構造化するステップと、
Ｃ）前記半導体層（２）と対向する金属ミラー層（３）の側が構造化されるように前記半導体層（２）と前記低屈折率誘電体（１６）に金属ミラー層（３）を堆積させるステップと、
Ｄ）前記部品を電気的に接続するための少なくとも１層のコンタクト層（８）を堆積させるステップと、
Ｅ）前記半導体層（２）から前記成長基板（１）を剥離し、これによって前記半導体層（２）の表面を露出させるステップと、
Ｆ）前記半導体層（２）を、方法ステップＥ）において露出させた前記表面の側から、エッチング法によって構造化するステップと、
を含んでいる、方法。
【請求項２】
方法ステップＣ）において、前記金属ミラー層（３）が、構造化されていない前記半導体層（２）に堆積される、
請求項１に記載の方法。
【請求項３】
方法ステップＦ）における前記構造化によって溝が形成され、前記溝によって前記半導体層（２）が複数の部分領域に分割される、
請求項１または請求項２のいずれかに記載の方法。
【請求項４】
方法ステップＦ）における前記構造化によって溝が形成され、前記溝の断面が、方法ステップＥ）において露出させた前記表面から前記ミラー層の方向に次第に細くなっている、
請求項１から請求項３のいずれかに記載の方法。
【請求項５】
方法ステップＣ）と方法ステップＤ）との間に、以下の方法ステップ、すなわち、
Ｇ）前記ミラー層（３）に拡散バリア層を堆積させるステップと、
をさらに含んでいる、
請求項１から請求項４のいずれかに記載の方法。
【請求項６】
方法ステップＣ）と方法ステップＤ）との間に、
Ｈ）前記拡散バリア層（４）にパッシベーション層（５）を堆積させるステップと、
Ｉ）方法ステップＡ）〜方法ステップＨ）において形成される前記積層体をキャリアに貼り付けるステップと、
をさらに含んでいる、
請求項５に記載の方法。
【請求項７】
方法ステップＩ）においてキャリアが使用され、前記キャリアが、以下の方法ステップ、すなわち、
Ｉ１）キャリアウェハ（９）を形成するステップと、
Ｉ２）前記キャリアウェハ（９）にバリア層（７）を堆積させるステップと、
Ｉ３）前記バリア層（７）に接合層（６）を堆積させるステップと、
によって形成される、
請求項６に記載の方法。
【請求項８】
方法ステップＣ）からの前記ミラー層（３）を、方法ステップＣ）と方法ステップＤ）との間に入るさらなる方法ステップによって構造化し、その結果前記ミラー層（３）の部分領域が除去される、
請求項１から請求項７のいずれかに記載の方法。
【請求項９】
方法ステップＦ）の後に、さらなる方法ステップＪ１）として、構造化された前記半導体層（２）を粗面化するステップ、
を含んでいる、
請求項１から請求項８のいずれかに記載の方法。
【請求項１０】
方法ステップＪ１）の後に、さらなる方法ステップＪ２）として、粗面化された前記半導体層（２）を、可視光放射、紫外放射、赤外放射、またはこれらの放射の組合せに対して透過性である、ビスベンゾシクロブテンを含むトップコート（１０）によってコーティングするステップ、
を含んでいる、
請求項９に記載の方法。
【請求項１１】
方法ステップＪ２）の後に、さらなる方法ステップＪ３）として、前記トップコート（１０）を構造化するステップ、
を含んでいる、
請求項１０に記載の方法。
【請求項１２】
方法ステップＪ３）の後に、さらなる方法ステップＪ４）として、前記トップコート（１０）を構造化することによって再び露出した前記半導体層（２）の部分領域に、電気コンタクト（１１）を形成するステップ、
を含んでいる、
請求項１１に記載の方法。
【請求項１３】
方法ステップＣ）によって堆積された前記金属ミラー層（３）は前記半導体層まで達している構造となっている、
請求項１から請求項１１のいずれかに記載の方法。
【請求項１４】
オプトエレクトロニクス部品であって、
−  構造化された半導体層（２）と、
−  構造化された低屈折率誘電体（１６）と、
−  前記半導体層（２）上と前記低屈折率誘電体（１６）上に配置されている金属ミラー層（３）であって、前記半導体層（２）と対向する金属ミラー層（３）の側が構造化されている、前記金属ミラー層（３）と、
−  前記金属ミラー層（３）上に配置されている拡散バリア層（４）と、
−  前記拡散バリア層（４）上に配置されているパッシベーション層（５）と、
を備えており、
前記半導体層（２）が正のメサ側面を備えている、
オプトエレクトロニクス部品。
【請求項１５】
−  キャリアウェハ（９）と、
−  前記キャリアウェハ（９）上に配置されている電気コンタクト層（８）と、
−  前記コンタクト層（８）上に配置されているバリア層（７）と、
−  前記バリア層（７）上に配置されている接合層（６）と、
を備えており、
前記接合層（６）が前記パッシベーション層（５）に接合されている、
請求項１４に記載のオプトエレクトロニクス部品。
【手続補正書】
【提出日】平成24年5月23日(2012.5.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
（ａ）半導体基板、１つまたは複数の絶縁膜、厚膜組成物を準備する工程、
（ｂ）前記半導体基板に前記絶縁膜を塗布する工程、
（ｃ）前記半導体基板上の絶縁膜に前記厚膜組成物を塗布する工程、
（ｄ）前記半導体、絶縁膜、及び厚膜組成物を焼成する工程、
を含む方法により製造される半導体装置であって、前記厚膜組成物は、
（ｉ）１つまたは複数の導電性材料、
（ｉｉ）１つまたは複数の無機結合剤、
（ｉｉｉ）有機ビヒクル、
を含み、無機成分の１〜１５％はサブミクロン粒子である、装置。
【請求項２】
電極を含む半導体装置であって、前記電極は、焼成の前に、
（ａ）１つまたは複数の導電性材料、
（ｂ）１つまたは複数の無機結合剤、
（ｃ）有機ビヒクル、
を含む組成物を含み、無機成分の１〜１５％がサブミクロン粒子である、装置。
【請求項３】
前記サブミクロン粒子は銀を含む、請求項２に記載の装置。
【請求項４】
前記サブミクロン粒子は０．１〜１ミクロンのｄ５０を有する、請求項２に記載の装置。
【請求項５】
前記無機成分は双峰粒度分布を有する、請求項２に記載の装置。
【請求項６】
前記１つまたは複数の添加剤は、
（ａ）Ｚｎ、Ｐｂ、Ｂｉ、Ｇｄ、Ｃｅ、Ｚｒ、Ｔｉ、Ｍｎ、Ｓｎ、Ｒｕ、Ｃｏ、Ｆｅ、
Ｃｕ、Ｃｒから選択される金属と、
（ｂ）Ｚｎ、Ｐｂ、Ｂｉ、Ｇｄ、Ｃｅ、Ｚｒ、Ｔｉ、Ｍｎ、Ｓｎ、Ｒｕ、Ｃｏ、Ｆｅ、
Ｃｕ、Ｃｒから選択される１つまたは複数の金属の金属酸化物と、
（ｃ）焼成されると（ｂ）の金属酸化物を生成可能な任意の化合物と、
（ｄ）それらの混合物と、
からなる群から選択される成分を含む、請求項２に記載の装置。
【請求項７】
請求項２に記載の半導体装置を含む太陽電池。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
試験装置は、電池のＩ−Ｖ特性曲線を確定するための約４００の負荷抵抗設定で電流（Ｉ）と電圧（Ｖ）を測定するために多点直接接触法を使用する。充填率（ＦＦ）と効率（Ｅｆｆ）の両方はＩ−Ｖ特性曲線から計算される。
以下に本明細書に記載の主な発明につき列記する。
［１］
（ａ）半導体基板、１つまたは複数の絶縁膜、厚膜組成物を準備する工程、
（ｂ）前記半導体基板に前記絶縁膜を塗布する工程、
（ｃ）前記半導体基板上の絶縁膜に前記厚膜組成物を塗布する工程、
（ｄ）前記半導体、絶縁膜、及び厚膜組成物を焼成する工程、
を含む方法により製造される半導体装置であって、前記厚膜組成物は、
（ｉ）１つまたは複数の導電性材料、
（ｉｉ）１つまたは複数の無機結合剤、
（ｉｉｉ）有機ビヒクル、
を含み、無機成分の１〜１５％はサブミクロン粒子である、装置。
［２］
電極を含む半導体装置であって、前記電極は、焼成の前に、
（ａ）１つまたは複数の導電性材料、
（ｂ）１つまたは複数の無機結合剤、
（ｃ）有機ビヒクル、
を含む組成物を含み、無機成分の１〜１５％がサブミクロン粒子である、装置。
［３］
前記無機成分の８５〜９９％は１．５〜１０ミクロンのｄ５０を有する、［２］に記載の装置。
［４］
前記１つまたは複数の導電性材料は銀を含む、［２］に記載の装置。
［５］
前記サブミクロン粒子は銀を含む、［４］に記載の装置。
［６］
前記サブミクロン粒子は０．１〜１ミクロンのｄ５０を有する、［２］に記載の装置。
［７］
前記サブミクロン粒子は０．１〜０．６ミクロンのｄ５０を有する、［２］に記載の装置。
［８］
前記無機成分は双峰粒度分布を有する、［２］に記載の装置。
［９］
前記厚膜組成物はさらに１つまたは複数の添加剤を含む、［２］に記載の装置。
［１０］
前記１つまたは複数の添加剤は、
（ａ）Ｚｎ、Ｐｂ、Ｂｉ、Ｇｄ、Ｃｅ、Ｚｒ、Ｔｉ、Ｍｎ、Ｓｎ、Ｒｕ、Ｃｏ、Ｆｅ、
Ｃｕ、Ｃｒから選択される金属と、
（ｂ）Ｚｎ、Ｐｂ、Ｂｉ、Ｇｄ、Ｃｅ、Ｚｒ、Ｔｉ、Ｍｎ、Ｓｎ、Ｒｕ、Ｃｏ、Ｆｅ、
Ｃｕ、Ｃｒから選択される１つまたは複数の金属の金属酸化物と、
（ｃ）焼成されると（ｂ）の金属酸化物を生成可能な任意の化合物と、
（ｄ）それらの混合物と、
からなる群から選択される成分を含む、［９］に記載の装置。
［１１］
前記１つまたは複数の無機添加剤はＺｎＯを含む、［１０］に記載の装置。
［１２］
前記サブミクロン粒子はさらにＺｎＯと無機結合剤とを含む、［５］に記載の装置。
［１３］
絶縁膜と半導体基板をさらに含む［２］に記載の装置。
［１４］
［２］に記載の半導体装置を含む太陽電池。
［１５］
前記絶縁膜は、酸化チタン、窒化シリコン、ＳｉＮｘ：Ｈ、酸化シリコン、酸化シリコン／酸化チタンから選択される１つまたは複数の成分を含む、［１３］に記載の装置。
【手続補正書】
【提出日】平成24年4月13日(2012.4.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電荷結合素子における暗電流を低減する方法であって、
ａ）第二の導電型のウェル又は基板における第一の導電型の埋め込みチャネルから絶縁層により分離される少なくとも４つのゲートのフェーズを設けるステップと、
ｂ）蓄積状態にあるとき、電荷パケットを分離するためにそれぞれのゲートのフェーズの下にストレージ及びバリア領域を設けるステップと、
ｃ）電荷結合素子において電荷が進むために２つのみの電圧レベルで前記少なくとも４つのゲートのフェーズに電圧を印加するステップと、第二の導電型の層に対するキャパシタンスＣnを有するそれぞれのゲートのフェーズｎで、前記キャパシタンスと電圧の変化との積の総和がゼロ又は実質的にゼロ
【数４】
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となるように、ΔＶnにより与えられるゲートｎで前記電圧の変化が生じ、
ｄ）第一の期間で、光生成された電荷を保持する第一のゲートのフェーズのセットを蓄積状態に維持し、光生成された電荷を保持しない第二のゲートのフェーズのセットを空乏状態に維持するステップと、
ｅ）第二の期間で、光生成された電荷を保持する第三のゲートのフェーズのセットに電圧を印加して空乏状態にし、光生成された電荷を保持しない第二のゲートのフェーズのセットに電圧を印加して蓄積状態にするステップと、
ｆ）第三の期間で、光生成された電荷を保持する第三のゲートのフェーズのセットに電圧を印加して蓄積状態にし、光生成された電荷を保持しない第四のゲートのフェーズのセットに電圧を印加して空乏状態にするステップとを含み、
前記第二の期間は、前記第一の期間及び前記第三の期間よりも短いか又は実質的に短い、
ことを特徴とする方法。
【請求項２】
前記ステップａ）は、前記電荷結合素子を形成するために繰り返される４つのゲートを含む、
請求項１記載の方法。
【請求項３】
前記ステップａ）は、前記電荷結合素子を形成するために繰り返される６つのゲートを含む、
請求項１記載の方法。
【手続補正書】
【提出日】平成24年5月2日(2012.5.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素のアレイ並びに該画素のアレイに係るサンプリング及び読み出し回路を有するイメージセンサであって、
前記画素のアレイは複数の画素を有し、
前記複数の画素のうちの少なくとも1つは：
感光性素子と電荷検出部との間に設けられて、伝送信号を受信するように備えられたゲート端子を有する第1トランジスタ；
前記電荷検出部と接続するゲート端子と、画素の電源ラインと接続する第1拡散領域と、画素の出力ラインと接続する第2拡散領域を有する第2トランジスタ；
前記電荷検出部と前記第1拡散領域との間に設けられて、リセット信号を受信するように備えられたゲート端子を有する第3トランジスタ；
を有し、
前記感光性素子、並びに、第1、第2、及び第3のトランジスタの各々は、第2伝導型の基板上の第1伝導型のウエル内に形成され、
前記画素のアレイのうちの選ばれた画素の群に含まれる1つ以上の画素の読み出しの際に、
前記画素のアレイの画素電源ライン信号は非アクティブ状態からアクティブ自体へ遷移し、かつ、
前記画素のアレイのうちの選ばれていない画素の群のリセット信号は、前記の画素出力電源信号が非アクティブ状態からアクティブ状態へ遷移する前に、所定期間内にアクティブ状態から非アクティブ状態へ遷移し、
前記画素の電源ライン及び前記リセット信号におけるそれぞれの遷移に係るウエルでの推定電荷変位を特定する電荷バランスの式を満足するように備えられ、
前記電荷バランスの式が、CRGΔVRG+CPPΔVPP≒0で与えられ、
前記式において、
CRGは前記第3トランジスタのゲート端子と前記ウエルとの間のキャパシタンスで、
CPPは前記画素の電源ラインと前記ウエルとの間のキャパシタンスで、
ΔVRGは前記リセット信号がアクティブ状態から非アクティブ状態へ遷移する際の電圧レベルの変化で、かつ
ΔVPPは前記画素の電源ライン信号が非アクティブ状態からアクティブ状態へ遷移する際の電圧レベルの変化である、
イメージセンサ。
【請求項２】
前記サンプリング及び読み出し回路はたとえば制御可能な信号発生装置を有し、かつ
前記制御可能な信号発生装置は、前記画素のアレイと結合し、かつ前記画素の電源ライン信号及び前記リセット信号のうちの少なくとも1つを発生させるように備えられる、
請求項1に記載のイメージセンサ。
【請求項３】
前記画素のうちの1つ以上の読み出しが完了した際に前記画素の電源ライン信号がアクティブ状態から非アクティブ状態へ遷移し、かつ、
前記の画素の電源ライン信号がアクティブ状態から非アクティブ状態へ遷移した後の所定期間内に前記リセット信号が非アクティブ状態からアクティブ状態へ遷移する、
請求項1に記載のイメージセンサ。
【請求項４】
複数の画素からなる選択された群に属する1つ以上の画素の読み出しは、複数の画素からなる選択された行に属する複数の画素の読み出しを有し、かつ
前記リセット信号は、複数の画素からなる選択されていない1つ以上の行に係る複数のリセットトランジスタの各々に印加される、
請求項1に記載のイメージセンサ。
【請求項５】
2つの大きさ｜CRGΔVRG｜と｜CPPΔVPP｜の差異が25%以内である場合に、前記式の近似は満たされる、請求項1に記載のイメージセンサ。
【請求項６】
デジタル撮像装置内に含まれる、請求項1に記載のイメージセンサ。
【請求項７】
画素のアレイを有するイメージセンサの使用方法であって：
前記画素のアレイのうちの選ばれた画素の群に含まれる1つ以上の画素の読み出しの際に、
前記画素のアレイの画素電源ライン信号を制御して非アクティブ状態からアクティブ自体へ遷移させる手順；及び
前記の画素出力電源信号が非アクティブ状態からアクティブ状態へ遷移する前の所定期間内に、前記画素のアレイのうちの選ばれていない画素の群のリセット信号を制御してアクティブ状態から非アクティブ状態へ遷移させる手順；
を有し、
当該イメージセンサは、前記画素の電源ライン及び前記リセット信号におけるそれぞれの遷移に係るウエルでの推定電荷変位を特定する電荷バランスの式を満足するように備えられている、
方法。
【請求項８】
前記画素の電源ライン信号が非アクティブ状態からアクティブ状態へ遷移する前の所定期間が500ns以下である、請求項7に記載の方法。
【請求項９】
前記画素のうちの1つ以上の読み出しが完了した際に前記画素の電源ライン信号を制御してアクティブ状態から非アクティブ状態へ遷移させる手順；及び
前記の画素の電源ライン信号がアクティブ状態から非アクティブ状態へ遷移した後の所定期間内に前記リセット信号を制御して非アクティブ状態からアクティブ状態へ遷移させる手順；
を有する、請求項7に記載の方法。
【請求項１０】
前記画素の電源ライン信号がアクティブ状態から非アクティブ状態へ遷移した後の所定期間は500ns以下である、請求項9に記載の方法。
【手続補正書】
【提出日】平成24年4月19日(2012.4.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
無線通信ネットワークを操作する方法であって、
ａ）前記無線通信ネットワークに接続されたネットワークノードから、複数のボイスオーバーＩＰ（ＶｏＩＰ）パケットを受信するステップと、
ｂ）ＶｏＩＰパケットの受信と次のＶｏＩＰパケットの受信との間の期間によって、複数のＶｏＩＰパケット期間パラメータ値を決定するステップと、
ｃ）１つのＶｏＩＰパケット期間パラメータ値と次のＶｏＩＰパケット期間パラメータ値との間の差によって、複数のジッタパラメータ値を決定するステップと、
ｄ）ステップｂ）において決定された前記ＶｏＩＰパケット期間パラメータ値の平均に対する、ステップｃ）において決定された前記ジッタパラメータ値の平均の比率に従って、前記無線通信ネットワークの性能を決定するステップと、
を含む、方法。
【請求項２】
前記方法は、
ｅ）ステップｄ）において決定された前記ＶｏＩＰパケット期間パラメータ値の平均に対する前記ジッタパラメータ値の平均の前記比率が、所定の比率を超えている場合に、修正動作を行なう更なるステップ、
を含む、請求項１に記載の方法。
【請求項３】
前記無線通信ネットワークに接続された複数のネットワークノードから、複数のＶｏＩＰパケットを受信して、
前記複数のネットワークノードの各々に関連する通信セッションに対して、前記ＶｏＩＰパケット期間パラメータ値の平均に対する前記ジッタパラメータ値の平均の前記比率を決定する、請求項１又は２に記載の方法。
【請求項４】
ステップｅ）は、
ｉ）ステップｄ）において決定された前記ＶｏＩＰパケット期間パラメータ値の平均に対する前記ジッタパラメータ値の平均の前記比率が、許容比率未満になるまで、任意の更なる通信セッションを承認しないステップ、及び／又は、
ｉｉ）前記複数のネットワークノードのうちの１つ以上のネットワークノードに関連する前記通信セッションを終了させるステップ、
を含む、請求項３が請求項２に従属する場合に請求項３に記載の方法。
【請求項５】
無線通信ネットワークにおいて使用する装置であって、使用中に、
前記無線通信ネットワークから複数のＶｏＩＰパケットを受信して、
ＶｏＩＰパケットの受信と次のＶｏＩＰパケットの受信との間の期間によって、複数のＶｏＩＰパケット期間パラメータ値を決定して、
１つのＶｏＩＰパケット期間パラメータ値と次のＶｏＩＰパケット期間パラメータ値との間の差によって、複数のジッタパラメータ値を決定して、
前記ＶｏＩＰパケット期間パラメータ値の平均に対する前記ジッタパラメータ値の平均の比率に従って、前記無線通信ネットワークの性能を決定する、
ように構成されている、装置。
【請求項６】
前記装置は、更に、使用中に、
前記ＶｏＩＰパケット期間パラメータ値の平均に対する前記ジッタパラメータ値の平均の前記比率が、所定の比率を超えている場合に、修正動作を行なうように構成されている、請求項５に記載の装置。
【請求項７】
前記装置は、更に、使用中に、
前記ＶｏＩＰパケット期間パラメータ値の平均に対する前記ジッタパラメータ値の平均の前記比率が、許容比率未満になるまで、任意の更なる通信セッションを承認しない、及び／又は、
前記通信セッションの１つ以上を終了させる、
ように構成されている、請求項６に記載の装置。
【請求項８】
前記装置は、別のネットワークに対するインターフェイスと無線インターフェイスとを具備する無線アクセスポイントである、請求項５乃至７の何れか１項に記載の装置。
【請求項９】
前記無線アクセスポイントは、第１のリングバッファを更に具備し、
前記無線アクセスポイントは、ＶｏＩＰパケット期間パラメータのデータを前記第１のリングバッファに記憶するように構成されており、
前記ＶｏＩＰパケット期間パラメータ値は、前記第１のリングバッファに保持されている前記ＶｏＩＰパケット期間パラメータのデータの平均値である、請求項８に記載の無線アクセスポイント。
【請求項１０】
前記無線アクセスポイントは、第２のリングバッファを更に具備し、
前記無線アクセスポイントは、ジッタパラメータのデータを前記第２のリングバッファに記憶するように構成されており、
前記ジッタパラメータ値は、前記第２のリングバッファに保持されている前記ジッタパラメータのデータの平均値である、請求項８又は９に記載の無線アクセスポイント。
【請求項１１】
請求項１乃至５の何れか１項に記載の方法を行なうためのコンピュータ実行可能コードを具備する、コンピュータ製品。
【手続補正書】
【提出日】平成24年1月13日(2012.1.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は、請求項１の上位概念部に記載の、シフトバイワイヤ操作を行う変速機（Ｇａｎｇｗｅｃｈｓｅｌｇｅｔｒｉｅｂｅ）、例えば自動変速機又は手動変速機のための操作装置に関する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
この課題は、請求項１に記載の特徴を備える操作装置により解決される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
有利な態様は、従属請求項に係る発明である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
本発明に係る操作装置は、ソケットハウジング及び操作要素、例えば操作レバーを備え、操作要素は、ソケットハウジングに配置される支承箇所を中心として回動可能あるいは旋回可能である。さらに、操作装置は、フォースフィードバック装置を備え、フォースフィードバック装置は、操作レバーに作用する、電子制御されて調節可能な、反力を形成するための要素を備える。この反力要素は、制御可能に可変の粘度を有する流体を含む。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
さらに、反力要素は、操作要素の支承箇所の、流体で満たされた支承ギャップにより形成されている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明は、まず、反力要素をなすために必要な、流体で満たされた支承ギャップが実現可能である限り、操作要素のジョイントが構造的にどのように形成されているか、又は操作装置のソケット内にどのように配置されているかにかかわらず実現される。本発明では、操作要素の支承箇所が、しかし、ジョイントボール及びボールシェルを備えるボールジョイントにより形成されている。流体で満たされた支承ギャップは、ジョイントボール及びボールシェルの表面により規定されている。有利には、ボールジョイントのジョイントボールが、操作要素に結合されており、ボールシェルが、操作装置のソケットハウジングに結合されている。
【手続補正７】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
シフトバイワイヤ式の変速機のシフト段を選択するための操作装置であって、ソケットハウジングと、少なくとも１つの支承箇所（３，４）で回動可能又は旋回可能に支承される、位置センサ装置（９）を備える機械的な操作レバー（１）と、フォースフィードバック装置とを備え、該フォースフィードバック装置が、前記操作レバー（１）に作用する調節可能な反力要素（２）を備え、該反力要素（２）が、制御可能に可変の粘度を有する流体を有し、前記反力要素（２）が、前記操作レバー（１）の前記支承箇所（３，４）の、前記流体で満たされた支承ギャップ（５）により形成されている形式のものにおいて、
前記支承箇所が、ジョイントボール（３）及びボールシェル（４）を備えるボールジョイントにより形成されていることを特徴とする、操作装置。
【請求項２】
前記ジョイントボール（３）が、前記操作レバー（１）に結合されており、前記ボールシェル（４）が、当該操作装置の前記ソケットハウジングに結合されている、請求項１記載の操作装置。
【請求項３】
前記制御可能に可変の粘度を有する流体が、ＭＲ流体であり、前記支承箇所（３，４）の領域に、該支承箇所（３，４）の前記支承ギャップ（５）内に磁界を発生させるためのコイル装置（６）が配置されている、請求項１又は２記載の操作装置。
【請求項４】
前記支承箇所が、ボールジョイント（３，４）により形成されており、前記コイル装置（６）が、互いに略垂直な磁界方向を有する、互いに独立的に制御可能な少なくとも２つの磁界を形成するために設けられている、請求項３記載の操作装置。
【請求項５】
前記フォースフィードバック装置が、アクチュエータ（１０）を備える、請求項１から４までのいずれか１項記載の操作装置。
【請求項６】
前記調節可能な反力要素（２）が、制御特性マップに基づいて、反力を発生させるために設けられており、前記アクチュエータ（１０）が、特性マップに基づいて、前記操作レバー（１）を作動させるために設けられている、請求項５記載の操作装置。
【請求項７】
前記アクチュエータ（１０）が、電気的なサーボギヤモータである、請求項５又は６記載の操作装置。
【請求項８】
前記反力要素（２）及び／又は前記アクチュエータ（１０）が、振動を発生させるために設けられている、請求項５から７までのいずれか１項記載の操作装置。
【手続補正書】
【提出日】平成24年3月9日(2012.3.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のセルを有する多重レベル・セル・フラッシュ・メモリ・デバイスにデータを記憶するための方法であって、該多重レベル・セル・フラッシュ・メモリ・デバイスの個々のセルが複数のビットを記憶することができ、該複数のビットの各々が異なるページからのビットであり、該方法が、
複数の該ページを蓄積するステップと、
該複数のページを単一のブロックとして符号化するステップと、
該単一のブロックを該多重レベル・セル・フラッシュ・メモリ・デバイスに記憶するステップとを含む方法。
【請求項２】
請求項１に記載の方法において、
該複数のページを単一のブロックとして符号化するステップが、単一の符号及び単一の符号レート、複数の符号及び複数の符号レート、固有の符号及び固有の符号レートのうちの１つ又は複数を使用して該複数のページを符号化する方法。
【請求項３】
請求項１に記載の方法において、
該符号化された単一のブロックを複数のページに分割するステップをさらに含み、また、該記憶するステップが、該複数のページの各々を該多重レベル・セル・フラッシュ・メモリ・デバイスに記憶するステップを含む方法。
【請求項４】
複数のセルを有する多重レベル・セル・フラッシュ・メモリ・デバイスにデータを記憶するための方法であって、該多重レベル・セル・フラッシュ・メモリ・デバイスの個々のセルが複数のビットを記憶することができ、該複数のビットの各々が異なるページからのビットであり、該方法が、
該多重レベル・セル・フラッシュ・メモリ・デバイスに書き込むべき現在のページのページ・タイプを決定するステップと、
該決定されたページ・タイプに関連する符号及び符号レートのうちの少なくとも１つを決定するステップと、
該決定された少なくとも１つの符号及び符号レートを使用して該現在のページを符号化するステップと、
該符号化された現在のページを該多重レベル・セル・フラッシュ・メモリ・デバイスに記憶するステップとを含む方法。
【請求項５】
複数のセルを有する多重レベル・セル・フラッシュ・メモリ・デバイスにデータを記憶するための方法であって、該多重レベル・セル・フラッシュ・メモリ・デバイスの個々のセルが複数のビットを記憶することができ、該複数のビットの各々が異なるページからのビットであり、該方法が、
該多重レベル・セル・フラッシュ・メモリ・デバイスに書き込むべき現在のページのページ・タイプを決定するステップと、
該決定されたページ・タイプに関連するページ当たりのセクタの数を決定するステップと、
該決定されたセクタの数を蓄積するステップと、
該蓄積されたセクタを符号化するステップと、
該蓄積されたセクタを該多重レベル・セル・フラッシュ・メモリ・デバイスに記憶するステップとを含む方法。
【請求項６】
請求項５に記載の方法において、
ページ当たりの該セクタの数が非整数個であり、少なくとも１つのセクタが複数のページにまたがる方法。
【請求項７】
それぞれ複数の物理ページ及び複数のセルを備えた複数の語線を有する多重レベル・セル・フラッシュ・メモリ・デバイスにデータを記憶するための方法であって、該多重レベル・セル・フラッシュ・メモリ・デバイスの個々のセルが複数のビットを記憶することができ、該複数のビットの各々が異なる論理ページからのビットであり、該論理ページの各々がユーザ・データの複数のセクタを備え、該方法が、
第１のセットの論理ページを記憶するステップであって、該第１のセットの論理ページ内の個々の論理ページの符号化サイズが該複数の物理ページのサイズより小さいステップと、
第２のセットの論理ページを記憶するステップであって、該第２のセットの論理ページ内の個々の論理ページの符号化サイズが該複数の物理ページのサイズより大きく、かつ、該第２のセットの論理ページの少なくとも一部がスピルオーバ領域に記憶されるステップとを含む方法。
【請求項８】
多重レベル・セル・フラッシュ・メモリ・デバイスであって、
複数のセルであって、該多重レベル・セル・フラッシュ・メモリ・デバイスの個々のセルが複数のビットを記憶することができ、該複数のビットの各々が異なるページからのビットである複数のセルと、
それぞれ複数の該ページを備えた複数の語線であって、該複数のページの各々が、該複数のページの各々の非符号化長が実質的に同様の長さになり、また、該複数のページの各々の符号化長が異なるように関連する符号レートを有する複数の語線とを備えた多重レベル・セル・フラッシュ・メモリ・デバイス。
【請求項９】
多重レベル・セル・フラッシュ・メモリ・デバイスであって、
複数のセルであって、該多重レベル・セル・フラッシュ・メモリ・デバイスの個々のセルが複数のビットを記憶することができ、該複数のビットの各々が異なるページからのビットである複数のセルと、
それぞれ複数の該ページを備えた複数の語線であって、該複数のページの各々が、該複数のページの各々の非符号化長が異なり、また、該複数のページの各々の符号化長が実質的に同様の長さになるように関連する符号レートを有する複数の語線とを備えた多重レベル・セル・フラッシュ・メモリ・デバイス。
【請求項１０】
多重レベル・セル・フラッシュ・メモリ・デバイスであって、
複数のセルであって、該多重レベル・セル・フラッシュ・メモリ・デバイスの個々のセルが複数のビットを記憶することができ、該複数のビットの各々が異なるページからのビットである複数のセルと、
それぞれ複数の該ページを備えた複数の語線であって、少なくとも１つのセクタが該複数のページにまたがっている複数の語線とを備えた多重レベル・セル・フラッシュ・メモリ・デバイス。
【手続補正書】
【提出日】平成24年2月21日(2012.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
キーワード表現言語を実行してキーワード表現言語シンタックスを検索クエリ及び広告と一致させる方法を実行するコンピューター命令が記憶されている１又は複数のコンピューター可読記憶媒体であって、前記方法は、
前記キーワード表現言語を実装してシンタックスを用い１組のキーワードを生成するステップと、
１又は複数の文字を１又は複数の記号と共に受け取り前記キーワード表現言語におけるインスタンスを表現するステップであって、前記１又は複数の文字と前記１又は複数の記号との組合せ、又は、前記１又は複数の文字と前記１又は複数の記号との組合せの部分集合は前記インスタンスによって表されるシンタックスであり、前記キーワード表現言語における前記インスタンスは１組のキーワードの１又は複数の順列（並び替え、permutations）を定義する、ステップと、
前記インスタンスを１又は複数の広告と関連付けるステップであって、前記１組のキーワードの前記１又は複数の順列は前記１又は複数の広告とも関連付けられている、ステップと、
前記インスタンスをデーターベースに記憶するステップと、
前記キーワード表現言語を１組のトークンと共に実行するステップであって、トークンは関係するキーワードのグループを表す、ステップと、
を含むコンピューター可読記憶媒体。
【請求項２】
請求項１記載の媒体において、前記１又は複数の文字を前記１又は複数の記号と共に受け取る前記ステップは、前記１又は複数の文字を前記１又は複数の記号と共に広告主又はユーザーから受け取るステップを含む、媒体。
【請求項３】
請求項２記載の媒体であって、前記方法は、
前記インスタンスの１又は複数の順列から１組のキーワードを生成するステップと、
前記１組のキーワードを前記１又は複数の広告と関連付けるステップと、
を更に含む、媒体。
【請求項４】
請求項３記載の媒体であって、前記方法は、
検索クエリと前記インスタンスとの間に一致が生じるとき又は前記検索クエリと前記１組のキーワードの中の１つとの間に一致が生じるときに、前記１又は複数の広告をユーザーの計算機に提供するステップを更に含む、媒体。
【請求項５】
請求項４記載の媒体であって、前記方法は、
前記ユーザーによって操作される前記計算機から前記検索クエリを受け取るステップと、
前記クエリを前記１組のキーワードの中の前記１つと一致させるステップと、
前記一致に基づいて、前記１又は複数の広告の中の１つを前記計算機に提供するステップであって、前記１又は複数の広告の中の前記１つはユーザーに向けて表示される、ステップと、
を更に含む、媒体。
【請求項６】
請求項１記載の媒体であって、前記方法は、
１又は複数の単語を前記１又は複数の文字及び前記１又は複数の記号と共に受け取り前記インスタンスを表すステップを更に含む、媒体。
【請求項７】
請求項６記載の媒体において、前記キーワード表現言語は通常の表現言語の部分集合である、媒体。
【請求項８】
請求項７記載の媒体において、前記キーワード表現言語はパターンとして表現されたキーワードを含む、媒体。
【請求項９】
請求項６記載の媒体において、前記関係キーワードのグループはユーザーに関する態様から導かれる、媒体。
【手続補正書】
【提出日】平成24年3月19日(2012.3.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルと、該複数の不揮発性メモリセルの中の選択されたメモリセルを読み出すための所定の基準電流を供給する基準セルとを有するメモリにおける前記基準セルのトリミング方法であって、
前記基準セルの閾電圧を所定の電圧とするよう前記基準セルにバイアスをかける段階と、
前記基準セルに前記閾電圧について前記所定の基準電流を供給させる基準セルバイアス電圧を決定する段階と、
前記複数の不揮発性メモリセルの読み出し動作中に前記基準セルバイアス電圧を前記基準セルに与える段階と
を有し、
前記基準セルにバイアスをかける段階は、所定のバイアス条件の組により前記基準セルの制御ゲート、ソース端子、ドレイン端子及び基板端子にバイアスをかける段階を更に有し、前記基準セルは、前記所定のバイアス条件の組の下で所定の動作時間後にもはや有意に変化しない電荷の漸近状態へ向かって、電荷を得又は失う、基準セルのトリミング方法。
【請求項２】
前記基準セルにバイアスをかける段階は、前記制御ゲート、前記ソース端子及び前記基板端子を接地に結合しながら前記ドレイン端子に電圧を与える段階を更に有する、請求項１に記載の基準セルのトリミング方法。
【請求項３】
前記基準セルバイアス電圧を与える段階は、前記基準セルバイアス電圧と異なるメモリセルバイアス電圧を与える段階を更に有する、請求項１に記載の基準セルのトリミング方法。
【請求項４】
行及び列で編成され、ワードライン及びビットラインに結合されている複数の不揮発性メモリセルを有し、メモリセルの行はワードライン及び該ワードラインに結合されているメモリセルの全てを有し、メモリセルの列はビットライン及び該ビットラインに結合されているメモリセルの全てを有する、メモリアレイと、
読み出し動作のために前記複数の不揮発性メモリセルの中から１つの不揮発性メモリセルを選択し、そのように選択された１つの不揮発性メモリセルは対応するビットライン上で読み出し電流を供給する、アドレスデコーダと、
所定の基準電流を供給する基準セルと、
前記読み出し電流と前記所定の基準電流とを受け取って、これに応じて、前記選択された１つの不揮発性メモリセルに記憶されている論理状態のデータビット表現を提供するコンパレータと、
ワードライン電圧を前記メモリアレイに供給するアレイワードライン電圧発生器と、
可変制御ゲート電圧を前記基準セルの制御ゲートに供給し、前記可変制御ゲート電圧は前記アレイワードライン電圧発生器からの前記ワードライン電圧と無関係に供給される、基準セル制御ゲート電圧発生器と
を有する集積回路メモリ。
【請求項５】
前記可変制御ゲート電圧は、レジスタファイルに格納されている基準セル設定ビットに応じて設定され、前記所定の基準電流は、前記可変制御ゲート電圧に応じて設定される、請求項４に記載の集積回路メモリ。
【手続補正書】
【提出日】平成24年3月27日(2012.3.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
並行して感知される不揮発性メモリセルのグループの中のメモリセルの伝導電流を感知してその結果をデータバスに提供する感知回路であって、
ノードと、
前記ノードを初期電圧に充電するために、前記ノードに結合されたプリチャージ回路と、
前記ノードに結合されて前記メモリセルに接続可能な中間回路であって、これにより前記プリチャージ回路からの電流が前記メモリセルに供給され得る中間回路と、
前記ノードにおける放電の速度によって前記伝導電流の判定を行うために前記ノードに結合された比較回路と、
前記判定の結果を保持するために前記比較回路に結合されたデータラッチと、
前記データラッチに、その中にラッチされている結果を前記ノードから独立して前記データバスに供給するために、結合された転送ゲートと、を備え、
前記プリチャージ回路を、ラッチされた結果が前記データバスに供給されるのと同時に充電することができる感知回路。
【請求項２】
請求項１記載の感知回路において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記中間回路は、前記関連するビット線に結合される感知回路。
【請求項３】
請求項１記載の感知回路において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である感知回路。
【請求項４】
請求項３記載の感知回路において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである感知回路。
【請求項５】
請求項１記載の感知回路において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する感知回路。
【請求項６】
請求項５記載の感知回路において、
前記電荷蓄積素子は、フローティングゲートである感知回路。
【請求項７】
請求項１記載の感知回路において、
前記電荷蓄積素子は、誘電体層である感知回路。
【請求項８】
請求項１記載の感知回路において、
前記不揮発性メモリセルは、メモリカードにおいて具体化される感知回路。
【請求項９】
請求項１記載の感知回路において、
前記比較回路は、前記伝導電流を基準値と比較することによって判定を行う感知回路。
【請求項１０】
並行して感知される不揮発性メモリセルのグループの中のメモリセルの伝導電流を感知してその結果をデータバスに提供する感知回路であって、
ノードと、
前記ノードを初期電圧に充電するために、前記ノードに結合されたプリチャージ回路と、
前記ノードに結合されて前記メモリセルに接続可能な中間回路であって、これにより前記プリチャージ回路からの電流が前記メモリセルに供給され得る中間回路と、
前記ノードにおける放電の速度によって前記伝導電流の判定を行うために前記ノードに結合された比較回路と、
前記判定の結果を保持するために前記比較回路に結合されたデータラッチと、
前記データラッチに、その中にラッチされている結果を前記ノードから独立して前記データバスに供給するために、結合された転送ゲートと、を備え、
前記データラッチにラッチされた結果は、前記中間回路におけるスイッチングレベルから独立して前記データバスに供給される感知回路。
【請求項１１】
並行して感知される不揮発性メモリセルのグループの中の第１のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して１つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第１の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第１のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第１のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果をデータバスに出力するステップと、
前記ラッチするステップの後で前記出力するステップを完了する前に、前記ノードを第２の感知操作のためにプリチャージするステップと、
を含む方法。
【請求項１２】
請求項１１記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、前記放電させるステップの前に前記メモリセルのうちの第１のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。
【請求項１３】
請求項１１記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である方法。
【請求項１４】
請求項１３記載の方法において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである方法。
【請求項１５】
請求項１１記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。
【請求項１６】
請求項１５記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。
【請求項１７】
請求項１５記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。
【請求項１８】
請求項１１記載の方法において、
前記測定するステップは、伝導電流を基準値と比較することを含む方法。
【請求項１９】
請求項１１記載の方法において、
前記出力するステップは、前記中間回路におけるスイッチングレベルから独立して前記データバスに供給される方法。
【請求項２０】
並行して感知される不揮発性メモリセルのグループの中の第１のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して１つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第１の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第１のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第１のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果を前記ノードおよび前記中間回路から独立する経路によってデータバスに出力するステップと、
を含む方法。
【請求項２１】
請求項２０記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、前記放電させるステップの前に前記メモリセルのうちの第１のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。
【請求項２２】
請求項２０記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である方法。
【請求項２３】
請求項２２記載の方法において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである方法。
【請求項２４】
請求項２０記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。
【請求項２５】
請求項２４記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。
【請求項２６】
請求項２４記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。
【請求項２７】
請求項２０記載の方法において、
前記測定するステップは、前記伝導電流を基準値と比較することを含む方法。