【手続補正書】
【提出日】平成15年9月9日(2003.9.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に形成され、外部端子に対し順方向バイアス接続された少なくとも１つの第１のＭＯＳトランジスタと、前記外部端子に対し各々が並列に逆方向バイアス接続された複数の第２のＭＯＳトランジスタとを含む入出力保護回路部を有する半導体装置であって、
前記複数の第２のＭＯＳトランジスタによるＥＳＤ（静電気放電）耐性が前記少なくとも１つの第１のＭＯＳトランジスタによるＥＳＤ耐性と同程度以上得られるように、前記複数の第２のＭＯＳトランジスタそれぞれのドレイン抵抗の抵抗値を設定したことを特徴とする、
半導体装置。
【請求項２】
前記外部端子から得られる信号に基づき信号処理を行う内部回路部をさらに有し、
前記内部回路部は前記複数の第２のＭＯＳトランジスタと同一導電型の内部回路用ＭＯＳトランジスタを含み、該内部回路用ＭＯＳトランジスタは前記複数の第２のＭＯＳトランジスタそれぞれのドレイン抵抗よりも小さい抵抗値のドレイン抵抗を有する、
請求項１記載の半導体装置。
【請求項３】
前記複数の第２のＭＯＳトランジスタドレイン領域上に複数の第１のシリサイド層がそれぞれ設けられ、前記内部回路用ＭＯＳトランジスタのドレイン領域上に第２のシリサイド層が設けられ、
前記複数の第１のシリサイド層の膜厚を第２のシリサイド層の膜厚よりも薄くしたことを特徴とする、
請求項２記載の半導体装置。
【請求項４】
前記少なくとも１つの第１のＭＯＳトランジスタ及び前記複数の第２のＭＯＳトランジスタの導電型式はＮ型である、
請求項１ないし請求項３のうちいずれか１項に記載の半導体装置。
【請求項５】
前記複数の第２のＮＭＯＳトランジスタそれぞれのドレイン抵抗の抵抗値は、チャネル幅１μｍ当たりの抵抗値が３０Ω以上に設定される、
請求項４記載の半導体装置。
【請求項６】
ＳＯＩ基板上に形成され、外部端子に対して入出力保護用ＭＯＳトランジスタを接続して構成される入出力保護回路部と内部回路用ＭＯＳトランジスタを用いて構成され、内部で所定の信号処理を行う内部回路部とを有する半導体装置であって、
前記入出力保護用ＭＯＳトランジスタのドレイン領域は上部にシリサイド層が形成されない第１の領域と上部にシリサイド層が形成される第２の領域とを有し、
前記内部回路用ＭＯＳトランジスタのドレイン領域は上部にシリサイド層が形成される第３の領域を有し、
前記第１の領域の不純物濃度を前記第３の領域の不純物濃度よりも高くしたことを特徴とする、
半導体装置。
【請求項７】
前記第２の領域の不純物濃度は前記第１の領域の不純物濃度よりも低いことを特徴とする、
請求項６記載の半導体装置。
【請求項８】
ＳＯＩ基板上に形成され、外部端子に対して入出力保護用ＰＭＯＳトランジスタと入出力保護用ＮＭＯＳトランジスタを接続して構成される入出力保護回路部を有する半導体装置であって、
前記入出力保護用ＰＭＯＳトランジスタのチャネル長を前記入出力保護用ＮＭＯＳトランジスタのチャネル長よりも短くしたことを特徴とする、
半導体装置。
【請求項９】
ＳＯＩ基板上に形成され、外部端子に対して入出力保護用ＰＭＯＳトランジスタを接続して構成される入出力保護回路部を有する半導体装置であって、
前記入出力保護用ＰＭＯＳトランジスタのＥＳＤ耐性が向上するようにチャネル領域に関する特性を集積度を損ねることなく設定し、
内部回路用ＰＭＯＳトランジスタを用いて構成され、内部で信号処理を行う内部回路部をさらに備え、
前記入出力保護用ＰＭＯＳトランジスタのドレイン領域におけるチャネル領域隣接部分の不純物濃度を前記内部回路用ＰＭＯＳトランジスタのドレイン領域におけるチャネル領域隣接部分の不純物濃度より大きくしたことを特徴とする、
半導体装置。
【請求項１０】
内部回路用ＰＭＯＳトランジスタを用いて構成され、内部で信号処理を行う内部回路部をさらに備え、
前記入出力保護用ＰＭＯＳトランジスタのチャネル長を前記内部回路用ＰＭＯＳトランジスタのチャネル長よりも短くしたことを特徴とする、
請求項８記載の半導体装置。
【請求項１１】
ＳＯＩ基板上に形成され、外部端子に対応した入出力保護回路部を有する半導体装置であって、
電源に共通に接続される電源線と、
接地レベルに共通に接続される接地線とを備え、
前記入出力保護回路部は、前記外部端子に対しＮＭＯＳトランジスタのみを接続して構成し、前記ＮＭＯＳトランジスタは前記外部端子と前記電源線との間に接続され、ゲート電極が接地された第１のＮＭＯＳトランジスタと、
前記外部端子と前記接地線との間に接続され、ゲート電極が接地された第２のＮＭＯＳトランジスタとを備えたことを特徴とする、
半導体装置。
【請求項１２】
ＳＯＩ基板上に形成され、外部端子に対応した入出力保護回路部を有する半導体装置であって、
電源に共通に接続される電源線と、
接地レベルに共通に接続される接地線とを備え、
前記入出力保護回路部は、前記電源線と前記接地線との間にダイオード接続されるように設けられたＮＭＯＳトランジスタと、
前記電源線と前記接地線とのうち少なくとも一方の線と前記外部端子との間に設けられた入出力保護用ＭＯＳトランジスタと、
を備える半導体装置。
【請求項１３】
前記入出力保護回路部の前記電源線，前記接地線間にキャパシタをさらに設けたことを特徴とする、
請求項１２記載の半導体装置。
【請求項１４】
前記入出力保護回路部はＮＭＯＳトランジスタのみを接続して構成され、
前記ＮＭＯＳトランジスタは第１のＮＭＯＳトランジスタを含み、
前記入出力保護用のＭＯＳトランジスタは第２のＮＭＯＳトランジスタを含む、
請求項１２記載の半導体装置。
【請求項１５】
ＳＯＩ基板上に形成され、サージ電圧印加時に、外部端子に対し順方向バイアス接続された第１のＭＯＳトランジスタと、前記外部端子に対し逆方向バイアス接続された第２のＭＯＳトランジスタとを含む入出力保護回路部と、
前記外部端子から得られる信号に基づき信号処理を行う内部回路部とを備え、
前記内部回路部は、前記第２のＭＯＳトランジスタと同一導電型の内部回路用ＭＯＳトランジスタを含み、該内部回路用ＭＯＳトランジスタは、前記第２のＭＯＳトランジスタのドレイン抵抗よりも小さい抵抗値のドレイン抵抗を有する、
半導体装置。
【請求項１６】
前記第２のＭＯＳトランジスタのドレイン領域上に第１のシリサイド層が設けられ、前記内部回路用ＭＯＳトランジスタのドレイン領域上に第２のシリサイド層が設けられ、
前記第１のシリサイド層の膜厚を第２のシリサイド層の膜厚よりも薄くしたことを特徴とする、
請求項１５記載の半導体装置。
【請求項１７】
前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタはいずれもＮ型であることを特徴とする、
請求項１６記載の半導体装置。
【請求項１８】
前記第２のＭＯＳトランジスタのドレイン抵抗の抵抗値は、チャネル幅１μｍ当たりの抵抗が３０Ω以上に設定される、
請求項１７記載の半導体装置。
【請求項１９】
ＳＯＩ基板上に形成され、外部端子に接続された入出力保護用ＰＭＯＳトランジスタを備えた入出力保護回路部を有する半導体装置において、
前記入出力保護用ＰＭＯＳトランジスタのチャネル長は、入出力保護用ＮＭＯＳトランジスタのチャネル長よりも短いことを特徴とする、
半導体装置。
【請求項２０】
ＳＯＩ基板上に形成され、外部端子に接続された入出力保護用ＰＭＯＳトランジスタを有する入出力保護回路部と、
内部回路用ＰＭＯＳトランジスタを有し、内部で信号処理を行う内部回路部とを備えた半導体装置において、
前記入出力保護用ＰＭＯＳトランジスタのドレイン領域におけるチャネル領域隣接部分の不純物濃度を前記内部回路用ＰＭＯＳトランジスタのドレイン領域におけるチャネル領域隣接部分の不純物濃度より大きくしたことを特徴とする、
半導体装置。
【請求項２１】
ＳＯＩ基板上に形成され、外部端子に接続された入出力保護用ＰＭＯＳトランジスタと入出力保護用ＮＭＯＳトランジスタとを有する入出力保護回路部と、
内部回路用ＰＭＯＳトランジスタを有し、内部で信号処理を行う内部回路部とを備えた半導体装置において、
前記入出力保護用ＰＭＯＳトランジスタのチャネル長を前記内部回路用ＰＭＯＳトランジスタのチャネル長よりも短くしたことを特徴とする、
半導体装置。
【請求項２２】
ＳＯＩ基板上に形成され、外部端子から得られる信号に基づき信号処理を行う内部回路部と、
前記外部端子と、前記内部回路部との間に接続された第１のＭＯＳトランジスタを含む入出力保護回路部とを備え、
逆方向バイアス接続時の前記第１のＭＯＳトランジスタのサージ耐圧と、順方向バイアス接続時の前記第１のＭＯＳトランジスタのサージ耐圧とが同程度になるように、前記第１のＭＯＳトランジスタのドレイン抵抗が設定されていることを特徴とする、
半導体装置。
【請求項２３】
前記入出力保護回路部は、前記第１のＭＯＳトランジスタと同一導電型の第２のＭＯＳトランジスタをさらに備え、
前記第２のＭＯＳトランジスタは、前記外部端子に対し、前記第１のＭＯＳトランジスタと逆方向にバイアス接続されることを特徴とする、
請求項２２記載の半導体装置。
【請求項２４】
前記入出力保護回路部は、前記第１のＭＯＳトランジスタと逆導電型の第２のＭＯＳトランジスタをさらに備え、
前記第２のＭＯＳトランジスタは、前記外部端子に対し、前記第１のＭＯＳトランジスタと逆方向にバイアス接続されることを特徴とする、
請求項２２記載の半導体装置。
【請求項２５】
前記第１のＭＯＳトランジスタのドレイン抵抗の抵抗値は、
チャネル幅１μｍ当たりの抵抗が３０Ω以上に設定される、
請求項２２記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
この発明に係る請求項８記載の半導体装置は、ＳＯＩ基板上に形成され、外部端子に対して入出力保護用ＰＭＯＳトランジスタと入出力保護用ＮＭＯＳトランジスタを接続して構成される入出力保護回路部を有しており、前記入出力保護用ＰＭＯＳトランジスタのチャネル長を前記入出力保護用ＮＭＯＳトランジスタのチャネル長よりも短くしている。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
この発明に係る請求項９記載の半導体装置は、ＳＯＩ基板上に形成され、外部端子に対して入出力保護用ＰＭＯＳトランジスタを接続して構成される入出力保護回路部を有しており、  前記入出力保護用ＰＭＯＳトランジスタのＥＳＤ耐性が向上するようにチャネル領域に関する特性を集積度を損ねることなく設定し、内部回路用ＰＭＯＳトランジスタを用いて構成され、内部で信号処理を行う内部回路部をさらに備え、前記入出力保護用ＰＭＯＳトランジスタのドレイン領域におけるチャネル領域隣接部分の不純物濃度を前記内部回路用ＰＭＯＳトランジスタのドレイン領域におけるチャネル領域隣接部分の不純物濃度より大きくしている。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
また、請求項１０記載の半導体装置は、内部回路用ＰＭＯＳトランジスタを用いて構成され、内部で信号処理を行う内部回路部をさらに備え、前記入出力保護用ＰＭＯＳトランジスタのチャネル長を前記内部回路用ＰＭＯＳトランジスタのチャネル長よりも短くしている。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
この発明に係る請求項１１記載の半導体装置は、ＳＯＩ基板上に形成され、外部端子に対応した入出力保護回路部を有しており、電源に共通に接続される電源線と、接地レベルに共通に接続される接地線とを有し、前記入出力保護回路部は、前記外部端子に対しＮＭＯＳトランジスタのみを接続して構成し、前記ＮＭＯＳトランジスタは前記外部端子と前記電源線との間に接続され、ゲート電極が接地された第１のＮＭＯＳトランジスタと、前記外部端子と前記接地線との間に接続され、ゲート電極が接地された第２のＮＭＯＳトランジスタとを備えている。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
この発明に係る請求項１２記載の半導体装置は、ＳＯＩ基板上に形成され、外部端子に対応した入出力保護回路部を有しており、電源に共通に接続される電源線と、接地レベルに共通に接続される接地線とを備え、前記入出力保護回路部は、前記電源線と前記接地線との間にダイオード接続されるように設けられたＮＭＯＳトランジスタと、前記電源線と前記接地線とのうち少なくとも一方の線と前記外部端子との間に設けられた入出力保護用ＭＯＳトランジスタとを備えている。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
また、請求項１３記載の半導体装置は、前記入出力保護回路部の前記電源線，前記接地線間にキャパシタをさらに設けている。
また、請求項１４記載の半導体装置において、前記入出力保護回路部はＮＭＯＳトランジスタのみを接続して構成され、前記ＮＭＯＳトランジスタは第１のＮＭＯＳトランジスタを含み、前記入出力保護用のＭＯＳトランジスタは第２のＮＭＯＳトランジスタを含んでいる。
この発明に係る請求項１５記載の半導体装置は、ＳＯＩ基板上に形成され、サージ電圧印加時に、外部端子に対し順方向バイアス接続された第１のＭＯＳトランジスタと、前記外部端子に対し逆方向バイアス接続された第２のＭＯＳトランジスタとを含む入出力保護回路部と、前記外部端子から得られる信号に基づき信号処理を行う内部回路部とを備え、前記内部回路部は、前記第２のＭＯＳトランジスタと同一導電型の内部回路用ＭＯＳトランジスタを含み、該内部回路用ＭＯＳトランジスタは、前記第２のＭＯＳトランジスタのドレイン抵抗よりも小さい抵抗値のドレイン抵抗を有している。
また、請求項１６記載の半導体装置において、前記第２のＭＯＳトランジスタのドレイン領域上に第１のシリサイド層が設けられ、前記内部回路用ＭＯＳトランジスタのドレイン領域上に第２のシリサイド層が設けられ、前記第１のシリサイド層の膜厚を第２のシリサイド層の膜厚よりも薄くしている。
また、請求項１７記載の半導体装置において、前記第１のＭＯＳトランジスタ及び前記第２のＭＯＳトランジスタはいずれもＮ型である。
また、請求項１８記載の半導体装置において、前記第２のＭＯＳトランジスタのドレイン抵抗の抵抗値は、チャネル幅１μｍ当たりの抵抗が３０Ω以上に設定される。
この発明に係る請求項１９記載の半導体装置は、ＳＯＩ基板上に形成され、外部端子に接続された入出力保護用ＰＭＯＳトランジスタを備えた入出力保護回路部を有しており、前記入出力保護用ＰＭＯＳトランジスタのチャネル長は、入出力保護用ＮＭＯＳトランジスタのチャネル長よりも短い。
この発明に係る請求項２０記載の半導体装置は、ＳＯＩ基板上に形成され、外部端子に接続された入出力保護用ＰＭＯＳトランジスタを有する入出力保護回路部と、内部回路用ＰＭＯＳトランジスタを有し、内部で信号処理を行う内部回路部とを備えており、前記入出力保護用ＰＭＯＳトランジスタのドレイン領域におけるチャネル領域隣接部分の不純物濃度を前記内部回路用ＰＭＯＳトランジスタのドレイン領域におけるチャネル領域隣接部分の不純物濃度より大きくしている。
この発明に係る請求項２１記載の半導体装置は、ＳＯＩ基板上に形成され、外部端子に接続された入出力保護用ＰＭＯＳトランジスタと入出力保護用ＮＭＯＳトランジスタとを有する入出力保護回路部と、内部回路用ＰＭＯＳトランジスタを有し、内部で信号処理を行う内部回路部とを備えており、前記入出力保護用ＰＭＯＳトランジスタのチャネル長を前記内部回路用ＰＭＯＳトランジスタのチャネル長よりも短くしている。
この発明に係る請求項２２記載の半導体装置は、ＳＯＩ基板上に形成され、外部端子から得られる信号に基づき信号処理を行う内部回路部と、前記外部端子と、前記内部回路部との間に接続された第１のＭＯＳトランジスタを含む入出力保護回路部とを備え、逆方向バイアス接続時の前記第１のＭＯＳトランジスタのサージ耐圧と、順方向バイアス接続時の前記第１のＭＯＳトランジスタのサージ耐圧とが同程度になるように、前記第１のＭＯＳトランジスタのドレイン抵抗が設定されている。
また、請求項２３記載の半導体装置おいて、前記入出力保護回路部は、前記第１のＭＯＳトランジスタと同一導電型の第２のＭＯＳトランジスタをさらに備え、前記第２のＭＯＳトランジスタは、前記外部端子に対し、前記第１のＭＯＳトランジスタと逆方向にバイアス接続される。
また、請求項２４記載の半導体装置にいおいて、前記入出力保護回路部は、前記第１のＭＯＳトランジスタと逆導電型の第２のＭＯＳトランジスタをさらに備え、前記第２のＭＯＳトランジスタは、前記外部端子に対し、前記第１のＭＯＳトランジスタと逆方向にバイアス接続される。
また、請求項２５記載の半導体装置おいて、前記第１のＭＯＳトランジスタのドレイン抵抗の抵抗値は、チャネル幅１μｍ当たりの抵抗が３０Ω以上に設定される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
図１０において、ゲート電極５の側壁にサイドウォール１１が形成され、ゲート電極５及びサイドウォール１１を覆うとともにサイドウォール１１に隣接してシリサイドプロテクト層１４が形成され、シリサイドプロテクト層１４に隣接してシリサイド層１３が形成される。ゲート電極５（ゲート酸化膜４）下、サイドウォール１１下、シリサイドプロテクト層１４の直下及びシリサイド層１２（１３）下にそれぞれｐ-型のチャネル領域８、ｎ-型のドレイン領域６Ｂ（ソース領域７Ｂ）、ｎ++型のドレイン領域６Ｃ（ソース領域７Ｃ）及びｎ++型のドレイン領域６Ａ（ソース領域７Ａ）が形成される。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
＜第１の態様＞
図１２は実施の形態３の第１の態様を示す平面図である。図１２に示すように、ＮＭＯＳトランジスタと同程度のＥＳＤ耐性までＰＭＯＳトランジスタのＥＳＤ耐性が向上するように、ＰＭＯＳトランジスタのチャネル長ＬＰをＮＭＯＳトランジスタのチャネル長ＬＮより短くして、ＰＭＯＳトランジスタの放電能力を向上させる（保持電圧，降伏誘起電圧を下げる）とともに、形成面積の縮小化を図ることができる。なお、図１２において、５Ｐ，６Ｐ及び７ＰはＰＭＯＳトランジスタのゲート、ドレイン領域及びソース領域であり、５Ｎ，６Ｎ及び７ＮはＮＭＯＳトランジスタのゲート、ドレイン領域及びソース領域である。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正の内容】
【０１１３】
請求項８記載の半導体装置において、入出力保護用ＰＭＯＳトランジスタのチャネル長を入出力保護用ＮＭＯＳトランジスタのチャネル長より短くすることより、降伏誘起電圧を低下させてＥＳＤ耐性を向上の集積度を損ねることなく図ることができる。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１１４
【補正方法】変更
【補正の内容】
【０１１４】
請求項９記載の半導体装置において、入出力保護用ＰＭＯＳトランジスタのドレイン領域におけるチャネル領域隣接部分の不純物濃度を内部回路用ＰＭＯＳトランジスタのドレイン領域におけるチャネル領域隣接部分の不純物濃度より大きくすることにより、降伏誘起電圧を低下させてＥＳＤ耐性の向上を集積度を損ねることなく図っている。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正の内容】
【０１１５】
請求項１０記載の半導体装置において、入出力保護用ＰＭＯＳトランジスタのチャネル長を内部回路用ＰＭＯＳトランジスタのチャネル長よりも短くすることにより、降伏誘起電圧を低下させてＥＳＤ耐性の向上を集積度を損ねることなく図っている。


【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
この発明おける請求項１１記載の半導体装置における入出力保護回路部は、外部端子に対しＮＭＯＳトランジスタのみを接続して構成している。ＮＭＯＳトランジスタはＰＭＯＳトランジスタに比べてＥＳＤ耐性に優れているため、ＥＳＤ耐性の優れた入出力保護回路を得ることができる。


【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正の内容】
【０１１７】
この発明おける請求項１２記載の半導体装置における入出力保護回路部は、電源線，接地線間にダイオード接続されるように設けたＮＭＯＳトランジスタと電源線と接地線とのうち少なくとも一方の線と外部端子との間に設けられた入出力保護用ＭＯＳトランジスタとを備えている。


【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正の内容】
【０１１９】
請求項１３記載の半導体装置は、入出力保護回路部の電源，接地レベル間にキャパシタをさらに設けため、サージ電圧を当該キャパシタに充電させることにより分散させることができる。