【手続補正書】
【提出日】平成26年6月24日(2014.6.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
その上部領域内に配置されたウェル領域１２Ｂを有する半導体基板１２と、
下から上に、半導体含有バッファ層１５及び非ドープ半導体含有チャネル層１６を含む半導体材料スタック１４であって、前記半導体材料スタックの前記半導体含有バッファ層は前記ウェル領域の上面上に直接配置され、半導体材料を含んでなる半導体材料スタック１４と、
前記非ドープ半導体含有チャネル層１６の上面上に直接配置され、下から上に、高ｋゲート誘電体層２０、仕事関数金属層２２、及びポリシリコン層２４を含む、ゲート材料スタック１８と、
を含む半導体構造体１００。
【請求項２】
前記ウェル領域はｎ型ドーパントを含み、かつ、５×１０１８原子／ｃｍ３又はそれより大きいドーパント濃度を有する、請求項１に記載の半導体構造体。
【請求項３】
前記半導体含有バッファ層は非ドープＳｉを含み、前記非ドープ半導体含有チャネル層はＳｉＧｅ合金を含む、請求項２に記載の半導体構造体。
【請求項４】
前記仕事関数金属層は、シリコン価電子帯端金属を含むｐＦＥＴ仕事関数金属層である、請求項３に記載の半導体構造体。
【請求項５】
前記シリコン価電子帯端金属は、Ｐｔ、Ｒｈ、Ｉｒ、Ｒｕ、Ｃｕ、Ｏｓ、Ｂｅ、Ｃｏ、Ｐｄ、Ｔｅ、Ｃｒ、Ｎｉ、ＴｉＮ、又はこれらの合金を含む、請求項４に記載の半導体構造体。
【請求項６】
前記ウェル領域はｐ型ドーパントを含み、かつ、５×１０１８原子／ｃｍ３又はそれより大きいドーパント濃度を有する、請求項１に記載の半導体構造体。
【請求項７】
前記半導体含有バッファ層は非ドープ又はｐ型ドープＳｉＣを含み、前記非ドープ半導体含有チャネル層はＳｉを含む、請求項６に記載の半導体構造体。
【請求項８】
前記仕事関数金属層は、シリコン伝導帯端金属を含むｎＦＥＴ仕事関数金属層である、請求項７に記載の半導体構造体。
【請求項９】
前記シリコン伝導帯端金属は、Ｈｆ、Ｔｉ、Ｚｒ、Ｃｄ、Ｌａ、Ｔｌ、Ｙｂ、Ａｌ、Ｃｅ、Ｅｕ、Ｌｉ、Ｐｂ、Ｔｂ、Ｎｉ、Ｉｎ、Ｌｕ、Ｓｍ、Ｖ、Ｚｒ、Ｇａ、Ｍｇ、Ｇｄ、ＴｉＡｌ、又はこれらの合金を含む、請求項８に記載の半導体構造体。
【請求項１０】
内部に配置された少なくとも１つのｐＦＥＴデバイス領域１０２及び少なくとも１つのｎＦＥＴデバイス領域１０４を有する半導体基板１２を含み、
前記少なくとも１つのｐＦＥＴデバイス領域は、前記半導体基板１２の上部領域内に配置されたｎウェル領域１０６と、下から上に、第１の非ドープ半導体含有バッファ層１２０及び第１の非ドープ半導体含有チャネル層１２２を含む第１の半導体材料スタックであって、第１の半導体材料スタックの前記第１の非ドープ半導体含有バッファ層は、半導体材料層を含み、前記ｎウェル領域１０６の上面上に直接配置される、第１の半導体材料スタック１１８と、前記第１の非ドープ半導体含有チャネル層の上面上に直接配置され、下から上に、第１の高ｋゲート誘電体層１１２、ｐＦＥＴ仕事関数金属層１１４及び第１のポリシリコン層１１６を含むｐＦＥＴゲート材料スタックとを含み、
前記少なくとも１つのｎＦＥＴデバイス領域１０４は、前記半導体基板１２の別の上部領域内に配置されたｐウェル領域１０６’と、下から上に、第２の半導体含有バッファ層１２０’及び第２の非ドープ半導体含有チャネル層１２２’を含む第２の半導体材料スタックであって、第２の半導体材料スタックの前記第２の半導体含有バッファ層は、前記ｐウェル領域の上面上に直接配置される、第２の半導体材料スタック１１８’と、前記第２の非ドープ半導体含有チャネル層の上面上に直接配置され、下から上に、第２の高ｋゲート誘電体層、ｎＦＥＴ仕事関数金属層及び第２のポリシリコン層を含むｎＦＥＴゲート材料スタックとを含む、半導体構造体１００。
【請求項１１】
前記ｎウェル領域はｎ型ドーパントを含み、かつ、５×１０１８原子／ｃｍ３又はそれより大きいドーパント濃度を有し、前記ｐウェル領域はｐ型ドーパントを含み、かつ、５×１０１８原子／ｃｍ３又はそれより大きいドーパント濃度を有する、請求項１０に記載の半導体構造体。
【請求項１２】
前記第１の非ドープ半導体含有バッファ層はＳｉを含み、前記第１の非ドープ半導体含有チャネル層はＳｉＧｅ合金を含む、請求項１０に記載の半導体構造体。
【請求項１３】
前記ｐＦＥＴ仕事関数金属層はシリコン価電子帯端金属を含む、請求項１０に記載の半導体構造体。
【請求項１４】
前記シリコン価電子帯端金属は、Ｐｔ、Ｒｈ、Ｉｒ、Ｒｕ、Ｃｕ、Ｏｓ、Ｂｅ、Ｃｏ、Ｐｄ、Ｔｅ、Ｃｒ、Ｎｉ、ＴｉＮ、又はこれらの合金を含む、請求項１３に記載の半導体構造体。
【請求項１５】
前記第２の半導体含有バッファ層は非ドープ又はｐ型ドープＳｉＣを含み、前記第２の非ドープ半導体含有チャネル層はＳｉを含む、請求項１０に記載の半導体構造体。
【請求項１６】
前記ｎＦＥＴ仕事関数金属層はシリコン伝導帯端金属を含む、請求項１０に記載の半導体構造体。
【請求項１７】
前記シリコン伝導帯端金属は、Ｈｆ、Ｔｉ、Ｚｒ、Ｃｄ、Ｌａ、Ｔｌ、Ｙｂ、Ａｌ、Ｃｅ、Ｅｕ、Ｌｉ、Ｐｂ、Ｔｂ、Ｎｉ、Ｉｎ、Ｌｕ、Ｓｍ、Ｖ、Ｚｒ、Ｇａ、Ｍｇ、Ｇｄ、ＴｉＡｌ、又はこれらの合金を含む、請求項１６に記載の半導体構造体。
【請求項１８】
半導体構造体１００を製造する方法であって、
その上部領域内に配置されたウェル領域１２Ｂを有する半導体基板１２を準備することと、
前記ウェル領域の上に半導体材料スタック１４を形成することであって、前記半導体材料スタックは、下から上に、半導体含有バッファ層１５及び非ドープ半導体含有チャネル層１６を含み、前記半導体材料スタックの前記半導体含有バッファ層１５は、半導体材料を含み、前記ウェル領域の上面上に直接配置される、形成することと、
前記非ドープ半導体含有チャネル層１６の上面上に直接ゲート材料スタック１８を形成することであって、前記ゲート材料スタックは、下から上に、高ｋゲート誘電体層２０、仕事関数金属層２２及びポリシリコン層２４を含む、形成することと、
を含む方法。
【請求項１９】
前記ウェル領域は、前記基板の前記上部領域内に５×１０１９原子／ｃｍ３を上回る濃度でｎ型ドーパントを導入することによって形成される、請求項１８に記載の方法。
【請求項２０】
前記半導体材料スタックを形成することは、非ドープＳｉ層を前記半導体含有バッファ層としてエピタキシャルに成長させることと、ＳｉＧｅ合金層を前記非ドープ半導体含有チャネル層としてエピタキシャルに成長させることとを含む、請求項１８に記載の方法。
【請求項２１】
前記ゲート材料スタックを形成することは、ｐＦＥＴ仕事関数金属層を前記仕事関数金属層として選択し、堆積させることを含み、前記ｐＦＥＴ仕事関数金属層はシリコン価電子帯端金属である、請求項１８に記載の方法。
【請求項２２】
前記ウェル領域は、前記基板の前記上部領域内に５×１０１８原子／ｃｍ３を上回る濃度でｐ型ドーパントを導入することによって形成される、請求項１８に記載の方法。
【請求項２３】
前記半導体材料スタックを形成することは、非ドープ又はｐ型ドープＳｉＣ層を前記半導体含有バッファ層としてエピタキシャルに成長させることと、Ｓｉ層を前記非ドープ半導体含有チャネル層としてエピタキシャルに成長させることとを含む、請求項１８に記載の方法。
【請求項２４】
前記ゲート材料スタックを形成することは、ｎＦＥＴ仕事関数金属層を前記仕事関数金属層として選択し、堆積させることを含み、前記ｎＦＥＴ仕事関数金属層はシリコン伝導帯端金属である、請求項１８に記載の方法。
【請求項２５】
前記半導体基板の上部領域内に配置された別のウェル領域を準備することと、
前記別のウェル領域の上に別の半導体材料スタックを形成することであって、前記別の半導体材料スタックは、下から上に、別の半導体含有バッファ層及び別の非ドープ半導体含有チャネル層を含み、前記別の半導体材料スタックの前記別の半導体含有バッファ層は前記別のウェル領域の上面上に直接配置される、形成することと、
前記別の非ドープ半導体チャネル層の上面上に直接別のゲート材料スタックを形成することであって、前記別のゲート材料スタックは、下から上に、別の高ｋゲート誘電体層、別の仕事関数金属層及び別のポリシリコン層を含む、形成することと、
をさらに含む、請求項１９に記載の方法。