(57)【要約】【課題】　デューティサイクル補正回路を備える半導体メモリ装置及び半導体メモリ装置でクロック信号を補間する回路を提供する。【解決手段】　外部クロックを受信し、外部クロックのデューティサイクルを補正して出力するデューティサイクル補正回路を備え、デューティサイクル補正回路は、外部クロックを受信して外部クロックを反転させた外部クロックに同期させて出力する第１遅延同期ループと、反転された外部クロックを受信して反転された外部クロックを外部クロックに同期させて出力する第２遅延同期ループと、第１遅延同期ループの出力信号を反転して出力する反転回路と、反転回路の出力信号と第２遅延同期ループの出力信号とを補間して出力する補間回路と、外部クロックのクロック周波数情報に応答して補間回路を制御する制御回路を備え、補間回路は制御回路の出力信号に応答して制御されることを特徴とする半導体メモリ装置である。【選択図】　　　図５
2004103220.tif 000002
【特許請求の範囲】
【請求項１】
　外部クロックに同期して動作する半導体メモリ装置において、
　前記外部クロックを受信し、前記外部クロックのクロック周波数情報を感知して出力する周波数検出部と、
　前記クロック周波数情報に応答して前記外部クロックのデューティサイクルを補正するデューティサイクル補正回路と、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
　前記デューティサイクル補正回路は
　前記外部クロックを受信し、遅延させた前記外部クロックを、前記外部クロックを反転させた外部クロックに同期させて出力する第１遅延同期ループと、
　前記反転させた外部クロックを受信し、遅延させた前記反転させた外部クロックを、前記外部クロックに同期させて出力する第２遅延同期ループと、
　前記第１遅延同期ループの出力信号を反転させた信号と前記第２遅延同期ループの出力信号とを補間して出力する補間回路と、
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
　前記補間回路は、
　前記第１遅延同期ループの出力信号を反転させた信号を受信し、前記信号を反転して出力する第１反転回路と、
　前記第２遅延同期ループの出力信号を反転して出力する第２反転回路と、
　前記第１反転回路及び前記第２反転回路の出力端が相互接続されており、前記第１反転回路及び前記第２反転回路の出力を入力し、反転させて出力する第３反転回路と、
　前記第１反転回路ないし前記第３反転回路の入力端と接地電源との間に接続されている所定のキャパシタンスを有する多数のキャパシタと、を備え、
　前記多数のキャパシタのキャパシタンスは前記外部クロックのクロック周波数によって制御されることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
　前記外部クロックのクロック周波数が高周波数である場合には前記多数のキャパシタのキャパシタンスは小さく制御され、前記外部クロックのクロック周波数が低周波数である場合には前記多数のキャパシタのキャパシタンスは大きく制御されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
　前記周波数検出部は、
　前記外部クロックを受信し、前記外部クロックの周波数を検出する周波数検出回路と、
　前記周波数検出回路の出力信号を受信し、デジタル信号に変換して出力するアナログ−デジタル変換回路と、
　前記アナログ−デジタル変換回路の出力信号を受信し、前記アナログ−デジタル変換回路の出力信号を貯蔵するレジスタと、を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
　外部クロックに同期して動作する半導体メモリ装置において、
　前記半導体メモリ装置は前記外部クロックを受信し、前記外部クロックのデューティサイクルを補正して出力するデューティサイクル補正回路を備え、
　前記デューティサイクル補正回路は、
　前記外部クロックを受信して遅延させた前記外部クロックを、前記外部クロックを反転させた外部クロックに同期させて出力する第１遅延同期ループと、
　前記反転させた外部クロックを受信し、遅延させた前記反転された外部クロックを、前記外部クロックに同期させて出力する第２遅延同期ループと、
　前記第１遅延同期ループの出力信号を反転して出力する反転回路と、
　前記反転回路の出力信号と前記第２遅延同期ループの出力信号とを補間して出力する補間回路と、
　前記外部クロックのクロック周波数情報に応答して前記補間回路を制御する制御回路と、
を備えることを特徴とする半導体メモリ装置。
【請求項７】
　前記制御回路は、
　前記外部クロックの周波数を検出して前記クロック周波数情報を生成することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
　前記制御回路は、
　ＣＡＳレイテンシ値から前記クロック周波数情報を生成することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
　外部クロックに同期して動作する半導体メモリ装置において、
　前記外部クロックを受信し、遅延させた前記外部クロックを、前記外部クロックを反転させた外部クロックに同期させて出力する第１遅延同期ループと、
　前記反転させた外部クロックを受信し、遅延させた前記反転させた外部クロックを、前記外部クロックに同期させて出力する第２遅延同期ループと、
　前記第１遅延同期ループの出力信号を反転させた信号と前記第２遅延同期ループの出力信号とを補間して出力する補間回路を備え、
　前記補間回路はＣＡＳレイテンシによって制御されることを特徴とする半導体メモリ装置。
【請求項１０】
　前記補間回路は、
　前記第１遅延同期ループの出力信号を反転させた信号を受信し、その信号を反転して出力する第１反転回路と、
　前記第２遅延同期ループの出力信号を反転して出力する第２反転回路と、
　相互接続されている前記第１反転回路の出力端及び前記第２反転回路の出力端から、前記第１反転回路及び前記第２反転回路の出力を入力し、反転させて出力する第３反転回路と、
　前記第１反転回路ないし前記第３反転回路の入力端と接地電源との間に接続されている所定のキャパシタンスを有する多数のキャパシタとを備え、
　前記多数のキャパシタのキャパシタンスは前記ＣＡＳレイテンシによって制御されることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
　前記補間回路は、
　前記ＣＡＳレイテンシが大きい場合には前記多数のキャパシタのキャパシタンスは小さく制御され、前記ＣＡＳレイテンシが小さい場合には前記多数のキャパシタのキャパシタンスが大きく制御されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
　半導体メモリ装置でクロック周波数が同一で位相の異なる２クロック信号を補間する補間回路において、
　所定のクロック周波数を有する第１クロック信号を受信し、前記第１クロック信号を反転して出力する第１反転回路と、
　前記クロック周波数を有する第２クロック信号を受信し、前記第２クロック信号を反転して出力する第２反転回路と、
　相互接続されている前記第１反転回路の出力端及び前記第２反転回路の出力端から、前記第１反転回路及び前記第２反転回路の出力を入力し、前記入力された信号を反転して出力する第３反転回路と、
　前記第１反転回路ないし前記第３反転回路の入力端と接地電源との間に接続されている所定のキャパシタンスを有する第１キャパシタないし第３キャパシタとを備え、
　前記第１キャパシタないし前記第３キャパシタのキャパシタンスは前記クロック周波数に対応して制御されることを特徴とする補間回路。
【請求項１３】
　前記外部クロックのクロック周波数が高周波数である場合には前記多数のキャパシタのキャパシタンスは小さく制御され、前記外部クロックのクロック周波数が低周波数である場合には前記多数のキャパシタのキャパシタンスは大きく制御されることを特徴とする請求項１２に記載の補間回路。
【請求項１４】
　前記第１キャパシタないし前記第３キャパシタのキャパシタンスは前記半導体メモリ装置のＣＡＳレイテンシによって制御されることを特徴とする請求項１２に記載の補間回路。
【請求項１５】
　前記ＣＡＳレイテンシが大きい場合には前記第１キャパシタないし前記第３キャパシタのキャパシタンスは小さく制御され、前記ＣＡＳレイテンシが小さい場合には前記第１キャパシタないし前記第３キャパシタのキャパシタンスは大きく制御されることを特徴とする請求項１４に記載の補間回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は同期式半導体メモリ装置に係り、特に外部クロック信号のデューティサイクルを補正するデューティサイクル補正回路を備える半導体メモリ装置及び前記半導体メモリ装置でクロック信号を補間する回路に関する。
【背景技術】
【０００２】
　クロック信号のデューティサイクルとは、クロック信号のパルス周期に対するパルス幅の比率を示す数値を意味する。デジタルクロックの応用分野において、クロック信号のデューティサイクルを正確に制御することは非常に重要である。クロックに同期してデータを出力する同期式半導体メモリ装置では、デューティサイクルを正確に制御しなければ、データが歪曲されうるためにさらに重要である。
【０００３】
　一般的に半導体集積回路などのデジタルクロックの応用分野では、デューティサイクルが５０％であるクロック信号が主に使われる。デューティサイクル５０％とは、クロック信号のハイレベル部分とローレベル部分とが同一であるということを意味する。デューティサイクル補正回路はデューティサイクルが５０％でないクロック信号が入力される時、これをデューティサイクル５０％のクロック信号に変換する。
【０００４】
　図１は、外部クロックのデューティサイクルを補正するデューティサイクル補正回路１０００を示す図である。図１に示すデューティサイクル補正回路は遅延同期ループ１１０、補間回路１２０及び反転回路１３０を備える。
　遅延同期ループ１１０は外部クロックＣＬＫ＿ＩＮと反転回路１３０の出力信号とを受信し、外部クロックＣＬＫ＿ＩＮを所定時間遅延させたクロック信号を出力する。反転回路１３０は遅延同期ループ１１０の出力信号を反転して出力し、補間回路１２０は外部クロックＣＬＫ＿ＩＮと反転回路１３０の出力信号とを受信して補間して出力する。
【０００５】
　図２は、図１に示した補間回路１２０を示す図である。図２に示した補間回路１２０は多数の反転回路２１０、２２０、２３０を備える。第１反転回路２１０及び第２反転回路２２０の出力端Ｎ１が相互接続されており、出力端Ｎ１は第３反転回路２３０の入力端となる。第１反転回路２１０及び第２反転回路２２０は図２に示すように、各々１対のＰＭＯＳトランジスタとＮＭＯＳトランジスタＭＰ２１、ＭＮ２２と、ＭＰ２３、ＭＮ２４とで構成される。
【０００６】
　図２に示した補間回路１２０は、外部クロックＣＬＫ＿ＩＮ及び図１の反転回路１３０の出力信号ＣＬＫ＿Ｂを受信し、外部クロックＣＬＫ＿ＩＮと出力信号ＣＬＫ＿Ｂとを補間して出力信号ＣＬＫ＿ＯＵＴを出力する。第３反転回路２３０は出力端Ｎ１信号を受信して出力端Ｎ１信号を一定地点で反転させる。
【０００７】
　このような過程で外部クロックＣＬＫ＿ＩＮのクロック周波数が変われば、第３反転回路２３０の反転時点が変わる。図３は外部クロックの周波数に係る反転回路の入力信号と出力信号との関係を示す図である。図３Ａは外部クロックＣＬＫ＿ＩＮが低周波数である場合を示し、図３Ｂは外部クロックＣＬＫ＿ＩＮが高周波数である場合を示す。図３Ａに示すように、外部クロックＣＬＫ＿ＩＮが低周波数の場合には出力端Ｎ１信号の傾度が大きく、反転時点がａ、ｂ、ｃと変化すると、それによる出力信号ＣＬＫ＿ＯＵＴの変化が大きくなるため、問題となる。
　また図３Ｂに示すように、外部クロックＣＬＫ＿ＩＮが高周波数である場合には出力端Ｎ１信号の傾度が小さく、反転時点がａ、ｂ、ｃと変化しても出力信号ＣＬＫ＿ＯＵＴは大きく変化しない。しかし、高周波数の場合にはクロック信号の降下速度が遅いため、クロック信号がロー電圧からハイ電圧に完全にスイングしないという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　従って、本発明が解決しようとする技術的課題は、入力される外部クロックのクロック周波数情報に応じてクロック信号を補間する補間回路を提供するところにある。
　本発明が解決しようとする他の技術的課題は、前記補間回路を備えるデューティサイクル補正回路及び半導体メモリ装置を提供するところにある。
【課題を解決するための手段】
【０００９】
　前記技術的課題を達成するための本発明に係る半導体メモリ装置は、周波数検出部、及びデューティサイクル補正回路を備え、外部クロックに同期して動作する。前記周波数検出部は前記外部クロックを受信し、前記外部クロックのクロック周波数情報を感知して出力する。前記デューティサイクル補正回路は前記クロック周波数情報に応答して前記外部クロックのデューティサイクルを補正する。
【００１０】
　前記デューティサイクル補正回路は第１遅延同期ループ、第２遅延同期ループ、及び補間回路を備える。前記第１遅延同期ループは前記外部クロックを受信し、遅延させた前記外部クロックを、前記外部クロックを反転させた外部クロックに同期させて出力する。前記第２遅延同期ループは前記反転させた外部クロックを受信し、遅延させた前記反転させた外部クロックを、前記外部クロックに同期させて出力する。前記補間回路は前記第１遅延同期ループの出力信号を反転させた信号と前記第２遅延同期ループの出力信号とを補間して出力する。
【００１１】
　前記補間回路は前記第１遅延同期ループの出力信号を反転させた信号を受信し、前記信号を反転して出力する第１反転回路と、前記第２遅延同期ループの出力信号を反転して出力する第２反転回路と、前記第１反転回路及び前記第２反転回路の出力端が相互接続されており、前記第１反転回路及び前記第２反転回路の出力を入力し、反転させて出力する第３反転回路と、前記第１反転回路ないし前記第３反転回路の入力端と接地電源との間に接続されている所定のキャパシタンスを有する多数のキャパシタを備え、前記多数のキャパシタのキャパシタンスは前記外部クロックのクロック周波数によって制御される。前記外部クロックのクロック周波数が高周波数である場合には前記多数のキャパシタのキャパシタンスは小さく制御され、前記外部クロックのクロック周波数が低周波数である場合には前記多数のキャパシタのキャパシタンスは大きく制御される。
【００１２】
　前記周波数検出部は周波数検出回路、アナログ−デジタル変換回路、及びレジスタを備える。前記周波数検出回路は前記外部クロックを受信し、前記外部クロックの周波数を検出する。前記アナログ−デジタル変換回路は前記周波数検出回路の出力信号を受信し、デジタル信号に変換して出力する。前記レジスタは前記アナログ−デジタル変換回路の出力信号を受信し、前記アナログ−デジタル変換回路の出力信号を貯蔵する。
【００１３】
　上記の技術的課題を達成するための本発明に係る他の半導体メモリ装置は、デューティサイクル補正回路を備え、外部クロックに同期して動作する。前記外部クロックを受信し、前記外部クロックのデューティサイクルを補正して出力する前記デューティサイクル補正回路は、第１遅延同期ループ、第２遅延同期ループ、反転回路、補間回路、及び制御回路を備える。
【００１４】
　前記第１遅延同期ループは前記外部クロックを受信し、遅延させた前記外部クロックを、前記外部クロックを反転させた外部クロックに同期させて出力する。前記第２遅延同期ループは前記反転させた外部クロックを受信し、遅延させた前記反転された外部クロックを、前記外部クロックに同期させて出力する。前記反転回路は前記第１遅延同期ループの出力信号を反転して出力する。前記補間回路は前記反転回路の出力信号と前記第２遅延同期ループの出力信号とを補間して出力する。前記制御回路は前記外部クロックのクロック周波数情報に応答して前記補間回路を制御する。
　前記制御回路は、前記外部クロックの周波数を検出して前記クロック周波数情報を生成することを特徴とする。また、前記制御回路は、ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）レイテンシ値から前記クロック周波数情報を生成することを特徴とする。
【００１５】
　前記技術的課題を達成するための本発明に係るさらに他の半導体メモリ装置は、第１遅延同期ループ、第２遅延同期ループ、及び補間回路を備え、外部クロックに同期して動作する。前記第１遅延同期ループは前記外部クロックを受信し、遅延させた前記外部クロックを、前記外部クロックを反転させた外部クロックに同期させて出力する。前記第２遅延同期ループは前記反転された外部クロックを受信し、遅延させた前記反転された外部クロックを、前記外部クロックに同期させて出力する。前記補間回路は前記第１遅延同期ループの出力信号を反転させた信号と前記第２遅延同期ループの出力信号とを補間して出力する。前記補間回路はＣＡＳレイテンシによって制御されることを特徴とする。
【００１６】
　前記他の技術的課題を達成するための本発明に係る補間回路は、第１反転回路、第２反転回路、第３反転回路、及び第１キャパシタないし第３キャパシタを備え、クロック周波数が同一で位相が異なる２クロック信号を補間する。前記第１反転回路では所定のクロック周波数を有する第１クロック信号を受信し、前記第１クロック信号を反転して出力する。前記第２反転回路は前記クロック周波数を有する第２クロック信号を受信し、前記第２クロック信号を反転して出力する。前記第３反転回路は相互接続されている前記第１反転回路の出力端及び前記第２反転回路の出力端から、前記第１反転回路及び前記第２反転回路の出力を入力し、前記入力された信号を反転して出力する。前記第１キャパシタないし第３キャパシタは所定のキャパシタンスを有して前記第１反転回路ないし前記第３反転回路の入力端と接地電源との間に接続されている。前記第１キャパシタないし前記第３キャパシタのキャパシタンスは前記クロック周波数に対応して制御される。
【発明の効果】
【００１７】
　本発明に係る半導体メモリ装置は、外部クロックのクロック周波数情報または半導体メモリ装置のＣＡＳレイテンシに応答して補間回路のキャパシタンスまたは遅延量を調節することによって、外部クロックのクロック周波数または半導体メモリ装置のＣＡＳレイテンシによって半導体メモリ装置のデューティサイクルを正確に補正しうる。
　また、本発明に係る補間回路は、外部クロックのクロック周波数情報または半導体メモリ装置のＣＡＳレイテンシに応答して補間回路のキャパシタンスまたは遅延量を調節することによって、外部クロックのクロック周波数または半導体メモリ装置のＣＡＳレイテンシによってクロック信号を正確に補間できる。
【発明を実施するための最良の形態】
【００１８】
　本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照しなければならない。
　以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
【００１９】
　図４は、本発明に係るデューティサイクル補正回路を備える半導体メモリ装置４０００を概略的に示すブロック図である。図４に示す半導体メモリ装置４０００は周波数検出部４１０及びデューティサイクル補正回路４２０を備える。
　周波数検出部４１０は外部クロックＣＬＫ＿ＩＮを受信し、外部クロックＣＬＫ＿ＩＮのクロック周波数情報を感知して出力する。デューティサイクル補正回路４２０はこのクロック周波数情報に応答して外部クロックＣＬＫ＿ＩＮのデューティサイクルを補正し、補正されたクロック信号ＣＬＫ＿ＯＵＴを出力する。
　外部クロックＣＬＫ＿ＩＮのデューティサイクルを補正する場合、外部クロックＣＬＫ＿ＩＮのクロック周波数情報を検出し、クロック周波数が高周波数である場合、または低周波数である場合に各々これに対応してデューティサイクルを補正することによって正確にデューティサイクルを補正する半導体メモリ装置を提供できる。
【００２０】
　図５は、デューティサイクル補正回路を備える半導体メモリ装置５０００を詳細に示す図であり、図６は図５に示すデューティサイクル補正回路の各地点での波形を示すタイミング図である。図５に示す半導体メモリ装置５０００はデューティサイクル補正回路５１００及び周波数検出部５２００を備える。
　デューティサイクル補正回路５１００は第１遅延同期ループ５００、第２遅延同期ループ５１０、補間回路５２０を備え、第１遅延同期ループ５００の出力信号を反転させるために反転回路５３０を備える。また、第１遅延同期ループ５００の出力信号を所定時間遅延する遅延回路５４０を備える。
【００２１】
　第１遅延同期ループ５００は第１可変遅延ライン５０１、第１位相検出器５０２及び入力バッファ５０３を備え、第２遅延同期ループ５１０は第２可変遅延ライン５１１、第２位相検出器５１２及び外部クロックＣＬＫ＿ＩＮを反転させる反転回路５１３を備える。
　入力バッファ５０３は外部クロックＣＬＫ＿ＩＮを受信し、バッファリングしてバッファリングされたクロックを第１可変遅延ライン５０１及び第２位相検出器５１２に出力する。第１可変遅延ライン５０１は第１位相検出器５０２の出力信号に応答して入力バッファ５０３の出力信号を所定時間遅延させて出力する。反転回路５１３は外部クロックＣＬＫ＿ＩＮを受信して外部クロックＣＬＫ＿ＩＮを反転し、反転された外部クロックＣＬＫ＿ＩＮＢを出力する。
【００２２】
　第１位相検出器５０２は反転された外部クロックＣＬＫ＿ＩＮＢと第１可変遅延ライン５０１の出力信号とに応答して第１可変遅延ライン５０１を制御する信号を出力する。第２可変遅延ライン５１１は第２位相検出器５１２の出力信号に応答して反転された外部クロックＣＬＫ＿ＩＮＢを所定時間遅延させて出力する。第２位相検出器５１２は入力バッファ５０３の出力信号及び第２可変遅延ライン５１１の出力信号に応答して第２可変遅延ライン５１１を制御する信号を出力する。
【００２３】
　反転回路５３０は第１可変遅延ライン５０１の出力信号Ａを受信して反転させ、反転された信号ＡＢを出力する。補間回路５２０は多数の反転回路５２１、５２２、５２３を備える。第１反転回路５２１及び第２反転回路５２２の出力端は相互接続されており、この出力端が第３反転回路５２３の入力端となる。また、第１反転回路５２１ないし第３反転回路５２３の入力端と接地電源との間には所定のキャパシタンスを有するそれぞれのキャパシタ５２４、５２５、５２６が接続されている。それぞれのキャパシタ５２４、５２５、５２６のキャパシタンスは周波数検出部５２００の出力信号によって制御される。
【００２４】
　補間回路５２０は反転された信号ＡＢと第２可変遅延ライン５１１の出力信号Ｂとを受信して補間し、補間された信号Ｃを出力する。ここで、反転回路５３０の出力端は第１反転回路５２１の入力端に接続され、第２可変遅延ライン５１１の出力端は第２反転回路５２２の入力端に接続される。
　遅延回路５４０は第１可変遅延ライン５０１の出力信号Ａを受信し、所定時間遅延させて遅延された信号ｄ（Ａ）を出力する。遅延回路５４０はデューティサイクル補正回路の２出力信号ｄ（Ａ）及びＣの同期を合せるために、第１遅延同期ループ５００の出力信号を補間回路５２０及び反転回路５３０の遅延量と同一に遅延させる。遅延回路５４０は補間回路５２０の遅延量が大きい場合にこのような遅延量を補償するために付加えられる。
【００２５】
　図５及び図６に基づいて本発明に係る半導体メモリ装置５０００及び補間回路５２０の動作を説明する。
　デューティサイクルが５０％でない外部クロックＣＬＫ＿ＩＮを受信すると、第１遅延同期ループ５００は外部クロックＣＬＫ＿ＩＮを受信して所定のクロック信号Ａを出力し、第２遅延同期ループ５１０は反転された外部クロックＣＬＫ＿ＩＮＢを受信して所定のクロック信号Ｂを出力する。
　但し、第１遅延同期ループ５００は外部クロックＣＬＫ＿ＩＮを反転された外部クロックＣＬＫ＿ＩＮＢに同期させて結果の出力信号Ａを出力し、第２遅延同期ループ５１０は反転された外部クロックＣＬＫ＿ＩＮＢを外部クロックＣＬＫ＿ＩＮに同期させて結果の出力信号Ｂを出力する。
【００２６】
　反転回路５３０は第１遅延同期ループ５００の出力信号Ａを反転させ、補間回路５２０は反転された出力信号ＡＢと第２遅延同期ループ５１０の出力信号Ｂとを補間して出力信号Ｃを出力する。補間回路５２０及び反転回路５３０の遅延量がないと仮定すれば、デューティサイクルが補正されたクロックは図６に示すように信号Ａと信号Ｃとを合せたクロックとなる。すなわち、信号Ａの立上りエッジと信号Ｃの立上りエッジとのデューティサイクルが一定している。
【００２７】
　このような過程で、周波数検出部５２００は外部クロックＣＬＫ＿ＩＮを受信して外部クロックＣＬＫ＿ＩＮの周波数情報を感知して出力し、周波数検出部５２００の出力信号は補間回路５２０の第１キャパシタないし第３キャパシタ５２４、５２５、５２６のキャパシタンスを調節する。
　外部クロックＣＬＫ＿ＩＮの周波数が高周波数である場合には補間回路に遅延量を少なく与えるためにキャパシタンスを小さくし、外部クロックＣＬＫ＿ＩＮの周波数が低周波数である場合には補間回路の遅延量を多く与えるためにキャパシタンスを大きくする。
　このように、クロック周波数の情報に応答して補間回路５２０のキャパシタンスまたは遅延量を調節することによって、正確なデューティサイクル補正が可能な半導体メモリ装置を提供できる。
【００２８】
　図７は、図５に示された周波数検出部５２００の構造を示す図である。図７に示す周波数検出部５２００は、周波数検出回路７１０、アナログ−デジタル変換回路（ＡＤＣ）７２０及びレジスタ７３０を備える。
　周波数検出回路７１０は外部クロックＣＬＫ＿ＩＮを受信して外部クロックＣＬＫ＿ＩＮの周波数を検出する。ＡＤＣ７２０は周波数検出回路７１０の出力信号を受信し、これをデジタル信号に変換して出力する。レジスタ７２０はＡＤＣ７２０の出力信号を受信してＡＤＣの出力信号を貯蔵する。
　レジスタ７３０に貯蔵されたデジタル信号は、図５に示す補間回路５２０の多数のキャパシタ５２４、５２５、５２６のキャパシタンスを制御し、補間回路５２０を正確に動作させる。
【００２９】
　図８は、半導体メモリ装置のＣＡＳレイテンシＣＬとクロック周波数との関係を示す表である。図８に示すように、ＣＡＳレイテンシＣＬが増加すれば外部クロックＣＬＫの動作周波数が高まり、ＣＡＳレイテンシＣＬは外部クロックＣＬＫの動作周波数の情報を間接的に示す。したがって、周波数検出部を使用せずにＣＡＳレイテンシによって制御されるデューティサイクル補正回路及び補間回路を実現できる。
【００３０】
　図９は、本発明に係るＣＡＳレイテンシによって制御されるデューティサイクル補正回路を備える半導体メモリ装置９０００を示す図である。図９に示す半導体メモリ装置９０００は第１遅延同期ループ９００、第２遅延同期ループ９１０、補間回路９２０を備える。望ましくは第１遅延同期ループ９００の出力信号Ａを反転させる反転回路９３０及び第１遅延同期ループ９００の出力信号を所定時間遅延させる遅延回路９４０をさらに備える。
【００３１】
　第１遅延同期ループ９００は第１可変遅延ライン９０１、第１位相検出器９０２及び入力バッファ９０３を備え、第２遅延同期ループ９１０は第２可変遅延ライン９１１、第２位相検出器９１２及び外部クロックＣＬＫ＿ＩＮを反転させる反転回路９１３を備える。第１遅延同期ループ９００は外部クロックＣＬＫ＿ＩＮを受信し、外部クロックＣＬＫ＿ＩＮを反転された外部クロックＣＬＫ＿ＩＮＢに同期させて出力する。第２遅延同期ループ９１０は反転された外部クロックＣＬＫ＿ＩＮＢを受信し、反転された外部クロックＣＬＫ＿ＩＮＢを外部クロックＣＬＫ＿ＩＮに同期させて出力する。
【００３２】
　入力バッファ９０３は外部クロックＣＬＫ＿ＩＮを受信してバッファリングし、バッファリングされたクロックを第１可変遅延ライン９０１及び第２位相検出器９１２に出力する。第１可変遅延ライン９０１は第１位相検出器９０２の出力信号に応答して入力バッファ９０３の出力信号を所定時間遅延させて出力する。反転回路９１３は外部クロックＣＬＫ＿ＩＮを受信して外部クロックＣＬＫ＿ＩＮを反転し、反転された外部クロックＣＬＫ＿ＩＮＢを出力する。
【００３３】
　第１位相検出器９０２は反転された外部クロックＣＬＫ＿ＩＮＢと第１可変遅延ライン９０１の出力信号とに応答して第１可変遅延ライン９０１を制御する信号を出力する。第２可変遅延ライン９１１は第２位相検出器９１２の出力信号に応答して反転された外部クロックＣＬＫ＿ＩＮＢを所定時間遅延させて出力する。第２位相検出器９１２は入力バッファ９０３の出力信号及び第２可変遅延ライン９１１の出力信号に応答して第２可変遅延ライン９１１を制御する信号を出力する。
【００３４】
　反転回路９３０は第１可変遅延ライン９０１の出力信号Ａを受信して反転させ、反転された信号ＡＢを出力する。補間回路９２０は多数の反転回路９２１、９２２、９２３を備える。第１反転回路９２１及び第２反転回路９２２の出力端は相互接続されており、この出力端が第３反転回路９２３の入力端となる。また、第１反転回路９２１ないし第３反転回路９２３の入力端と接地電源との間には所定のキャパシタンスを有するそれぞれのキャパシタ９２４、９２５、９２６が接続されている。それぞれのキャパシタ９２４、９２５、５２６のキャパシタンスは半導体メモリ装置９０００のＣＡＳレイテンシＣＬによって制御される。
【００３５】
　遅延回路９４０は第１可変遅延ライン９０１の出力信号Ａを受信し、所定時間遅延させ、遅延された信号ｄ（Ａ）を出力する。遅延回路９４０はデューティサイクル補正回路の２出力信号ｄ（Ａ）及びＣの同期を合せるために、第１遅延同期ループ９００の出力信号を補間回路９２０及び反転回路９３０の遅延量と同一に遅延させる。遅延回路９４０は補間回路９２０の遅延量が大きい場合にこのような遅延量を補償するために付加えられる。
【００３６】
　図９に示された半導体メモリ装置９０００及び補間回路９２０は外部クロックＣＬＫ＿ＩＮのクロック周波数に対応するＣＡＳレイテンシＣＬの値に応答して補間回路９２０のキャパシタ９２４、９２５、９２６のキャパシタンスを調節する。ＣＡＳレイテンシＣＬが大きい場合には補間回路に遅延量を少なく与えるためにキャパシタンスを小さくし、ＣＡＳレイテンシＣＬが小さい場合には補間回路の遅延量を多く与えるためにキャパシタンスを大きくする。
　このように、図９に示された半導体メモリ装置９０００はＣＡＳレイテンシＣＬに応答して補間回路９２０のキャパシタンスまたは遅延量を調節することによって、クロックを正確に補間し、かつ正確なデューティサイクルを補正しうる。
【００３７】
　前述したように図面と明細書に最良の実施例を開示した。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものに過ぎず、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施例が可能であるという点を理解できるであろう。よって、本発明の真の技術的保護範囲は特許請求の範囲に記載された技術的思想により決まるべきである。
【産業上の利用可能性】
【００３８】
　本発明によって、デューティサイクルを正確に補正する補間回路及びこれを備える半導体メモリ装置はクロック信号を利用する全ての半導体集積回路に利用され、特にＤＲＡＭ、ＳＲＡＭ、ＦＲＡＭ等に用いられる。
【図面の簡単な説明】
【００３９】
【図１】外部クロックのデューティサイクルを補正するデューティサイクル補正回路を示す図である。
【図２】図１に示された補間回路を示す図である。
【図３．Ａ】外部クロックの周波数に係る反転回路の入力信号と出力信号との関係を示す図である。
【図３．Ｂ】外部クロックの周波数に係る反転回路の入力信号と出力信号との関係を示す図である。
【図４】本発明に係るデューティサイクル補正回路を備える半導体メモリ装置を概略的に示すブロック図である。
【図５】デューティサイクル補正回路を備える半導体メモリ装置を詳細に示す図である。
【図６】図５に示されたデューティサイクル補正回路の各地点での波形を示すタイミング図である。
【図７】図５に示された周波数検出部の構造を示す図である。
【図８】半導体メモリ装置のＣＡＳレイテンシーとクロック周波数との関係を示す図表である。
【図９】本発明に係るＣＡＳレイテンシによって制御されるデューティサイクル補正回路を備える半導体メモリ装置を示す図である。
【符号の説明】
【００４０】
　　５０００　　半導体メモリ装置
　　５１００　　デューティサイクル補正回路
　　５２００　　周波数検出部
　　　５００　　第１遅延同期ループ
　　　５０１　　第１可変遅延ライン
　　　５０２　　第１位相検出器
　　　５０３　　入力バッファ
　　　５１０　　第２遅延同期ループ
　　　５１１　　第２可変遅延ライン
　　　５１２　　第２位相検出器
　　　５１３、５２１、５２２、５２３、５３０　　反転回路
　　　５２０　　補間回路
　　　５２４、５２５、５２６　　キャパシタ
　　　５４０　　遅延回路
【図１】
2004103220.tif 000003
【図２】
2004103220.tif 000004
【図３．Ａ】
2004103220.tif 000005
【図３．Ｂ】
2004103220.tif 000006
【図４】
2004103220.tif 000007
【図５】
2004103220.tif 000008
【図６】
2004103220.tif 000009
【図７】
2004103220.tif 000010
【図８】
2004103220.tif 000011
【図９】
2004103220.tif 000012