(57)【要約】【課題】  イーサネットバスとUTOPIAバス間のシングル/マルチチャネルのコンバータ/ブリッジを提供する。【解決手段】  コンバータ/ブリッジ１０は、イーサネットバス１１１とUTOPIAバス１１３を介し、イーサネットバスインターフェース１１とUTOPIAバスインターフェース１３にそれぞれカップリングされる。前記コンバータ/ブリッジ１０は、第一変換デバイス１０１と、第二変換デバイス１０３とを含み、前記第一変換デバイス１０１は、前記イーサネットバス１１１上のイーサネットデータパケットを受信し、前記UTOPIAバス１１３上の５３バイトのATMセルに変換する。前記第二変換デバイス１０３は、前記UTOPIAバス１１３上の５３バイトのATMセルを受信し、前記イーサネットバス１１１上のイーサネットデータパケットに変換する。【選択図】    図１３
2004215267.tif 000002
【特許請求の範囲】
【請求項１】
イーサネットバスインターフェースとATMバスインターフェースに第一バスと第二バスを介してそれぞれカップリングされたシングル/マルチチャネルコンバータ/ブリッジであって、
前記第一バス上のイーサネットデータパケットを受信し、前記第二バス上の５３バイトのATMセルに変換する第一変換デバイスと、
前記第二バス上の５３バイトのATMセルを受信し、前記第一バス上のイーサネットデータパケットに変換する第二変換デバイスと、
を備えることを特徴とするシングル/マルチチャネルコンバータ/ブリッジ。
【請求項２】
前記イーサネットバスインターフェースは、GPSI、MII、RMII、GMII、SS-SMII、TBIまたはその他イーサネットインターフェースのうちのいずれかであることを特徴とする請求項１に記載のシングル/マルチチャネルコンバータ/ブリッジ。
【請求項３】
前記ATMバスインターフェースは、UTOPIAレベル１、レベル２、レベル３またはレベル４のうちのいずれかであることを特徴とする請求項１に記載のシングル/マルチチャネルコンバータ/ブリッジ。
【請求項４】
複数の第一バスを介しイーサネットバスインターフェースにカップリングされると共に、イーサネットデータパケットを伝送または受信する第一バスを判別するための第二バス上のアドレス決定ユニットをさらに備え、該第二バスがUTOPIAレベル２、レベル３またはレベル４のうちのいずれかであることを特徴とする請求項１に記載のシングル/マルチチャネルコンバータ/ブリッジ。
【請求項５】
前記第一変換デバイスは、
第一イーサネットデータパケットを第一３ニブルデータフィールド及び第一関連信号ニブルを含んで成る第一４ニブルデータフィールドに変換する第一変換ユニットと、
２４の多重第一４ニブルデータフィールドの第一グループと、伝送状態を示しローカル及びリモートノードを制御する帯域外管理に用いる未使用のデータフィールドを備えた第一５バイトのヘッダとを結合し、第一５３バイトのATMセルを構成するATMセルバッファと、
前記第一５３バイトATMセルをATMセル形式で伝送するための第一伝送ユニットとを有し、
前記第二変換ユニットは、
複数のATMセルデータを受信するための受信ユニットであって、各ATMセルが２４の多重４ニブルデータフィールドのグループを含み、第二５バイトのヘッダと結合され、各データフィールドは３ニブルのデータフィールド及び関連信号ニブルを含んで成る受信ユニットと、
前記ATMセルデータを第二イーサネットデータパケットに変換する第二変換ユニットと、
前記第二イーサネットデータパケットをイーサネットパケット形式で伝送するための第二伝送ユニットとを有することを特徴とする請求項１に記載のシングル/マルチチャネルコンバータ/ブリッジ。
【請求項６】
前記第一変換デバイスはイーサネット伝送速度を遅延させるための第一フロー制御クロックユニットを有し、前記第二変換デバイスはイーサネット受信速度を遅延させるための第二フロー制御クロックユニットを有することを特徴とする請求項５に記載のシングル/マルチチャネルコンバータ/ブリッジ。
【請求項７】
前記第一変換デバイスは、
イーサネットデータパケットを第一９バイトデータフィールドに変換し、各第一９バイトデータフィールドは第一８バイトデータフィールド及び第一関連信号バイトを含んで成る第一変換ユニットと、
５つの多重第一９バイトデータフィールドのグループを第一５バイトヘッダ及び３つの保留バイトと結合して、第一５３バイトATMセルとし、該保留バイトは伝送状態を示し、ローカル及びリモートノードを制御する帯域外管理に用いられるATMセルバッファユニットと、
前記第一５３バイトATMセルをATMセル形式で伝送するための第一伝送ユニットとを有し、
前記第二変換デバイスは、
複数のATMセルデータを受信するための受信ユニットであって、各ATMセルが５つの多重第二9バイトデータフィールドを含み、第二８バイトデータフィールド及び第二関連信号バイトから成る各第二9バイトデータフィールドは第二５バイトヘッダ及び３つの保留バイトと結合される第二受信ユニットと、
前記ATMセルデータを第二イーサネットデータパケットに変換する第二変換ユニットと、
前記第二イーサネットデータパケットをイーサネットパケット形式で伝送するための第二伝送ユニットとを有することを特徴とする請求項１に記載のシングル/マルチチャネルコンバータ/ブリッジ。
【請求項８】
前記第一変換デバイスはイーサネット伝送速度を遅延させるための第一フロー制御クロックユニットを有し、前記第二変換デバイスはイーサネット受信速度を遅延させるための第二フロー制御クロックユニットを有することを特徴とする請求項７に記載のシングル/マルチチャネルコンバータ/ブリッジ。
【請求項９】
各イーサネットデータパケットは、プリアンブル部と、フレーム開始部と、宛先アドレスと、送信元アドレスと、タイプフィールドと、ペイロードと、エラー検出コードとを含み、
前記第一変換デバイスは、前記イーサネットデータパケットの前記プリアンブル部及び前記フレーム開始部をトリミングし、前記宛先アドレスと、前記送信元アドレスと、前記タイプフィールドと、前記ペイロードと、前記エラー検出コードとをUTOPIAバスインターフェースに伝送し、
前記第二変換デバイスは、前記イーサネットバスインターフェースへ伝送する前に、プリアンブル部及びフレーム開始部をデータパケットの前方に付加することを特徴とする請求項１に記載のシングル/マルチチャネルコンバータ/ブリッジ。
【請求項１０】
UTOPIAスレーブバッファを元のUTOPIAバスのインターフェースに付加し、UTOPIAバスインターフェースと第二UTOPIAバスインターフェースに第二バスと第三バスを介しカップリングしていることを特徴とする請求項１に記載のシングル/マルチチャネルコンバータ/ブリッジ。
【請求項１１】
前記第一バス及びUSBインターフェースにカップリングされた、USBからイーサネットへのブリッジをさらに備えることを特徴とする請求項１に記載のシングル/マルチチャネルコンバータ/ブリッジ。
【請求項１２】
第一バス上のイーサネットパケットを受信し、第二バス上の53バイトのATMセルに変換する方法であって、
イーサネットデータパケットを受信し、４ニブルデータフィールドに変換し、各４ニブルデータフィールドは3ニブルのデータフィールドと関連信号ニブルとから成り、２４の多重４ニブルデータフィールドと5バイトのヘッダとを結合し、53バイトのATMセルを構成し、
前記２４の多重４ニブルデータフィールドと前記５バイトのヘッダとをATMセル形式で伝送することを特徴とするイーサネットパケットとATMセルの変換方法。
【請求項１３】
第一バス上のイーサネットパケットを受信し、第二バス上の53バイトのATMセルに変換する方法であって、
イーサネットデータパケットを受信し、9バイトのデータフィールドに変換し、各9バイトのデータフィールドは8バイトのデータフィールドと関連信号バイトとから成り、５つの多重9バイトデータフィールドと5バイトのヘッダと３つの保留バイトとを結合し、５３バイトのATMセルを構成し、
前記５つの９バイトデータフィールドと5バイトのヘッダと3つの保留バイトとをATMセル形式で伝送することを特徴とするイーサネットデータパケットとATMセルの変換方法。
【請求項１４】
第二バス上の５３バイトのATMセルを受信し、第一バス上のイーサネットパケットに変換する方法であって、
２４の多重４ニブルパケットを受信し、各４ニブルパケットは３ニブルのデータパケットと関連信号ニブルとを含み、5バイトのヘッダと結合され、
２４の多重４ニブルパケットと前記５バイトのヘッダとを２４の4ニブルパケットに変換し、該各４ニブルパケットは3ニブルのデータと関連信号ニブルとから成り、
各４ニブルのパケットをイーサネットデータパケットに変換し、
前記イーサネットデータパケットをイーサネットパケット形式で伝送することを特徴とするイーサネットデータパケットとATMセルの変換方法。
【請求項１５】
第二バス上の53バイトのATMセルを受信し、第一バス上のイーサネットパケットに変換する方法であって、
それぞれが8バイトのデータパケット及び関連信号バイトから成る５つの多重9バイトパケットを受信し、各９バイトパケットは5バイトのヘッダ及び３つの保留バイトと結合され、
前記５つの多重9バイトパケットと前記5バイトのヘッダとを５つの9バイトパケットに変換し、
各9バイトパケットを１つのイーサネットデータパケットに変換し、
前記イーサネットデータパケットをイーサネットパケット形式で伝送することを特徴とするイーサネットデータパケットとATMセルの変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イーサネット（イーサネットは登録商標）とATMの変換と伝送に関し、特に、イーサネットフレーム/バスとUTOPIAセル/バス間のシングル/マルチチャネルコンバータ/ブリッジに関する。
【背景技術】
【０００２】
イーサネットは、現在最も広く使われているローカルエリアネットワーク（LAN）技術であり、ユーザの情報交換に使われ、低コストで高速の汎用インターフェースを提供している。また、スイッチングを利用すれば、イーサネット標準規格を利用し、ネットワークアダプタやコンピュータソフトウェアを変える必要なく、パフォーマンスを大幅に向上することができる。
【０００３】
イーサネットスイッチは、複数のイーサネット接続ポイントまたはポートを備えたデバイスである。イーサネットスイッチは、ファイルサーバ用のものより高速なポートまたはファストイーサネットまたはATMを介したバックボーン接続を必要とする。イーサネットスイッチは、10ギガビット、1ギガビット、100メガビットのスイッチングシステムに分けることができ、階段式または階層式、或いはデイジーチェーンのトポロジ(接続形態)で構築される。「スイッチ」とは、複数のイーサネットポートを備え、そのすべてまたはほとんどが、接続されたLANを介し、全速で同時にパケットを送受信することができるデバイスを指す。
【０００４】
イーサネットスイッチは、複数のポートを電子ロジックで接続し、ポート間のデータパケットの伝送を行なう。マイクロプロセッサとソフトウェアは、基本的なデータの移動には関与しない。イーサネットスイッチングプロシージャは、ASIC（Application-specific intergrated circuits）内で完全にカプセル化される。対照的にブリッジとルータは、データパケットの伝送に高性能RISCマイクロプロセッサを利用する。マイクロプロセッサによるパケットの移動は、高価且つ低速であり、大きな装置と、一定数のイーサネットセグメントのための大きなキャビネットと、より大きな電力とを必要とする。
【０００５】
図１にイーサネットパケットの構造を示す。CSMA/CD（Carrier Sensitive Multi-Access/Collision Detection; 搬送波感知多重アクセス/衝突検出方式）の正確な動作を維持するため、イーサネットパケットは相互間に少なくとも96ビットのインターフレームギャップ２１を有し、分割される。パケットは56ビット同期プリアンブル文字列23から始まり、８ビットのフレーム開始部２４、４８ビットの宛先アドレス２５、48ビットの送信元アドレス２７、16ビットのタイプ/長さフィールド２９と続く。パケットの残り部分はペイロード３１と、CRCエラー検出コード３３である。イーサネットの主な長所は、簡潔さと自由度にある。パケットサイズの可変性は、ネットワークの仕事量の変化に対応し、伝送フローの調整をより利便に行なうことができる。イーサネットの完全分散性は、低コストでアンマネージドLANの構築を可能にする。
【０００６】
ATM(Asynchronous Transfer Mode)プロトコルは、音声やビデオ、データの伝送に最適である。ATMは、固定サイズのパケットまたはセルでデータを伝送するネットワーク技術である。ATMにおいて利用されるセルは、それ以前の技術で使われる単位より小さい。
ATMは、データ伝送が始まると、２つのポイント間に固定されたチャネルまたはルートをつくる。この点がTCP/IPと異なり、TCP/IPはメッセージをパケットに分割し、各パケットが送り元から宛先へ異なるチャネルをとることができる。この違いにより、ATMネットワークにおいては、データの追跡と予測がより簡単になるが、ネットワークトラフィックの突然の増加に対応することが困難となる。
【０００７】
複数の送り元と宛先からのATMセルは、多重パケットスイッチ間で非同期に多重化される。各ネットワークリンクの各回路は、VPI（Virtual Path Identifier;   仮想パス識別子）とVCI（Virtual Channel Identifier；仮想チャネル識別子）と呼ばれる固有の整数フィールドで識別され、ATMスイッチは、ポート間のセル変換や、セルのバッファリング、VPI/VCIの変換、QOS(サービス品質)・接続設定の保証、接続切断（ｔear-down）を行なう。
【０００８】
図２にATMセルの構成を示す。各セルは５３バイトの長さであり、そのうちの5バイトはパケットヘッダに用いられ、４８バイトはペイロード５３に用いられる。該パケットヘッダは４ビットのGFC(Generic flow control；一般的フロー制御)４１フィールドで始まり、このフィールドは同一のUNI（User network interface；ユーザネットワークインターフェース）を共有している複数のデバイス間の公平且つ効率のよいアクセスを確保するために用いられる。GFC４１フィールドの次に、８ビットのVPI４３と、１６ビットのVCI４５が続く。VPI４３は、仮想パスと呼ばれる仮想接続組を識別させ、VCI４５が各仮想パス内で各仮想接続を識別する。
【０００９】
VPI/VCI情報の次に、３ビットのペイロードタイプ（PT）４７フィールドが続く。先頭の１ビットはユーザデータまたは制御データを示す。最初の１ビットがユーザデータを示す場合、二番目のビットは輻輳（congestion）を示し、最後の１ビットはフレームの終わりを示す。次のフィールドは１ビットのCLP（Cell loss priority；セル廃棄優先順位）４９フィールドで、優先度の異なる２つのセルを定義し、ネットワークの輻輳時に優先的に破棄されるべきセルを示す。HEC（Header error check；ヘッダエラー制御）５１フィールドは、セルのヘッダ内容に対し８ビットの冗長検査を行なう。
【００１０】
UTOPIA(Universal Test and Operations PHY Interface for ATM)インターフェースは、ATMフォーラムにより定義され、ATMデバイスとATM PHY（物理レイヤインターフェース）またはSAR（Segmentation and Re-assembly）デバイス間の標準のチップレベルインターフェースを提供する。UTOPIAインターフェースは、８ビットのデータバスを有し、且つ、送受信においてATMセルを保存することができるFIFO（First-In First-Out）を含み、セルレベルのハンドシェイクをサポートすると共に、パリティビット生成とチェックを選択的にサポートする。UTOPIAインターフェースは、離散データと制御信号の全二重バスを双方向に確立する。
【００１１】
ATMセル変換は、ｘDSL（Digital Subscriber Line；デジタル加入者線）システムでよく利用されている。ｘDSL技術は、従来の電話サービス（POTS; plain old telephone service）を利用し、銅線ケーブルを介して電話会社の中心局へATMセルを送信することを可能にする。ｘＤＳＬ上のATMは、個人宅や小さなオフィス環境からの高速ネットワークアクセスを提供する。この領域においては、ADSL（Asymmetric digital subscriber line）やUADSL（Universal ADSL）、GSHDSL  (Symmetric High-speed DSL)、VDSL(Very high speed DSL)などを含め、いくつかのスタンダードが確立されている。これらの技術は、ローカルループ、即ち、ユーザの居住地域の中継局と顧客の電話ジャックとを接続する銅線ケーブルを利用する。このローカルループは多くの地域で電話会社が運営するATMコアネットワークへ直接接続されている。ｘDSLサービス上のATMは、プロトコルを変えることなく、コアATMネットワークでの高速特性とサービス品質保証を備えている。これは、個人宅や小さなオフィスに端末相互間のATMネットワーク提供の可能性を生み出している。
【００１２】
図３にｘDSLサービスの伝送構造を示す。ｘＤＳＬにおいて、DSLAM（Digital Subscriber Line Access Multiplexer）７５１がブロードバンドインターネットアクセスに利用される。DSLAM７５１は、xＤＳＬモデム７５に接続されたｘDSL回線73から、ATMスイッチまたはインターネットプロトコルルータ７５３にデジタルデータが送信される前に、デジタルデータを集める機能を有する。典型的なDSLAMは、ラック（single rack mount chassis）毎に数百のｘDSLチャネルをサポートする。ネットワーク側においては、DSLAMから、インターネット７７に順番に接続されるスイッチまたはルータ７５３への多重トラフィックを運ぶ、１つかそれ以上の幹線を備えている。このため、DSLAM７５１側においては、大量のチャネルを扱うためによりパワフルなCPUが必要となる。
【００１３】
ｘDSLシステムは、IP/イーサネットパケット間を往来するATMセルの包装と開梱を行なわなければならないため、セルの処理に高価なRISC CPUと大容量のメモリが必要となる。中継局側のCPUは、大量のチャネルの複雑なATMプロトコルを処理しなければならず、また、計算能力、計算リソース及びこれら計算環境の相互間接続の急速な増加により、より高速なネットワークが必要となり、これらのニーズが１００Mb/sイーサネットとギガビットイーサネットの開発と標準化を実現した。ギガビットイーサネットは、イーサネットの親近性を毎秒1,000,000,000ビットで提供する。
【００１４】
このため、カスタマ構内設備（CPE, Customer Premises Equipment）用にはシングルチャネル、ならびにDSLAM側用にはマルチチャネルの、イーサネットパケットとATM UTOPIAインターフェース間のシンプルで速いコンバータ/ブリッジが必要とされている。特に、DSLAM側において、ｘDSLネットワーク上の大規模なイーサネット変換システム用に、複数のイーサネットチャネルを対応するｘDSLチャネルに変換することのできるASICベースのデバイスが必要とされている。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明の目的は、ｘDSL上のイーサネットインターフェース、UTOPIA及びATMセルのコンバータ/ブリッジとその操作方法を提供することにある。
また、本発明の別の目的は、イーサネットバスとUTOPIAバス間のシングル/マルチチャネルのコンバータ/ブリッジを提供し、さらには、イーサネットとATMネットワーク間の低コストの伝送を可能にするシングルチップソリューションを提供することにある。
【課題を解決するための手段】
【００１６】
本発明は、第一バスと第二バスを介した、イーサネットバスインターフェースとUTOPIAバスインターフェース間のコンバータ/ブリッジに関する。本発明のコンバータ/ブリッジは、第一変換デバイスと第二変換デバイスを備え、前記第一変換デバイスは、第一バス上のイーサネットデータパケットを第二バス上の５３バイトのATMセルに変換するために用い、前記第二変換デバイスは、第二バス上の５３バイトのATMセルを第一バス上のイーサネットデータパケットに変換するために用いる。
【００１７】
前記第一変換デバイスは、イーサネットデータパケットをサブセルデータフィールドに変換する第一変換ユニットと、一組の前記サブセルデータフィールドを結合し、ATMセルのヘッダフィールド内のセル信号バイトを挿入し、５３バイトのATMセルとするATMセルバッファユニットと、前記５３バイトのATMセルをATMセル形式で伝送するための伝送ユニットとを有する。
【００１８】
前記第二変換デバイスは、ATMセルヘッダフィールドの始めのバイト内の前記セル信号バイトを検出するための受信ユニットと、信号ビットをイーサネットMIIバスのRXDV信号に変換し、且つ、関連データニブルをイーサネットMIIバスのRXDAに変換する変換ユニットと、イーサネットデータパケットをイーサネットパケット形式で伝送するための伝送ユニットとを有する。
【００１９】
本発明はさらに、イーサネットデータパケットとATMセル間の相互変換の方法に関し、本発明の方法は以下の手順を含む。まず、第一バス上のイーサネットデータパケットを受信し、第二バス上の５３バイトのATMセルに変換する。次に、第二バス上の５３バイトのATMセルを受信し、第一バス上のイーサネットデータパケットに変換する。
【００２０】
本発明はさらに、MAC（Media Access Contｒol）送信バッファからのデータフローの制御方法に関し、ｘDSL/ATM/UTOPIAの伝送速度がイーサネットMIIバスの速度より遅いため、送信クロック（TX_CLK）の開閉を利用してイーサネット伝送速度を遅延させる。
本発明はさらに、MAC受信バッファへのデータフローの制御方法に関し、ｘDSL/ATM/ UTOPIAの伝送速度がイーサネットMIIバスの速度より遅いため、受信クロック（RX_CLK）の開閉を利用してイーサネット伝送速度を遅延させる。
【発明を実施するための最良の形態】
【００２１】
（実施例１）
本発明は、イーサネットインターフェースバスとUTOPIAインターフェースバス間のコンバータ/ブリッジに関する。図４に本発明の実施例１の簡略な模式図を示す。コンバータ/ブリッジ１０は、イーサネットバス１１１とUTOPIAバス１１３を介し、イーサネットバスインターフェース１１とUTOPIAバスインターフェース１３にそれぞれカップリングされる。前記コンバータ/ブリッジ１０は、第一変換デバイス１０１と、第二変換デバイス１０３とを含み、前記第一変換デバイス１０１は、前記イーサネットバス１１１上のイーサネットデータパケットを受信し、前記UTOPIAバス１１３上の５３バイトのATMセルに変換する。前記第二変換デバイス１０３は、前記UTOPIAバス１１３上の５３バイトのATMセルを受信し、前記イーサネットバス１１１上のイーサネットデータパケットに変換する。さらに、前記イーサネットバスインターフェースは、GPSI（General Purpose Serial Interface；簡略型汎用シリアル・インターフェイス）、MII（Media Independent Interface；メディア独立インターフェース）、RMII（Reduced MII）、SMII（Serial MII）、GMII（Gigabit MII）、SS-SMII(Source Synchronous-SMII)、TBI(Ten Bit Interface)またはその他のイーサネットインターフェースのうちのいずれか１つとする。イーサネットMAC PHYバスインターフェース標準と信号を図５に示す。ATMバスインターフェースは、UTOPIAレベル１、レベル２、レベル３、レベル４バスのうちのいずれか１つとする。
【００２２】
さらに、前記第一変換デバイス１０１は、変換ユニット１０１１、ATMセルバッファユニット１０１３、伝送ユニット１０１５及びTX__CLKフロー制御クロックユニット１０１７を含む。前記変換ユニット１０１１は、イーサネットデータパケットを４ニブルサブセルデータフィールドに変換するために用い、各４ニブルサブセルデータフィールドは、３ニブルデータフィールドと関連信号ニブルを含む。該信号ビットはMII/イーサネットバスにおけるTXEN（Transmit Enable Signal bit）とし、該データフィールドニブルは、TXDATA[３:０]（Transmit Fata bit 3-0）とする。前記関連信号ニブルは、イーサネットバス内の関連データフィールドの出現を示す。
【００２３】
図６に、イーサネットフレームからATMセルにどのように変換されるかを説明するために、イーサネットフレームからUTOPIA（ATM）セルへの伝送パスの概要を示す。ATMセルバッファユニット１０１３は、一組２４の多重４ニブルサブセルデータフィールドを結合させ、ATMセルのヘッダフィールド内のセル信号バイトを挿入して５３バイトのATMセルをつくる。ヘッダはさらに、伝送状態を示し、ローカル及びリモートノードを制御する帯域外管理に用いられる未使用のデータフィールドを有する。前記伝送ユニット１０１５は、該５３バイトのATMセルをATMセル形式で伝送するために用いられる。
【００２４】
前記フロー制御クロック１０１７は、ｘDSLの伝送速度がイーサネット/MIIバスの速度より遅いため、イーサネット伝送速度を遅延させるために用いる。イーサネットMIITXクロック周波数は２５MHｚであるが、４ビット（ニブル幅）のTXDATA[３；０]データバスでは、インターフェース１１１の通常の速度は１００Mbpsである。UTOPIAバスは１２．５MHｚのクロック周波数であり、８ビット幅のUTOPIAバスでは、インターフェース１１３の速度はやはり１００Mbpsである。このクロック周波数法はバッファ管理の簡略化につながる。さらに、フロー制御に関しては、変換ユニット１０１１が前記信号ニブルを挿入するとき、２５％の信号オーバーヘッド（signaling overhead）を付加するため、TX_CLKは、図８（a）に示すように、イーサネットデータフィールド３ニブルを受信した後、２５MHzクロックサイクル８１の１サイクル間一時停止する。このため、イーサネットMIIバスとUTOPIAバスの両方が、２５％の信号ニブルオーバーヘッドで１００Mｂpsの速度で動作することになり、実際のデータ伝送は７５Mbpsとなる。さらに、該フロー制御法では、UTOPIAがTXCLAV(Transmit Cell Available)のインターフェース１１３への送信を停止すると、前述のｘDSL/ATMセルが完全に伝送されていないことを意味し、前記ATMセルバッファユニット１０１３が満杯状態になる。この状態が発生すると、前記フロー制御クロック１０１７は、該ATMセルバッファユニット１０１３が少なくとも１セルバッファをインターフェース１１３へ伝送するまで、前記TX_CLK（２５MHｚクロック）８３を一時停止させる。前記ATMセルのヘッダフィールドは、ATMフォーラムによって限られた用途のみに利用されるため、図６に示すように、該ヘッダの始めの１バイトが、セルデータがイーサネットデータフィールドを有していることを示す前記セル信号バイトとして使われる。
【００２５】
前記第二変換デバイス１０３は、受信ユニット１０３１、変換ユニット１０３３、伝送ユニット１０３５及びRX_CLKフロー制御クロックユニット１０３７を含む。前記受信ユニット１０３１は、ATMセルヘッダフィールドの始めの１バイトの前記セル信号バイトを検出し、ATMセルデータ(４８バイト)のみを前記変換ユニット１０３３セルバッファへ送信する。該セルデータは、２４の多重４ニブルサブセルデータフィールドから成り、各４ニブルサブセルデータフィールドは、３ニブルのデータフィールドと１つの関連信号ニブルアヘッド（ahead）を含む。前記変換ユニット１０３３は、該シグナルビットをイーサネットMIIバスのRXDV（Receive Data Available）信号に変換し、後続のデータバイトの該関連データニブルを、イーサネットMIIバスのRXDATA[３;０]（Receive Data bit 3-0）に変換する。前記伝送ユニット１０３５は、イーサネットデータパケットをイーサネットパケット形式で伝送するために用いる。図７にATMセルがどのようにイーサネットフレームに変換されるかを示すUTOPIA（ATM）セルの受信パスの概略を示す。
【００２６】
前記フロー制御クロックユニット１０３７は、ｘDSLの受信速度が遅いため、イーサネット受信速度を遅延させるために用いる。イーサネットMII RX_CLKクロック周波数は、２５MHｚであり、４ビット（ニブル幅）RXDATA[３:０]データバスで、インターフェース３１１の通常の速度は１００Mbpsである。UTOPIAバスは１２．５MHｚクロック周波数であり、８ビット幅のUTOPIAバスで、インターフェース１１３の速度はやはり１００Mbpsである。このクロック周波数法は、バッファ管理の簡略化につながる。
【００２７】
さらに、該フロー制御において、前記変換ユニット１０３３が信号ニブルを分離するとき、イーサネットバス受信速度の２５％をカットするため、図８（ｂ）に示すように、３ニブルのイーサネットデータフィールドを受信後、RX_CLKが２５MHｚクロックサイクル８５の１サイクル間一時停止する。このため、イーサネットMIIバスは７５Mbpsの速度となり、UTOPIAバスが１００Mbpsとなる。さらに、該フロー制御法において、UTOPIAがRXCLAV(Receive Cell Available)のインターフェース１１３への送信を停止すると、ATMセルから成るイーサネットフレームが全く受信されていないことを意味し、変換ユニット１０３３のバッファが空の状態となる。この状態が発生すると、変換ユニット１０３３が完全なイーサネットフレームの最後のセルをインターフェース１１３へ伝送するまで、RX_CLKフロー制御クロックユニット１０３７がRX_CLK（２５MHｚクロック）を一時停止する。
【００２８】
（実施例２）
本発明の実施例２は、第一変換デバイス及び第二変換デバイスを含んで成り、前記第一変換デバイスは、変換ユニット１０１１、ATMセルバッファユニット１０１３、伝送ユニット１０１５及びTX_CLKフロー制御クロックユニット１０１７を含む。前述同様に、該変換ユニット１０１１は、イーサネットデータパケットを９バイトのサブセルデータフィールドに変換するために用い、各９バイトのサブセルデータフィールドは、８バイトのデータフィールドと１つの関連信号バイトを含み、図６に示すように、該関連信号バイトは、イーサネットバス内の関連データフィールドの出現を示す。前記ATMセルバッファユニット１０１３は、１組５つの多重９バイトパケットを５バイトのヘッダと３つの保留バイトと結合させ、第一５３バイトATMセルとする。該保留バイトは、伝送状態を示し、ローカル及びリモートノードを制御する帯域外管理に用いられる。前記伝送ユニット１０１５は、該５３バイトのATMセルをATMセル形式で伝送するために用いる。
【００２９】
前記フロー制御クロック１０１７は、ｘDSL伝送の速度が遅いため、イーサネット伝送速度を遅延させるために用いる。イーサネットMII TX_CLKクロック周波数は、２５MHｚであり、４ビット(ニブル幅)のTXDATA[３:０]データバスで、インターフェース１１１の通常の速度は１００Mbpsとなる。UTOPIAバスは１２．５MHzのクロック周波数であり、８ビット幅のUTOPIAバスで、インターフェース１１３の速度はやはり１００Mbpsとなる。このクロック周波数法は、バッファ管理の簡略化につながる。さらに、このフロー制御において、変換ユニット１０１１が信号ニブルを挿入するとき、１２．５％の信号オーバーヘッドを付加するため、TX_CLKは図９(a)に示すように、１６ニブルのイーサネットデータフィールドを受信した後、２５MHｚクロックサイクル９１の２サイクル間一時停止する。このため、イーサネットMIIバスとUTOPIAバスの両方が、１２．５％の信号ニブルオーバーヘッドで１００Mpsの速度で動作し、実際のデータ伝送は８７．５Mbpsとなる。さらに、このフロー制御法において、UTOPIAがTXCLAV(Transmit Cell Available)のインターフェース１１３への送信を停止すると、前述のｘDSL  /ATMセルが完全に伝送されていないことを意味し、前記ATMセルバッファユニット１０１３のバッファが満杯の状態になる。この状態が発生すると、該ATMセルバッファユニット１０１３が少なくとも１セルバッファをインターフェース１１３へ伝送するまで、該フロー制御クロック１０１７が該TX＿CLK（２５MHｚクロック）９３を一時停止する。ATMセルのヘッダフィールドは、ATMフォーラムによって限られた用途のみに利用されるため、図６に示すように、該ヘッダの始めの１バイトのみが、セルデータがイーサネットデータフィールドを有していることを示す前記セル信号バイトとして使われる。
【００３０】
前記第二変換デバイス１０３は、受信ユニット１０３１、変換ユニット１０３３、伝送ユニット１０３５及びRX_CLKフロー制御クロックユニット１０３７を含む。該第二変換デバイス１０３の前記受信ユニット１０３１は、ATMセルヘッダフィールドの最初の１バイト内のセル信号バイトを検出し、ATMセルデータのみをATMセルバッファへ送信する。該セルデータは、５つの多重９バイトデータフィールドと、５バイトのヘッダ１つと、３つの保留バイトとから成る。各９バイトのデータフィールドは、８バイトのデータフィールドと１つの関連信号バイトを含む。前記変換ユニット１０３３は、ATMセルデータのイーサネットデータパケットへの変換に用いられ、前記伝送ユニット１０３５は、イーサネットデータパケットをイーサネットパケット形式で伝送するために用いられる。
【００３１】
前記フロー制御クロック１０３７は、ｘDSLの受信速度が遅いため、イーサネット受信速度を遅延させるために用いる。イーサネットMII RX_CLKクロック周波数は、２５MHｚであり、４ビット（ニブル幅）のRXDATA[３:０]データバスで、インターフェース３１１の通常の速度は１００Mbpsであり、UTOPIAバスは１２．５MHｚのクロック周波数である。８ビット幅のUTOPIAバスで、インターフェース１１３の通常の速度はやはり１００Mbpsとなる。このクロック周波数法は、バッファ管理の簡略化につながる。さらに、フロー制御において、変換ユニット１０３３が信号ニブルを分離するとき、イーサネットバス受信速度を１２．５％カットするため、図９（ｂ）に示すように、１６ニブルのイーサネットデータフィールドを受信後、RX_CLKが２５MHｚのクロックサイクル９５の２サイクル間一時停止する。このため、イーサネットMIIバスが８７．５Mbpsの速度となり、UTOPIAバスが１００Mｂｐｓの速度となる。さらに、該フロー制御法において、UTOPIAがRXCLAV(Receive Cell Available)のインターフェース１１３への送信を停止すると、ATMセルから成る完全なイーサネットフレームが受信されないことを意味するため、変換ユニット１０３３のバッファが空の状態となる。この状態が発生すると、該変換ユニット１０３３が少なくとも１つのセルバッファ９７をインターフェース１１３へ伝送するまで、該フロー制御クロック１０３７が前記RX＿CLK（２５MHｚクロック）を一時停止させる。
【００３２】
イーサネットインターフェースバスとUTOPIAインターフェースバス間のコンバータ/ブリッジの性能を向上させるため、本発明は、イーサネットパケットをイーサネットMACから受信するとき、イーサネットパケットのプリアンブル部とフレーム開始部をトリミングすることができる。本発明は、イーサネットパケットの宛先アドレス、送信元アドレス、タイプフィールド、ペイロード及びCRCのみをUTOPIAバスへ伝送する。さらに、UTOPIAからパケットを受信するとき、本発明はプリアンブル部とフレーム開始部を受信するフレームの前に付加し、イーサネットバスへ伝送する。これにより、イーサネットフレームが６４バイトの最短サイズとなり、性能が向上する。
【００３３】
（実施例３）
図１０に、多重第一バス１１１を介しUTOPIAバスインターフェースにカップリングした本発明の実施例３を示す。UTOPIAレベル２、レベル３、レベル４インターフェース１１３のアドレスに対応し、本実施例では多重チャネルを３２チャネルまでサポートすると共に、さらに、適切な第一バスを判別しイーサネットデータパケットを伝送するためのUTOPIAバス１００のアドレス決定ユニットを含む。
【００３４】
（実施例４）
図１１に、シングルチャネルを介し、イーサネットバスインターフェースとUTOPIAバスインターフェースへカップリングする、本発明の実施例４を示す。実施例４においては、該コンバータ/ブリッジはシングルチップから成る。本実施例は、イーサネットブリッジ１７０１とイーサネットPHYデバイス１７０２を含む。該イーサネットブリッジ１７０１は、イーサネットMAC内蔵の２ポートのイーサネットスイッチとして動作し、イーサネットサブネットに接続する。特に、ｘDSLの伝送速度が遅いことによるフロー制御状態が発生すると、前記イーサネットPHYデバイス１７０２が物理レイヤインターフェースを標準イーサネットに適切な配線で接続された１つの標準イーサネットノードに提供する。イーサネット変換装置１７０３は、変換回路の提供と、コネクタ１７０４とPHYデバイス１７０２間の信号をカップリングすることとを目的として用いる。
【００３５】
本実施例は、さらに、UTOPIAマスタ１７０５、ｘDSL PHY１７０６及びUTOPIAスレーブバッファ１７０９を含む。前記UTOPIAマスタ１７０５は、UTOPIAスレーブバッファ１７０９、ｘDSL PHY1706及びイーサネットブリッジ１７０１から、またはこれらへのデータ伝送の開始（initiate）と制御を行なう。前記ｘDSL PHYデバイス１７０６は、標準ｘDSLに適切な配線で接続された標準ｘDSLノードに物理レイヤインターフェースを提供する。
【００３６】
前記UTOPIAスレーブバッファ１７０９は、元の（original）UTOPIAからデータを受信するために用い、該UTOPIAスレーブバッファ１７０９は、現存のATM伝送に用いる。本発明は、元のATM UTOPIAバスにカップリングされたUTOPIAスレーブバッファ１７０９により、UTOPIAインターフェース間のデータ伝送を可能にする。前記UTOPIAマスタ１７０５は、元のATM UTOPIAバスと変換されたUTOPIAバスとを処理し、該UTOPIAマスタ１７０５は、元のATMセルを伝送し、且つ、イーサネットパケットをUTOPIAバスに変換する。ｘDSL変換デバイス１７０７は、変換回路の提供と、前記コネクタ１７０８とPHYデバイス１７０６間の信号のカップリングとを行なう。さらに、本実施例は、伝送状態とUTOPIAマスタ１７０５のコマンドとを維持するための、CPU(Central Processor Unit)１７１０とSRAM（Static Random Access Memory）１７１１を含む。
【００３７】
（実施例５）
図１２に、多重チャネルでイーサネットバスインターフェースとUTOPIAバスインターフェースへカップリングする、本発明の実施例５を示す。本実施例においては８チャネルを例として説明する。実施例５において、コンバータ/ブリッジは、８チャネルを備えたシングルチップから成る。本実施例は、８チャネルイーサネットブリッジ１８０１を含み、さらに、UTOPIAマスタ１８０５と、ATMセルバッファの８チャネルを多重化したｘDSL PHYデバイス１８０６を含む。該UTOPIAマスタ１８０５は、UTOPIAスレーブバッファ１８０９、ｘDSL PHYデバイス１８０６及びイーサネットブリッジ１８０１から、またはこれらへのデータ伝送の開始（initiate）と制御を行なう。前記ｘDSL PHYデバイス１８０６は、標準ｘDSLに適切な配線で接続された１つの標準ｘDSLノードに物理レイヤインターフェースを提供する。
【００３８】
前記UTOPIAスレーブバッファ１８０９は、現有のATM伝送に用いることができる。本発明は、元のATM UTOPIAバスにカップリングされたUTOPIAスレーブバッファ１８０９により、UTOPIAインターフェース間のデータ伝送を可能にする。前記UTOPIAマスタ１８０５は、元のATM UTOPIAバスと変換されたUTOPIAバスとを処理し、該UTOPIAマスタ１８０５は、元のATMセルを伝送し、且つ、イーサネットパケットをUTOPIAバスに変換する。前記ｘDSL変換デバイス１８０７は、変換回路の提供と、前記コネクタ１８０８とPHYデバイス１８０６間の信号のカップリングとを行なう。さらに本実施例は、伝送状態とUTOPIAマスタ１８０５のコマンドとを維持するための、CPU１８１０とSRAM１８１１を含む。全二重モードを利用するため、イーサネットパケットバッファは必要ない。
【００３９】
図１３に、市販のコンポーネントを利用してイーサネットデータパケットをサブセルデータフィールドに変換する、イーサネットからUTOPIA/VDSL（Very High Speed Digital Subscriber Line）への設計を示す模式図を示す。このイーサネットからこの設計のUTOPIA/VDSLへは、FPGA２２０、MAC２１０及びCPU２２４を統合したSOC（System on Chip）の構築のために用いる。イーサネット２０５の変圧器は、YCLElectronics（登録商標）社のPH162479とし、２ポートイーサネットスイッチ/MAC２１０はATAN（登録商標）社のATAN8992とする。UTOPIAコンバータ２２０へのMIIは、ラティスセミコンダクタ社（Lattice Semiconductor（登録商標）） ｌｓｐMACII4シリーズとし、２つのFIFO２２５はIDT７２００とする。VDSLデータポンプ２３０は、インフィニオン社（Infineon（登録商標））の VDSL PEF-22812とし、VDSL AFE(analog front end)２４０は、インフィニオン（登録商標） VDSL PEF-22811とする。VDSLドライバ２５０は、インフィニオン（登録商標） VDSL PEF-2281０とし、VDSLの変圧器２６０は、APC（登録商標）のAPC-77112/77110とする。
【００４０】
図１４に、市販のコンポーネントを利用したイーサネットからUTOPIA/VDSLへの別の設計を示す模式図を示す。図１３との違いは、イーサネットからUTOPIA/VDSLへの設計が、より多くのデータ伝送を処理するため、３つのFIFOを用いて、イーサネットデータパケットを9バイトのサブセルデータフィールドに変換する点である。
【００４１】
（実施例６）
図１５に本発明の実施例６を示す。本実施例ではさらに、USBからイーサネットへのブリッジ９を含み、イーサネットMIIバスとUSB1.1/2.0 109を接続し、USBとUTOPIA間のコンバータ/ブリッジとして用いることができる。該USBからイーサネットMIIへのブリッジ９は、ADM8511など市販のデバイスとすることができる。
【００４２】
以上、本発明の実施例を具体的に説明してきたが、具体的な構成・適用範囲・応用性はこれらの実施例に限られるものではなく、本発明の要旨を逸脱しない範囲においての設計変更等があっても、本発明に含まれる。よって本発明は、特許請求の範囲により限定される。
【図面の簡単な説明】
【００４３】
【図１】イーサネットパケットの構成を示す模式図である。
【図２】ATMセルの構成を示す模式図である。
【図３】ｘDSLサービスの伝送構造を示す模式図である。
【図４】本発明の実施例１によるコンバータ/ブリッジを示す模式図である。
【図５】イーサネットMAC＿PHYバスインターフェースの標準と信号を示す模式図である。
【図６】イーサネットフレームのUTOPIA（ATM）セルへの変換を示す概略図である。
【図７】UTOPIA（ATM）セルのイーサネットフレームへの変換を示す概略図である。
【図８ａ】本発明の実施例１によるTX_CLKフロー制御伝送パスを示す模式図である。
【図８ｂ】本発明の実施例１によるRX_CLKフロー制御受信パスを示す模式図である。
【図９ａ】本発明の実施例２によるTX_CLKフロー制御伝送パスを示す模式図である。
【図９ｂ】本発明の実施例２によるRX_CLKフロー制御受信パスを示す模式図である。
【図１０】本発明の実施例３によるコンバータ/ブリッジを示す模式図である。
【図１１】本発明の実施例４によるコンバータ/ブリッジを示す模式図である。
【図１２】本発明の実施例５によるコンバータ/ブリッジを示す模式図である。
【図１３】本発明の実施例５による市販のコンポーネントを利用したイーサネットからUTOPIA/VDSLへの設計を示す模式図である。
【図１４】本発明の実施例５による市販のコンポーネントを利用したイーサネットからUTOPIA/VDSLへの設計を示す模式図である。
【図１５】本発明の実施例６によるコンバータ/ブリッジを示す模式図である。
【符号の説明】
【００４４】
９  ブリッジ、１０  コンバータ/ブリッジ、１１  イーサネットバスインターフェース、１３  UTOPIAバスインターフェース、２１  インターフレームギャップ、２３  プリアンブル文字列、２４  フレーム開始部、２５  宛先アドレス、２７  送信元アドレス、２９  タイプフィールド、３１  ペイロード、３３  エラー検出コード、４１  GFC（一般的フロー制御）、４３  VPI（仮想パス識別子）、４５  VCI（仮想チャネル識別子）、４７  ペイロードタイプ、４９  CLP（セル廃棄優先順位）、５１  HEC（ヘッダエラー検出）、７３  ｘDSL、７５  モデム、７７  スイッチ、８３  TX_CLK、８５  クロックサイクル、８７  セルバッファ、９１  クロックサイクル、９３  TX_CLK、９５  クロックサイクル、９７  セルバッファ、１００  UTOPIAバス、１０１  第一変換デバイス、１０３  第二変換デバイス、１０９  USB1.1/2.0、１１１  イーサネットバス/インターフェース、１１３  UTOPIAバス、２０５  イーサネット、２１０  イーサネットスイッチ/MAC(メディアアクセス制御)、２２０  コンバータ/FPGA（Field Programmable Gate Array）、２２４  CPU、２３０  データポンプ、２４０  AFE（Analog front end）、２５０  VDSLドライバ、２６０  APC、３１１  インターフェース、７５１  DSLAM（Digital Subscriber Line Access Multiplexer）、７５３  IPルータ、１０１１  変換ユニット、１０１３  ATMセルバッファユニット、１０１５  伝送ユニット、１０１７  フロー制御ユニット、１０３１  受信ユニット、１０３３  変換ユニット、１０３５  伝送ユニット、１０３７  フロー制御クロックユニット、１７０１  イーサネットブリッジ、１７０２  イーサネットPHYデバイス、１７０３  イーサネット変換デバイス、１７０４  コネクタ、１７０５  UTOPIAマスタ、１７０６  PHY（物理レイヤ）、１７０７  変換デバイス、１７０８  コネクタ、１７０９  バッファ、１７１０  CPU（Central Processor Unit）、１７１１  SRAM（Static Random  Access Memory）、１８０１  チャネル/ブリッジ、１８０５  UTOPIAマスタ、１８０６  ｘDSL PHY、１８０８  コネクタ、１８０９  バッファ、１８１０  CPU（Central Processor Unit）、１８１１  SRAM（Static Random  Access Memory）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９ａ】
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【図９ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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