(57)【要約】【課題】遅れのない安定した精度の高い出力電圧検出値を得て、高精度で安定な出力電圧を出力し得る電力変換装置を提供すること。【解決手段】スイッチング半導体素子のスイッチング周期の所定の期間又は全期間において所定数Ｎ（４以上の整数）の出力電圧検出値を演算処理して求め、出力電圧検出値をメモリし、最新の（Ｎ−１）個の前記出力電圧検出値を読み出し、新たに前記出力電圧検出値が求められる毎に、所定数Ｎの前記出力電圧検出値を比較してそれらの内の最大の出力電圧検出値と最小の出力電圧検出値とを演算処理して求め、前記最大の出力電圧検出値と最小の出力電圧検出値とを除いた残りの前記出力電圧検出値の平均値を演算処理して求め、前記出力電圧検出値の前記平均値を前記出力電圧の検出信号とする電力変換装置の制御方法。【選択図】　図１
2004096963.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧の検出信号が予め決められた基準信号と等しくなるようにスイッチング半導体素子を制御する電力変換装置の制御方法において、
前記スイッチング半導体素子のスイッチング周期の所定の期間又は全期間において所定数Ｎ（４以上の整数）の出力電圧検出値をアナログ−ディジタル変換処理して求めるステップと、
前記出力電圧検出値をメモリするステップと、
最新の（Ｎ−１）個の前記出力電圧検出値を読み出すステップと、
新たに出力電圧検出値が求められる毎に、この最新の出力電圧検出値と前記読み出された（Ｎ−１）個の前記出力電圧検出値を比較して、それらの内の最大の出力電圧検出値と最小の出力電圧検出値とを演算処理して求めるステップと、
前記最大の出力電圧検出値と最小の出力電圧検出値とを除いた残りの前記出力電圧検出値の平均値を演算処理して求めるステップと、
を備え、前記出力電圧検出値の前記平均値を前記出力電圧の検出信号とすることを特徴とする電力変換装置の制御方法。
【請求項２】
請求項１において、
前記出力電圧検出値の前記平均値は、予め決めた周期で読み出すことにより、前記出力電圧検出値の前記平均値の一部分が前記出力電圧の検出信号として利用されることを特徴とする電力変換装置の制御方法。
【請求項３】
請求項１において、
前記出力電圧検出値の周波数は、前記スイッチング半導体素子のスイッチング周波数の４倍以上であることを特徴とする電力変換装置の制御方法。
【請求項４】
１又は複数個のスイッチング半導体素子と、出力電圧の検出信号が予め決められた基準信号と等しくなるように前記スイッチング半導体素子を制御する制御回路とを備えた電力変換装置において、
前記制御回路は、
前記電力変換装置の出力電圧を検出し、そのアナログ電圧検出信号を前記スイッチング半導体素子のスイッチング周波数よりも高い周波数のディジタルの出力電圧検出値に変換する電圧検出手段と、
前記ディジタルの出力電圧検出値をメモリし、その内の最新の所定数Ｎ（４以上の整数）−１の出力電圧検出値を読み出し、その読み出した（Ｎ−１）個の出力電圧検出値と検出されたばかりの出力電圧検出値を含めたＮ個の出力電圧検出値を比較し、その比較結果から前記出力電圧検出値における最大の出力電圧検出値と最小の出力電圧検出値を求め、これら最大の出力電圧検出値と最小の出力電圧検出値を除外した残りの前記出力電圧検出値の平均値を並列演算処理して求めて出力電圧検出信号とする並列演算処理手段と、
を備えたことを特徴とする電力変換装置。
【請求項５】
請求項４において、
前記制御回路は、少なくともＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）及びＣＰＵを備え、前記ＦＰＧＡで求められた前記出力電圧検出値の平均値を、前記ＣＰＵからの信号により、予め決められた周期で読み出し、予め決められた基準信号と比較してパルス幅制御信号を発生することを特徴とする電力変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高精度で安定した出力電圧検出信号を得、高精度で安定した出力電圧を負荷に供給し得る電力変換装置の制御方法及びその方法を適用した電力変換装置に関する。
【０００２】
【従来の技術】電力変換装置としてコンデンサ充電器を一例として挙げると、コンデンサ充電器は銅蒸気レーザやエキシマレーザなどの駆動パルスレーザの駆動パルス電源の初段のコンデンサ、つまり負荷コンデンサを高速に繰り返して充電するために用いられている。特に、エキシマレーザにあっては負荷コンデンサの高精度の充電が求められる場合が多い。従来のコンデンサ充電器は、図６に示すようにインバータ部ＩＶの出力に整流回路Ｒｅ　を接続して構成されている。すなわち、コンデンサ充電器は、直流電圧源ＤＣの出力電力を制御し、直流電圧源ＤＣから供給される直流電圧をインバータ部ＩＶにより交流電圧（方形波交流電圧）に変換し、トランスＨにより昇圧された交流電圧を整流回路Ｒｅ　により整流し、この整流された電流により負荷コンデンサＣｄ　の充電を行う。
【０００３】そして、制御部１００は、被充電対象の負荷コンデンサＣｄ　への充電の制御を、負荷コンデンサＣｄ　の充電電圧値を分圧器Ｍ１により充電電圧値と比例関係にある測定電圧に分割し、その測定電圧と、負荷コンデンサＣｄ　の充電電圧の目標値を示す設定電圧とを比較して行っている。すなわち、制御部１００は、分圧器Ｍ１　からの測定電圧が、内部に設定されている設定電圧を超えたか否かの判定を行い、超えている場合に、その時点でインバータ部ＩＶを停止させて、負荷コンデンサＣｄ　への充電を停止させる。（例えば、特許文献１，２）
【特許文献１】特開平１１−３３２１５１号公報（３，４頁、図１、図４）
【特許文献２】特開平８−２８０１７３号公報（４，５頁、図１、図１４）
【０００４】
【発明が解決しようとする課題】しかしながら、従来の大多数の電力変換装置では、アナログ制御方式を行っているため、出力電圧を連続して検出する。このようなアナログ制御では、高周波スイッチング動作によって生じるノイズにより、検出した出力電圧値に影響を及ぼさないように制御部にノイズ対策が必要となる。検出についてのノイズ対策としては、十分な大きさのフィルタが検出回路の入力側に用いられる。この結果、検出電圧値が実際の出力電圧値よりも遅れて検出されることになり、高精度の充電を行うことができない。
そこで本発明は、上記の問題点に鑑み、遅れのない高精度で安定した出力電圧の検出値を得、高速かつ高精度の出力電圧を得ることができる電力変換装置の制御方法及びその方法を適用した電力変換装置を提供することを課題とする。
【０００５】
【課題を解決するための手段】上記課題を解決するために本発明の請求項１は、出力電圧の検出信号が予め決められた基準信号と等しくなるようにスイッチング半導体素子を制御する電力変換装置の制御方法において、前記スイッチング半導体素子のスイッチング周期の所定の期間又は全期間において所定数Ｎ（４以上の整数）の出力電圧検出値をアナログ−ディジタル変換処理して求めるステップと、前記出力電圧検出値をメモリするステップと、最新の（Ｎ−１）個の前記出力電圧検出値を読み出すステップと、新たに出力電圧検出値が求められる毎に、この最新の出力電圧検出値と前記読み出された（Ｎ−１）個の前記出力電圧検出値を比較して、それらの内の最大の出力電圧検出値と最小の出力電圧検出値とを演算処理して求めるステップと、前記最大の出力電圧検出値と最小の出力電圧検出値とを除いた残りの前記出力電圧検出値の平均値を演算処理して求めるステップとを備え、前記出力電圧検出値の前記平均値を前記出力電圧の検出信号とすることを特徴とする電力変換装置の制御方法を提供する。
【０００６】上記課題を解決するために本発明の請求項２は、請求項１において、前記出力電圧検出値の前記平均値は、予め決めた周期で読み出すことにより、前記出力電圧検出値の前記平均値の一部分が前記出力電圧の検出信号として利用されることを特徴とする電力変換装置の制御方法を提供する。
【０００７】上記課題を解決するために本発明の請求項３は、請求項１において、前記出力電圧検出値の周波数は、前記スイッチング半導体素子のスイッチング周波数の４倍以上であることを特徴とする電力変換装置の制御方法を提供する。
【０００８】上記課題を解決するために本発明の請求項４は、１又は複数個のスイッチング半導体素子と、出力電圧の検出信号が予め決められた基準信号と等しくなるように前記スイッチング半導体素子を制御する制御回路とを備えた電力変換装置において、前記制御回路は、前記電力変換装置の出力電圧を検出し、そのアナログ電圧検出信号を前記スイッチング半導体素子のスイッチング周波数よりも高い周波数のディジタルの出力電圧検出値に変換する電圧検出手段と、前記ディジタルの出力電圧検出値をメモリし、その内の最新の所定数Ｎ（４以上の整数）−１の出力電圧検出値を読み出し、その読み出した（Ｎ−１）個の出力電圧検出値と検出されたばかりの出力電圧検出値を含めたＮ個の出力電圧検出値を比較し、その比較結果から前記出力電圧検出値における最大の出力電圧検出値と最小の出力電圧検出値を求め、これら最大の出力電圧検出値と最小の出力電圧検出値を除外した残りの前記出力電圧検出値の平均値を並列演算処理して求めて出力電圧検出信号とする並列演算処理手段とを備えたことを特徴とする電力変換装置を提供する。
【０００９】上記課題を解決するために本発明の請求項５は、請求項４において、前記制御回路は、少なくともＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）及びＣＰＵを備え、前記ＦＰＧＡで求められた前記出力電圧検出値の平均値を、前記ＣＰＵからの信号により、予め決められた周期で読み出し、予め決められた基準信号と比較してパルス幅制御信号を発生することを特徴とする電力変換装置を提供する。
【００１０】
【発明の実施の形態】本発明は、特に出力電圧の検出信号の形成に特徴があり、スイッチング半導体素子の各スイッチング周期で四つ以上の所定数Ｎ又はそれ以上の出力電圧検出値を求めると共に、新たに出力電圧検出値を求める毎に、メモリされた最新の所定数Ｎ−１の出力電圧検出値と検出したばかりの出力電圧検出値とをあわせたＮ個全体で比較して、この内の最大の出力電圧検出値と最小の出力電圧検出値とを求めると共に、それらを除いた残りの前記出力電圧検出値の平均値を演算処理して順次求め、その平均値を出力電圧検出信号とすることが特徴である。
【００１１】以下、図面を参照して本発明に係る電力変換装置の実施の形態について説明する。図１により、入力電圧Ｖｉｎを出力電圧Ｖｏに変換する装置の主回路と、その制御回路１で構成される電力変換装置について説明する。電力変換装置としては、例えば、コンデンサ充電装置の場合や、種々の負荷に一定の直流電圧を供給する通常のＤＣ−ＤＣコンバータ回路、あるいは変圧器Ｈが昇圧トランスであって整流回路Ｒｅ　がコッククロフトウォルトン回路のような多段倍電圧回路からなる直流高電圧発生装置などである。また、入力電圧Ｖｉｎは商用交流電圧又は発電機の交流電圧、又はこれらを整流してなる直流電圧、あるいは蓄電池電圧などからなる。
【００１２】この図においては不図示であるが、通常、主回路は、インバータ部ＩＶを含み、このインバータ部はＦＥＴ（電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのスイッチング半導体素子で構成される。例えば、フルブリッジ型の場合は、４個のスイッチング半導体素子をブリッジ接続してなる回路で構成される。所望の出力電力を得るため、電力変換器では、インバータ部のスイッチング動作においてパルス幅変調（ＰＷＭ）を行い、入力側電力の出力側への供給量を制御する。
【００１３】次に、制御回路１について説明する。この電力変換装置の出力電圧は、所定の比率で分圧する分圧器２を通して検出回路３により検出される。分圧器２も検出回路３も通常のものなので説明を省くが、検出回路３の入力、出力側には遅れ要素となるキャパシタンスを含むフィルタ回路は接続されていないのが好ましい。検出回路３で検出された出力電圧の検出値は、アナログ・ディジタル・コンバータ（Ａ／Ｄ）４により、スイッチング半導体素子のスイッチング周波数よりも高い、少なくともその４倍以上の周波数、例えば１０ＭＨｚのディジタル値に変換される。
【００１４】したがって、ディジタル化された検出値は、スイッチング半導体素子のスイッチング周期よりも十分に短い時間間隔で、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）５ａ及びＣＰＵ５ｂなどからなる並列演算処理手段６内の図示しないレジスタに逐次に取り込まれ、一時的にメモリされる。この並列演算処理手段６は、検出された新しい四つ以上の予め決められた設定数Ｎよりも一つ少ない（Ｎ−１）個の出力電圧検出値を読み出すことができる。出力電圧の検出からパルス幅変調までのフローチャートを図２に示す。まず、新たにディジタル化された出力電圧検出値が得られると、次に、該出力電圧検出値より前に検出したもののうち最新の（Ｎ−１）個の出力電圧検出値が読み出される。
【００１５】そして、ＦＰＧＡ５ａ内では、新たに検出された出力電圧検出値と、不図示のレジスタから取り出された（Ｎ−１）個の出力電圧検出値とをあわせたＮ個全体での出力電圧検出値が比較され、それらＮ個の出力電圧検出値のうち、最大の出力電圧検出値と最小の出力電圧検出値とが求められる。次に、最大の出力電圧検出値と最小の出力電圧検出値を除いた残りの（Ｎ−２）個の出力電圧検出値が演算処理され、それらの平均値Ｖａが求められる。ディジタル化された出力電圧検出値がＦＰＧＡ５ａ内に送られる度に、前述のような動作が行われて最大の出力電圧検出値と最小の出力電圧検出値とを除いた残りの（Ｎ−２）個の出力電圧検出値の平均値Ｖａが求められる。
ここで、この並列演算速度はＣＰＵ５ｂの処理速度よりもかなり速いため、並列演算処理で順次求められた出力電圧検出値の平均値Ｖａは、ＣＰＵ５ｂの読み出し速度に従って一定間隔で読み出され、この読み出されたＶａを出力電圧検出信号とする。なお、その一定間隔の間にある出力電圧検出値の平均値Ｖａは読み出されない。
この出力電圧検出信号は、予め決められた一定の、あるいはメモリされた可変の基準値Ｖｆと比較され、それらが等しくなるように、あるいは、出力電圧検出信号が基準値Ｖｆよりも大きい場合は、パルス幅のパルス幅変調（ＰＷＭ）信号がドライブ回路７に供給される。ドライブ回路７は、所望の電力のＰＷＭ信号を形成して、スイッチング半導体素子を駆動する。このようなパルス幅の変調をすることによって、電力変換器は入力側電力の出力側へ供給される量を遅れることなく高い精度で制御することができる。
【００１６】次に、本発明の第２の実施形態として、電力変換装置がコンデンサ充電装置である場合について示す。
図３により、直流電源ＤＣ、共振型インバータ回路、整流回路からなるコンバータ回路Ｒｅ　、コンデンサＣｄ　から構成される主回路と、その制御回路１で構成される電力変換装置について説明する。直流電源ＤＣは商用交流電力又は発電機の交流電力を整流してなる直流電源、又は蓄電池などからなる。共振型インバータ回路はインバータ部ＩＶ、共振インダクタＬｒ　と共振コンデンサＣｄ　とからなる共振回路、及び変圧器Ｈなどから構成されている。この図において、インバータ部ＩＶは、ＦＥＴ（電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのスイッチング半導体素子Ｓ１〜Ｓ４で構成されたパルス幅変調（ＰＷＭ）型のものであり、直流電圧源ＤＣが出力する直流電圧を方形波交流電圧（以下、交流電圧とする）に変換する。
【００１７】インバータ部ＩＶは、交流電圧を発生させるとき、スイッチング半導体素子Ｓ３とＳ２の組み合わせと、スイッチング半導体素子Ｓ１とＳ４の組み合わせとを、交互にオン状態とするように入力される駆動パルス列の制御により、直流電圧から交流電圧への変換を行う。昇圧用又は降圧用の変圧器Ｈは、１次側において、一方の端子が共振インダクタＬｒ　を介して、また他方の端子が直接にインバータ部ＩＶに接続されている。また、変圧器Ｈは、２次側において、端子間に共振コンデンサＣｒ　が介挿され、整流回路Ｒｅ　に接続されている。なお、共振コンデンサＣｒは１次側に接続されていても良い。整流回路Ｒｅは、ブリッジ構成に接続された整流ダイオードＤ１〜Ｄ４で構成されており、変圧器Ｈから出力される昇圧された交流電圧を全波整流して、直流の充電電流として負荷コンデンサＣｄ　へ出力する。
【００１８】ここで、整流回路Ｒｅ　は、その入力側の電圧がコンデンサＣｄ　の電圧よりも低い期間では、逆バイアスとなるので、その期間のみ、すなわち、ある駆動パルスが共振型インバータに入力されてからその駆動パルス幅内のある期間はコンデンサＣｄ　に電流が流れない。この期間は、コンデンサＣｄ　の電圧は一定であり、比較的ノイズなどの影響を受けにくいので、この期間で出力電圧の検出を行えば比較的精度の高い検出ができる。したがって、コンデンサＣｄ　の電圧、つまり出力電圧が上昇せずにほぼ一定の期間に、並列演算処理手段６により、前述のようにしてメモリした出力電圧検出値と最新の出力電圧検出値とを並列演算処理して出力電圧検出値の平均値を求め、その平均値を出力電圧検出信号とすることにより、より精度の高い安定な出力電圧を得ることができる。
【００１９】図４及び図５により、この実施例におけるスイッチング半周期での回路動作を説明する。図４は、横軸はいずれも時間を示し、上段では縦軸にスイッチング半導体素子Ｓ１とＳ４の駆動パルスとスイッチング半導体素子Ｓ２とＳ３の駆動パルスを、中段では共振用コンデンサの電流と負荷コンデンサの電流を、下段では出力電圧をそれぞれ示している。図５は、コンデンサ充電器のスイッチング半周期での回路動作を３つの動作領域に分けて考えた場合のそれぞれの領域における電流の流れを示したものである。
【００２０】図４における期間ａは、図５（ａ）　に示すように，スイッチング半導体素子Ｓ１とＳ４とがオン状態のときに、２次側の整流ダイオードＤ１とＤ４が導通し始めるまでの期間、すなわち、共振コンデンサＣｒ　の電圧が負荷コンデンサＣｄ　の電圧よりも低い場合である。この間は，共振コンデンサＣｒ　のみに電流が流れ、負荷コンデンサＣｄ　に電流が流れない期間となるため、出力電圧、つまり負荷コンデンサＣｄ　の電圧が一定の状態となる。この実施例では、後で詳述するが、スイッチング半導体素子Ｓ１とＳ４、又はＳ３とＳ２に駆動パルスが与えられている状態で、出力電圧が一定の期間ａを出力電圧検出期間とし、その出力電圧検出期間ａで四つ以上の所定の数（Ｎ個）の出力電圧検出値を検出するものとする。
【００２１】そして、共振コンデンサＣｒが負荷コンデンサＣｄの電圧とほぼ一致するまで充電されると、図５（ｂ）　に示すように、２次側の整流ダイオードＤ１とＤ４が導通し始めるため（図４中の時刻ｔ２）　、負荷コンデンサＣｄに電流が流れる期間となる。このため，図４の出力電圧上昇期間ｂでは，負荷コンデンサＣｄにも充電されることにより出力電圧が上昇する。これは、スイッチング半導体素子Ｓ１　とＳ４がオン状態にある間続く。
【００２２】スイッチング半導体素子Ｓ１　とＳ４がオフした後は、図５（ｃ）　に示すようにスイッチング半導体素子Ｓ３及びＳ２の内部ダイオードを通して入力側にエネルギーが回収される。この期間も、２次側の整流ダイオードＤ１とＤ４が導通するため、負荷コンデンサＣｄに電流が流れる期間となり、出力電圧は上昇する（図５の期間ｃ）　）。以上の記載から分かるように、出力電圧の検出は、出力電圧が一定となる期間、図４の時刻ｔ１〜ｔ２（出力電圧検出期間ａ）内で行うために、検出回路の前段に遅れ要素となるフィルタ回路を設けなくとも比較的正確かつ安定に出力電圧を検出することができる。さらに、図４の最下段に示すように、スイッチング半導体素子がオンする時の瞬時的なノイズの発生の影響を受けないと考えられる十分の一定期間を回避したスイッチング半導体素子のオンする時点ｔ１より後のｔｓの時点から、同様に２次側の整流ダイオードの導通による瞬時的なノイズの発生を十分に避けるため、この影響を回避できるにように２次側の整流ダイオードの導通する時点ｔ２よりも前の時点ｔｆの間に行うのが好ましい。
【００２３】次に、出力電圧の検出とその検出値を用いた制御方法とについて具体的に説明する。この実施例では、前述した出力電圧が一定の期間を出力電圧検出期間ａとし、その出力電圧検出期間で所定数Ｎ（４以上の整数である。）の出力電圧検出値を検出するものとする。これら出力電圧検出値は順次、並列演算処理手段６のＦＰＧＡ５ａに記憶される。そして、ＦＰＧＡ５ａは新たな出力電圧検出値が入力される毎に、ＦＰＧＡ５ａの図示しないレジスタに記憶された出力電圧検出値のうち最新の（Ｎ−１）個の出力電圧検出値が読み出され、新たな出力電圧検出値を含めて高速の並列演算が行われ、最大の出力電圧検出値と最小の出力電圧検出値とが求められ、これらを除いた出力電圧検出値の平均値が演算されて求められる。
【００２４】この点について具体的に説明すると、図４の下段の出力電圧波形に示したように，ある基準パルスによって、出力電圧検出期間ａで出力電圧検出が行われ、その出力電圧検出値Ｖｎ　が並列演算処理手段６に入力され、このとき、記憶されたもののうち読み出された最新の（Ｎ−１）個の出力電圧検出値をＶ１　、Ｖ２　、Ｖ３　・・・Ｖｍ　とすると、出力電圧検出値Ｖｎ　と読み出された（Ｎ−１）個の出力電圧検出値Ｖ１　、Ｖ２　、Ｖ３　・・・Ｖｍ　とが互いに比較され、演算処理されて最大と最小の出力電圧検出値が求められる。続いて、並列演算処理手段６は前記Ｎ個の出力電圧検出値から最大の出力電圧検出値と最小の出力電圧検出値とを除外し、残りの（Ｎ−２）個、つまり２個以上の出力電圧検出値を求め、これら（Ｎ−２）個の出力電圧検出値を演算処理してその平均値Ｖｅ　を求める。その平均値Ｖｅ　が出力電圧検出信号として制御に用いられる。
【００２５】このようにして、この実施例では、出力電圧検出期間ａにおいて出力電圧検出信号として制御に用いられる出力電圧検出値の平均値Ｖｅ　が一つ以上求められる。そして、ＣＰＵ５ａからの読み出し信号によって、出力電圧検出値の平均値Ｖｅ　がディジタルの出力電圧検出信号として求められる。このとき、ＦＰＧＡ５ａの並列演算処理速度に比べて、ＣＰＵ５ｂの読み出し速度は遅いので、前記出力電圧検出値の平均値Ｖｅ　が全部読み出されることはなく、一定間隔で読み出される。並列演算処理手段６は、一定間隔で読み出された出力電圧検出値の平均値Ｖｅ　と予め決められた一定の又は変化する基準信号と比較されてパルス幅変調（ＰＷＭ）信号を発生し、ドライブ回路７に与える。
【００２６】次に、その出力電圧検出値の平均値Ｖｅ　を用いて予測制御を行う例について述べる。その直前の出力電圧検出期間ａで検出され、ＣＰＵ５のレジスタ内に格納されていた出力電圧検出値の平均値をＶｅ−１　とすると、ＣＰＵ５は（Ｖｅ　−Ｖｅ−１　）の演算を行って、出力電圧の上昇分ΔＶｎ　を求め、そのときの出力電圧Ｖｎ　を求める。この結果を利用し、次の半周期で上昇する電圧ΔＶｎ＋１はΔＶｎ　と同じであると仮定して、次の出力電圧Ｖｎ＋１　はＶｎ　＋ΔＶｎ　になるものと予測する。
【００２７】次に、予測された電圧値Ｖｎ＋１　と目標出力電圧Ｖｆとの比較を行い、予測された電圧値Ｖｎ＋１　が、目標出力電圧Ｖｆよりも小さい場合（Ｖｎ＋１＜Ｖｆ　）には、予め決めたほぼ一定のパルス幅でスイッチング半導体素子を動作させる。しかし、予測した次に出力すべき出力電圧Ｖｎ＋１　が目標出力電圧Ｖｆ　よりも大きくなった場合（Ｖｎ＋１　＞Ｖｆ　）には、ここで始めてパルス幅の制御を行う。先ず、ΔＶ＝Ｖｆ　−Ｖｎ＋１　を演算し、目標電圧までに上昇させる電圧値を求める。ここで、ΔＶの電圧を上昇させるのに必要なスイッチング半導体素子のオン時間の演算は，ＣＰＵ５で予めスイッチング半導体素子のオン時間と出力電圧上昇との関係を求めておき、記憶させておいた値を利用して行う。
【００２８】スイッチング半導体素子のオン時間を変化させたときに１回のスイッチング周期の半周期での出力電圧上昇分は、スイッチング半導体素子のオン状態による出力電圧上昇期間ｂ、及びスイッチング半導体素子をオフした後の２次側整流ダイオードの導通期間（図５の期間ｃ）によるものである。スイッチング半導体素子のオン時間と出力電圧上昇との関係は、スイッチング半導体素子のオン時間に対して半周期で上昇する出力電圧とが１対１の関係となるようにする。特に、駆動パルスがオンになった時点から電圧が上昇しない時間ｔａ　をＣＰＵ５ｂの不図示のＲＯＭに記憶させておく。また、スイッチング半導体素子のオン時間と電圧上昇分が比例関係となる場合は、ΔＶ／Δｔを並列演算処理手段６のＣＰＵ５ｂに記憶させておく。演算では、この記憶させておいた関係を利用して、出力電圧上昇期間ｂでのスイッチング半導体素子のオン時間ｔｘ　を求め、次に，この結果に時間ｔａ　を足し合わせ，スイッチング半導体素子のオン時間ｔｏｎ＝ｔａ　＋ｔｘ　を求める。得られたスイッチング半導体素子のオン時間ｔｏｎから、最後の半周期のパルス幅を調整して決定する。
【００２９】ここで、検出される出力電圧値Ｖｎ　、Ｖｎ−１　はディジタル化された値である。実際には、スイッチング半導体素子のスイッチング半周期の充電量で上昇する電圧値ΔＶｎ　はコンデンサＣｄ　の充電電圧が上昇するのに伴い僅かづつ小さくなる。すなわち、上記上昇電圧値ΔＶｎ　において、ｎ　は自然数であり、上昇電圧値ΔＶ１　、ΔＶ２　、ΔＶ３　、ΔＶ４　、・・・・・は同一の設定パルス幅で充電される電圧が徐々に小さくなっていく。しかし、その半周期一回での電圧上昇分の差は出力電圧値が大きくなるに伴い小さくなり、目標電圧Ｖｆ　の比較的直前では隣り合う電圧上昇分はほとんど等しくなる。
【００３０】ここでは、出力電圧が、目標電圧Ｖｆ　よりも低い電圧であって、スイッチング半導体素子のスイッチング半周期での充電量の差が小さくなる程度まで充電された電圧Ｖ１　になった後に、あるスイッチング半導体素子半周期で上昇する電圧分ΔＶｎ　と、次のスイッチング半導体素子半周期で上昇する電圧分ΔＶｎ＋１　とがほぼ同じであるとして次の半周期後の出力電圧Ｖｎ＋１　を予測してスイッチング半導体素子のオン時間を制御する。
【００３１】スイッチング半導体素子のオン時間を変化させたときに１回のスイッチング半周期での出力電圧上昇分は，入力電圧が変動するとその出力電圧の上昇分も変わる。ただし、目標出力電圧の精度が十分高く充電することができれば、出力電圧の検出する手段を省けるために、入力電圧の変動を考慮しなくてもよい。入力電圧の変動分を考慮する場合は、コンデンサ充電器において、入力電圧を検出する検出回路を備えておく。また、制御回路内のＣＰＵでは、入力電圧に応じたスイッチング半導体素子のオン時間に対して半周期で上昇する出力電圧とが１対１の関係を記憶しておき、この検出した入力電圧の検出値をもとにして、前述したパルス幅の制御を行う。
【００３２】また、目標電圧値Ｖｆ　は、制御回路１内の並列演算処理手段６に設定され、負荷コンデンサＣｄ　に対する充電電圧値Ｖ１　の目標である最終設定電圧である。なお、この駆動パルスの最大幅は、スイッチング半導体素子Ｓ１〜Ｓ４のオン／オフ動作において、隣り合う駆動パルスによりスイッチング半導体素子Ｓ１とＳ２又はＳ３とＳ４が同時にオン状態となって短絡することが無く、そのスイッチング周波数で正常にコンデンサ充電器を動作させることができる範囲で可能な最大デューティーサイクルのパルス幅として求められる。充電時間に余裕がある場合には最大駆動パルス幅より小さく設定された駆動パルス幅の駆動パルスでも良く、また幾つか前の駆動パルス幅を調整したり、駆動パルス数を調整しても良い。ここで、充電初期においては、一定の駆動パルス幅よりも小さな一定の駆動パルス幅、又は徐々に大きくなる駆動パルス幅のソフトスタート用駆動パルスで充電を開始するようにしても良い。
【００３３】以上述べた実施例では、最も安定で精度の高い出力電圧検出値が求められる例について述べたが、電力変換装置がコンデンサ充電装置の場合であっても、コンデンサの電圧が変化しない一定期間だけで出力電圧の検出を行う必要はなく、動作している全期間で出力電圧を検出し、それらを所定の高周波数のディジタル値に変換して、各ディジタルの出力電圧検出値が求められる度に前述のようにして出力電圧検出値の平均値を求めても勿論よい。この場合でも、従来に比べてかなり精度の高い安定な出力電圧を維持できる。また、以上述べた実施例では、コンデンサ充電回路の特定の予測充電について説明したが、他の予測充電又は通常の充電制御の場合にも、同様に本発明を適用できる。
【００３４】以上述べた実施例の他に、Ｘ線用高電圧電源などの場合のように高い安定度の直流高電圧又は直流電圧が要求される装置にあっても、本発明を前述と同様に適用でき、同様の効果が特に発揮される。
さらにまた、前記実施の形態では単体の電源回路からなる電力変換装置について述べたが、単体の電源回路を二つ以上並列接続してなる電力変換装置であっても、本発明を前述と同様に適用でき、同様な効果が得られる。なお、当然のことであるが、具体的な構成は前記実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
【００３５】
【発明の効果】本発明は以上述べたような特徴を有しており、入力電圧や出力電圧の瞬間的な変動、又はノイズなどにより影響を受けること無く、出力電圧を正確かつ安定に検出できるので、安定した精度の高い負荷電圧値を得ることができる。また、信号を高速で並列処理できるＦＰＧＡなどによる並列演算処理手段を用いているので、複雑な演算処理をしてもＣＰＵの最大の読み出し速度で、前記出力電圧検出値の平均値を得ることができ、このことが更に一層、負荷電圧の安定化と高精度化に寄与する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による電力変換装置を説明するための図である。
【図２】電力変換装置の制御回路において、出力電圧の検出からパルス幅変調するまでのフローチャート図である。
【図３】本発明の第２の実施形態によるコンデンサ充電器を説明するための図である。
【図４】並列共振型コンバータのスイッチング半導体素子Ｓ１とＳ４の駆動パルスとスイッチング半導体素子Ｓ２とＳ３駆動パルスと、共振用コンデンサ電流と負荷コンデンサ電流とに流れる電流との関係、及び負荷コンデンサの出力電圧との関係を示す図である。
【図５】並列共振型コンバータの半周期を三つの領域で分割した場合の領域ａから領域ｃの動作を示した説明図である。
【図６】従来の並列共振型コンバータの構成を示す概念図である。
【符号の説明】
１−制御回路　　　　　　　　　　　２−分圧器
３−出力電圧検出回路　　　　　　　４−アナログ・ディジタル・コンバータ
５−ＣＰＵ　　　　　　　　　　　　６−ＦＰＧＡ（フィールド・プログラマ
ブル・ゲート・アレイ）　　　　　　７−ドライブ回路
ＩＶ−インバータ部　　　　　　　　Ｒｅ　−整流回路
Ｈ−変圧器　　　　　　　　　　　　Ｃｄ　−負荷コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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