(57)【要約】【課題】チップサイズを増加させずにプルアップやプルダウンが行えるようにする。【解決手段】プルダウン回路１ａは、電源印加時に常時定電流を出力する定電流回路１１と、ゲート電極を共通接続したＮチャネルトランジスタ１２，１３で構成され、一方の端子であるゲート電極とドレイン電極とを共通に接続した端子が定電流回路１１の電流流出端に接続され、他方の端子がＣＭＯＳ論理回路の論理信号入力端子と初段回路であるＣＭＯＳインバータ回路１５の入力端との接続ラインに接続されるカレントミラー回路１４とを備える。【選択図】      図１
2004215018.tif 000002
【特許請求の範囲】
【請求項１】
電源印加時に常時定電流を出力する定電流回路と、
ゲート電極が共通に接続され、ソース電極が共通に接地される２つのＮチャネルトランジスタで構成されるカレントミラー回路であって、一方の端子であるゲート電極とドレイン電極とを共通に接続した端子が前記定電流回路の電流流出端に接続され、他方の端子がＣＭＯＳ論理回路の論理信号入力端子と初段回路であるＣＭＯＳインバータ回路の入力端との接続ラインに接続されるカレントミラー回路と、
を備えたことを特徴とするプルダウン回路。
【請求項２】
電源印加時に常時定電流を吸い込む定電流回路と、
ゲート電極が共通に接続され、ソース電極が共通に電源に接続される２つのＰチャネルトランジスタで構成されるカレントミラー回路であって、一方の端子であるゲート電極とドレイン電極とを共通に接続した端子が前記定電流回路の電流流入端に接続され、他方の端子が論理信号の入力端子とＣＭＯＳ論理回路の初段回路であるＣＭＯＳインバータ回路の入力端との接続ラインに接続されるカレントミラー回路と、
を備えたことを特徴とするプルアップ回路。
【請求項３】
ＣＭＯＳ集積回路内に、
請求項１に記載のプルダウン回路を設けるとともに、
電源印加時に常時定電流を出力する定電流回路と、ドレイン電極が前記定電流回路の電流流出端に接続され、ソース電極が接地されるＮチャネルトランジスタとを設け、
前記Ｎチャネルトランジスタのゲート電極が当該ＣＭＯＳ集積回路の論理信号入力端子と前記プルダウン回路におけるカレントミラー回路の他方の端子とに接続され、
前記Ｎチャネルトランジスタのドレイン電極と前記定電流回路の電流流出端との接続端が内部論理回路の初段回路であるＣＭＯＳインバータ回路の入力端に接続される、
ことを特徴とするＣＭＯＳ集積回路。
【請求項４】
ＣＭＯＳ集積回路内に、
請求項２に記載のプルアップ回路を設けるとともに、
電源印加時に常時定電流を吸い込む定電流回路と、ドレイン電極が前記定電流回路の電流流入端に接続され、ソース電極が電源に接続されるＰチャネルトランジスタとを設け、
前記Ｐチャネルトランジスタのゲート電極が当該ＣＭＯＳ集積回路の論理信号入力端子と前記プルアップ回路におけるカレントミラー回路の他方の端子とに接続され、
前記Ｐチャネルトランジスタのドレイン電極と前記定電流回路の電流流入端との接続端が内部論理回路の初段回路であるＣＭＯＳインバータ回路の入力端に接続される、
ことを特徴とするＣＭＯＳ集積回路。
【請求項５】
ゲート電極とドレイン電極とが共通に前記論理信号入力端子に接続され、ソース電極が前記プルダウン回路におけるカレントミラー回路の他方の端子と前記ＣＭＯＳインバータ回路の入力端とに接続されるＮチャネルトランジスタ、
を備えたことを特徴とする請求項３に記載のＣＭＯＳ集積回路。
【請求項６】
ゲート電極とドレイン電極とが共通に前記論理信号入力端子に接続され、ソース電極が前記プルアップ回路におけるカレントミラー回路の他方の端子と前記ＣＭＯＳインバータ回路の入力端とに接続されるＰチャネルトランジスタ、
を備えたことを特徴とする請求項４に記載のＣＭＯＳ集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、プルダウン回路、プルアップ回路およびＣＭＯＳ集積回路に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ集積回路では、例えば非特許文献１に示されるように、ＣＭＯＳインバータ回路が用いられる。このＣＭＯＳ集積回路では、論理信号の入力端子がオープン状態になると、電位が不安定となるので、内部論理回路の状態が不定となり制御ができなくなる。また、中間電位状態では、ＣＭＯＳインバータ回路に貫通電流が流れ、消費電流が増大する。
【０００３】
そこで、従来では、ＣＭＯＳ集積回路の入力端子に、プルアップ用またはプルダウン用の抵抗器を外付けして、論理信号の入力端子がオープン状態になっても、電位が不安定となることがないようにしている。また、予め、ＣＭＯＳ集積回路にプルアップ用またはプルダウン用の抵抗素子を内蔵する例もある。
【０００４】
【非特許文献１】
ＭＯＳ集積回路の基礎（近代科学社、１４頁）
【０００５】
【発明が解決しようとする課題】
しかしながら、プルアップ用またはプルダウン用抵抗器を外付けする場合には、外付け部品が必要であり、その配置による基板の占有面積が増加し、また組立工程の増加によるコストアップ等の問題がある。
【０００６】
また、ＣＭＯＳ集積回路にプルアップ抵抗素子やプルダウン抵抗素子を内蔵する場合には、システムとして要求される低消費電流を満足するためには、数ＭΩ程度の高抵抗体が必要であるので、チップサイズの増大が不可避である。特に、論理信号の入力端子が複数必要となる場合には、チップ面積の著しい増加となり、コストアップを招来するという問題がある。
【０００７】
この発明は、上記に鑑みてなされたもので、チップサイズを増加させずにプルアップやプルダウンが行えるプルダウン回路、プルアップ回路およびそれを内蔵し外付け部品の抵抗器を不要としたＣＭＯＳ集積回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるプルダウン回路は、電源印加時に常時定電流を出力する定電流回路と、ゲート電極が共通に接続され、ソース電極が共通に接地される２つのＮチャネルトランジスタで構成されるカレントミラー回路であって、一方の端子であるゲート電極とドレイン電極とを共通に接続した端子が前記定電流回路の電流流出端に接続され、他方の端子がＣＭＯＳ論理回路の論理信号入力端子と初段回路であるＣＭＯＳインバータ回路の入力端との接続ラインに接続されるカレントミラー回路とを備えたことを特徴とする。
【０００９】
この発明によれば、カレントミラー回路では、一方の端子であるゲート電極とドレイン電極とを共通に接続した端子に定電流回路から定電流が供給され、そのゲート電極とドレイン電極とを共通に接続したＮチャネルトランジスタがオン動作を行うので、他方のＮチャネルトランジスタは非飽和状態での動作を行う。その結果、論理信号入力端子がオープン状態である場合には、他方のＮチャネルトランジスタに対する電流供給源は存在しないが、オープン状態にある論理信号入力端子が接地電位のレベルに引き込まれるので、プルダウン抵抗体を用いた場合と同等の動作が実現できる。
【００１０】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるプルダウン回路、プルアップ回路およびＣＭＯＳ集積回路の好適な実施の形態を詳細に説明する。
【００１１】
実施の形態１．
図１は、この発明の実施の形態１であるＣＭＯＳ集積回路の構成を示す回路図である。まず、図７，図８を参照して、ＣＭＯＳ集積回路の論理信号入力端子がオープン状態になる場合に対し、一般的に採用される措置を説明する。なお、図７は、この発明の理解を容易にするために用いるＣＭＯＳ集積回路の構成例を示す回路図である（プルダウン抵抗器の外付けを必要とする場合）。図８は、この発明の理解を容易にするために用いるＣＭＯＳ集積回路の構成例を示す回路図である（プルダウン抵抗素子を内蔵する場合）。
【００１２】
図７に示すＣＭＯＳ集積回路７では、内部論理回路の一例として、論理信号入力端子７１側に設けられる初段のＣＭＯＳインバータ回路７２と次段のＣＭＯＳインバータ回路７３とが示されている。ＣＭＯＳインバータ回路７２は、Ｐチャネルトランジスタ７２ａとＮチャネルトランジスタ７２ｂとで構成される。ＣＭＯＳインバータ回路７３は、Ｐチャネルトランジスタ７３ａとＮチャネルトランジスタ７３ｂとで構成される。
【００１３】
Ｐチャネルトランジスタ７２ａとＮチャネルトランジスタ７２ｂは、ゲート電極およびドレイン電極がそれぞれ共通接続され、Ｐチャネルトランジスタ７２ａのソース電極は電源（ＶＤＤ）に接続され、Ｎチャネルトランジスタ７２ｂのソース電極は接地に接続されている。そして、共通接続されるゲート電極は、論理信号入力端子７１に接続されている。
【００１４】
Ｐチャネルトランジスタ７３ａとＮチャネルトランジスタ７３ｂは、ゲート電極およびドレイン電極がそれぞれ共通接続され、Ｐチャネルトランジスタ７３ａのソース電極は電源（ＶＤＤ）に接続され、Ｎチャネルトランジスタ７３ｂのソース電極は接地に接続されている。そして、共通接続されるゲート電極は、Ｐチャネルトランジスタ７２ａとＮチャネルトランジスタ７２ｂの共通接続されるドレイン電極に接続されている。Ｐチャネルトランジスタ７３ａとＮチャネルトランジスタ７３ｂの共通接続されるドレイン電極は、後段論理回路への出力端となっている。
【００１５】
以上の構成において、ＣＭＯＳインバータ回路７２では、共通接続されるゲート電極の電位ＶＡが、高レベル（以下「Ｈレベル」という）であるときは、Ｐチャネルトランジスタ７２ａがオフ動作を行い、Ｎチャネルトランジスタ７２ｂがオン動作を行うので、共通接続されるドレイン電極の電位ＶＢが、低レベル（以下「Ｌレベル」という）になる。
【００１６】
また、共通接続されるゲート電極の電位ＶＡが、Ｌレベルであるときは、Ｐチャネルトランジスタ７２ａがオン動作を行い、Ｎチャネルトランジスタ７２ｂがオフ動作を行うので、共通接続されるドレイン電極の電位ＶＢが、Ｈレベルになる。ＣＭＯＳインバータ回路７３においても同様の動作が行われる。
【００１７】
そして、論理信号入力端子７１がオープン状態に置かれると、ＣＭＯＳインバータ回路７２では、共通接続されるゲート電極の電位ＶＡが不安定になるので、Ｐチャネルトランジスタ７２ａとＮチャネルトランジスタ７２ｂが任意にオン動作とオフ動作を行うことが起こり、制御不能になる。また、論理信号入力端子７１が中間電位状態に置かれると、Ｐチャネルトランジスタ７２ａとＮチャネルトランジスタ７２ｂが共にオン動作することが起こり、貫通電流が流れ、消費電流が増加する。
【００１８】
そこで、論理信号入力端子７１がオープン状態に置かれても電位が確定するように、例えば図７に示すように、ＣＭＯＳ集積回路７の外部において、論理信号入力端子７１と接地との間に、プルダウン抵抗器７４を接続する。または、図示省略したが、論理信号入力端子７１と電源との間に、プルアップ抵抗器を接続するようにしている。あるいは、例えば図８に示すように、ＣＭＯＳ集積回路８の内部において、論理信号入力端子７１と接地との間に、プルダウン抵抗素子８４を接続する。または、図示省略したが、論理信号入力端子７１と電源との間に、プルアップ抵抗素子を接続するようにしている。
【００１９】
しかし、外付け部品の抵抗器を用いる方式では、外付け部品が必要であり、その配置による基板の占有面積が増加するのに加えて組立工程が増加する。また、抵抗素子を内蔵する場合には、高抵抗体が必要であるので、チップサイズの増大が不可避である。そこで、この発明では、チップサイズを増加させずにプルアップやプルダウンが行えるプルダウン回路やプルアップ回路を内蔵し外付け部品の抵抗器を不要としたＣＭＯＳ集積回路を実現するようにしている。以下、図１以降の各図を参照して説明する。
【００２０】
図１において、ＣＭＯＳ集積回路１では、内部論理回路の一例として、論理信号入力端子１０側に設けられる初段のＣＭＯＳインバータ回路１５と次段のＣＭＯＳインバータ回路１６とが示されている。ＣＭＯＳインバータ回路１５は、Ｐチャネルトランジスタ１５ａとＮチャネルトランジスタ１５ｂとで構成される。ＣＭＯＳインバータ回路１６は、Ｐチャネルトランジスタ１６ａとＮチャネルトランジスタ１６ｂとで構成される。
【００２１】
Ｐチャネルトランジスタ１５ａとＮチャネルトランジスタ１５ｂは、ゲート電極およびドレイン電極がそれぞれ共通接続され、Ｐチャネルトランジスタ１５ａのソース電極は電源（ＶＤＤ）に接続され、Ｎチャネルトランジスタ１５ｂのソース電極は接地に接続されている。そして、共通接続されるゲート電極は、論理信号入力端子１０に接続されている。
【００２２】
Ｐチャネルトランジスタ１６ａとＮチャネルトランジスタ１６ｂは、ゲート電極およびドレイン電極がそれぞれ共通接続され、Ｐチャネルトランジスタ１６ａのソース電極は電源（ＶＤＤ）に接続され、Ｎチャネルトランジスタ１６ｂのソース電極は接地に接続されている。そして、共通接続されるゲート電極は、Ｐチャネルトランジスタ１５ａとＮチャネルトランジスタ１５ｂの共通接続されるドレイン電極に接続されている。Ｐチャネルトランジスタ１６ａとＮチャネルトランジスタ１６ｂの共通接続されるドレイン電極は、後段論理回路への出力端となっている。
【００２３】
そして、プルダウン回路１ａが設けられている。プルダウン回路１ａは、定電流回路１１と、Ｎチャネルトランジスタ１２，１３とで構成されるカレントミラー回路１４とを備えている。
【００２４】
定電流回路１１は、一端が電源（ＶＤＤ）に接続され、他端から常時定電流を出力するようになっている。カレントミラー回路１４では、Ｎチャネルトランジスタ１２，１３は、ゲート電極が共通に接続され、ソース電極が共通に接地（ＧＮＤ）に接続されている。Ｎチャネルトランジスタ１２のドレイン電極は、ゲート電極が接続されるとともに、一方の端子として定電流回路１１の他端（電流流出端）に接続されている。Ｎチャネルトランジスタ１３のドレイン電極は、他方の端子として論理信号入力端子１０とＣＭＯＳインバータ回路１５の入力端である共通接続されたゲート電極との接続ラインに接続されている。
【００２５】
次に、図１を参照して、実施の形態１であるＣＭＯＳ集積回路１の動作について説明する。プルダウン回路１ａでは、定電流回路１１は、電源印加と共に動作し設定された定電流を常時カレントミラー回路１４に供給している。これによって、カレントミラー回路１４では、Ｎチャネルトランジスタ１２がオン動作を行い、Ｎチャネルトランジスタ１３は非飽和領域での動作状態になり、そのソース・ドレイン間電圧は接地（ＧＮＤ）レベルになる。
【００２６】
論理信号入力端子１０に電流供給源が接続されている場合には、Ｎチャネルトランジスタ１３には、Ｎチャネルトランジスタ１２，１３のサイズ比で決まる電流が論理信号入力端子１０から引き込まれる向きに流れる。論理信号入力端子１０がオープン状態の場合には、電流供給源は存在しないが、Ｎチャネルトランジスタ１３が非飽和領域での動作状態にあるので、論理信号入力端子１０は、接地（ＧＮＤ）レベルに引き込まれる。
【００２７】
したがって、論理信号入力端子１０がオープン状態に置かれても、ＣＭＯＳインバータ回路１５の入力端である共通接続されたゲート電極の電位ＶＡは、Ｌレベルになるので、共通接続されたドレイン電極の電位ＶＢは、Ｈレベルとなる。次段のＣＭＯＳインバータ回路１６の出力Ｖｏは、Ｌレベルとなる。以上の動作は、図７や図８に示したプルダウン抵抗を用いた場合と同一である。
【００２８】
論理信号入力端子１０がオープン状態ではなく、外部回路が接続され、Ｌレベルの信号が印加されると、上記と同様の動作が行われるので、ＣＭＯＳインバータ回路１６の出力Ｖｏは、Ｌレベルとなる。
【００２９】
また、外部回路から論理信号入力端子１０にＨレベルの信号が印加される場合には、Ｎチャネルトランジスタ１３は、上記のように論理信号入力端子１０から定電流を引き込む動作を行っているが、その定電流の大きさを外部回路の電流供給能力に影響を与えない程度の微少電流に設定すれば、Ｎチャネルトランジスタ１３のドレイン電圧およびＣＭＯＳインバータ回路１５の入力端である共通接続されたゲート電極の電位ＶＡを論理信号入力端子１０と同一のＨレベルに設定することができる。
【００３０】
したがって、論理信号入力端子１０にＨレベルの信号が印加される場合には、ＣＭＯＳインバータ回路１５の出力端である共通接続されたドレイン電極の電位ＶＢは、Ｌレベルとなり、次段のＣＭＯＳインバータ回路１６の出力Ｖｏは、Ｈレベルとなる。すなわち、通常の動作も支障無く行うことができる。
【００３１】
このように、実施の形態１によれば、プルダウン回路を図７や図８に示したプルダウン抵抗を用いずに定電流回路とカレントミラー回路とで構成される回路によって実現したので、外付け部品の抵抗器を不要とすることができ、コストの削減が行える。また、プルダウン抵抗素子を内蔵せず、トランジスタを数個配置するだけで同等の機能が実現できるので、同様にコストの削減が行える。
【００３２】
実施の形態２．
図２は、この発明の実施の形態２であるＣＭＯＳ集積回路の構成を示す回路図である。なお、図２では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００３３】
図２に示すように、この実施の形態２であるＣＭＯＳ集積回路２では、図１に示したプルダウン回路１ａに代えて、プルアップ回路２ａが設けられている。プルアップ回路２ａは、定電流回路２１と、Ｐチャネルトランジスタ２２，２３とで構成されるカレントミラー回路２４とを備えている。
【００３４】
定電流回路２１は、一端が接地（ＧＮＤ）に接続され、他端から常時定電流を引き込むようになっている。カレントミラー回路２４では、Ｐチャネルトランジスタ２２，２３は、ゲート電極が共通に接続され、ソース電極が共通に電源（ＶＤＤ）に接続されている。Ｐチャネルトランジスタ２２のドレイン電極は、ゲート電極が接続されるとともに、一方の端子として定電流回路２１の他端（電流流入端）に接続されている。Ｐチャネルトランジスタ２３のドレイン電極は、他方の端子として論理信号入力端子１０とＣＭＯＳインバータ回路１５の入力端である共通接続されたゲート電極との接続ラインに接続されている。
【００３５】
次に、図２を参照して、実施の形態２であるＣＭＯＳ集積回路２の動作について説明する。プルアップ回路２ａでは、定電流回路２１は、電源印加と共に動作し設定された定電流を常時カレントミラー回路２４から引き込む動作を行っている。これによって、カレントミラー回路２４では、Ｐチャネルトランジスタ２２がオン動作を行い、Ｐチャネルトランジスタ２３は非飽和領域での動作状態になり、そのソース・ドレイン間電圧は電源（ＶＤＤ）レベルになる。
【００３６】
論理信号入力端子１０に電流吸い込み源が接続されている場合には、Ｐチャネルトランジスタ２３には、Ｐチャネルトランジスタ２２，２３のサイズ比で決まる電流が論理信号入力端子１０に流し込む向きに流れる。論理信号入力端子１０がオープン状態の場合には、電流吸い込み源は存在しないが、Ｐチャネルトランジスタ２３が非飽和領域での動作状態にあるので、論理信号入力端子１０は、電源（ＶＤＤ）レベルに引き込まれる。
【００３７】
したがって、論理信号入力端子１０がオープン状態に置かれても、ＣＭＯＳインバータ回路１５の入力端である共通接続されたゲート電極の電位ＶＡは、Ｈレベルになるので、共通接続されたドレイン電極の電位ＶＢは、Ｌレベルとなる。次段のＣＭＯＳインバータ回路１６の出力Ｖｏは、Ｈレベルとなる。以上の動作は、図示してないが、プルアップ抵抗を用いた場合と同一である。
【００３８】
論理信号入力端子１０がオープン状態ではなく、外部回路が接続され、Ｈレベルの信号が印加されると、上記と同様の動作が行われるので、ＣＭＯＳインバータ回路１６の出力Ｖｏは、Ｈレベルとなる。
【００３９】
また、外部回路から論理信号入力端子１０にＬレベルの信号が印加される場合には、Ｐチャネルトランジスタ２３は、上記のように論理信号入力端子１０に定電流を流し込む動作を行っているが、その定電流の大きさを外部回路の電流吸い込み能力に影響を与えない程度の微少電流に設定すれば、Ｐチャネルトランジスタ２３のドレイン電圧およびＣＭＯＳインバータ回路１５の入力端である共通接続されたゲート電極の電位ＶＡを論理信号入力端子１０と同一のＬレベルに設定することができる。
【００４０】
したがって、論理信号入力端子１０にＬレベルの信号が印加される場合には、ＣＭＯＳインバータ回路１５の出力端である共通接続されたドレイン電極の電位ＶＢは、Ｈレベルとなり、次段のＣＭＯＳインバータ回路１６の出力Ｖｏは、Ｌレベルとなる。すなわち、通常の動作も支障無く行うことができる。
【００４１】
このように、実施の形態２によれば、プルアップ回路をプルアップ抵抗を用いずに定電流回路とカレントミラー回路とで構成される回路によって実現したので、外付け部品の抵抗器を不要とすることができ、コストの削減が行える。また、プルアップ抵抗素子を内蔵せず、トランジスタを数個配置するだけで同等の機能が実現できるので、同様にコストの削減が行える。
【００４２】
実施の形態３．
図３は、この発明の実施の形態３であるＣＭＯＳ集積回路の構成を示す回路図である。なお、図３では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００４３】
図３に示すように、実施の形態３によるＣＭＯＳ集積回路３では、初段のＣＭＯＳインバータ回路１５の入力側に、定電流回路３１とＮチャネルトランジスタ３２の直列回路が並列に設けられている。すなわち、定電流回路３１は、一端が電源（ＶＤＤ）に接続され、他端（電流流出端）がＮチャネルトランジスタ３２のドレイン電極に接続されている。Ｎチャネルトランジスタ３２のソース電極は接地（ＧＮＤ）に接続されている。
【００４４】
そして、Ｎチャネルトランジスタ３２のゲート電極は、論理信号入力端子１０とプルダウン回路１ａにおけるカレントミラー回路１４の他方の端子であるＮチャネルトランジスタ１３のドレイン電極に接続されている。また、Ｎチャネルトランジスタ３２のドレイン電極と定電流回路３１の他端（電流流出端）との接続端がＣＭＯＳインバータ回路１５の入力端である共通接続されたゲート電極に接続されている。
【００４５】
次に、図３を参照して、実施の形態３であるＣＭＯＳ集積回路３の動作について説明する。外部回路から論理信号入力端子１０にＬレベルの信号が印加される場合は、Ｎチャネルトランジスタ３２はオフ動作を行うので、Ｎチャネルトランジスタ３２のドレイン電極の電位ＶＢは、電源（ＶＤＤ）の電位になり、ＣＭＯＳインバータ回路１５の出力Ｖｏは、Ｌレベルとなる。
【００４６】
また、外部回路から論理信号入力端子１０にＨレベルの信号が印加される場合は、Ｎチャネルトランジスタ３２はオン動作を行うので、Ｎチャネルトランジスタ３２のドレイン電極の電位ＶＢは、接地電位になり、ＣＭＯＳインバータ回路１５の出力Ｖｏは、Ｈレベルとなる。すなわち、通常の動作が支障無く行われる。
【００４７】
ここで、図１に示したＣＭＯＳ集積回路１では、外部回路から論理信号入力端子１０に印加されるＨレベルの電圧ＶＡが電源（ＶＤＤ）の電圧と異なる場合、ＣＭＯＳインバータ回路１５に貫通電流が流れる可能性がある。
【００４８】
それに対し、図３に示したＣＭＯＳ集積回路３では、外部回路から論理信号入力端子１０に印加されるＨレベルの電圧ＶＡが電源（ＶＤＤ）の電圧と異なる場合でも、内部論理回路の入力端であるＮチャネルトランジスタ３２が正しく応答し、ＣＭＯＳインバータ回路１５の入力端を電源（ＶＤＤ）の電圧レベルに設定するので、貫通電流の発生が防止できる。
【００４９】
このように、実施の形態３によれば、外部回路から論理信号入力端子に印加されるＨレベルの電圧が電源の電圧と異なる場合でも貫通電流を発生させることなく支障無く通常の動作が行えるので、消費電力の低減が可能となるとともに、外部とのインタフェースの設計が容易となる。
【００５０】
実施の形態４．
図４は、この発明の実施の形態４であるＣＭＯＳ集積回路の構成を示す回路図である。なお、図４では、図２に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００５１】
図４に示すように、実施の形態４によるＣＭＯＳ集積回路４では、初段のＣＭＯＳインバータ回路１５の入力側に、Ｐチャネルトランジスタ４２と定電流回路４１との直列回路が並列に設けられている。すなわち、定電流回路４１は、一端が接地（ＧＮＤ）に接続され、他端（電流流入端）がＰチャネルトランジスタ４２のドレイン電極に接続されている。Ｐチャネルトランジスタ４２のソース電極は、電源（ＶＤＤ）に接続されている。
【００５２】
そして、Ｐチャネルトランジスタ４２のゲート電極は、論理信号入力端子１０とプルアップ回路２ａにおけるカレントミラー回路２４の他方の端子であるＰチャネルトランジスタ２３のドレイン電極に接続されている。また、Ｐチャネルトランジスタ４２のドレイン電極と定電流回路４１の他端（電流流入端）との接続端がＣＭＯＳインバータ回路１５の入力端である共通接続されたゲート電極に接続されている。
【００５３】
次に、図４を参照して、実施の形態４であるＣＭＯＳ集積回路４の動作について説明する。外部回路から論理信号入力端子１０にＨレベルの信号が印加される場合は、Ｐチャネルトランジスタ４２はオフ動作を行う。Ｐチャネルトランジスタ４２のドレイン電極の電位ＶＢは、定電流回路４１によって接地（ＧＮＤ）の電位に引き込まれるので、ＣＭＯＳインバータ回路１５の出力Ｖｏは、Ｈレベルとなる。
【００５４】
また、外部回路から論理信号入力端子１０にＬレベルの信号が印加される場合は、Ｐチャネルトランジスタ４２はオン動作を行うので、Ｐチャネルトランジスタ４２のドレイン電極の電位ＶＢは、電源（ＶＤＤ）の電位になり、ＣＭＯＳインバータ回路１５の出力Ｖｏは、Ｌレベルとなる。すなわち、通常の動作が支障無く行われる。
【００５５】
ここで、図２に示したＣＭＯＳ集積回路２では、外部回路から論理信号入力端子１０に印加されるＬレベルの電圧ＶＡが当該ＣＭＯＳ集積回路２の接地電位と異なる場合、ＣＭＯＳインバータ回路１５に貫通電流が流れる可能性がある。
【００５６】
それに対し、図４に示したＣＭＯＳ集積回路４では、外部回路から論理信号入力端子１０に印加されるＬレベルの電圧ＶＡが当該ＣＭＯＳ集積回路４の接地電位と異なる場合でも、内部論理回路の入力端であるＰチャネルトランジスタ４２が正しく応答し、ＣＭＯＳインバータ回路１５の入力端を当該ＣＭＯＳ集積回路４の接地電位レベルに設定するので、貫通電流の発生が防止できる。
【００５７】
このように、実施の形態４によれば、外部回路から論理信号入力端子に印加されるＬレベルの電圧が当該ＣＭＯＳ集積回路の接地電位と異なる場合でも、実施の形態３と同様に、貫通電流を発生させることなく支障無く通常の動作が行えるので、消費電力の低減が可能となるとともに、外部とのインタフェースの設計が容易になる。
【００５８】
実施の形態５．
図５は、この発明の実施の形態５であるＣＭＯＳ集積回路の構成を示す回路図である。なお、図５では、図３に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態５に関わる部分を中心に説明する。
【００５９】
図５に示すように、実施の形態５であるＣＭＯＳ集積回路５では、図３に示した構成において、論理信号入力端子１０とプルダウン回路１ａにおけるカレントミラー回路１４の他方の端子であるＮチャネルトランジスタ１３のドレイン電極との間に、Ｎチャネルトランジスタ５１が設けられている。
【００６０】
すなわち、Ｎチャネルトランジスタ５１は、ゲート電極とドレイン電極とが共通に論理信号入力端子１０に接続され、ソース電極がプルダウン回路１ａにおけるカレントミラー回路１４の他方の端子とＣＭＯＳインバータ回路１５の入力端とに接続されている。
【００６１】
次に、図５を参照して、実施の形態５であるＣＭＯＳ集積回路５の動作について説明する。外部回路から論理信号入力端子１０にＬレベルの信号が印加される場合は、Ｎチャネルトランジスタ５１はオフ動作を行うが、Ｎチャネルトランジスタ３２のゲート電極の電位ＶＡは、プルダウン回路１ａによって接地電位に引かれている。したがって、Ｎチャネルトランジスタ３２は、オフ動作を行い、ＣＭＯＳインバータ回路１５の出力Ｖｏは、Ｈレベルとなる。
【００６２】
また、外部回路から論理信号入力端子１０にＨレベルの信号が印加される場合は、Ｎチャネルトランジスタ５１はオン動作を行うので、Ｎチャネルトランジスタ３２のゲート電極の電位ＶＡは、Ｈレベルになる。したがって、Ｎチャネルトランジスタ３２は、オン動作を行い、ＣＭＯＳインバータ回路１５の出力Ｖｏは、Ｌレベルとなる。すなわち、通常の動作が支障無く行われる。
【００６３】
ここで、外部回路から論理信号入力端子に印加されるＨレベルの電圧が電源の電圧と異なる場合に、図３に示したＣＭＯＳ集積回路３では、論理信号入力端子１０の入力電圧がＮチャネルトランジスタ３２のゲート電極に直接印加されるので、入力される電圧のＨレベルは、Ｎチャネルトランジスタ３２の閾値電圧Ｖｔｈによって決定される。この閾値電圧Ｖｔｈは、Ｎチャネルトランジスタ３２のサイズを操作することによって調整できる。しかし、Ｎチャネルトランジスタ３２のサイズ調整のみでは、調整範囲に限度がある。
【００６４】
それに対し、実施の形態５では、Ｎチャネルトランジスタ５１を挿入し、論理信号入力端子１０に入力される電圧のＨレベルが、Ｎチャネルトランジスタ３２の閾値電圧ＶｔｈにＮチャネルトランジスタ５１の閾値電圧Ｖｔｈが加算されて決まる構成としたので、調整範囲が広く採れるようになり、設計が容易になる。
【００６５】
このように、実施の形態５によれば、外部回路から論理信号入力端子に印加されるＨレベルの電圧が電源の電圧と異なる場合に、調整範囲を広くすることができるので、そのＨレベルの電圧範囲に柔軟に対応することができる。
【００６６】
実施の形態６．
図６は、この発明の実施の形態６であるＣＭＯＳ集積回路の構成を示す回路図である。なお、図６では、図４に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態６に関わる部分を中心に説明する。
【００６７】
図６に示すように、実施の形態６であるＣＭＯＳ集積回路６では、図４に示した構成において、論理信号入力端子１０とプルアップ回路２ａにおけるカレントミラー回路２４の他方の端子であるＰチャネルトランジスタ２３のドレイン電極との間に、Ｐチャネルトランジスタ６１が設けられている。
【００６８】
すなわち、Ｐチャネルトランジスタ６１は、ゲート電極とドレイン電極とが共通に論理信号入力端子１０に接続され、ソース電極がプルアップ回路２ａにおけるカレントミラー回路２４の他方の端子とＣＭＯＳインバータ回路１５の入力端とに接続されている。
【００６９】
次に、図６を参照して、実施の形態６であるＣＭＯＳ集積回路６の動作について説明する。外部回路から論理信号入力端子１０にＨレベルの信号が印加される場合は、Ｐチャネルトランジスタ６１はオフ動作を行うが、Ｐチャネルトランジスタ４２のデート電極の電位ＶＡは、プルアップ回路２ａによって電源（ＶＤＤ）の電位に引き込まれている。したがって、Ｐチャネルトランジスタ４２はオフ動作を行い、ＣＭＯＳインバータ回路１５の出力Ｖｏは、Ｌレベルとなる。
【００７０】
また、外部回路から論理信号入力端子１０にＬレベルの信号が印加される場合は、Ｐチャネルトランジスタ６１はオン動作を行うので、Ｐチャネルトランジスタ４２のゲート電極の電位ＶＡは、Ｌレベルとなる。したがって、Ｐチャネルトランジスタ４２はオン動作を行い、ＣＭＯＳインバータ回路１５の出力Ｖｏは、Ｈレベルとなる。すなわち、通常の動作が支障無く行われる。
【００７１】
ここで、外部回路から論理信号入力端子１０に印加されるＬレベルの電圧ＶＡが当該ＣＭＯＳ集積回路６の接地電位と異なる場合、図４に示したＣＭＯＳ集積回路４では、論理信号入力端子１０の入力電圧がＰチャネルトランジスタ４２のゲート電極に直接印加されるので、入力される電圧のＬレベルは、Ｐチャネルトランジスタ４２の閾値電圧Ｖｔｈによって決定される。この閾値電圧Ｖｔｈは、Ｐチャネルトランジスタ４２のサイズを操作することによって調整できる。しかし、Ｐチャネルトランジスタ４２のサイズ調整のみでは、調整範囲に限度がある。
【００７２】
それに対し、実施の形態６では、Ｐチャネルトランジスタ６１を挿入し、論理信号入力端子１０に入力される電圧のＬレベルが、Ｐチャネルトランジスタ４２の閾値電圧ＶｔｈにＰチャネルトランジスタ６１の閾値電圧Ｖｔｈが加算されて決まる構成としたので、調整範囲が広く採れるようになり、設計が容易になる。
【００７３】
このように、実施の形態６によれば、外部回路から論理信号入力端子に印加されるＬレベルの電圧が当該ＣＭＯＳ集積回路の接地電位と異なる場合に、調整範囲を広くすることができるので、そのＬレベルの電圧範囲に柔軟に対応することができる。
【００７４】
【発明の効果】
以上説明したように、この発明によれば、プルダウン回路を、プルダウン抵抗体を用いずに、電源印加時に常時定電流を出力する定電流回路と、前記定電流回路によってオン動作を行い、論理信号入力端子の電位を接地電位に引き込むカレントミラー回路とによって構成し、また、プルアップ回路を、プルアップ抵抗体を用いずに、電源印加時に常時定電流を吸い込む定電流回路と、前記定電流回路によってオン動作を行い、論理信号入力端子の電位を電源電位に引き込むカレントミラー回路とによって構成することができる。したがって、それをＣＭＯＳ集積回路に適用すれば、プルダウンやプルアップ用外付け部品の抵抗器を不要とすることができるので、コストの削減が行える。また、プルダウンやプルアップ用の抵抗素子を内蔵せず、トランジスタを数個配置するだけで同等の機能が実現できるので、同様にコストの削減が行える。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるＣＭＯＳ集積回路の構成を示す回路図である。
【図２】この発明の実施の形態２であるＣＭＯＳ集積回路の構成を示す回路図である。
【図３】この発明の実施の形態３であるＣＭＯＳ集積回路の構成を示す回路図である。
【図４】この発明の実施の形態４であるＣＭＯＳ集積回路の構成を示す回路図である。
【図５】この発明の実施の形態５であるＣＭＯＳ集積回路の構成を示す回路図である。
【図６】この発明の実施の形態６であるＣＭＯＳ集積回路の構成を示す回路図である。
【図７】この発明の理解を容易にするために用いるＣＭＯＳ集積回路の構成例を示す回路図である（プルダウン抵抗器の外付けを必要とする場合）。
【図８】この発明の理解を容易にするために用いるＣＭＯＳ集積回路の構成例を示す回路図である（プルダウン抵抗素子を内蔵する場合）。
【符号の説明】
１〜６  ＣＭＯＳ集積回路、１ａ  プルダウン回路、２ａ  プルアップ回路、１０  論理信号入力端子、１１，２１，３１，４１  定電流回路、１２，１３，３２  Ｎチャネルトランジスタ、１４，２４  カレントミラー回路、１５，１６ＣＭＯＳインバータ回路、２２，２３，４２  Ｐチャネルトランジスタ。
【図１】
2004215018.tif 000003
【図２】
2004215018.tif 000004
【図３】
2004215018.tif 000005
【図４】
2004215018.tif 000006
【図５】
2004215018.tif 000007
【図６】
2004215018.tif 000008
【図７】
2004215018.tif 000009
【図８】
2004215018.tif 000010