【手続補正書】
【提出日】平成15年12月19日(2003.12.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
所定の出力電圧を生成する半導体集積回路において、
入力端子に印加される電圧と、少なくとも一つの基準電圧との差を検出する第１のオペレーショナルアンプおよび第２のオペレーショナルアンプと、
前記第１および第２のオペレーショナルアンプから出力される電圧の電圧レベルに応じてオン・オフ動作を行う第１のトランジスタおよび第２のトランジスタとを備え、
前記第１のオペレーショナルアンプは、前記入力端子にて前記出力電圧を受け、該出力電圧の電圧レベルが、前記の少なくとも一つの基準電圧よりも低くなったときに、前記第１のトランジスタを動作させて前記出力電圧の電圧レベルを上げるように制御し、
前記第２のオペレーショナルアンプは、前記入力端子にて前記出力電圧を受け、前記出力電圧の電圧レベルが、前記の少なくとも一つの基準電圧よりも高くなったときに、前記第２のトランジスタを動作させて前記出力電圧の電圧レベルを下げるように制御し、
前記第１および第２のオペレーショナルアンプは、第１のカレントミラー回路および第２のカレントミラー回路をそれぞれ有すると共に、前記第１および第２のオペレーショナルアンプの各々は、差動増幅器として機能する一対のトランジスタにそれぞれ接続され、
前記基準電圧は、前記第１および第２のオペレーショナルアンプの各々における前記一対のトランジスタの一方のトランジスタのゲートに入力され、かつ、前記出力電圧は、該一対のトランジスタの他方のトランジスタのゲートに入力され、前記第１および第２のオペレーショナルアンプの各々の出力端子における前記電圧は、該一対のトランジスタの一方のトランジスタのドレインから出力され、
前記第１のトランジスタのゲートは、前記第１のオペレーショナルアンプの前記出力端子に接続され、前記第１のトランジスタのソースおよびドレインは、それぞれ、前記基準電圧より高い電圧値を有する第１の電源、および共通のノードに接続され、
前記第２のトランジスタのゲートは、前記第２のオペレーショナルアンプの前記出力端子に接続され、前記第２のトランジスタのドレインおよびソースは、それぞれ、前記共通のノード、および前記基準電圧より低い電圧値を有する第２の電源に接続され、
前記共通のノードは前記所定の出力電圧を出力し、前記第１および第２のオペレーショナルアンプの各々における前記一対のトランジスタの他方のトランジスタのゲートに接続されることを特徴とする半導体集積回路。
【請求項２】
前記半導体集積回路は、さらに、前記出力電圧のレベルをシフトする調整用抵抗を備え、
前記共通のノードは、前記調整用抵抗を介して、前記第１および第２のオペレーショナルアンプの各々における前記一対のトランジスタの他方のトランジスタのゲートに接続されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記基準電圧が、互いに電圧値が異なる第１の基準電圧および第２の基準電圧からなり、該第１の基準電圧は、前記第１のオペレーショナルアンプの前記一対のトランジスタの一方に入力され、該第２の基準電圧は、前記第２のオペレーショナルアンプの前記一対のトランジスタの一方に入力されることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記半導体集積回路は、さらに、前記出力電圧のレベルをシフトする調整用抵抗を備え、
前記共通のノードは、前記調整用抵抗を介して、前記第１および第２のオペレーショナルアンプの各々における前記一対のトランジスタの他方のトランジスタのゲートに接続され、前記第１の基準電圧の電圧値が、前記第２の基準電圧の電圧値よりも常に低くなるように設定されることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記第１および第２のオペレーショナルアンプの各々における前記一対のトランジスタが、いずれも第１の伝導型のトランジスタにより構成され、
前記第１のトランジスタが、第２の伝導型のトランジスタにより構成され、また一方で、前記第２のトランジスタが、第１の伝導型のトランジスタにより構成される請求項１から４のいずれか一項に記載の半導体集積回路。
【請求項６】
前記第２のトランジスタと前記第２の電源との間に貫通電流防止用ダイオードを挿入する請求項５記載の半導体集積回路。
【請求項７】
前記第１のオペレーショナルアンプにおける前記一対のトランジスタが、いずれも第１の伝導型のトランジスタにより構成され、また一方で、前記第２のオペレーショナルアンプにおける前記一対のトランジスタが、いずれも第２の伝導型のトランジスタにより構成され、
前記第１のトランジスタが、第２の伝導型のトランジスタにより構成され、また一方で、前記第２のトランジスタが、第１の伝導型のトランジスタにより構成され、
前記第１のトランジスタが動作状態のときに、前記第２のオペレーショナルアンプは、前記第２のトランジスタが非動作状態になるように制御し、これによって、前記第１の電源から前記第１のトランジスタおよび前記第２のトランジスタを通過して前記第２の電源へ貫通電流が流れるのを防止する請求項１から４のいずれか一項に記載の半導体集積回路。
【請求項８】
基準電圧を生成する基準電圧発生回路と、
出力信号を取り出すための出力端子と、
前記基準電圧と前記出力信号の電圧の差に基づき、第１の制御信号および第２の制御信号をそれぞれ出力する第１の検出回路および第２の検出回路と、
第１の電源と前記出力端子との間に設けられる第１のトランジスタと、
前記出力端子と第２の電源との間に設けられる第２のトランジスタとを備え、
前記第１のトランジスタのコンダクタンスは、前記第１の制御信号により制御され、かつ、前記第２のトランジスタのコンダクタンスは、前記第２の制御信号により制御されることを特徴とする定電圧発生回路。
【請求項９】
前記第１および第２の検出回路の各々が、一対のトランジスタと、前記第１の電源と前記一対のトランジスタとの間に接続されるカレントミラー回路とを有し、
前記一対のトランジスタの各々のゲートは前記基準電圧および前記出力信号をそれぞれ受け、該一対のトランジスタのドレインは前記第２の電源に共通に接続され、
前記第１および第２の制御信号は、それぞれ対応する前記カレントミラー回路と、それぞれ対応する前記一対のトランジスタとの間の接続ノードから出力される請求項８記載の定電圧発生回路。
【請求項１０】
前記定電圧発生回路が、さらに、前記出力端子と、前記第１および第２の検出回路の各々の入力端子との間に設けられる電圧シフト回路を備える請求項８記載の定電圧発生回路。
【請求項１１】
前記基準電圧発生回路が、互いに電圧値が異なる第１の基準電圧および第２の基準電圧を供給し、
前記第１の検出回路は前記第１の基準電圧に応答し、前記第２の検出回路は前記第２の基準電圧に応答する請求項８記載の定電圧発生回路。
【請求項１２】
前記第１および第２の検出回路の各々が、前記第１の電源に接続され、かつ、前記基準電圧および前記出力信号をそれぞれ受けるカレントミラー回路を有し、
前記第１および第２の制御信号は、前記第１の電源と、それぞれ対応する前記カレントミラー回路との間の接続ノードから出力される請求項８記載の定電圧発生回路。
【請求項１３】
前記第１の検出回路における前記一対のトランジスタが、Ｎチャネル型ＭＯＳトランジスタにより構成され、前記第２の検出回路における前記一対のトランジスタが、Ｐチャネル型ＭＯＳトランジスタにより構成される請求項９記載の定電圧発生回路。
【請求項１４】
前記出力端子が、ダイナミック・ランダムアクセスメモリ内の少なくとも一つのビット線およびセルキャパシタに接続される請求項８記載の定電圧発生回路。
【請求項１５】
前記出力電圧が、前記第１の電源と前記第２の電源との間の電圧の１／２に相当する電圧値を有する請求項８記載の定電圧発生回路。