(57)【要約】      （修正有）【課題】ゲインブースト段を挿入した演算増幅器において、出力段から入力差動対への帰還量を適正に制御できるようにして高周波特性やセトリング特性を改善できるようにした演算増幅器を提供する。【解決手段】ゲインブースト段を有する演算増幅器において、ゲインブースト段として働くトランジスタＭＰ５，ＭＰ６の各ドレインと電源VSSとの間にそれぞれ容量Ｃ１，Ｃ２を接続する。或いは、トランジスタＭＰ５のドレインとトランジスタＭＰ６のドレインとの間に容量Ｃ３を接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ゲートに差動の入力信号が印加し、ドレインが第１，第２の電流源を介して第１の電源に接続され、ソースが第３の電流源を介して第２の電源に接続された差動接続の第１の導電型の第１および第２のトランジスタと、
ゲートが前記第１の導電型の第１のトランジスタのドレインに接続され、ソースが前記第１の電源に接続され、ドレインが第４の電流源を介して前記第２の電源に接続された第２の導電型の第１のトランジスタと、
ゲートが前記第１の導電型の第２のトランジスタのドレインに接続され、ソースが前記第１の電源に接続され、ドレインが第５の電流源を介して前記第２の電源に接続された前記第２の導電型の第２のトランジスタと、
ゲートが前記第２の導電型の第１のトランジスタのドレインに接続され、ソースが前記第１の導電型の第１のトランジスタのドレインに接続され、ドレインが第６の電流源を介して前記第２の電源に接続された第２の導電型の第３のトランジスタと、
ゲートが前記第２の導電型の第２のトランジスタのドレインに接続され、ソースが前記第１の導電型の第２のトランジスタのドレインに接続され、ドレインが第７の電流源を介して前記第２の電源に接続された第２の導電型の第４のトランジスタと、
前記第２の導電型の第３のトランジスタのゲートと第１又は第２の電源との間に接続された第１の容量と、
前記第２の導電型の第４のトランジスタのゲートと第１又は第２の電源との間に接続された第２の容量と、
を具備し、前記第２の導電型の第３および第４のトランジスタのドレインから差動出力を取り出すことを特徴とする演算増幅器。
【請求項２】
ゲートに差動の入力信号が印加し、ドレインが第１，第２の電流源を介して第１の電源に接続され、ソースが第３の電流源を介して第２の電源に接続された差動接続の第１の導電型の第１および第２のトランジスタと、
ゲートが前記第１の導電型の第１のトランジスタのドレインに接続され、ソースが前記第１の電源に接続され、ドレインが第４の電流源を介して前記第２の電源に接続された第２の導電型の第１のトランジスタと、
ゲートが前記第１の導電型の第２のトランジスタのドレインに接続され、ソースが前記第１の電源に接続され、ドレインが第５の電流源を介して前記第２の電源に接続された前記第２の導電型の第２のトランジスタと、
ゲートが前記第２の導電型の第１のトランジスタのドレインに接続され、ソースが前記第１の導電型の第１のトランジスタのドレインに接続され、ドレインが第６の電流源を介して前記第２の電源に接続された第２の導電型の第３のトランジスタと、
ゲートが前記第２の導電型の第２のトランジスタのドレインに接続され、ソースが前記第１の導電型の第２のトランジスタのドレインに接続され、ドレインが第７の電流源を介して前記第２の電源に接続された第２の導電型の第４のトランジスタと、
前記第２の導電型の第３のトランジスタのゲートと前記第２の導電型の第４のトランジスタのゲートとの間に接続された第３の容量と、
を具備し、前記第２の導電型の第３および第４のトランジスタのドレインから差動出力を取り出すことを特徴とする演算増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲインブーストされた演算増幅器に関し、特にその高周波特性とセトリング特性（信号にトランジェントな変化が生じた後に安定し許容値内に入るまでの時間の長短特性）を改善する技術に関するものである。
【０００２】
【従来の技術】
図４に従来の典型的な１段増幅の電流折り返しカスコード型演算増幅器の構成を示す。この図４の演算増幅器は、差動対を構成するＮＭＯＳトランジスタＭＮ１，ＭＮ２、電流源として働くＮＭＯＳトランジスタＭＮ３〜ＭＮ７、電流源として働くＰＭＯＳトランジスタＭＰ１〜ＭＰ４から構成されている。
【０００３】
差動対で発生した電流は、片側のみに着目すれば、トランジスタＭＮ１の出力コンダクタンスｇｏ１、トランジスタＭＰ１の出力コンダクタンスｇｏ２、トランジスタＭＮ３の出力コンダクタンスｇｏ３の存在、およびトランジスタＭＰ３トランスコンダクタンスｇｍ３が有限であるところから、完全に出力段へと折り返されることはない。その結果、開放利得は小さくなる。トランジスタＭＮ４，ＭＮ６からなるカスコード段の出力コンダクタンスをｇｏＬ、トランジスタＭＮ１のトランスコンダクタンスをｇｍ１とすれば、図４に示した演算増幅器の開放利得Ｇｖは、大略、
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となる。
【０００４】
そこで、この電流の損失を最小限に抑えるために、図５に示すようにゲインブースト段を挿入した演算増幅器が提案されている（例えば、非特許文献１のfig６参照）。このゲインブースト段は、増幅用のＰＭＯＳトランジスタＭＰ５，ＭＰ６、電流源としてのＮＭＯＳトランジスタＭＮ８，ＭＮ９からなり、差動対トランジスタＭＮ１，ＭＮ２の出力側の信号を増幅して出力段のトランジスタＭＰ３，ＭＰ４のゲートに入力させるように構成したもので、このゲインブースト段の電圧利得を「−Ａｖ」としたとき、例えばトランジスタＭＰ３のトランスコンダクタンスは見かけ上「Ａｖ−１」倍となって、差動対で発生した電流が効率よく出力段に折り返されるようになる。この場合の開放利得Ｇｖは、大略、
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となり、式(1)の場合よりも大きくなる。Ａｖの値を非常に大きくすれば、式(2)の分母の第３項以外は無視できるため、この場合は極限値
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に近づく。
【０００５】
【非特許文献１】リーエイジュ、ドンホーリー、サンデーユー著、「高速低電力ＣＭＯＳパイプライン型Ａ／Ｄ変換器」、ＩＥＩＣＥ会報、ファンダメンタルス、１９９９年、６月、第Ｅ８２−Ａ巻、６号、９８１−９８６頁（Ri-A JU,Dong-Ho LEE,and Sang-Dae YU, "High-Speed Low-Power CMOS Pipelined Analog-to-Digital Converter",IEICE Trans.Fundamentals,vol.E82-A,No.6,pp.981-986,JUNE 1999)。
【０００６】
【発明が解決しようとする課題】
このように、ゲインブースト段の挿入は演算増幅器の開放利得を稼ぐためには有効な手段であるが、演算増幅器の高周波特性においては問題を生じる場合がある。すなわち、出力信号が、トランジスタＭＰ３〜ＭＰ６のゲート・ドレイン間容量Ｃgd３〜Ｃgd６を通じて、差動対トランジスタＭＮ１，ＭＮ２のドレイン側に帰還される。この帰還されるノードはセカンドポールを決定するため、帰還の度合が大きくなると高周波帯域で位相廻りが変動し、セトリング特性にも悪影響を及ぼす。
【０００７】
本発明の目的は、ゲインブースト段を挿入した演算増幅器において、出力段から入力差動対への帰還量を適正に制御できるようにして高周波特性やセトリング特性を改善できるようにした演算増幅器を提供することである。
【０００８】
【課題を解決するための手段】
請求項１に係る発明は、ゲートに差動の入力信号が印加し、ドレインが第１，第２の電流源を介して第１の電源に接続され、ソースが第３の電流源を介して第２の電源に接続された差動接続の第１の導電型の第１および第２のトランジスタと、ゲートが前記第１の導電型の第１のトランジスタのドレインに接続され、ソースが前記第１の電源に接続され、ドレインが第４の電流源を介して前記第２の電源に接続された第２の導電型の第１のトランジスタと、ゲートが前記第１の導電型の第２のトランジスタのドレインに接続され、ソースが前記第１の電源に接続され、ドレインが第５の電流源を介して前記第２の電源に接続された前記第２の導電型の第２のトランジスタと、ゲートが前記第２の導電型の第１のトランジスタのドレインに接続され、ソースが前記第１の導電型の第１のトランジスタのドレインに接続され、ドレインが第６の電流源を介して前記第２の電源に接続された第２の導電型の第３のトランジスタと、ゲートが前記第２の導電型の第２のトランジスタのドレインに接続され、ソースが前記第１の導電型の第２のトランジスタのドレインに接続され、ドレインが第７の電流源を介して前記第２の電源に接続された第２の導電型の第４のトランジスタと、前記第２の導電型の第３のトランジスタのゲートと第１又は第２の電源との間に接続された第１の容量と、前記第２の導電型の第４のトランジスタのゲートと第１又は第２の電源との間に接続された第２の容量とを具備し、前記第２の導電型の第３および第４のトランジスタのドレインから差動出力を取り出すことを特徴とする演算増幅器とした。
【０００９】
請求項２に係る発明は、ゲートに差動の入力信号が印加し、ドレインが第１，第２の電流源を介して第１の電源に接続され、ソースが第３の電流源を介して第２の電源に接続された差動接続の第１の導電型の第１および第２のトランジスタと、ゲートが前記第１の導電型の第１のトランジスタのドレインに接続され、ソースが前記第１の電源に接続され、ドレインが第４の電流源を介して前記第２の電源に接続された第２の導電型の第１のトランジスタと、ゲートが前記第１の導電型の第２のトランジスタのドレインに接続され、ソースが前記第１の電源に接続され、ドレインが第５の電流源を介して前記第２の電源に接続された前記第２の導電型の第２のトランジスタと、ゲートが前記第２の導電型の第１のトランジスタのドレインに接続され、ソースが前記第１の導電型の第１のトランジスタのドレインに接続され、ドレインが第６の電流源を介して前記第２の電源に接続された第２の導電型の第３のトランジスタと、ゲートが前記第２の導電型の第２のトランジスタのドレインに接続され、ソースが前記第１の導電型の第２のトランジスタのドレインに接続され、ドレインが第７の電流源を介して前記第２の電源に接続された第２の導電型の第４のトランジスタと、前記第２の導電型の第３のトランジスタのゲートと前記第２の導電型の第４のトランジスタのゲートとの間に接続された第３の容量と、を具備し、前記第２の導電型の第３および第４のトランジスタのドレインから差動出力を取り出すことを特徴とする演算増幅器とした。
【００１０】
【発明の実施の形態】
［第１の実施形態］
図１は本発明の第１の実施形態の演算増幅器の構成を示す回路図である。この演算増幅器は、差動対を構成するＮＭＯＳトランジスタＭＮ１，ＭＮ２、ゲインブースト段として働くＰＭＯＳトランジスタＭＰ５，ＭＰ６、出力段として働くＰＭＯＳトランジスタＭＰ３，ＭＰ４、電流源として働くＮＭＯＳトランジスタＭＮ３〜ＭＮ９、電流源として働くＰＭＯＳトランジスタＭＰ１，ＭＰ２から構成されている。ＶＧＧ１〜ＶＧＧ３はバイアス電圧、ＶinＰは正相入力電圧、ＶinＮは逆相入力電圧、ＶoutＰは正相出力電圧、ＶoutＮは逆相出力電圧、Ｃ１，Ｃ２は帰還量規制用の容量である。
【００１１】
なお、請求項１との関連では、ＭＮ１，ＭＮ２は第１の導電型の第１および第２のトランジスタ、ＭＰ５は第２の導電型の第１のトランジスタ、ＭＰ６は第２の導電型の第２のトランジスタ、ＭＰ３は第２の導電型の第３のトランジスタ、ＭＰ４は第２の導電型の第４のトランジスタ、ＭＰ１，ＭＰ２は第１および第２の電流源、ＭＮ３は第３の電流源、ＭＮ８は第４の電流源、ＭＮ９は第５電流源、ＭＮ４，ＭＮ６は第６の電流源、ＭＮ５，ＭＮ７は第７の電流源に相当する。
【００１２】
上記のように、本実施形態では、トランジスタＭＰ５，ＭＰ６からなるゲインブースト段と出力段トランジスタＭＰ３，ＭＰ４との間と電源VSSとの間に、容量Ｃ１，Ｃ２を接続したものである。この容量Ｃ１，Ｃ２は標準的なＣＭＯＳプロセスで採用されるＭＯＳ容量により実現することができる。容量Ｃ１は、出力信号ＶoutＮがトランジスタＭＮ１，ＭＰ１のドレインとトランジスタＭＰ３のソースの共通接続点のノードに帰還される量を規制する（減らす）働きを行う。容量Ｃ２は、出力信号号ＶoutＰがトランジスタＭＮ２，ＭＰ２のドレインとトランジスタＭＰ４のソースの共通接続点のノードに帰還される量を規制する働きを行う。
【００１３】
図３にこの容量Ｃ１，Ｃ２の値Ｃを増減させた場合のステップ応答のセトリング特性のシミュレーション結果を示す。目標値は２５０ｍＶ、スイング幅は５００ｍＶで、その２％（１０ｍＶ）の範囲を矢印で示した。Ｃ１，Ｃ２の容量値Ｃを適正に選択すると良好なセトリング特性が得られることが分かる。特に、図３では中央の特性が目標値に最短時間で到達して落ち着いている。また、帰還量を減少させることにより位相廻りの変動も少なくできるので、高周波特性も改善でき、更なる広帯域化が可能となる。
【００１４】
［第２の実施形態］
図２は第２の実施形態の演算増幅器の構成を示す回路図である。図１の回路とは、容量Ｃ１，Ｃ２を取り外して、容量Ｃ３をトランジスタＭＰ３，ＭＰ４のゲート間に接続した点が異なる。トランジスタＭＰ５，ＭＰ６のドレインからの信号は差動信号としてトランジスタＭＰ３，ＭＰ４のゲートに入力するので、このように差動信号ライン間に１個の容量Ｃ３を接続することによっても、図１に示した場合と同様に帰還量を規制することができ、図１の場合と同様に高周波特性やセトリング特性を改善させることができる。
【００１５】
［その他の実施形態］
なお、本発明は以上説明した実施形態に限られるものはない。例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタは、電源の極性を逆にすれば反対にすることができる。また、電流源として使用したトランジスタは抵抗に置き換えることも可能である。さらに、容量Ｃ１、Ｃ２をトランジスタＭＰ５、ＭＰ６からなるゲインブースト段と出力段トランジスタＭＰ３、ＭＰ４との間と電源VDDとの間に接続することも可能である。
【００１６】
【発明の効果】
以上から本発明によれば、ゲインブースト段を挿入して開放利得を大きくしながらも、高周波特性とセトリング特性を向上させた演算増幅器を実現することができるという利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の演算増幅器の回路図である。
【図２】本発明の第２の実施形態の演算増幅器の回路図である
【図３】第１の実施形態の演算増幅器のステップ応答の波形図である。
【図４】従来の演算増幅器の回路図である。
【図５】従来のゲインブーストを施した演算増幅器の回路図である。
【符号の説明】
ＭＰ１〜ＭＰ６：ＰＭＯＳトランジスタ
ＭＮ１〜ＭＮ９：ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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