(57)【要約】【課題】読み出しマージンを大きくできる磁気ランダムアクセスメモリを提供することを目的とする。【解決手段】磁気ランダムアクセスメモリは、ＴＭＲ素子１０と選択素子Ｔｒとを有するメモリセルＭＣ１１〜ＭＣｎｍと、選択したメモリセルに読み出し電圧を印加し、選択素子を介してＴＭＲ素子に電流を流すことにより、ＴＭＲ素子から記憶情報を読み出す読み出し回路５０とを備えている。上記読み出し回路は、情報の読み出し時に、ＴＭＲ素子の抵抗変化率が、当該ＴＭＲ素子の両端に０Ｖを印加した時の抵抗変化率の実質的に半分になる電圧ＶｈをＴＭＲ素子に印加するための電圧設定部を備えることを特徴としている。これによって、ＴＭＲ素子のＭＲ比の低下を抑制しつつ、ＴＭＲ素子と選択素子との直列回路の両端に印加する電圧を大きくできるので、読み出しマージンを向上できる。【選択図】　　図１
2004103212.tif 000002
【特許請求の範囲】
【請求項１】
トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子を選択する選択素子とを有するメモリセルと、
前記メモリセルに読み出し電圧を印加し、前記選択素子を介して前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、
前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子の抵抗変化率が、当該トンネル磁気抵抗素子の両端に０Ｖを印加した時の抵抗変化率の実質的に半分になる電圧を前記トンネル磁気抵抗素子に印加するための電圧設定部を備えることを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子を選択する選択素子とを有するメモリセルと、
前記メモリセルに読み出し電圧を印加し、前記選択素子を介して前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、
前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子に印加される電圧より、少なくとも前記選択素子による電圧降下分高い電圧を前記トンネル磁気抵抗素子に印加するための電圧設定部を備えることを特徴とする磁気ランダムアクセスメモリ。
【請求項３】
前記メモリセルはマトリックス状に配置され、
前記各メモリセル中の選択素子の制御電極に行毎に接続されたワード線と、
前記各メモリセル中のトンネル磁気抵抗素子の一端に列毎に接続されたビット線とを更に具備し、
前記読み出し回路は、前記各メモリセルに流れる電流を規定する電流規定部と、前記ビット線における記憶情報の“１”と“０”の中間に対応する電位と前記メモリセルから読み出された電位とを比較し、記憶情報を読み出す比較部とを備えることを特徴とする請求項１または２に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記トンネル磁気抵抗素子は、他端が前記選択素子の電流通路の一端に複数個接続されていることを特徴とする請求項１乃至３いずれか１つの項に記載の磁気ランダムアクセスメモリ。
【請求項５】
前記選択素子はＭＯＳＦＥＴであり、前記制御電極はゲート電極であることを特徴とする請求項３または４に記載の磁気ランダムアクセスメモリ。
【請求項６】
前記選択素子はバイポーラトランジスタであり、前記制御電極はベース電極であることを特徴とする請求項３または４に記載の磁気ランダムアクセスメモリ。
【請求項７】
前記選択素子はダイオードであり、
前記メモリセルはマトリックス状に配置され、
前記ダイオードのカソードに行毎に接続されたワード線と、
前記各メモリセル中のトンネル磁気抵抗素子の一端に列毎に接続されたビット線とを更に具備し、
前記読み出し回路は、前記各メモリセルに流れる電流を規定する電流規定部と、前記ビット線における記憶情報の“１”と“０”の中間に対応する電位と前記メモリセルから読み出された電位とを比較し、記憶情報を読み出す比較部とを備えることを特徴とする請求項１または２に記載の磁気ランダムアクセスメモリ。
【請求項８】
前記トンネル磁気抵抗素子は、他端が前記ダイオードのアノードに複数個接続されていることを特徴とする請求項７に記載の磁気ランダムアクセスメモリ。
【請求項９】
前記複数個接続されているトンネル磁気抵抗素子のうち少なくとも２つは並列接続されていることを特徴とする請求項４または８に記載の磁気ランダムアクセスメモリ。
【請求項１０】
前記複数個接続されている前記トンネル磁気抵抗素子のうち少なくとも２つは直列接続されていることを特徴とする請求項４または８に記載の磁気ランダムアクセスメモリ。
【請求項１１】
トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、
前記トンネル磁気抵抗素子の一端に接続されたビット線と、
前記トンネル磁気抵抗素子の他端に接続されたワード線と、
前記トンネル磁気抵抗素子に読み出し電圧を印加し、前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、
前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子の抵抗変化率が、当該トンネル磁気抵抗素子の両端に０Ｖを印加した時の抵抗変化率の実質的に半分になる電圧を印加するための電圧設定部を備えることを特徴とする磁気ランダムアクセスメモリ。
【請求項１２】
前記トンネル磁気抵抗素子はマトリックス状に配置され、前記読み出し回路は、前記各トンネル磁気抵抗素子に流れる電流を規定する電流規定部と、前記ビット線における記憶情報の“１”と“０”の中間に対応する電位と前記トンネル磁気抵抗素子から読み出された電位とを比較し、記憶情報を読み出す比較部とを備えることを特徴とする請求項１１に記載の磁気ランダムアクセスメモリ。
【請求項１３】
前記ビット線は、前記トンネル磁気抵抗素子の上方に配置されることを特徴とする請求項１２に記載の磁気ランダムアクセスメモリ。
【請求項１４】
前記ビット線は、前記トンネル磁気抵抗素子の下方に配置されることを特徴とする請求項１２に記載の磁気ランダムアクセスメモリ。
【請求項１５】
前記ワード線は、前記トンネル磁気抵抗素子の上方に配置されることを特徴とする請求項１２または１４に記載の磁気ランダムアクセスメモリ。
【請求項１６】
前記ワード線は、前記トンネル磁気抵抗素子の下方に配置されることを特徴とする請求項１２または１３に記載の磁気ランダムアクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、トンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ）効果により情報を記憶するトンネル磁気抵抗素子を用いてメモリセルを構成した磁気ランダムアクセスメモリ（ＭＲＡＭ：　Ｍａｇｍｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
近年、新たな原理により情報を記憶するメモリが数多く提案されている。そのうちの一つに、Ｒｏｙ　Ｓｃｈｅｕｅｒｌｅｉｎ　ｅｔ．　ａｌ．　によって提案されたトンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ：以下、ＴＭＲと略記する）効果を利用したメモリ、いわゆる磁気ランダムアクセスメモリがある（例えば、非特許文献１を参照）。
【０００３】
磁気ランダムアクセスメモリは、ＴＭＲ素子により“１”，“０”の情報を記憶する。このＴＭＲ素子は、図２５に示すように２つの磁性層（強磁性層）１１，１２により絶縁層（トンネルバリア）１３を挟んだ構造部を有する。ＴＭＲ素子１０に記憶される情報は、２つの磁性層１１，１２のスピンの向きが平行かまたは反平行かによって判断される。
【０００４】
ここで、スピンの向きが平行とは、図２６（ａ）に示すように２つの磁性層１１，１２のスピンの向きが同じであることを意味し、反平行とは図２６（ｂ）に示すように２つの磁性層１１，１２のスピンの向きが逆平行であることを意味する（矢印の向きがスピンの向きを示している）。
【０００５】
なお、通常、２つの磁性層１１，１２の一方側には反強磁性層１４が配置されている。この反強磁性層１４は、一方側の磁性層１２のスピンの向きを固定し、他方側の磁性層１１のスピンの向きのみを変えることにより、情報を容易に書き換えるための部材であり、固定層と呼ばれている。また、一方側の磁性層１２はピン層、他方側の磁性層１１はメモリ層または記録層と呼ばれている。
【０００６】
図２６（ａ）に示すように、２つの磁性層（メモリ層とピン層）１１，１２のスピンの向きが平行となった場合、これら２つの磁性層１１，１２に挟まれた絶縁層１３を流れるトンネル電流が大きくなり、ＴＭＲ素子１０の抵抗値（トンネル抵抗）は最も低くなる。この状態が“１”である。また、図２６（ｂ）に示すように、２つの磁性層１１，１２のスピンの向きが反平行になった場合、これら２つの磁性層１１，１２に挟まれた絶縁層１３を流れるトンネル電流が小さくなり、トンネル抵抗は最も高くなる。この状態が“０”である。
【０００７】
次に、上記ＴＭＲ素子１０をメモリセルとして用いる磁気ランダムアクセスメモリに対する書き込み動作の原理について、図２７を参照しつつ簡単に説明する。
【０００８】
メモリセルとして働く各ＴＭＲ素子ＭＣ１１〜ＭＣｎｍは、マトリックス状に配置される。これらのＴＭＲ素子ＭＣ１１〜ＭＣｎｍは、書き込みワード線ＷＬ１〜ＷＬｎとビット線（データ選択線）ＢＬ１〜ＢＬｍとの交差位置近傍に配置される。そして、書き込みは、選択した書き込みワード線ＷＬｉ（ｉ＝１〜ｎ）及びビット線ＢＬｊ（ｊ＝１〜ｍ）に電流を流し、両配線ＷＬｉ，ＢＬｊに流れる電流によリ生成される磁界を用いて、ＴＭＲ素子ＭＣｉｊにおけるメモリ層のスピンの向きをピン層と平行または反平行にすることにより達成される。
【０００９】
例えば、図２７に示すように、書き込み時に、ビット線ＢＬ３には一方向に向かう電流のみを流し、書き込みワード線ＷＬ２には書き込み情報（データ）に応じて一方向または他方向に向かう電流を流す。書き込みワード線ＷＬ２に一方向に向かう電流を流すとき、ＴＭＲ素子ＭＣ２３のメモリ層のスピンの向きは、ピン層と平行（“１”の状態）となる。一方、書き込みワード線ＷＬ２に他方向に向かう電流を流すとき、ＴＭＲ素子ＭＣ２３のメモリ層のスピンの向きは、ピン層と反平行（“０”の状態）となる。
【００１０】
上記ＴＭＲ素子ＭＣ１１〜ＭＣｎｍにおけるピン層のスピンの向きが変わる原理は、次の通りである。
【００１１】
図２８のＴＭＲ曲線に示すように、ＴＭＲ素子のＥａｓｙ−Ａｘｉｓ（長辺）方向に磁界Ｈｘをかけると、ＴＭＲ素子の抵抗値は１７％程度変化する。この抵抗変化率、すなわち変化の前後の抵抗値の比はＭＲ比と呼ばれる。なお、ＭＲ比は、磁性層の性質により変化する。現在では、磁性層の材料を選択することにより、ＭＲ比が５０％程度のＴＭＲ素子も得られている。
【００１２】
ＴＭＲ素子には、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ（短辺）方向の磁界Ｈｙとの合成磁界が掛かる。図２８の実線及び破線に示したように、Ｈａｒｄ−Ａｘｉｓ方向の磁界Ｈｙの大きさによって、ＴＭＲ素子の抵抗値を変えるために必要なＥａｓｙ−Ａｘｉｓ方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、マトリックス状に配置されたメモリセルのうち、選択された書き込みワード線及び選択されたビット線の交点に存在するＴＭＲ素子のみにデータを書き込むことができる。
【００１３】
ＴＭＲ素子のアステロイド曲線は、例えば図２９の実線で示すようになる。すなわち、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の外側（例えば、黒丸の位置）にあれば、磁性層のスピンの向きを反転させることができる。
【００１４】
逆に、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線（実線）の内側（例えば、白丸の位置）にある場合には、磁性層のスピンの向きを反転させることはできない。
【００１５】
従って、Ｅａｓｙ−Ａｘｉｓ方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ方向の磁界Ｈｙとの合成磁界の大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ平面内における位置を変えることにより、ＴＭＲ素子に対するデータの書き込みを制御できる。
【００１６】
なお、読み出しは、選択されたＴＭＲ素子に電流を流し、そのＴＭＲ素子の抵抗値を検出することにより容易に行うことができる。
【００１７】
例えば、ＴＭＲ素子に直列にスイッチ素子を接続し、選択された読み出しワード線に接続されているスイッチ素子のみをオン状態にして電流経路を生成する。この結果、選択されたＴＭＲ素子のみに電流が流れるため、そのＴＭＲ素子のデータを読み出すことができる。
【００１８】
ところで、上記読み出し動作は、ＴＭＲ素子とスイッチ素子との直列回路の両端に、所定の電圧Ｖ０が印加された状態で流れる電流Ｉをセンスアンプで検知することによって行われる。前述したように、“１”の記憶状態は固定層と記録層のスピンの向きが同じ場合であり、そのときの電流をＩｐとする。また、“０”の記憶状態は固定層と記録層のスピンの向きが異なる場合であり、そのときの電流をＩａとする。ここで、“１”の状態の方が“０”の状態よりもＴＭＲ素子の抵抗値が低いため、Ｉｐ＞Ｉａである。一般に、読み出しマージンΔＩは、ΔＩ＝Ｉｐ−Ｉａが大きいほど良い。よって、電圧Ｖ０を大きくしていけば読み出しマージンΔＩは大きく取れそうであるが、ＴＭＲ素子はその両端に印加される電圧Ｅが大きくなるほどＭＲ比が低下することが知られている。このため、容易に読み出しマージンΔＩを大きくすることはできない。
【００１９】
【非特許文献１】
ＩＳＳＣＣ２０００　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐ．１２８　”Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ”
【００２０】
【発明が解決しようとする課題】
上記のように従来の磁気ランダムアクセスメモリは、読み出しマージンを大きくするために、ＴＭＲ素子とスイッチ素子との直列回路の両端に印加する電圧を大きくすると、ＴＭＲ素子のＭＲ比が低下するため読み出しマージンを大きくできないという問題があった。
【００２１】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、読み出しマージンを大きくできる磁気ランダムアクセスメモリを提供することにある。
【００２２】
【課題を解決するための手段】
この発明の一態様に係る磁気ランダムアクセスメモリは、トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子を選択する選択素子とを有するメモリセルと、前記メモリセルに読み出し電圧を印加し、前記選択素子を介して前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子の抵抗変化率が、当該トンネル磁気抵抗素子の両端に０Ｖを印加した時の抵抗変化率の実質的に半分になる電圧を前記トンネル磁気抵抗素子に印加するための電圧設定部を備える。
【００２３】
また、この発明の一態様に係る磁気ランダムアクセスメモリは、トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子を選択する選択素子とを有するメモリセルと、前記メモリセルに読み出し電圧を印加し、前記選択素子を介して前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子に印加される電圧より、少なくとも前記選択素子による電圧降下分高い電圧を前記トンネル磁気抵抗素子に印加するための電圧設定部を備える。
【００２４】
更に、この発明の一態様に係る磁気ランダムアクセスメモリは、トンネル型磁気抵抗効果により情報を記憶するトンネル磁気抵抗素子と、前記トンネル磁気抵抗素子の一端に接続されたビット線と、前記トンネル磁気抵抗素子の他端に接続されたワード線と、前記トンネル磁気抵抗素子に読み出し電圧を印加し、前記トンネル磁気抵抗素子に電流を流すことにより、前記トンネル磁気抵抗素子から情報を読み出す読み出し回路とを具備し、前記読み出し回路は、情報の読み出し時に、前記トンネル磁気抵抗素子の抵抗変化率が、当該トンネル磁気抵抗素子の両端に０Ｖを印加した時の抵抗変化率の実質的に半分になる電圧を印加するための電圧設定部を備える。
【００２５】
上記のような構成によれば、ＴＭＲ素子のＭＲ比の低下を抑制しつつ、ＴＭＲ素子と選択素子との直列回路の両端に印加する電圧を大きくできるので、読み出しマージンを大きくできる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１及び図２はそれぞれ、この発明の第１の実施の形態に係る磁気ランダムアクセスメモリの概略構成例を示している。図１では、磁気ランダムアクセスメモリおける読み出し動作に関係する回路部に着目して示しており、メモリセルアレイ部と読み出し回路として働くセンスアンプ部とを抽出して示す回路図である。また、図２は、上記図１に示したメモリセルアレイ中の各メモリセルの構成例を示す断面図である。
【００２７】
図１に示す如く、メモリセルアレイＭＣＡは、メモリセルＭＣ１１〜ＭＣｎｍがマトリックス状に配置されて構成されている。各メモリセルＭＣ１１〜ＭＣｎｍは、ＴＭＲ素子１０とこのＴＭＲ素子１０を選択するための選択素子（スイッチ素子）として働くＭＯＳＦＥＴ　Ｔｒとを備えている。上記各メモリセルＭＣ１１〜ＭＣｎｍ中の各ＭＯＳＦＥＴ　Ｔｒのゲート電極には、読み出しワード線ＷＬ１〜ＷＬｎが行毎に接続されている。これらＭＯＳＦＥＴ　Ｔｒのソース電極には、ソース線（図示せず）が接続されている。上記読み出しワード線ＷＬ１〜ＷＬｎ上にはそれぞれ、同一方向に書き込みワード線（図示せず）が配置されている。これらのワード線にはロウデコーダＲＤの出力信号が供給される。上記各メモリセルＭＣ１１〜ＭＣｎｍ中のＭＯＳＦＥＴ　Ｔｒのドレイン電極には、ＴＭＲ素子１０の一端が接続され、これらＴＭＲ素子１０の他端は列毎にビット線（データ選択線）ＢＬ１〜ＢＬｍに接続される。
【００２８】
上記各ビット線ＢＬ１〜ＢＬｍの一端には、カラム選択ゲートＣＳＧ１〜ＣＳＧｍの電流通路の一端が接続される。上記各カラム選択ゲートＣＳＧ１〜ＣＳＧｍのゲート電極には、カラムデコーダＣＤの出力信号（カラム選択信号）ＣＳＬ１〜ＣＳＬｍが供給される。各カラム選択ゲートＣＳＧ１〜ＣＳＧｍの電流通路の他端は、センスアンプ部５０のノードＮに共通接続されている。
【００２９】
上記センスアンプ部５０は、選択されたメモリセルに読み出し電圧を印加し、ＭＯＳＦＥＴ　Ｔｒを介してトンネル磁気抵抗素子１０に電流を流すことにより、トンネル磁気抵抗素子１０からデータを読み出す読み出し回路として働くものである。このセンスアンプ部５０は、電流源５１、ＭＯＳＦＥＴ５２及びオペアンプ５３，５４等を含んで構成されている。ＭＯＳＦＥＴ５２の電流通路の一端は、各カラム選択ゲートＣＳＧ１〜ＣＳＧｍの電流通路の他端に共通接続されている。このＭＯＳＦＥＴ５２のゲート電極にはオペアンプ５３の出力端が接続され、電流通路の他端にはその反転入力端（−）が接続される。上記オペアンプ５３の非反転入力端（＋）には定電位Ｖｍｔｊが印加されるようになっている。
【００３０】
また、上記ＭＯＳＦＥＴ５２の電流通路の他端には、オペアンプ５４の非反転入力端（＋）が接続され、このオペアンプ５４の反転入力端（−）には基準電位ＶＲＥＦが印加される。
【００３１】
そして、上記電流源５１から上記ＭＯＳＦＥＴ５２の電流通路の他端に定電流が供給されるようになっている。
【００３２】
この電流源５１は、ＴＭＲ素子１０とＭＯＳＦＥＴ　Ｔｒを流れる読み出し電流を規定するための電流規定部として働くもので、例えば１００μＡ〜３００μＡの電流を流す。
【００３３】
また、上記オペアンプ５３は、データの読み出し時に、トンネル磁気抵抗素子１０の抵抗変化率が、当該トンネル磁気抵抗素子１０の両端に０Ｖを印加した時の抵抗変化率の実質的に半分になる電圧Ｖｈを上記トンネル磁気抵抗素子１０に印加するための電圧設定部として働くものである。このオペアンプ５３の非反転入力端（＋）に印加される電位Ｖｍｔｊによって、読み出し時にＴＭＲ素子１０とＭＯＳＦＥＴ　Ｔｒとの直列回路に印加される電圧が設定される。ここで、カラム選択ゲートＣＳＧのオン抵抗や配線抵抗等によるＩＲ低下を無視すれば、ＭＯＳＦＥＴ　ＴｒとＴＭＲ素子１０との直列回路の両端に印加される読み出し電圧は定電位Ｖｍｔｊに相当することになる。
【００３４】
より好ましくは、オペアンプ５３によって設定されるセンスアンプ部５０のノードＮの電位を、読み出し電圧より上記ＭＯＳＦＥＴ　Ｔｒのオン抵抗による電圧降下分高い電位に設定する。あるいは、上記ＭＯＳＦＥＴ　Ｔｒのオン抵抗に加えて、カラム選択ゲートＣＳＧのオン抵抗や配線抵抗等によるＩＲ低下分高い電圧に設定することにより、電圧Ｖｈを最適化できる。
【００３５】
更に、上記オペアンプ５４は比較部として働くもので、上記ビット線ＢＬ１〜ＢＬｍにおける記憶データの“１”と“０”の中間に対応する基準電位ＶＲＥＦと読み出した電位とを比較することにより、記憶データの“１”，“０”を判定して出力する。
【００３６】
上記各メモリセルＭＣ１１〜ＭＣｎｍは、例えば図２に示すように構成されている。すなわち、Ｐ型シリコン基板（Ｐ−ｓｕｂ）２１の主表面には、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）領域２２，２３が形成されて素子分離されている。上記ＳＴＩ領域２２，２３により区画されたシリコン基板２１の主表面には、ＭＯＳＦＥＴ　Ｔｒのソース，ドレイン領域となるＮ＋型の不純物拡散領域２４，２５が形成されている。上記ソース，ドレイン領域２４，２５間のシリコン基板２１上には、ゲート絶縁膜２６が設けられ、このゲート絶縁膜２６上に読み出しワード線ＷＬとして働くゲート電極２７が形成されている。上記シリコン基板２１及びゲート電極２７上には、第１の層間絶縁膜２８が形成される。この層間絶縁膜２８の上記ソース，ドレイン領域２４，２５上には、コンタクトホール２９，３０が形成されている。
【００３７】
上記層間絶縁膜２８上には、第１層目の金属層からなるソース線３１と配線３２が形成されている。上記ソース線３１は、上記コンタクトホール２９内に形成された金属プラグ３３を介してソース領域２４に電気的に接続され、上記配線３２は、上記コンタクトホール３０内に形成された金属プラグ３４を介してドレイン領域２５に電気的に接続される。
【００３８】
上記層間絶縁膜２８、ソース線３１及び配線３２上には、第２の層間絶縁膜３５が形成される。この層間絶縁膜３５の上記配線３２上には、コンタクトホール３６が形成されている。上記層間絶縁膜３５上には、第２層目の金属層からなる書き込みワード線３７と配線３８が形成されている。この書き込みワード線３７は、上記読み出しワード線（ゲート電極２７）と同じ方向に沿って形成されている。また、上記配線３８は、配線３２上に形成されており、上記コンタクトホール３６に埋め込まれた金属プラグ３９を介して上記配線３２と電気的に接続されている。
【００３９】
上記第２の層間絶縁膜３５、上記書き込みワード線３７及び配線３８上には、第３の層間絶縁膜４０が形成される。この層間絶縁膜４０の上記配線３８上にはコンタクトホール４１が形成されている。上記層間絶縁膜４０上には、第３層目の金属層からなる配線４２が形成されている。この配線４２は、上記配線層３８上から書き込みワード線３７上に延設されており、上記層間絶縁膜４０に形成されたコンタクトホール４１に埋め込まれた金属プラグ４３を介して上記配線３８に電気的に接続される。
【００４０】
上記第３の層間絶縁膜４０上及び上記配線４２上には第４の層間絶縁膜４４が形成され、この層間絶縁膜４４における上記配線４２上の書き込みワード線３７上に対応する位置にＴＭＲ素子１０が設けられる。このＴＭＲ素子１０は、図２５に示したように、２つの強磁性層（メモリ層とピン層）１１，１２により絶縁層（トンネルバリア）１３を挟んだ構造部を有し、これら２つの強磁性層１１，１２の一方側には固定層としての反強磁性層１４が配置されている。ここで、上記ＴＭＲ素子１０のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【００４１】
上記層間絶縁膜４４及び上記ＴＭＲ素子１０上には、第４層目の金属層からなるビット線（読み出し・書き込み兼用）４５が上記書き込みワード線３７及び上記読み出しワード線２７と交差する方向に配置されている。
【００４２】
上述したような構成のメモリセルは、基本的には既存のＣＭＯＳプロセスを用いて形成される。
【００４３】
上記のような構成において、データの書き込み時には、書き込みワード線３７とビット線４５を書き込み配線として用い、磁場を発生して書き込みデータに応じてスピンの向きを変える。一方、読み出し時においては、読み出しワード線２７により、スイッチング素子であるＭＯＳＦＥＴ　Ｔｒをオン状態にして、ビット線４５からＴＭＲ素子１０及びＭＯＳＦＥＴ　Ｔｒを介してソース線３１へと電流を流す。
【００４４】
この際、本実施形態では、センスアンプ部５０のノードＮの電位を、Ｖｈよりもカラム選択ゲートＣＳＧのオン抵抗とＭＯＳＦＥＴ　Ｔｒのオン抵抗との和による電圧降下分だけ高くしている。これによって、ＭＯＳＦＥＴ　ＴｒとＴＭＲ素子１０との直列回路の両端に印加される電圧は、ＶｈよりもＭＯＳＦＥＴ　Ｔｒのオン抵抗による電圧降下分高くなる。よって、ＴＭＲ素子１０の両端に印加される電圧はＶｈとなる。
【００４５】
次に、上記Ｖｈの定義を説明する。一般に、ＴＭＲ素子１０はその両端に印加される電圧が大きいほどＭＲ比が低下することが知られている。このＭＲ比が印加電圧０Ｖのときに比べ半分になる印加電圧をＶｈとする。
【００４６】
図１及び図２に示したような１ＭＯＳＦＥＴ−１ＴＭＲ型ＭＲＡＭにおける読み出し時の等価回路は、図３に示すようなものである。読み出し電圧Ｅを大きくすればＴＭＲ素子１０とＭＯＳＦＥＴ　Ｔｒを流れる電流は増えそうであるが、前述したように読み出し電圧Ｅを大きくするとＭＲ比が低下する現象があるため、読み出し信号量は読み出し電圧Ｅに対してある極大点を持つ。すなわち、ＭＲ比は、読み出し電圧Ｅの増大に対してほぼ１次関数的に悪くなるので、
ＭＲ＝ＭＲ＿ｍａｘ−ｋ×Ｅ
と表され、
ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）の抵抗Ｒが印加電圧に依存しないと仮定すると、
ΔＩ＝Ｅ／Ｒ−Ｅ／（Ｒ［１＋ＭＲ］）
＝Ｅ／Ｒ×ＭＲ／（１＋ＭＲ）
ｄ（ΔＩ）／ｄＥ＝１／Ｒ×ＭＲ／（１＋ＭＲ）＋Ｅ／Ｒ×１／（１＋ＭＲ）２×ｄ（ＭＲ）／ｄＥ
＝１／Ｒ×１／（１＋ＭＲ）２×［ＭＲ（１＋ＭＲ）−ｋ×Ｅ］
＝１／Ｒ×１／（１＋ＭＲ）２×［ｍ＋√ｍ−ｋ×Ｅ］［ｍ−√ｍ−ｋ×Ｅ］
となる。ここで、
ｍ＝１＋ＭＲ＿ｍａｘ
であり、ΔＩはＶ＝（ｍ−√ｍ）／ｋで極大値を取り、Ｅ＝（ｍ＋√ｍ）／ｋで極小値を取り、ＶはＭＲ＿ｍａｘ／ｋを超えることはないから、ΔＩが最大値となるのは、
Ｅ＝（ｍ−√ｍ）／ｋ
である。ｍは１より小さいので√ｍを近似すると、
√ｍ＝１＋ＭＲ＿ｍａｘ／２
となる。従って、ΔＩが最大値となるのは、
Ｅ＝（ｍ−√ｍ）／ｋ＝（１＋ＭＲ＿ｍａｘ−［１＋ＭＲ＿ｍａｘ／２］）／ｋ
＝ＭＲ＿ｍａｘ／２ｋ
である。また、Ｖｈの定義から
ＭＲ＿ｍａｘ／２＝ＭＲ＿ｍａｘ−ｋ×Ｖｈ
である。
【００４７】
従って、Ｖｈ＝ＭＲ＿ｍａｘ／２ｋとなるから、ΔＩが最大値となるのは、Ｖｈ近辺ということになる。
【００４８】
よって、読み出し回路からメモリセルに印加する読み出し電圧Ｅを、ＴＭＲ素子１０の両端の電圧が０Ｖの時の抵抗変化率に対して、ＴＭＲ素子が低抵抗状態から高抵抗状態に変化する際の抵抗変化率の半分にすることにより、１ＭＯＳＦＥＴ−１ＴＭＲ型ＭＲＡＭにおいて読み出しマージンを最も大きく設定できる。
【００４９】
なお、上記第１の実施の形態では、メモリセル中のスイッチ素子としてＭＯＳＦＥＴを用いる場合を例にとって説明したが、他のスイッチ素子、例えばバイポーラトランジスタを用いても良いのは勿論である。バイポーラトランジスタを用いる場合には、ベース電極に読み出しワード線ＷＬ１〜ＷＬｎを行毎に接続し、エミッタ電極（またはコレクタ電極）にソース線を接続し、コレクタ電極（またはエミッタ電極）にＴＭＲ素子１０の一端を接続する。
【００５０】
［第２の実施の形態］
本実施形態は、前述した第１の実施の形態におけるＭＯＳＦＥＴ　ＴｒをダイオードＤに置き換えたものである。すなわち、図１に示した回路における各メモリセルＭＣ１１〜ＭＣｎｍ中のＭＯＳＦＥＴ　Ｔｒに代えてダイオードＤを設け、アノードを各ＴＭＲ素子１０の一端にそれぞれ接続し、カソードをワード線ＷＬ１〜ＷＬｎに行毎に接続した構成である。図４は、このような１ダイオード−１ＴＭＲ型ＭＲＡＭにおけるメモリセルの構成例を示している。このメモリセルは、クロスポイント型と呼ばれるものである。図５は、本実施形態における読み出し時の等価回路である。
【００５１】
この構造のメモリセル部では、Ｐ型シリコン基板２１の主表面に、ＳＴＩ領域２２，２３が形成されて素子分離されている。上記ＳＴＩ領域２２，２３により区画されたシリコン基板２１の主表面には、ダイオードＤのカソード領域となるＮ＋型の不純物拡散領域４６が形成されている。このカソード領域４６中の一部には、ダイオードＤのアノード領域となるＰ＋型の不純物拡散領域４７が形成されている。上記シリコン基板２１上には、第１の層間絶縁膜２８が形成される。この層間絶縁膜２８のカソード領域４６及び上記アノード領域４７上には、コンタクトホール２９，３０が形成されている。
【００５２】
上記層間絶縁膜２８上には、第１層目の金属層からなるワード線４８と配線３２が形成されている。上記ワード線４８は、上記コンタクトホール２９内に形成された金属プラグ３３を介してカソード領域４６に電気的に接続され、上記配線３２は、上記コンタクトホール３０内に形成された金属プラグ３４を介してアノード領域４７に電気的に接続される。
【００５３】
上記層間絶縁膜２８、ワード線４８及び配線３２上には、第２の層間絶縁膜３５が形成される。この層間絶縁膜３５の上記配線３２上には、コンタクトホール３６が形成されている。上記層間絶縁膜３５上には、第２層目の金属層からなる書き込みワード線３７と配線３８が形成されている。この書き込みワード線３７は、上記ワード線４８と同じ方向に沿って形成されている。また、上記配線３８は、配線３２上に形成されており、上記コンタクトホール３６に埋め込まれた金属プラグ３９を介して上記配線３２と電気的に接続されている。
【００５４】
上記第２の層間絶縁膜３５、上記書き込みワード線３７及び配線３８上には、第３の層間絶縁膜４０が形成される。この層間絶縁膜４０の上記配線３８上にはコンタクトホール４１が形成されている。上記層間絶縁膜４０上には、第３層目の金属層からなる配線４２が形成されている。この配線４２は、上記配線層３８上から書き込みワード線３７上に延設されており、上記層間絶縁膜４０に形成されたコンタクトホール４１に埋め込まれた金属プラグ４３を介して上記配線３８に電気的に接続される。
【００５５】
上記第３の層間絶縁膜４０上及び上記配線４２上には第４の層間絶縁膜４４が形成される。この層間絶縁膜４４における上記配線４２上の書き込みワード線３７上に対応する位置にＴＭＲ素子１０が設けられる。このＴＭＲ素子１０は、図２５に示したように、２つの強磁性層（メモリ層とピン層）１１，１２により絶縁層（トンネルバリア）１３を挟んだ構造部を有し、これら２つの強磁性層１１，１２の一方側には固定層としての反強磁性層１４が配置されている。ここで、上記ＴＭＲ素子１０のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【００５６】
上記層間絶縁膜４４及び上記ＴＭＲ素子１０上には、第４層目の金属層からなるビット線（読み出し・書き込み兼用）４５が上記書き込みワード線３７と交差する方向に配置されている。
【００５７】
上記のような構成では、書き込み及び読み出し動作は、ワード線４８とビット線４５の２本の配線で行う。この際、ダイオードＤの整流性を利用して選択セルのみへの書き込みと読み出しを行うため、各配線に印加するバイアス電圧をコントロールする。
【００５８】
そして、第１の実施の形態と同様に、読み出し時に、ＴＭＲ素子１０の両端に印加される電圧がＶｈと実質的に等しくする。このために、センスアンプ部５０のノードＮの電位を、Ｖｈよりもカラム選択ゲートＣＳＧのオン抵抗による電圧降下とダイオードＤの順方向電圧による電圧降下との和分だけ高くする。よって、ダイオードＤとＴＭＲ素子１０との直列回路の両端に印加される電圧は、ＶｈよりもダイオードＤの順方向電圧分高くなる。
【００５９】
上記のような構成によれば、ＴＭＲ素子１０の選択素子としてダイオードを用いる１ダイオード−１ＴＭＲ型ＭＲＡＭにおいても読み出しマージンを大きくできる。
【００６０】
なお、上述した第１及び第２の実施の形態において、複数のＴＭＲ素子を直列または並列接続し、１つの選択素子（ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオード）を共用するように各メモリセルＭＣ１１〜ＭＣｎｍを構成しても良い。上記複数のＴＭＲ素子の全てを直列または並列接続することもできるが、少なくとも２つを直列または並列接続することもできる。
【００６１】
［第３の実施の形態］
本実施形態は、前述した第１，第２の実施の形態のように、選択素子（ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオード等）を必要としないクロスポイント型セルである。図６にそのセル構造を示す。図７は本実施形態の読出し時の等価回路である。
【００６２】
すなわち、Ｐ型シリコン基板（Ｐ−ｓｕｂ）２１の主表面には、ＳＴＩ領域２２が形成されている。このＳＴＩ領域２２及びシリコン基板２１上には、層間絶縁膜４９が形成されている。この層間絶縁膜４９中にはワード線４８が埋め込まれており、このワード線４８上にＴＭＲ素子１０が設けられる。このＴＭＲ素子１０は、図２５に示したように、２つの強磁性層（メモリ層とピン層）１１，１２により絶縁層（トンネルバリア）１３を挟んだ構造部を有し、これら２つの強磁性層１１，１２の一方側には固定層としての反強磁性層１４が配置されている。ここで、上記ＴＭＲ素子１０のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【００６３】
上記層間絶縁膜４９及び上記ＴＭＲ素子１０上には、金属層からなるビット線（読み出し・書き込み兼用）４５が上記ワード線４８と交差する方向に配置されている。
【００６４】
このタイプのメモリセルは、ワード線４８とビット線４５の２本の配線のみを使用して、読み出しと書き込み動作を行う。このため、選択セル以外のセルにも電流が流れる。よって、回路動作に工夫が必要である。
【００６５】
上記のような構成によれば、選択素子のないクロスポイント型ＭＲＡＭにおいても読み出しマージンを大きく設定できる。
【００６６】
なお、上記第３の実施の形態では、ワード線４８をＴＭＲ素子１０の下方に配置し、ビット線４５をＴＭＲ素子１０の上方に配置したが、ワード線４８をＴＭＲ素子１０の上方に配置し、ビット線４５をＴＭＲ素子１０の下方に配置しても良いのはもちろんである。
【００６７】
［第４の実施の形態］
図８は、この発明の第４の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。図９は、本実施形態における読み出し時の等価回路である。このメモリセルは、梯子型セルと呼ばれている。スイッチ素子（ＭＯＳＦＥＴ）Ｔｒの基本的な構成は図２と同様であり、ＭＯＳＦＥＴ　Ｔｒのドレインと書き込み及び読み出しビット線ＢＬとの間に、ＴＭＲ素子１０−１，１０−２，…が並列接続して配置されている。
【００６８】
すなわち、Ｐ型シリコン基板（Ｐ−ｓｕｂ）２１の主表面には、ＳＴＩ領域２２，２３が形成されて素子分離されている。上記ＳＴＩ領域２２，２３により区画されたシリコン基板２１の主表面には、ＭＯＳＦＥＴ　Ｔｒのソース，ドレイン領域となるＮ＋型の不純物拡散領域２４，２５が形成されている。上記ソース，ドレイン領域２４，２５間のシリコン基板２１上には、ゲート絶縁膜２６が設けられ、このゲート絶縁膜２６上にゲート電極２７が形成されている。上記シリコン基板２１及びゲート電極２７上には、第１の層間絶縁膜２８が形成される。この層間絶縁膜２８の上記ソース，ドレイン領域２４，２５上には、コンタクトホール２９，３０が形成されている。
【００６９】
上記層間絶縁膜２８上には、第１層目の金属層からなるソース線（共通接地線）３１と配線３２が形成されている。上記ソース線３１は、上記コンタクトホール２９内に形成された金属プラグ３３を介してソース領域２４に電気的に接続される。上記配線３２は、上記コンタクトホール３０内に形成された金属プラグ３４を介してドレイン領域２５に電気的に接続される。
【００７０】
上記層間絶縁膜２８、ソース線３１及び配線３２上には、第２の層間絶縁膜３５が形成される。この層間絶縁膜３５の上記配線３２上には、コンタクトホール３６が形成されている。上記層間絶縁膜３５上には、第２層目の金属層からなる書き込みワード線３７−１，３７−２，…と配線３８が形成されている。これらの書き込みワード線３７−１，３７−２，…は、上記ゲート電極２７と同じ方向に沿って形成されている。また、上記配線３８は、配線３２上に対応する位置に形成されており、上記コンタクトホール３６に埋め込まれた金属プラグ３９を介して上記配線３２と電気的に接続されている。
【００７１】
上記第２の層間絶縁膜３５、上記書き込みワード線３７−１，３７−２，…及び配線３８上には、第３の層間絶縁膜４０が形成される。この層間絶縁膜４０の上記配線３８上にはコンタクトホール４１が形成されている。上記層間絶縁膜４０上には、第３層目の金属層からなる下部引き出し配線４２が形成されている。この下部引き出し配線４２は、上記配線層３８上から書き込みワード線３７−１，３７−２，…上に延設されており、上記層間絶縁膜４０に形成されたコンタクトホール４１に埋め込まれた金属プラグ４３を介して上記配線３８に電気的に接続される。
【００７２】
上記第３の層間絶縁膜４０上及び上記下部引き出し配線４２上には第４の層間絶縁膜４４が形成される。この層間絶縁膜４４における上記下部引き出し配線４２上の上記書き込みワード線３７−１，３７−２，…上に対応する位置に、ＴＭＲ素子１０−１，１０−２，…が設けられる。このＴＭＲ素子１０−１，１０−２，…は、図２５に示したように、２つの強磁性層（メモリ層とピン層）１１，１２により絶縁層（トンネルバリア）１３を挟んだ構造部を有し、これら２つの強磁性層１１，１２の一方側には固定層としての反強磁性層１４が配置されている。ここで、上記ＴＭＲ素子１０−１，１０−２，…のスピンの向きは、紙面に対して垂直方向でも平行方向でもかまわない。
【００７３】
上記層間絶縁膜４４及び上記ＴＭＲ素子１０−１，１０−２，…上には、第４層目の金属層からなる書き込み及び読み出しビット線４５が、上記書き込みワード線３７−１，３７−２，…及び上記選択ゲート２７と交差する方向に配置されている。上記下部引き出し配線４２と書き込み及び読み出しビット線４５によって、上記ＴＭＲ素子１０−１，１０−２，…の一端と他端が並列接続される。
【００７４】
上述したような構成のメモリセルは、基本的には既存のＣＭＯＳプロセスを用いて形成される。
【００７５】
上記のような構成において、データの書き込み時には、書き込みワード線３７−１，３７−２，…と書き込み及び読み出しビット線４５を用いて磁場を発生し、選択したＴＭＲ素子１０−１，１０−２，…のスピンの向きを書き込みデータに応じて変える。
【００７６】
一方、読み出し時においては、まず、ゲート電極（選択ゲート線）２７に電圧を印加し、スイッチング素子であるＭＯＳＦＥＴ　Ｔｒをオン状態にして、書き込み及び読み出しビット線４５からＴＭＲ素子１０−１，１０−２，…及びＭＯＳＦＥＴ　Ｔｒの電流通路を介してソース線３１へと電流を流す。そして、この時に流れる電流量を基準値としてストアする。次に、読み出したいＴＭＲ素子に対応する書き込みワード線と書き込み及び読み出しビット線４５を用いて“１”または“０”の情報を書き込む。次に、再びゲート電極（選択ゲート線）２７に電圧を印加し、ＭＯＳＦＥＴ　Ｔｒをオン状態にして、書き込み及び読み出しビット線４５からＴＭＲ素子１０−１，１０−２，…及びＭＯＳＦＥＴ　Ｔｒの電流通路を介してソース線３１へと電流を流す。この時の電流値を上記基準値としてストアした電流値と比較する。この比較結果が一致していれば、記憶されていたデータは、書き込んだデータと同じである。不一致であれば、書き込んだデータと異なるデータが書き込まれていたことになる。よって、上記比較結果によって、記憶されていたデータを判定でき、データを読み出すことができる。
【００７７】
この際、本実施形態では、センスアンプ部５０のノードＮの電位を、Ｖｈよりもカラム選択ゲートＣＳＧのオン抵抗、ＭＯＳＦＥＴ　Ｔｒのオン抵抗、及び並列接続されたＴＭＲ素子１０−１，１０−２，…による電圧降下分だけ高くする。これによって、ＭＯＳＦＥＴ　ＴｒとＴＭＲ素子１０−１，１０−２，…との直列回路の両端に印加される電圧は、ＶｈよりもＭＯＳＦＥＴ　Ｔｒのオン抵抗による電圧降下分高くなる。よって、ＴＭＲ素子１０−１，１０−２，…の両端に印加される電圧はＶｈとなる。
【００７８】
［第５の実施の形態］
図１０は、この発明の第５の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、基本的には図２に示したメモリセル上に複数のメモリセルを積層したもので、積層型と呼ばれている。図１１は、本実施形態における読み出し時の等価回路である。ＭＯＳＦＥＴ　Ｔｒのドレインと読み出しビット線ＢＬとの間に、ＴＭＲ素子１０Ａ，１０Ｂ，１０Ｃ，１０Ｄが直列接続して配置されている。
【００７９】
図１０において、図２と同一構成部には同じ符号を付してその詳細な説明は省略する。
【００８０】
ＭＯＳＦＥＴ　Ｔｒのゲート電極としての読み出しワード線２７の上層に、第２層目の金属配線からなる書き込みワード線３７Ａ、第３層目の金属配線４２Ａ、ＴＭＲ素子１０Ａ、第４層目の金属配線６０Ａ、第５層目の金属配線からなる書き込みビット線６１Ａ、第６層目の金属配線からなる書き込みワード線３７Ｂ、第７層目の金属配線４２Ｂ、ＴＭＲ素子１０Ｂ、第８層目の金属配線６０Ｂ、第９層目の金属配線からなる書き込みビット線６１Ｂ、第１０層目の金属配線からなる書き込みワード線３７Ｃ、第１１層目の金属配線４２Ｃ、ＴＭＲ素子１０Ｃ、第１２層目の金属配線６０Ｃ、第１３層目の金属配線からなる書き込みビット線６１Ｃ、第１４層目の金属配線からなる書き込みワード線３７Ｄ、第１５層目の金属配線４２Ｄ、ＴＭＲ素子１０Ｄ、第１６層目の金属配線６０Ｄ、第１７層目の金属配線からなる書き込みビット線６１Ｄ及び第１８層目の金属配線からなる読み出しビット線６２等が層間絶縁膜を介在して順次積層されている。
【００８１】
上記ＴＭＲ素子１０Ａは、第３層目の金属配線４２Ａと第４層目の金属配線６０Ａとに挟まれており、これらの配線４２Ａ，６０Ａに電気的に接続されている。上記ＴＭＲ素子１０Ｂは、第７層目の金属配線４２Ｂと第８層目の金属配線６０Ｂとに挟まれており、これらの配線４２Ｂ，６０Ｂに電気的に接続されている。上記ＴＭＲ素子１０Ｃは、第１１層目の金属配線４２Ｃと第１２層目の金属配線６０Ｃとに挟まれており、これらの配線４２Ｃ，６０Ｃに電気的に接続されている。上記ＴＭＲ素子１０Ｄは、第１５層目の金属配線４２Ｄと第１６層目の金属配線６０Ｄとに挟まれており、これらの配線４２Ｄ，６０Ｄに電気的に接続されている。
【００８２】
上記第３層目の金属配線４２Ａは、コンタクト６３Ａを介してＭＯＳＦＥＴ　Ｔｒのドレインに電気的に接続される。上記第４層目の金属配線６０Ａは、コンタクト６３Ｂを介して第７層目の金属配線４２Ｂに電気的に接続される。上記第８層目の金属配線６０Ｂは、コンタクト６３Ｃを介して第１１層目の金属配線４２Ｃに電気的に接続される。上記第１２層目の金属配線６０Ｃは、コンタクト６３Ｄを介して第１５層目の金属配線４２Ｄに電気的に接続される。上記第１６層目の金属配線６０Ｄは、コンタクト６３Ｅを介して第１８層目の金属配線層からなる読み出しビット線６２に電気的に接続される。
【００８３】
上述したような構成のメモリセルは、基本的には既存のＣＭＯＳプロセスを用いて形成される。
【００８４】
上記のような構成において、データの書き込み時には、書き込みワード線３７Ａ，３７Ｂ，３７Ｃ，３７Ｄと書き込みビット線６１Ａ，６１Ｂ，６１Ｃ，６１Ｄをそれぞれ用い、選択したＴＭＲ素子１０Ａ，１０Ｂ，１０Ｃ，１０Ｄに対して磁場を与えることにより、書き込みデータに応じてスピンの向きを変える。
【００８５】
一方、読み出し時においては、まず、ゲート電極（選択ゲート線）２７に電圧を印加し、スイッチング素子であるＭＯＳＦＥＴ　Ｔｒをオン状態にして、読み出しビット線６２からコンタクト６３Ｅ、配線６０Ｄ、ＴＭＲ素子１０Ｄ、配線４２Ｄ、コンタクト６３Ｄ、配線６０Ｃ、ＴＭＲ素子１０Ｃ、配線４２Ｃ、コンタクト６３Ｃ、配線６０Ｂ、ＴＭＲ素子１０Ｂ、配線４２Ｂ、コンタクト６３Ｂ、配線６０Ａ、ＴＭＲ素子１０Ａ、配線４２Ａ、コンタクト６３Ａ及びＭＯＳＦＥＴ　Ｔｒの電流通路を介してソース線３１へと電流を流す。そして、この時に流れる電流量を基準値としてストアする。次に、読み出しの対象となるＴＭＲ素子に対応する書き込みワード線と書き込みビット線を用いて当該ＴＭＲ素子に“１”または“０”の情報を書き込む。次に、再びゲート電極（選択ゲート線）２７に電圧を印加し、ＭＯＳＦＥＴ　Ｔｒをオン状態にして、読み出しビット線６２から各コンタクト６０Ｅ〜６０Ａ、ＴＭＲ素子１０Ｄ〜１０Ａ及びＭＯＳＦＥＴ　Ｔｒの電流通路を介してソース線３１へと電流を流す。この時の電流値を上記基準値としてストアした電流値と比較する。この比較結果が一致していれば、記憶されていたデータは、書き込んだデータと同じである。不一致であれば、書き込んだデータと異なるデータが書き込まれていたことになる。よって、上記比較結果によって、記憶されていたデータを判定でき、データを読み出すことができる。
【００８６】
この際、上述した各実施の形態と同様に、センスアンプ部５０のノードＮの電位を、Ｖｈよりもカラム選択ゲートＣＳＧのオン抵抗、ＭＯＳＦＥＴ　Ｔｒのオン抵抗、及び直列接続されたＴＭＲ素子１０Ａ〜１０Ｄによる電圧降下分だけ高くする。これによって、ＭＯＳＦＥＴ　ＴｒとＴＭＲ素子１０Ａ〜１０Ｄとの直列回路の両端に印加される電圧は、ＶｈよりもＭＯＳＦＥＴ　Ｔｒのオン抵抗による電圧降下分高くなる。よって、直列接続されたＴＭＲ素子１０Ａ〜１０Ｄの両端に印加される電圧はＶｈとなる。
【００８７】
［第６の実施の形態］
図１２は、この発明の第６の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図１０と同様に、積層型と呼ばれている。４つのＴＭＲ素子１０Ａ，１０Ｂ，１０Ｃ，１０Ｄが積層されている点は、上記第５の実施の形態と同様であるが、書き込みワード線と書き込みビット線をそれぞれ、上層と下層に配置された複数のＴＭＲ素子で共用することにより、金属配線の積層数を削減している。
【００８８】
すなわち、第５層目の金属配線からなる書き込みビット線６１Ａよりも下層は、図１０と同じ構造になっている。上記書き込みビット線６１Ａの上層には、第６層目の金属配線４２Ｂ、ＴＭＲ素子１０Ｂ、第７層目の金属配線６０Ｂ、第８層目の金属配線からなる書き込みワード線３７Ｂ、第９層目の金属配線４２Ｃ、ＴＭＲ素子１０Ｃ、第１０層目の金属配線６０Ｃ、第１１層目の金属配線からなる書き込みビット線６１Ｂ、第１２層目の金属配線４２Ｄ、ＴＭＲ素子１０Ｄ、第１３層目の金属配線６０Ｄ、第１４層目の金属配線からなる書き込みワード線３７Ｃ及び第１５層目の金属配線からなる読み出しビット線６２等が層間絶縁膜を介在して順次積層されている。
【００８９】
このメモリセルの等価回路は図１１と同様であり、ＴＭＲ素子１０Ａ，１０Ｂで書き込みビット線６１Ａを共用し、ＴＭＲ素子１０Ｂ，１０Ｃで書き込みワード線３７Ｂを共用し、ＴＭＲ素子１０Ｃ，１０Ｄで書き込みビット線６１Ａを共用して書き込みを行う点が異なっている。他の基本的な読み出しや書き込み動作は、第５の実施の形態と同様である。
【００９０】
このような構成によれば、金属配線層の積層数を削減できる。
【００９１】
［第７の実施の形態］
図１３は、この発明の第７の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図１０及び図１２と同様に、積層型と呼ばれている。４つのＴＭＲ素子１０Ａ〜１０Ｄが積層されている点は、上記第５，第６の実施の形態と同様であるが、読み出しビット線６２とＭＯＳＦＥＴ　Ｔｒのドレインとの間に、ＴＭＲ素子１０Ａ〜１０Ｄを並列接続している。
【００９２】
すなわち、第３層目の金属配線４２Ａ、第７層目の金属配線４２Ｂ、第１１層目の金属配線４２Ｃ及び第１５層目の金属配線４２Ｄをコンタクト６３Ａ，６３Ｂ，６３Ｃ，６３Ｄにより共通接続し、第４層目の金属配線６０Ａ、第８層目の金属配線６０Ｂ、第１２層目の金属配線６０Ｃ及び第１６層目の金属配線６０Ｄをコンタクト６４Ａ，６４Ｂ，６４Ｃにより共通接続している。上記コンタクト６３Ａは、ＭＯＳＦＥＴ　Ｔｒのドレインに電気的に接続し、金属配線６０Ｄはコンタクト６３Ｄにより読み出しビット線６２に接続している。
【００９３】
上記のような構成において、データの書き込みや読み出し動作は、基本的には図８、図１０及び図１２に示したメモリセルと同様である。
【００９４】
また、センスアンプ部５０のノードＮの電位を、Ｖｈよりもカラム選択ゲートＣＳＧのオン抵抗、ＭＯＳＦＥＴ　Ｔｒのオン抵抗、及び並列接続されたＴＭＲ素子１０Ａ〜１０Ｄによる電圧降下分だけ高くする。これによって、ＭＯＳＦＥＴ　ＴｒとＴＭＲ素子１０Ａ〜１０Ｄとの直列回路の両端に印加される電圧は、ＶｈよりもＭＯＳＦＥＴ　Ｔｒのオン抵抗による電圧降下分高くなる。よって、ＴＭＲ素子１０Ａ〜１０Ｄの両端に印加される電圧はＶｈとなる。
【００９５】
［第８の実施の形態］
図１４は、この発明の第８の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図１０、図１２及び図１３と同様に、積層型と呼ばれている。４つのＴＭＲ素子１０Ａ〜１０Ｄが積層されている点は、上記第５乃至第７の実施の形態と同様である。本実施形態では、図１３に示した構造において、図１２に示した書き込みワード線と書き込みビット線を複数のＴＭＲ素子で共用する構造を採用している。この構造でも、ＴＭＲ素子１０Ａ〜１０Ｄは、読み出しビット線６２とＭＯＳＦＥＴ　Ｔｒのドレインとの間に並列接続される。
【００９６】
すなわち、金属配線４２Ａ，６０Ｂ，４２Ｃ，６０Ｄをコンタクト６３Ａ，６３Ｂ，６３Ｃ，６３Ｄにより共通接続し、金属配線６０Ａ，４２Ｂ，６０Ｃ，４２Ｄをコンタクト６４Ａ，６４Ｂ，６４Ｃにより共通接続している。そして、上記コンタクト６３Ａは、ＭＯＳＦＥＴ　Ｔｒのドレインに接続し、金属配線４２Ｄは、コンタクト６３Ｄにより読み出しビット線６２に接続する。
【００９７】
上記のような構成において、データの書き込み動作や読み出し動作は、図８、図１０、図１２及び図１３に示したメモリセルと同様である。
【００９８】
また、センスアンプ部５０のノードＮの電位を、Ｖｈよりもカラム選択ゲートＣＳＧのオン抵抗とＭＯＳＦＥＴ　Ｔｒのオン抵抗との和による電圧降下分だけ高くすることによって、ＭＯＳＦＥＴ　ＴｒとＴＭＲ素子１０Ａ〜１０Ｄとの直列回路の両端に印加される電圧は、ＶｈよりもＭＯＳＦＥＴ　Ｔｒのオン抵抗による電圧降下分高くなる。これによって、ＴＭＲ素子１０Ａ〜１０Ｄの両端に印加される電圧はＶｈとなる。
【００９９】
［第９の実施の形態］
図１５は、この発明の第９の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図１０、図１２乃至図１４と同様に積層型と呼ばれている。４つのＴＭＲ素子１０Ａ〜１０Ｄが積層されている点は、上記第５乃至第８の実施の形態と同様である。本実施形態では、ＴＭＲ素子１０Ａ〜１０Ｄが読み出しビット線６２とＭＯＳＦＥＴ　Ｔｒのドレインとの間に直並列に接続されている。
【０１００】
すなわち、金属配線４２Ａ，６０Ｂをコンタクト６３Ａ，６３Ｂにより共通接続し、金属配線６０Ａ，４２Ｂ，４２Ｃをコンタクト６４Ａ，６４Ｂにより共通接続している。また、金属配線４２Ｃ，６０Ｄをコンタクト６３Ｃ，６３Ｄにより共通接続し、金属配線６０Ｃ，４２Ｄをコンタクト６４Ｃにより共通接続している。そして、上記コンタクト６３Ａは、ＭＯＳＦＥＴ　Ｔｒのドレインに接続し、金属配線４２Ｄはコンタクト６３Ｄにより読み出しビット線６２に接続する。
【０１０１】
上記のような構成において、データの書き込み動作や読み出し動作は、図８、図１０、図１２乃至図１４に示したメモリセルと同様である。
【０１０２】
また、センスアンプ部５０のノードＮの電位を、Ｖｈよりもカラム選択ゲートＣＳＧのオン抵抗とＭＯＳＦＥＴ　Ｔｒのオン抵抗との和による電圧降下分だけ高くすることによって、ＭＯＳＦＥＴ　ＴｒとＴＭＲ素子１０Ａ〜１０Ｄとの直並列回路の両端に印加される電圧は、ＶｈよりもＭＯＳＦＥＴ　Ｔｒのオン抵抗による電圧降下分高くなる。これによって、ＴＭＲ素子１０Ａ〜１０Ｄの両端に印加される電圧はＶｈとなる。
【０１０３】
［第１０の実施の形態］
図１６は、この発明の第１０の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図１０、図１２乃至図１５と同様に積層型と呼ばれている。４つのＴＭＲ素子１０Ａ〜１０Ｄが積層されている点は、上記第５乃至第９の実施の形態と同様である。本実施形態では、第９の実施の形態と同様に、ＴＭＲ素子１０Ａ〜１０Ｄが読み出しビット線６２とＭＯＳＦＥＴ　Ｔｒのドレインとの間に直並列に接続されている。
【０１０４】
すなわち、図１４に示した金属配線４２Ａ，６０Ｂをコンタクト６３Ｂにより共通接続し、金属配線６０Ａ，４２Ｂ，４２Ｃをコンタクト６４Ａ，６４Ｂにより共通接続している。また、金属配線４２Ｃ，６０Ｄをコンタクト６３Ｃにより共通接続し、金属配線６０Ｃ，４２Ｄをコンタクト６４Ｃにより共通接続している。そして、上記金属配線４２Ａはコンタクト６３Ａを介して、ＭＯＳＦＥＴ　Ｔｒのドレインに接続し、金属配線４２Ｄはコンタクト６３Ｄにより読み出しビット線６２に接続する。
【０１０５】
上記のような構成において、データの書き込み動作や読み出し動作は、図８、図１０、図１２乃至図１５に示したメモリセルと同様である。
【０１０６】
また、センスアンプ部５０のノードＮの電位を、Ｖｈよりもカラム選択ゲートＣＳＧのオン抵抗とＭＯＳＦＥＴ　Ｔｒのオン抵抗との和による電圧降下分だけ高くすることによって、ＭＯＳＦＥＴ　ＴｒとＴＭＲ素子１０Ａ〜１０Ｄとの直列回路の両端に印加される電圧は、ＶｈよりもＭＯＳＦＥＴ　Ｔｒのオン抵抗による電圧降下分高くなる。これによって、ＴＭＲ素子１０Ａ〜１０Ｄの両端に印加される電圧はＶｈとなる。
【０１０７】
［第１１の実施の形態］
図１７は、この発明の第１１の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図である。このメモリセルは、図１０、図１２乃至図１６と同様に積層型と呼ばれている。４つのＴＭＲ素子１０Ａ〜１０Ｄが積層されている点は、上記第５乃至第１０の実施の形態と同様である。本実施形態では、各ＴＭＲ素子１０Ａ〜１０Ｄが、それぞれ対応して配置されたビット線に接続されている。また、書き込みワード線と読み出しワード線との間にデータ線が配置されている。
【０１０８】
すなわち、ＭＯＳＦＥＴ　Ｔｒのゲート電極としての読み出しワード線２７の上層に、第１層目の金属配線からなるデータ線６５、第２層目の金属配線からなる書き込みワード線３７Ａ、第３層目の金属配線４２Ａ、ＴＭＲ素子１０Ａ、第４層目のビット線６６Ａ、第５層目の金属配線からなる書き込みワード線３７Ｂ、第６層目の金属配線４２Ｂ、ＴＭＲ素子１０Ｂ、第７層目の金属配線からなるビット線６６Ｂ、第８層目の金属配線からなる書き込みワード線３７Ｃ、第９層目の金属配線４２Ｃ、ＴＭＲ素子１０Ｃ、第１０層目の金属配線からなるビット線６６Ｃ、第１１層目の金属配線からなる書き込みワード線３７Ｄ、第１２層目の金属配線４２Ｄ、ＴＭＲ素子１０Ｄ、第１３層目の金属配線からなるビット線６６Ｄが層間絶縁膜を介在して順次積層されている。
【０１０９】
上記ＴＭＲ素子１０Ａは、第３層目の金属配線４２Ａとビット線６６Ａとに挟まれており、この配線４２Ａとビット線６６Ａに電気的に接続されている。上記ＴＭＲ素子１０Ｂは、第６層目の金属配線４２Ｂとビット線６６Ｂとに挟まれており、この配線４２Ｂとビット線６６Ｂに電気的に接続されている。上記ＴＭＲ素子１０Ｃは、第９層目の金属配線４２Ｃとビット線６６Ｃとに挟まれており、この配線４２Ｃとビット線６６Ｃに電気的に接続されている。上記ＴＭＲ素子１０Ｄは、第１２層目の金属配線４２Ｄとビット線６６Ｄとに挟まれており、この配線４２Ｄとビット線６６Ｄに電気的に接続されている。
【０１１０】
上記第３層目の金属配線４２Ａは、コンタクト６３Ａを介してＭＯＳＦＥＴ　Ｔｒのドレインに電気的に接続される。上記第６層目の金属配線６０Ｂは、コンタクト６３Ｂに電気的に接続される。上記第９層目の金属配線４２Ｃは、コンタクト６３Ｃに電気的に接続される。上記第１２層目の金属配線４２Ｄは、コンタクト６３Ｄに電気的に接続される。上記各コンタクト６３Ａ〜６３Ｄは共通接続される。
【０１１１】
上記のような構成において、データの書き込み動作や読み出し動作は、図８、図１０、図１２乃至図１６に示したメモリセルと同様である。
【０１１２】
また、センスアンプ部６０のノードＮの電位を、Ｖｈよりもカラム選択ゲートＣＳＧのオン抵抗とＭＯＳＦＥＴ　Ｔｒのオン抵抗との和による電圧降下分だけ高くすることによって、ＭＯＳＦＥＴ　Ｔｒと各々のＴＭＲ素子１０Ａ〜１０Ｄとの直列回路の両端に印加される電圧は、ＶｈよりもＭＯＳＦＥＴ　Ｔｒのオン抵抗による電圧降下分高くなる。これによって、ＴＭＲ素子１０Ａ〜１０Ｄの両端に印加される電圧はＶｈとなる。
【０１１３】
なお、本発明の第１乃至第１１の実施の形態に係る磁気ランダムアクセスメモリ（半導体記憶装置）は、様々な装置に適用が可能である。これらの適用例のいくつかを図１８乃至図２４に示す。
【０１１４】
（適用例１）
図１８は、デジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を抽出して示している。このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ：Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）１００、アナログ−デジタル（Ａ／Ｄ）コンバータ１１０、デジタル−アナログ（Ｄ／Ａ）コンバータ１２０、送信ドライバ１５０、及び受信機増幅器１６０などを含んでいる。図１８では、バンドパスフィルタを省略しており、その代わりに回線コードプログラム（ＤＳＰで実行される、コード化された加入者回線情報、伝送条件等（回線コード；ＱＡＭ、ＣＡＰ、ＲＳＫ、ＦＭ、ＡＭ、ＰＡＭ、ＤＷＭＴ等）に応じてモデムを選択、動作させるためのプログラム）を保持するための種々のタイプのオプションのメモリとして、本実施形態の磁気ランダムアクセスメモリ１７０とＥＥＰＲＯＭ１８０を示している。
【０１１５】
なお、本適用例では、回線コードプログラムを保持するためのメモリとして磁気ランダムアクセスメモリ１７０とＥＥＰＲＯＭ１８０との２種類のメモリを用いているが、ＥＥＰＲＯＭ１８０を磁気ランダムアクセスメモリに置き換えても良い。すなわち、２種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるように構成しても良い。
【０１１６】
（適用例２）
図１９は、別の適用例として、携帯電話端末３００を示している。通信機能を実現する通信部２００は、送受信アンテナ２０１、アンテナ共用器２０２、受信部２０３、ベースバンド処理部２０４、音声コーデックとし用いられるＤＳＰ２０５、スピーカ（受話器）２０６、マイクロホン（送話器）２０７、送信部２０８、及び周波数シンセサイザ２０９等を備えている。
【０１１７】
また、この携帯電話端末３００には、当該携帯電話端末の各部を制御する制御部２２０が設けられている。制御部２２０は、ＣＰＵ２２１、ＲＯＭ２２２、本実施形態の磁気ランダムアクセスメモリ（ＭＲＡＭ）２２３、及びフラッシュメモリ２２４がＣＰＵバス２２５を介して接続されて形成されたマイクロコンピュータである。上記ＲＯＭ２２２には、ＣＰＵ２２１において実行されるプログラムや表示用のフォント等の必要となるデータが予め記憶されている。ＭＲＡＭ２２３は、主に作業領域として用いられるものであり、ＣＰＵ２２１がプログラムの実行中において計算途中のデータなどを必要に応じて記憶したり、制御部２２０と各部との間でやり取りするデータを一時記憶したりする場合などに用いられる。また、フラッシュメモリ２２４は、携帯電話端末３００の電源がオフされても、例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。これによって、携帯電話端末の電源がオフにされても、記憶されている設定パラメータを消失してしまうことがない。
【０１１８】
更に、この携帯電話端末３００には、オーディオ再生処理部２１１、外部出力端子２１２、ＬＣＤコントローラ２１３、表示用のＬＣＤ（液晶ディスプレイ）２１４、及び呼び出し音を発生するリンガ２１５等が設けられている。上記オーディオ再生処理部２１１は、携帯電話端末３００に入力されたオーディオ情報（あるいは後述する外部メモリ２４０に記憶されたオーディオ情報）を再生する。再生されたオーディオ情報は、外部出力端子２１２を介してヘッドフォンや携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。このように、オーディオ再生処理部２１１を設けることにより、オーディオ情報の再生が可能となる。上記ＬＣＤコントローラ２１３は、例えば上記ＣＰＵ２２１からの表示情報をＣＰＵバス２２５を介して受け取り、ＬＣＤ２１４を制御するためのＬＣＤ制御情報に変換し、ＬＣＤ２１４を駆動して表示を行わせる。
【０１１９】
上記携帯電話端末３００には、インターフェース回路（Ｉ／Ｆ）２３１，２３３，２３５、外部メモリ２４０、外部メモリスロット２３２、キー操作部２３４、及び外部入出力端子２３６等が設けられている。上記外部メモリスロット２３２にはメモリカード等の外部メモリ２４０が挿入される。この外部メモリスロット２３２は、インターフェース回路（Ｉ／Ｆ）２３１を介してＣＰＵバス２２５に接続される。このように、携帯電話端末３００にスロット２３２を設けることにより、帯電話端末３００の内部の情報を外部メモリ２４０に書き込んだり、あるいは外部メモリ２４０に記憶された情報（例えばオーディオ情報）を携帯電話端末３００に入力したりすることが可能となる。上記キー操作部２３４は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続される。キー操作部２３４から入力されたキー入力情報は、例えばＣＰＵ２２１に伝えられる。上記外部入出力端子２３６は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続され、携帯電話端末３００に外部から種々の情報を入力したり、あるいは携帯電話端末３００から外部へ情報を出力したりする際の端子として機能する。
【０１２０】
なお、本適用例では、ＲＯＭ２２２、ＭＲＡＭ２２３及びフラッシュメモリ２２４を用いているが、フラッシュメモリ２２４を磁気ランダムアクセスメモリに置き換えても良いし、更にＲＯＭ２２２も磁気ランダムアクセスメモリに置き換えることも可能である。
【０１２１】
（適用例３）
図２０乃至図２４はそれぞれ、磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す。
【０１２２】
ＭＲＡＭカード本体４００には、ＭＲＡＭチップ４０１が内蔵されている。このカード本体４００には、ＭＲＡＭチップ４０１に対応する位置に開口部４０２が形成され、ＭＲＡＭチップ４０１が露出されている。この開口部４０２にはシャッター４０３が設けられており、当該ＭＲＡＭカードの携帯時にＭＲＡＭチップ４０１がシャッター４０３で保護されるようになっている。このシャッター４０３は、外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター４０３を開放してＭＲＡＭチップ４０１を露出させて行う。外部端子４０４はＭＲＡＭカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【０１２３】
図２１及び図２２はそれぞれ、上記ＭＲＡＭカードにデータを転写するための転写装置を示している。図２１はカード挿入型の転写装置の上面図、図２２はその断面図である。エンドユーザの使用する第２ＭＲＡＭカード４５０を、矢印で示すように転写装置５００の挿入部５１０より挿入し、ストッパ５２０で止まるまで押し込む。このストッパ５２０は第１ＭＲＡＭ５５０と第２ＭＲＡＭカード４５０を位置合わせするための部材としても働く。第２ＭＲＡＭカード４５０が所定位置に配置されると、第１ＭＲＡＭデータ書き換え制御部から外部端子５３０に制御信号が供給され、第１ＭＲＡＭ５５０に記憶されたデータが第２ＭＲＡＭカード４５０に転写される。
【０１２４】
図２３には、はめ込み型の転写装置を示す。この転写装置は、矢印で示すように、ストッパ５２０を目標に、第１ＭＲＡＭ５５０上に第２ＭＲＡＭカード４５０をはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【０１２５】
図２４には、スライド型の転写装置を示す。この転写装置は、ＣＤ−ＲＯＭドライブやＤＶＤドライブと同様に、転写装置５００に受け皿スライド５６０が設けられており、この受け皿スライド５６０が矢印で示すように移動する。受け皿スライド５６０が破線の位置に移動したときに第２ＭＲＡＭカード４５０を受け皿スライド５６０に載置し、第２ＭＲＡＭカード４５０を転写装置５００の内部へ搬送する。ストッパ５２０に第２ＭＲＡＭカード４５０の先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
【０１２６】
以上第１乃至第１１の実施の形態と適用例１乃至３を用いてこの発明の説明を行ったが、この発明は上記各実施の形態や適用例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１２７】
【発明の効果】
以上説明したように、この発明によれば、読み出しマージンを大きくできる磁気ランダムアクセスメモリが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る磁気ランダムアクセスメモリの概略構成例を示しており、磁気ランダムアクセスメモリおける読み出し動作に関係する回路部に着目し、メモリセルアレイ部とセンスアンプ部とを抽出して示す回路図。
【図２】図１に示したメモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図３】図１及び図２に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図４】この発明の第２の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図５】図４に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図６】この発明の第３の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図７】図６に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図８】この発明の第４の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図９】図８に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図１０】この発明の第５の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図１１】図１０に示した磁気ランダムアクセスメモリの読み出し時の等価回路。
【図１２】この発明の第６の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図１３】この発明の第７の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図１４】この発明の第８の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図１５】この発明の第９の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図１６】この発明の第１０の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図１７】この発明の第１１の実施の形態に係る磁気ランダムアクセスメモリについて説明するためのもので、メモリセルアレイ中の各メモリセルの構成例を示す断面図。
【図１８】本発明の第１乃至第１１の実施形態に係るＭＲＡＭの適用例１について説明するためのもので、デジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を示すブロック図。
【図１９】本発明の第１乃至第１１の実施形態に係るＭＲＡＭの適用例２について説明するためのもので、携帯電話端末を示すブロック図。
【図２０】本発明の第１乃至第１１の実施形態に係るＭＲＡＭの適用例３について説明するためのもので、ＭＲＡＭをスマートメディア等のメディアコンテンツを収納するカード（ＭＲＡＭカード）に適用した例を示す上面図。
【図２１】ＭＲＡＭカードにデータを転写するための転写装置を示す平面図。
【図２２】ＭＲＡＭカードにデータを転写するための転写装置を示す断面図。
【図２３】ＭＲＡＭカードにデータを転写するための、はめ込み型の転写装置を示す断面図。
【図２４】ＭＲＡＭカードにデータを転写するための、スライド型の転写装置を示す断面図。
【図２５】磁気ランダムアクセスメモリで用いられるＴＭＲ素子の構成例を示す断面図。
【図２６】ＴＭＲ素子におけるピン層のスピンの向きについて説明するための断面図。
【図２７】ＴＭＲ素子に対する書き込み動作の原理について説明するための概略図。
【図２８】ＴＭＲ曲線を示す図。
【図２９】アステロイド曲線を示す図。
【符号の説明】
１０…ＴＭＲ素子、２７…ゲート電極（読み出しワード線）、３７…書き込みワード線、４５…ビット線、４８…ワード線、５０…センスアンプ部（読み出し回路）、５１…電流源（電流規定部）、５２…ＭＯＳＦＥＴ、５３…オペアンプ（電圧設定部）、５４…オペアンプ（比較部）、ＭＣ１１〜ＭＣｍｎ…メモリセル（ＴＭＲ素子）、ＷＬ１〜ＷＬｎ…書き込みワード線、ＢＬ１〜ＢＬｍ…ビット線（データ選択線）、ＲＤ…ロウデコーダ、ＣＤ…カラムデコーダ、ＣＳＧ１〜ＣＳＧｍ…カラム選択ゲート、ＣＳＬ１〜ＣＳＬｍ…カラム選択信号、Ｔｒ…ＭＯＳＦＥＴ、Ｄ…ダイオード、Ｖｈ…ＭＲ比が印加電圧０Ｖのときに比べて半分になる電圧。
【図１】
2004103212.tif 000003
【図２】
2004103212.tif 000004
【図３】
2004103212.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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