(57)【要約】【課題】基板をコンパクトにした状態で、実装面積の割合を大きくすること。【解決手段】半導体装置は、第１の面とこの第１の面と対向する第２の面とを備え、第２の面上に複数の外部電極が設けられた基板と、複数の第１の電極３０が形成された第１の主表面を備えた第１の半導体素子１６と、複数の第２の電極３２が形成された第２の主表面を備えた第２の半導体素子１８とを有し、基板の第１の面側には第２の半導体素子が収納される開口部１７が設けられ、第１の半導体素子は、第１の主表面が基板の第１の面と対向し、かつ開口部を覆うように基板に搭載され、第２の半導体素子は、第２の主表面が第１の半導体素子の第１の主表面と対向するように第１の半導体素子に搭載されて開口部に収納されていて、かつ開口部は、樹脂により封止されている。【選択図】図１
2004356655.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と該第１の面と対向する第２の面とを備え、該第２の面上に複数の外部電極が設けられた基板と、
複数の第１の電極が形成された第１の主表面を備えた第１の半導体素子と、
複数の第２の電極が形成された第２の主表面を備えた第２の半導体素子とを有し、
前記基板の前記第１の面側には前記第２の半導体素子が収納される開口部が設けられ、
前記第１の半導体素子は、前記第１の主表面が前記基板の前記第１の面と対向し、かつ前記開口部を覆うように前記基板に搭載され、
前記第２の半導体素子は、前記第２の主表面が前記第１の半導体素子の前記第１の主表面と対向するように前記第１の半導体素子に搭載されて前記開口部に収納されていて、かつ前記開口部は、樹脂により封止されていることを特徴とする半導体装置。
【請求項２】
前記基板は、前記第１の面に配線を有していて、
前記第１の半導体素子の前記複数の第１の電極の一部は、第２導電性バンプにより、前記配線に接続されていて、前記複数の第１の電極の残りの一部は、第１導電性バンプにより、前記第２の半導体素子の前記第２の電極と電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板は、前記上面から前記下面に貫通しているスルーホールを有していて、
前記配線は、前記スルーホールにより、前記外部電極と電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２の半導体素子は、樹脂により封止されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２の半導体素子は、前記開口部の底面と離間させて、前記開口部内に収納されていることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記開口部の深さは、前記第２の半導体素子の厚さと前記第１導電性バンプの厚さとの総計よりも深くされていることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の半導体素子は、前記第１の電極を露出させる保護膜を有していることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記第２の半導体素子は、前記第２の電極を露出させる保護膜を有していることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
第１の面、及び当該第１の面と対向する第２の面、前記第１の面に設けられている開口部、前記第１の面から前記第２の面に貫通しているスルーホール、前記第１の面のうち前記開口部が設けられていない領域に設けられている第１の配線、前記第２の面に設けられている第２の配線、前記スルーホールに設けられていて、前記第１及び第２の配線を接続している第３の配線、及び前記第２の配線に接続されている外部電極を有する基板と、
第２導電性バンプにより、前記第１の配線に接続されて前記基板に搭載されている第１の半導体素子と、
第１導電性バンプにより、前記第１の半導体素子に搭載されていて、かつ前記基板の前記開口部内に配置されている第２の半導体素子とを具え、前記第１及び第２の半導体素子は、樹脂により封止されているていることを特徴とする半導体装置。
【請求項１０】
第１の面、及び当該第１の面と対向する第２の面、前記第１の面に設けられている開口部、前記第１の面から前記第２の面に貫通しているスルーホール、前記第１の面のうち前記開口部が設けられていない領域に設けられている第１の配線、前記第２の面に設けられている第２の配線、前記スルーホールに設けられていて、前記第１及び第２の配線を接続している第３の配線、及び前記第２の配線に接続されている外部電極を有する基板と、
第２導電性バンプにより、前記第１の配線に接続されていて、かつ前記基板の前記開口部を覆って搭載されている第１の半導体素子、第１導電性バンプにより、前記第１の半導体素子に搭載されていて、かつ前記基板の前記開口部内に配置されている第２の半導体素子を有する第１積み重ね体と、
前記第１の半導体素子に搭載されている第３の半導体素子、第３導電性バンプにより、
前記第３の半導体素子に搭載されている第４の半導体素子を有する第２積み重ね体と、
前記第３導電性バンプが接続されていない前記第３の半導体素子の電極及び前記基板の前記第１の配線を電気的に接続するボンディングワイヤと
を具えていることを特徴とする半導体装置。
【請求項１１】
前記第１、第２、第３及び第４の半導体素子は、樹脂により封止されていることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体実装構造としては、文献（日経エレクトロニクス、１９９４、２．１４号ｐ．５９〜）に開示されたＢＧＡ（Ｂａｌｌ  Ｇｒｉｄｅ  Ａｒｒａｙ）型半導体装置がある。
【０００３】
このＢＧＡ型半導体装置は、基板（プリント基板）上に１つの半導体素子を搭載しており、当該半導体素子の上面に設けられた電極部とプリント基板の配線とを金属ワイヤにより電気的に接続している。そして、当該半導体素子を含む基板上には、半導体素子を外部の環境から保護するための封止樹脂が設けられている。
【０００４】
一方、プリント基板の裏面には、複数の導電性バンプ（金属バンプ）が基板の導電体部分（配線）に接続されている。従って、この金属バンプを介してＢＧＡ型半導体装置と他の回路とを接続することが可能となる。
【０００５】
従来のＢＧＡ型半導体装置では、プリント基板の裏面にギャングボンド接続用の電極バ
ンプを設けたことにより、実装基板の実装面積を半導体素子の面積に近づけることが可能
となる。従って、半導体装置自体をコンパクトにできる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のＢＧＡ型半導体装置は、仮にプリント基板上に複数の半導体素子を搭載しようとした場合、半導体素子の面積分だけ、実装基板の面積が必要となり、実装基板の面積が大きくなってしまう。従って、従来のＢＧＡ型半導体装置では、実装基板の実装面積が、半導体素子の面積により制限されてしまうため、半導体素子を増やすことができなかった。
【０００７】
また、半導体素子と基板との接続を金属ワイヤ（ボンディングワイヤ）を用いて接合しているため、接続箇所を個別に接続していた。このため、接続作業に時間がかかり、作業効率が悪いという問題がある。
【０００８】
そのため、実装基板の面積を増加させず、半導体素子を多数搭載可能な半導体実装構造および作業性の良い実装方法の実現が望まれていた。
【課題を解決するための手段】
【０００９】
半導体装置は、第１の面とこの第１の面と対向する第２の面とを備え、第２の面上に複数の外部電極が設けられた基板と、複数の第１の電極が形成された第１の主表面を備えた第１の半導体素子と、複数の第２の電極が形成された第２の主表面を備えた第２の半導体素子とを有し、基板の第１の面側には第２の半導体素子が収納される開口部が設けられ、第１の半導体素子は、第１の主表面が基板の第１の面と対向し、かつ開口部を覆うように基板に搭載され、第２の半導体素子は、第２の主表面が第１の半導体素子の第１の主表面と対向するように第１の半導体素子に搭載されて開口部に収納されていて、かつ開口部は、樹脂により封止されている。
【００１０】
このように、基板の上面に対して垂直な方向に２つの半導体素子を積み重ねてあるので
、従来に比べ、実装面積の割合（半導体素子の面積÷実装基板の面積）を大きくすること
ができる。従って、実装基板を小型化した状態で、実装基板上に２つの半導体素子を搭載
することが可能となる。
【００１１】
また、このような構成にすれば、２つの半導体素子を含む積み重ね体を構成している半
導体素子の一方の素子の一部分を開口部中に収納することができるので、半導体素子の実
装高さを低減することができる。
【００１２】
また、この発明の実施に当たり、好ましくは、一方の半導体素子を第２導電性バンプを介して基板に電気的に接続してあるのが良い。
【００１３】
このように、この発明では、第２導電性バンプにより半導体素子と基板とを電気的に接続してあるので、両者を接続するとき、例えば熱圧着により一回の作業工程で複数の接続箇所を同時に接続することが可能となる。
【００１４】
また、この発明の実施に当たり、好ましくは、積み重ね体を２組具え、これら積み重ね体は、互いに絶縁された状態で積み重ねられかつ堅固に固定されているのが良い。
【００１５】
このように、２組の積み重ね体を用いて、それぞれの積み重ね体同士を絶縁性を有する材料、例えば接着剤で固定することにより、半導体素子は、４個積み重ねられるため、実装面積の割合がさらに大きくなる。
【００１６】
また、この発明の実施に当たり、好ましくは、積み重ね体のそれぞれの一方の半導体素子を基板の電気的に隔離された箇所に個別的に電気的にそれぞれ接続してあるのが良い。このように、２組の積み重ね体の一方の半導体素子をそれぞれ電気的に隔離された基板の箇所に接続してあるので、個々の積み重ね体を個別に駆動させることが可能となる。
【発明の効果】
【００１７】
この発明の半導体装置によれば、基板の上面側に、この基板上面に対して垂直の方向に２つの半導体素子からなる積み重ね体を積み重ねているので、スタック化が実現出来かつ従来に比べ、実装面積の割合を大きくすることができる。また、実装基板は小型にできるので、装置のコンパクト化が可能となる。
【００１８】
また、基板には積み重ね体の一部分を収納するための開口部を設けているので、実装高さを低減することができる。
【００１９】
また、積み重ね体の一方の半導体素子と基板の配線部を第２導電性バンプを用いて堅固に結合させてある。このように第２導線性バンプを用いているので、熱圧着により一回の作業で複数の接続箇所を同時に接合させることができる。このため、作業効率が向上する。
【００２０】
また、２組の積み重ね体を具え、これら積み重ね体を互いに絶縁された状態で積み重ねているので、２つの半導体素子を積み重ねたときに比べ、実装面積の割合をさらに大きくすることが可能となる。
【００２１】
また、この発明の半導体装置の製造方法によれば、２つの半導体素子同士を第１導電性
バンプを介して熱圧着により互いに接合させている。このため、一回の工程で、複数箇所
の接合が可能となり、作業効率が向上する。
【００２２】
積み重ね体の一方の半導体素子と基板とを第２導電性バンプを用いて電気的に接合している。このため、例えば、熱圧着法或いは加熱法により第２導電性バンプを介して両者を接合することができるため、一回の工程で複数箇所の接合が可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、図を参照して、この発明の半導体装置及びその製造方法の実施の形態につき説明
する。なお、図は、この発明が理解できる程度に、各構成成分の大きさ、形状および配置
関係を概略的に示してあるにすぎず、従って、この発明は、何ら図示例に限定されるもの
ではない。なお、この実施の形態では、半導体装置としてＢＧＡ型半導体装置を例に取っ
て説明する。
【００２４】
［第１の実施の形態のＢＧＡ型半導体装置の構造］
図１を参照して、この発明の第１の実施の形態のＢＧＡ型半導体装置の主要構造につき説明する。なお、図１は、第１の実施の形態のＢＧＡ型半導体装置の構造を説明するための切り口断面を示す図である。
【００２５】
第１の実施の形態では、基板１０とこの基板１０の上面、すなわち、第１の面側に、基
板１０の上面に垂直な方向に積み重ねられている２つの半導体素子１６および１８からな
る積み重ね体１００とを具えている。そして、２つの半導体素子１６および１８は、第１
導電性バンプ２０を介して互いに電気的に堅固に結合されている。ここでは、一方の半導
体素子１６を第１半導体素子と称し、他方の半導体素子１８を第２半導体素子と称する。
【００２６】
この第１の実施の形態では、基板１０として、プリント配線基板を用いる。この基板１
０は、周知の通り絶縁板１２の表面に配線（例えば銅（Ｃｕ）配線とする。）１４が形成
されており、この配線１４の上面配線１４ａ、すなわち第１の配線と下面配線１４ｂ、す
なわち第２の配線とは、スルーホール部１５の配線１４ｃ、すなわち第３の配線により接
続されている。また、この基板１０の上面、すなわち第１の面には、積み重ね体１００の
一部分を収納するための溝１７、すなわち開口部が形成されている。この溝１７の深さは
、第２半導体素子１８の厚さと第１導電性バンプ２０の高さとを加算した値よりもいくら
か深くしておくのが良い。その理由は、あまり溝の深さが浅いと、第１半導体素子１６を
基板に接続したとき、第２半導体素子１８が溝１７の底面にぶつかって両者が接続されず
に、第１半導体素子１６が基板１０から遊き上がるのを防止するためである。
【００２７】
また、基板１０の表面、すなわち第１の面および裏面、すなわち第２の面の配線１４の
第２金属バンプとの接合部および外部電極との接合部以外の領域をソルダーレジスト２４
で覆っている。
【００２８】
そして、この第１の実施の形態では、この基板１０の上面に対して垂直な方向に２つの半導体素子１６および１８、すなわち第１および第２半導体素子を積み重ねてある。
【００２９】
また、第１半導体素子１６には、複数の電極３０、すなわち第１の電極が設けられてお
り、また、第２半導体素子１８にも複数の電極３２、すなわち第２の電極が設けられてい
る。そして、第１半導体素子１６の電極３０と第２半導体素子１８の電極３２以外の面を
保護膜（パッシベーション（ＰＶ）膜）１９で覆ってある。
【００３０】
また、この第１半導体素子１６の電極３０と第２半導体素子１８の電極３２とは、第１導電性バンプ２０を介してそれぞれ電気的に堅固に結合されている。ここでは、第１および第２半導体素子の電極３０および３２と第１導電性バンプ２０とを熱圧着により接合してある。
【００３１】
第１導電性バンプ２０は、第１半導体素子１６と第２半導体素子１８との間に、複数個、この例では、６個設けられている。この第１導電性バンプ２０を例えばはんだ（Ｓｎ−Ｐｂ）バンプとする。なお、ここでは、第１導電性バンプ２０をはんだバンプとしたが、はんだバンプの代わりに、通常良く知られている、金（Ａｕ）バンプ、Ａｌバンプ、銅（Ｃｕ）バンプ、Ａｇ−Ｓｎバンプ或いは異方向性導電体バンプなどを使用しても良い。なお、この実施の形態では、第１導電性バンプ２０を第１金属バンプとも称する。
【００３２】
また、第１半導体素子１６の一方および他方の外周領域の電極３４および３６には、複数の第２導電性バンプ２２が設けてある。ここでは、第２導電性バンプ２２を２個接続した例を示す。また、第２導電性バンプ２２の材料を上述した第１金属バンプ２０と同様な材料（はんだ）とする。なお、ここでは、第２導電性バンプ２２を第２金属バンプとも称する。
【００３３】
この第１の実施の形態では、第２金属バンプ２２を基板１０の上面配線１４ａに熱圧着により接合してある。従って、第１半導体素子１６と基板１０とは、電気的に接続されている。
【００３４】
また、このＢＧＡ型半導体装置では、従来と同様に第１および第２半導体素子１６および１８を外部の環境から保護するため、封止樹脂２６が設けられている。
【００３５】
また、基板１０の下面配線１４ｂ、すなわち基板１０の下面には、外部電極２８が設け
られている。ここでは、外部電極２８として、金属バンプを用いる。
【００３６】
［第１の実施の形態の半導体装置の製造方法］
次に、図２の（Ａ）、（Ｂ）および（Ｃ）を参照して、第１の実施の形態のＢＧＡ型半
導体装置の製造方法につき説明する。なお、図２の（Ａ）、（Ｂ）および（Ｃ）は、第１
の実施の形態のＢＧＡ型半導体装置の製造方法を説明するための切り口断面を示す図であ
る。
【００３７】
まず、第１半導体素子１６上の電極３０、３４および３６に金属バンプ２０および２２を形成する。その後、第１半導体素子１６と第２半導体素子１８とを交差させかつ第１半導体素子１６の電極３０側の金属バンプ２０と第２半導体素子１８の電極３２側とを対向させる（図２の（Ａ））。その後、第１半導体素子１６の金属バンプ２０と第２半導体素子１８の電極３２とを熱圧着により、一回の工程で同時に接合する（図２の（Ｂ））。
【００３８】
このような第１および第２半導体素子１６および１８同士を熱圧着により接合する方法をここでは、チップ−チップ（Ｃｈｉｐ−Ｃｈｉｐ）ボンディングと称する。
【００３９】
この実施の形態では、第１金属バンプ２０を６個および第２金属バンプ２２を２個それぞれ形成してある。また、第１半導体素子１６の電極２０側の表面と、第２半導体素子１８の電極３２側の表面には、保護膜（ＰＶ膜）１９が形成されている。
【００４０】
次に、第２金属バンプ２２と基板１０とを、例えば熱圧着法により電気的に接合する（図２の（Ｃ））。このような工程をフリップ−チップ（Ｆｌｉｐ−Ｃｈｉｐ）ボンディングと称する。
【００４１】
第１の実施の形態では、例えばミーリングにより基板１０の上面の一部に積み重ね体１００の一部を挿入するための溝１７を形成する。ここでは、この溝１７の深さを第２半導体素子１８と溝１７の底面とが接触しない程度とし、また、溝１７の大きさ（溝１７の長さおよび幅）を第２半導体素子１８が収納できる程度の寸法に形成しておく。
【００４２】
次に、第２半導体素子１８を溝１７に収納して第１半導体素子１６の第２金属バンプ２２を基板１０の配線１４に搭載する。その後、熱圧着法により第２金属バンプ２２と配線１４とを電気的に接合する。なお、ここでは、第２金属バンプ２２と配線１４との接続を熱圧着法を用いて行ったが、スポットレーザ加熱或いはリフロー雰囲気加熱法などを用いて接合しても良い。
【００４３】
次に、積み重ね体１００を封止樹脂（例えばエポキシ樹脂）を用いて封止する（図示せず）。その後、基板１０の裏面の配線１４に例えばバンプ搭載リフロー雰囲気加熱法を用いて金属バンプ（図示せず）を接合する。尚、予め、基板１０の配線１４の金属バンプ取付け部以外にソルダーレジスト２４を形成しておく。
【００４４】
上述した工程を経て第１の実施の形態のＢＧＡ型半導体装置は完成する。
【００４５】
第１の実施の形態のＢＧＡ型半導体装置構造によれば、第１および第２半導体素子１６および１８からなる積み重ね体１００を基板１０の上側に搭載してあるので、スタック化が実現出来かつ従来に比べ、実装面積の割合を大きくすることができる。すなわち、従来は半導体素子が一個であったが、この実施の形態では、２つの半導体素子を重ね合わせているので、実装面積の割合は２倍となる。
【００４６】
また、基板１０には、溝１７を設けて積み重ね体１００の一部を収納しているので、実装高さを低減することができる。
【００４７】
また、この装置の製造方法によれば、第１半導体素子１６と第２半導体素子１８とを第
１金属バンプ２０を介して熱圧着により接合している。従って、複数の接続箇所を一回の
作業工程で電気的に接合させることができるため、作業効率が向上する。
【００４８】
［参考例のＢＧＡ型半導体装置の構造］
図３を参照して、参考例のＢＧＡ型半導体装置につき説明する。なお、図３は、参考例
のＢＧＡ型半導体装置の主要構造を説明するための切り口断面を示す図である。
【００４９】
この例では、積み重ね体１００を基板１０上面に直接搭載してある点、および導電性ワ
イヤ３９を用いて、第１半導体素子１６の電極３４および３６と基板１０の配線１４とを
接続している点が第１の実施の形態と異なっている。
【００５０】
また、この例では、基板１０の上面には接続配線部分を除いて、ソルダーレジスト２４を形成してある。このソルダーレジスト２４上に、上述した積み重ね体１００を絶縁層３８を介して堅固に結合する。ここでは、絶縁層３８として接着剤を用いる。
【００５１】
また、第１半導体素子１６の電極３４および３６と基板１０の配線１４とを導電性ワイヤ３９を用いてそれぞれ接続している。ここでは、導電性ワイヤとして、例えばボンディングワイヤを用いる。その他の構成は、第１の実施の形態の構成と同様であるため、ここでは詳細な説明を省略する。
【００５２】
次に、この例のＢＧＡ型半導体装置を実装する場合には、まず、積み重ね体１００を接
続させる部分の配線１４を除く基板１０の上面にソルダーレジスト２４を形成する。
【００５３】
次に、ソルダーレジスト２４上に接着剤を塗布して、当該ソルダーレジスト２４上に、上述した第１の実施の形態と同じ方法で形成した第１および第２半導体素子１６および１８からなる積み重ね体１００を接着させる。このとき、第１半導体素子１６を基板１０側に、すなわち下側に配設する。
【００５４】
第１半導体素子１６とソルダーレジスト２４とを接着させた後、ボンディングワイヤ３９により第１半導体素子１６の電極３４および３６と基板１０の配線１４とを電気的に接続する。その後の工程は、第１の実施の形態の工程と同様にして行う。
【００５５】
この例では、第１および第２半導体素子１６および１８からなる積み重ね体１００を基
板１０の上側に直接接着してあるので、従来に比べ、実装面積の割合が大きくなると共に
、第１の実施の形態のように基板１０に溝１７を形成する必要がない分、基板１０の厚さ
を薄くすることができるという利点がある。
【００５６】
［第２の実施の形態のＢＧＡ型半導体装置の構造］
次に、図４および図５を参照して、この発明の第２の実施の形態のＢＧＡ型半導体装置
の主要構造につき説明する。なお、図４は、第２の実施の形態のＢＧＡ型半導体装置の主
要構造を説明するための斜視図であり、図５は、図４のＸ−Ｘ線に沿って切断した位置で
の切り口断面を示す図である。なお、図４は、図を明瞭にするため装置の内部構成を透過
して示す。
【００５７】
この例では、２組の積み重ね体１００および２００を基板１０の上面の垂直方向に重ね
た構造になっている。すなわち、ここでは、上述した積み重ね体１００の他に、もう１組
の積み重ね体２００を設けてある。この例では、一方の積み重ね体１００を第１積み重ね
体と称し、他方の積み重ね体２００を第２積み重ね体と称する。
【００５８】
第２積み重ね体２００は、第３半導体素子４０と第４半導体素子４２とを直交させて結合させてある。両者４０および４２の結合には、第３金属バンプ４４を用いている。そして、第１半導体素子１６と第３半導体素子４０とを互いに絶縁された状態で、ここでは接着剤４６を用いて堅固に固定（接合）させてある。
【００５９】
また、第１半導体素子１６と基板１０の配線１４とは、第１の実施の形態と同様に第２金属バンプ２２を介して電気的に接続されている。
【００６０】
また、第３半導体素子４０の電極４８および５０と基板１０の配線１４とは、ボンディングワイヤ３９によって接続されている。その他の構成は、第１の実施の形態の構成と同様である。従って、ここでは詳細な説明を省略する。
【００６１】
［第２の実施の形態の製造方法］
次に、図６、図７および図８を参照して、この発明の第２の実施の形態のＢＧＡ型半導
体装置の製造方法につき説明する。図６の（Ａ）および（Ｂ）、図７の（Ａ）および（Ｂ
）並びに図８の（Ａ）および（Ｂ）は、第２の実施の形態のＢＧＡ型半導体装置の製造方
法を説明するための工程図である。
【００６２】
第２の実施の形態では、予め、第１半導体素子１６の電極３０、３４および３６以外の
領域には、ＰＶ膜１９を形成し、第２半導体素子１８の電極３２以外の領域にはＰＶ膜１
９を形成しておく。また、第１半導体素子１６の電極３０、３４および３６上には、第１
金属バンプ２０と第２金属バンプ２２とを形成しておく。
【００６３】
次に、Ｃｈｉｐ−Ｃｈｉｐボンディング工程により、上述した第１の実施の形態の製造
方法と同様にして、まず第１半導体素子１６と第２半導体素子１８とを第１金属バンプ２
０を介して、互いに交差して熱圧着により接合する。このようにして、第１半導体素子１
６と第２半導体素子１８とからなる第１積み重ね体１００が形成される（図６の（Ａ））
。
【００６４】
次に、Ｆｌｉｐ−Ｃｈｉｐボンディング工程により、第１半導体素子１６の電極３４お
よび３６に設けられた第２金属バンプ２２と基板１０の配線１４とを熱圧着法などにより
接続する（図６の（Ｂ））。なお、この例では、基板１０に、第１積み重ね体１００の一
部分を収納するための溝１７を形成してある。ここまでの工程は第１の実施の形態と同様
である。
【００６５】
次に、予め、第３半導体素子４０の電極４７上に形成された第３金属バンプ４４を用いて第３半導体素子４０と第４半導体素子４２とを熱圧着により接合する。このときも、予め電極４３、４７、４８および５０の接合面以外の第３および第４半導体素子４０および４２の一方の面にはＰＶ膜１９を形成しておく。
【００６６】
次に、第３半導体素子４０と第４半導体素子４２とを、互いに交差させて接合する。このようにして、第３半導体素子４０と第４半導体素子４２とからなる第２積み重ね体２００が形成される（図７の（Ａ））。
【００６７】
次に、第１半導体素子１６の上面に第２積み重ね体２００を互いに絶縁された状態で、
積み重ねかつ堅固に結合させる（図７の（Ｂ））。なお、この例では、第１半導体素子１
６の上面に接着剤４６を塗布し、その後、第２積み重ね体２００の第３半導体素子４０と
第１半導体素子１６とを互いに接合させる。
【００６８】
次に、ワイヤーボンディング工程により、ボンディングワイヤ３９を用いて第３半導体素子４０の電極４８および５０と基板１０の配線１４とを電気的に接続する（図８の（Ａ））。なお、ここでは、予め、基板１０の配線１４の第２金属バンプ２２およびボンディングワイヤー３９の接続部分以外の領域にソルダーレジスト２４を形成しておく。
【００６９】
以下の工程は周知の技術で行われる。すなわち、第１および第２積み重ね体１００およ
び２００を覆って基板１０上に封止樹脂２６を形成する（図８の（Ｂ））。その後、例え
ば熱圧着により基板１０の裏面に形成されている配線１４に金属バンプ（図５）を接合す
る。上述した一連の工程を経てこの例のＢＧＡ型半導体装置が完成する。
【００７０】
この例では、基板１０の上側に、第１、第２、第３および第４半導体素子１６、１８、
４０および４２を積み重ねているので、第１の実施の形態および上述の第１の参考例に比
べ、実装面積の割合はさらに大きくなる。すなわち、ここでは、半導体素子を４個積み重
ねているので、従来に比べ、実装面積の割合は、約４倍となる。また、基板１０には、溝
１７を形成してあるので、実装高さが低減する。また、第１半導体素子１６と基板１０、
および第３半導体素子４０と基板１０とを電気的に隔離して個別に接続してある。すなわ
ち、個々の積み重ね体は、ソルダーレジスト２４を挟んで、スルーホール部１５の内側の
基板１０上に第１半導体素子１６が第２金属バンプ２２を介して電気的に接続され、スル
ーホール部１５の外側の基板１０上に第３半導体素子４０がボンディングワイヤ３９を介
して電気的に接続されている。このため、第１および第２積み重ね体１００および２００
を個別に駆動させることができる。
【００７１】
なお、上述した例では、ＢＧＡ型半導体装置を例にとって説明したが、何らこの半導体
装置に限定されるものではなく、プリント配線基板を用いたＣＯＢ（チップオンボード：
Ｃｈｉｐ  ｏｎ  Ｂｏａｒｄ）実装とかベアチップの実装などにも適用できる。
【図面の簡単な説明】
【００７２】
【図１】半導体装置の構成例を説明するために供する断面図である。
【図２】（Ａ）〜（Ｃ）は、半導体装置の製造方法を説明するために供する断面図である。
【図３】半導体装置の構成例を説明するために供する断面図である。
【図４】半導体装置の構成例を説明するために供する斜視図である。
【図５】半導体装置の構成例を説明するために供する断面図である。
【図６】（Ａ）〜（Ｂ）は、半導体装置の製造方法を説明するために供する製造工程図である。
【図７】（Ａ）〜（Ｂ）は、図６に続く、製造工程図である。
【図８】（Ａ）〜（Ｂ）は、図７に続く、製造工程図である。
【符号の説明】
【００７３】
１０：プリント配線基板
１２：絶縁板
１４：配線
１５：スルーホール部
１６：第１半導体素子
１７：溝
１８：第２半導体素子
２０：第１金属バンプ
２２：第２金属バンプ
２４：ソルダーレジスト
２６：封止樹脂
２８：外部電極
３０、３２、３４、３６、４３、４７、４８、５０：電極
３８：接着剤
３９：ボンディングワイヤ
４０：第３半導体素子
４２：第４半導体素子
４４：第３金属バンプ
４６：接着剤
１００：第１積み重ね体
２００：第２積み重ね体
【図１】
2004356655.tif 000003
【図２】
2004356655.tif 000004
【図３】
2004356655.tif 000005
【図４】
2004356655.tif 000006
【図５】
2004356655.tif 000007
【図６】
2004356655.tif 000008
【図７】
2004356655.tif 000009
【図８】
2004356655.tif 000010