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　平成　９年特許願第２９８９７０号「半導体装置のコンタクト製造方法」拒絶査定に対する審判事件［平成１０年　５月２２日出願公開、特開平１０−１３５３３３］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成９年１０月３０日（パリ条約による優先権主張１９９６年１０月３０日、韓国）の出願であって、その請求項に係る発明は、平成１２年４月１１日付け及び、平成１３年１月９日付けの各手続補正書で補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１から２３に記載された事項により特定されるとおりの「半導体装置のコンタクト製造方法」であると認められるところ、その請求項１に係る発明（以下「本願発明」という。）は、以下のとおりである。
　
　「基板上にゲート電極を形成してスペーサで覆う段階と、前記ゲート電極の間で露出している基板表面に熱酸化膜を形成する段階と、この後に前記ゲート電極間の空間が埋まらない厚さで、前記スペーサ及び前記熱酸化膜上に蝕刻阻止層を形成する段階と、この蝕刻阻止層の上に第１酸化膜を形成する段階と、前記蝕刻阻止層を終点として前記第１酸化膜を削って平坦化する段階と、この平坦化した第１酸化膜の上に第２酸化膜を形成する段階と、これら第１及び第２酸化膜からなる層間絶縁膜をパターニングして前記スペーサ及び前記蝕刻阻止層を露出させるランディングパッドコンタクトホールを形成する段階と、前記蝕刻阻止層及び前記熱酸化膜を除去して基板表面を露出させる段階と、前記ランディングパッドコンタクトホール内に導電物質を充填してランディングパッドを形成する段階と、このランディングパッドを形成した後、基板上に第２の層間絶縁膜を形成し、該第２の層間絶縁膜をパターニングして前記ランディングパッドのうちビットラインと接続させるランディングパッドの要部上面を露出させるビットラインコンタクトホールを形成する段階と、このビットラインコンタクトホールを通じて前記ランディングパッドへ接続するビットラインを形成する段階と、このビットラインを形成した後、基板上に第３の層間絶縁膜を形成し、該第３の層間絶縁膜をパターニングして前記ランディングパッドのうちキャパシタを接続させるランディングパッドの要部上面を露出させるストレージ電極コンタクトホールを形成する段階と、このストレージ電極コンタクトホールを通じて前記ランディングパッドへ接続するストレージ電極を形成する段階と、このストレージ電極の上に誘電膜を形成する段階と、この誘電膜の上に他方の電極を形成してキャパシタとする段階と、を含むことを特徴とする半導体装置のコンタクト製造方法。」
　　　     
２．引用例
　これに対して、拒絶の理由として引用された、本願の優先権主張日前の平成６年４月２８日に頒布された刊行物である特開平６−１２０４４７号公報（以下「引用例１」という。）には、図１〜図８とともに、次のとおり記載されている。
　
・「下部導電層と上部導電層とを電気的に接続する半導体装置の導電層接続構造であって、
　前記下部導電層上に形成され、前記下部導電層に到達する第１スルーホールを有する第１層間絶縁層と、
　前記第１スルーホール内に形成され、前記下部導電層と電気的に接続された第１接続導電層と、
　前記第１層間絶縁層上に形成され、前記第１接続導電層に到達する第２スルーホールを有する第２層間絶縁層と、
　前記第２スルーホール内に形成され、前記第１接続導電層と電気的に接続された第２接続導電層と、を備え、
　前記第２接続導電層は、前記第２層間絶縁層上に形成された前記上部導電層と電気的に接続されている、半導体装置の導電層接続構造。」（特許請求の範囲　請求項１）
・「【００３２】【実施例】（第１実施例）図１はこの発明の第１実施例の断面図である。シリコン基板５１の間を隔ててソース／ドレイン領域である不純物領域５３ａ、５３ｂ、５３ｃが形成されている。５７ａ、５７ｂはフィールド酸化膜である。シリコン基板５１上には間を隔ててワード線５５ａ、５５ｂ、５５ｃ、５５ｄが形成されている。ワード線５５ｂ、５５ｃはこの断面ではゲート電極となっている。５６は活性領域を示している。
　【００３３】ワード線５５ａ、５５ｂ、５５ｃ、５５ｄを覆うようにＴＥＯＳやＢＰＳＧ等からなる第１層間絶縁膜５９が形成されている。第１層間絶縁膜５９には、不純物領域５３ａ、５３ｂ、５３ｃに到達する第１スルーホール６１ａ、６１ｂ、６１ｃが形成されている。第１スルーホール６１ａ、６１ｂ、６１ｃは、タングステンや多結晶シリコンからなる第１接続導電幕８３ａ、８３ｂ、８３ｃで埋込まれている。
　【００３４】第１層間絶縁膜５９上には、ＴＥＯＳやＢＰＳＧ等からなる膜６５ａが形成されている。膜６５ａには、第１接続導電膜８３ｂに到達する第２スルーホール６７ｂが形成されている。膜６５ａ上にはビット線６３が形成され、ビット線６３は第１接続導電膜８３ｂと電気的に接続されている。
　【００３５】膜６５ａ上には同じくＴＥＯＳやＢＰＳＧ等からなる膜６５ｂが形成されている。膜６５ａ、６５ｂが第２層間絶縁膜６５を構成している。第２層間絶縁膜６５には、膜６５ａ、６５ｂを貫通して第１接続導電膜８３ａ、８３ｃに到達する第２スルーホール６７ａ、６７ｃが形成されている。
　【００３６】膜６５ｂ上には多結晶シリコン等からなるストレージノード６９、７１が形成されている。ストレージノード６９は第２スルーホール６７ａを介して第１接続導電膜８３ａと電気的に接続されている。ストレージノード６９のうち第２スルーホール６７ａ内にある部分を第２接続導電膜９３ａと呼ぶ。ストレージノード７１も同じように第２スルーホール６７ｃを介して第１接続導電膜８３ｃと電気的に接続されている。９３ｃは第２接続導電膜である。
　【００３７】ストレージノード６９、７１の上には誘電体膜７３が形成され、誘電体膜７３の上にはセルプレート７５が形成されている。セルプレート７５上には第３層間絶縁膜７７が形成され、第３層間絶縁膜７７上には配線膜７９ａ、７９ｂが形成されている。
　【００３８】この発明の第１実施例の製造方法を以下説明していく。図２に示すように、ワード線５５ａ、５５ｂ、５５ｃ、５５ｄを覆うように第１層間絶縁膜５９を形成した。不純物領域５３ａ、５３ｂ、５３ｃ上に位置する第１層間絶縁膜５９の厚みはたとえば１．０μｍである。図３に示すように、第１層間絶縁膜５９上にレジスト８１を形成し、レジスト８１に所定のパターニングを施した。レジスト８１の開口部の径をたとえば０．５μｍにした。そして、レジスト８１をマスクとして第１層間絶縁膜５９を反応性イオンエッチングを用いてエッチング除去した。エッチングガスはＣＦ4 ＋ＣＨＦ3 ＋Ａｒを用いた。したがってスルーホール６１ａ、６１ｂ、６１ｃの側壁は８５°傾いた。・・・」
・「【００３９】図４に示すように、第１層間絶縁膜５９全面にＣＶＤ法を用いて多結晶シリコン膜を形成し、この多結晶シリコン膜をエッチバックすることにより、第１スルーホール６１ａ、６１ｂ、６１ｃ内に第１接続導電膜８３ａ、８３ｂ、８３ｃを埋込んだ。図５に示すように、第１層間絶縁膜５９上にＴＥＯＳやＢＰＳＧ等からなる膜６５ａを形成した。フォトリソグラフィ技術を用いて第１接続導電膜８３ｂが露出するように第２スルーホール６７ｂを形成した。・・・」
・「【００４０】第２スルーホール６７ｂ形成後、膜６５ａ上に多結晶シリコン膜を形成し、この多結晶シリコン膜にパターニングを施しビット線６３を形成した。図６に示すように、膜６５ａ上にＴＥＯＳやＢＰＳＧ等からなる膜６５ｂを形成した。そして膜６５ｂ上にレジスト９１を形成し、レジスト９１に所定のパターニングを施した。レジスト９１の開口部の径はたとえば０．５μｍにした。レジスト９１をマスクとして反応性イオンエッチングを用いて膜６５ｂ、６５ａをエッチング除去し、第２スルーホール６７ａ、６７ｃを形成した。・・・」
・「【００４１】図７に示すように、膜６５ｂ上にＣＶＤ法を用いて多結晶シリコン膜を形成し、所定のパターニングを施すことによりストレージノード６９、７１を形成した。図８に示すように、ストレージノード６９、７１の上にシリコン酸化膜とシリコン窒化膜とを積層した構造の誘電体膜７３を形成し、誘電体膜７３の上に多結晶シリコンからなるセルプレート７５を形成した。セルプレート７５上にシリコン酸化膜からなる第３層間絶縁膜を形成し、第３層間絶縁膜７７の上にアルミニウムからなる配線膜７９ａ、７９ｂを形成した。」
　
　これらの記載より、引用例１には、
　「シリコン基板５１上にワード線となるゲート電極が形成される工程と、
　前記ゲート電極を覆うようにＴＥＯＳやＢＰＳＧ等からなる第１層間絶縁膜５９を形成する工程と、
　第１層間絶縁膜５９を所定のパターニングを施したレジストをマスクとしてエッチング除去し、シリコン基板表面に達する第１スルーホール６１ａ，６１ｂ，６１ｃを形成する工程と、　
　第１層間絶縁膜５９全面にＣＶＤ法を用いて多結晶シリコン膜を形成し、この多結晶シリコン膜をエッチバックすることにより、第１スルーホール内に第１接続導電膜８３ａ，８３ｂ，８３ｃを埋込む工程と、
　第１層間絶縁膜５９上にＴＥＯＳやＢＰＳＧ等からなる膜６５ａを形成し、フォトリソグラフィ技術を用いて第１接続導電膜８３ｂが露出するように第２スルーホール６７ｂを形成する工程と、
　第２スルーホール６７ｂ形成後、膜６５ａ上に多結晶シリコン膜を形成し、この多結晶シリコン膜にパターニングを施しビット線６３を形成する工程と、
　膜６５ａ上にＴＥＯＳやＢＰＳＧ等からなる膜６５ｂを形成し、所定のパターニングを施したレジスト９１をマスクとして反応性イオンエッチングを用いて膜６５ｂをエッチング除去し、第２スルーホール６７ａ、６７ｃを形成する工程と、
　膜６５ｂ上にＣＶＤ法を用いて多結晶シリコン膜を形成し、所定のパターニングを施すことにより前記第１接続導電膜８３ａ及び８３ｃと接続するストレージノード６９、７１を形成する工程と、
　ストレージノード６９、７１の上にシリコン酸化膜とシリコン窒化膜とを積層した構造の誘電体膜７３を形成する工程と、
　誘電体膜７３の上に多結晶シリコンからなるセルプレート７５を形成する工程と
　を備えた半導体装置の導電層接続構造の製造方法。」
　が記載されている。
　　　
　同様に、拒絶の理由として引用された、本願の優先権主張日前の平成８年７月１２日に頒布された刊行物である特開平８−１８１２０４号公報（以下「引用例２」という。）には、図１〜図１４とともに、次のとおり記載されている。
　
・「【請求項５】  一主面に活性領域が形成された半導体基板上に、第一の絶縁層を介してシリコン層を形成する工程、少なくとも上記シリコン層の上面及び側面を覆うように第二の絶縁層を形成する工程、上記第二の絶縁層のシリコン層側面部上にＩＶａ族元素を含む第三の絶縁層を形成する工程を含むことを特徴とする半導体装置の製造方法。
  【請求項６】  一主面に活性領域が形成された半導体基板上に、第一の絶縁層を介してシリコン層を形成する工程、少なくとも上記シリコン層の上面及び側面を覆うようにＩＶａ族元素を含む第二の絶縁層を形成する工程を含むことを特徴とする半導体装置の製造方法。」（特許請求の範囲）
・「【００２１】    【実施例】
　実施例１．以下に、この発明の一実施例について図１ないし図１４を用いて説明する。図１はこの発明の半導体装置を示す図であり、図において１４はＩＶａ族元素を含む二酸化シリコン、若しくはＩＶａ族元素を含む窒化シリコンからなる絶縁層であり、その他、従来の技術の説明の為に用いた記号と同一記号は同一、若しくは相当部分を示すものである。この半導体装置の形成過程を順を追って説明する。まず、図２に示すようにＰ型の不純物を含む半導体基板１の一主面の不活性領域とする部分に二酸化シリコンからなるＬＯＣＯＳ（LOCAL OXIDATION OF SILICON）分離領域２を形成する。次に、ゲート絶縁層３となる二酸化シリコン層をシリコン基板を熱酸化する等の技術を用いて形成し、次にスパッタリング法、若しくはＣＶＤ法を用いてワード線４ａ、４ｂとなる不純物を含むポリシリコン層４を積層する。さらに、その上層に接して二酸化シリコンからなる絶縁層５を形成する（図３）。
  【００２２】 次に、ワード線４ａ、４ｂとしてポリシリコン層を残したい部分以外の領域上に、写真製版によってレジストパターンを形成し、その後、ＲＩＥ（REACTIVE ION ETCHING）法によって異方性エッチングすることでゲート電極となり得るワード線４ａ、４ｂをパターニングして形成する（図４）。次に、図５に示すように、ソース／ドレイン領域９の構成要素である低濃度不純物層７をＮ型のイオン（Ｐ、Ａｓ等）を注入することで形成する。図中に示す矢印はイオン注入方向であり、鉛直方向下向きにイオンが注入されることが示されている。・・・」
・「【００２３】 その後、半導体基板１の全面に、二酸化シリコン層６ａをＣＶＤ技術等を用いて形成する（図６）。その後、ソース／ドレイン領域９が形成されている半導体基板１の一主面が露出するまで異方性エッチングを行い、少なくともゲート電極を形成し得るワード線（配線層）４ａ、４ｂの側面に接するようにサイドウォール６ｂを形成する（図７）。次に、図４で示した場合と同様に、Ｎ型の不純イオンを半導体基板１に対し垂直方向（記号１６の方向）に不純物イオン注入を行い、ソース／ドレイン領域９の構成要素である高濃度不純物領域８を形成する（図８）。
 【００２４】次に、図９に示すように、上記半導体基板１全面に二酸化シリコンからなる絶縁層１０をＣＶＤ技術、または、スパッタリング法によって５０ｎｍ以下の厚さに積層する（図９）。さらに、図１０に示すように、ＩＶａ族元素を含む絶縁層１４を形成する。従来の技術では、このＩＶａ族元素を含む二酸化シリコン層１４の代わりに単に二酸化シリコン、若しくは窒化シリコンからなる層１１を形成していたが、本実施例では、後述する理由により、ＩＶａ族元素が含まれる二酸化シリコンを用いることで、従来よりもエッチングされにくい、エッチング耐性のよいの配線層（ワード線）保護膜を得ることが可能となる。ＩＶａ族元素を含ませるとエッチング耐性がよくなるというのは、すなわち、スパッタ率の低い膜であるということである。スパッタ率は被エッチング膜の質量とその表面結合エネルギーに依存するので、絶縁膜中にＩＶａ族元素が含まれる量を制御することで、質量と表面結合エネルギーが変化させられて、スパッタ率を制御できるからである。また、このＩＶａ族元素を含む絶縁層の一種である、Ｇｅ元素を含む二酸化シリコン層１４は、ＳｉＨ4とＮ2Ｏが１対１０ないし１対１００の割合で混在する雰囲気中において、ジメチルゲルマンガスを全ガス流量に対して１〜５０％添加したガス中で、圧力１〜１０Ｔｏｒｒ、温度６００〜８００゜Ｃの条件下でＣＶＤ技術を用いて形成することが可能である。
 【００２５】このように形成した半導体装置に、さらに、ＣＶＤ技術若しくはスパッタリング法を用いて二酸化シリコンからなる絶縁層１７を積層し、その上面が平担になるようにエッチバックするか、熱処理によるリフローを行い平担化する（図１１）。次に、上記絶縁層１７上に形成しようとする配線層と半導体基板１の一主面下に形成されたソース／ドレイン領域９とを電気的にコンタクトするためのコンタクトホールを形成するために、上記絶縁層１７のコンタクトホール形成領域以外の領域上に、写真製版によってレジストパターン１３を形成する（図１２）。」
・「【００２７】本来形成するコンタクトホールの位置が図１２の記号Ｅで示す位置である場合、アライメントのずれ等で距離Ｘだけずれて、記号Ｆで示す領域以外の領域にレジストパターン１３が形成されたと仮定する。このレジストパターン１３をマスクとして、Ｃ4Ｆ8等のガスを用いたＲＩＥ（REACTIVE ION ETCHING）法によって、半導体基板１に対し垂直にエッチングする。また、この時のエッチング条件はＩＶａ族元素（Ｇｅ）を含む二酸化シリコン層１４に対する絶縁層１７の選択比は少なくとも５以上の値とする。上記のような選択比となる方法で、ソース／ドレイン領域９上のＩＶａ族元素（Ｇｅ）を含む二酸化シリコン層１４が露出するまでエッチングを行った時の半導体装置の断面図を図１３に示す。」
・「【００２９】さらに、ソース／ドレイン領域９が形成された半導体基板１の一主面が露出するまでエッチングを行い、コンタクトホールが完成した段階での断面図を図１４に示す。図中の点Ｈは、図１３の点Ｇに相当する部分であり、従来の技術を示す図２８の点Ｄにも相当する部分である。この従来の技術で、シリコン酸化膜、シリコン窒化膜を用いて形成したサイドウォール６ｂは、異方性エッチングによって大きく削り取られた状態になってしまうのに対し、本実施例では二酸化シリコンからなる絶縁層１７に対し５倍以上のエッチング耐性を有する絶縁層１４を、配線層（ワード線）４ａ、４ｂのエッチング保護膜として形成したことで、配線層４ａ、４ｂまでエッチングが及ばないように、若しくは配線層４ａ、４ｂの近傍にコンタクトが形成されないようにすることが可能となる。・・・」
・「【００３０】また、上記の実施例では、配線層保護膜としてＩＶａ族元素を含む二酸化シリコン層１４を形成したが、ＩＶａ族元素を含むシリコン窒化膜を形成しても、同様の効果を持つ半導体装置を得ることができる。
【００３１】実施例２．・・・実施例１では、サイドウォール６ｂは、一般的によく用いられている絶縁物質であるシリコン酸化膜、シリコン窒化膜で形成していたが、本実施例ではＩＶａ族元素を含んだシリコン酸化膜、若しくはシリコン窒化膜などの絶縁物質でサイドウォール１９を構成している。」
　
　これらの記載より、引用例２には、
　「半導体基板１上にゲート絶縁膜を介して形成されたワード線となるゲート電極の上面及び側面を覆うように絶縁層及びサイドウォール６ｂを形成する工程と、
　前記半導体基板１全面に二酸化シリコンからなる絶縁層１０を積層する工程と、
　その後、前記半導体基板１全面にエッチング耐性のよいＩＶａ族元素を含む二酸化シリコン層１４を形成する工程と、
　このように形成した半導体装置に、さらに、ＣＶＤ技術若しくはスパッタリング法を用いて二酸化シリコンからなる絶縁層１７を積層し、その上面が平担になるようにエッチバックを行い平担化する工程と、
　上記絶縁層１７上に形成しようとする配線層と半導体基板１の一主面下に形成されたソース／ドレイン領域９とを電気的にコンタクトするため、前記ＩＶａ族元素を含む二酸化シリコン層１４が露出するまでエッチングを行い、コンタクトホールを形成する工程と、
　前記ＩＶａ族元素を含む二酸化シリコン層１４をエッチングし、ソース／ドレイン領域９が形成された半導体基板１の一主面を露出させる工程と
　を備えた半導体装置の製造方法。」
　が記載されている。
　　　　
３．対比
　本願発明と引用例１に記載された発明（以下「引用発明」という。）を対比すると、
　引用発明の「第１層間絶縁膜５９」、「第１スルーホール」、「第１接続導電膜」、「ＴＥＯＳやＢＰＳＧ等からなる膜６５ａ」、「第２スルーホール６７ｂ」、「ビット線」、「ＴＥＯＳやＢＰＳＧ等からなる膜６５ｂ」、「第２スルーホール６７ａ、６７ｃ」、「ストレージノード」、「誘電体膜」及び、「セルプレート」は、
　本願発明の「層間絶縁膜」、「ランディングパッドコンタクトホール」、「導電物質」、「第２の層間絶縁膜」、「ビットラインコンタクトホール」、「ビットライン」、「第３の層間絶縁膜」、「ストレージ電極コンタクトホール」、「ストレージ電極」、「誘電膜」及び、「他方の電極」にそれぞれ相当する。
　
　また、引用発明において、第１のスルーホール内に埋め込まれた第１接続導電膜は、基板と、「ビット線」又は「ストレージノード」とを導電接続し、一方、本願発明の「ランディングパッド」は、「ランディングコンタクトホール」内に充填され、基板と「ビットライン」又は「ストレージ電極」とを導電接続するので、引用発明の、第１のスルーホール内に埋め込まれた「第１接続導電膜」は、本願発明の「ランディングパッド」に相当し、また、引用発明における「導電接続構造」は、本願発明の「コンタクト」に相当する。
　
　よって、両者は、
　「基板上にゲート電極を形成する段階と、
　層間絶縁膜を形成する段階と、
　前記層間絶縁膜をパターニングしてランディングパッドコンタクトホールを形成する段階と、
　前記ランディングパッドコンタクトホール内に導電物質を充填してランディングパッドを形成する段階と、
　このランディングパッドを形成した後、基板上に第２の層間絶縁膜を形成し、該第２の層間絶縁膜をパターニングして前記ランディングパッドのうちビットラインと接続させるランディングパッドの要部上面を露出させるビットラインコンタクトホールを形成する段階と、
　このビットラインコンタクトホールを通じて前記ランディングパッドへ接続するビットラインを形成する段階と、
　このビットラインを形成した後、基板上に第３の層間絶縁膜を形成し、該第３の層間絶縁膜をパターニングして前記ランディングパッドのうちキャパシタを接続させるランディングパッドの要部上面を露出させるストレージ電極コンタクトホールを形成する段階と、
　このストレージ電極コンタクトホールを通じて前記ランディングパッドへ接続するストレージ電極を形成する段階と、
　このストレージ電極の上に誘電膜を形成する段階と、
　この誘電膜の上に他方の電極を形成してキャパシタとする段階と、
　を含むことを特徴とする半導体装置のコンタクト製造方法。」
　である点で一致し、
　以下の点で相違する。
　
　相違点１
　基板上の層間絶縁膜中にゲート電極を埋込むとともに、後の段階で導電物質を充填してランディングパッドを形成するための、基板からゲート電極間を経て層間絶縁膜上端に至るランディングパッドコンタクトホールを形成するに当たり、
　本願発明では、「基板上にゲート電極を形成してスペーサで覆う段階と、前記ゲート電極の間で露出している基板表面に熱酸化膜を形成する段階と、この後に前記ゲート電極間の空間が埋まらない厚さで、前記スペーサ及び前記熱酸化膜上に蝕刻阻止層を形成する段階と、この蝕刻阻止層の上に第１酸化膜を形成する段階と、前記蝕刻阻止層を終点として前記第１酸化膜を削って平坦化する段階と、この平坦化した第１酸化膜の上に第２酸化膜を形成する段階と、これら第１及び第２酸化膜からなる層間絶縁膜をパターニングして前記スペーサ及び前記蝕刻阻止層を露出させるランディングパッドコンタクトホールを形成する段階と、前記蝕刻阻止層及び前記熱酸化膜を除去して基板表面を露出させる段階」からなる工程を採用しているのに対して、
　引用発明では、「シリコン基板５１上にワード線となるゲート電極が形成される工程と、前記ゲート電極を覆うようにＴＥＯＳやＢＰＳＧ等からなる第１層間絶縁膜５９を形成する工程と、第１層間絶縁膜５９を所定のパターニングを施したレジストをマスクとしてエッチング除去し、シリコン基板表面に達する第１スルーホール６１ａ，６１ｂ，６１ｃを形成する工程」からなる工程を採用している点。
  　　　
４．当審の判断
　上記相違点について、以下で検討する。
　相違点１について
　引用例２の、図１〜図１４、特許請求の範囲第５項、第６項、詳細な説明の第２１段落〜第２５段落、第２７段落及び、第２９段落〜第３１段落に記載される実施例１及び実施例２には、
「半導体基板１上にゲート絶縁膜を介して形成されたワード線となるゲート電極の上面及び側面を覆うように絶縁層及びサイドウォール６ｂを形成する工程と、
　前記半導体基板１全面に二酸化シリコンからなる絶縁層１０を積層する工程と、
　その後、前記半導体基板１全面にエッチング耐性のよいＩＶａ族元素を含む二酸化シリコン層１４を形成する工程と、
　このように形成した半導体装置に、さらに、ＣＶＤ技術若しくはスパッタリング法を用いて二酸化シリコンからなる絶縁層１７を積層し、その上面が平担になるようにエッチバックを行い平担化する工程と、
　上記絶縁層１７上に形成しようとする配線層と半導体基板１の一主面下に形成されたソース／ドレイン領域９とを電気的にコンタクトするため、前記ＩＶａ族元素を含む二酸化シリコン層１４が露出するまでエッチングを行い、コンタクトホールを形成する工程と、
　前記ＩＶａ族元素を含む二酸化シリコン層１４をエッチングし、ソース／ドレイン領域９が形成された半導体基板１の一主面を露出させる工程と
　を備えた半導体装置の製造方法。」
　が記載されている。
　引用例２に記載される発明は半導体装置の製造方法に関するものであって、引用例１に記載される半導体装置の導電接続構造の製造方法とは技術分野が同一であり、いずれも層間絶縁膜に形成したスルーホール（コンタクトホール）を介して半導体基板と導電接続を形成するものであるので、引用例２に記載される技術を引用発明に適用するに際して阻害要因はない。
　そこで、引用発明における、「シリコン基板５１上にワード線となるゲート電極が形成される工程と、前記ゲート電極を覆うようにＴＥＯＳやＢＰＳＧ等からなる第１層間絶縁膜５９を形成する工程と、第１層間絶縁膜５９を所定のパターニングを施したレジストをマスクとしてエッチング除去し、シリコン基板表面に達する第１スルーホール６１ａ，６１ｂ，６１ｃを形成する工程」からなる工程に、引用例２に記載される技術的事項が容易に適用できるか否かについて検討する。
　
　引用例２に記載される半導体装置の製造方法において、
　引用例２に記載される「上面及び側面を覆う」「絶縁層及びサイドウォール６ｂ」は、本願発明の「スペーサ」に相当するので、引用例２に記載される、「ゲート電極の上面及び側面を覆うように絶縁層及びサイドウォール６ｂを形成する工程」は、本願発明の、ゲート電極を「スペーサで覆う段階」に相当し、
　引用例２に記載される「エッチング耐性のよいＩＶａ族元素を含む二酸化シリコン１４」は、本願発明の「蝕刻阻止層」に相当し、後の工程においてコンタクトホールを形成できるようにするために前記二酸化シリコン１４にゲート電極間の空間が埋まらない程度の厚さに形成することは、当業者にとり自明の技術的事項であるから、引用例２に記載される、「前記半導体基板１全面にエッチング耐性のよいＩＶａ族元素を含む二酸化シリコン１４を形成する工程」は、本願発明の「前記ゲート電極間の空間が埋まらない厚さで、前記スペーサ及び前記熱酸化膜上に蝕刻阻止層を形成する段階」に相当し、
　引用例２に記載される「二酸化シリコンからなる絶縁層１７」は、本願発明の「第１酸化膜」に相当するので、引用例２に記載される、「ＣＶＤ技術若しくはスパッタリング法を用いて二酸化シリコンからなる絶縁層１７を積層」する工程は、本願発明の「この蝕刻阻止層の上に第１酸化膜を形成する段階」に相当し、
　引用例２に記載される「絶縁層１７」の「上面が平担になるようにエッチバックを行い平担化する工程」は、本願発明の、「前記第１酸化膜を削って平坦化する段階」に相当し、
　引用例２に記載される「絶縁層１７」は実質的に層間絶縁膜であるので、本願発明の「層間絶縁膜」に相当し、引用例２に記載される、実質的な蝕刻阻止層である「ＩＶａ族元素を含む二酸化シリコン層１４」は、本願発明の、「蝕刻阻止層」に相当するとともに、引用例２の「コンタクトホール」は、本願発明の、「ランディングパッドコンタクトホール」に相当するので、引用例２に記載される、「上記絶縁層１７上に形成しようとする配線層と半導体基板１の一主面下に形成されたソース／ドレイン領域９とを電気的にコンタクトするため、ＩＶａ族元素を含む二酸化シリコン層１４が露出するまでエッチングを行い、コンタクトホールを形成する工程」は、本願発明の、「層間絶縁膜をパターニングして前記スペーサ及び前記蝕刻阻止層を露出させるランディングパッドコンタクトホールを形成する段階」に相当し、
　引用例２において、「ＩＶａ族元素を含む二酸化シリコン層１４」と基板表面の間には「二酸化シリコンからなる絶縁層１０」が形成されており、「半導体基板１の一主面を露出」するためには、前記ＩＶａ族元素を含む二酸化シリコン層１４及び前記二酸化シリコンからなる絶縁層１０を部分的に除去する必要があることは当業者にとり明らかであるとともに、引用例２に記載される、「二酸化シリコンからなる絶縁層１０」が、本願発明の、「熱酸化膜」に相当することも明らかであり、さらに、引用例２に記載される「ＩＶａ族元素を含む二酸化シリコン層１４」又は、本願発明の「蝕刻阻止層」が、引用例２に記載される「二酸化シリコンからなる絶縁層１０」又は、本願発明の「熱酸化膜」とそれぞれエッチング速度（蝕刻速度）が異なる点については、引用例２に記載される「ＩＶａ族元素を含む二酸化シリコン層１４」は、本願発明の「蝕刻阻止層」に対応しているので、エッチング速度（蝕刻速度）が異なる２層の薄膜、即ち、引用例２においては、ＩＶａ族元素を含む二酸化シリコン層１４及び実質的に除去される二酸化シリコンからなる絶縁層１０、本願発明においては、蝕刻阻止層及び熱酸化膜、のいずれの薄膜をもともに除去する点において、引用例２に記載される「前記ＩＶａ族元素を含む二酸化シリコン層１４をエッチングし、ソース／ドレイン領域９が形成された半導体基板１の一主面を露出させる工程」は、本願発明の、「前記蝕刻阻止層及び前記熱酸化膜を除去して基板表面を露出させる段階」に対応する。
　
　また、本願発明の熱酸化膜の形成に関しては、引用例２に記載される「前記半導体基板１全面に二酸化シリコンからなる絶縁層１０を積層する工程」において、５０ｎｍ以下の二酸化シリコンからなる絶縁層を形成することが記載され（第２４段落参照）、また、二酸化シリコン薄膜の形成方法として、熱酸化法はＣＶＤ技術及びスパッタリング法と同等に従来周知であるので、二酸化シリコン膜である酸化膜の形成において熱酸化法を用いることは、当業者が必要に応じて適宜なし得る程度の技術的事項に過ぎず、
　本願発明の、蝕刻阻止層を終点として第１酸化膜を削って平坦化する段階に関しては、ストッパ層（研磨を阻止する層）（本願発明の蝕刻阻止層に相当）と研磨される速度が異なる絶縁膜を積層形成し、前記絶縁膜を削って平坦化するために化学的機械的研磨（ＣＭＰ）を用いること及び、化学的機械的研磨（ＣＭＰ）において、前記絶縁膜の研磨の終点としてストッパ層を用いることは、半導体装置の製造において、従来周知の手法にすぎないので（必要とあらば、例えば、特開平６−１８１２０９号公報（特に、図１及び第８段落から第１１段落）、特開平７−７４１７５号公報（特に、図１及び第８段落〜第１０段落）及び、特開平７−１４２４３２号公報（特に、図１，第１段落及び第２４段落〜第２９段落）を参照）、引用例２に記載された発明において、ＩＶａ族元素を含む二酸化シリコン層１４の上に形成した二酸化シリコンからなる絶縁層１７を平坦化する場合に、前記絶縁層１７を削るとともに、前記絶縁層１７とエッチング速度が異なるＩＶａ族元素を含む二酸化シリコン層１４を平坦化の終点として用いることは、当業者が必要に応じて適宜なし得たものであり、　　
　本願発明の、第１酸化膜を平坦化した後に第２酸化膜を形成して層間絶縁膜を形成する段階に関しては、半導体装置の層間絶縁膜を、単層または、複数の絶縁層で形成することはいずれも従来周知の技術手段に過ぎないので（必要とあらば、例えば、特開平６−１８１２０９号公報（特に、図１、図２及び第８段落から第１５段落）及び、特開平６−８４９００号公報（特に、図１，図２及び第１２段落〜第１６段落）を参照）、引用例２に記載される発明において、二酸化シリコンからなる絶縁層１７を平坦化した後に、層間絶縁層を形成するために更に、絶縁層を形成するか否かは、当業者が必要に応じて適宜なし得た程度の技術的事項にすぎないものと認められる。
　
　したがって、基板上の層間絶縁膜中にゲート電極を埋込むとともに、後の段階で導電物質を充填してランディングパッドを形成するための、基板からゲート電極間を経て層間絶縁膜上端に至るランディングパッドコンタクトホールを形成するに当たり、引用発明における、「シリコン基板５１上にワード線となるゲート電極が形成される工程と、前記ゲート電極を覆うようにＴＥＯＳやＢＰＳＧ等からなる第１層間絶縁膜５９を形成する工程と、第１層間絶縁膜５９を所定のパターニングを施したレジストをマスクとしてエッチング除去し、シリコン基板表面に達する第１スルーホール６１ａ，６１ｂ，６１ｃを形成する工程」からなる工程に代えて、引用例２に記載される半導体装置の製造方法における工程を適用するに際し、半導体装置の製造における、従来周知の技術的事項を参酌することにより、本願発明に記載される如く、「基板上にゲート電極を形成してスペーサで覆う段階と、前記ゲート電極の間で露出している基板表面に熱酸化膜を形成する段階と、この後に前記ゲート電極間の空間が埋まらない厚さで、前記スペーサ及び前記熱酸化膜上に蝕刻阻止層を形成する段階と、この蝕刻阻止層の上に第１酸化膜を形成する段階と、前記蝕刻阻止層を終点として前記第１酸化膜を削って平坦化する段階と、この平坦化した第１酸化膜の上に第２酸化膜を形成する段階と、これら第１及び第２酸化膜からなる層間絶縁膜をパターニングして前記スペーサ及び前記蝕刻阻止層を露出させるランディングパッドコンタクトホールを形成する段階と、前記蝕刻阻止層及び前記熱酸化膜を除去して基板表面を露出させる段階」からなる工程とすることは、当業者が容易になし得たものである。
　
　よって、本願発明は、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
５．むすび
　以上のとおりであるから、本願は、請求項２乃至２３に係る発明についての検討をするまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。