【手続補正書】
【提出日】平成15年6月19日(2003.6.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
溝型の素子分離構造によって半導体素子間が素子分離される半導体装置であって、
半導体基板と、
前記半導体基板に形成され、アライメントマークを有するアライメントマーク領域とを備え、前記アライメントマークは、前記半導体基板の上層部に形成された第１の溝を少なくとも含み、前記第１の溝の側面は少なくとも上層部で完全に露出されており、
前記半導体基板に形成され、複数の半導体素子及び前記複数の半導体素子間を絶縁分離する素子分離用絶縁膜を有する素子形成領域をさらに備え、前記素子分離用絶縁膜は前記半導体基板の上層部に形成された第２の溝内に充填され、前記第１及び第２の溝の底面の前記半導体基板の表面からの形成深さは同程度に設定され、
前記アライメントマークの表面高さを前記半導体基板の表面高さよりも低くすることにより、それら表面の間に段差を設け、前記アライメントマークの上部に上部形成層が形成された場合にも当該上部形成層に前記段差を反映した段差が形成されることを特徴とする、
半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
前記第１の溝は内部が完全に露出された溝を含む、
請求項１記載の半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
溝型の素子分離構造を有する半導体装置の製造方法であって、
（ａ）  アライメントマーク領域及び素子形成領域を有する半導体基板を準備するステップと、
（ｂ）  前記半導体基板の前記アライメントマーク領域及び前記素子形成領域の上層部にそれぞれ第１及び第２の溝を同時に形成するステップとを備え、前記第１及び第２の溝の底面の形成深さは前記半導体基板の表面から同程度の深さに設定され、
（ｃ）  前記半導体基板上の全面に絶縁膜を形成するステップと、
（ｄ）  少なくとも前記アライメントマーク領域に対応する前記絶縁膜部分を除く前記絶縁膜上にレジストパターンを形成するステップと、
（ｅ）  前記レジストパターンをマスクとして前記絶縁膜を除去するステップと、
（ｆ）  前記レジストパターンを除去した後、前記絶縁膜全体をさらに除去するステップとを備え、前記ステップ（ｆ）は前記第２の溝内に埋め込まれた前記絶縁膜を残すように行われ、前記ステップ（ｆ）後の前記第１の溝部分がアライメントマークとして規定され、前記第１の溝の上層部は完全に露出された状態であり、
（ｇ）  前記半導体基板上の全面に電極層を形成するステップと、
（ｈ）  前記アライメントマークの位置を認識して、前記素子形成領域上に前記電極層をパターニングするステップとをさらに備え、
前記アライメントマークの表面高さを前記半導体基板の表面高さよりも低くすることにより、それら表面の間に段差を設け、前記アライメントマークの上部に形成される前記電極層に前記段差を反映した段差が形成されることを特徴とする、
半導体装置の製造方法。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
続いて、図４２に示すように、熱酸化することによって溝１０の側面及び底面を酸化した後、ＬＰ−ＣＶＤ（減圧ＣＶＤ）法によりシリコン酸化膜２を堆積する。この時、広い幅の溝１０Ａ及び溝１０Ｃには堆積した膜厚と等しい膜厚分だけ堆積されることに対し、狭い幅の溝１０Ｂには堆積初期時にシリコン酸化膜２が溝１０Ｂ内に埋め込まれる結果、堆積した膜厚よりも厚くなる。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
第１電極材料であるゲート電極１４をパターニングする際に、活性領域の所定の領域にパターンを形成するために、活性領域と重ね合わせる必要がある。重ね合わせを行うには、素子分離形成工程で形成されたアライメントマーク領域１１Ａのアライメントマーク２Ａを用いる。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置は、溝型の素子分離構造によって半導体素子間が素子分離され、半導体基板と、前記半導体基板に形成され、アライメントマークを有するアライメントマーク領域とを備え、前記アライメントマークは、前記半導体基板の上層部に形成された第１の溝を少なくとも含み、前記第１の溝の側面は少なくとも上層部で完全に露出されており、前記半導体基板に形成され、複数の半導体素子及び前記複数の半導体素子間を絶縁分離する素子分離用絶縁膜を有する素子形成領域をさらに備え、前記素子分離用絶縁膜は前記半導体基板の上層部に形成された第２の溝内に充填され、前記第１及び第２の溝の底面の前記半導体基板の表面からの形成深さは同程度に設定され、前記アライメントマークの表面高さを前記半導体基板の表面高さよりも低くすることにより、それら表面の間に段差を設け、前記アライメントマークの上部に上部形成層が形成された場合にも当該上部形成層に前記段差を反映した段差が形成される。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
請求項７記載の半導体装置において、前記第１の溝は内部が完全に露出された溝を含む。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
この発明に係る請求項８記載の半導体装置の製造方法は、（ａ）  アライメントマーク領域及び素子形成領域を有する半導体基板を準備するステップと、（ｂ）  前記半導体基板の前記アライメントマーク領域及び前記素子形成領域の上層部にそれぞれ第１及び第２の溝を同時に形成するステップとを備え、前記第１及び第２の溝の底面の形成深さは前記半導体基板の表面から同程度の深さに設定され、（ｃ）  前記半導体基板上の全面に絶縁膜を形成するステップと、（ｄ）  少なくとも前記アライメントマーク領域に対応する前記絶縁膜部分を除く前記絶縁膜上にレジストパターンを形成するステップと、（ｅ）  前記レジストパターンをマスクとして前記絶縁膜を除去するステップと、（ｆ）  前記レジストパターンを除去した後、前記絶縁膜全体をさらに除去するステップとを備え、前記ステップ（ｆ）は前記第２の溝内に埋め込まれた前記絶縁膜を残すように行われ、前記ステップ（ｆ）後の前記第１の溝部分がアライメントマークとして規定され、前記第１の溝の上層部は完全に露出された状態であり、（ｇ）  前記半導体基板上の全面に電極層を形成するステップと、（ｈ）  前記アライメントマークの位置を認識して、前記素子形成領域上に前記電極層をパターニングするステップとをさらに備え、前記アライメントマークの表面高さを前記半導体基板の表面高さよりも低くすることにより、それら表面の間に段差を設け、前記アライメントマークの上部に形成される前記電極層に前記段差を反映した段差が形成される。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
一方、埋込シリコン酸化膜２Ａと同時に形成される素子形成領域（メモリセル領域１１Ｂ，周辺回路領域１１Ｃ）の埋込シリコン酸化膜２Ｂ及び２Ｃは半導体基板１の表面よりとほぼ同じ高さに形成されるため、ゲート電極からの電界が集中してトランジスタの電流電圧特性におけるハンプが現れ、しきい値電圧および、待機時電流のばらつきが大きくなるということはない。また、電極エッチングの際にエッジ部で電極材料の残が発生し、素子の歩留まりを低下させることもない。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
続いて、図３に示すように、熱酸化することにより溝１０の側面及び底面に５〜３０ｎｍの酸化膜を形成した後、ＬＰ−ＣＶＤ法によりシリコン酸化膜２を５００ｎｍ〜１μｍの厚さで堆積させる。この時、溝の幅がシリコン酸化膜２の膜厚とほぼ同じとなる幅以上の広い幅の溝１０Ａ，１０Ｃには堆積したシリコン酸化膜２の膜厚と等しい膜厚分だけ堆積されることに対し、溝幅が狭い溝１０Ｂでは、堆積初期時にシリコン酸化膜２が溝１０Ｂ内に埋め込まれる結果、堆積した膜厚よりも厚くなる。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正の内容】
【００４８】
次に、図４に示すように、絶対段差を低減するために写真製版技術を用いて溝１０Ｃ上のみにレジストパターン５１を形成し、ドライエッチングを用いてシリコン酸化膜２を３００〜５００ｎｍ程度除去する。このとき、アライメントマーク領域１１Ａの溝１０Ａの溝幅は広いけれども、溝１０Ａ上にはレジストパターン５１を形成しない。したがって、図４で示すステップによって、溝１０Ｂ上のシリコン酸化膜２と溝１０Ａ内の一部と溝１０Ａ上のシリコン酸化膜２とが同時に除去される。


【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
次に、図６に示すように、リン酸を用いてシリコン窒化膜４を除去し、フッ酸を用いてシリコン酸化膜３、シリコン酸化膜２の一部を除去することにより、アライメントマーク領域１１Ａに埋込シリコン酸化膜２Ａを形成し、メモリセル領域１１Ｂに埋込シリコン酸化膜２Ｂを形成し、周辺回路領域１１Ｃに埋込シリコン酸化膜２Ｃを形成して溝型素子分離構造を完成させる。この時、素子形成領域（１１Ｂ，１１Ｃ）それぞれの埋込酸化膜２Ｂ，２Ｃの表面は半導体基板１の表面とほぼ同じになっているのに対し、アライメントマーク形成領域１１Ａの溝１０Ａ内の埋込シリコン酸化膜２Ａの表面は半導体基板１よりも３００から５００ｎｍ程度低くなっている。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１０７
【補正方法】変更
【補正の内容】
【０１０７】
請求項７記載の半導体装置は第１の溝は内部が完全に露出された溝を含むため、上部形成層に生じる段差によってアライメントマークの位置検出が容易となり、位置精度良く製造された半導体装置を得ることができる。