【事件の表示】
　平成　９年特許願第２０５５９２号「半導体装置」拒絶査定不服審判事件〔平成１１年　２月２６日出願公開、特開平１１−　５４７３１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年７月３１日の出願であって、平成１４年１月８日付けで拒絶査定がなされ、これに対し、平成１４年２月１８日に拒絶査定に対する審判請求がなされるとともに、同年３月２０日付けで手続補正がなされたものである。
２．平成１４年３月２０日付の手続補正(以下、「本件補正」という)について
［補正却下の決定の結論］
　平成１４年３月２０日付の手続補正を却下する。
［理由］
（１）本件補正の内容
　本件補正は、特許請求の範囲を以下のように補正するものである。
「【請求項１】 ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接するように短冊状の複数のフィールド絶縁膜が形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、前記コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置とＣＭＯＳロジック部とを有する半導体装置において、
　メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、ＣＭＯＳロジック部の配線をも形成する第1層Ａｌ配線により形成された共通ソース線と、
　メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、ＣＭＯＳロジック部の配線をも形成する第２層Ａｌ配線により形成されたビット線とを有することを特徴とする半導体装置。
　【請求項２】 ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接するように短冊状の複数のフィールド絶縁膜が形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、前記コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置とＣＭＯＳロジック部とを有する半導体装置において、
　メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、ＣＭＯＳロジック部の配線をも形成する第１層Ａｌ配線により形成されたビット線と、
　メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、ＣＭＯＳロジック部の配線をも形成する第２層Ａｌ配線により形成された共通ソース線とを有することを特徴とする半導体装置。
【請求項３】 第２層Ａｌ配線により接続される前記ドレイン領域上または前記ソース領域上には、第１層Ａｌ配線により形成されるビット線座または共通ソース線座が形成されており、前記第２層Ａｌ配線層により形成されるビット線または共通ソース線は、前記ビット線座同士または共通ソース線座同士を接続するように形成されることを特徴とする請求項１または２記載の半導体装置。
【請求項４】 第１および第２層Ａｌ配線を有するＣＭＯＳ論理回路が同一半導体基板上に形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項５】 前記ワード線上に、所定のビット数毎にワード線と接続されるワード線裏打ち配線が第２層Ａｌ配線により形成されていることを特徴とする請求項２記載の半導体装置。」
　
　本件補正は、平成１３年８月６日付の手続補正書によって補正された特許請求の範囲（以下、「拒絶査定時特許請求の範囲」という。）の請求項１に記載された
(a)「フィールド絶縁膜が複数本形成され」、
(b)「不揮発性半導体記憶装置を有する半導体装置において」、
(c)「第１層Ａｌ配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成され」、及び、
(d)「第２層Ａｌ配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成されていること」
について、
(a)「複数のフィールド絶縁膜が形成され」、
(b)「不揮発性半導体記憶装置とＣＭＯＳロジック部とを有する半導体装置において」、
(c)「メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、ＣＭＯＳロジック部の配線をも形成する第1層Ａｌ配線により形成された共通ソース線と」、及び、
(d)「メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、ＣＭＯＳロジック部の配線をも形成する第２層Ａｌ配線により形成されたビット線とを有すること」
と補正している。
　また、拒絶査定時特許請求の範囲の請求項２に記載された
(e)「フィールド絶縁膜が複数本形成され」、
(f)「不揮発性半導体記憶装置を有する半導体装置において」、
(g)「第１層Ａｌ配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成され」、及び、
(h)「第２層Ａｌ配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成されていることを」
について、
(e)「複数のフィールド絶縁膜が形成され」
(f)「不揮発性半導体記憶装置とＣＭＯＳロジック部とを有する半導体装置において」、
(g)「メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、ＣＭＯＳロジック部の配線をも形成する第１層Ａｌ配線により形成されたビット線と」、及び、
(h)「メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、ＣＭＯＳロジック部の配線をも形成する第２層Ａｌ配線により形成された共通ソース線とを有すること」
と補正している。
　
（２）本件補正についての検討
（２−１）新規事項の有無及び補正の目的の適否について
　(a)及び(e)について
　これらの補正については、特許法第１７条の２第４項第４号に規定する明りょうでない記載の釈明に該当する。
　(b)及び(f)について
　「ＣＭＯＳロジック部」がＣＭＯＳ論理回路と当業者にとって同じ技術内容を意味し、「不揮発性半導体記憶装置を有する半導体装置において」を「不揮発性半導体記憶装置とＣＭＯＳロジック部とを有する半導体装置において」に補正することは、拒絶査定時特許請求の範囲の請求項４に記載された「第１および第２層Ａｌ配線を有するＣＭＯＳ論理回路が同一半導体基板上に形成されていること」における限定事項を請求項１及び請求項２に追加したものであるから、特許法第１７条の２第３項に規定する願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであり、かつ、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　(c)について
　本願の願書に最初に添付した明細書の発明の詳細な説明の欄【００１９】及び【００２０】段落には、図４とともに、
「この後、図４（ｄ）に示すように、第１層Ａｌ配線を形成するためのアルミニウム合金をスパッタ法により４０００〜６０００Å程度の厚さに堆積し、これをパターニングして、ワード線方向に並んだソース領域を共通に接続する、ワード線と平行に延在する共通ソース線１２ａと、ドレイン領域８ａをビット線と接続するための座となるビット線座１２ｂを形成する。次に、ＣＶＤ法により全面に膜厚４０００〜５０００Å程度の例えばＢＰＳＧからなる第２の層間絶縁膜１３を堆積し、フォトリソグラフィ法を用いて、各ドレイン領域８ａ上に開口を有するフォトレジスト膜１８ｃを形成し、これをマスクとしてＲＩＥ法により第２の層間絶縁膜１３を選択的にエッチングして、ビット線座１２ｂ上にスルーホール１４を開口する。
【００２０】
　次に図４（ｅ）に示すように、第２層Ａｌ配線を形成するための、膜厚４０００〜６０００Å程度アルミニウム合金膜を堆積し、これをパターニングして、フィールド絶縁膜と並行に並んでいるドレイン領域を共通に接続するビット線１５ａを、フィールド絶縁膜と平行なパターンに形成する。
　メモリセルが混載されるＣＭＯＳロジック製品では、メモリセルアレイ領域での第１、第２層配線においてＣＭＯＳロジック部の配線も同時に行う。」
と記載されており、これらの記載を斟酌すると、拒絶査定時特許請求の範囲の請求項４に記載された「第１および第２層Ａｌ配線を有するＣＭＯＳ論理回路が同一半導体基板上に形成されていること」における「第１および第２層Ａｌ配線」は、拒絶査定時特許請求の範囲の請求項１における「第１層Ａｌ配線」及び「第２層Ａｌ配線」を意味するものであるから、「第１層Ａｌ配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成され」を「メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、ＣＭＯＳロジック部の配線をも形成する第1層Ａｌ配線により形成された共通ソース線と」に補正することは、「第１層Ａｌ配線」の構成を限定するものであり、「共通ソース線」が「前記ソース領域上」でソース領域に接続されていることは明らかであって、特許法第１７条の２第３項に規定する願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであり、かつ、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　(d)について
　本願の願書に最初に添付した明細書の発明の詳細な説明の欄【００１９】及び【００２０】段落の記載によれば、「第２層Ａｌ配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成されていること」を「メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、ＣＭＯＳロジック部の配線をも形成する第２層Ａｌ配線により形成されたビット線とを有すること」に補正することは、やはり、「第２層Ａｌ配線」の構成を限定するものであり、「ビット線」が「ドレイン領域上」でドレイン領域に接続されていることは明らかであって、特許法第１７条の２第３項に規定する願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであり、かつ、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　(g)について
　本願の願書に最初に添付した明細書の発明の詳細な説明の欄【００１９】及び【００２０】段落の記載に加えて、同欄【００２２】及び【００２３】段落には、図９とともに、
　「その後、図９（ｂ）に示すように、第１層Ａｌ配線を形成するためのアルミニウム合金をスパッタ法により４０００〜６０００Å程度の厚さに堆積し、これをパターニングして、フィールド絶縁膜３に平行に並んだドレイン領域８ａを接続する、概ねフィールド絶縁膜３と平行に延在するビット線１２ｃと、ソース領域８ｂを共通ソース線と接続するための座となる共通ソース線座１２ｄを各ソース領域８ｂ上に形成する。次に、ＣＶＤ法により全面に膜厚４０００〜５０００Å程度の例えばＢＰＳＧからなる第２の層間絶縁膜１３を堆積し、フォトリソグラフィ法を用いて、各ソース領域８ｂ上に開口を有するフォトレジスト膜１８ｄを形成し、これをマスクとしてＲＩＥ法により第２の層間絶縁膜１３を選択的にエッチングして、共通ソース線座１２ｄ上にスルーホール１４を開口する。
【００２３】
　次に、第２層Ａｌ配線を形成するための、膜厚４０００〜６０００Å程度のアルミニウム合金膜を堆積し、これをパターニングして、ワード線と並行に並んでいるソース領域を接続する共通ソース線１５ｄを、ワード線と平行なパターンに形成する。」
と記載されており、これらの記載を参酌すると、拒絶査定時特許請求の範囲の請求項４に記載された「第１および第２層Ａｌ配線を有するＣＭＯＳ論理回路が同一半導体基板上に形成されていること」における「第１および第２層Ａｌ配線」は、拒絶査定時特許請求の範囲の請求項２における「第１層Ａｌ配線」及び「第２層Ａｌ配線」を意味するものであるから、「第１層Ａｌ配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成され」を「メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、ＣＭＯＳロジック部の配線をも形成する第１層Ａｌ配線により形成されたビット線と」に補正することは、「第１層Ａｌ配線」の構成を限定するものであり、「ビット線」が「ドレイン領域上」でドレイン領域に接続されていることは明らかであって、特許法第１７条の２第３項に規定する願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであり、かつ、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　(h)について
　上記引用した本願の願書に最初に添付した明細書の発明の詳細な説明の欄【００１９】、【００２０】、【００２２】、及び【００２３】段落の記載によれば、「第２層Ａｌ配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成されていることを」を「メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、ＣＭＯＳロジック部の配線をも形成する第２層Ａｌ配線により形成された共通ソース線とを有すること」に補正することは、やはり、「第２層Ａｌ配線」の構成を限定するものであり、「共通ソース線」が「前記ソース領域上」でソース領域に接続されていることは明らかであって、特許法第１７条の２第３項に規定する願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであり、かつ、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものに該当する。
　
（２−２）独立特許要件について
　次に、本願補正発明が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
(２−２−１)本件補正後の発明
　本件補正後のその請求項１に係る発明は、本件補正後における特許請求の範囲請求項１に記載されている次のとおりである。（以下、「本願補正発明」という。）
　「ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接するように短冊状の複数のフィールド絶縁膜が形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、前記コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置とＣＭＯＳロジック部とを有する半導体装置において、
　メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、ＣＭＯＳロジック部の配線をも形成する第1層Ａｌ配線により形成された共通ソース線と、
　メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、ＣＭＯＳロジック部の配線をも形成する第２層Ａｌ配線により形成されたビット線とを有することを特徴とする半導体装置。」
　
(２−２−２)引用例
文献１：特開平３−５７２８１号公報
　原査定の拒絶の理由に引用された本願の出願日前の平成３年３月１２日に頒布された特開平３−５７２８１号公報（以下、引用例１という。）には、第１図、第２図、第３図、第５図、第６図、第７図、第９図及び第１０図とともに、次のとおり記載されている。
　「・・・コントロールゲート６がゲート酸化膜７を介してフローティングゲート４上に形成されている。また、ビット線８がドレイン拡散領域２に電気的に接続して形成されている。
　第１０図は従来のＥＰＲＯＭアレイを示す平面図である。第１０図のＡ−Ａ断面が第９図に相当する。第１０図に示すように、メモリトランジスタ１０はマトリクス状に配置され、ソース拡散領域３は行方向に共通に設けられている。ワード線１１（コントロールゲート６）も行方向に共通に接続されている。」(第１頁右下欄第20行〜第２頁左上欄第10行)
　「・・・請求項２記載の不揮発性半導体記憶装置は、フローティングゲートを有するメモリトランジスタがマトリクス状に配置され、そのソース領域が行方向に共通接続されており、前記メモリトランジスタごとに独立して設けられたソース領域の行方向共通接続を、該ソース領域上を行方向に延設された導電層により行っている。」(第３頁右下欄第20行〜第４頁左上欄第6行)
　「第１図はこの発明の第１の実施例であるＥＰＲＯＭのメモリトランジスタ２０を示す断面図である。第２図はその平面図である。第２図のＢ−Ｂ断面が第１図に相当する。
　これらの図に示すように、ポリシリコン，ポリサイド，シリサイドもしくはアルミニウム等の金属から成る低抵抗な導電層２１がソース拡散領域３上に平行に設けられている。なお、他の構成は従来と同様であるため説明は省略する。」(第４頁右上欄第15行〜同頁左下欄第3行)
　「第３図は第１図，第２図で示した第１の実施例のＥＰＲＯＭのメモリトランジスタの製造方法を示す断面図である。以下、同図を参照しつつその製造方法を説明する。従来から行われてきた方法によりドレイン，ソース拡散領域２，３、フローティングゲート４及びゲート酸化膜５形成後、フローティングゲート４上全面に酸化膜７を形成する。なお、ドレイン，ソース拡散領域２，３はフローティングゲート４をマスクとして形成されている。」(第４頁左下欄第5〜14行)
　「その後、ドレイン拡散領域２上の導電層２４をエッチングにより選択的に除去し、同図（ｃ）に示すようにドレイン拡散領域２上に電気的接触したビット線８を形成する。
　なお、導電層２１の形成は、フローティングゲート４を形成する工程時に同時に行ってもよく、また、導電層２１のみを別の工程により形成してもよく、あるいはコントロールゲート６，フローティングゲート４と共に３層構造（第７Ｂ図参照）で形成してもよい。また第４図に示すように、導電層２１形成時に、例えば第３図（ｂ）の工程を利用してドレイン拡散領域２上にも導電層２５を形成し、この導電層２５をビット線８とのコンタクトに利用してもよい。ただし導電層２５は各メモリトランジスタのドレイン拡散領域２上に独立して形成する必要がある。」(第４頁右下欄第4〜19行)
　「第５図は、この発明の第２の実施例であるＥＰＲＯＭを示す平面図、第６図はＰ型基板１上に形成するマスク用酸化膜の従来との違いを示す模式図、第７Ａ図は第５図のＣ−Ｃ断面図である。
　第５図に示すように、メモリトランジスタ３０のソース拡散領域３３は各々独立して形成されている。そして、行単位でソース拡散領域３３を共通に接続するため、行方向のソース拡散領域３３上に沿ってポリシリコン等の導電層３１が形成されている。したがって、ドレイン，ソース拡散領域２，３形成用のマスクとしてＰ型基板１上に形成される酸化膜５０′のパターンは第６図（ｂ）で示すようになり、その開口部６０′も列方向にのみ共通に形成されており、第６図（ａ）で示した従来例の酸化膜５０のように開口部６０を行方向及び列方向に共通に形成しない。
　このような構成のＥＰＲＯＭは、酸化膜５０′のパターンが異なるのみで、第３図で示したＥＰＲＯＭの製造方法と同様にして形成することができる。また、第７Ｂ図に示すように３層構造で形成してもよい。」(第５頁左上欄第8行〜同頁右上欄第8行)
　
　引用例１では「ソース拡散領域」と「ソース領域」の２つの文言を用いているが、「ソース領域」は通常不純物拡散によって形成され、「ソース領域」が具体的には「ソース拡散領域」を意味することは当業者にとって自明である。
　これらの記載より、引用例１には、
「フローティングゲートを有するメモリトランジスタがマトリクス状に配置され、そのソース拡散領域が行方向に共通接続されており、前記メモリトランジスタごとに独立して設けられたソース拡散領域の行方向共通接続を、該ソース拡散領域上を行方向に延設された導電層により行っている、不揮発性半導体記憶装置において、行方向に共通に接続されているワード線１１（コントロールゲート６）が上に形成されたフローティングゲート４と、基板１上に開口部６０′も列方向にのみ共通に形成された酸化膜５０′のパターンをマスクとして形成されるドレイン拡散領域、ソース拡散領域を有する前記メモリトランジスタ、及び、ドレイン拡散領域上に電気的接触したビット線８を備えるとともに、コントロールゲート６、フローティングゲート４と共に３層構造となる、アルミニウム等の金属の前記導電層を備えた、不揮発性半導体記憶装置。」
が記載されている。
　
文献２：特開平７−２０２０４４号公報
　また、新たに引用する本願の出願日前の平成７年８月４日に頒布された特開平７−２０２０４４号公報（以下、引用例２という。）には、図１ないし図１２とともに、次のとおり記載されている。
「【発明が解決しようとする課題】ＥＰＲＯＭ、フラッシュメモリ等の不揮発性メモリでは、一般に、周辺部の１層ゲートＭＯＳ構造（ＣＭＯＳならば、Ｐチャネル及びＮチャネルトランジスタ）と、セル部の２層ゲートＭＯＳ構造（Ｎチャネルトランジスタ）とが同一チップ上に構成されている。」(第３欄第2〜７行)
「【００１６】
【実施例】以下図面を参照して本発明の実施例を説明する。図１から図６はそれぞれ、本発明の一実施例に係る半導体装置の製造方法における、半導体チップの製造工程段階毎の断面図を示す。また、図７から図１２は、それぞれ図１から図６に図示された半導体チップ上に形成されるパターンを示す模式的平面図である。なお図面上、左からメモリセル部、周辺部のＰチャネルトランジスタ部及びＮチャネルトランジスタ部を示した。また、図７から図１２に示す半導体チップのａ−ｂ間の断面図が、それぞれ図１から図６に対応している。」(第４欄第19〜29行)
「・・・次いで、セル部のポリシリコン膜９、絶縁膜７及びフローティングゲート６を選択的にエッチングし、メモリセルを形成する。この際、周辺部には、ポリシリコン膜９をすべて残存させ、この周辺部にポリシリコン膜９とセル部のポリシリコン膜９とが導通しているパターンとする。その後、基板全面に、第１回目のＡｓイオン注入１０を、加速エネルギーが５０ｋｅＶ、注入量が１×１０15ｃｍ-2の条件下で行い、セル部に第１のｎ+拡散層１１を形成する。このとき、周辺部には、ポリシリコン膜９が形成されているので、拡散層は形成されない。
【００２０】次に、図４及び図１０に示すように、ポリシリコン膜９をエッチングし、周辺部にゲート電極１２を残し、同時にセル部のポリシリコン膜９がコントロールゲート１３となるようにパターンニングする。その後、ＳＤＮレジスト１４を用いて第２回目のＡｓイオン注入１５を行い、これにより周辺部のＮチャネル領域に第２のｎ+拡散層１６を形成する。この第２のＡｓイオン注入は、加速エネルギーが７０ｋｅＶ、注入量が５×１０15ｃｍ-2の条件で行う。
【００２１】続いて、図５及び図１１に示すように、ＳＤＰレジスト１７を用いてＢイオン注入を行い、周辺部のＰチャネル領域にＰ+拡散層１９を形成する。このＢイオン注入は、加速エネルギーが５０ｋｅＶ、注入量が５×１０15ｃｍ-2の条件で行う。
【００２２】次に、図６及び図１２に示すように、基板全面に５０００オングストローム厚のＢＰＳＧ膜２０を成長させ、次いで、第１のｎ+拡散層１１、第２のｎ+拡散層１６、Ｐ+拡散層１９並びにコントロールゲート１３及びゲート電極１２上にコンタクト２１用開口を形成し、アルミニウムをスパッタし、配線２２をパターンニングする。」(第４欄第46行〜第５欄27行)
　
(２−２−３)対比
　そこで、本願補正発明と引用例１に記載された発明(以下「引用例１発明」という。)とを対比すると、
　引用例１発明と本願補正発明とは、同じ不揮発性半導体記憶装置の技術分野に属するものであり、「メモリトランジスタ」が１ビットの記憶を司るメモリセルとなるものであること、及び、「不揮発性半導体記憶装置」が「半導体装置」の一種であることは当業者にとって自明であるから、引用例１発明における「メモリトランジスタ」、「ワード線１１」、「フローティングゲート４」、「コントロールゲート６」、「ソース拡散領域」、「ドレイン拡散領域」及び「不揮発性半導体記憶装置」は、本願補正発明における「メモリセル」、「ワード線」、「フローティングゲート」、「コントロールゲート」、「ソース領域」、「ドレイン領域」及び「電気的に書き込み・消去が可能な不揮発性半導体記憶装置を有する半導体装置」にそれぞれ相当する。
　また、引用例１には、マトリクス状の「メモリトランジスタ３０のソース拡散領域３３は各々独立して形成されている。そして、行単位でソース拡散領域３３を共通に接続するため、行方向のソース拡散領域３３上に沿ってポリシリコン等の導電層３１が形成されている」と記載されているが、フローティングゲート４、コントロールゲート６と導電層とを含めた層構成については、引用例１の第７Ｂ図、第４頁右下欄第10〜13行及び第５頁右上欄第7、8行の記載において、導電層３１の代わりに、コントロールゲート６より一層上の導電層３２として形成することが示されており、引用例１発明における「コントロールゲート６、フローティングゲート４と共に３層構造となる」導電層は、このような「コントロールゲート６、フローティングゲート４」より上層の配線として形成された構造を意味している。よって、引用例１発明における「コントロールゲート６、フローティングゲート４と共に３層構造となる、アルミニウム等の金属の導電層」は、本願補正発明における「メモリセルの前記ソース領域上に、前記ワード線と平行な方向に」、「第1層Ａｌ配線により形成された共通ソース線」に相当する。
　ここで、引用例１の第５図によれば、ビット線８が、ワード線１１（コントロールゲート６）、及び、導電層３１と直交するごとく図示されており、第７Ｂ図によれば、導電層３２の層よりもさらに上の層にビット線８が形成されているごとく図示されている。引用例１には、「導電層」が上層の配線としての導電層３２でも実現可能であるという示唆があることを考慮すると、引用例１発明における「行方向に共通に接続されているワード線１１」と「コントロールゲート６、フローティングゲート４と共に３層構造となる、アルミニウム等の金属の前記導電層」とは、行方向に平行に配置され、引用例１発明における「ドレイン拡散領域上に電気的接触したビット線８」は、行方向とは直交して、当該「導電層 」より上層に形成されたものであるから、引用例１発明における「ドレイン拡散領域上に電気的接触したビット線８」は、本願補正発明における「ワード線と直交する方向に」「第２層配線により形成された」ビット線に相当する。
　さらに、引用例１には、「基板１上に開口部６０′も列方向にのみ共通に形成された酸化膜５０′のパターン」が「ドレイン、ソース拡散領域２、３形成用のマスクとして」用いられることが記載され、マトリクスにおいては、列方向とは行方向に直交する方向を表す概念であるから、開口部６０′の間の「酸化膜５０′のパターン」も行方向に直交している。これに加えて、「酸化膜５０′のパターン」の絶縁膜の一種であるから、引用例１発明における「開口部６０′も列方向にのみ共通に形成された酸化膜５０′のパターン」は、本願補正発明の「ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接する」「絶縁膜」に相当する。
　
　よって、本願補正発明と引用例１発明は、
「ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接するように複数の絶縁膜が形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、前記コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置を有する半導体装置において、
　メモリセルの前記ソース領域上に、前記ワード線と平行な方向に、第1層Ａｌ配線により形成された共通ソース線と、メモリセル内のドレイン領域上に、前記ワード線と直交する方向に、第２層配線により形成されたビット線とを有することを特徴とする半導体装置。」
である点で一致し、以下の点で相違する。
　
［相違点１］
　本願補正発明では、「短冊状の複数のフィールド絶縁膜が形成され」ているのに対して、引用例１発明では、基板１上に開口部６０′が「列方向にのみ共通に形成された酸化膜５０′のパターン」が形成されている点。
［相違点２］
　本願補正発明では、「不揮発性半導体記憶装置とＣＭＯＳロジック部とを有する半導体装置」であるのに対して、引用例１発明では不揮発性半導体記憶装置である点。
［相違点３］
　本願補正発明では、「ＣＭＯＳロジック部の配線をも形成する第1層Ａｌ配線により形成された共通ソース線」を有するのに対して、引用例１発明では、「該ソース領域上を行方向に延設された」アルミニウム等の金属の導電層を有する点。
［相違点４］
　本願補正発明では、「ＣＭＯＳロジック部の配線をも形成する第２層Ａｌ配線により形成されたビット線」を有するのに対して、引用例１発明では、第２層配線により形成された「ドレイン拡散領域上に電気的接触したビット線８」を有する点。
　
(２−２−４)判断
　上記相違点について以下に検討する。
［相違点１について］
　引用例１発明における、開口部６０′が「列方向にのみ共通に形成された酸化膜５０′のパターン」は、引用例１の第６図（ｂ）に示されたとおり、基板上に形成された長尺状の開口部６０′を有する酸化膜であり、開口部と開口部との間の酸化膜は、複数のメモリトランジスタを隔て、長方形の形状であるから、その点おいては、「短冊状」の形状であり、個別の独立した「短冊状」に形成するか、素子形成領域が開口部となる連続したパターンとして他の酸化膜に連なっている形状とするかは、製造方法上の単なる設計事項である。さらに、「フィールド絶縁膜」とは、半導体分野においては、素子領域間の結晶表面に形成された絶縁膜を意味し、「基板１上に開口部６０′も列方向にのみ共通に形成された酸化膜５０′のパターン」も、メモリトランジスタの「ドレイン、ソース拡散領域２、３形成用のマスクとして」用いられ、基板上の素子領域間にあることになるので、前記酸化膜５０′は、本願補正発明の「フィールド絶縁膜」と実質的に等しいものであり、格別に相違するものではない。
［相違点２について］
　引用例２には、「ＥＰＲＯＭ、フラッシュメモリ等の不揮発性メモリでは、一般に、周辺部の１層ゲートＭＯＳ構造（ＣＭＯＳならば、Ｐチャネル及びＮチャネルトランジスタ）と、セル部の２層ゲートＭＯＳ構造（Ｎチャネルトランジスタ）とが同一チップ上に構成されている。」と記載されており、ＥＰＲＯＭ、すなわち、引用例１発明における「不揮発性半導体記憶装置」が一般的にＭＯＳ構造を含む周辺回路部と同一基板上に形成されることは周知の技術事項であり、さらに、特に引用例２の図６に、周辺部の１層ゲートＭＯＳ構造がＣＭＯＳ回路であることが記載されており、ＣＭＯＳ回路をロジック回路として用いられることも従来から周知であるので、引用例１発明における「不揮発性半導体記憶装置」とＣＭＯＳロジック部を同一基板に形成した半導体装置とすることは、当業者が必要に応じて適宜なし得たものである。
［相違点３について］
　引用例２には、「基板全面に５０００オングストローム厚のＢＰＳＧ膜２０を成長させ、次いで、第１のｎ+拡散層１１、第２のｎ+拡散層１６、Ｐ+拡散層１９並びにコントロールゲート１３及びゲート電極１２上にコンタクト２１用開口を形成し、アルミニウムをスパッタし、配線２２をパターンニングする。」と記載されており、「第１のｎ+拡散層１１」「第２のｎ+拡散層１６」、及び、「Ｐ+拡散層１９」は、ＥＰＲＯＭとその周辺部のＣＭＯＳ回路のソース領域またはドレイン領域であり、ＥＰＲＯＭの周辺部にＣＭＯＳ回路を搭載すると共に、セル部の配線とＣＭＯＳ回路の配線とを同一工程で、基板全面に形成されたＢＰＳＧ膜の上の同一層に形成することは引用例２に記載された技術であり、また、引用例１発明における「不揮発性半導体記憶装置」では、メモリトランジスタのソース領域同士を接続する、導電層をコントロールゲートより上の層に設ける際には、引用例２の記載と同じようにＢＰＳＧ膜等の層間絶縁膜を介して配線を設ける構造を採用することが当業者にとっては明らかであるから、引用例１発明において、引用例２に記載されたように、同一基板上に形成されたＣＭＯＳロジック部の配線と同一層に「共通ソース線」に相当する導電層を形成することは、当業者が必要に応じて適宜なし得たものである。
［相違点４について］
　引用例２には、「第１のｎ+拡散層１１、・・・にコンタクト２１用開口を形成し、アルミニウムをスパッタし、配線２２をパターンニングする。」と記載されており、「第１のｎ+拡散層１１」は、ＥＰＲＯＭのメモリセル部の拡散層であり、ＥＰＲＯＭ(不揮発性半導体記憶装置)の「ドレイン領域」または「ソース領域」に相当するから、ＥＰＲＯＭにおいて、「ドレイン領域」または「ソース領域」に接続される配線をアルミニウムで形成することは周知であり、かつ、引用例１発明においては、ビット線は層間絶縁膜を介して導電層上に設けられた上層の配線、すなわち、第２層配線であって、「相違点２について」において検討したように、ＣＭＯＳ回路をロジック回路として用いられることも周知であるから、「相違点３について」において検討したように、「不揮発性半導体記憶装置」の配線を他のＣＭＯＳ回路の配線と同一層に形成する場合、ビット線も他のＣＭＯＳロジック部の配線と同一層に、引用例２にも記載された周知の配線材料である、アルミニウムから成る配線層として形成することは、当業者が必要に応じて適宜なし得たものである。
　
(２−２−５)独立特許要件についての結論
　以上のとおり、本願補正発明は、引用例１及び引用例２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、本願補正発明は特許出願の際独立して特許を受けることができるものではない。よって、他の補正後の特許請求の範囲請求項２ないし５に係る発明について検討するまでもなく、適法でない補正を含む本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に適合しないものである。
　
（３）むすび
　したがって、本件補正は、特許法第１７条の２第５項の規定に違反するものであるから、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１４年３月２０日付の手続補正は上記のとおり却下されたので、本願請求項１ないし５に係る発明は、平成１３年８月６日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載されたとおりのものであると認められるところ、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された、以下のとおりのものである。
「ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接するように短冊状のフィールド絶縁膜が複数本形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、該コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置を有する半導体装置において、
　第１層Ａｌ配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成され、第２層Ａｌ配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成されていることを特徴とする半導体装置。」
　
４．引用例
　文献１：特開平３−５７２８１号公報
　原査定の拒絶の理由に引用された本願の出願日前の平成３年３月１２日に頒布された特開平３−５７２８１号公報（以下、引用例１という。）には、第１図、第２図、第３図、第５図、第６図、第７図、第９図及び第１０図とともに、次のとおり記載されている。
　「・・・コントロールゲート６がゲート酸化膜７を介してフローティングゲート４上に形成されている。また、ビット線８がドレイン拡散領域２に電気的に接続して形成されている。
　第１０図は従来のＥＰＲＯＭアレイを示す平面図である。第１０図のＡ−Ａ断面が第９図に相当する。第１０図に示すように、メモリトランジスタ１０はマトリクス状に配置され、ソース拡散領域３は行方向に共通に設けられている。ワード線１１（コントロールゲート６）も行方向に共通に接続されている。」(第１頁右下欄第20行〜第２頁左上欄第10行)
　「・・・請求項２記載の不揮発性半導体記憶装置は、フローティングゲートを有するメモリトランジスタがマトリクス状に配置され、そのソース領域が行方向に共通接続されており、前記メモリトランジスタごとに独立して設けられたソース領域の行方向共通接続を、該ソース領域上を行方向に延設された導電層により行っている。」(第３頁右下欄第20行〜第４頁左上欄第6行)
　「第１図はこの発明の第１の実施例であるＥＰＲＯＭのメモリトランジスタ２０を示す断面図である。第２図はその平面図である。第２図のＢ−Ｂ断面が第１図に相当する。
　これらの図に示すように、ポリシリコン，ポリサイド，シリサイドもしくはアルミニウム等の金属から成る低抵抗な導電層２１がソース拡散領域３上に平行に設けられている。なお、他の構成は従来と同様であるため説明は省略する。」(第４頁右上欄第15行〜同頁左下欄第3行)
　「第３図は第１図，第２図で示した第１の実施例のＥＰＲＯＭのメモリトランジスタの製造方法を示す断面図である。以下、同図を参照しつつその製造方法を説明する。従来から行われてきた方法によりドレイン，ソース拡散領域２，３、フローティングゲート４及びゲート酸化膜５形成後、フローティングゲート４上全面に酸化膜７を形成する。なお、ドレイン，ソース拡散領域２，３はフローティングゲート４をマスクとして形成されている。」(第４頁左下欄第5〜14行)
　「その後、ドレイン拡散領域２上の導電層２４をエッチングにより選択的に除去し、同図（ｃ）に示すようにドレイン拡散領域２上に電気的接触したビット線８を形成する。
　なお、導電層２１の形成は、フローティングゲート４を形成する工程時に同時に行ってもよく、また、導電層２１のみを別の工程により形成してもよく、あるいはコントロールゲート６，フローティングゲート４と共に３層構造（第７Ｂ図参照）で形成してもよい。また第４図に示すように、導電層２１形成時に、例えば第３図（ｂ）の工程を利用してドレイン拡散領域２上にも導電層２５を形成し、この導電層２５をビット線８とのコンタクトに利用してもよい。ただし導電層２５は各メモリトランジスタのドレイン拡散領域２上に独立して形成する必要がある。」(第４頁右下欄第4〜19行)
　「第５図は、この発明の第２の実施例であるＥＰＲＯＭを示す平面図、第６図はＰ型基板１上に形成するマスク用酸化膜の従来との違いを示す模式図、第７Ａ図は第５図のＣ−Ｃ断面図である。
　第５図に示すように、メモリトランジスタ３０のソース拡散領域３３は各々独立して形成されている。そして、行単位でソース拡散領域３３を共通に接続するため、行方向のソース拡散領域３３上に沿ってポリシリコン等の導電層３１が形成されている。したがって、ドレイン，ソース拡散領域２，３形成用のマスクとしてＰ型基板１上に形成される酸化膜５０′のパターンは第６図（ｂ）で示すようになり、その開口部６０′も列方向にのみ共通に形成されており、第６図（ａ）で示した従来例の酸化膜５０のように開口部６０を行方向及び列方向に共通に形成しない。
　このような構成のＥＰＲＯＭは、酸化膜５０′のパターンが異なるのみで、第３図で示したＥＰＲＯＭの製造方法と同様にして形成することができる。また、第７Ｂ図に示すように３層構造で形成してもよい。」(第５頁左上欄第8行〜同頁右上欄第8行)
　
　引用例１では「ソース拡散領域」と「ソース領域」の２つの文言を用いているが、「ソース領域」は通常不純物拡散によって形成され、「ソース領域」が具体的には「ソース拡散領域」を意味することは当業者にとって自明である。
　これらの記載より、引用例１には、
「フローティングゲートを有するメモリトランジスタがマトリクス状に配置され、そのソース拡散領域が行方向に共通接続されており、前記メモリトランジスタごとに独立して設けられたソース拡散領域の行方向共通接続を、該ソース拡散領域上を行方向に延設された導電層により行っている、不揮発性半導体記憶装置において、行方向に共通に接続されているワード線１１（コントロールゲート６）が上に形成されたフローティングゲート４と、基板１上に開口部６０′も列方向にのみ共通に形成された酸化膜５０′のパターンをマスクとして形成されるドレイン拡散領域、ソース拡散領域を有する前記メモリトランジスタ、及び、ドレイン拡散領域上に電気的接触したビット線８を備えるとともに、コントロールゲート６、フローティングゲート４と共に３層構造となる、アルミニウム等の金属の前記導電層を備えた、不揮発性半導体記憶装置。」が記載されている。
　
５．対比
　そこで、本願発明と引用例１に記載された発明(以下「引用例１発明」という。)とを対比すると、
　引用例１発明と本願発明とは、同じ不揮発性半導体記憶装置の技術分野に属するものであり、「メモリトランジスタ」が１ビットの記憶を司るメモリセルとなるものであること、及び、「不揮発性半導体記憶装置」が「半導体装置」の一種であることは当業者にとって自明であるから、引用例１発明における「メモリトランジスタ」、「ワード線１１」、「フローティングゲート４」、「コントロールゲート６」、「ソース拡散領域」、「ドレイン拡散領域」及び「不揮発性半導体記憶装置」は、本願発明における「メモリセル」、「ワード線」、「フローティングゲート」、「コントロールゲート」、「ソース領域」、「ドレイン領域」及び「電気的に書き込み・消去が可能な不揮発性半導体記憶装置を有する半導体装置」にそれぞれ相当する。
　また、引用例１には、マトリクス状の「メモリトランジスタ３０のソース拡散領域３３は各々独立して形成されている。そして、行単位でソース拡散領域３３を共通に接続するため、行方向のソース拡散領域３３上に沿ってポリシリコン等の導電層３１が形成されている」と記載されているが、フローティングゲート４、コントロールゲート６と導電層とを含めた層構成については、引用例１の第７Ｂ図、第４頁右下欄第10〜13行及び第５頁右上欄第7、8行の記載において、導電層３１の代わりに、コントロールゲート６より一層上の導電層３２として形成することが示されており、引用例１発明における「コントロールゲート６、フローティングゲート４と共に３層構造となる」導電層は、このような「コントロールゲート６、フローティングゲート４」より上層の配線として形成された構造を意味している。よって、引用例１発明における「コントロールゲート６、フローティングゲート４と共に３層構造となる、アルミニウム等の金属の導電層」は、本願発明における「第１層Ａｌ配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線」に相当する。
　ここで、引用例１の第５図によれば、ビット線８が、ワード線１１（コントロールゲート６）、及び、導電層３１と直交するごとく図示されており、第７Ｂ図によれば、導電層３２の層よりもさらに上の層にビット線８が形成されているごとく図示されている。「導電層」は上層の配線としての導電層３２でも実現可能であるという引用例１における示唆を考慮すると、引用例１発明における「行方向に共通に接続されているワード線１１」と「コントロールゲート６、フローティングゲート４と共に３層構造となる、アルミニウム等の金属の導電層」とは、行方向に平行に配置され、引用例１発明における「ドレイン拡散領域上に電気的接触したビット線８」は、行方向とは直交して、当該「導電層 」より上層に形成されたものであるから、引用例１発明における「ドレイン拡散領域上に電気的接触したビット線８」は、本願発明における第２層配線により形成された「ワード線と直交する方向に前記ドレイン領域を接続するビット線」に相当する。
　さらに、引用例１には、「基板１上に開口部６０′も列方向にのみ共通に形成された酸化膜５０′のパターン」が「ドレイン、ソース拡散領域２、３形成用のマスクとして」用いられることが記載され、マトリクスにおいては、列方向とは行方向に直交する方向を表す概念であるから、開口部６０′の間の「酸化膜５０′のパターン」も「ワード線１１」の行方向に直交している。これに加えて、「酸化膜５０′のパターン」の絶縁膜の一種であるから、引用例１発明における「開口部６０′も列方向にのみ共通に形成された酸化膜５０′のパターン」は、本願発明の「ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接する」「絶縁膜」に相当する。
　
　よって、本願発明と引用例１発明は、
「ワード線と直交する方向に、その両側の側面にそれぞれ複数のメモリセルが接するように絶縁膜が複数本形成され、フローティングゲートおよびその上に形成されたワード線を兼ねるコントロールゲートと、該コントロールゲートの両サイドに形成されたソース・ドレイン領域とを有するメモリセルがマトリックス状に配置されている、電気的に書き込み・消去が可能な不揮発性半導体記憶装置を有する半導体装置において、
　第１層Ａｌ配線によりワード線と平行な方向に前記ソース領域を接続する共通ソース線が形成され、第２層配線によりワード線と直交する方向に前記ドレイン領域を接続するビット線が形成されていることを特徴とする半導体装置。」
である点で一致し、以下の点で相違する。
　
［相違点１］
　本願発明では、「短冊状のフィールド絶縁膜が複数本形成され」ているのに対して、引用例１発明では、基板１上に開口部６０′が「列方向にのみ共通に形成された酸化膜５０′のパターン」が形成されている点。
［相違点２］
　本願発明では、「第２層Ａｌ配線に」よる「ドレイン領域を接続するビット線」を有するのに対して、引用例１発明では、第２層配線により「ドレイン拡散領域２上に電気的接触したビット線８」を有する点。
　
６．判断
　上記相違点について以下に検討する。
［相違点１について］
　引用例１発明における、開口部６０′が「列方向にのみ共通に形成された酸化膜５０′のパターン」は、引用例１の第６図（ｂ）に示されたとおり、基板上に形成された長尺状の開口部６０′を有する酸化膜であり、開口部と開口部との間の酸化膜は、複数のメモリトランジスタを隔て、長方形の形状であるから、その点においては、「短冊状」の形状であり、個別の独立した「短冊状」に形成するか、素子形成領域が開口部となる連続したパターンとして他の酸化膜に連なっている形状とするかは、製造方法上の単なる設計事項である。さらに、「フィールド絶縁膜」とは、半導体分野においては、素子領域間の結晶表面に形成された絶縁膜を意味し、「基板１上に開口部６０′も列方向にのみ共通に形成された酸化膜５０′のパターン」も、メモリトランジスタの「ドレイン、ソース拡散領域２、３形成用のマスクとして」用いられ、基板上の素子領域間にあることになるので、前記酸化膜５０′は、本願発明の「フィールド絶縁膜」と実質的に等しいものであり、格別に相違するものではない。
［相違点２について］
　ＥＰＲＯＭにおいて、「ドレイン領域」または「ソース領域」に接続される配線をアルミニウムで形成することは、引用例１発明においても「導電層」をアルミニウムで形成したように、低抵抗の配線材料として周知であるから、同じく低抵抗であるべき引用例１発明における「ドレイン拡散領域上に電気的接触したビット線８」を、周知の配線材料である、アルミニウムから成る配線層として形成することは、当業者が容易になし得たものである。
　
　よって、本願発明は、上記引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、請求項２乃至５に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。