【手続補正書】
【提出日】平成24年5月10日(2012.5.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリセルのグループを並列にプログラムする方法であって、
所与のステップサイズを有する階段パルストレインの形態で、限られた期間経時的に増加するプログラミング電圧を提供するステップと、
複数のプログラミングパスであって、各連続するプログラミングパスが前記メモリセルのグループをプログラムするために適用される同じステップサイズの前記階段パルストレインを有し、各連続するプログラミングパスがその前のプログラミングパスの前記階段パルストレインから所定のオフセットレベルだけオフセットしている前記階段パルストレインを有する複数のプログラミングパスで、前記メモリセルのグループをプログラムするステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
各プログラミングパスの所定のオフセットレベルが、所与のステップサイズより小さく、前のプログラミングパスの所定のオフセットレベル以下である方法。
【請求項３】
請求項１記載の方法において、
前記複数のプログラミングパスが、
第１の階段パルストレインを使用する最初のプログラミングパスと、
前記第１の階段パルストレインと類似しているが、前記ステップサイズの半分だけ前記第１の階段パルストレインからオフセットしている第２の階段パルストレインを使用する第２のプログラミングパスと、
を含む方法。
【請求項４】
請求項３記載の方法において、
前記第２の階段パルストレインと類似しているが、前記ステップサイズの４分の１だけ前記第２の階段パルストレインからオフセットしている第３の階段パルストレインを使用する第３のプログラミングパスをさらに含む方法。
【請求項５】
請求項１記載の方法において、
前記不揮発性メモリセルのグループの各メモリセルが、それぞれの目標状態にプログラ
ム可能であり、
前記方法が、
（ａ）プログラム中の前記グループの各メモリセルにプログラムインデックスを提供するステップであって、メモリセルのプログラムインデックスは前記メモリセルをプログラムするのに使用される最後のプログラミング電圧レベルを示す、前記プログラムインデックスを提供するステップと、
（ｂ）前記プログラミング電圧をプログラミングパスの一連の増加する電圧パルスとして前記メモリセルのグループに印加するステップと、
（ｃ）前記メモリセルのプログラムインデックスに従って前記プログラミングパスの間にメモリセルのプログラミングを可能にするかあるいはプログラミングを禁止するステップと、
をさらに含む方法。
【請求項６】
請求項５記載の方法において、
前記プログラミング電圧を一連の増加する電圧パルスとして印加するステップが、前記プログラミングパスの間の電圧パルス間に前記メモリセルのグループに対してベリファイステップなしに実施される方法。
【請求項７】
請求項５記載の方法において、
各プログラミングパスの所定のオフセットレベルが、所与のステップサイズよりも小さく、前のプログラミングパスの所定のオフセットレベル以下である方法。
【請求項８】
請求項５記載の方法において、
前記複数のプログラミングパスが、
第１の階段パルストレインを使用する最初のプログラミングパスと、
前記第１の階段パルストレインと類似しているが、前記ステップサイズの半分だけ前記第１の階段パルストレインからオフセットしている第２の階段パルストレインを使用する第２のプログラミングパスと、
を含む方法。
【請求項９】
請求項８記載の方法において、
前記第２の階段パルストレインと類似しているが、前記ステップサイズの４分の１だけ前記第２の階段パルストレインからオフセットしている第３の階段パルストレインを使用する第３のプログラミングパスをさらに含む方法。
【請求項１０】
請求項１記載の方法において、
各メモリセルが、電界効果トランジスタのフローティングゲートである電荷蓄積素子を有する方法。
【請求項１１】
請求項１記載の方法において、
各メモリセルが、電界効果トランジスタの誘電層である電荷蓄積素子を有する方法。
【請求項１２】
請求項１記載の方法において、
前記不揮発性メモリが、ＮＡＮＤ構造を有するメモリセルを有する方法。
【請求項１３】
請求項１記載の方法において、
前記不揮発性メモリは、フラッシュＥＥＰＲＯＭである方法。
【請求項１４】
請求項１記載の方法において、
前記不揮発性メモリが、メモリカードに具現化される方法。
【請求項１５】
請求項１記載の方法において、
プログラム中の前記メモリセルが、それぞれ２ビット以上のデータを記憶する方法。
【請求項１６】
不揮発性メモリであって、
各メモリセルがそれぞれの目標状態にプログラム可能であるメモリセルのアレイと、
メモリセルのグループを並列に読み出すとともにプログラムする読み出し／書き込み回路と、を備え、
プログラミングを実施する前記読み出し／書き込み回路が、
所与のステップサイズを有する階段パルストレインの形態で、限られた期間経時的に増加するプログラミング電圧を提供することと、
複数のプログラミングパスであって、各連続するプログラミングパスが前記メモリセルのグループをプログラムするために適用される前記階段パルストレインを有し、各連続するプログラミングパスが前のプログラミングパスの前記階段パルストレインから所定のオフセットレベルだけオフセットしている前記階段パルストレインを有する複数のプログラミングパスで、前記メモリセルのグループをプログラムすることと、を含む不揮発性メモリ。
【請求項１７】
請求項１６記載の不揮発性メモリにおいて、
各プログラミングパスの所定のオフセットレベルが、所与のステップサイズよりも小さく、前のプログラミングパスの所定のオフセットレベル以下である不揮発性メモリ。
【請求項１８】
請求項１６記載の不揮発性メモリにおいて、
前記複数のプログラミングパスが、
第１の階段パルストレインを使用する最初のプログラミングパスと、
前記第１の階段パルストレインと類似しているが、前記ステップサイズの半分だけ前記第１の階段パルストレインからオフセットしている第２の階段パルストレインを使用する第２のプログラミングパスと、
を含む不揮発性メモリ。
【請求項１９】
請求項１８記載の不揮発性メモリにおいて、
前記第２の階段パルストレインと類似しているが、前記ステップサイズの４分の１だけ前記第２の階段パルストレインからオフセットしている第３の階段パルストレインを使用する第３のプログラミングパスをさらに含む不揮発性メモリ。
【請求項２０】
請求項１６記載の不揮発性メモリにおいて、
プログラム中の前記グループの各メモリセルのプログラムインデックスであって、前記メモリセルをプログラムするのに使用される最後のプログラミング電圧レベルを示すメモリセルのプログラムインデックスをさらに備え、
プログラミングを実施する前記読み出し／書き込み回路が、
前記プログラミング電圧をプログラミングパスの一連の増加する電圧パルスとして前記メモリセルのグループに印加することと、
前記メモリセルのプログラムインデックスに従って前記プログラミングパスの間にメモリセルのプログラミングを可能にするかあるいはプログラミングを禁止することができることと、を含む不揮発性メモリ。
【請求項２１】
請求項２０記載の不揮発性メモリにおいて、
プログラミング電圧を一連の増加する電圧パルスとして印加する前記読み出し／書き込み回路が、前記プログラミングパスの間の電圧パルス間に前記メモリセルのグループに対してベリファイステップなしに実施される不揮発性メモリ。
【請求項２２】
請求項２０記載の不揮発性メモリにおいて、
各プログラミングパスの所定のオフセットレベルが、所与のステップサイズより小さく、前のプログラミングパスの所定のオフセットレベル以下である不揮発性メモリ。
【請求項２３】
請求項２０記載の不揮発性メモリにおいて、
前記複数のプログラミングパスが、
第１の階段パルストレインを使用する最初のプログラミングパスと、
前記第１の階段パルストレインと類似しているが、前記ステップサイズの半分だけ前記第１の階段パルストレインからオフセットしている第２の階段パルストレインを使用する第２のプログラミングパスと、
を含む不揮発性メモリ。
【請求項２４】
請求項２３記載の不揮発性メモリにおいて、
前記第２の階段パルストレインと類似しているが、前記ステップサイズの４分の１だけ前記第２の階段パルストレインからオフセットしている第３の階段パルストレインを使用する第３のプログラミングパスをさらに含む不揮発性メモリ。
【請求項２５】
請求項１６記載の不揮発性メモリにおいて、
各メモリセルが、電界効果トランジスタのフローティングゲートである電荷蓄積素子を有する不揮発性メモリ。
【請求項２６】
請求項１６記載の不揮発性メモリにおいて、
各メモリセルが、電界効果トランジスタの誘電層である電荷蓄積素子を有する不揮発性メモリ。
【請求項２７】
請求項１６記載の不揮発性メモリにおいて、
前記不揮発性メモリが、ＮＡＮＤ構造を有するメモリセルを有する不揮発性メモリ。
【請求項２８】
請求項１６記載の不揮発性メモリにおいて、
前記不揮発性メモリは、フラッシュＥＥＰＲＯＭである不揮発性メモリ。
【請求項２９】
請求項１６記載の不揮発性メモリにおいて、
前記不揮発性メモリが、メモリカードに具現化される不揮発性メモリ。
【請求項３０】
請求項１６記載の不揮発性メモリにおいて、
プログラム中の前記メモリセルが、それぞれ２ビット以上のデータを記憶する不揮発性メモリ。