(57)【要約】【課題】容量値を低減することなく、ＭＩＭ容量素子のチップ内占有面積を小さくすることのできる技術を提供する。【解決手段】基板１上に３次元構造で凸形状をなす第１電極２０ａと第２電極２１とを第１電極２０ａを下層として形成した後、基板１上に層間絶縁膜１８を堆積し、この層間絶縁膜１８をエッチングして、第２電極２１の上面および少なくとも一方向の側面を露出させる溝２６を形成する。続いて基板１上に誘電体膜２７および銅膜を堆積した後、溝２６以外の誘電体膜２７および銅膜を除去して溝２６の内部に誘電体膜２７および銅膜を埋め込み、銅膜からなる第３電極２８を形成することにより、第１電極２０ａおよび第２電極２１を下部電極、第３電極２８を上部電極とするＭＩＭ容量素子Ｃ１を形成する。【選択図】      図１０
2004356262.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板上に第１電極を下層として、前記第１電極と第２電極とからなる凸形状をなす３次元構造の下部電極を形成する工程と、
（ｂ）前記基板上に絶縁膜を堆積する工程と、
（ｃ）前記絶縁膜をエッチングして、前記第２電極の上面および少なくとも一方向の側面を露出させる溝を形成する工程と、
（ｄ）前記基板上に誘電体膜および金属膜を堆積する工程と、
（ｅ）前記溝以外の前記誘電体膜および前記金属膜を除去して、前記溝の内部に前記誘電体膜および前記金属膜を埋め込み、上部電極を構成する前記金属膜からなる第３電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）基板上に第１電極を下層として、前記第１電極と第２電極とからなる凸形状をなす３次元構造の下部電極を形成する工程と、
（ｂ）前記基板上に絶縁膜を堆積する工程と、
（ｃ）前記絶縁膜および前記第１電極の周囲の絶縁膜をエッチングして、前記第２電極の上面および少なくとも一方向の側面、ならびに前記第１電極の前記第２電極に覆われていない上面および少なくとも一方向の側面を露出させる溝を形成する工程と、
（ｄ）前記基板上に誘電体膜および金属膜を堆積する工程と、
（ｅ）前記溝以外の前記誘電体膜および前記金属膜を除去して、前記溝の内部に前記誘電体膜および前記金属膜を埋め込み、第３電極を構成する前記金属膜からなる上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）基板上に第１電極を下層として、前記第１電極と第２電極とからなる凸形状をなす３次元構造の下部電極を形成する工程と、
（ｂ）前記基板上に絶縁膜を堆積する工程と、
（ｃ）前記絶縁膜をエッチングして、前記第２電極の上面および少なくとも一方向の側面を露出させる溝を形成する工程と、
（ｄ）前記基板上に誘電体膜および金属膜を堆積する工程と、
（ｅ）前記溝以外の前記誘電体膜および前記金属膜を除去して、前記溝の内部に前記誘電体膜および前記金属膜を埋め込み、上部電極を構成する前記金属膜からなる第３電極を形成する工程とを有し、
前記第２電極は複数の突起状の金属膜からなることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）基板上に３次元構造で凸形状をなす第１電極と第２電極とを前記第１電極を下層として形成する工程と、
（ｂ）前記基板上に第１絶縁膜を堆積する工程と、
（ｃ）前記第１絶縁膜をエッチングして、前記第２電極の上面および少なくとも一方向の側面を露出させる第１溝を形成する工程と、
（ｄ）前記基板上に第１誘電体膜および第１金属膜を堆積する工程と、
（ｅ）前記第１溝以外の前記第１誘電体膜および前記第１金属膜を除去して、前記第１溝の内部に前記第１誘電体膜および前記第１金属膜を埋め込み、前記第１金属膜からなる第３電極を形成する工程と、
（ｆ）前記第３電極と接続する第４電極を形成する工程と、
（ｇ）前記基板上に第２絶縁膜を堆積する工程と、
（ｈ）前記第２絶縁膜をエッチングして、前記第４電極の上面および少なくとも一方向の側面を露出させる第２溝を形成する工程と、
（ｉ）前記基板上に第２誘電体膜および第２金属膜を堆積する工程と、
（ｊ）前記第２溝以外の前記第２誘電体膜および前記第２金属膜を除去して、前記第２溝の内部に前記第２誘電体膜および前記第２金属膜を埋め込み、前記第２金属膜からなる第５電極を形成する工程とを有し、
前記（ｆ）工程〜（ｊ）工程を繰り返し、第（４ｎ−３）電極および第（４ｎ−２）電極を電気的に接続して下部電極を形成し、第（４ｎ−１）電極および第（４ｎ）電極を電気的に接続して上部電極を形成することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）基板上に３次元構造で凸形状をなす第１電極と第２電極とを前記第１電極を下層として形成する工程と、
（ｂ）前記基板上に第１絶縁膜を堆積する工程と、
（ｃ）前記第１絶縁膜をエッチングして、前記第２電極の上面および少なくとも一方向の側面を露出させる第１溝を形成する工程と、
（ｄ）前記基板上に第１誘電体膜および第１金属膜を堆積する工程と、
（ｅ）前記第１溝以外の前記第１誘電体膜および前記第１金属膜を除去して、前記第１溝の内部に前記第１誘電体膜および前記第１金属膜を埋め込み、前記第１金属膜からなる第３電極を形成する工程と、
（ｆ）前記第３電極と接続する第４電極を配線と同一層により形成する工程と、（ｇ）前記基板上に第２絶縁膜を堆積する工程と、
（ｈ）前記第２絶縁膜をエッチングして、前記第４電極の上面および少なくとも一方向の側面を露出させる第２溝を形成する工程と、
（ｉ）前記基板上に第２誘電体膜および第２金属膜を堆積する工程と、
（ｊ）前記第２溝以外の前記第２誘電体膜および前記第２金属膜を除去して、前記第２溝の内部に前記第２誘電体膜および前記第２金属膜を埋め込み、前記第２金属膜からなる第５電極を形成する工程とを有し、
前記（ｆ）工程〜（ｊ）工程を繰り返し、第（４ｎ−３）電極および第（４ｎ−２）電極を電気的に接続して下部電極を形成し、第（４ｎ−１）電極および第（４ｎ）電極を電気的に接続して上部電極を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）構造の容量素子を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
高速動作が可能な半導体メモリの１つであるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、セルサイズの縮小または電源電圧の低下に伴ってメモリセルに蓄積される電荷量が低下し、α線または中性子によるソフトエラー率が上昇するという課題を有している。この対策として、基板上にＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成した後、その上層にＭＩＭ容量を付加する手法が提案されている。
【０００３】
なお、例えばプラグ上に下部電極を形成し、下部電極の上面および側面を用いたＭＩＭ容量素子（例えば、特許文献１参照）、多層配線間を用いたＭＩＭ容量素子（例えば、特許文献２参照）が提案されている。
【０００４】
また、基板中のバイアホール内に一体にＭＩＭキャパシタを形成すると共に、さらに基板の裏面上にも一部延伸してＭＩＭキャパシタを形成する技術（例えば、特許文献３参照）、デュアルダマシンＣｕ配線の配線と同レベルにＭＩＭキャパシタを形成する技術（例えば、特許文献４参照）が開示されている。
【０００５】
また、第２の凹部に、上下２つの櫛歯状電極が、断面蛇行状の容量酸化膜を介して、互いに噛合する態様のＭＩＭ容量素子を埋没する方法（例えば、特許文献５参照）、下部電極が、下部電極層とこの下部電極層上に複数列に配列された先端が上を向いているクサビ形の導電性突起物とからなる立体構造となっているＭＩＭ構造のキャパシタ素子（例えば、特許文献６参照）が開示されている。
【０００６】
【特許文献１】
米国特許第６，４２６，２５０Ｂ１号明細書
【０００７】
【特許文献２】
米国特許出願公開２００２／００３８９０３Ａ１号明細書
【０００８】
【特許文献３】
特開平８−２３６６９８号公報
【０００９】
【特許文献４】
特開２００３−４５９６７号公報
【００１０】
【特許文献５】
特開平１１−１６３２６５号公報
【００１１】
【特許文献６】
特開２０００−５８７８１号公報
【００１２】
【発明が解決しようとする課題】
本発明者らはＳＲＡＭに搭載するソフトエラー対策用ＭＩＭ容量素子のチップ内占有面積の低減を検討した。図３５に、本発明者らによって検討されたＭＩＭ容量素子の概略断面図を示す。
【００１３】
基板５１上に形成されるＭＩＭ容量素子Ｃ０は、下層の金属からなる下部電極５２、誘電体膜５３、および上層の金属からなる上部電極５４の３層構造からなり、下部電極５２の幅をＷ５、上部電極５４の幅をＷ６とすると、Ｗ５＜Ｗ６の関係が成り立つ。しかし容量値に寄与する容量部分は下部電極５２、上部電極５４共に平面形状であり、容量面はキャパシタ面ａのみである。このため、ＭＩＭ容量素子Ｃ０のチップ内占有面積の低減に伴って容量値が低減し、必要とする容量を確保できないという問題が生ずる。
【００１４】
本発明の目的は、容量値を低減することなく、ＭＩＭ容量素子のチップ内占有面積を小さくすることのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明は、基板上に３次元構造で凸形状をなす第１電極と第２電極とを第１電極を下層として形成する工程と、基板上に層間絶縁膜を堆積する工程と、層間絶縁膜をエッチングして、第２電極の上面および少なくとも一方向の側面を露出させる溝を形成する工程と、基板上に誘電体膜および金属膜を堆積する工程と、溝以外の誘電体膜および金属膜を除去して、溝の内部に誘電体膜および金属膜を埋め込み、金属膜からなる第３電極を形成する工程とを有し、第１および第２電極を下部電極、第３電極を上部電極とするＭＩＭ容量素子を形成するものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
本発明の実施の形態１であるＳＲＡＭの製造方法の一例を工程順に説明する。なおここでは、メモリセル部およびＭＩＭ容量素子を記載し、メモリセル部にはｎチャネルＭＩＳＦＥＴ（以下、ＮＭＯＳと記す）とｐチャネルＭＩＳＦＥＴ（以下、ＰＭＯＳと記す）が形成される。
【００２０】
図１に、ＮＭＯＳおよびＰＭＯＳのチャネル方向およびＭＩＭ容量素子の長さ方向に沿って切断した基板の要部断面図を示す。まず、例えばｐ型のシリコン単結晶からなる基板１を用意し、その主面に深さ３００〜４００ｎｍ程度の溝型の素子分離部２を形成する。すなわち、基板１の所定箇所に分離溝を形成し、続いて基板１上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法でシリコン酸化膜を堆積した後、そのシリコン酸化膜が分離溝内にのみ残るようにシリコン酸化膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で除去することによって素子分離部２を形成する。
【００２１】
次に、ＰＭＯＳ形成領域をフォトレジストパターンで覆い、基板１の一部にｐ型不純物、例えばボロンをイオン注入してＮＭＯＳ形成領域にｐウェル３を形成する。上記フォトレジストパターンは通常のフォトリソグラフィ技術によって形成することができる。すなわち、フォトレジストパターンは、フォトレジスト膜を基板１上に塗布した後、そのフォトレジスト膜に対して露光および現像処理を施すことにより形成されている。同様にＮＭＯＳ形成領域をフォトレジストパターンで覆い、基板１の他の一部にｎ型不純物、例えばリンをイオン注入してｎウェル４を形成する。その後、フォトレジストパターンをマスクとして、ｐウェル３およびｎウェル４のチャネル領域にＮＭＯＳおよびＰＭＯＳのしきい値を調整するための不純物のイオン注入を行う。
【００２２】
次に、基板１に洗浄処理を施した後、基板１を熱処理することにより、その表面に厚さ５〜１０ｎｍ程度のゲート絶縁膜５を形成する。続いて基板１上に厚さ２００ｎｍ程度のシリコン膜６をＣＶＤ法で堆積した後、ＰＭＯＳ形成領域をフォトレジストパターンで覆い、ＮＭＯＳ形成領域のシリコン膜６にｎ型不純物、例えばリンまたはヒ素をイオン注入する。同様にＮＭＯＳ形成領域をフォトレジストパターンで覆い、ＰＭＯＳ形成領域のシリコン膜６にｐ型不純物、例えばボロンをイオン注入する。その後、基板１に熱処理を施して、シリコン膜６に注入された不純物を活性化させ、さらにＮＭＯＳ形成領域のシリコン膜６をｎ型シリコン多結晶膜６ｎに、ＰＭＯＳ形成領域のシリコン膜をｐ型シリコン多結晶膜６ｐに変える。
【００２３】
図２に、続く製造工程における図１と同じ箇所の要部断面図を示す。フォトレジストパターンをマスクとしてシリコン多結晶膜６ｎ，６ｐをエッチングし、ＮＭＯＳ形成領域にｎ型シリコン多結晶膜６ｎからなるゲート電極７ｎ、ＰＭＯＳ形成領域にｐ型シリコン多結晶膜６ｐからなるゲート電極７ｐを形成する。その後、基板１に、例えば８００℃程度のドライ熱酸化処理を施す。
【００２４】
次に、ＮＭＯＳ形成領域のｐウェル３にｎ型不純物、例えばリンをイオン注入して、ゲート電極７ｎの両側のｐウェル３にｎ型エクステンション領域８を形成する。その後、基板１に熱処理を施し、イオン注入された不純物を活性化させる。
【００２５】
次に、基板１上にシリコン酸化膜をＣＶＤ法で堆積し、続いてそのシリコン酸化膜を異方性エッチングすることにより、ゲート電極７ｎ，７ｐの側壁にサイドウォール（側壁絶縁膜）１０を形成する。続いてＮＭＯＳ形成領域のｐウェル３にｎ型不純物、例えばヒ素をイオン注入して、サイドウォール１０の両側のｐウェル３にｎ型拡散領域１１を形成する。ｎ型拡散領域１１は、ゲート電極７ｎおよびサイドウォール１０に対して自己整合的に形成され、ＮＭＯＳのソース・ドレインとして機能する。同様にＰＭＯＳ形成領域のｎウェル４にｐ型不純物、例えばフッ化ボロンをイオン注入して、サイドウォール１０の両側のｎウェル４にｐ型拡散領域１２を形成する。ｐ型拡散領域１２は、ゲート電極７ｐおよびサイドウォール１０に対して自己整合的に形成され、ＰＭＯＳのソース・ドレインとして機能する。
【００２６】
次に、高融点金属膜、例えばコバルト膜をスパッタリング法で基板１上に堆積する。続いて５００〜６００℃程度の熱処理を基板１に施して、ゲート電極７ｎ，７ｐの表面、ｎ型拡散領域１１の表面およびｐ型拡散領域１２の表面に選択的にシリサイド層１３を形成する。この後、未反応のコバルト膜をウェットエッチングで除去し、次いでシリサイド層１３の低抵抗化のための７００〜８００℃程度の熱処理を基板１に施す。
【００２７】
次に、基板１上に厚さ５００ｎｍ程度のシリコン酸化膜を堆積した後、シリコン酸化膜をＣＭＰ法で研磨することにより、その表面が平坦化された層間絶縁膜１４を形成する。シリコン酸化膜は、例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ  ：  Ｓｉ（ＯＣ２Ｈ５））とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法で形成されたＴＥＯＳ酸化膜とすることができる。
【００２８】
次に、フォトレジストパターンをマスクとしたエッチングによって層間絶縁膜１４を加工して接続孔１５を形成する。この接続孔１５は、ｎ型拡散領域１１およびｐ型拡散領域１２上などの必要部分に形成する。続いて接続孔１５の内部を含む基板１の全面にバリアメタル層、例えばチタン窒化膜を形成し、さらに接続孔１５を埋め込むタングステン膜をＣＶＤ法で形成する。その後、接続孔１５以外の領域のタングステン膜およびバリアメタル層をＣＭＰ法により除去して接続孔１５の内部にプラグ１６を形成する。
【００２９】
次に、図３に、続く製造工程におけるＭＩＭ容量素子の要部平面図、図４（ａ）に、続く製造工程における図１と同じ箇所の要部断面図（図３のＡ−Ａ′線における要部断面図）、図４（ｂ）に、続く製造工程におけるＭＩＭ容量素子の幅方向に沿って切断した基板の要部断面図（図３のＢ−Ｂ′線における要部断面図）を示す。基板１上にシリコン窒化膜１７および、例えばシリコン酸化膜からなる層間絶縁膜１８を順次堆積した後、フォトレジストパターンをマスクとしたエッチングによって層間絶縁膜１８およびシリコン窒化膜１７を順次加工して必要部分に配線溝１９を形成する。シリコン窒化膜１７は、層間絶縁膜１８のエッチングストッパ層として機能する。続いて配線溝１９を埋め込むタングステン膜をＣＶＤ法で形成した後、配線溝１９以外の領域のタングステン膜をＣＭＰ法により除去して配線溝１９の内部に第１層目の配線２０およびＭＩＭ容量の第１電極２０ａを形成する。
【００３０】
次に、図５に、続く製造工程における図３と同じ箇所の要部平面図、図６（ａ）に、続く製造工程における図１と同じ箇所の要部断面図、図６（ｂ）に、続く製造工程における図４（ｂ）と同じ箇所の要部断面図を示す。基板１上にバリアメタル層、アルミニウム膜およびバリアメタル層を下層から順にスパッタリング法等によって堆積した後、フォトレジストパターンをマスクとしたエッチングによってこの積層膜を加工することにより、第２電極２１を形成する。これにより第１電極２０ａおよび第２電極２１からなる凸形状の下部電極が形成される。バリアメタル層としてチタン窒化膜を例示することができる。続いて基板１上に厚さ５００ｎｍ程度のシリコン酸化膜からなる層間絶縁膜２２を堆積し、その表面をＣＭＰ法で研磨することにより平坦化する。
【００３１】
次に、図７に、続く製造工程における図３と同じ箇所の要部平面図、図８（ａ）に、続く製造工程における図１と同じ箇所の要部断面図、図８（ｂ）に、続く製造工程における図４（ｂ）と同じ箇所の要部断面図を示す。層間絶縁膜２２に第１層目の配線２０の一部が露出するような接続孔２３を形成する。続いて上記プラグ１６と同様にして、接続孔２３の内部にバリアメタル層およびタングステン膜を埋め込み、プラグ２４を形成する。
【００３２】
次に、フォトレジストパターン２５をマスクとしたエッチングによって層間絶縁膜２２を加工して、第２電極２１の上面および一方向、例えば幅方向の側面を露出させる溝２６を形成する。第１電極２０ａは、層間絶縁膜２２のエッチングストッパ層として機能する。
【００３３】
次に、図９に、続く製造工程における図３と同じ箇所の要部平面図、図１０（ａ）に、続く製造工程における図１と同じ箇所の要部断面図、図１０（ｂ）に、続く製造工程における図４（ｂ）と同じ箇所の要部断面図を示す。フォトレジストパターン２５を除去した後、溝２６の内部を含み、第２電極２１を覆って基板１の全面に誘電体膜２７、例えばシリコン窒化膜をＣＶＤ法で形成し、さらに溝２６を埋め込む金属膜、例えば銅膜を、例えばメッキ法で形成する。その後、溝２６以外の領域の銅膜および誘電体膜２７をＣＭＰ法により除去して溝２６の内部に誘電体膜２７および銅膜を埋め込み、銅膜からなる第３電極２８を形成する。この第３電極２８は上部電極となる。なお第３電極２８を構成する銅の拡散を防止するため、誘電体膜２７と第３電極２８との間にバリアメタル層、例えばチタン膜、タンタル膜、チタン窒化膜、タンタル窒化膜等を挟むこともできる。これにより第１〜第３電極２０ａ，２１，２８および誘電体膜２７からなるＭＩＭ容量素子Ｃ１が形成される。
【００３４】
次に、図１１に、続く製造工程における図３と同じ箇所の要部平面図、図１２（ａ）に、続く製造工程における図１と同じ箇所の要部断面図、図１２（ｂ）に、続く製造工程における図４（ｂ）と同じ箇所の要部断面図を示す。プラグ２４上および第３電極２８上に選択的にキャップ金属膜２９、例えばタングステン膜を形成する。このキャップ金属膜２９を設けることにより、第３電極２８を構成する銅の拡散を防止することができる。
【００３５】
次に、基板１上にバリアメタル層、アルミニウム膜およびバリアメタル層を下層から順にスパッタリング法等によって堆積した後、フォトレジストパターンをマスクとしたエッチングによってこの積層膜を加工することにより、第２層目の配線３０を形成する。バリアメタル層としてチタン窒化膜を例示することができる。
【００３６】
ここで、第１電極２０ａの幅をＷ１、第２電極２１の幅をＷ２、第３電極２８用の溝の幅をＷ３とし、第１電極２０ａの長さをＬｅｎ１、第２電極２１の長さをＬｅｎ２、第３電極２８用の溝２６の長さをＬｅｎ３とすると、これらは式（１）および式（２）を満足するように設定される。
【００３７】
Ｗ１≧Ｗ３≧Ｗ２                                    式（１）
Ｌｅｎ１≧Ｌｅｎ２≧Ｌｅｎ３                        式（２）
すなわち、第１電極２０ａおよび第２電極２１を用いて凸形状をなす３次元構造の下部電極が形成され、さらに第１電極２０ａおよび第２電極２１上に形成された溝２６に銅を埋め込むことによって、第２電極２１を幅方向に跨いで上部電極となる第３電極２８が形成されており、第１電極２０ａと第３電極２８とのキャパシタ面ａ、第２電極２１と第３電極２８とのキャパシタ面ｂ，ｃ，ｄの計４面のキャパシタ面を有するＭＩＭ容量素子Ｃ１が形成される。これによりＭＩＭ容量素子Ｃ１では、基板１上での単位面積当たりのキャパシタ容量が平面形状のキャパシタ構造のＭＩＭ容量素子Ｃ０よりも大きくなるので、同一容量で比較した場合、ＭＩＭ容量素子Ｃ０に対してＭＩＭ容量素子Ｃ１の占有面積を削減することができる。
【００３８】
次に、図１３（ａ）に、続く製造工程における図１と同じ箇所の要部断面図、図１３（ｂ）に、続く製造工程における図４（ｂ）と同じ箇所の要部断面図を示す。基板１上に、例えばシリコン酸化膜からなる層間絶縁膜３１を堆積した後、層間絶縁膜３１に第２層目の配線３０の一部が露出するような接続孔３１ａ、接続孔３１ａを埋め込むプラグ３１ｂを順次形成する。続いて前記第２層目の配線３０と同様にして、第３層目の配線３２を形成する。この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、ＳＲＡＭを形成する。
【００３９】
なお、本実施の形態１では、第３電極２８上に選択的にキャップ金属膜２９を形成することにより、第３電極２８を構成する銅の拡散を防止したが、図１４および図１５に示すように、第３電極２８上を第２層目の配線３０で完全に覆い、配線３０によって第３電極２８からの銅の拡散を防止してもよい。これにより工程を簡略化することができる。図１４は第３電極２８上を第２層目の配線３０で完全に覆ったＭＩＭ容量素子Ｃ１の要部平面図、図１５（ａ）は図１４のＡ−Ａ′線における基板の要部断面図、図１５（ｂ）は図１４のＢ−Ｂ′線における基板の要部断面図であり、Ｗ４はＭＩＭ容量素子Ｃ１を覆う第２層目の配線３０の幅、Ｌｅｎ４はその長さである。
【００４０】
このように、本実施の形態１によれば、凸形状をなす３次元構造の下部電極（第１電極２０ａおよび第２電極２１）を形成し、さらに第２電極２１を幅方向に跨いで下部電極を覆う上部電極（第３電極２８）を形成することにより、平面形状のキャパシタ構造のＭＩＭ容量素子Ｃ０よりも、ＭＩＭ容量素子Ｃ１の下部電極と上部電極との対向面積が増加するので、同一容量で比較した場合、ＭＩＭ容量素子Ｃ０よりもＭＩＭ容量素子Ｃ１の占有面積を削減することができる。
【００４１】
（実施の形態２）
本発明の実施の形態２であるＳＲＡＭに備わるＭＩＭ容量素子を説明する。図１６は基板の要部平面図、図１７（ａ）は図１６のＡ−Ａ′線における基板の要部断面図、図１７（ｂ）は図１６のＢ−Ｂ′線における基板の要部断面図である。
【００４２】
本実施の形態２のＭＩＭ容量素子Ｃ２では、式（３）および式（４）を満足するように、第１〜第３電極２０ａ，２１，２８の幅および長さが設定される。
【００４３】
Ｗ３≧Ｗ１≧Ｗ２                                    式（３）
Ｌｅｎ１≧Ｌｅｎ２≧Ｌｅｎ３                        式（４）
すなわち、第１電極２０ａおよび第２電極２１を用いて凸形状をなす３次元構造の下部電極が形成され、さらに第１電極２０ａおよび第２電極２１を一方向、例えば幅方向に跨いで上部電極となる第３電極２８が形成されており、第１電極２０ａと第３電極２８とのキャパシタ面ａ，ｂ，ｆ、第２電極２１と第３電極２８とのキャパシタ面ｃ，ｄ，ｅの計６面のキャパシタ面を有するＭＩＭ容量素子Ｃ２が形成される。これによりＭＩＭ容量素子Ｃ２では、基板１上での単位面積当たりのキャパシタ容量が平面形状のキャパシタ構造のＭＩＭ容量素子Ｃ０よりも大きくなり、ＭＩＭ容量素子Ｃ２の占有面積を削減することができる。
【００４４】
なお、図１８および図１９に示すように、第３電極２８上を第２層目の配線３０で完全に覆い、配線３０によって第３電極２８からの銅の拡散を防止してもよい。図１８は第３電極２８上を第２層目の配線３０で完全に覆ったＭＩＭ容量素子Ｃ２の要部平面図、図１９（ａ）は図１８のＡ−Ａ′線における基板１の要部断面図、図１９（ｂ）は図１８のＢ−Ｂ′線における基板１の要部断面図である。
【００４５】
（実施の形態３）
本発明の実施の形態３であるＳＲＡＭに備わるＭＩＭ容量素子を説明する。図２０は基板の要部平面図、図２１（ａ）は図２０のＡ−Ａ′線における基板の要部断面図、図２１（ｂ）は図２０のＢ−Ｂ′線における基板の要部断面図である。
【００４６】
本実施の形態３のＭＩＭ容量素子Ｃ３では、式（５）および式（６）を満足するように、第１〜第３電極２０ａ，２１，２８の幅および長さが設定される。
【００４７】
Ｗ１≧Ｗ３≧Ｗ２                                    式（５）
Ｌｅｎ１≧Ｌｅｎ３≧Ｌｅｎ２                        式（６）
すなわち、第１電極２０ａおよび第２電極２１を用いて凸形状をなす３次元構造の下部電極が形成され、さらに第２電極２１を幅方向および長さ方向に跨いで上部電極となる第３電極２８が形成されており、第１電極２０ａと第３電極２８とのキャパシタ面ａ、第２電極２１と第３電極２８とのキャパシタ面ｂ，ｃ，ｄ，ｅ，ｆの計６面のキャパシタ面を有するＭＩＭ容量素子Ｃ３が形成される。これによりＭＩＭ容量素子Ｃ３では、基板１上での単位面積当たりのキャパシタ容量が平面形状のキャパシタ構造のＭＩＭ容量素子Ｃ０よりも大きくなり、ＭＩＭ容量素子Ｃ３の占有面積を削減することができる。
【００４８】
なおここでは、第２電極２１の全部を第３電極２８で覆うとしたが、第２電極２１の一部を覆ってもよい。また図２２および図２３に示すように、第３電極２８上を第２層目の配線３０で完全に覆い、配線３０によって第３電極２８からの銅の拡散を防止してもよい。図２２は第３電極２８上を第２層目の配線３０で完全に覆ったＭＩＭ容量素子Ｃ３の要部平面図、図２３（ａ）は図２２のＡ−Ａ′線における基板１の要部断面図、図２３（ｂ）は図２２のＢ−Ｂ′線における基板１の要部断面図である。
【００４９】
（実施の形態４）
本発明の実施の形態４であるＳＲＡＭに備わるＭＩＭ容量素子を説明する。図２４は基板の要部平面図、図２５（ａ）は図２４のＡ−Ａ′線における基板の要部断面図、図２５（ｂ）は図２４のＢ−Ｂ′線における基板の要部断面図である。
【００５０】
本実施の形態４のＭＩＭ容量素子Ｃ４では、式（７）および式（８）を満足するように、第１〜第３電極２０ａ，２１，２８の幅および長さが設定される。
【００５１】
Ｗ３≧Ｗ１≧Ｗ２                                    式（７）
Ｌｅｎ３≧Ｌｅｎ１≧Ｌｅｎ２                        式（８）
すなわち、第１電極２０ａおよび第２電極２１を用いて凸形状をなす３次元構造の下部電極が形成され、さらに第１電極２０ａおよび第２電極２１を幅方向および長さ方向に跨いで上部電極となる第３電極２８が形成されており、第１電極２０ａと第３電極２８とのキャパシタ面ａ，ｂ，ｆ，ｇ，ｊ、第２電極２１と第３電極２８とのキャパシタ面ｃ，ｄ，ｅ，ｈ，ｉの計１０面のキャパシタ面を有するＭＩＭ容量素子Ｃ４が形成される。これによりＭＩＭ容量素子Ｃ４では、基板１上での単位面積当たりのキャパシタ容量が平面形状のキャパシタ構造のＭＩＭ容量素子Ｃ０よりも大きくなり、ＭＩＭ容量素子Ｃ４の占有面積を削減することができる。
【００５２】
なおここでは、第２電極２１の全部を第３電極２８で覆うとしたが、第２電極２１の一部を覆ってもよい。また図２６および図２７に示すように、第３電極２８上を第２層目の配線３０で完全に覆い、配線３０によって第３電極２８からの銅の拡散を防止してもよい。図２６は第３電極２８上を第２層目の配線３０で完全に覆ったＭＩＭ容量素子Ｃ４の要部平面図、図２７（ａ）は図２６のＡ−Ａ′線における基板１の要部断面図、図２７（ｂ）は図２６のＢ−Ｂ′線における基板１の要部断面図である。
【００５３】
（実施の形態５）
本発明の実施の形態５であるＳＲＡＭに備わるＭＩＭ容量素子を説明する。図２８は基板の要部平面図、図２９（ａ）は図２８のＡ−Ａ′線における基板の要部断面図、図２９（ｂ）は図２８のＢ−Ｂ′線における基板の要部断面図である。
【００５４】
本実施の形態５のＭＩＭ容量素子Ｃ５では、４つの突起状の第２電極２１が形成されており、式（９）および式（１０）を満足するように、第１〜第３電極２０ａ，２１，２８の幅および長さが設定される。
【００５５】
Ｗ１≧Ｗ３                                          式（９）
Ｌｅｎ１≧Ｌｅｎ３                                  式（１０）
すなわち、第１電極２０ａおよび４つの突起状の第２電極２１を用いて凸形状をなす３次元構造の下部電極が形成され、さらに第２電極２１を幅方向および長さ方向に跨いで上部電極となる第３電極２８が形成されており、第２電極２１の表面積が増えた分に対してキャパシタ面積が増加する。これによりＭＩＭ容量素子Ｃ５では、基板１上での単位面積当たりのキャパシタ容量が平面形状のキャパシタ構造のＭＩＭ容量素子Ｃ０よりも大きくなり、ＭＩＭ容量素子Ｃ５の占有面積を削減することができる。なおここでは、第２電極２１を４つの突起物としたが、突起物の数はこれに限定されるものではない。
【００５６】
なお、図３０および図３１に示すように、第３電極２８上を第２層目の配線３０で完全に覆い、配線３０によって第３電極２８からの銅の拡散を防止してもよい。図３０は第３電極２８上を第２層目の配線３０で完全に覆ったＭＩＭ容量素子Ｃ５の要部平面図、図３１（ａ）は図３０のＡ−Ａ′線における基板１の要部断面図、図３１（ｂ）は図３０のＢ−Ｂ′線における基板１の要部断面図である。
【００５７】
（実施の形態６）
本発明の実施の形態６であるＳＲＡＭに備わるＭＩＭ容量素子を説明する。図３２（ａ）はＭＩＭ容量素子の長さ方向に沿って切断した基板の要部断面図、図３２（ｂ）はＭＩＭ容量素子の幅方向に沿って切断した基板の要部断面図である。
【００５８】
本実施の形態６のＭＩＭ容量素子Ｃ６は、第１電極２０ａおよび第２電極２１／誘電体膜２７／第３電極２８からなる容量部と、第４電極３３ａ／誘電体膜３４／第５電極３５からなる容量部と、第６電極３６ａ／誘電体膜３７／第７電極３８からなる容量部と、第８電極３９ａ／誘電体膜４０／第９電極４１からなる容量部とが積層されて構成されている。第４電極３３ａは第２層目の配線３３と同一工程で形成され、第６電極３６ａは第３層目の配線３６と同一工程で形成され、第８電極３９ａは第４層目の配線３９と同一工程で形成され、第９電極４１の上層には第５層目の配線４２が形成されている。
【００５９】
さらに第１電極２０ａ、第２電極２１、第５電極３５、第６電極３６ａ、第９電極４１および配線４２は、配線およびプラグを介して電気的に接続されて下部電極を構成し、第３電極２８、第４電極３３ａ、第７電極３８および第８電極３９ａは、配線およびプラグを介して電気的に接続されて上部電極を構成し、下部電極と上部電極とが縦型の櫛状に積層されたキャパシタ構造をとる。なおここでは容量部を４つ積層したが、５つ以上のキャパシタを積層してもよい。この場合、ｎ＝１、２、３…とすると、下部電極は第（４ｎ−３）電極と第（４ｎ−２）電極とによって構成され、上部電極は（４ｎ−１）電極と第４ｎ電極とによって構成される。
【００６０】
また、電極の幅および長さに関しては、ｐ＝１、２、３…とすると式（１１）、式（１２）が成り立ち、第１電極２０ａを除いて第（２ｐ＋１）電極は第（２ｐ）電極を跨いでいる。
【００６１】
Ｗ１≧Ｗ３≧  …  ≧Ｗ（２ｐ−１）                  式（１１）
Ｌｅｎ（２ｐ＋１）＜Ｌｅｎ（２ｐ）                  式（１２）
このように、繰り返し電極を積層していくことで、ＭＩＭ容量素子Ｃ６では、基板１への投影面積を変えることなく、単位面積当たりのキャパシタ容量が平面形状のキャパシタ構造のＭＩＭ容量素子Ｃ０よりも大きくなり、ＭＩＭ容量素子Ｃ６の占有面積を削減することができる。
【００６２】
なお、図３３に示すように、第（２ｐ＋１）電極によって第（２ｐ）電極の一部または全部を覆ってもよい。また図３４に示すように、第（２ｐ）電極を複数個（２個以上）設けて、第（２ｐ＋１）電極によって第（２ｐ）電極の一部または全部を覆ってもよい。
【００６３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６４】
例えば、前記実施の形態では、ＳＲＡＭのα線対策用キャパシタに適用した場合について説明したが、その他のＭＩＭ容量素子、例えばアナログＬＳＩのノイズ対策用キャパシタにも適用することができる。
【００６５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００６６】
下部電極を３次元構造として下部電極と上部電極との対向面積を増加させることにより、容量値を低減することなく、ＭＩＭ容量素子のチップ内占有面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＳＲＡＭの製造工程中の要部断面図である。
【図２】図１に続くＳＲＡＭの製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続くＳＲＡＭの製造工程中の要部平面図である。
【図４】（ａ）は図３と同じ工程時のＳＲＡＭの図１と同じ箇所の要部断面図、（ｂ）は図３と同じ工程時のＳＲＡＭの図２とは異なる箇所の要部断面図である。
【図５】図３、図４に続くＳＲＡＭの製造工程中の図３と同じ箇所の要部平面図である。
【図６】（ａ）は図５と同じ工程時のＳＲＡＭの図１と同じ箇所の要部断面図、（ｂ）は図５と同じ工程時のＳＲＡＭの図４（ｂ）と同じ箇所の要部断面図である。
【図７】図５、図６に続くＳＲＡＭの製造工程中の図３と同じ箇所の要部平面図である。
【図８】（ａ）は図７と同じ工程時のＳＲＡＭの図１と同じ箇所の要部断面図、（ｂ）は図７と同じ工程時のＳＲＡＭの図４（ｂ）と同じ箇所の要部断面図である。
【図９】図７、図８に続くＳＲＡＭの製造工程中の図３と同じ箇所の要部平面図である。
【図１０】（ａ）は図９と同じ工程時のＳＲＡＭの図１と同じ箇所の要部断面図、（ｂ）は図９と同じ工程時のＳＲＡＭの図４（ｂ）と同じ箇所の要部断面図である。
【図１１】図９、図１０に続くＳＲＡＭの製造工程中の図３と同じ箇所の要部平面図である。
【図１２】（ａ）は図１１と同じ工程時のＳＲＡＭの図１と同じ箇所の要部断面図、（ｂ）は図１１と同じ工程時のＳＲＡＭの図４（ｂ）と同じ箇所の要部断面図である。
【図１３】（ａ）は図１１、図１２に続くＳＲＡＭの製造工程中の図１と同じ箇所の要部断面図、（ｂ）は同図（ａ）と同じ工程時のＳＲＡＭの図４（ｂ）と同じ箇所の要部断面図である。
【図１４】本発明の実施の形態１であるＳＲＡＭの変形例を示す要部平面図である。
【図１５】（ａ）は図１４のＡ−Ａ′線における要部断面図、（ｂ）は図１４のＢ−Ｂ′線における要部断面図である。
【図１６】本発明の実施の形態２であるＳＲＡＭを示す要部平面図である。
【図１７】（ａ）は図１６のＡ−Ａ′線における要部断面図、（ｂ）は図１６のＢ−Ｂ′線における要部断面図である。
【図１８】本発明の実施の形態２であるＳＲＡＭの変形例を示す要部平面図である。
【図１９】（ａ）は図１８のＡ−Ａ′線における要部断面図、（ｂ）は図１８のＢ−Ｂ′線における要部断面図である。
【図２０】本発明の実施の形態３であるＳＲＡＭを示す要部平面図である。
【図２１】（ａ）は図２０のＡ−Ａ′線における要部断面図、（ｂ）は図２０のＢ−Ｂ′線における要部断面図である。
【図２２】本発明の実施の形態３であるＳＲＡＭの変形例を示す要部平面図である。
【図２３】（ａ）は図２２のＡ−Ａ′線における要部断面図、（ｂ）は図２２のＢ−Ｂ′線における要部断面図である。
【図２４】本発明の実施の形態４であるＳＲＡＭを示す要部平面図である。
【図２５】（ａ）は図２４のＡ−Ａ′線における要部断面図、（ｂ）は図２４のＢ−Ｂ′線における要部断面図である。
【図２６】本発明の実施の形態４であるＳＲＡＭの変形例を示す要部平面図である。
【図２７】（ａ）は図２６のＡ−Ａ′線における要部断面図、（ｂ）は図２６のＢ−Ｂ′線における要部断面図である。
【図２８】本発明の実施の形態５であるＳＲＡＭを示す要部平面図である。
【図２９】（ａ）は図２８のＡ−Ａ′線における要部断面図、（ｂ）は図２８のＢ−Ｂ′線における要部断面図である。
【図３０】本発明の実施の形態５であるＳＲＡＭの変形例を示す要部平面図である。
【図３１】（ａ）は図３０のＡ−Ａ′線における要部断面図、（ｂ）は図３０のＢ−Ｂ′線における要部断面図である。
【図３２】（ａ）は本発明の実施の形態６であるＳＲＡＭを示す要部断面図、（ｂ）は同図（ａ）とは異なる箇所の要部断面図である。
【図３３】（ａ）は本発明の実施の形態６であるＳＲＡＭの第１変形例を示す要部断面図、（ｂ）は同図（ａ）とは異なる箇所の要部断面図である。
【図３４】（ａ）は本発明の実施の形態６であるＳＲＡＭの第２変形例を示す要部断面図、（ｂ）は同図（ｂ）とは異なる箇所の要部断面図である。
【図３５】本発明者が検討したＳＲＡＭの要部断面図である。
【符号の説明】
１  基板
２  素子分離部
３  ｐウェル
４  ｎウェル
５  ゲート絶縁膜
６  シリコン膜
６ｎ  シリコン多結晶膜
６ｐ  シリコン多結晶膜
７ｎ  ゲート電極
７ｐ  ゲート電極
８  ｎ型エクステンション領域
１０  サイドウォール
１１  ｎ型拡散領域
１２  ｐ型拡散領域
１３  シリサイド層
１４  層間絶縁膜
１５  接続孔
１６  プラグ
１７  シリコン窒化膜
１８  層間絶縁膜
１９  配線溝
２０  配線
２０ａ  第１電極
２１  第２電極
２２  層間絶縁膜
２３  接続孔
２４  プラグ
２５  フォトレジストパターン
２６  溝
２７  誘電体膜
２８  第３電極
２９  キャップ金属膜
３０  配線
３１  層間絶縁膜
３１ａ  接続孔
３１ｂ  プラグ
３２  配線
３３  配線
３３ａ  第４電極
３４  誘電体膜
３５  第５電極
３６  配線
３６ａ  第６電極
３７  誘電体膜
３８  第７電極
３９  配線
３９ａ  第８電極
４０  誘電体膜
４１  第９電極
４２  配線
５１  基板
５２  下部電極
５３  誘電体膜
５４  上部電極
Ｃ０  ＭＩＭ容量素子
Ｃ１  ＭＩＭ容量素子
Ｃ２  ＭＩＭ容量素子
Ｃ３  ＭＩＭ容量素子
Ｃ４  ＭＩＭ容量素子
Ｃ５  ＭＩＭ容量素子
Ｃ６  ＭＩＭ容量素子
ａ  キャパシタ面
ｂ  キャパシタ面
ｃ  キャパシタ面
ｄ  キャパシタ面
ｅ  キャパシタ面
ｆ  キャパシタ面
ｇ  キャパシタ面
ｈ  キャパシタ面
ｉ  キャパシタ面
ｊ  キャパシタ面
【図１】
2004356262.tif 000003
【図２】
2004356262.tif 000004
【図３】
2004356262.tif 000005
【図４】
2004356262.tif 000006
【図５】
2004356262.tif 000007
【図６】
2004356262.tif 000008
【図７】
2004356262.tif 000009
【図８】
2004356262.tif 000010
【図９】
2004356262.tif 000011
【図１０】
2004356262.tif 000012
【図１１】
2004356262.tif 000013
【図１２】
2004356262.tif 000014
【図１３】
2004356262.tif 000015
【図１４】
2004356262.tif 000016
【図１５】
2004356262.tif 000017
【図１６】
2004356262.tif 000018
【図１７】
2004356262.tif 000019
【図１８】
2004356262.tif 000020
【図１９】
2004356262.tif 000021
【図２０】
2004356262.tif 000022
【図２１】
2004356262.tif 000023
【図２２】
2004356262.tif 000024
【図２３】
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【図２４】
2004356262.tif 000026
【図２５】
2004356262.tif 000027
【図２６】
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【図２７】
2004356262.tif 000029
【図２８】
2004356262.tif 000030
【図２９】
2004356262.tif 000031
【図３０】
2004356262.tif 000032
【図３１】
2004356262.tif 000033
【図３２】
2004356262.tif 000034
【図３３】
2004356262.tif 000035
【図３４】
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【図３５】
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