【手続補正書】
【提出日】平成15年11月20日(2003.11.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の伝達信号を入力し第２の伝達信号を出力する論理回路と上記第２の伝達信号を入力し第３の伝達信号を出力する負荷回路とを有し、上記論理回路には上記第３の伝達信号を帰還して上記第１の伝達信号と上記第３の伝達信号の位相が同期するように上記第２の伝達信号を生成し、
上記論理回路は上記第３の伝達信号と上記第２の伝達信号の位相差を検出し、上記位相差により制御信号を発生する第１の遅延回路列と、上記制御信号により上記第１の伝達信号に対する第３の伝達信号の遅延時間を変えることができる第２の遅延回路列から成るものであることを特徴とするタイミング制御回路装置。
【請求項２】
上記第１の遅延回路列は上記第３の伝達信号を漸次遅延させて１方向に伝達しながら遅延経路の複数位置から遅延信号を出力可能にするフォワード遅延回路と、上記フォワード遅延回路から出力される個々の遅延信号と上記第２の伝達信号との位相差に応じた複数の制御信号を生成し、生成された制御
信号のうち上記位相差がないとみなされる制御信号はこれに対応される上記遅延信号の出力位置を他の出力位置と識別可能に示す検出回路とを備え、
上記第２の遅延回路列は、上記複数の制御信号を入力し、上記制御信号によって上記他の出力位置と識別可能に示される出力位置までの上記フォワード遅延回路上での上記第３の伝達信号の遅延時間に応答する遅延を上記第１の伝達信号に与えて上記第２の伝達信号を生成するものであることを特徴とする請求項１記載のタイミング制御回路装置。
【請求項３】
上記第１の伝達信号及び上記第３の伝達信号は一定の周期を有する同期パルス信号であり、上記第３の伝達信号が上記第１の伝達信号より所望のパルス数遅れて位相が同期されるものであることを特徴とする請求項２記載のタイミング制御回路装置。
【請求項４】
上記制御回路が出力する制御信号を上記第２の伝達信号の周期に同期してラッチし、ラッチした制御信号を上記第２の遅延回路列に供給する記憶回路を更に有して成るものであることを特徴とする請求項３記載のタイミング制御回路装置。
【請求項５】
上記第２の伝達信号を入力して分周信号を出力する分周回路と、上記分周回路の出力信号に任意の遅延時間を与えるバッファ回路と、バッファ回路から出力される信号の周期に同期して上記制御回路が出力する制御信号をラッチし、ラッチした制御信号を上記第２の遅延回路列に供給する記憶回路を更に有して成るものであることを特徴とする請求項３記載のタイミング制御回路装置。
【請求項６】
上記第２の伝達信号が上記負荷回路を経由して上記第３の伝達信号として帰還し、上記負荷回路の負荷が静的あるいは動的に変化しそれに伴い上記第２の伝達信号と上記第３の伝達信号との遅延時間が変化しても、上記第１の伝達信号と上記第３の伝達信号の位相が同期するものであることを特徴とする請求項１乃至５の何れか１項に記載のタイミング制御回路装置。
【請求項７】
入力信号を複数のバッファ回路に分岐させて複数の出力端子に分配信号を供給する第１乃至第３の信号分配回路を有し、上記第１の信号分配回路は上記第１の伝達信号を入力して分配信号を上記第２の遅延回路列に入力し、上記第２の信号分配回路は上記第２の伝達信号を入力して分配信号を上記制御回路に入力し、上記第３の信号分配回路は上記第２の伝達信号を入力して分配信号を上記記憶回路に入力することを特徴とする請求項４記載のタイミング制御回路装置。
【請求項８】
第１の伝達信号に対する第３の伝達信号の位相同期が確立する前の状態において上記複数の制御信号は第１のレベルにされ、上記位相同期が確立されるとき上記制御信号のうち上記位相差がないとみなされる制御信号は第２のレベルにされるものであり、
上記複数の制御信号の全てが第１のレベルにされているとき擬似的に第２のレベルの疑似制御信号を生成し、制御信号の少なくとも一つが第２のレベルにされることによって疑似制御信号を第１のレベルにするゲート回路を設け、
上記第２の遅延回路列は、上記疑似制御信号を更に入力し、上記疑似制御信号の第２のレベルに応答して第１の伝達信号を第２の伝達信号として出力させるものであることを特徴とする請求項３記載のタイミング制御回路装置。
【請求項９】
上記負荷回路は、上記第２の伝達信号を複数のバッファ回路によって分岐させ、分岐された信号を負荷に分配する回路であり、
上記負荷に分配される信号が上記第３の伝達信号とされるものでることを特徴とする請求項１乃至８の何れか１項記載のタイミング制御回路装置。
【請求項１０】
タイミング制御回路、クロック発生回路及びクロック分配回路を有する半導体集積回路と、上記半導体集積回路に接続される負荷回路とを有し、
上記クロック発生回路は第４のクロック信号を発生し、
上記クロック分配回路は上記第４のクロック信号を複数のバッファ回路によって分岐させ、分岐された上記第４クロック信号である第１のクロック信号に同期動作される複数の内部負荷を有し、
上記タイミング制御回路は、上記第１のクロック信号と第３のクロック信号を入力して第２のクロック信号を出力し、上記第２のクロック信号は上記半導体集積回路の外部へ出力され上記負荷回路を介して上記第３のクロック信号として帰還され、上記第１のクロック信号と第３のクロック信号の位相を同期させるように上記第２のクロック信号を生成するものであり、上記第３のクロック信号と上記第２のクロック信号との位相差を検出し、上記位相差により制御信号を発生する第１の遅延回路列と、上記制御信号により上記第１のクロック信号に対する第３のクロック信号の遅延時間を変えることができる第２の遅延回路列から成るものであることを特徴とするクロック分配システム。
【請求項１１】
上記第１の遅延回路列は上記第３のクロック信号を漸次遅延させて１方向に伝達しながら遅延経路の複数位置から遅延信号を出力可能にするフォワード遅延回路と、上記フォワード遅延回路から出力される個々の遅延信号と上記第２のクロック信号との位相差に応じた複数の制御信号を生成し、生成された制御信号のうち上記位相差がないとみなされる制御信号はこれに対応される上記遅延信号の出力位置を他の出力位置と識別可能に示す検出回路とを備え、  上記第２の遅延回路列は、上記複数の制御信号を入力し、上記制御信号によって上記他の出力位置と識別可能に示される出力位置までの上記フォワード遅延回路上での上記第３のクロック信号の遅延時間に応答する遅延を上記第１のクロック信号に与えて上記第２のクロック信号を生成するものであることを特徴とする請求項１１記載のクロック分配システム。
【請求項１２】
上記第２のクロック信号は半導体集積回路内部で第３のクロック信号として直接タイミング制御回路に帰還されて成るものであることを特徴とする請求項１０又は１１記載のクロック分配システム。
【請求項１３】
タイミング制御回路を備える第１の半導体集積回路と、クロック信号に同期動作される第２の半導体集積回路とを有し、
上記タイミング制御回路は、上記第１の半導体集積回路内部で生成される第１のクロック信号と上記第１の半導体集積回路装置の外部から供給される第３のクロック信号とを入力して第２のクロック信号を出力し、上記第２のクロック信号は上記第１の半導体集積回路から上記第２の半導体集積回路へ供給されて上記第３のクロック信号として帰還され、上記第１のクロック信号と上記第３のクロック信号の位相を同期させるように上記第２のクロック信号を生成するものであり、上記第３のクロック信号と上記第２のクロック信号との位相差を検出し、上記位相差により制御信号を発生する第１の遅延回路列と、上記制御信号により上記第１のクロック信号に対する第３のクロック信号の遅延時間を変えることができる第２の遅延回路列から成るものであることを特徴とするクロック分配システム。
【請求項１４】
上記第１の遅延回路列は上記第３のクロック信号を漸次遅延させて１方向に伝達しながら遅延経路の複数位置から遅延信号を出力可能にするフォワード遅延回路と、上記フォワード遅延回路から出力される個々の遅延信号と上記第２のクロック信号との位相差に応じた複数の制御信号を生成し、生成された制御信号のうち上記位相差がないとみなされる制御信号はこれに対応される上記遅延信号の出力位置を他の出力位置と識別可能に示す検出回路とを備え、  上記第２の遅延回路列は、上記複数の制御信号を入力し、上記制御信号によって上記他の出力位置と識別可能に示される出力位置までの上記フォワード遅延回路上での上記第３のクロック信号の遅延時間に応答する遅延を上記第１のクロック信号に与えて上記第２のクロック信号を生成するものであることを特徴とする請求項１３記載のクロック分配システム。