(57)【要約】【課題】新規な構成にて電源配線を強化することができる半導体装置を提供する。【解決手段】ワンチップ内に、ハイサイドスイッチとして用いられるアップドレイン型ＭＯＳトランジスタＱ１とバイポーラトランジスタＱ２が形成されている。多層配線構造での第１層配線のうちの共通の電源電圧印加用パッド５０と接続される電源電圧印加部２３がアップドレイン型ＭＯＳトランジスタＱ１のドレイン電極１８と接続され、ドレイン電極１８からバイポーラトランジスタＱ２に対し第１層配線による電源電圧印加用アルミ配線４０が延設され、コレクタ電極３７と接続されている。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
ワンチップ内に、ハイサイドスイッチとして用いられるアップドレイン型ＭＯＳトランジスタ（Ｑ１）を含めた複数のパワー素子（Ｑ１，Ｑ２）が形成されるとともに多層配線構造を有し、この多層配線構造での第１層配線のうちの共通の電源電圧印加用パッド（５０）と接続される電源電圧印加部（２３）が同じく第１層配線による前記アップドレイン型ＭＯＳトランジスタ（Ｑ１）のドレイン電極（１８）と接続された半導体装置であって、
前記アップドレイン型ＭＯＳトランジスタ（Ｑ１）のドレイン電極（１８）から、当該アップドレイン型ＭＯＳトランジスタ（Ｑ１）以外のパワー素子（Ｑ２）に対し第１層配線による電源電圧印加用配線（４０）を延設したことを特徴とする半導体装置。
【請求項２】
前記第１層配線による電源電圧印加用配線（４０）を延設する対象となるパワー素子（Ｑ２）はバイポーラトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１層配線による電源電圧印加用配線（４０）を延設する対象となるパワー素子はアップドレイン型ＭＯＳトランジスタ（Ｑ１１）であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１層配線による電源電圧印加用配線（４０）は、延設する対象となるアップドレイン型ＭＯＳトランジスタ（Ｑ１１）のドレイン電極（１８）に接続され、このドレイン電極（１８）から当該アップドレイン型ＭＯＳトランジスタ（Ｑ１１）以外のアップドレイン型ＭＯＳトランジスタ（Ｑ１２）に対し第１層配線による電源電圧印加用配線（４１）を延設したことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記アップドレイン型ＭＯＳトランジスタ（Ｑ１）を含めた各パワー素子（Ｑ１，Ｑ２）は、ＳＯＩ基板（１）における薄膜シリコン層（４）においてトレンチ分離された各島にそれぞれ作り込まれており、前記電源電圧印加用配線（４０）は各島をつなぐように延設されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
図５に示すように、ワンチップ内に、共通の電源＋Ｂに対しハイサイドスイッチを複数設けることが行われている。この場合、ハイサイドスイッチとして用いられるパワー素子はＭＯＳトランジスタやバイポーラトランジスタである。特に、アップドレイン型ＭＯＳトランジスタとバイポーラトランジスタをワンチップ化した場合の平面図としては、例えば、図６のようになる。図６において、右側にアップドレイン型ＭＯＳトランジスタＱ５０が、また、左側にバイポーラトランジスタＱ５１が形成されている様子を示す。
【０００３】
図７には、アップドレイン型ＭＯＳトランジスタＱ５０の構成例を示す。ＳＯＩ基板１００でのトレンチ分離された島においてｎ＋シリコン層１０１の表層部にｎウエル層１０２が形成され、ｎウエル層１０２においてチャネルｐウエル領域１０３とｎ＋領域１０４とｐ＋領域１０５とが形成されている。また、基板１００上にゲート酸化膜１０６を介してゲート電極１０７が配置されている。さらに、基板１００の島においてディープｎ＋領域１０８が形成されている。さらには、基板１００上において多層配線が形成されている。つまり、ソース電極（第１層）１０９とドレイン電極（第１層）１１０とソース用配線（第２層）１１１とドレイン用配線（第２層）１１２が形成されている。また、図６に示すように、多層配線構造での第１層配線のうちの共通の電源電圧印加用パッド２００と接続される電源電圧印加部１１３が、アップドレイン型ＭＯＳトランジスタＱ５０のドレイン電極１１０と接続されている。
【０００４】
図８には、バイポーラトランジスタＱ５１の構成例を示す。ＳＯＩ基板１００でのトレンチ分離された島においてｎウエル層１０２にｐ型領域１５０、ｎ型エミッタ領域１５１、ｐ＋領域１５２、ｎ型領域１５３が形成されている。さらに、基板１００上においてエミッタ、ベース、コレクタの各電極１５４，１５５，１５６が形成されている。また、図６に示すように、前述の電源電圧印加部１１３が、同じ第１層配線での電源配線１６０によりバイポーラトランジスタＱ５１のコレクタ電極１５６と接続されている。
【０００５】
このようにして、ハイサイドスイッチ用パワー素子（ＭＯＳトランジスタ、バイポーラトランジスタ等）への電源供給は、共通のパッド２００から行うため、電源配線１６０の引き回しにより、配線１６０が細くなることが多い。その結果、電源配線１６０への電流集中によって焼損したり配線抵抗による電圧降下により回路動作に悪影響をおよぼすことがあった。
【０００６】
引き回し配線１６０を用いることについて言及する。
アップドレイン型ＭＯＳトランジスタ等のハイサイドスイッチ用パワー素子への電源配線は、電源ラインの強化を目的として、それぞれ別々に配線することが望ましい。また、ワイヤボンディングの容易性を考慮して、図９（ａ）に示すように、ハイサイドスイッチ用パワー素子をチップ周辺へレイアウトすることができる場合は、電源パッドが比較的近い位置にあり、電源ラインの引き回しがそれほど複雑ではない。しかし、図９（ｂ）に示すように、チャンネル数、即ち、ハイサイドスイッチ用パワー素子の数の増加にともないハイサイドスイッチ用パワー素子へ別々に行っていた電源配線が細くならざるを得ない。そのため、瞬間的なサージ等で電源配線を焼損させることがある。
【０００７】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、新規な構成にて電源配線を強化することができる半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、アップドレイン型ＭＯＳトランジスタのドレイン電極から、当該アップドレイン型ＭＯＳトランジスタ以外のパワー素子に対し第１層配線による電源電圧印加用配線を延設したことを特徴としている。よって、アップドレイン型ＭＯＳトランジスタのドレイン電極から第１層配線による電源電圧印加用配線を他のパワー素子に引き延ばすことにより、電源配線の引き回しが少なくて済み、電源配線が細くなることもなく、電源配線を強化することができる。
【０００９】
請求項２に記載のように、第１層配線による電源電圧印加用配線を延設する対象となるパワー素子はバイポーラトランジスタであったり、請求項３に記載のように、第１層配線による電源電圧印加用配線を延設する対象となるパワー素子はアップドレイン型ＭＯＳトランジスタであってもよい。ここで、請求項４に記載のように、第１層配線による電源電圧印加用配線は、延設する対象となるアップドレイン型ＭＯＳトランジスタのドレイン電極に接続され、このドレイン電極から当該アップドレイン型ＭＯＳトランジスタ以外のアップドレイン型ＭＯＳトランジスタに対し第１層配線による電源電圧印加用配線を延設してもよい。
【００１０】
また、請求項５に記載のように、アップドレイン型ＭＯＳトランジスタを含めた各パワー素子は、ＳＯＩ基板における薄膜シリコン層においてトレンチ分離された各島にそれぞれ作り込まれており、電源電圧印加用配線は各島をつなぐように延設されているようにしてもよい。
【００１１】
【発明の実施の形態】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
図１には、本実施の形態におけるチップの平面図を示す。図１において、チップ内において、右側にアップドレイン型ＭＯＳトランジスタＱ１が、また、左側にバイポーラトランジスタＱ２が形成されている様子を示す。さらに、図１の平面図は多層配線のうちの第１層目を示している。
【００１２】
また、回路構成としては、図５を用いて説明したごとく、ワンチップ内に、共通の電源＋Ｂに対しハイサイドスイッチとして、アップドレイン型ＭＯＳトランジスタ（Ｑ１）とバイポーラトランジスタ（Ｑ２）が集積化されている。つまり、ワンチップ内に、ハイサイドスイッチとして用いられるアップドレイン型ＭＯＳトランジスタＱ１を含めた複数のパワー素子（Ｑ１，Ｑ２）が形成されている。
【００１３】
図２には、アップドレイン型ＭＯＳトランジスタＱ１の概略の縦断面を示す。図３には、バイポーラトランジスタＱ２の概略の縦断面を示す。
図２において、ＳＯＩ基板１が使用されており、ＳＯＩ基板１はｐ＋シリコン基板２の上にシリコン酸化膜３を介して薄膜シリコン層４を配置した構成となっている。シリコン層４においては、ｎ＋シリコン層５の上にｎウエル層６が形成されている。また、シリコン層４にはトレンチ（溝）７が形成され、その内壁面にはシリコン酸化膜が形成されるとともに同トレンチ７内にはポリシリコンが充填されている。このトレンチ７により図１に示すごとく、複数の島が区画形成されている。そして、複数のトレンチ島のうちの１つの島に図２のアップドレイン型ＭＯＳトランジスタＱ１が形成され、また、他の島に図３のバイポーラトランジスタＱ２が形成されている。
【００１４】
アップドレイン型ＭＯＳ形成島において、図２に示すように、ｎウエル層６の表層部にはゲート酸化膜８を介してポリシリコンゲート電極９が配置されている。ポリシリコンゲート電極９の端部でのｎウエル層６の表層部にはチャネルｐウエル領域１０が形成されるとともに、チャネルｐウエル領域１０の内部においてその表層部にはｎ＋領域１１およびｐ＋領域１２が形成されている。また、ポリシリコンゲート電極９の上はシリコン酸化膜１３にて覆われている。シリコン酸化膜１３の上にはソース電極（第１層アルミ膜）１４が配置されている。このソース電極（アルミ膜）１４はｎ＋領域１１およびｐ＋領域１２と接触している。このようなソースセルが、図１に示すように多数形成されている。
【００１５】
さらに、図２のｎウエル層６の表層部にはディープｎ＋領域（ディープドレイン領域）１５が形成され、ディープｎ＋領域１５はｎ＋シリコン層５に達している。ディープｎ＋領域１５の内部においてその表層部にはｎ＋領域１６が形成されている。
【００１６】
一方、図２の薄膜シリコン層４上のＬＯＣＯＳ酸化膜１７の上にはドレイン電極（第１層アルミ膜）１８が配置され、このドレイン電極（アルミ膜）１８はｎ＋領域１６と接触している。図２において、ドレイン電極（アルミ膜）１８およびソース電極（アルミ膜）１４の上には層間絶縁膜としてのシリコン酸化膜１９が形成されている。シリコン酸化膜１９の上には２層目のアルミ膜である配線２０，２１がパターニングされ、配線（アルミ膜）２０はコンタクトホールを通してソース電極（アルミ膜）１４と接続されるとともに、配線（アルミ膜）２１はコンタクトホールを通してドレイン電極（アルミ膜）１８と接続されている。配線（アルミ膜）２０，２１の上はパッシベーション膜２２で覆われている。このように多層配線構造を有している。
【００１７】
前述のドレイン電極１８は図１に示すようにソースセル群の回りを囲むように形成されている。図１に示すように、多層配線構造での第１層配線のうちの共通の電源電圧印加用パッド５０と接続される電源電圧印加部２３が、同じく第１層配線によるアップドレイン型ＭＯＳトランジスタＱ１のドレイン電極１８と接続されている。
【００１８】
このようなアップドレイン型ＭＯＳＦＥＴにおいては、図２のポリシリコンゲート電極９への電圧印加により、ドレイン電極（アルミ膜）１８から電流が、ｎ＋領域１６→ディープｎ＋領域１５→ｎ＋シリコン層５→ｎウエル層６→チャネルｐウエル領域１０の表層部→ｎ＋領域１１およびｐ＋領域１２→ソース電極（アルミ膜）１４へと流れる。
【００１９】
図３のＮＰＮトランジスタ（Ｑ２）について説明する。
ｎウエル層６の表層部にはｐ型領域３０が形成されている。ｐ型領域３０の内部においてその表層部にはｎ型領域３１およびｐ＋領域３２が離間して形成されている。ｎウエル層６の表層部におけるｐ型領域３０の外部にはｎ型領域３３が形成されている。ｎウエル層６上にはＬＯＣＯＳ酸化膜３４が形成されるとともに、その上にはエミッタ電極（アルミ膜）３５、ベース電極（アルミ膜）３６およびコレクタ電極（アルミ膜）３７が配置されている。エミッタ電極（アルミ膜）３５はｎ型領域３１と、また、ベース電極（アルミ膜）３６はｐ＋領域３２と接触している。また、コレクタ電極（アルミ膜）３７はｎ型領域３３と接触している。
【００２０】
さらに、図１，２に示すように、アップドレイン型ＭＯＳトランジスタ形成島において、ドレイン電極１８から、第１層配線による電源電圧印加用アルミ配線４０がバイポーラトランジスタ形成島に向かって延びている。そして、このアルミ配線４０は、図１，３に示すように、バイポーラトランジスタ形成島においてコレクタ電極３７と接続されている。
【００２１】
このように、アップドレイン型ＭＯＳトランジスタＱ１のドレイン電極１８から、アップドレイン型ＭＯＳトランジスタＱ１以外のパワー素子（Ｑ２）に対し第１層配線による電源電圧印加用アルミ配線４０を延設している。詳しくは、アップドレイン型ＭＯＳトランジスタＱ１を含めた各パワー素子（Ｑ１，Ｑ２）は、ＳＯＩ基板１における薄膜シリコン層４においてトレンチ分離された各島にそれぞれ作り込まれ、図１，２，３に示すように、各島をつなぐように電源電圧印加用アルミ配線４０を延設している。
【００２２】
このようにして、アップドレイン型ＭＯＳトランジスタＱ１のドレイン電極１８から第１層配線による電源電圧印加用アルミ配線４０を他のパワー素子（Ｑ２）に引き延ばすことにより、電源配線の引き回しが少なくて済み、電源配線が細くなることもなく、電源配線を強化することができる。
【００２３】
また、応用例として、図４に示すように、ハイサイドスイッチ用ＭＯＳトランジスタ（Ｑ１，Ｑ１１，Ｑ１２）が多数ある場合、電源供給を直列的に行うようにしてもよい。つまり、（ｉ）第１層配線による電源電圧印加用アルミ配線４０を延設する対象となるパワー素子はアップドレイン型ＭＯＳトランジスタＱ１１であってもよい。（ｉｉ）第１層配線による電源電圧印加用アルミ配線４０は、延設する対象となるアップドレイン型ＭＯＳトランジスタＱ１１のドレイン電極１８に接続され、このドレイン電極１８から当該アップドレイン型ＭＯＳトランジスタＱ１１以外のアップドレイン型ＭＯＳトランジスタＱ１２に対し第１層配線による電源電圧印加用配線４１を延設してもよい。
【図面の簡単な説明】
【図１】実施の形態におけるチップの平面図。
【図２】アップドレイン型ＭＯＳトランジスタの概略の縦断面図。
【図３】バイポーラトランジスタの概略の縦断面図。
【図４】別例のチップの平面図。
【図５】ワンチップでの回路構成を示す図。
【図６】従来技術を説明するためのワンチップ内にアップドレイン型ＭＯＳトランジスタとバイポーラトランジスタを形成したときの平面図。
【図７】従来技術を説明するためのアップドレイン型ＭＯＳトランジスタの概略の縦断面図。
【図８】従来技術を説明するためのバイポーラトランジスタの概略の縦断面図。
【図９】（ａ），（ｂ）はチップ内のハイサイドスイッチ用パワー素子の配置を示す図。
【符号の説明】
１…ＳＯＩ基板、４…薄膜シリコン層、１８…ドレイン電極、２３…電源電圧印加部、４０…電源電圧印加用アルミ配線、４１…電源電圧印加用配線、５０…電源電圧印加用パッド、Ｑ１…アップドレイン型ＭＯＳトランジスタ（パワー素子）、Ｑ２…バイポーラトランジスタ（パワー素子）、Ｑ１１…アップドレイン型ＭＯＳトランジスタ（パワー素子）、Ｑ１２…アップドレイン型ＭＯＳトランジスタ（パワー素子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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