(57)【要約】【課題】所望信号帯域で高精度の変換特性が得られ、低消費電力かつ低コストのパイプライン型Ａ／Ｄ変換器を提供する。【解決手段】パイプライン型ＡＤＣにおける初段の変換ステージ１２Ａは、サンプルホールド回路から出力されるアナログ信号をディジタル信号に変換するサブＡＤＣ２１と、該ディジタル信号をこれに対応する個数の複数のキャパシタを用いてアナログ信号に変換するサブＤＡＣ２４と、選択ベクトル信号を各要素毎にフィルタリングして各キャパシタの選択回数に応じた要素値を有するフィードバックベクトル信号を出力するベクトルフィルタ２３と、フィードバックベクトル信号の各要素を要素値の小さい順にディジタル信号に対応する個数だけ選出して選択ベクトル信号を生成する選択器２２を有する。【選択図】    図２
2004236143.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をサンプルホールドするサンプルホールド回路と；
前記サンプルホールド回路の出力側に縦列接続され、入力される第１のアナログ信号をディジタル信号に変換して出力し、該ディジタル信号を第２のアナログ信号に変換すると共に前記第１及び第２のアナログ信号の差信号を出力する複数の変換ステージと；
前記複数の変換ステージからそれぞれ出力されるディジタル信号を合成してディジタル出力信号を生成する合成回路とを具備し、
前記変換ステージの初段は、複数の要素を有する選択ベクトル信号に従って選択される、前記ディジタル信号に対応する個数の複数のキャパシタを用いて前記ディジタル信号を前記アナログ信号に変換するサブＤ／Ａ変換器と；
前記選択ベクトル信号を各要素毎にフィルタリングして、前記各キャパシタの選択回数に応じた要素値を有するフィードバックベクトル信号を出力するベクトルフィルタと；
前記フィードバックベクトル信号の各要素を要素値の小さい順に前記ディジタル信号に対応する個数だけ選出して前記選択ベクトル信号を生成する選択器とを含むパイプライン型Ａ／Ｄ変換器。
【請求項２】
前記選択器は、前記フィードバックベクトル信号の各要素を要素値の小さい順にソートするソータと、ソートされた各要素の番号を保持するレジスタと、該レジスタに保持された番号と前記ディジタル信号とを比較して前記選択ベクトル信号を出力する複数の比較器とを有する請求項１に記載のパイプライン型Ａ／Ｄ変換器。
【請求項３】
アナログ入力信号をサンプルホールドするサンプルホールド回路と；
前記サンプルホールド回路の出力側に縦列接続され、入力される第１のアナログ信号をディジタル信号に変換して出力し、該ディジタル信号を第２のアナログ信号に変換すると共に前記第１及び第２のアナログ信号の差信号を出力する複数の変換ステージと；
前記複数の変換ステージからそれぞれ出力されるディジタル信号を合成してディジタル出力信号を生成する合成回路とを具備し、
前記変換ステージの初段は、
複数の要素を有する選択ベクトル信号に従って選択される、前記ディジタル信号に対応する個数の複数のキャパシタを用いて前記ディジタル信号を第２のアナログ信号に変換するサブＤ／Ａ変換器と；
前記選択ベクトル信号を各要素毎にフィルタリングして、前記各キャパシタの選択回数に応じた要素値を有するフィードバックベクトル信号を出力するベクトルフィルタと；
前記フィードバックベクトル信号の複数の要素を階層的にグループ分けし、グループ内の各要素値の和がより小さいグループを前記ディジタル信号に対応する個数だけ選出し、該選出したグループに対応する要素値を用いて前記選択ベクトル信号を生成する選択器とを含むパイプライン型Ａ／Ｄ変換器。
【請求項４】
前記選択器は、前記各グループ内の各要素値の和を求める複数の加算器と、同一階層のグループ内の各要素値の大小関係を比較する第１の比較部と、該第１の比較部からの複数の出力信号及びその反転信号からなる複数の第３のディジタル信号と前記第１のディジタル信号とを比較して前記選択ベクトル信号を出力する第２の比較部とを有する請求項３に記載のパイプライン型Ａ／Ｄ変換器。
【請求項５】
前記ベクトルフィルタは、前記選択ベクトル信号の各要素を入力する複数のディジタルフィルタである請求項１または３に記載のパイプライン型Ａ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡ／Ｄ変換器（アナログ−ディジタル変換器）に係り、特にサンプルホールド回路の出力側に複数の変換ステージを縦列接続して構成されるパイプライン型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】
Ａ／Ｄ変換器（アナログ−ディジタル変換器、以下ＡＤＣという）は種々の方式が知られているが、その一つにパイプライン型ＡＤＣがある。パイプライン型ＡＤＣは、入力段のサンプルホールド回路の出力側に複数の変換ステージが縦列に接続される。変換ステージは、サンプルホールド回路または前段の変換ステージから入力されるアナログ信号（残差信号）をサブＡＤＣにより比較的ビット数の少ないディジタル信号に変換して出力すると共に、該ディジタル信号をサブＤＡＣによりアナログ信号に戻して、入力されるアナログ信号との差を残差信号として次の変換ステージへ出力する。各変換ステージのサブＡＤＣから出力されるディジタル信号が合成されることにより、アナログ入力信号に対応したディジタル出力信号が得られる。
【０００３】
パイプライン型ＡＤＣの変換誤差は、初段の変換ステージ内のサブＤＡＣの変換精度に依存することが知られている。パイプライン型ＡＤＣを集積回路で実現する場合に、初段の変換ステージ内のサブＤＡＣの変換誤差による歪みの発生を抑制する技術として、乱数を用いてサブＤＡＣを構成する回路素子の選び方を決める方法が非特許文献１に開示されている。この方法は、サブＤＡＣによる歪みをランダムノイズにするだけでなく、乱数の性質を利用してサブＤＡＣの各回路素子の誤差を推定し、ディジタル信号処理により誤差を除去するという方法である。
【０００４】
一方、特許文献２及び３には、誤差拡散技術を用いて、ＤＡＣを構成する回路素子の誤差の影響をある特定の周波数では少なくし、それ以外の特定の周波数に偏って分布させる技術が開示されている。
【０００５】
【非特許文献１】
Ｉａｎ  Ｇａｌｔｏｎ，  “Ｄｉｇｉｔａｌ  Ｃａｎｃｅｌｌａｔｉｏｎ  ｏｆ  Ｄ／Ａ  Ｃｏｎｖｅｒｔｅｒ  Ｎｏｉｓｅ  ｉｎ  ＰｉｐｅｌｉｎｅｄＡ／Ｄ  Ｃｏｎｖｅｒｔｅｒ”，  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ−ＩＩ，  Ｖｏｌ．  ４７，  Ｎｏ．  ３，  Ｍａｒｃｈ  ２０００
【０００６】
【特許文献１】
特開平８−１５４０５８号公報
【０００７】
【特許文献２】
特開平９−１８６６０１号公報
【０００８】
【発明が解決しようとする課題】
非特許文献１に記載の方法では、乱数の性質を利用してサブＤＡＣの構成素子の誤差を推定するために長時間のデータ収集が必要であり、電源投入から高い精度でのＡ／Ｄ変換が可能になるまでに時間がかかるという問題がある。従って、携帯無線通信装置のような用途では、待ち受けモードにおいても即座に受信に対応できるようにＡＤＣを能動状態にしておく必要があり、低消費電力化という観点から好ましくない。また、誤差推定のための回路や誤差を除去するための回路などが必要となるため、集積回路化した場合にチップ面積が大きくなり、コスト高になることも問題である。
【０００９】
従って、本発明の目的は所望信号帯域で高精度の変換特性が得られ、低消費電力かつ低コストのパイプライン型ＡＤＣを提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題を解決するため、本発明の第１の観点では、アナログ入力信号をサンプルホールドするサンプルホールド回路と、前記サンプルホールド回路の出力側に縦列接続され、入力される第１のアナログ信号をディジタル信号に変換して出力し、該ディジタル信号を第２のアナログ信号に変換すると共に前記第１及び第２のアナログ信号の差信号を出力する複数の変換ステージと、前記複数の変換ステージからそれぞれ出力されるディジタル信号を合成してディジタル出力信号を生成する合成回路とを有するパイプライン型ＡＤＣにおいて、変換ステージの初段は、複数の要素を有する選択ベクトル信号に従って選択される、前記ディジタル信号に対応する個数の複数のキャパシタを用いて前記ディジタル信号を前記アナログ信号に変換するサブＤ／Ａ変換器と、前記選択ベクトル信号を各要素毎にフィルタリングして、前記各キャパシタの選択回数に応じた要素値を有するフィードバックベクトル信号を出力するベクトルフィルタと、前記フィードバックベクトル信号の各要素を要素値の小さい順に前記ディジタル信号に対応する個数だけ選出して前記選択ベクトル信号を生成する選択器とを含む。
【００１１】
本発明の第２の観点では、変換ステージの初段は、複数の要素を有する選択ベクトル信号に従って選択される、前記ディジタル信号に対応する個数の複数のキャパシタを用いて前記ディジタル信号を第２のアナログ信号に変換するサブＤ／Ａ変換器と、前記選択ベクトル信号を各要素毎にフィルタリングして、前記各キャパシタの選択回数に応じた要素値を有するフィードバックベクトル信号を出力するベクトルフィルタと、前記フィードバックベクトル信号の複数の要素を階層的にグループ分けし、グループ内の各要素値の和がより小さいグループを前記ディジタル信号に対応する個数だけ選出し、該選出したグループに対応する要素値を用いて前記選択ベクトル信号を生成する選択器とを含む。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明の一実施形態に係るパイプライン型ＡＤＣの構成を示す図である。アナログ入力信号１０は、サンプルホールド回路（Ｓ／Ｈ）１１によりサンプルホールド、すなわち所定のサンプリングクロックに従ってサンプルされ、かつ一定時間ホールドされる。サンプルホールド回路１１から出力されるアナログ信号は、複数の変換ステージ１２Ａ，１２Ｂ，…，１２Ｎの縦列接続に入力される。
【００１３】
各変換ステージ１２Ａ，１２Ｂ，…，１２Ｎは、それぞれに入力されるアナログ信号を後述するように比較的少ないビット数のディジタル信号に変換すると共に、変換したディジタル信号の変換誤差を示すアナログの残差信号を出力する。初段の変換ステージ１２Ａからは例えば３ビットのディジタル信号が出力され、２段目以降の変換ステージ１２Ａ，１２Ｂ，…，１２Ｎからは１．５ビット（３値）のディジタル信号がそれぞれ出力される。
【００１４】
変換ステージ１２Ａ，１２Ｂ，…，１２Ｎ−１から出力される残差信号は、それぞれ次段の変換ステージ１２Ｂ，…，１２Ｎへ入力される。終段の変換ステージ１２Ｎから出力される残差信号は、例えば２ビットのサブＡ／Ｄ変換器（サブＡＤＣ）１３によってディジタル信号に変換される。変換ステージ１２Ａ，１２Ｂ，…，１２Ｎの具体的な構成については、後に詳しく説明する。
【００１５】
変換ステージ１２Ａ，１２Ｂ，…，１２ＮとサブＡＤＣ１３から出力されるディジタル信号は、ディジタル合成回路１４によって合成され、全体として高分解能のディジタル出力信号１５が生成される。初段の変換ステージ１２Ａから出力されるディジタル信号がディジタル出力信号１５の最上位側、終段の変換ステージ１２Ｎから出力される残差信号をＡ／Ｄ変換するサブＡＤＣ１３から出力されるディジタル信号がディジタル出力信号１５の最下位側である。
【００１６】
サンプルホールド回路１１から出力される同じアナログ信号（サンプルホールド値）に対して、変換ステージ１２Ａ，１２Ｂ，…，１２ＮとサブＡＤＣ１３からそれぞれ出力されるディジタル信号は、各ディジタル信号を出力する変換ステージまでの各ステージの持つ遅延時間の合計分に相当する相対的な遅延時間を持つ。従って、ディジタル合成回路１４では、このような相対遅延時間を補償してから各ディジタル信号を合成する必要があることは言うまでもない。
【００１７】
本実施形態のパイプライン型ＡＤＣでは、変換誤差を所望信号帯域内で十分に除去するために、最も大きな誤差を発生する初段の変換ステージ１２Ａに、先の特許文献１及び２に開示されている誤差拡散技術を用いる。これによって、所望信号帯域での高精度なＡ／Ｄ変換を行い、ノイズシェーピングによって誤差による雑音を所望信号帯域外（不要信号帯域）に分布させる。従って、誤差推定のための回路を不要とし、誤差による雑音除去のための回路も不要もしくは簡略化することが可能となり、消費電力の低減と低コスト化を実現することができる。
【００１８】
図２には、初段の変換ステージ１２Ａの構成例を示す。変換ステージ１２Ａには、図１のサンプルホールド回路１１から出力されるアナログ信号（サンプルホールド値）が入力される。入力されるアナログ信号は、まずサブＡ／Ｄ変換器（サブＡＤＣ）２１によって、比較的ビット数の少ないディジタル信号、例えば７値（３ビット）のディジタル信号に変換される。サブＡＤＣ２１から出力されるディジタル信号は、図１中のディジタル合成回路１４へ出力されると共に、サブＤ／Ａ変換器（サブＤＡＣ）２４の構成回路素子であるキャパシタを選択するための選択器２２の第１入力端に入力される。選択器２２の第２入力端には、ベクトルフィルタ２３を介してフィードバックベクトル信号が入力される。
【００１９】
選択器２２では、第２入力端に入力されるフィードバックベクトル信号の要素が要素値の小さい順に、第１入力端に入力されるサブＡＤＣ２１からのディジタル信号に対応する個数だけ選出される。選出された要素が対応するキャパシタを選択する状態とされることより、キャパシタを選択するための選択ベクトル信号が生成される。選択ベクトル信号に従って、サブＤＡＣ２４に含まれるキャパシタ群のうちサブＡＤＣ２１から入力されるディジタル信号に対応する個数のキャパシタが選択される。これにより、サブＡＤＣ２１から出力されるディジタル信号は、サブＤＡＣ２４によってアナログ信号に変換される。
【００２０】
このように、選択器２２によってサブＤＡＣ２４内のキャパシタは常に選択頻度（使用頻度）の低い順に選択されるため、各キャパシタは万遍なく選択されるようになる。従って、各キャパシタの容量値がばらつきによる誤差を持っている場合でも、その誤差による変換誤差を小さく抑えることができる。選択器２２の具体的な構成例については、後に詳しく説明する。
【００２１】
サブＤＡＣ２４から出力されるアナログ信号と、変換ステージ１２Ａに入力されるアナログ信号との差が減算器２５によって求められる。減算器２５から出力される差信号（これを残差信号という）は、残差増幅器２６により増幅される。残差増幅器２６から出力される残差信号は、次段の変換ステージ１２Ｂへ出力される。
【００２２】
一方、選択器２２から出力される選択ベクトル信号Ｄはベクトルフィルタ２３にも入力され、ここで誤差拡散のためのフィルタリング（例えば、積分）が施されることにより、前述のフィードバックベクトル信号が生成される。ベクトルフィルタ２３については、後に具体的に説明する。
【００２３】
２段目以降の変換ステージ１２Ｂ，…，１２Ｎには、前段の変換ステージ１２Ａ，１２Ｂ，…，１２Ｎ−１から出力されるアナログ信号（残差信号）が入力される。２段目以降の変換ステージ１２Ｂ，…，１２Ｎは、図示しないが図２からベクトルフィルタ２３を除去した構成であり、サブＡＤＣ２１から出力されるディジタル信号は、図１中のディジタル合成回路１４へ出力されると共に、選択器２２に入力される。選択器２２では、サブＤＡＣ２４内のキャパシタ群のうち、サブＡＤＣ２１から出力されるディジタル信号に対応する個数のキャパシタが選択される。
【００２４】
図３に、図２中のサブＤＡＣ２４、減算器２５及び残差増幅器２６の具体的な構成を示す。サブＤＡＣ２４、減算器２５及び残差増幅器２６の機能は、スイッチ群３１とキャパシタ群３２及び、ＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ  Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ；演算トランスコンダクタンス増幅器）３３を含むスイッチトキャパシタによって実現される。キャパシタ群３１のうち、Ｃ１〜Ｃ６は全て同じ容量値を持ち、Ｃ７はＣ１〜Ｃ６の容量値の２倍の容量値を持つ。
【００２５】
サブＤＡＣ２４においては、キャパシタ群３１から選択ベクトル信号Ｄによって図２中のサブＡＤＣ２１の出力ディジタル信号に対応する個数のキャパシタが選択される。この場合、選択ベクトル信号ＤはキャパシタＣ１〜Ｃ６の各々の選択状態、すなわち各キャパシタＣ１〜Ｃ６を選択するか否かを示す要素値を有する６個の要素からなる。サブＤＡＣ２４では、選択ベクトル信号ＤによってサブＡＤＣ２１から出力されるディジタル信号に対応する個数のキャパシタが選択され、該キャパシタを用いてサブＡＤＣ２１から出力されるディジタル信号がアナログ信号に変換される。
【００２６】
図１中のサンプルホールド回路１１からのアナログ信号または前段の変換ステージから入力される残差信号は、差動入力信号（正相入力電圧Ｖｉｎ＋及び逆相入力電圧Ｖｉｎ−）として与えられる。差動入力信号とサブＤＡＣ２４からの出力信号との差信号である残差信号は、差動出力信号（正相出力電圧Ｖｏｕｔ＋及び逆相出力電圧Ｖｏｕｔ−）として出力される。図３の回路の動作は、サンプルホールドモードと増幅モードが交互に繰り返される。
【００２７】
図３は差動回路構成の場合を示しているが、簡単のため正相側に注目して正相入力電圧Ｖｉｎ＋を入力電圧Ｖｉｎとし、正相出力電圧Ｖｏｕｔ＋を出力電圧Ｖｏｕｔとして動作を説明する。
まず、サンプルホールドモードでは、スイッチ群４１は図３（ａ）に示される状態となり、キャパシタ群３２の全てのキャパシタＣ１〜Ｃ７をＶｉｎが入力される端子に接続し、ＯＴＡ３３の入出力端子を短絡する。理想的には、ＯＴＡ３３の入出力端子の電位は同相モードの基準電位になる。この基準電位を０とする。このとき、キャパシタＣ１〜Ｃ７に蓄えられる電荷は、Ｑｉ＝ＣｉＶｉｎ（但し、ｉ＝１，２，…，７、ＣｉはキャパシタＣ１〜Ｃ７のそれぞれの容量値）である。
【００２８】
一方、増幅モードではスイッチ群３１は図３（ｂ）に示される状態となり、キャパシタ群３２のうちキャパシタＣ１〜Ｃ６には、正の参照電圧Ｖｒｅｆ＋または負の参照電圧Ｖｒｅｆ−が印加される。Ｖｒｅｆ＋とＶｒｅｆ−は、符号が異なる等しい電圧である。その結果、キャパシタＣ７の蓄積電荷Ｑ７は、次式となる。
【００２９】
【数１】
2004236143.tif 000003
【００３０】
但し、Ｄは図２中の選択器２２から出力される選択ベクトル信号であり、“１”または“−１”を各要素の要素値として持つベクトルである。この選択ベクトル信号Ｄによって、スイッチ群３１が切り替えられる。具体的には、選択ベクトル信号Ｄの要素値“１”の要素に対応するスイッチは参照電圧Ｖｒｅｆ＋に接続され、このスイッチに接続されているキャパシタは充電される。選択ベクトル信号Ｄの要素値“−１”の要素に対応するスイッチは参照電圧Ｖｒｅｆ−に接続され、このスイッチに接続されているキャパシタは放電される。
【００３１】
このようにキャパシタＣ１〜Ｃから、選択ベクトル信号Ｄによって指示される、サブＡＤＣ２１の出力ディジタル信号に対応する個数のキャパシタが選択され、選択されたキャパシタの参照電圧Ｖｒｅｆによる蓄積電荷が入力電圧Ｖｉｎによる蓄積電荷に加算される。ＯＴＡ３３の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｑ７／Ｃ７  より求められる。例えば、選択ベクトル信号Ｄの全ての要素値が“１”の場合、Ｖｏｕｔは次式となる。
【００３２】
【数２】
2004236143.tif 000004
【００３３】
この例では、入力電圧Ｖｉｎの４倍と参照電圧Ｖｒｅｆの３倍の電圧の合計が出力電圧Ｖｏｕｔとなる。参照電圧Ｖｒｅｆは、選択ベクトル信号Ｄの値によって−３，−２，…，２，３の７値をとる。このようにして、入力電圧ＶｉｎとサブＤＡＣ２４の出力電圧との差電圧である残差信号が出力電圧Ｖｏｕｔとして出力される。
【００３４】
式（２）は、キャパシタＣ１〜Ｃ７の容量値の誤差を考慮しない場合であるが、実際には誤差が生じる。キャパシタＣ１〜Ｃ７の容量値の誤差をｄＣｉ（但し、ｉ＝１，２，…，７）とすると、ＯＴＡ３３の出力電圧Ｖｏｕｔは次式となる。
【００３５】
【数３】
2004236143.tif 000005
【００３６】
ここで、入力電圧Ｖｉｎの係数の誤差は利得誤差であり、全てのキャパシタＣ１〜Ｃ７のＶｉｎによる蓄積電荷の誤差を含むため、Ｖｉｎによらず常に一定になる。この誤差も小さい方が望ましいが、入力Ｖｉｎに依存しないので、信号品質の劣化への影響は小さい。一方、参照電圧Ｖｒｅｆの係数の誤差は選択ベクトル信号Ｄによって選択されるキャパシタのＶｒｅｆによる蓄積電荷の誤差を含むため、選択ベクトル信号Ｄによって、すなわちＤのベクトルの要素値によって変化する。
【００３７】
通常のパイプライン型ＡＤＣでは、例えばＶｒｅｆの係数を２にしたい場合、Ｄ＝［１，１，１，１，−１，−１］ｔ  に固定されるために、誤差もｄＣ１＋ｄＣ２＋ｄＣ３＋ｄＣ４−ｄＣ５−ｄＣ６に固定される。このため、周期的な信号が入力された場合は、誤差も周期性を持つことになる。周期的な誤差は歪みとして観測され、Ａ／Ｄ変換器のスプリアスフリーダイナミックレンジを劣化させる。
【００３８】
一方、先に示した非特許文献１の方法は、Ｖｒｅｆの係数が同じ２でも、乱数を利用してＤ＝［１，１，１，１，−１，−１］ｔ  のみでなく、Ｄ＝［−１，１，１，１，１，−１］ｔ  やＤ＝［１，−１，−１，１，１，１］ｔ  など様々なパターンを発生させることによって、周期的な入力信号の場合も誤差に周期性を持たないようにして、広い帯域にわたり薄く分布させ、かつ、統計的な信号処理を利用して誤差をディジタル回路により除去している。
【００３９】
これに対して、本実施形態では選択ベクトル信号Ｄを乱数で決めるのでなく、ベクトルフィルタ２３を用いて選択ベクトル信号Ｄをフィルタリングすることにより、誤差成分に周波数分布を持たせて所望信号帯域外に拡散させ、誤差成分の除去は別途ディジタルフィルタによって行う。
【００４０】
一般に、無線通信装置などでは、アナログ信号処理部で除去し切れなかった隣接チャネル信号などの妨害信号を除去するディジタルフィルタや、符号間干渉を除去するロールオフフィルタなどが備えられている。また、所望信号帯域の数倍のサンプリング周波数が用いられ、ディジタルフィルタによって不要周波数成分を除去する構成となっている。本実施形態パイプライン型ＡＤＣを利用した場合、このような妨害信号除去用のディジタルフィルタを誤差成分除去用のフィルタとして利用することができ、新たにディジタルフィルタを加えることなく、良好な通信品質を確保することができる。
【００４１】
図４に、ベクトルフィルタ２３の一構成例を示す。この例のベクトルフィルタは、複数のディジタルフィルタ４１〜４６を有し、各ディジタルフィルタ４１〜４６には図２中に示した選択器２２からの選択ベクトル信号Ｄの各要素が入力される。ディジタルフィルタ４１〜４６は、この例ではそれぞれ加算器４７と遅延器４８からなる積分器（累積加算器）によって構成される。図４に示したベクトルフィルタ２３においては、所望信号帯域内の特に直流近辺での誤差が少なくなる。
【００４２】
ベクトルフィルタ２３を構成するディジタルフィルタとして、図４に示したような積分器に代えて２次あるいは高次のディジタルフィルタを用いることも可能である。このような２次または高次のディジタルフィルタによるベクトルフィルタにおいては、係数の選び方によって雑音が少なくなる周波数帯域を選ぶことができる。図５には、加算器５１，５９と遅延器５２，５３及び係数乗算器５４〜５８からなる公知の２次のディジタルフィルタの例を示す。
【００４３】
図６には、選択器２２の第１の構成例を示す。この例の選択器２２は、ソータ６１とレジスタ６２及び複数の比較器６３からなる。ソータ６１には、ベクトルフィルタ２３からのフィードバックベクトル信号が入力される。ソータ６１は、ベクトルフィルタ２３の出力信号である選択回数を示す各要素の要素値と要素番号を一組のデータとするレコードをソートする。
【００４４】
すなわち、ソータ６１ではフィードバックベクトル信号の各要素を要素値の小さい順にソートする。この例で示すソータ６１は、矩形で示される単位ソータを複数個組み合わせることで、８入力のデータのソートを行う。各単位ソータは２組のデータを比較し、要素値の大きい方を上側の出力ポートに、要素値の小さい方を下側の出力ポートにそれぞれ出力する機能を有する。
【００４５】
本実施形態では、ベクトルフィルタ２３からのフィードバックベクトル信号の要素数は６なので、ソータ６１の８入力のうち２入力は余る。余った２入力にハードウエアによって定まる最大値及び最小値を入力し、誤り検出などに利用することも可能である。
【００４６】
ソータ６１の出力では、図で上から要素値が大きい順、すなわち対応するキャパシタの選択回数が大きい順にデータが並ぶ。ソータ６１の出力データはレコードの要素番号のみが利用され、要素値そのもの（選択回数）は利用されない。ソータ６１の出力のうち、要素値が小さい順にソートされた要素番号が要素番号をアドレスとするレジスタ６２に記入されて保持される。
【００４７】
レジスタ６２の６個の出力は、６個の比較器６３の一方の入力端にそれぞれ入力される。比較器６３の他方の入力端には、図２中に示したサブＡＤＣ２１から出力されるディジタル信号が入力される。比較器６３は、サブＡＤＣ２１の出力値（サブＡＤＣ２１から出力されるディジタル信号の値）よりレジスタ６２からの出力値が小さい場合に“−１”、大きいか等しい場合に“１”をそれぞれ出力する。例えば、サブＡＤＣ２１の出力値が“３”の場合、比較器６３のうちレジスタ６２の出力値“１”，“２”，“３”を入力とする３個の比較器の出力は“−１”に、その他の比較器の出力は“１”になる。これらの６個の比較器６３の出力は、選択ベクトル信号Ｄとして選択器２２から出力される。
【００４８】
本実施形態のパイプライン型ＡＤＣによれば、サブＤＡＣの変換誤差による歪みの発生を抑制するために、非特許文献１に記載のように乱数を用いてサブＤＡＣを構成する回路素子の選び方を決める方法に比較して、低消費電力化と低コスト化を図りつつ所望信号帯域で高精度のＡ／Ｄ変換が可能となる。以下、この効果を具体的に説明する。
【００４９】
通常、パイプライン型ＡＤＣはナイキスト周波数（サンプリング周波数の半分の周波数）の信号まで精度よく変換を行うことができるように設計されるので、乱数を利用してサブＤＡＣの誤差を除去するためには、長時間のデータ収集による誤差推定が必要となる。
【００５０】
無線通信装置に用いられるＡＤＣでは、一般にサンプリング周波数を所望信号帯域の４〜１０倍程度の周波数に設定する、すなわち４〜１０倍程度のオーバーサンプリングを行っている。また、ディジタル信号処理部では所望信号帯域外に存在する隣接チャネル信号を除去するフィルタや、符号間干渉を除去するロールオフフィルタなどが用いられる。従って、ＡＤＣの変換精度は変換周波数帯域全域にわたり高い必要はなく、所望信号帯域外に誤差が存在したとしても、これらのフィルタにより除去されるため、所望信号帯域においてのみ誤差が小さければ十分である。
【００５１】
このような無線通信装置に用いられるＡＤＣに要求される性質を考慮すると、長時間のデータ収集が必要な乱数による誤差推定を行う必要はなく、サブＤＡＣの構成回路素子であるキャパシタの容量値の誤差の影響を所望信号帯域と異なる周波数帯域に偏って分布させる、本実施形態のようなパイプライン型ＡＤＣで十分である。本実施形態のＡＤＣを用いると、例えば待ち受けモードなどにおいてはＡＤＣを休止させることが可能であり、消費電力を効果的に低減できる。誤差推定のための回路が不要であり、誤差を除去するための回路などを特別に設ける必要もないため、集積回路化した場合の面積が小さくなり、低コスト化が可能になる。
【００５２】
次に、図７を用いて選択器２２の第２の構成例について説明する。
図６に示した選択器においては、フィードバックベクトル信号の要素値（選択回数）と共に要素番号をソートする必要があったが、図７に示す選択器は要素値のみを入力する。図２中に示したベクトルフィルタからのフィードバックベクトル信号の各要素は、階層的にグループ分けされる。階層的なグループ分けとは、対象を複数の第１グループに分け、第１グループをさらに複数の第２グループに分けるというように、グループのサイズを順次小さくしてグループ分けを繰り返すことをいう。
【００５３】
図７に示す例では、フィードバックベクトル信号はそれぞれ４個の要素を含む２つのグループＡ，Ｂに分けられ、グループＡ，Ｂはさらにそれぞれ２つの要素を含む２つのグループＡ１，Ａ２及びＢ１，Ｂ２に分けられる。この場合、２階層のグループ分けであり、グループＡ，Ｂは最上位階層、グループＡ１，Ａ２，Ｂ１，Ｂ２は最下位階層ということになる。
【００５４】
グループＡ，Ｂ，Ａ１，Ａ２，Ｂ１，Ｂ２毎に、グループ内の要素値の和加算器７１によって求められる。グループＡ１，Ａ２，Ｂ１，Ｂ２の両端の要素値及び加算器７１の出力は、第１比較部７２に入力される。第１比較部７２は、この例では７個の比較器を有し、グループＡ１，Ａ２，Ｂ１，Ｂ２の両端の要素値の大小関係と、加算器７１からの同一階層のグループ内の要素値の和の大小関係の比較を行い、それらの比較結果としてそれぞれ１ビットの信号を出力する。
【００５５】
比較部７２からの比較結果のうち、グループＡ，Ｂ内の要素値の和の比較結果及びそれを反転器７３で反転した信号は、それぞれグループＡ，Ｂの要素値の和をそれぞれ示すディジタル値の最下位ビット（ｌｓｂ）として利用される。グループＡ１，Ａ２内の要素値の和の比較結果及びこれを反転器７３で反転した信号は、グループＡ１，Ａ２の要素値の和をそれぞれ示すディジタル値の第２位ビットとして利用される。同様に、グループＢ１，Ｂ２内の要素値の和の比較結果及びこれを反転器７３で反転した信号は、グループＢ１，Ｂ２の要素値の和をそれぞれ示すディジタル値の第２位ビットとして利用される。グループＡ１，Ａ２，Ｂ１，Ｂ２の両端の要素値の比較結果とそれを反転器７３で反転した信号は、グループＡ１，Ａ２，Ｂ１，Ｂ２の両端の要素値をそれぞれ示すディジタル値の最上位ビット（ｍｓｂ）として利用される。
【００５６】
このように比較部７２からの比較結果及びその反転信号によって、“０００”から“１１１”までの２進数でそれぞれ表される８個のディジタル信号が生成される。これら８個のディジタル信号は、８個の比較器を有する第２比較部７４に入力され、図２中に示したサブＡＤＣ２１から出力されるディジタル信号とそれぞれ比較される。
【００５７】
第２比較部７４は、第１比較部７２からの比較結果及びその反転信号からなるディジタル信号がサブＡＤＣ２１から出力されるディジタル信号より小さいとき“１”を出力し、それ以外のとき“−１”を出力する。第２比較部７４の出力は、選択ベクトル信号Ｄとして選択器２２から出力される。このような構成の選択器２２によっても、サブＤＡＣ２４内のキャパシタは常に選択頻度（使用頻度）の低い順に選択されるため、各キャパシタは万遍なく選択される。従って、各キャパシタの容量値の誤差による変換誤差を小さく抑えることができる。
【００５８】
本実施形態では、ベクトルフィルタ２３から出力されるフィードバックベクトル信号の要素数は６であるのに対して、図７に示す構成の選択器は８入力・８出力であり、２入力・２出力が余る。そこで、余った２入力にハードウエアで定まる最大値と最小値を入力するなどの方法により、機能検証などに用いることも可能である。
【００５９】
図７に示した構成の階層的にグループ分けして比較する選択器を用いると、図６に示したソータを用いた選択器に比較して回路構成が単純になる。従って、チップ面積や消費電力を押さえつつ、所望信号帯域内の信号対雑音電力比が大きいパイプライン型ＡＤＣを実現することが可能になる。
【００６０】
【発明の効果】
以上説明したように、本発明によると所望信号帯域で高精度の変換特性が得られ、低消費電力かつ低コストのパイプライン型Ａ／Ｄ変換器を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るパイプライン型ＡＤＣの構成を示すブロック図
【図２】同実施形態における初段の変換ステージの構成を示すブロック図
【図３】同実施形態におけるサブＤＡＣと減算器及び残差増幅器の具体的な構成例を示す回路図
【図４】同実施形態におけるベクトルフィルタの一例を示すブロック図
【図５】同実施形態におけるベクトルフィルタに利用可能な２次のディジタルフィルタの構成を示すブロック図
【図６】同実施形態における選択器の第１の構成例を示すブロック図
【図７】同実施形態における選択器の第２の構成例を示すブロック図
【符号の説明】
１０…アナログ入力信号
１１…サンプルホールド回路
１２Ａ．１２Ｂ，…，１２Ｎ…変換ステージ
２１…サブＤＡＣ
２２…選択器
２３…ベクトルフィルタ
２４…サブＡＤＣ
２５…減算器
２６…残差増幅器
３１…スイッチ群
３２…キャパシタ群
３３…演算トランスコンダクタンス増幅器
４１〜４６…ディジタルフィルタ
６１…ソータ
６２…レジスタ
６３…比較器
７１…加算器
７２…第１比較器
７３…反転器
７４…第２比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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