(57)【要約】【課題】複数の周波数で画像読み取り装置を駆動する際の画質劣化や出力クロックのグリッジなどの不具合を解消する。【解決手段】スイッチ１１４，１１９等により低速クロックと高速クロックを切り替えることができる。切り替え時にはＣＰＵより停止フラグをオンにすることでＩＰＣＬＫを一次停止し、切り替え後に停止フラグをオフにしてクロック供給を再開する。またシェーディング補正や原稿検知、カラーモードでの読み取りは低速クロックで行い、白黒モードでの読取りは高速クロックで行う。【選択図】図１
2004120254.tif 000002
【特許請求の範囲】
【請求項１】
複数のクロック周波数に同期して原稿画像を読み取ることができる画像読取装置であって、
前記複数のクロック周波数を選択的に切り替える切り替え手段と、
画像読み取り待機状態においては前記のクロック周波数を、最も低いクロック周波数に設定し、読み取り開始時に前記複数のクロック周波数のいずれかのクロック周波数に設定して原稿画像読み取りを行い、読み取り完了後に前記最も低いクロック周波数に再設定する読み取り制御手段と
を備えることを特徴とする画像読取装置。
【請求項２】
前記切り替え手段により切り替え時に、クロックを停止させる停止手段を更に備えることを特徴とする請求項１に記載の画像読取装置。
【請求項３】
複数のクロック周波数に同期して原稿画像を読み取ることができる画像読取装置であって、
前記複数のクロック周波数を選択的に切り替える切り替え手段と、
前記切り替え手段により切り替えられたクロック周波数に連続的に追従する周波数のクロックを再生し、前記原稿画像の同期信号として前記再生されたクロックを出力するクロック再生手段と
を備えることを特徴とする画像読取装置。
【請求項４】
前記読み取り制御手段は、原稿画像読み取りを行う場合に、モノクローム画像データを出力する白黒モードであれば、もっとも高いクロック周波数に設定して原稿画像を読み取り、カラー画像データを出力するカラーモードであれば、もっとも低いクロック周波数に設定して原稿画像を読み取ることを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
【請求項５】
前記読み取り制御手段はさらにシェーディング補正を行い、シェーディング補正を行うに際しては、もっとも低いクロック周波数に設定することを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
【請求項６】
前記読み取り制御手段はさらに原稿検知を行い、原稿検知を行うに際しては、もっとも低いクロック周波数に設定することを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
【請求項７】
複数のクロック速度で原稿画像を読み取り、前記複数のクロック速度を選択的に切り替える手段と、
読み取り画像より画像読取装置の状態を判定する第１の判定手段とを備え、
前記第１の判定手段は前記複数のクロック速度の内、最も遅いクロック速度で判定を行うことを特徴とする画像読取装置。
【請求項８】
前記第１の判定手段に代えて、読み取り画像より原稿の状態を判定する第２の判定手段を備えることを特徴とする請求項７に記載の画像読取装置。
【請求項９】
請求項１乃至８のいずれか１項に記載の画像読取装置により読み取った原稿画像の画像信号を印刷出力あるいはファクシミリ出力あるいはそのまま出力できる出力装置を備えることを特徴とする画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば原稿等を読み取る画像読取装置に関し、特に生産性と高画質を両立させるに好適な画像読取装置に関するものである。
【０００２】
【従来の技術】
近年デジタル複写機やパーソナルコンピュータ（ＰＣ）用イメージスキャナに代表される画像読み取り装置が広く一般に使用されてきている。特にデジタル複写機は複写機能だけでなくネットワーク機能を搭載し、プリンタ、ファクシミリ、画像スキャナとして幅広いアプリケーションを提供するイメージプラットフォームとして注目されている。
【０００３】
デジタル複写機は、例えばプリント動作中にスキャナとして読み取った原稿をＰＣに送信する、あるいはファクシミリ送信する、といった複合動作を同時に処理することが可能になっている。このようにして読み取られた原稿画像を電子化して配信したり、紙文書を電子化して保存するなど、文書を電子化する需要は非常に大きく、画像読み取り装置へもより高い生産性が求められている。
【０００４】
画像読み取り装置の一般的な構成は、プラテンガラス上に載置された原稿を高輝度な光源により走査し、その反射光を集光して焦点面に導き、焦点面に設置されたＣＣＤ等の光電変換素子によりアナログ電気信号に変換してそれをデジタル化するというものである。このような構成において生産性を高める一般的な方法は、走査速度及びＣＣＤの駆動速度の高速化である。
【０００５】
そして、画像読み取り装置の生産性を向上しようとした場合、例えば白黒原稿に対しては読み取りクロックを高速にして走査速度及びＣＣＤの駆動速度を高速化することで生産性を向上させ、カラー原稿に対しては通常のクロックで画質を優先させる方法が知られている。
【０００６】
【発明が解決しようとする課題】
しかしながら、読み取りクロックを切り替えることで走査速度及びＣＣＤの駆動速度の高速化を図るシステムにおいては次のような問題がある。
（１）高速駆動した場合には、ＣＣＤやその他の高速化されたデバイス温度が低速駆動の場合に比べて上昇する。このため、高速駆動時にあわせた能力の冷却システムを用意しなければならない。
（２）画像読み取り装置の画質はＣＣＤのライン周期当たりの露光量によって大きく左右される。低速駆動時の光量のままで高速駆動すると、光量不足による信号ＳＮの劣化が生じる。そのため、画質の劣化のほか、読み取った画像を所定の基準で判定することにより実現されているゴミ検出や原稿の有無やそのサイズの検知についても、誤検知が生じる場合がある。画質を維持し、また、誤検知を防止するためには、光源である原稿照明ランプの光量アップが必要になる。
（３）クロック周波数を切り替えて低速駆動と高速駆動とを切り替える場合、外部に対するインターフェースでのクロック切り替え追従性を向上させつ必要がある。
【０００７】
本発明は上記従来例に鑑みてなされたもので、低速クロックで待機することによって待機電力を減らし、生産性を維持しつつデバイスの温度上昇を押さえることを可能とした画像読取装置を提供することを目的とする。
【０００８】
また、ゴミや原稿の有無あるいはそのサイズ等の検知動作を低速クロック動作で行うことにより、信号ＳＮに起因する誤判定を軽減させた画像読取装置を提供することを目的とする。
【０００９】
また、クロック再生機能付きトランスミッタを使用したインターフェースに対して、停止制御無しでクロックを切り替えることによってインターフェースにおけるクロック切り替え追従性を向上させた画像読取装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために本発明は次のような構成を備える。
【００１１】
複数のクロック周波数に同期して原稿画像を読み取ることができる画像読取装置であって、
前記複数のクロック周波数を選択的に切り替える切り替え手段と、
画像読み取り待機状態においては前記のクロック周波数を、最も低いクロック周波数に設定し、読み取り開始時に前記複数のクロック周波数のいずれかのクロック周波数に設定して原稿画像読み取りを行い、読み取り完了後に前記最も低いクロック周波数に再設定する読み取り制御手段とを備える。
【００１２】
更に好ましくは、前記切り替え手段により切り替え時に、クロックを停止させる停止手段を更に備える。
【００１３】
あるいは、複数のクロック周波数に同期して原稿画像を読み取ることができる画像読取装置であって、
前記複数のクロック周波数を選択的に切り替える切り替え手段と、
前記切り替え手段により切り替えられたクロック周波数に連続的に追従する周波数のクロックを再生し、前記原稿画像の同期信号として前記再生されたクロックを出力するクロック再生手段とを備える。
【００１４】
更に好ましくは、前記読み取り制御手段は、原稿画像読み取りを行う場合に、モノクローム画像データを出力する白黒モードであれば、もっとも高いクロック周波数に設定して原稿画像を読み取り、カラー画像データを出力するカラーモードであれば、もっとも低いクロック周波数に設定して原稿画像を読み取る。
【００１５】
更に好ましくは、前記読み取り制御手段はさらにシェーディング補正を行い、シェーディング補正を行うに際しては、もっとも低いクロック周波数に設定する。
【００１６】
更に好ましくは、前記読み取り制御手段はさらに原稿検知を行い、原稿検知を行うに際しては、もっとも低いクロック周波数に設定する。
【００１７】
あるいは、複数のクロック速度で原稿画像を読み取り、前記複数のクロック速度を選択的に切り替える手段と、
読み取り画像より画像読み取り装置の状態を判定する第１の判定手段とを備え、
前記第１の判定手段は前記複数のクロック速度の内、最も遅いクロック速度で判定を行う。
【００１８】
更に好ましくは、前記第１の判定手段に代えて、読み取り画像より原稿の状態を判定する第２の判定手段を備える。
【００１９】
あるいは、上記いずれかに記載の画像読み取り装置により読み取った原稿画像の画像信号を印刷出力あるいはファクシミリ出力あるいはそのまま出力できる出力装置を備えることを特徴とする画像処理装置。
ものである。
【００２０】
【発明の実施の形態】
＜第１実施形態＞
以下、画像読取装置の第１の実施形態としてデジタル複写機におけるスキャナ部について説明を行う。
【００２１】
［デジタル複写機の構成］
図１０は画像読み取り装置３０００を含むデジタル複写機システムの構成図を表す。デジタル複写機全体は画像読み取り装置３０００と画像形成装置４０００で構成される。画像形成装置４０００には、システム制御と画像処理とを行うコントローラ５０００と操作部６０００とが組み込まれている。
【００２２】
画像形成装置４０００にはシステム電源が搭載され、画像読み取り装置３０００には電源ケーブル４００１を介してＤＣ電源が供給される。画像形成装置４０００は、電子写真方式等の印刷エンジンを備えており、外部端子から入力される画像信号や、画像読取装置３０００から入力されるビデオ信号に基づいて印刷画像を形成する。本実施形態においては画像形成装置４０００はカラー印刷可能な装置であるものとする。
【００２３】
また画像読み取り装置３０００を制御する制御信号や、画像読み取り装置３０００から出力されるビデオ信号及びビデオクロックは、信号ケーブル４００２を介してコントローラ５０００と接続されている。
【００２４】
コントローラ５０００は画像読み取り装置３０００、画像形成装置４０００、操作部６０００を集中的に管理するとともにプリント、ファクシミリ、スキャンといったネットワークアプリケーションも制御するものである。また、コントローラ５０００には画像データの色校正、像域分離、カラー判定などの各種画像処理ブロックが搭載され、これらの画像処理ブロックは画像読み取り装置３０００から供給されるビデオクロックによって駆動される。
【００２５】
画像読み取り部３０００には、光学的に原稿画像を読み取るためのスキャナエンジン部３１００と、読み取り制御部３１０３と、コントローラ５０００からの指示に応じて読取り制御部を初めとする読み取り部３０００全体を制御するＣＰＵ３１０１と、ＲＯＭおよびＲＡＭで構成されるメモリ３１０２が含まれる。メモリ３１０２には、ＣＰＵ３１０１で実行されるプログラムやデータ等が格納される。スキャナエンジン部は走査速度を複数通りに切り替えることができる。また、カラー画像データを出力するカラーモードとモノクローム画像データを出力する白黒モードのいずれかが選択できる。そのため、例えば光源光として白色光を用い、カラーモードではＣＣＤセンサの前に各色成分のカラーフィルタをかけて色成分ごとに画像データを出力し、一方、白黒モードでは、カラーフィルタなどを用いずに画像データを出力する。
【００２６】
操作部６０００はユーザーからの指示を入力するものである。
【００２７】
［スキャナエンジン部の構成］
図１４は、図１０におけるスキャナエンジン部３１００の断面図であり、デジタル複写機などの画像読み取り装置の代表的な構成を示すものである。
【００２８】
スキャナエンジン部３１００は縮小光学系構成であり、原稿照明ランプ３００４で照明された原稿反射光は、第１ミラー３００５、第２ミラー３００６、第３ミラー３００７、光学レンズ３０１０を介してＣＣＤ３０１１に結像される。原稿画像の読み取りは光学モータ３０１２によって第１ミラー台３００８、第２ミラー台３００９を矢印ＡもしくはＢ方向に２：１のスピードで走査駆動することで行われる。この走査駆動速度を複数の段階、たとえば２段階に切り替えて、互いに異なる多段階のスピードで原稿を読み取ることができる。
【００２９】
原稿照明ランプ３００４には外部電極方式のキセノン管が用いられ、反射笠３０１３、３０１４による反射光も合わせて原稿照明が行われる。
【００３０】
原稿は原稿ガラス３００１に載置され、原稿圧板３００３によって押さえられる。原稿圧板３００３には原稿ガラス３００１の汚れ、破損防止用カバーとしての機能もある。
【００３１】
基準白板３００２は、シェーディング補正を行うための基準信号を得る際に用いられる。温度、湿度などの環境条件や、耐久によって色味が変動しない材料が一般的に用いられる。
【００３２】
［読み取り制御部の構成］
図１は画像読み取り装置３０００における、読み取り制御部３１０３のブロック図である。
【００３３】
図１においてＣＣＤ３０１１で電気信号に変換された原稿画像はＡＤコンバータ１０１で１０ビットのデジタルビデオデータに変換される。変換されたビデオデータにおいてＣＣＤ３０１１の有効画素領域のデジタルビデオデータはＦＩＦＯ１０２に書き込まれる。また同時に線形補間回路１０３に供給される。
【００３４】
ＦＩＦＯ１０２に書き込まれる有効画像領域はＣＣＤタイミング生成部１０７で生成されるＣＣＤＨＥＮＡＢＬＥ信号によって決定され、本実施形態においては原稿ガラス３００１の指標突き当て位置から２９７ｍｍに相当する７０２０画素分が設定されている。一般に指標突き当て位置は公差を持つため、ＣＣＤＨＥＮＡＢＬＥ信号の設定は機体間の主走査方向のレジ調整の機能も有する。
【００３５】
ＣＣＤタイミング生成部１０７は、後述するクロックセット（ＣＬＫＨＰ，ＣＬＫＨＮ，ＶＣＬＫ，ＴＧＣＬＫ）からＣＣＤ３０１１、ＡＤ変換器１０１、ＦＩＦＯ１０２を駆動する各種タイミング信号を生成するブロックで、カウンタと各パルス位相を設定するためのデコーダから構成される。
【００３６】
ＦＩＦＯ１０２からの読み出しはＩＰタイミング生成部１０８で生成されるＩＰＨＥＮＡＢＬＥ信号によって決定され、デフォルト状態ではＦＩＦＯ１０２から読み出されて線形補間回路１０３に供給されるｓｉｇＡ信号と、ＦＩＦＯ１０２に入力されるとともに線形補間回路１０３のもう一方の入力に供給されるｓｉｇＢ信号とが同位相になるように設定されている。
【００３７】
また、ＦＩＦＯ１０２には書き込みクロックと読み出しクロックがそれぞれ独立に供給されており、ビデオデータの周波数変換を行うことが可能である。
【００３８】
ＩＰタイミング生成部１０８は、後述するＩＰＣＬＫ信号をクロックとしてＦＩＦＯ１０２読み出し以降の制御パルスを生成するブロックで、カウンタと各パルス位相を設定するためのデコーダで構成されている。
【００３９】
ＣＣＤタイミング生成部１０７からＩＰタイミング生成部１０８へはＩＰＴＲＩＧＧＥＲパルスが供給され、ＩＰタイミング生成部１０８ではＩＰＴＲＩＧＧＥＲパルスに同期して内部カウンタをリセットし、各種パルスを生成する。従って、ＩＰタイミング生成部１０８で生成される各種パルスとビデオデータとの位相関係の調整は、ＩＰＴＲＩＧＧＥＲパルスの設定のみで行うことが可能である。
【００４０】
線形補間回路１０３は設定された比率で２つの入力信号ｓｉｇＡとｓｉｇＢの重み付け加算を行うもので、重み付けの和が１になるように動作する。デフォルトではｓｉｇＡがスルー出力される設定になっている。
【００４１】
シェーディング回路１０４は、ＣＣＤ３０１１の感度ムラや照明ランプ３００４の配光、レンズ３０１０の端部光量劣化等を基準白板３００２で校正する処理を行う。シェーディング回路１０４の校正処理は、シェーディング回路１０４に接続されたシェーディングメモリ１５２に保管されるシェーディング係数との乗算を行うことによって実現される。シェーディングメモリ１５２に保持されるシェーディング係数は原稿読み取り毎に更新され、原稿読み取り完了後は後述するサイズ検知動作のためにシェーディング係数が保持される。
【００４２】
シェーディング補正後の画像データＶＤＯ＜２３．．０＞は差動バッファ群１５０に供給され、（ＶＤＯ２３＋、ＶＤＯ２３−）〜（ＶＤＯ０＋、ＶＤＯ０−）の２４ペアの差動信号として信号ケーブル４００２を介してコントローラ５０００に供給される。
【００４３】
ゴミ検知回路１０５は、基準白板３００２や読み取り位置、あるいは原稿上のゴミを検知するための回路である。ゴミ検知回路１０５は次のように動作する。
【００４４】
図２は基準白板３００２の読み取り面の一例を示した図である。破線ａ、ｂ、ｃで示されるラインは原稿走査時の走査ラインと平行であり、基準白板３００２におけるシェーディング補正データが取得可能な３つのエリアである。破線ａ、ｂに上はゴミはなく主走査全領域では均一な濃度特性が達成されている。一方破線ｃには製造時に黒ゴミ２０１が付着している。
【００４５】
図３はゴミ検知アルゴリズムを説明するための図で、破線３０４，３０５で挟まれた１ライン区間において、実線３０３が図２のｃラインのシェーディング補正後の波形を示す。黒ゴミ２０１に対応して信号レベルにパルス状の変動が生じている。一点鎖線３０１，３０２はゴミ検知回路１０５がゴミを判定するための上限、下限レベルを示す。
【００４６】
ゴミ検知回路１０５はシェーディング補正後の信号波形３０３に対して、上限、下限の２つの判定レベル３０１，３０２（図３参照）を有し、いずれかの判定レベルを越えた画素をゴミと判定するように動作する。図３の信号波形３０３は黒ゴミ２０１部分で下限３０２を下回るためゴミ検知回路１０５によってゴミ有りと認識される。
【００４７】
サイズ検知回路１０６は、シェーディング補正後のビデオデータに対して主走査方向（ラインの方向）の複数の所定エリアの平均値を算出すると共に、各々個別に設定される判定レベルとの比較を行う回路である。
【００４８】
サイズ検知動作は原稿圧板３００３の開閉に連動して行われ、ランプ３００４を点灯し、原稿圧板３００３の開閉による反射光の有無の変化より原稿の有無及びサイズを判定するものである。
【００４９】
［クロック信号の生成］
次にクロック構成について説明する。
【００５０】
システムの基準となるクロックは水晶発振器１１１で、出力信号ＲＥＦ１は本例において２５ＭＨｚである。ＲＥＦ１クロックはＰＬＬ回路１０９及びＰＬＬ回路１１０に供給され、ＣＣＤタイミング生成部１０７が使用する各種クロックが生成される。
【００５１】
ＰＬＬ回路１０９ではＣＬＫＨＰ１（１００ＭＨｚ正相）、ＣＬＫＨＮ１（１００ＭＨｚ逆相）、ＶＣＬＫ１（２５ＭＨｚ）、ＴＧＣＬＫ１（１２．５ＭＨｚ）の４種類のクロックから構成されるクロックセット１が出力される。一方、ＰＬＬ回路１１０ではＣＬＫＨＰ２（２００ＭＨｚ正相）、ＣＬＫＨＮ２（２００ＭＨｚ逆相）、ＶＣＬＫ２（５０ＭＨｚ）、ＴＧＣＬＫ２（２５ＭＨｚ）から構成されるクロックセット２が出力される。
【００５２】
クロックセット１及び２はスイッチ１１４の２つの入力端子に接続され、どちらか一方が選択されクロックセットとして出力される。スイッチ１１４はＣＰＵ３１０１により制御される。例えばスイッチ１１４には、ＣＰＵ３１０１から一意的に識別可能なポート番号が割り当てられている。そして、ＣＰＵ３１０１によりスイッチ１１４に相当するポートに対して状態１に相当する値を出力すればＰＬＬ１０９側に、状態２に相当する値を出力すればＰＬＬ１１０側に、スイッチ１１４は切り替えられる。また、ＣＰＵ３１０１はそのポート番号を指定してスイッチ１１４の状態を読み取ることもできる。この構成はスイッチ１１４に限らず、スイッチ１１７、１１８、１１９についても同様である。
【００５３】
スイッチ１１４はデフォルト状態（初期状態）ではＰＬＬ１０９側に接続しており、クロックセット１が選択される。
【００５４】
クロックセット１，２は、それぞれ信号ＣＬＫＨＰ、ＣＬＫＨＮ、ＶＣＬＫ、ＴＧＣＬＫから構成され、ＣＣＤタイミング生成部１０７に供給される。なお、以下では、クロックセット１，２の総称として単にクロックセットと呼ぶ場合もある。
【００５５】
クロックセットのうち、ＶＣＬＫ信号はスイッチ１１９の一方の入力端子にも接続される。スイッチ１１９のもう一方の入力には外部装置と同期を取るために使用されるＥＸＣＬＫ信号が接続されており、一方が選択されてＩＰＣＬＫ信号として出力される。デフォルト状態ではＶＣＬＫ信号が選択される。
【００５６】
ＩＰＣＬＫ信号は同期停止回路１１２を経由してＩＰタイミング生成部１０８に供給される。またＩＰＣＬＫ信号は反転バッファ１２１で反転されＤＣＬＫ信号として差動バッファ１５１に供給される。ＤＣＬＫ信号は差動バッファ１５１で差動信号（ＤＣＬＫ＋、ＤＣＬＫ−）に変換され、コントローラ５０００に供給される。これがビデオ信号の画素単位の同期信号となる。
【００５７】
スイッチ１１９に入力されるＥＸＣＬＫ信号は水晶発振器１１６の出力ＲＥＦ２信号を基に生成される。ＲＥＦ２信号は本例において４０ＭＨｚのクロックで、周波数変調を行うＳＳＣＧ１１５を経由してスイッチ１１８の一方の入力端子に供給されると共に分周器１１７で２分周される。分周器１１７の出力はスイッチ１１８のもう一方の入力端子に供給され、スイッチ１１８により一方が選択されてＥＸＣＬＫ信号として出力される。デフォルト状態ではスイッチ１１８は分周器１１７出力を選択する。なお、ＥＸＣＬＫ信号はＶＣＬＫ信号よりも低い周波数となるように設定される。
【００５８】
同期停止回路１１２はＩＰＣＬＫ信号を停止、再供給する際にグリッジの発生を防止するための回路で、スイッチ１１９の出力信号（入力クロック）を反転するための反転バッファ１１２ａ、停止フラグの値をラッチするためのＤタイプフリップフロップ１１２ｂ（以下ＤＦＦと称する）、入力クロックとＤＦＦ１１２ｂの反転出力とを入力とするＡＮＤゲート１１２ｃで構成される。
【００５９】
同期停止回路１１２はＣＰＵ３１０１によって制御される。具体的には図１に示す停止フラグがＣＰＵ３１０１のポートに接続され、ＣＰＵ３１０１が停止フラグをハイレベルに制御することによってＩＰＣＬＫ信号の出力が停止される。
【００６０】
図４は同期停止回路１１２の動作タイミングを表す。同図において停止フラグは反転バッファ１１２ａから出力される反転クロックでラッチされてＤＦＦ１１２ｂより出力される。
【００６１】
ＡＮＤゲート１１２ｃの２つの入力には入力クロックとＤＦＦ１１２ｂでラッチされた停止フラグが入力され、ＤＦＦ１１２ｂ出力がローレベル区間で停止するクロックが出力される。すなわち、ＣＰＵ３１０１が停止フラグをハイレベルにすると、停止フラグがハイレベルの間、反転クロック（反転バッファ１１２ａの出力）に同期してＩＰＣＬＫ信号は停止する。
【００６２】
ＤＦＦ１１２ｂ出力／Ｑ（図中の反転符号を本明細書においては「／」で表す。）は、クロックのローレベル区間に変化点を持つため、ＡＮＤゲート１１２ｃ出力にはグリッジが発生しない構成となる。
【００６３】
［初期化および準備動作］
以上の構成において画像読み取り装置３０００の動作について説明する。
【００６４】
第１に起動時の動作について説明する。図１０において、画像読み取り装置３０００は画像形成装置４０００から電源ケーブル４００１を介して供給されるＤＣ電源がオンされた時に起動する。またＤＣ電源オフで画像読み取り装置３０００への供給電力は完全に遮断される。外部から供給されるＤＣ電源のオフ制御は、ＣＰＵ３１０１がコントローラ５０００と予め通信を行い、電源オフすることが了承された後に実行される。
【００６５】
例えば画像読み取り装置３０００に異常が発生した場合、ＣＰＵ３１０１はコントローラ５０００に画像読み取り装置３０００の異常を通知し、画像形成装置４０００はコントローラ５０００の指示によってＤＣ電源のオフ制御を行う。
【００６６】
起動時にはスイッチ１１４、１１８、１１９はデフォルト状態にある。すなわち、ＤＣ電源が画像形成装置４０００から供給が開始されると、ＣＰＵ３１０１はその初期化処理の中でスイッチ１１４，１１８，１１９の設定を初期化する。初期状態においては、前述したとおりスイッチ１１４は低速側のクロックセット１が選択されるように設定され、ＶＣＬＫ信号は２５ＭＨｚ、ＩＰＣＬＫ信号はＶＣＬＫ信号に等しく２５ＭＨｚに設定される。またスイッチ１１８は、２分の１分周器１１７の出力が選択されるように、スイッチ１１９はＶＣＬＫ信号が選択されるようにそれぞれ設定される。すなわち、このデフォルト設定では、クロックセット１が選択され、また、ＩＰＣＬＫ信号としてＶＣＬＫ１信号が選択される。
【００６７】
次に起動処理として光学モーター３０１２の位置基準制御完了後、ＣＰＵ３１０１による制御下で、ＣＣＤラインセンサ３０１２の出力バラツキ補正のためのゲイン調整が行われる。
【００６８】
ゲイン調整は画像読み取り装置３０００の持つ複数の画像読み取りスピードに対応して行われ、まずスイッチ１１４、１１８、１１９がデフォルト状態である低速側のクロックセット１に対して調整が行われる。
【００６９】
ゲイン調整は基準白板３００２を読み取って、その読み取りレベルが所定値になるように行われる。
【００７０】
クロックセット１に対する調整完了後、ＣＰＵ３１０１はスイッチ１１４によりクロックセット２を選択するように設定を変更し、クロックセット１に対してと同様にゲイン調整を行う。各クロックセットにおけるゲイン調整結果は、各クロックセットと対応付けられてＲＡＭ３１０２に保管される。ゲイン調整結果はスイッチ１１９の状態と対応付けられて格納されてもよい。
【００７１】
クロックセット２によるゲイン調整完了後、スイッチ１１４はデフォルト状態に切り替えられ、起動処理が継続される。起動完了後、スイッチ１１４はクロックセット１を選択した状態であり、画像読み取り装置３０００は低速側クロックで待機状態となる。また、スイッチ１１９はＥＸＣＬＫを選択する設定に変更され、ＩＰＣＬＫ信号には分周器１１７で分周された２０ＭＨｚの周波数変調クロックが設定される。
【００７２】
図５はＣＣＤタイミング生成部１０７の出力波形の起動後の状態を示す。
【００７３】
紙搬送（ミラー台３００８の移動）速度が１００ｍｍ／ｓ、解像度が６００ＤＰＩ（ドット／インチ）であることからライン周期は、１／（１００／２５．４＊６００）＝４２３．３μｓとなる。
【００７４】
ＣＣＤ３０１１の駆動波形はフォトダイオードからの電荷転送を行うＴＧパルス（ＴＧＣＬＫ）と、２相転送クロックφ１、φ２で構成される。これら信号は、ＣＣＤタイミング生成部１０７からＣＣＤ３０１１およびＡＤコンバータ１０１に入力される。ＣＣＤ３０１１は７５００の有効画素を持ち、偶数画素列、奇数画素列に分けて出力される構成で、転送周波数はＴＧＣＬＫに等しく１２．５ＭＨｚであるため１ライン当たりの転送画素数は、４２３．３ｕｓ／（１／１２５ＭＨｚ）＝５２９１画素となる。
【００７５】
有効画素数は７５００／２＝３７５０画素なので、５２９１−３７５０＝１５４１画素がＴＧパルス及び空転送部に割り当て可能な画素数である。空転送部とは、実際に読み取られた画像信号が不在である、空の信号をビデオ信号に充填するためのものである。
【００７６】
ＣＣＤＨＥＮＡＢＬＥ信号はＣＣＤ３０１１の有効画素区間でローレベルになるように設定され、ＩＰＨＥＮＡＢＬＥ信号は４画素遅れた位相で設定される。
【００７７】
ゲイン調整後、クロックセット１が選択された状態でゴミ検知動作が行われる。前述したようにゴミ検知動作は画像データと判定レベルとを比較することによって実行されるため、画像データのＳＮ（信号雑音比）によって判定結果が左右される場合がある。クロックセット１が選択された状態ではＣＣＤラインセンサー３０１１が低速で駆動されるため十分なＳＮが確保されており、ゴミ検知における誤判定が防止される。
【００７８】
以上の処理が起動時に行われ、クロックセット１が選択された状態で読み取り待機状態となる。読み取り待機状態はコントローラ５０００からの読み取り指示があるまで継続される。
【００７９】
以上の手順により、複数のクロック速度の内、待機状態においてはクロック周波数の低いクロックセット１が選択されたことで待機状態の消費電力が抑えられ、余分な発熱を防止することが出来る。また、クロック周波数の低いクロックセット１を用いてゴミ検出をすることでゴミの誤検出が防止できる。
【００８０】
［画像読み取り動作］
次に画像読み取りの動作について説明する。
【００８１】
画像読み取り処理は、操作部６０００から入力されるユーザコマンドをコントローラ５０００が解釈し、コントローラ５０００からの読み取り指示が信号ケーブル４００２を介して画像読み取り装置３０００に伝達されて開始される。
【００８２】
本実施形態においては、読み取りモードがカラーもしくはカラー／白黒自動選択の場合にはクロックセット１による等倍読み取りを行い、白黒モードの場合にはクロックセット２による等倍読み取りを行うように動作する。
【００８３】
図６は画像読み取りのフローチャートを示す。このフローチャートは、ＣＰＵ３１０１による制御の下、画像読取装置３０００の動作手順を示す。
【００８４】
Ｓ１は画像読み取り装置３０００の待機状態を示す。Ｓ１状態で原稿圧板３００３が開閉された場合、開閉動作に連動してサイズ検知回路１０６を用いた原稿サイズ検知処理が行われる。例えば、原稿圧板３００３が開かれた状態から閉じられた場合、原稿サイズ検知処理が行われる。原稿サイズ検知処理では、原稿の有無も合わせて検知される。原稿サイズ検知処理は画像データの平均値演算を含む処理であり、画像データのＳＮによって判定結果が左右される場合がある。
【００８５】
本実施形態においては、Ｓ１の状態はクロックセット１が選択された状態であって、原稿サイズ検知処理は、ＣＣＤラインセンサ３０１１が低速クロックで駆動された状態で行われる。このため、画像データには十分なＳＮが確保されており、ＳＮに起因する誤判定は発生しない。
【００８６】
Ｓ２はコントローラ５０００からの読み取り指示が行われるステップで、原稿圧板３００３が開いた状態でこのステップに移行した場合にはこのステップＳ２で原稿サイズ検知が行われる。Ｓ２状態から行われるサイズ検知処理もクロックセット１が選択された状態で行われるため、ＳＮに起因する誤判定は発生しない。
【００８７】
Ｓ３ではシェーディング位置（基準白板３００２の読み取り位置）までの、ミラー台等の移動処理が行われる。
【００８８】
次いでＳ４で読み取りモードが確認され、白黒モードの場合にはＳ７に移行する。カラーモード及び自動判定モードの場合にはＳ５に移行する。読み取りモードは、コントローラ５０００から読み取り指示と共に通知され、たとえばメモリ３１０２などに保持されている。
【００８９】
Ｓ５ではクロックセット１が選択された状態のままシェーディング補正が行われ、Ｓ６で画像読み取りが行われる。この場合図５に示すタイミングで画像読み取りが行われる。
【００９０】
読み取り終了後、Ｓ１１で再シェーディングが行われて読み取り完了となる。ただし、カラーモードの場合にはＳ５において低速でシェーディングが行われているために、再シェーディングを省くこともできる。
【００９１】
一方、Ｓ４で白黒モードと判断された場合、Ｓ７で高速クロックへの切り替えが行われる。高速クロックへの切り替えは、スイッチ１１４をクロックセット２の選択へ、スイッチ１１８をＳＳＣＧ１１５出力の選択側へと切り替えることで行われる。
【００９２】
高速クロックへの切り替えの際には、グリッジによるコントローラ５０００の画像処理ブロックの誤動作を防止するため、ＣＰＵ３１０１は停止フラグをハイレベルに制御する。こうすることで、同期停止回路１１２によって一旦クロック（ＩＰＣＬＫ）が停止される。そしてスイッチ１１４，１１８を切り替えて高速クロックを選択した後に停止フラグをローレベルに制御してＩＰＣＬＫの供給を再開する。
【００９３】
図７は白黒読み取り時のＣＣＤタイミング生成部１０７の出力波形を示す。ＣＣＤタイミング生成部１０７に供給されるクロックセットはカラー読み取り時の倍の周波数になるため、ライン周期も半分の２１１．６ｕｓとなる。ＣＣＤタイミング生成部１０７から出力されるクロック信号ＴＧＣＬＫ，φ１，φ２，ＣＣＤＨＥＮＡＢＬＥ，ＩＰＴＲＧＧＥＲ，ＩＰＨＥＮＡＢＬＥは、低速駆動時の倍の周波数となる。
【００９４】
高速クロックへの切り替え後、Ｓ８で高速駆動時のシェーディング補正が行われ、その後Ｓ９で高速駆動による画像読み取りが行われる。
【００９５】
画像読み取り完了後、Ｓ１０で低速クロックへの切り替えが行われる。低速クロックの切り替えはスイッチ１１４をクロックセット１側に、スイッチ１１８を分周器１１７出力側に切り替えることで行われる。低速クロックへの切り替えの際にも、ＣＰＵ３１０１が停止フラグをオンとすることで同期停止回路１１２によって一旦クロックが停止され、クロック切り替え後に再供給する制御が行われ、コントローラ５０００の画像処理ブロックの誤動作が防止される。
【００９６】
この低速クロックへの切り替え後、Ｓ１１で再度シェーディング補正が行われ、待機状態で行なわれるサイズ検知用のシェーディング係数が作成され、Ｓ１２で読み取り完了となる。
【００９７】
［スタンバイモード］
次にスタンバイ時の制御について説明する。
【００９８】
画像読み取り装置３０００は消費電力の低減を目的としたスタンバイモードを有する。スタンバイモードにおいて、ＣＰＵ３１０１は同期停止回路１１２に対して停止フラグをハイレベルとする。
【００９９】
同期停止回路１１２はグリッジを発生することなくＩＰＣＬＫ信号を停止し、ＩＰＣＬＫ信号で駆動されるＦＩＦＯ１０２の読み出し以降のロジック回路の消費電力が削減される。
【０１００】
一般にクロック信号にグリッジが発生した場合、特にメモリを用いたシステムにおいては読み出し、書き込みのエラーや最悪の場合には保持されているデータの破壊が発生する。ＩＰＣＬＫ信号はシェーディングメモリ１５２にも同期信号として供給されているため、同期停止回路１１２を用いてＩＰＣＬＫを停止することによってグリッジの発生が抑えられ、シェーディングメモリ１５２に保持されるシェーディング係数データはその内容が保証され、スタンバイモード解除後のサイズ検知動作を正常に行うことが可能になる。
【０１０１】
画像読み取り装置３０００は以上の動作を持って複数のクロック速度による画像読み取りを実現し、待機状態における消費電力を抑え、ゴミ検知及びサイズ検知精度を向上することが出来る。
【０１０２】
＜第２実施形態＞
次に第２の実施形態の説明を行う。図１２は本発明の第２の実施形態を示す回路ブロック図で、第１実施形態の図１で説明した回路ブロックにおいてコントローラ５０００とのインターフェースに、クロック再生機能を有するトランスミッタ１２０を用いたもので、その他の回路構成は図１と同一である。したがって第１実施形態と共通の構成および動作については本実施形態では説明を省略する。
【０１０３】
図９はトランスミッタ１２０の内部ブロック図である。図９において、ＰＬＬ回路９０１は入力されたＤＣＬＫ信号とＩＮＴＣＬＫ信号の位相差を検出し、位相差に応じたＤＣ電圧を出力するものである。
【０１０４】
発信器（ＶＣＯ）９０２はＰＬＬ回路９０１から出力されるＤＣ電圧で制御される電圧制御発振器で、発振レンジは１４０〜４２０ＭＨｚである。
【０１０５】
ＳＣＬＫ信号は発振器９０２から出力されるクロックでパラレル−シリアル変換器（パラシリ変換器）９０４と分周器９０３に供給される。
【０１０６】
分周器９０３はＳＣＬＫ信号を１／７分周する分周器で、分周されたクロックはＩＮＴＣＬＫ信号として出力される。
【０１０７】
パラシリ変換器９０４は入力された２８ビットのデータＶＩＮ＜２７：０＞を４セットの高速差動信号（ＴＸ１＋、ＴＸ１−）、（ＴＸ２＋、ＴＸ２−）、（ＴＸ３＋、ＴＸ３−）、（ＴＸ４＋、ＴＸ４−）に変換するパラシリ変換器で、ＳＣＬＫ信号によって同期制御される。
【０１０８】
データＶＩＮ＜２７：０＞の下位２４ビットにはシェーディング回路１０４から出力されるＶＤＯ＜２３：０＞が割り当てられる。図示しないが上位４ビットには同期信号が割り当てられている。
【０１０９】
差動バッファ９０５にはＩＮＴＣＬＫが入力され、（ＴＸＣＬＫ＋、ＴＸＣＬＫ−）が出力される。
【０１１０】
ＥＮ信号はトランスミッタ１２０のイネーブル制御を行う信号で、発信器９０２、パラシリ変換器９０４、差動バッファ９０５に入力され、ＥＮ信号がハイレベルの時に各ブロックの機能が動作し、ローレベルの時に発信器９０２は発振を停止し、パラシリ変換器９０４、差動バッファ９０５は出力を固定するように動作する。ＥＮ信号はＣＰＵ３１０１より供給される。
【０１１１】
上記構成において、ＰＬＬ回路９０１はＤＣＬＫとＩＮＴＣＬＫの位相差がなくなるように発信器９０２を制御するため、ＳＣＬＫの周波数はＩＮＴＣＬＫに対して分周器９０３の分周比１／７の逆数倍、すなわち７倍の周波数となる。
【０１１２】
パラシリ変換器９０４は、ＩＮＴＣＬＫの７倍の周波数のクロックＳＣＬＫに同期して、入力信号のパラレル−シリアル変換を行う。出力されるシリアル信号は４系統あるために、２８ビット信号を、そのクロックの７倍の周波数のクロックにより、４系統のシリアル信号に変換できる。
【０１１３】
本実施形態においてＤＣＬＫの周波数が２５ＭＨｚの場合、ＩＮＴＣＬＫの周波数は２５ＭＨｚ、ＳＣＬＫの周波数は１７５ＭＨｚとなる。また、ＤＣＬＫの周波数が４０ＭＨｚの場合にはＩＮＴＣＬＫの周波数は４０ＭＨｚ、ＳＣＬＫの周波数は２８０ＭＨｚとなる。
【０１１４】
入力されたＤＣＬＫを、内部発振器で生成したＩＮＴＣＬＫで置き換えて出力する機能がトランスミッタ１２０のクロック再生機能である。
【０１１５】
図１１はトランスミッタ１２０から出力される高速差動信号のタイミングを示す図である。図１１は各差動信号の合成後のタイミングを示し、ＴＸＣＬＫ信号はＴＸＣＬＫ＋とＴＸＣＬＫ−の合成信号を示す。他の信号についても同様である。ＴＸＣＬＫ信号（ＴＸＣＬＫ＋，ＴＸＣＬＫ−）が、トランスミッタ１２０により再生されたクロックである。ＴＸ１からＴＸ４までの各信号には、ＴＸＣＬＫ信号の１周期の間に７ビットのデータが分配され、入力データとの関係は図示の通りである。
【０１１６】
図１３は信号ＤＣＬＫ、ＳＣＬＫ、ＩＮＴＣＬＫの追従動作を示すものである。
【０１１７】
図１３において電源投入時にはＤＣＬＫは停止状態にあり、ＰＬＬ回路９０１からはデフォルト電圧Ｖａが出力され、電圧Ｖａに対して発振器９０２は４２０ＭＨｚのクロックをＳＣＬＫとして出力する。この場合、ＩＮＴＣＬＫは分周器９０３で１／７分周され６０ＭＨｚとなる。
【０１１８】
次にタイミングＡでＤＣＬＫが入力されて、追従動作が開始され、タイミングＢで追従動作が完了する。タイミングＢではＩＮＴＣＬＫの周波数はＤＣＬＫに等しい２５ＭＨｚとなり、ＳＣＬＫの周波数はＩＮＴＣＬＫの７倍の１７５ＭＨｚとなる。タイミングＡからＢまでの期間が追従期間であり、通常１０〜５０ｍｓ程度の時間を要する。
【０１１９】
以上の構成において画像読み取り動作について説明する。
【０１２０】
画像読み取りは第１実施形態同様にコントローラ５０００の指示によって行われる。読み取りフローも第１実施形態に等しい。
【０１２１】
本実施形態の特徴はクロック切り替え時の動作にあり、以下詳細に説明する。
【０１２２】
クロック切り替えは第１実施形態同様に図６におけるＳ７で低速クロックから高速クロックへの切り替えと、Ｓ１０の高速クロックから低速クロックへの切り替えとがＣＰＵ３１０１により行われる。
【０１２３】
Ｓ７ではスイッチ１１４をクロックセット２選択側へ、スイッチ１１８をＳＳＣＧ１１５出力選択側へ切り替える動作が行われるが、停止フラグはローレベルのままで同期停止回路１１２によるＩＰＣＬＫの停止制御は行われない。
【０１２４】
図８はトランスミッタ１２０のクロック追従動作を表す。停止フラグによりＩＰＣＬＫの停止制御を行わないためクロック切り替えポイントにおいてＤＣＬＫにはグリッジが発生している。
【０１２５】
しかしトランスミッタ１２０は先に説明した様にクロック再生機能を持ち、ＤＣＬＫそのものではない。トランスミッタ１２０は、ＤＣＬＫに同期させて生成し、ＤＣＬＫの周波数が不連続に変化しても、その変化に対して周波数を連続的に変化させて追従させた信号ＴＸＣＬＫを出力する。その追従時定数は数十ｍｓであるため切り替え動作によって発生したグリッジが出力クロックに伝達されることはない。従ってコントローラ５０００の画像処理ブロックの誤動作は発生しない。また、停止期間制御分のクロック追従期間を短縮することが出来る。
【０１２６】
一方、画像読み取り装置３０００内ではＩＰＣＬＫに発生したグリッジによってシェーディングメモリ１５２に保管されているデータが破壊される場合もある。しかし、図６のＳ８において、高速クロックに切り替えられたあとに再シェーディング動作が行われるため、シェーディングデータは再生成され読み取りデータへの影響は無い。
【０１２７】
また図６のＳ１０においては高速クロックから低速クロックへの切り替えが行われるが、この場合にも停止フラグはローレベルのままスイッチ１１４をクロックセット１選択側に、スイッチ１１８を分周器１１７出力側に切り替えられる。この場合にもＩＰＣＬＫにはグリッジが発生するが、Ｓ７で説明した様にトランスミッタ１２０出力クロックにはグリッジが伝達されないため、コントローラ５０００の画像処理ブロックでの誤動作は発生しない。この場合にもシェーディングメモリ１５２のデータはＳ１１により再生成されるため、何ら問題はない。
【０１２８】
以上のようにして、画像読取装置の動作クロック切り替え時の出力クロックに生じるグリッジを防止している。また、内部クロックにグリッジが生じても、その影響に対する対策は講じられており、誤動作を防止できる。また、停止動作を行わないことで高速クロックから低速クロックへの追従期間を短縮することが出来る。
【０１２９】
なお、本実施形態では、クロックの切り替えのためには同期停止回路１１２は不要であり、スイッチ１１７の出力信号をそのままＩＰＣＬＫとして使用することができる。しかし、スタンバイ時にクロックを停止するためには、同期停止回路１１２が必要となる。
【０１３０】
【発明の効果】
以上説明したように本発明によれば次の効果がある。
【０１３１】
低速クロックで待機することによって、待機電力を減らしデバイスの温度上昇を押さえることが出来る。
【０１３２】
また、クロック再生機能付きトランスミッタを使用したインターフェースに対して、クロックの停止制御無しでクロック周波数を切り替えることによって、インターフェースにおけるクロック切り替え追従性を向上することが出来る。
【０１３３】
また、検知動作を低速クロック動作で行うことにより信号ＳＮに起因する誤判定を軽減することが出来る。
【図面の簡単な説明】
【図１】第１実施形態の画像処理ブロック図
【図２】基準白板３００２に付着したゴミを説明する図
【図３】ゴミ検知アルゴリズムを説明する図
【図４】同期停止回路１１２の動作説明図
【図５】起動時、カラー読み取り時のＣＣＤタイミング生成部１０７の出力波形説明図
【図６】画像読み取りフローチャート
【図７】白黒読み取り時のＣＣＤタイミング生成部１０７の出力波形説明図
【図８】クロック切り替え時のトランスミッター１２０の入出力クロック波形説明図
【図９】トランスミッター１２０の詳細図
【図１０】画像読み取り装置３０００を含むシステム構成図
【図１１】トランスミッター１２０の出力タイミング図
【図１２】第２実施形態の画像処理ブロック図
【図１３】トランスミッター１２０のクロック追従動作を示す図
【図１４】画像読み取り装置３０００構成図
【符号の説明】
１０１・・・ＡＤ変換器、１０２・・・ＦＩＦＯ、１０３・・・線形補間回路、１０４・・・シェーディング補正回路、１０５・・・ゴミ検知回路、１０６・・・サイズ検知回路、１０７・・・ＣＣＤタイミング生成部、１０８・・・ＩＰタイミング生成部、１０９、１１０・・・ＰＬＬ回路、１１１、１１６・・・水晶発振器、１１２・・・同期停止回路、１１２ａ・・・反転バッファ、１１２ｂ・・・Ｄタイプフリップフロップ、１１２ｃ・・・ＡＮＤゲート、１１４、１１８、１１９・・・スイッチ、１１５・・・ＳＳＣＧ、１１７・・・分周器、１２０・・・トランスミッター、１２１・・・反転バッファ、１５０・・・差動バッファ群、１５１・・・差動バッファ、
９０１・・・ＰＬＬ回路、９０２・・・発振器、９０３・・・分周器、９０４・・・パラシリ変換器、９０５・・・差動バッファ
３０００・・・画像読み取り装置、３００１・・・原稿ガラス、３００２・・・基準白板、３００３・・・原稿圧板、３００４・・・照明ランプ、３００５・・・第１ミラー、３００６・・・第２ミラー、３００７・・・第３ミラー、３００８・・・第１ミラー台、３００９・・・第２ミラー台、３０１０・・・光学レンズ、３０１１・・・ＣＣＤ、３０１２・・・光学モータ、３０１３、３０１４・・・反射笠
４０００・・・画像形成装置、４００１・・・電源ケーブル、４００２・・・信号ケーブル
５０００・・・コントローラ
６０００・・・操作部
【図１】
2004120254.tif 000003
【図２】
2004120254.tif 000004
【図３】
2004120254.tif 000005
【図４】
2004120254.tif 000006
【図５】
2004120254.tif 000007
【図６】
2004120254.tif 000008
【図７】
2004120254.tif 000009
【図８】
2004120254.tif 000010
【図９】
2004120254.tif 000011
【図１０】
2004120254.tif 000012
【図１１】
2004120254.tif 000013
【図１２】
2004120254.tif 000014
【図１３】
2004120254.tif 000015
【図１４】
2004120254.tif 000016