(57)【要約】【課題】共鳴トンネル素子のＰ／Ｖ比を向上させる。【解決手段】ＲＴＤ１０の二重障壁構造部１３を、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８井戸層１３ａと、これを両側から挟む第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃと、この第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃを更に外側から挟む第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層１３ｄ，１３ｅとで構成する。ここで用いるＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８は、ＧａＡｓと格子整合し、さらに、ＧａＡｓとのΓ点のエネルギー差ΔＥｃ（Γ−Γ）が大きく、ＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）が大きくなる。これにより、第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃにおいて、そのＸ点を流れる熱励起電流が抑制され、ＲＴＤ１０のＰ／Ｖ比を向上させることができる。【選択図】　　　　図１
2004103888.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体からなるスペーサ層と、前記スペーサ層内のキャリアに対して障壁となる障壁層と、前記障壁層で挟まれた第２の半導体からなる井戸層と、を有する障壁構造を備える共鳴トンネル素子において、
前記第１の半導体または前記第２の半導体がＧａＩｎＮＡｓであることを特徴とする共鳴トンネル素子。
【請求項２】
前記ＧａＩｎＮＡｓは、ＧａＡｓに格子整合し、Ｉｎ組成が３％以上２０％以下、かつ、Ｎ組成が０．８％以上７％以下であることを特徴とする請求項１記載の共鳴トンネル素子。
【請求項３】
前記障壁層は、ＡｌｘＧａ１−ｘＡｓであってＡｌ組成比ｘを０から１まで変化させていることを特徴とする請求項１記載の共鳴トンネル素子。
【請求項４】
第１の半導体からなるスペーサ層と、前記スペーサ層内のキャリアに対して障壁となる障壁層と、前記障壁層で挟まれた第２の半導体からなる井戸層と、を有する障壁構造を有する共鳴トンネル素子を用いた半導体集積回路において、
前記第１の半導体または前記第２の半導体がＧａＩｎＮＡｓであることを特徴とする共鳴トンネル素子を用いた半導体集積回路。
【請求項５】
第１の半導体からなるスペーサ層と、前記スペーサ層内のキャリアに対して障壁となる障壁層と、前記障壁層で挟まれた第２の半導体からなる井戸層と、を有する障壁構造を有する共鳴トンネル素子において、
前記第１の半導体または前記第２の半導体がＧａＮＡｓＳｂまたはＧａＩｎＮＡｓＳｂであることを特徴とする共鳴トンネル素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、共鳴トンネル素子およびこれを用いた半導体集積回路に関し、特にＧａＡｓ系材料を用いて形成される共鳴トンネル素子およびこれを用いた半導体集積回路に関する。
【０００２】
【従来の技術】
共鳴トンネルダイオード（Ｒｅｓｏｎａｎｔ　Ｔｕｎｎｅｌｉｎｇ　Ｄｉｏｄｅ；ＲＴＤ）は、半導体からなる井戸層が、その両側を電子の共鳴トンネル効果を生じさせることができる程度に薄く形成されたポテンシャル障壁層に挟まれた障壁構造を有している。ＲＴＤは、負性微分抵抗特性と高速スイッチング特性を持つことから超高速ディジタル回路への応用が期待されている。さらに、このような共鳴トンネル素子構造を利用すれば、共鳴トンネルホットエレクトロントランジスタ（Ｒｅｓｏｎａｎｔ　ｔｕｎｎｅｌｉｎｇ　Ｈｏｔ　Ｅｌｅｃｔｒｏｎ　Ｔｒａｎｓｉｓｔｏｒ；ＲＨＥＴ）のように、回路の集積化に有効で機能的な素子の実現も可能である。
【０００３】
４０Ｇｂｐｓで動作するディジタル回路の応用においては、ＲＴＤのピーク電流密度が１×１０５Ａ／ｃｍ２程度必要である。しかも、室温以上での高ピーク電流密度においても、ＲＴＤの特徴的な特性であるピーク電流／バレー電流比（Ｐ／Ｖ比）が５〜１０程度必要となる。現在では、井戸層にＩｎＧａＡｓ、障壁層にＡｌＡｓを用いたＩｎＰ系ＲＴＤを、ＩｎＰ系トランジスタ（例えば、Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ；ＨＥＭＴ，Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ；ＨＢＴ）と組み合わせた単安定双安定遷移論理ゲート（ＭＯｎｏｓｔａｂｌｅ−ＢＩｓｔａｂｌｅ　ｔｒａｎｓｉｔｉｏｎ　Ｌｏｇｉｃ　Ｅｌｅｍｅｎｔ；ＭＯＢＩＬＥ）が広く用いられている。
【０００４】
図６はＭＯＢＩＬＥの回路構成例を示す図である。
この図６に示すＭＯＢＩＬＥは、２つのＲＴＤ１，ＲＴＤ２が直列に接続され、そのうちのＲＴＤ２にＨＥＭＴが並列に接続されて構成されている。ＲＴＤ２とＨＥＭＴの並列素子においては、ＲＴＤ２を流れる電流とＨＥＭＴを流れる電流とが存在し、端子Ａ，Ｂ間に流れる電流は、ＨＥＭＴのゲート電圧（Ｖｇ）でコントロールすることが可能である。
【０００５】
図７はＲＴＤとＨＥＭＴの並列素子における電流−電圧特性を示す図である。図６に示したＭＯＢＩＬＥにおいて、ＲＴＤ２とＨＥＭＴの並列素子を流れる電流Ｉ（ＲＴＤ２＋ＨＥＭＴ）は負性微分抵抗特性を示し、ＨＥＭＴのＶｇ変化に伴ってその電流値が変化する。このような特徴を利用すると、ＲＴＤ２とＨＥＭＴの並列素子の電流Ｉ（ＲＴＤ２＋ＨＥＭＴ）とＲＴＤ１の電流Ｉ（ＲＴＤ１）の大きさの違いによるラッチ動作が可能になる。
【０００６】
図８はＭＯＢＩＬＥの負荷曲線図であって、（ａ）はＩ（ＲＴＤ２＋ＨＥＭＴ）がＩ（ＲＴＤ１）よりも大きい場合、（ｂ）はＩ（ＲＴＤ２＋ＨＥＭＴ）がＩ（ＲＴＤ１）よりも小さい場合を示している。ただし、図８では、ＲＴＤ２とＨＥＭＴの並列素子を、「ＲＴＤ２＋ＨＥＭＴ」と示している。
【０００７】
Ｉ（ＲＴＤ２＋ＨＥＭＴ）と印加電圧Ｖとの関係およびＩ（ＲＴＤ１）と印加電圧Ｖとの関係において、Ｉ（ＲＴＤ２＋ＨＥＭＴ）＞Ｉ（ＲＴＤ１）の場合には、ＭＯＢＩＬＥは、図８（ａ）に示すように、低い電圧値ＶＬでラッチされるようになる。一方、Ｉ（ＲＴＤ２＋ＨＥＭＴ）＜Ｉ（ＲＴＤ１）の場合には、ＭＯＢＩＬＥは、図８（ｂ）に示すように、高い電圧値ＶＨでラッチされるようになる。このようなＭＯＢＩＬＥを用い、リターンゼロＤＦＦ回路を実現できる。
【０００８】
ところで、ＩｎＰ系トランジスタは、その耐圧が、ＧａＡｓ系トランジスタに比べ相対的に低く、回路設計上のマージンが狭くなってしまうという問題を有している。一方、ＭＯＢＩＬＥを用いたリターンゼロＤＦＦ回路においては、ＲＴＤの電流密度が１×１０５Ａ／ｃｍ２程度であれば、組み合わせるトランジスタの電流利得遮断周波数ｆｔは１００ＧＨｚ程度でよい。つまり、これはＧａＡｓ系のＨＥＭＴやＨＢＴで実現できる値である。集積回路を形成する上で、ＨＥＭＴやＨＢＴをＧａＡｓ系とし、かつ、高電流密度で高性能なＲＴＤを形成できれば、耐圧の面、更にはコストの面においても有利となる。
【０００９】
ところが、例えば井戸層にＧａＡｓ、障壁層にＡｌＧａＡｓを用いたＧａＡｓ／ＡｌＧａＡｓ系、あるいは障壁層をＡｌＡｓとしたＧａＡｓ／ＡｌＡｓ系のＲＴＤでは、１×１０４Ａ／ｃｍ２を超える高電流密度で５以下といった高いＰ／Ｖ比を得ることが難しくなる。
【００１０】
図９はＧａＡｓ／ＡｌＡｓ系ＲＴＤのエネルギーバンド構造の例を示す図である。
ＧａＡｓ／ＡｌＡｓ系のＲＴＤは、ＧａＡｓの井戸層の両側がＡｌＡｓの障壁層で挟まれ、このＡｌＡｓの外側にＧａＡｓのスペーサ層が形成された二重障壁構造を有している。このような構造のＲＴＤの場合、図９に示すように、ＧａＡｓとＡｌＡｓの双方の伝導帯エネルギーＥｃのΓ点の差△Ｅｃ（Γ−Γ）は約１ｅＶと大きくなる。しかし、ＡｌＡｓ障壁層は間接遷移型半導体であり、そのＸ点がＧａＡｓのＥｃに対して約０．２ｅＶとわずかに高いエネルギー位置に配置される。そのため、このＸ点を流れる熱励起電流が余剰電流となり、その結果、バレー電流が増加してＰ／Ｖ比が低くなってしまうようになる。
【００１１】
このような問題に対し、従来では、ＲＴＤをＧａＡｓ系材料を用いて形成する場合には、その井戸層をＧａＡｓに替えてＩｎＧａＡｓとしたり、スペーサ層を同じくＩｎＧａＡｓとした構成にすることが多い（例えば、特許文献１参照。）。これは、井戸層のＩｎＧａＡｓのΓ点と障壁層となるＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）を大きくするためである。
【００１２】
【特許文献１】
特開２００２−１１１０１２号公報（段落番号［００２１］）
【００１３】
【発明が解決しようとする課題】
しかし、井戸層やスペーサ層をＧａＡｓからＩｎＧａＡｓに替える場合には、ＧａＡｓとＩｎＧａＡｓの格子定数が一致しないため、その膜厚を転位が発生しない臨界膜厚（例えばＩｎ組成０．２で２５ｎｍ〜５０ｎｍ程度）にまで薄くしなければならないという問題点があった。
【００１４】
また、井戸層やスペーサ層をＩｎＧａＡｓに替えた場合でも、実際には、ＩｎＧａＡｓのΓ点とＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）を、あまり大きくすることができていないのが現状である。
【００１５】
図１０は井戸層にＩｎＧａＡｓを用いたＲＴＤのエネルギーバンド構造を示す図、図１１は井戸層およびスペーサ層にＩｎＧａＡｓを用いたＲＴＤのエネルギーバンド構造を示す図である。
【００１６】
まず、井戸層にＩｎＧａＡｓを用いた場合であって、そのＩｎ組成比を０．２とした場合には、図１０に示すように、Ｉｎ０．２Ｇａ０．８ＡｓのΓ点とＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）は約０．１２ｅＶだけ大きくなり、合計で約０．３２ｅＶ程度である。すなわち、井戸層をＧａＡｓからＩｎＧａＡｓに替えても、ＩｎＧａＡｓのΓ点とＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）は、あまり大きくならない。
【００１７】
井戸層、スペーサ層に共にＩｎ組成比０．２のＩｎ０．２Ｇａ０．８Ａｓを用いた場合には、図１１に示すように、Ｉｎ０．２Ｇａ０．８ＡｓのΓ点とＡｌＡｓのΓ点とのエネルギー差ΔＥｃ（Γ−Γ）は約１．１２ｅＶと大きくなる。しかし、Ｉｎ０．２Ｇａ０．８ＡｓのΓ点とＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）は、図１０に示した場合と同じく、合計で約０．３２ｅＶ程度である。
【００１８】
井戸層またはスペーサ層に用いるＩｎＧａＡｓのΓ点とＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）を、これ以上大きくするためには、ＩｎＧａＡｓのＩｎ組成を更に増加させる必要がある。しかし、Ｉｎ組成の増加によって格子定数のずれはいっそう大きくなり、それにより臨界膜厚を更に小さくしなければならず、結晶成長が非常に難しくなる。
【００１９】
このように、ＲＴＤやＲＨＥＴなどの共鳴トンネル素子の形成、あるいはこれらの共鳴トンネル素子とＧａＡｓ系トランジスタとの集積には、更なるブレイクスルーが必要である。
【００２０】
本発明はこのような点に鑑みてなされたものであり、熱励起電流を抑制して高いＰ／Ｖ比を実現するＲＴＤやＲＨＥＴなどの共鳴トンネル素子およびこれを用いた半導体集積回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す構成例で実現可能な共鳴トンネル素子が提供される。本発明の共鳴トンネル素子は、第１の半導体からなるスペーサ層と、前記スペーサ層内のキャリアに対して障壁となる障壁層と、前記障壁層で挟まれた第２の半導体からなる井戸層と、を有する障壁構造を備える共鳴トンネル素子において、前記第１の半導体または前記第２の半導体がＧａＩｎＮＡｓであることを特徴とする。
【００２２】
このような共鳴トンネル素子として、図１に例示したようなＲＴＤ１０が実現される。ＲＴＤ１０における二重障壁構造部１３は、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８井戸層１３ａと、これを両側から挟む第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃと、この第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃを更に外側から挟む第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層１３ｄ，１３ｅとから構成されている。
【００２３】
Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８井戸層１３ａおよび第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層１３ｄ，１３ｅに用いているＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８は、ＧａＡｓと格子整合する。さらに、ＧａＡｓとのΓ点のエネルギー差ΔＥｃ（Γ−Γ）が、ＩｎＧａＡｓとＧａＡｓのΓ点のエネルギー差ΔＥｃ（Γ−Γ）に比べて大きくなり、ＡｌＡｓのＸ点とのエネルギー差ΔＥｃ（Γ−Ｘ）も大きい。そのため、第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃにおいて、そのＸ点を流れる熱励起電流が抑制されるようになる。
【００２４】
また、本発明では、このような構成の共鳴トンネル素子を用いた半導体集積回路が提供される。井戸層やスペーサ層にＧａＩｎＮＡｓを用いて熱励起電流を抑制することのできる共鳴トンネル素子を実現することで、ＧａＡｓ系トランジスタなどの半導体装置との集積が可能となり、半導体集積回路の形成を低コストで行えるようになる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１はＲＴＤの要部構成例を示す図である。
【００２６】
ＲＴＤ１０は、ｎ−ＧａＡｓコンタクト層１１、第１のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層１２、二重障壁構造部１３、第２のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層１４、ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層１５が、順に積層された構造を有している。ｎ−ＧａＡｓコンタクト層１１およびｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層１５上には、各コンタクト層側からＴｉ／Ｐｔ／Ａｕなどが積層されたオーミック電極である下部電極１６および上部電極１７がそれぞれ形成されている。このＲＴＤ１０を構成する各層の表面露出部分には、ＳｉＯＮなどのパッシベーション膜１８が形成されている。
【００２７】
このＲＴＤ１０の二重障壁構造部１３は、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８井戸層１３ａと、これを両側から挟む第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃと、この第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃを更に外側から挟む第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層１３ｄ，１３ｅとから構成されている。第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃは、第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層内のキャリアに対して障壁となる。なお、この障壁層には、一般に、ＡｌｘＧａ１−ｘＡｓ（Ａｌ組成比ｘ＝０〜１）を用いることができる。
【００２８】
この二重障壁構造部１３において、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８井戸層１３ａは膜厚５ｎｍで、第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃは共に膜厚１．４ｎｍで、第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層１３ｄ，１３ｅは共に膜厚２０ｎｍで、それぞれ形成されている。
【００２９】
また、このようなＲＴＤ１０において、ｎ−ＧａＡｓコンタクト層１１は、膜厚１００ｎｍ、不純物濃度５×１０１８ｃｍ−３で形成されている。
第１，第２のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層１２，１４は、共に膜厚５０ｎｍ、不純物濃度１×１０１８ｃｍ−３で形成されている。ここで、第１のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層１２は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０から０．１まで、Ｎ組成比ｙを０から０．０２まで、それぞれ徐々に変化させて形成されている。一方、第２のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層１４は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０．１から０まで、Ｎ組成比ｙを０．０２から０まで、それぞれ徐々に変化させて形成されている。
【００３０】
ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層１５は、膜厚１００ｎｍ、不純物濃度１×１０１９ｃｍ−３で形成されている。このｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層１５は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０から０．７まで、徐々に変化させて形成されている。
【００３１】
このようなＲＴＤ１０の各層の形成には、例えば、有機金属気相成長（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ；ＭＯＶＰＥ）法を用いることができる。この場合、原料には、トリエチルガリウム、トリメチルアルミニウム、トリメチルインジウム、ジメチルヒドラジン、アルシン、ジシランを用いる。
【００３２】
例えば、二重障壁構造部１３におけるＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８井戸層１３ａおよび第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層１３ｄ，１３ｅの形成は、トリエチルガリウム、トリメチルインジウム、ジメチルヒドラジン、アルシンを原料に用いる。そして、気体状態とした各原料を所定の組成比となるように混合してチャンバへの導入量を調整し、第１のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層１２上あるいは第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃ上に、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８を形成する。
【００３３】
各層の形成において、ｎ−ＧａＡｓコンタクト層１１およびｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層１５以外の各層の形成は、基板温度が約５５０℃〜約７００℃、好ましくは約６５０℃〜約７００℃の条件で行うようにする。これは、成長温度が低いと、原料となる有機金属ガスの分解が起こりにくくなるため結晶の成長効率が低下し、また、成長温度が高いと、熱による凝集などによって結晶性の悪化などが起こり得るためである。
【００３４】
一方、ｎ−ＧａＡｓコンタクト層１１およびｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層１５の形成は、基板温度が約５１０℃〜約５２０℃、好ましくは約５１０℃の条件で行うようにする。これ以外の層の形成温度（約５５０℃〜約７００℃）よりも低く設定するのは、Ｓｉなどの不純物を１０１９レベルで高濃度にドーピングするのに適しているため、および結晶性の悪化を防止するためである。
【００３５】
各層の形成後は、ＲＴＤ１０の形成領域をフォトリソグラフィによりパターニングし、Ｈ３ＰＯ４／Ｈ２Ｏ２系ウェットエッチングによりダイオードメサを形成する。その後、ダイオードメサの表面にＳｉＯＮなどのパッシベーション膜１８を形成する。最後に、パッシベーション膜１８の一部をエッチング除去し、ｎ−ＧａＡｓコンタクト層１１表面に下部電極１６、ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層１５表面に上部電極１７を、それぞれ形成し、ＲＴＤ１０の要部を形成する。
【００３６】
なお、ＲＴＤ１０の各層の形成には、ＭＯＶＰＥ法のほか、分子線エピタキシー（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ；ＭＢＥ）法や、化学ビームエピタキシー（Ｃｈｅｍｉｃａｌ　Ｂｅａｍ　Ｅｐｉｔａｘｙ；ＣＢＥ）法なども用いることができる。
【００３７】
ここで、ＲＴＤ１０の二重障壁構造部１３について、図２および図３を参照してより詳細に述べる。
図２は化合物半導体のエネルギーギャップと格子定数の関係を示す図である。
【００３８】
化合物半導体は、その組成によってエネルギーギャップおよび格子定数が変化する。一般に、Ｎは、化合物半導体中に添加されたときには、その格子定数を小さくしてエネルギーギャップを変化させ、Ｉｎ，Ｓｂは、格子定数を大きくしてエネルギーギャップを小さくする傾向を有している。
【００３９】
例えば、ＧａＡｓにＮを添加すると、ＧａＮＡｓの格子定数はＧａＡｓよりも小さくなる。それを補償するためにＩｎを添加すれば、ＧａＩｎＮＡｓをＧａＡｓに格子整合させつつ、そのエネルギーギャップを変えることができるようになる。
【００４０】
ＧａＩｎＮＡｓは、そのＩｎ組成とＮ組成を制御することにより、ＧａＡｓと格子定数が一致する範囲でエネルギーギャップをＧａＡｓより小さくすることが可能な材料として報告されている（「Ｍ．Ｋｏｎｄｏｗ　ｅｔ　ａｌ．，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３５（１９９６）１２７３」参照）。
【００４１】
図３は二重障壁構造部におけるエネルギーバンド構造の例を示す図である。
図１に示した二重障壁構造部１３における井戸層およびスペーサ層に用いたＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８は、ＧａＡｓに対してΔＥｃが大きくなるバンドオフセットをとる。
【００４２】
ＧａＡｓと格子整合するＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８では、図３に示すように、そのΓ点とＧａＡｓのΓ点とのエネルギー差ΔＥｃ（Γ−Γ）が約０．４５ｅＶとなる。この値は、井戸層あるいはスペーサ層にＩｎ０．２Ｇａ０．８Ａｓを用いたときにそのΓ点とＧａＡｓのΓ点とのエネルギー差ΔＥｃ（Γ−Γ）が約０．１２ｅＶであったのに対し、非常に大きくなる。
【００４３】
したがって、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８のΓ点とＡｌＡｓのΓ点のエネルギー差ΔＥｃ（Γ−Γ）は、ＧａＡｓのΓ点とＡｌＡｓのΓ点のエネルギー差ΔＥｃ（Γ−Γ）が約１ｅＶであるのに対し、約１．４５ｅＶとなり、より大きな値となる。さらに、ＧａＡｓのΓ点とＡｌＡｓのＸ点のエネルギー差ΔＥｃ（Γ−Ｘ）は約０．２ｅＶであることから、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８のΓ点とＡｌＡｓのＸ点のエネルギー差ΔＥｃ（Γ−Ｘ）は約０．６５ｅＶとなる。
【００４４】
すなわち、図１に示した二重障壁構造部１３において、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８井戸層１３ａまたは第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層１３ｄ，１３ｅのΓ点と、第１，第２のＡｌＡｓ障壁層１３ｂ，１３ｃのＸ点との間のエネルギー差ΔＥｃ（Γ−Ｘ）が、約０．６５ｅＶとなる。これは、Ｉｎ０．２Ｇａ０．８Ａｓ／ＡｌＡｓの二重障壁構造部を有する従来のＲＴＤで約０．３２ｅＶであったのに対し、約２倍の大きさである。これにより、熱励起電流を抑制することができ、その結果、ＲＴＤ１０において大きなＰ／Ｖ比を実現することができるようになる。
【００４５】
さらに、井戸層またはスペーサ層とするＧａＩｎＮＡｓは、ＩｎＧａＡｓと異なりＧａＡｓと格子整合するため、その形成に際し、膜厚が制限されることがない。さらに、ＧａＩｎＮＡｓを用いた場合、通常、井戸層は膜厚５ｎｍ程度と非常に薄い膜厚で形成されるので、ＧａＡｓと格子整合しなくても、更にＩｎ組成を増加させることも可能になる。
【００４６】
このＧａＩｎＮＡｓを井戸層やスペーサ層に用いる場合、Ｉｎ０．２Ｇａ０．８Ａｓを用いた場合に得られていたＧａＡｓとのΓ点のエネルギー差ΔＥｃ（Γ−Γ）である約０．１２ｅＶと同程度のエネルギー差ΔＥｃを得るためには、ＧａＡｓとの格子整合条件において、少なくともＩｎ組成３％、Ｎ組成０．８％とする必要がある。すなわち、Ｉｎ０．２Ｇａ０．８Ａｓを用いた場合よりも効果を上げようとするのであれば、ＧａＩｎＮＡｓを、Ｉｎ組成３％以上、Ｎ組成０．８％以上とすることが望ましい。
【００４７】
一方、ＧａＡｓとの格子整合条件下では、Ｉｎ組成２０％、Ｎ組成７％のＧａＩｎＮＡｓとＧａＡｓのΓ点のエネルギー差ΔＥｃ（Γ−Γ）は、ＩｎＡｓとＧａＡｓのΓ点のエネルギー差ΔＥｃ（Γ−Γ）である約０．３５ｅＶと同程度になる。したがって、用いるＧａＩｎＮＡｓは、Ｉｎ組成２０％以下、Ｎ組成７％以下とすることが望ましい。
【００４８】
また、ＡｌＡｓ障壁層に替えてＡｌＧａＡｓ障壁層を形成する場合には、ＡｌＧａＡｓのＸ点がＡｌ組成０．５付近でΓ点とエネルギーが一致するようになり、Ａｌ０．５Ｇａ０．５Ａｓ障壁層とＧａＡｓスペーサ層との組み合わせでは、それぞれのΓ点のエネルギー差ΔＥｃ（Γ−Γ）が約０．４ｅＶと小さい。しかし、Ａｌ０．５Ｇａ０．５Ａｓ障壁層にＧａＩｎＮＡｓスペーサ層を組み合わせた場合には、それぞれのΓ点のエネルギー差ΔＥｃ（Γ−Γ）を約０．８５ｅＶと大きくすることができる。
【００４９】
以上説明したように、ＧａＩｎＮＡｓはＲＴＤ１０、特にその二重障壁構造部１３に好適に用いることができ、熱励起電流を抑制して大きなＰ／Ｖ比を実現するＲＴＤ１０を形成することができる。これにより、破壊耐圧の高いＧａＡｓ系トランジスタと組み合わせた集積回路を低コストで形成することが可能になる。
【００５０】
上記の説明では、ＲＴＤにＧａＩｎＮＡｓを用いた場合について述べたが、そのＩｎの全部または一部をＳｂに置き換えた組成のＧａＮＡｓＳｂまたはＧａＩｎＮＡｓＳｂを用いてＲＴＤを形成することも可能である。
【００５１】
Ｓｂは、図２に示したように、Ｉｎと同様、格子定数を大きくしてエネルギーギャップを小さくする傾向を有しており、格子定数を大きくする傾向はＩｎよりも強い。したがって、ＧａＡｓにＮを添加し、これによって小さくなるＧａＮＡｓの格子定数を補償するためにＳｂを添加する。これにより、ＧａＮＡｓＳｂは、ＧａＡｓに格子整合しつつ、エネルギーギャップが変えられるようになる。また、ＩｎとＳｂの同時添加により得られるＧａＩｎＮＡｓＳｂは、ＧａＡｓに格子整合するとともに、より高濃度にＮを含有することが可能である。このように、ＧａＮＡｓＳｂおよびＧａＩｎＮＡｓＳｂも、上記ＧａＩｎＮＡｓと同様に、そのΓ点とＡｌＡｓのＸ点のエネルギー差ΔＥｃ（Γ−Ｘ）を大きくすることができる。
【００５２】
ＧａＮＡｓＳｂまたはＧａＩｎＮＡｓＳｂを用いた場合のＲＴＤの構成および形成方法は、図１に示したＧａＩｎＮＡｓを用いたＲＴＤ１０の場合と同様である。
【００５３】
例えば、ＧａＮＡｓＳｂを用いたＲＴＤは、ｎ−ＧａＡｓコンタクト層、第１のｎ−ＧａＮＡｓＳｂグレーデッド層、二重障壁構造部、第２のｎ−ＧａＮＡｓＳｂグレーデッド層、ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層が、順に積層された構造を有する。ｎ−ＧａＡｓコンタクト層およびｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層上には、オーミック電極として下部電極および上部電極がそれぞれ形成され、このＲＴＤの各層の表面露出部分には、パッシベーション膜が形成される。
【００５４】
このＲＴＤの二重障壁構造部は、ＧａＮＡｓＳｂ井戸層（膜厚５ｎｍ）と、これを両側から挟む第１，第２のＡｌＡｓ障壁層（膜厚各１．４ｎｍ）と、この第１，第２のＡｌＡｓ障壁層を更に外側から挟む第１，第２のＧａＮＡｓＳｂスペーサ層（膜厚各２０ｎｍ）とから構成される。第１，第２のＡｌＡｓ障壁層は、第１，第２のＧａＮＡｓＳｂスペーサ層内のキャリアに対して障壁となり、また、障壁層には、一般に、ＡｌｘＧａ１−ｘＡｓ（Ａｌ組成比ｘ＝０〜１）を用いることができる。
【００５５】
また、第１，第２のｎ−ＧａＮＡｓＳｂグレーデッド層は、膜厚５０ｎｍ、不純物濃度１×１０１８ｃｍ−３で形成される。ｎ−ＧａＡｓコンタクト層およびｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層は、図１の説明で述べた構成と同じにすることができる。
【００５６】
このような構成のＲＴＤの形成は、原料にトリエチルガリウム、トリメチルアルミニウム、トリメチルインジウム、ジメチルヒドラジン、アルシン、ジシランのほか、トリメチルアンチモンを用い、ＭＯＶＰＥ法により行うことができる。
【００５７】
各層の形成において、ｎ−ＧａＡｓコンタクト層およびｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層以外の各層の形成は、基板温度が約５５０℃〜約７００℃、好ましくは約６５０℃〜約７００℃の条件で行う。これは、成長温度が低いことによる結晶成長効率の低下、成長温度が高いことによる結晶性の悪化などを考慮したものである。一方、ｎ−ＧａＡｓコンタクト層およびｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層の形成は、基板温度が約５１０℃〜約５２０℃、好ましくは約５１０℃の条件で行う。これは、不純物の高濃度ドーピングや結晶性の悪化防止などを考慮したものである。
【００５８】
各層の形成後は、フォトリソグラフィ、Ｈ３ＰＯ４／Ｈ２Ｏ２系ウェットエッチングによりダイオードメサを形成し、その後、オーミック電極およびパッシベーション膜を形成する。
【００５９】
ＧａＩｎＮＡｓＳｂを用いたＲＴＤの形成もこれと同様であって、その形成の際にＩｎを添加するようにすればよい。
なお、ＧａＮＡｓＳｂまたはＧａＩｎＮＡｓＳｂを用いたＲＴＤの各層の形成においても、ＭＯＶＰＥ法のほか、ＭＢＥ法やＣＢＥ法などを用いることができる。
【００６０】
次に、ＲＴＤと同様の二重障壁構造を有する共鳴トンネル素子であるＲＨＥＴについて説明する。
図４はＲＨＥＴの要部構成例を示す図である。
【００６１】
ＲＨＥＴ２０は、ｎ−ＧａＡｓコンタクト層２１，２２、ＧａＡｓバリア層２３、ｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッドベース層２４、二重障壁構造部２５、ｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層２６、ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層２７が、順に積層された構造を有している。ｎ−ＧａＡｓコンタクト層２１、ｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッドベース層２４、ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層２７上には、それぞれオーミック電極としてコレクタ電極２８、ベース電極２９、エミッタ電極３０が形成されている。ＲＨＥＴ２０の各層の表面露出部分には、パッシベーション膜３１が形成されている。
【００６２】
このＲＨＥＴ２０の二重障壁構造部２５は、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８井戸層２５ａと、これを両側から挟む第１，第２のＡｌＡｓ障壁層２５ｂ，２５ｃと、この第１，第２のＡｌＡｓ障壁層２５ｂ，２５ｃを更に外側から挟む第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層２５ｄ，２５ｅとから構成されている。第１，第２のＡｌＡｓ障壁層２５ｂ，２５ｃは、第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層２５ｄ，２５ｅ内のキャリアに対して障壁となり、また、障壁層には、一般に、ＡｌｘＧａ１−ｘＡｓ（Ａｌ組成比ｘ＝０〜１）を用いることができる。
【００６３】
この二重障壁構造部２５において、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８井戸層２５ａは膜厚５ｎｍで、第１，第２のＡｌＡｓ障壁層２５ｂ，２５ｃは共に膜厚１．４ｎｍで、第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層２５ｄ，２５ｅは共に膜厚２０ｎｍで、それぞれ形成されている。
【００６４】
また、ｎ−ＧａＡｓコンタクト層２１，２２は、膜厚１００ｎｍ、不純物濃度５×１０１８ｃｍ−３で形成されている。
ＧａＡｓバリア層２３は、膜厚３００ｎｍで形成されている。なお、バリア層には、一般に、ＡｌｚＧａ１−ｚＡｓ（Ａｌ組成比ｚ＝０〜１）を用いることができる。さらに、このバリア層には、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層よりもＩｎ組成およびＮ組成を小さくしたＧａＩｎＮＡｓを用いることも可能である。
【００６５】
ｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッドベース層２４は、膜厚１００ｎｍ、不純物濃度５×１０１８ｃｍ−３で形成されている。ｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッドベース層２４は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０から０．１まで、Ｎ組成比ｙを０から０．０２まで、それぞれ徐々に変化させて形成されている。
【００６６】
ｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層２６は、膜厚５０ｎｍ、不純物濃度１×１０１８ｃｍ−３で形成されている。ｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層２６は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０．１から０まで、Ｎ組成比ｙを０．０２から０まで、それぞれ徐々に変化させて形成されている。
【００６７】
ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層２７は、膜厚１００ｎｍ、不純物濃度１×１０１９ｃｍ−３で形成されている。ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層２７は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０から０．７まで、徐々に変化させて形成されている。
【００６８】
このようなＲＨＥＴ２０の形成は、原料にトリエチルガリウム、トリメチルアルミニウム、トリメチルインジウム、ジメチルヒドラジン、アルシン、ジシランを用い、ＭＯＶＰＥ法により行う。
【００６９】
各層の形成において、ｎ−ＧａＡｓコンタクト層２１，２２およびｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層２７以外の各層の形成は、基板温度が約５５０℃〜約７００℃、好ましくは約６５０℃〜約７００℃の条件で行う。これは、成長温度が低いことによる結晶成長効率の低下、成長温度が高いことによる結晶性の悪化などを考慮したものである。一方、ｎ−ＧａＡｓコンタクト層２１，２２およびｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層２７の形成は、基板温度が約５１０℃〜約５２０℃、好ましくは約５１０℃の条件で行う。これは、不純物の高濃度ドーピングや結晶性の悪化防止などを考慮したものである。
【００７０】
各層の形成後は、まず、フォトリソグラフィによりパターニングし、ｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッドベース層２４表面までＨ３ＰＯ４／Ｈ２Ｏ２系ウェットエッチングを行い、エミッタメサを形成する。さらに、フォトリソグラフィによりパターニングし、ｎ−ＧａＡｓコンタクト層２１表面までＨ３ＰＯ４／Ｈ２Ｏ２系ウェットエッチングを行い、ベースメサを形成する。その後、ダイオードメサの表面にＳｉＯＮなどのパッシベーション膜１８を形成する。最後に、パッシベーション膜１８の一部をエッチング除去し、ｎ−ＧａＡｓコンタクト層２１上にコレクタ電極２８、ｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッドベース層２４上にベース電極２９、ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層２７上にエミッタ電極３０をそれぞれ形成し、ＲＨＥＴ２０の要部を形成する。
【００７１】
このように、ＲＨＥＴ２０の二重障壁構造部２５にＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８を用いることにより、高いＰ／Ｖ比を持つＲＨＥＴの形成が可能である。
なお、ＲＨＥＴ２０の各層の形成は、ＭＯＶＰＥ法のほか、ＭＢＥ法やＣＢＥ法などを用いることも可能である。
【００７２】
次に、ＲＴＤをＧａＡｓ系トランジスタなどの半導体装置と集積した半導体集積回路について説明する。
図５はＲＴＤとＨＥＭＴを備える半導体集積回路の一部の構成例を示す図である。
【００７３】
この半導体集積回路４０は、ＧａＡｓ基板４１上に形成されたＲＴＤ５０およびＨＥＭＴ７０を有している。
ＲＴＤ５０では、ＧａＡｓ基板４１上に、ＧａＡｓバッファ層５１、Ｉｎ０．２Ｇａ０．８Ａｓチャネル層５２、ｎ−Ａｌ０．３Ｇａ０．７Ａｓ電子供給層５３、Ｉｎ０．４９Ｇａ０．５１Ｐエッチストッパ層５４が順に積層されている。さらに、ＲＴＤ５０では、このＩｎ０．４９Ｇａ０．５１Ｐエッチストッパ層５４上に、ｎ−ＧａＡｓコンタクト層５５、第１のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層５６、二重障壁構造部５７、第２のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層５８、ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層５９が、順に積層されている。ｎ−ＧａＡｓコンタクト層５５およびｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層５９上には、それぞれオーミック電極として下部電極６０および上部電極６１が形成されている。ＲＴＤ５０の各層の表面露出部分には、パッシベーション膜６２が形成されている。
【００７４】
このＲＴＤ５０の二重障壁構造部５７は、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８井戸層５７ａと、これを両側から挟む第１，第２のＡｌＡｓ障壁層５７ｂ，５７ｃと、この第１，第２のＡｌＡｓ障壁層５７ｂ，５７ｃを更に外側から挟む第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層５７ｄ，５７ｅとから構成されている。第１，第２のＡｌＡｓ障壁層５７ｂ，５７ｃは、第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層５７ｄ，５７ｅ内のキャリアに対して障壁となり、また、この障壁層には、一般に、ＡｌｘＧａ１−ｘＡｓ（Ａｌ組成比ｘ＝０〜１）を用いることができる。
【００７５】
ＨＥＭＴ７０では、ＧａＡｓ基板４１上に、ＧａＡｓバッファ層５１、Ｉｎ０．２Ｇａ０．８Ａｓチャネル層５２、ｎ−Ａｌ０．３Ｇａ０．７Ａｓ電子供給層５３、Ｉｎ０．４９Ｇａ０．５１Ｐエッチストッパ層５４が順に積層されている。さらに、ＨＥＭＴ７０では、このＩｎ０．４９Ｇａ０．５１Ｐエッチストッパ層５４上に、ｎ−ＧａＡｓコンタクト層５５が分離して形成され、その間にゲート電極７１が形成されている。分離して形成されているｎ−ＧａＡｓコンタクト層５５上には、それぞれソース電極７２とドレイン電極７３が形成されている。ＨＥＭＴ７０の各層の表面露出部分およびゲート電極７１表面には、パッシベーション膜６２が形成されている。
【００７６】
このようなＲＴＤ５０およびＨＥＭＴ７０を備える半導体集積回路４０の形成は、原料にトリエチルガリウム、トリメチルアルミニウム、トリメチルインジウム、ジメチルヒドラジン、アルシン、ジシランのほか、ホスフィンを用い、ＭＯＶＰＥ法により行う。
【００７７】
ここで、ＲＴＤ５０およびＨＥＭＴ７０におけるＧａＡｓバッファ層５１は、ＧａＡｓ基板４１上に膜厚３００ｎｍで形成される。Ｉｎ０．２Ｇａ０．８Ａｓチャネル層５２は、ＧａＡｓバッファ層５１上に膜厚１５ｎｍで形成される。ｎ−Ａｌ０．３Ｇａ０．７Ａｓ電子供給層５３は、膜厚２０ｎｍ、不純物濃度２×１０１８ｃｍ−３で形成され、Ｉｎ０．４９Ｇａ０．５１Ｐエッチストッパ層５４は、膜厚６ｎｍで形成される。ｎ−ＧａＡｓコンタクト層５５は、膜厚５０ｎｍ、不純物濃度５×１０１８ｃｍ−３で形成される。
【００７８】
ＲＴＤ５０の二重障壁構造部５７において、Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８井戸層５７ａは膜厚５ｎｍで、第１，第２のＡｌＡｓ障壁層５７ｂ，５７ｃは膜厚１．４ｎｍで、第１，第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層５７ｄ，５７ｅは膜厚２０ｎｍで、それぞれ形成される。
【００７９】
さらに、ＲＴＤ５０における第１のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層５６は、膜厚５０ｎｍ、不純物濃度５×１０１８ｃｍ−３で形成される。第１のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層５６は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０から０．１まで、Ｎ組成比ｙを０から０．０２まで、それぞれ徐々に変化させて形成される。
【００８０】
第２のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層５８は、膜厚５０ｎｍ、不純物濃度１×１０１８ｃｍ−３で形成される。第２のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層５８は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０．１から０まで、Ｎ組成比ｙを０．０２から０まで、それぞれ徐々に変化させて形成される。
【００８１】
ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層５９は、膜厚１００ｎｍ、不純物濃度１×１０１９ｃｍ−３で形成される。ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層５９は、その下部側から上部側に向かって、Ｉｎ組成比ｘを０から０．７まで、徐々に変化させて形成される。
【００８２】
ＲＴＤ５０およびＨＥＭＴ７０の各層の形成において、ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層５９以外の各層の形成は、基板温度が約５５０℃〜約７００℃、好ましくは約６５０℃〜約７００℃の条件で行う。これは、成長温度が低いことによる結晶成長効率の低下、成長温度が高いことによる結晶性の悪化などを考慮したものである。一方、ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層５９の形成は、基板温度が約５１０℃〜約５２０℃、好ましくは約５１０℃の条件で行う。これは、不純物の高濃度ドーピングや結晶性の悪化防止などを考慮したものである。
【００８３】
各層の形成後は、フォトリソグラフィによりパターニングし、ｎ−ＧａＡｓコンタクト層５５の表面までＨ３ＰＯ４／Ｈ２Ｏ２系ウェットエッチングを行い、ダイオードメサを形成する。さらに、ＲＴＤ５０側とＨＥＭＴ７０側とにアイソレーションするため、部分的にＧａＡｓ基板４１表面まで、同じくＨ３ＰＯ４／Ｈ２Ｏ２系ウェットエッチングを行う。このアイソレーションは、ＧａＡｓ系デバイスの場合、エッチングではなく酸素注入で行うことも可能である。
【００８４】
次いで、ＲＴＤ５０側のｎ−ＧａＡｓコンタクト層５５上、ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層５９上に、下部電極６０、上部電極６１をそれぞれ形成し、ＨＥＭＴ７０側のｎ−ＧａＡｓコンタクト層５５上に、ソース電極７２およびドレイン電極７３を形成する。
【００８５】
これらの電極の形成後、電子ビームリソグラフィとＨ３ＰＯ４／Ｈ２Ｏ２系ウェットエッチングにより、ＨＥＭＴ７０側のｎ−ＧａＡｓコンタクト層５５を分離し、ゲートリセスを形成する。このウェットエッチングの際、Ｉｎ０．４９Ｇａ０．５１Ｐエッチストッパ層５４がエッチングストッパとして機能する。
【００８６】
次いで、電子ビームリソグラフィと蒸着リフトオフにて、ゲート長０．１μｍのゲート電極７１を形成する。ゲート長０．１μｍでは、ｆｔは１００ＧＨｚ前後である。その後、ＳｉＯＮなどの絶縁膜で表面をパッシベーションした後、配線工程により、ＲＴＤ５０とＨＥＭＴ７０を組み合わせた半導体集積回路４０を形成する。これにより、４０Ｇｂｐｓで動作可能なリターンゼロＤＦＦ回路が実現できるようになる。
【００８７】
また、ＨＥＭＴ７０に替えてＨＢＴを形成して半導体集積回路を形成することも可能である。また、上記半導体集積回路４０の形成には、ＭＯＶＰＥ法のほか、ＭＢＥ法やＣＢＥ法などを用いることもできる。
【００８８】
なお、以上の説明では、二重障壁構造の共鳴トンネル素子およびこれを用いた半導体集積回路について述べたが、本発明は、２つの井戸層を持った三重障壁構造などにも勿論適用することができる。
【００８９】
【発明の効果】
以上説明したように本発明では、スペーサ層、障壁層、井戸層を有する障壁構造を備えた共鳴トンネル素子において、そのスペーサ層または井戸層をＧａＩｎＮＡｓを用いて形成する。これにより、障壁層を流れる熱励起電流が抑制され、Ｐ／Ｖ比を向上させることができる。
【００９０】
さらに、大きなＰ／Ｖ比を実現するＲＴＤの形成により、破壊耐圧の高いＧａＡｓ系トランジスタと組み合わせた半導体集積回路を低コストで形成することができる。
【図面の簡単な説明】
【図１】ＲＴＤの要部構成例を示す図である。
【図２】化合物半導体のエネルギーギャップと格子定数の関係を示す図である。
【図３】二重障壁構造部におけるエネルギーバンド構造の例を示す図である。
【図４】ＲＨＥＴの要部構成例を示す図である。
【図５】ＲＴＤとＨＥＭＴを備える半導体集積回路の一部の構成例を示す図である。
【図６】ＭＯＢＩＬＥの回路構成例を示す図である。
【図７】ＲＴＤとＨＥＭＴの並列素子における電流−電圧特性を示す図である。
【図８】ＭＯＢＩＬＥの負荷曲線図であって、（ａ）はＩ（ＲＴＤ２＋ＨＥＭＴ）がＩ（ＲＴＤ１）よりも大きい場合、（ｂ）はＩ（ＲＴＤ２＋ＨＥＭＴ）がＩ（ＲＴＤ１）よりも小さい場合を示している。
【図９】ＧａＡｓ／ＡｌＡｓ系ＲＴＤのエネルギーバンド構造の例を示す図である。
【図１０】井戸層にＩｎＧａＡｓを用いたＲＴＤのエネルギーバンド構造を示す図である。
【図１１】井戸層およびスペーサ層にＩｎＧａＡｓを用いたＲＴＤのエネルギーバンド構造を示す図である。
【符号の説明】
１０，５０　ＲＴＤ
１１，２１，２２，５５　ｎ−ＧａＡｓコンタクト層
１２，５６　第１のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層
１３，２５，５７　二重障壁構造部
１３ａ，２５ａ，５７ａ　Ｇａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８井戸層
１３ｂ，２５ｂ，５７ｂ　第１のＡｌＡｓ障壁層
１３ｃ，２５ｃ，５７ｃ　第２のＡｌＡｓ障壁層
１３ｄ，２５ｄ，５７ｄ　第１のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層
１３ｅ，２５ｅ，５７ｅ　第２のＧａ０．９Ｉｎ０．１Ｎ０．０２Ａｓ０．９８スペーサ層
１４，５８　第２のｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層
１５，２７，５９　ｎ＋−ＩｎｘＧａ１−ｘＡｓコンタクト層
１６，６０　下部電極
１７，６１　上部電極
１８，３１，６２　パッシベーション膜
２０　ＲＨＥＴ
２３，５１　ＧａＡｓバリア層
２４　ｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッドベース層
２６　ｎ−Ｇａ１−ｘＩｎｘＮｙＡｓ１−ｙグレーデッド層
２８　コレクタ電極
２９　ベース電極
３０　エミッタ電極
４０　半導体集積回路
４１　ＧａＡｓ基板
５２　Ｉｎ０．２Ｇａ０．８Ａｓチャネル層
５３　ｎ−Ａｌ０．３Ｇａ０．７Ａｓ電子供給層
５４　Ｉｎ０．４９Ｇａ０．５１Ｐエッチストッパ層
７１　ゲート電極
７２　ソース電極
７３　ドレイン電極
【図１】
2004103888.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004103888.tif 000011
【図１０】
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【図１１】
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