(57)【要約】【課題】冗長な回路を用いることなく、ビット間のスキューを低減させる。【解決手段】遅延時間記憶素子１１１には、予め測定されたビットごとの遅延時間に基づいて、ビットごとに必要な遅延調整量が決定され、記憶されている。遅延時間調整素子１２１は、データを構成する各ビットの出力経路途中にそれぞれ設けられている。各ビットのデータ入力端子から入力したデータは、所定のデータ処理が行なわれた後、遅延時間調整素子１２１により遅延時間が調整される。遅延時間調整素子１２１は、遅延時間記憶素子１１１に記憶された遅延調整量に応じた遅延時間で入力信号を遅延し、出力バッファ１６１へ出力する。このようにして、遅延時間が調整された出力データが、ＰＡＤ１７１より出力される。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
装置間で複数の信号伝達経路を介して所定の出力信号が伝達される半導体集積回路装置において、
前記信号伝達経路ごとに生じる出力信号の伝達遅延特性に応じて個別に設定される伝達遅延時間の遅延調整量を記憶する遅延時間記憶回路と、
前記遅延時間記憶回路に記憶された遅延調整量に応じて前記信号伝達経路ごとの伝達遅延時間を調整する遅延時間調整回路と、
を前記所定の出力信号を出力する出力回路に具備することを特徴とする半導体集積回路装置。
【請求項２】
前記遅延時間記憶回路は、前記遅延調整量に応じて決定される前記遅延時間調整回路を制御する制御信号の出力値を、決定された設定値に保持する回路であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記遅延時間調整回路は、伝達信号の遅延を発生させる所定の遅延素子が複数接続されており、前記遅延調整量に応じて前記所定の遅延素子の組み合わせが設定されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
複数の信号伝達経路を介して伝達される信号の伝達遅延時間を調整する遅延調整回路において、
前記信号伝達経路ごとに生じる出力信号の伝達遅延特性に応じて個別に設定される伝達遅延時間の遅延調整量を記憶する遅延時間記憶回路と、
前記遅延時間記憶回路に記憶された遅延調整量に応じて前記信号伝達経路ごとの伝達遅延時間を調整する遅延時間調整回路と、
を具備したことを特徴とする遅延調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置およびその遅延調整回路に関し、特に装置間で複数の信号伝達経路を介して所定の出力信号が伝達される半導体集積回路装置およびその遅延調整回路に関する。
【０００２】
【従来の技術】
半導体集積回路装置や、メモリなど記憶素子の集積回路装置が組み合わされて構成されたシステムにおいて、これら集積回路装置間は、バッファや配線などから成るデータ伝送路により接続されている。
【０００３】
従来のデータ伝送路について説明する。図６は、半導体集積回路装置間におけるブロック間のデータ伝送路を示すブロック図である。
一般に、伝送されるデータは多ビットの構成をとるため、ブロック間に設けられるデータ伝送路も多ビットに対応する。図６の例では、データ出力ブロックである集積回路装置Ａ（５０１）は、ビットに対応してデータ出力部５１１、５１２、５１３、５１４、５１５、５１６を備えている。データ入力ブロックである集積回路装置Ｂ（５０２）はデータ入力部５２１、５２２、５２３、５２４、５２５、５２６を備えており、データ出力部とデータ伝送路５５１、５５２、５５３、５５４、５５５、５５６により接続している。Ｂｉｔ１を例にとると、データ出力部５１２は、データを保持するフリップフロップ（以下、ＦＦとする）５２２、出力バッファ５３２を備えＰＡＤ５４２を介してデータ伝送路５５２へ出力する。データ入力部５２２は、データ伝送路５５２より入力するデータをＰＡＤ５６２より入力し、入力バッファ５７２を介してＦＦ５８２に取り込む。
【０００４】
このとき、データ出力時のクロックのスキューによる影響や、半導体集積回路装置内のビットごとの入出力回路の配置位置が異なるため配線長をすべて同じにすることが難しいことなどから、各ビットの受信端までの遅延時間をそろえることが難しい。
【０００５】
このため、チップ内でクロックスキューをなくす方法が提案されている。（例えば、特許文献１参照）しかしながら、クロックスキューをなくすだけでは、基盤配線上の遅延差については対応できず、受信端ではやはり遅延差を持つことになる。図６の例では、Ｂｉｔ０のデータ伝送路５５１の配線長に対し、Ｂｉｔ１のデータ伝送路５５２は短く、Ｂｉｔ２のデータ伝送路５５６の配線長は長い。この配線長の差に応じて受信端で遅延差が発生する。図７は、受信端でのデータ波形を示した図である。Ｂｉｔ０を基準とすると、配線長の長いＢｉｔ２は遅延時間が長く、配線長の短いＢｉｔ１は遅延時間が短い。このため、取り込みタイミングにおいてＢｉｔ２には遅れが生じ、Ｂｉｔ１は早い。この結果、取り込みエラーが発生する。
【０００６】
従来、このような配線長による受信端での遅延差をなくすため、予め設計時に受信側のタイミングのマージンを増やすことや、基板配線設計時に配線長を変えることで調整を行なっていた。
【０００７】
図８は、伝送路調整によってビット間スキューをなくした一例のブロック図である。図６と同じものには同じ番号を付し、説明は省略する。図に示したように、データ伝送路５８１、５８２、５８３、５８４、５８５、５８６の配線長をそろえる（等長配線）ことにより、受信端での遅延差をなくしている。
【０００８】
また、図９は、受信側の調整によってビット間スキューをなくした一例のブロック図である。図６と同じものには同じ番号を付し、説明は省略する。受信側の集積回路装置Ｂ（５０２）に、受信端での遅延差に応じて各ビットに遅延を調整する遅延調整バッファ５９０を設けることにより、遅延差を吸収する。
【０００９】
さらに、受信側で入力信号の遅延時間を制御信号に従って選択的に設定する方法もある。（例えば、特許文献２参照）
【００１０】
【特許文献１】
特許第３２１４４４７号公報
【特許文献２】
特開２０００−３５７９５２号公報
【００１１】
【発明が解決しようとする課題】
しかし、従来の半導体集積回路装置における遅延時間の調整では、遅延差の調整のため回路が冗長になってしまうという問題がある。
【００１２】
上記の説明のデータ伝送路を等長に配線することによりビット間のスキューをなくす方法では、最も長いデータ伝送路の配線に合わせて他のデータ伝送路の配線を引き伸ばさなければならない。このため、この配線を収めるために、基盤面積が大きくなってしまうという問題がある。また、他の部品配置の関係から調整範囲も限られてしまうという問題もある。さらに、結果として、ビット全体でのデータ伝送路の配線長が長くなってしまうため、伝送速度の高速化の妨げになるという問題がある。
【００１３】
また、受信側で遅延を調整するバッファを設けてビット間のスキューをなくす方法では、メモリなど、１つの出力ブロックに対して受信側が複数ある場合は、それぞれに入れておく必要が生じる。さらに、受信側で入力信号の遅延時間を制御信号に従って選択的に設定する方法も、受信側に遅延を調整する回路を組み込む必要があるため、同様の問題が生じる。
【００１４】
このように、従来の半導体集積回路装置の遅延調整では、遅延調整を行なうための回路が冗長になってしまうという問題があり、基盤面積を増大させるなど、製品のコンパクト化を妨げ、コストアップの要因となっていた。
【００１５】
本発明はこのような点に鑑みてなされたものであり、冗長な回路を用いることなく、ビット間のスキューを低減させることが可能な半導体集積回路装置およびその遅延調整回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明では上記課題を解決するために、装置間で複数の信号伝達経路を介して所定の出力信号が伝達される半導体集積回路装置において、前記信号伝達経路ごとに生じる出力信号の伝達遅延特性に応じて個別に設定される伝達遅延時間の遅延調整量を記憶する遅延時間記憶回路と、前記遅延時間記憶回路に記憶された遅延調整量に応じて前記信号伝達経路ごとの伝達遅延時間を調整する遅延時間調整回路と、を前記所定の出力信号を出力する出力回路に具備することを特徴とする半導体集積回路装置、が提供される。
【００１７】
半導体集積回路装置を用いたシステムでは、他の半導体装置との間で、複数の信号伝達経路を介してまとまった所定の出力信号が伝達されるが、この所定の出力信号を入力する入力側回路に入力時、複数の信号伝達経路を介して送られてくるこの所定の出力信号の位相がそろっている必要がある。この所定の出力信号を他の半導体装置に対して出力する出力回路では、遅延時間記憶回路に、所定の出力信号を伝達する信号伝達経路ごとに異なる伝達遅延時間に応じて個別に設定される伝達遅延時間の遅延調整量が記憶されている。遅延時間調整回路は、遅延時間記憶回路に記憶された遅延調整量に応じて、信号伝達経路ごとの伝達遅延時間を調整する。
【００１８】
また、上記課題を解決するために、複数の信号伝達経路を介して伝達される信号の伝達遅延時間を調整する遅延調整回路において、前記信号伝達経路ごとに生じる出力信号の伝達遅延特性に応じて個別に設定される伝達遅延時間の遅延調整量を記憶する遅延時間記憶回路と、前記遅延時間記憶回路に記憶された遅延調整量に応じて前記信号伝達経路ごとの伝達遅延時間を調整する遅延時間調整回路と、を具備したことを特徴とする遅延調整回路、が提供される。
【００１９】
このような構成の遅延調整回路は、信号伝達経路の経路途中に設けられ、遅延時間記憶回路と遅延時間調整回路とから構成される。遅延時間記憶回路は、複数の信号伝達経路の伝達遅延時間がそろうように、信号伝達経路ごとに決まる伝達遅延特性に応じた遅延調整量を記憶する。遅延時間調整回路は、信号伝達経路の信号伝達遅延時間を遅延時間記憶回路に記憶された遅延調整量に応じて調整する。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
まず、実施の形態に適用される発明の概要について説明し、その後、実施の形態の具体的な内容を説明する。
【００２１】
図１は、本発明の実施の形態に適用される発明の概念図である。
実施の形態に適用される発明は、データ入力端子１４１から入力し、バッファ１５１、出力バッファ１６１、ＰＡＤ１７１を経由して出力されるデータの出力経路途中に、遅延時間の調整量を記憶する遅延時間記憶素子１１１と、遅延時間を調整する遅延時間調整素子１２１とが設けられる。図１の例では、遅延時間調整素子１２１は、データの出力経路であるバッファ１５１と出力バッファ１６１との間に直列に設けられ、遅延時間記憶素子１１１と制御信号１３１、１３２、１３３、１３４を介して接続する。ここでは、遅延時間記憶回路においてデータを構成するビットに対応する箇所を遅延時間記憶素子１１１、遅延時間調整回路において各ビットに対応する箇所を遅延時間調整素子１２１と呼ぶこととする。
【００２２】
遅延時間記憶素子１１１は、データの出力経路、例えば、データ入力端子１４１、バッファ１５１、出力バッファ１６１、ＰＡＤ１７１を経由して伝達される信号の伝達遅延時間と、ビット間のスキューをなくすため目標とする伝達遅延時間の差に応じた遅延調整量を記憶し、制御信号１３１、１３２、１３３、１３４を介して、遅延調整量に応じた所定の制御信号値を遅延時間調整素子１２１に対して保持する。遅延時間記憶素子１１１に記憶する遅延調整量は、信号伝達経路の伝達遅延特性を実際に測定し、これに応じて確定される。
【００２３】
遅延時間調整素子１２１は、バッファ１５１より入力する信号を、制御信号１３１、１３２、１３３、１３４を介して入力する遅延調整量に応じた遅延時間で遅延し、出力バッファ１６１へ出力する。
【００２４】
このように本発明では、データ入力端子１４１を介して入力する信号は、遅延時間調整素子１２１において、予め遅延時間記憶素子１１１に記憶された遅延調整量に応じた遅延時間遅延され、出力バッファ１６１、ＰＡＤ１７１を介して出力される。
【００２５】
次に、本発明が適用される実施の形態について説明する。図２は、本発明の実施の形態のブロック図である。図１と同じものには同じ番号を付し、説明は省略する。
【００２６】
本発明の実施の形態が適用される半導体集積回路装置（出力回路）１００は、入力するデータを処理して出力する出力経路途中に、遅延時間記憶回路１１０と遅延時間調整回路１２０が設けられている。図２の例では、データ入力端子１４１、１４２、１４３、１４４から入力するデータは、所定の信号処理がなされた後、バッファ１５１、１５２、１５３、１５４、遅延時間調整素子１２１、１２２、１２３、１２４、出力バッファ１６１、１６２、１６３、１６４を経由し、ＰＡＤ１７１、１７２、１７３、１７４より出力される。これらの回路は、出力データを構成するビットごとに設けられる。例えば、データ入力端子１４１、バッファ１５１、遅延時間調整素子１２１、出力バッファ１６１、ＰＡＤ１７１を経由して出力される信号は、出力データの１ビットに相当する。このように、出力データは、複数ビットで構成されており、入力回路の受信端においてビット間のスキューが起きると、データの取り込みエラーが発生するため、遅延時間をそろえる必要がある。
【００２７】
遅延時間記憶回路１１０は、ビットごとに設けられた遅延時間調整回路１２０と制御信号１３０を介して接続する。遅延時間記憶回路１１０は、ビットごとの遅延調整量を保持する遅延時間記憶素子から構成され、ビットごとに対応する遅延時間調整素子１２１、１２２、１２３、１２４に出力する制御信号１３０の値を遅延調整量に応じた所定の設定値に保持する機能を有する。
【００２８】
遅延時間調整回路１２０は、各ビットに対応する遅延時間調整素子１２１、１２２、１２３、１２４より構成されており、出力回路のデータ出力経路の途中、例えば、図２の例では出力バッファ１６１、１６２、１６３、１６４の直前、にそれぞれ設けられている。また、データを構成する各ビットに対応する制御信号１３０を介してビットごとの遅延調整量を記憶する遅延時間記憶回路１１０に接続する。遅延時間調整回路１２０は、それぞれの遅延時間調整素子１２１、１２２、１２３、１２４が、遅延時間記憶回路１１０に記憶された遅延調整量に応じて、個別のビットごとに出力データの信号伝達遅延時間を調整し、ＰＡＤ１７１、１７２、１７３、１７４より出力する。
【００２９】
制御信号１３０は、ビットに対応して、遅延時間調整回路１２０の遅延素子１２１、１２２、１２３、１２４と、遅延時間記憶回路１１０とを接続し、遅延時間記憶回路１１０の記憶する遅延調整量に応じた信号値を遅延時間調整回路１２０に出力する。
【００３０】
このような構成の半導体集積回路装置（出力回路）１００の動作について説明する。
遅延時間記憶回路１１０には、予め測定されたビットごとの遅延時間に基づいて、ビットごとに必要な遅延調整量が決定され、記憶されている。遅延時間調整回路１２０は、データを構成する各ビットの出力経路途中にそれぞれ設けられている。各ビットのデータ入力端子１４１、１４２、１４３、１４４から入力したデータは、所定のデータ処理が行なわれた後、遅延時間調整素子１２１、１２２、１２３、１２４により遅延時間が調整される。遅延時間調整素子１２１、１２２、１２３、１２４は、遅延時間記憶回路１１０に記憶された遅延調整量に応じた遅延時間で入力信号を遅延し、出力バッファ１６１、１６２、１６３、１６４へ出力する。このようにして、遅延時間が調整された出力データが、各ＰＡＤ１７１、１７２、１７３、１７４より出力される。
【００３１】
このような遅延時間記憶回路１１０と遅延時間調整回路１２０とから構成される遅延調整回路を出力回路１００に具備することにより、この出力回路１００に入ったデータを出力するまでの遅延時間を自由に制御することが可能となる。遅延時間の調整量は、データを構成するビットごとに個別に設定することができるため、例えば、配線基盤の距離が長いビットについては遅延時間を減らし、配線基盤の距離が短いものについては遅延時間を増やすことで、前ビットの受信端までの遅延時間をそろえることができる。また、受信側が複数あっても、出力回路１００だけに遅延調整回路を具備すればよい。この結果、配線基盤で行なっていた遅延調整のための配線長の調整が必要なくなる他、入力回路側で個別に遅延調整回路を持つ必要がなくなるため、基盤の面積縮小ができる。さらに、遅延ばらつきのため、マージンとして持っていたものを減らすことができることにより、さらに高速なデータ伝送を行なうことができるようになる。
【００３２】
次に、遅延時間記憶素子１１１および遅延時間調整素子１２１の実施の形態を具体例で説明する。
まず、遅延時間調整素子１２１について説明する。図３は、本発明の実施の形態である遅延時間調整素子の一例を示したブロック図である。
【００３３】
図３に示した遅延時間調整素子１２１は、入力する信号を遅延する遅延バッファ２１１、２１２、２１３、２１４が直列に接続し、遅延バッファ２１１、２１２、２１３、２１４間に制御信号に従って入力信号を選択するスイッチ２２１、２２２、２２３、２２４が設けられている。スイッチ２２１は、遅延時間記憶素子１１１からの制御信号ＣＴＬ１を入力し、制御信号ＣＴＬ１の値に応じて遅延バッファ２１１の出力信号をデータ出力端子に出力する。同様に、スイッチ２２２は、制御信号ＣＴＬ２を入力し、制御信号ＣＴＬ２の値に応じて遅延バッファ２１２の出力信号をデータ出力端子に出力する。スイッチ２２３は、制御信号ＣＴＬ３を入力し、制御信号ＣＴＬ３の値に応じて遅延バッファ２１３の出力信号をデータ出力端子に出力する。スイッチ２２４は、制御信号ＣＴＬ４を入力し、制御信号ＣＴＬ４の値に応じて遅延バッファ２１４の出力信号をデータ出力端子に出力する。すなわち、制御信号により、スイッチ２２１が選択された場合、データ入力は遅延バッファ２１１を経由した後に出力される。また、スイッチ２２２が選択された場合、データ入力は遅延バッファ２１１、２１２を経由した後に出力される。同様に、スイッチ２２３、２２４が選択されると通過する遅延バッファが増え、遅延時間が長くなる。
【００３４】
このように遅延時間調整素子１２１は、制御信号（ＣＴＬ１、ＣＴＬ２、ＣＴＬ３、ＣＴＬ４）の値に応じて、遅延バッファ２１１、２１２、２１３、２１４の組み合わせを変更することができる。この遅延バッファ２１１の組み合わせに応じて、遅延時間の調整を行なうことができる。このとき、遅延バッファ２１１、２１２、２１３、２１４が持つ遅延特性は、同一に設定されても、それぞれ異なるように設定されてもよい。また、接続する遅延バッファの数も任意である。これらは、半導体集積回路装置に個別に適宜設定される。また、このような遅延時間調整素子１２１を予め回路に組み込んでおけば、製品出荷時であっても、遅延時間の調整を容易に行なうことができる。
【００３５】
続いて、遅延時間記憶素子１１１について説明する。図４は、本発明の実施の形態である遅延時間記憶素子の一例を示したブロック図である。
図４に示した遅延時間記憶素子１１１は、制御信号（ＣＴＬ１、ＣＴＬ２、ＣＴＬ３、ＣＴＬ４）に対応して電源とグランドに接続するヒューズ１１１１、１１１２、１１１３、１１１４から構成される。
【００３６】
ヒューズ１１１１は、通常、制御信号ＣＴＬ１としてＬレベルの信号を出力しており、切られることによりＨレベルを出力し、この値を保持する。同様に、ヒューズ１１１２はＣＴＬ２、ヒューズ１１１３はＣＴＬ３、ヒューズ１１１４はＣＴＬ４の信号値を保持する。
【００３７】
このように、ヒューズを切ることで、制御信号をある値に固定できる構造をもっている。ヒューズの設定は、製品出荷時に自由に設定することができる。また、ヒューズのほか、記憶素子として不揮発メモリを用いることもできる。
【００３８】
本発明の実施の形態の半導体集積回路装置では、出力回路に予め遅延時間を調整可能にする遅延調整回路が組み込まれており、製品が完成した後、実際の信号の遅延特性を測定して遅延時間の調整を行なうことができる。一方、従来の配線長による調整では、遅延時間の調整は設計時に考慮しなければならず、かつ、遅延時間の調整がうまくいかなかった場合は、もう一度設計しなおす必要がある。
【００３９】
このように本発明では、製品出荷時など、製品が完成した後であっても遅延時間の調整を容易に行なうことができ、設計が後戻りすることがない。この結果、開発期間を短くすることも可能となる。
【００４０】
次に、遅延時間調整素子の他の例について説明する。図５は、本発明の実施の形態である遅延時間調整素子の他の例を示したブロック図である。
図３の例では、遅延素子として遅延バッファを用いたが、図５の例では、遅延素子として、バッファトランジスタのＷ長を制御信号によって可変にしている。
【００４１】
上記の説明では出力回路に遅延調整回路を設けるとしたが、入力回路を合わせ持つ入出力回路に設けることもできる。
【００４２】
【発明の効果】
以上説明したように本発明の半導体集積回路装置では、複数の信号伝達経路を介して出力信号を伝達する出力回路の出力経路に出力信号の伝達遅延時間の遅延調整量を記憶する回路と、遅延調整量に応じて信号伝達経路ごとの伝達遅延時間を調整する回路が付加される。このため、信号伝達経路の配線長の調整でビット間のスキューを低減させたり、入力回路側でそれぞれに調整回路を具備したり、などの冗長な回路構成をとる必要がなくなり、配線基盤の縮小を行なうことができる。この結果、製品の小型化、高速化を進めることが可能となる。
【００４３】
また、本発明の遅延調整回路は、出力回路の出力経路途中に設けられる伝達遅延時間を調整する回路と、その調整量を記憶する回路と、から成り、信号伝達路ごとの伝達遅延時間を個別に調整することにより、信号伝達経路の配線長の違いの影響などによるビット間のスキューを低減させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に適用される発明の概念図である。
【図２】本発明の実施の形態のブロック図である。
【図３】本発明の実施の形態である遅延時間調整素子の一例を示したブロック図である。
【図４】本発明の実施の形態である遅延時間記憶素子の一例を示したブロック図である。
【図５】本発明の実施の形態である遅延時間調整素子の他の例を示したブロック図である。
【図６】半導体集積回路装置におけるブロック間のデータ伝送路を示すブロック図である。
【図７】受信端でのデータ波形を示した図である。
【図８】伝送路調整によってビット間スキューをなくした一例のブロック図である。
【図９】受信側の調整によってビット間スキューをなくした一例のブロック図である。
【符号の説明】
１００・・・半導体集積回路装置（出力回路）、１１０・・・遅延時間記憶回路、１１１・・・遅延時間記憶素子、１２０・・・遅延時間調整回路、１２１，１２２，１２３，１２４・・・遅延時間調整素子、１３０・・・制御信号、１４１，１４２，１４３，１４４・・・データ入力端子、１５１，１５２，１５３，１５４・・・バッファ、１６１，１６２，１６３，１６４・・・出力バッファ、１７１，１７２，１７３，１７４・・・ＰＡＤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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