(57)【要約】【課題】強誘電体層と上部電極層との境界部における電界の集中を効果的に抑制できる新規なＦｅＲＡＭキャパシタセル及びその製造方法等の提供。【解決手段】ワード線Ｗが接続される下部電極層２０と、ビット線Ｂが接続される上部電極層４０とを強誘電体層３０を挟んで積層してなるＦｅＲＡＭキャパシタセルにおいて、強誘電体層３０と上部電極層４０との積層面を、互いに入り乱れた凹凸形状とする。これによって、強誘電体層３０と上部電極層４０との界面の電界が乱されて強い電界のかかる領域が分散するため、電界の集中を防止して絶縁性の劣化を抑制することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ワード線が接続される下部電極層と、ビット線が接続される上部電極層とを強誘電体層を挟んで積層してなるＦｅＲＡＭキャパシタセルにおいて、
上記強誘電体層と上部電極層との積層面が、互いに入り乱れた凹凸形状となっていることを特徴とするＦｅＲＡＭキャパシタセル。
【請求項２】
ワード線が接続される下部電極層と、ビット線が接続される上部電極層とを強誘電体層を挟んで積層してなるＦｅＲＡＭキャパシタセルにおいて、
上記強誘電体層と上部電極層との間に、上記強誘電体層成分と上部電極層成分とが凹凸状に層分離したミキシング層がさらに積層されていることを特徴とするＦｅＲＡＭキャパシタセル。
【請求項３】
請求項２に記載のＦｅＲＡＭキャパシタセルにおいて、
上記ミキシング層の層厚が、上記強誘電体層厚の１／１０以下であることを特徴とするＦｅＲＡＭキャパシタセル。
【請求項４】
それぞれ行列状に配置されたワード線とビット線との各交差位置に、上記請求項１〜３のいずれかに記載のＦｅＲＡＭキャパシタセルを備えたことを特徴とするクロスポイント型ＦｅＲＡＭ。
【請求項５】
所定の処理が施された半導体基板上に、下部電極層と強誘電体層とを順次形成した後、その強誘電体層上に、その強誘電体層材料と上部電極層材料を混合したミキシング層を形成すると共に、そのミキシング層上に上部電極層を形成して積層体を構成し、その後、この積層体にアニーリング処理を施してそのミキシング層を凹凸状に層分離させ、しかる後、この積層体を一括エッチング処理してキャパシタ形状に形成するようにしたことを特徴とするＦｅＲＡＭキャパシタセルの製造方法。
【請求項６】
請求項５に記載のＦｅＲＡＭキャパシタセルの製造方法において、
上記ミキシング層の層厚を上記強誘電体層の１／１０以下に形成するようにしたことを特徴とするＦｅＲＡＭキャパシタセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、自発分極する強誘電体層を記憶素子として用いた強誘電体メモリ（以下、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ｍｅｍｏｒｙ）という）及びその製造方法、並びにこのＦｅＲＡＭに適用するキャパシタセルに関するものである。
【０００２】
【従来の技術】
係るＦｅＲＡＭは、ＤＲＡＭ並の高速なデータ読書きと、フラッシュメモリやＥＰＲＯＭ等のような不揮発性記憶が可能な半導体メモリであり、さらに低電圧でも動作可能、書換え可能回数が非常に多く、かつ信頼性も高い等といった理想的な特性を有していることから、既存の半導体メモリに代わる次世代の半導体メモリとして大いに期待されている。
【０００３】
しかしながら、このＦｅＲＡＭは、一般に一つのメモリセルがＤＲＡＭ等と同じように一つのトランジスタと一つの強誘電体キャパシタセルとで構成される１Ｔ１Ｃ型、あるいは２Ｔ２Ｃ型をしたセル構造であるため、大容量・高集積化という点では、メモリセルが一つの素子からなるフラッシュメモリやＥＰＲＯＭ等には及ばない。
【０００４】
そのため、近年ではこのＦｅＲＡＭの大容量・高集積化に向けた研究が盛んに行われ、その一つとしていわゆるクロスポイント型と称されるＦｅＲＡＭが提案されている。
このクロスポイント型ＦｅＲＡＭは、例えば、以下の特許文献１、２等に示すように、所定の処理が施された半導体基板上に複数のワード線とビット線とを行列状に配列し、それら各交差部にそれぞれ強誘電体キャパシタセルからなるメモリセルを配置したものであり、これによって基本的にこれら各キャパシタセル単位でのデータの書き込み及び読み出しが可能となり、高集積かつ大容量のＦｅＲＡＭの提供が可能となってきている。
【０００５】
【特許文献１】
特開平９−１１６１０７号公報
【特許文献２】
特開２００２−３２４８９５号公報
【０００６】
【発明が解決しようとする課題】
ところで、このような構成をした従来のクロスポイント型ＦｅＲＡＭにあっては、半導体基板上に順に形成された下部電極層と強誘電体層及び上部電極層の３層を一括してエッチングすることで、図５に示すように各層の大きさが同じで、かつ各層のズレがなく正確に重なり合った断面矩形状のキャパシタセルＳが形成されるようになっている。
【０００７】
しかしながら、このように３層を一括してエッチングした場合、実際に得られるキャパシタセルＳは、図６に示すようにその面積が下部になるに従って徐々に広くなった、テーパー状（断面台形状）に形成されてしまう。
そのため、図示するようにその強誘電体層内に発生した電気力線（電界）が上部電極層との境界部の中央に集中してしまい、この結果、図７に示すように、この影響によってその部分の疲労が進行して局部的にキャパシタ特性が劣化してしまうといった問題点があった。
【０００８】
そこで、本発明はこのような課題を有効に解決するために案出されたものであり、その目的は、強誘電体層と上部電極層との境界部における電界の集中を効果的に抑制することができる新規なＦｅＲＡＭキャパシタセル及びこれを用いたＦｅＲＡＭ並びにその製造方法を提供するものである。
【０００９】
【課題を解決するための手段】
〔発明１〕
上記課題を解決するために発明１のＦｅＲＡＭキャパシタセルは、
ワード線が接続される下部電極層と、ビット線が接続される上部電極層とを強誘電体層を挟んで積層してなるＦｅＲＡＭキャパシタセルにおいて、
上記強誘電体層と上部電極層との積層面が、互いに入り乱れた凹凸形状となっていることを特徴とするものである。
【００１０】
すなわち、上述したように各層のズレをなくすべく強誘電体層と上下電極層を一括エッチングによってキャパシタセルを形成した場合、その形状は裾部が広がったテーパー状となってしまう。
また、このキャパシタセルは、その後に酸化シリコン等の誘電率が大幅に小さい絶縁材料によって埋め込まれるようになるため、実質的に上下電極層間の電気力線はキャパシタ内に完全に閉じ込められた状態となる。
【００１１】
その結果、上述したように電界の強度が面積の狭い上部電極側の境界面中央部で最も強く、下部電極外周部で弱くなるといった不均一が発生し、これによって最も強い電界に晒される上部電極中央部から強誘電体の疲労劣化が局部的に進行することになる。
そして、このように強誘電体が疲労するに伴いその部分の絶縁性が劣化して見掛け上、直列に容量成分を持った高抵抗成分が発生してくることになるが、上部電極層にビット線が接続されている通常の場合では、この抵抗成分により読み出し電圧が下げられるため、読み出しマージンが大幅に減少する等のキャパシタ特性が悪化する。
【００１２】
一方、これとは逆に下部電極をビット線に接続した場合には、上部電極側は一定電圧を印加するためのワード線に接続されており、影響は少ないことから、下部電極側をビット線とすれば、ＦｅＲＡＭの信頼性、すなわち強誘電体の疲労が発生した後の読み出しマージン確保に有利である。
しかしながら、▲１▼ビット線電極にはビット線の低抵抗化が容易な上部電極を選択したい、▲２▼キャパシタを多層化する際にビット線電極を下部電極に固定することは困難、等といった理由からクロスポイント型ＦｅＲＡＭでは下部電極側をビット線とすることは適当でない。
【００１３】
そこで、本発明では、ビット線を下部電極側に接続することはせずに、上記の如く強誘電体層と上部電極層との積層面を互いに入り乱れた凹凸形状としたものである。
これによって、強誘電体層と上部電極層との界面の電界が乱されて強い電界のかかる領域が分散するため、電界の集中を防止するとが可能となり、絶縁性の劣化の進行を抑制することができる。
【００１４】
また、このように強誘電体層と上部電極層との積層面を互いに入り乱れた凹凸形状とすることによって仮に強誘電体層に疲労が発生した時でもその領域が分散して発生した疲労がヒステリシス曲線等のキャパシタ特性に反映し難くなる。
〔発明２〕
発明２のＦｅＲＡＭキャパシタセルは、
ワード線が接続される下部電極層と、ビット線が接続される上部電極層とを強誘電体層を挟んで積層してなるＦｅＲＡＭキャパシタセルにおいて、
上記強誘電体層と上部電極層との間に、上記強誘電体層成分と上部電極層成分とが凹凸状に入り乱れたミキシング層がさらに積層されていることを特徴とするものである。
【００１５】
これによって、発明１と同様に、強誘電体層と上部電極層との界面の電界が乱されて強い電界のかかる領域が分散して電界の集中を効果的に抑制することが可能となり、絶縁性の劣化を未然に防止することができる。
また、疲労が発生した時でもその領域が分散して発生した疲労がキャパシタ特性に反映し難くなる。
【００１６】
〔発明３〕
発明３のＦｅＲＡＭキャパシタセルは、
発明２に記載のＦｅＲＡＭキャパシタセルにおいて、
上記ミキシング層の層厚が、上記強誘電体層厚の１／１０以下であることを特徴とするものである。
【００１７】
すなわち、上記発明１、２のように、上記強誘電体層と上部電極層との間に、各成分が凹凸状に入り乱れたミキシング層を形成することによって電界の集中する領域を分散させて、疲労を抑制することができる反面、この乱れが大きすぎるとキャパシタ特性に悪影響を及ぼすことがある。
そこで、本発明のようにそのミキシング層の層厚を上記強誘電体層厚の１／１０以下にすれば、電場が大きく乱れることがなくなり、キャパシタ特性に与える影響を小さく抑えることができる。
【００１８】
〔発明４〕
発明４のクロスポイント型ＦｅＲＡＭは、
それぞれ行列状に配置されたワード線とビット線との各交差位置に、上記請求項１〜３のいずれかに記載のＦｅＲＡＭキャパシタセルを備えたことを特徴とするものである。
【００１９】
これによって、電界集中による局部的な疲労がない、優れた特性と信頼性を兼ね備えた半導体メモリが得られる。
〔発明５〕
発明５のＦｅＲＡＭキャパシタセルの製造方法は、
所定の処理が施された半導体基板上に、下部電極層と強誘電体層とを順次形成し、その強誘電体層上に、その強誘電体層材料と上部電極層材料とからなるミキシング層を形成すると共に、そのミキシング層上に上部電極層を形成して積層体を構成し、その後、この積層体にアニーリング処理を施してそのミキシング層を凹凸状に層分離させ、しかる後、この積層体を一括エッチング処理してキャパシタ形状に形成するようにしたことを特徴とするものである。
【００２０】
これによって、強誘電体層と上部電極層との界面が互いの成分が入り乱れた凹凸形状となるため、発明１と同様に、強誘電体層と上部電極層との界面の電界が乱されて強い電界のかかる領域が分散して電界の集中を効果的に抑制することが可能となり、絶縁性の劣化を未然に防止することができる。
また、疲労が発生した時でもその領域が分散して発生した疲労がキャパシタ特性に反映し難くなる。
【００２１】
〔発明６〕
発明６のＦｅＲＡＭキャパシタセルの製造方法は、
発明５に記載のＦｅＲＡＭキャパシタセルの製造方法において、
上記ミキシング層の層厚を上記強誘電体層の１／１０以下に形成するようにしたことを特徴とするものである。
【００２２】
これによって、発明２と同様に、発生する電界の乱れが極僅かとなり、キャパシタ特性に与える影響を小さく抑えることができる。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照しながら詳述する。
図１は、本発明に係るＦｅＲＡＭキャパシタセル（以下、単にキャパシタセルと称す）１００の実施の一形態を示したものである。
図示するように、このキャパシタセル１００は、所定の処理が施された半導体基板１０上にこれと一体的に形成されており、図示しないワード線に接続されるべくＰｔ等の導電性材料からなる下部電極層２０と、同じく図示しないビット線に接続されるべくＰｔ等の導電性材料からなる上部電極層４０との間に、ＰＺＴやＳＢＴ等の強誘電体材料からなる強誘電体層３０を挟んで上下に積層した構造となっている。
【００２４】
また、さらに、この中央の強誘電体層３０と上部電極層４０との間には、この強誘電体層３０を構成する成分、例えばＰＺＴやＳＢＴ等の強誘電体成分と、上部電極層４０を構成する成分、例えばＰｔ等の導電性材料とが凹凸状に層分離したミキシング層５０が形成されており、このミキシング層５０の存在によって図中拡大図に示すように、強誘電体層３０と上部電極層４０との境界面が実質的に互いに上下に入り乱れた凹凸形状となっている。
【００２５】
そして、このような構成をした本発明のキャパシタセル１００にあっては、図中拡大図に示すように、強誘電体層３０と上部電極層４０との界面付近の電界ががこの凹凸形状により乱されて強い電界のかかる領域が分散するようになるため、電界の集中を防止することが可能となり、局部的な絶縁性の劣化の進行を抑制することができる。
【００２６】
また、このように強誘電体層３０と上部電極層４０との積層面が互いに入り乱れた凹凸形状となっていることにより、長期の使用等によって強誘電体層３０に疲労が発生した場合でもその領域が分散するようになるため、発生した疲労がヒステリシス曲線等のキャパシタ特性に反映し難くなるといった効果も得られることになる。
【００２７】
ここで、この下部電極層２０及び強誘電体層３０並びに上部電極層４０の材料の組み合わせや、その大きさ及び各層２０，３０，４０の厚さ等は、本発明においては特に限定するものではないが、この強誘電体層３０と上部電極層４０との凹凸境界であるミキシング層５０の層厚に関しては、強誘電体層３０の厚さの１／１０以下に抑えることが望ましい。例えば、強誘電体層３０の層厚さが約１８０ｎｍであれば、そのミキシング層５０の層厚は約１８ｎｍ以下とすることが望ましい。
【００２８】
すなわち、上述したように強誘電体層３０と上部電極層４０との間に、各成分が凹凸状に入り乱れたミキシング層５０を形成することによって電界の集中する領域を分散させて疲労を抑制することが可能となるが、その反面この乱れが大きすぎるとキャパシタ特性に悪影響を及ぼすことがあるからである。
従って、そのミキシング層５０の層厚を上記強誘電体層３０の厚さの１／１０以下にすれば、電界が大きく乱れることがなくなり、キャパシタ特性に与える影響を小さく抑えることが可能となる。
【００２９】
本質的にはこの層厚はキャパシタ形状が平行平板からどの程度変形しているかに依存している。  実際に形成されるキャパシタはその縦断面の底角が７０°から７５°の台形であり、強誘電体膜厚が１８０ｎｍだとすれば上下電極間距離は外周と中央で１１ｎｍ程度異なると見積もられる。
発生させる凹凸がこれより大幅に大きなだと、むしろこの凸部周辺で疲労が加速されることにあるため、ミシシング層５０厚としては強誘電体膜厚の１／１０程度が上限である。
【００３０】
尚、このミキシング層５０の層厚を上記強誘電体層厚の１／１０以下が望ましいといっても、当然の如くそれがあまりにも薄すぎると電界の集中抑制効果が低くなってしまう。ミキシング層５０を設けない場合でも成膜時には１ｎｍ程度の凹凸が発生するのが一般的であり、それを上回る凹凸を設けなければ効果は期待できない。通常ＦｅＲＡＭで使用する強誘電体膜厚が１５０ｎｍあることから強誘電体膜厚の１／１００以上あれば１．５ｎｍ以上のミキシング層厚となり、本発明の効果を得ることができる。
【００３１】
また、このミキシング層５０の層厚は後述するように、各成分の成膜時間等を調節することによって容易にコントロールすることができる。
次に、このような構成をした本発明のキャパシタセル１００の製造方法の一例を図２〜図５を用いて説明する。
先ず、図２（ａ）に示すように、上面に複数のワード線Ｗが並行に配列された半導体基板１０を従来の手法と同様な方法で形成した後、同図（ｂ）に示すように、その半導体基板１０の上面全体に、公知のスパッタ法等を用いてＰｔ等の導電性材料を所定の厚さに成膜して下部電極層２０を形成すると共に、同図（ｃ）に示すように、その下部電極層２０の上面全体に、ＰＺＴ（Ｐｂ（ＺｒＸＴｉ１−Ｘ）Ｏ３）やＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体材料を成膜して強誘電体層３０を形成する。ここで、これら各層２０，３０の層厚としては、例えば図４（１）に示すように、下部電極層２０の層厚を約２００ｎｍとした場合には、強誘電体層３０の層厚はこれより若干薄い約１８０ｎｍとする。
【００３２】
次に、このようにして半導体基板１０上に下部電極層２０と強誘電体層３０とが順次積層されたなら、図２（ｄ）に示すように、さらにその強誘電体層３０の上面全体に、その強誘電体層３０と同じ材料と上部電極層４０と同じ材料とが混合したミキシング層５０を積層する。
具体的には、同量のＳＢＴとＰｔとを同時に若しくは交互にスパッタすることで各材料がほぼ同比率で混合したミキシング層５０が成膜される。
【００３３】
ここで、ミキシング層５０の成膜厚（層厚）は上述したように、強誘電体層３０の層厚の１／１０以下に抑える。例えば、強誘電体層３０の層厚を約１８０ｎｍとした場合には、図４（２）に示すようにこのミキシング層５０の層厚は約１８ｎｍとなる。
次に、このようにしてミキシング層５０が成膜されたなら、図２（ｅ）及び図４（３）に示すように、同じく公知のスパッタ法等を用いてＰｔ等の導電性材料を約２００ｎｍの厚さに成膜して上部電極層４０を形成して半導体基板１０上に４層の積層体２００を形成し、その後、この積層体２００に対して、例えば７００℃、酸素雰囲気３０分の条件下でアニーリング処理を施す。
【００３４】
すると、このアニーリング処理によってミキシング層５０を構成する各材料（成分）同士が凝集して、図１及び図４（４）に示すように、このミキシング層５０が上下に凹凸形状に層分離して事実上消滅することになる。
そして、このようにしてミキシング層５０が上下に凹凸形状に層分離した積層体２００が形成されたならば、図３（ｆ）〜（ｊ）に示すように従来と同様な手法によってこの積層体２００に対して３層一括してフォト、ドライエッチング処理を施してキャパシタ形状のキャパシタセル１００をセルフアライン構造に形成すると共に、これら各キャパシタセル１００を埋め込むように、酸化シリコン等の誘電率が大幅に小さい絶縁材料６０を成膜してから、その上に金属膜７０を成膜してこれを列方向にエッチング処理して複数のビット線Ｂを形成して各ビット線Ｂと各キャパシタセル１００との上部電極層４０とを電気的に接続する。
【００３５】
その後、この各ビット線Ｂ及びワード線Ｗを従来と同様にその半導体基板１０に設けられた図示しないＭＯＳトランジスタのゲート電極等に接続することで、高集積、大容量で、かつ、電界集中による局部的な疲労がない優れた特性と信頼性を兼ね備えた新規なクロスポイント型ＦｅＲＡＭが得られることになる。
【図面の簡単な説明】
【図１】本発明に係るキャパシタセルの実施の一形態を示す拡大断面図である。
【図２】クロスポイント型ＦｅＲＡＭの製造工程（前半）を示す工程図である。
【図３】クロスポイント型ＦｅＲＡＭの製造工程（後半）を示す工程図である。
【図４】ミキシング層及びその層分離後の状態を示す概念図である。
【図５】従来のキャパシタセルの構造を示す拡大断面図である。
【図６】従来のキャパシタセルにおける電界集中状態を示す概念図である。
【図７】従来のキャパシタセルにおける劣化状態を示す概念図である。
【符号の説明】
１０…半導体基板、２０…下部電極層、３０…強誘電体層、４０…上部電極層、５０…ミキシング層、６０…絶縁材料、７０…金属膜、１００…ＦｅＲＡＭキャパシタセル、２００…積層体、Ｂ…ビット線、Ｗ…ワード線、Ｓ…従来のＦｅＲＡＭキャパシタセル。
【図１】
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【図２】
2004356170.tif 000004
【図３】
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【図４】
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【図５】
2004356170.tif 000007
【図６】
2004356170.tif 000008
【図７】
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