(57)【要約】【課題】ＦｅＲＡＭのアクセス時間を短縮する。【解決手段】強誘電体キャパシタを用いたメモリセルが複数配列されたメモリセルアレイ５およびスペアセルアレイ６と、不良のメモリセルまたはそれを置換するためのスペアメモリセルにアクセスする際、不良のメモリセルに接続されているワード線ＷＬおよびスペアメモリセルに接続されているスペアワード線ＳＷＬに対して同時に選択駆動を開始した後、一方の駆動を中止し、他方の駆動を続行するワード線ドライバ３およびスペアワード線ドライバ４を具備する。【選択図】　　図６
2004103080.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタを用いたメモリセルが複数配列されたメモリセルアレイと、
前記メモリセルアレイのメモリセルに接続されているワード線と、
前記ワード線を選択的に駆動するためのワード線ドライバと、
前記メモリセルアレイの不良メモリセルを置換するための強誘電体キャパシタを用いたスペアメモリセルが複数配列されたスペアセルアレイと、
前記スペアセルアレイのスペアメモリセルに接続されているスペアワード線と、
前記スペアワード線を選択的に駆動するためのスペアワード線ドライバと、
前記メモリセルの選択指定を行うためのアドレス信号が入力するアドレス入力回路と、
前記アドレス入力回路に入力されたアドレスと予め記憶している不良アドレスとを比較し、比較結果に応じて前記ワード線ドライバまたはスペアワード線ドライバを選択するための出力信号を生成する判定回路
とを具備し、
前記ワード線ドライバおよびスペアワード線ドライバは、前記アドレス信号が入力した時のアドレス入力回路の出力により同時に選択されて前記ワード線およびスペアワード線をそれぞれ駆動開始した後に、前記判定回路の出力信号により駆動の中止または続行が選択されることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、
前記ワード線あるいはスペアワード線にゲートが接続されたセルトランジスタと当該セルトランジスタのソース・ドレイン間に並列接続された強誘電体キャパシタとからなるセルユニットが複数直列に接続されたＴＣ並列ユニット直列接続型強誘電体メモリセルであり、
当該メモリセルの一端側にブロック選択トランジスタを介してビット線が接続され、他端側にプレート線が接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ワード線ドライバおよびスペアワード線ドライバがそれぞれ対応する前記メモリセルのうちの特定のセルユニットの選択駆動を開始した後、当該メモリセルに接続されている前記ブロック選択トランジスタが選択駆動されることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ワード線およびスペアワード線は、前記ワード線ドライバおよびスペアワード線ドライバにより駆動開始されてその電位が活性レベルに達する前に、前記ワード線ドライバおよびスペアワード線ドライバによる駆動の中止または続行が選択されることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記ワード線およびスペアワード線は、前記ワード線ドライバおよびスペアワード線ドライバにより駆動開始されてその電位が活性レベルに達した後に、前記ワード線ドライバおよびスペアワード線ドライバによる駆動の中止または続行が選択されることを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記メモリセルは、
前記ワード線あるいはスペアワード線にゲートが接続されたセルトランジスタと当該セルトランジスタの一端側に接続された強誘電体キャパシタとからなり、当該メモリセルの一端側にビット線が接続され、他端側にプレート線が接続されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
前記ワード線ドライバおよびスペアワード線ドライバがそれぞれ対応する前記メモリセルの選択駆動を開始した後、当該メモリセルに接続されている前記プレート線が選択駆動されることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記ワード線およびスペアワード線は、前記ワード線ドライバおよびスペアワード線ドライバにより駆動開始されてその電位が活性レベルに達する前に、前記ワード線ドライバおよびスペアワード線ドライバによる駆動の中止または続行が選択されることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記ワード線およびスペアワード線は、前記ワード線ドライバおよびスペアワード線ドライバにより駆動開始されてその電位が活性レベルに達した後に、前記ワード線ドライバおよびスペアワード線ドライバによる駆動の中止または続行が選択されることを特徴とする請求項７記載の半導体記憶装置。
【請求項１０】
それぞれ強誘電体キャパシタを用いたメモリセルが複数配列されたメモリセルアレイおよびスペアセルアレイと、
前記メモリセルアレイの不良のメモリセルまたはそれを置換するための前記スペアセルアレイのスペアメモリセルにアクセスする際、上記不良のメモリセルに接続されているワード線およびスペアメモリセルに接続されているスペアワード線に対して同時に選択駆動を開始した後、一方の駆動を中止し、他方の駆動を続行するワード線ドライバおよびスペアワード線ドライバ
とを具備することを特徴とする半導体記憶装置。
【請求項１１】
前記ワード線ドライバは、前記アドレス入力回路から出力するパルス信号Ａおよびワード線ドライバ用の前記判定回路から出力する出力信号Ｆの論理処理を行う第１論理回路と、複数本のワード線選択信号および前記第１論理回路の出力信号が入力し、前記第１論理回路の出力信号と同じ論理レベルの信号を出力する第２論理回路とからなり、
前記スペアワード線ドライバは、前記ワード線ドライバと同じ構成を有し、その入力信号Ａ、Ｆ、複数本のワード線ドライバ選択信号入力に代えて、それらに対応するスペアワード線系の入力信号Ａ´、Ｆ´、複数本のスペアワード線ドライバ選択信号が入力し、
前記パルス信号Ａの幅は前記第２論理回路の出力信号波形の立ち上がり時間より短いことを特徴とする請求項８記載の半導体記憶装置。
【請求項１２】
前記ワード線ドライバは、前記アドレス入力回路から出力するパルス信号Ａおよびワード線ドライバ用の前記判定回路から出力する出力信号Ｆの論理処理を行う第１論理回路と、複数本のワード線選択信号および前記第１論理回路の出力信号が入力し、前記第１論理回路の出力信号と同じ論理レベルの信号を出力する第２論理回路とからなり、
前記スペアワード線ドライバは、前記ワード線ドライバと同じ構成を有し、その入力信号Ａ、Ｆ、複数本のワード線ドライバ選択信号入力に代えて、それらに対応するスペアワード線系の入力信号Ａ´、Ｆ´、複数本のスペアワード線ドライバ選択信号が入力し、
前記パルス信号Ａの幅は前記第２論理回路の出力信号波形の立ち上がり時間以上であることを特徴とする請求項９記載の半導体記憶装置。
【請求項１３】
前記第２論理回路はアンド回路であることを特徴とする請求項１１または１２記載の半導体記憶装置。
【請求項１４】
前記ワード線ドライバは、前記アドレス入力回路から出力するパルス信号Ａおよびワード線ドライバ用の前記判定回路から出力する出力信号Ｆの論理処理を行う第１論理回路と、複数本のワード線選択信号および前記第１論理回路の出力信号が入力し、前記第１論理回路の出力信号とは逆の論理レベルの信号を出力する第２論理回路とからなり、
前記スペアワード線ドライバは、前記ワード線ドライバと同じ構成を有し、その入力信号Ａ、Ｆ、複数本のワード線ドライバ選択信号入力に代えて、それらに対応するスペアワード線系の入力信号Ａ´、Ｆ´、複数本のスペアワード線ドライバ選択信号が入力し、
前記パルス信号Ａの幅は前記第２論理回路の出力信号波形の立ち上がり時間より短いことを特徴とする請求項４記載の半導体記憶装置。
【請求項１５】
前記ワード線ドライバは、前記アドレス入力回路から出力するパルス信号Ａおよびワード線ドライバ用の前記判定回路から出力する出力信号Ｆの論理処理を行う第１論理回路と、複数本のワード線選択信号および前記第１論理回路の出力信号が入力し、前記第１論理回路の出力信号とは逆の論理レベルの信号を出力する第２論理回路とからなり、
前記スペアワード線ドライバは、前記ワード線ドライバと同じ構成を有し、その入力信号Ａ、Ｆ、複数本のワード線ドライバ選択信号入力に代えて、それらに対応するスペアワード線系の入力信号Ａ´、Ｆ´、複数本のスペアワード線ドライバ選択信号が入力し、
前記パルス信号Ａの幅は前記第２論理回路の出力信号波形の立ち上がり時間以上であることを特徴とする請求項５記載の半導体記憶装置。
【請求項１６】
前記第２論理回路はナンド回路であることを特徴とする請求項１４または１５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性の半導体記憶装置に係り、特に強誘電体キャパシタを用いたメモリセルのアレイに対するメモリセル／スペアメモリセルのワード線選択回路に関するもので、例えば強誘電体メモリ集積回路に使用されるものである。
【０００２】
【従来の技術】
近年、不揮発性の半導体メモリの一つとして強誘電体キャパシタ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｃａｐａｃｉｔｏｒ）を用いたメモリセルのアレイを有する強誘電体メモリ（ＦｅＲＡＭ）が注目されている。このＦｅＲＡＭは、書き換え回数が１０１２程度、読み出し／書き込み回数がＤＲＡＭ程度、動作電圧が２．５〜５Ｖの低電圧である等の長所がある。
【０００３】
図９は、１トランジスタ／１キャパシタ構成のＦｅＲＡＭセルのアレイの一部を示す。このセルアレイは、ＤＲＡＭのセルアレイと比べて、セル自体の構成が異なる以外は同じである。
【０００４】
図９において、情報記憶用のメモリセルおよびスペアメモリセルは、それぞれ強誘電体膜を２つの電極で挟んだ構造の強誘電体キャパシタ７とセル選択用のトランジスタ（選択トランジスタ）８により構成されており、同じビット線ＢＬに接続されている。
【０００５】
この場合、メモリセルの強誘電体キャパシタ７の一方の電極はプレート電極ＰＬに接続され、他方の電極は選択トランジスタ８を介してビット線ＢＬに接続され、上記選択トランジスタ８のゲートにワード線ＷＬが接続されている。
【０００６】
これに対して、スペアメモリセルの強誘電体キャパシタ７の一方の電極はスペアプレート電極ＳＰＬに接続され、他方の電極は選択トランジスタ８を介してビット線ＢＬに接続され、上記選択トランジスタ８のゲートにスペアワード線ＳＷＬが接続されている。
【０００７】
図１０は、ＴＣ並列ユニット直列接続型強誘電体メモリセルのアレイの一部を示す。このＴＣ並列ユニット直列接続型強誘電体メモリセルセルの構成は、本願出願人が出願した特許文献１に記載されている。
【０００８】
即ち、図１０において、メモリセルおよびスペアメモリセルは、セルトランジスタ（Ｔ）８のソース・ゲート間に強誘電体キャパシタ（Ｃ）７が並列接続されたセルユニットが複数直列に接続された構成（ＴＣ並列ユニット直列接続型強誘電体メモリセル）のものである。
【０００９】
この場合、メモリセルの一方の端子はプレート電極ＰＬに接続され、他方の端子はブロック選択トランジスタ９を介してビット線ＢＬに接続され、ブロック選択トランジスタ９のゲートにブロック選択線ＢＳが接続され、各選択トランジスタ８のゲートにそれぞれ対応して相異なるワード線ＷＬが接続されている。
【００１０】
これに対して、スペアメモリセルの一方の端子はスペアプレート電極ＳＰＬに接続され、他方の端子はブロック選択トランジスタ９を介して前記ビット線ＢＬに接続され、ブロック選択トランジスタ９のゲートにスペアブロック選択線ＳＢＳが接続され、複数のセルトランジスタ８のゲートにそれぞれ対応して相異なるスペアワード線ＳＷＬが接続されている。
【００１１】
図２４は、図９に示したセルアレイを有するＦｅＲＡＭにおけるワード線選択系の回路およびセルアレイの従来例の一部を示すブロック図である。
【００１２】
アドレス入力回路９１は、アドレス信号が入力すると、これを波形整形して出力する機能を有する回路である。
【００１３】
置換要否判定回路９２は、メモリセルをスペアメモリセルに置換する場合のアドレスを例えばフューズ素子に記憶しておき、アドレス入力回路９１から供給される入力アドレスを記憶アドレスと比較して置換の要否を判定し、判定結果に応じてワード線ドライバ９３あるいはスペア用ワード線ドライバ９４を選択するものである。
【００１４】
上記ワード線ドライバ９３の駆動出力は、セルアレイ９５のメモリセルに接続されているワード線ＷＬに供給され、前記スペア用ワード線ドライバ９４の駆動出力は、スペア用のセルアレイ９６のスペアメモリセルに接続されているスペアワード線ＳＷＬに供給される。
【００１５】
なお、図示しないが、メモリセルに接続されているプレート線ＰＬを駆動するためのプレート線ドライバと、スペアメモリセルに接続されているスペアプレート線ＳＰＬを駆動するためのスペアプレート線ドライバが設けられている。
【００１６】
図２５は、図２４に示した従来例のワード線選択系の回路を用いて図９に示した１トランジスタ／１キャパシタ構成のＦｅＲＡＭセルのアレイにおけるスペアワード線ＳＷＬを選択した場合の動作例を示す波形図である。
【００１７】
時刻ｔ１でアドレス信号が入力し、時刻ｔ２で置換要否判定回路２でフューズ素子に記憶しているアドレスとの比較により、置換の必要があると判定（フューズ判定）される。この結果、選択されなかったワード線ＷＬおよびプレート線ＰＬの電位はそれぞれ“Ｌ”レベルに固定され、メモリセルのリード／ライト動作は行われない。
【００１８】
これに対して、選択されたスペアワード線ＳＷＬが“Ｈ”レベルに駆動され、この後、スペアプレート線ＳＰＬが“Ｈ”レベルに駆動されることにより、スペアメモリセルのリード／ライト動作が行われる。
【００１９】
図２６は、図１０に示したＴＣ並列ユニット直列接続型強誘電体メモリセルのアレイを有するＦｅＲＡＭにおけるワード線選択系の回路およびセルアレイの従来例を用いてスペアワード線ＳＷＬを選択した場合の動作例を示す波形図である。
【００２０】
時刻ｔ１でアドレス信号が入力し、時刻ｔ２で置換要否判定回路２による判定が行われた結果、選択されなかったワード線ＷＬの電位は“Ｈ”レベル、プレート線ＰＬおよびブロック選択線ＢＳの電位はそれぞれ“Ｌ”レベルに固定され、メモリセルのリード／ライト動作は行われない。
【００２１】
これに対して、選択されたスペアワード線ＳＷＬが“Ｌ”レベルに駆動され、この後、ブロック選択線ＢＳが“Ｈ”レベルに駆動されてスペアメモリセルがビット線ＢＬに接続され、さらに、スペアプレート線ＳＰＬが“Ｈ”レベルに駆動されることにより、スペアメモリセルのリード／ライト動作が行われる。
【００２２】
しかし、図２４に示した従来例のワード線選択系の回路は、アドレス入力回路１にアドレス信号が入力した後、置換要否判定回路２で入力アドレスを記憶アドレスと比較した結果によって、セルアレイ５のメモリセル用ワード線ＷＬ／スペア用のセルアレイ６のスペアワード線ＳＷＬのいずれを選択するかを決めているので、アクセス時間に遅延が生じていた。
【００２３】
【特許文献１】
特開平１０−２５５４８３号公報
【００２４】
【発明が解決しようとする課題】
上記したように従来のＦｅＲＡＭのワード線選択回路は、アクセス時間が長くなるという問題があった。
【００２５】
本発明は上記の問題点を解決すべくなされたもので、アクセス時間の短縮を実現し得る半導体記憶装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明の第１の半導体記憶装置は、強誘電体キャパシタを用いたメモリセルが複数配列されたメモリセルアレイと、前記メモリセルアレイのメモリセルに接続されているワード線と、前記ワード線を選択的に駆動するためのワード線ドライバと、前記メモリセルアレイの不良メモリセルを置換するための強誘電体キャパシタを用いたスペアメモリセルが複数配列されたスペアセルアレイと、前記スペアセルアレイのスペアメモリセルに接続されているスペアワード線と、前記スペアワード線を選択的に駆動するためのスペアワード線ドライバと、前記メモリセルの選択指定を行うためのアドレス信号が入力するアドレス入力回路と、前記アドレス入力回路に入力されたアドレスと予め記憶している不良アドレスとを比較し、比較結果に応じて前記ワード線ドライバまたはスペアワード線ドライバを選択するための出力信号を生成する判定回路とを具備し、前記ワード線ドライバおよびスペアワード線ドライバは、前記アドレス信号が入力した時のアドレス入力回路の出力により同時に選択されて前記ワード線およびスペアワード線をそれぞれ駆動開始した後に、前記判定回路の出力信号により駆動の中止または続行が選択されることを特徴とする。
【００２７】
本発明の第２の半導体記憶装置は、それぞれ強誘電体キャパシタを用いたメモリセルが複数配列されたメモリセルアレイおよびスペアセルアレイと、前記メモリセルアレイの不良のメモリセルまたはそれを置換するための前記スペアセルアレイのスペアメモリセルにアクセスする際、上記不良のメモリセルに接続されているワード線およびスペアメモリセルに接続されているスペアワード線に対して同時に選択駆動を開始した後、一方の駆動を中止し、他方の駆動を続行するワード線ドライバおよびスペアワード線ドライバとを具備することを特徴とする。
【００２８】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２９】
図１は、本発明に係るＦｅＲＡＭの構成を概略的に示すブロック図である。
【００３０】
メモリセルアレイ１１は、強誘電体キャパシタとトランジスタとからなるメモリセルＭが配列されて構成されており、ワード線ＷＬ、プレート線ＰＬおよびビット線ＢＬが配置されている。１２はメモリセルアレイ１１のワード線ＷＬを選択駆動するロウデコーダ、１３はプレート線ＰＬを選択駆動するプレート線デコーダである。
【００３１】
なお、前記メモリセルＭは、図９に示したような１トランジスタ／１キャパシタ（強誘電体キャパシタ）構成のもの、または、図１０に示したようなＴＣ並列ユニット直列接続型強誘電体メモリセルであり、同一行のセルトランジスタに共通にワード線ＷＬが設けられている。
【００３２】
また、図示していないが、前記メモリセルアレイ１１には、本来のメモリセルアレイとは別にスペア用のメモリセルアレイが含まれており、スペア用のメモリセルに対応してスペアワード線、スペアロウデコーダ、スペアプレート線ＰＬ、スペアプレート線デコーダが設けられている。
【００３３】
ここで、メモリセルＭおよびスペア用のメモリセルが１トランジスタ／１キャパシタ構成であって１本のワード線を単位としてスペアワード線に置換を行う場合には、１本のワード線に対応する１個のロウデコーダを単位としてスペアロウデコーダに置換するものとする。
【００３４】
これに対して、メモリセルＭおよびスペア用のメモリセルがＴＣ並列ユニット直列接続型強誘電体メモリセルであって１つのメモリセルに属する複数のセルユニットに接続されている複数本（本例では８本）のワード線を単位としてスペアワード線に置換を行う場合には、８本のワード線に対応する８個のロウデコーダを単位としてスペアロウデコーダに置換するものとする。但し、本発明では、複数本のワード線を単位としてスペアワード線に置換を行うことに制限されるものではない。
【００３５】
１４はメモリセルアレイ１１のビット線ＢＬに読み出されたデータを検知・増幅するセンスアンプ回路、１５はメモリセルアレイ１１のカラムを選択するカラムゲート、１６はカラムゲート１５を選択するカラムデコーダである。１７はセンスアンプ回路１４とＩ／Ｏ端子との間でデータを入力するデータバッファである。
【００３６】
メモリセルアレイ１１の読み出し書き込みの制御を行う制御回路１８は、ロウ系制御回路１８−１、カラム系制御回路１８−２およびリード／ライト制御回路１８−３を有する。
【００３７】
ロウ系制御回路１８−１は、ロウアドレスを取り込んで、ロウデコーダ１２やプレート線デコーダ１３を制御する。カラム系制御回路１８−２は、カラムアドレスを取り込んでカラムデコーダ１６を制御する。リード／ライト制御回路１８−３は、ビット線イコライズ信号ＥＱＬ、センスアンプ活性化信号ＳＡＰ，ＢＳＡＮ等を発生する。
【００３８】
メモリチップ内には、外部電源電圧Ｖｅｘｔが供給されて、内部電源電圧Ｖｉｎｔを発生する内部電源回路１９も設けられている。この内部電源回路１９は、必要に応じて昇圧電圧を発生する昇圧回路を含むものであっても良い。
【００３９】
チップ外部から供給されるチップイネーブル信号／ＣＥは、メモリチップをアクティブ状態に設定するものである。即ち、通常は、外部電源が投入され、チップイネーブル信号／ＣＥが“Ｌ”となることにより、制御回路１８によりメモリセルアレイのアクセス可能な状態になる。
【００４０】
但し、本例では、電源が投入され、チップイネーブル信号／ＣＥが“Ｌ”になっても直ちにはメモリセルアレイ１１に対するアクセスが開始されないようにしている。具体的には、チップイネーブル信号／ＣＥの立ち下がりをカウントするカウンタ１０が設けられており、このカウンタ１０のカウント値がある定められた値になったことを検出してアクセス許可信号ＥＮ（ＥＮ０〜ＥＮ４）を発生するアクセス許可回路２０が設けられている。このアクセス許可回路２０により、電源投入後に所定の猶予期間を設定し、その猶予期間経過後に初めてメモリセルアレイ１１に対するアクセスを可能としている。
【００４１】
アクセス許可回路２０は、内部電源回路１９が出力する内部電源電圧Ｖｉｎｔも監視している。これによりアクセス許可回路２０は、内部電源電圧Ｖｉｎｔがある定められたレベルに達した場合にアクセス許可信号ＥＮを出力するようになっている。具体的に、アクセス許可回路２０によるカウンタ１０のカウント値の判定と、内部電源電圧Ｖｉｎｔの判定とは、アクセス許可信号ＥＮを発生するためのＡＮＤ条件としてもよいし、或いはいずれか一方のみの判定を用いるようにしてもよい。
【００４２】
アクセス許可信号ＥＮとして、図の例では、ロウ系制御回路１８−１に入る信号ＥＮ１、カラム系制御回路１８−２に入る信号ＥＮ２、リード／ライト制御回路１８−３に入る信号ＥＮ３、内部電源回路１９に入る信号ＥＮ４および外部にフラグとして出力する信号ＥＮ０を示している。これらの信号ＥＮ０〜ＥＮ４は、一つの信号でもよいし、あるいは制御対象回路に応じて少しずつタイミングがずれた別々の信号としてもよい。
【００４３】
図２は、図１中のメモリセルアレイ１における相補的な１対のビット線ＢＬ，ＢＢＬ分を取り出して一例を示す回路図である。ここでは、メモリセルＭｉ（ｉ＝０〜ｎ）の一例として、１トランジスタＴｉ／１キャパシタＣｉ構成のものを図示している。
【００４４】
トランジスタＴｉのゲートはワード線ＷＬｉに接続され、トランジスタＴｉのドレインはビット線ＢＬに接続され、強誘電体キャパシタＣｉの一端（プレート電極）はプレート線ＰＬｉに接続されている。
【００４５】
ビット線対ＢＬ，ＢＢＬは、セルアレイ内部と、ビット線イコライズ回路２１およびビット線センスアンプ回路１４の領域の間で、選択ゲート２２となるＮＭＯＳトランジスタＱＮ６，ＱＮ７により分離されている。
【００４６】
センスアンプ回路１４は、ＮＭＯＳトランジスタＱＮ１，ＱＮ２からなるＮＭＯＳフリップフロップと、ＰＭＯＳトランジスタＱＰ１，ＱＰ２からなるＰＭＯＳフリップフロップにより構成される。
【００４７】
カラムゲート１５は、ビット線ＢＬ，ＢＢＬとデータ線ＤＱ，ＢＤＱとの間に挿入され、前記カラムデコーダ１６により制御されるＮＭＯＳトランジスタＱＮ４，ＱＮ５により構成される。
【００４８】
イコライズ回路２１は、ビット線ＢＬ，ＢＢＬ間を短絡するイコライズ用ＮＭＯＳトランジスタＱＮ１０と、各ビット線ＢＬ，ＢＢＬに一端が接続されたプリチャージ用ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２を有する。これらのトランジスタのゲートは共通にイコライズ信号ＥＱＬにより制御される。
【００４９】
ワード線ＷＬｉを駆動するワード線駆動回路２３は、図１中のロウデコーダ１２に含まれる。プレート線ＰＬｉを駆動するプレート線駆動回路２４は、図１中のプレート線デコーダ１３に含まれる。
【００５０】
選択ゲート２２を駆動する選択ゲート駆動回路２５は、図１中のロウ系制御回路１８−１に含まれるブロックデコーダにより選択的に活性化される。
【００５１】
＜第１の実施形態＞
次に、第１の実施形態として、図１のＦｅＲＡＭが図９を参照して前述したような１トランジスタ／１キャパシタ構成のＦｅＲＡＭセルのアレイを有する場合について構成および動作を説明する。
【００５２】
図３は、図１中のワード線選択系の回路およびメモリセルアレイの一部（スペア回路も含む）を取り出して構成を示すブロック図である。
【００５３】
この回路は、図２４を参照して前述した従来例のワード線選択系の回路と比べて、アドレス入力回路１の出力を、置換要否判定回路（フューズデータを用いる場合には、フューズ判定回路と称することもある）２のほかに、ワード線ドライバ３とスペア用ワード線ドライバ４にも直接に供給する点が異なる。
【００５４】
即ち、図３において、１はアドレス入力回路、２は置換要否判定回路、３は複数のワード線ドライバ、４は複数のスペア用ワード線ドライバ、５はセルアレイ、６はスペア用のセルアレイである。セルアレイ５において、ＭＣは１トランジスタ／１キャパシタ構成のセル、スペア用のセルアレイ６において、ＳＭは１トランジスタ／１キャパシタ構成のスペアセルである。
【００５５】
前記アドレス入力回路１は、アドレス信号が入力すると、これを波形整形して出力する機能と、後述するようなパルス信号を出力する機能を有する回路であり、そのアドレス信号出力を、前記置換要否判定回路２に供給するとともに、前記複数のワード線ドライバ３と複数のスペア用ワード線ドライバ４にも供給する。本例では、ロウリダンダンシを行うので、上記置換要否判定回路２はロウアドレス信号あるいはそれをプリデコードした信号を取り扱う。
【００５６】
置換要否判定回路２は、メモリセルをスペアメモリセルに置換する場合のアドレス（本例ではロウアドレス）を例えばフューズ素子に記憶しておき、アドレス入力回路１から供給される入力アドレスを記憶アドレス（フューズデータ）と比較して置換の要否を判定し、判定結果に応じて前記複数のワード線ドライバ３あるいは複数のスペア用ワード線ドライバ４を選択的に駆動する。
【００５７】
上記ワード線ドライバ３の駆動出力は、セルアレイ５のメモリセルに接続されているワード線ＷＬに供給され、前記スペア用ワード線ドライバ４の駆動出力は、スペア用のセルアレイ６のスペアメモリセルに接続されているスペアワード線ＳＷＬに供給される。
【００５８】
前記複数のワード線ドライバ３は、それぞれの出力が対応するワード線ＷＬを介してセルアレイ５のメモリセルに供給され、前記複数のスペア用ワード線ドライバ４は、それぞれの出力が対応するスペアワード線ＳＷＬを介してスペア用のセルアレイ６のスペアメモリセルに供給される。
【００５９】
上記複数のワード線ドライバ３および複数のスペア用ワード線ドライバ４は、アドレス信号が供給されると、デコードし、それぞれ対応するワード線ＷＬおよびスペアワード線ＳＷＬの駆動を開始するものである。そして、前記置換要否判定回路２から置換を必要とする判定結果の信号が供給されると、前記ワード線ＷＬの駆動を停止させ、前記スペアワード線ＳＷＬの駆動を継続させるように制御され、前記置換要否判定回路２から置換を必要としない判定結果の信号が供給されると、前記ワード線ＷＬの駆動を継続させ、前記スペアワード線ＳＷＬの駆動を停止させるように制御される。
【００６０】
次に、上記ワード線ＷＬおよびスペアワード線ＳＷＬの駆動方式に関する動作例として２例を説明する。
【００６１】
（第１の実施例）
図４は、第１の実施形態のＦｅＲＡＭにおいてスペアワード線ＳＷＬが選択された場合の第１の動作例を示す波形図である。ここで、メモリセルに接続されているプレート線ＰＬは、プレート線ドライバ（図示せず）により駆動され、スペアメモリセルに接続されているスペアプレート線ＳＰＬは、スペアプレート線ドライバ（図示せず）により駆動される。
【００６２】
時刻ｔ１でアドレス信号がアドレス入力回路１に入力すると、その出力がワード線ドライバ３とスペア用ワード線ドライバ４にも入力する。これにより、ワード線ドライバ３はワード線ＷＬを“Ｌ”レベルから“Ｈ”レベルに上げ始め、スペア用ワード線ドライバ４はスペア用ワード線ＳＷＬを“Ｌ”レベルから“Ｈ”レベルに上げ始める。
【００６３】
上記ＷＬの電位およびＳＷＬの電位がそれぞれある程度上がった時刻ｔ５で、置換要否判定回路２でフューズ素子に記憶しているアドレスとの比較により、置換の必要があると判定（フューズ判定）される。この結果、選択されなかったワード線ＷＬの電位は元の“Ｌ”レベルに下がり（戻り）始め、このワード線ＷＬにゲートが接続されているセルトランジスタがオフ状態になる。また、セルアレイ５のプレート線ＰＬの電位は“Ｌ”レベルに固定されるので、メモリセルのリード／ライト動作は行われない。
【００６４】
これに対して、選択されたスペアワード線ＳＷＬはそのまま“Ｈ”レベルまで上がり、このスペアワード線ＷＬにゲートが接続されているセルトランジスタがオン状態になり、それに接続されている強誘電体キャパシタ７が選択される。この後、スペアプレート線ＳＰＬが“Ｈ”レベルに駆動されることにより、リード動作またはライト動作が行われる。
【００６５】
上記したように、本例によれば、アドレス入力回路１に入力した時にその出力がワード線ドライバ３とスペア用ワード線ドライバ４にも入力し、ワード線ＷＬおよびスペアワード線ＳＷＬを同時に“Ｈ”レベルに上げ始める動作が、図２５を参照して前述した従来例の動作と異なる。
【００６６】
このような動作後に置換要否判定回路２の判定結果によりワード線ドライバ３あるいはスペア用ワード線ドライバ４が選択されてワード線ＷＬあるいはスペアワード線ＳＷＬが駆動される時の動作が速くなり、従来例の動作よりもアクセス時間を短縮することができる。
【００６７】
この場合、仮に、ワード線ＷＬおよびスペアワード線ＳＷＬが同時に“Ｈ”レベルになって、メモリセルのセルトランジスタ８とスペアメモリセルのセルトランジスタ８がオン（選択）状態になっても、ビット線ＢＬの電位とプレート線ＰＬの電位、スペア用プレート線ＳＰＬの電位が同じならば、選択された強誘電体キャパシタ７の両端に電位差が生じず、記憶データの破壊は起こらない。
【００６８】
（第２の実施例）
図５は、第１の実施形態のＦｅＲＡＭにおいてスペアワード線ＳＷＬが選択された場合の第２の動作例を示す波形図である。
【００６９】
第２の実施例は、図４を参照して前述した第１の実施例と比べて、アドレス信号がアドレス入力回路１に入力し、その出力がワード線ドライバ３とスペア用ワード線ドライバ４にも入力した時に、ワード線ＷＬおよびスペアワード線ＳＷＬを同時に“Ｈ”レベルに上げ始め、“Ｈ”レベルの近く、あるいは、完全に“Ｈ”レベルになった後の時刻ｔ６で置換要否判定回路２により判定が行われる点が異なり、その他は同じである。このような動作により、図２５を参照して前述した従来例の動作よりもアクセス時間を短縮することができる。
【００７０】
なお、上記動作に際して、プレート線ＰＬまたはスペア用プレート線ＳＰＬが選択されて“Ｈ”レベルになる前に、選択されなかった方のワード線ＷＬまたはスペアワード線ＳＷＬの電位を“Ｌ”レベルに戻すことによって、選択されなかった強誘電体キャパシタ７の両端間に電位差を生じさせないことを条件に、前記ワード線ＷＬおよびスペアワード線ＳＷＬを完全に“Ｈ”レベルまで上げても、誤動作をまねくおそれはない。
【００７１】
＜第２の実施形態＞
次に、第２の実施形態として、図１のＦｅＲＡＭが図１０を参照して前述したＴＣ並列ユニット直列接続型強誘電体メモリセルのアレイを有する場合について構成および動作を説明する。
【００７２】
図６は、図１中のワード線選択系の回路およびメモリセルアレイの一部（スペア回路も含む）を取り出して構成を示すブロック図である。
【００７３】
図６において、１はアドレス入力回路、２は置換要否判定回路、３ａはワード線ドライバ、４ａはスペア用ワード線ドライバ、５ａはセルアレイ、６ａはスペア用のセルアレイである。セルアレイ５ａにおいて、ＭＣはＴＣ並列ユニット直列接続型強誘電体メモリセル、スペア用のセルアレイ６ａにおいて、ＳＭはスペア用のＴＣ並列ユニット直列接続型強誘電体メモリセルである。
【００７４】
前記アドレス入力回路１は、アドレス信号が入力すると、これを波形整形して出力する機能と、後述するパルス信号を出力する機能を有する回路であり、その出力信号を、置換要否判定回路２のほかに、ワード線ドライバ３ａとスペア用ワード線ドライバ４ａにも供給する。
【００７５】
置換要否判定回路２は、メモリセルをスペアメモリセルに置換する場合のアドレス（本例ではロウアドレス）を予め例えばフューズ素子に記憶しておき、アドレス入力回路１から供給される入力アドレスを記憶アドレス（フューズデータ）と比較して置換の要否を判定し、判定結果に応じてワード線ドライバ３ａあるいはスペア用ワード線ドライバ４ａを選択する。
【００７６】
上記ワード線ドライバ３ａの駆動出力は、セルアレイ５ａのメモリセルに接続されているワード線ＷＬに供給され、前記スペア用ワード線ドライバ４ａの駆動出力は、スペア用のセルアレイ６ａのスペアメモリセルに接続されているスペアワード線ＳＷＬに供給される。
【００７７】
次に、上記ワード線ＷＬおよびスペアワード線ＳＷＬの駆動方式に関する動作例として２例を説明する。
【００７８】
（第３の実施例）
図７は、第２の実施形態のＦｅＲＡＭにおいてスペアワード線ＳＷＬが選択された場合の第３の動作例を示す波形図である。
【００７９】
時刻ｔ１でアドレス信号がアドレス入力回路１に入力すると、その出力がワード線ドライバ３ａとスペア用ワード線ドライバ４ａにも入力する。これにより、ワード線ドライバ３ａは選択したワード線ＷＬを“Ｈ”レベルから“Ｌ”レベルに下げ始め、スペア用ワード線ドライバ４ａは選択したスペア用ワード線ＳＷＬを“Ｈ”レベルから“Ｌ”レベルに下げ始める。
【００８０】
上記ＷＬの電位およびＳＷＬの電位がそれぞれある程度下がった時刻ｔ３で、置換要否判定回路２によるアドレス比較により、置換の必要があると判定される。この結果、前記ワード線ＷＬの電位は元の“Ｈ”レベルに上がり（戻り）始め、このワード線ＷＬにゲートが接続されているセルトランジスタがオン状態になる。また、セルアレイ５のブロック選択線ＢＬおよびプレート線ＰＬの電位はそれぞれ“Ｌ”レベルに固定されるので、メモリセルのリード／ライト動作は行われない。
【００８１】
これに対して、置換されたスペアワード線ＳＷＬはそのまま“Ｌ”レベルまで下がり、このスペアワード線ＷＬにゲートが接続されているセルトランジスタがオフ状態になり、それに並列接続されている強誘電体キャパシタ７が選択される。この後、スペアブロック選択線ＳＢＳが“Ｈ”レベルに駆動されてスペアメモリセルがビット線ＢＬに接続され、さらに、スペアプレート線ＳＰＬが“Ｈ”レベルに駆動されることにより、リード動作またはライト動作が行われる。
【００８２】
上記したように、本例によれば、アドレス入力回路１に入力した時にその出力がワード線ドライバ３ａとスペア用ワード線ドライバ４ａにも入力し、ワード線ＷＬおよびスペアワード線ＳＷＬを同時に“Ｌ”レベルに下げ始める動作が、図２６を参照して前述した従来例の動作と異なる。
【００８３】
このようにワード線ＷＬおよびスペアワード線ＳＷＬを同時にアクティブ状態にした動作後に置換要否判定回路２の判定結果によりワード線ドライバ３ａあるいはスペア用ワード線ドライバ４ａが選択される。したがって、ワード線ＷＬあるいはスペアワード線ＳＷＬが駆動される時の動作が速くなり、従来例の動作よりもアクセス時間を短縮することができる。
【００８４】
この場合、ブロック選択線ＢＳおよびスペア用ブロック選択線ＳＢＳがそれぞれ“Ｌ”レベル（ブロック選択トランジスタ９およびスペアブロック選択トランジスタ９がそれぞれオフ）であり、メモリセルおよびスペアメモリセルがそれぞれビット線ＢＬから遮断されている。
【００８５】
したがって、この状態において、仮に、ワード線ＷＬおよびスペアワード線ＳＷＬが同時に“Ｌ”レベルになって、メモリセルのセルトランジスタ８およびスペアメモリセルのセルトランジスタ８が同時にオフ（選択）状態になっても、選択された強誘電体キャパシタ７の両端に電位差が生じないので、記憶データの破壊は起こらない。
【００８６】
なお、上記動作を行わせるために、前記ワード線ドライバ３ａおよびスペアワード線ドライバ４ａにより駆動開始された前記ワード線およびスペアワード線の電位が活性レベルに達する前に、前記置換要否判定回路２の出力により前記ワード線ドライバ３ａおよびスペアワード線ドライバ４ａによる駆動の中止または続行を選択するように構成されている。
【００８７】
（第４の実施例）
図８は、第２の実施形態のＦｅＲＡＭにおいてスペアワード線ＳＷＬが選択された場合の第４の動作例を示す波形図である。
【００８８】
第４の実施例は、図７を参照して前述した第３の実施例と比べて、アドレス信号がアドレス入力回路１に入力し、その出力がワード線ドライバ３ａとスペア用ワード線ドライバ４ａにも入力した時に、選択したワード線ＷＬおよびスペアワード線ＳＷＬを同時に“Ｌ”レベルに下げ始め、“Ｌ”レベルの近く、あるいは、完全に“Ｌ”レベルになった後の時刻ｔ４で置換要否判定回路２により判定が行われる点が異なり、その他は同じである。このような動作により、図２６を参照して前述した従来例の動作よりもアクセス時間を短縮することができる。
【００８９】
上記動作を行わせるために、前記ワード線ドライバ３ａおよびスペアワード線ドライバ４ａにより駆動開始された前記ワード線およびスペアワード線の電位が活性レベルに達した後に、前記置換要否判定回路２の出力により前記ワード線ドライバ３ａおよびスペアワード線ドライバ４ａによる駆動の中止または続行を選択するように構成されている。
【００９０】
なお、上記動作に際して、ブロック選択線ＢＳまたはスペアブロック選択線ＳＢＳが選択されて“Ｈ”レベルになる前に、選択されなかった方のワード線ＷＬまたはスペアワード線ＳＷＬの電位を“Ｈ”レベルに戻すことによって、選択されなかった強誘電体キャパシタ７の両端間に電位差を生じさせないことを条件に、前記ワード線ＷＬおよびスペアワード線ＳＷＬを完全に“Ｌ”レベルまで下げても、誤動作をまねくおそれはない。
【００９１】
次に、前述した第１の実施形態における図３中のワード線ドライバ３およびスペアワード線ドライバ４の具体的回路の複数例および第２の実施形態における図６中のワード線ドライバ３ａおよびスペアワード線ドライバ４ａの具体的回路の複数例を説明する。
【００９２】
図１１（ａ）は、第１の実施形態における第１実施例の動作（図４）を実現させるための図３中のワード線ドライバ３およびスペアワード線ドライバ４の第１の具体例のうち、代表的にワード線ドライバ３を示す回路図である。
【００９３】
図１１（ａ）に示すワード線ドライバは、ナンド回路ＮＡＮＤとアンド回路ＡＮＤ　から構成される。上記ＮＡＮＤには、アドレス入力回路１の出力信号Ａとフューズ判定回路２の出力信号Ｆが入力し、このＮＡＮＤの出力は前記ＡＮＤ　に入力する。このＡＮＤには前記ＮＡＮＤの出力の他に、相補的なワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本が入力し、ワード線ＷＬを駆動する。
【００９４】
このワード線ドライバは、ｎ本のワード線ドライバ選択信号入力が全て“Ｈ”になった場合に選択されるものであり、ＮＡＮＤの出力と同じ論理値をＡＮＤ　から出力する。なお、ワード線ＷＬを駆動するＡＮＤ　は負荷が大きいので、出力波形の立ち上がりおよび立ち下がりが遅くなる。
【００９５】
図１１（ｂ）および（ｃ）は、それぞれ対応して図１１（ａ）の回路が選択される場合および非選択の場合においてアドレス入力回路１の出力信号（パルス信号）Ａにより駆動された後にフューズ判定回路２の出力信号Ｆにより制御される動作例を示すタイミング波形図（入出力信号および内部ノードの動作波形図）である。
【００９６】
時刻Ｔ１−Ｔ２の期間は、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆも“Ｈ”であり、ＮＡＮＤの出力は“Ｌ”であり、ワード線ドライバの出力は“Ｌ”である。
【００９７】
時刻Ｔ２−Ｔ３の期間は、アドレス入力回路１の出力Ａが“Ｌ”になり、フューズ判定回路２の出力Ｆも“Ｌ”になり、ＮＡＮＤの出力は“Ｈ”になり、ワード線ドライバの出力は“Ｈ”になり始める。
【００９８】
時刻Ｔ３−Ｔ４の期間は、選択された回路では、図１１（ｂ）に示すように、アドレス入力回路１の出力Ａが“Ｈ”になり、フューズ判定回路２の出力Ｆは“Ｌ”であり、ＮＡＮＤの出力は“Ｈ”であり、ワード線ドライバの出力は“Ｈ”になり、ワード線ＷＬが選択状態になる。これに対して、非選択された回路では、図１１（ｃ）に示すように、アドレス入力回路１の出力Ａが“Ｈ”になり、フューズ判定回路２の出力Ｆも“Ｈ”になり、ＮＡＮＤの出力は“Ｌ”になり、ワード線ドライバの出力は“Ｌ”に戻され、ワード線ＷＬが非選択状態になる。
【００９９】
時刻Ｔ４以降は、アドレス入力回路１の出力Ａが“Ｈ”であり、フューズ判定回路２の出力Ｆも“Ｈ”であり、ＮＡＮＤの出力は“Ｌ”であり、ワード線ドライバの出力は“Ｌ”である。
【０１００】
図１２（ａ）は、図４の動作を実現させるための図３中のワード線ドライバ３およびスペアワード線ドライバ４の第２の具体例（代表的にワード線ドライバ３）を示す回路図である。
【０１０１】
図１２（ａ）に示す回路は、図１１（ａ）に示した前述の回路と比べて、入力段のＮＡＮＤに代えてノア回路ＮＯＲ　が用いられている点が異なり、その他は同じである。
【０１０２】
即ち、このワード線ドライバは、ＮＯＲ　とＡＮＤ　から構成される。上記ＮＯＲ　には、アドレス入力回路１の出力信号Ａとフューズ判定回路２の出力信号Ｆが入力し、このＮＯＲ　の出力は前記ＡＮＤ　に入力する。このＡＮＤ　には前記ＮＯＲ　の出力の他に、相補的なワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本が入力する。
【０１０３】
このワード線ドライバは、ｎ本のワード線ドライバ選択信号入力が全て“Ｈ”になった場合に選択されるものであり、ＮＯＲ　回路の出力と同じ論理値をＡＮＤ　回路から出力する。
【０１０４】
図１２（ｂ）および（ｃ）は、それぞれ対応して図１２（ａ）に示した回路が選択される場合および非選択の場合においてアドレス入力回路１の出力信号Ａにより駆動された後にフューズ判定回路２の出力信号Ｆにより制御される動作例を示すタイミング波形図（入出力信号および内部ノードの動作波形図）である。
【０１０５】
時刻Ｔ１−Ｔ２の期間は、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆも“Ｈ”であり、ＮＯＲ　の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｌ”である。
【０１０６】
時刻Ｔ２−Ｔ３の期間は、アドレス入力回路１の出力Ａが“Ｌ”になり、フューズ判定回路２の出力Ｆも“Ｌ”になり、ＮＯＲ　の出力は“Ｈ”になり、ワード線ドライバの出力は“Ｈ”になり始める。
【０１０７】
時刻Ｔ３−Ｔ４の期間は、選択された回路では、図１２（ｂ）に示すように、アドレス入力回路１の出力Ａは“Ｌ”であり、フューズ判定回路２の出力Ｆも“Ｌ”であり、ＮＯＲ　の出力は“Ｈ”であり、ワード線ドライバの出力は“Ｈ”になり、ワード線ＷＬが選択状態になる。これに対して、非選択回路では、図１２（ｃ）に示すように、アドレス入力回路１の出力Ａは“Ｌ”であり、フューズ判定回路２の出力Ｆが“Ｈ”になり、ＮＯＲ　の出力は“Ｌ”になり、ワード線ドライバの出力は“Ｌ”に戻され、ワード線ＷＬが非選択状態になる。
【０１０８】
時刻Ｔ４以降は、アドレス入力回路１の出力Ａが“Ｈ”になり、フューズ判定回路２の出力Ｆも“Ｈ”であり、ＮＯＲ　の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｌ”である。
【０１０９】
図１３（ａ）は、図４の動作を実現させるための図３中のワード線ドライバ３およびスペアワード線ドライバ４の第３の具体例（代表的にワード線ドライバ３）を示す回路図である。
【０１１０】
図１３（ａ）に示す回路は、図１１（ａ）に示した前述の回路と比べて、入力段のＮＡＮＤに代えて排他的論理否定回路ＥＸＮＯＲ　が用いられている点が異なり、その他は同じである。
【０１１１】
即ち、このワード線ドライバは、ＥＸＮＯＲ　とＡＮＤ　から構成される。上記ＥＸＮＯＲ　には、アドレス入力回路１の出力信号Ａとフューズ判定回路２の出力信号Ｆが入力し、このＥＸＮＯＲ　の出力は前記ＡＮＤ　に入力する。このＡＮＤ　には前記ＥＸＮＯＲ　の出力の他に、相補的なワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本が入力する。
【０１１２】
このワード線ドライバは、ｎ本のワード線ドライバ選択信号入力が全て“Ｈ”になった場合に選択されるものであり、ＥＸＮＯＲ　の出力と同じ論理値をＡＮＤ　から出力する。
【０１１３】
図１３（ｂ）および（ｃ）は、それぞれ対応して図１３（ａ）に示した回路が選択される場合および非選択の場合においてアドレス入力回路１の出力信号Ａにより駆動された後にフューズ判定回路２の出力信号Ｆにより制御される動作例を示すタイミング波形図（入出力信号および内部ノードの動作波形図）である。
【０１１４】
時刻Ｔ１−Ｔ２の期間は、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆは“Ｈ”であり、ＥＸＮＯＲ　の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｌ”である。
【０１１５】
時刻Ｔ２−Ｔ３の期間は、アドレス入力回路１の出力Ａが“Ｌ”になり、フューズ判定回路２の出力Ｆは“Ｌ”であり、ＥＸＮＯＲ　の出力は“Ｈ”になり、ワード線ドライバの出力は“Ｈ”になり始める。
【０１１６】
時刻Ｔ３−Ｔ４の期間は、選択された回路では、図１３（ｂ）に示すように、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆは“Ｈ”になり、ＥＸＮＯＲ　の出力は“Ｈ”であり、ワード線ドライバの出力は“Ｈ”になり、ワード線ＷＬが選択状態になる。これに対して、非選択回路では、図１３（ｃ）に示すように、アドレス入力回路１の出力Ａは“Ｈ”になり、フューズ判定回路２の出力Ｆは“Ｌ”であり、ＥＸＮＯＲ　の出力は“Ｌ”になり、ワード線ドライバの出力は“Ｌ”に戻され、ワード線ＷＬが非選択状態になる。
【０１１７】
時刻Ｔ４以降は、アドレス入力回路１の出力Ａが“Ｈ”であり、フューズ判定回路２の出力Ｆは“Ｌ”であり、ＥＸＮＯＲ　の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｌ”である。
【０１１８】
図１４（ａ）は、図４の動作を実現させるための図３中のワード線ドライバ３およびスペアワード線ドライバ４の第４の具体例（代表的にワード線ドライバ３）を示す回路図である。
【０１１９】
図１４（ａ）に示す回路は、図１１（ａ）に示した前述の回路と比べて、入力段のＮＡＮＤに代えて排他的論理和回路ＥＸＯＲが用いられている点が異なり、その他は同じである。
【０１２０】
即ち、このワード線ドライバは、ＥＸＯＲとＡＮＤ　から構成される。上記ＥＸＯＲには、アドレス入力回路１の出力信号Ａとフューズ判定回路２の出力信号Ｆが入力し、このＥＸＯＲの出力は前記ＡＮＤ　に入力する。このＡＮＤ　には前記ＥＸＯＲの出力の他に、相補的なワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本が入力する。
【０１２１】
このワード線ドライバは、ｎ本のワード線ドライバ選択信号入力が全て“Ｈ”になった場合に選択されるものであり、ＥＸＯＲの出力と同じ論理値をＡＮＤ　から出力する。
【０１２２】
図１４（ｂ）および（ｃ）は、それぞれ対応して図１４（ａ）に示した回路が選択される場合および非選択の場合においてアドレス入力回路１の出力信号Ａにより駆動された後にフューズ判定回路２の出力信号Ｆにより制御される動作例を示すタイミング波形図（入出力信号および内部ノードの動作波形図）である。
【０１２３】
時刻Ｔ１−Ｔ２の期間は、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆは“Ｈ”であり、ＥＸＯＲの出力は“Ｌ”であり、ワード線ドライバの出力は“Ｌ”である。
【０１２４】
時刻Ｔ２−Ｔ３の期間は、アドレス入力回路１の出力Ａが“Ｌ”になり、フューズ判定回路２の出力Ｆは“Ｈ”であり、ＥＸＯＲの出力は“Ｈ”になり、ワード線ドライバの出力は“Ｈ”になり始める。
【０１２５】
時刻Ｔ３−Ｔ４の期間は、選択された回路では、図１４（ｂ）に示すように、アドレス入力回路１の出力Ａは“Ｈ”になり、フューズ判定回路２の出力Ｆは“Ｌ”になり、ＥＸＯＲの出力は“Ｈ”であり、ワード線ドライバの出力は“Ｈ”になり、ワード線ＷＬが選択状態になる。これに対して、非選択回路では、図１４（ｃ）に示すように、アドレス入力回路１の出力Ａは“Ｈ”になり、フューズ判定回路２の出力Ｆは“Ｈ”であり、ＥＸＯＲの出力は“Ｌ”になり、ワード線ドライバの出力は“Ｌ”に戻され、ワード線ＷＬが非選択状態になる。
【０１２６】
時刻Ｔ４以降は、アドレス入力回路１の出力Ａが“Ｈ”であり、フューズ判定回路２の出力Ｆも“Ｈ”であり、ＥＸＯＲの出力は“Ｌ”であり、ワード線ドライバの出力は“Ｌ”である。
【０１２７】
図１５（ａ）は、図４の動作を実現させるための図３中のワード線ドライバ３およびスペアワード線ドライバ４の第５の具体例（代表的にワード線ドライバ３）を示す回路図である。
【０１２８】
図１５（ａ）に示す回路は、図１１（ａ）に示した前述の回路と比べて、入力段のＮＡＮＤに代えてアンド回路ＡＮＤ　が用いられている点が異なり、その他は同じである。
【０１２９】
即ち、このワード線ドライバは、入力段のＡＮＤ−１　と出力段のＡＮＤ　から構成される。上記入力段のＡＮＤ−１　には、アドレス入力回路１の出力信号Ａとフューズ判定回路２の出力信号Ｆが入力し、このＡＮＤ　の出力は前記出力段のＡＮＤ　に入力する。このＡＮＤ　には前記入力段のＡＮＤ　の出力の他に、相補的なワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本が入力する。
【０１３０】
このワード線ドライバは、ｎ本のワード線ドライバ選択信号入力が全て“Ｈ”になった場合に選択されるものであり、入力段のＡＮＤ−１　の出力と同じ論理値を出力段のＡＮＤ　から出力する。
【０１３１】
図１５（ｂ）および（ｃ）は、それぞれ対応して図１５（ａ）の回路が選択される場合および非選択の場合においてアドレス入力回路１の出力信号Ａにより駆動された後にフューズ判定回路２の出力信号Ｆにより制御される動作例を示すタイミング波形図（入出力信号および内部ノードの動作波形図）である。
【０１３２】
時刻Ｔ１−Ｔ２の期間は、アドレス入力回路１の出力Ａは“Ｌ”であり、フューズ判定回路２の出力Ｆも“Ｌ”であり、入力段のＡＮＤ−１　の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｌ”である。
【０１３３】
時刻Ｔ２−Ｔ３の期間は、アドレス入力回路１の出力Ａが“Ｈ”になり、フューズ判定回路２の出力Ｆも“Ｈ”になり、入力段のＡＮＤ　の出力は“Ｈ”になり、ワード線ドライバの出力は“Ｈ”になり始める。
【０１３４】
時刻Ｔ３−Ｔ４の期間は、選択された回路では、図１５（ｂ）に示すように、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆも“Ｈ”であり、入力段のＡＮＤ−１　の出力は“Ｈ”であり、ワード線ドライバの出力は“Ｈ”になり、ワード線ＷＬが選択状態になる。これに対して、非選択回路では、図１５（ｃ）に示すように、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆは“Ｌ”になり、入力段のＡＮＤ−１　の出力は“Ｌ”になり、ワード線ドライバの出力は“Ｌ”に戻され、ワード線ＷＬが非選択状態になる。
【０１３５】
時刻Ｔ４以降は、アドレス入力回路１の出力Ａが“Ｌ”になり、フューズ判定回路２の出力Ｆも“Ｌ”であり、入力段のＡＮＤ−１　の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｌ”である。
【０１３６】
図１６（ａ）は、図４の動作を実現させるための図３中のワード線ドライバ３およびスペアワード線ドライバ４の第６の具体例（代表的にワード線ドライバ３）を示す回路図である。
【０１３７】
図１６（ａ）に示す回路は、図１１（ａ）に示した前述の回路と比べて、入力段のＮＡＮＤに代えてオア（論理和）回路ＯＲが用いられている点が異なり、その他は同じである。
【０１３８】
即ち、このワード線ドライバは、ＯＲとＡＮＤ　から構成される。上記ＯＲには、アドレス入力回路１の出力信号Ａとフューズ判定回路２の出力信号Ｆが入力し、このＯＲ回路の出力は前記ＡＮＤ　に入力する。このＡＮＤ　には前記ＯＲの出力の他に、相補的なワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本が入力する。
【０１３９】
このワード線ドライバは、ｎ本のワード線ドライバ選択信号入力が全て“Ｈ”になった場合に選択されるものであり、ＯＲの出力と同じ論理値をＡＮＤ　から出力する。
【０１４０】
図１６（ｂ）および（ｃ）は、それぞれ対応して図１６（ａ）の回路が選択される場合および非選択の場合においてアドレス入力回路１の出力信号Ａにより駆動された後にフューズ判定回路２の出力信号Ｆにより制御される動作例を示すタイミング波形図（入出力信号および内部ノードの動作波形図）である。
【０１４１】
時刻Ｔ１−Ｔ２の期間は、アドレス入力回路１の出力Ａは“Ｌ”であり、フューズ判定回路２の出力Ｆも“Ｌ”であり、ＯＲの出力は“Ｌ”であり、ワード線ドライバの出力は“Ｌ”である。
【０１４２】
時刻Ｔ２−Ｔ３の期間は、アドレス入力回路１の出力Ａが“Ｈ”になり、フューズ判定回路２の出力Ｆも“Ｈ”になり、ＯＲの出力は“Ｈ”になり、ワード線ドライバの出力は“Ｈ”になり始める。
【０１４３】
時刻Ｔ３−Ｔ４の期間は、選択された回路では、図１６（ｂ）に示すように、アドレス入力回路１の出力Ａは“Ｌ”になり、フューズ判定回路２の出力Ｆは“Ｈ”であり、ＯＲの出力は“Ｈ”であり、ワード線ドライバの出力は“Ｈ”になり、ワード線ＷＬが選択状態になる。これに対して、非選択回路では、図１６（ｃ）に示すように、アドレス入力回路１の出力Ａは“Ｌ”になり、フューズ判定回路２の出力Ｆも“Ｌ”になり、ＯＲの出力は“Ｌ”になり、ワード線ドライバの出力は“Ｌ”に戻され、ワード線ＷＬが非選択状態になる。
【０１４４】
時刻Ｔ４以降は、アドレス入力回路１の出力Ａは“Ｌ”であり、フューズ判定回路２の出力Ｆも“Ｌ”であり、ＯＲの出力は“Ｌ”であり、ワード線ドライバの出力は“Ｌ”である。
【０１４５】
図１７（ａ）は、第２の実施形態における第３実施例の動作（図７）を実現させるための図６中のワード線ドライバ３ａおよびスペアワード線ドライバ４ａの第１の具体例（代表的にワード線ドライバ３ａ）を示す回路図である。
【０１４６】
図１７（ａ）に示すワード線ドライバは、入力段のナンド回路ＮＡＮＤ−１と出力段のナンド回路ＮＡＮＤから構成される。上記入力段のＮＡＮＤ−１には、アドレス入力回路１の出力信号Ａとフューズ判定回路２の出力信号Ｆが入力し、このＮＡＮＤ−１の出力は前記出力段のＮＡＮＤに入力する。このＮＡＮＤには前記入力段のＮＡＮＤ−１の出力の他に、相補的なワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本が入力し、ワード線ＷＬを駆動する。
【０１４７】
このワード線ドライバは、ｎ本のワード線ドライバ選択信号入力が全て“Ｈ”になった場合に選択されるものであり、入力段のＮＡＮＤ−１の出力の反転信号を出力段のＮＡＮＤから出力する。なお、ワード線ＷＬを駆動する出力段のＮＡＮＤは負荷が大きいので、出力波形の立ち上がりおよび立ち下がりが遅くなる。
【０１４８】
図１７（ｂ）および（ｃ）は、それぞれ対応して図１７（ａ）の回路が選択される場合および非選択の場合においてアドレス入力回路１の出力信号Ａにより駆動された後にフューズ判定回路２の出力信号Ｆにより制御される動作例を示すタイミング波形図（入出力信号および内部ノードの動作波形図）である。
【０１４９】
時刻Ｔ１−Ｔ２の期間は、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆも“Ｈ”であり、入力段のＮＡＮＤ−１の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｈ”である。
【０１５０】
時刻Ｔ２−Ｔ３の期間は、アドレス入力回路１の出力Ａが“Ｌ”になり、フューズ判定回路２の出力Ｆも“Ｌ”になり、入力段のＮＡＮＤ−１の出力は“Ｈ”になり、ワード線ドライバの出力は“Ｌ”になり始める。
【０１５１】
時刻Ｔ３−Ｔ４の期間は、選択された回路では、図１７（ｂ）に示すように、アドレス入力回路１の出力Ａが“Ｈ”になり、フューズ判定回路２の出力Ｆは“Ｈ”であり、入力段のＮＡＮＤ−１の出力は“Ｈ”であり、ワード線ドライバの出力は“Ｌ”になり、ワード線ＷＬが選択状態になる。これに対して、非選択された回路では、図１７（ｃ）に示すように、アドレス入力回路１の出力Ａが“Ｈ”になり、フューズ判定回路２の出力Ｆも“Ｈ”になり、入力段のＮＡＮＤ−１の出力は“Ｈ”になり、ワード線ドライバの出力は“Ｈ”に戻され、ワード線ＷＬが非選択状態になる。
【０１５２】
時刻Ｔ４以降は、アドレス入力回路１の出力Ａが“Ｈ”であり、フューズ判定回路２の出力Ｆも“Ｈ”であり、入力段のＮＡＮＤ−１の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｈ”である。
【０１５３】
図１８（ａ）は、図７の動作を実現させるための図６中のワード線ドライバ３ａおよびスペアワード線ドライバ４ａの第２の具体例（代表的にワード線ドライバ３ａ）を示す回路図である。
【０１５４】
図１８（ａ）に示す回路は、図１７（ａ）に示した前述の回路と比べて、入力段のＮＡＮＤ−１に代えてノア回路ＮＯＲ　が用いられている点が異なり、その他は同じである。
【０１５５】
即ち、このワード線ドライバは、ＮＯＲ　とＮＡＮＤから構成される。上記ＮＯＲ　には、アドレス入力回路１の出力信号Ａとフューズ判定回路２の出力信号Ｆが入力し、このＮＯＲ　の出力は前記ＮＡＮＤに入力する。このＮＡＮＤには前記ＮＯＲ　の出力の他に、相補的なワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本が入力する。
【０１５６】
このワード線ドライバは、ｎ本のワード線ドライバ選択信号入力が全て“Ｈ”になった場合に選択されるものであり、ＮＯＲ　の出力の反転信号をＮＡＮＤから出力する。
【０１５７】
図１８（ｂ）および（ｃ）は、それぞれ対応して図１８（ａ）の回路が選択される場合および非選択の場合においてアドレス入力回路１の出力信号Ａにより駆動された後にフューズ判定回路２の出力信号Ｆにより制御される動作例を示すタイミング波形図（入出力信号および内部ノードの動作波形図）である。
【０１５８】
時刻Ｔ１−Ｔ２の期間は、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆも“Ｈ”であり、ＮＯＲ　の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｈ”である。
【０１５９】
時刻Ｔ２−Ｔ３の期間は、アドレス入力回路１の出力Ａが“Ｌ”になり、フューズ判定回路２の出力Ｆも“Ｌ”になり、ＮＯＲ　の出力は“Ｈ”になり、ワード線ドライバの出力は“Ｌ”になり始める。
【０１６０】
時刻Ｔ３−Ｔ４の期間は、選択された回路では、図１８（ｂ）に示すように、アドレス入力回路１の出力Ａは“Ｌ”であり、フューズ判定回路２の出力Ｆも“Ｌ”であり、ＮＯＲ　の出力は“Ｈ”であり、ワード線ドライバの出力は“Ｌ”になり、ワード線ＷＬが選択状態になる。これに対して、非選択された回路では、図１８（ｃ）に示すように、アドレス入力回路１の出力Ａは“Ｌ”であり、フューズ判定回路２の出力Ｆが“Ｈ”になり、ＮＯＲ　の出力は“Ｌ”になり、ワード線ドライバの出力は“Ｈ”に戻され、ワード線ＷＬが非選択状態になる。
【０１６１】
時刻Ｔ４以降は、アドレス入力回路１の出力Ａが“Ｈ”であり、フューズ判定回路２の出力Ｆも“Ｈ”であり、ＮＯＲ　の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｈ”である。
【０１６２】
図１９（ａ）は、図７の動作を実現させるための図６中のワード線ドライバ３ａおよびスペアワード線ドライバ４ａの第３の具体例（代表的にワード線ドライバ３ａ）を示す回路図である。
【０１６３】
図１９（ａ）に示す回路は、図１７（ａ）に示した前述の回路と比べて、入力段のＮＡＮＤ−１に代えて排他的論理否定回路ＥＸＮＯＲ　が用いられている点が異なり、その他は同じである。
【０１６４】
即ち、このワード線ドライバは、ＥＸＮＯＲ　とＮＡＮＤから構成される。上記ＥＸＮＯＲ　には、アドレス入力回路１の出力信号Ａとフューズ判定回路２の出力信号Ｆが入力し、このＥＸＮＯＲ　の出力は前記ＮＡＮＤに入力する。このＮＡＮＤには前記ＥＸＮＯＲ　の出力の他に、相補的なワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本が入力する。
【０１６５】
このワード線ドライバは、ｎ本のワード線ドライバ選択信号入力が全て“Ｈ”になった場合に選択されるものであり、ＥＸＮＯＲ　の出力の反転信号をＮＡＮＤから出力する。
【０１６６】
図１９（ｂ）および（ｃ）は、それぞれ対応して図１９（ａ）の回路が選択される場合および非選択の場合においてアドレス入力回路１の出力信号Ａにより駆動された後にフューズ判定回路２の出力信号Ｆにより制御される動作例を示すタイミング波形図（入出力信号および内部ノードの動作波形図）である。
【０１６７】
時刻Ｔ１−Ｔ２の期間は、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆは“Ｌ”であり、ＥＸＮＯＲ　の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｈ”である。
【０１６８】
時刻Ｔ２−Ｔ３の期間は、アドレス入力回路１の出力Ａが“Ｌ”になり、フューズ判定回路２の出力Ｆは“Ｌ”であり、ＥＸＮＯＲ　の出力は“Ｈ”になり、ワード線ドライバの出力は“Ｌ”になり始める。
【０１６９】
時刻Ｔ３−Ｔ４の期間は、選択された回路では、図１９（ｂ）に示すように、アドレス入力回路１の出力Ａは“Ｈ”になり、フューズ判定回路２の出力Ｆも“Ｈ”になり、ＥＸＮＯＲ　の出力は“Ｈ”であり、ワード線ドライバの出力は“Ｌ”になり、ワード線ＷＬが選択状態になる。これに対して、非選択された回路では、図１９（ｃ）に示すように、アドレス入力回路１の出力Ａは“Ｈ”になり、フューズ判定回路２の出力Ｆは“Ｌ”であり、ＥＸＮＯＲ　の出力は“Ｌ”になり、ワード線ドライバの出力は“Ｈ”に戻され、ワード線ＷＬが非選択状態になる。
【０１７０】
時刻Ｔ４以降は、アドレス入力回路１の出力Ａが“Ｈ”であり、フューズ判定回路２の出力Ｆは“Ｌ”であり、ＥＸＮＯＲ　の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｈ”である。
【０１７１】
図２０（ａ）は、図７の動作を実現させるための図６中のワード線ドライバ３ａおよびスペアワード線ドライバ４ａの第４の具体例（代表的にワード線ドライバ３ａ）を示す回路図である。
【０１７２】
図２０（ａ）に示す回路は、図１７（ａ）に示した前述の回路と比べて、入力段のＮＡＮＤ−１に代えて排他的論理和回路ＥＸＯＲが用いられている点が異なり、その他は同じである。
【０１７３】
即ち、このワード線ドライバは、ＥＸＯＲとＮＡＮＤから構成される。上記ＥＸＯＲには、アドレス入力回路１の出力信号Ａとフューズ判定回路２の出力信号Ｆが入力し、このＥＸＯＲの出力は前記ＮＡＮＤに入力する。このＮＡＮＤには前記ＥＸＯＲの出力の他に、相補的なワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本が入力する。
【０１７４】
このワード線ドライバは、ｎ本のワード線ドライバ選択信号入力が全て“Ｈ”になった場合に選択されるものであり、ＥＸＯＲの出力の反転信号をＮＡＮＤから出力する。
【０１７５】
図２０（ｂ）および（ｃ）は、それぞれ対応して図２０（ａ）の回路が選択される場合および非選択の場合においてアドレス入力回路１の出力信号Ａにより駆動された後にフューズ判定回路２の出力信号Ｆにより制御される動作例を示すタイミング波形図（入出力信号および内部ノードの動作波形図）である。
【０１７６】
時刻Ｔ１−Ｔ２の期間は、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆも“Ｈ”であり、ＥＸＯＲの出力は“Ｌ”であり、ワード線ドライバの出力は“Ｈ”である。
【０１７７】
時刻Ｔ２−Ｔ３の期間は、アドレス入力回路１の出力Ａが“Ｌ”になり、フューズ判定回路２の出力Ｆは“Ｈ”であり、ＥＸＯＲの出力は“Ｈ”になり、ワード線ドライバの出力は“Ｌ”になり始める。
【０１７８】
時刻Ｔ３−Ｔ４の期間は、選択された回路では、図２０（ｂ）に示すように、アドレス入力回路１の出力Ａは“Ｈ”になり、フューズ判定回路２の出力Ｆは“Ｌ”になり、ＥＸＯＲの出力は“Ｈ”であり、ワード線ドライバの出力は“Ｌ”になり、ワード線ＷＬが選択状態になる。これに対して、非選択された回路では、図２０（ｃ）に示すように、アドレス入力回路１の出力Ａは“Ｈ”になり、フューズ判定回路２の出力Ｆは“Ｈ”であり、ＥＸＯＲの出力は“Ｌ”になり、ワード線ドライバの出力は“Ｈ”に戻され、ワード線ＷＬが非選択状態になる。
【０１７９】
時刻Ｔ４以降は、アドレス入力回路１の出力Ａが“Ｈ”であり、フューズ判定回路２の出力Ｆは“Ｈ”であり、ＥＸＯＲの出力は“Ｌ”であり、ワード線ドライバの出力は“Ｈ”である。
【０１８０】
図２１（ａ）は、図７の動作を実現させるための図６中のワード線ドライバ３ａおよびスペアワード線ドライバ４ａの第５の具体例（代表的にワード線ドライバ３ａ）を示す回路図である。
【０１８１】
図２１（ａ）に示す回路は、図１７（ａ）に示した前述の回路と比べて、入力段のＮＡＮＤ−１に代えてアンド回路ＡＮＤ　が用いられている点が異なり、その他は同じである。
【０１８２】
即ち、このワード線ドライバは、ＡＮＤ　とＮＡＮＤから構成される。上記ＡＮＤ　には、アドレス入力回路１の出力信号Ａとフューズ判定回路２の出力信号Ｆが入力し、このＡＮＤ　の出力は前記ＮＡＮＤに入力する。このＮＡＮＤには前記ＡＮＤ　の出力の他に、相補的なワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本が入力する。
【０１８３】
このワード線ドライバは、ｎ本のワード線ドライバ選択信号入力が全て“Ｈ”になった場合に選択されるものであり、ＡＮＤ　の出力の反転信号をＮＡＮＤから出力する。
【０１８４】
図２１（ｂ）および（ｃ）は、それぞれ対応して図２１（ａ）の回路が選択される場合および非選択の場合においてアドレス入力回路１の出力信号Ａにより駆動された後にフューズ判定回路２の出力信号Ｆにより制御される動作例を示すタイミング波形図（入出力信号および内部ノードの動作波形図）である。
【０１８５】
時刻Ｔ１−Ｔ２の期間は、アドレス入力回路１の出力Ａは“Ｌ”であり、フューズ判定回路２の出力Ｆも“Ｌ”であり、ＡＮＤ　の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｈ”である。
【０１８６】
時刻Ｔ２−Ｔ３の期間は、アドレス入力回路１の出力Ａが“Ｈ”になり、フューズ判定回路２の出力Ｆも“Ｈ”になり、ＡＮＤ　の出力は“Ｈ”になり、ワード線ドライバの出力は“Ｌ”になり始める。
【０１８７】
時刻Ｔ３−Ｔ４の期間は、選択された回路では、図２１（ｂ）に示すように、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆも“Ｈ”であり、ＡＮＤ　の出力は“Ｈ”であり、ワード線ドライバの出力は“Ｌ”になり、ワード線ＷＬが選択状態になる。これに対して、非選択された回路では、図２１（ｃ）に示すように、アドレス入力回路１の出力Ａは“Ｈ”であり、フューズ判定回路２の出力Ｆは“Ｌ”になり、ＡＮＤ　の出力は“Ｌ”になり、ワード線ドライバの出力は“Ｈ”に戻され、ワード線ＷＬが非選択状態になる。
【０１８８】
時刻Ｔ４以降は、アドレス入力回路１の出力Ａが“Ｌ”であり、フューズ判定回路２の出力Ｆも“Ｌ”であり、ＡＮＤ　の出力は“Ｌ”であり、ワード線ドライバの出力は“Ｈ”である。
【０１８９】
図２２（ａ）は、図７の動作を実現させるための図６中のワード線ドライバ３ａおよびスペアワード線ドライバ４ａの第６の具体例（代表的にワード線ドライバ３ａ）を示す回路図である。
【０１９０】
図２２（ａ）に示す回路は、図１７（ａ）に示した前述の回路と比べて、入力段のＮＡＮＤ−１に代えてオア回路ＯＲが用いられている点が異なり、その他は同じである。
【０１９１】
即ち、このワード線ドライバは、ＯＲとＮＡＮＤから構成される。上記ＯＲには、アドレス入力回路１の出力信号Ａとフューズ判定回路２の出力信号Ｆが入力し、このＯＲの出力は前記ＮＡＮＤに入力する。このＮＡＮＤには前記ＯＲの出力の他に、相補的なワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本が入力する。
【０１９２】
このワード線ドライバは、ｎ本のワード線ドライバ選択信号入力が全て“Ｈ”になった場合に選択されるものであり、ＯＲの出力の反転信号をＮＡＮＤから出力する。
【０１９３】
図２２（ｂ）および（ｃ）は、それぞれ対応して図２２（ａ）の回路が選択される場合および非選択の場合においてアドレス入力回路１の出力信号Ａにより駆動された後にフューズ判定回路２の出力信号Ｆにより制御される動作例を示すタイミング波形図（入出力信号および内部ノードの動作波形図）である。
【０１９４】
時刻Ｔ１−Ｔ２の期間は、アドレス入力回路１の出力Ａは“Ｌ”であり、フューズ判定回路２の出力Ｆも“Ｌ”であり、ＯＲの出力は“Ｌ”であり、ワード線ドライバの出力は“Ｈ”である。
【０１９５】
時刻Ｔ２−Ｔ３の期間は、アドレス入力回路１の出力Ａが“Ｈ”になり、フューズ判定回路２の出力Ｆも“Ｈ”になり、ＯＲの出力は“Ｈ”になり、ワード線ドライバの出力は“Ｌ”になり始める。
【０１９６】
時刻Ｔ３−Ｔ４の期間は、選択された回路では、図２２（ｂ）に示すように、アドレス入力回路１の出力Ａは“Ｌ”になり、フューズ判定回路２の出力Ｆは“Ｈ”であり、ＯＲの出力は“Ｈ”であり、ワード線ドライバの出力は“Ｌ”になり、ワード線ＷＬが選択状態になる。これに対して、非選択された回路では、図２２（ｃ）に示すように、アドレス入力回路１の出力Ａは“Ｌ”になり、フューズ判定回路２の出力Ｆも“Ｌ”になり、ＯＲの出力は“Ｌ”になり、ワード線ドライバの出力は“Ｈ”に戻され、ワード線ＷＬが非選択状態になる。
【０１９７】
時刻Ｔ４以降は、アドレス入力回路１の出力Ａが“Ｌ”であり、フューズ判定回路２の出力Ｆも“Ｌ”であり、ＯＲの出力は“Ｌ”であり、ワード線ドライバの出力は“Ｈ”である。
【０１９８】
なお、図１１（ａ）乃至図２２（ａ）では、それぞれワード線ドライバを示したが、この各ワード線ドライバに対応するスペアワード線ドライバは、各ワード線ドライバと同じ構成を有するが、それぞれの入力信号Ａ、Ｆ、ワード線ドライバ選択信号ＷＳ１　〜ＷＳｎ　、／ＷＳ１〜／ＷＳｎ（２ｎ本）の内のｎ本の入力に代えて、それらに対応するスペアワード線系の入力信号Ａ´、Ｆ´、スペアワード線ドライバ選択信号ＳＷＳ１〜ＳＷＳｎ、／ＳＷＳ１　〜／ＳＷＳｎ　（２ｎ本）の内のｎ本が入力する点が異なる。
【０１９９】
図２３（ａ）は、第１の実施形態における第２実施例の動作（図５）、あるいは、第２の実施形態における第４実施例の動作（図８）を実現させるために用いられる回路の一具体例を示す回路図である。
【０２００】
この回路は、図３中のアドレス入力回路１の出力信号Ａ、あるいは、図６中のアドレス入力回路１の出力信号Ａ´のパルス幅（Ｔ２−Ｔ３　間）を長くし、特定のパルス幅の信号Ａ”を生成するものである。
【０２０１】
この回路は、オア回路ＯＲと遅延回路ＤＥＬＡＹ　から構成される。アドレス入力回路１の出力信号ＡはＯＲとＤＥＬＡＹ　に入力する。このＤＥＬＡＹ　の出力はＯＲに入力する。
【０２０２】
信号Ａが入力した時、信号ＡがＤＥＬＡＹ　によって遅延された信号Ｎ１と信号Ａの論理和をＯＲでとることにより、信号Ａよりもパルス幅が長い信号Ａ”を生成することができる。
【０２０３】
図２３（ｂ）は、同図（ａ）の回路の動作例を示すタイミング波形図である。
【０２０４】
信号ＡあるいはＡ´のパルス幅（Ｔ２−Ｔ３　間）を十分長くすることで、非選択のワード線ＷＬまたはスペアワード線ＳＷＬ　を一度選択状態にしてから非選択状態に戻すことができ、第２実施例の動作（図５）あるいは第４実施例の動作（図８）を実現させることができる。
【０２０５】
なお、本発明は、上記ＦｅＲＡＭ集積回路に限らず、ＦｅＲＡＭを搭載した半導体記憶装置（ロジック混載タイプも含む）に一般的に適用可能である。
【０２０６】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、ＦｅＲＡＭのアクセス時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＦｅＲＡＭの全体構成を概略的に示すブロック図。
【図２】図１中のメモリセルアレイ１における１ビット線対ＢＬ，ＢＢＬ分を取り出して一例を示す回路図。
【図３】第１の実施形態に係るＦｅＲＡＭにおけるワード線選択系の回路およびメモリセルアレイの一部を取り出して構成を示すブロック図。
【図４】第１の実施形態のＦｅＲＡＭにおいてスペアワード線ＳＷＬが選択された場合の第１の動作例を示す波形図。
【図５】第１の実施形態のＦｅＲＡＭにおいてスペアワード線ＳＷＬが選択された場合の第２の動作例を示す波形図。
【図６】第２の実施形態に係るＦｅＲＡＭにおけるワード線選択系の回路およびメモリセルアレイの一部を取り出して構成を示すブロック図。
【図７】第２の実施形態のＦｅＲＡＭにおいてスペアワード線ＳＷＬが選択された場合の第３の動作例を示す波形図。
【図８】第２の実施形態のＦｅＲＡＭにおいてスペアワード線ＳＷＬが選択された場合の第４の動作例を示す波形図。
【図９】ＦｅＲＡＭにおける１トランジスタ／１キャパシタ構成のＦｅＲＡＭセルのアレイの一部を示す回路図。
【図１０】ＦｅＲＡＭにおけるＴＣ並列ユニット直列接続型強誘電体メモリセルのアレイの一部を示す回路図。
【図１１】図４の動作を実現させるための図３中のワード線ドライバ３の第１の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図１２】図４の動作を実現させるための図３中のワード線ドライバ３の第２の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図１３】図４の動作を実現させるための図３中のワード線ドライバ３の第３の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図１４】図４の動作を実現させるための図３中のワード線ドライバ３の第４の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図１５】図４の動作を実現させるための図３中のワード線ドライバ３の第５の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図１６】図４の動作を実現させるための図３中のワード線ドライバ３の第６の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図１７】図７の動作を実現させるための図６中のワード線ドライバ３ａの第１の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図１８】図７の動作を実現させるための図６中のワード線ドライバ３ａの第２の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図１９】図７の動作を実現させるための図６中のワード線ドライバ３ａの第３の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図２０】図７の動作を実現させるための図６中のワード線ドライバ３ａの第４の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図２１】図７の動作を実現させるための図６中のワード線ドライバ３ａの第５の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図２２】図７の動作を実現させるための図６中のワード線ドライバ３ａの第６の具体例を示す回路図とその選択状態の動作例および非選択状態の動作例を示すタイミング波形図。
【図２３】図５の動作あるいは図８の動作を実現させるために用いられる回路の一具体例を示す回路図とその動作例を示すタイミング波形図。
【図２４】図９に示したセルアレイを有するＦｅＲＡＭにおけるワード線選択系の回路およびセルアレイの従来例の一部を示すブロック図。
【図２５】図２４に示した従来例のワード線選択系の回路を用いて図９に示した１トランジスタ／１キャパシタ構成のＦｅＲＡＭセルのアレイにおいてスペアワード線ＳＷＬを選択した場合の動作例を示す波形図。
【図２６】図１０に示したＴＣ並列ユニット直列接続型強誘電体メモリセルのアレイを有するＦｅＲＡＭにおける従来例のワード線選択系の回路を用いてスペアワード線ＳＷＬを選択した場合の動作例を示す波形図。
【符号の説明】
１…アドレス入力回路、
２…置換要否判定回路、
３…ワード線ドライバ、
４…スペア用ワード線ドライバ、
５…セルアレイ、
６…スペア用のセルアレイ、
７…強誘電体キャパシタ、
８…セルトランジスタ、
ＢＬ‥‥ビット線、
ＷＬ‥‥ワード線、
ＰＬ‥‥プレート線、
ＳＷＬ‥‥スペア用ワード線、
ＳＰＬ‥‥スペア用プレート線。
【図１】
2004103080.tif 000003
【図２】
2004103080.tif 000004
【図３】
2004103080.tif 000005
【図４】
2004103080.tif 000006
【図５】
2004103080.tif 000007
【図６】
2004103080.tif 000008
【図７】
2004103080.tif 000009
【図８】
2004103080.tif 000010
【図９】
2004103080.tif 000011
【図１０】
2004103080.tif 000012
【図１１】
2004103080.tif 000013
【図１２】
2004103080.tif 000014
【図１３】
2004103080.tif 000015
【図１４】
2004103080.tif 000016
【図１５】
2004103080.tif 000017
【図１６】
2004103080.tif 000018
【図１７】
2004103080.tif 000019
【図１８】
2004103080.tif 000020
【図１９】
2004103080.tif 000021
【図２０】
2004103080.tif 000022
【図２１】
2004103080.tif 000023
【図２２】
2004103080.tif 000024
【図２３】
2004103080.tif 000025
【図２４】
2004103080.tif 000026
【図２５】
2004103080.tif 000027
【図２６】
2004103080.tif 000028