(57)【要約】【課題】　アドレス遷移検出方式を利用した非同期式動作を実行する強誘電体ランダムアクセスメモリ装置及びそれの制御方法を提供する。【解決手段】　本発明の強誘電体ランダムアクセスメモリ装置によると、パルス発生回路はアドレスの遷移に応答してパルス信号を発生し、チップイネーブルバッファ回路は前記パルス信号の第１遷移に応答してチップイネーブルフラグ信号を活性化させる。行選択回路は前記アドレスに応答して行のうち一つを選択及び駆動し、プレートラインの選択を知らせるフラグ信号を発生する。制御回路は書き込みイネーブル信号の活性化に応答してプレート制御信号を活性化させ、前記パルス信号の第２遷移に応答して前記プレート制御信号を非活性化させる。前記プレート制御信号の活性化に従って前記選択された行のプレートラインが再び活性化され、前記プレート制御信号の非活性化に従って前記選択された行のプレートラインが非活性化される。【選択図】　　　図４
2004139719.tif 000002
【特許請求の範囲】
【請求項１】
　行と列とのマトリックス形態に配列された不揮発性メモリセルを有するメモリセルアレイを含み、前記行の各々は一つのワードラインと一つのプレートラインで構成される不揮発性半導体メモリ装置において、
　アドレスの遷移に応答してパルス信号を発生するパルス発生回路と、
　前記パルス信号の第１遷移に応答してチップイネーブルフラグ信号を活性化させるチップイネーブルバッファ回路と、
　前記チップイネーブルフラグ信号の活性化の間、前記アドレスに応答して前記行のうち一つを選択及び駆動し、プレートラインの選択を知らせるフラグ信号を発生する行選択回路と、
　書き込みイネーブル信号の活性化に応答してプレート制御信号を活性化させ、前記パルス信号の第２遷移に応答して前記プレート制御信号を非活性化させる制御回路とを含み、
　前記行選択回路は前記プレート制御信号の活性化に応答して前記選択された行のプレートラインを活性化させ、前記プレート制御信号の非活性化に応答して前記選択された行のプレートラインを非活性化させることを特徴とする不揮発性半導体メモリ装置。
【請求項２】
　感知増幅イネーブル信号に応答して前記列を通じて前記選択されたワードラインの不揮発性メモリセルからデータを感知増幅する感知増幅器回路をさらに含むことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
　前記制御回路は前記フラグ信号に応答して前記感知増幅イネーブル信号を活性化させ、前記パルス信号の第２遷移に応答して前記感知増幅イネーブル信号を非活性化させることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
　前記チップイネーブルバッファ回路は前記感知増幅イネーブル信号の非活性化に応答して前記チップイネーブルフラグ信号を非活性化させることを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
　前記選択された行のワードラインは前記チップイネーブルフラグ信号の非活性化に同期して非活性化されることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
　前記フラグ信号は所定の時間の間活性化されるパルス信号であり、前記選択された行のプレートラインは前記フラグ信号の活性化区間の間駆動されることを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
　前記活性化された感知増幅イネーブル信号は前記プレート制御信号の活性化によって活性化されるプレートラインが非活性化された後に、非活性化されることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項８】
　前記パルス信号の第１遷移はハイからローへの遷移であり、前記パルス信号の第２遷移はローからハイへの遷移であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項９】
　行と列とのマトリックス形態に配列された不揮発性メモリセルを有し、前記行の各々は一つのワードラインと一つのプレートラインで構成されるメモリセルアレイと、
　アドレスの遷移に応答してパルス信号を発生するパルス発生回路と、
　外部チップイネーブル信号をバッファリングして出力し、前記パルス信号の第１遷移に応答してチップイネーブルフラグ信号を活性化させるチップイネーブルバッファ回路と、
　前記チップイネーブルフラグ信号の活性化の間、前記アドレスに応答して前記行のうち一つを選択及び駆動し、プレートラインの選択を知らせるフラグ信号を発生する行選択回路と、
　書き込みイネーブル信号の活性化に応答してプレート制御信号を活性化させ、前記パルス信号の第２遷移に応答して前記プレート制御信号を非活性化させる制御回路とを含み、
　前記行選択回路は前記プレート制御信号の活性化に応答して前記選択された行のプレートラインを活性化させ、前記プレート制御信号の非活性化に応答して前記選択された行のプレートラインを非活性化させ、
　前記パルス発生回路は前記アドレスの変化なしに、前記外部チップイネーブル信号が遷移する時に、前記バッファリングされた外部チップイネーブル信号に応答して前記パルス信号を発生することを特徴とする不揮発性半導体メモリ装置。
【請求項１０】
　感知増幅イネーブル信号に応答して前記列を通じて前記選択されたワードラインの不揮発性メモリセルからデータを感知増幅する感知増幅器回路をさらに含むことを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】
　前記制御回路は前記フラグ信号に応答して前記感知増幅イネーブル信号を活性化させ、前記パルス信号の第２遷移に応答して前記感知増幅イネーブル信号を非活性化させることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
　前記チップイネーブルバッファ回路は前記感知増幅イネーブル信号の非活性化に応答して前記チップイネーブルフラグ信号を非活性化させることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
【請求項１３】
　前記選択された行のワードラインは前記チップイネーブルフラグ信号の非活性化に同期して非活性化されることを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１４】
　前記フラグ信号は所定の時間の間活性化されるパルス信号であり、前記選択された行のプレートラインは前記フラッグ信号の活性化の区間の間駆動されることを特徴とする請求項１３に記載の不揮発性半導体メモリ装置。
【請求項１５】
　前記活性化された感知増幅イネーブル信号は前記プレート制御信号の活性化に従って活性化されるプレートラインが非活性化された後に、非活性化されることを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
【請求項１６】
　前記パルス信号の第１遷移はハイからローへの遷移であり、前記パルス信号の第２遷移はローからハイへの遷移であることを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１７】
　複数のワードライン、前記ワードラインに各々対応する複数のプレートライン、複数のビットライン、及び前記ラインに連結された複数の強誘電体メモリセルを含むメモリセルアレイを含む不揮発性半導体メモリ装置において、
　チップイネーブルフラグ信号に応答して行アドレスをラッチする行アドレスラッチ回路と、
　前記チップイネーブルフラグ信号に応答して列アドレスをラッチする列アドレスラッチ回路と、
　前記行及び列アドレスの遷移に応答してパルス信号を発生するパルス発生回路と、
　外部チップイネーブル信号をバッファリングして出力し、前記パルス信号の非活性化に応答して前記チップイネーブルフラグ信号を活性化させるチップイネーブルバッファ回路と、
　前記チップイネーブルフラグ信号の活性化の間、前記行アドレスに応答して前記ワードラインのうち一つ及び対応するプレートラインを選択及び駆動し、プレートラインの選択を知らせるフラグ信号を発生する行選択回路と、
　感知増幅イネーブル信号に応答して前記列を通じて前記選択されたワードラインの不揮発性メモリセルからデータを感知増幅する感知増幅器回路と、
　前記フラグ信号に応答して前記感知増幅イネーブル信号を活性化させ、前記パルス信号の活性化に応答して前記感知増幅イネーブル信号を非活性化させる制御回路とを含み、
　前記制御回路は書き込みイネーブル信号の活性化に応答してプレート制御信号を活性化させ、前記パルス信号の活性化に応答して前記プレート制御信号を非活性化させ、前記行選択回路は前記プレート制御信号の活性化に応答して前記選択された行のプレートラインを活性化させ、前記プレート制御信号の非活性化に応答して前記選択された行のワードラインに対応するプレートラインを非活性化させることを特徴とする不揮発性半導体メモリ装置。
【請求項１８】
　前記パルス発生回路は前記アドレスの変化なしに、前記外部チップイネーブル信号が遷移する時に、前記バッファリングされた外部チップイネーブル信号に応答して前記パルス信号を発生することを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
【請求項１９】
　前記列アドレスに応答して前記ビットラインのうち一部を選択する列選択回路と、
　読み出し動作の時、前記選択されたビットラインに対応する感知データを出力し、書き込み動作の時、前記選択されたビットラインに書き込みデータを伝達するデータ入出力回路とをさらに含むことを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
【請求項２０】
　前記チップイネーブルバッファ回路は前記感知増幅イネーブル信号の非活性化に応答して前記チップイネーブルフラグ信号を非活性化させることを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
【請求項２１】
　前記選択されたワードラインは前記チップイネーブルフラグ信号の非活性化に同期して非活性化されることを特徴とする請求項２０に記載の不揮発性半導体メモリ装置。
【請求項２２】
　前記フラグ信号は所定の時間の間活性化されるパルス信号であり、前記選択されたプレートラインは前記フラグ信号の活性化区間の間駆動されることを特徴とする請求項２１に記載の不揮発性半導体メモリ装置。
【請求項２３】
　前記活性化された感知増幅イネーブル信号は前記プレート制御信号の活性化に従って活性化されるプレートラインが非活性化された後に、非活性化されることを特徴とする請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２４】
　複数のワードライン、前記ワードラインに各々対応する複数のプレートライン、複数のビットライン、及び前記ラインに連結された複数の強誘電体メモリセルを含むメモリセルアレイを含む不揮発性半導体メモリ装置の動作を制御する方法において、
　アドレスの第１遷移に応答してパルス信号を発生する段階と、
　前記パルス信号に応答して前記アドレスに対応するワードライン及びプレートラインを活性化させ、前記活性化されたプレートラインは所定の時間の後に非活性化される段階と、
　アドレスの第２遷移の以前に書き込みイネーブル信号が活性化される時に、前記非活性化されたプレートラインを再び活性化させる段階とを含むことを特徴とする方法。
【請求項２５】
　前記書き込みイネーブル信号の活性化に従って活性化された前記プレートラインはアドレスの第２遷移の時に発生するパルス信号によって非活性化されることを特徴とする請求項２４に記載の方法。
【請求項２６】
　前記書き込みイネーブル信号の活性化はアドレス遷移によるプレートラインの活性化と同時に実行、またはプレートラインの非活性化の後に実行されることを特徴とする請求項２５に記載の方法。
【請求項２７】
　複数のワードライン、前記ワードラインに各々対応する複数のプレートライン、複数のビットライン、及び前記ラインに連結された複数の強誘電体メモリセルを含むメモリセルアレイ及び、前記メモリセルアレイからデータを感知増幅する感知増幅器回路を含む不揮発性半導体メモリ装置の動作を制御する方法において、
　第１アドレス遷移に応答してパルス信号を発生する第１段階と、
　前記パルス信号の第１遷移に応答して前記アドレスに対応するワードライン及びプレートラインを活性化させ、前記活性化されたプレートラインは所定の時間の後に非活性化される第２段階と、
　前記プレートラインの活性化に応答して前記感知増幅器回路を活性化させる第３段階と、
　第２アドレス遷移に従って生成するパルス信号の第２遷移に応答して前記活性化された感知増幅器回路及び前記活性化されたワードラインを順次に非活性化させる第４段階とを含むことを特徴とする方法。
【請求項２８】
　前記第２アドレス遷移に従って生成されるパルス信号の第１遷移の時に、第１乃至第３段階を順次に実行する段階を含むことを特徴とする請求項２７に記載の方法。
【請求項２９】
　前記パルス信号の第１遷移はハイからローへの遷移であり、前記パルス信号の第２遷移はローからハイへの遷移であることを特徴とする請求項２７に記載の方法。
【請求項３０】
　前記パルス信号はアドレスの変化なしに、外部チップイネーブル信号が遷移する時に、前記外部チップイネーブル信号の遷移に従って生成されることを特徴とする請求項２９に記載の方法。
【請求項３１】
　チップイネーブルフラグ信号に応答してアドレスをラッチする段階をさらに含み、前記チップイネーブルフラグ信号は前記パルス信号のハイからローへの遷移の時に活性化され、前記感知増幅器回路の非活性化の時に非活性化されることを特徴とする請求項２８に記載の方法。
【請求項３２】
　複数のワードライン、前記ワードラインに各々対応する複数のプレートライン、複数のビットライン、及び前記ラインに連結された複数の強誘電体メモリセルを含むメモリセルアレイ及び、前記メモリセルアレイからデータを感知増幅する感知増幅器回路を含む不揮発性半導体メモリ装置の動作を制御する方法において、
　アドレスの第１遷移に応答してパルス信号を発生する段階と、
　前記パルス信号に応答して前記アドレスに対応するワードライン及びプレートラインを活性化させ、前記活性化されたプレートラインは所定の時間の後に非活性化される段階と、
　前記プレートラインの活性化に応答して前記感知増幅器回路を活性化させる段階と、
　アドレスの第２遷移の以前に書き込みイネーブル信号が活性化される時に、前記非活性化されたプレートラインを再び活性化させる段階とを含むことを特徴とする方法。
【請求項３３】
　前記活性化された感知増幅器回路は前記アドレスの第２遷移の時に非活性化されることを特徴とする請求項３２に記載の方法。
【請求項３４】
　前記活性化されたワードラインは前記感知増幅器回路の非活性化に従って非活性化されることを特徴とする請求項３３に記載の方法。
【請求項３５】
　前記書き込みイネーブル信号の活性化はアドレス遷移によるプレートラインの活性化と同時に実行され、またはプレートラインの非活性化の後に実行されることを特徴とする請求項３４に記載の方法。
【請求項３６】
　チップイネーブルフラグ信号に応答して前記アドレスをラッチする段階をさらに含み、前記チップイネーブルフラグ信号は前記パルス信号のハイからローへの遷移の時に活性化され、前記感知増幅器回路の非活性化の時に非活性化されることを特徴とする請求項３２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は不揮発性半導体メモリ装置に関するものであり、さらに具体的には、アドレス遷移検出機能を含む強誘電体ランダムアクセスメモリ装置に関するものである。
【背景技術】
【０００２】
　最近、電源のオフの時でもデータを維持する機能を有する不揮発性メモリは、ヒステリシス特性(ｈｙｓｔｅｒｅｓｉｓ　ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ)を示すＰＺＴのような強誘電性物質の使用を通じて実現して来た。メモリセルにそのような強誘電性物質を使用することによって、不揮発性メモリは簡単な構造で実現することができる。強誘電体ＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、以下“ＦＲＡＭ”という）装置は不揮発性の特性を有し、高速低電圧動作が可能であるので、多くのメモリチップメーカの関心と競争が高まっている。例えば、ＦＲＡＭの動作速度は分極反転時間により決められる。強誘電体キャパシタの分極反転速度はキャパシタの面積、強誘電体薄膜の厚さ、印加電圧などによって決められ、通常ｎｓ単位である。これはμｓ単位の読み出し／書き込み時間を有するＥＥＰＲＯＭやフラッシュメモリと比べる時に、非常に速い速度で動作可能であることを意味する。
【０００３】
　図１は一般的なＦＲＡＭ装置を示すブロック図である。図１のＦＲＡＭ装置はメモリセルアレイ１０、行選択回路２０、行アドレスラッチ回路３０、列アドレスラッチ回路４０、列選択回路５０、チップイネーブルバッファ回路６０、入出力制御回路７０、感知増幅器回路８０、データ出力バッファ＆書き込みドライバ回路９０、入出力ラッチ回路１００、及び制御回路１１０を含む。このような回路の動作は参照図面に基づいて以下説明される。
【０００４】
　先ず、図１に示したＦＲＡＭ装置の読み出し動作を説明するための動作タイミング図を示す図２を参照すると、外部チップイネーブル信号ＸＣＥＢがハイレベルからローレベルに遷移する時に、チップイネーブルバッファ回路６０は外部チップイネーブル信号ＸＣＥＢのハイからローへの遷移に応答してチップイネーブルフラグ信号ＩＣＥをローレベルからハイレベルに活性化させる。この時に、行アドレスラッチ回路３０及び列アドレスラッチ回路４０はチップイネーブルフラグ信号ＩＣＥに応答して対応する有効のアドレスを各々ラッチする。行選択回路２０は行アドレスラッチ回路３０にラッチされた行アドレスＲＡｉ／ＲＡｉＢ(ｉは１またはそれより大きいプラスの整数)に応答して対応する行またはワードライン(例えば、ＷＬ０)及びプレートライン(例えば、ＰＬ０)を活性化させる。プレートライン(ＰＬ０)の活性化によって強誘電体キャパシタと対応するビットラインの間にチャージシェアリングが行われる。
【０００５】
　その次に、制御回路１１０はプレートラインの選択を知らせるフラグ信号ＰＬＦＬＡＧに応答して感知増幅イネーブル信号ＳＡＥＮを活性化させる。これは感知増幅器回路８０が各ビットライン上の電圧を感知増幅するようにする。データ出力バッファ回路９０は列選択回路５０によって選択された列またはビットライン上の増幅された電圧を読み出し、データとして入出力ラッチ回路１００を通じて外部に出力する。前記外部チップイネーブル信号ＸＣＥＢがローレベルからハイレベルに非活性化された後に、チップイネーブルフラグ信号ＩＣＥ及び活性化されたワードラインは、感知増幅イネーブル信号ＳＡＥＮが非活性化されることによって順次に非活性化される。
【０００６】
　図３は図１に示したＦＲＡＭ装置の書き込み動作を説明するための動作タイミング図である。図３に示したように、書き込み動作はメモリセルアレイ１０に貯蔵されるデータが入出力ラッチ回路１００、書き込みドライバ回路９０、及び列選択回路５０を通じて選択されたビットラインに伝達される点を除いては読み出し動作と同一である。したがって、書き込み動作に対する説明はここでは省略する。
【０００７】
　図２及び図３に示したような動作タイミングに基づいて読み出し／書き込み動作を実行するので、一般的なＦＲＡＭ装置はアドレス遷移検出方式を採用したメモリの非同期式動作条件を満たすことができない問題点を有する。例えば、アドレス遷移検出方式を採用したメモリは読み出し／書き込み動作の後に連続して書き込み動作が実行される非同期式動作条件を求めている。図２及び図３に示したように、図１のＦＲＡＭ装置は外部チップイネーブル信号ＸＣＥＢがハイレベルからローレベルに活性化される時に、現在設定されたアドレスをラッチし、そのようにラッチされたアドレスを利用して読み出し／書き込み動作を実行する。すなわち、図１に示したＦＲＡＭ装置は外部信号ＸＣＥＢの遷移に同期して読み出し／書き込み動作を実行する。これによって、外部信号ＸＣＥＢがローに活性化されている間(または外部信号ＸＣＥＢがハイに非活性化される以前に)、読み出し／書き込み動作を実行することは実質的に不可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　本発明の目的は、アドレス遷移検出方式を利用した非同期式動作を実行する不揮発性半導体メモリ装置、より具体的には強誘電体ランダムアクセスメモリ装置を提供することにある。
【０００９】
　本発明の他の目的は、アドレス遷移検出方式を採用した不揮発性半導体メモリ装置、より具体的には強誘電体ランダムアクセスメモリ装置の制御方法を提供することにある。
【課題を解決するための手段】
【００１０】
　上述の目的を達成するために、本発明の特徴によると、不揮発性半導体メモリ装置は複数のワードライン、前記ワードラインに各々対応する複数のプレートライン、複数のビットライン、及び前記ラインに連結された複数の強誘電体メモリセルを含むメモリセルアレイを含む。行アドレスラッチ回路はチップイネーブルフラグ信号に応答して行アドレスをラッチし、列アドレスラッチ回路は前記チップイネーブルフラグ信号に応答して列アドレスをラッチする。パルス発生回路は前記行及び列アドレスの遷移に応答してパルス信号を発生する。チップイネーブルバッファ回路は外部チップイネーブル信号をバッファリングして出力し、前記パルス信号の非活性化に応答して前記チップイネーブルフラグ信号を活性化させる。行選択回路は前記チップイネーブルフラグ信号の活性化の間、前記行アドレスに応答して前記ワードラインのうち一つ及び対応するプレートラインを選択及び駆動し、プレートラインの選択を知らせるフラグ信号を発生する。感知増幅器回路は感知増幅イネーブル信号に応答して前記列を通じて前記選択されたワードラインの不揮発性メモリセルからデータを感知増幅する。制御回路は前記フラグ信号に応答して前記感知増幅イネーブル信号を活性化させ、前記パルス信号の活性化に応答して前記感知増幅イネーブル信号を非活性化させる。前記制御回路は書き込みイネーブル信号の活性化に応答してプレート制御信号を活性化させ、前記パルス信号の活性化に応答して前記プレート制御信号を非活性化させる。そして前記行選択回路は前記プレート制御信号の活性化に応答して前記選択された行のプレートラインを活性化させ、前記プレート制御信号の非活性化に応答して前記選択された行のプレートラインを非活性化させる。
【００１１】
　本発明の他の特徴によると、複数のワードライン、前記ワードラインに各々対応する複数のプレートライン、複数のビットライン、及び前記ラインに連結された複数の強誘電体メモリセルを含むメモリセルアレイを含む不揮発性半導体メモリ装置の動作を制御する方法が提供される。制御方法はアドレスの第１遷移に応答してパルス信号を発生する段階と、前記パルス信号に応答して前記アドレスに対応するワードライン及びプレートラインを活性化させ、前記活性化されたプレートラインは所定の時間の後に非活性化される段階と、アドレスの第２遷移の以前に書き込みイネーブル信号が活性化される時に、前記非活性化されたプレートラインを再び活性化させる段階とを含む。ここで、前記書き込みイネーブル信号の活性化に従って活性化された前記プレートラインはアドレスの第２遷移の時に発生するパルス信号によって非活性化される。前記書き込みイネーブル信号の活性化はアドレス遷移によるプレートラインの活性化と同時に実行、またはプレートラインの非活性化の後に実行される。
【発明の効果】
【００１２】
　書き込み動作タイミングによると、本発明のＦＲＡＭ装置はアドレス遷移に同期して動作するメモリの非同期式動作条件を満たすことができる。例えば、読み出し動作が実行され、外部チップイネーブル信号が続いてローレベルに維持される時に、図１に示したＦＲＡＭ装置は書き込み動作を実行することができない。しかし、本発明によるＦＲＡＭ装置はアドレス遷移に従ってプレートラインを制御する動作を実行すると共に書き込みイネーブル信号ＸＷＥＢの遷移に従ってプレートラインを制御する動作を実行する。すなわち、アドレス遷移に従ってプレートラインを制御する動作を通じて読み出し動作が実行され、書き込みイネーブル信号ＸＷＥＢの遷移に従ってプレートラインを制御する動作を通じて外部チップイネーブル信号ＸＣＥＢの変化なしに、書き込み動作が実行される。したがって、長い動作サイクルでも書き込みイネーブル信号ＸＷＥＢの遷移に従ってデータをメモリセルアレイに書き込むことができる。
【発明を実施するための最良の形態】
【００１３】
　本発明の望ましい実施の形態が以下、参照図面に基づいて詳細に説明される。
【００１４】
　本発明によるＦＲＡＭ装置はＸＣＥＢ信号の遷移に従って動作するのではなく、アドレス遷移によって動作するように実現され、これは新しい読み出し及び書き込み動作タイミングを通じて行われる。特に、書き込み動作はアドレス遷移に従ってプレートラインを活性化させた後に(またはプレートラインを活性化させると同時に) 書き込みイネーブル信号を活性化させることによって実行される。書き込みイネーブル信号の活性化はアドレス遷移とは別途にプレートラインが再び活性化されるようにする。このような動作は以下詳細に説明される。
【００１５】
　図４は本発明の望ましい実施の形態によるＦＲＡＭ装置を示すブロック図である。図４を参照すると、本発明のＦＲＡＭ装置はメモリセルアレイ２１０を含み、そのメモリセルアレイ２１０は複数の行と複数の列(またはビットラインＢＬ０〜ＢＬｎ)のマトリックス形態に配列された複数のメモリセルＭＣを有する。行各々は一つのワードラインと一つのプレートラインで構成される。例えば、一番目の行はワードラインＷＬ０とプレートラインＰＬ０で構成される。任意のメモリセルＭＣは一つのスイッチングトランジスタまたはアクセストランジスタ１１と一つの強誘電体キャパシタ１２(１ビットを貯蔵するセルが１トランジスタと１キャパシタで構成される、１Ｔ／１Ｃ)で構成される。スイッチングトランジスタ１１は強誘電体キャパシタ１２の一電極及び対応する列またはビットラインに各々接続された二つのメイン電極、すなわちドレイン電極とソース電極を有し、対応する行またはワードライン(例えば、ＷＬ０)に接続されたゲート電極を有する。強誘電体キャパシタ１２の他の電極は対応するプレートライン(例えば、ＰＬ０)に接続される。前記メモリセルアレイ２１０に配列されたワードラインＷＬ０〜ＷＬｍ及びプレートラインＰＬ０〜ＰＬｍは行選択回路２２０に連結される。
【００１６】
　続いて、図４を参照すると、行アドレスラッチ回路２３０はチップイネーブルフラグ信号ＩＣＥに応答して行アドレスをラッチする。行アドレスラッチ回路２３０にラッチされた行アドレスＲＡｉ／ＲＡｉＢは行選択回路２２０に伝達される。行選択回路２２０は行アドレスＲＡｉ／ＲＡｉＢに応答して行のうちいずれか一つを選択して活性化させる。すなわち、一つのワードラインと一つのプレートラインが行アドレスＲＡｉ／ＲＡｉＢに従って選択される。行選択回路２２０は選択されたプレートラインを所定の時間の間活性化させる。プレートラインの活性化時間は強誘電体キャパシタとビットラインとの間のチャージシェアリング(ｃｈａｒｇｅ　ｓｈａｒｉｎｇ)を十分に貯蔵することができる最小時間と同一、またはそれより長く設定される。行選択回路２２０は行アドレスＲＡｉ／ＲＡｉＢの入力に応答してプレートラインの選択を知らせるフラグ信号ＰＬＦＬＡＧを発生する。フラグ信号ＰＬＦＬＡＧの活性化の区間は、例えば、プレートラインの活性化の区間と同一に設定することができる。
【００１７】
　列アドレスラッチ回路２４０はチップイネーブルフラグ信号ＩＣＥに応答して列アドレスをラッチし、ラッチされた列アドレスＣＡｉ／ＣＡｉＢは列選択回路２６０に伝達される。感知増幅器回路２５０は感知増幅イネーブル信号ＳＡＥＮに応答してビットラインＢＬ０〜ＢＬｎ上の電圧を感知増幅する。列選択回路２６０は列アドレス ＣＡｉ／ＣＡｉＢに応答してビットラインＢＬ０〜ＢＬｎのうち一部を選択し、選択されたビットラインをデータ出力バッファ＆書き込みドライバ回路２７０に連結する。データ出力バッファ＆書き込みドライバ回路２７０は入出力制御回路３３０からのＷＥＢ及びＯＥＢ信号に応答して動作する。アドレス遷移検出回路（ＡＴＤ）２８０は外部アドレスＸＡＤＤの遷移(または変化)を検出して短パルス信号ＳＰｉを発生し、サメータ（summator）２９０は短パルス信号ＳＰｉに応答してパルス信号ＡＴＤ＿ＳＵＭを発生する。サメータ２９０はアドレスの変化なしに、ＣＥＢ信号が遷移する時に、パルス信号ＡＴＤ＿ＳＵＭを発生する。すなわち、サメータ２９０はたとえ短パルス信号ＳＰｉが生成されなくても、ＣＥＢ信号の遷移に応答してパルス信号ＡＴＤ＿ＳＵＭを発生する。ここで、アドレス遷移検出回路２８０とサメータ２９０はアドレスの遷移に応答してパルス信号ＡＴＤ＿ＳＵＭを発生するパルス発生回路を構成する。
【００１８】
　この実施の形態において、ＡＴＤ＿ＳＵＭ信号は制限したアドレススキュを解決するために、予め設定されたパルス幅を有する。アドレス遷移検出回路２８０が行及び列アドレスラッチ回路２３０、２４０内に各々実現できることはこの分野の通常の知識を持つ者などには自明である。
【００１９】
　チップイネーブルバッファ回路３００は外部チップイネーブル信号ＸＣＥＢ、パルス信号ＡＴＤ＿ＳＵＭ、及び感知増幅イネーブル信号ＳＡＥＮを受け入れ、チップイネーブルフラグ信号ＩＣＥ及びバッファリングされたチップイネーブル信号ＣＥＢを出力する。ＣＥＢ信号はＸＣＥＢ信号のバッファリングされた信号である。外部チップイネーブル信号ＸＣＥＢがローレベルの活性化状態を有する時に、チップイネーブルバッファ回路３００はパルス信号ＡＴＤ＿ＳＵＭのハイからローへの遷移(または非活性化)に応答してチップイネーブルフラグ信号ＩＣＥを活性化させる。チップイネーブルフラグ信号ＩＣＥの活性化に従って行アドレスラッチ回路２３０、列アドレスラッチ回路２４０、制御回路３１０、及び入出力ラッチ回路３２０が活性化される(または動作する)。制御回路３１０はまたＩＣＥ信号が活性化されない時(またはＸＣＥＢ信号が遷移し、外部アドレスが入力されない時)に、ＣＥＢ信号によって活性化されることができる。これは以前に入力されたアドレスを利用して読み出し／書き込み動作を実行することを可能にする。チップイネーブルバッファ回路３００は感知増幅イネーブル信号ＳＡＥＮの非活性化に応答してチップイネーブルフラグ信号ＩＣＥを非活性化させる。
【００２０】
　制御回路３１０はプレートラインの選択を知らせるフラグ信号ＰＬＦＬＡＧを受け入れ、所定の時間の後に感知増幅イネーブル信号ＳＡＥＮを活性化させる。所定の時間は強誘電体キャパシタとビットラインとの間のチャージシェアリングが十分に行われる時間を有するように設定される。制御回路３１０はパルス信号ＡＴＤ＿ＳＵＭのローからハイへの遷移(または活性化)に応答して感知増幅イネーブル信号ＳＡＥＮを非活性化させる。制御回路３１０は制御信号ＷＥＢに応答してプレート制御信号ＰＬ＿ＷＣＮＴを発生し、プレート制御信号ＰＬ＿ＷＣＮＴは行選択回路２２０に伝達される。例えば、制御回路３１０は制御信号ＷＥＢのハイからロー遷移(または活性化)に応答してプレート制御信号ＰＬ＿ＷＣＮＴを活性化させ、行選択回路２２０はプレート制御信号ＰＬ＿ＷＣＮＴの活性化に応答して現在選択された行のプレートラインを活性化させる。そして、制御回路３１０はパルス信号ＡＴＤ＿ＳＵＭのローからハイへの遷移(または非活性化)に応答してプレート制御信号ＰＬ＿ＷＣＮＴを非活性化させ、行選択回路２２０はプレート制御信号ＰＬ＿ＷＣＮＴの非活性化に応答して現在選択された行のプレートラインを非活性化させる。
【００２１】
　本発明のＦＲＡＭ装置によると、たとえ任意のプレートラインがアドレスの遷移に従って活性化され、所定の時間の後に非活性化されても、アドレス及び外部チップイネーブル信号ＸＣＥＢの遷移なしに、プレートラインを再び活性化させることができる。これは本発明のＦＲＡＭ装置が読み出し動作の後に、連続して書き込み動作が実行される非同期式動作条件を満たすことを意味する。さらに具体的な読み出し及び書き込み動作は参照図面に基づいて以下詳細に説明される。
【００２２】
　本発明によるＦＲＡＭ装置の読み出し動作を説明するための動作タイミング図を示す図５を参照すると、外部チップイネーブル信号ＸＣＥＢがハイレベルからローレベルに遷移し、外部アドレスＸＡＤＤがＦＲＡＭ装置に提供される。アドレス遷移検出回路２８０は外部アドレスＸＡＤＤの遷移または変化に応答して短パルス信号ＳＰｉを発生し、サメータ２９０は短パルス信号ＳＰｉに応答してパルス信号ＡＴＤ＿ＳＵＭを発生する。チップイネーブルバッファ回路３００はパルス信号ＡＴＤ＿ＳＵＭのハイからローへの遷移(または非活性化)に応答してチップイネーブルフラグ信号ＩＣＥを活性化させる。行アドレスラッチ回路２３０、列アドレスラッチ回路２４０、制御回路３１０、及び入出力ラッチ回路３２０はチップイネーブルフラグ信号ＩＣＥの活性化に従って動作する。
【００２３】
　行アドレスラッチ回路２３０はチップイネーブルフラグ信号ＩＣＥの活性化に応答して行アドレスをラッチし、ラッチされた行アドレスＲＡｉ／ＲＡｉＢは行選択回路２２０に伝達される。行選択回路２２０は行アドレスＲＡｉ／ＲＡｉＢに応答して一つのワードライン(例えば、ＷＬ０)と一つのプレートライン(例えば、ＰＬ０)を選択して活性化させる。選択ワードラインＷＬ０のメモリセルＭＣの強誘電体キャパシタ１２は対応するビットラインＢＬ０〜ＢＬｎに各々連結される。ビットラインＢＬ０〜ＢＬｎの電圧は対応する強誘電体キャパシタ１２に貯蔵されたデータ値に従って変化する。すなわち、チャージシェアリングが行われる。図５に示したように、アドレス遷移に従って活性化されたプレートラインＰＬ０は所定の時間の後に非活性化される。
【００２４】
　その次に、プレートラインＰＬ０が活性化され、所定の時間が経過した後に、制御回路３１０は行選択回路２２０からのフラグ信号ＰＬＦＬＡＧに応答して感知増幅イネーブル信号ＳＡＥＮを活性化させる。感知増幅器回路２５０は感知増幅イネーブル信号ＳＡＥＮの活性化に応答してビットラインＢＬ０〜ＢＬｎ上の電圧を感知増幅する。列選択回路２６０は列アドレスラッチ回路２４０からの列アドレスＣＡｉ／ＣＡｉＢに応答してビットラインＢＬ０〜ＢＬｎのうち一部を選択し、選択されたビットラインの電圧(またはデータ)をデータ出力バッファ回路２７０に伝達する。データ出力バッファ回路２７０は入出力制御回路３３０からのＯＥＢ信号に応答して列選択回路２６０を通じて伝達されたデータを入出力ラッチ回路３２０を通じて外部に出力する。
【００２５】
　チップイネーブルフラグ信号ＩＣＥ、ワードラインＷＬ０、及び感知増幅イネーブル信号ＳＡＥＮは次のアドレス遷移に従って順次に非活性化される。さらに具体的に説明すると、外部チップイネーブル信号ＸＣＥＢがローレベルに維持されている状態で外部アドレスＸＡＤＤが再び遷移する時に、アドレス遷移検出回路２８０及びサメータ２９０で構成されるパルス発生回路はパルス信号ＡＴＤ＿ＳＵＭを発生する。制御回路３１０はパルス信号ＡＴＤ＿ＳＵＭのローからハイへの遷移(または活性化)に応答して感知増幅イネーブル信号ＳＡＥＮを非活性化させる。チップイネーブルバッファ回路３００は感知増幅イネーブル信号ＳＡＥＮの非活性化に応答してチップイネーブルフラグ信号ＩＣＥを非活性化させる。チップイネーブルフラグ信号ＩＣＥが非活性化されることによって、行及び列アドレスラッチ回路２３０、２４０が非活性化される。この時に、選択されたワードラインも非活性化される。同様に、チップイネーブルフラグ信号ＩＣＥが非活性化されることによって、制御回路３１０及び入出力ラッチ回路３２０はこれ以上動作しない。これによって、一サイクルの読み出し動作が終了する。
【００２６】
　パルス信号ＡＴＤ＿ＳＵＭのハイからローへの遷移(または非活性化)時に実行される動作は先の説明と実質的に同一に実行されるので、それに対する説明は省略する。
【００２７】
　本発明によるＦＲＡＭ装置の書き込み動作を説明するための動作タイミング図を示す図６を参照すると、外部チップイネーブル信号ＸＣＥＢがローレベルに維持される時に、外部アドレスＸＡＤＤがＦＲＡＭ装置に提供される。アドレス遷移検出回路２８０は外部アドレスＸＡＤＤの遷移または変化に応答して短パルス信号ＳＰｉを発生し、サメータ２９０は短パルス信号ＳＰｉに応答してパルス信号ＡＴＤ＿ＳＵＭを発生する。チップイネーブルバッファ回路３００はパルス信号ＡＴＤ＿ＳＵＭのハイからローへの遷移(または非活性化)に応答してチップイネーブルフラグ信号ＩＣＥを活性化させる。行アドレスラッチ回路２３０、列アドレスラッチ回路２４０、制御回路３１０、及び入出力ラッチ回路３２０はチップイネーブルフラグ信号ＩＣＥの活性化に従って動作する。
【００２８】
　行アドレスラッチ回路２３０はチップイネーブルフラグ信号ＩＣＥの活性化に応答して行アドレスをラッチし、ラッチされた行アドレスＲＡｉ／ＲＡｉＢは行選択回路２２０に伝達される。行選択回路２２０は行アドレスＲＡｉ／ＲＡｉＢに応答して一つのワードライン(例えば、ＷＬ０)と一つのプレートライン(例えば、ＰＬ０)を選択して活性化させる。選択ワードラインＷＬ０のメモリセルＭＣの強誘電体キャパシタ１２は対応するビットラインＢＬ０〜ＢＬｎに各々連結される。ビットラインＢＬ０〜ＢＬｎの電圧は対応する強誘電体キャパシタ１２に貯蔵されたデータ値に従って変化する。すなわち、チャージシェアリングが行われる。図６に示したように、アドレス遷移に従って活性化されたプレートラインＰＬ０は所定の時間の後に非活性化される。
【００２９】
　その次に、制御回路３１０は行選択回路２２０からのフラグ信号ＰＬＦＬＡＧに応答して感知増幅イネーブル信号ＳＡＥＮを活性化させる。感知増幅器回路２５０は感知増幅イネーブル信号ＳＡＥＮの活性化に応答してビットラインＢＬ０〜ＢＬｎ上の電圧を感知増幅する。列選択回路２６０は列アドレスラッチ回路２４０からの列アドレスＣＡｉ／ＣＡｉＢに応答してビットラインＢＬ０〜ＢＬｎのうち一部を選択する。以後、書き込みイネーブル信号ＸＷＥＢがハイレベルからローレベルに遷移することによって、メモリセルアレイ２１０に書き込まれる有効のデータは入出力ラッチ回路３２０、書き込みドライバ回路２７０、及び列選択回路２６０を通じて選択されたビットラインに伝達される。これと同時に、制御回路３１０は書き込みイネーブル信号ＸＷＥＢの遷移に従ってプレート制御信号ＰＬ＿ＷＣＮＴを活性化させる。プレート制御信号ＰＬ＿ＷＣＮＴの活性化は行選択回路２２０が選択した行のプレートラインＰＬ０を活性化させるようにする。この時に、データ‘１’がメモリセルに書き込まれる。
【００３０】
　先の説明から分かるように、制御回路３１０は、プレートラインが行アドレスの遷移の時に所定の時間の間活性化されると、書き込みイネーブル信号ＸＷＥＢの遷移の時にも活性化されるように行選択回路２２０を制御する。書き込みイネーブル信号ＸＷＥＢはアドレス遷移に従うプレートラインの活性化と同時に、またはアドレス遷移に従うプレートラインの活性化の以後に活性化されるように設定されなければならない。例えば、図６に点線で示したように、書き込みイネーブル信号ＸＷＥＢはプレートラインの非活性化と同時に活性化、またはプレートラインの非活性化の後に活性化される。
【００３１】
　続いて、外部チップイネーブル信号ＸＣＥＢがローレベルに維持されている状態で外部アドレスＸＡＤＤが再び遷移する時に、アドレス遷移検出回路２８０及びサメータ２９０で構成されるパルス発生回路はパルス信号ＡＴＤ＿ＳＵＭを発生する。制御回路３１０はパルス信号ＡＴＤ＿ＳＵＭのローからハイへの遷移(または活性化)に応答してプレート制御信号ＰＬ＿ＷＣＮＴを非活性化させ、その結果、選択された行のプレートラインＰＬ０が非活性化される。感知増幅イネーブル信号ＳＡＥＮが活性化されているので、データ‘０’がメモリセルに書き込まれる。以後、制御回路３１０が感知増幅イネーブル信号ＳＡＥＮを非活性化させることによって、チップイネーブルフラグ信号ＩＣＥが非活性化される。チップイネーブルフラグ信号ＩＣＥが非活性化されることによって、行及び列アドレスラッチ回路２３０、２４０が非活性化され、その結果、選択されたワードラインＷＬ０も非活性化される。同様に、チップイネーブルフラグ信号ＩＣＥが非活性化されることによって、制御回路３１０及び入出力ラッチ回路３２０はこれ以上動作しない。これによって、一サイクルの書き込み動作が終了する。
【００３２】
　本発明によるＦＲＡＭ装置は以前に入力されたアドレスを利用して読み出し／書き込み動作を実行することができる。さらに具体的には、アドレスの遷移なしに、外部チップイネーブル信号ＸＣＥＢがハイレベルからローレベルに遷移する時に、チップイネーブルバッファ回路３００は外部チップイネーブル信号ＸＣＥＢをバッファリングして出力する。サメータ２９０はバッファリングされた信号ＣＥＢに応答してパルス信号ＡＴＤ＿ＳＵＭを発生する。以後、先の説明と同一の方法で読み出し／書き込み動作が実行されるので、それに対する説明は省略する。
【００３３】
　以上、本発明による回路の構成及び動作を実施の形態に従って説明したが、これは例をあげて説明しただけに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。
【図面の簡単な説明】
【００３４】
【図１】一般的なＦＲＡＭ装置を示すブロック図。
【図２】図１に示したＦＲＡＭ装置の読み出し動作を説明するための動作タイミング図。
【図３】図１に示したＦＲＡＭ装置の書き込み動作を説明するための動作タイミング図。
【図４】本発明によるＦＲＡＭ装置を示すブロック図。
【図５】本発明によるＦＲＡＭ装置の読み出し動作を説明するための動作タイミング図。
【図６】本発明によるＦＲＡＭ装置の書き込み動作を説明するための動作タイミング図。
【符号の説明】
【００３５】
　　　２１０　　メモリセルアレイ
　　　２２０　　行選択回路
　　　２３０，２４０　　アドレスラッチ回路
　　　２６０　　列選択回路
　　　３００　　チップイネーブルバッファ回路
　　　３３０　　入出力制御回路
　　　２５０　　感知増幅器回路
　　　２７０　　データ出力バッファ＆書き込みドライバ回路
　　　２８０　　アドレス遷移検出回路
　　　２９０　　サメータ
　　　３２０　　入出力ラッチ回路
　　　３１０　　制御回路
【図１】
2004139719.tif 000003
【図２】
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【図３】
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【図４】
2004139719.tif 000006
【図５】
2004139719.tif 000007
【図６】
2004139719.tif 000008