(57)【要約】      （修正有）【課題】バーンイン処理後、ファイナルテストを完了した信頼性の高い複数の半導体チップを積層することにより、単位面積当たりの集積度が高く、歩留りが良好な半導体装置を提供する。また、発熱量が多い半導体チップを同様に積層して、単位面積当たりの集積度を向上できる半導体装置を提供する。【解決手段】半導体装置１は、２つの主面１２を有し、少なくとも一方の主面から所定の方向に延びる複数の導電性シャフト１４を有するプリント配線基板１０と、半導体チップ３２が搭載され、導電性シャフト１４を貫通させる複数の導電性貫通孔３４を有する少なくとも１つのデバイス搭載基板３０とを備え、プリント配線基板１０とデバイス搭載基板３０が、導電性シャフト１４および導電性貫通孔３４を介して、電気的に接続される。【選択図】図１
2004356420.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
２つの主面を有し、少なくとも一方の主面から所定の方向に延びる複数の導電性シャフトを有するプリント配線基板と、
半導体チップが搭載され、前記導電性シャフトを貫通させる複数の導電性貫通孔を有する少なくとも１つのデバイス搭載基板とを備え、
前記プリント配線基板と前記デバイス搭載基板が、前記導電性シャフトおよび前記導電性貫通孔を介して、電気的に接続されることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記プリント配線基板に、複数の入出力端子が設けられていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記入出力端子は、リードフレームを含むことを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置であって、
前記入出力端子は、半田バンプを含むことを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置であって、
さらに、前記プリント配線基板の前記入出力端子が接続される主回路基板を備え、
前記プリント配線基板が前記デバイス搭載基板と前記主回路基板の間に介在することを特徴とする半導体装置。
【請求項６】
請求項２に記載の半導体装置であって、
前記プリント配線基板が前記入出力端子を介して前記主回路基板に実装されたとき、前記デバイス搭載基板が前記プリント配線基板と前記主回路基板の間に介在することを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
複数の前記デバイス搭載基板が互いに離間して積層されることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
複数の前記デバイス搭載基板が積層され、
複数の前記デバイス搭載基板間に設けられた放熱板をさらに有することを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置であって、
前記プリント配線基板は、各主面から所定の方向に延びる複数の第１および第２の導電性シャフトを有し、
第１および第２の導電性シャフトがそれぞれ貫通する導電性貫通孔を有する第１および第２のデバイス搭載基板が、前記各導電性シャフトおよび対応する導電性貫通孔を介して、前記プリント配線基板と電気的に接続されることを特徴とする半導体装置。
【請求項１０】
請求項１に記載の半導体装置であって、
前記プリント配線基板は、一方の主面から所定の方向に延びる複数の第３および第４の導電性シャフトを有し、
第３および第４の導電性シャフトがそれぞれ貫通する導電性貫通孔を有する第３および第４のデバイス搭載基板が、前記各導電性シャフトおよび対応する導電性貫通孔を介して、前記プリント配線基板と電気的に接続されることを特徴とする半導体装置。
【請求項１１】
請求項１に記載の半導体装置であって、
前記導電性シャフトは、徐々に先細りする断面形状を有することを特徴とする半導体装置。
【請求項１２】
請求項１に記載の半導体装置であって、
前記導電性シャフトは、階段状に先細りする断面形状を有することを特徴とする半導体装置。
【請求項１３】
請求項１に記載の半導体装置であって、
導電性接合部材が導電性貫通孔の近傍に配置されることを特徴とする半導体装置。
【請求項１４】
請求項１に記載の半導体装置であって、
前記プリント配線基板が電気的に接続される主回路基板をさらに備え、
前記主回路基板の主面が、前記プリント配線基板の主面と実質的に直交することを特徴とする半導体装置。
【請求項１５】
半導体装置であって、
主面上に固定された所定の方向に延びる複数の導電性支持部を有するプリント配線基板と、
半導体チップが搭載され、各支持部と係合する複数の導電性切欠部を有する複数のデバイス搭載基板とを備え、
前記デバイス搭載基板は、プリント配線基板に対して直交するように、これに支持され、かつ前記導電性支持部と前記導電性切欠部を介して、前記プリント配線基板と電気的に接続されることを特徴とする半導体装置。
【請求項１６】
請求項１または１４に記載の半導体装置であって、
前記半導体チップは樹脂モールドされることを特徴とする半導体装置。
【請求項１７】
請求項１５に記載の半導体装置であって、
前記導電性接合部材が前記導電性切欠部の近傍に配置されることを特徴とする半導体装置。
【請求項１８】
半導体チップが搭載され、導電性シャフトを貫通させることが可能な複数の導電性貫通孔が形成された基板であって、
前記導電性貫通孔と、前記半導体チップとが電気的に接続されることを特徴とするデバイス搭載基板。
【請求項１９】
請求項１８に記載のデバイス搭載基板であって、
前記導電性接合部材が前記導電性貫通孔の近傍に配置されることを特徴とするデバイス搭載基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、とりわけプリント配線基板、および半導体チップを搭載したデバイス搭載基板を積層してなる半導体装置、およびこれに用いられるデバイス搭載基板に関する。
【０００２】
【従来の技術】
最近の小型携帯情報電子端末（例えば、携帯電話）などの電子機器は、高機能化および小型化がますます進んでおり、これに伴い、これらの電子機器に用いられる半導体装置に対する高機能化および小型化の要求もさらに増大している。これに対処するため、１つのパッケージ内に複数の半導体チップを配置する技術（マルチチップパッケージ技術：Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ。以下、「ＭＣＰ技術」という。）が一般に確立されている。
【０００３】
一般のＭＣＰ技術による半導体装置は、図示しないが、プリント配線基板上に第１の半導体チップを搭載し、第２の半導体チップを第１の半導体チップ上に積層した後、第１および第２の半導体チップを覆うように樹脂モールド成型することにより構成される。こうして、実装面積を低減して、半導体装置の単位面積当たりの集積度を向上させる。
【０００４】
さらに別のＭＣＰ技術による半導体装置は、同様に、プリント配線基板上に複数の半導体チップを積層することにより構成されるが、各半導体チップは、互いに対して一直線上に形成された複数のスルーホールを有し、積層された半導体チップのスルーホールを貫通する導通シャフトが設けられる。これにより、プリント配線基板と各半導体チップが電気的に接続される（例えば、特許文献１の図１および特許文献２の図１を参照されたい。）。
【０００５】
【特許文献１】
特開２００１−１２７２４１号公報
【０００６】
【特許文献２】
特開２００１−１２７２４２号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、これらのＭＣＰ技術を用いて構成された半導体装置に採用される半導体チップは、プリント配線基板上に積層される前の段階において、簡略的なチップテストが実施されるが、半導体チップの単品状態におけるバーンイン処理の後、さまざまな機能テストを含むファイナルテストを実施できないため、初期不具合を確実に発現させて、これを取り除くためのスクリーニング処理を行うことができない。すなわち、従来式のＭＣＰ技術による半導体装置は、複数の半導体チップをプリント配線基板上に積層し、パッケージして、半導体装置として完成させるまで、個々の半導体チップ自体の良否判定ができない。したがって、こうした半導体装置は、不具合のある半導体チップを１つでも含んでいると、全体として不具合品となるので、他の良品の半導体チップを含めて破棄せざるを得ない。その結果、積層される半導体チップ数が多い場合、さらに初期不良率の高い半導体チップを含む場合など、これらの半導体装置の歩留りは著しく低下し、コスト高を招く。
【０００８】
さらに上述のＭＣＰ技術を用いて、動作時の発熱量が多い半導体チップを積層すると、発熱量の少ない他の半導体チップに過剰な熱を与え、誤作動させる惧れがある。したがって、他の半導体チップに悪影響を与えるリスクが大きいために、発熱量が多い半導体チップをこのように積層することはできなかった。
【０００９】
そこで本発明の半導体装置は、バーンイン処理後、ファイナルテストを完了した複数の半導体チップを積層することにより、単位面積当たりの集積度を高く維持しつつ、信頼性が高く、歩留りが良好な半導体装置を提供することを目的とする。
【００１０】
また、発熱量が多い半導体チップを同様に積層して、単位面積当たりの集積度を向上できる半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、２つの主面を有し、少なくとも一方の主面から所定の方向に延びる複数の導電性シャフトを有するプリント配線基板と、半導体チップが搭載され、導電性シャフトを貫通させる複数の導電性貫通孔を有する少なくとも１つのデバイス搭載基板とを備え、プリント配線基板とデバイス搭載基板が、導電性シャフトおよび導電性貫通孔を介して、電気的に接続されることを特徴とする。
【００１２】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明に係る半導体装置の実施の形態を説明する。各実施の形態の説明において、理解を容易にするために方向を表す用語（例えば、「上向き」、「下向き」、「Ｘ方向」、「Ｙ方向」、および「Ｚ方向」など）を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。
【００１３】
実施の形態１．
図１ないし図７を参照しながら、本発明による実施の形態１について以下詳細に説明する。図１に示す実施の形態１の半導体装置１は、概略、プリント配線基板１０と、デバイス搭載基板３０とを備え、マザーボード５０の導電パッド５１上に実装される。
【００１４】
プリント配線基板１０は、絶縁性材料からなり、図１のＡ−Ａ線からみた（Ｘ−Ｚ平面上の）図２に示すように、互いに対向する主面１２ａ，１２ｂと、そのうちの一方の主面（上向き表面）１２ａから実質的に垂直方向上向き（Ｚ方向）に延びる複数の導電性シャフト１４と、ここでは図示しないマザーボード（主回路基板）などの外部デバイスと電気的に接続するための複数の入出力端子１６とを有する。導電性シャフト１４は、図１に示すように、円形の断面形状を有するが、後述する貫通孔と対応する断面形状であれば任意のものであってもよい。また導電性シャフト１４の径および本数も、適用する半導体装置に依存し、例えば、２０μｍないし３ｍｍの径で、４本ないし数百本であってもよく、本発明を限定するものではない。一方、導電性シャフト１４は、任意の導電性材料を用いて構成することができるが、例えば、鋼材に半田層をコーティングしたものなど、銅や半田に比べて硬いものが好ましい。入出力端子１６は、図示するように、一般的なリードフレームであってもよい。さらにプリント配線基板１０上には、図示しないが、半導体チップを含む任意の電子部品が搭載される。
【００１５】
デバイス搭載基板３０は、絶縁性材料からなり、とりわけ図３に示すように、そのほぼ中央領域に半導体チップ３２と、プリント配線基板１０の導電性シャフト１４に対応する配置位置に複数の導電性貫通孔３４とを有する。半導体チップ３２は、詳細図示しないが、ワイヤボンディングまたはボール・グリッド・アレイにより、デバイス搭載基板３０に実装することができる。本発明のデバイス搭載基板３０は、半導体チップ３２を搭載した後、バーンイン処理して、初期不具合を確実に発現させ、任意の機能テストを含むファイナルテストにより、こうした不具合をスクリーニングする。したがって、本発明によれば、バーンイン処理およびファイナルテストを実施した信頼性の高いデバイス搭載基板３０を得ることができる。
【００１６】
こうして得られた信頼性の高いデバイス搭載基板３０を、例えば、適当な位置決め治具を用いて、プリント配線基板１０の所定の垂直方向（Ｚ方向）の位置に配置した後、各導電性貫通孔３４と対応する導電性シャフト１４を電気的に接続することにより、デバイス搭載基板３０とプリント配線基板１０を電気的に接続する。これを容易にするため、図４の拡大断面図で示すように、デバイス搭載基板３０の各導電性貫通孔３４において、金メッキなどの配線パターン３６上に半田ボールまたは半田ペーストなどの導電性接合部材３８をあらかじめ形成しておくことが好ましい。こうして、位置決め後の半田リフロ工程により、容易に導電性貫通孔３４と導電性シャフト１４を電気的に接続することができる。すなわち、プリント配線基板１０とデバイス搭載基板３０は、導電性貫通孔３４と導電性シャフト１４を介して電気的に接続される。なお貫通孔３４の断面形状は、上述の通り、導電性シャフト１４と実質的に同じ断面形状を有する。
【００１７】
上述のように、本発明による半導体装置１によれば、バーンイン処理およびファイナルテストを完了したデバイス搭載基板３０を用いてアセンブリしているので、歩留りが高く、従来技術のように、良品の半導体チップを含めて廃棄する無駄が生じにくく、生産効率が向上してコスト削減することができる。
【００１８】
デバイス搭載基板３０は、図１および図２において、各導電性シャフト１４が対応する導電性貫通孔３４に貫通するように、プリント配線基板１０に実装される。プリント配線基板１０とデバイス搭載基板３０は、図２に示すように互いに離間させた状態で配置してもよいし、図５に示すようにできるだけ接近させた状態で配置してもよい。デバイス搭載基板３０に搭載された半導体チップの動作発熱量が大きく、十分に冷却する必要があるとき、あるいはプリント配線基板１０上に実装される電子部品が嵩張るときは、図２に示すように、プリント配線基板１０とデバイス搭載基板３０を互いに離間させた状態で配置することが好ましい。また、半導体装置１を高さ方向においても小型化したい場合は、図５に示すように接近させた状態で配置する。なお、図２および図５において、半導体チップ３２は、デバイス搭載基板３０の上向き主面３１ａ上に配置したが、下向き主面３１ｂ上に搭載してもよい。
【００１９】
本発明のデバイス搭載基板３０は、図６（ａ）に示すように主面３１ａ全体を覆うように、あるいは図６（ｂ）に示すように半導体チップ３２だけモールド樹脂４０を成型した後に、バーンイン処理およびファイナルテストを実施してもよい。また、バーンイン処理およびファイナルテストを完了したデバイス搭載基板３０をプリント配線基板１０に実装した後に樹脂モールド成型してもよいし、あるいはまったく樹脂モールド成型しなくてもよい。ただし、図６（ａ）に示すように主面３１ａ全体を覆うようにモールド樹脂４０を成型する場合、モールド樹脂４０は、図７（ａ）に示すように、同様に導電性貫通孔３４と位置合わせされた樹脂貫通孔４１が設けられる。また、図７（ｂ）に示すように、樹脂貫通孔４１の内壁には配線パターン３６と電気的に接続された延長された導電性貫通孔３４を有することが好ましい。さらに、図７（ｃ）または（ｄ）に示すように、半導体チップ３４は、ボール・グリッド・アレイ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）またはワイヤボンディングを用いて、デバイス搭載基板３０に実装することができる。なお、半導体チップ３２にモールド樹脂４０を成型する場合、垂直方向の小型化を実現するためには、できるだけ薄いモールド樹脂４０を半導体チップ３２上に成型する必要がある。
【００２０】
変形例１．
実施の形態１による半導体装置１は、プリント配線基板１０の上方に１つのデバイス搭載基板３０を実装したが、図８に示す変形例１のように、複数（図８では２枚）のデバイス搭載基板３０をプリント配線基板１０の上方に実装してもよい。こうして、半導体装置１の単位面積当たりの集積度をさらに増大させることができる。また、図９に示すように、プリント配線基板１０とデバイス搭載基板３０の間、および複数のデバイス搭載基板３０の間の垂直方向の間隔を自在に設定することができる。
【００２１】
変形例２．
導電性シャフト１４は、上記変形例１によれば（図８）、プリント配線基板１０の主面１２ａから垂直方向上向きに延びているが、変形例２によれば（図１０）、プリント配線基板１０の下向きの主面１２ｂから垂直方向下向きに延びている。すなわち、変形例２のデバイス搭載基板３０は、プリント配線基板１０の下方に配置されている。さらに換言すると、プリント配線基板１０が入出力端子１６を介して主回路基板５０に実装されたとき、変形例１のプリント配線基板１０がデバイス搭載基板３０と主回路基板の間に介在するのに対し、変形例２によれば、デバイス搭載基板３０がプリント配線基板１０と主回路基板の間に介在する。この変形例２による半導体装置１によれば、各半導体チップ３２がプリント配線基板１０とデバイス搭載基板３０の間に挟まれるため、作業工程時の不注意による外力から半導体チップ３２を保護しやすい。
【００２２】
また変形例２において、変形例１と同様、プリント配線基板１０とデバイス搭載基板３０の間、および複数のデバイス搭載基板３０の間の垂直方向の間隔を自在に設定することができる。さらに、図１１に示すように、上記間隙に熱伝導性の高いヒートシンク４２を半導体チップ３２と接触するように配置して、半導体チップ３２から生じる熱量を効率よく外部へ放熱することができる。ヒートシンク４２は、非導電性材料を用いて構成してもよいが、導電性材料からなる場合、半導体チップ３２と接触する面に絶縁コーティング（図示せず）を形成するか、半導体チップ３２にあらかじめモールド樹脂４０を成型しておく必要がある。
【００２３】
こうして、半導体チップ３２の発熱量が非常に多い場合であっても、他の半導体チップに過剰な熱を与えることなく、ヒートシンク４２を介して効率的に放熱することができる。したがって、本発明の変形例２によれば、発熱量が多く、熱特性の悪い半導体チップ３２も、隣接する半導体チップ３２を誤作動させることなく、同様に積層して、集積度を向上させることができる。
【００２４】
変形例３．
導電性シャフト１４は、上記変形例１によれば（図８）、プリント配線基板１０の主面１２ａから垂直方向上向きに延び、変形例２によれば（図１０）、プリント配線基板１０の主面１２ｂから垂直方向下向きに延びているのに対し、この変形例３によれば（図１２）、プリント配線基板１０の主面１２ａ，１２ｂの両方から、それぞれ垂直方向上向きおよび下向きに延びている。こうしてより多くのデバイス搭載基板３０をプリント配線基板１０に実装することができ、単位面積当たりの集積度が向上する。
【００２５】
変形例４．
導電性シャフト１４は、上記変形例３によれば（図１２）、プリント配線基板１０の主面１２ａ，１２ｂの両方からそれぞれ垂直方向上向きおよび下向きに延びているが、この変形例４によれば（図１３）、２組の導電性シャフト１４ａ，１４ｂがプリント配線基板１０の一方の主面１２ａから垂直方向上向きに延びている。換言すると、変形例３のプリント配線基板１０は、各主面１２ａ，１２ｂから上下方向に延びる複数の第１および第２の導電性シャフトを有する一方、変形例４のプリント配線基板１０は、一方の主面１２ａから上方向に（あるいは一方の主面１２ｂから下方向に）延びる複数の第３および第４の導電性シャフト１４ａ，１４ｂを有する。こうして、形状が異なる複数の半導体チップ３２を同一のプリント配線基板１０を実装することができる。
【００２６】
変形例５．
実施の形態１においては、デバイス搭載基板３０をプリント配線基板１０の所定の垂直方向の位置に配置するために、適当な位置決め治具を用いた。これに対し、変形例６の半導体装置１においては、デバイス搭載基板３０がプリント配線基板１０の所定の垂直方向の位置に容易に配置されるように、導電性シャフト１４が徐々に先細りする断面形状を有し、導電性貫通孔３４が所定の径を有するように、プリント配線基板１０およびデバイス搭載基板３０を構成する。すなわち、デバイス搭載基板３０をプリント配線基板１０に実装するとき、図１４および図１５に示すように、導電性シャフト１４と導電性貫通孔３４の径が合致するように、デバイス搭載基板３０がプリント配線基板１０に対して構造的に位置決めされる。
【００２７】
択一的には、デバイス搭載基板３０を配置する位置において、図１６および図１７に示すように、導電性シャフト１４が段差部４４を有する。一方、プリント配線基板１０の導電性貫通孔３４の径は、段差部４４より下方にある導電性シャフト１４の径より小さく、段差部４４より上方にある導電性シャフト１４の径より大きくなるように構成されている。こうして同様に、デバイス搭載基板３０がプリント配線基板１０に対して構造的に位置決めされる。
【００２８】
変形例６．
入出力端子１６は、実施の形態１によれば、一般的なリードフレームを有するが（例えば、図１）、変形例６によれば（図１８）、半田バンプ１８を含む面実装可能なボール・グリッド・アレイ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）を構成する。さらに、図１８に示す導電性シャフト１４の上端部１５に半田バンプを形成して、図１８に示す半導体装置１を上下反転させてマザーボード５０に実装してもよい。
【００２９】
変形例７．
変形例３（図１２）によれば、プリント配線基板１０の入出力端子１６は、対向する一対の端面から延びる一般的なリードフレーム１６を有し、プリント配線基板１０は、その主面がマザーボード５０の主面に対して平行となるように実装される。これに対し、変形例７によるプリント配線基板１０およびデバイス搭載基板３０は、図１９の斜視図、およびそのＢ−Ｂ線からみた（Ｘ−Ｚ平面上の）図２０に示すように、マザーボード（主回路基板）５０の主面に対してほぼ垂直となるように実装される。変形例７によるプリント配線基板１０とマザーボード５０の間の電気的接続は、当業者には理解されるような任意の形態で構成されるが、例えば、図２１（ａ）に示すように、プリント配線基板１０の入出力端子１６として雄型プラグ２０が形成され、マザーボード５０の主面５２には、このプラグ２０を受容して電気的に接続可能な雌型ソケット５４を設けてもよい。プラグ２０上には配線パターン２２が形成され、ソケット５４内には配線パターン２２を弾性力により挟持して電気的接触を得る弾性ピン５５が形成されており、図２１（ｂ）に示すように、プリント配線基板１０のプラグ２０をマザーボード５０のソケット５４に挿入することにより、プリント配線基板１０とマザーボード５０が電気的に接続される。
【００３０】
実施の形態２．
図２２および図２３を参照しながら、本発明による実施の形態２について以下詳細に説明する。実施の形態２の半導体装置２は、図２２において、概略、プリント配線基板１０と、複数の（図２２では３枚の）デバイス搭載基板３０とを備える。実施の形態２のデバイス搭載基板３０は、実施の形態１と同様、プリント配線基板１０に組み込む前に、バーンイン処理およびファイナルテストを完了している。
【００３１】
実施の形態２のプリント配線基板１０は、その主面１２ａ上に固定された複数の板状の導電性支持部２４を有する。この導電性支持部２４は、図２２のＣ−Ｃ線から見た（Ｙ−Ｚ平面上の）図２３において矩形の断面形状を有し、Ｘ軸方向に延びている。一方、デバイス搭載基板３０は、半導体チップ３２を有し、その一方の端部に形成された複数の切欠部（係合部）４６を有し、切欠部４６は、Ｙ−Ｚ平面において、導電性支持部２４と実質的に同一の平面形状を有する。とりわけ図２３の拡大断面図に示すように、プリント配線基板１０の導電性支持部２４上には、金メッキなどのパターン配線２６が形成され、デバイス搭載基板３０の切欠部４６上には半田層４８があらかじめ形成されている。
【００３２】
こうして構成された切欠部４６を導電性支持部２４に係合させ、半田リフロ工程で切欠部４６上の半田層４８を溶着させることにより、プリント配線基板１０とデバイス搭載基板３０を電気的に接続する。
【００３３】
こうして構成された半導体装置２は、バーンイン処理およびファイナルテストを完了したデバイス搭載基板３０を用いてアセンブリしているので、歩留りが非常に高く、高い集積度を有する半導体装置を実現することができる。
【図面の簡単な説明】
【図１】図１は、本発明に係る実施の形態１による半導体装置の斜視図である。
【図２】図２は、図１のＡ−Ａ線からみた半導体装置の断面図である。
【図３】図３は、図１の半導体装置に用いられるデバイス搭載基板の斜視図である。
【図４】図４は、図３のデバイス搭載基板の導電性貫通孔を示す拡大断面図である。
【図５】図５は、実施の形態１の半導体装置の断面図である。
【図６】図６は、実施の形態１の半導体装置の断面図である。
【図７】図７は、実施の形態１の半導体装置の断面図である。
【図８】図８は、変形例１の半導体装置を示す断面図である。
【図９】図９は、変形例１の半導体装置を示す断面図である。
【図１０】図１０は、変形例２の半導体装置を示す断面図である。
【図１１】図１１は、変形例２の半導体装置を示す断面図である。
【図１２】図１２は、変形例３の半導体装置を示す断面図である。
【図１３】図１３は、変形例４の半導体装置を示す断面図である。
【図１４】図１４は、変形例５の半導体装置を示す断面図である。
【図１５】図１５は、図１４の拡大断面図である。
【図１６】図１６は、変形例５の半導体装置を示す断面図である。
【図１７】図１７は、図１６の拡大断面図である。
【図１８】図１８は、変形例６の半導体装置を示す断面図である。
【図１９】図１９は、変形例７の半導体装置を示す斜視図である。
【図２０】図２０は、図１９のＢ−Ｂ線からみた半導体装置の断面図である。
【図２１】図２１（ａ）および（ｂ）は、プリント配線基板のプラグをマザーボードのソケットに挿入する前後の半導体装置の断面図である。
【図２２】図２２は、本発明に係る実施の形態２による半導体装置の斜視図である。
【図２３】図２３（ａ）は、プリント配線基板の導電性支持部をデバイス搭載基板の切欠部に係合させる前における、図２２のＣ−Ｃ線からみた半導体装置の断面図で、図２３（ｂ）はその拡大図である。
【符号の説明】
１，２  半導体装置、１０  プリント配線基板、１２  主面、１４  導電性シャフト、１６  入出力端子、１８  半田バンプ、２０  プラグ、２２  配線パターン、２４  導電性支持部、２６  配線パターン、３０  デバイス搭載基板、３２半導体チップ、３４  導電性貫通孔、３６  配線パターン、３８  導電性接合部材、４０  モールド樹脂、４２  ヒートシンク、４４  段差部、４６  切欠部（係合部）、４８  半田層、５０  マザーボード（主回路基板）、５１  導電パッド、５２  主面、５４  ソケット、５５  弾性ピン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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