【手続補正書】
【提出日】平成25年11月25日(2013.11.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路装置であって、
回路基板と、
前記回路基板上に設けられたフィールドプログラマブルゲートアレイと、ここで該フィールドプログラマブルゲートアレイは、実装された１又はそれ以上のデジタル信号プロセッサ含み、前記各デジタル信号プロセッサは、
特定のアプリケーションの少なくとも一部を実行するために特定の数式を実行するように構成された関数コアと、前記特定のアプリケーションを実行するためのコマンドを前記制御ユニット及び前記データユニットに送信するように構成された１又はそれ以上の命令を記憶する命令メモリとを含むデータユニットと、
複数のメモリバンクと前記関数コアの間の、前記特定のアプリケーションを実行するためのデータの流れを制御するように構成された制御ユニットと、
を含んでおり、
前記１又はそれ以上のデジタル信号プロセッサの各々に結合されているとともに、前記フィールドプログラマブルゲートアレイに集積された少なくとも２又はそれ以上のローカルメモリバンクを含んでいる前記複数のメモリバンクと、
を含むことを特徴とする集積回路装置。
【請求項２】
前記複数のメモリバンクは、前記フィールドプログラマブルゲートアレイの外部にあり、かつ、前記１又はそれ以上のデジタル信号プロセッサの少なくとも１つに結合されている１又はそれ以上の外部メモリバンクをさらに含む、
ことを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記データユニットは、命令レジスタ及びメモリアドレスレジスタなどの１又はそれ以上のレジスタ、及びプログラムカウンタなどの１又はそれ以上のカウンタのうちの少なくとも１つをさらに含む、
ことを特徴とする請求項１に記載の集積回路装置。
【請求項４】
前記命令メモリは、少なくとも２つの命令を含む、
ことを特徴とする請求項１に記載の集積回路装置。
【請求項５】
前記少なくとも２つの命令は、前記特定のアプリケーションのための第１の命令、及び前記デジタル信号プロセッサを停止するための第２の命令を含む、
ことを特徴とする請求項４に記載の集積回路装置。
【請求項６】
前記命令メモリは、前記特定の数式を実行するための入力データをロードするための命令、及び前記関数コアの出力データを記憶するための命令をさらに含む、
ことを特徴とする請求項５に記載の集積回路装置。
【請求項７】
前記命令メモリは前記データユニットの一部であり、前記データユニットに結合された前記複数のメモリバンクから分離される、
ことを特徴とする請求項１に記載の集積回路装置。
【請求項８】
前記関数コアは、固定小数点演算及び浮動小数点演算の一方又は両方を実行する、
ことを特徴とする請求項１に記載の集積回路装置。
【請求項９】
前記関数コアは、前記特定の数式を実行するための入力データを受け取るための１又はそれ以上の入力を含み、前記実行された特定の数式の結果を含む１又はそれ以上の出力をさらに含む、
ことを特徴とする請求項１に記載の集積回路装置。
【請求項１０】
前記関数コアは、前記特定の数式の一部を各々が実行する複数の関数コアを含む、
ことを特徴とする請求項１に記載の集積回路装置。
【請求項１１】
前記関数コアは、前記特定の数式に対してクロックサイクルごとに出力が提供されるように構成される、
ことを特徴とする請求項１に記載の集積回路装置。
【請求項１２】
前記１又はそれ以上のデジタル信号プロセッサは、前記フィールドプログラマブルゲートアレイに集積された少なくとも２つのデジタル信号プロセッサを含み、前記複数のメモリバンクは、少なくとも１つの共有メモリバンクを含み、前記少なくとも２つのデジタル信号プロセッサが前記少なくとも１つの共有メモリバンクを共有する、
ことを特徴とする請求項１に記載の集積回路装置。
【請求項１３】
前記少なくとも１つの共有メモリバンクは、前記フィールドプログラマブルゲートアレイに集積されたローカルメモリバンクを含む、
ことを特徴とする請求項１２に記載の集積回路装置。
【請求項１４】
前記少なくとも１つの共有メモリバンクは、フィールドプログラマブルゲートアレイの外部にあり、かつ、前記少なくとも２つのデジタル信号プロセッサに結合された外部メモリを含む、
ことを特徴とする請求項１２に記載の集積回路装置。
【請求項１５】
１又はそれ以上のデジタル信号プロセッサが集積されて含まれているフィールドプログラマブルゲートアレイを生成するステップを含む方法であって、前記１又はそれ以上のデジタル信号プロセッサの各々を生成するステップは、
データユニットを生成するステップと、
制御ユニットを生成するステップと、
を含み、前記データユニットを生成するステップは、
特定のアプリケーションの少なくとも一部を実行するために特定の数式を実行するように構成された関数コアを生成するステップと、
前記特定のアプリケーションを実行するためのコマンドを前記制御ユニット及び前記データユニットに送信するように構成された１又はそれ以上の命令を記憶する命令メモリを生成するステップと、
を含み、前記制御ユニットは、複数のメモリバンクと前記関数コアの間の、前記特定のアプリケーションを実行するためのデータの流れを制御するように構成され、
前記方法は、さらに、
前記フィールドプログラマブルゲートアレイに集積され、かつ、前記１又はそれ以上のデジタル信号プロセッサに結合された少なくとも２つ又はそれ以上のローカルメモリバンクを生成するステップと、
前記フィールドプログラマブルゲートアレイを回路基板上に搭載するステップと、
を含むことを特徴とする方法。
【請求項１６】
さらに、
少なくとも１つのデジタル信号プロセッサの前記データユニットを、少なくとも１又はそれ以上の、前記フィールドプログラマブルゲートアレイの外部にある外部メモリバンクに結合するステップを含む、
ことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記命令メモリは前記データユニットの一部であり、前記データユニットに結合された前記少なくとも２つ又はそれ以上のメモリバンクから分離される、
ことを特徴とする請求項１５に記載の方法。
【請求項１８】
前記関数コアは、前記特定の数式の一部を各々が実行する１又はそれ以上の関数コアを含む、
ことを特徴とする請求項１５に記載の方法。
【請求項１９】
前記１又はそれ以上のデジタル信号プロセッサの各々は、前記回路基板上にロードされるように構成されたビットストリームを含む、
ことを特徴とする請求項１５に記載の方法。
【請求項２０】
プロセッサにより実行されたときに方法を実行するように構成されたコンピュータ可読命令を有する有形コンピュータ可読記憶媒体であって、前記方法は、
１又はそれ以上のデジタル信号プロセッサが集積されて含まれるフィールドプログラマブルゲートアレイを回路基板上に生成するステップを含み、前記１又はそれ以上のデジタル信号プロセッサの各々を生成するステップは、
データユニットを生成するステップと、
制御ユニットを生成するステップと、
を含み、前記データユニットを生成するステップは、
特定のアプリケーションの少なくとも一部を実行するために特定の数式を実行するように構成された関数コアを生成するステップと、
前記特定のアプリケーションを実行するためのコマンドを前記制御ユニット及び前記データユニットに送信するように構成された１又はそれ以上の命令を記憶する命令メモリを生成するステップと、
を含み、前記制御ユニットは、複数のメモリバンクと前記関数コアの間の、前記特定のアプリケーションを実行するためのデータの流れを制御するように構成され、
前記方法は、さらに、
前記フィールドプログラマブルゲートアレイに集積され、かつ、前記１つ又はそれ以上のデジタル信号プロセッサの各々に結合された少なくとも２つ又はそれ以上のローカルメモリを生成するステップと、
前記フィールドプログラマブルゲートアレイを回路基板上に搭載するステップと、
を含むことを特徴とする有形コンピュータ可読記憶媒体。