(57)【要約】【課題】テスト時間が短い半導体記憶装置を提供する。【解決手段】このＳＤＲＡＭの列デコーダ２０ａは、マルチビットテスト時には、列アドレス信号ＣＡ０〜ＣＡ８およびテストモード信号ＴＭ０〜ＴＭ８に従って２５６の列選択線ＣＳＬのうちのいずれか複数の列選択線ＣＳＬまたはすべての列選択線ＣＳＬを選択し、選択した各列選択線ＣＳＬをテスト電位ＶＴＭ＝Ｖｔｈにする。列選択ゲート２７は「Ｌ」レベルの信号のみを通過させるので、選択した複数のメモリセルＭＣが不良メモリセルＭＣを含む場合はローカルＩＯ線ＬＩＯ，／ＬＩＯがともに「Ｌ」レベルになる。したがって、所望の数のメモリセルＭＣを一度にテストすることができる。【選択図】　　　　図４
2004103119.tif 000002
【特許請求の範囲】
【請求項１】
テストモードを有する半導体記憶装置であって、
複数行複数列に配置された複数のメモリセルと、それぞれ前記複数行に対応して設けられた複数のワード線と、それぞれ前記複数列に対応して設けられた複数組の第１および第２のビット線とを含むメモリブロック、
各第１および第２のビット線に対応して設けられ、対応の第１および第２のビット線間に生じた電位差を増幅していずれか一方のビット線を電源電位にするとともに他方のビット線を接地電位にするセンスアンプ、
それぞれ前記複数列に対応して設けられた複数の列選択線、
各列に対応して設けられ、それらの第１の電極がそれぞれ対応の第１および第２のビット線に接続され、それらのゲート電極がともに対応の列選択線に接続された第１および第２のＮチャネルＭＯＳトランジスタを含む列選択ゲート、
それぞれ前記第１および第２のＮチャネルＭＯＳトランジスタの第２の電極に接続され、各々が予め前記電源電位に充電された第１および第２のデータ線、
行アドレス信号に従って前記複数のワード線のうちのいずれかのワード線を選択し、選択したワード線に対応する各メモリセルを活性化させて各第１および第２のビット線間に電位差を発生させる行選択回路、
前記テストモード時は、列アドレス信号およびテストモード信号に従って前記複数の列選択線のうちのいずれか複数の列選択線またはすべての列選択線を選択し、選択した各列選択線を前記第１および第２のＮチャネルＭＯＳトランジスタのしきい値電位に略等しいテスト電位にする列選択回路、および
予め同一のデータ信号が書込まれたテスト対象の複数のメモリセルが前記行選択回路によって活性化され、かつ前記列選択回路によって選択された複数の列選択線に対応する場合に、前記第１および第２のデータ線がともに前記接地電位にされたことに応じて前記テスト対象の複数のメモリセルのうちの少なくとも１つのメモリセルは不良であると判定し、前記第１および第２のデータ線のうちのいずれか一方のデータ線が前記電源電位であり他方のデータ線が前記接地電位であることに応じて前記テスト対象の複数のメモリセルは正常であると判定する判定回路を備える、半導体記憶装置。
【請求項２】
前記列選択回路によって選択される列選択線の数は、前記テストモード信号によって変更可能にされている、請求項１に記載の半導体記憶装置。
【請求項３】
前記列選択回路は、通常動作時は前記列アドレス信号に従って前記複数の列選択線のうちのいずれかの列選択線を選択し、選択した列選択線を前記テスト電位よりも高い選択電位にしてその列選択線に対応する第１および第２のＮチャネルＭＯＳトランジスタを導通させ、
前記半導体記憶装置は、
さらに、前記第１および第２のデータ線と前記列選択回路によって選択された各列選択線に対応する第１および第２のＮチャネルＭＯＳトランジスタならびに第１および第２のビット線とを介して、前記行選択回路によって活性化された各メモリセルのデータ信号の書込を行なう書込回路、および
前記通常動作時に活性化され、前記第１および第２のデータ線の電位に基づいて、前記行選択回路によって選択されたワード線に対応し、かつ前記列選択回路によって選択された列選択線に対応するメモリセルのデータ信号を読出す読出回路を備える、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記列選択回路が前記列選択線を前記テスト電位にする時間は、前記列選択回路が前記列選択線を前記選択電位にする時間よりも長く設定されている、請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特に、複数のメモリセルが正常か否かを同時にテストするテストモードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭの大容量化に伴って製品の出荷テストの時間が増大し、生産性が低下している。そこで、既存のテスト設備を用いてテスト時間を減少させ、生産性の向上を図るため、ＤＲＡＭチップには複数のメモリセルを同時にテストするマルチビットテストモードが設けられている。
【０００３】
図２２は、そのようなＤＲＡＭの要部を示すブロック図である。図２２において、このＤＲＡＭでは、１つのデータバスＤＢ０に対応して２つのメモリマットＭＭａ，ＭＭｂが設けられている。メモリマットＭＭａ，ＭＭｂの各々は、複数のセンスアンプ帯ＳＡと、それらの間にそれぞれ配置された複数のメモリブロックＭＢとを含む。各メモリブロックＭＢには複数のワード線ＷＬが設けられ、メモリマットＭＭａ，ＭＭｂにはそれぞれ列選択線ＣＳＬ０〜ＣＳＬ２５５，ＣＳＬ２５６〜ＣＳＬ５１２が設けられている。各ワード線ＷＬの一方端は行デコーダ（図示せず）に接続され、各列選択線ＣＳＬの一方端は列デコーダ１５０に接続されている。
【０００４】
また、各センスアンプ帯ＳＡにはローカルＩＯ線対ＬＩＯ，／ＬＩＯが設けられ、各ローカルＩＯ線対ＬＩＯ，／ＬＩＯに対応してブロック選択スイッチＢＳが設けられる。メモリマットＭＭａに対応してグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａおよび読出／書込回路１５１ａが設けられ、メモリマットＭＭｂに対応してグローバルＩＯ線対ＧＩＯｂ，／ＧＩＯｂおよび読出／書込回路１５１ｂが設けられる。
【０００５】
通常動作時は、列デコーダ１５０によって５１２本の列選択線ＣＳＬ０〜ＣＳＬ５１１のうちのいずれか１本の列選択線ＣＳＬが選択されるとともに、行デコーダによってメモリマットＭＭａ，ＭＭｂの各々において複数のメモリブロックＭＢのうちのいずれかのメモリブロックＭＢと、そのメモリブロックＭＢに属する複数のワード線ＷＬのうちのいずれか１本のワード線ＷＬとが選択され、選択された列選択線ＣＳＬおよびワード線ＷＬによって１つのメモリセルが選択される。
【０００６】
書込動作時は、データバスＤＢ０を介して読出／書込回路１５１ａ，１５１ｂに書込データ信号が与えられ、読出／書込回路１５１ａ，１５１ｂは、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａまたはＧＩＯｂ，／ＧＩＯｂ、ブロック選択スイッチＢＳおよびローカルＩＯ線対ＬＩＯ，／ＬＩＯを介して選択されたメモリセルにデータ信号を書込む。
【０００７】
読出動作時は、選択されたメモリセルの読出データ信号はローカルＩＯ線対ＬＩＯ，／ＬＩＯ、ブロック選択スイッチＢＳ、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａまたはＧＩＯｂ，／ＧＩＯｂを介して読出／書込回路１５１ａまたは１５１ｂに与えられる。読出／書込回路１５１ａまたは１５１ｂは、データバスＤＢ０およびＩＯバッファ（図示せず）を介して読出データ信号を外部に出力する。
【０００８】
マルチビットテスト時は、列デコーダ１５０によって２１６本の列選択線ＣＳＬ０〜ＣＳＬ２５５のうちのいずれか１本の列選択線ＣＳＬと２１６本の列選択線ＣＳＬ２５６〜ＣＳＬ５１２のうちのいずれか１本の列選択線ＣＳＬとが選択されるとともに、行デコーダによってメモリマットＭＭａ，ＭＭｂの各々において複数のメモリブロックＭＢのうちのいずれかのメモリブロックＭＢと、そのメモリブロックＭＢに属する複数のワード線ＷＬのうちのいずれか１本のワード線ＷＬとが選択され、選択された２本の列選択線ＣＳＬおよび２本のワード線ＷＬによって２つのメモリセルが選択される。
【０００９】
マルチビットテストにおける書込動作時は、データバスＤＢ０を介して読出／書込回路１５１ａ，１５１ｂの各々に書込データ信号が与えられ、読出／書込回路１５１ａ，１５１ｂの各々は、グローバルＩＯ線対ＧＩＯ，／ＧＩＯ、ブロック選択スイッチＢＳおよびローカルＩＯ線対ＬＩＯ，／ＬＩＯを介して選択されたメモリセルにデータ信号を書込む。したがって、２つのメモリセルに同じデータ信号が同時に書込まれる。
【００１０】
マルチビットテストにおける読出動作時は、選択された２つのメモリセルの読出データ信号の各々はローカルＩＯ線対ＬＩＯ，／ＬＩＯ、ブロック選択スイッチＢＳ、グローバルＩＯ線対ＧＩＯ，／ＧＩＯを介して対応の読出／書込回路１５１ａまたは１５１ｂに与えられる。読出／書込回路１５１ａ，１５１ｂの各々は、対応のメモリセルからの読出データ信号に従って、予め「Ｈ」レベルに充電されたデータバス線ＤＢＬ０，／ＤＢＬ０のうちのいずれか１本のデータバス線を「Ｌ」レベルに引下げる。したがって、選択された２つのメモリセルが正常であって、それらの読出データ信号の論理レベルが一致した場合は、データバス線ＤＢＬ０，／ＤＢＬ０のうちのいずれか一方のデータバス線が「Ｈ」レベルにされるとともに他方のデータバス線が「Ｌ」レベルにされる。また、選択された２つのメモリセルのうちの一方のメモリセルが不良であって、それらの読出データ信号の論理レベルが一致しない場合は、データバス線ＤＢＬ０，／ＤＢＬ０はともに「Ｌ」レベルにされる。よって、データバス線ＤＢＬ０と／ＤＢＬ０の電位を比較することによって、選択された２つのメモリセルが正常であるか否かを判定することができる。
【００１１】
【発明が解決しようとする課題】
しかし、従来のマルチビットテストでは、同時に読出した複数のデータ信号のワイヤードオアをデータバスＤＢ０上でとるので、同時に選択できる列選択線ＣＳＬの数は読出／書込回路１５１ａ，１５１ｂの分割数（図では２つ）が上限である。
【００１２】
読出／書込回路１５１ａ，１５１ｂの分割数を増やすと、同時にテストすることが可能なメモリセルの数が増えてテスト効率が高くなる一方、レイアウト面積が増大するので、読出／書込回路１５１ａ，１５１ｂの分割数を増やすにも限界がある。このため、従来のマルチビットテストでは、テスト効率をさほど高くすることはできなかった。
【００１３】
それゆえに、この発明の主たる目的は、テスト効率が高い半導体記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、テストモードを有する半導体記憶装置であって、複数行複数列に配置された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数組の第１および第２のビット線とを含むメモリブロックと、各第１および第２のビット線に対応して設けられ、対応の第１および第２のビット線間に生じた電位差を増幅していずれか一方のビット線を電源電位にするとともに他方のビット線を接地電圧にするセンスアンプと、それぞれ複数列に対応して設けられた複数の列選択線と、各列に対応して設けられ、それらの第１の電極がそれぞれ対応の第１および第２のビット線に接続され、それらのゲート電極がともに対応の列選択線に接続された第１および第２のＮチャネルＭＯＳトランジスタを含む列選択ゲートと、それぞれ第１および第２のＮチャネルＭＯＳトランジスタの第２の電極に接続され、各々が予め電源電位に充電された第１および第２のデータ線と、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択し、選択したワード線に対応する各メモリセルを活性化させて各第１および第２のビット線間に電位差を発生させる行選択回路と、テストモード時は、列アドレス信号およびテストモード信号に従って複数の列選択線のうちのいずれか複数の列選択線またはすべての列選択線を選択し、選択した各列選択線を第１および第２のＮチャネルＭＯＳトランジスタのしきい値電位に略等しいテスト電位にする列選択回路と、予め同一のデータ信号が書込まれたテスト対象の複数のメモリセルが行選択回路によって活性化され、かつ列選択回路によって選択された複数の列選択線に対応する場合に、第１および第２のデータ線がともに接地電位にされたことに応じてテスト対象の複数のメモリセルのうちの少なくとも１つのメモリセルは不良であると判定し、第１および第２のデータ線のうちのいずれか一方のデータ線が電源電位であり他方のデータ線が接地電位であることに応じてテスト対象の複数のメモリセルは正常であると判定する判定回路とを備えたものである。
【００１５】
好ましくは、列選択回路によって選択される列選択線の数は、テストモード信号によって変更可能にされている。
【００１６】
また好ましくは、列選択回路は、通常動作時は列アドレス信号に従って複数の列選択線のうちのいずれかの列選択線を選択し、選択した列選択線をテスト電位よりも高い選択電位にしてその列選択線に対応する第１および第２のＮチャネルＭＯＳトランジスタを導通させる。この半導体記憶装置には、さらに、第１および第２のデータ線と列選択回路によって選択された各列選択線に対応する第１および第２のＮチャネルＭＯＳトランジスタならびに第１および第２のビット線とを介して、行選択回路によって活性化された各メモリセルのデータ信号の書込を行なう書込回路と、通常動作時に活性化され、第１および第２のデータ線の電位に基づいて、行選択回路によって選択されたワード線に対応し、かつ列選択回路によって選択された列選択線に対応するメモリセルのデータ信号を読出す読出回路とが設けられる。
【００１７】
また好ましくは、列選択回路が列選択線をテスト電位にする時間は、列選択回路が列選択線を選択電位にする時間よりも長く設定されている。
【００１８】
【発明の実施の形態】
図１は、この発明の一実施の形態によるＳＤＲＡＭの概略構成を示すブロック図である。図１において、このＳＤＲＡＭは、クロックバッファ１、制御信号バッファ２、アドレスバッファ３、モードレジスタ４、制御回路５、４つのメモリアレイ６〜９（バンク♯０〜♯３）、４つの読出／書込回路１０〜１３、およびＩＯバッファ１４を備える。
【００１９】
クロックバッファ１は、外部制御信号ＣＫＥによって活性化され、外部クロック信号ＣＬＫを制御信号バッファ２、アドレスバッファ３および制御回路５に伝達させる。制御信号バッファ２は、クロックバッファ１からの外部クロック信号ＣＬＫに同期して、外部制御信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＤＱＭをラッチし、制御回路５に与える。アドレスバッファ３は、クロックバッファ１からの外部クロック信号ＣＬＫに同期して、外部アドレス信号Ａ０〜Ａｍ（ただし、ｍは０以上の整数である）およびバンク選択信号ＢＡ０，ＢＡ１をラッチし、制御回路５に与える。
【００２０】
モードレジスタ４は、外部アドレス信号Ａ０〜Ａｍによって指示されたモードを記憶し、そのモードに応じた内部コマンド信号を出力する。メモリアレイ６〜９の各々は、行列状に配列され、それぞれが１ビットのデータを記憶する複数のメモリセルを含む。複数のメモリセルは、予めｎ＋１個（ただし、ｎは０以上の整数である）ずつグループ化されている。
【００２１】
制御回路５は、クロックバッファ１、制御信号バッファ２、アドレスバッファ３およびモードレジスタ４からの信号に従って種々の内部信号を生成し、ＳＤＲＡＭ全体を制御する。制御回路５は、読出動作時および書込動作時は、バンク選択信号ＢＡ０，ＢＡ１に従って４つのメモリアレイ６〜９のうちのいずれかのメモリアレイを選択し、アドレス信号Ａ０〜Ａｍに従ってそのメモリアレイのうちのｎ＋１個のメモリセルを選択する。
【００２２】
読出／書込回路１０〜１３は、読出動作時は制御回路５によって選択されたｎ＋１個のメモリセルからデータＱ０〜Ｑｎを読出し、書込動作時は制御回路５によって選択されたｎ＋１個のメモリセルにデータＤ０〜Ｄｎを書込む。読出／書込回路１０〜１３は、データバスＤＢ０〜ＤＢｎを介してＩＯバッファ１４に結合される。
【００２３】
ＩＯバッファ１４は、読出動作時は読出／書込回路１０〜１３からの読出データＱ０〜Ｑｎを外部に出力し、書込動作時は外部から入力されたデータＤ０〜Ｄｎを読出／書込回路１０〜１３に与える。
【００２４】
図２は、図１に示したＳＤＲＡＭのチップレイアウトを示す図である。図２において、メモリアレイ６〜９は、長方形の半導体基板１５の四隅にそれぞれ配置されている。メモリアレイ６〜９は、それぞれチップ長辺方向に２つのメモリアレイ６ａ，６ｂ；…；９ａ，９ｂに分割されており、メモリアレイ６ａと６ｂ，…，９ａと９ｂの間にはそれぞれ行デコーダ１６〜１９が配置されている。また、メモリアレイ６〜９のチップ中央側にはそれぞれ列デコーダ２０〜２３および読出／書込回路（Ｒ／Ｗ）１０〜１３が配置されている。行デコーダ１６〜１９および列デコーダ２０〜２３は、図１の制御回路５に含まれる。
【００２５】
図３は、図２に示したメモリアレイ６ａの要部と、それに関連する部分の構成を示すブロック図である。図３において、メモリアレイ６ａは複数（図では２つ）のメモリマットＭＭａ，ＭＭｂを含む。メモリマットＭＭａ，ＭＭｂの各々は、複数のセンスアンプ帯ＳＡと、それらの間にそれぞれ配置された複数のメモリブロックＭＢとを含む。各メモリブロックＭＢには、複数のワード線ＷＬが配置されている。行デコーダ１６は、行アドレス信号ＲＡ０〜ＲＡｍ（信号／ＲＡＳが「Ｌ」レベルのときのアドレス信号Ａ０〜Ａｍ）に従って、メモリマットＭＭａ，ＭＭｂの各々において、複数のメモリブロックＭＢのうちのいずれかのメモリブロックＭＢと、そのメモリブロックＭＢに属する複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬを選択レベルの「Ｈ」レベルにする。
【００２６】
また、２つのメモリマットＭＭａ，ＭＭｂには、複数のセンスアンプ帯ＳＡおよび複数のメモリブロックＭＢを横切るようにして、それぞれ複数（図では２５６）の列選択線ＣＳＬ０〜ＣＳＬ２５５，ＣＳＬ２５６〜ＣＳＬ５１１が配置される。列デコーダ２０のうちのメモリマットＭＭａ，ＭＭｂに対応する部分２０ａは、列アドレス信号ＣＡ０〜ＣＡｍ（信号／ＣＡＳが「Ｌ」レベルのときのアドレス信号Ａ０〜Ａｍ）に従って、通常動作時は５１２本の列選択線ＣＳＬ０〜ＣＳＬ５１１のうちのいずれかの列選択線ＣＳＬを選択し、マルチビットテスト時はメモリマットＭＭａの２５６本の列選択線ＣＳＬ０〜ＣＳＬ２５５のうちの所望の数（１〜２５６のうちのいずれかの数、ここでは２とする）の列選択線ＣＳＬとメモリマットＭＭｂの２５６本の列選択線ＣＳＬ２５６〜ＣＳＬ５１１のうちの所望の数（１〜２５６のうちのいずれかの数、ここでは２とする）の列選択線ＣＳＬとを選択する。選択された各列選択線ＣＳＬは、通常動作時は選択レベルの「Ｈ」レベルＶＨ＝ＶＣＣにされ、マルチビットテスト時はテスト電位ＶＴＭ＝Ｖｔｈ≒１．０（Ｖ）にされる。ここで、Ｖｔｈは、ＮチャネルＭＯＳトランジスタのしきい値電位である。
【００２７】
また、各センスアンプ帯ＳＡにはローカルＩＯ線対ＬＩＯ，／ＬＩＯが配置され、メモリマットＭＭａ，ＭＭｂに対応してそれぞれグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａ；ＧＩＯｂ，／ＧＩＯｂが配置され、各ローカルＩＯ線対ＬＩＯ，／ＬＩＯはブロック選択スイッチＢＳを介して対応のグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａまたはＧＩＯｂ，／ＧＩＯｂに接続されている。行デコーダ１６および列デコーダ２０ａによってワード線ＷＬおよび列選択線ＣＳＬが選択されてメモリセルが選択されると、そのメモリセルに対応するブロック選択スイッチＢＳが導通する。
【００２８】
読出／書込回路１０のうちのメモリマットＭＭａ，ＭＭｂに対応する部分１０ａ，１０ｂの各々は、対応のグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａまたはＧＩＯｂ，／ＧＩＯｂとデータバスＤＢ０との間に接続される。データバスＤＢ０は、１対のデータバス線ＤＢＬ０，／ＤＢＬ０を含む。
【００２９】
通常の読出動作時は、行デコーダ１６および列デコーダ２０ａによって選択されたワード線ＷＬおよび列選択線ＣＳＬに対応する１つのメモリセルからデータ信号が読出され、そのデータ信号が対応のローカルＩＯ線対ＬＩＯ，／ＬＩＯ、ブロック選択スイッチＢＳおよびグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａまたはＧＩＯｂ，／ＧＩＯｂを介して読出／書込回路１０ａまたは１０ｂに伝達される。読出／書込回路１０ａまたは１０ｂは、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａまたはＧＩＯｂ，／ＧＩＯｂを介して与えられたデータ信号に従って、データバス線ＤＢＬ０，／ＤＢＬ０のうちの一方のデータバス線を「Ｈ」レベルにするとともに他方のデータバス線を「Ｌ」レベルにする。
【００３０】
通常の書込動作時は、読出／書込回路１０ａ（１０ｂ）は、データバスＤＢ０を介して与えられた書込データ信号に従って、対応のグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａ（ＧＩＯｂ，／ＧＩＯｂ）のうちのいずれか一方のグローバルＩＯ線を「Ｈ」レベルにするとともに他方のグローバルＩＯ線を「Ｌ」レベルにする。グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａまたはＧＩＯｂ，／ＧＩＯｂに与えられたデータ信号は、行デコーダ１６および列デコーダ２０ａによって選択されたワード線ＷＬおよび列選択線ＣＳＬに対応する１つのメモリセルに書込まれる。
【００３１】
マルチビットテストにおける書込動作時は、読出／書込回路１０ａ（１０ｂ）は、データバスＤＢ０を介して与えられた書込データ信号に従って、対応のグローバルＩＯ線ＧＩＯａ，／ＧＩＯａ（ＧＩＯｂ，／ＧＩＯｂ）のうちのいずれか１本のグローバルＩＯ線を「Ｈ」レベルにするとともに他方のグローバルＩＯ線を「Ｌ」レベルにする。グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａ（ＧＩＯｂ，／ＧＩＯｂ）に与えられたデータ信号は、行デコーダ１６および列デコーダ２０ａによって選択されたワード線ＷＬおよび２本の列選択線ＣＳＬに対応する２つのメモリセルに同時に書込まれる。
【００３２】
マルチビットテストにおける読出動作時は、メモリマットＭＭａ，ＭＭｂの各々において、選択されたワード線ＷＬおよび２本の列選択線ＣＳＬに対応する２つのメモリセルから読出された２つのデータ信号の論理レベルが一致しているか否かを示すデータ信号が、対応のローカルＩＯ線対ＬＩＯ，／ＬＩＯに与えられる。２つのメモリセルから読出されたデータ信号の論理レベルが一致している場合は、そのデータ信号に従ってローカルＩＯ線対ＬＩＯ，／ＬＩＯのうちのいずれか一方のローカルＩＯ線が「Ｈ」レベルにされるとともに他方のローカルＩＯ線が「Ｌ」レベルにされる。２つのメモリセルから読出されたデータ信号の論理レベルが一致していない場合は、ローカルＩＯ線ＬＩＯ，／ＬＩＯがともに「Ｌ」レベルにされる。
【００３３】
ローカルＩＯ線対ＬＩＯ，／ＬＩＯのデータ信号は、ブロック選択スイッチＢＳおよびグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａまたはＧＩＯｂ，／ＧＩＯｂを介して対応の読出／書込回路１０ａまたは１０ｂに与えられる。読出／書込回路１０ａは、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａおよびＧＩＯｂ，／ＧＩＯｂを介して与えられたデータ信号に従って、データバス線ＤＢＬ０，／ＤＢＬ０のうちのいずれか一方のデータバス線を「Ｈ」レベルにするとともに他方のデータバス線を「Ｌ」レベルにする。メモリマットＭＭａ，ＭＭｂから読出された４つのデータ信号の論理レベルが一致した場合は、データバス線ＤＢＬ０，／ＤＢＬ０はそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。また、メモリマットＭＭａ，ＭＭｂから読出された４つのデータ信号の論理レベルが一致しない場合は、データバス線ＤＢＬ０，／ＤＢＬ０はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。
【００３４】
図４は、図３に示したメモリブロックＭＢおよびセンスアンプ帯ＳＡの要部を示すブロック図である。図４において、メモリブロックＭＢは、複数行複数列（図では１２行２５６列）に配置された複数のメモリセルＭＣと、それぞれ１２行に対応して設けられた１２本のワード線ＷＬ０〜ＷＬ１１と、それぞれ２５６列に対応して設けられた２５６のビット線対ＢＬ０，／ＢＬ０〜ＢＬ２５５，／ＢＬ２５５を含む。
【００３５】
メモリセルＭＣは、図５に示すように、アクセス用のＮチャネルＭＯＳトランジスタ３０と情報記憶用のキャパシタ３１とを含む。ＮチャネルＭＯＳトランジスタ３０は、対応の列のビット線ＢＬまたは／ＢＬ（図では／ＢＬ）とストレージノードＳＮとの間に接続され、そのゲートは対応の行のワード線ＷＬに接続される。キャパシタ３１は、ストレージノードＳＮとセルプレート電位ＶＣＰのラインとの間に接続される。
【００３６】
書込動作時は、ワード線ＷＬは選択レベルの「Ｈ」レベルにされるとともに、書込データ信号に従ってビット線ＢＬ，／ＢＬのうちの１本のビット線が「Ｈ」レベルにされるとともに他方のビット線が「Ｌ」レベルにされる。これにより、ＮチャネルＭＯＳトランジスタ３０が導通してストレージノードＳＮにビット線／ＢＬの電位が与えられる。ワード線ＷＬが非選択レベルの「Ｌ」レベルにされると、ストレージノードＳＮにデータ信号が記憶される。
【００３７】
読出動作時は、ビット線ＢＬ，／ＢＬがビット線プリチャージ電位ＶＢＬ（＝ＶＣＣ／２）にされた後に、ワード線ＷＬが選択レベルの「Ｈ」レベルにされる。これにより、ビット線ＢＬ，／ＢＬ間に記憶データに応じた極性の微小電位差が生じる。この微小電位差を増幅し、ビット線ＢＬと／ＢＬの電位を比較することにより、データ信号を読出すことができる。
【００３８】
図４に戻って、センスアンプ帯ＳＡは、各列に対応して設けられたセンスアンプ２５、イコライザ２６および列選択ゲート２７と、ローカルＩＯ線対ＬＩＯ，／ＬＩＯと、イコライザ２８とを含む。
【００３９】
センスアンプ２５は、図６に示すように、ＰチャネルＭＯＳトランジスタ３３〜３５およびＮチャネルＭＯＳトランジスタ３６〜４０を含む。ＰチャネルＭＯＳトランジスタ３３のソースは電源電位ＶＣＣを受け、そのゲートはセンスアンプ活性化信号ＺＳ０Ｐを受ける。ＰチャネルＭＯＳトランジスタ３４，３５は、それぞれＰチャネルＭＯＳトランジスタ３３のドレインとノードＮ３４，Ｎ３５との間に接続され、それらのゲートはそれぞれノードＮ３５，Ｎ３４に接続される。ＮチャネルＭＯＳトランジスタ３６，３７は、それぞれノードＮ３４，Ｎ３５とＮチャネルＭＯＳトランジスタ３８のドレインとの間に接続され、それらのゲートはそれぞれノードＮ３５，Ｎ３４に接続される。ＮチャネルＭＯＳトランジスタ３８のソースは接地電位ＧＮＤを受け、そのゲートはセンスアンプ活性化信号Ｓ０Ｎを受ける。ＮチャネルＭＯＳトランジスタ３９は、ノードＮ３０とビット線ＢＬとの間に接続され、そのゲートは信号ＢＬＩを受ける。ＮチャネルＭＯＳトランジスタ４０は、ノードＮ３５とビット線ＢＬとの間に接続され、そのゲートは信号ＢＬＩを受ける。
【００４０】
信号ＢＬＩが「Ｈ」レベルの期間は、ＮチャネルＭＯＳトランジスタ３９，４０が導通し、ノードＮ３４，Ｎ３５とビット線対ＢＬ，／ＢＬとが結合される。センスアンプ活性化信号ＺＳ０Ｐ，Ｓ０Ｎがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされると、ＭＯＳトランジスタ３３，３８が導通してセンスアンプ２５が活性化される。
【００４１】
ノードＮ３４の電位ＶＡがノードＮ３５の電位／ＶＡよりも高い場合は、ＭＯＳトランジスタ３４，３７の導通抵抗値がＭＯＳトランジスタ３５，３６の導通抵抗値よりも低くなってノードＮ３４，Ｎ３５間の電位差が電源電圧ＶＣＣに増幅される。ノードＮ３５の電位／ＶＡがノードＮ３４の電位ＶＡよりも高い場合は、ＭＯＳトランジスタ３５，３６の導通抵抗値がＭＯＳトランジスタ３４，３７の導通抵抗値よりも低くなってノードＮ３５，Ｎ３４間の電位差が電源電圧ＶＣＣに増幅される。センスアンプ活性化信号ＺＳ０Ｐ，Ｓ０Ｎがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、ＭＯＳトランジスタ３３，３８が非導通になってセンスアンプ２５が非活性化される。
【００４２】
イコライザ２６は、ＮチャネルＭＯＳトランジスタ４１〜４３を含む。ＮチャネルＭＯＳトランジスタ４１は、ノードＮ３４とＮ３５の間に接続され、そのゲートはビット線イコライズ信号ＢＬＥＱを受ける。ＮチャネルＭＯＳトランジスタ４２，４３は、それぞれノードＮ３４，Ｎ３５とビット線プリチャージ電位ＶＢＬのラインとの間に接続され、それらのゲートはともにビット線イコライズ信号ＢＬＥＱを受ける。
【００４３】
信号ＢＬＥＱが活性化レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ４１〜４３が導通してノードＮ３４，Ｎ３５の電位ＶＡ，／ＶＡがともにビット線プリチャージ電位ＶＢＬにされる。信号ＢＬＥＱが非活性化レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ４１〜４３が非導通になってイコライザ２６が非活性化される。
【００４４】
列選択ゲート２７は、ＮチャネルＭＯＳトランジスタ４４，４５を含む。ＮチャネルＭＯＳトランジスタ４４はノードＮ３４とローカルＩＯ線ＬＩＯとの間に接続され、ＮチャネルＭＯＳトランジスタ４５はノードＮ３５とローカルＩＯ線／ＬＩＯとの間に接続される。ＮチャネルＭＯＳトランジスタ４４，４５のゲートは、ともに、対応の列選択線ＣＳＬを介して列デコーダ２０ａに接続される。
【００４５】
通常の読出および書込動作時、およびマルチビットテストにおける書込動作時において、この列が選択された場合は、列選択線ＣＳＬは選択レベルの「Ｈ」レベルＶＨ＝ＶＣＣにされ、ＮチャネルＭＯＳトランジスタ４４，４５が導通してローカルＩＯ線対ＬＩＯ，／ＬＩＯとビット線対ＢＬ，／ＢＬとが結合される。この場合は、「Ｈ」レベルの信号および「Ｌ」レベルの信号はＮチャネルＭＯＳトランジスタ４４，４５を通過する。
【００４６】
マルチビットテストにおける読出動作時において、この列が選択された場合は、列選択線ＣＳＬはテスト電位ＶＴＭ＝Ｖｔｈ≒１．０Ｖにされる。この場合は、「Ｌ」レベルの信号はＮチャネルＭＯＳトランジスタ４４，４５を通過するが、「Ｈ」レベルの信号はＮチャネルＭＯＳトランジスタ４４，４５を通過しない。これは、ＮチャネルＭＯＳトランジスタ４４，４５のソースに「Ｈ」レベル（ＶＣＣ）が印加されると、ＮチャネルＭＯＳトランジスタ４４，４５のゲート−ソース間電圧が負電圧になってＮチャネルＭＯＳトランジスタ４４，４５は非導通になるからである。
【００４７】
図４に戻って、ローカルＩＯ線対ＬＩＯ，／ＬＩＯにはイコライザ２８が設けられ、ローカルＩＯ線対ＬＩＯ，／ＬＩＯはブロック選択スイッチＢＳを介してグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａに接続され、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａにもイコライザ２９が設けられる。
【００４８】
イコライザ２８は、図７に示すように、ＮチャネルＭＯＳトランジスタ５１〜５３を含む。ＮチャネルＭＯＳトランジスタ５１，５２は、ローカルＩＯ線ＬＩＯと／ＬＩＯの間に直列接続され、それらのゲートはローカルＩＯ線イコライズ信号ＬＩＯＥＱを受ける。ＮチャネルＭＯＳトランジスタ５１，５２の間のノードは、電源電位ＶＣＣを受ける。ＮチャネルＭＯＳトランジスタ５３は、ローカルＩＯ線ＬＩＯと／ＬＩＯとの間に接続され、そのゲートはローカルＩＯ線イコライズ信号ＬＩＯＥＱを受ける。
【００４９】
信号ＬＩＯＥＱが活性化レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ５１〜５３が導通してローカルＩＯ線ＬＩＯ，／ＬＩＯの電位が電源電位ＶＣＣにイコライズされる。信号ＬＩＯＥＱが非活性化レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ５１〜５３が非導通になってイコライザ２８が非活性化される。
【００５０】
ブロック選択スイッチＢＳは、ＮチャネルＭＯＳトランジスタ５４，５５を含む。ＮチャネルＭＯＳトランジスタ５４はローカルＩＯ線ＬＩＯとグローバルＩＯ線ＧＩＯａとの間に接続され、ＮチャネルＭＯＳトランジスタ５５はローカルＩＯ線／ＬＩＯとグローバルＩＯ線／ＧＩＯａとの間に接続される。ＮチャネルＭＯＳトランジスタ５４，５５のゲートはともにブロック選択信号φＢを受ける。
【００５１】
信号φＢが選択レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ５４，５５が導通してローカルＩＯ線ＬＩＯ，／ＬＩＯとグローバルＩＯ線ＧＩＯａ，／ＧＩＯａとが結合される。信号φＢが非選択レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ５４，５５が非導通になってローカルＩＯ線ＬＩＯ，／ＬＩＯとグローバルＩＯ線ＧＩＯａ，／ＧＩＯａとが電気的に切り離される。
【００５２】
イコライザ２９は、ＮチャネルＭＯＳトランジスタ５６〜５８を含む。ＮチャネルＭＯＳトランジスタ５６，５７はグローバルＩＯ線ＧＩＯａと／ＧＩＯａとの間に直列接続され、ＮチャネルＭＯＳトランジスタ５８はグローバルＩＯ線ＧＩＯａと／ＧＩＯａとの間に接続される。ＮチャネルＭＯＳトランジスタ５６，５７間のノードは電源電位ＶＣＣを受け、ＮチャネルＭＯＳトランジスタ５６〜５８のゲートはともにグローバルＩＯ線イコライズ信号ＧＩＯＥＱを受ける。
【００５３】
信号ＧＩＯＥＱが活性化レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ５６〜５８が導通してグローバルＩＯ線ＧＩＯａと／ＧＩＯａの電位は電源電位ＶＣＣにイコライズされる。信号ＧＩＯＥＱが非活性化レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ５６〜５８が非導通になってイコライザ２９が非活性化される。
【００５４】
次に、図４〜図７で示した部分の動作について簡単に説明する。通常の読出動作時は、イコライザ２６，２８，２９が非活性化された後、１本のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ、センスアンプ２５が活性化される。これにより、そのワード線ＷＬに対応する各メモリセルＭＣが活性化されて、そのメモリセルＭＣの記憶データがそのメモリセルＭＣに対応するビット線対ＢＬ，／ＢＬに読出される。次いで、１本の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられてその列選択線ＣＳＬに対応する列選択ゲート２７が導通し、その列選択線ＣＳＬに対応するビット線対ＢＬ，／ＢＬのデータ信号が列選択ゲート２７、ローカルＩＯ線対ＬＩＯ，／ＬＩＯ、ブロック選択スイッチＢＳおよびグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａを介して読出／書込回路１０ａに伝達される。
【００５５】
通常の書込動作時は、イコライザ２６，２８，２９が非活性化された後、１本のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ、センスアンプ２５が活性化される。これにより、そのワード線ＷＬに対応する各メモリセルＭＣが活性化されて、そのメモリセルＭＣの記憶データがそのメモリセルＭＣに対応するビット線対ＢＬ，／ＢＬに読出される。次いで、この列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列選択線ＣＳＬに対応する列選択ゲート２７が導通し、読出／書込回路１０ａによってグローバルＩＯ線対ＧＩＯａ，／ＧＩＯａ、ブロック選択スイッチＢＳ、ローカルＩＯ線対ＬＩＯ，／ＬＩＯ、列選択ゲート２７およびビット線対ＢＬ，／ＢＬを介して選択されたメモリセルＭＣにデータ信号が書込まれる。
【００５６】
マルチビットテストにおける書込動作時は、同時に複数本の列選択線ＣＳＬが選択レベルの「Ｈ」レベルＶＨにされて、同時に複数のメモリセルＭＣに同じ論理レベルのデータ信号が書込まれる。
【００５７】
マルチビットテストにおける読出動作時は、同時に複数本の列選択線ＣＳＬがテスト電位ＶＴＭにされる。テスト電位ＶＴＭにされた列選択線ＣＳＬに対応する列選択ゲート２７は「Ｌ」レベルの信号のみを通過させる。したがって、選択された複数のメモリセルＭＣから読出された複数のデータ信号の論理レベルが一致した場合は、ローカルＩＯ線ＬＩＯ，／ＬＩＯのうちのいずれか一方のローカルＩＯ線が「Ｈ」レベルになり、他方のローカルＩＯ線が「Ｌ」レベルになる。また、選択された複数のメモリセルＭＣから読出された複数のデータ信号の論理レベルが一致しない場合は、ローカルＩＯ線ＬＩＯ，／ＬＩＯがともに「Ｌ」レベルになる。なお、メモリマットＭＭｂもメモリマットＭＭａと同じ構成である。
【００５８】
図８は、図３に示した読出／書込回路１０ａの構成を示す回路ブロック図である。図８において、読出／書込回路１０ａは、ライトデータアンプ６０、ライトドライバ６１、プリアンプ６２、判定回路６３およびデータバスドライバ６４を含み、データバスＤＢＬ０，／ＤＢＬ０にはイコライザ６５が設けられている。
【００５９】
イコライザ６５は、ＮチャネルＭＯＳトランジスタ６６〜６８を含む。ＮチャネルＭＯＳトランジスタ６６はデータバス線ＤＢＬ０と／ＤＢＬ０の間に接続され、ＮチャネルＭＯＳトランジスタ６７，６８はデータバス線ＤＢＬ０と／ＤＢＬ０の間に直列接続される。ＮチャネルＭＯＳトランジスタ６６〜６８のゲートはともにデータバスイコライズ信号ＤＢＥＱを受け、ＮチャネルＭＯＳトランジスタ６７，６８の間のノードは接地電位ＧＮＤを受ける。
【００６０】
信号ＤＢＥＱが活性化レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ６６〜６８が導通し、データバス線ＤＢＬ０と／ＤＢＬ０の電位は接地電位ＧＮＤにイコライズされる。信号ＤＢＥＱが非活性化レベルの「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ６６〜６８は非導通になってイコライザ６５が非活性化される。
【００６１】
ライトデータアンプ６０は、書込動作時に活性化され、ＩＯバッファ１４からデータバスＤＢ０を介して与えられた書込データ信号をライトドライバ６１に与える。ライトドライバ６１は、ライトデータアンプ６０から与えられた書込データ信号に従って、グローバルＩＯ線ＧＩＯａ，／ＧＩＯａのうちのいずれか一方のグローバルＩＯ線を「Ｈ」レベルにするとともに他方のグローバルＩＯ線を「Ｌ」レベルにする。
【００６２】
プリアンプ６２は、通常の読出動作時に活性化され、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａのデータ信号を読出してデータバスドライバ６４に与える。判定回路６３は、マルチビットテストにおける読出動作時に活性化され、グローバルＩＯ線ＧＩＯａ，／ＧＩＯａがともに「Ｌ」レベルの場合および／またはＧＩＯｂ，／ＧＩＯｂがともに「Ｌ」レベルの場合は選択された複数のメモリセルＭＣのうちの少なくとも１つが正常でないと判定し、グローバルＩＯ線ＧＩＯａ，／ＧＩＯａのうちのいずれか一方が「Ｈ」レベルであり、かつグローバルＩＯ線ＧＩＯｂ，／ＧＩＯｂのうちのいずれか一方が「Ｈ」レベルである場合は選択された複数のメモリセルＭＣはともに正常であると判定し、判定結果を示すデータ信号をデータバスドライバ６４に与える。データバスドライバ６４は、プリアンプ６２および判定回路６３からのデータ信号に従って、データバス線ＤＢＬ０，／ＤＢＬ０のうちのいずれか一方を「Ｈ」レベルにするとともに他方を「Ｌ」レベルにする。
【００６３】
図９は、図８に示した判定回路６３の構成を示す回路図である。図９において、この判定回路６３は、ＮＯＲゲート７１，７２、ＯＲゲート７３、インバータ７４，７５およびＮチャネルＭＯＳトランジスタ７６〜７９を含む。ＮＯＲゲート７１はグローバルＩＯ線ＧＩＯａ，／ＧＩＯａの電位を受け、ＮＯＲゲート７２はグローバルＩＯ線ＧＩＯｂ，／ＧＩＯｂの電位を受け、ＯＲゲート７３はＮＯＲゲート７１，７２の出力信号を受ける。
【００６４】
インバータ７４およびＮチャネルＭＯＳトランジスタ７６は、ＯＲゲート７３の出力ノードとノードＮ７６との間に直列接続され、ＮチャネルＭＯＳトランジスタ７７はＯＲゲート７３の出力ノードとノードＮ７７との間に接続される。ＮチャネルＭＯＳトランジスタ７６，７７のゲートはともに信号φＴを受ける。ＮチャネルＭＯＳトランジスタ７８，７９は、それぞれノードＮ７６，Ｎ７７と接地電位ＧＮＤのラインとの間に接続される。信号φＴは、インバータ７５を介してＮチャネルＭＯＳトランジスタ７８，７９のゲートに入力される。ノードＮ７６，Ｎ７７に現われる信号は、この判定回路の出力信号φＰ，／φＰとなる。
【００６５】
グローバルＩＯ線ＧＩＯａ，／ＧＩＯａがともに「Ｌ」レベルの場合および／またはグローバルＩＯ線ＧＩＯｂ，／ＧＩＯｂがともに「Ｌ」レベルの場合は、ＮＯＲゲート７１および／またはＮＯＲゲート７２の出力信号が「Ｈ」レベルになってＯＲゲート７３の出力信号が「Ｈ」レベルになる。
【００６６】
グローバルＩＯ線ＧＩＯａ，／ＧＩＯａのうちの少なくとも一方が「Ｈ」レベルであり、かつグローバルＩＯ線ＧＩＯｂ，／ＧＩＯｂのうちの少なくとも一方が「Ｈ」レベルである場合は、ＮＯＲゲート７１，７２の出力信号はともに「Ｌ」レベルになってＯＲゲート７３の出力信号が「Ｌ」レベルになる。
【００６７】
信号φＴが非活性化レベルの「Ｌ」レベルの場合は、ＮチャネルＭＯＳトランジスタ７６，７７が非導通になるとともにＮチャネルＭＯＳトランジスタ７８，７９が導通し、信号φＰ，／φＰがともに「Ｌ」レベルにされる。信号φＴは、マルチビットテストにおける読出動作時に、所定タイミングで活性化レベルの「Ｈ」レベルにされる。信号φＴが活性化レベルの「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ７８，７９が非導通になるとともにＮチャネルＭＯＳトランジスタ７６，７７が導通し、ＯＲゲート７３の出力信号はインバータ７４で反転されて信号φＰにされるとともに、ＯＲゲート７３の出力信号が信号／φＰとなる。したがって、メモリマットＭＭａ，ＭＭｂから選択された複数のメモリセルＭＣのうちの少なくとも１つが不良である場合は信号φＰ，／φＰはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされ、選択された複数のメモリセルＭＣがともに正常である場合は信号φＰ，／φＰはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。信号φＰ，／φＰは、データバスドライバ６４に与えられる。
【００６８】
データバスドライバ６４は、図１０に示すように、インバータ８１，８２、ＰチャネルＭＯＳトランジスタ８３，８４およびＮチャネルＭＯＳトランジスタ８５，８６を含む。ＰチャネルＭＯＳトランジスタ８３，８４はそれぞれ電源電位ＶＣＣのラインとデータバス線ＤＢＬ０，／ＤＢＬ０との間に接続され、ＮチャネルＭＯＳトランジスタ８５，８６はそれぞれデータバスＤＢＬ０，／ＤＢＬ０と接地電位ＧＮＤのラインとの間に接続される。信号φＰは、インバータ８１を介してＰチャネルＭＯＳトランジスタ８３のゲートに入力されるとともに、ＮチャネルＭＯＳトランジスタ８６のゲートに入力される。信号／φＰは、インバータ８２を介してＰチャネルＭＯＳトランジスタ８４のゲートに入力されるとともに、ＮチャネルＭＯＳトランジスタ８５のゲートに入力される。
【００６９】
信号φＰ，／φＰがともに「Ｌ」レベルの場合は、ＭＯＳトランジスタ８３〜８５がともに非導通になってデータバス線ＤＢＬ０，／ＤＢＬ０がともにハイインピーダンス状態にされる。信号φＰ，／φＰがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルの場合は、ＭＯＳトランジスタ８３，８６が非導通になるとともにＭＯＳトランジスタ８４，８５が導通し、データバス線ＤＢＬ０，／ＤＢＬ０がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。信号φＰ，／φＰが「Ｈ」レベルおよび「Ｌ」レベルの場合は、ＭＯＳトランジスタ８４，８５は非導通になるとともにＭＯＳトランジスタ８３，８６が導通し、データバス線ＤＢＬ０，／ＤＢＬ０がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。読出／書込回路１０ｂは、読出／書込回路１０ａから判定回路６３を除去したものである。
【００７０】
次に、列デコーダ２０ａについて説明する。列デコーダ２０ａは、図１１に示すように、プリデコーダ９０〜９４およびメインデコーダ９５を備える。プリデコーダ９０は、列アドレス信号ＣＡ０，ＣＡ１およびテストモード信号ＴＭ０，ＴＭ１に従って、プリデコード信号ＡＹＡ〜ＡＹＡ３のうちのいずれか１または２以上の信号を活性化レベルの「Ｈ」レベルにする。プリデコーダ９１は、列アドレス信号ＣＡ２，ＣＡ３およびテストモード信号ＴＭ２，ＴＭ３に従って、プリデコード信号ＡＹＢ０〜ＡＹＢ３のうちのいずれか１または２以上の信号を活性化レベルの「Ｈ」レベルにする。プリデコーダ９２は、列アドレス信号ＣＡ４，ＣＡ５およびテストモード信号ＴＭ４，ＴＭ５に従って、プリデコード信号ＡＹＣ０〜ＡＹＣ３のうちのいずれか１または２以上の信号を活性化レベルの「Ｈ」レベルにする。プリデコーダ９３は、列アドレス信号ＣＡ６，ＣＡ７およびテストモード信号ＴＭ６，ＴＭ７に従って、プリデコード信号ＡＹＤ０〜ＡＹＤ３のうちのいずれか１または２以上の信号を活性化レベルの「Ｈ」レベルにする。プリデコーダ９４は、列アドレス信号ＣＡ８およびテストモード信号ＴＭ８に従って、プリデコード信号ＣＤＥ０，ＣＤＥ１のうちのいずれか１つまたは両方の信号を活性化レベルの「Ｈ」レベルにする。
【００７１】
テストモード信号ＴＭ０〜ＴＭ８は、たとえば、いわゆるアドレスキー方式により生成される。すなわち、ＷＣＢＲ（／ＷＥ，／ＣＡＳ　Ｂｅｆｏｒｅ　／ＲＡＳ）のタイミングで、アドレス信号Ａ０〜Ａｍが所定の論理レベルの組合せで入力されると、そのアドレス信号Ａ０〜Ａｍに応じた論理レベルの組合せのテストモード信号ＴＭ０〜ＴＭ８が図１の制御回路５で生成される。
【００７２】
メインデコーダ９５は、プリデコーダ９０〜９４からのプリデコード信号ＡＹＡ０〜ＡＹＡ３；…；ＣＤＥ０，ＣＤＥ１に従って、通常動作時は５１２本の列選択線ＣＳＬ０〜ＣＳＬ５１１のうちのいずれか１本の列選択線ＣＳＬを選択レベルの「Ｈ」レベルＶＨにし、マルチビットテスト時は５１２本の列選択線ＣＳＬ０〜ＣＳＬ５１１のうちのいずれか２以上の列選択線ＣＳＬまたはすべての列選択線ＣＳＬ０〜ＣＳＬ５１１を選択し、選択した各列選択線ＣＳＬをテスト電位ＶＴＭにする。
【００７３】
図１２は、プリデコーダ９０の構成を示す回路図である。図１２において、プリデコーダ９０は、インバータ１００〜１０３およびＮＯＲゲート１０４〜１１５を含む。列アドレス信号ＣＡ０はインバータ１００，１０３の各々に入力され、列アドレス信号ＣＡ１はインバータ１０１，１０２の各々に入力される。ＮＯＲゲート１０４，１０５の一方入力ノードは、それぞれインバータ１００，１０１の出力信号／ＣＡ０，／ＣＡ１を受ける。ＮＯＲゲート１０６，１０７の一方入力ノードは、それぞれ信号ＣＡ０およびインバータ１０２の出力信号／ＣＡ１を受ける。ＮＯＲゲート１０８，１０９の一方入力ノードは、それぞれインバータ１０３の出力信号／ＣＡ０および信号ＣＡ１を受ける。ＮＯＲゲート１１０，１１１の一方入力ノードは、それぞれ信号ＣＡ０，ＣＡ１を受ける。ＮＯＲゲート１０４，１０６，１０８，１１０の他方入力ノードは、テストモード信号ＴＭ０を受ける。ＮＯＲゲート１０５，１０７，１０９，１１１の他方入力ノードは、テストモード信号ＴＭ１を受ける。
【００７４】
ＮＯＲゲート１１２は、ＮＯＲゲート１０４，１０５の出力信号を受け、その出力信号はプリデコード信号ＡＹＡ０になる。ＮＯＲゲート１１３は、ＮＯＲゲート１０６，１０７の出力信号を受け、その出力信号はプリデコード信号ＡＹＡ１になる。ＮＯＲゲート１１４は、ＮＯＲゲート１０８，１０９の出力信号を受け、その出力信号はプリデコード信号ＡＹＡ２になる。ＮＯＲゲート１１５は、ＮＯＲゲート１１０，１１１の出力信号を受け、その出力信号はプリデコード信号ＡＹＡ３になる。
【００７５】
通常動作時は、テストモード信号（ＴＭ０，ＴＭ１）は（０，０）にされる。したがって、列アドレス信号（ＣＡ０，ＣＡ１）が（０，０）、（１，０）、（０，１）、（１，１）の場合は、プリデコード信号ＡＹＡ０〜ＡＹＡ３はそれぞれ（１，０，０，０）、（０，１，０，０）、（０，０，１，０）、（０，０，０，１）にされる。なお、０は「Ｌ」レベル、１は「Ｈ」レベルである。
【００７６】
マルチビットテスト時は、テストモード信号（ＴＭ０，ＴＭ１）が（０，０）、（１，０）、（０，１）または（１，１）にされる。テストモード信号（ＴＭ０，ＴＭ１）が（０，０）の場合は、上述のとおりである。テストモード信号（ＴＭ０，ＴＭ１）が（１，０）の場合は、列アドレス信号ＣＡ０に関係なく、ＮＯＲゲート１０４，１０６，１０８，１１０の出力信号が「Ｌ」レベルにされる。したがって、列アドレス信号（ＣＡ０，ＣＡ１）が（０，０）、（１，０）、（０，１）、（１，１）の場合は、プリデコード信号（ＡＹＡ０〜ＡＹＡ３）はそれぞれ（１，１，０，０）、（１，１，０，０）、（０，０，１，１）、（０，０，１，１）にされる。
【００７７】
テストモード信号（ＴＭ０，ＴＭ１）が（０，１）の場合は、列アドレス信号ＣＡ１に関係なく、ＮＯＲゲート１０５，１０７，１０９，１１１の出力信号が「Ｌ」レベルにされる。したがって、列アドレス信号（ＣＡ０，ＣＡ１）が（０，０）、（１，０）、（０，１）、（１，１）の場合は、プリデコード信号（ＡＹＡ０〜ＡＹＡ３）は（１，０，１，０）、（０，１，０，１）、（１，０，１，０）、（０，１，０，１）にされる。
【００７８】
テストモード信号（ＴＭ０，ＴＭ１）が（１，１）の場合は、列アドレス信号ＣＡ０，ＣＡ１に関係なく、ＮＯＲゲート１０４〜１１１の出力信号が「Ｌ」レベルにされて、プリデコード信号（ＡＹＡ０〜ＡＹＡ３）は（１，１，１，１）にされる。他のプリデコーダ９１〜９３は、信号の番号が異なるだけで、プリデコーダ９０と同じ構成である。
【００７９】
プリデコーダ９４は、図１３に示すように、インバータ１１６およびＯＲゲート１１７，１１８を含む。列アドレス信号ＣＡ８は、インバータ１１６で反転されて信号／ＣＡ８となる。ＯＲゲート１１７は、信号／ＣＡ８およびテストモード信号ＴＭ８を受け、その出力信号はプリデコード信号ＣＤＥ０となる。ＯＲゲート１１８は、列アドレス信号ＣＡ８およびテストモード信号ＴＭ８を受け、その出力信号はプリデコード信号ＣＤＥ１となる。
【００８０】
通常動作時はテストモード信号ＴＭ８は０にされ、マルチビットテスト時はテストモード信号ＴＭ８は０または１にされる。テストモード信号ＴＭ８が０の場合は、プリデコード信号ＣＤＥ０，ＣＤＥ１はそれぞれ信号／ＣＡ８，ＣＡ８となる。したがって、列アドレス信号ＣＡ８が０、１の場合は、それぞれプリデコード信号（ＣＤＥ０，ＣＤＥ１）は（１，０）、（０，１）となる。
【００８１】
テストモード信号ＴＭ８が１の場合は、列アドレス信号ＣＡ８に関係なく、ＯＲゲート１１７，１１８の出力信号は１になる。したがって、列アドレス信号ＣＡ８が０，１の場合は、それぞれプリデコード信号（ＣＤＥ０，ＣＤＥ１）は（１，１）、（１，１）となる。
【００８２】
図１４は、メインデコーダ９５の構成を示す回路図である。図１４において、このメインデコーダ９５は、それぞれ５１２本の列選択線ＣＳＬ０〜ＣＳＬ５１１に対応して設けられた５１２組のＮＡＮＤゲート１２０およびインバータ１２１を含む。５１２本の列選択線ＣＳＬ０〜ＣＳＬ５１１の各々には、信号ＡＹＡ０〜ＡＹＡ３のうちのいずれか１つの信号と、信号ＡＹＢ０〜ＡＹＢ３のうちのいずれか１つの信号と、ＡＹＣ０〜ＡＹＣ３のうちのいずれか１つの信号と、信号ＡＹＤ０〜ＡＹＤ３のうちのいずれか１つの信号と、信号ＣＤＥ０，ＣＤＥ１のうちのいずれか１つの信号とが予め割当てられている。ある列選択線ＣＳＬに割当てられた５つの信号は、その列選択線ＣＳＬに対応するＮＡＮＤゲート１２０に入力される。インバータ１２１は、ＮＡＮＤゲート１２０の出力信号を反転させてその列選択線ＣＳＬに与える。したがって、予め割当てられた５つの信号がともに「Ｈ」レベルにされた場合のみその列選択線ＣＳＬが選択レベルにされる。
【００８３】
たとえば、１番目の列選択線ＣＳＬ０には、プリデコード信号ＡＹＡ０，ＡＹＢ０，ＡＹＣ０，ＡＹＤ０，ＣＤＥ０が割当てられている。これらの信号ＡＹＡ０，ＡＹＢ０，ＡＹＣ０，ＡＹＤ０，ＣＤＥ０がともに「Ｈ」レベルにされると、列選択線ＣＳＬ０は「Ｈ」レベルにされる。
【００８４】
２番目の列選択線ＣＳＬ１には、プリデコード信号ＡＹＡ１，ＡＹＢ０，ＡＹＣ０，ＡＹＤ０，ＣＤＥ０が割当てられている。これらの信号ＡＹＡ１，ＡＹＢ０，ＡＹＣ０，ＡＹＤ０，ＣＤＥ０がともに「Ｈ」レベルにされると、列選択線ＣＳＬ１は「Ｈ」レベルにされる。以下同様である。
【００８５】
換言すると、５１２本の列選択線ＣＳＬ０〜ＣＳＬ５１１は、それぞれが２５６本の列選択線ＣＳＬを含む２つの第１グループに分割されている。２つの第１グループには信号ＣＤＥ０，ＣＤＥ１が予め割当てられている。信号ＣＤＥ０，ＣＤＥ１の各々を「Ｌ」レベルまたは「Ｈ」レベルにすることにより、いずれか１つまたは２つの第１のグループを選択することができる。
【００８６】
各第１グループの２５６本の列選択線（たとえばＣＳＬ０〜ＣＳＬ２５５）は、それぞれが６４本の列選択線ＣＳＬを含む４つの第２グループに分割されている。４つの第２グループにはそれぞれ信号ＡＹＤ０〜ＡＹＤ３が予め割当てられている。信号ＡＹＤ０〜ＡＹＤ３の各々を「Ｌ」レベルまたは「Ｈ」レベルにすることにより、いずれか１つまたは２以上の第２グループを選択することができる。
【００８７】
各第２グループの６４本の列選択線（たとえばＣＳＬ０〜ＣＳＬ６３）は、それぞれが１６本の列選択線ＣＳＬを含む４つの第３グループに分割されている。４つの第３グループにはそれぞれ信号ＡＹＣ０〜ＡＹＣ３が予め割当てられている。信号ＡＹＣ０〜ＡＹＣ３の各々を「Ｌ」レベルまたは「Ｈ」レベルにすることにより、いずれか１つまたは２以上の第３グループを選択することができる。
【００８８】
各第３グループの１６本の列選択線（たとえばＣＳＬ０〜ＣＳＬ１５）は、それぞれが４本の列選択線ＣＳＬを含む４つの第４グループに分割されている。４つの第４グループにはそれぞれ信号ＡＹＢ０〜ＡＹＢ３が予め割当てられている。信号ＡＹＢ０〜ＡＹＢ３の各々を「Ｌ」レベルまたは「Ｈ」レベルにすることにより、いずれか１つまたは２以上の第４グループを選択することができる。
【００８９】
各第４グループの４本の列選択線（たとえばＣＳＬ０〜ＣＳＬ３）には、それぞれ信号ＡＹＡ０〜ＡＹＡ３が予め割当てられている。信号ＡＹＡ０〜ＡＹＡ３の各々を「Ｌ」レベルまたは「Ｈ」レベルにすることにより、いずれか１または２以上の列選択線ＣＳＬを選択することができる。
【００９０】
したがって、図１１〜図１３で示したプリデコーダ９０〜９４によって所定のプリデコード信号を「Ｈ」レベルにすることによって所望の数の列選択線ＣＳＬを同時に選択することができる。
【００９１】
たとえば、図１２がプリデコーダ９０においてテストモード信号（ＴＭ０，ＴＭ１）を（０，１）にするとともに列アドレス信号ＣＡ０を０にすることにより、２つのプリデコード信号ＡＹＡ０，ＡＹＡ２を「Ｈ」レベルにすることができる。この状態で、プリデコード信号ＡＹＢ０，ＡＹＣ０，ＡＹＤ０，ＣＤＥ０を「Ｈ」レベルにすれば、２本の列選択線ＣＳＬ０，ＣＳＬ２を同時に選択することができる。さらに、図１３のプリデコーダ９４においてテストモード信号ＴＭ８を１にすることにより、プリデコード信号ＣＤＥ０，ＣＤＥ１をともに「Ｈ」レベルにすれば、４本の列選択線ＣＳＬ０，ＣＳＬ２，ＣＳＬ２５６，ＣＳＬ２５８を同時に選択することができる。また、すべてのプリデコード信号ＡＹＡ０〜ＡＹＡ３；…；ＣＤＥ０，ＣＤＥ１を「Ｈ」レベルにすることにより、５１２本の列選択線ＣＳＬ０〜ＣＳＬ５１１を同時に選択することができる。
【００９２】
図１５は、メインデコーダ９５の各インバータ１２１の駆動電圧を切換える切換回路１３０の構成を示す回路図である。図１５において、この切換回路１３０は、ＮＡＮＤゲート１３１、インバータ１３２およびＰチャネルＭＯＳトランジスタ１３３，１３４を含む。ＰチャネルＭＯＳトランジスタ１３３は電源電位ＶＣＣのラインとインバータ１２１の電源ノードＮ１２２との間に接続され、ＰチャネルＭＯＳトランジスタ１３４はテスト電位ＶＴＭのラインとインバータ１２１の電源ノードとの間に接続される。ＮＡＮＤゲート１３１は、テストモード信号ＴＭおよび信号ＲＤＳを受ける。信号ＴＭはマルチビットテスト時に活性化レベルの「Ｈ」レベルにされる信号であり、信号ＲＤＳは読出動作時に活性化レベルの「Ｈ」レベルにされる信号である。ＮＡＮＤゲート１３１の出力信号ＺＴＭＤは、インバータ１３２を介してＰチャネルＭＯＳトランジスタ１３３のゲートに入力されるとともに、ＰチャネルＭＯＳトランジスタ１３４のゲートに直接入力される。
【００９３】
通常動作時およびマルチビットテストにおける書込動作時は、信号ＴＭ，ＲＤＳのうちの少なくとも１つの信号は「Ｌ」レベルにされるので、ＮＡＮＤゲート１３１の出力信号ＺＴＭＤが「Ｈ」レベルにされ、インバータ１３０の出力信号ＴＭＤが「Ｌ」レベルにされる。これにより、ＰチャネルＭＯＳトランジスタ１３４が非導通にされるとともにＰチャネルＭＯＳトランジスタ１３３が導通し、インバータ１２１の電源ノードＮ１２２には電源電位ＶＣＣが与えられる。
【００９４】
マルチビットテストにおける読出動作時は、信号ＴＭ，ＲＤＳがともに「Ｈ」レベルにされてＮＡＮＤゲート１３１の出力信号ＺＴＭＤが「Ｌ」レベルにされ、インバータ１３２の出力信号ＴＭＤが「Ｈ」レベルにされる。これにより、ＰチャネルＭＯＳトランジスタ１３３が非導通にされるとともにＰチャネルＭＯＳトランジスタ１３４が導通し、インバータ１２１の電源ノードＮ１２２にはテスト電位ＶＴＭが与えられる。
【００９５】
インバータ１２１は、ＰチャネルＭＯＳトランジスタ１２２およびＮチャネルＭＯＳトランジスタ１２３を含む。ＰチャネルＭＯＳトランジスタ１２２は、電源ノードＮ１２２と対応の列選択線（たとえばＣＳＬ０）との間に接続され、そのゲートはＮＡＮＤゲート１２０の出力信号φ１２０を受ける。ＮチャネルＭＯＳトランジスタ１２３は、列選択線ＣＳＬ０と接地電位ＧＮＤのラインとの間に接続され、そのゲートはＮＡＮＤゲート１２０の出力信号φ１２０を受ける。
【００９６】
ＮＡＮＤゲート１２０の出力信号φ１２０が「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ１２２が非導通にされるとともにＮチャネルＭＯＳトランジスタ１２３が導通し、列選択線ＣＳＬ０が接地電位ＧＮＤにされる。ＮＡＮＤゲート１２０の出力信号φ１２０が「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ１２３が非導通にされるとともにインバータ１２２が導通し、列選択線ＣＳＬ０は電源電位ＶＣＣまたはテスト電位ＶＴＭにされる。
【００９７】
以下、このＳＤＲＡＭのマルチビットテスト時の動作について説明する。まず、図１６に示すように、メモリマットＭＭａ，ＭＭｂの各々において複数の列選択線（図ではＣＳＬ０，ＣＳＬ１）を選択して複数のメモリセルＭＣに「Ｈ」レベルのデータ信号を一度に書込む。
【００９８】
すなわち図１７に示すように、外部クロック信号ＣＬＫのある立上がりエッジ（時刻ｔ０）に同期してアクティブコマンドＡＣＴ（／ＣＳ＝Ｌ，／ＲＡＳ＝Ｌ，ＣＡＳ＝Ｈ，／ＷＥ＝Ｈ）が入力され、そのときのアドレス信号Ａ０〜Ａｍが行アドレス信号ＲＡ０〜ＲＡｍとして取込まれる。これに応じて、行デコーダ１６によって行アドレス信号ＲＡ０〜ＲＡｍに応じた行のワード線（図ではＷＬ０）が選択レベルの「Ｈ」レベルに立上げられ、その行の各メモリセルＭＣが活性化される。これにより、各ビット線対ＢＬ，／ＢＬ間に微小電位差が発生し、センスアンプ２５のノードＮ３４，Ｎ３５の電位ＶＡ，／ＶＡ間にも微小電位差が発生する。
【００９９】
次いでセンスアンプ活性化信号Ｓ０Ｎ，ＺＳ０Ｐがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、センスアンプ２５が活性化されて各ビット線対ＢＬ，／ＢＬ間の電位差が電源電圧ＶＣＣに増幅される。ここでは、列選択線ＣＳＬ０，ＣＳＬ１に対応するメモリセルＭＣ，ＭＣには「Ｌ」レベルのデータ信号が記憶されていて、ビット線（ＢＬ０，／ＢＬ０）、（ＢＬ１，／ＢＬ１）はそれぞれ（Ｌ，Ｈ）、（Ｌ，Ｈ）になったものとする。
【０１００】
次に、アクティブコマンドＡＣＴの入力から２クロックサイクル経過後のクロック信号ＣＬＫの立上がりエッジ（時刻ｔ２）に同期してライトコマンドＷＲＩＴＥ（／ＣＳ＝Ｌ，／ＲＡＳ＝Ｈ，／ＣＡＳ＝Ｌ，ＷＥ＝Ｌ）が入力され、そのときのアドレス信号Ａ０〜Ａｍが列アドレス信号ＣＡ０〜ＣＡｍとして取込まれるとともに、書込データ信号Ｄ０が取込まれる。これに応じて、列デコーダ２０ａによって列アドレス信号ＣＡ０〜ＣＡｍおよびテストモード信号ＴＭ０〜ＴＭ８に応じた列の列選択線ＣＳＬ０，ＣＳＬ１が選択レベルの「Ｈ」レベルに立上げられ、列選択線ＣＳＬ０，ＣＳＬ１に対応する列選択ゲート２７，２７が導通する。また、取込んだ書込データ信号Ｄ０の論理レベル（図では「Ｈ」レベル）に従って、データバス線ＤＢＬ０，／ＤＢＬ０がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルされる。データバス線ＤＢＬ０，／ＤＢＬ０の電位は、読出／書込回路１０ａ、グローバルＩＯ線対ＧＩＯａ，／ＧＩＯａ、ブロック選択スイッチＢＳ、ローカルＩＯ線対ＬＩＯ，／ＬＩＯ、列選択ゲート２７，２７、およびビット線対ＢＬ０，／ＢＬ０；ＢＬ１，／ＢＬ１を介して２つのメモリセルＭＣ，ＭＣに書込まれる。
【０１０１】
列選択線ＣＳＬ０，ＣＳＬ１およびワード線ＷＬ０が「Ｌ」レベルに立下げられ、センスアンプ２５が非活性化されると、各メモリセルＭＣにはデータ信号が記憶される。メモリセルＭＣが正常な場合は書込データ信号Ｄ０と同じ論理レベル（この場合は「Ｈ」レベル）のデータ信号がそのメモリセルＭＣに記憶されるが、メモリセルＭＣが不良な場合は書込データ信号Ｄ０と逆の論理レベル（この場合は「Ｌ」レベル）のデータ信号がそのメモリセルＭＣに記憶される。
【０１０２】
図１８は、各メモリセルＭＣが正常である場合の読出動作を示すタイムチャートである。図１８において、外部クロック信号ＣＬＫのある立上がりエッジ（時刻ｔ０）に同期してアクティブコマンドＡＣＴ（／ＣＳ＝Ｌ，／ＲＡＳ＝Ｌ，／ＣＡＳ＝Ｈ，／ＷＥ＝Ｈ）が入力され、そのときのアドレス信号Ａ０〜Ａｍが行アドレス信号ＲＡ０〜ＲＡｍとして取込まれる。これに応じて、行デコーダ１６によって行アドレス信号ＲＡ０〜ＲＡｍに応じた行のワード線（図ではＷＬ０）が選択レベルの「Ｈ」レベルに立上げられ、その行の各メモリセルＭＣが活性化される。これにより、各ビット線対ＢＬ，／ＢＬ間に微小電位差が発生し、センスアンプ２５のノードＮ３４，Ｎ３５の電位ＶＡ，／ＶＡ間にも微小電位差が発生する。
【０１０３】
次いでセンスアンプ活性化信号Ｓ０Ｎ，ＺＳ０Ｐがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、センスアンプ２５が活性化されてビット線対ＢＬ，／ＢＬ間の電位差が電源電圧ＶＣＣに増幅される。ここでは、列選択線ＣＳ０，ＣＳ１に対応するメモリセルＭＣ，ＭＣには書込データ信号Ｄ０と同じ論理レベルすなわち「Ｈ」レベルのデータ信号が記憶されていて、ビット線（ＢＬ０，／ＢＬ０）、（ＢＬ１，／ＢＬ１）はそれぞれ（Ｈ，Ｌ）、（Ｈ，Ｌ）になったものとする。
【０１０４】
次に、アクティブコマンドＡＣＴの入力から２クロックサイクル経過後のクロック信号の立上がりエッジ（時刻ｔ２）に同期してリードコマンドＲＥＡＤ（／ＣＳ＝Ｌ，／ＲＡＳ＝Ｈ，／ＣＡＳ＝Ｌ，／ＷＥ＝Ｈ）が入力され、そのときのアドレス信号Ａ０〜Ａｍが列アドレス信号ＣＡ０〜ＣＡｍとして取込まれる。これに応じて、列デコーダ２０ａによって列アドレス信号ＣＡ０〜ＣＡｍおよびテストモード信号ＴＭ０〜ＴＭ８に応じた列の列選択線ＣＳＬ０，ＣＳＬ１がテスト電位ＶＴＭに立上げられ、センスアンプ２５，２５の出力電位ＶＡ０，／ＶＡ０；ＶＡ１，／ＶＡ１のうちの「Ｌ」レベルの電位だけが列選択ゲート２７，２７を通過してローカルＩＯ線ＬＩＯ，／ＬＩＯに伝達される。したがって、ローカルＩＯ線ＬＩＯ，／ＬＩＯはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。ローカルＩＯ線ＬＩＯ，／ＬＩＯの電位は、ブロック選択信号ＢＳおよびグローバルＩＯ線ＧＩＯａ，／ＧＩＯａを介して読出／書込回路１０ａに伝達される。
【０１０５】
グローバルＩＯ線ＧＩＯａ，／ＧＩＯａはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルであるから、図９のＮＯＲゲート７１の出力信号は「Ｌ」レベルになる。ここでは、メモリマットＭＭｂで選択された２つのメモリセルＭＣも正常であり、ＮＯＲゲート７２の出力信号も「Ｌ」レベルになったものとする。したがって、ＯＲゲート７３の出力信号は「Ｌ」レベルになり、インバータ７４の出力信号は「Ｈ」レベルになる。次いで信号φＰが所定時間だけ「Ｈ」レベルにされると、ＮチャネルＭＯＳトランジスタ７６，７７が導通するとともにＮチャネルＭＯＳトランジスタ７８，７９が非導通になり、φＰ，／φＰがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになる。これにより、図１０のＭＯＳトランジスタ８３，８６が導通するとともにＭＯＳトランジスタ８４，８５が非導通になってデータバス線ＤＢＬ０，／ＢＤＬ０は「Ｈ」レベルおよび「Ｌ」レベルになり、読出データ信号Ｑ０は選択された全メモリセルＭＣが正常であることを示す「Ｈ」レベルになる。
【０１０６】
次に、図１９に示すように、ワード線ＷＬ０および列選択線ＣＳＬ１によって選択されるメモリセルＭＣが不良であり、「Ｈ」レベルのデータ信号を書込んだにもかかわらずそのメモリセルＭＣには「Ｌ」レベルのデータ信号が記憶されているものとする。図２０は、この場合における読出動作を示すタイムチャートである。
【０１０７】
図２０において、アクティブコマンドＡＣＴに応答してワード線ＷＬ０が選択レベルの「Ｈ」レベルにされて各ビット線対ＢＬ，／ＢＬ間に微小電位差が発生し、センスアンプ２５が活性化されて各ビット線対ＢＬ，／ＢＬ間の電位差が電源電圧ＶＣＣに増幅される。ここでは、列選択線ＣＳＬ０，ＣＳＬ１に対応するメモリセルＭＣ，ＭＣにはそれぞれ「Ｈ」レベルおよび「Ｌ」レベルのデータ信号が記憶されていて、ビット線（ＢＬ０，／ＢＬ０）、（ＢＬ１，／ＢＬ１）がそれぞれ（Ｈ，Ｌ）、（Ｌ，Ｈ）になったものとする。
【０１０８】
次に、リードコマンドＲＥＡＤに応答して列選択線ＣＳＬ０，ＣＳＬ１がテスト電位ＶＴＭに立上げられ、センスアンプ２５，２５の出力電位ＶＡ０，／ＶＡ０；ＶＡ１，／ＶＡ１のうちの「Ｌ」レベルの電位だけが列選択ゲート２７，２７を介してローカルＩＯ線ＬＩＯ，／ＬＩＯに伝達される。したがって、ローカルＩＯ線ＬＩＯ，／ＬＩＯは「Ｌ」レベルにされる。ローカルＩＯ線ＬＩＯ，／ＬＩＯの電位は、ブロック選択スイッチＢＳおよびグローバルＩＯ線ＧＩＯａ，／ＧＩＯａを介して読出／書込回路１０ａに伝達される。
【０１０９】
グローバルＩＯ線ＧＩＯａ，／ＧＩＯａはともに「Ｌ」レベルであるから、図９のＮＯＲゲート７１の出力信号は「Ｈ」レベルになる。したがって、メモリマットＭＭｂで選択された２つのメモリセルＭＣが正常であるか否かに関係なく、ＯＲゲート７３の出力は「Ｈ」レベルになり、インバータ７４の出力は「Ｌ」レベルになる。次いで信号φＴが所定時間だけ「Ｈ」レベルされると、ＮチャネルＭＯＳトランジスタ７６，７７は導通するとともにＮチャネルＭＯＳトランジスタ７８，７９は非導通になり、信号φＰ，／φＰがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになる。これにより、図１０のＭＯＳトランジスタ８４，８５が導通するとともにＭＯＳトランジスタ８３，８６が非導通になってデータバス線ＤＢＬ０，／ＢＤＬ０はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、読出データ信号Ｑ０は選択された４つのメモリセルＭＣのうちの少なくとも１つが不良であることを示す「Ｌ」レベルになる。
【０１１０】
この実施の形態では、１つの行の所望の数（２〜５１２）のメモリセルＭＣを選択し、選択した所望の数のメモリセルＭＣのデータの書込および読出の各々を一度に行なってそれらのメモリセルＭＣが正常か否かを判定する。したがって、ＳＤＲＡＭのテスト時間の短縮化を図ることができる。
【０１１１】
なお、通常センスアンプ２５の電流供給能力は小さく、それに比べてローカルＩＯ線ＬＩＯ，／ＬＩＯおよびグローバルＩＯ線ＧＩＯ，／ＧＩＯの配線容量が大きいので、テストモード時において列選択線ＣＳＬをテスト電位ＶＴＭにする時間が短いと、センスアンプ２５が列選択ゲート２７を介してローカルＩＯ線ＬＩＯまたは／ＬＩＯおよびグローバルＩＯ線ＧＩＯまたは／ＧＩＯの電位を接地電位ＧＮＤまで十分に引下げることができなくなるおそれがある。したがって、図２１に示すように、マルチビットテストにおける読出動作時に列選択線ＣＳＬをテスト電位ＶＴＭにする時間は、通常動作時に列選択線ＣＳＬを選択レベルの「Ｈ」レベルにする時間よりも長くするとよい。
【０１１２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１３】
【発明の効果】
以上のように、この発明に係る半導体記憶装置では、複数のメモリセル、複数のワード線および複数組の第１および第２のビット線を含むメモリブロックと、各第１および第２のビット線に対応して設けられたセンスアンプと、複数の列選択線と、各列に対応して設けられ、それらの第１の電極がそれぞれ対応の第１および第２のビット線に接続され、それらのゲート電極がともに対応の列選択線に接続された第１および第２のＮチャネルＭＯＳトランジスタを含む列選択ゲートと、それぞれ第１および第２のＮチャネルＭＯＳトランジスタの第２の電極に接続され、各々が予め電源電位に充電された第１および第２のデータ線と、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択する行選択回路と、テストモード時は、列アドレス信号およびテストモード信号に従って複数の列選択線のうちのいずれか複数の列選択線またはすべての列選択線を選択し、選択した各列選択線を第１および第２のＮチャネルＭＯＳトランジスタのしきい値電位に略等しいテスト電位にする列選択回路と、予め同一のデータ信号が書込まれたテスト対象の複数のメモリセルが行選択回路によって活性化され、かつ列選択回路によって選択された複数の列選択線に対応する場合に、第１および第２のデータ線がともに接地電位にされたことに応じてテスト対象の複数のメモリセルのうちの少なくとも１つのメモリセルは不良であると判定し、第１および第２のデータ線のうちのいずれか一方のデータ線が電源電位であり他方のデータ線が接地電位であることに応じてテスト対象の複数のメモリセルは正常であると判定する判定回路とが設けられる。したがって、選択された行に属する複数のメモリセルのうちのいずれか複数のメモリセルまたはすべてのメモリセルが正常か否かを一度に判定することができるので、テスト時間の短縮化を図ることができる。
【０１１４】
好ましくは、列選択回路によって選択される列選択線の数は、テストモード信号によって変更可能にされている。この場合は、一度にテストするメモリセルの数を容易に変更することができる。
【０１１５】
また好ましくは、列選択回路は、通常動作時は列アドレス信号に従って複数の列選択線のうちのいずれかの列選択線を選択し、選択した列選択線をテスト電位よりも高い選択電位にしてその列選択線に対応する第１および第２のＮチャネルＭＯＳトランジスタを導通させる。またこの半導体記憶装置には、さらに、第１および第２のデータ線と列選択回路によって選択された各列選択線に対応する第１および第２のＮチャネルＭＯＳトランジスタならびに第１および第２のビット線とを介して、行選択回路によって活性化された各メモリセルのデータ信号の書込を行なう書込回路と、通常動作時に活性化され、第１および第２のデータ線の電位に基づいて、行選択回路によって選択されたワード線に対応し、かつ列選択回路によって選択された列選択線に対応するメモリセルのデータ信号を読出す読出回路とが設けられる。この場合は、選択された複数のメモリセルに同じデータ信号を一度に書込むことができる。
【０１１６】
また好ましくは、列選択回路が列選択線をテスト電位にする時間は、列選択回路が列選択線を選択電位にする時間よりも長く設定されている。この場合は、第１および／または第２のデータ線の電位を接地電位に十分に引下げることができる。
【図面の簡単な説明】
【図１】この発明の一実施の形態によるＳＤＲＡＭの全体構成を示すブロック図である。
【図２】図１に示したＳＤＲＡＭのチップレイアウトを示す図である。
【図３】図２に示したメモリアレイ６ａおよびそれに関連する部分を示すブロック図である。
【図４】図３に示したセンスアンプ帯およびメモリブロックの構成を示すブロック図である。
【図５】図４に示したメモリセルの構成を示す回路図である。
【図６】図４に示したセンスアンプ、イコライザおよび列選択ゲートの構成を示す回路図である。
【図７】図４に示したブロック選択スイッチおよびイコライザ２８，２９の構成を示す回路図である。
【図８】図３に示した読出／書込回路１０ａの構成を示すブロック図である。
【図９】図８に示した判定回路の構成を示す回路図である。
【図１０】図８に示したデータバスドライバの構成を示す回路図である。
【図１１】図３に示した列デコーダの構成を示すブロック図である。
【図１２】図１１に示したプリデコーダ９０の構成を示す回路図である。
【図１３】図１１に示したプリデコーダ９４の構成を示す回路図である。
【図１４】図１１に示したメインデコーダ９５の構成を示す回路図である。
【図１５】図１４に示したインバータに接続される切換回路の構成を示す回路図である。
【図１６】図１〜図１５で示したＳＤＲＡＭのマルチビットテストにおける書込動作を説明するためのブロック図である。
【図１７】図１６で説明した書込動作を示すタイムチャートである。
【図１８】このＳＤＲＡＭのマルチビットテストにおける読出動作を示すタイムチャートである。
【図１９】このＳＤＲＡＭのマルチビットテストにおける読出動作を説明するためのブロック図である。
【図２０】図１９で説明した読出動作を示すタイムチャートである。
【図２１】この実施の形態の変更例を示すタイムチャートである。
【図２２】従来のＤＲＡＭの要部を示すブロック図である。
【符号の説明】
１　クロックバッファ、２　制御信号バッファ、３　アドレスバッファ、４　モードレジスタ、５　制御回路、６〜９　メモリアレイ、１０〜１３，１５１　読出／書込回路、１４　ＩＯバッファ、１６〜１９　行デコーダ、２０〜２３，１５０　列デコーダ、ＭＣ　メモリセル、ＷＬ　ワード線、ＢＬ，／ＢＬ　ビット線、ＣＳＬ　列選択線、ＬＩＯ，／ＬＩＯ　ローカルＩＯ線、ＧＩＯ，／ＧＩＯ　グローバルＩＯ線、ＤＢＬ，／ＤＢＬ　データバス線、ＢＳ　ブロック選択スイッチ、ＳＡ　センスアンプ帯、ＭＢ　メモリブロック、ＭＭ　メモリマット、２５　センスアンプ、２６，２８，２９　イコライザ、２７　列選択ゲート、３０，３６〜４５，５１〜５８，６６〜６８，７６〜７９，８５，８６，１２３ＮチャネルＭＯＳトランジスタ、３１　キャパシタ、３３〜３５，８３，８４，１２２，１３３，１３４　ＰチャネルＭＯＳトランジスタ、６０　ライトデータアンプ、６１　ライトドライバ、６２　プリアンプ、６３　反転回路、６４　データバスドライバ、７１，７２，１０４〜１１５　ＮＯＲゲート、７７，１１７，１１８　ＯＲゲート、７４，７５，８１，８２，１００〜１０３，１１６，１２１，１３２　インバータ、９０〜９４　プリデコーダ、９５　メインデコーダ、９５　メインデコーダ、１２０，１３１　ＮＡＮＤゲート、１３０　切換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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