(57)【要約】【課題】インバータにおいて、狭幅パルスが入力されるとその駆動回路の動作が不安定になったり、ＩＧＢＴがラッチアップし易くなるなどの問題がある。本発明の目的は、インバータ駆動回路に狭幅パルスが入力されないフィルタ回路を有するインバータ装置を提供することにある。【解決手段】本発明は、ヒステリシス回路からの信号により充電速度を変えることの出来る可変速充電回路１０と、ヒステリシス回路からの信号により放電速度を変えることの出来る可変速放電回路２０と、充放電コンデンサＣ１と、充放電用コンデンサの電圧を入力し、充電速度指令信号、及び放電速度指令信号、及び出力信号を出力するヒステリシス回路３０から構成されるフィルタ回路を備えているイバータ装置である。【選択図】  図１
2004215391.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング出力素子の上下アームを駆動制御する駆動回路を有するインバータ装置において、充放電コンデンサと、前記充放電コンデンサを充電する可変速充電回路と、前記充放電コンデンサを放電する可変速放電回路と、前記充放電コンデンサの電圧を入力信号とするヒステリシス回路とから構成されるフィルタ回路を備えたことを特徴とするインバータ装置。
【請求項２】
請求項１において、充電回路はヒステリシス回路が出力する充電速度指令信号に応じ充電速度を変えることが出来る可変速充電回路であり、放電回路はヒステリシス回路が出力する放電速度指令信号に応じ放電速度を変えることが出来る可変速放電回路であることを特徴とするインバータ装置。
【請求項３】
請求項１において、前記フィルタ回路は、上下アームの駆動回路の前段に設けていることを特徴とするインバータ装置。
【請求項４】
請求項１において、前記フィルタ回路の出力信号のパルス幅は可変速充放電回路の時定数に基づくパルス幅以上の出力信号であることを特徴とするインバータ装置。
【請求項５】
請求項１において、前記スイッチング出力素子はＩＧＢＴで構成したことを特徴とするインバータ装置。
【請求項６】
請求項５において、前記フィルタ回路が出力する最小のパルス幅が、ＩＧＢＴのスイッチング時間より大きいパルス幅であることを特徴とするインバータ装置。
【請求項７】
請求項１において、前記フィルタ回路は前記スイッチング出力素子よりも前の部分に設けられているインバータ装置。
【請求項８】
上下アームの駆動回路と、スイッチング出力素子とを有するインバータ装置において、充放電コンデンサと、前記充放電コンデンサ電圧を入力信号とするヒステリシス回路と，ソースが電源に接続された第１、３のＰＭＯＳトランジスタと、ソースが接地に接続された第２，４のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートが接続された入力端子と、前記入力端子から接続されるインバータ回路と、前記インバータ回路の出力と充放電コンデンサに接続されたヒステリシス回路の充電速度指令信号を入力信号とするＮＡＮＤ回路と，前記ＮＡＮＤ回路の出力信号が前記第３のＰＭＯＳトランジスタのゲートに接続され前記インバータ回路の出力信号と前記ヒステリシス回路の放電速度指令信号を入力信号としその出力を前記第４のＮＭＯＳトランジスタのゲートに接続するＮＯＲ回路と，前記第１ＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインとの接続線と前記第３のＰＭＯＳトランジスタのドレインと前記第４のＮＭＯＳトランジスタのドレインとの接続線間に接続された第１の抵抗と、前記第３のＰＭＯＳトランジスタのドレインと前記第４のＮＭＯＳトランジスタのドレインとの接続線と前記充放電コンデンサに接続された第２の抵抗を備え，前記第１、３のトランジスタとインバータ回路とＮＡＮＤ回路と第１，２の抵抗により可変速充電回路を、前記第２、４のトランジスタとＮＯＲ回路とインバータ回路と第１，２の抵抗により可変速放電回路を構成したことを特徴とするインバータ装置。
【請求項９】
請求項８において、前記第２の抵抗値は第１の抵抗値よりも小さい値を選定したことを特徴とするインバータ装置。
【請求項１０】
請求項８において、前記ヒステリシス回路からの信号は前記コンデンサ電圧を入力信号とするインバータ回路の信号を用いることを特徴とするインバータ装置。
【請求項１１】
請求項１０において、前記ヒステリシス回路からの信号はコンデンサ電圧を入力信号とし直列接続されるインバータ回路の奇数番目回路の出力信号であることを特徴とするインバータ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インバータ装置に係り、特に幅の狭いパルス信号をカットするフィルタ回路を備えたインバータ装置に関する。
【０００２】
【従来の技術】
【特許文献１】特開平１１−１９６５７９号公報
【特許文献２】特開昭５５−６４４２７号公報
電力用トランジスタなどでは、オン・オフの切り替えにはある特定の時間が必要である。したがって、パルス幅の狭いパターンが与えられたときには、電力損失を増大させることもある。前記特許文献１は、これに対して半導体電力変換器において、搬送波の周波数が信号波の振幅または周波数あるいは双方の関数として決定する方式である。
【０００３】
前記特許文献２は、狭幅パルスによる誤動作をＣＲ回路によって防止する方法が開示されている。具体的には、雑音による誤動作を防止するためにコンデンサを付加したフリップフロップ回路に関する開示がある。
【０００４】
図７は従来用いられているマイコン制御によるモータ可変速制御の全体の回路ブロック図を示している。ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を６個内蔵したワンチップ三相ブリッジＩＣである。図８は、前記インバータ装置のうち一相分の概略ブロック図を示している。三相分配回路１００の出力信号と保護回路１１０（図７の不足電圧検出、過電流検出等が含まれる）によるの出力信号がＮＯＲ回路Ｌ１４（通常は三相分配回路の中に含まれることが多い）によって合成され、合成された信号が駆動回路１２０に入力される。駆動回路１２０はその信号に応じて出力素子１３０を駆動する。図８の回路構成は、インバータ装置のブロック図の一例で簡略化して一相分についてのみ示したものであるが、インバータ装置では出力信号にオン・オフの信号が伝達されるまでに、三相分配回路、保護回路、ＰＷＭ回路等、複数の回路の出力信号が合成される構成となっているものが多い。
【０００５】
図８のブロック図の、動作のタイミングチャートを図９に示す。三相分配回路１００の出力信号と保護回路１１０の出力信号は共にパルス幅の狭いパルス信号（以下、狭幅パルスと記す）を含んでいないが、これらの２つの信号を合成することによって狭幅パルスが生成され、駆動回路の入力信号は狭幅パルスを含んだ信号となっている。図９の（Ａ）は三相分配回路１００の出力信号を、（Ｂ）は保護回路の出力信号を、（Ｃ）は駆動回路１２０の入力信号を表していて、狭幅パルスＰｎを含んだ信号となっている。これは、それぞれの信号には狭幅パルスが含まれていない場合であっても、前記図９の（Ｃ）のようにその論理出力において狭幅パルスが生成されてしまうことを示している。
【０００６】
次に、この狭幅パルスが出力素子に伝達された場合について説明する。出力素子にＩＧＢＴを用いたときに、狭幅パルスのオン信号がＩＧＢＴに伝達された場合のＩＧＢＴのスイッチング波形を図１０に示す。また、図１１はＩＧＢＴにパルス幅の広いパルス信号（以下、広幅パルスと記す）のオン信号がＩＧＢＴに伝達された場合のＩＧＢＴのスイッチング波形である。ＩＧＢＴオフ時の電圧波形Ｖｃｅに着目すると、図１０は図１１の場合に比較して電圧の上昇速度ｄＶｃｅ／ｄｔが大きくなっていることがわかる。
【０００７】
そこで、ＮＯＲ回路Ｌ１４の次段に狭幅パルスをカットするフィルタ回路を用いた図１２のインバータ装置が考えられる。図１２のインバータ装置に用いるフィルタ回路は、さまざまなパルス幅のパルス信号が入力されたとき、広幅パルスのみ出力し、狭幅パルスは出力しないという動作をすることが求められる。図１３に従来の狭幅パルスをカットするフィルタ回路を示す。インバータ回路Ｌ１２の入力が入力端子となっており、インバータ回路Ｌ１２の出力は抵抗Ｒ３の一方と接続されており、抵抗Ｒ３の他方はコンデンサＣ２の一方、およびインバータ回路Ｌ１３の入力と接続されている。そして、コンデンサＣ２の他方は接地電位ＧＮＤと接続されている。インバータ回路Ｌ１３の出力は出力端子となっている。
【０００８】
図１３回路のフィルタ回路のタイミングチャートを図１４に示す。図１４の（Ａ）は入力信号波形を、（Ｂ）はコンデンサＣ２の電圧波形を、（Ｃ）は出力信号波形を示している。図１３の回路の動作について説明する。入力端子の電圧が“Ｌレベル（ローレベル、以下では、単にＬと表記する）”でコンデンサＣ２には電源電圧と等しい電圧が充電されている状態を初期状態とする。初期状態では、出力端子の電圧は“Ｌ”である。この初期状態において入力端子に“Ｈレベル（ハイレベル、以下では単にＨと表記する）”が入力されると、インバータ回路Ｌ１２は“Ｌ”を出力し、コンデンサＣ２は放電する。
【０００９】
コンデンサＣ２の電圧がインバータ回路Ｌ１３のしきい値電圧（以下、Ｖｔｈ１と記す）より大きいときは、出力端子の電圧は“Ｌ”を出力し、コンデンサＣ２の電圧がＶｔｈ１より小さくなると、出力端子の電圧は“Ｈ”となる（図１４の（Ｃ）の波形）。入力信号のパルス幅が狭く、コンデンサＣ２の電圧がＶｔｈ１を下回る前に、入力電圧が“Ｌ”に戻ると、インバータ回路Ｌ１２は“Ｈ”を出力し、コンデンサＣ２は再び充電される。
【００１０】
その場合、出力端子にはパルスは出力されない。入力信号のパルス幅が広い場合は、コンデンサＣ２の電圧はＶｔｈ１を下回り、出力端子には“Ｈ”が出力される。コンデンサＣ２の電圧がＶｔｈ１を下回った後入力端子の電圧が“Ｌ”に戻ると、インバータ回路Ｌ１２は“Ｈ”を出力し、コンデンサＣ２は充電される。コンデンサＣ２の電圧がＶｔｈ１を超えるまでは、出力端子の電圧は“Ｈ”であり、コンデンサＣ２の電圧がＶｔｈ１を超えると、出力端子の電圧は“Ｌ”になる。
【００１１】
【発明が解決しようとする課題】
ＩＧＢＴはＭＯＳトランジスタとバイポーラトランジスタを合わせた構造となっている。バイポーラトランジスタはＭＯＳトランジスタと比べるとスイッチング動作が遅いため、ＩＧＢＴオン直後はＭＯＳトランジスタのみがオンしている状態となっている。そのため、オン直後にＩＧＢＴをオフするとＭＯＳトランジスタのオフ動作のみが行なわれ、スイッチングは通常よりも高速になる。
【００１２】
ＩＧＢＴオフ時のｄｖ／ｄｔが大きくなると、さまざまな弊害が発生する。ＩＧＢＴは、カットオフ時のｄｖ／ｄｔが原因でラッチアップし、カットオフ出来なくなる場合がある。狭幅オン信号によりｄｖ／ｄｔが大きくなると、その大きなｄｖ／ｄｔにより、カットオフ時にラッチアップが発生し易くなる。また、インバータ装置では出力素子のｄｖ／ｄｔノイズにより駆動回路等の周辺回路が誤動作する場合がある。このような回路誤動作は、やはりｄｖ／ｄｔが大きいほど発生し易くなる。
【００１３】
以上述べたように、ＩＧＢＴに狭幅パルスのオン信号が伝達されると、ＩＧＢＴカットオフ時のｄｖ／ｄｔが大きくなり、ＩＧＢＴがラッチアップし易くなる等の弊害が発生する。
【００１４】
更に、インバータ装置での狭幅パルスは、次の問題を発生させることがある。インバータ装置の駆動回路には、電流駆動回路が用いられることが多い。しかし、電流駆動回路は発生損失が大きくなり易く、その発生損失を抑えるために電流駆動回路にパルス発生器を備え、パルス状の電流により回路を駆動する方法が採られる。このようなパルス発生器を備えた電流駆動回路に、パルス発生回路が生成するパルス幅と同等もしくはそれ以下のパルス幅のパルス信号が入力されると、回路動作が不安定になり易く、回路誤動作が発生することがある。
ここまでに挙げた狭幅パルスがインバータ装置に及ぼす問題点を解決するためには、狭幅パルスを駆動回路に入力させないことが必要となる。
【００１５】
図１３の回路は、狭幅パルスが入力されたときパルスを出力せず、広幅パルスが入力されたときのみパルスを出力する。入力されたパルス幅が抵抗Ｒ３とコンデンサＣ２の時定数と比べ十分に広いときは、入力パルス幅と出力パルス幅はほぼ等しくなる。しかし、カットされるパルス幅とカットされないパルス幅の境界のパルス幅より少しだけ大きいパルス幅のパルス（以下、最小通過パルスと記す）が入力された場合、出力されるパルス幅は入力されたパルス幅より狭くなってしまう。それは、最小通過パルスが入力されると、コンデンサＣ２が放電されコンデンサＣ２の電圧がＶｔｈ１を下回った直後にコンデンサＣ２の充電が開始され、直ぐにコンデンサＣ２の電圧がＶｔｈ１を超えるためである。
【００１６】
つまり、図１３の回路は入力された狭幅パルスをカットすることは出来るが、入力された広幅パルスのパルス幅を短縮し出力することがあるため、出力信号から狭幅パルスをなくすことは出来ない。よって、図１３の回路を図１２のインバータ装置のフィルタ回路として用いた場合、駆動回路に狭幅パルスが伝達されることを防ぐことは出来ない。このような問題点をもっている。
【００１７】
本発明は、入力された狭幅パルスをカットし、どのようなパルス幅のパルス信号が入力されたときも出力には狭幅パルスを出力しないフィルタ回路を備えたインバータ装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明のフィルタ回路を備えたインバータ装置では、ヒステリシス回路からの信号により充電速度を変えることの出来る可変速充電回路と、ヒステリシス回路からの信号により放電速度を変えることの出来る可変速放電回路と、前記可変速充電回路と前記可変速放電回路により充電及び放電が行なわれる充放電コンデンサと、前記充放電用コンデンサの電圧を入力し、前記可変速充電回路への充電速度指令信号、及び前記可変速放電回路への放電速度指令信号、及び出力信号を出力するヒステリシス回路を備えているフィルタ回路を備えたことにある。具体的には以下の手段から構成されるフィルタ回路を備えたインバータ装置である。
【００１９】
スイッチング出力素子の上下アームを駆動制御する駆動回路を有するインバータ装置において、充放電コンデンサと、前記充放電コンデンサを充電する可変速充電回路と、前記充放電コンデンサを放電する可変速放電回路と、前記充放電コンデンサの電圧を入力信号とするヒステリシス回路とから構成されるフィルタ回路を備えたことに特徴がある。
【００２０】
また、充電回路はヒステリシス回路が出力する充電速度指令信号に応じ充電速度を変えることが出来る可変速充電回路であり、放電回路はヒステリシス回路が出力する放電速度指令信号に応じ放電速度を変えることが出来る可変速放電回路を有するフィルタ回路を備えたことに特徴がある。また、前記フィルタ回路は、前記三相分配回路と上下アームの駆動回路との間に設けていること。前記フィルタの出力信号のパルス幅は可変速充放電回路の時定数に基づくパルス幅以上の出力信号であること。また、前記スイッチング出力素子はＩＧＢＴで構成したこと。また、前記フィルタ回路が出力する最小のパルス幅が、ＩＧＢＴのスイッチング時間より大きいパルス幅であること。また、前記フィルタ回路は前記スイッチング出力素子よりも前の部分に設けられていることに特徴がある。
【００２１】
また、充放電コンデンサと、前記充放電コンデンサ電圧を入力信号とするヒステリシス回路と，ソースが電源に接続された第１、３のＰＭＯＳトランジスタと、ソースが接地に接続された第２，４のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲートと前記第２のＮＭＯＳトランジスタのゲートが接続された入力端子と、前記入力端子から接続されるインバータ回路と、前記インバータ回路の出力と充放電コンデンサに接続されたヒステリシス回路の信号を入力信号とするＮＡＮＤ回路と，前記ＮＡＮＤ回路の出力信号が前記第３のＰＭＯＳトランジスタのゲートに接続され前記インバータ回路の出力信号と前記ヒステリシス回路の信号を入力信号としその出力を前記第４のＮＭＯＳトランジスタのゲートに接続するＮＯＲ回路と，前記第１ＰＭＯＳトランジスタのドレインと前記第２のＮＭＯＳトランジスタのドレインとの接続線と前記第３のＰＭＯＳトランジスタのドレインと前記第４のＮＭＯＳトランジスタのドレインとの接続線間に接続された第１の抵抗と、前記第３のＰＭＯＳトランジスタのドレインと前記第４のＮＭＯＳトランジスタのドレインとの接続線と前記充放電コンデンサに接続された第２の抵抗を備え，前記第１、３のトランジスタとインバータ回路とＮＡＮＤ回路と第１，２の抵抗により可変速充電回路を、前記第２、４のトランジスタとＮＯＲ回路とインバータ回路と第１，２の抵抗により可変速放電回路を構成したフィルタ回路を備えたインバータ装置である。
【００２２】
また、前記第２の抵抗値は第１の抵抗値よりも小さい値を選定したこと。また、前記ヒステリシス回路からの信号は前記コンデンサ電圧を入力信号とするインバータ回路の信号を用いること。また、前記ヒステリシス回路からの信号はコンデンサ電圧を入力信号とし直列接続されるインバータ回路の奇数番目回路の出力信号であることに特徴がある。
【００２３】
【発明の実施の形態】
以下図面を用いて本発明の実施例について説明する。
図１に本発明のフィルタ回路の一実施例を、図２は本発明によるフィルタ回路の基本構成を示すブロック図である。その動作原理の概略を図２により説明する。入力信号が可変速充電回路１０と可変速放電回路２０に入力されると、その入力信号に応じ充放電コンデンサＣ１は、可変速充電回路により充電されるか、もしくは可変速放電回路により放電される。このときの充電もしくは放電の速度はヒステリシス回路３０からの信号により制御される。充放電コンデンサの電圧はヒステリシス回路に入力される。ヒステリシス回路は入力された信号に応じ、可変速充電回路及び可変速放電回路への充放電速度指令信号、および出力信号を出力する。
【００２４】
図３は、図７に対応して前記図１のフィルタ回路がどのように用いられるかを示した概略図である。この例では、三相分配回路１００と上下アーム駆動回路１２０ａ、１２０ｂ（Ｄａ，Ｄｂ）との間にフィルタ回路Ｆ１，Ｆ２を設けた場合を示している。
【００２５】
次に、本発明による回路を、図１により具体的に説明する。入力端子（例えば、従来例で示した図８におけるＮＯＲ回路Ｌ１４の出力端子）はＰＭＯＳトランジスタＭ１のゲート、ＮＭＯＳトランジスタＭ２のゲート、およびインバータ回路Ｌ３の入力に接続されている。ＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のドレインは接続されており、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２はインバータ回路を構成している。ＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のドレインは抵抗Ｒ１の一方に接続されており、抵抗Ｒ１の他方はＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４のドレインに接続されている。
【００２６】
ＰＭＯＳトランジスタＭ１のソースとＰＭＯＳトランジスタＭ３のソースは電源Ｖｃｃに接続されており、ＮＭＯＳトランジスタＭ２のソースとＮＭＯＳトランジスタＭ４のソースは接地電位ＧＮＤに接続されている。ＰＭＯＳトランジスタＭ３のドレインとＮＭＯＳトランジスタＭ４のドレインは抵抗Ｒ２の一方に接続されており、抵抗Ｒ２の他方は充放電コンデンサＣ１の一方、およびインバータ回路Ｌ４の入力とインバータ回路Ｌ７の入力に接続されている。充放電用コンデンサＣ１の他方は接地電位ＧＮＤに接続されている。
【００２７】
インバータ回路Ｌ４の出力はインバータ回路Ｌ５の入力に接続されており、インバータ回路Ｌ５の出力はインバータ回路Ｌ６の入力に接続されている。インバータ回路Ｌ７の出力はインバータ回路Ｌ８の入力に接続されており、インバータ回路Ｌ８の出力はインバータ回路Ｌ９の入力に接続されている。
【００２８】
ＮＡＮＤ回路Ｌ１０の入力の一方はＬ５の出力に接続されており、他方はＮＡＮＤ回路Ｌ１１の出力に接続されている。ＮＡＮＤ回路Ｌ１０の出力は本回路の出力端子となっている。ＮＡＮＤ回路Ｌ１１の入力の一方は、インバータ回路Ｌ９の出力に接続されており、他方はＮＡＮＤ回路Ｌ１０の出力に接続されている。ＮＡＮＤ回路Ｌ１０とＮＡＮＤ回路Ｌ１１はフリップフロップ回路を構成している。
【００２９】
また、ＮＡＮＤ回路Ｌ１の入力の一方はインバータ回路Ｌ６の出力に、他方はインバータ回路Ｌ３の出力に接続されており、ＮＡＮＤ回路Ｌ１の出力はＰＭＯＳトランジスタＭ３のゲートに接続されている。ＮＯＲ回路Ｌ２の入力の一方はインバータ回路Ｌ９の出力に、他方はインバータ回路Ｌ３の出力に接続されており、ＮＯＲ回路Ｌ２の出力はＮＭＯＳトランジスタＭ４のゲートに接続されている。
【００３０】
ＰＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ３、抵抗Ｒ１、抵抗Ｒ２、ＮＡＮＤ回路Ｌ１、インバータ回路Ｌ３は可変速充電回路１０を構成している。また、ＮＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ４、抵抗Ｒ１、抵抗Ｒ２、ＮＯＲ回路Ｌ２、インバータ回路Ｌ３は可変速放電回路２０を構成している。抵抗Ｒ１，Ｒ２およびインバータ回路Ｌ３は、前記両回路で共有している。
【００３１】
可変速充電回路１０は、ＰＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ３が共にオンのときはコンデンサＣ１を高速（時定数Ｒ２・Ｃ１）で充電し、ＰＭＯＳトランジスタＭ１がオン、ＰＭＯＳトランジスタＭ３がオフのときはコンデンサＣ１を低速（時定数（Ｒ１＋Ｒ２）・Ｃ１）で充電する。また、可変速放電回路２０は、ＮＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ４が共にオンのときはコンデンサＣ１を高速で放電し、ＮＭＯＳトランジスタＭ２がオン、ＮＭＯＳトランジスタＭ４がオフのときはコンデンサＣ１を低速で放電する。インバータ回路Ｌ４、インバータ回路Ｌ５、インバータ回路Ｌ６、インバータ回路Ｌ７、インバータ回路Ｌ８、インバータ回路Ｌ９、ＮＡＮＤ回路Ｌ１０、ＮＡＮＤ回路Ｌ１１はヒステリシス回路３０を構成している。
【００３２】
ここで、インバータ回路Ｌ４のしきい値電圧をＶｔｈＬ、インバータ回路Ｌ７のしきい値電圧をＶｔｈＨとすると、それらはＶｔｈＬ＜ＶｔｈＨの関係を満たすように選定される。前記図１の回路のタイミングチャートを図４の（Ａ）〜（Ｃ）に示す。図１の回路の動作を説明する。入力端子に“Ｌ”が入力され、コンデンサＣ１の電圧は電源電圧Ｖｃｃとなっている状態を初期状態とする。初期状態では、インバータ回路Ｌ３、インバータ回路Ｌ４、インバータ回路Ｌ５、インバータ回路Ｌ６、そしてインバータ回路Ｌ７、インバータ回路Ｌ８、インバータ回路Ｌ９の出力は、順に“Ｈ”、“Ｌ”、“Ｈ”（Ｌ５）、“Ｌ”、そして“Ｌ”、“Ｈ”、“Ｌ”（Ｌ９）、であり、ＮＡＮＤ回路Ｌ１１は入力の一方にＬ９の出力“Ｌ”が入力されているため出力は“Ｈ”、ＮＡＮＤ回路Ｌ１０の２つの入力には共に“Ｈ”（Ｌ５とＬ１１の出力信号）が入力されているためＮＡＮＤ回路Ｌ１０の出力つまり出力端子電圧は“Ｌ”である。
【００３３】
また初期状態では、ＮＡＮＤ回路Ｌ１は入力の一方にインバータ回路Ｌ６の出力“Ｌ”が入力されているため出力は“Ｈ”、ＮＯＲ回路Ｌ２は入力の一方にインバータ回路Ｌ３の出力“Ｈ”が入力されているため、出力は“Ｌ”であり、ＰＭＯＳトランジスタＭ１はオン、ＰＭＯＳトランジスタＭ３はオフ、ＮＭＯＳトランジスタＭ２はオフ、ＮＭＯＳトランジスタＭ４はオフである。
【００３４】
このような初期状態において入力端子に“Ｈ”が入力されると、ＰＭＯＳトランジスタＭ１はオフし、ＮＭＯＳトランジスタＭ２はオンする。また、インバータ回路Ｌ３の出力は“Ｌ”となり、ＮＯＲ回路Ｌ２は２つの入力がともに“Ｌ”となるため出力は“Ｈ”となり、ＮＭＯＳトランジスタＭ４はオンする。この状態では、ＰＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ３は共にオフ、ＮＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ４は共にオンしているため、コンデンサＣ１は高速で放電される。
【００３５】
入力端子に“Ｈ”を入力し続けるとコンデンサＣ１の電圧はＶｔｈＨより小さくなる。このとき、インバータ回路Ｌ７の出力は“Ｈ”、インバータ回路Ｌ８の出力は“Ｌ”、インバータ回路Ｌ９の出力は  “Ｈ”となり、ＮＯＲ回路Ｌ２は入力の一方にインバータ回路Ｌ９の出力の“Ｈ”が入力されるため“Ｌ”となり、ＮＭＯＳトランジスタＭ４はオフする。これにより、コンデンサＣ１の放電速度は高速から低速へと変わる。また、この状態での出力端子の電圧は、初期状態と変わらず“Ｌ”である。
【００３６】
入力信号のパルス幅が狭く、コンデンサＣ１の電圧がＶｔｈＬを下回る前に入力電圧を  “Ｌ”に戻すと、ＰＭＯＳトランジスタＭ１はオン、ＮＭＯＳトランジスタＭ２はオフ、インバータ回路Ｌ３の出力は“Ｈ”、ＮＡＮＤ回路Ｌ１は入力の一方にはインバータ回路Ｌ６の出力の“Ｌ”が入力されるため出力は“Ｈ”、ＰＭＯＳトランジスタＭ３はオフ、ＮＯＲ回路Ｌ２は入力の一方にインバータ回路Ｌ３の出力の“Ｈ”が入力されるため出力は“Ｌ”、ＮＭＯＳトランジスタＭ４はオフとなり、コンデンサＣ１は低速で充電される。この場合は、出力端子の電圧は“Ｈ”に変わることがないため、パルスは出力されない。
【００３７】
入力信号のパルス幅が広く、入力端子に“Ｈ”を入力し続けた場合は、コンデンサＣ１の電圧はＶｔｈＬを下回る。このとき、インバータ回路Ｌ４の出力は“Ｈ”、インバータ回路Ｌ５の出力は“Ｌ”、インバータ回路Ｌ６の出力は“Ｈ”となる。また、ＮＡＮＤ回路Ｌ１０は入力の一方にインバータ回路Ｌ５の出力“Ｌ”が入力されるため、ＮＡＮＤ回路Ｌ１０の出力つまり出力端子の電圧は“Ｈ”となる。ＮＡＮＤ回路Ｌ１１は２つの入力が共に“Ｈ”となるため出力は“Ｌ”となる。コンデンサＣ１は低速での放電が続く。
【００３８】
コンデンサＣ１の電圧がＶｔｈＬより小さい状態で、入力端子電圧を“Ｌ”にすると、ＰＭＯＳトランジスタＭ１はオン、ＮＭＯＳトランジスタＭ２はオフ、インバータ回路Ｌ３の出力は“Ｈ”、ＮＡＮＤ回路Ｌ１は２つの入力共に“Ｈ”が入力されるため出力は“Ｌ”、ＰＭＯＳトランジスタＭ３はオン、ＮＯＲ回路Ｌ２は入力の一方にインバータ回路Ｌ３の出力“Ｈ”が入力されるため出力はＬ、ＮＭＯＳトランジスタＭ４はオフとなり、コンデンサＣ１は高速で充電される。
【００３９】
入力端子に“Ｌ”を入力し続けると、コンデンサＣ１の電圧はＶｔｈＬより大きくなる。このとき、インバータ回路Ｌ４の出力は“Ｈ”、インバータ回路Ｌ５の出力は“Ｌ”、インバータ回路Ｌ６の出力は“Ｈ”、ＮＡＮＤ回路Ｌ１は入力の一方にインバータ回路Ｌ６の出力“Ｌ”が入力されるため出力は“Ｈ”、ＰＭＯＳトランジスタ“Ｍ３”はオフとなり、コンデンサＣ１は高速充電状態から低速充電状態となる。このとき、出力端子の電圧はコンデンサＣ１の電圧がＶｔｈＬを超える前と変わらず“Ｈ”である。
【００４０】
更に入力端子に“Ｌ”を入力し続けると、コンデンサＣ１の電圧がＶｔｈＨより大きくなる。このとき、インバータ回路Ｌ７の出力は“Ｌ”、インバータ回路Ｌ８の出力は“Ｈ”、インバータ回路Ｌ９の出力は“Ｌ”、ＮＡＮＤ回路Ｌ１１は入力の一方にインバータ回路Ｌ９の出力“Ｌ”が入力されるため出力は“Ｈ”となり、ＮＡＮＤ回路Ｌ１０は２つの入力共に“Ｈ”が入力されるためＮＡＮＤ回路Ｌ１０の出力つまり出力端子電圧は“Ｌ”となる。コンデンサＣ１は、その電圧がＶｔｈＨを超える前と変わらず低速で放電される。
【００４１】
図１３の従来の回路では、最小通過パルスが入力されたとき、出力されるパルス幅が入力されたパルス幅より短縮されてしまう欠点があった。図１の回路に最小通過パルスが入力された場合を考える。入力端子に“Ｌ”が入力され、コンデンサＣ１の電圧は電源電圧Ｖｃｃとなっている初期状態において、最小通過パルスを入力する。入力端子に“Ｈ”が入力されてから、出力端子に“Ｈ”が出力されるまでの時間（以下、ＴｄＨと記す）はコンデンサＣ１の電圧が高速放電にてＶｃｃからＶｔｈＨまで放電される時間と低速放電にてＶｔｈＨからＶｔｈＬまで放電される時間（以下、ＴｄＨ１と記す）の和となる。但し、高速放電時の放電速度が低速放電の放電速度と比べ十分に大きいとき、ＴｄＨはほぼＴｄＨ１と等しくなる。
【００４２】
入力端子の電圧が“Ｈ”から“Ｌ”に変わってから、出力端子の電圧が“Ｈ”から“Ｌ”に変わるまでの時間（以下、ＴｄＬと記す）は、コンデンサＣ１の電圧が高速充電にてＶｔｈＬまで充電される時間と低速充電にてＶｔｈＬからＶｔｈＨまで充電される時間の和（以下、ＴｄＬ１と記す）である。高速充電時の充電速度が低速充電時の充電速度と比べ十分に大きいとき、ＴｄＬはほぼＴｄＬ１と等しくなる。入力するパルスのパルス幅をＴｗｉｎ、出力されるパルスのパルス幅をＴｗｏｕｔとすると、Ｔｗｏｕｔ≒Ｔｗｉｎ＋（ＴｄＬ１−ＴｄＨ１）となる。
【００４３】
つまり（ＴｄＬ１−ＴｄＨ１）≧０とすれば入力されたパルスのパルス幅を短縮して出力することはなく、出力信号から狭幅パルスをなくすことが出来る。ここで条件として高速放電時の放電速度が低速放電時の放電速度と比べ十分に大きいこと、および高速充電時の充電速度が低速充電時の充電速度と比べ十分に大きいことを挙げているが、これらの条件は抵抗Ｒ２の抵抗値を抵抗Ｒ１の抵抗値より十分に小さくすることで満たされる。
【００４４】
ＶｔｈＬ＝Ｖｃｃ−ＶｔｈＨの関係を満たすようにＶｔｈＬとＶｔｈＨを設定するとＴｄＨ１＝ＴｄＬ１となり、ＴｄＨ≒ＴｄＬとすることが出来る。つまりこの場合、入力された広幅パルスはパルス幅を変えずに出力される。
【００４５】
図１の回路の動作を説明する上で、入力されるパルスの形状は“Ｌ”を基準としパルス状に“Ｈ”の電圧が現れるものについて説明した。しかし、本発明による回路は、“Ｈ”を基準としパルス状に“Ｌ”の電圧が現れる形状のパルスが入力されたときも同様の働きをすることが出来る。このときのタイミングチャートは図５の（Ａ）〜（Ｃ）に示す。
【００４６】
図６に本発明の他の実施例として、図１の回路を簡略化したものを示す。図１に示した回路で用いているインバータ回路Ｌ３、インバータ回路Ｌ６、インバータ回路Ｌ８、インバータ回路Ｌ９を省略している。すなわち、コンデンサ電圧を入力信号として、複数のインバータ回路が図１のヒステリシス回路３０に示したように直列に接続される。その奇数番目のインバータ回路の出力信号をＮＡＮＤ回路（Ｌ１）およびＮＯＲ回路（Ｌ２）の入力信号の一つにするように構成している。動作は図１と同様のため、説明は省略する。
【００４７】
本発明によるフィルタ回路を、図１２に示したインバータ装置のフィルタ回路部分に用いると、駆動回路に狭幅パルスが伝達されるのを防ぐことが出来る。
図１２に示したインバータ装置では、ＮＯＲ回路Ｌ１４の直後にフィルタ回路を備えている。しかし、フィルタ回路を備える位置は必ずしもこの位置である必要はない。例えば、出力素子に狭幅パルスを伝達させないことが目的である場合は、三相分配回路、保護回路、ＰＷＭ回路等の信号を合成した後、且つ出力素子より前にフィルタ回路を備えれば目的を達成することができる。
【００４８】
図９では、合成前の信号は狭幅パルスを含まず、信号を合成することにより狭幅パルスが生成された場合を示している。しかし当然ながら、合成前の信号が既に狭幅パルスを含んでいる場合においても、本発明によるフィルタ回路を備えることにより、フィルタ回路以降に狭幅パルス信号が伝達されるのを防ぐことが出来る。保護回路として電源電圧低下時に出力素子オフ信号を出力する回路（以下、不足電圧保護回路と記す）を備えたインバータ装置において、電源電圧が振動した場合、電源電圧の最小値が不足電圧保護回路の動作電圧以下となると、不足電圧保護回路が狭幅パルスを出力する。例えばこのような場合においても、本発明によるフィルタ回路を備えることにより、フィルタ回路以降に狭幅パルス信号が伝達されるのを防ぐことが出来る。
【００４９】
本発明のインバータ装置は出力素子がＩＧＢＴであるものに限定されず、出力素子がＭＯＳトランジスタ、バイポーラトランジスタ等であるものも含まれる。また、本発明によるフィルタ回路によれば、どのようなパルス幅のパルスが入力されたときも、出力信号から狭幅パルスをなくすことが出来る効果がある。
【００５０】
また、本発明によるインバータ装置は、フィルタ回路以降に狭幅パルスが伝達されることがないため、出力ＩＧＢＴ狭幅オン時の大きなｄｖ／ｄｔの発生を防ぐことが出来、それにより、ｄｖ／ｄｔによるＩＧＢＴのラッチアップや周辺回路の誤動作等の発生を防ぐことが出来る。更に、フィルタ回路以降にパルス発生器を備えた回路がある場合、その回路の誤動作を防ぐことができる。
【００５１】
【発明の効果】
本発明によれば、狭幅パルスが生成されたとしても、フィルタ回路以降に伝達されることはなくインバータを安定して動作させることができる。
【図面の簡単な説明】
【図１】本発明による一実施例を示す回路図である。
【図２】本発明の回路の基本構成を示すブロック図である。
【図３】本発明を図７に適用する場合のブロック構成図である。
【図４】図１回路図におけるタイミングチャート例１を示す図である。
【図５】図１回路図におけるタイミングチャート例２を示す図である。
【図６】本発明の他の実施例を示す回路図である。
【図７】モータの可変速制御に用いられるインバータ回路の全体図である。
【図８】インバータ装置のブロック図の例を示す図である。
【図９】図８におけるタイミングチャート例を示す図である。
【図１０】狭幅パルスのオン信号がＩＧＢＴに伝達された場合のＩＧＢＴのスイッチング波形を示す図である。
【図１１】広幅パルスのオン信号がＩＧＢＴに伝達された場合のＩＧＢＴのスイッチング波形を示す図である。
【図１２】フィルタ回路を備えたインバータ装置のブロック図の例である。
【図１３】従来技術によるフィルタ回路例を示す図である。
【図１４】図１３の回路図におけるタイミングチャート例を示す図である。
【符号の説明】
１０；可変速充電回路  ２０；可変速放電回路  ３０；ヒステリシス回路  １００；三相分配回路  １１０；保護回路  １２０ａ、１２０ｂ；駆動回路  １３０；出力素子  Ｃ１、Ｃ２；充放電コンデンサ  Ｒ１、Ｒ２、Ｒ３；抵抗  Ｍ１、Ｍ３；ＰＭＯＳトランジスタ  Ｍ２、Ｍ４；ＮＭＯＳトランジスタ  Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８、Ｌ９、Ｌ１２、Ｌ１３；インバータ回路  Ｌ１、Ｌ１０、Ｌ１１；ＮＡＮＤ回路  Ｌ２、Ｌ１４；ＮＯＲ回路  ＶｔｈＬ；インバータ回路Ｌ４のしきい値電圧  ＶｔｈＨ；インバータ回路Ｌ７のしきい値電圧  Ｖｔｈ１；インバータ回路Ｌ１３のしきい値電圧  Ｖｃｅ；ＩＧＢＴのコレクタ−エミッタ間電圧  Ｉｃ；ＩＧＢＴのコレクタ電流。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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