(57)【要約】【課題】ＴＦＴ液晶表示装置の信頼性及び寿命を向上させる。【解決手段】液晶表示装置のＴＦＴゲート駆動用のシフトレジスタは、従属接続された複数のステージからなり、奇数番目及び偶数番目ステージに相補的クロックが供給される。各ステージは、出力端子にクロックＣＫＶを提供するプルアップ部１７１、出力端子に電源ＶＯＦＦを提供するプルダウン部１７２、前段ステージの出力信号に応答してプルアップ部をターンオンさせ、後段ステージの出力信号に応答してプルアップ部をターンオフさせるプルアップ駆動部１７３、プルアップ部のターンオン時に制御信号を出力するプルダウン駆動部１７４、前段ステージの出力信号に応答してプルダウン部をターンオフさせ、後段ステージの出力信号に応答してプルダウン部をターンオンさせるプルダウン駆動部１７５を備える。【選択図】図１４
2004103226.tif 000002
【特許請求の範囲】
【請求項１】
　複数のステージが従属接続されており、第１ステージには開始信号が入力端子に供給され、各ステージの出力信号を順次に出力するシフトレジスタにおいて、
　各ステージには、複数のクロックのうち少なくとも１つと、前記複数のクロック中の少なくとも１つの出力を遮断する少なくとも１つの制御信号が提供され、
　前記各ステージは、
　出力端子に前記複数のクロックのうち少なくとも１つのクロックを提供するプルアップ部と、
　前記出力端子に第１電源電圧を提供するプルダウン部と、
　前段ステージのうちの１つのステージの出力信号の前縁に応答して前記プルアップ部をターンオンさせ、前記少なくとも１つの制御信号の前縁に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
　前記プルアップ部のターンオンに応答して第３制御信号を出力する第１プルダウン駆動部と、
　入力信号の前縁に応答して前記プルダウン部をターンオフさせ、前記第３制御信号に応答して前記プルダウン部をターンオンさせる第２プルダウン駆動部と
を含むことを特徴とするシフトレジスタ。
【請求項２】
　請求項１記載のシフトレジスタにおいて、奇数番目のステージには、第１クロック及び該第１クロックの出力を遮断する第１制御信号が提供され、偶数番目のステージには前記第１クロックと逆相の第２クロック及び該第２クルックの出力を遮断する第２制御信号が提供されることを特徴とするシフトレジスタ。
【請求項３】
　請求項１記載のシフトレジスタにおいて、前記プルアップ駆動部は、前記プルアップの入力ノードに接続されていることを特徴とするシフトレジスタ。
【請求項４】
　請求項１記載のシフトレジスタにおいて、前記プルアップ駆動部は、
　前記プルアップの入力ノードと前記出力端子との間に接続されたキャパシタと、
　第１電流電極及び制御電極が共に前記入力端子に接続され、第２電流電極が前記プルアップ部の入力ノードに接続された第１トランジスタと、
　第１電流電極が前記プルアップ部の入力ノードに接続され、制御電極が前記プルダウン部の入力ノードに接続され、第２電源電極が第１電源電圧の提供を受ける第２トランジスタと、
　第１電流電極が前記プルアップ部の入力ノードに接続され、制御電極が次段ステージのうちの１つの出力端子に接続され、第２電流電極が前記第１電源電圧の提供を受ける第３トランジスタと
を含むことを特徴とするシフトレジスタ。
【請求項５】
　請求項１記載のシフトレジスタにおいて、前記第１プルダウン駆動部は、前記第１プルアップ部の入力ノードに接続されたことを特徴とするシフトレジスタ。
【請求項６】
　請求項１記載のシフトレジスタにおいて、前記第１プルダウン駆動部は、
第１電流電極と制御電極が共に第２電源電圧の提供を受ける第４トランジスタと、
　第１電流電極が前記トランジスタの第２電流電極に接続され、制御電極が前記入力信号に結合され、第２電流電極が前記第１電気電圧の提供を受ける第５トランジスタと
を含むことを特徴とするシフトレジスタ。
【請求項７】
　請求項６記載のシフトレジスタにおいて、前記第４トランジスタと第５トランジスタとのチャネルの幅の比率は１：１であり、チャネルの長さの比率は１：２以上であることを特徴とするシフトレジスタ。
【請求項８】
　請求項１記載のシフトレジスタにおいて、前記第２プルダウン駆動部は、前記プルダウン部の入力ノードに接続されていることを特徴とするシフトレジスタ。
【請求項９】
　請求項１記載のシフトレジスタにおいて、前記第２プルダウン駆動部は、
　第１電流電極が第２電流電圧の提供を受け、制御電極が次段ステージのうちの１つのステージの出力信号に結合され、第２電流電極が前記プルダウン部の入力ノードに結合された第６トランジスタと、
　第１電流電極が前記プルダウン部の入力ノードに接続され、制御電極が前記入力信号に結合され、第２電流電極が第１電流電圧の提供を受ける第７トランジスタと
を含むことを特徴とするシフトレジスタ。
【請求項１０】
　背急行９記載のシフトレジスタにおいて、前記第６トランジスタと第７トランジスタとのチャネルの幅は約１：１であることを特徴とするシフトレジスタ。
【請求項１１】
　複数のステージが従属接続され、１番目のステージには開始信号が入力端子に提供され、各ステージの出力信号を順次に出力するスキャン駆動回路において、
　各ステージは、複数のクロックのうち少なくとも１つと、該複数のクロック中の少なくとも１つの出力を遮断する少なくとも１つの制御信号が提供され、
　前記各ステージは、
　出力端子に前記複数のクロックのうち少なくとも１つのクロックを提供するプルアップ部と、
　前記出力端子に第１電流電圧を提供するプルダウン部と、
　前段ステージのうちの１つのステージの出力信号の前縁に応答して前記プルアップ部をターンオンさせて、前記制御信号の前縁に応答して前記プルアプ部をターンオフさせるプルアップ駆動部と、
　前記プルアップ部のターンオンに応答して第３制御信号を出力する第１プルダウン駆動部と、
　入力信号の前縁に応答して前記プルダウン部をターンオフさせて、前記第３制御信号に応答して前記プルダウン部をターンオンさせる第２プルダウン駆動部と
を含むことを特徴とするスキャン駆動回路。
【請求項１２】
　請求項１１記載のスキャン駆動回路において、奇数番目のステージでは第１クロック及び該第１クロックの出力を遮断する第１制御信号が提供され、偶数番目のステージでは前記第１クロックと逆相の第２クロック及び該第２クロックの出力を遮断する第２制御信号が提供されることを特徴とするスキャン駆動回路。
【請求項１３】
　請求項１１記載の駆動回路において、前記プルアップ駆動部は、
　前記プルアップ部の入力ノードと前記出力端子の間に接続されたキャパシタと、
　第１電流電極及び制御電極が共に前記入力端子に接続され、第２電流電極が前記プルアップ部の入力ノードに接続された第１トランジスタと
　第１電流電極が前記プルアップ部の入力ノードに接続され、制御電極が前記プルダウン部の入力ノードに接続され、第２電流電極が第１電源電圧の提供を受ける第２トランジスタと、
　第１電流電極が前記プルアップ部の入力ノードに接続され、制御電極が前記制御端子に接続され、第２電流電極が前記第１電源電圧の提供を受ける第３トランジスタと
を含むことを特徴とするスキャン駆動回路。
【請求項１４】
　請求項１１記載のスキャン駆動回路において、前記第１プルダウン駆動部は、
　第１電流電極と制御電極が共に第２電源電圧の提供を受ける第４トランジスタと、
　第１電流電極が前記第４トランジスタの第２電流電極に接続され、制御電極が前記入力信号に結合され、第２電流電極が前記第１電源電圧の提供を受ける第５トランジスタと
を含むことを特徴とするスキャン駆動回路。
【請求項１５】
　請求項１４記載のスキャン駆動回路において、前記第４トランジスタと第５トランジスタとのチャネルの幅の比率は約１：１であり、チャネルの長さの比率は、約１：２以上であることを特徴とするスキャン駆動回路。
【請求項１６】
　請求項１１記載のスキャン駆動回路において、前記第２プルダウン駆動部は、
　第１電流電極が電源電圧の提供を受け、制御電極が次段ステージのうちの１つの出力信号に結合され、第２電流電極が前記プルダウン部の入力ノードに結合された第６トランジスタと、
　第１電流電極が前記プルダウン部の入力ノードに接続され、制御電極が前記入力信号に結合され、第２電流電極が第１電源電圧の提供を受ける第７トランジスタと
を含むことを特徴とするスキャン駆動回路。
【請求項１７】
　請求項１６記載のスキャン駆動回路において、前記第６トランジスタと第７トランジスタとのチャネルの幅は約１：１であることを特徴とするスキャン駆動回路。
【請求項１８】
　基板上に形成された表示セルアレイ回路及びスキャン駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のスキャンラインを含み、各表示セル回路は対応するデータライン及びスキャンライン対に接続された表示装置において、
　前記スキャン駆動回路は、複数のステージが従属接続され、１番目のステージには開始信号が入力端子に結合され、各ステージの出力信号により前記複数のスキャンラインを順次に選択するシフトレジスタで構成され、複数のクロックのうち少なくとも１つと該複数のクロック中の少なくとも１つの出力を遮断する少なくとも１つの制御信号が各ステージに提供され、
　前記各ステージは、
　出力端子に前記複数のクロックのうちの少なくとも１つのクロックを提供するプルアップ部と、
　前記出力端子に第１電源電圧を提供するプルダウン部と、
　前段ステージのうちの１つのステージの出力信号の前縁に応答して前記プルアップ部をターンオンさせて、前記制御信号前縁に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
　前記プルアップ部のターンオンに応答して第３制御信号を出力する第１プルダウン駆動部と、
　入力信号の前縁に応答して前記プルダウン部をターンオフさせ、前記第３制御信号に応答して前記プルダウン部をターンオンさせる第２プルダウン駆動部と
を含むことを特徴とする表示装置。
【請求項１９】
　請求項１８記載の表示装置において、奇数番目ステージには第１クロック及び該第１クロックの出力を遮断する第１制御信号が提供され、偶数番目ステージでは前記第１クロックに逆相の第２クロック及び前記第２クロックの出力を遮断する第２制御信号が提供されることを特徴とする表示装置。
【請求項２０】
　請求項１８記載の表示装置において、前記第１プルダウン駆動部は前記プルアップ部の入力ノードに接続され、前記第２プルダウン駆動部は前記プルダウン部の入力ノードに接続されたことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、シフトレジスタ及び該シフトレジスタを備えた液晶表示装置に関するものであり、より詳細には、信頼性及び寿命を向上するためのシフトレジスタ及び該シフトレジスタを備えた液晶表示装置に関するものである。
【背景技術】
【０００２】
　近年、情報処理機器は、多様な形態、多様な機能、より高速の情報処理速度を有するように急速に発展している。このような情報処理装置で処理される情報は、電気信号の形態を有する。使用者が情報処理装置で処理された情報を目で確認するためには、インターフェース機能を有するディスプレイ装置を必要とする。
【０００３】
　また、ＣＲＴ方式のディスプレイ装置に比べて、軽量、小型でありながら、フルカラー、高解像度化などの機能を有する液晶表示装置の開発が進んでいる。その結果、液晶表示装置は、代表的な情報処理装置であるコンピュータのモニタ、家庭用壁掛けテレビ、それ以外の情報処理装置のディスプレイ装置として、広く使用されることになった。
【０００４】
　液晶表示装置は、液晶の特定の分子配列に電圧を印加して異なる分子配列へ変換させ、このような分子配列により発光する液晶セルの複屈折性、旋光性、２色性及び光散乱特性などの光学的性質の変化を視覚変化へ変換することで、液晶セルによる光の変調を利用したディスプレイである。
　液晶表示装置は、大きくＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）方式とＳＴＮ（Ｓｕｐｅｒ−Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）方式に分かれ、駆動方式の差異でスイッチング素子及びＴＮ液晶を利用したアクティブマトリックス（Ａｃｔｉｖｅ　ｍａｔｒｉｘ）表示方式とＳＴＮ液晶を利用したパッシブマトリックス（Ｐａｓｓｉｖｅ　ｍａｔｒｉｘ）表示方式がある。
【０００５】
　これらの２つ方式の大きな差異は、アクティブマトリックス表示方式は、ＴＦＴ（薄膜トランジスタ）をスイッチとして利用して液晶表示装置を駆動するＴＦＴ−ＬＣＤに使用される表示方式であるに対し、パッシブマトリックス表示方式は、トランジスタを使用しないのでこれと関連した複雑な回路を必要としない表示方式であるという点である。
　ＴＦＴ−ＬＣＤは、ａ−Ｓｉ（アモルファス−シリコン）　ＴＦＴ−ＬＣＤと、ｐｏｌｙ−Ｓｉ（ポリ−シリコン）　ＴＦＴ−ＬＣＤに区分される。ｐｏｌｙ−Ｓｉ　ＴＦＴ−ＬＣＤは、消費電力が小さく価格が安いが、ａ−Ｓｉ　ＴＦＴ−ＬＣＤと比較して、ＴＦＴ製造工程が複雑であるという短所がある。このため、ｐｏｌｙ−Ｓｉ　ＴＦＴ−ＬＣＤは、ＩＭＴ−２０００フォンのディスプレイのような小型ディスプレイ装置に主に用いられる。
　ａ−Ｓｉ　ＴＦＴ−ＬＣＤは、大面積化が容易であり、収率が高くて主にノートブックＰＣ、ＬＣＤモニタ、ＨＤＴＶなどの大画面ディスプレイ装置に適用される。
【０００６】
　図１は、ｐｏｌｙ−Ｓｉ　ＴＦＴ−ＬＣＤのＴＦＴ基板の構成を示す概略図であり、図２は、従来のａ−Ｓｉ　ＴＦＴ−ＬＣＤのＴＦＴ基板の構成を示した概略図である。
　図１に示すように、ｐｏｌｙ−Ｓｉ　ＴＦＴ−ＬＣＤは、ピクセルアレイが形成されたガラス基板１０上にデータ駆動回路１２及びゲート駆動回路１４を形成し、端子部１６と統合化印刷回路基板２０とをフィルムケーブル１８で接続する。このような構造は、製造原価を節減し、駆動回路の一体化により電力損失を最少化することができ、薄い表示装置を提供することができるという長所を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
　一方、図２に示すように、ａ−Ｓｉ　ＴＦＴ−ＬＣＤは、可撓性印刷回路基板３２上にＣＯＦ（Ｃｈｉｐ　ｏｎ　Ｆｉｌｍ）方式でデータ駆動チップ３４を形成し、可撓性印刷回路基板３２を通じて、データ印刷回路基板３６とピクセルアレイのデータライン端子部を接続する。また、可撓性印刷回路基板３８上にＣＯＦ方式でゲート駆動チップ４０を形成し、可撓性印刷回路基板３８を通じてゲート印刷回路基板４２とピクセルアレイのゲートライン端子部を接続する。
　即ち、ａ−Ｓｉ　ＴＦＴ−ＬＣＤは、ａ−Ｓｉ工程により高い生産性を有するという長所を備えている一方で、費用及び薄い構造の観点では、ｐｏｌｙ−Ｓｉ　ＴＦＴ−ＬＣＤに比べて不利である。
【０００８】
　本発明の目的は、ａ−Ｓｉ　ＴＦＴ液晶表示装置の信頼性及び寿命を向上させることができるシフトレジスタを提供することにある。
　本発明の他の目的は、上記したシフトレジスタを備えた液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
　上述した目的を達成するための本発明によるシフトレジスタは、互いに縦属接続された複数のステージを有する。複数のステージには、開始信号が入力端子に結合され、シフトレジスタは各ステージの出力信号を順次に出力する。複数のステージは、第１クロックと、前記第１クロックの出力を制御するための第１制御信号が提供される奇数番目ステージと、前記第１クロックに位相反転された第２クロックと、前記第２クロックの出力を除去するための第２制御信号が提供される偶数番目ステージからなる。
【００１０】
　前記各ステージは、出力端子に前記第１及び第２クロックのうちの対応するクロックを提供するプルアップ部と、前記出力端子に第１電源電圧を提供するプルダウン部と、前記プルアップ部の入力ノードに接続され、前段ステージのうちの１つのステージの出力信号の前縁に応答して前記プルアップ部をターンオンさせ、前記第１制御信号または第２制御信号の前縁に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前記プルアップ部の入力ノードに接続され、前記プルアップ部のターンオンに応答して第３制御信号を出力する第１プルダウン駆動部と、前記プルダウン部の入力ノードに接続され、入力信号の前縁に応答して前記プルダウン部をターンオフさせ、前記第３制御信号に応答して前記プルダウン部をターンオンさせる第２プルダウン駆動部とを含む。
【００１１】
　上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含み、各表示セルアレイ回路は対応するデータライン及びゲートライン対に接続される。
　前記ゲート駆動回路は互いに縦属接続された複数のステージを有するシフトレジスタを備える。複数のステージにおいて、第１ステージにはスキャン開始信号が入力端子に供給され、各ステージの出力信号を順次に出力するようシフトレジスタが構成され、前記シフトレジスタの奇数番目ステージには、第１クロックと、前記第１クロックの出力を排除するための第１制御信号が提供される奇数番目ステージと、前記第１クロックに位相反転された第２クロックと、前記第２クロックの出力を排除するための第２制御信号が提供される偶数番目ステージからなる。
【００１２】
　前記各ステージは、出力端子に前記第１及び第２クロックのうちの対応されるクロックを提供するプルアップ部と、前記出力端子に第１電源電圧を提供するプルダウン部と、前記プルアップ部の入力ノードに接続され、前段ステージのうちの１つのステージの出力信号の前縁に応答して前記プルアップ部をターンオンさせ、前記第１制御信号または第２制御信号の前縁に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前記プルアップ部の入力ノードに接続され、前記プルアップ部のターンオンに応答して第３制御信号を出力する第１プルダウン駆動部と、前記プルダウン部の入力ノードに接続され、入力信号の前縁に応答して前記プルダウン部をターンオフさせ、前記第３制御信号に応答して前記プルダウン部をターンオンさせる第２プルダウン駆動部とを含む。
【発明の効果】
【００１３】
　本発明は、上記した構成を備えているので、プルダウン駆動部に適用されるトランジスタ間のチャネル幅の差異を最少化することができる。これにより、高温動作時に、プルダウン駆動部を構成している、常にターンオン状態のトランジスタに過電流が流れる現象を防止することができるので、トランジスタの劣化を防止することができる。
【発明を実施するための最良の形態】
【００１４】
　以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
　図３は本発明によるａ−Ｓｉ　ＴＦＴ液晶表示装置の分解斜視図を示す。
　図３に示すように、液晶表示装置１００は、大別すると、液晶表示パネルアセンブリ１１０、バックライトアセンブリ１２０、シャーシ１３０及びカバー１４０で構成されている。
【００１５】
　液晶表示パネルアセンブリ１１０は、液晶表示パネル１１２、可撓性印刷回路基板１１６、統合化制御及びデータ駆動チップ１１８を含む。液晶表示パネル１１２は、ＴＦＴ基板１１２ａとカラーフィルタ基板１１２ｂとを含む。ＴＦＴ基板１１２ａには、ａ−Ｓｉ　ＴＦＴ工程により、表示セルアレイ回路、データ駆動回路、ゲート駆動回路及び外部接続端子が形成される。カラーフィルタ基板１１２ｂには、カラーフィルタ及び透明共通電極が形成される。ＴＦＴ基板１１２ａとカラーフィルタ基板１１２ｂとは互いに対向され、これら間に液晶が注入された後に、封入される。
【００１６】
　可撓性印刷回路基板１１６に設けられた統合化制御及びデータ駆動チップ１１８とＴＦＴ基板１１２ａの回路は、可撓性印刷回路基板１１６により電気的に接続される。可撓性印刷回路基板１１６は、データ信号、データタイミング信号、ゲートタイミング信号及びゲート駆動電圧を、ＴＦＴ基板１１２ａのデータ駆動回路及びゲート駆動回路に提供する。
　バックライトアセンブリ１２０は、ランプアセンブリ１２２、導光板１２４、光学シート１２６、反射板１２８及びモールドフレーム１２９を含む。
【００１７】
　図４は、本発明によるａ−Ｓｉ　ＴＦＴ−ＬＣＤのＴＦＴ基板の回路構成を示す図である。
　図４に示すように、本発明のＴＦＴ基板１１２ａ上には、表示セルアレイ回路１５０、データ駆動回路１６０、ゲート駆動回路（又はスキャン駆動回路）１７０、データ駆動回路用外部接続端子１６２、１６３、ゲート駆動回路用外部接続端子部１６９が、ＴＦＴ工程時に共に形成される。
　表示セルアレイ回路１５０は、コラム方向に延びたｍ個のデータラインＤＬ１〜ＤＬｎとロー方向に延びたｎ個のゲートラインＧＬ１〜ＧＬを含む。
【００１８】
　本発明の一実施形態では、２インチ液晶表示パネルでデータラインおよびゲートラインの数は５２５（＝１７５×３）×１９２解像度を有する。
　データラインとゲートラインの各交差点には、スイッチングトランジスタＳＴが形成される。各スイッチングトランジスタＳＴｉのドレインはデータラインＤＬｉに接続され、ゲートはゲートラインＧＬｉに接続される。スイッチングトランジスタＳＴｉのソースは透明画素電極ＰＥに接続される。透明画素電極ＰＥとカラーフィルタ基板１１２ｂに形成された透明共通電極ＣＥの間に液晶ＬＣが位置することになる。
　透明画素電極ＰＥと透明共通電極ＣＥとの間に印加された電圧により液晶配列が制御され、通過される光量を制御して、各ピクセルのグレー表示をすることになる。
【００１９】
　データ駆動回路１６０は、シフトレジスタ１６４と５２８個のスイッチングトランジスタＳＷＴを含む。５２８個のスイッチングトランジスタＳＷＴは６６個ずつ８個のデータラインブロックＢＬ１〜ＢＬ８を形成する。
　各データラインブロックＢＬｉは、６６個のデータ入力端子により構成された外部入力端子１６３に６６個の入力端子が共通に接続され、対応する６６個のデータラインに６６個の出力端子が接続される。また、シフトレジスタ１６４の８個の出力端子中の対応する１つの出力端子に、ブロック選択端子が接続される。
【００２０】
　５２８個のスイッチングトランジスタＳＷＴの各々は、対応するデータラインにソースが接続され、６６個のデータ入力端子のうちの対応する入力端子にドレインが接続され、ゲートにブロック選択端子に接続されたａ−Ｓｉ　ＴＦＴ　ＭＯＳトランジスタにより構成される。
　従って、５２８個のデータラインは、６６個ずつ８個のブロックにより分割され、シフトレジスタ１６４の８個のブロック選択信号により、順次に各ブロックが選択される。
　シフトレジスタ１６４は、３端子の外部接続端子１６２を通じて第１クロックＣＫＨ、第２クロックＣＫＨＢ、ブロック選択開始信号ＳＴＨが提供される。シフトレジスタ１６４の出力端子は、各々対応するラインブロックのブロック選択端子に接続される。
【００２１】
　図５は、図４に示したデータ駆動回路のシフトレジスタのブロック図である。
　図５に示すように、本発明によるシフトレジスタ１６４は、９個のステージＳＲＨ１〜ＳＲＨ９により構成される。即ち、各ステージの出力端子ＯＵＴが次段ステージの入力端子ＩＮに接続される。ステージの数は、データラインブロックに対応する８個のステージＳＲＨ１〜ＳＲＨ８と１つのダミーステージＳＲＨ９により構成される。各ステージは入力端子ＩＮ、出力端子ＯＵＴ、制御端子ＣＴ、クロック入力端子ＣＫ、第１電源電圧端子ＶＳＳ、第２電源電圧端子ＶＤＤを有する。８個のステージＳＲＨ１〜ＳＲＨ８は、各データラインブロックＢＬ１〜ＢＬ８のブロック選択端子にブロック選択開始信号ＤＥ１〜ＤＥ８を各々提供する。ブロック選択開示信号は、各ラインブロックのイネーブル信号である。
【００２２】
　奇数番目ステージＳＲＨ１、ＳＲＨ３、ＳＲＨ５、ＳＲＨ７、ＳＲＨ９には第１クロックＣＫＨが提供され、偶数番目ステージＳＲＨ２、ＳＲＨ４、ＳＲＨ６、ＳＲＨ８には第２クロックＣＫＨＢが提供される。第１クロックＣＫＨと第２クロックＣＫＨＢは、相補的な位相を有する。第１クロックＣＫＨ、第２クロックＣＫＨＢのデューティサイクルは１／６６ｍｓ以下に設定される。
【００２３】
　各ステージの制御端子ＣＴには、次段ステージの出力信号が制御信号として制御端子ＣＴに入力される。即ち、制御端子ＣＴに入力される制御信号は、自己の出力信号のデューティサイクル分遅延された信号になる。
　従って、各ステージの出力信号が順次にアクティブ区間（即ち、ハイ状態）を有して発生されるので、各出力信号のアクティブ区間で対応されるデータラインブロックが選択されイネーブル状態となる。
　ダミーステージＳＲＨ９は、その前段ステージＳＲＨ８の制御端子ＣＴに制御信号を提供するためである。
【００２４】
　図６は、図４のゲート駆動回路に用いられるシフトレジスタを説明するためのブロック図である。
　図６に示すように、図４のゲート駆動回路１７０は１つのシフトレジスタにより構成され、該シフトレジスタは、複数のステージＳＲＣ１〜ＳＲＣ１９３の従属接続により構成される。即ち、各ステージの出力端子ＯＵＴが次段ステージの入力端子ＩＮに接続される。これらステージは、ゲートラインに対応する１９２個のステージＳＲＣ１〜ＳＲＣ１９２と１つのダミーステージＳＲＨ１９３とにより構成される。各ステージは、入力端子ＩＮ、出力端子ＯＵＴ、制御端子ＣＴ、クロック入力端子ＣＫ、第１電源電圧端子ＶＳＳ、第２電源電圧端子ＶＤＤを有する。
　第１ステージＳＲＣ１の入力端子（ＩＮ）には、スキャン開始信号ＳＴＶが入力される。ここで、スキャン開始信号ＳＴＶは、垂直同期信号Ｖｓｙｎｃに同期したパルスである。
【００２５】
　各ステージの出力信号ＧＯＵＴ１〜ＧＯＵＴ１９２は、対応する各ゲートラインに接続される。奇数番目ステージＳＲＣ１、ＳＲＣ３、．．．には第１クロックＣＫＶが供給され、偶数番目ステージＳＲＣ２、ＳＲＣ４、．．．には第２クロックＣＫＶＢが供給される。第１クロックＣＫＶと第２クロックＣＫＶＢとは、相補的位相を有する。また、第１クロックＣＫＶと第２クロックＣＫＶＢのデューティサイクルは、１６．６／１９２ｍｓになる。
【００２６】
　各ステージＳＲＣ１、ＳＲＣ２、ＳＲＣ３、．．．の制御端子ＣＴには次段ステージＳＲＣ２、ＳＲＣ３、ＳＲＣ４、．．．の出力信号ＧＯＵＴ２、ＧＯＵＴ３、ＧＯＵＴ４が制御信号として入力される。即ち、制御端子ＣＴに入力される制御信号は自己の出力信号がデューティサイクル分遅延された信号になる。
　従って、各ステージの出力信号が順次にアクティブ区間（ハイ状態）となるように発生されるので、各出力信号のアクティブ区間で対応される水平ラインが選択される。
【００２７】
　図７は、本発明の一実施形態によるシフトレジスタの各ステージの構成を説明するための図であり、特に、図６に示したシフトレジスタの各ステージの具体的な回路構成を示すものである。図８は図７による出力波形図である。
　図７に示すように、本発明の一実施形態によるシフトレジスタ１７０の各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３及びプルダウン駆動部１７４を含む。
【００２８】
　プルアップ部１７１は、パワークロック入力端子ＣＫＶにドレインが接続され、第３ノードＮ３にゲートが接続され、出力端子ＧＯＵＴ［Ｎ］にソースが接続された第１ＮＭＯＳトランジスタＭ１により構成される。
　プルダウン部１７２は、出力端子ＧＯＵＴ［Ｎ］にドレインが接続され、第４ノードＮ４にゲートが接続され、第１電源電圧ＶＯＦＦにソースが接続された第２ＮＭＯＳトランジスタＭ２により構成される。
【００２９】
　プルアップ駆動部１７３は、キャパシタＣ、第３〜第５ＮＭＯＳトランジスタＭ３〜Ｍ５により構成される。キャパシタＣは、第３ノードＮ３と出力端子ＧＯＵＴ［Ｎ］との間に接続される。第３ＮＭＯＳトランジスタＭ３は、ドレインが第２電源電圧ＶＯＮに接続され、ゲートに入力信号ＧＯＵＴ［Ｎ−１］、即ち、前段ステージの出力信号ＧＯＵＴ［Ｎ−１］が供給され、ソースが第３ノードＮ３に接続される。第４ＮＭＯＳトランジスタＭ４は、ドレインが第３ノードＮ３に接続され、ゲートが第４ノードＮ４に接続され、ソースが第１電源電圧ＶＯＦＦに接続される。第５ＮＭＯＳトランジスタＭ５は、ドレインが第３ノードＮ３に接続され、ゲートが第４ノードＮ４に接続され、ソースが第１電源電圧ＶＯＦＦに接続される。ここで、第３ＮＭＯＳトランジスタＭ３のサイズは、第５ＮＭＯＳトランジスタＭ５のサイズより２倍程度大きく形成される。
【００３０】
　プルダウン駆動部１７４は、第６及び第７ＮＭＯＳトランジスタＭ６、Ｍ７により構成される。第６ＮＭＯＳトランジスタＭ６は、ドレインとゲートが共通されて第２電源電圧ＶＯＮに接続され、ソースが第４ノードＮ４に接続される。第７ＮＭＯＳトランジスタＭ７は、ドレインが第４ノードＮ４に接続され、ゲートが第３ノードＮ３に接続され、ソースが第１電源電圧ＶＯＦＦに接続される。ここで、第６ＮＭＯＳトランジスタＭ６のサイズは、第７ＮＭＯＳトランジスタＭ７のサイズより１６倍程度大きく形成される。
【００３１】
　図８に示したように、第１及び第２パワークロック入力信号ＣＫＶ、ＣＫＶＢとスキャン開始信号ＳＴがシフトレジスタに供給されると、第１ステージＳＲＣ１ではスキャン開示信号ＳＴの前縁に応答して第１パワークロックＣＫＶのハイレベル区間を所定時間Ｔｄｒ１遅延させて、出力端子ＯＵＴに出力信号ＧＯＵＴ１を発生する。
　以上で説明したように、アレイ基板が配置されるグラス上のシフトレジスタには、スキャン開始信号ＳＴＶと共に第１及び第２パワークロック入力端子ＣＫＶ、ＣＫＶＢが供給され、ゲート駆動回路として動作を行う。
【００３２】
　図９は、図６の回路における駆動波形を説明するための波形図である。
　図９に示すように、シフトレジスタは、第１パワークロックＣＫＶ又は第１パワークロックＣＫＶと位相が反転する第２パワークロックＣＫＶＢのいずれかが印加されて、複数のゲート信号ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴ３、．．．をＴＦＴ−ＬＣＤゲートラインに順次に出力する。第１及び第２パワークロックＣＫＶ、ＣＫＶＢは、ａ−Ｓｉ　ＴＦＴを駆動するために、タイミングコントローラ（図示せず）の出力である０〜３Ｖ振幅の信号を、例えば、−８〜２４Ｖ振幅の信号に増幅した信号である。
【００３３】
　しかし、シフトレジスタをゲート駆動回路に利用する場合には、５２５（＝１７５×３）×１９２解像度を有する液晶表示パネルについて説明したように、小型又は中小型画面には適しているが、高解像度を有する大画面には適していない。
　その理由は、大画面に当該するゲートラインを駆動するためには、プルアップ及びプルダウン機能を行うトランジスタＭ１及びＭ２の大きさを増加させなければならないため、シフトレジスタを一定空間に集積して設計する必要がある場合には、負担になってしまうからである。
　従って、ゲートラインを十分に駆動するには適していないプルアップ及びプルダウントランジスタＭ１及びＭ２の大きさとアモルファス特性上、温度及び工程的にＴＦＴの臨界電圧（Ｖｔｈ）の変化が多結晶シリコン（ｐｏｌｙ−Ｓｉ）または単結晶シリコン素子に比べて相当に大きく、信頼性及び収率に問題になる。
【００３４】
　図７を参照して、ａ−ＳｉタイプＴＦＴを利用して液晶表示装置のゲートドライバ用シフトレジスタを具現する時に発生する信頼性の問題について、以下に説明する。
　図７に示すように、常にターンオン状態の第６ＮＭＯＳトランジスタＭ６とＣＴ１電圧に応答してオン／オフ動作を行う第７ＮＭＯＳトランジスタＭ７により構成されるインバータ１７４は、第７ＮＭＯＳトランジスタＭ７がターンオフであると、ＣＴ２電圧は、以下の式（１）によって表される。
　ＣＴ２high
＝ＶON−Ｖth(M6)　　　　　　　　（１）
　一方、第７ＮＭＯＳトランジスタＭ７がターンオンであると、ＣＴ２電圧は以下の式（２）に示すように、インバータ機能を有する第６及び第７ＮＭＯＳトランジスタＭ６、Ｍ７のターンオン時の抵抗比により決定される。
　ＣＴ２low
＝｛ＶON−Ｖth (M6)−ＶOFF｝＊Ｒｏｎ(M7)／｛Ｒｏｎ(M7)＋Ｒｏｎ(M6)｝
　　　＋ＶOFF　　　　　　　　　（２）
【００３５】
　前記のＣＴ２電圧は、図７に示すように、第２ＮＭＯＳトランジスタＭ２及び第４ＮＭＯＳトランジスタＭ４をコントローラする電圧であるので、ＣＴ２＿ｌｏｗの電位が十分でなければ、２つのトランジスタＭ２、Ｍ４のターンオフ動作に問題を発生させ、シフトレジスタの回路全体に誤動作を発生させることになる。
　従って、式（２）において、Ｒｏｎ（Ｍ７）／Ｒｏｎ（Ｍ６）の比は十分に小さい必要があり、第２トランジスタＭ２及び第４トランジスタＭ４をターンオフさせる各トランジスタのゲート電圧であるＣＴ２−ｌｏｗ電圧と、ソース電圧である第１電源電圧ＶＯＦＦとの電圧差が以下の式（３）に示すように、トランジスタのスレッショルド電圧より低くなければならない。また、これを整理すると以下の式（４）によって表すことができる。
　ＣＴ２low−ＶOFF
≦Ｖth
＝Ｖth(M6)
＝Ｖth(M1)
＝Ｖth(M7)　　　　　　　　　　　（３）
　ＣＴ２low−ＶOFF
＝（ＶON−Ｖth−ＶOFF）＊Ｒｏｎ(M7)／｛Ｒｏｎ(M7)＋Ｒｏｎ(M6)｝
≦Ｖth　　　　　　　　　　　　　　（４）
【００３６】
　式（４）から、第７トランジスタＭ７と第６トランジスタＭ６のターンオン時の抵抗比（Ｒｏｎ（Ｍ７）／Ｒｏｎ（Ｍ６））は、次の式（５）により表される。
　Ｒｏｎ(M7)／Ｒｏｎ(M6)
≦Ｖth／｛（ＶON−２＊Ｖth−ＶOFF）｝　　　（５）
　例えば、ａ−ＳｉＴＦＴ　ＬＣＤで主に使用するＶＯＮ＝２２Ｖ、ＶＯＦＦ＝−７Ｖ、またＴＦＴのスレッショルド電圧（Ｖｔｈ）を１．７Ｖとすると、第７トランジスタＭ７と第６トランジスタＭ６のターンオン時の抵抗比（Ｒｏｎ（Ｍ７）／Ｒｏｎ（Ｍ６））は、式（６）のとおりである。
　Ｒｏｎ(M7)／Ｒｏｎ(M6)
≦１．７／｛２２−２＊１．７−（−７）｝
≒１／１５　　　　　　　　　　　　　　（６）
【００３７】
　式（６）に示すように、インバータ機能を実施するプルダウン駆動部１７４に備えられる第７トランジスタＭ７と第６トランジスタＭ６とのターンオン時の抵抗比（Ｒｏｎ（Ｍ７）／Ｒｏｎ（Ｍ６））が大略１：１５より小さいトランジスタの組合わせにより構成されなければならない。
　また、式（６）において、第７トランジスタＭ７のターンオン時にゲート・ソース間電圧（Ｖｏｇ７）がＶＯＮ−ＶＯＦＦである時、ＣＴ２＿ｌｏｗがＶｔｈ＋ＶＯＦＦになり、第６ＮＭＯＳトランジスタＭ６のゲート−ソース間電圧（Ｖｏｇ（Ｍ６））はＶＯＮ−（Ｖｔｈ＋ＶＯＦＦ）であるので、十分に大きいＶＯＮ−ＶＯＦＦ値に対してスレッショルド電圧を無視することができるので、Ｖｇｓ（Ｍ７）≒Ｖｇｓ（Ｍ６）を得ることができる。
【００３８】
　このような場合に、プルダウン駆動部１７４に備えられるトランジスタのチャネル長さ（Ｌ）が同一であるとする時、第７トランジスタＭ７のチャネル幅Ｗ（Ｍ７）と第６トランジスタＭ６のチャネル幅Ｗ（Ｍ６）の比が１５：１以上であると、式（６）の条件を満足させることができる。
　一方、実際的なＴＦＴ−ＬＣＤモジュールでは、ＴＦＴのサイズや第１電源電圧ＶＯＦＦ及び第２電源電圧ＶＯＮはハードウェア的に固定である。このような状況で、図７に示したａ−Ｓｉ　ＴＦＴ液晶表示装置に用いられるゲートドライバ用シフトレジスタのインバータには信頼性低下の問題が発生する。
　即ち、図７に示したゲートドライバ用シフトレジスタは、動作時に温度環境と印加電圧に敏感であるという問題点があり、寿命が短いという問題点がある。通常、温度とＴＦＴのスレッショルド電圧は反比例の関係にある。
【００３９】
　図１０は、図７のプルダウン駆動部、即ちインバータに備えられるトランジスタの比率とスレッショルド電圧との関係を説明するための図である。特に、式（６）により設計されたａ−Ｓｉ　ＴＦＴにより作られるゲートドライバ用シフトレジスタのインバータにおいて、スレッショルド電圧に関連して必要とされる第７トランジスタＭ７と第６ＮＭＯＳトランジスタＭ６のターンオン時の抵抗比（Ｒｏｎ（Ｍ７）／Ｒｏｎ（Ｍ６））を計算した結果を示している。
【００４０】
　図１０に示すように、Ｒｏｎ（Ｍ７）／Ｒｏｎ（Ｍ６）＝１／１５（≒０．０６７）より小さい比率が要求されるスレッショルド電圧条件では、第２ＮＭＯＳトランジスタＭ２と第４ＮＭＯＳトランジスタＭ４を十分にターンオンさせないために、図７に示したシフトレジスタは誤動作する可能性がある。
　また、第１電源電圧ＶＯＦＦ及び第２電源電圧ＶＯＮが若干変更されると、回路構造上、第１電源電圧ＶＯＦＦ及び第２電源電圧ＶＯＮが温度及び電圧環境に相当に敏感であるために、シフトレジスタ１７０が誤動作する恐れがある。
【００４１】
　図１１は、第２電源電圧ＶＯＮが増加する時に必要とされる抵抗比を示す図である。ＲＥＱＵＥＳＴ　Ｍａｘ　Ｒａｔｉｏ１及びＲＥＱＵＥＳＴ　Ｍａｘ　Ｒａｔｉｏ２の波形はそれぞれ、第２電源電圧ＶＯＮが２２［Ｖ］及び２４［Ｖ］のときの必要とされる抵抗比を示している。
　図１１に示すように、ＲＥＱＵＥＳＴ　Ｍａｘ　Ｒａｔｉｏ２波形は、ＲＥＱＵＥＳＴ　Ｍａｘ　Ｒａｔｉｏ１波形よりも下方にシフトされたカーブを示しており、したがって、同一のスレッショルド電圧の条件下であっても、印加電圧により誤動作が発生する可能性があることを示している。即ち、図７に示した回路のシフトレジスタは、温度及び電圧環境によって誤動作を生じる恐れがある。
【００４２】
　また、図７に示した本発明の一実施形態により具現されるシフトレジスタの他の問題は、寿命問題である。即ち、第７ＮＭＯＳトランジスタＭ７と第６ＮＭＯＳトランジスタＭ６のターンオン時の抵抗比（Ｒｏｎ（Ｍ７）／Ｒｏｎ（Ｍ６））が一定比、即ち、１／１５以下に設計されなければならないインバータにおいて、常にターンオン状態にある第６ＮＭＯＳトランジスタＭ６に比べて、オン／オフ動作を行う第７ＮＭＯＳトランジスタＭ７が１５倍以上大きくなければならない、という回路構造に基づいて発生される現象である。
【００４３】
　このような現象は、図７の回路構造上、常にターンオン状態にある第６ＮＭＯＳトランジスタＭ６の負荷として第７ＮＭＯＳトランジスタＭ７により電流量が決定されるためである。従って、第６ＮＭＯＳトランジスタＭ６は、第７ＮＭＯＳトランジスタＭ７のターンオフ時に漏洩電流が流れる。
　即ち、１６．７ｍｓｅｃの１フレーム中、ＸＧＡ場合に５０μｓ程度の短時間だけ電流が流れる場合には、寿命問題が殆ど発生しない。しかし、常に電流が流れる場合は、ＴＦＴの劣化が生じるが、２つのトランジスタのサイズの差が大きくなければならないという図７の回路構造では、当然にトランジスタの寿命低下状況が発生される。
【００４４】
　次の表１は、同一な電圧条件で第７ＮＭＯＳトランジスタＭ７と第６ＮＭＯＳトランジスタＭ６のチャネル幅がＷ（Ｍ７）：Ｗ（Ｍ６）＝１５：１の比率を有する場合、第７ＮＭＯＳトランジスタＭ７と第６ＮＭＯＳトランジスタＭ６の単位チャネル幅（１μｍ）当り流れる電流を温度条件別に比較したものである。
【表１】
2004103226.tif 000003
【００４５】
　図７に示したシフトレジスタ１７０において、第１〜第５トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４及びＭ５は、第７ＮＭＯＳトランジスタＭ７に類似する電流値を示し、第６ＮＭＯＳトランジスタＭ６は、第７ＮＭＯＳトランジスタＭ７に比べて常温動作時６０倍、高温動作時３０倍以上の大きい電流値を示す。インバータ機能を呈するプルダウン駆動部１７４の動作マージンを向上させるために、第７ＮＭＯＳトランジスタＭ７大きさを大きくすると、第６及び第７ＮＭＯＳトランジスタＭ６及びＭ７の電流値の差異は、さらに大きくなる。
　特に、高温動作時のトランジスタの単位チャネル幅当り流れる電流は、一般のピクセルサイズである３０μｍ幅に換算すると０．９９μＡであり、したがって、トランジスタはほぼターンオン状態である。
【００４６】
　このように、ＴＦＴに常にターンオン状態の電流が流れることになると、アモルファス薄膜特性が劣化して電流駆動能力が大きく低下してしまい、これにより、スレッショルド電圧が高くなる。このような状況は、式（１）によって表されるように、ＣＴ２ｈｉｇｈ電圧が低くなる結果を発生させ、結局には第２ＮＭＯＳトランジスタＭ２と第４ＮＭＯＳトランジスタＭ４をターンオンさせるに不十分な電圧になり、図７に示した回路によって具現される、ａ−Ｓｉ　ＴＦＴに作られるゲートドライバ用シフトレジスタは、誤動作を起こすことになる。
【００４７】
　図１２は、第６ＮＭＯＳトランジスタＭ６が正常である時の出力波形を説明するためのシミュレーション波形図であり、図１３は、第６ＮＭＯＳトランジスタＭ６が劣化した時の出力波形を説明するためのシミュレーション波形図である。
　図１２に示すように、第６ＮＭＯＳトランジスタＭ６が正常である時には、インバータ機能を実施するプルダウン駆動部１７４の出力電圧ＶＣＴ２はプルダウン部１７２の第２ＮＭＯＳトランジスタＭ２やプルアップ駆動部１７３の第４ＮＭＯＳトランジスタＭ４をターンオンさせるに十分であるので、シフトレジスタから出力される波形は正常である。
【００４８】
　しかし、図１３に示すように、第６ＮＭＯＳトランジスタＭ６に劣化が生じると、第６ＮＭＯＳトランジスタＭ６のスレッショルド電圧が上昇し、これによりプルダウン駆動部１７４の出力電圧ＶＣＴ２は誤動作を起こして、シフトレジスタから出力される波形が異常となることが確認できる。
　即ち、プルダウン駆動部１７４の出力電圧ＶＣＴ２はプルダウン部１７２の第２ＮＭＯＳトランジスタＭ２やプルアップ駆動部１７３の第４ＮＭＯＳトランジスタＭ４をターンオンさせるには不十分な電圧になるので、前縁キャリを受け入れずに、ゲートオフ電圧である第１電源電圧ＶＯＦＦを液晶表示パネルのゲートラインに正常的に印加しない状況が発生する。
　このような、正常ではない波形は、結局、液晶表示パネルに備えられるスイッチング素子を正常にターンオンさせることができず、画像を正常に表示できない要因となる。
【００４９】
　上述したように、本発明の一実施形態により具現される図７に示したゲートドライバ用シフトレジスタは、信頼性低下の問題により原価や構造的な長所にもかかわらず、実際には適用が困難である場合がある。
　本発明の他の実施形態では、ａ−Ｓｉ　ＴＦＴに作られるゲートドライバ用シフトレジスタの信頼性問題と寿命問題を解決することができる。
【００５０】
　図１４は本発明の他の実施形態によるシフトレジスタの各ステージの構成を説明するための図であって、特に、図６に示したシフトレジスタの各ステージの具体的な回路構成を示すものである。
　図１４に示すように、本発明の他の実施形態によるシフトレジスタ１７０の各ステージは、プルアップ部１７１、プルダウン部１７２、プルアップ駆動部１７３、第１プルダウン駆動部１７４及び第２プルダウン駆動部１７５を含む。図７の回路と同一の構成要素に対しては同一な符号を付し、その詳細な説明は省略する。
【００５１】
　第１プルダウン駆動部１７４は、第１インバータとして、第６及び第７ＮＭＯＳトランジスタＭ６、Ｍ７により構成され、プルアップ部１７１の入力ノードに接続され、プルアップ部１７１のターンオンに応答して第３制御信号ＣＴ３を第２プルダウン駆動部１７５に出力する。
　第６ＮＭＯＳトランジスタＭ６は、ドレインが第２電源電圧ＶＯＮに接続され、ソースが第４ノードＮ４に接続される。また、第７ＮＭＯＳトランジスタＭ７は、ドレインが第４ノードＮ４に接続され、ゲートが第３ノードＮ３に接続され、ソースが第１電源電圧ＶＯＦＦに接続される。第６ＮＭＯＳトランジスタＭ６のサイズは、第７ＮＭＯＳトランジスタＭ７のサイズと同一であるように形成される。即ち、第６ＮＭＯＳトランジスタＭ６のチャネル幅Ｗと第７ＮＭＯＳトランジスタＭ７のチャネル幅Ｗは１：１であることが望ましい。
【００５２】
　第２プルダウン駆動部１７５は、第１インバータの動作を制御する第２インバータとして、第８及び第９ＮＭＯＳトランジスタＭ８、Ｍ９により構成され、プルダウン部１７２の入力ノードに接続され、入力信号の前縁に応答してプルダウン部１７２をターンオフさせ、第３制御信号ＣＴ３に応答してプルダウン部１７２をターンオンさせる。
　第８トランジスタＭ８は、ドレインとゲートが共に第２電源電圧ＶＯＮに接続され、ソースが第６ＮＭＯＳトランジスタＭ６のゲートに接続される。また、第９トランジスタＭ９は、ドレインが第８トランジスタＭ８のソースに接続され、ゲートが第３ノードＮ３に接続され、ソースが第１電源電圧ＶＯＦＦに接続される。第９トランジスタＭ９のサイズは、第８トランジスタＭ８のサイズより２倍程度大きいように形成される。即ち、第８トランジスタＭ８と第９トランジスタＭ９のチャネル幅Ｗを１：１にする時、チャネル長さ（Ｌ）は１：２であることが望ましい。
【００５３】
　以上で説明したように、ＮＭＯＳトランジスタにより具現されるａ−Ｓｉ　ＴＦＴのインバータ回路において、図７に示したダイオード構造の第６ＮＭＯＳトランジスタＭ６をスイッチング構造に変更し、第６ＮＭＯＳトランジスタＭ６を制御する別のインバータを構成することにより、ａ−Ｓｉ　ＴＦＴに作られるゲートドライバ用シフトレジスタを構成することができる。
　以下に、図１４によるシフトレジスタについて、種々の数式を利用して詳細に説明する。
【００５４】
　まず、第６ＮＭＯＳトランジスタＭ６と第７ＮＭＯＳトランジスタＭ７により構成される第１プルダウン駆動部１７４を第１インバータとし、第８トランジスタＭ８と第９トランジスタＭ９により構成される第２プルダウン駆動部１７５を第２インバータとし、第２インバータの出力電圧をＣＴ３とすると、第２インバータのハイレベル出力電圧（ＣＴ３ｈｉｇｈ）及びローレベル出力電圧（ＣＴ３ｌｏｗ）と第１インバータのハイレベル出力電圧（ＣＴ２ｈｉｇｈ）及びローレベル出力電圧（ＣＴ２ｌｏｗ）との関係は、次の式（７）〜式（１０）によって示される。
　ＣＴ３high
＝ＶON−Ｖth(M8)　　　　　　　　　　　　　　　（７）
　ＣＴ３high
＝［ＶON−Ｖth(M8)−ＶOFF］＊Ｒｏｎ(M9)／［Ｒｏｎ(M9)＋Ｒｏｎ(M8)］
　　　　　　　＋ＶOFF　　　　　　　　　　　　　（８）
　ＣＴ２high
＝ＶON−Ｖth(M8)−Ｖth(M6)　　　　　　　　　　　（９）
　ＣＴ２low
＝（ＣＴ３low−Ｖth(M6)−ＶOFF）＊Ｒｏｎ(M7)／［Ｒｏｎ(M7)＋Ｒｏｎ(M6)］
　　　　　　　＋ＶOFF）　　　　　　　　　　　　（１０）
【００５５】
　一方、同一工程下で製造されるａ−Ｓｉ　ＴＦＴであるので、全てＴＦＴのスレッショルド電圧が同一であるいうことができる。したがって、第２ＮＭＯＳトランジスタＭ２と第４ＮＭＯＳトランジスタＭ４をターンオフさせる各トランジスタのゲート電圧である第１インバータのローレベル出力電圧（ＣＴ２ｌｏｗ）とソース電圧であるＶＯＦＦ間の電圧差は、以下の式（１１）に示すように、トランジスタのスレッショルド（Ｖｔｈ）より低くなければらならない。
　ＣＴ２low−ＶOFF≦Ｖth　　　　　　　　　　　　（１１）
【００５６】
　式（１１）から式（１２）が得られ、該式（１２）から式（１３）が得られる。
　ＣＴ２low−ＶOFF
＝（ＣＴ３low−Ｖth−ＶOFF）＊［Ｒｏｎ(M7)／Ｒｏｎ(M7)＋Ｒｏｎ(M6)］
≦Ｖth　　　　　　　　　　　　　　　　　　　　　　（１２）
　Ｒｏｎ(M7)／Ｒｏｎ(M6)
≦Ｖth／（ＣＴ３low−２＊Ｖth−ＶOFF）　　　　　　（１３）
【００５７】
　図７に対応する式（５）と式（１３）と比較すると、ＶＯＮがＣＴ３ｌｏｗに変更されることが分かる。ここで、第８トランジスタＭ８と第９トランジスタＭ９のチャネル幅Ｗの比が１：１であり、第８トランジスタＭ８と第９トランジスタＭ９のチャネル長さＬの比を３：１とすると、式（１４）が得られる。
　ＣＴ３low
＝（ＶON−Ｖth＋ＶOFF）／４　　　　　　　　　　　（１４）
　式（１４）の結果を式（１３）に代入すると、式（１５）が得られる。
　Ｒｏｎ(M7)／Ｒｏｎ(M6)
≦４＊Ｖth／（ＶON−９＊Ｖth−３＊ＶOFF）　　　　　　　（１５）
【００５８】
　また、本発明の実施形態による第６ＮＭＯＳトランジスタＭ６と第５ＮＭＯＳトランジスタＭ５のターンオン時の抵抗比はａ−Ｓｉ　ＴＦＴ−ＬＣＤで多く使用されるＶＯＮ＝２２Ｖ、ＶＯＦＦ＝７Ｖ、またＴＦＴのスレッショルド電圧をＶｔｈ＝１．７Ｖとすると、式（１６）が得られる。
　Ｒｏｎ(M7)／Ｒｏｎ(M6)
≦４＊１．７／［２２−９＊１．７−３＊（−７）］１／４　　　（１６）
　式（１６）に示すように、図７に示す場合と相違して、ａ−Ｓｉ　ＴＦＴに作られるゲートドライバ用シフトレジスタのインバータにおいては、必要とされるターンオン時の抵抗比を大きくすることができる。
【００５９】
　図１５は、図７のインバータに備えられるトランジスタの比率とスレッショルド電圧との第１関係と、図１４のインバータに備えられるトランジスタの比率とスレッショルド電圧との第２関係を説明するための図面である。図中、ＲＥＱＵＥＳＴ　Ｍａｘ　Ｒａｔｉｏ１は、図７のインバータに備えられるトランジスタの比率とスレッショルド電圧との第１関係によるカーブであり、ＲＥＱＵＥＳＴ　Ｍａｘ　Ｒａｔｉｏ２は、本発明によりインバータに備えられるトランジスタの比率とスレッショルド電圧との第２関係によるカーブである。
　図１５に示すように、本発明によれば、スレッショルド電圧マージンが増大して、同一のＴＦＴサイズ比で正常動作をすることができるという結果を確認することができる。
【００６０】
　なお、本発明の効果は、第６ＮＭＯＳトランジスタＭ６のターンオン時のＶｇｓ６電圧が図７に示した技術の場合のようにＶｇｓ７電圧（＝ＶＯＮ−ＶＯＦＦ）と殆ど同一であるとする場合であるので、実質的に第６ＮＭＯＳトランジスタＭ６に印加されるゲート電圧はＣＴ３ｌｏｗであり、したがって式（１７）が成り立つ。
　Ｖｇｓ（Ｍ６）
＝ＣＴ３low−ＶOFF
＝（ＶON−Ｖth＋ＶOFF）／２−ＶOFF
≒（ＶON−ＶOFF）／２　　　　　　　　　　　　　　（１７）
　ここで、スレッショルド電圧はＶＯＮ−ＶＯＦＦに比べて相対的に小さいので無視する。
【００６１】
　また、ＣＴ１がＶＯＮ−ＶＯＦＦ振幅のパワークロックにより昇圧され、ＶＯＮ＋（ＶＯＮ−ＶＯＦＦ）であるので、Ｖｇｓ７電圧は式（１８）によって表される。
　Ｖｇｓ（Ｍ７）
＝ＣＴ１−ＶOFF
＝２＊（ＶON−ＶOFF）　　　　　　　　　　　　　　（１８）
　即ち、本発明の他の実施形態による回路構造においては、Ｖｇｓ６：Ｖｇｓ７＝１：４程度である。
【００６２】
　これを次の式（１９）のＴＦＴ飽和領域での電流式を利用して、第６ＮＭＯＳトランジスタＭ６と第７ＮＭＯＳトランジスタＭ７が同時にターンオンされる時の電流値を比較すると、式（２０）の通りである（即ち、Ｖｇｓ≫Ｖｔｈと仮定する）。
　Ｉｄｓ
＝［Ｗ＊μ＊（Ｖｇｓ−Ｖth）2］／（２＊Ｌ）　　　　（１９）
　Ｉｄｓ(M7)／Ｉｄｓ(M6)
＝８＊Ｗ(M7)／Ｗ(M6)　　　　　　　　　　　　　　（２０）
　即ち、第６ＮＭＯＳトランジスタＭ６の幅と第７ＮＭＯＳトランジスタＭ７のチャネル幅を同一にしても、相対的な電流駆動能力比が８倍である。即ち、２つトランジスタが同時にターンオンされる時、等価的に抵抗比＝８であるという意味である。
【００６３】
　その結果、第６ＮＭＯＳトランジスタＭ６の幅と第７ＮＭＯＳトランジスタＭ７の幅を同一にしても、式（１６）で所望であるＲｏｎ（Ｍ７）／Ｒｏｎ（Ｍ６）比率以下に合わせることができる。これを整理すると、式（２１）に示すことができる。
　Ｒｏｎ(M7)／Ｒｏｎ(M6)
＝１／８
≦１／６　　　　　　　　　　　　　　　　　　　　（２１）
　このように、本発明の他の実施形態による回路構造では、インバータを構成する第６ＮＭＯＳトランジスタＭ６、第７ＮＭＯＳトランジスタＭ７のチャネル幅Ｗ差異を最少化することができる。また、高温動作時に第６ＮＭＯＳトランジスタＭ６に過電流が流れる現象を防止することにより、トランジスタの劣化を低減することができる。
【００６４】
　以下の表２及び図１６は、第１インバータに備えられる第６ＮＭＯＳトランジスタＭ６及び第７ＮＭＯＳトランジスタＭ７と、第２インバータに備えられる第７トランジスタＭ８及び第９トランジスタＭ９のチャネル幅Ｗを同一にしたときの単位幅［１μｍ］当り流れる電流をシミュレーションした結果を示している。
【表２】
2004103226.tif 000004
　表２及び図１６に示すように、高温動作でも全てトランジスタの漏洩電流値を１［ｎＡ］程度に低くすることができるので、図７の回路において３３［ｎＡ］以上流れることにより発生したトランジスタの劣化問題を克服することができる。
【００６５】
　以上で説明したように、図７の回路によって具現されるａ−Ｓｉ　ＴＦＴに作られるゲートドライバ用シフトレジスタの信頼性問題、即ち、温度環境と印加電圧に敏感であり、寿命が短いという問題点を、図１４に示した本発明の他の実施形態として克服することができることが確認できる。
【００６６】
　以上、本発明の実施例に基づいて詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【００６７】
【図１】ｐｏｌｙ−Ｓｉ　ＴＦＴ−ＬＣＤのＴＦＴ基板の構成を示す概略図である。
【図２】従来のａ−Ｓｉ　ＴＦＴ−ＬＣＤのＴＦＴ基板の構成を示す概略図である。
【図３】本発明によるａ−Ｓｉ　ＴＦＴ液晶表示装置の分解斜視図である。
【図４】本発明によるａ−Ｓｉ　ＴＦＴ−ＬＣＤのＴＦＴ基板の構成を示す図である。
【図５】図４のデータ駆動回路のシフトレジスタのブロック図である。
【図６】図４のゲート駆動回路に用いられるシフトレジスタを説明するためのブロック図である。
【図７】本発明の一実施形態によるシフトレジスタの各ステージの構成を説明するための図である。
【図８】図７の回路における出力波形図である。
【図９】図６のシフトレジスタによる駆動波形を説明するための波形図である。
【図１０】図７のプルダウン駆動部に備えられるトランジスタの比率とスレッショルド電圧との関係を説明するためのグラフである。
【図１１】ＶＯＮ電圧が増加する時に必要とされる抵抗比を示すグラフである。
【図１２】第６トランジスタが正常または劣化である時の出力波形を各々説明するためのシミュレーション波形図である。
【図１３】第６トランジスタが正常または劣化である時の出力波形を各々説明するためのシミュレーション波形図である。
【図１４】本発明の他の実施形態によるシフトレジスタの各ステージの構成を説明するための図である。
【図１５】図７及び図１４のインバータに備えられるトランジスタの比率とスレッショルド電圧との関係を各々説明するためのグラフである。
【図１６】図７及び図１４によりインバータに各々備えられるトランジスタのチャネル幅を同一にした時の電流量を説明するためのグラフである。
【符号の説明】
【００６８】
１００　　液晶表示装置
１１０　　液晶表示パネルアセンブリ
１１２　　液晶表示パネル
１１６　　可撓性印刷回路基板
１１８　　統合化制御及びデータ駆動チップ
１２０　　バックライトアセンブリ
１２２　　ランプアセンブリ
１２４　　導光板
１２６　　光学シート
１２９　　モールドフレーム
１３０　　シャーシ
１４０　　カバー
１５０　　表示セルアレイ回路
１７０　　シフトレジスタ
１７１　　プルアップ部
１７２　　プルダウン部
１７３　　プルアップ駆動部
１７４　　第１プルダウン駆動部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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