(57)【要約】【課題】２次側に同期整流回路を備えたＤＣ−ＤＣコンバータの２次側の整流回路における損失を低減するとともに、１次側にフルブリッジ方式のスイッチング回路を備えたＤＣ−ＤＣコンバータの１次側スイッチング回路における損失を低減する。【解決手段】電圧変換用トランス（ＴＳ１）を有し２次側に同期整流回路（２０）を、また１次側にフルブリッジ方式のスイッチング回路（１０）を備え、２次側コイルに流れる電流の経路をスイッチ・トランジスタ（Ｍ５，Ｍ６）により１次側のスイッチング動作に同期して切り替える同期整流制御を行なうＤＣ−ＤＣコンバータにおいて、２次側の負荷に流れる電流もしくは該負荷電流に連動して変化する１次側の電流や１次側の入力電圧を検出して２次側の同期整流用トランジスタのオフ・タイミングを動的に制御するとともに、１次側の入力電圧と２次側の負荷に流れる電流を検出して１次側のスイッチング回路のトランジスタのオン・タイミングを動的に制御するように構成した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電圧変換用トランスの１次側コイルに流れる電流をスイッチングして１次側コイルを交流駆動し、前記トランスの２次側コイルに流れる電流を整流して直流電圧を出力するスイッチング電源装置のスイッチング制御を行なう電源制御用半導体集積回路であって、
前記１次側コイルの入力電圧または２次側コイルの負荷電流もしくは前記入力電圧および負荷電流に応じて２次側の同期整流用トランジスタのオフ・タイミングを動的に制御する信号を生成し出力することを特徴とする電源制御用半導体集積回路。
【請求項２】
前記１次側コイルに流れる電流をスイッチングするスイッチング素子のオン・タイミングを、前記１次側コイルの入力電圧に応じて動的に制御する信号を生成し出力することを特徴とする請求項１に記載の電源制御用半導体集積回路。
【請求項３】
前記１次側コイルに流れる電流をスイッチングするスイッチング素子のオン・タイミングを、前記２次側の負荷電流に応じて動的に制御する信号を生成し出力することを特徴とする請求項１に記載の電源制御用半導体集積回路。
【請求項４】
前記１次側コイルに流れる電流をスイッチングするスイッチング素子のオン・タイミングを、前記１次側コイルの入力電圧および２次側の負荷電流に応じて動的に制御する信号を生成し出力することを特徴とする請求項１に記載の電源制御用半導体集積回路。
【請求項５】
前記２次側コイルの一方の端子と基準電位点との間に接続され１次側コイルに流れる電流をスイッチングするスイッチング動作と同期してオン、オフ制御される第１同期整流用トランジスタおよび前記トランスの２次側コイルの他方の端子と基準電位点との間に接続され前記１次側のスイッチング動作と同期してオン、オフ制御される第２同期整流用トランジスタをそれぞれオン、オフさせる制御信号を生成し出力することを特徴とする請求項１〜４のいずれかに記載の電源制御用半導体集積回路。
【請求項６】
前記１次側コイルに流れる電流をスイッチングするために使われる制御信号を生成する第１制御信号生成回路と、該第１制御信号生成回路により生成された信号に基づいて２次側の前記第１同期整流用トランジスタおよび第２同期整流用トランジスタの制御信号を生成する第２制御信号生成回路と、前記第１制御信号生成回路および第２制御信号生成回路で生成された制御信号に任意の遅延を付与可能な可変遅延回路と、該可変遅延回路で付与する遅延量を指定する設定情報を入力するための外部端子と、該外部端子からの設定情報に基づいて前記可変遅延回路における遅延量を制御する信号を生成する遅延量制御回路と、該遅延量制御回路による遅延量制御を無効化する無効化手段を備え、該無効化手段は前記外部端子の状態に応じて前記遅延量制御回路の動作を無効化することを特徴とする請求項５に記載の電源制御用半導体集積回路。
【請求項７】
前記負荷電流が所定値以下になったか否かを検出する検出手段を備え、負荷電流が所定値以下になった場合に前記可変遅延回路を切り替えて前記第１同期整流用トランジスタおよび第２同期整流用トランジスタの制御信号のオフ・タイミングに遅延を付与しないように構成されていることを特徴とする請求項６に記載の電源制御用半導体集積回路。
【請求項８】
前記１次側の入力電圧のレベルを検出し入力電圧が所定レベルになった場合に内部回路に対する電源の供給を遮断する電圧監視手段を備え、該電圧監視手段が監視する電圧の入力端子と、前記１次側コイルに流れる電流をスイッチングするスイッチング素子のオン・タイミングを制御するために監視する前記１次側コイルの電圧の入力端子とを兼用していることを特徴とする請求項１〜７のいずれかに記載の電源制御用半導体集積回路。
【請求項９】
前記第１制御信号生成回路に入力される負荷電流の情報と前記遅延量制御回路に入力される負荷電流の情報が、同一の外部端子から入力されるように構成されていることを特徴とする請求項６に記載の電源制御用半導体集積回路。
【請求項１０】
電圧変換用トランスの１次側コイルに流れる電流をスイッチングして１次側コイルを交流駆動し、前記トランスの２次側コイルに流れる電流を整流して直流電圧を出力するスイッチング電源装置のスイッチング制御を行なう電源制御用半導体集積回路であって、
前記１次側コイルに流れる電流をスイッチングする回路のスイッチ素子の両端子間電圧を検出してオン・タイミングを制御する信号を生成する回路の検出判定レベルが外部から任意に設定可能に構成されていることを特徴とする電源制御用半導体集積回路。
【請求項１１】
請求項１〜１０のいずれかに記載の電源制御用半導体集積回路と、
電圧変換用トランスと、
前記電圧変換用トランスの１次側コイルに流れる電流をスイッチングして１次側コイルを交流駆動するスイッチング回路と、
前記電圧変換用トランスの２次側コイルの一方の端子と基準電位端子との間に接続され前記スイッチング回路のスイッチング動作と同期してオン、オフ制御される同期整流用トランジスタを含み２次側コイルに流れる電流を整流して直流電圧を出力する整流回路と、
該整流回路で整流された電圧を平滑する容量素子と、
を備え、
前記１次側コイルへの入力電圧が抵抗で分割されて前記電源制御用半導体集積回路に供給されていることを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧変換用トランスを備えたスイッチング電源装置の損失低減技術に関し、特にトランスの２次側に同期整流回路を備えたＤＣ−ＤＣコンバータ（直流−直流変換型電源装置）に利用して有効な技術に関する。
【０００２】
【従来の技術】
従来、ＤＣ−ＤＣコンバータのひとつに一次側の回路にフルブリッジ型のスイッチング回路を用い、２次側の整流回路に同期整流回路を使用した図１７に示すようなＤＣ−ＤＣコンバータが知られている。
図１７のＤＣ−ＤＣコンバータは、スイッチＳＡ〜ＳＤからなるフルブリッジ型のスイッチング回路でトランスＴＳ１の１次側コイルを交流駆動し、２次側コイルに誘起される交流電圧を同期整流用スイッチＳＥ，ＳＦで整流しチョークコイルＬ１とＬ２に交互にエネルギーを蓄積することで、１次側コイルと２次側コイルの巻線比に応じた所望の直流電圧を発生させるようにしたスイッチング電源回路である。スイッチＳＡ〜ＳＦは、例えばＭＯＳＦＥＴで構成される。スイッチＳＡ〜ＳＤと並列に接続されているダイオードおよび容量は、各ＭＯＳＦＥＴのソース・ドレイン間のボディダイオードと寄生容量を示したものである。
【０００３】
本来ダイオードを用いればよい２次側の整流素子としてＭＯＳＦＥＴからなるスイッチＳＥ，ＳＦを使用しているのは、ダイオードの順方向電圧による電力損失を減らすことができるためである。ちなみに、ＭＯＳＦＥＴのオン抵抗によるソース・ドレイン間電圧降下はダイオードの順方向電圧よりも小さくすることが可能である。
【０００４】
【発明が解決しようとする課題】
ＤＣ−ＤＣコンバータは小型化に対する要求が高い。ＤＣ−ＤＣコンバータを小型化するには、コイルやコンデンサなどの部品の小型化が有効であるが、コイルやコンデンサなどを小型化するにはスイッチング周波数を上げなくてはならない。ところが、ＤＣ−ＤＣコンバータのスイッチング周波数を上げると、スイッチング損失が多くなり発熱量が増加するため、放熱板などが必要になり結局小型化を達成することができなくなるという課題がある。従って、ＤＣ−ＤＣコンバータの小型化にとっては、スイッチング損失を減らしてスイッチング周波数を高くできるようにすることが重要である。そこで、本発明者等は、図１７のＤＣ−ＤＣコンバータにおける電力損失について詳細に検討した。
【０００５】
図１８は、１次側コイルを交流駆動するスイッチＳＡ〜ＳＤをオン，オフ制御する信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄと、同期整流用スイッチＳＥ，ＳＦを制御する信号ＯＵＴ−Ｅ，ＯＵＴ−Ｆのタイミングを示す。図１７のようなＤＣ−ＤＣコンバータにおいては、図１８に示すように、１次側コイルに電流を流すときには同期整流用スイッチＳＥまたはＳＦをオフさせないと、２次側コイルが短絡状態となって１次側コイルから２次側コイルへ電力が伝達されないのみならずスイッチＳＡ，ＳＤ，ＳＥ，ＳＦまたはスイッチＳＢ，ＳＣ，ＳＥ，ＳＦに過電流が流れて素子が破壊されてしまうおそれがある。
【０００６】
そこで、１次側コイルに矢印Ａの方向の電流を流すときには同期整流用スイッチＳＥを、また１次側コイルに矢印Ａと逆向きに電流を流すときには同期整流用スイッチＳＦをオフさせて、２次側コイルへ電力を伝達し同時に整流を行なう制御がなされる。スイッチＳＥ，ＳＦをオフさせるタイミングは、１次側コイルを駆動するスイッチＳＡ〜ＳＤのオン／オフ・タイミングに合わせるため、同期整流用スイッチＳＥ，ＳＦを制御する制御信号ＯＵＴ−Ｅ，ＯＵＴ−Ｆは駆動信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄに基づいて生成するのが望ましい。
【０００７】
しかしながら、２次側の同期整流用スイッチＳＥ，ＳＦを制御する制御信号ＯＵＴ−Ｅ，ＯＵＴ−Ｆのタイミングを１次側の駆動信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄに基づいて一義的に決定すると、１次側の入力電圧Ｖｉｎや２次側の出力電流Ｉｏｕｔが変化した時にスイッチＳＥ，ＳＦのオフ・タイミングが最適なタイミングからずれて２次側の損失が大きくなることを見出した。
【０００８】
また、１次側のスイッチング損失を減らすには、１次側コイルを交流駆動するスイッチＳＡ〜ＳＤのオン／オフ・タイミングを、ＳＡ〜ＳＤのソース・ドレイン間電圧Ｖｄｓが０Ｖになるタイミングでそれぞれ行なうのが望ましい。そこで、ＳＡとＳＢの接続ノードおよびＳＣとＳＤの接続ノードの電位Ｖ１１，Ｖ１２および入力電圧Ｖｉｎを監視し、ＳＡ〜ＳＤのソース・ドレイン間電圧Ｖｄｓが０Ｖになるタイミングを検出してオン／オフ制御信号を生成する方式が考えられる。
【０００９】
ところが、かかる制御方式にあっては、Ｖｄｓ＝０Ｖを検出してから実際にＳＡ〜ＳＤがオン／オフされるまでに遅れが生じるため、その遅れによって損失が発生する。さらに、ＳＡとＳＢの接続ノードおよびＳＣとＳＤの接続ノードの電位Ｖ１１，Ｖ１２および入力電圧Ｖｉｎを監視する方式にあっては、電圧をモニタする外部端子の数が多くなるという問題がある。
【００１０】
この発明の目的は、電圧変換用トランスの２次側に同期整流回路を備えたスイッチング電源装置において、２次側の整流回路における損失を低減しスイッチング周波数を上げてＤＣ−ＤＣコンバータの小型化を可能にする技術を提供することにある。
【００１１】
この発明の他の目的は、電圧変換用トランスの１次側にフルブリッジ方式のスイッチング回路を備えたスイッチング電源装置において、１次側のスイッチング損失を低減しスイッチング周波数を上げてＤＣ−ＤＣコンバータの小型化を可能にする技術を提供することにある。
【００１２】
この発明のさらに他の目的は、入力電圧や出力電流が変化した場合にも、１次側のスイッチ素子のオン・タイミングおよび２次側の同期整流用トランジスタのオフ・タイミングを最適化して損失を低減することができるスイッチング電源装置およびその制御用半導体集積回路を提供することにある。
【００１３】
この発明のさらに他の目的は、外部端子数を増加させることなく、１次側のスイッチ素子のオン／オフ・タイミングおよび２次側の同期整流用トランジスタのオン／オフ・タイミングを最適化して損失を低減することができるスイッチング電源装置およびその制御用半導体集積回路を提供することにある。
【００１４】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、本出願の第１の発明は、電圧変換用トランスを有し２次側コイルに流れる電流の経路をスイッチ・トランジスタにより１次側のスイッチング動作に同期して切り替える同期整流制御を行なうＤＣ−ＤＣコンバータのようなスイッチング電源装置において、２次側の負荷に流れる電流もしくは該負荷電流に連動して変化する１次側の電流や１次側の入力電圧を検出して２次側の同期整流用トランジスタのオフ・タイミングを動的に制御するように構成したものである。
上記した手段によれば、同期整流用トランジスタが２次側の負荷電流や入力電圧の変化に応じて最適なタイミングでオフされるようになるため、２次側の損失を減少させることができる。
【００１６】
また、本出願の第２の発明は、電圧変換用トランスを有しフルブリッジ型のスイッチング回路で１次側コイルを交流駆動して２次側コイルに電力を伝達するスイッチング電源装置において、１次側の入力電圧と２次側の負荷に流れる電流を検出して１次側のスイッチング回路のトランジスタのオン・タイミングを動的に制御するように構成したものである。
上記した手段によれば、１次側のスイッチング回路のトランジスタが入力電圧や２次側の負荷電流の変化に応じてフィード・フォワードでオン／オフされるようになるため、１次側のスイッチング損失を減少させることができる。
【００１７】
さらに、本出願の他の発明は、電圧変換用トランスを有しフルブリッジ型のスイッチング回路で１次側コイルを交流駆動して２次側コイルに電力を伝達するスイッチング電源装置において、１次側の入力電圧と１次側コイルの端子電圧を検出して１次側のスイッチング回路のトランジスタのオン／オフ・タイミングを制御する場合に、検出電圧と参照電圧とを比較するコンパレータの参照電圧を高めに設定するように構成したものである。
上記した手段によれば、１次側のスイッチング回路の動作に遅れがあっても、該スイッチング回路のトランジスタのソース・ドレイン間電圧が０Ｖになる前にオン／オフ制御信号が生成され、ソース・ドレイン間電圧が０Ｖになるのと同時にスイッチング回路のトランジスタがオン／オフされるようになるため、１次側のスイッチング損失を減少させることができる。
【００１８】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は、本発明を適用したＤＣ−ＤＣコンバータの第１の実施例を示す。図において、ＴＳ１は電圧変換用のトランス、１０はこのトランスＴＳ１の１次側コイルを交流駆動するスイッチング回路、２０はトランスＴＳ１の２次側コイルに誘起される交流電圧を整流して直流電圧に変換する全波整流回路、ＩＣ３０は上記スイッチング回路１０を構成するスイッチＭＯＳＦＥＴ  Ｍ１〜Ｍ４および整流回路２０を構成する同期整流用ＭＯＳＦＥＴ  Ｍ５，Ｍ６を駆動制御するＩＣ化された制御回路（以下、電源制御用ＩＣと称する）、５０は４８Ｖの入力直流電圧Ｖｉｎを受けて上記電源制御用ＩＣ３０に必要な１２Ｖのような直流電源電圧Ｖｃｃを生成して供給するスイッチング・レギュレータ等の補助電源回路である。
【００１９】
また、ＣＢは整流回路２０で整流された電圧を平滑する平滑容量、Ｒ１１，Ｒ１２は入力電圧Ｖｉｎを分圧して電源制御用ＩＣ３０に供給する分割抵抗、ＲＣＳは１次側コイルのスイッチング回路１０に流れる電流を電圧に変換する電流センス抵抗、ＲＬは負荷となる回路やＩＣを等価抵抗として表わしたものである。
【００２０】
上記スイッチング回路１０は、４８Ｖのような直流電圧Ｖｉｎが印加される電圧入力端子ＶＩＮと１次側基準電位（接地電位）ＧＮＤとの間に直列に接続されたＮチャネルＭＯＳＦＥＴ  Ｍ１，Ｍ２およびＭ３，Ｍ４と、スイッチＭＯＳＦＥＴ  Ｍ１〜Ｍ４のうち基準電位側のＭＯＳＦＥＴ  Ｍ２，Ｍ４の共通ソース端子と基準電位ＧＮＤとの間に接続された電流センス抵抗ＲＣＳとから構成されている。電流センス抵抗ＲＣＳの代わりにカレント・トランスを用いて１次側の電流に比例した検出電圧を電源制御用ＩＣ３０に供給するようにしても良い。
【００２１】
電源制御用ＩＣ３０は、センス抵抗ＲＣＳにより検出された電圧Ｖｓｎｓと出力電圧ＶｏｕｔとからスイッチＭＯＳＦＥＴ  Ｍ１〜Ｍ４の制御信号ＯＵＴ−Ａ〜ＯＵＴ−ＤのタイミングをＰＷＭ（パルス幅変調）方式で制御するＰＷＭ制御回路３１、該ＰＷＭ制御回路３１からの信号に基づいて同期整流用ＭＯＳＦＥＴ  Ｍ５，Ｍ６をオン／オフするタイミングを制御する同期整流制御回路３２、上記ＰＷＭ制御回路３１と同期整流制御回路３２から出力される信号に適当な遅延を与えて出力する可変遅延回路３３、分割抵抗Ｒ１１，Ｒ１２で分割した入力電圧Ｖｉｎに比例した電圧Ｖｉｎ’とセンス抵抗ＲＣＳにより検出された電圧Ｖｓｎｓと外部からの設定値ＤＬＹ１〜ＤＬＹ３とに基づいて上記可変遅延回路３３における遅延量を設定する遅延量制御回路３４などを備えている。
【００２２】
図２には、電源制御用ＩＣ３０のより具体的な構成例が示されている。
ＰＷＭ制御回路３１は、出力電圧Ｖｏｕｔと参照電圧Ｖｒｅｆとを比較して電位差に応じた電圧Ｖｅｒｒを出力する誤差アンプ３１１と、該誤差アンプ３１１の出力電圧Ｖｅｒｒとセンス抵抗ＲＣＳにより検出された電圧Ｖｓｎｓと比較していずれが大きいか判定するコンパレータ３１２と、１次側のスイッチング回路１０のスイッチング周期を与える発振器を含むクロックジェネレータ３１３と、該クロックジェネレータ３１３で生成されたクロック信号をリセット信号とし上記コンパレータ３１２の出力信号をセット信号とするＲＳフリップフロップ３１４と、上記クロック信号を１／２に分周するＤ型フリップフロップ３１５と、該フリップフロップ３１５で分周された信号／Ｑ（本明細書では、信号Ｑに対して位相反転した信号を信号／Ｑと表す。以下、同様）と上記フリップフロップ３１４の出力Ｑとの排他的論理和をとる論理ゲート３１６などから構成されており、図３（３）〜（６）に示すような互いに位相がφだけずれた相補信号ＰＡ，ＰＢ，ＰＣ，ＰＤを生成して出力する。
【００２３】
これにより、ＰＷＭ制御回路３１では、出力電圧Ｖｏｕｔが低くなるとＶｅｒｒが上がりφが大きくなって１次側コイルに電流が流される期間が長くなり、逆に出力電圧Ｖｏｕｔが高くなるとＶｅｒｒが下がりφが小さくなって１次側コイルに電流が流される期間が短くなって、負荷の変動に応じて出力電流Ｉｏｕｔが変化しても出力電圧Ｖｏｕｔを一定に保つように制御することができる。
【００２４】
同期整流制御回路３２は、上記ＰＷＭ制御回路３１から出力される信号ＰＡ，ＰＤを入力とするＮＡＮＤゲート３２２と、信号ＰＢ，ＰＣを入力とするＮＡＮＤゲート３２１とからなる。これにより、ＮＡＮＤゲート３２２からは１次側のスイッチＭＯＳＦＥＴ  Ｍ１とＭ４がオンされるときには２次側の同期整流用ＭＯＳＦＥＴ  Ｍ５をオフさせるような信号ＰＥが、またＮＡＮＤゲート３２１からは１次側のスイッチＭＯＳＦＥＴ  Ｍ２とＭ３がオンされるときには２次側の同期整流用ＭＯＳＦＥＴ  Ｍ６をオフさせるような信号ＰＦが生成される。これにより、１次側コイルに電流が流されるときに２次側では同期整流用ＭＯＳＦＥＴ  Ｍ５またはＭ６のいずれかが必ずオフ状態にされ、２次側コイルが短絡状態になるのが回避される。
【００２５】
可変遅延回路３３は、上記ＰＷＭ制御回路３１から出力される信号ＰＡ〜ＰＤをそれぞれ遅延する個別遅延回路３３１〜３３４と、ＮＡＮＤゲート３２１と３２２の出力信号ＰＥ，ＰＦをそれぞれ遅延する個別遅延回路３３５，３３６とからなる。遅延量制御回路３４は、センス抵抗ＲＣＳにより検出された電圧Ｖｓｎｓと分割抵抗Ｒ１１，Ｒ１２で分割した入力電圧Ｖｉｎに比例した電圧Ｖｉｎ’とから所定の演算を行なう演算回路３４０と、該演算回路３４０の演算結果に対して外部からの設定値ＤＬＹ１〜ＤＬＹ３を掛けて遅延制御信号ＡＤ１〜ＡＤ３を生成する掛け算回路３４１〜３４３とからなる。
【００２６】
この遅延量制御回路３４で生成された遅延制御信号ＡＤ１〜ＡＤ３により上記個別遅延回路３３１〜３３６における遅延量Ｄ１，Ｄ２，Ｄ３が決定され、図３（３）〜（８）の信号ＰＡ，ＰＢをＤ１だけ、ＰＣ，ＰＤをＤ２だけ、さらにＰＥ，ＰＦをＤ３だけ遅延した図３（９）〜（１４）のような信号を生成して、スイッチＭＯＳＦＥＴ  Ｍ１〜Ｍ６のオン／オフ制御する信号ＯＵＴ−Ａ〜ＯＵＴ−Ｆとして出力する。遅延制御信号ＡＤ１〜ＡＤ３は、遅延回路３３１〜３３６の回路形式に応じて電圧信号または電流信号のいずれであっても良い。
【００２７】
本実施例のＤＣ−ＤＣコンバータにおいては、スイッチＭＯＳＦＥＴ  Ｍ１〜Ｍ４のソース・ドレイン間電圧Ｖｄｓが０ＶになるタイミングでＭ１〜Ｍ４をオン／オフを切り替える制御（ＺＶＳ）を行なうが、ＰＷＭ制御回路３１でクロックＣＫに同期してＭ１，Ｍ２をオン／オフさせ、センス抵抗ＲＣＳにより検出される電圧ＶｓｎｓがＶｅｒｒに達した時点でＭ３，Ｍ４をオン／オフさせるような基準信号を生成し、可変遅延回路３３でこれらの信号に適当な遅延を与えることで実現している。
【００２８】
より具体的には、予め想定した入力電圧と負荷の条件のときにスイッチＭＯＳＦＥＴ  Ｍ１〜Ｍ４のソース・ドレイン間電圧Ｖｄｓが０ＶになるタイミングでＭ１〜Ｍ４がオンされるように、可変遅延回路３３の基準遅延時間を設定しておいて、負荷が想定値からずれているときは負荷に連動して変化するセンス抵抗ＲＣＳの検出電圧Ｖｓｎｓに応じてまた入力電圧Ｖｉｎが変化した時は抵抗分割した電圧Ｖｉｎ’に応じてそれぞれ遅延時間を変えてＭ１〜Ｍ４のオン・タイミングをシフトさせ、ＺＶＳ制御を実現している。
【００２９】
また、本実施例の電源制御用ＩＣ３０には分割抵抗Ｒ１１，Ｒ１２で分割した入力電圧Ｖｉｎに比例した電圧Ｖｉｎ’を監視するリモート制御回路３５および補助電源５０からの電源電圧Ｖｃｃを監視するＵＶＬ検出回路３６と、電源電圧Ｖｃｃに基づいてＩＣ内部で必要とされる内部電源電圧Ｖｃｃ’を生成する内部電源回路３７と、該内部電源回路３７で生成された内部電源電圧Ｖｃｃ’を前記ＰＷＭ回路３１などの内部回路に供給したり遮断したりする電源スイッチＳＷ０と備えており、入力電圧Ｖｉｎが所定レベル以下になったり電源電圧Ｖｃｃが所定レベル以下になったりすると、リモート制御回路３５やＵＶＬ検出回路３６が電源スイッチＳＷ０をオフさせて、ＰＷＭ制御回路３１や同期整流制御回路３２、可変遅延回路３３、遅延量制御回路３４への内部電源電圧Ｖｃｃ’の供給を遮断し電源動作を停止させるように構成されている。
【００３０】
本実施例では、このリモート制御回路３５の電圧モニタ端子として、遅延量制御回路３４が監視する入力電圧Ｖｉｎを抵抗分割した電圧Ｖｉｎ’を入力するための端子と兼用させているので、端子を追加する必要はない。しかも、この実施例では、前述したように、スイッチＭＯＳＦＥＴ  Ｍ１〜Ｍ４のソース・ドレイン間電圧Ｖｄｓが０Ｖになるタイミングを検出するためにトランスの１次側コイルの両端子の電圧をモニタせずに、ＰＷＭ制御に用いられる電流センス抵抗ＲＣＳの検出電圧、上記入力電圧Ｖｉｎを抵抗分割した電圧Ｖｉｎ’を利用して間接的にＭ１〜Ｍ４のソース・ドレイン間電圧Ｖｄｓが０Ｖになるタイミングを演算で求めているため、この点でも端子数を減らすことができる。
【００３１】
さらに、出力電流Ｉｏｕｔを入力する端子に関しても、２次側に流れる過電流を防止する回路を内蔵させる場合に、ＰＷＭ制御のための出力電流Ｉｏｕｔのモニタ端子（Ｖｓｎｓ）と過電流防止のための出力電流Ｉｏｕｔのモニタ端子とを兼用させることにより、端子数の増加を回避することができる。また、上記実施例では、内部電源回路３７が電源電圧Ｖｃｃに基づいて内部電源電圧Ｖｃｃ’を生成しているが、電源制御用ＩＣ３０の耐圧が高い場合には入力電圧Ｖｉｎを抵抗分割した電圧Ｖｉｎ’に基づいて内部電源電圧Ｖｃｃ’を生成する方式も考えられる。その場合には、図２におけるＶｉｎ’を入力するための端子と電源電圧Ｖｃｃを供給する端子とを共用させることでさらに外部端子の数を減らすことができる。
【００３２】
次に、本実施例のＤＣ−ＤＣコンバータの動作を、図４のタイミングチャートおよび図５〜図１０の等価回路図を用いて説明する。なお、図４は、図３の破線Ａの部分を拡大して示すものであり、図５〜図１０は、図４に示されている各期間＃１〜＃６におけるスイッチング回路１０および同期整流回路２０の状態を示している。
【００３３】
図５〜図１０において、符号ＳＡ〜ＳＦで示されているスイッチは図１におけるＭＯＳＦＥＴ  Ｍ１〜Ｍ６に相当し、符号Ｃｒは各スイッチＭＯＳＦＥＴに寄生する容量を示している。また、ＬｒはトランスＴＳ１の漏れインダクタンスや配線の寄生インダクタンス成分を、Ｖ１１，Ｖ１２は１次側コイルの端子電圧を表わしている。
【００３４】
期間＃１では、図５のように、１次側のスイッチング回路のスイッチＳＡとＳＤがオン、ＳＢとＳＣがオフ状態にされる。また、このとき２次側の整流回路では同期整流用スイッチＳＥがオフ、ＳＦがオン状態にされる。これにより、トランスＴＳ１の１次側コイルに入力電圧Ｖｉｎが印加されてコイルに電流が流され、トランスＴＳ１の２次側コイルには巻数比Ｎに応じた電圧が誘起されて１次側から２次側へ電力が伝達される。そして、２次側の整流回路では、ＳＥがオフ、ＳＦがオンであるため、チョークコイルＬ１から負荷ＲＬさらにスイッチＳＦへ向って電流が流され、Ｌ１にエネルギーが蓄積される。
【００３５】
期間＃２では、図６のように、１次側のスイッチング回路のスイッチＳＡがオン、ＳＤとＳＢとＳＣがオフ状態にされる。また、このとき２次側の整流回路では、期間＃１と同様に同期整流用スイッチＳＥがオフ、ＳＦがオン状態のままにされる。これにより、１次側ではＳＤがオフされてもトランスＴＳ１の１次側コイルには電流が流れ続けようとするため、１次側コイルの電流がスイッチＳＤの寄生容量Ｃｒに向って流れこれを充電させ、コイルの端子電圧Ｖ１２が上昇する。
【００３６】
１次側コイルの端子電圧Ｖ１２が上昇してＶｉｎに達するまで、つまり１次側コイルの端子間電圧がＶｉｎから０Ｖに変化するまでに要する時間（ｔ２−ｔ１）は、次式（１）
ｔ２−ｔ１＝（Ｃｒ×Ｖｉｎ×Ｎ）／（０．５×Ｉｏｕｔ）  ……（１）
で表わされる。なお、式（１）において、Ｉｏｕｔに０．５を掛けているのは本実施例のように同期整流回路に２つのチョークコイルＬ１，Ｌ２が設けられているカレントダブラ方式の回路では、１サイクル中に流れる電流は、Ｉｏｕｔの１／２になるためである。この式（１）より、スイッチＳＤをオフさせた後、（ｔ２−ｔ１）時間後にスイッチＳＣをオンさせればＳＣはソース・ドレイン間電圧が０Ｖになったタイミングでオンさせることができることが分かる。
【００３７】
本実施例では、遅延量制御回路３４の演算回路３４０において、式（１）の演算を行なって遅延時間Ｄ２（＝ｔ２−ｔ１）を決定し、スイッチＳＣの制御信号ＯＵＴ−Ｃを立ち上げるようにしている。これにより、スイッチＳＣのスイッチング損失を最小にすることができる。
【００３８】
次に、期間＃３では、図７のように、１次側のスイッチング回路のスイッチＳＡとＳＣがオン、ＳＤとＳＢがオフ状態にされる。また、このとき２次側の整流回路では、同期整流用スイッチＳＥとＳＦが共にオン状態にされる。これにより、トランスＴＳ１の１次側コイルも２次側コイルも短絡状態にされ、それぞれ電流が流れ続けるアイドル状態になるとともに、２次側の回路ではチョークコイルＬ１、Ｌ２に蓄積されていたエネルギーが吐き出され負荷ＲＬで消費される。
【００３９】
次の期間＃４では、図８のように、１次側のスイッチング回路のスイッチＳＡとＳＢとＳＤがオフ、ＳＣがオン状態にされる。また、このとき２次側の整流回路では、期間＃３と同様に同期整流用スイッチＳＥとＳＦが共にオン状態のままにされる。
すると、１次側のスイッチング回路では、スイッチＳＢの寄生容量に蓄積されていた電荷が放電されることにより、コイルの端子電圧Ｖ１１が急速に低下する。このとき、スイッチＳＢの寄生容量Ｃｒと１次側コイルの寄生インダクタンスＬｒとが直列共振回路を構成するため、コイルの端子電圧Ｖ１１は正弦波状に下降する。
【００４０】
ここで、ＣｒとＬｒからなる直列共振回路の共振ピーク電圧（絶対値）が入力電圧Ｖｉｎよりも小さい場合には、Ｖｉｎからピーク値（最小値）に達するまでの時間ｔ４−ｔ３は、次式（２）
ｔ４−ｔ３＝｛２π×√（Ｌｒ×Ｃｒ）｝／４  ……（２）
で表わされる。また、共振ピーク電圧Ｖｐｐは、次式（３）
Ｖｐｐ＝（Ｉｏｕｔ／２）／Ｎ×｛√（Ｌｒ／Ｃｒ）｝  ……（３）
で表わされる。上式（２）より、スイッチＳＡをオフさせた後、（ｔ４−ｔ３）時間後にスイッチＳＢをオンさせればＳＢのソース・ドレイン間電圧が０ＶになったタイミングでＳＢをオンさせることができることが分かる。
【００４１】
本実施例では、遅延量制御回路３４の演算回路３４０において、式（２）の演算を行なって遅延時間Ｄ１（＝ｔ４−ｔ３）を決定し、スイッチＳＢの制御信号ＯＵＴ−Ｂを立ち上げるようにしている。仮に１次側コイルの端子電圧Ｖ１１がピーク値（最小値）に達する前にスイッチＳＢがオンされると、ソース・ドレイン間電圧が０Ｖになる前にオンされるためスイッチＳＢで損失が発生するが、本実施例ではスイッチＳＡをオフさせた後、Ｄ１時間後（図４のタイミングｔ４）すなわちＳＢのソース・ドレイン間電圧が０ＶになったタイミングでスイッチＳＢをオンさせるため、スイッチＳＢでの損失を最小にすることができる。
【００４２】
次に、期間＃５では、図９のように、１次側のスイッチング回路のスイッチＳＢとＳＣがオン、ＳＡとＳＤがオフ状態にされる。これにより、トランスの１次側コイルと２次側コイルに流れる電流の向きがそれぞれ反転するが、スイッチＳＢのオン直後は図９のようにまだ電流の向きは反転しないため、その前に２次側のスイッチＳＦをオフさせると、ＳＦのボディダイオードで損失が発生する。また、スイッチＳＦをオフさせるタイミングが遅れると、１次側コイルを駆動しているにもかかわらず２次側コイルが短絡した状態になる。従って、スイッチＳＦはコイルに流れる電流の向きが反転するタイミングｔ６の直前のｔ５にてオフさせるのが最も望ましい。
【００４３】
ここで、スイッチＳＢとＳＣをオン状態にさせてから電流の向きが反転するのに要する時間ｔ６−ｔ４は、次式（４）
ｔ６−ｔ４＝（Ｌｒ×Ｉｏｕｔ／２）／（Ｎ×Ｖｉｎ）  ……（４）
で表わされる。
【００４４】
本実施例では、遅延量制御回路３４の演算回路３４０において、式（４）の演算を行なって遅延時間Ｄ３｛＝（ｔ５−ｔ４）＜（ｔ６−ｔ４）｝を決定し、スイッチＳＦの制御信号ＯＵＴ−Ｆを立ち下げるようにしているため、スイッチＳＦでの損失を最小にすることができる。なお、スイッチＳＦをオフさせた後の期間＃６では、図１０のように、トランスＴＳ１の１次側コイルに入力電圧−Ｖｉｎが印加されて、１次側コイルに図５と逆向きの電流が流され、１次側から２次側へ電力が伝達される。そして、２次側の整流回路では、ＳＥがオン、ＳＦがオフであるため、チョークコイルＬ２から負荷ＲＬさらにスイッチＳＥへ向って電流が流され、Ｌ２にエネルギーが蓄積される。
【００４５】
その後は、図６〜図９を用いて説明した手順と同様の手順で制御が行なわれ、最小の損失でＤＣ−ＤＣコンバータを動作させることができる。従って、従来に比べて小さなコイルやコンデンサを使用してもスイッチング周波数を高くすることで充分な電流供給能力を有する電源装置を実現することができる。また、損失が少ないため特別な放熱構造を設ける必要がないので、コイルやコンデンサの小型化がそのまま装置の小型化につながるようになる。
【００４６】
上記実施例では、期間＃４において、ＣｒとＬｒからなる直列共振回路の共振ピーク電圧（絶対値）Ｖｐｐが入力電圧Ｖｉｎよりも小さい場合を想定してスイッチＳＢをオンさせるタイミングの決定の仕方について説明した。しかし、電源の動作条件が変化した場合は常に上記条件を満たすとは限らない。上記共振ピーク電圧Ｖｐｐと入力電圧Ｖｉｎの関係により、期間＃４における１次側コイルの両端子間電圧Ｖｐｒｉの動作波形は、図１１（ｉ）〜（ｉｉｉ）に示すように３つの場合がある。いずれの条件でも、両端子間電圧Ｖｐｒｉが共振ピーク電圧に達するのに要する時間（ｔ４−ｔ３）は同じであり、前記式（２）で表わされるが、１次側コイルの両端子間電圧Ｖｐｒｉが共振ピーク電圧に達した時にスイッチＳＢをオンさせたのでは損失が発生することがある。
【００４７】
ｉ）  Ｖｐｐ＜Ｖｉｎ  （図１１（ｉ））
この条件では、共振ピーク電圧ＶｐｐがＶｉｎより低いために両端電圧ＶｐｒｉはＶｉｎに達しないので、両端子間電圧Ｖｐｒｉが共振ピーク電圧に達した時にスイッチＳＢをオンさせても損失が発生する。しかし、損失を最小にするには、ピーク電圧に達するタイミング（スイッチＳＢのドレイン−ソース間電圧が最小になるタイミング）ｔ４でスイッチＳＢをオンするのが最適である。
【００４８】
ｉｉ）  Ｖｐｐ＝Ｖｉｎ  （図１１（ｉｉ））
この条件では、両端子間電圧Ｖｐｒｉがピーク電圧に達するタイミングｔ４でスイッチＳＢをオンさせることで、損失を最小にすることができる。
【００４９】
ｉｉｉ）  Ｖｐｐ＞Ｖｉｎ  （図１１（ｉｉｉ））
この条件では、両端子間電圧Ｖｐｒｉがピーク電圧に達するタイミングｔ４よりも前のタイミングｔ４’で共振電圧がＶｉｎに達する。そして、コイル両端電圧ＶｐｒｉはＶｉｎにクランプされるので、共振波形は点線で示すような正弦波とはならずピークは顕れない。この場合、タイミングｔ４でスイッチＳＢをオンすることにより、ドレイン・ソース間電圧が０Ｖのタイミングでスイッチを切り替えるＺＶＳ制御は実現できる。しかし、ｔ４’〜ｔ４の間はスイッチＳＢのボディダイオードに電流が流れるため、損失が発生する。従って、この場合には、時間ｔ４’でスイッチＳＢをオンするのが最適である。
【００５０】
この場合のコイル両端電圧ＶｐｒｉがＶｉｎに達する時間（ｔ４’−ｔ３）は、次式（５）
ｔ４＿−ｔ３＝｛√（Ｌｒ×Ｃｒ）｝×Ｓｉｎ−１  ［（Ｖｉｎ×２Ｎ）／Ｉｏｕｔ／｛√（Ｌｒ／Ｃｒ）｝］  …（５）
で表わされ、ＶｉｎとＩｏｕｔの関数であることが分かる。よって、ＶｉｎとＶｐｐの関係に応じて、式（２）または式（５）式で示した時間設定を行なうことで、損失を最小限に抑えることができる。
【００５１】
しかし、上記のように条件分けで制御を行なったり、（５）式のように複雑な計算式による制御を行なおうとすると、制御回路の回路規模が増大してしまう。そこで、一例として多少の損失はやむを得ないものとし、Ｄ１は常に式（２）で表わされる遅延時間に設定するという方法が考えられる。この場合、ｉ）の条件ではＺＶＳ制御を実現できないが最小損失での制御は可能であり、ｉｉ）の条件ではＺＶＳ制御を実現しかつ最小損失での制御は可能である。また、ｉｉｉ）の条件ではＺＶＳ制御は実現できるが、ボディダイオードの導通損失が発生する。
【００５２】
別の例としては電源の使用条件、入力電圧範囲／負荷電流範囲で共振ピーク電圧が必ずＶｉｎ以上になるように共振インダクタンスＬｒ、共振容量Ｃｒを付加する方法が考えられる。すなわち、電源の使用条件によらず、常に上記図１１（ｉｉｉ）の状態にする方式である。このようにした場合には、共振ピーク電圧Ｖｐｐは式（３）で表わされるので、次式（６）
Ｖｉｎ＿ｍａｘ＜（Ｉｏｕｔ＿ｍｉｎ／２）  ／  Ｎ×｛√（Ｌｒ×Ｃｒ）｝  …（６）
を満足するＬｒ、Ｃｒを付加すれば、必ず図１１（ｉｉｉ）の状態となる。
【００５３】
さらに、Ｘ＜０．７  の場合、Ｓｉｎ−１Ｘ≒Ｘと近似できるので、次式（７）
Ｖｉｎ＿ｍａｘ／０．７＜（Ｉｏｕｔ＿ｍｉｎ／２）／Ｎ×｛√（Ｌｒ×Ｃｒ）｝  …（７）
を満足するような共振インダクタンスＬｒおよび共振容量Ｃｒを付加する。この場合には、遅延時間Ｄ３（＝ｔ４’−ｔ３）は、次式（８）
ｔ４’−ｔ３＝  （Ｖｉｎ×Ｎ）／｛Ｉｏｕｔ×√（Ｌｒ／Ｃｒ）｝  …（８）
で求めることができる。なお、上記のような制御方式は一例であって、電源の入力電圧Ｖｉｎ、電流Ｉｏｕｔに応じて遅延時間を調整する本発明は、上記のような方式に限定されるものではない。
【００５４】
図１２は、図１の実施例の第１の変形例を示す。
この変形例は、ユーザーが本発明に係るタイミング調整機能を利用する利用しないかを自由に設定できるようにする機能を持たせるための補助機能回路３８と、該補助機能回路３８の出力信号と図２の遅延量制御回路３４と同様な機能を有する遅延量制御回路３４’の出力信号とを合成して出力する合成回路３９とを設けたものである。
【００５５】
さらに、この変形例では、図２に示されている遅延量を指定する設定値ＤＬＹ１〜ＤＬＹ３を与えるための外部端子を利用してタイミング調整機能を非活性にできるように構成されている。図１２には、遅延量を指定する設定値ＤＬＹ１〜ＤＬＹ３を与えるための外部端子のひとつ（例えばＤＬＹ１）とそれに付随する回路が示されている。図示しないが、残りの２つの端子（ＤＬＹ２，ＤＬＹ３）にも同様な付随回路が設けられる。
【００５６】
図１２の補助機能回路３８は、設定値ＤＬＹ１（ＤＬＹ２，ＤＬＹ３）が入力される各端子Ｐ１（Ｐ２，Ｐ３）と接地電位を与える電源端子（グランド端子）ＧＮＤとの間に直列形態に接続されたＰＮＰトランジスタＱ１およびＮＰＮトランジスタＱ２と、該トランジスタＱ２とカレントミラー接続されたトランジスタＱ３と、該トランジスタＱ３のエミッタに接続された電流源Ｉ１と、内部の定電圧回路４０で生成された参照電圧Ｖｒｅｆを外部へ出力するための端子Ｐ４と設定値ＤＬＹ１（ＤＬＹ２，ＤＬＹ３）が入力される各端子Ｐ１（Ｐ２，Ｐ３）との間に直列形態に接続されたＰＮＰトランジスタＱ４およびＮＰＮトランジスタＱ５と、該トランジスタＱ５とカレントミラー接続されたトランジスタＱ６と、該トランジスタＱ６のエミッタに接続された電流源Ｉ２と、該電流源Ｉ２の電流により動作して前記可変遅延回路３３の各個別遅延手段３３１〜３３６において予め設定された所定の遅延を生じさせるような遅延制御信号を与える非調整回路３８１とから構成されている。
【００５７】
遅延量制御回路３４’は、上記電流源Ｉ１の電流によって動作されかつその電流値に応じて出力信号が変化するように構成されている。そして、この遅延量制御回路３４’から出力される信号と上記非調整回路３８１の出力信号とが合成回路３９で合成されて前記可変遅延回路３３へ遅延制御信号ＡＤ１〜ＡＤ３として供給されるようにされている。さらに、上記外部端子Ｐ１〜Ｐ３には、それぞれ外付け抵抗Ｒ１〜Ｒ３と該抵抗Ｒ１〜Ｒ３の他方の端子を接地電位または前記参照電圧出力端子Ｐ４に選択的に接続可能にするスイッチＳＷ１〜ＳＷ３が設けられている。
【００５８】
この実施例では、上記スイッチＳＷ１〜ＳＷ３を接地電位ＧＮＤ側へ切り替えるとトランジスタＱ１，Ｑ２はオフ状態にされ、遅延量制御回路３４は電流源Ｉ１から電流が供給されないため動作停止状態になる一方、トランジスタＱ４，Ｑ５がオン状態にされて非調整回路３８１に電流源Ｉ２からの電流が供給されて活性化されて所定の信号を出力する。
【００５９】
また、上記スイッチＳＷ１〜ＳＷ３を参照電圧出力端子Ｐ４側へ切り替えるとトランジスタＱ４，Ｑ５はオフ状態にされ、非調整回路３８１は電流源Ｉ２から電流が供給されないため動作停止状態になる一方、トランジスタＱ１，Ｑ２がオン状態にされて遅延量制御回路３４に電流源Ｉ１からの電流が供給されて活性化されて可変遅延回路３４に対する遅延制御信号を生成して出力する。しかも、この実施例では、スイッチＳＷ１〜ＳＷ３を参照電圧出力端子Ｐ４側へ切り替えると、可変遅延回路３４がそのときの抵抗Ｒ１〜Ｒ３の抵抗値に応じた信号を出力するように構成されている。
【００６０】
なお、スイッチＳＷ１〜ＳＷ３は素子として設ける必要はなく、例えば電源制御用ＩＣ３０が実装されるプリント配線基板上に形成される配線パターンを変更することで抵抗Ｒ１〜Ｒ３の接続先を切り替えるような構成であっても良い。また、図１２においては抵抗Ｒ１〜Ｒ３を外部端子Ｐ１〜Ｐ３とスイッチＳＷ１〜ＳＷ３との間に設けているが、チップ内部でトランジスタＱ５と外部端子Ｐ１〜Ｐ３との間に所定の抵抗値を有する抵抗を設け、参照電圧出力端子Ｐ４とスイッチＳＷ１〜ＳＷ３との間に抵抗Ｒ１〜Ｒ３を接続するようにしても良い。これにより、外部端子Ｐ１〜Ｐ３を接地電位側に接続して遅延量制御回路３４を非活性にする場合には抵抗Ｒ１〜Ｒ３を不要にすることができるとともに、実施例のように抵抗Ｒ１〜Ｒ３の抵抗値によって電流源Ｉ２の電流が異なることもない。
【００６１】
図１３は、図１の実施例の第２の変形例を示す。
この変形例は、軽負荷時に通常負荷時とは異なるタイミングで同期整流回路２０のスイッチＭＯＳＦＥＴ  Ｍ５，Ｍ６をオフさせるようにしたものである。具体的には、可変遅延回路３３内に、同期整流制御回路３２からのタイミング信号ＰＥ，ＰＦを個別遅延回路３３５，３３６をバイパスさせる経路と、該バイパス経路を通過したタイミング信号ＰＥ，ＰＦまたは個別遅延回路３３５，３３６で遅延したタイミング信号ＰＥ’，ＰＦ’のいずれを同期整流信号ＯＵＴ−Ｅ，ＯＵＴ−Ｆとして出力させるか切替えを行なう切替えスイッチＳＷ３１，ＳＷ３２と、ＰＷＭ制御回路３１内の誤差アンプ３１１の出力Ｖｅｒｒが所定レベル以下になった場合に軽負荷と判定して上記切替えスイッチＳＷ３１，ＳＷ３２をバイパス経路側に切り替える制御信号を生成する軽負荷検出回路３３７とが設けられている。
【００６２】
ここで、軽負荷時の動作を説明する。図１４は、軽負荷時の制御回路の各信号波形を示したものである。軽負荷時には、誤差アンプ３１１の出力電圧が低下し、ＰＷＭ制御回路３１は出力電力を絞るように制御信号ＯＵＴ−Ａ，ＯＵＴ−Ｂ，ＯＵＴ−Ｃ，ＯＵＴ−Ｄのタイミングを変化させるため、１次側から２次側への電力伝達期間、すなわちＯＵＴ−ＡとＯＵＴ−Ｄ、あるいはＯＵＴ−ＢとＯＵＴ−Ｃが同時にハイレベルになる期間は狭められる。ところが、実施例のような位相シフト制御では、１次側の制御信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄのデューティは略５０％で変わらないので、軽負荷時には図１４中に示す位相差Φが小さくなる。一方、２次側の同期整流制御信号ＯＵＴ−Ｅ，ＯＵＴ−Ｆのパルス幅は狭くされる。
【００６３】
この状態で遅延時間Ｄ３の制御を行なうと、パルス幅が狭くなりすぎて制御対象のスイッチ素子が完全にオフできないことがあり、最悪の場合、２次側のトランスが短絡して各素子の破壊のおそれも考えられる。そこで、本変形例では、軽負荷時には同期整流制御信号ＯＵＴ−Ｅ，ＯＵＴ−Ｆに対する遅延時間Ｄ３を強制的に「０」にして上記短絡状態の発生を回避するようにしている。なお、Ｄ３を「０」にすることは、同期整流制御回路３２からのタイミング信号ＰＥ，  ＰＦがそれぞれそのまま同期整流信号ＯＵＴ−Ｅ，ＯＵＴ−Ｆとして出力されることと同じである。図１３における軽負荷検出回路３３７は、コンパレータにより構成することができるとともに、可変遅延回路３３内ではなくＰＷＭ制御回路３１内に設けても良い。
【００６４】
次に、本発明を適用したＤＣ−ＤＣコンバータの第２の実施例を、図１５を用いて説明する。図１５において、図１と同一の素子および回路には同一の符号を付して重複した説明を省略する。
図１５の実施例は、前記実施例における遅延量制御回路３４の代わりに、スイッチング回路１０の１次側コイルの端子電圧Ｖ１１，Ｖ１２を監視する入力端子Ｐ１１，Ｐ１２と、コンパレータＣＭＰ１〜ＣＭＰ４からなるゼロボルト判定回路４１と、判定基準となる電圧ＶＢＳを入力する外部端子Ｐ１３と、入力電圧Ｖｉｎを抵抗Ｒ１１，Ｒ１２で分割した電圧Ｖｉｎ’とコイルの端子電圧Ｖ１１，Ｖ１２との差をとる差分回路４２ａ，４２ｂとを設けたものである。
【００６５】
この実施例では、ＰＷＭ制御回路３１は、ゼロボルト判定回路４１による判定結果に基づいてスイッチング回路１０の各スイッチＭＯＳＦＥＴ  Ｍ１〜Ｍ４の制御信号ＯＵＴ−Ａ〜ＯＵＴ−Ｄを生成する。ゼロボルト判定回路４１の各コンパレータＣＭＰ１〜ＣＭＰ４には、コイルの端子電圧Ｖ１１，Ｖ１２または差分回路４２ａ，４２ｂの出力電位が入力され、これらの電位が判定基準電圧ＶＢＳよりも高い時はロウレベルの信号を出力し、判定基準電圧ＶＢＳよりも下がるとハイレベルの信号を出力する。
【００６６】
具体的には、コンパレータＣＭＰ１は、コイルの一方の端子電圧Ｖ１１が判定基準電圧ＶＢＳよりも高い時はロウレベルの信号を出力し、判定基準電圧ＶＢＳよりも下がるとつまりスイッチＭＯＳＦＥＴ  Ｍ２のソース・ドレイン間電圧Ｖｄｓが判定基準電圧ＶＢＳよりも低いとハイレベルの信号を出力する。コンパレータＣＭＰ３は、コイルの他方の端子電圧Ｖ１２が判定基準電圧ＶＢＳよりも高い時はロウレベルの信号を出力し、判定基準電圧ＶＢＳよりも下がるとつまりスイッチＭＯＳＦＥＴ  Ｍ４のソース・ドレイン間電圧Ｖｄｓが判定基準電圧ＶＢＳよりも低いとハイレベルの信号を出力する。
【００６７】
また、コンパレータＣＭＰ２は、コイルの一方の端子電圧Ｖ１１と入力電圧Ｖｉｎの抵抗分割電圧Ｖｉｎ’との電位差が判定基準電圧ＶＢＳよりも高い時はロウレベルの信号を出力し、判定基準電圧ＶＢＳよりも下がるとつまりスイッチＭＯＳＦＥＴ  Ｍ１のソース・ドレイン間電圧Ｖｄｓが判定基準電圧ＶＢＳよりも低いとハイレベルの信号を出力する。さらに、コンパレータＣＭＰ４は、コイルの他方の端子電圧Ｖ１２と入力電圧Ｖｉｎの抵抗分割電圧Ｖｉｎ’との電位差が判定基準電圧ＶＢＳよりも高い時はロウレベルの信号を出力し、判定基準電圧ＶＢＳよりも下がるとつまりスイッチＭＯＳＦＥＴ  Ｍ３のソース・ドレイン間電圧Ｖｄｓが判定基準電圧ＶＢＳよりも低いとハイレベルの信号を出力する。
【００６８】
以下、図１５の実施例の作用を図１６のタイミングチャートを用いて説明する。
スイッチング回路１０の各スイッチＭＯＳＦＥＴにおける損失を最小にするには、それぞれのソース・ドレイン間電圧Ｖｄｓが０Ｖになったときにオン／オフを切り替えるのが良い。図１６（１），（２）には従来の考え方によるソース・ドレイン間電圧Ｖｄｓの判定基準と制御信号のタイミングを、また図１６（３），（４）には本実施例における判定基準と制御信号のタイミングを、スイッチＭＯＳＦＥＴ  Ｍ２を例にとって示す。
【００６９】
従来の考え方による制御は、図１６（１）に示すように、ソース・ドレイン間電圧Ｖｄｓの判定基準を０Ｖとするものである。しかしながら、この判定基準による制御では、タイミングｔ３でＭＯＳＦＥＴ  Ｍ１がオフされるとコイルの端子電圧Ｖ１１は正弦波状に下降し、タイミングｔ４で最も低い状態（０Ｖ）になるが、ゼロボルト判定回路４１およびＰＷＭ制御回路３１における遅延により、制御信号ＯＵＴ−Ｂの変化は、図１６（２）に示すようにタイミングｔ４よりｔｘ２１だけ遅れることとなる。そして、この制御信号ＯＵＴ−Ｂの変化によりＭＯＳＦＥＴ  Ｍ２が実際にオフ状態からオン状態へ移るのはさらにｔｘ２２だけ遅いタイミングｔ４ｘとなる。しかるに、このときコイルの端子電圧Ｖ１１は既にピーク値を通りすぎて０Ｖよりも高くなっているため、スイッチング損失が発生する。
【００７０】
一方、本実施例においては、図１６（３）に示すように、判定基準電圧ＶＢＳを適当に設定することにより、コイルの端子電圧Ｖ１１が最も低い状態（０Ｖ）になる前に制御信号ＯＵＴ−Ｂがロウレベルからハイレベルへ変化して、コイルの端子電圧Ｖ１１が最も低い状態（０Ｖ）になる時点でＭＯＳＦＥＴ  Ｍ２がオフ状態からオン状態へ移るようになる。言い換えると、本実施例は、コイルの端子電圧Ｖ１１が最も低い状態（０Ｖ）になる時点でＭＯＳＦＥＴ  Ｍ２がオフ状態からオン状態へ移るように、コイルの端子電圧Ｖ１１が最も低い状態（０Ｖ）になる時点よりも（ｔｘ２１＋ｔｘ２２）時間だけ早い時点でのコイルの端子電圧Ｖ１１のレベルを判定基準電圧ＶＢＳとして設定しておくようにしたものである。他のスイッチＭＯＳＦＥＴ  Ｍ１，Ｍ３，Ｍ４についても同様である。これにより、スイッチング回路１０における損失を最小にすることができる。
【００７１】
なお、図１５の実施例では、判定基準電圧ＶＢＳを４つのコンパレータＣＭＰ１〜ＣＭＰ４に対して共通にしているが、別々に設定できるように外部端子を４個設けても良い。あるいは、コンパレータＣＭＰ１とＣＭＰ３に共通の判定基準電圧ＶＢＳ１を用い、ＣＭＰ２とＣＭＰ４に他の共通の判定基準電圧ＶＢＳ２を用いるようにしても良い。
【００７２】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例では、２次側の整流回路をチョークコイルＬ１，Ｌ２と同期整流用ＭＯＳＦＥＴ  Ｍ５，Ｍ６とで構成しているが、同期整流用ＭＯＳＦＥＴ  Ｍ５，Ｍ６をダイオードに置き換えても全波整流回路として機能することができる。
【００７３】
なお、実施例において、ダイオードの代わりに同期整流用ＭＯＳＦＥＴ  Ｍ５，Ｍ６を用いているのは、ダイオードの順方向電圧で損失が生じるのを減らすためである。本発明は、同期整流用ＭＯＳＦＥＴ  Ｍ５またはＭ６のいずれか一方が存在する場合に適用すると有効であり、例えばＭ５がＭＯＳＦＥＴの場合にはＭ６の代わりにダイオードを使用するようにしてもよい。
【００７４】
また、前記実施例においては、出力電圧Ｖｏｕｔを直接電源制御用ＩＣ３０へ入力しているが、１次側と２次側の電位差が大きく絶縁性を保証したいような場合には、パルス・トランスやフォトカプラなどにより出力電圧Ｖｏｕｔを間接的に電源制御用ＩＣ３０へ入力するように構成するのが望ましい。同様に、同期整流回路２０を構成する同期整流用ＭＯＳＦＥＴ  Ｍ５，Ｍ６をオン／オフする制御信号ＯＵＴ−Ｅ，ＯＵＴ−Ｆもパルス・トランスやフォトカプラを介して間接的に供給するようにしてもよい。
【００７５】
さらに、出力電圧Ｖｏｕｔを直接取り出す代わりに、出力端子間に直列に接続された抵抗からなる抵抗分割回路と、出力端子間に直列に接続された抵抗およびダイオードからなる参照レベル生成回路と、上記抵抗分割回路で分割された電圧と参照レベル生成回路で生成された参照レベルとを入力電圧とする電圧比較回路と、電圧出力端子と電圧比較回路の出力端子との間に接続された抵抗および発光ダイオードなどからなる出力電圧検出回路を設けて、検出された電圧レベルを電源制御用ＩＣ３０へ入力するように構成することも可能である。
【００７６】
また、実施例においては、可変遅延回路３３で付与する遅延量を指定する設定情報としての設定値ＤＬＹ１〜ＤＬＹ３を外部端子から直接入力するようにしているが、制御用ＩＣ３０のチップ内部に遅延量を指定する情報を設定するためのレジスタまたはフューズやＥＰＲＯＭ素子のようなプログラム可能な素子とＤＡ変換回路を設けて、設定された情報から遅延設定値ＤＬＹ１〜ＤＬＹ３をチップ内部で生成するようにしても良い。
【００７７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、２次側の整流回路における損失を低減することができるため、スイッチング周波数を上げてＤＣ−ＤＣコンバータの小型化を図ることが可能になる。また、本発明を適用すると、１次側のスイッチング損失も低減することができるため、ＤＣ−ＤＣコンバータのさらなる小型化を図ることが可能になる。さらに、入力電圧や出力電流が変化した場合にも、１次側のスイッチ素子のオン・タイミングおよび２次側の同期整流用トランジスタのオフ・タイミングを最適化して損失を低減することができるＤＣ−ＤＣコンバータを実現できるようになる。また、ＤＣ−ＤＣコンバータを構成する電源制御用半導体集積回路の外部端子数を減らすことができる。
【図面の簡単な説明】
【図１】本発明を適用したＤＣ−ＤＣコンバータの第１の実施例を示す概略構成図である。
【図２】実施例の電源制御用ＩＣ３０のより具体的な構成例を示すブロック図である。
【図３】実施例のＤＣ−ＤＣコンバータにおける電源制御用ＩＣ内部の信号と電源制御用ＩＣから出力される信号のタイミングを示すタイミングチャートである。
【図４】図３における破線Ａで囲まれた部分の信号のタイミングの詳細を示すタイミングチャートである。
【図５】図４の期間＃１における実施例のＤＣ−ＤＣコンバータを構成する各スイッチＭＯＳＦＥＴの状態と電流の流れの様子を示す等価回路図である。
【図６】図４の期間＃２における実施例のＤＣ−ＤＣコンバータを構成する各スイッチＭＯＳＦＥＴの状態と電流の流れの様子を示す等価回路図である。
【図７】図４の期間＃３における実施例のＤＣ−ＤＣコンバータを構成する各スイッチＭＯＳＦＥＴの状態と電流の流れの様子を示す等価回路図である。
【図８】図４の期間＃４における実施例のＤＣ−ＤＣコンバータを構成する各スイッチＭＯＳＦＥＴの状態と電流の流れの様子を示す等価回路図である。
【図９】図４の期間＃５における実施例のＤＣ−ＤＣコンバータを構成する各スイッチＭＯＳＦＥＴの状態と電流の流れの様子を示す等価回路図である。
【図１０】図４の期間＃６における実施例のＤＣ−ＤＣコンバータを構成する各スイッチＭＯＳＦＥＴの状態と電流の流れの様子を示す等価回路図である。
【図１１】共振ピーク電圧Ｖｐｐと入力電圧Ｖｉｎの大小関係に応じて、図４の期間＃４における１次側コイルの両端子間電圧Ｖｐｒｉの変化の様子を示す波形図である。
【図１２】第１の実施例のＤＣ−ＤＣコンバータを構成する電源制御用ＩＣの第１変形例を示す概略構成図である。
【図１３】第１の実施例のＤＣ−ＤＣコンバータを構成する電源制御用ＩＣの第２変形例を示す概略構成図である。
【図１４】第２変形例における電源制御用ＩＣ内部の信号と電源制御用ＩＣから出力される信号のタイミングを示すタイミングチャートである。
【図１５】本発明を適用したＤＣ−ＤＣコンバータの第２の実施例を示す概略構成図である。
【図１６】第２実施例を適用しない場合と第２実施例を適用した場合における１次側コイルの端子電圧とスイッチ制御信号のタイミングを示すタイミングチャートである。
【図１７】従来のＤＣ−ＤＣコンバータの一例を示す等価回路図である。
【図１８】従来のＤＣ−ＤＣコンバータにおける電源制御用ＩＣから出力される信号と１次側コイルおよび２次側コイルの端子電圧と２次側の電流の変化を示すタイミングチャートである。
【符号の説明】
１０  スイッチング回路
２０  整流回路
３０  制御回路（ＩＣ）
３１  ＰＷＭ制御回路
３２  同期整流制御回路
３３  可変遅延回路
３４  遅延量制御回路
Ｍ１〜Ｍ４  １次側スイッチＭＯＳＦＥＴ
Ｍ５，Ｍ６  ２次側同期整流用ＭＯＳＦＥＴ
ＴＳ１  電圧変換用トランス
ＣＢ  平滑用コンデンサ
Ｌ１，Ｌ２  整流用チョークコイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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