(57)【要約】【課題】Ｌｉ＋電池パックの長寿命化および小型化を実現することのできる技術を提供する。【解決手段】半導体チップ３に形成されたＬｉ＋電池パックの保護回路として機能するパワーＭＯＳＦＥＴＱ１，Ｑ２において、一方向から順にソースパッド、ゲートパッド、ゲートパッド、ソースパッドのパッド配置とし、このパッド配置に合わせて、リードフレーム６のリードピン６ｂでは、１ピンから順にソースピンＳ１、ゲートピンＧ１、ゲートピンＧ２、ソースピンＳ２のピン配置、実装基板５上の配線パターン８では、一方向から順にソース用配線パターンＭＳ１、ゲート用配線パターンＭＧ１、ゲート用配線パターンＭＧ２、ソース用配線パターンＭＳ２のレイアウトを行う。【選択図】      図２
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【特許請求の範囲】
【請求項１】
（ａ）第１電界効果トランジスタと第２電界効果トランジスタとを備え、その表面側に前記第１電界効果トランジスタの第１ソースパッドと第１ゲートパッドおよび前記第２電界効果トランジスタの第２ソースパッドと第２ゲートパッドとを有し、一方向から順に前記第１ソースパッド、前記第１ゲートパッド、前記第２ゲートパッド、前記第２ソースパッドが配置された半導体チップをリードフレームのアイランド上に搭載する工程と、
（ｂ）前記第１ソースパッド、前記第１ゲートパッド、前記第２ゲートパッドおよび前記第２ソースパッドをそれぞれワイヤにより前記リードフレームのリードピンに接続する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）第１電界効果トランジスタと第２電界効果トランジスタとを備え、その表面側に前記第１電界効果トランジスタの第１ソースパッドと第１ゲートパッドおよび前記第２電界効果トランジスタの第２ソースパッドと第２ゲートパッドとを有し、一方向から順に前記第１ソースパッド、前記第１ゲートパッド、前記第２ゲートパッド、前記第２ソースパッドが配置された半導体チップをリードフレームのアイランド上に搭載する工程と、
（ｂ）前記第１ソースパッド、前記第１ゲートパッド、前記第２ゲートパッドおよび前記第２ソースパッドをそれぞれワイヤにより前記リードフレームのリードピンに接続する工程とを有し、
前記リードフレームのリードピンを１ピンから順に第１ソースピン、第１ゲートピン、第２ゲートピン、第２ソースピンとすることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）第１電界効果トランジスタと第２電界効果トランジスタとを備え、その表面側に前記第１電界効果トランジスタの第１ソースパッドと第１ゲートパッドおよび前記第２電界効果トランジスタの第２ソースパッドと第２ゲートパッドとを有し、一方向から順に前記第１ソースパッド、前記第１ゲートパッド、前記第２ゲートパッド、前記第２ソースパッドが配置された半導体チップをリードフレームのアイランド上に搭載する工程と、
（ｂ）前記第１ソースパッド、前記第１ゲートパッド、前記第２ゲートパッドおよび前記第２ソースパッドをそれぞれワイヤにより前記リードフレームのリードピンに接続する工程と、
（ｃ）前記半導体チップを樹脂で封止した後、前記リードフレームの不要箇所を除去する工程と、
（ｄ）前記リードフレームのリードピンを実装基板上の配線パターンに接続する工程とを有し、
前記リードフレームのリードピンを１ピンから順に第１ソースピン、第１ゲートピン、第２ゲートピン、第２ソースピンとし、前記第１および第２ソースピンが接続されるソース用配線パターンが相対的に太く形成されることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）第１電界効果トランジスタと第２電界効果トランジスタとを備え、その表面側に前記第１電界効果トランジスタの第１ソースパッドと第１ゲートパッドおよび前記第２電界効果トランジスタの第２ソースパッドと第２ゲートパッドとを有し、一方向から順に前記第１ソースパッド、前記第１ゲートパッド、前記第２ゲートパッド、前記第２ソースパッドが配置された半導体チップをリードフレームのアイランド上に搭載する工程と、
（ｂ）前記第１ソースパッド、前記第１ゲートパッド、前記第２ゲートパッドおよび前記第２ソースパッドをそれぞれワイヤにより前記リードフレームのリードピンに接続する工程とを有し、
前記リードフレームのリードピンを１ピンから順に第１ソースピン、第１ゲートピン、第２ゲートピン、第２ソースピンとし、前記半導体チップの裏面側を前記第１および第２電界効果トランジスタの共通のドレインとすることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）第１電界効果トランジスタと第２電界効果トランジスタとを備え、その表面側に前記第１電界効果トランジスタの第１ソースパッドと第１ゲートパッドおよび前記第２電界効果トランジスタの第２ソースパッドと第２ゲートパッドとを有し、一方向から順に前記第１ソースパッド、前記第１ゲートパッド、前記第２ゲートパッド、前記第２ソースパッドが配置された半導体チップをリードフレームのアイランド上に搭載する工程と、
（ｂ）前記第１ソースパッド、前記第１ゲートパッド、前記第２ゲートパッドおよび前記第２ソースパッドをそれぞれワイヤにより前記リードフレームのリードピンに接続する工程とを有し、
前記リードフレームのリードピンを１ピンから順に第１ソースピン、第１ゲートピン、第２ゲートピン、第２ソースピンとし、前記第１および第２電界効果トランジスタは電池パックの保護回路として機能することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、Ｌｉイオン（以下、Ｌｉ＋と記す）電池保護回路向けのドレイン共通電界効果トランジスタ（以下、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄａｔｉｏｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と記す）を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ノートＰＣや携帯電話に代表される携帯機器では、電力を供給するバッテリーにエネルギー密度の高いＬｉ＋電池が一般に用いられている。このＬｉ＋電池にはスイッチング素子、例えばパワーＭＯＳＦＥＴが接続されており、充電と放電とを制御してＬｉ＋電池を制御している。
【０００３】
パワーＭＯＳＦＥＴに対しては損失に関わる電気的特性の改善と小型外形とが強く求められており、市場のニーズに対応するため、各社高性能なプロセス開発を進めている。
【０００４】
例えばオン時における定常損失を占めるおもな電気的特性であるオン抵抗は、これまでセルと呼ばれる構造単位を微細化することにより改善されてきた。しかしパワーＭＯＳＦＥＴは大電流容量が求められることから、その微細化にも限界があり、さらなるオン抵抗の低減を図るための様々な工夫がなされている。例えば上記セルの構造をプレーナ（Ｐｌａｎｅｒ）構造に代わりトレンチ（Ｕ−Ｇｒｏｏｖｅ）構造とすることにより、ＪＦＥＴ部の抵抗を理論的にゼロとすることができ、さらなる微細化が可能となる技術が提案されている（例えば、非特許文献１参照）。
【０００５】
【非特許文献１】
“８ピンＳＯＰパワーＭＯＳＦＥＴの製品系列拡充”、１９９７年１２月、［  平成１５年５月１９日検索  ］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｎｅｃｅｌ．ｃｏｍ／Ｊａｐａｎｅｓｅ／ｂａｎｎｅｒ／ｔｅｃｈ／６０／ＤＴＪ６０ＬＵＺ．ｐｄｆ＞
【０００６】
【発明が解決しようとする課題】
本発明者は、Ｌ＋電池保護回路技術について検討した。図１４に、本発明者によって検討されたＬｉ＋電池保護回路の概要平面図を示す。
【０００７】
Ｌｉ＋電池保護回路では、充放電用の２つのパワーＭＯＳＦＥＴＱ１，Ｑ２が１つの半導体チップ２１に形成されており、この半導体チップ２１はリードフレーム２２のアイランド２２ａ上に搭載されてパッケージによって包まれている。リードフレーム２２のリードピン２２ｂは１ピンから順にソースピンＳ１、ゲートピンＧ１、ソースピンＳ２、ゲートピンＧ２のピン配置となっており、１つの半導体チップ２１に２素子が入る場合は、上記ピン配置が一般的に用いられている。さらに上記ピン配置に合わせてパワーＭＯＳＦＥＴＱ１，Ｑ２のパッド配置および実装基板２３上の配線パターン２４のレイアウトが決められている。
【０００８】
しかしながら、上記ピン配置を用いた場合、実装基板２３上のソースピンＳ２が接続される配線パターン２４の一部が細くなり、基板配線抵抗が増加することが明らかとなった。この基板配線抵抗の増加により配線損失が増加し、発熱によるＬｉ＋電池パックの短寿命化などの問題が生ずる。さらにソースピンＳ２が接続される配線パターン２４を引き出した後、基板配線抵抗を低減するためにこの配線パターン２４を太くする必要があり、実装基板２３の面積が増加するという問題もある。
【０００９】
本発明の目的は、Ｌｉ＋電池パックの長寿命化および小型化を実現することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、ドレインを共通とする第１パワーＭＯＳＦＥＴと第２のパワーＭＯＳＦＥＴとを備え、リードフレームのアイランド上に搭載された半導体チップにおいて、一方向から順に第１パワーＭＯＳＦＥＴの第１ソースパッド、第１ゲートパッド、第２パワーＭＯＳＦＥＴの第２ゲートパッド、第２ソースパッドが半導体チップの表面側に配置されており、第１パワーＭＯＳＦＥＴの第１ソースパッド、第１ゲートパッドおよび第２パワーＭＯＳＦＥＴの第２ゲートパッド、第２ソースパッドがそれぞれワイヤでリードフレームのリードピンに接続されて、リードピンを１ピンから順に第１ソースピン、第１ゲートピン、第２ゲートピン、第２ソースピンとするものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
図１に、本発明の一実施の形態であるＬｉ＋電池パックの回路図、図２に、本発明の一実施の形態であるＬｉ＋電池保護回路の概略平面図、図３に、図２に示したリードフレームおよびこれに搭載された半導体チップの拡大平面図を示す。
【００１５】
図１に示すように、Ｌｉ＋電池パック１では、Ｌｉ＋セル２にドレインＤを共通とした充放電用の２つのパワーＭＯＳＦＥＴＱ１，Ｑ２が接続されている。パワーＭＯＳＦＥＴＱ１，Ｑ２は１つの半導体チップ３に形成されて、１つのパッケージに包まれている。さらにパワーＭＯＳＦＥＴＱ１，Ｑ２には制御用ＩＣ４が接続されており、これらＬｉ＋セル２、半導体チップ３および制御用ＩＣ４は１つのＬｉ＋保護回路実装基板（以下単に実装基板と言う）５上に固定されている。なお図中、ＳはパワーＭＯＳＦＥＴＱ１，Ｑ２のソース、ＧはパワーＭＯＳＦＥＴＱ１，Ｑ２のゲートを示す。
【００１６】
図２および図３に示すように、半導体チップ３には、２つのパワーＭＯＳＦＥＴＱ１，Ｑ２が並べて形成されており、半導体チップ３はリードフレーム６のアイランド６ａ上に銀ペースト樹脂等を用いて接着されている。パワーＭＯＳＦＥＴＱ１のソースＳ、ゲートＧおよびパワーＭＯＳＦＥＴＱ２のソースＳ、ゲートＧは、半導体チップ３の表面側に形成されたソースパッドＰＳ１，ゲートパッドＰＧ１およびソースパッドＰＳ２、ゲートパッドＰＧ２にそれぞれ取り出されており、これらパッドは、ワイヤ７を用いてリードフレーム６のリードピン６ｂにそれぞれ電気的に接続されている。パワーＭＯＳＦＥＴＱ１，Ｑ２のドレインＤは、半導体チップ３の裏面側に取り出されて、リードフレーム６のアイランド６ａに電気的に接続されている。
【００１７】
さらに、半導体チップ３では、一方向から順にパワーＭＯＳＦＥＴＱ１のソースパッドＰＳ１、ゲートパッドＰＧ１、パワーＭＯＳＦＥＴＱ２のゲートパッドＰＧ２、ソースパッドＰＳ２のパッド配置となっており、このパッド配置に合わせて、リードフレーム６のリードピン６ａのピン配置および実装基板５上の配線パターン８のレイアウトが行われている。すなわち、リードフレーム６のリードピン６ｂでは、１ピンから順にソースピンＳ１、ゲートピンＧ１、ゲートピンＧ２、ソースピンＳ２のピン配置となり、実装基板５上の配線パターン８では、一方向からソース用配線パターンＭＳ１、ゲート用配線パターンＭＧ１、ゲート用配線パターンＭＧ２、ソース用配線パターンＭＳ２のレイアウトとなっている。
【００１８】
このように、パワーＭＯＳＦＥＴＱ１のソースパッドＰＳ１およびパワーＭＯＳＦＥＴＱ２のソースパッドＰＳ２を外側に、パワーＭＯＳＦＥＴＱ１のゲートパッドＰＧ１およびパワーＭＯＳＦＥＴＱ２のゲートパッドＰＧ２を内側に配置することで、リードフレーム６のソースピンＳ１，Ｓ２を外側に、ゲートピンＧ１，Ｇ２を内側に配置することができる。従って、ソースピンＳ１，Ｓ２を接続する配線パターン８のソース用配線パターンＭＳ１，ＭＳ２がゲート用配線パターンＭＧ１，ＭＧ２の外側に配置されて、そのレイアウトの自由度が増すことから、ソース用配線パターンＭＳ１，ＭＳ２を太く形成することができる。これにより、ソース用配線パターンＭＳ１，ＭＳ２の基板配線抵抗が低減し、配線損失を低減することができる。さらに配線パターン８のレイアウトが簡単となり、相対的に小さい面積で配線パターン８がレイアウトできるので、実装基板５の面積を相対的に小さくすることができる。
【００１９】
次に、本発明の一実施の形態であるパワーＭＯＳＦＥＴの実装基板への実装方法を図４〜図１３を用いて工程順に説明する。
【００２０】
図４は、半導体チップを搭載したリードフレームの要部平面図である。
【００２１】
ここでは、まずリードフレーム６を用意する。リードフレーム６は、半導体チップ３を搭載するアイランド６ａとリードピン６ｂとを備えており、導電材からなるフープ材をプレスまたはエッチングにより加工して一体形成したものである。またリードフレーム６は、実際には上記した各部によって構成される単位フレームを複数個連設した構成になっている。
【００２２】
次に、銀メッキされたアイランド６ａ上に銀ペースト樹脂等を載せて、ここに半導体チップ３を軽く押しつけて接着する。半導体チップ３は、マウンタ装置を使用して真空チャックでピックアップされ、コンピュータによる制御により、リードフレーム６のアイランド６ａ上の正しい位置に貼り付けられる。半導体チップ３は、パワーＭＯＳＦＥＴＱ１，Ｑ２を形成した単結晶シリコンである。
【００２３】
次に、図５は、続く実装工程における図４と同じ箇所の要部平面図である。
【００２４】
ここでは、ボンディング装置を使用して半導体チップ３の表面側に形成されたパワーＭＯＳＦＥＴＱ１のソースパッドＰＳ１、ゲートパッドＰＧ１およびパワーＭＯＳＦＥＴＱ２のソースパッドＰＳ２、ゲートパッドＰＧ２と、リードフレーム６のリードピン６ｂとをワイヤ７で電気的に接続する。ワイヤ７は、例えば直径３０μｍ程度の金細線で構成されている。ボンディング装置には、予めパワーＭＯＳＦＥＴＱ１のソースパッドＰＳ１、ゲートパッドＰＧ１およびパワーＭＯＳＦＥＴＱ２のソースパッドＰＳ２、ゲートパッドＰＧ２とリードフレーム６のリードピン６ｂとの配置情報が入力されており、両者の相対的位置関係を画像として取り込みデータ処理を行うことにより正確なボンディングが行われる。なおソース抵抗を低減するために、パワーＭＯＳＦＥＴＱ１のソースパッドＰＳ１およびパワーＭＯＳＦＥＴＱ２のソースパッドＰＳ２とリードピン６ｂとを接続するワイヤ７の数を相対的に多く設けている。
【００２５】
次に、図６は、続く実装工程における図４と同じ箇所の要部平面図である。
【００２６】
ここでは、半導体チップ３を搭載したリードフレーム６をモールド金型に装着し、温度を上げて液状化した樹脂９を圧送してモールド金型に流し込み、モールド成型する。これにより半導体チップ３は樹脂９で封止され、樹脂９からなるパッケージ１０により包まれる。続いてモールド金型からパッケージ（外部に露出したリードピン６ｂ等を含む）１０を取り出した後、余分な樹脂９やバリを取ってメッキし、パッケージ１０の表面に社名、製品名などをレーザ捺印する。
【００２７】
次に、図７は、続く実装工程における図４と同じ箇所の要部平面図、図８（ａ）および（ｂ）は、それぞれ図７のＡ−Ａ′線およびＢ−Ｂ′線における要部断面図である。また図９（ａ）および（ｂ）は、それぞれパッケージの表面図および裏面図、図１０（ａ）および（ｂ）は、それぞれ図９（ａ）のＸ方向およびＹ方向から見たパッケージの側面図である。
【００２８】
ここでは、パッケージ１０をリード先端カット金型に装着し、パッケージ１０から外部に露出したリードフレーム６の不要箇所を切断、除去した後、リードフレーム６から１個１個のパッケージ１０を分離する。これにより、半導体チップ３の組立が完了して、パワーＭＯＳＦＥＴＱ１，Ｑ２の製品１１が完成する。
【００２９】
その後、製品規格に基づいて半導体チップ３の機能・性能に関する特性検査、リードフレーム６の形状、捺印の明瞭さ、その他の外観状態、信頼性試験などを行い、製品１１の選別を行う。
【００３０】
次に、図１１は、続く実装工程における製品およびこれを実装する実装基板の要部側面図である。
【００３１】
ここでは、実装基板５の所望する配線パターン８上に半田ペースト１２を塗布した後、リードフレーム６のアイランド６ａおよびリードピン６ｂと実装基板５上の配線パターン８との位置合わせを行う。すなわち、前記図２に示したように、アイランド６ａとドレイン用配線パターン、ソースピンＳ１とソース用配線パターンＭＳ１、ゲートピンＧ１とゲート用配線パターンＭＧ１、ゲートピンＧ２とゲート用配線パターンＭＧ２、ソースピンＳ２とソース用配線パターンＭＳ２とを合わせて、実装基板５上に製品１１を載せる。
【００３２】
次に、図１２は、続く実装工程における図１１と同じ箇所の要部側面図、図１３は、続く実装工程における図１１と同じ箇所の要部側面図である。
【００３３】
ここでは、製品１１を載せた実装基板５をリフロー処理等により加熱して半田ペースト１２を溶かした後、常温に戻して半田ペースト１２を固めることにより、製品１１と実装基板５とを接着する。
【００３４】
このように、本実施の形態によれば、半導体チップ３に形成されたパワーＭＯＳＦＥＴＱ１のソースパッドＰＳ１およびパワーＭＯＳＦＥＴＱ２のソースパッドＰＳ２を外側に、パワーＭＯＳＦＥＴＱ１のゲートパッドＰＧ１およびパワーＭＯＳＦＥＴＱ２のゲートパッドＰＧ２を内側に配置することにより、リードフレーム６のリードピン６ｂのピン配置を変えて、実装基板５上の配線パターン８のソース用配線パターンＭＳ１，ＭＳ２を太く、かつ小面積でレイアウトすることができる。これにより実装基板５の基板配線抵抗が低減して、配線損失を低減することができるので、発熱によるＬｉ＋電池パック１の長寿命化を図ることができる。さらに実装基板５の小型化が可能となるので、Ｌｉ＋電池パック１の小型化を実現することができる。
【００３５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００３６】
例えば、前記実施の形態では、ノートＰＣや携帯電話等の長寿命化、小型化が要求される携帯機器に用いられるＬｉ＋電池パックの保護回路に適用した場合について説明したが、例えばニッケル水素電池等の他の電池パックの保護回路にも適用することができる。
【００３７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３８】
Ｌｉ＋保護回路実装基板上の配線パターンの基板配線抵抗を低減し、実装基板の小型化を実現することができることから、Ｌｉ＋電池パックの長寿命化および小型化を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＬｉ＋電池パックの回路図である。
【図２】本発明の一実施の形態であるＬｉ＋電池保護回路の概略平面図である。
【図３】図２に示したリードフレームおよびこれに搭載された半導体チップの拡大平面図である。
【図４】本発明の一実施の形態であるパワーＭＯＳＦＥＴの実装工程中の半導体チップを搭載したリードフレームの要部平面図である。
【図５】図４に続くパワーＭＯＳＦＥＴの実装工程中の図４と同じ箇所の要部平面図である。
【図６】図５に続くパワーＭＯＳＦＥＴの実装工程中の図４と同じ箇所の要部平面図である。
【図７】図６に続くパワーＭＯＳＦＥＴの実装工程中の図４と同じ箇所の要部平面図である。
【図８】（ａ）は、図７のＡ−Ａ′線における要部断面図、（ｂ）は、図７のＢ−Ｂ′線における要部断面図である。
【図９】（ａ）は、パッケージの表面図、（ｂ）は、パッケージの裏面図である。
【図１０】（ａ）は、図９（ａ）のＸ方向から見たパッケージの側面図、（ｂ）は、図９（ａ）のＹ方向から見たパッケージの側面図である。
【図１１】図７〜図１０に続くパワーＭＯＳＦＥＴの実装工程中の製品およびこれを実装する実装基板の要部側面図である。
【図１２】図１１に続く実装工程中の図１１と同じ箇所の要部側面図である。
【図１３】図１２に続く実装工程中の図１１と同じ箇所の要部側面図である。
【図１４】本発明者によって検討されたＬｉ＋電池保護回路の概略平面図である。
【符号の説明】
１  Ｌｉ＋電池パック
２  Ｌｉ＋セル
３  半導体チップ
４  制御用ＩＣ
５  実装基板
６  リードフレーム
６ａ  アイランド
６ｂ  リードピン
７  ワイヤ
８  配線パターン
９  樹脂
１０  パッケージ
１１  製品
１２  半田ペースト
２１  半導体チップ
２２  リードフレーム
２２ａ  アイランド
２２ｂ  リードピン
２３  実装基板
２４  配線パターン
Ｑ１  パワーＭＯＳＦＥＴ
Ｑ２  パワーＭＯＳＦＥＴ
Ｓ  ソース
Ｇ  ゲート
Ｄ  ドレイン
ＰＳ１  ソースパッド
ＰＧ１  ゲートパッド
ＰＳ２  ソースパッド
ＰＧ２  ゲートパッド
Ｓ１  ソースピン
Ｇ１  ゲートピン
Ｓ２  ソースピン
Ｇ２  ゲートピン
ＭＳ１  ソース用配線パターン
ＭＧ１  ゲート用配線パターン
ＭＳ２  ソース用配線パターン
ＭＧ２  ゲート用配線パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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