【誤訳訂正書】
【提出日】平成24年3月26日(2012.3.26)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
バルクＳｉ、バルクＧｅ、厚膜ＳＯＩ、薄膜ＳＯＩ、および薄膜ＧＯＩのいずれかからなる基板に設けられた第１の導電型の半導体領域、または該半導体領域上に形成された第１の導電型の第１の半導体層と、前記半導体領域または前記第１の半導体層の上に設けられる第２の導電型の第２の半導体層とを少なくとも有する受発光部と、サブ１００ｎｍオーダーのＣＭＯＳとがモノリシックに集積される光素子であって、
前記受発光部にエネルギー障壁となるエネルギーフィルタリング領域が設けられ、前記第１導電型の半導体領域と前記第２の半導体層への逆方向バイアス電圧印加において、該バイアス電圧がブレーク・ダウン電圧未満のときは受光素子として動作し、該バイアス電圧がブレーク・ダウン電圧以上のときは発光素子として動作することを特徴とする光素子。
【請求項２】
前記受発光部がＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＧｅＣ、ＧｅＳｎ、ＧｅＣＳｎ、ＳｉＧｅＣ、またはＳｉＧｅＣＳｎのランダム合金のような擬似格子整合の間接バンドギャップ材料で作られており、その中で、積層された膜の内部でのホットキャリアのインパクトイオン化によって発光し、
前記受発光部は、アバランシェモードを含めて、光センサーとして作動させることもでき、
その中でアバランシェ降伏が起こる材料の絶対バンドギャップが低いほど、アバランシェ降伏に必要とする適用電圧は低くなることを特徴とする、単分子層の平坦性を持つことができる、シリコン基板上に作られた請求項１記載の光素子。
【請求項３】
前記受発光部がＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＧｅＣ、ＧｅＳｎ、ＧｅＣＳｎ、ＳｉＧｅＣ、またはＳｉＧｅＣＳｎの超格子のような擬似格子整合の擬似直接バンドギャップ材料で作られており、その中で、膜への順方向バイアス印加によって、または積層された膜の内部でのホットキャリアのインパクトイオン化によって発光し、
前記受発光部は、アバランシェモードを含めて、光センサーとして作動させることもでき、
その中でアバランシェ降伏が起こる材料の絶対バンドギャップが低いほど、アバランシェ降伏に必要とする適用電圧は低くなることを特徴とする、単分子層の平坦性を持つことができる、シリコン基板上に作られた請求項１記載の光素子。
【請求項４】
前記受発光部がＳｉ2Ｓｎ2Ｃおよび／またはＧｅ3ＳｎＣの擬似格子整合の直接バンドギャップ材料で作られており、その中で、膜への順方向バイアス印加によって、または積層された膜の内部でのホットキャリアのインパクトイオン化によって発光し、
前記受発光部は、アバランシェモードを含めて、光センサーとして作動させることもでき、
その中でアバランシェ降伏が起こる材料の絶対バンドギャップが低いほど、アバランシェ降伏に必要とする適用電圧は低くなることを特徴とする、単分子層の平坦性を持つことができる、シリコン基板上に作られた請求項１記載の光素子。
【請求項５】
前記受発光部が、IV族に属さない、ＣｕＩｎ1-xＧａxＳ2またはＳｉＣＡｌＮの擬似格子整合の直接バンドギャップ材料で作られており、その中で、膜への順方向バイアス印加によって、または積層された膜の内部でのホットキャリアのインパクトイオン化によって発光し、
前記受発光部は、アバランシェモードを含めて、光センサーとして作動させることもでき、
その中でアバランシェ降伏が起こる材料の絶対バンドギャップが低いほど、アバランシェ降伏に必要とする適用電圧は低くなることを特徴とする、単分子層の平坦性を持つことができる、シリコン基板上に作られた請求項１記載の光素子。
載の光素子。
【請求項６】
前記受発光部がＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＧｅＣ、ＧｅＳｎ、ＧｅＣＳｎ、ＳｉＧｅＣ、またはＳｉＧｅＣＳｎのランダム合金のような擬似格子整合の間接バンドギャップ材料で作られており、その中で、積層された膜の内部でのホットキャリアのインパクトイオン化によって発光し、
前記受発光部は、アバランシェモードを含めて、光センサーとして作動させることもでき、
その中でアバランシェ降伏が起こる材料の絶対バンドギャップが低いほど、アバランシェ降伏に必要とする適用電圧は低くなることを特徴とする、単分子層の平坦性を持つことができる、ゲルマニウム基板上に作られた請求項１記載の光素子。
【請求項７】
前記受発光部がＳｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＧｅＣ、ＧｅＳｎ、ＧｅＣＳｎ、ＳｉＧｅＣ、またはＳｉＧｅＣＳｎの超格子のような擬似格子整合の擬似直接バンドギャップ材料で作られており、その中で、膜への順方向バイアス印加によって、または積層された膜の内部でのホットキャリアのインパクトイオン化によって発光し、
前記受発光部は、アバランシェモードを含めて、光センサーとして作動させることもでき、
その中でアバランシェ降伏が起こる材料の絶対バンドギャップが低いほど、アバランシェ降伏に必要とする適用電圧は低くなることを特徴とする、単分子層の平坦性を持つことができる、ゲルマニウム基板上に作られた請求項１記載の光素子。
【請求項８】
前記受発光部がＧｅＳｎランダム合金および／または超格子の擬似格子整合の直接バンドギャップ材料で作られており、その中で、膜への順方向バイアス印加によって、または積層された膜の内部でのホットキャリアのインパクトイオン化によって発光し、
前記受発光部は、アバランシェモードを含めて、光センサーとして作動させることもでき、
その中でアバランシェ降伏が起こる材料の絶対バンドギャップが低いほど、アバランシェ降伏に必要とする適用電圧は低くなることを特徴とする、単分子層の平坦性を持つことができる、ゲルマニウム基板上に作られた請求項１記載の光素子。
【請求項９】
前記受発光部が、IV族に属さない、ＡｌＧａＡｓ合金および超格子の擬似格子整合の直接バンドギャップ材料で作られており、その中で、膜への順方向バイアス印加によって、または積層された膜の内部でのホットキャリアのインパクトイオン化によって発光し、
前記受発光部は、アバランシェモードを含めて、光センサーとして作動させることもでき、
その中でアバランシェ降伏が起こる材料の絶対バンドギャップが低いほど、アバランシェ降伏に必要とする適用電圧は低くなることを特徴とする、単分子層の平坦性を持つことができる、ゲルマニウム基板上に作られた請求項１記載の光素子。
【請求項１０】
光が前記受発光部からその表面および基板に垂直に放射されることを特徴とする請求項１〜９のいずれか１項記載の光素子。
【請求項１１】
前面だけから、または
背面だけから、または
前面および背面の両方から、のいずれかから発光および／または受光すること
を特徴とする、光学的に垂直なキャビティに埋設され、薄膜ＳＯＩまたは薄膜ＧＯＩ上に作成された請求項１〜１０のいずれか１項記載の光素子。
【請求項１２】
１つのＭＯＳＦＥＴと請求項１〜１１に記載の前記デバイスとを一体化した、大型マトリックスを形成するためのレイアウト・セルであって、
前記受発光部に隣接して設けられるＭＯＳＦＥＴのソース／ドレイン領域と前記受発光部の前記半導体領域とが同じ導電型であり、両者が電気的に接続され、
バルクまたは厚膜ＳＯＩまたはＧＯＩ基板では、前記受発光部の前記半導体領域と前記ＭＯＳＦＥＴの前記ソース／ドレイン領域との前記接続は、前記半導体領域の導電型および前記ＭＯＳＦＥＴの前記ソース／ドレイン領域の導電型と同じ導電型の「ウエル・インプラント」で達成され、
前記受発光部が上に積層された前記半導体領域は隔離部によって囲まれ、前記「ウエル・インプラント」は、前記ＭＯＳＦＥＴの前記ソース／ドレイン領域と隣接し酸化物で満たされたトレンチの下の導通路となり、
前記受発光部の上部電極はマトリックスの全てのセルで共通にできることを特徴とする、レイアウト・セル。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【発明の詳細な説明】
【発明の名称】ＣＭＯＳをモノリシックに集積した光素子
【技術分野】
【０００１】
本発明は一般的には、半導体接合部からの発光に関し、特に、それらの接合部がアバランシェＬＥＤ（ＡＬＥＤ）の活性領域としてアバランシェモードで動かされ、それによって間接バンドギャップ材料から発光できるようにしたものに関する。それは、「発光素子」（以下、ＬＩＸＥＬという）を形成する、サブミクロンおよびサブ１００ｎｍオーダーのＣＭＯＳ技術をもった、ＡＬＥＤのモノリシック集積に適した、素子レイヤーの設計および配置、並びに製作の方法に関する。ＬＩＸＥＬはシリコンのバルク基板、厚膜ＳＯＩ基板、または超薄膜シリコン−オン−インシュレータ（ＳＯＩ）基板、並びにゲルマニウムのバルク基板または超薄膜ゲルマニウム−オン−インシュレータ（ＧＯＩ）基板で完成させてもよい。薄膜ＧＯＩの基板はサブ４５ｎｍオーダーのＣＭＯＳ技術に用いられる良好な候補である。
【背景技術】
【０００２】
初期の半導体技術には、アバランシェモードで動かされるシリコン接合部が白色の光を放射することが認められていた。実際、長波長赤外線域（ＬＷＩＲ）から紫外線域（ＵＶ）まで電磁スペクトルの大きい領域を横切って発光が起こっているようである。そのような光子エネルギーの広い間隔は、異なった蓋然性と有効性とを持つ物理学的機構が、光子の放出を担うことの表れである。この話題についての最近の検討は、N.Akil,S.E.Kerns,D.V.Kerns,Jr.,A,Hoffmann,J.-P.Charles,IEEE Trans.on Elect.Dev.,Vol.46,No.5,May 1999,pp.1022-1028,のアバランシェ降状でのシリコン接合部による光子生成の多機構モデル」、およびM.de la Bardonnie,D.Jiang,S.E.Kerns,D.V.Kerns,Jr.,P.Mialhe,J.-P.Charles,A.Hoffmann,「シリコン接合部からのアバランシェ発光のエージングについて」、IEEE Trans.on Elect.Dev.,Vol.46,No.6,June 1999,pp.1234-1239 に見出すことができる。
【０００３】
それらの機構のいくつかは、（１）（１ａ）ホットエレクトロンとサーマルホール、（１ｂ）ホットホールとサーマルエレクトロン、（１ｃ）ホットエレクトロンとホットホールとの間のバンド間遷移；（２）（２ａ）伝導帯域内のおよび／または（２ｂ）価電子帯内の、バンド内遷移；（３）イオン化された不純物によるホットキャリアの散乱に起因する制動放射であると考えられている。
【０００４】
シリコンが発光できることについて１９５０年台から多数の実験的証拠があったものの、効率は何時も非常に低く、バンドギャップを横切るおよそ１０の７乗の再結合の中で僅かに１の発光しか無い程度であった。この低い効率はシリコンのバンド構造の細部、即ち１．１ｅＶである最小の間接バンドギャップ、デバイスの設計／形態、およびプロセスの構造に結びついている。
【０００５】
従来のアバランシェ型の発光素子は横方向かまたは縦方向かのｐｎ接合形成のためのバルク基板内へのイオンの注入によって作られる。何れの場合でも、発光位置は基板表面から何百ナノメーターも離れ得るので、基板の最小のバンドギャップよりも大きいエネルギーを持った光子が吸収されて、それによって外部への効力を大きく減退させる。
【０００６】
帯域構造、素子設計、およびプロセス構築という、上述の全ての理由によって、アバランシェモードで動かされるシリコン接合部からの発光について実用的な適用に利点を持つことは不可能であった。一方で、従来のＣＭＯＳ技術はｐｎ接合のバンドギャップ設計のためには他の半導体材料での集積化に馴染まない。こう言った理由で、ＣＭＯＳでの効率的な発光素子の完全なモノリシック集積はできなかった。
【０００７】
ＷＯ  ２００２／３３７５５およびＷＯ  ２００４／０２７８７９に開示された装置およびプロセスの構築並びに同時係属中出願に開示された新規の配置設計に基づいて、本発明は、発光領域を半導体基板（例えば、シリコンまたはゲルマニウム）以外の材料で作ることができ、サブ−１００ｎｍ技術を含めて、ＡＬＥＤを進歩したＣＭＯＳとモノリシックに集積することを可能にする、新規の製作方法、素子レイヤー、および配置設計を提供する。それはまた、発光の効率を増大させるための最適化されたドーピングおよびヘテロ接合のプロファイル、並びに一定の範囲の波長、即ち１．３μｍから１．５５μｍの範囲で発光するための最適化されたプロファイルをも提供する。
【０００８】
ＡＬＥＤを進歩したＣＭＯＳとモノリシックに積層させる技術は、一つの実例では、問題のＣＭＯＳ技術に要するマスクの数に関して、僅かに３つの追加のマスクを必要とするだけである。ＷＯ  ２００２／３３７５５およびＷＯ  ２００４／０２７８７９に記述されたアバランシェフォトダイオードで、同時係属中の出願に記述された配置の一つは、一定の作動の条件下で発光することが試験的に証明された。
【発明の開示】
【０００９】
本発明の目的はサブ−ミクロンまたはサブ−１００ｎｍオーダーのＣＭＯＳ技術と両立できて、アバランシェ型接合部による発光の固有のおよび付帯的な効率を向上させる、光素子の製作のための新規なプロセスの構築である。
【００１０】
１．基板は、ＳｉバルクまたはＳＯＩ、ＧｅバルクまたはＧＯＩ、バルクシリコン上または絶縁体上のＳｉＧｅ仮想基板などであってよい。使用するべき基板の形式はデバイスがモノリシックに集積される相手のＣＭＯＳ技術の要件と関連する。
２．バルク基板上に積層された膜に対しては、加速領域（高電界の部分）を基板の内部に配置してよい。この場合には、積層された膜はインパクトイオン化領域だけを含むか、または「エネルギーフィルタリング」のための領域をも含んでもよい。
３．積層された膜では、インパクトイオン化を最大化するように考えられた領域はｎ−型またはｐ−型の導電性を持っていてよい。
４．薄膜または超薄膜ＳＯＩまたはＧＯＩの基板上に積層された膜については、積層された膜のドーピングおよびヘテロ接合のプロファイルは前面からの発光に対してかまたは背面からの発光に対してかまたは両方に対して最適化してよい。
５．薄膜または超薄膜ＳＯＩまたはＧＯＩの基板上に積層された膜からの前面からの発光に対しては、膜は、発光する領域であり同時に電極である「加速領域」、選択的なエネルギーフィルタリング領域を含む。
６．薄膜または超薄膜ＳＯＩまたはＧＯＩの基板上に積層された膜からの背面からの発光に対しては、膜は、選択的なエネルギーフィルタリング領域、加速領域および発光が起こる領域と反対にある電極を含む。
７．薄膜または超薄膜ＳＯＩまたはＧＯＩの基板上に積層された膜からの前面および背面からの発光に対しては、膜は、加速領域および上側電極を含む。上側および下側電極は発光に適していなければならず、そして加速領域はその端部の両方で発光に適していなければならない。選択的なエネルギーフィルタリング領域は加速領域の両端に、または一端だけに、配置されてよい。
８．チャージ・キャリアの移動度ができるだけ高くなければならないから、使用される基板に関係なく、加速領域は単結晶性であるべきである。
９、使用される基板に関係なく、発光が起こる領域はできるだけ薄くして側壁を通る横からの発光を最小限にするべきである。
１０．放射した光の光子エネルギーが基板内の帯域間吸収の閾値よりも低くなるように、発光が起こる領域がバンドギャップ設計されてよい。
【００１１】
本発明のもう一つの目的は、アバランシェ型接合による発光の、固有のおよび付帯的な効率を向上させる、サブ−ミクロンおよびサブ−１００ｎｍオーダーのＣＭＯＳ技術と両立できる、新規なデバイスの構築である。
【００１２】
１．アバランシェの発生によって発光が起こる領域は活性エリアに積層された薄膜である。
２．電界およびアバランシェ電流は基板表面に対して垂直になっている；
３．アバランシェの発生によって発光が起こる積層された膜は単一の材料か、ランダム合金か、または短周期超格子であってよい。
４．発光膜の載置は擬似格子整合結晶膜、多結晶膜または非結晶質膜を形成するように設計できる。また、異なった材料の膜の組み合わせをすることも可能である。例えば、擬似格子整合結晶の次に多結晶、または擬似格子整合結晶の次に非結晶質、または擬似格子整合結晶の次に多結晶、次に非結晶質という組み合わせがある。さらに、結晶性膜を載置し、その後適当な加工をして、それをナノ−結晶性または多孔性にすることも可能である。
５．積層工程中に、発光プロセスの固有の効率を最大にするために、発光に関わる一つまたはそれ以上の物理的機構に対してヘテロ接合およびドーピングプロファイルを最適化できる。
６．積層された膜のヘテロ接合およびドーピングプロファイルは特定の波長範囲で効率的な発光をするように最適化され得る。
７．積層された膜のヘテロ接合およびドーピングプロファイルは積層された膜がインパクトイオン化のための場所としてだけ用いられるように設計され得る。
８．積層された膜のヘテロ接合およびドーピングプロファイルは、インパクトイオン化のための場所に加えて、「エネルギー・フィルター」として作用する領域、即ち一定のエネルギー範囲だけを持ったチャージ・キャリアがインパクトイオン化（即ちアバランシェ）が起こる領域へ移動することができるようにする領域も含むことができる。
９．積層された膜のヘテロ接合およびドーピングプロファイルは、インパクトイオン化のための場所に加えて、その中でチャージ・キャリアが加速される領域をも加えることができる。
１０．積層された膜のヘテロ接合およびドーピングプロファイルは、インパクトイオン化のための場所に加えて、「エネルギー・フィルター」として作用する領域を設け、またその中でチャージ・キャリアが加速される領域をも加えることができる。
１１．同じデバイスが、ブレーク・ダウン電圧以上でバイアスされると発光し、およびブレーク・ダウン電圧以下でバイアスされたときは、アバランシェフォトダイオードとして作動することができる。
【００１３】
本発明のさらに別の目的は、アバランシェ型接合による発光の固有のおよび付帯的な効率を向上させる、サブ−ミクロンおよびサブ−１００ｎｍオーダーのＣＭＯＳ技術と両立できる、新規な配置の構築である。
【００１４】
１．ＳｉＧｅ（またはＳｉＧｅＣ）ＢｉＣＭＯＳプロセス技術で代表される、縦型のバイポーラデバイスについてのＢｉＣＭＯＳプロセスでのモノリシックな集積に対しては、発光のための活性エリアはＣＭＯＳ活性エリアであるか、またはバイポーラ活性エリアであってよい。
２．単なるＣＭＯＳプロセスでのモノリシックな集積に対しては、活性エリアは標準ＣＭＯＳ活性エリアである。
３．バルクウエハーまたは厚膜ＳＯＩウエハー上の単なるＣＭＯＳプロセスとのモノリシックな集積に対しては、発光素子の下側電極への伝導路はウエル・インプラントで実現される。
【００１５】
３ａ．ｐ−型膜に対しては、活性エリアはｐ−基板上のｎ−型である。ｎ−型の活性エリアへの伝導路はｎ−型の活性エリアを囲む浅いトレンチの隔離の部分の両側に重なるｎ−ウエル・インプラントで実現される。
３ｂ．ｎ−型膜に対しては、活性エリアはｎ−基板上のｐ−型であるか、またはｐ−基板技術でのトリプルウエル上のｎ−ウエルである。ｐ−型の活性エリアへの伝導路はｐ−型の活性エリアを囲む浅いトレンチの隔離の部分の両側に重なるｐ−ウエル・インプラントで実現される。
【００１６】
３ｃ．ｎ−型の活性エリアで、ｎ−ウエル・インプラントもまた、隣接する活性エリアでＮ−ＭＯＳＦＥＴのソース／ドレイン領域と重なり、それによってスイッチング素子に連結した発光素子のきわめて小型の配置を設けることができる。
【００１７】
３ｄ．ｐ−型の活性エリアで、ｐ−ウエル・インプラントもまた、隣接する活性エリアで、Ｐ−ＭＯＳＦＥＴのソース／ドレイン領域と重なり、それによってスイッチング素子に連結した発光素子のきわめて小型の配置を設けることができる。
４．薄膜ＳＯＩまたはＧＯＩの基板上の単なるＣＭＯＳプロセスとのモノリシックな集積に対しては、活性エリアを完全に隔離で囲まないことによって下側電極への横の接触が与えられる。
【発明を実施するための最良の形態】
【００１８】
１．製作方法
本発明はバルクＣＭＯＳデバイスとモノリシック集積され、エピタキシャルに成長した活性レイヤーでのアバランシェフォトダイオード（ＡＰＤｓ）の製作をカバーするＷＯ  ２００２／３３７５５に開示された製作機構およびプロセス・フロウを利用したものである。その製作機構の基本的な利点はＡＰＤｓの活性レイヤーのいくつかがＭＯＳＦＥＴに直接隣接して、ＣＭＯＳ活性エリア上にエピタキシャルに積層されており、それによって非常に小型の、ＣＭＯＳとのモノリシック集積ができたことである。活性層のいくつかはシリコンの表面上（活性エリア）に積層されたエピタキシャル層であるために、シリコン自体とは異なり、シリコンと両立できるエピタキシャルな材料を得ることができる。
【００１９】
ＷＯ  ２００２／３３７５５およびＷＯ  ２００４／０２７８７９と同様に、本発明の製作の方法はシリサイド・レイヤーの形成までは標準のＣＭＯＳプロセス・フロウに従っている。理想的には、エピタキシャル式積層は、イオン注入およびソース／ドレインＣＭＯＳ接合部のアニーリングなどの、全ての高温工程が既に行われた後に行われるので、「積層されたときの」異種接合およびドーピングプロファイルは温度誘因の拡散および／または歪み緩みによって変えられることは無い。サブ１００ｎｍオーダーのＣＭＯＳにおいては、シリサイド形成、並びに全ての金属加工工程のような、後続の加工工程はエピタキシャル成長に用いられるものより低い温度で行ってよい。
【００２０】
本発明の製作の方法はＡＰＤｓ／ＡＬＥＤｓを進歩したＣＭＯＳと非常に小型にモノリシック集積し、Ｐｉｘｅｌｓ／Ｌｉｘｅｌｓの「活性マトリックス」を形成することができるようにするもので、ＡＰＤｓ／ＡＬＥＤｓは、精巧なドーピングおよびヘテロ接合プロファイル設計でエピタキシャル成長させた活性レイヤーから成っている。これによって深大に変更された帯域構造を持った活性領域の製作ができるようになり、基板（シリコンまたはゲルマニウム、または緩和ＳｉＧｅバッファー・レイヤー）に関して大幅に改善された光電子特性が得られる。そのような精巧なドーピングおよびヘテロ接合のプロファイル設計はそれらのレイヤーのエピタキシャル成長無しに作られたデバイスでは不可能である。
【００２１】
ＷＯ  ２００２／３３７５５はバルク基板および厚膜ＳＯＩ上の製作の方法を提供する。ＷＯ  ２００４／０２７８７９は前および／または背面からの照明用に、薄膜ＳＯＩまたはＧＯＩ基板上の製作の方法を提供した。本件の開示はバルク、厚膜および薄膜ＳＯＩまたはＧＯＩ基板に適用できる。
【００２２】
発光のための最適な素子レイヤーはＣＭＯＳデバイス無しの基板上にも製作でき、遥かに簡単でまたより低コストのプロセス・フローが得られる。固体照明（ＳＳＬ）などのいくつかの適用法は進歩したエピタキシャル・レイヤーとＣＭＯＳとのモノリシック集積を必要としない。この場合は３つの選択枝がある；それらは（１）単一の大型のＡＬＥＤ／Ｌｉｘｅｌデバイスを製作する、（２）並列に接触させた二次元配列のＡＬＥＤ／Ｌｉｘｅｌデバイスを製作する、（３）「パッシブ・マトリックス・アドレッシング」を通じて個別に接触させる二次元配列のＡＬＥＤ／Ｌｉｘｅｌデバイスを製作する、である。
【００２３】
ＷＯ  ２００２／３３７５５に開示されたプロセス・フローは、ＳｉＧｅＣレイヤーのエピタキシャル積層に必要とする熱量は、程度の進んだサブミクロン（例えば０．１８μｍ）オーダーのＣＭＯＳ技術に対して、高度にドープされたソース／ドレイン領域の形成後に行われるには十分低いと想定される例である。低温エピタキシャル積層プロセス（プレ・エピタキシ表面制作を含む）が証明された。しかし、生産で最も普通に用いられるプロセスは、所要の膜を達成するために、依然として幾らかより大きい熱量を必要としている。
【００２４】
もしＳｉＧｅＣ膜のエピタキシャル積層のための熱量が高過ぎると考えられるならば、ソース／ドレイン接合部の形成より前に積層工程を挿入することができる。ＳｉＧｅＣ膜のエピタキシャル積層のための熱量は時を超えて減少してきた。この、および多くの他のプロセス工程に対して、熱量が低下する方へ向かう傾向があることが広く認められている。近い将来の何時か、生産グレードの設備およびレシピが、ソース／ドレイン領域の形成後にエピタキシャル積層の工程の挿入と両立できるようになるであろうと予期することは合理的である。４５ｎｍより下のＣＭＯＳ技術に対して基板をシリコンからゲルマニウムに替えることは熱量を減少させるのをさらに助けることになろう、何故ならばゲルマニウムの本来の酸化物は、きわめて安定したシリコン酸化物と比較して、非常に容易に除去される（それは水溶性である）からである。それゆえ、ゲルマニウム基板／表面は、以前から存在するドーピング／ヘテロ接合のプロファイルへの影響無く複数のエピタキシャル積層の工程ができるようになることが期待される。
【００２５】
下記のプロセス・フロー中、「隔離モジュール」は従来のＬＯＣＯＳまたはＳＴＩ技術であってよいが、ＳＴＩが好ましいものであろう。また、「イオン注入モジュール」、並びに「シリサイド・モジュール」も、それぞれの従来のプロセス・モジュール／工程／レシピを言う。
【００２６】
下記のプロセス・フロー中、材料、ドーピングおよびヘテロ接合のプロファイル、の詳細は示してない、何故ならば、それらはプロセス・フローの記述のためには必要としないから、またそれらのレイヤーの詳細が変わってもプロセス・フローは変らないからである。
【００２７】
下記のものは図面中で参照されるレイヤー／材料のリストである。
１００−ｐ−基板
１０１−活性
１０２−ＳＴＩ
１０３−ｐ−ウエル
１０４−ｎ−ウエル
１０５−ｐ−型のドープされた領域（１０５）、隣接する光ダイオード活性のエリアを隔離
１０６−ＡＰＤｓ／ＡＬＥＤｓのエピタキシャル・レイヤー用のｎ−型のドープされた活性のエリア
１０７−ＭＯＳＦＥＴのゲート絶縁器
１０８−ＮＭＯＳ  ＬＤＤｓ
１０９−ＮＭＯＳソース／ドレイン領域などの高度にｎ−型ドープされた領域（ＨＤＤ）
１１０−薄膜ＳＯＩのフィールド隔離
１１１−ゲート電極
１１２−ニトライドのスペーサー
１１３−深いトレンチ分離部（ＤＴＩ）
１１４−エピタキシー用のハードマスクとしてのニトライド膜
１１５−シリサイド
１１６−前金属誘電体
１１７−エピタキシャリー載置された膜−活性エリア上の単一結晶材料
１１８−エピタキシャリー載置された膜−フィールド隔離エリア上のアモルファス／多結晶性材料
１１９−ＡＰＤの活性エリア内へのＮ−型のインプラント
１２０−ＳＯＩ基板の埋められた酸化物
１２１−ＳＯＩ機械式基板
１２６−遮光レイヤー
１２７−赤色フィルター
１２８−緑色フィルター
１２９−青色フィルター
１３０−接点
１３１−金属−１
１５０−透明な基板
１５１−Ｎ−型シリコン基板
１５２−後ろ側の金属加工
１６０−Ｐ−型電極および発光レイヤー
１６１−Ｎ−型電極発光レイヤー
１６２−前面からの発光用加速領域
１６３−背面からの発光用加速領域
１６４−前面からの発光用フィルタリング領域
１６５−背面からの発光用フィルタリング領域
１６６−Ｐ−型電極
１６７−Ｎ−型電極
【００２８】
プロセス・フロウ例＃１
ＣＭＯＳデバイスとのモノリシック集積のためのプロセス・フロウでバルク基板上に作られた、「アクティブ・マトリックス・アドレッシング」を通じて個々に接触される複数の多重ＡＬＥＤ／Ｌｉｘｅｌデバイスの製作。この例示プロセス・フロウはｐ−基板シリコンウェハー上でツイン・ウエル・プロセスを使用している。下記のフロウは最も重要なプロセス・モジュールだけを示している。
【００２９】
プロセス・モジュールの順序（図９Ａ−９Ｈ）
「隔離モジュール」
「Ｐ−ウエル注入モジュール」
「Ｎ−ウエル注入モジュール」（図９Ａ）
「ポリ・ゲート・モジュール」（図９Ｂ）
「ＮＭＯＳ  ＬＤＤ  注入モジュール」
「ＰＭＯＳ  ＬＤＤ  注入モジュール」
「Ｌｉｘｅｌ  注入モジュール」（図９Ｃ）
「ニトライド・スペーサー・モジュール」
「ＮＭＯＳ  ＨＤＤ  注入モジュール」
「ＮＭＯＳ  ＨＤＤ  注入モジュール」（図９Ｄ）
「プリ・エピタキシー・モジュール」（図９Ｅ）
Ａ．エピタキシー用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．エピタキシャル膜を成長させるべき開口を規定するフォトリソグラフィー；
Ｃ．エピタキシャル・レイヤーが成長させられる活性エリア上の開口を開けるためのエッチ；
Ｄ．フォトレジスト除去および洗浄；
「エピタキシー・モジュール」（図９Ｆ）
Ａ．プリ・エピタキシー洗浄；
Ｂ．最適化されたドーピングおよびヘテロ接合のプロファイルを持ったレイヤーのエピタキシャル成長。エピタキシャル成長は部分的または全面的であってよい。図は全面的成長を示す；
Ｃ．エピタキシャル膜が除去されるべき箇所を規定するフォトリソグラフィー；
Ｄ．下方のＳｉ3Ｎ4膜上まで、エピタキシャル・レイヤーを除去するエッチ、
Ｅ．フォトレジスト除去および洗浄；
「シリサイド・モジュール」（図９Ｇ）
在来の方法／レシピでのシリサイドの形成；
Ａ．シリサイド形成用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．シリサイドが形成されるべき箇所を規定するフォトリソグラフィー；
Ｃ．シリサイドが形成される活性エリアの上の開口を空けるためのエッチ；
Ｄ．フォトレジスト除去および洗浄；
Ｅ．金属膜の（例えばスパッタリングによる）載置；
Ｆ．シリサイドを形成するためのアニーリング；
Ｇ．不反応の金属の除去（例えば、部分的ウエットエッチ）；
「金属化モジュール」（図９Ｈ）
使用されるべき金属化技術は標準ＣＭＯＳ技術に用いられるものと同一であってよい。
【００３０】
エピタキシャル・レイヤーの厚さは、もしそれが所定のＣＭＯＳ技術のポリシリコン・ゲートの典型的な厚さを越えているならば、接点および金属−１ラインを形成する前にプラナリゼーションの幾らかの微細チューニングを必要とすることがある。
【００３１】
プロセス・フロウ例＃２
ＣＭＯＳデバイスとのモノリシック集積のために要求されるものよりも簡素なプロセス・フロウでバルク基板上に作られた、「パッシブ・マトリックス・アドレッシング」を通じて個々に接触される複数のＡＬＥＤ／Ｌｉｘｅｌデバイスの製作。この例示プロセス・フロウはｐ−基板のシリコン・ウエハーを利用しており、そして標準ＣＭＯＳデバイスを製作するために用いられる多くの工程を省いている。
【００３２】
プロセス・モジュールの順序（図１０Ａ−１０Ｅ）
「隔離モジュール」
「イオン注入モジュール」（図１０Ａ）
このモジュールはｎ−型ドーパントをイオン注入されるべき場所を定める。好ましい実施態様では、別々にパターン化された３つの注入ステップがある。
【００３３】
−第１の注入はＣＭＯＳプロセスの標準Ｎ−ウエル・インプラントで、活性エリアと隔離領域とに重なっている。
【００３４】
−活性エリア内に入る第２の注入はＢｉＣＭＯＳプロセスの高速ＨＢＴデバイスのコレクター領域で用いられるものと同様のドーピング・レベルを作り出す。第２の注入は既定の領域に沿ったＮ−ウエル・インプラントと重なっている。
【００３５】
−第３の注入は既定の領域に沿ったＮ−ウエル・インプラントと重なり、既定の表面領域に高いドーパント濃度を与えている。
「プリ・エピタキシー・モジュール」（図１０Ｂ）
Ａ．エピタキシー用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．エピタキシャル膜を成長させるべき開口を規定するフォトリソグラフィー；
Ｃ．エピタキシャル・レイヤーが成長させられる活性エリア上の開口を空けるためのエッチ；
Ｄ．フォトレジスト除去および洗浄；
「エピタキシー・モジュール」（図１０Ｃ）
Ａ．プリ・エピタキシー洗浄；
Ｂ．最適化されたドーピングおよびヘテロ接合のプロファイルを持ったレイヤーのエピタキシャル成長。エピタキシャル成長は部分的または全面的であってよい。図は全面的成長を示す；
Ｃ．エピタキシャル膜が除去されるべき箇所を規定するフォトリソグラフィー；
Ｄ．下方のＳｉ3Ｎ4膜上まで、エピタキシャル・レイヤーを除去するエッチ、
Ｅ．フォトレジスト除去および洗浄；
「シリサイド・モジュール」（図１０Ｄ）
在来の方法／レシピでのシリサイドの形成；
Ａ．シリサイド形成用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．シリサイドが形成されるべき箇所を規定するフォトリソグラフィー；
Ｃ．シリサイドが形成される活性エリアの上の開口を空けるためのエッチ；
Ｄ．フォトレジスト除去および洗浄；
Ｅ．金属膜の（例えばスパッタリングによる）載置；
Ｆ．シリサイドを形成するためのアニーリング；
Ｇ．不反応の金属の除去（例えば、部分的ウエットエッチ）；
「金属化モジュール」（図１０Ｅ）
使用されるべき金属化技術は標準ＣＭＯＳ技術に用いられるものと同一であってよい。
【００３６】
エピタキシャル・レイヤーの厚さは、もしそれが所定のＣＭＯＳ技術のポリシリコン・ゲートの典型的な厚さを越えているならば、接点および金属−１ラインを形成する前にプラナリゼーションの幾らかの微細チューニングを必要とすることがある。
【００３７】
プロセス・フロウ例＃３
ＣＭＯＳデバイスとのモノリシック集積のために要求されるものよりも簡素なプロセス・フロウでバルク基板上に作られた、全てが同時に並列に接触させられた、複数のＡＬＥＤ／Ｌｉｘｅｌデバイスの製作。この例示プロセス・フロウはｎ−基板のシリコン・ウエハーを利用しており、そして標準ＣＭＯＳデバイスを製作するために用いられる多くの工程を省いている。このフロウでは下側電極への接触は基板の裏面を通って行われるが、それはｎ−型の基板が用いられる理由である。
【００３８】
プロセス・モジュールの順序（図１１Ａ−１１Ｆ）
「隔離モジュール」
「イオン注入モジュール」（図１１Ａ）
ｎ−型基板と、（薄くした）ウエハーの裏面を通って作られている下側電極への接触とで、Ｎ−ウエルのインプラントの必要が無くなり、またインプラントがウエハーの表面の近くで高いｎ−型ドーパント濃度を作り出す必要も無くなった。
【００３９】
ＢｉＣＭＯＳプロセスで高速ＨＢＴデバイスのコレクター領域で用いられるものと同様のドーピング・レベルを作り出すための活性エリア内へのインプラント。このパターン化されたインプラント用のマスクは隔離領域の周りにより低いドーピング領域を残すために活性エリアと重なる。
「プリ・エピタキシー・モジュール」（図１１Ｂ）
Ａ．エピタキシー用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．エピタキシャル膜を成長させるべき開口を規定するフォトリソグラフィー；
Ｃ．エピタキシャル・レイヤーが成長させられる活性エリア上の開口を開けるためのエッチ；
Ｄ．フォトレジスト除去および洗浄；
「エピタキシー・モジュール」（図１１Ｃ）
Ａ．プリ・エピタキシー洗浄；
Ｂ．最適化されたドーピングおよびヘテロ接合のプロファイルを持ったレイヤーのエピタキシャル成長。エピタキシャル成長は部分的または全面的であってよい。図は全面的成長を示す；
Ｃ．エピタキシャル膜が除去されるべき箇所を規定するフォトリソグラフィー；
Ｄ．下方のＳｉ3Ｎ4膜上まで、エピタキシャル・レイヤーを除去するエッチ、
Ｅ．フォトレジスト除去および洗浄；
「シリサイド・モジュール」（図１１Ｄ）
在来の方法／レシピでのシリサイドの形成；
Ａ．シリサイド形成用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．シリサイドが形成されるべき箇所を規定するフォトリソグラフィー；
Ｃ．シリサイドが形成される活性エリアの上の開口を空けるためのエッチ；
Ｄ．フォトレジスト除去および洗浄；
Ｅ．金属膜の（例えばスパッタリングによる）載置；
Ｆ．シリサイドを形成するためのアニーリング；
Ｇ．不反応の金属の除去（例えば、部分的ウエットエッチ）；
「金属化モジュール」（図１１Ｅ）
使用されるべき金属化技術は標準ＣＭＯＳ技術に用いられるものと同一であってよい。
【００４０】
エピタキシャル・レイヤーの厚さは、もしそれが所定のＣＭＯＳ技術のポリシリコン・ゲートの典型的な厚さを越えているならば、接点および金属−１ラインを形成する前にプラナリゼーションの幾らかの微細チューニングを必要とすることがある。典型的な適用では、金属化モジュールは一つだけの金属階層を持つ。
「裏面モジュール」（図１１Ｆ）
ウエハーの表面に作成されたデバイスの下側電極への接点を形成するために、ウエハーの裏面に金属（例えばアルミニウム）の積層およびアニーリングをすること。裏面に金属の積層をするのに先立ってウエハーを薄くして表面に製作された構造物に対する直列抵抗を最小にする。
【００４１】
プロセス・フロウ例＃４
ＣＭＯＳデバイスとのモノリシック集積のためのプロセス・フロウで薄膜ＳＯＩ（またはＧＯＩ）基板上に作られた、「アクティブ・マトリックス・アドレッシング」を通じて個々に接触される複数のＡＬＥＤ／Ｌｉｘｅｌデバイスの製作。下記のフロウは最も重要なプロセス・モジュールだけを示している。
【００４２】
プロセス・モジュールの順序（図１２Ａ−１２Ｈ）
「隔離モジュール」（図１２Ａ）
「ポリ・ゲート・モジュール」および「ＮＭＯＳ  Ｓ／Ｄ  インプラント・モジュール」（図１２Ｂ）
「プリ・エピタキシー・モジュール」（図１２Ｃ）
Ａ．エピタキシー用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．エピタキシャル膜を成長させるべき開口を規定するフォトリソグラフィー；
Ｃ．エピタキシャル・レイヤーが成長させられる活性エリア上の開口を開けるためのエッチ；
Ｄ．フォトレジスト除去および洗浄；
「エピタキシー・モジュール」（図１２Ｄ）
Ａ．プリ・エピタキシー洗浄；
Ｂ．最適化されたドーピングおよびヘテロ接合のプロファイルを持ったレイヤーのエピタキシャル成長。エピタキシャル成長は部分的または全面的であってよい。図は全面的成長を示す；
Ｃ．エピタキシャル膜が取り除かれるべき箇所を規定するフォトリソグラフィー；
Ｄ．下方のＳｉ3Ｎ4膜上まで、エピタキシャル・レイヤーを除去するエッチ、
Ｅ．フォトレジスト除去および洗浄；
「シリサイド・モジュール」（図１２Ｅ）
在来の方法／レシピでのシリサイドの形成；
Ａ．シリサイド形成用のハードマスクとして用いるＳｉ3Ｎ4の載置；
Ｂ．シリサイドが形成されるべき箇所を規定するフォトリソグラフィー；
Ｃ．シリサイドが形成される活性エリアの上の開口を空けるためのエッチ；
Ｄ．フォトレジスト除去および洗浄；
Ｅ．金属膜の（例えばスパッタリングによる）載置；
Ｆ．シリサイドを形成するためのアニーリング；
Ｇ．不反応の金属の除去（例えば、部分的ウエットエッチ）；
「金属化モジュール」（図１２Ｆ）
使用されるべき金属化技術は標準ＣＭＯＳ技術に用いられるものと同一であってよい。
【００４３】
エピタキシャル・レイヤーの厚さは、もしそれが所定のＣＭＯＳ技術のポリシリコン・ゲートの典型的な厚さを越えているならば、接点および金属−１ラインを形成する前にプラナリゼーションの幾らかの微細チューニングを必要とすることがある。
選択的な「裏面プロセッシング・モジュール」（図１２Ｇ）
基板の表面に全てのプロセッシングがされた後に、基板の裏面を取り除くという選択肢がある。埋められた酸化物は裏面を取り除くどのような方法に対してでもマーキング・レイヤーを提供する。そのときの完全に加工されたＳＯＩ（またはＧＯＩ）レイヤーは下記のいずれかとなる。：
（１）透光または不透光となることができ、そして絶縁体または導電体となることができる新たな基板に直接接着される。；
（２）埋められた酸化物の新たに露出した表面に加工を受けて、それから新たな基板に接着される。；
埋められた酸化物の新たに露出した表面に対する加工は下記のために用いることができる；
（Ａ）ウエハーの表面に作られた構造物の電気的接続、
（Ｂ）追加の電気的、および／または電子的、および／または光学的、光電子デバイスの製作。そのようなデバイスの例としてはアンテナ、垂直および／または水平の光学的（ハーフ）キャビティ、「ライト・ファネル」などの表面プラズモンーポラリトン（ＳＰＰ）構造物（ＷＯ  ２００４／０２７８７９）などがある。「エピタキシー・モジュール」の直後で、且つ「シリサイド・モジュール」の前に、裏面への光学的ハーフ−キャビティを製作することで、表面へのハーフ−キャビティの製作を補えることは、注目されるべきである。
【００４４】
２．基板およびエピタキシャル・レイヤーの種類
本発明の製造方法は、様々な基板材料（例えばバルクシリコンまたはゲルマニウム、厚膜ＳＯＩまたはＧＯＩ、薄膜ＳＯＩまたはＧＯＩ）および様々な方位（＜１００＞、＜１１１＞、等）で実現できる。異なる材料および方位で成長できるエピタキシャル膜に関しては違いがあり、光電子特性、したがって性能と機能性に影響が出ることは当然である。
【００４５】
シリコン基板のパターン化された領域が、S.Tanaka、G.C.Umbach、J.M.Blakely、R.M.Tromp、M.Mankos、「Ｓｉ（００１）上の大きな工程のない領域のアレイの製造（Fabrication of arrays of large step-free regions on Si(001)）」、応用物理学レター（Appl.Phys.Lett）、第６９巻、第９号、１２３５ページ、１９９６年8月２６日、およびD.Lee、J.Blakely、「Ｓｉ（００１）およびＳｉ（１１１）上の大きな工程のない領域の形成および安定性（Formation and stability of large step-free areas on Si(001) and Si(111)）」、表面科学（Surf.Sci.）、第４４５巻、３２ページ、２０００年により実証されるように、単分子層の平坦さを達成するために処理でき、高品質の擬似格子整合のランダム合金および短周期超格子のエピタキシャル成長のための理想的な表面であることが立証されている。単原子層の平坦な活性エリアを製造するために必要とされる処理は、同時係属出願のレイアウトだけではなく、国際公開第２００２／３３７５５号パンフレットおよび国際公開第２００４／０２７８７９号パンフレットのプロセスフローと適合しており、その結果、本開示の素子の光活性層はこのような表面で製造できる。
【００４６】
基板の材料と方位に関係なく、ＡＬＥＤは活性層、つまり第１の電極、「加速」領域、選択的な「エネルギーフィルタリング領域」、および第２の電極でもある「インパクトイオン化」領域つまり「アバランシェ」領域からの特定の機能性を必要とする。例えば、ｐ−基板上のｎ−ウエルに作られる素子の場合、下部電極はｎ−型であり、上部電極はｐ−型である。「加速」領域と「エネルギーフィルタリング」領域はノンドープとすることができる。
【００４７】
これらの要件から、バルク基板または厚膜ＳＯＩ基板上に作られるデバイスについては、キャリアは基板内で加速できるが、薄膜ＳＯＩまたはＧＯＩ上に作られるデバイスはエピタキシャル積層の一部として「加速」を有さなければならないことがすぐに推論できる。バルクまたは厚膜ＳＯＩ基板では、「加速」領域はエピタキシャル成長させることもでき、それは、単一の均質材料内に作られる「加速」領域に対して多くの潜在的な優位点を備えており、注意深く設計されたヘテロ接合プロファイルによるバンドギャップ設計を可能にする。
【００４８】
電子および／またはホールのための「エネルギーフィルタリング」領域は、J.Martorell、D.W.L.SprungおよびG.V.Morozov、「電気的にバイアスをかけられる有限超格子のための電子バンドパスフィルターの設計（Design of electron band pass filters for electrically biased finite superlattices）」、物理学レビュー（Phys.Rev.）、Ｂ６９、１１５３０９、２００４年によって示されるように、超格子で作ることができる。「アバランシェ」領域（上部電極）の形成の直前にこのような層をエピタキシャル積層の中に構築する目的は、キャリアの「アバランシェ」層の中への流れを、特定の範囲内にエネルギーを持つものだけに制限するためである。そのエネルギー範囲は「アバランシェ」領域の内部で発光性遷移を発生させる確率が最も高いものとなるように選ばれる。結果として、理想的な範囲から外れたエネルギーを持ったキャリアの流れは抑制され、それにより総電流を著しく減少させ、それにより総電力消費を減少させ、したがって全体的な効率、電力効率を大幅に上昇させることができる。
【００４９】
理想的には、「エネルギーフィルタリング」領域は、それを横切ることができるあらゆるキャリアが、光子を発射させることになるインパクトイオン化という結果を引き起こすように機能する。このようなシナリオでは、間接的なバンドギャップ材料からのアバランシェ発光の効率は直接バンドギャップ材料におけるホットキャリアの再結合による発光の効率に近づくであろう。
【００５０】
薄膜ＳＯＩ基板またはＧＯＩ基板は、基板（例えば、シリコンまたはゲルマニウム）のバンドギャップより大きなエネルギーを持つ光子の背面からの放射のためのＡＬＥＤの設計を可能にする。埋め込まれた酸化物層はシリコンまたはゲルマニウムの機構的な基板を除去するための完全なマーキング・レイヤーであるため、埋め込まれた酸化物の裏面に対する直接的な処理、および以後の透明基板への接着を可能にする。背面処理により可能になる多くの可能性の１つが光キャビティの製造である。これは特に垂直なキャビティの発光デバイスに有効である。
【００５１】
従来の共振光キャビティは、通常、発光層の前面に半分のキャビティ、および背面にもう半分のキャビティを製造することを必要とするであろう。従来のＣＭＯＳレイアウトおよび／または処理と両立しない貴金属のパターン化された薄膜の製造を必要とする表面プラズモンポラリトン（ＳＰＰ）を利用する新しい概念は、すでに国際公開第２００４／０２７８７９号パンフレットに開示されているように、表面でのすべてのＣＭＯＳと適合する処理を仕上げた後に、これらの基板の裏面で容易に実現できる。
【００５２】
図１Ａは、モノリシック集積化のための構成を提示し、ｐ−型エピタキシャル・レイヤーがインパクトイオン化による発光が起こる領域であり、「加速」領域がｎ−型であってバルク内にあり、１個の光素子の下部電極に接続する１個のＮ−ＭＯＳＦＥＴを示している。下部電極に対する接触は、ｎ−ウエル・インプラントによって活性エリアの外部で行われる。
【００５３】
図１Ｂは、図１Ａの構成とは異なる構成を示し、「加速」領域は高度にｎ−型にドーピングされた表面にエピタキシャルに積層される。「加速」領域はドーピングしないか、あるいは低い程度にドーピングされ得る。
【００５４】
図１Ｃは、図１Ｂの構成とは異なる構成を示し、「加速」領域は高度にｎ−型にドーピングされた表面にエピタキシャルに積層され、選択的な「エネルギーフィルタリング」領域が、「加速」とインパクトイオン化により発光が起こる領域の間に設置されている。「加速」領域および「フィルタリング」領域は、ドーピングしないか、あるいは低い程度にドーピングされ得る。
【００５５】
図２Ａは、バルク基板上に作られるＣＭＯＳとモノリシックに集積化されてよい、または集積化されなくてよい構成を提示し、１個の光素子および上部電極と下部電極への接点を示し、ｎ−型エピタキシャル・レイヤーは、インパクトイオン化による発光が起こる領域であるが、「加速」領域はｐ−型であり、バルク内にある。下部電極への接触は、ｐ−ウエル・インプラントにより活性エリアの外部で行われる。
【００５６】
図２Ｂは、図２Ａの構成と異なる構成を示し、「加速」領域は高度にｎ−型にドーピングされた表面にエピタキシャルに積層される。「加速」領域はドーピングしないか、あるいは低い程度にドーピングできる。
【００５７】
図２Ｃは、図２Ｂの構成とは異なる構成を示し、「加速」領域は高度にｎ−型にドーピングされた表面にエピタキシャルに積層され、選択的な「エネルギーフィルタリング」領域が、「加速」と、インパクトイオン化による発光が起こる領域の間に設置されている。「加速」領域と「フィルタリング」領域は、ドーピングしないか、または低い程度にドーピングされ得る。
【００５８】
図３Ａは、超薄膜ＳＯＩ基板またはＧＯＩ基板上でのモノリシック集積化のための構成を提示し、「フィルター」領域のない前面からの発光のための、１個の光素子の下部電極に接続する１個のＮ−ＭＯＳＦＥＴを示す。ドーピングしないことも可能な「加速器」領域を、ｎ−型活性エリアに直接的に積層することができ、続けてインパクトイオン化による発光のためにｐ−型膜が積層される。
【００５９】
図３Ｂは、超薄膜ＳＯＩ基板またはＧＯＩ基板上のモノリシック集積化のための構成を提示し、「フィルター」領域のある前面からの発光のために、１個の光素子の下部電極に接続する１個のＮ−ＭＯＳＦＥＴを示している。ドーピングしないことも可能な「加速器」領域は、ｎ−型活性エリアに直接的に積層でき、「フィルター」層、およびインパクトイオン化による発光のためのｐ−型膜の積層が後に続く。
【００６０】
図３Ｃは、超薄膜ＳＯＩ基板またはＧＯＩ基板上のモノリシック集積化のための構成を提示し、「フィルター」領域のない背面からの発光のための、１個の光素子の下部電極に接続する１個のＮ−ＭＯＳＦＥＴを示している。ドーピングしないことも可能な「加速器」領域は、ｎ−型活性エリアに直接的に積層でき、インパクトイオン化による発光のためのｐ−型膜の積層が後に続く。
【００６１】
図３Ｄは、超薄膜ＳＯＩ基板またはＧＯＩ基板上のモノリシック集積化のための構成を提示し、「フィルター」領域のある背面からの発光のための、１個の光素子の下部電極に接続する１個のＮ−ＭＯＳＦＥＴを示している。ドーピングしないことも可能な「加速器」領域は、ｎ−型活性エリアに直接的に積層でき、「フィルター」層およびインパクトイオン化による発光のためのｐ−型膜の積層が後に続く。
【００６２】
図４Ａは、超薄膜ＳＯＩ基板またはＧＯＩ基板上に作られる、ＣＭＯＳとモノリシックに集積化されてよい、あるいはされなくてよい構成を提示し、１個の光素子と、「フィルター」領域のない前面からの発光のための上部電極と下部電極への接点を示している。ドーピングしないことも可能な「加速器」領域は、ｎ−型活性エリアに直接的に積層でき、インパクトイオン化による発光のためのｐ−型膜の積層が後に続く。
【００６３】
図４Ｂは、超薄膜ＳＯＩ基板またはＧＯＩ基板の上に作られる、ＣＭＯＳとモノリシックに集積化されてよい、またはされなくてよい構成を提示し、「フィルター」領域のある前面からの発光のための１個の光素子と、上部電極と下部電極への接点を示している。ドーピングしないことも可能な「加速器」領域は、ｎ−型活性エリアに直接的に積層でき、「フィルター」層と、インパクトイオン化による発光のためのｐ−型膜の積層が後に続く。
【００６４】
図４Ｃは、超薄膜ＳＯＩ基板またはＧＯＩ基板の上に作られる、ＣＭＯＳとモノリシックに集積化されてよい、またはされなくてよい構成を提示し、「フィルター」領域のない背面からの発光のための１個の光素子と上部電極と下部電極に対する接点を示している。ドーピングしないことも可能な「加速器」領域は、ｎ−型活性エリアに直接的に積層でき、インパクトイオン化による発光のためのｐ−型膜の積層が後に続く。
【００６５】
図４Ｄは、超薄膜ＳＯＩ基板またはＧＯＩ基板の上に作られる、ＣＭＯＳとモノリシックに集積化されてよい、またはされなくてよい構成を提示し、「フィルター」領域のある背面からの発光のための１個の光素子と、上部電極と下部電極への接点を示している。ドーピングしないことも可能な「加速器」領域は、ｎ−型活性エリアの上に直接的に積層でき、「フィルター」層と、インパクトイオン化による発光のためのｐ−型膜の積層が後に続く。
【００６６】
３．素子「活性層」
前項にすでに説明したように、複数のグループの「活性層」がある。下部電極、「加速」領域、任意の「エネルギーフィルタリング」領域、およびインパクトイオン化による発光が起こり、同時に上部電極であることがある領域である「アバランシェ」領域、である。
【００６７】
ホットキャリアが隣接する「アバランシェ」領域でインパクトイオン化を引き起こすために必要なエネルギーを獲得するのは「加速」領域内である。「加速」領域の中の電界からエネルギーを獲得できるかどうかは、その領域における電子および／またはホールの移動度による。つまり、移動度が高いほど、インパクトイオン化を引き起こすために所望されるエネルギーレベルを獲得するキャリアの数が多くなる。したがって、「加速」領域がドーピングされていない、あるいは低い程度にドーピングされる単結晶領域であることがきわめて有利である。加速領域はバルクウエハーの基板または厚膜ＳＯＩ基板の一部であるように設計することができる。あるいは任意のタイプの基板、つまりバルク、圧膜ＳＯＩ、あるいは薄膜ＳＯＩまたはＧＯＩにエピタキシャルに成長できる。エピタキシャルに成長した「加速」領域の場合、性能および／または機能性を高めるために、精巧なヘテロ接合およびまたはドーピングプロファイルを有することも可能である。
【００６８】
選択的な「エネルギーフィルタリング」領域は、超格子で実現されている場合、単分子層レベルでのヘテロ接合設計による単結晶エピタキシャル膜を必要とする。したがって、この選択的なデバイス層のセットは、基板のタイプには関係なくエピタキシャルに成長されなければならない。
【００６９】
好ましい実施形態では、「アバランシェ」領域は、精巧なヘテロ接合およびドーピングプロファイルを備えた単結晶膜でもある。しかしながら、それは、以下に記載する材料のいずれかであり、シリコン基板またはゲルマニウム基板上に形成できる、多結晶、ナノ結晶、非晶質または多孔性等の非擬似格子整合膜（合金および／または超格子）であってもよい。
【００７０】
本開示の以下の副項は、発光層として使用できる様々な種類の材料／層についてさらに詳細な情報を示す。
【００７１】
３．１．Ｓｉ基板上のIV族元素（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ）だけを使用するエピタキシャル・レイヤー
前述の理由から、現状のＣＭＯＳ技術とのモノリシックな集積のための模範的な実施は、シリコン基板に歪まされた、例えば（１００）、（１１１）、または（３１１）のような、さらに関連性のあるいずれかの結晶方位のＳl-xＧｅx、および／またはＳｉ1-y−Ｃy、および／またはＳｉ1-x-yＧｅxＣy、および／またはＧｅ1-x−Ｃxのランダム合金および／または擬似格子整合の超格子を用いると簡単である。
【００７２】
シリコン基板に歪まされた、Ｓｉl-xＧｅx、および／またはＳｉ1-y−Ｃy、および／またはＳｉ1-x-yＧｅxＣy、および／またはＧｅ1-z−Ｃzのランダム合金および／または擬似格子整合の超格子の集積、およびアバランシェ発生による発光がそれらの膜／材料の内部で起こるデバイス設計の中へのそれらの組み込みが、純粋なシリコンデバイスに対するわずかな改良よりはるかに大きい、性能と機能性の向上を可能にする。好ましい波長範囲の選択による機能性に加えて、発光性遷移の効率の向上等の性能の質的な飛躍の理由も、シリコンとゲルマニウムのバンド構造の間の質的な差異、およびランダム合金および超格子へのそれらの組み合わせに関連している。
【００７３】
シリコンでは、間接的なバンドギャップ（１．１ｅＶ）と最小の直接バンドギャップ（３．２ｅＶ）の間のエネルギーの差は２．１ｅＶであるが、ゲルマニウムでは、間接的なバンドギャップ（０．６６ｅＶ）と最小の直接バンドギャップ（０．８ｅＶ）の間の差は０．１４ｅＶに過ぎない。ゲルマニウムの場合、１．５５μｍ波長（０．８ｅＶ）の光子を放出することによる極めて効率的な発光性の直接遷移を可能にする、（＜１１１＞の方位に沿った）Ｌ谷のサーマル・エレクトロンのΓ谷の中への移動を可能にするために、それらへの僅かに０．１４ｅＶの運動エネルギーの追加を必要とする。したがって、アバランシェ発生による発光が起こり、シリコンよりむしろゲルマニウムで作られている領域は依然として間接的なバンドギャップを有するが、光電子的なバンド間遷移にとってのその結果は、単にシリコンの間接バンドギャップの物理像を得ることより入り組んでおり、それを１．１ｅＶから０．６６ｅＶに減少させる。
【００７４】
現在の技術とともに使用されるＳｉＧｅおよび／またはＳｉＧｅＣランダム合金の組成については、バンドギャップ構造は、間接バンドギャップと最小直接バンドギャップの間の大きな差を含むシリコンのバンドギャップ構造に非常に似ている。しかしながら、M.J.ShawおよびM.Jaros：「ひずみ層ＧｅＳｉ：Ｑｕｏ  Ｖａｄｉｓの基本的な物理的性質（Fundamental Physics of Strained layer GeSi: Quo Vadis）」、つまり「ゲルマニウムシリコン：物理的性質と材料（Germanium Silicon: Physics and Materials）」、第５６巻、アカデミック出版（Academic Press）１９９９年の第４章によって説明されるように、それは、「ゾーン・フォールディング」が超格子の成長軸に沿ってバンド構造を劇的に変更するＳｉＧｅ／Ｓｉ超格子には当てはまらない。ひずみの影響、および超格子の周期のバンド構造に対する影響は、理論的にかつ実験的に光検出と発光を目的として研究されてきた。
【００７５】
最も期待できる超格子のいくつかは、緩和Ｓｉ0.5Ｇｅ0.5ランダム合金の仮想基板に歪まされるＳｉ5−Ｇｅ5であるように思われる。この特定の超格子は仮想基板を必要とするために、ＣＭＯＳとのモノリシック集積化には適していない。類似する直接バンドギャップ構造を生じさせてよい他の超格子設計は、シリコン基板上に直接的に形成できる。１つのこのような超格子は、Ｓｉ1-yＣyランダム合金の５つの単分子層から構成され、その大部分が炭素であり、純粋なＧｅまたはＧｅl-zＣzランダム合金の５つの単分子層と交互になる。Ｇｅl-zＣz層の中の炭素の量は、到達すべき目標に応じて変えてもよい。この超格子に必要と予想されるものより大幅に高い炭素含有量の場合、およびはるかに厚さが厚い場合のために、シリコンに歪まされるＧｅl-zＣz合金が、M.Todd、J.Kouvetakis、D.J.Smith「化学蒸着を使用するヘテロエピタキシャルダイヤモンド構造のＧｅ1-xＣx（ｘ＝１．５〜５．０％）の合成および特徴付け（Synthesis and characterization of heteroepitaxial diamond-structured Ge1-x Cx（x=1.5-5.0%）alloys using chemical vapor deposition）」応用物理学レター（Appl.Phys.Lett.）第６８巻、第１７号、１９９６年４月２２日、２４０７〜２４０９ページによって示された。
【００７６】
シリコン格子に歪まされるゲルマニウムのバンド構造に対する炭素の影響は、十分に特徴付けられていない。以下では、少量の炭素を純粋なゲルマニウム膜に添加しても質的な変化は生じず、ゲルマニウム膜のバンド構造の劇的な量的変化も生じないと仮定している。また、非常に少量の炭素が、何らかの技術的関連がある結晶方位のシリコン基板に歪まされた、ほぼ純粋なゲルマニウム層の臨界厚さを厚くすることができると仮定されている。
【００７７】
推定により、Ｓｉ（１００）上の純粋なＧｅの臨界厚さが１．２ｎｍであることが示されている。少量の炭素をＧｅ層に組み込むと、その臨界厚さは拡大し、Ｇｅ（実際にはＧｅ1-zＣz）の単分子層をさらに多く備えた超格子の製造が可能になる。（Ｓｉ1-yＣy）5−（Ｇｅ1-zＣz）5超格子の両方の構成要素の炭素含有量に応じて、積層物全体がひずみ補償されることが考えられる。（Ｓｉ1-yＣy）5層内の圧縮ひずみを（Ｇｅ1-z−Ｃz）5層の中の引っ張りひずみよりなおさらに大きくすることもできる。
【００７８】
擬似直接バンドギャップミニバンドを有するために、シリコンに富んだ層の伝導帯の中に分裂を有することが望ましい−例えば、「ゲルマニウムシリコン：物理的性質学と材料（Germanium Silicon: Physics and Materials）」、第５６巻、アカデミック出版１９９９年の２３１ページ、F.Cerdeira、「光学特性（Optical Properties）」、第５章を参照すること。Ｓｉ引っ張りひずみ層は、「ゲルマニウムシリコン：物理的性質と材料（Germanium Silicon: Physics and Materials）」、第５６巻、アカデミック出版１９９９年のK.Eberl、K.Brunner、O.G.Schmidt、「Ｓｉ1-yＣyおよびＳｉ1-x-yＧｅxＣy合金層（Si1-yCy and Si1-x-yGexCy Alloy Layers）」第８章、によって実証されるように、緩和ＳｉＧｅバッファ層（仮想基板）上でシリコンを成長させることによって、あるいは層、つまりＳｉ基板に歪まされるＳｉ1-yＣyの中に炭素を含めることによって達成できる。同本の図２（３８９ページ）と図１３（４０３ページ）を参照すること。図１６（４０６ページ）と図１７（４０７ページ）は、Ｓｉに歪まされたＳｉ1-yＣyのバンド端とバンドギャップを示している。
【００７９】
緩和Ｓｉ0.5Ｇｅ0.5ランダム合金の仮想基板に歪まされるＳｉ5−Ｇｅ5超格子では、その分裂は引っ張りひずみによって引き起こされ、４つの面内Δ谷（Δ||）を（バルク基板に対して）引き上げ、超格子の成長の方向に沿った２つのΔ谷（Δ⊥）はそのままとする。シリコン格子に歪まされる（Ｓｉ1-yＣy）5−（Ｇｅ1-zＣz）5超格子では、シリコンに富んだ層の伝導帯内の分裂は、その膜内に炭素が存在することによって引き起こされる圧縮ひずみにより生じる。圧縮ひずみにより、超格子の成長の方向に沿った該２つのΔ谷（Δ⊥）が、バルク基板、および該面内の４つのΔ谷（Δ||）に対して引き下げられる。
【００８０】
（Ｓｉ1-yＣy）5−（Ｇｅ1-zＣz）5超格子は、緩和Ｓｉ0.5Ｇｅ0.5ランダム合金に歪まされるＳｉ5−Ｇｅ5の「振動子強度」に類似した非常に大きな振動子強度を有する可能性がある。（Ｓｉ1-yＣy）5−（Ｇｅ1-zＣz）5超格子は、ひずみ補償される必要はないが、補償された場合には、その総厚さはひずみによって制限されないであろう。
【００８１】
理論上は、超格子の価電子帯のトップがバルクＧｅのΓ点の準位で始まると予測される。したがって、純粋なＧｅをＧｅ1-zＣzで置換すると、Ｇｅ層のひずみの削減によるＳｉバルクに関する価電子帯内のさらに小さなオフセットのため、超格子のバンドギャップは増加するはずである。したがって、シリコン基板に歪まされる（Ｇｅ1-zＣz）m−（Ｓｉ1-yＣy）n超格子（例えば、ｍ＝ｎ＝５を用いて）は、高い振動子強度で擬似直接バンドギャップを生じさせると予想するに足る理由がある。Ｓｉに富んだ層の中の炭素の量は超格子の伝導帯端を制御し、Ｇｅに富んだ層の中の炭素の量は超格子の価電子帯端を制御する。したがって、超格子の両方の層の中の炭素の含有量の調整を通して、超格子層のバンドギャップ設計ができる。
【００８２】
超格子の伝導帯端が、横方向より成長の方向で低くなるという事実は、電子移送に深刻な結果を招く可能性がある。つまり、伝導帯端（電位エネルギー）は、基板に平行な方向に対してより、基板に垂直な方向に対して低くなる。この異方性は、インパクトイオン化のような散乱結果において、特に発生した電子−ホールペアの速度の角度分布に対して、非常に重要な結果を招く可能性がある。
【００８３】
これらの材料のいずれかにおいての直接バンドギャップを渡る再結合の確率は、これらの層の中の高濃度ｎ−型ドーピングによってさらに高めることができる。フェルミ準位を伝導帯の直接バンドギャップ端に向かって押すために、伝導帯における最低準位は、高濃度ドーピングからの電子によって占有されていることが１つの理由である。これは、特に、擬似直接バンドギャップが最低の間接バンドギャップよりわずかに大きいに過ぎない、ゲルマニウムおよびＳｉ、Ｇｅ、Ｃを含む超格子等の前記直接バンドギャップが最低の間接バンドギャップよりあまり大きくない、間接バンドギャップ膜／材料に関連している。
【００８４】
原位置の考えられる最高ドーピングレベルは、通常行われるような唯一の不純物ではなく、複数の種類の不純物を組み込むことによって達成される可能性がある。例えば、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ膜プロセスのエピタキシャルは、３つの一般的に使用されているｎ−型ドーパントＰ、Ａｓ、Ｓｂを運ぶガスを有するであろう。非常に高濃度のドーピングとは、結晶格子内にかなりのパーセンテージの外来原子があることを意味する。ゲルマニウム原子濃度は４．４２×１０22ｃｍ-3である。例えば、５×１０20ｃｍ-3のドーピング濃度は、格子の中の１％を超える原子を表す。多くのＳｉＧｅＣ膜の中で、炭素濃度が１％を下回りながら、依然としてそれらの膜の中では炭素からの重要な化学的な影響と、ひずみの影響があることに注意すべきである。高濃度ドーピングの別の結果は、「バンドギャップ狭窄」（ＢＧＮ）である。この影響は、例えば太陽電池等の特定の素子にとっては不利であるが、本発明の素子にとっては有利となる場合がある。
【００８５】
従来のホモ接合またはヘテロ接合のバンド間遷移発光ダイオードでは、発光性再結合が、それぞれホールと電子のインジェクタとしての機能を果たすｐ−型領域とｎ−型領域を分離する領域内で発生する。ホモ接合素子では、この領域は単に空乏領域である。ヘテロ接合素子では、この領域はさらに、狭いバンドギャップおよびｐ−型ドーピング領域とｎ−型ドーピング領域に関してタイプIIアライメントを有するように選ばれ、それにより電子とホールを閉じ込める。
【００８６】
本発明では、いくつかの実施形態はこの従来の素子構造とは異なっており、発光性再結合が起こることになる領域は高濃度ｎ−型ドーピング領域である。
【００８７】
図５、図６、図７および図８は、素子層のプロファイルを示しており、ドーピングとヘテロ接合のプロファイルは、インパクトイオン化による発光がきわめてｎ−型にドーピングされた領域で起こるようになっている。
【００８８】
図５は、ｐ−型シリコン下部電極、ドーピングされていないシリコン「加速器」領域、およびｎ−型ドーピングもされている薄いシリコン層によりキャッピングされ、ｎ−型にドーピングされたＧｅ層を備えた素子の質的バンド図を示している。
【００８９】
図６は、ｐ−型シリコン下部電極、ドーピングされていないシリコン「加速器」領域、およびｎ−型ドーピングもされている薄いシリコン層によってキャッピングされ、ｎ−型にドーピングされた（ＳｉＣ）−（ＧｅＣ）超格子層を備えた素子の質的バンド図である。
【００９０】
図７は、ｐ−型シリコン下部電極、ドーピングされていないＳｉＧｅまたはＳｉＧｅＣ「加速器」領域、およびｎ−型ドーピングもされている薄いシリコン層でキャッピングされ、ｎ−型にドーピングされたＧｅ層を備えた素子の質的バンド図を示す。ｎ−型ドーピングされた発光層のある「加速器」領域の界面には、伝導帯域オフセットがある。このオフセットは、障壁を超える（基板に垂直な方向に沿って）運動エネルギーを持つキャリアだけが、ｎ−型ドーピング層に達するという意味で、エネルギーフィルターとして使用できる。障壁は、キャリアが拡散せずにそれを渡るほど十分に薄くなくてはならないが、トンネル化を防ぐのに十分な厚さでなくてはならない。この障壁はサーマル・キャリアがｎ−型ドーピング層に到達するのを防ぐはずで、これにより、ｎ−型ドーピング層上でインパクトイオン化を生じさせない電流の大部分を抑制する。
【００９１】
図５、図６、図７の素子では、自由ホールが高濃度ｎ−型ドーピング領域の中に注入され、ｎ−型領域の内部でのインパクトイオン化により電子−ホールペアが発生する。これには、キャリアが電界からエネルギーを獲得する「加速」領域の存在を必要とする。
【００９２】
シリコンとゲルマニウムにおいては、電子の移動度はホールの移動度よりも大幅に高いため、インパクトイオン化が、ホットホールによってよりむしろホットエレクトロンによって引き起こされる素子を設計することが有利である。したがって、素子はホットエレクトロンのアバランシェによる発光のために設計されなければならない。しかしながら、超格子の加速領域では、これは当てはまらない可能性があり、ホットホールによるインパクトイオン化から発光させる方がより有利であることもある。
【００９３】
図８は、逆方向アバランシェバイアスよりむしろ順方向バイアスを受けた素子の質的バンド図を示している。この素子は、ｎ−型ドーピング発光部と、このケースでは実際は「加速器」ではない中間層との界面に備えた伝導帯障壁を示しており、それは、ｎ−型層に電子を注入することを除き、基板に向かって電子が移動するのを妨げることが可能である。図８の素子は、その層での再結合がサーマル・エレクトロンとサーマル・ホールの間であるため、直接バンドギャップｎ−型層を有さなければならない。
【００９４】
３．２．Ｓｉ基板上で純粋なＧｅおよび／またはＧｅ1-zＣzランダム合金を使用する実施形態
非常に高濃度のｎ−型ドーピングでは、フェルミ準位は最も低い伝導帯端のかなり上に配置されてよく、それは、ゲルマニウムの伝導帯のＬ谷の低い方のエネルギー準位を完全に占有させる。フェルミ準位がゲルマニウムの伝導帯の内部で深いほど、電子をΓ谷の底部に配置させるために必要なエネルギーは小さくなる。十分に高いｎ−型ドーピングでは、Γ谷の底部より上にフェルミ準位を配置することは可能であろう。その状況では、自由ホールがサーマルエレクトロンと再結合できるのであれば、バンドギャップを渡る直接的な光電子的遷移がそれらのサーマル・エレクトロンでも可能になる。
【００９５】
３．３．Ｓｉ基板上で（Ｓｉ1-yＣy）m−（Ｇｅ1-zＣz）n超格子を使用する実施形態
高濃度ｎ−型ドーピングは、それが純粋なＧｅ膜用であるのと同様に（Ｓｉ1-yＣy）5−（Ｇｅ1-zＣz）5超格子のミニバンドで利用することもできる。最も低いバンド間遷移が間接的である場合、直接的な遷移が（エネルギーにおいて）非常に短い距離の範囲内になくても、その差異は高度ｎ−型ドーピングで部分的にまたは完全に橋渡しされることができる。つまりフェルミ準位は伝導ミニバンドのΓ谷の非常に近くに、あるいはΓ谷の上にも配置することができるため、Γ谷にサーマル・エレクトロンを配置できる。発光性再結合は価電子帯のトップと伝導帯の内部のフェルミ準位の間の差異に対応するエネルギーを持った光子の放出をさせる。このような高い不純物の濃度は、ミニバンドのギャップを渡る直接的な遷移の振動子強度を高めるために有利となり得るバンド・ミキシングおよびチャージ・キャリアの散乱の増加の結果として生じ得る。
【００９６】
３．４．Ｓｉ基板上でのＳｉ2Ｓｎ2Ｃおよび／またはＧｅ3ＳｎＣを使用する実施形態
前述のように、これらのランダム合金は直接バンドギャップを有するため、活性領域の高濃度ｎ−型ドーピングを必要とせず、Γ谷に電子をもたらし、効率的な発光性再結合を可能にするためのアバランシェも必要としない。P.Zhang、V.H.Crespi、E.Chang、S.G.Louie、M.L.Cohen、「ＣＶＤ先駆物質からのIV族準安定合金の理論（Theory of metastable group-IV alloys from CVD precursors）」、物理学レビュー（Phys.Rev.）Ｂ、第６４巻、２３５２０１ページ、２００１年に示されているようなこれらの材料についての情報は、それらがＡＰＤとＡＬＥＤを含む発光および光検出のための素子の中にそれらを組み込むことができ、本発明に開示されているようなサブ１００ｎｍオーダーのＣＭＯＳとモノリシックに集積化できるという期待につながる。シリコンと比較してそれらのバンドギャップは直接的で小さく（Ｓｉ2Ｓｎ2Ｃの場合、０．６２５ｅＶ、およびＧｅ3ＳｎＣの場合０．３１２ｅＶ）、したがって中波長域（Mid-Wavelength）赤外線（MWIR）における検出に新しい可能性を開く。これらの２つの材料を超格子に結合し、０．３１２ｅＶと０．６２５ｅＶの間で連続的にバンドギャップを変えることも可能である。さらに、Ｓｉ2Ｓｎ2Ｃ（および／またはＧｅ3ＳｎＣ）とＳｉ、ＳｉＧｅ、ＳｉＧｅＣ等の超格子を作ることも可能である。当面、このような材料のバンド構造は公知ではない。
【００９７】
３．５．アモルファスＳｉ、Ｇｅ、ＳｉＧｅ光発光層を使用する実施形態
本手法は、移動度が重要であり加速領域であるための結晶シリコンと、高い移動度を持つ必要がないアバランシェ層との考えられる最高の状況を結合しようと試みる。実際にそれは、インパクトイオン化の高い確率、つまり、非単結晶材料を象徴し、高濃度ドーピングにより補助される散乱を有するのに有用である。
【００９８】
前述のように、インパクトイオン化を通した発光が起こる層は単結晶ではなく、むしろ例えば、ａ−Ｓｉ、またはａ−Ｇｅ、またはａ−ＳｉＧｅのような２０ｎｍ未満の薄膜である可能性がある。アモルファス層は、散乱およびインパクトイオン化の確率を最大限にするために高濃度でドーピングされる必要がある。下にある結晶ＣＭＯＳ層で加速されるキャリアは、これらの高濃度でドーピングされるアモルファス層に入った時点でインパクトイオン化を受ける。
【００９９】
アモルファス層はその厚さが歪みによって制限されないため、および同じ材料の単結晶形式に関して、例えば、ａ−Ｓｉがｃ−Ｓｉよりわずかに大きい直接バンドギャップを有するように、調整されたバンド構造を有するために、アモルファス層は興味深い。
【０１００】
３．６．シリコン基板上の非IV族元素を使用する素子
前述のように、シリコンの上にエピタキシャルに成長され、H.Metzner、J.Cieslak、J.Eberhardt、Th.Hahn、M.Mueller、U.Kaiser、A.Chuvilin、U.Reisloehner、およびW.Witthuhn、R.GoldhahnおよびF.Hudert、J.Krausslich、「Ｓ（１１１）上のエピタキシャルＣｕＩｎ1-xＧａxＳ2：ｘ≒０．５の場合の完璧に格子整合されたシステム（Epitaxial CuIn1-xGaxS2 on S(111): A perfectly lattice-matched system for x≒0.5）」応用物理学レター（Appl.Phys.Lett.）第８３巻、第８号、２００３年８月、１５６３〜１５６５ページ、およびJohn Tolle、R.Roucka、P.A.Crozier、A.V.G.Chizmesha、I.S.T.Tsong、およびJ.Kouvetakis、「酸化物結晶界面を介したＳｉ（１１１）でのＳｉＣＡＩＮの成長（Growth of SiCAIN on Si(111) via a crystalline oxide interface）」応用物理学レター（Appl.Phys.Lett.）第８１巻、第１２号、２００２年９月１６日、２１８１〜２１８３ページによって実証されるようなIV族の成分、つまり１．５ｅＶ（ｘ＝０）から２．５ｅＶ（ｘ＝１）にＧａ含有量とともに線形に変化するＣｕＩｎ1-xＧａxＳ2から作られていないいくつかの直接バンドギャップ材料がある。
【０１０１】
ＧａＳｅは、Reiner Rudolph、Christian Pettenkofer、Aaron A.Bostwick、Jonathan A.Adams、Fumio Ohuchi、Marjorie A.Olmstead、Bengt Jaeckel、Andreas KleinおよびWolfram Jaegermann、「Ｓｉ（１１１）の電子構造：ＧａＳｅ  ファンデルワールス状の表面終端」、ニュージャーナルオブフィジックス（New Journal of Physics）７（２００５年）１０８によって、エピタキシャル的に適合し、（１１１）シリコンのある界面を有し、シリコンのギャップにエネルギーレベルがないことが実験的に立証された。同じことは、J.A.Adams、A.Bostwick、T.Ohta、Fumio S.Ohuchi、およびMarjorie A.Olmstead、「シリコン付きのアルミニウムセレナイドのヘテロインタフェース形成：Ｓｉ（１１１）の電子および原子構造；Ａｌｓｅ」、」物理学レビュー（Phys.Rev.）Ｂ  ７１、１９５３０８  ２００５年によってＡｌＳｅに当てはまることも判明した。これらの材料の両方ともシリコンより大きなバンドギャップを有し、したがって発光波長の調整を可能にする。
【０１０２】
鉄−シリサイド（β−ＦｅＳｉ2）は、シリコンの上に形成でき、おそらくＣＭＯＳと適合し、発光に適したバンドギャップを有し、光ファイバ電気通信に関連する波長帯の受光に適した直接バンドギャップ半導体として特定された。しかしながら、現在まで、この材料からの実験的発光は、効率に関する高い期待を満たしていない。これまでに行われた試みは、M.Takauji、C.Li、T.Suemasu、およびF.Hasegawa、「分子線エピタキシーによるｐ−Ｓｉ／β−ＦｅＳｉ2／ｎ−Ｓｉ二重へテロ接合発光ダイオード（Fabrication of p-Si/β-FeSi2/n-Si Double-Heterostructure Light-Emitting Diode by Molecular Beam Epitaxy）」、日本応用物理学ジャーナル（Jpn.J.Appl.Phys.）第４４巻、第４Ｂ号、２００５年、２４８３〜２４８６ページによるもののように、発光素子のための従来の設計に依存している。
【０１０３】
本発明は、この材料の内部でのインパクトイオン化により生じるバンド間遷移による発光が生じる素子設計内におけるこの材料の活用を可能にする。ＣＭＯＳプロセスフローの中でのその挿入は、ＳｉＧｅＣ膜のために考え出された指針に従う。Y.Terai、Y.Maeda「Ａｌドーピングされたβ−ＦｅＳｉ2内で観察される１．５４μｍの光ルミネセンスの強化（Enhancement of 1.54μm photoluminescence observed in Al-doped β-FeSi2）」応用物理学レター（Appl.Phys.Lett.）第８４巻、第６号、第９号、２００４年２月、９０３〜９０５ページによって識別されたようにBoronによるｐ−型ドーピングを含む。それは、バルク、圧膜ＳＯＩ、薄膜ＳＯＩとともに、および「エネルギーフィルタリング」層と接合して使用することもできる。
【０１０４】
いくつかのこれらの材料、ＣｕＩｎ1-xＧａxＳ2、ＳｉＣＡＩＮ、ＧａＳｅ、ＡｌＳｅ、β−ＦｅＳｉ2、Ｓｉ2Ｓｎ2ＣおよびＧｅ3ＳｎＣを組み込む超格子の設計は、０．３１２ｅＶと３．２ｅＶの間でバンドギャップを変化できるようにしなければならない。本発明では、発光および／または受光のためにこのような層のスタックを想像することができ、スタックの中の層の各セットは異なる波長または波長範囲で動作し、ＣＭＯＳとモノリシックに集積化される。
【０１０５】
３．７．Ｇｅ基板上のIV族元素（Ｓｉ、Ｇｅ、Ｃ、Ｓｎ）を使用する素子
本発明のこの素子および製造方法は、０．８ｅＶ直接バンドギャップのために、バルクＧｅおよび／またはＧＯＩ等のＧｅ基板に適用するのにきわめて適している。有利さを得る１つの方法は、それにより低エネルギー準位をホットエレクトロンが使用できないようにするため、アバランシェ領域を可能な限り高濃度でｎ−型ドーピングさせることであろう。高濃度ｎ−型ドーピングはＧｅの伝導帯の底で、あるいは超格子の伝導ミニバンドにおいて可能な限り多くの準位を満たす。間接バンドのすべての準位が完全に満たされ、その結果外部電界が電子を直接バンドの中に直接的に注入できることが理想的である。ドーピング、ひいてはサーマル・エレクトロンポピュレーションが高いほど、幾つかののホットエレクトロンの緩和が０．６６ｅＶ間接バンドギャップを渡るよりむしろ、事実上０．８ｅＶ直接バンドギャップをより多く渡ることになる。
【０１０６】
間接バンドのフェルミ準位と、最も低くある直接バンドの底部の間のエネルギー差異が小さいほど、電子が直接バンドの中に移動し、したがって発光性遷移に関与する非常に高い確率を有するために必要とするエネルギーが低くなる。この場合、印加電圧を増加する、つまり電子によって達成可能な最大エネルギーを増加することが可能であり、それによって発光性遷移のエネルギーは上昇し、それにより発射される光子の「ブルーシフト」が生じる。
【０１０７】
さらに、バルクゲルマニウムまたはＧＯＩ基板を使用すると、Ｓｎを含むエピタキシャル膜の成長が可能になり、その結果、遠赤外線で光子を放出する発光性バンド間遷移が可能になる。
【０１０８】
ゲルマニウムの低処理温度、および特にゲルマニウム基板の表面を清掃し、エピタキシーの準備をすることが容易なために、１つ以上のエピタキシャル成長をさせるのは簡単で、隣接する活性エリアに複数のエピタキシャル素子を成長させることが可能になり、異なる材料および／またはドーピング／へテロ接合プロファイルが電磁スペクトルの異なる波長範囲に最適化される。
【０１０９】
３．８．Ｇｅベースの基板での純粋なＧｅ素子の実施形態
前述のように、高濃度ｎ−型ドーピングによる単一のＧｅ層はフェルミ準位をΓ谷の非常に近くまたは上方にすることができる。これにより、サーマルエレクトロンとホールの再結合を通した発光性直接遷移が可能になる。考えられる最も高濃度のｎ−型ドーピングがフェルミ準位をΓ谷の端縁の十分近くにもたらさない場合もなお、Γ谷内の電子と価電子帯のトップに位置するホールとの間の発光性直接遷移はΓ谷にホットエレクトロンを配置することによって発生させ得る。また前述のように、これはインパクトイオン化が高濃度ｎ−型ドーピング層の内部で発生する素子構造で容易に達成される。
【０１１０】
３．９．Ｇｅベースの基板の上でIV族元素を使用する実施形態
いくつかのＧｅＳｎ合金は、M.R.Bauer、C.S.Cook、P.Aella、J.Tolle、およびJ.Kouvestakis、P.A.Crozier、A.V.G.Chizmeshya、およびD.J.Smith、S.Zollner、「Ｓｉベースの赤外線オプトエレクトロニクスのためのＳｎＧｅ超格子材料（SnGe superstructure materials for Si-based infrared optoelectronics）」応用物理学レター（Appl.Phys.Lett.）第８３巻、第１７号、２００３年１０月２７日、３４８９〜３４９１ページによって、H.Perez Ladron de Guevara、A.G.Rodriguez、H.Navarro-Contreras、およびM.A.Vidal、「Ｇｅ（００１）上で仮像的（pseudomorphically）に成長したＧｅ1-xＳｎx合金（Ge1-xSnx alloys pseudomorphically grown on Ge(001)）」、応用物理学レター（Appl.Phys.Lett.）第８３巻、第２４号、２００３年１２月１５日、４９４２〜４９４４ページによって、およびG.HeおよびH.A.Atwater、「ＳｎxＧｅ1-x合金におけるバンド間遷移（Interband Transitions in SnxGe1-x Alloys）」、物理学レビューレター（Phys.Rev.Lett.）、第７９巻、第１０号、１９９７年９月８日、１９３７〜１９４０ページによって示され、直接バンドギャップを有し、いくつかのＧｅ／Ｓｎ超格子はD.MunzarおよびN.E.Christensen、「Ｓｎ／Ｇｅ超格子の電子構造（Electronic Structure of Sn/Ge superlattices）」物理学レビュー（Phys.Rev.）Ｂ、第４９巻、第１６号、１９９４年４月１５日−II、１１２３８〜１１２４７ページ、１１２４２ページの表Ｖによっても示され、直接バンドギャップを有する。Ｓｎ原子はＧｅより大きいため、Ｓｉ原子とＣ原子が部分的または全体的なひずみ補償のために追加されてもよく、それにより臨界厚さを高めることも考えられる。以下は、ゲルマニウム基板上で成長させるために実行可能な超格子の例である：（Ｓｉ1-yＧｅy）m−（Ｇｅ1-zＳｎz）n、（Ｓｉ1-yＳｎy）m−（Ｇｅ1-zＳｎz）n、（Ｓｉ1-yＣy）m−（Ｇｅ1-zＳｎz）n、（Ｓｉ1-yＧｅy）m−（Ｓｎ1-zＣz）n、（Ｃ1-yＧｅy）m−（Ｇｅ1-zＳｎz）n。
【０１１１】
３．１０．第IV族ではない元素をゲルマニウム基板上で使用する素子
ゲルマニウムが、ＧａＡｓ膜および素子のエピタキシャル成長を始めるための優れた基板であることは長く公知であった。本発明がこのような直接バンドギャップ膜を取り込むこともできるのは当然である。膜は発光素子のための従来のプロファイルを有することができる。あるいは前記膜内のインパクトイオン化によって発光するために薄く、高度にドーピングされるように設計することもできる。
【０１１２】
４．ＡＬＥＤ／Ｌｉｘｅｌの適用
４．１．ソリッドステート照明（ＳＳＬ）
直接バンドギャップまたは擬似直接バンドギャップ材料で作られたＡＬＥＤは非常に高い電力効率を有し、ソリッドステート照明に使用される従来の直接バンドギャップ材料の電力効率に近づいているはずである。この用途の場合、ＡＬＥＤ素子のＣＭＯＳとのモノリシック集積化を有することは必要ではなく、したがってプロセスフローははるかに簡略かつ安価になるであろう。
【０１１３】
ＳＳＬ用の最先端の素子は３”または４”のサファイア等の高価な基板上に作られるが、数桁低い製造費用を始め、特に、ＡＬＥＤが、すべての十分に確立されたシリコンプロセス技術およびデバイスとともに、標準的な３００ｍｍのシリコン基板上に製造できることを考慮すると、ＳＳＬ用としての従来の材料および素子に優る優位点は、多数あると思われる。
【０１１４】
４．２．発光体または受光体としての動作
発光体として説明されてきた同じ素子は、ブレーク・ダウン電圧未満でバイアスをかけられると、アバランシェ光検出器として動作することもできる。同時係属出願のすべてのＰｉｘｅｌ／Ｌｉｘｅｌ設計に説明されているセルの一部であるまさしく同じフォトニック層（ＡＰＤ／ＡＬＥＤ層）は、光センサーまたは発光体として動作できる。ＡＰＤとして光検知のために動作されるためには、ＡＰＤ／ＡＬＥＤの端子に印加される電圧はブレーク・ダウン電圧より小さくなければならない。センサー／エミッタマトリックスの周囲にある適切な回路で、ＡＰＤを流れる総電流は異なる照明条件に合うために制御できる。発光用のＡＬＥＤとして動作されるためには、ＡＰＤ／ＡＬＥＤの端子に印加される電圧はブレーク・ダウン電圧以上でなければならない。マトリックスの周辺の適切な回路網では、ＡＬＥＤを流れる総電流はデバイスに対する損傷を防止するために制御できる。ＡＬＥＤのマトリックスは異なる用途を有することができる。
【０１１５】
４．３．ディスプレイ用のＡＬＥＤ／Ｌｉｘｅｌの適用
発光の効率および電力消費が適切である場合、発光素子（Ｌｉｘｅｌ）のマトリックスは、「Ａｃｔｉｖｅ  Ｐｉｘｅｌｓ／Ｌｉｘｅｌ」の「Ａｃｔｉｖｅ  Ｍａｔｒｉｘ」（アクティブアドレッシング）、つまり各Ｐｉｘｅｌ／Ｌｉｘｅｌが光を発し、各ピクセルが専用の電源オン／オフスイッチ（ＭＯＳＦＥＴ素子）を有するマトリックス付きのディスプレイを作るために拡大縮小できる。フルカラーディスプレイは、カラー画像検知のために使用されるものと同一であるべイヤーパターン等のカラーフィルターモザイクを作ることによって達成できる。従来のフラットパネルディスプレイの通常のピクセル／Ｌｉｘｅｌサイズと比較して、きわめて小さなアクティブピクセルを作る能力は、非常に高解像度、したがって非常に高い画像／ビデオ品質の小型ディスプレイの製造を可能にする。該非常に小型のピクセルサイズは、それ自体が多くの最小サイズのピクセル／Ｌｉｘｅｌのマトリックスである、特定の原色のための「Ｍａｃｒｏ−Ｐｉｘｅｌ／Ｌｉｘｅｌ」のディスプレイ構造を設計するために使用できるであろう。この構造は、光度、およびダイナミックレンジを、Ｍａｃｒｏ−Ｐｉｘｅｌ／Ｌｉｘｅｌの中の「オン」である最小サイズのＰｉｘｅｌ／Ｌｉｘｅｌの数によって定義することを可能にする。例えば、２５６×２５６の最小サイズのＰｉｘｅｌ／Ｌｉｘｅｌのマトリックスから構成されるＭａｃｒｏ−Ｐｉｘｅｌ／Ｌｉｘｅｌは、１６ビットのダイナミックレンジに相当する２５６×２５６=６５，５３６レベルの光度を生成できる。それは、各Ｐｉｘｅｌ／Ｌｉｘｅｌが「オン」または「オフ」のどちらかでしかありえないと仮定しているため、これは、非常に保守的な推定値である。各Ｐｉｘｅｌ／Ｌｉｘｅｌが（４つの異なる印加電圧に相当する）４つの異なる光度レベルを有することができる場合には、ダイナミックレンジは１８ビットになるであろう。現在のところ、最も一般的なフラットパネルディスプレイ技術、プラズマディスプレイおよび液晶ディスプレイにとって最良のダイナミックレンジは１０から１２ビットの範囲にある。
【０１１６】
４．４．デュアルモードセンサー／エミッタマトリックスのためのＰｉｘｅｌ／Ｌｉｘｅｌの適用
光を検知する／発光するためのＰｉｘｅｌ／Ｌｉｘｅｌのマトリックスは、ビデオまたはスチール写真のためにカメラで使用でき、画像の取得と発光を（ソフトウェア制御により）交替させる能力を備える。この交替性は、以下の用途に使用できる。
【０１１７】
３Ｄ−イメージング
光子の放射と反射された光子の検出の間の「飛行時間」（ＴＯＦ）の測定は、三次元イメージングに使用できる。これは、複数の反射の測定、従って視野内の被写体の「後ろ」を見る可能性を含む。飛行時間の測定は、原色のいくつかだけ、またはすべてを使用する発光／検出で行うことができる。ＩＲだけが使用される場合、人間の目によって見られ、典型的なカメラ（フィルムやデジタル）によって記録される画像は乱されないであろう。この目的に使用される光が（センサー上の画像を形成する光の反対方向に進む）カメラのレンズを通して視野内の被写体に達するという事実は、二次反射のさらに優れた制御だけではなく、必要とされる電力の点でも利点を有する可能性がある。これは、非常に遠く離れた被写体の３Ｄ画像を捕捉するために望遠レンズを使用するときに特に有効な場合がある。
【０１１８】
完全に集積化されたフラッシュとしてのＡＬＥＤ／Ｌｉｘｅｌ
このケースでは、フラッシュの光はカメラのレンズを通って進み、その種類（広角、マクロ、望遠等）に関係なく、レンズの視野内にあるものだけを直接的に照明する。その結果、これは、等方的に発光する従来のフラッシュと比較して必要とする光のパワーを削減するはずである。フラッシュの色と色温度を、各タイプの原色フィルター（Ｒ、Ｇ、Ｂ、ＩＲ）を通過する光度を制御することにより、制御することができる。これは、カメラ用の従来のフラッシュとは劇的に異なる。
【０１１９】
モノリシックに集積化された光電子トランシーバ
エピタキシャルに成長された発光膜のための適切な材料／組成を用いて、赤外線で、つまり光ファイバ通信で使用される波長である１．３μｍから１．５５μｍの範囲で受光および発光をさせることが可能である。したがって、光信号を直接的に受信し、光信号を光ファイバに発射し、それにより第III／Ｖ属の化合物半導体の低コスト技術代替策を可能にすることができるＣＭＯＳ集積回路を製造することが可能になる。
【０１２０】
本開示では、これらの波長範囲をカバーするための優れた候補材料として複数の材料が言及された：（Ｇｅ1-ZＣZ）5−（Ｓｉ1-yＣy）5、β−ＦｅＳｉ2、Ｓｉ2Ｓｎ2Ｃ、Ｇｅ3ＳｎＣ。
【図面の簡単な説明】
【０１２１】
【図１Ａ】モノリシック集積の構成を示すもので、一つの光デバイスの下部電極に接続された一つのＮ−ＭＯＳＦＥＴを示し、その中では「加速」領域はｎ−型で、バルク内にあり、ｐ−型のエピタキシャル・レイヤーはインパクトイオン化を通じて発光が起こる領域である。下部電極への接触はｎ−ウエルのインプラントによって活性エリアの外側で行われる。
【図１Ｂ】図１Ａのものとは異なった構成を示すもので、「加速」領域が高度にｎ−型ドープされた表面上にエピタキシャルに積層されている。「加速」領域はドープされないかまたは低度にドープされ得る。
【図１Ｃ】図１Ｂのものとは異なった構成を示すもので、「加速」領域が高度にｎ−型ドープされた表面上にエピタキシャルに積層されて、選択的な「エネルギーフィルタリング」領域は「加速」領域とインパクトイオン化を通じて発光が起こる領域との間に置かれている。「加速」と「フィルタリング」領域とはドープされないかまたは低度にドープされ得る。
【図２Ａ】ＣＭＯＳとモノリシックに集積されるかまたはされなくてもよい、バルク基板の上に作られた構成を表わし、一つの光素子および上部および下部電極との接点を示しており、その中で「加速」領域はｐ−型でバルク内にあり、一方、ｎ−型のエピタキシャル・レイヤーはその中でインパクトイオン化を通じて発光が起こる領域である。下部電極との接触はｐ−ウエル・インプラントを通じて、活性エリアの外側で行われる。
【図２Ｂ】図２Ａのものとは異なった構成を示すもので、その中で「加速」領域は高度にｎ型にドープされた表面上にエピタキシャルに積層されている。「加速」領域はドープされないかまたは低度にドープされてもよい。
【図２Ｃ】図２Ｂのものとは異なった構成を示すもので、その中で「加速」領域は高度にｎ型ドープされた表面上にエピタキシャルに載置されて、任意の「エネルギーフィルタリング」領域は「加速」領域とインパクトイオン化を通じて発光が起こる領域との間に置かれている。「加速」と「フィルタリング」領域とはドープされないかまたは低度にドープされ得る。
【図３Ａ】超薄膜ＳＯＩまたはＧＯＩ基板上のモノリシック集積の構成を表わし、「フィルター」領域が無く、前面からの発光をするため、一つの光素子の下部電極に接続された一つのＮ−ＭＯＳＦＥＴを示している。ドープされなくてよい「加速器」領域はｎ型の活性エリア上に直接積層され、次にインパクトイオン化による発光のためｐ−型膜が積層される。
【図３Ｂ】超薄膜ＳＯＩまたはＧＯＩ基板上のモノリシック集積の構成を表わし、「フィルター」領域があり、前面からの発光をするため、一つの光素子の下部電極に接続された一つのＮ−ＭＯＳＦＥＴを示している。ドープされなくてよい「加速器」領域はｎ型の活性エリア上に直接載置され、次に、「フィルター」レイヤーおよびインパクトイオン化による発光のためｐ−型膜が積層される。
【図３Ｃ】モノリシック集積の構成を表わし、「フィルター」領域が無く、背面からの発光をするために、一つの光素子の下部電極に接続された一つのＮ−ＭＯＳＦＥＴを示している。ドープされなくてよい「加速器」領域はｎ−型の活性エリア上に直接積層され、次に、インパクトイオン化による発光のためｐ−型膜が積層される。
【図３Ｄ】超薄膜ＳＯＩまたはＧＯＩ基板上のモノリシック集積の構成を表わし、「フィルター」領域を有し、背面からの発光をするため、一つの光素子の下部電極に接続された一つのＮ−ＭＯＳＦＥＴを示している。ドープされなくてよい「加速器」領域はｎ−型の活性エリア上に直接積層され、次に、「フィルター」レイヤーおよび、インパクトイオン化による発光のためｐ−型膜が積層される。
【図４Ａ】超薄膜ＳＯＩまたはＧＯＩ基板上に作られた、ＣＭＯＳとモノリシックに集積されるかまたはされなくてもよい構成を表わし、「フィルター」領域が無く、前面からの発光をするための一つの光素子および上部および下部電極への接点を示している。ドープされなくてよい「加速器」領域はｎ−型の活性エリア上に直接積層され、次に、インパクトイオン化による発光のためｐ−型膜が積層される。
【図４Ｂ】超薄膜ＳＯＩまたはＧＯＩ基板上に作られた、ＣＭＯＳとモノリシックに集積されるかまたはされなくてもよい構成を表わし、「フィルター」領域を有し、前面からの発光をするための一つの光素子および上部および下部電極への接点を示している。ドープされなくてよい「加速器」領域はｎ−型の活性エリア上に直接積層され、次に、「フィルター」レイヤーおよび、インパクトイオン化による発光のためにｐ−型膜が積層される。
【図４Ｃ】超薄膜ＳＯＩまたはＧＯＩ基板上に作られた、ＣＭＯＳとモノリシックに集積されるかまたはされなくてもよい構成を表わし、「フィルター」領域が無く、背面からの発光をするための一つの光素子および上部および下部電極への接点を示している。ドープされなくてよい「加速器」領域はｎ−型の活性エリア上に直接積層され、次に、インパクトイオン化による発光のためにｐ−型膜が積層される。
【図４Ｄ】超薄膜ＳＯＩまたはＧＯＩ基板上に作られた、ＣＭＯＳとモノリシックに集積されるかまたはされなくてもよい構成を表わし、「フィルター」領域を有し、背面からの発光をするための一つの光素子および上部および下部電極への接点を示している。ドープされなくてよい「加速器」領域はｎ−型の活性エリア上に直接積層され、次に、「フィルター」レイヤーおよび、インパクトイオン化による発光のためｐ−型膜が積層される。
【図５】ｐ−型のシリコン下部電極、ドープされていないシリコン「加速器」領域、および薄いシリコン・レイヤーによりキャッピングされ、ｎ−型をドープされたゲルマニウム・レイヤーを持ったデバイスの質的バンド図を示す。
【図６】ｐ−型のシリコン下部電極、ドープされていないシリコン「加速器」領域、および薄いシリコン・レイヤーによりキャッピングされ、ｎ−型をドープされた（ＳｉＣ）−（ＧｅＣ）超格子レイヤーを持ったデバイスの質的バンド図を示す。
【図７】ｐ−型のシリコン下部電極、ドープされていないＳｉＧｅまたはＳｉＧｅＣ「加速器」領域、および薄いシリコン・レイヤーによりキャッピングされ、ｎ−型をドープされたＧｅ層を持ったデバイスの質的バンド図を示す。ｎ−型のドープされた発光レイヤーを持った「加速器」領域の界面には、伝導帯域オフセットがある。そのオフセットは、バリアを超える（基板と直角の方向に沿った）運動エネルギーを持ったキャリアだけがｎ−型のドープされたレイヤーに届くという意味で、エネルギー・フィルターとして用いることができる。バリアは、キャリアが拡散することなくそれを横切るように十分薄くするべきである。このバリアはサーマルキャリアがｎ−型のドープされたレイヤーに届くのを妨げるので、そのためｎ−型のドープされたレイヤーでインパクトイオン化を起こさせないような大部分の電流を抑制する。
【図８】逆方向アバランシェバイアスより寧ろ順方向バイアスを受けたデバイスの質的バンド図を示す。このデバイスはｎ−型をドープされた発光部と、このケースでは実際は「加速器」ではない中間レイヤーとの界面に備えた伝導帯域バリアを示しており、それは、電子が基板の方へ動くのを防止することが可能であるが、しかし電子をｎ−型のレイヤーへ注入することができる。図８のデバイスは直接バンドギャップのｎ−型レイヤーを持つべきである、何故ならばそのレイヤーの再結合はサーマル・エレクトロンとサーマル・ホールとの間のものであるからである。
【図９Ａ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｂ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｃ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｄ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｅ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｆ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｇ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図９Ｈ】プロセス・フロウ＃１の最も関係の深い工程／モジュールを示す。
【図１０Ａ】プロセス・フロウ＃２の最も関係の深い工程／モジュールを示す。
【図１０Ｂ】プロセス・フロウ＃２の最も関係の深い工程／モジュールを示す。
【図１０Ｃ】プロセス・フロウ＃２の最も関係の深い工程／モジュールを示す。
【図１０Ｄ】プロセス・フロウ＃２の最も関係の深い工程／モジュールを示す。
【図１０Ｅ】プロセス・フロウ＃２の最も関係の深い工程／モジュールを示す。
【図１１Ａ】プロセス・フロウ＃３の最も関係の深い工程／モジュールを示す。
【図１１Ｂ】プロセス・フロウ＃３の最も関係の深い工程／モジュールを示す。
【図１１Ｃ】プロセス・フロウ＃３の最も関係の深い工程／モジュールを示す。
【図１１Ｄ】プロセス・フロウ＃３の最も関係の深い工程／モジュールを示す。
【図１１Ｅ】プロセス・フロウ＃３の最も関係の深い工程／モジュールを示す。
【図１１Ｆ】プロセス・フロウ＃３の最も関係の深い工程／モジュールを示す。
【図１２Ａ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｂ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｃ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｄ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｅ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｆ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｇ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。
【図１２Ｈ】プロセス・フロウ＃４の最も関係の深い工程／モジュールを示す。