【手続補正書】
【提出日】平成23年11月14日(2011.11.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース同期クロッキングを使用する直列接続された複数のデバイスと通信するための装置であって、
直列接続されたデバイスの個数に関係する個数情報を検出するための情報検出器と、
前記検出された個数情報に応答してクロック信号を生成し、前記生成されたクロック信号は前記装置と前記デバイスとの間の通信を同期させるために使用される、クロック生成器とを備える装置。
【請求項２】
前記情報検出器は、
前記直列接続されたデバイスのうちの1つに関連付けられているデバイス識別子(ID)を検出し、前記検出されたデバイスIDを前記検出された個数情報として前記クロック生成器に供給するための識別子検出器とを備える請求項1に記載の装置。
【請求項３】
前記識別子検出器は、
前記デバイスIDに含まれる複数のビットのうちの1つに関する情報を検出するためのビット情報検出器を備える請求項2に記載の装置。
【請求項４】
前記ビット情報検出器は、
前記デバイスIDの最下位ビット(LSB)が「1」であるか「0」であるかを判定し、判定結果を前記検出された個数情報をとして供給し、整列クロック信号は前記判定結果に応答して生成されるビット数判定器を備える請求項3に記載の装置。
【請求項５】
前記ビット数判定器は、
前記直列接続されたデバイスのうちの最後のデバイスに関連付けられている前記デバイスIDの前記ビットを格納するためのレジスタと、
ID割り当ての完了のステータスに応答して前記登録済みデバイスIDの前記LSBが「1」であるか「0」であるかを判定するためのビット判定器とを備える請求項4に記載の装置。
【請求項６】
ID割り当ての完了のステータスを示す信号を受け取り、前記ID割り当てが完了しているかどうかを判定し、前記登録済みデバイスIDの前記LSBを判定するために前記ID割り当て完了の前記ステータスを前記ビット判定器に供給するためのモード検出器をさらに備える請求項5に記載の装置。
【請求項７】
前記クロック生成器は、デバイス識別子割り当てが完了しているか、または進行中であるかを検出した結果に応答してデータとともにエッジ整列または中央整列のいずれかのクロック信号を生成し、前記装置は前記デバイスに入力されたデータおよびデバイスから出力されたデータを制御するためのストローブ信号を供給し、前記データは前記クロック信号と同期して伝送される請求項1に記載の装置。
【請求項８】
ソース同期クロッキングを使用する直列接続された複数のデバイスと通信するための方法であって、
直列接続されたデバイスの個数に関係する個数情報を検出するステップと、
前記検出された個数情報に応答してクロック信号を生成するステップであるとともに、前記生成されたクロック信号はデバイスとの通信を同期させるために使用されるステップとを含む方法。
【請求項９】
前記直列接続されているデバイスのうちの少なくとも1つに関連付けられている一意的なデバイス識別子(ID)を割り当てるステップと、
前記検出されたデバイスIDを前記検出された個数情報として供給するステップとをさらに含む請求項8に記載の方法。
【請求項１０】
前記直列接続されたデバイスのそれぞれに関連付けられている一意的なデバイス識別子(ID)を割り当てるステップであるとともに、前記デバイスの前記割り当てられたIDは連続的であるステップと、
前記直列接続されたデバイスのうちの1つに関連付けられているデバイスIDを検出するステップと、
前記検出されたデバイスIDを前記検出された個数情報として供給するステップとをさらに含む請求項8に記載の方法。
【請求項１１】
前記デバイスへの前記IDの割り当ての完了を検出するステップをさらに含む請求項9に記載の方法。
【請求項１２】
デバイスIDを検出する前記ステップは、
前記デバイスIDの完了の検出に応答して前記デバイスIDに含まれる複数のビットのうちの1つのビットに関する情報を検出するステップを含む請求項11に記載の方法。
【請求項１３】
情報を検出する前記ステップは、
前記デバイスIDの最下位ビット(LSB)が「1」であるか「0」であるかを判定するステップと、
判定結果を前記検出された個数情報として供給し、整列クロック信号は前記判定結果に応答して生成されるステップとを含む請求項12に記載の方法。
【請求項１４】
前記判定するステップは、
前記直列接続されたデバイスのうちの最後のデバイスに関連付けられている前記デバイスIDの前記ビットを受け取るステップと、
デバイス識別子割り当てのステータスに応答して前記登録デバイスIDの前記LSBが「1」であるか「0」であるかを判定し、それにより、前記ID割り当てが完了しているか、それとも進行中であるかの検出に応答してデータを伴うエッジ整列または中央整列のいずれかのクロック信号を生成するステップとを含む請求項13に記載の方法。
【請求項１５】
前記生成するステップは、
デバイス識別子割り当てが完了しているか、進行中であるかの検出に応答してデータを伴うエッジ整列または中央整列のいずれかのクロック信号を生成するステップを含み、さらに、
前記デバイスに入力されたデータおよび前記デバイスから出力されたデータを制御するためのストローブ信号を供給し、前記データは前記クロック信号と同期して伝送されるステップを含む請求項8に記載の方法。
【請求項１６】
システムであって、
ソース同期クロッキングを使用する複数の直列接続されたデバイスと、
前記直列接続されたデバイスと通信するように構成されたコントローラとを備え、前記コントローラは
直列接続されたデバイスの個数に関係する個数情報を検出するための情報検出器と、
前記検出された個数情報に応答してクロック信号を生成し、前記生成されたクロック信号は前記コントローラと前記デバイスとの間の通信を同期させるために使用される、クロック生成器とを備えるシステム。
【請求項１７】
前記情報検出器は、
前記直列接続されたデバイスのうちの1つに関連付けられているデバイス識別子(ID)を検出し、前記検出されたデバイスIDを前記検出された個数情報として前記クロック生成器に供給するための識別子検出器とを備える請求項16に記載のシステム。
【請求項１８】
前記識別子検出器は、
バイナリコードで表される前記デバイスIDに含まれる複数のビットのうちの1つに関する情報を検出するためのビット情報検出器を備える請求項17に記載のシステム。
【請求項１９】
前記ビット情報検出器は、
前記デバイスIDの最下位ビット(LSB)が「1」であるか「0」であるかを判定し、判定結果を前記検出された個数情報をとして供給し、整列クロック信号は前記判定結果に応答して生成されるビット数判定器を備える請求項18に記載のシステム。
【請求項２０】
前記ビット数判定器は、
前記直列接続されたデバイスのうちの最後のデバイスに関連付けられている前記デバイスIDの前記ビットを格納するためのレジスタと、
デバイス識別子割り当て完了のステータスに応答して前記登録済みデバイスIDの前記LSBが「1」であるか「0」であるかを判定するビット判定器とを備える請求項19に記載のシステム。 
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０２９３
【補正方法】変更
【補正の内容】
【０２９３】
本発明の上述の、および図示されている実施例は、例としてのみ取りあげられることを意図されている。当業者であれば、付属の請求項によってのみ画定される、本発明の範囲から逸脱することなく、特定の実施形態に改変、修正、および変更を加えることができる。
出願当初の請求項１−４４について、以下に記載してある。
１．
入力クロック信号の遷移によって画定される期間を有するデータを転送するためのデバイスであって、
クロック回路であるとともに、
前記入力クロック信号に応答して複数の再生クロック信号を供給し、前記複数の再生クロック信号の位相が互いに前記データに対し異なるシフトを生じ、
前記複数の再生クロック信号のうちの少なくとも1つの信号に応答して出力クロック信号を生成するように構成されたクロック回路と、
前記データの転送を前記複数の再生クロック信号のうちの少なくとも1つの信号に同期させ、前記出力クロック信号の遷移が前記データの期間に発生する、同期回路とを備えるデバイス。
２．
前記クロック回路は、
前記入力クロック信号に応答して前記複数の再生クロック信号を供給するための位相同期ループ(PLL)と、
前記複数の再生クロック信号のうちの少なくとも1つの信号に応答して前記出力クロック信号を生成するためのクロック出力回路とを備える請求項1に記載のデバイス。
３．
前記PLLは、制御信号に応答して選択的にイネーブルまたはディセーブルされるように構成されている請求項2に記載のデバイス。
４．
前記制御信号は、それぞれPLLのイネーブルおよびディセーブルを行わせる第1および第2の論理状態を有し、
PLLがイネーブルされている場合に、
PLLは前記入力クロック信号に応答して前記複数の再生クロック信号を生成するように構成され、
前記クロック出力回路は前記複数の再生クロック信号のうちの少なくとも1つの信号に応答して前記出力クロック信号を生成するように構成され、
同期回路は前記データの転送を前記再生クロック信号のうちの少なくとも1つの信号に同期させるように構成されており、
PLLがディセーブルされている場合に、
前記同期回路は前記データの転送を前記入力クロック信号に同期させるように構成されている請求項3に記載のデバイス。
５．
前記クロック回路は、1つのクロック信号とその相補クロック信号を含む前記入力クロック信号に応答して内部クロック信号を供給するようにさらに構成される請求項4に記載のデバイス。
６．
前記PLLは、前記PLLがイネーブルされたときに前記内部クロック信号に応答して前記複数の再生クロック信号を生成するようにさらに構成される請求項5に記載のデバイス。
７．
前記同期回路は、前記PLLがディセーブルされたときに前記内部クロック信号と前記データの転送とを同期させるようにさらに構成される請求項5に記載のデバイス。
８．
前記PLLは、前記データとともに90°の倍数である位相シフトを持つ前記再生クロック信号を出力するようにさらに構成される請求項7に記載のデバイス。
９．
前記クロック出力回路は、1つのクロック信号とその相補クロック信号を含む前記再生クロック信号を生成するように構成される請求項5に記載のデバイス。
１０．
前記制御信号は、
前記PLLをイネーブルするHigh論理状態を有する論理信号を含む請求項3に記載のデバイス。
１１．
前記制御信号は、
前記PLLをそれぞれイネーブルおよびディセーブルする第1および第2の論理状態を有する論理信号を含む請求項3に記載のデバイス。
１２．
データを格納するためのメモリと、
前記メモリにアクセスするためのアクセス回路とをさらに備える請求項2に記載のデバイス。
１３．
前記アクセス回路は、ライト信号に応答してメモリにデータを書き込むように構成される請求項12に記載のデバイス。
１４．
前記同期回路は、前記デバイスに入力されたデータの転送と前記再生クロック信号とを同期させるように構成される請求項13に記載のデバイス。
１５．
前記アクセス回路は、リード信号に応答してメモリ内に格納されているデータを読み出すようにさらに構成される請求項13に記載のデバイス。
１６．
前記同期回路は、前記アクセス回路からのリードデータの転送と前記再生クロックとを同期させるように構成される請求項15に記載のデバイス。
１７．
前記デバイスに関連する識別情報を保持するためのホルダーであって、前記識別情報が前記デバイスを識別するために使用されるホルダーと、
前記識別情報に基づいて前記デバイスの前記識別に応答して前記メモリにアクセスするように構成される前記アクセス回路とをさらに備える請求項16に記載のデバイス。
１８．
前記ホルダーに識別情報を供給するための識別情報供給器と、
前記ホルダー内に保持されている前記識別情報に応答して供給される、PLLをそれぞれイネーブル、ディセーブルする論理Highおよび論理Lowの一方である、前記制御信号とをさらに備える請求項17に記載のデバイス。
１９．
識別情報供給器であるとともに、
識別情報を前記ホルダーに供給し、
識別情報の前記供給の完了後に完了信号を供給するように構成された識別情報供給器と、
前記完了信号および前記ホルダー内に保持されている、2進数を含む前記識別情報に応答して論理信号を制御信号として供給するように構成される論理回路と、
前記2進数の最下位ビットに応答して論理HighおよびLowのうちの一方である、前記PLLがそれぞれ前記制御信号の前記論理HighおよびLowに応答してイネーブルおよびディセーブルされる、前記制御信号と、
データリード信号に応答してメモリから前記第2のデータラッチ回路に供給するリードデータとをさらに備える請求項17に記載のデバイス。
２０．
前記同期回路は、
前記第1の内部クロック信号に応答して受信データを取り込み、
前記受信データと前記リードデータのうちのいずれか一方の転送を第2の内部クロック信号と同期させるように構成される請求項19に記載のデバイス。
２１．
データを第1のデバイスから第2のデバイスに転送するための装置であって、前記データはクロック信号の遷移によって画定される期間を有し、
前記第1のデバイスは、
第1のクロック回路であるとともに、
第1の入力クロック信号に応答して複数の第1の再生クロック信号を供給し、前記複数の第1の再生クロック信号の位相が互いにデータに対し異なるシフトを生じ、
前記複数の第1の再生クロック信号のうちの少なくとも1つの信号に応答して第1の出力クロック信号を生成するように構成される、第1のクロック回路と、
前記データの転送を前記複数の第1の再生クロック信号のうちの少なくとも1つの信号に同期させるための、前記第1の出力クロック信号の前記遷移が前記データの期間に発生する、第1の同期回路とを備え、
前記第2のデバイスは、
前記第1の出力クロック信号から導出された第2の入力クロック信号に応答して複数の第2の再生クロック信号を供給し、前記複数の第2の再生クロック信号の位相が互いにデータに対し異なるシフトを生じるように構成された第2のクロック回路と、
前記第2の入力クロックに応答して前記第1のデバイスから転送された前記データを受け取るための第1のデータ入力回路とを備えるデータを第1のデバイスから第2のデバイスに転送するための装置。
２２．
前記第1のクロック回路は、
前記第1の入力クロック信号に応答して前記複数の第1の再生クロック信号を供給するための第1の位相同期ループ(PLL)と、
前記複数の第1の再生クロック信号のうちの少なくとも1つの信号に応答して前記第1の出力クロック信号を生成するための第1のクロック出力回路とを備え、
前記第2のクロック回路は、
前記第2の入力クロック信号に応答して前記複数の第2の再生クロック信号を供給するための第2のPLLを備える請求項21に記載の装置。
２３．
前記第1および第2のPLLは、それぞれ、第1および第2の制御信号に応答して選択的にイネーブルまたはディセーブルされるように構成される請求項22に記載の装置。
２４．
前記第1のPLLがイネーブルされたときに、前記第1のPLLは、前記第1の入力クロック信号に応答して、前記複数の第1の再生クロック信号を生成し、
前記第2のPLLがイネーブルされた場合、前記第2のPLLは、前記第2の入力クロック信号に応答して、前記複数の第2の再生クロック信号を生成する請求項23に記載の装置。
２５．
前記第2のデバイスの前記第1のデータ入力回路は、前記第2のクロック信号に応答して前記第1のデバイスから転送された前記データを受け取るように構成される請求項24に記載の装置。
２６．
前記第1のデバイスは、前記第1の入力クロック信号と同期する入力データを受け取るための第2のデータ入力回路をさらに備え、前記第1の同期回路は前記データの転送を前記複数の第1の再生クロック信号のうちの少なくとも1つの信号に同期させるように構成される請求項25に記載の装置。
２７．
前記第1の入力クロック信号は、1つのクロック信号とその相補クロック信号とを含み、
前記第1の出力クロック信号は、1つのクロック信号とその相補クロック信号とを含む請求項26に記載の装置。
２８．
前記第1のクロック回路は、前記1つのクロック信号とその相補クロック信号とを含む前記第1の入力クロック信号に応答して第1の内部クロック信号を供給するように構成され、
前記第1の出力クロック回路は、1つのクロック信号とその相補クロック信号とを含む第2の内部クロック信号を供給するように構成される請求項27に記載の装置。
２９．
前記第1のPLLは、前記第1のPLLがイネーブルされたときに前記第1の内部クロック信号に応答して前記複数の第1の再生クロック信号を生成するようにさらに構成される請求項28に記載の装置。
３０．
前記第1の同期回路は、前記第1のPLLがディセーブルされたときに前記データの転送を前記第1の内部クロック信号に同期させるようにさらに構成される請求項29に記載の装置。
３１．
前記第2のデバイスの前記第1のデータ入力回路は、前記第2の内部クロック信号に応答して前記第1のデバイスから転送された前記データを受け取るように構成される請求項30に記載の装置。
３２．
前記第1のデバイスは、
第1のホルダーに識別情報を供給するための第1の識別情報供給器を備え、
前記第1の制御信号は前記第1のホルダー内に保持されている前記識別情報に応答して供給され、前記第1の制御信号は前記第1のPLLをそれぞれイネーブル、ディセーブルする論理Highおよび論理Lowの一方である請求項31に記載の装置。
３３．
システムであって、
コントローラと、
オペレーションがクロック信号と同期している直列接続された複数のデバイスとを備え、
前記デバイスのそれぞれは、
選択的にイネーブルされるように構成され、イネーブルされている間に入力クロック信号に応答して複数の再生クロック信号を供給する位相同期ループ(PLL)であるとともに、前記再生クロック信号が前記入力クロック信号の異なる量で位相シフトされたバージョンの信号である、位相同期ループ(PLL)と、
データの転送を前記再生クロック信号のうちの少なくとも1つの信号に同期させるための同期回路とを備えるシステム。
３４．
前記複数のデバイスは、複数のグループに分割され、それぞれのグループ内で、前記デバイスのうちの少なくとも1つは、前のデバイスから前記再生出力クロックを受け取り、前記他方のデバイスは、共通クロック信号を受け取り、前記再生クロック信号を出力する前記デバイスの前記PLLはイネーブルされて、前記他方のデバイスの前記PLLはディセーブルされる請求項33に記載のシステム。
３５．
前記デバイスは、マルチチップパッケージ(MCP)に構造化され、1つのグループのデバイスは1つのパッケージに収まる請求項34に記載のシステム。
３６．
前記ソース同期クロック構造は、複数のデバイスの複数のMCP間に適用される請求項35に記載のシステム。
３７．
それぞれのグループは、少なくとも第1および第2のデバイスを備え、前記第1のデバイスは、前記入力クロック信号と同期する入力データを受け取るためのデータ入力回路をさらに備え、前記同期回路は前記データの転送を前記再生クロック信号に同期させるように構成される請求項36に記載のシステム。
３８．
複数のデバイスで使用するための方法であって、前記複数のデバイスのそれぞれは位相同期ループ(PLL)を備え、入力クロック信号に応答して一方のデバイスが他方のデバイスにデータを転送し、
制御信号に応答して前記PLLを選択的にイネーブルし、前記イネーブルされたPLLは前記入力クロック信号に応答して複数の再生クロック信号を出力し、前記再生クロック信号は前記入力クロック信号の異なる量で位相シフトされたバージョンの信号であるステップを含む方法。
３９．
前記PLLをイネーブルするための第1のレベルを有する前記制御信号を供給するステップをさらに含む請求項38に記載の方法。
４０．
前記供給するステップは、
前記PLLをディセーブルする第2のレベルを有する前記制御信号を供給するステップをさらに含む請求項39に記載の方法。
４１．
デバイス識別子を前記複数のデバイスに割り当てるステップと、
前記デバイスの前記デバイス識別子に応じたレベルを有する前記制御信号を供給し、前記デバイスのそれぞれの前記PLLは前記制御信号の前記レベルに応答して選択的にイネーブルまたはディセーブルされるステップとをさらに含む請求項40に記載の方法。
４２．
前記供給するステップは、
前記デバイスの前記デバイス識別子に応じた第1および第2のレベルを有する前記制御信号を供給し、前記デバイスのそれぞれの前記PLLはそれぞれ前記第1および第2の制御信号に応答して選択的にイネーブルされ、ディセーブルされるステップを含む請求項41に記載の方法。
４３．
クロック信号に従ってクロック同期するデータを転送するための方法であって、前記データは前記クロック信号の遷移によって画定される期間を有し、
位相同期ループ(PLL)を選択的にイネーブルまたはディセーブルするステップと、
前記PLLがイネーブルされている間に前記入力クロック信号に応答して複数の再生クロック信号を供給するステップであるとともに、前記再生クロック信号は前記入力クロック信号の異なる量で位相シフトされたバージョンの信号であるステップと、
前記データの転送を前記再生クロック信号のうちの少なくとも1つの信号に同期させるステップとを含む方法。
４４．
データを第1のデバイスから第2のデバイスに転送するための方法であって、前記データはクロック信号に従ってクロック同期され、前記データは前記クロック信号の遷移によって画定される期間を有し、
前記第1のデバイスにおいて、
第1の入力クロック信号に応答して複数の再生クロック信号を供給するステップであって、前記再生クロック信号は前記第1の入力クロック信号の異なる量で位相シフトされたバージョンの信号であるステップと、
前記データの転送を前記再生クロック信号のうちの少なくとも1つの信号に同期させるステップであるとともに、前記再生クロック信号の前記クロック遷移は前記データの期間に発生し、前記再生クロック信号は出力クロック信号として供給されるステップと、
前記第2のデバイスにおいて、
前記第1のデバイスからの前記出力クロック信号に応答して複数の再生クロック信号を供給するステップであるとともに、前記再生クロック信号は前記第1のデバイスからの前記出力クロック信号の異なる量で位相シフトされたバージョンの信号であるステップと、
前記第1のデバイスから転送された前記データを受け取るステップとを含む方法。