(57)【要約】【課題】液晶表示装置等の駆動回路に用いられるタイミング信号生成回路において、アレイ基板上の駆動回路を作り直すことなしに、タイミングの仕様変更に対応できるようにする。【解決手段】シフトレジスタ１４１からｋビットのラインで出力されたタイミング信号のうち、ＳＲＡＭ部で保持している信号選択用データに対応するタイミング信号をセレクタ１４４で選択して出力する。タイミング信号を供給する駆動回路にタイミングの仕様変更が生じた場合は、ＳＲＡＭ部１４４に保持する信号選択用データを書き替えることで対応する。【選択図】　　　図１
2004054111.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をクロック信号に同期して予め設定された順序でｎビットのラインにタイミング信号として出力するタイミング信号発生回路と、
外部から入力された選択情報を書き込み／読み出し可能な状態で保持する選択情報保持回路と、
前記タイミング信号発生回路から出力されたｎビットのタイミング信号のうち、前記選択情報保持回路から読み出した選択情報に対応するタイミング信号を選択して出力する出力選択回路と、
を備えたことを特徴とするタイミング信号生成回路。
【請求項２】
前記タイミング信号発生回路と前記出力選択回路とを複数組備え、
前記選択情報保持回路は、前記各組に対応する選択情報を書き込み／読み出し可能な状態で保持することを特徴とする請求項１に記載のタイミング信号生成回路。
【請求項３】
前記選択情報保持回路はＳＲＡＭ回路で構成されることを特徴とする請求項１又は２に記載のタイミング信号生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、液晶表示装置などの駆動回路に用いられるタイミング信号生成回路に関し、詳しくは駆動回路の動作に必要な信号のタイミングを回路変更なしに変更することができるタイミング信号生成回路に関する。
【０００２】
【従来の技術】
近年、液晶表示装置に代表される平面表示装置は、薄型、軽量且つ低消費電力であることから、各種機器のディスプレイとして用いられている。中でも、画素毎にスイッチ素子を配置したアクティブマトリクス型液晶表示装置は、ノート型ＰＣや携帯型情報端末のディスプレイとして普及しつつある。最近では、従来のアモルファスシリコンに比べて電子移動度が高いポリシリコンＴＦＴを比較的低温のプロセスで形成する技術が確立したことにより、ＴＦＴの小型化が可能となり、このためアレイ基板上に画素部と駆動回路とを一体に形成した駆動回路内蔵型の液晶表示装置も出現している。
【０００３】
【発明が解決しようとする課題】
この様な液晶表示装置では、画素部と駆動回路とを同一プロセスで作ることができるため、低コスト化に有利とされている。しかしながら、駆動回路となる走査線駆動回路や信号線駆動回路は、あらかじめ設計されたタイミングで動作するように構成されているため、例えばブランキング期間に変更が生じた場合には、アレイ基板上の駆動回路を作り直したり、外部回路の構成を変更することで対応していた。したがって、従来はわずかなタイミングの仕様変更が生じた場合でもプロセス変更が必要となることから、低コストで多品種生産を行うことが難しいという問題点があった。
【０００４】
この発明の目的は、アレイ基板上の駆動回路等を作り直すことなしに、タイミングの仕様変更に対応することができるタイミング信号生成回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、請求項１の発明は、入力信号をクロック信号に同期して予め設定された順序でｎビットのラインにタイミング信号として出力するタイミング信号発生回路と、外部から入力された選択情報を書き込み／読み出し可能な状態で保持する選択情報保持回路と、前記タイミング信号発生回路から出力されたｎビットのタイミング信号のうち、前記選択情報保持回路から読み出した選択情報に対応するタイミング信号を選択して出力する出力選択回路とを備えたタイミング信号生成回路である。
【０００６】
請求項２の発明は、請求項１において、前記タイミング信号発生回路と前記出力選択回路とを複数組備え、前記選択情報保持回路は、前記各組に対応する選択情報を書き込み／読み出し可能な状態で保持することを特徴とする。
【０００７】
請求項３の発明は、請求項１又は２において、前記選択情報保持回路はＳＲＡＭ回路で構成されることを特徴とする。
【０００８】
上記構成によるタイミング信号生成回路によれば、タイミング信号発生回路からｎビットのラインで出力されたタイミング信号のうち、選択情報保持回路で保持している選択情報に対応するタイミング信号が選択されて出力される。このため、タイミング信号を供給する駆動回路にタイミングの仕様変更が生じた場合でも、アレイ基板上の駆動回路を作り直したり、外部回路の構成を変更することなしに、選択情報保持回路に保持させる選択情報を書き替えるだけで対応することができる。
【０００９】
【発明の実施の形態】
以下、本発明に係わるタイミング信号生成回路を液晶表示装置の駆動回路に適用した場合について説明する。なお、各図において、細線の矢印は単ビットの信号を、また太線の矢印は多ビットの信号をそれぞれ表すものとする。
【００１０】
図２は、本実施の形態に係わる液晶表示装置の全体構成を示すブロック図である。ここでは、アレイ基板上に画素部、走査線駆動回路及び信号線駆動回路を一体に形成した駆動回路内蔵型の液晶表示装置を例とする。ただし、走査線駆動回路及び信号線駆動回路は、外部基板上に配置された構成であってもよい。
【００１１】
図２に示すように、アレイ基板１００上には、画素部１１０と、この画素部１１０を駆動するための走査線駆動回路１２０及び信号線駆動回路１３０と、各駆動回路の動作に必要な各種のタイミング信号を生成するタイミング信号生成回路１４０とが配置されている。
【００１２】
また、外部基板２００には、アレイ外部回路として、コントローラ回路２０１と電源回路２０２とが配置されている。
【００１３】
画素部１１０は、マトリクス状に配線された複数本の信号線１１及び複数本の走査線１２（図では各線を一本づつ示す）と、このマトリクスの各格子毎に形成された画素１０により構成されている。信号線１１の一方の端は信号線駆動回路１３０に接続され、走査線１２の一方の端は走査線駆動回路１２０にそれぞれ接続されている。
【００１４】
画素１０は、画素スイッチ素子１３，画素電極１４，対向電極１５，液晶層１６及び補助容量１７により構成されている。
【００１５】
画素スイッチ素子１３のソースは行毎に信号線１１に、ゲートは列毎に走査線１２に、またドレインは画素電極１４及び補助容量１７にそれぞれ接続されている。
【００１６】
画素スイッチ素子１３は、走査線１２に供給される走査信号によりオン／オフが制御され、オン時に信号線１１と画素電極１４との間が導通して、信号線１１に供給されたデータ信号が画素電極１４（及び補助容量１７）に書き込まれる。各画素電極１４と相対する共通の対向電極１５は、図示しない対向基板上に形成され、外部基板２００から所定のコモン電圧が供給されている。
【００１７】
アレイ基板１００と図示しない対向基板との間には液晶層１６が充填され、両基板の周囲は図示しないシール材により封止されている。画素電極１４に書き込まれたデータ信号は、画素電極１４と対向電極１５との間（及び補助容量１７）に電荷として充電され、これに液晶層１６が応答することで画素１０に映像が表示される。
【００１８】
走査線駆動回路１２０は、シフトレジスタ部１２１、レベルシフタ部１２２及びバッファ部１２３により構成されている。シフトレジスタ部１２１では、タイミング信号生成回路１４０から供給される垂直スタート信号ＹＳＴが垂直クロック信号ＹＣＫに同期してシフトされ、１クロック周期づつ位相が遅延した信号が出力される。この信号はレベルシフタ部１２２で走査線駆動に必要な電圧にレベル変換され、さらにバッファ部１２３で電力増幅された後、走査信号として各走査線１２へ出力される。
【００１９】
信号線駆動回路１３０は、シフトレジスタ部１３１、データラッチ部１３２、ロードラッチ部１３３、Ｄ／Ａ（デジタル／アナログ）変換回路１３４、アンプ部により構成されている。シフトレジスタ部１３１では、タイミング信号生成回路１４０から供給される水平スタート信号ＸＳＴが水平クロック信号ＸＣＫに同期してシフトされ、１クロック周期づつ位相が遅延したＳＴＯＵＴ信号がデータラッチ部１３２、タイミング信号生成回路１４０にそれぞれ出力される。
【００２０】
データラッチ部１３２では、入力したデジタルのデータ信号がシフトレジスタ部１３１からのＳＴＯＵＴ信号に同期して１ライン分ラッチされる。この１ライン分のデータ信号は、ロード信号ＬＤに同期してロードラッチ部１３３に転送されるとともに、Ｄ／Ａ用タイミング信号ＤＡＣに同期してロードラッチ部１３３からＤ／Ａ変換回路１３４に転送され、アナログのデータ信号に変換される。このアナログのデータ信号は、さらにアンプ用タイミング信号ＡＭＰに同期してアンプ部１３５に転送され、電流増幅がなされた後、画素部１０の信号線１１へ書き込まれる。
【００２１】
タイミング信号生成回路１４０は、コントローラ回路２０１から供給されるクロック信号ＣＫ（及びトリガー信号）に基づいて、各駆動回路のシフトレジスタ部に供給するスタート信号（ＸＳＴ、ＹＳＴ）及びクロック信号（ＸＣＫ、ＹＣＫ）を生成する。また、クロック信号ＣＫ、トリガー信号ＴＲ１、ＴＲ２に基づいて、ロード信号ＬＤ、Ｄ／Ａ用タイミング信号ＤＡＣ、及びアンプ用タイミング信号ＡＭＰを生成し、これらのタイミング信号を信号線駆動回路１３０のロードラッチ部１３３、Ｄ／Ａ変換回路１３４、及びアンプ部１３５にそれぞれ供給する。
【００２２】
外部基板２００のコントローラ回路２０１は、図示しないプロセッサ部から供給される表示用のデータ信号や各種制御信号に基づいて、上述したデジタルのデータ信号、及びアレイ用の制御信号となるクロック信号ＣＫ、トリガー信号ＴＲ１、ＴＲ２をタイミング信号生成回路１４０に供給する。また、電源回路２０２は、図示しない電源ユニットから供給される電源電圧に基づいて、ドライバ用電源電圧、コモン電圧、補助容量電圧等の各種電源電圧を液晶パネル１００に供給する。
【００２３】
次に、図２に示すタイミング信号生成回路１４０の回路構成について説明する。
【００２４】
図１は、本実施の形態に係わるタイミング信号生成回路１４０の回路構成を示すブロック図である。ただし、図１ではロード信号ＬＤ、Ｄ／Ａ用タイミング信号ＤＡＣ及びアンプ用タイミング信号ＡＭＰを生成する部分の回路構成のみを示している。
【００２５】
図１に示すタイミング信号生成回路１４０は、シフトレジスタ１４１〜１４３、セレクタ１４４〜１４６、及びＳＲＡＭ部１４７を備えている。
【００２６】
シフトレジスタ１４１は、信号線駆動回路１３０のシフトレジスタ部１３１から入力したＳＴＯＵＴ信号を、コントローラ回路２０１から入力したクロック信号ＣＫに同期してシフトし、１クロック周期づつ位相が遅延した信号をｋビットのラインに出力する。セレクタ１４４（ｋ　ｔｏ　１）は、シフトレジスタ１４１からｋビットのラインで出力された信号のうち、ＳＲＡＭ部１４７から読み出した信号選択用データ（ロードラッチ用）に対応する信号を選択し、これをロード信号ＬＤとして出力する。
【００２７】
シフトレジスタ１４２は、コントローラ回路２０１から入力したトリガー信号ＴＲ１を、同じくコントローラ回路２０１から入力したクロック信号ＣＫに同期してシフトし、１クロック周期づつ位相が遅延した信号をｍビットのラインに出力する。セレクタ１４５（ｍ　ｔｏ　ｍ１）は、シフトレジスタ１４２からｍビットのラインで出力された信号のうち、ＳＲＡＭ部１４７から読み出した信号選択用データ（Ｄ／Ａ用）に対応する信号を選択し、これをＤ／Ａ用タイミング信号ＤＡＣとして出力する。
【００２８】
シフトレジスタ１４３は、コントローラ回路２０１から入力したトリガー信号ＴＲ２を、同じくコントローラ回路２０１から入力したクロック信号ＣＫに同期してシフトし、１クロック周期づつ位相が遅延した信号をｎビットのラインに出力する。セレクタ１４６（ｎ　ｔｏ　ｎ１）は、シフトレジスタ１４３からｎビットのラインで出力された信号のうち、ＳＲＡＭ部１４７から読み出した信号選択用データ（アンプ用）に対応する信号を選択し、これをアンプ用タイミング信号ＡＭＰとして出力する。
【００２９】
なお、セレクタ１４４〜１４６は、例えばデコーダ、マルチプレクサ、或いはスイッチ素子の組み合わせ回路により構成することができる。
【００３０】
ＳＲＡＭ部１４７には、コントローラ回路２０１から入力した信号選択用データが書き込み／読み出し可能な状態で保持されている。信号選択用データとは、それぞれのセレクタで選択すべき信号を示す選択情報であり、多ビットのデータで構成されている。ＳＲＡＭ部１４７は、システムの電源がオンする毎にコントローラ回路２０１から信号選択用データを受け取り、内部に保持する。この信号選択用データは電源オフ時まで保持される。
【００３１】
本実施の形態では、ＳＲＡＭ部１４７からそれぞれのセレクタに信号選択用データが転送されるように構成されている。この場合の信号選択用データとしては、例えばデータ幅が１６ビットであれば、そのうちの４ビットがロードラッチ用の信号選択用データ、６ビットがＤ／Ａ用の信号選択用データ、６ビットがアンプ用の信号選択用データにそれぞれ対応する。また、それぞれのセレクタ毎に専用のＳＲＡＭ部を設け、それぞれ個別の信号選択用データを保持させるようにしてもよい。
【００３２】
なお、図１に示すシフトレジスタ、セレクタ、及びＳＲＡＭ部は、本実施の形態におけるタイミング信号発生回路、出力選択回路、及び選択情報保持回路をそれぞれ構成する。
【００３３】
次に、タイミング信号生成回路１４０において、タイミング変更を行う場合の動作を図３のタイムチャートを用いて説明する。ここでは、シフトレジスタ１４１とセレクタ１４４により、ロードラッチ部１３３に供給するロード信号ＬＤを変更する場合を例として説明する。また、シフトレジスタ１４１からはタイミング信号が４ビットのラインに出力され、セレクタ１４４では、このうちの１入力だけを選択してロード信号ＬＤとして出力するものとする。
【００３４】
シフトレジスタ１４１には、信号線駆動回路１３０のシフトレジスタ部１３１からＳＴＯＵＴ信号が入力され、またコントローラ回路２０１からはクロック信号ＣＫが入力される。シフトレジスタ１４１では、ＳＴＯＵＴ信号をクロック信号ＣＫに同期してシフトし、１クロック周期づつ位相が遅延した信号ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４を４ビットのラインで出力する。セレクタ１４４では、シフトレジスタ１４１から４ビットのラインで出力された信号ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４のうち、ＳＲＡＭ部１４７から読み出した信号選択用データ（ロードラッチ用）に対応する信号を選択し、これをロード信号ＬＤとして出力する。
図３では、信号ＳＲ２が選択された場合の例を示している。
【００３５】
同様に、シフトレジスタ１４２とセレクタ１４５により１又は複数の信号を選択して、Ｄ／Ａ変換回路１３４へ供給するＤ／Ａ用タイミング信号を生成することができる。また、シフトレジスタ１４３とセレクタ１４６により１又は複数の信号を選択して、アンプ部１３５へ供給するアンプ用タイミング信号ＡＭＰを生成することができる。
【００３６】
上記タイミング信号生成回路１４０によれば、信号線駆動回路１３０を構成する各部にタイミングの仕様変更が生じた場合でも、アレイ基板上の駆動回路を作り直したり、外部回路の構成を変更することなしに、ＳＲＡＭ部１４７に入力する信号選択用データを書き替えるだけで対応することができる。したがって、タイミングの仕様変更が生じた場合でもプロセス変更を行う必要がなくなり、低コストで多品種生産を行うことが可能となる。
【００３７】
なお、上記実施の形態では、ロードラッチ部１３３、Ｄ／Ａ変換回路１３４、及びアンプ部１３５に供給するタイミング信号を変更する例について示したが、タイミング信号の変更はこれら回路の組み合わせに限定されるものではなく、いずれか１つ又は複数の回路において、タイミング信号を変更する場合に適用することができる。
【００３８】
また、タイミング信号生成回路１４０を外部基板２００に配置した構成とした場合でも同様の効果を得ることができる。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、アレイ基板上の駆動回路を作り直したり、外部回路の構成を変更することなしに、駆動回路におけるタイミングの仕様変更に対応することができるため、低コストで多品種生産が可能となる。
【図面の簡単な説明】
【図１】実施の形態に係わるタイミング信号生成回路の回路構成を示すブロック図。
【図２】実施の形態に係わる液晶表示装置の全体構成を示すブロック図。
【図３】タイミング信号生成回路においてタイミング変更を行う場合の動作を示すタイムチャート。
【符号の説明】
１００…アレイ基板、１１０…画素部、１２０…走査線駆動回路、１３０…信号線駆動回路、１４０…タイミング信号生成回路、１４１〜１４３…シフトレジスタ、１４４〜１４６…セレクタ、１４７…ＳＲＡＭ部、２００…外部基板、２０１…コントローラ回路、２０２…電源回路
【図１】
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【図２】
2004054111.tif 000004
【図３】
2004054111.tif 000005