Podtech/llm-jp-corpus-v4-ja_patent huggingface dataset:
【手続補正書】
【提出日】平成26年1月17日(2014.1.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
コンピュータで実現される、生体神経ネットワークを模倣するニューラルネットワークデバイスであって、
アセンブリ間リンクによって相互結合されるノードアセンブリの集合を備え、各々のノードアセンブリ自体は複数のアセンブリ内リンクによって相互結合されるノードのネットワークを含み、前記アセンブリ間リンクおよび前記アセンブリ内リンクの各々は関連付けられた重みを有し、各々の重みは関連付けられた前記リンクによって接続される前記ノード同士の間の結合の強さを実現し、各々のアセンブリ内の前記ノードは、前記ノードアセンブリの他のもの内のノードに結合されるよりもそのアセンブリ内の他のノードに結合される見込みがより高く、
前記重みは、関連付けられた前記リンクによって連結される前記ノードの共有する共通の近傍の数を具現化し、
前記結合の強さは、前記共有する共通の近傍の数の増加に伴って増加する、ニューラルネットワークデバイス。
【請求項２】
前記ノードは、ニューロンを表わし、
前記リンクは、シナプス結合を表わし、
前記重みは、前記生体神経ネットワークにおける前記ニューロン同士の間の前記シナプス結合の強さを表わす、前記請求項１に記載のニューラルネットワークデバイス。
【請求項３】
前記ノードアセンブリの前記アセンブリ内リンクの重みは、それぞれの前記ノードアセンブリ内部のアセンブリ内リンクの数を具現化する、請求項１に記載のニューラルネットワークデバイス。
【請求項４】
各々それぞれのノードアセンブリとの相互結合の平均強さは、前記それぞれのノードアセンブリ内のリンクの数が前記それぞれのノードアセンブリ内のノードの数を超えるとそれぞれの限界に漸近的に近付く、請求項１から３のいずれか１項に記載のニューラルネットワークデバイス。
【請求項５】
各々のアセンブリ内リンクの前記アセンブリ内の他のノードの数に基づいて前記アセンブリ内リンクの各々の重みの大きさを変更するように構成されるアダプタ要素をさらに備え、
前記アダプタ要素は、前記ニューラルネットワークデバイスが学習される前に各々の重みの大きさを変更するように構成される、請求項１から４のいずれか１項に記載のニューラルネットワークデバイス。
【請求項６】
前記ノードアセンブリ内のノードの数に基づいて各々のノードアセンブリ中のノード同士の間の結合の確率を変更するように構成されるアダプタ要素をさらに備える、請求項１から５のいずれか１項に記載のニューラルネットワークデバイス。
【請求項７】
生体神経ネットワークを模倣するニューラルネットワークデバイスを形成する、コンピュータで実現される方法であって、
ノードのネットワークを形成するステップと、
前記ノードによって共有される多数の共通の近傍を実現する確率を有するノードを結合するまたは切離すことによって前記ネットワークのノード同士の間のリンクを割当てるまたは再割当てするステップとを備え、
前記確率は、前記共通の近傍の数の増加に伴って増加する、方法。
【請求項８】
前記リンクの各々は、関連付けられた重みを有し、
各重みは、関連した前記リンクによって連結される前記ノードの共通の近傍の数を具現化し、
前記結合の強さは、前記共通の近傍の数の増加に伴って増加する、請求項７に記載の方法。
【請求項９】
前記ノードを結合する確率は、前記ノードによって共有される共通の近傍の数と正側の関連を有する、請求項７に記載の方法。
【請求項１０】
同じ共通の近傍から入力を受けるノードの対は、同じ共通の近傍へ出力するノードの対が結合されるよりもさらに結合されやすい、請求項７に記載の方法。
【請求項１１】
リンク再割当は、ノード間のリンクを取除き、その後、取除かれたリンクを前記確率に従って他のノードにリンクすることを含む、請求項７に記載の方法。
【請求項１２】
準定常状態に達するまで前記割当てるまたは再割当てするステップを繰返すステップをさらに備え、
前記準定常状態は、ニューラルネットワークデバイスを備える、請求項７に記載の方法。
【請求項１３】
前記ノードのネットワークを学習するステップをさらに備え、
前記ノードのネットワークを学習するステップは、
安定した重みを用いて前記ノードアセンブリ内のリンクを重み付けするステップと、
前記ノードアセンブリ内のリンクの前記重みを変えないままにしながら、前記ノードアセンブリ同士の間のリンクを重み付けして前記学習を実現するステップとを備える、請求項７から１２のいずれか１項に記載の方法。
【請求項１４】
前記学習の間、所定のしきい値を下回る関連した重みを有するリンクは取り除かれ、リンクが他のノードとともに存在する確率に従って、前記他のノードに再割当される、請求項１３に記載の方法。
【請求項１５】
各々それぞれのノードアセンブリ内のリンクの数がそのそれぞれのノードアセンブリ内のノードの数を超えるまで割当てまたは再割当てのステップを繰返すステップと、
前記リンクの数が前記ノードの数を超えると限界に近付く重みを用いて前記それぞれのノードアセンブリの各々におけるリンクを重み付けするステップとをさらに備える、請求項７から１４のいずれか１項に記載の方法。
【誤訳訂正書】
【提出日】平成26年10月7日(2014.10.7)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】０００９
【訂正方法】変更
【訂正の内容】
【０００９】
さらに、本発明の好ましい実施形態によれば、光センサーが、前側、すなわち観察者に面する前面パネルの側の背後に設けられている。本発明の好ましい実施形態では、車両の乗客等の観察者には光センサーが見えなくて、本発明による表示装置は、視覚的に特に優れているという利点を有する。さらに、前面パネルは、機械的及び／又は環境的な影響に対してセンサーを保護する。金属コーティングは物理蒸着法を用いて塗布されるので、非常に薄い。それにより、光センサー自体がコーティングされた前面パネルを介して自動車の内部の光の状態を検出する。この信号は、例えば、表示装置の背景照明を制御するために使用される。
【誤訳訂正２】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
ディスプレイ（３）及び前面パネル（２）を有する表示装置（１）であって、
前記前面パネルは、プラスチックで作られて、少なくとも部分的に、物理蒸着法により塗布された金属コーティングが設けられ、且つ
前記金属コーティングは接地され、
光センサーが観察者に見えないように前記前面パネル（２）の背後に配置されることを特徴とする、表示装置（１）。
【請求項２】
前記前面パネルは、少なくとも一部の領域で、ブラックコーティングを含むことを特徴とする、請求項１に記載の表示装置（１）。
【請求項３】
前記光センサーは、赤外線センサーであることを特徴とする、請求項１又は２に記載の表示装置（１）。
【請求項４】
前記ディスプレイ（３）は、ＴＦＴビジュアルディスプレイユニットであることを特徴とする、請求項１乃至３の何れか１項に記載の表示装置（１）。
【請求項５】
後方ハウジング（５９）を含むことを特徴とする、請求項１乃至４の何れか１項に記載の表示装置（１）。
【手続補正書】
【提出日】平成26年1月7日(2014.1.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画像における複数のキーポイントのスケールスペース抽出及び記述のための、システムによって実行される方法であって、
ａ）異なる複数のスケールで、複数の三角形カーネルフィルタを用いて前記画像をフィルタリングし、ここで、前記複数の三角形カーネルフィルタは、複数の２Ｄ三角形状フィルタであるステップと、
ｂ）各スケールでヘッセ行列の行列式の近似を計算し、ここで、各スケールｋでの当該近似は、
【数１】
2013519144.tif 000001
として計算され、ここで、
【数２】
2013519144.tif 000002
【数３】
2013519144.tif 000003
【数４】
2013519144.tif 000004
であり、ここで、Ｌ（ｋ，ｉ，ｊ）は、点（ｉ，ｊ）においてスケールｋでステップａ）において得られた、前記フィルタリングされた画像の応答であり、ここで、ｄ１及びｄ２は設計パラメータであり、ｄ１及びｄ２は、ガウスカーネルの近似された２階微分のシグマ、σ、に比例するステップと、
ｃ）ステップｂ）において得られたヘッセ行列の行列式の近似の、単一のスケール内であってかつスケールスペースに沿っての両方の複数の極値を検索して、これらの極値から前記複数のキーポイントを計算するステップと、
ｄ）各キーポイントに対して、極値に局所化されて、ステップａ）において得られた前記フィルタリングされた画像の応答を使用して計算された勾配情報から、複数の主要な方向を検出するステップと、
ｅ）各主要な方向に対して、キーポイント記述子を計算し、ここで、前記キーポイント記述子は、特定のレイアウトを用いてサンプリングされた複数の方向付けられた勾配から構成され、ここで、前記複数の方向付けられた勾配は、
【数５】
2013519144.tif 000005
として計算され、ここで、Ｌ（ｋ，ｉ，ｊ）は、点（ｉ，ｊ）においてスケールｋでステップａ）において得られた前記フィルタリングされた画像の応答であり、ｄ３は設計パラメータであり、θは前記キーポイントの主要な方向の角度であるステップとを含む方法。
【請求項２】
前記複数の主要な方向を検出するステップは、
各キーポイントに対して、前記キーポイントの近傍の内側の複数のサンプルを選択するステップと、
各サンプル（ｉ，ｊ）に対して、水平方向の勾配を、
【数６】
2013519144.tif 000006
として計算し、垂直方向の勾配を、
【数７】
2013519144.tif 000007
として計算し、ここで、Ｌ（ｋ，ｉ，ｊ）は点（ｉ，ｊ）においてスケールｋでステップａ）において得られた前記フィルタリングされた画像の応答であり、ｄ３は設計パラメータであるステップと、
各勾配を、その大きさに比例する重み及び前記キーポイントを中心とするガウスカーネルを用いて、ヒストグラムに累積するステップと、
前記複数の主要な方向を、その最大値の近くの値を有する複数のピークを検索することによって発見するステップとを含む請求項１に記載の方法。
【請求項３】
前記近傍は円近傍である請求項２に記載の方法。
【請求項４】
前記レイアウトは、複数のセグメント及び複数のリングからなり、各セグメントは前記キーポイントの近傍の一部であり、各リングは、前記セグメントの中心が前記キーポイントからの同一のユークリッド距離に配置される特性をシェアする複数のセグメントのグループである請求項１から３までのうちのいずれか一項に記載の方法。
【請求項５】
前記複数のキーポイントの前記計算は、サブピクセル及びサブスケールの精度を有して行われる請求項１から４までのうちのいずれか一項に記載の方法。
【請求項６】
前記複数のキーポイントの前記計算は、補間される位置を決定するために各極値を中心とする二次関数をフィッティングし、同一のスケール、上位のスケール、及び下位のスケールの近接している複数のピクセルにおいて検索することにより行われる請求項５に記載の方法。
【請求項７】
請求項１から６までのうちのいずれか一項に記載の方法を実行するように構成された手段を備えるシステム。
【請求項８】
コンピュータプログラムであって、
コンピュータ、デジタル信号プロセッサ、フィールドプログラマブルゲートアレイ、アプリケーション特定用途集積回路、マイクロプロセッサ、マイクロコントローラ、又はプログラマブルハードウェアの任意の他の形式上で前記コンピュータプログラムが実行されるときに、請求項１から６までのうちのいずれか一項に記載の方法を実行するように構成されたコンピュータプログラムコード手段を備えるコンピュータプログラム。
【手続補正書】
【提出日】平成26年1月17日(2014.1.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
無線スタックの構成要素を、無線リンク（１１０）により接続される複数のデバイスにおいて物理的に実行できるようにするシステム（１００）であって、
各々が少なくとも１つの組み込みデバイス（１１２）に対する少なくとも１つのアプリケーションモジュール（１０４）と、前記組み込みデバイス（１１２）と通信するためのデータルーティングエンティティ（１０８）と、１つ以上の無線スタックの少なくとも１つの構成要素（１０６）とを有する少なくとも１つのピアデバイス（１０２）と、
送受信機（１２０）と、前記ピアデバイス（１０２）と通信するためのデータルーティングエンティティ（１１４）と、メモリ（１１６）とを有する前記組み込みデバイス（１１２）と
を備え、
前記メモリ（１１６）は、前記無線スタックの少なくとも１つの構成要素（１１８）を格納するように構成され、前記組み込みデバイスは、前記組み込みデバイスと前記ピアデバイスとの間の接続が確立されると前記少なくとも１つのアプリケーションを実行するように構成されることを特徴とするシステム。
【請求項２】
複数のピアデバイス（２０２、２０２ａ、２０２ｂ）は、１つ以上のアプリケーション（２０４）を提供するために前記組み込みデバイス（１１２）に接続される一次ピアデバイス（２０２）を有し、他のピアデバイス（２０２ａ、２０２ｂ）は、前記一次ピアデバイス（２０２）を介して前記組み込みデバイス（１１２）と通信することを特徴とする請求項１記載のシステム。
【請求項３】
前記アプリケーションモジュール（２０４ａ、２０４ｂ）の構成要素は、前記他のピアデバイス（２０２ａ、２０２ｂ）に属することを特徴とする請求項２記載のシステム。
【請求項４】
インタフェース層（３２４）を更に備え、前記インタフェース層（３２４）は、前記組み込みデバイス（１１２）と複数のピアデバイス（３０２ａ、３０２ｂ）との間の通信を可能にするように構成されることを特徴とする請求項１記載のシステム。
【請求項５】
前記インタフェース層（４２４）は、前記組み込みデバイス（４１２）に提供されることを特徴とする請求項４記載のシステム。
【請求項６】
複数の前記組み込みデバイス（１１２）は、無線リンクにより１つのピアデバイス（１０２）に接続されることを特徴とする請求項１記載のシステム。
【請求項７】
前記組み込みデバイス（１１２）は、前記組み込みデバイス（１１２）の無線プロトコルスタックとは異なる無線プロトコルスタックを有する前記ピアデバイス（１０２）と通信するために他の無線スタック（１２２）を有することを特徴とする請求項１記載のシステム。
【請求項８】
少なくとも１つのアプリケーションモジュール（１０４）と１つ以上の無線スタックの少なくとも１つの構成要素（１０６）とを有する少なくとも１つのピアデバイス（１０２）を介して少なくとも１つの組み込みデバイス（１１２）を制御する方法であって、
前記少なくとも１つのアプリケーションモジュール（１０４）により前記無線スタックの構成要素（１０６）を初期化した（５０２）ときに前記少なくとも１つのピアデバイス（１０２）と前記少なくとも１つの組み込みデバイス（１１２）との間に接続を確立するステップ（５０４）と、
無線リンク（１１０）を介して前記ピアデバイス（１０２）の前記無線スタック（１０６）から前記組み込みデバイス（１１２）に独自のメッセージを送出するステップ（５０６）と、
前記独自のメッセージを受信した時に前記無線スタック（１０６）から受信されるデータと他のソースから受信されるデータとを区別するために前記組み込みデバイス（１１２）において機構を確立するステップ（５１０）と、
前記組み込みデバイスが前記少なくとも１つのアプリケーションモジュール（１０４）を実行する準備ができた後に前記組み込みデバイス（１１２）から前記ピアデバイス（１０２）に確認メッセージを送出するステップ（５１２）と、
前記組み込みデバイス（１１２）において前記ピアデバイス（１０２）の前記無線スタックの構成要素（１０６）に格納された前記少なくとも１つのアプリケーションを実行するステップ（５１４）と
を備えることを特徴とする方法。
【請求項９】
前記接続（５０４）は、前記組み込みデバイスのデータルーティングエンティティ（１１４）と前記ピアデバイスのデータルーティングエンティティ（１０８）との間に確立されることを特徴とする請求項８記載の方法。
【請求項１０】
前記アプリケーションが種々のピアデバイスに格納される場合に種々のピアデバイス（２０２ａ、２０２ｂ）間の通信（５０４）を更に備えることを特徴とする請求項８記載の方法。
【請求項１１】
前記組み込みデバイス（１１２）は、前記アプリケーション（２０４ａ、２０４ｂ）を実行するために１つのピアデバイス（２０２）に対してのみ接続されることを特徴とする請求項１０記載の方法。
【請求項１２】
インタフェース層（３２４）を介する前記組み込みデバイス（１１２）と前記複数のピアデバイス（３０２ａ、３０２ｂ）との間の通信（５０４）を更に含むことを特徴とする請求項８記載の方法。
【請求項１３】
無線通信システムの組み込みデバイス（１１２）であって、
前記無線スタックの別の構成要素（１０６）が前記通信システムにおいて少なくとも１つのアプリケーションモジュール（１０４）を有する１つ以上のピアデバイス（１０２）において提供されるような無線スタックの構成要素（１１８）と、
前記１つ以上のピアデバイスとの無線接続を確立するように構成されるデータルーティングエンティティ（１１４）と
を備え、
前記組み込みデバイスは、前記ピアデバイス（１０２）における前記アプリケーションの実行／実現に基づいて機能を示すように構成されることを特徴とする組み込みデバイス。
【請求項１４】
複数のピアデバイス（３０２ａ、３０２ｂ）と通信するためのインタフェース層（４２４）を更に含むことを特徴とする請求項１３記載の組み込みデバイス。
【請求項１５】
前記組み込みデバイス（１１２）は、前記組み込みデバイス（１１２）の無線プロトコルスタックとは異なる無線プロトコルスタックを有する前記ピアデバイス（１０２）と通信するための他の無線スタック（１２２）を有することを特徴とする請求項１３記載の組み込みデバイス。
【請求項１６】
無線通信システムのサーバ（１０２）であって、
無線スタックの構成要素（１０６）を有するメモリであり、前記無線スタックの他の構成要素（１１８）が前記無線通信システムにおける組み込みデバイス（１１２）において提供され、１つ以上のアプリケーションが少なくとも構成要素的に前記サーバ及び前記組み込みデバイスにインストールされるメモリと、
前記少なくとも１つの組み込みデバイス（１１２）との無線接続を確立するように構成されるルータ（１０８）と
を備え、
前記サーバは、前記組み込みデバイスで実行する前記アプリケーションの前記構成要素の機能を制御するように構成されることを特徴とするサーバ。
【手続補正書】
【提出日】平成25年11月25日(2013.11.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリ（ＮＶＭ）セルであって、
ドレイン電極と、バルク領域電極と、ソース電極と、共通ストレージノードに接続されるゲート電極とを有する第１ＮＭＯＳプログラミングトランジスタ、
ドレイン電極と、バルク領域電極と、ソース電極と、前記共通ストレージノードに接続されるゲート電極とを有する第２ＮＭＯＳ読み出しトランジスタ、
相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第３ＮＭＯＳ消去トランジスタ、および
相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第４ＮＭＯＳ制御トランジスタ、
を含む、不揮発性メモリセル。
【請求項２】
不揮発性メモリ（ＮＶＭ）セルをプログラムする方法であって、
前記ＮＶＭセルが、ドレイン電極と、バルク領域電極と、ソース電極と、共通ストレージノードに接続されるゲート電極とを有する第１ＮＭＯＳプログラミングトランジスタ、ドレイン電極と、バルク領域電極と、ソース電極と、前記共通ストレージノードに接続されるゲート電極とを有する第２ＮＭＯＳ読み出しトランジスタ、相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第３ＮＭＯＳ消去トランジスタ、および相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第４ＮＭＯＳ制御トランジスタを含み、
前記ＮＶＭセルをプログラムする方法が、
前記第１、第２、第３、および第４のＮＭＯＳトランジスタの前記ソース、ドレイン、バルク領域、およびゲート電極を正の基準電圧に設定すること、
前記第２ＮＭＯＳ読み出しトランジスタの前記ソース、ドレイン、およびバルク領域電極に禁止電圧を印加しながら、前記第１ＮＭＯＳプログラミングトランジスタの前記ソースおよびドレイン電極を前記正の基準電圧に設定し、前記第１ＮＭＯＳプログラミングトランジスタの前記バルク領域電極を前記正の基準電圧または前記禁止電圧に維持すること、
予め選択されるプログラミング時間中、前記第４ＮＭＯＳ制御トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記正の基準電圧から所定の負の制御電圧に傾斜減少させながら、前記予め選択されるプログラミング時間中、前記第３ＮＭＯＳ消去トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記正の基準電圧から所定の負の消去電圧に傾斜減少させること、
前記予め選択されるプログラミング時間の終わりに、前記第４ＮＭＯＳ制御トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記所定の負の制御電圧から前記正の基準電圧に傾斜増加させながら、前記第３ＮＭＯＳ消去トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記所定の負の消去電圧から前記正の基準電圧に傾斜増加させること、および、
前記第１、第３、および第４のＮＭＯＳトランジスタの前記ソース、ドレイン、バルク領域、およびゲート電極を前記正の基準電圧に戻しながら、前記第２ＮＭＯＳ読み出しトランジスタの前記ソース、ドレイン、およびバルク領域電極を前記禁止電圧に設定すること、
を含む、方法。
【請求項３】
請求項２に記載の方法であって、前記禁止電圧が０Ｖである、方法。
【請求項４】
複数の不揮発性メモリ（ＮＶＭ）セルを含むＮＶＭセルアレイをプログラムする方法であって、
前記アレイ中の各ＮＶＭセルが、ドレイン電極と、バルク領域電極と、ソース電極と、共通ストレージノードに接続されるゲート電極とを有する第１ＮＭＯＳプログラミングトランジスタ、ドレイン電極と、バルク領域電極と、ソース電極と、前記共通ストレージノードに接続されるゲート電極とを有する第２ＮＭＯＳ読み出しトランジスタ、相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第３ＮＭＯＳ消去トランジスタ、および相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第４ＮＭＯＳ制御トランジスタを含み、
前記ＮＶＭセルアレイをプログラムする方法が、
前記第１、第２、第３、および第４のＮＭＯＳトランジスタの前記ソース、ドレイン、バルク領域、およびゲート電極を正の基準電圧に設定すること、
前記ＮＶＭセルアレイ内のプログラムするために選択される各ＮＶＭセル毎に、前記第２ＮＭＯＳ読み出しトランジスタの前記ソース、ドレイン、およびバルク領域電極に禁止電圧を印加しながら、前記第１ＮＭＯＳプログラミングトランジスタの前記ソースおよびドレイン電極を前記正の基準電圧に設定し、前記第１ＮＭＯＳプログラミングトランジスタの前記バルク領域電極を前記正の基準電圧または前記禁止電圧に維持すること、
前記ＮＶＭセルアレイ内のプログラムするように選択されない各ＮＶＭセル毎に、前記第２ＮＭＯＳ読み出しトランジスタおよび前記第１ＮＭＯＳプログラミングトランジスタの前記ソース、ドレイン、およびバルク領域電極を前記禁止電圧に設定すること、
前記ＮＶＭセルアレイ内のプログラムするために選択される各ＮＶＭセル毎に、予め選択されるプログラミング時間中、前記第４ＮＭＯＳ制御トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記正の基準電圧から所定の負の制御電圧に傾斜減少させながら、前記予め選択されるプログラミング時間中、前記第３ＮＭＯＳ消去トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記正の基準電圧から所定の負の消去電圧に傾斜減少させること、
前記ＮＶＭセルアレイ内のプログラムするために選択される各ＮＶＭセル毎に、前記予め選択されるプログラミング時間の終わりに、前記第４ＮＭＯＳ制御トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記所定の負の制御電圧から前記正の基準電圧に傾斜増加させながら、前記第３ＮＭＯＳ消去トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記所定の負の消去電圧から前記正の基準電圧に傾斜増加させること、および、
前記ＮＶＭセルアレイ内の各ＮＶＭセル毎に、前記第１、第３、および第４のＮＭＯＳトランジスタの前記ソース、ドレイン、バルク領域、およびゲート電極を前記正の基準電圧に戻しながら、前記第２ＮＭＯＳ読み出しトランジスタの前記ソース、ドレイン、およびバルク領域電極を前記禁止電圧に設定すること、
を含む、方法。
【請求項５】
請求項４に記載の方法であって、前記禁止電圧が０Ｖである、方法。
【手続補正書】
【提出日】平成26年2月4日(2014.2.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
品物が配置される所定のサイズの容器（３３０）内にＲＦ場を確立するためのＲＦＩＤ使用可能モジュールシステム（４０４）であって、各品物は、データ識別情報を伴うＲＦＩＤタグを有し、各ＲＦＩＤタグは動作周波数を有し、前記ＲＦＩＤ使用可能モジュールは、
前記容器の周囲に略完全に形成されたファラデー箱（４０６）と、
品物が配置される前記容器に対して選択された場所にベースを取り付けるように構成された取付け固定具を有するベース（４３０）であって、前記容器が、前記容器サイズを有し、前記ベースが、前記ベースおよび前記ベースのコンポーネントが前記容器内に配置されたタグ付き品物と相互作用するように、前記容器サイズと適合するように選択されたベースサイズを有する、ベースと、
前記ベースに設置され、かつ、前記容器内に設置された品物の前記ＲＦＩＤタグが動作する周波数において、この動作周波数は前記容器の共振周波数以外であり、前記容器内に安定した作動ＲＦ場を確立するように構成された、同調プローブアンテナ（４１４）であって、前記プローブは、前記動作周波数の電磁（ＥＭ）エネルギを前記ファラデー箱内に注入し、それにより前記容器内に注入し、前記ファラデー箱の壁に対する前記プローブの位置は、前記ファラデー箱内の前記動作周波数の反射されたＥＭエネルギが前記プローブの位置で同相になることにより、前記動作周波数における前記容器内への電力伝達が最適化されるように選択されるように構成された、前記同調プローブアンテナと、
前記ベースに設置され、かつ、前記作動ＲＦ場に応じて前記容器内に生成されたＲＦＩＤデータ信号を受信するように構成された、受信アンテナ（４３２）と、
前記受信アンテナから前記ＲＦＩＤデータ信号を受信し、前記データ信号を処理するように構成された前記ベースに設置されたＲＦＩＤリーダユニット（４４０）と、
前記リーダユニットから前記処理されたデータ信号を受信し、前記処理されたデータ信号を遠隔地へ通信するように構成された前記ベースに設置された通信ユニットと、
少なくとも前記プローブアンテナおよび前記受信アンテナが、前記ファラデー箱内に設置され、
前記遠隔地に設置されたデータベースであって、前記品物にそれぞれ取り付けられた前記タグのデータ識別情報と相関する前記タグ付き品物に関する情報を含むデータベース（３２０）と、
前記処理されたデータ信号を受信し、前記データ信号を前記データベースと比較し、前記比較に基づいて前記タグ付き品物に関する情報を提供するように構成された、前記遠隔地に設置されたリモートプロセッサ（３１０）と、
を備えることを特徴とする、ＲＦＩＤ使用可能モジュールシステム。
【請求項２】
前記比較に基づいた前記タグ付きの品物に関する情報が、以下の情報、すなわち、
再発注のために最小／最大レベルと比較される在庫レベル、
偽造防止、
電子ペディグリ／シリアル番号化能力、
ロット管理、
投薬ミスの防止、
ＮＤＣ管理、および
使用期限管理、
の少なくとも１つを含むことをさらに特徴とする、請求項１に記載のＲＦＩＤ使用可能モジュールシステム。
【請求項３】
前記リーダが、スケジュールに従って、前記容器に、前記ＲＦ場を確立するように構成されることをさらに特徴とする、請求項１に記載のＲＦＩＤ使用可能モジュールシステム。
【請求項４】
前記プローブアンテナが、前記容器内の品物数の増減に対応するために、自動的に再同調して、前記容器の周波数と共振しない周波数において、前記容器内に前記安定した作動ＲＦ場を確立するように構成されることをさらに特徴とする、請求項１に記載のＲＦＩＤ使用可能モジュールシステム。
【請求項５】
前記ベースのサイズが、前記ベースが前記容器のサイズに合致して適合されるように選択されることにより、前記モジュールシステムが、前記容器に後付けするように使用されることをさらに特徴とする、請求項１に記載のＲＦ使用可能モジュールシステム。
【請求項６】
複数のプローブアンテナと、複数の受信アンテナとをさらに備え、前記リーダが前記複数のアンテナの間の前記ベースの中央に設置されることをさらに特徴とする、請求項１に記載のＲＦ使用可能モジュールシステム。
【請求項７】
４つの受信アンテナと、２つのプローブアンテナと、２つのスイッチとを備え、前記リーダが、前記ベースに取り付けられるＲＦＩＤリーダ回路基板を備え、前記プローブアンテナ、前記スイッチおよび前記リーダが、前記アンテナ間の中央に設置されたＲＦＩＤリーダ回路基板に取り付けられることをさらに特徴とする、請求項６に記載のＲＦ使用可能モジュールシステム。
【請求項８】
ＲＦＩＤタグ付きの品物が配置されるサイズの容器内にＲＦ場を確立するために、前記容器をＲＦＩＤ使用可能にする方法であって、
前記容器に対して完全にファラデー箱を形成する、ステップと、
ＲＦＩＤタグ付きの品物が配置される容器に対して選択された場所にベースを取り付けるステップであって、前記ベースは、ベースおよび前記ベースのコンポーネントが前記容器内に配置された品物のＲＦＩＤタグと相互作用するように、前記容器サイズと適合するように選択されたベースサイズを有する、ステップと、
前記ＲＦＩＤタグの動作周波数において、この動作周波数は前記容器の共振周波数以外であり、前記容器内に安定した作動ＲＦ場を確立するように、前記ベースに取り付けられた同調プローブアンテナを励起するステップであって、前記プローブは、前記動作周波数において前記ファラデー箱内に電磁（ＥＭ）エネルギを注入し、前記ファラデー箱の金属製の壁に対する前記プローブの位置が、前記ファラデー箱内の前記動作周波数の反射されたＥＭエネルギが、前記プローブの位置において同相になり、これにより、前記動作周波数における前記容器内への電力伝達が最適化されるように選択されるように構成され、前記安定した作動ＲＦ場は、前記容器に配置されたすべてのＲＦＩＤタグ付きの品物に及ぶ、ステップと、
ＲＦＩＤタグが前記安定した作動ＲＦ場によって作動された後、前記容器内の品物にＲＦＩＤタグからＲＦＩＤ個体識別データ信号を受信するステップと、
前記容器内の前記作動した品物からＲＦＩＤデータ信号を読み取り、処理するステップと、
前記処理されたＲＦＩＤデータ信号を遠隔地に通信するステップと、
を含む方法。
【請求項９】
前記容器内のＲＦＩＤタグ付きの品物数の増減に対応するために、前記プローブアンテナを自動的に再同調して、非共振周波数において、前記容器内に安定した作動ＲＦ場を確立する、ステップを含むことをさらに特徴とする、請求項８に記載の方法。
【請求項１０】
前記遠隔地に位置されたリモートプロセッサ（３１０）において前記処理されたデータ信号を受信するステップと、前記受信され処理されたデータ信号と前記データベースとを比較するステップと、前記比較に基づいて前記タグ付き品物に関する情報を提供するステップとをさらに特徴とする請求項８に記載の方法。
【手続補正書】
【提出日】平成25年11月25日(2013.11.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリ（ＮＶＭ）セルであって、
共通接続されるソース、ドレイン、及びバルク領域電極と、記憶ノードに接続されるゲート電極とを有するＮＭＯＳ制御トランジスタ、
共通接続されるソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＰＭＯＳ消去トランジスタ、
ソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＮＭＯＳデータトランジスタであって、前記バルク領域電極が共通バルクノードに接続される、前記ＮＭＯＳデータトランジスタ、
前記ＮＭＯＳデータトランジスタの前記ドレイン電極に接続されるソース電極と、ドレイン電極と、前記共通バルクノードに接続されるバルク領域電極と、ゲート電極とを有する第１のＮＭＯＳパスゲートトランジスタ、及び、
前記ＮＭＯＳデータトランジスタの前記ソース電極に接続されるドレイン電極と、ソース電極と、前記共通バルクノードに接続されるバルク領域電極と、ゲート電極とを有する第２のＮＭＯＳパスゲートトランジスタ、
を含む、ＮＶＭセル。
【請求項２】
不揮発性メモリ（ＮＶＭ）セルをプログラミングする方法であって、
前記ＮＶＭセルが、
共通接続されるソース、ドレイン、及びバルク領域電極と、記憶ノードに接続されるゲート電極とを有するＮＭＯＳ制御トランジスタ、
共通接続されるソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＰＭＯＳ消去トランジスタ、
ソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＮＭＯＳデータトランジスタであって、前記バルク領域電極が共通バルクノードに接続される、前記ＮＭＯＳデータトランジスタ、
前記ＮＭＯＳデータトランジスタの前記ドレイン電極に接続されるソース電極と、第１のアレイビット線に接続されるドレイン電極と、前記共通バルクノードに接続されるバルク領域電極と、第１のアレイワード線に接続されるゲート電極とを有する第１のＮＭＯＳパスゲートトランジスタ、及び、
前記ＮＭＯＳデータトランジスタの前記ソース電極に接続されるドレイン電極と、第２のアレイビット線に接続されるソース電極と、前記共通バルクノードに接続されるバルク領域電極と、第２のアレイワード線に接続されるゲート電極とを有する第２のＮＭＯＳパスゲートトランジスタ、
を含み、
前記ＮＶＭセルプログラミング方法が、
前記ＮＶＭセルの前記ＮＭＯＳ制御トランジスタ、前記ＰＭＯＳ消去トランジスタ、及び前記ＮＭＯＳデータトランジスタの、ソース、ドレイン、バルク領域、及びゲート電極を０Ｖに設定すること、
前記第１のアレイワード線を正の禁止電圧に及び前記第１のアレイビット線を０Ｖに設定すること、或いは前記第２のアレイワード線を前記正の禁止電圧に及び前記第２のアレイビット線を０Ｖに設定することのいずれか、又はその両方をする一方で、前記共通バルクノードを０Ｖに設定すること、
予め定義されたプログラミング時間の間、前記ＮＭＯＳ制御トランジスタの共通接続されるソース、ドレイン、及びバルク領域電極に印加される制御電圧を０Ｖから最大の正の制御電圧まで及び前記ＰＭＯＳ消去トランジスタの共通接続されるソース、ドレイン、及びバルク領域電極に印加される消去電圧を０Ｖから最大の正の消去電圧まで傾斜増加させること、
前記制御電圧を前記最大の正の制御電圧から０Ｖまで及び前記消去電圧を前記最大の正の消去電圧から０Ｖまで傾斜減少させること、及び、
前記正の禁止電圧に設定された全ての電極を０Ｖに戻すこと、
を含む、方法。
【請求項３】
請求項２の前記プログラミング方法であって、前記正の禁止電圧が約３．３Ｖである、方法。
【請求項４】
請求項２の前記プログラミング方法であって、前記正の禁止電圧が約５．０Ｖである、方法。
【請求項５】
複数の不揮発性メモリ（ＮＶＭ）セルを含むＮＶＭセルアレイをプログラミングする方法であって、
前記アレイ内の各ＮＶＭセルが、
共通接続されるソース、ドレイン、及びバルク電極と、記憶ノードに接続されるゲート電極とを有するＮＭＯＳ制御トランジスタ、
共通接続されるソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＰＭＯＳ消去トランジスタ、
ソース、ドレイン、及びバルク領域電極と、前記記憶ノードに接続されるゲート電極とを有するＮＭＯＳデータトランジスタであって、前記バルク領域電極が共通バルクノードに接続される、前記ＮＭＯＳデータトランジスタ、
前記ＮＭＯＳデータトランジスタの前記ドレイン電極に接続されるソース電極と、第１のアレイビット線に接続されるドレイン電極と、前記共通バルクノードに接続されるバルク領域電極と、第１のアレイワード線に接続されるゲート電極とを有する第１のＮＭＯＳパスゲートトランジスタ、及び、
前記ＮＭＯＳデータトランジスタの前記ソース電極に接続されるドレイン電極と、第２のアレイビット線に接続されるソース電極と、前記共通バルクノードに接続されるバルク領域電極と、第２のアレイワード線に接続されるゲート電極とを有する第２のＮＭＯＳパスゲートトランジスタ、
を含み、
前記ＮＶＭセルアレイをプログラミングする方法が、
前記ＮＶＭセルアレイ内の各ＮＶＭセルに対し、前記ＮＭＯＳ制御トランジスタ、前記ＰＭＯＳ消去トランジスタ、及び前記ＮＭＯＳデータトランジスタの、ソース、ドレイン、バルク領域、及びゲート電極を０Ｖに設定すること、
プログラミングするために選択される前記ＮＶＭセルアレイ内の各ＮＶＭセルに対し、前記第１のアレイワード線を正の禁止電圧に及び前記第１のアレイビット線を０Ｖに設定するか、或いは前記第２のアレイワード線を前記正の禁止電圧に及び前記第２のアレイビット線を０Ｖに設定すること、又はその両方とする一方で、前記共通バルクノードを０Ｖに設定すること、
プログラミングのために選択されない前記ＮＶＭセルアレイ内の各ＮＶＭセルに対し、前記第１及び第２のアレイワード線を０Ｖに設定する一方で、前記第１の又は第２のアレイビット線のいずれか又はその両方を、前記正の禁止電圧又は０Ｖに設定する一方、前記共通バルクノードを０Ｖに設定すること、プログラミング時間の間、前記制御電圧を０Ｖから最大の正の制御電圧まで及び消去電圧を０Ｖから最大の正の消去電圧まで傾斜増加させること、
前記ＮＭＯＳ制御トランジスタの共通接続されるソース、ドレイン、及びバルク領域電極に印加される制御電圧を前記最大の正の制御電圧から０Ｖまで及び前記ＰＭＯＳ消去トランジスタの共通接続されるソース、ドレイン、及びバルク領域電極に印加される消去電圧を前記最大の正の消去電圧から０Ｖまで傾斜減少させること、及び、
前記正の禁止電圧に設定された前記ＮＶＭセルアレイ内の全ての電極を０Ｖに戻すこと、
を含む、方法。
【請求項６】
請求項５に記載のプログラミング方法であって、前記正の禁止電圧が約３．３Ｖである、方法。
【請求項７】
請求項５に記載のプログラミング方法であって、前記正の禁止電圧が約５．０Ｖである、方法。
【手続補正書】
【提出日】平成25年11月27日(2013.11.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
段階的なカソード構造であって、
導電性基板と、
導電性基板上に形成される第１の気孔率を有する第１のカソード活性材料を含む第１の多孔質層と、
第１の多孔質層上に形成される第２の気孔率を有する第２のカソード活性材料を含む第２の多孔質層と
を備え、第１の気孔率が、第２の気孔率未満である段階的なカソード構造。
【請求項２】
導電性基板が、アルミニウムを含む、請求項１に記載の段階的なカソード構造。
【請求項３】
第１のカソード活性材料および第２のカソード活性材料が、二酸化リチウムコバルト（ＬｉＣｏＯ２）、二酸化リチウムマンガン（ＬｉＭｎＯ２）、二硫化チタン（ＴｉＳ２）、ＬｉＮｉｘＣｏ１−２ｘＭｎＯ２、ＬｉＭｎ２Ｏ４、ＬｉＦｅＰＯ４、ＬｉＦｅ１−ｘＭｇＰＯ４、ＬｉＭｏＰＯ４、ＬｉＣｏＰＯ４、Ｌｉ３Ｖ２（ＰＯ４）３、ＬｉＶＯＰＯ４、ＬｉＭＰ２Ｏ７、ＬｉＦｅ１．５Ｐ２Ｏ７、ＬｉＶＰＯ４Ｆ、ＬｉＡｌＰＯ４Ｆ、Ｌｉ５Ｖ（ＰＯ４）２Ｆ２、Ｌｉ５Ｃｒ（ＰＯ４）２Ｆ２、Ｌｉ２ＣｏＰＯ４Ｆ、Ｌｉ２ＮｉＰＯ４Ｆ、Ｎａ５Ｖ２（ＰＯ４）２Ｆ３、Ｌｉ２ＦｅＳｉＯ４、Ｌｉ２ＭｎＳｉＯ４、Ｌｉ２ＶＯＳｉＯ４、ＬｉＮｉＯ２、およびそれらの組み合わせからなる群から個々に選択される、請求項１に記載の段階的なカソード構造。
【請求項４】
第１のカソード活性材料が、第２のカソード活性材料の粒径未満である粒径を有する、請求項３に記載の段階的なカソード構造。
【請求項５】
第１のカソード活性材料の粒径が、約２μｍ〜約１５μｍの直径を有し、第２のカソード活性材料の粒径が、約２μｍ〜約１５μｍの直径を有する、請求項４に記載の段階的なカソード構造。
【請求項６】
第１のカソード活性材料の粒径が、約１ｎｍ〜約１００ｎｍの直径を有し、第２のカソード活性材料の粒径が、約１ｎｍ〜約１００ｎｍの直径を有する、請求項４に記載の段階的なカソード構造。
【請求項７】
第１の気孔率が、同じ材料から形成された固体膜に比べて約２０％〜約３５％であり、第２の気孔率が、同じ材料から形成された固体膜に比べて約４０％〜約７０％である、請求項１に記載の段階的なカソード構造。
【請求項８】
段階的なカソード構造を形成する方法であって、
導電性基板を用意するステップと、
導電性基板上に第１の気孔率を有する第１のカソード活性材料を含む第１の多孔質層を堆積させるステップと、
第１の多孔質層上に第２の気孔率を有する第２のカソード活性材料を含む第２の多孔質層を堆積させるステップと
を含み、第２の気孔率が第１の気孔率より大きい方法。
【請求項９】
第１の多孔質層をカレンダリングして、第１の気孔率を第３の気孔率まで減少させるステップをさらに含む、請求項８に記載の方法。
【請求項１０】
導電性基板がアルミニウムを含む、請求項８に記載の方法。
【請求項１１】
第１のカソード活性材料および第２のカソード活性材料が、二酸化リチウムコバルト（ＬｉＣｏＯ２）、二酸化リチウムマンガン（ＬｉＭｎＯ２）、二硫化チタン（ＴｉＳ２）、ＬｉＮｉｘＣｏ１−２ｘＭｎＯ２、ＬｉＭｎ２Ｏ４、ＬｉＦｅＰＯ４、ＬｉＦｅ１−ｘＭｇＰＯ４、ＬｉＭｏＰＯ４、ＬｉＣｏＰＯ４、Ｌｉ３Ｖ２（ＰＯ４）３、ＬｉＶＯＰＯ４、ＬｉＭＰ２Ｏ７、ＬｉＦｅ１．５Ｐ２Ｏ７、ＬｉＶＰＯ４Ｆ、ＬｉＡｌＰＯ４Ｆ、Ｌｉ５Ｖ（ＰＯ４）２Ｆ２、Ｌｉ５Ｃｒ（ＰＯ４）２Ｆ２、Ｌｉ２ＣｏＰＯ４Ｆ、Ｌｉ２ＮｉＰＯ４Ｆ、Ｎａ５Ｖ２（ＰＯ４）２Ｆ３、Ｌｉ２ＦｅＳｉ０４、Ｌｉ２ＭｎＳｉＯ４、Ｌｉ２ＶＯＳｉＯ４、ＬｉＮｉＯ２、およびそれらの組み合わせからなる群から独立して選択される、請求項８に記載の方法。
【請求項１２】
第１の気孔率が、同じ材料から形成された固体膜に比べて約２０％〜約３５％であり、第２の気孔率が、同じ材料から形成された固体膜に比べて約４０％〜約７０％である、請求項８に記載の方法。
【請求項１３】
第１の気孔率が、同じ材料から形成された固体膜に比べて約４０％〜約５０％であり、第２の気孔率が、同じ材料から形成された固体膜に比べて約４０％〜約５０％であり、第３の気孔率が、同じ材料から形成された固体膜に比べて約３０％〜約３５％である、請求項９に記載の方法。
【請求項１４】
第１の多孔質層を堆積させるステップが、静電スプレープロセスを実行することを含み、第２の多孔質層を堆積させるステップが、スリットコーティングプロセスを実行することを含む、請求項８に記載の方法。
【請求項１５】
第１のカソード活性材料が、約２μｍ〜約１５μｍの第１の直径を有する粒子を含み、第２のカソード活性材料が、約５μｍ〜約１５μｍの第２の直径を有する粒子を含み、第２の直径が、第１の直径より大きい、請求項８に記載の方法。
【手続補正書】
【提出日】平成26年2月3日(2014.2.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
各異なる高さに複数のセルスタックを有し、各セルスタックは、水直平面に延びる電極を有するセルのスタックを有する、複数の異なる高さに配置されたセルスタックに電解質液を供給するためのシステムであって、
前記システムは、電解質液を入れるための複数の供給タンクを前記異なる高さに１つずつ含み、各供給タンクは、それぞれ前記電解質液の表面が大気圧であることを確保する開口部を有し、かつその高さの前記複数のセルスタックに電解質液を供給する供給ダクトによって接続され、
前記システムは更に、電解質液貯蔵タンクと、前記電解質液貯蔵タンクから最も上の前記供給タンクに電解質液を供給するための手段とを含み、
各供給タンクには、越流堰と該堰と連通する出口ダクトとが組み込まれ、最も低い前記供給タンクを除く各供給タンクについて、出口ダクトは越流する電解質液をより低い高さの供給タンクに供給するよう配置され、前記電解質液貯蔵タンクは、前記最も低い供給タンクの下にあり、前記最も低い供給タンクからの前記出口ダクトは、前記電解質液貯蔵タンクに供給し、
前記セルスタックは、作動中、各セルスタックの入口と出口との間で、電解質液が連続的に流れるセルスタックであり、各セルスタックの前記出口から流出する電解質液は、セルスタック流出ダクトを通って前記電解質液貯蔵タンクに戻される、ことを特徴とするシステム。
【請求項２】
各セルスタックは、前記出口に、前記電解質液の流出を制限するための流量絞り弁を含むことを特徴とする、請求項１に記載のシステム。
【請求項３】
同一高さの複数のセルスタックは、水圧的に等しいそれぞれの供給ダクトにより前記同一の供給タンクから供給されることを特徴とする、請求項１又は２に記載のシステム。
【請求項４】
前記最も高い供給タンクに電解質液を供給するための前記手段は、ポンプを備えることを特徴とする、請求項１〜３のいずれかに記載のシステム。
【請求項５】
各セルスタックは、前記流出する電解質液が流れ込む閉鎖容器によって囲まれ、前記閉鎖容器は、前記電解質液を前記電解質液貯蔵タンクに戻すための前記セルスタック流出ダクトを備えることを特徴とする、請求項１〜４のいずれかに記載のシステム。
【請求項６】
前記セルスタックは、空気の通過流が供給される燃料電池スタックであり、前記空気は前記セルスタックを囲む前記閉鎖容器に集められ、排出流出ダクトを通って抽出されることを特徴とする、請求項５に記載のシステム。
【請求項７】
前記抽出された空気に存在する任意の燃料ガスを検知するためのセンサを備えることを特徴とする、請求項６に記載のシステム。
【請求項８】
各セルスタックは、供給ダクトによって、前記同一の高さで、前記供給タンクに接続され、各供給ダクトには、前記セルスタックへの電解質液の流れを遮断する遮断弁が組み込まれることを特徴とする、請求項１〜７のいずれかに記載のシステム。
【請求項９】
前記遮断弁と前記セルスタックとの間の供給ダクト内に接続が設けられ、前記接続は、供給ダクトとドレイン弁を有するドレイン配管との連通をもたらし、前記ドレイン配管は、電解質貯蔵タンクと連通することを特徴とする、請求項８記載のシステム。
【手続補正書】
【提出日】平成26年1月30日(2014.1.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の発光ダイオードを有する第１負荷と第２の発光ダイオードを有する第２負荷とを有する負荷回路を駆動するためのドライバ回路であって、
−  ソース回路に結合されるべき一次側巻線と、前記第１負荷に結合されるべき第１二次側巻線と、前記第２負荷に結合されるべき第２二次側巻線とを備えるトランス回路と、
−  第１二次側電流を、一次側電流及び一次側電圧及び一次側インダクタンス及び第１変圧比の第１関数として決定する決定回路と、
を有するドライバ回路。
【請求項２】
前記第１関数は、前記第１二次側電流が前記一次側インダクタンスにより除算された前記一次側電圧の積分に比例する第１信号と前記一次側電流に比例する第２信号との間の差に比例し、該差は前記第１変圧比により乗算されると定義し、前記決定回路は、第２二次側電流を、前記一次側電流及び前記一次側電圧及び前記一次側インダクタンス及び第２変圧比の第２関数として決定し、前記第２関数は、前記第２二次側電流が前記第１信号と前記第２信号との間の前記差に比例し、該差が前記第２変圧比により乗算されると定義する請求項１に記載のドライバ回路。
【請求項３】
前記決定回路は、前記一次側電圧を抵抗の値により乗算すると共に該一次側電圧を一次側インダクタンスにより除算し且つ積分をとることにより前記第１信号を確立する一方、前記一次側電流を前記抵抗の値により乗算することにより前記第２信号を確立し、且つ、前記差を決定する変換回路を有し、該決定回路が、更に、前記差を整流すると共に該差を前記第１変圧比により乗算し且つ該差をローパスフィルタ処理する第１適合化回路を有し、該決定回路が、更に、前記差を整流すると共に該差を前記第２変圧比により乗算し且つ該差をローパスフィルタ処理する第２適合化回路を有する請求項２に記載のドライバ回路。
【請求項４】
前記決定回路が、一方における前記変換回路と他方における前記適合化回路との間に結合され、トリガ信号に応答して前記差におけるオフセットを検出するオフセット検出回路を更に有する請求項３に記載のドライバ回路。
【請求項５】
前記決定回路が、前記オフセット検出回路に結合され前記トリガ信号を発生する発生回路を更に有する請求項４に記載のドライバ回路。
【請求項６】
前記第１二次側巻線と前記第１負荷との間に第１インダクタを備えると共に前記第２二次側巻線と前記第２負荷との間に第２インダクタを備える第１インダクタ回路を更に有し、前記第１インダクタ及び前記第２インダクタが前記第１二次側電流及び前記第２二次側電流をバランスさせるために誘導的に結合される請求項１に記載のドライバ回路。
【請求項７】
前記第１インダクタ回路の前記第１インダクタ及び前記第２インダクタが、２つの巻線を備える変圧器をそれぞれ有する請求項６に記載のドライバ回路。
【請求項８】
前記第１インダクタ回路の前記第１インダクタ及び前記第２インダクタが、１つの巻線を備える請求項６に記載のドライバ回路。
【請求項９】
前記第１インダクタ回路が、前記トランス回路の第３二次巻線と前記負荷回路の第３負荷との間に第３インダクタを更に有し、前記第３インダクタは、第３二次巻線を前記第１及び第２二次側電流とバランスさせるために前記第１及び第２のインダクタと誘導的に結合されている請求項６に記載のドライバ回路。
【請求項１０】
前記トランス回路の第３二次巻線と前記負荷回路の第３負荷との間に第３インダクタを備えると共に前記トランス回路の第４二次巻線と前記負荷回路の第４負荷との間に第４インダクタを備える第２インダクタ回路を更に有し、前記第３インダクタ及び第４インダクタは、第３二次側電流及び第４二次側電流をバランスさせるために誘導的に結合されており、前記第１負荷及び前記第２負荷、並びに、前記第３負荷及び前記第４負荷が、互いに、個々に及び独立して制御可能である請求項６に記載のドライバ回路。
【請求項１１】
前記ドライバ回路が、情報及び／又は制御目的のために、及び／又は、前記負荷回路の明るさ及び／又は色の推定のために、前記第１二次側電流を使用するのに適している請求項１に記載のドライバ回路。
【請求項１２】
請求項１に記載のドライバ回路を有すると共に、前記負荷回路を更に有する装置。
【請求項１３】
ソース回路に結合されるべき一次側巻線を備えると共に第１発光ダイオードを有する第１負荷に結合されるべき第１二次側巻線を備えると共に第２発光ダイオードを有する第２負荷に結合されるべき第２二次側巻線を備えるトランス回路を介して前記第１負荷及び前記第２負荷を有する負荷回路を駆動する方法であって、
−  第１二次側電流を、一次側電流及び一次側電圧及び一次側インダクタンス及び第１変圧比の第１関数として決定するステップ、
を有する方法。
【請求項１４】
請求項１３に記載の方法のステップを実行するコンピュータプログラム。
【請求項１５】
請求項１４に記載のコンピュータプログラムを記憶し且つ有する媒体。