【手続補正書】
【提出日】平成15年10月24日(2003.10.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
現ビデオ物体平面(VOP) と対応する一つまたは複数の基準VOP との間の動き推定によって、インタレーステキスチャ情報をテキスチャマクロブロック単位に符号化するインタレーステキスチャ情報符号化方法であって、前記現VOP 及び前記基準VOP における各テキスチャマクロブロックはＭ×Ｎ個の定義（または、未定義）テキスチャー画素よりなり、Ｍ及びＮは各々偶数の正の整数である、前記インタレーステキスチャ情報符号化方法であって、
前記各基準VOP における前記各テキスチャーマクロブロックが、少なくとも１つの定義テキスチャー画素と少なくとも１つの未定義画素とを有する境界ブロックであるか否かを判定する第ａ工程と、
前記境界ブロックを各々が（Ｍ／２）×Ｎ個のテキスチャー画素よりなる２つのフィールドブロックに分ける第ｂ工程と、
前記フィールドブロックの前記定義テキスチャー画素に基づいて、前記フィールドブロックの前記未定義テキスチャー画素を外挿して、前記２つのフィールドブロックに対する外挿境界ブロックを発生する第ｃ工程と、
定義フィールドブロックが前記未定義テキスチャー画素のみを有するフィールドブロックを表し、未定義フィールドブロックが少なくとも１つの前記定義テキスチャー画素を有するフィールドブロックを表す時、前記境界ブロックが前記定義フィールドブロック及び前記未定義フィールドブロックを有する場合、前記定義フィールドブロックに基づいて、前記未定義フィールドブロックをパディングする第ｄ工程
とを含むことを特徴とするインタレーステキスチャー情報符号化方法。
【請求項２】
前記インタレーステキスチャー情報符号化方法が、
前記外挿境界ブロックに基づいて、前記外挿境界ブロックに隣接しており、前記未定義テキスチャー画素のみよりなる未定義隣接ブロックを拡張させる第ｅ工程を、さらに含むことを特徴とする請求項１に記載のインタレーステキスチャー情報符号化方法。
【請求項３】
前記第ｃ工程が、
フィールドブロックにおける少なくとも１つの定義テキスチャー画素に基づいて、前記フィールドブロックにおける少なくとも１つの未定義テキスチャー画素をフィールドパディングして、前記フィールドブロックに対するパディングフィールドブロックを発生する第c1工程を、さらに備えることを特徴とする請求項２に記載のインタレーステキスチャー情報符号化方法。
【請求項４】
前記第c1工程が、
前記少なくとも１つの未定義テキスチャー画素を行単位にパディングして、パディング行を発生する第c11 工程と、
前記未定義テキスチャー画素のみを有する行を表す透明行が存在する場合、少なくとも一つの最も近接するパディング行に基づいて前記透明行をパディングする第c12 工程
とを備えることを特徴とする請求項３に記載のインタレーステキスチャー情報符号化方法。
【請求項５】
前記第ｅ工程が、
前記未定義隣接ブロックが複数の外挿境界ブロックによって取囲まれる場合、前記未定義隣接ブロックを中心として、左側、上側、右側及び下側の外挿境界ブロックのうちのいずれか一つを左上右下の順に選択する第e1過程と、
前記選択された外挿境界ブロックにおいて、前記未定義隣接ブロックと接する垂直または水平境界線を右側、下側、左側または上側に反復して、前記未定義隣接ブロックを拡張する第e2過程
とを備えることを特徴とする請求項４に記載のインタレーステキスチャー情報符号化方法。
【請求項６】
前記未定義フィールドブロックにおける前記未定義テキスチャー画素の全体が、定数にパディングされることを特徴とする請求項４に記載のインタレーステキスチャー情報符号化方法。
【請求項７】
前記未定義フィールドブロックにおける前記未定義テキスチャー画素の全体が、前記他のフィールドブロックに対する前記パディングフィールドブロック内の前記定義テキスチャー画素と、前記第c1過程にて得られるパディングテキスチャー画素との平均値にパディングされることを特徴とする請求項６に記載のインタレーステキスチャー情報符号化方法。
【請求項８】
前記未定義フィールドブロックにおける前記未定義テキスチャー画素の全体が、前記他のフィルタブロックに対する前記パディングフィールドブロック内の前記定義テキスチャー画素の平均値にパディングされることを特徴とする請求項６に記載のインタレーステキスチャー情報符号化方法。
【請求項９】
前記定数が、2L−1 (Lは、各画素に割り当てられるビットの数）として決まることを特徴とする請求項６に記載のインタレーステキスチャー情報符号化方法。
【請求項１０】
前記Ｌが、８であることを特徴とする請求項９に記載のインタレーステキスチャー情報符号化方法。
【請求項１１】
現ビデオ物体平面（VOP）とそれに対応する1つ以上の基準VOPとの間の動き推定によって、インタレーステキスチャー情報をテキスチャーマクロブロック単位に符号化し、前記現VOP及び前記基準VOPにおける各テキスチャーマクロブロックはM×N個のテキスチャー画素を有し、M及びNは各々偶数の正の整数である、インタレーステキスチャー情報符号化装置であって、
前記各基準VOPの前記各テキスチャーマクロブロックが境界ブロックであるか否かを検知し、前記境界ブロックが少なくとも1つの定義テキスチャー画素及び少なくとも1つの未定義テキスチャー画素を有する境界ブロック検知器と、
前記境界ブロックを2つのフィールドブロックに分け、各フィールドブロックがM/2×N個のテキスチャー画素を有するフィールドデバイダーと、
各フィールドブロックの前記未定義テキスチャー画素を前記各フィールドブロックの前記定義テキスチャー画素に基づいて外挿することにより、前記2つのフィールドブロックに対する外挿された境界ブロックを生成するテキスチャー画素パディング回路と、
前記境界ブロックの未定義フィールドブロックを前記境界ブロックの他のフィールドブロックに基づいてパディングし、前記未定義フィールドブロックは前記未定義テキスチャー画素のみを有するフィールドブロックを表す透明フィールドパディング回路
とを含むことを特徴とするインタレーステキスチャー情報符号化装置。
【請求項１２】
前記装置は、未定義隣接ブロックを前記外挿境界ブロックに基づいてパディングする隣接ブロックパディング回路をさらに含み、前記未定義隣接ブロックは前記外挿境界ブロックに隣接し、前記未定義テキスチャー画素のみを有することを特徴とする請求項11に記載のインタレーステキスチャー情報符号化装置。
【請求項１３】
前記装置はフィールドパディング回路をさらに含み、前記フィールドパディング回路は、前記フィールドブロック内の前記未定義テキスチャー画素を前記フィールドブロック内の前記定義テキスチャー画素に基づいてフィールドパディングすることにより、前記フィールドブロックに対するパディングフィールドブロックを発生することを特徴とする請求項12に記載のインタレーステキスチャー情報符号化装置。
【請求項１４】
前記未定義テキスチャー画素を行単位にパディングして、パディング行を発生する水平パディング回路と、
透明行を少なくとも1つの最も近接するパディング行に基づいてパディングし、前記透明行は前記未定義テキスチャー画素のみを有する行を表す透明行パディング回路
とを備えることを特徴とする請求項13に記載のインタレーステキスチャー情報符号化装置。
【請求項１５】
前記隣接ブロックパディング回路は、
前記未定義隣接ブロックの左側、上側、右側及び下側の外挿境界ブロックの内1つを左側、上側、右側及び下側の外挿境界ブロックの優先順位に選択する選択器と、
前記選択された外挿境界ブロックの垂直または水平境界を右側、下側、左側及び上側に反復することにより、前記未定義隣接ブロックをパディングし、前記垂直または前記水平境界は前記未定義隣接ブロックと隣接する水平または垂直境界反復手段とを含むことを特徴とする請求項14に記載のインタレーステキスチャー情報符号化装置。
【請求項１６】
前記未定義フィールドブロックの全ての前記未定義テキスチャー画素を定数にパディングすることを特徴とする請求項14に記載のインタレーステキスチャー情報符号化装置。
【請求項１７】
前記未定義フィールドブロックの全ての前記未定義テキスチャー画素を前記他のフィールドブロックに対する前記パディングフィールドブロック内の前記定義テキスチャー画素及びパディングテキスチャー画素の平均値にパディングし、前記パディングテキスチャー画素は、前記フィールドパディング回路を用いてフィールド−パディングされることを特徴とする請求項16に記載のインタレーステキスチャー情報符号化装置。
【請求項１８】
前記未定義フィールドブロックの全ての前記未定義テキスチャー画素を前記他のフィールドブロックに対する前記パディングフィールドブロック内の前記定義テキスチャー画素の平均値にパディングすることを特徴とする請求項16に記載のインタレーステキスチャー情報符号化装置。
【請求項１９】
前記定数が2L−1であり、Lは各画素に割り当てられるビットの数であることを特徴とする請求項16に記載のインタレーステキスチャー情報符号化装置。
【請求項２０】
前記Lは8であることを特徴とする請求項19に記載のインタレーステキスチャー情報符号化装置。
【請求項２１】
M×N個の定義及び未定義テキスチャー画素を有する境界マクロブロックをパディングし、M及びNは各々前記定義及び／または前記未定義テキスチャー画素の行数及び列数を表し、前記境界マクロブロックは2つのフィールドブロックを備える境界マクロブロックパディング方法であって、
前記フィールドブロックが前記定義及び前記未定義テキスチャー画素を有する場合、前記フィールドブロックの前記未定義テキスチャー画素を前記フィールドブロックの前記定義テキスチャー画素に基づいてパディングするために、
前記フィールドブロックの前記未定義テキスチャー画素の内1つ以上の前記未定義テキスチャー画素を行単位にパディングしてパディング行を提供する工程、及び
前記フィールドブロックが前記未定義テキスチャー画素のみを有する透明行を備える場合、前記透明行を前記パディング行の内1つ以上の前記パディング行に基づいてパディングする工程
を含む前記フィールドブロックの前記未定義テキスチャー画素パディング工程と、
前記フィールドブロックが前記未定義テキスチャー画素のみを有する場合、前記フィールドブロックを定数にパディングする工程
とを含むことを特徴とする境界マクロブロックパディング方法。
【請求項２２】
前記フィールドブロックを定数にパディングする工程は、前記フィールドブロックを定数2L−1にパディングする工程を含み、前記Lは前記境界マクロブロック内の前記定義テキスチャー画素に対応するビットの数であることを特徴とする請求項21に記載の境界マクロブロックパディング方法。
【請求項２３】
前記フィールドブロックを定数にパディングする工程は、前記フィールドブロックを定数128にパディングする工程を含むことを特徴とする請求項21に記載の境界マクロブロックパディング方法。
【請求項２４】
前記フィールドブロックの前記未定義テキスチャー画素の内1つ以上の前記未定義テキスチャー画素を行単位にパディングする工程は、1行内にある前記未定義テキスチャー画素を前記行内で前記未定義テキスチャー画素に隣接した前記定義テキスチャー画素の内1つ以上の前記定義テキスチャー画素に基づいてパディングする工程を含むことを特徴とする請求項21に記載の境界マクロブロックパディング方法。
【請求項２５】
前記透明行を前記パディング行の内1つ以上の前記パディング行に基づいてパディングする工程は、前記透明行を前記透明行に隣接する前記パディング行の内1つ以上の前記パディング行に基づいてパディングする工程を含むことを特徴とする請求項21に記載の境界マクロブロックパディング方法。
【請求項２６】
M×N個の定義及び未定義テキスチャー画素を有する境界マクロブロック及び前記未定義テキスチャー画素のみを有する未定義マクロブロックを備えるテキスチャーマクロブロックをパディングし、M及びNは各々前記定義及び／または未定義テキスチャー画素の行数及び列数を表し、前記境界マクロブロックは2つのフィールドブロックを備えるテキスチャーマクロブロックパディング方法であって、
前記境界マクロブロックの前記フィールドブロックは、前記定義及び未定義テキスチャー画素を有する場合、前記フィールドブロックの前記未定義テキスチャー画素を前記フィールドブロックの前記定義テキスチャー画素に基づいてパディングすることにより、パディング境界マクロブロックを発生するために、
前記フィールドブロックの前記未定義テキスチャー画素の内1つ以上の前記未定義テキスチャー画素を行単位にパディングすることにより、パディング行を発生する工程、及び
前記フィールドブロックは前記未定義テキスチャー画素のみを有する透明行を有する場合、前記透明行を前記パディング行の内1つ以上の前記パディング行に基づいてパディングする工程
を含む前記フィールドブロックの前記未定義テキスチャー画素パディング工程と、
前記境界マクロブロックの前記フィールドブロックは、前記未定義テキスチャー画素のみを有する場合、前記フィールドブロックを定数にパディングして、パディング境界マクロブロックを発生する工程と、
前記未定義マクロブロックを前記パディング境界マクロブロックに基づいてパディングする工程
とを含むことを特徴とするテキスチャーマクロブロックパディング方法。
【請求項２７】
前記フィールドブロックを定数にパディングする工程は、前記フィールドブロックを定数2L−1にパディングする工程を含み、Lは前記境界マクロブロック内の前記定義テキスチャー画素に対応するビットの数であることを特徴とする請求項26に記載のテキスチャーマクロブロックパディング方法。
【請求項２８】
前記フィールドブロックを定数にパディングする工程は、前記フィールドブロックを定数128にパディングする工程を含むことを特徴とする請求項26に記載のテキスチャーマクロブロックパディング方法。
【請求項２９】
前記フィールドブロックの前記未定義テキスチャー画素の内1つ以上の前記未定義テキスチャー画素を行単位にパディングする工程は、1行内にある前記未定義テキスチャー画素を前記行内で前記未定義テキスチャー画素に隣接した前記定義テキスチャー画素の内1つ以上の前記定義テキスチャー画素に基づいてパディングする工程を含むことを特徴とする請求項26に記載のテキスチャーマクロブロックパディング方法。
【請求項３０】
前記透明行を前記パディング行の内1つ以上の前記パディング行に基づいてパディングする工程は、前記透明行を前記透明行に隣接した前記パディング行の内1つ以上の前記パディング行に基づいてパディングする工程を含むことを特徴とする請求項26に記載のテキスチャーマクロブロックパディング方法。
【請求項３１】
M×N個の定義及び未定義テキスチャー画素を有する境界マクロブロックをパディングし、M及びNは各々前記定義及び／または未定義テキスチャー画素の行数及び列数を表し、前記境界マクロブロックは2つのフィールドブロックを含む境界マクロブロックパディング方法であって、
前記フィールドブロックは少なくとも1つの定義テキスチャー画素を有し、定義及び未定義テキスチャー画素を備える1行を有する場合、前記行内にある前記未定義テキスチャー画素を前記行内にある前記定義テキスチャー画素の内1つ以上の前記定義テキスチャー画素に基づいてパディングする工程と、
前記フィールドブロックは、少なくとも1つの定義テキスチャー画素を有し、前記未定義テキスチャー画素のみを備える1行を有する場合、前記行内にある前記未定義テキスチャー画素を前記フィールドブロック内にある他の1つ以上の行内にある前記定義テキスチャー画素の内1つ以上の前記定義テキスチャー画素に基づいてパディングする工程と、
前記フィールドブロックは、前記未定義テキスチャー画素のみを有する場合、前記フィールドブロックを定数にパディングする工程
とを含むことを特徴とする境界マクロブロックパディング方法。
【請求項３２】
前記フィールドブロックを定数にパディングする工程は、前記フィールドブロックを定数2L−1にパディングする工程を含み、Lは前記境界マクロブロック内にある前記定義テキスチャー画素に対応するビットの数であることを特徴とする請求項31に記載の境界マクロブロックパディング方法。
【請求項３３】
前記フィールドブロックを定数にパディングする工程は、前記フィールドブロックを定数128にパディングする工程を含むことを特徴とする請求項31に記載の境界マクロブロックパディング方法。
【請求項３４】
前記行内にある前記未定義テキスチャー画素を前記行内にある前記定義テキスチャー画素の内1つ以上の前記定義テキスチャー画素に基づいてパディングする工程は、前記行内にある前記未定義テキスチャー画素を前記行内で前記未定義テキスチャー画素に隣接した前記定義テキスチャー画素の内1つ以上の前記定義テキスチャー画素に基づいてパディングする工程を含むことを特徴とする請求項31に記載の境界マクロブロックパディング方法。
【請求項３５】
前記行内にある前記未定義テキスチャー画素を前記フィールドブロック内にある他の1つ以上の行内にある前記定義テキスチャー画素の内1つ以上の前記定義テキスチャー画素に基づいてパディングする工程は、前記行内にある前記未定義テキスチャー画素を前記行に隣接した他の1つ以上の行内にある前記定義テキスチャー画素の内1つ以上の前記定義テキスチャー画素を用いてパディングする工程を含むことを特徴とする請求項31に記載の境界マクロブロックパディング方法。
【請求項３６】
M×N個の定義及び未定義テキスチャー画素を有する境界マクロブロックをパディングし、M及びNは各々前記定義及び／または未定義テキスチャー画素の行数及び列数を表し、前記境界マクロブロックは2つのフィールドブロックを備える境界マクロブロックパディング装置であって、
前記定義及び未定義テキスチャー画素を有する前記フィールドブロックの前記未定義テキスチャー画素を前記フィールドブロックの前記定義テキスチャー画素に基づいてパディングするために、
前記フィールドブロックの前記定義テキスチャー画素の内1つ以上の前記定義テキスチャー画素を行単位にパディングすることにより、パディングされた行を提供する水平パディング回路、及び
前記フィールドブロックの前記未定義テキスチャー画素のみを有する透明行を前記パディング行の内1つ以上の前記パディング行に基づいてパディングする透明行パディング回路
を備える定義フィールドブロックパディング回路と、
前記未定義テキスチャー画素のみを有する前記フィールドブロックを定数にパディングする未定義フィールドブロックパディング回路
とを含む境界マクロブロックパディング装置。
【請求項３７】
前記定数が2L−1であり、Lは前記境界マクロブロック内の前記定義テキスチャー画素に対応するビットの数であることを特徴とする請求項36に記載の境界マクロブロックパディング装置。
【請求項３８】
前記定数は128であることを特徴とする請求項36に記載の境界マクロブロックパディング装置。
【請求項３９】
M×N個の定義及び未定義テキスチャー画素を有する境界マクロブロック及び前記未定義テキスチャー画素のみを有する未定義マクロブロックを備えるテキスチャーマクロブロックをパディングし、M及びNは各々前記定義及び／または未定義テキスチャー画素の行数及び列数を表し、前記境界マクロブロックは2つのフィールドブロックを備えるテキスチャーマクロブロックパディング装置であって、
前記境界マクロブロックの前記定義及び未定義テキスチャー画素を有する前記フィールドブロックの前記未定義テキスチャー画素を前記フィールドブロックの前記定義テキスチャー画素に基づいてパディングして、パディング境界マクロブロックを提供するために、
前記フィールドブロックの前記未定義テキスチャー画素の内1つ以上の前記未定義テキスチャー画素を行単位にパディングすることにより、パディング行を提供する水平パディング回路、及び
前記フィールドブロックの前記未定義テキスチャー画素のみを有する透明行を前記パディング行の内1つ以上の前記パディング行に基づいてパディングする透明行パディング回路
を備える定義フィールドブロックパディング回路と、
前記境界マクロブロックの前記未定義テキスチャー画素のみを有する前記フィールドブロックを定数にパディングすることにより、パディング境界マクロブロックを提供する未定義フィールドブロックパディング回路と、
前記未定義マクロブロックを前記パディング境界マクロブロックに基づいてパディングする未定義マクロブロックパディング回路
とを含むことを特徴とするテキスチャーマクロブロックパディング装置。
【請求項４０】
前記未定義マクロブロックが前記境界マクロブロックに隣接したことを特徴とする請求項39に記載のテキスチャーマクロブロックパディング装置。
【請求項４１】
前記定数が2L−1であり、前記Lは前記境界マクロブロック内にある前記定義テキスチャー画素に対応するビットの数であることを特徴とする請求項39に記載のテキスチャーマクロブロックパディング装置。
【請求項４２】
前記定数は128であることを特徴とする請求項39に記載のテキスチャーマクロブロックパディング装置。
【請求項４３】
M×N個の定義及び未定義テキスチャー画素を有する境界マクロブロックをパディングし、M及びNは各々前記定義及び／または未定義テキスチャー画素の行数及び列数を表し、前記境界マクロブロックは2つのフィールドブロックを備える境界マクロブロックパディング装置であって、
少なくとも1つの定義テキスチャー画素を有する前記フィールドブロックの1行内にある前記未定義テキスチャー画素を前記行内にある前記正義テキスチャー画素の内1つ以上の前記定義テキスチャー画素に基づいてパディングする第1パディング素子と、
少なくとも1つの定義テキスチャー画素を有する前記フィールドブロックの1行内にある前記未定義テキスチャー画素を前記フィールドブロック内にある他の1つ以上の行内にある前記定義テキスチャー画素の内1つ以上の前記定義テキスチャー画素に基づいてパディングする第2パディング素子と、
前記未定義テキスチャー画素のみを有する前記フィールドブロックを定数にパディングする第3パディング素子
とを含むことを特徴とする境界マクロブロックパディング装置。
【請求項４４】
前記定数が2L−1であり、前記Lは前記境界マクロブロック内にある前記定義されたテキスチャー画素に対応するビットの数であることを特徴とする請求項43に記載の境界マクロブロックパディング装置。
【請求項４５】
前記定数は128であることを特徴とする請求項43に記載の境界マクロブロックパディング装置。