(57)【要約】【課題】クロックとデータ信号のタイミング調整後において送信データを受信側で簡単かつ正常に受信できるようにした光伝送装置を提供する。【解決手段】本光伝送装置は、例えばマスター装置１と複数のスレーブ装置２〜４を備える。マスター装置１から送信される光信号は光分岐装置５５により分岐され、複数のスレーブ装置２〜４で受信される。一方、複数のスレーブ装置２〜４から送信される光信号は光結合装置６５により結合され、マスター装置１で受信される。例えば、マスター装置１からスレーブ装置２へのデータ伝送において、クロックとデータ信号のタイミング調整を実施した場合、受信側のスレーブ装置２では、タイミング調整完了後の一定時間はメモリにデータ信号を出力しないようにするため、例えばハイインピーダンス回路２６０を備える。【選択図】      図３
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【特許請求の範囲】
【請求項１】
データ信号としてのパラレル電気信号をシリアル電気信号に変える回路および前記シリアル電気信号をシリアル光信号に変える光送信器を有する送信側装置と、前記シリアル光信号をシリアル電気信号に変える光受信器および前記シリアル電気信号をパラレル電気信号に変えて前記データ信号を復元する回路を有する受信側装置とを備えた光伝送装置であって、前記データ信号の伝送に用いるクロックと前記データ信号とのタイミング調整を実施した場合には、前記タイミング調整完了後の一定時間は、前記受信側装置の前記データ信号を復元する回路からその後段にデータ信号が出力されないようにしたことを特徴とする光伝送装置。
【請求項２】
前記受信側装置の前記データ信号を復元する回路とその後段との間に、前記一定時間が経過するまでハイインピーダンス状態を維持するハイインピーダンス回路を備えたことを特徴とする請求項１記載の光伝送装置。
【請求項３】
前記受信側装置の前記データ信号を復元する回路が、その出力部に、前記一定時間が経過するまでハイインピーダンス状態を維持するハイインピーダンス回路を有することを特徴とする請求項１記載の光伝送装置。
【請求項４】
前記送信側装置において、前記一定時間が経過した後、前記データ信号の送受信が可能となったことを知らせる信号が出力されることを特徴とする請求項１〜３のいずれかに記載の光伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光信号を用いて１つの装置と別の複数の装置との間で光分岐結合装置を介して通信を行う光伝送装置に関するものである。
【０００２】
【従来の技術】
従来から、光ファイバは、その特性を活かして主に基幹通信用途で利用されているが、それを用いた信号伝送方式は、送信側と受信側をそれぞれ１対１に接続した伝送を基本としている。
【０００３】
一方、近年の超大規模集積回路（ＶＬＳＩ）の開発により、データ処理システムで使用する回路基板の回路機能が大幅に増大してきている。また、回路機能が増大化するにつれて各回路基板で使用する信号線数も増大化し、さらに各基板間をつなぐケーブルの芯線数も増大化してきた。このようなシステムにおいては、従来のような電線による伝送方式では、ケーブルの特性インピーダンスの不整合による反射や、電線の長さのばらつきからくる信号遅延、あるいは電線からの不要輻射による放射電磁界ノイズが避けられず、これらは信号の高速化を図る上で障害となっていた。
【０００４】
この種の問題を解決する手段として光伝送による方法がある。光伝送で光ファイバを使用すれば不要輻射による放射電磁界ノイズを発生させることなく信号の高速化を図ることができ、さらに信号をシリアル化することで光ファイバの本数を少なくすることも可能である。以上のような理由により光ファイバは基幹通信用途に留まらず徐々に機器間、機器内、あるいはボード上のチップ間の信号伝送に応用が進みつつある。
【０００５】
このような応用を考えるとき、光ファイバの接続方法を１対１に限定していては利用範囲が広がらないので、信号光を合流（結合）または分流（分岐）するために１対多、または多対多の接続方法が必要となる。その際、光ファイバを１対多、または多対多接続するために光分岐結合装置（光分岐装置および／または光結合装置）が使用される。これは、例えば光スターカプラのような部品が用いられるが、特許文献１に記載のような光シートバスを用いることもできる。
【特許文献１】
特開平１０−１２３３５０号公報
【０００６】
この種の光シートバス等の光分岐結合装置を用いて、プロセッサを有する演算モジュールとメモリを有するメモリモジュール間で光信号を伝送する技術が、例えば特許文献２および特許文献３に記載されている。この技術は、バス配線を電気的に接続したときの消費電力の増加、コストアップ、スキューによる伝送エラーなどの問題を解決し、演算モジュールとメモリモジュール間におけるデータ伝送の高速化および低消費電力化を図り、かつ接続の簡素化を図ろうとするものである。
【特許文献２】
特開平１１−３９０６９号公報
【特許文献３】
特開平１１−３９２５１号公報
【０００７】
このような光伝送を実現するために、送信側と受信側には様々な手段が設けられている。具体的には、光電変換手段、電光変換手段、パラレル／シリアル変換手段、シリアル／パラレル変換手段、誤り訂正符号エンコーダ／デコーダ手段、ＤＣバランスをとるための符号エンコーダ／デコーダ手段、光伝送のためのクロックとデータ信号のタイミング調整手段などがあり、これらを備えることにより品質の良い信号の送受信が可能となる。送信側から伝送された信号は、上述の手段を経由して受信側においてパラレル信号として復元される。従って、各手段を経由することにより伝播遅延時間（レイテンシ）が生ずる。電源を投入したとき、回路の動作不定時間やタイミング調整のための時間が必要であるが、この間、受信側で電源投入直後に出力される信号は、送信側の信号とは異なる信号の論理を示すおそれがある。
【０００８】
これに関連して、例えば特許文献４には、処理装置間のデータ転送を実行する媒体として光を用いた通信において、電源立ち上げ時などのデータ転送の開始時に正常に起動を可能とする技術が記載されている。
【特許文献４】
特開平６−１０３１９３号公報
この技術は、送信側から送られてきた起動を命令するデータを認識したときに判別結果を有効として、プロセッサとデータレシーブＦＩＦＯメモリを初期化するものである。電源の立ち上げ方によっては誤ったデータがＦＩＦＯメモリに入力されてしまうが、受信側プロセッサがエラーレジスタによって誤りであることを認識できる為、誤りデータは出力されないというものである。送信側が起動開始の命令を送ってくることに対して、ＦＩＦＯと受信側プロセッサのリセットが解除される仕組みとなっている。
【０００９】
【発明が解決しようとする課題】
ところで、機構系の動作や画像系処理用のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎｓｐｅｃｉｆｉｃ  ＩＣ）などを制御する場合などに使われるＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央演算処理装置）には、ＣＰＵとその周辺デバイス（ＡＳＩＣ，メモリなど）を電気的に接続し制御するためにＣＰＵインターフェースとも呼ばれるＣＰＵバスがある。そのＣＰＵバスの双方向データバスを光ファイバ接続で実現しようとするとき、光信号の系統を送信側と受信側の２系統に分割する必要がある。このような装置の場合、例えば電源の投入時、ＣＰＵインタフェースでは起動開始命令を出すことは一般的に無いため、従来のような起動開始命令を送る場合には、それを実現するために起動開始命令を生成する手段が別途必要となるという問題がある。また、ＣＰＵインタフェースは、双方向の経路があり両者同時に起動開始を行うことは難しいという問題がある。
【００１０】
従って本発明の目的は、クロックとデータ信号のタイミング調整後において送信データを受信側で簡単かつ正常に受信できるようにした光伝送装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的は、データ信号としてのパラレル電気信号をシリアル電気信号に変える回路および前記シリアル電気信号をシリアル光信号に変える光送信器を有する送信側装置と、前記シリアル光信号をシリアル電気信号に変える光受信器および前記シリアル電気信号をパラレル電気信号に変えて前記データ信号を復元する回路を有する受信側装置とを備えた光伝送装置であって、前記データ信号の伝送に用いるクロックと前記データ信号とのタイミング調整を実施した場合には、前記タイミング調整完了後の一定時間は、前記受信側装置の前記データ信号を復元する回路からその後段にデータ信号が出力されないようにした光伝送装置により、達成される。
【００１２】
ここで、前記受信側装置の前記データ信号を復元する回路とその後段との間に、前記一定時間が経過するまでハイインピーダンス状態を維持するハイインピーダンス回路を備えることができる。また、前記受信側装置の前記データ信号を復元する回路が、その出力部に、前記一定時間が経過するまでハイインピーダンス状態を維持するハイインピーダンス回路を有するようにすることもできる。さらに、前記送信側装置において、前記一定時間が経過した後、前記データ信号の送受信が可能となったことを知らせる信号が出力されるようにすることができる。
このように構成することにより、クロックとデータ信号のタイミング調整後において送信データを受信側で簡単かつ正常に受信できるようになる。
【００１３】
【発明の実施の形態】
以下、本発明の実施例を詳述するが、その前に本発明の対象とされる光伝送装置の構成例を説明する。
図１は、光伝送装置の構成例を示す図である。機構系の動作や画像系処理用のＡＳＩＣなどを制御する場合などに使われるＣＰＵには、ＣＰＵとその周辺デバイスを電気的に接続し制御するためにＣＰＵインターフェースとも呼ばれるＣＰＵバスがある。そのＣＰＵバスの双方向データバスを光ファイバ接続で実現しようとするとき、図１に示すように、光信号の系統を送信側と受信側の２系統に分割する必要がある。
【００１４】
本例の光伝送装置は、図１に示すように、マスター装置１と複数のスレーブ装置２〜４を備える。マスター装置１は、ＣＰＵ（プロセッサ）１１、ディジタルＡＳＩＣ１２、光送信器１３、および光受信器１４を有する。光送信器１３は、１つ又は複数のレーザダイオード（ＬＤ）等の発光素子１３１、その駆動回路１３２、および光ファイバとの結合用の光コネクタ１３３を有する。光受信器１４は、１つ又は複数のフォトダイオード（ＰＤ）等の受光素子１４１、受信回路１４２、および光ファイバとの結合用の光コネクタ１４３を有する。ＡＳＩＣ１２には所定のクロック１５が与えられる。
【００１５】
スレーブ装置２〜４は同一構成とすることができ、それぞれメモリ２１、３１、４１、ディジタルＡＳＩＣ２２、３２、４２、光送信器２３、３３、４３、および光受信器２４、３４、４４を有する。光送信器２３、３３、４３はマスター装置の場合と同様に、１つ又は複数のレーザダイオード（ＬＤ）等の発光素子、その駆動回路、および光ファイバとの結合用の光コネクタ２３３、３３３、４３３を有する。光受信器２４、３４、４４も同様に、１つ又は複数のフォトダイオード（ＰＤ）等の受光素子、受信回路、および光ファイバとの結合用の光コネクタ２４３、３４３、４４３を有する。なお、スレーブ装置２をメインスレーブ、スレーブ装置３、４をサブスレーブとすることもできる。
【００１６】
マスター装置１と各スレーブ装置２〜４との間は、下り用の光伝送路５と上り用の光伝送路６とにより接続される。下り用の光伝送路５は、光ファイバ５１、光分岐装置５５、および複数の光ファイバ５２〜５４を有する。上り用の光伝送路６は、光ファイバ６１、光結合装置６５、および複数の光ファイバ６２〜６４を有する。図１に示すように、光ファイバ５１は光コネクタ１３３に接続され、光ファイバ５２〜５４は光コネクタ２４３、３４３、４４３と接続される。また、光ファイバ６１は光コネクタ１４３に接続され、光ファイバ６２〜６４は光コネクタ２３３、３３３、４３３と接続される。ここで、光ファイバとしては、例えばプラスチック光ファイバ（ＰＯＦ）を用いることができるが、これに限定されない。光分岐装置５５および光結合装置６５としては、例えばスターカプラ、または透過光拡散部を備えた光シートバス（特開平１０−１２３３５０号公報、特開平１０−２８２３７１号公報など）を用いることができる。なお、マスター装置１およびスレーブ装置２〜４には、図示しない電源装置から電源が供給される。
【００１７】
図２は、図１の光伝送装置における信号の流れの一例を示す図である。本図は、下り１０チャンネル（Ｄ０〜Ｄ８，ＣＬＫ）、上り５チャンネル（Ｄ‘０〜Ｄ’３，ＣＬＫ）の場合を示している。ＣＰＵ（プロセッサ）を搭載している基板であるマスター装置１からＡＳＩＣやメモリなどを搭載している基板であるスレーブ装置２〜４にデータを書込むときは、マスター装置１からアドレスＡＤ、データＤＡ、ライトＷＲ、チップセレクトＣＳなどの各制御信号および誤り訂正符号やフレームクロック（ＣＬＫ）等のその他の信号ＯＴを光送信器から光伝送路５を介して送信する。各スレーブ装置２〜４はこれらの信号を光受信器により受信する。またマスター装置１がスレーブ装置２〜４のデータを読み取るときは、まずマスター装置１からアドレスＡＤ、リードＲＥ、チップセレクトＣＳなどの信号を光送信器から光伝送路５を介して送信すると、スレーブ装置２〜４が光受信器により受信した信号に従い動作を実行する。そしてスレーブ装置２〜４は光送信器から光伝送路６を介してデータＤＡおよび誤り訂正符号ＣＯなどの信号をマスター装置１に送る。本例では、戻りのフレームクロック（ＣＬＫ’）信号は送らない。マスター装置１は光受信器によりそのデータ信号等を受信しデータを受け取ることができる。
【００１８】
マスター装置１から光分岐装置５５を経由してスレーブ装置に光信号を送信する場合、１対１接続による伝送の場合とは異なり、マスター装置１からの光信号は全てのスレーブ装置２〜４に送信されることになる。これは光分岐装置５５で分岐された信号が各スレーブ装置にそれぞれ到達するからである。従って、各スレーブ装置の受信側では自分に関係している信号であるかどうかを判定し、その結果、自分に対して送信されている信号であるならばその信号を受け取り、そうでなければ無視する判定装置を備える。この判定を行うために、各スレーブ装置には固有の識別番号が記憶されている。この識別番号はマスター装置より各スレーブ装置に付与することができる。
【００１９】
このような光伝送装置においては、例えば、電源投入直後や一定時間毎もしくはあるイベントの後に、マスター装置と各スレーブ装置間で、光伝送のためのクロックとデータ信号のタイミング調整が行われる。このタイミング調整直後において問題となるのが、本来のマスター装置側のパラレルデータ信号が出現するまでに出力されてしまうスレーブ装置側パラレルデータ信号についてである。この場合、スレーブ装置側で出力される信号の状態によっては、スレーブ装置基板の持つ機能もしくは機構系などに良くない影響を及ぼすことが考えられる。そこで、本発明では、このタイミング調整を実施したときには、タイミング調整完了後の一定時間は後段にデータ信号を出力しないようにするものである。以下、本発明の一実施例について説明する。
【００２０】
図３は、本発明に係る光伝送装置の一実施例を示す図である。本図では、特に、図１におけるマスター装置１のＡＳＩＣ１２およびスレーブ装置２のＡＳＩＣ２２について具体的に示す。図示のとおり、マスター装置１のＡＳＩＣ１２は、送信側においては、アドレスバス、データバスなどのセットアップホールド時間を確保するためのＣＰＵ  Ｉ／Ｆバスタイミング調整手段１２１、光伝送するときＤＣ伝送とならないように符号化してシリアルデータのＤＣバランスを保持する符号化手段１２２、光伝送の伝送品質を保つ為にデータ信号と併送して送信する誤り訂正符号を生成する誤り訂正符号エンコーダ手段１２３、タイミング調整時にタイミング調整回路へバス切り替えを行うＴｘ（送信側）バススイッチ手段１２４、およびパラレルデータ信号をシリアル化するパラレルシリアル変換手段１２５を備え、また受信側においては、シリアルデータ信号をパラレル化するシリアルパラレル変換手段１３１、タイミング調整時に後述するタイミング調整回路へバス切り替えを行うＲｘ（受信側）バススイッチ手段１３２、受信したデータ信号と併送されてきた誤り訂正符号を対比させて誤りがある場合データ信号を訂正する誤り訂正符号デコーダ手段１３３、光伝送するときＤＣ伝送とならないように符号化されたシリアルデータ信号を元のデータ信号に復元する復号化手段１３４、およびＣＰＵ  Ｉ／Ｆバスタイミング調整手段１３５を備える。
【００２１】
さらに、ＡＳＩＣ１２は、クロックとデータ信号の位相を調整するためにＴｘバススイッチ手段１２４またはＲｘバススイッチ手段１３２に接続されるタイミング調整回路１４０、および、パラレルデータ信号をシリアルデータ信号へ変換するために入力クロックを例えば数倍から１０倍程度まで逓倍してパラレルシリアル変換手段１２５に付与するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１５０を備える。
【００２２】
一方、スレーブ装置２のＡＳＩＣ２２は、送信側においては、メモリからデータ信号を入力するラッチ手段２２１、光伝送するときＤＣ伝送とならないように符号化してシリアルデータのＤＣバランスを保持する符号化手段２２２、光伝送の伝送品質を保つ為にデータ信号と併送して送信する誤り訂正符号を生成する誤り訂正符号エンコーダ手段２２３、タイミング調整時にタイミング調整回路へバス切り替えを行うＴｘバススイッチ手段２２４、およびパラレルデータ信号をシリアル化するパラレルシリアル変換手段２２５を備え、また受信側においては、シリアルデータ信号をパラレル化するシリアルパラレル変換手段２３１、タイミング調整時にタイミング調整回路へバス切り替えを行うＲｘバススイッチ手段２３２、受信したデータ信号と併送されてきた誤り訂正符号を対比させて誤りがある場合データ信号を訂正する誤り訂正符号デコーダ手段２３３、光伝送するときＤＣ伝送とならないように符号化されたシリアルデータ信号を元のデータ信号に復元する復号化手段２３４、データ信号間のチャネル間スキューを抑制するためのラッチ手段２３５を備える。ラッチ手段２３５に接続されるハイインピーダンス回路２６０については後述する。
【００２３】
さらに、ＡＳＩＣ２２は、クロックとデータ信号の位相を調整するためにＴｘバススイッチ手段２２４またはＲｘバススイッチ手段２３２に接続されるタイミング調整回路２４０、および、パラレルデータ信号をシリアルデータ信号へ変換するために入力クロックを例えば数倍から１０倍程度まで逓倍してパラレルシリアル変換手段２２５に付与するＰＬＬ回路２５０を備える。
なお、上記の例では、各ＡＳＩＣ中に送信側および受信側の各手段および回路を実現しているものであるが、本発明はこれに限定されるものではなく、一部の手段または回路を外部に設けることもできる。
【００２４】
以下、本発明の具体的な動作について説明する。一般的に光信号を送信するときは、シリアル化されたデータ信号と並送してフレームクロックを送信するか、もしくは信号にフレームクロックを含ませて送る方法のどちらかの手段が用いられる。フレームクロックとは、パラレルデータ信号をシリアルデータ信号に変換するときの基準となるクロックである。このクロックがデータ信号を受け取る側で受信できないとシリアルデータ信号をパラレルデータ信号に正確に復元できない。光シートバス等の光分岐装置を用いて１対多の接続とした場合、フレームクロックとデータ信号は光分岐装置により共にマスター装置から複数のスレーブ装置へ分配され、各スレーブ装置はフレームクロックを受け取ることができるため、比較的データ信号の受信はしやすい。逆に、複数のスレーブ装置からマスター装置への信号は、多対１接続のため単純にフレームクロックとデータ信号を並送すればよいというものではない。
【００２５】
シリアルデータ信号の生成はパラレルシリアル変換手段１２５で行われる。すなわち、マスター装置１のＡＳＩＣ２１に入力されるクロックはＰＬＬ回路１５０により数倍から１０倍程度まで逓倍されるが、パラレルシリアル変換手段１２５はこの逓倍されたクロックを用いてパラレルデータ信号をシリアルデータ信号へ変換する。伝送されるクロックは、通常ＰＬＬ回路を経由したクロックであり、これを上述のようにフレームクロックという。受信側は、シリアルデータ信号と併送されてきたフレームクロックをＰＬＬ回路で逓倍し、シリアルデータ信号からパラレルデータ信号へ変換する。
【００２６】
ここで用いられるＰＬＬ回路は、電源投入直後や、一定したクロックが入力されていないと安定した動作を保つことができず、動作が不安定となる。本光伝送装置の構成では、多対１接続となっているので、送信してくる側が１つではなく、言い換えれば位相の異なるクロックが随時入力されることになる。各スレーブ装置による素子のバラツキ、基板のバラツキ、環境による影響などでスレーブ装置間での差が生じる可能性がある。したがって、マスター装置側で受け取るフレームクロックは必ずしも同一であるとはいえない場合がありうる。この問題は、例えば、マスター装置がシリアルデータ信号を受信できるタイミングで各スレーブ装置がデータ信号を送信することにより解決することができる。この方法は、スレーブ装置がマスター装置から受信したフレームクロックの位相を段階的にシフトしていき、マスター装置がスレーブ装置からのフレームクロックが無い状態でもシリアルデータ信号を正確に受信できるポイントを探し出し、そのポイントに合った設定をスレーブ装置側で行うものである。
【００２７】
クロックとデータ信号のタイミング調整は、電源投入直後や一定時間毎もしくはあるイベントの後にマスター装置と各スレーブ装置間で実施させる。本光伝送装置では、双方向の光伝送を行うとき、伝送すべきパラレルデータ信号は、上記ＡＳＩＣの各手段を経由する。通常、各手段はクロック同期で動作しているため、マスター装置のパラレルデータ信号が、スレーブ装置のパラレルデータ信号に現れるまでに理論的に予測のつくほぼ一定の時間を費やす。先に説明したタイミング調整を実施した直後は、例えばマスター装置からの伝送データ信号の場合は、すぐにはスレーブ装置のパラレルデータ信号には出現せず、上記の一定時間後に遅れて現れることになる。
【００２８】
ここで問題となるのが、マスター装置側の本来のパラレルデータ信号が出現するまでに出力されてしまうスレーブ装置側パラレルデータ信号である。信号の状態によっては、スレーブ装置基板の持つ機能もしくは機構系などに良くない影響を及ぼすことが考えられる。そこで、本発明では、クロックとデータ信号とのタイミング調整を実施した場合には、タイミング調整完了後の一定時間は、スレーブ装置２（受信側装置）のＡＳＩＣ２２（送信されたデータ信号を復元する回路）からその後段（メモリ）にデータ信号が出力されないようにするものである。これにより上記問題は解決できる。ここで、一定時間とは、例えば、送信側のパラレル電気信号の入力部（本実施例ではＡＳＩＣ１２のデータ信号入力部またはＣＰＵ１１のデータ信号出力部）から受信側パラレル電気信号の出力部（本実施例ではＡＳＩＣ２２のデータ信号出力部またはメモリ２１のデータ信号入力部）までに溜まっている不要なデータ信号を吐き出すまでの時間をいう。この期間は受信側パラレル電気信号の出力部は信号を出力しない。この一定時間を経過した後は、受信側において有効なデータ信号が得られる。
【００２９】
本実施例では、ＡＳＩＣ２２のラッチ手段２３５とメモリ２１との間にハイインピーダンス回路２６０が設けられる。このハイインピーダンス回路２６０は、通常はスルー状態であるが、タイミング調整回路２４０からの信号によりハイインピーダンスを示すように構成される。ハイインピーダンス回路２６０がハイインピーダンスを示す状態にされると、データ信号はメモリ２１には入力されない。例えば、電源投入時にタイミング調整回路１４０、２４０はクロックとデータ信号のタイミング調整を行うが、同時にタイミング調整回路２４０はタイミング調整開始から完了後の一定時間まで、ＡＳＩＣ２２から後段（メモリ）にデータ信号が出力されないようにハイインピーダンス回路２６０に信号を出力する。ハイインピーダンス回路２６０は、一定時間後にこの信号が解除されるまでハイインピーダンス状態を維持する。本実施例では、ハイインピーダンス回路２６０をＡＳＩＣ２２の外部に設けているが、その内部に組み込むこともできる。
【００３０】
なお、ＡＳＩＣ２２の出力部（受信側パラレル電気信号の出力部）における信号の論理は個々に異なるため固定レベルとすることは好ましくなく、上記のように出力が無い状態とするのが好ましい。また、マスター装置は、タイミング調整が完了し、一定時間を経過した後、タイミング調整回路１４０よりＣＰＵに対してデータ信号の送受信が可能となったことを知らせるＲＥＡＤＹ信号を出力することが好ましい。これによりデータ伝送における不具合の発生を防ぐことができる。
【００３１】
以上の説明では、マスター装置１からスレーブ装置２〜４への伝送データについて述べたが、スレーブ装置２〜４からマスター装置１へのデータ伝送についても同様の手段で上記問題を解決することができる。この場合、ハイインピーダンス回路はＣＰＵ１１とＡＳＩＣ２１のＣＰＵ  Ｉ／Ｆ１３５との間に設けられる。但し、マスター装置１からスレーブ装置２〜４への伝送の場合とスレーブ装置２〜４からマスター装置１への伝送の場合で、経由する手段の内容が異なる場合がある。このような場合は、タイミング調整完了後の一定時間は両者のうちの大きい方を優先するのが望ましい。
【００３２】
【発明の効果】
本発明によれば、クロックとデータ信号のタイミング調整後において送信データを受信側で簡単かつ正常に受信できるようにした光伝送装置を得ることができる。
【図面の簡単な説明】
【図１】光伝送装置の構成例を示す図である。
【図２】図１の光伝送装置における信号の流れの一例を示す図である。
【図３】本発明に係る光伝送装置の一実施例を示す図である。
【符号の説明】
１  ＣＰＵボード
２〜４  メモリボード−１〜３
５  下り光伝送路
６  上り光伝送路
１１  ＣＰＵ
１２、２２、３２、４２  ＡＳＩＣ
１３、２３、３３、４３  光送信器
１４、２４、３４、４４  光受信器
５５  光分岐装置
６５  光結合装置
【図１】
2004356799.tif 000003
【図２】
2004356799.tif 000004
【図３】
2004356799.tif 000005