【事件の表示】
　平成　９年特許願第１７８４３５号「半導体集積回路」拒絶査定不服審判事件〔平成１１年　１月２９日出願公開、特開平１１−　２３６６５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年７月３日の特許出願であって、平成１３年４月１１日付で拒絶査定（同月１７日発送）がなされ、これに対し、同年５月１７日に拒絶査定に対する審判請求がなされたものである。
　
２．本願請求項に係る発明
　本願の請求項１に係る発明は、平成１２年３月１７日付の手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲に記載される事項により特定されるとおりの下記のとおりのものである（以下「本願発明」という。）。
　
　　　　　　　　　　　　　　　　　記
　
　複数のフリップフロップ回路を従属接続してシフトレジスタ動作をさせることによりパーシャルスキャンパステストを行う半導体集積回路であって、シフトレジスタ動作をさせない通常動作時に使用する単一のシステムクロックと前記パーシャルスキャンパステストでシフトレジスタ動作をさせる時に使用する単一のシフトクロックとを設けるとともに、前記システムクロックおよび前記シフトクロックの論理和出力を前記シフトレジスタ動作のスキャン用フリップフロップ回路に供給するクロック供給手段を備え、前記通常動作時には前記スキャン用フリップフロップ回路を含む全てのフリップフロップ回路を単一の前記システムクロック同期で動作させ、前記パーシャルスキャンパステスト時は、単一の前記システムクロックを論理レベルの一方レベルに固定することにより、前記クロック供給手段出力の前記シフトクロックに応答して前記スキャン用フリップフロップ回路のみが動作し、かつ前記スキャン用フリップフロップ回路以外の全てのフリップフロップ回路は、前記一方レベルに固定された単一の前記システムクロックに応答して、保持内容が変化しない状態を維持することを特徴とする半導体集積回路。
　
３．原査定の拒絶の理由の要点
　本願発明は、特開昭６３−１６９５７９号公報（以下、「刊行物１」という。）に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
４．刊行物１の記載
　刊行物１には第２図とともに、以下の記載がある。
（１）「第２図は従来のスキャンデザイン回路を示す。図において、１はＯＲゲートで、システムクロック信号ＣＫ２とシフトクロック信号ＳＣが入力される。２はＯＲゲートで、シフトクロック信号ＳＣとシステムクロック信号ＣＫ３が入力される。３はシフトレジスタで、フリップフロップ３ａ、３ｂ、３ｃにより構成され、前記フリップフロップ３ａ、３ｂ、３ｃは、それぞれ、その端子ＳＤ、端子Ｄにデータが、端子ＳＭに通常動作モード／スキャンモード切り換え信号ＳＭが入力され、端子Ｃに前記ＯＲゲート１の出力信号が入力される。また、端子Ｑには、前記通常動作モード／スキャンモード切り換え信号ＳＭのレベルがハイレベル（Ｈ）（当審注：「ローレベル（Ｌ）」は「ハイレベル（Ｈ）」の誤記と認定した。）のとき端子Ｄに入力されたデータが、ローレベル（Ｌ）（当審注：「ハイレベル（Ｈ）」は「ローレベル（Ｌ）」の誤記と認定した。）のとき端子ＳＤに入力されたデータが出力される。４は組み合わせ回路で、Ｄタイプラッチ４ａ、４ｂと、ＡＮＤゲート４ｃと、インバータ４ｄとより構成されている。前記Ｄタイプラッチ４ａはその端子Ｄに前記フリップフロップ３ａの端子Ｑの出力信号が、端子Ｃにシステムクロック信号ＣＫ１が入力される。端子Ｑに端子Ｄ（当審注：「端子ＳＤまたは端子Ｄ」は「端子Ｄ」の誤記と認定した。）に入力されたデータが前記システムクロック信号ＣＫ１の立ち上がりエッジにより出力される。前記Ｄタイプラッチ４ｂはその端子Ｄに前記フリップフロップ３ｃの端子Ｑからの出力信号が、端子Ｃにシステムクロック信号ＣＫ２が入力され、端子Ｑに端子Ｄに入力されたデータが前記システムクロック信号ＣＫ２の立ち上がりエッジにより出力される。前記ＡＮＤゲート４ｃはその２入力端子の一方に前記フリップフロップ３ｂの端子Ｑからの出力信号が、もう一方の端子にＤタイプラッチ４ｂの端子Ｑからの出力信号が入力される。前記インバータ４ｄはその入力端子に前記フリップフロップ３ｂの端子Ｑからの出力信号が入力される。５はシフトレジスタで、フリップフロップ５ａ、５ｂ、５ｃにより構成され、前記フリップフロップ５ａ、５ｂ、５ｃは、それぞれ、その端子ＳＤにデータが、端子ＳＭに通常動作モード／スキャンモード切り換え信号ＳＭが、端子Ｃに前記ＯＲゲート２の出力信号が入力される。端子Ｑには、端子ＳＤまたは端子Ｄに入力されたデータが前記ＯＲゲート２から出力されるシステムクロック信号ＣＫ３の立ち上がりエッジにより出力される。また、前記フリップフロップ５ａの端子Ｄに前記Ｄタイプラッチ４ａの端子Ｑからの出力信号が、前記フリップフロップ５ｂの端子Ｄにインバータ４ｄからの信号が、前記フリップフロップ５ｃの端子Ｄに前記ＡＮＤゲート４ｃからの出力信号が入力される。」（第１頁左下欄第１７行ないし第２頁右上欄第４行）
（２）「ＡＮＤゲート４ｃを例にしてテスト時の動作を説明する。まず、通常動作モード／スキャンモード切り換え信号ＳＭをＬにしてスキャンモードを設定する。ついで、システムクロック信号ＣＫ２のレベルをＬにするとともに、シフトクロック信号ＳＣをシフトレジスタを構成するフリップフロップ３ａ、３ｂ、３ｃの端子Ｃに入力し、スキャンパスＰ３を通して前記フリップフロップ３ａ、３ｂ、３ｃにＨを設定する。シフトレジスタ３にデータがセットされると、通常動作モード／スキャンモード切り換え信号ＳＭのレベルをＨにして通常動作モードを設定し、シフトクロック信号ＳＣのレベルをＬにする。また、システムクロック信号ＣＫ２をＯＲゲート１を介してフリップフロップ３ａ、３ｂ、３ｃの端子Ｃに入力するとともに、システムクロック信号ＣＫ１、ＣＫ２をＤタイプラッチ４ａ、４ｂの端子Ｃにそれぞれ入力する。すると、Ｄタイプラッチ４ａ、４ｂの端子Ｄの入力データが端子Ｑに転送され、同時に、フリップフロップ３ａ、３ｂ、３ｃの端子Ｄのデータ、例えば、Ｌが端子Ｑに転送され、端子ＱのレベルはＨからＬに変化する。その後、再び、通常動作モード／スキャンモード切り換え信号ＳＭのレベルをＬにしてスキャンモードを設定する。そして、上記と同様にして、システムクロック信号ＣＫ２のレベルをＬにするとともに、シフトクロック信号ＳＣをフリップフロップ３ａ、３ｂ、３ｃの端子Ｃに入力し、スキャンパスＰ３を通してフリップフロップ３ａ、３ｂ、３ｃにＨをセットする。データがセットされると、通常動作モード／スキャンモード切り換え信号ＳＭのレベルをＨにして通常動作モードを設定し、システムクロック信号ＣＫ３をシフトレジスタ５を構成するフリップフロップ５ａ、５ｂ、５ｃの端子Ｃに入力し、端子Ｄの入力データを端子Ｑに転送する。このとき、フリップフロップ５ｃの端子ＱにはＡＮＤゲート４ｃの出力側のレベルが現れることになる。端子Ｄのデータがシフトレジスタ５に取り込まれると、通常動作モード／スキャンモード切り換え信号ＳＭのレベルをＬにしてスキャンモードを設定し、ついで、シフトクロック信号ＳＣを前記フリップフロップ５ａ、５ｂ、５ｃの端子Ｃに入力し、シフトレジスタ５に設定されたデータをスキャンアウトする。そして、スキャンアウトされたデータと期待値とを比較検討し、ＡＮＤゲート４ｃの出力側にＨが設定できるか否かの診断を行なう。」（第２頁右上欄第６行ないし右下欄第１４行）
　
　したがって、刊行物１には以下の発明が記載されている。
　
「複数のフリップフロップを従属接続してシフトレジスタ動作をさせることによりスキャンパステストを行うスキャンデザイン回路であって、シフトレジスタ動作をさせない通常動作時に使用するシステムクロック信号と前記スキャンパステストでシフトレジスタ動作をさせる時に使用する単一のシフトクロック信号とを設けるとともに、前記システムクロック信号および前記シフトクロック信号の論理和出力を前記シフトレジスタ動作のスキャン用フリップフロップに供給するＯＲゲートを備え、前記通常動作時には前記スキャン用フリップフロップを含むフリップフロップを前記システムクロック信号同期で動作させ、前記スキャンパステスト時は、前記システムクロック信号をＬにすることにより、前記ＯＲゲート出力の前記シフトクロック信号に応答して前記スキャン用フリップフロップが動作するスキャンデザイン回路。」
　
５．対比
　本願発明と刊行物１に記載された発明を対比すると、刊行物１に記載された発明の「フリップフロップ」、「スキャンデザイン回路」、「システムクロック信号」、「シフトクロック信号」、「ＯＲゲート」、及び、「Ｌにする」は、それぞれ、本願発明の「フリップフロップ回路」、「半導体集積回路」、「システムクロック」、「シフトクロック」、「クロック供給手段」、及び、「論理レベルの一方レベルに固定される」に相当する。
　
　したがって、本願発明と刊行物１に記載された発明とは、「複数のフリップフロップ回路を従属接続してシフトレジスタ動作をさせることによりスキャンパステストを行う半導体集積回路であって、シフトレジスタ動作をさせない通常動作時に使用するシステムクロックと前記スキャンパステストでシフトレジスタ動作をさせる時に使用する単一のシフトクロックとを設けるとともに、前記システムクロックおよび前記シフトクロックの論理和出力を前記シフトレジスタ動作のスキャン用フリップフロップに供給するクロック供給手段を備え、前記通常動作時には前記スキャン用フリップフロップ回路を含むフリップフロップ回路を前記システムクロック同期で動作させ、前記スキャンパステスト時は、前記システムクロックを論理レベルの一方レベルに固定することにより、前記クロック供給手段出力の前記シフトクロックに応答して前記スキャン用フリップフロップが動作する半導体集積回路。」の点で一致し、他方、両者は以下の点で相違する。
　
（相違点１）
　本願発明のスキャンテストは「パーシャルスキャンテスト」であるのに対して、刊行物１に記載された発明は、この点が明らかでない点。
　
（相違点２）
　本願発明のシステムクロックは「単一の」システムクロックであるのに対して、刊行物１に記載された発明のシステムクロックはＣＫ１〜ＣＫ３である点。
　
（相違点３）
　本願発明は、通常動作時にはスキャン用フリップフロップ回路を含む「全ての」フリップフロップ回路を単一のシステムクロック同期で動作させ、パーシャルスキャンパステスト時は、単一のシステムクロックを論理レベルの一方レベルに固定することにより、クロック供給手段出力のシフトクロックに応答してスキャン用フリップフロップ回路「のみ」が動作し、「かつ前記スキャン用フリップフロップ回路以外の全てのフリップフロップ回路は、前記一方レベルに固定された単一の前記システムクロックに応答して、保持内容が変化しない状態を維持する」、という動作をするものであるのに対して、刊行物１に記載された発明は、この点が明らかでない点。
　
６．当審の判断
６−１．相違点１について
　刊行物１には、スキャンパスを構成しない順序回路としてＤタイプラッチ（４ａ、４ｂ）が記載されている。したがって、刊行物１に記載された発明のスキャンテストは、パーシャルスキャンと呼べるものであり、相違点１は実質的な相違点ではない。
　あるいは、パーシャルスキャンはテスト容易化設計手法として本願出願時点において既に広く知られており、かつ、刊行物１に記載された発明がテスト機能を内蔵した回路に関するもので、しかも当該テスト機能はスキャンセットによるテストである点、さらには、フリップフロップをシフトレジスタ接続したスキャンパスを用いて順序回路を含む組み合わせ回路の試験を行うという点において、産業上の利用分野はもとよりテスト手法までもが共通している点を考慮すれば、刊行物１に記載された発明のスキャンデザイン回路をパーシャルスキャンテストを行う半導体集積回路とすることは、当業者が容易にできることであるということもできる。
　
６−２．相違点２について
　システムクロックを単一クロックとするか否かは、回路設計に際し検討すべき一選択肢に過ぎないものであり、かつ、刊行物１に記載された発明がスキャンデザインを意識した回路設計に関するものである点、及び、スキャン用回路設計としては（完全）同期回路設計が望ましいことは当業者においてこの出願前にすでに周知である点、を考慮すれば、刊行物１に記載された発明のスキャンデザイン回路を同期回路設計とし、システムクロックを単一のものとすることは、単なる設計的な事項に過ぎない。
　なお「単一のシステムクロック」という記載の根拠について、審判請求人は明細書の段落【００１９】に記載されていると審判請求書において主張している。
　そこで明細書の段落【００１９】をみると、そこには「【発明の実施の形態】本発明の半導体集積回路は、回路内部に存在する複数のＦＦを従属接続してレジスタ回路として動作させるパーシャルスキャンテスト回路に供給するクロック信号を、シフトクロック専用クッロックおよびシステムクロックの２種類を用意してある。パーシャルスキャンテスト回路においては、シフト動作時にはパーシャルスキャンパス回路以外のフリップフロップが動作しないようにする必要があるが、通常動作時には、パーシャルスキャンパス回路以外のフリップフロップのみならず全てのフリップフロップにシステムクロック信号を供給し、シフトレジスタ動作時には、パーシャルスキャンパス回路のフリップフロップにのみシフト専用クロック信号が供給されるようにしている。」と記載されており「単一のシステムクロック」という文言上の記載はない。そして「本発明の半導体集積回路は、・・・シフトクロック専用クッロックおよびシステムクロックの２種類を用意してある。」という記載を考慮すれば、「単一の」という事項は、「種類が単一の」という趣旨を含むものと解される。
　してみれば、刊行物１に記載された発明のシステムクロックＣＫ１〜ＣＫ３も、シフトクロック信号ＳＣとは異なる種類のクロックという点において、その種類は単一のものであり、相違点２は、実質的な相違点ではないということもできる。
　
６−３．相違点３について
　通常動作時には全てのフリップフロップ回路がシステムクロック同期で動作し、テスト時は、システムクロックが論理レベルの一方レベルに固定されることにより、シフトクロックに応答してスキャン用フリップフロップ回路のみが動作し、かつ前記スキャン用フリップフロップ回路以外の全てのフリップフロップ回路は、一方レベルに固定されたシステムクロックに応答して、保持内容が変化しない状態を維持するという動作をすることは、例えば、特開平５−３０２９５９号公報（段落【００６５】ないし【００６９】を参照。）、Cheng他「A Partial Scan Method for Sequential Circuits with Feedback」，IEEE TRANSACTIONS ON COMPUTERS，Vol.39,No.4,April 1990，p544-p548（Fig.1及びFig.3、並びに、第５４５頁左欄第４ないし７行及び第５４５頁右欄下から第２行ないし第５４６頁上から第６行を参照。）においてもこのような動作が記載されているように、この出願前にすでに周知であり、刊行物１に記載された発明において相違点３のようにすることは当業者が容易にできることである。
　
６−４．当審の判断のむすび
　そして、本願発明の作用効果は、刊行物１に記載された発明及び周知技術が当然に奏する効果であるから、本願発明は、刊行物１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
７．むすび
　以上のとおりであるから、本願発明は特許法第２９条第２項の規定により特許を受けることができないものである。
　よって、結論のとおり審決する。