【手続補正書】
【提出日】平成24年9月14日(2012.9.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
機能的冗長性のための複数の本質的安全入力を多重化する方法であって、
本質的安全出力に接続される複数のスイッチングモジュールと、
複数の本質的安全入力電源から前記複数のスイッチングモジュールそれぞれへの実質的に同一の複数の入力と、
を使用し、前記スイッチングモジュールそれぞれの間の複数のインタロック信号を使用して、最大で１つのスイッチングモジュールがいずれの時点でもアクティブになることを可能にすることにより、前記複数の入力電源からの前記複数の入力の最大で１つを前記本質的安全出力に接続することを可能にし、
代替的なスイッチングモジュールへのスイッチングの間に前記本質的安全出力に接続される入力がない期間である保障最小期間をさらに提供するステップを含む方法。
【請求項２】
２つのスイッチングモジュールを具備する請求項１に記載の方法。
【請求項３】
代替的なスイッチングモジュールへの前記スイッチングの間に前記本質的安全出力に接続される入力がない期間である前記保障最小期間は、少なくとも危険な組合せの可能性を取り除くために必要な時間であるか、又は全ての電源が前記負荷から切断されることを立証する（テストの間）ために必要な時間である請求項１又は請求項２に記載の方法。
【請求項４】
代替的なスイッチングモジュールへの前記スイッチングの間に前記本質的安全出力に接続される入力がない期間である前記保障最小期間は、接続されるＩＳ負荷装置のドロップアウト特性に依存する最大期間を有する請求項１〜３のいずれか一項に記載の方法。
【請求項５】
アクティブなスイッチングモジュールの前記入力が機能しなくなる場合に、代替的なスイッチングモジュールに自動的にスイッチングするステップをさらに備える請求項１〜４のいずれか一項に記載の方法。
【請求項６】
アクティブなスイッチングモジュールが機能しなくなる場合に、代替的なスイッチングモジュールに自動的にスイッチングするステップをさらに備える請求項１〜５のいずれか一項に記載の方法。
【請求項７】
前記入力の少なくとも１つが前記本質的安全出力に接続されるときに、前記複数のスイッチングモジュールのいずれか１つ、及び前記複数の本質的安全入力電源のいずれか１つは、除去可能である請求項１〜６のいずれか一項に記載の方法。
【請求項８】
関連する入力が存在するときに、前記スイッチングモジュールの除去を防止するように配置されるスイッチングモジュールそれぞれのための機械的インタロックを提供するステップをさらに有する請求項１〜７のいずれか一項に記載の方法。
【請求項９】
前記複数の入力のそれぞれは、本質的安全電源からの安定化した電流及び／又は電圧を備える請求項１〜８のいずれか一項に記載の方法。
【請求項１０】
前記複数の電源のそれぞれは、ＦＩＳＣＯ  ＰＳＵを備える請求項９に記載の方法。
【請求項１１】
前記出力は、「Ｅｘ  ｉｂ」フィールド回路を駆動するのに適する請求項１〜１０のいずれか一項に記載の方法。
【請求項１２】
危険論理機能、及び非危険論理機能を制御する論理回路を物理的に分離するステップをさらに有する請求項１〜１１のいずれか一項に記載の方法。
【請求項１３】
個別論理を使用して前記危険論理機能を実施し、単一のチップマイクロプロセッサ上で前記非危険論理機能を実施するステップをさらに有する請求項１２に記載の方法。
【請求項１４】
複数の本質的安全入力を多重化するスイッチング回路であって、
本質的安全出力に接続され、かつそれぞれが実質的に同一の複数の入力の１つを受信するように配置される複数のスイッチングモジュールを備え、
スイッチングモジュールそれぞれは、いずれの時点でも前記複数の入力の最大で１つが前記本質的安全出力に接続されることを可能にするように配置されるロック手段を有し、
前記ロック手段は、代替的なスイッチングモジュールへのスイッチングの間に前記本質的安全出力に接続される入力がない期間である保障最小期間をさらに提供するように配置されるスイッチング回路。
【請求項１５】
２つのスイッチングモジュールをまさに具備する請求項１４に記載のスイッチング回路。
【請求項１６】
前記ロッキング手段は、前記複数のスイッチングモジュールのそれぞれの間の複数のロック信号を有する請求項１４に記載のスイッチング回路。
【請求項１７】
代替的なスイッチングモジュールへの前記スイッチングの間に前記本質的安全出力に接続される入力がない期間である前記保障最小期間は、少なくとも危険な組合せの可能性を取り除くために必要な時間であるか、又は全ての電源が前記負荷から切断されることを立証する（テストの間）ために必要な時間である請求項１４〜１６のいずれか一項に記載のスイッチング回路。
【請求項１８】
代替的なスイッチングモジュールへの前記スイッチングの間に前記本質的安全出力に接続される入力がない期間である前記保障最小期間は、接続されるＩＳ負荷装置のドロップアウト特性に依存する最大期間を有する請求項１４〜１７のいずれか一項に記載のスイッチング回路。
【請求項１９】
使用時に、アクティブなスイッチングモジュールの入力が機能しなくなる場合に、代替的なスイッチングモジュールに自動的にスイッチングするように配置される請求項１４〜１８のいずれか一項に記載のスイッチング回路。
【請求項２０】
使用時に、アクティブなスイッチングモジュールが機能しなくなる場合に、代替的なスイッチングモジュールに自動的にスイッチングするように配置される請求項１４〜１９のいずれか一項に記載のスイッチング回路。
【請求項２１】
使用時に、外部指令に応答して、代替的なスイッチングモジュールにスイッチングするように配置される請求項１４〜２０のいずれか一項に記載のスイッチング回路。
【請求項２２】
使用時に、他のスイッチング回路の少なくとも１つが前記出力に接続されるときに、前記複数のスイッチングモジュールのいずれか１つは、除去可能である請求項１４〜２１のいずれか一項に記載のスイッチング回路。
【請求項２３】
前記複数のスイッチングモジュールのいずれかは、関連する入力が存在するときに、前記スイッチングモジュールの前記除去を防止するように配置される機械的インタロックを備える請求項２２に記載のスイッチング回路。
【請求項２４】
前記複数の入力は、本質的安全電源からの安定化した電流及び／又は電圧を備える請求項１４〜２３のいずれか一項に記載のスイッチング回路。
【請求項２５】
前記本質的安全電源は、ＦＩＳＣＯ  ＰＳＵである請求項２４に記載のスイッチング回路。
【請求項２６】
前記出力は、「Ｅｘ  ｉｂ」フィールド回路を駆動するのに適する請求項１４〜２５のいずれか一項に記載のスイッチング回路。
【請求項２７】
内部の危険論理機能を制御する論理回路は、非危険論理機能を制御する論理回路から物理的に分離される請求項１４〜２６のいずれか一項に記載のスイッチング回路。
【請求項２８】
個別論理を使用して前記危険論理機能が実施され、単一のチップマイクロプロセッサ上で前記非危険論理機能が実施される請求項２７に記載のスイッチング回路。
【請求項２９】
前記出力は、前記スイッチング回路に印加される最小で１つの加算的な故障によっても本質的安全を維持する請求項１４〜２８のいずれか一項に記載のスイッチング回路。
【請求項３０】
機能的冗長性のために複数の本質的安全入力を多重化するシステムであって、
複数の入力電源と、
スイッチング回路であって、
本質的安全出力に接続される複数のスイッチングモジュールを有し、それぞれのモジュールは、実質的に同一の複数の入力の１つを前記複数の入力電源から受信するように配置されるスイッチング回路と、
を備え、スイッチングモジュールそれぞれは、いずれの時点でも前記複数の入力の最大で１つが前記本質的安全出力に接続されることを可能にするように配置されるロック手段を有し、
さらに前記ロック手段は、代替的なスイッチングモジュールへのスイッチングの間に前記本質的安全出力に接続される入力がない期間である保障最小期間を提供するように配置されるシステム。