【手続補正書】
【提出日】平成26年2月28日(2014.2.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
空間光変調器（１２）、又は、シーン又はコンテンツの２次元表現又は３次元表現を生成する表示装置における空間光変調器（１２）のバックプレーンデバイスであり、前記空間光変調器（１２）が画素アドレスを有し、且つ、画素値（１５）を画素（１４）に割り当てるように前記バックプレーンデバイス（１６）により電子制御可能な前記画素（１４）を含み、前記バックプレーンデバイス（１６）が画素（１４）毎に少なくとも１つの電極（５００）と、少なくとも１つのアナログ線（２２）と、少なくとも１つの画素アドレッシング手段（２４）とを含むバックプレーンデバイスであって、
前記画素アドレッシング手段（２４）は、ｘアドレッシング線（２６）及びｙアドレッシング線（２８）を含み、全ての画素（１４）は、アナログ線（２２）、ｘアドレッシング線（２６）及びｙアドレッシング線（２８）に接続され、画素値（１５）割当方式として、生成手段が前記少なくとも１つのアドレス線（２２）に適用される電圧特性（１０）を生成するように構成され、前記電圧特性（１０）は、前記画素（１４）に割り当てられる前記画素値（１５）に依存し、前記バックプレーンデバイス（１６）は、前記画素アドレスが画素アドレッシング方式として前記生成された電圧特性（１０）に依存して決定されるように構成され、且つ、前記生成された電圧特性（１０）が前記画素値（１５）を前記画素（１４）に割り当てるために前記少なくとも１つのアナログ線（２２）に適用されるように構成されることを特徴とするバックプレーンデバイス。
【請求項２】
前記電圧特性（１０）は、電圧ランプアップ関数、電圧ランプダウン関数及びのこぎり歯関数の少なくとも１つであり、又は、前記電圧特性（１０）は、所定の期間オーバドライブ値を含み、又は、前記電圧特性（１０）は、所定の期間アンダドライブ値を含むことを特徴とする請求項１に記載のバックプレーンデバイス。
【請求項３】
前記電圧特性（１０）は、時間において可変であり、数学的な単調関数である単調増加又は単調減少の特性を有することを特徴とする請求項１又は２に記載のバックプレーンデバイス。
【請求項４】
前記少なくとも１つのアナログ線（２２）に適用されている前記生成された電圧特性（１０）は、前記画素（１４）のアドレッシングの順序を決定することを特徴とする請求項１から３のうちいずれか１項に記載のバックプレーンデバイス。
【請求項５】
決定されている前記画素アドレスは、ｘ方向及びｙ方向に対して生成され、画素値（１５）を画素（１４）に前記割り当てることは、前記ｘ方向及び前記ｙ方向に対してランダムアクセス方式で実行されることを特徴とする請求項１から４のうちいずれか１項に記載のバックプレーンデバイス。
【請求項６】
同一の画素値（１５）が割り当てられる全ての画素（１４）は、前記バックプレーンデバイス（１６）の１つの動作モード、又は、実質的に同時の前記バックプレーンデバイス（１６）の別の動作モード、又は、ある期間における前記バックプレーンデバイス（１６）の更に別の動作モード、又は、画素値（１５）が１つの画素（１４）にのみ割り当てられる時間において、互いに時間的に近接してアドレス指定されることを特徴とする請求項１から５のうちいずれか１項に記載のバックプレーンデバイス。
【請求項７】
前記空間光変調器（２１）又は前記バックプレーンデバイス（１６）は、画素（１４）の少なくとも２つのクラスタ（１８）のクラスタ配列を含み、各クラスタ（１８）は、アナログ線（２２）と、前記クラスタ（１８）の前記画素（１４）をアドレス指定する画素アドレッシング手段（２４）とを含むことを特徴とする請求項１から６のうちいずれか１項に記載のバックプレーンデバイス。
【請求項８】
前記クラスタ（１８）は互いに個別に制御され、又は、前記空間光変調器（１２）の接続領域又は隣接領域を形成する複数の画素（１４）はクラスタ（１８）を形成し、前記領域は、矩形形状、正方形形状及びハニカム形状の少なくとも１つを有し、クラスタ（１８）は、前記空間光変調器（１２）の全幅又は全長に及ばないことを特徴とする請求項７に記載のバックプレーンデバイス。
【請求項９】
画素（１４）に対する制御回路（２０）は、２つのＴＦＴ（１００、２００）を含み、第１のＴＦＴ（１００）は、前記アナログ線（２２）、ｘアドレッシング線（２６）及び第２のＴＦＴ（２００）に接続され、前記第２のＴＦＴ（２００）は、前記第１のＴＦＴ（１００）、ｙアドレッシング線（２８）及び前記画素（１４）の電極（５００）に接続されることを特徴とする請求項１から８のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１０】
画素（１４）に対する制御回路（２０）は、２つのＴＦＴ（１００、２００）を含み、第１のＴＦＴ（１００）は、ｘアドレッシング線（２６）、ｙアドレッシング線（２８）及び第２のＴＦＴ（２００）に接続され、前記第２のＴＦＴ（２００）は、前記第１のＴＦＴ（１００）、前記アナログ線（２２）及び前記画素（１４）の電極（５００）に接続されることを特徴とする請求項１から８のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１１】
少なくとも１つのイネーブル線（３０）を含み、全ての画素（１４）がイネーブル線（３０）に接続されることを特徴とする請求項１から８のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１２】
画素（１４）に対する制御回路（２０）は、３つのＴＦＴ（１００、２００、３００）を含み、第１のＴＦＴ（１００）は、前記イネーブル線（３０）、ｘアドレッシング線（２６）及び第２のＴＦＴ（２００）に接続され、前記第２のＴＦＴ（２００）は、前記第１のＴＦＴ（１００）、ｙアドレッシング線（２８）及び第３のＴＦＴ（３００）に接続さ、前記第３のＴＦＴ（３００）は、前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記画素（１４）の電極（５００）に接続されることを特徴とする請求項１１に記載のバックプレーンデバイス。
【請求項１３】
画素（１４）に対する制御回路（２０）は、３つのＴＦＴ（１００、２００、３００）を含み、２つの画素（１４；２０、３２）は、互いに隣接して配置され、同一のｙアドレッシング線（２８）によりアドレス指定され、第１の画素（２０）の第１のＴＦＴ（１００）は、イネーブリング機能として、第２の画素（３２）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第１の画素（２０）の第２のＴＦＴ（２００）に接続され、前記第１の画素（２０）の前記第２のＴＦＴ（２００）は、前記第１の画素（２０）の前記第１のＴＦＴ（１００）、前記第１の画素（２０）のｘアドレッシング線（２６）及び前記第１の画素（２０）の第３のＴＦＴ（３００）に接続され、前記第１の画素（２０）の前記第３のＴＦＴ（３００）は、前記第１の画素（２０）の前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記第１の画素（２０）の電極（５００）に接続され、前記第２の画素（３２）の前記第１のＴＦＴ（１００）は、イネーブリング機能として、前記第１の画素（２０）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第２の画素（３２）の前記第２のＴＦＴ（２００）に接続され、前記第２の画素（３２）の前記第２のＴＦＴ（２００）は、前記第２の画素（３２）の前記第１のＴＦＴ（１００）、前記第２の画素（３２）のｘアドレッシング線（２６）及び前記第２の画素（３２）の前記第３のＴＦＴ（３００）に接続され、前記第２の画素（３２）の前記第３のＴＦＴ（３００）は、前記第２の画素（３２）の前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記第２の画素（３２）の電極（５００）に接続されることを特徴とする請求項１から８のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１４】
画素（２０、３２、３４、３６）に対する制御回路（２０、３２、３４、３６）は、３つのＴＦＴ（１００、２００、３００）を含み、４つの画素（２０、３２、３４、３６）は、互いに隣接して配置され、同一のｙアドレッシング線（２８）によりアドレス指定され、第１の画素（２０）の第１のＴＦＴ（１００）は、イネーブリング機能として、第３の画素（３４）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第１の画素（２０）の第２のＴＦＴ（２００）に接続され、前記第１の画素（２０）の前記第２のＴＦＴ（２００）は、前記第１の画素（２０）の前記第１のＴＦＴ（１００）、前記第１の画素（２０）のｘアドレッシング線（２６）及び前記第１の画素（２０）の第３のＴＦＴ（３００）に接続され、前記第１の画素（２０）の前記第３のＴＦＴ（３００）は、前記第１の画素（２０）の前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記第１の画素（２０）の電極（５００）に接続され、第２の画素（３２）の前記第１のＴＦＴ（１００）は、イネーブリング機能として、前記第１の画素（２０）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第２の画素（３２）の前記第２のＴＦＴ（２００）に接続され、前記第２の画素（３２）の前記第２のＴＦＴ（２００）は、前記第２の画素（３２）の前記第１のＴＦＴ（１００）、前記第２の画素（３２）のｘアドレッシング線（２６）及び前記第２の画素（３２）の前記第３のＴＦＴ（３００）に接続され、前記第２の画素（３２）の前記第３のＴＦＴ（３００）は、前記第２の画素（３２）の前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記第２の画素（３２）の電極（５００）に接続され、第３の画素（３４）の前記第１のＴＦＴ（１００）は、イネーブリング機能として、第４の画素（３６）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第３の画素（３４）の前記第２のＴＦＴ（２００）に接続され、前記第３の画素（３４）の前記第２のＴＦＴ（２００）は、前記第３の画素（３４）の前記第１のＴＦＴ（１００）、前記第３の画素（３４）のｘアドレッシング線（２６）及び前記第３の画素（３４）の前記第３のＴＦＴ（３００）に接続され、前記第３の画素（３４）の前記第３のＴＦＴ（３００）は、前記第３の画素（３４）の前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記第３の画素（３４）の電極（５００）に接続され、前記第４の画素（３６）の前記第１のＴＦＴ（１００）は、イネーブリング機能として、前記第２の画素（３２）の前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記第４の画素（３６）の前記第２のＴＦＴ（２００）に接続され、前記第４の画素（３６）の前記第２のＴＦＴ（２００）は、前記第４の画素（３６）の前記第１のＴＦＴ（１００）、前記第４の画素（３６）のｘアドレッシング線（２６）及び前記第４の画素（３６）の前記第３のＴＦＴ（３００）に接続され、前記第４の画素（３６）の前記第３のＴＦＴ（３００）は、前記第４の画素（３６）の前記第２のＴＦＴ（２００）、前記アナログ線（２２）及び前記第４の画素（３６）の電極（５００）に接続されることを特徴とする請求項１から８のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１５】
イネーブル線（３０）の論理レベルは、前記ｘアドレッシング線（２６）の論理レベルに対応することを特徴とする請求項１３又は１４に記載のバックプレーンデバイス。
【請求項１６】
画素（２０、３２、３４、３６）の前記第１のＴＦＴ（１００）及び同一の画素（２０、３２、３４、３６）の前記第２のＴＦＴ（２００）は、デュアルゲートＴＦＴに結合されることを特徴とする請求項９から１５のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１７】
ｘアドレッシング線（２６）又はｙアドレッシング線（２８）は、画素（２０、３２、３４、３６）の前記第１のＴＦＴ（１００）のゲート（Ｇ）、又は、前記画素（２０、３２、３４、３６）の前記第２のＴＦＴ（２００）のゲート（Ｇ）、又は、請求項１６に記載の前記デュアルゲートＴＦＴのゲートと接続されることを特徴とする請求項９から１６のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１８】
イネーブル線（３０）又はイネーブル線（３０）として動作する前記ｘアドレッシング線（２６）は、画素（２０、３２、３４、３６）の前記第１のＴＦＴ（１００）のソース（Ｓ）と接続され、又は、画素（２０、３２、３４、３６）の前記第１のＴＦＴ（１００）のドレイン（Ｄ）は、同一の画素の前記第２のＴＦＴ（２００）のソース（Ｓ）に接続されることを特徴とする請求項９から１７のうちいずれか１項に記載のバックプレーンデバイス。
【請求項１９】
前記アナログ線（２２）は画素（２０、３２、３４、３６）の前記第３のＴＦＴ（３００）のソース（Ｓ）に接続され、同一の画素（２０、３２、３４、３６）の前記電極（５００）は、前記同一の画素（２０、３２、３４、３６）の前記第３のＴＦＴ（３００）のドレイン（Ｄ）と接続され、又は、画素（２０、３２、３４、３６）の前記第２のＴＦＴ（２００）のドレイン（Ｄ）は、前記同一の画素（２０、３２、３４、３６）の前記第３のＴＦＴ（３００）のゲート（Ｇ）に接続されることを特徴とする請求項９から１８のうちいずれか１項に記載のバックプレーンデバイス。
【請求項２０】
前記画素アドレッシング手段（２４）は、前記ｘアドレッシング線（２６）に接続される少なくとも１つのｘアドレス復号器（３８、３８’）と、前記ｙアドレッシング線（２８）に接続される少なくとも１つのｙアドレス復号器（４４、４４’）とを備えることを特徴とする請求項１から１９のうちいずれか１項に記載のバックプレーンデバイス。
【請求項２１】
前記ｘアドレス復号器（３８、３８’）及び前記ｙアドレス復号器（４４、４４’）の少なくとも一方は、ダイナミックＮＯＲ復号器、ダイナミックＮＡＮＤ復号器、ＯＲ復号器、ＮＡＮＤ回路とＮＯＲ回路とを含むＣＭＯＳ復号器及びＡＮＤ復号器の少なくとも１つに基づくことを特徴とする請求項２０記載のバックプレーンデバイス。
【請求項２２】
前記ｘアドレス復号器（３８、３８’）又は前記ｙアドレス復号器（４４、４４’）は、前記バックプレーンデバイス（１６）とは別に配列され、又は、前記ｘアドレス復号器（３８、３８’）又は前記ｙアドレス復号器（４４、４４’）は、前記バックプレーンデバイス（１６）の外側エッジにおいて配置され、又は、前記ｘアドレス復号器（３８、３８’）又は前記ｙアドレス復号器（４４、４４’）は、前記画素（１４；２０、３２、３４、３６）間の前記バックプレーンデバイス（１６）上に配置されることを特徴とする請求項２０又は２１に記載のバックプレーンデバイス。
【請求項２３】
各画素（１４）は、規則的なレイアウトで配列される画素制御構造（２０、３２、３４、３６）を含み、全ての画素制御構造（２０、３２、３４、３６）は、同様に配向され、又は、２つの前記画素制御構造（２０、３２、３４、３６）は、互いにミラーリングして配列され、又は、４つの隣接画素の前記画素制御構造（２０、３２、３４、３６）は、互いにミラーリングして配列されることを特徴とする請求項１から２２のうちいずれか１項に記載のバックプレーンデバイス。
【請求項２４】
前記空間光変調器（１２）は、回折に基づいて前記空間光変調器（１２）と相互作用する光を偏向するように構成され、又は、国際公開第２０１０／１４９５８７号の請求項のうちの１つに従って実現されることを特徴とする請求項１から２３のうちいずれか１項に記載のバックプレーンデバイス。
【請求項２５】
空間光変調器のバックプレーンデバイス又は請求項１から２４のうちいずれか１項に記載のバックプレーンデバイス（１６）を操作する方法であり、前記空間光変調器（１２）が画素アドレスを有し、且つ、画素値（１５）を画素（１４）に割り当てるように前記バックプレーンデバイス（１６）により電子制御可能な前記画素（１４）を含み、前記バックプレーンデバイス（１６）が画素（１４）毎に少なくとも１つの電極（５００）と、少なくとも１つのアナログ線（２２）と、少なくとも１つの画素アドレッシング手段（２４）とを含み、前記画素アドレッシング手段（２４）がｘアドレッシング線（２６）及びｙアドレッシング線（２８）を含み、全ての画素（１４）がアナログ線（２２）、ｘアドレッシング線（２６）及びｙアドレッシング線（２８）に接続される方法であって、
画素値（１５）割当方式として、生成手段が前記少なくとも１つのアドレス線（２２）に適用される電圧特性（１０）を生成し、前記電圧特性（１０）は前記画素（１４）に割り当てられる前記画素値（１５）に依存するステップと、
前記画素アドレスが画素アドレッシング方式として前記生成された電圧特性（１０）に依存して決定されるステップと、
前記生成された電圧特性（１０）が前記画素値（１５）を前記画素（１４）に割り当てるために前記少なくとも１つのアナログ線（２２）に適用されるステップと、
を備えることを特徴とする方法。
【請求項２６】
画素値（１５）を画素（１４）に割り当てるために、前記画素（１４）に対する前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）を選択し、前記画素（１４）に接続されているイネーブル線（３０）を起動することで、前記アナログ線（２２）から前記画素（１４）の電極（５００）への電荷転送が起こり、前記画素（１４）の前記電極（５００）において転送された前記電荷を維持するために、前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）を選択解除すること及び前記画素（１４）に接続されている前記イネーブル線（３０）を停止することの少なくとも一方を行うことを特徴とする請求項２５に記載の方法。
【請求項２７】
同一の画素値（１５）を複数の画素（１４）に割り当てるために、画素（１４）毎に、前記画素（１４）に接続されているイネーブル線（３０）を起動して、前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）が選択されることで、前記アナログ線（２２）から各々が後続して起動した画素（１４）の電極（５００）への後続の電荷転送が起こり、前記画素（１４）の前記電極（５００）において転送された前記電荷を維持するために、前記画素（１４）に対する前記ｘアドレッシング線（２６）、前記ｙアドレッシング線（２８）及び前記イネーブル線（３０）を停止することを特徴とする請求項２５又は２６に記載の方法。
【請求項２８】
複数の選択された画素（１４）に対して、前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）を選択し、前記選択された全ての画素（１４）の電極（５００）を前記アナログ線（２２）を介して提供されたのと同一の電圧に設定し、又は、前記選択された画素（１４）の全ての電極（５００）を短絡するように前記画素（１４）に対してイネーブリング機能を有するアドレッシング線又は前記画素（１４）に接続されているイネーブル線（３０）を起動し、前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）が選択解除され、画素値（１５）を画素（１４）に割り当てるため、前記画素（１４）に対する前記ｘアドレッシング線（２６）及び前記ｙアドレッシング線（２８）が選択されることで、前記アナログ線（２２）から前記画素（１４）の前記電極（５００）への電荷転送が起こり、前記画素（１４）の前記電極（５００）の前記電荷を維持するために、前記画素（１４）に接続されている前記イネーブル線（３０）を停止することを特徴とする請求項２５記載の方法。
【請求項２９】
シーン又はコンテンツの２次元表現又は３次元表現を生成し、請求項１から２４のうちいずれか１項に記載のバックプレーンデバイス（１６）を備えることを特徴とする表示装置の空間光変調器。
【請求項３０】
シーンの２次元表現又は３次元表現を生成する立体表示装置又はホログラム表示装置を含む表示装置であって、請求項１から２４のうちいずれか１項に記載のバックプレーンデバイス（１６）又は請求項２９に記載の前記空間光変調器（１２）を備えることを特徴とする表示装置。