【手続補正書】
【提出日】平成15年9月5日(2003.9.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数個の不揮発性メモリセルを行列状に配列し、同一行に属するメモリセルを共通のワード線で接続し、同一列に属するメモリセルを共通のビット線で接続したメモリセルアレイと、
外部から入力される第１のデータを保持する第１のレジスタと、
前記第１のレジスタの保持内容に応じて複数の異なる電圧を発生させるワード線電圧発生回路と、
外部から入力される第２のデータを保持する第２のレジスタと、
前記第２のレジスタの保持内容に応じて前記ワード線を選択するワード線選択回路と、
前記ワード線選択回路により選択されたワード線を前記ワード線電圧発生回路の発生した電圧で駆動するワード線駆動回路と、
前記ビット線の電位を検出し増幅しこのビット線電位に対応するデータを保持する複数のセンスアンプ回路と、
前記センスアンプ回路の保持するデータを外部から入力される第３のデータに応じて選択的に出力するカラム選択回路とを具備した不揮発性半導体記憶装置。
【請求項２】
前記カラム選択回路より出力されたデータを保持する記憶装置と、
前記第１のデータ、第２のデータ及び第３のデータを供給するとともに前記記憶装置に保持されたデータをビット変換する制御回路とをさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルは複数個のスタックゲート型ＭＯＳトランジスタを複数個直列に接続して構成されるＮＡＮＤ型メモリセルであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のセンスアンプ回路は、前記ビット線の電位を検出した結果と書き込もうとするデータとを比較し、追加書込みデータを発生させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のセンスアンプ回路は、前記ビット線の電位を検出した結果と書き込もうとするデータとを比較し、追加書込みデータを発生させるとともに、書込みが完了したか否かを検出し、前記複数のセンスアンプ回路の全てが書込みが完了したことを検出した場合に、書込み完了信号を発生させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項６】
前記ワード線電圧発生回路は複数の出力電圧を発生させる電圧発生回路と、
前記電圧発生回路の複数の出力電圧のうち何れか一つを前記第１のレジスタの保持内容に応じて選択し出力する電圧選択回路と、
前記電圧選択回路の出力が入力され、この出力の電圧とほぼ等しい電圧を増幅出力するソースフォロア回路とから構成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
複数個の不揮発性メモリセルを行列状に配列し、同一行に属するメモリセルを共通のワード線で接続し、同一列に属するメモリセルを共通のビット線で接続したメモリセルアレイと、
外部から入力される第１のデータを保持する第１のレジスタと、
前記第１のレジスタの保持内容に応じて複数の異なる電圧を発生させるワード線電圧発生回路と、
外部から入力される第２のデータを保持する第２のレジスタと、
前記第２のレジスタの保持内容に応じて前記ワード線を選択するワード線選択回路と、
前記ワード線選択回路により選択されたワード線を前記ワード線電圧発生回路の発生した電圧で駆動するワード線駆動回路と、
前記ビット線の電位を検出して増幅し、このビット線電位に対応するデータを保持する複数のセンスアンプ回路と、
前記センスアンプ回路の保持するデータを外部から入力される第３のデータに応じて選択的に出力するカラム選択回路と
前記メモリセルアレイ内の複数のメモリセルから構成されるメモリセルグループに対応して設けられ、対応するメモリセルグループの一つのメモリセルの記憶するデータの個数を保持する複数のフラグセルと
を具備した不揮発性半導体記憶装置。
【請求項８】
前記フラグセルは不揮発性記憶を行うことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
（１）  ２ｎ値メモリに対してｎ個のセンスアンプが必要であるため、例えば４値メモリでは２個のセンスアンプが、８値メモリでは３個のセンスアンプが必要となって、センスアンプ部分の面積が増大する。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明にかかる不揮発性半導体記憶装置によれば、複数個の不揮発性メモリセルを行列状に配列し、同一行に属するメモリセルを共通のワード線で接続し、同一列に属するメモリセルを共通のビット線で接続したメモリセルアレイと、
外部から入力される第１のデータを保持する第１のレジスタと、
前記第１のレジスタの保持内容に応じて複数の異なる電圧を発生させるワード線電圧発生回路と、
外部から入力される第２のデータを保持する第２のレジスタと、
前記第２のレジスタの保持内容に応じて前記ワード線を選択するワード線選択回路と、
前記ワード線選択回路により選択されたワード線を前記ワード線電圧発生回路の発生した電圧で駆動するワード線駆動回路と、
前記ビット線の電位を検出し増幅しこのビット線電位に対応するデータを保持する複数のセンスアンプ回路と、
前記センスアンプ回路の保持するデータを外部から入力される第３のデータに応じて選択的に出力するカラム選択回路とを具備したことを特徴とする。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
複数個の不揮発性メモリセルを行列状に配列し、同一行に属するメモリセルを共通のワード線で接続し、同一列に属するメモリセルを共通のビット線で接続したメモリセルアレイと、
外部から入力される第１のデータを保持する第１のレジスタと、
前記第１のレジスタの保持内容に応じて複数の異なる電圧を発生させるワード線電圧発生回路と、
外部から入力される第２のデータを保持する第２のレジスタと、
前記第２のレジスタの保持内容に応じて前記ワード線を選択するワード線選択回路と、
前記ワード線選択回路により選択されたワード線を前記ワード線電圧発生回路の発生した電圧で駆動するワード線駆動回路と、
前記ビット線の電位を検出して増幅し、このビット線電位に対応するデータを保持する複数のセンスアンプ回路と、
前記センスアンプ回路の保持するデータを外部から入力される第３のデータに応じて選択的に出力するカラム選択回路と
前記メモリセルアレイ内の複数のメモリセルから構成されるメモリセルグループに対応して設けられ、対応するメモリセルグループの一つのメモリセルの記憶するデータの個数を保持する複数のフラグセルと
を具備した不揮発性半導体記憶装置。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
書込み動作のステップは以下の通りである。メモリセルのしきい値の上昇（プログラム）を行うとき、すなわち“０”書込みにおいては、ＩＯには“Ｌ”、ＢＩＯには“Ｈ”を供給し、カラムゲートトランジスタを介して、フリップフロップ回路１−１のノードＮ1 は“Ｌ”に、ＢＮ1 は“Ｈ”にセットされる。続いて、フリップフロップの電源レベルを昇圧し、信号φ2 に昇圧された“Ｈ”レベルを与えＭＯＳトランジスタＱ4 を導通させビット線を０Ｖにする。続いて、ワード線を２０Ｖ迄昇圧すると、選択されたメモリセルの制御ゲートとチャネルとの間の電位差が２０Ｖとなり、電子が浮遊ゲートに注入され、その結果しきい値が上昇する。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
メモリセルのしきい値を一定に保つ場合、すなわち“１”書込みにおいては、ＩＯには“Ｈ”、ＢＩＯには“Ｌ”を供給し、カラムゲートトランジスタを介して、フリップフロップ回路１−１のノードＮ1 は“Ｈ”に、ＢＮ1 は“Ｌ”にセットされる。続いて、フリップフロップの電源レベルを昇圧し、信号φ2 に昇圧された“Ｈ”レベル（１０Ｖ）を与えてＭＯＳトランジスタＱ4 を導通させ、ビット線を１０Ｖにする。続いて、ワード線を２０Ｖ迄昇圧すると、選択されたメモリセルの制御ゲートとチャネルとの間の電位差が１０Ｖとなり、浮遊ゲートへの電子の注入は遮断され、その結果しきい値が一定値を保持する。続いて、以下のベリファイ動作では、ビット線の電位に関わらずフリップフロップは直前の状態を保持する。なお、これらの動作は、“１”書込みのみでなく、“０”書込みが完了した後のステップについても同様である。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
この動作はパイプラインの手法を用いたもので、まず、ワード線ＷＬ０のデータＶWL0 を読出してレジスタ５０２に格納する（図２５（ａ））。次にレジスタ４０２の下位半分（下位５１２ビット分）のＶWL0 データをシリーズに読み出して外部ＳＲＡＭ５０３の１行目に転送する（図２５（ｂ））。次に、ＲＡＭ部５０１のロウアドレスを進めてワード線ＷＬ１のデータＶWL0 を読出す。この読出しは下位のみ行い、レジスタ５０２の下位部分に格納する。これと同時にレジスタ５０２の上位部分に格納されているＶWL0 データ（上位５１２ビット分）が外部ＳＲＡＭ５０３の１行目に転送される（図２５（ｃ））。次に、レジスタ５０２に格納されている下位半分のＶWL1 データを外部ＳＲＡＭ５０３の２行目に転送するとともに、レジスタ５０２の上位半分にＶWL1 データの上位部分を格納する（図２５（ｄ））。次に、ＲＡＭ部５０１のロウアドレスをさらに進め、レジスタ５０２に格納されている上位半分のＶWL1 データを外部ＳＲＡＭ５０３の２行目に転送するとともに、レジスタ５０２の下位半分にＶWL2 データの下位部分を格納する（図２５（ｅ））。次に、上位半分のＶWL2 データをレジスタ５０２の上位部分に格納するとともに、下位部分のＶWL2 データを外部ＳＲＡＭ５０３の下位部分データとともにコード変換部５０４に送って３ビット分を同時に２進数に変換する。同様に、レジスタ５０２の上位部分に格納されたＶWL2 データの下位部分は外部ＳＲＡＭ５０３の上位部分データとともにコード変換部で２進数に変換される。


【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
1997139095.tif 000001