【手続補正書】
【提出日】平成26年4月8日(2014.4.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
通常動作モードとリテイン・ティル・アクセスド（ＲＴＡ）モードとで動作可能な半導体スタティックランダムアクセスメモリ（ＳＲＡＭ）であって、
少なくとも１つのメモリアレイブロック内に行列に配置される複数のメモリセルであって、前記複数のメモリセルの各々が、ラッチと読み出しバッファの中に配置される金属酸化物半導体（ＭＯＳ）アレイトランジスタで構成され、各列内のメモリセルの各々のラッチが、電源電圧ノードと基準電圧ノードとの間で並列にバイアスされる、前記複数のメモリセルと、
第１のメモリアレイブロックに関連付けられる第１の複数のバイアスデバイスであって、前記第１の複数のバイアスデバイスの各々が、前記基準電圧ノードとグランド基準電圧ノードとの間に、その関連付けられるメモリアレイブロック内のメモリセルと直列に接続される導電パスを有する、前記第１の複数のバイアスデバイスと、
前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、前記通常動作モードでオンにされ、前記ＲＴＡモードでオフにされるように、ＲＴＡ制御信号を受信する制御電極を有する、第１のスイッチデバイスと、
を含み、
前記複数のメモリセルの各々内のラッチが、
前記電源電圧ノードと前記基準電圧ノードとの間でバイアスされ、第１及び第２のストレージノードを規定する、第１及び第２のクロス結合されるインバータと、
第１及び第２のパストランジスタであって、前記第１のパストランジスタが、前記第１のストレージノードと第１の書き込みビットラインとの間に接続される導電パスを有し、前記第２のパストランジスタが、前記第２のストレージノードと第２の書き込みビットラインとの間に接続される導電パスを有し、前記第１及び第２のパストランジスタが、書き込みワードラインに結合される制御電極を有する、前記第１及び第２のパストランジスタと、
を含み、
前記読み出しバッファが、
導電パスを有し、前記第１のストレージノードに結合される制御電極を有する、第１の読み出しバッファドライバトランジスタと、
第１の読み出しビットラインとグランド基準電圧ノードとの間に前記第１の読み出しバッファドライバトランジスタの前記導電パスと直列に接続される導電パスを有し、読み出しワードラインに結合される制御電極を有する、第１の読み出しバッファパストランジスタと、
を含む、メモリ。
【請求項２】
請求項１に記載のメモリであって、
前記第１のスイッチデバイスに印加される前記ＲＴＡ制御信号を生成する回路を更に含む、メモリ。
【請求項３】
請求項１に記載のメモリであって、
前記第１の複数のバイアスデバイスの各々が、前記第１のメモリアレイブロック内のメモリセルの単一の列に関連付けられる、メモリ。
【請求項４】
請求項３に記載のメモリであって、
複数の第１のスイッチデバイスであって、各々が前記第１のメモリアレイブロックの列の１つに関連付けられ、各々が、その関連付けられる列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、各々が、前記通常動作モードでオンにされ、前記ＲＴＡモードでオフにされるように、ＲＴＡ制御信号を受信する制御電極を有する、前記複数の第１のスイッチデバイスを更に含む、メモリ。
【請求項５】
請求項１に記載のメモリであって、
前記第１の複数のバイアスデバイスの前記導電パスが互いに並列に接続されており、
前記第１のスイッチデバイスが、前記第１の複数のバイアスデバイスの導電パスと並列に接続される導電パスを有する、メモリ。
【請求項６】
請求項１に記載のメモリであって、
前記第１の複数のバイアスデバイスの各々が、その関連付けられる、メモリセルの少なくとも１つの列の前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続されるソース・ドレインパスを有し、そのドレインに接続されるゲートを有する、ＭＯＳトランジスタを含む、メモリ。
【請求項７】
請求項１に記載のメモリであって、
バイアス基準電圧を生成する電圧基準回路を更に含み、
前記第１の複数のバイアスデバイスの各々が、その関連付けられる、メモリセルの少なくとも１つの列の前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続されるソース・ドレインパスを有し、前記電圧基準回路からの前記バイアス基準電圧を受信するゲートを有する、第１のＭＯＳトランジスタを含む、メモリ。
【請求項８】
請求項７に記載のメモリであって、
前記第１の複数のバイアスデバイスの各々が、前記第１のＭＯＳトランジスタの前記ソース・ドレインパスと直列に接続されるソース−ドレインパスを有し、そのドレインに接続されるゲートを有する、第２のＭＯＳトランジスタを更に含む、メモリ。
【請求項９】
請求項１に記載のメモリであって、
前記第１及び第２のパストランジスタの各々が、ソース・ドレインパスとボディノードとゲートとを有するｎチャンネルＭＯＳトランジスタを含み、
前記複数のメモリセルの各々内の前記第１及び第２のパストランジスタのボディノードが、前記グランド基準電圧ノードに接続される、メモリ。
【請求項１０】
請求項１に記載のメモリであって、
前記読み出しバッファが、
導電パスを有し、前記第２のストレージノードに結合される制御電極を有する、第２の読み出しバッファドライバトランジスタと、
第２の読み出しビットラインとグランド基準電圧ノードとの間に前記第２の読み出しバッファドライバトランジスタの前記導電パスと直列に接続される導電パスを有し、前記読み出しワードラインに結合される制御電極を有する、第２の読み出しバッファパストランジスタと、
を更に含む、メモリ。
【請求項１１】
請求項１に記載のメモリであって、
前記メモリアレイブロックへのメモリアクセスより前に、前記複数のメモリセルの各列の前記第１及び第２の書き込みビットラインを前記電源電圧ノードでの電圧よりも低い電圧にプリチャージする、書き込みビットラインプリチャージ回路を更に含む、メモリ。
【請求項１２】
請求項１１に記載のメモリであって、
前記ＲＴＡ制御信号を生成する前記回路が、前記通常動作モードにおいて読み出し動作のために前記第１のスイッチデバイスをオフにし、前記通常動作モードにおいて書き込み動作のために前記第１のスイッチデバイスをオンにする、メモリ。
【請求項１３】
請求項１１に記載のメモリであって、
複数の第１のスイッチデバイスであって、各々が前記第１のメモリアレイブロックの１つ又は複数の列に関連付けられており、各々が、その関連付けられる１つ又は複数の列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、各々が、前記通常動作モードにおいて１つ又は複数の関連付けられる列への書き込み動作のためにオンにされ、前記通常動作モードと前記ＲＴＡモードとにおいて読み出し動作のためにオフにされるように、ＲＴＡ制御信号を受信する制御電極を有する、前記複数の第１のスイッチデバイスを更に含む、メモリ。
【請求項１４】
請求項１１に記載のメモリであって、
複数の第１のスイッチであって、各々が前記第１のメモリアレイブロックの１つ又は複数の列に関連付けられており、各々が、その関連付けられる１つ又は複数の列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、各々が、書き込み動作がその関連付けられる列の１つに実行されている場合の前記通常動作モードと前記ＲＴＡモードとにおいてオフにされ、書き込み動作がその関連付けられる列の１つに実行されていない場合の前記通常動作モードにおいてオンにされるように、ＲＴＡ制御信号を受信する制御電極を有する、前記複数の第１のスイッチを更に含む、メモリ。
【請求項１５】
請求項１に記載のメモリであって、
第１のメモリアレイブロックのための前記複数のメモリセルの各々が、集積回路のメモリアレイ領域内に配置されるＭＯＳアレイトランジスタで構成され、
前記第１の複数のバイアスデバイスの各々が、前記メモリアレイ領域内に配置されるＭＯＳアレイトランジスタを含み、
前記第１のスイッチデバイスが、前記ＭＯＳアレイトランジスタと異なる構造を有するＭＯＳコアトランジスタを含み、前記メモリアレイ領域の外に配置される、メモリ。
【請求項１６】
請求項１に記載のメモリであって、
第１のメモリアレイブロックのための前記複数のメモリセルの各々が、集積回路のメモリアレイ領域内に配置されるＭＯＳアレイトランジスタを含み、
前記第１の複数のバイアスデバイスの各々が、前記ＭＯＳアレイトランジスタと異なる構造を有するＭＯＳコアトランジスタを含み、前記メモリアレイ領域の外に配置されており、
前記第１のスイッチデバイスが、前記メモリアレイ領域の外に配置されるＭＯＳコアトランジスタを含む、メモリ。
【請求項１７】
請求項１に記載のメモリであって、
前記複数のメモリセルが、複数のメモリアレイブロック内に行列に配置されており、
前記メモリが、
第２のメモリアレイブロックに関連付けられる第２の複数のバイアスデバイスであって、前記第２の複数のバイアスデバイスの各々が、第２の基準電圧ノードとグランド基準電圧ノードとの間にその関連付けられるメモリアレイブロック内のメモリセルと直列に接続される導電パスを有する、前記第２の複数のバイアスデバイスと、
前記第２の基準電圧ノードと前記グランド基準電圧ノートとの間に接続される導電パスを有し、前記第２のメモリアレイブロックのための前記通常動作モードにおいてオンにされ、前記第２のメモリアレイブロックのための前記ＲＴＡモードにおいてオフとされるように、ＲＴＡ制御信号を受信する制御電極を有する、第２のスイッチデバイスと、
を更に含む、メモリ。
【請求項１８】
通常動作モードとリテイン・ティル・アクセスド（ＲＴＡ）モードとにおけるメモリの動作方法であって、
前記メモリが、
少なくとも１つのメモリアレイブロック内に行列に配置される複数のメモリセルであって、前記複数のメモリセルの各々が、ラッチと読み出しバッファの中に配置される金属酸化物半導体（ＭＯＳ）アレイトランジスタで構成され、前記列内の前記メモリセルの各々の前記ラッチが、電源電圧ノードと基準電圧ノードとの間で並列にバイアスされる、前記複数のメモリセルと、
第１のメモリアレイブロックに関連付けられる第１の複数のバイアスデバイスであって、前記第１の複数のバイアスデバイスの各々が、前記基準電圧ノードとグランド基準電圧ノードとの間に、その関連付けられるメモリアレイブロック内のメモリセルと直列に接続される導電パスを有する、前記第１の複数のバイアスデバイスと、
を含み、
前記複数のメモリセルの各々内のラッチが、
前記電源電圧ノードと前記基準ノードとの間にバイアスされ、第１及び第２のストレージノードを規定する、第１及び第２のクロス結合されるインバータと、
第１及び第２のパストランジスタであって、前記第１のパストランジスタが、前記第１のストレージノードと第１の書き込みビットラインとの間に接続される導電パスを有し、前記第２のパストランジスタが、前記第２のストレージノードと第２の書き込みビットラインとの間に接続される導電パスを有し、前記第１及び第２のパストランジスタが、書き込みワードラインに結合される制御電極を有する、前記第１及び第２のパストランジスタと、
を含み、
前記読み出しバッファが、
導電パスを有し、前記第１のストレージノードに結合される制御電極を有する、第１の読み出しバッファドライバトランジスタと、
第１の読み出しビットラインとグランド基準電圧ノードとの間に前記第１の読み出しバッファドライバトランジスタの前記導電パスと直列に接続される導電パスを有し、読み出しワードラインに結合される制御電極を有する、第１の読み出しバッファパストランジスタと、
を含み、
前記方法が、
第１のメモリアレイブロックのための前記通常動作モードにおいて、前記グランド基準電圧ノードと前記第１のメモリアレイブロックの１つ又は複数の列のための基準電圧ノードとの間の第１のスイッチを閉じることと、
前記第１のメモリアレイブロックのための前記ＲＴＡモードにおいて、前記第１のスイッチを開くことと、
を含む、動作方法。
【請求項１９】
請求項１８に記載の方法であって、
前記メモリが、第２のメモリアレイブロックに関連付けられる第２の複数のバイアスデバイスであって、前記第２の複数のバイアスデバイスの各々が、第２の基準電圧ノードとグランド基準電圧ノードとの間に、その関連付けられるメモリアレイブロック内のメモリセルと直列に接続された導電パスを有する、前記第２の複数のバイアスデバイスを更に含み、
前記方法が、
前記第２のメモリアレイブロックのための前記通常動作モードにおいて、前記グランド基準電圧ノードと前記第２のメモリアレイブロックの１つ又は複数の列のための前記第２の基準電圧ノードとの間の第２のスイッチを閉じることと、
前記第２のメモリアレイブロックのための前記ＲＴＡモードにおいて、前記第２のスイッチを開くことと、
を更に含み、
前記第１のメモリアレイブロックが前記通常動作モードにある一方で、前記第２のメモリアレイブロックが前記ＲＴＡモードにあるように、前記第２のスイッチを開くステップが前記第１のスイッチを閉じるステップの間に実行される、方法。
【請求項２０】
請求項１８に記載の方法であって、
前記第１の複数のバイアスデバイスの各々が、ダイオードとして接続されるＭＯＳトランジスタを含む、方法。
【請求項２１】
請求項１８に記載の方法であって、
前記第１の複数のバイアスデバイスの各々が、前記基準電圧ノードとメモリセルのその少なくとも１つの列の各々の前記グランド基準電圧ノードとの間に接続されるソース・ドレインパスを有し、ゲートを有する、第１のＭＯＳトランジスタを含み、
前記方法が、
バイアス基準電圧を発生することと、
前記バイアス基準電圧を前記第１のＭＯＳトランジスタの各々のゲートに印加することと、
を更に含む、方法。
【請求項２２】
請求項２１に記載の方法であって、
前記第１の複数のバイアスデバイスの各々が、前記第１のＭＯＳトランジスタのソース・ドレインパスと直列に接続されるソース・ドレインパスを有し、そのドレインに接続されるゲートを有する、第２のＭＯＳトランジスタを更に含む、方法。
【請求項２３】
請求項１８に記載の方法であって、
前記第１の複数のバイアスデバイスが、前記第１のメモリアレイブロック内のメモリセルの単一の列に関連付けられており、
前記メモリが、各々が、前記第１のメモリアレイブロックの前記列の１つに関連付けられており、各々が、その関連する列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有する、複数の第１のスイッチデバイスを含み、
前記第１のスイッチを閉じるステップが、前記複数の第１のスイッチデバイスの各々を閉じることを含み、
前記第１のスイッチを開くステップが、前記複数の第１のスイッチデバイスの各々を開くことを含む、方法。
【請求項２４】
請求項１８に記載の方法であって、
前記第１のメモリアレイブロックに対するメモリアクセスの前に、前記複数のメモリセルの各列の前記第１及び第２の書き込みビットラインを前記電源電圧ノードでの電圧よりも低い電圧にプリチャージすることを更に含む。方法。
【請求項２５】
請求項２４に記載の方法であって、
前記プリチャージの後に、前記第１のスイッチを閉じることと、
前記プリチャージの後に、入力データ状態を前記第１及び第２の書き込みビットラインに印加することと、
前記第１のスイッチを閉じることの後に、前記第１及び第２のパストランジスタをオンさせることと、
を更に含む、方法。
【請求項２６】
請求項２５に記載の方法であって、
前記第１及び第２のパストランジスタをオンさせるステップが、前記基準電圧ノードでの電圧が前記グランド基準電圧ノードでの電圧に到達する前に始まる、方法。
【請求項２７】
請求項２４に記載の方法であって、
前記第１のスイッチを閉じるステップが、書き込み動作のための前記通常動作モードにおいて実行され、
前記方法が、
読み出し動作のための前記通常動作モードにおいて前記第１のスイッチをオンさせることを更に含む、方法。
【請求項２８】
請求項２４に記載の方法であって、
複数の第１のスイッチの各々が前記第１のメモリアレイブロックの１つ又は複数の前記列に関連付けられており、各々が、その関連付けられる１つ又は複数の列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、
前記方法が、
第１のメモリアレイブロックのための前記通常動作モードにおいて、書き込み動作が実行される前記第１のメモリアレイブロックの列に関連付けられる複数の第１のスイッチの各々を開くことを更に含み、
前記第１のスイッチを閉じるステップが、
書き込み動作が実行される前記第１のメモリセルブロックの列に関連付けられない前記複数の第１のスイッチの各々を閉じる、方法。
【請求項２９】
半導体スタテックランダムアクセスメモリであって、
少なくとも１つのメモリアレイブロック内に行列とに配置される複数のメモリセルであって、前記複数のメモリセルの各々が、ラッチと読み出しバッファの中に配置される金属酸化物半導体（ＭＯＳ）アレイトランジスタで構成され、各列内の前記メモリセルの各々の前記ラッチが、電源電圧ノードと基準電圧ノードとの間に並列にバイアスされる、前記複数のメモリセルと、
第１のメモリアレイブロックに関連付けられる第１の複数のバイアスデバイスであって、前記第１の複数のバイアスデバイスの各々が、前記基準電圧ノードとグランド基準電圧ノートとの間に、その関連付けられるメモリアレイブロック内にメモリセルと直列に接続される導電パスを有する、前記第１の複数のバイアスデバイスと、
前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、制御信号を受信するための制御電極を有する、第１のスイッチデバイスと、
を含み、
前記複数のメモリセルの各々内の前記ラッチが、
前記電源電圧ノードと前記基準電圧ノードとの間にバイアスされ、第１及び第２のストレージノードを規定する、第１及び第２のクロス結合されるインバータと、
第１及び第２のパストランジスタであって、前記第１のパストランジスタが前記第１のストレージノードと第１の書き込みビットラインとの間に接続される導電パスを有し、前記第２のパストランジスタが、前記第２のストレージノードと第２の書き込みビットラインとの間に接続される導電パスを有し、前記第１及び第２のパストランジスタが、書き込みワードラインに結合される制御電極を有する、前記第１及び第２のパストランジスタと、
を含み、
前記読み出しバッファが、
導電パスを有し、前記第１のストレージノードに結合される制御電極を有する、第１の読み出しバッファドライバトランジスタと、
第１の読み出しビットラインとグランド基準電圧ノードとの間に前記読み出しバッファドライバトランジスタの導電パスと直列に接続される導電パスを有し、読み出しワードラインに結合される制御電極を有する、第１の読み出しパストランジスタと、
含む、メモリ。
【請求項３０】
請求項２９に記載のメモリであって、
前記第１のスイッチデバイスが、前記通常動作モードと前記ＲＴＡモードとにおいてオフされ、マージンスクリーニングモードにおいてオンされるように、前記第１のスイッチデバイスに印加される前記制御信号を発生する回路を更に含む、メモリ。
【請求項３１】
請求項３０に記載のメモリであって、
複数の第１のスイッチデバイスであって、各々が前記第１のメモリアレイブロックの列の１つに関連付けられており、各々がその関連付けられる列のための前記基準電圧ノードと前記グランド基準電圧ノードとの間に接続される導電パスを有し、各々が前記発生回路からの制御信号を受信する制御電極を有する、前記複数の第１のスイッチデバイスを更に含む、メモリ。