【手続補正書】
【提出日】平成26年5月22日(2014.5.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の層を備える電子デバイスであって、
第１のドーピング型の半導体ベース層と、
前記半導体ベース層上の半導体緩衝層と、
前記電子デバイスの第１の接触領域を形成し、前記第１のドーピング型と反対である第２のドーピング型である、半導体緩衝層上の１つまたは複数の接触層とを備え、
前記半導体緩衝層は、前記電子デバイスの作製時に半導体ベース層に生じる損傷を低減し、前記半導体緩衝層の厚さは、前記電子デバイスが作製される半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に生じる過剰エッチングを補償する電子デバイス。
【請求項２】
前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量に少なくともほぼ等しい請求項１に記載の電子デバイス。
【請求項３】
前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量以上である請求項１に記載の電子デバイス。
【請求項４】
前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量から前記半導体ベース層の所定の許容可能量を引いた値以上である請求項１に記載の電子デバイス。
【請求項５】
前記半導体緩衝層の前記厚さは、約０．１から０．３ミクロンまでの範囲内である請求項１に記載の電子デバイス。
【請求項６】
前記半導体緩衝層は、前記第１のドーピング型の低濃度にドーピングされた半導体緩衝層である請求項１に記載の電子デバイス。
【請求項７】
前記第１の接触領域を形成するようにエッチングされた前記１つまたは複数の接触層の側壁上の半導体レッジ層と、
前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成するときの過剰エッチングの量が前記半導体緩衝層の前記厚さより小さい場合の前記半導体緩衝層、および
前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成するときの過剰エッチングの前記量が前記半導体緩衝層の前記厚さ以上である場合の前記半導体ベース層からなる層の群に含まれる１つ層の表面とをさらに備え、
前記半導体レッジ層は、前記第２のドーピング型である請求項６に記載の電子デバイス。
【請求項８】
前記半導体レッジ層は、低濃度にドーピングされた半導体レッジ層である請求項７に記載の電子デバイス。
【請求項９】
前記低濃度にドーピングされた半導体レッジ層のドーピングレベルは、１立方センチメートル（ｃｍ３）当たりのキャリア数、約５×１０１５から１×１０１７個までの範囲内である請求項８に記載の電子デバイス。
【請求項１０】
前記低濃度にドーピングされた半導体レッジ層の厚さは、約１０００から３０００オングストロームまでの範囲内である請求項８に記載の電子デバイス。
【請求項１１】
前記半導体材料は、炭化ケイ素である請求項７に記載の電子デバイス。
【請求項１２】
前記半導体緩衝層は、低濃度にドーピングされた半導体緩衝層である請求項１に記載の電子デバイス。
【請求項１３】
前記低濃度にドーピングされた半導体緩衝層のドーピングレベルは、１立方センチメートル（ｃｍ３）当たりのキャリア数、約１×１０１７から１×１０１８個までの範囲内である請求項１２に記載の電子デバイス。
【請求項１４】
前記半導体緩衝層は、前記第１のドーピング型と反対である前記第２のドーピング型の低濃度にドーピングされた半導体緩衝層である請求項１に記載の電子デバイス。
【請求項１５】
前記半導体ベース層、前記半導体緩衝層、および前記１つまたは複数の接触層は、炭化ケイ素から形成される請求項１に記載の電子デバイス。
【請求項１６】
高濃度にドーピングされたウェルは、前記半導体ベース層内に形成され、前記電子デバイスの第２の接触領域である請求項１に記載の電子デバイス。
【請求項１７】
前記半導体ベース層が形成される１つまたは複数の半導体層をさらに備え、前記１つまたは複数の半導体層の底面は、前記電子デバイスの第３の接触領域を形成する請求項１６に記載の電子デバイス。
【請求項１８】
前記電子デバイスは、ゲートターンオフサイリスタ（ＧＴＯ）であり、前記第１の接触領域は、前記ＧＴＯのアノードであり、前記第２の接触領域は、前記ＧＴＯのゲートであり、前記第３の接触領域は、前記ＧＴＯのカソードである請求項１７に記載の電子デバイス。
【請求項１９】
前記電子デバイスは、バイポーラ接合トランジスタ（ＢＪＴ）であり、前記第１の接触領域は、前記ＢＪＴのエミッタであり、前記第２の接触領域は、前記ＢＪＴのベースであり、前記第３の接触領域は、前記ＢＪＴのコレクタである請求項１７に記載の電子デバイス。
【請求項２０】
前記電子デバイスは、ＭＯＳ制御サイリスタ（ＭＣＴ）である請求項１に記載の電子デバイス。
【請求項２１】
複数の層を備える電子デバイスを作製する方法であって、
第１のドーピング型を有する半導体ベース層上に半導体緩衝層を構成するステップと、
前記半導体緩衝層上に１つまたは複数の接触層を構成するステップであって、前記１つまたは複数の接触層は前記第１のドーピング型と反対の第２のドーピング型である、ステップと、
前記１つまたは複数の接触層をエッチングして前記電子デバイスの第１の接触領域を形成するステップとを含み、
前記半導体緩衝層は、前記電子デバイスの作製時に半導体ベース層に生じる損傷を低減し、前記半導体緩衝層の厚さは、前記電子デバイスが作製される半導体ウエハ上のエッチングが不均一であることにより前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に生じる過剰エッチングを補償する方法。
【請求項２２】
前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量に少なくともほぼ等しい請求項２１に記載の方法。
【請求項２３】
前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量以上である請求項２１に記載の方法。
【請求項２４】
前記半導体緩衝層の前記厚さは、前記半導体ウエハ上のエッチングが不均一であるため前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成する際に前記半導体ウエハ上の過剰エッチングの最大量から前記半導体ベース層の所定の許容可能量を引いた値以上である請求項２１に記載の方法。
【請求項２５】
前記半導体緩衝層の前記厚さは、約０．１から０．３ミクロンまでの範囲内である請求項２１に記載の方法。
【請求項２６】
前記半導体緩衝層は、前記第１のドーピング型の低濃度にドーピングされた半導体緩衝層である請求項２１に記載の方法。
【請求項２７】
前記第１の接触領域を形成するようにエッチングされた前記１つまたは複数の接触層の側壁上の半導体レッジ層と、
前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成するときの過剰エッチングの量が前記半導体緩衝層の前記厚さより小さい場合の前記半導体緩衝層、および
前記１つまたは複数の接触層をエッチングして前記第１の接触領域を形成するときの過剰エッチングの前記量が前記半導体緩衝層の前記厚さ以上である場合の前記半導体ベース層からなる層の群に含まれる１つ層の表面とを形成するステップをさらに含み、
前記半導体レッジ層は、前記第２のドーピング型である請求項２６に記載の方法。
【請求項２８】
前記半導体レッジ層は、低濃度にドーピングされた半導体レッジ層である請求項２７に記載の方法。
【請求項２９】
前記低濃度にドーピングされた半導体レッジ層のドーピングレベルは、１立方センチメートル（ｃｍ３）当たりのキャリア数、約５×１０１５から１×１０１７個までの範囲内である請求項２８に記載の方法。
【請求項３０】
前記低濃度にドーピングされた半導体レッジ層の厚さは、約１０００から３０００オングストロームまでの範囲内である請求項２８に記載の方法。
【請求項３１】
前記半導体材料は、炭化ケイ素である請求項２７に記載の方法。
【請求項３２】
前記半導体緩衝層は、低濃度にドーピングされた半導体緩衝層である請求項２１に記載の方法。
【請求項３３】
前記低濃度にドーピングされた半導体緩衝層のドーピングレベルは、１立方センチメートル（ｃｍ３）当たりのキャリア数、約１×１０１７から１×１０１８個までの範囲内である請求項３２に記載の方法。
【請求項３４】
前記半導体緩衝層は、前記第１のドーピング型と反対である前記第２のドーピング型の低濃度にドーピングされた半導体緩衝層である請求項２１に記載の方法。
【請求項３５】
前記半導体ベース層、前記半導体緩衝層、および前記１つまたは複数の接触層は、炭化ケイ素から形成される請求項２１に記載の方法。
【請求項３６】
前記電子デバイスの第２の接触領域を形成する前記半導体ベース層内に高濃度にドーピングされた領域を形成するステップをさらに含む請求項２１に記載の方法。
【請求項３７】
前記複数の層は、前記半導体ベース層が形成される１つまたは複数の半導体層をさらに備え、前記１つまたは複数の半導体層の底面は、前記電子デバイスの第３の接触領域を形成する請求項３６に記載の方法。
【請求項３８】
前記電子デバイスは、ゲートターンオフサイリスタ（ＧＴＯ）であり、前記第１の接触領域は、前記ＧＴＯのアノードであり、前記第２の接触領域は、前記ＧＴＯのゲートであり、前記第３の接触領域は、前記ＧＴＯのカソードである請求項３７に記載の方法。
【請求項３９】
前記電子デバイスは、バイポーラ接合トランジスタ（ＢＪＴ）であり、前記第１の接触領域は、前記ＢＪＴのエミッタであり、前記第２の接触領域は、前記ＢＪＴのベースであり、前記第３の接触領域は、前記ＢＪＴのコレクタである請求項３７に記載の方法。
【請求項４０】
前記電子デバイスは、ＭＯＳ制御サイリスタ（ＭＣＴ）である請求項２１に記載の方法。