【事件の表示】
　平成　７年特許願第１５１７３８号「メモリサブシステム」拒絶査定に対する審判事件［平成　８年　７月１６日出願公開、特開平　８−１８５３５９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成７年６月１９日の出願（優先権主張１９９４年１０月３１日）であって、その請求項４に係る発明は、平成１２年５月２９日付け手続補正書によって補正された明細書及び図面の記載からみて、次のとおりのものである。
    
「  キャッシュを内蔵するプロセッサが接続されたそれぞれ独立して動作するプロセッサバスを一つ以上持ち、これらのプロセッサバスをバスインタフェース制御手段を介して一つのシステムバスに接続し、主記憶装置が分散されてそれぞれ前記バスインタフェース制御手段に接続されるマルチプロセッサシステムであって、
  前記バスインタフェース制御手段は、
  要求元プロセッサから接続されるプロセッサバスに発行されたトランザクションをスヌーブして、自主記憶装置に対するアクセスであるか否かを判定する第１の判定手段と、  
　前記システムバスに発行されたトランザクションをスヌーブして、自主記憶装置に対するアクセスであるか否かを判定する第２の判定手段と、
  前記第１および第２の主記憶装置毎に、記憶されたデータが有効であるか否かを示すタグ情報を記憶するタグメモリと、
  前記第１の判定手段および前記第２の判定手段の判定結果に基づいて、主記憶装置のデータが何れかのプロセッサのキャッシュ上で更新されたことが通知された場合に、該当するキャッシュラインに対応する前記タグメモリのタグ情報を無効にセットし、キャッシュから主記憶装置への書き戻しが行われた場合に、該当するキャッシュラインに対応する前記タグメモリのタグ情報を有効にセットするタグメモリ制御手段と、
  前記要求元プロセッサ側であるローカル側の前記第１の判定手段により読み出し要求が検出され、要求の対象とするデータが自主記憶装置に対するアクセスで、且つ前記タグメモリに記憶された対象データのタグ情報が有効を示す場合に、前記自主記憶装置からデータを読み出して要求を出した前記プロセッサに応答し、前記要求の対象とするデータが自主記憶装置に対するアクセスではない場合、または前記タグ情報が無効を示す場合は、前記読み出し要求を前記システムバスに発行する制御手段と、
  前記システムバスの接続先であるリモート側の第２の判定手段により読み出し要求が検出され、要求の対象とするデータが自主記憶装置に対するアクセスで、且つ対応する前記タグメモリに記憶された対象データのタグ情報が有効を示す場合は、前記自主記憶装置から読み出したデータを前記システムバスを介して前記要求元プロセッサに応答し、前記タグ情報が無効を示す場合は、前記読み出し要求を内部のプロセッサバスに発行する制御手段と
  を具備することを特徴とするメモリサブシステム。」
　
　なお、請求項４には「前記要求の対象とするデータが自主記憶装置に対するアクセスではない場合、または前記タグ情報が無効を示す場合は、前記読み出し要求を前記システムバスに発行するの制御手段」と記載されているが、「発行するの制御手段」は「発行する制御手段」の誤記と認め、本願の請求項４に係る発明を上記のように認定した。
　
２．引用例
　これに対し、原査定の拒絶の理由に引用された特開平５−１０８５７８号公報（以下、引用例１という。）には、以下の事項が図面と共に記載されている。
　
（１）「【０００９】
【実施例】
　以下、図面を参照しながら、実施例により本発明の特徴を具体的に説明する。
　先ず、本発明の情報処理システムの実施例の概略の構成について説明する。図１において、１，１ａは本発明におけるサブ・ユニットの単位を示し、前記サブ・ユニット内には情報処理を行なうプロセッサ群２，２ａ，プロセッサに対して命令・データを高速に供給するキャッシュ・メモリ群３，３ａ，命令・データを記憶する主記憶の一部あるいは全部を構成するメモリ・ユニット４，４ａ，情報伝送路５，５ａがある。なお、２０，２０ａはプロセッサ、３０，３０ａはキャッシュ・メモリである。
　　　【００１０】
　前記サブ・ユニット１，１ａは、バス・インタフェース・ユニット（以下ＢＩＵとして参照する）６，６ａにより複数のサブ・ユニット１，１ａ間を接続するサブ・ユニット外部に設けられた情報伝送路７に接続される。情報伝送路５，５ａ，７は、本実施例では６４ビット幅でそれぞれ同一の構成の信号を持ち、同一のプロトコルにより情報が伝送される。」（公報９，１０段落）
　
（２）「　　【００１２】
　図１におけるキャッシュ・メモリ群３，３ａ，メモリ・ユニット４，４ａは情報伝送路５，５ａ，７上の情報伝送の単位であるアドレス・ブロック単位にデータを保有しており、個々のアドレス・ブロックに対応して、それぞれのアドレス・ビット内のデータが最新のものであることを示すタグ・ビットをそれぞれ個別に保有している。メモリ・ユニット４，４ａに付随するタグ・ビットは、メモリ・ユニット４，４ａと同一ユニット内にあっても良いしメモリ・ユニット４，４ａの外部にあっても良い。図１に示す例においては、情報伝送路５，５ａに接続されたタグ・ユニット８，８ａ内に格納される。
　　　【００１３】
　キャッシュ・メモリ上のタグ・ビットがセットされている場合には、当該キャッシュ・メモリがそのアドレス・ブロックのデータを最後に更新したものであり、そのアドレス・ブロックの更新データはまだ当該アドレス・ブロックを保持するシステム内のメモリ・ユニットに反映されていないことを示し、メモリ・ユニットに付随したタグ・ビットがセットされている場合には、そのメモリ・ユニット内のデータが最新のものであり、そのメモリ・ユニット以外に当該アドレス・ブロックに対応する最新データを保有するキャッシュ・メモリ，メモリ・ユニットは無いということを示す。
　　　【００１４】
　図２にタグ・ユニット８に格納されるタグ・ビットの概念図を示す。図において、アドレス・ブロック部２１は情報伝送路５，７上のデータ転送単位に分割されており、各アドレス・ブロックに対応してタグ・ビット２２が付随している。このタグ・ビット２２はタグ・ユニット８内に格納される。図２は一例としてアドレス空間が３２ビット，アドレス・ブロックを６４バイト単位に分割した場合について示しているが、本発明はこれに限定されるものではない。」（公報１２−１４段落）
　
　上記（２）の記載によれば、タグ・ユニットのタグ・ビットの意味として、
当該タグ・ビットがセットされているということは、そのメモリ・ユニット内のデータが最新のものであり、そのメモリ・ユニット以外に当該アドレス・ブロックに対応する最新データを保有するキャッシュ・メモリ，メモリ・ユニットは無いということを意味すると解される。
　
（３）「　【００３２】
　そこで、本発明においては、以下に説明するように、メモリ・ユニットに付随したタグ・ビットを設けることで、情報伝送路をセグメント化してもシステムを矛盾無く動作させることを可能としている。
　　　【００３３】
　以下，図１及び図５に示す本発明の実施例における動作を説明する。
　　　【００３４】
　初期状態として、メモリ・ユニット４上のアドレス・ブロックが最新のデータを保持しており、前記アドレス・ブロックに対応したタグ・ビットがセットされているものと仮定する。また、セレクタ５８はタグ・メモリ５４のデータ端子側に切り替えられているものとする。
　　　【００３５】
　プロセッサからのデータ・リード要求に対してキャッシュ・メモリ上に当該データがなかった場合、キャッシュ・メモリは情報伝送路上５にデータ・リード要求パケット（図３（ａ）参照）を送出することで当該データをメモリ・ユニット４に要求する。
　　　【００３６】
　タグ・ユニット８は、情報伝送路５上のトランザクションを監視しており、データ・リード要求パケット（図３（ａ）参照）のヘッダ部が情報伝送路５上に送出された時に、前記ヘッダ部のアドレス・フィールドが図５に示すアドレス・レジスタ５１に、パケット・タイプ・フィールドがパケット・タイプ・レジスタ５２にラッチされる。前記アドレス・レジスタ５１にラッチされたブロック・アドレスの上位１０ビットがアドレス・スペース・レジスタ５３の内容と比較され、前記ブロック・アドレスの上位１０ビットとアドレス・スペース・レジスタ５３の内容が等しい場合のみ、アドレス・デコーダ５７からアドレス・ブロックに対応する１６ビットのアドレス＜２１：６＞が出力される。
　　　【００３７】
　アドレス・デコーダ５９から出力された１６ビットのアドレスとパケット・タイプ・デコーダ５５からの出力により、タグ・メモリ５４の内容が読み出され、出力バッファ５６を介して情報伝送路５のタグ信号線Ｌ１に出力される。
　　　【００３８】
　サブ・ユニット内部の情報伝送路５とサブ・ユニット外部の情報伝送路７をインタフェースしているＢＩＵ６は、情報伝送路５上のタグ信号線Ｌ１がアサートされると前記データ・リード要求パケットが情報伝送路７に出力されるのを阻止する。
　　　【００３９】
　同時に、メモリ起動信号線Ｌ２からメモリ起動信号を出力し、このメモリ起動信号がメモリ・ユニット４に対し情報伝送路５に付随するタグ信号線の値がメモリ・ユニット４に付随するタグ・ユニット８から出力されたものであることを通知し、メモリ・ユニット４に対しデータ・リード要求パケットに応答することを指示する。メモリ・ユニット４から読み出されたデータは応答パケット（図３（ｂ）参照）としてサブ・ユニット１内部のユニットにブロードキャストされる。
」（公報３２−３９段落）
　
　上記（３）の記載によれば、プロセッサからのリード要求に対し、
このサブ・ユニットのメモリ・ユニットのアドレス範囲内であることを示すときには、バス・インターフェース・ユニットはデータ・リード要求パケットが情報伝送路７に出力されるのを阻止し、当該メモリ・ユニットから読み出されたデータを情報伝送路５に出力すると解される。
　
（４）「　【００４１】
　次に、プロセッサがキャッシュ・メモリ上の、上述のデータ・リード要求時のアドレス・ブロックと同じアドレス・ブロックに対応するデータに対してライトを行なうと、キャッシュ・メモリ上の当該データの更新、キャッシュ・メモリの前記アドレス・ブロックに付随したタグ・フラグのセットが行なわれ、同時にメモリ・ユニット４に対しライト要求パケットが送出される。すなわち、データ更新を行なったキャッシュ・メモリ上のデータがシステム内で最新のデータとなる。
　　　【００４２】
　前記ライト要求パケットが情報伝送路５上に送出されると、タグ・ユニット８はデータ・リード要求パケットに対するのと同様にライト要求パケットのヘッダ部のアドレス・フィールドとパケット・タイプを内部のアドレス・レジスタ５１，パケット・タイプ・レジスタ５２にセットする。アドレス・スペース・レジスタ５３の内容との比較が行なわれるのは前記と同様である。パケット・タイプ・デコーダ５５は、パケット・タイプ・レジスタがデータ更新要求パケットであることを検出し、当該要求パケット・ヘッダのアドレス・フィールドで指示されたアドレス・ブロックのタグ・メモリの内容をクリアする。
　　　【００４３】
　また、ＢＩＵ６は、ライト要求パケットをシステム内にブロードキャストするために情報伝送路７上に前記ライト要求パケットを出力する。」（公報４１−４３段落）
　
　上記（４）の記載によれば、キャッシュの更新について、
データ更新によりキャッシュ・メモリ上のデータが最新になると、ライト要求パケットが情報伝送路５に送出され、当該要求パケット・ヘッダのアドレス・フィールドで指示されたアドレス・ブロックのタグ・メモリの内容がクリアされる。また、ライト要求パケットはバス・インターフェース・ユニットにより情報伝送路７に出力されると解される。
　
（５）　「　【００４４】
　メモリ・ユニット４に付随するタグ・ビットがクリアされているアドレス・ブロックにキャッシュ・メモリからデータ・リード要求が発行された場合、データを要求しているキャッシュ・メモリ以外で当該アドレス・ブロックのタグ・ビットがセットされているキャッシュ・メモリがサブ・ユニット内に存在する場合には、前記要求パケットのヘッダ部が出力されたときに前記タグがセットされた当該アドレス・ブロックのデータを保持するキャッシュ・メモリから情報伝送路５に付随するタグ信号線Ｌ１にタグ・ビットが出力され、その結果、情報伝送路５に付随するタグ信号線Ｌ１がアサートされてＢＩＵ６は前記要求パケットが情報伝送路７上に出力されるのを抑止するが、メモリ起動信号がアサートされないために、当該データ・リード要求パケットに対してメモリ・ユニット４がデータを供給することはない。データはタグ信号線Ｌ１をアサートしたキャッシュ・メモリから供給される。
　　　【００４５】
　同じくメモリ・ユニット４に付随するタグ・ビットがクリアされているアドレス・ブロックにキャッシュ・メモリからデータ・リード要求が発行され、しかもサブ・ユニット１内部にタグ・ビットがセットされた当該アドレス・ブロックを保持するキャッシュ・メモリが存在しなかった場合には、情報伝送路５に付随するタグ信号線Ｌ１がセットされることは無く、前記要求パケットはＢＩＵ６により情報伝送路７上に送出される。」（公報４４，４５段落）
　
　上記（５）の記載によれば、タグ・ビットがクリアされているアドレス・ブロックにデータ・リード要求が発行された場合、最新データを保持するキャッシュがサブ・ユニット内に存在する場合、当該キャッシュからデータを供給し、最新データを保持するキャッシュがサブ・ユニット内に存在しない場合、要求パケットはバス・インターフェース・ユニットにより、情報伝送路７に送出されると解される。
　
（６）「　【００４６】
　情報伝送路７上のデータ・リード要求パケットを検出したサブ・ユニット１ａに接続するＢＩＵ６ａは、前記要求パケットをサブ・ユニット１ａ内の情報伝送路５ａに出力する。
　　　【００４７】
　システム内でタグ・ビットがセットされたアドレス・ブロックを保持するユニットが必ず唯一つ存在することが保証されているために、本実施例においてはサブ・ユニット１ａ内のユニットが必ず当該データ要求パケット（図３（ａ）参照）に対応する応答パケット（同図（ｂ）参照）を返す。前記応答パケットには前記リード要求パケットにより要求されたデータが含まれている。応答パケットはサブ・ユニット１ａ内，情報伝送路７およびサブ・ユニット１にブロードキャストされる。」（公報４６，４７段落）
　
　上記（６）の記載によれば、情報伝送路７上のパケットはバス・インターフェース・ユニットにより取り込まれ、情報伝送路５ａに出力されると解される。
　
（７）　「　【００４８】
　タグ・ビットがセットされたアドレス・ブロックを内部に保持するキャッシュ・メモリが図３に示すライトバック要求パケットにより前記タグ・ビットがセットされたアドレス・ブロックをメモリに書き出そうとする場合には、情報伝送路５上にライトバック・パケットのヘッダ部が出力された時にパケット・タイプ・デコーダ５５の制御によりセレクタ５８がパケット・タイプ・デコーダ５５側に切り替えられ、メモリ起動信号線Ｌ２にはパケット・タイプ・デコーダ５５から出力される書き込み起動信号が出力されると同時に、当該アドレス・ブロックに対応したタグ・ビットがセットされる。」（公報４８段落）
　
　上記（７）の記載によれば、キャッシュの最新データのメモリ・ユニットへの書込みに関し、
タグ・メモリの当該アドレス・ブロックに対応したタグ・ビットがセットされると解される。
　
　以上の記載より、引用例１には以下の発明が記載されている。
　
　キャッシュを有するプロセッサが接続されたそれぞれ独立して動作する情報伝送路５を有するサブ・ユニットを複数持ち、これらの情報伝送路５をバス・インタフェース・ユニットを介して一つの情報伝送路７に接続し、メモリ・ユニットが分散されて接続されるマルチプロセッサシステムであって、
    前記情報伝送路５と前記情報伝送路７のパケットを相互に仲介する前記バス・インターフェース・ユニットと、
  前記サブ・ユニットのメモリ・ユニット毎に、記憶されたデータが最新のものかどうかを示すタグ・ビットを記憶するタグ・メモリと、
  　前記情報伝送路５に伝送されるトランザクションを監視して、自メモリ・ユニットに対するアクセスであるか否かを判定する手段と、
　自メモリ・ユニットに対するデータ・リード要求である場合に、タグ・メモリから当該アドレス・ブロックのタグ・ビットを読み出し、前記タグ・ビットがセットの場合、当該メモリ・ユニットからデータを読み出して前記情報伝送路５に送出し、
　前記メモリ・ユニットのデータが何れかのプロセッサのキャッシュ上で更新されるとライト要求パケットが情報伝送路５に送出され、当該要求パケット・ヘッダのアドレス・フィールドで指示されたアドレス・ブロックに対応した前記タグ・メモリのタグ・ビットをクリアし、キャッシュからメモリ・ユニットへ最新データの書き込みが行われた場合に、当該アドレス・ブロックに対応した前記タグ・メモリのタグ・ビットをセットするタグ・ユニットと、
　前記バス・インターフェース・ユニット６は、
自メモリ・ユニットに対するデータ・リード要求でない場合、または前記タグ・ビットがクリアの場合は、前記データ・リード要求を情報伝送路７に送出し、
　バス・インターフェース・ユニット６ａは、情報伝送路７上の要求（応答）パケットを検出したときには前記要求（応答）パケットをサブ・ユニット１ａ内の情報伝送路５ａに出力する
ことを特徴とする情報処理システム
　
 ３．対比
   本願発明（以下、前者という）と引用例１に記載された発明（以下、後者という）とを比較すると、
　前者の「プロセッサバス」「システムバス」「主記憶装置」は、それぞれ、後者の「情報伝送路５」「情報伝送路７」「メモリ・ユニット」に相当する。また、後者では、情報伝送路７上のトランザクションは、バス・インターフェース・ユニットを介して情報伝送路５に出力されるから、後者の「情報伝送路５に伝送されるトランザクションを監視して、自メモリ・ユニットに対するアクセスであるか否かを判定する手段」は、前者の「要求元プロセッサから接続されるプロセッサバスに発行されたトランザクションをスヌーブして、自主記憶装置に対するアクセスであるか否かを判定する第１の判定手段」と「システムバスに発行されたトランザクションをスヌーブして、自主記憶装置に対するアクセスであるか否かを判定する第２の判定手段」の機能を兼ねており、結局、前者の「第１、第２の判断手段」に相当している。
　また、前者において、タグ情報に関し記憶されたデータが有効とは、”Ｍｏｄｉｆｉｅｄ”状態のデータが何れのキャッシュにも存在しないことであるから、後者において、タグ・ビットがセットされたメモリのデータが最新のものを示すことと同等である。従って、前者の「タグメモリ」「タグ情報を（が）有効」「タグ情報を（が）無効」は、それぞれ、後者の「タグメモリ」「タグ・ビットを（が）セット」「タグ・ビットを（が）クリア」に相当する。
　更に、キャッシュから主記憶装置への書き戻しに関し、前者の「主記憶装置のデータが何れかのプロセッサのキャッシュ上で更新されたことが通知された場合に、該当するキャッシュラインに対応する前記タグメモリのタグ情報を無効にセットし、キャッシュから主記憶装置への書き戻しが行われた場合に、該当するキャッシュラインに対応する前記タグメモリのタグ情報を有効にセットするタグメモリ制御手段」と後者の「メモリ・ユニットのデータが何れかのプロセッサのキャッシュ上で更新されるとライト要求パケットが情報伝送路５に送出され、当該要求パケット・ヘッダのアドレス・フィールドで指示されたアドレス・ブロックに対応した前記タグ・メモリのタグ・ビットをクリアし、キャッシュからメモリ・ユニットへ最新データの書き込みが行われた場合に、当該アドレス・ブロックに対応した前記タグ・メモリのタグ・ビットをセットするタグ・ユニット」は、同様の制御を行っている。
　
　してみると、両者は以下の点で相違し、その余の点では一致している。
　
相違点１
　前者は、ＣＰＵにキャッシュを内蔵するものであるのに対し、後者は、ＣＰＵ対応にキャッシュを有するものではあるが、内蔵されていない点
　
相違点２
　前者では、バスインターフェース制御手段が、第１の判断手段、第２の判断手段、タグメモリ制御手段、及びプロセッサに応答し、読み出し要求をシステムバスに発行する手段を有するものであるのに対し、後者では、バス・インターフェース・ユニットは、プロセッサバスとシステムバス間の伝送の仲介をするだけで、第１の判断手段、第２の判断手段及びタグメモリ制御手段に相当する機能はタグユニットが有するものである点
　
相違点３
　前者では、システムバスに接続されたリモート側の制御手段について記載があるが、後者ではリモート側のサブ・ユニットでの制御に関して記載されていない点
　
４．相違点についての検討
 （１）相違点１について
　本願の出願日以前よりキャッシュを内蔵したＣＰＵは周知のものであり、後者におけるキャッシュはＣＰＵ対応となっているから、このＣＰＵ対応のキャッシュをＣＰＵに内蔵するようにすることは格別のことではない。
　
 （２) 相違点２について
　両者ともプロセッサバスとシステムバスを仲介するインターフェース手段、自主記憶装置に対するアクセスか否かを判定する第１，第２の判定手段及びタグメモリ制御手段を有している。そして、後者のタグ・ユニットはプロセッサバスのみに接続されているが、バス・インターフェース・ユニットもプロセッサバスに接続されているから、後者のタグ・ユニットの有する機能を後者におけるバス・インターフェース・ユニットに取り込んで、前者のバスインターフェース制御手段の如く構成することは当業者が必要に応じて為し得る設計事項にすぎないものである。従って、この相違点を格別のものということはできない。
　
 （３）相違点３について
　上記２．引用例（６）の記載によれば、情報伝送路７上のパケットはバス・インターフェース・ユニットにより取り込まれ、情報伝送路５に出力されることになる。そして、後者では、情報伝送路５上のパケットの処理については、そのパケットが自サブ・ユニットから発行されたものでも他サブ・ユニットから発行されたものでも同様に扱うことになる。すると、他サブ・ユニットから発行されたデータ要求パケットに対し、自サブ・ユニットのメモリのアドレス範囲にあり、対応するタグ・ビットがセットであれば、メモリユニットはデータを読み出して情報伝送路５に送出することになる。そして、情報伝送路５上のパケットはバス・インターフェース・ユニットを介して情報伝送路７に出力されるから、結局、データを要求したプロセッサに送られることになる。また、上記２．引用例（５）によれば、タグ・ビットがクリアの時にサブ・ユニット内のキャッシュが最新データを保持する場合、キャッシュからデータを供給するとされているから、キャッシュが接続された情報伝送路５にデータ要求を発行していることになる。
　従って、上記引用例１にはリモート側のサブ・ユニットの制御態様について直接の記載はないが、後者のものも前者におけるリモート側の制御、具体的には「リモート側の第２の判定手段により読み出し要求が検出され、要求の対象とするデータが自主記憶装置に対するアクセスで、且つ対応する前記タグメモリに記憶された対象データのタグ情報が有効を示す場合は、前記自主記憶装置から読み出したデータを前記システムバスを介して前記要求元プロセッサに応答し、前記タグ情報が無効を示す場合は、前記読み出し要求を内部のプロセッサバスに発行する制御手段」と同等の動作を行うことになるから、この相違点を格別のものということはできない。
　
５．むすび
　したがって、本願発明は引用例１に記載された発明に基いて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。