(57)【要約】【課題】半導体ウェハ上に形成された複数層のパターン間の合わせずれ量をＬＡＭＵマークを用いて測定する場合において、その測定時間を短縮化する。【解決手段】ＬＡＭＵマークＬＡ１を取り囲む領域にＬＡＭＵマークＬＣを形成し、ＬＡＭＵマークＬＣを取り囲む領域にＬＡＭＵマークＬＥを形成し、１組のＬＡＭＵマークＬＡ１、ＬＣ、ＬＥの組み合わせを用いてコントラスト曲線ＣＸ２、ＣＹ２の１回の測定および解析によってパターン間の形成位置の合わせずれを検査する。【選択図】　　図１５
2004103797.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）所定の第１パターンおよび第１マークを半導体基板の主面に形成する工程、
（ｂ）前記第１パターンおよび前記第１マークの形成下で、所定の第２パターンおよび第２マークを前記半導体基板の主面に形成する工程、
（ｃ）前記第１パターン、前記第２パターン、前記第１マークおよび前記第２マークの形成下で、所定の第３パターンおよび第３マークを前記半導体基板の主面に形成する工程、
（ｄ）前記第１マーク、前記第２マークおよび前記第３マークが形成された位置を測定することにより、前記第１パターン、前記第２パターンおよび前記第３パターンの形成位置の合わせずれ量を測定する工程、
を含み、前記（ｃ）工程は少なくとも１回以上行い、前記第２マークは前記第１マークを取り囲む領域または前記第１マークに取り囲まれる領域に形成し、前記第３マークは前記第１マークおよび前記第２マークを取り囲む領域または前記第１マークおよび前記第２マークに取り囲まれる領域に形成することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）所定の第１パターンおよび第１マークを半導体基板の主面に形成する工程、
（ｂ）前記第１パターンおよび前記第１マークの形成下で、所定の第２パターンおよび第２マークを前記半導体基板の主面に形成する工程、
（ｃ）前記第１パターン、前記第２パターン、前記第１マークおよび前記第２マークの形成下で、所定の第３パターンおよび第３マークを前記半導体基板の主面に形成する工程、
（ｄ）前記第１マーク、前記第２マークおよび前記第３マークが形成された位置を測定することにより、前記第１パターン、前記第２パターンおよび前記第３パターンの形成位置の合わせずれ量を測定する工程、
（ｅ）前記合わせずれ量をもとに前記半導体基板の主面内における前記第１パターン、前記第２パターンおよび前記第３パターンのうちの少なくとも１つの前記形成位置を補正し、前記（ａ）工程、前記（ｂ）工程および前記（ｃ）工程のうちの対応する工程に反映させる工程、
を含み、前記（ｃ）工程は少なくとも１回以上行い、前記第２マークは前記第１マークを取り囲む領域または前記第１マークに取り囲まれる領域に形成し、前記第３マークは前記第１マークおよび前記第２マークを取り囲む領域または前記第１マークおよび前記第２マークに取り囲まれる領域に形成することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）活性領域および第１マークを半導体基板の主面に形成する工程、
（ｂ）前記活性領域および前記第１マークの形成下で、ＭＩＳＦＥＴのゲート電極および第２マークを前記半導体基板の主面に形成する工程、
（ｃ）前記活性領域、前記ゲート電極、前記第１マークおよび前記第２マークの形成下で、前記半導体基板の主面上に絶縁膜を形成し、前記絶縁膜に第１孔部および第３マークを形成する工程、
（ｄ）前記第１マーク、前記第２マークおよび前記第３マークが形成された位置を測定することにより、前記活性領域、前記ゲート電極および前記第１孔部の形成位置の合わせずれ量を測定する工程、
を含み、前記第２マークは前記第１マークを取り囲む領域または前記第１マークに取り囲まれる領域に形成し、前記第３マークは前記第１マークおよび前記第２マークを取り囲む領域または前記第１マークおよび前記第２マークに取り囲まれる領域に形成することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）活性領域および第１マークを半導体基板の主面に形成する工程、
（ｂ）前記活性領域および前記第１マークの形成下で、ＭＩＳＦＥＴのゲート電極および第２マークを前記半導体基板の主面に形成する工程、
（ｃ）前記活性領域、前記ゲート電極、前記第１マークおよび前記第２マークの形成下で、前記半導体基板の主面上に絶縁膜を形成し、前記絶縁膜に第１孔部および第３マークを形成する工程、
（ｄ）前記第１マーク、前記第２マークおよび前記第３マークが形成された位置を測定することにより、前記活性領域、前記ゲート電極および前記第１孔部の形成位置の合わせずれ量を測定する工程、
（ｅ）前記合わせずれ量をもとに前記半導体基板の主面内における前記活性領域、前記ゲート電極および前記第１孔部のうちの少なくとも１つの前記形成位置を補正し、前記（ａ）工程、前記（ｂ）工程および前記（ｃ）工程のうちの対応する工程に反映させる工程、
を含み、前記第２マークは前記第１マークを取り囲む領域または前記第１マークに取り囲まれる領域に形成し、前記第３マークは前記第１マークおよび前記第２マークを取り囲む領域または前記第１マークおよび前記第２マークに取り囲まれる領域に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、ＬＡＭＵ（Ｌｉｔｈｏｇｒａｐｈｙ　Ａｃｃｕｒａｃｙ　Ｍｅａｓｕｒｅｍｅｎｔ　Ｕｎｉｔ）マークを用いて複数層のパターン間における合わせずれを測定する手段に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）等を含む半導体装置の製造においては、微細パターンを半導体ウェハ上に形成する方法としてリソグラフィ技術が用いられる。このリソグラフィ技術としては、フォトマスク上に形成されているパターンを縮小投影光学系を介して半導体ウェハ上に繰り返し転写する、いわゆる光学式投影露光方法が主流になっている。
【０００３】
たとえば、１９９９年３月２０日、株式会社日刊工業新聞社発行、「半導体用語大辞典」、ｐ２０６〜ｐ２０７に記載されているように、半導体装置の製造工程においては、複数の異なったマスクパターンを半導体ウェハ上に重ねて露光している。
【０００４】
【発明が解決しようとする課題】
本発明者は、半導体ウェハ上に形成された複数層のパターン間の合わせずれ量をＬＡＭＵマークを用いて測定する技術について検討している。その中で、本発明者は、以下のような課題を見出した。その課題を図１７および図１８を用いて説明する。
【０００５】
上記ＬＡＭＵマークは、微細パターンと共に各層毎に半導体ウェハ上に形成されるものであり、複数の半導体チップ形成領域間のＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）領域に配置される。図１７に示すように、２層のパターン間においては、一方の層（基準層）に形成されたＬＡＭＵマーク１０１と他方の層（合わせ層）に形成されたＬＡＭＵマーク１０２との合わせずれ量を測定することによって合わせ層が基準層に対してどの程度ずれているのかを測定する。
【０００６】
たとえば３層のパターン間では、各層毎にＬＡＭＵマークを２個ずつ形成することで合わせずれ量を測定する。すなわち、図１８に示すように、第１層目に形成された２個のＬＡＭＵマーク１０１、第２層目に形成された２個のＬＡＭＵマーク１０２および第３層目に形成された２個のＬＡＭＵマーク１０３を用いるものである。まず、１回目の測定では、第１層目に形成された２個のＬＡＭＵマーク１０１を基準とし、１個のＬＡＭＵマーク１０１と１個のＬＡＭＵマーク１０２との合わせずれ量および他のＬＡＭＵマーク１０１と１個のＬＡＭＵマーク１０３との合わせずれ量を測定することによって、それぞれ第１層目のパターンと第２層目のパターンとの合わせずれ量および第１層目のパターンと第３層目のパターンとの合わせずれ量を測定する。次いで、２回目の測定では、他のＬＡＭＵマーク１０２を基準とし、そのＬＡＭＵマーク１０２と他のＬＡＭＵマーク１０３との合わせずれ量を測定することによって、第２層目のパターンと第３層目のパターンとの合わせずれ量を測定する。このような２回の測定によって各２層間毎の合わせずれ量を測定することにより、３層のパターン間の合わせずれ量を測定するものである。
【０００７】
しかしながら、上記のような手段を用いて３層のパターン間の合わせずれ量を測定する場合には、２層のパターン間の合わせずれ量を測定する場合に比べて各層に形成されるＬＡＭＵマークの数が増加することから、ＬＡＭＵマークの合わせずれ量を測定する回数が増加してしまう課題がある。さらに多層のパターンの合わせずれ量を測定する場合には、合わせずれ量を測定するパターンの層数が増加するに従って各層に形成されるＬＡＭＵマークの数も増加することから、ＬＡＭＵマークの合わせずれ量を測定する回数がさらに増加してしまう課題がある。そのため、複数層のパターン間の合わせずれ量の測定に要する時間が長くなってしまい、半導体装置の製造のＴＡＴ（Ｔｕｒｎ　Ａｒｏｕｎｄ　Ｔｉｍｅ）の短縮化を阻害してしまう問題がある。
【０００８】
本発明の目的は、半導体ウェハ上に形成された複数層のパターン間の合わせずれ量をＬＡＭＵマークを用いて測定する場合において、その測定時間を短縮化できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明は、所定の第１パターンおよび第１マークを半導体基板の主面に形成する工程と、前記第１パターンおよび前記第１マークの形成下で、所定の第２パターンおよび第２マークを前記半導体基板の主面に形成する工程と、前記第１パターン、前記第２パターン、前記第１マークおよび前記第２マークの形成下で、所定の第３パターンおよび第３マークを前記半導体基板の主面に形成する工程と、前記第１マーク、前記第２マークおよび前記第３マークが形成された位置を測定することにより、前記第１パターン、前記第２パターンおよび前記第３パターンの形成位置の合わせずれ量を測定する工程とを含み、前記第２マークは前記第１マークを取り囲む領域または前記第１マークに取り囲まれる領域に形成し、前記第３マークは前記第１マークおよび前記第２マークを取り囲む領域または前記第１マークおよび前記第２マークに取り囲まれる領域に形成するものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
まず、本実施の形態における露光方法の一例について図１により説明する。なお、図１においては、露光装置の機能を説明するために必要な部分のみを示したが、その他の通常の露光装置（スキャナやステッパ）に必要な部分は通常の範囲で同様である。
【００１４】
露光装置ＥＸＰは、たとえば縮小比４：１の走査型縮小投影露光装置（スキャナ）である。露光装置ＥＸＰの露光条件は、たとえば次の通りである。すなわち、露光光Ｌｐには、たとえば露光波長２４８ｎｍ程度のＫｒＦエキシマレーザ光を用い、光学レンズの開口数ＮＡ＝０．６５、照明の形状は円形であり、コヒーレンシ（σ：ｓｉｇｍａ）値＝０．７である。ただし、露光光Ｌｐは、上記のものに限定されるものではなく種々変更可能であり、たとえばｇ線、ｉ線、ＡｒＦエキシマレーザ光（波長１９３ｎｍ）またはＦ２（フッ素）ガスレーザ光（波長１５７ｎｍ）を用いても良い。
【００１５】
露光光源Ｅ１から発する光は、フライアイレンズＥ２、アパーチャＥ３、コンデンサレンズＥ４、Ｅ５およびミラーＥ６を介してマスクＲＥＴを照明する。光学条件のうち、コヒーレンシはアパーチャＥ３の開口部の大きさを変化させることにより調整した。本実施の形態において、マスクＲＥＴは、パターン原画が描かれた基板の総称で、パターンの原寸法の数倍のパターンが形成されるフォトマスク（レチクル）を含むものとする。マスクＲＥＴ上には異物付着によるパターン転写不良等を防止するためのペリクルＰＥが設けられている。マスクＲＥＴ上に描かれたマスクパターンは、投影レンズＥ７を介して処理基板である半導体ウェハ（半導体基板）１上に投影される。なお、マスクＲＥＴは、マスク位置制御手段Ｅ８およびミラーＥ９で制御されたステージＥｓｔ上に載置され、その中心と投影レンズＥ７の光軸とは正確に位置合わせがなされている。マスクＲＥＴは、その第１主面が半導体ウェハ１の主面（デバイス面）に向けられ、第２主面がコンデンサレンズＥ５に向けられた状態でステージＥｓｔ上に置かれている。したがって、露光光Ｌｐは、マスクＲＥＴの第２主面側から照射され、マスクＲＥＴを透過して、マスクＲＥＴの第１主面側から投影レンズＥ７に照射される。
【００１６】
半導体ウェハ１は、その主面を投影レンズＥ７側に向けた状態で試料台Ｅ１１上に真空吸着されている。半導体ウェハ１の主面上には、露光光に感光するフォトレジスト膜が塗布されている。試料台Ｅ１１は、投影レンズＥ７の光軸方向、すなわち、試料台Ｅ１１の基板載置面に垂直な方向（Ｚ方向）に移動可能なＺステージＥ１２上に載置され、さらに試料台Ｅ１１の基板載置面に平行な方向に移動可能なＸＹステージＥ１３上に搭載されている。ＺステージＥ１２およびＸＹステージＥ１３は、主制御系Ｅ１４からの制御命令に応じてそれぞれの駆動手段Ｅ１５、Ｅ１６により駆動されるので、所望の露光位置に移動可能である。その位置はＺステージＥ１３に固定されたミラーＥ１７の位置としてレーザ測長機Ｅ１８で正確にモニタされている。また、半導体ウェハ１の表面位置は、通常の露光装置が有する焦点位置検出手段で計測される。計測結果に応じてＺステージＥ１２を駆動させることにより、半導体ウェハ１の表面は常に投影レンズＥ７の結像面と一致させることができる。
【００１７】
マスクＲＥＴと半導体ウェハ１とは、縮小比に応じて同期して駆動され、露光領域がマスクＲＥＴ上を走査しながらマスクパターンを半導体ウェハ１上に縮小転写する。このとき、半導体ウェハ１の表面位置も上述の手段により半導体ウェハ１の走査に対して動的に駆動制御される。半導体ウェハ１上に形成された回路パターンに対してマスクＲＥＴ上の回路パターンを重ね合わせ露光する場合、半導体ウェハ１上に形成されたマークパターンの位置をアライメント検出光学系を用いて検出し、その検出結果から半導体ウェハ１を位置決めして重ね合わせ転写する。主制御系Ｅ１４はネットワーク装置と電気的に接続されており、露光装置ＥＸＰの状態の遠隔監視等が可能となっている。上記の説明では、露光装置として走査型縮小投影露光装置（スキャナ）を用いた場合について説明したが、これに限定されるものではなく、たとえばマスク上の回路パターンの投影像に対して半導体ウェハを繰り返しステップすることで、マスク上の回路パターンを半導体ウェハ上の所望の部分に転写する縮小投影露光装置（ステッパ）を用いても良い。
【００１８】
図２は、上記のマスクＲＥＴの一例を示している。なお、図２（ｂ）は、図２（ａ）中のＡ−Ａ線に沿った断面図であり、図２（ｃ）は、図２（ａ）中の要部を拡大して示した平面図である。
【００１９】
マスクＲＥＴのマスク基板３は、たとえば平面四角形に形成された厚さ６ｍｍ程度の透明な合成石英ガラス基板等からなる。マスクＲＥＴを用いる場合は、半導体ウェハ上でポジ型のフォトレジスト膜を用いる。ここで、ポジ型のフォトレジスト膜とは、ベース樹脂の現像液への溶解速度が小から大に変化するものをいう。
【００２０】
マスクＲＥＴにおけるマスク基板３の主面（パターン形成面）中央の回路パターン領域には、平面四角形状の光透過領域４Ａが形成されており、マスク基板３の主面の一部が露出されている。この光透過領域４Ａ内には、半導体チップの外形に対応した４つの領域ＣＡおよびメタルからなる遮光パターン５Ａが配置されている。この遮光パターン５Ａは、半導体ウェハ上のラインパターン（回路パターン）として転写されるものである。遮光パターン５Ａは、たとえばＣｒ（クロム）またはＣｒ上に酸化クロムが堆積されてなる。ただし、メタルの遮光パターンの材料は、これに限定されるものではなく種々変更可能である。
【００２１】
マスク基板３の主面において回路パターン領域は、メタルからなる帯状の遮光パターン５Ｃ（メタル枠）によって取り囲まれている。遮光パターン５Ｃの材料は、上記遮光パターン５Ａと同じである。また、マスクＲＥＴの上記周辺領域の大半は、遮光膜が除去されて光透過領域４Ｂとなっている。
【００２２】
上記回路パターン領域内において、領域ＣＡの外部には、ＬＡＭＵマーク領域ＬＭＡ、プリアライメントマークパターンＰＡＭＰおよびグローバルアライメントマークパターンＧＡＭＰが配置されている。図２（ｃ）に示すように、ＬＡＭＵマーク領域ＬＭＡ内には、複数のＬＡＭＵマークパターンＬＭＰが配置されている。このＬＡＭＵマークパターンＬＭＰは、半導体ウェハ上にＬＡＭＵマークとして転写されるものである。プリアライメントマークパターンＰＡＭＰおよびグローバルアライメントマークパターンＧＡＭＰは、それぞれ半導体ウェハ上にリアライメントマークおよびグローバルアライメントマークとして転写されるものである。このプリアライメントマークおよびグローバルアライメントマークは、露光処理に先立って半導体ウェハの位置決めを行う際に用いるものであるが、その位置決め工程については後述する。
【００２３】
本実施の形態の半導体装置は、たとえばＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＩＳ）ゲートアレイを有するものである。図３（ａ）は本実施の形態の半導体装置の要部拡大平面図の一例であり、図３（ｂ）は図３（ａ）中のＢ−Ｂ線の断面図を示している。ここには、基本セルＫＣが、２つのｐチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）Ｑｐおよび２つのｎチャネル型ＭＩＳＦＥＴＱｎを有する構成が例示されている。このｐチャネル型ＭＩＳＦＥＴＱｐとｎチャネル型ＭＩＳＦＥＴＱｎとによりＣＭＩＳ回路を形成できる。基本セルＫＣ内のｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎのそれぞれは、活性領域Ｌと、これに対して交差するように配置された帯状の２本のゲート電極６Ｇとのパターンを有している。このようなパターンを有する基本セルＫＣがＸ、Ｙ方向に沿って繰り返し配置されている。
【００２４】
帯状のパターンでＸ方向に沿って延在するｎ型ウエルＮＷＬおよびｐ型ウエルＰＷＬは、Ｙ方向に沿って交互に配置されている。そして、上記ｐチャネル型ＭＩＳＦＥＴＱｐはｎ型ウエルＮＷＬの領域内に配置され、上記ｎチャネル型ＭＩＳＦＥＴＱｎはｐ型ウエルＰＷＬの領域内に配置されている。ｎ型ウエルＮＷＬおよびｐ型ウエルＰＷＬは、半導体チップを形成する素子形成基板（以下、単に基板という）１Ｓの主面から所望の深さに渡って所望の不純物が含有されることで形成されている。ｎ型ウエルＮＷＬには、たとえばリンまたはヒ素が含有され、ｐ型ウエルＰＷＬには、たとえばホウ素が含有されている。半導体ウェハ１（図１参照）をチップ単位に分割することで形成された基板１Ｓは、たとえばｐ型のシリコン単結晶からなり、その主面には、溝型の素子分離部（ＳＧＩ：Ｓｈａｌｌｏｗ　Ｇｒｏｏｖｅ　ＩｓｏｌａｔｉｏｎまたはＳＴＩ：Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）７が形成されている。この素子分離部７は、平面的には上記活性領域Ｌを規定している。なお、この素子分離部７は溝型のものに限定されるものではなく、たとえば選択酸化（ＬＯＣＯＳ：Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法によって形成されるフィールド絶縁膜によって構成することもできる。
【００２５】
上記基本セルＫＣに含まれる２個のｐチャネル型ＭＩＳＦＥＴＱｐは、ソースおよびドレイン用のｐ型半導体領域８Ｐと、ゲート絶縁膜９と、ゲート電極６Ｇとを有している。ｐ型半導体領域８Ｐには、たとえばＢ（ホウ素）が含有されている。ｐ型半導体領域８Ｐのうち、互いに平行に隣接するゲート電極６Ｇ間の中央のｐ型半導体領域８Ｐは、２個のｐチャネル型ＭＩＳＦＥＴＱｐに共有の領域となっている。なお、ホットキャリアを抑制すべく、ｐ型半導体領域８Ｐを、そのＭＩＳＦＥＴのチャネル側に配置された低不純物濃度領域と、それに電気的に接続されチャネルから低不純物濃度領域分だけ離間した位置に形成された高不純物濃度領域とで構成する、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造としても良い。また、ソース・ドレイン間のパンチスルーを抑制すべく、ｐ型半導体領域８Ｐのチャネル側端部近傍において基板１Ｓの主面から所定の深さ位置にｐ型半導体領域８Ｐとは導電型の異なる半導体領域を設けても良い。
【００２６】
上記基本セルＫＣの２個のｎチャネル型ＭＩＳＦＥＴＱｎは、ソースおよびドレイン用のｎ型半導体領域８Ｎと、ゲート絶縁膜９と、ゲート電極６Ｇとを有している。ｎ型半導体領域８Ｎには、たとえばＰ（リン）またはＡｓ（ヒ素）が含有されている。ｐチャネル型ＭＩＳＦＥＴＱｐと同様に、基本セルＫＣの中央のｎ型半導体領域８Ｎは、２個のｎチャネル型ＭＩＳＦＥＴＱｎに共有の領域となっている。なお、ｎチャネル型ＭＩＳＦＥＴＱｎの場合もｐチャネル型ＭＩＳＦＥＴＱｐと同様に、ＬＤＤ構造としても良いし、パンチスルーを抑制するためのｐ型の半導体領域を設ける構造としても良い。
【００２７】
ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜９は、たとえば酸化シリコン膜からなる。ｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極６Ｇは、たとえばｎ型の低抵抗多結晶シリコン膜上に、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）等のようなバリア金属膜を介してタングステン（Ｗ）等のような金属膜が下層から順に堆積されて形成されている（いわゆるポリメタル構造）。ポリメタル構造とすることによりゲート電極６Ｇの抵抗を低減させることができ、ゲートアレイの動作速度を向上させることができる。ただし、ゲート電極６Ｇはポリメタル構造に限定されるものではなく、たとえば低抵抗多結晶シリコンの単体膜で形成しても良いし、低抵抗多結晶シリコン膜上にタングステンシリサイド等のようなシリサイド膜を堆積させてなる、いわゆるポリサイド構造としても良い。ゲート電極６Ｇの長手方向両端部（活性領域Ｌの外周の分離領域と重なる位置）には幅広部が形成されており、ここに上層配線とのコンタクトホールが配置される。
【００２８】
図４は、上記のような本実施の形態の半導体装置の製造工程の要部フローチャートを示したものである。次に、図４〜図６に示す工程Ｐ１〜工程Ｐ３８および図７〜図１６を用いて本実施の形態の半導体装置の製造工程を説明する。
【００２９】
まず、図７に示すように、半導体ウェハ１（基板１Ｓ）を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄い酸化シリコン膜（パッド酸化膜）を形成する。続いて、この酸化シリコン膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で堆積した後、この窒化シリコン膜上にフォトレジスト膜を塗布する（工程Ｐ１）。
【００３０】
続いて、半導体ウェハ１を図１に示した露光装置の試料台Ｅ１１上に載置した後、半導体ウェハ１に形成されているオリエンテーションフラットまたはノッチなどを利用して、試料台Ｅ１１上における半導体ウェハ１の位置合わせを行う（工程Ｐ２）。以降、このようなオリエンテーションフラットまたはノッチなどを利用した半導体ウェハ１の位置合わせをウェハアライメントと記す。次いで、ウェハアライメントの済んだ半導体ウェハ１を試料台Ｅ１１に真空吸着させた後、本実施の形態のマスクＲＥＴ（図２参照）を用いた露光処理により、半導体ウェハ１上のフォトレジスト膜にマスクＲＥＴに形成されたパターン（遮光パターン５Ａ、ＬＡＭＵマークパターンＬＭＰ、プリアライメントマークパターンＰＡＭＰおよびグローバルアライメントマークパターンＧＡＭＰ（図２参照））を回路パターンとして転写する（工程Ｐ３）。この時、マスクＲＥＴに形成された遮光パターン５Ａ（図２参照）は、素子分離部７（図３参照）の平面パターンである。この露光処理は、半導体ウェハ１から取得する半導体チップ数分の回路パターンを転写するまで繰り返す。
【００３１】
続いて、半導体ウェハ１を露光装置より取り出した後、たとえば有機溶剤からなる現像液を用いた現像処理により、回路パターンが転写された領域のフォトレジスト膜を残し、それ以外のフォトレジスト膜を除去する（工程Ｐ４）。続いて、残ったフォトレジスト膜をマスクにしたドライエッチングで素子分離部の窒化シリコン膜と酸化シリコン膜とを除去する。この時、図７（ｃ）に示すように、半導体ウェハ１を複数のチップ領域ＣＨＡに区画するスクライブ領域ＳＣＡにおいては、そのドライエッチングにより、ＬＡＭＵマーク、プリアライメントマークおよびグローバルアライメントマークが形成される部分の窒化シリコン膜および酸化シリコン膜が除去される。
【００３２】
続いて、窒化シリコン膜をマスクにしたドライエッチングで半導体基板１に深さ３５０ｎｍ程度の溝部を形成した後、エッチングでその溝部の内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して溝部の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。
【００３３】
続いて、ＣＶＤ法にて半導体基板１上に酸化シリコン膜を堆積した後、この酸化シリコン膜の膜質を改善するために、半導体ウェハ１に熱処理を施して酸化シリコン膜をデンシファイ（焼き締め）する。その後、上記窒化シリコン膜をストッパに用いた化学的機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法でその酸化シリコン膜を研磨して上記溝部の内部に残すことにより、表面が平坦化された素子分離部７を形成する（工程Ｐ５）。この素子分離部７を形成することにより、平面的には活性領域（第１パターン）Ｌが規定される。また、スクライブ領域ＳＣＡにおいては、その酸化シリコン膜が溝部に埋め込まれることでＬＡＭＵマーク（第１マーク）ＬＡ１、ＬＡ２、プリアライメントマークおよびグローバルアライメントマークが形成される。
【００３４】
続いて、熱リン酸を用いたウェットエッチングで半導体ウェハ１の活性領域Ｌ上に残った窒化シリコン膜を除去した後、半導体ウェハ１上にフォトレジスト膜ＰＲ１を塗布する（工程Ｐ６）。次いで、半導体ウェハ１を露光装置の試料台Ｅ１１（図１参照）上に載置した後、半導体ウェハ１のウェハアライメントを行う（工程Ｐ７）。続いて、上記プリアライメントマークを用いて、試料台Ｅ１１上における半導体ウェハ１の位置の微調整を行う（工程Ｐ８）。以降、このようなプリアライメントマークを利用した半導体ウェハ１の位置合わせをプリアライメントと記す。このプリアライメントは、ウェハアライメントによって試料台Ｅ１１上での位置合わせを行った半導体ウェハ１をさらに精度良く位置合わせするために行うものである。たとえば図８に示すように、半導体ウェハ１の主面内においてオリエンテーションフラットＯＦに対して平行に配列されたチップ領域ＣＨＡのうちの１列を選択し、その列の両端部に配置されたチップ領域ＣＨＡの近傍に形成されたプリアライメントマークＰＡＭを指標として用いて、半導体ウェハ１の位置のずれが数μｍ程度以下となるまで微調整する。なお、図８においては、図をわかりやすくするためにプリアライメントマークＰＡＭをチップ領域ＣＨＡ内にて示している。続いて、上記グローバルアライメントマークを用いて、さらに試料台Ｅ１１上における半導体ウェハ１の位置の微調整を行う（工程Ｐ９）。これは、熱処理などによって生じた半導体ウェハ１の延びおよび試料台Ｅ１１上における回転位置などを考慮した微調整であり、以降、このようなグローバルアライメントマークを利用した半導体ウェハ１の位置合わせをグローバルアライメントと記す。
【００３５】
次に、半導体ウェハ１を試料台Ｅ１１に真空吸着させた後、前記工程Ｐ３における露光処理と同様の露光処理を施すことにより、フォトレジスト膜ＰＲ１にマスクＲＥＴ（図２参照）に形成されたパターン（遮光パターン５Ａ、ＬＡＭＵマークパターンＬＭＰ、プリアライメントマークパターンＰＡＭＰおよびグローバルアライメントマークパターンＧＡＭＰ（図２参照））を回路パターンとして転写する（工程Ｐ１０）。この時、マスクＲＥＴに形成された遮光パターン５Ａは、ｐ型ウェルＰＷＬ（図３参照）の平面パターンである。この露光処理は、半導体ウェハ１から取得する半導体チップ数分の回路パターンを転写するまで繰り返す。
【００３６】
続いて、半導体ウェハ１を露光装置より取り出した後、たとえば有機溶剤からなる現像液を用いた現像処理により、上記ｐ型ウェルＰＷＬが形成される領域のフォトレジスト膜ＰＲ１を残し、ｎ型ウェルＮＷＬ（図３参照）が形成される領域のフォトレジスト膜ＰＲ１を除去する（工程Ｐ１１）。なお、図７（ａ）においては、残ったフォトレジスト膜ＰＲ１をハッチングを付して示してある。この時、スクライブ領域ＳＣＡにおいては、パターニングされたフォトレジスト膜ＰＲ１からなるＬＡＭＵマークＬＢ、プリアライメントマークおよびグローバルアライメントマークが形成される。本実施の形態において、ＬＡＭＵマークＬＢは、たとえばＬＡＭＵマークＬＡ２を取り囲む領域に形成する。
【００３７】
続いて、ＬＡＭＵマークＬＡ２、ＬＢを用いて活性領域Ｌに対するフォトレジスト膜ＰＲ１に形成されたｎ型ウェルＮＷＬのパターンの形成位置のずれを検査する（工程Ｐ１２）。この検査工程を図９に示すフローチャートおよび図１０を用いて説明する。
【００３８】
まず、コンピュータを用いてＸ方向におけるＬＡＭＵマークＬＡ２、ＬＢのコントラストを解析し、Ｘ方向におけるコントラスト曲線ＣＸ１を求める（工程Ｔ１Ａ）。続いて、このコントラスト曲線ＣＸ１からＬＡＭＵマークＬＡ２のＸ方向における中心点（ＬＡＭＵマークＬＡ２をＸ方向において長さＸ１で二分する点）ＸＡを求める。同様にして、ＬＡＭＵマークＬＢのＸ方向における中心点（ＬＡＭＵマークＬＢをＸ方向において長さＸ２で二分する点）ＸＢを求める（工程Ｔ２Ａ）。これら中心点ＸＡ、ＸＢのＸ方向におけるずれ量を測定することにより、ＬＡＭＵマークＬＡ２、ＬＢのＸ方向における合わせずれ量を測定することができる（工程Ｔ３Ａ）。すなわち、活性領域Ｌに対するフォトレジスト膜ＰＲ１に形成されたｎ型ウェルＮＷＬのパターンのＸ方向における形成位置のずれを検査することができる。
【００３９】
Ｙ方向においてもＸ方向における場合と同様にして、Ｙ方向におけるコントラスト曲線ＣＹ１を求める（工程Ｔ４Ａ）。続いて、このコントラスト曲線ＣＹ１からＬＡＭＵマークＬＡ２のＹ方向における中心点（ＬＡＭＵマークＬＡ２をＹ方向において長さＹ１で二分する点）ＹＡおよびＬＡＭＵマークＬＢのＹ方向における中心点（ＬＡＭＵマークＬＢをＹ方向において長さＹ２で二分する点）ＹＢを求める（工程Ｔ５Ａ）。これら中心点ＹＡ、ＹＢのＸ方向におけるずれ量を測定することによって、ＬＡＭＵマークＬＡ２、ＬＢのＹ方向における合わせずれ量を測定し（工程Ｔ６Ａ）、活性領域Ｌに対するフォトレジスト膜ＰＲ１に形成されたｎ型ウェルＮＷＬのパターンのＹ方向における形成位置のずれを検査する。
【００４０】
上記のように、Ｘ方向およびＹ方向の双方におけるＬＡＭＵマークＬＡ２、ＬＢのずれ量を測定することにより、活性領域Ｌに対するフォトレジスト膜ＰＲ１に形成されたｎ型ウェルＮＷＬのパターンの形成位置のずれを検査することができる。この形成位置のずれ量に関するデータを本実施の形態の半導体装置の製造工程に反映させることにより、以後同様の処理を他の半導体ウェハに対して施す際に、フォトレジスト膜ＰＲ１におけるより正確な位置にｎ型ウェルＮＷＬのパターンを形成することが可能となる。また、上記のＬＡＭＵマークＬＡ２、ＬＢを用いた検査は、半導体ウェハ１の主面内に配置された全てのチップ領域ＣＨＡに対して行う必要はない。たとえば、マスクＲＥＴ（図２参照）を用いた１回の露光（以降、１ショットと記す）により転写される回路パターンを適当な位置で５ショット分選択する。１ショットで転写されるのは４個のチップ領域ＣＨＡに対応した回路パターンであり、それに対応して４個のＬＡＭＵマークも転写されるので、５ショット分選択することで２０組のＬＡＭＵマークＬＡ２、ＬＢが選択される。この２０組のＬＡＭＵマークＬＡ２、ＬＢを用いて上記検査を行うものである。
【００４１】
次に、工程Ｐ１１による現像処理が施された後のフォトレジスト膜ＰＲ１をマスクとして半導体ウェハ１にｎ型の導電型を有する不純物（たとえばＰ（リン））をイオン注入してｎ型ウエルＮＷＬを形成する（工程Ｐ１３）。その後、フォトレジスト膜ＰＲ１を除去する。この時、フォトレジスト膜ＰＲ１に形成されていたＬＡＭＵマークＬＢも消去される。
【００４２】
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとし、半導体ウェハ１のｎチャネル型ＭＩＳＦＥＴを形成する領域にＢ（ホウ素）をイオン注入してｐ型ウエルＰＷＬを形成する。このｐ型ウエルＰＷＬを形成する際にも、ｎ型ウエルＮＷＬを形成した時と同様にフォトレジスト膜のＬＡＭＵマークＬＡ２を取り囲む領域にＬＡＭＵマークを形成し、フォトレジスト膜に形成されたｐ型ウェルＰＷＬのパターンの形成位置のずれを検査することができる。
【００４３】
次に、上記ｐ型ウェルＰＷＬを形成する際に用いたフォトレジスト膜を除去した後、図１１に示すように、半導体ウェハ１を熱処理することによって、ｐ型ウェルＰＷＬおよびｎ型ウェルＮＷＬの表面にゲート絶縁膜９を形成する。続いて、半導体ウェハ１上に、たとえばｎ型の低抵抗多結晶シリコン膜、窒化チタン膜およびＷ膜を下層から順に堆積してなる積層膜を形成する。この時、窒化チタン膜の代わりにＷＮ膜を堆積してもよい。次いで、その積層膜上にフォトレジスト膜を塗布する（工程Ｐ１４）。
【００４４】
次に、半導体ウェハ１を露光装置の試料台Ｅ１１（図１参照）上に載置した後、半導体ウェハ１のウェハアライメント（工程Ｐ１５）、プリアライメント（工程Ｐ１６）およびグローバルアライメント（工程Ｐ１７）を順次行う。続いて、半導体ウェハ１を試料台Ｅ１１に真空吸着させた後、前記工程Ｐ３、Ｐ１０における露光処理と同様の露光処理を施すことにより、フォトレジスト膜にマスクＲＥＴ（図２参照）に形成されたパターン（遮光パターン５Ａ、ＬＡＭＵマークパターンＬＭＰ、プリアライメントマークパターンＰＡＭＰおよびグローバルアライメントマークパターンＧＡＭＰ（図２参照））を回路パターンとして転写する（工程Ｐ１８）。この時、マスクＲＥＴに形成された遮光パターン５Ａは、ゲート電極６Ｇ（図３参照）の平面パターンである。この露光処理を半導体ウェハ１から取得する半導体チップ数分の回路パターンを転写するまで繰り返す。
【００４５】
続いて、半導体ウェハ１を露光装置より取り出した後、たとえば有機溶剤からなる現像液を用いた現像処理により、上記ゲート電極６Ｇが形成される領域のフォトレジスト膜を残し、それ以外のフォトレジスト膜を除去する（工程Ｐ１９）。次いで、残ったフォトレジスト膜をマスクとして、上記積層膜およびゲート絶縁膜９をドライエッチングすることにより、その積層膜からなるゲート電極（第２パターン）６Ｇを形成する（工程Ｐ２０）。この時、スクライブ領域ＳＣＡにおいては、パターニングされた積層膜およびゲート絶縁膜９からなるＬＡＭＵマーク（第２マーク）ＬＣ、プリアライメントマークおよびグローバルアライメントマークが形成される。本実施の形態において、ＬＡＭＵマークＬＣは、たとえばＬＡＭＵマークＬＡ１を取り囲む領域に形成する。次いで、ゲート電極６Ｇのパターニングに用いたフォトレジスト膜を除去した後、前記工程Ｐ１２と同様の工程により、ＬＡＭＵマークＬＡ１、ＬＣを用いて活性領域Ｌに対するゲート電極６Ｇの形成位置のずれを検査する（工程Ｐ２１）。
【００４６】
次に、図１２に示すように、半導体ウェハ１上にフォトレジスト膜を塗布（工程Ｐ２２）した後、半導体ウェハ１を露光装置の試料台Ｅ１１（図１参照）上に載置する。続いて、半導体ウェハ１のウェハアライメント（工程Ｐ２３）、プリアライメント（工程Ｐ２４）およびグローバルアライメント（工程Ｐ２５）を順次行う。次いで、半導体ウェハ１を試料台Ｅ１１に真空吸着させた後、前記工程Ｐ３、Ｐ１０、Ｐ１８における露光処理と同様の露光処理を施すことにより、フォトレジスト膜にマスクＲＥＴ（図２参照）に形成されたパターン（遮光パターン５Ａ、ＬＡＭＵマークパターンＬＭＰ、プリアライメントマークパターンＰＡＭＰおよびグローバルアライメントマークパターンＧＡＭＰ（図２参照））を回路パターンとして転写する（工程Ｐ２６）。この時、マスクＲＥＴに形成された遮光パターン５Ａは、ｐ型半導体領域８Ｐ（図３参照）の平面パターンである。この露光処理を半導体ウェハ１から取得する半導体チップ数分の回路パターンを転写するまで繰り返す。
【００４７】
続いて、半導体ウェハ１を露光装置より取り出した後、たとえば有機溶剤からなる現像液を用いた現像処理により、ｐ型ウェルＰＷＬ上のフォトレジスト膜を残し、それ以外の領域のフォトレジスト膜を除去する（工程Ｐ２７）。この時、スクライブ領域ＳＣＡにおいては、パターニングされたフォトレジスト膜からなるＬＡＭＵマークＬＤ、プリアライメントマークおよびグローバルアライメントマークが形成される。本実施の形態において、ＬＡＭＵマークＬＤは、たとえばＬＡＭＵマークＬＡ２を取り囲む領域に形成する。続いて、前記工程Ｐ１２、Ｐ２１と同様の工程により、ＬＡＭＵマークＬＡ１、ＬＣを用いて活性領域Ｌに対するフォトレジスト膜に形成されたｐ型半導体領域８Ｐのパターンの形成位置のずれを検査する（工程Ｐ２８）。
【００４８】
次に、工程Ｐ２７による現像処理が施された後のフォトレジスト膜をマスクとして半導体ウェハ１にｐ型の導電型を有する不純物（たとえばＢ）をイオン注入してｐ型半導体領域８Ｐを形成する（工程Ｐ２９）。ここまでの工程によって、ｎ型ウェルＮＷＬにｐチャネル型ＭＩＳＦＥＴＱｐが形成される。その後、そのフォトレジスト膜を除去する。この時、フォトレジスト膜に形成されていたＬＡＭＵマークＬＤも消去される。
【００４９】
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとし、ｐ型ウェルＰＷＬにＰまたはＡｓ（ヒ素）をイオン注入してｎ型半導体領域８Ｎを形成する。ここまでの工程によって、ｐ型ウェルＰＷＬにｎチャネル型ＭＩＳＦＥＴＱｎが形成される。このｎ型半導体領域８Ｎを形成する際にも、ｐ型半導体領域８Ｐを形成した時と同様にフォトレジスト膜のＬＡＭＵマークＬＡ２を取り囲む領域にＬＡＭＵマークを形成し、フォトレジスト膜に形成されたｎ型半導体領域８Ｎのパターンの形成位置のずれを検査することができる。
【００５０】
次に、上記ｎ型半導体領域８Ｎの形成に用いたフォトレジスト膜を除去した後、図１３に示すように、半導体ウェハ１上に、たとえば酸化シリコン膜１１を堆積する。続いて、その酸化シリコン膜１１上にフォトレジスト膜を塗布する（工程Ｐ３０）。次いで、半導体ウェハ１を露光装置の試料台Ｅ１１（図１参照）上に載置した後、半導体ウェハ１のウェハアライメント（工程Ｐ３１）、プリアライメント（工程Ｐ３２）およびグローバルアライメント（工程Ｐ３３）を順次行う。
【００５１】
続いて、半導体ウェハ１を試料台Ｅ１１に真空吸着させた後、前記工程Ｐ３、Ｐ１０、Ｐ１８、Ｐ２６における露光処理と同様の露光処理を施すことにより、フォトレジスト膜にマスクＲＥＴ（図２参照）に形成されたパターン（遮光パターン５Ａ、ＬＡＭＵマークパターンＬＭＰ、プリアライメントマークパターンＰＡＭＰおよびグローバルアライメントマークパターンＧＡＭＰ（図２参照））を回路パターンとして転写する（工程Ｐ３４）。この時、マスクＲＥＴに形成された遮光パターン５Ａは、酸化シリコン膜１１に形成するコンタクトホールの平面パターンである。この露光処理を半導体ウェハ１から取得する半導体チップ数分の回路パターンを転写するまで繰り返す。
【００５２】
続いて、半導体ウェハ１を露光装置より取り出した後、たとえば有機溶剤からなる現像液を用いた現像処理により、上記コンタクトホールが形成される領域のフォトレジスト膜を除去し、それ以外のフォトレジスト膜を残す（工程Ｐ３５）。次いで、残ったフォトレジスト膜をマスクとして、酸化シリコン膜１１をドライエッチングすることにより、ゲート電極６Ｇ、ｐ型半導体領域８Ｐおよびｎ型半導体領域８Ｎのそれぞれに達するコンタクトホール（第３パターン、第１孔部）１２を形成する（工程Ｐ３６）。このコンタクトホール１２は、ゲート電極６Ｇの幅広部、ｐ型半導体領域８Ｐおよびｎ型半導体領域８Ｎに重なるように配置される。この時、スクライブ領域ＳＣＡにおいては、酸化シリコン膜１１にＬＡＭＵマーク（第３マーク）ＬＥ、プリアライメントマークおよびグローバルアライメントマークが形成される。本実施の形態において、ＬＡＭＵマークＬＥは、たとえばＬＡＭＵマークＬＣを取り囲む領域に形成する。
【００５３】
次に、コンタクトホール１２の形成に用いたフォトレジスト膜を除去した後、前記工程Ｐ１２、Ｐ２１、Ｐ２８と同様の工程により、ＬＡＭＵマークＬＡ１、ＬＣ、ＬＥを用いて活性領域Ｌに対するコンタクトホール１２の形成位置のずれおよびゲート電極６Ｇに対するコンタクトホール１２の形成位置のずれを検査する（工程Ｐ３７）。この検査工程を図１４に示すフローチャートおよび図１５を用いて説明する。
【００５４】
まず、コンピュータを用いてＸ方向におけるＬＡＭＵマークＬＡ１、ＬＣ、ＬＥのコントラストを解析し、Ｘ方向におけるコントラスト曲線ＣＸ２を求める（工程Ｔ１Ｂ）。続いて、このコントラスト曲線ＣＸ２からＬＡＭＵマークＬＡ１のＸ方向における中心点（ＬＡＭＵマークＬＡ１をＸ方向において長さＸ３で二分する点）ＸＣを求める。同様にして、ＬＡＭＵマークＬＣ、ＬＥそれぞれのＸ方向における中心点（ＬＡＭＵマークＬＣ、ＬＥをＸ方向においてそれぞれ長さＸ４、Ｘ５で二分する点）ＸＤ、ＸＥを求める（工程Ｔ２Ｂ）。
【００５５】
続いて、上記中心点ＸＣ、ＸＤ、ＸＥの位置から、ＬＡＭＵマークＬＡ１、ＬＣのＸ方向における合わせずれ量およびＬＡＭＵマークＬＡ１、ＬＥのＸ方向における合わせずれ量を求める（工程Ｔ３Ｂ）。すなわち、コントラスト曲線ＣＸ２の１回の測定および解析で、活性領域Ｌに対するゲート電極６ＧのＸ方向における形成位置のずれおよび活性領域Ｌに対するコンタクトホール１２のＸ方向における形成位置のずれを検査することが可能となる。
【００５６】
Ｙ方向においてもＸ方向における場合と同様にして、Ｙ方向におけるコントラスト曲線ＣＹ２を求める（工程Ｔ４Ｂ）。続いて、このコントラスト曲線ＣＹ２からＬＡＭＵマークＬＡ１、ＬＣ、ＬＥそれぞれのＹ方向における中心点（ＬＡＭＵマークＬＡ１、ＬＣ、ＬＥをＹ方向においてそれぞれ長さＹ３、Ｙ４、Ｙ５で二分する点）ＹＣ、ＹＤ、ＹＥを求める（工程Ｔ５Ｂ）。これら中心点ＹＣ、ＹＤ、ＹＥの位置から、ＬＡＭＵマークＬＡ１、ＬＣのＹ方向における合わせずれ量およびＬＡＭＵマークＬＡ１、ＬＥのＹ方向における合わせずれ量を求める（工程Ｔ６Ｂ）。すなわち、コントラスト曲線ＣＹ２の１回の測定および解析で、活性領域Ｌに対するゲート電極６ＧのＹ方向における形成位置のずれおよび活性領域Ｌに対するコンタクトホール１２のＹ方向における形成位置のずれを検査することができる。本実施の形態においては、このような工程Ｔ１Ｂ〜工程Ｔ６Ｂを経ることによって、３層の回路パターン（活性領域Ｌ、ゲート電極６Ｇおよびコンタクトホール１２）間の形成位置の合わせずれを検査するものである。
【００５７】
ところで、３層の回路パターン間の形成位置の合わせずれを検査する際に、各層毎にＬＡＭＵマークを２個ずつ形成し、各２層間毎の合わせずれ量を測定することにより３層の回路パターン間の合わせずれを検査する場合には、各２層間毎にＸ方向およびＹ方向のそれぞれにおけるコントラスト曲線の測定および解析が必要になる。一方、本実施の形態においては、上記のように１組のＬＡＭＵマークＬＡ１、ＬＣ、ＬＥの組み合わせを用い、コントラスト曲線ＣＸ２、ＣＹ２の１回の測定および解析によって３層の回路パターン間の形成位置の合わせずれを検査するので、コントラスト曲線の測定および解析の回数を減少することができる。すなわち、３層の回路パターン間の形成位置の合わせずれを検査するのに要する時間を短縮することができる。それにより、本実施の形態の半導体装置の製造のＴＡＴを短縮することが可能となる。
【００５８】
また、３層の回路パターン間の形成位置の合わせずれを検査する際に、各層毎にＬＡＭＵマークを２個ずつ形成し、各２層間毎の合わせずれ量を測定することにより３層の回路パターン間の合わせずれを検査する場合には、２層の回路パターン間の合わせずれを検査する場合に比べて各層に形成されるＬＡＭＵマークの数が増加してしまう。一方、本実施の形態においては、上記のように１組のＬＡＭＵマークＬＡ１、ＬＣ、ＬＥの組み合わせがスクライブ領域ＳＣＡ（図１３参照）に形成されるのみである。それにより、スクライブ領域ＳＣＡの面積を小さく設計することが可能となるので、半導体ウェハ１の主面内に配置できるチップ領域ＣＨＡの数を増加することが可能となる。すなわち、１枚の半導体ウェハ１から取得することのできる半導体チップ数を増加することが可能となる。この時、各層に形成されるＬＡＭＵマークの数が減ることにより、ＬＡＭＵマークをチップ領域ＣＨＡ内に形成することが可能な場合には、さらにスクライブ領域ＳＣＡの面積を小さく設計することが可能となるので、半導体ウェハ１の主面内においてさらに多くのチップ領域ＣＨＡを配置することが可能となる。それにより、１枚の半導体ウェハ１から取得することのできる半導体チップ数をさらに増加することが可能となる。また、スクライブ領域ＳＣＡには、ＴＥＧ（Ｔｅｓｔ　ＥｌｅｍｅｎｔＧｒｏｕｐ）パターン（図示は省略）も形成されるので、スクライブ領域ＳＣＡの面積を小さくせずに、ＬＡＭＵマーク数の減少により空いたスクライブ領域ＳＣＡにさらにＴＥＧパターンを配置することも可能である。
【００５９】
また、たとえば本実施の形態のように１つの回路パターン（本実施の形態であれば活性領域Ｌ）に対する２つの回路パターン（本実施の形態であればゲート電極６Ｇおよびコンタクトホール１２）の形成位置の合わせずれ量を測定した場合には、その形成位置のずれ量に関するデータを本実施の形態の半導体装置の製造工程に反映させる際に、工程の重要性に合わせてどちらか一方の合わせずれの修正データに重みをつけることも可能である。
【００６０】
次に、図１６に示すように、酸化シリコン膜１１の上部にＴｉ（チタン）膜、Ａｌ合金膜および窒化チタン膜を順次堆積した後、フォトレジスト膜（図示は省略）をマスクとしたドライエッチングによりそのＴｉ膜、Ａｌ合金膜および窒化チタン膜をパターニングすることによって配線１３を形成し、本実施の形態の半導体装置を製造する（工程Ｐ３８）。
【００６１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６２】
たとえば、前記実施の形態においては、ＬＡＭＵマークを用いて３層の回路パターン間の合わせずれを検査する場合について示したが、３層の回路パターン間の合わせずれを検査する場合と同様の手段を用いて４層以上の回路パターン間の合わせずれを検査してもよい。
【００６３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）３層以上の回路パターン（第１パターン、第２パターンおよび第３パターン）間の形成位置の合わせずれを検査する際に、各層に形成されたＬＡＭＵマーク（第１マーク、第２マークおよび第３マーク）を１個ずつ用いてＬＡＭＵマークの組み合わせを形成し、そのＬＡＭＵマークの組み合わせを１回測定および解析することで回路パターン間の形成位置の合わせずれを検査するので、前記ＬＡＭＵマークの組み合わせの測定および解析の回数を減少することができる。すなわち、３層以上の回路パターン間の形成位置の合わせずれを検査するのに要する時間を短縮することができる。
（２）ＬＡＭＵマーク（第１マーク、第２マークおよび第３マーク）を用いて３層以上の回路パターン（第１パターン、第２パターンおよび第３パターン）間の形成位置の合わせずれを検査する際に、各層に形成されたＬＡＭＵマークを１個ずつ用いてＬＡＭＵマークの組み合わせを形成し、そのＬＡＭＵマークの組み合わせを用いて回路パターン間の形成位置の合わせずれを検査するので、各層に形成するＬＡＭＵマークの数を減少することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造方法で用いた露光装置の一例の説明図である。
【図２】（ａ）は本発明の一実施の形態である半導体装置の製造工程で用いたフォトマスクの一例の平面図であり、（ｂ）は（ａ）中のＡ−Ａ線に沿った断面図であり、（ｃ）は（ａ）中の要部を拡大して示した平面図である。
【図３】（ａ）は本発明の一実施の形態である半導体装置の要部平面図であり、（ｂ）は（ａ）中のＢ−Ｂ線に沿った断面図である。
【図４】本発明の一実施の形態である半導体装置の製造工程の要部フローを示す説明図である。
【図５】図４に続く半導体装置の製造工程の要部フローを示す説明図である。
【図６】図５に続く半導体装置の製造工程の要部フローを示す説明図である。
【図７】（ａ）および（ｃ）は本発明の一実施の形態である半導体装置の製造方法を説明する要部平面図であり、（ｂ）は（ａ）中のＢ−Ｂ線に沿った断面図である。
【図８】本発明の一実施の形態である半導体装置の製造工程中の平面図である。
【図９】本発明の一実施の形態である半導体装置の製造工程中における検査工程のフローを示す説明図である。
【図１０】本発明の一実施の形態である半導体装置の製造工程中における回路パターンの合わせずれ量の測定方法を説明する説明図である。
【図１１】（ａ）および（ｃ）は、それぞれ図７（ａ）、（ｃ）に続く半導体装置の製造工程中の要部平面図であり、（ｂ）は（ａ）中のＢ−Ｂ線に沿った断面図である。
【図１２】（ａ）および（ｃ）は、それぞれ図１１（ａ）、（ｃ）に続く半導体装置の製造工程中の要部平面図であり、（ｂ）は（ａ）中のＢ−Ｂ線に沿った断面図である。
【図１３】（ａ）および（ｃ）は、それぞれ図１２（ａ）、（ｃ）に続く半導体装置の製造工程中の要部平面図であり、（ｂ）は（ａ）中のＢ−Ｂ線に沿った断面図である。
【図１４】本発明の一実施の形態である半導体装置の製造工程中における検査工程のフローを示す説明図である。
【図１５】本発明の一実施の形態である半導体装置の製造工程中における回路パターンの合わせずれ量の測定方法を説明する説明図である。
【図１６】図１３（ｂ）に続く半導体装置の製造工程中の要部断面図である。
【図１７】本発明が解決する課題を説明する半導体装置の製造工程中の要部平面図である。
【図１８】本発明が解決する課題を説明する半導体装置の製造工程中の要部平面図である。
【符号の説明】
１　半導体ウェハ（半導体基板）
１Ｓ　素子形成基板
３　マスク基板
４Ａ、４Ｂ　光透過領域
５Ａ、５Ｃ　遮光パターン
６Ｇ　ゲート電極（第２パターン）
７　素子分離部
８Ｎ　ｎ型半導体領域
８Ｐ　ｐ型半導体領域
９　ゲート絶縁膜
１１　酸化シリコン膜
１２　コンタクトホール（第３パターン、第１孔部）
１０１〜１０３　ＬＡＭＵマーク
ＣＡ　領域
ＣＨＡ　チップ領域
ＣＸ１、ＣＸ２、ＣＹ１、ＣＹ２　コントラスト曲線
Ｅ１　露光光源
Ｅ２　フライアイレンズ
Ｅ３　アパーチャ
Ｅ４、Ｅ５　コンデンサレンズ
Ｅ６、Ｅ９、Ｅ１７　ミラー
Ｅ７　投影レンズ
Ｅ８　マスク位置制御手段
Ｅ１１　試料台
Ｅ１２　Ｚステージ
Ｅ１３　ＸＹステージ
Ｅ１４　主制御系
Ｅ１５、Ｅ１６　駆動手段
Ｅ１８　レーザ測長機
Ｅｓｔ　ステージ
ＥＸＰ　露光装置
ＧＡＭＰ　グローバルアライメントマークパターン
ＫＣ　基本セル
Ｌ　活性領域（第１パターン）
ＬＡ１　ＬＡＭＵマーク（第１マーク）
ＬＡ２、ＬＢ、ＬＤ　ＬＡＭＵマーク
ＬＣ　ＬＡＭＵマーク（第２マーク）
ＬＥ　ＬＡＭＵマーク（第３マーク）
ＬＭＡ　ＬＡＭＵマーク領域
ＬＭＰ　ＬＡＭＵマークパターン
Ｌｐ　露光光
ＮＷＬ　ｎ型ウェル
ＯＦ　オリエンテーションフラット
Ｐ１〜Ｐ３８　工程
ＰＡＭ　プリアライメントマーク
ＰＡＭＰ　プリアライメントマークパターン
ＰＲ１　フォトレジスト膜
ＰＷＬ　ｐ型ウェル
ＰＥ　ペリクル
Ｑｎ　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　ｐチャネル型ＭＩＳＦＥＴ
ＲＥＴ　マスク
ＳＣＡ　スクライブ領域
Ｔ１Ａ〜Ｔ６Ａ　工程
Ｔ１Ｂ〜Ｔ６Ｂ　工程
【図１】
2004103797.tif 000003
【図２】
2004103797.tif 000004
【図３】
2004103797.tif 000005
【図４】
2004103797.tif 000006
【図５】
2004103797.tif 000007
【図６】
2004103797.tif 000008
【図７】
2004103797.tif 000009
【図８】
2004103797.tif 000010
【図９】
2004103797.tif 000011
【図１０】
2004103797.tif 000012
【図１１】
2004103797.tif 000013
【図１２】
2004103797.tif 000014
【図１３】
2004103797.tif 000015
【図１４】
2004103797.tif 000016
【図１５】
2004103797.tif 000017
【図１６】
2004103797.tif 000018
【図１７】
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【図１８】
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