(57)【要約】【課題】高集積化に適した半導体装置を提供する。【解決手段】フローティングゲイトと、コントロールゲイトとを有し、互いに直列に接続された複数のメモリーセルと、前記複数のメモリーセルを挟んで接続された２つの選択トランジスタと、前記２つの選択トランジスタの一方の選択トランジスタの不純物領域とコンタクトするビット線と、前記２つの選択トランジスタのもう一方の選択トランジスタの不純物領域とコンタクトするアース線とを有していることを特徴とする。このような構成とすることにより、各メモリーセルあたりのビット線とアース線とのコンタクトを減らすことができ、高集積化が可能となる。【選択図】図８
2004356660.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲイトと、コントロールゲイトとを有し、互いに直列に接続された複数のメモリーセルと、
前記複数のメモリーセルを挟んで接続された２つの選択トランジスタと、
前記２つの選択トランジスタの一方の選択トランジスタの不純物領域とコンタクトするビット線と、
前記２つの選択トランジスタのもう一方の選択トランジスタの不純物領域とコンタクトするアース線とを有していることを特徴とする半導体装置。
【請求項２】
フローティングゲイトと、コントロールゲイトとを有し、互いに直列に接続された複数のメモリーセルと、前記複数のメモリーセルを挟んで接続された２つの選択トランジスタを有し、
前記メモリーセルは半導体基板に形成された溝の底部および凸部の上面に形成された不純物領域と前記凸部の側面に形成されたフローティングゲイトおよびコントロールゲイトを有し、
前記選択トランジスタは、半導体基板に形成された溝の底部および凸部の上面に形成された不純物領域と、前記凸部の側面に酸化物被膜を介して形成されたゲイトを有し、
前記メモリーセルと前記選択トランジスタを覆うように形成された層間絶縁物と、
前記２つの選択トランジスタの一方の選択トランジスタの不純物領域とコンタクトし、層間絶縁物上に形成されたビット線と、
前記２つの選択トランジスタのもう一方の選択トランジスタの不純物領域とコンタクトし、層間絶縁物上に形成されたアース線とを有することを特徴とする半導体装置。
【請求項３】
フローティングゲイトと、コントロールゲイトとを有し、互いに直列に接続された複数のメモリーセルと、前記複数のメモリーセルを挟んで接続された２つの選択トランジスタと、
前記２つの選択トランジスタの一方の選択トランジスタの不純物領域とコンタクトするビット線と、
前記２つの選択トランジスタのもう一方の選択トランジスタの不純物領域とコンタクトするアース線とを有し、
前記選択トランジスタはプレーナー型ＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項４】
フローティングゲイトと、コントロールゲイトとを有し、互いに直列に接続された複数のメモリーセルと、前記複数のメモリーセルを挟んで接続された２つの選択トランジスタと、
前記２つの選択トランジスタの一方の選択トランジスタの不純物領域とコンタクトするビット線と、
前記２つの選択トランジスタのもう一方の選択トランジスタの不純物領域とコンタクトするアース線とを有し、
前記選択トランジスタはＬＤＤを有するプレーナー型ＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項５】
フローティングゲイトと、コントロールゲイトとを有し、互いに直列に接続された複数のメモリーセルと、前記複数のメモリーセルを挟んで接続された２つの選択トランジスタを有し、
前記メモリーセルは半導体基板に形成された溝の底部および凸部の上面に形成された不純物領域と前記凸部の側面に形成されたフローティングゲイトおよびコントロールゲイトを有し、
前記選択トランジスタは、半導体基板に形成された溝の底部および凸部の上面に形成された不純物領域と、前記凸部の側面に酸化物被膜を介して形成されたゲイトを有し、
前記メモリーセルと前記選択トランジスタを覆うように形成された層間絶縁物と、
前記２つの選択トランジスタの一方の選択トランジスタの不純物領域とコンタクトし、層間絶縁物上に形成されたビット線と、
前記２つの選択トランジスタのもう一方の選択トランジスタの不純物領域とコンタクトし、層間絶縁物上に形成されたアース線とを有し、
前記選択トランジスタはプレーナー型ＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項６】
フローティングゲイトと、コントロールゲイトとを有し、互いに直列に接続された複数のメモリーセルと、前記複数のメモリーセルを挟んで接続された２つの選択トランジスタを有し、
前記メモリーセルは半導体基板に形成された溝の底部および凸部の上面に形成された不純物領域と前記凸部の側面に形成されたフローティングゲイトおよびコントロールゲイトを有し、
前記選択トランジスタは、半導体基板に形成された溝の底部および凸部の上面に形成された不純物領域と、前記凸部の側面に酸化物被膜を介して形成されたゲイトを有し、
前記メモリーセルと前記選択トランジスタを覆うように形成された層間絶縁物と、
前記２つの選択トランジスタの一方の選択トランジスタの不純物領域とコンタクトし、層間絶縁物上に形成されたビット線と、
前記２つの選択トランジスタのもう一方の選択トランジスタの不純物領域とコンタクトし、層間絶縁物上に形成されたアース線とを有し、
前記選択トランジスタは、ＬＤＤを有するプレーナー型ＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一に記載の複数の前記メモリーセルは４個以上であることを特徴とする半導体装置。
【請求項８】
請求項１乃至６のいずれか一に記載の複数の前記メモリーセルは８個以上であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の高集積化技術に関する。本発明では、特に電界効果型素子に関して、高集積化に適した半導体装置を提案し、その作製方法について述べる。本発明による半導体装置は、特にフローテイングゲイトを有する不揮発性半導体メモリー装置に使用される。  
【背景技術】
【０００２】
従来の半導体装置は、平面的に形成された。例えば、電界効果型素子（ＭＯＳ型（もしくはＭＩＳ型）電界効果型トランジスタ（ＦＥＴ））の例では、ソース、ドレイン、チャネルを概略平面的に配置し、ドレイン電流が基板に平行に流れるような構造とされた。しかし、このような平面的（プレーナー型）素子においては、素子面積の縮小には自ずと限度がある。このため、より高集積化を図るためには、プレーナー型素子を多層に形成する技術や素子の構造自体を非平面的とすることが検討されている。後者の例としては、本発明人らの提案した縦チャネル型ＭＯＳＦＥＴ（特開平６−１３６２７）等がある。これは、ソースの上方（もしくは下方）にドレインを配置し、ドレイン電流が概略垂直に流れるようにしたものである。このような構造によって素子の高集積化が図れる。  
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述の特開平６−１３６２７は不揮発性半導体メモリーに関するものであった。すなわち、フローティングゲイト、およびコントロールゲイトを異方性エッチング法によって、半導体基板上に形成された凸部の側面に形成させることを特徴としていた。しかし、基本的な素子構造が示されるのみで、メモリー全体の構成や、作製工程については詳細には記載されていない。例えば、周辺回路をについて、どのような構造で、そのように作製するのかについてはほとんど記述されていない。本発明はこの点を補うことを目的としたものであり、かつ、ＮＡＮＤ型の不揮発性メモリーについても好ましい形態を開示することを目的とする。
【課題を解決するための手段】
【０００４】
本発明における半導体装置の作製方法は下記の工程を有する。
（１）半導体基板に埋め込まれた素子分離のための絶縁物を形成する工程
（２）前記半導体基板および絶縁物をエッチングして、凸部を形成する工程
（３）前記半導体基板の露出表面に絶縁被膜を形成する工程
（４）第１の導電性被膜を形成する工程
（５）前記第１の導電性被膜を選択的かつ等方的にエッチングする工程      
【０００５】
（６）前記第１の導電性被膜を異方性エッチング法によりエッチングすることにより、前記凸部の側面にフローティングゲイトを形成する工程
（７）前記フローティングゲイトの表面に絶縁被膜を形成する工程
（８）第２の導電性被膜を形成する工程
（９）前記第２の導電性被膜を異方性エッチング法によりエッチングすることにより、前記凸部の側面に、前記フローティングゲイトを覆って、コントロールゲイトを形成する工程      
【０００６】
ここで、工程（５）と（６）は、その順序を入れ替えてもよい。また、一導電形型を付与する不純物を拡散させる工程（ドーピング工程）は、工程（２）以後であれば、いつおこなってもよい。さらには、公知の技術と同様に多層配線を実施するためには、工程（９）の後に、層間絶縁物を形成して、上層配線を形成すればよい。  工程（１）においては、いわゆる局所的酸化法（ＬＯＣＯＳ）を用いてもよいし、新しい素子分離技術として注目されているトレンチ分離法を用いてもよい。工程（３）および（６）における絶縁被膜の形成方法としては、熱酸化法、熱窒化法を用いてもよいし、気相成膜法によってもよい。
【０００７】
工程（４）によって成膜される第１の導電性被膜とは、エッチング工程の後にフローティングゲイトとなる被膜である。一般に工程（６）の異方性エッチングの結果、１つの凸部の１側面には、連続的に第１の導電性被膜が残される。  しかしながら、この１つの側面に複数の素子を形成する場合には、フローティングゲイトは各素子ごとに分離される（絶縁される）必要がある。工程（５）はそのためのものである。すなわち、工程（５）においては、選択的に凸部の側面の第１の導電性被膜もエッチングされる。その後、工程（６）の異方性エッチングにより、１つの側面に素子ごとにフローティングゲイトを得ることができる。      
【０００８】
先に工程（５）と（６）の順序は入れ替えてもよい旨を述べたが、それは、この２つのエッチング工程が互いに独立な（一方が他方に影響を与えない）工程であるからである。  ドーピング工程は縦チャネル型素子のみを形成するには、特に工程順序は問題とならない。ただし、工程（２）〜（４）の間におこなうと、チャネルが形成されるべき凸部の側面がドーピングされる可能性もある。このため、工程（４）以後におこなうことが好ましい。なお、同時にプレーナー型ＭＯＳＦＥＴも形成されるのであれば工程（９）終了後におこなうと好ましい。かくすることにより、プレーナー型ＭＯＳＦＥＴのソース、ドレインをゲイトに対して自己整合的に形成することができるからである。      
【０００９】
以上は本発明の一般的な作製方法についての記述であったが、次に特殊な場合について述べる。本発明の有望な応用例であるＮＡＮＤ型不揮発性メモリーの構成に本発明の作製工程を適応させる際に注意しなければならないのは、素子の分離技術に関するものである。特開平６−１３６２７は、ＮＡＮＤ型回路に限定したものではなかった。ＮＡＮＤ型回路は、ビット線と平行にアース線をも設けなければならないという不利もあるが、各メモリーセルあたりの上層配線（ＮＡＮＤ型の場合はビット線とアース線）とのコンタクトを減らすことができる。      
【００１０】
通常のＮＡＮＤ型回路では、単位メモリーブロックは４個以上、好ましくは８個以上のメモリーセル（メモリートランジスタ）から構成されており、各ブロックに２個の選択トランジスタが設けられている。そして、ビット線とのコンタクトは、各選択トランジスタのソースについて１個づつ、すなわち、各ブロックあたり２個である。隣接するブロックとのコンタクトを共有させることにより各ブロックあたり１個とすることもできる。ブロックが４個、８個のメモリーセルからできている場合は、メモリーセルあたり１／４、１／８である。これに対し、通常のマトリクス型メモリー回路では、アース線は基板上に形成できるので、上層配線はビット線のみとすることができるが、各メモリーセルあたり少なくとも１個のコンタクトが必要とされる。このようにコンタクトが多いことは回路の高集積化という観点からは不利である。      
【００１１】
本発明をＮＡＮＤ型回路に適用するには、まず、工程（１）の素子分離の段階で、ビット線と平行な方向に素子分離用の絶縁物を埋め込むことが要求される。さらに、工程（２）においては、ワード線に平行な方向に溝（すなわち、線状の凸部）を形成することが必要である。そして、素子分離の観点から、工程（１）の素子分離用の絶縁物の深さをＤ、工程（２）のエッチングの深さをｄとすると、  Ｄ−ｄ＞０（絶縁物の底部は、エッチングの深さよりも深い）ことが要求される。そうでないと、工程（２）によって形成された溝を通じて、ワード線方向の素子が一体となってしまう。      
【００１２】
素子分離は各ビット線ごとに必要であるので、工程（１）の素子分離用の絶縁物は各ビット線ごとに同じ間隔で形成される。また、本発明では素子は１つの線状の凸部（溝）に２
つ形成されるので、１つの線状の凸部につき、ワード線が２本形成される。そして、ワード線とビット線は交差するので、素子分離用の絶縁物と線状の凸部（あるいは溝）は交差する。      
【００１３】
次に、ＮＡＮＤ型回路においては、同時に選択トランジスタ（フローティングゲイトを有さない通常の構造のトランジスタ）も形成することが必要とされる。このことは本発明においては特に問題ではない。例えば、縦チャネル型の選択トランジスタを形成するのであれば、工程（５）において、選択トランジスタを形成すべき部分の第１の導電性被膜を全て除去してしまえばよい。したがって、選択トランジスタを形成するために、特に工程が増えることはない。また、プレーナー型ＭＯＳＦＥＴを選択トランジスタに用いるのであれば、プレーナー型ＭＯＳＦＥＴの形成される部分の第１の導電性被膜は、工程（６）によってエッチングされるので、プレーナー型ＭＯＳＦＥＴは全て通常のトランジスタ（フローティングゲイトを有さないトランジスタ）となる。プレーナー型ＭＯＳＦＥＴの作製については、後述する方法にしたがえばよい。      
【００１４】
選択トランジスタを縦チャネル型ＭＯＳＦＥＴで構成したＮＡＮＤ型回路において、選択トランジスタを中心とした部分の断面形状は以下のように記述される（詳細は実施例２に例示される）。すなわち、選択トランジスタの形成される第２の凸部と、メモリーセルの形成される第１および第３の凸部がある。ここでは、左から第１、第２、第３の凸部が並んでいるとする。第２の凸部を境として、右半分と左半分で異なるメモリーブロックとなる。そして、第１および第３の凸部においては、その側面にフローティングゲイトが存在する。第２の凸部においては、フローティングゲイトは存在しない。      
【００１５】
もちろん、各凸部の側面にはゲイト（選択トランジスタの場合）もしくはコントロールゲイト（メモリーセルの場合）が存在する。言うまでもなく、フローティングゲイト、ゲイト、コントロールゲイトは異方性エッチングによって形成されたものである。  
もちろん、フローティングゲイトは各メモリーセル毎に絶縁されている。さらに、これらの凸部、およびコントロールゲイト、ゲイトを覆って層間絶縁物が設けられ、さらに、層間絶縁物上に、コントロールゲイトおよびゲイトと交差する方向に設けられたビット線およびアース線が設けられる。      
【００１６】
そして、ＮＡＮＤ型回路の特徴として、ビット線やアース線は、第１および第３の凸部とコンタクトせず、選択トランジスタの形成される第２の凸部とコンタクトする。そして、第１の凸部の左側や第３の凸部の右側にも、同じようなメモリーセルが存在し、やがて、第２の凸部と同様な構造の選択トランジスタの凸部によって、１つのメモリーブロックが形成される。      
【００１７】
このことをメモリーマトリクス全域について見てみると以下のような構成となる。まず、ワード線と垂直な断面に見出される凸部には、２種類ある。すなわち、フローティングゲイトを有するものとそうでないものである。後者は選択トランジスタを構成する。いずれもゲイトもしくはコントロールゲイトを有する。そして、これらの凸部、およびコントロールゲイト、ゲイトを覆って設けられた層間絶縁物と、層間絶縁物上にビッソ線、アース線が設けられる。そして、ビット線やアース線がコンタクトするのは、後者の凸部に限られ、前者の凸部とコンタクトすることはない。      
【００１８】
本発明を用いて半導体装置を作製する場合において、一部の素子は従来のプレーナー型によって構成することが必要とされる場合も考えられる。また、原理的に本発明では、凸部の側面以外の第２の導電性被膜は全てエッチングされてしまうので、そのままでは、コントロールゲイトと上層配線とのコンタクトを形成することすら困難である。したがって、このような目的のためには、工程（８）の後に以下の工程を追加すればよい。
「第２の導電性被膜上に選択的にマスクを形成する工程」      
【００１９】
その工程の後に、工程（９）による異方性エッチングをおなうと、該マスクの形成された部分はエッチングされない。すなわち、工程（９）の結果、凸部の側面、もしくは、マスクの部分以外の第２の導電性被膜はエッチングされてしまう。プレーナー型ＭＯＳＦＥＴのゲイト・配線や、コントロールゲイトの最終端のコンタクト形成部はマスクすべき部分である。      
【００２０】
そして、該プレーナー型ＭＯＳＦＥＴのソース、ドレインの形成は、そのゲイトの形成された後、すなわち、工程（９）の後におこなえばよい。なお、プレーナー型ＭＯＳＦＥＴを工程（２）によってエッチングされた部分に形成する場合には、ソース、ドレインの実効的な深さδと、工程（１）の素子分離用の絶縁物の深さＤ、工程（２）のエッチングの深さｄの間には、以下の関係が要求される。
Ｄ−ｄ＞δ（工程（３）によって形成された部分における素子分離用の絶縁物の底部は、ソース、ドレインの底部よりも深い）  
この条件が満たされないと、ソース、ドレインの底部が素子分離用絶縁物の底部よりも深くなり、素子間の分離ができない。      
【００２１】
また、プレーナー型ＭＯＳＦＥＴがいかなる場所に形成される場合でも、以下の条件は必要である。
ｄ＞δ
これが満たされないと、凸部の下にまで不純物が拡散してしまい、実質的に縦チャネルを形成できない。  このように、縦チャネル型素子以外にプレーナー型ＭＯＳＦＥＴを作製するにはフォトリソグラフィー工程が１つ追加される。この方法による回路の作製については実施例３に例示される。なお、工程（６）では、特にマスクを設けない限り、平面上に形成された第１の導電性被膜は全てエッチングされるので、プレーナー型ＭＯＳＦＥＴにはフローティングゲイトを形成することはできない。      
【００２２】
プレーナー型ＭＯＳＦＥＴを構成する他の方法は、工程（４）と（５）の間に以下の工程を追加するものである。すなわち、「第１の導電性被膜上に選択的にマスクを形成する工程」  この場合には工程（５）と（６）を入れ替えることはできない。この方法では、プレーナー型ＭＯＳＦＥＴのゲイト・配線を第１の導電性被膜により構成できる。しかしながら、現実的には、プレーナー型ＭＯＳＦＥＴ（主として周辺回路に形成される）のゲイト配線とメモリーのコントロールゲイトとは同一被膜から形成する方が好ましく、上述のコントロールゲイトと上層配線とのコンタクトの問題を考えると、上記工程の追加によって、コンタクト領域を形成することは困難である。      
【００２３】
ただし、この場合には、ドーピングの工程は工程（６）以後であればよく、しかも、工程（９）によって、プレーナー型のゲイト・配線の側面に側壁が形成されるので、このことを利用して、２種類の濃度のドーピングを実施して、２重ドレインを形成することも可能である。この方法による回路の作製については実施例４に例示される。      
【発明の効果】
【００２４】
本発明によって、集積度の高い半導体装置を作製することができる。本発明は、特に、ＮＡＮＤ型の不揮発性メモリー装置の集積化に格段の技術進歩をもたらすものである。このように本発明は工業上、有益な発明である。  
【実施例１】
【００２５】
図１〜図７に本発明の１実施例を示す。本実施例は、本発明を用いて不揮発性メモリー装置を作製する場合の作製方法の基本を説明するためのものである。本実施例では、素子分離のために、トレンチ分離法を用いる。まず、図１（Ａ）に示すように、半導体基板上に第１の溝１２を複数形成する。第１の溝１２以外の部分の高さは、当初の半導体基板の表面と同じである。図では半導体基板との境界を分かりやすくするために、
境界部、表面部に斜線をひいて示すが、これは該部分の組成、導電性等が、他の部分と異なることを意味するのではない。      
【００２６】
以下の記述では、当初の半導体基板の表面の高さを矢印１１で示す。第１の溝の深さは後に形成される縦チャネル型素子（凸部）の高さ（第２の溝（後述）の深さ）の１．３〜３倍、好ましくは、１．６〜２倍がよい。例えば、０．３μｍのチャネル長の素子を形成するのであれば、縦チャネル型素子の高さは０．３μｍであるので、溝１２の深さは０．３９〜０．９μｍ、好ましくは、０．４８〜０．６μｍである。（図１（Ａ））    
【００２７】
その後、ＢＰＳＧ（ボロン燐ガラス）等の絶縁物被膜１４を形成する。これは、第１の溝が完全に埋められる程度の厚さが必要である。（図１（Ｂ））
そして、公知のエッチバック法により、絶縁物１４をエッチングし、当初の半導体基板面を露出させ、表面の平坦化をおこなう。この結果、第１の溝１２には、絶縁物１５が埋め込まれる。（図１（Ｃ））
これを上方より見た様子を図１（Ｅ）に示す。すなわち、第１の溝１２は図のＢ−Ｂ’方向に形成される。図１（Ａ）〜（Ｄ）は図１（Ｅ）のＣ−Ｃ’断面もしくはＤ−Ｄ’断面である。      
【００２８】
なお、平坦化工程に関しては、上記のエッチバック法以外にＣＭＰ法を用いてもよい。ＣＭＰ法ではより平坦な表面が得られる。（図１（Ｄ））
以上の工程が工程（１）に相当する。
次いで、第１の溝１２と概略垂直な方向（Ｄ−Ｄ’方向）に新たな溝（第２の溝）１６と凸部を形成する。第２の溝１６の深さは、前述したように形成する縦チャネル型素子のチャネル長と大きな関係がある。図２（Ｅ）にその様子を示す。（図２（Ｅ））
【００２９】
図２（Ａ）、同図（Ｂ）、同図（Ｃ）、同図（Ｄ）は、それぞれ、図２（Ｅ）のＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、Ｄ−Ｄ’断面である。やはり、当初の半導体基板の表面の高さを矢印１１で示す。特に図２（Ｂ）に示されるＢ−Ｂ’断面では、表面が絶縁物１５に覆われ、素子分離がなされる。したがって、ＮＡＮＤ型回路においては、Ｂ−Ｂ’と平行にビット線を配置すればよい。      
【００３０】
また、凸部には、表面が当初の半導体の表面１３（図２（Ａ））と絶縁体の部分（図２（Ｂ））があることに注意すべきである。また、第２の溝１６に平行なＣ−Ｃ’断面（図２（Ｃ）やＤ−Ｄ’断面（図２（Ｄ）では実質的に凹凸はない。図２（Ｄ）に示されるＤ−Ｄ断面では、絶縁物１５はその多くの部分が削られて、絶縁物１８となる。また、半導体表面１７は、当初の基板表面１１よりも低い。以上の工程は工程（２）に相当する。（図２（Ａ）〜（Ｄ））      
【００３１】
以下、図３の長方形ａｂｃｄの各辺の断面を作製工程を追って示す。すなわち、ｂｃ断面を図４に、ａｄ断面を図５に、ｃｄ断面を図６に、ａｂ断面を図７にそれぞれ示す。
まず、以上のようにして形成された半導体表面に熱酸化等の公知の方法によって酸化物被膜２１を形成する（工程（３）に相当）。      
【００３２】
そして、公知の成膜技術により、半導体材料等を用いて、第１の導電性被膜２２を成膜する（工程（４）に相当）。その際には第２の溝１６の側面にも十分に被膜が形成されるような被覆性の高い成膜技術を採用する必要がある。また、被膜の厚さは第２の溝の深さの１／５〜１／２が好ましい。ここまでの状態を、各断面について、図４（Ａ）、図５（Ａ）、図６（Ａ）、図７（Ａ）に示す。      
【００３３】
次に、公知のフォトリソグラフィー法および等方的エッチング法により、第１の導電性被膜２２を選択的にエッチングし、エッチングされた被膜２３を形成する（工程（５）に相
当）。すなわち、フローティングゲイトを分断する必要のある部文（例えば、図１〜図３のＢ−Ｂ’）を選択的にエッチングする。この様子を各断面について、図４（Ｂ）、図５（Ｂ）、図６（Ｂ）、図７（Ｂ）に示す。また、上方より見た様子を図１１（Ｂ）に示す。図１１（Ａ）は、図２（Ｅ）と同じであり、第１の導電性被膜２２を図１〜図３のＢ−Ｂ’方向にストライプ状にエッチングして、被膜２３とする。      
【００３４】
そして、公知の異方性エッチング法により、被膜２３をエッチングする（工程（６）に相当）。この結果、凸部の側面にのみフローティングゲイト２４が残され、その他の部分はエッチングされる。さらに、熱酸化法等の公知の被膜形成技術によって、前記フローティングゲイト２４の表面に絶縁被膜２５を形成する（工程（７）に相当）。ここまでの状態を、各断面について、図４（Ｃ）、図６（Ｃ）、図７（Ｃ）に示す。ａｄ断面については、その前の工程での断面図、図５（Ｂ）と同じである。      
【００３５】
そして、公知の被膜形成技術により、半導体材料や金属材料を用いて、第２の導電性被膜２６を形成する（工程（８）に相当）。この場合にも、段差被覆性の優れた技術を採用する必要があり、また、被膜の厚さは第２の溝の深さの１／５〜１／２が好ましい。この状態を、各断面について、図４（Ｄ）、図５（Ｃ）、図６（Ｄ）、図７（Ｄ）に示す。
【００３６】
さらに、公知の異方性エッチング法により、第２の導電性被膜２６をエッチングする（工程（９）に相当）。この結果、凸部の側面にコントロールゲイト２７が残され、その他の部分はエッチングされる。特に、ｂｃ断面に明らかなようにフローティングゲイト２４上にコントロールゲイト２７が形成される。コントロールゲイト２７は溝１６に沿って形成される。この状態を、各断面について、図４（Ｅ）、図５（Ｄ）、図６（Ｅ）、図７（Ｅ）に示す。      
【００３７】
さらに、イオン注入法等の公知の不純物拡散技術により、不純物領域を形成する。この結果、凸部の頂上１３に不純物領域２８が、また、第２の溝１６の底部に不純物領域２９が、それぞれ形成される。この状態を、各断面について、図４（Ｆ）、図６（Ｆ）、図７（Ｆ）に示す。ａｄ断面については、その前の工程での断面図、図５（Ｂ）と同じである。  このようにして、不揮発性メモリー装置のメモリーセルを形成できる。    
【実施例２】
【００３８】
本実施例の作製工程を図８を用いて説明する。図８は、図１〜図３のＡ−Ａ’断面に相当する断面図であるが、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、Ｄ−Ｄ’断面に相当する断面は、図５〜図７とほぼ同じである。  本実施例ではＮＡＮＤ型不揮発性メモリー装置の構造や配置について説明する。まず、実施例１と同様に、絶縁物１５を埋め込んだ半導体基板に溝を形成し、３つの凸部３１〜３３を形成する。（図８（Ａ））      
【００３９】
さらに、半導体表面に熱酸化等の公知の方法によって酸化物被膜２１を形成し、公知の成膜技術により、半導体材料等を用いて、第１の導電性被膜２２を成膜する。ここまでの状態を図８（Ｂ）に示す。他の断面についても、図５（Ａ）、図６（Ａ）、図７（Ａ）とほぼ同様である。（図８（Ｂ））      
【００４０】
次に、公知のフォトリソグラフィー法および等方的エッチング法により、図８の中央の凸部３２を中心とする部分の第１の導電性被膜２２をも選択的にエッチングし、エッチングされた被膜２３を形成する。すなわち、本工程では、実施例１にて述べたフローティングゲイトを分断する必要のある部文（例えば、図１〜図３のＢ−Ｂ’）に加えて、選択トランジスタを形成する必要のある部分をも選択的にエッチングする。この様子を図８（Ｃ）に示す。他の断面についても図５（Ｂ）、図６（Ｂ）、図７（Ｂ）とほぼ同様である。（図８（Ｃ））      
【００４１】
そして、公知の異方性エッチング法により、被膜２３をエッチングする。この結果、凸部３１、３３の側面にのみフローティングゲイト２４が残され、その他の部分はエッチングされる。この様子を図８（Ｄ）に示す。（図８（Ｄ））
さらに、熱酸化法等の公知の被膜形成技術によって、前記フローティングゲイト２４の表面に絶縁被膜２５を形成する。そして、公知の被膜形成技術により、半導体材料や金属材料を用いて第２の導電性被膜２６を形成する。この状態を図８（Ｅ）に示す。他の断面については、図５（Ｃ）、図６（Ｄ）、図７（Ｄ）とほぼ同様である。（図８（Ｅ））  
【００４２】
さらに、公知の異方性エッチング法により、第２の導電性被膜２６をエッチングする。この結果、凸部３１〜３３の側面にコントロールゲイト２７が残され、その他の部分はエッチングされる。そして、イオン注入法等の公知の不純物拡散技術により、不純物領域を形成する。この結果、各凸部の頂上に不純物領域２８が、また、各溝１６の底部に不純物領域２９が、それぞれ形成される。この状態を図８（Ｆ）に示す。他の断面についても、図６（Ｆ）、図７（Ｆ）ほぼ同様である。（図８（Ｆ））      
【００４３】
その後、公知の技術を用いて層間絶縁物３９を形成し、これに凸部３２に通じるコンタクトホールを形成して、ビット線やアース線等の上層配線（ここではアース線）４０を形成する。このようにして、選択トランジスタ３５、３６とメモリーセル３３、３４、３７、３８が形成できる。（図８（Ｇ））
この回路図を図８（Ｈ）に示す。点線で囲まれた部分は各メモリーブロックを意味し、各ブロックには、２つの選択トランジスタと４つのメモリーセルが形成されている。そして、凸部３２は、２つのブロックの境界である。（図８（Ｈ））
このようにして、不揮発性メモリー装置を形成できる。    
【実施例３】
【００４４】
図９を用いて本実施例を説明する。本実施例は同一基板上にプレーナー型ＭＯＳＦＥＴと縦チャネル型トランジスタを形成する技術に関するものである。まず、実施例１で示したものと実質的に同一の技術を用いて、半導体基板に素子分離用絶縁物１８を埋め込み、それをエッチングして、凸部１３を形成する。（図９（Ａ））
さらに、半導体表面を熱酸化法によって酸化し、酸化物被膜２１を形成する。さらに、半導体材料の被膜２２を形成する。（図９（Ｂ））      
【００４５】
そして、フローティングゲイトを形成する部分にのみ半導体被膜２３を残して、半導体被膜２２を等方的にエッチングする。（図９（Ｃ））
その後、公知の異方性エッチング法により、凸部にフローティングゲイト２４を形成し、また、その表面を熱酸化法によって酸化して、酸化物被膜を形成する。（図９（Ｄ））
次に、半導体被膜２６を形成し、プレーナー型ＭＯＳＦＥＴのゲートおよび配線を形成する部分にマスク３０を、公知のフォトリソグラフィー法によって形成する。（図９（Ｅ））      
【００４６】
そして、公知の異方性エッチング法により半導体被膜２６をエッチングする。この結果、凸部の側面、およびマスク３０が形成された部分以外の被膜はエッチングされる。凸部の側面にはコントロールゲイトおよびゲイト２７が、また、マスク３０で覆われた部分には、プレーナー型ＭＯＳＦＥＴのゲイト４１が形成される。（図９（Ｆ））
最後に、公知のイオン注入法によって、不純物を拡散させ、プレーナー型ＭＯＳＦＥＴのソース４２、ドレイン４３を含む不純物領域を形成する。（図９（Ｇ））      
【実施例４】
【００４７】
図１０を用いて本実施例を説明する。本実施例は同一基板上にプレーナー型ＭＯＳＦＥＴ、縦チャネル型トランジスタを形成する技術に関するものである。まず、実施例１で示したものと実質的に同一の技術を用いて、半導体基板に素子分離用絶縁物１８を埋め込み、それをエッチングして、凸部１３を形成する。（図１０（Ａ））      
【００４８】
さらに、半導体表面を熱酸化法によって酸化し、酸化物被膜２１を形成し、半導体材料の被膜を形成する。次にフローティングゲイトを分離する必要のある部分を公知のフォトリソグラフィー技術と等方的なエッチング技術によってエッチングする。さらに、残存した被膜２３に対して、プレーナー型ＭＯＳＦＥＴのゲイトおよび配線を形成する部分に公知のフォトリソグラフィー法によってマスク４４を形成する。（図１０（Ｂ））      
【００４９】
その後、公知の異方性エッチング法により、凸部にフローティングゲイト２４を形成し、また、マスクで覆われた部分にプレーナー型ＭＯＳＦＥＴのゲイト４５を形成する。（図１０（Ｃ））
そして、その表面を熱酸化法によって酸化して、酸化物被膜２５を形成する。（図１０（Ｄ））
次に、半導体被膜２６を形成する（図１０（Ｅ））      
【００５０】
そして、公知の異方性エッチング法により半導体被膜２６をエッチングする。この結果、凸部の側面、および先に形成されたプレーナー型ＭＯＳＦＥＴのゲイト・配線の側面以外の被膜はエッチングされる。凸部の側面にはコントロールゲイト２７が、また、プレーナー型ＭＯＳＦＥＴのゲイト４５の側面には側壁４６が形成される。側壁４６は導電性を示すものの、特に意図的な電位に保たれることはない。（図１０（Ｆ））      
【００５１】
最後に、公知のイオン注入法によって、不純物を拡散させ、プレーナー型ＭＯＳＦＥＴのソース４２、ドレイン４３を含む不純物領域を形成する。ここでは、プレーナー型ＭＯＳＦＥＴのソース、ドレインとゲイトとの間にオフセットが形成される。（図１０（Ｇ））
同様な技術を用いて、２重ドレイン（低濃度ドレイン、ＬＤＤ）を形成することも可能である。その際には、図１０（Ｃ）で示される工程の後に、低濃度の不純物をドーピングし、その後、図１０（Ｆ）で示される工程の後に、高濃度の不純物をドーピングすればよい。このようにして得られる２重ドレインを有する素子の断面は図１０（Ｈ）に示される。プレーナー型ＭＯＳＦＥＴは典型的な２重ドレイン構造となる。一方、縦チャネル型素子においてもソース、ドレインの一方が２重ドレインとなる。（図１０（Ｈ））      
【実施例５】
【００５２】
本実施例を図１１を用いて説明する。本実施例は、Ａｒｉｔｏｍｅ他の提案によるマルチレベルＮＡＮＤ型不揮発性メモリー装置（ＩＥＤＭ９５−２７５、ワシントン市、１９９５年１２月１０−１３日）に本発明を適用したものである。マルチレベルＮＡＮＤ型不揮発性メモリー装置の回路図は図１１（Ｆ）（点線はメモリーブロックを示す）のように示される。すなわち、従来のＮＡＮＤ型回路と異なって、各ブロックに、２つの選択トランジスタの間にメモリーセルと通常のトランジスタを並列に接続したものを配置している。
【００５３】
見掛け上はブロックあたりのトランジスタの数が増えるが、メモリーセルと通常のトランジスタの違いはフローティングゲイトを有するか、否かであり、１つのＭＯＳＦＥＴにおいて、フローティングゲイトの位置と大きさを調整すればよく、集積度の点では何ら不利ではない。      
【００５４】
例えば、本発明においては、図１１（Ｃ）に示すような半導体基板の凸部１３と絶縁物１５を有する構造（図２（Ｅ）に対応）を形成した後、第１の導電性被膜２２を成膜し、これを図１１（Ｄ）のようにエッチングすればよい。比較のために従来のＮＡＮＤ型回路を作製する場合の第１の導電性被膜２２のエッチングパターンを図１１（Ｂ）に示す。図１１（Ｄ）のようにすることで、図のＸ−Ｘ’断面にはフローティングゲイトが形成され、また、図のＹ−Ｙ’断面にはフローティングゲイトが形成されない。その様子を図１１（Ｅ）に示す。そして、この２つの断面は並列に構成されているので、すなわち、図１１（Ｆ）で示される回路を得ることができるのである。
【図面の簡単な説明】
【００５５】
【図１】実施例１の半導体装置の作製工程を示す。
【図２】実施例１の半導体装置の作製工程を示す。
【図３】実施例１の半導体装置を上方より見た様子を示す。
【図４】実施例１の半導体装置の作製工程を示す。
【図５】実施例１の半導体装置の作製工程を示す。
【図６】実施例１の半導体装置の作製工程を示す。
【図７】実施例１の半導体装置の作製工程を示す。
【図８】実施例２の半導体装置の作製工程を示す。
【図９】実施例３の半導体装置の作製工程を示す。
【図１０】実施例４の半導体装置の作製工程を示す。
【図１１】実施例５の半導体装置の作製工程を示す。
【符号の説明】
【００５６】
１１・・・当初の半導体基板表面の高さ
１２・・・第１の溝  
１３・・・当初の半導体基板表面  
１４・・・絶縁物被膜  
１５・・・埋め込まれた絶縁物  
１６・・・第２の溝
１７・・・第２の溝の底部の半導体表面  
１８・・・第２の溝の底部の絶縁物  
２１・・・絶縁被膜  
２２・・・第１の導電性被膜  
２３・・・第１の導電性被膜のエッチングされたもの  
２４・・・フローティングゲイト  
２５・・・絶縁被膜  
２６・・・第２の導電性被膜  
２７・・・コントロールゲイト（選択トランジスタの場合にはゲイト）  
２８、２９・・・不純物領域                                                        
【図１】
2004356660.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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