(57)【要約】【課題】　指令とデータアクセスをプログラマブル制御する構造及び方法の提供。【解決手段】　複数種類のデータ伝送レベルが設けられ、現在のデータ伝送レベルにより外部メモリ装置の指令とデータを取り込む。そのうち、各データ伝送レベルが対応する該外部メモリ装置と快速アクセス装置インタフェース上の連続データ伝送レングスを有する。プロセッサコアの取り込んだデータフォーム或いは該プロセッサコアの指令に対するデコード結果により、現在のデータ伝送レベルを調整する。【選択図】　　　　図３
2004103002.tif 000002
【特許請求の範囲】
【請求項１】
　複数種類のデータ伝送レベルが設けられ、現在のデータ伝送レベルにより命令とデータにアクセスする命令とデータアクセスをプログラマブル制御する構造であって、この構造は、第１モジュール、第２モジュール、及びバーストモードコントローラを具え、
　該第１モジュールはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送出してデータアクセスすることができ、
　該第２モジュールはデータアクセスに供され、各データ伝送レベルは該第２モジュールと第１モジュールのインタフェース上の対応する連続データ伝送レングスを有し、
　該バーストモードコントローラは、第１モジュールがアクセスするデータフォーマット或いは該第１モジュールが指令に対して行なうデコードの結果によりプログラムされて、現在のデータ伝送レベルを調整することを特徴とする、命令とデータアクセスをプログラマブル制御する構造。
【請求項２】
　前記第２モジュールがメモリ装置とされ、前記第１モジュールが、プロセッサコアと快速アクセス装置を具え、該プロセッサコアはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送受或いは受け取ることによりデータアクセスを行ない、該快速アクセス装置は、該第２モジュールからの一部の命令とデータを保存し、プロセッサコアが命令とデータに快速アクセスするための記憶空間とされ、各データ伝送レベルが第２モジュールと該快速アクセス装置のインタフェース上の対応する連続データ伝送レングスを有することを特徴とする、請求項１記載の命令とデータアクセスをプログラマブル制御する構造。
【請求項３】
　前記バーストモードコントローラにプロセッサコアの指令が集中し、該バーストモードコントローラがそのうち少なくとも一種類の指令によりプログラムされることを特徴とする、請求項２記載の命令とデータアクセスをプログラマブル制御する構造。
【請求項４】
　前記命令が、バーストモードコントローラに対する命令コードを保存する命令フィールドと、指定されレベル数字を保存するレベルフィールドと、命令に関係する参考用数値を保存する参考値フィールドを具えたことを特徴とする、請求項３記載の命令とデータアクセスをプログラマブル制御する構造。
【請求項５】
　前記バーストモードコントローラがプロセッサコアからの指令中の一つのフィールドに保存された制御指示によりプログラムされることを特徴とする、請求項２記載の命令とデータアクセスをプログラマブル制御する構造。
【請求項６】
　前記指令がレベル数字を保存するためのレベルフィールドを具え、これによりバーストモードコントローラの現在のデータ伝送レベルが指定されることを特徴とする、請求項５記載の命令とデータアクセスをプログラマブル制御する構造。
【請求項７】
　前記バーストモードコントローラがプロセッサコアの指令中の制御指示によりプログラムされることを特徴とする、請求項２記載の命令とデータアクセスをプログラマブル制御する構造。
【請求項８】
　前記バーストモードコントローラがプロセッサコアの現在アクセスを要するデータのアドレスエリアにより現在のデータ伝送レベルを決定することを特徴とする、請求項２記載の命令とデータアクセスをプログラマブル制御する構造。
【請求項９】
　前記バーストモードコントローラがプロセッサコアの現在アクセスを要するデータが特定値或いは特定判断条件に符合する時に、データ伝送レベルを特定データ伝送レベルに自動的に切り換えることを特徴とする、請求項２記載の命令とデータアクセスをプログラマブル制御する構造。
【請求項１０】
　前記快速アクセス装置がキャッシュモジュールとプレフェッチモジュールで構成され、各データ伝送レベルが、外部メモリ装置と該プレフェッチモジュールインタフェース上の対応する連続データ伝送レングス、及び、該キャッシュモジュールと該プレフェッチモジュールインタフェース上の対応する連続データ伝送レングスを有することを特徴とする、請求項２記載の命令とデータアクセスをプログラマブル制御する構造。
【請求項１１】
　前記第１モジュールと第２モジュールがバスを介してデータ伝送することを特徴とする、請求項１記載の命令とデータアクセスをプログラマブル制御する構造。
【請求項１２】
　複数種類のデータ伝送レベルが設けられ、現在のデータ伝送レベルにより命令とデータにアクセスする命令とデータアクセスをプログラマブル制御する構造であって、この構造は、第１モジュール、第２モジュール、第３モジュール及びバーストモードコントローラを具え、
　該第１モジュールはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送出してデータアクセスすることができ、
　該第２モジュールは第１モジュールの制御を受けてデータアクセスを行ない、
　該第３モジュールは第１モジュールの制御を受けてデータアクセスを行ない、各データ伝送レベルが第２モジュールと第３モジュールのインタフェース上の対応する連続データ伝送レングスを有し、
　該バーストモードコントローラは、第１モジュールがアクセスするデータフォーマット或いは該第１モジュールが指令に対して行なうデコードの結果によりプログラムされて、現在のデータ伝送レベルを調整することを特徴とする、命令とデータアクセスをプログラマブル制御する構造。
【請求項１３】
　前記第１モジュールがＤＭＡメインコントローラとされて第２モジュールと第３モジュールの間のデータ伝送を制御することを特徴とする、請求項１２記載の命令とデータアクセスをプログラマブル制御する構造。
【請求項１４】
　第１モジュールと第２モジュール間のデータと命令の伝送に供される命令とデータアクセスをプログラマブル制御する方法であり、この方法は、
　（Ａ）複数種類のデータ伝送レベルを設定し、第１モジュールに現在のデータ伝送レベルにより第２モジュールの指令とデータにアクセスさせるステップと、
　（Ｂ）該第１モジュールがアクセスするデータフォーマット或いは該第１モジュールの指令に対するデコード結果により、現在のデータ伝送レベルを調整するステップ、
　を具えたことを特徴とする、命令とデータアクセスをプログラマブル制御する方法。
【請求項１５】
　第１モジュールが第２モジュールと第３モジュール間のデータと指令の伝送を制御するのに用いられる命令とデータアクセスをプログラマブル制御する方法であり、この方法は、
　（Ａ）複数種類のデータ伝送レベルを設定し、現在のデータ伝送レベルにより第２モジュールと第３モジュール間のデータと命令の伝送を行なうステップ、
　（Ｂ）該第１モジュールがアクセスするデータフォーマット或いは該第１モジュールの指令に対するデコード結果により、現在のデータ伝送レベルを調整するステップ、
　を具えたことを特徴とする、命令とデータアクセスをプログラマブル制御する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は指令とデータアクセスの構造及び方法に係り、特に、指令とデータアクセスをプログラマブル制御する構造及び方法に関する。
【背景技術】
【０００２】
　現在のコンピュータシステムのプロセッサの構造にあって、プロセッサコアの処理速度が大幅に高まったことにより、メモリのアクセスが性能のネックとなっている。このため、キャッシュ（Ｃａｃｈｅ）構造が重要な改善方法となっている。キャッシュは固定レングスの複数の指令或いはデータレングスを１単位としてメモリに取り込む。この単位はキャッシュラインと称される。このキャッシュラインの大きさはメモリのアクセス単位に関係する。例えば、現在、バースト伝送（Ｂｕｒｓｔ　Ｔｒａｎｓｆｅｒ）の能力を具えた多くのメモリ中、データアクセスを実行する時、一次アドレスを定め各種の関係設定を行なえば、連続して指定されたバーストレングス（Ｂｕｒｓｔ　Ｌｅｎｇｔｈ）のデータ列を送出することができ、これによりデータ伝送の前の設定にかかる初期化遅延（Ｉｎｉｔｉａｌ　Ｄｅｌａｙ）時間を減少できる。このようなメモリ中、キャッシュラインの大きさは一般にバーストレングスの大きさに関係する。
【０００３】
　図１は前述のキャッシュ機能を具えたプロセッサ構造を示す。そのうち、プロセッサが運転する時、必要な指令或いはデータの所属するキャッシュラインがちょうどキャッシュモジュール１１中にある時、プロセッサコア１４はこの指令を快速取得でき、時間遅延はないか或いは時間遅延が極めて短い。しかし、もし必要な指令或いはデータがキャッシュモジュール１１中になければ、キャッシュミス（Ｃａｃｈｅ　Ｍｉｓｓ）が発生し、このときは外部メモリ装置１３より必要なデータを読み込む必要がある。この動作はキャッシュレフィル（Ｃａｃｈｅ　Ｒｅｆｉｌｌ）と称される。全てのキャッシュラインをキャッシュモジュール１１中に読み込む必要があるため、相当に高いシステム遅延が形成されうる。これはキャッシュミスペナルティー（Ｃａｃｈｅ　Ｍｉｓｓ　Ｐｅｎａｌｔｙ）と称される。
【０００４】
　キャッシュミスペナルティーは常に、プロセッサが最初にプログラムコード或いはデータセクションにアクセスした時に連続して出現し、システム性能に厳重な影響を与える。プレフェッチ（Ｐｒｅｆｅｔｃｈｉｎｇ）はこの問題を解決し効率を高めるための重要なテクニックである。図２に示されるように、プレフェッチモジュール１２によりプロセッサコア１４が次に使用が必要となりうるプログラムコードエリア或いはデータエリアを予測し、あらかじめこのエリアをプレフェッチモジュール１２内に読み込む。プロセッサコア１４がキャッシュモジュール１１中より必要な指令或いはデータを取得できずにキャッシュミスが発生すると判断する時、プレフェッチモジュール１２をサーチし、もし必要な指令或いはデータがプレフェッチモジュール１２に取り込まれていれば、プレフェッチモジュール１２中より必要なキャッシュラインをキャッシュモジュール１１内に読み込み、これによりキャッシュミスペナルティー時に必要とされる代償を大幅に減らす。ただし、もし必要な指令或いはデータがプレフェッチモジュール１２にも存在しなければ、プレフェッチミス（Ｐｒｅｆｅｔｃｈ　Ｍｉｓｓ）が発生し、外部メモリ装置１３中より必要なキャッシュラインを取得することが必要となり、これにより相当に高いシステム遅延がもたらされる。これはプレフェッチミスペナルティー（Ｐｒｅｆｅｔｃｈ　Ｍｉｓｓ　Ｐｅｎａｌｔｙ）と称される。
【０００５】
　前述のプレフェッチモジュール１２は計算機組織中にあって、外部メモリ装置１３、キャッシュモジュール１１とプロセッサコア１４の間に介在し、伝統的な構造はいずれも直接キャッシュモジュール１１の構造を援用し、キャッシュラインと同じデータレングスを使用し、さらにダイナミックメモリバースト伝送レングスをデータ伝送単位としている。しかし、プレフェッチモジュール１２とキャッシュモジュール１１及びプロセッサコア１４の間は動態メモリのインタフェースではなく、このためキャッシュラインをデータ伝送単位とする必要はない。キャッシュラインをデータ伝送単位とすると、却ってデータ伝送の遅延がもたらされ、データ伝送が不活発となる。
【０００６】
　具体的に言うと、キャッシュモジュール１１とプレフェッチモジュール１２を具えたプロセッサ構造中、モジュール間には三つの主要なインタフェースがある。第１インタフェース１５は外部インタフェースであり、それは外部メモリ装置１３と接続される。第２インタフェース１６はプレフェッチモジュール１２とキャッシュモジュール１１のインタフェースである。第３インタフェース１７はキャッシュモジュール１１とプロセッサコア１４のインタフェースであり、この第３インタフェース１７はキャッシュモジュール１１中の指令とデータをプロセッサに送るのに供される。伝統的に、第１インタフェース１５及び第２インタフェース１６にはキャッシュラインと同じデータレングスのデータ伝送単位が使用され、第３インタフェース１７のデータアクセスが、もし第１インタフェースと第２インタフェースのアクセスと関係する時も、キャッシュラインのデータレングスのアクセス完成後でなければ、動作できない。しかし、キャッシュラインのデータレングスは必ずしもプレフェッチモジュール１２と外部メモリ装置１３、キャッシュモジュール１１とプロセッサコア１４の間の最良のデータ伝送単位ではない。なぜならキャッシュラインの大きさはキャッシュモジュール１１のメモリ組織構造と非常に関係があり、プロセッサの実行過程にあって、キャッシュラインの大きさが固定されているためである。しかし、プロセッサが実際にプログラムを実行し、指令をキャプチャしデータにアクセスする時、その行為モードは不断に動態改変する。固定されたキャッシュラインのデータレングスをデータ伝送単位とすると、各種の状況に対して最適化が行ないにくく、異なる状況下で不経済な資源浪費を発生しうる。
【０００７】
　例えば、固定キャッシュラインレングスをデータ伝送単位とすると、以下のような不経済な浪費状況が発生しうる。
　１．各インタフェースデータの伝送上、連続する長いデータにアクセスする時、データレングスが現在のキャッシュラインレングスより長いことを知ることができる。しかし、キャッシュラインのデータレングスは固定されているため、比較的長いバーストレングス設定を利用して初期化遅延のレベルを減らすことはできず、このため時間の浪費を形成する。
　２．各インタフェースデータ伝送上、短いデータにアクセスする時、データレングスがキャッシュラインレングスより短いことを知ることができる。しかし、キャッシュラインレングスが固定されているため、キャッシュラインデータレングスを以てデータアクセスする必要があり、ゆえに不必要なデータまでも読み込まねばならなくなり、資源の浪費を形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　本発明の目的は、一種の指令とデータアクセスをプログラマブル制御する構造及び方法を提供することにあり、それは、指令或いはデータフォーマットにより連続伝送モードを制御し、インタフェースのデータ伝送の性能を高めると共に、破棄される不用のデータを伝送する確率を減らす構造及び装置である。
【０００９】
　本発明は指令とデータアクセスをプログラマブル制御する構造を提供し、それは、複数種類のデータ伝送レベルを設定し、現在のデータ伝送のレベルにより指令とデータにアクセスする。この構造は、第１モジュール、第２モジュール及びバーストモードコントローラを具え、該第１モジュールはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送出してデーアクセスを行ない、該第２モジュールは、データアクセスに供され、各前記データ伝送レベルが第２モジュールと第１モジュールのインタフェース上の連続データ伝送レングスに対応し、該バーストモードコントローラは、第１モジュールがアクセスするデータフォーマット或いは該第１モジュールの指令に対するデコード結果によりプログラムされ、現在のデータ伝送レベルを調整する。
【００１０】
　本発明はまた指令とデータアクセスをプログラマブル制御する構造を提供し、それは複数種類のデータ伝送レベルを設定し、現在のデータ伝送レベルにより指令とデータにアクセスし、その構造は、第１モジュール、第２モジュール、第３モジュール及びバーストモードコントローラを具え、該第１モジュールはバースト伝送の能力を具え、指定されたバーストレングスのデータ列によりデータアクセスを行ない、該第２モジュールは、第１モジュールの制御によりデータアクセスに供され、第３モジュールは第１モジュールの制御によりデータアクセスに供され、そのうち、各データ伝送レベルは該第２モジュールと第３モジュールのインタフェース上の連続データ伝送レングスに対応し、該バーストモードコントローラは、データアクセスに供され、各前記データ伝送レベルが第２モジュールと第１モジュールのインタフェース上の連続データ伝送レングスに対応し、該バーストモードコントローラは、第１モジュールがアクセスするデータフォーマット或いは該第１モジュールの指令に対するデコード結果によりプログラムされ、現在のデータ伝送レベルを調整する。
【００１１】
　本発明は指令とデータアクセスをプログラマブル制御する方法を提供し、この方法は、（Ａ）複数種類のデータ伝送レベルを決定して、第１モジュールに現在のデータ伝送レベルにより第２モジュールの指令とデータにアクセスさせるステップと、（Ｂ）該第１モジュールがアクセスするデータフォーマット或いは該第１モジュールの指令に対するデコード結果により、現在のデータ伝送レベルを調整するステップとを具えている。
【００１２】
　本発明はまた、指令とデータアクセスをプログラマブル制御する方法を提供し、この方法は、（Ａ）複数種類のデータ伝送レベルを決定して、現在のデータ伝送レベルにより第２モジュールと第３モジュール間のデータと指令の伝送を行なうステップ、（Ｂ）該第１モジュールがアクセスするデータフォーマット或いは該第１モジュールの指令に対するデコード結果により、現在のデータ伝送レベルを調整するステップとを具えている。
【課題を解決するための手段】
【００１３】
　請求項１の発明は、複数種類のデータ伝送レベルが設けられ、現在のデータ伝送レベルにより命令とデータにアクセスする命令とデータアクセスをプログラマブル制御する構造であって、この構造は、第１モジュール、第２モジュール、及びバーストモードコントローラを具え、
　該第１モジュールはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送出してデータアクセスすることができ、
　該第２モジュールはデータアクセスに供され、各データ伝送レベルは該第２モジュールと第１モジュールのインタフェース上の対応する連続データ伝送レングスを有し、
　該バーストモードコントローラは、第１モジュールがアクセスするデータフォーマット或いは該第１モジュールが指令に対して行なうデコードの結果によりプログラムされて、現在のデータ伝送レベルを調整することを特徴とする、命令とデータアクセスをプログラマブル制御する構造としている。
　請求項２の発明は、前記第２モジュールがメモリ装置とされ、前記第１モジュールが、プロセッサコアと快速アクセス装置を具え、該プロセッサコアはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送受或いは受け取ることによりデータアクセスを行ない、該快速アクセス装置は、該第２モジュールからの一部の命令とデータを保存し、プロセッサコアが命令とデータに快速アクセスするための記憶空間とされ、各データ伝送レベルが第２モジュールと該快速アクセス装置のインタフェース上の対応する連続データ伝送レングスを有することを特徴とする、請求項１記載の命令とデータアクセスをプログラマブル制御する構造としている。
　請求項３の発明は、前記バーストモードコントローラにプロセッサコアの指令が集中し、該バーストモードコントローラがそのうち少なくとも一種類の指令によりプログラムされることを特徴とする、請求項２記載の命令とデータアクセスをプログラマブル制御する構造としている。
　請求項４の発明は、前記命令が、バーストモードコントローラに対する命令コードを保存する命令フィールドと、指定されレベル数字を保存するレベルフィールドと、命令に関係する参考用数値を保存する参考値フィールドを具えたことを特徴とする、請求項３記載の命令とデータアクセスをプログラマブル制御する構造としている。
　請求項５の発明は、前記バーストモードコントローラがプロセッサコアからの指令中の一つのフィールドに保存された制御指示によりプログラムされることを特徴とする、請求項２記載の命令とデータアクセスをプログラマブル制御する構造としている。
　請求項６の発明は、前記指令がレベル数字を保存するためのレベルフィールドを具え、これによりバーストモードコントローラの現在のデータ伝送レベルが指定されることを特徴とする、請求項５記載の命令とデータアクセスをプログラマブル制御する構造としている。
　請求項７の発明は、前記バーストモードコントローラがプロセッサコアの指令中の制御指示によりプログラムされることを特徴とする、請求項２記載の命令とデータアクセスをプログラマブル制御する構造としている。
　請求項８の発明は、前記バーストモードコントローラがプロセッサコアの現在アクセスを要するデータのアドレスエリアにより現在のデータ伝送レベルを決定することを特徴とする、請求項２記載の命令とデータアクセスをプログラマブル制御する構造としている。
　請求項９の発明は、前記バーストモードコントローラがプロセッサコアの現在アクセスを要するデータが特定値或いは特定判断条件に符合する時に、データ伝送レベルを特定データ伝送レベルに自動的に切り換えることを特徴とする、請求項２記載の命令とデータアクセスをプログラマブル制御する構造としている。
　請求項１０の発明は、前記快速アクセス装置がキャッシュモジュールとプレフェッチモジュールで構成され、各データ伝送レベルが、外部メモリ装置と該プレフェッチモジュールインタフェース上の対応する連続データ伝送レングス、及び、該キャッシュモジュールと該プレフェッチモジュールインタフェース上の対応する連続データ伝送レングスを有することを特徴とする、請求項２記載の命令とデータアクセスをプログラマブル制御する構造としている。
　請求項１１の発明は、前記第１モジュールと第２モジュールがバスを介してデータ伝送することを特徴とする、請求項１記載の命令とデータアクセスをプログラマブル制御する構造としている。
　請求項１２の発明は、複数種類のデータ伝送レベルが設けられ、現在のデータ伝送レベルにより命令とデータにアクセスする命令とデータアクセスをプログラマブル制御する構造であって、この構造は、第１モジュール、第２モジュール、第３モジュール及びバーストモードコントローラを具え、
　該第１モジュールはバースト伝送の能力を具え、指定されたバーストレングスのデータ列を連続送出してデータアクセスすることができ、
　該第２モジュールは第１モジュールの制御を受けてデータアクセスを行ない、
　該第３モジュールは第１モジュールの制御を受けてデータアクセスを行ない、各データ伝送レベルが第２モジュールと第３モジュールのインタフェース上の対応する連続データ伝送レングスを有し、
　該バーストモードコントローラは、第１モジュールがアクセスするデータフォーマット或いは該第１モジュールが指令に対して行なうデコードの結果によりプログラムされて、現在のデータ伝送レベルを調整することを特徴とする、命令とデータアクセスをプログラマブル制御する構造としている。
　請求項１３の発明は、前記第１モジュールがＤＭＡメインコントローラとされて第２モジュールと第３モジュールの間のデータ伝送を制御することを特徴とする、請求項１２記載の命令とデータアクセスをプログラマブル制御する構造としている。
　請求項１４の発明は、第１モジュールと第２モジュール間のデータと命令の伝送に供される命令とデータアクセスをプログラマブル制御する方法であり、この方法は、
　（Ａ）複数種類のデータ伝送レベルを設定し、第１モジュールに現在のデータ伝送レベルにより第２モジュールの指令とデータにアクセスさせるステップと、
　（Ｂ）該第１モジュールがアクセスするデータフォーマット或いは該第１モジュールの指令に対するデコード結果により、現在のデータ伝送レベルを調整するステップ、
　を具えたことを特徴とする、命令とデータアクセスをプログラマブル制御する方法としている。
　請求項１５の発明は、第１モジュールが第２モジュールと第３モジュール間のデータと指令の伝送を制御するのに用いられる命令とデータアクセスをプログラマブル制御する方法であり、この方法は、
　（Ａ）複数種類のデータ伝送レベルを設定し、現在のデータ伝送レベルにより第２モジュールと第３モジュール間のデータと命令の伝送を行なうステップ、
　（Ｂ）該第１モジュールがアクセスするデータフォーマット或いは該第１モジュールの指令に対するデコード結果により、現在のデータ伝送レベルを調整するステップ、
　を具えたことを特徴とする、命令とデータアクセスをプログラマブル制御する方法。
【発明の効果】
【００１４】
　本発明は指令或いはデータフォーマットにより連続伝送モードを制御し、システム運転時に、実際のシステムの運転の状況により、動態でデータ伝送のモードを調整できる。ゆえにインタフェースのデータ伝送の性能を高めることができ、また、不用なデータを伝送して破棄する確率を減らすことができる。本発明の構造は新規であり、産業上の利用価値を有し、且つ確実に機能を増し、特許の要件を具備している。
【発明を実施するための最良の形態】
【００１５】
　図３は本発明の指令とデータアクセスをプログラマブル制御する構造を示す。それはコンピュータシステム中の第１モジュール１０と第２モジュール２０の間にあって、バーストモードコントローラ３３でデータの伝送を行なう。該第１モジュール１０はプロセッサ、デジタル信号プロセッサ、ＤＭＡメインコントロール装置、バスメインコントローラ、特殊化された演算モジュール、或いはその他のオーディオビデオ処理モジュールとされうる。該第２モジュール２０はメモリ、ＤＭＡ従属装置、バス従属装置、ＨＤ／ＣＤ／ＤＶＤ装置、或いはネットワーク設備とされうる。本実施例では、該第１モジュール１０はプロセッサとされ、それはプロセッサコア３１と快速アクセス装置３２を具え、該第２モジュール２０は外部メモリ装置３４、例えばＤＲＡＭとされる。該快速アクセス装置３２は外部メモリ装置３４からの一部データを保存し、プロセッサコア３１がデータに快速アクセスできるようにする記憶空間を提供し、該快速アクセス装置３２はキャッシュモジュール、或いはテンポラリーメモリとされうる。本実施例では、該快速アクセス装置３２はキャッシュモジュール３２１とプレフェッチモジュール３２２で構成され、該プロセッサコア３１はバースト伝送の能力を具え、連続して指定されたバーストレングスのデータ列を送出してデータアクセスを行なうことができる。
【００１６】
　該バーストモードコントローラ３３はデータフォーマット或いは該プロセッサコア３１の指令に対するデコード結果により連続伝送モードを制御し、これによりシステム運転時に、実際のシステム運転の状況により、動態で該プレフェッチモジュール３２２と外部メモリ装置３４のインタフェースのアクセスの伝送モード、及び、プレフェッチモジュール３２２とキャッシュモジュール３２１インタフェースのアクセスのデータ量を調整し、これにより指令とデータアクセスの性能を最適化する。本発明の構造中、複数のデータ伝送レベルが設けられ、各データ伝送レベルは外部メモリ装置３４とプレフェッチモジュール３２２のインタフェース或いはキャッシュモジュール３２１とプレフェッチモジュール３２２のインタフェース上の連続データ伝送レングスに対応する。例えば、データ伝送レベル０〜Ｎはそれぞれ連続データ伝送レングス２0 〜２N 単位レングス（Ｌｅｎｇｔｈ）に対応する。
【００１７】
　説明に便利であるように、該外部メモリ装置３４インタフェース上の伝送のモードに０、１、２、３、及び４の５種類のレベルを設け、この５個のレベルはそれぞれ１、２、４、８、及び１６の５種類の連続伝送レングスを代表するものとする。比較的高いレベルは連続伝送数が比較的多い伝送モードである。五種類のレベルの伝送モードは図４に示される。図示されるように、連続伝送数が比較的多い伝送モードで同じ数の指令或いはデータを伝送する時、初期化遅延の回数を減少することができ、これにより同じ時間内で比較的多くのデータを伝送できる。しかしもし比較的少ない数の指令或いはデータだけを必要とする場合は、その他の部分は余分に伝送されるデータとなる。これから分かるように比較的高いレベルは長列の同質性のデータ演算、例えばデジタル信号処理、データサーチ、データ移送、画像処理等に適合し、比較的低いレベルは散らばった不規則なデータ或いは大量スキップ指令を有するプログラムコードのアクセスに適合する。
【００１８】
　図３に示されるように、バーストモードコントローラ３３は指令或いはデータに組み込まれた情報によりプログラムされ、データ伝送レベルを切り換える。そのうち、指令に組み込まれた情報によりバーストモードコントローラ３３がプログラムされる時は特殊な指令設定、指令フィールドのなかに内蔵された情報、或いはある指令コード（ＯＰ　ｃｏｄｅ）の組合せ中にこの情報が含まれる。プロセッサコア３１がこの情報を解釈する時、このバーストモードコントローラ３３に通知して伝送モードのプログラムを行なわせ、例えばある一つのレベルに固定するか、或いはレベルの昇降等を行なう。
【００１９】
　指令に組み込まれた情報により該バーストモードコントローラ３３のプログラムは実施上、以下の三種類の方式により達成される。
　（１）図５に示されるように、該プロセッサコア３１の指令が一種類或いは一種類以上の指令に集中するよう特別に指定し、情報を該バーストモードコントローラ３３に伝送させる。図５において、この指令の指令コード（ＯＰ　ｃｏｄｅ）の記憶補助コードはＢＭＣとされ、プロセッサコア３１のデコードによりＯＰ　ｃｏｄｅ＝ＢＭＣと分かった時は、この指令が伝送モード制御指令であることを代表する。それは三つのフィールドを有する。即ち、指令（Ｃｏｍｍａｎｄ）フィールドがバーストモードコントローラ３３の指令コードを保存し、レベル（Ｌｅｖｅｌ）フィールドが指定されたレベル数字を保存し、参考値（Ｒｅｆｅｒｅｎｃｅ　Ｖａｌｕｅ）フィールドが指令に関係する参考用数値を保存する。例えば、Ｌｅｖｅｌ＝３、Ｃｏｍｍａｎｄ＝ａｕｔｏ　ｌｅｖｅｌ　ｒｅｔｕｒｎ、Ｒｅｆｅｒｅｎｃｅ　Ｖａｌｕｅ＝１６であれば、このバーストモードコントローラ３３がデータ伝送レベルをＬｅｖｅｌ＝３に切り換え、その後、１６個のバーストモードレングスを伝送した後、もとのレベルに戻るようプログラムされたことを表示する。
　（２）該プロセッサコア３１の全体指令フィールド中、特にあるフィールドを特に指定し、バーストモードコントローラ３３の制御指示を保存する。図６に示されるように、一つのレベル（Ｌｅｖｅｌ）フィールドに指定されたレベル数字を保存して、バーストモードコントローラ３３の現在適用するレベルを指定する。
　（３）プロセッサコア３１の指令コード（ＯＰ　ｃｏｄｅ）の制定時に、アクセスと関係する指令に対して、それにバーストモードコントローラ３３の制御指示を含有させる。図７中のＬＯＡＤ指令は全部でＬＤ０〜ＬＤ４の５種類の指令コード（ＯＰ　ｃｏｄｅ）形式を有し、異なるＯＰ　ｃｏｄｅは異なる伝送モード制御モジュールレベル指定を代表する。
【００２０】
　データに組み込まれた情報により該バーストモードコントローラ３３をプログラムする時には、アクセスデータ中の情報を検出することにより、該バーストモードコントローラ３３に伝送モードのプログラムを行なうよう通知し、ある一つのレベルに固定させるか、或いはレベルを昇降させる。
【００２１】
　データに組み込まれた情報による該バーストモードコントローラ３３のプログラムは実施上、以下の二種類の方式により達成される。
　（１）アドレス判断式：　あらかじめ異なるアドレスセクションを定義し、並びに一つのレベルに一つのアドレスセクションを指定し、実際のデータアクセス時に、現在アクセスを要するデータのアドレスセクションにより、バーストモードコントローラ３３の異なるレベルへの進入を決定する。例えば、あるプログラムが比較的長い画像データの処理を必要とする時、この部分のアドレスを０×４０００〜０×４ＦＦＦに置く。このほか、さらにばらばらの動態直列データを放置する一つのメモリ空間を必要とし、直列エレメントは四つのバイトで、この部分のアドレスを０×０２００〜０×０２ＦＦに置く。このとき、該バーストモードコントローラ３３中にあって、あらかじめ設定したアドレス０×４０００〜０×４ＦＦＦはＬｅｖｅｌ＝４のエリアとされる。０×０２００〜０×０２ＦＦはＬｅｖｅｌ＝２のエリアである。画像データにアクセスして処理を行なう必要がある時、バーストモードコントローラ３３がデータアクセスのアドレスがＬｅｖｅｌ＝４のエリアにあることを検出すれば、自動的にレベルをこのレベルに下げ、使用の必要のないデータを取り込むのを防止する。
　（２）データ判断式：　データ内容が特定値或いは特定判断条件に符合する時、自動的にあるレベルに切り換えるよう設定する。例えば、もしある長いデータを処理する必要がある時、このデータの末尾を０×ＦＦＦＦとする。即ちこの長いデータを処理する前に、先にバーストモードコントローラ３３を低レベルより高レベルに進入するようプログラムし、その後、データ内容が０×ＦＦＦＦであることを検出する時、もとのアクセスの低レベルに回復する。また、長いデータを処理する時、すでにこの長いデータ中の各バイトの値がいずれもパリティーチェックの偶数パリティー処理されたと確定した時、このようなシステムにおいて、バイト内容が非偶数パリティ−であることを検出すれば、即ちエラー状況となし、この長いデータの処理を終了して、エラー処理プログラムに進入する必要がある。これにより、長いデータを処理する前に、バーストモードコントローラ３３をハイレベル状態に進入するようプログラムし、並びに検査規則を偶数パリティーに設定し、データアクセスの過程中に、データバイトが偶数パリティーに符合しないことを検出した時は、自動的にレベルを下げ、これにより長いデータの処理を終了し、比較的短いレベルでエラー処理プログラムを実行する。
【００２２】
　このほか、実行過程で、もし混合式のデータがあり、且つデータに対する検査規則が設けられていれば、上述の二種類の方式を混合して判断を行なう。例えば、プログラムがある長いデータを処理し、データアドレスが０×４０００〜０×４ＦＦＦにあり、且つ偶数パリティーチェックを行なう必要がある時、バーストモードコントローラ３３をプログラムし、データアドレスがこの範囲より逸脱するか、或いは偶数パリティーチェックが不合格の時、自動的にレベルダウンする。
【００２３】
　また、上述の判断方式はスレショルド値と組み合わせることで、不必要なレベル切り換えを防止することができる。即ち、上述の判断を行なう時、もし検査規則に違反する時は、一つの範囲内のスレショルド値で判断を行なう。この回数があるしきい値判断を超過する時、レベルの切り換えを行なう。
【００２４】
　前述の本発明の実施例は第１モジュール１０（プロセッサ）でバーストモードコントローラ３３をプログラムして第１モジュール１０と第２モジュール２０（メモリ装置）の間のデータ伝送を制御するが、実際の応用上は、第１モジュール１０がバーストモードコントローラ３３をプログラムすることによりコンピュータシステム中の任意の二つのモジュール間のデータ伝送を制御することもでき、図８に示される実施例では、第１モジュール１０がバーストモードコントローラ３３をプログラムすることで第２モジュール２０と第３モジュール３０の間のデータ伝送を制御し、この第１モジュール１０はＤＭＡコントローラとされ、第２モジュール２０はメモリ装置とされ、第３モジュール３０は外部メモリ装置或いはＩ／Ｏ設備とされる。図９に示される実施例では、第１モジュール１０がバーストモードコントローラ３３をプログラムすることにより第１モジュール１０と第２モジュール２０間、及び第２モジュール２０と第３モジュール３０間のデータ伝送を制御する。制御のモジュールがなんであれ、該バーストモードコントローラ３３の制御及びデータ伝送の方式は第１実施例と同じであるため、重複した説明は行なわない。
【００２５】
　前述の本発明の実施例はバーストモードコントローラ３３をプログラムすることにより二つのモジュール間の１対１のチャネルのデータ伝送を制御する実施例である。しかし、このバーストモードコントローラ３３はまた、バス上のデータ伝送の制御にも運用でき、図１０では、バス６１上にプロセッサ、メモリ、Ｉ／Ｏ装置、ＤＭＡコントローラ及びバスブリッジ等のモジュールが接続され、先の実施例と同様に、この適応性バーストモードコントローラ３３が任意の二つのモジュールを制御でき、これにより、バス６１を透過してデータ伝送を行なう。
【００２６】
　以上の説明から分かるように、本発明は指令或いはデータフォーマットにより連続伝送モードを制御し、システム運転時に、実際のシステムの運転の状況により、動態でデータ伝送のモードを調整できる。ゆえにインタフェースのデータ伝送の性能を高めることができ、また、不用なデータを伝送して破棄する確率を減らすことができる。
【００２７】
　総合すると、本発明はその目的、手段、機能のいずれにおいても周知の技術の特徴とは異なっており、極めて実用価値を有する発明である。なお、本発明に基づきなしうる細部の修飾或いは改変は、いずれも本発明の請求範囲に属するものとする。
【図面の簡単な説明】
【００２８】
【図１】キャッシュ機能を具えた周知のプロセッサ構造表示図である。
【図２】キャッシュとプレフェッチ機能を具えた周知のプロセッサ構造表示図である。
【図３】本発明の実施例の指令とデータアクセスをプログラマブル制御する構造の表示図である。
【図４】本発明のデータ伝送レベルのアクセスタイミング図である。
【図５】本発明のプログラマブルバーストモードコントローラの第１種の指令フォーマット表示図である。
【図６】本発明のプログラマブルバーストモードコントローラの第２種の指令フォーマット表示図である。
【図７】本発明のプログラマブルバーストモードコントローラの第３種の指令フォーマット表示図である。
【図８】本発明の第２実施例の指令とデータアクセスをプログラマブル制御する構造の表示図である。
【図９】本発明の第３実施例の指令とデータアクセスをプログラマブル制御する構造の表示図である。
【図１０】本発明の第４実施例の指令とデータアクセスをプログラマブル制御する構造の表示図である。
【符号の説明】
【００２９】
１０　第１モジュール
１１、３２１　キャッシュモジュール
１２、３２２　プレフェッチモジュール
１３、３４　メモリ装置
１４、３１　プロセッサコア
１５、１６、１７　インタフェース
２０　第２モジュール
３０　第３モジュール
３２　快速アクセス装置
３３　バーストモードコントローラ
６１　バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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