【手続補正書】
【提出日】平成24年5月31日(2012.5.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
３次元半導体デバイスを製造する方法であって、
複数のデバイスレベルのうちの第１のデバイスレベル中に第１のビット線層を形成するために少なくとも２つのビット線マスクのうちの第１のビット線マスクを使用するステップであって、前記第１のビット線層は複数の第１のビット線を含むステップと、
複数のデバイスレベルのうちの第２のデバイスレベル中に第２のビット線層を形成するために前記第１のビット線マスクを使用するステップであって、前記第２のビット線層は複数の第２のビット線を含み、複数の第１のビット線および複数の第２のビット線はビット線接続レベルへの異なる電気的接続を有するステップと、
複数のデバイスレベル中に複数のビット線層を形成するために少なくとも２つのビット線マスクを使用するステップであって、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続レベルへの異なる電気的接続を有するステップと、
第１のデバイスレベル中に第１のデバイス層を形成するために第１のデバイスマスクセットを使用するステップであって、前記第１のデバイス層は複数の第１のデバイスを含み、複数の第１のデバイスは複数の第１のビット線に電気的に接続されるステップと、
第２のデバイスレベル中に第２のデバイス層を形成するために前記第１のデバイスマスクセットを使用するステップであって、前記第２のデバイス層は複数の第２のデバイスを含み、複数の第２のデバイスは複数の第２のビット線に電気的に接続され、前記第１のデバイスマスクセットは少なくとも１つのデバイスマスクを含むステップと、
第１のワード線層を形成するために第１のワード線マスクを使用するステップであって、前記第１のワード線層は複数の第１のワード線を含み、複数の第１のワード線は第１のデバイスレベルおよび第２のデバイスレベルによって共有されるステップと、を含み、
複数の第１のデバイスおよび第２のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも１つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含む方法。
【請求項２】
請求項１記載の方法において、
複数のデバイスレベルの間に複数のビア層を形成するために第１のビアマスクを使用するステップをさらに含み、複数のビア層は複数のビアを含み、複数のビアはビット線接続レベルへの異なる電気的接続の一部である方法。
【請求項３】
請求項２記載の方法において、
３つの異なるデバイスレベル上に複数のビット線を形成するために前記第１のビット線マスクを使用するステップと、
２つの異なるデバイスレベル上に複数のビット線を形成するために第２のビット線マスクを使用するステップと、
２つの異なるデバイスレベル上に複数のビット線を形成するために第３のビット線マスクを使用するステップと、
１つのデバイスレベル上に複数のビット線を形成するために第４のビット線マスクを使用するステップと、
４つの異なるワード線層上に複数のワード線を形成するために前記第１のワード線マスクを使用するステップと、
８つの異なるデバイスレベル上に複数のデバイスを形成するために前記第１のデバイスマスクセットを使用するステップと、
４つの異なるビア層を形成するために前記第１のビアマスクを使用するステップと、を含み、
８つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続レベルへの異なる電気的接続を有する方法。
【請求項４】
請求項２記載の方法において、
複数の電気的ストラップを形成するために第１のストラップマスクを使用するステップをさらに含み、複数の電気的ストラップはビット線接続レベルへの異なる電気的接続の一部である方法。
【請求項５】
請求項４記載の方法において、
３つの異なるデバイスレベル上に複数のビット線を形成するために前記第１のビット線マスクを使用するステップと、
３つの異なるデバイスレベル上に複数のビット線を形成するために第２のビット線マスクを使用するステップと、
２つの異なるデバイスレベル上に複数のビット線を形成するために第３のビット線マスクを使用するステップと、
４つの異なるワード線層上に複数のワード線を形成するために前記第１のワード線マスクを使用するステップと、
８つの異なるデバイスレベル上に複数のデバイスを形成するために前記第１のデバイスマスクセットを使用するステップと、
４つの異なるビア層を形成するために前記第１のビアマスクを使用するステップと、
複数の電気的ストラップを形成するために前記第１のストラップマスクを使用するステップと、を含み、
８つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続レベルへの異なる電気的接続を有する方法。
【請求項６】
請求項４記載の方法において、
３つの異なるデバイスレベル上に複数のビット線を形成するために前記第１のビット線マスクを使用するステップと、
２つの異なるデバイスレベル上に複数のビット線を形成するために第２のビット線マスクを使用するステップと、
２つの異なるデバイスレベル上に複数のビット線を形成するために第３のビット線マスクを使用するステップと、
１つのデバイスレベル上に複数のビット線を形成するために第４のビット線マスクを使用するステップと、
４つの異なるワード線層上に複数のワード線を形成するために前記第１のワード線マスクを使用するステップと、
８つの異なるデバイスレベル上に複数のデバイスを形成するために前記第１のデバイスマスクセットを使用するステップと、
４つの異なるビア層を形成するために前記第１のビアマスクを使用するステップと、
複数の電気的ストラップを形成するために前記第１のストラップマスクを使用するステップと、を含み、
８つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続レベルへの異なる電気的接続を有する方法。
【請求項７】
３次元半導体デバイスであって、
複数のデバイスレベルのうちの第１のデバイスレベル中に存する複数のビット線層のうちの第１のビット線層であって、前記第１のビット線層は第１のビット線パターンを有するとともに、複数の第１のビット線を含む、第１のビット線層と、
複数のデバイスレベルのうちの第２のデバイスレベル中に存する複数のビット線層のうちの第２のビット線層であって、前記第２のビット線層は前記第１のビット線パターンを有るとともに、複数の第２のビット線を含み、複数の第１のビット線および複数の第２のビット線はビット線接続レベルへの異なる電気的接続を有する、第２のビット線層と、
複数のデバイスレベル中に存する複数のビット線層であって、複数のビット線層のうちの少なくとも２つはビット線パターンを共有し、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続レベルへの異なる電気的接続を有する、複数のビット線層と、
第１のデバイスレベル中に存する第１のデバイス層であって、前記第１のデバイス層は第１のデバイスパターンを有するとともに、複数の第１のデバイスを含み、複数の第１のデバイスは複数の第１のビット線に電気的に接続される、第１のデバイス層と、
第２のデバイスレベル中に存する第２のデバイス層であって、第２のデバイス層は前記第１のデバイスパターンを有するとともに、複数の第２のデバイスを含み、複数の第２のデバイスは複数の第２のビット線に電気的に接続され、前記第１のデバイスパターンは少なくとも１つのデバイスマスクを用いて作られる、第２のデバイス層と、
第１のワード線層であって、前記第１のワード線層は第１のワード線パターンを有するとともに、複数の第１のワード線を含み、複数の第１のワード線は第１のデバイスレベルおよび第２のデバイスレベルによって共有される、第１のワード線層と、を備え、
複数の第１のデバイスおよび第２のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも１つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含む３次元半導体デバイス。
【請求項８】
請求項７記載の３次元半導体デバイスにおいて、
複数のデバイスレベルの間の複数のビア層をさらに備え、複数のビア層は第１のビアパターンを有するとともに、複数のビアを含み、複数のビアはビット線接続レベルへの異なる電気的接続の一部である３次元半導体デバイス。
【請求項９】
請求項８記載の３次元半導体デバイスにおいて、
前記３次元半導体デバイスは、
第１のビット線パターンを共有する、３つの異なるデバイスレベル上の第１の３つのビット線層と、
第２のビット線パターンを共有する、２つの異なるデバイスレベル上の第１の２つのビット線層と、
第３のビット線パターンを共有する、２つの異なるデバイスレベル上の第２の２つのビット線層と、
第４のビット線パターンを有する、第８のビット線層と、
ワード線パターンを共有する、４つのワード線層と、
デバイス層パターンを共有する、８つのデバイス層と、
ビア層パターンを共有する、４つのビア層と、を含む８つのデバイスレベルを備え、
８つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続レベルへの異なる電気的接続を有する３次元半導体デバイス。
【請求項１０】
請求項８記載の３次元半導体デバイスにおいて、
ビット線接続レベルへの異なる電気的接続の一部である複数の電気的ストラップをさらに備える３次元半導体デバイス。
【請求項１１】
請求項１０記載の３次元半導体デバイスにおいて、
前記３次元半導体デバイスは、
第１のビット線パターンを共有する、３つの異なるデバイスレベル上の第１の３つのビット線層と、
第２のビット線パターンを共有する、３つの異なるデバイスレベル上の第２の３つのビット線層と、
第３のビット線パターンを共有する、２つの異なるデバイスレベル上の第１の２つのビット線層と、
ワード線パターンを共有する、４つのワード線層と、
デバイス層パターンを共有する、８つのデバイス層と、
ビア層パターンを共有する、４つのビア層と、
電気的ストラップ層であって、前記電気的ストラップ層は複数の電気的ストラップを含むとともに、ビット線接続レベルへの電気的接続のうちの少なくとも幾つかの一部である、電気的ストラップ層と、を含む８つのデバイスレベルを備え、
８つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続レベルへの異なる電気的接続を有する３次元半導体デバイス。
【請求項１２】
請求項１０記載の３次元半導体デバイスにおいて、
前記３次元半導体デバイスは、
第１のビット線パターンを共有する、３つの異なるデバイスレベル上の第１の３つのビット線層と、
第２のビット線パターンを共有する、２つの異なるデバイスレベル上の第１の２つのビット線層と、
第３のビット線パターンを共有する、２つの異なるデバイスレベル上の第２の２つのビット線層と、
第４のビット線パターンを有する、第８のビット線層と、
ワード線パターンを共有する、４つのワード線層と、
デバイス層パターンを共有する、８つのデバイス層と、
ビア層パターンを共有する、４つのビア層と、
電気的ストラップ層であって、前記電気的ストラップ層は複数の電気的ストラップを含むとともに、ビット線接続レベルへの電気的接続のうちの少なくとも幾つかの一部である、電気的ストラップ層と、を含む８つのデバイスレベルを備え、
８つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続レベルへの異なる電気的接続を有する３次元半導体デバイス。