(57)【要約】【課題】Ｈｉｇｈ−ｋ膜をエッチングする際のプロセスマージンを大きくして、安定的に半導体装置を製造できる方法を提供する。【解決手段】シリコン基板１０１の上にＳｉＯ２膜１０２を介して形成された高誘電率絶縁膜１０３をドライエッチングする。この際、ドライエッチングによって高誘電率絶縁膜１０３に形成されたダメージ層１０４のみを残して、高誘電率絶縁膜１０３を除去する。次に、ダメージ層１０４をウェットエッチングによって除去する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上にシリコンを含む酸化膜を介して形成された高誘電率絶縁膜をエッチングする半導体装置の製造方法において、
前記高誘電率絶縁膜をドライエッチングし、前記ドライエッチングによって前記高誘電率絶縁膜に形成されたダメージ層のみを残して前記高誘電率絶縁膜を除去する工程と、
前記ダメージ層をウェットエッチングによって除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記高誘電率絶縁膜は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３およびＡｌ２Ｏ３よりなる群から選ばれる少なくとも１種の材料からなる膜である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記高誘電率絶縁膜は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３およびＡｌ２Ｏ３よりなる群から選ばれる少なくとも１種の材料にＳｉＯ２を混合した材料からなる膜である請求項１に記載の半導体装置の製造方法。
【請求項４】
前記高誘電率絶縁膜がさらに窒素を含む請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記ドライエッチングは、ＢＣｌ３、Ｃｌ２、ＨＢｒ、ＣＦ４、Ｏ２、Ａｒ、Ｎ２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行われる請求項１〜４のいずれか１に記載の半導体装置の製造方法。
【請求項６】
前記ウェットエッチングは、ＨＦおよびＮＨ４ＦＯＨの少なくとも一方を用いて行われる請求項１〜５のいずれか１に記載の半導体装置の製造方法。
【請求項７】
前記シリコンを含む酸化膜は、シリコン酸化膜、シリコン酸窒化膜およびシリケート膜よりなる群から選ばれるいずれか１の膜である請求項１〜６のいずれか１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳細には、高誘電率の絶縁膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置では高集積化に対応するためのトランジスタ等の素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
【０００３】
ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜（ＳｉＯ２膜）が用いられてきた。一方、ゲート電極の微細化に伴いゲート絶縁膜の薄膜化が進むと、キャリア（電子および正孔）がゲート絶縁膜を直接トンネリングすることによって生じるトンネル電流、すなわちゲートリーク電流が増大するようになる。例えば、１３０ｎｍノードのデバイスで要求されるゲート絶縁膜の膜厚はＳｉＯ２膜で２ｎｍ程度であるが、この領域はトンネル電流が流れ始める領域である。したがって、ゲート絶縁膜としてＳｉＯ２膜を用いた場合には、ゲートリーク電流を抑制することができずに消費電力の増大を招くことになる。
【０００４】
そこで、ＳｉＯ２膜に代えて、より誘電率の高い材料をゲート絶縁膜として使用する研究が行われている。高誘電率の絶縁膜（以下、Ｈｉｇｈ−ｋ膜という。）としては、従来、ＴｉＯ２膜やＴａ２Ｏ５膜などが検討されてきたが、最近では、Ａｌ２Ｏ３膜、ＨｆＯ２膜、ＨｆＡｌＯｘ膜およびＨｆＳｉＯｘ膜などがシリコン上での安定性に優れていることから注目されている。
【０００５】
【発明が解決しようとする課題】
図３は、ゲート絶縁膜としてＨｉｇｈ−ｋ膜を用いた場合の従来法による電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の製造工程を示す断面図である。
【０００６】
シリコン基板３０１上に公知の方法を用いて素子分離領域３０２，３０３を形成した後、熱酸化法によってＳｉＯ２膜３０４を形成する。次に、Ｈｉｇｈ−ｋ膜３０５、ゲート電極としての多結晶シリコン膜３０６およびマスク材としてのＳｉＯ２膜３０７を順に成長させる。その後、ゲート電極の寸法均一性向上を目的として反射防止膜３０８を形成してから、フォトリソグラフィ法を用いてレジストパターン３０９を形成する（図３（ａ））。
【０００７】
次に、レジストパターン３０９をマスクとして反射防止膜３０８、ＳｉＯ２膜３０７をドライエッチングし、ＳｉＯ２膜パターン３１０を形成する（図３（ｂ））。
【０００８】
次に、ＳｉＯ２膜パターン３１０をマスクとして多結晶シリコン膜３０６をドライエッチングし、多結晶シリコン膜パターン３１１を形成する（図３（ｃ））。
【０００９】
最後に、Ｈｉｇｈ−ｋ膜３０５をエッチングすることによってゲート電極が完成するが、この際に次のような問題があった。
【００１０】
半導体装置の製造工程では、エッチングレートや被加工膜の膜厚のばらつきなどに起因するエッチング残渣の発生を防止するために、一般にオーバーエッチングをすることが行われる。Ｈｉｇｈ−ｋ膜の場合、その膜厚の最も大きい部分がエッチングされたときがジャストエッチングの状態であるとすると、これ以降はオーバーエッチングとなる。オーバーエッチング工程では、下地のＳｉＯ２膜がエッチングされる。そして、ＳｉＯ２膜の最も膜厚の小さい部分がエッチングによって消失するまでの時間がプロセスマージンとして考えられる。
【００１１】
実際には、どのタイミングでジャストエッチングとなるのかを具体的に把握することは困難である。そこで、予想されるエッチングレートや被加工膜の膜厚などのばらつきに、所定の係数を掛けて得られた値に相当する時間の分だけオーバーエッチングされる。
【００１２】
しかしながら、Ｈｉｇｈ−ｋ膜の場合には、成膜技術やエッチング技術などの周辺技術が成熟していないことから、予想されるばらつきが大きくなるとともに、上記の係数の値も大きく設定する必要がある。このため、計算によって求められるオーバーエッチングの時間が、プロセスマージンを容易に超えてしまうという問題があった。プロセスマージンを超えてエッチングが行われると、ＳｉＯ２膜の下地のシリコン基板までエッチングされてしまう。このため、図３（ｄ）に示す構造のようになり、所望のエクステンション領域およびソース・ドレイン領域の形成が阻害される。
【００１３】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、Ｈｉｇｈ−ｋ膜をエッチングする際のプロセスマージンを大きくして、安定的に半導体装置を製造できる方法を提供することにある。
【００１４】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【００１５】
【課題を解決するための手段】
本発明は、半導体基板上にシリコンを含む酸化膜を介して形成された高誘電率絶縁膜をエッチングする半導体装置の製造方法において、高誘電率絶縁膜をドライエッチングし、このドライエッチングによって高誘電率絶縁膜に形成されたダメージ層のみを残して高誘電率絶縁膜を除去する工程と、ダメージ層をウェットエッチングによって除去する工程とを有することを特徴とするものである。
【００１６】
本発明において、高誘電率絶縁膜は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３およびＡｌ２Ｏ３よりなる群から選ばれる少なくとも１種の材料からなる膜とすることができる。また、高誘電率絶縁膜は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３およびＡｌ２Ｏ３よりなる群から選ばれる少なくとも１種の材料にＳｉＯ２を混合した材料からなる膜とすることもできる。また、高誘電率絶縁膜は、これらの材料にさらに窒素を含む材料からなる膜とすることもできる。
【００１７】
本発明において、ドライエッチングは、ＢＣｌ３、Ｃｌ２、ＨＢｒ、ＣＦ４、Ｏ２、Ａｒ、Ｎ２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行うことができる。
【００１８】
本発明において、ウェットエッチングは、ＨＦおよびＮＨ４ＦＯＨの少なくとも一方を用いて行うことができる。
【００１９】
本発明において、シリコンを含む酸化膜は、シリコン酸化膜、シリコン酸窒化膜およびシリケート膜よりなる群から選ばれるいずれか１の膜とすることができる。
【００２０】
【発明の実施の形態】
本発明者は、鋭意研究を行った結果、Ｈｉｇｈ−ｋ膜についてその膜厚方向の一部にドライエッチングを行うと、残りのＨｉｇｈ−ｋ膜には、ウェットエッチングによって除去可能なダメージ層が形成されることを見出した。このダメージ層は、ドライエッチングの際のプラズマダメージやエッチング種の打ち込みなどによりＨｉｇｈ−ｋ膜が変質して形成されたものと考えられる。
【００２１】
そこで、本発明者は、Ｈｉｇｈ−ｋ膜をドライエッチングした後、形成されたダメージ層をウェットエッチングすることによって、エッチングマージンを大きくすることができると考え、本発明に至った。
【００２２】
ダメージ層は、Ｈｉｇｈ−ｋ膜の表面から所定深さの領域に渡って形成される。そして、ダメージ層の膜厚は、ドライエッチングの条件に依存して変化する。表１は、ドライエッチングの条件を変えてダメージ層の膜厚を測定した結果の一例である。試料Ａ〜Ｄは、シリコン基板上にＳｉＯ２膜を介してＨｆＯ２膜を形成したものに、それぞれ表に示す条件にしたがって２分間ドライエッチングを行った後、１％の希フッ酸溶液（温度２５℃）に２分間浸漬するウェットエッチングを行うことによって作製した試料である。これらの試料について、ウェットエッチングの前後で膜厚を測定し、その差をダメージ層の膜厚として求めた。
【００２３】
【表１】
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【００２４】
表１より、試料Ａ〜Ｄのいずれにおいてもダメージ層が形成されるが、その膜厚はドライエッチングの条件によって異なることが分かる。また、表１の例によれば、ダメージ層は０．４ｎｍ〜０．７ｎｍと比較的大きい膜厚で形成される。このことは、後述するように、エッチングマージンを大きくするのに効果的である。
【００２５】
本発明によるＨｉｇｈ−ｋ膜のエッチング工程を、図１（ａ）〜（ｄ）を用いて説明する。図１（ａ）において、シリコン基板１０１上には、ＳｉＯ２膜１０２を介してＨｉｇｈ−ｋ膜１０３が形成されている。そして、Ｈｉｇｈ−ｋ膜１０３に対して所定深さまでドライエッチングを行うと、残ったＨｉｇｈ−ｋ膜１０３の表面にはダメージ層１０４が形成される（図１（ｂ））。例えば、表１の試料Ｃの条件でドライエッチングを行った場合、０．７ｎｍの膜厚でダメージ層が形成される。
【００２６】
そこで、本発明においては、ダメージ層１０４のみが残るようにしてＨｉｇｈ−ｋ膜１０３をエッチングする。例えば、表１の試料Ｃの条件の場合には、Ｈｉｇｈ−ｋ膜を０．７ｎｍ残してドライエッチングする。このようにすることによって、図１（ｃ）に示す構造が得られる。次に、残ったダメージ層１０４をウェットエッチングする。これにより、Ｈｉｇｈ−ｋ膜１０３を全て除去して、図１（ｄ）の構造とすることができる。
【００２７】
ここで、ドライエッチング後に残るＨｉｇｈ−ｋ膜の膜厚は、形成されるダメージ層の膜厚以下であればよい。例えば、試料Ｃの条件の場合には、０．７ｎｍより小さい膜厚であってもよい。一方、Ｈｉｇｈ−ｋ膜がダメージ層の膜厚を超えて残存することは好ましくない。例えば、試料Ｃの条件の場合に、０．７ｎｍよりも大きい膜厚でＨｉｇｈ−ｋ膜が残ると、ダメージ層の下にさらにダメージを受けていないＨｉｇｈ−ｋ膜が存在してしまう。このため、ウェットエッチング後にもＨｉｇｈ−ｋ膜が残存することとなって、本発明の効果は得られなくなる。
【００２８】
以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。
【００２９】
実施の形態１
図２は、本実施の形態による半導体装置の製造工程を示す断面図である。まず、半導体基板としてのシリコン基板２０１の上に、公知の方法を用いて素子分離領域２０２，２０３を形成する。
【００３０】
次に、素子分離領域２０２と素子分離領域２０３によって挟まれた領域に、シリコンを含む酸化膜としてＳｉＯ２膜２０４を形成する。ＳｉＯ２膜２０４の膜厚は、例えば１ｎｍ程度とすることができる。また、ＳｉＯ２膜２０４は、例えば熱酸化法などによって形成することができる。
【００３１】
次に、素子分離領域２０２，２０３およびＳｉＯ２膜２０４の上に、高誘電率絶縁膜（以下、Ｈｉｇｈ−ｋ膜という。）２０５を形成する。Ｈｉｇｈ−ｋ膜２０５の膜厚は、例えば３ｎｍ〜７ｎｍ程度とすることができる。
【００３２】
Ｈｉｇｈ−ｋ膜２０５としては、例えば、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３およびＡｌ２Ｏ３よりなる群から選ばれる少なくとも１種の材料からなる膜を用いることができる。また、Ｈｉｇｈ−ｋ膜２０５は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３およびＡｌ２Ｏ３よりなる群から選ばれる少なくとも１種の材料にＳｉＯ２または窒素を混合した材料からなる膜であってもよい。さらに、Ｈｉｇｈ−ｋ膜２０５は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｙ２Ｏ３およびＡｌ２Ｏ３よりなる群から選ばれる少なくとも１種の材料にＳｉＯ２および窒素を混合した材料からなる膜であってもよい。
【００３３】
Ｈｉｇｈ−ｋ膜２０５を形成した後は、この上に、ゲート電極となる多結晶シリコン膜２０６、マスク材となるＳｉＯ２膜２０７を順に形成する。多結晶シリコン膜２０６の膜厚は、例えば１５０ｎｍ程度とすることができる。また、ＳｉＯ２膜２０７の膜厚は、例えば１００ｎｍ程度とすることができる。
【００３４】
ＳｉＯ２膜２０７を形成した後は、この上に反射防止膜２０８を形成する。反射防止膜２０８は、次に形成するレジスト膜をパターニングする際に、レジスト膜を透過した露光光を吸収することによって、レジスト膜と反射防止膜との界面における露光光の反射をなくす役割を果たす。反射防止膜２０８としては有機物を主成分とする膜を用いることができ、例えば、スピンコート法などによって形成することができる。尚、本発明においては、反射防止膜はなくてもよい。
【００３５】
次に、反射防止膜２０８の上にレジスト膜（図示せず）を形成し、フォトリソグラフィ法によって所望の線幅を有するレジストパターン２０９を形成する。以上の工程によって、図２（ａ）の構造が得られる。
【００３６】
次に、図２（ｂ）に示すように、ゲートマスクとなるＳｉＯ２膜パターン２１０を形成する。
【００３７】
まず、図２（ａ）のレジストパターン２０９をマスクとして反射防止膜２０８，ＳｉＯ２膜２０７をエッチングする。その後、不要となったレジストパターン２０９を除去することによって、ＳｉＯ２膜パターン２１０を形成することができる。
【００３８】
尚、上記の例では、レジストパターンをＳｉＯ２膜へ転写し、得られたＳｉＯ２膜パターンをマスクとして多結晶シリコン膜をエッチングする例について示したが、本発明はこれに限られるものではない。例えば、レジストパターンをマスクとしたエッチングによって、多結晶シリコン膜パターンにレジストパターンを直接転写してもよい。
【００３９】
ＳｉＯ２膜パターン２１０が形成された後は、例えば、酸素ガスを用いたプラズマ処理を行うことによって反射防止膜パターンを除去することができる。
【００４０】
次に、ＳｉＯ２膜パターン２１０をマスクとして、多結晶シリコン膜２０６のエッチングを行うことによって、図２（ｃ）に示す構造が得られる。図において、多結晶シリコン膜パターン２１３はゲート電極である。
【００４１】
次に、ＳｉＯ２膜パターン２１０をマスクとしてＨｉｇｈ−ｋ膜２０５のエッチングを行う。本発明においては、まず、Ｈｉｇｈ−ｋ膜のドライエッチングを行う。この際、所定膜厚のＨｉｇｈ−ｋ膜を残してドライエッチングを終了する。次に、残りのＨｉｇｈ−ｋ膜をウェットエッチングによって完全に除去する。これにより、図２（ｄ）に示すＨｉｇｈ−ｋ膜パターン２１４が得られる。ここで、ドライエッチング工程で残すＨｉｇｈ−ｋ膜の膜厚は、この工程で形成され得るダメージ層の膜厚以下であるとする。このようにすることによって、ドライエッチング終了後に、ダメージ層のみが残るようにすることができる。
【００４２】
本発明におけるドライエッチングは、例えば、ＢＣｌ３、Ｃｌ２、ＨＢｒ、ＣＦ４、Ｏ２、Ａｒ、Ｎ２およびＨｅよりなる群から選ばれる少なくとも１種のガスを用いて行うことができる。但し、本発明において用いられるドライエッチングガスはこれらに限られるものではない。物理的エッチングおよび化学的エッチングの少なくとも一方によってＨｉｇｈ−ｋ膜をエッチング可能なガスであれば、本発明に適用することができる。
【００４３】
例えば、エッチングガスとしてＣｌ２、ＨＢｒおよびＯ２の混合ガスを用い、誘導結合による低圧高密度プラズマによって、Ｈｉｇｈ−ｋ膜をエッチングすることができる。ここで、エッチングの際の圧力は２０ｍＴｏｒｒ、バイアス電力は１００Ｗとすることができる。また、エッチング時間は、例えば２分間とすることができる。
【００４４】
また、本発明におけるウェットエッチングは、ＨＦおよびＮＨ４ＦＯＨの少なくとも一方を用いて行うことができる。例えば、室温（２５℃）で１％の希フッ酸水溶液に２分間浸漬することによってエッチングすることができる。
【００４５】
ここで、本発明によるプロセスマージンを従来法と比較して考える。
【００４６】
例えば、膜厚１ｎｍのＳｉＯ２膜の上に、膜厚５ｎｍのＨｉｇｈ−ｋ膜が形成されているとする。このとき、ＳｉＯ２膜のエッチングレートは１ｎｍ／分、Ｈｉｇｈ−ｋ膜のエッチングレートは２ｎｍ／分であるとする。また、Ｈｉｇｈ−ｋ膜の膜厚のばらつきは、２０％（すなわち、１ｎｍ）であるとする。尚、簡単のために、エッチングマージンを算出する際の係数を１とする。
【００４７】
従来法によれば、ジャストエッチングの状態において、エッチングが最も進行している部分では、膜厚１ｎｍのＨｉｇｈ−ｋ膜に相当する分のＳｉＯ２膜（すなわち、膜厚０．５ｎｍのＳｉＯ２膜）がエッチングされている。このことは、ジャストエッチングでのＳｉＯ２膜の膜厚は、最も薄い部分で０．５ｎｍであることを意味している。したがって、この場合のエッチングマージンは、｛０．５（ｎｍ）×６０（秒）｝／１（ｎｍ）＝３０（秒）である。
【００４８】
一方、本発明によれば、ダメージ層を残してドライエッチングを終了するので、ジャストエッチングの状態ではＳｉＯ２膜に加えてダメージ層が残存しており、このダメージ層に相当する分だけエッチングマージンを大きくすることが可能となる。
【００４９】
例えば、エッチングガスとしてＣｌ２、ＨＢｒおよびＯ２の混合ガスを用い、圧力を２０ｍＴｏｒｒ、バイアス電力を１００Ｗとしてエッチングを行う。表１で説明したように、この場合（試料Ｃに対応）に形成されるダメージ層の膜厚は０．７ｎｍであるから、Ｈｉｇｈ−ｋ膜が最大で０．７ｎｍの膜厚で残存するようにしてエッチングを終了する。本発明者の検討によれば、ダメージ層のエッチングレートは、ダメージを受けていないＨｉｇｈ−ｋ膜のエッチングレートに等しい。したがって、｛０．７（ｎｍ）×６０（秒）｝／２（ｎｍ）＝２１（秒）の分だけエッチングマージンは大きくなる。具体的には、エッチングマージンは、上記の３０秒にこの２１秒を加えた５１秒となる。
【００５０】
上記のことは次のように言い換えることもできる。
【００５１】
従来法においては、Ｈｉｇｈ−ｋ膜の最も厚い部分が完全にエッチングされたときがジャストエッチングの状態となる。この場合、最もエッチングが進行している部分でのＳｉＯ２膜の膜厚は０．５ｎｍである。一方、本発明によれば、Ｈｉｇｈ−ｋ膜の最も厚い部分の膜厚が０．７ｎｍになるまでエッチングされたときがジャストエッチングの状態となる。この場合、最もエッチングが進行している部分でのＳｉＯ２膜の膜厚は、従来法での０．５ｎｍに、Ｈｉｇｈ−ｋ膜の膜厚０．７ｎｍに相当するＳｉＯ２膜の膜厚０．３５ｎｍを加えた値（０．８５ｎｍ）となる。したがって、本発明によれば、エッチングマージンは、｛０．８５（ｎｍ）×６０（秒）｝／１（ｎｍ）＝５１（秒）となる。
【００５２】
本実施の形態においては、ドライエッチングの条件によってダメージ層の膜厚が変化することを述べたが、Ｈｉｇｈ−ｋ膜の種類によってもダメージ層の膜厚を変えることができる。一般に、ＨｆＡｌＯｘ膜やＨｆＳｉＯｘ膜ではＨｆＯ２膜よりも厚いダメージ層が形成される。したがって、プラズマエッチングによって除去する膜厚を小さくしてよりエッチングマージンを大きくすることが可能となる。
【００５３】
このように、本発明によれば、従来法と比較してエッチングマージンを大きくすることができるので、シリコン基板をエッチングすることなくオーバーエッチングを行うことが可能となる。
【００５４】
また、本発明は、ドライエッチングによってＨｉｇｈ−ｋ膜の大部分を除去した後、ダメージ層をウェットエッチングによって除去するものである。すなわち、単にダメージ層を形成した後にウェットエッチングを行うものではない。例えば、Ｈｉｇｈ−ｋ膜を酸素プラズマ処理することによって、エッチングすることなしにダメージ層のみを形成し、その後、ウェットエッチングによってダメージ層を除去する場合には、所定の膜厚のＨｉｇｈ−ｋ膜を全てエッチングするのに複数回のダメージ層の形成が必要となる。一方、本発明は、このような複数回の処理を必要としないので、より簡便にＨｉｇｈ−ｋ膜をエッチングすることができる。
【００５５】
本実施の形態においては、Ｈｉｇｈ−ｋ膜の下地膜としてＳｉＯ２膜を用いた例について示したが、本発明はこれに限られるものではない。Ｈｉｇｈ−ｋ膜の下地膜はシリコンを含む酸化膜であればよく、例えばシリコン酸窒化膜やシリケート膜などを用いてもよい。
【００５６】
また、本実施の形態においては、ゲート電極材料として多結晶シリコン膜を用いた例について述べたが、本発明はこれに限られるものではない。アモルファスシリコンまたはシリコンゲルマニウムなどのシリコンを含む膜であれば、ゲート電極材料として用いることができる。
【００５７】
さらに、本実施の形態においては、トランジスタのゲート絶縁膜にＨｉｇｈ−ｋ膜を用いた例について述べたが、本発明はこれに限られるものではない。例えば、受動素子としてのキャパシタ膜にＨｉｇｈ−ｋ膜を用いた例にも適用することが可能である。
【００５８】
【発明の効果】
本発明によれば、ドライエッチングによって生成したダメージ層のみを残してＨｉｇｈ−ｋ膜を除去した後、このダメージ層をウェットエッチングによって除去する。これにより、Ｈｉｇｈ−ｋ膜をエッチングする際のエッチングマージンを大きくすることが可能となる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本実施の形態によるＨｉｇｈ−ｋ膜のエッチング工程を示す断面図である。
【図２】（ａ）〜（ｄ）は、本実施の形態による半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
１０１，２０１，３０１  シリコン基板、
２０２，２０３，３０２，３０３  素子分離領域、
２１３，３１１  多結晶シリコン膜パターン、
１０２，２０４，３０４  ＳｉＯ２膜、
１０３，２０５，３０５  高誘電率絶縁膜（Ｈｉｇｈ−ｋ膜）、
１０４  ダメージ層、
２０６，３０６  多結晶シリコン膜、
２０８，３０８  反射防止膜、
２０９，３０９  レジストパターン、
２１０，３１０  ＳｉＯ２膜パターン。
【図１】
2004356575.tif 000004
【図２】
2004356575.tif 000005
【図３】
2004356575.tif 000006