(57)【要約】【課題】半導体ウエハの禁止領域における導電性膜の残存を防止し、半導体ウエハの歪みを低減し、熱処理時における半導体ウエハの温度の均一性を高める。【解決手段】下部電極Ｅ１となる多結晶シリコン膜上にポジ型のフォトレジスト膜Ｒ１を形成し、フォトマスクのパターンを半導体基板１のチップ領域に順次転写する際、半導体基板１の禁止領域ＯＵＴにも転写を行い、フォトレジスト膜Ｒ１の現像を行い、残存するフォトレジスト膜Ｒ１をマスクに多結晶シリコン膜をエッチングし、チップ領域ＣＡに下部電極Ｅ１を形成するとともに、禁止領域ＯＵＴにもチップ領域の下部電極に対応する形状を有するパターン（ダミーパターン）Ｅ１ｄを形成する。その結果、禁止領域ＯＵＴ全体に多結晶シリコン膜が残存せず、半導体ウエハ（半導体基板１）の歪みを低減し、また、以降の熱処理時における半導体ウエハの温度の均一性を高めることができる。【選択図】    図４
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【特許請求の範囲】
【請求項１】
（ａ）スクライブ領域によって区画された複数のチップ領域を有する半導体基板であって、その外周部に前記チップ領域として使用しない禁止領域を有する半導体基板を準備する工程と、
（ｂ）前記半導体基板の全面に導電性膜を形成する工程と、
（ｃ）前記導電性膜を加工することにより前記チップ領域に前記導電性膜よりなる第１パターンを形成し、前記禁止領域に前記第１パターンに対応する形状を有する第２パターンを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｃ）工程は、（ｃ１）前記導電性膜上にポジ型のフォトレジスト膜を形成する工程と、（ｃ２）前記（ｃ１）工程の後、所定のフォトマスクを用いて前記チップ領域および前記禁止領域の前記フォトレジスト膜にマスクパターンを転写する工程と、（ｃ３）前記（ｃ２）工程の後、前記フォトレジスト膜を現像する工程と、（ｃ４）前記（ｃ３）工程の後、前記フォトレジスト膜をマスクに前記導電性膜をエッチングする工程と、を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｃ）工程の後、（ｄ）熱処理工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記（ｄ）工程は、前記半導体基板を１枚ずつ処理する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記導電性膜は、シリコン膜もしくはシリコンより比熱の低い膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記導電性膜は、多結晶シリコン膜であり、前記（ｄ）工程は、ＭＩＳＦＥＴのゲート酸化膜を形成する工程、もしくは前記ＭＩＳＦＥＴのソース、ドレイン領域を構成する不純物の拡散工程であることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項７】
前記導電性膜は、多結晶シリコン膜であり、前記第１パターンは、ＭＩＳＦＥＴのゲート電極であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記半導体基板は、略円形であり、その直径は３００ｍｍ以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
（ａ）スクライブ領域によって区画された複数のチップ領域を有する半導体基板であって、その外周部に前記チップ領域として使用しない禁止領域を有する半導体基板を準備する工程と、
（ｂ）前記半導体基板の全面に導電性膜を形成する工程と、
（ｃ）前記導電性膜を加工することにより前記チップ領域に前記導電性膜よりなる第１パターンを形成し、前記禁止領域上の前記半導体基板の端部から所定の距離に位置する前記導電性膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
前記（ｃ）工程は、（ｃ１）前記導電性膜上にポジ型のフォトレジスト膜を形成する工程と、（ｃ２）前記（ｃ１）工程の後、所定のフォトマスクを用いて前記チップ領域の前記フォトレジスト膜にマスクパターンを転写する工程と、（ｃ３）前記禁止領域上の前記半導体基板の端部から前記所定の距離に位置する前記フォトレジスト膜を露光する工程と、（ｃ４）前記（ｃ２）および（ｃ３）工程の後、前記フォトレジスト膜を現像する工程と、（ｃ５）前記（ｃ４）工程の後、前記フォトレジスト膜をマスクに前記導電性膜をエッチングする工程と、を有することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記（ｃ）工程の後、（ｄ）熱処理工程を有することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
（ａ）スクライブ領域によって区画された複数のチップ領域を有する半導体基板であって、その外周部に前記チップ領域として使用しない禁止領域を有する半導体基板を準備する工程と、
（ｂ）前記半導体基板の表面の全面に第１導電性膜を形成する工程と、
（ｃ）前記第１導電性膜を加工することにより前記チップ領域に第１パターンを形成する工程と、
（ｄ）前記半導体基板の裏面の全面に第２導電性膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記（ｃ）工程の後、（ｄ）熱処理工程を有することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第１導電性膜は、多結晶シリコン膜であり、前記第１パターンは、ＭＩＳＦＥＴのゲート電極であり、
前記（ｃ）工程と（ｄ）工程の間には、前記ゲート電極上を含む前記半導体基板上に絶縁膜を形成する工程を有し、
前記（ｄ）工程の後には、前記絶縁膜を異方的にエッチングすることにより前記ゲート電極の側壁に前記絶縁膜よりなる側壁膜を形成する工程を有することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記第２導電性膜を加工することにより前記半導体基板の裏面に前記第１パターンに対応する形状を有する第２パターンを形成する工程を有することを特徴とする請求項１２〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
（ａ）スクライブ領域によって区画された複数のチップ領域と、その外周部に前記チップ領域として使用しない禁止領域を有する半導体基板と、
（ｂ）前記半導体基板の前記チップ領域に形成され、導電性膜よりなる第１パターンと、
（ｃ）前記半導体基板の前記禁止領域に形成され、前記導電性膜よりなり、前記第１パターンに対応する形状を有する第２パターンと、
を有することを特徴とする半導体装置。
【請求項１７】
前記導電性膜は、シリコン膜もしくはシリコンより比熱の低い膜であることを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記導電性膜は、多結晶シリコン膜であり、前記第１パターンは、ＭＩＳＦＥＴのゲート電極であることを特徴とする請求項１６記載の半導体装置。
【請求項１９】
前記半導体基板は、略円形であり、その直径は３００ｍｍ以上であることを特徴とする請求項１６記載の半導体装置。
【請求項２０】
（ａ）スクライブ領域によって区画された複数のチップ領域と、その外周部に前記チップ領域として使用しない禁止領域を有する半導体基板と、
（ｂ）前記半導体基板の前記チップ領域に形成され、導電性膜よりなる第１パターンと、
（ｃ）前記半導体基板の前記禁止領域に形成され、前記禁止領域上であって、前記半導体基板の端部から所定の距離の前記外周部以外の領域に形成された前記導電性膜と、
を有することを特徴とする半導体装置。
【請求項２１】
（ａ）スクライブ領域によって区画された複数のチップ領域と、その外周部に前記チップ領域として使用しない禁止領域を有する半導体基板と、
（ｂ）前記半導体基板の表面の前記チップ領域に形成され、第１導電性膜よりなる第１パターンと、
（ｃ）前記半導体基板の裏面に形成された第２導電性膜と、
を有することを特徴とする半導体装置。
【請求項２２】
前記第２導電性膜は、前記第１パターンに対応する形状を有する第２パターンであることを特徴とする請求項２１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、導電性膜を有する半導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子やそれらを接続する配線は、例えば導電性膜と絶縁膜を交互に堆積することにより形成される。
【０００３】
また、半導体素子には拡散層や熱酸化膜を有するものも多く、これらの形成の際には半導体ウエハに熱負荷が加わる。
【０００４】
このように、膜を積層することによる応力や熱応力が加わると、半導体ウエハが歪みやすく、後々の処理工程に悪影響を及ぼす。
【０００５】
例えば、特許文献１には、成膜不良や熱歪を伴うことなく熱処理を行うために、半導体ウエハの中央部に貫通孔を設ける技術が開示されている。
【０００６】
【特許文献１】
特開平５−４７６１５号公報
【０００７】
【発明が解決しようとする課題】
本発明者は、マイコンやシステムＬＳＩ等の半導体装置の研究・開発に従事している。また、これらの装置を大口径（直径３００ｍｍ以上）の半導体ウエハを用いて形成している。
【０００８】
上記研究・開発の中で、半導体ウエハの歪みの発生、また、半導体ウエハ面内の半導体素子の特性のばらつきが見られた。
【０００９】
これらの原因について本発明者が検討した結果、半導体ウエハの周辺部における堆積膜の影響であることが判明した。
【００１０】
即ち、略円形状の半導体ウエハには、スクライブ領域によって区画された複数のチップ領域が存在し、この複数のチップ領域を囲むように禁止領域が位置する。この禁止領域は、チップの取得が禁止される領域である。
【００１１】
チップ領域には、加工（パターニング）された導電性膜が形成されるが、禁止領域の導電性膜は加工されず、そのまま残存する場合がある。なお、このような工程については、図５および図６を参照しながら追って詳細に説明する。
【００１２】
このように、禁止領域に導電性膜が残存すると膜応力により半導体ウエハが変形し、後々の工程に悪影響を及ぼす。例えば、フォトリソグラフィー工程におけるフォーカス不良や各種処理装置での半導体ウエハの吸着不良等の原因となる。
【００１３】
また、禁止領域に導電性膜が残存した状態で熱処理を行うと、禁止領域部の温度が半導体ウエハの中心部より高くなり、禁止領域に近いチップ領域と半導体ウエハの中心部のチップ領域とで半導体素子の特性が変化する。例えばＭＩＳＦＥＴにおいては、閾値がばらつき、また、ソース、ドレイン領域等の拡散層の深さがばらつく。
【００１４】
特に、大口径の半導体ウエハは枚葉処理されることが多く、そのスループットを上げるため、急激な昇温を伴う熱処理（ＲＴＰ：ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｐｒｏｃｅｓｓｉｎｇ、ＲＴＡ：ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ、ＲＴＯ：ｒａｐｉｄ  ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）を施すことが多い。従って、半導体ウエハの温度が不均一になり易く、その歪みや素子特性のばらつきが生じやすい。
【００１５】
また、大口径の半導体ウエハの場合には、上記歪みや素子特性のばらつきによる不良が製品歩留まりに大きく影響し、これらを改善する必要性が大きい。
【００１６】
本発明の目的は、半導体ウエハの禁止領域における導電性膜の残存を防止し、半導体ウエハの歪みを低減することにある。また、熱処理時における半導体ウエハの温度の均一性を高めることにある。
【００１７】
また、本発明の他の目的は、半導体装置の特性を向上させることにある。また、半導体装置の歩留まりを向上させることにある。
【００１８】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明の半導体装置の製造方法は、（ａ）スクライブ領域によって区画された複数のチップ領域を有する半導体基板であって、その外周部に前記チップ領域として使用しない禁止領域を有する半導体基板を準備する工程と、（ｂ）前記半導体基板の全面に導電性膜を形成する工程と、（ｃ）前記導電性膜を加工することにより前記チップ領域に前記導電性膜よりなる第１パターンを形成し、前記禁止領域に前記第１パターンに対応する形状を有する第２パターンを形成する工程と、を有するものである。
【００２１】
本発明の半導体装置（半導体ウエハ）は、（ａ）スクライブ領域によって区画された複数のチップ領域と、その外周部に前記チップ領域として使用しない禁止領域を有する半導体基板と、（ｂ）前記半導体基板の前記チップ領域に形成され、導電性膜よりなる第１パターンと、（ｃ）前記半導体基板の前記禁止領域に形成され、前記導電性膜よりなり、前記第１パターンに対応する形状を有する第２パターンと、を有するものである。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
以下、本実施の形態を、図１〜図１６を参照しながら詳細に説明する。
【００２４】
図１に、本実施の形態の半導体装置が形成される半導体ウエハの要部平面図を示す。
【００２５】
図１に示すように、半導体ウエハＷは円形状であり、略矩形状のチップ領域ＣＡを複数有する。チップ領域ＣＡ間には、スクライブ領域が形成され、この領域に沿って切断することにより、チップ領域ＣＡが分離される。また、この半導体ウエハＷの外周部（複数のチップ領域ＣＡの外側の部分）は、半導体素子等の形成が禁止される禁止領域ＯＵＴである。言い換えれば、禁止領域ＯＵＴは、チップ領域として使用しない領域である。また、禁止領域は、半導体ウエハの外周部に、複数のチップ領域を囲むように位置する。また、半導体ウエハＷには、オリフラと呼ばれる切りかき部が設けられることがある。半導体ウエハＷの直径は例えば３００ｍｍ程度である。
【００２６】
なお、チップ領域ＣＡやスクライブ領域は、半導体装置の製造前に外見上、明確になっている必要はない。このチップ領域ＣＡには、種々の半導体素子や配線等が形成される。
【００２７】
図２〜図５および図８〜図１５は、本実施の形態の半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図および要部平面図である。ＣＡは、チップ領域、ＯＵＴは、禁止領域を示す。
【００２８】
図２に示すように、ｐ型の単結晶シリコンからなる半導体基板（半導体ウエハ）１の主表面に半導体素子を形成する。半導体素子は、種々あるが、ここでは容量素子Ｃおよびｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）Ｑｎを形成する場合について説明する。
【００２９】
まず、半導体基板（半導体ウエハ）１をエッチングすることにより溝を形成し、溝の内部に絶縁膜として例えば酸化シリコン膜を埋め込むことにより素子分離５を形成する。
【００３０】
次いで、半導体基板１の全面に導電性膜として多結晶シリコン膜９を例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法で堆積する。この多結晶シリコン膜９は、容量素子Ｃの下部電極Ｅ１となる。本工程に用いられるＣＶＤ装置は枚葉式であり、半導体基板１を１枚ずつ処理する。
【００３１】
次いで、多結晶シリコン膜９上に、容量絶縁膜１３を形成する。この容量絶縁膜は、例えば薄い酸化シリコン膜、薄い窒化シリコン膜および薄い酸化シリコン膜の積層膜よりなり、例えば多結晶シリコン膜９の表面を熱酸化し、酸化シリコン膜を形成した後、例えばＣＶＤ法で窒化シリコン膜を堆積し、さらに、この窒化シリコン膜の表面を酸化することにより最上層の酸化シリコン膜を形成する。このような膜は、ＯＮＯ膜と呼ばれる。
【００３２】
次いで、多結晶シリコン膜９および容量絶縁膜１３上にフォトレジスト膜Ｒ１を形成する。このフォトレジスト膜はポジ型であり、光が照射された（露光された）領域が現像液に溶けやすくなる。ポジ型のフォトレジスト膜は微細加工に適する。
【００３３】
次いで、フォトマスク（レジストマスク、レチクル）ＦＭを用いて多結晶シリコン膜９等を残したい領域以外を露光する。例えば、露光装置（ステッパ）のステージ上に半導体基板１を搭載し、その上部に配置されたフォトマスクＦＭのマスクパターンを半導体基板１のチップ領域に順次転写していく。ステージは、ＸＹ方向に移動可能である。
【００３４】
この際、半導体基板１の禁止領域ＯＵＴにも転写を行う。図３に、半導体基板（ウエハＷ）１と、フォトマスクの転写が行われた領域の関係を示す。図中の白い四角の部分が、フォトマスクの転写が行われた領域である。なお、複数個のチップ領域（禁止領域も含む）毎に転写を繰り返してもよい。
【００３５】
次いで、図４に示すように、フォトレジスト膜Ｒ１の現像を行い、残存するフォトレジスト膜Ｒ１をマスクに多結晶シリコン膜９等をエッチングし、下部電極Ｅ１および容量絶縁膜１３を形成する。なお、フォトレジスト膜の露光および現像工程をフォトリソグラフィー工程という。
【００３６】
この際、禁止領域ＯＵＴ上のフォトレジスト膜Ｒ１にもマスクパターンが転写されているため、禁止領域ＯＵＴにもチップ領域ＣＡの下部電極Ｅ１に対応する形状を有するパターン（ダミーパターン）Ｅ１ｄが形成される。もちろん、禁止領域ＯＵＴにおいては、単一のチップ領域と同じ面積が確保されないため、場所によっては下部電極Ｅ１と全く同じパターンが形成される箇所もあるが、その一部が欠けたパターンが形成される箇所もある。
【００３７】
このように、本実施の形態によれば、禁止領域ＯＵＴにおいてもチップ領域ＣＡと同様にフォトマスクを転写したので、チップ領域ＣＡの下部電極Ｅ１に対応する形状を有するダミーパターンＥ１ｄが形成される。図５に、本実施の形態の半導体基板（半導体ウエハ）の断面図を模式的に示す。
【００３８】
これに対し、チップ領域ＣＡのみにフォトマスクを転写した場合は、図６および図７に示すように、禁止領域ＯＵＴ全体に多結晶シリコン膜９等が残存する。図６は、本実施の形態の効果を説明するための半導体装置の製造工程中の半導体基板を模式的に示した断面図であり、図７は、平面図である。なお、図７のチップ領域ＣＡ中の下部電極Ｅ１のパターンの記載を省略してある。
【００３９】
このように、禁止領域ＯＵＴ全体に多結晶シリコン膜９が残存すると、膜応力により半導体ウエハ（半導体基板）Ｗが変形し、後々の工程に悪影響を及ぼす。例えば、以降のフォトリソグラフィー工程におけるフォーカス不良や各種処理装置での半導体ウエハの吸着不良等の原因となる。また、半導体ウエハの変形が進むと割れの原因となる。また、半導体ウエハの変形（歪み）により半導体ウエハを構成する原子（例えばＳｉ）の転位や結晶欠陥が生じ、リーク電流の発生や素子特性の劣化の原因となる。
【００４０】
また、禁止領域に導電性膜が残存した状態で熱処理を行うと、禁止領域部の温度が半導体ウエハの中心部より高くなり、禁止領域に近いチップ領域と半導体ウエハの中心部のチップ領域とで半導体素子の特性が変化する。例えば後述するゲート酸化膜１５の形成工程やソース、ドレイン領域を構成する不純物の熱拡散工程等においてＭＩＳＦＥＴの特性のばらつきが生じる。
【００４１】
これに対し、本実施の形態では、禁止領域ＯＵＴにおいてもチップ領域ＣＡと同様にフォトマスクを転写したので、半導体ウエハの変形（歪み）を低減し、また、熱処理時における半導体ウエハの温度の均一性を高めることができる。その結果、半導体装置の特性を向上させ、半導体装置の歩留まりを向上させることができる。また、半導体装置の安定的生産が可能となる。
【００４２】
次に、フォトレジスト膜Ｒ１を除去し、図８に示すように、半導体基板１にｐ型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることによって、ｐ型ウエル７を形成する。また、ｐ型ウエル７の表面にＭＩＳＦＥＴの閾値を調整するための不純物をイオン打ち込みする（チャネルインプラ）。
【００４３】
次いで、例えば熱酸化（ＲＴＯ）によりｐ型ウエル７の表面にゲート酸化膜（ゲート絶縁膜）１５を形成する。この熱酸化装置（ＲＴＯ装置）も枚葉式であり、半導体基板１を１枚ずつ処理する。例えば装置内に半導体基板を設置してから２〜３秒で昇温し、装置内を約１０００℃とし、その後、１分程度熱処理を施す。このように、ＲＴＯ装置によれば、ランプ等を用いて急激に装置内を昇温することができる。その結果、半導体基板１枚の処理に要する時間を２分程度とすることができ、処理のスループットを向上させることができる。
【００４４】
また、本工程においては、禁止領域ＯＵＴには、チップ領域ＣＡと同じダミーパターンＥ１ｄが形成されているにすぎないため、半導体ウエハの温度が不均一になることを防止でき、半導体ウエハの歪みや素子特性のばらつき（例えば、既に打ち込んでいる不純物、例えば、チャネルインプラやウエルの不純物濃度、また、図示はしていないが、下部電極Ｅ１を形成する前に形成されている各種素子の特性のばらつき）を防止できる。
【００４５】
例えば、比熱（ｃ）が小さい物質は暖まりやすい。この比熱（ｃ）は、質量１ｇの物質を１℃上げるのに必要な熱量であり、単位は［Ｊ／ｇ・Ｋ］である。例えばシリコン（Ｓｉ）の比熱は０．７１で、多結晶シリコンもほぼ同じである。これに対し、アルミニウム（Ａｌ）は、０．９０である。従って、ＳｉはＡｌより暖まり易い。なお、水の比熱は４．２２である。
【００４６】
一方、熱容量（Ｑ）は、比熱（ｃ）とその質量（Ｍ）の積で表せる。従って、禁止領域に残存する膜が多い程、熱容量が大きく、膜の温度が高くなる。
【００４７】
従って、図６および図７を参照しながら説明したように、禁止領域ＯＵＴ全体にの多結晶シリコン膜９が残存していると、チップ領域ＣＡと比較し、その質量が大きくなるため熱容量が大きくなる。従って、禁止領域ＯＵＴの温度が高くなるのである。特に、大口径（例えば直径が３００ｍｍ）の半導体ウエハはその円周が大きい分、禁止領域に残存する膜が多くなる。その結果、半導体ウエハの禁止領域の温度が高くなる。
【００４８】
これに対し、本実施の形態によれば、禁止領域ＯＵＴ上のフォトレジスト膜にもマスクパターンを転写したので、単位面積当たりの熱容量は、禁止領域もチップ領域とほぼ同じとなる。その結果、半導体ウエハの温度の不均一を抑制できる。
【００４９】
次に、図９に示すように、ゲート酸化膜１５の上部を含む半導体基板１の全面に導電性膜として多結晶シリコン膜１７を例えばＣＶＤ法で堆積する。この多結晶シリコン膜１７は、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極Ｇおよび容量素子Ｃの上部電極Ｅ２となる。本工程に用いられるＣＶＤ装置も枚葉式であり、半導体基板１を１枚ずつ処理する。
【００５０】
次いで、多結晶シリコン膜１７上にポジ型のフォトレジスト膜Ｒ２を形成し、フォトマスクを用いて多結晶シリコン膜を残したい領域以外を露光する。この際、半導体基板１の禁止領域にも転写を行う（図３参照）。
【００５１】
次いで、フォトレジスト膜Ｒ２の現像を行い、残存するフォトレジスト膜Ｒ２をマスクに多結晶シリコン膜１７をエッチングし、ゲート電極Ｇおよび上部電極Ｅ２を形成する（図１０）。
【００５２】
この際、禁止領域ＯＵＴ上のフォトレジスト膜Ｒ２にもマスクパターンが転写されているため、禁止領域ＯＵＴにもチップ領域のゲート電極Ｇに対応する形状を有するパターン（ダミーパターン）Ｇｄおよび上部電極Ｅ２に対応する形状を有するパターン（ダミーパターン）Ｅ２ｄが形成される。もちろん、禁止領域ＯＵＴにおいては、単一のチップ領域と同じ面積が確保されないため、場所によってはゲート電極Ｇや上部電極Ｅ２と全く同じパターンが形成される箇所もあるが、その一部が欠けたパターンが形成される箇所もある。
【００５３】
このように、本実施の形態によれば、禁止領域ＯＵＴにおいてもチップ領域ＣＡと同様にフォトマスクを転写したので、チップ領域のゲート電極Ｇおよび上部電極Ｅ２に対応する形状を有するダミーパターンＧｄ、Ｅ２ｄが形成される。
【００５４】
このように、ゲート電極Ｇ等の形成の際にも、禁止領域ＯＵＴにチップ領域ＣＡと同様にフォトマスクを転写したので、下部電極Ｅ１等の形成の際と同様に、半導体ウエハの変形（歪み）を低減し、また、熱処理時における半導体ウエハの温度の均一性を高めることができる。その結果、半導体装置の特性を向上させ、半導体装置の歩留まりを向上させることができる。また、半導体装置の安定的生産が可能となる。
【００５５】
これまでの工程により各チップ領域ＣＡには、下部電極Ｅ１、容量絶縁膜１３および上部電極Ｅ２よりなる容量素子Ｃが形成される。また、禁止領域ＯＵＴには、ダミーパターンＥ１ｄ、容量絶縁膜１３およびダミーパターンＥ２ｄよりなるダミー容量素子Ｃｄが形成される。
【００５６】
次いで、フォトレジスト膜を除去し、ゲート電極Ｇの両側のｐ型ウエル７にｎ型不純物をイオン打ち込みし、後述する熱拡散を行うことによりｎ−型半導体領域２１を形成する。
【００５７】
次いで、ゲート電極Ｇおよび容量素子Ｃ等の上部を含む半導体基板１の全面に絶縁膜として窒化シリコン膜１９を例えばＣＶＤ法で堆積した後、図１１に示すように、異方的にエッチングを行うことにより、ゲート電極Ｇ等の側壁にサイドウォール膜１９ｓを形成する。
【００５８】
次いで、ｐ型ウエル７にｎ型不純物をイオン打ち込みし、ＲＴＡにより不純物を熱拡散させることによってｎ＋型半導体領域２３（ソース、ドレイン）を形成する。ここで、禁止領域ＯＵＴにおいては不純物のイオン打ち込みを行わない。
【００５９】
この際用いられる熱拡散装置（ＲＴＡ装置）も枚葉式であり、半導体基板１を１枚ずつ処理する。
【００６０】
また、本工程においても、禁止領域ＯＵＴには、チップ領域ＣＡと同じダミーパターンＥ１ｄおよびダミーパターンＧｄ、Ｅ２ｄが形成されているため、半導体ウエハの温度が不均一になることを防止でき、半導体ウエハの歪みや素子特性のばらつき（例えば、既に打ち込んでいる不純物濃度や各種素子の特性のばらつき）を防止できる。
【００６１】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎが形成される。なお、ｎチャネル型ＭＩＳＦＥＴＱｎの他、ｐチャネル型ＭＩＳＦＥＴも形成してもよい。このｐチャネル型ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴＱｎの場合と注入する不純物の導電型が異なることを除いては同様に形成することができるためその説明を省略する。
【００６２】
次いで、図１２に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎおよび容量素子Ｃ上に絶縁膜として酸化シリコン膜２５を例えばＣＶＤ法で堆積した後、酸化シリコン膜２５の表面を化学的機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法で研磨してその表面を平坦化する。
【００６３】
次いで、ｎ＋型半導体領域２３上の酸化シリコン膜２５をフォトリソグラフィー技術を用いてエッチングすることによりｎ＋型半導体領域２３上にコンタクトホールＣ１を形成する。
【００６４】
次いで、コンタクトホールＣ１内を含む酸化シリコン膜２５上に、バリア膜として窒化チタン（ＴｉＮ）膜を堆積した後、導電性膜としてタングステン（Ｗ）膜を堆積し、これらの膜を酸化シリコン膜２５が露出するまでＣＭＰ法により研磨することによってコンタクトホールＣ１内にプラグＰ１を形成する。この際、禁止領域ＯＵＴにおいても同様にダミープラグＰ１ｄを形成する。
【００６５】
次いで、図１３に示すように、プラグＰ１上を含む酸化シリコン膜２５上に導電性膜としてＷ膜を堆積し、フォトリソグラフィー技術を用いてエッチングすることにより第１層配線Ｍ１を形成する。
【００６６】
この際、禁止領域ＯＵＴにおいても、チップ領域ＣＡ同様にダミー配線Ｍ１ｄを形成する。その結果、下部電極Ｅ１等の形成の際と同様に、半導体ウエハの変形（歪み）を低減し、また、熱処理時における半導体ウエハの温度の均一性を高めることができる。
【００６７】
次いで、図１４に示すように、第１層配線Ｍ１等の上部に絶縁膜として酸化シリコン膜２７を例えばＣＶＤ法で堆積し、その上部をＣＭＰ法で研磨することにより平坦化する。
【００６８】
次いで、第１層配線Ｍ１上にコンタクトホールＣ２を形成し、その内部にプラグＰ２を形成する。このプラグＰ２は、例えばプラグＰ１と同様に形成する。
【００６９】
次いで、プラグＰ２上にバリア膜として例えばＴｉＮ膜を堆積し、さらに、その上部に導電性膜としてアルミニウム（Ａｌ）膜を堆積する。次いで、フォトリソグラフィー技術を用いてこれらの膜をエッチングすることにより第２層配線Ｍ２を形成する。
【００７０】
さらに、図１５に示すように、酸化シリコン膜２９、プラグＰ３および第３層配線Ｍ３を形成し、さらに、酸化シリコン膜３１、プラグＰ４および第４層配線Ｍ４を形成する。酸化シリコン膜２９、３１は、酸化シリコン膜２７等と同様に形成することができ、また、プラグＰ３、Ｐ４も、プラグＰ１等と同様に形成することができる。また、第３および第４層配線Ｍ３、Ｍ４も第２層配線Ｍ２と同様に形成することができる。
【００７１】
ここで、禁止領域ＯＵＴにおいては、プラグＰ２、Ｐ３、Ｐ４および配線Ｍ２、Ｍ３、Ｍ４の形成を行わない。
【００７２】
もちろん、禁止領域ＯＵＴにおいて、不純物のイオン注入、プラグや配線の形成を行い、チップ領域と全く同様の処理を行ってもよい。
【００７３】
しかしながら、これらの処理にはフォトリソグラフィー工程を伴い、禁止領域においても、露光（ショット）を繰り返すことは、工程のスループットを低下させる。
【００７４】
従って、禁止領域ＯＵＴにおいては、必要最小限の処理を行うことが望ましい。よって、イオン打ち込み工程は行わない。また、Ａｌを主成分とする第２層配線Ｍ２以降の工程においては、高温の熱処理工程が行われないため、本実施の形態においては、禁止領域ＯＵＴ部の処理を行っていない。
【００７５】
特に、禁止領域ＯＵＴの処理が必要な工程は、多結晶シリコン膜の加工工程である。多結晶シリコン膜は、前述した通り比熱が小さいため高温となりやすく、半導体基板の歪みが発生しやすい。また、特に、多結晶シリコン膜を用いたゲート電極の加工工程も、禁止領域ＯＵＴの処理が必要である。ゲート電極の加工後には、ソース、ドレイン領域を構成する不純物の熱拡散工程などが存在するため、半導体基板温度のばらつきの原因となりやすい。
【００７６】
このように、形成される膜自身の応力や比熱、また、その後の熱処理工程の有無等に基づき、禁止領域ＯＵＴでの処理の有無を適宜選択することが望ましい。
【００７７】
この後、第４層配線Ｍ４上に、絶縁膜、プラグおよび配線の形成を繰り返すことによりさらに多層の配線を形成してもよい。
【００７８】
また、最上層配線上には、保護膜が形成され、ウエハ状態の半導体基板がスクライブ領域に沿ってダイシングされた後、個々のチップが実装され、製品が完成するが、これらの工程の説明および図示は省略する。
【００７９】
なお、本実施の形態においては、ＭＩＳＦＥＴや容量素子Ｃを形成する場合について詳細に説明したが、この他、情報転送用ＭＩＳＦＥＴおよびこれに直列に接続された情報蓄積用容量素子からなるＤＲＡＭメモリセル等を形成してもよい。
【００８０】
この場合、例えば第１層配線Ｍ１と第２層配線Ｍ２との間に情報蓄積用容量素子が形成される。この情報蓄積用容量素子の容量絶縁膜のアニール（熱処理）等の際にも熱負荷が加わり、半導体ウエハの歪みや素子特性のばらつきの原因となる。従って、本実施の形態のように禁止領域にダミーパターンを形成することで、上記不具合を改善できる。
【００８１】
図１６に、本実施の形態の半導体装置の半導体基板を模式的に示した平面図を示す。図示するように、禁止領域ＯＵＴには、ダミーパターンが形成されたダミーチップＤＣが形成される。
【００８２】
（実施の形態２）
実施の形態１においては、下部電極Ｅ１の形成時に、禁止領域ＯＵＴにおいてもチップ領域ＣＡと同様にフォトマスクを転写し、ダミーパターンＥ１ｄを形成したが、禁止領域ＯＵＴにフォトマスクを転写せず、禁止領域の半導体ウエハの端部から所定の距離に位置する多結晶シリコン膜を除去してもよい。
【００８３】
なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
【００８４】
図１７に示すように、実施の形態１と同様に、素子分離５を形成し、半導体基板１の全面に導電性膜として多結晶シリコン膜９を例えばＣＶＤ法で堆積した後、絶縁膜としてＯＮＯ膜よりなる容量絶縁膜１３を形成し、これらの膜上にポジ型のフォトレジスト膜Ｒ１を形成し、フォトマスクＦＭのパターンを半導体基板１のチップ領域ＣＡに順次転写していく。
【００８５】
この際、禁止領域ＯＵＴ上のフォトレジスト膜Ｒ１に、レチクルのパターンの転写を行わないと、図６および図７を参照しながら説明したように、禁止領域ＯＵＴ全体に多結晶シリコン膜９が残存してしまう。
【００８６】
そこで、チップ領域ＣＡの露光が終わった後、例えば図１８に示すように、禁止領域ＯＵＴ上のフォトレジスト膜の端部に露光光を照射しながら半導体ウエハＷを回転させることにより、禁止領域の半導体ウエハの端部から所定の距離（禁止領域の外周部）に位置するフォトレジスト膜を露光する。例えば直径３００ｍｍの半導体ウエハの場合、その端部から少なくとも３ｍｍは禁止領域であるため、３ｍｍの幅で露光を行うことができる。
【００８７】
その結果、禁止領域ＯＵＴの端部のフォトレジスト膜Ｒ１が除去され（図１７参照）、このフォトレジスト膜Ｒ１をマスクに多結晶シリコン膜９等をエッチングする。このエッチングによって、図１９および図２０に示すように、禁止領域ＯＵＴの端部から約３ｍｍの幅で多結晶シリコン膜９等が除去され、膜応力が低減される。また、以降のゲート酸化膜の形成工程や不純物の熱拡散工程等における半導体ウエハの温度ばらつきを低減できる。なお、図１８は、本実施の形態の半導体装置の禁止領域の露光の様子を模式的に示した斜視図である。また、図１９は、本実施の形態の半導体装置の製造工程中の半導体基板を模式的に示した断面図であり、図２０は、その平面図である。
【００８８】
また、上部電極Ｅ２およびゲート電極Ｇの形成時に、禁止領域ＯＵＴにレチクルパターンを転写せず、下部電極Ｅ１の形成時と同様に、禁止領域の外周部に位置する多結晶シリコン膜を除去してもよい。言い換えれば、前記外周部以外の禁止領域にのみ多結晶シリコン膜を残存させてもよい。
【００８９】
（実施の形態３）
本実施の形態は、半導体ウエハの裏面にも多結晶シリコン膜等を堆積することによって、膜応力や半導体ウエハ温度のばらつき等の低減を図るものである。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
【００９０】
図２１は、本実施の形態の半導体装置の製造工程中の半導体基板を模式的に示した断面図である。
【００９１】
図示するように、半導体ウエハＷの表面に例えば多結晶シリコン膜ＰＳを成膜した後、裏面にも多結晶シリコン膜ＰＳを成膜する。
【００９２】
具体的には、実施の形態１のゲート電極Ｇおよび上部電極Ｅ２の形成のため多結晶シリコン膜１７を形成した後、レチクルのパターンを半導体基板１のチップ領域に順次転写していく。この際、禁止領域ＯＵＴ上のフォトレジスト膜には、レチクルのパターンの転写を行わない。
【００９３】
その後、図２２に示すように、実施の形態１と同様に、多結晶シリコン膜１７をエッチングし、ゲート電極Ｇおよび上部電極Ｅ２を形成し、さらに、サイドウォール膜１９ｓとなる窒化シリコン膜１９を半導体基板１の全面に形成する。
【００９４】
次いで、半導体ウエハの窒化シリコン膜１９の形成面（表面）を下側とし、半導体ウエハの裏面に多結晶シリコン膜１７Ｒを形成する。
【００９５】
その後、半導体ウエハの窒化シリコン膜１９の形成面（表面）を上側とし、窒化シリコン膜１９を異方的にエッチングすることによりゲート電極Ｇ等の側壁にサイドウォール膜１９ｓを形成する（図２３）。なお、図２２および図２３は、本実施の形態の半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【００９６】
このように、本実施の形態によれば、半導体ウエハの裏面にも多結晶シリコン膜１７Ｒを形成したので、半導体ウエハの表面および裏面における膜応力の差を低減でき、また、以降の熱処理工程（例えば、熱酸化工程や熱拡散工程など）においても、裏面の多結晶シリコン膜１７Ｒによって半導体ウエハの温度ばらつきを低減できる。その結果、半導体ウエハの歪みやその主表面に形成される素子特性のばらつきを低減できる。
【００９７】
なお、枚葉処理においては、その裏面に膜が形成され難いため、半導体ウエハの裏面を上側とし、あえて膜形成を行う必要がある。
【００９８】
また、多結晶シリコン膜１７Ｒの形成は、多結晶シリコン膜１７の形成の前であっても良いし、また、多結晶シリコン膜１７の形成の直後であってもよい。しかしながら、多結晶シリコン膜１７は、ゲート電極Ｇおよび上部電極Ｅ２となる膜であるため、その形成面を下側とし処理を行うとその表面が汚染される恐れがある。従って、上記のように、その表面が絶縁膜等で覆われているタイミングで多結晶シリコン膜１７Ｒの形成を行うことが望ましい。
【００９９】
また、下部電極Ｅ１の形成時に、禁止領域ＯＵＴにフォトマスクを転写せず、ゲート電極Ｇの形成時と同様に、半導体ウエハの裏面に多結晶シリコン膜を形成してもよい。
【０１００】
（実施の形態４）
実施の形態３においては、半導体ウエハの裏面に多結晶シリコン膜を形成したが、この膜を表面の多結晶シリコン膜と同様に加工してもよい。なお、実施の形態３等と同様の工程については、その詳細な説明を省略する。
【０１０１】
図２４は、本実施の形態の半導体装置の製造工程中の半導体基板（半導体ウエハ）を模式的に示した断面図である。
【０１０２】
図示するように、半導体ウエハＷの表面に例えば多結晶シリコン膜を成膜し、パターンＰを形成した後、裏面にも多結晶シリコン膜を成膜し、この裏面の多結晶シリコン膜を表面の多結晶シリコン膜と同様にパターニングする。言い換えれば、半導体ウエハの裏面のチップ領域に対応する箇所にダミーパターンＤＰを形成する。なお、ＰＳは、禁止領域ＯＵＴに残存する多結晶シリコン膜を示す。
【０１０３】
具体的には、実施の形態３において説明したように、多結晶シリコン膜１７Ｒを形成した後、レチクルのパターンを半導体基板１の裏面のチップ領域に順次転写していく。この際、禁止領域ＯＵＴ上のフォトレジスト膜には、レチクルのパターンの転写を行わない。その後、フォトレジスト膜を現像し、それをマスクに多結晶シリコン膜１７Ｒをエッチングし、ダミーパターンＤＰを形成する。
【０１０４】
このように、本実施の形態によれば、半導体ウエハの裏面にもその表面と同じ形状のパターン（ＤＰ）を形成したので、半導体ウエハの表面および裏面における膜応力の差を低減でき、また、以降の熱処理工程（例えば、熱酸化工程や熱拡散工程など）においても、裏面のパターン（ＤＰ）によって半導体ウエハの温度ばらつきを低減できる。その結果、半導体ウエハの歪みやその主表面に形成される素子特性のばらつきを低減できる。なお、さらに半導体ウエハの温度ばらつきを低減するためには禁止領域ＯＵＴ上のフォトレジスト膜に、レチクルのパターンの転写を行った方がよい。
【０１０５】
なお、枚葉処理においては、その裏面に膜が形成され難いため、半導体ウエハの裏面を上側とし、あえてパターン（ＤＰ）形成を行う必要がある。
【０１０６】
また、下部電極Ｅ１の形成時においても、前述したように、半導体ウエハの裏面に多結晶シリコン膜よりなるダミーパターンを形成してもよい。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０８】
特に、前記実施の形態においては、多結晶シリコン膜を例に説明したが、膜応力や熱容量が大きくなるその他の膜（特に、導電性膜）に広く適用可能である。また、熱処理工程として熱酸化や熱拡散工程を例に説明したが、この他熱負荷が加わる処理に広く適用可能である。
【０１０９】
また、前記実施の形態においては、ダミーパターンとして、チップ領域と全く同じパターンを用いたが、膜応力や熱容量が同程度である異なるパターンを用いてもよい。
【０１１０】
また、前記実施の形態においては、ＭＩＳＦＥＴを例に説明したが、これを用いたＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等にも適用可能である。また、不揮発性メモリ等、膜応力や熱容量が大きくなる膜（特に、導電性膜）を用いる半導体装置に広く適用可能である。
【０１１１】
また、複数層の導電性膜を有する半導体装置について、各実施の形態を組み合わせて適用してもよい。
【０１１２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１１３】
半導体ウエハの禁止領域における導電性膜の残存を低減することにより、半導体ウエハの歪みを低減することができる。また、熱処理時における半導体ウエハの温度の均一性を高めることができる。
【０１１４】
また、半導体装置の特性を向上させることができる。また、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置が形成される半導体ウエハの要部平面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部平面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図５】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図６】本発明の実施の形態１の効果を説明するための半導体装置の製造工程中の半導体基板を模式的に示した断面図である。
【図７】本発明の実施の形態１の効果を説明するための半導体装置の製造工程中の半導体基板を模式的に示した平面図である。
【図８】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図９】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図１２】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図１３】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図１６】本発明の実施の形態１である半導体装置の半導体基板を模式的に示した平面図である。
【図１７】本発明の実施の形態２である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図１８】本発明の実施の形態２である半導体装置の禁止領域の露光の様子を模式的に示した斜視図である。
【図１９】本発明の実施の形態２である半導体装置の製造工程中の半導体基板を模式的に示した断面図である。
【図２０】本発明の実施の形態２である半導体装置の製造工程中の半導体基板を模式的に示した平面図である。
【図２１】本発明の実施の形態３である半導体装置の製造工程中の半導体基板を模式的に示した断面図である。
【図２２】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図２３】本発明の実施の形態３である半導体装置の製造方法を示す半導体基板（半導体ウエハ）の要部断面図である。
【図２４】本発明の実施の形態４である半導体装置の製造工程中の半導体基板を模式的に示した断面図である。
【符号の説明】
１    半導体基板
５    素子分離
７    ｐ型ウエル
９    多結晶シリコン膜
１３    容量絶縁膜
１５    ゲート酸化膜
１７    多結晶シリコン膜
１７Ｒ    多結晶シリコン膜
１９    窒化シリコン膜
１９ｓ    サイドウォール膜
２１    ｎ−型半導体領域
２３    ｎ＋型半導体領域
２５    酸化シリコン膜
２７    酸化シリコン膜
２９    酸化シリコン膜
３１    酸化シリコン膜
Ｃ    容量素子
Ｃ１    コンタクトホール
Ｃ２    コンタクトホール
ＣＡ    チップ領域
Ｃｄ    ダミー容量素子
ＤＣ    ダミーチップ
ＤＰ    ダミーパターン
Ｅ１    下部電極
Ｅ１ｄ    ダミーパターン
Ｅ２    上部電極
Ｅ２ｄ    ダミーパターン
ＦＭ    フォトマスク
Ｇ    ゲート電極
Ｇｄ    ダミーパターン
Ｍ１    第１層配線
Ｍ１ｄ    ダミー配線
Ｍ２    第２層配線
Ｍ３    第３層配線
Ｍ４    第４層配線
ＯＵＴ    禁止領域
Ｐ  パターン
Ｐ１    プラグ
Ｐ１ｄ    ダミープラグ
Ｐ２    プラグ
Ｐ３    プラグ
Ｐ４    プラグ
ＰＳ    多結晶シリコン膜
Ｑｎ    ｎチャネル型ＭＩＳＦＥＴ
Ｒ１    フォトレジスト膜
Ｒ２    フォトレジスト膜
ＦＭ    フォトマスク
Ｗ    半導体ウエハ
【図１】
2004356386.tif 000003
【図２】
2004356386.tif 000004
【図３】
2004356386.tif 000005
【図４】
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【図５】
2004356386.tif 000007
【図６】
2004356386.tif 000008
【図７】
2004356386.tif 000009
【図８】
2004356386.tif 000010
【図９】
2004356386.tif 000011
【図１０】
2004356386.tif 000012
【図１１】
2004356386.tif 000013
【図１２】
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【図１３】
2004356386.tif 000015
【図１４】
2004356386.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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