(57)【要約】【課題】高温保証を可能とした縦型トランジスタを提供する。【解決手段】縦型トランジスタは、上面に第１の主電極及びゲート電極パッドが、下面に第２の主電極が形成され、同じチップ内の第１及び第２の主電極間にショットキーダイオードが形成されたトランジスタチップと、このトランジスタチップの第２の主電極の面が接合されたパッケージベースと、一端部がトランジスタチップのショットキーダイオードの領域を少なくとも一部覆って第１の主電極の面に接合され、他端部がリード端子に接合された金属ストラップとを有する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
上面に第１の主電極及びゲート電極パッドが、下面に第２の主電極が形成され、同じチップ内の前記第１及び第２の主電極間にショットキーダイオードが形成されたトランジスタチップと、
前記トランジスタチップの前記第２の主電極面が接合されたパッケージベースと、
一端部が前記トランジスタチップの前記ショットキーダイオード領域を少なくとも一部覆って前記第１の主電極面に接合され、他端部がパッケージリードに接合された金属ストラップと、
を有することを特徴とする縦型トランジスタ。
【請求項２】
前記金属ストラップの一端部は、前記ショットキーダイオード領域を完全に覆う
ことを特徴とする請求項１記載の縦型トランジスタ。
【請求項３】
前記ゲート電極パッドは、ボンディングワイヤにより他のパッケージリードに接続されている
ことを特徴とする請求項１記載の縦型トランジスタ。
【請求項４】
前記トランジスタチップは、複数のショットキーダイオードが分散配置されており、
前記金属ストラップの一端部は、前記複数のショットキーダイオードの全領域を覆う
ことを特徴とする請求項１記載の縦型トランジスタ。
【請求項５】
前記トランジスタチップは、複数のショットキーダイオードが分散配置されており、
前記金属ストラップの一端部は、前記複数のショットキーダイオードの領域を部分的に覆う
ことを特徴とする請求項１記載の縦型トランジスタ。
【請求項６】
前記トランジスタチップは、ｎチャネルＭＯＳＦＥＴチップである
ことを特徴とする請求項１乃至５のいずれかに記載の縦型トランジスタ。
【請求項７】
前記トランジスタチップは、ｎチャネルＩＧＢＴチップである
ことを特徴とする請求項１乃至５のいずれかに記載の縦型トランジスタ。
【請求項８】
上面に第１の主電極及びゲート電極パッドが形成され、下面に第２の主電極が形成されたトランジスタチップであって、前記第１の主電極、前記ゲート電極パッド及び前記第２の主電極により動作が制御されるトランジスタが形成されたトランジスタ領域と、前記第１の主電極及び第２の主電極間にショットキーダイオードが形成されたダイオード領域とを有するトランジスタチップと、
前記トランジスタチップの前記第２の主電極面が接合されたパッケージベースと、
一端部が前記第１の主電極のうち前記ダイオード領域上の少なくとも一部に接合され、他端部がパッケージリードに接合された金属プレートと、
を有することを特徴とする縦型トランジスタ。
【請求項９】
前記金属プレートの一端部は、前記ダイオード領域を完全に覆う
ことを特徴とする請求項８記載の縦型トランジスタ。
【請求項１０】
前記ゲート電極パッドは、ボンディングワイヤにより他のパッケージリードに接続されている
ことを特徴とする請求項８記載の縦型トランジスタ。
【請求項１１】
前記トランジスタチップは、複数のショットキーダイオードが分散配置されており、
前記金属プレートの一端部は、前記複数のショットキーダイオードの全領域を覆う
ことを特徴とする請求項８記載の縦型トランジスタ。
【請求項１２】
前記トランジスタチップは、複数のショットキーダイオードが分散配置されており、
前記金属ストラップの一端部は、前記複数のショットキーダイオードの領域を部分的に覆う
ことを特徴とする請求項８記載の縦型トランジスタ。
【請求項１３】
前記トランジスタチップは、ｎチャネルＭＯＳＦＥＴチップである
ことを特徴とする請求項８乃至１２のいずれかに記載の縦型トランジスタ。
【請求項１４】
前記トランジスタチップは、ｎチャネルＩＧＢＴチップである
ことを特徴とする請求項８乃至１２のいずれかに記載の縦型トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ショットキーダイオードを内蔵した縦型トランジスタに関する。
【０００２】
【従来の技術】
電力用半導体スイッチング素子は、高耐圧で且つ低いオン抵抗を示すことが要求される。その様なスイッチング素子として、従来より縦型の絶縁ゲート型電界効果トランジスタ（ＦＥＴ）が知られている。この種の縦型ＦＥＴは、１チップ内に複数のユニットセルが配列形成され、チップの上下面に電流端子である第１及び第２の主電極（ソース／ドレイン電極）が形成される。
【０００３】
図１０は、縦型ＦＥＴ１０１，１０２を、同期整流回路に適用した例を示している。直列接続された縦型ＦＥＴ１０１，１０２は共にｎチャネルである。ＦＥＴ１０１，１０２の接続ノードは、インダクタンス素子１０６を介してコンデンサ１０７に接続される。二つのＦＥＴ１０１，１０２は、交互にオンオフ制御される。
【０００４】
ＦＥＴ１０１がオフ、ＦＥＴ１０２がオンのとき、図１０に実線で示したように、ＦＥＴ１０２からインダクタンス素子１０６を介してコンデンサ１０７に電流Ａが供給される。ＦＥＴ１０２がオフになった後、ＦＥＴ１０１がオンになるまでの間は、インダクタンス素子１０６の逆起電力によって、ＦＥＴ１０１に内在する寄生ｐｎ接合ダイオード１０３を通して、破線で示すような電流Ｂが流れる。この電流Ｂは、比較的大きな電力消費をもたらす。
【０００５】
この様なスイッチング時の無駄な電力消費を削減するためには、図１０に示したように、ＦＥＴ１０１のドレイン，ソース間にショットキーバリアダイオード（以下、単にショットキーダイオード或いはＳＢＤという）１０５を介在させることが有効になる。ｐｎ接合ダイオードに比べてＳＢＤは、順方向電圧を低くできるからである。この様なＳＢＤを縦型ＦＥＴと同じチップ内に形成することは、既に提案されている（例えば、特許文献１，２参照）。
【０００６】
【特許文献１】
特開平９−５５５０７号公報
【特許文献２】
米国特許第５９１５１７９号明細書
【０００７】
【発明が解決しようとする課題】
図１０において、ＦＥＴ１０１がオフでそのドレイン・ソース間に大きな電圧が印加されている状態では、ＦＥＴ１０１より逆方向耐圧の低いＳＢＤ１０５でリーク電流が流れる。この状態で周囲温度が高くなると、ＳＢＤのリーク電流は増大し、あるリーク電流レベルを越えると、熱暴走を起こして素子破壊に至る。この熱暴走開始温度は、素子構造やパッケージ構造により決まる。
【０００８】
一般にＳＢＤは、常温時のリーク電流と高温時のリーク電流の間には相関があり、常温時のリーク電流が小さいものは、高温時のリーク電流も小さい。熱暴走を防止して高温保証を行うためには、リーク電流の小さいＳＢＤを用いることが望ましい。しかし、リーク電流の小さいＳＢＤは、順方向電圧が高くなるため、スイッチング時の前述した電力損失低減の効果が小さくなる。従って、ＳＢＤのリーク電流は、できるだけ小さくすればよいというものではなく、電力損失を考慮してそのレベルを選択することが必要になる。
【０００９】
この様な観点から、内蔵ＳＢＤのリーク電流によるＦＥＴの熱暴走を防止するためには、ＳＢＤのリーク電流による発熱を効率的に放散させ、素子温度の上昇を抑えることが望まれる。通常この種の縦型ＦＥＴは、チップ下面の主電極（例えばドレイン電極）がパッケージベースに接合され、上面の主電極（ソース電極）がボンディングワイヤによりリード端子に接続される。しかしボンディングワイヤは、熱抵抗が大きいため、ソース電極側の放熱が十分ではなく、これが高温保証を難しくしている。
【００１０】
この発明は、高温保証を可能とした縦型トランジスタを提供することを目的としている。
【００１１】
【課題を解決するための手段】
この発明に係る縦型トランジスタは、上面に第１の主電極及びゲート電極パッドが、下面に第２の主電極が形成され、同じチップ内の前記第１及び第２の主電極間にショットキーダイオードが形成されたトランジスタチップと、前記トランジスタチップの第２の主電極面が接合されたパッケージベースと、一端部が前記トランジスタチップの前記ショットキーダイオード領域を少なくとも一部覆って前記第１の主電極面に接合され、他端部がパッケージリード端子に接合された金属ストラップと、を有することを特徴とする。
【００１２】
この発明によると、ボンディングワイヤに比べて熱抵抗の小さい金属ストラップ（金属プレート）を用いてその一端部を、内蔵ＳＢＤの領域を覆うように第１の主電極に接合することによって、ＳＢＤのリーク電流による熱を効率的に外部に放熱させることができ、縦型トランジスタの高温保証が可能になる。
【００１３】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、一実施の形態による縦型ＦＥＴのリードフレームへの搭載状態を示す平面図である。図２は、図１のＩ−Ｉ’断面図であり、図３はその要部拡大断面図である。
【００１４】
ＦＥＴチップ１は、図３に示すように、ｎ＋型シリコン基板１０にｎ−型エピタキシャル層１１が形成されたウェハを用いている。シリコン基板１０が低抵抗ドレイン、ｎ−型層１１が高抵抗ドレインとなる。ｎ−型層１１の表面部にｐ型ベース層１２が拡散形成され、更にその表面部にｎ＋型ソース層１３が拡散形成されている。ソース層１３は、ｎ−型層１１に達するトレンチ１４により区画されて複数のユニットセルが構成される。トレンチ１４にはゲート絶縁膜１５を介してゲート電極１６が埋め込まれて、いわゆるトレンチゲートが形成されている。即ちこの縦型ＦＥＴは、トレンチゲート型のｎチャネルＭＯＳＦＥＴである。
【００１５】
ＦＥＴチップ１の上面にはソース電極１８が、下面にはドレイン電極２０がそれぞれ形成されている。ソース電極１８は、ソース層１３を貫通するｐ＋型層２１を介してｐ型ベース層１２にも接続されている。トレンチゲートは層間絶縁膜１７により覆われている。チップ周辺部には、ｐ型ベース層１２とｎ−型層１１との間に寄生ｐｎ接合ダイオード３７が形成されている。更にこのダイオード３７の外側には、ソース電極１８をアノード電極とし、ドレイン電極２０をカソード電極として、ショットキーダイオード（ＳＢＤ）６が形成されている。ソース電極１８とｎ−型層１１との間には、最適のショットキーバリアを形成するためのバリアメタル１９を介在させている。バリアメタル１９は例えば、モリブデン（Ｍｏ）、バナジウム（Ｖ）等である。ＦＥＴチップ１には、ＳＢＤ６を取り囲むように、ｐ型ベース層１２と同時に形成されたカードリング層１２ａが形成され、これにより図１に破線で示すように、ＳＢＤ６の領域が区画されている。
【００１６】
図１及び図２では、この様なＦＥＴチップ１をリードフレーム型パッケージに搭載する例を示している。即ちＦＥＴチップ１は、ドレイン電極２０がパッケージベースであるダイパッド２に接合される。ソース電極１８は、この実施の形態の場合金属ストラップ５により、外部ソース端子につながるパッケージリード（インナーリード）３に接続されている。金属ストラップ５は、電気抵抗、熱抵抗共に小さい、銅（Ｃｕ），アルミニウム（Ａｌ）等の金属プレートである。具体的に、金属ストラップ５は、通常のボンディングワイヤに比べて、ソース電極１８からパッケージリード３までの熱伝導経路の断面積が十分大きく、その熱伝導経路の熱抵抗が十分小さいものとする。
【００１７】
図１に示すように、金属ストラップ５は、その一端部がダイオード領域即ちＳＢＤ６のアノード領域を完全に覆う状態でソース電極１８に接合され、他端部がパッケージリード３に接合されている。この金属ストラップ５の接合は、例えば超音波ボンディングによる。
なお図３のゲート電極１６は、図１に示すようにチップの一つの隅のゲート電極パッド７に取り出されており、このパッド７と対応するパッケージリード４の間は、ボンディングワイヤ８により接続されている。また、図には示さないが、ＦＥＴチップ１はその後樹脂封止され、更にインナーリード間を連結しているフレーム部が切断されて、各素子毎に分離される。
【００１８】
この実施の形態によると、ソース電極とパッケージリードの間の接続に金属ストラップが用いられ且つ、この金属ストラップを内蔵ＳＢＤ領域を覆うようにソース電極に接合しているから、ＳＢＤの放熱性が良好になる。これにより、ＳＢＤが比較的高リークのものであっても、縦型ＦＥＴの熱暴走開始温度が従来より高くなり、高温保証が可能になる。また、金属ストラップがＳＢＤ領域を覆うことから、ＦＥＴのターンオフ時のＳＢＤの順方向電流をより低損失で流すことができる。
【００１９】
この発明は上記実施の形態に限られない。ＦＥＴチップ１に内蔵するＳＢＤは、大きさやチップ内の配置、個数を適宜選択できる。例えば、図４は、チップ１のゲート電極パッド８から遠い方の辺に沿って細長いＳＢＤ６を形成した例である。図５は、チップ１の中央部を横切るように細長いＳＢＤ６を形成した例である。図６は、複数の細長いＳＢＤ６をチップ１内に分散して配置した例である。これらの例においても、金属ストラップ５をＬ字型としてその一端部がＳＢＤ６の領域を完全に覆う状態にソース電極１８に接合させている。これによって、上記実施の形態と同様の効果が得られる。
【００２０】
更に、ソース電極１８や金属ストラップ５が十分に厚く、従ってそれらの横方向の熱抵抗が十分に小さい場合には、図７或いは図８に示すように、金属ストラップ５がＳＢＤ６を完全に覆わなくても、ＳＢＤ６の領域を部分的に（好ましくは半分或いはそれ以上）覆う状態とすれば、従来に比べて縦型ＦＥＴの熱暴走開始温度を高くすることができる。
【００２１】
この発明による縦型トランジスタとは、電流端子である第１及び第２の主電極がチップの上下面に配置される構造のものをいい、上記実施の形態で説明したＭＯＳＦＥＴに限られず、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）をも含む。ＩＧＢＴに適用した場合の図３に対応する断面を示すと、図９のようになる。ｎ＋型シリコン基板１に、選択的にｐ＋型エミッタ層（ドレイン層）２２を形成することによって、ｎチャネル縦型ＩＧＢＴとなる。この場合も、ＳＢＤの配置と金属ストラップの関係は、図１，図４〜図８のいずれも適用可能である。
【００２２】
また実施の形態では、リードフレーム型パッケージの例を説明したが、他のパッケージ構造の場合にも同様にこの発明を適用することができる。
更に、縦型ＦＥＴは、上下面に主電極があればよく、従ってトレンチゲート型ではなく、各ユニットセルが平面型ＭＯＳＦＥＴを構成するものであってもよい。
【００２３】
【発明の効果】
以上述べたようにこの発明によれば、高温保証を可能とした縦型トランジスタを提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による縦型ＦＥＴのリードフレーム搭載構造を示す平面図である。
【図２】図１のＩ−Ｉ’断面図である。
【図３】図２の拡大断面図である。
【図４】他の実施の形態による縦型ＦＥＴのリードフレーム搭載構造を示す平面図である。
【図５】他の実施の形態による縦型ＦＥＴのリードフレーム搭載構造を示す平面図である。
【図６】他の実施の形態による縦型ＦＥＴのリードフレーム搭載構造を示す平面図である。
【図７】他の実施の形態による縦型ＦＥＴのリードフレーム搭載構造を示す平面図である。
【図８】他の実施の形態による縦型ＦＥＴのリードフレーム搭載構造を示す平面図である。
【図９】他の実施の形態による縦型ＦＥＴの図３に対応する断面図である。
【図１０】従来の縦型ＦＥＴの適用回路例を示す図である。
【符号の説明】
１…ＦＥＴチップ、２…ダイパッド、３，４…リード端子、５…金属ストラップ、６…ショットキーダイオード（ＳＢＤ）、７…ゲート端子パッド、８…ボンディングワイヤ、１０…ｎ＋型シリコン基板、１１…ｎ−型エピタキシャル層、１２…ｐ型ベース層、１３…ｎ＋型ソース層、１４…トレンチ、１５…ゲート絶縁膜、１６…ゲート電極、１７…層間絶縁膜、１８…ソース電極、１９…バリアメタル、２０…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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