【手続補正書】
【提出日】平成15年10月8日(2003.10.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上に金属膜を形成する工程（ａ）と、
第１の熱処理により、上記金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に多結晶構造の第１のシリサイド膜を形成する工程（ｂ）と、
上記工程（ｂ）の後、上記金属膜の未反応部を除去する工程（ｃ）と、
上記第１のシリサイド膜内に不純物イオンを注入して、上記第１のシリサイド膜をアモルファス構造の第２のシリサイド膜に変える工程（ｄ）と、
第２の熱処理により、上記第２のシリサイド膜をアモルファス構造から多結晶構造の第３のシリサイド膜に変えて、該第３のシリサイド膜を上記部材の少なくとも一部とする工程（ｅ）とを含む半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのゲート電極の一部であり、
上記工程（ａ）の前に、ポリシリコン膜を堆積する工程と、
上記工程（ａ）の前又は後に、上記ゲート電極を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのソース・ドレイン領域の一部であり、
上記工程（ａ）の前に、
上記半導体層を含む活性領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
上記ゲート電極の側面上に絶縁体サイドウォールを形成する工程と、
上記活性領域のうち上記ゲート電極の両側方に位置する領域にソース・ドレイン領域を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｃ）の後で上記工程（ｄ）の前に、基板上に保護膜を形成する工程をさらに含み、
上記工程（ｄ）では、上記保護膜越しに上記シリサイド膜にイオン注入を行なうことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
上記保護膜を形成する工程は、上記シリサイド膜が凝集しない温度で行なわれることを特徴する半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
上記保護膜を形成する工程は、上記第１の熱処理時の温度以下の温度で行なわれることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｄ）では、上記半導体層内まで上記不純物イオンを注入して、上記半導体層の表面部をアモルファス化することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｄ）では、上記不純物イオンとして、電気的に中性となるイオンを用いることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
上記工程（ｄ）では、上記電気的に中性となるイオンとしてシリコンイオンを用いることを特徴とする半導体装置の製造方法。
【請求項１０】
一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上に第１の金属膜を形成する工程（ａ）と、
第１の熱処理により、上記第１の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第１のシリサイド膜を形成する工程（ｂ）と、
上記工程（ｂ）の後、上記第１の金属膜の未反応部を除去する工程（ｃ）と、
上記工程（ｃ）の後、基板上に上記第１の金属膜よりも薄い第２の金属膜を堆積する工程（ｄ）と、
第２の熱処理により、上記第１のシリサイド膜がシリコンリッチな構造に変化した部分と、上記第２の金属膜がシリサイド化された部分とからなる第２のシリサイド膜を形成し、該第２のシリサイド膜を上記部材の少なくとも一部とする工程（ｅ）とを含む半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのゲート電極の一部であり、
上記工程（ａ）の前に、ポリシリコン膜を堆積する工程と、
上記工程（ａ）の前又は後に、上記ゲート電極を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０又は１１記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのソース・ドレイン領域の一部であり、
上記工程（ａ）の前に、
上記半導体層を含む基板領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
上記ゲート電極の側面上に絶縁体サイドウォールを形成する工程と、
上記基板領域のうち上記ゲート電極の両側方に位置する領域にソース・ドレイン領域を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項１３】
一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上に第１の金属膜を形成する工程（ａ）と、
第１の熱処理により、上記第１の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第１のシリサイド膜を形成する工程（ｂ）と、
上記工程（ｂ）の後、上記第１の金属膜の未反応部を除去する工程（ｃ）と、
第２の熱処理により、上記第１のシリサイド膜をシリコンリッチな第２のシリサイド膜に変化させる工程（ｄ）と、
上記工程（ｄ）の後、基板上に第２の金属膜を堆積する工程（ｅ）と、
第３の熱処理により、上記第２の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第３のシリサイド膜を形成する工程（ｆ）と、
第４の熱処理により、上記第３のシリサイド膜をシリコンリッチな第４のシリサイド膜に変化させて、上記第２のシリサイド膜及び第４のシリサイド膜を上記部材の少なくとも一部とする工程（ｇ）とを含む半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのゲート電極の一部であり、
上記工程（ａ）の前に、ポリシリコン膜を堆積する工程と、
上記工程（ａ）の前又は後に、上記ゲート電極を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３又は１４記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのソース・ドレイン領域の一部であり、
上記工程（ａ）の前に、
上記半導体層を含む基板領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
上記ゲート電極の側面上に絶縁体サイドウォールを形成する工程と、
上記基板領域のうち上記ゲート電極の両側方に位置する領域にソース・ドレイン領域を形成する工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３〜１５のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｆ）では、上記第１のシリサイド膜を上記第２のシリサイド膜に変える際に、上記第２のシリサイド膜に分断部分が生じ上記半導体層の一部が露出しており、
上記工程（ｇ）では、上記半導体層の露出した一部と上記第２の金属膜との間でシリサイド化反応を生じさせることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３〜１６のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ａ）では、上記第１の金属膜としてチタン膜を形成し、
上記工程（ｇ）では、上記第２のシリサイド膜としてコバルト膜を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上にコバルトを主成分とする金属膜を形成する工程（ａ）と、
第１の熱処理により、上記金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に多結晶構造の第１のコバルトシリサイド膜を形成する工程（ｂ）と、
上記工程（ｂ）の後、上記金属膜の未反応部を除去する工程（ｃ）と、
上記工程（ｃ）の後、７２５℃以下の第２の熱処理により、上記第１のコバルトシリサイド膜を第２のコバルトシリサイド膜に変えて、該第２のコバルトシリサイド膜を上記部材の少なくとも一部とする工程（ｄ）とを含む半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
上記工程（ｄ）の後に、基板上に上記第２のコバルトシリサイド膜を覆う保護膜を形成する工程と、
上記第２のコバルトシリサイド膜を、上記保護膜によって覆われた状態で上記第２の熱処理よりも高温条件で、第３の熱処理を行なう工程とをさらに含むことを特徴とする半導体装置の製造方法。
【請求項２０】
一部がシリサイド化された部材を備えた半導体装置の製造方法であって、
基板の半導体層の上に金属膜を形成する工程（ａ）と、
第１の熱処理により、上記金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に多結晶構造の第１のシリサイド膜を形成する工程（ｂ）と、
上記工程（ｂ）の後、上記金属膜の未反応部を除去する工程（ｃ）と、
上記工程（ａ）の前から上記工程（ｃ）の後までのいずれかのときに、上記第１のシリサイド膜中に窒素を導入する工程（ｄ）と、
上記工程（ｄ）の後、第２の熱処理により、上記第１のシリサイド膜を第２のシリサイド膜に変えて、該第２のシリサイド膜を上記部材の少なくとも一部とする工程（ｅ）とを含む半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
上記工程（ｄ）では、上記工程（ｅ）の後において上記半導体層における窒素の濃度が１０17ｃｍ-3以下となるように、上記窒素を導入することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２０又は２１記載の半導体装置の製造方法において、
上記半導体層は、ＭＩＳＦＥＴのソース・ドレイン領域の一部であり、
上記工程（ａ）の前に、
上記半導体層を含む活性領域の上に、ゲート絶縁膜及びゲート電極を形成する工程と、
上記ゲート電極の側面上に絶縁体サイドウォールを形成する工程と、
上記活性領域のうち上記ゲート電極の両側方に位置する領域に不純物イオンを注入した後、該不純物を活性化してソース・ドレイン領域を形成する工程とをさらに含み、
上記工程（ｄ）を、上記ソース・ドレイン領域を形成する工程の後で上記工程（ａ）の前に行なうことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２０又は２２記載の半導体装置の製造方法において、
上記工程（ａ）の前に、上記半導体層の表面にプラズマを照射するプリクリーン工程をさらに含み、
上記工程（ｄ）を、上記プリクリーン工程で窒素を含むプラズマを用いて、半導体層に予め窒素を導入することにより行なうことを特徴とする半導体装置の製造方法。
【請求項２４】
半導体層を有する基板と、
上記半導体層の上に形成され、第１の金属のシリサイド膜と第２の金属のシリサイド膜とを一体化してなるシリサイド層とを備えている半導体装置。
【請求項２５】
請求項２４記載の半導体装置において、
上記半導体層及び上記シリサイド層とによって、ＭＩＳＦＥＴのゲート電極が構成されていることを特徴とする半導体装置。
【請求項２６】
請求項２４又は２５記載の半導体装置において、
上記半導体層及び上記シリサイド層とによって、ＭＩＳＦＥＴのソース・ドレイン領域が構成されていることを特徴とする半導体装置。
【請求項２７】
請求項２４〜２６のうちいずれか１つに記載の半導体装置において、
上記第１の金属のシリサイド膜には、結晶粒の凝集による分断部分があり、
上記第２の金属のシリサイド膜は、少なくとも上記第１の金属のシリサイド膜の分断部分に形成されていることを特徴とする半導体装置。
【請求項２８】
請求項２４〜２７のうちいずれか１つに記載の半導体装置において、
上記第１の金属のシリサイド膜がチタンシリサイド膜であり、
上記第２の金属のシリサイド膜がコバルトシリサイド膜であることを特徴とする半導体装置。
【請求項２９】
半導体層を有する基板と、
上記半導体層の上に形成され、窒素を含むシリサイド膜とを備えている半導体装置。
【請求項３０】
請求項２９記載の半導体装置において、
上記シリサイド膜は、コバルトシリサイド膜であることを特徴とする半導体装置。
【請求項３１】
半導体層を有する基板と、
上記半導体層の上に形成され、多結晶体の積層構造を有するシリサイド膜とを備えている半導体装置。
【請求項３２】
請求項３１記載の半導体装置において、
上記シリサイド膜は、コバルトシリサイド膜であることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本発明の第２の半導体装置の製造方法は、一部がシリサイド化された部材を備えた半導体装置の製造方法であって、基板の半導体層の上に第１の金属膜を形成する工程（ａ）と、第１の熱処理により、上記第１の金属膜と上記半導体層との間でシリサイド化反応を起こさせて、上記半導体層の上に金属リッチな第１のシリサイド膜を形成する工程（ｂ）と、上記工程（ｂ）の後、上記第１の金属膜の未反応部を除去する工程（ｃ）と、上記工程（ｃ）の後、基板上に上記第１の金属膜よりも薄い第２の金属膜を堆積する工程（ｄ）と、第２の熱処理により、上記第１のシリサイド膜がシリコンリッチな構造に変化した部分と、上記第２の金属膜がシリサイド化された部分とからなる第２のシリサイド膜を形成し、該第２のシリサイド膜を上記部材の少なくとも一部とする工程（ｅ）とを含んでいる。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
この方法により、第２の金属膜が第１の金属膜よりも薄いことで、第２の金属膜のうち半導体層と接していない領域へのシリサイド膜の侵入による短絡などの不具合は回避される。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【補正の内容】