【手続補正書】
【提出日】平成15年8月25日(2003.8.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部クロック信号に応答してアドレス信号を取り込む半導体記憶装置において、
ストローブ信号に応答してデータ信号を取り込み、前記外部クロック信号に応答して前記データ信号を出力するデータ入力回路と、
該データ入力回路から出力されたデータ信号を、前記アドレス信号に対応するメモリセルに書き込む内部回路と
を有することを特徴とする半導体記憶装置。
【請求項２】
前記外部クロック信号に応答して前記アドレス信号を取り込み、前記外部クロック信号に応答して前記アドレス信号を出力するアドレス入力回路をさらに有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記データ入力回路は、前記ストローブ信号の立上がりに応答して前記データ信号を取り込む第１のデータラッチ回路と、該第１のデータラッチ回路と並列に設けられ、前記ストローブ信号の立下りに応答して前記データ信号を取り込む第２のデータラッチ回路とを有することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記データ入力回路は、前記第１のデータラッチからの第１のデータ及び前記第２のデータラッチ回路からの第２のデータを、前記外部クロック信号に応答したデータ転送信号にしたがって取り込むデータ転送回路をさらに有することを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記外部クロック信号に応答して、前記データ転送信号を生成する転送クロック生成回路をさらに有し、該転送クロック生成回路は、前記アドレス信号を受取る前記外部クロック信号より１クロックサイクル以上遅れて前記転送クロック信号を出力することを特徴とする請求項4記載の半導体記憶装置。
【請求項６】
前記データ転送回路から第１及び第２のデータが並列に入力され、前記外部クロック信号に応答した書き込みタイミング信号に応答して、前記第１及び第２のデータをデータバスに転送するライトアンプをさらに有することを特徴とする請求項４又は５記載の半導体記憶装置。
【請求項７】
前記アドレス入力回路は、前記アドレス信号を受けるアドレスバッファ回路及び、アドレスバッファ回路からのアドレス信号を前記外部クロック信号に応答して取り込むアドレスラッチ回路を有することを特徴とする請求項２記載の半導体記憶装置。
【請求項８】
前記アドレス入力回路からのアドレス信号をデコードするアドレスデコード回路と、前記外部クロック信号に応答して、前記アドレスデコード回路からのアドレス信号を出力するアドレスドライバ回路とをさらに有することを特徴とする請求項２又は７記載の半導体記憶装置。
【請求項９】
前記外部クロック信号に応答して、前記アドレス信号を取り込む前記外部クロック信号より１クロックサイクル以上遅れた転送信号を生成する転送クロック生成回路をさらに有し、前記アドレス入力回路は前記転送クロック信号に応答して、前記アドレスデコード回路へ前記アドレス信号を出力することを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
前記データ入力回路からのデータ信号を、前記外部クロック信号に応答してデータバスに転送するライトアンプと、
奇数セルアレイ及び偶数セルアレイからなるメモリセルアレイとをさらに有し、
前記ライトアンプ及び前記アドレスドライバ回路は、前記奇数セルアレイ及び偶数セルアレイに対応してそれぞれ設けられ、データ信号及びアドレス信号を前記奇数セルアレイ及び偶数セルアレイに同時に供給することを特徴とする請求項８記載の半導体記憶装置。
【請求項１１】
前記アドレス信号は前記外部クロック信号の立上がりに応答して取り込まれ、前記データ信号は前記ストローブ信号の立上がり及び立ち下がりに応答して取り込まれることを特徴とする請求項1乃至１０のいずれか記載の半導体記憶装置。
【請求項１２】
前記ストローブ信号は、前記外部クロック信号と同一周波数で、所定値以内の位相差を有することを特徴とする請求項1乃至11のいずれか記載の半導体記憶装置。
【請求項１３】
ストローブ信号に応答してデータ信号を取り込む半導体記憶装置において、
外部クロック信号に応答してアドレス信号を取り込み、前記ストローブ信号に応答して前記アドレス信号を出力するアドレス入力回路と、
該アドレス入力回路から出力されたアドレス信号に対応するメモリセルに、前記データ信号を書き込む内部回路と
を有することを特徴とする半導体記憶装置。
【請求項１４】
前記ストローブ信号に応答して前記データ信号を取り込み、前記ストローブ信号に応答して前記データ信号を出力するデータ入力回路をさらに有することを特徴とする請求項１３記載の半導体記憶装置。
【請求項１５】
前記データ入力回路は、前記ストローブ信号の立上がりに応答して前記データ信号を取り込む第１のデータラッチ回路と、該第１のデータラッチ回路と並列に設けられ、前記ストローブ信号の立下りに応答して前記データ信号を取り込む第２のデータラッチ回路とを有することを特徴とする請求項１4記載の半導体記憶装置。
【請求項１６】
前記第１及び第２のデータラッチ回路は、マスタースレーブ・フリップフロップ回路で構成されていることを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】
前記第１及び第２のデータラッチ回路は、差動増幅回路で構成されていることを特徴とする請求項１５記載の半導体記憶装置。
【請求項１８】
前記アドレス入力回路は、前記アドレス信号を受けるアドレスバッファ回路及び、アドレスバッファ回路からのアドレス信号を前記外部クロック信号に応答して取り込むアドレスラッチ回路を有することを特徴とする請求項１３乃至１７のいずれか記載の半導体記憶装置。
【請求項１９】
前記アドレス入力回路からのアドレス信号をデコードするアドレスデコード回路と、前記外部クロック信号に応答して前記アドレスデコート回路からのアドレス信号を取り込み、前記ストローブ信号に応答してアドレス信号を出力するアドレスドライバ回路とをさらに有することを特徴とする請求項１4乃至１7のいずれか記載の半導体記憶装置。
【請求項２０】
前記アドレスドライバ回路は、前記ストローブ信号の立下りに応答して動作することを特徴とする請求項１９記載の半導体記憶装置。
【請求項２１】
前記データ入力回路からのデータ信号を、前記ストローブ信号に応答してデータバスに転送するライトアンプと、
奇数セルアレイ及び偶数セルアレイからなるメモリセルアレイとをさらに有し、
前記ライトアンプ及び前記アドレスドライバ回路は、前記奇数セルアレイ及び偶数セルアレイに対応してそれぞれ設けられ、データ信号及びアドレス信号を前記奇数セルアレイ及び偶数セルアレイに同時に供給することを特徴とする請求項１９又は２０記載の半導体記憶装置。
【請求項２２】
前記アドレスドライバ回路は、前記外部クロック信号に応答して前記アドレス入力回路からのアドレス信号を取り込む第１のラッチ回路と、前記ストローブ信号に応答して前記第１のラッチ回路が保持しているアドレス信号を取り込む第２のラッチ回路とを有することを特徴とする請求項１９乃至２１のいずれか記載の半導体記憶装置。
【請求項２３】
前記アドレスドライバ回路は、読出し動作時に前記第１のラッチ回路をバイパスするバイパス回路を有することを特徴とする請求項２２記載の半導体記憶装置。
【請求項２４】
前記ストローブ信号は、前記外部クロック信号と同一周波数で、所定値以内の位相差を有することを特徴とする請求項1３乃至２３のいずれか記載の半導体記憶装置。
【請求項２５】
外部クロック信号に応答してアドレス信号を取り込み、該アドレス信号の取り込みタイミングより遅れた外部クロック信号に応答してデータ信号を取り込む半導体記憶装置において、
前記外部クロック信号に応答してアドレス信号を取り込むアドレス入力回路と、
該アドレス入力回路からのアドレス信号をデコードするアドレスデコード回路と、
該アドレスデコード回路からのアドレス信号を、前記遅れた外部クロック信号に応答して出力するアドレスドライバ回路と、
該アドレスドライバ回路から出力されたアドレス信号に対応するメモリセルに、前記データ信号を書き込む内部回路と
を有することを特徴とする半導体記憶装置。
【請求項２６】
前記データ信号の取り込みタイミングは、前記アドレス信号の取り込みタイミングよりも１クロックサイクル遅れていることを特徴とする請求項２５記載の半導体記憶装置。
【請求項２７】
前記データ信号を受取るデータ入力バッファをさらに有し、前記外部クロック信号に応答してアドレス信号と共にコマンド信号を取り込み、前記コマンド信号が書き込みコマンドの場合、選択的に前記データ入力バッファを活性化することを特徴とする請求項２５又は２６記載の半導体記憶装置。
【請求項２８】
前記遅れた外部クロック信号の立上がりに応答して前記データ信号を取り込む第１のデータラッチ回路と、
該第１のデータラッチ回路と並列に設けられ、前記遅れた外部クロック信号の立下りに応答して前記データ信号を取り込む第２のデータラッチ回路と
をさらに有することを特徴とする請求項２５乃至２７のいずれか記載の半導体記憶装置。
【請求項２９】
外部クロック信号に応答してアドレス信号を取り込み、該アドレス信号の取り込みタイミングより遅れた外部クロック信号の立上がり及び立下りに応答してデータ信号を取り込む半導体記憶装置において、
前記外部クロックを受け、該外部クロックと位相の同期した内部クロックを生成するディレイド・ロック・ループ回路と、
前記内部クロック信号に応答してアドレス信号を取り込むアドレス入力回路と、
該アドレス入力回路からのアドレス信号をデコードするアドレスデコード回路と、
該アドレスデコード回路からのアドレス信号を、前記遅れた外部クロック信号に対応する内部クロックに応答して出力するアドレスドライバ回路と、
該アドレスドライバ回路から出力されたアドレス信号に対応するメモリセルに、前記データ信号を書き込む内部回路と
を有することを特徴とする半導体記憶装置。
【請求項３０】
データ入力端子に直接接続され、前記遅れた外部クロック信号に対応する内部クロック信号に応答して前記データ信号を取り込むデータ入力回路をさらに有することを特徴とする請求項２９記載の半導体記憶装置。
【請求項３１】
前記遅れた外部クロック信号に対応する内部クロック信号の立上がり及び立ち下がりに応答して前記データ信号を順次取り込むデータラッチ回路と、該データラッチ回路の出力に接続され、前記に内部クロックを遅延した遅延内部クロックに応答して、前記データ信号を第１及び第２のデータバスへ振り分けて出力するデマルチプレクサ回路とをさらに有することを特徴とする請求項２９記載の半導体記憶装置。