(57)【要約】【課題】微細化され、ゲート電極中の不純物のチャネル領域への侵入とゲート電極の空乏化とを共に抑制しうる半導体装置及びその製造方法を提供する。【解決手段】ゲート電極２０，２１に注入された不純物の活性化のための第１の熱処理として、ポリシリコンの各結晶粒内へのボロンの拡散はほとんど生じることがなく、かつ、結晶粒界におけるボロンの拡散が生じるような低温長時間の熱処理を行なう。次に、第２の熱処理として、ポリシリコン層中の各グレイン内への不純物の拡散が生じるような高温短時間の熱処理、スパイクアニール，フラッシュアニール等を行なう。【選択図】    図２
2004356431.tif 000002
【特許請求の範囲】
【請求項１】
基板の活性領域上に、ゲート絶縁膜を形成する工程（ａ）と、
上記ゲート絶縁膜上にシリコン膜を形成する工程（ｂ）と、
上記シリコン膜をパターニングしてゲート電極を形成する工程（ｃ）と、
少なくとも上記ゲート電極をマスクとして、不純物のイオン注入を行なって高濃度不純物拡散領域を含むソース・ドレイン領域を形成する工程（ｄ）と、
上記ゲート電極に導入された不純物を活性化するための第１の熱処理を行なう工程（ｅ）と、
上記第１の熱処理よりも高温かつ短時間の条件で、上記ゲート電極及び上記ソース・ドレイン領域に導入された不純物を活性化するための第２の熱処理を行なう工程（ｆ）と
を含む半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
上記活性領域は、ＮＭＩＳＦＥＴ形成領域とＰＭＩＳＦＥＴ形成領域とを有しており、
上記工程（ｃ）では、ＮＭＩＳＦＥＴのゲート電極とＰＭＩＳＦＥＴのゲート電極とを形成し、
上記工程（ｄ）では、ＮＭＩＳＦＥＴ形成領域とＰＭＩＳＦＥＴ形成領域とに個別にＮ型不純物，Ｐ型不純物のイオン注入をそれぞれ行ない、
上記工程（ｂ）から上記工程（ｃ）までの間に、上記シリコン膜のうちＮＭＩＳＦＥＴ形成領域に位置する部分にはＮ型不純物のイオン注入を行なう一方、上記シリコン膜のうちＰＭＩＳＦＥＴ形成領域に位置する部分には不純物の導入を行なわず、上記工程（ｄ）で、ＰＭＩＳＦＥＴのゲート電極にＰ型不純物を導入する，半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
上記工程（ｃ）の後で、上記工程（ｄ）の前に、
上記ゲート電極をマスクとして、低濃度の不純物のイオン注入により、低濃度不純物拡散領域を形成する工程と、
上記ゲート電極の側面を覆うサイドウォールを形成する工程とを含み、
上記工程（ｄ）では、上記ゲート電極及び上記サイドウォールをマスクとして、高濃度の不純物のイオン注入を行なうことにより、上記低濃度不純物拡散領域と高濃度不純物拡散領域とからなるソース・ドレイン領域を形成する，半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｅ）では、第１の熱処理を、５５０℃よりも高く６５０℃よりも低い温度，１０ｓｅｃ以上の時間の条件で行ない、
上記工程（ｆ）では、上記第２の熱処理を、１０００℃よりも高く１１００℃よりも低い温度，１０ｓｅｃよりも短時間の条件で行なう，半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
上記工程（ｆ）では、上記第２の熱処理として、フラッシュアニール又はスパイクアニールを行なう，半導体装置の製造方法。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）では、下部シリコン膜と、ポリシリコンからなる少なくとも１層の上部シリコン膜とを形成することにより、
上記工程（ｄ）の前に、グレインサイズの大きいポリシリコンからなる下部ゲート電極と、下部ゲート電極よりもグレインサイズの小さいポリシリコンからなる少なくとも１層の上部ゲート電極を得る，半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
上記工程（ｂ）では、下部シリコン膜としてアモルファスシリコン膜を形成する，半導体装置の製造方法。
【請求項８】
請求項６又は７記載の半導体装置の製造方法において、
上記工程（ｂ）において形成される上記下部シリコン膜の厚さは、第２の熱処理により上記ソース・ドレイン領域の上記高濃度不純物拡散領域が拡大する寸法よりも厚く、上部シリコン膜の厚さよりも小さい，半導体装置の製造方法。
【請求項９】
請求項６又は７記載の半導体装置の製造方法において、
上記工程（ｂ）において形成される上記下部シリコン膜の厚さは、２０ｎｍ以上で５０ｎｍ以下である，半導体装置の製造方法。
【請求項１０】
基板と、
上記基板の活性領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成され、グレインサイズの大きいポリシリコンからなる下部ゲート電極と、下部ゲート電極よりもグレインサイズの小さい少なくとも１層のポリシリコン層からなる上部ゲート電極とを有するゲート電極と、
上記活性領域のうち上記ゲート電極の両側方に位置する領域に形成され、高濃度不純物拡散領域を含むソース・ドレイン領域と
を備えている半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
上記ソース・ドレイン領域は、上記活性領域のうち上記高濃度不純物拡散領域と、上記ゲート電極の直下領域との間に形成され、高濃度不純物拡散領域よりも低濃度の不純物を含む低濃度不純物拡散領域とを有しており、
上記ゲート電極の側面を覆うサイドウォールをさらに備えている，半導体装置。
【請求項１２】
請求項９又は１０記載の半導体装置において、
上記下部ゲート電極の厚さは、上記ゲート電極中の不純物の活性化のための熱処理の際に、上記ソース・ドレイン領域の上記高濃度不純物拡散領域が拡大する寸法よりも厚く、上部ゲート電極の厚さよりも小さい，半導体装置。
【請求項１３】
請求項９又は１０記載の半導体装置において、
上記下部ゲート電極の厚さは、２０ｎｍ以上で５０ｎｍ以下である，半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ポリシリコン膜を含むゲート電極を備えた半導体装置及びその製造方法に係り、特に、ゲート電極の特性改善対策に関する。
【０００２】
【従来の技術】
近年、半導体装置，特にＭＩＳトランジスタ（ＭＩＳＦＥＴ）の高性能化，低消費電力化が要求されており、半導体装置の高性能化，低消費電力化のためには、オフリーク電流の低減，短チャネル効果の抑制が効果的である。そこで、Ｎチャネル型ＭＩＳＦＥＴと、Ｐチャネル型ＭＩＳＦＥＴとで、導電型が相異なる不純物（ドーパント）を含むゲート電極を備えたデュアルゲート構造を有する半導体装置が採用されている（たとえば、特許文献１）。
【０００３】
図７（ａ）〜図８（ｄ）は、デュアルゲート構造を有する従来の半導体装置の製造工程を示す断面図である。
【０００４】
まず、図７（ａ）に示す工程で、Ｐ型の半導体基板上１０１に、表面領域を複数の活性領域に区画する分離領域１０２を形成した後、図７（ｂ）に示す工程で、しきい値調整のための不純物注入と、ウエル形成用の不純物注入とを行ない、Ｎチャネル型ＭＩＳＦＥＴ用の活性領域（ＮＭＩＳＦＥＴ形成領域Ｒｎｔ）であるＰウエル１０４と、、Ｐチャネル型ＭＩＳＦＥＴ用の活性領域（ＰＭＩＳＦＥＴ形成領域Ｒｐｔ）であるＮウエル１０５とを形成する。
【０００５】
次に、図７（ｃ）に示す工程で、各ウエル１０４，１０５上へのゲート絶縁膜１０６の形成と、ゲート絶縁膜１０６上へのポリシリコン膜１０７の堆積とを行なう。その後、ＰＭＩＳＦＥＴ形成領域Ｒｐｔを覆うレジスト膜１０８を形成した後、レジスト膜１０８をマスクとして、ポリシリコン膜１０７のうちＮＭＩＳＦＥＴ形成領域Ｒｎｔに位置する部分にＮ型不純物であるリンイオン（Ｐ＋  ）を注入する。
【０００６】
また、図７（ｄ）に示す工程で、ＮＭＩＳＦＥＴ形成領域Ｒｎｔを覆うレジスト膜１０９をマスクとして、ポリシリコン膜１０７のうちＰＭＩＳＦＥＴ形成領域Ｒｐｔに位置する部分にＰ型不純物であるボロンイオン（Ｂ＋  ）を注入する。
【０００７】
次に、図７（ｅ）に示す工程で、ポリシリコン膜１０７をパターニングして、Ｎチャネル型ＭＩＳＦＥＴのゲート電極１１０と、Ｐチャネル型ＭＩＳＦＥＴのゲート電極１１１とを形成する。なお、このとき、ゲート絶縁膜１０６は、そのまま残っていてもよいし、図７（ｅ）に示すごとくゲート電極１１０，１１１と同じ形状にパターニングされてもよい。
【０００８】
次に、図７（ｆ）に示す工程で、ＮＭＩＳＦＥＴ形成領域Ｒｎｔを覆うレジスト膜１１２及びゲート電極１１１をマスクとして、Ｎウエル１０５内へのフッ化ボロンイオン（ＢＦ２＋）の注入を行なって、ＰＭＩＳＦＥＴのＬＤＤ領域又はエクステンション領域となる低濃度不純物拡散領域１１３を形成する。
【０００９】
次に、図８（ａ）に示す工程で、ＰＭＩＳＦＥＴ形成領域Ｒｐｔを覆うレジスト膜１１４及びゲート電極１１０をマスクとして、Ｐウエル１０４内へのリンイオン（Ｐ＋  ）の注入を行なって、ＮＭＩＳＦＥＴのＬＤＤ領域又はエクステンション領域となる低濃度不純物拡散領域１１５を形成する。
【００１０】
次に、図８（ｂ）に示す工程で、基板上にシリコン酸化膜，シリコン窒化膜等の絶縁膜を堆積した後、絶縁膜のエッチバックを行なうことにより、各ＭＩＳＦＥＴの各ゲート電極１１０，１１１の側面を覆うサイドウォール１１６を形成する。
【００１１】
次に、図８（ｃ）に示す工程で、ＮＭＩＳＦＥＴ形成領域Ｒｎｔを覆うレジスト膜１１７，ゲート電極１１１及びサイドウォール１１６をマスクとして、Ｎウエル１０５内へのフッ化ボロンイオン（ＢＦ２＋）の注入を行なって、ＰＭＩＳＦＥＴのソース・ドレイン領域となる高濃度不純物拡散領域１１８を形成する。
【００１２】
次に、図８（ｄ）に示す工程で、ＰＭＩＳＦＥＴ形成領域Ｒｐｔを覆うレジスト膜１１９，ゲート電極１１０及びサイドウォール１１６をマスクとして、Ｐウエル１０４内への砒素イオン（Ａｓ＋  ）の注入を行なって、ＮＭＩＳＦＥＴのソース・ドレイン領域となる高濃度不純物拡散領域１２０を形成する。
【００１３】
その後、図８（ｅ）に示す工程で、ゲート電極１１０，１１１，不純物拡散領域１１３，１１５，１１８，１２０に注入された不純物（ドーパント）の活性化のためのＲＴＡ処理（高温短時間の熱処理）を行なう。このときの熱処理条件は、例えば１０５０℃，１０ｓｅｃ程度である。
【００１４】
【特許文献１】
特開平６−２７５７８８号公報（要約書）
【００１５】
【発明が解決しようとする課題】
デュアルゲート構造を有する半導体装置においては、ゲート電極にはイオン注入によって不純物が導入され、各チャネル型ＭＩＳＦＥＴにおいて、ゲート電極中で不純物が十分活性化され、かつ、できるだけゲート電極の下部まで不純物が拡散していることが望まれる。
【００１６】
一方、ゲート電極中の不純物の分布状態やプロセス条件によっては、ゲート電極中の不純物（特にボロン）がゲート絶縁膜を通過してチャネル領域に侵入する現象（いわゆる突き抜け）が生じ、ＭＩＳＦＥＴのしきい値電圧の変動などの不具合をもたらすことがある。反面、チャネル領域への不純物の侵入を防止するために、ゲート電極中の不純物量を抑制すると、ゲート電極の空乏化による飽和電流値の低下が問題となる。ＭＩＳＦＥＴの微細化の進行につれて、ゲート絶縁膜の厚みが３ｎｍよりも薄くなってくると、ゲート電極中の不純物のチャネル領域への侵入とゲート電極の空乏化とを併せて回避することが次第に困難になってきている。
【００１７】
例えば、上記従来の半導体装置の製造方法では、ゲート電極中への不純物を導入すればゲート電極の空乏化を抑制することが容易であるが、ゲート電極中の不純物量を多くすると、後工程（例えばサイドウォール形成時のＣＶＤや不純物活性化のための熱処理）の際にゲート電極からチャネル領域に不純物が侵入するという不具合が生じうる。
【００１８】
そこで、ポリシリコン膜の形成時には、不純物（特にボロン）のイオン注入は行なわず、図８（ｃ）に示す高濃度不純物拡散領域１１８形成のためのイオン注入工程の際に、同時にゲート電極１１１内にボロンを導入する方法もある。しかし、この方法では、ゲート電極１１１の空乏化を防ぐために不純物のドーズ量を増やすと、ドーズ量を増やしたことにより高濃度不純物拡散領域１１８が深くなりすぎて、短チャネル効果が生じやすくなる。この短チャネル効果を抑制するために、不純物活性化のための熱処理時間を短縮すると、ゲート電極１１１中の不純物が十分にゲート絶縁膜付近まで（つまり、ゲート電極１１１の下部にまで）拡散しないため、結局、ゲート電極１１１の空乏化によってＭＩＳＦＥＴの駆動力は低下する。
【００１９】
本発明の目的は、ポリシリコン層を含むゲート電極を備え、トランジスタが微細化されたときにも、ゲート電極中の不純物のチャネル領域への侵入とゲート電極の空乏化とを共に抑制しうる半導体装置及びその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明は、ポリシリコン内の拡散が２種類あることに着目したもので、第１種の拡散は、シリコン結晶粒内の拡散（シリコン基板中と同じ）であり、第２種の拡散は、各結晶粒の粒界に沿って行なわれる拡散である。第１種の拡散は、通常のシリコン基板内の拡散と同様に、比較的高温でないと進行しない。第２種の拡散は、比較的低温で拡散し、拡散速度も第１種の拡散に比べて速い。
【００２１】
そこで、本発明の半導体装置の製造方法は、ゲート電極，ソース・ドレイン領域を形成した後に、低温長時間の第１の熱処理を行なう工程と、高温短時間の第２の熱処理を行なう工程とを含んでいる。
【００２２】
この方法により、第１の熱処理によって不純物（ドーパント）がゲート電極中の粒界を拡散して、ゲート電極の下面付近に達するが、粒界だけなのでゲート電極の下面付近の不純物濃度は比較的低い。その後、第２の熱処理により、不純物が粒界からゲート電極中の各結晶粒内に比較的均一に拡散する。したがって、ゲート電極の空乏化と、ゲート電極中の不純物の活性領域（チャネル領域）への侵入（突き抜け）とを併せて抑制することができ、駆動力の高い，かつしきい値電圧の安定したトランジスタを得ることができる。
【００２３】
特に、ゲート電極がＰ型不純物（ボロン）を含む場合に、ゲート電極中の不純物のチャネル領域への侵入が問題となる。そして、シリコン膜をパターニングする前にはＰ型不純物のイオン注入を行なわずに、ＰＭＩＳＦＥＴのソース・ドレイン領域形成のためのイオン注入の際に、ＰＭＩＳＦＥＴのゲート電極にＰ型不純物を導入することにより、ソース・ドレイン形成前の熱処理を経ることによって、ゲート電極中の不純物がチャネル領域に侵入するのを確実に抑制することができる。
【００２４】
第１の熱処理を、５５０℃よりも高く６５０℃よりも低い温度，１０ｓｅｃ以上の時間の条件で行ない、第２の熱処理を、１０００℃よりも高く１１００℃よりも低い温度，１０ｓｅｃよりも短時間の条件で行なうことが好ましい。
【００２５】
ゲート電極を、グレインサイズの大きいポリシリコンからなる下部ゲート電極と、下部ゲート電極よりもグレインサイズの小さいポリシリコンからなる少なくとも１層の上部ゲート電極とによって構成することにより、第１の熱処理による下部ゲート電極中の不純物の拡散を抑制することができるので、ゲート電極中の不純物のチャネル領域への侵入を効果的に抑制することができる。
【００２６】
その場合、シリコン膜を、アモルファスシリコンからなる下部シリコン膜と、ポリシリコンからなる少なくとも１つのポリシリコン膜とを含む多層構造にすることが好ましい。
【００２７】
そして、下部シリコン膜の厚さは、第２の熱処理により上記ソース・ドレイン領域の上記高濃度不純物拡散領域が拡大する寸法よりも厚く、上部シリコン膜の厚さよりも小さいことにより、ゲート電極中の不純物のチャネル領域への侵入をより効果的に抑制することができる。下部シリコン膜の厚さは、２０ｎｍ以上で５０ｎｍ以下の範囲が適正範囲である。
【００２８】
本発明の半導体装置は、グレインサイズの大きいポリシリコンからなる下部ゲート電極と、グレインサイズの小さいポリシリコンからなる少なくとも１層の上部ゲート電極とからなるゲート電極を備えている。
【００２９】
これにより、不純物（ドーパント）がゲート電極中の粒界を拡散するような第１の熱処理と、不純物が粒界からゲート電極中の各結晶粒内に比較的均一に拡散する第２の熱処理とを行なうことによって、ゲート電極の空乏化と、ゲート電極中の不純物の活性領域（チャネル領域）への侵入（突き抜け）とを併せて抑制することができる。
【００３０】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜図２（ｅ）は、第１の実施形態の半導体装置の製造工程を示す断面図である。本実施形態では、単層ポリシリコンゲート構造，かつ，デュアルゲート構造を有する半導体装置の製造工程について説明する。
【００３１】
まず、図１（ａ）に示す工程で、Ｐ型の半導体基板（シリコン基板）１１に、表面領域を複数の活性領域に区画する分離領域１２を形成した後、図１（ｂ）に示す工程で、しきい値調整のための不純物注入と、ウエル形成用の不純物注入とを行ない、Ｎチャネル型ＭＩＳＦＥＴ用の活性領域（ＮＭＩＳＦＥＴ形成領域Ｒｎｔ）であるＰウエル１４と、、Ｐチャネル型ＭＩＳＦＥＴ用の活性領域（ＰＭＩＳＦＥＴ形成領域Ｒｐｔ）であるＮウエル１５とを形成する。
【００３２】
次に、図１（ｃ）に示す工程で、各ウエル１４，１５上へのゲート絶縁膜１６の形成と、ゲート絶縁膜１６上へのポリシリコン膜１７の堆積とを行なう。このとき、ゲート絶縁膜１６の厚さは、例えば２ｎｍ程度である。ポリシリコン膜１７の厚さは、例えば１６０ｎｍ程度である。その後、ＰＭＩＳＦＥＴ形成領域Ｒｐｔを覆うレジスト膜１８を形成した後、レジスト膜１８をマスクとして、ポリシリコン膜１７のうちＮＭＩＳＦＥＴ形成領域Ｒｎｔに位置する部分にＮ型不純物であるリンイオン（Ｐ＋  ）を、注入エネルギー１０ｋｅＶ，ドーズ量８×１０１５・ｃｍ−２の条件で注入する。
【００３３】
ここで、本実施形態においては、ポリシリコン膜１７へのボロンのドープは行なわず、後述するソース・ドレイン領域形成のためのイオン注入の際にゲート電極にボロンを注入する。
【００３４】
次に、図１（ｄ）に示す工程で、ポリシリコン膜１７をパターニングして、Ｎチャネル型ＭＩＳＦＥＴのゲート電極２０と、Ｐチャネル型ＭＩＳＦＥＴのゲート電極２１とを形成する。なお、このとき、ゲート絶縁膜１６は、そのまま残っていてもよいし、図１（ｄ）に示すごとくゲート電極２０，２１と同じ形状にパターニングされてもよい。ＭＩＳＦＥＴには、ゲート長の短い高速用ＭＩＳＦＥＴや、ゲー長の長い低リーク用ＭＩＳＦＥＴなど、複数種類があり、ゲート電極２０，２１の長さにも何種類かある。たとえば、高速用のＭＩＳＦＥＴのゲート電極のゲート長は６５ｎｍ程度であり、低リーク用のＭＩＳＦＥＴのゲート電極のゲート長は９０ｎｍ程度である。
【００３５】
次に、図１（ｅ）に示す工程で、ＮＭＩＳＦＥＴ形成領域Ｒｎｔを覆うレジスト膜２２及びゲート電極２１をマスクとして、Ｎウエル１５内にボロンイオン（Ｂ＋  ）を、注入エネルギー０．５ｋｅＶ，ドーズ量４×１０１４・ｃｍ−２の条件で注入して、ＰＭＩＳＦＥＴのＬＤＤ領域又はエクステンション領域となる低濃度不純物拡散領域２３を形成する。
【００３６】
次に、図１（ｆ）に示す工程で、ＰＭＩＳＦＥＴ形成領域Ｒｐｔを覆うレジスト膜２４及びゲート電極２０をマスクとして、Ｐウエル１４内に砒素イオン（Ａｓ＋  ）を、注入エネルギー５ｋｅＶ，ドーズ量８×１０１４・ｃｍ−２の条件で注入して、ＮＭＩＳＦＥＴのＬＤＤ領域又はエクステンション領域となる低濃度不純物拡散領域２５を形成する。
【００３７】
次に、図２（ａ）に示す工程で、基板上にシリコン酸化膜，シリコン窒化膜等の絶縁膜を堆積した後、絶縁膜のエッチバックを行なうことにより、各ＭＩＳＦＥＴの各ゲート電極２０，２１の側面を覆うサイドウォール２６を形成する。
【００３８】
次に、図２（ｂ）に示す工程で、ＮＭＩＳＦＥＴ形成領域Ｒｎｔを覆うレジスト膜２７，ゲート電極２１及びサイドウォール２６をマスクとして、Ｎウエル１５内にボロンイオン（Ｂ＋  ）を、注入エネルギー３ｋｅＶ，ドーズ量５×１０１５・ｃｍ−２の条件で注入して、ＰＭＩＳＦＥＴのソース・ドレイン領域となる高濃度不純物拡散領域２８を形成する。このとき、ＰＭＩＳＦＥＴのゲート電極２１内に、Ｐ型不純物であるボロンが導入される。
【００３９】
次に、図２（ｃ）に示す工程で、ＰＭＩＳＦＥＴ形成領域Ｒｐｔを覆うレジスト膜２９，ゲート電極２０及びサイドウォール２６をマスクとして、Ｐウエル１４内に砒素イオン（Ａｓ＋  ）を、注入エネルギー５０ｋｅＶ，ドーズ量４×１０１５・ｃｍ−２の条件で注入して、ＮＭＩＳＦＥＴのソース・ドレイン領域となる高濃度不純物拡散領域３０を形成する。
【００４０】
次に、図２（ｄ）に示す工程で、ゲート電極２０，２１に注入された不純物（ドーパント）の活性化のための低温長時間の熱処理（第１の熱処理）を行なう。このときの条件は、温度が６００℃〜６７５℃の範囲で、熱処理におけるピーク温度での保持時間は、例えば６００℃の条件では１Ｈｒ程度、例えば６５０℃の条件では３０ｍｉｎ程度が好ましい。このような条件下での熱処理では、ＰＭＩＳＦＥＴのゲート電極２１内では、ポリシリコンの各結晶粒内へのボロンの拡散はほとんど生じることがなく、かつ、結晶粒界におけるボロンの拡散が生じる。したがって、半導体基板１１（単結晶）内ではボロンの拡散はほとんど生じない。なお、温度５５０℃での熱処理によっては、結晶粒界においても、ボロンの拡散はほとんど生じないので、５５０℃よりも高温で熱処理することが好ましい。温度６５０℃での熱処理によっては、ある程度結晶粒内へのボロンの拡散が生じることがわかっている。加熱方法は、電気炉における加熱，ランプによる加熱などがあり、どのような方法であってもかまわない。
【００４１】
次に、図２（ｅ）に示す工程で、ゲート電極２０，２１，不純物拡散領域２３，２５，２８，３０に注入された不純物（ドーパント）の活性化のための高温短時間の熱処理（第２の熱処理）を行なう。このときの条件は、温度１０５０℃〜１０７５℃の範囲で、ピーク温度での保持時間が０であるか、あっても実質的に０であることが好ましい。このような条件下での熱処理により、ポリシリコン層中の各結晶粒内への不純物の拡散や、半導体基板（単結晶）内での不純物の拡散が生じる。このような熱処理として、ピーク温度での保持時間が０又は実質的に０であるスパイクアニール，フラッシュアニール，レーザーアニールと呼ばれる方法を採用することが好ましい。第２の熱処理は、１０００℃よりも高く１１００℃よりも低い温度で、１０ｓｅｃよりも短時間の間行なうことが好ましい。
【００４２】
なお、図２（ｅ）に示す工程の後で、層間絶縁膜の形成と、配線層の形成とを交互に繰り返して、多層配線層が形成されるが、多層配線層の形成は公知の多種多様の方法によって行なうことができ、いずれの方法を用いてもよいので、本実施形態においては、多層配線層の形成工程の図示及び説明は省略する。
【００４３】
本実施形態の半導体装置の製造方法によると、不純物活性化のために第１，第２の熱処理を行なうことにより、以下のような作用が得られる。
【００４４】
まず、図２（ｄ）に示す低温長時間の第１の熱処理により、ＰＭＩＳＦＥＴのゲート電極２１内のボロンが結晶粒界を通ってゲート電極２１におけるゲート絶縁膜１６との境界付近の領域まで拡散する。このときの熱処理温度が６００℃〜６７５℃の範囲であれば、結晶粒内や半導体基板１１（単結晶）内でのボロンの拡散は実質的に無視しうる。
【００４５】
そして、図２（ｅ）に示す高温短時間の第２の熱処理により、結晶粒界から各結晶粒内にボロンが拡散し、ゲート電極２１中でのボロンの活性化が十分に行なわれる。したがって、図２（ｂ）に示す工程におけるボロンのイオン注入の際のドーズ量を特別多くしなくても、ＰＭＩＳＦＥＴの駆動力の低下を抑制することができる。
【００４６】
また、図２（ｅ）に示す高温短時間の第２の熱処理により、半導体基板１１中でのボロンの拡散が生じるので、ＰＭＩＳＦＥＴの低濃度不純物拡散領域２３及び高濃度不純物拡散領域２８中でもボロンが拡散して、ボロンの活性化が行なわれる。しかし、図２（ｂ）に示す工程におけるボロンのイオン注入の際のドーズ量を特別多くする必要もないので、ＰＭＩＳＦＥＴの高濃度不純物拡散領域２８が拡大しすぎることもない。第２の熱処理におけるボロンの拡散による高濃度不純物拡散領域２８の拡大量は、本実施形態では２０〜３０ｎｍの範囲である。
【００４７】
なお、第１の熱処理により、ゲート電極２１の結晶粒界を通ってゲート電極２１の下面付近までボロンが達しているが、各結晶粒内までボロンが拡散しているわけではないので、ゲート電極２１の下面付近の領域のボロン濃度はそれほど高くない。したがって、短時間の第２の熱処理により、ゲート電極２１中のボロンがゲート絶縁膜１６を通過して半導体基板１１のチャネル領域に侵入するのを効果的に抑制することができる。よって、このボロンのいわゆる突き抜けに起因するＰＭＩＳＦＥＴのしきい値電圧の変動はないか、あっても無視しうる程度に小さい。
【００４８】
それに対し、従来の方法のごとく、１回の熱処理によってゲート電極内に注入された不純物を活性化する場合には、ある程度の時間をかけてゲート電極の上部に注入された不純物をゲート電極の下面付近の領域の各結晶粒内に拡散させる必要があるので、その間に、結晶粒界を不純物が高速で拡散して、ゲート絶縁膜を通過してチャネル領域に侵入する確率が高くなる。
【００４９】
したがって、本実施形態の半導体装置の製造方法により、トランジスタが微細化されたときにも、ポリシリコン層を含むゲート電極中の不純物のチャネル領域への侵入とゲート電極の空乏化とをいずれも抑制することができ、駆動力の高い，しきい値電圧が安定したトランジスタを備えた半導体装置が得られる。
【００５０】
なお、本実施形態においては、ポリシリコン単層からなるゲート電極を備えた半導体装置の製造方法について説明したが、本発明はかかる実施形態に限定されるものではなく、ポリサイド構造のゲート電極であってもよい。その場合、ゲート電極の上部のシリサイド化は、ゲート電極形成後に公知のサリサイドプロセスを用いて行なうことができる。
【００５１】
（第２の実施形態）
図３（ａ）〜図４（ｅ）は、第２の実施形態の半導体装置の製造工程を示す断面図である。本実施形態では、２層ポリシリコンゲート構造，かつ，デュアルゲート構造を有する半導体装置の製造工程について説明する。
【００５２】
まず、図３（ａ）に示す工程で、Ｐ型の半導体基板１１（シリコン基板）に、表面領域を複数の活性領域に区画する分離領域１２を形成した後、図３（ｂ）に示す工程で、しきい値調整のための不純物注入と、ウエル形成用の不純物注入とを行ない、Ｎチャネル型ＭＩＳＦＥＴ用の活性領域（ＮＭＩＳＦＥＴ形成領域Ｒｎｔ）であるＰウエル１４と、、Ｐチャネル型ＭＩＳＦＥＴ用の活性領域（ＰＭＩＳＦＥＴ形成領域Ｒｐｔ）であるＮウエル１５とを形成する。
【００５３】
次に、図３（ｃ）に示す工程で、各ウエル１４，１５上へのゲート絶縁膜１６の形成と、ゲート絶縁膜１６上への下部シリコン膜１７ａ及び上部シリコン膜１７ｂの形成とを行なう。このとき、ゲート絶縁膜１６の厚さは、例えば２ｎｍ程度である。下部シリコン膜１７ａの厚さは例えば８０ｎｍ程度である。下部シリコン膜としてアモルファスシリコン膜を形成した場合、アモルファスシリコン膜は、その後、サイドウォール形成工程などの熱履歴を経ると、グレインサイズ（結晶粒の平均粒径）が例えば０．４μｍ程度に大きいポリシリコン膜に変化する。ただし、下部シリコン膜１７ａとして、グレインサイズの大きいポリシリコン膜を堆積してもよい。上部シリコン膜１７ｂはグレインサイズの小さいポリシリコンからなる。上部シリコン膜１７ｂの厚さは例えば８０ｎｍ程度であり、上部シリコン膜１７ｂを構成するポリシリコン中のグレインサイズは例えば２５ｎｍ程度であって、下部シリコン膜１７ａのグレインサイズよりもはるかに小さい。その後、ＰＭＩＳＦＥＴ形成領域Ｒｐｔを覆うレジスト膜１８を形成した後、レジスト膜１８をマスクとして、上部シリコン膜１７ｂのうちＮＭＩＳＦＥＴ形成領域Ｒｎｔに位置する部分にＮ型不純物であるリンイオン（Ｐ＋  ）を、注入エネルギー１０ｋｅＶ，ドーズ量８×１０１５・ｃｍ−２の条件で注入する。
【００５４】
ここで、本実施形態においては、上部シリコン膜１７ｂへのボロンのドープは行なわず、後述するソース・ドレイン領域形成のためのイオン注入の際にゲート電極にボロンを注入する。
【００５５】
次に、図３（ｄ）に示す工程で、下部シリコン膜１７ａ及び上部シリコン膜１７ｂをパターニングして、Ｎチャネル型ＭＩＳＦＥＴのゲート電極２０と、Ｐチャネル型ＭＩＳＦＥＴのゲート電極２１とを形成する。ＮＭＩＳＦＥＴのゲート電極２０は、グレインサイズの大きいポリシリコンからなる下部ゲート電極２０ａと、グレインサイズが小さいポリシリコンからなる上部ゲート電極２０ｂとを有している。ＰＭＩＳＦＥＴのゲート電極２１は、グレインサイズの大きいポリシリコンからなる下部ゲート電極２１ａと、グレインサイズが小さいポリシリコンからなる上部ゲート電極２１ｂとを有している。ただし、各下部ゲート電極２０ａ，２１ａは、通常のプロセス条件下では、図３（ｄ）に示す時点でアモルファスシリコン層である可能性が大きいが、その後、サイドウォール形成時などの高温処理工程を経ると、グレインサイズの大きいポリシリコン層になる。なお、このとき、ゲート絶縁膜１６は、そのまま残っていてもよいし、図３（ｄ）に示すごとくゲート電極２０，２１と同じ形状にパターニングされてもよい。第１の実施形態と同様に、たとえば、高速用のＭＩＳＦＥＴのゲート電極のゲート長は６５ｎｍ程度であり、低リーク用のＭＩＳＦＥＴのゲート電極のゲート長は９０ｎｍ程度である。
【００５６】
次に、図３（ｅ）に示す工程で、ＮＭＩＳＦＥＴ形成領域Ｒｎｔを覆うレジスト膜２２及びゲート電極２１をマスクとして、Ｎウエル１５内にボロンイオン（Ｂ＋  ）を、注入エネルギー０．５ｋｅＶ，ドーズ量４×１０１４・ｃｍ−２の条件で注入して、ＰＭＩＳＦＥＴのＬＤＤ領域又はエクステンション領域となる低濃度不純物拡散領域２３を形成する。
【００５７】
次に、図３（ｆ）に示す工程で、ＰＭＩＳＦＥＴ形成領域Ｒｐｔを覆うレジスト膜２４及びゲート電極２０をマスクとして、Ｐウエル１４内に砒素イオン（Ａｓ＋  ）を、注入エネルギー５ｋｅＶ，ドーズ量８×１０１４・ｃｍ−２の条件で注入して、ＮＭＩＳＦＥＴのＬＤＤ領域又はエクステンション領域となる低濃度不純物拡散領域２５を形成する。
【００５８】
次に、図４（ａ）に示す工程で、基板上にシリコン酸化膜，シリコン窒化膜等の絶縁膜を堆積した後、絶縁膜のエッチバックを行なうことにより、各ＭＩＳＦＥＴの各ゲート電極２０，２１の側面を覆うサイドウォール２６を形成する。
【００５９】
次に、図４（ｂ）に示す工程で、ＮＭＩＳＦＥＴ形成領域Ｒｎｔを覆うレジスト膜２７，ゲート電極２１及びサイドウォール２６をマスクとして、Ｎウエル１５内にボロンイオン（Ｂ＋  ）を、注入エネルギー３ｋｅＶ，ドーズ量５×１０１５・ｃｍ−２の条件で注入して、ＰＭＩＳＦＥＴのソース・ドレイン領域となる高濃度不純物拡散領域２８を形成する。このとき、ＰＭＩＳＦＥＴのゲート電極２１内に、Ｐ型不純物であるボロンが導入される。
【００６０】
次に、図４（ｃ）に示す工程で、ＰＭＩＳＦＥＴ形成領域Ｒｐｔを覆うレジスト膜２９，ゲート電極２０及びサイドウォール２６をマスクとして、Ｐウエル１４内に砒素イオン（Ａｓ＋  ）を、注入エネルギー５０ｋｅＶ，ドーズ量４×１０１５・ｃｍ−２の条件で注入して、ＮＭＩＳＦＥＴのソース・ドレイン領域となる高濃度不純物拡散領域１２０を形成する。
【００６１】
次に、図４（ｄ）に示す工程で、ゲート電極２０，２１に注入された不純物（ドーパント）の活性化のための低温長時間の熱処理（第１の熱処理）を行なう。このときの条件は、温度が６００℃〜６７５℃の範囲で、熱処理におけるピーク温度での保持時間は、例えば６００℃の条件では１Ｈｒ程度、例えば６５０℃の条件では３０ｍｉｎ程度が好ましい。このような条件下での熱処理では、ＰＭＩＳＦＥＴのゲート電極２１内では、ポリシリコンの各結晶粒内へのボロンの拡散はほとんど生じることがなく、かつ、結晶粒界におけるボロンの拡散が生じる。したがって、半導体基板１１内ではボロンの拡散はほとんど生じない。なお、温度５５０℃での熱処理によっては、結晶粒界においても、ボロンの拡散はほとんど生じない。温度６５０℃での熱処理によっては、ある程度結晶粒内へのボロンの拡散が生じることがわかっている。加熱方法は、電気炉における加熱，ランプによる加熱などがあり、どのような方法であってもかまわない。
【００６２】
次に、図４（ｅ）に示す工程で、ゲート電極２０，２１，不純物拡散領域２３，２５，２８，３０に注入された不純物（ドーパント）の活性化のための高温短時間の熱処理（第２の熱処理）を行なう。このときの条件は、温度１０５０℃〜１０７５℃の範囲で、ピーク温度での保持時間が０か、あっても実質的に０であることが好ましい。このような熱処理として、スパイクアニール，フラッシュアニール，レーザーアニールと呼ばれる方法を採用することが好ましい。
【００６３】
なお、図４（ｅ）に示す工程の後で、層間絶縁膜の形成と、配線層の形成とを交互に繰り返して、多層配線層が形成されるが、多層配線層の形成は公知の多種多様の方法によって行なうことができ、いずれの方法を用いてもよいので、本実施形態においては、多層配線層の形成工程の図示及び説明は省略する。
【００６４】
図５は、本実施形態の製造方法によって形成された半導体装置の断面図である。同図に示すように、本実施形態の半導体装置は、分離領域１２によって囲まれる活性領域にそれぞれ設けられたＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとを備えている。ＮＭＩＳＦＥＴは、半導体基板１１（シリコン基板）の一部に形成されたＰウエル１４と、Ｐウエル１４上に形成されたゲート絶縁膜１６と、ゲート絶縁膜１６上に形成されたゲート電極２０と、ゲート電極２０の側面を覆うサイドウォール２６と、Ｐウエル１４のうちゲート電極２０の両側に位置する領域に形成された低濃度不純物拡散領域２５及び高濃度不純物拡散領域３０からなるソース・ドレイン領域とを備えている。
【００６５】
そして、ＮＭＩＳＦＥＴのゲート電極２０は、グレインサイズの大きいポリシリコンからなる下部ゲート電極２０ａと、グレインサイズが小さいポリシリコンからなる上部ゲート電極２０ｂとを有している。ＰＭＩＳＦＥＴのゲート電極２１は、グレインサイズの大きいポリシリコンからなる下部ゲート電極２１ａと、グレインサイズが小さいポリシリコンからなる上部ゲート電極２１ｂとを有している。
【００６６】
本実施形態の半導体装置の製造方法によると、不純物活性化のために第１，第２の熱処理を行なうことにより、以下のような作用が得られる。
【００６７】
まず、図４（ｄ）に示す低温長時間の第１の熱処理により、ＰＭＩＳＦＥＴのゲート電極２１のうち小さなグレインサイズを有する上部ゲート電極２１ｂ内のボロンが結晶粒界を通って、下部ゲート電極２１ａの上面部に達する。このとき、下部ゲート電極２１ｂのグレインサイズは非常に大きいことから、結晶粒界が少ないので、下部電極２１ｂ内でのボロンの拡散はあまり進行しない。したがって、下部ゲート電極２１ａの下面付近の領域（ゲート絶縁膜１６との境界付近の領域）にはほとんどボロンは拡散していない。つまり、このときの熱処理温度が６００℃〜６７５℃の範囲であれば、上部ゲート電極２１ｂの結晶粒，下部ゲート電極２１ａ，半導体基板１１（単結晶）内でのボロンの拡散は実質的に無視しうる。
【００６８】
そして、図４（ｅ）に示す高温短時間の第２の熱処理により、上部ゲート電極２１ｂ及び下部ゲート電極２１ａの各結晶粒界から結晶粒内にボロンが拡散し、ゲート電極２１中でのボロンの活性化が十分に行なわれる。したがって、図４（ｂ）に示す工程におけるボロンのイオン注入の際のドーズ量を特別多くしなくても、ＰＭＩＳＦＥＴの駆動力の低下を抑制することができる。
【００６９】
また、図４（ｅ）に示す高温短時間の第２の熱処理により、半導体基板１１（単結晶）中でのボロンの拡散が生じるので、ＰＭＩＳＦＥＴの低濃度不純物拡散領域２３及び高濃度不純物拡散領域２８中でもボロンが拡散して、ボロンの活性化が十分に行なわれる。そして、図４（ｂ）に示す工程におけるボロンのイオン注入の際のドーズ量が特別多くないので、ＰＭＩＳＦＥＴの低濃度不純物拡散領域２３及び高濃度不純物拡散領域２８が拡大しすぎることもない。第２の熱処理におけるボロンの拡散によるＰＭＩＳＦＥＴの低濃度不純物拡散領域２３及び高濃度不純物拡散領域２８の拡大量は、本実施形態では２０〜３０ｎｍの範囲である。
【００７０】
特に、本実施形態では、第１の実施形態の効果に比べて、以下のようなさらに有利な効果を発揮することができる。
【００７１】
本実施形態においては、第１の熱処理により、ＰＭＩＳＦＥＴの上部ゲート電極２１ｂの粒界を通って、下部ゲート電極２１ａとの境界までは確実にボロンが達しているが、第２の熱処理が高温短時間であるので、第２の熱処理により、上部ゲート電極２１ｂ中のボロンが下部ゲート電極２１ａ及びゲート絶縁膜１６を通過して半導体基板１１のチャネル領域に侵入することはほとんどない。また、下部ゲート電極２１ａ中の結晶粒界は少ないので、第１の熱処理により下部ゲート電極２１ａの下面にまで達しているボロンはわずかである。よって、ボロンのいわゆる突き抜けに起因するＰＭＩＳＦＥＴのしきい値電圧の変動を、より効果的に抑制することができる。
【００７２】
したがって、本実施形態の半導体装置の製造方法により、トランジスタが微細化されたときにも、ポリシリコン層を含むゲート電極中の不純物のチャネル領域への侵入とゲート電極の空乏化とをいずれもより効果的に抑制することができる。
【００７３】
なお、上部ゲート電極を形成するポリシリコン層は２層以上存在していてもよく、２層以上の場合には、いずれのポリシリコン層のグレインサイズも下部ゲートを構成するポリシリコン層のグレインサイズよりも大きく、かつ、上方のポリシリコン層ほどグレインサイズが小さくなるようにすることが好ましい。
【００７４】
（第３の実施形態）
図６は、第３の実施形態の半導体装置の断面図である。本実施形態では、２層ポリシリコンゲート構造，かつ，デュアルゲート構造を有する半導体装置について説明する。本実施形態の半導体装置の製造方法は、第２の実施形態と基本的には同じであるので、その図示及び説明を省略する。
【００７５】
同図に示すように、本実施形態の半導体装置は、分離領域１２によって囲まれる活性領域にそれぞれ設けられたＮＭＩＳＦＥＴとＰＭＩＳＦＥＴとを備えている。ＮＭＩＳＦＥＴは、半導体基板１１の一部に形成されたＰウエル１４と、Ｐウエル１４上に形成されたゲート絶縁膜１６と、ゲート絶縁膜１６上に形成されたゲート電極２０と、ゲート電極２０の側面を覆うサイドウォール２６と、Ｐウエル１４のうちゲート電極２０の両側に位置する領域に形成された低濃度不純物拡散領域２５及び高濃度不純物拡散領域３０からなるソース・ドレイン領域とを備えている。
【００７６】
そして、ＮＭＩＳＦＥＴのゲート電極２０は、グレインサイズの大きいポリシリコンからなる下部ゲート電極２０ｘと、グレインサイズが小さいポリシリコンからなる上部ゲート電極２０ｙとを有している。ＰＭＩＳＦＥＴのゲート電極２１は、グレインサイズの大きいポリシリコンからなる下部ゲート電極２１ｘと、グレインサイズが小さいポリシリコンからなる上部ゲート電極２１ｙとを有している。
【００７７】
本実施形態の各ＭＩＳＦＥＴの基本的な構造は、図５に示す第２の実施形態の各ＭＩＳＦＥＴの構造と同じであるが、第１の実施形態とは下部ゲート電極２０ｘ，２１ｘが上部電極２０ｙ，２１ｙに比べて薄く形成されている点が異なる。
【００７８】
本実施形態では、下部ゲート電極２０ｘ，２１ｘの厚さは約３０ｎｍであり、上部ゲート電極２０ｙ，２１ｙの厚さは約１３０ｎｍである。下部デート電極２０ｘ，２１ｘの厚さは、高温短時間の条件下で行なわれる第２の熱処理（図４（ｅ）に示す工程）の際に、ＰＭＩＳＦＥＴの上部ゲート電極２１ｙの下面付近に存在するボロンが下部ゲート電極２１ｘの下面に実質的に達しない程度に定められている。具体的には、下部デート電極２０ｘ，２１ｘの厚さは、第２の熱処理におけるボロンの拡散によるＰＭＩＳＦＥＴの高濃度不純物拡散領域２８の拡大量と実質的に等しいか大きいように定められている。
【００７９】
したがって、本実施形態の半導体装置により、トランジスタが微細化されたときにも、第２の実施形態の効果と同じ効果を発揮することができる。加えて、本実施形態においては、第２の実施形態に比べて、ＰＭＩＳＦＥＴの下部ゲート電極２１ｘが上部ゲート電極２１ｙよりも薄いことから、よりゲート絶縁膜１６の近くまでボロンを拡散させることができるので、ＰＭＩＳＦＥＴの下部ゲート電極２１ｘの空乏化をより確実に抑制することができる。しかも、第２の熱処理の際におけるボロンのチャネル領域への侵入を確実に抑制することができる。
【００８０】
第２の実施形態において説明したように、第２の熱処理におけるボロンの拡散によるＰＭＩＳＦＥＴの高濃度不純物拡散領域２８の拡大量は、２０〜３０ｎｍ程度である。したがって、本実施形態においては、下部ゲート電極２０ｘ，２１ｘの厚さは２０ｎｍよりも大きいことが好ましい。一方、ＰＭＩＳＦＥＴの下部ゲート電極２１ｘが厚すぎると、下部ゲート電極２１ｘの空乏化を招くので、下部ゲート電極２１ｘの厚さは、５０ｎｍ以下であることが好ましい。
【００８１】
なお、上記各実施形態においては、ＰＭＩＳＦＥＴ形成領域のポリシリコン膜には、ゲート電極形成前にはボロンを導入しないようにしているが、ポリシリコン膜の形成からソース・ドレイン領域形成のためのイオン注入工程までの過程において、ボロンが実質的に拡散するような熱処理が行なわれない場合には、図１（ｃ）又は図３（ｃ）に示す工程の前後いずれかにおいて、ポリシリコン膜のうちＰＭＩＳＦＥＴ形成領域Ｒｐｔに位置する部分にボロンのイオン注入を行なってもよい。
【００８２】
上記各実施形態におけるゲート絶縁膜は、シリコン酸化膜であってもよいが、シリコン酸窒化膜であってもよい。
【００８３】
【発明の効果】
本発明の半導体装置及びその製造方法によれば、ポリシリコン層を含むゲート電極中の不純物のチャネル領域への侵入とゲート電極の空乏化とをいずれもより効果的に抑制することができ、よって、駆動力の高い，しきい値の安定した半導体装置を得ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は、第１の実施形態の半導体装置の製造工程の前半部を示す断面図である。
【図２】（ａ）〜（ｅ）は、第１の実施形態の半導体装置の製造工程の後半部を示す断面図である。
【図３】（ａ）〜（ｆ）は、第２の実施形態の半導体装置の製造工程の前半部を示す断面図である。
【図４】（ａ）〜（ｅ）は、第２の実施形態の半導体装置の製造工程の後半部を示す断面図である。
【図５】第２の実施形態の半導体装置の断面図である。
【図６】第３の実施形態の半導体装置の断面図である。
【図７】（ａ）〜（ｆ）は、従来の半導体装置の製造工程の前半部を示す断面図である。
【図８】（ａ）〜（ｅ）は、従来の半導体装置の製造工程の後半部を示す断面図である。
【符号の説明】
１１    半導体基板
１２    分離領域
１４    Ｐウエル
１５    Ｎウエル
１６    ゲート絶縁膜
１７    シリコン膜
１７ａ  下部シリコン膜
１７ｂ  上部シリコン膜
１８    レジスト膜
２０    ゲート電極
２０ａ  下部ゲート電極
２０ｂ  上部ゲート電極
２１    ゲート電極
２１ａ  下部ゲート電極
２１ｂ  上部ゲート電極
２０ｘ  下部ゲート電極
２０ｙ  上部ゲート電極
２１ｘ  下部ゲート電極
２１ｙ  上部ゲート電極
【図１】
2004356431.tif 000003
【図２】
2004356431.tif 000004
【図３】
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【図４】
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【図５】
2004356431.tif 000007
【図６】
2004356431.tif 000008
【図７】
2004356431.tif 000009
【図８】
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