【手続補正書】
【提出日】平成15年10月17日(2003.10.17)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
同一半導体基板に、
第１ゲート絶縁膜を有する第１ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を有する第２ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い絶縁膜を有する容量素子とを備え、
前記容量素子の前記絶縁膜は、前記半導体基板内に存在する第１半導体領域上に形成され、
前記容量素子の前記絶縁膜上に第１電極が存在し、
前記第１半導体領域は、前記容量素子の二つの電極のうちの一方の電極として作用し、
前記第１電極は、前記容量素子の他方の電極として作用し、
前記容量素子は、アナログ回路内の容量素子である半導体集積回路装置。
【請求項２】
同一半導体基板に、
第１ゲート絶縁膜を有する第１ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を有する第２ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い絶縁膜を有する容量素子とを備え、
前記容量素子の前記絶縁膜は、前記半導体基板内に存在する第１半導体領域上に形成され、
前記容量素子の前記絶縁膜上に第１電極が存在し、
前記第１半導体領域は、前記容量素子の二つの電極のうちの一方の電極として作用し、
前記第１電極は、前記容量素子の他方の電極として作用し、
前記容量素子は、フィルタ容量素子である半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記絶縁膜の膜厚と前記第２ゲート絶縁膜の膜厚がほぼ同一である半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴは、論理回路を構成し、
前記第２ＭＩＳＦＥＴは、入力回路または出力回路を構成する半導体集積回路装置。
【請求項５】
同一半導体基板に、
第１ゲート絶縁膜を有する第１ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を有する第２ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い絶縁膜を有する容量素子とを備え、
前記容量素子の前記絶縁膜は、前記半導体基板内に存在する第１半導体領域上に形成され、
前記容量素子の前記絶縁膜上に第１電極が存在し、
前記第１半導体領域は、前記容量素子の二つの電極のうちの一方の電極として作用し、
前記第１電極は、前記容量素子の他方の電極として作用し、
前記第２ＭＩＳＦＥＴは、第１電圧で動作し、
前記第１ＭＩＳＦＥＴは、前記第１電圧よりも低い第２電圧で動作し、
前記容量素子は、前記第１電圧よりも低い第３電圧で動作する半導体集積回路装置。
【請求項６】
同一半導体基板に、
第１ゲート絶縁膜を有する第１ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を有する第２ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い絶縁膜を有する容量素子とを備え、
前記容量素子の前記絶縁膜は、前記半導体基板内に存在する第１半導体領域上に形成され、
前記容量素子の前記絶縁膜上に第１電極が存在し、
前記第１半導体領域は、前記容量素子の二つの電極のうちの一方の電極として作用し、
前記第１電極は、前記容量素子の他方の電極として作用し、
前記第２ＭＩＳＦＥＴは、第１電圧で動作し、
前記第１ＭＩＳＦＥＴは、前記第１電圧よりも低い第２電圧で動作し、
前記容量素子は、前記第１電圧よりも低い電源電圧を有する半導体集積回路装置。
【請求項７】
同一半導体基板に、
第１ゲート絶縁膜を有する第１ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を有する第２ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い絶縁膜を有する容量素子とを備え、
前記容量素子の前記絶縁膜は、前記半導体基板内に存在する第１半導体領域上に形成され、
前記容量素子の前記絶縁膜上に第１電極が存在し、
前記第１半導体領域は、前記容量素子の二つの電極のうちの一方の電極として作用し、
前記第１電極は、前記容量素子の他方の電極として作用し、
前記第２ＭＩＳＦＥＴは、第１電圧で動作し、
前記第１ＭＩＳＦＥＴは、前記第１電圧よりも低い第２電圧で動作し、
前記第１電極と前記第１半導体領域との電位差が前記第１電圧よりも低い半導体集積回路装置。
【請求項８】
請求項５〜７のいずれか一項に記載の半導体集積回路装置において、
前記絶縁膜の膜厚と前記第２ゲート絶縁膜の膜厚がほぼ同一である半導体集積回路装置。
【請求項９】
請求項５〜８のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴの導電型は、前記第１ゲート絶縁膜上に形成された第１ゲート電極の導電型と同一であり、
前記第２ＭＩＳＦＥＴの導電型は、前記第２ゲート絶縁膜上に形成された第２ゲート電極の導電型と同一である半導体集積回路装置。
【請求項１０】
請求項５〜９のいずれか一項に記載の半導体集積回路装置において、
前記第１電極の導電型は、ｎ型であり、
前記第１半導体領域の導電型は、ｎ型である半導体集積回路装置。
【請求項１１】
請求項５〜９のいずれか一項に記載の半導体集積回路装置において、
前記第１電極の導電型は、ｎ型であり、
前記第１半導体領域の導電型は、ｐ型であり、
前記第１半導体領域内に一対のｎ型半導体領域が形成されている半導体集積回路装置。
【請求項１２】
同一半導体基板に、
第１ゲート絶縁膜および前記第１ゲート絶縁膜上に形成された第１ゲート電極を有する第１ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜および前記第２ゲート絶縁膜上に形成された第２ゲート電極を有する第２ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い絶縁膜を有する容量素子とを備え、
前記容量素子の前記絶縁膜は、前記半導体基板内に存在する第１半導体領域上に形成され、
前記容量素子の前記絶縁膜上に第１電極が存在し、
前記第１半導体領域は、前記容量素子の二つの電極のうちの一方の電極として作用し、
前記第１電極は、前記容量素子の他方の電極として作用し、
前記第２ＭＩＳＦＥＴの導電型は、前記第２ゲート電極の導電型と同一であり、
前記第１半導体領域の導電型は、ｎ型であり、
前記第１電極の導電型は、ｎ型である半導体集積回路装置。
【請求項１３】
請求項１２記載の半導体集積回路装置において、
前記絶縁膜の膜厚と前記第２ゲート絶縁膜の膜厚がほぼ同一である半導体集積回路装置。
【請求項１４】
同一半導体基板に、
第１ゲート絶縁膜および前記第１ゲート絶縁膜上に形成された第１ゲート電極を有する第１ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜および前記第２ゲート絶縁膜上に形成された第２ゲート電極を有する第２ＭＩＳＦＥＴと、
前記第１ゲート絶縁膜よりも膜厚が厚い絶縁膜を有する容量素子とを備え、
前記容量素子の前記絶縁膜は、前記半導体基板内に存在する第１半導体領域上に形成され、
前記容量素子の前記絶縁膜上に第１電極が存在し、
前記第１半導体領域は、前記容量素子の二つの電極のうちの一方の電極として作用し、
前記第１電極は、前記容量素子の他方の電極として作用し、
前記第２ＭＩＳＦＥＴおよび前記第２ゲート電極のそれぞれの導電型は、ｎ型であり、
前記第１半導体領域の導電型は、ｐ型であり、
前記第１半導体領域内に一対のｎ型半導体領域が形成され、
前記容量素子のしきい値電圧は、前記第２ＭＩＳＦＥＴのしきい値電圧よりも低い半導体集積回路装置。
【請求項１５】
請求項１４記載の半導体集積回路装置において、
前記絶縁膜の膜厚と前記第２ゲート絶縁膜の膜厚がほぼ同一である半導体集積回路装置。
【請求項１６】
請求項１２または１３記載の半導体集積回路装置において、
前記第１半導体領域内に、一対のｎ型第２半導体領域が存在する半導体集積回路装置。
【請求項１７】
請求項１２〜１６のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴの導電型は、前記第１ゲート電極の導電型と同一である半導体集積回路装置。
【請求項１８】
請求項１０、１２、１３または１６記載の半導体集積回路装置において、
前記第２ＭＩＳＦＥＴの導電型は、ｐ型であり、
前記容量素子のしきい値電圧は、前記第２ＭＩＳＦＥＴのしきい値電圧よりも高い半導体集積回路装置。
【請求項１９】
請求項１１、１４または１５記載の半導体集積回路装置において、
前記第２ＭＩＳＦＥＴの導電型は、ｎ型であり、
前記容量素子のしきい値電圧は、前記第２ＭＩＳＦＥＴのしきい値電圧よりも低い半導体集積回路装置。
【請求項２０】
請求項１０、１２、１３、１６または１８記載の半導体集積回路装置において、
前記容量素子は、蓄積領域を使用する半導体集積回路装置。
【請求項２１】
請求項１１、１４、１５または１９記載の半導体集積回路装置において、
前記容量素子は、反転領域を使用する半導体集積回路装置。
【請求項２２】
請求項５〜２１のいずれか一項に記載の半導体集積回路装置において、
前記容量素子は、アナログＰＬＬ回路内の容量素子である半導体集積回路装置。
【請求項２３】
請求項５〜２１のいずれか一項に記載の半導体集積回路装置において、
前記容量素子は、フィルタ容量素子である半導体集積回路装置。
【請求項２４】
請求項２２または２３記載の半導体集積回路装置において、
さらに、電源電圧安定化容量素子を備え、
前記電源電圧安定化容量素子の絶縁膜の膜厚は、前記第１ゲート絶縁膜の膜厚とほぼ同じである半導体集積回路装置。
【請求項２５】
請求項１〜２４のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴは、論理回路を構成する半導体集積回路装置。
【請求項２６】
請求項１〜２４のいずれか一項に記載の半導体集積回路装置において、
前記第１ＭＩＳＦＥＴは、マイクロプロセッサユニットを構成する半導体集積回路装置。
【請求項２７】
請求項１〜２６のいずれか一項に記載の半導体集積回路装置において、
前記第２ＭＩＳＦＥＴは、ＤＲＡＭのメモリセルを構成する半導体集積回路装置。
【請求項２８】
請求項１〜２６のいずれか一項に記載の半導体集積回路装置において、
前記第２ＭＩＳＦＥＴは、ＳＲＡＭのメモリセルを構成する半導体集積回路装置。
【請求項２９】
請求項１〜２６のいずれか一項に記載の半導体集積回路装置において、
前記第２ＭＩＳＦＥＴは、入力回路または出力回路を構成する半導体集積回路装置。
【請求項３０】
請求項１〜２９のいずれか一項に記載の半導体集積回路装置において、
前記容量素子は、前記第２ＭＩＳＦＥＴによって構成された複数の回路に囲まれた領域内に存在する半導体集積回路装置。
【請求項３１】
請求項１〜３０のいずれか一項に記載の半導体集積回路装置において、
前記第１ゲート絶縁膜の膜厚は、３ｎｍ以下である半導体集積回路装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
【発明が解決しようとする課題】
近年、ＭＩＳＦＥＴの微細化に伴ってゲート酸化膜厚が３ｎｍ以下まで薄くなりつつある。しかし、ゲート酸化膜厚がこの程度まで薄くなると、ゲート酸化膜中の欠陥や直接トンネル電流によるリーク電流の増加が顕在化し、容量素子に使用した場合、安定した容量を得ることが困難になってきた。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
上記容量素子Ｃ1のゲート酸化膜９Ｂは、リーク電流を低減するために、前記入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）のゲート酸化膜９Ｂと同じ厚い膜厚（例えば６．５nm）で形成されている。また、上記容量素子Ｃ1のゲート電極１０Ｅは、前記基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）のゲート電極１０Ａ、１０Ｂおよび入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）のゲート電極１０Ｃ、１０Ｄと同じくポリメタル構造で構成されている。さらに、上記容量素子Ｃ1は、低い電源電圧でも安定に動作するよう、ゲート電極１０Ｅの一部を構成する多結晶シリコン膜にｎ型不純物（例えばＡｓ）がドープされている。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
上記容量素子Ｃ1は、入出力バッファ回路４を構成するＭＩＳＦＥＴ（Ｑｎ4,Ｑｐ4）と同じ厚い膜厚のゲート酸化膜９Ｂを使用しているため、基本セル２を構成するＭＩＳＦＥＴ（Ｑｎ1,Ｑｐ1）と同じ薄い膜厚のゲート酸化膜９Ａを使用して作成した容量素子に比べてリーク電流が少ない。その反面、ｐチャネル型ＭＩＳＦＥＴの蓄積領域を容量素子として使用する場合は、図６の破線で示すように、ゲート入力電圧が低い領域において安定した容量が得られない。そこで、本実施の形態では、ゲート電極１０Ｅの一部を構成する多結晶シリコン膜にｎ型不純物（例えばＡｓ）をドープし、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を高くする。これにより、図６の実線で示すように、ゲート入力電圧が低い領域でも安定した容量が得られるようになるので、チャージポンプ回路Ｃ．Ｐ．の出力電圧（ＣＰＯＵＴ）が高い領域においても低い領域においても安定した容量を得ることができる。


【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2001085625.tif 000001