(57)【要約】【課題】消費電流が小さな振幅変換回路を提供する。【解決手段】このレベルシフタ３は、入力信号ＶＩの電位（０Ｖまたは３Ｖ）に応じた値の電流を出力ノードＮ１１から流出させるＮ型ＴＦＴ２５と、参照電位ＶＲ（＝１．５Ｖ）に応じた値の電流を出力ノードＮ１２から流出させるＮ型ＴＦＴ２６と、制御信号φ２が７．５Ｖにされたことに応じて出力ノードＮ１１，Ｎ１２間に生じた電位差を電源電圧ＶＤＤ（＝７．５Ｖ）に増幅するＴＦＴ１１〜１４からなる差動増幅回路と、差動増幅回路が活性化される前の期間に出力ノードＮ１１，Ｎ１２を０Ｖに初期化するＮ型ＴＦＴ１５，１６とを備える。初期状態およびレベルシフト動作終了後に貫通電流が流れないので、消費電流が小さくて済む。【選択図】        図２
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【特許請求の範囲】
【請求項１】
その一方のレベルが第１の電位であり、その他方のレベルが前記第１の電位よりも高い第２の電位である第１の信号を、その一方のレベルが前記第１の電位であり、その他方のレベルが前記第２の電位よりも高い第３の電位である第２の信号に変換する振幅変換回路であって、
第１の出力ノードから前記第１の信号の電位に応じた値の電流を流出させる第１の放電回路、
第２の出力ノードから前記第１および第２の電位間の参照電位に応じた値の電流を流出させる第２の放電回路、
制御信号が活性化レベルにされたことに応じて活性化され、前記第１および第２の出力ノード間に生じた電位差を前記第３および第１の電位の差の電圧に増幅する差動増幅回路、および
前記差動増幅回路が活性化される前の期間に前記第１および第２の出力ノードの各々を初期電位に設定する初期化回路を備える、振幅変換回路。
【請求項２】
前記第１の放電回路は、
前記第１および第２の出力ノードのうちの少なくとも一方の出力ノードが前記第１および第３の電位間の所定の電位を超えたことに応じて非導通になる第１のスイッチング素子、
前記第１の出力ノードと前記第１の電位のラインとの間に前記第１のスイッチング素子と直列接続された第１のＮ型トランジスタ、および
前記第１のＮ型トランジスタのしきい値電位と前記第１の信号の電位に応じた電位とを加算した電位を前記第１のＮ型トランジスタの入力電極に与える第１の電位発生回路を含み、
前記第２の放電回路は、
前記第１および第２の出力ノードのうちの少なくとも一方の出力ノードが前記第１および第３の電位間の所定の電位を超えたことに応じて非導通になる第２のスイッチング素子、
前記第２の出力ノードと前記第１の電位のラインとの間に前記第２のスイッチング素子と直列接続された第２のＮ型トランジスタ、および
前記第２のＮ型トランジスタのしきい値電位と前記参照電位に応じた電位とを加算した電位を前記第２のＮ型トランジスタの入力電極に与える第２の電位発生回路を含む、請求項１に記載の振幅変換回路。
【請求項３】
前記第１の電位発生回路は、前記差動増幅回路が活性化されている期間は前記第１のＮ型トランジスタのしきい値電位と前記第１の信号の電位に応じた電位とを加算した電位を前記第１のＮ型トランジスタの入力電極に与え、前記差動増幅回路が活性化されていない期間は前記第１のＮ型トランジスタのしきい値電位を前記第１のＮ型トランジスタの入力電極に与え、
前記第２の電位発生回路は、前記差動増幅回路が活性化されている期間は前記第２のＮ型トランジスタのしきい値電位と前記参照電位に応じた電位とを加算した電位を前記第２のＮ型トランジスタの入力電極に与え、前記差動増幅回路が活性化されていない期間は前記第２のＮ型トランジスタのしきい値電位を前記第２のＮ型トランジスタの入力電極に与える、請求項２に記載の振幅変換回路。
【請求項４】
前記制御信号の非活性化レベルおよび活性化レベルは、それぞれ前記第１および第３の電位であり、
前記差動増幅回路は、
それらの第１の電極がともに前記制御信号を受け、それらの第２の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第１および第２のＰ型トランジスタ、および
それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの第２の電極がともに前記第１の電位を受け、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第３および第４のＮ型トランジスタを含み、
前記初期電位は前記第１の電位である、請求項１から請求項３のいずれかに記載の振幅変換回路。
【請求項５】
前記制御信号の非活性化レベルおよび活性化レベルは、それぞれ前記第１および第３の電位であり、
前記差動増幅回路は、
前記差動増幅器が活性化される前の期間に第１および第２のノードを前記第３の電位に充電する充電回路、
それらの第１の電極がともに前記制御信号を受け、それらの第２の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの入力電極がそれぞれ前記第１および第２のノードに接続された第３および第４のＮ型トランジスタ、
それらの第１の電極がそれぞれ前記第１および第２のノードに接続され、それらの第２の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第５および第６のＮ型トランジスタ、および
それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの第２の電極がともに前記第１の電位を受け、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第７および第８のＮ型トランジスタを含み、
前記初期電位は前記第１の電位である、請求項１から請求項３のいずれかに記載の振幅変換回路。
【請求項６】
前記制御信号の非活性化レベルおよび活性化レベルは、それぞれ前記第１および第３の電位であり、
前記差動増幅回路は、
前記差動増幅器が活性化される前の期間に第１および第２のノードを前記第３の電位に充電する充電回路、
それらの第１の電極がともに前記制御信号を受け、それらの第２の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの入力電極がそれぞれ前記第１および第２のノードに接続された第３および第４のＮ型トランジスタ、
それらの第１の電極がそれぞれ前記第１および第２のノードに接続され、それらの第２の電極がともに前記第１の電位を受け、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第５および第６のＮ型トランジスタ、および
それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの第２の電極がともに前記第１の電位を受け、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第７および第８のＮ型トランジスタを含み、
前記初期電位は前記第１の電位である、請求項１から請求項３のいずれかに記載の振幅変換回路。
【請求項７】
前記初期化回路は、それらの一方電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの他方電極が前記初期電位を受け、前記差動増幅回路が活性化される期間に非導通になる第３および第４のスイッチング素子を含む、請求項１から請求項６のいずれかに記載の振幅変換回路。
【請求項８】
その一方のレベルが第１の電位であり、その他方のレベルが前記第１の電位よりも高い第２の電位である第１の信号を、その一方のレベルが前記第１の電位であり、その他方のレベルが前記第２の電位よりも高い第３の電位である第２の信号に変換する振幅変換回路であって、
第１の出力ノードから前記第１の信号の電位に応じた値の電流を流出させる放電回路、
制御信号が活性化レベルにされたことに応じて活性化され、前記第１の出力ノードの電位が第２の出力ノードの電位よりも低い場合は前記第１および第２の出力ノードの電位をそれぞれ前記第１および第３の電位にし、それ以外の場合は前記第１および第２の出力ノードの電位をそれぞれ前記第３および第１の電位にする差動増幅回路、および
前記差動増幅回路が活性化される前の期間に前記第１および第２の出力ノードの各々を初期電位に設定する初期化回路を備える、振幅変換回路。
【請求項９】
前記放電回路は、
前記第１の出力ノードと前記第１の電位のラインとの間に接続された第１のＮ型トランジスタ、および
前記第１のＮ型トランジスタのしきい値電位と前記第１の信号の電位に応じた電位とを加算した電位を前記第１のＮ型トランジスタの入力電極に与える電位発生回路を含む、請求項８に記載の振幅変換回路。
【請求項１０】
前記電位発生回路は、前記差動増幅回路が活性化されている期間は前記第１のＮ型トランジスタのしきい値電位と前記第１の信号の電位に応じた電位とを加算した電位を前記第１のＮ型トランジスタの入力電極に与え、前記差動増幅回路が活性化されていない期間は前記第１のＮ型トランジスタのしきい値電位を前記第１のＮ型トランジスタの入力電極に与える、請求項９に記載の振幅変換回路。
【請求項１１】
前記制御信号の非活性化レベルおよび活性化レベルは、それぞれ前記第１および第３の電位であり、
前記差動増幅回路は、
それらの第１の電極がともに前記制御信号を受け、それらの第２の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第１および第２のＰ型トランジスタ、および
それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの第２の電極がともに前記第１の電位を受け、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第２および第３のＮ型トランジスタを含み、
前記第３のＮ型トランジスタの電流駆動能力は前記第２のＮ型トランジスタの電流駆動能力よりも高く、
前記初期電位は前記第１の電位である、請求項８から請求項１０のいずれかに記載の振幅変換回路。
【請求項１２】
前記制御信号の非活性化レベルおよび活性化レベルは、それぞれ前記第１および第３の電位であり、
前記差動増幅回路は、
前記差動増幅器が活性化される前の期間に第１および第２のノードを前記第３の電位に充電する充電回路、
それらの第１の電極がともに前記制御信号を受け、それらの第２の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの入力電極がそれぞれ前記第１および第２のノードに接続された第２および第３のＮ型トランジスタ、
それらの第１の電極がそれぞれ前記第１および第２のノードに接続され、それらの第２の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第４および第５のＮ型トランジスタ、および
それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの第２の電極がともに前記第１の電位を受け、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第６および第７のＮ型トランジスタを含み、
前記第７のＮ型トランジスタの電流駆動能力は前記第６のＮ型トランジスタの電流駆動能力よりも高く、
前記初期電位は前記第１の電位である、請求項８から請求項１０のいずれかに記載の振幅変換回路。
【請求項１３】
前記制御信号の非活性化レベルおよび活性化レベルは、それぞれ前記第１および第３の電位であり、
前記差動増幅回路は、
前記差動増幅器が活性化される前の期間に第１および第２のノードを前記第３の電位に充電する充電回路、
それらの第１の電極がともに前記制御信号を受け、それらの第２の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの入力電極がそれぞれ前記第１および第２のノードに接続された第２および第３のＮ型トランジスタ、それらの第１の電極がそれぞれ前記第１および第２のノードに接続され、それらの第２の電極がともに前記第１の電位を受け、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第４および第５のＮ型トランジスタ、および
それらの第１の電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの第２の電極がともに前記第１の電位を受け、それらの入力電極がそれぞれ前記第２および第１の出力ノードに接続された第６および第７のＮ型トランジスタを含み、
前記第７のＮ型トランジスタの電流駆動能力は前記第６のＮ型トランジスタの電流駆動能力よりも高く、
前記初期電位は前記第１の電位である、請求項８から請求項１０のいずれかに記載の振幅変換回路。
【請求項１４】
前記初期化回路は、それらの一方電極がそれぞれ前記第１および第２の出力ノードに接続され、それらの他方電極が前記初期電位を受け、前記差動増幅回路が活性化される期間に非導通になる第２および第３のスイッチング素子を含む、請求項８から請求項１３のいずれかに記載の振幅変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は振幅変換回路に関し、特に、信号の振幅電圧を変換する振幅変換回路に関する。
【０００２】
【従来の技術】
図７は、従来の１入力型レベルシフタ７０の構成を示す回路図である。図７において、このレベルシフタ７０は、ＮチャネルＭＯＳトランジスタ７１〜７３、キャパシタ７４およびインバータ７５を備える。ＮチャネルＭＯＳトランジスタ７１のドレインは入力信号ＶＩを受け、そのソースはノードＮ７１に接続され、そのゲートは制御信号φを受ける。ＮチャネルＭＯＳトランジスタ７２のドレインは参照電位ＶＲを受け、そのソースはノードＮ７１に接続され、そのゲートは制御信号／φを受ける。キャパシタ７４およびインバータ７５は、ノードＮ７１と出力ノードＮ７５の間に直列接続される。ＮチャネルＭＯＳトランジスタ７３は、インバータ７５に並列接続され、そのゲートは制御信号／φを受ける。入力信号ＶＩの「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。参照電位ＶＲは、入力信号ＶＩの「Ｈ」レベルと「Ｌ」レベルの中間レベルすなわち１．５Ｖである。インバータ７５は、電源電位ＶＣＣ（＝７．５Ｖ）のラインと接地電位ＧＮＤ（＝０Ｖ）のラインとの間に直列接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含む周知のものである。
【０００３】
次に、このレベルシフタ７０の動作について説明する。初期状態では、制御信号φ，／φはそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。これにより、ＮチャネルＭＯＳトランジスタ７１が非導通になるとともにＮチャネルＭＯＳトランジスタ７２が導通し、ノードＮ７１が参照電位ＶＲにされる。また、ＮチャネルＭＯＳトランジスタ７３が導通し、インバータ７５の入力ノードＮ７４と出力ノードＮ７５が接続され、図８（ａ）に示すように、インバータ７５の入出力伝達特性曲線とＶｉｎ＝Ｖｏｕｔの直線の交点Ａでインバータ７５が動作し、ノードＮ７４，Ｎ７５の電位はＶａ＝ＶＣＣ／２となる。
【０００４】
ある時刻において、信号φ，／φがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされると、ＮチャネルＭＯＳトランジスタ７２，７３が非導通にされるとともにＮチャネルＭＯＳトランジスタ７１が導通し、インバータ７５が活性化されるとともに入力信号ＶＩのレベルがノードＮ７１に伝達される。入力信号ＶＩが「Ｈ」レベル（３Ｖ）の場合は、ノードＮ７１の電位は１．５Ｖから３Ｖに変化する。この電位変化分はキャパシタ７４を介してノードＮ７４に伝達され、ノードＮ７４の電位がΔＶだけ上昇する。ここでΔＶは、ノードＮ７１の１．５Ｖから３Ｖへの電位変化に基づいてノードＮ７４に生じる電位変化である。
【０００５】
図８（ａ）に示したように、インバータ７５の入力電位ＶｉｎがΔＶだけ上昇すると、インバータ７５の出力電位ＶｏｕｔがＡ点から下降してＢ点で安定する。つまり、インバータ７５の出力電位Ｖｏｕｔは０Ｖになる。
【０００６】
入力信号ＶＩが「Ｌ」レベル（０Ｖ）の場合は、ノードＮ７１の電位は１．５Ｖから０Ｖに変化し、ノードＮ７５の電位がΔＶだけ低下する。この場合は、インバータ７５の出力電位ＶｏｕｔはＡ点から上昇してＣ点で安定する。つまり、インバータ７５の出力電位Ｖｏｕｔは７．５Ｖになる。したがって、振幅電圧が３Ｖの入力信号ＶＩは、振幅電圧が７．５Ｖの信号ＶＯに変換されたことになる。このようなレベルシフタ７０は、たとえば特許文献１に開示されている。
【０００７】
【特許文献１】
特公平２−３１５２３号公報
【０００８】
【発明が解決しようとする課題】
図８（ｂ）は、インバータ７５の入力電位Ｖｉｎと消費電流Ｉｃｃの関係を示す図である。図８（ｂ）において、インバータ７５の消費電流Ｉｃｃは、Ｖｉｎ＝Ｖｏｕｔ＝ＶＣＣ／２のときに最大になる。これは、Ｖｉｎ＝Ｖｏｕｔ＝ＶＣＣ／２の場合は、インバータ７５に含まれるＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの両方が導通し、電源電位ＶＣＣのラインと接地電位ＧＮＤのラインとの間に貫通電流が流れるためである。しかるに従来のレベルシフタ７０では、初期状態においてインバータ７５をＶｉｎ＝Ｖｏｕｔ＝ＶＣＣ／２の条件で動作させていたので、消費電流が大きいという問題があった。
【０００９】
それゆえに、この発明の主たる目的は、消費電流が小さな振幅変換回路を提供することである。
【００１０】
【課題を解決するための手段】
この発明に係る振幅変換回路は、その一方のレベルが第１の電位であり、その他方のレベルが第１の電位よりも高い第２の電位である第１の信号を、その一方のレベルが第１の電位であり、その他方のレベルが第２の電位よりも高い第３の電位である第２の信号に変換する振幅変換回路であって、第１の出力ノードから第１の信号の電位に応じた値の電流を流出させる第１の放電回路と、第２の出力ノードから第１および第２の電位間の参照電位に応じた値の電流を流出させる第２の放電回路と、制御信号が活性化レベルにされたことに応じて活性化され、第１および第２の出力ノード間に生じた電位差を第３および第１の電位の差の電圧に増幅する差動増幅回路と、差動増幅回路が活性化される前の期間に第１および第２の出力ノードの各々を初期電位に設定する初期化回路とを備えたものである。
【００１１】
また、この発明に係る他の振幅変換回路は、その一方のレベルが第１の電位であり、その他方のレベルが第１の電位よりも高い第２の電位である第１の信号を、その一方のレベルが第１の電位であり、その他方のレベルが第２の電位よりも高い第３の電位である第２の信号に変換する振幅変換回路であって、第１の出力ノードから第１の信号の電位に応じた値の電流を流出させる放電回路と、制御信号が活性化レベルにされたことに応じて活性化され、第１の出力ノードの電位が第２の出力ノードの電位よりも低い場合は第１および第２の出力ノードの電位をそれぞれ第１および第３の電位にし、それ以外の場合は第１および第２の出力ノードの電位をそれぞれ第３および第１の電位にする差動増幅回路と、差動増幅回路が活性化される前の期間に第１および第２の出力ノードの各々を初期電位に設定する初期化回路とを備えたものである。
【００１２】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１による携帯電話機の画像表示に関連する部分の構成を示すブロック図である。図１において、この携帯電話機は、ＭＯＳＴ（ＭＯＳトランジスタ）型集積回路である制御用ＬＳＩ１と、ＴＦＴ（薄膜トランジスタ）型集積回路である液晶表示装置２とを備え、液晶表示装置２はレベルシフタ３および液晶表示部４を含む。
【００１３】
制御用ＬＳＩ１は、主にＭＯＳトランジスタで構成され、液晶表示装置２用の制御信号を出力する。この制御信号の「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号は実際には多数生成されるが、ここでは説明の簡単化のため制御信号を１つとする。レベルシフタ３は、ＴＦＴで構成され、制御用ＬＳＩ１からの制御信号の論理レベルを変換して内部制御信号を生成する。この内部制御信号の「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。液晶表示部４は、主にＴＦＴで構成され、レベルシフタ３からの内部制御信号に従って画像を表示する。
【００１４】
レベルシフタ３が必要とされる理由は、ＴＦＴのしきい値電圧が制御用ＬＳＩ１の出力信号の振幅と同程度の電圧（３Ｖ程度）であるため、レベルシフタ３を設けないと液晶表示部４が安定に動作しないからである。制御用ＬＳＩ１の出力信号が接地電位ＧＮＤを基準電位とする正極性の信号である場合は、Ｎ型ＴＦＴのしきい値電圧ＶＴＮと制御用ＬＳＩ１の出力信号の振幅電圧との高低関係が問題になる。制御用ＬＳＩ１の出力信号が電源電位ＶＣＣを基準電位とする負極性の信号である場合は、Ｐ型ＴＦＴのしきい値電圧ＶＴＰと制御用ＳＬＳＩの出力信号の振幅電圧との高低関係が問題になる。制御用ＬＳＩ１の出力信号は、一般には正極性である。
【００１５】
レベルシフタには、互いに相補な２つの信号ＶＩ，／ＶＩが入力される２入力型と、１つの信号ＶＩが入力される１入力型がある。２入力型は、２つの入力信号ＶＩ，／ＶＩのみでレベルシフト動作が可能であるが、入力信号数が増大し、システムの小型化が困難になる。１入力型は、入力信号数が少なくシステムの小型化が容易であるが、入力信号ＶＩのみでは動作できず、レベルシフトされた制御信号φ，／φによって駆動される必要がある。上記の点を考慮し、実際の液晶表示装置では、１入力型レベルシフタを駆動するための信号φ，／φを２入力型レベルシフタで生成し、その他の信号ＶＯを１入力型レベルシフタで生成している。以下、この発明の特徴となる１入力型レベルシフタについて詳細に説明する。
【００１６】
図２は、レベルシフタ３の構成を示す回路図である。図２において、このレベルシフタ３は、Ｐ型ＴＦＴ１１，１２，２０、Ｎ型ＴＦＴ１３〜１６，２１〜２６，３１〜３６，４３〜４６、抵抗素子３０およびキャパシタ３７，４７を含む。Ｐ型ＴＦＴ１１，１２，２０の各々は−３Ｖ程度のしきい値電圧ＶＴＰを有し、Ｎ型ＴＦＴ１３〜１６，２１〜２６，３１〜３６，４３〜４６の各々は３Ｖ程度のしきい値電圧ＶＴＮを有する。
【００１７】
Ｐ型ＴＦＴ１１，１２のソースはともにノードＮ１０に接続され、それらのドレインはそれぞれ出力ノードＮ１１，Ｎ１２に接続され、それらのゲートはそれぞれ出力ノードＮ１２，Ｎ１１に接続される。Ｎ型ＴＦＴ１３，１４のドレインはそれぞれ出力ノードＮ１１，Ｎ１２に接続され、それらのソースはともに接地電位ＧＮＤのラインに接続され、それらのゲートはそれぞれ出力ノードＮ１２，Ｎ１１に接続される。制御信号φ２の「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。ＴＦＴ１１〜１４は、制御信号φ２が７．５Ｖにされたことに応じて、出力ノードＮ１１，Ｎ１２間の電位差を７．５Ｖに増幅する正帰還型差動増幅回路を構成する。ノードＮ１１，Ｎ１２には、互いに相補な信号／ＶＯ，ＶＯがそれぞれ出力される。信号／ＶＯ，ＶＯの各々の「Ｈ」レベルは７．５Ｖであり、各々の「Ｌ」レベルは０Ｖである。
【００１８】
Ｎ型ＴＦＴ１５，１６はそれぞれ出力ノードＮ１１，Ｎ１２と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはともに制御信号／φを受ける。制御信号／φの「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。Ｎ型ＴＦＴ１５，１６は、制御信号／φが「Ｈ」レベルにされたことに応じて出力ノードＮ１１，Ｎ１２の電位を接地電位ＧＮＤに初期化する初期化回路を構成する。
【００１９】
抵抗素子３０およびＮ型ＴＦＴ３１，３２は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｎ型ＴＦＴ３１，３２のゲートは、それぞれそれらのドレインに接続されている。Ｎ型ＴＦＴ３１，３２の各々は、ダイオード素子を構成する。抵抗素子３０の抵抗値はＮ型ＴＦＴ３１，３２の導通抵抗値に比べて十分高い値に設定されているので、抵抗素子３０とＮ型ＴＦＴ３１の間のノードＮ３０の電位は２ＶＴＮとなる。抵抗素子３０の抵抗値は十分高い値に設定されているので、抵抗素子３０およびＮ型ＴＦＴ３１，３２にはほとんど電流が流れない。
【００２０】
Ｎ型ＴＦＴ３３，３４，３６は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｎ型ＴＦＴ３３のゲートは、ノードＮ３０の電位２ＶＴＮを受ける。Ｎ型ＴＦＴ３４のゲートは、そのドレイン（ノードＮ３３）に接続される。Ｎ型ＴＦＴ３４は、ダイオード素子を構成する。キャパシタ３７は、Ｎ型ＴＦＴ３４に並列接続される。Ｎ型ＴＦＴ３６のゲートは、制御信号／φを受け、そのソースはノードＮ３４に接続される。Ｎ型ＴＦＴ３５のドレインは入力信号ＶＩを受け、そのゲートは制御信号φ１を受ける。入力信号ＶＩの「Ｈ」レベルは３Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号φ１の「Ｈ」レベルは７．５Ｖであり、その「Ｌ」レベルは０Ｖである。制御信号φ１は、制御信号／φと逆相の信号である。
【００２１】
制御信号／φ，φ１がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの期間は、Ｎ型ＴＦＴ３５が非導通になるとともにＮ型ＴＦＴ３６が導通し、ノードＮ３３，Ｎ３４はそれぞれＶＴＮ，０Ｖになる。Ｎ型ＴＦＴ３４は、導通状態と非導通状態の境界で動作しており、Ｎ型ＴＦＴ３４にはほとんど電流は流れない。キャパシタ３７は、ＶＴＮに充電される。制御信号／φ，φ１がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされると、Ｎ型ＴＦＴ３６が非導通にされるとともにＮ型ＴＦＴ３５が導通し、入力信号ＶＩの電位（３Ｖまたは０Ｖ）がノードＮ３４に伝達される。入力信号ＶＩが３Ｖの場合は、キャパシタ３７を介してノードＮ３３の電位がＶＴＮ＋ΔＶに上昇する。ここでΔＶ≒３Ｖである。入力信号ＶＩが０Ｖの場合は、ノードＮ３３の電位はＶＴＮのまま変化しない。ノードＮ３３の電位は、Ｎ型ＴＦＴ２５のゲートに与えられる。
【００２２】
また、Ｎ型ＴＦＴ４３，４４，４６は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続される。Ｎ型ＴＦＴ４３のゲートは、ノードＮ３０の電位２ＶＴＮを受ける。Ｎ型ＴＦＴ４４のゲートは、そのドレイン（ノードＮ４３）に接続される。Ｎ型ＴＦＴ４４は、ダイオード素子を構成する。キャパシタ４７は、Ｎ型ＴＦＴ４４に並列接続される。Ｎ型ＴＦＴ４６のゲートは、制御信号／φを受ける。Ｎ型ＴＦＴ４５のドレインは参照電位ＶＲを受け、そのゲートは制御信号φ１を受ける。参照電位ＶＲは、入力信号ＶＩの「Ｈ」レベルと「Ｌ」レベルの中間レベルすなわち１．５Ｖである。
【００２３】
制御信号／φ，φ１がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルの期間は、Ｎ型ＴＦＴ４５が非導通になるとともにＮ型ＴＦＴ４６が導通し、ノードＮ４３，Ｎ４４はそれぞれＶＴＮ，０Ｖになる。Ｎ型ＴＦＴ４４は、導通状態と非導通状態の境界で動作しており、Ｎ型ＴＦＴ４４にはほとんど電流は流れない。キャパシタ４７は、ＶＴＮに充電される。制御信号／φ，φ１がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされると、Ｎ型ＴＦＴ４６が非導通にされるとともにＮ型ＴＦＴ４５が導通し、参照電位（１．５Ｖ）がノードＮ４４に伝達され、キャパシタ４７を介してノードＮ４３の電位がＶＴＮ＋ΔＶ／２に上昇する。ノードＮ４３の電位は、Ｎ型ＴＦＴ２６のゲートに与えられる。
【００２４】
Ｐ型ＴＦＴ２０のソースは電源電位ＶＤＤを受け、そのゲートは制御信号φ１を受け、そのドレインはノードＮ２０に接続される。Ｎ型ＴＦＴ２１，２２はともにノードＮ２０と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはそれぞれ出力ノードＮ１２，Ｎ１１に接続される。Ｎ型ＴＦＴ２３，２５は出力ノードＮ１１と接地電位ＧＮＤのラインとの間に直列接続され、Ｎ型ＴＦＴ２４，２６は出力ノードＮ１２と接地電位ＧＮＤのラインとの間に直列接続される。Ｎ型ＴＦＴ２３，２４のゲートはともにノードＮ２０に接続され、Ｎ型ＴＦＴ２５，２６のゲートはそれぞれノードＮ３３，Ｎ４３に接続される。
【００２５】
制御信号φ１が「Ｌ」レベルの期間は、Ｐ型ＴＦＴ２０が導通してノードＮ２０が７．５Ｖに充電され、Ｎ型ＴＦＴ２３，２４が導通する。これにより、出力ノードＮ１１からＮ型ＴＦＴ２３，２５を介して接地電位ＧＮＤのラインに電流が流出するとともに、出力ノードＮ１２からＮ型ＴＦＴ２４，２６を介して接地電位ＧＮＤのラインに電流が流出する。Ｎ型ＴＦＴ２５，２６に流れる電流の大小関係により、ノードＮ１１，Ｎ１２の電位の高低関係が決まる。制御信号φ１が「Ｈ」レベルになると、Ｐ型ＴＦＴ２０が非導通になる。ＴＦＴ１１〜１４による差動増幅動作が行なわれて出力ノードＮ１１またはＮ１２が７．５Ｖにされると、Ｎ型ＴＦＴ２１または２２が導通してノードＮ２０が０Ｖになり、Ｎ型ＴＦＴ２３，２４が非導通になる。
【００２６】
図３は、このレベルシフタ３の動作を示すタイムチャートである。今、入力信号ＶＩは、「Ｈ」レベル（３Ｖ）にされているものとする。初期状態では、制御信号／φは７．５Ｖにされ、制御信号φ１，φ２はともに０Ｖにされている。これにより、Ｎ型ＴＦＴ１５，１６が導通し、出力ノードＮ１１，Ｎ１２がともに０Ｖに初期化される。また、Ｐ型ＴＦＴ２０が導通してノードＮ２０が７．５Ｖになり、Ｎ型ＴＦＴ２３，２４が導通する。また、Ｎ型ＴＦＴ３６，４６が導通してノードＮ３４，Ｎ４４が０Ｖにされ、ノードＮ３３，Ｎ４３がＶＴＮにされる。
【００２７】
ある時刻ｔ１において信号／φが「Ｌ」レベルに向けて下降し始めるとともに信号φ１が「Ｈ」レベルに向けて上昇し始める。時刻ｔ２において信号／φ，φ１がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに到達すると、Ｎ型ＴＦＴ３６，４６が非導通にされるとともにＮ型ＴＦＴ３５，４５が導通し、ノードＮ３３，Ｎ４３の電位がそれぞれＶＴＮ＋ΔＶ，ＶＴＮ＋ΔＶ／２になる。また、ＴＦＴ１５，１６，２０が非導通になる。
【００２８】
次いで時刻ｔ３において制御信号φ２が「Ｈ」レベルに向けて上昇し始めると、Ｐ型ＴＦＴ３，４の抵抗値が下降して出力ノードＮ１１，Ｎ１２の電位が上昇し始める。Ｎ型ＴＦＴ２５，２６のゲート電位はともにＶＴＮ以上になっているので、Ｎ型ＴＦＴ２５，２６の両方に電流が流れる。ところが、Ｎ型ＴＦＴ２５のゲート電位のほうがＮ型ＴＦＴ２６のゲート電位よりもΔＶ／２だけ高いので、Ｎ型ＴＦＴ２５に流れる電流がＮ型ＴＦＴ２６に流れる電流よりも大きくなり、出力ノードＮ１１の電位が出力ノードＮ１２の電位よりも低くなる。出力ノードＮ１１，Ｎ１２の電位差はＴＦＴ１１〜１４からなる差動増幅回路で増幅され、出力ノードＮ１１の電位が低下するとともに出力ノードＮ１２の電位が上昇し、時刻ｔ４において出力ノードＮ１１，Ｎ１２がそれぞれ０Ｖ，７．５Ｖになる。
【００２９】
また、出力ノードＮ１２の電位がＶＴＮを超えると、Ｎ型ＴＦＴ２１が導通してノードＮ２０が接地される。これにより、Ｎ型ＴＦＴ２３，２４が非導通になり、出力ノードＮ１２と接地電位ＧＮＤのラインとの間の電流経路が遮断され、ノードＮ１０と接地電位ＧＮＤのラインとの間の貫通電流がなくなって直流的な消費電流がなくなる。
【００３０】
次に、時刻ｔ５において制御信号φ２が７．５Ｖから０Ｖに立下げられると、出力ノードＮ１２の電荷がＰ型ＴＦＴ１２を介してノードＮ１０に放電される。信号φ２の電位が｜ＶＴＰ｜以下になるとＰ型ＴＦＴ１２が非導通になるので、出力ノードＮ１２の電位は一旦｜ＶＴＰ｜で停止する。
【００３１】
次いで時刻ｔ６において、信号／φが０Ｖから７．５Ｖに立上げられるとともに、信号φ１が７．５Ｖから０Ｖに立下げられる。これにより、Ｎ型ＴＦＴ１６が導通し、出力ノードＮ１２は接地される。また、Ｎ型ＴＦＴ３５，４５が非導通になるとともにＮ型ＴＦＴ３６，４６が導通し、ノードＮ３４，Ｎ４４が０Ｖになり、ノードＮ３３，Ｎ４３はＶＴＮになる。また、Ｐ型ＴＦＴ２０が導通し、ノードＮ２０が７．５Ｖに立上げられ、初期状態に戻る。
【００３２】
また、入力信号ＶＩが「Ｌ」レベル（０Ｖ）の場合は、図３で点線で示すように、信号φ１が「Ｈ」レベルに立上げられてもノードＮ３３の電位はＶＴＮのまま変化しない。一方、ノードＮ４３の電位は、信号φ１が「Ｈ」レベルに立上げられるとＶＴＮからＶＴＮ＋ΔＶ／２に上昇する。したがって、信号φ２が「Ｈ」レベルに立上げられると、ノードＮ１１の電位のほうがノードＮ１２の電位よりも高くなり、ＴＦＴ１１〜１４からなる差動増幅回路によってノードＮ１１，Ｎ１２がそれぞれ７，５Ｖ，０Ｖにされる。このようにして、振幅電圧が３Ｖの入力信号ＶＩが、振幅電圧が７．５Ｖの信号／ＶＯ，ＶＯに変換される。
【００３３】
この実施の形態１では、初期状態設定期間では、制御信号φ２が０Ｖにされているので、ノードＮ１０から接地電位ＧＮＤのラインに貫通電流は流れない。また、レベルシフト動作が終了すると、ＴＦＴ１１，１４または１２，１３およびＮ型ＴＦＴ２３，２４が非導通になり、ノードＮ１０から接地電位ＧＮＤのラインに貫通電流は流れない。したがって、消費電流が小さくて済む。
【００３４】
なお、この実施の形態１では、レベルシフタ３を主にＴＦＴで構成したが、レベルシフタ３をＴＦＴの代わりにＭＯＳトランジスタで構成してもよいことは言うまでもない。
【００３５】
また、Ｎ型ＴＦＴ１５，１６のソースを接地電位ＧＮＤのラインに接続したが、レベルシフタ３が正常に動作するのであれば、Ｎ型ＴＦＴ１５，１６のソースを接地電位ＧＮＤ以外の初期電位のラインに接続してもよい。
【００３６】
また、ＴＦＴ２０，３５，４５を同じ信号φ１で制御したが、ＴＦＴ２０，３５，４５を略同一位相の別々の信号で制御してもよい。
【００３７】
また、ＴＦＴ１５，１６，３６，４６を同じ信号／φで制御したが、ＴＦＴ１５，１６，３６，４６を略同一位相の別々の信号で制御してもよい。
【００３８】
また、抵抗素子３０の一方電極、Ｎ型ＴＦＴ３３，４３のドレインおよびＰ型ＴＦＴ２０のソースに同じ電源電位ＶＤＤを与えたが、レベルシフタ３が正常に動作するのであれば、それらに異なる電源電位を与えてもよい。
【００３９】
また、Ｎ型ＴＦＴ２１，２２のドレインに接地電位ＧＮＤを与えたが、Ｎ型ＴＦＴ２３，２４を非導通にすることができるのであれば、Ｎ型ＴＦＴ２１，２２のドレインに接地電位ＧＮＤ以外の電位を与えてもよい。
【００４０】
［実施の形態２］
図４は、この発明の実施の形態２によるレベルシフタ５０の構成を示す回路図である。図４を参照して、このレベルシフタ５０が図２のレベルシフタ３と異なる点は、Ｎ型ＴＦＴ１４がＮ型ＴＦＴ５１で置換され、Ｐ型ＴＦＴ２０およびＮ型ＴＦＴ２１〜２４，４５，４６が除去されている点である。
【００４１】
図２のレベルシフタ３では、Ｎ型ＴＦＴ１３の電流駆動能力とＮ型ＴＦＴ１４の電流駆動能力とは同じレベルに設定されているが、このレベルシフタ５０ではＮ型ＴＦＴ５１の電流駆動能力はＮ型ＴＦＴ１３の電流駆動能力よりも高いレベルに設定されている。Ｎ型ＴＦＴ５１の電流駆動能力をＮ型ＴＦＴ１３の電流駆動能力よりも高くする方法としては、Ｎ型ＴＦＴ５１のゲート幅（チャネル幅）をＮ型ＴＦＴ１３のゲート幅よりも長くする方法、Ｎ型ＴＦＴ５１のゲート長（チャネル長）をＮ型ＴＦＴ１３のゲート長よりも短くする方法などがある。
【００４２】
Ｎ型ＴＦＴ２５のドレインは出力ノードＮ１１に直接接続され、Ｎ型ＴＦＴ２６のドレインは出力ノードＮ１２に直接接続され、Ｎ型ＴＦＴ４０のソース（ノードＮ４４）は接地される。
【００４３】
入力信号ＶＩが３Ｖの場合は、信号φ１が「Ｌ」レベルから「Ｈ」レベルに立上げられたときにノードＮ３３の電位がＶＴＮからＶＴＮ＋ΔＶに立上げられてＮ型ＴＦＴ２５が導通する。一方、ノードＮ４３の電位はＶＴＮに固定されており、Ｎ型ＴＦＴ２６は非導通状態に固定されている。Ｎ型ＴＦＴ１３と２５の電流駆動能力の合計はＮ型ＴＦＴ５１の電流駆動能力よりも大きいので、信号φ２が「Ｌ」レベルから「Ｈ」レベルに立上げられると、ＴＦＴ１１〜１３，５１からなる差動増幅回路により、ノードＮ１１，Ｎ１２がそれぞれ０Ｖ，７．５Ｖにされる。
【００４４】
入力信号ＶＩが０Ｖの場合は、信号φ１が「Ｌ」レベルから「Ｈ」レベルに立上げられてもノードＮ３３の電位はＶＴＮのまま変化せず、Ｎ型ＴＦＴ２５が非導通状態のまま変化しない。Ｎ型ＴＦＴ５１の電流駆動能力はＴＦＴ１３の電流駆動能力よりも大きいので、信号φ２が「Ｌ」レベルから「Ｈ」レベルに立上げられると、ＴＦＴ１１〜１３，５１からなる差動増幅回路により、ノードＮ１１，Ｎ１２がそれぞれ７．５Ｖ，０Ｖにされる。
【００４５】
なお、入力信号ＶＩが３Ｖの場合はＴＦＴ１１，５１が非導通になるのでノードＮ１０から接地電位ＧＮＤのラインに貫通電流が流れず、入力信号ＶＩが０Ｖの場合はＴＦＴ１２，１３が非導通になるのでノードＮ１０から接地電位ＧＮＤのラインに貫通電流が流れない。したがって、ＴＦＴ２０〜２４は不要となる。また、Ｎ型ＴＦＴ２６，４３，４４およびキャパシタ４７を残してあるのは、ノードＮ１１とＮ１２の容量を等しくするためである。
【００４６】
この実施の形態２では、実施の形態１と同じ効果が得られる他、参照電位ＶＲを生成するための電位発生回路および参照電位ＶＲ用の配線が不要となり、消費電力の低減化およびレイアウト面積の縮小化が図られる。
【００４７】
［実施の形態３］
図５は、この発明の実施の形態３によるレベルシフタ５５の構成を示す回路図である。図５を参照して、このレベルシフタ５５が図２のレベルシフタ３と異なる点は、Ｐ型ＴＦＴ１１，１２，２０がＮ型ＴＦＴ５６〜６３で置換されている点である。したがって、このレベルシフタ５５では、Ｐ型ＴＦＴは１つも使用されていない。
【００４８】
Ｎ型ＴＦＴ５６のドレインは電源電位ＶＤＤを受け、そのソースはノードＮ２０に接続され、そのゲートは信号／φＢを受ける。信号／φＢは、信号φ１と逆相の信号であり、その「Ｈ」レベルはＶＤＤ＋ＶＴＮであり、その「Ｌ」レベルは０Ｖである。
【００４９】
Ｎ型ＴＦＴ５７，５８は、それぞれノードＮ１０と出力ノードＮ１１，Ｎ１２との間に接続される。Ｎ型ＴＦＴ５９，６０は、それぞれ電源電位ＶＤＤ（７．５Ｖ）のラインとＮ型ＴＦＴ５７，５８のゲート（ノードＮ５９，Ｎ６０）との間に接続され、それらのゲートはともに信号／φＢを受ける。Ｎ型ＴＦＴ６１は、ノードＮ５９，Ｎ６０間に接続され、そのゲートは信号／φＢを受ける。Ｎ型ＴＦＴ６２，６３のドレインはそれぞれノードＮ５９，Ｎ６０に接続され、それらのソースはそれぞれ出力ノードＮ１１，Ｎ１２に接続され、それらのゲートはそれぞれ出力ノードＮ１２，Ｎ１１に接続される。
【００５０】
次に、このレベルシフタ５５の動作について説明する。今、入力信号ＶＩは３Ｖにされているものとする。初期状態では、信号／φ，／φＢは「Ｈ」レベルにされ、信号φ２は「Ｌ」レベルにされる（図３参照）。これにより、Ｎ型ＴＦＴ５６が導通してノードＮ２０が「Ｈ」レベルになり、Ｎ型ＴＦＴ２３，２４が導通する。また、Ｎ型ＴＦＴ３６，４６が導通し、ノードＮ３３，Ｎ４３の電位がＶＴＮになる。また、Ｎ型ＴＦＴ１５，１６が導通してノードＮ１１，Ｎ１２が０Ｖになり、Ｎ型ＴＦＴ６２，６３が非導通になる。また、Ｎ型ＴＦＴ５９〜６１が導通してノードＮ５９，Ｎ６０が７．５Ｖになり、Ｎ型ＴＦＴ５７，５８が導通する。
【００５１】
次に、信号／φ，／φＢがともに「Ｌ」レベルに立下げられるとともに信号φ１が「Ｈ」レベルに立上げられると、Ｎ型ＴＦＴ１５，１６，３６，４６，５６，５９〜６１が非導通になるとともに、Ｎ型ＴＦＴ３５，４５が導通する。これにより、ノードＮ３３，Ｎ４３の電位はそれぞれＶＴＮ＋ΔＶ，ＶＴＮ＋ΔＶ／２になる。
【００５２】
次に、信号φ２が０Ｖから７．５Ｖに立上げられると（図３の時刻ｔ３）、Ｎ型ＴＦＴ５７，５８が導通しているので出力ノードＮ１１，Ｎ１２の電位が上昇する。このとき、出力ノードＮ１１からＮ型ＴＦＴ２３，２５を介して接地電位ＧＮＤのラインに流出する電流は、出力ノードＮ１２からＮ型ＴＦＴ２４，２６を介して接地電位ＧＮＤのラインに流出する電流よりも大きいので、出力ノードＮ１１の電位が出力ノードＮ１２の電位よりも低くなる。出力ノードＮ１１，Ｎ１２の電位差は、Ｎ型ＴＦＴ１３，１４，５７，５８，６２，６３からなる差動増幅回路によって増幅され、出力ノードＮ１１，Ｎ１２はそれぞれ０Ｖ，７．５Ｖになる。
【００５３】
また、入力信号ＶＩが０Ｖの場合は、Ｎ型ＴＦＴ３５，４５が導通したときにノードＮ３３，Ｎ４３の電位がそれぞれＶＴＮ，ＶＴＮ＋ΔＶ／２になり、信号φ２が７．５Ｖにされたとき出力ノードＮ１１から流出する電流が出力ノードＮ１２から流出する電流よりも小さくなる。このため、出力ノードＮ１１の電位が出力ノードＮ１２の電位よりも高くなり、出力ノードＮ１１，Ｎ１２はそれぞれ７．５Ｖ，０Ｖになる。他の構成および動作は、図２のレベルシフタ３と同じであるので、その説明は繰返さない。
【００５４】
この実施の形態３では、実施の形態１と同じ効果が得られる他、Ｐ型ＴＦＴを１つも使用しないので、アモルファスシリコン膜を用いた液晶表示装置のようにＮ型ＴＦＴしか使用できない装置にも搭載できる。また、製造工程の簡単化および製造コストの低減化を図ることができる。
【００５５】
なお、Ｎ型ＴＦＴ６２，６３のソースを出力ノードＮ１１，Ｎ１２に接続せずに接地電位ＧＮＤのラインに接続してもよい。
【００５６】
また、図６のレベルシフタ６５は、図５のレベルシフタ５５のＮ型ＴＦＴ１４をＮ型ＴＦＴ５１で置換し、Ｎ型ＴＦＴ２１〜２４，４５，４６，５６を除去したものである。この変更例は、実施の形態２と３を組合わせたものであり、実施の形態３と同じ効果が得られる他、参照電位ＶＲを生成するための電位発生回路および参照電位ＶＲ用の配線が不要となり、消費電力の低減化およびレイアウト面積の縮小化が図られる。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５８】
【発明の効果】
以上のように、この発明に係る振幅変換回路は、その一方のレベルが第１の電位であり、その他方のレベルが第１の電位よりも高い第２の電位である第１の信号を、その一方のレベルが第１の電位であり、その他方のレベルが第２の電位よりも高い第３の電位である第２の信号に変換するものである。この振幅変換回路では、第１の出力ノードから第１の信号の電位に応じた値の電流を流出させる第１の放電回路と、第２の出力ノードから第１および第２の電位間の参照電位に応じた値の電流を流出させる第２の放電回路と、制御信号が活性化レベルにされたことに応じて活性化され、第１および第２の出力ノード間に生じた電位差を第３および第１の電位の差の電圧に増幅する差動増幅回路と、差動増幅回路が活性化される前の期間に第１および第２の出力ノードの各々を初期電位に設定する初期化回路とが設けられる。したがって、初期状態設定期間に貫通電流は流れず、また、レベルシフト動作終了後に貫通電流は流れないので、消費電流が小さくて済む。
【００５９】
また、この発明に係る他の振幅変換回路は、その一方のレベルが第１の電位であり、その他方のレベルが第１の電位よりも高い第２の電位である第１の信号を、その一方のレベルが第１の電位であり、その他方のレベルが第２の電位よりも高い第３の電位である第２の信号に変換するものである。この振幅変換回路では、第１の出力ノードから第１の信号の電位に応じた値の電流を流出させる放電回路と、制御信号が活性化レベルにされたことに応じて活性化され、第１の出力ノードの電位が第２の出力ノードの電位よりも低い場合は第１および第２の出力ノードの電位をそれぞれ第１および第３の電位にし、それ以外の場合は第１および第２の出力ノードの電位をそれぞれ第３および第１の電位にする差動増幅回路と、差動増幅回路が活性化される前の期間に第１および第２の出力ノードの各々を初期電位に設定する初期化回路とが設けられる。したがって、初期状態設定期間に貫通電流は流れず、また、レベルシフト動作終了後に貫通電流は流れないので、消費電流が小さくて済む。
【図面の簡単な説明】
【図１】この発明の実施の形態１による携帯電話機の要部を示すブロック図である。
【図２】図１に示したレベルシフタの構成を示す回路図である。
【図３】図２に示したレベルシフタの動作を示すタイムチャートである。
【図４】この発明の実施の形態２によるレベルシフタの構成を示す回路図である。
【図５】この発明の実施の形態３によるレベルシフタの構成を示す回路図である。
【図６】実施の形態３の変更例を示す回路図である。
【図７】従来のレベルシフタの構成を示す回路図である。
【図８】図７に示したレベルシフタの動作を示す図である。
【符号の説明】
１  制御用ＬＳＩ、２  液晶表示装置、３，５０，５５，６５，７０  レベルシフタ、４  液晶表示部、１１，１２，２０  Ｐ型ＴＦＴ、１３〜１６，２１〜２６，３１〜３６，４３〜４６，５６〜６３  Ｎ型ＴＦＴ、３０  抵抗素子、３７，４７，７４  キャパシタ、７１〜７３  ＮチャネルＭＯＳトランジスタ、７５  インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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