【手続補正書】
【提出日】平成26年9月19日(2014.9.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
装置であって、
アナログ入力信号を受け取る第１の連続時間（ＣＴ）シグマ−デルタ変調器（ＳＤＭ）と、
前記第１のＣＴ ＳＤＭに結合される第１のデジタルアナログコンバータ（ＤＡＣ）と、
前記アナログ入力信号を受け取り、前記第１のＤＡＣに結合される第１の加算回路であって、前記アナログ入力信号と前記第１のＤＡＣからの出力との間の差を判定する、前記第１の加算回路と、
前記第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む、前記増幅器と、
前記増幅器に結合される第２のＣＴ ＳＤＭであって、
前記増幅器に結合される第３の加算回路と、
前記第３の加算回路に結合されるＳＤＭフィルタと、
前記ＳＤＭフィルタに結合される量子化器と、
前記量子化器と前記第３の加算回路とに結合される第２のＤＡＣと、
を含み、前記第３の加算回路が前記増幅器の出力と前記第２のＤＡＣの出力との間の差異を判定する、前記第２のＣＴ  ＳＤＭと、
前記第２のＣＴ ＳＤＭに結合されるデジタル利得回路であって、第２の利得を有し、前記第２の利得が実質的に前記第１の利得の逆数である、前記デジタル利得回路と、
前記第１のＣＴ ＳＤＭに結合されるデジタルフィルタと、
前記デジタルフィルタと前記デジタル利得回路とに結合される第２の加算回路と、
を含み、
前記第１のＤＡＣが第３の利得を有し、前記デジタルフィルタが第４の利得を有し、前記第２のＤＡＣが第５の利得を有し、前記第３の利得と前記第５の利得との比がおおよそ前記第４の利得に等しく、
前記増幅器と前記第２のＣＴ ＳＴＭと前記ＤＡＣとが集合的に第１の伝達関数を有し、前記デジタルフィルタが第２の伝達関数を有し、前記第２の伝達関数が前記第１の伝達関数に実質的にマッチする、装置。
【請求項２】
請求項１に記載の装置であって、
前記ＳＤＭフィルタと前記量子化器とが、第１のＳＤＭフィルタと第１の量子化器をと更に含み、
前記第１のＣＴ ＳＤＭが、
前記アナログ入力信号を受け取る第４の加算回路と、
前記第４の加算回路に結合される第２のＳＤＭフィルタと、
前記第２のＳＤＭフィルタに結合される第２の量子化器と、
前記第２の量子化器と前記第４の加算回路とに結合される第２のＤＡＣと、
を更に含み、
前記第４の加算回路が前記アナログ入力信号と前記第２のＤＡＣの出力との間の差を判定する、装置。
【請求項３】
アナログ入力信号を受け取るアナログ遅延ラインと、
前記アナログ入力信号を受け取る第１のＣＴ  ＳＤＭと、
前記第１のＣＴ  ＳＤＭに結合されるＤＡＣと、
前記アナログ入力信号を受け取り、前記ＤＡＣと前記アナログ遅延ラインとに結合される第１の加算回路であって、前記アナログ入力信号と前記ＤＡＣからの出力との間の差を判定する、前記第１の加算回路と、
前記第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む、前記増幅器と、
前記増幅器に結合される第２のＣＴ  ＳＤＭと、
前記第２のＣＴ  ＳＭＤに結合されるデジタル利得回路であって、第２の利得を有し、前記第２の利得が実質的に前記第１の利得の逆数である、前記デジタル利得回路と、
前記第１のＣＴ  ＳＤＭに結合されるデジタルフィルタと、
前記デジタルフィルタと前記デジタル利得回路とに結合される第２の加算回路と、
前記第１のＣＴ ＳＤＭと前記第１のＤＡＣとの間に結合されるデジタル予測器と、
を含み、
前記増幅器と前記第２のＣＴ  ＳＤＭと前記ＤＡＣとが集合的に第１の伝達関数を有し、前記デジタルフィルタが第２の伝達関数を有し、前記第２の伝達関数が実質的に前記第１の伝達関数とマッチする、装置。
【請求項４】
アナログ入力信号を受け取るアナログ予測器と、
前記アナログ予測器に結合される第１のＣＴ  ＳＤＭと、
前記第１のＣＴ  ＳＤＭに結合されるＤＡＣと、
前記アナログ入力信号を受け取り、前記ＤＡＣに結合される第１の加算回路であって、前記アナログ入力信号と前記ＤＡＣからの出力との間の差を判定する、前記第１の加算回路と、
前記第１の加算回路に結合される増幅器であって、利得を有し、フィルタを含む、前記増幅器と、
前記増幅器に結合される第２のＣＴ  ＳＤＭと、
前記第２のＣＴ  ＳＤＭに結合されるデジタル利得回路であって、第２の利得を有し、前記第２の利得が実質的に前記第１の利得の逆数である、前記デジタル利得回路と、
前記第１のＣＴ  ＳＤＭに結合されるデジタルフィルタと、
前記デジタルフィルタと前記デジタル利得回路とに結合される第２の加算回路と、
を含み、
前記増幅器と前記第２のＣＴ  ＳＤＭと前記ＤＡＣとが集合的に第１の伝達関数を有し、前記デジタルフィルタが第２の伝達関数を有し、前記第２の伝達関数が実質的に前記第１の伝達関数にマッチする、装置。
【請求項５】
アナログ入力信号を受け取る第１のＣＴ  ＳＤＭと、
前記第１のＣＴ  ＳＤＭに結合されるＤＡＣと、
前記アナログ入力信号を受け取る第１の増幅器と、
前記ＤＡＣと前記第１の増幅器とに結合される第１の加算回路と、
前記第１の加算回路に結合される第２の増幅器であって、第１の利得を有し、フィルタを含む、前記第２の増幅器と、
前記第１の増幅器に結合される第２のＣＴ ＳＤＭと、
前記第２のＣＴ  ＳＤＭに結合されるデジタル利得回路であって、第２の利得を有し、前記第２の利得が実質的に前記第１の利得の逆数である、前記デジタル利得回路と、
前記第１のＣＴ  ＳＤＭに結合されるデジタルフィルタと、
前記デジタルフィルタと前記デジタル利得回路とに結合される第２の加算回路と、
を含み、
前記増幅器と前記第２のＣＴ  ＳＤＭと前記ＤＡＣとが集合的に第１の伝達関数を有する、前記デジタルフィルタが第２の伝達関数を有し、前記第２の伝達関数が実質的に前記第１の伝達関数にマッチする、装置。
【請求項６】
請求項５に記載の装置であって、
前記第１の増幅器が第３の利得を有し、前記第３の利得が前記第２のＣＴ ＳＤＭの出力の自己相関を最小化するような大きさとされる、装置。
【請求項７】
請求項６に記載の装置であって、
前記第２の加算回路に結合され、デジタル出力信号を提供する、出力回路を更に含む、装置。
【請求項８】
入力端子と、
パイプラインの第１のステージであって、
前記入力端子に結合される第１のＣＴ ＳＤＭと、
前記第１のＣＴ ＳＤＭに結合され、第１の伝達関数を有する、デジタルフィルタと、
を含む、前記パイプラインの第１のステージと、
パイプラインの第２のステージであって、
前記入力端子に結合され、差を判定するように適合される第１の加算回路と、
前記第１の加算回路に結合される増幅器であって、第１の利得を有し、フィルタを含む、前記増幅器と、
前記増幅器に結合される第２のＣＴ ＳＤＭと、
前記第２のＣＴ ＳＤＭに結合され、前記第１の利得の逆数である第２の利得を有する、デジタル利得回路と
を含む、前記パイプラインの第２のステージと、
前記第１のＣＴ ＳＤＭと前記第１の加算回路との間に結合されるＤＡＣと、
前記パイプラインの各ステージに結合される第２の加算回路と、
を含み、
前記増幅器と前記ＤＡＣと前記第２のＣＴ ＳＤＭとが集合的に第２の伝達関数を有し、前記第１の伝達関数が前記第２の伝達関数に実質的にマッチするよう調節される、装置。
【請求項９】
請求項８に記載の装置であって、
前記ＤＡＣが、第３の利得を有する第１のＤＡＣを更に含み、前記デジタルフィルタが第４の利得を有し、
前記第２のＣＴ ＳＤＭが、
前記増幅器に結合される第３の加算回路と、
前記第３の加算回路に結合されるＳＤＭフィルタと、
前記ＳＤＭフィルタに結合される量子化器と、
前記量子化器と前記第３の加算回路とに結合される第２のＤＡＣと、
を更に含み、
前記第３の加算回路が前記増幅器の出力と前記第２のＤＡＣの出力との間の差を判定し、前記第２のＤＡＣが第５の利得を有し、前記第３の利得と前記第５の利得の比が前記第４の利得にほぼ等しい、装置。
【請求項１０】
請求項９に記載の装置であって、
前記ＳＤＭフィルタと前記量子化器とが、第１のＳＤＭフィルタと第１の量子化器とを更に含み、
前記第１のＣＴ ＳＤＭが、
前記アナログ入力信号を受け取る第４の加算回路と、
前記第４の加算回路に結合される第２のＳＤＭフィルタと、
前記第２のＳＤＭフィルタに結合される第２の量子化器と、
前記第２の量子化器と前記第４の加算回路とに結合される第３のＤＡＣと、
を更に含み、
前記第４の加算回路が前記アナログ入力信号と前記第３のＤＡＣの出力との間の差を判定する、装置。
【請求項１１】
請求項１０に記載の装置であって、
前記第１の加算回路と前記入力端子との間に結合されるアナログ遅延ラインと、
前記第１のＣＴ ＳＤＭと前記第１のＤＡＣとの間に結合されるデジタル予測器と、
を更に含む、装置。
【請求項１２】
請求項１１に記載の装置であって、
前記装置が、前記アナログ入力信号を受け取り且つ前記第４の加算回路に結合されるアナログ予測器を更に含む、装置。
【請求項１３】
請求項８に記載の装置であって、
前記増幅器が第１の増幅器を更に含み、
前記装置が、前記第１の加算回路に結合され、前記アナログ入力信号を受け取る、第２の増幅器を更に含む、装置。
【請求項１４】
請求項１３に記載の装置であって、
前記第２の増幅器が第３の利得を有し、前記第３の利得が前記第２のＣＴ ＳＤＭの出力の自己相関を最小化するようにコントローラにより調節される、装置。
【請求項１５】
請求項１４に記載の装置であって、
前記第２の加算回路に結合され、デジタル出力信号を提供する、出力回路を更に含む、装置。
【請求項１６】
アナログ入力信号を受け取る入力端子と、
パイプラインの第１のステージであって、
第１のＣＴ  ＳＤＭであって、
前記アナログ入力信号を受け取るように前記入力端子に結合される第１の加算回路と、
前記第１の加算回路に結合される第１のＳＤＭフィルタと、
前記第１のＳＤＭフィルタに結合される第１の量子化器と、
前記量子化器と前記第１の加算回路とに結合される第１のＤＡＣと、
を含み、
前記第１の加算回路が前記アナログ入力信号と前記第１のＤＡＣの出力との間の差を判定する、前記第１のＣＴ ＳＤＭと、
前記第１のＣＴ  ＳＤＭに結合され、第１の伝達関数を有する、デジタルフィルタと、
を含む、前記パイプラインの第１のステージと、
パイプラインの第２のステージであって、
前記アナログ入力信号を受け取るように前記入力端子に結合され、第１の利得を有する、第１の増幅器と、
前記第１の増幅器に結合され、差を判定するように適合される、第２の加算回路と、
前記第２の加算回路に結合され、第２の利得を有し、フィルタを含む、第２の増幅器と、
第２のＣＴ  ＳＤＭであって、
前記第２の増幅器に結合される第２の加算回路と、
前記第３の加算回路に結合される第２のＳＤＭフィルタと、
前記第２のＳＤＭフィルタに結合される第２の量子化器と、
前記第２の量子化器と前記第３の加算回路とに結合される第２のＤＡＣと、
を有し、
前記第３の加算回路が前記第２の増幅器の出力と前記第２のＤＡＣの出力との間の差を判定する、前記第２のＣＴ  ＳＤＭと、
前記第２のＣＴ ＳＤＭに結合されるデジタル利得回路であって、前記第２の利得の逆数である第３の利得を有する、前記デジタル利得回路と、
を含む、前記パイプラインの第２のステージと、
前記第１のＣＴ  ＳＤＭと前記第２の加算回路との間に結合される第３のＤＡＣであって、前記第３のＤＡＣと前記第２のＣＴ  ＳＤＭと前記第２の増幅器とが集合的に第２の伝達関数を有する、前記第３のＤＡＣと、
前記パイプラインの各ステージに結合される第４の加算回路と、
前記第４の加算回路に結合され、デジタル出力信号を提供する、出力回路と、
を含み、
前記第１の伝達関数が実質的に前記第２の伝達関数に調和するように調整されており、前記第１の利得が前記第２のＣＴ  ＳＤＭの出力の自己相関を最小化するように調整されており、前記デジタルフィルタの利得が前記第２のＤＡＣの利得と前記第３のＤＡＣの利得の比におおよそ等しくなる、装置。
【請求項１７】
請求項１６に記載の装置であって、
前記第２の加算回路と前記第１の増幅器との間に結合されるアナログ遅延ラインと、
前記第１のＣＴ  ＳＤＭと前記第３のＤＡＣとの間に結合されるデジタル予測器と、
を更に含む、装置。
【請求項１８】
請求項１６に記載の装置であって、
前記入力端子と前記第１の加算回路との間に結合されるアナログ予測器を更に含む、装置。