(57)【要約】【課題】画素から高利得出力信号を得るＣＭＯＳイメージセンサを提供する。【解決手段】互いに直交する複数の行選択線９と複数の信号線１３との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素３と、複数の行選択線９に行選択信号を供給する垂直選択回路４と、前記行選択信号によって選択された画素３から出力された複数の信号線１３に供給されている前記信号電圧のノイズを除去して、一旦蓄積する複数のＣＤＳ回路６と、複数のＣＤＳ回路６から前記ノイズ除去された信号電圧を順次出力させる列選択信号を出力する水平シフトレジスタ１６と、ＣＤＳ回路６から出力される前記ノイズ除去された信号電圧を出力する電圧増幅アンプＡ２とを備えたＣＭＯＳイメージセンサにおいて、電圧増幅アンプＡ２に代えて、前記ノイズ除去された信号電圧を電流に変換して出力する電流電圧アンプＡ１にした。【選択図】　　　図１
2004120316.tif 000002
【特許請求の範囲】
【請求項１】
互いに直交する複数の行選択線と複数の信号線との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素と、
前記複数の行選択線に行選択信号を供給する垂直選択回路と、
前記行選択信号によって選択されて、前記複数の信号線を介して供給される前記画素から出力された前記信号電圧のノイズを除去して、一旦蓄積する複数のＣＤＳ回路と、
前記複数のＣＤＳ回路から前記ノイズ除去された信号電圧を順次出力させる列選択信号を出力する水平シフトレジスタと、
前記ＣＤＳ回路から出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプとを備えたＣＭＯＳイメージセンサにおいて、
前記電圧増幅アンプに代えて、前記ノイズ除去された信号電圧を電流に変換して増幅出力する電流電圧アンプにしたことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
互いに直交する複数の行選択線と複数の信号線との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素と、
前記複数の行選択線に行選択信号を供給する垂直選択回路と、
前記行選択信号によって選択されて、前記複数の信号線を介して供給される前記画素から出力された前記信号電圧のノイズを除去する複数のＣＤＳ回路と、
前記複数のＣＤＳ回路から前記ノイズ除去された信号電圧を順次出力させる列選択信号を出力する水平シフトレジスタと、
前記ＣＤＳ回路から出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプとを備えたＣＭＯＳイメージセンサにおいて、
前記画素は、前記信号電圧を保持するＣＣＤを有していることを特徴とするＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳイメージセンサに係り、特に、画素の光電変換部からノイズキャンセラ（ＣＤＳ回路）を通して高い利得で信号出力を取り出すのに好適な構成を有するＣＭＯＳイメージセンサに関するものである。
【０００２】
【従来の技術】
固体の光電変換素子すなわち半導体の光イメージセンサとして、大別して、ＣＣＤ方式とＣＭＯＳセンサ方式との２種類のイメージセンサがある。
ＣＣＤ方式イメージセンサ（以下、単にＣＣＤともいう）は、現在広く実用に供されているが、光電変換部と光電変換部を駆動する駆動部（すなわち周辺回路部）とは、半導体素子構造が異なるので、別々の半導体集積回路の製造工程（プロセス）によって製造されている。
【０００３】
一方、ＣＭＯＳセンサ方式のイメージセンサ（以下、単にＣＭＯＳイメージセンサともいう）においては、光電変換部及び駆動部は、通常のＣＭＯＳ−ＬＳＩプロセスとほとんど同じ工程によって製造することができるので、ＣＭＯＳ−ＬＳＩ用の製造ラインをそのまま使えること、同一基板上に光電変換部と駆動部を混在して作製することができるので、小型化したイメージセンサを低コストで製造できるというメリットがある。
【０００４】
他方、ＣＭＯＳイメージセンサには、ＣＣＤに比べて固定パターン雑音が大きいという問題があることが知られている。これに対しては、画素の光電変換部の出力信号をノイズキャンセラである相関二重サンプリング回路（Ｃｏｒｒｅｌａｔｅ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ　回路、以下、単にＣＤＳ回路ともいう）を通すことにより、そのノイズを除去している。
【０００５】
以下、添付図面を参照して、従来例のＣＭＯＳイメージセンサを具体的に説明する（例えば、特許文献１参照）。
図１１は、従来例のＣＭＯＳイメージセンサの基本構成図である。
同図に示すように、一般的な従来のＣＭＯＳイメージセンサ１は、光電変換部を有する画素３が複数、マトリクス（行列）状に配置された画素部２と、画素３を行毎に駆動する垂直選択回路４と、画素３を列毎に駆動する水平選択回路５とから構成される。
【０００６】
垂直選択回路４には、所定の画素３の行数に対応した複数のリセット信号線８及び行選択信号線９が互いに平行に接続されている。各リセット信号線８及び行選択信号線９は、行毎の画素３に共通してそれぞれ接続されている。
水平選択回路５には、所定の画素３の列数に対応した複数の信号線１３が接続されている。水平選択回路５には、後に図３により説明するが、各画素列毎に設けられたＣＤＳ回路６と、このＣＤＳ回路６に接続される各画素列を選択する列選択信号を、列選択信号線１２を通して出力する水平シフトレジスタ１６と、ＣＤＳ回路６からの出力を増幅するバッファアンプＡ２となどが含まれている。水平選択回路５からは、信号出力線２６を通して、出力信号が出力される。
【０００７】
ＣＭＯＳイメージセンサ１においては、基本的には画素部２の各画素３で光信号を電荷に変換し、その電荷を電圧信号として信号出力端子２５より外部に取り出す。その場合、垂直選択回路４と水平選択回路１２によって順次各画素３からの信号を選択していく。
【０００８】
次に、画素３を説明する。
図１２は、従来例のＣＭＯＳイメージセンサ１における画素の構成図である。同図に示すように、各画素３は、フォトダイオードＰＤ１、リセット用トランジスタＴｒ１、トランジスタ（ソースフォロワ）Ｔｒ２及び行選択用トランジスタＴｒ３より構成されている。
フォトダイオードＰＤ１のＰ側（アノード）は接地されており、フォトダイオードＰＤ１のＮ側（カソード）は、リセット用トランジスタＴｒ１のソース電極（以下、単にソースともいう）及びトランジスタＴｒ２のゲート電極（以下、単にゲートともいう）に接続されている。リセット用トランジスタＴｒ１のドレイン電極（以下、単にドレインともいう）は、基準電圧供給線１５及びトランジスタＴｒ２のドレインに接続されている。
【０００９】
基準電圧供給線１５は、図示しない基準電圧電源に接続されており、所定の基準電圧Ｖｄｄが供給されている。
トランジスタＴｒ２のソースは、行選択用トランジスタＴｒ３のドレインに接続されている。行選択用トランジスタＴｒ３のソースは信号線１３に接続されている。リセット用トランジスタＴｒ１のゲートには、リセット信号ＰＤＲＳＴ１が供給されるリセット信号線８が接続されている。行選択用トランジスタＴｒ３のゲートは行選択信号ＲＯＷＳ１が供給される行選択信号線９に接続されている。
なお、後述するトランジスタも含めて、各トランジスタのゲート、ドレイン、ソースは、各図中において、それぞれＧ、Ｄ、Ｓと表示されている。
【００１０】
リセット信号ＰＤＲＳＴ１は、垂直選択回路４から出力され、１フィールド（又は１フレーム）に一度、短期間のハイ（Ｈ）電圧となる。これにより、リセット用トランジスタＴｒ１をオン状態にして、フォトダイオードＰＤ１のカソードを基準電圧Ｖｄｄに近い値にして、光により生じた電荷をリセットする。
また行選択信号ＲＯＷＳ１は垂直選択回路４から出力され、水平方向の画素３の行を選択する行選択用トランジスタＴｒ３を駆動する。１水平期間に１行を選択する。行選択用トランジスタＴｒ３のソースは、行選択用トランジスタＴｒ３がオン状態の時、トランジスタＴｒ２の出力を信号線１３に出力する。
【００１１】
つまり、フォトダイオードＰＤ１において光電変換によって生じた電荷は、ソースフォロワとなるトランジスタＴｒ２により、低インピーダンスの電圧出力となり行選択用トランジスタＴｒ３で選択され、信号線１３を通して水平選択回路５に入る。水平選択回路５には、ＣＤＳ回路６及び水平シフトレジスタ１６等があり（図１３参照）、ここでノイズの抑圧と順次カラムの選択が行われ、最終的に信号出力線２６を通して信号出力端子２５から出力信号として出力される。
【００１２】
次に、ＣＭＯＳイメージセンサー１で用いられるＣＤＳ回路６について、その構成と動作について説明する。
ＣＭＯＳイメージセンサー１においては、各種要因によりノイズが発生する。それらのノイズをＣＤＳ回路６により低減する。ＣＤＳ回路６により低減出来るノイズは、トランジスタのＶｔｈ、ｇｍのバラツキによるＦＰＮ（固定パターンノイズ）やリセットノイズ（ＫＴＣ雑音）等である。
【００１３】
図１３は、従来例のＣＤＳ回路を含むＣＭＯＳイメージセンサの構成図である。
図１４は、従来例のＣＭＯＳイメージセンサにおける画素とＣＤＳ回路の構成図である。
図１５は、従来例のＣＭＯＳイメージセンサにおけるＣＤＳ回路の動作を説明するためのタイミング図である。
【００１４】
図１３に示すように、ＣＤＳ回路６は、容量Ｃ３、スイッチＳ１、スイッチＳ２、容量Ｃ４及びスイッチＳ３より構成されている。
図１４に示すように、スイッチＳ１はＮＭＯＳトランジスタＴｒ４及びＰＭＯＳトランジスタＴｒ５より構成され、スイッチＳ２はＮＭＯＳトランジスタＴｒ６及びＰＭＯＳトランジスタＴｒ７より構成され、スイッチＳ３はＮＭＯＳトランジスタＴｒ８及びＰＭＯＳトランジスタＴｒ９より構成される（いずれも、ＣＭＯＳ構成である）。
【００１５】
上述した画素３の行選択用トランジスタＴｒ３のソースは信号線１３に接続され、信号線１３は容量Ｃ３の一端及び低電流負荷Ｉ１の一端に接続されている。低電流負荷Ｉ１の他端は接地されている。この信号線１３上に端子点ａをとる。容量Ｃ３の他端は端子点ｂに接続される。
【００１６】
スイッチＳ１を構成するトランジスタＴｒ４のドレインとトランジスタＴｒ５のソースは基準電圧Ｖｒｅｆが供給される基準電圧供給線２２に接続されている。トランジスタＴｒ４のソースとトランジスタＴｒ５のドレインは端子点ｂに接続されている。トランジスタＴｒ４のゲートは第１スイッチ選択信号Ｖｒが供給される第１スイッチ選択信号線２１に接続され、トランジスタＴｒ５のゲートは第１スイッチ選択信号Ｖｒバーが供給される第１スイッチ選択信号線２１’に接続されている。第１スイッチ選択信号Ｖｒバーは第１スイッチ選択信号Ｖｒの反転信号である。
【００１７】
スイッチＳ２を構成するトランジスタＴｒ６のドレインとトランジスタＴｒ７のソースは端子点ｂに接続されている。トランジスタＴｒ６のソースとトランジスタＴｒ７のドレインは端子点ｃに接続されている。トランジスタＴｒ６のゲートは第２スイッチ選択信号Ｖｔが供給される第２スイッチ選択信号線２３に接続され、トランジスタＴｒ７のゲートは第２スイッチ選択信号Ｖｔバーが供給される第２スイッチ選択信号線２３’に接続されている。第２スイッチ選択信号Ｖｔバーは第２スイッチ選択信号Ｖｔの反転信号である。
【００１８】
端子点ｃには容量Ｃ４の一端が接続されている。容量Ｃ４の他端は接地されている。
スイッチＳ３を構成するトランジスタＴｒ８のドレインとトランジスタＴｒ９のソースは端子点ｃに接続されている。トランジスタＴｒ８のソースとトランジスタＴｒ９のドレインは端子点ｄに接続されている。トランジスタＴｒ８のゲートは列選択信号Ｈｏが供給される列選択信号線１２に接続され、トランジスタＴｒ７のゲートは列選択信号Ｈｏバーが供給される列選択信号線１２’に接続されている。列選択信号Ｈｏバーは列選択信号Ｈｏの反転信号である。
【００１９】
端子点ｄにはＣＤＳ回路６の出力が出力される。端子点ｄにはトランジスタＴｒ１０のソースが接続されている。トランジスタＴｒ１０のドレインは基準電圧Ｖｒｅｆ２が供給される基準電圧供給線１７に接続されている。トランジスタＴｒ１０のゲートはリセット信号Ｈｏｒｓｔが供給されるリセット信号線１８に接続されている。端子点ｄは、信号出力線１１上にあり、信号出力線１１はバッファアンプＡ２の入力端子に接続されている。バッファアンプＡ２の出力端子は外部に信号を出力する信号出力端子２５となる。
ここで、端子点ｄとアースとの間には、寄生容量Ｃ５が生じる。これは、各ＣＤＳ回路６を構成する、各トランジスタＴｒ８の各ソース及び各トランジスタＴｒ９の各ドレインが信号線１１で共通に接続されているので、その配線容量によるものである。
【００２０】
次に、図１５を参照して、各画素３及びＣＤＳ回路６の動作を説明する。
図１５において、横軸は時間を示し、上から順に記号で示した各信号の波形を表してある。制御信号として、リセット信号ＰＤＲＳＴ１、行選択信号ＲＯＷＳ１、第１スイッチ選択信号Ｖｒ，第２スイッチ選択信号Ｖｔ，列選択信号Ｈｏを示してある。また、フォトダイオードＰＤ１のカソード（端子点ｐｄ）の電圧がＶｐｄ、端子点ａの電圧がＶａ，端子点ｂの電圧がＶｂ、端子点ｃの電圧がＶｃである。
【００２１】
１）ｔ１時
トランジスタＴｒ１のゲートに接続したリセット信号線８に供給されるリセット信号ＰＤＲＳＴ１がハイ（Ｈ）になり、トランジスタＴｒ１がオンになる。これによりフォトダイオードＰＤ１のカソード（端子点ｐｄ）の電圧Ｖｐｄは、リセットされて、トランジスタＴｒ１のドレインに接続した基準電圧供給線１５により基準電圧Ｖｄｄが印加されているとすると、以下の（１）式のようになる。
Ｖｐｄ＝Ｖｄｄ−Ｖｔｒ１　　　　　　　　　　　　　（１）
ここで、Ｖｔｒ１はトランジスタＴｒ１のしきい値電圧Ｖｔｈである。
その後、リセット信号ＰＤＲＳＴ１がロー（Ｌ）になり、フォトダイオードＰＤ１に光電変換による電荷が蓄積される。
【００２２】
２）ｔ２時
第１スイッチ選択信号線２１に供給される第１スイッチ選択信号Ｖｒ及び第２スイッチ選択信号線２３に供給される第２スイッチ選択信号Ｖｔをハイ（Ｈ）にする（第１スイッチ選択信号Ｖｒバー及び第２スイッチ選択信号Ｖｔバーはロー（Ｌ）になる。）。他の制御信号はローのままである。トランジスタＴｒ４及びＴｒ５、トランジスタＴｒ６及びＴｒ７がオンとなり、端子点ｂの電圧Ｖｂ及び端子点ｃの電圧Ｖｃは基準電圧Ｖｒｅｆとなり、容量Ｃ４には以下の（２）式で示される電荷が蓄積される。
Ｑ４＝Ｃ４×Ｖｒｅｆ　　　　　　　　　　（２）
ここで、Ｑ４は電荷を、Ｃ４は容量Ｃ４の容量を示す。
【００２３】
３）ｔ３時
第１スイッチ選択信号Ｖｒ及び第２スイッチ選択信号Ｖｔがローになり、トランジスタＴｒ３のゲートに接続する行選択信号線９に供給される行選択信号ＲＯＷＳ１がハイになる。
トランジスタＴｒ３がオンになり、トランジスタＴｒ２に定電流負荷Ｉ１が接続されたことになり、ソースフォロワとして動作する。
【００２４】
４）ｔ４時
第１スイッチ選択信号Ｖｒを再びハイにして（第１スイッチ選択信号Ｖｒバーはロー）、トランジスタＴｒ４及びＴｒ５を再度オン状態にして、容量Ｃ３の両端にフォトダイオードＰＤ１からの信号と基準電圧Ｖｒｅｆを印加して充電する。この時、端子点ａの電圧Ｖａおよび端子点ｂの電圧Ｖｂは以下の（３）式及び（４）式のようになる。
Ｖａ＝Ｖｓｉｇ−Ｖｔｒ２−Ｖｏｎ３　　　　　　　（３）
ここで、ＶｓｉｇはフォトダイオードＰＤ１において光により発生した電圧を、Ｖｔｒ２はトランジスタＴｒ２のしきい値電圧Ｖｔｈ（Ｉｄ＝Ｉ１）を、Ｖｏｎ３はトランジスタＴｒ３のオン電圧（ドレイン−ソース間電圧）をそれぞれ示す。
【００２５】
Ｖｂ＝Ｖｒｅｆ　　　　　　　　　　（４）
よって容量Ｃ３（容量Ｃ３の容量をＣ３とする）に充電される電荷Ｑ３は以下の（５）式のようになる。
2004120316.tif 000003
【００２６】
５）ｔ５時
リセット信号ＰＤＲＳＴ１をハイにしてトランジスタＴｒ１をオンにし、フォトダイオードＰＤ１のカソード電圧（Ｖｐｄ）をリセットする。端子点ａの電圧Ｖａは以下の（６）式のようになる。
Ｖａ＝Ｖｄｄ−Ｖｔｒ１−Ｖｔｒ２−Ｖｏｎ３　　　　　　　（６）
また、容量Ｃ３の電荷Ｑ３は変化しないから、端子点ｂの電圧Ｖｂは、（５）及び（６）式より、以下の（７）式のようになる。
【００２７】
2004120316.tif 000004
同時に，第２スイッチ選択信号Ｖｔがハイ（Ｖｔバーはロー）となるので、トランジスタＴｒ６及びＴｒ７がオンとなり、（６）式の電圧を容量Ｃ４に容量配分により転送し、保持する。
【００２８】
予め、容量Ｃ４に充電されている電荷Ｑ４は、以下の（８）式（（２）式と同じ）で示される。
Ｑ４＝Ｃ４×Ｖｒｅｆ　　　　　　　　　　　　　　（８）
トランジスタＴｒ６とＴｒ７がオンした後に、電荷が移動して、最終的に容量Ｃ３の電荷がＱ３’、容量Ｃ４の電荷がＱ４’になったとすると、以下の（９）式の関係が成立する。
Ｑ３＋Ｑ４＝Ｑ３’＋Ｑ４’　　　　　　　　　　　（９）
【００２９】
（５）式、（６）式、（８）式、（９）式より、電荷配分後の端子点ｂの電圧Ｖｂが以下の（１０）式で表されるＶｂ’となる。
2004120316.tif 000005
【００３０】
この（１０）式、（６）式、（７）式より、
2004120316.tif 000006
これより、
2004120316.tif 000007
ここで，Ｖｂ’は（１２）式に示すように、フォトダイオードＰＤ１のカソードのリセット電圧と信号電圧との差を、容量Ｃ３及び容量Ｃ４の容量で分圧した値と基準電圧Ｖｒｅｆで決まる値となる。トランジスタＴｒ２のしきい値電圧ＶｔｈやトランジスタＴｒ３のオン電圧が除去され、これらによるバラツキ変動は抑圧される。
【００３１】
６）ｔ６時
リセット信号ＰＤＲＳＴ１及び第２スイッチ選択信号Ｖｔがロー（Ｖｔバーはハイ）になリ、端子点ｃの電圧値はＶｂ’で、容量Ｃ４に保持される。
７）ｔ７時
列選択信号線１２に供給される列選択信号Ｈｏをハイにして（列選択信号Ｈｏバーはローになる）、トランジスタＴｒ８及びトランジスタＴｒ９をオンにして、容量Ｃ４に保持された電圧Ｖｂ’を信号出力線１１に出力し、バッファアンプＡ２を通して、出力端子２５から出力する。
これを、順次各行、各列の画素に対して行って、画像信号を得る。
【００３２】
【特許文献１】
特開２００２−６４７５１号公報（第３−４頁、第７−８図）
【００３３】
【発明が解決しようとする課題】
ところで、バッファアンプＡ２とトランジスタＴｒ８のソース及びトランジスタＴｒ９のドレイン間（端子点ｄがある）には寄生容量Ｃ５がある。この寄生容量Ｃ５は、通常は、各カラムの出力スイッチ（トランジスタＴｒ８及びＴｒ９の画素数分）の接合容量と配線容量とからなり、容量Ｃ４に比べて無視できない値である為、出力信号Ｖｏｕｔ１は容量Ｃ４と寄生容量Ｃ５で分圧されて、以下の（１３）式のようになる。
【００３４】
2004120316.tif 000008
ここで、Ｖｏｕｔ１は出力バッファＡ２の入力信号であり、Ｖｒｅｆ２は出力バッファＡ２の入力部のリセット電圧であり、各カラムからの信号出力を読み出す度にリセットされる。
【００３５】
このように、従来の画素３、ＣＤＳ回路６及びバッファアンプＡ２の構成により、画素３からの出力を取り出す際には、容量Ｃ４と画素３のカラムに生じる寄生容量Ｃ５間のスイッチＳ３による信号伝達で、出力信号レベルが、電荷の分配により減少してしまうという問題があった。
そこで、本発明は、上記問題を解決して、高い利得で画素からの出力信号を取り出すＣＭＯＳイメージセンサを提供することを目的とするものである。
【００３６】
【課題を解決するための手段】
上記目的を達成するための手段として、第１の発明は、互いに直交する複数の行選択線９と複数の信号線１３との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素３と、前記複数の行選択線９に行選択信号ＲＯＷＳ１を供給する垂直選択回路４と、前記行選択信号ＲＯＷＳ１によって選択された前記画素３から出力された前記複数の信号線１３に供給されている前記信号電圧のノイズを除去して、一旦蓄積する複数のＣＤＳ回路６と、前記複数のＣＤＳ回路６から前記ノイズ除去された信号電圧を順次出力させる列選択信号Ｈｏを出力する水平シフトレジスタ１６と、前記ＣＤＳ回路６から出力される前記ノイズ除去された信号電圧を出力する電圧増幅アンプＡ２とを備えたＣＭＯＳイメージセンサにおいて、
前記電圧増幅アンプＡ２に代えて、前記ノイズ除去された信号電圧を電流に変換して出力する電流電圧アンプＡ１にしたことを特徴とするＣＭＯＳイメージセンサである。
また、第２の発明は、互いに直交する複数の行選択線９Ａと複数の信号線１３Ａとの交差部に配置され、入射する画像光を信号電圧に変換する複数の画素３Ａと、前記複数の行選択線９Ａに行選択信号ＲＯＷＳ１Ａを供給する垂直選択回路４と、前記行選択信号ＲＯＷＳ１Ａによって選択されて、前記複数の信号線１３Ａを介して供給される前記画素３Ａから出力された前記信号電圧のノイズを除去する複数のＣＤＳ回路６Ａと、前記複数のＣＤＳ回路６Ａから前記ノイズ除去された信号電圧を順次出力させる列選択信号ＨｏＡを出力する水平シフトレジスタ１６と、前記ＣＤＳ回路６Ａから出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプＡ１Ａとを備えたＣＭＯＳイメージセンサにおいて、前記画素３Ａは、前記信号電圧を保持するＣＣＤを有していることを特徴とするＣＭＯＳイメージセンサである。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。なお、説明の簡略のため、従来例における構成と同一の構成については、同一の参照符号を付し、その説明を省略する。
【００３８】
＜第１実施例＞
図１は、本発明のＣＭＯＳイメージセンサの第１実施例における画素とＣＤＳ回路の構成図である。
図２は、本発明のＣＭＯＳイメージセンサの第１実施例におけるＣＤＳ回路の動作を説明するためのタイミング図である。
【００３９】
第１実施例のＣＭＯＳイメージセンサ１０は、互いに直交する複数の行選択線９と複数の信号線１３との交差部に配置され、入射する画像光を信号電圧に変換する複数の画素３と、前記複数の行選択線９に行選択信号ＲＯＷＳ１を供給する垂直選択回路４と、前記行選択信号ＲＯＷＳ１によって選択されて、前記複数の信号線１３を介して供給される前記画素３から出力された前記信号電圧のノイズを除去して、一旦蓄積する複数のＣＤＳ回路６と、前記複数のＣＤＳ回路６から前記ノイズ除去された信号電圧を順次出力させる列選択信号Ｈｏを出力する水平シフトレジスタ１６と、前記ＣＤＳ回路６から出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプＡ２とを備えたＣＭＯＳイメージセンサにおいて、前記電圧増幅アンプＡ２に代えて、前記ノイズ除去された信号電圧を電流に変換して増幅出力する電流電圧アンプＡ１にしたことを特徴とするＣＭＯＳイメージセンサである。
【００４０】
図１に示すように、第１実施例のＣＭＯＳイメージセンサ１０は、従来例のＣＭＯＳイメージセンサ１において、バッファアンプＡ２及びバッファアンプＡ２の入力電圧をリセットするトランジスタＴｒ１０に代えて、電流電圧アンプＡ１を用いた以外は、従来例のＣＭＯＳイメージセンサ１と同様に構成したものである。
【００４１】
電流電圧アンプＡ１の−差動（反転）入力端子は、端子点ｄを有する信号出力線１１の信号出力端子７に接続されており、反転入力端子と電流電圧アンプＡ１の出力端子間には抵抗Ｒ１が接続されている。電流電圧アンプＡ１の＋差動（正転）入力端子には、これに接続する基準電圧供給線２７より基準電圧Ｖｒｅｆ３が供給されている。
端子点ｄには，上述のように寄生容量Ｃ５が生じている。
【００４２】
画素３及びＣＤＳ回路６の構成，動作は上述したとおりであるので、ｔ５時以降について説明する。
ｔ５時には、トランジスタＴｒ６及びＴｒ７がオンしているので、最終的な端子点ｂ及び端子点ｃの電圧Ｖｂ’は、上述のように（１２）式で表される。
従って、容量Ｃ４に蓄積される電荷量Ｑ４’は、以下の（１４）式となる。
2004120316.tif 000009
【００４３】
ｔ６時には、リセット信号ＰＤＲＳＴ１及び第２スイッチ選択信号Ｖｔがロー（Ｖｔバーはハイ）になリ、容量Ｃ４には電荷Ｑ４’が保持される。
次に、ｔ７時において、列選択信号線１２により供給される列選択信号Ｈｏがハイになり、列選択信号線１２’により供給される列選択信号Ｈｏバー（列選択信号Ｈｏの反転信号である）がローになり、トランジスタＴｒ８及びトランジスタＴｒ９がオンになり、容量Ｃ４に蓄積された電荷Ｑ４’が読み出される。
【００４４】
ここで、ｔ０時間内で全ての電荷を読み出すとすると、
Ｑ４’＝ｉ（ｔ）×ｔ０　　　　　　　　　　　　　（１５）
となる。ここで、ｉ（ｔ）は読出し時に容量Ｃ４に流れる電流である。
電流電圧アンプＡ１からの出力ｖｏ（ｔ）は、
2004120316.tif 000010
となる。
このように、寄生容量Ｃ５により信号が減少することなく、画素からの信号の全てを読み出すことが出来る。
【００４５】
次に、電流電圧アンプの例を示す。
図３は、本発明のＣＭＯＳイメージセンサの第１実施例におけるＣＤＳ回路を構成する第１の電流電圧変換アンプを示すブロック図である。
図３に示す電流電圧アンプ３０は、図６に示した電流電圧アンプＡ１と同様である。入力端子Ｖｉｎ１（反転入力端子）の入力端子３１と出力端子３２間には抵抗Ｒ１が接続されており、入力端子Ｖｉｎ２（正転入力端子）の入力端子３３には、基準電圧Ｖｒｅｆ３が印加されている。
【００４６】
図５は、第１の電流電圧変換アンプの一例を示す構成図である。
同図に示す第１の電流電圧アンプ３０は、８個のトランジスタから構成される。
トランジスタＴｒ１１のゲートが入力端子Ｖｉｎ１（入力端子３１）になり、トランジスタＴｒ１２のゲートが入力端子Ｖｉｎ２（入力端子３３：基準電圧Ｖｒｅｆ３が印加される）になり、トランジスタＴｒ１５のドレインとトランジスタＴｒ１７のドレインの接続点が出力端子３２となる。
【００４７】
トランジスタＴｒ１３、トランジスタＴｒ１４及びトランジスタＴｒ１５の各ソースには基準電圧ＶＤＤが印加されている。トランジスタＴｒ１３のゲート、トランジスタＴｒ１４のゲート及びトランジスタＴｒ１３のドレインはトランジスタＴｒ１１のドレインに接続されている。トランジスタＴｒ１１のソースは、トランジスタＴｒ１６のドレイン及びトランジスタＴｒ１２のソースに接続されている。トランジスタＴｒ１４のドレイン及びトランジスタＴｒ１５のゲートはトランジスタＴｒ１２のドレインに接続されている。トランジスタＴｒ１６、トランジスタＴｒ１７及びトランジスタＴｒ１８の各ゲートはトランジスタＴｒ１８のドレインに接続されている。トランジスタＴｒ１６のソース、トランジスタＴｒ１７及びトランジスタＴｒ１８の各ソースは接地されている。入力端子３１と出力端子３２との間には抵抗Ｒ１が　接続されており、トランジスタＴｒ１８のドレインには抵抗Ｒ２を介して基準電圧ＶＤＤが印加されている。
動作については、電流電圧アンプＡ１と同様であるので省略する。
【００４８】
図４は、本発明のＣＭＯＳイメージセンサの第１実施例におけるＣＤＳ回路を構成する第２の電流電圧変換アンプを示すブロック図である。
図４に示す電流電圧アンプ３０Ａは入力端子３１Ａと出力端子３２Ａを有する。入力端子３１Ａと出力端子３２Ａ間に抵抗Ｒ１Ａを接続してある。上述の電流電圧アンプ３０において、印加した基準電圧Ｖｒｅｆ３は入力部のトランジスタのしきい値電圧Ｖｔｈである。
【００４９】
図６は、第２の電流電圧変換アンプの一例を示す構成図である。
同図に示す第２の電流電圧アンプ３０Ａは、６個のトランジスタと１個のダイオードより構成される。
トランジスタ２１のゲートが入力端子Ｖｉｎ１（入力端子３１Ａ）となり、ダイオードＤ２のカソードが出力端子３２Ａとなる。
【００５０】
トランジスタＴｒ２２のソース、トランジスタＴｒ２３のドレイン及びトランジスタ２４のソースには、基準電圧ＶＤＤが印加されている。トランジスタＴｒ２２のドレイン及びトランジスタＴｒ２３のゲートはトランジスタＴｒ２１のドレインに接続されている。トランジスタＴｒ２３のソースはダイオードＤ２のアノードに接続され、ダイオードＤ２のカソードはトランジスタＴｒ２５のドレイン及び出力端子３２Ａに接続している。トランジスタＴｒ２２のゲート、トランジスタＴｒ２４のゲート及びトランジスタＴｒ２４のドレインは、抵抗Ｒ２Ａの一端に接続されている。抵抗Ｒ２Ａの他端は、トランジスタＴｒ２５のゲート、トランジスタＴｒ２６のゲート及びトランジスタＴｒ２６のドレインに接続している。トランジスタＴｒ２１のソース、トランジスタＴｒ２５のソース及びトランジスタＴｒ２６のソースは接地されている。
【００５１】
トランジスタＴｒ２１のしきい値電圧Ｖｔｈが基準電圧Ｖｒｅｆ３になる。
入力端子３１Ａと出力端子３２Ａ間に抵抗Ｒ１Ａが接続されている。
この電流電圧アンプ３０Ａの動作は、電流電圧アンプ３０と同様である。
本第１実施例のＣＭＯＳイメージセンサにおいては、上述したような電流電圧アンプを用いて、ＣＤＳ動作後の信号電圧を電流出力として読み出すので、配線等から生じる寄生容量により信号電圧が減少することなく、画素からの信号電圧の全てを読み出すことが出来る。
【００５２】
＜第２実施例＞
図７は、本発明のＣＭＯＳイメージセンサの第２実施例における画素とＣＤＳ回路の構成図である。
図８は、本発明のＣＭＯＳイメージセンサの第２実施例におけるＣＤＳ回路の動作を説明するためのタイミング図である。
【００５３】
第２実施例のＣＭＯＳイメージセンサ１０Ａは、互いに直交する複数の行選択線９Ａと複数の信号線１３Ａとの交差部に配置され、入射する画像光を信号電圧に変換する複数の画素３Ａと、前記複数の行選択線９Ａに行選択信号ＲＯＷＳ１Ａを供給する垂直選択回路４と、前記行選択信号ＲＯＷＳ１Ａによって選択されて、前記複数の信号線１３Ａを介して供給される前記画素３Ａから出力された前記信号電圧のノイズを除去する複数のＣＤＳ回路６Ａと、前記複数のＣＤＳ回路６Ａから前記ノイズ除去された信号電圧を順次出力させる列選択信号ＨｏＡを出力する水平シフトレジスタ１６と、前記ＣＤＳ回路６Ａから出力される前記ノイズ除去された信号電圧を増幅出力する電圧増幅アンプＡ１Ａとを備えたＣＭＯＳイメージセンサにおいて、前記画素３Ａは、前記信号電圧を保持するＣＣＤを有していることを特徴とするＣＭＯＳイメージセンサである。
【００５４】
本第２実施例のＣＭＯＳイメージセンサ１０Ａは、従来例のＣＭＯＳイメージセンサ１のように、マトリクス状に配置された画素３Ａからなる画素部（図示しない）と、これに接続する垂直選択回路（図示しない）及び水平選択回路（図示しない）よりなる。
図７に示すように、第２実施例のＣＭＯＳイメージセンサ１０Ａにおける画素３Ａは、フォトダイオードＰＤ１Ａ、リセット用トランジスタＴｒ１Ａ、ＣＣＤ４０、リセット用トランジスタＴｒ２Ａ、トランジスタ（ソースフォロワ）Ｔｒ３Ａ及び行選択用トランジスタＴｒ４Ａより構成されている。
【００５５】
フォトダイオードＰＤ１ＡのＰ側（アノード）は接地されており、フォトダイオードＰＤ１のＮ側（カソード）（端子点ｐｄＡが設けられている）は、リセット用トランジスタＴｒ１Ａのソース及びＣＣＤ４０の入力端子ＩＮに接続されている。リセット用トランジスタＴｒ１Ａのドレインは、基準電圧供給線１５Ａ、リセット用トランジスタＴｒ２Ａのドレイン及びトランジスタＴｒ３Ａのドレインに接続されている。
基準電圧供給線１５Ａは、図示しない基準電圧電源に接続されており、所定の基準電圧Ｖｄｄが供給されている。
【００５６】
リセット用トランジスタＴｒ１Ａのゲートは、リセット信号ＰＤＲＳＴ１Ａが供給されるリセット信号線８Ａに接続されている。
リセット用トランジスタＴｒ２Ａのゲートは、リセット信号ＲＳＴＡの供給されるリセット信号線１４Ａに接続されている。リセット用トランジスタＴｒ２ＡのソースはＣＣＤ４０の出力端子ＯＵＴ及びトランジスタＴｒ３Ａのゲートに接続されている。
【００５７】
トランジスタＴｒ３Ａのソースは行選択用トランジスタＴｒ４Ａのドレインに接続されている。行選択用トランジスタＴｒ４Ａのソースは信号線１３Ａに接続されている。行選択用トランジスタＴｒ４Ａのゲートは行選択信号ＲＯＷＳ１Ａが供給される行選択信号線９Ａに接続されている。
ＣＣＤ４０には、第１ゲート４１、第２ゲート４２及び第３ゲート４３がある。第１ゲートに印加されるゲート信号Ｇ１がハイの時電荷が入力端子ＩＮよりＣＣＤ４０内に転送され、ゲート信号Ｇ１及び第３ゲートに印加されるゲート信号Ｇ３がローで且つ第２ゲートに印加されるゲート信号Ｇ２がハイの時ＣＣＤ４０内に電荷が保持蓄積され、ゲート信号Ｇ３がハイの時ＣＣＤ４０内の電荷が出力端子ＯＵＴより出力される。
【００５８】
リセット信号ＰＤＲＳＴ１Ａは、垂直選択回路から出力され、１フィールド（又は１フレーム）に一度、短期間のハイ（Ｈ）電圧となる。これにより、リセット用トランジスタＴｒ１Ａをオン状態にして、フォトダイオードＰＤ１Ａのカソードを基準電圧Ｖｄｄに近い値にして、光により生じた電荷をリセットする。
リセット用トランジスタＴｒ２Ａは、ＣＣＤ４０の出力端子ＯＵＴの電圧をリセットする。
また行選択信号ＲＯＷＳ１Ａは垂直選択回路から出力され、水平方向の画素３Ａの行を選択する行選択用トランジスタＴｒ４Ａを駆動する。１水平期間に１行を選択する。行選択用トランジスタＴｒ４Ａのソースは、行選択用トランジスタＴｒ４Ａがオン状態の時、トランジスタＴｒ３Ａの出力を信号線１３Ａに出力する。
【００５９】
第２実施例における画素３Ａでは、フォトダイオードＰＤ１Ａに光電変換によって生じた電荷は、ＣＣＤ４０に蓄積された後、ソースフォロワとなるトランジスタＴｒ３Ａにより、低インピーダンスの電圧出力となり行選択用トランジスタＴｒ４Ａで選択され、信号線１３Ａを通して水平選択回路に入る。水平選択回路には、ＣＤＳ回路６Ａ及び水平シフトレジスタ（図示しない）等があり、ここでノイズの抑圧と順次カラムの選択が行われ、最終的に信号出力線２６Ａを通して信号出力端子２５Ａから出力信号として出力される。
画素３Ａには、信号蓄積用のＣＣＤ４０を設けてある（これにより、電子シャッターを実現できる）ので、ＣＤＳ回路６Ａには信号蓄積用の容量を必要としない。
【００６０】
次に、ＣＤＳ回路６Ａの構成を説明する。
ＣＤＳ回路６Ａは、容量Ｃ３Ａ、スイッチＳ１Ａ、バッファアンプＡ１Ａ及びスイッチＳ２Ａを有する。
信号線１３Ａには端子点ａＡがあり、これに低電流負荷Ｉ１Ａの一端が接続され、低電流負荷Ｉ１Ａの他端は接地されている。
信号線１３Ａは容量Ｃ３Ａの一端に接続されている。容量Ｃ３Ａの他端は端子点ｂＡを介してバッファアンプＡ１Ａの入力に接続している。
【００６１】
スイッチＳ１ＡはＮＭＯＳトランジスタＴｒ５Ａ及びＰＭＯＳトランジスタＴｒ６Ａより構成される（ＣＭＯＳ構成となっている）。トランジスタＴｒ５Ａのドレイン及びトランジスタＴｒ６Ａのソースには、基準電圧Ｖｒｅｆの供給される基準電圧供給線２２Ａが接続されている。トランジスタＴｒ５Ａのソース及びトランジスタＴｒ６Ａのドレインは端子点ｂＡに接続している。トランジスタＴｒ５Ａのゲートはスイッチ選択信号ＶｒＡが供給されるスイッチ選択信号線２１Ａに接続され、トランジスタＴｒ６Ａのゲートはスイッチ選択信号ＶｒＡバーが供給されるスイッチ選択信号線２１’Ａに接続されている。スイッチ選択信号ＶｒＡバーはスイッチ選択信号ＶｒＡの反転信号である。
【００６２】
スイッチＳ２Ａを構成するＮＭＯＳトランジスタＴｒ７Ａのドレイン及びＰＭＯＳトランジスタＴｒ８ＡのソースはバッファアンプＡ１Ａの出力端子に接続されている。トランジスタＴｒ７ＡのソースとトランジスタＴｒ８Ａのドレインは出力端子２５Ａを有する信号出力線２６Ａに接続されている。出力端子２５Ａは端子点ｃＡを兼ねる。トランジスタＴｒ７Ａのゲートは列選択信号ＨｏＡが供給される列選択信号線１２Ａに接続され、トランジスタＴｒ８Ａのゲートは列選択信号ＨｏＡバーが供給される列選択信号線１２’Ａに接続されている。列選択信号ＨｏＡバーは列選択信号ＨｏＡの反転信号である。
ここで、端子点ｃＡとアースとの間には、寄生容量Ｃ４Ａが生じる。これは、各ＣＤＳ回路６Ａを構成する各トランジスタＴｒ７Ａのソース及び各トランジスタＴｒ８Ａのドレインが共通に接続されているために、配線に発生する、配線容量によるものである。
【００６３】
次に、図８を参照して、本実施例のＣＭＯＳイメージセンサ１０における各画素３Ａ及びＣＤＳ回路６Ａの動作について、説明する。
図８において、横軸は時間を示し、上から順に記号で示した各信号の波形を表してある。制御信号として、リセット信号ＰＤＲＳＴ１Ａ、ゲート信号Ｇ１、ゲート信号Ｇ２、ゲート信号Ｇ３、行選択信号ＲＯＷＳ１Ａ、第１スイッチ選択信号ＶｒＡ、列選択信号Ｈｏ、リセット信号ＲＳＴＡを示してある。また、フォトダイオードＰＤ１Ａのカソード（端子点ｐｄＡ）の電圧がＶｐｄＡ、端子点ａＡの電圧がＶａＡ，端子点ｂＡの電圧がＶｂＡ、端子点ｃＡの電圧がＶｃＡである。
【００６４】
１）ｔ０Ａ時
ゲート信号Ｇ１及びゲート信号Ｇ２がハイになり、その後、ゲート信号Ｇ１がローになり、フォトダイオードＰＤ１Ａに蓄積されていた電荷がＣＣＤ４０に転送されて保持される。
２）ｔ１Ａ時
リセット信号ＰＤＲＳＴ１Ａがハイになり、リセット用トランジスタＴｒ１Ａがオンになる。これによりフォトダイオードＰＤ１Ａのカソード（端子点ｐｄＡ）には、リセット用トランジスタＴｒ１Ａのドレインに基準電圧供給線１５Ａより基準電圧Ｖｄｄが印加されているので、以下の電圧が印加されリセットされる。
ＶｐｄＡ＝Ｖｄｄ−Ｖｔｒ１Ａ　　　　　　（１４）
ここで、Ｖｔｒ１Ａはリセット用トランジスタのしきい値電圧Ｖｔｈである。
【００６５】
３）ｔ２Ａ時
行選択供給線９Ａに供給される行選択信号ＲＯＷＳ１Ａをハイにして行選択用トランジスタＴｒ４Ａをオンにする。リセット信号線１４Ａに供給されるリセット信号ＲＳＴＡをハイにしてリセット用トランジスタをオンにする。スイッチ選択信号線２１Ａに供給されるスイッチ選択信号ＶｒＡをハイにして、トランジスタＴｒ５Ａをオンにし、スイッチ選択信号線２１’Ａに供給されるスイッチ選択信号ＶｒＡバーをローにしてトランジスタＴｒ６Ａをオンにする。
【００６６】
リセット用トランジスタＴｒ２Ａのドレインには、基準電圧Ｖｄｄが印加されており、トランジスタＴｒ５Ａのドレイン及びトランジスタＴｒ６Ａのソースには基準電圧供給線２２Ａより供給される基準電圧Ｖｒｅｆが印加されているので、容量Ｃ３Ａには、（１５）式に示す電荷Ｑ３Ａが蓄積される。
2004120316.tif 000011
ここで、ＶｂＡは端子点ｂＡの電圧、ＶａＡは端子点ａＡの電圧、ＶＲはリセット用トランジスタＴｒ２ＡによりリセットされたＣＣＤ４０の出力電圧、Ｖｔｒ３ＡはトランジスタＴｒ３Ａのしきい値電圧Ｖｔｈ、Ｖｏｎ４Ａは行選択用トランジスタＴｒ４Ａのオン電圧（ドレイン−ソース間電圧）をそれぞれ示す。
【００６７】
４）ｔ３Ａ時
リセット信号ＲＳＴＡがローになりリセット用トランジスタＴｒ２Ａがオフする。スイッチ選択信号ＶｒＡがローになりトランジスタＴｒ５Ａがオフし、スイッチ選択信号ＶｒＡバーがハイになりトランジスタＴｒ６Ａがオフする。
電荷Ｑ３Ａが容量Ｃ３Ａにほじされる。
【００６８】
５）ｔ４Ａ時
ゲート信号Ｇ２がローになり、ゲート信号Ｇ３がハイになり、ＣＣＤ４０内に保持されていた、フォトダイオードＰＤ１Ａで蓄積した電荷をトランジスタＴｒ３Ａのゲートに転送する。このときのトランジスタＴｒ３Ａのゲート信号電圧をＶｓｉｇＡとする。このときの端子点ａＡの電圧をＶａＡ’とすると、
ＶａＡ’＝ＶｓｉｇＡ−Ｖｔｒ３Ａ−Ｖｏｎ４Ａ　　　　　　（１６）
となる。従って、これに応じる端子点ｂＡの電圧をＶｂＡ’とすると、
ＶｂＡ’−ＶａＡ’＝ＶｂＡ−ＶａＡであるから、
2004120316.tif 000012
となり、ＣＤＳ動作を行ったことになる。
【００６９】
６）ｔ５Ａ時
フォトダイオードＰＤ１Ａに蓄積されていた光信号を保持するために、ゲート信号Ｇ１及びゲート信号Ｇ２をハイにして、ＣＣＤ４０に転送して蓄積し、その後フォトダイオードＰＤ１Ａのカソード電位をリセットする（ｔ６Ａ時）動作を繰り返す。
ここで、ｔ４Ａ時に、ＣＤＳ動作により得た信号はＣＣＤ４０の出力に出力電圧が保持されている限り、端子点ｂＡに保持される。各トランジスタのゲートや接合におけるリーク電流は非常に小さい。
【００７０】
７）ｔ８Ａ時
後は、水平信号読み出しタイミングに合わせて、列選択信号ＨｏＡをハイにしてトランジスタＴｒ７Ａをオンし、列選択信号ＨｏＡバーをローにしてトランジスタＴｒ８Ａをオンにし、信号をバッファアンプＡ１Ａを通して読み出すことになる。
端子点ｃＡに出力される信号電圧ＶｃＡは、
ＶｃＡ＝ＶｓｉｇＡ−ＶＲ＋Ｖｒｅｆ　　　　　　　　　　（１８）
となる。
この結果、端子点ｃＡには寄生容量Ｃ４Ａがあるが、この影響を受けず、信号レベルの減少があまりない。又、従来例のＣＤＳ回路に比較して、スイッチの数を低減できて、回路数及び回路面積を削減できる。
【００７１】
次に、本第２実施例におけるスイッチを含むアンプの別例を示す。
図９は、本発明のＣＭＯＳイメージセンサの第２実施例におけるＣＤＳ回路を構成するスイッチを含むアンプの第１の別例を示す構成図である。
同図に示すように、画素３Ａの列毎に、トランジスタＴｒ３１及びトランジスタＴｒ３２より構成されるスイッチを含むアンプが、図１２に示す端子点ｂＡと端子点ｃＡの間に配置される。
【００７２】
トランジスタＴｒ３１のゲートに、信号電圧ＶｂＡの印加された端子点ｂＡが接続している。トランジスタのＴｒ３１のドレインは基準電圧Ｖｄｄの印加された基準電圧線５１が接続している。トランジスタＴｒ３１のソースはスイッチとなるトランジスタＴｒ３２のドレインに接続している。トランジスタＴｒ３２のゲートは、列選択信号ＨｏＡの印加されている列選択信号線１２Ａに、トランジスタＴｒ３２のソースは出力信号が出力される端子点ｃＡに、それぞれ接続されている。端子点ｃＡには、低電流負荷Ｉ２の一端が接続され、低電流負荷の他端は接地されている。
列選択信号ＨｏＡがハイで、トランジスタＴｒ３２がオンし、信号電圧ＶｂＡが端子点ｃＡに出力される。
【００７３】
図１０は、本発明のＣＭＯＳイメージセンサの第２実施例におけるＣＤＳ回路を構成するスイッチを含むアンプの第２の別例を示す構成図である。
同図に示すように、画素３Ａの列毎にトランジスタＴｒ４１とトランジスタＴｒ４２が配置される。
トランジスタＴｒ４１のゲートに、信号電圧ＶｂＡの印加された端子点ｂＡが接続している。トランジスタのＴｒ４１のソースには、基準電圧Ｖｄｄが印加される低電流負荷Ｉ３に接続する基準電圧線５２が接続している。トランジスタＴｒ４１のドレインはスイッチとなるトランジスタＴｒ４２のソースに接続している。トランジスタＴｒ４２のゲートは、列選択信号ＨｏＡの印加されている列選択信号線１２Ａに接続されている。
【００７４】
全画素列に対して、トランジスタＴｒ４３、トランジスタＴｒ４４及びトランジスタＴｒ４５が配置される。
トランジスタＴｒ４５のソースに基準電圧線５２が接続し、トランジスタＴｒ４５のゲート及びドレインは、端子点ｃＡ及びトランジスタＴｒ４４のソースに接続している。トランジスタＴｒ４２のドレインはトランジスタＴｒ４３のゲート、ソース及びトランジスタＴｒ４４のゲートに接続している。トランジスタＴｒ４３のドレイン及びトランジスタＴｒ４４のドレインは接地されている。
信号電圧ＶｂＡは、選択信号ＨｏＡがハイのとき端子点ｃＡに取り出される。本第２実施例のＣＭＯＳイメージセンサにおいては、画素内に光電変換で生成する電荷を一時的に蓄積するＣＣＤを設けてあるので、ＣＤＳ回路内に信号電圧蓄積用の容量を必要とせず、上述のようなスイッチを含むアンプでＣＤＳ回路を構成するので、回路面積を削減できると共に信号電圧の減少も抑制できる。
【００７５】
【発明の効果】
以上説明したように、本発明のＣＭＯＳイメージセンサは、請求項１記載によれば、電圧増幅アンプに代えて、ノイズ除去された信号電圧を電流に変換して増幅出力する電流電圧アンプにしたことにより、高い利得で画素からの出力信号を取り出すＣＭＯＳイメージセンサを提供できるという効果がある。
また、本発明のＣＭＯＳイメージセンサは、請求項２記載によれば、画素は、信号電圧を保持するＣＣＤを有していることにより、ＣＤＳ回路における信号電圧蓄積用の容量を不要として、回路面積を削減できて、しかも、高い利得で画素からの出力信号を取り出すことのできるＣＭＯＳイメージセンサを提供できるという効果がある。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳイメージセンサの第１実施例における画素とＣＤＳ回路の構成図である。
【図２】本発明のＣＭＯＳイメージセンサの第１実施例におけるＣＤＳ回路の動作を説明するためのタイミング図である。
【図３】本発明のＣＭＯＳイメージセンサの第１実施例におけるＣＤＳ回路を構成する第１の電流電圧変換アンプを示すブロック図である。
【図４】本発明のＣＭＯＳイメージセンサの第１実施例におけるＣＤＳ回路を構成する第２の電流電圧変換アンプを示すブロック図である。
【図５】第１の電流電圧変換アンプの一例を示す構成図である。
【図６】第２の電流電圧変換アンプの一例を示す構成図である。
【図７】本発明のＣＭＯＳイメージセンサの第２実施例における画素とＣＤＳ回路の構成図である。
【図８】本発明のＣＭＯＳイメージセンサの第２実施例におけるＣＤＳ回路の動作を説明するためのタイミング図である。
【図９】本発明のＣＭＯＳイメージセンサの第２実施例におけるＣＤＳ回路を構成するスイッチを含むアンプの第１の別例を示す構成図である。
【図１０】本発明のＣＭＯＳイメージセンサの第２実施例におけるＣＤＳ回路を構成するスイッチを含むアンプの第２の別例を示す構成図である。
【図１１】従来例のＣＭＯＳイメージセンサの基本構成図である。
【図１２】従来例のＣＭＯＳイメージセンサにおける画素の構成図である。
【図１３】従来例のＣＤＳ回路を含むＣＭＯＳイメージセンサの構成図である。
【図１４】従来例のＣＭＯＳイメージセンサにおける画素とＣＤＳ回路の構成図である。
【図１５】従来例のＣＭＯＳイメージセンサにおけるＣＤＳ回路の動作を説明するための第１のタイミング図である。
【符号の説明】
１…ＣＭＯＳイメージセンサ、２…画素部、３…画素、３Ａ…画素、４…垂直選択回路、５…水平選択回路、６，６Ａ…ＣＤＳ回路、７…信号出力端子、８…リセット信号線、９…行選択信号線、１０，１０Ａ…ＣＭＯＳイメージセンサ、１１…信号出力線、１２，１２’…列選択信号線、１３…信号線、１４…リセット信号線、１５…基準電圧供給線、１６…水平シフトレジスタ、１７…基準電圧供給線、１８…リセット信号線、２１，２１’…第１スイッチ選択信号線、２２…基準電圧供給線、２３，２３’…第２スイッチ選択信号線、２５…信号出力端子、２７…基準電圧供給線、２９…出力端子、３０，３０Ａ…電流電圧変換アンプ、３１…入力端子、３２…出力端子、３３…入力端子、４０…ＣＣＤ、５１…基準電圧線、５２…基準電圧線。
【図１】
2004120316.tif 000013
【図２】
2004120316.tif 000014
【図３】
2004120316.tif 000015
【図４】
2004120316.tif 000016
【図５】
2004120316.tif 000017
【図６】
2004120316.tif 000018
【図７】
2004120316.tif 000019
【図８】
2004120316.tif 000020
【図９】
2004120316.tif 000021
【図１０】
2004120316.tif 000022
【図１１】
2004120316.tif 000023
【図１２】
2004120316.tif 000024
【図１３】
2004120316.tif 000025
【図１４】
2004120316.tif 000026
【図１５】
2004120316.tif 000027