【誤訳訂正書】
【提出日】平成23年12月26日(2011.12.26)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】００４９
【訂正方法】変更
【訂正の内容】
【００４９】
図１０は、積を形成する下位の３２ビットよりもすぐ上位である列３０６をさらに示す。本明細書は、最終部分積行３０８のための符号ビットｓ８を導入するために列＃３２から上方のブース乗算ツリーを変更する。この符号ビットｓ８は、積が符号拡張を必要としない場合には、必要とされない。ここで、部分積行８の正しい符号を保存するために、プロセスは、１ビットだけ部分積行３０８を拡張することを含む。＃３２よりも大きい列は、削減の最終ステージまで影響されない。そのような点において、信号〜ｓ８は、列＃３１からのキャリー−アウトとともに変換し、そして“ｃ―”として示されるキャリー−アウト３１０を生成する。
【誤訳訂正２】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
ディジタル信号プロセッサにおいてブース乗算を実行するための方法であって、
前記ディジタル信号プロセッサによって、第１の複数のビットを備える被乗数、Ａ、と第２の複数のビットを備える乗数、Ｂ、とを決定すること；
前記ディジタル信号プロセッサによって、Ｂに基数−ｍブース・レコーディングを実行して、乗算係数の第１の事前に決められた個数、ｎ、を生成すること、ここで、前記ｎ個の乗算係数は前記第２の複数のビットの個数の半分を近似する；
前記ディジタル信号プロセッサによって、Ａの乗数として前記ｎ個の乗算係数を使用してｎ個の部分積を生成すること；
負の乗算係数の事象では、前記ディジタル信号プロセッサによって、Ａの前記第１の複数のビットを反転させ、そして２の補集合を完成させるために付着の（sticky）“１”を付けることによりＡの２の補集合を形成すること；
前記ディジタル信号プロセッサによって、削減の複数のステージにおいて前記部分積を事前に決められた長さのサム成分及びキャリー成分の集合へと削減すること；及び
前記ディジタル信号プロセッサによって、符号拡張されたサム成分とゼロ−拡張されたキャリー成分に基づいてＡとＢとの積を生成すること；
を具備し、前記符号拡張は、最上位ビットを拡張する符号拡張、１又は０を付加する符号拡張である、方法。
【請求項２】
前記被乗数、Ａ、と乗数、Ｂ、とを決定することは、１６×１６乗数を使用してＡとＢとを決定することをさらに具備する、請求項１の方法。
【請求項３】
前記乗算係数の加法の逆を決定することにより乗数として負のＢを設定することによってＡとＢとの負の積を決定すること；及び
形式［Ｚ＋−（Ａ×Ｂ）］の加数として前記積を生成すること、
をさらに具備する、ここで、Ｚは前記ディジタル信号プロセッサにおいて累算されようとしている値を表す、請求項１の方法。
【請求項４】
前記部分積のうちの少なくとも１つの事前に決められたビットに付着の“１”を挿入することによってＡとＢとの乗算に丸め定数を加えることをさらに具備する、請求項１の方法。
【請求項５】
Ｂに基数−ｍブース・レコーディングを実行することは、Ｂに基数−４ブース・レコーディングを実行して、９個の乗算係数を生成することをさらに具備する；
ｎ個の部分積を生成することは、Ａの倍数として前記９個の乗算係数を使用して９個の部分積を生成することをさらに具備する；及び
前記部分積を事前に決められた長さのサム成分及びキャリー成分の集合へと削減することは、前記部分積を複数の３２−ビットのサム成分とキャリー成分へと削減することを更に具備する、請求項１の方法。
【請求項６】
ＭＡＣ演算の間に６４−ビット値累算の一部として前記ブース乗算プロセスを実行すること、
をさらに具備する、請求項１の方法。
【請求項７】
ディジタル信号プロセッサにおいてブース乗算を実行するために前記ディジタル信号プロセッサに関係する演算のためのシステムであって、前記システムは、
第１の複数のビットを備える被乗数、Ａ、と第２の複数のビットを備える乗数、Ｂ、とを決定するように構成された処理回路構成；
Ｂに基数−ｍブース・レコーディングを実行して、乗算係数の第１の事前に決められた個数、ｎ、を生成するように構成された乗算器ブロック、ここで、前記“ｎ”個の乗算係数は前記第２の複数のビットの個数の半分を近似する；
Ａの乗数として前記“ｎ”個の乗算係数を使用して“ｎ”個の部分積を生成するように構成された、前記乗算器ブロックに関係する複数の乗算器ユニット；
負の乗算係数の事象では、Ａの前記第１の複数のビットを反転させ、そして２の補集合を完成させるために付着の“１”を付けることによりＡの２の補集合を形成するように構成されたインバータ回路構成；及び
削減の複数のステージにおいて前記部分積を事前に決められた長さのサム成分及びキャリー成分の集合へと削減し、符号拡張されたサム成分とゼロ−拡張されたキャリー成分に基づいてＡとＢとの積を生成するように構成され、前記乗算器ユニットに関係付けられた削減回路構成
を具備し、前記符号拡張は、最上位ビットを拡張する符号拡張、１又は０を付加する符号拡張である、システム。
【請求項８】
前記処理回路構成は、１６×１６乗数を使用してＡとＢとを決定するようにさらに構成された、請求項７のシステム。
【請求項９】
前記インバータ回路構成は、前記乗算係数の加法の逆を決定することにより乗数として負のＢを設定することによってＡとＢとの負の積を決定するようにさらに構成され、
前記システムは、形式［Ｚ＋−（Ａ×Ｂ）］の加数として前記積を生成するように構成された累算回路構成をさらに具備する、ここで、Ｚは前記ディジタル信号プロセッサにおいて累算されようとしている値を表す、請求項７のシステム。
【請求項１０】
付着の“１”を前記部分積のうちの少なくとも１つの事前に決められたビットに挿入することによってＡとＢとの乗算に丸め定数を加えるように構成されたビット挿入回路構成をさらに具備する、請求項７のシステム。
【請求項１１】
前記乗算器ブロックは、Ｂに基数−４ブース・レコーディングを実行して、９個の乗算係数を生成するようにさらに構成され、；
前記乗算器ユニットは、Ａの倍数として前記９個の乗算係数を使用して９個の部分積を生成するようにさらに構成され、；
前記削減回路構成は、前記部分積を複数の３２−ビットのサム成分とキャリー成分へと削減するようにさらに構成される、
請求項７のシステム。
【請求項１２】
ＭＡＣ演算の間に６４−ビット値累算の一部として前記ブース乗算プロセスを実行するように構成された回路構成をさらに具備する、請求項７のシステム。
【請求項１３】
個人電子デバイスをサポートする演算のためのディジタル信号プロセッサであって、前記ディジタル信号プロセッサはあるディジタル信号プロセッサにおいてブース乗算を実行し、前記ディジタル信号プロセッサは、
前記ディジタル信号プロセッサによって、第１の複数のビットを備える被乗数、Ａ、と第２の複数のビットを備える乗数、Ｂ、とを決定するための手段；
前記ディジタル信号プロセッサによって、Ｂに基数−ｍブース・レコーディングを実行して、乗算係数の第１の事前に決められた個数、ｎ、を生成するための手段、ここで、前記ｎ個の乗算係数は前記第２の複数のビットの個数の半分を近似する；
前記ディジタル信号プロセッサによって、Ａの乗数として前記ｎ個の乗算係数を使用してｎ個の部分積を生成するための手段；
負の乗算係数の事象において、前記ディジタル信号プロセッサによって、Ａの前記第１の複数のビットを反転させ、そして２の補集合を完成させるために付着の “１”を付けることによりＡの２の補集合を形成するための手段；
前記ディジタル信号プロセッサによって、削減の複数のステージにおいて前記部分積を事前に決められた長さのサム成分及びキャリー成分の集合へと削減するための手段；及び
前記ディジタル信号プロセッサによって、符号拡張されたサム成分とゼロ−拡張されたキャリー成分に基づいてＡとＢとの積を生成する手段；
を具備し、前記符号拡張は、最上位ビットを拡張する符号拡張、１又は０を付加する符号拡張である、ディジタル信号プロセッサ。
【請求項１４】
１６×１６乗数を使用してＡとＢとを決定するための手段をさらに具備する、請求項１３のディジタル信号プロセッサ。
【請求項１５】
前記乗算係数の加法の逆を決定することにより乗数として負のＢを設定することによってＡとＢとの負の積を決定するための手段；及び
形式［Ｚ＋−（Ａ×Ｂ）］の加数として前記積を生成するための手段、をさらに具備する、ここで、Ｚは前記ディジタル信号プロセッサにおいて累算されようとしている値を表す、請求項１３のディジタル信号プロセッサ。
【請求項１６】
付着の“１”を前記部分積のうちの少なくとも１つの事前に決められたビットに挿入することによってＡとＢとの乗算に丸め定数を加えるための手段をさらに具備する、請求項１３のディジタル信号プロセッサ。
【請求項１７】
Ｂに基数−４ブース・レコーディングを実行して、９個の乗算係数を生成するための手段；
Ａの倍数として前記９個の乗算係数を使用して９個の部分積を生成するための手段；及び
前記部分積を複数の３２−ビットのサム成分とキャリー成分へと削減するための手段、
をさらに具備する、請求項１３のディジタル信号プロセッサ。
【請求項１８】
ＭＡＣ演算の間に６４−ビット値累算の一部として前記ブース乗算プロセスを実行するための手段、をさらに具備する、請求項１３のディジタル信号プロセッサ。
【請求項１９】
ディジタル信号プロセッサにおいてブース乗算を実行するためにその媒体中に組み込まれたコンピュータ読取り可能なプログラム・コードを有するコンピュータ使用可能な媒体であって：
前記ディジタル信号プロセッサによって、第１の複数のビットを備える被乗数、Ａ、と第２の複数のビットを備える乗数、Ｂ、とを決定するためのコンピュータ読取り可能なプログラム・コード；
前記ディジタル信号プロセッサによって、Ｂに基数−ｍブース・レコーディングを実行して、乗算係数の第１の事前に決められた個数、ｎ、を生成するためのコンピュータ読取り可能なプログラム・コード、ここで、前記ｎ個の乗算係数は前記第２の複数のビットの個数の半分を近似する；
前記ディジタル信号プロセッサによって、Ａの乗数として前記ｎ個の乗算係数を使用してｎ個の部分積を生成するためのコンピュータ読取り可能なプログラム・コード；
負の乗算係数の事象において、前記ディジタル信号プロセッサによって、Ａの前記第１の複数のビットを反転させ、そして２の補集合を完成させるために付着の “１”を付けることによりＡの２の補集合を形成するためのコンピュータ読取り可能なプログラム・コード；
前記ディジタル信号プロセッサによって、削減の複数のステージにおいて前記部分積を事前に決められた長さのサム成分及びキャリー成分の集合へと削減するためのコンピュータ読取り可能なプログラム・コード；及び
前記ディジタル信号プロセッサによって、符号拡張されたサム成分とゼロ−拡張されたキャリー成分に基づいてＡとＢとの積を生成するためのコンピュータ読取り可能なプログラム・コード；
を具備し、前記符号拡張は、最上位ビットを拡張する符号拡張、１又は０を付加する符号拡張である、コンピュータ使用可能な媒体。
【請求項２０】
１６×１６乗数を使用してＡとＢを決定するためのコンピュータ読取り可能なプログラム・コード、
をさらに具備する、請求項１９のコンピュータ使用可能な媒体。
【請求項２１】
付着の“１”を前記部分積のうちの少なくとも１つの事前に決められたビットへと挿入することによってＡとＢとの乗算に丸め定数を加えるためのコンピュータ読取り可能なプログラム・コード、
をさらに具備する、請求項１９のコンピュータ使用可能な媒体。
【請求項２２】
Ｂに基数−４ブース・レコーディングを実行して、９個の乗算係数を生成するためのコンピュータ読取り可能なプログラム・コード；
Ａの倍数として前記９個の乗算係数を使用して９個の部分積を生成するためのコンピュータ読取り可能なプログラム・コード；及び
前記部分積を複数の３２−ビットのサム成分とキャリー成分へと削減するためのコンピュータ読取り可能なプログラム・コード、
をさらに具備する、請求項１９のコンピュータ使用可能な媒体。
【請求項２３】
ＭＡＣ演算の間に６４−ビット値累算の一部として前記ブース乗算プロセスを実行するためのコンピュータ読取り可能なプログラム・コード、をさらに具備する、請求項１９のコンピュータ使用可能な媒体。
【請求項２４】
前記乗算係数の加法の逆を設定することにより乗数として負のＢを設定することによってＡとＢとの負の積を決定するためのコンピュータ読取り可能なプログラム・コード；及び
形式［Ｚ＋−（Ａ×Ｂ）］の加数として前記積を生成するためのコンピュータ読取り可能なプログラム・コードをさらに具備する、Ｚは前記ディジタル信号プロセッサによって累積されようとしている値を表す、
請求項１９のコンピュータ使用可能な媒体。