【手続補正書】
【提出日】平成26年7月9日(2014.7.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＣＭＯＳトランジスタを製造する方法であって、
ロジックＮＭＯＳトランジスタとロジックＰＭＯＳトランジスタとＩ／Ｏ ＮＭＯＳトランジスタとＩ／Ｏ ＰＭＯＳトランジスタとの隔離された領域を含む半導体基板を提供することと、
前記Ｉ／Ｏ ＮＭＯＳトランジスタにＰ型ドーパントを注入することにより前記Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定することと、
前記ロジックＮＭＯＳトランジスタと前記Ｉ／Ｏ  ＰＭＯＳトランジスタとの双方にディープＮウェルを形成するために前記ロジックＰＭＯＳトランジスタと前記Ｉ／Ｏ  ＮＭＯＳトランジスタとをマスクして前記ロジックＮＭＯＳトランジスタと前記Ｉ／Ｏ  ＰＭＯＳトランジスタにＮ型ドーパントを注入することにより前記Ｉ／Ｏ ＰＭＯＳトランジスタの閾値電圧（ＶＴ）を設定することと、
前記ロジックＰＭＯＳトランジスタにＮウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタとの双方をマスクすることと、
前記ロジックＮＭＯＳトランジスタにＰウェルを形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタとの双方をマスクすることと、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、
前記Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定することが、前記ロジックＮＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタと前記Ｉ／Ｏ  ＮＭＯＳトランジスタと前記Ｉ／Ｏ ＰＭＯＳトランジスタとの各々にＰ型ドーパントを包括的に注入することを更に含む、方法。
【請求項３】
請求項２に記載の方法であって、
前記Ｐ型ドーパントを包括的に注入することが、約３００ＫｅＶ〜約５００ＫｅＶの範囲のエネルギーで約１×ｅ１２ａｔｍ／ｃｍ２〜約１×ｅ１３ａｔｍ／ｃｍ２の範囲の注入量を使用する、方法。
【請求項４】
請求項２に記載の方法であって、
前記Ｐ型ドーパントの付加的な表面注入により前記Ｉ／Ｏ ＮＭＯＳトランジスタの設定されたＶＴを調整することを更に含む、方法。
【請求項５】
請求項２に記載の方法であって、
前記Ｉ／Ｏ ＮＭＯＳトランジスタの前記ＶＴが約０．２Ｖ〜約１．０Ｖの範囲に設定される、方法。
【請求項６】
請求項１に記載の方法であって、
前記ディープＮウェルを形成することが、約５００ＫｅＶ〜約７００ＫｅＶの範囲のエネルギーで約１×ｅ１３ａｔｍ／ｃｍ２〜約２×ｅ１３ａｔｍ／ｃｍ２の範囲の注入量を使用する、方法。
【請求項７】
請求項１に記載の方法であって、
前記Ｎ型ドーパントの付加的な表面注入により前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記設定されたＶＴを調整することを更に含む、方法。
【請求項８】
請求項１に記載の方法であって、
前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記ＶＴが約−０．２Ｖ〜約−１．０Ｖの範囲に設定される、方法。
【請求項９】
請求項１に記載の方法であって、
前記ロジックＰＭＯＳトランジスタに前記Ｎウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＮＭＯＳトランジスタとをマスクすることを更に含む、方法。
【請求項１０】
請求項１に記載の方法であって、
前記ロジックＮＭＯＳトランジスタに前記Ｐウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタとをマスクすることを更に含む、方法。
【請求項１１】
ＣＭＯＳトランジスタを製造する方法であって、
ロジックＮＭＯＳトランジスタとロジックＰＭＯＳトランジスタとＩ／Ｏ  ＮＭＯＳトランジスタとＩ／Ｏ  ＰＭＯＳトランジスタとの隔離された領域を含む半導体基板を提供することと、
約１×ｅ１２ａｔｍ／ｃｍ２より大きく約２×ｅ１３ａｔｍ／ｃｍ２までの範囲の注入量を用いて前記Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を約０．３Ｖ〜約１．０Ｖに設定するために前記半導体基板の各隔離された領域にＰ型ドーパントを包括的に注入することと、
前記ロジックＰＭＯＳトランジスタと前記Ｉ／Ｏ  ＮＭＯＳトランジスタとの双方をマスクすることと、
前記Ｉ／Ｏ  ＰＭＯＳトランジスタの閾値電圧（ＶＴ）を設定するために前記Ｉ／Ｏ  ＰＭＯＳトランジスタにＮ型ドーパントを注入することであって、前記ロジックＮＭＯＳトランジスタにディープＮウェルを形成することを含む、前記Ｎ型ドーパントを注入することと、
前記ロジックＰＭＯＳトランジスタにＮウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＮＭＯＳトランジスタとをマスクすることと、
前記ロジックＮＭＯＳトランジスタにＰウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタとをマスクすることと、
を含む、方法。
【請求項１２】
請求項１１に記載の方法であって、
前記Ｉ／Ｏ ＰＭＯＳトランジスタの前記ＶＴを設定するために前記Ｉ／Ｏ ＰＭＯＳトランジスタに前記Ｎ型ドーパントを注入することが、約５００ＫｅＶ〜約７００ＫｅＶの範囲のエネルギーで約１×ｅ１３ａｔｍ／ｃｍ２〜約２×ｅ１３ａｔｍ／ｃｍ２の範囲の注入量を使用する、方法。
【請求項１３】
請求項１１に記載の方法であって、
前記Ｉ／Ｏ  ＰＭＯＳトランジスタの閾値電圧（ＶＴ）が約−０．２Ｖ〜約−１．０Ｖの範囲に設定される、方法。
【請求項１４】
請求項１１に記載の方法であって、
前記ロジックＮＭＯＳトランジスタに前記Ｐウェル領域を形成するために約５×ｅ１２ａｔｍ／ｃｍ２以上の注入量を用いることを更に含む、方法。
【請求項１５】
ＣＭＯＳトランジスタを製造する方法であって、
ロジックＮＭＯＳトランジスタとロジックＰＭＯＳトランジスタとＩ／Ｏ  ＮＭＯＳトランジスタとＩ／Ｏ  ＰＭＯＳトランジスタとの隔離された領域を含む半導体基板を提供することと、
前記Ｉ／Ｏ ＮＭＯＳトランジスタの閾値電圧（ＶＴ）を設定するために前記半導体基板の各隔離された領域にボロンを包括的に注入することと、
表面ボロン注入により前記Ｉ／Ｏ  ＮＭＯＳトランジスタの前記設定されたＶＴを任意に調整することと、
前記ロジックＰＭＯＳトランジスタと前記Ｉ／Ｏ  ＮＭＯＳトランジスタとの双方をマスクし、前記Ｉ／Ｏ  ＰＭＯＳトランジスタの閾値電圧（ＶＴ）を設定するために前記ロジックＮＭＯＳトランジスタと前記Ｉ／Ｏ  ＰＭＯＳトランジスタとの双方にディープＮウェルを形成することと、
表面Ｎ型注入により前記Ｉ／Ｏ  ＰＭＯＳトランジスタの前記設定されたＶＴを任意に調整することと、
前記ロジックＰＭＯＳトランジスタにＮウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＮＭＯＳトランジスタとをマスクすることと、
前記ロジックＮＭＯＳトランジスタにＰウェル領域を形成するために前記設定されたＶＴを有する前記Ｉ／Ｏ ＮＭＯＳトランジスタと前記設定されたＶＴを有する前記Ｉ／Ｏ ＰＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタとをマスクすることと、
を含む、方法。
【請求項１６】
請求項１５に記載の方法であって、
前記Ｉ／Ｏ  ＰＭＯＳトランジスタの前記ＶＴを設定するために前記ロジックＮＭＯＳトランジスタと前記Ｉ／Ｏ  ＰＭＯＳトランジスタとの双方に前記ディープＮウェルを形成することが、約１×ｅ１３ａｔｍ／ｃｍ２〜約２×ｅ１３ａｔｍ／ｃｍ２の範囲の注入量を使用し、前記ロジックＮＭＯＳトランジスタに形成された前記Ｐウェル領域が、約５×ｅ１３ａｔｍ／ｃｍ２以上の注入量を使用する、方法。