【手続補正書】
【提出日】平成15年10月21日(2003.10.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の名称】クランプ回路
【特許請求の範囲】
【請求項１】第１導電型の第１の半導体領域の一主面に形成された第２導電型の第１及び第２の拡散領域と、前記第１の拡散領域と前記第２の拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とでなる第１のＭＯＳトランジスタと、
第１の電圧が供給されており、前記第１の拡散領域に接続されている第１の配線と、
第２の電圧が供給されており、前記第２の拡散領域に接続されている第２の配線と、
前記第１の配線と前記第１の半導体領域との間に接続されており、前記第１の配線から前記第１の半導体領域への方向が順方向となる第１の整流素子と、
前記第２の配線と前記第１の半導体領域との間に接続されており、前記第１の配線から前記第２の半導体領域への方向が順方向となる第２の整流素子と、
を有し、
前記第１及び第２の整流素子における電圧降下は前記第１の半導体領域と前記第１及び第２の拡散領域との間における順方向導通電圧よりも低く設定されており、
前記第１のＭＯＳトランジスタが導通することにより前記第２の配線の電圧が強制的に前記第１の電圧とされるクランプ回路。
【請求項２】前記第１及び第２の整流素子は、第２導電型の半導体領域の一主面に形成された第１導電型の第３及び第４の拡散領域と、前記第３の拡散領域と前記第４の拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とでなる第２及び第３のＭＯＳトランジスタで構成され、
前記第２のＭＯＳトランジスタの前記第３の拡散領域と前記ゲート電極とは前記第１の配線に接続されており、
前記第３のＭＯＳトランジスタの前記第３の拡散領域と前記ゲート電極とは前記第２の配線に接続されており、
前記第２及び第３のＭＯＳトランジスタの前記第４の拡散領域は夫々前記第１の半導体領域に接続されている請求項１に記載のクランプ回路。
【請求項３】前記第１のＭＯＳトランジスタはｐチャネルＭＯＳトランジスタであり、前記第２及び第３のＭＯＳトランジスタはｎチャネルＭＯＳトランジスタである請求項２に記載のクランプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体デバイスの回路技術にかかり、特に、特定の配線の電圧をクランプするクランプ回路の技術分野に関する。
【０００２】
【従来の技術】
微細加工技術の進展に伴って、半導体デバイスの高集積化と高機能化はめざましく発展しており、特に、ＤＲＡＭの分野では、３年毎に容量が４倍になると言われている(３年４倍則)。
【０００３】
半導体デバイス内の電気的素子であるＭＯＳＦＥＴを微細化する場合、ドレイン・ソース間が近接し、パンチスルーが発生し易くなるため、その対策が必要となるが、一般的には、バックゲート領域の不純物濃度を上げ、また、動作電圧を低電圧にする等の対策が採られている。
【０００４】
しかしながら半導体デバイス内の回路によっては、比較的高い電圧を必要とするものがあり、そのため、外部電源電圧を内部回路で昇圧し、内部昇電圧ＶPPを作っている。そのような内部昇電圧ＶPPは内部回路で使用されるため、通常の使用状態では、半導体デバイスの外部端子から取り出せるようには構成されていない。
【０００５】
他方、半導体デバイスの加速試験を行う場合、半導体デバイスの回路内で、内部昇電圧ＶPPが印加される部分に、より高い電圧を印加して、測定期間を短縮させる必要がある。そのため、加速試験時には、例えば、通常は他の用途に用いられる外部端子を、内部回路によって本来接続されるべき回路から切り放し、内蔵のクランプ回路を動作させ、内部昇電圧ＶPPが印加される昇電圧ラインを外部電圧ＶEXTが印加される外部端子に接続し、内部昇電圧ＶPPが供給される回路部分に外部電圧ＶEXTが印加されるようにしている。
【０００６】
図２(ａ)の符号１０１は、そのようなクランプ回路の従来技術のものであり、動作電圧が低いＤＲＡＭに用いられている。そのＤＲＡＭ内部には、図示しないチャージポンプ回路が設けられており、外部電源電圧を昇圧し、比較的高い電圧の内部昇電圧ＶPPを供給している。その内部昇電圧ＶPPは、昇電圧ライン１３２に出力され、例えば大振幅信号を生成する回路等の比較的高い電圧を必要とする回路群１３０に供給されている。
【０００７】
このＤＲＡＭをバーンイン用ソケットに装着し、加速試験を行う装置を動作させると、特定の外部端子に内部昇電圧ＶPPよりも更に高い外部電圧ＶEXTが供給される。
【０００８】
クランプ回路１０１は、それぞれｎチャネルＭＯＳＦＥＴによって形成された接続用トランジスタ１１１、整流素子１２２、キャパシタ１２３を有しており、接続用トランジスタ１１１のドレイン電極は、前述の特定の外部端子から外部電圧ＶEXTが印加される外部電圧ライン１３１に接続され、ソース電極は昇電圧ライン１３２に接続されている。
【０００９】
整流素子１２２は、ｎチャネルＭＯＳＦＥＴのドレイン電極とゲート電極とが短絡されて構成されており、ドレイン・ゲート電極の部分がアノード側、ソース電極の部分がカソード側になるようにされている。
【００１０】
キャパシタ１２３は、ｎチャネルＭＯＳＦＥＴのドレイン電極とソース電極とが短絡され、ゲート電極との間で形成されるゲート酸化膜のキャパシタンスが利用できるように構成されている。
【００１１】
各ｎチャネルＭＯＳＦＥＴのスレッショルド電圧をＶTで表すと、各ｎチャネルＭＯＳＦＥＴは、ゲート電極の電位がソース電極の電位よりもスレッショルド電圧ＶT以上の電位になったときに導通する。
【００１２】
接続用トランジスタ１１１のソース電極の電位は内部昇電圧ＶPPであるから、そのゲート電極にＶPP＋ＶT以上の電圧が印加されたときに導通し、外部電圧ライン１３１と昇電圧ライン１３２とが接続されて昇電圧ライン１３２に外部電圧ＶEXTが印加され、前述の回路群１３０は通常よりも高いバイアス状態にされる。
【００１３】
接続用トランジスタ１１１のゲート電極に上記ＶPP＋ＶT以上の電圧が印加されるためには、整流素子１２２に順方向導通電圧以上の電圧が印加される必要があるから、整流素子１２２のアノード(キャパシタ１２３側)側には、ＶPP＋２ＶT以上の電圧が印加される必要がある。このＶPP＋２ＶT以上の電圧は、整流素子１２２のドレイン拡散層とバックゲート領域とで形成されるｐｎ接合を逆バイアスする。
【００１４】
ところで、Ｐ型シリコン層にＮ型バックゲート領域(ｎ-不純物領域)と、Ｐ型バックゲート領域(ｐ-拡散領域)とを形成し、Ｎ型バックゲート領域中にｐチャネルＭＯＳＦＥＴを、Ｐ型バックゲート領域中にｎチャネルＭＯＳＦＥＴを形成してＤＲＡＭを構成させる場合には、Ｐ型バックゲート領域の一部は負の電圧を持つ電位ＶBBに接続され得る。
【００１５】
従って、ドレイン拡散層に、ＶPP＋２ＶTの電圧が印加されると、ドレイン・バックゲート領域のｐｎ接合の逆バイアス電圧は、他の回路部分のｐｎ接合の逆バイアス状態に比べて、非常に大きな電圧値となり、アバランシェ降伏が発生してしまうという問題がある。
【００１６】
かかる場合、バックゲート領域の濃度を上げれば、降伏電圧は高くなるが、スケーリング則に反し、ＭＯＳＦＥＴを微細化することができなくなってしまう。
【００１７】
このような問題は、もともと接続用トランジスタを導通させるために、ＶPP＋２ＶTという高電圧を用いたことから生じているので、接続用トランジスタ１１１をｐチャネルＭＯＳＦＥＴによって構成し、低電圧で導通させるようにすれば、ＶPP＋２ＶTという高電圧は不要となり、上述のようなアバランシェ降伏による問題は発生しなくなる。
【００１８】
図２(ａ)〜(ｄ)に示すクランプ回路１０２〜１０４は、接続用トランジスタ１１２〜１１４にｐチャネルＭＯＳＦＥＴを用いており、導通させるときはゲート電極に低電圧を印加し、遮断させるときは、比較的高い電圧を必要とするが、その高い電圧も、ソース電極に印加される外部電圧ＶEXTを超えることはない。
【００１９】
しかし、同図(ｂ)のクランプ回路１０２のように、接続用トランジスタ１１２のバックゲート領域をソース電極に接続させた場合には、外部電圧ＶEXTの電圧変動により、外部電圧ＶEXTが内部昇電圧ＶPPよりも小さくなった場合に、ドレイン拡散層とバックゲート領域とで形成されるｐｎ接合が順バイアスされ、バックゲート領域内に大きな電流が流れ、ラッチアップが発生してしまう。
【００２０】
逆に、同図２(ｃ)のクランプ回路１０３のように、接続用トランジスタ１１３のバックゲート領域をドレイン電極に接続させた場合には、外部電圧ＶEXTを、内部昇電圧ＶPPとｐｎ接合の順方向導通電圧とを加算した電圧値以上にすることができなくなる。
【００２１】
また、同図２(ｄ)のクランプ回路１０４のように、接続用トランジスタ１１４のバックゲート領域を解放状態にすると、リーク電流等の何らかの原因によってバックゲート領域が低い電圧に振られた場合、ドレイン拡散層やソース拡散層とバックゲート領域とで形成されるｐｎ接合が順バイアスされ、ラッチアップが発生してしまう。
【００２２】
【発明が解決しようとする課題】
本発明は、上記従来技術のクランプ回路の不都合を解決するために創作されたものであり、その目的は、アバランシェ降伏による電流や、ｐｎ接合の順方向電流が流れず、ラッチアップが発生する危険性のないクランプ回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明では、第１導電型の第１の半導体領域の一主面に形成された第２導電型の第１及び第２の拡散領域と、前記第１の拡散領域と、前記第１の拡散領域と前記第２の拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とでなる第１のＭＯＳトランジスタと、第１の電圧が供給されており、前記第１の拡散領域に接続されている第１の配線と、第２の電圧が供給されており、前記第２の拡散領域に接続されている第２の配線と、前記第１の配線と前記第１の半導体領域との間に接続されており、前記第１の配線から前記第１の半導体領域への方向が順方向となる第１の整流素子と、前記第２の配線と前記第１の半導体領域との間に接続されており、前記第２の配線から前記第１の半導体領域への方向が順方向となる第２の整流素子とを有し、前記第１及び第２の整流素子における電圧降下は前記第１の半導体領域と前記第１及び第２の拡散領域との間における順方向導通電圧よりも低く設定されており、前記第１のＭＯＳトランジスタが導通することにより前記第２の配線の電圧が強制的に前記第１の電圧とされるクランプ回路を提供する。
【００２４】
このように、本発明の構成によれば、第１の半導体領域(第１のＭＯＳトランジスタのバックゲート領域)の電位状態を、常にｐｎ接合に順方向電流が流れないようにしているので、ラッチアップが発生することはない。また、大きな逆バイアス状態にされるｐｎ接合もないので、アバランシェ降伏による電流が流れることもない。
【００２５】
その請求項１記載のクランプ回路については、請求項２記載の発明のように、前記第１の半導体領域と前記第１及び第２の配線との接続を、前記ｐｎ接合の順方向導通電圧よりも低い導通電圧のＭＯＳダイオード(整流素子)を介して行っている。この場合、順方向にバイアスされるｐｎ接合は、非常に高いインピーダンスであり、ほとんど電流が流れないので、簡単な回路でラッチアップを防止することが可能となる。また、順方向導通電圧の低い整流素子を形成するための特別なプロセスを必要とすることはない。
【００２６】
また、請求項３記載の発明のように、第１のＭＯＳトランジスタとしてｐチャネルＭＯＳトランジスタを用い、ＭＯＳダイオード(第２及び第３のＭＯＳトランジスタ)としてｎチャネルＭＯＳトランジスタを用いることができる。
【００２７】
【発明の実施の形態】
図１(ａ)の符号１は、本発明のクランプ回路の一実施形態であり、ＤＲＡＭ内に形成されている。一般に、ＤＲＡＭ内には金属薄膜で構成された配線が引き回されており、その配線のうち、外部電圧ライン３１には、上述の外部電圧ＶEXTが第１の電圧として、外部端子から印加されるように構成されており、昇電圧ライン３２には、内部昇電圧ＶPPが第２の電圧として、印加されるように構成されている。
【００２８】
このＤＲＡＭは、同図(ｃ)に示すように、Ｐ型のシリコン層(基板)９に、ｐ-型拡散層から成るＰ型バックゲート領域(Ｐ型ウェル領域)２３と、ｎ-型拡散層から成るＮ型バックゲート領域(Ｎ型ウェル領域)１３が形成されている。また、Ｐ型バックゲート領域２３には、負の電圧である電位ＶBBが印加される。
【００２９】
Ｎ型バックゲート領域１３の間にはＰ型バックゲート領域が位置しており、Ｎ型バックゲート領域１３を、少なくとも最低電位ＶBBよりも高い電位に置くと、Ｎ型バックゲート領域１３と、Ｐ型バックゲート領域２３及びシリコン層９とは逆バイアス状態になり、互いに電気的に分離されるように構成されている。
【００３０】
クランプ回路１を構成する部分の拡散領域の構造を概説すると、クランプ回路１は、１個のＮ型バックゲート領域１３と、互いに分離された２個のＰ型バックゲート領域を有しており、Ｎ型バックゲート領域１３内には互いに分離した２個のｐ+拡散層が、入出力拡散層１２1、１２2として形成されている。その２個の入出力拡散層１２1、１２2と、Ｎ型バックゲート領域１３上のゲート電極１１とでｐチャネルＭＯＳＦＥＴが形成されている。
【００３１】
１個のＰ型バックゲート領域２３内には、互いに分離された２個のｎ+拡散層が、２個の入出力拡散層２５1、２５2として形成されており、Ｐ型バックゲート領域２３上のゲート電極とで、ｎチャネルＭＯＳＦＥＴが形成されている。そのｎチャネルＭＯＳＦＥＴの１個の入出力拡散層２５1とゲート電極は短絡され、ダイオード接続にされている。
【００３２】
このクランプ回路１は、接続用トランジスタ１０と、整流素子２１、２２を有しており、接続用トランジスタ１０は、前記ｐチャネルＭＯＳＦＥＴで構成され、整流素子２１、２２は、前記ダイオード接続のｎチャネルＭＯＳＦＥＴで構成されている。
【００３３】
接続用トランジスタ１０の２個の入出力拡散層１２1、１２2のうち、一方の入出力拡散層１２1は外部電圧ライン３１に接続され、他方の入出力拡散層１２2は昇電圧ライン３２に接続されている。ゲート電極１１は、スイッチＳＷに接続され、外部電圧ライン３１の電位と最低電位ＶBB(グラウンド電位)のいずれか一方の電位に置かれるように構成されている。
【００３４】
各整流素子２１、２２のアノード側(拡散層２５1側)は、外部電圧ライン３１と昇電圧ライン３２にそれぞれ接続され、カソード側(拡散層２５2側)は、金属薄膜配線３３と、Ｎ型バックゲート領域１３内に形成されたオーミック拡散層１５を介して、Ｎ型バックゲート領域１３に接続されている。
【００３５】
整流素子２１、２２を構成するｎチャネルＭＯＳＦＥＴのスレッショルド電圧をＶN、入出力拡散層１２1、１２2とＮ型バックゲート領域１３とが形成するｐｎ接合の順方向導通電圧をＶFとする。このクランプ回路１内のｎチャネルＭＯＳＦＥＴのスレッショルド電圧ＶNの大きさは、ｐｎ接合の順方向導通電圧ＶFよりも小さくなるようにされており(ＶN＜ＶF)、いま、内部昇電圧ＶPPと外部電圧ＶEXTとの間に、
ＶPP＋ＶN ＜ ＶEXT
の大小関係があるものとすると、昇電圧ライン３２に接続された整流素子２２よりも、外部電圧ライン３１に接続された整流素子２１の方がアノード側の電位が高いので、リーク電流、その他の原因により、Ｎ型バックゲート領域１３の電位が下がろうとした場合、その整流素子２１が順バイアス状態にされ、導通してリーク電流等を供給し、バックゲート領域１３の電位をＶEXT−ＶNの電位にクランプする。
【００３６】
このとき、外部電圧ライン３１に接続された入出力拡散層１２1とＮ型バックゲート領域１３とで形成されるｐｎ接合は順方向にバイアスされるが、その大きさは順方向導通電圧ＶFよりも小さいので、電流は流れない。他方、昇電圧ライン３２に接続された入出力拡散層１２2とＮ型バックゲート領域１３とで形成されるｐｎ接合は逆バイアスに置かれる。その大きさは小さいので、アバランシェ降伏による電流は流れない。従って、バックゲート領域１３には電流が流れず、ラッチアップが発生することはない。
【００３７】
なお、このとき、昇電圧ライン３２に接続されている整流素子２２は逆バイアス状態に置かれており、２個の整流素子２１、２２を貫通して電流が流れることはない。
【００３８】
このように、ｐｎ接合の順方向電流やアバランシェ降伏による電流は流れず、スイッチＳＷによってゲート電極１１の電位を制御することで、接続用トランジスタ１０の導通と遮断とを切り替え、昇電圧ライン３２と外部電圧ライン３１とを接続したり、切り放したりすることができる。
【００３９】
次に、内部昇電圧ＶPPと外部電圧ＶEXTとの間の大小関係が逆転し、
ＶPP ＞ ＶEXT
となった場合を説明すると、そのときは、外部電圧ライン３１に接続された整流素子２１よりも、昇電圧ライン３２に接続された整流素子２２の方がアノード側の電位が高いので、その整流素子２２が導通し、Ｎ型バックゲート領域１３は、ＶPP−ＶNの電位にクランプされる。
【００４０】
この場合、昇電圧ライン３２に接続された入出力拡散層１２2とバックゲート領域１３とで形成されるｐｎ接合は順方向にバイアスされるが、その大きさは、順方向導通電圧ＶFよりも小さいので、順方向電流は流れない。他方、外部電圧ライン３１に接続された入出力拡散層１２1とバックゲート領域１３とで形成されるｐｎ接合は逆バイアス状態に置かれ、電流は流れない。
【００４１】
以上は、接続用トランジスタ１０にｐチャネルＭＯＳＦＥＴを、整流素子２１、２２にｎチャネルＭＯＳＦＥＴを用いたが、Ｐ型バックゲート領域同士を分離でき、また、外部電圧ＶEXT及び内部昇電圧ＶPPよりも高い電圧ＶHが利用できる場合には、図１(ｂ)に示すクランプ回路２を用いることができる。
【００４２】
このクランプ回路２は、ｎチャネルＭＯＳＦＥＴによって接続用トランジスタ８０を構成し、ｐチャネルＭＯＳＦＥＴによって整流素子８１、８２を構成しており、そのｐチャネルＭＯＳＦＥＴのスレッショルド電圧ＶPはｐｎ接合の順方向導通電圧ＶFよりも小さいものが用いられている。
【００４３】
各整流素子８１、８２のアノード側はバックゲート領域８３に、カソード側は外部電圧ライン３１と昇電圧ライン３２にそれぞれ接続されている。前述の高い電圧ＶHをゲート電極８１に印加したときに、外部電圧ライン３１と昇電圧ライン３２とが接続される。このクランプ回路２では、外部電圧ＶEXTと内部昇電圧ＶPPの大小関係によらず、整流素子８１、８２のいずれか一方が導通し、バックゲート領域８３は、外部電圧ＶEXTと内部昇電圧ＶPPのいずれか低い方にクランプされる。
【００４４】
要するに、アバランシェ降伏が生じるｐｎ接合がなく、外部電圧ＶEXTと内部昇電圧ＶPPの大小関係が変わった場合であっても、バックゲート領域がｐｎ接合に順方向電流が流れない電位にされるクランプ回路であれば、本発明に含まれる。
【００４５】
整流素子については、ＭＯＳＦＥＴに限定されるものではなく、例えばショットキーダイオード等、整流素子の順方向導通電圧が上記ｐｎ接合の順方向導通電圧ＶFよりも小さい整流素子であればよい。
【００４６】
なお、上記接続用トランジスタ１０、８０が形成されているバックゲート領域１３、８３内には、他の素子は形成されていないが、拡散抵抗や、接続用トランジスタ１０、８０と導電型が同じＭＯＳＦＥＴ等、バックゲート領域１３、８３に電流が流れない限り、種々の電気的素子を形成することができる。
【００４７】
【発明の効果】
バックゲート領域と入出力拡散層との間に形成されるｐｎ接合には、高電圧は印加されないので、降伏電流が流れることはない。
また、外部電圧ＶEXTと内部昇電圧ＶPPの大小関係に関わらず、そのｐｎ接合は逆バイアス状態に置かれるか、順方向導通電圧よりも小さい順方向電圧しか印加されないので、順方向電流が流れることはない。
このように、本発明のクランプ回路を用いた場合、ラッチアップは発生しない。
【図面の簡単な説明】
【図１】(ａ)：本発明のクランプ回路の一例を示す回路図    (ｂ)：他の例を示す回路図    (ｃ)：本発明の半導体デバイスのクランプ回路部分の拡散構造図の一例
【図２】(ａ)〜(ｄ)：従来のクランプ回路の回路図
【符号の説明】
１、２……クランプ回路    １１、８１……ゲート電極    １３、８３……バックゲート領域    １２1、１２2……入出力拡散層    ２１、２２、８１、８２……整流素子    ３１……第１の電圧が印加される配線    ３２……第２の電圧が印加される配線
ＶEXT……第１の電圧(外部電圧)    ＶPP……第２の電圧(内部昇電圧)