(57)【要約】【課題】単一チップシステムのテスト／デバッグのためピン数を少なくことができる単一チップシステムを提供。【解決手段】複数個のコア、所定個数の選択信号及び直−並列モード制御信号を入力し、テストリセット信号入力ピンから入力されるテストリセット信号に応答して入力された信号を出力する制御回路、所定個数の選択信号に応答して複数個のコアの中、一つのテストデータ出力端子を通じて出力されるテスト出力データを、テストデータ出力ピンを通じて出力する第１選択回路、及び直−並列モード制御信号が並列テストモードを示せば第１選択回路から出力されるテストを出力し、直列テストモードを示せばテストデータ入力ピンを通じて入力されるテスト入力データが複数個のコアにより直列で処理されることにより得られるテスト出力データを出力する第２選択回路で構成されている。【選択図】　図３
2004054892.tif 000002
【特許請求の範囲】
【請求項１】
テストクロック信号入力ピン、テストデータ入力ピン、テストモード信号入力ピン、テストリセット信号入力ピン、及びテストデータ出力ピン；
テストクロック信号入力端子、テストデータ入力端子、テストモード信号入力端子、及びテストデータ出力端子を各々備える複数個の回路；
前記テストクロック信号入力ピンから入力されるテストクロック信号に応答して外部から入力される所定個数の選択信号、及び直−並列モード制御信号を入力し、前記テストリセット信号入力ピンから入力されるテストリセット信号に応答して前記入力された信号を出力する制御手段；
前記所定個数の選択信号に応答して前記複数個の回路の中、一つの前記テストデータ出力端子を通じて出力されるテスト出力データを、前記テストデータ出力ピンを通じて出力する第１選択手段；及び
前記直−並列モード制御信号が並列テストモードを示せば、前記第１選択手段から出力されるデータを出力し、直列テストモードを示せば、前記テストデータ入力ピンを通じて入力されるテスト入力データが前記複数個の回路により直列で処理されることにより得られるテスト出力データを出力する第２選択手段を備えることを特徴とする単一チップシステム。
【請求項２】
請求項１において、前記の第２選択手段は、
前記直−並列モード制御信号が並列テストモードを示せば、前記テストデータ入力ピンを通じて入力されるテスト入力データを前記複数個の回路、各々のテストデータ入力端子で入力し、直列テストモードを示せば、前端の回路、各々のテストデータ出力端子を通じて出力されるデータを後端の回路、各々のテストデータ入力端子で各々入力する複数個の第１選択回路；及び
前記直−並列モード制御信号が並列テストモードを示せば、前記第１選択手段から出力されるデータを出力し、直列テストモードを示せば、前記の複数個の回路の最終端の回路のテストデータ出力端子を通じて出力されるデータを出力する第２選択回路を備えることを特徴とする単一チップシステム。
【請求項３】
請求項１において、前記単一チップシステムは、
前記複数個の回路を通じて出力される一つのテストデータ出力イネーブル信号に応答して前記第２選択手段の出力信号を前記テストデータ出力ピンで出力することを特徴とする単一チップシステム。
【請求項４】
請求項１において、前記制御手段は、
前記テストクロック信号に応答して前記テストモード信号入力ピンを通じて直列で入力されるデータをシフトし、並列で出力するシフトレジスター；及び
前記テストリセット信号に応答して前記シフトレジスターの出力信号をラッチし、前記ラッチされたデータを前記選択信号、及び直−並列モード制御信号で出力するラッチ回路を備えることを特徴とする単一チップシステム。
【請求項５】
請求項１において、前記制御手段は、
前記テストクロック信号に応答して前記テストデータ入力ピンを通じて直列で入力されるデータをシフトし、並列で出力するシフトレジスター；及び
テストリセット信号に応答して前記シフトレジスターの出力信号をラッチし、前記ラッチされたデータを前記選択信号、及び直−並列モード制御信号で出力するラッチ回路を備えることを特徴とする単一チップシステム。
【請求項６】
請求項１において、前記所定個数の選択信号は、
前記の複数個の回路の個数がｎ個である場合にｌｏｇ２ｎ個であることを特徴とする単一チップシステム。
【請求項７】
テストクロック信号入力ピン、テストデータ入力ピン、テストモード信号入力ピン、テストリセット信号入力ピン、及びテストデータ出力ピン；
テストクロック信号入力端子、テストデータ入力端子、テストモード信号入力端子、及びテストデータ出力端子を各々備える複数個の回路；
前記テストクロック信号入力ピンから入力されるテストクロック信号に応答して外部から入力される所定個数の選択信号及び直−並列モード制御信号を入力し、前記テストリセット信号入力ピンから入力されるテストリセット信号に応答して前記に入力された信号を出力する制御手段；
前記所定個数の選択信号に応答して前記複数個のコアの中、一つの前記テストデータ出力端子を通じて出力されるテスト出力データを、前記テストデータ出力ピンを通じて出力する第１選択手段；
前記直−並列モード制御信号に応答して前記第１選択手段から出力されるデータを出力するか、もしくは前記複数個の回路の最終端の回路のテストデータ出力端子を通じて出力されるデータを出力する第２選択手段；及び
前記直−並列モード制御信号に応答して、前記テストデータ入力ピンを通じて入力されるテスト入力データを受信し、かつ前記複数個の回路のテストデータ入力端子へ受信したテスト入力データを入力する第３選択手段を備えることを特徴とする単一チップシステム。
【請求項８】
請求項７において、前記単一チップシステムは、
前記複数個の回路を通じて出力される一つのテストデータ出力イネーブル信号に応答して前記第２選択手段の出力信号を前記テストデータ出力ピンで出力することを特徴とする単一チップシステム。
【請求項９】
請求項７において、前記制御手段は、
前記テストクロック信号に応答して前記テストモード信号入力ピンを通じて直列で入力されるデータをシフトし、並列で出力するシフトレジスター；及び
前記テストリセット信号に応答して前記シフトレジスターの出力信号をラッチし、前記のラッチされたデータを前記選択信号、及び直−並列モード制御信号で出力するラッチ回路を備えることを特徴とする単一チップシステム。
【請求項１０】
請求項７において、前記制御手段は、
前記テストクロック信号に応答して前記テストデータ入力ピンを通じて直列で入力されるデータをシフトし、並列で出力するシフトレジスター；及び
前記テストリセット信号に応答して前記シフトレジスターの出力信号をラッチし、前記ラッチされたデータを前記選択信号、及び直−並列モード制御信号で出力するラッチ回路を備えることを特徴とする単一チップシステム。
【請求項１１】
請求項７において、前記所定個数の選択信号は、
前記の複数個の回路の個数がｎ個である場合にｌｏｇ２ｎ個であることを特徴とする単一チップシステム。
【請求項１２】
テストクロック信号入力ピン、テストデータ入力ピン、テストモード信号入力ピン、テストリセット信号入力ピン、及びテストデータ出力ピン；及び
テストクロック信号入力端子、テストデータ入力端子、テストモード信号入力端子、及びテストデータ出力端子を各々備える複数個の回路を備える単一チップシステムのテスト／デバッグ方法において、
前記テストクロック信号入力ピンから入力されるテストクロック信号に応答して外部から入力される所定個数の選択信号、及び直−並列モード制御信号を入力し、前記テストリセット信号入力ピンから入力されるテストリセット信号に応答して前記入力された信号を出力する段階；
前記直−並列モード制御信号が並列テストモードを示せば、前記テストデータ入力ピンを通じて入力されるテスト入力データを前記複数個の回路各々のテストデータ入力端子で入力し、直列テストモードを示せば、前記テストデータ入力ピンを通じて入力されるテスト入力データを前記複数個の回路の最初端の回路のテストデータ入力端子で、前端の回路のテストデータ出力端子を通じて出力されるテスト出力データを後端の回路のテストデータ入力端子で入力する段階；及び
前記直−並列モード制御信号が並列テストモードを示せば、前記所定個数の選択信号に応答して前記複数個の回路の中、一つのテストデータ出力端子を通じて出力されるテスト出力データを前記テストデータ出力ピンを通じて出力し、直列テストモードを示せば、前記複数個の回路の最終端の回路のテストデータ出力端子を通じて出力されるテスト出力データを前記テストデータ出力ピンを通じて出力する段階を備えることを特徴とする単一チップシステムのテスト／デバッグ方法。
【請求項１３】
請求項１２において、前記所定個数の選択信号は、
前記の複数個の回路の個数がｎ個である場合にｌｏｇ２ｎ個であることを特徴とする単一チップシステムのテスト／デバッグ方法。
【請求項１４】
請求項１において、
前記複数個の回路は、一つ以上のコア、及び／または、一つ以上のチップレベルコアの組み合わせである単一チップシステム。
【請求項１５】
第１４項において、
前記一つ以上のコアは、ＩＥＥＥ１１４９．１により設計された単一チップシステム。
【請求項１６】
請求項７において、
前記複数個の回路は、一つ以上のコア、及び／または、一つ以上のチップレベルコアの組み合わせである単一チップシステム。
【請求項１７】
第１６項において、
前記一つ以上のコアは、ＩＥＥＥ１１４９．１により設計された単一チップシステム。
【請求項１８】
請求項１２において、
前記複数個の回路は、一つ以上のコア及び／または、一つ以上のチップレベルコアの組み合わせである単一チップシステム。
【請求項１９】
請求項１８において、
前記一つ以上のコアは、ＩＥＥＥ１１４９．１により設計された単一チップシステム。
【請求項２０】
単一チップシステムで外部から入力される信号を受容し伝送するための複数個のピン；
各々複数個の端子を備える複数個の回路；及び
前記複数個のピンの中、最小限一つ以上で外部から入力された最小限一つの選択信号及び直−並列モード制御信号を受容し、前記最小限一つの選択信号及び直−並列モード制御信号の値に依存する出力信号を出力するため制御手段を含むことを特徴とする単一チップシステム。
【請求項２１】
複数個のピンの中、最小限一つ以上のピンで外部から入力された最小限一つの選択信号及び直−並列モード制御信号を入力する段階；及び
前記最小限一つの選択信号及び直−並列モード制御信号の値に依存する出力信号を出力する段階を含むことを特徴とする複数個の入力ピン及び回路を備える単一チップをテスト、及び／またはデバッグする方法。
【発明の詳細な説明】
【０００１】
【発明に属する技術分野】
本発明は単一チップシステム（ＳＯＣ；Ｓｙｓｔｅｍ　Ｏｎ　ａ　Ｃｈｉｐ）に係り、特にＩＥＥＥ１１４９．１標準によるコア等を内臓した単一チップシステム及びこのシステムのテスト／デバッグ方法（Ｓｙｓｔｅｍ　ｏｎ　ａ　ｃｈｉｐ　ａｎｄ　ｔｅｓｔ／ｄｅｂｕｇ　ｍｅｔｈｏｄ）に関するものである。
【０００２】
【従来の技術】
一般的に、単一チップシステムは、複数個のコアとチップレベル回路を一つのチップにシステム化して設計されたものを指す。
【０００３】
そして単一チップシステムに内蔵される複数個のコア各々は設計され検証されたコアである。ところで、複数個のコア各々が独自的にテストを遂行した場合には正常に動作されたとしても単一チップシステムに内蔵される場合は正常に動作しないことも有り得る。それで、単一チップシステムに内蔵される複数個のコアの動作を単一チップシステムとして製作した上、再びテストしなければならない。
【０００４】
複数個のコア各々は、テスト／デバッグのためＩＥＥＥ１１４９．１標準により設計する。
【０００５】
ＩＥＥＥ１１４９．１標準は、コアをテスト／デバッグするために４個のテスト入力ピンと１個のテスト出力ピンを使用する。４個のテスト入力ピン各々は、テストデータ入力ピン、テストクロック信号入力ピン、テストモード信号入力ピン、及びテストリセット信号入力ピンを示す。その中で、テストリセット信号入力ピンは、オプションとして備えてもしなくても良い。１個のテスト出力ピンは、テストデータ出力ピンを示す。
【０００６】
ＩＥＥＥ１１４９．１標準によるコアは、テストモード信号入力ピンを通じて入力されるテストモード信号により動作モードが設定され、テストリセット信号入力ピンを通じて入力されるリセット信号によりリセットされ、テストクロック信号入力ピンを通じて入力されるテストクロック信号に応答してテストデータを入出力する。そして、テストデータ入力ピンを通じてテスト入力データを入力し、テストデータ出力ピンを通じてテスト出力データを出力する。
【０００７】
ＩＥＥＥ１１４９．１標準による複数個のコアを内蔵した単一チップシステムもまた、ＩＥＥＥ１１４９．１標準によりテスト／デバッグが可能でなければ効率的なシステムにはならない。
【０００８】
ところで、従来のＩＥＥＥ１１４９．１標準による複数個のコアを内蔵した単一チップシステムは、内蔵された複数個のコア及びチップレベル回路、各々に対しテストのみが可能であり、内蔵された複数個のコア及びチップレベル回路の相互動作に対しテスト／デバッグは不可能であると言う問題があった。
【０００９】
図１は、従来のＩＥＥＥ１１４９．１標準によるコアが内蔵された単一チップシステムの一例の構成を示すブロック図で、単一チップシステム１００内部にチップレベル回路１０、コアＡ２０、及びコアＢ３０を備える。
【００１０】
そして、チップレベル回路１０はバウンダリスキャンレジスター１２−１、１２−２、テストアクセスポート制御回路ＴＡＰ、１４、及びチップレベルロジック回路１６を備え、コアＡ２０は、バウンダリスキャンレジスター２２−１、２２−２、テストアクセスポート制御回路２４、及びコアＡロジック回路２６を備え、コアＢ３０はバウンダリスキャンレジスター３２−１，３２−２、テストアクセスポート制御回路３４、及びコアＢロジック回路３６を備える。
【００１１】
そして、単一チップシステム１００は、チップレベル回路１０、コアＡ２０、及びコアＢ３０、各々をテスト／デバッグするためのテストピン（（ＴＤＩ，ＴＭＳ，ＴＲＳＴ，ＴＣＫ，ＴＤＯ）、（ＴＤＩＡ，ＴＭＳＡ，ＴＲＳＴＡ，ＴＣＫＡ，ＴＤＯＡ）、（ＴＤＩＢ，ＴＭＳＢ，ＴＲＳＴＢ，ＴＣＫＢ，ＴＤＯＢ））を備えて構成されている。
【００１２】
図１に示した単一チップシステムは、テストピン（ＴＤＩ，ＴＭＳ，ＴＲＳＴ，ＴＣＫ，ＴＤＯ）を使用してチップレベル回路１０をテスト／デバッグし、テストピン（ＴＤＩＡ，ＴＭＳＡ，ＴＲＳＴＡ，ＴＣＫＡ，ＴＤＯＡ）を使用してコアＡ２０をテスト／デバッグする。そして、テストピン（ＴＤＩＢ，ＴＭＳＢ，ＴＲＳＴＢ，ＴＣＫＢ，ＴＤＯＢ）を使用してコアＢ３０をテスト／デバッグする。
【００１３】
従って、図１に示した従来のＩＥＥＥ１１４９．１規定によるコアを内蔵する単一チップシステムは、チップレベル回路１０、コアＡ２０、及びコアＢ３０、各々に対しテスト／デバッグをするために別途のテストピンを備えなければならないため外部のピン数が増えると言う問題点がある。又、チップレベル回路１０、コアＡ２０、及びコアＢ３０の相互動作に対するテスト／デバッグは不可能であると言う問題点がある。
【００１４】
図２は、従来のＩＥＥＥ１１４９．１標準によるコアが内蔵された単一チップシステムの他の例の構成を示すブロック図で、単一チップシステム２００内部にチップレベル回路１０、コアＡ２０、及びコアＢ３０、及びマルチプレクサ４０を備える。
【００１５】
チップレベル回路１０、コアＡ２０、及びコアＢ３０各々の構成は図１に示した構成と等しい。
【００１６】
単一チップシステム２００は、チップレベル回路１０、コアＡ２０、及びコアＢ３０をテスト／デバッグするため共通で使われるテストピン（ＴＤＩ，ＴＭＳ，ＴＲＳＴ，ＴＣＫ，ＴＤＯ）、及びマルチプレクサ４０を制御するための選択信号を入力するため選択信号ピンＳＥＬ１，ＳＥＬ２を備えて構成されている。
【００１７】
図２に示した単一チップシステムは選択信号が“００”であればテストピン（ＴＤＩ，ＴＭＳ，ＴＲＳＴ，ＴＣＫ，ＴＤＯ）を使用してチップレベルテストアクセスポート１０に対するテスト／デバッグを遂行し、選択信号が“０１”であればテストピン（ＴＤＩ，ＴＭＳ，ＴＲＳＴ，ＴＣＫ，ＴＤＯ）を使用してコアＡ２０に対するテスト／デバッグを遂行し、選択信号が“１０”であればテストピン（ＴＤＩ，ＴＭＳ，ＴＲＳＴ，ＴＣＫ，ＴＤＯ）を使用してコアＢ３０に対するテスト／デバッグを遂行する。
すなわち、図２に示した単一チップシステムは、選択信号を使用してチップレベル回路１０、コアＡ２０、及びコアＢ３０に対するテスト／デバッグを選択的に遂行する。
【００１８】
従って、図２に示した従来の単一チップシステムは、図１に示した従来の単一チップシステムと比べてテストピン数が少なくなるメリットがある。
しかし、図２に示した従来の単一チップシステム又は、チップレベル回路１０、コアＡ２０、及びコアＢ３０の相互動作に対するテスト／デバッグが不可能であると言う問題点がある。
【００１９】
【発明が解決しようとする課題】
本発明の目的は、複数個のＩＥＥＥ１１４９．１規定によるコアを内蔵した単一チップシステムのテスト／デバッグのため、ピン数を少なくすることができる単一チップシステムを提供することである。
本発明の他の目的は、複数個のＩＥＥＥ１１４９．１規定によるコアを内蔵した単一チップシステムの複数個のＩＥＥＥ１１４９．１規定によるコアの相互動作をテスト／デバッグすることができる単一チップシステムを提供することにある。
本発明のまた他の目的は、前記の目的と他の目的を達成するため単一チップシステムのテスト／デバッグ方法を提供することにある。
【００２０】
【課題を解決するための手段】
前記の目的と他の目的を達成するため本発明の単一チップシステムの第一形態は、テストクロック信号入力ピン、テストデータ入力ピン、テストモード信号入力ピン、テストリセット信号入力ピン、及びテストデータ出力ピン、テストクロック信号入力端子、テストデータ入力端子、テストモード信号入力端子、及びテストデータ出力端子を各々備えるＩＥＥＥ１１４９．１標準により設計された複数個のコア（及び、少なくとも一つのチップレベル回路）、前記テストクロック信号入力ピンから入力されたテストクロック信号に応答し外部から入力された所定個数の選択信号、及び直−並列モード制御信号を入力し、前記テストリセット信号入力ピンから入力されたテストリセット信号に応答して前記入力された信号を出力する制御手段、前記所定個数の選択信号に応答して上記の複数個のコア（及び、少なくとも一つのチップレベル回路）の中、一つの前記テストデータ出力端子を通じて出力されるテスト出力データを前記テストデータ出力ピンを通じて出力する第一選択手段、及び前記直−並列モード制御信号が並列テストモードを示せば、前記第一選択手段から出力されるデータを出力し、直列テストモードを示せば、前記テストデータ入力ピンを通じて入力されるテスト入力データが前記複数個のコア（及び、少なくとも一つのチップレベル回路）により直列で処理されることにより得られるテスト出力データを出力する第２選択手段を備えることを特徴とする。
【００２１】
前記の目的と他の目的を達成するため、本発明の単一チップシステムの第２形態は、テストクロック信号入力ピン、テストデータ入力ピン、テストモード信号入力ピン、テストリセット信号入力ピン、及びテストデータ出力ピン、テストクロック信号入力端子、テストデータ入力端子、テストモード信号入力端子、及びテストデータ出力端子を各々備えるＩＥＥＥ１１４９．１標準により設計された複数個のコア（及び、少なくとも一つのチップレベル回路）、前記テストクロック信号入力ピンから入力されたテストクロック信号に応答し外部から入力される所定個数の選択信号、及び直−並列モード制御信号を入力し、上記のテストリセット信号入力ピンから入力されるテストリセット信号に応答して前記入力された信号を出力する制御手段、上記の所定個数の選択信号に応答して前記複数個のコア（及び、少なくとも一つのチップレベル回路）の中、一つの前記テストデータ出力端子を通じて出力されるテスト出力データを前記テストデータ出力ピンを通じて出力する第１選択手段、前記直−並列モード制御信号に応答して前記第１選択手段から出力されるデータを出力するか、若しくは前記複数個のコア（及び、少なくとも一つのチップレベル回路）の最終端のコア（または、少なくとも一つのチップレベル回路）のテストデータ出力端子を通じて出力されるデータを出力する第２選択手段、及び前記直−並列モード制御信号に応答して前記テストデータ入力ピンを通じて入力されるテスト入力データを前記複数個のコア（及び、少なくとも一つのチップレベル回路）、各々のテストデータ入力端子で入力するか、または前端のコア（及び、少なくとも一つのチップレベル回路）、各々のテストデータ出力端子を通じて出力されるデータを後端のコア（及び、少なくとも一つのチップレベル回路）、各々のテストデータ入力端子で入力する第３選択手段を備えることを特徴とする。
【００２２】
前記のまた他の目的を達成するため本発明の単一チップシステムのテスト／デバッグ方法は、テストクロック信号入力ピン、テストデータ入力ピン、テストモード信号入力ピン、テストリセット信号入力ピン、及びテストデータ出力ピン、テストクロック信号入力端子、テストデータ入力端子、テストモード信号入力端子、及びテストデータ出力端子を各々備えているＩＥＥＥ１１４９．１標準により設計された複数個のコア（及び、少なくとも一つのチップレベル回路）を備える単一チップシステムのテスト／デバッグ方法において、前記テストクロック信号入力ピンから入力されるテストクロック信号に応答して外部から入力される所定個数の選択信号、及び直−並列モード制御信号を入力し、前記テストリセット信号入力ピンから入力されるテストリセット信号に応答して前記入力された信号を出力する段階、前記直−並列モード制御信号が並列テストモードを示しせば、前記テストデータ入力ピンを通じて入力されるテスト入力データを前記複数個のコア（及び、少なくとも一つのチップレベル回路）、各々のテストデータ入力端子に入力し、直列テストモードを示せば、前記テストデータ入力ピンを通じて入力されるテスト入力データを前記複数個のコア（及び、少なくとも一つのチップレベル回路）の最初端のコア（または、少なくとも一つのチップレベル回路）のテストデータ入力端子に、前端のコア（または、少なくとも一つのチップレベル回路）のテストデータ出力端子を通じて出力されるテスト出力データを後端のコア（または、少なくとも一つのチップレベル回路）のテストデータ入力端子に入力する段階、及び前記直−並列モード制御信号が並列テストモードを示せば、前記所定個数の選択信号に応答して前記複数個のコア（及び、少なくとも一つのチップレベル回路）の中、一つのテストデータ出力端子を通じて出力されるテスト出力データを前記テストデータ出力ピンを通じて出力し、直列テストモードを示せば、前記複数個のコア（または、少なくとも一つのチップレベル回路）の最終端のコア（または、少なくとも一つのチップレベル回路）のテストデータ出力端子を通じて出力されるテスト出力データを前記テストデータ出力ピンを通じて出力する段階を備えることを特徴とする。
【００２３】
【発明の実施の形態】
以下、添付された図面を参考として本発明のＩＥＥＥ１１４９．１規定によるコアを内蔵する単一チップシステム及びこのシステムのテスト／デバッグ方法を説明すると次のようである。
【００２４】
図３は、本発明のＩＥＥＥ１１４９．１標準によるコアが内蔵された単一チップシステムの実施例の構成を示したブロック図として、単一チップシステム３００は、チップレベル回路１０、コアＡ２０、及びコアＢ３０、制御回路５０、マルチプレクサ５２，５４，５６，５８、及び３状態バッファ６０を備える。
チップレベル回路１０、コアＡ２０、及びコアＢ３０、各々の構成は、図１に示した構成と等しい。
【００２５】
単一チップシステム３００は、チップレベル回路１０、コアＡ２０、及びコアＢ３０をテスト／デバッグするために共通で使用されるテストピン（ＴＤＩ，ＴＭＳ，ＴＲＳＴ，ＴＣＫ，ＴＤＯ）のみを備えて構成される。従って、従来の単一チップシステムと比べてテスト／デバッグのために使用されるテストピンの数が少なくなる。
【００２６】
図３に示した本発明の単一チップシステムのテスト動作を説明すると次のようである。
制御回路５０は、テストクロック信号入力ピンＴＣＫから入力されるテストクロック信号に応答してテストモード信号入力ピンＴＭＳを通じて入力されるデータを貯蔵し、テストリセット信号入力ピンＴＲＳＴから入力されるテストリセット信号に応答して貯蔵されたデータを選択信号ＳＥ１，ＳＥ２及び直−並列制御信号ＳＰＣで出力する。マルチプレクサ５２，５４各々は直−並列制御信号ＳＰＣに応答して直例テストモードである場合にはテスト出力データＴＤＯ１，ＴＤＯ２を選択して出力し、並列テストモードである場合にはテストデータ入力ピンＴＤＩを通じて入力されるテスト入力データを選択して出力する。マルチプレクサ５６は、選択信号ＳＥ１，ＳＥ２に応答してテスト出力データＴＤＯ１，ＴＤＯ２，ＴＤＯ３を選択して出力する。マルチプレクサ５８は、直−並列制御信号ＳＰＣに応答して直例テストモードである場合には，テスト出力データＴＤＯ３を選択して出力し、並列テストモードである場合には，マルチプレクサ５６を通じて出力されるデータを選択して出力する。３状態バッファ６０は、テストの際にテストアクセスポート制御回路１４から出力されるテストデータ出力イネーブル信号ＴＤＯ１ＥＮに応答してマルチプレクサ５８の出力信号をバッファしてテストデータ出力ピンＴＤＯで出力する。ＩＥＥＥ１１４９．１標準によるテストの際にテストアクセスポート制御回路１４，２４，３４各々がテストデータ出力イネーブル信号を発生する。チップレベル回路１０は、テストの際にテストアクセスポート制御回路１４の制御下でテストデータ入力端子を通じて入力されるテスト入力データがバウンダリスキャンレジスター１２−１，１２−２に貯蔵され、バウンダリスキャンレジスター１２−１，１２−２に貯蔵されたデータは、チップレベルロジック回路１６で入力される。そして、チップレベルロジック回路１６は、テスト入力データを信号処理してテスト出力データをバウンダリスキャンレジスター１２−１，１２−２で出力する。バウンダリスキャンレジスター１２−１，１２−２は、テストアクセスポート制御回路１４の制御下でテスト出力データをテストデータ出力端子を通じて外部に出力する。コアＡ，Ｂ（２０，３０）はチップレベル回路１０と同じ方法でテスト動作を遂行する。すなわち、詳しくは説明していないが、チップレベル回路１０、コアＡ，Ｂ（２０，３０）は、ＩＥＥＥ１１４９．１標準によるテスト動作を遂行する。
【００２７】
本発明の単一チップシステムのデバッグ動作、またはテスト動作と同じ方法で遂行する。
本発明の単一チップシステムは、図３に示したようにテスト／デバッグのために使用されるテストピンの数は少なくなる。
また、本発明の単一チップシステムは、チップレベル回路１０、コアＡ２０、及びコアＢ３０、各々に対するテスト／デバッグを遂行する事ができるとどもにチップレベル回路１０、コアＡ２０、及びコアＢ３０の相互動作に対するテスト／デバッグも可能である。
【００２８】
図４は、図３に示した制御回路の実施例の構成を示す回路図で、シフトレジスター７０、ラッチ回路７２で構成されている。
シフトレジスター７０は、三つのフリップフロップ７０−１，７０−２，７０−３で構成され、ラッチ回路７２は、三つのラッチ７２−１，７２−２，７２−３で構成される。
【００２９】
図４に示した回路の動作を説明すると次のようである。
シフトレジスター７０は、テストクロック信号入力ピンＴＣＫを通じて入力されるテストクロック信号に応答してテストモード信号入力ピンＴＭＳを通じて入力されるデータをシフトする。すなわち、テストクロック信号の上昇エッジでテストをシフトする。
【００３０】
ラッチ回路７２は、テストリセット信号入力ピンＴＲＳＴを通じて入力されるテストリセット信号に応答してシフトレジスター７０から出力されるデータをラッチし、ラッチされたデータを選択信号ＳＥ１，ＳＥ２，及び直−並列直−並列制御信号ＳＰＣで出力する。すなわち、ラッチ回路７２は、テストリセット信号が“ハイ”レベルのときは，ラッチされたデータを維持し、テストリセット信号が“ロー”レベルのときは，シフトレジスター７０から出力されるデータをラッチする。
【００３１】
図４は、選択信号、及び直−並列モード制御信号がテストモード信号入力ピンを通じて入力されることを例として示しているが、テストモード信号入力ピンではなくテストデータ入力ピンを通じて入力されるように構成してもかまわない。
ここでは、図３の一つのチップレベル回路と二つのコアを内蔵した単一チップシステムに適用するためシフトレジスター７０及びラッチ回路７２の構成を示したもので、三つのフリップフロップ７０−１，７０−２，７０−３と三つのラッチ７２−１，７２−２，７２−３で構成される制御回路の構成を示したものである。
【００３２】
ところで、若しも単一チップシステムに内蔵されたチップレベル回路及びコアの総個数がｎ個であれば、制御回路のために備えなければならないフリップフロップ及びラッチの個数は、各々ｌｏｇ２ｎ＋１になる。例えば、若しもｎが３または、４であれば備えなければならないフリップフロップ及びラッチの個数は各々３個となり、若しもｎが５または、８であれば備えなければならないフリップフロップ及びラッチの個数は各々４個となる。
【００３３】
次の表１は、選択信号及び直−並列制御信号の状態により選択されるチップレベル回路、コア及び直−並列テストモードを示したものである。
【００３４】
【表１】
2004054892.tif 000003
上記の表１で、Ｘの表示は、ドンケア（Ｄｏｎ‘ｔ　ｃａｒｅ）の状態を示す。
【００３５】
上記の表１によると、選択信号ＳＥ１，ＳＥ２と直−並列制御信号ＳＰＣが“０００”であれば並列テストモードとなり図３のチップレベル回路１０に対するテスト／デバッグを遂行する。図３のマルチプレクサ５６がチップレベル回路１０から出力されるテスト出力データＴＤＯ１を選択して出力し、マルチプレクサ５８がマルチプレクサ５６から出力されるデータを選択して出力する。３状態バッファ６０は、マルチプレクサ５８から出力されるデータをバッファしてテストデータ出力ピンＴＤＯで出力する。
【００３６】
同様な方法で、選択信号ＳＥ１，ＳＥ２と直−並列制御信号ＳＰＣが“０１０”であれば、並列テストモードとなり図３のコアＡ２０から出力されるテスト出力データＴＤＯ２がマルチプレクサ５６、５８及びバッファ６０を通じてテストデータ出力ピンＴＤＯで出力される。
【００３７】
そして、選択信号ＳＥ１，ＳＥ２の状態と関係なしに直−並列制御信号ＳＰＣが“１”であれば、直例テストモードになりチップレベル回路１０から出力されるテスト出力データＴＤＯ１がマルチプレクサ５２を通じてコアＡ２０に入力され、コアＡ２０から出力されるテスト出力データＴＤＯ２がマルチプレクサ５４を通じてコアＢ３０に入力される。そして、コアＢ３０から出力されるテスト出力データＴＤＯ３がマルチプレクサ５８及びバッファ６０を通じてテストデータ出力ピンＴＤＯから出力される。
【００３８】
このような方法で、本発明のＩＥＥＥ１１４９．１標準によるチップレベル回路及びコアを備えた単一チップシステムは、必要とする最小限のテストピンを備えてテスト／デバッグが可能である。また、並列テストモードのみでなく直列テストモードを遂行することによりチップレベル回路及びコア各々に対するテスト／デバッグのみではなく、チップレベル回路及びコアの相互動作に対するテスト／デバッグも可能である。
【００３９】
図５は、図４に示した制御回路の動作を説明するための動作タイミング図である。
まず、テストリセット信号入力ピンＴＲＳＴを通じて“ロー”レベルのテストリセット信号が前記ＳＯＣ３００（図３）に入力される。
そして、テストクロック信号入力ピンＴＣＫを通じて入力されるテストクロック信号の“ロー”レベルでテストモード信号入力ピンＴＭＳを通じて直−並列制御信号ＳＰＣ、及び選択信号ＳＥ２，ＳＥ１が前記ＳＯＣ３００に入力される。
【００４０】
そうなると、シフトレジスター７０が直−並列制御信号ＳＰＣ、及び選択信号ＳＥ２，ＳＥ１をテストクロック信号の上昇エッジでシフトして出力する。そして、シフトレジスター７０は、始めのテストクロック信号ＴＣＫの上昇エッジに応答して直−並列制御信号ＳＰＣ、“０”、“０”を出力信号ＯＵＴ１−３で発生し、二つ目のテストクロック信号ＴＣＫの上昇エッジに応答して選択信号ＳＥ２、直−並列制御信号ＳＰＣ、“０”を出力信号ＯＵＴ１−３で発生する。そして、三つ目のテストクロック信号ＴＣＫの上昇エッジに応答して選択信号ＳＥ１，ＳＥ２、及び直−並列制御信号ＳＰＣを出力信号ＯＵＴ１−３で発生する。
【００４１】
そして、テストリセット信号入力ピンＴＲＳＴを通じて“ハイ”レベルのテストリセット信号を入力する。そうなると、ラッチ回路７２がシフトレジスター７０の出力信号ＯＵＴ１−ＯＵＴ３を選択信号ＳＥ１，ＳＥ２、及び直−並列制御信号ＳＰＣで出力する。
【００４２】
図４の制御回路は、前記のような動作を遂行することにより選択信号ＳＥ１，ＳＥ２、及び直−並列制御信号ＳＰＣの状態を設定する。
前記の実施例は、一つのチップレベル回路と二つのコアを備える単一チップシステムを例として説明したが、二つ以上のチップレベル回路と三つ以上のコアを備える場合でも本発明のテスト／デバッグ方法を適用することが可能である。
【００４３】
前記では本発明の望ましい実施例を参照して説明したが、該当技術分野の熟練された当業者は、下記の特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内での本発明を多様に修正及び変更できることが理解できる。
【００４４】
【発明の効果】
従って、本発明のＩＥＥＥ１１４９．１標準によるコアを備えた単一チップシステム及びそのシステムのテスト／デバッグ方法は、最小限のテストピン数を備え、コア、各々のテスト／デバッグのみではなくコアの相互動作に対するテスト／デバッグが可能である。
【図面の簡単な説明】
【図１】従来のＩＥＥＥ１１４９．１標準によるコア等が内臓された単一チップシステムの一例の構成を示したブロック図である。
【図２】従来のＩＥＥＥ１１４９．１標準によるコア等が内臓された単一チップシステムの他の例の構成を示したブロック図である。
【図３】本発明のＩＥＥＥ１１４９．１標準によるコア等が内臓された単一チップシステムの実施例の構成を示したブロック図である。
【図４】図３に示した制御回路の実施例の構成を示した回路図である。
【図５】図４に示した制御回路の動作を説明するための動作タイミイグ図である。
【符号の説明】
１０　　チップレベル回路
１２−１，２　　バウウンダリスキャンレジスタ
１４　　テストアクセスポート制御回路
１６　　チップレベルロジック回路
２０　　コアＡ
３０　　コアＢ
５０　　制御回路
５６・５８　　マルチプレクサ
７０　　フリップフロップ
７２　　ラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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