(57)【要約】【課題】コンパクトな構成でありながら、複数の導線を流れる電流が形成する磁界を効率よく利用し、安定した書込が可能な磁気抵抗効果素子およびそれを備えた磁気メモリデバイスならびにその製造方法を提供する。【解決手段】感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体Ｓ２０ａ，Ｓ２０ｂと、積層面に沿った方向を軸方向とするように積層体Ｓ２０ａ，Ｓ２０ｂを取り囲むと共に、ビット線５ａ，５ｂおよび書込ワード線６によって軸方向に沿って貫かれるように構成された環状磁性層４ａ，４ｂとを備えるようにしたので、ビット線５ａ，５ｂおよび書込ワード線６の双方に同一方向の電流を流すことにより、環状磁性層４ａ，４ｂの内部に同一方向の合成磁界を形成することができる。このため、コンパクト化を図りつつ、より小さな電流によって感磁層の磁化反転を行うことができる。【選択図】        図４
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【特許請求の範囲】
【請求項１】
外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体と、
前記積層面に沿った方向を軸方向とするように前記積層体を取り囲むと共に、複数の導線によって前記軸方向に沿って貫かれるように構成された環状磁性層と
を備えたことを特徴とする磁気抵抗効果素子。
【請求項２】
前記積層体は、その一方の面側において前記環状磁性層と電気的に接続されていると共に、他方の面側において前記複数の導線のうちのいずれか１つと電気的に接続されている
ことを特徴とする請求項１に記載の磁気抵抗効果素子。
【請求項３】
前記複数の導線は、前記環状磁性層を貫く領域において互いに平行に延びている
ことを特徴とする請求項１または請求項２に記載の磁気抵抗効果素子。
【請求項４】
前記感磁層は、互いに磁気的に交換結合するように構成された第１および第２の感磁部分を含み、
前記第１の感磁部分が、前記環状磁性層のうちの一部分を構成している
ことを特徴とする請求項１ないし請求項３のいずれか１項に記載の磁気抵抗効果素子。
【請求項５】
前記第１の感磁部分と前記第２の感磁部分との間に、前記第１の感磁部分と前記第２の感磁部分とを反強磁性結合させるための非磁性導電層が配設されている
ことを特徴とする請求項４に記載の磁気抵抗効果素子。
【請求項６】
前記第２の感磁部分が前記第１の感磁部分よりも大きな保磁力を有する
ことを特徴とする請求項４または請求項５に記載の磁気抵抗効果素子。
【請求項７】
前記積層体は、
非磁性層と、
前記非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、
前記非磁性層の前記第１の磁性層と反対側に積層され、前記第２の感磁部分として機能する第２の磁性層と
を含み、
前記積層体に流れる電流に基づいて情報が検出される
ことを特徴とする請求項４ないし請求項６のいずれか１項に記載の磁気抵抗効果素子。
【請求項８】
前記第１の磁性層が前記第２の磁性層よりも大きな保磁力を有する
ことを特徴とする請求項７に記載の磁気抵抗効果素子。
【請求項９】
前記非磁性層が、トンネル効果を生じさせ得る絶縁層からなる
ことを特徴とする請求項７または請求項８に記載の磁気抵抗効果素子。
【請求項１０】
前記感磁層は、前記環状磁性層のうちの一部分を構成している
ことを特徴とする請求項１ないし請求項３のいずれか１項に記載の磁気抵抗効果素子。
【請求項１１】
前記積層体は、
非磁性層と、
前記非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、
前記非磁性層の前記第１の磁性層と反対側に積層された前記感磁層と
を含み、
前記積層体に流れる電流に基づいて情報が検出される
ことを特徴とする請求項１０に記載の磁気抵抗効果素子。
【請求項１２】
前記第１の磁性層が前記感磁層よりも大きな保磁力を有することを特徴とする請求項１１に記載の磁気抵抗効果素子。
【請求項１３】
前記非磁性層が、トンネル効果を生じさせ得る絶縁層からなる
ことを特徴とする請求項１１または請求項１２に記載の磁気抵抗効果素子。
【請求項１４】
複数の書込専用線と、これら複数の書込専用線と交差するように延びる複数の書込読出兼用線と、
外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体をそれぞれ含む複数の磁気抵抗効果素子と
を備え、
前記磁気抵抗効果素子は、前記積層面に沿った方向を軸方向とするように前記積層体を取り囲むと共に前記書込読出兼用線および書込専用線によって前記軸方向に沿って貫かれるように構成された環状磁性層、を含む
ことを特徴とする磁気メモリデバイス。
【請求項１５】
１つの磁気記憶セルが、一対の前記磁気抵抗効果素子を含んで構成されている
ことを特徴とする請求項１４に記載の磁気メモリデバイス。
【請求項１６】
前記積層体は、その一方の面側において前記環状磁性層と電気的に接続されていると共に、他方の面側において前記書込読出兼用線と電気的に接続されている
ことを特徴とする請求項１４または請求項１５に記載の磁気メモリデバイス。
【請求項１７】
前記書込読出兼用線と前記書込専用線とは、前記環状磁性層を貫く領域において互いに平行に延びている
ことを特徴とする請求項１４ないし請求項１６に記載の磁気メモリデバイス。
【請求項１８】
前記感磁層は、互いに磁気的に交換結合するように構成された第１および第２の感磁部分を含み、
前記第１の感磁部分が、前記環状磁性層のうちの一部分を構成している
ことを特徴とする請求項１４ないし請求項１７のいずれか１項に記載の磁気メモリデバイス。
【請求項１９】
前記第１の感磁部分と前記第２の感磁部分との間に、前記第１の感磁部分と前記第２の感磁部分とをそれぞれ反強磁性結合させるための非磁性導電層が配設されている
ことを特徴とする請求項１８に記載の磁気メモリデバイス。
【請求項２０】
前記第２の感磁部分が前記第１の感磁部分よりも大きな保磁力を有する
ことを特徴とする請求項１８または請求項１９に記載の磁気メモリデバイス。
【請求項２１】
前記積層体は、それぞれ、
非磁性層と、
前記非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、
前記非磁性層の前記第１の磁性層と反対側に積層され、前記第２の感磁部分として機能する第２の磁性層と
を含み、
前記積層体に流れる電流に基づいて情報が検出される
ことを特徴とする請求項１８ないし請求項２０のいずれか１項に記載の磁気メモリデバイス。
【請求項２２】
前記第１の磁性層が前記第２の磁性層よりも大きな保磁力を有する
ことを特徴とする請求項２１に記載の磁気メモリデバイス。
【請求項２３】
前記非磁性層が、トンネル効果を生じさせ得る絶縁層からなる
ことを特徴とする請求項２１または請求項２２に記載の磁気メモリデバイス。
【請求項２４】
前記感磁層は、前記環状磁性層のうちの一部分を構成している
ことを特徴とする請求項１４ないし請求項１７のいずれか１項に記載の磁気メモリデバイス。
【請求項２５】
前記積層体は、
非磁性層と、
前記非磁性層の一方側に積層され磁化方向の固定された第１の磁性層と、
前記非磁性層の前記第１の磁性層と反対側に積層された前記感磁層と
を含み、
前記積層体に流れる電流に基づいて情報が検出される
ことを特徴とする請求項２４に記載の磁気メモリデバイス。
【請求項２６】
前記第１の磁性層が前記感磁層よりも大きな保磁力を有する
ことを特徴とする請求項２５に記載の磁気メモリデバイス。
【請求項２７】
前記非磁性層が、トンネル効果を生じさせ得る絶縁層からなる
ことを特徴とする請求項２５または請求項２６に記載の磁気メモリデバイス。
【請求項２８】
書込動作時において、前記書込読出兼用線および書込専用線の双方を流れる電流により生ずる磁界によって、前記一対の磁気抵抗効果素子における一対の感磁層の磁化方向が互いに反平行を向くように変化し、前記磁気記憶セルに情報が記憶される
ことを特徴とする請求項１５ないし請求項２７のいずれか１項に記載の磁気メモリデバイス。
【請求項２９】
前記一対の磁気抵抗効果素子における前記一対の感磁層の一方が第１の方向に磁化し他方が前記第１の方向と反平行をなす第２の方向に磁化する第１の状態と、前記一対の感磁層の一方が前記第２の方向に磁化し他方が前記第１の方向に磁化する第２の状態の、いずれかをとり、
前記第１および第２の状態に対応して前記磁気記憶セルに情報が記憶される
ことを特徴とする請求項２８に記載の磁気メモリデバイス。
【請求項３０】
一対の前記書込読出兼用線は、前記一対の磁気抵抗効果素子の各々に読出電流を供給するものであり、一対の前記積層体の各々に流れる前記読出電流に基づいて前記磁気記憶セルから情報が読み出される
ことを特徴とする請求項１５ないし請求項２９のいずれか１項に記載の磁気メモリデバイス。
【請求項３１】
前記一対の書込読出兼用線の各々から前記一対の磁気抵抗効果素子の各々に読出電流が供給され、この一対の読出電流値の差分に基づいて前記磁気記憶セルから情報が読み出される
ことを特徴とする請求項３０に記載の磁気メモリデバイス。
【請求項３２】
前記一対の磁気抵抗効果素子に供給された読出電流の各電流経路上にそれぞれ設けられた一対の整流素子と、
前記一対の磁気抵抗効果素子を流れた読出電流を接地へと導く読出専用線と
を備えたことを特徴とする請求項３１に記載の磁気メモリデバイス。
【請求項３３】
前記一対の整流素子は、前記一対の磁気抵抗効果素子と前記一対の読出専用線との間にそれぞれ設けられている
ことを特徴とする請求項３２に記載の磁気メモリデバイス。
【請求項３４】
前記整流素子は、ショットキーダイオード、ＰＮ接合型ダイオード、バイポーラトランジスタ、またはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）トランジスタのいずれかである
ことを特徴とする請求項３２または請求項３３に記載の磁気メモリデバイス。
【請求項３５】
複数の書込専用線と、これら複数の書込専用線と交差するように延びる複数の書込読出兼用線と、
外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体と、前記積層面に沿った方向を軸方向とするように前記積層体を取り囲むと共に、前記書込読出兼用線および書込専用線によって前記軸方向に沿って貫かれるように構成された環状磁性層とを含む複数の磁気抵抗効果素子と
を備えた磁気メモリデバイスを製造するための方法であって、
基体の上に、前記環状磁性層の一部をなす下部磁性層を形成する工程と、
前記下部磁性層の上に、第１の絶縁膜を介して前記書込専用線を形成する工程と、
前記書込専用線の上に、第２の絶縁膜を介して前記書込読出兼用線を、前記書込専用線および書込読出兼用線が互いに平行に延在する部分を含むように形成する工程と、
前記書込読出兼用線と、前記第２の絶縁膜と、前記書込専用線とを順次エッチングしてパターニングすることにより、前記書込専用線および書込読出兼用線が前記第２の絶縁膜を挟んで互いに平行に延在する部分を含む積層パターンを形成する積層パターン形成工程と、
前記積層パターンの上に、前記積層体の一部をなす積層部分を形成する工程と、
前記積層部分における前記書込読出兼用線とは反対側の積層面のみと電気的に接するように、前記積層部分および積層パターンを取り囲む上部磁性層を設けることにより前記環状磁性層を形成する工程と
を含むことを特徴とする磁気メモリデバイスの製造方法。
【請求項３６】
前記積層パターン形成工程において、
前記書込読出兼用線をマスクとして前記第２の絶縁膜および前記書込専用線を選択的にエッチングすることにより、前記積層パターンを自己整合的に形成する
ことを特徴とする請求項３５に記載の磁気メモリデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子ならびにその磁化方向の変化を利用して情報の記録・読出を行う磁気メモリデバイスおよびその製造方法に関する。
【０００２】
【従来の技術】
従来より、コンピュータや通信機器等の情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｂｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）などの揮発性メモリが使用されている。これらの揮発性メモリにおいては、記憶を保持するために絶えず電流を供給し、リフレッシュを行う必要がある。また、電源を切るとすべての情報が失われるので、これら揮発性メモリの他に情報を記録するための手段として不揮発性のメモリを設ける必要があり、例えば、フラッシュＥＥＰＲＯＭや磁気ハードディスク装置などが用いられる。
【０００３】
これら不揮発性メモリにおいては、情報処理の高速化に伴って、アクセスの高速化が重要な課題となっている。さらに、携帯情報機器の急速な普及および高性能化に伴い、いつでもどこでも情報処理が行える、いわゆる、ユビキタスコンピューティングを目指した情報機器開発がが急速に進められている。このような情報機器開発の中心となるキーデバイスとして、高速処理に対応した不揮発性メモリの開発が強く求められている。
【０００４】
不揮発性メモリの高速化に有効な技術としては、強磁性層の磁化容易軸に沿った磁化方向によって情報を記憶する磁気メモリ素子がマトリックス状に配列された磁気ランダムアクセスメモリ（以下、ＭＲＡＭ；Ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ  という。）が知られている。ＭＲＡＭでは、２つの強磁性体における磁化方向の組み合わせを利用して情報を記憶するようになっている。一方、記憶情報の読み出しは、ある基準となる方向に対し、磁化方向が平行である場合と反平行である場合とによって生じる抵抗変化（すなわち、電流あるいは電圧の変化）を検知することによって行う。このような原理で動作することから、ＭＲＡＭでは、安定した書き込みおよび読み出しを行うために、抵抗変化率ができるだけ大きいことが重要である。
【０００５】
現在実用化されているＭＲＡＭは、巨大磁気抵抗（ＧＭＲ；Ｇｉａｎｔ  ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ  ）効果を利用したものである。ＧＭＲ効果とは、２つの磁性層を各層の磁化容易軸方向が互いに平行となるように配設したときに、それら各層の磁化方向が磁化容易軸に沿って平行となる場合に抵抗値が最小となり、反平行の場合に最大値となる現象である。このようなＧＭＲ効果が得られるＧＭＲ素子を利用したＭＲＡＭ（以下、ＧＭＲ−ＭＲＡＭと記す。）としては、例えば特許文献１に開示された技術が知られている。
【０００６】
ＧＭＲ−ＭＲＡＭには、保磁力差型（擬似スピンバルブ型；Ｐｓｅｕｄｏ  ｓｐｉｎ  ｖａｌｖｅ  型）と、交換バイアス型（スピンバルブ；ｓｐｉｎ  ｖａｌｖｅ型）とがある。保磁力差型のＭＲＡＭは、ＧＭＲ素子が２つの強磁性層とそれらの間に挟まれた非磁性層とを有し、２つの強磁性層の保磁力差を利用して情報の書込および読出を行うものである。ここで、ＧＭＲ素子が、例えば「ニッケル鉄合金（ＮｉＦｅ）／銅（Ｃｕ）／コバルト（Ｃｏ）」の構成を有する場合、その抵抗変化率は、６〜８％程度の小さな値である。一方、交換バイアス型のＭＲＡＭは、ＧＭＲ素子が、反強磁性層との反強磁性結合により磁化方向が固定された固定層と、外部磁界により磁化方向が変化するフリー層と、それらの間に挟まれた非磁性層とを有し、固定層とフリー層との磁化方向の違いを利用して情報の書込および読出を行うものである。例えば、ＧＭＲ素子の構成を「白金マンガン（ＰｔＭｎ）／コバルト鉄（ＣｏＦｅ）／銅（Ｃｕ）／ＣｏＦｅ」とした場合の抵抗変化率は１０％程度であり保磁力差型よりも大きな値を示すが、さらなる記憶速度向上やアクセス速度向上を達成するには不十分であった。
【０００７】
これらの点を解決するために、トンネル磁気抵抗効果（ＴＭＲ：Ｔｕｎｎｅｌｉｎｇ  ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ  ）を利用したＴＭＲ素子を有するＭＲＡＭ（以下、ＴＭＲ−ＭＲＡＭと記す。）が提案されている。ＴＭＲ効果は、極薄の絶縁層（トンネルバリア層）を挟んだ２つの強磁性層間における磁化方向の相対角度により絶縁層を通過して流れるトンネル電流が変化するという効果である。２つの強磁性層における磁化方向が、互いに平行な場合に抵抗値が最小となり、互いに反平行の場合に最大となる。ＴＭＲ−ＭＲＡＭでは、ＴＭＲ素子が、例えば「ＣｏＦｅ／アルミニウム酸化物／ＣｏＦｅ」という構成の場合、抵抗変化率が４０％程度と高く、また、抵抗値も大きいためＭＯＳＦＥＴ等の半導体デバイスと組み合わせた場合のマッチングが取りやすい。このため、ＧＭＲ−ＭＲＡＭと比較して、より高い出力が容易に得られ、記憶容量やアクセス速度の向上が期待されている。ＴＭＲ−ＭＲＡＭでは、導線に電流を流すことにより発生する電流磁界により、ＴＭＲ素子の磁性膜の磁化方向を所定の方向に変化させることにより情報を記憶する方法が知られている。記憶情報を読み出す方法としては、トンネルバリア層に垂直な方向に電流を流し、ＴＭＲ素子の抵抗変化を検出する方法が知られている。なお、ＴＭＲ−ＭＲＡＭに関しては、特許文献２あるいは特許文献３に開示された技術等が知られている。
【０００８】
【特許文献１】
米国特許第５３４３４２２号明細書
【特許文献２】
米国特許第５６２９９２２号明細書
【特許文献３】
特開平９−９１９４９号公報
【０００９】
【発明が解決しようとする課題】
上記したように、ＴＭＲ効果を利用したＭＲＡＭでは、ＧＭＲ効果を利用したＭＲＡＭよりも高出力化を達成することができる。しかしながら、上記のような４０％程度の抵抗変化率を示すＴＭＲ素子を用いたＭＲＡＭであっても、出力電圧は数十ｍＶ程度であるので、より高密度な磁気メモリデバイスを実現するには不十分である。
【００１０】
図３８は、従来のＴＭＲ効果を利用した磁気メモリデバイスにおける構成を説明する平面図であり、図３９は、図３８に対応する従来の磁気メモリデバイスの要部断面構成を示すものである。互いに平行に延びる読出ワード線１１２および書込ワード線１０６に対し、書込ビット線１０５が直交しており、その直交部分のＺ方向に挟まれる領域に第１磁性層１０２、トンネルバリア層１０３および第２磁性層１０４からなるＴＭＲ素子１２０が配設されている。このような、書込ビット線１０５と書込ワード線１０６とが直交するタイプのＭＲＡＭでは、フリー層として機能する第２磁性層１０４における磁化方向を全体に亘って十分に揃えることができず、十分に安定した書込をおこなうことは困難であった。
【００１１】
また、ＴＭＲ効果を利用したＭＲＡＭでは、直交配置された導線を流れる電流による誘導磁界、すなわち電流磁界によって磁性膜の磁化方向を変えることにより、各々の記憶セルに情報の記憶を行うようになっているが、この電流磁界はオープンな（磁気的に特定の領域に閉じ込められていない）磁界であるので、低効率であると共に、隣接した記憶セルへの悪影響も懸念される。
【００１２】
さらに、記憶セルをより高集積化して磁気メモリデバイスのさらなる高密度化を図る場合、ＴＭＲ素子の微小化が必須となるが、次のような問題が懸念される。すなわち、ＴＭＲ素子における各磁性層のアスペクト比（厚み／積層面内方向の幅）が大きくなることにより反磁界が増大し、フリー層の磁化方向を変えるための磁界強度が増大してしまい、大きな書込電流を必要とすると考えられる。
【００１３】
本発明はかかる問題点に鑑みてなされたもので、本発明の第１の目的は、コンパクトな構成でありながら、複数の導線を流れる電流によって形成される磁界を効率よく利用して安定した書込が可能な磁気抵抗効果素子およびそれを備えた磁気メモリデバイスならびに磁気メモリデバイスの製造方法を提供することにある。第２の目的は、隣接した磁気抵抗効果素子に悪影響を及ぼすことが少ない磁気抵抗効果素子およびそれを備えた磁気メモリデバイスならびに磁気メモリデバイスの製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の磁気抵抗効果素子は、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体と、積層面に沿った方向を軸方向とするように積層体を取り囲むと共に、複数の導線によって軸方向に沿って貫かれるように構成された環状磁性層とを備えるようにしたものである。ここで、本発明における「外部磁界」とは、複数の導線に流れる電流によって生ずる磁界、または、環状磁性層に生ずる還流磁界を意味している。また、「環状磁性層」の「環状」とは、内部を貫く複数の導線からみたときに、それぞれの周囲を磁気的かつ電気的に連続して完全に取り込み、複数の導線を横切る方向の断面が閉じている状態を示す。したがって、環状磁性層は、磁気的かつ電気的に連続である限りにおいて絶縁体が含有されることを許容する。すなわち、電流が流れないような絶縁体は含まないものの、例えば製造工程において発生する程度の酸化膜は含んでもよい。また、「軸方向」とは、この環状磁性層単体に注目したときの開口方向、すなわち内部を貫く複数の導線の延在方向を指す。また、「第１および第２の積層体におけるそれぞれの一方の面側に、・・・配設され」とは、環状磁性層が、そのうちの一部分が積層体によって構成されて配設されるという趣旨である。さらに、「複数の導線によって貫かれるように」とは、環状磁性層によって取り囲まれた領域または空間を複数の導線が貫通している状態を示す。
【００１５】
本発明の磁気抵抗効果素子では、上記構成により、複数の導線に流れる電流によって閉磁路が形成され、積層体における感磁層の磁化反転が効率的に行われる。
【００１６】
本発明の磁気メモリデバイスは、複数の書込専用線と、これら複数の書込専用線と交差するように延びる複数の書込読出兼用線と、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体をそれぞれ含む複数の磁気抵抗効果素子とを備え、磁気抵抗効果素子が、積層面に沿った方向を軸方向とするように積層体を取り囲むと共に書込読出兼用線および書込専用線によって軸方向に沿って貫かれるように構成された環状磁性層、を含むようにしたものである。
【００１７】
本発明の磁気メモリデバイスでは、上記構成により、書込読出兼用線および書込専用線の双方に流れる電流によって閉磁路が形成され、各磁気抵抗効果素子に含まれる積層体における各感磁層の磁化反転が効率的に行われる。さらに、書込読出兼用線を介して各積層体に読出電流が供給される。
【００１８】
本発明の磁気メモリデバイスの製造方法は、複数の書込専用線と、これら複数の書込専用線と交差するように延びる複数の書込読出兼用線と、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体と、積層面に沿った方向を軸方向とするように積層体を取り囲むと共に、書込読出兼用線および書込専用線によって軸方向に沿って貫かれるように構成された環状磁性層とを含む複数の磁気抵抗効果素子とを備えた磁気メモリデバイスを製造するための方法であって、基体の上に、環状磁性層の一部をなす下部磁性層を形成する工程と、下部磁性層の上に、第１の絶縁膜を介して書込専用線を形成する工程と、書込専用線の上に、第２の絶縁膜を介して書込読出兼用線を、書込専用線および書込読出兼用線が互いに平行に延在する部分を含むように形成する工程と、書込読出兼用線と、第２の絶縁膜と、書込専用線とを順次エッチングしてパターニングすることにより、書込専用線および書込読出兼用線が第２の絶縁膜を挟んで互いに平行に延在する部分を含む積層パターンを形成する積層パターン形成工程と、積層パターンの上に、積層体の一部をなす積層部分を形成する工程と、積層部分における書込読出兼用線とは反対側の積層面のみと電気的に接するように、積層部分および積層パターンを取り囲む上部磁性層を設けることにより環状磁性層を形成する工程とを含むようにしたものである。ここで、「書込専用線および書込読出兼用線が第２の絶縁膜を挟んで互いに平行」とは、製造上の誤差範囲±１０°を含むものである。
【００１９】
本発明の磁気メモリデバイスの製造方法では、上記工程により、積層部分における書込読出兼用線とは反対側の積層面のみと電気的に接するように、積層部分および積層パターンを取り囲むように設けられた環状磁性層が得られる。このため、書込読出兼用線に書込電流が流れることにより、各感磁層の効率的な磁化反転に寄与する閉磁路が形成されると共に、書込読出兼用線を介して各積層体に読出電流が供給される。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
［第１の実施の形態］
まず、図１〜図７を参照して第１の実施の形態に係る磁気メモリデバイスの構成について説明する。
【００２２】
図１は、本実施の形態における磁気メモリデバイスの全体構成を表す概念図である。磁気メモリデバイスは、アドレスバッファ５１と、データバッファ５２と、制御ロジック部５３と、記憶セル群５４と、第１の駆動制御回路部５６と、第２の駆動制御回路部５８と、外部アドレス入力端子Ａ０〜Ａ２０と、外部データ端子Ｄ０〜Ｄ７とを備えている。
【００２３】
記憶セル群５４は、一対のトンネル磁気抵抗効果素子（以下、ＴＭＲ素子という。）を備えた記憶セル１が、互いに直交するワード線方向（Ｘ方向）およびビット線方向（Ｙ方向）に多数、配列されたマトリックス構造を有している。記憶セル１は、磁気メモリデバイスにおいてデータを記憶する最小単位である。記憶セル１については後に詳述する。
【００２４】
第１の駆動制御回路部５６は、Ｙ方向におけるアドレスデコーダ回路５６Ａ、センスアンプ回路５６Ｂおよびカレントドライブ回路５６Ｃを有し、第２の駆動制御回路部５８は、Ｘ方向におけるアドレスデコーダ回路５８Ａ、定電流回路５８Ｂおよびカレントドライブ回路５８Ｃを有するものである。
【００２５】
アドレスデコーダ回路５６Ａ，５８Ａは、入力されたアドレス信号に応じた後出のワードデコード線７２およびビットデコード線７１を選択するものである。センスアンプ回路５６Ｂおよび定電流回路５８Ｂは読出動作を行う際に駆動する回路であり、カレントドライブ回路５６Ｃ，５８Ｃは書込動作を行う際に駆動する回路である。
【００２６】
センスアンプ回路５６Ｂと記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のビットデコード線７１（後出）によって接続されている。同様に、定電流回路５８Ｂと、記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のワードデコード線７２（後出）によって接続されている。
【００２７】
カレントドライブ回路５６Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ワード線６（後出）を介して接続されている。同様に、カレントドライブ回路５８Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ワード線６（後出）を介して接続されている。
【００２８】
アドレスバッファ５１は、外部アドレス入力端子Ａ０〜Ａ２０を備えると共に、Ｙ方向アドレス線５７，Ｘ方向アドレス線５５を介して第１の駆動制御回路部５６内のＹ方向アドレスデコーダ回路５６Ａ，第２の駆動制御回路部５８内のＸ方向アドレスデコーダ回路５８Ａに接続されている。このアドレスバッファ５１は、外部からのアドレス信号を外部アドレス入力端子Ａ０〜Ａ２０から取り込み、内部に備えたバッファ増幅器（図示せず）によりＹ方向アドレスデコーダ回路５６Ａ，Ｘ方向アドレスデコーダ回路５８Ｂにおいて必要となる電圧レベルまで増幅するものである。さらに、アドレスバッファ５１は、その増幅したアドレス信号を２つに分け、Ｙ方向アドレス線５７を介してＹ方向アドレスデコーダ回路５６Ａに出力すると共に、Ｘ方向アドレス線５５を介してＸ方向アドレスデコーダ回路５８Ａに出力するように機能する。
【００２９】
データバッファ５２は、入力バッファ５２Ａおよび出力バッファ５２Ｂによって構成され、外部データ端子Ｄ０〜Ｄ７を備えると共に制御ロジック部５３と接続されており、制御ロジック部５３からの出力制御信号５３Ａによって動作するようになっている。入力バッファ５２Ａは、Ｙ方向およびＸ方向書込用データバス６１，６０を介してそれぞれ第１の駆動制御回路部５６内のＹ方向カレントドライブ回路５６Ｃ，第２の駆動制御回路部５８内のＸ方向カレントドライブ回路５８Ｃに接続されており、記憶セル群５４への書込動作を行う際には、外部データ端子Ｄ０〜Ｄ７の信号電圧を取り込んで、内部バッファ増幅器（図示せず）により必要となる電圧レベルまで増幅したのち、Ｘ方向書込用データバス６０およびＹ方向書込用データバス６１を介してＸ方向カレントドライブ回路５８Ｃ，Ｙ方向カレントドライブ回路５６Ｃに伝達するように機能する。出力バッファ５２Ｂは、Ｙ方向読出用データバス６２を介してセンスアンプ回路５６Ｂに接続されており、記憶セル群５４に記憶された情報信号を読み出す際には、内部に備えたバッファ増幅器（図示せず）によって、センスアンプ回路５６Ｂから入力される情報信号を増幅したのち、外部データ端子Ｄ０〜Ｄ７に低インピーダンスで出力するように機能する。
【００３０】
制御ロジック部５３は、チップセレクト端子ＣＳおよびライトイネーブル端子ＷＥを備え、データバッファ５２に接続されている。この制御ロジック部５３は、複数の記憶セル群５４のなかから読出および書込対象とするものを選択するチップセレクト端子ＣＳからの信号電圧と、書込許可信号を出力するように機能するライトイネーブル端子ＷＥからの信号電圧とを取り込み、データバッファ５２に向けて出力制御信号５３Ａを出力するように機能する。
【００３１】
次に、本実施の形態の磁気メモリデバイスにおける情報書込動作に係わる構成について説明する。
【００３２】
図２は、記憶セル群５４における書込動作に係わる要部平面構成を表す概念図である。図２に示したように、本実施の形態の磁気メモリデバイスは、複数の書込および読出兼用のビット線５ａ，５ｂと、この複数のビット線５ａ，５ｂとそれぞれ交差するように延びる複数の書込ワード線６とを含んでおり、ビット線５ａ，５ｂおよび書込ワード線６の交差する各領域に、これらビット線５および書込ワード線６が互いに平行に延在する平行部分１０を有するように構成されている。具体的には、図２に示したように、書込ワード線６が矩形波状にＸ方向に沿って延在する一方で、ビット線５ａとビット線５ｂとが交互に並んで直線状にＹ方向に沿って延在している。書込ワード線６における矩形波状の立ち上がり部分および立ち下がり部分が、ビット線５ａ，５ｂと共に複数の平行部分１０を形成している。記憶セル１を構成するＴＭＲ素子１２０ａ，１２０ｂは、各平行部分１０の少なくとも一部を囲むように、ビット線５ａ，５ｂと書込ワード線６との交差する各領域に設けられている。具体的には、ＴＭＲ素子１２０ａがビット線５ａと書込ワード線６との交差領域に設けられており、ＴＭＲ素子１２０ｂがビット線５ｂと書込ワード線６との交差領域に設けられている。ここで、交差する領域にＴＭＲ素子１２０ａ，１２０ｂが設けられているということは、交差点の隣にＴＭＲ素子１２０ａ，１２０ｂが設けられている場合も含んでいる。ＴＭＲ素子１２０ａおよびＴＭＲ素子１２０ｂは、いずれも、本発明の「磁気抵抗効果素子」に対応する一具体例である。
【００３３】
ビット線５ａ，５ｂおよび書込ワード線６には、それぞれＹ方向カレントドライブ回路５８Ｃ，Ｘ方向カレントドライブ回路５６Ｃからの電流が流れるようになっている。ここで、ビット線５ａを流れる電流とビット線５ｂを流れる電流とは、必ず互いに逆方向となっており、例えば、図２に矢印で示したようにビット線５ａの電流方向を＋Ｙ方向（紙面下から上）となるようにした場合には、ビット線５ｂの電流方向が−Ｙ方向（紙面上から下）となる。したがって、その場合に、書込ワード線６を流れる電流の方向を全体として＋Ｘ方向（紙面左から右）とすると、ＴＭＲ素子１２０ａの内部を通過するビット線５ａおよび書込ワード線６の電流方向が、互いに平行（同一方向）となる。一方の、ＴＭＲ素子１２０ｂの内部を通過するビット線５ｂおよび書込ワード線６の電流方向についても、互いに平行となる。なお、以下、特に電流方向を区別する必要のない場合には、ビット線５ａ，５ｂを単にビット線５と示す。
【００３４】
図３は、記憶セル群５４の要部平面構成をより具体的に表すものである。図３に示したビット線５ａ，５ｂ、書込ワード線６および記憶セル１は、図２と対応するものである。記憶セル１は、ＴＭＲ素子１２０ａおよびＴＭＲ素子１２０ｂにより構成され、Ｙ方向に沿ったビット線５ａ，５ｂと書込ワード線６との平行部分１０に配置されている。ＴＭＲ素子１２０ａ，１２０ｂは、それぞれ感磁層を含む積層体Ｓ２０（Ｓ２０ａ，Ｓ２０ｂ）と環状磁性層４（４ａ，４ｂ）とを備えており、平行部分１０におけるビット線５ａ，５ｂおよび書込ワード線６の双方を流れる電流により生ずる磁界（すなわち、環状磁性層４においては外部磁界）によって感磁層の磁化方向が変化するようになっている。この場合、平行部分１０におけるビット線５ａ，５ｂと書込ワード線６とはＸＹ平面においてほぼ一致した位置に設けられているが、Ｚ方向においては一定の間隔を有するように配置されており、互いに電気的に絶縁されている。
【００３５】
各ビット線５の両端には、それぞれビット線引出電極４２が設けられている。各ビット線引出電極４２は、それぞれ一方がＹ方向カレントドライブ回路５６Ｃに接続され、他方が最終的に接地されるように接続されている。同様に、各書込ワード線６の両端には、それぞれ書込ワード線引出電極４１が設けられている。各書込ワード線引出電極４１は、それぞれ一方がＸ方向カレントドライブ回路５８Ｃに接続され、他方が最終的に接地されるように接続されている。
【００３６】
図４は、記憶セル１の拡大斜視図である。書込専用線である書込ワード線６と書込読出兼用線であるビット線５ａ，５ｂとは、互いに平行に延びて環状磁性層４ａ，４ｂを貫いている。書込ワード線６、ビット線５ａ，５ｂおよび環状磁性層４ａ，４ｂは、絶縁膜７ａ，７ｂを介して互いに電気的に絶縁されている。積層体Ｓ２０ａ，Ｓ２０ｂの一部をなす積層部分２０ａ，２０ｂは、一方の面が環状磁性層４ａ，４ｂの内壁と電気的に接続すると共に、他方の面がビット線５ａ，５ｂと電気的に接続するように、環状磁性層４ａ，４ｂとビット線５ａ，５ｂとの間に配置されている。さらに、環状磁性層４ａ，４ｂは、図４では図示しないショットキーダイオード７５ａ，７５ｂ（後出）を介してＸ方向に延在する読出ワード線１２と電気的に接続されている。読出ワード線１２は、ショットキーダイオード７５ａ，７５ｂを介して環状磁性層４ａ，４ｂと接続されているほかは、環状磁性層４、ビット線５ａ，５ｂあるいは書込ワード線６などとは直に接することなく、電気的に絶縁されている。このような構造により、ビット線５ａ，５ｂから積層部分２０ａ，２０ｂへ供給された電流を、環状磁性層４ａ，４ｂとショットキーダイオード７５ａ，７５ｂとを経由して読出ワード線１２へ導くことができる。
【００３７】
図５は、図３に示した記憶セル１におけるＴＭＲ素子１２０ａ，１２０ｂの、Ｖ−Ｖ切断線の矢視方向における断面構成を表すものである。
【００３８】
図５に示したように、ＴＭＲ素子１２０ａ，１２０ｂは、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体Ｓ２０ａ，Ｓ２０ｂと、積層面に沿った方向を軸方向とするように積層体Ｓ２０ａ，Ｓ２０ｂを取り囲むと共に、ビット線５ａ，５ｂおよび書込ワード線６によって軸方向に沿って貫かれるように構成された環状磁性層４ａ，４ｂとを含んで構成されている。
【００３９】
積層体Ｓ２０ａ，Ｓ２０ｂは、積層部分２０ａ，２０ｂと、この積層部分２０ａ，２０ｂに対向すると共に環状磁性層４ａ，４ｂのうちの一部分をなしている接続部分１４ａ，１４ｂとによって構成されている。この接続部分１４ａ，１４ｂが、本発明における「感磁層」の一具体例に対応する。さらに積層体Ｓ２０ａ，Ｓ２０ｂは、環状磁性層４ａ，４ｂ（接続部分１４ａ，１４ｂ）の側から順に、酸化アルミニウム（Ａｌ２  Ｏ３  ）等の絶縁材料からなるトンネルバリア層３ａ，３ｂと、強磁性材料により構成され磁化方向の固定された第１磁性層２ａ，２ｂとを含み、積層面に垂直な方向に電流が流れるように構成されている。ここで、トンネルバリア層３ａ，３ｂが本発明における「非磁性層」に対応する一具体例である。なお、図５（Ａ）では、積層体Ｓ２０ａ，Ｓ２０ｂの構成を明らかにするため、その寸法を周囲よりも相対的に大きく誇張して表している。
【００４０】
積層体Ｓ２０ａ，Ｓ２０ｂは、第１磁性層２ａ，２ｂと環状磁性層４ａ，４ｂの接続部分１４ａ，１４ｂとの間において積層面に垂直方向の電圧を印加すると、例えば第１磁性層２ａ，２ｂの電子がトンネルバリア層３ａ，３ｂを突き抜けて接続部分１４ａ，１４ｂに移動してトンネル電流が流れるようになっている。このトンネル電流は、トンネルバリア層３ａ，３ｂとの界面部分における第１磁性層２ａ，２ｂのスピンと接続部分１４ａ，１４ｂのスピンとの相対的な角度によって変化する。すなわち、第１磁性層２ａ，２ｂのスピンと接続部分１４ａ，１４ｂのスピンとが互いに平行な場合に抵抗値が最小となり、反平行のときに抵抗値が最大となる。これらの抵抗値を用いて、磁気抵抗変化率（ＭＲ比）が、式（１）のように定義される。
【００４１】
（ＭＲ比）＝ｄＲ／Ｒ  ……（１）
【００４２】
ここで、「ｄＲ」が、スピンが互いに平行である場合と反平行である場合との抵抗値の差であり、「Ｒ」が、スピンが互いに平行である場合における抵抗値である。
【００４３】
トンネル電流に対する抵抗値（以下、トンネル抵抗Ｒｔという。）は、トンネルバリア層３ａ，３ｂの膜厚Ｔに強く依存する。トンネル抵抗Ｒｔは、低電圧領域では、式（２）に示したように、トンネルバリア層３ａ，３ｂの膜厚Ｔに対して指数関数的に増加する。
【００４４】
Ｒｔ∝ｅｘｐ（２χＴ  ），χ＝｛８π２  ｍ＊  （φ・Ｅｆ）０．５  ｝／ｈ  ……（２）
【００４５】
ここで、「φ」はバリア高さ、「ｍ＊  」は電子の有効質量、「Ｅｆ」はフェルミエネルギー、ｈはプランク定数を表す。一般的に、ＴＭＲ素子を用いたメモリ素子では、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗Ｒｔは、数１０ｋΩ・（μｍ）２  程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗Ｒｔは、１０ｋΩ・（μｍ）２  以下、さらに好ましくは１ｋΩ・（μｍ）２  以下とすることが好ましい。したがって、上記のトンネル抵抗Ｒｔを実現するために、トンネルバリア層３ａ，３ｂの厚みＴを２ｎｍ以下、さらに好ましくは１．５ｎｍ以下とすることが望ましい。
【００４６】
トンネルバリア層３ａ，３ｂの厚みＴを薄くすることにより、トンネル抵抗Ｒｔを低減することができる一方で、第１磁性層２ａ，２ｂおよび接続部分１４ａ，１４ｂとの接合界面の凹凸に起因するリーク電流が生じるのでＭＲ比が低下してしまう。これを防止するため、トンネルバリア層３ａ，３ｂの厚みＴは、リーク電流が流れない程度の厚みを有する必要があり、具体的には０．３ｎｍ以上の厚みであることが望ましい。
【００４７】
図５に示した積層体Ｓ２０ａ，Ｓ２０ｂは、保磁力差型構造を有し、第１磁性層２ａ，２ｂの保磁力のほうが、接続部分１４ａ，１４ｂの保磁力よりも大きくなるように構成されていることが望ましい。具体的には、第１磁性層２ａ，２ｂの保磁力は、（５０／４π）×１０３  Ａ／ｍよりも大きいことが望ましく、特に（１００／４π）×１０３  Ａ／ｍ以上であることが望ましい。こうすることにより、第１磁性層２ａ，２ｂにおける磁化方向が外部憂乱磁界等の不要な磁界の影響を受けるのを防止することができる。第１磁性層２ａ，２ｂは、例えば、５ｎｍの厚みのコバルト鉄合金（ＣｏＦｅ）からなるものである。他に、単体のコバルト（Ｃｏ）や、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄コバルト合金（ＮｉＦｅＣｏ）等を第１磁性層２ａ，２ｂに適用することが可能である。また、第１磁性層２ａ，２ｂの磁化容易軸および接続部分１４ａ，１４ｂの磁化容易軸は、互いに平行であることが望ましい。このようにすることにより、それぞれの磁化方向が互いに平行または反平行となる状態で安定化するからである。
【００４８】
環状磁性層４ａ，４ｂは、ビット線５ａ，５ｂおよび書込ワード線６における平行部分１０の少なくとも一部を環状に取り囲むように延在しており、この平行部分１０を流れる電流によって環状磁性層４ａ，４ｂ内部に還流磁界が生ずるように構成されている。環状磁性層４ａ，４ｂのうちの積層部分２０ａ，２０ｂに隣接する接続部分１４ａ，１４ｂが、情報を記憶する記憶層として機能する。環状磁性層４ａ，４ｂは、例えば、ニッケル鉄合金（ＮｉＦｅ）からなり、接続部分１４ａ，１４ｂの厚みは２０ｎｍ程度である。さらに接続部分１４ａ，１４ｂの保磁力は、（５０／４π）×１０３  Ａ／ｍ以上（１００／４π）×１０３  Ａ／ｍ以下の範囲内であり、かつ、第１磁性層２ａ，２ｂの保磁力よりも小さくなるように構成されていることが望ましい。（５０／４π）×１０３  Ａ／ｍ未満の保磁力では、接続部分１４ａ，１４ｂにおける磁化方向が外部憂乱磁界等の不要な磁界により乱されることがあるからである。一方、（１００／４π）×１０３  Ａ／ｍを越えるような保磁力では、書込電流の増大に起因する発熱により、ＴＭＲ素子１２０ａ，１２０ｂ自体の劣化が生じてしまう可能性があるからである。さらに、接続部分１４ａ，１４ｂの保磁力が、第１磁性層２ａ，２ｂの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１磁性層２ａ，２ｂの磁化方向を変化させてしまい、記憶素子としてのＴＭＲ素子１２０ａ，１２０ｂにおける機能の劣化を招くからである。また、ビット線５ａ，５ｂおよび書込ワード線６による電流磁界を環状磁性層４ａ，４ｂに集中させるために、環状磁性層４ａ，４ｂの透磁率はより大きい方が好ましい。具体的には、２０００以上であり、より好ましくは６０００以上である。
【００４９】
ビット線５ａ，５ｂおよび書込ワード線６は、いずれも、例えば、１０ｎｍ厚のチタン（Ｔｉ）と、１０ｎｍ厚の窒化チタン（ＴｉＮ）と５００ｎｍ厚のアルミニウム（Ａｌ）とが順に積層された構造を有し、絶縁膜７ａ，７ｂによって、互いに電気的に絶縁されている。ビット線５ａ，５ｂおよび書込ワード線６は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）およびタングステン（Ｗ）のうちの少なくとも１種からなるようにしてもよい。これらビット線５ａ，５ｂおよび書込ワード線６を用いたＴＭＲ素子１２０ａ，１２０ｂに対する、より具体的な書込動作については後述する。
【００５０】
次に、情報読出動作に係わる構成について説明する。図６は、記憶セル群５４における読出動作に係わる要部平面構成を表し、図３に対応するものである。
【００５１】
図６に示したように、各記憶セル１は、ＸＹ平面における複数の読出ワード線１２と複数のビット線５ａ，５ｂとの各交差点の近傍に１つずつ配設されている。ここで、読出ワード線１２は、ショットキーダイオード７５ａ，７５ｂを介して各記憶セル１のＴＭＲ素子１２０ａ，１２０ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂと電気的に接続している。一対のビット線５ａ，５ｂは、ＴＭＲ素子１２０ａ，１２０ｂの各々に読出電流を供給するものであり、一方の読出ワード線１２は、ＴＭＲ素子１２０ａ，１２０ｂの各々に流れた読出電流を接地へと導くものである。各読出ワード線１２の両端には、それぞれビット線引出電極４３が設けられている。ここで、読出ワード線１２が本発明の「読出専用線」に対応する一具体例である。
【００５２】
図７（図７（Ａ），図７（Ｂ））は、図６に示した記憶セル１の、ＶＩＩ−ＶＩＩ切断線における矢視方向の断面構成を表すものである。図７に示したように、記憶セル１は、整流素子として機能する一対のショットキーダイオード７５ａ，７５ｂ（以下、単にダイオード７５ａ，７５ｂという。）が設けられた基体１１の上に形成された一対のＴＭＲ素子１２０ａ，１２０ｂからなるものである。一対のＴＭＲ素子１２０ａ，１２０ｂは、それぞれダイオード７５ａ，７５ｂに対応する領域に形成されている。ここで、「整流素子」とは、電流を一方向のみに通過させ、逆方向の電流の通過を阻止する素子をいう。
【００５３】
一対のダイオード７５ａ，７５ｂは、ＴＭＲ素子１２０ａ，１２０ｂの側から順に導電層２４ａ，２４ｂとエピタキシャル層２５と基板２６とを有し、これら導電層２４ａ，２４ｂとエピタキシャル層２５との間にそれぞれショットキー障壁を形成している。ダイオード７５ａおよびダイオード７５ｂは、それぞれ環状磁性層４ａおよび環状磁性層４ｂと接続している。基板２６はｎ型シリコンウェハである。一般に、ｎ型シリコンウェハには燐（Ｐ）の不純物拡散が施されており、基板２６としては、燐の高濃度拡散によりｎ＋＋型となっているものを用いる。これに対し、エピタキシャル層２５は、燐が低濃度拡散されてｎ−  型となるようにする。このｎ−  型半導体であるエピタキシャル層２５と金属からなる導電層２４ａ，２４ｂとを接触させることにより、バンドギャップが生じ、ショットキー障壁が形成される。さらに、一対のダイオード７５ａ，７５ｂは、接続層１２Ｔを介して読出ワード線１２と接続されている。
【００５４】
次に、図８を参照して、本実施の形態の磁気メモリデバイスにおける読出動作に係わる回路構成について説明する。
【００５５】
図８は、記憶セル群５４とその読出回路からなる回路系の構成図である。この読出回路系は、記憶セル１が一対のＴＭＲ素子１２０ａ，１２０ｂからなる差動増幅型である。ここでは、各記憶セル１の情報の読み出しを、ＴＭＲ素子１２０ａ，１２０ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂそれぞれに流す読出電流（ビット線５ａ，５ｂから積層体Ｓ２０ａ，Ｓ２０ｂのそれぞれに流入し、共通の読出ワード線１２に流出する電流）の差分値を出力として行うようになっている。
【００５６】
図８において、記憶セル群５４のビット列ごとの記憶セル１と、センスアンプ回路５６Ｂを含む読出回路の一部とが、読出回路の繰り返し単位である単位読出回路８０（…，８０ｎ，８０ｎ＋１，…）を構成しており、ビット列方向に並列に配置されている。単位読出回路８０ｎの各々は、Ｙ方向アドレスデコーダ回路５６Ａにビットデコード線７１（…，７１ｎ，７１ｎ＋１，…）を介して接続され、出力バッファ５２ＢにＹ方向読出用データバス６２を介して接続されている。
【００５７】
記憶セル群５４には、Ｘ方向に延びる読出ワード線１２（…，１２ｍ，１２ｍ＋１，…）と、Ｙ方向に延びる一対のビット線５ａ，５ｂとによりマトリクス状の配線がなされている。各記憶セル１は、一対のビット線５ａ，５ｂに挟まれた領域のうちの読出ワード線１２との交差位置に配設されている。各記憶セル１における積層体Ｓ２０ａ，Ｓ２０ｂのそれぞれの一端が、ビット線５ａ，５ｂに接続され、それぞれの他端がダイオード７５ａ，７５ｂを介して共通の読出ワード線１２に接続される。
【００５８】
各読出ワード線１２の一端は、それぞれ読出ワード線引出電極４３を介して各読出スイッチ８３（…，８３ｍ，８３ｍ＋１，…）と接続され、さらに、共通の定電流回路５８Ｂに接続されている。各読出スイッチ８３は、Ｘ方向アドレスデコーダ回路５８Ａとそれぞれワードデコード線７２（…，７２ｍ，７２ｍ＋１，…）を介して接続されており、Ｘ方向アドレスデコーダ回路５８Ａからの選択信号が入力されると導通するように構成されている。定電流回路５８Ｂは、読出ワード線１２を流れる電流を一定化するように機能するものである。
【００５９】
各ビット線５ａ，５ｂの一端は、ビット線引出電極４２ａ，４２ｂを介してそれぞれセンスアンプ回路５６Ｂに接続されており、他端は最終的にそれぞれ接地されている。センスアンプ回路５６Ｂは、単位読出回路８０につき１つ設けられ、各単位読出回路８０において一対のビット線５ａ，５ｂの間の電位差を取り込み、この電位差を増幅する機能を有するものである。各センスアンプ回路５６Ｂは、それぞれ出力線８２（…，８２ｎ，８２ｎ＋１，…）に接続され、最終的にはＹ方向読出用データバス６２により、出力バッファ５２Ｂに接続されるようになっている。
【００６０】
次に、本実施の形態の磁気メモリデバイスにおける動作について説明する。
【００６１】
まず、図２および図７を参照して、記憶セル１における書込動作について説明する。図７は、ＴＭＲ素子１２０ａ，１２０ｂの断面における書込電流方向と還流磁界方向（磁化方向）との関係を表している。図７において各磁性層に示した矢印は、その磁性層における磁化方向を示す。但し、環状磁性層４ａ，４ｂについては磁界方向も併せて示すものである。ここで、第１磁性層２ａ，２ｂは、＋Ｘ方向に磁化が固定されている。
【００６２】
図７（Ａ）および図７（Ｂ）は、ＴＭＲ素子１２０ａ，１２０ｂを通過する互いに平行なビット線５ａ，５ｂおよび書込ワード線６に、互いに同一な方向に書込電流を流した場合の状態を示している。特に、図７（Ａ）は、図２に示した書込電流方向に対応している。ここでは、ＴＭＲ素子１２０ａは、紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、環状磁性層４ａの内部を時計回り方向に還流磁界３４ａが発生する場合を示している。この場合は、感磁層としての接続部分１４ａの磁化方向が＋Ｘ方向となる。一方、ＴＭＲ素子１２０ｂは、ビット線５および書込ワード線６を流れる書込電流の方向がＴＭＲ素子１２０ａとは全く逆の方向とした場合に対応する。すなわち、ＴＭＲ素子１２０ｂは、紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、環状磁性層４ｂの内部を反時計回り方向に還流磁界３４ｂが発生する場合を示している。この場合は、接続部分１４ｂの磁化方向が−Ｘ方向となる。
【００６３】
上記のように、環状磁性層４ａ，４ｂを貫くビット線５ａ，５ｂおよび書込ワード線６の双方に同一方向の電流が流れることによって所定方向の還流磁界３４ａ，３４ｂが生じ、それに伴ってＴＭＲ素子１２０ａ，１２０ｂにおける接続部分１４ａ，１４ｂの磁化方向が変化し、第１磁性層２ａ，２ｂの磁化方向に対して平行（同方向）となる状態と反平行（反対方向）となる状態とのいずれかを示すようになる。これを利用することにより記憶セル１に「０」または「１」の２値情報を記憶することができる。本発明における「磁化方向が互いに反平行」とは、互いの磁化方向、すなわち、各磁性層内の平均の磁化方向のなす相対角度が、厳密に１８０度である場合のほか、製造上生ずる誤差や完全に単軸化されなかったが故に生ずる程度の誤差等に起因して１８０度から所定角度だけ外れている場合も含む。また、「情報」とは、一般に磁気メモリデバイスへの入出力信号において「０」，「１」あるいは電流値や電圧値による「Ｈｉｇｈ」，「Ｌｏｗ」等で表される２値情報をいう。
【００６４】
例えば、図７（Ａ）に示した状態、すなわち、ＴＭＲ素子１２０ａの接続部分１４ａが＋Ｘ方向に磁化し、他方のＴＭＲ素子１２０ｂの接続部分１４ｂが−Ｘ方向に磁化する状態に「０」を対応させた場合には、図７（Ａ）とは反対の図７（Ｂ）の状態、すなわち、ＴＭＲ素子１２０ａの接続部分１４ａが−Ｘ方向に磁化し、他方のＴＭＲ素子１２０ｂの接続部分１４ｂが＋Ｘ方向に磁化する状態に「１」を対応させて記憶することができる。ここで、＋Ｘ方向が、本発明における「第１の方向」に対応する一具体例であり、−Ｘ方向が、本発明における「第２の方向」に対応する一具体例である。したがって、図７（Ａ）の状態が、本発明における「第１の状態」に対応する一具体例であり、図７（Ｂ）の状態が、本発明における「第２の状態」に対応する一具体例である。
【００６５】
この場合、ＴＭＲ素子１２０ａ，１２０ｂにおいては、第１磁性層２ａ，２ｂと接続部分１４ａ，１４ｂとの磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対をなすＴＭＲ素子１２０ａおよびＴＭＲ素子１２０ｂは、必ず一方が低抵抗であり、他方が高抵抗となって情報を記憶するようになっている。なお、ビット線５ａ，５ｂと書込ワード線６とで互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には各接続部分１４ａ，１４ｂの磁化方向は反転せず、データの書き換えは行われないようになっている。
【００６６】
以上のように、本実施の形態の磁気メモリデバイスにおけるＴＭＲ素子１２０ａ，１２０ｂによれば、ビット線５ａ，５ｂと書込ワード線６との双方に同一方向の電流を流すことにより、ビット線５ａ，５ｂによって生じる電流磁界と書込ワード線６によって生じる電流磁界とが環状磁性層４ａ，４ｂの内部において同一方向となり、合成磁界を形成することができる。このため、環状磁性層を設けない場合や、ビット線と書込ワード線とが直交する場合などと比べて大きな磁束密度が得られるので、より効率的に電流磁界を利用することができ、環状磁性層４ａ，４ｂの接続部分１４ａ，１４ｂの磁化を反転させるために最低限必要な電流をより小さくすることができる。
【００６７】
さらに、ＴＭＲ素子１２０ａにおけるビット線５ａおよび書込ワード線６の書込電流方向と、ＴＭＲ素子１２０ｂにおけるビット線５ｂおよび書込ワード線６の書込電流方向とを逆方向とするようにしたので、接続部分１４ａの磁化方向と接続部分１４ｂの磁化方向とが互いに反平行となる。よって、これを利用することにより、「０」または「１」の２値情報を記憶することができる。
【００６８】
加えて、ＴＭＲ素子１２０ａ，１２０ｂでは、ビット線５ａ，５ｂおよび書込ワード線６によって軸方向に沿って貫かれるように構成された環状磁性層４ａ，４ｂが積層体Ｓ２０ａ，Ｓ２０ｂを取り囲んで配設され、積層体Ｓ２０ａ，Ｓ２０ｂが、その一方の面側において環状磁性層４ａ，４ｂと電気的に接続されていると共に、他方の面側においてビット線５ａ，５ｂと電気的に接続されるようにした。これにより、ビット線５ａ，５ｂを書込用と読出用との兼用線として利用することができる。よって、ＴＭＲ素子１２０ａ，１２０ｂの形成領域を縮小でき、ひいては記憶セル１の形成領域を縮小できるので、記憶情報の大容量化に有利となる。
【００６９】
次に、図１，図８および図９を参照して、磁気メモリデバイスにおける読出動作について説明する。
【００７０】
まず、第１の駆動制御回路部５６におけるアドレスデコーダ回路５６Ａにより、複数のビットデコード線７１のうちの１つが選択され、対応するセンスアンプ回路５６Ｂに制御信号が伝達される。この結果、ビット線５ａ，５ｂに読出電流が流れ、ＴＭＲ素子１２０ａ，１２０ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂの側に正の電位が与えられる。同様に第２の駆動制御回路部５８におけるＸ方向アドレスデコーダ回路５８Ａにより、複数のワードデコード線７２のうちの１つが選択され、対応する箇所の読出スイッチ８３が駆動される。選択された読出スイッチ８３は通電状態となり、対応する読出ワード線１２に読出電流が流れ、ＴＭＲ素子１２０ａ，１２０ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂとは反対側に負の電位が与えられる。したがって、Ｙ方向アドレスデコーダ回路５６ＡおよびＸ方向アドレスデコーダ回路５８Ａによって選択された１つの記憶セル１に対し、読出に必要な読出電流を流すことができる。この読出電流に基づいて、感磁層としての接続部分１４ａ，１４ｂの磁化方向を検出し、記憶された情報を読み出すことができる。
【００７１】
図９（Ａ）および図９（Ｂ）は、記憶セル１の周辺部を回路図で表したものである。積層体Ｓ２０ａ，Ｓ２０ｂのそれぞれの第１磁性層２ａ，２ｂの磁化方向を白矢印で示し、接続部分１４ａ，１４ｂの磁化方向を黒矢印で示している。第１磁性層２ａ，２ｂの磁化方向は、いずれも、例えば左方向に固定されている。図９（Ａ）は、積層体Ｓ２０ａにおいて第１磁性層２ａと接続部分１４ａとが平行な磁化方向となり、一方の積層体Ｓ２０ｂにおいて第１磁性層２ａ，２ｂと接続部分１４ｂとが反平行な磁化方向となっている。この場合、積層体Ｓ２０ａが低抵抗状態となり、積層体Ｓ２０ｂが高抵抗状態となり、例えば、「０」に対応している。一方、図９（Ｂ）の場合には、図９（Ａ）の場合とは反対に積層体Ｓ２０ａが高抵抗状態となり、積層体Ｓ２０ｂが低抵抗状態となっており、例えば、「１」に対応している。このような２値情報は、積層体Ｓ２０ａと積層体Ｓ２０ｂとの抵抗値の大小を利用し、それぞれに流れる電流値の差分を検出することによって読み出すことができる。
【００７２】
ここで、本実施の形態の磁気メモリデバイスの読出動作時の作用について、比較例と対比して説明する。図３７は、本実施の形態の比較例としての記憶セル５０１を含む記憶セル群とその読出回路からなる回路系の構成図である。
【００７３】
図３７に示した比較例は、ビット線５ａ，５ｂからＴＭＲ素子１２０ａ，１２０ｂを通過して読出ワード線１２に至る電流経路上に、ダイオード等の整流素子が設けられていない場合の例である。ここで、読出スイッチ８３ｍ  を選択し記憶セル５０１ｍ  に記憶された情報を読み出そうとした場合、実線で示した電流経路Ｒを辿る読出電流が流れる。この電流経路Ｒが、正規の電流経路である。ところがこれと同時に、この比較例では、例えば記憶セル５０１ｍ＋１  を通過する経路Ｌを辿るような読出電流の回り込みが生じてしまう。具体的には、例えば、センスアンプ回路５６Ｂからビット線５ａへ流入した読出電流が、本来、読出対象として選択されていない記憶セル５０１ｍ＋１  のＴＭＲ素子１２０ａに流入し、さらに読出ワード線１２ｍ＋１  を介してＴＭＲ素子１２０ｂを通過する。こののち、ビット線５ｂをセンスアンプ回路５６Ｂへ向かって逆流することによって記憶セル５０１ｍ  のＴＭＲ素子１２０ｂに向かう読出電流と合流してしまうのである。
【００７４】
これに対し、本実施の形態の磁気メモリデバイスでは、ＴＭＲ素子１２０ａ，１２０ｂに供給された読出電流の各電流経路上に配置するようにした。より具体的には、ＴＭＲ素子１２０ａ，１２０ｂと読出ワード線１２との間にそれぞれダイオード７５ａ，７５ｂを配置するようにした。ここで「電流経路」とは、読出電流が積層体Ｓ２０ａ，Ｓ２０ｂに流入するために辿り、積層体Ｓ２０ａ，Ｓ２０ｂを通過し、流出していく経路全体をいう。具体的には、図８に示したように、センスアンプ回路５６Ｂから始まり、ビット線５ａ，５ｂを経てＴＭＲ素子１２０ａ，１２０ｂの積層体Ｓ２０ａ，Ｓ２０ｂに流入し、さらにダイオード７５ａ，７５ｂを経て合流したのち最終的に定電流回路５８Ｂへ至る電流経路Ｒを指す。記憶セル１の近傍においては、図５に示したように、電流経路Ｒは、ビット線５ａ，５ｂから第１磁性層２ａ，２ｂ、トンネルバリア層３ａ，３ｂ、接続部分１４ａ，１４ｂ（環状磁性層４ａ，４ｂ）、導電層２４ａ，２４ｂ、エピタキシャル層２５、接続層１２Ｔおよび読出ワード線１２を順に辿るようになっている。整流素子としてのダイオード７５ａ，７５ｂは、上記の電流経路Ｒ上で、接地方向（読出ワード線１２側）のみに向かうように電流を流す整流作用を有している。よって、読出対象ではない記憶セルからの不要な電流の回り込みを遮断することができる。すなわち、読出信号に対する雑音を低減することができ、安定した磁気情報の読み出しが可能となる。さらに、例えば一方のビット線５ａからの読出電流が読出対象の磁気記憶セル内における一方の積層体Ｓ２０ａから他方の積層体Ｓ２０ｂへ通過して他方のビット線５ｂにまで達してしまうことを阻止できる。
【００７５】
さらに、本実施の形態の磁気メモリデバイスでは、一対のビット線５ａ，５ｂの各々から積層体Ｓ２０ａ，Ｓ２０ｂの各々に読出電流を供給し、この一対の読出電流値の差分に基づいて磁気記憶セルから情報を読み出すことができる。これにより、読出電流が差動出力されるので、各々のビット線５に生ずる雑音や、各ＴＭＲ素子１２０ａ，１２０ｂごとの出力値に含まれるオフセット成分が相殺されて除去される。
【００７６】
次に、上記のような構成を有する本実施の形態の磁気メモリデバイスの製造方法について説明する。
【００７７】
本実施の形態の磁気メモリデバイスの製造方法は、ダイオード７５ａ，７５ｂが設けられた基体１１の上に、環状磁性層４ａ，４ｂの一部をなす下部磁性層４Ｂａ，４Ｂｂを形成する工程と、この下部磁性層４Ｂａ，４Ｂｂの上に、絶縁膜７Ａを介して書込ワード線６を形成する工程と、この書込ワード線６の上に、絶縁膜７Ｂを介してビット線５ａ，５ｂを、書込ワード線６およびビット線５ａ，５ｂが互いに平行に延在する部分を含むように形成する工程と、ビット線５ａ，５ｂと、絶縁膜７Ｂと、書込ワード線６とを順次エッチングしてパターニングすることにより、書込ワード線６およびビット線５ａ，５ｂが絶縁膜７Ｂａ，７Ｂｂを挟んで互いに平行に延在する部分を含む積層パターン１９ａ，１９ｂを形成する積層パターン形成工程と、積層パターン１９ａ，１９ｂの上に、積層体Ｓ２０ａ，Ｓ２０ｂの一部をなす積層部分２０ａ，２０ｂを形成する工程と、積層部分２０ａ，２０ｂにおけるビット線５ａ，５ｂとは反対側の積層面のみと電気的に接するように、積層部分２０ａ，２０ｂおよび積層パターン１９ａ，１９ｂを取り囲む上部磁性層を設けることにより環状磁性層４ａ，４ｂを形成する工程とを含むものである。以下、具体的に説明する。
【００７８】
図１０〜図２６を参照して、磁気メモリデバイスのうちの、主に、ＴＭＲ素子１２０ａ，１２０ｂの製造方法について、詳細に説明する。なお、図１０〜図２６は、図７に対応した断面図であり、その形成過程を表したものである。
【００７９】
まず、図１０に示したように、ダイオード７５ａ，７５ｂを埋設した基板１１を用意し、ダイオード７５ａ，７５ｂにおける導電層２４ａ，２４ｂの上に下部磁性層４Ｂａ，４Ｂｂを選択的に形成する。具体的には、まず、ｉ線ステッパ等により、下部磁性層４Ｂａ，４Ｂｂを形成する領域以外の領域を覆うように、選択的にレジストパターン（図示せず）を形成する。このレジストパターンを利用して、例えば、硫化鉄（ＦｅＳＯ４  ）および硫酸ニッケル（ＮｉＳＯ４  ）のめっき槽に浸漬し、通電することによりニッケル鉄合金（ＮｉＦｅ；原子比はＮｉ：Ｆｅ＝８０：２０）からなるめっき膜を形成し、レジストパターンをリフトオフすることにより、下部磁性層４Ｂａ，４Ｂｂの形成を完了する。
【００８０】
下部磁性層４Ｂａ，４Ｂｂを形成したのち、図１１に示したように、例えばＴＥＯＳ（正珪酸四エチル；Ｓｉ（ＯＣ２  Ｈ５  ）４  ）を用いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）装置により全体を覆うように、例えば、酸化シリコン（ＳｉＯ２  ）からなる絶縁膜７Ａを形成する。この絶縁膜７Ａが、本発明の「第１の絶縁膜」に対応する一具体例である。
【００８１】
続いて、スパッタ等により絶縁膜７Ａの上に、例えばチタン（Ｔｉ）からなるめっき下地膜（図示せず）を形成する。こののち、図１２に示したように、このめっき下地膜上に、下部磁性層４Ｂａ，４Ｂｂの形成領域において下部磁性層４Ｂａ，４Ｂｂの幅よりも狭くなるように選択的に書込ワード線６をそれぞれ形成する。具体的には、絶縁膜７Ａの上のめっき下地膜に所定形状のレジストパターン（図示せず）を形成した後、めっき層に浸漬し、めっき下地膜を電極として利用しためっき処理を行い、例えば銅（Ｃｕ）からなる書込ワード線６を形成する。レジストパターンを除去したのち、絶縁膜７Ａ上に露出した不要なめっき下地膜をイオンミリングにより除去する。
【００８２】
次に、図１３に示したように、ＣＶＤ装置を用いて全体を覆うように、例えばＳｉＯ２  からなる絶縁膜７Ｂを形成したのち、ＣＭＰ装置により絶縁膜７Ｂを研磨し、絶縁膜７Ｂの表面の平坦化をおこなう。ここで絶縁膜７Ｂが、本発明の「第２の絶縁膜」に対応する一具体例である。
【００８３】
続いて、絶縁膜７Ｂの上に、スパッタ等により、例えばチタンからなるめっき下地膜を形成する。こののち、図１４に示したように、このめっき下地膜の書込ワード線６に対応する領域を覆うように選択的にビット線５ａ，５ｂを形成する。具体的には、絶縁膜７Ｂの上に所定形状のレジストパターン（図示せず）を形成した後、めっき層に浸漬し、めっき下地膜を電極として利用しためっき処理を行い、例えば銅からなるビット線５を形成する。レジストパターンを除去したのち、絶縁膜７Ｂ上に露出した不要なめっき下地膜をイオンミリングにより除去する。
【００８４】
次に、図１５に示したように、このビット線５ａ，５ｂをマスクとして、自己整合的に積層パターン１９ａ，１９ｂを形成する。具体的には、反応性ガスとしてＣ４  Ｆ８  を用いたＲＩＥ（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）およびイオンミリングにより、ビット線５ａ，５ｂによって保護されていない領域の絶縁膜７Ｂ、書込ワード線６および絶縁膜７Ａを除去することにより積層パターン１９ａ，１９ｂを形成する。ここで、下部磁性層４Ｂａ，４Ｂｂが露出するまで絶縁膜７Ａを除去することが重要である。
【００８５】
このように、ビット線５ａ，５ｂをマスクとして、自己整合的に積層パターン１９ａ，１９ｂを形成することにより、ビット線５ａ，５ｂと同じ幅を有する書込ワード線６を高精度に形成することができる。さらに、レジストパターンの形成工程およびその除去工程等を省略することができ、製造工程の簡略化を図ることができる。
【００８６】
ビット線５ａ，５ｂおよび書込ワード線６の平行部分１０における積層パターン１９ａ，１９ｂを形成したのち、図１６に示したように、ＣＶＤ装置等を用いて全体を覆うようにＳｉＯ２  などからなる絶縁膜７Ｃを形成する。
【００８７】
次いで、図１７に示したように、イオンミリング等により、積層パターン１９ａ，１９ｂの側面部分に接するように形成された部分を除く絶縁膜７Ｃを完全に除去して絶縁膜７Ｃａ，７Ｃｂを形成したのち、スパッタ等により、例えばＮｉＦｅからなるめっき下地膜を全面に亘って薄く形成する。こののち図１８に示したように、下部磁性層４Ｂａ，４Ｂｂが形成されていない領域に対応するめっき下地膜の上に、フォトリソグラフィ等により、フォトレジスト層３１Ａを形成する。
【００８８】
フォトレジスト層３１Ａを形成したのち、めっき層に浸漬し、めっき下地膜を電極として利用しためっき処理を行い、図１９に示したように、例えばＮｉＦｅからなる中間磁性層４Ｓａ，４Ｓｂを形成する。次いで、フォトレジスト層３１Ａを除去したのち、露出した不要なめっき下地膜をイオンミリングにより除去する。さらに、図２０に示したように、ＣＶＤ装置等により全体を覆うように、例えばＳｉＯ２  からなる絶縁膜１７Ａを形成する。
【００８９】
こののち、図２１に示したように、ＣＭＰ装置を用いて最終的にビット線５ａ，５ｂが露出するまで研磨し、ビット線５ａ，５ｂを含む平坦な面を形成する。さらに、この平坦面の上に、スパッタ等により第１磁性層２ａ，２ｂとアルミニウム（Ａｌ）層とを順に形成したのち、このＡｌ層を酸素プラズマ等により酸化処理することでトンネルバリア層３を得る。さらに、このトンネルバリア層３の上に、スパッタ等を用いて、例えばＮｉＦｅ層を形成したのち、このＮｉＦｅ層上に、ビット線５ａ，５ｂに対応する一部の領域残すようにフォトレジスト層３１Ｂを形成する。このフォトレジスト層３１Ｂをマスクとしてイオンミリング等により選択的にエッチングすることにより、積層部分２０ａ，２０ｂが形成される。
【００９０】
次に、図２２に示したように、ＣＶＤ装置などを用いて、酸化珪素（ＳｉＯ２  ）などからなる絶縁膜７Ｄを全面に亘って形成したのち、フォトレジスト層３１Ｂを除去する。さらに、図２３に示したように、中間磁性層４Ｓａ，４Ｓｂに対応する領域以外の領域を覆うようにフォトレジスト層３１Ｃを選択的に形成したのち、Ｃ４  Ｆ８  を用いた反応性イオンエッチングによって中間磁性層４Ｓａ，４Ｓｂに対応する領域の絶縁膜７Ｄを除去する。ここで、エッチングすることにより積層部分２０ａ，２０ｂと接している絶縁膜７Ｄａ，７Ｄｂと分離された絶縁膜７Ｄを、これ以降、便宜上、絶縁膜１７Ｂと呼ぶこととする。
【００９１】
次いで、フォトレジスト層３１Ｃを除去したのち、図２４に示したように、フォトリソグラフィなどにより、絶縁膜１７Ｂを覆うように選択的にフォトレジスト層３１Ｄを形成する。
【００９２】
フォトレジスト層３１Ｄを形成したのち、逆スパッタにより、積層部分２０ａ，２０ｂを覆っているＮｉＦｅ層を除去したのち、スパッタ等により、図２５に示したように、例えばＮｉＦｅからなる上側磁性層４Ｕを形成する。これにより、下部磁性層４Ｂａ，４Ｂｂと中間磁性層４Ｓａ，４Ｓｂと上側磁性層４Ｕａ，４Ｕｂとからなる環状磁性層４ａ，４ｂの形成が完了する。ここで、中間磁性層４Ｓａ，４Ｓｂおよび上側磁性層４Ｕａ，４Ｕｂが本発明の「上部磁性層」に対応する一具体例である。
【００９３】
環状磁性層４ａ，４ｂの形成が完了したのち、フォトレジスト層３１Ｄを除去し、絶縁膜１７Ｂ上に露出した不要なめっき下地膜をイオンミリング等により除去する。最後に、図２６に示したように、ＣＶＤ装置等により全体を覆うように、例えばＳｉＯ２  からなる絶縁膜１７Ｃを形成する。これにより、一応、ＴＭＲ素子１２０ａ，１２０ｂの形成が完了する。
【００９４】
こののち、書込ワード線６の各両端末に書込ワード線引出電極４１を形成し、ビット線５ａ，５ｂの各両端末にビット線引出電極４２を形成し、さらに読出ワード線１２の各両端末に読出ワード線引出電極４３を形成する。
【００９５】
以上により、一対のＴＭＲ素子１２０ａ，１２０ｂからなる記憶セル１を含む記憶セル群５４の形成が一応完了する。
【００９６】
こののち、さらに、スパッタ装置やＣＶＤ装置等によりＳｉＯ２  または酸化アルミニウム（Ａｌ２  Ｏ３  ）等の保護膜を形成する工程と、その保護膜を研磨して各引出電極４１〜４３を露出させる工程とを経ることにより、磁気メモリデバイスの製造が完了する。
【００９７】
このように、本実施の形態の製造方法によれば、積層部分２０ａ，２０ｂおよび積層パターン１９ａ，１９ｂを取り囲むように環状磁性層４ａ，４ｂを形成するようにしたので、ビット線５ａ，５ｂを書込電流および読出電流の双方を流すことが可能な書込読出兼用線とすることができる。これにより、書込用のビット線と読出用のビット線とを別々に設ける場合よりもコンパクトな構成とすることができ、高密度化に有利となる。
【００９８】
加えて、本実施の形態の製造方法によれば、ビット線５ａ，５ｂをマスクとして、自己整合的に積層パターン１９ａ，１９ｂを形成するようにしたので、アライメント精度の高い加工ができると共に、レジストパターンの形成工程およびその除去工程等を省略することができ、製造工程全体として簡略化を図ることができる。
【００９９】
［第２の実施の形態］
次に、図２７および図２８を参照して、本発明の第２の実施の形態の磁気メモリデバイスについて説明する。
【０１００】
図２７は、本実施の形態の磁気メモリデバイスにおけるＴＭＲ素子１２１ａの断面構成を表すものであり、上記第１の実施の形態における図５のＴＭＲ素子１２０ａに対応している。図２７では、図５に示した構成要素と実質的に同一の部分には同一の符号を付している。なお、ＴＭＲ素子１２１ｂは、ＴＭＲ素子１２１ａと同様の断面構成を有するものであるので、ここでは説明を省略する。
【０１０１】
以下の説明では、本実施の形態の磁気メモリデバイスの構成について、主に、上記第１の実施の形態と異なる点について説明し、他の説明は適宜省略する。
【０１０２】
上記第１の実施の形態のＴＭＲ素子１２０ａは、環状磁性層４ａのうちの一部分を構成する接続部分１４ａが、感磁層として機能するようにしたものである。これに対し、本実施の形態のＴＭＲ素子１２１ａは、互いに磁気的に交換結合するように構成された接続部分１４ａおよび第２磁性層８ａからなる感磁層を含み、接続部分１４ａが、環状磁性層４ａのうちの一部分を構成するようにしたものである。
【０１０３】
具体的には、図２７に示したように、ＴＭＲ素子１２１ａは積層部分２１ａおよび接続部分１４ａからなる積層体Ｓ２１ａを有しており、積層部分２１ａが接続部分１４ａの側から順に第２磁性層８ａと、トンネルバリア層３ａと、第１磁性層２ａとを有している。第２磁性層８ａは、外部磁界によって磁化方向が変化するようになっており、上述したように、接続部分１４ａとともに感磁層として機能する。第２磁性層８ａは、例えば、単体のコバルト（Ｃｏ）、コバルト鉄合金（ＣｏＦｅ）、コバルト白金合金（ＣｏＰｔ）あるいはニッケル鉄コバルト合金（ＮｉＦｅＣｏ）からなる。ここで、接続部分１４ａが本発明における「第１の感磁部分」に対応する一具体例であり、第２磁性層８ａが本発明における「第２の感磁部分」に対応する一具体例である。
【０１０４】
ＴＭＲ素子１２１ａは、感磁層を、第１の感磁部分である接続部分１４ａと、第２の感磁部分である第２磁性層８ａとの２つの部分により構成するようにしたので、第２磁性層８ａの磁化方向を安定化することができる。特に、第２磁性層８ａが、接続部分１４ａよりも大きな保磁力を有することが望ましい。これにより、第２磁性層８ａの磁化方向がより安定化するからである。したがって、この場合、接続部分１４ａの保磁力を、第１の実施の形態よりも小さく、例えば、（５０／４π）×１０３  Ａ／ｍ未満とすることもできる。
【０１０５】
また、保磁力差型構造を有する積層体Ｓ２１ａは、第１磁性層２ａの保磁力のほうが、第２磁性層８ａの保磁力よりも大きくなるように構成されていることが望ましい。その場合、第１磁性層２ａの保磁力は、（５０／４π）×１０３  Ａ／ｍよりも大きいことが望ましく、特に（１００／４π）×１０３  Ａ／ｍ以上であることが望ましい。こうすることにより、第１磁性層２ａにおける磁化方向が外部憂乱磁界等の不要な磁界の影響を受けるのを防止することができる。
【０１０６】
第１の実施の形態と同様に、接続部分１４ａの保磁力は、（１００／４π）×１０３  Ａ／ｍ以下の範囲内において第１磁性層２ａの保磁力よりも小さくなるように構成されていることが望ましい。（１００／４π）×１０３  Ａ／ｍを超えるような保磁力では、書込電流の増大に起因する発熱により、ＴＭＲ素子１２１ａ自体の劣化が生じてしまう可能性があるからである。さらに、接続部分１４ａの保磁力が、第１磁性層２ａの保磁力と同等以上となると、書込電流が増大して磁化固定層としての第１磁性層２ａの磁化方向を変化させてしまい、記憶素子としてのＴＭＲ素子１２１ａにおける機能の劣化を招くからである。
【０１０７】
次に、図２８（Ａ），（Ｂ）を参照して、記憶セル１を構成するＴＭＲ素子１２１ａ，１２１ｂにおける書込動作について具体的に説明する。図２８（Ａ），（Ｂ）は、ＴＭＲ素子１２１ａ，１２１ｂの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものであり、上記第１の実施の形態における図７（Ａ），（Ｂ）に対応するものである。ＴＭＲ素子１２１ａ，１２１ｂでは、接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂが情報を記憶する記憶層として機能する。すなわち、ビット線５ａ，５ｂと書込ワード線６とを流れる書込電流によって生ずる還流磁界３４によって接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂの磁化方向が反転され、情報の記憶がなされる。
【０１０８】
図２８（Ａ），（Ｂ）は、ＴＭＲ素子１２１ａ，１２１ｂを通過する互いに平行なビット線５ａ，５ｂおよび書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示す。ここでは、第１磁性層２ａ，２ｂの磁化方向は、いずれも＋Ｘ方向に固定されている。図２８（Ａ）は、ＴＭＲ素子１２１ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、環状磁性層４ａの内部を時計回り方向に還流磁界３４ａが発生すると共に、ＴＭＲ素子１２１ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、環状磁性層４ｂの内部を反時計回り方向に還流磁界３４ｂが発生する場合を示している。この場合は、接続部分１４ａおよび第２磁性層８ａの磁化方向が＋Ｘ方向となり、接続部分１４ｂおよび第２磁性層８ｂの磁化方向が−Ｘ方向となる。一方、図２８（Ｂ）は、ビット線５ａ，５ｂおよび書込ワード線６を流れる電流方向が図２８（Ａ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図２８（Ｂ）は、ＴＭＲ素子１２１ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、環状磁性層４ａの内部を反時計回り方向に還流磁界３４ａが発生すると共に、ＴＭＲ素子１２１ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、環状磁性層４ｂの内部を時計回り方向に還流磁界３４ｂが発生する場合を示している。この場合は、接続部分１４ａおよび第２磁性層８ａの磁化方向が−Ｘ方向となり、接続部分１４ｂおよび第２磁性層８ｂの磁化方向が＋Ｘ方向となる。
【０１０９】
図２８（Ａ），（Ｂ）から明らかなように、環状磁性層４ａ，４ｂを貫くビット線５ａ，５ｂおよび書込ワード線６の双方に同一方向の書込電流が流れると、接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂの磁化方向が反転し、２値情報を記録する。例えば、図２８（Ａ）の状態を「０」とした場合、図２８（Ｂ）の状態を「１」とすることにより識別する。
【０１１０】
本実施の形態における磁気メモリデバイスを製造する際には、上記第１の実施の形態において説明した工程を経ることにより図２１に示したように、ビット線５ａ，５ｂを含む平坦な面を形成したのち、ビット線５ａ，５ｂの上に以下の要領で積層部分２１ａ，２１ｂの形成を行う。まず、第１の実施の形態と同様に、ｉ線ステッパ等により、積層部分２１ａ，２１ｂ（第１磁性層２ａ，２ｂ）を形成する領域以外の領域を覆うように、選択的にレジストパターンを形成する。こののち、スパッタ等により、例えばＣｏＦｅ層からなる第１磁性層２ａ，２ｂを形成する。続いて、第１磁性層２ａ，２ｂの上にアルミニウム層を形成し、これを酸化処理することによりトンネルバリア層３ａ，３ｂを得る。さらに、このトンネルバリア層３ａ，３ｂの上に、例えばＣｏＦｅを用いてスパッタ等により第２磁性層８ａ，８ｂを形成することにより、積層部分２１ａ，２１ｂの形成を完了する。こののち、第１の実施の形態と同様の工程を経ることにより、積層体Ｓ２１ａ，Ｓ２１ｂを含むＴＭＲ素子１２１ａ，１２１ｂを備えた磁気メモリデバイスが完成する。
【０１１１】
以上のように、本実施の形態の磁気メモリデバイスにおけるＴＭＲ素子１２１ａ，１２１ｂによれば、上記第１の実施の形態における構成に加え、トンネルバリア層３ａ，３ｂと接続部分１４ａ，１４ｂとの間に第２磁性層８ａ，８ｂを設けるようにした。このため、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとが交換結合を形成し、感磁層としての第２磁性層８ａ，８ｂにおける磁化方向がより安定するので、記憶素子としての安定性がより向上する。さらに、接続部分１４ａ，１４ｂの保磁力をより小さく抑えることができるので、書込動作時における電流値を小さくすることによって発熱量を低減でき、磁気メモリデバイスとしての機能を十分に発揮することができる。
【０１１２】
［第３の実施の形態］
次に、図２９を参照して、本発明の第３の実施の形態の磁気メモリデバイスについて説明する。
【０１１３】
図２９は、本実施の形態の磁気メモリデバイスにおけるＴＭＲ素子１２２ａの断面構成を表すものであり、図５および図２７に対応している。図２９では、図５および図２７に示した構成要素と実質的に同一の部分には同一の符号を付している。
【０１１４】
なお、以下の説明では、本実施の形態の磁気メモリデバイスの構成およびその製造方法について、主に、上記第２の実施の形態と異なる点について説明し、他の説明は適宜省略する。また、ＴＭＲ素子１２２ｂは、ＴＭＲ素子１２２ａと同様の構成を有しているので、ここでは説明を省略する。
【０１１５】
上記第２の実施の形態の磁気メモリデバイスにおけるＴＭＲ素子１２１ａは、感磁層が環状磁性層４のうちの一部分を構成する接続部分１４ａ，１４ｂと、第２磁性層８ａ，８ｂとからなり、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとがそれぞれ互いに磁気的に交換結合するように構成したものである。
【０１１６】
これに対し、本実施の形態の磁気メモリデバイスにおけるＴＭＲ素子１２２ａは、図２９に示したように、ＴＭＲ素子１２１ａの構成に加えて、さらに接続部分１４ａと第２磁性層８ａとの間に、これら接続部分１４ａと第２磁性層８ａとをそれぞれ反強磁性結合させるための非磁性導電層９ａを設けるようにしたものである。ＴＭＲ素子１２２ａは、積層部分２２ａと接続部分１４ａとからなる積層体Ｓ２２ａを備えている。積層部分２２ａは、接続部分１４ａの側から順に非磁性導電層９ａと、第２磁性層８ａと、トンネルバリア層３ａと、第１磁性層２ａとを有している。この非磁性導電層９ａは、例えば、ルテニウム（Ｒｕ）や銅（Ｃｕ）などにより構成される。ここで、非磁性導電層９ａが、本発明の「非磁性導電層」に対応する一具体例である。
【０１１７】
本実施の形態の磁気メモリデバイスにおけるＴＭＲ素子１２２ａでは、接続部分１４ａと第２磁性層８ａとがそれぞれ反強磁性結合することにより、接続部分１４ａの保磁力が（５０／４π）×１０３  Ａ／ｍ未満であっても、接続部分１４ａにおける磁化方向が外部憂乱磁界等の不要な磁界により乱されるといった問題が生じなくなり、例えば、鉄（Ｆｅ）、ＮｉＦｅ、ＣｏＦｅ、ＮｉＦｅＣｏおよびコバルト（Ｃｏ）等により環状磁性層４ａ，４ｂを構成することができる。
【０１１８】
第２磁性層８ａは、記録を保持する部分となり、反強磁性結合による異方性磁界により安定化される。第２磁性層８ａの保磁力は、（１００／４π）×１０３  Ａ／ｍ以下の範囲であり、第１磁性層２ａの保磁力よりも小さくなるように構成されていることが望ましい。
【０１１９】
続いて、図３０（Ａ），（Ｂ）を参照して、記憶セル１を構成するＴＭＲ素子１２２ａ，１２２ｂにおける書込動作について具体的に説明する。図３０（Ａ），（Ｂ）は、ＴＭＲ素子１２２ａ，１２２ｂの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものであり、上記第１の実施の形態における図７（Ａ），（Ｂ）に対応するものである。ＴＭＲ素子１２２ａ，１２２ｂでは、接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂが情報を記憶する記憶層として機能する。
【０１２０】
図３０（Ａ），（Ｂ）は、ＴＭＲ素子１２２ａ，１２２ｂａ，１２２ｂを通過する互いに平行なビット線５ａ，５ｂおよび書込ワード線６に、互いに同一な方向に書込電流が流れる場合を示す。ここでは、第１磁性層２ａ，２ｂの磁化方向は、いずれも＋Ｘ方向に固定されている。図３０（Ａ）は、ＴＭＲ素子１２２ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、ビット線５ａを取り囲む部分の環状磁性層４ａの内部を時計回り方向に還流磁界３４ａが発生すると共に、ＴＭＲ素子１２２ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、ビット線５ｂを取り囲む部分の環状磁性層４の内部を反時計回り方向に還流磁界３４が発生する場合を示している。この場合は、第２磁性層８ａの磁化方向が−Ｘ方向となり、第２磁性層８ｂの磁化方向が＋Ｘ方向となる。一方、図３０（Ｂ）は、ビット線５ａ，５ｂおよび書込ワード線６を流れる電流方向が図３０（Ａ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図３０（Ｂ）は、ＴＭＲ素子１２２ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、ビット線５ａを取り囲む部分の環状磁性層４ａの内部を反時計回り方向に還流磁界３４ａが発生すると共に、ＴＭＲ素子１２２ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、ビット線５ｂを取り囲む部分の環状磁性層４ｂの内部を時計回り方向に還流磁界３４ｂが発生する場合を示している。この場合は、第２磁性層８ａの磁化方向が＋Ｘ方向となり、第２磁性層８ｂの磁化方向が−Ｘ方向となる。
【０１２１】
このようにビット線５ａ，５ｂおよび書込ワード線６に、同一方向に電流が流れると、第２磁性層８ａ，８ｂの磁化方向は反転し、０または１を記録する。例えば、図３０（Ａ）の状態を０とした場合、図３０（Ｂ）の状態を１として識別する。ここで、互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には第２磁性層８ａ，８ｂの磁化方向は反転せず、データの書き換えは行われないようになっている。
【０１２２】
本実施の形態における磁気メモリデバイスを製造する際には、上記第１の実施の形態において説明した工程を経ることにより図２１に示したように、ビット線５ａ，５ｂを含む平坦な面を形成したのち、ビット線５ａ，５ｂの上に以下の要領で積層部分２２ａ，２２ｂの形成を行う。まず、第１および第２の実施の形態と同様に、ｉ線ステッパ等により、積層部分２２ａ，２２ｂ（第１磁性層２ａ，２ｂ）を形成する領域以外の領域を覆うように、選択的にレジストパターンを形成する。こののち、スパッタ等により、例えばＣｏＦｅ層からなる第１磁性層２ａ，２ｂを形成する。続いて、第１磁性層２ａ，２ｂの上にアルミニウム層を形成し、これを酸化処理することによりトンネルバリア層３ａ，３ｂを得る。さらに、このトンネルバリア層３ａ，３ｂの上に、スパッタ等により、例えばＣｏＦｅからなる第２磁性層８ａ，８ｂとルテニウム（Ｒｕ）等の非磁性金属材料からなる非磁性導電層９ａ，９ｂとを順に形成することにより、積層部分２２ａ，２２ｂの形成を完了する。こののち、第１および第２の実施の形態と同様の工程を経ることにより、ＴＭＲ素子１２２ａ，１２２ｂを備えた磁気メモリデバイスが完成する。
【０１２３】
以上のように、本実施の形態における磁気メモリデバイスでは、上記第２実施の形態の構成に加え、さらに、環状磁性層４ａ，４ｂの接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとの間に非磁性導電層９ａ，９ｂを設けるようにした。こうすることにより、接続部分１４ａ，１４ｂと第２磁性層８ａ，８ｂとが強力な反強磁性結合を形成することができるので、外部憂乱磁界等による不要な磁界により感磁層としての接続部分１４ａ，１４ｂおよび第２磁性層８ａ，８ｂの磁化方向が乱されることなくより安定する。これに加え、上記構成により接続部分１４ａ，１４ｂの保磁力をより小さく抑えることができる。したがって、書込動作時において電流値を小さくすることによって発熱量を低減することが可能なうえ、接続部分１４ａ，１４ｂに含まれる金属元素等が第２磁性層８ａ，８ｂへ拡散して移動するのを、非磁性導電層９ａ，９ｂを設けることにより遮蔽することができるので、熱的安定性が向上する。これらの結果、より安定した書込が可能となる。
【０１２４】
【実施例】
さらに、本実施の形態における具体的な実施例について説明する。
【０１２５】
本実施例では、上記第１の実施の形態において説明した製造方法に基づき、図５に示した断面構造を有する記憶セル１をマトリクス状に複数個、設けた磁気メモリデバイスを作製した。これを、試料１とする。
【０１２６】
上記の試料１の磁気メモリデバイスにおけるＴＭＲ素子１２０ａについて、ＭＲ変化率（ＭＲ比）、スイッチング電流および隣接セル反転電流の測定を行った。この結果を実施例として表１に示す。ここで数値の比較を行うため、図４０に示したような、連続した環状磁性層を有しない構造の記憶セル１０１を備えた磁気メモリデバイスについても同様の測定を行い、比較例１として表１に併記する。さらに、図４１に示したような、環状磁性層４ａの外側の領域、すなわち、環状磁性層４ａに取り囲まれていない領域に積層体Ｓ２０ａを有する記憶セル２０１を備えた磁気メモリデバイスについても同様の測定を行い、比較例２として表１に併記する。比較例１は、読出動作時の電流経路となりビット線５ａと導電層２４ａとを電気的に連結する接続層１１３ａを備えている。比較例２は、書込専用の書込ビット線１１５ａと読出専用の読出ビット線１３とを備えるように構成されている。なお、スイッチング電流および隣接セル反転電流については、いずれもビット線５ａ（書込ビット線１１５ａ）および書込ワード線６に、同一の大きさの書込電流を同時に流すようにして電流値を測定した。測定時の印加磁場は（５００／４π）×１０３  Ａ／ｍとした。
【０１２７】
【表１】
2004356153.tif 000003
【０１２８】
表１に示したように、本実施例と比較例１，２とでは、ＭＲ変化率においては大差が見られなかったものの、スイッチング電流および隣接セル反転電流については、明らかな性能の向上が認められる。
【０１２９】
スイッチング電流とは、書込対象の記憶セルにおける磁化方向の反転をおこなうために必要な最小限の電流値である。このスイッチング電流については、本実施例が、比較例１の６．８ｍＡに対して５分の１未満の１．２ｍＡという小さな値を示した。これは、書込ワード線６およびビット線５によって貫かれるように環状磁性層４ａ，４ｂを設けたことにより、感磁層としての接続部分１４ａ，１４ｂの磁化反転を効率的に行うことができたので、小さな電流であっても書き込み操作が可能となったことを示す。比較例２と比較した場合にも、本実施例のほうが比較的小さなスイッチング電流となっていることから、環状磁性層４ａ，４ｂによって積層体Ｓ２０ａ，Ｓ２０ｂを取り囲むようにしたことによって、より効率的に接続部分１４ａ，１４ｂの磁化反転を行うことができ、より小さな電流であっても書き込み操作が可能となったことを示す。
【０１３０】
隣接セル反転電流とは、書込対象の記憶セルと隣接した記憶セルに印加された電流によって、本来、書込がなされるべきでない記憶セルの磁化方向が反転してしまう電流値を表す。表１に示したように、本実施例では、従来例よりも大きな書込電流を印加しても、隣接する記憶セルにおける磁化方向は反転しないことがわかった。これは、閉じた磁路を形成し、隣接する記憶セルに悪影響を及ぼす磁界の発生を抑制することができたことを示す。特に、比較例２と比べた場合にも本実施例のほうが比較的大きな隣接セル反転電流を示したことから、環状磁性層４ａ，４ｂによって積層体Ｓ２０ａ，Ｓ２０ｂを取り囲むようにしたことによって、隣接する記憶セルに悪影響を及ぼす磁界の発生をより確実に抑制することができたことを示す。
【０１３１】
以上説明したように、本実施例によれば、ＴＭＲ素子１２０ａ，１２０ｂが、積層面に沿った方向を軸方向とするように積層体Ｓ２０ａ，Ｓ２０ｂを取り囲むと共にビット線５および書込ワード線６によって軸方向に沿って貫かれるように構成された環状磁性層４ａ，４ｂ、を含むようにしたので、ビット線５と書込ワード線６の双方に電流を流すことによって閉じた磁路を形成することができ、ＴＭＲ素子１２０ａ，１２０ｂの接続部分１４ａ，１４ｂの磁化の反転をより効率よく行うことができると共に、書込対象とする記憶セルに隣接した記憶セルに対して、磁気的な影響を低減することができることがわかった。
【０１３２】
以上、いくつかの実施の形態を挙げて本発明を説明したが、本発明は、これらの実施の形態および変形例に限定されず、種々変形可能である。例えば、本実施の形態および各変形例では、逆流防止用の整流素子としてショットキーダイオードを用いるようにしたが、同じく整流作用を有する素子であるバイポーラトランジスタに置き換えることができる。
【０１３３】
図３１は、ＴＭＲ素子１２０ａ，１２０ｂと読出ワード線１２ａ，１２ｂとの間にバイポーラトランジスタ７６ａ，７６ｂを設けた場合の回路の要部構成を表している。図３２に、バイポーラトランジスタ７６ａ，７６ｂの断面構造を示す。バイポーラトランジスタ７６ａ，７６ｂのベースＢは、ワードデコード線７２に接続されている。各コレクタＣが接続層２８を介してそれぞれ環状磁性層４ａ，４ｂに接続されており、各エミッタＥが接続層２７を介していずれも読出ワード線１２に接続されている。
【０１３４】
図３３は、このバイポーラトランジスタ７６ａ，７６ｂを設けた場合における読出回路の全体を示したものである。この場合、Ｙ方向アドレスデコーダ回路５６Ａからの制御信号が例えば単位読出回路８０ｎのセンスアンプ回路５６Ｂに伝達されると、センスアンプ回路５６Ｂがビット線５ａ，５ｂを通るように読出電流を発する。Ｙ方向アドレスデコーダ回路５６Ａからの制御信号は同時に読出スイッチ８３ｎにも伝達され、この読出スイッチ８３ｎが導通状態となる。一方、Ｘ方向アドレスデコーダ回路５８Ａが記憶セル１ｍを選択し、ワードデコード線７２ｍを通るように制御信号を発する。バイポーラトランジスタ７６ａ，７６ｂのそれぞれのベースＢにＸ方向アドレスデコーダ回路５８Ａからの制御信号が伝達されると、コレクタＣとエミッタＥとの間がそれぞれ導通状態となる。この結果、読出電流が、記憶セル１ｍのＴＭＲ素子１２０ａ，１２０ｂを通過し、読出スイッチ８３ｎを経由して最終的に定電流回路５８Ｂへ流入する。ダイオード７５ａ，７５ｂと同様にバイポーラトランジスタ７６ａ，７６ｂも、一方向に電流を通過するように機能するので、図３７に示したような読出電流の回り込みを回避することが可能である。
【０１３５】
また、逆流防止用の整流素子として、図３４に示したように、ＭＯＳトランジスタ７７ａ，７７ｂを用いることができる。この場合、各ソースＳがそれぞれＴＭＲ素子１２０ａ，１２０ｂに接続し、各ドレインＤがいずれも読出ワード線１２に接続しており、ワードデコード線７２に接続されたゲートＧが閉じることにより導通状態とすることができる。図３５は、ＭＯＳトランジスタ７７ａ，７７ｂを設けた場合における読出回路の全体を示したものである。ゲートＧを閉じることによって導通状態とする点を除き、図３５に示した読出回路における読出動作は上記バイポーラトランジスタ７６ａ，７６ｂを用いた回路（図３３）と同様である。
【０１３６】
また、本実施の形態では、ビット線と書込ワード線とが互いに平行部分をなす場合について説明したが、これに限定されず、互いに例えば９０°をなすような場合であってもよい。ただし、平行部分を取り囲むように環状磁性層を形成する場合のほうが、感磁層の磁化反転がより効率的に行われるのでより好ましい。
【０１３７】
また、本実施の形態では、各記憶セルの情報の読み出しを、一対のＴＭＲ素子それぞれに流す読出電流の差分値を出力として行うようにしたが、これに限定されない。例えば、ある１つのＴＭＲ素子を通過する読出電流の値をそのまま出力させ、高抵抗状態にあるか低抵抗状態にあるかの検出をおこなうようにしてもよい。
【０１３８】
また、本実施の形態では、図７に示したように、各ＴＭＲ素子における積層体が上側（整流素子とは反対側）に配置されるようにしたが、これに限定されない。例えば、図３６に示したように、各ＴＭＲ素子において、積層体を下側（整流素子に近い側）に配置するようにしてもよい。
【０１３９】
【発明の効果】
以上説明したように、本発明の磁気抵抗効果素子または磁気メモリデバイスによれば、外部磁界によって磁化方向が変化する感磁層を含み、積層面に垂直な方向に電流が流れるように構成された積層体と、積層面に沿った方向を軸方向とするように積層体を取り囲むと共に、複数の導線によって前記軸方向に沿って貫かれるように構成された環状磁性層とを備えるようにしたので、複数の導線（書込読出兼用線および書込専用線）に同一方向の電流を流すことにより、環状磁性層の内部に閉磁路を形成することができる。このため、環状磁性層を設けない場合や、環状磁性層によって取り囲まれた領域以外の領域に積層体を設けた場合などと比べて、より効率的に電流磁界を利用することができ、感磁層の磁化反転に必要な電流をより小さくすることができる。特に、複数の磁気抵抗効果素子を含む本発明の磁気メモリデバイスにおいては、環状磁性層によって取り囲まれた領域以外の領域に積層体を設けた場合と比べ、書込対象とする磁気抵抗効果素子に隣接した磁気抵抗効果素子に対して与える磁気的な影響を低減することができる。
【０１４０】
さらに、積層体が、その一方の面側において環状磁性層と電気的に接続すると共に、他方の面側において複数の導線のうちの（少なくとも）１つ（書込読出兼用線）と電気的に接続するようにした場合には、積層体に電流を供給することができる。特に、複数の磁気抵抗効果素子を含む本発明の磁気メモリデバイスにおいては、書込電流と読出電流との双方を書込読出兼用線に流すことができるので、よりコンパクトな構成とすることができ、高密度化が可能となる。
【０１４１】
また、特に、複数の書込線（第１および第２の書込線）が、環状磁性層を貫く領域において互いに平行に延びるようにした場合には、複数の導線（書込読出兼用線および書込専用線）に電流を流すことによって感磁層に生じる合成磁界を、これらの線が互いに交差する場合よりも大きくすることができ、感磁層における磁化反転をより効率的に行うことができる。その結果、磁化反転に必要とされる書込電流をより小さくすることができる。さらに、感磁層における複数の磁区の磁化方向を全体に亘って良好に揃えることができるので、より高い信頼性が得られる。
【０１４２】
また、本発明の磁気メモリデバイスによれば、特に、１つの磁気記憶セルが一対の磁気抵抗効果素子を含んで構成され、一対の磁気抵抗効果素子に供給された読出電流の各電流経路上にそれぞれ設けられた一対の整流素子と、一対の磁気抵抗効果素子を流れた読出電流を接地へと導く読出兼用線とを備えるようにした場合には、読出電流の回り込みによる変動、すなわち読出信号に対する雑音を低減することができ、安定した磁気情報の読み出しが可能となる。
【０１４３】
本発明の磁気メモリデバイスの製造方法によれば、基体の上に、環状磁性層の一部をなす下部磁性層を形成する工程と、下部磁性層の上に、第１の絶縁膜を介して書込専用線を形成する工程と、書込専用線の上に、第２の絶縁膜を介して書込読出兼用線を、書込専用線および書込読出兼用線が互いに平行に延在する部分を含むように形成する工程と、書込読出兼用線と、第２の絶縁膜と、書込専用線とを順次エッチングしてパターニングすることにより、書込専用線および書込読出兼用線が第２の絶縁膜を挟んで互いに平行に延在する部分を含む積層パターンを形成する積層パターン形成工程と、積層パターンの上に、積層体の一部をなす積層部分を形成する工程と、積層部分における書込読出兼用線とは反対側の積層面のみと電気的に接するように、積層部分および積層パターンを取り囲む上部磁性層を設けることにより環状磁性層を形成する工程とを含むようにしたので、積層部分における書込読出兼用線とは反対側の積層面のみと電気的に接するように、積層部分および積層パターンを取り囲むように設けられた環状磁性層が得られる。このため、書込読出兼用線に書込電流を流すことによって各感磁層の効率的な磁化反転に寄与する閉磁路を形成でき、感磁層の磁化反転に必要な書込電流をより小さくすることができるうえ、書込読出兼用線を介して各積層体に読出電流を供給することもできる。これにより、よりコンパクトな構成とすることができ、高密度化に有利となる。
【０１４４】
特に、積層パターン形成工程において、書込読出兼用線をマスクとして第２の絶縁膜および書込専用線を選択的にエッチングすることにより、積層パターンを自己整合的に形成するようにした場合には、アライメント精度の高い加工が可能となり、さらに、製造工程全体として簡略化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る磁気メモリデバイスの全体構成を示すブロック図である。
【図２】図１に示した磁気メモリデバイスの書込線の構成を示す平面図である。
【図３】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す部分平面図である。
【図４】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す要部斜視図である。
【図５】図３に示した記憶セルのＶ−Ｖ線に沿った切断面の構成を示す断面図である。
【図６】図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す他の部分平面図である。
【図７】図６に示した記憶セルのＶＩＩ−ＶＩＩ線に沿った切断面の構成を示す断面図である。
【図８】図１に示した磁気メモリデバイスの回路構成を示す回路図である。
【図９】図８に示した回路構成における部分拡大図である。
【図１０】図１に示した磁気メモリデバイスの製造方法における一工程を表す拡大断面図である。
【図１１】図１０に続く一工程を表す拡大断面図である。
【図１２】図１１に続く一工程を表す拡大断面図である。
【図１３】図１２に続く一工程を表す拡大断面図である。
【図１４】図１３に続く一工程を表す拡大断面図である。
【図１５】図１４に続く一工程を表す拡大断面図である。
【図１６】図１５に続く一工程を表す拡大断面図である。
【図１７】図１６に続く一工程を表す拡大断面図である。
【図１８】図１７に続く一工程を表す拡大断面図である。
【図１９】図１８に続く一工程を表す拡大断面図である。
【図２０】図１９に続く一工程を表す拡大断面図である。
【図２１】図２０に続く一工程を表す拡大断面図である。
【図２２】図２１に続く一工程を表す拡大断面図である。
【図２３】図２２に続く一工程を表す拡大断面図である。
【図２４】図２３に続く一工程を表す拡大断面図である。
【図２５】図２４に続く一工程を表す拡大断面図である。
【図２６】図２５に続く一工程を表す拡大断面図である。
【図２７】本発明の第２の実施の形態に係る磁気メモリデバイスにおける磁気抵抗効果素子の断面構成を示す断面図である。
【図２８】図２７に示した磁気抵抗効果素子の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す説明図である。
【図２９】本発明の第３の実施の形態に係る磁気メモリデバイスにおける磁気抵抗効果素子の断面構成を示す断面図である。
【図３０】図２９に示した磁気抵抗効果素子の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す説明図である。
【図３１】図８に示した回路構成における整流素子の変形例を表す部分拡大図である。
【図３２】図３１に示した整流素子の変形例における断面構成を示す部分断面図である。
【図３３】図３１に示した整流素子の変形例における全体の回路構成を示す回路図である。
【図３４】図８に示した回路構成における整流素子の他の変形例を表す部分拡大図である。
【図３５】図３４に示した整流素子の他の変形例における全体の回路構成を示す回路図である。
【図３６】図１に示した磁気メモリデバイスにおける変形例としての記憶セルの断面構成を示す断面図である。
【図３７】図８に示した回路構成に対応する比較例としての回路構成を示す回路図である。
【図３８】従来例としての磁気メモリデバイスの構成を説明するための平面図である。
【図３９】従来例としての磁気メモリデバイスの要部構成を説明するための断面図である。
【図４０】比較例としての磁気メモリデバイスの要部構成を説明するための断面図である。
【図４１】他の比較例としての磁気メモリデバイスの要部構成を説明するための断面図である。
【符号の説明】
１…記憶セル、２…第１磁性層、３…トンネルバリア層、４…環状磁性層、５…ビット線、６…書込ワード線、７…絶縁膜、８…第２磁性層、９…非磁性導電層、１０…平行部分、１２…読出ワード線、１４…接続部分、１９…積層パターン、Ｓ２０，Ｓ２１，Ｓ２２…積層体、４１…書込ワード線引出電極、４２…ビット線引出電極、４３…読出ワード線引出電極、１２０ａ，１２０ｂ…磁気抵抗効果（ＴＭＲ）素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004356153.tif 000011
【図９】
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【図１０】
2004356153.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2004356153.tif 000019
【図１７】
2004356153.tif 000020
【図１８】
2004356153.tif 000021
【図１９】
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【図２０】
2004356153.tif 000023
【図２１】
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【図２２】
2004356153.tif 000025
【図２３】
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【図２４】
2004356153.tif 000027
【図２５】
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【図２６】
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【図２７】
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【図２８】
2004356153.tif 000031
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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