(57)【要約】【課題】読出電流経路に生じるリーク電流を抑制することによってデータ読出マージンを高めた薄膜磁性体記憶装置を提供することである。【解決手段】読出電流経路に接続されたトランジスタ群の１つである、ＭＴＪメモリセル中のアクセストランジスタＡＴＲは、半導体基板ＳＵＢ上の絶縁膜２００上に形成された半導体層２０５を用いて作製され、不純物領域１１０，１２０、ゲート領域１３０およびボディ領域２１０を含む。すなわち、アクセストランジスタＡＴＲは、そのオフリーク電流を削減するためにＳＯＩ構造で作製される。【選択図】　　　　図４
2004096002.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を有する複数の磁性体メモリセルと、
データ読出時に、前記複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルの記憶データに応じた読出電流が流されるデータ線と、
前記選択メモリセルに対してデータ読出およびデータ書込を実行するための周辺回路とを備え、
前記周辺回路は、前記読出電流に基づいて、前記選択メモリセルの記憶データを読出すセンスアンプ回路を含み、
前記読出電流の電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、前記周辺回路中の他のトランジスタのうちの単位サイズ当たりの電流リーク量が最大である少なくとも一部よりも、単位サイズ当たりの電流リーク量が小さくなるように設計される、薄膜磁性体記憶装置。
【請求項２】
前記電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、前記周辺回路中の他のトランジスタのうちのしきい値電圧の絶対値が最小である少なくとも一部のトランジスタよりも、しきい値電圧の絶対値が大きい、請求項１に記載の薄膜磁性体記憶装置。
【請求項３】
前記電流経路と電気的に結合されるトランジスタのうちの少なくとも一部のゲート長は、前記単位サイズ当たりの電流リーク量が最小となるように設計される、請求項１に記載の薄膜磁性体記憶装置。
【請求項４】
前記電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、前記周辺回路中の他のトランジスタのうちのゲート絶縁膜厚が最小である少なくとも一部のトランジスタよりも、ゲート絶縁膜厚が大きい、請求項１に記載の薄膜磁性体記憶装置。
【請求項５】
前記周辺回路は、前記アドレス信号をデコードして前記選択メモリセルを指定するためのデコード回路をさらに含み、
前記デコード回路中のトランジスタにおける前記単位サイズ当たりの電流リーク量は、前記電流経路と電気的に結合されるトランジスタのうちの少なくとも一部における前記単位サイズ当たりの電流リーク量よりも大きい、請求項１に記載の薄膜磁性体記憶装置。
【請求項６】
前記周辺回路は、
前記センスアンプ回路からの読出データを外部へ出力するためのデータ出力回路と、
前記選択メモリセルへの書込データを受けるためのデータ入力回路とをさらに含み、
前記データ入力回路および前記データ出力回路中のトランジスタにおける前記単位サイズ当たりの電流リーク量は、前記電流経路と電気的に結合されるトランジスタのうちの少なくとも一部における前記単位サイズ当たりの電流リーク量よりも大きい、請求項１に記載の薄膜磁性体記憶装置。
【請求項７】
行列状に配置され、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を有する複数の磁性体メモリセルと、
データ読出時に、前記複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルの記憶データに応じた読出電流が流されるデータ線と、
前記選択メモリセルに対してデータ読出およびデータ書込を実行するための周辺回路とを備え、
前記周辺回路は、前記読出電流に基づいて、前記選択メモリセルの記憶データを読出すセンスアンプ回路を含み、
前記読出電流の電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、ＳＯＩ構造を有する、薄膜磁性体記憶装置。
【請求項８】
前記データ線は、前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、
前記複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に前記磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、
前記電流経路と電気的に結合されるトランジスタのうちの前記少なくとも一部は、前記アクセストランジスタを含む、請求項１または７に記載の薄膜磁性体記憶装置。
【請求項９】
前記データ線は、
前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、
前記センスアンプに接続された読出データ線とを含み、
前記周辺回路は、
前記複数のビット線および前記読出データ線の間にそれぞれ設けられ、前記複数のビット線を選択的に前記読出データ線と接続するための複数の選択ゲートトランジスタとをさらに含み、
前記電流経路と電気的に結合されるトランジスタのうちの前記少なくとも一部は、前記複数の選択ゲートトランジスタを含む、請求項１または７に記載の薄膜磁性体記憶装置。
【請求項１０】
前記データ線は、前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、
前記複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に前記磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、
前記周辺回路は、前記複数のビット線にそれぞれ対応して設けられる複数のビット線ドライバをさらに含み、
前記複数のビット線ドライバの各々は、第１および第２の電圧と対応するビット線との間にそれぞれ電気的に結合されて、データ書込時にそれぞれが相補的にオンおよびオフするとともに、データ読出時に各々がオフする第１および第２のドライバトランジスタを有し、
前記電流経路と電気的に結合されるトランジスタのうちの前記少なくとも一部は、前記第１および第２のドライバトランジスタを含む、請求項１または７に記載の薄膜磁性体記憶装置。
【請求項１１】
前記データ線は、前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、
前記複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に前記磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、
前記周辺回路は、前記複数のビット線および所定電圧の間にそれぞれ設けられ、各々が、対応するビット線を前記所定電圧にプリチャージするための複数のプリチャージトランジスタをさらに含み、
前記電流経路と電気的に結合されるトランジスタのうちの前記少なくとも一部は、前記複数のプリチャージトランジスタを含む、請求項１または７に記載の薄膜磁性体記憶装置。
【請求項１２】
前記データ線は、
前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、
前記センスアンプに接続され、各々が前記複数のビット線の一部ずつと予め対応付けられた複数の読出データ線とを含み、
前記周辺回路は、
前記複数のビット線にそれぞれ対応して設けられ、各々が、対応するビット線と対応する読出データ線との間に電気的に結合されて、前記アドレス信号に応じてオンする複数の選択ゲートトランジスタとをさらに含む、請求項１または７に記載の薄膜磁性体記憶装置。
【請求項１３】
前記電流経路と電気的に結合されるトランジスタのうちの前記少なくとも一部は、前記複数の選択ゲートトランジスタを含む、請求項１２に記載の薄膜磁性体記憶装置。
【請求項１４】
前記データ線は、
前記磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、
前記センスアンプに接続された読出データ線とを含み、
前記複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に前記磁気抵抗素子と直列に接続されて、少なくとも前記選択トランジスタにおいてオンするアクセストランジスタをさらに有し、
データ読出時に、前記複数のビット線のうちの前記選択メモリセルを介して前記固定電圧と接続された選択ビット線は、前記固定電圧とは異なる電圧とさらに接続され、
前記周辺回路は、
前記選択ビット線の電位に応じた駆動力で前記読出データ線を駆動するための読出ゲートトランジスタとを含み、
前記電流経路と電気的に結合されるトランジスタのうちの前記少なくとも一部は、前記読出ゲートトランジスタを含む、、請求項１または７に記載の薄膜磁性体記憶装置。
【請求項１５】
各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を含む、行列状に配置された複数の磁性体メモリセルと、
前記複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルへ印加するデータ書込磁界を選択的に発生させるための複数の書込電流線と、
前記選択メモリセルに対するデータ読出およびデータ書込を実行するための周辺回路とを備え、
前記周辺回路は、前記複数の書込電流線にそれぞれ対応して設けられ、データ書込電流を対応する電流書込線へ供給する複数の書込ドライバトランジスタを含み、
各前記書込ドライバトランジスタは、前記周辺回路中の他のトランジスタのうちの単位サイズ当たりの電流リーク量が最大である少なくとも一部よりも、単位サイズ当たりの電流リーク量が小さくなるように設計される、薄膜磁性体記憶装置。
【請求項１６】
各前記書込ドライバトランジスタは、前記周辺回路中の他のトランジスタのうちのしきい値電圧の絶対値が最小である少なくとも一部のトランジスタよりも、しきい値電圧の絶対値が大きい、請求項１５に記載の薄膜磁性体記憶装置。
【請求項１７】
各前記書込ドライバトランジスタのゲート長は、前記単位サイズ当たりの電流リーク量が最小となるように設計される、請求項１５に記載の薄膜磁性体記憶装置。
【請求項１８】
各前記書込ドライバトランジスタは、前記周辺回路中の他のトランジスタのうちのゲート絶縁膜厚が最小である少なくとも一部のトランジスタよりも、ゲート絶縁膜厚が大きい、請求項１５に記載の薄膜磁性体記憶装置。
【請求項１９】
各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を含む、行列状に配置された複数の磁性体メモリセルと、
前記複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルへ印加するデータ書込磁界を選択的に発生させるための複数の書込電流線と、
前記選択メモリセルに対するデータ読出およびデータ書込を実行するための周辺回路とを備え、
前記周辺回路は、前記複数の書込電流線にそれぞれ対応して設けられ、データ書込電流を対応する電流書込線へ供給する複数の書込ドライバトランジスタを含み、
前記複数の書込ドライバトランジスタは、ＳＯＩ構造を有する、薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を有するメモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについての報告がなされている（例えば、非特許文献１〜３参照）。
【０００４】
図１１は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１１を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース電圧線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびディジット線ＤＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時にトンネル磁気抵抗素子ＴＭＲを接地電圧ＧＮＤにプルダウンするためのソース電圧線ＳＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、ソース電圧線ＳＬおよびビット線ＢＬの間に電気的に結合される。
【０００７】
図１２は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００８】
図１２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部からの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
データ書込時においては、リードワード線ＲＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流は、ビット線ＢＬおよびディジット線ＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１１】
図１３は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関連を示す概念図である。
【００１２】
図１３を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ　Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：ＨａｒｄＡｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびディジット線ＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１４】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図１３に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１５】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図１３に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはディジット線ＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１６】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ディジット線ＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
図１４は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。図１４を参照して、データ読出動作時においては、アクセストランジスタＡＴＲは、リードワード線ＲＷＬの活性化に応答してターンオンする。これにより、トンネル磁気抵抗素子ＴＭＲは、接地電圧ＧＮＤへプルダウンされた状態でビット線ＢＬと電気的に結合される。
【００１８】
この状態で、ビット線ＢＬを所定電圧へプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００１９】
なお、メモリセル電流Ｉｃｅｌｌは、一般的に、上述したデータ書込電流と比較して１〜２桁程度小さくなるように設計される。したがって、メモリセル電流Ｉｃｅｌｌの影響によって、ＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。すなわち非破壊的なデータ読出が可能である。
【００２０】
図１５は、半導体基板上に接続されたＭＴＪメモリセルの第１の構造例を示す図である。
【００２１】
図１５を参照して、半導体基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域である不純物領域１１０および１２０と、ゲート領域１３０とを有する。不純物領域１１０は、コンタクトホール１３５に形成される金属膜を介してソース電圧線ＳＬと電気的に結合される。
【００２２】
ディジット線ＤＬは、ソース電圧線ＳＬの上層に設けられた金属配線層に形成される。トンネル磁気抵抗素子ＴＭＲは、ディジット線ＤＬの上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、ストラップ１５０およびコンタクトホール１４０に形成された金属膜を介して、アクセストランジスタＡＴＲの不純物領域１２０と電気的に結合される。ストラップ１５０は、トンネル磁気抵抗素子ＴＭＲをアクセストランジスタＡＴＲと電気的に結合するために設けられ、導電性の物質で形成される。ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲと電気的に結合されて、トンネル磁気抵抗素子ＴＭＲの上層側に設けられる。
【００２３】
データ書込電流および読出電流が流されるビット線ＢＬおよびデータ書込電流が流されるディジット線ＤＬは、金属配線層を用いて形成される。一方、リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるので、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート領域１３０と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成されるのが一般的である。
【００２４】
図１６は、半導体基板上に作製されたＭＴＪメモリセルの第２の構造例を示す図である。
【００２５】
図１６を参照して、第２の構造例においては、ＭＴＪメモリセルの構造に必要な金属配線層を削減するために、ソース電圧線ＳＬが金属配線層を用いずに形成される点が異なる。ソースに相当する不純物領域１１０は、行方向あるいは列方向に隣接するアクセストランジスタＡＴＲ間で互いに電気的に結合され、かつ、接地電圧ＧＮＤと結合されてソース電圧線として作用する。
【００２６】
これに伴い、図１５に示した第１の構造例では金属配線層Ｍ２およびＭ３にそれぞれ形成されたディジット線ＤＬおよびビット線ＢＬは、金属配線層Ｍ１およびＭ２にそれぞれ形成される。これにより、これらの信号線を形成するのに必要な金属配線層の数が、第２の構造例では第１の構造例と比較して１つ削減される。これにより、ＭＴＪメモリセルの集積度を高めることができる。
【００２７】
このように、ＭＲＡＭデバイスは、半導体基板上に集積配置されたＭＴＪメモリセルによって、不揮発的なデータ記憶を実行できる。すなわち各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換え可能な磁化方向に応じて、その電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とをそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２８】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ　Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．２），ｐ．１２８−１２９。
【非特許文献２】
ダーラム（Ｍ．Ｄｕｒｌａｍ）他５名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ（Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｅｌｅｍｅｎｔｓ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（２０００　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．３），ｐ．１３０−１３１。
【非特許文献３】
ナジ（Ｐｅｔｅｒ　Ｋ．　Ｎａｊｉ）他４名、“２５６ｋｂ、３．０ボルトおよび１トランジスタ１磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ（Ａ　２５６ｋｂ　３．０Ｖ　１Ｔ１ＭＴＪ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ）”（米国），２００１年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．６（２００１　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．６），ｐ．１２２−１２３。
【００２９】
【発明が解決しようとする課題】
図１４で説明したように、ＭＲＡＭデバイスにおけるデータ読出は、選択メモリセルの電気抵抗を反映したメモリセル電流Ｉｃｅｌｌあるいはメモリセル電流Ｉｃｅｌｌに応じた別の電流を、読出電流としてセンスアンプ等で検知することによって実行される。
【００３０】
しかしながら、このような読出電流の経路（以下、「読出電流経路」とも称する）には、データ読出時においてターンオフされる多数のトランジスタ群が接続されている。たとえば、メモリセル行に対応してワード線を配置し、メモリセル列に対応してビット線ＢＬを配置する構成では、読出電流経路に含まれる選択ビット線には、選択メモリセルのみならず、同一のメモリセル行に属する複数の非選択メモリセル中のアクセストランジスタＡＴＲが接続されている。これらの非選択メモリセルにおいては、アクセストランジスタＡＴＲは、対応するワード線の非活性化に応答してターンオンされている。
【００３１】
これらのターンオフされたトランジスタ群において、サブスレッショルド電流や拡散領域からの拡散リーク電流によるリーク電流が発生すると、センスアンプでは、本来の読出電流とリーク電流との和が検知される。したがって、リーク電流が大きくなると、読出電流が選択メモリセルの電気抵抗を必ずしも反映しなくなってしまい、データ読出マージンが低下する危険性がある。
【００３２】
特に、一般的なＭＴＪメモリセルにおいては、電気抵抗値が数十ＫΩオーダであり、データ読出時におけるＭＴＪメモリセルへの印加電圧は、トンネル膜（絶縁膜）の信頼性等を考慮して、０．５Ｖ程度に抑えられる。したがって、上記読出電流は、マイクロアンペア（μＡ：１０−６Ａ）オーダに留まり、選択メモリセルの記憶データに応じた読出電流差は、数μＡ程度に過ぎない。したがって、読出マージンを確保するためには、リーク電流を抑制する必要がある。
【００３３】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、読出電流経路に生じるリーク電流を抑制することによってデータ読出マージンを高めた薄膜磁性体記憶装置を提供することである。
【００３４】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、行列状に配置され、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を有する複数の磁性体メモリセルと、データ読出時に、複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルの記憶データに応じた読出電流が流されるデータ線と、選択メモリセルに対してデータ読出およびデータ書込を実行するための周辺回路とを備え、周辺回路は、読出電流に基づいて、選択メモリセルの記憶データを読出すセンスアンプ回路を含み、読出電流の電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、周辺回路中の他のトランジスタのうちの単位サイズ当たりの電流リーク量が最大である少なくとも一部よりも、単位サイズ当たりの電流リーク量が小さくなるように設計される。
【００３５】
好ましくは、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、周辺回路中の他のトランジスタのうちのしきい値電圧の絶対値が最小である少なくとも一部のトランジスタよりも、しきい値電圧の絶対値が大きい。
【００３６】
また好ましくは、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部のゲート長は、単位サイズ当たりの電流リーク量が最小となるように設計される。
【００３７】
あるいは好ましくは、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、周辺回路中の他のトランジスタのうちのゲート絶縁膜厚が最小である少なくとも一部のトランジスタよりも、ゲート絶縁膜厚が大きい。
【００３８】
また好ましくは、周辺回路は、アドレス信号をデコードして選択メモリセルを指定するためのデコード回路をさらに含み、デコード回路中のトランジスタにおける単位サイズ当たりの電流リーク量は、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部における単位サイズ当たりの電流リーク量よりも大きい。
【００３９】
あるいは好ましくは、周辺回路は、センスアンプ回路からの読出データを外部へ出力するためのデータ出力回路と、選択メモリセルへの書込データを受けるためのデータ入力回路とをさらに含み、データ入力回路およびデータ出力回路中のトランジスタにおける単位サイズ当たりの電流リーク量は、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部における単位サイズ当たりの電流リーク量よりも大きい。
【００４０】
この発明の他の構成に従う薄膜磁性体記憶装置は、行列状に配置され、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を有する複数の磁性体メモリセルと、データ読出時に、複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルの記憶データに応じた読出電流が流されるデータ線と、選択メモリセルに対してデータ読出およびデータ書込を実行するための周辺回路とを備え、周辺回路は、読出電流に基づいて、選択メモリセルの記憶データを読出すセンスアンプ回路を含み、読出電流の電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、ＳＯＩ構造を有する。
【００４１】
好ましくは、データ線は、磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、アクセストランジスタを含む。
【００４２】
また好ましくは、データ線は、磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、センスアンプに接続された読出データ線とを含み、周辺回路は、複数のビット線および読出データ線の間にそれぞれ設けられ、複数のビット線を選択的に読出データ線と接続するための複数の選択ゲートトランジスタとをさらに含み、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、複数の選択ゲートトランジスタを含む。
【００４３】
あるいは好ましくは、データ線は、磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、周辺回路は、複数のビット線にそれぞれ対応して設けられる複数のビット線ドライバをさらに含み、複数のビット線ドライバの各々は、第１および第２の電圧と対応するビット線との間にそれぞれ電気的に結合されて、データ書込時にそれぞれが相補的にオンおよびオフするとともに、データ読出時に各々がオフする第１および第２のドライバトランジスタを有し、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、第１および第２のドライバトランジスタを含む。
【００４４】
また好ましくは、データ線は、磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線を含み、複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に磁気抵抗素子と直列に接続されて、選択的にオンするアクセストランジスタをさらに有し、周辺回路は、複数のビット線および所定電圧の間にそれぞれ設けられ、各々が、対応するビット線を所定電圧にプリチャージするための複数のプリチャージトランジスタをさらに含み、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、複数のプリチャージトランジスタを含む。
【００４５】
あるいは好ましくは、データ線は、磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、センスアンプに接続され、各々が複数のビット線の一部ずつと予め対応付けられた複数の読出データ線とを含み、周辺回路は、複数のビット線にそれぞれ対応して設けられ、各々が、対応するビット線と対応する読出データ線との間に電気的に結合されて、アドレス信号に応じてオンする複数の選択ゲートトランジスタとをさらに含む。
【００４６】
さらに好ましくは、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、複数の選択ゲートトランジスタを含む。
【００４７】
また好ましくは、データ線は、磁性体メモリセルの所定区分にそれぞれ対応して設けられる複数のビット線と、センスアンプに接続された読出データ線とを含み、複数の磁性体メモリセルの各々は、対応するビット線および固定電圧の間に磁気抵抗素子と直列に接続されて、少なくとも選択トランジスタにおいてオンするアクセストランジスタをさらに有し、データ読出時に、複数のビット線のうちの選択メモリセルを介して固定電圧と接続された選択ビット線は、固定電圧とは異なる電圧とさらに接続され、周辺回路は、選択ビット線の電位に応じた駆動力で読出データ線を駆動するための読出ゲートトランジスタとを含み、電流経路と電気的に結合されるトランジスタのうちの少なくとも一部は、読出ゲートトランジスタを含む。
【００４８】
この発明のさらに別の構成に従う薄膜磁性体記憶装置は、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を含む、行列状に配置された複数の磁性体メモリセルと、複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルへ印加するデータ書込磁界を選択的に発生させるための複数の書込電流線と、選択メモリセルに対するデータ読出およびデータ書込を実行するための周辺回路とを備え、周辺回路は、複数の書込電流線にそれぞれ対応して設けられ、データ書込電流を対応する電流書込線へ供給する複数の書込ドライバトランジスタを含み、各書込ドライバトランジスタは、周辺回路中の他のトランジスタのうちの単位サイズ当たりの電流リーク量が最大である少なくとも一部よりも、単位サイズ当たりの電流リーク量が小さくなるように設計される。
【００４９】
好ましくは、各書込ドライバトランジスタは、周辺回路中の他のトランジスタのうちのしきい値電圧の絶対値が最小である少なくとも一部のトランジスタよりも、しきい値電圧の絶対値が大きい。
【００５０】
また好ましくは、各書込ドライバトランジスタのゲート長は、単位サイズ当たりの電流リーク量が最小となるように設計される。
【００５１】
あるいは好ましくは、各書込ドライバトランジスタは、周辺回路中の他のトランジスタのうちのゲート絶縁膜厚が最小である少なくとも一部のトランジスタよりも、ゲート絶縁膜厚が大きい。
【００５２】
この発明のさらに他の１つの構成に従う薄膜磁性体記憶装置は、各々が磁気的に書込まれた記憶データに応じて電気抵抗が変化する磁気抵抗素子を含む、行列状に配置された複数の磁性体メモリセルと、複数の磁性体メモリセルのうちのアドレス信号に対応する選択メモリセルへ印加するデータ書込磁界を選択的に発生させるための複数の書込電流線と、選択メモリセルに対するデータ読出およびデータ書込を実行するための周辺回路とを備え、周辺回路は、複数の書込電流線にそれぞれ対応して設けられ、データ書込電流を対応する電流書込線へ供給する複数の書込ドライバトランジスタを含み、複数の書込ドライバトランジスタは、ＳＯＩ構造を有する。
【００５３】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
【００５４】
［実施の形態１］
図１は、本発明の実施の形態１に従うＭＲＡＭデバイスのアレイ構成を示す回路図である。
【００５５】
図１を参照して、実施の形態１に従うＭＲＡＭデバイス１は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される複数のＭＴＪメモリセルＭＣによって形成されるメモリセルアレイ１０と、ロウアドレスＲＡに基づいてメモリセルアレイ１０における行選択を実行する行デコーダ２０と、列アドレスＣＡに基づいてメモリセルアレイ１０における列選択を実行する列デコーダ２５とを備える。
【００５６】
メモリセルアレイ１０においては、メモリセル行にそれぞれ対応してリードワード線ＲＷＬ１〜ＲＷＬｎ、ディジット線ＤＬ１〜ＤＬｎおよびソース電圧線ＳＬ１〜ＳＬｎが配置され、メモリセル列にそれぞれ対応してビット線ＢＬ１〜ＢＬｍが設けられる。なお、以下においては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ディジット線ＤＬ１〜ＤＬｎ、ビット線ＢＬ１〜ＢＬｍおよびソース電圧線ＳＬ１〜ＳＬｎを総称して、リードワード線ＲＷＬ、ディジット線ＤＬ、ビット線ＢＬおよびソース電圧線ＳＬともそれぞれ表記する。また、信号、信号線およびデータの２値的な高電圧状態（たとえば電源電圧Ｖｃｃ）および低電圧状態（たとえば接地電圧ＧＮＤ）を、「Ｈレベル」および「Ｌレベル」ともそれぞれ称することとする。
【００５７】
各ＭＴＪメモリセルＭＣは、図１１に示したのと同様に構成され、対応するビット線ＢＬおよびソース電圧線ＳＬの間に直列に接続されたトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを有する。アクセストランジスタＡＴＲのゲートは対応するリードワード線ＲＷＬと接続されている。アクセストランジスタＡＴＲのソースには、対応するソース電圧線ＳＬによって接地電圧ＧＮＤが供給される。トンネル磁気抵抗素子ＴＭＲは、記憶データに応じた方向に磁化されて、電気抵抗ＲｍａｘおよびＲｍｉｎのいずれかを有する。
【００５８】
各ＭＴＪメモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子ＴＭＲ、アクセストランジスタＡＴＲのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた２種類の正規メモリセルの電気抵抗についても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔＲ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すものとする。
【００５９】
次に、メモリセルアレイ１０周辺の構成について説明する。
ＭＲＡＭデバイス１は、さらに、各メモリセル行に対応して、電源電圧Ｖｃｃとディジット線ＤＬの一端との間に設けられたディジット線ドライバトランジスタ４１を備える。ディジット線ドライバトランジスタ４１は、たとえばＮチャネルＭＯＳトランジスタで構成される。ディジット線ドライバトランジスタ４１のゲートには、データ書込時において、対応するメモリセル行がデータ書込対象に選択されたときにＨレベルに活性化されるデコード信号が行デコーダ２０から与えられる。
【００６０】
したがって、選択行のディジット線ＤＬは、ディジット線ドライバトランジスタ４１のターンオンに応答して、その一端および他端を電源電圧Ｖｃｃおよび接地電圧ＧＮＤとそれぞれ接続される。この結果、選択行のディジット線に、電源電圧Ｖｃｃから接地電圧ＧＮＤへ所定方向のデータ書込電流を流すことができる。一方、データ読出時には、各メモリセル行においてディジット線ドライバトランジスタ４１はターンオフされて、各ディジット線ＤＬには電流が流れない。
【００６１】
行デコーダ２０は、データ読出時において、ロウアドレスＲＡに基づいて、選択行のリードワード線ＲＷＬをＨレベルに活性化し、非選択行のリードワード線ＲＷＬをＬレベルに非活性化する。行デコーダ２０は、図示しないＲＷＬドライバを含んでいるものとする。一方、データ書込時においては、各リードワード線ＲＷＬはＬレベルに非活性化される。
【００６２】
ＭＲＡＭデバイス１は、さらに、メモリセルアレイ１０に隣接する領域に設けられた複数のデータバスＤＢ１およびＤＢ２と、ＤＢ１′およびＤＢ２′とを備える。データバスＤＢ１およびＤＢ２と、ＤＢ１′およびＤＢ２′とは、メモリセルアレイ１０を挟んで互いに反対側の領域に配置される。
【００６３】
ＭＲＡＭデバイス１は、さらに、メモリセル列（すなわち、ビット線ＢＬ１〜ＢＬｍ）にそれぞれ対応して設けられた、コラム選択ゲートトランジスタＣＳＧ１〜ＣＳＧｍと、ビット線ドライバＢＤＶａ１〜ＢＤＶａｍおよびＢＤＶｂ１〜ＢＤＶｂｍとをさらに備える。以下においては、コラム選択ゲートトランジスタＣＳＧ１〜ＣＳＧｍ、ビット線ドライバＢＤＶａ１〜ＢＤＶａｍ，ＢＤＶｂ１〜ＢＤＶｂｍをそれぞれ総称して、コラム選択ゲートトランジスタＣＳＧおよびビット線ドライバＢＤＶａ，ＢＤＶｂとも称することとする。
【００６４】
ビット線ＢＬは、対応するコラム選択ゲートトランジスタＣＳＧを介して、データバスＤＢ１およびＤＢ２の所定の一方と接続される。図１においては、奇数行のビット線がデータバスＤＢ１と対応づけられ、偶数行のビット線がデータバスＤＢ２と対応づけられる構成が示される。たとえばビット線ＢＬ１はコラム選択ゲートトランジスタＣＳＧ１を介してデータバスＤＢ１と接続され、ビット線ＢＬ２は、コラム選択ゲートトランジスタＣＳＧ２を介してデータバスＤＢ２と接続される。
【００６５】
ＭＲＡＭデバイス１は、さらに、データバスの本数に応じて定められるｋ本（ｋ：自然数）のコラム選択線ＣＳＬ１〜ＣＳＬｋを備える。図１に示す構成においては、２本のデータバスＤＢ１およびＤＢ２を用いてデータ読出を実行する構成となっているので、ｋ＝ｍ／２で示される。
【００６６】
列デコーダ２５は、列アドレスＣＡのデコード結果、すなわち列選択結果に応じて、コラム選択線ＣＳＬ１〜ＣＳＬｋのうちの、列選択結果に対応する１本を選択状態（Ｈレベル）に活性化する。以下においては、コラム選択線ＣＳＬ１〜ＣＳＬｋを総称してコラム選択線ＣＳＬとも称することとする。
【００６７】
各コラム選択ゲートトランジスタＣＳＧのゲートには所定のコラム選択線ＣＳＬが接続される。１本のコラム選択線ＣＳＬは、それぞれが異なるデータバスと接続された複数のコラム選択ゲートトランジスタのゲートと電気的に結合される。たとえば、データバスＤＢ１およびＤＢ２とそれぞれ接続されるコラム選択ゲートトランジスタＣＳＧ１およびＣＳＧ２では、各々のゲートに共通のコラム選択線ＣＳＬ１が接続される。
【００６８】
ビット線ＢＬ１〜ＢＬｍに対応して設けられた、ビット線ドライバＢＤＶａ１〜ＢＤＶａｍの各々の構成は同様であり、ビット線ドライバＢＤＶｂ１〜ＢＤＶｂｍの構成は同様であるので、ここでは代表的にビット線ドライバＢＤＶａ１，ＢＤＶｂ１の構成について説明する。
【００６９】
ビット線ドライバＢＤＶａ１は、電源電圧Ｖｃｃとビット線ＢＬ１の一端側（列デコーダ２５側）との間に接続されたビット線ドライバトランジスタ５１と、ビット線ＢＬ１の一端側と接地電圧ＧＮＤとの間に接続されたビット線ドライバトランジスタ５２と、ビット線ドライバトランジスタ５１および５２のゲート電圧をそれぞれ制御するための論理ゲート５３および５５とを有する。
【００７０】
論理ゲート５３は、データバスＤＢ１、データ書込時にＨレベルに設定される制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をビット線ドライバトランジスタ５１のゲートに出力する。論理ゲート５５は、データバスＤＢ１の反転レベル、制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をビット線ドライバトランジスタ５２のゲートに出力する。
【００７１】
これに対して、ビット線ドライバＢＤＶｂ１は、電源電圧Ｖｃｃとビット線ＢＬ１の他端側（列デコーダ２５の反対側）との間に接続されたビット線ドライバトランジスタ６１と、ビット線ＢＬ１の他端側と接地電圧ＧＮＤとの間に接続されたビット線ドライバトランジスタ６２と、ビット線ドライバトランジスタ６１および６２のゲート電圧をそれぞれ制御するための論理ゲート６３および６５とを有する。
【００７２】
ビット線ドライバトランジスタ５１，５２，６１，６２は、たとえば、小さいトランジスタサイズで十分な書込電流を供給するために、相対的に電流駆動能力の大きいＮチャネル型ＭＯＳトランジスタで構成される。
【００７３】
論理ゲート６３は、データバスＤＢ２の反転レベル、制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をビット線ドライバトランジスタ６１のゲートに出力する。論理ゲート６５は、データバスＤＢ２、制御信号ＷＥおよびコラム選択線ＣＳＬ１の３つの電圧レベル間のＡＮＤ論理演算結果をビット線ドライバトランジスタ６２のゲートに出力する。
【００７４】
ＭＲＡＭデバイス１は、データ入力回路８０をさらに備える。データ入力回路８０は入力バッファ機能を含み、外部から入力された入力データＤＩＮに応じて、データバスＤＢ１，ＤＢ２およびＤＢ１′，ＤＢ２′の電圧を駆動する。データバスＤＢ１およびＤＢ１´のペアならびにデータバスＤＢ２およびＤＢ２′のペアを用いて、それぞれのペアにおいて１ビットずつのデータ書込が実行される。
【００７５】
たとえば、書込データがＨレベル（“１”）のときには、データバスＤＢ１またはＤＢ１′がＨレベル（電源電圧Ｖｃｃ）に駆動され、データバスＤＢ２またはＤＢ２′が、Ｌレベル（接地電圧ＧＮＤ）に駆動される。これに対して、書込データがＬレベル（“０”）のときには、データバスＤＢ１またはＤＢ１′がＬレベル（接地電圧ＧＮＤ）に駆動され、データバスＤＢ２またはＤＢ２′がＨレベル（電源電圧Ｖｃｃ）に駆動される。
【００７６】
これにより、Ｈレベルデータの書込時（ＤＩＮ＝“１”）には、選択列のビット線ＢＬに、ビット線ドライバＢＤＶａからＢＤＶｂに向かう方向にデータ書込電流＋Ｉｗが流される。Ｌレベルデータの書込時（ＤＩＮ＝“０”）には、選択列のビット線ＢＬに、Ｈレベルデータ書込時と反対方向、すなわち、ビット線ドライバＢＤＶｂからＢＤＶａへ向かう方向にデータ書込電流−Ｉｗが流される。
【００７７】
ディジット線ＤＬを流れるデータ書込電流は、ＭＴＪメモリセルＭＣにおいて磁化困難軸方向に沿った磁界を発生する。一方、ビット線を流れる、書込データに応じた方向のデータ書込電流は、ＭＴＪメモリセルＭＣにおいて磁化容易軸方向に沿った磁界を発生させる。対応するディジット線ＤＬおよびビット線ＢＬの両方にデータ書込電流が流されたメモリセルＭＣにおいて、ビット線ＢＬを流れるデータ書込電流の方向に応じた書込データが磁気的に書込まれる。
【００７８】
ＭＲＡＭデバイス１では、同一のコラム選択線ＣＳＬに対応する２本のビット線（偶数列および奇数列）を用いて、２ビットのデータ書込が並列に実行される。たとえば、コラム選択線ＣＳＬ１の選択時には、ビット線ＢＬ１には、データバスＤＢ１およびＤＢ１´の電圧設定に応じたデータ書込電流が流され、ビット線ＢＬ２には、データバスＤＢ２およびＤＢ２´の電圧設定に応じたデータ書込電流が流される。したがって、ビット線ＢＬ１およびＢＬ２にそれぞれ対応する２個の選択メモリセルに対するデータ書込が並列に実行される。
【００７９】
ＭＲＡＭデバイス１は、さらに、各ビット線ＢＬに対応して設けられたプリチャージトランジスタ６７と、センスアンプ回路７０と、センス選択ゲートトランジスタ７１，７２と、データ出力回路７５とを備える。
を含む。
【００８０】
プリチャージトランジスタ６７は、プリチャージ電圧Ｖｐｃと各ビット線ＢＬとの間に電気的に結合される。プリチャージトランジスタ６７は、プリチャージ信号φＰＲに応答してオンする。たとえば、プリチャージ電圧Ｖｐｃとして接地電圧ＧＮＤを用いることができる。
【００８１】
プリチャージ信号φＰＲは、ＭＲＡＭデバイス１のスタンバイ期間と、ＭＲＡＭデバイス１のアクティブ期間内におけるデータ書込動作およびデータ読出動作の前後等において、各ビット線ＢＬをプリチャージするために活性化される。一方、ＭＲＡＭデバイスのアクティブ期間におけるデータ書込およびデータ読出動作時においては、プリチャージ信号φＰＲはＬレベルに非活性化される。これに応答して、各ビット線ＢＬは、プリチャージ電圧Ｖｐｃ（接地電圧ＧＮＤ）と切離される。
【００８２】
センス選択ゲートトランジスタ７１および７２は、データバスＤＢ１およびＤＢ２とセンスアンプ回路７０との間にそれぞれ接続される。センス選択ゲートトランジスタ７１および７２のゲートには、データ読出時に選択的にＨレベルに設定されるセンス選択信号ＳＡ１およびＳＡ２がそれぞれ入力される。センス選択ゲートトランジスタ７１および７２は、たとえばＮチャネルＭＯＳトランジスタで構成される。したがって、データ読出時においては、センス選択ゲートトランジスタ７１および７２の一方がオンして、データバスＤＢ１およびＤＢ２の一方がセンスアンプ回路７０と接続される。
【００８３】
データ読出時には、さらに、選択行のリードワード線ＲＷＬおよび選択列に対応するコラム選択線ＣＳＬが活性化される。この結果、センスアンプ回路７０−センス選択ゲートトランジスタ（７１または７２）−選択データバス（ＤＢ１またはＤＢ２）−コラム選択ゲートトランジスタＣＳＧ−選択ビット線−トンネル磁気抵抗素子ＴＭＲ−アクセストランジスタＡＴＲ−ソース電圧線ＳＬ−接地電圧ＧＮＤの読出電流経路が形成されて、選択メモリセルの電気抵抗（すなわち記憶データ）に応じた読出電流Ｉｓが流される。
【００８４】
この構成では、読出電流Ｉｓは、選択メモリセルを通過するメモリセル電流Ｉｃｅｌｌに相当し、選択メモリセルの電気抵抗がＲｍａｘおよびＲｍｉｎであるときに、それぞれＩｓ（Ｒｍａｘ）およびＩｓ（Ｒｍｉｎ）となるように設計されている。センスアンプ回路７０へ与えられる基準電流Ｉｒｅｆは、上記Ｉｓ（Ｒｍａｘ）およびＩｓ（Ｒｍｉｎ）の中間値に設計された一定電流である。なお、図１に示されるように、複数のデータバスＤＢ１，ＤＢ２を選択的にデータ読出に使用する構成としているので、ビット線ＢＬ１〜ＢＬｍを１本のデータバスと接続する構成と比較して、読出電流経路に接続されるターンオフ状態のコラム選択ゲートトランジスタＣＳＧの個数が削減されている。
【００８５】
データ出力回路７５は、出力バッファ機能を含み、センスアンプ回路７０によって生成された読出データを出力データＤＯＵＴとして外部へ出力する。
【００８６】
以上説明したＭＲＡＭデバイスにおけるデータ書込およびデータ読出動作を、図２および図３を用いて説明する。
【００８７】
図２を参照して、データ書込時においては、各リードワード線ＲＷＬはＬレベル（接地電圧ＧＮＤ）に非活性化され、選択行のディジット線ＤＬが活性化される。さらに、図示しないが、選択列のコラム選択線ＣＳＬが活性化される。
【００８８】
これにより、選択行のディジット線ＤＬおよび選択列のビット線ＢＬには、一定方向のデータ書込電流Ｉｐおよび書込データに応じた方向のデータ書込電流±Ｉｗがそれぞれ供給される。ここで、データ書込電流±Ｉｗは、異なる方向のデータ書込電流＋Ｉｗおよび−Ｉｗを総称したものである。この結果、選択行のディジット線および選択列のビット線の交点に位置する選択メモリセルに対して、データ書込が実行される。
【００８９】
データ読出時においては、選択行に対応するリードワード線ＲＷＬがＨレベルに活性化される一方で、各ディジット線ＤＬは、非活性化されて電流は流されない。また、図示しないが、選択列のコラム選択線ＣＳＬが活性化される。
【００９０】
選択列のビット線ＢＬは、選択メモリセルを介して接地電圧ＧＮＤへプルダウンされる。センスアンプ回路７０は、データバスＤＢ１またはＤＢ２を介して、選択列のビット線ＢＬを接地電圧ＧＮＤと異なる所定電圧Ｖｒｅｆと接続する。所定電圧Ｖｒｅｆは、トンネル磁気抵抗素子ＴＭＲの特性、たとえば、トンネル膜の信頼性や接合抵抗差ΔＲ（＝Ｒｍａｘ−Ｒｍｉｎ）の現われやすさを考慮して、一般的には０．５Ｖ程度に設定される。
【００９１】
このとき、選択列のビットを含む読出電流経路には、選択メモリセルの記憶データに応じた読出電流Ｉｓが流れる。この読出電流Ｉｓと上述の基準電流Ｉｒｅｆとの電流差を検知することによって、選択メモリセルの記憶データを読出すことができる。なお、センスアンプ回路７０としては、電流差を増幅・検知するための一般的な構成が適用可能であるので、その詳細な回路構成については説明を省略する。
【００９２】
図３には、データ読出動作のバリエーションが示される。図３に示されたデータ読出動作においては、センスアンプ回路７０は、データバスＤＢ１またはＤＢ２を介して、選択列のビット線ＢＬに一定の読出電流Ｉｓを供給する。これに応じて、選択列のビット線ＢＬには、選択メモリセルの２種類の電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）に応じた電圧Ｖ１またはＶ０が、読出電流Ｉｓに基づいて発生される。
【００９３】
したがって、上記の電圧Ｖ１およびＶ０の中間レベルに対応して設計された所定電圧Ｖｒと、選択ビット線と接続されたデータバスＤＢ１またはＤＢ２の電圧との電圧差を検知することによって、選択メモリセルの記憶データを読出すことができる。なお、このようなデータ読出動作に用いられるセンスアンプ回路７０としては、電圧差を増幅・検知するための一般的な構成が適用可能であるので、その詳細な回路構成については説明を省略する。また、図３に示されたデータ書込動作については、図２と同様であるので説明は繰り返さない。
【００９４】
図２および図３のいずれのデータ読出動作も、読出電流経路を流れる読出電流Ｉｓに基づいて実行されるので、読出電流へのリーク電流の影響が大きくなれば、データ読出マージンの低下を招いてしまう。
【００９５】
たとえば、選択ビット線上の非選択セルにおける、トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとの間での接合リーク電流およびアクセストランジスタのチャネルを介して接地電圧ＧＮＤへ至るチャネルリーク電流、あるいは、アクセストランジスタＡＴＲで生じるゲートリーク電流がこのようなリーク電流の原因となる。また、同様のリーク電流は、ターンオフされたコラム選択ゲートトランジスタＣＳＧやビット線ドライバトランジスタ５１，５２，６１，６２でも発生する可能性がある。
【００９６】
次に、読出電流経路からのオフリーク電流を抑制するための構成について説明する。
【００９７】
図４は、読出電流経路に接続されるトランジスタ群の実施の形態１に従う構造例を示す断面図である。
【００９８】
図４を参照して、読出電流経路に接続されるトランジスタ群に含まれるアクセストランジスタＡＴＲおよび周辺回路トランジスタＰＴＲの少なくとも一部は、図４に示されるようなＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）構造で設けられる。すなわち、絶縁膜上に形成された半導体層を用いて作製される。
周辺回路トランジスタＰＴＲは、たとえば図１におけるコラム選択ゲートトランジスタＣＳＧ、ビット線ドライバトランジスタ５１，５２，６１，６２およびセンス選択ゲートトランジスタ７１，７２に相当する。
【００９９】
アクセストランジスタＡＴＲおよび周辺回路トランジスタＰＴＲは、半導体基板ＳＵＢ上に設けられた絶縁体層２００上に形成された半導体層２０５を用いて作製される。半導体層２０５の異なるトランジスタに対応する領域間は、絶縁膜２５０によって電気的に分離されている。
【０１００】
アクセストランジスタＡＴＲは、半導体層２０５に作製された、ソースおよびドレインに相当する不純物領域１１０，１２０（ｎ型領域）と、ボディ領域２１０（ｐ型）とを有する。リードワード線ＲＷＬに相当するゲート領域１３０は、このようなボディ領域２１０の上面にゲート絶縁膜を介して形成される。アクセストランジスタＡＴＲの上部領域における信号線群およびトンネル磁気抵抗素子ＴＭＲとの接続関係は図１５に示したとおりであるので詳細な説明は繰返さない。
【０１０１】
同様に、周辺回路トランジスタＰＴＲは、絶縁体層２００の上に形成された半導体層２０５に作製された、ソースおよびドレインに相当する不純物領域１１０♯，１２０♯（ｎ型領域）と、ボディ領域２１０♯（ｐ型）と、ボディ領域２１０♯の上面にゲート絶縁膜を介して形成されたゲート領域１３０♯とを有する。不純物領域１１０♯および１２０♯とそれぞれ接続される金属配線２６１および２６２、ならびに、ゲート領域１３０♯に形成されたゲート配線は、図１に示した所定の接続関係を実現するために、所望のノードと電気的に結合される。
【０１０２】
このように、読出電流経路に接続されたトランジスタ群の少なくとも一部をＳＯＩ構造で作製することによって、読出電流経路に接続されたトランジスタ群におけるターンオフ時のリーク電流を抑制することができる。この結果、所定の設計に従って、読出電流または、読出電流によって選択ビット線に生じる電圧が選択メモリセルの記憶データ（電気抵抗）を正確に反映するようになるので、データ読出マージンを確保することができる。
【０１０３】
図５は、読出電流経路に接続されるトランジスタ群における実施の形態１に従う設計パラメータの設定を示す第１の図である。
【０１０４】
図５を参照して、アクセストランジスタＡＴＲのしきい値電圧Ｖｔｈ（ＭＣ）、ゲート長Ｌｇ（ＭＣ）およびゲート絶縁膜厚Ｔｏｘ（ＭＣ）は、周辺回路を構成するトランジスタのうちの、オフリーク電流の抑制よりも高速動作化を優先して設計された周辺回路トランジスタＰＴＲ♯の同種のパラメータを考慮して設計される。図５に示された周辺回路トランジスタＰＴＲ♯は、たとえば、図２における行デコーダ２０、列デコーダ２５およびデータ入力回路８０およびデータ出力回路７５を構成するトランジスタ群に相当する。
【０１０５】
周辺回路トランジスタＰＴＲ♯のしきい値電圧はＶｔｈ（ＰＲ）であり、ゲート長およびゲート絶縁膜厚は、それぞれＬＧ（ｍｉｎ）およびＴｏｘ（ｍｉｎ）で示される。すなわち，周辺回路トランジスタＰＴＲ♯は、周辺回路を構成するトランジスタのうちの、最小のゲート長Ｌｇ（ｍｉｎ）を有するトランジスタ、最小のゲート絶縁膜厚Ｔｏｘ（ｍｉｎ）を有するトランジスタ、およびしきい値電圧の絶対値の最小値Ｖｔｈ（ＰＲ）を有するトランジスタを総括的に示したものである。すなわち、周辺回路トランジスタＰＴＲ♯は、単位サイズ当たりの電流リーク量が最大であるトランジスタをも総括的に示している。
【０１０６】
アクセストランジスタＡＴＲにおいて、選択ビット線上の非選択メモリセルでのチャネルを介したオフリーク電流を抑制するために、図４に示したＳＯＩ構造化の採用に加えて、ゲート長Ｌｇ（ＭＣ）を長くすることによってチャネルオフリーク電流が抑制され、ゲート絶縁膜厚Ｔｏｘ（ＭＣ）の厚膜化によってゲートリーク電流を抑制することができる。したがって、アクセストランジスタＡＴＲにおいて、ゲート長はＬｇ（ＭＣ）＞Ｌｇ（ｍｉｎ）を満足するように設計され、ゲート絶縁膜厚は、Ｔｏｘ（ＭＣ）＞Ｔｏｘ（ｍｉｎ）を満足するように設計される。
【０１０７】
また、しきい値電圧の絶対値について、Ｖｔｈ（ＭＣ）＞Ｖｔｈ（ＰＲ）と設計することもチャネルリーク電流の抑制に効果がある。しきい値電圧は、トランジスタの基板に注入される不純物濃度や、ゲート絶縁膜厚の調整によって異なるレベルに設計することが可能である。この結果、アクセストランジスタＡＴＲの単位サイズの電流リーク量は、周辺回路トランジスタＰＴＲ♯よりも小さくなる。
【０１０８】
図６は、読出電流経路に接続されたトランジスタ群におけるゲートリーク電流を抑制するための設計パラメータの設定を説明する図である。
【０１０９】
図６を参照して、ゲート領域１３０とボディ領域との間に生じるゲートリーク電流は、ゲート長Ｌｇ（ＭＣ）が長いほど顕著となる。すなわち、図５で説明したように、ゲート長Ｌｇ（ＭＣ）を長くすると、チャネルリーク電流の抑制には効果がある反面で、ゲートリーク電流は増加してしまう。したがって、ゲートリーク電流の影響の方が大きい場合には、アクセストランジスタＡＴＲのゲート長については、Ｌｇ（ＭＣ）＝Ｌｇ（ｍｉｎ）とした方がトータルのリーク電流を抑制することができる。
【０１１０】
すなわち、アクセストランジスタＡＴＲのゲート長Ｌｇ（ＭＣ）については、チャネルリークおよびゲートリークのいずれの影響がより大きいかを考慮して、設計する必要がある。
【０１１１】
なお、図５および図６に示した、しきい値電圧、ゲート長およびゲート絶縁膜厚の設計は、読出電流経路に接続されたアクセストランジスタＡＴＲ以外のトランジスタ群、すなわち、図４に示された周辺回路トランジスタＰＴＲについても、同様に適用することが可能である。
【０１１２】
これにより、実施の形態１に従う構成によれば、読出電流経路に接続されたターンオフ状態のトランジスタ群によるリーク電流を抑制して、データ読出マージンを確保することが可能である。
【０１１３】
なお、図４〜図６に示したアクセストランジスタＡＴＲにおいて、図１６に示した構造と同様に、不純物領域１１０を行方向に延在して形成して、ソース電圧線ＳＬとして作用させることもできる。
【０１１４】
［実施の形態１の変形例］
図７は、実施の形態１の変形例に従うＭＲＡＭデバイスのアレイ構成を示す回路図である。
【０１１５】
図７を参照して、実施の形態１の変形例に従うＭＲＡＭデバイス２は、図１に示された実施の形態に従うＭＲＡＭデバイス１と比較して、リードゲートトランジスタＲＧ１〜ＲＧｍをさらに備える点と、ビット線ＢＬとデータバスＤＢ１およびＤＢ２との間の接続構成が異なる点とで相違する。
【０１１６】
実施の形態１の変形例に従う構成においては、コラム選択ゲートトランジスタＣＳＧ１〜ＣＳＧｍは、対応するビット線ＢＬ１〜ＢＬｍと電源電圧Ｖｃｃとの間に電気的に結合される。なおコラム選択ゲートトランジスタＣＳＧ１〜ＣＳＧｍのオン・オフ制御については、図１と同様であるので詳細な説明は繰返さない。
【０１１７】
リードゲートトランジスタＲＧ１〜ＲＧｍは、データバスＤＢ１およびＤＢ２の所定の一方と接地電圧ＧＮＤとの間に電気的に結合されて、そのゲートは、ビット線ＢＬ１〜ＢＬｍとそれぞれ接続される。以下においては、リードゲートトランジスタＲＧ１〜ＲＧｍをリードゲートトランジスタＲＧとも総称する。
【０１１８】
このような構成とすることにより、データ読出時に選択ビット線は、対応するコラム選択ゲートトランジスタＣＳＧを介して電源電圧Ｖｃｃにプルアップされる一方で、選択メモリセルを介して接地電圧ＧＮＤにプルダウンされる。したがって、選択ビット線には、選択メモリセルの電気抵抗（すなわち記憶データ）に応じた電位が生じる。選択メモリセル列のリードゲートトランジスタは、選択ビット線の電位に応じた駆動力で、データバスＤＢ１およびＤＢ２の所定の一方を、接地電圧ＧＮＤへ駆動する。
【０１１９】
したがって、センスアンプ回路７０によって、データバスＤＢ１またはＤＢ２の通過電流と、所定の基準電流Ｉｒｅｆ´との電流差を比較することによって、実施の形態１で説明したのと同様のデータ読出を実行できる。
【０１２０】
あるいは、データバスＤＢ１およびＤＢ２の各々の所定電圧にプリチャージした後に、データ読出動作を開始すれば、データバスＤＢ１またはＤＢ２の電圧変化は、選択メモリセルの記憶データに応じたものとなる。したがって、センスアンプ回路７０によって、選択メモリセルに対応する一方のデータバスの電圧を検知することによっても、選択メモリセルからのデータ読出を実行することができる。
【０１２１】
このように、リードゲートトランジスタＲＧを介して、データバスＤＢ１もしくはＤＢ２を駆動する構成とすることにより、選択メモリセルを通過する電流経路のＲＣ負荷を抑制することができるので、データ読出動作の高速化が可能となる。
【０１２２】
実施の形態１の変形例に従う構成においては、実施の形態１で説明した読出電流経路は、概念上、選択メモリセルの通過電流（メモリセル電流Ｉｃｅｌｌ）の経路と、データバスＤＢ１，ＤＢ２およびリードゲートトランジスタＲＧを通過する読出駆動電流Ｉｒｇの経路との両方を含んでいる。
【０１２３】
非選択列のリードゲートトランジスタは、ターンオフ状態でデータバスＤＢ１，ＤＢ２と接続されるので、リードゲートトランジスタＲＧについても、実施の形態１に示した読出電流経路に接続されるトランジスタ群と同様に、図４から図６に示された構造もしくはパラメータ設計とすれば、そのリーク電流を抑制してデータ読出マージンを確保することが可能となる。
【０１２４】
［実施の形態２］
ＭＲＡＭデバイスにおいては、データ書込磁界の発生によってＭＴＪメモリセル上のデータ書込を実行するので、データ書込時には、選択行および選択列にそれぞれ対応するデジット線ＤＬおよびビット線ＢＬに十分なデータ書込電流を供給する必要がある。
【０１２５】
したがって、データ書込電流を供給するためのドライバトランジスタ群、すなわち、図１および図７に示したディジット線ドライバトランジスタ４１ならびにビット線ドライバトランジスタ５１、５２、６１および６２は、十分な電流駆動能力を有するために比較的大きなトランジスタサイズで設計する必要がある。したがって、これらのドライバトランジスタにおけるターンオフ時のリーク電流が、スタンドバイ電流を増加させて、ＭＲＡＭデバイス全体での低消費電力化を阻害する危険性もある。実施の形態２に従う構成においては、これらのデータ書込用のドライバトランジスタ群におけるリーク電流の抑制について説明する。
【０１２６】
図８は、データ書込用のドライバトランジスタ群の実施の形態２に従う構造例を示す断面図である。
【０１２７】
図８を参照して、書込ドライバトランジスタＤＴＲは、図４で説明したのと同様のＳＯＩ構造で設けられる。なお、書込ドライバトランジスタＤＴＲは、図１および図７に示したドライバトランジスタ４１、５１、５２、６１および６２に相当する。
【０１２８】
書込ドライバトランジスタＤＴＲは、図４に示されたアクセストランジスタＡＴＲおよび周辺回路トランジスタＰＴＲと同様に、半導体基板ＳＵＢ上に設けられた絶縁体層２００上に形成された半導体層２０５を用いて作製される。
【０１２９】
書込ドライバトランジスタＤＴＲは、絶縁体層２００の上に形成された半導体層２０５に作製された、ソースおよびドレインに相当する不純物領域１１１，１２１（ｎ型領域）と、ボディ領域２１１（ｐ型）とを有する。ボディ領域２１１の上面にゲート絶縁膜を介して形成されたゲート領域１３１とを有する。不純物領域１１１および１２１とそれぞれ接続される金属配線ならびに、ゲート領域１３１に形成されたゲート配線は、図１あるいは図７に示した所定の接続関係を実現するために、所望のノードと電気的に結合される。図４と同様に、半導体層２０５の異なるトランジスタに対応する領域間は、絶縁膜２５０によって電気的に分離されている。
【０１３０】
このように、比較的大きなトランジスタサイズを有する書込ドライバトランジスタをＳＯＩ構造で作製することによって、ターンオフ時のリーク電流を抑制して、スタンドバイ電流の抑制ならびにＭＲＡＭデバイス全体の低消費電力化を図ることができる。
【０１３１】
図９および図１０は、データ書込用のドライバトランジスタ群における実施の形態２に従う設計パラメータの設定を示す図である。
【０１３２】
図９および図１０を参照して、書込ドライバトランジスタＤＴＲのしきい値電圧Ｖｔｈ（ＤＴ）、ゲート長Ｌｇ（ＤＴ）およびゲート絶縁膜厚Ｔｏｘ（ＤＴ）についても、図５および図６で説明した周辺回路トランジスタＰＴＲ♯の同種のパラメータを考慮して設計される。すなわち、書込ドライバトランジスタＤＴＲにおいても、オフリーク電流を抑制するために、図８に示したＳＯＩ構造化の採用に加えて、ゲート長Ｌｇ（ＤＴ）を長くすることによってチャネルオフリーク電流が抑制され、ゲート絶縁膜厚Ｔｏｘ（ＤＴ）の厚膜化によってゲートリーク電流の抑制を抑制することができる。したがって、書込ドライバトランジスタＤＴＲにおいて、ゲート長はＬｇ（ＤＴ）＞Ｌｇ（ｍｉｎ）を満足するように設計され、ゲート絶縁膜厚は、Ｔｏｘ（ＤＴ）＞Ｔｏｘ（ｍｉｎ）を満足するように設計される。また、しきい値電圧の絶対値について、Ｖｔｈ（ＤＴ）＞Ｖｔｈ（ＰＲ）と設計することもチャネルリーク電流の抑制に効果がある。この結果、書込ドライバトランジスタＤＴＲの単位サイズの電流リーク量は、周辺回路トランジスタＰＴＲ♯よりも小さくなる。
【０１３３】
あるいは、図１０を参照して、ゲート領域１３１とボディ領域との間に生じるゲートリーク電流の影響の方がチャネルリーク電流よりも大きい場合には、書込ドライバトランジスタＤＴＲのゲート長については、Ｌｇ（ＤＴ）＝Ｌｇ（ｍｉｎ）とした方がトータルのリーク電流を抑制することができる。すなわち、書込ドライバトランジスタＤＴＲのゲート長Ｌｇ（ＤＴ）についても、図６で説明したのと同様に、チャネルリークおよびゲートリークのいずれの影響がより大きいかを考慮して設計すればよい。
【０１３４】
このようなパラメータ設計とすることによって、比較的大きなトランジスタサイズで構成される書込ドライバトランジスタ群におけるターンオフ時のリーク電流を抑制することができる。この結果、スタンドバイ電流を削減して、ＭＲＡＭデバイス全体の低消費電力化を図ることができる。
【０１３５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３６】
【発明の効果】
請求項１から１３に記載の薄膜磁性体記憶装置は、読出電流の経路に接続されたトランジスタ群におけるターンオフ時のリーク電流を抑制することができる。したがって、読出電流または、読出電流によって生じる電圧が選択メモリセルの電気抵抗、すなわち記憶データを正確に反映するようになるので、データ読出マージンを確保することができる。
【０１３７】
請求項１４に記載の薄膜磁性体記憶装置は、選択メモリセルの通過電流のＲＣ負荷を低減できるので、請求項１または７に記載の薄膜磁性体記憶装置が奏する効果に加えて、データ読出を高速化できる。
【０１３８】
請求項１５から１９に記載の薄膜磁性体記憶装置は、比較的大きなトランジスタサイズで構成される書込ドライバトランジスタ群におけるターンオフ時のリーク電流を抑制することができる。したがって、スタンドバイ電流を削減して、ＭＲＡＭデバイス全体の低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に従うＭＲＡＭデバイスのアレイ構成を示す回路図である。
【図２】図１に示したＭＲＡＭデバイスにおけるデータ書込およびデータ読出動作を説明する第１の波形図である。
【図３】図２に示したＭＲＡＭデバイスにおけるデータ書込およびデータ読出動作を説明する第２の波形図である。
【図４】読出電流経路に接続されるトランジスタ群の実施の形態１に従う構造例を示す断面図である。
【図５】読出電流経路に接続されるトランジスタ群における実施の形態１に従う設計パラメータの設定を示す第１の図である。
【図６】読出電流経路に接続されるトランジスタ群における実施の形態１に従う設計パラメータの設定を示す第２の図である。
【図７】実施の形態１の変形例に従うＭＲＡＭデバイスのアレイ構成を示す回路図である。
【図８】データ書込用のドライバトランジスタ群の実施の形態２に従う構造例を示す断面図である。
【図９】データ書込用のドライバトランジスタ群における実施の形態２に従う設計パラメータの設定を示す第１の図である。
【図１０】データ書込用のドライバトランジスタ群における実施の形態２に従う設計パラメータの設定を示す第２の図である。
【図１１】ＭＴＪメモリセルの構成を示す概略図である。
【図１２】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１３】データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関連を示す概念図である。
【図１４】ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図１５】半導体基板上に接続されたＭＴＪメモリセルの第１の構造例を示す図である。
【図１６】半導体基板上に接続されたＭＴＪメモリセルの第２の構造例を示す図である。
【符号の説明】
１，２　ＭＲＡＭデバイス、１０　メモリセルアレイ、２０　行デコーダ、２５　列デコーダ、４１　ディジット線ドライバトランジスタ、５１，５２，６１，６２　ビット線ドライバトランジスタ、６７　プリチャージトランジスタ、７０　センスアンプ回路、７１，７２　センス選択ゲートトランジスタ、７５　データ出力回路、８０　データ入力回路、１１０，１１０♯，１１１，１２０，１２０♯，１２１　不純物領域（ソース／ドレイン）、１３０，１３０♯，１３１ゲート領域、２００　絶縁体層、２０５　半導体層、２１０，２１０♯，２１１　ボディ領域、２５０　絶縁膜、ＡＴＲ　アクセストランジスタ、ＢＤＶａ，ＢＤＶｂ　ビット線ドライバ、ＢＬ　ビット線、ＣＳＧ　コラム選択ゲートトランジスタ、ＣＳＬ　コラム選択線、ＤＢ１，ＤＢ１´，ＤＢ２，ＤＢ２´　データバス、ＤＬ　ディジット線、ＤＴＲ　書込ドライバトランジスタ、ＧＮＤ　接地電圧、Ｉｃｅｌｌ　メモリセル電流、Ｉｐ，±Ｉｗ　データ書込電流、Ｉｒｅｆ，Ｉｒｅｆ´　基準電流、Ｉｒｇ　読出駆動電流、Ｉｓ　読出電流、ＭＣ　ＭＴＪメモリセル、ＰＴＲ，ＰＴＲ♯　周辺回路トランジスタ、ＲＧ　リードゲートトランジスタ、ＲＷＬ　リードワード線、ＳＡ１，ＳＡ２　センス選択信号、ＳＬ　ソース電圧線、ＴＭＲ　トンネル磁気抵抗素子、Ｔｏｘ　ゲート絶縁膜厚、Ｖｃｃ　電源電圧。
【図１】
2004096002.tif 000003
【図２】
2004096002.tif 000004
【図３】
2004096002.tif 000005
【図４】
2004096002.tif 000006
【図５】
2004096002.tif 000007
【図６】
2004096002.tif 000008
【図７】
2004096002.tif 000009
【図８】
2004096002.tif 000010
【図９】
2004096002.tif 000011
【図１０】
2004096002.tif 000012
【図１１】
2004096002.tif 000013
【図１２】
2004096002.tif 000014
【図１３】
2004096002.tif 000015
【図１４】
2004096002.tif 000016
【図１５】
2004096002.tif 000017
【図１６】
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