(57)【要約】【課題】メモリ配列中の電気的に隔離されたメモリセルを非フローティング状態へ引き寄せる。【解決手段】メモリ配列は、複数のメモリセルを含み、メモリセル１２は、各々が、１つ又はそれより多くのゲートから成り、又複数のメモリセルのゲートを制御するためのワード線２０を含む。ドライバ２６が、第１の位置においてワード線２０へ結合される。ドライバ２６は、メモリセル１２のゲートを駆動するため動作可能である。ロード素子４０が、第１の位置から離れた第２の位置においてワード線２０へ結合される。ロード素子４０は、ドライバ２６から電気的に隔離された一組のメモリセルを本質的に非フローティング状態へ引き寄せるため動作可能である。【選択図】図１
2004103231.tif 000002
【特許請求の範囲】
【請求項１】
　メモリデバイスであって、
　各々が１つ又はそれより多くのゲートから成る複数のメモリセルと、
　当該複数のメモリセルのゲートを制御するためのワード線と、
第１の位置においてワード線に結合されるドライバであって、当該複数ドライバは当該複数のメモリセルのゲートを駆動するため動作可能である前記ドライバと、
　当該第１の位置から離れた第２の位置の当該ワード線へ結合され、当該ドライバから電気的に隔離している複数のメモリセルの１つ又はそれより多くを非フローティング状態へ引き寄せるため動作可能なロード素子と、を包含するメモリデバイス。
【請求項２】
　メモリ配列中の電気的に隔離されたメモリセルを非フローティング状態へ引き寄せるための方法であって、
　メモリデバイスを準備し、このメモリデバイスは、
　複数のメモリセルであって、その各々がワード線により制御される１つ又はそれより多くのゲートを含む前記複数のメモリセルと、
　当該複数のメモリセルのゲートを駆動するためワード線の第１の位置へ結合されるドライバと、
　当該第１の位置から離れた第２の位置の当該ワード線へ結合されるロード素子とを含み、
　当該ドライバから電気的に隔離した複数のメモリセルの１つ又はそれより多くを当該ロード素子で非フローティング状態へ引き寄せる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、一般に集積回路の分野に関し、より詳しくは、メモリ配列中の電気的に隔離されたメモリセルを非フローティング（non-floating）状態に引き寄せるためのシステム及び方法に関する。
【背景技術】
【０００２】
　近代のテレビジョン、電話、ラジオ及び計算機の様な電子機器は、一般に半導体素子により作られる。半導体素子は、これらが極めて小型で且つ比較的安価であるため電子機器において好ましい。加えて、半導体素子は、これらが移動部品を持たず、電荷担体の運動に基づいているため非常に信頼性が高い。
【０００３】
　固体デバイスは、トランジスタ、コンデンサ、抵抗器、及び他の半導体デバイスでもよい。典型的にこの様な素子は、基板の中及び上に形成され、集積回路を形成するため相互接続される。現在、半導体チップ上の半導体素子の密度を増加するため半導体素子の縮小に対する大きな要求があり、これら素子は、より固着し且つ消費電力が少ない。メモリ素子に対して、金属ストラッピングを持つ高抵抗ポリシリコンのワード線の代わりに低抵抗金属のワード線の使用を含むようになつた。相互接続における小さな欠陥又は破損は、電気的漏洩及び他の問題を引き起こすことがある。
【０００４】
　本発明の１つの実施例によれば、メモリ配列（アレイ）は、複数のメモリセルを含み、メモリセルの各々が１つ又はそれより多いゲートから成り、また複数のメモリセルのゲートを制御するためのワード線を含む。ドライバは、第１の位置（ロケーション）においてワード線と結合する。このドライバは、メモリセルのゲートを駆動するため動作可能である。ロード素子は、第１の位置から離れた第２の位置においてワード線と結合する。ロード素子は、ドライバから電気的に隔離した１組のゲートを非フローティング状態へ引き寄せるため動作可能である。
【０００５】
　本発明の技術的利点は、改良されたメモリ配列の提供を含む。特に、浮遊しているメモリセルによる問題を減少又は除去することによりメモリセルを使用するメモリ配列の信頼性を増大させることが出来る。電気的に隔離されたメモリセルはロード素子により非フローティング状態へ引き寄せられる。ロード素子は、比較的に安価で小寸法のもので良い。ロード素子が小寸法であることは、最小の作業のし直しのみで現存する技術の中へ組み込むことを可能にする。特定の実施例においては、ロード素子は、各メモリ配列の周辺において、メモリセルの未使用列（カラム）の中へ組み込むことが出来る。
【０００６】
　ある実施例では、これらの技術的特徴及び利点及び／又は追加の技術的特徴及び利点のどれをも持たず、１つを持ち、幾つかを持ち、又は全部を持つことが出来る。他の技術的利点は、以下の図面、説明、及び請求項から当業者には容易に明白であろう。
【実施例１】
【０００７】
　図１は、本発明の１実施例によるメモリデバイス１０を示す。この実施例において、メモリデバイス１０は、スタテイックランダムアクセスメモリ（ＳＲＡＭ）から成る。特定の実施例において、メモリデバイス１０は、６Ｔ　ＳＲＡＭ配列から成ることが出来る。メモリ素子１０は、本発明の範囲を逸脱することなく他の形式を包含しても良いことが理解されるであろう。例えば、メモリデバイス１０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を包含しても良い。メモリデバイスは、直接又は他の方法で処理装置（プロセッサ）に接続しても良い。
【０００８】
　メモリデバイス１０は、メモリセル１２の配列を含むことが出来る。図２に関して以下により詳細に述べる様に、メモリセル１２は、情報の記憶及び検索の可能なフリップフロップ又はトランジスタの他の構成または他の適当なデバイスを含んでも良い。
【０００９】
　複数のメモリセル１２は、一連の行（カラム）１４及び列（ロー）１６に配列することが出来る。特定の実施例においては、メモリセルの配列は、２５６の行１４と１２８の列１６から成る。メモリ素子１０は、別の適当な数の行１４及び列１６を含んでも良いことが理解されるであろう。更に、メモリセル１２は、本発明の範囲から逸脱することなく他の方法で相互に配列できることが理解されるであろう。
【００１０】
　メモリセル１２の各行１４は、ワード線２０により接続され且つ制御される。ワード線２０は、信号を伝達できるどの様な形式のコネクタでも良く、また隣接するメモリセル１２の間に接触しても良い。１実施例においては、ワード線２０は、従来の集積回路処理に従い基板の表面に形成される金属薄膜から成っても良い。特定の実施例において、ワード線２０は、金属２（ＭＥＴ　２）線から成っても良い。線２０は、複数導体の基板上に形成される他の薄膜のスタック中又は頂部上の他の様式（タイプ）または異なる金属レベルを含んでも良いことは理解されるであろう。別の実施例においては、例えば、ワード線２０は、ポリシリコンワード線から成り、そこではワード線はストラップされない。
【００１１】
　各行１４のワード線２０は、従来の技術により駆動しても良い。１実施例においては、行デコーダ２２は、アドレス指定システム２４の信号をデコードすることが出来、行ドライバ２６を起動する。行デコーダ２２及び／又はアドレス指定システム２４はデコード論理を含んでも良い。
【００１２】
　行ドライバ２６は、メモリセル１２のメモリセルにアクセスするため線２０を駆動する。ＲＡＭの様な書込み可能メモリに対しては、行ドライバ２６は、メモリセル１２のメモリセルにデータを記憶するため線２０をも駆動することが出来る。線２０は、他の方法で適当に駆動できることは理解されるであろう。
【００１３】
　メモリセル１２の各列１６はビット線３０により出力３２へ接続しても良い。１実施例において、出力３２は、メモリデバイス１０のデータを利用するデバイスに接続された線でも良い。出力３２は、メモリ素子１０のデータを使用できる如何なる様式のデバイス又はデバイスの線でよいことは理解されるであろう。ビット線３０は、１つ又はそれより多くの個々のビット線及び信号を伝達できる如何なる様式のコネクタでよい。１実施例において、ビット線３０は、従来の集積回路処理に従って基板上に形成される一つの金属導体又は多導体（poly conductor）を含んでも良い。ビット線３０は、他の様式の適当な導体から成っても良いことは理解されるであろう。
【００１４】
　各ビット線３０に沿ってメモリセルは、ビット線３０に沿って出力３２へデータを提供するため独立してアクセスされることが出来る。プリチャージ３４、マルチプレクサ３６、及び電流センサ増幅器３８は、ビット線３０と出力３２の間に配置されても良い。プリチャージ３４は、メモリ素子１０の各線３０を予備充電する。従って、メモリセルの行のデータは、その行のワード線２０を駆動することによりアクセスできる。以下により詳細に説明する様に、駆動された行のメモリセルは、それらの状態に依存して放電し又はしないことが出来る。
【００１５】
　マルチプレクサユニット３６は、複数のビット線３０からのデータを受け、データ語を作る１つ又はそれより多いマルチプレクサを含むことが出来る。１実施例においては、マルチプレクサにより作られるデータ語は、２ビットのデータを持つことができる。マルチプレクサは、他の適当な数のビットを持つデータ語を作ることが出来ることは理解されるであろう。例えば、１実施例において、マルチプレクサユニット３６内のマルチプレクサは、各々８ビット、又は１バイトのデータ語を作ることが出来る。
【００１６】
　マルチプレクサユニット３６により形成されるデータ語は、電流センサ増幅器３８により読み取られる。電流センサ増幅器３８の成果は出力３２へ渡されても良い。線３０は、他の方法で切り替えられ、駆動され及び／又は読み取られることは理解されるであろう。
【００１７】
　特定の実施例において、行１４の一つのサブセットは冗長行である。この冗長行は、対応するワード線２０において破損又は他の不連続を生じ、又は動作不能又は不完全な動作状態となった行１４の代わりに使用されることが出来る。それらの対応するドライバ２６から電気的に隔離されたセルは、「フローティング」状態にあると言うことが出来る。ここにおいて使用されるフローティング状態とは、メモリセルのゲートが強制的な電圧レベルに保持されない状態を意味する。ロード素子４０は、ドライバ２６の位置から離れた（remote）位置におけるワード線２０に結合される。各ロード素子４０は、１つ以上のセルが、ワード線破損又は他の不連続により対応するドライバ２６から電気的に隔離された場合にそれらメモリセルを非フローティング状態へ引き寄せるために動作可能なダイオード又は他のデバイスを含むことができる。ここで使用される非フローティング状態とは、メモリセルのゲートが本質的に所望の状態の約１００ｍＶ以内の強制的な電圧レベルに保持される状態を意味する。ロード素子は、図３Ａ−３Ｃに関して種々の実施例において記載される。ここに使用される「離れた（remote）」とは、ドライバとロード素子の間に少なくとも１つのメモリセルを持つことを意味する。示された実施例において、ドライバ２６は、ワード線２０の第１の端に、またロード素子４０は、ワード線２０の反対の、末端にある。
【００１８】
　メモリデバイス１０が、ＮＭＯＳ素子から成る実施例においては、ロード素子４０は、ゲートを接地状態又は本質的に接地状態へ引き寄せるため動作するプルダウン素子を含むことが出来る。メモリデバイス１０が、ＰＭＯＳ素子から成る実施例においては、ロード素子４０は、ゲートを選択された電圧レベルへ引き上げるため動作するプルアップ素子を含むことが出きる。
【００１９】
　図２は、本発明の１実施例によるメモリセル１２の詳細を示す概略図である。この実施例において、メモリセル１２は、従来の集積回路処理技術により形成された金属酸化膜半導体を含むことが出来る。メモリセル１２は、本発明の範囲内においてデータを記憶出来る如何なる様式のトタンジスタ又はデバイスを含むことが出来ることは理解されるであろう。
【００２０】
　各メモリセル１２は、スイッチ７２及び７４、並びにインバータ６８及び７０から成るラッチ７６を含むことが出来る。スイッチ７２及び７４は、ワード線２０の１つに接続しても良い。示された実施例において、ビット線３０は、ビット線６４及びビット線バー６６から成る。１実施例において、メモリセル１２は、メモリセル１２が接続されているワード線２０及びビット線３０を駆動することによりアクセスされることが出来る。メモリセル１２は、本発明の範囲内で他の方法でアクセスされることは理解されるであろう。
【００２１】
　図３Ａ−Ｃは、本発明の種々の実施例によるロード素子を示すブロック図である。示された実施例において、ロード素子は、フローティングゲートを本質的に接地された状態へ引き寄せるため動作できるプルダウン素子から成る。ここに使用される「本質的に接地された」は、接地の約１００ｍＶ以内を意味する。
【００２２】
　図３Ａに示される第１の実施例において、ロード素子４０は、ダイオードとして構成されたトランジスタから成る。図３Ａを参照すると、ドレイン電荷は、接続１０２を経由してゲート１００を起動するため流れることが出来、電圧がワード線から接地の方へ流れるようにする。特定の実施例において、ロード素子４０は、約１／２の幅対長さ比（“Ｗ／Ｌ”）を持つことができる。
【００２３】
　図３Ｂに示される第２の実施例において、ロード素子１１０は、電流源１１４に結合されたトランジスタから成る。電流源１１４からの電流はゲート１１２を起動し、ワード線からの電圧が接地の方へ流れるのを可能にする。電流源１１４は、ワード線ドライバ又は別の適当な電流源を含むことが出来る。特定の実施例において、電流源は、約５０マイクロアンペアの電流を持つ源から成る。特定の実施例において、ロード素子１１０は、約１／９のＷ／Ｌを持つ。
【００２４】
　図３Ｃに示される第３の実施例において、ロード素子１２０は、図３Ｂのロード素子１１０に関して述べた様に、電流源に結合されたトランジスタから成る。しかし、ロード素子１２０の電流源は、アドレス指定論理１２４により調整される。特定の実施例において、アドレス指定論理１２４は、冗長デコード論理を含んでも良い。特定の実施例において、ロード素子１２０は、約１／５のＷ／Ｌを持つ。
【００２５】
　図４は、本発明の１実施例に従い、メモリ配列中の電気的に隔離されたメモリセルを非フローティング状態へ引き寄せるための方法を示す流れ図である。この方法は、ステップ２００で開始され、そこでは、複数のメモリセルから成るメモリ配列が準備され、ロード素子がこの配列の各ワード線に結合されている。ドライバが、複数のメモリセルのゲートを駆動するためワード線の第１の位置に結合される。このロード素子は、第１の位置から離れたワード線の第２の位置へ結合されても良い。
【００２６】
　１つ又はそれより多くのワード線における破損又は他の不連続は、一組のメモリセルが、それらの対応するドライバから電気的に隔離される結果となり得る。ステップ２０２において、ロード素子は、図２及び３Ａ−３Ｃを参照して述べた様に、この様な電気的に隔離されたセルを非フローティング状態へ引き寄せる。
【００２７】
　本発明は、数個の実施例と共に記載されたが、無数の変化、変更、修正、変換、及び改変が当業者に対して示唆されることが出来、この様な変化、変更、修正、変換及び改変は、特許請求の範囲内に入ることを意図している。
【００２８】
　以上の説明に関して更に以下の項を開示する。
（１）メモリデバイスであって、各々が１つ又はそれより多くのゲートから成る複数のメモリセルと、複数のメモリセルのゲートを制御するためのワード線と、第１の位置においてワード線に結合され、複数のメモリセルのゲートを駆動するため動作可能なドライバと、第１の位置から離れたワード線の第２の位置に結合され、ドライバから電気的に隔離された複数のメモリセルの１つ又はそれより多くを非フローティング状態へ引き寄せるため動作可能なロード素子と、を包含する。
（２）第１項のメモリデバイスにおいて、当該メモリデバイスは、ＳＲＡＭである。
（３）第１項の集積回路において、当該ワード線は、金属薄膜から成る。
（４）第１項の集積回路において、当該ロード素子は、ダイオードから成る。
（５）第１項の集積回路において、当該ロード素子は、電流源から成る。
（６）第５項の集積回路において、当該電流源の動作は、アドレス指定論理により調整される。
（７）第１項の集積回路において、当該ロード素子は、プルダウン素子である。
（８）第１項の集積回路において、当該ロード素子は、プルアップ素子である。
（９）メモリ配列中の電気的に隔離されたメモリセルを非フローティング状態へ引き寄せる方法であって、メモリデバイスを準備し、このメモリデバイスは、各々がワード線により制御される１つ又はそれより多いゲートから成る複数のメモリセルと、当該複数のメモリセルのゲートを駆動するためワード線の第１の位置に結合されたドライバと、当該第１の位置から離れたワード線の第２の位置に結合されたロード素子とから成り、当該ドライバから電気的に隔離された複数のメモリセルの１つ又はそれより多くを当該ロード素子で引き寄せることを包含する。
（１０）ＳＲＡＭであって、各々が１つ又はそれより多いゲートを含む複数のメモリセルと、当該複数のメモリセルのゲートを制御するための金属薄膜から成るワード線と、当該複数のメモリセルのゲートを駆動するためワード線の第１の位置に結合されたドライバと、当該第１の位置から離れたワード線の第２の位置に結合され、当該ドライバから電気的に隔離されたメモリセルの１つ又はそれより多くを非フローティング状態へ引き寄せるため動作可能なロード素子とから成る。
（１１）本発明の１実施例によれば、メモリ配列は、複数のメモリセルを含み、メモリセル１２は各々が１つ又はそれより多いゲートを含み、また複数のメモリセル１２のゲートを制御するためのワード線２０を含む。ドライバ２６が第１の位置でワード線２０に結合される。ドライバ２６は、メモリセル１２のゲートを駆動可能である。ロード素子４０が、第１の位置から離れた第２の位置においてワード線２０に結合される。ロード素子４０は、ドライバ２６から電気的に隔離された一組のメモリセルを本質的に非フローティング状態へ引き寄せるため動作可能である。
【図面の簡単な説明】
【００２９】
【図１】本発明の１実施例によるメモリデバイスを示すブロック図。
【図２】本発明の１実施例による図１のメモリセルの詳細を示すブロック図。
【図３】本発明の種々の実施例による図１のロード素子の詳細を示すブロック図。
【図４】本発明の１実施例によるメモリ配列中の電気的に隔離されたメモリセルを非フローティング状態へ引き寄せるための方法を示す流れ図。
【符号の説明】
【００３０】
　１０　メモリデバイス
　１２　メモリセル
　２０　ワード線
　２６　ドライバ
　４０　ロード素子
【図１】
2004103231.tif 000003
【図２】
2004103231.tif 000004
【図３】
2004103231.tif 000005
【図４】
2004103231.tif 000006