(57)【要約】【課題】画像メモリを任意のメモリサイズに設定し、複数個の画像メモリを様々な用途に対応させることのできる画像処理装置を実現すること。【解決手段】画像メモリのｈアドレス始点及びｖアドレス始点を夫々設定する記憶回路５０７，５０８と、ｈアドレス終点及びｖアドレス終点を夫々設定する記憶回路５０９，５１０を設ける。カウンタ５０５，５０６をインクリメントし、ｈアドレス及びｖアドレスとする。比較回路５１１，５１２によってカウンタ値を比較し、所定アドレス範囲のライトイネーブル信号を出力する。この各アドレス及びライトイネーブル信号を画像メモリに与えることにより、限られたメモリサイズのメモリを大きなアドレス空間に割り付けて格納することができる。【選択図】図６
2004120770.tif 000002
【特許請求の範囲】
【請求項１】
　１組又は複数組みの撮像素子から出力され、デジタル化された画像信号を格納するための複数の画像メモリ、及び該各画像メモリのアドレス空間を制御する複数の画像メモリ制御回路を有する画像処理装置において、
　前記画像メモリ制御回路は、
　拡大した画像メモリのアドレス空間において、画像メモリを任意の位置に設定する設定手段と、
　選択された前記画像メモリに前記撮影素子の画素信号を与えるに際し、
　前記複数の画像メモリのアドレスを一連の拡張アドレス空間として持たせ、前記複数の撮像素子から出力される画素信号を、前記画像メモリにおける拡張アドレス空間内の任意の水平アドレス及び垂直アドレスに格納するようにしたものであることを特徴とする画像処理装置。
【請求項２】
　前記制御回路は、
　前記画像メモリに与える水平アドレスをカウントし、水平アドレスの終点時にクリア信号を出力するｈアドレス発生カウンタと、
　前記画像メモリに与える垂直アドレスをカウントし、垂直アドレスの終点時にクリア信号を出力するｖアドレス発生カウンタと、
　前記ｈアドレス発生カウンタから出力される水平アドレスの始点及び終点を記憶するｈアドレス記憶回路部と、
　前記ｖアドレス発生カウンタから出力される垂直アドレスの始点及び終点を記憶するｖアドレス記憶回路部と、
　前記ｈアドレス発生カウンタから出力される水平アドレスと前記ｈアドレス記憶回路部で設定された水平アドレス区間とを比較し、区間内であれば水平アドレスのイネーブル信号を出力する第１の比較回路と、
　前記ｖアドレス発生カウンタから出力される垂直アドレスと前記ｖアドレス記憶回路部で設定された垂直アドレス区間とを比較し、区間内であれば垂直アドレスのイネーブル信号を出力する第２の比較回路と、
　前記第１及び第２の比較回路が共にイネーブル信号を出力するとき、前記画像メモリにライト信号を出力するライト信号発生回路部と、を具備するものであることを特徴とする請求項１記載の画像処理装置。
【請求項３】
　前記画像メモリ制御回路は、
　前記撮像素子に与える水平アドレスをカウントし、水平アドレスの終点時にクリア信号を出力するｈアドレスカウンタと、
　前記撮像素子に与える垂直アドレスをカウントし、垂直アドレスの終点時にクリア信号を出力するｖアドレスカウンタと、
　水平アドレスの取り込み区間を記憶するｈアドレス記憶回路と、
　垂直アドレスの取り込み区間を記憶するｖアドレス記憶回路と、
　前記ｈアドレスカウンタから出力される水平アドレスビットと前記ｈアドレス記憶回路で設定された水平アドレスの上位ビットとを比較し、上位ビット以上であれば水平アドレスのイネーブル信号を出力する第１の比較回路と、
　前記ｖアドレスカウンタから出力される垂直アドレスビットと前記ｖアドレス記憶回路で設定された垂直アドレスの上位ビットとを比較し、上位ビット以上であれば垂直アドレスのイネーブル信号を出力する第２の比較回路と、
　前記第１及び第２の比較回路が共にイネーブル信号を出力するとき、前記画像メモリにライト信号を出力するライト信号発生回路部と、を具備するものであることを特徴とする請求項１記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は撮像素子等を利用して撮像した映像信号をデジタル化し、その信号を画像メモリに入力するに際し、撮像素子の画素数及び画像メモリのアドレスに対し柔軟性を向上させた画像処理装置に関するものである。
【背景技術】
【０００２】
　近年画像処理装置を含む認識システムは、部品実装機，検査機等のＦＡ分野に広く応用されているが、設備の多品種化，画像処理データの煩雑化に伴い、高度で複雑なものとなっている。認識システムに用いられるセンシングユニットとしては、ＣＣＤカメラ，レーザ装置，ラインセンサ等が現在用いられている。設備の検査精度を向上するには画像処理の高精度化が必要不可欠であり、センシングユニットも更に精度が上がったものや、新ユニットの開発が要求されるが、夫々のセンシングユニットに対し専用の信号処理装置が必要となり、その都度開発が必要となる。そこで今後ますます多様化するセンシングユニットに対し、幅広くインターフェースを可能とするために画像処理装置の汎用化が重要な課題となっている。
【０００３】
　次にファクトリオートメーション（ＦＡ）の認識システムに用いられる従来の画像処理装置について図１０及び図１１を用いて説明する。図１０は従来の認識システムにおける画像処理装置１と、これに接続されるカメラボード２、ＣＣＤカメラ３、モニタ４の構成を示すブロック図である。本図に示すように画像処理装置１は演算処理部（ＣＰＵ）５、画像メモリ制御回路６、及び画像メモリ７により構成される。
【０００４】
　又カメラボード２はＡ／Ｄ変換器８とＤ／Ａ変換器９から成り、ＣＣＤカメラ３から出力されるアナログ信号をＡ／Ｄ変換器８を通してデジタル信号として出力したり、これらのデジタル信号をＤ／Ａ変換器９を通してアナログ信号に変換して、モニタ４に表示したりするものである。
【０００５】
　図１１はＣＣＤカメラ３に取付けられた撮像素子の構成を示す概念図である。撮像素子がエリアセンサの場合、画素数は例えば水平方向に780 ドット、垂直方向に490 ドットとなる。このうち有効エリアを512 ×480 ドットとし、これらの画素信号を画像メモリ７に順次入力する。画像メモリ７は例えば512 ×512 のアドレス空間を有するＲＡＭで構成され、図１０の画像メモリ制御回路６から出力されるアドレス(adr）１０とライト信号(wrt) １１により格納される。
【０００６】
　この場合ＣＣＤカメラ３から出力される１行分のアナログデータはＡ／Ｄ変換器８によりデジタル信号に変換され、画像メモリ制御回路６の０〜511 までの水平アドレス（ｈアドレス）に従って、行単位の画素信号が格納される。次にＣＣＤカメラ３が次の行の画素信号を出力するとき、画像メモリ制御回路６は垂直アドレス（ｈアドレス）をインクリメントし、ｈアドレスを０〜511 を生成することにより、画像メモリ７に順次画素信号を格納していく。このように画像メモリ制御回路６は、ｈアドレス、ｖアドレス、及びライト信号を順序よく出力することにより、撮像素子の有効一画面の画像情報を画像メモリ７に格納することができる。
【０００７】
　一方、画像メモリ７はＣＰＵ５の主記憶装置に割付けられており、ＣＰＵ５がＣＰＵアドレス及びリードライト信号（r/w)を出力することにより、画像メモリ７の画素信号は信号処理部に転送され、ＣＰＵ５の演算信号処理により例えば被写体の大きさや位置等が検出される。
【特許文献１】特開昭５９−１２３９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　しかしながら画像処理装置の用途によってはＣＣＤカメラ３の有効エリアに違いが生じたり、ＣＣＤカメラ３の画素数の増加により画像メモリ７のメモリサイズに各種のものが要求されることがある。又ラインセンサのようにエリアセンサに比べて水平方向の画素数が数倍もある撮像素子に対しては、大きなメモリサイズが画像メモリ７に要求される。このためメモリサイズに応じて画像処理装置をその都度設定しなければならず、画像処理装置の開発及び設定の効率が悪くなるという欠点があった。
【０００９】
　又、画像メモリ７を複数個搭載した画像処理装置において、複数個のＣＣＤカメラ３を同時に制御したり、カラーカメラにおける３色の画素信号を格納したりする場合、その用途毎に異なる画像処理装置が必要となり、その開発及び設定の効率も悪くなるという問題があった。
【００１０】
　本発明はこのような従来の問題点に鑑みてなされたものであって、画像メモリを任意のメモリサイズに設定すると共に、複数個の撮像素子を設け、それらの画素信号を信号処理の用途に応じて画像メモリの所望のアドレスに格納することができる画像処理装置を実現することを目的とする。
【課題を解決するための手段】
【００１１】
　本願の請求項１の発明は、１組又は複数組みの撮像素子から出力され、デジタル化された画像信号を格納するための複数の画像メモリ、及び該各画像メモリのアドレス空間を制御する複数の画像メモリ制御回路を有する画像処理装置において、前記画像メモリ制御回路は、拡大した画像メモリのアドレス空間において、画像メモリを任意の位置に設定する設定手段と、選択された前記画像メモリに前記撮影素子の画素信号を与えるに際し、前記複数の画像メモリのアドレスを一連の拡張アドレス空間として持たせ、前記複数の撮像素子から出力される画素信号を、前記画像メモリにおける拡張アドレス空間内の任意の水平アドレス及び垂直アドレスに格納するようにしたことを特徴とするものである。
【００１２】
　本願の請求項２の発明は、請求項１の画像処理装置において、前記制御回路は、前記画像メモリに与える水平アドレスをカウントし、水平アドレスの終点時にクリア信号を出力するｈアドレス発生カウンタと、前記画像メモリに与える垂直アドレスをカウントし、垂直アドレスの終点時にクリア信号を出力するｖアドレス発生カウンタと、前記ｈアドレス発生カウンタから出力される水平アドレスの始点及び終点を記憶するｈアドレス記憶回路部と、前記ｖアドレス発生カウンタから出力される垂直アドレスの始点及び終点を記憶するｖアドレス記憶回路部と、前記ｈアドレス発生カウンタから出力される水平アドレスと前記ｈアドレス記憶回路部で設定された水平アドレス区間とを比較し、区間内であれば水平アドレスのイネーブル信号を出力する第１の比較回路と、前記ｖアドレス発生カウンタから出力される垂直アドレスと前記ｖアドレス記憶回路部で設定された垂直アドレス区間とを比較し、区間内であれば垂直アドレスのイネーブル信号を出力する第２の比較回路と、前記第１及び第２の比較回路が共にイネーブル信号を出力するとき、前記画像メモリにライト信号を出力するライト信号発生回路部と、を具備することを特徴とするものである。
【００１３】
　本願の請求項３の発明は、請求項１の画像処理装置において、前記画像メモリ制御回路は、前記撮像素子に与える水平アドレスをカウントし、水平アドレスの終点時にクリア信号を出力するｈアドレスカウンタと、前記撮像素子に与える垂直アドレスをカウントし、垂直アドレスの終点時にクリア信号を出力するｖアドレスカウンタと、水平アドレスの取り込み区間を記憶するｈアドレス記憶回路と、垂直アドレスの取り込み区間を記憶するｖアドレス記憶回路と、前記ｈアドレスカウンタから出力される水平アドレスビットと前記ｈアドレス記憶回路で設定された水平アドレスの上位ビットとを比較し、上位ビット以上であれば水平アドレスのイネーブル信号を出力する第１の比較回路と、前記ｖアドレスカウンタから出力される垂直アドレスビットと前記ｖアドレス記憶回路で設定された垂直アドレスの上位ビットとを比較し、上位ビット以上であれば垂直アドレスのイネーブル信号を出力する第２の比較回路と、前記第１及び第２の比較回路が共にイネーブル信号を出力するとき、前記画像メモリにライト信号を出力するライト信号発生回路部と、を具備することを特徴とするものである。
【００１４】
　本願の請求項１〜３の発明によれば、複数の画像メモリを用いてそのアドレス空間を拡張することができる。又各画像メモリ制御回路が互いに独立したタイミングでアドレスを出力したり、他の画像メモリ制御回路と同一タイミングで同期してアドレスを出力できる。このためラインセンサのように画素数の多い画素信号を入力して画像の処理が行える。
【発明の効果】
【００１５】
　本願の請求項１〜３の発明によれば、従来は接続されるカメラによって画像メモリのアドレス空間が異なるため、カメラに合った画像処理装置を設計する必要があったが、ここでは、複数の画像メモリを搭載した画像処理装置において、各々の画像メモリ制御回路により拡大したアドレス空間を設定できる。そして各画像メモリを任意のアドレス位置に配置し、内部同期又は外部同期で動作させることにより、限られた各々の画像メモリをより大きな１つの画像メモリとして使用することができる。従って同一の画像処理装置で複数のカメラやラインセンサ等に対応できる。
【発明を実施するための最良の形態】
【００１６】
　本発明の第１実施例における画像処理装置について図１，図２を参照しつつ説明する。図１は第１実施例の画像処理装置１００の全体構成を示すブロック図である。本図において画像メモリ制御回路１０１はアドレス発生回路１０２とライト信号発生回路１０３により構成される。アドレス発生回路１０２は画像メモリ１０４に対しアドレスadr を出力する回路である。又ライト信号発生回路１０３はアドレスadr に同期して画像メモリ１０４にライト信号wrt を出力する回路である。画像メモリ１０４は例えば１Ｍ（＝1024×1024) のアドレス空間を有するＲＡＭである。
【００１７】
　図２はアドレス発生回路１０２の詳細構成を示すブロック図である。図２においてカウンタ１０５はｈアドレス発生カウンタと呼ばれ、図１に示す画像メモリ１０４の行方向のアドレスを出力する回路である。カウンタ１０５は10ビット（＝1024) のプリセット式アップカウンタであり、その出力はｈアドレスhadrとして図１の画像メモリ１０４に出力される。又カウンタ１０６はｖアドレス発生カウンタと呼ばれ、画像メモリ１０４の列方向のアドレスvadrを出力するカウンタであり、その出力は画像メモリ１０４に出力される。尚、カウンタ１０６はカウンタ１０５と同一のカウント容量を有する10ビットのカウンタである。
【００１８】
　次に記憶回路１０７はｈアドレス始点記憶回路と呼ばれ、画像メモリ１０４のｈアドレスの始点を記憶する回路で、その出力はカウンタ１０５に与えられる。又記憶回路１０８はｖアドレス始点記憶回路と呼ばれ、画像メモリ１０４のｖアドレスの始点を記憶する回路で、その出力はカウンタ１０６に与えられる。記憶回路１０９はｈアドレス終点記憶回路と呼ばれ、画像メモリ１０４のｖアドレスの終点を記憶する回路で、その出力は比較回路１１０に与えられる。更に記憶回路１１１はｖアドレス終点記憶回路と呼ばれ、ｖアドレスの終点を記憶し、その出力を比較回路１１２に与える。ここで記憶回路１０７，１０９はｈアドレス記憶回路部を構成し、記憶回路１０８，１１１はｖアドレス記憶回路部を構成している。
【００１９】
　比較回路１１０はカウンタ１０５と記憶回路１０９の出力を比較し、その値が等しいとき、カウンタ１０５に供給されるクロック１周期分の間Ｈレベルとなるクリア信号hclrを出力する第１の比較回路である。又比較回路１１２も記憶回路１１１とカウンタ１０６の出力が等しくなったとき、カウンタ１０６に供給されるクロック１周期分の間Ｈレベルとなるクリア信号vclrを出力する第２の比較回路である。次に比較回路１１０の出力はカウンタ１０５のリセット入力端（ＲＳ）及びカウンタ１０６のクロック入力端（ＣＫ）に与えられる。又比較回路１１２の出力はカウンタ１０６のリセット入力端（ＲＳ）に与えられる。
【００２０】
　このように構成された画像処理装置１００について、図２のアドレス発生回路１０２の動作を中心に説明する。まず記憶回路１０７にｈアドレス始点ＨＳを、記憶回路１０８にｖアドレス始点ＶＳをセットする。更に記憶回路１０９にｈアドレス終点ＨＥを、記憶回路１１１にｖアドレス終点ＶＥを設定する。本実施例ではＨＳ＝ＶＳ＝０，ＨＥ＝ＶＥ＝511 に設定するものとする。カウンタ１０５のクロック入力端にクロックclk を与えると、カウンタ１０５は順次カウントアップし、いずれそのｈアドレスhadrはアドレス終点ＨＥとなる。このとき比較回路１１０はクリア信号hclrを発生する。このクリア信号hclrによりカウンタ１０５はその出力信号hadrがＨＥと等しくなり、ＨＳ＝０にリセットされる。このようにカウンタ１０５は０〜551 までカウントアップを繰り返し、ｈアドレス０〜511 を順次図１の画像メモリ１０４に出力する。
【００２１】
　一方、カウンタ１０６は比較回路１１０より出力されるクリア信号hclrによりカウントアップし、いずれそのｖアドレスvadrはＶＥと等しくなる。このとき比較回路１１２がクリア信号vclrを発生する。この信号によりカウンタ１０６はＶＳ＝０としてリセットされる。このようにカウンタ１０６はカウンタ１０５と同様に０〜511 までカウントアップを繰り返し、画像メモリ１０４にｖアドレス０〜511 を出力する。以上のような手順でｈアドレス×ｖアドレス＝512 ×512 のアドレスが画像メモリ１０４に与えられ、撮像素子の画素信号が記憶される。
【００２２】
　以上のように本実施例によれば、記憶回路１０７，１０８，１０９，１１１を用いてＨＳ，ＶＳ，ＨＥ，ＶＥの設定を夫々自由に行えるので、画像メモリ１０４のｈアドレス及びｖアドレスの範囲を任意に設定することができる。従って撮像素子の画像エリアを任意に指定することができ、例えばＮＴＳＣ，ＰＡＬといった異なった規格のカメラから画素信号を同一の画像処理装置に入力して信号処理を行うことができる。
【００２３】
　次に本発明の第２実施例における画像処理装置について図３を用いて説明する。図３は第２実施例の画像処理装置２００の全体構成を示すブロック図である。本実施例の画像処理装置２００は第１実施例と異なり、３組の画像メモリ制御回路２０１〜２０３，画像メモリ２０４〜２０６で構成される。画像メモリ制御回路２０１，２０２，２０３は夫々ｈアドレス発生及びｖアドレスを発生するアドレス発生回路２０７，２０８，２０９及び図示しないライト信号発生回路を夫々含むものとする。そしてアドレス発生回路２０７〜２０９には夫々独立してクロックclk が入力される。又アドレス発生回路２０７〜２０９の各ｈ、ｖクリア入力端には共通のクリア信号hclr，vclrのラインが接続されるものとする。そしてアドレス発生回路２０７〜２０９の出力するアドレスadr はライト信号wrt と共に画像メモリ２０４〜２０６に夫々出力される。
【００２４】
　図４は第２実施例の画像処理装置２００内に設けられたアドレス発生回路２０７〜２０９の構成を示すブロック図であり、ここではその１つをアドレス発生回路３０２として表示する。図４においてカウンタ３０５はｈアドレス発生カウンタと呼ばれ、第１実施例と同様に図示しないセット信号によりｈアドレス始点ＨＳがセットされ、クロック入力端に入力されたクロックclk によりカウントアップし、ｈアドレス終点ＨＥでクリア信号hclrを出力する回路である。カウンタ３０６はｖアドレス発生カウンタと呼ばれ、図示しないセット信号によりｖアドレス始点ＶＳがセットされ、セレクタ３０７より出力されたクリア信号hclrによりカウントアップし、ｖアドレス終点ＶＥでクリア信号vclrを出力する回路である。
【００２５】
　セレクタ３０７はカウンタ３０５より出力されるクリア信号hclrと、外部から入力されるクリア信号ex-hclr のいずれかを選択する第１のセレクタである。セレクタ３０８はカウンタ３０６より出力されるクリア信号vclrと、外部から入力されるクリア信号ex-vclr のいずれかを選択する第２のセレクタである。セレクタ３０７の出力はカウンタ３０５のクリア入力端（ＣＬ）、及びカウンタ３０６のクロック入力端（ＣＫ）に夫々与えられる。
【００２６】
　記憶回路３０９はセレクタ３０７及び３０８を制御する回路で、これより出力される制御信号se-ctlがＬレベルのとき、セレクタ３０７，３０８は内部のクリア信号hclr，vclrを夫々選択し、Ｈレベルのとき、セレクタ３０７，３０８は外部のクリア信号ex-hclr ，ex-vclr を夫々選択する。記憶回路３１０はバッファ３１１及びバッファ３１２の出力を制御する回路で、Ｌレベルの制御信号bu-ctlを出力するとき、各バッファ３１１，３１２の出力を禁止し、Ｈレベルの制御信号bu-ctlを出力するとき、バッファ３１１，３１２の入力信号をそのまま出力させる。
【００２７】
　バッファ３１２の出力は外部入力のクリア信号ex-hclr と共にセレクタ３０７に与えられ、記憶回路３０９の制御信号se-ctlに基づいてカウンタ３０５のクリア入力端（ＣＬ）、カウンタ３０６のクロック入力端（ＣＫ）に夫々与えられる。又バッファ３１１の出力は外部のクリア信号ex-vclr と共にセレクタ３０８に与えられ、記憶回路３０９の制御信号se-ctlに基づきカウンタ３０６のクリア入力端（ＣＬ）に出力される。
【００２８】
　このように構成されたアドレス発生回路３０２の動作を先に説明しておく。まず記憶回路３０９の制御信号se-ctlをＬレベルとすると、カウンタ３０５は内部のクリア信号hclrによりｈアドレス始点ＨＳがセットされる。そしてクロック入力端に入力されたクロックclk によりカウントアップし、ｈアドレス終点ＨＥでクリア信号hclrを出力する。このようにカウンタ３０５はｈアドレス始点ＨＳからｈアドレス終点ＨＥまでｈアドレスadr の発生を繰り返す。
【００２９】
　同様にカウンタ３０６はセレクタ３０７より出力されるクリア信号hclrをクロックとしてカウントアップする。そしてｖアドレス終点ＶＥでクリア信号vclrを出力する。こうしてカウンタ３０６はｖアドレス始点からｖアドレス終点までｖアドレスadr の出力を繰り返す。以上のようなクロックclk の入力による動作を内部同期と呼ぶことにする。
【００３０】
　さて、記憶回路３０９の出力する制御信号se-ctlをＨレベルにすると、セレクタ３０７は外部から入力されるクリア信号ex-hclr を選択する。このためカウンタ３０５はｈアドレス始点ＨＳがセットされ、そのクロックに従いカウントアップする。この場合、次のクリア信号hclrが入力されるまでｈアドレス始点ＨＳはセットされない。同様にカウンタ３０６は外部から入力されるクリア信号ex-vclr に従ってカウントアップするが、次のクリア信号vclrが入力されるまでｖアドレス始点はセットされない。このような外部クロックによる動作を外部同期と呼ぶことにする。
【００３１】
　記憶回路３１０の出力する制御信号bu-ctlをＨレベルにすると、カウンタ３０５のクリア信号hclr及びカウンタ３０６のクリア信号vclrが夫々バッファ３１２，３１１を介して外部に出力される。又記憶回路３１０の出力する制御信号bu-ctlをＬレベルにすると、バッファ３１２，３１１の出力はハイインピーダンスとなり、クリア信号hclr，vclrは外部に出力されなくなる。
【００３２】
　さて図３の画像メモリ２０４〜２０６は夫々１ワード長が８ビットのメモリであり、図示しない撮像素子から出力される画素信号が１ワード単位で入力される。尚、画像メモリ制御回路２０１〜２０３は第１実施例と同様に内部同期で動作させることもでき、各画像メモリ２０４〜２０６に異なるタイミングでアドレスadr を出力することもできる。
【００３３】
　次にアドレス発生回路２０７〜２０９を内部の共通クロックclk で駆動し、アドレス発生回路２０７を内部同期で動作させ、アドレス発生回路２０８，２０９を外部同期で動作させる場合について説明する。この場合アドレス発生回路２０７〜２０９のｈアドレス発生部（カウンタ３０５）及びｖアドレス発生部（カウンタ３０６）は、アドレス発生回路２０７のクリア信号hclr，vclrを共通の信号とし、同一の動作をする。そして各アドレス発生回路２０７〜２０９は同一のタイミングでアドレスadr を出力するので、画像メモリ２０４〜２０６に画素信号を同一タイミングで取込むことができる。この場合画素信号としてカラーカメラの出力であるＲ，Ｇ，Ｂの信号を入力すると、カラー画像のデータ処理を行うことができる。
【００３４】
　次にアドレス発生回路２０７，２０８を同一のタイミングで動作させ、画像メモリ２０４，２０５に同一のタイミングで画素信号を取込むと、画像メモリ２０４に画素信号の下位８ビットを、画像メモリ２０５に画素信号の上位８ビットを格納することができ、16ビットの出力形式を有する撮像素子に対してもインターフェースが可能となる。
【００３５】
　このように第２実施例によれば、画像メモリを複数搭載した画像処理装置において、内部同期及び外部同期を切換えることにより、画像メモリを独自のタイミングで制御したり、他の画像メモリ制御回路のタイミングで画像メモリを制御することができる。このため同一の画像処理装置で異なった複数のカメラやカラーカメラ及びデータビット長の長いラインセンサの画素信号を処理することができ、幅広く画像処理の対応が可能となる。
【００３６】
　次に本発明の第３実施例における画像処理装置について図５及び図６を用いて説明する。図５は第３実施例の画像処理装置４００の全体構成を示すブロック図である。本実施例の画像処理装置４００は、４組の画像メモリ制御回路４０１〜４０４，画像メモリ４０５〜４０８で構成される。画像メモリ制御回路４０１〜４０４は第１実施例と同様、アドレス発生回路とライト信号発生回路を含み、内部クロックclk と外部クロックclk により画像メモリ４０５〜４０８のアドレスadr を生成する回路である。
【００３７】
　画像メモリ４０５〜４０８は、１Ｍ＝1024×1024のアドレス空間を有するＲＡＭで構成され、各画像メモリ制御回路から出力されるアドレスadr とライト信号wrt より、複数の撮像素子又は画素数の多い単一の撮像素子から出力される画素信号を記憶する。各画像メモリ制御回路内のｈアドレス発生カウンタ及びｖアドレス発生カウンタは、夫々12ビット（０〜4095) までのアドレスをセットすることができ、画像メモリに出力するアドレスadr は10ビット（０〜1023) 幅で出力できる。画像メモリ制御回路４０１，４０２，４０３，４０４は、共通のクリア信号hclr，vclrが与えられ、夫々クロックclk-ａ，clk-ｂ，clk-ｃ，clk-ｄで駆動される。そして画像メモリ４０５，４０６，４０７，４０８に対して夫々アドレスadr-ａ，adr-ｂ，adr-ｃ，adr-ｄと、ライト信号wrt-ａ，wrt-ｂ，wrt-ｃ，wrt-d とを出力する。
【００３８】
　図６は第３実施例の画像処理装置４００における画像メモリ制御回路４０１〜４０４の構成を示すブロック図であり、その１つを画像メモリ制御回路５０１として表示する。本図においてカウンタ５０５はセット信号によりｈアドレス始点ＨＥがセットされ、クロック入力端（ＣＫ）に入力されるクロックclk によりカウントアップするｈアドレス発生カウンタである。カウンタ５０６はセット信号によりｖアドレス始点ＶＳがセットされ、クロック入力端（ＣＫ）に入力されるクリア信号hclrによりカウントアップをし、ｖアドレス終点ＶＥでクリア信号vclrを出力するｖアドレス発生カウンタである。ライト信号発生回路５０３はカウンタ５０５より出力されるｈアドレスに同期して図示しない画像メモリ５０４のライト信号wrt を発生する回路である。
【００３９】
　記憶回路５０７，５０８は夫々ｈアドレスの取込始点及び終点を記憶するｈアドレス記憶回路部で、記憶回路５０９，５１０は夫々ｖアドレスの取込始点及び終点を記憶するｖアドレス記憶回路部である。カウンタ５０５の出力するアドレスadr と記憶回路５０７，５０８の出力する始点及び終点アドレスは夫々ｈアドレスの比較回路５１１に入力される。又カウンタ５０６の出力するアドレスadr と記憶回路５０９，５１０の出力する始点アドレス及び終点アドレスは夫々ｖアドレスの比較回路５１２に出力される。
【００４０】
　比較回路５１１はカウンタ５０５の出力するアドレスadr と記憶回路５０７，５０８の始点及び終点アドレスとを比較し、そのアドレス値が始点アドレスと等しいときからＬレベルの信号を出力し、終点アドレスと等しくなればＨレベルの信号を出力する第１の比較回路である。又比較回路５１２はカウンタ５０６の出力するアドレスadr を同様に入力し、ｖアドレス取込始点と等しいときからＬレベルの信号を出力し、ｖアドレス終点と等しくなればＨレベルの信号を出力する第２の比較回路である。
【００４１】
　比較回路５１１の出力するライトイネーブル信号hawe、比較回路５１２の出力するライトイネーブル信号vawe、ライト信号発生回路５０３の出力するライト信号は、共にオア回路（ＯＲ）５１３に入力される。オア回路５１３はライトイネーブル信号hawe，vaweのいずれか一方がＨレベルのとき、又両方がＨレベルであれば、Ｈレベルのライト信号wrt を出力する。又オア回路５１３はライトイネーブル信号hawe，vaweが共にＬレベルのとき、ライト信号発生回路５０３の出力するライト信号wrt を出力する。ここでライト信号発生回路５０３とオア回路５１３は、ライト信号発生回路部を構成している。
【００４２】
　このように構成された第３実施例の画像処理装置４００内の画像メモリ制御回路５０１の動作についてのみ先に説明する。図７は画像メモリ制御回路５０１の動作を示すタイムチャートである。図７の（ａ）に示すように、カウンタ５０５のクロック入力端（ＣＫ）にクロックclk が入力されると、カウンタ５０５は（ｂ）に示すようなｈアドレスのカウントアップをする。このとき記憶回路５０７，５０８のｈアドレス始点ＨＳを例えば100 とし、ｈアドレス終点ＨＥを400 とすると、比較回路５１１は図７（ｃ）に示すようなＬレベルのライトイネーブル信号haweを出力する。こうするとオア回路５１３から図７（ｄ）に示すようにｈアドレス100 〜399 に相当する期間にライト信号wrt が出力される。
【００４３】
　同様にカウンタ５０６に図７（ｅ）に示すように、カウンタ５０５からクリア信号hclrがクロックとして入力されると、（ｆ）に示すようにカウンタ５０６は始点アドレス０から終点アドレス511 に向かってカウントアップする。そして記憶回路５０９，５１０に夫々ｖアドレス始点ＶＳ＝100 、ｖアドレス終点ＶＥ＝400 が設定されていれば、比較回路５１２から図７（ｇ）に示すようなライトイネーブル信号vaweが出力され、オア回路５１３からライト信号wrt が出力される。こうして画像メモリ５０４のアドレス空間に対し、ｈアドレス×ｖアドレス＝（100 〜399)×（100 〜399)の領域において、所望のライト信号wrt が生成される。
【００４４】
　次に第３実施例の画像処理装置４００において、外部から入力される画素信号を画像メモリの格納領域を拡張して入力し、信号処理する場合の動作について図５を用いて説明する。まず画像メモリ制御回路４０１を内部同期にし、そのｈアドレス始点を０、ｈアドレス終点を4095、ｖアドレス始点を０、ｖアドレス終点を2047に設定する。そして画像メモリ制御回路４０１のクリア信号hclr，vclrを外部に出力する。
【００４５】
　次に画像メモリ制御回路４０２〜４０４を外部同期に設定する。この場合の各ｈアドレス取込始点及び取込終点は、画像メモリ制御回路４０１には０，1024をセット、画像メモリ４０２には1024，2048をセット、画像メモリ制御回路４０３には2048, 3072をセット、画像メモリ制御回路４０４には3027, 4096をセットする。図８はこのように拡張された画像メモリのｈアドレス，ｖアドレスを示すメモリマップを示している。
【００４６】
　次に画像メモリ制御回路４０１〜４０４のｖアドレス取込始点及び終点を夫々０，1024にセットする。この場合各画像メモリ制御回路４０１〜４０４内のｈアドレス発生カウンタ，ｖアドレス発生カウンタは、画像メモリ制御回路４０１のクリア信号hclr，vclrにより０にセットされる。このとき画像メモリ制御回路４０１のライトイネーブル信号hawe，vaweは夫々Ｌレベルとなり、画像メモリ４０５にライト信号wrt が出力される。こうして第１の画素信号が格納される。画像メモリ制御回路４０１が入力されるクロック信号clk-ａによりカウントアップすると、そのｈアドレスは1024になる。この場合ライトイネーブル信号haweはＨレベルとなり、ライト信号wrt は出力されず、書込みを終了する。
【００４７】
　ｈアドレスが1024になると、次に画像メモリ制御回路４０２のライトイネーブル信号haweがＬレベルとなる。ｈアドレスの出力は10ビット幅なので10ビット以上のアドレスは無視され、ｈアドレスが1024〜2047の間は画像メモリ４０５にはｈアドレス０〜1023が出力される。
【００４８】
　同様に画像メモリ４０６に対してもライト信号wrt が出力され、第２の画素データが画像メモリ４０６に格納される。以下同様にしてｈアドレスが2048〜3071の間は画像メモリ４０７に第３の画素データが格納され、ｈアドレスが3072〜4097の間は画像メモリ４０８に第４の画素データが格納される。
【００４９】
　ｈアドレスが4095になると、画像メモリ制御回路４０１からクリア信号hclrが出力されるので、全ての画像メモリ制御回路のｈアドレス始点をセットすると共に、ｖアドレスを１つずつカウントアップし、同様の動作を繰り返す。こうしてｖアドレスが1024になったとき、画像メモリ制御回路４０１〜４０４のライトイネーブル信号vaweがＨレベルとなり、全ての画像の取込みが終了する。
【００５０】
　このように第３実施例によれば、複数の画像メモリを搭載した画像処理装置において、限られたアドレス空間の画像メモリをより大きなアドレス空間を有する配置に割り付けすることができ、例えば１行当たりの画素数の多いラインセンサに対しても、画像処理装置のハード構成を変更することなく信号処理が可能となる。
【００５１】
　次に本発明の第４実施例の画像処理装置６００について説明する。図９は第４実施例の画像処理装置に含まれる画像メモリ制御回路６０１の構成を示すブロック図である。画像メモリ制御回路６０１は図５に示す複数の画像メモリ制御回路４０１〜４０４に相当するものとする。画像メモリ制御回路６０１にはライト信号発生回路６０３、第３実施例と同様のｈアドレス発生のカウンタ６０５、及びｖアドレス発生のカウンタ６０６が設けられている。
【００５２】
　記憶回路６０７はｈアドレス取込区間を記憶する回路、記憶回路６０８はｖアドレス取込区間を記憶する回路である。カウンタ６０５の出力するｈアドレスadr と記憶回路６０７の出力するアドレス区間はｈアドレスの比較回路６０９に与えられる。同様にカウンタ６０６の出力するｖアドレスadr と記憶回路６０８の出力するｖアドレス区間はｖアドレスの比較回路６１０に与えられる。比較回路６０９は入力されたｈアドレスadr がｈアドレス区間にあるときＬレベルの信号を出力する第１の比較回路である。比較回路６１０は入力されたｖアドレスadr がｖアドレス区間にあるときＬレベルの信号を出力する第２の比較回路である。比較回路６０９から出力されるライトイネーブル信号hawe、比較回路６１０から出力されるライトイネーブル信号vawe、及びライト信号発生回路６０３から出力されるライト信号wrt はオア回路６１１に入力される。ここでライト信号発生回路６０３とオア回路６１１はライト信号発生回路部を構成している。
【００５３】
　このように構成された画像メモリ制御回路６０１において、まず第３実施例と同様、図５の画像メモリ制御回路４０１を内部同期し、そのｈアドレス始点を０、ｈアドレス終点を4095、ｖアドレス始点を０、ｖアドレス終点を2047に設定する。そしてクリア信号hclr，vclrを外部に出力する。
【００５４】
　次に画像メモリ制御回路４０２〜４０４を外部同期に設定する。この場合記憶回路６０７のｈアドレス取込区間の設定は、画像メモリ制御回路４０１を０、画像メモリ制御回路４０２を１、画像メモリ制御回路４０３を２、画像メモリ制御回路４０４を３にセットする。又記憶回路６０８のｖアドレス取込区間の設定は画像メモリ制御回路４０１〜４０４を全て０にセットする。こうすると画像メモリ制御回路４０１のクリア信号hclr，vclrにより、各画像メモリ制御回路４０１〜４０４は夫々のｈアドレスのカウンタ６０５及びｖアドレスのカウンタ６０６が共に０にセットされる。このときｈアドレスadr とｖアドレスadr は共に０なので、比較回路６０９の出力するライトイネーブル信号haweと比較回路６１０の出力するライトイネーブル信号vaweは共にＬレベルとなる。このときオア回路６１１を介し画像メモリ５０５にライト信号wrt が出力され、第１の画素信号が格納される。
【００５５】
　カウンタ６０５のクロックclk のカウントアップに伴い、ｈアドレスが1024になったとき、これより出力されるｈアドレスadr が１になり、ライトイネーブル信号haweはＨレベルとなる。この場合ライト信号wrt は出力されず書込みは終了する。次にｈアドレスが1024になると、画像メモリ制御回路４０２のライトイネーブル信号haweがＬレベルとなる。このような動作を繰り返すことによってｈアドレスが０〜1023の間は第１の画素データが格納され、ｈアドレスが1024〜2047の間は第２の画素信号が格納され、ｈアドレスが2048〜3071の間は第３の画素信号が格納され、ｈアドレスが3072〜4097の間は第４の画素信号が格納される。
【００５６】
　ｈアドレスが4095になると、画像メモリ制御回路４０１からクリア信号hclrが出力され、ｖアドレスがカウントアップする。こうしてｖアドレスが1024になったとき、カウンタ６０６のｖアドレスが１となり、夫々の画像メモリ制御回路４０１〜４０４のライトイネーブル信号vaweがＨレベルとなる。こうして全ての画像の取込みが終了する。
【００５７】
　以上のような説明で第１〜第４の画素信号を別のものとして扱ったが、図８に示すような配置のアドレス空間でライト信号を出力することにより、例えば1024×4096のアドレス空間に対しても画素信号の格納が可能となる。
【００５８】
　このように第４実施例によれば、複数の画像メモリを搭載した画像処理装置において、同一の画像処理装置で複数のカメラの画像信号の処理ができることは勿論のこと、限られた夫々の画像メモリをより大きなアドレス空間の異なる配置に割付けをすることにより、通常のカメラより１行当たりの画素信号の多いデータが出力されても、信号処理の対応が可能となる。
【産業上の利用可能性】
【００５９】
　本発明に係る画像処理装置は、複数のメモリを搭載した画像処理装置において、夫々の画像メモリ制御回路により拡大したアドレス空間を設定することができる。同一の画像処理装置で複数のカメラやラインセンサ等に対応して用いることができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施例の画像処理装置の全体構成を示すブロック図である。
【図２】第１実施例の画像処理装置におけるアドレス発生回路の詳細構成を示すブロック図である。
【図３】本発明の第２実施例における画像処理装置の全体構成を示すブロック図である。
【図４】第２実施例の画像処理装置におけるアドレス発生回路の構成を示すブロック図である。
【図５】本発明の第３実施例における画像処理装置の全体構成を示すブロック図である。
【図６】第３実施例の画像処理装置における画像メモリ制御回路の構成を示すブロック図である。
【図７】第３実施例の画像メモリ制御回路の動作を示すタイムチャートである。
【図８】第３実施例の画像処理装置に用いられる画像メモリのメモリマップを示す説明図である。
【図９】本発明の第４実施例の画像処理装置における画像メモリ制御回路の構成を示すブロック図である。
【図１０】従来の画像処理装置の構成例を示すブロック図である。
【図１１】画像処理装置に用いられる撮像素子の構成を示す概念図である。
【符号の説明】
【００６１】
　１００，２００，４００　画像処理装置
　１０１，２０１〜２０３，４０１〜４０４，５０１，６０１　画像メモリ制御回路
　１０２，２０７〜２０９，３０２　アドレス発生回路
　１０３，５０３，６０３　ライト信号発生回路
　１０４，２０４〜２０６，４０５〜４０８　画像メモリ
　１０５，１０６，３０５，３０６，５０５，５０６，６０５，６０６　カウンタ
　１０７，１０８，１０９，１１１，３０９，３１０，５０７〜５１０，６０７，６０８　記憶回路
　１１０，１１２，５１１，５１２，６０９，６１０　比較回路
　３１１，３１２　バッファ
　５１３，６１１　オア回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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