【手続補正書】
【提出日】平成26年10月17日(2014.10.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルの少なくとも一つのローカル列（１００）を含むメモリ装置において、
各々のローカル列は、
複数の前記メモリセル（１０１）が間に接続される相補的なローカルビット線（ＬＷＢＬ，ＬＷＢＬｂ）であって、各々のセルが、セルをアドレスするためのワード線（ＷＷＬ）に接続される、相補的なローカルビット線と、
前記相補的なローカルビット線が相補的なグローバルビット線（ＧＷＢＬ，ＧＷＢＬｂ）に接続するのに経由するローカル書き込みレシーバ（１０２）であって、前記相補的なグローバルビット線上の縮小された電圧振幅から、前記相補的なローカルビット線上に全電圧振幅を生み出すように構成されている、前記ローカル書き込みレシーバと、
を含み、
前記ローカル書き込みレシーバ（１０２）は、
前記相補的なローカルビット線を前記相補的なグローバルビット線に接続し、これによって前記縮小された電圧振幅を渡すのに提供される接続機構（１０６）と、
前記相補的なローカルビット線に直接接続されると共に、前記縮小された電圧振幅を、前記接続機構によって渡し、前記相補的なローカルビット線上の前記全電圧振幅に変換するように提供されるクロスカップルインバータの対（１０５）と、
を含むことを特徴とする、メモリ装置。
【請求項２】
請求項１に記載のメモリ装置であって、スタティックランダムアクセスメモリ装置であり、
前記ローカル書き込みレシーバ（１０２）のクロスカップルインバータ（１０５）は、第２のクロスカップルインバータであり、
各々のセルは、セルに書き込むための、第１のアクセストランジスタ（１０４）を介して前記相補的なローカルビット線に接続可能である第１のクロスカップルインバータの対（１０３）を含み、各々のセルの前記第１のアクセストランジスタのゲートは、セルをアドレスするための前記ワード線（ＷＷＬ）に接続されており、
前記接続機構は、第２のアクセストランジスタの対（１０６）を含み、前記第２のアクセストランジスタのゲートは、ローカル列の書き込みイネーブル信号を受信するための、ローカル列の書き込み可能線（ＷＬ＿ＷＲ）に接続されている、
メモリ装置。
【請求項３】
請求項２に記載のメモリ装置であって、前記第２のクロスカップルインバータ（１０５）は、前記第１のクロスカップルインバータ（１０３）に対してサイズが拡大されている、
メモリ装置。
【請求項４】
請求項２または３に記載のメモリ装置であって、前記列の書き込みイネーブル信号としてパルス信号を生成するためのタイミング信号生成器を含む、
メモリ装置。
【請求項５】
請求項１から４のいずれか一つに記載のメモリ装置であって、前記ローカル書き込みレシーバ（１０２）の前記クロスカップルインバータ（１０５）は、左右のＶＳＳバイアスを受信するための左右の接地レール（ＶＳＳＬ，ＶＳＳＲ）への接続を有する、
メモリ装置。
【請求項６】
請求項５に記載のメモリ装置であって、さらに、前記左右のＶＳＳバイアスを前記左右の接地レール（ＶＳＳＬ，ＶＳＳＲ）に印加するように構成されるＶＳＳバイアス回路（１１５）を含み、前記ＶＳＳバイアス回路は、前記左右のＶＳＳバイアスの間で所定の、データに依存した電位差を確立させるために提供される、
メモリ装置。
【請求項７】
請求項６に記載のメモリ装置であって、前記電位差は０．０５Ｖから０．２０Ｖの範囲にあり、好ましくは略０．１０Ｖである、
メモリ装置。
【請求項８】
請求項２から４のいずれか一つに記載のメモリ装置であって、
前記ローカル書き込みレシーバ（１０２）の前記クロスカップルインバータ（１０５）は、左右のＶＳＳバイアスを受信するための左右の接地レール（ＶＳＳＬ，ＶＳＳＲ）への接続を有し、
前記第１のクロスカップルインバータ（１０３）も、前記左右のＶＳＳバイアスを受信するための、前記左右の接地レール（ＶＳＳＬ，ＶＳＳＲ）への接続を有する、
メモリ装置。
【請求項９】
請求項８に記載のメモリ装置であって、さらに、前記左右のＶＳＳバイアスを前記左右の接地レール（ＶＳＳＬ，ＶＳＳＲ）に印加するように構成されるＶＳＳバイアス回路（１１５）を含み、前記ＶＳＳバイアス回路は、前記左右のＶＳＳバイアスの間で所定の、データに依存した電位差を確立させるために提供される、
メモリ装置。
【請求項１０】
請求項９に記載のメモリ装置であって、前記電位差は０．０５Ｖから０．２０Ｖの範囲にあり、好ましくは略０．１０Ｖである、
メモリ装置。
【請求項１１】
請求項１から１０のいずれか一つに記載のメモリ装置であって、縮小された振幅の信号としてのデータ入力情報（Ｄｉｎ＿ｉ）を、前記相補的なグローバルビット線（ＧＷＢＬ，ＧＷＢＬｂ）上に転送するための、縮小された振幅の書き込みドライバを含む、
メモリ装置。
【請求項１２】
請求項１から１１のいずれか一つに記載のメモリ装置であって、前記相補的なローカル及びグローバルビット線は書き込みビット線であり、前記装置は、読み出し動作のための別個のローカル及びグローバル読み出しビット線（ＬＲＢＬ，ＧＲＢＬ）を含み、各々のメモリセル（１０１）は、セル読み出しバッファ（２０３）を介してローカル読み出しビット線（ＬＲＢＬ）に接続可能であり、前記ローカル読み出しビット線は、ローカル読み出しバッファ（２００）を介してグローバル読み出しビット線（ＧＲＢＬ）と接続可能である、
メモリ装置。
【請求項１３】
請求項１２に記載のメモリ装置であって、前記ローカル読み出しバッファ（２００）は、二つ積み重ねられたＮＭＯＳトランジスタ（２０１，２０２）を含む、
メモリ装置。
【請求項１４】
請求項１３に記載のメモリ装置であって、前記ローカル読み出しバッファ（２００）の二つ積み重ねられたＮＭＯＳトランジスタは、前記セル読み出しバッファ（２０３）内のＮＭＯＳトランジスタに対してサイズが拡大されている、
メモリ装置。
【請求項１５】
請求項１３または１４に記載のメモリ装置であって、前記ローカル読み出しバッファ（２００）の二つ積み重ねられたＮＭＯＳトランジスタは、前記セル読み出しバッファ（２０３）のＮＭＯＳトランジスタに対して縮小された閾値電圧の作動のために構成される、
メモリ装置。
【請求項１６】
請求項１に記載のメモリ装置であって、埋め込み式ダイナミックランダムアクセスメモリ装置である、メモリ装置。
【請求項１７】
請求項１から１６のいずれか一つに記載のメモリ装置を含む、電子装置。
【請求項１８】
メモリ装置のローカル列（１００）のメモリセル（１０１）に書き込むための方法であって、
縮小された電圧振幅を、装置の相補的なグローバルビット線（ＧＷＢＬ，ＧＷＢＬｂ）に印加するステップと、
ビット線間でメモリセル（１０１）が接続される、ローカル列の相補的なローカルビット線（ＬＷＢＬ，ＬＷＢＬｂ）を、ローカル書き込みレシーバ（１０２）を用いて前記相補的なグローバルビット線に接続するステップと、
前記ローカル書き込みレシーバ（１０２）を用いて、前記相補的なグローバルビット線上の縮小された電圧振幅から、前記相補的なローカルビット線上の全電圧振幅を生み出すステップと、
ローカル列（１００）を書き込み可能にするステップと、
セルが接続されるワード線（ＷＷＬ）を用いて、前記セルをアドレスするステップと、
を含み、
前記縮小された電圧振幅から前記全電圧振幅を生み出すステップが、前記相補的なローカルビット線に直接接続されるクロスカップルインバータの対（１０５）によって実行されることを特徴とする方法。
【請求項１９】
請求項１８に記載の方法であって、前記メモリ装置はスタティックランダムアクセスメモリ装置であり、前記セルをアドレスするステップは、第１のアクセストランジスタ（１０４）を用いて、セル（１０１）の第１のクロスカップルインバータの対（１０３）を前記相補的なローカルビット線に接続することを含み、前記第１のアクセストランジスタ（１０４）のゲートは前記ワード線（ＷＷＬ）に接続される、
方法。
【請求項２０】
請求項１８または１９に記載の方法であって、前記ローカル列（１００）を書き込み可能にするステップは、前記ローカル書き込みレシーバの第２のアクセストランジスタ（１０６）のゲートが接続される、ローカル列の書き込み可能線（ＷＬ＿ＷＲ）に、パルス信号を印加することを含む、
方法。
【請求項２１】
請求項１８，１９または２０のいずれか一つに記載の方法であって、更に、左右のＶＳＳバイアスの間で所定の、データに依存した電位差を伴う、前記左右のＶＳＳバイアスをローカル書き込みレシーバ（１０２）のクロスカップルインバータ（１０５）に印加するステップを含む、
方法。
【請求項２２】
請求項１８に記載の方法であって、前記メモリ装置は埋め込み式ダイナミックランダムアクセスメモリ装置である、方法。