(57)【要約】【課題】素子分離領域間で平坦性が向上すると共に、ゲート形成工程・セルコン形成工程でマージンが増加する半導体装置及びその製造方法を提供する。【解決手段】メモリセル部１１（厚膜部）に形成され第１の素子分離領域１４によって分離された第１のゲート酸化膜１９を有する第１のＭＯＳトランジスタと、薄膜ゲート酸化膜部１２（薄膜部）に形成され第２の素子分離領域１４によって分離された第２のゲート酸化膜１１０を有する第２のＭＯＳトランジスタとを有する半導体装置であって、第１のゲート酸化膜１９は第２のゲート酸化膜１１０よりも厚く形成されており、第１の素子分離領域１４と第２の素子分離領域１４はその高さが実質的に等しく、第１の素子分離領域１４と第１のゲート酸化膜１９とはその高さが実質的に等しい。【選択図】      図２
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【特許請求の範囲】
【請求項１】
厚膜部に形成され第１の素子分離領域によって分離された第１のゲート酸化膜を有する第１のＭＯＳトランジスタと、薄膜部に形成され第２の素子分離領域によって分離された第２のゲート酸化膜を有する第２のＭＯＳトランジスタとを有する半導体装置において、
第１のゲート酸化膜は第２のゲート酸化膜よりも厚く形成されており、
第１の素子分離領域と第２の素子分離領域は、その高さが実質的に等しく、
第１の素子分離領域と第１のゲート酸化膜とは、その高さが実質的に等しいことを特徴とする半導体装置。
【請求項２】
前記厚膜部はメモリセル部を含む領域であり、前記薄膜部はメモリセル部を含む領域以外の領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート酸化膜は第１の拡散層領域上に形成され、前記第２のゲート酸化膜は第２の拡散層領域上に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記厚膜部には複数のゲート電極が形成されており、各ゲート電極の高さは実質的に等しいことを特徴とする請求項１に記載の半導体装置。
【請求項５】
厚膜部と薄膜部とを有する半導体装置の製造方法において、
厚膜部に、第１の拡散層領域及び第１の素子分離酸化膜を形成し、
薄膜部に、第２の拡散層領域及び第２の素子分離酸化膜を形成し、
第１の拡散領域上に第１のチャネル注入スルー膜を堆積し、
第２の拡散領域上に第２のチャネル注入スルー膜を堆積し、
厚膜部をマスクした状態で、薄膜部にしきい値調整用のイオン注入を行い第２のチャネル領域を形成し、
薄膜部をマスクした状態で、厚膜部にしきい値調整用のイオン注入を行い第１のチャネル領域を形成し、
薄膜部をマスクした状態で、第１の素子分離酸化膜の一部を除去し、
第１及び第２のチャネル領域上に第１のゲート酸化膜を形成し、
薄膜部の酸化膜の一部を除去することにより、第２のチャネル領域上に第２のゲート酸化膜を形成し、
厚膜部及び薄膜部にゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記厚膜部の第１の素子分離酸化膜を除去する厚さは、前記薄膜部の酸化膜を除去する厚さと実質的に等しいことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記厚膜部にしきい値調整用のイオン注入を行い前記第１のチャネル領域を形成するために使用したマスクと同一のマスクを用いて、前記第１の素子分離酸化膜の一部を除去することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２の素子分離酸化膜は、溝分離を用いて形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記厚膜部はメモリセル部を含む領域であり、前記薄膜部はメモリセル部を含む領域以外の領域であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
厚膜部と薄膜部とを有する半導体装置の製造方法において、
基板に絶縁膜を堆積してパターニングを行い、基板を所望の深さまでエッチングして埋め込み膜を堆積して平坦化処理を実施することにより、厚膜部に第１の拡散層領域及び第１の素子分離酸化膜を形成すると共に、薄膜部に第２の拡散層領域及び第２の素子分離酸化膜を形成し、
薄膜部をマスクした状態で、第１の素子分離酸化膜の一部を除去し、
第１の拡散領域上に第１のチャネル注入スルー膜を堆積し、
第２の拡散領域上に第２のチャネル注入スルー膜を堆積し、
厚膜部をマスクした状態で、薄膜部にしきい値調整用のイオン注入を行い第２のチャネル領域を形成し、
薄膜部をマスクした状態で、厚膜部にしきい値調整用のイオン注入を行い第１のチャネル領域を形成し、
第１及び第２のチャネル領域上に第１のゲート酸化膜を形成し、
薄膜部の酸化膜の一部を除去することにより、第２のチャネル領域上に第２のゲート酸化膜を形成し、
厚膜部及び薄膜部にゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
前記厚膜部の第１の素子分離酸化膜を除去する厚さは、前記薄膜部の酸化膜を除去する厚さと実質的に等しいことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記厚膜部はメモリセル部を含む領域であり、前記薄膜部はメモリセル部を含む領域以外の領域であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一基板上に異なる膜厚のゲート酸化膜を有する複数のＭＯＳトランジスタから成る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図６及び図７を参照して、従来のＭＯＳ半導体装置の製造方法について説明する（例えば、特許文献１参照）。
【０００３】
まず、図６（ａ）に示すように、メモリセル部３１及び薄膜ゲート酸化膜部３２に対して、Ｓｉ基板に拡散層領域３３および素子分離領域３４を形成し、チャネル注入スルー膜３５を堆積する。素子分離領域３４は溝分離（ＳＴＩ）を用いて形成する。
【０００４】
次に、図６（ｂ）に示すように、メモリセル部３１にマスク（レジスト３６）をかけて、メモリセル部３１以外にトランジスタのしきい値調整用のイオン注入を行いチャネル領域３７を形成する。
【０００５】
次に、図６（ｃ）に示すように、メモリセル部３１以外にマスク（レジスト３８）をかけて、メモリセル部３１にトランジスタのしきい値調整用のイオン注入を行いチャネル領域３７を形成する。
【０００６】
その後、図７（ａ）に示すように、第１のゲート酸化膜３９を形成する。
【０００７】
引き続き、図７（ｂ）に示すように、メモリセル部３１にマスク（レジスト３００）をかけて、薄膜ゲート酸化膜部３２に対して酸化膜除去を施し、第２のゲート酸化膜３１０を形成する。
【０００８】
最後に、図７（ｃ）に示すように、ゲート電極３２０を形成する。
【０００９】
上記従来技術では、メモリセル部３１には酸化膜除去が少ないため、薄膜ゲート酸化膜部３２に比べて、素子分離領域３４（ＳＴＩ）の段差が大きくなってしまうという問題がある。
【００１０】
【特許文献１】
特開２０００−１６４７２６号公報
【００１１】
【発明が解決しようとする課題】
そこで、本発明は、従来技術の問題点に鑑みて成されたものであり、その目的とするところは、素子分離領域間で平坦性が向上すると共に、ゲート形成工程・セルコン形成工程でマージンが増加する半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明では、厚膜部に形成され第１の素子分離領域によって分離された第１のゲート酸化膜を有する第１のＭＯＳトランジスタと、薄膜部に形成され第２の素子分離領域によって分離された第２のゲート酸化膜を有する第２のＭＯＳトランジスタとを有する半導体装置において、第１のゲート酸化膜は第２のゲート酸化膜よりも厚く形成されており、第１の素子分離領域と第２の素子分離領域は、その高さが実質的に等しく、第１の素子分離領域と第１のゲート酸化膜とは、その高さが実質的に等しい。
【００１３】
例えば、前記厚膜部はメモリセル部を含む領域であり、前記薄膜部はメモリセル部を含む領域以外の領域である。
【００１４】
また、前記第１のゲート酸化膜は第１の拡散層領域上に形成され、前記第２のゲート酸化膜は第２の拡散層領域上に形成されている。
【００１５】
前記厚膜部には複数のゲート電極が形成されており、各ゲート電極の高さは実質的に等しい。
【００１６】
また、本発明では、厚膜部と薄膜部とを有する半導体装置の製造方法において、
厚膜部に、第１の拡散層領域及び第１の素子分離酸化膜を形成し、
薄膜部に、第２の拡散層領域及び第２の素子分離酸化膜を形成し、
第１の拡散領域上に第１のチャネル注入スルー膜を堆積し、
第２の拡散領域上に第２のチャネル注入スルー膜を堆積し、
厚膜部をマスクした状態で、薄膜部にしきい値調整用のイオン注入を行い第２のチャネル領域を形成し、
薄膜部をマスクした状態で、厚膜部にしきい値調整用のイオン注入を行い第１のチャネル領域を形成し、
薄膜部をマスクした状態で、第１の素子分離酸化膜の一部を除去し、
第１及び第２のチャネル領域上に第１のゲート酸化膜を形成し、
薄膜部の酸化膜の一部を除去することにより、第２のチャネル領域上に第２のゲート酸化膜を形成し、
厚膜部及び薄膜部にゲート電極を形成する。
【００１７】
この場合、前記厚膜部の第１の素子分離酸化膜を除去する厚さは、前記薄膜部の酸化膜を除去する厚さと実質的に等しいことが好ましい。
【００１８】
また、望ましくは、前記厚膜部にしきい値調整用のイオン注入を行い前記第１のチャネル領域を形成するために使用したマスクと同一のマスクを用いて、前記第１の素子分離酸化膜の一部を除去する。
【００１９】
例えば、前記第１及び第２の素子分離酸化膜は、溝分離を用いて形成される。
【００２０】
例えば、前記厚膜部はメモリセル部を含む領域であり、前記薄膜部はメモリセル部を含む領域以外の領域である。
【００２１】
また、本発明では、厚膜部と薄膜部とを有する半導体装置の製造方法において、
基板に絶縁膜を堆積してパターニングを行い、基板を所望の深さまでエッチングして埋め込み膜を堆積して平坦化処理を実施することにより、厚膜部に第１の拡散層領域及び第１の素子分離酸化膜を形成すると共に、薄膜部に第２の拡散層領域及び第２の素子分離酸化膜を形成し、
薄膜部をマスクした状態で、第１の素子分離酸化膜の一部を除去し、
第１の拡散領域上に第１のチャネル注入スルー膜を堆積し、
第２の拡散領域上に第２のチャネル注入スルー膜を堆積し、
厚膜部をマスクした状態で、薄膜部にしきい値調整用のイオン注入を行い第２のチャネル領域を形成し、
薄膜部をマスクした状態で、厚膜部にしきい値調整用のイオン注入を行い第１のチャネル領域を形成し、
第１及び第２のチャネル領域上に第１のゲート酸化膜を形成し、
薄膜部の酸化膜の一部を除去することにより、第２のチャネル領域上に第２のゲート酸化膜を形成し、
厚膜部及び薄膜部にゲート電極を形成する。
【００２２】
この場合、前記厚膜部の第１の素子分離酸化膜を除去する厚さは、前記薄膜部の酸化膜を除去する厚さと実質的に等しいことが好ましい。
【００２３】
例えば、前記厚膜部はメモリセル部を含む領域であり、前記薄膜部はメモリセル部を含む領域以外の領域である。
【００２４】
【作用】
いわゆるマルチオキサイドゲート電極を用いると、厚膜部（メモリセル部等）の素子分離領域で段差が生じる。本発明では、その段差をゲート電極形成前に厚膜部にエッチングを施すことにより低減する。この結果、素子分離領域間で平坦性が向上するため、ゲート形成工程・セルコン形成工程でもマージンが増える。
【００２５】
【発明の実施の形態】
（第１の実施の形態）
図１及び図２を参照して、本発明の第１の実施の形態によるＭＯＳ半導体装置の製造方法について説明する。
【００２６】
図１（ａ）に示すように、メモリセル部１１及び薄膜ゲート酸化膜部１２に対して、Ｓｉ基板に拡散層領域１３および素子分離領域１４を形成し、チャネル注入スルー膜１５を堆積する。ここで、素子分離領域１４は溝分離（ＳＴＩ）を用いて形成する。
【００２７】
次に、図１（ｂ）に示すように、メモリセル部１１にマスク（レジスト１６）をかけて、メモリセル部１１以外にトランジスタのしきい値調整用のイオン注入を行いチャネル領域１７を形成する。
【００２８】
次に、図１（ｃ）に示すように、メモリセル部１１以外にマスク（レジスト１８）をかけて、メモリセル部１１にトランジスタのしきい値調整用のイオン注入を行いチャネル領域１７を形成すると共に、図２（ａ）に示すように、同じマスク（レジスト１８）を使用して、メモリセル部１１の酸化膜除去を行う。ここで、酸化膜除去の厚さは、後述の第２のゲート酸化膜形成時に行う酸化膜除去による膜厚程度である。また、マスクとして、マルチオキサイドの反転マスクを使用しても良い。
【００２９】
その後、図２（ｂ）に示すように、第１のゲート酸化膜１９を形成する。
【００３０】
引き続き、図２（ｃ）に示すように、レジスト１００をマスクとして使用して、薄膜ゲート酸化膜部１２に対して酸化膜除去を施し、第２のゲート酸化膜１１０を形成する。
【００３１】
最後に、図２（ｄ）に示すように、ゲート電極１２０を形成する。
【００３２】
（第２の実施の形態）
図３から図５を参照して、本発明の第２の実施の形態によるにＭＯ半導体装置の製造方法について説明する。
【００３３】
図３（ａ）に示すように、メモリセル部２１及び薄膜ゲート酸化膜部２２に対して、Ｓｉ基板に第１絶縁膜２３及び第２絶縁膜２４を堆積し、拡散層領域２５および素子分離領域２６となる領域のパターニングを行い、素子分離領域２６となる領域の第１絶縁膜２３及び第２絶縁膜２４にエッチングを施し、シリコン基板を所望の深さまでエッチングする。
【００３４】
次に、図３（ｂ）に示すように、埋め込み膜２７を堆積し、ＣＭＰ（ケミカル・メカニカル・ポリッシング）により平坦化を行う。
【００３５】
その後、図３（ｃ）に示すように、薄膜ゲート酸化膜部２２にマスク（レジスト２８）をかけて、メモリセル部２１の酸化膜除去を行う。ここで、酸化膜除去の厚さは、後述の第２ケート酸化膜形成時に行う酸化膜除去による膜厚程度である。
【００３６】
次に、図４（ａ）に示すように、第１絶縁膜２３及び第２絶縁膜２４をウェット処理により取り除き、注入スルー膜２９（犠牲酸化膜）を形成する。
【００３７】
その後、図４（ｂ）に示すように、メモリセル部２１にマスク（レジスト２００）をかけて、メモリセル部２１以外にトランジスタのしきい値調整用のイオン注入を行いチャネル領域２１０を形成する。
【００３８】
その後、図４（ｃ）に示すように、メモリセル部２１以外にマスク（レジスト２２０）をかけて、メモリセル部２１にトランジスタのしきい値調整用のイオン注入を行いチャネル領域２１０を形成する。
【００３９】
その後、図５（ａ）に示すように、第１のゲート酸化膜２３０を形成する。
【００４０】
引き続き、図５（ｂ）に示すように、レジスト２４０をマスクとして使用して、薄膜ゲート酸化膜部２２に対して酸化膜除去を施し、第２のゲート酸化膜２５０を形成する。
【００４１】
最後に、図５（ｃ）に示すように、ゲート電極２６０を形成する。
【００４２】
【発明の効果】
本発明によれば、メモリセル内の素子分離領域で拡散層と酸化膜の段差を抑制できる。
【００４３】
また、ゲートフォトリソグラフィー（ＰＲ）工程での平坦性が向上するためフォトリソグラフィー（ＰＲ）でのマージンが向上する。
【００４４】
また、ゲート電極形成時も薄膜部と厚膜部の素子分離領域の段差がないためエッチング時間が低減でき、ゲート酸化膜破れに対してマージンが増える。
【００４５】
また、素子分離領域上のゲート高さが拡散層上のゲートと同程度まで低くなるため、セルコンボトム寸法が確保できセルコン抵抗が低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＭＯＳ半導体装置の製造方法について説明するための図である。
【図２】本発明の第１の実施の形態によるＭＯＳ半導体装置の製造方法について説明するための図である。
【図３】本発明の第２の実施の形態によるＭＯＳ半導体装置の製造方法について説明するための図である。
【図４】本発明の第２の実施の形態によるＭＯＳ半導体装置の製造方法について説明するための図である。
【図５】本発明の第２の実施の形態によるＭＯＳ半導体装置の製造方法について説明するための図である。
【図６】従来のＭＯＳ半導体装置の製造方法について説明するための図である。
【図７】従来のＭＯＳ半導体装置の製造方法について説明するための図である。
【符号の説明】
１１  メモリセル部
１２  薄膜ゲート酸化膜部
１３  拡散層領域
１４  素子分離領域
１５  チャネル注入スルー膜
１６  レジスト
１７  チャネル領域
１８  レジスト
１９  第１ゲート酸化膜
１００  レジスト
１１０  第２ゲート酸化膜
１２０  ゲート電極
【図１】
2004356220.tif 000003
【図２】
2004356220.tif 000004
【図３】
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【図４】
2004356220.tif 000006
【図５】
2004356220.tif 000007
【図６】
2004356220.tif 000008
【図７】
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