(57)【要約】【課題】ナノメータースケールのデバイス設計方法が適用可能な半導体装置を提供することを課題とする。【解決手段】１０１７ｃｍ−３以下の不純物濃度の高抵抗領域と該高抵抗領域を挟む第１の高濃度領域と第２の高濃度領域とを持つシリコン柱と、該高抵抗領域上を囲む絶縁体と、該絶縁体を囲む導電体とを有し、該導電体が、それに印加される電圧によって、該第１の高濃度領域と第２の高濃度領域の間に流れる電流を制御し、かつ該第１の高濃度領域と第２の高濃度領域の間に電流が流れている時に、該高抵抗領域を完全空乏化させる仕事関数を持つ材料からなることを特徴とする半導体装置により上記課題を解決する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
１０１７ｃｍ−３以下の不純物濃度の高抵抗領域と該高抵抗領域を挟む第１の高濃度領域と第２の高濃度領域とを持つシリコン柱と、該高抵抗領域上を囲む絶縁体と、該絶縁体を囲む導電体とを有し、
該導電体が、それに印加される電圧によって、該第１の高濃度領域と第２の高濃度領域の間に流れる電流を制御し、かつ該第１の高濃度領域と第２の高濃度領域の間に電流が流れている時に、該高抵抗領域を完全空乏化させる仕事関数を持つ材料からなることを特徴とする半導体装置。
【請求項２】
前記高抵抗領域が、１０１０〜１０１７ｃｍ−３の不純物濃度を有する請求項１に記載の半導体装置。
【請求項３】
前記導電体が、４．２〜４．８ｅＶの仕事関数の材料からなる請求項１に記載の半導体装置。
【請求項４】
前記導電体が、ＭｏＳｉ２からなる請求項３に記載の半導体装置。
【請求項５】
前記シリコン柱が、導電体のシリコン柱の高さ方向の長さの２分の１以下の直径を有する請求項１に記載の半導体装置。
【請求項６】
前記シリコン柱が、導電体のシリコン柱の高さ方向の長さの２分の１以下１００分の１以上の直径を有する請求項５に記載の半導体装置。
【請求項７】
前記第１の高濃度領域と第２の高濃度領域が、１０１８〜１０２２ｃｍ−３の不純物濃度を有する請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。更に詳しくは、本発明は、ナノメータースケールのデバイス設計方法が適用可能な半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
近年ＬＳＩの高速化と低消費電力化の要求に伴い、２００２年のＩＴＲＳロードマップＵｐｄａｔｅ版によると、高速向けのＬＳＩの場合は２００９年に、低消費電力向けのＬＳＩの場合は２０１３年にゲート長２０ｎｍのＭＯＳＦＥＴが要求されている。一般に、ＭＯＳＦＥＴのゲート長を短くすると、しきい値電圧の低下、スイッチング特性を決めるサブスレッショルドスウィングＳの増加、Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ（ＤＩＢＬ）効果の増加などの問題が生じる。そのため、ＭＯＳＦＥＴの安定性が低下する。
【０００３】
上記課題を解決しうる将来のＬＳＩ、特にＣＭＯＳスケーリングには優れた短チャネル効果に対する耐性を持つ新しいゲート構造を立体的にした３次元構造型ＭＯＳＦＥＴが必要となる。そのような３次元構造型ＭＯＳＦＥＴとして、Ｄｏｕｂｌｅ  Ｇａｔｅ  ＭＯＳＦＥＴ（別名ＦｉｎＦＥＴ）、Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）（特開平４−２６４７７６号公報：特許文献１、特開平６−５３５１３号公報：特許文献２）などが提案されている。
この内、ＳＧＴは基板に対してソース、ゲート、ドレインが垂直方向に配置されており、ゲートが柱状半導体層を取り囲む構造をしている。従って、ＳＧＴは平面型ＭＯＳＦＥＴに比べて占有面積が大きく縮小される。そのためＳＧＴは、ＤＲＡＭ、Ｆｌａｓｈ  ＥＥＰＲＯＭ、ＣＭＯＳへの応用が非常に期待されている。
【０００４】
従来のポリシリコンゲートを用いたＭＯＳＦＥＴのスケーリング方法をナノメータースケールのＳＧＴへ適用すると、しきい値電圧を調整するためにゲートで囲まれた柱状半導体層（チャネル）の不純物濃度を高くすることが必要となる。
しかしながら、チャネルの不純物濃度を高くすることが困難であるため、ゲートで囲まれたチャネルを完全空乏動作させることが難しく、更にチャネルのキャリア移動度の劣化により駆動電流が低下するなどの問題が生じる。
【０００５】
【特許文献１】
特開平４−２６４７７６号公報
【特許文献２】
特開平６−５３５１３号公報
【０００６】
【課題を解決するための手段】
かくして本発明によれば、１０１７ｃｍ−３以下の不純物濃度の高抵抗領域と該高抵抗領域を挟む第１の高濃度領域と第２の高濃度領域とを持つシリコン柱と、該高抵抗領域上を囲む絶縁体と、該絶縁体を囲む導電体とを有し、
該導電体が、それに印加される電圧によって、該第１の高濃度領域と第２の高濃度領域の間に流れる電流を制御し、かつ該第１の高濃度領域と第２の高濃度領域の間に電流が流れている時に、該高抵抗領域を完全空乏化させる仕事関数を持つ材料からなることを特徴とする半導体装置が提供される。
上記構成の半導体装置によれば、導電体のシリコン柱の高さ方向の長さ（ゲート長）が７０ｎｍ以下、特に２０ｎｍ以下においても優れた安定性を示し、低オフ電流でかつ高オン電流を実現でき、超高速かつ超低消費電力ＵＬＳＩ（超大規模集積回路）を実現可能なデバイス設計方法を適用可能な半導体装置を提供することができる。
【０００７】
【発明の実施の形態】
本発明では、導電体（以下、ゲート）で囲まれたシリコン柱の領域（以下チャネル）の不純物濃度を１０１７ｃｍ−３以下の低不純物濃度にすることが一つの特徴である。更に、本発明では、チャネルの不純物濃度を上記のように低くしても、ゲート材料の仕事関数を変えることによって、しきい値電圧又はオフ電流Ｉｏｆｆを決定することができる。これに対して、従来の半導体装置では、しきい値電圧又はオフ電流Ｉｏｆｆをゲートで囲まれたチャネル領域の不純物濃度を変えることによって制御していたため、不純物濃度を１０１７ｃｍ−３以下にすることは困難であった。
【０００８】
図１（ａ）と（ｂ）を用いてエンハンスメント型のＳＧＴを実現するための従来の技術と本発明の技術の違いを説明する。ここで、ゲート電圧を印加して、電流が流れ始めるときのゲート電圧をしきい値電圧とする。また、シリコン柱をｐ型領域として説明している。
従来の技術では、ゲートで囲まれたｐ型領域の不純物濃度を上げることによって、ゲート電圧が０Ｖの時、ドレイン電流が０ＡであるＮＭＯＳのエンハンスメント型を実現している。一方、本発明の技術ではゲート材料の仕事関数を変えることによってエンハンスメント型を実現する。そのため、ゲートで囲まれたｐ型領域の不純物濃度を低くできる。その結果、ゲートで囲まれたシリコン柱のチャネルの不純物濃度が１０１７ｃｍ−３以下の高抵抗であっても、キャリア移動度を最大限に高めることができる。そのため、駆動電流の劣化を抑制することができる。より好ましい不純物濃度は、１０１０〜１０１７ｃｍ−３である。
【０００９】
なお、シリコン柱に含まれる不純物としては、ｐ型の場合、ホウ素、フッ化ホウ素等が挙げられ、ｎ型の場合、リン、砒素等が挙げられる。
本発明では、チャネルの不純物濃度を１０１７ｃｍ−３以下にするために、ゲート材料の仕事関数を変えることによって、しきい値電圧又はオフ電流Ｉｏｆｆを決定することができる。ゲート材料は、所望の仕事関数を示すことができさえすれば特に限定されないが、例えば、モリブデンシリサイド（ＭｏＳｉ２）、タングステンシリサイド（ＷＳｉ２）、ニッケルシリサイド（ＮｉＳｉ２）等が挙げられる。
【００１０】
具体的には、ＮＭＯＳの場合、ゲートで囲まれたシリコン柱の直径が１０ｎｍ、ゲート長が２０ｎｍ、絶縁体（ゲート絶縁膜）の厚さ（酸化膜換算厚）が１ｎｍのとき、オフ電流Ｉｏｆｆを１０−１２Ａ／μｍに設計するためには、４．６６８ｅＶの仕事関数を持つ材料をゲートに使用することが好ましい。そのような材料として、モリブデンシリサイドが挙げられる。
一方、ＰＭＯＳの場合、ゲートで囲まれたシリコン柱の直径が１０ｎｍ、ゲート長が２０ｎｍ、絶縁体の厚さ（酸化膜換算厚）が１ｎｍのとき、オフ電流Ｉｏｆｆを１０−１２Ａ／μｍに設計するためには、４．７８９ｅＶの仕事関数を持つ材料をゲートに使用することが好ましい。そのような材料として、モリブデンシリサイドが挙げられる。
なお、上記材料としては、モリブデンシリサイドが特に好ましい。このモリブデンシリサイドは、仕事関数の値を４．６〜４．８ｅＶまで変えることができる。
【００１１】
モリブデンシリサイドの仕事関数を調整する方法としては、モリブデンとシリコンの組成比を変えて仕事関数を調整する方法、ポリシリコンのドーピング濃度を変えて仕事関数を調整する方法などが挙げられる。
さて、ゲートで囲まれたチャネルを１０１７ｃｍ−３以下の不純物濃度である高抵抗領域にするとパンチスルー現象が発生し、ゲート制御性が劣化し、安定動作しなくなる場合がある。この場合、ゲートで囲まれた高抵抗領域に対応するシリコン柱の厚さ（シリコン柱が円柱状の場合は直径）を小さくすると、パンチスルー現象を引き起こす原因になる第１又は第２の高濃度領域（ソース又はドレイン）とチャネル間の容量が減少し、チャネルに対するゲートの制御性を向上させることができる。従って、シリコン柱の厚さを制御することによってゲート長のスケーリング則に沿う縮小を大幅に進めることができる。
【００１２】
なお、チャネルの不純物濃度が１０１７ｃｍ−３以下で、ゲート長が７０ｎｍ以下の場合、シリコン柱の厚さは３５〜０．７ｎｍであることが好ましく、ゲート長が２０ｎｍ以下の場合、１０〜０．２ｎｍであることが好ましい。
また、チャネルに対応するシリコン柱を完全空乏化することで、スイッチング特性を決めるサブスレショルドスウィングＳ値を理想値にすることができる。その結果、オフ電流を抑制できるので、高電流で駆動さすことができる半導体装置を実現可能である。
【００１３】
特に本発明では、高速化と低消費電力化の両立可能な７０ｎｍ以下、特に２０ｎｍ以下のゲート長へのスケーリングを実現しうる半導体装置を提供することができる。なお、本発明は、ゲート長を７０ｎｍ以下に限定するものではなく、７０ｎｍ以上のゲート長の半導体装置にも適用可能である。
以下、上記以外の本発明の半導体装置の構成を説明する。本発明の半導体装置は、高抵抗領域（チャネル）と該高抵抗領域を挟む第１の高濃度領域と第２の高濃度領域（ソース／ドレイン）とを持つシリコン柱と、該高抵抗領域上を囲む絶縁体（ゲート絶縁膜）と、該絶縁体を囲む導電体（ゲート）とからなる。ゲートは、それに印加される電圧によって、該ソース／ドレイン間に流れる電流を制御する。
【００１４】
ソース／ドレインを構成する不純物は、上記チャネルの不純物と同種の不純物を使用できる。通常、ソース／ドレインとチャネルとは異なる導電型を有する。ソース／ドレインの不純物濃度は、所望する半導体装置の特性により異なるが、１０１８〜１０２２ｃｍ−３程度である。
次に、ゲート絶縁膜は、特に限定されず、公知の材料からなる絶縁膜を使用することができる。例えば、シリコン酸化膜、シリコン窒化膜、及び両膜の積層体（具体的にはＯＮＯ膜等）、シリコン酸化窒化膜や、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電率膜が挙げられる。また、ゲート絶縁膜の厚さ（酸化膜換算厚）は、０．１〜１０ｎｍの範囲が好ましい。
【００１５】
また、シリコン柱の形状及び大きさは、特に限定されず、所望の特性の半導体装置を得るのに必要な形状及び大きさに調整できる。形状としては、円柱状、角柱状（基板に沿う断面が三角、四角又は多角形の場合を含む）、円錐状等の種々の形状が挙げられる。更に、一つのシリコン柱に複数の半導体装置を形成してもよく、この場合シリコン柱は複数の半導体装置を形成しうる高さを有する。
特に、シリコン柱は、ゲート長の２分の１以下の直径を有することが好ましく、２分の１以下１００分の１以上の直径を有することがより好ましい。
以下、本発明を更に具体的に説明する。
本発明の半導体装置の概略鳥瞰図を図２（ａ）に、図２（ａ）のチャネル長方向の概略断面図を図２（ｂ）に、図２（ａ）のカットラインＡ−Ａ’における概略断面図を図２（ｃ）に示す。
【００１６】
図２（ａ）に示す半導体装置は、シリコン酸化膜６上に形成されたシリコン柱に、第１の高濃度領域３と、シリコン柱に形成された１０１７ｃｍ−３以下の不純物濃度の高抵抗領域４と、第２の高濃度領域５と、高抵抗領域４を囲うゲート絶縁膜２と、該ゲート絶縁膜２を囲うゲート１とからなる。第１の高濃度領域３と第２の高濃度領域５の間に流れる電流は、ゲート１に印加する電圧によって制御される。また、ゲート１は、第１の高濃度領域３と第２の高濃度領域５の間に電流が流れている時に、高抵抗領域４が完全空乏化する仕事関数を有する材料からなる。以下、図２（ａ）に示す半導体装置を例にとり本発明を説明する。
【００１７】
なお、本発明の有効性を示すために、同じく近年３次元構造のＭＯＳＦＥＴとして注目されているＦｉｎＦＥＴとの比較を行う。比較するＦｉｎＦＥＴの概略鳥瞰図を図３（ａ）に、図３（ａ）のチャネル長方向の概略断面図を図３（ｂ）に、図３（ａ）のカットラインＢ−Ｂ’における概略断面図を図３（ｃ）に示す。図３（ａ）中、７はゲート、８はゲート絶縁膜、９は第１の高濃度領域、１０は直方体状の高抵抗領域（不純物濃度１０１７ｃｍ−３以下）、１１は第２の高濃度領域、１２はシリコン酸化膜を意味する。
【００１８】
以後、本発明の半導体装置をＢｏｄｙ  Ｉｎｔｒｉｎｓｉｃ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ（ＢＩ−ＳＧＴ）、本発明の半導体装置と比較するＦｉｎＦＥＴをＢｏｄｙ  Ｉｎｔｒｉｎｓｉｃ  Ｄｏｕｂｌｅ  Ｇａｔｅ  ＭＯＳＦＥＴ（ＢＩ−ＤＧ）と呼ぶことにする。
本発明のＢＩ−ＳＧＴと比較デバイスであるＢＩ−ＤＧについて、Ｓｉｌｖａｃｏ社の３次元デバイスシミュレータを用いて、電気的特性を比較検証し、ＢＩ−ＳＧＴが優れたトランジスタ特性を有することを説明する。
【００１９】
ＢＩ−ＳＧＴのゲートで囲まれた高抵抗領域４及びＢＩ−ＤＧのゲートで挟まれた直方体状の高抵抗領域１０の不純物濃度は、各々キャリア移動度の減少を抑制するために１０１７ｃｍ−３以下にする必要がある。ただし、３次元デバイスシミュレーションに使用した高抵抗領域の不純物濃度は０としている。
ＢＩ−ＳＧＴのゲート１及びＢＩ−ＤＧのゲート７は、メタルゲート又はメタルシリサイドゲートである。ＢＩ−ＳＧＴのゲート絶縁膜２の厚さ及びＢＩ−ＤＧのゲート絶縁膜８の厚さは１ｎｍである。このゲート絶縁膜の厚さは、ゲート長２０ｎｍの世代において適当な値である。ただし、これはゲート酸化膜換算厚であり、物理的膜厚をさらに厚くできる高誘電率ゲート絶縁膜の方が望ましい。
【００２０】
ＢＩ−ＳＧＴのゲートで囲まれた高抵抗領域４の位置する部位のシリコン柱の直径及びＢＩ−ＤＧのゲートで挟まれた直方体状の高抵抗領域１０のシリコン膜厚が５ｎｍ、１０ｎｍ、２５ｎｍのときに、ＢＩ−ＳＧＴのゲート１及びＢＩ−ＤＧのゲート７の長さであるゲート長が、それぞれ１０、２０、３０、４０、５０、６０、７０、８０、９０、１００、２００ｎｍである構造について３次元デバイスシミュレーションを行い、電気的特性を評価する。以下に、３次元デバイスシミュレーション結果から、ＢＩ−ＳＧＴが優れた短チャネル特性及びオン電流Ｉｏｎ対オフ電流Ｉｏｆｆ特性を有することを説明する。
【００２１】
＜短チャネル効果の抑制＞
図４にＢＩ−ＳＧＴとＢＩ−ＤＧのしきい値電圧のゲート長依存性を示す図を、図５にＢＩ−ＳＧＴとＢＩ−ＤＧのサブスレショルドスウィングＳのゲート長依存性を示す図を、図６にＢＩ−ＳＧＴとＢＩ−ＤＧのＤＩＢＬ効果のゲート長依存性を示す図を示す。
【００２２】
ＢＩ−ＳＧＴのゲートで囲まれた高抵抗領域４の位置する部位のシリコン柱直径及びＢＩ−ＤＧのゲートで挟まれた直方体状の高抵抗領域１０の位置する部位のシリコン膜厚は５ｎｍ、１０ｎｍ、２５ｎｍであり、ＢＩ−ＳＧＴのゲート絶縁膜２及びＢＩ−ＤＧのゲート絶縁膜８のゲート酸化膜換算厚は１ｎｍである。
図４では、ＢＩ−ＳＧＴのゲートで囲まれた高抵抗領域４の位置する部位のシリコン柱直径が５ｎｍのときのしきい値電圧をしきい値電圧シフトΔＶｔｈの基準値０とする。また、図６では、ＤＩＢＬ効果をドレイン電圧が１Ｖにおけるしきい値電圧からドレイン電圧が０．０５Ｖにおけるしきい値電圧を引いた値で定義する。
【００２３】
図４から、ＢＩ−ＳＧＴ及びＢＩ−ＤＧともゲート長が小さくなるにつれて、しきい値電圧シフトΔＶｔｈが増加する。しかし、ＢＩ−ＳＧＴはＢＩ−ＤＧより、同じシリコン柱直径とシリコン膜厚において、ゲート長１世代分しきい値電圧の低下を抑制することができる。
具体的には、ゲート長が２０ｎｍの場合、ＢＩ−ＳＧＴはゲートで囲まれた高抵抗領域４の位置する部位のシリコン柱直径が１０ｎｍにおいて、サブスレショルドスウィングＳが６３ｍＶ／ｄｅｃ、ＤＩＢＬが−１７ｍＶの優れた特性を示す（それぞれ図５及び６の●参照）。
【００２４】
一方、ＢＩ−ＤＧはゲートで挟まれた直方体状の高抵抗領域１０の位置する部位のシリコン膜厚が１０ｎｍにおいて、サブスレショルドスウィングＳが７７ｍＶ／ｄｅｃ、ＤＩＢＬが−７５ｍＶである（それぞれ図５及び６の○参照）。
サブスレショルドスウィングＳとＤＩＢＬの許容値を各々６５ｍＶ／ｄｅｃと−２５ｍＶにすると、ＢＩ−ＳＧＴのゲートで囲まれた高抵抗領域４の位置する部位のシリコン柱直径が１０ｎｍ、ＢＩ−ＤＧのゲートで挟まれた直方体状の高抵抗領域１０の位置する部位のシリコン膜厚が１０ｎｍのときの最小ゲート長は各々２０ｎｍと３０ｎｍである。
【００２５】
円柱構造のＢＩ−ＳＧＴは平面構造のＢＩ−ＤＧよりチャネルに対するゲートの制御性が高い。それゆえに、ＢＩ−ＳＧＴはＢＩ−ＤＧより短チャネル効果（ゲート長を短くしていった時に発生する、しきい値電圧の低下、サブスレショルドスウィングＳの劣化、ＤＩＢＬ効果の増加など）を効果的に抑制でき、アグレッシブなゲート長スケーリングを実現できる。
具体的には、ゲート絶縁膜のゲート酸化膜換算厚が１ｎｍの場合、ＢＩ−ＳＧＴではゲート長Ｌで短チャネル効果を抑制して安定動作させるためには、シリコン柱直径をゲート長Ｌの２分の１以下に設計すればよい。しかし、ＢＩ−ＤＧではゲート長Ｌでシリコン膜厚をゲート長Ｌの３分の１以下に設計しなければならない。つまり、同じゲート長を実現するためには、ＢＩ−ＤＧの方がプロセス要求が厳しくなる。
【００２６】
図７はＢＩ−ＳＧＴとＢＩ−ＤＧについて、ＤＩＢＬ効果のシリコン柱直径（ＢＩ−ＳＧＴ）又はシリコン膜厚（ＢＩ−ＤＧ）依存性を示す図である。ゲート長は各々、２０ｎｍ、３０ｎｍ、４０ｎｍである。
図７より、ＢＩ−ＳＧＴのシリコン柱直径及びＢＩ−ＤＧのシリコン膜厚を小さくするにつれて、ＤＩＢＬ効果は抑制されることがわかる。つまり、ＢＩ−ＳＧＴのシリコン柱直径及びＢＩ−ＤＧのシリコン膜厚を小さくすることで、ソース・チャネル間容量及びドレイン・チャネル間容量が減少し、チャネルに対するゲートによる制御性を増加させることができる。従って、短チャネル効果を抑制するためにＢＩ−ＳＧＴのシリコン柱直径、ＢＩ−ＤＧのシリコン膜厚を小さくすることは非常に重要である。また、シリコン柱が円柱状である場合のＢＩ−ＳＧＴは、直方体状のＢＩ−ＤＧよりチャネルに対するゲートによる制御性が高いので、ＢＩ−ＤＧよりも効果的にＤＩＢＬ効果を抑制することができる。
【００２７】
＜オン電流Ｉｏｎ対オフ電流Ｉｏｆｆ特性としきい値電圧制御＞
図８及び９は、ＢＩ−ＳＧＴとＢＩ−ＤＧのドレイン電流対ゲート電圧特性（Ｉｄ−Ｖｇ特性）を示す図である。なお、図８はＬｏｇプロット、図９はＬｉｎｅａｒプロットである。また、ＢＩ−ＳＧＴでは、ゲート長を２０ｎｍ、シリコン柱直径を１０ｎｍとし、ＢＩ−ＤＧではシリコン膜厚を１０ｎｍとしている。更に、ここで、オフ電流Ｉｏｆｆは、ゲート電圧が０Ｖ時における単位チャネル幅当りのドレイン電流で定義し、オン電流Ｉｏｎは、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄが１Ｖ時における単位チャネル幅当りのドレイン電流で定義する。今回オフ電流ＩｏｆｆはＢＩ−ＳＧＴ及びＢＩ−ＤＧともに１ｎＡ／μｍとした。
ゲート電圧及びドレイン電圧が１Ｖの場合、ＢＩ−ＳＧＴのオン電流ＩｏｎはＢＩ−ＤＧのオン電流Ｉｏｎの１．２４倍となる（図９参照）。ＢＩ−ＳＧＴとＢＩ−ＤＧのサブスレショルドスウィングＳは各々６３ｍＶ／ｄｅｃと７７ｍＶ／ｄｅｃである（図８参照）。
【００２８】
よって、ＢＩ−ＳＧＴの高駆動能力は理想的なサブスレショルドスウィングＳによるものである（完全空乏化を示す理想値は６０ｍＶ／ｄｅｃ）。それゆえに、ＢＩ−ＳＧＴは高速かつ低消費電力のＣＭＯＳデバイス設計が実現可能である。
図１０にＢＩ−ＳＧＴとＢＩ−ＤＧのオン電流対オフ電流特性を示す。具体的には、図１０では、シリコン柱直径が１０ｎｍ、ゲート絶縁膜のゲート酸化膜換算厚が１ｎｍ、ゲート長２０ｎｍ、ドレイン電圧１ＶのＢＩ−ＳＧＴと、シリコン膜厚が１０ｎｍ、ゲート絶縁膜のゲート酸化膜換算厚が１ｎｍ、ゲート長２０ｎｍ、ドレイン電圧１ＶのＢＩ−ＤＧのそれぞれのオフ電流Ｉｏｆｆとオン電流Ｉｏｎの依存性を示している。
【００２９】
図１０により同一のオフ電流Ｉｏｆｆの場合のＢＩ−ＳＧＴのオン電流ＩｏｎとＢＩ−ＤＧのオン電流Ｉｏｎの大きさを比較できる。例えば、オフ電流Ｉｏｆｆが１０−１２Ａ／μｍの場合、ＢＩ−ＳＧＴのオン電流Ｉｏｎは、ＢＩ−ＤＧのオン電流Ｉｏｎの１．５２倍となる。これは、ＢＩ−ＳＧＴのサブスレショルドスウィングＳが理想的な値を示すのに対し、ＢＩ−ＤＧのサブスレショルドスウィングＳは７７ｍＶ／ｄｅｃだからである。
【００３０】
また、オフ電流Ｉｏｆｆを増加させるにつれて、ＢＩ−ＳＧＴとＢＩ−ＤＧ間のオン電流Ｉｏｎの差が減少し、オフ電流Ｉｏｆｆを１０−６Ａ／μｍに設計したときには、ＢＩ−ＳＧＴのオン電流ＩｏｎはＢＩ−ＤＧのオン電流Ｉｏｎの１０５倍にとどまる。これは、高いオフ電流Ｉｏｆｆを設計してしまうと、サブスレショルド領域におけるＢＩ−ＳＧＴの理想的なサブスレショルドスウィングを生し難くなるためである。
【００３１】
従って、ＢＩ−ＳＧＴの理想的なサブスレショルドスウィングを用いて低オフ電流Ｉｏｆｆに設定することで、ＢＩ−ＳＧＴのメリットを存分に生かすことが可能となる。また、ＢＩ−ＳＧＴを用いることで、１０−１２Ａ／μｍの低オフ電流Ｉｏｆｆで１１７０μＡ／μｍの高オン電流Ｉｏｎを実現できる。それゆえに、ＢＩ−ＳＧＴは高速かつ低消費電力のＣＭＯＳデバイス設計が可能となる。
図１１は、ＢＩ−ＳＧＴとＢＩ−ＤＧのオフ電流とゲート仕事関数の関係を示す図である。具体的には、図１１では、シリコン柱直径が１０ｎｍ、ゲート絶縁膜のゲート酸化膜換算厚が１ｎｍ、ゲート長２０ｎｍ、ドレイン電圧１ＶのＢＩ−ＳＧＴと、シリコン膜厚が１０ｎｍ、ゲート絶縁膜のゲート酸化膜換算厚が１ｎｍ、ゲート長２０ｎｍ、ドレイン電圧１ＶのＢＩ−ＤＧのそれぞれのオフ電流Ｉｏｆｆとゲートの仕事関数の関係を示している。図１１から、仕事関数が４．２ｅＶから４．８ｅＶまでのゲート材料を用いることによって、ゲート長２０ｎｍのＢＩ−ＳＧＴを実現することができる。
【００３２】
具体的には、ＮＭＯＳの場合、ゲートで囲まれた高抵抗柱状半導体層の柱直径が１０ｎｍ、ゲート長が２０ｎｍ、ゲート絶縁膜のゲート酸化膜換算厚が１ｎｍのとき、オフ電流Ｉｏｆｆを１０−１２Ａ／μｍに設計するためには、４．６６８ｅＶの仕事関数を持つゲート材料が使用できる。このようなゲート材料としては、モリブデンシリサイド（ＭｏＳｉ２）が挙げられる。
一方、ＰＭＯＳの場合は、ゲートで囲まれた高抵抗柱状半導体層の柱直径が１０ｎｍ、ゲート長が２０ｎｍ、ゲート絶縁膜のゲート酸化膜換算厚が１ｎｍのとき、オフ電流Ｉｏｆｆを１０−１２Ａ／μｍに設計するためには、４．７８９ｅＶの仕事関数を持つゲート材料が使用できる。このようなゲート材料としては、モリブデンシリサイド（ＭｏＳｉ２）が挙げられる。
モリブデンシリサイド（ＭｏＳｉ２）は、ゲート仕事関数の値を４．６ｅＶから４．８ｅＶまで変えることができる。
【００３３】
以上のように、ＢＩ−ＳＧＴのしきい値電圧決定又はオフ電流決定は、ゲートの仕事関数によって行うことができる。
＜電流が流れる時のゲートで囲まれた柱状の高抵抗領域の完全空乏化＞
図１２にＭＯＳ構造の表面電界と電子の移動度との関係を示す。更に、図１２中（Ａ）は、しきい値電圧以上のゲート電圧の印加により電流が流れた時にｐ領域（高抵抗領域）に電荷中性領域が存在する場合のバンドギャップ図である。また、図１２中（Ｂ）は、しきい値電圧以上のゲート電圧の印加により電流が流れた時にｐ領域が完全空乏化する場合のバンドギャップ図である。ここで、ＭＯＳ構造の表面電界とは、本発明の完全空乏型ＳＧＴ構造の図２（ｂ）の概略断面図におけるゲート酸化膜とチャネルの界面に垂直な方向の電界を意味する。
【００３４】
図１２には、電子の移動度はＭＯＳ構造の表面電界が小さいほど大きくなることが示されている。チャネルを流れる電流Ｉは、Ｉ＝ｑｎμＥＳである。ここで、ｑは素電荷量、ｎは電子密度、μは電子の移動度、Ｅは電流方向の電界、Ｓはチャネルの断面積である。つまり、チャネルを流れる電流は電子の移動度に比例する。従って、チャネルを流れる電流はＭＯＳ構造の表面電界が小さいほど大きくなる。
本発明のＢＩ−ＳＧＴでは、しきい値電圧以上のゲート電圧の印加により電流が流れた時にｐ領域が完全空乏化する場合（図１２中の（Ｂ））としきい値電圧以上のゲート電圧の印加により電流が流れた時にｐ領域に電荷中性領域が存在する場合（図１２中の（Ａ））を比較すると、前者のＭＯＳ構造の表面電界は小さくなる。その結果、本発明のＢＩ−ＳＧＴでは移動度を向上させることが可能であり、その結果チャネルを流れる電流が増加、すなわち駆動電流を増加させることが可能である。
【００３５】
以下、本発明のＢＩ−ＳＧＴのエネルギーバンド図のメカニズムについて述べる。ゲート仕事関数ΦＭと半導体の仕事関数ΦＳの大小によって、ゲート電圧０
Ｖ時のエネルギーバンド図がフラットバンド状態、蓄積状態、空乏状態と異なるが、ゲート電圧を増加させていき、空乏状態となった後のキーポイントとなる完全空乏動作メカニズムは同じである。
図１３（１）〜図１５（５）は、本発明のＢＩ−ＳＧＴのゲートで囲まれた柱状のｐ−領域（高抵抗領域）の不純物濃度が１０１５ｃｍ−３、  ゲート仕事関数ΦＭと半導体の仕事関数ΦＳ（＝４．９９８ｅＶ）が等しい場合のエネルギーバンド図である。具体的には、図１３（１）はゲート、ゲート絶縁膜（ＳｉＯ２膜）、シリコン柱を接触させる前、図１３（２）はゲート電圧０Ｖ時、図１４（３）はｐ−領域がちょうど完全空乏化するゲート電圧時、図１４（４）はゲート電圧に対応してｐ−領域のポテンシャルが平行移動する時、図１５（５）は強反転し、電流が流れるときにｐ−領域が完全空乏化している時のエネルギーバンド図を各々示している。
【００３６】
まず、ゲート仕事関数ΦＭと半導体の仕事関数ΦＳ（＝４．９９８ｅＶ）が等
しいので、ゲート電圧が０Ｖの時、フラットバンド状態となる（図１３（２）参照）。ゲート電圧に正の電圧を印加していくと、ｐ−領域中の空乏層が柱中心に向かって同心円状に伸びていき、図１４（３）の時にｐ−領域がちょうど完全空乏化する。図１３（２）から図１４（３）の状態への遷移中は、ゲート電荷から発する電気力線がｐ−領域中のイオン化した不純物原子で終端するため、印加したゲート電圧がゲート絶縁膜とｐ−領域にそれぞれ分割されて印加される。
図１４（３）の状態でｐ−領域がちょうど完全空乏化した後、さらにゲート電圧を正の方向に印加していくと、ゲート電荷から発する電気力線の終端場所がないため、ゲートキャパシタンスカップリングにより、ちょうど完全空乏化した後に印加したゲート電圧分だけｐ−領域のポテンシャル全体が図１４（４）のように平行移動する。従って、このときゲート絶縁膜及びｐ−領域に印加される電界は図１４（３）の状態から変わらない。
【００３７】
図１４（４）の状態からさらにゲート電圧を正の方向に印加していくと、ソースからｐ−領域中へキャリアの注入が起こり始め、ゲート電荷から発する電気力線がｐ−領域中へ注入されたキャリアへ終端するようになり、図１５（５）の状態になる。このとき、ソース端においては、ｐ−領域全面にキャリアが注入されるが、すぐにゲートの静電誘導によりｐ−領域表面に引き寄せられるようになる。従って、図１４（４）の状態から図１５（５）の強反転状態へ遷移する際、ｐ−領域に印加されるポテンシャルは変化せず、ゲート絶縁膜に印加されるポテンシャルだけ増加する。
【００３８】
図１６（１）〜図１８（５）は、本発明のＢＩ−ＳＧＴのゲートで囲まれた柱状のｐ−領域（高抵抗領域）の不純物濃度が１０１５ｃｍ−３、ゲート仕事関数ΦＭが半導体の仕事関数ΦＳ（＝４．９９８ｅＶ）より大きい場合のエネルギーバンド図である。具体的には、図１６（１）はゲート、ゲート絶縁膜（ＳｉＯ２膜）、シリコン柱を接触させる前、図１６（２）はゲート電圧０Ｖ時、図１７（３）はｐ−領域がちょうど完全空乏化するゲート電圧時、図１７（４）はゲート電圧に対応してｐ−領域のポテンシャルが平行移動する時、図１８（５）は強反転し、電流が流れるときにｐ−領域が完全空乏化している時のエネルギーバンド図を各々示している。
【００３９】
図１６（２）のゲート電圧０Ｖ時の蓄積状態の後、ゲート電圧を正の方向に印加していくと、フラットバンド状態となる。その後の動作メカニズムは図１４（３）〜図１５（５）と同じである。
【００４０】
図１９（１）〜図２１（５）は、本発明のＢＩ−ＳＧＴのゲートで囲まれた柱状のｐ−領域の不純物濃度が１０１５ｃｍ−３、  ゲート仕事関数ΦＭが半導体の仕
事関数ΦＳ（＝４．９９８ｅＶ）より小さい場合のエネルギーバンド図である。具体的には、図１９（１）はゲート、ゲート絶縁膜（ＳｉＯ２膜）、シリコン柱を接触させる前、図１９（２）はゲート電圧０Ｖ時、図２０（３）はｐ−領域がちょうど完全空乏化するゲート電圧時、図２０（４）はゲート電圧に対応してｐ−領域のポテンシャルが平行移動する時、図２１（５）は強反転し、電流が流れるときにｐ−領域が完全空乏化している時のエネルギーバンド図を各々示している。
図１９（２）のゲート電圧０Ｖ時の空乏状態の後、ゲート電圧を正の方向に印加していくと、ｐ−領域がちょうど完全空乏する。その後の動作メカニズムは図１４（３）〜図１５（５）の場合と同じである。
【００４１】
【発明の効果】
上述したように、本発明によれば、ゲート材料の仕事関数を選択することで、ゲートで囲まれたシリコン柱のチャネルを不純物濃度が１０１７ｃｍ−３以下の高抵抗領域にすることが可能になる。そのため、ゲートで囲まれたチャネルを完全空乏化しやすくなり、かつチャネルのキャリア移動度を最大限に高めることができるので、高駆動電流を実現できる。
さらに、ゲート長を７０ｎｍ以下、特に２０ｎｍ以下にスケーリングしても、シリコン柱直径を小さくすることでしきい値電圧の低下、理想的なサブスレショルドスウィングＳの実現及びＤＩＢＬ効果の増加の抑制が可能である。そのため、低オフ電流かつ高オン電流を実現できる。なお、本発明は、ゲート長を７０ｎｍ以下に限定するものではない。
従って、本発明によれば、超高速かつ超低消費電力ＵＬＳＩ（超大規模集積回路）を実現可能である。
【図面の簡単な説明】
【図１】エンハンスメント型のＳＧＴを実現するための従来の技術と本発明の技術の違いを説明するための図である。
【図２】（ａ）は本発明の半導体装置の概略鳥瞰図、（ｂ）は（ａ）のチャネル長方向の概略断面図、（ｃ）は（ａ）のカットラインＡ−Ａ’における概略断面図である。
【図３】（ａ）はＦｉｎＦＥＴの概略鳥瞰図、（ｂ）は（ａ）のチャネル長方向の概略断面図、（ｃ）は（ａ）のカットラインＢ−Ｂ’における概略断面図である。
【図４】ＢＩ−ＳＧＴとＢＩ−ＤＧのしきい値電圧のゲート長依存性を示す図である。
【図５】ＢＩ−ＳＧＴとＢＩ−ＤＧのサブスレショルドスウィングＳのゲート長依存性を示す図である。
【図６】ＢＩ−ＳＧＴとＢＩ−ＤＧのＤＩＢＬ効果のゲート長依存性を示す図である。
【図７】ＢＩ−ＳＧＴとＢＩ−ＤＧについて、ＤＩＢＬ効果のシリコン柱直径（ＢＩ−ＳＧＴ）又はシリコン膜厚（ＢＩ−ＤＧ）依存性を示す図である。
【図８】ＢＩ−ＳＧＴとＢＩ−ＤＧのドレイン電流対ゲート電圧特性（Ｌｏｇプロット）を示す図である。
【図９】ＢＩ−ＳＧＴとＢＩ−ＤＧのドレイン電流対ゲート電圧特性（Ｌｉｎｅａｒプロット）を示す図である。
【図１０】ＢＩ−ＳＧＴとＢＩ−ＤＧのオン電流対オフ電流特性を示す図である。
【図１１】ＢＩ−ＳＧＴとＢＩ−ＤＧのオフ電流とゲート仕事関数の関係を示す図である。
【図１２】ＭＯＳ構造の表面電界と電子の移動度との関係を示し、（Ａ）は、しきい値電圧以上のゲート電圧の印加により電流が流れた時にｐ領域に電荷中性領域が存在する場合のバンドギャップ図、（Ｂ）は、しきい値電圧以上のゲート電圧の印加により電流が流れた時にｐ領域が完全空乏化する場合のバンドギャップ図である。
【図１３】本発明のＢＩ−ＳＧＴのエネルギーバンド図であり、（１）はゲート、ゲート絶縁膜、シリコン柱を接触させる前、（２）はゲート電圧０Ｖ時のエネルギーバンド図を各々示している。
【図１４】図１３の本発明のＢＩ−ＳＧＴのエネルギーバンド図の続きの図であり、（３）はゲートで囲まれたｐ−領域がちょうど完全空乏化するゲート電圧時、（４）はゲート電圧に対応してｐ−領域のポテンシャルが平行移動する時のエネルギーバンド図を各々示している。
【図１５】図１４の本発明のＢＩ−ＳＧＴのエネルギーバンド図の続きの図であり、（５）は強反転し、電流が流れるときにｐ−領域が完全空乏化している時のエネルギーバンド図を各々示している。
【図１６】本発明のＢＩ−ＳＧＴのエネルギーバンド図であり、（１）はゲート、ゲート絶縁膜、シリコン柱を接触させる前、（２）はゲート電圧０Ｖ時のエネルギーバンド図を各々示している。
【図１７】図１６の本発明のＢＩ−ＳＧＴのエネルギーバンド図の続きの図であり、（３）はゲートで囲まれたｐ−領域がちょうど完全空乏化するゲート電圧時、（４）はゲート電圧に対応してｐ−領域のポテンシャルが平行移動する時のエネルギーバンド図を各々示している。
【図１８】図１７の本発明のＢＩ−ＳＧＴのエネルギーバンド図の続きの図であり、（５）は強反転し、電流が流れるときにｐ−領域が完全空乏化している時のエネルギーバンド図を各々示している。
【図１９】本発明のＢＩ−ＳＧＴのエネルギーバンド図であり、（１）はゲート、ゲート絶縁膜、シリコン柱を接触させる前、（２）はゲート電圧０Ｖ時のエネルギーバンド図を各々示している。
【図２０】図１９の本発明のＢＩ−ＳＧＴのエネルギーバンド図の続きの図であり、（３）はゲートで囲まれたｐ−領域がちょうど完全空乏化するゲート電圧時、（４）はゲート電圧に対応してｐ−領域のポテンシャルが平行移動する時のエネルギーバンド図を各々示している。
【図２１】図２０の本発明のＢＩ−ＳＧＴのエネルギーバンド図の続きの図であり、（５）は強反転し、電流が流れるときにｐ−領域が完全空乏化している時のエネルギーバンド図を各々示している。
【符号の説明】
１、７  ゲート
２、８  ゲート絶縁膜
３、５  第１の高濃度領域
４  高抵抗領域
６、１２  シリコン酸化膜
９、１１  第２の高濃度領域
１０  直方体状の高抵抗領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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