(57)【要約】【課題】マイコンを含んだＩＰより構成されるシステムＬＳＩを簡単に短期間に設計できることが目的である。【解決手段】１：マイコンのＩＰを含み、その他に用いるＩＰはスタンダードなＡＳＩＣのＩＰ及び、カスタムＩＰを用いたＬＳＩで、ＩＰ毎にＩＯを外部動作可能２：ＩＰに接続される双方向バスは、ＩＰ毎に異なったバスで構成３：バスのＩＯは、アナログスイッチのポートで入出力可能なＬＳＩとして構成する。【選択図】        図１
2004356466.tif 000002
【特許請求の範囲】
【請求項１】
汎用マイクロコンピュータで構成されているＩＰと、カスタムＡＳＩＣ部分のＩＰとそれ以外の１つ以上の汎用ＩＰを含むシステムＬＳＩで、ＩＰ間相互の接続を切断し、個別のＩＰ毎にＡＳＩＣの外部から動作可能としたことを特徴とするシステムＬＳＩ。
【請求項２】
互いにバスで接続されている前記ＩＰ部分は、バスを分離し、個別のバスをアナログスイッチによるＬＳＩ外部のアクセス可能なインタフェースであることを特徴としたシステムＬＳＩ。
【請求項３】
前記汎用ＩＰは、同等な機能を有する個別ＩＣと論理等価であるＩＰであることを特徴としたシステムＬＳＩ。
【請求項４】
前記ＬＳＩの内部のデータバスは、前記マイコンから各ＩＰ毎に独立に信号線が接続され、別々に制御されることを特徴としたシステムＬＳＩ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＩＰを用いたＡＳＩＣに関するものである。
【０００２】
特にマイコンを、１チップのＳＯＣに搭載して、さらに複数のＩＰを用いる場合に関するものである。
【０００３】
【従来の技術】
従来はマイコンとＡＳＩＣの制御部、そして、その他のＩＰ部分は、個別のＬＳＩを用いてプリント基板上で接続して用いてきた。
【０００４】
【特許文献１】
特開平２０００−２６９４２０号公報
【０００５】
【発明が解決しようとする課題】
１：チップが増え、コストが高くなる。
【０００６】
２：余計なノイズ対策が必要となる。
【０００７】
３：高速動作が困難になる。
【０００８】
４：実装が複雑となり面倒
等の問題が生じるようになってきた。
【０００９】
そのため従来も、マイコンとシステム制御用ＡＳＩＣとを、同一チップで構成するシステムＬＳＩ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）の開発は行われてきた。
【００１０】
しかしながら、従来のＡＳＩＣのプロセスでは、マイコンの全システムを搭載しようとすると、１チップの単価が非常に高くなり、また、バス等の扱いも面倒なことから、ＡＳＩＣメーカーは、コアやＲＡＭを全て同一バスにぶら下げることのできる様な個別のＩＰとして用意し、事実上汎用マイコンとは、全く異なったＡＳＩＣ用のシステムを提供することで対応しようとしてきた。しかし、このような設計方式だと、事実上マイコンの再設計となり、既存のインフラ（エミュレータ）を使うことが困難になり、シミュレーションのみの設計となったり、ＪＴＡＧを用いての、機能が限定されるエミュレータを用いる必要があった。
【００１１】
かつ、設計時個々のマクロのインタフェース仕様を把握できねば設計できなくなり、設計工数が増大する問題があった。
【００１２】
本発明は上述した従来技術の有するこのような事情を鑑みなされたものであり、その第１の目的とするところは、ＩＰの切り口を汎用的な切り口に限定して、既存のツールの流用を容易とし、かつＡＳＩＣ開発の工数も大幅に削減できるような、ＩＰを用いたＬＳＩを提供することにある。
【００１３】
又、第２の目的とするところは、上記のようなＩＰを用いても１チップとしてのＬＳＩ化で、ＩＰをスタンダードな汎用ＬＳＩと論理等価なコアを用いることで、ＣＰＵのシステム制御のソフトも従来のものを流用できるような効果を提供するところにある。
【００１４】
又、第３の目的とするところは、ＬＳＩ内部の双方向バス（データバス）を、それぞれのＩＰに専用化することで、バスの衝突を回避しＬＳＩの信頼性向上を期待できる。
【００１５】
なお、ＩＰ間の接続テストを行なう検証方法も考案されている（例えば、特許文献１を参照）が、これらの場合を含め通常バスの考え方は、バスは共通バスとして設計されており、かつ、ＭＰＵのプロセッサレベルのマクロコアに展開しバスに他のマクロを接続する方式となっており、本発明とは考え方が異なる。
【００１６】
【課題を解決するための手段】
１：汎用マイクロコンピュータで構成されているＩＰと、カスタムＡＳＩＣ部分のＩＰとそれ以外の１つ以上の汎用ＩＰを含むシステムＬＳＩで、ＩＰ間相互の接続を切断し、個別のＩＰ毎にＡＳＩＣの外部から動作可能とした。
【００１７】
２：互いにバスで接続されている前記ＩＰ部分は、バスを分離し、個別のバスをアナログスイッチによるＬＳＩ外部のアクセス可能なインタフェースを設けた。
【００１８】
３：前記汎用ＩＰは、同等な機能を有する個別ＩＣと論理等価であるＩＰであることを特徴としたシステムＬＳＩ。
【００１９】
４：前記ＬＳＩの内部のデータバスは、前記マイコンから各ＩＰ毎に独立に信号線が接続され、別々に制御される様バスを構成した。
【００２０】
【発明の実施の形態】
第１の実施例
図１が第一の実施例を示したブロック図である。４がそのＡＳＩＣ全体を示し、１、２、３及び、１０−２、１０−３の部分によって構成される１チップのＡＳＩＣである。
【００２１】
１が１チップマイコンと等価なマイコンＩｐで、３のユーザーＩｐ（カスタムＡＳＩＣ部分）と２のインタフェース回路を介して接続されている。
【００２２】
２は、２−１及び２−２の２つの入力端子の組み合わせで信号の接続が変わる。
【００２３】
即ち、２−１、２−２がＬのときは、ＬＳＩの内部動作モードであり、１の出力群１−１０がそれの対応する３の入力端子群３−１０に接続され、３の出力信号群３−１１がそれぞれ対応する１の入力端子群１−１１に接続され、双方向バスも１と３の間で、１−１２と３−１２が接続されるように動作する。
【００２４】
２−１がＨ、２−２がＬのときは、２−３の入力端子が１のマイコンの１−１１の入力端子群にそれぞれ接続され、１−１０の１のマイコンの出力端子群が２−４の出力端子群に出力される。
【００２５】
又、１−１２のバスが２−５のバス出力端子に接続される。
【００２６】
２−１がＬ、２−２がＨのときは、２−３の入力端子が３のユーザＩＰの３―１０の入力端子群にそれぞれ接続され、３−１１の３のユーザＩＰの出力端子群が２−４の出力端子群に出力されるように、又、３−１２のバスが２−５のバスに接続される様に切り替えることが可能である。又、１−１０３、１−１０４、１−１０５は、それぞれ１のマイコンからＬＳＩ外部に直接入力または出力、または入出力される端子で１−１０３が出力端子、１−１０４が入力端子、１−１０５が入出力端子である。同様に、１−１００、１−１０１、１−１０２は、それぞれ３のユーザＩＰからＬＳＩ外部に直接入力または出力、または入出力される端子で１−１００が出力端子、１−１０１が入力端子、１−１０２が入出力端子である。
【００２７】
同様に、１が１チップマイコンと等価なマイコンＩｐに対して、１０−３の汎用ＩＰ（スタンダードＩＰ）と１０−２のインタフェース回路を介して接続されている。
【００２８】
１０−２は、２０−１及び２０−２の２つの入力端子の組み合わせで信号の接続が変わる。
【００２９】
即ち、２０−１、２０−２がＬのときは、ＬＳＩの内部動作モードであり、１の出力群１０−１０がそれの対応する１０−３の入力端子群３−１０に接続され、１０−３の出力信号群３０−１１がそれぞれ対応する１の入力端子群１０−１１に接続され、双方向バスも１と１０−３の間で、１０−１２と３０−１２が接続されるように動作する。
【００３０】
２０−１がＨ、２０−２がＬのときは、２０−３の入力端子が１のマイコンの１０−１１の入力端子群にそれぞれ接続され、１０−１０の１のマイコンの出力端子群が２０−４の出力端子群に出力される。
【００３１】
又、１０−１２のバスが２０−５のバス出力端子に接続される。
【００３２】
２０−１がＬ、２０−２がＨのときは、２０−３の入力端子が１０−３の汎用ＩＰの３０―１０の入力端子群にそれぞれ接続され、３０−１１の１０−３の汎用ＩＰの出力端子群が２０−４の出力端子群に出力されるように、又、３０−１２のバスが２０−５のバスに接続される様に切り替えることが可能である。１０−１００、１０−１０１、１０−１０２は、それぞれ１０−３の汎用ＩＰからＬＳＩ外部に直接入力または出力、または入出力される端子で１０−１００が出力端子、１０−１０１が入力端子、１０−１０２が入出力端子である。
【００３３】
次に動作について説明する。
【００３４】
まず、１、２、３の動作を説明する。
【００３５】
２−１、２−２がともにＬのときが通常の内部動作モードであり、このモードで実際の内蔵マイコンと、カスタム  ＡＳＩＣが同時に動作する。
【００３６】
次に２−１がＨ、２−２がＬのときは１のマイコンのＩＰの動作モードであり、同時に２０−１がＨで、２０−２がＬのとき汎用の１チップマイコンと全く同等のＩＯの入出力端子を持つことで、それと等価な動作及びテストが可能となる。
【００３７】
この状態では、１のマイコンＩＰに含まれているバンダリスキャン用のＴＡＰコントローラを独立に動かすことが可能で、マイコンとしての接続を外部からＪＴＡＧをもちいてテストすることも可能となる。
【００３８】
１のマイコンＩＰに含まれているバンダリスキャン用のＴＡＰコントローラは、前記２−１、２−２がＬのときの、内部動作モードでも、動作可能な構成となっていて、この場合マイコンのインタフェースのＪＴＡＧにデータを設定することによってユーザーＩＰの入力データを設定可能で、またｋのＪＴＡＧでデータをサンプリングすることでユーザーＩＰの出力データを検出することで、インタフェーステストを容易に実現できる。
【００３９】
次に２−１がＬ、２−２がＨのときは、３のユーザーＩＰのＡＳＩＣ部分のＩＯが全て、４のＡＳＩＣの外部と接続可能となるところから、それに汎用のマイコンを接続することで、外部からの３の評価を実施可能だし、エミュレータを用いて３を動作させることも可能となる。
【００４０】
次に１と１０−２、１０−３の関係について説明する。
【００４１】
次に、１、１０−２、１０−３の動作を説明する。
【００４２】
２０−１、２０−２がともにＬのときが通常の内部動作モードであり、このモードで実際の内蔵マイコンと、汎用ＩＰが同時に動作する。
【００４３】
次に２０−１がＨ、２０−２がＬのときは１のマイコンのＩＰの動作モードであり、２−１がＨ、２−２もＬで汎用の１チップマイコンと全く同等のＩＯの入出力端子を持つことで、それと等価な動作及びテストが可能となる。
【００４４】
次に２０−１がＬ、２０−２がＨのときは、１０−３の汎用ＩＰのＡＳＩＣ部分のＩＯが全て、４のＡＳＩＣの外部と接続可能となるところから、それに汎用のマイコンを接続することで、外部からの１０−３の評価を実施可能だし、エミュレータを用いて１０−３を動作させることも可能となる。
【００４５】
１と１０−２、１０−３の間の関係は、１と２と３の関係と同等の関係を有しており、１−１０を、１０−１０、１−１１を１０−１１、１−１２を１０−１２、２−１を２０−１、２−２を２０−２、２−３を２０−３２−４を２０−４、２−５を２０−５、３−１０を３０−１０、３−１１を３０−１１、３−１２を３０−１２、１−１００を１０−１００、１−１０１を１０−１０１、１−１０２を１０−１０２に置き換えれば、同等の関係が得られる。以下の実施例では、１、２、３の関係を説明するが、これは、上記置き換えで、全て１、１０−２、１０−３の関係でも成立する。このため、１と１０−２と１０―３の関系の詳細の説明は以下の実施例では省略する。（以下でユーザーＩＰと記してあるＩＰを汎用ＩＰと置き換えても同じ事が言える）
図２に前記１のマイコンＩＰの一例を示す。
【００４６】
これは、日立製作所製  Ｈ８Ｓ／２３５１のマイコンの例で、１のＩＰはこのようなマイコン全体をＩＰ化したものをいい、かつそのインタフェースには、ＪＴＡＧ回路を具備しているものとする。
【００４７】
ＪＴＡＧ回路は、ＩＥＥＥ１１４９．１を満足しているものであれば何でもよい。そして少なくともファンクションは、ＥＸＳＴＲＵＣＴ、ＳＡＭＰＬＥ／Ｐｒｅｌｏａｄ、Ｉｄｃｏｄｅを有しているものとする。
【００４８】
このように構成しておけば、ＩＤＣＯＤＥで使っているＲＡＭ等の情報を付加することでマイコンＩＰの情報を汎用的にもたせることも可能である。
【００４９】
第２の実施例
次に、第２の実施例について説明する。具体的には２の回路の一例であるが、第一実施例とは異なり、ＩＯポートを兼用する場合の例である。（これに対して、第一の実施例に順ずる例は図７に示す）
まず、図３について説明する。
【００５０】
これは、ユーザーＩＰ（または汎用ＩＰ）の出力端子が１のマイコンの入力端子に接続されテいたものが、切り替えれ、１のマイコンの出力端子と切り替えられ出力されるときの、インタフェース例である。
【００５１】
もともとは、３―１０１の出力端子が３−１０３に接続されていたものである。
【００５２】
それに対して、当該実施例では、３−１から３−８のゲート回路を付加して、２−１、２−２の信号で制御して、３−９の出力端子の出力信号として３−１０１の端子の信号を出力し、または、３−１００の入力端子の入力信号を３−１０３の入力端子に入力できるように切り替えられるように制御している。
【００５３】
具体的には、２−２の端子は、３−４のインバータの入力端子と、３−２のＡＮＤゲートの一方の入力端子に接続され、３−１０１のユーザＩＰ（汎用ＩＰ）の出力端子は３−２のもう一方の入力端子と、３−６のＡＮＤゲートの一方の入力端子に接続されており、２−１の入力端子は、３−５のインバータの入力端子と、３−８のＡＮＤゲートの一方の入力端子に接続され、３−８のもう一方の入力端子は、３の３−１０２の入力端子と、ＡＳＩＣの外部信号入力端子３−１００に接続されている。
【００５４】
３−６と３−８の２入力ＡＮＤゲートの出力端子は、３−７の２入力ＯＲの入力端子に接続され、３−７の出力端子は、１のマイコンＩＰの３−１０３の入力端子に接続されている。１の出力端子３−１０４は、３−３の２入力ＡＮＤゲートの一方の入力端子に接続され、３−３の他方の入力端子は、３−４のインバータの出力端子に接続されている。
【００５５】
３−２と３−３の出力端子は、ともに３−１の２入力ＯＲゲートの別々の入力端子に接続され、３−１の出力端子が３−９のＡＳＩＣの外部信号出力端子に接続されている。
【００５６】
次に動作について説明する。
【００５７】
２−１、２−２のＡＳＩＣの外部からの制御用の入力端子が共にＬの時は、３−２、３―８のＡＮＤゲートがオフとなり、３−３と３−６のゲートがＯＮとなるため、３−１０１の信号が３−１０３に接続され、３−１０４の出力信号が３−９の出力端子に出力されるようにゲートが動作する。
【００５８】
また、３−１００の入力端子の入力信号は、３−１０２にのみ入力される。
【００５９】
そのため、この条件では、１と３が内部で接続されている状態の動作モードとなる。
【００６０】
次に２−２がＨで２−１がＬのときは、３−２及び、３−６のゲートがＯＮとなり、３−３、３−８のゲートがオフとなるので、ＡＳＩＣ内部で接続され外部に出力されていなかった３のユーザーＩＰ（汎用）の出力信号３−１０１が外部信号として３−９のポートに出力され、又３−１００の入力端子も３のユーザＩＰ（汎用ＩＰ）の入力端子として機能するように動作する。
【００６１】
これは、ユーザーＩＰ（汎用ＩＰ）単体動作モードに相当し、通常外部に出力されぬ内部信号をＩＰの出力信号を外部に出力信号として、出力できるようにした例である。
【００６２】
次に２−１がＨで２−２がＬのときは、３−３及び、３−８のゲートがＯＮとなり、３−２、３−６のゲートがオフとなるので、ＡＳＩＣ内部で接続され外部に出力されていなかった１のマイコンＩＰの入力信号が外部信号として３−１００のポートから入力され、又３−１０３のマイコンＩＰの出力端子も３−９の出力端子に出力信号として出力するように動作する。これは、マイコンＩＰ単体動作時のインタフェースに相当し、内部のマイコンの入力端子に外部から信号を入力できるようにした例である。
【００６３】
第３の実施例
次に、第３の実施例を、図４で説明する。
【００６４】
これは、ユーザーＩＰ（汎用ＩＰ）の入力端子に１のマイコンの出力端子が接続されているときの、インタフェース例である。もともとは、４−１０１の出力端子が４−１０３に接続されていたものである。
【００６５】
それに対して、当該実施例では、４−１から４−８のゲート回路を付加して、２−１、２−２の信号で制御して、４−９の出力端子の出力信号及び、４−１００の入力端子の入力信号を切り替えられるように制御している。
【００６６】
具体的には、２−１の端子は、４−４のインバータの入力端子と、４−２のＡＮＤゲートの一方の入力端子に接続され、４−１０１のマイコンＩＰの出力端子は４−２のもう一方の入力端子と、４−６のＡＮＤゲートの一方の入力端子に接続されており、２−２の入力端子は、４−５のインバータの入力端子と、４−８のＡＮＤゲートの一方の入力端子に接続され、４−８のもう一方の入力端子は、１の４−１０２の入力端子と、ＡＳＩＣの外部信号入力端子４−１００に接続されている。
【００６７】
４−６と４−８の２入力ＡＮＤゲートの出力端子は、４−７の２入力ＯＲの入力端子に接続され、４−７の出力端子は、３のユーザーＩＰの４−１０３の入力端子に接続されている。３の出力端子４−１０４は、４−３の２入力ＡＮＤゲートの一方の入力端子に接続され、４−３の他方の入力端子は、４−４のインバータの出力端子に接続されている。
【００６８】
４−２と４−３の出力端子は、ともに４−１の２入力ＯＲゲートの別々の入力端子に接続され、４−１の出力端子が４−９のＡＳＩＣの外部信号出力端子に接続されている。
【００６９】
次に動作について説明する。
【００７０】
２−１、２−２のＡＳＩＣの外部からの制御用の入力端子が共にＬの時は、４−２、４−８のＡＮＤゲートがオフとなり、４−３と４−６のゲートがＯＮとなるため、４−１０１の信号が４−１０３に接続され、４−１０４の出力信号が４−９の出力端子に出力されるようにゲートが動作する。
【００７１】
また、４−１００の入力端子の入力信号は、４−１０２にのみ入力される。
【００７２】
そのため、この条件は、１の出力端子と３の入力端子が内部で接続されている状態の動作モードの例である。
【００７３】
次に２−２がＨで２−１がＬのときは、４−２及び、４−６のゲートがＯＦＦとなり、４−３、４−８のゲートがオンとなるので、ＡＳＩＣ内部で接続され外部に出力されていなかった３のユーザーＩＰの入力端子に外部信号が４−１００の入力端子より入力され、又４−１０４の出力端子も４−９に接続され出力端子として機能するように動作する。
【００７４】
これは、ユーザーＩＰ（汎用ＩＰ）単体動作モードに相当し、外部に出力されていない入力信号を外部から入力信号として、入力できるようにした例である。
【００７５】
次に２−１がＨで２−２がＬのときは、４−２及び、４−６のゲートがＯＮとなり、４−３、４−８のゲートがオフとなるので、ＡＳＩＣ内部で接続され外部に出力されていなかった１のマイコンＩＰ（汎用ＩＰ）の出力信号が外部信号として４−９のポートから入力され、又４−１０２のマイコンＩＰの入力端子も４−１００のの入力端子から入力信号が入力するように動作する。これは、マイコンＩＰ単体動作に使用できるモードで、内部で完結されるマイコンＩＰの出力信号を外部に出力できるようにした例である。
【００７６】
第４の実施例
次に、第４の実施例を、図５で説明する。
【００７７】
これは、ユーザーＩＰ（汎用）の双方向端子と１のマイコンの双方向端子だけが接続されているときの、インタフェース例である。通常のＳＯＣでは、このようなバスを内部で接続を切ることはできないように構成されている。これは、バスを直接接続した方がＩＰ間のアクセススピードを稼げるためであるが、本実施例では、１のＩＯ端子５−１０１と３のＩＯ端子５−１０３の間を５−１のアナログスイッチを挿入して、バスが切断できるように構成されている。（コントロール端子がＨでスルー、Ｌでオフのアナログスイッチで以下同じ）
５−１のコントロール端子は５−４の２入力ＮＯＲの出力端子に接続され、５−４の２つの入力端子は、それぞれ、２−１、２−２の入力端子に接続されている。５−１０１は又、５−１０４のＰＣＨ  ＭＯＳＦＥＴ（ｐチャンネル  モスＦＥＴ  以後、ＭＯＳＦＥＴと略す）のドレインに接続され、また５−２のアナログスイッチの一端子に接続され、同様に５−１０３は、５−１０５のＭＯＳＦＥＴのドレインに接続され、また５−３のアナログスイッチの一端子に接続されている。
【００７８】
５−１０４と５−１０５のＭＯＳＦＥＴのゲートは互いに接続され、さらに、５−４の出力端子に接続されている。
【００７９】
５−２と５−３のアナログスイッチの他方の端子は、それぞれ接続され、５−５の双方向のＩＯ端子に接続されている。又、５−２と５−３のアナログスイッチのコントロール端子は、それぞれ２−１、２−２の入力端子に接続されている。
【００８０】
又、５−１０４、５−１０５のＭＯＳＦＥＴのソースはそれぞれ他端がＶＤＤ（電源のＨレベル）に接続している抵抗５−６、５−７の一端に接続されている。次に動作について、説明する。
【００８１】
２−１、２−２の入力端子がともにＬレベルの時は、５−４の出力端子がＨとなり、５−１のアナログスイッチがＯＮとなり、５−２、５−３のアナログスイッチは、オフとなり、同時に５−１０４、５−１０５のＭＯＳＦＥＴはオフとなり、５−１０１と５−１０３が接続される内部動作状態になる。
【００８２】
次に２−１がＬ、２−２がＨのときは、５−４の出力端子がＬとなり、５−１と５−２がオフになり、５−３がＯＮとなって、５−１０３と５−５が接続され、３のユーザーＩＰのＡＳＩＣ部分のＩＯが全て、４のＡＳＩＣの外部端子と接続可能となり、それに汎用のマイコンを接続することで、外部からの３の評価を実施可能となり、エミュレータを用いて３を動作させることも可能となる。
【００８３】
この条件では、５−４の出力端子がＬのため、５−１０４、５−１０５のＭＯＳＦＥＴがＯＮとなり、５−１０１、５−１０３に接続される信号線がプルアップされ、それらの信号線がＨインピンダンスとなって生じるトラブルを避けられるようになっている。
【００８４】
次に２−１がＨ、２−２がＬのときは、５−４の出力端子がＬとなり、５−１と５−３がオフになり、５−２がＯＮとなって、５−１０１と５−５が接続され、１のマイコンＩＰ単体動作可能なように、内部で完結されるマイコンＩＰの双方向信号を外部に出力できるようにした例である。
【００８５】
この条件でも、５−４の出力端子がＬのため、５−１０４、５−１０５のＭＯＳＦＥＴがＯＮとなり、５−１０１、５−１０３に接続される信号線がプルアップされ、それらの信号線がＨインピンダンスとなって生じるトラブルを避けられるようになっている。
【００８６】
第５の実施例
次に第５の実施例を図６で説明する。
【００８７】
この例も双方向バスの接続の切り替えについて説明したものである。
【００８８】
図５では、ＩＰに対しては、一切制御信号を加えることはしていない。
【００８９】
即ち、完全なブラックボックスの場合に関しての信号操作の例であるのに対して、図６では、それらのＩＰにも手を加えられる場合に関する例である。６−１０１が１の双方向ＩＯ端子、６−１０２が３の双方向ＩＯ端子で、その２端子間が接続されている。
【００９０】
６−１０３が６−１０１のＩＯの制御端子で、Ｈのとき、６−１０１のポートが入力モードとなり、出力はＨインピーダンス状態となる。
【００９１】
６−１０３がＬのとき、６−１０１のポートが通常モードとなり、内部コントロールによって、出力モード、入力モードのどちらかに制御される。
【００９２】
同様に６−１０４が６−１０２のＩＯの制御端子で、Ｈのとき、６−１０２のポートが入力モードとなり、出力はＨインピーダンス状態となる。
【００９３】
６−１０３がＬのとき、６−１０１のポートが通常モードとなり、５のＩＰの内部コントロールによって、出力モード、入力モードのどちらかに制御される。
【００９４】
２−２が６−１０３と６−１の２入力ＯＲゲートの一方の入力端子に接続され、２−１が６−１０４と６−１の２入力ＯＲゲートの他方の入力端子に接続されている。
【００９５】
又、６−１０１と６−１０２のポートは相互に接続されていると共に、多端がＶＤＤにつられている６−１０５のプルアップ抵抗の一端と、６−２のアナログスイッチの一端に接続されている。
【００９６】
６−２の他端は、６―１０６の出力端子に接続されている。また６−２のコントロール端子は、６−１の出力端子に接続されている。
【００９７】
次に動作について、説明する。
【００９８】
２−１、２−２がＬのときは、６−２がオフとなり、６−１０１と６−１０２がＡＳＩＣ内部で接続され通常モードで動作する。（この場合、この入出力制御は、図示されてない他のＩＯ端子で行われている）
ただし、このバスがＨインピーダンスになってトラブルが生じないように、このバスに６−１０５のプルアップ抵抗が動作する。
【００９９】
次に２−１がＬ、２−２がＨのときは、６−１の出力端子がＨとなり、かつ、１のマイコンＩＰの６−１０３がＨのため、６−１０１がＨインピーダンス状態となり、６−１０２と６−１０６が接続され、３のユーザーＩＰ（汎用ＩＰ）のＡＳＩＣ部分の双方向ＩＯが、４のＡＳＩＣの外部端子と接続可能となり、それに汎用のマイコンを接続することで、外部からの３の評価を実施可能となり、エミュレータを用いて３を動作させることも可能となる。
【０１００】
次に２−１がＨ、２−２がＬのときは、６−１の出力端子がＨとなり、かつ、３のユーザーＩＰ（汎用ＩＰ）の６−１０４がＨのため、６−１０２がＨインピーダンス状態となり、６−１０１と６−１０６が接続され、１のマイコンＩＰの双方向ＩＯが、４のＡＳＩＣの外部端子と接続可能となり、  外部からの１のマイコン評価が可能となる。
【０１０１】
第６の実施例
図７に第６の実施例を示す。これは、内部のＩＰ間の入力と出力端子が接続されているとき、個別ＩＰチェックモード時でも、もう一方のＩＰを動作させ、そのＩＰも外部ＩＰとして利用可能な例である。
【０１０２】
即ち、７−８がＨのとき個別ＩＰチェックモードになるように構成されている。具体的には、７−２のＩＰの出力端子７−１０の信号端子と、７−１のＩＰの７−１１の信号端子が、ＡＳＩＣ内部で接続されているとき、７−８をＨにすることで、個別ＩＰを動作可能とさせ、かつ、内部の複数のＩＰも独立にチェックが可能となる。
【０１０３】
具体的には、７−１０の出力端子は、７−４のバッファの入力端子と、７−５の２入力ＡＮＤゲートの一方の入力端子に接続され、７−４の出力は、７−１２のＡＳＩＣの出力端子に接続されている。
【０１０４】
７−８は、７−７のＡＮＤゲートの一方の入力端子に接続され、又、７−３のインバータの入力端子にも接続されている。
【０１０５】
７−３の出力端子は、７−５の他方の入力端子に接続され７――５の出力は、７−６の２入力ＯＲゲートの一方の入力端子に接続され、７−６の他方の入力端子は、７−７の２入力ＡＮＤゲートの出力端子に接続され、７−６の出力端子が７−１１の７−１のＩＰの入力端子に接続されている。
【０１０６】
７−７の他方の入力端子が、７−９の独立したＡＳＩＣの入力端子に接続されている。
【０１０７】
次に動作について説明する。
【０１０８】
７−２、７−１は、７−２がユーザーＩＰ（汎用ＩＰ）、７−１がマイコンＩＰ、の場合でも７−１がユーザーＩＰ（汎用ＩＰ）、７−２がマイコンＩＰ、の場合でも、どちらでも良い。
【０１０９】
７−８がＬのときは、内部動作モードであり、７−７がオフ、７−５がＯＮとなるので、７−１０の信号が７−５、７−６を経由して７−１１に入力される。
【０１１０】
７−８がＨの時には、７−５がオフ、７−７がＯＮとなるので、７−９の入力端子に入力される信号が、７−７、７−６を通じて、７−１１に入力され、７−２、７−１はそれぞれ独立な動作を外部でチェック可能である。必要であるなら、７−１２を７−９に接続することで、内部モードと同じ動作を実現することができる。
【０１１１】
このモードは、ＰＩＮ数が増えるが、一番設計の自由度をもたせることができる。
【０１１２】
第７の実施例
図８に第７の実施例を示す。図８は図６から６−１と６−２がなくなった場合で、データバスなど外部でも使用する場合の例である。
【０１１３】
この場合、２−１、２−２がＬの時は、６−１０６の端子を、内部での制御で用いないタイミングで用いて、外部からまたは外部への１のＣＰＵへのデータアクセスが可能となる。
【０１１４】
２−１がＨ、２−２がＬのときは、６−１０２端子がＨインピーダンス（入力）モードとなり、１の単体動作モードとなり、又、２−１がＬ、２−２がＨのときは、６−１０１端子が、Ｈインピーダンス（入力）モードとなり、３の単体動作モードとなる。
【０１１５】
第８の実施例
実際には、パッケージのＰＩＮ数等の制限で、ＰＩＮのマルチプレックスが必要か必要でないかで前記第２の実施例から第７の実施例のインタフェースを組み合わせて使い分け、第一の実施例のような回路を構成することも可能だし、ＰＩＮをマルチプレックスで節約することが可能である。その場合、マルチプレックスをするポートを、汎用ポートにしておき、外部にアドレスバスと、データバスを出力信号としてだすＬＳＩであれば、その汎用ポートを、内部信号用ポートと割り当てたとき、内部にある汎用ポートアドレスの汎用ポートへのアクセスを禁止して、ＬＳＩ外部に同じアドレスの汎用ポートをバスに接続したとき、そちらのポートへの同じアドレスでのアクセスをできるようにすることで、そのポートのアドレスの利用を制限せず、有効利用することが可能である。
【０１１６】
【発明の効果】
以上より、
１：そのうち一個は、汎用マイクロコンピュータで構成されているＩＰを含むシステムＬＳＩで、かつ、複数のＩＰを搭載したＬＳＩにおいて、ＩＰ間相互の接続を切断し、個別のＩＰ毎に外部動作可能とした。そのことで、外部評価ツールで簡単にＩＰを実装評価可能となる。特に汎用エミュレータを用いた評価に有効である。
【０１１７】
２：互いにバスで接続されている前記ＩＰ部分は、バスを分離し、個別のバスをアナログスイッチによるＬＳＩ外部のアクセス可能なインタフェースを設けた事で、余計な設計工数を取らず、バスに出力される信号のＩＰ毎評価が可能である。又、単体ＩＰのバスのラインを容易にＡＳＩＣ外部に出力可能となり、ＩＰ評価が簡単になる。
【０１１８】
３：前記マイコン以外のＩＰは、少なくとも世の中のスタンダードなＬＳＩ単位で構成されたＩＰを含み、そのＩＰは世の中のスタンダードなＬＳＩと論理等価であるＩＰを用いた事で、（具体的には、１０−３）従来マイコンで、１０−３のスタンダードなＡＳＩＣの制御ソフトの流用が可能となる。
【０１１９】
４：前記ＬＳＩのデータバスは、前記マイコンから各ＩＰ毎に独立に信号線が接続され制御される様バスを構成したので（具体的には、１０−１２、３０−１２がマイコン、汎用ＩＰ間、１−１２、３−１２がマイコン、ユーザーＩＰ間のデータバスである。
【０１２０】
ただし、マイコン内部の制御としては、バスをアドレスの範囲それぞれのバス毎に違え制御することで、入出力操作で、バスでのデータの衝突を生じさせず、バスの分離が可能である。
【０１２１】
このことで、設計工数の削減が期待できる。
【図面の簡単な説明】
【図１】第１の実施例
【図２】１のマイコンの例
【図３】第２の実施例
【図４】第３の実施例
【図５】第４の実施例
【図６】第５の実施例
【図７】第６の実施例
【図８】第７の実施例
【符号の説明】
１  マイコンＩｐ
２  インタフェース回路ブロック
３  ユーザーＩＰ
２−１０１  マスクＲＯＭ
２−１０２  ＲＡＭ
２−１、２−２、２０−１、２０−２  インタフェース制御端子
５−１、５−２、５−３、６−２  アナログスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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