(57)【要約】【課題】パッケージの小型化を図りながら出力リード間の容量を低減し、パッケージ容量を低減できる光結合半導体装置を提供すること。【解決手段】リード４０ａ上に搭載された発光素子５３と、リード５０ａ，５０ｂの先端側に搭載されたスイッチング素子５１，５２と、スイッチング素子５１，５２に接続された受光素子５３と、発光素子４１の発光面と受光素子５３の受光面間に配置された導光路樹脂５５と、第１のリードフレーム４０の先端側、第２のリードフレーム５０の先端側、発光素子４１、スイッチング素子５１，５２、受光素子５３及び導光路樹脂５５とを覆う封止樹脂５６とを備え、第２のリードフレーム５０の一対のリード５０ａ，５０ｂは互いに１８０度反対方向に引き出されている。【選択図】　　図１
2004103654.tif 000002
【特許請求の範囲】
【請求項１】
その先端側を相対向させて配置されるとともに、一対のリードをそれぞれ有する第１のリードフレーム及び第２のリードフレームと、
上記第１のリードフレームの一対のリードのうち少なくとも一方のリード上に搭載されるとともに発光面が形成された発光素子と、
上記第２のリードフレームの一対のリードの先端側にそれぞれ搭載された２つのスイッチング素子と、
これらスイッチング素子と電気的に接続されるとともにその受光面が上記発光素子の発光面に対向する位置に配置された受光素子と、
上記発光素子の発光面と上記受光素子の受光面間に配置され上記発光素子からの光を上記受光素子に伝達する導光路樹脂と、
少なくとも上記第１のリードフレームの先端側、上記第２のリードフレームの先端側、上記発光素子、上記スイッチング素子、上記受光素子及び上記導光路樹脂とを覆う封止樹脂とを備え、
上記第２のリードフレームの一対のリードは互いに１８０度反対方向に引き出されていることを特徴とする光結合半導体装置。
【請求項２】
上記第１のリードフレームの一対のリードの延設方向と上記第２のリードフレームの一対のリードの延設方向とは互いに平行するように配置されていることを特徴とする請求項１記載の光結合半導体装置。
【請求項３】
上記第１のリードフレームの一対のリードの延設方向と上記第２のリードフレームの一対のリードの延設方向とは互いに交差するように配置されていることを特徴とする請求項１記載の光結合半導体装置。
【請求項４】
第１のリードフレーム及び第２のリードフレームと、
上記第１のリードフレーム表面上に搭載され発光面を有する発光素子と、
上記第２のリードフレーム表面上に搭載されたスイッチング素子と、
上記スイッチング素子上に電気的に接続されるとともにその受光面を上記発光面に対向する位置に配置された受光素子と、
少なくとも上記第１のリードフレーム表面、上記第２のリードフレーム表面、上記発光素子、スイッチング素子及び上記受光素子を覆う封止樹脂とを備えていることを特徴とする光結合半導体装置。
【請求項５】
上記第１のリードフレーム及び上記第２のリードフレームは、１枚のリードフレームにより構成されていることを特徴とする請求項４記載の光結合半導体装置。
【請求項６】
上記第１のリードフレーム及び上記第２のリードフレームは、上記封止樹脂の内部で上記受光素子側へ曲成されていることを特徴とする請求項４記載の光結合半導体装置。
【請求項７】
上記第１のリードフレームは、上記封止樹脂の内部で上記受光素子側へ曲成され、
上記第２のリードフレームは、平板状に形成され、
上記第２のリードフレーム裏面であって、外部との接続に供される引出電極以外の領域には絶縁部材が設けられていることを特徴とする請求項４記載の光結合半導体装置。
【請求項８】
上記第１のリードフレーム及び上記第２のリードフレームは、平板状に形成されるとともに、外部との接続に供される引出電極以外の領域は、外表側から薄肉化されていることを特徴とする請求項４記載の光結合半導体装置。
【請求項９】
第１のリードフレーム上に発光面を有する発光素子を搭載する第１の工程と、
第２のリードフレーム上にスイッチング素子を搭載する第２の工程と、
上記スイッチング素子上、かつ、上記発光素子の発光面と対向する位置に、受光素子をフェースダウンで電気的に接続して搭載する第３の工程と、
上記発光素子、上記スイッチング素子及び上記受光素子を樹脂によりモールドする第４の工程とを備えていることを特徴とする光結合半導体装置の製造方法。
【請求項１０】
配線パターンが形成された配線基板と、
上記配線基板に搭載され発光面を有する発光素子と、
上記配線基板に搭載されたスイッチング素子と、
上記スイッチング素子に搭載され、かつ、上記発光素子の発光面にその受光面を対向させて配置された受光素子とを備えていることを特徴とする光結合半導体装置。
【請求項１１】
上記配線基板の法線方向における上記スイッチング素子厚は上記発光素子厚よりも大きいことを特徴とする請求項１０記載の光結合半導体装置。
【請求項１２】
上記配線パターンのうち少なくとも上記スイッチング素子が搭載される領域にめっき層が形成されていることを特徴とする請求項１０記載の光結合半導体装置。
【請求項１３】
上記配線基板と上記スイッチング素子間には金属板が配置されていることを特徴とする請求項１０記載の光結合半導体装置。
【請求項１４】
配線基板上に発光面を有する発光素子を搭載する第１の工程と、
上記配線基板にスイッチング素子を搭載する第２の工程と、
上記スイッチング素子に上記発光素子の発光面にその受光面が対向するように受光素子を搭載する第３の工程とを備えていることを特徴とする光結合半導体装置の製造方法。
【請求項１５】
スイッチング素子上に受光面を有する受光素子を搭載する第１の工程と、
配線基板上に発光面を有する発光素子を搭載する第２の工程と、
上記配線基板に上記スイッチング素子を上記発光素子の発光面に上記受光面が対向するように受光素子を搭載する第３の工程とを備えていることを特徴とする光結合半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光結合半導体装置及びその製造方法に関し、特にパッケージの出力端子間容量を低減し、高速動作が可能なもの、小型・薄型化、低コスト化することができるものに関する。
【０００２】
【従来の技術】
ＩＣ用テスタ等の測定器では、被測定物と測定回路を電気的に分離するためにリレーが用いられている。従来は機械的接点を用いたメカニカルリレーが用いられていたが、被測定物の動作速度の向上やノイズ対策、高信頼化等の面から光結合素子を用いたフォトリレー（光結合半導体装置）等の無接点リレーの使用が拡大している。
【０００３】
ＩＣ用テスタに用いられる動作クロック周波数は、近年のＩＣ性能向上により１ＧＨｚを超えている。フォトリレーの動作速度が被測定物と比較して十分で無い場合、測定精度の劣化や測定時間の増加を引き起こす。したがって、ＩＣの動作速度の向上に対応するため、また、測定効率向上のためにフォトリレーの動作速度の向上が求められている。
【０００４】
図１４の（ａ），（ｂ）は従来のフォトリレーの一例を示す図であって、（ａ）は概略を示す平面図、（ｂ）は断面図を示している。フォトリレー１０は、表面に銀等のめっきが施された銅材等から形成された入力端子側リードフレーム１１及び出力端子側リードフレーム１２を備えている。入力端子側リードフレーム１１の先端には、例えばＬＥＤ等の発光素子１１ａがはんだ、銀ペースト等によりダイマウントされている。さらに、発光素子１１ａのボンディングパッドと入力端子側リードフレーム１１とがボンディングワイヤ１１ｂで接続されている。
【０００５】
出力端子側リードフレーム１２の先端には例えばＭＯＳ−ＦＥＴ等のスイッチング素子１２ａが２個と例えばフォトボル（フォトダイオードアレイと制御回路を組み合わせたもの）等の受光素子１２ｂがダイマウントされ、各々のボンディングパッドがボンディングワイヤ１２ｃで接続されている。
【０００６】
また、入力端子側リードフレーム１１と出力端子側リードフレーム１２とは、発光素子１１ａの発光面と受光素子１２ｂの受光面とが対向するように配置されるとともに、発光素子１１ａの発光面と受光素子１２ｂの受光面間にシリコーン等の導光路樹脂１３が介在し、さらに全体がエポキシ等のモールド樹脂１４により封止されている。
【０００７】
このようなフォトリレー１０は、予め入力端子側リードフレーム１１と出力端子側リードフレーム１２とを別プロセスで製造した後、発光素子１１ａの発光面と受光素子１２ｂの受光面間に導光路樹脂１３をポッティング法等により設置する。最後に、発光素子１１ａ及び受光素子１２ｂを覆うように、エポキシ等の樹脂を用いてトランスファモールド法等により封止を行った後、所定の箇所で入力端子側リードフレーム１１及び出力端子側リードフレーム１２をカット、フォーミングしてパッケージが完成する。
【０００８】
なお、ここではスイッチング素子として、表面にゲート端子及びソース端子が、裏面にドレイン端子が形成された縦型ＭＯＳ−ＦＥＴチップを用いた例を示した。また、上述した図１４の（ａ），（ｂ）においては、ガルウィングタイプのＳＯＰ（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）パッケージのフォトリレーを示したが、パッケージの形態は異なってもフォトリレーの構成は原理的には同一である。
【０００９】
フォトリレー１０の動作速度はスイッチング素子１２ａのオン抵抗Ｒと出力端子間容量Ｃの積ＲＣで判断される。例えば、オン抵抗Ｒ＝１０Ω、出力端子間容量Ｃ＝１ｐＦの場合ＣＲ＝１０と表現される。オン抵抗はスイッチング素子の特性でほとんど決まってしまう。出力端子間容量はスイッチング素子自体の容量とパッケージの容量の和で表される。したがって、パッケージの出力端子間容量を減少させることにより、フォトリレー１０の動作速度を向上させることができる。
【００１０】
一方、さらなる小型化を達成するために、フリップチップ技術を応用し、各素子間をバンプを介して直接接続を行なう図１５及び図１６に示すようなチップオンチップ構造を有するフォトリレー２０も考えられている。図１５の（ａ）〜（ｃ）はフォトリレー２０の三面図、図１６の（ａ）〜（ｇ）は、フォトリレー２０の製造プロセス例を示す断面図である。
【００１１】
フォトリレー２０は、配線基板２１を備えている。配線基板２１には、凹部２２が形成されるとともに、発光素子（ＬＥＤ）２３が設けられており、発光素子２３の電極と配線基板２１の電極とはボンディングワイヤ２４にて接続されている。一方、配線基板２１上には、プレーナ型のスイッチング素子（ＭＯＳ−ＦＥＴ）２５が設けられており、スイッチング素子２５のドレイン端子（出力端子）２５ａと配線基板２１の電極２１ａとは、ボンディングワイヤ２６にて接続されている。
【００１２】
さらに、受光素子（フォトダイオードアレイ）２７がスイッチング素子２５の図中上方に配置され、スイッチング素子２５のソース端子２５ｂ及びゲート端子２５ｃが受光素子２７の金ボールバンプ等の端子２７ａと接続されている。
【００１３】
また、発光素子２３の発光面と受光素子２７の受光面との間には導光路樹脂２８が配置され、さらに配線基板２１上は受光素子２７を含むように保護樹脂２９により封止されている。
【００１４】
このように構成されたフォトリレー２０は、図１６の（ａ）〜（ｇ）に示すような工程で製造される。すなわち、図１６の（ａ）に示すように配線基板２１上及び凹部２２上に電極２１ａ及びダイパッド２２ａを形成する。次に、図１６の（ｂ）に示すように、ダイパッド２２ａ上に発光素子２３を導電性接着剤等を用いてダイボンディングする。続いて図１６の（ｃ）に示すように、２つのスイッチング素子２５を配線基板２１上に絶縁性接着剤等を用いて、ダイボンディングする。
【００１５】
図１６の（ｄ）に示すように、発光素子２３と配線基板２１とをボンディングワイヤ２４で、スイッチング素子２５のドレイン端子２５ａと配線基板１１とをボンディングワイヤ２６を用いて、ワイヤボンディング法により電気的接続を行なう。そして、図１６の（ｅ）に示すように、金ボールバンプ２７ａを形成した受光素子２７をフリップチップボンディング法により、スイッチング素子２５のソース端子２５ｂ及びゲート端子２５ｃと電気的接続を行なう。なお、フリップチップボンディング法には異方性導電膜や異方性導電接着剤等を用いた接合方法や、超音波を併用した接合方法等がある。
【００１６】
次に図１６の（ｆ）に示すように、発光素子２３と受光素子２７との光結合を行なうために、導光路樹脂２８を両者間にディスペンサ等を用いて塗布する。最後に図１６の（ｇ）に示すように、トランスファモールド等を用いて、保護樹脂２９により封止して完成となる。
【００１７】
【発明が解決しようとする課題】
上述したフォトリレーであると次のような問題があった。すなわち、図１４に示すフォトリレー１０においては、動作速度を向上させるためにパッケージの容量を低減する必要がある。パッケージの容量を低減させる方法として、第１に出力端子側リードフレーム同士の間隔を増加させる方法、第２に電気的に結合している長さを減少させる方法、第３に出力端子側リードフレーム間に存在する樹脂の誘電率を低下させる方法が考えられる。しかし、パッケージのモールド樹脂の材料はほとんどがエポキシ系のため、誘電率低下を実現することは困難である。したがって、一般的にはリードフレームにおいて調整を行うことになる。
【００１８】
また、フォトリレーはＩＣ用テスタとして用いる場合、１台のＩＣ用テスタで数千個もの部品が使用されるため、部品の小型化の要求が強く、パッケージサイズの小型化が強く望まれていた。しかしながら、パッケージを小型化する場合、リード長さは減少するが、リード間隔も減少するため、必ずしもパッケージ容量が減少するわけではない。パッケージの設計によっては、従来パッケージよりも容量が増加することもあり得る。
【００１９】
さらに、各チップ間を平面上でワイヤボンディングにより接続を行っていることで、高密度化を行う上では設計的に限界が生じ、小型化を妨げる要因となっていた。また、３種類のチップをそれぞれ電気的に独立して搭載する必要があり、かつ、発光素子１１ａと受光素子１２ｂとはそれぞれ対向配置するする必要があることから、従来のパッケージ構造では少なくとも２種類のリードフレームを使用しなければならない。したがって、製造プロセスが複雑化し、コスト高の要因となっていた。
【００２０】
一方、図１５に示したフォトリレー２０にあっては、次のような問題があった。すなわち、受光素子２７はスイッチング素子２５の形状やパッド配置に合わせて設計を行なうが、スイッチング素子２５にはワイヤボンディング用の領域を必要とするために、２個のスイッチング素子２５が並ぶ方向と平行方向には受光素子２７を拡大することはできず、必要となる受光領域を確保するためには配線基板２０の面に対して垂直方向にチップサイズを拡大することとなる。これによりパッケージサイズの小型化が困難なものとなってしまう。
【００２１】
さらに、この光結合半導体装置はワイヤボンディング法とフリップチップボンディング法が併用されているために、製造プロセスが煩雑となる。またワイヤボンディング領域や受光素子の設計上の制限等により、実装上のデッドスペースも大きいものとなってしまう。
【００２２】
そこで本発明は、リードフレームを用いるタイプの場合には、パッケージの小型化を図りながら出力リード間の容量を低減し、パッケージ容量を低減できるものを、フリップチップを用いるタイプの場合には、製造プロセスを簡便なものにするとともに、さらなる小型化を実現できる光結合半導体装置及びその製造方法を提供することを目的としている。
【００２３】
【課題を解決するための手段】
上記課題を解決し目的を達成するために、本発明の光結合半導体装置及びその製造方法は次のように構成されている。
【００２４】
（１）その先端側を相対向させて配置されるとともに、一対のリードをそれぞれ有する第１のリードフレーム及び第２のリードフレームと、上記第１のリードフレームの一対のリードのうち少なくとも一方のリード上に搭載されるとともに発光面が形成された発光素子と、上記第２のリードフレームの一対のリードの先端側にそれぞれ搭載された２つのスイッチング素子と、これらスイッチング素子と電気的に接続されるとともにその受光面が上記発光素子の発光面に対向する位置に配置された受光素子と、上記発光素子の発光面と上記受光素子の受光面間に配置され上記発光素子からの光を上記受光素子に伝達する導光路樹脂と、少なくとも上記第１のリードフレームの先端側、上記第２のリードフレームの先端側、上記発光素子、上記スイッチング素子、上記受光素子及び上記導光路樹脂とを覆う封止樹脂とを備え、上記第２のリードフレームの一対のリードは互いに１８０度反対方向に引き出されていることを特徴とする。
【００２５】
（２）上記（１）に記載された光結合半導体装置であって、上記第１のリードフレームの一対のリードの延設方向と上記第２のリードフレームの一対のリードの延設方向とは互いに平行するように配置されていることを特徴とする。
【００２６】
（３）上記（１）に記載された光結合半導体装置であって、上記第１のリードフレームの一対のリードの延設方向と上記第２のリードフレームの一対のリードの延設方向とは互いに交差するように配置されていることを特徴とする。
【００２７】
（４）第１のリードフレーム及び第２のリードフレームと、上記第１のリードフレーム表面上に搭載され発光面を有する発光素子と、上記第２のリードフレーム表面上に搭載されたスイッチング素子と、上記スイッチング素子上に電気的に接続されるとともにその受光面を上記発光面に対向する位置に配置された受光素子と、少なくとも上記第１のリードフレーム表面、上記第２のリードフレーム表面、上記発光素子、スイッチング素子及び上記受光素子を覆う封止樹脂とを備えていることを特徴とする。
【００２８】
（５）上記（４）に記載された光結合半導体装置であって、上記第１のリードフレーム及び上記第２のリードフレームは、１枚のリードフレームにより構成されていることを特徴とする。
【００２９】
（６）上記（４）に記載された光結合半導体装置であって、上記第１のリードフレーム及び上記第２のリードフレームは、上記封止樹脂の内部で上記受光素子側へ曲成されていることを特徴とする。
【００３０】
（７）上記（４）に記載された光結合半導体装置であって、上記第１のリードフレームは、上記封止樹脂の内部で上記受光素子側へ曲成され、上記第２のリードフレームは、平板状に形成され、上記第２のリードフレーム裏面であって、外部との接続に供される引出電極以外の領域には絶縁部材が設けられていることを特徴とする。
【００３１】
（８）上記（４）に記載された光結合半導体装置であって、上記第１のリードフレーム及び上記第２のリードフレームは、平板状に形成されるとともに、外部との接続に供される引出電極以外の領域は、外表側から薄肉化されていることを特徴とする。
【００３２】
（９）第１のリードフレーム上に発光面を有する発光素子を搭載する第１の工程と、第２のリードフレーム上にスイッチング素子を搭載する第２の工程と、上記スイッチング素子上、かつ、上記発光素子の発光面と対向する位置に、受光素子をフェースダウンで電気的に接続して搭載する第３の工程と、上記発光素子、上記スイッチング素子及び上記受光素子を樹脂によりモールドする第４の工程とを備えていることを特徴とする。
【００３３】
（１０）配線パターンが形成された配線基板と、上記配線基板に搭載され発光面を有する発光素子と、上記配線基板に搭載されたスイッチング素子と、上記スイッチング素子に搭載され、かつ、上記発光素子の発光面にその受光面を対向させて配置された受光素子とを備えていることを特徴とする。
【００３４】
（１１）上記（１０）に記載された光結合半導体装置であって、上記配線基板の法線方向における上記スイッチング素子厚は上記発光素子厚よりも大きいことを特徴とする。
【００３５】
（１２）上記（１０）に記載された光結合半導体装置であって、上記配線パターンのうち少なくとも上記スイッチング素子が搭載される領域にめっき層が形成されていることを特徴とする。
【００３６】
（１３）上記（１０）に記載された光結合半導体装置であって、上記配線基板と上記スイッチング素子間には金属板が配置されていることを特徴とする。
【００３７】
（１４）配線基板上に発光面を有する発光素子を搭載する第１の工程と、上記配線基板にスイッチング素子を搭載する第２の工程と、上記スイッチング素子に上記発光素子の発光面にその受光面が対向するように受光素子を搭載する第３の工程とを備えていることを特徴とする。
【００３８】
（１５）スイッチング素子上に受光面を有する受光素子を搭載する第１の工程と、配線基板上に発光面を有する発光素子を搭載する第２の工程と、上記配線基板に上記スイッチング素子を上記発光素子の発光面に上記受光面が対向するように受光素子を搭載する第３の工程とを備えていることを特徴とする。
【００３９】
【発明の実施の形態】
図１は本発明の第１の実施の形態に係るフォトリレー（光結合半導体装置）３０を示す平面図、図２は同フォトリレー３０を示す縦断面図である。
【００４０】
フォトリレー３０は、表面に銀等のめっきが施された銅材等から形成された入力端子側リードフレーム４０及び出力端子側リードフレーム５０を備えている。入力端子側リードフレーム４０は、その先端に発光素子（ＬＥＤ）４１がダイマウントされるリードフレーム４０ａと、発光素子４１のボンディングパッドとワイヤボンディングにより接続されるリードフレーム４０ｂとからなり、それぞれの接続点（先端側）を始点として１８０度反対方向に引き出されている。
【００４１】
出力端子側リードフレーム５０は、その先端にスイッチング素子（ＭＯＳ−ＦＥＴ）５１がダイマウントされるリードフレーム５０ａと、スイッチング素子５２がダイマウントされるリードフレーム５０ｂと、受光素子（フォトボル）５３がダイマウントされるリードフレーム５０ｃとからなり、各々のボンディングパッドがボンディングワイヤ５４で接続されている。２つのスイッチング素子５１，５２がダイマウントされるリードフレーム５０ａ，５０ｂは、ダイマウント部（先端側）を始点として互いに１８０度反対方向に引き出されている。
【００４２】
これらの半導体素子が搭載された入力端子側リードフレーム４０と出力端子側リードフレーム５０を、発光素子４１と受光素子５３が対向するように配置されるとともに、発光素子４１の発光面と受光素子５３の受光面間に光学用透明樹脂等の導光路樹脂５５が設置され、全体を保護用のモールド樹脂５６で封止されている。
【００４３】
このようなフォトリレー３０は、予め入力端子側リードフレーム４０と出力端子側リードフレーム５０とを別プロセスで製造した後、発光素子４１の発光面と受光素子５３の受光面間に導光路樹脂５５をポッティング法等により設置する。最後に、発光素子４１及び受光素子５３を覆うように、エポキシ等の樹脂を用いてトランスファモールド法等により封止を行った後、所定の箇所で入力端子側リードフレーム４０及び出力端子側リードフレーム５０をカット、フォーミングしてパッケージが完成する。
【００４４】
次に、このように構成されたフォトリレー３０の静電容量を減少させることができる理由について説明する。図３の（ａ）〜（ｃ）は、フォトリレーにおいてパッケージの静電容量が減少させる原理を示す説明図である。すなわち、図３の（ａ）に示すように、一般的に一対のリードフレームＬの形状が電極の対向する面が長方形で平行である場合、端子間静電容量をＣ、比誘電率をεｒ、Ｓを面積、ｈをリードフレームＬの間隔とすると、
Ｃ＝εｒε０Ｓ／ｈ　　　　　　　　　　　　　　　　　　　　　　　（１）
という関係が成り立つ。
【００４５】
一方、従来のフォトリレーにおける一対のリードフレームＬの位置関係は、図３（ｂ）のように示され、本実施の形態に係るフォトリレー３０における入力端子側リードフレーム４０及び出力端子側リードフレーム５０における一対のリードフレームＬの位置関係は、図３（ｃ）のように示される。すなわち、入力端子側リードフレーム４０及び出力端子側リードフレーム５０では、電極間隔ｈが実効的に大きくなり結果として端子間静電容量Ｃが減少することになる。
【００４６】
上述したように、フォトリレー３０の一対の出力端子側リードフレーム５０のリードフレーム５０ａ，５０ｂの引き出し方向を互いに１８０度とすることにより、リードフレーム５０ａ，５０ｂ間の端子間静電容量Ｃを低減することが可能となる。したがって、スイッチング素子５１，５２の容量とリードフレーム５０ａ，５０ｂ間容量の和で表される端子間容量Ｃが減少できる。よって、フォトリレー３０のスイッチング素子のオン抵抗Ｒと出力端子間容量Ｃの積で表されるＲＣ値を減少させることができるため、リレーとしての動作速度を向上させることが可能となる。
【００４７】
図４は本発明の第２の実施の形態に係るフォトリレー６０を示す平面図である。図４において図１と同一機能部分には同一符号を付し、その詳細な説明は省略する。フォトリレー６０は、表面に銀等のめっきが施された銅材等から形成された入力端子側リードフレーム７０及び出力端子側リードフレーム５０を備えている。入力端子側リードフレーム７０は、その先端に発光素子（ＬＥＤ）４１がダイマウントされるリードフレーム７０ａと、発光素子４１のボンディングパッドとワイヤボンディングにより接続されるリードフレーム７０ｂとからなり、それぞれの接続点を始点として平行に引き出されている。
【００４８】
本第２の実施の形態に第１の実施の形態の場合と同様に、出力端子側リードフレーム５０における静電容量を低減することができる。また、入力端子側リードフレーム７０から入力される電流と、出力端子側リードフレーム５０から出力される電流との進行方向が互いに直交している。このため、各電流が形成する磁束が直交することとなり、入力側の電流が出力側の電流に干渉することを防止することができる。
【００４９】
なお、上述した第１及び第２の実施の形態に係るフォトリレー３０，６０はワイヤボンディングで接続されたガルウィングタイプＳＯＰであるが、この形式のものに限られず、他のパッケージ形態も可能である。例えば、パッケージのリードフレームがパッケージ外部に露出しているリードフレームがフラットなフラットリードフレームタイプのパッケージでもよい。
【００５０】
図５の（ａ），（ｂ）は本発明の第３の実施の形態に係るフォトリレー８０を示す図であって、（ａ）は縦断面図、（ｂ）は受光素子１０２の裏面（図中下面）を示す図である。フォトリレー８０は、表面に銀等のめっきが施された厚さ０．１５ｍｍの銅材等から形成された入力端子側リードフレーム９０及び出力端子側リードフレーム１００を備えている。入力端子側リードフレーム９０の先端に発光素子（ＬＥＤ）９１がダイマウントされており、発光素子９１上に形成されたアノード端子９１ａとリードフレーム９０とは、φ２５μｍの金材製等のボンディングワイヤ９２により接続されている。なお、発光素子９１の裏面にはカソード端子９１ｂが形成されている。
【００５１】
なお、上述した例では、表面にアノード端子９１ａ、裏面にカソード端子９１ｂが形成された発光素子９１を例として記載したが、例えば表面にアノード端子及びカソード端子の２端子が形成されたプレーナ型のＬＥＤを用いる場合は、フリップチップで入力端子側リードフレーム９０上へ接合しても良く、発光素子の実装方法は本実施例に限るものではない。
【００５２】
出力端子側リードフレーム１００の先端には、スイッチング素子１０１がダイマウントされている。スイッチング素子１０１は縦型ＭＯＳ−ＦＥＴであって、表面にソース端子１０１ａ、ゲート端子１０１ｂが形成され、裏面にドレイン端子１０１ｃが形成されている。
【００５３】
スイッチング素子１０１の上部には受光素子（フォトボル）１０２が配置されており、スイッチング素子１０１のソース端子１０１ａ及びゲート端子１０１ｂが受光素子１０２の電極１０２ａ，１０２ｂと金等のバンプ１０２ｃを介して接続されている。受光素子１０２の受光面１０２ｄと発光素子９１の発光面とは対向配置され、その間隔が０．３〜０．５ｍｍに設置されるとともに、シリコーン等の光学用透明樹脂である導光路樹脂１０３が配置され、さらに全体がモールド樹脂１０４により樹脂封止されている。
【００５４】
このように構成されたフォトリレー８０は、次のような工程で製造される。まず、入力端子側リードフレーム９０は予め上方へ例えば約０．３ｍｍ程度フォーミングする。そして、入力端子側リードフレーム９０の先端部に発光素子９１をはんだ、銀ペースト等によりダイマウントを行う。例えば銀ペーストを用いてダイマウントを行う場合は、ディスペンサ等を用いて入力端子側リードフレーム９０上の所望の箇所へ銀ペースト塗布後、発光素子９１をマウントし、その後、例えば１５０℃、１時間で銀ペーストの硬化を行い、発光素子９１の裏面と入力端子側リードフレーム９０間を接着すると共に電気的接続を行う。
【００５５】
次に、発光素子９１上に形成された電極９１ａと入力端子側リードフレーム９０の所望箇所をボンディングワイヤ９２を用いてワイヤボンディングを行い、電気的接続を行う。
【００５６】
一方、出力端子側リードフレーム１００は入力端子側リードフレーム９０と同様に、予め上方へ例えば約０．６〜１ｍｍ程度フォーミングする。そして、出力端子側リードフレーム１００の先端部に導電部材を用いてダイマウントを行い、スイッチング素子１０１の裏面と出力端子側リードフレーム１００間を接着すると共に電気的接続を行う。
【００５７】
次に、スイッチング素子１０１の表面電極端子であるソース端子１０１ａ、ゲート端子１０１ｂ上へ、受光素子１０２をバンプ１０２ｃを介してフリップチップにより電気的接続を行う。金バンプはスイッチング素子１０１、受光素子１０２どちらの電極に形成してもよく、フリップチップ接続は、例えば超音波出力１Ｗ〜２Ｗ、ステージ温度１５０℃〜２５０℃、ボンディング荷重３〜６Ｎ、ボンディング時間０．５〜１ｓｅｃ等の条件により行うが、接続方法、条件については上述した例に限られるものではない。
【００５８】
ここで、スイッチング素子１０１と受光素子１０２との位置関係を、図５の（ｂ）を用いて説明する。受光素子１０２上で、発光素子９１からの光を受光する受光面１０２ｄ上には部品を搭載することはできないため、スイッチング素子１０１との接続に供される電極１０２ａ，１０２ｂはでるだけ端部、かつ、片側に形成されていることが望ましい。ここでは、スイッチング素子１０１を受光素子１０２の左右のコーナに配置し、残りの領域を受光面１０２ｄとした。この受光面１０２ｄと対向する位置に発光素子９１が搭載される。そして、発光素子９１の発光面と受光素子１０２の受光面との間隔が、例えば０．３〜０．５ｍｍの間隔となるように導光路樹脂１０３をポッティング法等により塗布、硬化し、配置することで良好な光結合を行うことができる。最後に、全体をエポキシ等のモールド樹脂１０４を用いてトランスファモールド法等により封止を行い、所定の箇所で入力端子側リードフレーム９０及び出力端子側リードフレーム１００のカットを行う。
【００５９】
上述したように本第３の実施の形態に係るフォトリレー８０では、特に受光素子とスイッチング素子の電気的接続を、フリップチップ接続により行うことで、従来平面的に配置されていた受光素子とスイッチング素子とが、三次元的に配置可能となり、パッケージサイズを大幅に小型化することが可能となる。また、全部品を同一方向から実装できるため、１枚のリードフレームで構成することが可能となり、製造プロセスが簡易化すると共に、材料コストの低減化が可能となる。
【００６０】
なお、上述したフォトリレー８０では、パッケージの電極端子がパッケージ下面に形成される、いわゆるＳＯＮ構造を例に説明したが、パッケージの電極端子以外はパッケージ表面に電極を露出させないため、フォーミングを行う。また、例えばＳＯＰ構造をとる等、電極端子の取り出し方は本実施例に限るものではない。さらに、上述した例では、出力端子側リードフレーム１００上にスイッチング素子１０１をダイマウントした後、受光素子１０２をフリップチップ接続した例を示したが、別プロセスにおいて、予め受光素子１０２上にスイッチング素子１０１のフリップチップ接続を行い、受光素子１０２及びスイッチング素子１０１を積層接続した状態で出力端子側リードフレーム１００上にダイマウントしても良い。
【００６１】
図６の（ａ），（ｂ）は本発明の第４の実施の形態に係るフォトリレー１１０を示す図であって、（ａ）は縦断面図、（ｂ）は要部平面図である。なお、図６において図５と同一機能部分には同一符号を付し、その詳細な説明は省略する。
【００６２】
フォトリレー１１０が上述したフォトリレー８０と異なる点は、入力端子側リードフレーム９０の代わりに入力端子側リードフレーム１１１を用いた点にある。すなわち、入力端子側リードフレーム１１１は、平面状に形成され、その先端に発光素子９１がダイマウントされており、発光素子９１上に形成されたアノード端子９１ａとリードフレーム９０とは、φ２５μｍの金材製等のボンディングワイヤ９２により接続されている。なお、発光素子９１の裏面にはカソード端子９１ｂが形成されている。
【００６３】
さらに、厚さ２５μｍのポリイミド等の絶縁フィルム１１２が樹脂封止後に貼付されている。但し、入力端子側リードフレーム１１１の電極部１１１ａ及び出力端子側リードフレーム１００の電極部１００ａには貼付しない。この絶縁フィルム１１２により、入力端子側リードフレーム１１１及び出力端子側リードフレーム１００がパッケージ外部に露出することを防止でき、絶縁処理を施すことができるとともに、パッケージ外観を望ましいものとすることができる。
【００６４】
なお、絶縁フィルム１１２を貼付しない部分については、貼付した部分と段差が生じるため、必要に応じて電極部上に、めっき等により銅、ニッケル等の金属層１１３を形成しても良い。
【００６５】
上述したように入力端子側リードフレーム１１１をフォーミングしないことにより、フォーミングスペースが一部不要となり、さらに小型化を図ることが可能となる。
【００６６】
図７は本発明の第５の実施の形態に係るフォトリレー１２０を示す縦断面図である。なお、図７において図５と同一機能部分には同一符号を付し、その詳細な説明は省略する。
【００６７】
フォトリレー１２０が上述したフォトリレー８０と異なる点は、入力端子側リードフレーム９０の代わりに入力端子側リードフレーム１２１、出力端子側リードフレーム１００の代わりに出力端子側リードフレーム１２２を用いた点にある。すなわち、入力端子側リードフレーム１２１は、平板状に形成され、その先端に発光素子９１がダイマウントされており、発光素子９１上に形成されたアノード端子９１ａとリードフレーム９０とは、φ２５μｍの金材製等のボンディングワイヤ９２により接続されている。なお、発光素子９１の裏面にはカソード端子９１ｂが形成されている。
【００６８】
出力端子側リードフレーム１２２の先端には、スイッチング素子１０１がダイマウントされている。スイッチング素子１０１は縦型ＭＯＳ−ＦＥＴであって、表面にソース端子１０１ａ、ゲート端子１０１ｂが形成され、裏面にドレイン端子１０１ｃが形成されている。
【００６９】
スイッチング素子１０１の上部には受光素子１０２が配置されており、スイッチング素子１０１のソース端子１０１ａ及びゲート端子１０１ｂが受光素子１０２の電極１０２ａ，１０２ｂと金等のバンプ１０２ｃを介して接続されている。受光素子１０２の受光面１０２ｄと発光素子９１の発光面とは対向配置され、その間隔が０．３〜０．５ｍｍに設置されるとともに、シリコーン等の光学用透明樹脂である導光路樹脂１０３が配置され、さらに全体がモールド樹脂１０４により樹脂封止されている。
【００７０】
上述した入力端子側リードフレーム１２１及び出力端子側リードフレーム１２２は共に厚さ０．５ｍｍの平板状のリードフレームであり、フォーミングが全く行われていない。さらに、パッケージ裏面側となる電極部１２１ａ，１２２ａ以外のリードフレーム部分は、例えば０．３ｍｍの厚さを裏面側からハーフエッチングにより除去する。除去された空間は、最終工程であるモールド工程でモールド樹脂１０４により封止されるため、パッケージ外観としては電極部１２１ａ，１２２ａだけが露出される形となる。
【００７１】
このように、リードフレームを全くフォーミングしないことにより、フォーミングスペースが不要となり、さらに小型化を図ることが可能となる。
【００７２】
図８の（ａ）〜（ｃ）は本発明の第６の実施の形態に係るフォトリレー１３０を示す三面図、図９の（ａ）〜（ｆ）はフォトリレー１３０の製造工程を示す側面図である。フォトリレー１３０は、フレキシブル基板等の配線基板１３１を備えている。配線基板１３１上には発光素子１３２及びスイッチング素子１３３，１３４が取り付けられている。発光素子１３２には同一面にカソード及びアノード電極が形成されたＬＥＤ等が用いられている。また、スイッチング素子１３３，１３４はチップ裏面がドレイン端子となっている縦型スイッチング素子等が用いられている。さらにスイッチング素子１３３，１３４上にはフォトダイオードアレイ等の受光素子１３５が設けられている。また、発光素子１３２と受光素子１３５との間には両者の光結合を行なうために、導光路樹脂１３６が配置されている。さらに、全体が保護樹脂１３７により樹脂封止されている。
【００７３】
なお、スイッチング素子１３３，１３４の厚みは、発光素子１３２が０．２ｍｍ程度としたときには、０．５ｍｍ程度の厚いものを用いる。これにより、発光素子１３２と受光素子１３５との距離を０．３ｍｍ程度とすることができ、発光素子１３２からの光が十分に拡散し、受光素子１３５の受光領域全体を照射することが可能となる。
【００７４】
このように構成されたフォトリレー１３０は、次のようにして製造される。すなわち、図９の（ａ）に示すように基板上にダイボンディングパッド１３１ａを設け、配線基板１３１を形成する。次に図９の（ｂ）に示すように、配線基板１３１のダイボンディングパッド１３１ａ上に、金ボールバンプ１３２ａを介して発光素子１３２をフリップチップボンディング法を用いて、電気的に接続を行なう。フリップチップボンディングには異方性導電膜や異方性導電接着剤等を用いた接合方法や、超音波を併用した接合方法等を用いることができる。
【００７５】
次に図９の（ｃ）に示すように、スイッチング素子１３３，１３４を、導電性接着剤等を用いて配線基板１３１のダイボンディングパッド１３１ａ上にダイボンディングする。続いて図９の（ｄ）に示すように、スイッチング素子１３４に、金ボールバンプ１３５ａを介して受光素子１３５をフリップチップボンディング法を用いて電気的に接続する。
【００７６】
次に図９の（ｅ）に示すように、発光素子１３２と受光素子１３５との間にディスペンサ等を用いて導光路樹脂１３６を塗布する。最後に図９の（ｆ）に示すように、トランスファモールド等を用いて保護樹脂１３７により封止して完成となる。
【００７７】
なお、上述した例では、スイッチング素子１３３，１３４を配線基板１３１にダイボンディング後、受光素子１３５をフリップチップボンディングしたが、スイッチング素子１３３，１３４と受光素子１３５をフリップチップボンディングした後に、配線基板１３１に搭載しても良い。
【００７８】
このように構成されたフォトリレー１３０によれば、次のような効果が得られる。すなわち、受光素子１３５はスイッチング素子１３３，１３４の形状やパッド配置に合わせて設計を行なうが、スイッチング素子１３３，１３４上の領域はフリップチップボンディングに全て使用できることから、受光素子１３５は２個のスイッチング素子１３３，１３４が並ぶ方向と平行方向に、スイッチング素子１３３，１３４の外形いっぱいまで、受光素子１３５の外形を拡大することが可能となる。これにより、必要とする受光領域を確保するために、必要以上に配線基板１３１の面に対して垂直方向の寸法を確保することはなくなる。したがって、パッケージサイズの小型化が実現できることになる。
【００７９】
図１０〜図１３は、図８に係るフォトリレー１３０の第１〜第４の変形例を示す図である。これらの図において図８と同一機能部分には同一符号を付しその詳細な説明は省略する。なお、説明を簡単にするために導光路樹脂１３６及び保護樹脂１３７については図示しない。
【００８０】
図１０は第１の変形例に係るフォトリレー１３０Ａの要部を示す図である。フォトリレー１３０Ａにおいては、配線基板１３１上のスイッチング素子１３３，１３４を搭載するダイボンディングパッド１３１ａ上に、ＣｕやＮｉ＋Ａｕ等のめっき層１３１ｂを最大１００μｍ程度形成する。これにより、発光素子１３２と受光素子１３５との距離を十分確保し、かつ、めっき厚と同等分だけスイッチング素子１３３，１３４の厚さを薄くすることが可能となる。スイッチング素子１３３，１３４の薄型化によりデバイスの抵抗値を小さくすることができるため、スイッチングスピードが速くなる等、特性を改善することができる。
【００８１】
図１１は第２の変形例に係るフォトリレー１３０Ｂの要部を示す図である。フォトリレー１３０Ｂにおいては、配線基板１３１の銅箔１３１ｃには７５μｍ程度の厚いものを使用し、発光素子１３２がフリップチップボンディングされるダイボンディングパッド１３１ａは、部分的にハーフエッチングすることで１０μｍ程度まで薄厚化する。これにより、発光素子１３２と受光素子１３５との距離を十分確保し、かつ、めっき厚と同等分だけスイッチング素子１３３，１３４の厚さを薄くすることが可能となる。スイッチング素子１３３，１３４の薄型化によりデバイスの抵抗値を小さくすることができるため、受光時の光感度が上がる等、特性を改善することができる。
【００８２】
図１２は第３の変形例に係るフォトリレー１３０Ｃの要部を示す図である。フォトリレー１３０Ｃにおいては、配線基板１３１とスイッチング素子１３３，１３４間には０．２〜０．３ｍｍ厚程度のＣｕやＡｌ等の金属板１３８が形成されている。金属板１３８付きのスイッチング素子は、金属板１３８を貼り付けたスイッチング素子１３３，１３４のウエハをダイシングすることで得ることができる。これにより、発光素子１３２と受光素子１３５の距離を十分確保し、かつ、めっき厚と同等分だけスイッチング素子１３３，１３４の厚さを薄くすることが可能となる。スイッチング素子１３３，１３４の薄型化によりデバイスの抵抗値を小さくすることができるため、受光時の光感度が上がる等、特性を改善することができる。
【００８３】
図１３は第４の変形例に係るフォトリレー１３０Ｄの要部を示す図である。フォトリレー１３０Ｄにおいては、発光素子１３２には異なる面にアノード電極とカソード電極が形成されたものを用い、カソード電極側は配線基板１３１上に導電性接着剤等を用いてダイボンディングする。その後、発光素子１３２のアノード電極１３２ａはＡｕワイヤ１３１ｂ等を用いて、ワイヤボンディング法により配線基板１３１と電気的接続を行なう。通常、ワイヤボンディング時にはアノード電極１３２ａ側でボールボンディングを行ない、配線基板１３１側でウェッジボンディングを行なう。通常のボンディングを行った場合でも受光素子１３５とＡｕワイヤ１３１ｂとのギャップが０．１ｍｍ以上あれば耐圧上、使用可能である。
【００８４】
一方、通常のボンディングではなく、逆ボンディングを行うことで、発光素子１３２〜受光素子１３５間の距離をさらに拡大し、両素子間の耐電圧性を向上させることができる。すなわち、逆ボンディングでは、配線基板１３１側でボールボンディングを行い、アノード電極１３２ａ側でウェッジボンディングを行なうこととなる。したがって、ボールボンディング後にワイヤを配線基板１３１に対して垂直方向に引き上げる作業の際に、発光素子１３２の高さを利用して、その引き上げる距離を通常のボンディングに比べて十分に長く確保することができる。このため、ギャップを０．１ｍｍ以上にでき、より高耐圧とすることができる。
【００８５】
また第１〜第３の変形例と同様の手法によっても、発光素子１３２〜受光素子１３５間の距離を拡大し、両素子間の耐電圧性を向上させることができる。
【００８６】
なお、本第４変形例ではワイヤボンディング法を併用しているが、ワイヤ数は１本であるため、パッケージサイズを大型化するような不具合は発生しない。
【００８７】
上述したように、第１〜第４の変形例に係るフォトリレー１３０Ａ〜１３０Ｄにおいても、製造プロセスを簡便にでき、かつ、パッケージサイズの小型化が実現できる光結合半導体装置を得ることができる。
【００８８】
なお、本発明は上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々変形実施可能であるのは勿論である。
【００８９】
【発明の効果】
本発明によれば、受光素子とスイッチング素子が三次元的に配置され、かつ１枚のリードフレームで製造することができるため、小型で低コストな、生産性に優れた光結合半導体装置及びその製造方法を得ることができる。
【００９０】
製造プロセスを簡便にでき、かつパッケージサイズの小型化が実現できる光結合半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るフォトリレーを示す平面図。
【図２】同フォトリレーを示す縦断面図。
【図３】同フォトリレーの静電容量を減少させる原理を示す説明図。
【図４】本発明の第２の実施の形態に係るフォトリレーを示す平面図。
【図５】本発明の第３の実施の形態に係るフォトリレーを示す図であって、（ａ）は縦断面図、（ｂ）は要部平面図。
【図６】本発明の第４の実施の形態に係るフォトリレーを示す図であって、（ａ）は縦断面図、（ｂ）は要部平面図。
【図７】本発明の第５の実施の形態に係るフォトリレーを示す縦断面図。
【図８】本発明の第６の実施の形態に係るフォトリレーを示す三面図。
【図９】同フォトリレーの製造工程を示す側面図。
【図１０】同フォトリレーの第１の変形例を示す要部断面図。
【図１１】同フォトリレーの第２の変形例を示す要部断面図。
【図１２】同フォトリレーの第３の変形例を示す要部断面図。
【図１３】同フォトリレーの第４の変形例を示す要部断面図。
【図１４】従来のフォトリレーの一例を示す図であって、（ａ）は概略を示す平面図、（ｂ）は断面図。
【図１５】従来のフォトリレーの別の例を示す三面図。
【図１６】同フォトリレーの製造プロセス例を示す断面図。
【符号の説明】
３０，６０，８０，１１０，１２０，１３０，１３０Ａ〜１３０Ｄ…フォトリレー
４０，７０，１１１，１２１…入力端子側リードフレーム
５０，１００，１２２…出力端子側リードフレーム
４０ａ，４０ｂ，５０ａ，５０ｂ，５０ｃ，７０ａ，７０ｂ…リードフレーム
５１，５２，１０１，１３３，１３４…スイッチング素子
４１，９１，１３２…発光素子
５３，１０２，１３５…受光素子
５５，１０３，１３６…導光路樹脂
５６，１０４，１３７…モールド樹脂
９０…入力端子側リードフレーム
１００…出力端子側リードフレーム
１１２…絶縁フィルム
１３１…配線基板
【図１】
2004103654.tif 000003
【図２】
2004103654.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2004103654.tif 000008
【図７】
2004103654.tif 000009
【図８】
2004103654.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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