【手続補正書】
【提出日】平成24年1月20日(2012.1.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に位置し、少なくとも一つの論理ゲート又は揮発性メモリと関連するトランジスタデバイス用のゲートとして使用される材料から成る浮遊ゲートと、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域とを結合するｎチャネルと
を備え、
前記ドレイン領域は、前記ドレイン領域に印加されるデバイス用プログラム供給電圧を、前記浮遊ゲートと前記ドレイン領域との間にある容量結合によって前記浮遊ゲートに付与できるように前記ゲートの大部分に重なり、
さらに前記デバイスは、１ビットを超える情報を前記プログラム供給電圧によって保存できるように構成される、基板上に位置するプログラマブル多状態不揮発性デバイス。
【請求項２】
前記デバイスは、読取り操作中に前記ドレイン領域の一部のみが読取り電圧を受信するように構成される、請求項１に記載のプログラマブルデバイス。
【請求項３】
前記デバイスは、前記デバイス内に保存された情報量を変化させるためのプログラム操作中に、前記ドレイン領域の一部或いは全部にバイアスをかけることができるように構成される、請求項１に記載のプログラマブルデバイス。
【請求項４】
前記浮遊ゲートは消去可能である、請求項１に記載のプログラマブルデバイス。
【請求項５】
前記デバイスは再プログラムできる、請求項４に記載のプログラマブルデバイス。
【請求項６】
前記浮遊ゲートは前記ソース領域に印加される消去電圧によって消去可能である、請求項４に記載のプログラマブルデバイス。
【請求項７】
前記デバイスは、集積回路において別個の各論理回路及び／又は各メモリ回路に組み込まれたプログラム可能なアレイの一部である、請求項１に記載のプログラマブルデバイス。
【請求項８】
前記デバイスは、データ暗号化回路、リファレンス調整（reference trimming）回路、製造ＩＤ、又はセキュリティＩＤのうちの少なくとも一つと関連する、請求項７に記載のプログラマブルデバイス。
【請求項９】
前記容量結合は前記基板に位置する第１トレンチで行われる、請求項１に記載のプログラマブルデバイス。
【請求項１０】
前記基板における一組の第２トレンチは組込み型ＤＲＡＭとして使用される、請求項９に記載のプログラマブルデバイス。
【請求項１１】
一対のラッチの配列に結合された第２プログラマブルデバイスをさらに有し、データやその補数が前記一対のラッチに保存される、請求項１に記載のプログラマブルデバイス。
【請求項１２】
前記デバイスは、前記浮遊ゲートの閾値電圧を決定する時間に従って調整される前記ドレイン領域に印加されるバイアス電圧によって読取られるように構成される、請求項１に記載のプログラマブルデバイス。
【請求項１３】
前記デバイスは、可変プログラム供給電圧によってマルチレベル状態にプログラムされる、請求項１に記載のプログラマブルデバイス。
【請求項１４】
電荷蓄積位置としての機能を果たす各不純物を有し、基板上に位置する他の各非プログラマブルデバイス用の絶縁層として利用される材料から成る浮遊ゲートと、
ソース領域と、
第１ドレイン領域及び第２ドレイン領域から成るドレイン領域と、
を備え、
前記ドレイン領域は、前記ドレイン領域に印加されるデバイス用プログラム供給電圧を、前記浮遊ゲートと前記ドレイン領域との間にある容量結合によって前記浮遊ゲートに付与できるように前記ゲートの大部分に重なり、
さらに、前記デバイスは、複数ビットのデータが前記プログラム供給電圧によって書き込みできるように構成される、基板上に位置するマルチレベルプログラマブルデバイス。
【請求項１５】
基板上に位置し、少なくとも一つの論理ゲート又は揮発性メモリと関連するトランジスタデバイス用の相互接続ゲート及び／又は別のゲートが共用する材料から成る浮遊ゲートと、
ソース領域と、
前記浮遊ゲートの一部分に重なり、少なくとも第１ドレイン領域及び第２選択可能ドレイン領域を有するドレイン領域と
を備え、
前記ドレイン領域と前記浮遊ゲートとの間の可変容量結合は、前記第１ドレイン領域及び前記第２ドレイン領域にそれぞれ適用される一つ以上の選択信号によって実現でき、
前記可変容量結合によって、前記第１ドレイン領域及び前記第２ドレイン領域からの可変量のチャネル熱電子に前記浮遊ゲートの閾値を恒久的に変更させ、ＯＴＰデバイス内にマルチビットデータを保存させる、基板上に位置するマルチレベルワンタイムプログラマブル（ＭＯＴＰ）デバイス。
【請求項１６】
シリコン基板上にゲート、ｎ型不純物ソース、及びｎ型不純物ドレインを有するマルチレベルプログラマブルメモリデバイスであって、
ｎ型チャネルを備え、
前記ｎ型不純物ドレインは、前記ｎ型不純物ドレインに印加される可変プログラム供給電圧を、前記ゲートと前記ｎ型不純物ドレインとの間にある容量結合によって前記ゲートに付与し、マルチレベル論理状態を前記デバイス内に保存できるように前記ゲートの大部分に重なり、
前記ゲートは、前記デバイスが前記可変プログラム供給電圧によって前記ゲート上に蓄積された電荷量によって画定されるマルチレベルプログラム状態にあるように浮遊ゲートとしての機能に適応し、
さらに、前記浮遊ゲート上の前記電荷は、前記デバイスが再プログラム可能となるように消去できる、マルチレベルプログラマブルメモリデバイス。
【請求項１７】
シリコン基板上にゲート、ｎ型不純物ソース、及びｎ型不純物ドレインを有するマルチレベルワンタイムプログラマブル（ＭＯＴＰ）メモリセルであって、
ｎ型チャネルを備え、
前記ｎ型不純物ドレインは、前記ｎ型不純物ドレインに印加される電圧を容量結合によって前記ゲートに付与できるように前記ゲートの可変部分に重なるように構成され、
前記ゲートは、前記ＭＯＰＴセルが前記ゲートの荷電状態によって画定されるプログラム状態にあるように構成され、前記荷電状態は複数のビットのデータに対応する、マルチレベルワンタイムプログラマブルメモリセル。
【請求項１８】
基板上に位置し、少なくとも一つの論理ゲート又は揮発性メモリと関連するトランジスタデバイス用のゲートとして使用される材料から成る浮遊ゲートと、
ソース領域と、
第１ドレイン領域及び少なくとも一つの別の第２ドレイン領域から成るドレイン領域と
を備え、
前記ドレイン領域は、前記ドレイン領域に印加されるデバイス用プログラム供給電圧を、前記浮遊ゲートと前記ドレイン領域との間にある容量結合によって前記浮遊ゲートに付与できるように前記ゲートの大部分に重なり、
さらに、前記デバイスは、前記第１ドレイン領域及び前記第２ドレイン領域のうち複数の異なる領域がプログラム及び読取り作業中にそれぞれ前記ゲートに結合できるように構成される、基板上に位置するプログラマブル不揮発性デバイス。
【請求項１９】
前記デバイスはｎチャネルである、請求項１８に記載のプログラマブルデバイス。
【請求項２０】
前記デバイスはｐチャネルである、請求項１８に記載のプログラマブルデバイス。
【請求項２１】
前記デバイスは、プログラム操作中に前記第１ドレイン領域及び前記第２領域のうちいずれか一方、或いは両方にバイアスをかけ、或いはいずれにもかけないように構成され、また、前記第１領域及び前記第２領域のうち一つだけが読取り操作中にバイアスをかけられるように構成される、請求項１８に記載のプログラマブルデバイス。
【請求項２２】
前記デバイスは、プログラム操作中に前記第１ドレイン領域及び前記第２領域のいずれにもバイアスがかからないように、あるいは両方にバイアスがかかるように構成され、また、消去操作中に前記第１領域及び前記第２領域のうち一方に或いは両方にバイアスがかかるように構成される、請求項１８に記載のプログラマブルデバイス。
【請求項２３】
前記デバイスは、プログラム操作中に前記第１ドレイン領域及び前記第２領域のうちいずれか一方、あるいは両方にバイアスかけ、或いはいずれにもかけないように構成され、また、読取り操作中に前記第１領域及び前記第２領域はのうちいずれか一方或いは両方にバイアスをかけられるように構成される、請求項１８に記載のプログラマブルデバイス。
【請求項２４】
前記デバイスは、前記第１ドレイン領域及び前記第２領域の前記ゲートに対する結合を変更することによって、プログラム操作、読取り操作及び／又は消去操作のうち少なくとも一つを操作中に変更できるように構成される、請求項１８に記載のプログラマブルデバイス。
【請求項２５】
前記浮遊ゲートは消去可能である、請求項１８に記載のプログラマブルデバイス。
【請求項２６】
前記デバイスは再プログラムできる、請求項２５に記載のプログラマブルデバイス。
【請求項２７】
前記浮遊ゲートは、前記ソース領域に印加される消去電圧によって消去可能である、請求項２５に記載のプログラマブルデバイス。
【請求項２８】
前記デバイスは、集積回路において別個の各論理回路及び／又は各メモリ回路に組み込まれたプログラム可能なアレイの一部である、請求項１８に記載のプログラマブルデバイス。
【請求項２９】
前記デバイスは、データ暗号化回路、リファレンス調整（reference trimming）回路、製造ＩＤ、及び／又はセキュリティＩＤのうちの一つと関連する、請求項２８に記載のプログラマブルデバイス。
【請求項３０】
前記容量結合は前記基板に位置する第１トレンチで行われる、請求項１８に記載のプログラマブルデバイス。
【請求項３１】
前記基板における一組の第２トレンチは組込み型ＤＲＡＭとして使用される、請求項３０に記載のプログラマブルデバイス。
【請求項３２】
一対のラッチの配列に結合された第２プログラマブルデバイスをさらに有し、データやその補数が前記一対のラッチに保存される、請求項１８に記載のプログラマブルデバイス。
【請求項３３】
前記デバイスは、前記第１ドレイン領域及び／又は前記浮遊ゲートの閾値電圧の閾値電圧を決定する時間に従って調整される前記少なくとも一つの別の第２ドレイン領域のうちの一つに印加されるバイアス電圧によって読取られるように構成される、請求項１８に記載のプログラマブルデバイス。
【請求項３４】
前記浮遊ゲートはマルチレベル構造である、請求項１８に記載のプログラマブルデバイス。
【請求項３５】
前記デバイスは薄膜トランジスタの一部である、請求項１８に記載のプログラマブルデバイス。
【請求項３６】
前記浮遊ゲートは非平面構造内に配置される、請求項１８に記載のプログラマブルデバイス。
【請求項３７】
前記浮遊ゲートは分配され、電荷蓄積位置としての機能を果たす各不純物を有する、請求項１８に記載のプログラマブルデバイス。
【請求項３８】
電荷蓄積位置としての機能を果たす各不純物を有し、基板上に位置する他の各非プログラマブルデバイス用の絶縁層として利用される材料から成る浮遊ゲートと、
ソース領域と、
ドレイン領域と
を備え、
前記ドレイン領域は、前記ドレイン領域に印加されるデバイス用プログラム供給電圧を、前記浮遊ゲートと前記ドレイン領域との間にある容量結合によって前記浮遊ゲートに付与できるように前記ゲートの大部分に重なり、
さらに、前記デバイスは、プログラマブルデバイス用の可変閾値をもたらすためのプログラム操作中に、可変プログラム供給電圧を前記ゲートに結合できるように構成される、基板上に位置するプログラマブルデバイス。
【請求項３９】
基板上に位置し、少なくとも一つの論理ゲート又は揮発性メモリと関連するトランジスタデバイス用の相互接続ゲート及び／又は別のゲートが共用する材料から成る浮遊ゲートと、
ソース領域と、
前記浮遊ゲートの一部分に重なり、少なくとも第１ドレイン領域と第２選択可能ドレイン領域とを有するドレイン領域と
を備え、
前記ドレイン領域と前記浮遊ゲートとの間の可変容量結合は、前記第１ドレイン領域と前記第２ドレイン領域とにそれぞれ適用される一つ以上の選択信号によって実現可能であり、
前記可変容量結合によって、前記第１ドレイン領域と前記第２ドレイン領域から可変量のチャネル熱電子が、前記浮遊ゲートの閾値を恒久的に変更し、前記ＯＴＰデバイスにデータを保存する、基板上に位置するワンタイムプログラマブル（ＯＴＰ）デバイス。
【請求項４０】
少なくとも一つの他の追加論理デバイス又は非ＯＴＰメモリデバイスと共にシリコン基板上に組み込まれるワンタイムプログラマブル（ＯＴＰ）メモリデバイスであって、
ａ．浮遊ゲートに容量的に結合されるドレイン領域を有し、
ｂ．前記ＯＴＰメモリデバイスの任意及びすべての領域と各構造とは、前記少なくとも一つの他の追加論理デバイス又は非ＯＴＰメモリデバイスの各構成要素として使用される各対応領域及び構造から単に由来し、
ｃ．前記浮遊ゲートと前記ドレイン領域との間の容量結合の量は、少なくとも一つの異なるプログラム、消去、又は読取りの操作中に変化させることができることを特徴とするメモリデバイス。
【請求項４１】
少なくとも一つの他の追加論理デバイス及び／又は非ＯＴＰメモリデバイスと共にシリコン基板上に組み込まれるマルチレベルワンタイムプログラマブル (ＭＯＴＰ)メモリセルであって、
a．浮遊ゲートに容量的に結合されるドレイン領域を有し、
b．前記ＭＯＴＰメモリセルの任意及びすべての領域と各構造は、前記少なくとも一つの他の追加論理デバイス又は非ＭＯＴＰメモリデバイスの各構成要素として使用される各対応領域及び構造から単に由来し、
c．前記浮遊ゲートと前記ドレイン領域との間の容量結合の量は、単一ＭＯＴＰメモリセル内に複数ビットのデータを保存するためのプログラム操作中に変更できることを特徴とするメモリセル。