(57)【要約】【課題】回路規模を増大させることなく、外来のノイズに影響されないヒューズ回路と、これを含む表示駆動回路を提供する。【解決手段】ラッチ回路２０１〜２０３は、ヒューズ素子ＦＥ１〜ＦＥ３の設定状態を取り込む。ラッチクロック生成回路２８は、ラッチクロックＣＬＫを、周期的信号（例えばフレーム信号ＦＲ）に基づいて生成する。ラッチ回路２０１〜２０３は、ラッチクロックＬＣＬＫに基づき、周期的にヒューズ素子ＦＥ１〜ＦＥ３の設定状態を取り込む。ラッチ回路２０１〜２０３にラッチされたヒューズ素子ＦＥ１〜ＦＥ３の設定状態に基づいてアナログ値が調整される。【選択図】　　　　図１
2004103873.tif 000002
【特許請求の範囲】
【請求項１】
アナログ値を調整するためのヒューズ回路であって、
ヒューズ素子の設定状態を記憶するラッチ回路と、
前記ラッチ回路に前記ヒューズ素子の設定状態を取り込むためのラッチクロックを、周期的信号に基づいて生成するラッチクロック生成回路と、
を含み、
前記ラッチ回路は、
前記ラッチクロックに基づき、周期的に前記ヒューズ素子の設定状態を取り込み、
前記アナログ値は、
前記ラッチ回路に取り込まれた前記ヒューズ素子の設定状態に基づいて調整されることを特徴とするヒューズ回路。
【請求項２】
アナログ値を調整するためのヒューズ回路であって、
複数のヒューズ素子の設定状態を記憶する複数のラッチ回路と、
周期的信号に基づいて、各ラッチ回路に対応してそれぞれ異なる位相の複数のラッチクロックを生成するラッチクロック生成回路と、
を含み、
各ラッチ回路は、
それぞれ対応するラッチクロックに基づき、対応するヒューズ素子の設定状態を周期的に取り込み、
前記アナログ値は、
前記複数のラッチ回路に取り込まれた前記複数のヒューズ素子の設定状態に基づいて調整されることを特徴とするヒューズ回路。
【請求項３】
請求項２において、
前記ラッチクロック生成回路は、
前記周期的信号に基づいて、複数個のラッチ回路単位でそれぞれ異なる位相の複数のラッチクロックを生成することを特徴とするヒューズ回路。
【請求項４】
請求項２又は３において、
前記ラッチクロックは、
前記周期的信号の立ち上がりエッジ及び立ち下がりエッジに同期して生成されることを特徴とするヒューズ回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記周期的信号は、
フレームごとに変化する信号であることを特徴とするヒューズ回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
ヒューズ素子の設定状態をテストするためのテスト用信号を保持するテスト用信号保持回路と、
前記テスト用信号保持回路に保持された前記テスト用信号、及び前記ラッチ回路に取り込まれた前記ヒューズ素子の設定状態のうち、いずれか一方を選択信号に基づいて選択出力するセレクタと、
テストモード設定信号と前記ラッチクロックとに基づいて、前記選択信号を生成する選択信号生成回路と、
を含み、
前記選択信号生成回路は、
前記ラッチクロックが入力されたとき、前記ラッチ回路に取り込まれた前記ヒューズ素子の設定状態が前記セレクタにおいて選択出力されるように前記選択信号を生成することを特徴とするヒューズ回路。
【請求項７】
請求項１乃至６のいずれか記載のヒューズ回路と、
前記ヒューズ回路により調整された電圧値又は電流値、及び前記周期的信号に基づいて表示パネルを駆動する駆動回路と、
を含むことを特徴とする表示駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヒューズ回路及び表示駆動回路に関する。
【０００２】
【従来の技術】
半導体集積回路において製造ばらつきによるプロセスパラメータの変動を吸収するため、ヒューズ回路が用いられることがある。ヒューズ回路によれば、溶断可能なヒューズ素子により設定される状態に応じて、回路内の所望の電流値や電圧値、発振周波数などのアナログ値を調整することができる。例えば液晶パネル（表示パネル）を駆動する表示駆動回路の場合、高精細な画像表現を行うために高精度な液晶駆動電圧が必要となる。ところが、液晶パネルの液晶材や、表示駆動回路自体の製造ばらつき等により、最適な液晶駆動電圧を生成することは困難である。そこで、ヒューズ回路を用いてヒューズ素子の設定状態に対応した状態を生成し、該状態に応じた液晶駆動電圧の微調整を行うことで、最適な画像表現を実現することができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、ヒューズ回路の構成に依存して、静電気などの外来のノイズによりヒューズ素子の設定状態を保持した内容が変化するなどの不具合が生じる場合がある。
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路規模を増大させることなく、外来のノイズに影響されないヒューズ回路と、これを含む表示駆動回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するために本発明は、アナログ値を調整するためのヒューズ回路であって、ヒューズ素子の設定状態を記憶するラッチ回路と、前記ラッチ回路に、前記ヒューズ素子の設定状態を取り込むためのラッチクロックを、周期的信号に基づいて生成するラッチクロック生成回路とを含み、前記ラッチ回路は、前記ラッチクロックに基づき、周期的に前記ヒューズ素子の設定状態を取り込み、前記アナログ値は、前記ラッチ回路に取り込まれた前記ヒューズ素子の設定状態に基づいて調整されるヒューズ回路に関係する。
【０００６】
ここでヒューズ素子の設定状態は、例えば溶断可能に構成されたヒューズ素子の一端の電圧に対応した論理レベルであってもよい。
【０００７】
本発明においては、ラッチ回路にヒューズ素子の設定状態が取り込まれるが、周期的信号に基づいて生成したラッチクロックを用いてラッチ回路にヒューズ素子の設定状態を取り込むことで、周期的にヒューズ素子の設定状態を取り込むようにしている。こうすることで、静電気等の外来のノイズ等に起因してラッチ回路の保持内容が変化した場合であっても、周期的にラッチ回路の保持内容が更新されるので、ラッチ回路の保持内容に基づいてアナログ値が誤って調整されて不具合動作を起こさせることがなくなり、本来調整すべき値に調整されたアナログ値に基づく正常動作に復帰させることができるようになる。
【０００８】
また本発明は、アナログ値を調整するためのヒューズ回路であって、複数のヒューズ素子の設定状態を記憶する複数のラッチ回路と、周期的信号に基づいて、各ラッチ回路に対応してそれぞれ異なる位相の複数のラッチクロックを生成するラッチクロック生成回路とを含み、各ラッチ回路は、それぞれ対応するラッチクロックに基づき、対応するヒューズ素子の設定状態を周期的に取り込み、前記アナログ値は、前記複数のラッチ回路に取り込まれた前記複数のヒューズ素子の設定状態に基づいて調整されるヒューズ回路に関係する。
【０００９】
本発明によれば、複数のラッチ回路に対し、それぞれ異なる位相のラッチ回路を供給するようにしたので、複数のヒューズ素子の設定状態を保持するラッチ回路の保持内容が一斉に更新されることがなくなる。そのため、ラッチ回路の保持内容の更新の際に流れる貫通電流を低減して低消費電力化を図ることができ、貫通電流の発生に起因したノイズの発生を抑えることができる。
【００１０】
また本発明に係るヒューズ回路では、前記ラッチクロック生成回路は、前記周期的信号に基づいて、複数個のラッチ回路単位でそれぞれ異なる位相の複数のラッチクロックを生成することができる。
【００１１】
本発明によれば、ラッチクロックの種類を少なくすることができるので、回路を簡素化することができる。
【００１２】
また本発明に係るヒューズ回路では、前記ラッチクロックは、前記周期的信号の立ち上がりエッジ及び立ち下がりエッジに同期して生成されてもよい。
【００１３】
本発明によれば、非常に簡素な構成で、複数の互いに異なる位相を有するラッチクロックを生成することができるので、回路の低コスト化を実現することができる。
【００１４】
また本発明に係るヒューズ回路では、前記周期的信号は、フレームごとに変化する信号であってもよい。
【００１５】
本発明によれば、例えばヒューズ回路を、表示制御を行う回路に適用した場合には、表示制御特有のフレームごとに変化する信号を流用することができ、回路規模の増大を抑えることができる。また、周期の短い内部クロックと異なり、ラッチ回路の保持内容が更新される頻度を少なくすることができる。これにより、ラッチ回路の構成によっては、保持内容が更新される際に流れる貫通電流を抑えて、低消費電力化を図ることができる。
【００１６】
また本発明に係るヒューズ回路では、ヒューズ素子の設定状態をテストするためのテスト用信号を保持するテスト用信号保持回路と、前記テスト用信号保持回路に保持された前記テスト用信号、及び前記ラッチ回路に取り込まれた前記ヒューズ素子の設定状態のうち、いずれか一方を選択信号に基づいて選択出力するセレクタと、テストモード設定信号と前記ラッチクロックとに基づいて、前記選択信号を生成する選択信号生成回路とを含み、前記選択信号生成回路は、前記ラッチクロックが入力されたとき、前記ラッチ回路に取り込まれた前記ヒューズ素子の設定状態が前記セレクタにおいて選択出力されるように前記選択信号を生成することができる。
【００１７】
本発明によれば、ヒューズ素子の設定状態をテストするためのテストモード設定信号が静電気等の外来のノイズ等に起因して変化し、誤ってテストモードに移行した場合であっても、セレクタにおいてラッチ回路に取り込まれたヒューズ素子の設定状態が選択出力させることが可能となる。したがって、上述した原因でテストモードに移行した場合であっても、正常動作に復帰させることができるようになる。
【００１８】
また本発明に係る表示駆動回路は、上記いずれか記載のヒューズ回路と、前記ヒューズ回路により調整された電圧値又は電流値、及び前記周期的信号に基づいて表示パネルを駆動する駆動回路とを含むことができる。
【００１９】
本発明によれば、表示制御に必要な周期的信号を流用するだけでヒューズ素子の設定状態を周期的に取り込むことができる。したがって、回路規模を増大させることなく、静電気等の外来のノイズに影響されずに、ヒューズ素子を用いた電圧値等のアナログ値の微調整により高精細な画像表現を可能とする表示駆動が可能となる。
【００２０】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２１】
図１に、本実施形態におけるヒューズ回路の構成の一例を示す。
【００２２】
ここでヒューズ回路は、３ビット分のヒューズ素子を用いるものとして説明するが、２ビットや４ビット以上のビット数であっても同様である。
【００２３】
ヒューズ回路１０は、ヒューズ素子ＦＥ１〜ＦＥ３を用いて生成されるヒューズ素子の設定状態を保持することができる。各ヒューズ素子は、例えばその両端に所与の高電圧を印加することで溶断される。
【００２４】
ヒューズ回路１０は、ラッチ回路２０１〜２０３、テスト用信号保持回路２２１〜２２３、セレクタ２４１〜２４３を含むことができる。
【００２５】
各ヒューズ素子の一端は、電源電圧Ｖｄｄが供給される（システム）電源に接続されている。また各ヒューズ素子の他端には、それぞれラッチ回路が接続されている。したがってヒューズ素子が溶断されていない状態では、当該ヒューズ素子の他端の電圧はほぼ電源電圧Ｖｄｄとなる。
【００２６】
ラッチ回路２０１〜２０３は、ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧に対応した論理レベル（広義には、ヒューズ素子の設定状態）を取り込み、ヒューズラッチデータＦＬ１〜ＦＬ３を出力する。ラッチ回路２０１〜２０３は、ヒューズ素子ＦＥ１〜ＦＥ３の他端（システム電源に接続されていない方の端子）の電圧に対応した論理レベルを取り込む。
【００２７】
例えばヒューズ素子ＦＥ１が溶断されていない状態では、ラッチ回路２０１は論理レベル「Ｈ」を保持し、ヒューズラッチデータＦＬ１として論理レベル「Ｌ」を出力する。またヒューズ素子ＦＥ１が溶断された状態では、ラッチ回路２０１は、溶断によりオープン状態とされたヒューズ素子ＦＥ１の他端の電圧の論理レベル「Ｌ」を保持し、ヒューズラッチデータＦＬ１として論理レベル「Ｈ」を出力する。ラッチ回路２０２、２０３も同様に、ヒューズ素子ＦＥ２、ＦＥ３の溶断状態に応じた論理レベルを保持する。
【００２８】
ところでヒューズ素子ＦＥ１〜ＦＥ３は、一旦溶断させると復元させることができない。ヒューズ回路１０では、事前にヒューズ素子ＦＥ１〜ＦＥ３の設定状態により調整されるアナログ値が許容できるか否かを確認するためのテスト用信号ＩＤ１〜ＩＤ３を用い、ヒューズ素子ＦＥ１〜ＦＥ３を溶断させた状態と等価な状態を作り出すことができるようになっている。そのため、テスト用信号保持回路２２１〜２２３において、テストモード設定信号ＦＵＳＥに基づきテスト用信号ＩＤ１〜ＩＤ３を保持し、テスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３を出力する。そして、セレクタ２４１〜２４３において、選択信号ＳＥＬに基づき、ヒューズラッチデータＦＬ１〜ＦＬ３からテスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３に切り換えて、ヒューズ回路出力信号ＦＳ１〜ＦＳ３として出力する。
【００２９】
そしてヒューズ回路出力信号ＦＳ１〜ＦＳ３により特定される最大８状態の各状態に対応したアナログ値の調整を行うように構成する。こうすることで、ヒューズ素子の設定状態に応じた最大８パターンの微調整が可能となり、かつ事前にその設定状態と等価なテスト状態を作り出すことができる。ヒューズ回路１０では、テストモード設定信号ＦＵＳＥを用いて生成した選択信号ＳＥＬにより切り換えることで、上述のテスト状態に設定することができる。
【００３０】
より具体的には、ヒューズ回路１０は、選択信号ＳＥＬを生成する選択信号生成回路２６を含む。選択信号生成回路２６は、ＲＳフリップフロップを含む。ＲＳフリップフロップは、テストモード設定信号ＦＵＳＥの反転信号をセット信号とし、またラッチクロックＬＣＬＫをリセット信号として、選択信号ＳＥＬを生成する。
【００３１】
更にヒューズ回路１０は、ラッチクロックＬＣＬＫを生成するラッチクロック生成回路２８を含む。ラッチクロック生成回路２８は、立ち上がりエッジ検出回路を含む。すなわち、ラッチクロック生成回路２８は、入力信号の立ち上がりを基準に、インバータ列３段分の遅延時間に対応するパルス幅を有するラッチクロックＬＣＬＫを生成する。
【００３２】
例えば液晶パネルを駆動する表示駆動回路にヒューズ回路を適用する場合、リセット信号ＲＥＳ又は表示オン信号ＤＯＮが論理レベル「Ｈ」から「Ｌ」に変化したとき、ラッチクロックＬＣＬＫを生成することができる。ここでリセット信号ＲＥＳは、ハードウェアリセットによりアクティブとなる信号であり、このとき論理レベル「Ｈ」のパルス信号となる。また表示オン信号ＤＯＮは、例えばソフトウェア（ファームウェア）により行われるリフレッシュシーケンスにおいて、表示データＲＡＭ等の内容をクリアするコマンドに対応してアクティブとなる信号であり、このとき論理レベル「Ｈ」のパルス信号となる。
【００３３】
図２に、ヒューズ回路１０の動作タイミングの一例を示す。
【００３４】
ここでテストモード設定信号ＦＵＳＥの論理レベルが「Ｈ」の状態のままで、テストモードに移行しない場合を示している。
【００３５】
ヒューズ回路１０では、ヒューズ素子ＦＥ１〜ＦＥ３のいずれかが溶断されて、ヒューズ素子の設定状態がラッチ回路２０１〜２０３に保持される。ラッチ回路２０１〜２０３は、その保持内容に対応してヒューズラッチデータＦＬ１〜ＦＬ３を出力する。
【００３６】
ハードウェアリセットによりリセット信号ＲＥＳの論理レベルが「Ｈ」となり、その後論理レベルが「Ｌ」となったとき（ｔ１）、ラッチクロック生成回路２８によりラッチクロックＬＣＬＫが生成される。ラッチ回路２０１〜２０３は、このラッチクロックＬＣＬＫにより、再度ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧に対応した論理レベルを取り込む。また選択信号生成回路２６は、選択信号ＳＥＬの論理レベルを「Ｌ」にする。したがって、セレクタ２４１〜２４３は、ラッチ回路２０１〜２０３に保持されたヒューズラッチデータＦＬ１〜ＦＬ３を選択して、ヒューズ回路出力信号ＦＳ１〜ＦＳ３として出力する。したがって、ヒューズラッチデータＦＬ１〜ＦＬ３により、所望のアナログ値が調整される。
【００３７】
その後、ユーザにより表示オンコマンドが実行され、表示オン信号ＤＯＮの論理レベルが「Ｈ」となり、その後論理レベルが「Ｌ」となったとき（ｔ２）、ラッチクロック生成回路２８によりラッチクロックＬＣＬＫが生成される。ラッチ回路２０１〜２０３は、このラッチクロックＬＣＬＫにより、再度ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧に対応した論理レベルを取り込む。
【００３８】
図３に、ヒューズ回路１０の動作タイミングの他の例を示す。
【００３９】
ここでは、テストモード設定信号ＦＵＳＥの論理レベルが「Ｌ」となるパルスの入力により、テストモードに移行する場合を示している。
【００４０】
ヒューズ回路１０では、ヒューズ素子ＦＥ１〜ＦＥ３のいずれかが溶断されて、ヒューズ素子の設定状態がラッチ回路２０１〜２０３に保持される。ラッチ回路２０１〜２０３は、その保持内容に対応してヒューズラッチデータＦＬ１〜ＦＬ３を出力する。
【００４１】
ハードウェアリセットによりリセット信号ＲＥＳの論理レベルが「Ｈ」となり、その後論理レベルが「Ｌ」となったとき（ｔ１０）、ラッチクロック生成回路２８によりラッチクロックＬＣＬＫが生成される。ラッチ回路２０１〜２０３は、このラッチクロックＬＣＬＫにより、再度ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧に対応した論理レベルを取り込む。また選択信号生成回路２６は、選択信号ＳＥＬの論理レベルを「Ｌ」にする。したがって、セレクタ２４１〜２４３は、ラッチ回路２０１〜２０３に保持されたヒューズラッチデータＦＬ１〜ＦＬ３を選択して、ヒューズ回路出力信号ＦＳ１〜ＦＳ３として出力する。
【００４２】
その後、ユーザにより表示オンコマンドが実行されて、表示オン信号ＤＯＮの論理レベルが「Ｈ」となり、その後論理レベルが「Ｌ」となったとき（ｔ１１）、ラッチクロック生成回路２８によりラッチクロックＬＣＬＫが生成される。ラッチ回路２０１〜２０３は、このラッチクロックＬＣＬＫにより、再度ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧に対応した論理レベルを取り込む。
【００４３】
そして、テストモードに移行させるためにテストモード設定信号ＦＵＳＥのパルスが入力されると（ｔ１２）、テストモード設定信号ＦＵＳＥの立ち上がりエッジで、テスト用信号保持回路２２１〜２２３にテスト用信号ＩＤ１〜ＩＤ３がラッチされる。テスト用信号保持回路２２１〜２２３は、テスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３を出力する。また選択信号生成回路２６において選択信号ＳＥＬの論理レベルが「Ｈ」となる。したがって、セレクタ２４１〜２４３は、テスト用信号保持回路２２１〜２２３に保持されたテスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３を選択して、ヒューズ回路出力信号ＦＳ１〜ＦＳ３として出力する。これにより、テスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３により、所望のアナログ値が調整されることになる（ヒューズテスト）。
【００４４】
ところで本実施形態におけるヒューズ回路１０では、図１に示すようにラッチクロック生成回路２８に対し、リセット信号ＲＥＳ及び表示オン信号ＤＯＮの他に、周期的信号（図１ではフレーム信号ＦＲ）も入力されている。そして本実施形態では、周期的信号により生成されたラッチクロックＣＬＫにより、ヒューズ素子の設定状態をラッチ回路２０１〜２０３に再度取り込むことを特徴としている。ここで、フレーム信号ＦＲは、フレームごとに変化する信号である。このフレーム信号ＦＲにより液晶への印加電圧を反転させたり、或いはフレーム信号ＦＲに基づいて液晶への印加電圧を反転させる交流化信号（極性反転信号）を生成することができる。
【００４５】
以下では、図４（Ａ）、（Ｂ）及び図５（Ａ）、（Ｂ）を用いて、ヒューズ回路１０においてラッチクロック生成回路２８に周期的信号が必要となる理由を説明する。
【００４６】
図４（Ａ）は、ヒューズラッチデータＦＬ１の内容が変化して不具合動作となる場合のタイミングチャートの一例である。図４（Ｂ）は、周期的信号によりヒューズラッチデータＦＬ１の内容が変化しても正常動作となる場合のタイミングチャートの一例である。ここでは、ヒューズラッチデータＦＬ１についてのみ示しているが、ヒューズラッチデータＦＬ２、ＦＬ３についても同様である。
【００４７】
図４（Ａ）において、ハードウェアリセットによりリセット信号ＲＥＳのパルスが発生し（ｔ２０）、その後ユーザにより実行された表示オンコマンドによって表示オン信号ＤＯＮのパルスが発生して（ｔ２１）、ラッチ回路２０１〜２０３が、ラッチクロックＬＣＬＫにより、再度ヒューズ素子ＦＥ１〜ＦＥ３の他端の電圧に対応した論理レベルを取り込むまでの動作は、図２と同様のため説明を省略する。
【００４８】
例えば表示オン信号ＤＯＮのパルス発生後に、ヒューズ素子ＦＥ１のオープン状態となっている他端に静電気などの外来のノイズがのり、その結果としてラッチ回路２０１の保持内容が変化してしまう場合がある（ｔ２２）。この場合、ヒューズラッチデータＦＬ１も論理レベル「Ｌ」から「Ｈ」に変化してしまう。したがって、セレクタ２４１においてヒューズラッチデータＦＬ１が選択されて出力されるヒューズ回路出力信号ＦＳ１により、調整すべきアナログ値が変化して不具合動作を招くことになる。
【００４９】
これに対して図４（Ｂ）に示す本実施形態では、表示オン信号ＤＯＮのパルス発生後でも、フレーム信号ＦＲにより周期的にラッチクロックＬＣＬＫが生成される（ｔ２３、ｔ２４、ｔ２５）。したがって、タイミングｔ２３、ｔ２４、ｔ２５で生成されたラッチクロックＣＬＫにより、ヒューズ素子の設定状態がラッチ回路に取り込まれることになる。このため、図４（Ａ）に示した不具合動作発生タイミングｔ２２以降のタイミングｔ２５で生成されるラッチクロックＬＣＬＫにより、ヒューズ素子ＦＥ１の設定状態がラッチ回路２０１に取り込まれる。これにより、ラッチ回路２０１の保持内容は論理レベル「Ｈ」に戻り、ヒューズラッチデータＦＬ１の論理レベル「Ｌ」に復帰して、それ以降正常動作に復帰させることができる。
【００５０】
図５（Ａ）は、テストモード設定信号ＦＵＳＥにノイズが重畳して不具合動作となる場合のタイミングチャートの一例である。図５（Ｂ）は、周期的信号によりテストモード設定信号ＦＵＳＥにノイズが重畳しても正常動作となる場合のタイミングチャートの一例である。
【００５１】
図５（Ａ）において、ハードウェアリセットによりリセット信号ＲＥＳのパルスが発生し（ｔ３０）、その後ユーザにより実行された表示オンコマンドによって表示オン信号ＤＯＮのパルスが発生して（ｔ３１）、テスト用信号保持回路２２１〜２２３に保持されたテスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３がヒューズ回路出力信号ＦＳ１〜ＦＳ３として出力されるまでの動作は、図３と同様のため説明を省略する。
【００５２】
例えば表示オン信号ＤＯＮのパルス発生後に、テストモード設定信号ＦＵＳＥに静電気などの外来のノイズがのり、その結果としてテストモード設定信号ＦＵＳＥが論理レベル「Ｌ」となる場合がある（ｔ３２）。この場合、選択信号生成回路２６において、選択信号ＳＥＬの論理レベルが「Ｌ」から「Ｈ」に変化してしまう。したがって、テストモードに移行させる意図ではないにも関わらず、セレクタ２４１〜２４３では、テスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３がヒューズ回路出力信号ＦＳ１〜ＦＳ３として出力され、調整すべきアナログ値が変化して不具合動作を招くことになる。
【００５３】
これに対して図５（Ｂ）に示す本実施形態では、表示オン信号ＤＯＮのパルス発生後でも、フレーム信号ＦＲにより周期的にラッチクロックＬＣＬＫが生成される（ｔ３３、ｔ３４、ｔ３５）。したがって、図５（Ａ）に示した不具合動作発生タイミングｔ３２以降のタイミングｔ３５で生成されるラッチクロックＬＣＬＫにより、選択信号生成回路２６で生成される選択信号ＳＥＬの論理レベル「Ｌ」に戻る。これにより、ヒューズ回路出力信号ＦＳ１〜ＦＳ３としてテスト用ラッチデータＴＥＳＴ１〜ＴＥＳＴ３が出力されることなく、正常動作に復帰させることができる。
【００５４】
このように周期的信号を用いてラッチクロックＬＣＬＫを生成するようにしたので、ハードウェアリセット後におけるユーザに依存した表示オンコマンドの実行タイミングに関わらず、上述した不具合動作を回避することができるようになる。
【００５５】
なお周期的信号としては、図１に示したフレーム信号ＦＲに限定されるものではない。例えば周期的信号として、図６に示すスタートパルス信号ＹＤやラッチパルス信号ＬＰ、昇圧クロックなどがある。ここでスタートパルス信号ＹＤは、フレームの先頭を示すパルス信号である。ラッチパルス信号ＬＰは、一水平走査期間を規定する信号である。昇圧クロックは、液晶パネルの駆動に必要な高電圧を生成するチャージポンプ式の昇圧回路に必要とされるタイミング信号である。
【００５６】
なお周期的信号としては、周期の短い内部クロックよりも、周期の長い信号であることが望ましい。ラッチ回路でヒューズの設定状態を取り込むときに、貫通電流が流れる頻度が少ない方が低消費電力化の点で有利だからである。
【００５７】
図７に、ヒューズ回路１０を適用した表示駆動回路の構成の概要を示す。
【００５８】
なお図１に示すヒューズ回路１０と同一部分には同一符号を付し、適宜説明を省略する。
【００５９】
ここではヒューズ回路１０がアナログ値として液晶駆動電圧Ｖ５の微調整のために用いられている場合を示している。液晶駆動電圧Ｖ４などの他のアナログ値についても、調整対象のアナログ値ごとに同様のヒューズ回路を用いることができる。また図７では、３ビットにより微調整を行う場合を示しているが、ビット数に限定されるものではない。
【００６０】
ヒューズ素子ＦＥ１〜ＦＥ３については、それぞれ一端がシステム電源に接続され、それぞれ他端がヒューズ端子（広義には外部端子）ＦＴ１〜ＦＴ３に接続されている。ヒューズ端子ＦＴ１に電圧を供給することで、ヒューズ素子ＦＥ１の両端に高電圧を印加することができ、ヒューズ素子ＦＥ１を溶断することができる。同様にして、ヒューズ端子ＦＴ２、ＦＴ３に電圧を供給することで、ヒューズ素子ＦＥ２、ＦＥ３を溶断することができる。
【００６１】
ヒューズ回路１０で生成されたヒューズ回路出力信号ＦＳ１〜ＦＳ３は、デコーダ１１０に入力される。デコーダ１１０は、ヒューズ回路出力信号ＦＳ１〜ＦＳ３により示される３ビットをデコードしてアナログスイッチ（ＳＷ）１１２の切り替え制御信号を生成する。
【００６２】
アナログＳＷ１１２の切り替え制御により、抵抗回路１１４における抵抗分割比が決まる。したがって、ボルテージフォロワ接続されたオペアンプ回路１１６の出力電圧を調整して、精度良く基準電圧Ｖ５０（例えば、−２．１Ｖ）に設定することができる。
【００６３】
そして基準電圧Ｖ５０に基づいて、電子ボリューム（ＶＲ）１１８及びＶ５設定用抵抗１２０、オペアンプ回路１２２により、ソフトウェアによるスイッチ制御によって、液晶駆動電圧Ｖ５（広義にはアナログ値）を微調整することができる。
【００６４】
表示駆動回路１００は、更に表示データＲＡＭ１４０、表示デコーダ回路１５０、液晶駆動回路（広義には、駆動回路）１６０を含むことができる。表示データＲＡＭ１４０は、例えば１フレーム分の表示データを記憶することができる。表示デコーダ回路１５０は、例えばＭＬＳ（Ｍｕｌｔｉ　Ｌｉｎｅ　Ｓｅｌｅｃｔｉｏｎ）による表示駆動を行うために表示タイミング及び表示パターンに対応したデコード出力を行う。液晶駆動回路１６０は、このデコード出力に対応した液晶駆動電圧（Ｖ５、Ｖ４等）を駆動電圧出力端子（広義には外部端子）Ｖ０に出力する。
【００６５】
このように本実施形態におけるヒューズ回路１０を表示駆動回路に適用した場合、表示制御に必要な周期的信号を流用するだけで上述のようにヒューズ素子の設定状態を周期的に取り込むことができる。したがって、回路規模を増大させることなく、外来のノイズに影響されずに、ヒューズ素子を用いたアナログ値の微調整が可能となる。
【００６６】
このような表示駆動回路１００は、図８に示す液晶装置２００のセグメントドライバに適用することができる。図８における液晶装置２００は、電気光学素子を有するマトリクスパネル例えばカラーの液晶パネル（広義には表示パネル）２１０と、この液晶パネル２１０を駆動するＲＡＭ内蔵のセグメントドライバ２２０と、走査用のコモンドライバ２３０とを有する。
【００６７】
液晶パネル２１０は、電圧印加によって光学特性が変化する液晶その他の電気光学素子を用いたものであればよい。液晶パネル２１０としては、例えば単純マトリクスパネルで構成でき、この場合、複数のセグメント電極（第１の電極）が形成された第１基板と、コモン電極（第２の電極）が形成された第２基板との間に、液晶が封入される。液晶パネル２１０は薄膜トランジスタ（ＴＦＴ）、薄膜ダイオード（ＴＦＤ）等の三端子素子、二端子素子を用いたアクティブマトリクスパネルであっても良い。これらのアクティブマトリクスパネルも、ＲＡＭ内蔵セグメントドライバ２２０により駆動される複数の信号電極（第１の電極）と、コモンドライバ２３０により走査駆動される複数の走査電極（第２の電極）を有する。
【００６８】
このように液晶装置２００に表示駆動回路１００を用いることで、高精度に調整された液晶駆動電圧により、高精細な画像表現を実現することができるようになる。
【００６９】
（変形例）
図１において、各々が２つのノードに互いに相補的な状態を保持する構成のラッチ回路２０１〜２０３では、その保持内容を更新する際に貫通電流が流れてしまう。したがって、ラッチ回路２０１〜２０３の全てがラッチクロックＬＣＬＫによりその保持内容が更新される場合には、一斉に貫通電流が流れてノイズが発生する場合も考えられる。
【００７０】
そこで本変形例におけるヒューズ回路では、複数のヒューズ素子の各設定状態を保持する複数のラッチ回路に対し、１又は複数個のラッチ回路単位でラッチクロックを生成する。これらラッチクロックについては、互いに位相が異なるように生成される。こうすることで、全てのラッチ回路が同一タイミングでその保持内容が更新されることがなくなるため、貫通電流を低減し、ノイズの発生を抑えることができるようになる。
【００７１】
図９に、本変形例におけるヒューズ回路の構成の一例を示す。
【００７２】
ここで、図１に示すヒューズ回路１０と同一部分には同一符号を付し、適宜説明を省略する。
【００７３】
本変形例におけるヒューズ回路３００が図１に示すヒューズ回路１０と異なる点は、ヒューズ回路３００が複数のヒューズ素子ＦＥ１〜ＦＥｋ（ｋは２以上の整数）の各設定状態を保持するラッチ回路２０１〜２０ｋを有し、ラッチ回路２０１〜２０ｋについて１又は複数個単位で、互いに位相が異なるラッチクロックが生成されている点である。図９では、ラッチ回路２０１〜２０ｋに対して、それぞれラッチクロックＬＣＬＫ１〜ＬＣＬＫｋが供給される。ラッチクロックＬＣＬＫは、ラッチクロックＬＣＬＫ１〜ＬＣＬＫｋの論理和演算結果として出力される。
【００７４】
そのためラッチクロック生成回路３１０は、立ち上がり検出回路（広義には微分回路）３１２、３１４、及び立ち下がり検出回路（広義には微分回路）３１６を含む。立ち上がり検出回路３１２は、リセット信号ＲＥＳ及び表示オン信号ＤＯＮが入力される２入力１出力ＮＯＲ回路の出力信号の立ち上がりエッジを検出し、該立ち上がりエッジに同期したパルス信号を出力する。立ち上がり検出回路３１４は、フレーム信号ＦＲ（広義には周期的信号）の立ち上がりエッジを検出し、該立ち上がりエッジに同期したパルス信号ａを出力する。立ち下がり検出回路３１６は、フレーム信号ＦＲの立ち下がりエッジを検出し、該立ち下がりエッジに同期したパルス信号ｂを出力する。
【００７５】
図１０に、フレーム信号ＦＲより生成されるパルス信号ａ、ｂのタイミングチャートを示す。
【００７６】
パルス信号ａは、フレーム信号ＦＲの立ち上がりに同期して生成される。パルス信号ｂは、フレーム信号ＦＲの立ち下がりに同期して生成される。立ち上がり検出回路３１４及び立ち下がり検出回路３１６は、遅延素子と論理回路とで構成することができるため、互いに位相が異なるラッチクロックを非常に簡素な構成で生成することができるようになる。
【００７７】
立ち上がり検出回路３１２から出力されるパルス信号とパルス信号ａとの論理和が、例えばラッチクロックＬＣＬＫ１、ＬＣＬＫ２、・・・、ＬＣＬＫｍ（ｍはｋより小さい正の整数）となる。立ち上がり検出回路３１２から出力されるパルス信号とパルス信号ｂとの論理和が、例えばラッチクロックＬＣＬＫ（ｍ＋１）、・・・、ＬＣＬＫ（ｋ−１）、ＬＣＬＫｋとなる。すなわち、パルス信号ａ、ｂが、そのままラッチクロックとして、ラッチ回路に対して供給される。図９では、ラッチ回路２０１〜２０ｋは、互いに位相の異なる２種類のラッチクロックにより、その保持内容が更新される。
【００７８】
なお、ラッチ回路２０１〜２０ｋのそれぞれに対して、互いに異なる位相を有するラッチクロックを供給する場合、貫通電流の発生を最小限に抑えることができるので回路の低消費電力化を図ることができるようになる。一方、ラッチ回路２０１〜２０ｋの複数個単位で、互いに異なる位相を有するラッチクロックを供給する場合、ラッチクロックの種類を少なくすることができるので、ラッチクロック生成回路の構成の簡素化を図りヒューズ回路の低コスト化に貢献できる。
【００７９】
このように本変形例によれば、複数のラッチ回路の保持内容を一斉に更新することなく、少なくとも２つの位相でラッチ回路の保持内容が更新される。こうすることで、ラッチ回路の保持内容の更新の際の貫通電流を低減することができ、かつ貫通電流の発生に起因するノイズの発生を抑えることができるようになる。
【００８０】
また上述した本変形例におけるヒューズ回路３００についても、図１に示したヒューズ回路１０と同様に図７に示す表示駆動回路及び図８に示すセグメントドライバに適用することができる。その構成及び動作は図１に示すヒューズ回路１０と同様であるため、説明を省略する。
【００８１】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００８２】
またラッチ回路、セレクタ回路、テスト用信号保持回路、選択信号生成回路及びラッチクロック生成回路については、図１又は図９に示した構成に限定されるものではない。
【００８３】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】本実施形態におけるヒューズ回路の構成の一例を示す回路図。
【図２】ヒューズ回路の動作タイミングの一例のタイミングチャート。
【図３】ヒューズ回路の動作タイミングの他の例のタイミングチャート。
【図４】図４（Ａ）はヒューズラッチデータの内容が変化して不具合動作となる場合のタイミングチャートの一例。図４（Ｂ）は周期的信号によりヒューズラッチデータの内容が変化しても正常動作となる場合のタイミングチャート。
【図５】図５（Ａ）は、テストモード設定信号にノイズが重畳して不具合動作となる場合のタイミングチャートの一例。図５（Ｂ）は周期的信号によりテストモード設定信号にノイズが重畳しても正常動作となる場合のタイミングチャートの一例。
【図６】周期的信号の他の例を示す図。
【図７】ヒューズ回路を適用した表示駆動回路の構成の概要のブロック図。
【図８】液晶装置の構成の概要を示すブロック図。
【図９】本変形例におけるヒューズ回路の構成の一例を示す回路図。
【図１０】本変形例におけるフレーム信号ＦＲより生成されるパルス信号ａ、ｂのタイミングチャート。
【符号の説明】
１０、３００　ヒューズ回路、２０１〜２０３　ラッチ回路、２２１〜２２３　テスト用信号保持回路、２４１〜２４３　セレクタ、２６　選択信号生成回路、２８、３１０　ラッチクロック生成回路、１００　表示駆動回路、１１０　デコーダ、１１２　アナログＳＷ、１１４　抵抗回路、１１６、１２２　オペアンプ回路、１１８　電子ＶＲ、１２０　Ｖ５設定用抵抗、１４０　表示データＲＡＭ、１５０　表示デコーダ回路、１６０　液晶駆動回路、２００　液晶装置、２１０　液晶パネル、２２０　セグメントドライバ、２３０　コモンドライバ、ＤＯＮ　表示オン信号、ＦＥ１〜ＦＥｋ　ヒューズ素子、ＦＬ１〜ＦＬｋ　ヒューズラッチデータ、ＦＲ　フレーム信号、ＦＳ１〜ＦＳｋ　ヒューズ回路出力信号、ＦＴ１〜ＦＴｋ　ヒューズ端子、ＦＵＳＥ　テストモード設定信号、ＩＤ１〜ＩＤｋ　テスト用信号、ＬＣＬＫ　ラッチクロック、ＬＰ　ラッチパルス信号、ＲＥＳ　リセット信号、ＳＥＬ　選択信号、ＴＥＳＴ１〜ＴＥＳＴｋ　テスト用ラッチデータ、ＹＤ　スタートパルス信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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