【手続補正書】
【提出日】平成15年6月27日(2003.6.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、
該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、
該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、
前記ゲート電極と前記第２導電型の第２のウェル領域とは電気的に接続されていることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、
該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、
該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、
前記ゲート電極と前記第２導電型の第２のウェル領域とは電気的に接続されており、前記ゲート電極に入力電圧が加わったときに、前記電界効果トランジスタの閾値電圧が入力電圧に応じて変化し、該閾値電圧に応じた電流が、前記ゲート電極の両側に形成された第１導電型のソース・ドレイン領域間で流れることを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、
該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、
該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、
前記ゲート電極と前記第２導電型の第２ウェル領域とは電気的に接続されており、
前記第２導電型の第２のウェル領域は、前記第１導電型のソース・ドレイン領域よりも深く形成されており、
前記第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、前記第１導電型のソース・ドレイン領域との間は、前記第２導電型の第２のウェル領域によって分離されていることを特徴とする半導体装置。
【請求項４】
第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、
該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、
該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、
前記ゲート電極と前記第２導電型の第２のウェル領域とは電気的に接続されており、
前記第２導電型の第２のウェル領域は、前記第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に複数存在し、隣接する前記第２導電型の第２のウェル領域は、前記第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域によって電気的に分離されていることを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、
該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、
該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、
前記第２導電型の第２のウェル領域は、前記第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に複数存在し、隣接する前記第２導電型の第２のウェル領域は、溝型素子分離領域によって電気的に分離されていることを特徴とする半導体装置。
【請求項６】
前記ゲート電極と前記第２導電型の第２のウェル領域は電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記半導体装置は、第２導電型の第２のウェル領域間を電気的に分離せずに前記第１導電型のソース・ドレイン領域を電気的に分離することが可能なゲート絶縁膜よりも厚い絶縁膜から成る第２の素子分離領域を有することを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記半導体装置は、第２導電型の第２のウェル領域間を電気的に分離せずに前記第１導電型のソース・ドレイン領域を電気的に分離することが可能なゲート絶縁膜よりも厚い絶縁膜から成る第２の素子分離領域を、
ソース・ドレイン領域と、
前記ゲート電極と前記第２導電型の第２のウェル領域とを電気的に接続するコンタクト領域との間に有することを特徴とする請求項６に記載の半導体装置。
【請求項９】
第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、
該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、
該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、
前記ゲート電極と前記第２導電型の第２のウェル領域とは電気的に接続されており、
前記第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域は、バイポーラトランジスタのエミッターもしくはコレクターとして機能し、
前記第２導電型の第２のウェル領域は、バイポーラトランジスタのベースとして機能し、
前記第１導電型のソース・ドレイン領域は、バイポーラトランジスタのエミッターもしくはコレクターとして機能することにより、
ＭＯＳＦＥＴとバイポーラトランジスタとの複合動作で動作することを特徴とする半導体装置。
【請求項１０】
前記ゲート電極は、前記ゲート絶縁膜上に形成された多結晶シリコン膜と、該多結晶シリコン膜上に形成された金属シリサイド膜とを含んでおり、
該金属シリサイド膜が、前記第２導電型の第２のウェル領域のコンタクト部で、該第２導電型の第２のウェル領域に電気的に接続されている、請求項１〜９のいずれか１つに記載の半導体装置。
【請求項１１】
前記半導体基板上に設けられた層間絶縁膜と、
該層間絶縁膜上に設けられた上部配線とを備えており、
該層間絶縁膜には、前記ゲート電極および前記ゲート酸化膜を貫通して前記第２導電型の第２のウェル領域のコンタクト部に達するコンタクト孔が形成されており、
該コンタクト孔内の配線を介して、該ゲート電極と該第２導電型のウェル領域とが電気的に接続されている、請求項１〜９のいずれか１つに記載の半導体装置。
【請求項１２】
前記第２導電型の第２のウェル領域のコンタクト部には、
該第２導電型の第２のウェル領域の導電型と同じ導電型の不純物が該第２導電型の第２のウェル領域のコンタクト部以外の部分の不純物濃度よりも高い不純物濃度で拡散された高濃度不純物拡散領域が形成されている、請求項１０または１１に記載の半導体装置。
【請求項１３】
第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、
該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、
該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、
前記ゲート電極と前記第２導電型の第２のウェル領域とは電気的に接続されており、
前記第２導電型の第２のウェル領域と前記第１導電型のソース・ドレイン領域との電圧差は、前記第２導電型の第２のウェル領域と前記第１導電型のソース・ドレイン領域との間で形成されるＰＮ接合のビルトインポテンシャルよりも小さくなる範囲で動作させることを特徴とする半導体装置。
【請求項１４】
第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、
該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、
該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、
該ゲート電極が第２のＭＯＳ型トランジスタのソース領域とドレイン領域とを介して、該第２導電型の第２のウェル領域に電気的に接続され、該第２のＭＯＳ型トランジスタのゲート電極に一定電圧が印加されることを特徴とする半導体装置。
【請求項１５】
第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、
該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、
該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、
該ゲート電極が第２のＭＯＳ型トランジスタの第２ソース領域と第２ドレイン領域とを介して、該第２導電型の第２のウェル領域に電気的に接続され、該ドレイン領域が第２のＭＯＳ型トランジスタの第２ゲート電極に接続されることを特徴とする半導体装置。
【請求項１６】
第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、
該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、
該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、
該ゲート電極と該第２導電型の第２のウェル領域とは電気的に接続されており、少なくとも該ソース・ドレイン領域の底部と該第２導電型の第２のウェル領域との間に形成されたｐｎ接合部が窒素又は炭素を有することを特徴とする半導体装置。
【請求項１７】
第１遮断回路あるいは第２遮断回路、もしくは、第１および第２遮断回路を備え、
該第１遮断回路は請求項１〜１６のいずれか１つに記載の半導体装置で構成される回路ブロックと電源との間に配置され、
該第２遮断回路は該回路ブロックと接地電圧源との間に配置され、
電源電圧の供給あるいは接地電圧の供給、もしくは、電源電圧と接地電圧の供給は、該回路ブロックがスタンバイ状態のとき遮断されることを特徴とする半導体装置。
【請求項１８】
半導体基板内に形成されたウェル領域、もしくは、ＳＯＩ基板内に形成されたボディー領域と高融点金属シリサイド膜を含む電極とを接続する製造方法であって、
絶縁膜上に電極の１部となる多結晶シリコン電極を形成する工程と、
該ウェル領域もしくはボディー領域と該ゲート電極とを接続するコンタクト領域部の該絶縁膜および多結晶シリコン電極を除去する工程と、
熱処理により該高融点金属と、該多結晶シリコン電極及び、該ウェル領域もしくはボディー領域とを反応させ、高融点金属シリサイド膜を包含するゲート電極を形成すると同時に自己整合的にゲート電極と該ウェル領域もしくはボディー領域とを接続する工程と
を包含する半導体装置の製造方法。
【請求項１９】
半導体基板と、
該半導体基板内に形成された深いｎ型ウェル領域と、
該半導体基板内に形成された深いｐ型ウェル領域と、
該深いｎ型ウェル領域内に形成された、浅いｐ型ウェル領域と、
該深いｐ型ウェル領域内に形成された、浅いｎ型ウェル領域と、
該浅いｐ型ウェル領域に形成されたｎチャネル型の電界効果型トランジスタと、
該浅いｎ型ウェル領域に形成されたｐチャネル型の電界効果型トランジスタと、
を備えた半導体装置であって、
該ｎチャネル型の電界効果型トランジスタは、
該浅いｐ型ウェル領域内に形成されたｎ型ソース領域及びドレイン領域と、該ｎ型ソース領域及びドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備え、
該ｐチャネル型の電界効果型トランジスタは、
該浅いｎ型ウェル領域内に形成されたｐ型ソース領域及びドレイン領域と、該ｐ型ソース領域及びドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備え、
該ｎチャネル型の電界効果型トランジスタのゲート電極は該浅いｐ型ウェル領域と電気的に接続されており、
該ｐチャネル型の電界効果型トランジスタのゲート電極は該浅いｎ型ウェル領域と電気的に接続されている、半導体装置。
【請求項２０】
前記深いｎ型ウェル領域内に形成された、浅いｐ型ウェル領域は、同一の深いｎ型ウェル領域内に複数存在し、
前記深いｐ型ウェル領域内に形成された、浅いｎ型ウェル領域は、同一の深いｐ型ウェル領域内に複数存在し、
前記浅いｐ型ウェル領域間、及び浅いｎ型ウェル領域間は、溝型素子分離構造によって、電気的に分離されていることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記深いｐ型ウェル領域をとり囲み、該深いｐ型ウェル領域よりも更に深い第２のｎ型ウェル領域と、
前記深いｎ型ウェル領域をとり囲み、該深いｎ型ウェル領域よりも更に深い第２のｐ型ウェル領域と、
該第２のｎ型ウェル領域と該第２のｐ型ウェル領域とを分離する溝型分離構造と、
を備えている請求項１９に記載の半導体装置。
【請求項２２】
動作時において、前記浅いウェル領域と前記ソース領域との間に形成される電位差、及び該浅いウェル領域と前記ドレイン領域との間に形成される電位差は、何れも、該半導体装置内のｐｎ接合のビルトインポテンシャルよりも小さく設定される、請求項１９〜２１のいずれか１つに記載の半導体装置。
【請求項２３】
請求項１９〜２１のいずれか１つに記載の半導体装置を製造する方法であって、
前記ｐ型ソース領域及びドレイン領域を形成するためのｐ型不純物イオンを注入するに際して、前記ｎチャネル型の電界効果型トランジスタのゲート電極と前記浅いｐ型ウェル領域とを電気的に接続するための第１コンタクト領域にも該ｐ型不純物イオンを同時に注入し、
前記ｎ型ソース領域及びドレイン領域を形成するためのｎ型不純物イオンを注入するに際して、前記ｐチャネル型の電界効果型トランジスタのゲート電極と前記浅いｎ型ウェル領域とを電気的に接続するための第２コンタクト領域にも該ｎ型不純物イオンを同時に注入する、半導体装置の製造方法。
【請求項２４】
半導体基板と、
該半導体基板内に形成され、ＮＰＮ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＮ型の深いウェル領域と、
該Ｎ型の深いウェル領域内に形成され、該ＮＰＮ型バイポーラトランジスタのベースとして機能し得るＰ型の浅いウェル領域と、
該Ｐ型の浅いウェル領域内に形成され、該ＮＰＮ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＮ型のソース領域及びドレイン領域と、
該Ｎ型のソース領域及び該ドレイン領域の間に形成されたチャネル領域と、
該チャネル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成された第１のゲート電極と、
を備え、
該第１のゲート電極は該Ｐ型の浅いウェル領域と電気的に接続され、電界効果型トランジスタ動作及びバイポーラトランジスタ動作の複合動作によって動作し、
該半導体基板内に形成され、ＰＮＰ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＰ型の深いウェル領域と、
該Ｐ型の深いウェル領域内に形成され、該ＰＮＰ型バイポーラトランジスタのベースとして機能し得るＮ型の浅いウェル領域と、
該Ｎ型の浅いウェル領域内に形成され、該ＰＮＰ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＰ型のソース領域及びドレイン領域と、
該Ｐ型のソース領域及び該ドレイン領域の間に形成されたチャネル領域と、
該チャネル領域上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成された第２のゲート電極と、
を備え、
該第２のゲート電極は該Ｐ型の浅いウェル領域と電気的に接続され、電界効果型トランジスタ動作及びバイポーラトランジスタ動作の複合動作によって動作することを特徴とする半導体装置。
【請求項２５】
第１遮断回路あるいは第２遮断回路、もしくは、第１および第２遮断回路を備え、
該第１遮断回路は請求項１９〜２２および２４のいずれか１つに記載の半導体装置で構成される回路ブロックと電源との間に配置され、
該第２遮断回路は該回路ブロックと接地電圧源との間に配置され、
電源電圧の供給あるいは接地電圧の供給、もしくは、電源電圧と接地電圧の供給は、該回路ブロックがスタンバイ状態のとき遮断されることを特徴とする半導体装置。
【請求項２６】
溝型素子分離領域の存在しない素子分離領域には、ゲート絶縁膜よりも厚い絶縁膜が存在することを特徴とする請求項５に記載の半導体装置。
【請求項２７】
溝型素子分離構造の存在しない素子分離領域には、ゲート絶縁膜よりも厚い絶縁膜が存在することを特徴とする請求項２０または２１に記載の半導体装置。
【請求項２８】
前記隣接する第２導電型の第２のウェル領域は溝型素子分離構造により互いに電気的に分離され、
該溝型素子分離構造は、少なくとも該第２導電型の第２のウェル領域に形成された溝と、該溝の内壁に沿って形成される絶縁層、及び該溝を埋め込むシリコン膜を含め、
バーズビークを持つフィールド酸化膜が該溝開口のエッジ部において該溝の上部に形成されることを特徴とする請求項５に記載の半導体装置。
【請求項２９】
前記溝の底部は第１導電型の第１のウェル領域まで達しており、
前記第１導電型不純物が他の領域よりも高濃度に拡散された高濃度領域が該溝の底部近傍に形成されることを特徴とする請求項２８に記載の半導体装置。
【請求項３０】
前記高濃度領域における第１導電型不純物の濃度は、１×１０１８／ｃｍ３〜１×１０１９／ｃｍ３の範囲内にあることを特徴とする請求項２９に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、前記ゲート電極と前記第２導電型の第２のウェル領域とは電気的に接続されており、そのことにより上記目的が達成される。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の他の半導体装置は、第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、前記ゲート電極と前記第２導電型の第２のウェル領域とは電気的に接続されており、前記ゲート電極に入力電圧が加わったときに、前記電界効果トランジスタの閾値電圧が入力電圧に応じて変化し、該閾値電圧に応じた電流が、前記ゲート電極の両側に形成された第１導電型のソース・ドレイン領域間で流れ、そのことにより上記目的が達成される。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明の他の半導体装置は、第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、前記ゲート電極と前記第２導電型の第２ウェル領域とは電気的に接続されており、前記第２導電型の第２のウェル領域は、前記第１導電型のソース・ドレイン領域よりも深く形成されており、前記第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、前記第１導電型のソース・ドレイン領域との間は、前記第２導電型の第２のウェル領域によって分離されており、そのことにより上記目的が達成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明の他の半導体装置は、第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、前記ゲート電極と前記第２導電型の第２のウェル領域とは電気的に接続されており、前記第２導電型の第２のウェル領域は、前記第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に複数存在し、隣接する前記第２導電型の第２のウェル領域は、前記第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域によって電気的に分離されており、そのことにより上記目的が達成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の他の半導体装置は、第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、前記第２導電型の第２のウェル領域は、前記第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に複数存在し、隣接する前記第２導電型の第２のウェル領域は、溝型素子分離領域によって電気的に分離されており、そのことにより上記目的が達成される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
好ましい実施形態では、前記ゲート電極と前記第２導電型の第２のウェル領域は電気的に接続されている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
好ましい実施形態では、前記半導体装置は、第２導電型の第２のウェル領域間を電気的に分離せずに前記第１導電型のソース・ドレイン領域を電気的に分離することが可能なゲート絶縁膜よりも厚い絶縁膜から成る第２の素子分離領域を有する。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
好ましい実施形態では、前記半導体装置は、第２導電型の第２のウェル領域間を電気的に分離せずに前記第１導電型のソース・ドレイン領域を電気的に分離することが可能なゲート絶縁膜よりも厚い絶縁膜から成る第２の素子分離領域を、ソース・ドレイン領域と、前記ゲート電極と前記第２導電型の第２のウェル領域とを電気的に接続するコンタクト領域との間に有する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明の他の半導体装置は、第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、前記ゲート電極と前記第２導電型の第２のウェル領域とは電気的に接続されており、前記第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域は、バイポーラトランジスタのエミッターもしくはコレクターとして機能し、前記第２導電型の第２のウェル領域は、バイポーラトランジスタのベースとして機能し、前記第１導電型のソース・ドレイン領域は、バイポーラトランジスタのエミッターもしくはコレクターとして機能することにより、ＭＯＳＦＥＴとバイポーラトランジスタとの複合動作で動作し、そのことにより上記目的が達成される。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
好ましい実施形態では、前記ゲート電極は、前記ゲート絶縁膜上に形成された多結晶シリコン膜と、該多結晶シリコン膜上に形成された金属シリサイド膜とを含んでおり、該金属シリサイド膜が、前記第２導電型の第２のウェル領域のコンタクト部で、該第２導電型の第２のウェル領域に電気的に接続されている。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
好ましい実施形態では、前記半導体基板上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた上部配線とを備えており、該層間絶縁膜には、前記ゲート電極および前記ゲート酸化膜を貫通して前記第２導電型の第２のウェル領域のコンタクト部に達するコンタクト孔が形成されており、該コンタクト孔内の配線を介して、該ゲート電極と該第２導電型のウェル領域とが電気的に接続されている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
好ましい実施形態では、前記第２導電型の第２のウェル領域のコンタクト部には、該第２導電型の第２のウェル領域の導電型と同じ導電型の不純物が該第２導電型の第２のウェル領域のコンタクト部以外の部分の不純物濃度よりも高い不純物濃度で拡散された高濃度不純物拡散領域が形成されている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明の他の半導体装置は、第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、前記ゲート電極と前記第２導電型の第２のウェル領域とは電気的に接続されており、前記第２導電型の第２のウェル領域と前記第１導電型のソース・ドレイン領域との電圧差は、前記第２導電型の第２のウェル領域と前記第１導電型のソース・ドレイン領域との間で形成されるＰＮ接合のビルトインポテンシャルよりも小さくなる範囲で動作させ、そのことにより上記目的が達成される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明の他の半導体装置は、第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、該ゲート電極が第２のＭＯＳ型トランジスタのソース領域とドレイン領域とを介して、該第２導電型の第２のウェル領域に電気的に接続され、該第２のＭＯＳ型トランジスタのゲート電極に一定電圧が印加され、そのことにより上記目的が達成される。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
本発明の更に他の半導体は、第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、該ゲート電極が第２のＭＯＳ型トランジスタの第２ソース領域と第２ドレイン領域とを介して、該第２導電型の第２のウェル領域に電気的に接続され、該ドレイン領域が第２のＭＯＳ型トランジスタの第２ゲート電極に接続され、そのことにより上記目的が達成される。


【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本発明の更に他の半導体装置は、第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域と、該第１導電型の半導体基板、もしくは、第１導電型の第１のウェル領域内に形成された第２導電型の第２のウェル領域と、該第２導電型の第２のウェル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該ゲート電極の両側に形成された第１導電型のソース・ドレイン領域とを有する電界効果トランジスタであって、該ゲート電極と該第２導電型の第２のウェル領域とは電気的に接続されており、少なくとも該ソース・ドレイン領域の底部と該第２導電型の第２のウェル領域との間に形成されたｐｎ接合部が窒素又は炭素を有し、そのことにより上記目的が達成される。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明の半導体装置は、第１遮断回路あるいは第２遮断回路、もしくは、第１および第２遮断回路を備え、該第１遮断回路は上記のいずれか１つに記載の半導体装置で構成される回路ブロックと電源との間に配置され、該第２遮断回路は該回路ブロックと接地電圧源との間に配置され、電源電圧の供給あるいは接地電圧の供給、もしくは、電源電圧と接地電圧の供給は、該回路ブロックがスタンバイ状態のとき遮断され、そのことにより上記目的が達成される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
本発明の半導体装置の製造方法は、半導体基板内に形成されたウェル領域、もしくは、ＳＯＩ基板内に形成されたボディー領域と高融点金属シリサイド膜を含む電極とを接続する製造方法であって、絶縁膜上に電極の１部となる多結晶シリコン電極を形成する工程と、該ウェル領域もしくはボディー領域と該ゲート電極とを接続するコンタクト領域部の該絶縁膜および多結晶シリコン電極を除去する工程と、熱処理により該高融点金属と、該多結晶シリコン電極及び、該ウェル領域もしくはボディー領域とを反応させ、高融点金属シリサイド膜を包含するゲート電極を形成すると同時に自己整合的にゲート電極と該ウェル領域もしくはボディー領域とを接続する工程とを包含し、そのことにより上記目的が達成される。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
本発明の更に他の半導体装置は、半導体基板と、該半導体基板内に形成された深いｎ型ウェル領域と、該半導体基板内に形成された深いｐ型ウェル領域と、該深いｎ型ウェル領域内に形成された、浅いｐ型ウェル領域と、該深いｐ型ウェル領域内に形成された、浅いｎ型ウェル領域と、該浅いｐ型ウェル領域に形成されたｎチャネル型の電界効果型トランジスタと、該浅いｎ型ウェル領域に形成されたｐチャネル型の電界効果型トランジスタと、を備えた半導体装置であって、該ｎチャネル型の電界効果型トランジスタは、該浅いｐ型ウェル領域内に形成されたｎ型ソース領域及びドレイン領域と、該ｎ型ソース領域及びドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備え、該ｐチャネル型の電界効果型トランジスタは、該浅いｎ型ウェル領域内に形成されたｐ型ソース領域及びドレイン領域と、該ｐ型ソース領域及びドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを備え、該ｎチャネル型の電界効果型トランジスタのゲート電極は該浅いｐ型ウェル領域と電気的に接続されており、該ｐチャネル型の電界効果型トランジスタのゲート電極は該浅いｎ型ウェル領域と電気的に接続されており、そのことにより上記目的が達成される。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
好ましい実施形態では、前記深いｎ型ウェル領域内に形成された、浅いｐ型ウェル領域は、同一の深いｎ型ウェル領域内に複数存在し、前記深いｐ型ウェル領域内に形成された、浅いｎ型ウェル領域は、同一の深いｐ型ウェル領域内に複数存在し、前記浅いｐ型ウェル領域間、及び浅いｎ型ウェル領域間は、溝型素子分離構造によって、電気的に分離されている。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
好ましい実施形態では、前記深いｐ型ウェル領域をとり囲み、該深いｐ型ウェル領域よりも更に深い第２のｎ型ウェル領域と、前記深いｎ型ウェル領域をとり囲み、該深いｎ型ウェル領域よりも更に深い第２のｐ型ウェル領域と、該第２のｎ型ウェル領域と該第２のｐ型ウェル領域とを分離する溝型分離構造と、を備えている。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
好ましい実施形態では、動作時において、前記浅いウェル領域と前記ソース領域との間に形成される電位差、及び該浅いウェル領域と前記ドレイン領域との間に形成される電位差は、何れも、該半導体装置内のｐｎ接合のビルトインポテンシャルよりも小さく設定される。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
本発明の半導体装置の製造方法は、上記のいずれか１つに記載の半導体装置を製造する方法であって、前記ｐ型ソース領域及びドレイン領域を形成するためのｐ型不純物イオンを注入するに際して、前記ｎチャネル型の電界効果型トランジスタのゲート電極と前記浅いｐ型ウェル領域とを電気的に接続するための第１コンタクト領域にも該ｐ型不純物イオンを同時に注入し、前記ｎ型ソース領域及びドレイン領域を形成するためのｎ型不純物イオンを注入するに際して、前記ｐチャネル型の電界効果型トランジスタのゲート電極と前記浅いｎ型ウェル領域とを電気的に接続するための第２コンタクト領域にも該ｎ型不純物イオンを同時に注入し、そのことにより上記目的が達成される。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
本発明の更に他の半導体装置は、半導体基板と、該半導体基板内に形成され、ＮＰＮ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＮ型の深いウェル領域と、該Ｎ型の深いウェル領域内に形成され、該ＮＰＮ型バイポーラトランジスタのベースとして機能し得るＰ型の浅いウェル領域と、該Ｐ型の浅いウェル領域内に形成され、該ＮＰＮ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＮ型のソース領域及びドレイン領域と、該Ｎ型のソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された第１のゲート電極と、を備え、該第１のゲート電極は該Ｐ型の浅いウェル領域と電気的に接続され、電界効果型トランジスタ動作及びバイポーラトランジスタ動作の複合動作によって動作し、該半導体基板内に形成され、ＰＮＰ型バイポーラトランジスタのエミッタ又はコレクタとして機能し得るＰ型の深いウェル領域と、該Ｐ型の深いウェル領域内に形成され、該ＰＮＰ型バイポーラトランジスタのベースとして機能し得るＮ型の浅いウェル領域と、該Ｎ型の浅いウェル領域内に形成され、該ＰＮＰ型バイポーラトランジスタのコレクタ又はエミッタとして機能し得るＰ型のソース領域及びドレイン領域と、該Ｐ型のソース領域及び該ドレイン領域の間に形成されたチャネル領域と、該チャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成された第２のゲート電極と、を備え、該第２のゲート電極は該Ｐ型の浅いウェル領域と電気的に接続され、電界効果型トランジスタ動作及びバイポーラトランジスタ動作の複合動作によって動作し、そのことによって上記目的が達成される。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
本発明の更に他の半導体装置は、第１遮断回路あるいは第２遮断回路、もしくは、第１および第２遮断回路を備え、該第１遮断回路は上記のいずれか１つに記載の半導体装置で構成される回路ブロックと電源との間に配置され、該第２遮断回路は該回路ブロックと接地電圧源との間に配置され、電源電圧の供給あるいは接地電圧の供給、もしくは、電源電圧と接地電圧の供給は、該回路ブロックがスタンバイ状態のとき遮断され、そのことにより上記目的が達成される。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
好ましい実施形態では、溝型素子分離領域の存在しない素子分離領域には、ゲート絶縁膜よりも厚い絶縁膜が存在する。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
好ましい実施形態では、溝型素子分離構造の存在しない素子分離領域には、ゲート絶縁膜よりも厚い絶縁膜が存在する。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
好ましい実施形態では、前記隣接する第２導電型の第２のウェル領域は溝型素子分離構造により互いに電気的に分離され、該溝型素子分離構造は、少なくとも該第２導電型の第２のウェル領域に形成された溝と、該溝の内壁に沿って形成される絶縁層、及び該溝を埋め込むシリコン膜を含め、バーズビークを持つフィールド酸化膜が該溝開口のエッジ部において該溝の上部に形成される。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
好ましい実施形態では、前記溝の底部は第１導電型の第１のウェル領域まで達しており、前記第１導電型不純物が他の領域よりも高濃度に拡散された高濃度領域が該溝の底部近傍に形成される。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
好ましい実施形態では、前記高濃度領域における第１導電型不純物の濃度は、１×１０１８／ｃｍ３〜１×１０１９／ｃｍ３の範囲内にある。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】削除
【補正の内容】
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】削除
【補正の内容】
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】削除
【補正の内容】
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】削除
【補正の内容】
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】削除
【補正の内容】
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】削除
【補正の内容】
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】削除
【補正の内容】
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】削除
【補正の内容】
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】削除
【補正の内容】
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】削除
【補正の内容】
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】削除
【補正の内容】