(57)【要約】【課題】内部電源ＯＦＦで貫流電流の発生と出力電位変動がないレベルシフタを提供する。【解決手段】昇圧回路２のＮチャネルトランジスタＭｎ２、Ｍｎ３のドレインアース間に、ゲートに低電圧電源が印加されるＮチャネルトランジスタＭｎ８が接続され、昇圧回路２の出力端子とインバータ３の入力端子間に、バスリピータ５が接続され、低電圧電源をアースし消費電力削減をすると、ＮチャネルトランジスタＭｎ８がＯＦＦで、昇圧回路２で高電圧電源からアースに流れる貫流電流が防止され、昇圧回路２を構成するＰチャネルトランジスとＮチャネルトランジスタのゲートの電位が不定でも、直前の昇圧回路２の出力信号がバスリピータ５に保持され、レベルシフタの出力電位の変動を抑え、レベルシフタの出力電位の変動でレベルシフタに接続される回路での誤動作の発生の防止が可能になる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
第１の電源電圧が印加される第１の電源端子とアース間に接続される第１のインバータと、
前記第１の電源電圧より高電圧の第２の電源電圧が印加される第２の電源端子と共通端子間に接続され、前記第１のインバータの入力信号及び出力信号に基づいて駆動し昇圧信号を出力する昇圧回路と、
前記第２の電源端子とアース間に接続され、前記昇圧信号に基づいて駆動し、レベルシフト信号を出力する第２のインバータと、
前記共通端子とアース間に接続され、前記昇圧回路の動作を制御する制御回路と、
前記昇圧回路の出力端子と前記第２のインバータの入力端子間に接続され、前記昇圧信号のレベル保持を行なうバスリピータと
を有することを特徴とするレベルシフタ。
【請求項２】
請求項１記載のレベルシフタに対して、
バスリピータにトライステート型バスリピータが使用され、
第１の電源電圧のＯＦＦ時に前記トライステート型バスリピータを駆動し、昇圧信号のレベル保持を行なう駆動制御回路がさらに設けられていることを特徴とするレベルシフタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＬＳＩのインタフェース回路に使用され、昇圧信号を出力するレベルシフタに関する。
【０００２】
【従来の技術】
低消費電力化のために、近年ではＬＳＩ内部の電源電圧は低下の傾向をたどっており、このために、ＬＳＩのインタフェース回路には、レベルシフタが設けられ、このレベルシフタによって、ＬＳＩから外部に出力する信号のレベルを、外部電源の電圧レベルに一致するように昇圧することが必要になる。
また、一般にＬＳＩの電源は多電源化されており、ＬＳＩにおいて動作させない電源系の回路に対応する電源をＯＦＦにすることにより、低消費電力化を図ることが行なわれている。
【０００３】
従来のレベルシフタには、図３に示すように、内部電源に対応する低電圧電源ＶＣＣＬを電源とし、ＰチャネルＭＯＳ・ＦＥＴ（以下ではＰチャネルトランジスタと略称する）Ｍｐ１とＮチャネルＭＯＳ・ＦＥＴ（以下ではＮチャネルトランジスタと略称する）Ｍｎ１の直列接続回路で構成され、ＰチャネルトランジスタＭｐ１とＮチャネルトランジスタＭｎ１のゲートを入力端子Ａｉとするインバータ１が設けられている。
また、従来のレベルシフタには、外部電源に対応する高電圧電源ＶＣＣＨを電源とし、ＰチャネルトランジスタＭｐ２とＮチャネルトランジスタＭｎ２の直列接続回路を主構成素子とし、ＰチャネルトランジスタＭｐ５を負荷トランジスタとするインバータと、高電圧ＶＣＣＨを電源とし、ＰチャネルトランジスタＭｐ３とＮチャネルトランジスタＭｎ３の直列接続回路を主構成素子とし、ＰチャネルトランジスタＭｐ６を負荷トランジスタとするインバータとからなる昇圧回路２が設けられている。
【０００４】
この昇圧回路２では、ＰチャネルトランジスタＭｐ２とＮチャネルトランジスタＭｎ２のゲートが、インバータ１の出力端子Ａｉに接続される昇圧回路２の入力端子Ｂｉに設定され、ＰチャネルトランジスタＭｐ５のゲートが、ＮチャネルトランジスタＭｎ３のドレインに、ＰチャネルトランジスタＭｐ６のゲートがＮチャネルトランジスタＭｎ２のドレインにそれぞれ接続されており、また、インバータ１の入力端子Ａｉは、ＰチャネルトランジスタＭｐ３のゲートとＮチャネルトランジスタＭｎ３のゲートにも接続されている。
【０００５】
このような構成の従来のレベルシフタでは、入力信号Ｆ１の論理値が“０”であると、ＮチャネルトランジスタＭｎ１がＯＦＦ状態となり、ＰチャネルトランジスタＭｐ１がＯＮ状態となり、インバータ１の出力端子Ａｏの信号の論理値は“１”となる。
また、昇圧回路２では、入力端子Ｂｉの信号の論理値が“１”となるので、ＮチャネルトランジスタＭｎ２がＯＮ状態となり、ＰチャネルトランジスタＭｐ２はＯＦＦ状態となり、この時インバータ１の入力端子Ａｉの信号の論理値が“０”なので、ＮチャネルトランジスタＭｎ３はＯＦＦ状態となり、ＰチャネルトランジスタＭｐ３はＯＮ状態となる。
このために、ＰチャネルトランジスタＭｐ５のゲートの信号の論理値は“１”となり、ＰチャネルトランジスタＭｐ５はＯＦＦ状態となり、ＮチャネルトランジスタＭｎ２がＯＮ状態なので、出力端子Ｂｏの信号の論理値は“０”となり、ＰチャネルトランジスタＭｐ６のゲートの信号の論理値は“０”となり、ＰチャネルトランジスタＭｐ６はＯＮ状態となる。
【０００６】
一方、入力信号Ｆ１の論理値が“１”であると、ＮチャネルトランジスタＭｎ１がＯＮ状態となり、ＰチャネルトランジスタＭｐ１がＯＦＦ状態となり、インバータ１の出力端子Ａｏの信号の論理値は“０”となる。
この場合、昇圧回路２では、入力端子Ｂｉの信号の論理値が“０”となるので、ＮチャネルトランジスタＭｎ２がＯＦＦ状態となり、ＰチャネルトランジスタＭｐ２はＯＮ状態となり、この時インバータ１の入力端子Ａｉの信号の論理値が“１”なので、ＮチャネルトランジスタＭｎ３はＯＮ状態となり、ＭチャネルトランジスタＭｐ３はＯＦＦ状態となる。
このために、ＰチャネルトランジスタＭｐ５のゲートの信号の論理値は“０”となり、ＭチャネルトランジスタＭｐ５はＯＮ状態となり、ＮチャネルトランジスタＭｎ２がＯＦＦ状態なので、出力端子Ｂｏの信号の論理値は“１”となり、ＰチャネルトランジスタＭｐ６のゲートの信号の論理値は“１”となり、ＰチャネルトランジスタＭｐ６はＯＦＦ状態となる。
【０００７】
このようにして、昇圧回路２の出力端子Ｂｏからは、インバータ１の低電圧電源ＶＣＣＬ、昇圧回路２の高電圧電源ＶＣＣＨ、及びインバータ１と昇圧回路２の構成素子であるそれぞれのＭＯＳ・ＦＥＴのゲート幅、実効ゲート長、酸化膜容量を含む特性因子を関数として、設定される所定の昇圧レベルの出力信号Ｆ２が、入力信号Ｆ１に対応して出力される。
この場合、入力信号Ｆ１の論理値が“０”であると、ＮチャネルトランジスタＭｎ１がＯＦＦ状態、ＰチャネルトランジスタＭＰ１はＯＮ状態、ＰチャネルトランジスタＭｐ５、Ｍｐ２はＯＦＦ状態、ＮチャネルトランジスタＭｎ２はＯＮ状態となり、ＰチャネルトランジスタＭｐ６、Ｍｐ３はＯＮ状態、ＮチャネルトランジスタＭｎ３はＯＦＦ状態となる。
一方、入力信号Ｆ１の論理値が“１”であると、上述のＰチャネルトランジスタ、ＮチャネルトランジスタのＯＮ、ＯＦＦ状態は逆転する。
従って、電源端子とアース間に直列接続されるＰチャネルトランジスタとＮチャネルトランジスタは、入力信号Ｆ１の論理値に応じて、何れか一方がＯＦＦ状態となり、常に、電源端子からアースに貫流電流が流れることはない状態でレベルシフト動作が行なわれる。
【０００８】
この種のレベルシフタでは、通常は図４に示すように、昇圧回路２の出力端子Ｂｏに、外部電圧に対応する高電圧電源ＶＣＣＨを電源とし、ＰチャネルトランジスタＭｐ７とＮチャネルトランジスタＭｎ７からなるインバータ３が接続された構成となっている。
このようなレベルシフタにおいて、低消費電力化のために、内部電源の一部をＯＦＦにし、例えば図４に示すレベルシフタにおいて、低電圧電源ＶＣＣＬがアースレベルになると、インバータ１の出力端子Ａｏがオープン状態となると共に、入力端子Ａｉもオープン状態となる。このために、昇圧回路２でＰチャネルトランジスタＭｐ２のゲート、ＮチャネルトランジスタＭｎ２のゲート、ＰチャネルトランジスタＭｐ３のゲート及びＮチャネルトランジスタＭｎ３のゲートの電位が不定な状態となり、高電圧電源ＶＣＣＨとアース間にそれぞれ貫流電流Ｉｒ１、Ｉｒ２、Ｉｒ３が流れてしまう。
【０００９】
【発明が解決しようとする課題】
前述した貫流電流の発生を防止するために、図５に示すように、すでに、図３を参照して説明したレベルシフタに対して、ＮチャネルトランジスタＭｎ２、Ｍｎ３のソースとアース間に、ゲートに低電圧ＶＣＣＬが印加され、昇圧回路２の動作を制御するＮチャネルトランジスタＭｎ８が接続された構成のレベルシフタが提案されている。
図５に示すレベルシフタでは、低電圧ＶＣＣＬがアースレベルになると、ＮチャネルトランジスタＭｎ８がＯＦＦ状態となり、昇圧回路２で高電圧電源ＶＣＣＨとアース間に貫流電流が流れることが防止可能になる。
【００１０】
しかし、この場合も昇圧回路２の出力端子Ｂｏの電位は不安定のままで、このレベルシフタに接続されるすべての回路の入力端子の電位が不安定となり、接続される回路においては貫流電流が流れたり、回路の動作が不安定になり誤動作の原因となる。
【００１１】
本発明は、前述したようなこの種のレベルシフタの動作の現状に鑑みてなされたものであり、その目的は、内部電源のＯＦＦ時に、レベルシフタ内に貫流電流が流れることがなく、さらに出力電位が変動することもないレベルシフタを提供することにある。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、請求項１記載の発明は、第１の電源電圧が印加される第１の電源端子とアース間に接続される第１のインバータと、前記第１の電源電圧より高電圧の第２の電源電圧が印加される第２の電源端子と共通端子間に接続され、前記第１のインバータの入力信号及び出力信号に基づいて駆動し昇圧信号を出力する昇圧回路と、前記第２の電源端子とアース間に接続され、前記昇圧信号に基づいて駆動し、レベルシフト信号を出力する第２のインバータと、前記共通端子とアース間に接続され、前記昇圧回路の動作を制御する制御回路と、前記昇圧回路の出力端子と前記第２のインバータの入力端子間に接続され、前記昇圧信号のレベル保持を行なうバスリピータとを有することを特徴とするものである。
【００１３】
このような手段によると、第１の電源電圧が印加される第１の電源端子とアース間に接続される第１のインバータの入力端子に入力信号Ｆ１が入力されると、第１のインバータの入力信号及び出力信号が、第１の電源電圧より高電圧の第２の電源電圧が印加される第２の電源端子と共通端子間に接続される昇圧回路に入力され、第１のインバータの入力信号及び出力信号に基づいて昇圧回路が駆動され、昇圧回路から出力される昇圧信号は、第２の電源端子とアース間に接続される第２のインバータに入力され、第２のインバータからは、昇圧信号に基づいてレベルシフト信号が出力される。
この場合、第１の電源電圧がアース電位になると、共通端子とアース間に接続された制御回路によって、昇圧回路において第２の電源端子とアース間に貫流電流が流れることが防止されると共に、昇圧回路の出力端子と第２のインバータの入力端子間に接続されるバスリピータによって、昇圧信号のレベル保持が行なわれ、レベルシフタの出力電位が変動することはなく、レベルシフタの出力電位の変動によって、レベルシフタに接続される回路で誤動作が発生することが防止される。
【００１４】
同様に前記目的を達成するために、請求項２記載の発明は、請求項１記載のレベルシフタに対して、バスリピータにトライステート型バスリピータが使用され、第１の電源電圧のＯＦＦ時に前記トライステート型バスリピータを駆動し、昇圧信号のレベル保持を行なう駆動制御回路がさらに設けられていることを特徴とするものである。
【００１５】
このような手段によると、請求項１記載の発明での作用に加えて、バスリピータとして、トライステート型バスリピータが使用され、第１の電源電圧のＯＦＦ時に、駆動制御回路によってトライステート型バスリピータが駆動されて、昇圧信号のレベル保持が行なわれ、第１の電源電圧がＯＦＦとなるタイミングに依存せずに、直前の昇圧信号がレベル保持され、レベルシフタの出力電位が変動することはなく、レベルシフタの出力電位の変動によって、レベルシフタに接続される回路で誤動作が発生することをより適確に防止する。
【００１６】
【発明の実施の形態】
［第１の実施の形態］
本発明の第１の実施の形態を図１を参照して説明する。
図１は本実施の形態の構成を示す回路図である。
【００１７】
本実施の形態は、図１に示すように、すでに図５を参照して説明した昇圧回路２の動作を制御するＮチャネルトランジスタＭｎ８を備えたレベルシフタと、すでに図４を参照して説明したレベルシフタの出力段のインバータ３との間に、反転回路６ａ、６ｂの直列接続回路が並列に接続されバスリピータ５を構成している。
本実施の形態のその他の部分の構成は、すでに図４及び図５を参照して説明した従来のレベルシフタと同一なので、重複する説明は行なわない。
【００１８】
このような構成の本実施の形態では、入力端子Ａｉに入力信号Ｆ１が入力されると、すでに図３ないし図５を参照して説明したように、インバータ１のソース電源となる低電圧電源ＶＣＣＬ、昇圧回路２のソース電源となる高電圧電源ＶＣＣＨ、インバータ１と昇圧回路２の構成素子となる各ＭＯＳ・ＦＥＴのゲート幅、実効ゲート長、酸化膜容量を含む特性因子を関数とする所定の昇圧レベルに昇圧された出力信号Ｆ２が昇圧回路２から出力される。
この出力信号Ｆ２がインバータ３に入力され、インバータ３のソース電源となる高電圧電源ＶＣＣＨ、インバータ３の構成素子となるＰチャネルトランジスタＭｐ７、ＮチャネルトランジスタＭｎ７の特性因子を関数とする所定レベルの出力信号がインバータ３から出力される。
【００１９】
この場合、低電圧電源ＶＣＣＬをアース電位にして、低消費電力化を行なうときには、低電圧電源ＶＣＣＬの電圧の論理値が“０”となるために、ＮチャネルトランジスタＭｎ８が０ＦＦ状態となり、昇圧回路２において、高電圧電源ＶＣＣＨとアース間に貫流電流が流れることが防止される。
また、低電圧電源ＶＣＣＬがアース電位となる直前の昇圧回路２の出力端子Ｂｏの出力信号Ｆ２が、反転回路６ａ、６ｂで構成されるバスリピータ５に保持される。このために、低電圧電源ＶＣＣＬがアースレベルになることにより、インバータ１の入力端子Ａｉと出力端子Ａｏがオープン状態となり、昇圧回路２において、ＰチャネルトランジスタＭｐ２のゲート、ＮチャネルトランジスタＭｎ２のゲート、ＰチャネルトランジスタＭｐ３のゲート及びＮチャネルトランジスタＭｎ３のゲートの電位が不定な状態となっても、レベルシフタの出力電位が変動することはなく、レベルシフタの出力電位の変動によって、レベルシフタに接続される回路で誤動作が発生することも防止される。
【００２０】
このように本実施の形態によると、昇圧回路２のＮチャネルトランジスタＭｎ２、Ｍｎ３のドレインとアース間に、ゲートに低電圧電源ＶＣＣＬが印加されたＮチャネルトランジスタＭｎ８が接続され、昇圧回路２の出力端子Ｂｏとインバータ３の入力端子Ｃｉ間に、バスリピータ５が並列に接続されているので、低電圧電源ＶＣＣＬをアース電位にして、低消費電力化を行なう場合に、ＮチャネルトランジスタＭｎ８がＯＦＦ状態となって、昇圧回路２において高電圧電源ＶＣＣＨからアースに貫流電流が流れることを完全に防止することが可能になる。
同時に、低電圧電源ＶＣＣＬがアース電位となり、昇圧回路２において、ＰチャネルトランジスタＭｐ２のゲート、ＮチャネルトランジスタＭｎ２のゲート、ＰチャネルトランジスタＭｐ３のゲート及びＮチャネルトランジスタＭｎ３のゲートの電位が不定な状態となっても、低電圧電源ＶＣＣＬがアース電位となる直前の昇圧回路２の出力端子Ｂｏの出力信号Ｆ２が、反転回路６ａ、６ｂで構成されるバスリピータ５に保持され、レベルシフタの出力電位が変動することはなく、レベルシフタの出力電位の変動によって、レベルシフタに接続される回路で誤動作が発生することを防止することが可能になる。
【００２１】
［第２の実施の形態］
本発明の第２の実施の形態を図２を参照して説明する。
図２は本実施の形態の構成を示す回路図である。
【００２２】
本実施の形態には、図２に示すように、インバータ１０、昇圧回路１１及び昇圧回路１１の出力信号により駆動制御されるトライステート型バスリピータ７が設けられ、このトライステート型バスリピータ７が、すでに第１の実施の形態で説明した登圧回路２とインバータ３間に並列に接続されている。
ここで、インバータ１０は、高電圧電源ＶＣＣＨとアース間に、ＮチャネルトランジスタＭｎ１０、Ｍｎ１１、ＰチャネルトランジスタＭｐ１０及びＮチャネルトランジスタＭｎ１２が互いに直列に接続され、ＰチャネルトランジスタＭｐ１０のゲートとＮチャネルトランジスタＭｎ１２のゲートにそれぞれ低電圧電源ＶＣＣＬが印加された構成となっている。このインバータ１０では、ＮチャネルトランジスタＭｎ１０、Ｍｎ１１によって、ＰチャネルトランジスタＭｐ１０のソース電位が低電圧電源ＶＣＣＬの電位まで低下設定されている。
【００２３】
また、昇圧回路１１は、すでに第１の実施の形態で説明した昇圧回路２と同一構成で、ＰチャネルトランジスタＭｐ１３、Ｍｐ１４、Ｍｐ１１、Ｍｐ１２、及びＮチャネルトランジスタＭｎ１３、Ｍｎ１４を構成素子とするものなので、重複する説明は行なわない。この昇圧回路１１の出力端子Ｅｏがトライステート型バスリピータ７の制御端子に接続されている。
【００２４】
このような構成の本実施の形態では、低電圧電源ＶＣＣＬの電圧の論理値が“１”であると、ＰチャネルトランジスタＭｐ１０がＯＦＦ状態、ＮチャネルトランジスタＭｎ１２がＯＮ状態となり、インバータ１０の出力端子Ｄｏの信号の論理値が“０”となる。このために、昇圧回路１１において、ＰチャネルトランジスタＭｐ１１がＯＮ状態、ＮチャネルトランジスタＭｎ１３が０ＦＦ状態、ＰチャネルトランジスタＭｐ１２がＯＦＦ状態、ＮチャネルトランジスタＭｎ１４がＯＮ状態、ＰチャネルトランジスタＭｐ１３がＯＮ状態、ＰチャネルトランジスタＭｐ１４がＯＦＦ状態となる。
この状態では、トライステート型バスリピータ７の制御端子の信号の論理値は“１”となり、トライステート型バスリピータ７は、昇圧回路２の出力信号Ｆ２の出力に影響は与えず、すでに第１の実施の形態で説明したようにして、昇圧回路２の出力信号Ｆ２に基づいて、インバータ３から所定のレベルシフト信号が出力される。
【００２５】
一方、本実施の形態において、低電圧電源ＶＣＣＬをアース電位にして、低消費電力化が行なわれると、ＰチャネルトランジスタＭｐ１０がＯＮ状態、ＮチャネルトランジスタＭｎ１２がＯＦＦ状態となり、インバータ１０の出力端子Ｄｏの信号の論理値が“１”となる。このために、昇圧回路１１において、ＰチャネルトランジスタＭｐ１１がＯＦＦ状態、ＮチャネルトランジスタＭｎ１３が０Ｎ状態、ＰチャネルトランジスタＭｐ１２がＯＮ状態、ＮチャネルトランジスタＭｎ１４がＯＦＦ状態、ＰチャネルトランジスタＭｐ１３がＯＦＦ状態、ＰチャネルトランジスタＭｐ１４がＯＮ状態となる。
この状態では、トライステート型バスリピータ７の制御端子の信号の論理値は“０”となり、トライステート型バスリピータ７が作動して、昇圧回路２の直前の出力信号Ｆ２が保持され、レベルシフタの出力は直前の状態に維持される。
【００２６】
このように、本実施の形態によると、すでに、説明した第１の実施の形態で得られる効果に加えて、低電圧電源ＶＣＣＬがアース電位となり、昇圧回路２において、ＰチャネルトランジスタＭｐ２のゲート、ＮチャネルトランジスタＭｎ２のゲート、ＰチャネルトランジスタＭｐ３のゲート及びＮチャネルトランジスタＭｎ３のゲートの電位が不定な状態となっても、低電圧電源ＶＣＣＬがアース電位となるタイミングに依存せずに、直前の昇圧回路２の出力端子Ｂｏの出力信号Ｆ２が、トラスカテート型バスリピータ７に保持されるので、レベルシフタの出力電位が変動することはなく、レベルシフタの出力電位の変動によって、レベルシフタに接続される回路で誤動作が発生することをより適確に防止することが可能になる。
【００２７】
【発明の効果】
請求項１記載の発明によると、第１の電源電圧が印加される第１の電源端子とアース間に接続される第１のインバータの入力端子に入力信号Ｆ１が入力されると、第１のインバータの入力信号及び出力信号が、第１の電源電圧より高電圧の第２の電源電圧が印加される第２の電源端子と共通端子間に接続される昇圧回路に入力され、第１のインバータの入力信号及び出力信号に基づいて昇圧回路が駆動され、昇圧回路から出力される昇圧信号は、第２の電源端子とアース間に接続される第２のインバータに入力され、第２のインバータからは、昇圧信号に基づいてレベルシフト信号が出力される。
この場合、第１の電源電圧がアース電位になると、共通端子とアース間に接続された制御回路によって、昇圧回路において第２の電源端子とアース間に貫流電流が流れることが防止されると共に、昇圧回路の出力端子と第２のインバータの入力端子間に接続されるバスリピータによって、昇圧信号のレベル保持が行なわれるので、レベルシフタの出力電位が変動することはなく、レベルシフタの出力電位の変動によって、レベルシフタに接続される回路で誤動作が発生することを防止することが可能になる。
【００２８】
請求項２記載の発明によると、請求項１記載の発明で得られる効果に加えて、バスリピータとして、トライステート型バスリピータが使用され、第１の電源電圧のＯＦＦ時に、駆動制御回路によって、トライステート型バスリピータが駆動され、昇圧信号のレベル保持が行なわれるので、第１の電源電圧がＯＦＦとなるタイミングに依存せずに、直前の昇圧信号がレベル保持され、レベルシフタの出力電位が変動することはなく、レベルシフタの出力電位の変動によって、レベルシフタに接続される回路で誤動作が発生することをより適確に防止することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示す回路図である。
【図２】本発明の第２の実施の形態の構成を示す回路図である。
【図３】従来のレベルシフタの第１の構成を示す回路図である。
【図４】従来のレベルシフタの第２の構成を示す回路図である。
【図５】従来のレベルシフタの第３の構成を示す回路図である。
【符号の説明】
１、３、１０　インバータ
２、１１　昇圧回路
５　バスリピータ
７　トライステート型バスリピータ
【図１】
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【図２】
2004096616.tif 000004
【図３】
2004096616.tif 000005
【図４】
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【図５】
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