【誤訳訂正書】
【提出日】平成24年6月15日(2012.6.15)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
ＦｉｎＦＥＴデバイス中にゲートを形成する方法であって、
絶縁層上のシリコン層を含むシリコン・オン・インシュレータ（ＳＯＩ）ウェーハ上に、第１絶縁層をたい積するステップと、
前記第１絶縁層の一部上にレジストマスクを形成するステップと、
フィンおよびこのフィンの上面を被覆する絶縁キャップを形成すべく、前記レジストマスクによって被覆されない前記第１絶縁層および前記シリコン層の一部をエッチングするステップと、
前記レジストマスクの除去後、前記絶縁キャップ上にゲート層をたい積するステップと、
前記ゲート層上に第２絶縁層をたい積するステップと、
ゲート構造を形成すべく、前記ゲート層および第２絶縁層をエッチングするステップと、
前記ゲート構造と隣接する側壁スペーサを形成するステップと、
ＦｉｎＦＥＴデバイス上に第３絶縁層を形成するステップと、
前記第２絶縁層の上面を露出すべく、前記第３絶縁層をプレーナ化するステップと、
前記第３絶縁層のプレーナ化の後に、前記ゲート構造における前記第２絶縁層および前記ゲート層を除去するステップと、
前記第２絶縁層および前記ゲート層の除去後に、前記ＦｉｎＦＥＴデバイスのチャネル領域における前記フィンの幅を縮小すべく、ウェットエッチングプロセスを用いて前記フィンをエッチングするステップと、
前記除去したゲート層があった場所に、金属材料を含むゲート材料をたい積するステップと、
前記フィン上の前記ゲート材料の一部を除去し、かつ前記フィンの両側にゲート電極を形成するように、前記ＦｉｎＦＥＴデバイスをプレーナ化するステップとを含み、前記フィンの両側上に形成された前記ゲートが電気的および物理的に分離している、方法。
【請求項２】
前記第２絶縁層および前記ゲート層を除去し前記フィンをエッチングした後の前記フィンの減少した幅は、３０Å〜５００Å（３ｎｍ〜５０ｎｍ）の範囲である請求項１記載の方法。
【請求項３】
前記フィンのエッチング前に、前記フィンの第１端部に隣接する前記絶縁層上にソース領域を形成するステップと、
前記フィンのエッチング前に、前記フィンの第２端部に隣接する前記絶縁層上にドレイン領域を形成するステップと、をさらに含む、請求項１または２記載の方法。
【請求項４】
前記ソース領域および前記ドレイン領域上に金属をたい積するステップと、
前記ソース領域および前記ドレイン領域上に金属シリサイド化合物を形成すべく、前記ＦｉｎＦＥＴデバイスをアニーリングするステップと、をさらに含む請求項３記載の方法。
【請求項５】
前記ゲート層を除去するステップは、
前記第１絶縁層および前記側壁スペーサに比べて、前記ゲート層に関して高いエッチング選択性を有するエッチングケミストリを使用して、前記ゲート層をエッチングするステップを含む、請求項１ないし４のいずれかの項記載の方法。
【請求項６】
前記フィンをエッチングするステップは、前記チャネル領域内において前記フィンの幅を、約２０ｎｍから約１００ｎｍの範囲の量だけ減少させる、請求項１ないし５のいずれかの項記載の方法。
【請求項７】
前記ゲート材料をたい積するステップは、W、Ti、Ni、Ta、TaN、TaSiNのうちの少なくとも１つをたい積するステップを含む、請求項１ないし６のいずれかの項記載の方法。
【請求項８】
前記ゲート材料が前記側壁スペーサの上面と実質的に同一平面となるように前記ゲート材料をプレーナ化するステップをさらに含む、請求項１ないし７のいずれかの項記載の方法。
【請求項９】
半導体デバイスを製造する方法であって、
ＦｉｎＦＥＴデバイスを含む半導体デバイスの絶縁層上に、フィンおよび前記フィンの上面上の絶縁キャップを形成するステップと、
前記フィンの第１端部に隣接するソース領域および前記フィンの第２端部に隣接するドレイン領域を形成するステップと、
前記ソース領域および前記ドレイン領域の形成後に、前記フィン上にゲート材料をたい積するステップと、
前記ゲート材料を含むゲート構造を形成すべく、前記ゲート材料をパターン化し、エッチングするステップと、
前記ゲート材料のパターン化およびエッチングの後に、半導体デバイス上に絶縁層を形成するステップと、
前記ゲート構造の上面を露出すべく、前記絶縁層をプレーナ化するステップと、
前記絶縁層のプレーナ化の後に、凹部領域を生成すべく、前記ゲート構造における前記ゲート材料を除去するステップと、
前記半導体デバイスのチャネル領域中の前記フィンの幅を減少させるステップであって、ウェットエッチングプロセスを用いて前記フィンをエッチングすることを含むステップと、
前記凹部領域中に金属層をたい積するステップと、
前記フィン上の前記金属層の一部を除去し、かつ前記フィンの両側上にゲート電極を形成するように、前記半導体デバイスをプレーナ化するステップとを含み、
前記フィンの両側上に形成された前記ゲートが、電気的および物理的に分離している、方法。
【請求項１０】
前記フィンの幅を減少させるステップは、前記チャネル領域中の前記フィンの幅を、約２０ｎｍから約１００ｎｍの範囲の量だけ減少させるべく、前記フィンをエッチングするステップを含む、請求項９記載の方法。
【請求項１１】
前記ゲート材料はシリコンを含んでおり、
前記ゲート材料を除去するステップは、シリコンに関して高いエッチング選択性を有するエッチングケミストリを使用して、前記ゲート材料をエッチングするステップを含む、請求項９記載の方法。
【請求項１２】
半導体デバイスを製造する方法であって、
ＦｉｎＦＥＴデバイスを含む半導体デバイスの絶縁層上に、導電性のフィンを含むフィン構造物および前記フィン構造物の上面上の絶縁キャップを形成するステップと、
前記フィン構造物の第１端部に隣接するソース領域および前記フィン構造物の第２端部に隣接するドレイン領域を形成するステップと、
前記フィン構造物上にゲートを形成するステップと、
前記ゲートの上面を露出すべく、前記半導体デバイス上に形成された絶縁層をプレーナ化するステップと、
前記絶縁層のプレーナ化の後に、凹部領域を生成すべく、前記ゲートを除去するステップと、
前記半導体デバイスのチャネル領域中の前記フィン構造物の幅を薄くするステップであって、ウェットエッチングプロセスを用いて前記フィン構造物をエッチングすることを含むステップと、
前記フィン構造物の幅を薄くした後に、前記凹部領域中に金属層をたい積するステップと、
前記フィン構造物上の前記金属層の一部を除去し、かつ前記フィンの両側上にゲート電極を形成するように、前記半導体デバイスをプレーナ化するステップとを含み、
前記フィン構造物の両側上に形成された前記ゲートが、電気的および物理的に分離している、を含む方法。
【請求項１３】
前記フィン構造物の幅を薄くするステップは、前記フィン構造物の幅を、約２０ｎｍから約１００ｎｍの範囲の量だけ減少させるステップを含む、請求項１２記載の方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００２３
【訂正方法】変更
【訂正の内容】
【００２３】
ゲート凹部８１０を形成した後、シリコンフィンの両側面は、半導体デバイス１００のチャネル領域内においては露出されてもよい。その後、フィン２１０をエッチングして、チャネル領域のフィン２１０の幅を縮小してもよい。例えば、ウェットエッチングプロセスを実行して、チャネル領域のフィン２１０の幅を縮小してもよい。ソース／ドレイン領域２２０、２３０とチャネル領域内にないフィン２１０の一部とは、絶縁層６１０によって被覆される。このことは、フィン２１０の所望の部分が薄くされる一方で、半導体デバイス１００のこれらの部分がエッチングされるのを防止する。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００２８
【訂正方法】変更
【訂正の内容】
【００２８】
図１０Ｂは、ゲート材料１０１０をたい積してプレーナ化した後の本発明の半導体デバイス１００の平面図を示している。図示するように、半導体デバイス１００は、フィン２１０の両側上にたい積されているゲート１０１０を有するダブルゲート構造を含んでいる。
図１０Ｂのシェード領域は、ソース／ドレイン領域２２０、２３０上に形成された金属シリサイド層５２０を表わしている。ゲート１０１０は、図１０Ｂ中のゲート電極１０１２として示される、ゲート１０１０の一端に形成されるゲート電極またはコンタクトを含んでいてもよい。さらに、第２ゲート電極／コンタクトは、ゲート１０１０の他端側に形成されてもよい。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００３０
【訂正方法】変更
【訂正の内容】
【００３０】
図１０Ｂに示される生成された半導体デバイス１００は、フィン２１０上に広がるゲート１０１０を備えたダブルゲートデバイスである。
本発明の趣旨に沿った実装の１つにおいては、図１０Ａに示される半導体デバイス１００を、例えば化学的機械的研磨（ＣＭＰ）を用いてプレーナ化して、フィン２１０上のゲート層１０１０の一部を除去してもよい。この実装においては、電気的および物理的に、分離したゲートをフィン２１０の両側上に形成することができる。半導体デバイス１００の処理の間、このようなゲートを別々にバイアスしてもよい。