(57)【要約】【課題】ＰＬＬ動作開始時の位相引き込み時間を短縮する。【解決手段】ＰＬＬ動作信号ＥＮが入力されてＰＬＬ動作がオンすると、スイッチ手段５０が固定電圧ＶＡ側からループフィルタ４０側に切り替わり、ループフィルタ４０の出力電圧Ｓ４０がＶＣＯ６０に入力される。ＶＣＯ６０は、出力電圧Ｓ４０に応じた周波数ｆｏで発振し、このＶＣＯ６０の出力信号ＳＯが、分周器７０で分周されて周波数ｆｒの参照信号ＳＲが生成される。位相比較器１０により、周波数ｆｉの基準信号ＳＩと周波数ｆｒの参照信号ＳＲとの位相が比較され、その位相差Δφに応じた出力電圧Ｓ１０が出力される。出力電圧Ｓ１０は、リミッタ４０により、入力位相差Δφの通過範囲及び電圧レベルが制限され、大きな利得で、ループフィルタ４０により平滑された後、ＶＣＯ６０へ戻される。これにより、周波数差（ｆｉ−ｆｒ）が小さくなる方向へＶＣＯ６０の周波数ｆｏが変化する。【選択図】　　図１
2004120515.tif 000002
【特許請求の範囲】
【請求項１】
基準信号と参照信号の位相を比較し、その位相差に応じた信号を出力する位相比較器と、
前記位相比較器の出力信号を平滑化するループフィルタと、
前記ループフィルタの出力信号に応じた周波数で発振する制御発振器と、
前記位相比較器の出力側から前記制御発振器の入力側までの間の経路上に設けられ、前記経路上の信号のうちの所定の位相差の範囲内においてその経路上の信号のレベルを所定の範囲に制限して利得を大きく設定するリミッタと、
所定の分周比Ｎ（但し、Ｎ；正の整数）で前記制御発振器の出力信号を分周して前記参照信号を生成し、前記位相比較器にフィードバック入力する分周器と、
前記基準信号及び前記参照信号に基づき、又は前記位相比較器の出力信号に基づき、位相ロックの外れを検出してロック外れ検出信号を出力するロック外れ検出回路と、
前記ロック外れ検出信号に基づき、前記ループフィルタの出力信号を遮断して所定の信号を前記制御発振器に入力するスイッチ手段と、
を備えたことを特徴とするフェーズロックループ回路。
【請求項２】
基準信号と参照信号の位相を比較し、その位相差に応じた信号を出力する位相比較器と、
動作開始時に入力される前記基準信号に応答して引き込み開始信号を生成する引き込み開始信号生成回路と、
前記位相比較器の出力信号を平滑化するループフィルタと、
前記ループフィルタの出力信号に応じた周波数で発振する制御発振器と、
前記引き込み開始信号が入力されると、前記基準信号との位相差が最小となる前記参照信号を生成して前記位相比較器にフィードバック入力し、その後、前記制御発振器の出力信号が入力されると、その制御発振器の出力信号を所定の分周比Ｎ（但し、Ｎ；正の整数）で分周して前記参照信号を生成し、前記位相比較器にフィードバック入力する分周器と、
前記基準信号及び前記参照信号に基づき、又は前記位相比較器の出力信号に基づき、位相ロックの外れを検出してロック外れ検出信号を出力するロック外れ検出回路と、
前記ロック外れ検出信号に基づき、前記ループフィルタの出力信号を遮断して所定の信号を前記制御発振器に入力するスイッチ手段と、
を備えたことを特徴とするフェーズロックループ回路。
【請求項３】
基準信号と参照信号の位相を比較し、その位相差に応じた信号を出力する位相比較器と、
動作開始時に入力される前記基準信号に応答して引き込み開始信号を生成する引き込み開始信号生成回路と、
前記位相比較器の出力信号を平滑化するループフィルタと、
前記ループフィルタの出力信号に応じた周波数で発振する制御発振器と、
前記位相比較器の出力側から前記制御発振器の入力側までの間の経路上に設けられ、前記経路上の信号のうちの所定の位相差の範囲内においてその経路上の信号のレベルを所定の範囲に制限して利得を大きく設定するリミッタと、
前記引き込み開始信号が入力されると、前記基準信号との位相差が最小となる前記参照信号を生成して前記位相比較器にフィードバック入力し、その後、前記制御発振器の出力信号が入力されると、その制御発振器の出力信号を所定の分周比Ｎ（但し、Ｎ；正の整数）で分周して前記参照信号を生成し、前記位相比較器にフィードバック入力する分周器と、
前記基準信号及び前記参照信号に基づき、又は前記位相比較器の出力信号に基づき、位相ロックの外れを検出してロック外れ検出信号を出力するロック外れ検出回路と、
前記ロック外れ検出信号に基づき、前記ループフィルタの出力信号を遮断して所定の信号を前記制御発振器に入力するスイッチ手段と、
を備えたことを特徴とするフェーズロックループ回路。
【請求項４】
前記制御発振器は、電圧制御発振器又は電流制御発振器で構成したことを特徴とする請求項１〜３のいずれか１項に記載のフェーズロックループ回路。
【請求項５】
前記分周器は、前記引き込み開始信号が入力されるとプリセットされるプリセット付き分周器で構成したことを特徴とする請求項２又は３記載のフェーズロックループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、周波数逓倍回路（即ち、周波数シンセサイザ）等に使用され、入力信号に位相同期した信号を発生するフェーズロックループ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐ、以下「ＰＬＬ」という。）回路、特に、その位相ロックの引き込み回路の改良に関するものである。
【０００２】
【従来の技術】
従来、ＰＬＬ回路に関する技術としては、例えば、次のような特許文献１、非特許文献１等に記載されるものがあった。
【０００３】
【特許文献１】
特開平９−１５３７９７号公報（図１、図４）
【非特許文献１】
ＨＯＷＡＲＤ　Ｍ．ＢＥＲＬＩＮ著、宮田慶一・禿節史共訳「ＰＬＬの設計と実用回路」発行所シースタ、平４年４月１日、Ｐ．１−３、Ｐ．１９−３１、Ｐ．４９−５０、Ｐ．５９−７０、　Ｐ．９１
【０００４】
従来、周波数逓倍に用いられるＰＬＬ回路は、例えば、前記特許文献１の図４に記載されているように、周波数ｆｉの基準信号と周波数ｆｒの参照信号の位相を比較してその位相差Δφ（＝ｆｉ−ｆｒ）に比例した平均出力電圧（即ち、直流（ＤＣ）出力電圧であって誤差電圧ともいわれる。）を発生する位相比較器と、前記位相比較器の出力電圧を平滑化する低域通過フィルタ（以下「ＬＰＦ」という。）からなるループフィルタと、前記ループフィルタの出力電圧に応じた周波数ｆ０で発振する電圧制御発振器（以下「ＶＣＯ」という。）と、前記ＶＣＯの出力信号を所定の分周比Ｎ（但し、Ｎ；正の整数）で分周して前記参照信号を生成し、前記位相比較器にフィードバック（帰還）入力する分周器とから、構成されている。
【０００５】
この種のＰＬＬ回路では、ＶＣＯの発振周波数ｆ０が、分周器で分周されて周波数ｆｒの参照信号となる。周波数ｆｒの参照信号は、位相比較器にフィードバックされ、この位相比較器によって基準信号の周波数ｆｉと比較され、誤差電圧が出力される。誤差電圧は、周波数差（ｆｉ−ｆｒ）と、基準信号及び参照信号の位相差Δφとに比例した平均直流電圧であり、この誤差電圧がループフィルタによって高周波雑音の影響が除去され、ＶＣＯへ戻される。これにより、周波数差（ｆｉ−ｆｒ）が少なくなる方向へＶＣＯの周波数ｆｏが変化し、ループがキャプチャレンジ（ｃａｐｔｕｒｅ　ｒａｎｇｅ）状態に入る。
【０００６】
参照信号の周波数ｆｒが基準信号の周波数ｆｉと一致して周波数差（ｆｉ−ｆｒ）が零になるまで、上記の処理が続けられ、それが一致したとき、ループが同期（即ち、フェーズロック状態）になる。フェーズロック状態の間、ＶＣＯの周波数ｆ０はある有限の位相差を除き、入力される基準信号の周波数ｆｉと比例する。その位相差は、ループをフェーズロック状態に維持するために、ＶＣＯの周波数をシフトさせるのに必要な誤差電圧を発生するのに不可欠である。このようなループシステムの繰り返し動作により、フェーズロック状態に入っていれば、基準信号のあらゆる変化に追随し、基準信号に対して位相の合った周波数比Ｎ倍の出力信号がＶＣＯの出力端子から出力される。
【０００７】
前記非特許文献１（Ｐ．１−３）に記載されているように、ループシステムが基準信号の周波数ｆｉの変化に追随する範囲全体を、ロックレンジという。ロックレンジは、ループがフェーズロック状態になる周波数範囲（即ち、キャプチャレンジ）より広い。ＰＬＬのダイナミック（動的）特性は、基本的にループフィルタによって制御される。もし、基準信号と参照信号の周波数差（ｆｉ−ｆｒ）が相当大きいと、その信号は周波数が高すぎてループフィルタを通過できず、この結果、その信号はループのキャプチャレンジを越えていることになり、ロック状態が外れる。ループが一旦フェーズロック状態に入れば、基準信号の周波数ｆｉの変化に追随するループの速度は、ループフィルタによってのみ制御される。その上、仮にシステムが瞬間的な雑音によってロック状態が外れても、ループフィルタが短時間記憶能力を持っているので、元の信号をキャプチャ（捕獲）できる。
【０００８】
しかし、ロック外れの時間が長くなると、ＶＣＯの出力端子に接続された負荷側の回路に悪影響を与えることがある。そこで、これを防止するために、ロック外れ検出回路を設け、この回路によってＰＬＬ回路の位相ロック外れを検出し、この検出信号に基づいてＰＬＬ動作信号をオン／オフする方式のＰＬＬ回路も提案されている。
【０００９】
又、基準信号の周波数ｆｉが急に大きく切り替わった場合、位相差Δφが大きくなるので、ＶＣＯの発振周波数ｆｏが大きく変化し、参照信号の周波数ｆｒが基準信号の周波数ｆｉに一致するまでの安定時間が長くなる。
【００１０】
これを防止するために、前記特許文献１の技術では、図１に記載されているように、ループフィルタとＶＣＯとの間に、そのループフィルタの出力に制限を加えるリミッタを設けると共に、このリミッタのリミット電圧値を、基準信号の周波数変化に応じて制御するリミット値制御回路を設けている。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の特許文献１及び非特許文献１に記載されたＰＬＬ回路では、次の（１）、（２）のような課題があった。
【００１２】
（１）ロック外れ検出回路を有するＰＬＬ回路の課題
ＰＬＬ回路の応答は、主にループフィルタの特性により決定される。ＰＬＬ回路を安定して動作させるためには、一般に、ループフィルタの周波数通過域を低く設定するが、この場合、参照信号の変動に対する応答が遅くなったり、位相引き込みに時間がかかるという問題が発生する。そこで、応答を速めるために、ループフィルタの周波数通過域を高く設定すると、出力信号の位相変動（ジッタ）が大きくなるという問題が発生する。さらに、出力信号と基準信号の周波数比（＝分周器の分周比Ｎ）が大きくなると、位相引き込み時間を短縮するのが困難になる。
【００１３】
このように、従来のＰＬＬ回路では、ＰＬＬ動作開始時の位相引き込みに時間がかかるという課題があった。この課題は、特に、ロック外れ検出回路を用いて動作／非動作（即ち、閉ループ制御／開ループ制御）を頻繁に切り換えるＰＬＬ回路においては、大きな問題となる。
【００１４】
（２）リミッタを有するＰＬＬ回路（特許文献１）の課題
ＰＬＬ回路の安定時間を短くすることができるが、ロック外れに対しては、何ら対策が採られていない。しかも、リミッタのリミット電圧を切り換えるためのリミット値制御回路が必要になるので、回路構成が複雑になるという課題があった。
【００１５】
【課題を解決するための手段】
前記課題を解決するために、本発明は、ＰＬＬ回路において、基準信号と参照信号の位相を比較し、その位相差に応じた信号を出力する位相比較器と、前記位相比較器の出力信号を平滑化するループフィルタと、前記ループフィルタの出力信号に応じた周波数で発振する制御発振器（例えば、ＶＣＯ又は電流制御発振器）と、前記位相比較器の出力側から前記制御発振器の入力側までの間の経路上に設けられ、前記経路上の信号のうちの所定の位相差の範囲内においてその経路上の信号のレベルを所定の範囲に制限して利得を大きく設定するリミッタと、を備えている。
【００１６】
さらに、所定の分周比Ｎ（但し、Ｎ；正の整数）で前記制御発振器の出力信号を分周して前記参照信号を生成し、前記位相比較器にフィードバック入力する分周器と、前記基準信号及び前記参照信号に基づき、又は前記位相比較器の出力信号に基づき、位相ロックの外れを検出してロック外れ検出信号を出力するロック外れ検出回路と、前記ロック外れ検出信号に基づき、前記ループフィルタの出力信号を遮断して所定の信号を前記制御発振器に入力するスイッチ手段と、を備えている。
【００１７】
このような構成を採用したことにより、リミッタにより、所定の入力位相差の範囲内において、通過する信号のレベルが制限されつつ、ＰＬＬループの利得が大きく設定される。
【００１８】
又、本発明では、前記リミッタに代えて、動作開始時に入力される基準信号に応答して引き込み開始信号を生成する引き込み開始信号生成回路を設け、さらに、前記分周器に代えて、構成の異なる分周器（例えば、プリセット付き分周器）を設けても良い。この分周器では、引き込み開始信号生成回路から与えられる引き込み開始信号が入力されると、基準信号との位相差が最小となる参照信号を生成して位相比較器にフィードバック入力し、その後、制御発振器の出力信号が入力されると、その制御発振器の出力信号を所定の分周比Ｎで分周して参照信号を生成し、位相比較器にフィードバック入力する。これにより、ＰＬＬ動作開始直後から、位相比較器の出力が最小値になる。
【００１９】
又、本発明では、前記リミッタを省略せずに、このリミッタと共に、前記引き込み開始信号生成回路を設けても良い。
【００２０】
【発明の実施の形態】
第１の実施形態］
（構成）
図１は、本発明の第１の実施形態を示すＰＬＬ回路の概略の構成図である。
【００２１】
このＰＬＬ回路は、例えば、周波数逓倍に用いられる回路であり、位相比較器１０を有している。位相比較器１０は、周波数ｆｉの基準信号ＳＩと周波数ｆｒの参照信号ＳＲとを入力し、両入力の位相を比較し、その位相差Δφ（＝ｆｉ−ｆｒ）に応じた信号（例えば、位相差Δφに比例したＤＣ出力電圧Ｓ１０）を発生する回路であり、この出力側に、ロック外れ検出回路２０及びリミッタ３０が接続されている。ロック外れ検出回路２０は、位相比較器１０のＤＣ出力電圧Ｓ１０に基づき、位相ロックの外れを検出してロック外れ検出信号Ｓ２０を出力する回路である。リミッタ３０は、出力電圧Ｓ１０のうちの所定の位相差の範囲内においてその出力電圧Ｓ１０のレベルを所定の範囲に制限して利得を大きく設定する回路であり、この出力側に、ループフィルタ４０が接続されている。
【００２２】
ループフィルタ４０は、出力電圧Ｓ３０を平滑化する回路であって、例えば、ＬＰＦで構成され、この出力側に、スイッチ手段５０を介して制御発振器（例えば、ＶＣＯ６０）が接続されている。スイッチ手段５０は、ロック外れ検出信号Ｓ２０及びＰＬＬ動作信号ＥＮに基づき、ループフィルタ４０及びＶＣＯ６０間を接続／遮断するトランジスタ等の素子であり、例えば、ＰＬＬ動作信号ＥＮが論理“Ｈ”レベルのときには、ループフィルタ４０及びＶＣＯ６０間を接続し、ロック外れ検出信号Ｓ２０の活性化によってＰＬＬ動作信号ＥＮが論理“Ｌ”レベルになると、ループフィルタ４０及びＶＣＯ６０間を遮断して該ＶＣＯ６０の入力端子を所定の固定電圧ＶＡノードに接続するものである。
【００２３】
ＶＣＯ６０は、入力電圧により発振周波数ｆｏが制御され、周波数ｆｏの出力信号ＳＯを出力端子から出力する発振器であり、この出力側が、分周器７０を介して位相比較器１０の入力端子にフィードバック接続されている。分周器７０は、周波数ｆｏの出力信号ＳＯを所定の分周比Ｎ（但し、Ｎ；正の整数）で分周し、周波数ｆｒ（＝ｆ０／Ｎ）の参照信号ＳＲを生成して位相比較器１０にフィードバック入力する回路であり、カウンタ等で構成されている。
【００２４】
図２は、図１中の位相比較器１０の構成例を示す回路図である。
【００２５】
この位相比較器１０は、立ち下がりエッジトリガ方式の位相比較器であり、位相検出回路１１を有し、この出力側に、チャージポンプ回路１２が接続され、さらに、このチャージポンプ回路１２の出力側に、増幅器（以下「アンプ」という。）１３が接続されている。
【００２６】
位相検出回路１１は、アップ信号Ｕに基づき基準信号ＳＩを取り込む２入力ＮＡＮＤゲート１１ａを有すると共に、ダウン信号Ｄに基づき参照信号ＳＲを取り込む２入力ＮＡＮＤゲート１１ｆを有している。ＮＡＮＤゲート１１ａの出力側には、この出力を保持する２つの２入力ＮＡＮＤゲート１１ｂ及び１１ｃからなる第１のフリップフロップ（以下「ＦＦ」という。）が接続されている。同様に、ＮＡＮＤゲート１１ｆの出力側にも、この出力を保持する２つの２入力ＮＡＮＤゲート１１ｄ，１１ｅからなる第２のＦＦが接続されている。
【００２７】
ＮＡＮＤゲート１１ａ，１１ｆ、及び第１、第２のＦＦの出力側には、４入力ＮＡＮＤゲート１１ｇが接続されている。ＮＡＮＤゲート１１ａ，１１ｇ及び第１のＦＦの出力側には、３入力ＮＡＮＤゲート１１ｈが接続され、このＮＡＮＤゲート１１ｈから出力されるアップ信号Ｕが、ＮＡＮＤゲート１１ａにフードバック入力されると共に、チャージポンプ回路１２に与えられる。同様に、ＮＡＮＤゲート１１ｆ，１１ｇ及び第２のＦＦの出力側にも、３入力ＮＡＮＤゲート１１ｉが接続され、このＮＡＮＤゲート１１ｉから出力されるダウン信号Ｄが、ＮＡＮＤゲート１１ｆにフードバック入力されると共に、チャージポンプ回路１２に与えられる。アップ信号Ｕ及びダウン信号Ｄは、チャージポンプ回路１２に蓄積された後、アンプ１３で増幅されて出力電圧Ｓ１０として出力される。
【００２８】
図３は、図１中のロック外れ検出回路２０、リミッタ３０及びループフィルタ４０の構成例を示す概略の回路図である。
【００２９】
ロック外れ検出回路２０は、位相比較器１０の出力側に接続されたコンパレータ２１を有し、この出力側に、フラグ２２が接続されている。コンパレータ２１は、位相比較器１０の出力電圧Ｓ１０を参照電圧ＶＢと比較し、Ｓ１０≧ＶＢのときには、例えば、“Ｈ”レベルの出力信号を出力する回路である。フラグ２２は、その“Ｈ”レベルの出力信号を入力すると、これを保持して例えば“Ｈ”レベルのロック外れ検出信号Ｓ２０を出力する回路であり、ＦＦ等で構成されている。フラグ２２から“Ｈ”レベルのロック外れ検出信号Ｓ２０が出力されると、スイッチ手段６０が固定電圧ＶＡノード側に切り替わり、この固定電圧ＶＡがＶＣＯ６０に入力される。
【００３０】
リミッタ３０は、位相比較器１０の出力側に接続された抵抗値Ｒ３１の入力抵抗３１を有し、この入力抵抗３１が、演算増幅器（以下「オペアンプ」という。）３２の正相入力端子に接続されている。オペアンプ３２の逆相入力端子は、グランドＧＮＤに接続されている。オペアンプ３２の正相入力端子は、抵抗値Ｒ３３の帰還抵抗３３を介して、該オペアンプ３２の出力端子に接続され、この出力端子から出力電圧Ｓ３０が出力される。抵抗値Ｒ３１，Ｒ３３の選定により、オペアンプ３２の利得Ｇ（＝Ｓ３０／Ｓ１０＝Ｒ３３／Ｒ３１）が大きく設定されている。帰還抵抗３３には、順方向のツェナダイオード３４と、逆方向のツェナダイオード３５とが、並列に接続され、出力電圧Ｓ３０の最大レベル及び最低レベルが制限される。
【００３１】
ループフィルタ４０は、ラグ・リード型ＬＰＦであり、リミッタ３０の出力電圧Ｓ３０を入力する抵抗４１，４２及びコンデンサ４３を有している。抵抗４２及びコンデンサ４３には、コンデンサ４４が並列接続されている。コンデンサ４４は、雑音対策用に設けられているので、例えば、コンデンサ４３の１／１０程度の容量でよく、必要がなければ、省略しても良い。
【００３２】
図４は、図１中のＶＣＯ６０の構成例を示す概略の回路図である。
【００３３】
このＶＣＯ６０は、マルチバイブレータ型の発振器であり、入力電圧ＶＩ（＝ループフィルタ４０の出力電圧Ｓ４０又は固定電圧ＶＡ）を電流に変換する電圧／電流変換部６１を有し、この出力側に、発振部６２が接続されている。
【００３４】
電流／電圧変換部６１は、オペアンプ６１ａを有し、このオペアンプ６１ａの正相入力端子が、スイッチ手段５０の出力側に接続されている。オペアンプ６１ａの出力端子は、Ｎチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）６１ｂのゲートに接続され、このＮＭＯＳ６１ｂのソースが、オペアンプ６１ａの逆相入力端子に接続されている。ＮＭＯＳ６１ｂのドレインは、Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）６１ｃを介して電源電圧ＶＤＤに接続されている。ＮＭＯＳ６１ｂのソースは、抵抗６１ｄを介してグランドＧＮＤに接続されている。ＰＭＯＳ６１ｃのゲート及びドレインは、カレントミラー回路を構成するＰＭＯＳ６１ｅのゲートに接続されている。
【００３５】
入力電圧ＶＩがオペアンプ６１ａに入力されると、このオペアンプ６１ｂの出力によってＮＭＯＳ６１ｂがゲート制御され、入力電圧ＶＩに応じた電流がＰＭＯＳ６１ｃに流れ、その電流に比例した電流がＰＭＯＳ６１ｅにも流れて、発振部６２へ供給される。
【００３６】
発振部６２は、ＰＭＯＳ６２ａ，６２ｂを有し、このＰＭＯＳ６２ａ，６２ｂのソースがＰＭＯＳ６１ｅのドレインに接続されている。各ＰＭＯＳ６２ａ，６２ｂのドレインは、各ＮＭＯＳ６２ｃ，６２ｄを介してグランドＧＮＤに接続されると共に、コンデンサ６２ｅを介して相互に接続されている。各ＰＭＯＳ６２ａ，６２ｂのドレインには、信号反転用のインバータ６２ｆ，６２ｇ，６２ｈ，６２ｉがそれぞれ接続され、このインバータ６２ｇ，６２ｈの出力側が、２入力ＡＮＤゲート６２ｊに接続されている。ＡＮＤゲート６２ｊ及びインバータ６２ｉの出力側には、２つの２入力ＮＯＲゲート６２ｋ及び６２ｌからなるＲＳ−ＦＦが接続されている。ＲＳ−ＦＦの出力側は、ＰＭＯＳ６２ａ，６２ｂ及びＮＭＯＳ６２ｃ，６２ｄの各ゲートにフィードバック接続されると共に、駆動用のインバータ６２ｍに接続され、このインバータ６２ｍから出力信号ＳＯが出力される。
【００３７】
ＰＭＯＳ６１ｅから電流が供給されると、これがＰＭＯＳ６２ａ，６２ｂ、ＮＭＯＳ６２ｃ，６２ｄ及びコンデンサ６２ｅからなる発振回路で増幅される。増幅された信号は、インバータ６２ｆ，６２ｇ，６２ｈ，６２ｉで反転され、ＮＡＮＤゲート６２ｊを介して、ＮＯＲゲート６２ｋ，６２ｌからなるＲＳ−ＦＦに保持された後、ＰＭＯＳ６２ａ，６２ｂ及びＮＭＯＳ６２ｃ，６２ｄの各ゲートへフィードバック入力される。これにより、入力電圧ＶＩに比例した周波数ｆｏで発振部６２が発振し、インバータ６２ｍから出力信号ＳＯが出力される。
【００３８】
（動作）
図５は、図１（例えば、分周比Ｎ＝８の場合）の動作波形図である。図６（Ａ）、（Ｂ）は、図２中の位相検出回路１１の入出力波形図であり、同図（Ａ）は参照信号ＳＲ波形が基準信号ＳＩ波形より遅れている場合の波形図、及び同図（Ｂ）は基準信号ＳＩ波形が参照信号ＳＲ波形より遅れている場合の波形図である。図７は、図１及び図２中の位相検出回路１１及びリミッタ３０の入出力波形図である。
【００３９】
これらの図５〜図７を参照しつつ、図１のＰＬＬ回路の動作を説明する。
【００４０】
図５において、電源電圧を印加すると、ＰＬＬ回路が動作し、固定電圧ＶＡがスイッチ手段５０を介してＶＣＯ６０に印加され、このＶＣＯ６０が一定の周波数ｆｏで発振する。ＶＣＯ６０の出力信号ＳＯは、分周器７０でＮ（＝８）分周され、周波数ｆｒ（＝ｆｏ／Ｎ）の参照信号ＳＲが生成されて位相比較器１０にフィードバック入力される。
【００４１】
“Ｈ”レベルのＰＬＬ動作信号ＥＮが入力されてＰＬＬ動作がオンすると、スイッチ手段５０がループフィルタ４０側に切り替わり、ループフィルタ４０の出力電圧Ｓ４０がＶＣＯ６０に入力される。ＶＣＯ６０は、出力電圧Ｓ４０に応じた周波数ｆｏで発振し、このＶＣＯ６０の出力信号ＳＯが、分周器７０で分周されて参照信号ＳＲが生成され、位相比較器１０にフィードバック入力される。ＰＬＬ動作オンにより、周波数ｆｉの基準信号ＳＩが位相比較器１０に入力され、この位相比較器１０内の位相検出回路１１により、周波数ｆｉの基準信号ＳＩと周波数ｆｒの参照信号ＳＲとの位相が比較される。
【００４２】
例えば、図６（Ａ）に示すように、参照信号ＳＲが基準信号ＳＩに対して遅れている場合、位相検出回路１１内のＮＡＮＤゲート１１ｈから、アップ信号Ｕが出力される。これに対し、図６（Ｂ）に示すように、基準信号ＳＩが参照信号ＳＲより遅れていれば、位相検出回路１１内のＮＡＮＤゲート１１ｉから、ダウン信号Ｄが出力される。
【００４３】
ここで、位相検出回路１１の図７に示す入出力伝達特性について説明する。
【００４４】
図７の入出力波形図では、横軸に基準信号ＳＩと参照信号ＳＲの位相差Δφ（単位；ｒａｄｉａｎ）が採られ、縦軸に位相検出回路１１の平均出力電圧Ｖ１１（単位；Ｖ）が採られている。
【００４５】
位相検出回路１１の入出力伝達特性曲線Ｃ１は、図７の破線で示すように、のこぎり波であり、４πラジアン（即ち、−２πラジアン〜＋２πラジアン）の広い直線範囲を持っている。位相検出変換利得Ｋ１１（単位；Ｖ／ｒａｄ）は、
Ｋ１１＝Ｖ１１／Δφ
から求められ、例えば、平均値は０．１２Ｖ／ｒａｄである。位相差Δφが−２πラジアンから＋２πラジアンまで変化すれば、アップ信号Ｕ及びダウン信号Ｄはほぼ＋０．７５Ｖ〜＋２．２５Ｖまで変化する。これらのアップ信号Ｕ及びダウン信号Ｄは、チャージポンプ回路１２に蓄積された後、アンプ１３で増幅され、このアンプ１３から出力電圧Ｓ１０が出力されてロック外れ検出回路２０及びリミッタ３０に与えられる。
【００４６】
位相比較器１０の出力電圧Ｓ１０は、この最大レベル及び最低レベルがリミッタ４０で制限され、ループフィルタ４０で平滑されてＤＣに近い出力電圧Ｓ４０が生成される。この出力電圧Ｓ４０は、スイッチ手段５０を介してＶＣＯ６０へ戻される。これにより、周波数差（ｆｉ−ｆｒ）が少なくなる方向へＶＣＯ６０の周波数ｆｏが変化する。
【００４７】
参照信号ＳＲの周波数ｆｒが基準信号ＳＩの周波数ｆｉと一致して周波数差（ｆｉ−ｆｒ）が零になるまで、上記の処理が続けられ、それが一致したとき、位相ロック状態になる。ロック状態の間、ＶＣＯ６０の周波数ｆ０はある有限の位相差を除き、入力される基準信号ＳＩの周波数ｆｉと比例する。このようなループシステムの繰り返し動作により、フェーズロック状態に入っていれば、基準信号ＳＩの変化に追随し、基準信号ＳＩに対して位相の合った周波数比Ｎ倍の出力信号ＳＯがＶＣＯ６０の出力端子から出力される。
【００４８】
基準信号ＳＩの周波数ｆｉの変化等により位相差Δφが大きくなってロック状態が外れると、これがロック外れ検出回路２０で検出され、ロック外れ検出信号Ｓ２０が出力される。すると、ＰＬＬ動作信号ＥＮが“Ｌ”レベルになってＰＬＬ動作がオフし、スイッチ手段５０が固定電圧ＶＡノード側に切り替わり、この固定電圧ＶＡによってＶＣＯ６０が一定の周波数ｆｏで発振する。その後、ＰＬＬ動作信号ＥＮが“Ｈ”レベルになると、ＰＬＬ動作がオンし、上記の動作が行われる。
【００４９】
次に、ＰＬＬ回路の応答特性等について説明する。
【００５０】
ＰＬＬ回路のＤＣループ利得Ｋは、次式から求められる。
Ｋ＝Ｋ１１×Ｋ６０
但し、Ｋ１１；位相比較器１０の位相検出変換利得（Ｖ／ｒａｄ）
Ｋ６０；ＶＣＯ６０の変調感度（利得）（ｒａｄ／ｓ／Ｖ）
Ｋ６０＝出力周波数ｆｏ／入力電圧ＶＩ
【００５１】
基準信号ＳＩの周波数変化に対する参照信号ＳＲの周波数追従速度（即ち、応答速度）を速くするためには、例えば、利得Ｋを大きくすれば良い。しかし、利得Ｋを大きくすると、オーバシュートが大きくなったり、定常状態に落ち着くまでのセットリングタイムが長くなって、出力信号ＳＯの位相変動（ジッタ）特性が低下する。この対策として、ＰＬＬの応答特性を決定する重要な要素であるループフィルタ４０の抵抗４１，４２及びコンデンサ４３等を最適値に設計することが必要となる。
【００５２】
リミッタ３０を使用しないときには、図７の曲線Ｃ１に示すように、位相差Δφが−２π〜＋２πラジアンの範囲において、入力の位相差Δφと出力電圧Ｓ１０とが比例の関係にあり、この傾きが変換利得Ｋ１１である。リミッタ３０を使用しない場合、入力の位相差Δφの全範囲（−２π〜＋２πラジアンの範囲）に対して、出力電圧Ｓ１０を対応させるように設定すると、変換利得Ｋ１１を小さくするしかない。そのため、応答速度が遅くなるという不都合が生じる。
【００５３】
このような技術的な問題を解決するために、本実施形態では、リミッタ３０を設けている。図７の入出力波形図には、リミッタ３０を使用した場合の入出力伝達特性曲線Ｃ２が実線で示されている。
【００５４】
図３に示すリミッタ３０において、位相比較器１０の出力電圧Ｓ１０は、利得Ｇ（＝Ｓ３０／Ｓ１０＝Ｒ３３／Ｒ３１）のオペアンプ３２によって増幅される。この際、その増幅値の最大レベル及び最低レベルがツェナーダイオード３４，３５により制限され、この制限された増幅値の出力電圧Ｓ３０が出力される。
【００５５】
そこで、抵抗値Ｒ３１，Ｒ３３の選定によってオペアンプ３２の利得Ｇを大きくし、入力される位相差Δφのある範囲だけ、変換利得Ｋ１１を大きく設定している。これにより、出力信号ＳＯのジッタ特性を向上させ、出力信号ＳＯの周波数変動を小さくすることが可能になる。
【００５６】
（効果）
本実施形態では、次の（１）、（２）のような効果がある。
【００５７】
（１）　リミッタ３０を使用しない場合、ＰＬＬ回路の応答特性と出力信号ＳＯのジッタ特性の両立を計るのが困難であったが、リミッタ３０を設けることにより、入力される位相差Δφの小さいときにも、変換利得Ｋ１１を大きく設定することができる。これにより、出力信号ＳＯのジッタ特性を向上させ、出力信号ＳＯの周波数変動を小さくすることが可能になる。よって、ＰＬＬ動作開始時の位相引き込み時間を短縮できる。
【００５８】
（２）　前記特許文献１のようなリミッタのリミット電圧を切り換えるための回路を必要としないので、回路構成が比較的簡単で、しかも、ロック外れに対して的確なＰＬＬ動作が可能になる。
【００５９】
［第２の実施形態］
（構成）
図８は、本発明の第２の実施形態を示すＰＬＬ回路の概略の構成図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００６０】
本実施形態のＰＬＬ回路では、新たに、引き込み開始信号生成回路８０が追加され、さらに、図１の分周器７０に代えて、プリセット付き分周器９０が設けられていることが、第１の実施形態と異なり、その他の構成は図１と同様である。
【００６１】
引き込み開始信号生成回路８０は、ＰＬＬ動作信号ＥＮが“Ｈ”レベルになってＰＬＬ動作（閉ループ）が開始する時に、入力される基準信号ＳＩに応答して引き込み開始信号Ｓ８０を生成する回路であり、この出力側が、プリセット付き分周器９０のプリセット端子Ｐに接続されている。
【００６２】
プリセット付き分周器９０は、ＶＣＯ６０の出力側と位相比較器１０の入力側との間に接続されている。この分周器９０は、引き込み開始信号Ｓ８０がプリセット端子Ｐに入力されると、基準信号ＳＩとの位相差Δφが最小となる参照信号ＳＲを出力して位相比較器１０にフィードバック入力し、その後、ＶＣＯ６０の出力信号ＳＯが入力されると、該出力信号ＳＯを所定の分周比Ｎ（例えば、Ｎ＝８）で分周して参照信号ＳＲを出力し、位相比較器１０にフィードバック入力する回路である。
【００６３】
図９は、図８中の引き込み開始信号生成回路８０の構成例を示す概略の回路図である。
【００６４】
この引き込み開始信号生成回路８０は、基準信号ＳＩのエッジ（例えば、立ち下がりエッジ）でＰＬＬ動作信号ＥＮを取り込むＦＦ（例えば、遅延型ＦＦ、以下「Ｄ−ＦＦ」という。）８１を有し、この出力端子Ｑに、１個又は複数個の遅延用のＦＦ（例えば、Ｄ−ＦＦ）８２が接続されている。Ｄ−ＦＦ８１の出力端子Ｑ及びＤ−ＦＦ８２の反転出力端子Ｑ／には、引き込み開始信号Ｓ８０を出力する２入力ＡＮＤゲート８３が接続されている。
【００６５】
即ち、Ｄ−ＦＦ８１は、ＰＬＬ動作信号ＥＮを入力する入力端子Ｄ、基準信号ＳＩを入力する入力端子Ｅ、クロック入力端子ＣＫ、リセット端子Ｒ、出力端子Ｑ、及び反転出力端子Ｑ／を有し、“Ｈ”レベルのＰＬＬ動作信号ＥＮが入力された直後の、基準信号ＳＩの立ち下がりエッジでＰＬＬ動作信号ＥＮの“Ｈ”レベルを取り込み、出力端子Ｑを“Ｈ”レベルにする回路であり、この出力端子Ｑに、Ｄ−ＦＦ８２の入力端子Ｄ及びＡＮＤゲート８３の一方の入力端子が接続されている。
【００６６】
Ｄ−ＦＦ８２は、Ｄ−ＦＦ８１の出力端子Ｑに接続された入力端子Ｄ、クロック入力端子ＣＫ、リセット端子Ｒ、出力端子Ｑ、及び反転出力端子Ｑ／を有し、Ｄ−ＦＦ８１の出力信号の“Ｈ”レベルを所定時間遅延させて反転出力端子Ｑ／から“Ｌ”レベルの出力信号を出力する回路であり、この反転出力端子Ｑ／に、信号反転用のインバータを介して、ＡＮＤゲート８３の他方の入力端子が接続されている。
【００６７】
ＡＮＤゲート８３は、２入力の立ち上がりエッジの時間差に相当するパルス幅の引き込み開始信号Ｓ８０を、ＰＬＬ動作信号ＥＮの“Ｈ”レベル直後の基準信号ＳＩの立ち下がりエッジ後に出力する回路である。
【００６８】
図１０は、図８中のプリセット付き分周器９０の構成例を示す概略の回路図である。
【００６９】
このプリセット付き分周器９０は、プリセット付き可変分周回路で構成され、ＶＣＯ６０の出力信号ＳＯを取り込んで遅延させる１個又は複数個のＦＦ（例えば、Ｄ−ＦＦ）９１を有している。Ｄ−ＦＦ９１の出力端子Ｑには、信号反転用のインバータを介して、２入力ＡＮＤゲート９２の一方の入力端子が接続され、この他方の入力端子に、出力信号ＳＯが入力される。ＡＮＤゲート９２は、Ｄ−ＦＦ９１で遅延された出力信号ＳＯのエッジから、カウンタ入力パルスを生成する回路であり、この出力端子にカウンタ（例えば、１２ビットのダウンカウンタ）９３の入力端子ＩＮが接続されている。
【００７０】
カウンタ９３は、ＡＮＤゲート９２の出力端子に接続された入力端子ＩＮ、クロック端子ＣＫ、リセット端子Ｒ、引き込み開始信号Ｓ８０が入力されるプリセット端子Ｐ、及び参照信号ＳＲを出力する出力端子ＯＵＴを有している。このカウンタ９３は、入力端子ＩＮから入力されたＡＮＤゲート９２の出力パルスをダウンカウントし、引き込み開始信号Ｓ８０がプリセット端子Ｐに入力されると、カウント値が所定の値（例えば、「０」）に設定され、出力端子ＯＵＴから参照信号ＳＲを出力する回路である。
【００７１】
（動作）
図１１は、図８の動作波形図である。この図を参照しつつ、図８のＰＬＬ回路の動作を説明する。
【００７２】
図１１において、電源電圧を印加すると、ＰＬＬ回路が動作し、固定電圧ＶＡがスイッチ手段５０を介してＶＣＯ６０に印加され、このＶＣＯ６０が一定の周波数ｆｏで発振する。ＶＣＯ６０の出力信号ＳＯは、分周器９０でＮ（＝８）分周され、周波数ｆｒ（＝ｆｏ／Ｎ）の参照信号ＳＲが生成されて位相比較器１０にフィードバック入力される。
【００７３】
“Ｈ”レベルのＰＬＬ動作信号ＥＮが入力されてＰＬＬ動作がオンすると、スイッチ手段５０がループフィルタ４０側に切り替わると共に、周波数ｆｉの基準信号ＳＩが位相比較器１０及び引き込み開始信号生成回路８０に入力される。図９の引き込み開始信号生成回路８０では、ＰＬＬ動作信号ＥＮが“Ｈ”レベルになった直後の、基準信号ＳＩの最初のパルスの立ち下がりエッジで、引き込み開始信号Ｓ８０を発生し、分周器９０に与える。
【００７４】
図１０の分周器９０内のカウンタ９３では、プリセット端子Ｐに引き込み開始信号Ｓ８０が入力されると、ダウンカウント値がプリセットされ、予め位相差Δφが最小になるように設定された値（例えば、１クロック以内に収まるよな値として「０」）に設定され、このプリセット値が出力端子ＯＵＴから、参照信号ＳＲとして出力され、位相比較器１０に与えられる。すると、位相比較器１０において、周波数ｆｉの基準信号ＳＩと周波数ｆｒの参照信号ＳＲとの位相が比較され、基準信号ＳＩと参照信号ＳＲとの位相差Δφが求められる。この位相差Δφは、１クロック以内に収まるように予め設定されているので、最小値の出力電圧Ｓ１０が位相比較器１０から出力される。
【００７５】
この最小値の出力電圧Ｓ１０は、ループフィルタ４０で平滑され、スイッチ手段５０を介してＶＣＯ６０へ戻される。これにより、周波数差（ｆｉ−ｆｒ）が少なくなる方向へＶＣＯ６０の周波数ｆｏが変化し、参照信号ＳＲの周波数ｆｒが基準信号ＳＩの周波数ｆｉと一致したとき、位相ロック状態になり、基準信号ＳＩに対して位相の合った周波数比Ｎ倍の出力信号ＳＯがＶＣＯ６０の出力端子から出力される。
【００７６】
上記の動作において、分周器９０のプリセット後のクロックサイクルでは、基準信号ＳＩと分周器９０の出力である参照信号ＳＲとの間の位相差Δφが、１クロック以内に収まっているため、ＰＬＬ動作開始直後から位相差Δφを小さな値とすることができ、この結果、ＰＬＬ動作の引き込み時間を短縮することが可能となる。
【００７７】
基準信号ＳＩの周波数ｆｉの変化等により位相差Δφが大きくなってロック状態が外れた場合は、第１の実施形態と同様に、ロック外れ検出回路２０が動作する。
【００７８】
（効果）
本実施形態では、ＰＬＬ動作（閉ループ）開始時に、引き込み開始信号生成回路８０から引き込み開始信号Ｓ８０を出力し、分周器９０から、基準信号ＳＩとの位相差Δφを最小とするような参照信号ＳＲを出力する構成にしたので、ＰＬＬ動作開始直後から、位相比較器１０の出力電圧Ｓ１０を小さくすることが可能となる。これにより、比較的簡単な回路構成で、ＰＬＬ回路の位相ロックまでの時間を短縮することができる。
【００７９】
［第３の実施形態］
（構成）
図１２は、本発明の第３の実施形態を示すＰＬＬ回路の概略の構成図であり、第１の実施形態を示す図１及び第２の実施形態を示す図８中の要素と共通の要素には共通の符号が付されている。
【００８０】
本実施形態のＰＬＬ回路では、図８のＰＬＬ回路の位相比較器１０とループフィルタ４０との間に、図１のリミッタ３０が接続された構成になっている。その他の構成は、図１及び図８と同様である。
【００８１】
（動作）
ＰＬＬ動作がオンすると、第１の実施形態と同様に、リミッタ３０が動作する。このリミッタ３０により、変換利得Ｋ１１を大きく設定することができるので、出力信号ＳＯのジッタ特性を改善できる。しかし、図７に示すように、入力位相差Δφの決められた範囲外の信号に対する応答が悪くなっている。
【００８２】
そこで、本実施形態では、第２の実施形態と同様の引き込み開始信号生成回路８０、及びプリセット付き分周器９０を設けているので、ＰＬＬ動作開始直後から、位相比較器１０の出力電圧Ｓ１０が小さくなるような動作が行われる。これにより、位相比較器１０の出力電圧Ｓ１０は、図７に示すリミッタ３０の上記決められた範囲内に抑制され、この範囲外の信号に対して応答することがない。よって、リミッタ３０の付加による悪影響を最小限に抑えることが可能になる。
【００８３】
（効果）
本実施形態では、次の（１）、（２）のような効果がある。
【００８４】
（１）　位相比較器１０の出力電圧Ｓ１０が大きくなってロック外れと判定された場合、従来例では、ループ回路の動作によって位相引き込みとロック動作を行わせていたので、引き込みに長時間かかっていた。これに対し、本実施形態では、ロックが外れても、一旦、ＰＬＬ動作をオフ（開ループ）にした後、再びＰＬＬ動作を開始（閉ループ）するので、極めて短時間で位相ロック動作に回復することが可能である。
【００８５】
（２）　実験的に回路を構成し、基準信号周波数ｆｉ＝１５．７３５ＫＨｚ、出力信号周波数ｆｏ＝２７ＭＨｚ、及び分周比Ｎ＝１７１６のＰＬＬ回路について効果を確認した。この結果、基準信号ＳＩの１クロックを単位として、従来例では、位相ロックまでに３０００〜４０００クロック必要だったのが、本実施形態を適用した場合、約５０クロックと大幅に短縮されるのを確認した。
【００８６】
［第４の実施形態］
前記第１〜第３の実施形態のＰＬＬ回路を構成する回路は、他のデジタル型回路で構成しても良い。この第４の実施形態の回路構成例を図１３〜図１６に示す。
【００８７】
図１３（Ａ）、（Ｂ）は、デジタル型位相比較器の概略の構成図であり、同図（Ａ）は回路図、及び同図（Ｂ）は動作波形図である。
【００８８】
この位相比較器は、アップ／ダウンカウンタ１４、及びＤ−ＦＦ１５等で構成されている。デジタル参照信号ＳＲによりカウンタ１４が動作する。デジタル基準信号ＳＩが“Ｈ”レベルのときには、カウンタ１４がクロックを＋１ずつアップカウントしていき、位相差Δφがπ／２ラジアンのときには、カウント値が「０」となる。デジタル基準信号ＳＩが“Ｌ”レベルのときには、カウンタ１４がクロックを−１ずつダウンカウントしていく。これらのカウント値はＤ−ＦＦ１５に保持され、デジタル出力信号Ｓ１０として出力される。
【００８９】
図１４（Ａ）、（Ｂ）は、デジタル型ロック外れ検出回路の概略の構成図であり、同図（Ａ）は回路図、及び同図（Ｂ）は動作波形図である。
【００９０】
このロック外れ検出回路は、論理反転用のインバータ２３、及び２入力ＮＡＮＤゲート２４，２５で構成されている。デジタル参照信号ＳＲとデジタル基準信号ＳＩが比較され、ＰＬＬループが位相ロック状態であれば、出力端子Ｕ１は論理“１”のままである。ＰＬＬループがロック状態から外れれば、その外れの量に比例した幅の負パルスが出力端子Ｕ１に現れる。この出力端子Ｕ１の出力を用いて、ロック外れを検出できる。
【００９１】
図１５は、デジタル型リミッタの概略の回路図である。
【００９２】
このリミッタは、コンパレータ３６，３７、及びセレクタ３８等で構成されている。デジタル出力電圧Ｓ１０及びデジタル比較電圧ＶＣ１，ＶＣ２が、コンパレータ３６，３７及びセレクタ３８に入力され、デジタル値「＋１６」、「−１６」が、セレクタ３８に入力される。コンパレータ３６では、電圧Ｓ１０とＶＣ１を比較し、コンパレータ３７では、電圧Ｓ１０とＶＣ２を比較する。Ｓ１０＞ＶＣ１のときには、セレクタ３８により「＋１６」が選択されてデジタル出力電圧Ｓ３０が出力される。ＶＣ１＞Ｓ１０＞ＶＣ２のときには、セレクタ３８によりＳ１０が選択されて出力される。Ｓ１０＜ＶＣ２のときには、セレクタ３８により「−１６」が選択されて出力される。
【００９３】
図１６は、デジタル型ＶＣＯの概略の回路図である。
【００９４】
このＶＣＯは、ｎビットの加算器６３と、周波数ｆｃｋのクロックＣＫにより加算器６３の出力値をラッチするｎ個のＤ−ＦＦ６４−１〜６４−ｎ等で構成されている。ｎビットのデジタル入力電圧ＶＩと、ｎ個のＤ−ＦＦ６４−１〜６４−ｎの出力値とが、加算器６３で加算され、Ｄ−ＦＦ６４−１からデジタル出力信号ＳＯが出力される。出力信号周波数ｆｏは、
ｆｏ＝ｆｃｋ×（ＶＩ／２ｎ）
となる。
【００９５】
［利用形態］
本発明は、上記実施形態に限定されず、種々の変形や利用形態が可能である。この変形例や利用形態としては、例えば、次の（１）〜（６）のようなものがある。
【００９６】
（１）　図２のアナログ型位相比較器１０は、位相比較結果をアナログ値で出力するもの（即ち、位相差Δφを周期に占める時間で出力するもの）であれば、他のアナログ型回路で構成しても良い。又、図１３のデジタル型位相比較器は、位相比較結果をデジタル値で出力するもの（即ち、位相差Δφをカウント値等のデジタル値で出力するもの）であれば、他のデジタル型回路で構成しても良い。
【００９７】
（２）　リミッタ３０は、位相比較器１０とループフィルタ４０との間に設けたが、ループフィルタ４０とＶＣＯ６０との間に設けても良く、これにより上記実施形態とほぼ同様の作用、効果が得られる。又、図１５のデジタル型リミッタは、他のデジタル型回路構成のものを採用しても良い。
【００９８】
（３）　ループフィルタ４０は、図３のものに代えて、オペアンプを用いたラグ・リード型ＬＰＦ等の他のアナログ型フィルタに置き換えても良い。
【００９９】
（４）　ＶＣＯ６０は、図４のものに代えて、ＣＲ発振器やリング発振器等の他のアナログ型ＶＣＯに置き換えても良い。又、図１６のデジタル型ＶＣＯは、他のデジタル型回路構成のものを採用しても良い。
【０１００】
（５）　制御発振器は、アナログ型又はデジタル型の電流制御発振器を用いても良い。例えば、アナログ型の電流制御発振器を構成する場合は、図４の発振部６２を使用すれば良い。
【０１０１】
（６）　位相比較器１０及び制御発振器がそれぞれアナログ型かデジタル型かによって、ループフィルタ４０やリミッタ３０等もアナログ型やデジタル型である場合があるが、そのいずれであっても本発明を適用可能である。
【０１０２】
【発明の効果】
以上詳細に説明したように、本発明によれば、ロック外れ検出回路を有するＰＬＬ回路において、所定の位相差の範囲内において通過する信号の絶対値の最大レベルを制限して利得を大きく設定するリミッタを設けたので、出力信号のジッタ特性を向上させ、出力信号の周波数変動を小さくすることが可能になり、これにより、ＰＬＬ動作開始時の位相引き込み時間を短縮できる。その上、回路構成が比較的簡単で、ロック外れに対して的確なＰＬＬ動作が可能になる。
【０１０３】
又、リミッタに代えて、引き込み開始信号生成回路を設けた場合、ＰＬＬ動作開始直後から、位相比較器の出力を小さくすることが可能となるので、比較的簡単な回路構成で、ＰＬＬ回路の位相ロックまでの時間を短縮することができる。
【０１０４】
又、リミッタと引き込み開始信号生成回路とを設けた場合、リミッタの出力が所定の入力位相差の範囲内に抑制され、この範囲外の信号に対して応答することがない。よって、リミッタの付加による悪影響を最小限に抑さえて上記の効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＰＬＬ回路の構成図である。
【図２】図１中の位相比較器１０の回路図である。
【図３】図１中のロック外れ検出回路２０、リミッタ３０、及びループフィルタ４０の回路図である。
【図４】図１中のＶＣＯ６０の回路図である。
【図５】図１の動作波形図である。
【図６】図２中の位相検出回路１１の入出力波形図である。
【図７】図１及び図２中の位相検出回路１１及びリミッタ３０の入出力波形図である。
【図８】本発明の第２の実施形態を示すＰＬＬ回路の構成図である。
【図９】図８中の引き込み開始信号生成回路８０の回路図である。
【図１０】図８中のプリセット付き分周器９０の回路図である。
【図１１】図８の動作波形図である。
【図１２】本発明の第３の実施形態を示すＰＬＬ回路の構成図である。
【図１３】本発明の第４の実施形態を示す位相比較器の構成図である。
【図１４】本発明の第４の実施形態を示すロック外れ検出回路の構成図である。
【図１５】本発明の第４の実施形態を示すリミッタの構成図である。
【図１６】本発明の第４の実施形態を示すＶＣＯの構成図である。
【符号の説明】
１０　　　　　　位相比較器
２０　　　　　　ロック外れ検出回路
３０　　　　　　リミッタ
４０　　　　　　ループフィルタ
５０　　　　　　スイッチ手段
６０　　　　　　ＶＣＯ
７０　　　　　　分周器
８０　　　　　　引き込み開始信号生成回路
９０　　　　　　プリセット付き分周器
【図１】
2004120515.tif 000003
【図２】
2004120515.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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