(57)【要約】      （修正有）【課題】８回のリソグラフィ４回のイオン注入工程が必要となる製造プロセスの複雑なＣＭＯＳ液晶ディスプレイを、７回のリソグラフィからなるＰ型液晶ディスプレイとする製造方法を提供する。【解決手段】Ｐ型低温多結晶シリコン薄膜トランジスタ１２８のアクティブ層および蓄積容量の下部蓄積電極１０８を形成してから、それぞれＰ型のソース１１２／ドレーン１１４を形成し、下部蓄積電極にドーパントを注入し、その後、ゲート絶縁層１２４、ゲート電極１２６、キャパシタ誘電体層１３２および上部蓄積電極１３４を形成し、最後に液晶ディスプレイのソース導線１５６、ドレーン導線１５８および画素電極１７２を形成する。【選択図】図１３
2004356371.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも以下のステップを含む、即ち
基板を提供し；
前記基板の上に多結晶シリコン層を形成し；
第一リソグラフィ−エッチング工程を行い、前記多結晶シリコン層の一部を取り除くことによって、前記基板の表面においてアクティブエリアおよび下部蓄積電極を定め、この中の前記アクティブエリアがソース区域、ドレーン区域、およびチャンネル区域からなり；
第二リソグラフィ−エッチング工程を行うことによって、前記基板の上に第一マスクを形成し、この中の前記第一マスクが、前記ソース区域、前記ドレーン区域、および前記下部蓄積電極を露出し；
前記第一マスクを覆いとして利用し、Ｐ型イオン注入工程を実施することによって、前記ソース区域および前記ドレーン区域にそれぞれソース電極およびドレーン電極を形成し、同時に前記蓄積電極にドーパントを注入し；
前記第一マスクを取り除き；
前記基板の上に前記アクティブ層および前記蓄積電極をカバーするための金属層を形成し；
第三リソグラフィ−エッチング工程を行い、前記金属層の一部を取り除くことによって、前記チャンネル区域の上に前記Ｐ型低温多結晶シリコン薄膜トランジスタのゲート電極を形成し、かつ前記下部蓄積電極の上に前記蓄積容量の上部蓄積電極を形成し；
前記基板の上に、前記ゲート電極および前記上部蓄積電極をカバーするために用いる第一絶縁層を形成し；
第四リソグラフィ−エッチング工程を行い、前記第一絶縁層の一部を取り除くことによって、前記ソース電極、前記ドレーン電極、および前記ゲート電極を連通する少なくとも１つの第一コンタクトホールを形成し；
前記第一絶縁層の上に、前記第一コンタクトホールを埋めるために用いる誘電体層を形成し；
第五リソグラフィ−エッチング工程を行い、誘電体層の一部を取り除くことによって、前記第一絶縁層の上にソース導線およびドレーン導線を形成し、かつ前記ソース導線とドレーン導線がそれぞれ前記第一コンタクトホールを経由して前記ソース電極および前記ドレーン電極に電気的に連結され；
前記基板の上に、前記第一絶縁層、前記ソース導線、および前記ドレーン導線をカバーするために用いる第二絶縁層を形成することを特徴とする、
少なくとも１つのＰ型低温多結晶シリコン薄膜トランジスタおよび少なくとも１つの蓄積容量からなる液晶ディスプレイの製造方法。
【請求項２】
以下のステップを含む、即ち
スパッタ工程を行うことによって、前記基板の表面に非晶質シリコン層を形成し；
焼き戻し工程を行うことによって、前記非晶質シリコンを再結晶させて前記多結晶シリコン層を形成させることを特徴とする、
前記多結晶シリコン層を形成する、請求項１に記載の方法。
【請求項３】
前記Ｐ型イオン注入工程が、前記Ｐ型低温多結晶シリコン薄膜トランジスタのソース電極およびドレーン電極を形成するために用いる高濃度のＰ型イオン注入工程であることを特徴とする、
請求項１に記載の方法。
【請求項４】
前記第二リソグラフィ−エッチング工程を行う前において、前記基板の上全面に、前記アクティブエリアおよび前記下部蓄積電極をカバーするために用いる第三絶縁層を形成することを特徴とする、
請求項１に記載の方法。
【請求項５】
前記第一マスクを取り除いた後、さらに、前記アクティブエリアおよび前記下部蓄積電極をカバーするために用いる、前記基板の上全面に第四絶縁層を形成するという工程を含むことを特徴とする、
請求項１に記載の方法。
【請求項６】
第六リソグラフィ−エッチング工程を行い、前記第二絶縁層の一部を取り除き、これによって前記ドレーン導線に連通する第二コンタクトホールを形成し；
前記第二絶縁層の上に透明導電体層を形成し；
第七リソグラフィ−エッチング工程を行い、前記透明導電体層の一部を取り除くことによって、前記第二絶縁層の上に少なくとも１つの画素電極を形成し、かつ、各前記画素電極が、透明導電体層に埋められた各前記第二コンタクトホールを経由して、各前記ドレーン導線に電気的に連結されることを特徴とする、
請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ（ｌｏｗ  ｔｅｍｐｅｒａｔｕｒｅ  ｐｏｌｙｓｉｌｉｃｏｎ  ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ  ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ、ＬＴＰＳＴＦＴ−ＬＣＤ）の製造方法を提供することを目的とするものであり、特に７つのフォトリソグラフィ工程を利用し、完全にＰ型低温多結晶シリコン薄膜トランジスタから液晶ディスプレイを構成する製造方法を指すものである。
【０００２】
【従来の技術】
現在の平面ディスプレイ技術において、液晶ディスプレイ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ、ＬＣＤ）は、最も成熟した技術と言うことができる。日常生活でよく目にする携帯電話、デジタルカメラ、ビデオカメラ、ノート型パソコン、またモニター装置は、全てこの技術を利用した商品である。しかし、人々のディスプレイに対する視覚的要求が高まり、新技術の応用領域が絶えず拡張する中、画質、解析度、輝度が高く、しかも低価格の平面ディスプレイの開発が、将来のディスプレイ技術のトレンドとなり、また新しいディスプレイ技術の発展の原動力となっている。平面ディスプレイ技術における低温多結晶シリコン薄膜トランジスタは、アクティブドライブ（ａｃｔｉｖｅｌｙ  ｄｒｉｖｅ）の流れに適合する特性を有し、その技術は前記目標を達成することのできる重要な技術的ブレイクスルーであり、この枠組みにおける様々な新技術が、絶えず機運に乗じて生まれている。
【０００３】
図１から図８を参照されたい。図１から図８は、広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ９８の製造方法を示したものである。広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ９８は、絶縁基板１０の上に製造され、絶縁基板１０は、透明な（ｔｒａｎｓｐａｒｅｎｔ）材質でできており、通常、これは、ガラス基板または石英（ｑｕａｒｔｚ）基板である。また、絶縁基板１０の表面には、画素配列エリア（ｐｉｘｅｌａｒｒａｙ  ａｒｅａ）１１および周辺回路エリア（ｐｅｒｉｐｈｅｒｙ  ｃｉｒｃｕｉｔ  ａｒｅａ）１３が含まれる。
【０００４】
図１に示されるように、まず、絶縁基板１０の表面に非晶質シリコン薄膜（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ  ｆｉｌｍ、図示されていない）を形成し、続いて、エキシマレーザアニール（ｅｘｃｉｍｅｒ  ｌａｓｅｒ  ａｎｎｅａｌｉｎｇ、ＥＬＡ）工程を行い、非晶質シリコン薄膜（図示されていない）を結晶させて多結晶シリコン層（図示されていない）にする。この後、絶縁基板１０の表面にある画素配列エリア１１内に少なくとも１つのアクティブエリア（ａｃｔｉｖｅ  ａｒｅａ）１２を形成し、周辺回路エリア１３内に少なくとも１つのアクティブエリア１４を形成するため、１回目のリソグラフィ−エッチング工程を行う。このうち、アクティブエリア１２の表面には、ソース区域（ｓｏｕｒｃｅｒｅｇｉｏｎ、図示されていない）、ドレーン区域（ｄｒａｉｎ  ｒｅｇｉｏｎ、図示されていない）、チャンネル区域（ｃｈａｎｎｅｌ  ｒｅｇｉｏｎ、図示されていない）、および下部蓄積電極（ｂｏｔｔｏｍ  ｓｔｏｒａｇｅ  ｅｌｅｃｔｒｏｄｅ）の予定区域（図示されていない）が含まれ、各アクティブエリア１４の表面には、ソース区域（図示されていない）、ドレーン区域（図示されていない）、およびチャンネル区域（図示されていない）が含まれる。
【０００５】
図２に示されるように、続いて、２回目のリソグラフィ−エッチング工程を行い、絶縁基板１０の表面上にフォトレジスト層１６を形成し、これをもって画素配列エリア１１内にある下部蓄積電極（ｂｏｔｔｏｍ  ｓｔｏｒａｇｅ  ｅｌｅｃｔｒｏｄｅ）１８の位置（ｓｉｔｅ）を定義する。続いて、画素配列エリア１１内で露出しているアクティブエリア１２内に高濃度のＮ型ドーパントを注入するために、イオン注入工程を行い、下部蓄積電極１８の製造を完了させる。
【０００６】
この後、フォトレジスト層１６を取り除き、図３に示すとおり、構造全体の表面に、絶縁層２２および第一誘電体層（図示されていない）を順序どおりに形成した後、３回目のリソグラフィ−エッチング工程を行い、画素配列エリア１１内に薄膜トランジスタのゲート電極２４を形成し、画素配列エリア１１内の下部蓄積電極１８の上に上部蓄積電極２６を形成し、同時に、周辺回路エリア１３内に、Ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタのゲート電極２８およびＰ型ＭＯＳ（ＰＭＯＳ）トランジスタのゲート電極３２をそれぞれ形成する。
【０００７】
続いて、図４に示すとおり、ゲート電極２４、２８、３２および上部蓄積電極２６をエッチングマスクとして、エッチング工程を行い、ゲート絶縁層（ｇａｔｅ  ｉｎｓｕｌａｔｉｎｇ  ｌａｙｅｒ）３４、３６、３８、およびキャパシタ導電体層（ｃａｐａｃｉｔｏｒ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）４２を形成し、蓄積容量（ｓｔｏｒａｇｅ  ｃａｐ）４４の製造を完了させる。
【０００８】
これに続き、ゲート電極２４、２８、３２をマスクとして、イオン注入工程を行い、低濃度のＮ型イオンを注入し、ゲート電極２４、２８、３２の両側のアクティブエリア１２、１４内にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）区域４６、４８、５２を形成する。なお、この場所で行うイオン注入工程は低濃度のＮ型イオンを注入する工程であるため、下部蓄積電極１８のドーパント濃度には影響がない。
【０００９】
図５に示されるように、これに続いて、４回目のリソグラフィ‐エッチング工程を行い、構造全体の表面にフォトレジスト層５４を形成する。なお、このフォトレジスト層５４は、画素配列エリア１１内のゲート電極２４およびＬＤＤ５６の予定区域などをカバーし、同時に周辺回路エリア１３内のＰ型ＭＯＳトランジスタを作るために用いる予定区域をカバーする。続いて、イオン注入工程を行って、高濃度のＮ型イオンを注入することにより、画素配列エリア１１にあるアクティブエリア１２内に薄膜トランジスタ５８のソース電極６２およびドレーン電極６４を形成し、同時に周辺回路エリア１３にあるアクティブアリア１４内にＮ型ＭＯＳトランジスタ６６のソース電極６８およびドレーン電極７２を形成する。
【００１０】
この後、フォトレジスト層５４を取り除き、図６に示すように、５回目のリソグラフィ−エッチング工程を行い、構造全体の表面にフォトレジスト層７４を形成する。なお、このフォトレジスト層７４では、周辺回路エリア１３内のＰ型ＭＯＳトランジスタ７６を作るために用いる予定区域のみが露出している。続いて、イオン注入工程を行い、高濃度のＰ型イオンを注入することにより、アクティブエリア１４内にＰ型ＭＯＳトランジスタ７６のソース電極７８およびドレーン電極８２を形成する。なお、この場所で行うイオン注入工程は高濃度のＰ型イオンを注入する工程であるため、この前に形成されたＮ型ＬＤＤ区域５２（図５に図示されている）は、補正を行い（ｃｏｍｐｅｎｓａｔｅ）、かつソース電極７８およびドレーン電極８２に転換する。
【００１１】
この後、フォトレジスト層７４を取り除き、図７に示すように、構造全体の表面に絶縁層８４を形成する。この絶縁層８４は、ゲート電極２４、２８、３２、および上部蓄積電極２６をカバーする。続いて、６回目のリソグラフィ−エッチング工程を行い、絶縁層８４の一部を取り除き、ソース電極６２、６８、７８およびドレーン電極７２、８２を連通させる第一コンタクトホール（ｃｏｎｔａｃｔ  ｈｏｌｅ）８５をそれぞれ形成する。この後、画素配列エリア１１内の第二絶縁層８４の表面に、ソース電極６２に電気的に連結するソース導線（ｓｏｕｒｃｅ  ｗｉｒｅ）８６を形成し、周辺回路エリア１３内の第二絶縁層８４の表面に、ソース電極６８、７８に電気的に連結するソース導線８８、およびＮ型ＭＯＳトランジスタ６６とＰ型ＭＯＳトランジスタ７６を電気的に連結する導線９２をそれぞれ形成し、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの製造を完了させる。
【００１２】
図８に示されるように、続いて、構造全体の表面に絶縁層９４を形成する。なお、この絶縁層９６は、前記絶縁層８４、ソース導線８６、８８、および導線９２をカバーする。ここで、７回目のリソグラフィ−エッチング工程を行って、絶縁層９４の一部を取り除き、かつ絶縁層９４内にドレーン電極６４に連結する第二コンタクトホール９５を形成する。この後、絶縁層９４の上に、透明誘電体層（図示されていない）を形成し、最後に８回目のリソグラフィ−エッチング工程を行って、透明誘電体層の一部を取り除き、絶縁層９４の上に画素電極（ｐｉｘｅｌ  ｅｌｅｃｔｒｏｄｅ）９６を形成する。なお、この画素電極９６が、透明誘電体層（図示されていない）の埋め込まれた第二コンタクトホール９５を経由して、下層のドレーン電極６４に電気的に連結されることにより、低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ９８の製造は完了する。
【００１３】
【特許文献１】
特開２００３−１４９６７９号公報
【００１４】
【発明が解決しようとする課題】
しかし、広く知られる低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法の場合、かなり深刻な問題が出てくる。即ち、前記製造方法により製造する低温多結晶シリコン薄膜トランジスタ液晶ディスプレイについては、下部蓄積電極、ソース電極、ドレーン電極、およびＬＤＤを形成するとき、３つの異なるフォトレジスト層を形成し、４つのイオン注入工程を実施する必要がある。このように多くの工程が必要なため、製造プロセスが非常に複雑化する。また、フォトレジスト層を形成するときには、毎回リソグラフィ工程を行う必要があり、このリソグラフィ工程には、毎回ブレ（ｍｉｓ−ａｌｉｇｎｅｄ）のリスクが存在する。このように複雑で幾重にも重なったリソグラフィ工程を経てできた素子の上には、どうしても欠陥（ｄｅｆｅｃｔ）が生じてしまう。特に、ＬＤＤ部分については、ゲート電極製造時のブレ、画素配列エリア内の薄膜トランジスタのソース電極およびドレーン電極を作るときのブレが重なるため、幅が非対称（ａｓｙｍｍｅｔｒｙ）となり、素子が早く崩れてしまう原因になる。このほか、広く知られる技術では、ＣＭＯＳトランジスタの製造方法を用いている。これは集積回路工業でよく見られる製造方法にしたがったものだが、Ｎ型ＭＯＳトランジスタを含むとともに、Ｐ型ＭＯＳトランジスタも含む回路製造方法では、リソグラフィ工程とイオン注入工程の回数を著しく減少させることが不可能なうえ、Ｎ型低温多結晶シリコン薄膜トランジスタ自体の漏洩電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）の大きさを制御することも難しいため、画素エリア内で応用すると、往々にして画質（ｉｍａｇｅ  ｑｕａｌｉｔｙ）の問題が生じる。したがって、どうすれば低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの新しい製造方法を開発し、製造プロセスを簡素化し、ブレの発生を抑えるためにリソグラフィ工程の回数を減らし、それによって素子の欠陥を減らし、かつ生産性（ｙｉｅｌｄ）および画質を高めることができるかということが非常に重要な課題となっている。
【００１５】
【課題を解決するための手段】
本発明の主要な目的は、低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法、特に、７つのリソグラフィ工程を利用し、かつ完全にＰ型低温多結晶シリコン薄膜トランジスタから製造する方法を提供することにあり、この製造方法は、配列の一致性（ｐｒｅｃｉｓｅ  ａｌｉｇｎｍｅｎｔ）および信頼性（ｒｅｌｉａｂｉｌｉｔｙ）において優れている。
【００１６】
本発明の最良の実施例においては、まず、絶縁基板を提供し、前記絶縁基板の表面に、それぞれ、少なくとも１つの多結晶シリコンからなるＰ型低温多結晶シリコン薄膜トランジスタのアクティブ層および少なくとも１つの蓄積容量の下部蓄積電極を形成する。なお、各前記アクティブ層にはソース区域、ドレーン区域およびチャンネル区域が含まれる。この後、第二リソグラフィ−エッチング工程、およびＰ型イオン注入工程を実施することにより、各前記ソース区域および各前記ドレーン区域の中にそれぞれ少なくとも１つのソース電極および少なくとも１つのドレーン電極を形成し、かつ各前記下部蓄積電極の中にドーパントを注入する。続いて、前記絶縁基板の表面に金属層を形成する。なお、前記金属層は、各前記アクティブ層および各前記下部蓄積電極をカバーする。この後、第三リソグラフィ−エッチング工程を行うことにより、前記金属層の一部を取り除き、各前記チャンネル区域の上に各前記低温多結晶シリコン薄膜トランジスタのゲート電極を形成することにより、各前記Ｐ型低温多結晶シリコン薄膜トランジスタの製造を完了させ、かつ各前記下部蓄積電極の上に各前記蓄積容量の上部蓄積電極を形成することにより、各前記蓄積容量の製造を完了させる。この後、前記絶縁基板の表面に第一絶縁層を形成する。なお、前記第一絶縁層は、各ゲート電極および各前記上部蓄積電極をカバーする。続いて、第四リソグラフィ−エッチング工程を行うことにより、前記第一絶縁層の一部を取り除き、前記第一絶縁層にそれぞれ少なくとも１つの各前記ソース電極、各前記ドレーン電極および各前記ゲート電極に通じる第一コンタクトホールを形成する。続いて、前記第一絶縁層の表面に誘電体層を形成する。なお、前記誘電体層には、第一コンタクトホールが埋まっている。この後、第五リソグラフィ−エッチング工程を行うことにより、前記誘電体層の一部を取り除き、第一絶縁層の表面に少なくとも１つのソース導線および少なくとも１つのドレーン導線を形成する。なお、各前記ソース導線および各前記ドレーン導線は、それぞれ、各前記第一コンタクトホールを経由して各前記ソース電極および各前記ドレーン電極に電気的に連結される。この後、前記絶縁基板の表面に第二絶縁層を形成する。なお、前記第二絶縁層は、前記第一絶縁層、各前記ソース導線、および各前記ドレーン導線をカバーする。
【００１７】
本発明においては、７つのリソグラフィ工程を利用し、完全にＰ型低温多結晶シリコン薄膜トランジスタからなる液晶ディスプレイを製造することになるため、リソグラフィとイオン注入の工程の数を大幅に減らすことができ、製造プロセスを簡素化するという目的を果たすことができ、かつ効果的にブレのリスクや発生を回避し、素子に欠陥が生じるという情況を改善することができる。また、これにより、製品の信頼度を高めることができる。また、Ｐ型低温多結晶シリコン薄膜トランジスタの漏洩電流がＮ型低温多結晶シリコン薄膜トランジスタの漏洩電流より少なく、かつＰ型低温多結晶シリコン薄膜トランジスタ自体の漏洩電流も比較的コントロールしやすいため、本発明のＰ型低温多結晶シリコン薄膜トランジスタを利用した液晶ディスプレイの製造方法では、さらに効果的に製品の電気的パフォーマンスを改善することができ、かつ液晶ディスプレイの画質にとって大きなプラスとなる。
【００１８】
【発明の実施の形態】
図９から図１３を参照されたい。図９から図１３は、本発明の第一実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ１７４の製造方法を示したものである。図９に示されるように、本発明の低温多結晶シリコン薄膜トランジスタ液晶ディスプレイは、絶縁基板１００の上に作られる。絶縁基板１００は、光を通す材質で構成されていなければならず、通常、ガラス基板もしくは石英基板である。なお、絶縁基板１００の表面には、画素配列エリア１０１および周辺回路エリア１０３が含まれる。
【００１９】
本発明では、まず、スパッタ工程またはその他の工程により絶縁基板１００の表面に非晶質シリコン薄膜（図示されていない）を形成し、続いて、エキシマレーザアニール工程を行い、非晶質シリコン薄膜（図示されていない）を再結晶させて多結晶シリコン層（図示されていない）にする。この後、１回目のリソグラフィ−エッチング工程を行い、多結晶シリコン層（図示されていない）の一部を取り除き、絶縁基板１００の表面の画素配列エリア１０１にアクティブエリア１０２を形成し、同時に周辺回路エリア１０３も少なくとも１つのアクティブエリア１０４を形成する。このうち、アクティブエリア１０２の表面には、ソース区域（図示されていない）、ドレーン区域（図示されていない）、チャンネル区域（図示されていない）および下部蓄積電極の予定区域（図示されていない）が含まれ、各アクティブエリア１０４の表面には、ソース区域（図示されていない）、ドレーン区域（図示されていない）、およびチャンネル区域（図示されていない）が含まれる。注目すべき点は、エキシマレーザアニール工程は、１回目のリソグラフィ−エッチング工程を行った後においても実施することができるということである。
【００２０】
続いて、図１０が示すように、２回目のリソグラフィ−エッチング工程を行い、絶縁基板１００の表面に第一マスク１０６を形成する。なお、この第一マスク１０６は、画素配列エリア１０１内のアクティブエリア１０２のソース区域１０５とドレーン区域１０７、および下部蓄積電極１０８を露出させ、また、周辺回路エリア１０３内のアクティブエリア１０４のソース区域１０９およびドレーン区域１１１を露出させている。このうち、画素の一体化（ｉｎｔｅｇｒａｔｉｏｎ）の必要性から、本発明の最良の実施例においては、直接下部蓄積電極１０８とドレーン区域１０７を連通させる。続いて、第一マスク１０６を覆いとして利用し、イオン注入工程を行い、高濃度のＰ型イオンを注入し、画素配列エリア１０１にあるアクティブエリア１０２にＰ型低温多結晶シリコン薄膜トランジスタ（図示されていない）のソース電極１１２およびドレーン電極１１４を形成し、下部蓄積電極１０８にＰ型ドーパントを注入し、同時に周辺回路エリア１０３にあるアクティブエリア１０４にもＰ型低温多結晶シリコン薄膜トランジスタ（図示されていない）のソース前極１１６およびドレーン電極１１８を形成する。
【００２１】
この後、第一マスク１０６を取り除き、図１１に示すように、構造全体の表面に、第一絶縁層（図示されていない）および金属層（図示されていない）を順に形成する。なお、この第一絶縁層および金属層は、アクティブエリア１０２、１０４および下部蓄積電極１０８をカバーする。このうち、第一絶縁層（図示されていない）は、単層構造の層または複合構造の層とすることができる。なお、この第一絶縁層を構成する材料には、テトラエトキシシラン（ＴＥＯＳ）を反応ガスとする酸化ケイ素（ＴＥＯＳ−ＳｉＯ２）、酸化ケイ素または窒化ケイ素（ｓｉｌｉｃｏｎ  ｎｉｔｒｉｄｅ）などを使うことができ、金属層を構成する材料には、タングステン（Ｗ）またはクロム（Ｃｒ）などを使うことができる。また、第一絶縁層を形成する前において、本発明は、さらに洗浄工程を含むことができる。なお、この工程では、オゾン溶液を利用し、アクティブエリア１０２、１０４、および下部蓄積電極１０８の表面を洗浄する。洗浄の主な目的は、アクティブエリア１０２、１０４、および下部蓄積電極１０８の表面の自然酸化層（ｎａｔｉｖｅ  ｏｘｉｄｅ  ｌａｙｅｒ、図示されていない）を取り除き、同時にアクティブエリア１０２、１０４、および下部蓄積電極１０８の表面を不動態化する（ｐａｓｓｉｖａｔｅ）ことにより、第一絶縁層が多結晶シリコン形成前にさらに酸化してしまうのを防ぎ、チャンネル区域が汚染されないようにすることにある。
【００２２】
この後、３回目のリソグラフィ−エッチング工程を行い、第一絶縁層および金属層の一部を取り除くことにより、画素配列エリア１０１にあるチャンネル区域１２３に低温多結晶シリコン薄膜トランジスタのゲート絶縁層１２４およびゲート電極１２６を形成して、Ｐ型低温多結晶シリコン薄膜トランジスタ１２８の製造を完了させ、下部蓄積電極１０８の上に蓄積容量のキャパシタ誘電体層１３２および上部蓄積電極１３４を形成して、蓄積容量１３６の製造を完了させ、同時に周辺回路エリア１０３のチャンネル区域１３７にＰ型低温多結晶シリコン薄膜トランジスタのゲート絶縁層１３８、１４４、およびゲート電極１４２、１４６をそれぞれ形成して、Ｐ型低温多結晶シリコン薄膜トランジスタ１４８Ａ、１４８Ｂの製造を完了させる。
【００２３】
注意すべきことは、３回目のリソグラフィ−エッチング工程を行うとき、第一絶縁層が単層構造の層であれ、複合構造の層であれ、一部の厚さはエッチングされずに残る可能性がある、極端な場合、全部の厚さが全くエッチングされずに残る可能性があるということである。どの情況であれ、全て、ゲート電極１２６、１４２、１４６、および上部蓄積電極１３４の下に設置される第一絶縁層をゲート絶縁層１２４、１３８、１４４、およびキャパシタ誘電体層１３２とし、本発明の図面においては、第一絶縁層の完全に除去した状態を実施例としている。また、ゲート絶縁層の厚さは、いずれもゲート電極の厚さよりも薄い。
【００２４】
図１２に示されるように、続いて、構造全体の表面に第二絶縁層１５２を形成する。なお、この第二絶縁層１５２は、ゲート電極１２６、１４２、１４６、および上部蓄積電極１３４をカバーする。この第二絶縁層１５２を形成する材質には、酸化ケイ素、窒化ケイ素、または窒酸化ケイ素を使うことができる。続いて、４回目のリソグラフィ−エッチング工程を行って第二絶縁層１５２の一部を取り除くことにより、第二絶縁層１５２に、ソース電極１１２、１１６、とドレーン電極１１４、１１８を連通させる第一コンタクトホール１５４をそれぞれ形成する。
【００２５】
この後、第二絶縁層１５２の表面に誘電体層（図示されていない）を形成する。なお、この誘電体層は、第一コンタクトホール１５４が埋まっている。続いて、５回目のリソグラフィ−エッチング工程を行い、誘電体層の一部を取り除くことにより、画素配列エリア１０１にある第二絶縁層１５２の表面に、低温多結晶シリコン薄膜トランジスタ液晶ディスプレイのデータラインとして用いる、ソース前極１１２に電気的に連結するソース導線１５６、およびドレーン電極１１４に電気的に連結するドレーン導線１５８を形成する。また、本発明では、実際の必要性に応じて、周辺回路エリア１０３にある第二絶縁層１５２の表面に、ソース電極１１６に電気的に連結するソース導線１６２、およびドレーン電極に電気的に連結するドレーン導線１６４をそれぞれ形成することもできる。
【００２６】
図１３に示されるように、続いて、絶縁基板１００の表面に第三絶縁層１６６を形成する。なお、この第三絶縁層１６６は、前記絶縁層１５２、ソース導線１５６、１６２、およびドレーン導線１５８、１６４をカバーし、層を平らにする役割をはたす。このうち、この第三絶縁層１６６の材質には、酸化ケイ素、窒化ケイ素、またはテトラエトキシシラン（ＴＥＯＳ）を反応ガスとして生成する酸化ケイ素を用いることができる。この後、６回目のリソグラフィ−エッチング工程を行うことによって第三絶縁層１６６の一部を取り除き、かつ第三絶縁層１６６にドレーン導線１５６に連通する第二コンタクトホール１６８を形成する。続いて、第三絶縁層１６６の上に、透明誘電体層（図示されていない）を形成する。なお、この透明誘電体層（図示されていない）は、インジウム・スズ酸化物（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ、ＩＴＯ）、またはインジウム・亜鉛酸化物（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ、ＩＺＯ）により構成される。最後に、７回目のリソグラフィ−エッチング工程を行うことによって透明誘電体層の一部を取り除き、かつ第三絶縁層１６６の上に画素電極１７２を形成する。なお。この画素電極１７２は、透明誘電体層が埋まっている第二コンタクトホール１６８を経由して、ドレーン導線１５８およびドレーン電極１１４に電気的に連結され、これによって低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ１７４の製造が完了する。
【００２７】
図１４から図１９を参照されたい。図１４から図１９は、本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ２７４の製造方法を示したものである。図１４に示されるように、本発明の低温多結晶シリコン薄膜トランジスタ液晶ディスプレイは、絶縁基板２００の上に作られる。なお、絶縁基板２００は、透明な材質で構成されなければならず、通常、ガラス基板もしくは石英基板である。また、絶縁基板２００の表面には、画素配列エリア２０１および周辺回路エリア２０３が含まれる。
【００２８】
まず、スパッタ工程またはその他の工程により、絶縁基板２００の表面に非晶質シリコン薄膜（図示されていない）を形成し、続いて、エキシマレーザアニール工程を行って、非晶質シリコン薄膜（図示されていない）を再結晶させて多結晶シリコン層（図示されていない）にする。この後、１回目のリソグラフィ−エッチング工程を行い、多結晶シリコン層の一部を取り除くことによって、絶縁基板２００の表面にある画素配列エリア２０１にアクティブエリア２０２を形成し、同時に周辺回路エリア２０３に少なくとも１つのアクティブエリア２０４を形成する。このうち、アクティブエリア２０２の表面には、ソース区域（図示されていない）、ドレーン区域（図示されていない）、チャンネル区域（図示されていない）、および下部蓄積電極の予定区域（図示されていない）が含まれる。また、各アクティブエリア２０４の表面には、ソース区域（図示されていない）、ドレーン区域（図示されていない）、およびチャンネル区域（図示されていない）が含まれる。なお、注目すべき点は、エキシマレーザアニール工程は、１回目のリソグラフィ−エッチング工程の後に実施することもできるということである。
【００２９】
続いて、図１５に示されるように、絶縁基板２００の表面に第一絶縁層２０６を形成する。なお、この第一絶縁層２０６は、アクティブエリア２０２、２０４をカバーする。このうち、第一絶縁層２０６は、単層構造の層または複合構造の層とすることができる。また、この第一絶縁層２０６を構成する材料には、テトラエトキシシラン（ＴＥＯＳ）を反応ガスとして生成する酸化ケイ素、酸化ケイ素または窒化ケイ素を用いることができる。このほか、第一絶縁層２０６を形成する前において、本発明は、さらに洗浄工程を含むことができる。なお、この工程では、オゾン溶液を利用し、アクティブエリア２０２、２０４の表面を洗浄することによって、アクティブエリア２０２、２０４の表面の自然酸化層（図示されていない）を取り除き、かつアクティブエリア１０２、１０４の表面を不動態化する（ｐａｓｓｉｖａｔｅ）ことによって、第一絶縁層２０６が多結晶シリコン層形成前にさらに酸化してしまうのを防ぎ、チャンネル区域（図示されていない）が汚染されないようにする。
【００３０】
続いて、２回目のリソグラフィ−エッチング工程を行い、絶縁基板２００の表面に第一マスク２０８を形成する。なお、この第一マスク２０８は、画素配列エリア２０１にあるアクティブエリア２０２のソース区域２０５とドレーン区域２０７、および下部蓄積電極２１０を露出させ、同時に周辺回路エリア２０３にあるアクティブエリア２０４のソース区域２０９およびドレーン区域２１１を露出させている。ここで、素子の一体化の必要性から、本発明の最良の実施例において、下部蓄積電極２１０は、ドレーン区域２０７と連通している。続いて、第一マスク２０８を覆いとして利用し、高濃度のＰ型イオン注入工程を行うことによって、画素配列エリア２０１にあるアクティブエリア２０２にＰ型低温多結晶シリコン薄膜トランジスタ（図示されていない）のソース電極２１２およびドレーン電極２１４を形成し、下部蓄積電極２１０にドーパントを注入し、同時に周辺回路エリア２０３にあるアクティブエリア２０４にＰ型低温多結晶シリコン薄膜トランジスタ（図示されていない）のソース電極２１６およびドレーン電極２１８を形成する。
【００３１】
第一マスク２０８を取り除いた後、図１６が示すように、絶縁基板２００の表面に金属層（図示されていない）を形成する。なお、この金属層は、第一絶縁層２０６、アクティブエリア２０２、２０４、および下部蓄積電極２１０をカバーする。金属層を構成する材質には、タングステン（Ｗ）またはクロム（Ｃｒ）を用いることができる。図１７に示されるように、続いて、３回目のリソグラフィ−エッチング工程を行い、第一絶縁層２０６の一部および金属層の一部を取り除くことによって、画素配列エリア２０１にあるチャンネル区域２２３の上に低温多結晶シリコン薄膜トランジスタのゲート絶縁層２２４およびゲート電極２２６を形成し、Ｐ型低温多結晶シリコン薄膜トランジスタ２２８の製造を完了させる。また、下部蓄積電極２１０の上に蓄積容量のキャパシタ誘電体層２３２  および上部蓄積電極２３４を形成することによって、蓄積容量２３６の製造を完了させる。また、同時に、周辺回路エリア２０３にあるチャンネル区域２３７にＰ型低温多結晶シリコン薄膜トランジスタのゲート絶縁層２３８、２４４、およびゲート電極２４２、２４６をそれぞれ形成し、Ｐ型低温多結晶シリコン薄膜トランジスタ２４８Ａ、２４８Ｂの製造を完了させる。
【００３２】
注意すべき点は、３回目のリソグラフィ−エッチング工程を行うとき、第一絶縁層２０６が単層構造であれ、複合構造であれ、一部の厚さはエッチングされずに残る可能性がある、極端な場合、全部の厚さが全くエッチングされずに残る可能性があるということである。どの情況であれ、全て、ゲート電極２２６、２４２、２４６、および上部蓄積電極２３４の下に設置される第一絶縁層２０６をゲート絶縁層２２４、２３８、２４４、およびキャパシタ誘電体層２３２とし、図面においては、第一絶縁層２０６を完全に除去した状態を実施例としている。また、ゲート絶縁層の厚さは、いずれもゲート電極の厚さよりも薄い。
【００３３】
図１８に示されるように、絶縁基板２００の表面に第二絶縁層２５２を形成する。なお、第二絶縁層２５２は、ゲート電極２２６、２４２、２４６、および上部蓄積電極２３４をカバーする。この第二絶縁層２５２には、酸化ケイ素層、窒化ケイ素層、または窒酸化ケイ素層を用いることができる。続いて、４回目のリソグラフィ−エッチング工程を行うことによって第二絶縁層２５２の一部を取り除き、かつ第二絶縁層２５２にソース電極２１２、２１６、およびドレーン電極２１４、２１８を連通させる第一コンタクトホール２５４をそれぞれ形成する。
【００３４】
この後、第二絶縁層２５２の表面に誘電体層（図示されていない）を形成し、これによって第一コンタクトホール２５４を塞ぐ。続いて、５回目のリソグラフィ−エッチング工程を行うことによって誘電体層の一部を取り除き、画素配列エリア２０１にある第二絶縁層２５２の表面にソース電極２１２に電気的に連結し、低温多結晶シリコン薄膜トランジスタ液晶ディスプレイのデータラインとして用いるソース導線２５６、およびドレーン電極２１４と電気的に連結するドレーン導線２５８を形成する。本発明においては、実際の必要性に応じて、周辺回路エリア２０３にある第二絶縁層２５２の表面に、ソース電極２１６に電気的に連結するソース導線２６２、およびドレーン電極２１８に電気的に連結するドレーン導線２６４をそれぞれ形成する。注意すべき点は、ゲート電極の上には、コンタクトホールおよび導線が形成され得るということである。
【００３５】
図１９に示されるように、続いて、絶縁基板２００の表面に第三絶縁層２６６を形成する。なお、この第三絶縁層２６６は、第二絶縁層２５２、ソース導線２５６、２６２、およびドレーン導線２５８、２６４をカバーし、層を平らにする役割をはたす。また、第三絶縁層２６６には、酸化ケイ素層、窒化ケイ素層、またはテトラエトキシシラン（ＴＥＯＳ）を反応ガスとして生成する酸化ケイ素層が用いることができる。しかし、６回目のリソグラフィ−エッチング工程を行うことによって第三絶縁層２６６の一部を取り除き、第三絶縁層２６６にドレーン導線２５６と電気的に連結する第二コンタクトホール２６８を形成する。この後、第三絶縁層２６６の上に透明誘電体層（図示されていない）を形成する。なお、透明誘電体層は、インジウム・スズ酸化物（ＩＴＯ）またはインジウム・亜鉛酸化物（ＩＺＯ）で構成される。最後に、７回目のリソグラフィ−エッチング工程を行うことによって透明誘電体層の一部を取り除き、第三絶縁層２６６の上に画素電極２７２を形成する。なお、画素電極２７２は、透明誘電体層によって塞がれた第二コンタクトホール２６８を経由して、ドレーン導線２５８およびドレーン電極２１４に電気的に連結され、これによって低温多結晶シリコン薄膜トランジスタ液晶ディスプレイ２７４の製造は完了する。
【００３６】
【発明の効果】
本発明の低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法は、まず、マスクおよび高ドーパント濃度のＰ型イオン注入工程を利用し、画素配列エリアにあるＰ型薄膜トランジスタのソース電極とドレーン電極、および周辺回路エリアにあるＰ型低温多結晶シリコン薄膜トランジスタのソース電極とドレーン電極をそれぞれ形成する。また、同時に、容量下の電極に対して混合を行い、ゲート電極の製造を行う。したがって、リソグラフィ−イオン注入工程の回数を大幅に減らすことができ、プロセス簡素化の目的をはたすことができ、また、効果的にブレのリスクや可能性を抑え、素子に欠陥が生じる情況を改善することができ、ひいては製品の信頼度・パフォーマンスを高めることができる。しかも、本発明において、各ソース電極およびドレーン電極を作るときは、同時に下部蓄積電極に対して高濃度の混入を行うため、下部蓄積電極のレジスタンス値が所期の値になることを保証することができ、信頼性の高いテストにおける老化テストの基準に適合させる上で大変大きな助けとなる。また、Ｐ型低温多結晶シリコン薄膜トランジスタの漏洩電流は、Ｎ型低温多結晶シリコン薄膜トランジスタの漏洩電流よりも少なく、しかもＰ型低温多結晶シリコン薄膜トランジスタ自体の漏洩電流は、比較的コントロールしやすいため、画素区域に応用するのに非常に適している。また、実際の製品の製造に応用するとき、優れた電気的パフォーマンス、高信頼性パフォーマンス、および高画質という長所を有している。
【００３７】
広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法と比較した場合、本発明は、７つのリソグラフィ工程を利用し、かつ完全にＰ型低温多結晶シリコン薄膜トランジスタで液晶ディスプレイを構成するという製造方法を提供しており、リソグラフィ−イオン注入工程の回数を大幅に減らすこととなり、製造プロセスの簡素化という目的を達成することができ、しかも効果的にブレのリスクや可能性、素子に欠陥が生じるという問題をコントロールすることができ、製品の信頼性パフォーマンスを高めることができる。また、Ｐ型低温多結晶シリコン薄膜トランジスタの漏洩電流は、Ｎ型低温多結晶シリコンの漏洩電流より少なく、しかもＰ型低温多結晶シリコン薄膜トランジスタ自体の漏洩電流も比較的コントロールしやすい。したがって、本発明のＰ型低温多結晶シリコン薄膜トランジスタを利用した液晶ディスプレイの製造方法は、製品の電気的パフォーマンスを効果的に改善することができ、液晶ディスプレイの画質にとっても非常に大きなプラスになる。
【００３８】
上記は、本発明の比較的好適な実施例であり、本発明の特許請求の範囲にしたがって行われる均等変化および修飾については、全て本発明の特許範囲となる。
【図面の簡単な説明】
【図１】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図２】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図３】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図４】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図５】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図６】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図７】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図８】広く知られている低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図９】本発明の第一実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１０】本発明の第一実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１１】本発明の第一実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１２】本発明の第一実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１３】本発明の第一実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１４】本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１５】本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１６】本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１７】本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１８】本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【図１９】本発明の第二実施例における低温多結晶シリコン薄膜トランジスタ液晶ディスプレイの製造方法を示したものである。
【符号の説明】
１０                        絶縁基板
１１                        画素配列エリア
１２                        アクティブエリア
１３                      周辺回路エリア
１４                        アクティブエリア
１６                        フォトレジスト層
１８                        下部蓄積電極
２２                        絶縁層
２４                        ゲート電極
２６                        上部蓄積電極
２８                        ゲート電極
３２                        ゲート電極
３４                        ゲート絶縁層
３６                        ゲート絶縁層
３８                        ゲート絶縁層
４２                        キャパシタ誘電体層
４４                        蓄積容量
４６                        ＬＤＤ区域
４８                        ＬＤＤ区域
５２                        ＬＤＤ区域
５４                        フォトレジスト層
５６                        ＬＤＤ
５８                        薄膜トランジスタ
６２                        ソース電極
６４                        ドレーン電極
６６                        ＮＭＯＳトランジスタ
６８                        ソース電極
７２                        ドレーン電極
７４                        フォトレジスト層
７６                        ＰＭＯＳトランジスタ
７８                        ソース電極
８２                        ドレーン電極
８４                        絶縁層
８５                        第一コンタクトホール
８６                        ソース導線
８８                        ソース導線
９２                        導線
９４                        絶縁層
９６                        画素電極
９８                        低温多結晶シリコン薄膜トランジスタ液晶ディスプ
レイ
１００、２００        絶縁基板
１０１、２０１        画素配列エリア
１０２、２０２    アクティブ層
１０３、２０３    周辺回路エリア
１０４、２０４    アクティブ層
１０５、２０５    ソース区域
１０６                    第一マスク
１０７、２０７    ドレーン区域
１１１、２１１    ドレーン区域
１１２、２２２    ソース電極
１１６、２１６    ソース電極
１２３、２２３    チャンネル区域
１２５、２２５    チャンネル区域
１２６、２２６    ゲート電極
１２８、２２８    Ｐ型低温多結晶シリコン薄膜トランジスタ
１３４、２３４    上部蓄積電極
１３７、２３７    チャンネル区域
１４２、２４２    ゲート電極
１４６、２４６    ゲート電極
１４８Ａ、１４８Ｂ、２４８Ａ、２４８Ｂ  ＰＭＯＳトランジスタ
１５２、２５２    第二絶縁層
１５６、２５６    ソース導線
１６２、２６２    ソース導線
１６６、２６６    第三絶縁層
１７２、２７２    画素電極
１７４、２７４    低温多結晶シリコン薄膜トランジスタ液晶ディスプ
レイ
２０６                    第一絶縁層
２０８                    第一マスク
２１０                    下部蓄積電極
【図１】
2004356371.tif 000003
【図２】
2004356371.tif 000004
【図３】
2004356371.tif 000005
【図４】
2004356371.tif 000006
【図５】
2004356371.tif 000007
【図６】
2004356371.tif 000008
【図７】
2004356371.tif 000009
【図８】
2004356371.tif 000010
【図９】
2004356371.tif 000011
【図１０】
2004356371.tif 000012
【図１１】
2004356371.tif 000013
【図１２】
2004356371.tif 000014
【図１３】
2004356371.tif 000015
【図１４】
2004356371.tif 000016
【図１５】
2004356371.tif 000017
【図１６】
2004356371.tif 000018
【図１７】
2004356371.tif 000019
【図１８】
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【図１９】
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