(57)【要約】【課題】特定の処理態様について、低コストで高速に処理できる画像処理装置を提供する。【解決手段】処理対象エリア内の各画素の画像データを演算処理するための処理用データを設定するデータ設定回路と、ラスタ走査状態で順次に入力される画素の画像データと前記処理用データとを演算処理する演算処理回路ＰＵと、前記演算処理回路ＰＵにて処理された画像データの前記処理対象エリアにおける横方向に並ぶ画素の画像データの加算値を演算する横方向累積加算回路５３と、前記横方向累積加算回路にて加算処理された画像データを前記処理対象エリアの縦方向で加算する縦方向累積加算回路５４とが設けられて画像処理装置が構成されている。【選択図】        図１
2004236204.tif 000002
【特許請求の範囲】
【請求項１】
処理対象エリア内の各画素の画像データを演算処理するための処理用データを設定するデータ設定回路と、
ラスタ走査状態で順次に入力される画素の画像データと前記処理用データとを演算処理する演算処理回路と、
前記演算処理回路にて処理された画像データの前記処理対象エリアにおける横方向に並ぶ画素の画像データの加算値を演算する横方向累積加算回路と、
前記横方向累積加算回路にて加算処理された画像データを前記処理対象エリアの縦方向で加算する縦方向累積加算回路とが設けられた画像処理装置。
【請求項２】
前記横方向累積加算回路は、前記演算処理回路からラスタ走査状態で順次に入力される画素の画像データと第１累積加算値とを加算する横方向加算回路と、前記演算処理回路からラスタ走査状態で順次に入力される画素の画像データを、前記処理対象エリアの横方向の画素数に対応する入力タイミング数だけ遅延させる横方向遅延回路と、前記横方向加算回路の加算値から前記横方向遅延回路の出力値を減算して前記第１累積加算値を出力する横方向減算回路とを備えて構成され、
前記縦方向累積加算回路は、ラスタ走査状態で順次に入力される前記横方向累積加算回路の出力値と第２累積加算値とを加算する縦方向加算回路と、ラスタ走査状態で順次に入力される前記横方向累積加算回路の出力値を、入力画像における前記処理対象エリアの行数分の画素数に対応する入力タイミング数だけ遅延させる第１縦方向遅延回路と、前記縦方向加算回路の加算値から前記第１縦方向遅延回路の出力値を減算する縦方向減算回路と、前記縦方向減算回路の出力値を、入力画像の１行分の画素数に対応する入力タイミング数だけ遅延させて前記第２累積加算値を出力する第２縦方向遅延回路とを備えて構成されている請求項１記載の画像処理装置。
【請求項３】
前記データ設定回路は、ラスタ走査状態で順次に入力される画素の画像データに応じて前記処理用データを設定するように構成されている請求項１又は２記載の画像処理装置。
【請求項４】
前記処理対象エリアの大きさを、ラスタ走査状態で順次に入力される画素の画像データに応じて設定するエリアサイズ設定回路が設けられている請求項１〜３のいずれか１項に記載の画像処理装置。
【請求項５】
前記画像データは、写真フィルムの画像の読取りデータであり且つ赤外透過画像データが含まれ、
前記データ設定回路は、前記処理用データとして、画素の画像データが写真フィルムに付いたキズあるいは塵埃による異常画像データであると推定されるときに「０」を設定し、且つ、画素の画像データが正常画像データであると推定されるときに「０」以外の値を設定するように構成され、
前記演算処理回路は、ラスター走査状態で順次に入力される画素の画像データと前記処理用データとを乗算するように構成され、
前記異常画像データであると推定された画素の画像データと、その画素の周囲を前記処理対象エリアとした前記縦方向累積加算回路の出力値との比較により、前記異常画像データであると推定された画素が前記異常画像データであるか否かを確定する異常データ確定回路が設けられている請求項１〜４のいずれか１項に記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ラスタ走査状態で順次に入力される画素の画像データにおける処理対象エリアの画素に対して所定の画像処理を実行する画像処理装置に関する。
【０００２】
【従来の技術】
かかる画像処理としては、例えば「ぼかし処理」のようないわゆる画像のフィルタ処理のように、処理対象エリアとしてｍ行×ｎ列のエリアを設定して、そのエリアの各画素に重み係数を設定し、各画素の画像データに前記重み係数を乗算すると共にその乗算結果を処理対象エリアの全ての画素について総和することで、前記処理対象エリアの中心の画素の画像データを求めるような処理がある。
更に、例えば、下記特許文献１には、汎用のＣＰＵあるいはＤＳＰを用いて、写真フィルムにキズ等が付いていることによる読取り画像データ中の異常画像データを修正する技術が記載されている。
【０００３】
【特許文献１】
特開２００１−７８０３８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上述のような処理を汎用のＣＰＵやＤＳＰによって実行させようとすると、ラスタ走査状態で高速に入力される各画素の画像データをリアルタイムに処理するのは困難である。
具体的な数値で説明すると、処理対象のエリアのサイズを１５画素×１５画素と想定し、ＤＳＰ等からのメモリアクセスの周波数を１３３ＭＨｚとすると、１５画素×１５画素のエリアに対するデータ取り込みの繰返し周波数は、１３３ＭＨｚ／（１５×１５）＝０．５９１ＭＨｚとなる。
これは、原則的に高速メモリと汎用の演算素子の組み合わせを用いた場合、各画素の画像データの入力周波数を０．５９１ＭＨｚよりも小さくする必要があることを意味しており、実際には、５画素×５画素程度より大きいサイズでは画像データの入力周波数が数十ＭＨｚ程度となるような用途には適用できない。
本発明は、かかる実情に鑑みてなされたものであって、その目的は、特定の処理態様について、低コストで高速に処理できる画像処理装置を提供する点にある。
【０００５】
【課題を解決するための手段】
上記請求項１記載の構成を備えることにより、処理対象エリア内の各画素の画像データを演算処理するための処理用データを設定するデータ設定回路と、ラスタ走査状態で順次に入力される画素の画像データと前記処理用データとを演算処理する演算処理回路と、前記演算処理回路にて処理された画像データの前記処理対象エリアにおける横方向に並ぶ画素の画像データの加算値を演算する横方向累積加算回路と、前記横方向累積加算回路にて加算処理された画像データを前記処理対象エリアの縦方向で加算する縦方向累積加算回路とが設けられて画像処理装置が構成されている。
【０００６】
すなわち、各画素の画像データがラスタ走査状態で順次に入力される状態で、画素の画像データと前記処理用データとを演算処理して、その演算結果を処理対象エリア内の画素について総加算するという処理を、先ず処理対象エリア内の横方向について加算処理を行い、その加算処理の結果を縦方向で加算処理することで、画像処理装置の回路構成を簡素化することができる。
つまり、処理対象エリアについての総和を横方向及び縦方向の区別なく一律に実行しようとすると、処理対象エリアの画素の画像データを保持するためのマトリックス配置されたレジスタと、処理対象エリアの総画素数に相当する加算器と、更に、Ｄフリップフロップ等の加算器の周辺回路が加算器の夫々について画像データのデータ長分だけ必要となり、例えば、ＦＰＧＡのような論理回路上にこれらの回路を収めるのは極めて困難なものとなるのに対して、上述のように横方向と縦方向とを分離して加算処理することで、必要となる加算器等の数が極めて少なくすることができ、しかも、汎用のＣＰＵ等を使用する場合に比べてはるかに高速に処理できる。
もって、特定の処理態様について、低コストで高速に処理できる画像処理装置を提供できるに至った。
尚、前記横方向及び前記縦方向とはラスタ走査を基準にしたものであり、連続して入力される画素の並び方向が前記横方向であり、その画素の並びで構成される「行」の並び方向が縦方向である。
【０００７】
又、上記請求項２記載の構成を備えることにより、前記横方向累積加算回路は、前記演算処理回路からラスタ走査状態で順次に入力される画素の画像データと第１累積加算値とを加算する横方向加算回路と、前記演算処理回路からラスタ走査状態で順次に入力される画素の画像データを、前記処理対象エリアの横方向の画素数に対応する入力タイミング数だけ遅延させる横方向遅延回路と、前記横方向加算回路の加算値から前記横方向遅延回路の出力値を減算して前記第１累積加算値を出力する横方向減算回路とを備えて構成され、前記縦方向累積加算回路は、ラスタ走査状態で順次に入力される前記横方向累積加算回路の出力値と第２累積加算値とを加算する縦方向加算回路と、ラスタ走査状態で順次に入力される前記横方向累積加算回路の出力値を、入力画像における前記処理対象エリアの行数分の画素数に対応する入力タイミング数だけ遅延させる第１縦方向遅延回路と、前記縦方向加算回路の加算値から前記第１縦方向遅延回路の出力値を減算する縦方向減算回路と、前記縦方向減算回路の出力値を、入力画像の１行分の画素数に対応する入力タイミング数だけ遅延させて前記第２累積加算値を出力する第２縦方向遅延回路とを備えて構成されている。
【０００８】
すなわち、処理対象エリアの画素の画像データの横方向の加算については、前記横方向加算回路にて、既加算値である前記第１累積加算値に新たに入力される画素の画像データの値を加算して行くと共に、その横方向加算回路の出力値から前記横方向遅延回路の出力値を前記横方向減算回路にて減算することで、新たに入力された画素の画像データを既加算値に加算するに伴って、その既加算値に含まれる画像データのうちの最も先行して入力された画素の画像データを減算することになり、前記横方向減算回路の出力として得られる前記横方向累積加算回路の出力は、常に、処理対象エリアの横幅分の画素の画像データについての加算値を出力することになる。
【０００９】
更に、処理対象エリアの画素の画像データの縦方向の加算については、前記縦方向加算回路にて、既加算値である前記第２累積加算値に前記横方向累積加算回路から新たに入力される値を加算して行くと共に、その縦方向加算回路の出力から前記第１縦方向遅延回路の出力値を前記縦方向減算回路にて減算することで、新たに入力された前記横方向累積加算回路の出力値を既加算値に加算するに伴って、その既加算値に含まれる画像データのうちの最も先行して入力された前記横方向累積加算回路の出力値を減算することになり、前記縦方向減算回路の出力として得られる前記縦方向累積加算回路の出力は、常に、処理対象エリア内に存在する全ての画素の画像データについての加算値を出力することになる。尚、この縦方向累積加算回路において、前記第２遅延回路を設けているのは、前記横方向累積加算回路の出力値のうちの縦方向に並ぶものを加算するためである。
以上のような回路構成とすることで、画像処理装置は、最小構成としては、２組の加算器及び減算器と、遅延回路等とからなる極めて簡素な回路構成とすることができる。
【００１０】
又、上記請求項３記載の構成を備えることにより、前記データ設定回路は、ラスタ走査状態で順次に入力される画素の画像データに応じて前記処理用データを設定するように構成されている。
従って、入力画像データに対して演算処理するための前記処理用データが、入力画像データによってダイナミックに変化する場合の画像処理に本発明を適用することができ、高機能な画像処理を高速且つ低コストで実現することができる。
【００１１】
又、上記請求項４記載の構成を備えることにより、前記処理対象エリアの大きさを、ラスタ走査状態で順次に入力される画素の画像データに応じて設定するエリアサイズ設定回路が設けられている。
すなわち、上述の画像処理の中には、入力画像データによって前記処理対象エリアのサイズをダイナミックに変化させることを必要とする場合があるが、そのような場合に、汎用のＣＰＵやＤＳＰによって画像処理したのでは、処理の複雑化によって処理速度が極めて低下してしまう。
これに対して、上述のように横方向の加算処理と縦方向の加算処理とを分離して実行させることで、簡素な回路構成で対応することができる。
【００１２】
又、上記請求項５記載の構成を備えることにより、前記画像データは、写真フィルムの画像の読取りデータであり且つ赤外透過画像データが含まれ、前記データ設定回路は、前記処理用データとして、画素の画像データが写真フィルムに付いたキズあるいは塵埃による異常画像データであると推定されるときに「０」を設定し、且つ、画素の画像データが正常画像データであると推定されるときに「０」以外の値を設定するように構成され、前記演算処理回路は、ラスター走査状態で順次に入力される画素の画像データと前記処理用データとを乗算するように構成され、前記異常画像データであると推定された画素の画像データと、その画素の周囲を前記処理対象エリアとした前記縦方向累積加算回路の出力値との比較により、前記異常画像データであると推定された画素が前記異常画像データであるか否かを確定する異常データ確定回路が設けられている。
【００１３】
すなわち、画像処理装置を、写真フィルムに付いたキズ等によって写真フィルムの駒画像の読取りデータに含まれる異常画像データの存在を精度良く特定するための処理装置として構成しているのである。
順次に入力される画素の画像データが前記異常画像データか否かの推定は、一般に写真フィルムの赤外透過画像データを取得することによって行われる。
これは、写真フィルムの赤外透過画像データが、写真フィルム上の被写体画像にはあまり影響を受けず、写真フィルム上にキズ又は塵埃が存在するとそのキズ等によって赤外光が散乱されて像として反映されることを利用している。
但し、赤外透過画像データは、写真フィルム上の被写体画像に全く影響を受けないわけではないので、被写体画像の色分布によっては、あるいは、キズ等の程度によっては、正常な画像データを前記異常画像データと判断してしまう場合がある。
【００１４】
そこで、赤外透過画像データによって前記異常画像データと推定される画素を前記異常画像データの候補として選び出し、前記異常画像データと推定された画素の画像データとそれの周囲に存在する正常画像データとを比較することで、異常画像データか否かを特定しているのである。
この処理過程において、前記異常画像データと推定された画素の周囲を前記処理対象エリアとして、正常画素の画像データのみを加算対象とするように前記処理用データを設定し、前記横方向累積加算回路及び前記縦方向累積加算回路にて周囲の正常画素の平均的な画像データを求めるのである。
もって、写真フィルムの読み取り画像データにキズ等による異常画像データが存在するか否かの高精度な判別を、高速且つ低コストで行うことができるものとなった。
【００１５】
【発明の実施の形態】
以下、本発明の画像処理装置を備えた写真プリント装置の実施の形態を図面に基づいて説明する。
本実施の形態で例示する写真プリント装置ＤＰは、図１５に外観を示すように、いわゆるデジタルミニラボ機として知られているものであり、図１４のブロック図に示すように、現像処理済みの写真フィルムやメモリーカード，ＭＯあるいはＣＤ−Ｒ等から写真プリントを作製するための画像データを取り込んで露光用画像データを生成する画像入力装置ＩＲと、画像入力装置ＩＲにて生成した露光用画像データを印画紙１に露光処理する露光・現像装置ＥＰとから構成されている。
【００１６】
〔画像入力装置ＩＲの概略構成〕
画像入力装置ＩＲには、図１４に概略的に示すように、写真フィルムの駒画像を赤色，緑色及び青色の画像データとして読み取ると共に写真フィルムの赤外透過画像データを読み取るフィルムスキャナ２と、メモリーリーダ，ＭＯドライブ及びＣＤ−Ｒドライブ等を備えた外部入出力装置４と、フィルムスキャナ２の制御のほか写真プリント装置ＤＰ全体の管理を実行する主制御装置６とが備えられ、更に、主制御装置６には、仕上がりプリント画像をシミュレートしたシミュレート画像や各種の情報を表示出力するモニタ６ａと、露光条件の手動設定等や制御情報の入力操作をするための操作卓６ｂとが接続されている。
【００１７】
〔主制御装置６の構成〕
主制御装置６には、図１４に概略的に示すように、フィルムスキャナ２から入力された画像データに基づいて作製したときのプリント画像を予測する演算処理を実行するシミュレート演算部１０と、フィルムスキャナ２から入力された画像データに基づいて、露光・現像装置ＥＰを露光作動させるための露光用画像データを生成する画像処理装置１１と、これらの動作を管理するコントローラ１２とが備えられている。
コントローラ１２は、フィルムスキャナ２及び後述の露光制御装置２１と共にネットワーク接続されて、相互に種々の管理情報の授受を行っている。
【００１８】
〔画像処理装置１１の構成〕
画像処理装置１１は、上述のように前記露光用画像データを生成するのであるが、その画像処理の一部として、フィルムスキャナ２にて写真フィルムの駒画像を読み取る際に、写真フィルムにキズが付いているかあるいは塵埃が付着している等により撮影された本来の画像の一部が欠落したときの補正処理（以下、この補正処理を「キズ消し処理」と称する）を行う機能を有している。
このキズ消し処理のために、フィルムスキャナ２は、赤色，緑色及び青色の読み取り画像データの他に、写真フィルムの赤外線透過画像データを出力している。写真フィルムに赤外線を照射すると、その赤外線は各感色層はそのまま透過するが、前記キズあるいは塵埃等が存在する部分ではそれらによって散乱されて、センサにて検出される赤外線透過光量が減少する。
従って、各画素の赤外線透過画像データが設定判別値より大きいか否かという設定条件によって、キズあるいは塵埃により発生した異常画像データか否かを確認できるのである。
【００１９】
但し、単純に、各画素の赤外線透過画像データが前記設定判別より大きいか否かのみで判断すると、赤外線透過画像データへの画像の赤色成分のクロストーク等によりキズあるいは塵埃等の存否を正確に判断できない場合がある。
そのため、画像処理装置１１では、先ず、キズあるいは塵埃等の存在箇所であるか否かの判断の対象となっている画素（以下、この画素を「着目画素」と称する）の画像データ単体で前記異常画像データであると推定できるか否かを判定し、次に、その判定で前記異常画像データと推定した画素の近くの画素からキズあるいは塵埃等の存在しない画素（以下、この画素を「正常画素」と称する）を設定個数（本実施の形態では、この設定個数を８個とする）以上選び出し、それらの正常画素の平均赤外線透過光量（すなわち正常画像データ）と前記着目画素の赤外線透過光量とを比較しそれらの差が設定値以上であればキズあるいは塵埃等の存在する画素（以下、この画素を「特徴画素」と称する）と特定する。尚、写真フィルムにおける透過光量の減少は、写真フィルム上の画像濃度の増大に対応するので、便宜上、以下において、前記キズ等による検出赤外線透過光量の減少を赤外線透過濃度の増大と表現する場合がある。
【００２０】
上述の処理を行うために、画像処理装置１１には、図１１に示すように、前記着目画素を中心として前記設定個数の正常画素が存在するできるだけ小さい領域を特定する最小領域特定回路３１と、前記着目画素が前記特徴画素に該当するか否かを最終的に特定する特徴画素確定回路３２とが備えられ、更に、これらの回路によって前記特徴画素と確定された画素の画像データを修正する特徴画素補正回路３３が備えられている。特徴画素補正回路３３は、前記特徴画素と確定された画素自身及び近傍の前記正常画素の赤色，緑色及び青色の画像データを参照し、補間等によって画像データを修正する。
最小領域特定回路３１及び特徴画素確定回路３２等は、論理回路であるＦＰＧＡによって構成されているが、後述のように一部をＦＩＦＯメモリによって置き換えることもでき、いずれの場合でも、上記処理をリアルタイム処理するように構成されている。
【００２１】
〔最小領域特定回路３１の構成〕
詳しくは後述するが、本実施の形態では、前記着目画素を中心とする７行７列（７画素×７画素）の画素エリア，前記着目画素を中心とする５行５列（５画素×５画素）の画素エリア及び前記着目画素を中心とする３行３列（３画素×３画素）の画素エリアを夫々処理対象エリアとして、処理対象エリアの大きさを３段階に設定している。
最小領域特定回路３１は、上記の３段階の大きさの処理対象エリアのうち、前記着目画素を中心として前記設定個数の正常画素が存在するできるだけ小さい処理対象エリアを特定する。
従って、最小領域特定回路３１は、前記処理対象エリアの大きさを、ラスタ走査状態で順次に入力される画素の画像データに応じて設定するエリアサイズ設定回路ＡＳとして機能する。
【００２２】
最小領域特定回路３１には、図４に示すように、ラスタ走査状態で順次に入力される各画素の画像データ（赤外線透過画像データ）について、設定条件に適合するか否かを１ビットデータとして順次出力する条件判別回路３６と、その条件判別回路３６の出力データを各画素の画像データの入力に伴って順次にシフト可能な状態で設定行数分について記憶可能な記憶エリアを有し、且つ、その記憶エリアの各行の行端からデータを取り出し可能に構成した第１シフトレジスタ３７と、前記条件判別回路３６及び第１シフトレジスタ３７の各行の夫々に対応して備えられて、条件判別回路３６及び第１シフトレジスタ３７の各行端からの出力データを設定ビット数分について記憶保持可能な第２シフトレジスタ３８と、第２シフトレジスタ３８により形成されるエリアを同心状に区分して形成される区分領域の夫々について、同一値（本実施の形態では「１」）となるビットの数を計数する計数回路３９と、計数回路３９の出力値を内周側ほど高い優先順位となるように順次に加算し且つ各加算値を出力する加算回路４０ａ、及び、前記各加算値と設定値との比較により、前記同一値となるビットの数が前記設定値（「８」）と同数以上となる前記区分領域を特定する領域特定回路４０ｂが一体となった加算＆領域特定回路４０とが設けられている。
【００２３】
〔条件判別回路３６の構成〕
条件判別回路３６は、上述のように、ラスタ走査状態で順次に入力される各画素の画像データ（赤外線透過画像データ）について、設定条件に適合するか否かを１ビットデータとしてデータの入力と同期して順次出力するのであるが、この設定条件は、本実施の形態では、前記各画素の画像データ（赤外線透過画像データ）が設定判別値より大きいか否かである。この設定判別値は、キズ等の存在しない写真フィルムの平均的な赤外線透過濃度よりも若干大きい値に設定されている。
【００２４】
後述のように、条件判別回路３６が出力する１ビットデータは各画素の画像データに対して乗算処理されるので、条件判別回路３６は、前記処理対象エリア内の各画素の画像データを演算処理（本実施の形態では乗算処理）するための処理用データを設定するデータ設定回路ＤＳとして機能し、ラスタ走査状態で順次に入力される画素の画像データに応じて前記処理用データを設定している。
条件判別回路３６には、上記機能を実現するために、図５に示すように、前記正常画素に該当するか否かの設定判別値を保持する比較値設定回路４１と、ラスタ走査状態で順次に入力される各画素の画像データ（赤外線透過画像データ）と比較値設定回路４１の保持値とを比較する比較回路４２とが備えられる他、同期調整用の複数個のＤフリップフロップ４３が備えられている。Ｄフリップフロップ４３には同期用のクロックが入力されているが、記載を省略している。以下の回路に記載する各Ｄフリップフロップについても同様である。
本実施の形態では、各画素の画像データは１６ビットで構成され、比較回路４２の出力は、比較値設定回路４１の判別値以下で前記正常画素と判別できる画素を「１」とし、比較値設定回路４１の判別値より大きく前記異常画像データからなる特徴画素であると推定できる画素を「０」とする１ビットのデータとして出力（図４等におて「状態出力」と表記）する。
【００２５】
〔第１シフトレジスタ３７の構成〕
本実施の形態では、第１シフトレジスタ３７は、図６に示すように、Ｄフリップフロップ４６を直列に接続して構成されている。
フィルムスキャナ２から送られて来る画像データは、各画素を仮想的に四角で示す図１２のようにＭ個の列で構成される画素の画像データがラスタ走査状態で順次入力され、この列数「Ｍ」は、写真フィルムの横幅方向（短辺側）におけるＣＣＤラインセンサの読み取り画素数に相当しており、図１２における縦方向が写真フィルムの長手方向となる。尚「Ｍ」は、本実施の形態では約５０００画素としてある。
本実施の形態では、第１シフトレジスタ３７は、条件判別回路３６の出力データを読取り画像６行分について記憶可能な記憶エリアを有しており、合計「６×Ｍ」個のＤフリップフロップ４６は、図６に示すように、Ｍ個毎に信号線（図６において「ｎ行目出力」〜「ｎ＋５行目出力」として示す）が引き出されており、第１シフトレジスタ３７の記憶エリアの各行の行端からデータと取り出すように構成されている。又、条件判別回路３６の出力（「状態出力」）を、「ｎ＋６行目出力」としてそのまま出力している。
尚、第１シフトレジスタ３７は、Ｄフリップフロップ４６の直列接続ではなく、ＦＩＦＯメモリとＦＩＦＯメモリに対してビット単位で入出力する回路とを備えて構成することも可能であり、この場合、ＦＩＦＯメモリの読み出しポインタ等を操作することによって前記「Ｍ」を可変にして、写真フィルム横幅方向の読み取り画素数が変化した場合にも対応することができる。
【００２６】
〔第２シフトレジスタ３８の構成〕
第２シフトレジスタ３８は、図７に示すように、条件判別回路３６の出力である「ｎ＋６行目出力」と、第１シフトレジスタ３７の各行端からの出力である「ｎ行目出力」〜「ｎ＋５行目出力」の夫々とに対して備えられ、各第２シフトレジスタは、夫々、７ビット分のデータを記憶保持できるように、７個のＤフリップフロップ４７を直列接続して構成されている。
従って、７つの第２シフトレジスタ３８は、図１２（ａ）及び図１２（ｂ）において黒塗りの四角で示す７行７列の画素についての条件判別回路３６の出力データ（「状態出力」）が保持され、図１２（ａ）において黒塗りの四角で示す位置のデータを保持している状態で、次の画素のデータが入力されると中心（前記着目画素）がラスタ走査方向に１つシフトして、図１２（ｂ）において黒塗りの四角で示す位置のデータを保持することになる。尚、本実施の形態では、説明を行い易くするために、第２シフトレジスタ３８で構成されるデータ保持エリアを７行７列にしているが、キズあるいは塵埃等が存在する画素の判別のためには１５行１５列以上のデータ保持エリアを有していることが望ましい。
【００２７】
７つの第２シフトレジスタ３８にて構成される７行７列のデータ保持エリアは、このデータ保持エリアを拡大して示す図１３のように、破線Ａと１点鎖線Ｂとの間の第１区分領域と、１点鎖線Ｂと２点鎖線Ｃとの間の第２区分領域と、２点鎖線よりも外側の第３区分領域との３つの区分領域の区分され、各区分領域は、前記着目画素（図１３において斜線を付して示す中心の画素Ｄ）を中心として同心状となっている。尚、図１３においては、前記正常画素を黒塗りの四角で例示し、前記特徴画素を白抜きの四角で例示している。
図７では、第１区分領域の各レジスタ（Ｄフリップフロップ４７）の出力（８ビット）を「第１区分領域出力」としてまとめて表示し、第２区分領域の各レジスタ（Ｄフリップフロップ４７）の出力（１６ビット）を「第２区分領域出力」としてまとめて表示し、更に、第３区分領域の各レジスタ（Ｄフリップフロップ４７）の出力（８ビット）を「第３区分領域出力」としてまとめて表示している。
【００２８】
〔計数回路３９の構成〕
計数回路３９は、図８に示すように、８ビットの前記「第１区分領域出力」のうち前記正常画素を示すビット値「１」となっているデータ数を計数する第１計数回路８１と、１６ビットの前記「第２区分領域出力」のうち前記正常画素を示すビット値「１」となっているデータ数を計数する第２計数回路８２と、２４ビットの前記「第２区分領域出力」のうち前記正常画素を示すビット値「１」となっているデータ数を計数する第３計数回路８３とが備えられ、更に、同期調整のためのＤフリップフロップ８４が備えられている。
第１〜第３計数回路８１，８２，８３は、計数対象のビット数が異なるもののいずれも、３ビットの入力に対して入力値が「１」となっている個数を出力値とする真理値表を形成する論理回路を基本回路として、それらの基本回路の出力を加算して出力する回路構成としてある。
【００２９】
〔加算＆領域特定回路４０の構成〕
加算＆領域特定回路４０には、図９に示すように、最低限必要な前記正常画素の個数のデータ（「８」）を保持する比較値設定回路９１と、前記「第１計数出力」と比較値設定回路９１の保持値とを比較する比較回路９２と、前記「第２計数出力」を出力するかあるいは「０」値を出力するかを切換えるマルチプレクサ９３と、前記「第１計数出力」とマルチプレクサ９３の出力とを加算する加算回路９４と、加算回路９４の出力と比較値設定回路９１の保持値とを比較する比較回路９５と、前記「第３計数出力」を出力するかあるいは「０」値を出力するかを切換えるマルチプレクサ９６と、加算回路９４の出力とマルチプレクサ９６の出力とを加算する加算回路９７と、加算回路９７の出力と比較値設定回路９１の保持値とを比較する比較回路９８とが備えられ、更に、複数の同期調整用のＤフリップフロップ９９が備えられている。
【００３０】
比較回路９２は、最も内周側の前記「第１区分領域」の前記正常画素の個数である前記「第１計数出力」を比較値設定回路９１の保持値（「８」）と比較し、前記「第１計数出力」が前記保持値以上であるか否かを１ビットのデータで出力する。本実施の形態では、前記「第１計数出力」が前記保持値以上であるときに「１」を、そうでないときに「０」を出力するものとする。
本実施の形態では、前記「第１計数出力」が前記保持値以上であるときは、図９の「第１区分領域出力」として「１」が出力される共に、マルチプレクサ９３の出力選択入力にその「１」が入力される。
マルチプレクサ９３は、この出力選択入力に伴って「０」値を出力する状態にセットする。
この結果、加算回路９４の出力は、前記「第１計数出力」をそのまま出力することになり、従って、比較回路９５の出力結果も「１」となって「第２区分領域出力」も「１」となる。
比較回路９５の出力はマルチプレクサ９６の出力選択入力に入力されて、マルチプレクサ９３と同様に「０」値を出力する状態とする。
従って、加算回路９７の出力は前記「第１計数出力」をそのまま「データ数出力」として出力する。
加算回路９７の出力は比較回路９８によって９１の保持値と比較されるがここでも「１」が出力される。
【００３１】
一方、前記「第１計数出力」が前記保持値未満であるときは、図９の「第１区分領域出力」として「０」が出力される共に、マルチプレクサ９３の出力選択入力にその「０」が入力される。
マルチプレクサ９３は、この出力選択入力に伴って、前記「第２区分領域」の前記正常画素の個数である前記「第２計数出力」を出力する状態にセットする。
この結果、加算回路９４の出力は、前記「第１計数出力」と前記「第２計数出力」とを加算して出力し、比較回路９５は、この加算結果と比較値設定回路９１の保持値を比較して、加算回路９４の出力する加算結果が比較値設定回路９１の保持値以上であれば、前記「第２区分領域出力」として「１」を出力する。
この状態では、マルチプレクサ９６は「０」値を出力するので、前記「データ出力」には、加算回路９４の出力である前記「第１計数出力」と前記「第２計数出力」との加算値が出力される。尚、比較回路９８の出力である前記「第３区分領域出力」も「１」を出力する。
【００３２】
更に、比較回路９５が、前記「第１計数出力」と前記「第２計数出力」との加算結果を比較値設定回路９１の保持値と比較して、加算回路９４の出力する加算結果が比較値設定回路９１の保持値未満であれば、前記「第２区分領域出力」として「０」を出力し、これに伴って、マルチプレクサ９６は前記「第３計数出力」を出力して、加算回路９７は前記「第１計数出力」，前記「第２計数出力」及び前記「第３計数出力」の加算値が前記「データ出力」として出力される。
比較回路９８が、前記「第１計数出力」，前記「第２計数出力」及び前記「第３計数出力」の加算値を比較値設定回路９１の保持値と比較して、加算回路９７の出力する加算結果が比較値設定回路９１の保持値以上であれば、前記「第３区分領域出力」として「１」を出力し、比較値設定回路９１の保持値未満であれば前記「第３区分領域出力」として「０」を出力する。
すなわち、加算＆領域特定回路４０に含まれる加算回路４０ａは、計数回路３９の出力を内周側ほど高い優先順位となるように順次に加算している。
【００３３】
以上をまとめると、「第１区分領域出力，第２区分領域出力，第３区分領域出力」の並び順で、「１，１，１」が出力されたときに、第１区分領域内で前記設定個数以上の正常画素が存在して、図１３において１点鎖線Ｂで囲まれる３行３列の画素エリアを前記処理対象エリアとして設定することになり、「０，１，１」が出力されたときに、第１区分領域と第２区分領域とを加えた領域内で前記設定個数以上の正常画素が存在して、図１３において２点鎖線Ｃで囲まれる５行５列の画素エリアを前記処理対象エリアとして設定することになり、「０，０，１」が出力されたときに、第１区分領域〜第３区分領域を加えた領域内で前記設定個数以上の正常画素が存在して、図１３における７行７列の画素エリアを前記処理対象エリアとして設定することになる。
【００３４】
第２シフトレジスタ３８により構成される７行７列のエリアにおける前記正常画素と前記特徴画素との配置が図１３に示すものであったとすると（黒塗りの四角が前記正常画素）、図９の回路の処理では、前記「第１計数出力」が「１」、前記「第２計数出力」が「７」、そして、前記「第３計数出力」が「１２」であり、前記「第１区分領域出力」が「０」、前記「第２区分領域出力」及び前記「第３区分領域出力」が「１」であり、前記「データ出力」が「８」となる。
これによって、少なくとも８個の前記正常画素が存在する最小のエリア（すなわち前記処理対象エリア）が、前記着目画素を中心とする５行５列の画素エリアであり、その最小エリアに存在する前記正常画素の総数が８個であると特定できる。
【００３５】
〔特徴画素確定回路３２の構成〕
以上のようにして、最小領域特定回路３１において前記最小エリア（すなわち処理対象エリア）とその最小エリア内の前記正常画素の総数が求まると、特徴画素確定回路３２は、それらのデータに基づいて、前記着目画素がキズあるいは塵埃等が存在する前記特徴画素に該当するか否かを特定する。
このために、特徴画素確定回路３２には、図１０に示すように、前記「画像出力」に条件判別回路３６の前記「状態出力」を係数として乗算する変換値生成回路１０１と、変換値生成回路１０１の出力画像データを、前記「第１区分領域出力」，前記「第２区分領域出力」及び前記「第３区分領域出力」の信号にて特定される前記最小エリア内の画素について加算するエリア加算回路１０２と、エリア加算回路１０２の出力を前記「データ数出力」の値で除算する除算回路１０３と、除算回路１０３の出力と前記着目画素とを比較する比較回路１０４と、前記着目画素の画像データが適正なタイミングで比較回路１０４に入力されるように調整する遅延回路１０５とが備えられている。
【００３６】
〔変換値生成回路１０１の構成〕
前記変換値生成回路１０１は、図１に示すように、乗算器５１と、タイミング調整用のＤフリップフロップ５２とが備えられ、条件判別回路３６から入力される前記「画像出力（１６ビット）」と前記「状態出力（１ビット）」とを乗算する。この乗算器５１での処理によって、前記異常画像データと推定された前記特徴画素の画像データには「０」が乗算されて「０」を出力し、正常画素の画像データには「１」が乗算されてそのまま通過する。
従って、変換値生成回路１０１は、ラスタ走査状態で順次に入力される画素の画像データと前記処理用データとを演算処理する演算処理回路ＰＵとして機能する。
【００３７】
〔エリア加算回路１０２の構成〕
エリア加算回路１０２には、図１に示すように、前記処理対象エリアにおける横方向に並ぶ画素の画像データの加算値を演算する横方向累積加算回路５３と、横方向累積加算回路５３にて加算処理された画像データを前記処理対象エリアの縦方向で加算する縦方向累積加算回路５４とが設けられている。
【００３８】
横方向累積加算回路５３には、図２に示すように、３行３列の処理対象エリアでの加算処理のために横方向に並ぶ３画素の画像データを累積加算する３画素加算回路５５と、５行５列の処理対象エリアでの加算処理のために横方向に並ぶ５画素の画像データを累積加算する５画素加算回路５６と、７行７列の処理対象エリアでの加算処理のために横方向に並ぶ７画素の画像データを累積加算する７画素加算回路５７と、３画素加算回路５５，５画素加算回路５６及び７画素加算回路５７に対して兼用される形で備えられる横方向遅延回路５８とが備えられている。
【００３９】
３画素加算回路５５，５画素加算回路５６及び７画素加算回路５７には、夫々、Ｄフリップフロップ５２を経て乗算器５１からラスタ走査状態で順次に入力される画素の画像データ（図２において「データ入力」として示す）と後述する第１累積加算値（すなわち既加算値）とを加算する横方向加算回路ＨＡとしての加算器５５ａ，５６ａ，５７ａと、前記横方向加算回路ＨＡの加算値から前記横方向遅延回路５８の出力値を減算して前記第１累積加算値を出力する横方向減算回路ＨＲとしての減算器５５ｂ，５６ｂ，５７ｂと、タイミング調整用のＤフリップフロップ５５ｃ，５６ｃ，５７ｃとが備えられている。
【００４０】
横方向遅延回路５８は、８個のＤフリップフロップ５８ａを直列に接続すると共に、画像データの流れの上流側から４個目のＤフリップフロップ５８ａの出力を３画素加算回路５５の減算器５５ｂへ入力し、上流側から６個目のＤフリップフロップ５８ａの出力を５画素加算回路５６の減算器５６ｂへ入力し、下流端のＤフリップフロップ５８ａの出力を７画素加算回路５７の減算器５７ｂへ入力する。尚、図２の各Ｄフリップフロップ５５ｃ，５６ｃ，５７ｃ，５８ａは図面を見易くするために簡略化して図示しているが、画像データのビット長に相当する数だけ並列に設けられている。これは、次の図３についても同様である。
従って、横方向遅延回路５８は、Ｄフリップフロップ５２を経て乗算器５１からラスタ走査状態で順次に入力される画素の画像データを、３行３列，５行５列及び７行７列の夫々の大きさの処理対象エリアに対して、処理対象エリアの横方向の画素数に対応する入力タイミング数だけ遅延させて出力している。
【００４１】
上記の回路構成によって、３画素加算回路５５，５画素加算回路５６及び７画素加算回路５７の何れにおいても、画素の画像データが新たに入力される度に、既加算値（前記第１累積加算値）に含まれる画像データのうちの最先に入力された画像データが減算され、横方向に連続する３画素の画像データの加算値（図２において「３×３用出力」として示す），横方向に連続する５画素の画像データの加算値（図２において「５×５用出力」として示す）及び横方向に連続する７画素の画像データの加算値（図２において「７×７用出力」として示す）が求められる。
【００４２】
縦方向累積加算回路５４には、図３に示すように、横方向累積加算回路５３の３行３列の処理対象エリア用の出力である「３×３用出力」，横方向累積加算回路５３の５行５列の処理対象エリア用の出力である「５×５用出力」及び横方向累積加算回路５３の７行７列の処理対象エリア用の出力である「７×７用出力」の夫々に対応して、３×３用縦方向累積加算回路６０，５×５用縦方向累積加算回路６１及び７×７用縦方向累積加算回路６２が設けられ、更に、３×３用縦方向累積加算回路６０，５×５用縦方向累積加算回路６１及び７×７用縦方向累積加算回路６２間でタイミング調整をするための遅延回路６３，６４と、３×３用縦方向累積加算回路６０，５×５用縦方向累積加算回路６１及び７×７用縦方向累積加算回路６２のうちのいずれか１つの出力を選択して出力するマルチプレクサ６５が備えられている。マルチプレクサ６５の出力選択用の制御信号としては、図９に示す加算＆領域特定回路４０の「第１〜第３区分領域出力」が使用される。
【００４３】
３×３用縦方向累積加算回路６０，５×５用縦方向累積加算回路６１及び７×７用縦方向累積加算回路６２の夫々は、ラスタ走査状態で順次に入力される前記横方向累積加算回路５３の出力値と後述する第２累積加算値とを加算する縦方向加算回路ＶＡとしての加算器６０ａ，６１ａ，６２ａと、ラスタ走査状態で順次に入力される前記横方向累積加算回路５３の出力値を、入力画像における前記処理対象エリアの行数分の画素数に対応する入力タイミング数だけ遅延させる第１縦方向遅延回路６０ｂ，６１ｂ，６２ｂと、前記縦方向加算回路ＶＡの加算値から前記第１縦方向遅延回路６０ｂ，６１ｂ，６２ｂの出力値を減算する縦方向減算回路ＶＲとしての減算器６０ｃ，６１ｃ，６２ｃと、前記横方向減算回路の出力値を、入力画像の１行分の画素数に対応する入力タイミング数だけ遅延させて前記第２累積加算値を出力する第２縦方向遅延回路６０ｄ，６１ｄ，６２ｄと、タイミング調整用のＤフリップフロップ６０ｅ，６１ｅ，６２ｅとが備えられている。
【００４４】
前記第１縦方向遅延回路６０ｂ，６１ｂ，６２ｂ及び第２縦方向遅延回路６０ｄ，６１ｄ，６２ｄは、いずれもＦＩＦＯメモリにて構成され、３×３用縦方向累積加算回路６０用の第１縦方向遅延回路６０ｂでは処理対象エリアの行数が３行であるので入力画像の３行分の画素数に対応する画像データの入力タイミング数だけ遅延させられるだけの記憶容量を有し、５×５用縦方向累積加算回路６１用の第１縦方向遅延回路６１ｂでは処理対象エリアの行数が５行であるので入力画像の５行分の画素数に対応する画像データの入力タイミング数だけ遅延させられるだけの記憶容量を有し、７×７用縦方向累積加算回路６２用の第１縦方向遅延回路６２ｂでは処理対象エリアの行数が７行であるので入力画像の７行分の画素数に対応する画像データの入力タイミング数だけ遅延させられるだけの記憶容量を有している。
【００４５】
上記の回路構成によって、３×３用縦方向累積加算回路６０，５×５用縦方向累積加算回路６１及び７×７用縦方向累積加算回路６２の何れにおいても、横方向に並ぶ３画素，５画素あるいは７画素の画像データが加算された画像データが新たに入力される度に、既加算値（前記第２累積加算値）に含まれる画像データのうちの最先に入力された画像データが減算される。ラスタ走査による画素配置と同様の見方をすると、前記第２縦方向遅延回路６０ｄ，６１ｄ，６２ｄの存在により、前記既加算値（前記第２累積加算値）は、夫々、縦方向に連続する３つ，５つ及び７つの画像データの加算値であり、この結果として、各縦方向減算回路ＶＲは、３行３列の処理対象エリア，５行５列の処理対象エリア及び７行７列の処理対象エリアについて、並行して、各処理対象エリアの正常画素の画像データの加算値を出力することになる。
３つの大きさの処理対象エリアのいずれを選択するかは前記着目画素毎に異なり、マルチプレクサ６５は、ラスタ走査状態の画素の画像データの入力と同期して、上述のように図９に示す加算＆領域特定回路４０の「第１〜第３区分領域出力」信号によって、いずれか１つの処理対象エリアについての加算値が選択されて出力される。尚、マルチプレクサ６５の選択対象入力と選択制御入力とは必要に応じて図示を省略する遅延回路等でタイミング調整が行われる。
【００４６】
以上のようにして前記最小エリア（処理対象エリア）内に存在する前記正常画素の画像データの加算値を求め、更に、除算回路１０３によって平均値を求めると、比較回路１０４においてその前記正常画素の画像データとの平均値と前記着目画素の画像データとの差が設定値以上であるときに、その着目画素が前記異常画像データにより構成されるものすなわちキズあるいは塵埃等が存在する画素であると特定する。つまり、比較する両者の画像データの差が小さいときは、前記着目画素は周囲の正常画素と変わるところがなく、本来は正常画像データであるものが、誤って前記異常画像データと推定されたものと判断しているのである。
従って、比較回路１０４は、前記異常画像データであると推定された画素の画像データと、その画素の周囲を前記処理対象エリアとした前記縦方向累積加算回路の出力値との比較により、前記異常画像データであると推定された画素が前記異常画像データであるか否かを確定する異常データ確定回路ＥＣとして機能する。
このようにして前記特徴画素であると特定された前記着目画素の赤色，緑色及び青色の画像データは、特徴画素補正回路３３において、例えば前記最小エリア内の前記正常画素の赤色，緑色及び青色夫々の画像データ及び着目画素自身の赤色，緑色及び青色の画像データによって更新されて、キズ消し処理される。
【００４７】
〔露光・現像装置ＥＰの概略構成〕
露光・現像装置ＥＰは、図１４に示すように、筐体内部に、画像入力装置ＩＲから受け取った露光用の画像データの画像を印画紙１上に露光形成する露光ユニット２０と、露光ユニット２０を制御する露光制御装置２１と、露光ユニット２０にて露光された印画紙１を現像処理する現像処理装置２２と、筐体上面に配置された印画紙マガジン２３から引き出された印画紙１を多数の搬送ローラ２５等にて現像処理装置２２へ搬送する印画紙搬送系ＰＴとが設けられている。露光ユニット２０には、ＰＬＺＴ微小光シャッターをライン状に配列した露光ヘッド２０ａが備えられており、ＰＬＺＴ光シャッタ方式を採用している。
露光・現像装置ＥＰの筐体外部には、図１５に示すように、現像処理部２２にて現像処理及び乾燥処理された印画紙２をオーダ毎に分類するためのソータ２６と、排出口２２ａから排出された印画紙２をソータ２６へ搬送するコンベア２７とが設けられている。
更に、印画紙搬送系ＰＴの搬送経路の途中には、印画紙マガジン２３から引き出された長尺の印画紙１を設定プリントサイズに切断するカッタ２８が備えられている。
【００４８】
〔写真プリントの作製動作〕
次に、上記構成の写真プリント装置ＤＰによる写真プリントの作製動作を概略的に説明する。
操作者が写真フィルムの駒画像について写真プリントの作製を指示入力したときは、主制御装置６は、フィルムスキャナ２に対して写真フィルムの読み取りを指令し、フィルムスキャナ２からその写真フィルムの画像データを順次受取って、画像処理装置１１にて上述の処理を含む画像処理が施されて内蔵されているメモリに記録する。
一方、操作者がメモリーカード，ＭＯあるいはＣＤ−Ｒ等の記録媒体に記録された画像データについて写真プリントの作製を指示入力したときは、主制御装置６は、外部入出力装置４の該当するドライブに画像データの読み取りを指令し、そのドライブから画像データを順次受取って、メモリに記録する。
【００４９】
主制御装置６は、入力された画像データに基づいてシミュレート演算部１０が求めたシミュレート画像をモニタ６ａに表示する。
操作者は、このモニタ６ａ上のシミュレート画像を観察して、適宜に操作卓６ｂから画像補正指示情報の入力操作を行う。
主制御装置６は、入力された前記画像補正指示情報を反映した状態で画像処理装置１１にて露光用の画像データを生成し、露光制御装置２１に送る。
露光制御装置２１は、印画紙搬送系ＰＴから得られる印画紙１の搬送情報に基づいて、印画紙１の前端が所定の露光開始位置まで搬送されて来たことを検知すると、露光ユニット２０の露光処理スピードに対応した速度で露光用画像データを露光ユニット２０へ順次送信する。
露光ユニット２０は、受け取った露光用画像データに基づいて露光ヘッド２０ａの各光シャッタを作動させて印画紙１にプリント画像の潜像を形成する。
露光ユニット２０にて露光処理された印画紙１は、印画紙搬送系ＰＴにて現像処理装置２２へ搬送されて、各現像処理タンクを順次通過することにより現像され、現像処理された印画紙１は、更に乾燥処理された後に排出口からコンベア２７上に排出され、ソータ２６にてオーダー毎にまとめられる。
【００５０】
〔別実施形態〕
以下、本発明の別実施形態を列記する。
（１）上記実施の形態では、本発明の画像処理装置を写真プリント装置ＤＰにおける写真フィルムのキズ消し処理に用いる場合を例示しているが、写真フィルムの駒画像を処理対象とするものに限らず、ぼかし処理等の各種のフィルタ処理にも本発明を適用できる。
この場合、前記データ設定回路ＤＳにて設定される前記処理用データは、処理対象の画像データによって自動的に求めても良いし、操作者が手動設定しても良い。
又、前記演算処理回路ＰＵの処理内容についても、上記実施の形態の乗算処理以外に、例えば加算処理等、画像処理の処理内容に応じて適宜変更できる。
（２）上記実施の形態では、前記処理対象エリアの大きさを３段階に設定する場合を例示しているが、前記処理対象エリアの大きさは所定の大きさに固定しても良いし、２段階あるいは４段階以上に設定するように構成しても良い。
前記処理対象エリアの大きさ自体も適宜に変更可能である。
【００５１】
（３）上記実施の形態では、データ設定回路ＤＳとして機能する条件判別回路３６は、前記異常画像データからなる画素（前記特徴画素）と推定される画素に「０」設定し、正常画素に「１」を設定する場合を例示しているが、条件判別回路３６の「状態出力」の出力ビット数を２ビット以上として、正常画素に「０」以外の任意の数値を設定しても良い。
（４）上記実施の形態では、写真フィルムの読取り画像データにキズ等による異常画像データが含まれるか否かを赤外線透過画像データのみによって判別しているが、赤色，緑色及び青色の画像データについても前記異常画像データの存否の判定に利用しても良い。
【００５２】
（５）上記実施の形態では、データ設定回路ＤＳは、入力される画素の画像データと設定判別値との比較により前記処理用データを設定する場合を例示しているが、例えば、いわゆるルックアップテーブルに入力画像データに応じた前記処理用データを記憶させておき、そのルックアップテーブルに順次に画素の画像データが入力されるに伴って、記憶されている前記処理用データを出力するように構成する等、データ設定回路ＤＳの具体構成は種々変更可能である。
【００５３】
【発明の効果】
上記請求項１記載の構成によれば、各画素の画像データがラスタ走査状態で順次に入力される状態で、画素の画像データと前記処理用データとを演算処理して、その演算結果を処理対象エリア内の画素について総加算するという処理を、先ず処理対象エリア内の横方向について加算処理を行い、その加算処理の結果を縦方向で加算処理することで、画像処理装置の回路構成を簡素化することができる。
【００５４】
又、上記請求項２記載の構成によれば、処理対象エリアの画素の画像データの横方向の加算については、新たに入力された画素の画像データを既加算値に加算するに伴って、その既加算値に含まれる画像データのうちの最も先行して入力された画素の画像データを減算することになり、前記横方向減算回路の出力として得られる前記横方向累積加算回路の出力は、常に、処理対象エリアの横幅分の画素の画像データについての加算値を出力することになる。
更に、処理対象エリアの画素の画像データの縦方向の加算については、新たに入力された前記横方向累積加算回路の出力値を既加算値に加算するに伴って、その既加算値に含まれる画像データのうちの最も先行して入力された前記横方向累積加算回路の出力値を減算することになり、前記縦方向減算回路の出力として得られる前記縦方向累積加算回路の出力は、常に、処理対象エリア内に存在する全ての画素の画像データについての加算値を出力することになる。
以上のような回路構成とすることで、画像処理装置は、最小構成としては、２組の加算器及び減算器と、遅延回路等とからなる極めて簡素な回路構成とすることができる。
【００５５】
又、上記請求項３記載の構成によれば、入力画像データに対して演算処理するための前記処理用データが、入力画像データによってダイナミックに変化する場合の画像処理に本発明を適用することができ、高機能な画像処理を高速且つ低コストで実現することができる。
又、上記請求項４記載の構成によれば、入力画像データによって前記処理対象エリアのサイズをダイナミックに変化させることを必要とする場合に、汎用のＣＰＵやＤＳＰによって画像処理したのでは、処理の複雑化によって処理速度が極めて低下してしまうが、横方向の加算処理と縦方向の加算処理とを分離して実行させることで、簡素な回路構成で対応することができる。
【００５６】
又、上記請求項５記載の構成によれば、写真フィルムのキズ消し処理の処理過程において、前記異常画像データと推定された画素の周囲を前記処理対象エリアとして、正常画素の画像データのみを加算対象とするように前記処理用データを設定し、前記横方向累積加算回路及び前記縦方向累積加算回路にて周囲の正常画素の平均的な画像データを求めてキズ等による異常画像データの特定に利用することで、写真フィルムの読み取り画像データにキズ等による異常画像データが存在するか否かの高精度の判別を、高速且つ低コストで行うことができるものとなった。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる要部ブロック構成図
【図２】本発明の実施の形態にかかる横方向累積加算回路の回路構成図
【図３】本発明の実施の形態にかかる縦方向累積加算回路の回路構成図
【図４】本発明の実施の形態にかかる最小領域特定回路のブロック構成図
【図５】本発明の実施の形態にかかる条件判別回路の回路構成図
【図６】本発明の実施の形態にかかる第１シフトレジスタの回路構成図
【図７】本発明の実施の形態にかかる第２シフトレジスタの回路構成図
【図８】本発明の実施の形態にかかる計数回路のブロック構成図
【図９】本発明の実施の形態にかかる加算＆領域特定回路の回路構成図
【図１０】本発明の実施の形態にかかる特徴画素確定回路のブロック構成図
【図１１】本発明の実施の形態にかかる画像処理装置のブロック構成図
【図１２】本発明の実施の形態にかかる第２シフトレジスタへのデータ取り込みを説明するための図
【図１３】本発明の実施の形態にかかる第２シフトレジスタに取り込まれたデータの状態を説明するための図
【図１４】本発明の実施の形態にかかる写真プリント装置の概略構成図
【図１５】本発明の実施の形態にかかる写真プリント装置の外観斜視図
【符号の説明】
５３                    横方向累積加算回路
５４                    縦方向累積加算回路
５８                    横方向遅延回路
６０ｂ，６１ｂ，６２ｂ  第１縦方向遅延回路
６０ｄ，６１ｄ，６２ｄ  第２縦方向遅延回路
ＡＳ                    エリアサイズ設定回路
ＤＳ                    データ設定回路
ＥＣ                    異常データ確定回路
ＨＡ                    横方向加算回路
ＨＲ                    横方向減算回路
ＰＵ                    演算処理回路
ＶＡ                    縦方向加算回路
ＶＲ                    縦方向減算回路
【図１】
2004236204.tif 000003
【図２】
2004236204.tif 000004
【図３】
2004236204.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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