(57)【要約】　　　（修正有）【課題】フラッシュメモリ素子のしきい値電圧を安定的に維持することを可能にした半導体メモリ素子の製造方法を提供する。【解決手段】半導体基板１にトレンチを形成した後、前記トレンチ内に素子分離膜５を形成する段階と、前記半導体基板上にスクリーン酸化膜を形成した後、マスクを用いたイオン注入工程によって三重構造のウェル７，８を形成する段階と、前記スクリーン酸化膜を除去した後、全体上部面にトンネル酸化膜１０及び第１ポリシリコン層を形成し、パターニングしてフローティングゲート１１を形成する段階と、全体上部面に誘電体膜１２及び第２ポリシリコン層１３を形成した後、パターニングして前記メモリセル地域の半導体基板上にコントロールゲートを形成する段階と、周辺回路地域の露出された前記半導体基板にしきい値電圧調節用イオンを注入する段階と、前記周辺回路地域の半導体基板上にゲート酸化膜及び第３ポリシリコン層を形成した後、パターニングしてトランジスタのゲートを形成する段階とを含むことを特徴とする。【選択図】　　　　図４
2004096093.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の素子分離領域にトレンチを形成した後、前記トレンチ内に素子分離膜を形成する段階と、
前記半導体基板上にスクリーン酸化膜を形成した後、所定のマスクを用いたイオン注入工程によって三重構造のウェルを形成する段階と、
前記スクリーン酸化膜を除去した後、全体上部面にトンネル酸化膜及び第１ポリシリコン層を形成し、パターニングしてメモリセル地域の前記半導体基板上にフローティングゲートを形成する段階と、
全体上部面に誘電体膜及び第２ポリシリコン層を形成した後、パターニングして前記メモリセル地域の半導体基板上にコントロールゲートを形成する段階と、
周辺回路地域の露出した前記半導体基板にしきい値電圧調節用イオンを注入する段階と、
前記周辺回路地域の半導体基板上にゲート酸化膜及び第３ポリシリコン層を形成した後、パターニングしてトランジスタのゲートを形成する段階とを含むことを特徴とする半導体メモリ素子の製造方法。
【請求項２】
前記三重構造のウェルが三重Ｎウェルと前記三重Ｎウェル内に形成されたＮウェルとからなることを特徴とする請求項１記載の半導体メモリ素子の製造方法。
【請求項３】
前記三重Ｎウェルは５Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２ドーズ量のＰ３１を１０００〜２０００ＫｅＶのエネルギーで注入して形成し、前記Ｎウェルは５Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２ドーズ量のＰ３１を５００〜１０００ＫｅＶのエネルギーで注入して形成することを特徴とする請求項２記載の半導体メモリ素子の製造方法。
【請求項４】
前記三重構造のウェルを形成する段階から、前記半導体基板の所定の深さに不活性イオンを注入した後、急速熱処理してイオン注入層を形成する段階をさらに含むことを特徴とする請求項１記載の半導体メモリ素子の製造方法。
【請求項５】
前記不活性イオンは、窒素（Ｎ２）であって、３０〜１００ＫｅＶのエネルギー及び１Ｅ１３〜５Ｅ１４ｉｏｎ／ｃｍ２のドーズ量で注入されることを特徴とする請求項４記載の半導体メモリ素子の製造方法。
【請求項６】
前記急速熱処理が９００〜１１００℃の温度及び窒素（Ｎ２）雰囲気中で５〜３０秒間行われることを特徴とする請求項４記載の半導体メモリ素子の製造方法。
【請求項７】
前記トンネル酸化膜を形成する前に、薄いＨＦ及びＳＣ−１溶液を用いて前記半導体基板の表面を洗浄する段階をさらに含むことを特徴とする請求項１記載の半導体メモリ素子の製造方法。
【請求項８】
前記トンネル酸化膜が７５０〜８００℃の温度で水素（Ｈ２）及び酸素（Ｏ２）を用いたウェット酸化工程で形成されることを特徴とする請求項１記載の半導体メモリ素子の製造方法。
【請求項９】
前記第１ポリシリコン層が５１０〜５５０℃の温度及び０．１〜３．０Ｔｏｒｒの圧力条件でＳｉＨ４又はＳｉ２Ｈ６のようなシリコンソースガスとＰＯＣｌ３又はＰＨ３ガスを用いたＬＰＣＶＤ（減圧化学気相成長）法で形成されることを特徴とする請求項１記載の半導体メモリ素子の製造方法。
【請求項１０】
前記第２ポリシリコン層が５３０〜５５０℃の温度及び１Ｔｏｒｒ以下の圧力条件でＳｉＨ４又はＳｉ２Ｈ６のようなシリコンソースガスとＰＨ３ガスを用いたＬＰＣＶＤ（減圧化学気相成長）法で形成されることを特徴とする請求項１記載の半導体メモリ素子の製造方法。
【請求項１１】
前記しきい値電圧調節用イオンは、ＢＦ２であって、１０〜５０ＫｅＶのエネルギー及び１Ｅ１１〜１Ｅ１４ｉｏｎ／ｃｍ２のドーズ量で注入されることを特徴とする請求項１記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子の製造方法に係り、さらに詳しくは、フラッシュメモリ素子のしきい値電圧を安定的に維持することを可能にした半導体メモリ素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、フラッシュメモリ素子は、データを格納するためのメモリセルアレイと、メモリセルアレイにデータを格納し、或いは格納されたデータを読み出すための周辺回路とからなる。メモリセル地域に形成されるそれぞれのメモリセルは、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが積層された構造のゲートと、ゲートの両側部の基板に形成されたソース及びドレインとからなり、フローティングゲートにホット電子（Ｈｏｔ　ｅｌｅｃｔｒｏｎ）が注入（Ｉｎｊｅｃｔｉｏｎ）されることによりプログラムされ、注入された電子が放電（Ｄｉｓｃｈａｒｇｅ）されることにより消去される。
【０００３】
このように構成されたフラッシュメモリセルのデータ保存能力は、フローティングゲートとコントロールゲートとの間に形成される誘電体膜の誘電率によって決定される。従って、高誘電率を得るために高温で蒸着工程を行って高密度の誘電体膜を形成させる。ところが、このように高温で工程を行うことにより、素子の特性に関するいろいろの問題点が発生する。特に、トランジスタのしきい値電圧が変動して素子の信頼性に影響を及ぼす。
【０００４】
Ｐ型基板を使用する一般的なＣＭＯＳ素子は、それぞれ異なるドーパントが注入されたウェルを備え、それぞれのウェルに形成されるＮＭＯＳ及びＰＭＯＳトランジスタのチャネル領域には、しきい値電圧の調節のためにＰ型のドーパントが注入される。ところが、ＰＭＯＳトランジスタの場合、製造過程で多段階の高温熱処理を経るため、ソース及びドレインに注入されたドーパントの拡散（Ｔｒａｎｓｉｅｎｔ　Ｅｎｈａｎｃｅｄ　Ｄｉｆｆｕｓｉｏｎ：ＴＥＤ）によって埋め込みチャネル（Ｂｕｒｉｅｄ　Ｃｈａｎｎｅｌ）における空乏層が増加してしきい値電圧が低くなる現象が発生する。このようなしきい値電圧の減少はウェーハ全体領域に亘って均一に見られており、しきい値電圧の安定化のためには接合の深さをさらに薄くしなければならないという難しさがある。
【０００５】
従来では、パッド酸化膜とパッド窒化膜をマスクとして用いて基板にシャロートレンチを形成し、その内部に素子分離膜を形成する。ＣＭＯＳ素子を形成するためにウェルを形成した後、それぞれの領域に形成されるべきトランジスタのしきい値電圧を調節するためにＰ型のしきい値電圧調節用イオンを注入する。この際、ＮＭＯＳトランジスタの場合にはＢ１１イオンを注入し、埋め込みチャネルを有するＰＭＯＳトランジスタの場合にはチャネルの深さを薄くするためにＢＦ２を注入する。その後、メモリセル地域及び周辺回路地域の半導体基板上にトンネル酸化膜及びポリシリコン層を形成し、ＬＰＣＶＤ（減圧化学気相成長）法で酸化膜／窒化膜／酸化膜からなるＯＮＯ構造の誘電体膜を形成する。メモリセル地域にマスクを形成した後、露出した周辺回路地域の誘電体膜、ポリシリコン層及びトンネル酸化膜を除去し、周辺回路地域の半導体基板上に高電圧用トランジスタ及び低電圧用トランジスタのゲートを形成するためにゲート酸化膜とポリシリコン層を形成する。その次に、一般的なフラッシュメモリ素子の製造工程に従って後続の工程を行う。
【０００６】
ところで、このような従来の製造方法を用いると、しきい値電圧を調節するために注入したＰ型のドーパントが後続の熱処理過程で拡散（ＴＥＤ）されるため、チャネル領域におけるイオンの濃度が減少し、これによりしきい値電圧の変動が発生する。図１ａは高温の熱処理段階が比較的少ないＳＲＡＭ素子のしきい値電圧の測定結果、図１ｂは高温の熱処理段階が多いフラッシュメモリ素子のしきい値電圧の測定結果であって、ＳＲＡＭは、パターンの大きい場合（線Ａ）と実際の大きさ（線Ｂ）の場合においていずれもしきい値電圧の変動が少ない反面、フラッシュメモリ素子は、しきい値電圧の変動が激しいことが分かる。また、フラッシュメモリ素子は、図２のようにウェーハ全体領域におけるしきい値電圧分布も不均一であった
【０００７】。
このようなしきい値電圧の変動と不均一な分布は、素子の信頼性に多くの影響を及ぼし、特に安定した電気的特性を有するトランジスタの実現を難しくする。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、半導体基板の所定の深さにイオン注入層を形成して、ウェルへのイオン注入の際、半導体基板の表面部にゲッタリングされたドーパントの下部拡散を防止させることにより、かかる欠点を解消することが可能な半導体メモリ素子の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板の素子分離領域にトレンチを形成した後、前記トレンチ内に素子分離膜を形成する段階と、前記半導体基板上にスクリーン酸化膜を形成した後、所定のマスクを用いたイオン注入工程によって三重構造のウェルを形成する段階と、前記スクリーン酸化膜を除去した後、全体上部面にトンネル酸化膜及び第１ポリシリコン層を形成し、パターニングしてメモリセル地域の前記半導体基板上にフローティングゲートを形成する段階と、全体上部面に誘電体膜及び第２ポリシリコン層を形成した後、パターニングして前記メモリセル地域の半導体基板上にコントロールゲートを形成する段階と、周辺回路地域の露出された前記半導体基板にしきい値電圧調節用イオンを注入する段階と、前記周辺回路地域の半導体基板上にゲート酸化膜及び第３ポリシリコン層を形成した後、パターニングしてトランジスタのゲートを形成する段階とを含むことを特徴とする。
【００１０】
前記三重構造のウェルを形成する段階から、前記半導体基板の所定の深さに不活性イオンを注入した後、急速熱処理してイオン注入層を形成する段階をさらに含むことを特徴とする。
【００１１】
前記不活性イオンは、窒素（Ｎ２）であって、３０〜１００ＫｅＶのエネルギー及び１Ｅ１３〜５Ｅ１４ｉｏｎ／ｃｍ２のドーズ量で注入され、前記急速熱処理は９００〜１１００℃の温度及び窒素雰囲気中で５〜３０秒間行われることを特徴とする。
【００１２】
前記しきい値電圧調節用イオンは、ＢＦ２であって、１０〜５０ＫｅＶのエネルギー及び１Ｅ１１〜１Ｅ１４ｉｏｎ／ｃｍ２のドーズ量で注入されることを特徴とする。
【００１３】
【発明の実施の形態】
以下、添付図面に基づいて本発明を詳細に説明する。
【００１４】
図３〜図５は本発明に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【００１５】
図３ａを参照すると、メモリセル地域及び周辺回路地域の半導体基板１上にパッド酸化膜２及びパッド窒化膜３を順次形成した後、素子分離マスクを用いてパターニングし、露出した部分の半導体基板１を所定の深さにエッチングしてシャロートレンチ４を形成する。
【００１６】
図３ｂを参照すると、前記トレンチ４が埋め込まれるように全体上部面に酸化膜を形成した後平坦化し、残留したパッド窒化膜３及びパッド酸化膜２を除去して前記トレンチ４内に素子分離膜５を形成させる。その後、ＰＭＯＳトランジスタが形成されるべき地域に三重構造のウェルを形成するために、前記半導体基板１上にスクリーン酸化膜６を形成し、所定のマスクを用いたイオン注入工程によって三重Ｎウェル７及びＮウェル８を形成する。この際、一定量以上のドーパントＰ３１は、図６に示すように半導体基板１の表面部にゲッタリングされるが、Ｃ部分のようにゲッタリングされるイオンの量が多いため、しきい値電圧調節用イオンＢＦ２の注入の際にカウンタドーピング（Ｃｏｕｎｔｅｒ　ｄｏｐｉｎｇ）の原因として作用する可能性がある。
【００１７】
前記三重Ｎウェル７は５Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２ドーズ量のＰ３１を１０００〜２０００ＫｅＶのエネルギーで注入して形成し、前記Ｎウェル８は５Ｅ１２〜５Ｅ１３ｉｏｎ／ｃｍ２ドーズ量のＰ３１を５００〜１０００ＫｅＶのエネルギーで注入して形成する。この際、ドーパントのチャネリング（Ｃｈａｎｎｅｌｉｎｇ）が防止されるように３〜１０°の傾斜角で注入する。
【００１８】
図３ｃを参照すると、前記半導体基板１の所定の深さに不活性イオンを注入した後、前記ウェル７及び８に注入されたイオンを活性化させ、前記不活性イオンの挙動が抑制されるように急速熱処理することにより、前記半導体基板１の所定の深さに不活性イオンが注入されたイオン注入層９を形成する。前記イオン注入層９は、後続の熱処理過程で前記半導体基板１の表面部にゲッタリングされたドーパントＰ３１が下部に拡散されることを防ぐ拡散防止層の役割を果たす。
【００１９】
前記不活性イオンは、窒素Ｎ２を使用し、半導体基板１の表面部にゲッタリングされたドーパントＰ３１の下部に注入されるように３０〜１００ＫｅＶのエネルギーで注入する。この際、ドーズ量は半導体基板１が非晶質化されないように１Ｅ１３〜５Ｅ１４ｉｏｎ／ｃｍ２に調節し、ドーパントのチャネルリングが防止されるように３〜１０°の傾斜角で注入する。
【００２０】
前記急速熱処理は９００〜１１００℃の温度及び窒素（Ｎ２）雰囲気中で５〜３０秒間実施し、ランプアップ（Ｌａｍｐ　ｕｐ）の比率は５０〜１００℃／ｓｅｃに調節する。
【００２１】
図４ａを参照すると、前記スクリーン酸化膜６を除去した後、前記半導体基板１上にトンネル酸化膜１０及びポリシリコン層１１を順次形成し、パターニングして前記メモリセル地域の半導体基板１上にフローティングゲート１１を形成する。この際、周辺回路地域のトンネル酸化膜１０及びポリシリコン層１１は前記フローティングゲート１１を形成するためのパターニング過程で除去される。
【００２２】
前記トンネル酸化膜１０を形成する前に、薄いＨＦ及びＳＣ−１溶液を用いて半導体基板１の表面を洗浄した後、７５０〜８００℃の温度で水素（Ｈ２）及び酸素（Ｏ２）を用いたウェット酸化工程でトンネル酸化膜１０を形成する。そして、５１０〜５５０℃の温度及び０．１〜３．０Ｔｏｒｒの圧力条件でＳｉＨ４又はＳｉ２Ｈ６のようなシリコンソースガスとＰＯＣｌ３又はＰＨ３ガスを用いたＬＰＣＶＤ（減圧化学気相成長）法でドープトポリシリコンを７００Å以上の厚さに蒸着してポリシリコン層１１を形成する。
【００２３】
図４ｂ及び図４ｃを参照すると、全体上部面に、下部酸化膜／窒化膜／上部酸化膜からなるＯＮＯ構造の誘電体膜１２と、コントロールゲートとして使用されるポリシリコン層１３とを順次形成する。前記誘電体膜１２は高密度を持たせるために高温で形成する。図４ｂはメモリセル地域を示し、図４ｃは周辺回路地域を示す。
【００２４】
前記下部酸化膜及び上部酸化膜は８１０〜８５０℃の温度及び１〜３Ｔｏｒｒ以下の低圧条件でＤＣＳ（ＳｉＨ２Ｃｌ２）及びＮ２Ｏ（又はＮＯ）ガスをソースとして用いたＬＰＣＶＤ法で形成し、前記窒化膜は８１０〜８５０℃の温度及び１〜３Ｔｏｒｒ以下の低圧条件でＳｉ３Ｎ４とＮ２Ｏ（又はＮＯ）ガスをソースとして用いたＬＰＣＶＤ法で形成する。
【００２５】
前記ポリシリコン層１３は５３０〜５５０℃の温度及び１Ｔｏｒｒ以下の圧力条件でＳｉＨ４又はＳｉ２Ｈ６のようなシリコンソースガスとＰＨ３ガスを用いたＬＰＣＶＤ法で形成する。
【００２６】
図５ａを参照すると、メモリセル地域にマスクを形成し、露出した周辺回路地域の誘電体膜１２とポリシリコン層１３を除去する。その後、埋め込みチャネルを形成するために、ＰＭＯＳトランジスタが形成されるべき周辺回路地域の半導体基板１にしきい値電圧（Ｖｔ）調節用イオンを薄く注入する。
【００２７】
しきい値電圧（Ｖｔ）調節用イオンは、Ｐ型ドーパントとして質量の大きいＢＦ２を使用し、１０〜５０ＫｅＶのエネルギー及び１Ｅ１１〜１Ｅ１４ｉｏｎ／ｃｍ２のドーズ量で注入するが、ドーパントのチャネリングが防止されるように３〜１０°の傾斜角で注入する。
【００２８】
図５ｂは、周辺回路地域に高電圧用トランジスタ及び低電圧用トランジスタを形成するために、図５ａの状態で前記半導体基板１上にゲート酸化膜１４及びポリシリコン層１５を順次形成し、ゲートマスクを用いたフォト及びエッチング工程で前記ポリシリコン層１５及びゲート酸化膜１４をパターニングしてトランジスタのゲート電極を形成する。この際、高電圧用トランジスタ及び低電圧用トランジスタのゲート酸化膜１４の厚さはそれぞれ異なる。
【００２９】
その後、一般的なフラッシュメモリ素子の製造工程によって後続の工程を行う。
【００３０】
【発明の効果】
上述したように、本発明は、半導体基板の所定の深さにイオン注入層を形成して、ウェルへのイオン注入の際に半導体基板の表面部にゲッタリングされたドーパントＰ３１の下部拡散が防止されるようにする。半導体基板の表面部にゲッタリングされたドーパントＰ３１は、低温でも容易に拡散（ＴＥＤ）され、埋め込みチャネルでカウンタドーピングの原因として作用するおそれがある。ところが、本発明では、このようなドーパントＰ３１の挙動を後続の熱処理過程で抑制させることにより、しきい値電圧調節用イオンの濃度が均一に維持される。従って、安定したしきい値電圧特性を有する高信頼性の素子を製造することができ、デザインルールの減少による素子の製造にも弾力的に適用することができる。
【図面の簡単な説明】
【図１】従来の半導体メモリ素子のしきい値電圧を測定したグラフである。
【図２】ウェーハ全体領域からしきい値電圧を測定したグラフである。
【図３】本発明を説明するための素子の断面図である。
【図４】本発明を説明するための素子の断面図である。
【図５】本発明を説明するための素子の断面図である。
【図６】本発明を説明するためのグラフである。
【符号の説明】
１　半導体基板
２　パッド酸化膜
３　パッド窒化膜
４　トレンチ
５　素子分離膜
６　スクリーン酸化膜
７　三重Ｎウェル
８　Ｎウェル
９　イオン注入層
１０　トンネル酸化膜
１１　フローティングゲート
１２　誘電体膜
１３及び１５　ポリシリコン層
１４　ゲート酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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