(57)【要約】【課題】大きな遅延時間を必要とする場合にも、簡単な構成でＬＳＩチップのレイアウト面積の増大を抑えて縮小化しつつ、精度の良い高品質な遅延信号を得ることができる遅延調整回路を提供する。【解決手段】ＬＳＩチップにおいて、全体として位相同期回路を形成し、そのチャージポンプ回路２０からの出力電流に対して、遅延回路６０の遅延調整機能により遅延時間を調整してオフセット電流を与えることにより、基準信号８０と帰還信号９０との間に位相差を発生させ、簡単な構成で、基準信号８０に対して一定の位相差を持って同期した遅延出力信号１００を得ることを可能にする。【選択図】　　図１
2004120443.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路において、その動作基準となる基準信号に対して、遅延量を調整して、一定の位相差を持って同期した信号を出力する遅延調整回路であって、２信号間の位相を比較しその位相差に応じたパルス幅の信号を出力する位相比較手段と、前記位相比較手段からの出力信号のパルス幅に応じた電流を出力するチャージポンプ手段と、前記チャージポンプ手段からの出力電流を遅延させる遅延手段と、前記遅延手段により遅延した電流を電圧に変換するためにその低域のみを通過させるフィルタ手段と、前記フィルタ手段からの電圧に応じて発振周波数を変化させる電圧制御発振手段と、前記電圧制御発振手段からの出力信号を分周して前記位相比較手段へ帰還信号として出力する分周手段とを備え、前記２信号の一方を基準信号とし、他方を前記分周手段からの帰還信号として、前記位相比較手段へ入力し、前記遅延手段により、前記チャージポンプ手段からの出力電流に対して、その遅延時間を調整して、前記基準信号に対する遅延量を調整し、前記分周手段から、前記基準信号に対して一定の位相差を持って同期した信号を出力するよう構成したことを特徴とする遅延調整回路。
【請求項２】
前記遅延手段に、前記チャージポンプ手段からの出力電流に対する遅延時間を調整するための少なくとも１つの電流源と、前記電流源による遅延時間の調整を制御する制御回路とを設けたことを特徴とする請求項１に記載の遅延調整回路。
【請求項３】
前記遅延手段は、前記制御回路が、前記電流源により前記遅延時間を連続的に調整可能なように制御するよう構成したことを特徴とする請求項２に記載の遅延調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路において、その動作基準となる基準信号に対して、遅延量を調整することにより、一定の位相差を持って同期した信号を生成する遅延調整回路に関するものである。
【０００２】
【従来の技術】
通常、半導体集積回路（ＬＳＩチップ）には、動作目的が異なる複数の機能ブロックが含まれる場合が多く、それらの機能ブロックを個別タイミングで動作させるためには、各機能ブロックの動作タイミングに対応した複数のクロック信号が必要である。
【０００３】
このようなＬＳＩにおいては、その起動時に、各機能ブロックの動作基準となる内部クロック信号を生成する際に、各機能ブロックのセットアップタイムおよびホールドタイムのマージンを拡大するために、外部から入力されるクロック信号に対して、遅延量の調整を行うことにより、一定の位相差を持って同期した内部クロック信号を生成する遅延調整回路が設けられている。この内部クロック信号の遅延調整には、遅延調整回路として位相同期回路（ＰＬＬ回路）の利用が適している（例えば、特許文献１を参照）。
【０００４】
以上のような従来の遅延調整回路について、図面を参照しながら、以下に説明する。
図６は位相同期回路を用いた従来の遅延調整回路の構成を示すブロック図である。図６において、６０”は外部クロック信号である基準信号８０を遅延させるための遅延回路、１０は遅延回路６０”により遅延された信号と帰還信号９０の位相を比較するための位相比較器、２０は位相比較器１０の比較結果である位相差に応じて、次段のローパスフィルタ３０を充放電するための電流を出力するチャージポンプ回路、３０はチャージポンプ回路２０からの充放電電流を電圧に変換するためにその低域のみを通過させるローパスフィルタ、４０はローパスフィルタ３０の出力電圧に応じて発振周波数を制御する電圧制御発振器、５０は電圧制御発振器４０からの出力信号の発振周波数を、基準信号８０に合わせるために分周し、その出力信号を位相比較器１０への帰還信号９０として出力する分周器である。
【０００５】
以上のように構成された遅延調整回路においては、通常、出力信号１００は、例えば分周器５０内に逓倍器をも構成して設け、その逓倍器により所望の逓倍数で逓倍された後に分周器５０から出力される。つまり、従来の内部のクロック調整は、遅延回路６０”で遅延されたクロック信号を位相同期回路で位相同期することにより、ＬＳＩチップ内の各機能ブロックの動作基準となる内部クロック信号の信号品質を確保していた。
【０００６】
図７は従来の遅延調整回路における遅延回路６０”の構成例を示す回路図である。抵抗と容量で信号が遅延され、インバータで波形整形される。また、図８は従来の遅延調整回路における遅延回路６０”の別の構成例を示す回路図である。インバータを多数接続し、インバータの入力と出力間の遅延を利用する回路である。
【０００７】
【特許文献１】
特開２０００−３１８１８号公報
【０００８】
【発明が解決しようとする課題】
しかしながら上記に説明した従来の遅延調整回路のように、遅延回路６０”として、図７に示すような抵抗と容量を用いて遅延回路６０”を実現する場合には、必要な遅延時間が大きくなれば、抵抗と容量の値を大きくする必要があり、レイアウト面積が大きくなるという問題点を有していた。
【０００９】
また、図８に示すようなインバータを用いて遅延回路６０”を実現する場合には、必要な遅延時間が大きくなれば、インバータの段数を多くする必要があり、図７の場合と同様にレイアウト面積が大きくなるという問題点を有していた。
【００１０】
また、ある一定の遅延時間を実現するためには、ＬＳＩチップを生産する際のプロセスの変動を考慮して、いくつかの遅延時間が実現できるよう複数の遅延回路を構成しておき、それらから所望の１つの遅延回路を選択する手法がとられる。この場合も遅延回路を複数構成する必要があり、レイアウト面積が大きくなるという問題点を有していた。
【００１１】
本発明は、上記従来の問題点を解決するもので、大きな遅延時間を必要とする場合にも、簡単な構成でＬＳＩチップのレイアウト面積の増大を抑えて縮小化しつつ、精度の良い高品質な遅延信号を得ることができる遅延調整回路を提供する。
【００１２】
【課題を解決するための手段】
上記の課題を解決するために本発明の請求項１に記載の遅延調整回路は、半導体集積回路において、その動作基準となる基準信号に対して、遅延量を調整して、一定の位相差を持って同期した信号を出力する遅延調整回路であって、２信号間の位相を比較しその位相差に応じたパルス幅の信号を出力する位相比較手段と、前記位相比較手段からの出力信号のパルス幅に応じた電流を出力するチャージポンプ手段と、前記チャージポンプ手段からの出力電流を遅延させる遅延手段と、前記遅延手段により遅延した電流を電圧に変換するためにその低域のみを通過させるフィルタ手段と、前記フィルタ手段からの電圧に応じて発振周波数を変化させる電圧制御発振手段と、前記電圧制御発振手段からの出力信号を分周して前記位相比較手段へ帰還信号として出力する分周手段とを備え、前記２信号の一方を基準信号とし、他方を前記分周手段からの帰還信号として、前記位相比較手段へ入力し、前記遅延手段により、前記チャージポンプ手段からの出力電流に対して、その遅延時間を調整して、前記基準信号に対する遅延量を調整し、前記分周手段から、前記基準信号に対して一定の位相差を持って同期した信号を出力するよう構成したことを特徴とする。
【００１３】
また、本発明の請求項２に記載の遅延調整回路は、請求項１に記載の遅延調整回路であって、前記遅延手段に、前記チャージポンプ手段からの出力電流に対する遅延時間を調整するための少なくとも１つの電流源と、前記電流源による遅延時間の調整を制御する制御回路とを設けた構成としたことを特徴とする。
【００１４】
また、本発明の請求項３に記載の遅延調整回路は、請求項２に記載の遅延調整回路であって、前記遅延手段は、前記制御回路が、前記電流源により前記遅延時間を連続的に調整可能なように制御するよう構成したことを特徴とする。
【００１５】
以上により、半導体集積回路チップにおいて、全体として位相同期回路を形成し、そのチャージポンプ手段からの出力電流に対して、遅延手段の遅延調整機能により遅延時間を調整してオフセット電流を与えることにより、基準信号と出力信号との間に位相差を発生させ、簡単な構成で、基準信号に対して一定の位相差を持って同期した遅延出力信号を得ることができる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を示す遅延調整回路について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の遅延調整回路を説明する。
【００１７】
図１は本実施の形態１の遅延調整回路の構成を示すブロック図である。図１において、１０は位相比較器、２０はチャージポンプ回路、３０はローパスフィルタ（ＬＰＦ）、４０は電圧制御発振器（ＶＣＯ）、５０は分周器、６０は遅延回路である。
【００１８】
半導体集積回路（ＬＳＩ）チップの外部から入力されるクロックであり、ＬＳＩの動作基準となる基準信号８０は、位相比較器１０の一方の入力に接続されており、位相比較器１０の他方の入力は分周器５０からの帰還信号９０に接続されている。そして、位相比較器１０の出力は、チャージポンプ回路２０の入力に接続されている。
【００１９】
チャージポンプ回路２０の出力と遅延回路６０の出力は、ローパスフィルタ３０の入力に接続されている。ローパスフィルタ３０の出力は、電圧制御発振器４０の入力に接続されている。
【００２０】
電圧制御発振器４０の出力は、分周器５０の入力に接続されている。さらに、分周器５０の出力は、帰還信号９０として位相比較器１０に接続されるとともに、例えば分周器５０内に設けられた逓倍器（図示せず）によって、任意の逓倍数で逓倍され出力信号１００として出力される。
【００２１】
次に、本実施の形態１の遅延調整回路におけるチャージポンプ回路２０と遅延回路６０とローパスフィルタ３０の詳細構成を説明する。
図２は本実施の形態１の遅延調整回路におけるチャージポンプ回路２０と遅延回路６０とローパスフィルタ３０の各内部構成および接続を示す回路図である。図２において、チャージポンプ回路２０は、ローパスフィルタ３０に対して、充電電流を流すためのスイッチ２３と電流源２４、および、放電電流を流すためのスイッチ２６と電流源２５からなる。２１および２２はそれぞれ位相比較器１０の出力信号である。遅延回路６０は電流源６１からなる。また、ローパスフィルタ３０は、抵抗と容量からなるフィルタである。
【００２２】
以上のように構成された遅延調整回路について、その動作を図面を参照しながら以下に説明する。
図３は本実施の形態１の遅延調整回路の動作原理を示す概念図である。ここでは、位相比較器１０とチャージポンプ回路３０と遅延回路６０の特性をあらわしている。横軸Ｔｄは基準信号８０と帰還信号９０の位相差を表し、縦軸Ｉｆｉはローパスフィルタ３０への充放電電流を表している。
【００２３】
また、直線Ａは、チャージポンプ回路２０のみ（遅延機能なし）の場合の位相差（Ｔｄ）−充放電電流（Ｉｆｉ）特性をあらわしている（原理を説明するため、理想的な特性としている）。これに、遅延回路６０の電流源６１により、Ｉｏｆｆなる電流を流すと、直線Ｂのような充放電電流特性となる。この電流源６１は、トランジスタによって形成することが可能である。
【００２４】
よって、図１のブロック図に示すように、回路全体として位相同期回路を構成しており、チャージポンプ回路およびローパスフィルタ３０による充放電電流特性が直線Ｂのような位相同期回路として動作する。つまり、図３のＴｏｆｆの点でロックし、基準信号８０と帰還信号９０の遅延時間がＴｏｆｆとなる遅延調整回路を構成することができる。
【００２５】
以上のように、遅延回路６０をトランジスタによる電流源で実現しているため、従来の抵抗と容量で遅延を実現する場合や、インバータで遅延を実現する場合にくらべて、ＬＳＩチップ上でのレイアウト面積の縮小化が図れる。また、全体構成として、位相同期回路構成であるため、その出力信号の品質を高くすることができる。
【００２６】
なお、本実施の形態１では、遅延回路６０の電流源６１としてローパスフィルタ３０を充電するような電流源としたが、ローパスフィルタ３０を放電するような電流源としてもよい。ただし、この場合の基準信号８０と帰還信号９０の位相関係は逆転する。
（実施の形態２）
本発明の実施の形態２の遅延調整回路を説明する。
【００２７】
図４は本実施の形態２の遅延調整回路の構成を示すブロック図である。図４において、１０は位相比較器、２０はチャージポンプ回路、３０はローパスフィルタ、４０は電圧制御発振器、５０は分周器、６０’は遅延回路である。
【００２８】
外部からのクロックである基準信号８０は、位相比較器１０の一方の入力に接続されており、位相比較器１０の他方の入力は帰還信号９０に接続されている。位相比較器１０の出力は、チャージポンプ回路２０の入力に接続されている。遅延回路６０には遅延時間制御信号７０が入力されている。
【００２９】
チャージポンプ回路２０の出力と遅延回路６０’の出力は、ローパスフィルタ３０の入力に接続されている。ローパスフィルタ３０の出力は、電圧制御発振器４０の入力に接続されている。電圧制御発振器４０の出力は、分周器５０の入力に接続されている。さらに、分周器５０の出力は、帰還信号９０として位相比較器１０に接続されるとともに、例えば分周器５０内に設けられた逓倍器により任意の逓倍数で逓倍して出力信号１００として出力される。
【００３０】
次に、本実施の形態２の遅延調整回路におけるチャージポンプ回路２０と遅延回路６０’とローパスフィルタ３０の詳細構成を説明する。
図５は本実施の形態２の遅延調整回路におけるチャージポンプ回路２０と遅延回路６０’とローパスフィルタ３０の各内部構成および接続を示す回路図である。図５において、チャージポンプ回路２０は、ローパスフィルタ３０に対して、充電電流を流すためのスイッチ２３と電流源２４、および、放電電流を流すためのスイッチ２６と電流源２５からなる。２１および２２はそれぞれ位相比較器１０の出力信号である。遅延回路６０’は、複数の電流源６１と複数のスイッチ６２からなる。また、ローパスフィルタ３０は、抵抗と容量からなるフィルタである。
【００３１】
以上のように構成された遅延調整回路について、その動作を図面を参照しながら以下に説明する。
基本的な動作原理は実施の形態１の遅延調整回路と同じである。遅延回路６０’として、多数の電流源６１とそれらの接続をオンオフ（ＯＮ／ＯＦＦ）制御するスイッチ６２が接続されている。ここでは、遅延量を選択するための遅延時間制御信号７０によりスイッチ６２をＯＮ／ＯＦＦすることにより、電流源６１より流れる電流量を制御して、任意の遅延時間を実現することができる。
【００３２】
本実施の形態２では、遅延回路６０’をトランジスタによる電流源で実現しているため、従来のようなインバータを多数段接続して実現する遅延調整回路に比べてレイアウト面積の縮小化が図れる。また、全体構成として、位相同期回路であるため、その出力信号の品質は高い。
【００３３】
なお、本実施の形態２では、遅延回路６０’の電流源６１としてローパスフィルタ３０を充電するような電流源としたが、ローパスフィルタ３０を放電するような電流源としてもよい。ただし、この場合は、基準信号８０と帰還信号９０の位相関係は逆転する。
【００３４】
【発明の効果】
以上のように本発明によれば、半導体集積回路チップにおいて、全体として位相同期回路を形成し、そのチャージポンプ手段からの出力電流に対して、遅延手段の遅延調整機能により遅延時間を調整してオフセット電流を与えることにより、基準信号と出力信号との間に位相差を発生させ、簡単な構成で、基準信号に対して一定の位相差を持って同期した遅延出力信号を得ることができる。
【００３５】
そのため、大きな遅延時間を必要とする場合にも、簡単な構成で半導体集積回路チップのレイアウト面積の増大を抑えて縮小化しつつ、精度の良い高品質な遅延信号を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の遅延調整回路の構成を示すブロック図
【図２】同実施の形態１の遅延調整回路におけるチャージポンプ回路と遅延回路とローパスフィルタの各内部構成および接続を示す回路図
【図３】同実施の形態１の遅延調整回路における動作原理を示す概念図
【図４】本発明の実施の形態２の遅延調整回路の構成を示すブロック図
【図５】同実施の形態２の遅延調整回路におけるチャージポンプ回路と遅延回路とローパスフィルタの各内部構成および接続を示す回路図
【図６】従来の遅延調整回路の構成を示すブロック図
【図７】同従来例の遅延調整回路における遅延回路の構成例を示す回路図
【図８】同従来例の遅延調整回路における遅延回路の別の構成例を示す回路図
【符号の説明】
１０　　位相比較器
２０　　チャージポンプ回路
３０　　ローパスフィルタ（ＬＰＦ）
４０　　電圧制御発振回路（ＶＣＯ）
５０　　分周器
６０、６０’、６０”　　遅延回路
【図１】
2004120443.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004120443.tif 000008
【図７】
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【図８】
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