(57)【要約】【課題】高速信号を伝送するバス配線の伝播遅延調整を、設計時に行うことを容易にすることを目的とする。【解決手段】複数のＩＣ間を高速のバス信号配線群で伝送するプリント配線板において、バス信号配線群の配線周囲の絶縁体を、一方のＩＣ側の絶縁体とは異なる絶縁体で他方のＩＣ側を形成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数のＩＣ間を高速のバス信号配線群で伝送するプリント配線板において、バス信号配線群の配線周囲の絶縁体を、一方のＩＣ側の絶縁体とは異なる絶縁体で他方のＩＣ側を形成し、各バス信号の到達に費やす遅延時間を調整することを特徴とするプリント配線板。
【請求項２】
請求項１に記載のバス配線群において、周囲の絶縁体の電気特性に応じて、配線幅を調整し、グラウンドに対するインピーダンス特性を一定に保つことを特徴とする請求項１に記載のプリント配線板。
【請求項３】
請求項１に記載のバス配線群において、バス配線群の配線経路の一部が、プリント配線板の最外層を配線し、かつ最外層配線部の区間で、プリント配線板基材と異なる絶縁体部材が、配線の上部に配置されていることを特徴とする請求項１に記載のプリント配線板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＣ間を高速のバス信号を伝送する際の、各バス信号配線の遅延時間を調整するためのプリント配線板の構造・配線に関する。
【０００２】
【従来の技術】
従来、ＰＣなどで使用されるＳＤＲＡＭメモリやＤＤＲメモリなどに代表されるように、二つのＩＣの間には、複数のバス信号配線を用いて、多ビットの伝送を行っていることが多い。このようなシステムでは、ＣＬＫ同期のシステムが構成されており、その同期システムを正常に動作させるには、ＣＬＫに対するシステムタイミングを守る必要がある。言いかえると、送信ＩＣから受信ＩＣへの到達するまでの時間が定まった範囲にあることで、各々のＩＣ間でデータの読み書きを可能としている。
【０００３】
近年の電子機器の高速化に伴い、信号周波数の高周波化が加速している中で、時間に換算すると、ごく短い時間の中で、データの読み書きを実現する必要がある。低い周波数で動作する場合には、プリント配線板上の配線そのものを伝播する時間は、システムタイミングからみて無視できるものであったので、配線の接続を間違わなければ、動作するものであった。
【０００４】
しかしながら、読み書きに許容される時間が短くなるにつれ、プリント配線板上の伝播による遅延時間、いわゆる配線遅延時間は、無視できなくなり、配線設計時から調整する必要が生じてきている。特に、多ビットのデータを送受信する場合には、数十本からなる配線で遅延時間を調整することになる。
【０００５】
従来の遅延時間の調整手段としては、図に示す様に、配線そのものの長さを同じ長さ、もしくは所望の長さにするのに、配線自体を折り返す、所謂ミアンダ配線をすることが多い。さらに、特開２００２−１１１３２４号公報（先行特許１）に示されている様に、配線する配線層を、表層と内層とに分けて配線を施すこともある。これは、表層配線の場合には、プリント配線板の外部にある空気の影響により、配線周囲の実効的な誘電率が低くなり、内層を伝播する場合の伝播速度とは異なることを利用したものである。
【０００６】
【特許文献１】
特開２００２−１１１３２４号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、例えば、配線自体の長さを当長に調整して等遅延とする場合には、図９のように、短い配線を配線長の長い配線に併せていくことになり、結果として、十分な配線スペースが必要になり、プリント配線板の高密度化や配線の自由度を失うことになる。また、配線の設計時間も増えてしまう。
【０００８】
一方、配線層を使い分ける手段をとる場合には、遅延時間の調整幅を、単一層だけで配線する時よりも広がり、自由度は大きく改善される。しかしながら、図１０のように、例えば、ＣＰＵとＤＩＭＭメモリのように、各々の端子間が一致しているとは限らず、ブロックだけで見ても、配線の長短が発生する。この場合、配線長のばらつきそのものはなくならず、配線の遅延時間を調整するのに、表層と内層を往来する分、場合によっては調整が煩雑になることもある。
【０００９】
【課題を解決するための手段】
前記の課題を解決するため本発明では、複数のＩＣ間を高速のバス信号配線群で伝送するプリント配線板において、バス信号配線群の配線周囲の絶縁体を、一方のＩＣ側の絶縁体と他方のＩＣ側の絶縁体を異なる電気特性を持つ絶縁体で形成する。信号配線の配線経路に沿って、その周囲の絶縁体を二つの領域に分けることによって、各領域を伝播する伝播速度を変えることが可能となる。このようにすることで、同一の配線層で各バス配線を結線した場合、同じ長さであっても、絶縁体の分割する箇所を変更することで、遅延時間を調整することが可能となる。このため、部品のレイアウトに応じて、バス配線同士の配線の長短が発生しても、等遅延などの所望の遅延時間差を持たせることができる。
【００１０】
ここで、配線周囲の絶縁体を、配線経路の途中で変わることになるので、バス信号配線とグラウンド間のインピーダンス特性も、ともに変わってしまう。信号配線のインピーダンス特性が変化すると、変化点で反射現象が起きてしまい、場合よっては遅延時間のばらつきを生み出してしまう。そこで本発明においては、二つの領域ごとに配線幅も変化させて、所望のインピーダンス値を一定とすることで、遅延時間のばらつきを抑えるプリント配線板も提案している。
【００１１】
また、本発明においては、バス配線群の配線経路の一部を、プリント配線板の最外層で配線し、その最外層配線部の区間で、領域を二つにわけて、そのうちの一つの領域で、プリント配線板の基材とは異なる絶縁体部材が、配線の上部に配置することで、配線の伝播速度を変化させるプリント配線板を提案している。
【００１２】
【発明の実施の形態】
次に、本発明の実施の形態を、図面を参照して説明する。
【００１３】
図９は従来の手段を示したものである。図中１はプリント配線板の一部を示す。２はプリント配線板１の上面に位置したＣＰＵである。３はＤＩＭＭコネクタであり、ＤＩＭＭメモリを装着している。ＣＰＵ２とＤＩＭＭコネクタ３間には、アドレス信号やデータ信号などの複数のバス信号配線群５によって配線が結線され、信号の送受信を行う。図中、バス信号配線群５は単一の配線層で配線され、その周囲には、絶縁体によって配線が固定されている。
【００１４】
ここでバス信号配線群５を実際に設計すると、図１０に示す様な配線が施される。図中、ＣＰＵ２とＤＩＭＭコネクタ３の端子間距離に違いがあることや配列位置が対称でないので、配線をただつなぐだけでは、配線長差が発生してしまい、配線遅延の時間にも差が生じることになる。この場合、同一配線層における伝播速度は同じであるので、全ての配線の配線遅延時間を揃えるためには、１本１本の配線を同じ長さになるように、配線経路の途中で折り返す構造、所謂ミアンダ配線６を施している。
【００１５】
一方、本発明においては、図２・図３に示すように、信号配線の配線経路に沿って、その周囲の絶縁体を７（領域Ａ）と７’（領域Ｂ）に分けることによって、各領域を伝播する伝播速度を変えることが可能となる。領域ＡとＢの絶縁体の誘電率をεＡとし、透磁率をμＡとすると、
領域Ａの伝播速度ｖＡは次の式（１）で表せる。
【外１】
2004356251.tif 000003
【００１６】
ここで、ｃは光速を表している。
【００１７】
また、同様に領域Ｂの伝播速度ｖＢは、絶縁体の誘電率をεＢとし、透磁率をμＢとすると、次の式（２）のようになる。
【外２】
2004356251.tif 000004
【００１８】
この配線における配線遅延時間Ｔは、領域Ａを通る配線長がＬＡ、領域Ｂを通る配線長がＬＢとすると、
Ｔ＝ｖＡ×ＬＡ＋ｖＢ×ＬＢ・・・（３）
のように、表せる。
【００１９】
図４のように、８本のバス配線があり、等遅延時間Ｔ０に調整する場合には、各配線の長さを配線１（ＬＡ１、ＬＢ１）〜配線１（ＬＡ８、ＬＢ８）と仮定した場合、
Ｔ０＝ｖＡ×ＬＡ８＋ｖＢ×ＬＢ８＝……＝ｖＡ×ＬＡ８＋ｖＢ×ＬＢ８・・・（４）
を満たすように各配線の長さを設定し、領域Ａ及び領域Ｂを設けることで、各配線の配線遅延時間を調整することが可能であり、等遅延ではなく、所望の遅延時間差をつける場合であっても、領域Ａの設ける部分を変えるだけでよい。従って、図４のような構成にすることにより、配線板設計時の配線長調整の必要もなく、配線スペースの自由度もあげることが可能となる。
【００２０】
（第一の実施の形態）
図１、図２、図３は、本発明による第一の実施の形態を示すものであり、従来の技術で示した図９、図１０と同一の部材には同一の符号を付してある。
【００２１】
図中１はプリント配線板の一部を示す。２はプリント配線板１の上面に位置したＣＰＵである。３は、ＤＩＭＭメモリを装着可能なＤＩＭＭコネクタである。ＣＰＵ２とＤＩＭＭコネクタ３間には、アドレス信号やデータ信号などの複数のバス信号配線群５によって配線が結線され、信号の送受信を行う。図中、バス信号配線群５は単一の配線層で配線され、その周囲に位置する絶縁体は、ＣＰＵ２側の７（領域Ａ）が部分的に設けられ、それ以外のＤＩＭＭコネクタ３を含む７’（領域Ｂ）でプリント配線板は構成する。ここで、各々の信号配線は、図２の上面図、図３の配線方向での断面図に示すように、絶縁体で周囲が埋められている。
【００２２】
前記の構成にすることによって、各バス配線の伝播速度は、領域Ａと領域Ｂで異なる速度を持つことになる。すなわち、部品レイアウトの都合上、配線の長短が発生しても、各配線の領域Ａと領域Ｂの分割位置を変更することで、遅延時間が調整可能となる。また、配線長調整をする必要がなくなるので、配線設計の時間も短くなる。さらに、配線スペースもミアンダ配線を施すより、縮小できるので、部品レイアウトを含む設計の自由度も上がる。
【００２３】
ここで、本実施例では、二つの異なる絶縁体で、バス配線群の周囲を構成したが、三つ以上の複数の絶縁体で構成してもよく、また、配線層を入れ替えても良い。
【００２４】
また、本実施例では、ＣＰＵ２とＤＩＭＭコネクタ３で説明したが、これ以外のＩＣやＩＣを搭載したプリント配線板でもよく、三つ以上の複数のＩＣであってもよい。
【００２５】
さらに、図５の本実施例の変形例に示す様に、バス配線群５の周囲を二つの絶縁体で構成した場合に、均一な配線幅で配線を施すと、グラウンドに対するインピーダンスが変化するので、領域Ａの配線幅と領域Ｂの配線幅を異なる幅に変更して、インピーダンスが一定になるようにして、反射現象を防いでもよい。
【００２６】
また、図６の本実施例の変形例に示す様に、図１では、ＣＰＵ２とＤＩＭＭコネクタ３の間を放射状に配線していたが、軽微な折れ曲がりがあってもよく、配線スペースの効率をより上げることができる。
【００２７】
（第二の実施の形態）
図７、図８は、本発明による第二の実施の形態を示すものであり、従来の技術で示した図９、１０と同一の部材には同一の符号を付してある。
【００２８】
図中１はプリント配線板の一部を示す。２はプリント配線板１の上面に位置したＣＰＵである。３は、ＤＩＭＭメモリを装着可能なＤＩＭＭコネクタである。ＣＰＵ２とＤＩＭＭコネクタ３間には、アドレス信号やデータ信号などの複数のバス信号配線群５によって配線が結線され、信号の送受信を行う。図中、バス信号配線群５はプリント配線板１の表層で配線されている。図８の配線方向の断面図に示す様に、配線の周囲に位置する絶縁体は、配線の下層は、プリント配線板１の基材となるＦＲ−４材料１４で構成されている。一方、配線の上層では、１３（領域Ａ）を除く、プリント配線板１の全体の領域では通常、よく用いられる絶縁体であるレジスト１５を塗布する構成となっている。
【００２９】
一方の１３（領域Ａ）の配線の上層には、ゴムフェライト１６が配置されており、レジスト層１５よりも厚い高さを持って構成する。
【００３０】
前記の構成にすることによって、各バス配線の伝播速度は、領域Ｂのレジスト層は通常、比誘電率で約３、透磁率で約１であるので、ゴムフェライトはそれよりも大きい誘電率と透磁率を持つものとする。この場合には、領域Ｂよりも領域Ａの伝播速度は遅くなる。すなわち、部品レイアウトの都合上、配線の長短が発生しても、各配線の領域Ａと領域Ｂの分割位置を変更することで、遅延時間が調整可能となる。また、ゴムフェライトなどのプリント配線板基材を、外側から装着することができるので、製造も容易である。
【００３１】
【発明の効果】
以上説明したように、本発明によれば複数のＩＣ間を高速のバス信号配線群で伝送するプリント配線板において、バス信号配線群の配線周囲の絶縁体を、一方のＩＣ側の絶縁体とは異なる絶縁体で他方のＩＣ側を形成し、各バス信号配線の遅延時間を調整することが容易に可能になる。
【００３２】
また、プリント配線板のバス信号配線の領域を二つに分け、異なる絶縁体で配線周囲を構成することで、配線設計時の配線毎の長さ調整をする手間を省くことができ、部品レイアウトを含む配線スペースの自由度も向上する。
【００３３】
また、バス配線を表層で配線し、プリント配線板の基材とは異なる絶縁体を、表層配線部で装着することで、遅延時間調整のための電気特性の変化を容易に製造することが可能になる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態を示す、プリント配線板の要部詳細図。
【図２】本発明の第一の実施の形態を示す、プリント配線板のバス配線部の上面図。
【図３】本発明の第一の実施の形態を示す、バス配線部の配線方向の断面図。
【図４】本発明の第一の実施の形態を説明する、バス配線部の一部の上面図。
【図５】本発明の第一の実施の形態の変形例を示す、バス配線部の一部の上面図。
【図６】本発明の第一の実施の形態の変形例を示す、プリント配線板の要部詳細図。
【図７】本発明の第二の実施の形態を示す、プリント配線板の要部詳細図。
【図８】本発明の第二の実施の形態を示す、バス配線部の配線方向の断面図。
【図９】従来例を示すプリント配線板の要部斜視図。
【図１０】従来例を示すプリント配線板の要部上面図。
【符号の説明】
１  プリント配線板
２  ＣＰＵ
３  ＤＩＭＭコネクタ
４  ＤＩＭＭＭメモリ
５  信号配線群
６  ミアンダ配線部
７  領域Ａの絶縁体
７’  領域Ｂの絶縁体
８、８’  ＩＣ
９  信号配線
１０  ＩＣ端子
１１  領域の分割点
１２  幅調整された信号配線
１３  変形した領域Ａの絶縁体
１４  ＦＲ−４材料
１５  レジスト層
１６  ゴムフェライト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004356251.tif 000011
【図８】
2004356251.tif 000012
【図９】
2004356251.tif 000013
【図１０】
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