(57)【要約】【課題】信号を出力する第１論理回路の第１電源電圧と、該信号が入力される第２論理回路の第２電源電圧との大小に関係なく使用することができるレベルシフト回路を得る。【解決手段】第１制御回路１１によって、第１電源電圧Ｖｄｄ１があらかじめ設定された所定値α以下になると第１のスイッチング素子ＳＷ１をオフすると共に、第１電源電圧Ｖｄｄ１が所定値αを超えている場合は第１のスイッチング素子ＳＷ１をオンし、第２制御回路１２によって、第２電源電圧Ｖｄｄ２があらかじめ設定された所定値β以下になると第２のスイッチング素子ＳＷ２をオフすると共に、第２電源電圧Ｖｄｄ２が所定値βを超えている場合は第２のスイッチング素子ＳＷ２をオンして、入力端子ＳＩＮに入力された信号をラッチ回路１３でレベルシフトさせて出力端子ＯＵＴに出力させるようにした。【選択図】　図１
2004096563.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧で動作する第１論理回路から出力された信号をレベルシフトして、第２電源電圧で動作する第２論理回路へ出力するレベルシフト回路において、
前記第１論理回路から出力された信号の入力制御を行う、第１のスイッチング素子及び第２のスイッチング素子が直列に接続されてなるスイッチング回路部と、
前記第１電源電圧の電圧に応じて前記第１のスイッチング素子の動作制御を行う、前記第１電源電圧を電源として作動する第１制御回路部と、
前記第２電源電圧の電圧に応じて前記第２のスイッチング素子の動作制御を行う、前記第２電源電圧を電源として作動する第２制御回路部と、
前記スイッチング回路部を介して入力された前記第１論理回路からの信号の振幅を前記第２電源電圧にレベルシフトすると共に、該レベルシフトした信号の信号レベルをラッチして前記第２論理回路に出力する、前記第２電源電圧を電源として作動するラッチ回路部と、
を備え、
前記第１制御回路部は、前記第１電源電圧が、あらかじめ設定された第１の所定値以下になると前記第１のスイッチング素子をオフさせると共に、前記第１電源電圧が該第１の所定値を超えている場合は前記第１のスイッチング素子をオンさせ、前記第２制御回路部は、前記第２電源電圧が、あらかじめ設定された第２の所定値以下になると前記第２のスイッチング素子をオフさせると共に、前記第２電源電圧が該第２の所定値を超えている場合は前記第２のスイッチング素子をオンさせて、前記第１論理回路から入力された信号を前記ラッチ回路部に出力させることを特徴とするレベルシフト回路。
【請求項２】
第１電源電圧で動作する第１論理回路から出力された信号をレベルシフトして、第２電源電圧で動作する第２論理回路へ出力するレベルシフト回路において、
前記第１論理回路から出力された信号の入力制御を行う、第１のスイッチング素子及び第２のスイッチング素子が直列に接続されてなるスイッチング回路部と、
前記第１電源電圧の電圧に応じて前記第１のスイッチング素子の動作制御を行う、前記第１電源電圧を電源として作動する第１制御回路部と、
前記スイッチング回路部を介して入力された前記第１論理回路からの信号の振幅を前記第２電源電圧にレベルシフトすると共に、該レベルシフトした信号の信号レベルをラッチして前記第２論理回路に出力する、前記第２電源電圧を電源として作動するラッチ回路部と、
を備え、
前記第１制御回路部は、前記第１電源電圧が、あらかじめ設定された第１の所定値以下になると前記第１のスイッチング素子をオフさせると共に、前記第１電源電圧が該第１の所定値を超えている場合は前記第１のスイッチング素子をオンさせ、前記第２のスイッチング素子は、ＭＯＳトランジスタからなり、該ＭＯＳトランジスタのゲートが前記第２電源電圧に接続されることを特徴とするレベルシフト回路。
【請求項３】
前記第１電源電圧の電圧に応じて前記ラッチ回路部の動作制御を行う、第２電源電圧を電源として作動するラッチ制御回路部を備え、該ラッチ制御回路部は、前記第１電源電圧が、あらかじめ設定された前記第１の所定値以下になると、前記ラッチ回路部に対して所定の信号を出力させることを特徴とする請求項１又は２記載のレベルシフト回路。
【請求項４】
前記ラッチ制御回路部は、第１電源電圧が前記第１の所定値を超えている場合は、前記ラッチ回路部に対して、スイッチング回路部を介して入力された前記第１論理回路からの信号の振幅を前記第２電源電圧にレベルシフトして出力させることを特徴とする請求項３記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる電源電圧で作動する２つの論理回路ブロック間のインタフェースを行うレベルシフト回路に関し、特に、ＬＳＩ等のシングルチップＩＣ内の回路ブロックごとに電源のオン／オフを行うパワーマネージメント制御が行われる論理回路ブロック間のインタフェースを行うレベルシフト回路に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの微細化によって集積度が向上してきており、多数の回路を１チップに収められるようになってきている。このようなＬＳＩでは、低消費電力化を図るために回路ブロックごとに電源系を分け、各回路ブロックごとに最適な電圧の電源を供給すると共に、必要な回路にのみ電源を供給するパワーマネージメントを実施していた。このようなことから、異なる電源系の回路ブロック間での信号の授受を行う場合、レベルシフト回路が使用されていた。
【０００３】
図３は、従来のレベルシフト回路の例を示した図である。
図３におけるレベルシフト回路１００は、第１電源電圧Ｖｄｄ１を電源とする第１論理回路１０１からの論理信号をレベルシフトさせて、第１電源電圧Ｖｄｄ１よりも大きい第２電源電圧Ｖｄｄ２を電源とする第２論理回路１０２に出力するものである。
レベルシフト回路１００は、Ｎチャネル型ＭＯＳトランジスタからなるスイッチング素子ＳＷａと、ラッチ回路１１１と、第１電源電圧Ｖｄｄ１の電圧値に応じてスイッチング素子ＳＷａの動作制御を行う第１制御回路１１２と、第１電源電圧Ｖｄｄ１の電圧値に応じてラッチ回路１１１の動作制御を行うラッチ制御回路１１３とで構成されている。
【０００４】
このような構成において、例えば、第１電源電圧Ｖｄｄ１を１．５Ｖ、第２電源電圧Ｖｄｄ２を３．０Ｖ、スイッチング素子ＳＷａのしきい値電圧を０．５Ｖとした場合において、第１電源電圧Ｖｄｄ１が所定値αを超えている場合について説明する。
レベルシフト回路１００の入力端子ＳＩＮに１．５Ｖのハイ（Ｈｉｇｈ）レベルの信号が入力されると、スイッチング素子ＳＷａのゲートには第１制御回路１１２から１．５Ｖのハイレベルの制御信号ＳａＢが入力されることから、スイッチング素子ＳＷａはオンする。
【０００５】
スイッチング素子ＳＷａがオンして、ラッチ回路１１１におけるＮＡＮＤ回路１２１の一方の入力端には、第１電源電圧Ｖｄｄ１の１．５Ｖからスイッチング素子ＳＷａのしきい値電圧の０．５Ｖだけ低下した１．０Ｖの電圧が印加される。インバータ１２２の出力回路（図示せず）の電流駆動能力を、第１論理回路１０１の出力回路（図示せず）の電流駆動能力よりも小さくしておくことによって、ＮＡＮＤ回路１２１の前記入力端の電圧を約１．０Ｖまで上昇させることができる。
【０００６】
ここで、ＮＡＮＤ回路１２１のしきい値電圧を１．０Ｖ以下に設定しておくことによって、ＮＡＮＤ回路１２１の出力端はロー（Ｌｏｗ）レベル（＝０Ｖ）になり、インバータ１２３によって出力端子ＯＵＴに３．０Ｖのハイレベルの信号が出力される。同時に、ＮＡＮＤ回路１２１の前記入力端には、インバータ１２２を介して３．０Ｖのハイレベルの信号が入力される。インバータ１２２の出力回路の電流駆動能力は小さいが、インバータ１２２は、スイッチング素子ＳＷａのソース電圧を１．０Ｖから更に上昇させるように動作する。また、スイッチング素子ＳＷａのゲート電圧は１．５Ｖであることから、スイッチング素子ＳＷａは、オフ状態に移行する。
【０００７】
スイッチング素子ＳＷａがオフ状態に移行するにしたがって、スイッチング素子ＳＷａのソース電圧は、更に上昇して最終的にはインバータ１２２の出力電圧である３．０Ｖまで上昇し、スイッチング素子ＳＷａは完全にオフした状態になる。この結果、第１電源電圧Ｖｄｄ１よりも電圧が大きい第２電源電圧Ｖｄｄ２で作動している第２論理回路１０２から、第２電源電圧Ｖｄｄ２よりも小さい電圧の第１電源電圧Ｖｄｄ１で作動している第１論理回路１０１へ電流が流れ込むことを防止することができる。
【０００８】
次に、入力端子ＳＩＮにローレベルの信号（＝０Ｖ）が入力されると、スイッチング素子ＳＷａのゲートには１．５Ｖのハイレベルの制御信号ＳａＢが入力されることから、スイッチング素子ＳＷａはオンして導通状態になり、入力端子ＳＩＮに入力されたローレベルの信号（＝０Ｖ）は、スイッチング素子ＳＷａを介してラッチ回路１１１におけるＮＡＮＤ回路１２１の一方の入力端に出力される。インバータ１２２の出力回路の電流駆動能力を、第１論理回路１０１の出力回路の電流駆動能力に比べて小さくしておくことによって、ＮＡＮＤ回路１２１の前記入力端の電圧を１．０Ｖ以下まで低下させることができる。
【０００９】
このため、ＮＡＮＤ回路１２１の出力端は、３．０Ｖのハイレベルになり、インバータ１２３によって出力端子ＯＵＴにローレベルの信号が出力される。このとき、スイッチング素子ＳＷａが接続されているＮＡＮＤ回路１２１の入力端には、インバータ１２２からローレベルの信号が入力される。このような状態では、スイッチング素子ＳＷａは、オンしている状態であるがソース及びドレインの各電圧が共に０Ｖであるため、入力端子ＳＩＮを介して第１論理回路１０１に電流が流れ込むことはない。
【００１０】
次に、第１電源電圧Ｖｄｄ１が所定値α以下になると、第１制御回路１１２からローレベルの制御信号ＳａＢが出力されると共に、ラッチ制御回路１１３からローレベルの制御信号ＳｂＢが出力される。このことから、スイッチング素子ＳＷａはオフして遮断状態になると共に、ＮＡＮＤ回路１２１の出力端はハイレベル（＝３．０Ｖ）になり、インバータ１２３によって、出力端子ＯＵＴにローレベルの信号が出力される。
【００１１】
【発明が解決しようとする課題】
しかし、図３で示したようなレベルシフト回路では、入力端子ＳＩＮに信号を出力する第１論理回路１０１に供給されている第１電源電圧Ｖｄｄ１が、信号が入力される第２論理回路１０２に供給されている第２電源電圧Ｖｄｄ２よりも小さい場合にのみ使用することができ、第１電源電圧Ｖｄｄ１が第２電源電圧Ｖｄｄ２よりも大きい場合には使用することができなかった。
【００１２】
本発明は、上記のような問題を解決するためになされたものであり、信号を出力する第１論理回路の第１電源電圧が、該信号が入力される第２論理回路の第２電源電圧よりも小さい場合でも、信号を出力する第１論理回路の第１電源電圧が、該信号が入力される第２論理回路の第２電源電圧よりも大きい場合のいずれにおいても使用することができるレベルシフト回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係るレベルシフト回路は、第１電源電圧で動作する第１論理回路から出力された信号をレベルシフトして、第２電源電圧で動作する第２論理回路へ出力するレベルシフト回路において、
前記第１論理回路から出力された信号の入力制御を行う、第１のスイッチング素子及び第２のスイッチング素子が直列に接続されてなるスイッチング回路部と、
前記第１電源電圧の電圧に応じて前記第１のスイッチング素子の動作制御を行う、前記第１電源電圧を電源として作動する第１制御回路部と、
前記第２電源電圧の電圧に応じて前記第２のスイッチング素子の動作制御を行う、前記第２電源電圧を電源として作動する第２制御回路部と、
前記スイッチング回路部を介して入力された前記第１論理回路からの信号の振幅を前記第２電源電圧にレベルシフトすると共に、該レベルシフトした信号の信号レベルをラッチして前記第２論理回路に出力する、前記第２電源電圧を電源として作動するラッチ回路部と、
を備え、
前記第１制御回路部は、前記第１電源電圧が、あらかじめ設定された第１の所定値以下になると前記第１のスイッチング素子をオフさせると共に、前記第１電源電圧が該第１の所定値を超えている場合は前記第１のスイッチング素子をオンさせ、前記第２制御回路部は、前記第２電源電圧が、あらかじめ設定された第２の所定値以下になると前記第２のスイッチング素子をオフさせると共に、前記第２電源電圧が該第２の所定値を超えている場合は前記第２のスイッチング素子をオンさせて、前記第１論理回路から入力された信号を前記ラッチ回路部に出力させるものである。
【００１４】
また、この発明に係るレベルシフト回路は、第１電源電圧で動作する第１論理回路から出力された信号をレベルシフトして、第２電源電圧で動作する第２論理回路へ出力するレベルシフト回路において、
前記第１論理回路から出力された信号の入力制御を行う、第１のスイッチング素子及び第２のスイッチング素子が直列に接続されてなるスイッチング回路部と、
前記第１電源電圧の電圧に応じて前記第１のスイッチング素子の動作制御を行う、前記第１電源電圧を電源として作動する第１制御回路部と、
前記スイッチング回路部を介して入力された前記第１論理回路からの信号の振幅を前記第２電源電圧にレベルシフトすると共に、該レベルシフトした信号の信号レベルをラッチして前記第２論理回路に出力する、前記第２電源電圧を電源として作動するラッチ回路部と、
を備え、
前記第１制御回路部は、前記第１電源電圧が、あらかじめ設定された第１の所定値以下になると前記第１のスイッチング素子をオフさせると共に、前記第１電源電圧が該第１の所定値を超えている場合は前記第１のスイッチング素子をオンさせ、前記第２のスイッチング素子は、ＭＯＳトランジスタからなり、該ＭＯＳトランジスタのゲートが前記第２電源電圧に接続されるものである。
【００１５】
また、前記第１電源電圧の電圧に応じて前記ラッチ回路部の動作制御を行う、第２電源電圧を電源として作動するラッチ制御回路部を備え、該ラッチ制御回路部は、前記第１電源電圧が、あらかじめ設定された前記第１の所定値以下になると、前記ラッチ回路部に対して所定の信号を出力させるようにしてもよい。
【００１６】
具体的には、前記ラッチ制御回路部は、第１電源電圧が前記第１の所定値を超えている場合は、前記ラッチ回路部に対して、スイッチング回路部を介して入力された前記第１論理回路からの信号の振幅を前記第２電源電圧にレベルシフトして出力させるようにした。
【００１７】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるレベルシフト回路の例を示した図である。
図１において、レベルシフト回路１は、所定の第１電源電圧Ｖｄｄ１を電源とする第１論理回路２から入力端子ＳＩＮに入力された論理信号をレベルシフトさせて、出力端子ＯＵＴから、第１電源電圧Ｖｄｄ１と異なる電圧値である所定の第２電源電圧Ｖｄｄ２を電源とする第２論理回路３に出力する回路である。
【００１８】
レベルシフト回路１は、Ｎチャネル型ＭＯＳトランジスタからなる第１のスイッチング素子ＳＷ１と、同じくＮチャネル型ＭＯＳトランジスタからなる第２のスイッチング素子ＳＷ２と、第１電源電圧Ｖｄｄ１の電圧値に応じて第１のスイッチング素子ＳＷ１の動作制御を行う第１制御回路１１と、第２電源電圧Ｖｄｄ２の電圧値に応じて第２のスイッチング素子ＳＷ２の動作制御を行う第２制御回路１２と、ラッチ回路１３と、第１電源電圧Ｖｄｄ１の電圧値に応じてラッチ回路１３の動作制御を行うラッチ制御回路１４とを備えている。なお、第１及び第２の各スイッチング素子ＳＷ１，ＳＷ２はスイッチング回路部をなす。第１論理回路２及び第１制御回路１１は、第１電源電圧Ｖｄｄ１を電源として作動し、第２論理回路２、第２制御回路１２、ラッチ回路１３及びラッチ制御回路１４は、それぞれ第２電源電圧Ｖｄｄ２を電源として作動する。
【００１９】
ラッチ回路１３は、第２電源電圧Ｖｄｄ２を電源として作動する、ＮＡＮＤ回路２１及びインバータ２２，２３で構成されている。入力端子ＳＩＮとＮＡＮＤ回路２１の一方の入力端ＩＮ１との間には、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２が直列に接続され、第１のスイッチング素子ＳＷ１と第２のスイッチング素子ＳＷ２との接続部をＡとする。また、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２の各サブストレートゲートはそれぞれ接地電圧に接続されている。
【００２０】
第１制御回路１１は、第１電源電圧Ｖｄｄ１があらかじめ設定された所定値α以下になるとローレベルの制御信号Ｓ１Ｂを第１のスイッチング素子ＳＷ１のゲートに出力し、第１電源電圧Ｖｄｄ１が所定値αを超えるとハイレベルの制御信号Ｓ１Ｂを第１のスイッチング素子ＳＷ１のゲートに出力する。第２制御回路１２は、第２電源電圧Ｖｄｄ２があらかじめ設定された所定値β以下になるとローレベルの制御信号Ｓ３Ｂを第２のスイッチング素子ＳＷ２のゲートに出力し、第２電源電圧Ｖｄｄ２が所定値βを超えるとハイレベルの制御信号Ｓ３Ｂを第２のスイッチング素子ＳＷ２のゲートに出力する。なお、所定値αは第１の所定値をなし、所定値βは第２の所定値をなす。
【００２１】
ラッチ制御回路１４は、入力された第１電源電圧Ｖｄｄ１の電圧に応じた制御信号Ｓ２Ｂを生成してＮＡＮＤ回路２１の他方の入力端ＩＮ２に出力する。ＮＡＮＤ回路２１の出力端は、インバータ２２を介してＮＡＮＤ回路２１の入力端ＩＮ１に接続されると共に、インバータ２３を介して出力端子ＯＵＴに接続されている。
【００２２】
このような構成において、第１電源電圧Ｖｄｄ１が１．５Ｖ、第２電源電圧Ｖｄｄ２が３．０Ｖ、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２の各しきい値電圧をそれぞれ０．５Ｖである場合を例にして、レベルシフト回路１の動作について説明する。
まず、第１電源電圧Ｖｄｄ１が所定値αを超えると共に第２電源電圧Ｖｄｄ２が所定値βを超え、第１論理回路２から入力端子ＳＩＮに１．５Ｖのハイレベルの信号が入力された場合について説明する。
【００２３】
このような状態では、第１制御回路１１からハイレベルの制御信号Ｓ１Ｂが出力されると共に、第２制御回路１２からハイレベルの制御信号Ｓ３Ｂが出力され、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２はそれぞれオンしている。このため、接続部Ａの電圧は、第１のスイッチング素子ＳＷ１のゲート電圧から第１のスイッチング素子ＳＷ１のしきい値電圧である０．５Ｖだけ低下した１．０Ｖになる。第２のスイッチング素子ＳＷ２のゲート電圧は３．０Ｖであるから、第２のスイッチング素子ＳＷ２は、接続部Ａの電圧をそのままラッチ回路１３におけるＮＡＮＤ回路２１の入力端ＩＮ１に出力する。インバータ２２における出力回路（図示せず）の電流駆動能力を、第１論理回路２における出力回路（図示せず）の電流駆動能力よりも小さくしておくことで、ＮＡＮＤ回路２１における入力端ＩＮ１の電圧を約１．０Ｖまで上昇させることができる。
【００２４】
ここで、ＮＡＮＤ回路２１のしきい値電圧を１．０Ｖ以下に設定しておくことによって、ＮＡＮＤ回路２１の出力端はローレベル（＝０Ｖ）になり、インバータ２３から出力端子ＯＵＴに３．０Ｖのハイレベルの信号が出力される。また、ＮＡＮＤ回路２１の出力端がローレベルになるとインバータ２２によってＮＡＮＤ回路２１の入力端ＩＮ１が３．０Ｖのハイレベルになる。すると、第２のスイッチング素子ＳＷ２は、ソースとドレインが入れ替わった状態でオンし、接続部Ａの電圧を２．５Ｖまで上昇させる。このため、第１のスイッチング素子ＳＷ１がオフし、入力端子ＳＩＮを介して第１論理回路２に電流が流れ込むのを防止することができる。
【００２５】
次に、第１電源電圧Ｖｄｄ１が所定値αを超えると共に第２電源電圧Ｖｄｄ２が所定値βを超え、第１論理回路２から入力端子ＳＩＮにローレベルの信号（＝０Ｖ）が入力された場合について説明する。
この場合、第２のスイッチング素子ＳＷ２は常にオンして導通状態のままとなる。第１のスイッチング素子ＳＷ１のゲートには１．５Ｖのハイレベルの制御信号Ｓ１Ｂが入力されることから、第１のスイッチング素子ＳＷ１はオンして導通状態になり、入力端子ＳＩＮに入力されたローレベルの信号は、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２を介してラッチ回路１３におけるＮＡＮＤ回路２１の入力端ＩＮ１に出力される。インバータ２２における出力回路の電流駆動能力を、第１論理回路２の出力回路のドライブ能力よりも小さくしてあることから、ＮＡＮＤ回路２１の入力端ＩＮ１の電圧を１．０Ｖ以下まで低下させることができる。
【００２６】
このため、ＮＡＮＤ回路２１の出力端は、３．０Ｖのハイレベルになり、インバータ２３によって出力端子ＯＵＴにローレベルの信号が出力される。このとき、第２のスイッチング素子ＳＷ２を介して第１のスイッチング素子ＳＷ１が接続されているＮＡＮＤ回路２１の入力端ＩＮ１には、インバータ２２からローレベルの信号が入力される。このような状態では、第１のスイッチング素子ＳＷ１は、オンしている状態であるがソース及びドレインの各電圧が共に０Ｖであるため、入力端子ＳＩＮを介して第１論理回路２に電流が流れ込むことはない。
【００２７】
次に、第１電源電圧Ｖｄｄ１が所定値αを超え、第２電源電圧Ｖｄｄ２が所定値β以下の場合は、第２論理回路３への電源が供給されず、第２論理回路３が作動していない状態である。第２制御回路１２からの制御信号Ｓ３Ｂがローレベルになり、第２のスイッチング素子ＳＷ２を常にオフさせるため、第１論理回路２から第２論理回路３への無駄な電流の流れ込みを防止することができる。
【００２８】
また、第１電源電圧Ｖｄｄ１が所定値α以下で、第２電源電圧Ｖｄｄ２が所定値βを超える場合は、第１論理回路２への電源が供給されず、第１論理回路２が作動していない状態である。第１制御回路１１からの制御信号Ｓ１Ｂがローレベルになり、第１のスイッチング素子ＳＷ１を常にオフさせるため、第２論理回路３から第１論理回路２への無駄な電流の流れ込みを防止することができる。
【００２９】
次に、第１電源電圧Ｖｄｄ１が３．０Ｖ、第２電源電圧Ｖｄｄ２が１．５Ｖ、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２の各しきい値電圧をそれぞれ０．５Ｖである場合を例にして、レベルシフト回路１の動作について説明する。なお、この場合の所定値α及びβは、前記所定値α及びβとは異なる値、例えば前記所定値αとβとの値を入れ替えた値になる。
第１電源電圧Ｖｄｄ１が所定値αを、第２電源電圧Ｖｄｄ２が所定値βをそれぞれ超えており、入力端子ＳＩＮに３．０Ｖのハイレベルの信号が入力されると、第１のスイッチング素子ＳＷ１のゲートにはハイレベル（＝３．０Ｖ）の制御信号Ｓ１Ｂが入力され、第１のスイッチング素子ＳＷ１はオンする。同時に、第２のスイッチング素子ＳＷ２のゲートにはハイレベル（＝１．５Ｖ）の制御信号Ｓ３Ｂが入力され、第２のスイッチング素子ＳＷ２もオンする。
【００３０】
第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２が共にオンすることから、入力端子ＳＩＮに入力された信号は、第２電源電圧Ｖｄｄ２の電圧から第２のスイッチング素子ＳＷ２におけるしきい値電圧の０．５Ｖだけ低下した１．０Ｖになって、ＮＡＮＤ回路２１の入力端ＩＮ１に入力される。ここで、インバータ２２における出力回路の電流駆動能力を、第１論理回路２における出力回路の電流駆動能力よりも小さくすることによって、ＮＡＮＤ回路２１の入力端ＩＮ１の電圧を約１．０Ｖまで上昇させることができる。また、ＮＡＮＤ回路２１のしきい値を１．０Ｖ以下に設定しておくことによって、ＮＡＮＤ回路２１の出力端はローレベル（＝０Ｖ）になり、インバータ２３から出力端子ＯＵＴへ１．５Ｖのハイレベルの信号が出力される。
【００３１】
更に、インバータ２２によって、ＮＡＮＤ回路２１の入力端ＩＮ１は１．５Ｖまで引き上げられることから、第２のスイッチング素子ＳＷ２においてソース電圧がゲート電圧と等しくなり、その結果第２のスイッチング素子ＳＷ２はオフし、高電源電圧側の第１論理回路２から低電源電圧側の第２論理回路３に無駄な電流が流れ込むことを防止することができる。
【００３２】
次に、第１電源電圧Ｖｄｄ１が所定値αを、第２電源電圧Ｖｄｄ２が所定値βをそれぞれ超えており、入力端子ＳＩＮにローレベル（＝０Ｖ）の信号が入力された場合について説明する。
この場合、第１のスイッチング素子ＳＷ１のゲートにはハイレベル（＝３．０Ｖ）の制御信号Ｓ１Ｂが入力され、第１のスイッチング素子ＳＷ１はオンする。同時に、第２のスイッチング素子ＳＷ２のゲートにはハイレベル（＝１．５Ｖ）の制御信号Ｓ３Ｂが入力され、第２のスイッチング素子ＳＷ２もオンする。第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２が共にオンすることから、入力端子ＳＩＮに入力された信号はＮＡＮＤ回路２１の入力端ＩＮ１に出力される。
【００３３】
インバータ２２における出力回路の電流駆動能力は、第１論理回路２における出力回路の電流駆動能力よりも小さいため、ＮＡＮＤ回路２１の入力端ＩＮ１の電圧を１．０Ｖ以下まで低下させることができる。このことから、ＮＡＮＤ回路（２１の出力端は、１．５Ｖのハイレベルとなり、インバータ２３から出力端子ＯＵＴへローレベルの信号が出力される。このとき、ＮＡＮＤ回路２１の入力端ＩＮ１には、インバータ２２を介してローレベルの信号が入力される。なお、第１のスイッチング素子ＳＷ１及び第２のスイッチング素子ＳＷ２は共にオンしたままであるが、第１のスイッチング素子ＳＷ１と第２のスイッチング素子ＳＷ２の直列回路における両端電圧は共に０Ｖであるため、入力端子ＳＩＮからの電流の流れ込みは発生しない。
【００３４】
一方、図１では、第２制御回路１２を使用したが、図２で示すように、第２制御回路１２を削除し、第２のスイッチング素子ＳＷ２のゲートに第２電源電圧Ｖｄｄ２を入力するようにしてもよい。この場合、前記所定値βは第２のスイッチング素子ＳＷ２のしきい値電圧になり、第２電源電圧Ｖｄｄ２が第２のスイッチング素子ＳＷ２のしきい値電圧以上であれば、第２のスイッチング素子ＳＷ２はオンする。図２のレベルシフト回路１ａの動作は、図１のレベルシフト回路１において、図１の第２制御回路１２に設定された所定値βを第２のスイッチング素子ＳＷ２のしきい値電圧に設定した場合と同じであることから、その動作説明を省略する。
【００３５】
このように、本第１の実施の形態におけるレベルシフト回路は、第１制御回路１１によって、第１電源電圧Ｖｄｄ１があらかじめ設定された所定値α以下になると第１のスイッチング素子ＳＷ１をオフすると共に、第１電源電圧Ｖｄｄ１が所定値αを超えている場合は第１のスイッチング素子ＳＷ１をオンし、第２電源電圧Ｖｄｄ２があらかじめ設定された所定値β以下になると第２のスイッチング素子ＳＷ２をオフすると共に、第２電源電圧Ｖｄｄ２が所定値βを超えている場合は第２のスイッチング素子ＳＷ２をオンして、入力端子ＳＩＮに入力された信号をラッチ回路１３でレベルシフトさせて出力端子ＯＵＴに出力させるようにした。このことから、信号の入出力を行う論理回路同士の電源電圧の大小を考慮する必要がなくなり、より精細なパワーマネージメント制御が可能となって、更に一層省電力化を図ることができる。
【００３６】
【発明の効果】
上記の説明から明らかなように、本発明のレベルシフト回路によれば、第２の電源電圧に応じてオン／オフ動作が行われる第２のスイッチング素子を第１のスイッチング素子に直列に接続して設けたことにより、信号の入出力を行う論理回路同士の電源電圧の大小を考慮する必要がなくなり、より精細なパワーマネージメント制御が可能となって、更に一層省電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレベルシフト回路の例を示した図である。
【図２】本発明の第１の実施の形態におけるレベルシフト回路の他の例を示した図である。
【図３】レベルシフト回路の従来例を示した図である。
【符号の説明】
１，１ａ　レベルシフト回路
２　第１論理回路
３　第２論理回路
１１　第１制御回路
１２　第２制御回路
１３　ラッチ回路
１４　ラッチ制御回路
ＳＷ１　第１のスイッチング素子
ＳＷ２　第２のスイッチング素子
【図１】
2004096563.tif 000003
【図２】
2004096563.tif 000004
【図３】
2004096563.tif 000005