(57)【要約】【課題】負荷素子にとって必要十分で安定な昇圧電圧を得ることにある。【解決手段】昇圧回路装置１１は昇圧手段１，制御回路２及び昇圧電圧検出手段３を備え、昇圧電圧検出手段３はＮＭＯＳトランジスタＭ１及びコンパレータ４を有する。制御回路２はコンパレータ４の出力が「１」のときクロックを出力し、その出力が「０」のときクロックの出力を停止する。昇圧手段１はクロックを入力している間は昇圧動作を行い昇圧電圧を上昇させる。この昇圧電圧がトランジスタＭ１のゲートに印加され、コンパレータ４はトランジスタＭ１のノードｎ１とノードｎ２の電圧の差が設定電圧未満の場合に「１」を出力する。コンパレータ４は両電圧の差が設定電圧以上のとき「０」を出力する。昇圧電圧検出手段３は負荷素子と同種のトランジスタＭ１を用いて昇圧電圧を監視するため、負荷素子にとって必要十分で安定な昇圧電圧が得られる。【選択図】　図１
2004096962.tif 000002
【特許請求の範囲】
【請求項１】
動作信号の入力によりクロック信号を出力する制御手段と、前記クロック信号の入力により、電源電圧と異なるレベルの電圧を出力端子に出力する昇圧手段と、前記昇圧手段から出力される前記電圧を入力する昇圧電圧検出手段とを備え、前記昇圧電圧検出手段は、第１主端子，第２主端子及び前記昇圧手段から出力される前記電圧が印加されるゲート端子とを有する絶縁ゲート型半導体素子と、前記第１主端子に接続された電流バイアス源と、前記第２主端子に接続された電圧バイアス源と、前記絶縁ゲート型半導体素子の前記第１主端子の第１電圧及びその前記第２主端子の第２電圧を入力し、前記第１電圧及び前記第２電圧に応じて前記動作信号を出力する電圧比較手段とを有することを特徴とする昇圧回路装置。
【請求項２】
前記絶縁ゲート型半導体素子はＮＭＯＳトランジスタである請求項１記載の昇圧回路装置。
【請求項３】
前記電流バイアス源が抵抗である請求項１または請求項２記載の昇圧回路装置。
【請求項４】
前記電圧バイアス源が抵抗である請求項１ないし請求項３のいずれかに記載の昇圧回路装置。
【請求項５】
動作信号の入力によりクロック信号を出力する制御手段と、前記クロック信号の入力により、電源電圧と異なるレベルの電圧を出力端子に出力する昇圧手段と、前記昇圧手段から出力される前記電圧を入力する昇圧電圧検出手段とを備え、昇圧電圧検出手段は、第１主端子，第２主端子及び前記昇圧手段から出力される前記電圧が印加されるゲート端子とを有する第１絶縁ゲート型半導体素子と、第３主端子，第４主端子及び前記昇圧手段から出力される前記電圧が印加されるゲート端子とを有する第２絶縁ゲート型半導体素子と、前記第１主端子に接続された第１電流バイアス源と、前記第２主端子に接続された第１電圧バイアス源と、前記第３主端子に接続された第２電流バイアス源と、前記第４主端子に接続された第２電圧バイアス源と、前記第２主端子の第１電圧と前記主端子の第２電圧とを入力し、前記第１電圧及び前記第２電圧に応じて前記動作信号を出力する電圧比較手段とを有することを特徴とする昇圧回路装置。
【請求項６】
前記第１及び前記第２絶縁ゲート型半導体素子はいずれもＮＭＯＳトランジスタである請求項５記載の昇圧回路装置。
【請求項７】
前記第１及び前記第２電流バイアス源はいずれも抵抗である請求項５または請求項６記載の昇圧回路装置。
【請求項８】
前記第１及び前記第２電圧バイアス源はいずれも抵抗である請求項５ないし請求項７のいずれかに記載の昇圧回路装置。
【請求項９】
前記昇圧手段は、昇圧用容量を有し、前記昇圧用容量の第１の端子を電源電圧にバイアスし、前記昇圧用容量の第２の端子を基準電圧にバイアスして前記昇圧用容量を充電する充電モードと、前記第２端子を前記電源電圧にバイアスして前記第１端子から昇圧電圧を前記出力端子に出力する昇圧モードを交互に繰り返して昇圧動作を行う請求項１ないし請求項８のいずれかに記載の昇圧回路装置。
【請求項１０】
前記昇圧手段は、昇圧用容量と、前記クロック信号に応じて、前記昇圧容量の第１端子への電源電圧の印加をＯＮ，ＯＦＦする第１スイッチング手段と、前記クロック信号に応じて、前記第１端子から出力される昇圧電圧の前記出力端子及び前記昇圧電圧検出手段への印加をＯＮ，ＯＦＦする第２スイッチング手段と、前記クロック信号及び前記動作信号を入力し、前記昇圧容量の第２端子への電源電圧の印加、及び前記第２端子への基準電圧の印加を切換える切換え手段とを備えている請求項１ないし請求項８のいずれかに記載の昇圧回路装置。
【請求項１１】
出力容量と、
前記昇圧電圧検出手段の出力信号を入力し、前記出力容量と前記出力端子との接続を制御する出力容量制御手段とを備えた請求項１ないし請求項１０のいずれかに記載の昇圧回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、昇圧回路装置に係り、特に広範囲な使用電圧に対応するマイクロプロセッサなどの半導体集積回路装置に用いるのに好適な昇圧回路装置に関する。
【０００２】
【従来の技術】
近年、低消費電力化を図るためマイクロプロセッサなどの内部動作電圧を低電圧化する傾向にある。この場合、論理動作のみのＣＭＯＳ論理回路モジュールなどでは、低電圧化への対応が比較的容易である。しかしながら、アナログモジュールに対しては、低電圧化が容易ではない。アナログモジュールである、例えば後述するチョッパコンパレータ型ＡＤ変換モジュール（図３参照）では、当該モジュールの電源電圧を低下させると、そのモジュールを構成するＮＭＯＳトランジスタスイッチ（以下、単にＮＭＯＳスイッチと記す）ＳＡ，ＳＢ，ＳＲ１，
ＳＲ２，…のゲート電圧が低下し、それに伴って各ＮＭＯＳスイッチのゲート・ソース間電圧ＶＧＳが低下する。これは、各ＮＭＯＳスイッチのＯＮ抵抗を増大させ、所定の時間内でのサンプリング容量Ｃ１の充電や、リファレンス電圧の読み出し動作ができなくなる恐れがあり、ＡＤ変換精度を著しく低下させる要因となる。
【０００３】
そこで、これらＮＭＯＳスイッチのゲートを電源電圧よりも高い昇圧電源によって駆動制御する方策が採られるが、近年の微細化に伴う素子耐圧の低下により、その昇圧電源の昇圧電圧の制御が必要となる。
【０００４】
この昇圧電圧の制御を行う従来の昇圧回路装置の一例としての構成が特開平９−２９４３６７号公報に記載さている。この昇圧回路装置は、図１０に示すように、昇圧手段１と、昇圧手段３１の昇圧電圧ＨＶと基準電位ＧＮＤとの間に直列接続して昇圧電圧ＨＶの分圧Ｔ１を生成する抵抗ＲＬ１，ＲＬ２と、昇圧電圧
ＨＶの分圧Ｔ１と比較電位Ｖｒｅｆとを比較入力とするコンパレータ４０と、コンパレータ４０の出力信号ＳＴＰＮで昇圧手段３１の動作・停止を制御する制御回路３２が設けられている。１２は、昇圧電圧ＨＶを出力する出力端子である。制御回路３２は、特開平９−２９４３６７号公報の図１に示された発信器，レベルシフト回路及びバッファを有する。
【０００５】
図１０の構成においては、昇圧電圧ＨＶが上昇しその分圧Ｔ１が比較電位Ｖｒｅｆを上回った時点で、コンパレータ４０の出力信号ＳＴＰＮがＬｏｗとなり、これを受けて制御回路２が昇圧手段１を停止させ、昇圧電圧ＨＶの上昇を止める。この場合、昇圧電圧ＨＶは、（１）式で表される電圧に制御される。
【０００６】
ＨＶ≒｛（ＲＬ１＋ＲＬ２）／ＲＬ２｝・Ｖｒｅｆ　　　　　　　…（１）
【特許文献１】
特開平９−２９４３６７号公報
【特許文献２】
特開２０００−１９６０２３号公報
【０００７】
【発明が解決しようとする課題】
図１０に示された従来の昇圧回路装置においては、昇圧電圧ＨＶを分圧しているため、その分圧抵抗ＲＬ１，ＲＬ２を介して昇圧電圧ＨＶのノードに充電された電荷が消費されてしまう。このような昇圧回路装置は、常に放電パスを有していることになるから昇圧電圧ＨＶに電位的な傾きを与えることとなり、昇圧電圧の安定化には不利である。また、昇圧電圧ＨＶの制御電位は比較基準電圧源Ｖｒｅｆに依存しているが、これは昇圧電圧ＨＶによって駆動される負荷素子とは独立したものであり、全使用電源電圧範囲において必ずしも最適な昇圧電圧が得られるとは限らない。この場合には、ばらつき等も考慮して必要昇圧電圧を下回らないように、余裕をもってＶｒｅｆまたは分圧Ｔ１の設定をすることになり、使用電源電圧が広範囲な場合は対応が困難である。
【０００８】
本発明の目的は、負荷素子にとって必要十分で安定な昇圧電圧を得ることができる昇圧回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記した目的を達成する本発明の特徴は、昇圧電圧検出手段が、第１主端子，第２主端子及び昇圧手段から出力される電圧が印加されるゲート端子とを有する絶縁ゲート型半導体素子と、その第１主端子に接続された電流バイアス源と、その第２主端子に接続された電圧バイアス源と、絶縁ゲート型半導体素子の第１主端子の第１電圧及びその第２主端子の第２電圧を入力し、第１電圧及び第２電圧に応じて動作信号を出力する電圧比較手段とを有することにある。
【００１０】
昇圧電圧検出手段に絶縁ゲート型半導体素子が用いられているため、昇圧電圧検出手段は、昇圧電圧によって駆動される負荷素子である絶縁ゲート型半導体素子が必要とする昇圧電位に達したことを適切に検出することができる。この検出によって、昇圧手段における昇圧動作を停止させることができ、昇圧手段で余分な昇圧電圧の昇圧を行う必要がなくなる。このため、負荷素子にとって必要十分で安定な昇圧電圧を得ることができる。
【００１１】
上記の目的は、昇圧電圧検出手段が、第１主端子，第２主端子及び昇圧手段から出力される電圧が印加されるゲート端子とを有する第１絶縁ゲート型半導体素子と、第３主端子，第４主端子及び昇圧手段から出力される電圧が印加されるゲート端子とを有する第２絶縁ゲート型半導体素子と、第１主端子に接続された第１電流バイアス源と、前記第２主端子に接続された第１電圧バイアス源と、第３主端子に接続された第２電流バイアス源と、第４主端子に接続された第２電圧バイアス源と、第２主端子の第１電圧と第３主端子の第２電圧とを入力し、第１電圧及び第２電圧に応じて動作信号を出力する電圧比較手段とを有することによっても達成できる。
【００１２】
好ましくは、昇圧手段は、昇圧用容量を有し、昇圧用容量の第１の端子を電源電圧にバイアスし、昇圧用容量の第２の端子を基準電圧にバイアスして昇圧用容量を充電する充電モードと、第２端子を前記電源電圧にバイアスして第１端子から昇圧電圧を前記出力端子に出力する昇圧モードを交互に繰り返して昇圧動作を行うことが望ましい。このような昇圧手段を設けることによって、昇圧電圧の脈動を低減できる。
【００１３】
具体的には、昇圧電圧による駆動を必要とする負荷素子と同種の素子を昇圧電位検出素子として用い、この昇圧電位検出素子の動作状態を監視して昇圧手段の動作・停止制御を行うようにする。例えば、図３に示したＮＭＯＳスイッチの如く昇圧電圧による駆動制御対象となるＮＭＯＳトランジスタを昇圧電位検出素子として用い、このＮＭＯＳトランジスタのソース電圧を該当モジュール回路内での動作電位程度にバイアスすると共に、そのＮＭＯＳトランジスタのドレインには電流供給源を設け、ゲートには昇圧出力ＨＶ電位を印加する。そして、その
ＮＭＯＳトランジスタのドレイン・ソース間電位差を差動増幅器などによるコンパレータで検出し、そのコンパレータ出力によって昇圧手段の動作・停止を制御する。
【００１４】
以上の構成によれば、ＮＭＯＳトランジスタが十分ＯＮし得る昇圧電圧がゲートに印加されるとそのドレイン・ソース間の電圧は急激に減少する。この電圧を検出することで、昇圧電圧が、昇圧電圧による駆動制御対象たるＮＭＯＳスイッチ等の必要とする昇圧電圧に達したか否かが判定できる。この判定結果に基づき、昇圧手段の動作・停止制御を行うことで、常に必要十分な昇圧電圧を得ることができ、余分な昇圧動作をしなくて済む。昇圧電圧による駆動制御を行う負荷素子、すなわち上記ＮＭＯＳスイッチ等の特性にばらつきがあったとしても、同種の素子で昇圧電位検出を行うため、ＮＭＯＳスイッチの特性ばらつきに応じて上記判定レベルも変化することになり、常に必要十分な昇圧電圧を得ることができる。そして、その判定レベルはＮＭＯＳトランジスタのソースに印加した電圧によって容易に調整可能である。さらにそのソース電圧は使用電源電圧に応じて自動的に変動し得る構成をとり、使用電源電圧に対しても常に最適なバイアスを得るようにできる。
【００１５】
また、好ましい構成によれば、昇圧回路装置の出力端子が昇圧電位検出素子、すなわちＮＭＯＳトランジスタのゲートに接続されているので、出力端子からの放電パスを形成することなく昇圧電圧の安定化上も有利な昇圧回路装置を得ることができる。
【００１６】
更に、好ましくは、昇圧電位検出信号に基づいて昇圧手段の昇圧能力を切換える手段を設けるとよい。具体的には、昇圧手段内の昇圧用容量を複数設け、昇圧動作開始時と昇圧電圧が上昇して昇圧電位検出信号が送出された後で昇圧動作に関わる昇圧用容量を切換える手段を設ける。本構成によれば、昇圧電位検出信号が送出された後の昇圧用容量値を小さくすることで、昇圧手段が昇圧動作を行うときの１回当たりの昇圧電圧上昇を小さくでき、昇圧電圧の脈動が小さい安定化された、定常状態における昇圧電圧を得ることができる。
【００１７】
また、昇圧手段の昇圧能力を切換える手段として、上記昇圧電位検出信号が送出されたときに昇圧出力端子に出力容量を付加する手段を設けてもよい。これにより、昇圧動作開始時は昇圧能力を確保しつつ、昇圧電位検出信号が送出された後の定常状態においては、等価的に負荷容量が増大して１回の昇圧動作での昇圧電圧上昇が小さくなり、よって定常状態において脈動が小さく安定化された昇圧電圧を得ることができる。
【００１８】
【発明の実施の形態】
（実施例１）
本発明の好適な一実施例である実施例１の昇圧回路装置を、図１により説明する。本実施例の昇圧回路装置１１は、昇圧電圧を昇圧電圧出力端子１２（以下、単に、端子１２という）に出力する昇圧手段１と、端子１２に接続され、昇圧電位検出信号ＳＴＰＮ（以下、単に、信号ＳＴＰＮという）を出力する昇圧電圧検出手段３と、信号ＳＴＰＮを受けて昇圧手段１の動作・停止制御を行う制御装置である制御回路２とを備えている。
【００１９】
昇圧電圧検出手段３は、ＮＭＯＳトランジスタＭ１，電流バイアス源５，電圧バイアス源６及びコンパレータ４を有する。ＮＭＯＳトランジスタＭ１は、ドレインを、電流バイアス源５を介して電源ＶＣＣに、ソースを、電圧バイアス源６を介して基準電位（以下、ＧＮＤと記す）に、ゲートを端子１２にそれぞれ接続している。ＮＭＯＳトランジスタＭ１のドレイン接続ノードｎ１（以下、ノードｎ１という）及びそのソース接続ノードｎ２（以下、ノードｎ２という）が、コンパレータ４の一対の入力端子に接続される。コンパレータ４の出力が信号ＳＴＰＮとなる。
【００２０】
また、制御回路２は、昇圧クロック源２Ｄ及びＮＡＮＤゲート２Ｂを有する。ＮＡＮＤゲート２Ｂの一対の入力端子に昇圧クロック源２Ｄ、及びコンパレータ４の出力端子がそれぞれ接続され、ＮＡＮＤゲート２Ｂの出力端子が昇圧手段１に接続される。昇圧クロック源２Ｄは昇圧手段１を動作させるための「１」，
「０」を繰返す昇圧クロックを出力する。この昇圧クロック及び信号ＳＴＰＮがＮＡＮＤゲート２Ｂに入力され、ＮＡＮＤゲート２Ｂの出力によって昇圧手段１の動作・停止が制御される。なお、制御回路２は、昇圧クロック源２Ｄを内蔵しているが、昇圧クロックを外部から入力しても構わない。また、ＮＡＮＤゲート２Ｂについても説明の便宜上ＮＡＮＤゲートとしたに過ぎず、信号ＳＴＰＮによって昇圧手段１の動作・停止を制御し得るものであれば、これに限定されるものではない。
【００２１】
以下、昇圧回路装置１１の動作について図２を用いて説明する。図２は、昇圧回路装置１１における端子１２の昇圧電圧ＨＶと、各部ノードの動作点との関係を表したものである。
【００２２】
昇圧回路装置１１の昇圧電圧検出手段３において、ＮＭＯＳトランジスタＭ１には、端子１２と電圧バイアス源６との電位差がそのゲート・ソース間電圧ＶＧＳ（以下、電圧ＶＧＳという）として与えられる。ＮＭＯＳトランジスタＭ１は、電圧ＶＧＳがＮＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈを超えたときに、ＯＮする。昇圧手段１の動作開始当初における昇圧電圧ＨＶが低いときは、ＮＭＯＳトランジスタＭ１は、ＯＦＦ状態にあり、そのドレイン・ソース間は高抵抗状態となる。このとき、ノードｎ１は電流バイアス源５によって電源ＶＣＣ近傍にバイアスされ、ノードｎ２には電圧バイアス源６によるバイアス電圧ＶＢが印加される。このため、ノードｎ１とノードｎ２の電圧差は設定電圧よりも大きくなる。この状態では、コンパレータ４の出力、すなわち信号ＳＴＰＮは「１」となる。この信号ＳＴＰＮを入力するＮＡＮＤゲート２Ｂは、昇圧クロック源２Ｄから入力する昇圧クロックを昇圧手段１に出力する。昇圧クロックを入力した昇圧手段１は、昇圧動作状態に置かれ、昇圧電圧ＨＶを増大させる。この昇圧動作状態は、図２における昇圧動作領域で保持される。
【００２３】
昇圧手段１の動作によって昇圧手段１から出力される昇圧電圧ＨＶが更に上昇すると、ＮＭＯＳトランジスタＭ１での電圧ＶＧＳが増大し、ＮＭＯＳトランジスタＭ１がＯＮ状態へ移行する。これに伴って、ＮＭＯＳトランジスタＭ１のドレイン・ソース間が低抵抗状態へ移行し、ノードｎ１の電圧は低下し、ノード
ｎ２の電圧に接近して行く。そして、図２に示す様に、昇圧電圧ＨＶが電圧ＨＶ１まで上昇すると、ノードｎ１とノードｎ２との電圧差がコンパレータ４の設定電圧になる。その電圧差が設定電圧になった時点で、コンパレータ４からの出力である信号ＳＴＰＮが「０」に反転する。コンパレータ４は、ノードｎ１とノードｎ２との電圧差が設定電圧より大きいときに「１」を、その電圧差が設定電圧以下になったときに「０」をそれぞれ出力する。「０」である信号ＳＴＰＮを入力したＮＡＮＤゲート２Ｂは、昇圧手段１への昇圧クロックの出力を停止する。昇圧クロックが入力されないとき、昇圧手段１は昇圧動作を停止する。このため、端子１２から出力される昇圧電圧ＨＶは、電圧ＨＶ１に抑制される。図２に示す昇圧停止領域で、昇圧手段１は、昇圧動作を停止しており、端子１２から電圧
ＨＶ１の昇圧電圧ＨＶを出力する。その電圧ＨＶ１は、ＮＭＯＳトランジスタ
Ｍ１がＯＮ状態へ移行するのに十分な昇圧電圧であるため、この昇圧電圧を用いるＮＭＯＳトランジスタＭ１と同種の負荷素子（例えば、後述のチョッパコンパレータ型ＡＤ変換モジュールにおけるＮＭＯＳスイッチＳＡ，ＳＢ，ＳＲ１，
ＳＲ２等）にとっては同様に必要十分な昇圧電圧が得られたことになる。
【００２４】
上記の機能を有するコンパレータ４を備えた昇圧電圧検出手段３は、昇圧電圧ＨＶが電圧ＨＶ１より小さいときに「１」になっている信号ＳＴＰＮを出力し、昇圧電圧ＨＶが電圧ＨＶ１以上になったときに「０」になっている信号ＳＴＰＮを出力するため、昇圧電圧検出手段３は昇圧電圧ＨＶが昇圧電圧設定値（例えば、電圧ＨＶ１）になったかを検出する手段である。
【００２５】
昇圧回路装置１１の端子１２から出力される電源電圧ＨＶが印加されるアナログモジュールの一例であるチョッパコンパレータ型ＡＤ変換モジュールの構成を、図３を用いて説明する。
【００２６】
チョッパコンパレータ型ＡＤ変換モジュールは、アナログ電圧入力端子ＶＡとサンプリング容量Ｃ１との間にＮＭＯＳスイッチＳＡを設け、電源ＡＶＣＣと
ＧＮＤとの間に接続する分圧抵抗と、この分圧抵抗の各分圧点とサンプリング容量Ｃ１との間にＮＭＯＳスイッチＳＲ１，ＳＲ２，…を設けている。またサンプリング容量（サンプリングコンデンサ）Ｃ１のもう一端にはチョッパコンパレータを形成するインバータＧ１の入力端子が接続され、インバータＧ１の入出力間にはＮＭＯＳスイッチＳＢが接続されている。インバータＧ１とＮＭＯＳスイッチＳＢの構成は、通常、カップリング容量を介して複数段設けられ、コンパレータ出力ＯＵＴとなるが、図３ではこれを省略し、インバータＧ１の出力をコンパレータ出力ＯＵＴとした。
【００２７】
そのチョッパコンパレータ型ＡＤ変換モジュールの動作は、まずＮＭＯＳスイッチＳＡをＯＮしアナログ電圧をサンプリング容量Ｃ１に印加すると共に、ＮＭＯＳスイッチＳＢをＯＮしてインバータＧ１の入出力端子を短絡し、インバータＧ１の入力端子をその論理しきい値電圧ＶＬＴにバイアスする（サンプリングモード）。このときサンプリング容量Ｃ１の両端電位差は｜ＶＡ−ＶＬＴ｜となり、サンプリング容量Ｃ１に電荷が蓄えられる。次いでＮＭＯＳスイッチＳＡ，ＳＢを
ＯＦＦし、ＮＭＯＳスイッチＳＲ１，ＳＲ２，…を選択的にＯＮしてリファレンス電圧をサンプリング容量Ｃ１の一端に印加して比較動作を行う（コンパレートモード）。このとき、サンプリング容量Ｃ１に蓄えられた電荷は保存されるため、上記したリファレンス電圧がアナログ電圧ＶＡより高ければインバータＧ１入力電圧はＶＬＴよりも高電圧にシフトしてインバータＧ１の出力は「０」に、逆にリファレンス電圧がアナログ電圧ＶＡより低ければインバータＧ１入力電圧はＶＬＴよりも低電位にシフトしてインバータＧ１の出力は「１」になる。こうしてアナログ電圧ＶＡと分圧抵抗からのリファレンス電圧との比較を行ってアナログ電圧ＶＡにほぼ一致するリファレンス電圧を見出す動作を行う。
【００２８】
チョッパコンパレータ型ＡＤ変換モジュールのＮＭＯＳスイッチＳＡ，ＳＢ、及びＮＭＯＳスイッチＳＲ１，ＳＲ２，…等の各ＮＭＯＳスイッチのゲートが、昇圧回路装置１１の出力である昇圧電圧ＨＶによって制御される。
【００２９】
昇圧回路装置１１の電圧バイアス源６によるバイアス電圧をＶＢとすれば、電圧ＨＶ１は少なくとも（ＶＢ＋Ｖｔｈ）以上の電位レベルとなり、また、電流バイアス源５のバイアス電流設定によって調整することができる。例えば、図３に示すＮＭＯＳスイッチＳＢがＯＮしてインバータＧ１の入出力間を短絡するとき、そのＮＭＯＳスイッチＳＢのソース電位はインバータＧ１の論理しきい値電圧ＶＬＴとなる。インバータＧ１の論理しきい値電圧ＶＬＴはインバータＧ１を構成するＰＭＯＳ，ＮＭＯＳの寸法設定によるが、通常、１／２ＶＣＣ以下程度に設定される。従って、ＮＭＯＳスイッチＳＢのゲートを昇圧電圧で駆動制御しようとする場合、バイアス電圧ＶＢを１／２ＶＣＣ程度に設定して昇圧電圧の検出を行うことにより、ＮＭＯＳスイッチＳＢにとって必要十分な昇圧電圧ＨＶの電圧ＨＶ１を容易に得ることができる。
【００３０】
また、昇圧回路装置１１は、昇圧電圧を監視する昇圧電圧検出手段３において、昇圧出力端子ＨＶはＮＭＯＳトランジスタのゲートが出力端子１２に直接接続される構成となっており、端子１２からＧＮＤあるいはＶＣＣ電源等に対する直流パスが存在しない（出力端子１２における充電電荷の放電パスがない）ため、端子１２からの電荷消失を防止することができ、安定な昇圧電圧を発生する。
【００３１】
以上述べたように、本実施例の昇圧回路装置１１によれば、昇圧電圧検出手段３において昇圧電圧で駆動制御される負荷素子と同種の素子（ＮＭＯＳトランジスタＭ１）のＯＮ状態を監視するので、負荷素子にとって必要十分な昇圧電圧を容易に得ることができ、また昇圧電圧の安定化にも貢献する。
【００３２】
なお、昇圧回路装置１１における電流バイアス源５と電圧バイアス源６とを入れ替えても同様の効果を得ることができる。この場合には、昇圧手段１から出力される昇圧電圧ＨＶの増大に伴って、ＮＭＯＳトランジスタＭ１のソース（ノードｎ２）側の電圧が、ＮＭＯＳトランジスタＭ１のドレイン（ノードｎ１）側の電圧、すなわち電源ＶＣＣから電圧バイアス源の電圧ＶＢだけ低下した電圧に向かって上昇する。
【００３３】
（実施例２）
本発明の他の実施例である実施例２の昇圧回路装置を、図４により説明する。本実施例の昇圧回路装置１１Ａは、昇圧回路装置１１における昇圧電圧検出手段３を昇圧電圧検出手段３Ａに変えた構成を有する。昇圧電圧検出手段３Ａは、昇圧電圧検出手段３における電流バイアス源５を抵抗Ｒ１に、電圧バイアス源６を抵抗Ｒ２に置き換えた構成としている。昇圧電圧検出手段３Ａの他の構成は、昇圧電圧検出手段３の、電流バイアス源５及び電圧バイアス源６以外の構成と同じである。昇圧回路装置１１Ａの他の構成は、昇圧回路装置１１と同じである。
【００３４】
昇圧回路装置１１Ａの動作を、図５に基づいて説明する。図５は、昇圧回路装置１１Ａにおける端子１２の昇圧電圧ＨＶと各部ノードの動作点との関係を表したものである。昇圧手段１の動作開始当初における、端子１２での昇圧電圧ＨＶが低い状態にあるときには、昇圧回路装置１１の場合と同様に、ＮＭＯＳトランジスタＭ１はＯＦＦ状態にあり、そのドレイン・ソース間、すなわちノードｎ１とノードｎ２との間は高抵抗状態にある。このとき、ノードｎ１側は抵抗Ｒ１によって電源ＶＣＣに充電され、ノードｎ２側は抵抗Ｒ２によってＧＮＤ電位にバイアスされる。ノードｎ１とノードｎ２との間の電圧差が設定電圧よりも大きいため、コンパレータ４は「１」になっている信号ＳＴＰＮを出力する。この信号ＳＴＰＮを入力した制御回路２は昇圧クロックを出力して昇圧手段１を昇圧動作状態にする。
【００３５】
昇圧電圧が上昇するに伴ってＮＭＯＳトランジスタＭ１は、ＯＮ状態へ移行する。このため、ノードｎ１とノードｎ２との間のインピーダンスが低下し、ノードｎ１及びノードｎ２の各電圧は、抵抗Ｒ１，Ｒ２による分圧電圧に向かって変化する。すなわち、ノードｎ１の電圧は減少し、ノードｎ２の電圧は増大する。そして、図５に示すように、昇圧電圧ＨＶが電圧ＨＶ１まで増大してノードｎ１とノードｎ２との間の電圧差が設定電圧以下になったとき、コンパレータ４は、「０」の状態にある信号ＳＴＰＮを出力する。この信号ＳＴＰＮを入力した制御回路２は、昇圧回路装置１１と同様に、昇圧手段１の昇圧動作を停止させる。
【００３６】
ＮＭＯＳトランジスタＭ１のＯＮ抵抗が限りなく０に近ければ、ノードｎ１及びノードｎ２の各電圧は等しくなり、抵抗Ｒ１，Ｒ２による分圧電位となる。このため、上記昇圧動作において、ノードｎ２の電圧、すなわちＮＭＯＳトランジスタＭ１のソース電圧は、昇圧電圧ＨＶの上昇に伴って抵抗Ｒ１，Ｒ２による分圧電圧に向かって上昇する。抵抗Ｒ１，Ｒ２の各抵抗値をほぼ同じにすれば、ほぼ１／２ＶＣＣ程度のソース電圧を与えることができる。勿論、抵抗Ｒ１，Ｒ２の各抵抗値の設定によって、上記ソース電圧は変更可能である。
【００３７】
本実施例によれば、実施例１と同じ作用及び効果を得ることができる。また、本実施例は、抵抗Ｒ１，Ｒ２によって任意に昇圧検出レベルを設定することが可能であるため、簡単な回路構成で昇圧検出レベルの調整が可能になる。
【００３８】
（実施例３）
本発明の他の実施例である実施例３の昇圧回路装置１１Ｂを、図６を用いて説明する。昇圧回路装置１１Ｂは、昇圧回路装置１１と同様に昇圧手段１及び制御回路２を備える。昇圧回路装置１１Ｂは、更に、昇圧電圧検出手段３Ｂを備える。昇圧電圧検出手段３Ｂは、ＮＭＯＳトランジスタＭ２，Ｍ３、及びコンパレータ４を有する。電源ＶＣＣとＮＭＯＳトランジスタＭ２のドレインとは抵抗Ｒ３を介して接続される。抵抗Ｒ４はＮＭＯＳトランジスタＭ２のソースとＧＮＤとを接続する。抵抗Ｒ５は電源ＶＣＣとＮＭＯＳトランジスタＭ３のドレインとを、抵抗Ｒ６はＮＭＯＳトランジスタＭ３のソースとＧＮＤとをそれぞれ接続する。コンパレータ４の一対の入力端子は、ＮＭＯＳトランジスタＭ３のドレインと抵抗Ｒ５の接続点（ノードｎ３）と、ＮＭＯＳトランジスタＭ２のソースと抵抗Ｒ４の接続点（ノードｎ４）とに接続される。ＮＭＯＳトランジスタＭ２，Ｍ３の各ゲートは端子１２にそれぞれ接続される。また、コンパレータ４は信号ＳＴＰＮを出力する。
【００３９】
昇圧電圧検出手段３Ｂを有する昇圧回路装置１１Ｂの動作を、図７を用いて説明する。図７は、昇圧回路装置１１Ｂにおける端子１２での昇圧電圧と各部ノードの動作点との関係を表したものである。端子１２における昇圧電圧が低い状態では、ＮＭＯＳトランジスタＭ２，Ｍ３は共にＯＦＦ状態にあり、そのドレイン・ソース間は高抵抗状態にある。このため、ＮＭＯＳトランジスタＭ３のドレイン、すなわちノードｎ３は抵抗Ｒ５によって電源ＶＣＣ側に充電され、ＮＭＯＳトランジスタＭ２のソース、すなわちノードｎ４は抵抗Ｒ４によってＧＮＤ電位にバイアスされる。ノードｎ３の電圧Ｖ１とノードｎ４の電圧Ｖ２との電圧差
（Ｖ１−Ｖ２）が設定電圧よりも大きくなっているため、コンパレータ４は「１」の状態にある信号ＳＴＰＮを出力する。この信号ＳＴＰＮを入力した制御回路２は、昇圧手段１を昇圧動作状態にし、昇圧電圧ＨＶを上昇させる。
【００４０】
昇圧電圧ＨＶが上昇するに伴ってＮＭＯＳトランジスタＭ２，Ｍ３は共にＯＮ状態へ移行する。このため、ＮＭＯＳトランジスタＭ２，Ｍ３の各ドレイン・ソース間のインピーダンスが低下し、ノードｎ３の電圧は抵抗Ｒ５，Ｒ６による分圧電圧（以下、ＶＲ５６という）、及びノードｎ４の電圧は抵抗Ｒ３，Ｒ４による分圧電圧（以下、ＶＲ３４という）に向かって変化する。抵抗Ｒ３，Ｒ４，
Ｒ５，Ｒ６の各抵抗値をＶＲ５６＜ＶＲ３４となるように設定すると、図７に示すように、ノードｎ３の電圧とノードｎ４の電圧がクロスする特性が得られる。昇圧電圧ＨＶが電圧ＨＶ１に増加したとき、ノードｎ３の電圧とノードｎ４の電圧が等しくなり、昇圧電圧ＨＶが電圧ＨＶ１よりも大きくなるとノードｎ３の電圧がノードｎ４の電圧よりも低くなる。ノードｎ３の電圧とノードｎ４の電圧が等しくなったとき、すなわち両電圧の差が０になったときに、コンパレータ４は「０」になっている信号ＳＴＰＮを出力する。この信号ＳＴＰＮを入力した制御回路２は、昇圧クロックを出力して昇圧手段１を昇圧動作状態にする。コンパレータ４は、電圧差（Ｖ１−Ｖ２）が設定電圧（本実施例では０）よりも大きい場合には「１」を出力し、その電圧差が設定電圧以下（電圧差（Ｖ１−Ｖ２）が負の場合も含む）である場合には「０」を出力する。
【００４１】
実施例１及び２においては、コンパレータ４は比較入力電圧の差（ノードｎ１の電圧とノードｎ２の電圧の差）が減少したことを検出するものである。しかしながら、例えば図５に示すように、比較入力電圧（ノードｎ１の電圧及びノードｎ２の電圧）は漸近する特性を有する。よって、コンパレータ４のオフセット等の特性ばらつきに対して、検出される昇圧電圧は比較的大きくばらつくことになる。これに対して、昇圧回路装置１１Ｂは、コンパレータ４に入力されるノードｎ３の電圧及びノードｎ４の電圧の大きさが、前述したように昇圧電圧ＨＶの上昇に伴って逆転する。そのときのコンパレータ４への入力電圧の差（ノードｎ３の電圧とノードｎ４の電圧との差）がコンパレータ４の感応電圧に比べて十分大きい電圧となるように設定することによって、コンパレータ４の特性ばらつきによる影響を低減することができる。これは、昇圧手段１から出力される昇圧電圧のばらつきを低減することにつながる。なお、上記設定電圧の設定は、抵抗Ｒ３，Ｒ４，Ｒ５，Ｒ６の各抵抗値の設定により極めて容易に行える。
【００４２】
本実施例によれば、実施例１及び２で生じる効果を得ることができ、更に、昇圧電圧のばらつきを低減することができる。
【００４３】
（実施例４）
本発明の他の実施例である実施例４の昇圧回路装置を、図８を用いて説明する。本実施例の昇圧回路装置１１Ｃは、昇圧手段１Ａ，制御回路２Ａ及び昇圧電圧検出手段３を備える。昇圧電圧検出手段３は実施例１で用いられているものである。昇圧回路装置１１Ｃは、昇圧手段１Ａが内蔵する昇圧用容量を、昇圧電圧検出手段３の出力である信号ＳＴＰＮによって切換える構成を有する。昇圧手段
１Ａは、ＰＭＯＳトランジスタＭ４，Ｍ６，ＮＭＯＳトランジスタＭ５，Ｍ７，充電手段７，電荷転送手段８及び昇圧容量切換え手段９を備える。
【００４４】
昇圧容量切換え手段９は、２入力のＮＡＮＤゲート９Ａ，９Ｂ，９Ｄ，９Ｅ、及びインバータ９Ｃを有する。ＮＡＮＤゲート９Ａ，９Ｂのそれぞれの１つの入力端子は、制御回路２のＮＡＮＤゲート２Ｃの出力端子にそれぞれ接続される。ＮＡＮＤゲート９Ｄの出力端子は、ＮＡＮＤゲート９Ｂの他の入力端子及びインバータ９Ｃの入力端子に接続される。ＮＡＮＤゲート９Ｄの出力端子はＮＡＮＤゲート９Ｅの１つの入力端子に接続される。また、ＮＡＮＤゲート９Ｅの出力端子はＮＡＮＤゲート９Ｄの１つの入力端子に接続される。ＮＡＮＤゲート９Ｄの他の入力端子は昇圧電圧検出手段３におけるコンパレータ４の出力端子に接続される。ＮＡＮＤゲート９Ｅの他の入力端子はＥＮＡＢＬＥ端子に接続される。インバータ９Ｃの出力端子はＮＡＮＤゲート９Ａの他の入力端子に接続される。
ＥＮＡＢＬＥ端子は、昇圧手段１Ａの昇圧動作開始制御及び昇圧動作停止制御のための外部の制御信号を入力する端子である。
【００４５】
昇圧用容量（昇圧用コンデンサ）ＣＢ１及び昇圧用容量（昇圧用コンデンサ）ＣＢ２のそれぞれの１つの端子が接続される共通接続点は、電荷転送手段８を介して端子１２に接続される。その共通の接続点には、電源ＶＣＣに接続される充電手段７が接続される。充電手段７及び電荷転送手段８は開閉装置である。ＰＭＯＳトランジスタＭ４は、ドレインを昇圧用容量ＣＢ１のもう１つの端子に、ソースを電源ＶＣＣに、それぞれ接続される。ＮＭＯＳトランジスタＭ５は、ゲートをＰＭＯＳトランジスタＭ４のゲートに、ドレインをＰＭＯＳトランジスタＭ４のドレインに、ソースをＧＮＤに、それぞれ接続される。ＰＭＯＳトランジスタ
Ｍ６は、ドレインを昇圧用容量ＣＢ２のもう１つの端子に、ソースを電源ＶＣＣに、それぞれ接続される。ＮＭＯＳトランジスタＭ７は、ゲートをＰＭＯＳトランジスタＭ６のゲートに、ドレインをＰＭＯＳトランジスタＭ６のドレインに、ソースをＧＮＤに、それぞれ接続する。ＰＭＯＳトランジスタＭ４，ＮＭＯＳトランジスタＭ５の各ゲートは、ＮＡＮＤゲート９Ａの出力端子に接続される。
ＰＭＯＳトランジスタＭ６，ＮＭＯＳトランジスタＭ７の各ゲートは、ＮＡＮＤゲート９Ｂの出力端子に接続される。
【００４６】
制御回路２Ａは、制御回路２の２入力のＮＡＮＤゲート２Ｂを３入力のＮＡＮＤゲート２Ｃに代えた構成を有する。ＮＡＮＤゲート２Ｃの３つの入力端子には、昇圧クロック源２Ｄ，コンパレータ４の出力端子及びＥＮＡＢＬＥ端子がそれぞれ接続される。
【００４７】
説明の便宜上、昇圧回路装置１１Ｃは、ＥＮＡＢＬＥ端子を昇圧容量切換え手段９のＮＡＮＤゲート９Ｅ、及び制御回路２のＮＡＮＤゲート２Ｃのみに接続している。なお、ＥＮＡＢＬＥ端子は以下に説明する機能を実現できれば他の手段と交換してもよい。
【００４８】
また、充電手段７及び電荷転送手段８のＯＮ，ＯＦＦは、実際には制御回路２からの昇圧クロックによって制御される。ここではそれらの機能動作のみを説明することとし詳細な接続関係の記載は省略した。充電手段７及び電荷転送手段８はスイッチング手段である。充電手段７は特開２０００−１９６０２３号公報に記載されたスイッチング回路、及び電荷転送手段８は特開２０００−１９６０２３号公報に記載された電荷伝送回路の構成を利用してもよい。
【００４９】
以下に、昇圧回路装置１１Ｃの動作について説明する。まず、ＥＮＡＢＬＥ端子に「０」である低レベルの信号が入力されている場合には、制御回路２内の
ＮＡＮＤゲート２Ｃの出力は「１」に保持される。このため、昇圧手段１は、昇圧停止状態を維持し、昇圧動作を行わない。
【００５０】
次に、ＥＮＡＢＬＥ端子に「１」である高レベルの信号が入力されると、ＮＡＮＤゲート２Ｃは、信号ＳＴＰＮが「１」であれば昇圧クロック源２Ｄからの信号に同期した昇圧クロックを昇圧手段１ＡのＮＡＮＤゲート９Ａ，９Ｂに対してそれぞれ出力する。昇圧クロックの入力によって、昇圧手段１Ａは昇圧動作状態となり昇圧を開始する。この昇圧動作開始時点では昇圧電圧はまだ十分上昇していないため、昇圧電圧検出手段３からの信号ＳＴＰＮは「１」となっており、昇圧手段１Ａにおける上記昇圧動作は継続して行われる。ＥＮＡＢＬＥ端子からの入力が低レベル信号（「０」）から高レベル信号（「１」）に遷移したことにより、昇圧容量切換え手段９内のＮＡＮＤゲート９Ｅ出力は「１」であり、また、上記の通り信号ＳＴＰＮが「１」であるからＮＡＮＤゲート９Ｄ出力は「０」となり、ＮＡＮＤゲート９Ｂ出力は「１」のままとなる。一方、インバータ９ＣによってＮＡＮＤゲート９Ｄ出力の反転信号を受けるＮＡＮＤゲート９Ａは、制御回路２Ａからの昇圧クロック信号に同期して「１」，「０」を交互に出力する。
【００５１】
ＮＡＮＤゲート９Ａ出力が「１」になると、ＰＭＯＳトランジスタＭ４がＯＦＦ、ＮＭＯＳトランジスタＭ５がＯＮとなって昇圧用容量ＣＢ１の一端をＧＮＤにバイアスする。このとき、充電手段７をＯＮすることで昇圧用容量ＣＢ１のもう一端を電源ＶＣＣにバイアスし、昇圧用容量ＣＢ１の両端電圧差を電源ＶＣＣ電圧に充電する。このとき、電荷転送手段８はＯＦＦ状態である。以上の状態は充電モードである。
【００５２】
次に、ＮＡＮＤゲート９Ａ出力が「０」になると、ＰＭＯＳトランジスタＭ４がＯＮ、ＮＭＯＳトランジスタＭ５がＯＦＦとなって昇圧用容量ＣＢ１の一端をＧＮＤから電源ＶＣＣの電圧に切換える。このとき、充電手段７をＯＦＦ、電荷転送手段８をＯＮにすることにより、端子１２に接続する負荷容量ＣＬに昇圧用容量ＣＢ１の充電電荷を分配する。以上の状態は昇圧モードである。
【００５３】
再び、ＮＡＮＤゲート９Ａ出力が「１」になると、前述の充電モードとなり、電荷転送手段８がＯＦＦしているため負荷容量ＣＬに分配された電荷はそのまま維持される。そして、昇圧モードへ移行すると、また電荷分配が行われる。このように、昇圧クロックに同期して昇圧手段１Ａが充電モードと昇圧モードとを交互に繰り返すことにより、負荷容量ＣＬの充電電荷は増加し、端子１２の昇圧電圧が上昇する。電源ＶＣＣの電圧をＶＣＣ、昇圧用容量ＣＢ１の容量値をＣＢ１、負荷容量ＣＬの容量値をＣＬとし、昇圧回数をｎとすれば、上記の昇圧電圧
ＨＶは（２）式で表わされる。
【００５４】
ＨＶ＝２×ＶＣＣ×［１−｛ＣＬ／（ＣＢ１＋ＣＬ）｝ｎ］　　　　…（２）
（２）式によって昇圧電圧が上昇して、昇圧電圧検出手段３が規定する昇圧電圧に達すると、信号ＳＴＰＮが「０」に反転する。この信号ＳＴＰＮを入力した制御回路２のＮＡＮＤゲート２Ｃの出力が「１」のままとなって、ＮＡＮＤゲート２Ｃが昇圧クロックの出力を停止する。ＮＡＮＤゲート２Ｃからのその出力を入力した昇圧容量切換え手段９のＮＡＮＤゲート９Ｄの出力も「１」へ反転する。ＥＮＡＢＬＥ端子に入力される信号が「１」を維持しているので、ＮＡＮＤゲート９Ｅの出力は「０」へ反転する。よって、ＥＮＡＢＬＥ端子に入力される信号が「１」を維持している限り、ＮＡＮＤゲート９Ｄの一方の入力が「０」のままになるから、ＮＡＮＤゲート９Ｄの出力である「１」はラッチされる。この状態において、負荷容量ＣＬの充電電荷が消費され昇圧電圧が低下すると、信号
ＳＴＰＮが再び「１」へ反転する。この反転に伴って、制御回路２のＮＡＮＤゲート２Ｃから昇圧クロックが再び出力される。しかし、上記のようにＮＡＮＤゲート９Ｄの出力が「１」になっているため、今度は、ＮＡＮＤゲート９Ｂが昇圧クロックに同期して「１」及び「０」を交互に出力することになる。よって、昇圧用容量ＣＢ１に関する充電／昇圧モードと同様の動作が、今度は、昇圧用容量ＣＢ２について行われる。
【００５５】
昇圧用容量ＣＢ２による昇圧動作を開始するときの端子１２での昇圧電圧は、前回の昇圧用容量ＣＢ１によって昇圧動作を開始するときのその昇圧電圧に比べてはるかに高い。この状態から昇圧動作を行ったとき、一回の昇圧動作で昇圧電圧検出手段３が規定する昇圧電圧を大幅に超えてしまうことも考えられる。このため、昇圧用容量ＣＢ２の容量値を昇圧用容量ＣＢ１に比べ小さく設定することによって、その昇圧電圧のオーバーシュートを低減することができ、昇圧電圧の脈動を低減できる。昇圧用容量ＣＢ２を用いずにもともとの昇圧用容量の容量値を小さくしておくことも考えられるが、この場合には昇圧動作開始から所定の昇圧電圧に達するまでの時間、または昇圧クロック数が増大することになり、これらに制約がある場合については対応が困難である。
【００５６】
図３に示すチョッパコンパレータ型ＡＤ変換モジュールにおいて、ＮＭＯＳスイッチＳＢのゲートを上記した昇圧電圧によって駆動制御する場合、コンパレートモードにおいて前述の昇圧電圧のオーバーシュートが発生すると、ＮＭＯＳスイッチＳＢのゲート・ソースまたはゲート・ドレイン間の寄生容量を介してサンプリング容量Ｃ１へ雑音電荷を供給することになり、ＡＤ変換精度を悪化させる要因となってしまう。本実施例によれば、そのＡＤ変換精度の悪化を防止または抑制することができる。
【００５７】
本実施例によれば、実施例１で生じる効果を得ることができる。更に、本実施例は、昇圧手段１に設けられた昇圧用容量の接続切換え手段を設けているので、最初の昇圧立ち上がり時間を増加させることなく、目的とする昇圧電圧に達した後の昇圧電圧の変動を抑制することができる。
【００５８】
なお、図８に示した昇圧用容量切換え手段は一例を示したに過ぎず、例えば充電手段７側で昇圧用容量を選択するようにしてもよい。また、昇圧用容量を２個に限らず多数設置して時間的に切換えるなどの方策も考えられる。本実施例の特徴は、昇圧動作開始時点と、昇圧電圧検出手段３が一旦信号ＳＴＰＮを出力した時点とで、昇圧手段１Ａ内の昇圧用容量を切換えている点にある。
【００５９】
本実施例において、昇圧電圧検出手段３を、実施例２で用いられる昇圧電圧検出手段３Ａ、または実施例３で用いられる昇圧電圧検出手段３Ｂに置き換えてもよい。
【００６０】
（実施例５）
本発明の他の実施例である実施例５の昇圧回路装置を、図９を用いて説明する。本実施例の昇圧回路装置１１Ｄは、実施例１の昇圧回路装置１１において制御回路２を制御回路２Ａに換えた構成に出力容量制御手段１０を付加した構成を有する。出力容量制御手段１０は、昇圧電圧検出手段３の出力である信号ＳＴＰＮによって出力容量ＣＡの接続を制御する。出力容量ＣＡは端子１２に接続される。
【００６１】
出力容量制御手段１０は、ＮＭＯＳトランジスタＭ８、及び２入力のＮＡＮＤゲート１０Ａ，１０Ｂを有する。ＮＭＯＳトランジスタＭ８のドレインは出力容量（出力用コンデンサ）ＣＡに、ＮＭＯＳトランジスタＭ８のソースはＧＮＤにそれぞれ接続される。また、ＮＭＯＳトランジスタＭ８のゲートはＮＡＮＤゲート１０Ａの出力端子に接続される。ＮＡＮＤゲート１０Ａの１つの入力端子に
ＮＡＮＤゲート１０Ｂの出力端子が接続される。ＮＡＮＤゲート１０Ｂの１つの入力端子にＮＡＮＤゲート１０Ａの出力端子が接続される。昇圧電圧検出手段３のコンパレータ４の出力端子は、ＮＡＮＤゲート１０Ａの他の入力端子、及び制御回路２ＡのＮＡＮＤゲート２Ｃの１つの入力端子にそれぞれ接続される。
ＥＮＡＢＬＥ端子は、ＮＡＮＤゲート１０Ｂの他の入力端子、及びＮＡＮＤゲート２Ｃの他の１つの入力端子にそれぞれ接続される。ＥＮＡＢＬＥ端子の機能は実施例４の場合と同じである。
【００６２】
昇圧回路装置１１Ｄの動作について以下に説明する。ＥＮＡＢＬＥ端子に「０」である低レベルの信号が入力されている状態では、実施例４と同様に、昇圧手段１は昇圧停止状態にあり、昇圧動作を行わない。ＥＮＡＢＬＥ端子に入力される低レベルの信号が「１」である高レベルの信号に遷移すると、昇圧手段１が昇圧動作状態となり、端子１２の電圧は上昇し始める。この電圧が昇圧電圧検出手段３で規定される昇圧電圧に達していない場合には、コンパレータ４から出力される信号ＳＴＰＮは「１」であり、昇圧手段１は昇圧動作を継続する。ＥＮＡＢＬＥ端子に「０」が入力されるとき、出力容量制御手段１０内のＮＡＮＤゲート１０Ｂの出力は「１」であり、また、信号ＳＴＰＮも「１」であるためＮＡＮＤゲート１０Ａの２つの入力が「１」となり、ＮＡＮＤゲート１０Ａの出力は「０」となっている。その後、ＥＮＡＢＬＥ端子に入力される信号が「１」へ遷移しても、ＮＡＮＤゲート１０Ａの出力である「０」を入力してＮＡＮＤゲート１０Ｂの出力は「１」を維持しているため、昇圧手段１が動作開始した時点では、ＮＡＮＤゲート１０Ａの出力は「０」で、ＮＭＯＳトランジスタＭ８はＯＦＦ状態にある。よって出力容量ＣＡの一端が浮いた状態にあり、端子１２から出力される昇圧電圧が上昇しても、これによって出力容量ＣＡが充電されることはなく、昇圧電圧の上昇に対して出力容量ＣＡは何ら影響を及ぼさない。
【００６３】
やがて、昇圧電圧が、昇圧電圧検出手段３が規定する電圧に達すると信号ＳＴＰＮが「０」へ反転する。この信号ＳＴＰＮを入力するＮＡＮＤゲート１０Ａの出力が「１」へ反転する。ＮＡＮＤゲート１０Ｂは両方の入力端子に入力される各信号が「１」となるため、ＮＡＮＤゲート１０Ｂの出力は「０」となり、ＮＡＮＤゲート１０Ａの出力は「１」にラッチされる。ＮＡＮＤゲート１０Ａの出力である「１」を入力してＮＭＯＳトランジスタＭ８がＯＮする。これにより、出力容量ＣＡが端子１２とＧＮＤ間に挿入されることになる。このとき、端子１２につながる負荷容量ＣＬの充電電荷が出力容量ＣＡへ分配される結果、端子１２に印加される昇圧電圧ＨＶが低下する。そして、端子１２に印加される昇圧電圧ＨＶが昇圧電圧検出手段３が規定する電圧を下回ると、信号ＳＴＰＮは再び「１」となり、昇圧手段１が再び昇圧動作状態になる。ＮＡＮＤゲート１０Ａの出力は
「１」を維持しているため、ＮＭＯＳトランジスタＭ８もＯＮ状態を維持し、よって出力容量ＣＡが負荷容量ＣＬと並列接続した状態は変わらない。この状態で昇圧動作が行われると、当初の出力容量ＣＡが浮いた状態に比べて１回の昇圧動作で昇圧される昇圧電圧は小さくなる。これは前述の（２）式において負荷容量ＣＬが（ＣＬ＋ＣＡ）になったことに相当する。実施例４の昇圧回路装置１１Ｃでは、（２）式における昇圧用容量ＣＢ１を小さい容量に切換えることで１回の昇圧動作による電圧上昇を抑制したが、本実施例では負荷容量ＣＬ側を大きくすることで、同様の効果を得るものである。特に、負荷容量ＣＬが比較的小さい場合などでは、出力容量ＣＡを用いることで昇圧動作時における昇圧電圧の脈動を抑制することができる。
【００６４】
上記の如く、本実施例によれば、昇圧開始当初は出力容量を付加しないで昇圧時間の増大を防ぎ、一方、所定の昇圧電圧が得られた後は端子１２に出力容量を付加することで昇圧電圧の脈動を抑制でき、実施例４と同様な効果を生じる。
【００６５】
本実施例において、昇圧電圧検出手段３を、実施例２で用いられる昇圧電圧検出手段３Ａ、または実施例３で用いられる昇圧電圧検出手段３Ｂに置き換えてもよい。
【００６６】
なお、昇圧回路装置１１Ｄでは出力容量ＣＡを端子１２とＧＮＤとの間に配置したが、これに限定されるものではなく出力容量ＣＡを電源ＶＣＣ側に配置しても同様の効果を有する。また、昇圧回路装置１１Ｄでは出力容量を１個としたが、出力容量を多数設けて、順次、端子１２に付加して行くことなども容易に実現し得ることである。また、昇圧回路装置１１Ｄにおいて、昇圧手段１を実施例４で用いられた、昇圧用容量切換え機能を有する昇圧手段１Ａに置き換えることも可能であり、これによりさらなる昇圧電圧変動の抑制効果が期待できる。
【００６７】
【発明の効果】
本発明によれば、昇圧電圧によって駆動される負荷素子である絶縁ゲート型半導体素子が必要とする昇圧電位に達したことを適切に検出することができるため、負荷素子にとって必要十分で安定な昇圧電圧を得ることができる。
【図面の簡単な説明】
【図１】本発明の好適な一実施例である実施例１の昇圧回路装置の構成図である。
【図２】実施例１の昇圧回路装置における動作を示す特性図である。
【図３】図１の昇圧回路装置の昇圧電圧によって制御されるチョッパコンパレータ型ＡＤ変換モジュールの構成図である。
【図４】本発明の他の実施例である実施例２の昇圧回路装置の構成図である。
【図５】実施例２の昇圧回路装置における動作を示す特性図である。
【図６】本発明の他の実施例である実施例３の昇圧回路装置の構成図である。
【図７】実施例３の昇圧回路装置における動作を示す特性図である。
【図８】本発明の他の実施例である実施例４の昇圧回路装置の構成図である。
【図９】本発明の他の実施例である実施例５の昇圧回路装置の構成図である。
【図１０】従来の昇圧回路装置の一例の構成図である。
【符号の説明】
１，１Ａ…昇圧手段、２，２Ａ…制御回路、２Ｂ，２Ｃ，９Ａ，９Ｂ，９Ｄ，９Ｅ，１０Ａ，１０Ｂ…ＮＡＮＤゲート、２Ｄ…昇圧クロック源、３，３Ａ，
３Ｂ…昇圧電圧検出手段、４…コンパレータ、５…電流バイアス源、６…電圧バイアス源、７…充電手段、８…電荷転送手段、９…昇圧容量切換え手段、９Ｃ…インバータ、１０…出力容量制御手段、１１，１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ…昇圧回路装置、１２…昇圧電圧出力端子、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，
Ｒ６，ＲＬ１，ＲＬ２…抵抗、Ｍ１，Ｍ２，Ｍ３，Ｍ５，Ｍ７，Ｍ８…ＮＭＯＳトランジスタ、Ｍ４，Ｍ６…ＰＭＯＳトランジスタ、ＣＢ１，ＣＢ２…昇圧用容量、ＣＬ…負荷容量、ＣＡ…出力容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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