【事件の表示】
　平成　２年特許願第　　４３９８号「メモリに蓄積されたデータの変更が阻止される安全確保集積回路チップ」拒絶査定に対する審判事件［平成　２年　９月１２日出願公開、特開平　２−２３０４４３］についてした平成１２年４月１８日付けの審決に対し、東京高等裁判所において審決取消の判決（平成１２（行ケ）第３５２号、平成１５年３月６日判決言渡）があったので、更に審理の結果、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成２年１月１１日（パリ優先権主張１９８９年１月１２日アメリカ合衆国）の出願であって、当審において、平成１２年４月１８日付で「本件審判の請求は成り立たない。」との審決をしたところ、東京高等裁判所に審決取消訴訟（平成１２年（行ケ）３５２号）が提起され、平成１５年３月６日に、「特許庁が平成７年審判第１０５８９号事件について平成１２年４月１８日にした審決を取り消す。」との判決があったので、更に審理をし、平成１５年５月２８日付で、本願請求項１及び２に係る発明は、その出願前に頒布された刊行物である、引用文献１及び２に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、という拒絶里理由が通知されたものである。
　
２．本願特許請求の範囲の記載
　本願特許請求の範囲の記載は、平成２年８月１０日付け、平成６年７月７日付け、平成１１年１２月１３日付けの各手続補正書の記載からみて、その特許請求の範囲の請求項１，２（以下、それぞれ「本願発明１，２」という）には、以下のように記載されている。
　「（１）　チップ上のメモリの予め定められた位置に記憶された安全確保データの変更を阻止することのできる集積回路チップにおいて、
　改変することができない安全確保データを記憶するための予め定められた位置を有する複数のメモリ位置を具備するメモリと、
　前記メモリおよびアドレスバスに結合され、前記アドレスバス上に与えられたアドレス信号により指示された前記メモリの位置にデータを記憶させるメモリ制御論理回路と、
　初期状態および不可逆的に変更された状態を有するフューズ素子と、
　前記フューズ素子に結合され、予め定められた制御信号に応答して前記フューズ素子の状態を不可逆的に変更する手段と、
　前記フューズ素子と前記メモリ制御論理回路と前記アドレスバスとに結合され、前記フューズ素子の前記状態および前記アドレス信号をモニターすると共に、前記フューズ素子の前記状態が不可逆的に変更された後には、予め定められたメモリ位置が前記アドレスバス上のアドレス信号により指示されるときにはいつでも前記メモリ制御論理回路がデータを前記予め定められたメモリ位置に記憶させないようにするデコーダとを含む集積回路チップ。
　（２）　チップ上のメモリの予め定められた位置に記憶された安全確保データの変更を阻止することのできる集積回路チップにおいて、
　改変することができない安全確保データを記憶するためのメモリと、
　前記メモリに結合され、前記メモリにデータを記憶させるメモリ制御論理回路と、
　初期状態および不可逆的に変更された状態を有するフューズ素子と、
　前記フューズ素子に結合され、予め定められた制御信号に応答して前記フューズ素子の状態を不可逆的に変更する手段と、
　前記フューズ素子と前記メモリ制御論理回路とに結合され、前記フューズ素子の前記状態をモニターすると共に、前記フューズ素子の前記状態が不可逆的に変更された後には、前記メモリ制御論理回路がデータを前記メモリに記憶させないようにする手段とを含む集積回路チップ。」
　
３．引用文献１，２の記載
（１）引用文献１
　当審における平成１５年５月２８日付の拒絶理由で引用した引用文献１（特開昭６２−８０７４４号公報（昭和６２年４月１４日特許庁発行））の第１，２図及びその説明の欄には、
　
　「〔産業上の利用分野〕
　本発明はＲＡＭ（ランダムアクセスメモリ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の制御回路に関し、特に書込み禁止番地領域を有するＲＡＭの制御回路に関する。」（第１頁右下欄第３〜７行目）
　
　「〔実施例〕
　次に、本発明について図面を参照して説明する。第１図は本発明の一実施例を示すブロック図、第２図は第１図に示すチップセレクト制御回路２の回路図である。
　第１図において、アドレスバス線４が書き込み禁止番地選択用ＲＯＭ（リードオンリメモリ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ；以下単にＲＯＭという）のアドレスバス入力端子１１と被制御ＲＡＭ３のアドレスバス入力端子３１に接続され、書込み禁止番地信号線５がＲＯＭ１のデータ信号出力端子１２とチップセレクト制御回路（以下単に制御回路という）２の書込み禁止番地信号入力端子２１に接続され、書込み禁止信号線６が制御回路２の書込み禁止信号入力端子２２に接続され、チップセレクト命令線７が制御回路２のチップセレクト信号入力端子２３に接続され、チップセレクト信号線８が制御回路２のチップセレクト信号出力端子２５とＲＡＭ３のチップセレクト信号入力端子３２に接続され、書込み信号線９が制御回路２の書込み信号入力端子２４とＲＡＭ３の書込み信号入力端子３３に接続されている。」（第２頁右上欄第１行〜同頁左下欄第２行目）（なお、拒絶理由における「第２頁右上欄第３行〜」の記載は、「第２頁右上欄第１行〜」の誤記である。）
　
　「このように構成されたＲＡＭの制御回路の動作について次に説明する。
　第１図において、ＲＡＭ３の番地１００と番地２００についてのみ書込み禁止を実現する動作を一例として説明する。この場合、ＲＯＭ１の番地１００と番地２００のデータを“１”とし、番地１００と番地２００以外のデータをすべて“０”とする。また、制御回路２の書込み禁止信号入力端子２２への書込み禁止信号線６からの入力を“１”とし、チップセレクト命令線７からの入力を“１”とする。さらに、書込み信号入力端子２４，３３への書込み信号線９からの入力を“１”とする。この時、アドレスバス入力端子１１，３１へのアドレスバス線４からの入力を１００または２００とすると、ＲＯＭ１の番地１００または２００は“１”ゆえにデータ信号出力端子１２の出力は“１”となる。このとき、第２図においてナンドゲート２７への３入力はすべて“１”となるので、ナンドゲート２７の出力は“０”となってアンドゲート２６の出力は“０”となり、チップセレクト信号入力端子３２へのチップセレクト信号線８からの入力が“０”となるのでＲＡＭ３はチップセレクトされず、ＲＡＭ３の番地１００または２００への書込みは行なわれない。一方、アドレスバス入力端子１１，３１へのアドレスバス線４からの入力を１００または２００以外とすると、ＲＯＭ１の番地１００または２００以外はすべて“０”ゆえにデータ信号出力端子１２の出力は“０”となる。このとき、第２図においてナンドゲート２７への１入力が“０”となるので、ナンドゲート２７の出力は“１”となる。その結果アンドゲート２６への入力がすべて“１”となるのでアンドゲート２６の出力は“１”となり、チップセレクト信号入力端子３２へのチップセレクト信号線８からの入力が“１”となるのでＲＡＭ３はチップセレクトされ、ＲＡＭ３の番地１００または２００以外へは書込みが行える。ただし、書込み禁止信号入力端子２２への書込み禁止信号線６からの入力を“０”とすると、第２図のナンドゲート２７の出力がナンドゲート２７の他の入力の値に関係なく“１”となるので番地１００または２００の場合でもチップセレクト信号出力２５が“１”となり、ＲＡＭ３はチップセレクトされ書込める。」（第２頁左下欄第１６行〜第３頁左上欄第１９行目）
と記載されている。
　
（２）引用文献２
　同じく、引用文献２（特開昭６１−１４００００号公報（昭和６１年６月２７日特許庁発行））には、
　
　書込用高電圧印加端子（ＶＰＦ端子）もしくは書込み設定信号端子（ＰＧＭ端子）である端子Ｂと内部回路５との間に接続される溶断ヒューズ部４を設け、書込み済のＰＲＯＭの溶断ヒューズ部を溶断することによって、端子Ｂと内部回路５との間を切離し、追加書込みができないようにしたものが記載されている。
　
４．本願発明１
（１）対比
　そこで、上記引用文献１に記載の発明と本願発明１とを対比すると、上記引用文献１に記載の発明も本願発明１と同様に、メモリの予め定められた位置に蓄積されたデータの変更を阻止することを目的とするものであり、引用文献１における「ＲＡＭ」，「番地１００と番地２００のデータ」，「アドレスバス線」はそれぞれ、本願発明１の「メモリ」，「安全確保データ」，「アドレスバス」に相当し、また、引用文献１の記載によると、引用文献１に記載の発明における「書込み禁止番地選択用ＲＯＭ１」及び「チップセレクト制御回路２」は、「書込み禁止番地選択用ＲＯＭ１」からの信号が「書込み禁止番地信号線５」を介して「チップセレクト制御回路２」に入力されるものであり、「アドレスバス線４」上のアドレスが「書込み禁止番地選択用ＲＯＭ１」に記憶された書込み禁止番地に相当するときは「チップセレクト信号線８」上の信号が“０”となり、「ＲＡＭ３」はチップセレクトされず、「ＲＡＭ３」へのデータの書込みは禁止されるが、それ以外の場合には「チップセレクト信号線８」上の信号が“１”となり、「ＲＡＭ３」はチップセレクトされ、「ＲＡＭ３」へのデータの書込みが行われるという動作をしているので、引用文献１に記載の発明における「チップセレクト制御回路」は本願発明１の「メモリ制御論理回路」に相当し、又、本願発明におけるフューズ素子というのも、ＲＯＭと同様に、一旦状態が変更されたらそれをもとの状態に戻すことは不可能な不可逆的な素子であるので、ＲＯＭの一種であるものということができ、引用文献１に記載の発明における「書込み禁止番地選択用ＲＯＭ」は本願発明１における「フューズ素子」に相当するものと認められる。
　
　したがって、両者は共に、チップ上のメモリの予め定められた位置に記憶された安全確保データの変更を阻止することのできるものにおいて、改変することができない安全確保データを記憶するための予め定められた位置を有する複数のメモリ位置を具備するメモリと、前記メモリに結合され、アドレスバス上に与えられたアドレス信号により指示された前記メモリの位置にデータを記憶させるメモリ制御論理回路と、初期状態及び不可逆的に変更された状態を有するフューズ素子とを含むもの、である点では同じである。
　
　ただ、（ａ）本願発明１においては、回路全体が集積化され、集積回路チップとされているのに対して、引用文献１に記載の発明においては、回路が集積化され、集積回路チップとされることについては記載されていない点、（ｂ）本願発明１においては、メモリ制御論理回路はアドレスバスにも結合されているのに対して、引用文献１に記載の発明においては、メモリ制御論理回路はアドレスバスには結合されていない点、（ｃ）本願発明１においては、フューズ素子は予め定められた制御信号に応答して前記フューズ素子の状態を不可逆的に変更する手段を有しているのに対して、引用文献１に記載の発明においては、あらかじめ書込み禁止番地が記憶されているＲＯＭが用いられている点、（ｄ）本願発明１においては、フューズ素子とメモリ制御論理回路と前記アドレスバスとに結合され、フューズ素子の状態および前記アドレス信号をモニターすると共に、フューズ素子の状態が不可逆的に変更された後には、予め定められたメモリ位置がアドレスバス上のアドレス信号により指示されるときにはいつでもメモリ制御論理回路がデータを予め定められたメモリ位置に記憶させないようにするデコーダを有しているのに対して、引用文献１に記載の発明においては、そのようなデコーダを設けることは明記されていない点、及び、（ｅ）本願発明においては、フューズ素子が不可逆的に変更される前においても利用されることが想定されているのに対して、引用文献１に記載の発明においては、不可逆的に変更前の利用については何ら言及されていない点、
で両者は相違している。
　
（２）相違点についての当審の判断
　よって、上記相違点について判断すると、
（ａ）については、メモリを含む回路全体を集積化し、集積回路チップとすることは、当業者にとって、引用文献をあげる必要がないほどに常套手段であって、本願発明１のように構成したところには何ら格別のものは認められない。したがって、相違点（ａ）は、格別の相違点であるものとは認められない。
　
　次に、（ｂ）については、本願明細書の発明の詳細な説明の欄の記載を見ても、メモリ制御論理回路に結合されたアドレスバスから入力されたアドレス信号を、メモリ制御論理回路がどのように利用しているのか明らかでなく、結果として、本願発明のように構成したところに格別のものがあるものとは認められない。
　
（ｃ）については、フューズ素子を用い、それを不可逆的に変更することによってデータの追加書込みを禁止することは、例えば、引用文献２に記載の発明から明らかなように当業者に公知の事項であり（さらに必要ならば、特開昭５６−１４３５４号公報、特開昭５７−１２８０６８号公報、特開昭５８−１３３６９９号公報、特開昭６２−３６８００号公報、特開昭６２−１０３７４４号公報、特開昭６３−５６７４９号公報等に、フューズを切断することによって、以後の書込みを禁止するものが記載されている。）、又、フューズ素子もＲＯＭも、共に、その状態を変更するためには、予め定められた制御信号に応答して、素子の状態を不可逆的に変更するための手段が必要なことは自明であるので、相違点（ｃ）も格別の相違点であるものとは認められない。
　
さらに、（ｄ）については、引用文献１に記載の発明においては、アドレスされるＲＯＭ１の内容が書込み禁止データであるかどうかを確認し、書込み禁止データである場合には、その書込み禁止データをチップセレクト制御回路に与えて、チップセレクト制御回路によるメモリへの書込み禁止を指示させるようにしているのに対して、本願発明１においては、ＲＯＭ１の内容が書込み禁止データであるアドレスと入来アドレスとを比較し、一致した場合には、メモリ制御論理回路に書込み禁止の指示をするようにしているので、両者は、アドレスにより書込み禁止データを直接モニタするか、それとも、禁止データのあるアドレスをモニタするかの点で相違しているが、モニタの仕方をどのようにするかといったことは、当業者が適宜なしうる程度のことにすぎず、又、アドレスをモニタするためにデコーダを設けたとしても、それは当業者が適宜なし得ることにすぎないものと認められる。
　
そして、（ｅ）については、そもそも引用文献１に記載の発明も、書込み禁止番地を含めて、メモリに予めデータを書込み、その後、書込み禁止番地に書き込んだデータが変更されないようにするために、書込み禁止にするものであるので、引用文献１に記載の発明においても、不可逆的に変更する前の状態における使用も当然に考えられているものであり、この点も格別の相違点であるものとは認められない。
　
　したがって、本願発明１は、引用文献１に記載の発明に引用文献２に記載の発明を適用することによって当業者が容易に発明をすることができたものである。
　
５．本願発明２
（１）対比
　上記引用文献１に記載の発明と本願発明２とを対比すると、上記引用文献１に記載の発明も本願発明２と同様に、メモリの予め定められた位置に蓄積されたデータの変更を阻止することを目的とするものであり、引用文献１における「ＲＡＭ」，「番地１００と番地２００のデータ」はそれぞれ、本願発明１の「メモリ」，「安全確保データ」に相当し、また、引用文献１の記載によると、引用文献１に記載の発明における「書込み禁止番地選択用ＲＯＭ１」及び「チップセレクト制御回路２」は、「書込み禁止番地選択用ＲＯＭ１」からの信号が「書込み禁止番地信号線５」を介して「チップセレクト制御回路２」に入力されるものであり、「アドレスバス線４」上のアドレスが「書込み禁止番地選択用ＲＯＭ１」に記憶された書込み禁止番地に相当するときは「チップセレクト信号線８」上の信号が“０”となり、「ＲＡＭ３」はチップセレクトされず、「ＲＡＭ３」へのデータの書込みは禁止されるが、それ以外の場合には「チップセレクト信号線８」上の信号が“１”となり、「ＲＡＭ３」はチップセレクトされ、「ＲＡＭ３」へのデータの書込みが行われるという動作をしているので、引用文献１に記載の発明における「チップセレクト制御回路」は本願発明１の「メモリ制御論理回路」に相当し、又、本願発明におけるフューズ素子というのも、ＲＯＭと同様に、一旦状態が変更されたらそれをもとの状態に戻すことは不可能な不可逆的な素子であるので、ＲＯＭの一種であるものということができ、引用文献１に記載の発明における「書込み禁止番地選択用ＲＯＭ」は本願発明１における「フューズ素子」に相当するものと認められる。
　
　したがって、両者は共に、
メモリの予め定められた位置に記憶された安全確保データの変更を阻止することのできるものにおいて、改変することができない安全確保データを記憶するためのメモリと、前記メモリに結合され、前記メモリにデータを記憶させるメモリ制御論理回路と、初期状態及び不可逆的に変更された状態を有するフューズ素子とを含むものである点では同じである。
　
　ただ、（ｆ）本願発明２においては、回路全体が集積化され、集積回路チップとされているのに対して、引用文献１に記載の発明においては、回路が集積化され、集積回路チップとされることについては記載されていない点、（ｇ）本願発明２においては、フューズ素子は予め定められた制御信号に応答して前記フューズ素子の状態を不可逆的に変更する手段を有しているのに対して、引用文献１に記載の発明においては、あらかじめ書込み禁止番地が記憶されているＲＯＭが用いられている点、（ｈ）本願発明２においては、フューズ素子とメモリ制御論理回路とに結合され、フューズ素子の状態をモニターすると共に、フューズ素子の状態が不可逆的に変更された後には、メモリ制御論理回路がデータをメモリに記憶させないようにする手段を有しているのに対して、引用文献１に記載の発明においては、そのような手段を設けることは明記されていない点、及び、（ｉ）本願発明においては、フューズ素子が不可逆的に変更される前においても利用されることが想定されているのに対して、引用文献１に記載の発明においては、不可逆的に変更前の利用については何ら言及されていない点、
で両者は相違している。
　
（２）相違点についての当審の判断
　上記相違点（ｆ），（ｇ）及び（ｉ）は、本願発明１において相違点（ａ），（ｃ）及び（ｅ）として指摘されたものと同じである。したがって、それについての判断も上記（ａ），（ｃ）及び（ｅ）についての判断と同じである。
　
次に、（ｈ）については、引用文献１に記載の発明においては、アドレスされるＲＯＭ１の内容が書込み禁止データであるかどうかを確認し、書込み禁止データである場合には、その書込み禁止データをチップセレクト制御回路に与えて、チップセレクト制御回路によるメモリへの書込み禁止を指示させるようにしているのに対して、本願発明２においては、ＲＯＭ１の内容が書込み禁止データであるアドレスと入来アドレスとを比較し、一致した場合には、メモリ制御論理回路に書込み禁止の指示をするようにしているので、両者は、アドレスにより書込み禁止データを直接モニタするか、それとも、禁止データのあるアドレスをモニタするかの点で相違しているが、モニタの仕方をどのようにするかといったことは、当業者が適宜なしうる程度のことにすぎないものと認められる。したがって、相違点（ｈ）についても、格別の相違点であるものとは認められない。
　
　よって、本願発明２は、引用文献１に記載の発明に引用文献２に記載の発明を適用することによって当業者が容易に発明をすることができたものである。
　
６．まとめ
　以上のとおりであるので、本願発明１及び２はいずれも、引用文献１に記載の発明に引用文献２に記載の発明を適用することによって、当業者が容易に発明をすることができたものと認められる。したがって、本願請求項１及び２に係る発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。