(57)【要約】【課題】クロック同期したラッチ回路を用いるとき、スタンバイモード中に電圧レベルが強制的に固定されなければならないノードの数を減じる回路および方法を提供する。【解決手段】この回路および方法は、たとえ多くの段がパイプライン構造でカスケード接続されている場合も、交互パワーゲートされた回路とともにハーフサイクルラッチ回路およびフルサイクルラッチ回路のために用いられ得る。電圧レベルを固定する単一のノード上のデータ状態が、１つ以上のカスケード接続されたラッチ段および追加の回路を通され得る。スタンバイモード中にラッチ伝達ゲートを強制的に導通させることにより、多数の段は、フォーシングトランジスタが設定している前段によって決定されるようなある特定の状態に設定され得る。【選択図】        図８
2004236282.tif 000002
【特許請求の範囲】
【請求項１】
集積回路内の信号経路であって、
前記信号経路の最初の部分に結合される単一のフォーシングトランジスタと、
前記信号経路内に設けられた少なくとも１つの伝達ゲートと、
スタンバイモード中に前記伝達ゲートを強制的に導通させる手段と、
前記信号経路内に設けられた交互パワーゲート回路とを含み、
前記単一のフォーシングトランジスタが生成する、強制的に固定されるデータ状態は、前記信号経路の全体を伝播する、信号経路。
【請求項２】
前記伝達ゲートを強制的に導通させる前記手段は、前記伝達ゲートのクロック入力を制御するためのクロック回路を含む、請求項１に記載の信号経路。
【請求項３】
前記交互パワーゲート回路は組合せ論理回路を含む、請求項１に記載の信号経路。
【請求項４】
前記交互パワーゲート回路はフルサイクルラッチ回路を含む、請求項１に記載の信号経路。
【請求項５】
スタンバイモード中に前記フルサイクルラッチ回路内の伝達ゲートを強制的に導通させる手段をさらに含む、請求項４に記載の信号経路。
【請求項６】
伝達ゲートを強制的に導通させる前記手段は、前記伝達ゲートのクロック入力を制御するためのクロック回路を含む、請求項５に記載の信号経路。
【請求項７】
前記交互パワーゲート回路はハーフサイクルラッチ回路を含む、請求項１に記載の信号経路。
【請求項８】
スタンバイモード中に前記ハーフサイクルラッチ回路内の伝達ゲートを強制的に導通させる手段をさらに含む、請求項７に記載の信号経路。
【請求項９】
伝達ゲートを強制的に導通させる前記手段は、前記伝達ゲートのクロック入力を制御するためのクロック回路を含む、請求項８に記載の信号経路。
【請求項１０】
パワーゲート方法であって、
単一のフォーシングトランジスタを用いて信号経路の最初の部分のデータ状態を強制的に固定するステップと、
スタンバイモード中に前記信号経路に設けられた伝達ゲートを強制的に導通させるステップと、
前記信号経路内の追加の回路を交互にパワーゲートするステップとを含み、
単一のフォーシングトランジスタが生成する、強制的に固定されるデータ状態は、前記信号経路の全体を伝播する、パワーゲート方法。
【請求項１１】
フルサイクルラッチ回路であって、
制御信号を受けるためのゲートおよび入力信号を受けるためのドレインを有するフォーシングトランジスタと、
入力信号を受けるための入力部および出力部を有する第１の伝達ゲートと、
前記第１の伝達ゲートの出力部に結合される入力部および出力部を有する第１のラッチ段と、
前記第１のラッチ段の出力部に結合される入力部および出力部を有する第２の伝達ゲートと、
前記第２の伝達ゲートの出力部に結合される入力部および出力信号を提供するための出力部を有する第２のラッチ段と、
スタンバイ動作モード中に前記第１の伝達ゲートおよび前記第２の伝達ゲートを強制的に導通させる手段とを含む、フルサイクルラッチ回路。
【請求項１２】
前記第１の伝達ゲートおよび前記第２の伝達ゲートを強制的に導通させる前記手段は、前記伝達ゲートのクロック入力を制御するためのクロック回路を含む、請求項１１に記載のフルサイクルラッチ回路。
【請求項１３】
前記クロック回路は、
クロック入力部と、
制御入力部と、
パワーゲートされたＶＣＣ供給電圧を受けるための第１のパワー端子と、
パワーゲートされたＶＳＳ供給電圧と、第１のクロック出力と、第２のクロック出力と、第３のクロック出力と、第４のクロック出力とを受けるための第２のパワー端子とを含む、請求項１２に記載のフルサイクルラッチ回路。
【請求項１４】
前記クロック回路はさらに、パワーゲートされていないＶＣＣ供給電圧を受けるための第３のパワー端子を含む、請求項１３に記載のフルサイクルラッチ回路。
【請求項１５】
前記第１の伝達ゲートおよび前記第２の伝達ゲートは、各々、Ｐチャネルクロック入力およびＮチャネルクロック入力を含む、請求項１１に記載のフルサイクルラッチ回路。
【請求項１６】
前記第１の伝達ゲートおよび前記第２の伝達ゲートを強制的に導通させる前記手段は、Ｐチャネルクロック入力上で強制的に論理ローレベルを設定し、さらにはＮチャネルクロック入力上で強制的に論理ハイレベルを設定するためのクロック回路を含む、請求項１５に記載のフルサイクルラッチ回路。
【請求項１７】
前記第１のラッチ段は、パワーゲートされたＶＣＣ供給電圧を受けるための第１のパワー端子と、パワーゲートされていないＶＣＣ供給電圧を受けるための第２のパワー端子とを含む、請求項１１に記載のフルサイクルラッチ回路。
【請求項１８】
前記第２のラッチ段は、パワーゲートされたＶＣＣ供給電圧を受けるための第１のパワー端子と、パワーゲートされていないＶＣＣ供給電圧を受けるための第２のパワー端子とを含む、請求項１１に記載のフルサイクルラッチ回路。
【請求項１９】
前記第１のラッチ段は、パワーゲートされたＶＳＳ供給電圧を受けるためのパワー端子を含む、請求項１１に記載のフルサイクルラッチ回路。
【請求項２０】
前記第２のラッチ段は、パワーゲートされたＶＳＳ供給電圧を受けるためのパワー端子を含む、請求項１１に記載のフルサイクルラッチ回路。
【請求項２１】
信号経路であって、
少なくとも１つのハーフサイクルラッチ回路またはフルサイクルラッチ回路と、
ラッチ回路に結合される組合せ論理回路と、
前記信号経路全体の状態を制御するための単一のフォーシングトランジスタとを含む、信号経路。
【請求項２２】
スタンバイモードにおいて前記ラッチ回路のクロック状態を変更する手段をさらに含む、請求項２１に記載の信号経路。
【発明の詳細な説明】
【０００１】
【背景】
この発明の実施例は、集積回路に関し、より具体的には、集積回路内でスタンバイパワーダウン状態を実現するための回路および方法に関する。
【０００２】
図１をここで参照して、直列接続されたＣＭＯＳインバータＵ１、Ｕ２、Ｕ３、Ｕ４、およびＵ５をパワーゲート（ｐｏｗｅｒ−ｇａｔｅ）して、すなわち、供給電力を遮断して、サブスレショルドリーク電流によるスタンバイ電流を減じるために用いられ得る回路１０が示される。インバータ段Ｕ１−Ｕ５では、インバータ段のパワー端子をＶＣＣまたはＶＳＳのいずれかに結合するのに、パワーゲート用（電力遮断用）デバイスＭ５およびＭ６が交互に用いられる。しかし、動作回路１０のような交互なパワーゲート方法は、適切な機能を得るために、各インバータ段の入力ノード電圧および出力ノード電圧がある特定の状態に強制的に固定されることを必要とする。なお、以下では、図１０に例示される交互なパワーゲート（電力遮断）構成が適用される回路を単に「交互パワーゲート回路」と称する。誤ったデータ状態が用いられると、交互パワーゲート技術はうまく働かない。なぜならば、１つおきの電源端子がオフになるためである。図１では、トランジスタＭ３が、オンとなり、インバータＵ１の入力ノードを強制的にローデータ状態（Ｌレベル）にする。これによって結果として、すべての後続の段Ｕ２−Ｕ５が、必要とされるスタンバイレベルになる。トランジスタＭ４を用いて、スタンバイ中にトランジスタＭ３がオンとなっているときに不具合が生じるのを防ぐ。トランジスタＭ５は、正電圧のＶＣＣ電源用のパワーゲートデバイスであり、トランジスタＭ６は、接地電圧または負電圧のＶＳＳ電源用のパワーゲートデバイスである。ＮＰＧ制御ノードは、回路１０が非スタンバイモードのとき、ハイであり（ＶＣＣとなるか、またはＶＣＣよりも僅かにより高くなり）、回路１０がスタンバイモードのとき、ローになる。ＰＰＧは、回路１０が非スタンバイモードにあるとき、ローであり、回路１０がスタンバイモードのとき、ハイとなる。
【０００３】
図１の回路１０内で示されるような非同期（リプルスルー）論理を用いることは比較的容易であって、前段ノード（通例、入力段）のデータ状態を強制的に固定することによってスタンバイ状態が可能となる。しかし、特に、クロック同期したフリップフロップまたはパイプライン構造の段が用いられる同期論理では、低電力スタンバイ中にパワーゲートするとき、多数のポイントのデータ状態が強制的に固定されなければならない。
【０００４】
図２をここで参照して、ラッチ段内のノードがスタンバイモード中に強制的に特定の論理状態にされるように、回路２０および２２が動作される。回路２０および２２のための動作方法は、比較的複雑である。なぜならば、それは、フィードバック素子として回路２０内のＮＡＮＤゲートＵ１または回路２２内のＮＯＲゲートＵ４を用い、さらにはフィードバック経路内で追加の伝達ゲート（回路２０内のＭ３、Ｍ４および回路２２内のＭ７、Ｍ８）を必要とするためである。
【０００５】
図３、図４、および図５に対応する回路３０、４０、および５０は、ラッチ段内で論理状態を設定するための明確な方法を示す。回路３０、４０、および５０の各々は、低電力スタンバイモード中にクロックの異なる状態に基づいてどのように段の電圧レベルを強制的に固定するのかを示す。回路３０、４０、および５０内では、電圧レベルを強制的に固定するための「フォーシング」トランジスタが１つ以上加えられて、クロックが前段からの信号の伝搬をブロックするノード状態が設定されなければならない。回路３０では、フォーシングトランジスタＭ７およびＭ１１が示される。回路４０では、フォーシングトランジスタＭ７およびＭ１２が示される。回路５０では、フォーシングトランジスタＭ７、Ｍ１２、およびＭ１１が示される。図３から図５で示されるように２つ以上のフォーシングトランジスタを加えることは、ある事例では問題とはなり得ない。しかし、ラッチが余裕のない物理的なピッチ内に置かれる場合、または多くのラッチが混載メモリ用の入力データラッチのためなどに同時にクロックされる場合には、不必要なトランジスタを最小にすることが望まれる。
【０００６】
したがって、単一のフォーシングトランジスタを用いるが、ラッチ回路および他の論理回路を含む同期信号経路とともに動作可能な集積回路内において低電源スタンバイモードを実現するための動作の方法および回路が必要とされる。
【０００７】
【発明の概要】
この発明によると、集積回路内の信号経路は、信号経路の最初の部分に結合される単一のフォーシングトランジスタと、信号経路内の少なくとも１つの伝達ゲートと、スタンバイモード中に伝達ゲートを導通させるように、（伝達ゲートの）クロック入力を強制するためのクロック回路と、信号経路内における追加の交互パワーゲート回路とを含み、単一のフォーシングトランジスタが生成する、強制的に固定されるデータ状態は、全信号経路を伝播する。この発明の回路は、フルサイクルラッチ回路とハーフサイクルラッチ回路とを含む同期回路および組合せ論理回路、またはそれらの組合せとともに働く。
【０００８】
この発明の具体的な実施例では、フルサイクルラッチ回路は、制御信号を受けるためのゲートおよび入力信号を受けるためのドレインを有するフォーシングトランジスタと、入力信号を受けるための入力部を有する第１の伝達ゲートと、第１の伝達ゲートの出力部に結合される入力部を有する第１のラッチ段と、第１のラッチ段の出力部に結合される入力部を有する第２の伝達ゲートと、第２の伝達ゲートの出力部に結合される入力部および出力信号を提供するための出力部を有する第２のラッチ段と、スタンバイ動作モード中に第１の伝達ゲートおよび第２の伝達ゲートを強制的に導通させるためのクロック回路とを含む。
【０００９】
本発明のこの回路は、クロック同期したラッチ回路を用いるとき、スタンバイモード中に電圧レベルが固定されなければならないノードの数を減じる方法に従って、動作させられる。この発明の回路および方法は、たとえ多くの段がパイプライン構造でカスケード接続されている場合でも、ハーフサイクルラッチ回路およびフルサイクルラッチ回路とともに用いられ得る。
【００１０】
この発明の回路は、電圧レベルを強制的に固定する単一のノード上のデータ状態が１つ以上のカスケード接続されたラッチ段を通され得るように、同期ラッチ回路内の伝達ゲートへのクロック信号を変更する。
【００１１】
この発明の他の特徴、目的、および利点は、添付の図および以下の詳細な説明から明らかとなる。
【００１２】
この発明は、同じ参照符号が同様の要素を表わす添付の図において、限定としてではなく、例として説明される。
【００１３】
［詳細な説明］
図６をここで参照して、フルサイクル同期ラッチ回路６０が示される。別個のクロック（ＣＬＫ＜０：１＞およびＣＬＫＢ＜０：１＞）が、各ラッチされた段のために用いられる。通常の動作（非スタンバイ）中、ＣＬＫ＜０＞とＣＬＫ＜１＞とは、１８０度位相がずれている。しかし、スタンバイモードでは、ＣＬＫ＜０＞とＣＬＫ＜１＞とは両方ともローである。これによって、両方の伝達ゲート（第１の伝達ゲート内のＮチャネルトランジスタＭ３およびＰチャネルトランジスタＭ４と、第２の伝達ゲート内のＰチャネルトランジスタＭ５およびＮチャネルトランジスタＭ６とを含む）が以下を行うことが可能となる。すなわち、両方の伝達ゲートは、ＰＷＤ制御信号のコマンド下でトランジスタＭ７によって生成された、強制的に設定されるデータ状態がラッチ段を伝播することを可能にすることができる。第１のラッチ段は、クロスカップルされたインバータＵ１およびＵ３を含む。第２のラッチ段は、クロスカップルされたインバータＵ２およびＵ４を含む。なお、第１のラッチ段および第２のラッチ段は、各々、パワーゲートされたＶＣＣ電源端子およびＶＳＳ電源端子と、パワーゲートされていないＶＣＣ電源端子および接地電源端子とを含む。スタンバイモード中に第１の伝達ゲートおよび第２の伝達ゲートが導通するようにクロック入力を強制的に固定することによって、多数の段は、特有のデータ状態に設定され得る。最初のデータ状態は、単一のフォーシングトランジスタＭ７によってその状態に設定されている前段により決定される。
【００１４】
図７をここで参照して、図６で示されるフルサイクルラッチ回路６０の通常の動作モードとスタンバイモードとの両方で用いられるクロック信号を生成するためのクロック回路７０が示される。クロック回路７０は、システムクロック信号を受けるためのＣＬＫ入力およびＰＷＤＢパワーダウン制御信号を含む。クロック回路７０はまた、ラッチ回路６０のために必要とされる４つの別個のクロック信号を生成するための４つの出力ＣＬＫ＜０＞、ＣＬＫＢ＜０＞、ＣＬＫ＜１＞、およびＣＬＫＢ＜１＞を有する。第１のＮＡＮＤゲートＵ１は、ＣＬＫおよびＰＷＤＢ信号を受け、ＣＬＫＢ＜０＞出力を生成する。第２のＮＡＮＤゲートＵ３は、ゲートＵ１の出力部に結合され、また、ＰＷＤＢ信号を受ける。ＮＡＮＤゲートＵ３はまた、ＣＬＫＢ＜１＞クロック信号を生成する。第１のインバータＵ２は、ＮＡＮＤゲートＵ１の出力部に結合され、ＣＬＫ＜０＞信号を生成する。第２のインバータＵ４は、ＮＡＮＤゲートＵ３の出力部に結合され、ＣＬＫ＜１＞信号を生成する。動作中、クロック回路７０は、第１のラッチ段と第２のラッチ段とに対して１８０度位相がずれたクロック信号を生成し、一方、スタンバイモードでは、クロック信号の生成は、クロックが同じ位相を有し、かつ反転されたクロック信号も同じ位相を有するように、変更される。なお、図７では、論理（ＮＡＮＤ）ゲートＵ１およびＵ３は、ＶＣＣおよびＰＤＶＳＳによって電力供給される。ＰＤＶＳＳは、スタンバイモード中にトランジスタＭ１を介してスイッチされる。インバータＵ２およびＵ４は、ＰＤＶＣＣおよび接地によって電力供給される。ＰＤＶＣＣは、スタンバイモード中にトランジスタＭ２を介してスイッチされる。
【００１５】
ハーフサイクルラッチ回路８０が図８で示される。ラッチ回路８０も、いくつかの入力インバータ段を含んで、強制的に固定されたデータ状態がどのようにこの発明の追加の交互パワーゲート回路およびラッチ回路を進み得るのかを例示する。図８の左から右にかけて、回路８０は、ＤＩＮデータ入力部と、ＰチャネルトランジスタＭ２およびＭ２５とＮチャネルトランジスタＭ１とを含んだ入力インバータ段とを含む。単一のフォーシングトランジスタＭ２２は、ＰＷＤパワーダウン制御信号を受けるためのゲートと、次のインバータ段に結合されるドレインと、接地に結合されるソースとを有する。次の３つのインバータ段は、ＰチャネルトランジスタＭ４およびＮチャネルトランジスタＭ５と、ＰチャネルトランジスタＭ１９およびＮチャネルトランジスタＭ２０と、ＰチャネルトランジスタＭ６およびＮチャネルトランジスタＭ７とを含む。なお、交互パワーゲート技術が用いられ、トランジスタＭ２５、Ｍ４、Ｍ１９、およびＭ６のドレインが、ゲートされたＰＤＶＣＣ電源とゲートされていないＶＣＣ電源との間で「交互になる」。すなわち、トランジスタＭ２５、Ｍ４、Ｍ１９、およびＭ６のドレインは、ＰＤＶＣＣ電源およびＶＣＣ電源の一方に交互に接続される。同様に、トランジスタＭ２５、Ｍ４、Ｍ１９、およびＭ６のソースは、ゲートされたＰＤＶＳＳ電源とゲートされていない接地端子との間で「交互になる」。伝達ゲートは、ＮチャネルトランジスタＭ９と並列に接続されたＰチャネルトランジスタＭ８を含む。クロック入力部は、ＤＩＣＬＫクロック信号およびＤＩＣＬＫＢクロック信号を受ける。ラッチ段は、ＰチャネルトランジスタＭ１０およびＮチャネルトランジスタＭ１１を含んだ第１のインバータを含む。ラッチ段はまた、ＰチャネルトランジスタＭ１２およびＭ１３と、ＮチャネルトランジスタＭ１４およびＭ１５とを含む第２のクロスカップルされたインバータを含む。なお、第１のインバータは、ＰＤＶＣＣと接地との間で電力供給され、第２のインバータは、ＶＣＣとＰＤＶＳＳとの間で電力供給される。回路８０内の最後のインバータは、ＶＣＣに結合されるＰチャネルトランジスタＭ１６と、ＰＤＶＳＳに結合されるＮチャネルトランジスタＭ１７とを含む。フォーシングトランジスタＭ２２によってもたらされるデータ状態は、回路８０がスタンバイモードになったとき、回路８０の全信号経路を通される。データ状態自体がデータ経路全体を通るため、追加のフォーシングトランジスタは必要とされず、貴重な集積回路面積が保護される。
【００１６】
回路８０は１つの伝達ゲートしか含まないが、通常の動作モードとスタンバイ動作モードとの両方においてＤＩＣＬＫおよびＤＩＣＬＫＢ信号を提供するために特別なクロック回路が必要とされる。このようなクロック回路９０が図９で示される。図９をここで参照して、図８で示されるハーフサイクルラッチ回路８０の通常の動作モードとスタンバイモードとの両方で用いられるクロック信号を生成するためのクロック回路９０が示される。クロック回路９０は、システムクロック信号を受けるためのＣＬＫ入力、マスク信号を受けるためのＭＡＣＴＢ入力、およびＰＷＤＢパワーダウン制御信号を含む。ＭＡＣＴＢ入力は、メモリアクティブロートルー（Ｍｅｍｏｒｙ  Ａｃｔｉｖｅ  Ｌｏｗ  Ｔｒｕｅ）を表わし、これは、メモリがアクティブな場合にのみ、クロックのすべての位相をトグルさせる。クロック回路９０はまた、ラッチ回路８０のために必要とされる２つの別個のクロック信号を生成するための２つの出力ＤＩＣＬＫとＤＩＣＬＫＢとを有する。第１のＮＯＲゲートＵ２は、ＣＬＫ信号およびＭＡＣＴＢ信号を受ける。第１のトランジスタＭ１は、ゲートＵ２の出力部に結合され、またＰＷＤＢ信号を受ける。第２のトランジスタＭ２は、ゲートＵ２のパワー端子に結合され、またＰＷＤＢ信号を受ける。トランジスタＭ１は、ＶＣＣを介して電力供給され、トランジスタＭ２は、ＰＤＶＳＳを介して電力供給される。第１のインバータＵ３は、ＮＯＲゲートＵ２の出力部に結合され、ＤＩＣＬＫ信号を生成する。第２のインバータＵ４は、ＮＯＲゲートＵ２の出力部に結合される。第３のインバータＵ５は、インバータＵ４の出力部に結合され、ＤＩＣＬＫＢ信号を生成する。動作中、クロック回路９０は、通常の動作モードでは１８０度位相がずれているクロック信号を生成し、一方、スタンバイモードでは、クロック信号の生成は、クロックが同じ位相を有するように、変更される。なお、図９では、論理ゲートＵ２およびインバータＵ５は、ＶＣＣおよびＰＤＶＳＳを通して電力供給される。ＰＤＶＳＳは、スタンバイモード中にトランジスタＭ１を介してスイッチされる。インバータＵ３およびＵ４は、ＰＤＶＣＣと接地とによって電力供給される。ＰＤＶＣＣは、スタンバイモード中にトランジスタＭ２を介してスイッチされる。
【００１７】
この明細書では、この発明は、その具体的で例示的な実施例を参照しながら説明されてきた。しかし、添付の請求項で示されるようなこの発明のより広い思想および範囲から逸脱することなく、この発明に対して種々の変形例および変更例が作成され得ることが当業者によって理解されるであろう。したがって、この明細書および図面は、限定的な意味ではなく例示的な意味で理解されるべきである。
【図面の簡単な説明】
【図１】パワーダウンまたはスタンバイ動作モードを実現するための先行技術のパワーゲート回路の概略図である。
【図２】パワーダウンまたはスタンバイ動作モードを実現するための先行技術のパワーゲート回路の概略図である。
【図３】パワーダウンまたはスタンバイ動作モードを実現するための先行技術のパワーゲート回路の概略図である。
【図４】パワーダウンまたはスタンバイ動作モードを実現するための先行技術のパワーゲート回路の概略図である。
【図５】パワーダウンまたはスタンバイ動作モードを実現するための先行技術のパワーゲート回路の概略図である。
【図６】この発明によるフルサイクルラッチ回路の概略図である。
【図７】図６のフルサイクルラッチ回路とともに用いられるクロック回路の概略図である。
【図８】この発明によるハーフサイクルラッチ回路の概略図である。
【図９】図８のハーフサイクルラッチ回路とともに用いられるクロック回路の概略図である。
【符号の説明】
６０  フルサイクルラッチ回路、８０  ハーフサイクルラッチ回路、７０、９０  クロック回路、Ｍ７、Ｍ２２  フォーシングトランジスタ。
【図１】
2004236282.tif 000003
【図２】
2004236282.tif 000004
【図３】
2004236282.tif 000005
【図４】
2004236282.tif 000006
【図５】
2004236282.tif 000007
【図６】
2004236282.tif 000008
【図７】
2004236282.tif 000009
【図８】
2004236282.tif 000010
【図９】
2004236282.tif 000011