【手続補正書】
【提出日】平成15年9月10日(2003.9.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
主ビット線がスイッチング手段を介して複数の副ビット線に階層化され、前記副ビット線に接続されたメモリトランジスタがマトリクス配置され、これらメモリトランジスタのコントロールゲート電極がワード線に接続されてなる不揮発性半導体記憶装置であって、
書き込み動作時に、前記副ビット線を書き込み禁止電位に設定する手段と、
書き込み禁止電位に設定された前記副ビット線のうち、選択された副ビットを放電させ、選択されなかった副ビット線をフローティング状態とする手段と、
選択された前記ワード線に書き込み電圧を印加する手段と
を備えた不揮発性半導体記憶装置。
【請求項２】
接地線をさらに備え、
前記メモリトランジスタは、前記副ビット線と前記接地線との間にそれぞれ選択トランジスタを介して複数個直列接続されたＮＡＮＤ列構成
を有する請求項１記載の不揮発性半導体記憶装置。
【請求項３】
メモリトランジスタと、
前記メモリトランジスタのゲートに接続されたワード線と、
主ビット線とを含み、
前記主ビット線はスイッチング手段を介して複数の副ビット線に階層化され、前記副ビット線と前記接地線との間にそれぞれ選択トランジスタを介して前記メモリトランジスタが複数個直列接続されてＮＡＮＤ列を構成し、前記ＮＡＮＤ列がマトリクス配置されてなるＮＡＮＤ型の不揮発性半導体記憶装置であって、
データ書き込み動作時に、選択されたＮＡＮＤ列が在する副ビット線を選択して当該副ビット線および該選択されたＮＡＮＤ列のチャンネル部の電位を書き込み禁止電位まで上昇させる手段と、
書き込むべきデータ内容に応じて前記チャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を主ビット線に放電させる手段と、
選択された前記ワード線に書き込み電圧を印加して当該選択ワード線に接続された前記メモリトランジスタへ一括してページ書き込みを行う手段と
を備えた不揮発性半導体記憶装置。
【請求項４】
前記主ビット線に接続されたデータラッチ回路をさらに備え、
前記放電手段は、書き込み動作時に、当該データラッチ回路にラッチされたデータ内容に応じて前記書き込み禁止電位を主ビット線に放電させる
請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記副ビット線は、一方の端部において第１接続トランジスタを介して主ビット線に接続され、他方の端部において第２接続トランジスタを介して当該副ビット線を前記書き込み禁止電位に充電するためのプリチャージ線に接続された
請求項３記載の不揮発性半導体記憶装置。
【請求項６】
前記第１接続トランジスタおよび第２接続トランジスタは、それぞれゲート電極が第１接続制御線および第２接続制御線に接続されて制御され、
前記メモリトランジスタは、コントロールゲート電極と、第１導電層膜で形成されたフローティングゲート電極とを有し、
前記コントロールゲート電極に接続された前記ワード線と、前記選択トランジスタの制御電極に接続された選択ゲート線と、前記第１接続制御線および第２接続制御線は第２導電層膜で形成され、
前記副ビット線および前記プリチャージ線は第３導電層膜で形成され、
前記主ビット線は第４導電層膜で形成されている
請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記第１導電層膜はポリシリコン層であり、
前記第２導電層膜はポリシリコン層またはポリサイド層であり、
前記第３導電層膜はポリシリコン層またはポリサイド層であり、
前記第４導電層膜はアルミニウム層である
請求項６記載の不揮発性半導体記憶装置。
【請求項８】
主ビット線がスイッチング手段を介して複数の副ビット線に階層化され、前記副ビット線と接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続されてＮＡＮＤ列を構成し、前記ＮＡＮＤ列がマトリクス配置されてなるＮＡＮＤ型の不揮発性半導体記憶装置のデータ書き込み方法であって、
選択されたＮＡＮＤ列が在する副ビット線を選択して当該副ビット線および該選択されたＮＡＮＤ列のチャンネル部の電位を書き込み禁止電位まで上昇させる過程と、
書き込むべきデータ内容に応じて前記チャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を主ビット線に放電させる過程と、
選択された前記ワード線に書き込み電圧を印加して当該選択されたワード線に接続された前記メモリトランジスタへ一括してページ書き込みを行う過程と
を有する不揮発性半導体記憶装置のデータ書き込み方法。
【請求項９】
主ビット線がスイッチング手段を介して対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化され、前記第１副ビット線群を構成する各第１副ビット線および前記第２副ビット線群を構成する各第２副ビット線と接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続されてそれぞれ第１ＮＡＮＤ列および第２ＮＡＮＤ列を構成し、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列がマトリクス配置され、同一行のメモリトランジスタのコントロール電極が共通のワード線に接続されてなるＮＡＮＤ型の不揮発性半導体記憶装置であって、
データ書き込み動作時に、選択されたワード線と交差する前記第１副ビット線および前記第２副ビット線を選択して当該選択されたワード線と交差する第１ＮＡＮＤ列および第２ＮＡＮＤ列のチャンネル部の電位をともに書き込み禁止電位まで上昇させる手段と、
前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで非選択のＮＡＮＤ列におけるチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位をフローティング状態に保持したまま、選択されたＮＡＮＤ列のチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を、書き込むべきデータ内容に応じて前記主ビット線に放電させる放電手段と、
前記選択されたワード線に書き込み電圧を印加して、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで選択されたＮＡＮＤ列のみに対し、選択されたワード線に接続されたメモリトランジスタへ一括してページ書き込みを行う手段と
を備えた不揮発性半導体記憶装置。
【請求項１０】
前記主ビット線に接続されたデータラッチ回路をさらに備え、
前記放電手段は、書き込み動作時に、当該データラッチ回路にラッチされたデータ内容に応じて前記書き込み禁止電位を前記主ビット線に放電させる
請求項９記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１副ビット線および第２副ビット線は、一方の端部においてそれぞれ対応する第１接続トランジスタを介して前記主ビット線に接続され、他方の端部においてそれぞれ対応する第２接続トランジスタを介して当該副ビット線を前記書き込み禁止電位に充電するためのプリチャージ線に接続された
請求項９記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１副ビット線に接続された第１接続トランジスタおよび第２接続トランジスタは、それぞれゲート電極が前記第１副ビット線専用の第１接続制御線および第２接続制御線に接続され、
前記第２副ビット線に接続された第１接続トランジスタおよび第２接続トランジスタは、それぞれゲート電極が第２副ビット線専用の第１接続制御線および第２接続制御線に接続され、
前記メモリトランジスタは、コントロールゲート電極と、第１導電層膜で形成されたフローティングゲート電極とを有し、
前記コントロールゲート電極に接続された前記ワード線と、前記選択トランジスタの制御電極に接続された選択ゲート線と、前記第１接続制御線および第２接続制御線は第２導電層膜で形成され、
前記副ビット線および前記プリチャージ線は第３導電層膜で形成され、
前記主ビット線は第４導電層膜で形成されている
請求項１１記載の不揮発性半導体記憶装置。
【請求項１３】
前記第１導電層膜はポリシリコン層であり、
前記第２導電層膜はポリシリコン層またはポリサイド層であり、
前記第３導電層膜はポリシリコン層またはポリサイド層であり、
前記第４導電層膜はアルミニウム層である
請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
主ビット線がスイッチング手段を介して対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化され、前記第１副ビット線群を構成する各第１副ビット線および前記第２副ビット線群を構成する各第２副ビット線と接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続されてそれぞれ第１ＮＡＮＤ列および第２ＮＡＮＤ列を構成し、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列がマトリクス配置され、同一行のメモリトランジスタのコントロール電極が共通のワード線に接続されてなるＮＡＮＤ型の不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込み動作時に、選択されたワード線と交差する前記第１副ビット線および前記第２副ビット線を選択して当該選択されたワード線と交差する第１ＮＡＮＤ列および第２ＮＡＮＤ列のチャンネル部の電位をともに書き込み禁止電位まで上昇させる過程と、
前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで非選択のＮＡＮＤ列におけるチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位をフローティング状態に保持したまま、選択されたＮＡＮＤ列のチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を、書き込むべきデータ内容に応じて前記主ビット線に放電させる過程と、
前記選択されたワード線に書き込み電圧を印加して、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで選択されたＮＡＮＤ列のみに対し、選択されたワード線に接続されたメモリトランジスタへ一括してページ書き込みを行う過程と
を有する不揮発性半導体記憶装置のデータ書き込み方法。
【請求項１５】
接地線と、
列状に配線された各主ビット線を複数の列方向に階層化して配線した複数群の副ビット線群と、
前記複数群の副ビット線群の任意の一の副ビット線群から任意の一の副ビット線を選択して前記主ビット線に接続する手段とを備え、
前記副ビット線と前記接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続されてＮＡＮＤ列を構成し、前記ＮＡＮＤ列がマトリクス配置されてなる不揮発性半導体記憶装置。
【請求項１６】
前記主ビット線に接続されたデータラッチ回路をさらに備えた
請求項１５記載の不揮発性半導体記憶装置。
【請求項１７】
前記複数群の副ビット線群は、対となって列方向に階層化して配線された第１副ビット線群および第２副ビット線群を含む
請求項１５記載の不揮発性半導体記憶装置。
【請求項１８】
前記第１副ビット線群を構成する各第１副ビット線は、一方の端部において、行方向に配線された第１接続制御線に制御される第１接続トランジスタを介して主ビット線に接続され、
前記第２副ビット線群を構成する各第２副ビット線は、前記第１副ビット線が主ビット線に接続される一方の端部と同一方向の端部において、行方向に配線された第２接続制御線に制御される第２接続トランジスタを介して主ビット線に接続される
請求項１７記載の不揮発性半導体記憶装置。
【請求項１９】
前記第１副ビット線群を構成する各第１副ビット線は、一方の端部において、行方向に配線された第１接続制御線に制御される第１接続トランジスタを介して主ビット線に接続され、
前記第２副ビット線群を構成する各第２副ビット線は、前記第１副ビット線が主ビット線に接続される一方の端部と逆方向の端部において、行方向に配線された第２接続制御線に制御される第２接続トランジスタを介して主ビット線に接続される
請求項１７記載の不揮発性半導体記憶装置。
【請求項２０】
前記メモリトランジスタは、コントロールゲート電極と、第１導電層膜で形成されたフローティングゲート電極とを有し、
前記コントロールゲート電極に接続された前記ワード線と、前記選択トランジスタの制御電極に接続された選択ゲート線と、前記第１接続制御線および第２接続制御線は第２導電層膜で形成され、
前記副ビット線は第３導電層膜で形成され、
前記主ビット線は第４導電層膜で形成されている
請求項１８記載の不揮発性半導体記憶装置。
【請求項２１】
前記第１導電層膜はポリシリコン層であり、
前記第２導電層膜はポリシリコン層またはポリサイド層であり、
前記第３導電層膜はポリシリコン層またはポリサイド層であり、
前記第４導電層膜はアルミニウム層である
請求項２０記載の不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、主ビット線がスイッチング手段を介して複数の副ビット線に階層化され、前記副ビット線に接続されたメモリトランジスタがマトリクス配置され、これらメモリトランジスタのコントロールゲート電極がワード線に接続されてなる不揮発性半導体記憶装置であって、書き込み動作時に、前記副ビット線を書き込み禁止電位に設定する手段と、書き込み禁止電位に設定された前記副ビット線のうち、選択された副ビットを放電させ、選択されなかった副ビット線をフローティング状態とする手段と、選択された前記ワード線に書き込み電圧を印加する手段とを備えている。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
また、本発明は、メモリトランジスタと、前記メモリトランジスタのゲートに接続されたワード線と、主ビット線とを含み、前記主ビット線はスイッチング手段を介して複数の副ビット線に階層化され、前記副ビット線と前記接地線との間にそれぞれ選択トランジスタを介して前記メモリトランジスタが複数個直列接続されてＮＡＮＤ列を構成し、前記ＮＡＮＤ列がマトリクス配置されてなるＮＡＮＤ型の不揮発性半導体記憶装置であって、データ書き込み動作時に、選択されたＮＡＮＤ列が在する副ビット線を選択して当該副ビット線および該選択されたＮＡＮＤ列のチャンネル部の電位を書き込み禁止電位まで上昇させる手段と、書き込むべきデータ内容に応じて前記チャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を主ビット線に放電させる手段と、選択された前記ワード線に書き込み電圧を印加して当該選択ワード線に接続された前記メモリトランジスタへ一括してページ書き込みを行う手段とを備えている。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
また、本発明は、主ビット線がスイッチング手段を介して対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化され、前記第１副ビット線群を構成する各第１副ビット線および前記第２副ビット線群を構成する各第２副ビット線と接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続されてそれぞれ第１ＮＡＮＤ列および第２ＮＡＮＤ列を構成し、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列がマトリクス配置され、同一行のメモリトランジスタのコントロール電極が共通のワード線に接続されてなるＮＡＮＤ型の不揮発性半導体記憶装置であって、データ書き込み動作時に、選択されたワード線と交差する前記第１副ビット線および前記第２副ビット線を選択して当該選択されたワード線と交差する第１ＮＡＮＤ列および第２ＮＡＮＤ列のチャンネル部の電位をともに書き込み禁止電位まで上昇させる手段と、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで非選択のＮＡＮＤ列におけるチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位をフローティング状態に保持したまま、選択されたＮＡＮＤ列のチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を、書き込むべきデータ内容に応じて前記主ビット線に放電させる放電手段と、前記選択されたワード線に書き込み電圧を印加して、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで選択されたＮＡＮＤ列のみに対し、選択されたワード線に接続されたメモリトランジスタへ一括してページ書き込みを行う手段とを備えている。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
また、本発明の不揮発性半導体記憶装置は、対となって列方向に階層化して配線された第１副ビット線群および第２副ビット線群を含む。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
また、前記第１副ビット線群を構成する各第１副ビット線は、一方の端部において、行方向に配線された第１接続制御線に制御される第１接続トランジスタを介して主ビット線に接続され、前記第２副ビット線群を構成する各第２副ビット線は、前記第１副ビット線が主ビット線に接続される一方の端部と逆方向の端部において、行方向に配線された第２接続制御線に制御される第２接続トランジスタを介して主ビット線に接続される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正の内容】
【００４６】
本発明の不揮発性半導体記憶装置、たとえばＮＡＮＤ型の不揮発性半導体記憶装置によれば、主ビット線が副ビット線に階層化されたメモリアレイ構成をなし、メモリトランジスタがプログラム（書き込み）を禁止すべきメモリトランジスタである場合、当該ＮＡＮＤ列チャンネル部の電位を副ビット線を介してプログラム禁止電位まで充電する。
したがって、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることにより低電圧動作に適し、さらにデータラッチ回路のレイアウトも容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させるセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値に設定することが可能である。
そのために、データプログラム時のディスターブ耐性を向上させることができる。