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　平成　９年特許願第５０７６２２号「プログラマブル制御パラメータを有するメモリ・システム」拒絶査定に対する審判事件［平成　９年　２月１３日国際公開、ＷＯ９７／０５６２２、平成１０年１０月１３日国内公表、特表平１０−５１０６５７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年７月１７日（パリ条約による優先権主張１９９５年７月２８日、米国）を国際出願日とする出願であって、平成１３年２月２日付けの拒絶の理由の通知に対して、その指定された期間内である、平成１３年８月１３日付けで意見書を提出するとともに手続補正がなされたが、平成１４年４月３０日付けで拒絶の査定を受けたものであり、この査定を不服として、同年８月１３日付けで審判を請求し、同年９月１２日付けで手続補正がなされたものである。
　
　
２．平成１４年９月１２日付けの手続補正（以下、「本件補正」という。）について
［補正却下の決定の結論］平成１４年９月１２日付の手続補正を却下する。
［理由］本件補正により、特許請求の範囲の請求項１は、
「【請求項１】メモリ・システムであって、
　多数の行と多数の列との形態で配列された複数のメモリ・セルから成るアレイであり、これらセルの各々が前記多数の行の内の１つと前記多数の列の内の１とに配置されていることから成るアレイと、
　前記メモリ・セルに対する読取り動作及びプログラミング動作を制御するように構成されたメモリ・コントローラであり、それら読取り及びプログラミング動作が１つ或はそれ以上の制御パラメータに応じて制御されることから成るメモリ・コントローラと、
　前記メモリ装置及び外部装置の間の通信データ・ストリームのバス幅を制御すること、或は、ブート・ブロックの位置を決定することを含む前記メモリ動作を、制御するための前記メモリ・コントローラによって使用される前記１つ或はそれ以上の制御パラメータを記憶するように構成された少なくとも１つのデータ記憶ユニットを含む不揮発性データ記憶構造と、
　通常動作モードと、前記データ記憶構造内に記憶された前記１つ或はそれ以上の制御パラメータが変更され得る代替動作モードとの間で前記メモリ装置を切り換えるように構成された切り換えモード回路と、
　前記メモリ・システムの複数のアドレス入力と不揮発性データ記憶構造との間に接続された平行データ経路と、
　前記不揮発性データ記憶構造と接続されると共に、前記不揮発性記憶構造の前記制御パラメータから成る全ワードを消去し、プログラムし、そして確認するように動作し得る制御回路と、
を備えるメモリ・システム。」と補正された。
　そこで、この補正について検討すると、上記補正は、請求項１に記載した発明を特定するために必要な事項である「不揮発性データ記憶構造」に対して書き込もうとするデータがどの様な経路を介して送られてくるのかを限定するとともに請求項１に記載した発明を特定するために必要な事項である「前記データ記憶構造内に記憶された前記１つ或はそれ以上の制御パラメータが変更され得る」という事項を達成するためには当然備えていなければならない「制御回路」の機能を限定するものであるから、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
（１）引用例に記載された発明
　原査定の拒絶の理由に引用された特開平６−１３１８７９号公報（平成６年５月１３日出願公開。以下、「引用例」という。）には、図１及び図２に関して、以下の記載がなされている。
（ａ）この発明の目的は、組み立て後においてそのビット構成及び動作モード等を容易に切り換えうるＥＥＰＲＯＭ等の半導体記憶装置を提供することにある。この発明の他の目的は、ＥＰＲＯＭ等の製造工程を簡素化し、そのメーカにおける所要在庫量の削減を図ることにある。（段落【０００６】）
（ｂ）図１において、この実施例のＥＥＰＲＯＭは、半導体基板面の大半を占めて配置されるメモリアレイＭＡＲＹを備える。メモリアレイＭＡＲＹは、特に制限されないが、同一の列に配置されるｍ＋１個のメモリセルＱＤ（第１の不揮発性メモリセル）を直列結合すべく垂直方向に延長されるｎ＋１本のビット線Ｂ０〜Ｂｎと、同一の行に配置されるｎ＋１個のメモリセルＱＤのゲートを共通結合すべく水平方向に延長されるｍ＋１本のワード線Ｗ０〜Ｗｍとを含む。…（略）…図示されないタイミング発生回路から所定の内部制御信号ＳＧが共通に接続される。（段落【００１１】）
（ｃ）制御情報Ｃ０がロウレベルとされるとき、…（略）…単位入力バッファＵＩＢ０〜ＵＩＢ２の出力端子は開放状態とされる。…（略）…この結果、ＥＥＰＲＯＭはいわゆる×１ビット構成とされ、データ入出力端子Ｄ３つまりはデータ入力端子Ｄｉｎを介して１ビット単位で供給される書き込みデータは、…（略）…メモリアレイＭＡＲＹの選択された４個のメモリセルＱＤのうちの１個に書き込まれる。（段落【００２３】）
（ｄ）一方、制御情報Ｃ０がハイレベルとされるとき、…（略）…単位入力バッファＵＩＢ０〜ＵＩＢ３の出力端子は、対応する相補スイッチＳ５〜Ｓ８を介してライトアンプＷＡの対応する単位ライトアンプＵＷＡ０〜ＵＷＡ３の入力端子にそれぞれ結合される。…（略）…この結果、ＥＥＰＲＯＭはいわゆる×４ビット構成とされ、データ入出力端子Ｄ０〜Ｄ３を介して４ビット単位で供給される書き込みデータは、…（略）…メモリアレイＭＡＲＹの選択された４個のメモリセルＱＤに書き込まれる。（段落【００２４】）
（ｅ）ところで、この実施例のＥＥＰＲＯＭのメモリアレイＭＡＲＹは、図１に示されるように、さらに、メモリセルＱＤと同一構造の不揮発性メモリセルからなる４個のメモリセルＱＣ（第２の不揮発性メモリセル）を含む。これらのメモリセルＱＣは、ＥＥＰＲＯＭのビット構成や動作モード等の制御情報を保持するための制御レジスタを構成し、そのドレインは、制御情報用のビット線Ｑ０〜Ｑ３を介して制御情報用のライトアンプＷＡＣの対応する単位回路の出力端子に結合されるとともに、制御情報用のセンスアンプＳＡＣの対応する単位回路の入力端子に結合される。（段落【００３４】）
（ｆ）ＸアドレスデコーダＸＤＣには、タイミング発生回路ＴＧから内部制御信号ＷＰＣが供給される。また、ライトアンプＷＡＣには、この内部制御信号ＷＰＣと前記Ｙアドレス信号ＡＹ０及びＡＹ１が供給されるとともに、データ入出力端子Ｄ３つまりはデータ入力端子Ｄｉｎを介して制御情報書き込みデータが供給される。センスアンプＳＡＣの第１ビットの出力信号は、前述のように、制御情報Ｃ０つまりビット構成設定情報としてライトアンプＷＡ及びデータ入力バッファＤＩＢならびにデータ出力バッファＤＯＢに供給され、ＥＥＰＲＯＭのビット構成の切り換えに供される。また、その第２ないし第４の出力信号は、制御情報Ｃ１〜Ｃ３つまり動作モード設定情報としてタイミング発生回路ＴＧに供給され、ＥＥＰＲＯＭの動作モード等の切り換えに供される。（段落【００３５】）
（ｇ）ここで、内部制御信号ＷＰＣは、ＥＥＰＲＯＭが制御情報書き込みのための所定の書き込みモードとされるとき、所定のタイミングで選択的にハイレベルとされる。この実施例において、制御情報書き込みのための書き込みモードは、チップイネーブル信号ＣＥＢ及びライトイネーブル信号ＷＥＢがともにロウレベルとされかつアドレス入力端子ＡＹ２に所定の高電圧が供給されることで選択的に指定される。なお、…（略）…その詳細な説明については割愛する。（段落【００３６】）
（ｈ）ＸアドレスデコーダＸＤＣは、内部制御信号ＷＰＣがロウレベルとされＥＥＰＲＯＭが通常の動作モードとされるとき、その出力信号すなわちワード線ＷＣを定常的に回路の接地電位のようなロウレベルとする（段落【００３７】）
（ｉ）一方、ＸアドレスデコーダＸＤＣは、内部制御信号ＷＰＣがハイレベルとされＥＥＰＲＯＭが制御情報書き込みのための書き込みモードとされるとき、その出力信号すなわちワード線ＷＣを＋５Ｖのようなハイレベルとする。このとき、内部制御信号ＳＧＣは、回路の接地電位のようなロウレベルとされる。…（略）…この結果、制御レジスタを構成する４個のメモリセルＱＣには、データ入出力端子Ｄ３を介して供給される制御情報書き込みデータがＹアドレス信号ＡＹ０及びＡＹ１に従って択一的に書き込まれるものとなる。（段落【００３８】）
　そして、上記「タイミング発生回路（ＴＧ）」は、「メモリセル（ＱＤ）」に対する読取り動作及びプログラミング動作を制御するためのタイミング信号を発生していることは自明な事項である。また、引用例において、半導体記憶装置にデータのやり取りをする外部装置が接続されることは明らかであり、上記（ｃ）及び（ｄ）記載から、引用例においても、半導体記憶装置と外部装置との通信データ・ストリームのバス幅は、制御情報Ｃ０の状態によつて制御されていることは明らかである。
　また、上記（ｇ）の記載から、内部制御信号（ＷＰＣ）によって、通常動作モードと、制御情報を書き込むための書き込みモードとに切り換えていることは明らかであるから、上記記引用例には、
　半導体記憶装置であって、
　多数の行と多数の列との形態で配列された複数のメモリセル（ＱＤ）から成るアレイ（ＭＡＲＹ）であり、同一の列に多数のメモリセルが直列に接続されて配置されていることからなるアレイ（ＭＡＲＹ）と、
　前記メモリセル（ＱＤ）に対する読取り動作及びプログラミング動作を制御するように構成されたタイミング発生回路（ＴＧ）であり、それら読取り及びプログラミング動作が多数の制御情報（Ｃ０〜Ｃ３）に応じて制御されるタイミング発生回路（ＴＧ）と、
　前記半導体記憶装置及び外部装置の間の通信データ・ストリームのバス幅を制御することを含むメモリ動作を制御するための前記タイミング発生回路によって使用される前記多数の制御情報（Ｃ０〜Ｃ３）を記憶するように構成された多数の不揮発性記憶セル（ＱＣ）を含む不揮発性記憶セル（ＱＣ）の書き込み／読み出し回路部分（Ｘアドレスデコーダ（ＸＤＣ）、ライトアンプ（ＷＡＣ）及びセンスアンプ（ＳＡＣ））と、
　通常動作モードと、前記不揮発性記憶セル（ＱＣ）と、その書き込み／読み出し回路部分（Ｘアドレスデコーダ（ＸＤＣ）、ライトアンプ（ＷＡＣ）及びセンスアンプ（ＳＡＣ））に記憶された前記多数の制御情報が変更され得る制御情報書き込みのための書き込みモードとの間で前記半導体記憶装置を切り換えるように構成された切り換えモード回路（タイミング発生回路（ＴＧ）中の内部制御信号（ＷＰＣ）を生成する部分）と、
　前記半導体記憶装置のデータ入出力端子（Ｄ３）と前記不揮発性記憶セル（ＱＣ）の書き込み／読み出し回路部分（Ｘアドレスデコーダ（ＸＤＣ）、ライトアンプ（ＷＡＣ）及びセンスアンプ（ＳＡＣ））との間に接続されたデータ経路と、
　前記不揮発性記憶セル（ＱＣ）の書き込み／読み出し回路部分（Ｘアドレスデコーダ（ＸＤＣ）、ライトアンプ（ＷＡＣ）、センスアンプ（ＳＡＣ））と接続されると共に、前記不揮発性記憶セル（ＱＣ）の書き込み／読み出し回路部分（Ｘアドレスデコーダ（ＸＤＣ）、ライトアンプ（ＷＡＣ）及びセンスアンプ（ＳＡＣ））の前記制御情報をプログラムするように動作し得る制御回路（タイミング発生回路（ＴＧ）中の内部制御信号（ＳＧＣ）を生成する部分）と、
を備える半導体記憶装置、に関する発明（以下、「引用例記載発明」という。）が記載されている。
　
（２）対比
　そこで、本願補正発明（以下、「前者」という。）と引用例記載発明（以下、「後者」という。）とを比較すると、前者の「メモリ・システム」、「メモリ・セル」及び「データ記憶ユニット」は、後者の「半導体記憶装置」、「メモリセル（ＱＤ）」及び「不揮発性記憶セル（ＱＣ）」にそれぞれ相当している。
　また、後者の「制御情報」は、メモリのバス幅を制御するために用いられているので、前者の「制御パラメータ」に相当している。
　また、後者の「タイミング発生回路（ＴＧ）」は、「制御情報」の記憶内容（“０”、“１”）に応じて、「半導体記憶装置」の制御をおこなっているので、前者の「メモリ・コントローラ」に相当している。
　また、前者の「不揮発性データ記憶構造」と、後者の「不揮発性記憶セル（ＱＣ）と、その書き込み／読み出し回路部分（Ｘアドレスデコーダ（ＸＤＣ）、ライトアンプ（ＷＡＣ）、センスアンプ（ＳＡＣ））」は、共に、不揮発性データ記憶部分と表現することができる。
　そして、前者の「前記メモリ装置及び外部装置の間の通信データ・ストリームのバス幅を制御すること、或は、ブート・ブロックの位置を決定すること」という構成は、「前記メモリ装置及び外部装置の間の通信データ・ストリームのバス幅を制御すること」という構成か、あるいは、「ブート・ブロックの位置を決定すること」という構成かのいずれかの構成を択一的に選択することができ、前者の構成を選択した場合に、両者の発明は、
「メモリ・システムであって、
　多数の行と多数の列との形態で配列された複数のメモリ・セルから成るアレイと、
　前記メモリ・セルに対する読取り動作及びプログラミング動作を制御するように構成されたメモリ・コントローラであり、それら読取り及びプログラミング動作が１つ或はそれ以上の制御パラメータに応じて制御されることから成るメモリ・コントローラと、
　前記メモリ・システム及び外部装置の間の通信データ・ストリームのバス幅を制御することを含むメモリ動作を、制御するための前記メモリ・コントローラによって使用される前記１つ或はそれ以上の制御パラメータを記憶するように構成された不揮発性データ記憶部分と、
　通常動作モードと、前記データ記憶部分内に記憶された前記１つ或はそれ以上の制御パラメータが変更され得る代替動作モードとの間で前記メモリ装置を切り換えるように構成された切り換えモード回路と、
　前記メモリ・システムの入力端子と不揮発性データ記憶部分との間に接続されたデータ経路と、
　前記不揮発性データ記憶部分と接続されると共に、前記不揮発性記憶部分の前記制御パラメータをプログラムし得る制御回路と、
を備えるメモリ・システム。」である点で一致し、以下の点で相違しているものと認められる。
［相違点ａ］
　前者では、セルの各々が多数の行の内の１つと多数の列の内の１とに配置されてメモリアレイを形成しているのに対して、後者では、同一の列内に多数のメモリセルが直列に接続された、所謂ＮＡＮＤ型のメモリセル群によってメモリアレイが形成されている点。
［相違点ｂ］
 前者では、不揮発性データ記憶部分が、複数の不揮発性データ記憶構造となっているのに対して、後者では、単一の不揮発性データ記憶回路である点。
［相違点ｃ］
  前者では、不揮発性データ記憶構造への書き込みデータが複数のアドレス端子から供給され、且つ上記書き込みデータが平行経路を介して供給されているのに対して、後者では、不揮発性記憶セル（ＱＣ）の書き込み／読み出し回路部分（Ｘアドレスデコーダ（ＸＤＣ）、ライトアンプ（ＷＡＣ）、センスアンプ（ＳＡＣ））への書き込みデータが１つのデータ入出力端子（Ｄ３）から供給され、該データ入出力端子（Ｄ３）と不揮発性記憶セル（ＱＣ）の書き込み／読み出し回路部分（Ｘアドレスデコーダ（ＸＤＣ）、ライトアンプ（ＷＡＣ）、センスアンプ（ＳＡＣ））との間の書き込みデータ経路が平行な構成となっていない点。
  ［相違点ｄ］
  前者では、不揮発性データ記憶構造に記憶されている制御パラメータを書き換えるために、まず全ワードを消去した後、プログラムし、次いで確認（ベリファイ）動作を行うように制御回路を制御しているのに対して、後者では、プログラムする前に消去すること及びプログラムした後確認（ベリファイ）することについて明記されていない点。
　
（３）判断                                  
［相違点ａ］について
　セルの各々を多数の行の内の１つと多数の列の内の１つとに配置してメモリアレイを形成することは従来周知の事項であるから、後者のセルの各々を多数の行の内の１つと多数の列の内の１とに配置してメモリアレイを形成して前者のように構成することは当業者が容易に想到し得る程度のものと認められる。
　よって、相違点ａを格別なものとすることはできない。
［相違点ｂ］について
　回路部分を構造として１まとまりにすることは、当業者がその必要に応じて適宜為し得る程度の設計的な事項に過ぎず、また、不揮発性データ記憶構造を複数で構成することも当業者がその必要に応じて適宜為し得る程度の技術事項に過ぎないものと認められる。
  よって、相違点ｂを格別なものとすることはできない。
［相違点ｃ］について
　半導体記憶装置において、アドレス端子とデータ入出力端子を兼用することは従来周知の技術事項であり（必要ならば、特開昭６１−５０２９７号公報あるいは特開平２−１７７１９０号公報を参照されたい。）、また、不揮発性半導体記憶装置において、書き込みデータの経路を平行とすることも従来周知の技術事項であるから（もし、必要ならば特開平２−３５６９２号公報あるいは特開平２−６６７９８号公報を参照されたい。）、不揮発性記憶セル（ＱＣ）の書き込み／読み出し回路部分（Ｘアドレスデコーダ（ＸＤＣ）、ライトアンプ（ＷＡＣ）、センスアンプ（ＳＡＣ））への書き込みデータを複数のアドレス端子から供給し、且つ該アドレス端子と不揮発性記憶セル（ＱＣ）の書き込み／読み出し回路部分（Ｘアドレスデコーダ（ＸＤＣ）、ライトアンプ（ＷＡＣ）、センスアンプ（ＳＡＣ））との間の経路を平行なものとして前者のように構成することは当業者が容易に想到し得る程度のものと認められる。
　よって、相違点ｃを格別なものとすることはできない。
［相違点ｄ］について
　不揮発性半導体記憶装置において、記憶内容を書き換えるためにまず、全データを消去し、その後プログラムし、次いで確認（ベリファイ）動作を行うことは従来周知の技術事項であるから、後者におけるプログラムの前に全データを消去し、プログラム後に確認（ベリファイ）するようにして前者のように構成することは当業者が容易に相当し得る程度の程度のものと認められる。
　よって、相違点ｄを格別なものとすることはできない。
　そして、本願補正発明の奏し得る作用効果も、引用例記載発明から当業者が容易に予測できる範囲のものである。
　したがって、本願補正発明は、引用例記載発明及び従来周知の技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（４）むすび
　以上のとおり、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
　
３．本願発明について
　平成１４年９月１２日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１３年８月１３日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「メモリ・システムであって、
　多数の行と多数の列との形態で配列された複数のメモリ・セルから成るアレイであり、これらセルの各々が前記多数の行の内の１つと前記多数の列の内の１とに配置されていることから成るアレイと、
　前記メモリ・セルに対する読取り動作及びプログラミング動作を制御するように構成されたメモリ・コントローラであり、それら読取り及びプログラミング動作が１つ或はそれ以上の制御パラメータに応じて制御されることから成るメモリ・コントローラと、
　前記メモリ装置及び外部装置の間の通信データ・ストリームのバス幅を制御すること、或は、ブート・ブロックの位置を決定することを含む前記メモリ動作を、制御するための前記メモリ・コントローラによって使用される前記１つ或はそれ以上の制御パラメータを記憶するように構成された少なくとも１つのデータ記憶ユニットを含む不揮発性データ記憶構造と、
　通常動作モードと、前記データ記憶構造内に記憶された前記１つ或はそれ以上の制御パラメータが変更され得る代替動作モードとの間で前記メモリ装置を切り換えるように構成された切り換えモード回路と、
を備えるメモリ・システム。」
　
（１）引用例に記載された発明
　原査定の拒絶の理由に引用された引用例、および、その記載事項は、前記「２．（１）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２．で検討した本願補正発明から「前記メモリ・システムの複数のアドレス入力と不揮発性データ記憶構造との間に接続された平行データ経路と、」という構成、及び「前記不揮発性データ記憶構造と接続されると共に、前記不揮発性記憶構造の前記制御パラメータから成る全ワードを消去し、プログラムし、そして確認するように動作し得る制御回路と」という構成を省いたものである。
　してみると、本願発明の構成要件を全て含む本願補正発明が、前記「２．（３）」に記載したとおり、引用例記載発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例記載発明に基づいて、当業者が容易に発明をすることができたものと認められる。
　
（３）むすび
　以上のとおり、本願発明は、引用例記載発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。