【事件の表示】
　平成　５年特許願第２２４２２５号「デジタル信号処理システム」拒絶査定不服審判事件〔平成　６年１０月２１日出願公開、特開平　６−２９５２５７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明　
　本願は、平成５年９月９日（パリ条約による優先権主張　１９９２年９月２１日、大韓民国）の出願であって、その請求項１に係る発明は、平成１５年９月２２日付で補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載されたとおりの次のもの（以下、「本願発明」という。）である。
　
「【請求項１】第１速度でデータ処理を遂行してアドレス信号を発生するデジタル信号処理器と、　
　前記デジタル信号処理器から供給されるアドレス信号を前記第１速度で順次多数のメモリ装置に分配するデマルチプレクサと、　
　前記デマルチプレクサに並列接続され、前記アドレス信号に応答して前記第１速度より遅い第２速度で当該アドレスに対応するデータを出力する多数のメモリ装置と、　
　前記多数のメモリ装置から出力されたデータを多数のレジスタに第１速度でスイッチングして出力するマルチプレクサと、　
　前記マルチプレクサから出力されたデータを一時的に貯蔵し、前記貯蔵されたデータを前記第１速度で順次前記デジタル信号処理器に供給する多数のレジスタを含み、　
　前記メモリ装置の個数は前記第１速度を前記第２速度で割った値に対応するデジタル信号処理システム。」　
　
２．刊行物　
　これに対して、原査定の拒絶の理由に引用された刊行物である特開昭５８−１４６０８２号公報（昭和５８年８月３１日出願公開、以下、「刊行物１」という。）、本願出願前に頒布された刊行物である実願平１−２１３９８号（実開平２−１４５４４７号）のマイクロフィルム（平成２年１２月１０日出願公開、以下、「刊行物２」という。）、特開昭５９−６３０９２号公報（昭和５９年４月１０日出願公開、以下、「刊行物３」という。）、特開昭６０−５９４６１号公報（昭和６０年４月５日出願公開、以下、「刊行物４」という。）には、それぞれ図面とともに以下のことが記載されている。
　
［刊行物１］　
（Ａ）「このようなメモリ回路はコンピュータシステム、通信システム等において不可欠な存在であり、・・・」（・・・は引用箇所の省略を意味し、以下、同様とする。）（公報１頁右下欄４行〜８行）　
　
（Ｂ）「ところで、例えばＰＣＭ通信用ＬＳＩではフィルタ係数の計算等、膨大なディジタル信号処理が要求される。このために高速なディジタル信号処理用ＬＳＩが開発されている。然しながら該ディジタル信号処理用ＬＳＩが高速動作可能であっても、これに供給すべきデータが追いつかなくなり、目的とするディジタル信号処理ができないという事態を招いている。すなわち、ディジタル信号処理の速度に見合う、高速読出し可能なメモリ回路が是非とも必要である。」（公報２頁右上欄７行〜１６行）　
　
（Ｃ）「すなわち、基本クロックＣＫの周期のｎ倍（ｎは２以上の整数であるが、本図ではｎ＝３の場合を例示する）の周期（クロックはＣＫ１，ＣＫ２およびＣＫ３）で逐次印加されるアドレス入力Ａｉｎ（Ａｉｎ１，Ａｉｎ２，Ａｉｎ３・・・）をサイクリックに一時バッファするｎ個のアドレス入力レジスタ（図中の３１−１，３１−２および３１−３）と、該ｎ個（ｎ＝３）のアドレス入力レジスタの出力によってそれぞれアクセスされるｎ個のメモリ（図中ではｎ＝３であり、３２−１，３２−２および３２−３として示す）と、該ｎ個（ｎ＝３）のメモリからの読出し出力を受信して前記基本クロックの周期で多重化するマルチプレクサ３４と、該マルチプレクサより該基本クロックの周期で前記ｎ個（ｎ＝３）のメモリ３２−１，３２−２，３２−３からの読出し出力を順次一時バッファすると共に出力データＤｏｕｔとして送出するデータレジスタ３５とから構成される。なお、基本クロックＣＫおよびその３分周クロックＣＫ１，ＣＫ２およびＣＫ３は制御回路３６から供給される。　
　・・・先ずアドレス入力Ａｉｎが、アドレス切替え時間Ｔ’2毎に連続的にＡｉｎ１，Ａｉｎ２，Ａｉｎ３，Ａｉｎ４，・・・の如く印加される（メモリ回路３０が最高速で使用される場合）。なお、時間Ｔ’2の発生周期は基本クロックＣＫ（第（２）欄）に同期している。これら一連のアドレス入力は、基本クロックＣＫの３分周クロックＣＫ１，ＣＫ２，ＣＫ３・・・（第（１１）〜（１３）欄）に同期して、点３２より順次アドレス入力レジスタ３１−１，３１−２，３１−３に振り分けられる。そして、各々が第（３）〜（５）欄に示す如くアドレス入力レジスタ出力Ａ１，Ａ２，Ａ３，Ａ４・・・を選出する。これらアドレス入力を受けて、メモリ３２−１，３２−２および３２−３は対応するメモリ出力Ｄ１，Ｄ２，Ｄ３，Ｄ４・・・を送出する（第（６）〜（８）欄）。この場合、各メモリにアドレス入力が与えられてから対応するメモリ出力を得るまでの時間は従来どおり、アクセス時間Ｔ1によって定められる。　
　各メモリ（３２−１〜３２−３）からのメモリ出力Ｄ１，Ｄ２，Ｄ３，Ｄ４・・・は、マルチプレクサ３４により、基本クロックＣＫに同期して多重化される。多重化されたマルチプレクサ出力は（９）欄中のＭ１，Ｍ２，Ｍ３，Ｍ４・・・として示される。これら多重化出力はデータレジスタ３５に一時バッファされると共に、最終的な出力データＤｏｕｔとして送出される（（１０）欄のＤｏｕｔ１，Ｄｏｕｔ２，Ｄｏｕｔ３，Ｄｏｕｔ４・・・）。」（公報２頁左下欄１１行〜３頁左上欄２０行）
　
　上記（Ａ）〜（Ｃ）を勘案すると、刊行物１には、　
　
　高速動作するディジタル信号処理用ＬＳＩと、　
　供給されるアドレス入力を基本クロックの分周クロックに同期して順次多数のメモリに振り分ける複数のアドレス入力レジスタと、　
　前記アドレス入力レジスタに並列接続され、前記アドレス入力に応答して前記基本クロックより遅い速度で当該アドレスに対応するデータを出力する多数のメモリと、　
　前記多数のメモリから出力されたデータをデータレジスタに前記基本クロックに同期して多重化して出力するマルチプレクサと、　
　前記マルチプレクサから出力されたデータを一時バッファし、前記一時バッファされたデータを前記基本クロックで順次前記デジタル信号処理用ＬＳＩに供給するデータレジスタを含む、　
　コンピュータシステム（以下、「刊行物１発明」という。）　
　
が記載されているものと認められる。　
　
［刊行物２］　
（Ｄ）「第４図はデジタル・シグナル・プロセッサ（以下、ＤＳＰという）を用いた従来のＤＳＰ・システムのブロック構成図である。第４図において、１は所定のサイクル時間を有するＤＳＰ、２はメモリ、・・・５はＤＳＰ１が出力するアドレスＡをメモリ２及びアドレスデコーダ３に伝送するアドレスバス、６はＤＳＰ１とメモリ２との間でデータを伝送するデータバスである。」（公報２頁１行〜１０行）　
　
（Ｅ）「メモリ２が高速メモリであるときは、ＤＳＰ１はマスタクロックに従って動作し・・・、ＤＳＰ１の１サイクル時間毎に、ストローブ信号ＳＴＲがアクティブになる・・・。　
　・・・　
　メモリ２はストローブ信号ＳＴＲがアクティブであるときに、アドレスバス５に出力されるアドレスＡに従ってＤＳＰ１にアクセスされ・・・、データが読み出され、又は書き込まれる。」（公報２頁１７行〜３頁１０行）　
　
（Ｆ）「ところで、ＤＳＰ１はメモリ２が高速メモリであるときは、ストローブ信号ＳＴＲをアクティブにする時間が短くても、メモリ２に対してデータの読み書きができるので、ＤＳＰ１は待ち時間がなく、ＤＳＰ本来の速さで処理を実行できることになる。」（公報４頁６行〜１１行）　
　
［刊行物３］　
（Ｇ）「１．１サイクルタイム中の入力信号を時間的に複数の信号に分割するデマルチプレクサ、該デマルチプレクサの出力信号をそれぞれ１サイクルタイムの間保持するラッチ回路、該ラッチ回路の出力信号をそれぞれ受け取り、・・・複数のメモリ回路ブロック、および該メモリ回路ブロックのそれぞれのセンスアンプからの出力信号を１サイクルタイム内に多重化して出力するマルチプレクサを具備することを特徴とするメモリ回路。」（公報１頁左上欄５行〜１５行）　
　
（Ｈ）「・・・１サイクルタイム中の入力アドレス信号Ａ1をクロック信号φに応じて４つに時分割して４つの出力端Ｏ1，Ｏ2，Ｏ3，Ｏ4にそれぞれ出力するデマルチプレクサＤＭＸ・・・」（公報２頁左下欄８行〜１１行）　
　
［刊行物４］　
（Ｉ）「特に高度の処理のために一般にＤＳＰ（ｄｉｇｉｔａｌ　ｓｉｇｎａｌ　ｐｒｏｃｅｓｓｏｒ）と呼ばれているプロセサが使用される。」（公報１頁右下欄２行〜４行）　
　
（Ｊ）「・・・プログラムメモリの読み出し時間が、必要とする処理サイクルの４倍程度かかるようにした場合の例である。　
　１はプログラムメモリのブロックで、大きく１−１から１−４までの４ブロックのメモリに分割され、・・・」（公報２頁左下欄３行〜９行）　
　
（Ｋ）「例えば、メモリ１−１の内容Ａは４クロックの間に読み出され、メモリ１−２の内容Ｂは１クロック遅れて読み出される。同様に他のメモリ１−３，１−４の内容Ｃ、Ｄもそれぞれ１クロックずつ遅れて４クロックの時間をかけて読み出される。・・・プログラムメモリからの内容は４クロック分の時間をかけて低速で読み出し、出力端子６に接続される高速のプロセサ等への処理プログラムは１クロック毎に高速で転送される。」（公報２頁右下欄５行〜３頁左上欄３行）　
　
３．対比　
　本願発明と刊行物１発明を対比する。　
　
（１）刊行物１発明の「アドレス入力」、「メモリ」、「マルチプレクサ」は、それぞれ本願発明の「アドレス信号」、「メモリ装置」、「マルチプレクサ」に対応する。　
　
（２）刊行物１発明の「ディジタル信号処理用ＬＳＩ」と本願発明の「デジタル信号処理器」は、高速でデータ処理を行うものである点では対応し、　
　してみれば、刊行物１発明の「コンピュータシステム」は、本願発明の「デジタル信号処理システム」に対応する。　
　
（３）刊行物１発明の「基本クロック」と本願発明の「第１速度」は、第２速度より速く、かつ、マルチプレクサ及びレジスタを動作させるものである点では対応する。　
　
（４）刊行物１発明の「基本クロックより遅い速度」と本願発明の「第２速度」は、第１速度より遅い速度であって、メモリ装置がデータを出力する速度である点では対応する。　
　
（５）刊行物１発明の「アドレス入力レジスタ」と本願発明の「デマルチプレクサ」は、アドレス信号を順次多数のメモリ装置に分配する手段である点では対応する。　
　
（６）刊行物１発明の「データレジスタ」と本願発明の「レジスタ」は、マルチプレクサから出力されたデータを一時的に貯蔵し、貯蔵されたデータを第１速度で順次デジタル信号処理器に供給するものである点では対応する。
　
　したがって、本願発明と刊行物１発明は、　
　
　データ処理を遂行するデジタル信号処理器と、　
　供給されるアドレス信号を順次多数のメモリ装置に分配する手段と、　
　前記デマルチプレクサに並列接続され、前記アドレス信号に応答して前記第１速度より遅い第２速度で当該アドレスに対応するデータを出力する多数のメモリ装置と、　
　前記多数のメモリ装置から出力されたデータをレジスタに第１速度でスイッチングして出力するマルチプレクサと、　
　前記マルチプレクサから出力されたデータを一時的に貯蔵し、前記貯蔵されたデータを前記第１速度で順次前記デジタル信号処理器に供給するレジスタを含む、　
　デジタル信号処理システム　
　
である点で一致し、次の点で相違する。　
　
［相違点１］　
　データ処理を遂行するデジタル信号処理器が、　
　本願発明では、第１速度でデータ処理を遂行しアドレス信号を発生するものであるのに対して、　
　刊行物１発明では、その点について明らかでない点。　
　
［相違点２］　
　供給されるアドレス信号を順次多数のメモリ装置に分配する手段が、　
　本願発明では、第１速度で分配するデマルチプレクサであるのに対して、
　刊行物１発明では、基本クロックの分周クロックに同期して振り分ける複数のアドレス入力レジスタである点。　
　
［相違点３］　
　レジスタが、　
　本願発明では、多数であるのに対して、　
　刊行物１発明では、その点について明らかでない点。　
　
［相違点４］　
　本願発明では、メモリ装置の個数は第１速度を第２速度で割った値に対応するのに対して、　
　刊行物１発明では、その点について明らかでない点。　
　
４．相違点についての判断　
　上記相違点について検討する。　
　
［相違点１について］　
　例えば刊行物２に記載されているように、デジタル信号処理器が、第１速度でデータ処理を遂行しアドレス信号を発生することは本願出願前周知の技術であるから、刊行物１発明において、上記周知の技術を参酌して、デジタル信号処理器が、第１速度でデータ処理を遂行しアドレス信号を発生するようにすることは当業者が容易になし得るものである。　
　
［相違点２について］　
　例えば刊行物３に記載されているように、供給されるアドレス信号を順次多数のメモリ装置に分配する手段をデマルチプレクサとすることは本願出願前周知の技術であり、かつ、刊行物１発明における複数のアドレス入力レジスタ全体を１つの手段としてみれば当該１つの手段は、各分周クロックを合わせた基本クロックすなわち第１速度で動作している。　
　
　してみれば、刊行物１発明において、上記周知の技術を参酌して、供給されるアドレス信号を順次多数のメモリ装置に分配する手段を、第１速度で分配するデマルチプレクサとすることは当業者が容易になし得るものである。
　
［相違点３について］　
　レジスタの容量として、貯蔵するデータのうちの何個分のデータの容量が必要になるかは出力タイミングなどに依存するものであるが、複数個のデータの容量が必要な場合に、レジスタを複数のレジスタによって構成することは本願出願前周知の技術である。　
　
　してみれば、刊行物１発明において、上記周知の技術を参酌して、レジスタを多数とすることは当業者が設計時に適宜選択し得る設計的事項にすぎない。　
　
［相違点４について］　
　刊行物１発明では、メモリ装置の個数は第１速度を第２速度で割った値に対応するか否か明らかでないが、例えば刊行物４に記載されているように、メモリ装置の個数を、必要とする処理速度をメモリの読み出し速度で割った値とすることは本願出願前周知の技術であるから、刊行物１発明において、上記周知の技術を参酌して、メモリ装置の個数を第１速度を第２速度で割った値とすることは当業者が容易になし得るものである。　
　
５．むすび　
　以上のとおり、本願発明は、刊行物１〜４に記載された発明、周知の技術、及び設計的事項に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。　
　
　よって、結論のとおり審決する。