(57)【要約】【課題】複数のトランジスタで構成された回路を狭幅領域に配置可能なレイアウトを自動生成する。【解決手段】探索手段２２１は、回路のデータを入力し、同じトランジスタを１回だけ通る１以上の経路の組であって、同じ組の経路をあわせると回路網を網羅できる経路の組を探索する。抽出手段２２２は、探索された経路の組のうち、含まれる経路の数が最小の経路の組を抽出する。幅決定手段２２３は、各トランジスタのソース電極及びドレイン電極の幅、ソース電極とドレイン電極との間の領域の幅、隣接するトランジスタで共有化されないソース電極又はドレイン電極間の領域の幅、トランジスタの個数及び前記最小の経路の数から、レイアウト幅を決定する。レイアウト決定手段２２４は、決定された幅を持つ狭幅領域に、回路に含まれるトランジスタの全てのソース電極、ドレイン電極およびゲート電極を互いに並行に配置したレイアウト情報を生成する。【選択図】　図１２
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【特許請求の範囲】
【請求項１】
３本以上の電源線と前記電源線の接続を切り換える２つ以上のトランジスタを含む半導体集積回路であって、前記電源線のうち第１、第２および第３の電源線が上記の順序で互いに平行に配置され、前記第２の電源線の両側にある、前記第１の電源線との間隙および前記第３の電源線との間隙にそれぞれ配置された第１のトランジスタおよび第２のトランジスタを含むことを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって前記電源線のうち延長されて外部接続端子に接続される配線を有することを特徴とした半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路であって前記電源線のうち互いに同電位となる電源線を相互に結線する相互結線を有し、前記相互結線が前記互いに同電位となる電源線以外の前記電源線とは結線されないことを特徴とした半導体集積回路。
【請求項４】
請求項１、２または３のうちいずれかに記載の半導体集積回路であって、すべての前記電源線が占める面積が、すべての前記電源線の間の領域が占める面積よりも大きいことを特徴とした半導体集積回路。
【請求項５】
請求項１、２、３または４のうちいずれかに記載の半導体集積回路であって、前記トランジスタの前記ゲート電極を伝わるゲート信号の遅延を回避するために、前記ゲート電極より抵抗が低く、寄生容量の小さいゲート信号配線を前記トランジスタの前記ゲート電極と平行に設けたことを特徴とした半導体集積回路。
【請求項６】
請求項１、２、３、４または５のうちいずれかに記載の半導体集積回路であって、前記トランジスタが半導体基板以外の、ガラス基板または透明基板上に形成された薄膜トランジスタであることを特徴とした半導体集積回路。
【請求項７】
請求項６記載の半導体集積回路であって、非晶質半導体層を多結晶半導体に結晶化する工程でゲート幅方向に結晶化を進めることを特徴とする半導体集積回路の製造方法。
【請求項８】
請求項１、２、３、４、５、６または７のうちいずれかに記載の半導体集積回路であって、複数のコンデンサと複数のトランジスタにより構成される、チャージポンプ回路。
【請求項９】
複数のトランジスタで構成された回路の回路データを記憶する記憶手段と、同じトランジスタを１回だけ通る１以上の経路の組であって、同じ組の経路をあわせると前記回路データで示される回路網を網羅できる経路の組を探索する探索手段と、前記探索手段で探索された経路の組のうち、含まれる経路の数が最小の経路の組を抽出する抽出手段と、各トランジスタのソース電極およびドレイン電極の幅、ソース電極とドレイン電極との間の領域の幅、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅、前記トランジスタの個数および前記抽出手段で抽出された経路の組に含まれる経路の数から、レイアウト幅を決定する幅決定手段と、前記幅決定手段で決定された幅を持つ狭幅領域に、前記回路に含まれるトランジスタのソース電極、ドレイン電極およびゲート電極を互いに並行に配置したレイアウト情報を生成するレイアウト決定手段と、前記レイアウト決定手段で決定されたレイアウト情報を出力する出力手段とを備えることを特徴とするレイアウト設計装置。
【請求項１０】
各トランジスタのソース電極およびドレイン電極の幅をＷｉ、ソース電極とドレイン電極との間の領域の幅をＬｊ、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅をＰｋ、前記トランジスタの個数をｎ、および前記抽出手段で抽出された経路の組に含まれる経路の数をｍとするとき、前記幅決定手段は、次式、
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で与えられる値をレイアウト幅とするものであることを特徴とする請求項９記載のレイアウト設計装置。
【請求項１１】
ソース電極とドレイン電極との間の領域の幅より、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅の方を狭くしたことを特徴とする請求項９または１０記載のレイアウト設計装置。
【請求項１２】
前記レイアウト決定手段は、前記抽出手段で抽出される１以上の経路の組のうちの任意の１つの経路の組に従って、その組に含まれる経路毎に、その経路で示されるトランジスタの通過順またはその通過順と逆順に、ソース電極またはドレイン電極とゲート電極を交互に配置するものであることを特徴とする請求項９または１０記載のレイアウト設計装置。
【請求項１３】
前記抽出手段で抽出された１以上の経路の組のうちで、ソース電極またはドレイン電極のうち互いに同電位となる電極を相互に結線する相互配線の全長が最小となる、経路の組とその組に含まれる複数の経路の順番とその組に含まれる各経路の接続方向とを決定する相互配線長最小組決定手段を備え、前記レイアウト決定手段は、前記相互配線長最小組決定手段で決定された、経路の組とその組に含まれる複数の経路の順番とその組に含まれる各経路の接続方向に従って、ソース電極またはドレイン電極とゲート電極を交互に配置するものであることを特徴とする請求項９または１０記載のレイアウト設計装置。
【請求項１４】
前記レイアウト決定手段は、ソース電極またはドレイン電極のうち互いに同電位となる電極を相互に結線する相互結線の配置を決定するものであることを特徴とする請求項１２または１３記載のレイアウト設計装置。
【請求項１５】
前記レイアウト決定手段は、前記回路データで外部端子と接続することが指定されているトランジスタのソース電極およびドレイン電極については、外部端子と接続するために電極の長さを延長するものであることを特徴とする請求項１２または１３記載のレイアウト設計装置。
【請求項１６】
回路に含まれる同じトランジスタを１回だけ通る１以上の経路の組であって、同じ組の経路をあわせると前記回路の回路網を網羅できる経路の組のうち、含まれる経路の数が最小の経路の組における前記経路の数と、各トランジスタのソース電極およびドレイン電極の幅と、ソース電極とドレイン電極との間の領域の幅と、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅と、前記回路に含まれるトランジスタの個数とから決定された幅を持つ狭幅領域に、前記回路に含まれるトランジスタのソース電極、ドレイン電極およびゲート電極を互いに並行に配置した構造を有することを特徴とする半導体集積回路。
【請求項１７】
各トランジスタのソース電極およびドレイン電極の幅をＷｉ、ソース電極とドレイン電極との間の領域の幅をＬｊ、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅をＰｋ、前記トランジスタの個数をｎ、および前記抽出手段で抽出された経路の組に含まれる経路の数をｍとするとき、前記狭幅領域は、
2004103890.tif 000007
の幅を有することを特徴とする請求項１６記載の半導体集積回路。
【請求項１８】
ソース電極とドレイン電極との間の領域の幅より、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅の方が狭くなっていることを特徴とする請求項１６または１７記載の半導体集積回路。
【請求項１９】
経路の数が最小の任意の経路の組に従って、その組に含まれる経路毎に、その経路で示されるトランジスタの通過順またはその通過順と逆順に、ソース電極またはドレイン電極とゲート電極が交互に配置されていることを特徴とする請求項１６または１７記載の半導体集積回路。
【請求項２０】
経路の数が最小の経路の組のうちで、ソース電極またはドレイン電極のうち互いに同電位となる電極を相互に結線する相互配線の全長が最小となる、経路の組とその組に含まれる複数の経路の順番とその組に含まれる各経路の接続方向に従って、ソース電極またはドレイン電極とゲート電極が交互に配置されていることを特徴とする請求項１６または１７記載の半導体集積回路。
【請求項２１】
ソース電極またはドレイン電極のうち互いに同電位となる電極が、ソース電極またはドレイン電極と直角方向に伸びる相互結線により相互に結線されていることを特徴とする請求項１９または２０記載の半導体集積回路。
【請求項２２】
外部端子と接続されるトランジスタのソース電極およびドレイン電極が外部端子と接続するために延長されていることを特徴とする請求項１９または２０記載の半導体集積回路。
【請求項２３】
請求項１６乃至２２のうちいずれかに記載の半導体集積回路であって、前記トランジスタが半導体基板以外の、ガラス基板または透明基板上に形成された薄膜トランジスタであることを特徴とした半導体集積回路。
【請求項２４】
請求項２３記載の半導体集積回路であって、非晶質半導体層を多結晶半導体に結晶化する工程でゲート幅方向に結晶化を進めることを特徴とする半導体集積回路の製造方法。
【請求項２５】
複数のトランジスタで構成された回路の回路データを記憶する記憶手段を有するコンピュータを、同じトランジスタを１回だけ通る１以上の経路の組であって、同じ組の経路をあわせると前記回路データで示される回路網を網羅できる経路の組を探索する探索手段、前記探索手段で探索された経路の組のうち、含まれる経路の数が最小の経路の組を抽出する抽出手段、各トランジスタのソース電極およびドレイン電極の幅、ソース電極とドレイン電極との間の領域の幅、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅、前記トランジスタの個数および前記抽出手段で抽出された経路の組に含まれる経路の数から、レイアウト幅を決定する幅決定手段、前記幅決定手段で決定された幅を持つ狭幅領域に、前記回路に含まれるトランジスタのソース電極、ドレイン電極およびゲート電極を互いに並行に配置したレイアウト情報を生成するレイアウト決定手段、前記レイアウト決定手段で決定されたレイアウト情報を出力する出力手段、として機能させることを特徴とするプログラム。
【請求項２６】
各トランジスタのソース電極およびドレイン電極の幅をＷｉ、ソース電極とドレイン電極との間の領域の幅をＬｊ、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅をＰｋ、前記トランジスタの個数をｎ、および前記抽出手段で抽出された経路の組に含まれる経路の数をｍとするとき、前記幅決定手段は、次式、
2004103890.tif 000008
で与えられる値をレイアウト幅とするものであることを特徴とする請求項２５記載のプログラム。
【請求項２７】
ソース電極とドレイン電極との間の領域の幅より、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅の方を狭くしたことを特徴とする請求項２５または２６記載のプログラム。
【請求項２８】
前記レイアウト決定手段は、前記抽出手段で抽出される１以上の経路の組のうちの任意の１つの経路の組に従って、その組に含まれる経路毎に、その経路で示されるトランジスタの通過順またはその通過順と逆順に、ソース電極またはドレイン電極とゲート電極を交互に配置するものであることを特徴とする請求項２５または２６記載のプログラム。
【請求項２９】
コンピュータを更に、前記抽出手段で抽出された１以上の経路の組のうちで、ソース電極またはドレイン電極のうち互いに同電位となる電極を相互に結線する相互配線の全長が最小となる、経路の組とその組に含まれる複数の経路の順番とその組に含まれる各経路の接続方向とを決定する相互配線長最小組決定手段として機能させ、且つ、前記レイアウト決定手段は、前記相互配線長最小組決定手段で決定された、経路の組とその組に含まれる複数の経路の順番とその組に含まれる各経路の接続方向に従って、ソース電極またはドレイン電極とゲート電極を交互に配置するものであることを特徴とする請求項２５または２６記載のプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板や透明基板、ガラス基板にトランジスタを形成する半導体集積回路に関し、特に、狭幅領域に配置可能な半導体集積回路および回路レイアウト設計法に関する。
【０００２】
【従来の技術】
従来より表示装置やセンサーでは、表示素子やセンサー素子を制御するトランジスタ群（アクティブマトリクス）を駆動する周辺回路を、表示領域や感受領域の周辺に実装もしくはアクティブマトリクスと同一基板に形成する方法が一般的である（例えば、後述する特許文献１、２参照）。表示領域や感受領域を大きくとるためには、周辺回路は表示領域や感受領域の周辺の扁平な領域に配置される。そして周辺回路のレイアウトを狭幅とすることで、狭額縁で表示領域や感受領域の広い装置を提供することができる。さらに外部からの信号線や電源線はＦＰＣ（フレキシブル印刷配線板）などを介して装置の縁から周辺回路へ接続されるため、周辺回路の外部接続端子は一辺に集中しており配置の自由度が少ない。一方で、電源配線は他の信号線に比べて幅を広くする必要がある。なぜならば各回路に流れる電流が集中して電源配線に大電流が流れるときの電圧降下や消費電力を抑えるためである。
【０００３】
電源線を３本以上含む回路の１つの例として電源線の切り換え回路を図２に示し、これを狭幅な領域にレイアウトする場合に通常考えられる例を図３２に示す。本回路は、ゲート信号φにより、電源線ａ３４の接続をＡ３２またはＢ３３に切り換える回路である。回路は２つのトランジスタ１０および１１で構成されているから、ゲート長Ｌｇ、ゲート幅Ｗｇの各ゲート電極３０および３１をゲート幅方向に一列に並べることで狭幅レイアウトとなる。すなわち、縦に並んだゲート電極３０および３１の脇に長さＷｇ、幅Ｗの電源線Ａ３２およびＢ３３を配置し、さらにゲート電極３０および３１に対向するように長さ２Ｗｇ、幅Ｗの電源線ａ３４を配置する。各電源線は第１メタル層に形成され、図示しないコンタクトにより各トランジスタ１０および１１のボディの活性領域と電気的接続が採られる。本レイアウトのレイアウト幅はゲート幅１本分と電源線幅２本分の（Ｌｇ＋２Ｗ）と狭幅である。ただし、ゲート電極と第１メタル層電極のスペースは簡単のためゼロとした。またレイアウト面積を簡易的に求めると、（Ｌｇ＋２Ｗ）×２Ｗｇとなる。
【０００４】
図３３は電源線Ａ３２およびＢ３３をレイアウトの上部一辺から外部に接続し、電源線ａ３４を内部へ配線する場合に通常考えられるレイアウト例である。内部と接続するための配線は、レイアウト幅を増加させないようにａ３４を図の下方向に延長させる。同様に外部と接続するための配線は図の上方向にＡ３２とＢ３３を延長させる。しかしながら、Ａ３２はＢ３３と重ならないように延長するため、電源線幅Ｗ分のレイアウト幅の増加が必要となる。それによりレイアウト面積は（Ｌｇ＋３Ｗ）×２Ｗｇに増加する。
【０００５】
図３４はトランジスタ１０のゲート３０を並列化して小面積化した例である。並列化によるゲート電極の面積の増加がないとすると、トランジスタ１０のゲート領域３０とトランジスタ１１のゲート面積Ｌｇ×Ｗｇは等しいから、ゲート領域３０の長さは（Ｌｇ×Ｗｇ）／（Ｌｇ＋Ｗ）と表される。配線の延長を除いた図３４のレイアウトの面積は、幅（Ｌｇ＋３Ｗ）と長さ（Ｗｇ＋（Ｌｇ×Ｗｇ）／（Ｌｇ＋Ｗ））の積、すなわち（Ｌｇ＋３Ｗ）×Ｗｇ×（２Ｌｇ＋Ｗ）／（Ｌｇ＋Ｗ）となる。この面積はＷ＞０であれば常に図３３の面積よりも小さい。ただし、本レイアウトでは回路が複雑になった場合にトランジスタ毎にゲートの最適な並列化が異なるため、レイアウト変更が容易ではない。
【０００６】
【特許文献１】
特許第２６９７７２８号
【特許文献２】
特開平１０−１３３２３２号公報
【０００７】
【発明が解決しようとする課題】
狭幅領域に配置する回路レイアウトは、通常は図３２〜図３４のようなものが考えられるが、レイアウト面積が大きくなるか、トランジスタ毎のレイアウトが複雑になり変更が容易ではなくなる。また外部入出力端子が一辺に集中していて自由度が小さい場合、延長配線によるレイアウト幅の増加が生じる。
【０００８】
【発明の目的】
本発明の第１の目的は、スイッチング素子として、半導体基板や透明基板、ガラス基板にトランジスタを形成し、相互に結線した半導体集積回路に関し、狭幅領域に配置可能な回路レイアウトを提供することである。
【０００９】
本発明の第２の目的は、スイッチング素子として、半導体基板や透明基板、ガラス基板にトランジスタを形成し、相互に結線した半導体集積回路に関し、狭幅領域に小面積で配置可能な回路レイアウトを提供することである。
【００１０】
本発明の第３の目的は、狭幅領域に配置可能な回路のレイアウト設計装置を提供することである。
【００１１】
【課題を解決するための手段】
本発明の請求項１に関わるものは、３本以上の電源線と前記電源線の接続を切り換える２つ以上のトランジスタを含む半導体集積回路であって、前記電源線のうち第１、第２および第３の電源線が上記の順序で互いに平行に配置され、前記第２の電源線の両側にある、前記第１の電源線との間隙および前記第３の電源線との間隙にそれぞれ配置された第１のトランジスタおよび第２のトランジスタを含むことを特徴とする半導体集積回路である。この半導体集積回路によれば、回路全体が全電源線の幅とその間隙に配置したトランジスタの幅の合計まで狭幅化され、狭幅領域に配置可能な半導体集積回路が得られる。
【００１２】
本発明の請求項２に関わるものは、請求項１記載の半導体集積回路であって前記電源線のうち延長されて外部接続端子に接続される配線を有することを特徴とした半導体集積回路である。この半導体集積回路によれば、ゲート、ドレインまたはソース電極を延長して外部端子と接続することで、外部接続機能の追加にともなう回路幅の増加がさけられる。
【００１３】
本発明の請求項３に関わるものは、請求項１記載の半導体集積回路であって前記電源線のうち互いに同電位となる電源線を相互に結線する相互結線を有し、前記相互結線が前記互いに同電位となる電源線以外の前記電源線とは結線されないことを特徴とした半導体集積回路である。この半導体集積回路によれば、所望の回路が複雑化した場合においても、レイアウトの複雑化と外部端子数の増加を抑えることができる。
【００１４】
本発明の請求項４に関わるものは、請求項１、２または３のうちいずれかに記載の半導体集積回路であって、すべての前記電源線が占める面積が、すべての前記電源線の間の領域が占める面積よりも大きいことを特徴とした半導体集積回路である。この半導体集積回路によれば、狭幅領域に配置しつつも電源線の抵抗による電圧降下、電力消費を低減することができる。
【００１５】
本発明の請求項５に関わるものは、請求項１、２、３または４のうちいずれかに記載の半導体集積回路であって、前記トランジスタの前記ゲート電極を伝わるゲート信号の遅延を回避するために、前記ゲート電極より抵抗が低く、寄生容量の小さいゲート信号配線を前記トランジスタの前記ゲート電極と平行に設けたことを特徴とした半導体集積回路である。この半導体集積回路によれば、広いゲート幅を持つ扁平なゲート電極の一端より入力されたゲート信号が他端まで到達するのに要する時間よりも早く信号を到達させることができる。
【００１６】
本発明の請求項６に関わるものは、請求項１、２、３、４または５のうちいずれかに記載の半導体集積回路であって、前記トランジスタが半導体基板以外の、ガラス基板または透明基板上に形成された薄膜トランジスタであることを特徴とした半導体集積回路である。この半導体集積回路によれば、薄膜トランジスタを集積化したディスプレイ基板やセンサー基板に搭載する周辺回路が狭幅にレイアウトされ、表示画面または感受領域が大きな表示装置またはセンサーを提供できる。
【００１７】
本発明の請求項７に関わるものは、請求項６記載の半導体集積回路であって、非晶質半導体層を多結晶半導体に結晶化する工程でゲート幅方向に結晶化を進めることを特徴とする半導体集積回路の製造方法である。この製造方法によれば、各トランジスタの結晶化が同時に進行するためトランジスタ間の性能差を低減することができる。
【００１８】
本発明の請求項８に関わるものは、請求項１、２、３、４、５、６または７のうちいずれかに記載の半導体集積回路であって、複数のコンデンサと複数のトランジスタにより構成される、チャージポンプ回路である。このチャージポンプ回路によれば、狭幅にレイアウトされた回路によって、表示装置やセンサーで用いる複数の電源電圧を生成することで、狭額縁でかつ入力インターフェースが簡略化された前記装置やセンサーを提供できる。
【００１９】
本発明の請求項９に関わるものは、複数のトランジスタで構成された回路の回路データを記憶する記憶手段と、同じトランジスタを１回だけ通る１以上の経路の組であって、同じ組の経路をあわせると前記回路データで示される回路網を網羅できる経路の組を探索する探索手段と、前記探索手段で探索された経路の組のうち、含まれる経路の数が最小の経路の組を抽出する抽出手段と、各トランジスタのソース電極およびドレイン電極の幅、ソース電極とドレイン電極との間の領域の幅、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅、前記トランジスタの個数および前記抽出手段で抽出された経路の組に含まれる経路の数から、レイアウト幅を決定する幅決定手段と、前記幅決定手段で決定された幅を持つ狭幅領域に、前記回路に含まれるトランジスタのソース電極、ドレイン電極およびゲート電極を互いに並行に配置したレイアウト情報を生成するレイアウト決定手段と、前記レイアウト決定手段で決定されたレイアウト情報を出力する出力手段とを備えることを特徴とするレイアウト設計装置である。このレイアウト設計装置によれば、複数のトランジスタで構成された回路を狭幅領域に配置可能なレイアウトを自動生成することができる。
【００２０】
本発明の請求項１０に関わるものは、請求項９記載のレイアウト設計装置において、各トランジスタのソース電極およびドレイン電極の幅をＷｉ、ソース電極とドレイン電極との間の領域の幅をＬｊ、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅をＰｋ、前記トランジスタの個数をｎ、および前記抽出手段で抽出された経路の組に含まれる経路の数をｍとするとき、前記幅決定手段は、次式、
2004103890.tif 000003
で与えられる値をレイアウト幅とするものであることを特徴とするレイアウト設計装置である。このレイアウト設計装置によれば、複数のトランジスタで構成された回路を狭幅領域に配置可能なレイアウトを自動生成することができる。
【００２１】
本発明の請求項１１に関わるものは、請求項９または１０記載のレイアウト設計装置において、ソース電極とドレイン電極との間の領域の幅より、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅の方を狭くしたことを特徴とするレイアウト設計装置である。このレイアウト設計装置によれば、複数のトランジスタを並列に配置する場合に一般的に採用されているゲート電極間の間隔を一定にするレイアウト方法に比べて、複数のトランジスタで構成された回路を（Ｌ−Ｐ）（ｍ−１）だけ狭い幅の狭幅領域に配置可能なレイアウトを自動生成することができる。
【００２２】
本発明の請求項１２に関わるものは、請求項９または１０記載のレイアウト設計装置において、前記レイアウト決定手段は、前記抽出手段で抽出される１以上の経路の組のうちの任意の１つの経路の組に従って、その組に含まれる経路毎に、その経路で示されるトランジスタの通過順またはその通過順と逆順に、ソース電極またはドレイン電極とゲート電極を交互に配置するものであることを特徴とするレイアウト設計装置である。このレイアウト設計装置によれば、必ずしも小面積に配置可能なレイアウトが得られるとは限らないが、狭幅領域に配置可能な半導体集積回路をレイアウト設計する処理が簡単になる。
【００２３】
本発明の請求項１３に関わるものは、請求項９または１０記載のレイアウト設計装置において、前記抽出手段で抽出された１以上の経路の組のうちで、ソース電極またはドレイン電極のうち互いに同電位となる電極を相互に結線する相互配線の全長が最小となる、経路の組とその組に含まれる複数の経路の順番とその組に含まれる各経路の接続方向とを決定する相互配線長最小組決定手段を備え、前記レイアウト決定手段は、前記相互配線長最小組決定手段で決定された、経路の組とその組に含まれる複数の経路の順番とその組に含まれる各経路の接続方向に従って、ソース電極またはドレイン電極とゲート電極を交互に配置するものであることを特徴とするレイアウト設計装置である。このレイアウト設計装置によれば、複数のトランジスタで構成された回路を狭幅領域に小面積で配置可能なレイアウトを自動生成することができる。
【００２４】
本発明の請求項１４に関わるものは、請求項１２または１３記載のレイアウト設計装置において、前記レイアウト決定手段は、ソース電極またはドレイン電極のうち互いに同電位となる電極を相互に結線する相互結線の配置を決定するものであることを特徴とするレイアウト設計装置である。このレイアウト設計装置によれば、所望の回路が複雑化した場合においても、レイアウトの複雑化と外部端子数の増加を抑えることができる。
【００２５】
本発明の請求項１５に関わるものは、請求項１２または１３記載のレイアウト設計装置において、前記レイアウト決定手段は、前記回路データで外部端子と接続することが指定されているトランジスタのソース電極およびドレイン電極については、外部端子と接続するために電極の長さを延長するものであることを特徴とするレイアウト設計装置である。このレイアウト設計装置によれば、外部入出力端子が一辺に集中していて自由度が小さい場合でも、レイアウト幅を増加させず外部入出力端子と接続可能な半導体集積回路の自動レイアウトが可能になる。
【００２６】
本発明の請求項１６に関わるものは、回路に含まれる同じトランジスタを１回だけ通る１以上の経路の組であって、同じ組の経路をあわせると前記回路の回路網を網羅できる経路の組のうち、含まれる経路の数が最小の経路の組における前記経路の数と、各トランジスタのソース電極およびドレイン電極の幅と、ソース電極とドレイン電極との間の領域の幅と、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅と、前記回路に含まれるトランジスタの個数とから決定された幅を持つ狭幅領域に、前記回路に含まれるトランジスタのソース電極、ドレイン電極およびゲート電極を互いに並行に配置した構造を有することを特徴とする半導体集積回路である。この半導体集積回路によれば、複数のトランジスタで構成された回路を狭幅領域に配置可能な半導体集積回路が得られる。
【００２７】
本発明の請求項１７に関わるものは、請求項１６記載の半導体集積回路において、各トランジスタのソース電極およびドレイン電極の幅をＷｉ、ソース電極とドレイン電極との間の領域の幅をＬｊ、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅をＰｋ、前記トランジスタの個数をｎ、および前記抽出手段で抽出された経路の組に含まれる経路の数をｍとするとき、前記狭幅領域は、
2004103890.tif 000004
の幅を有することを特徴とする半導体集積回路である。この半導体集積回路によれば、複数のトランジスタで構成された回路を狭幅領域に配置可能な半導体集積回路が得られる。
【００２８】
本発明の請求項１８に関わるものは、請求項１６または１７記載の半導体集積回路において、ソース電極とドレイン電極との間の領域の幅より、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅の方が狭くなっていることを特徴とする半導体集積回路である。この半導体集積回路によれば、ゲート電極間の間隔を一定に配置した一般的な半導体集積回路に比べて、（Ｌ−Ｐ）（ｍ−１）だけ狭い幅の狭幅領域に配置可能な半導体集積回路が得られる。
【００２９】
本発明の請求項１９に関わるものは、請求項１６または１７記載の半導体集積回路において、経路の数が最小の任意の経路の組に従って、その組に含まれる経路毎に、その経路で示されるトランジスタの通過順またはその通過順と逆順に、ソース電極またはドレイン電極とゲート電極が交互に配置されていることを特徴とする半導体集積回路である。この半導体集積回路は、必ずしも小面積にはならないが、レイアウト設計の処理が簡単な半導体集積回路が得られる。
【００３０】
本発明の請求項２０に関わるものは、請求項１６または１７記載の半導体集積回路において、経路の数が最小の経路の組のうちで、ソース電極またはドレイン電極のうち互いに同電位となる電極を相互に結線する相互配線の全長が最小となる、経路の組とその組に含まれる複数の経路の順番とその組に含まれる各経路の接続方向に従って、ソース電極またはドレイン電極とゲート電極が交互に配置されていることを特徴とする半導体集積回路である。この半導体集積回路によれば、複数のトランジスタで構成された回路を狭幅領域に小面積で配置可能な半導体集積回路が得られる。
【００３１】
本発明の請求項２１に関わるものは、請求項１９または２０記載の半導体集積回路において、ソース電極またはドレイン電極のうち互いに同電位となる電極が、ソース電極またはドレイン電極と直角方向に伸びる相互結線により相互に結線されていることを特徴とする半導体集積回路である。この半導体集積回路によれば、所望の回路が複雑化した場合においても、レイアウトの複雑化と外部端子数の増加を抑えることができる半導体集積回路が得られる。
【００３２】
本発明の請求項２２に関わるものは、請求項１９または２０記載の半導体集積回路において、外部端子と接続されるトランジスタのソース電極およびドレイン電極が外部端子と接続するために延長されていることを特徴とする半導体集積回路である。この半導体集積回路によれば、外部入出力端子が一辺に集中していて自由度が小さい場合でも、レイアウト幅を増加させず外部入出力端子と接続可能な半導体集積回路が得られる。
本発明の請求項２３に関わるものは、請求項１６乃至２２のうちいずれかに記載の半導体集積回路であって、前記トランジスタが半導体基板以外の、ガラス基板または透明基板上に形成された薄膜トランジスタであることを特徴とした半導体集積回路である。この半導体集積回路によれば、薄膜トランジスタを集積化したディスプレイ基板やセンサー基板に搭載する周辺回路が狭幅にレイアウトされ、表示画面または感受領域が大きな表示装置またはセンサーを提供できる。
本発明の請求項２４に関わるものは、請求項２３記載の半導体集積回路であって、非晶質半導体層を多結晶半導体に結晶化する工程でゲート幅方向に結晶化を進めることを特徴とする半導体集積回路の製造方法である。この製造方法によれば、各トランジスタの結晶化が同時に進行するためトランジスタ間の性能差を低減することができる。
【００３３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１の実施の形態を示すレイアウトである。このレイアウトは図２に示した電源線ａ３４の接続を電源線Ａ３２またはＢ３３に切り換える回路に対応している。電源線Ａ３２、ａ３４およびＢ３３は、平行に配置され、それぞれの間隙にトランジスタ１０および１１が配置される。図１では各トランジスタはゲート電極を１つ有し、トランジスタ１０のゲート電極３０、トランジスタ１１のゲート電極３１で図示される。ゲート電極３０および３１は電源線ａ３４の両側に配置される。各ゲート電極はゲート層で形成される。また、各電源線は第１メタル層で形成され、図示しないコンタクトにより各トランジスタのボディの活性領域と電気的に接続が採られている。
【００３４】
ゲート、ソース、ドレイン電極で構成される１つのトランジスタが占有する最小の幅は、ゲート長Ｌｇとソースおよびドレイン電極のそれぞれの幅Ｗの合計（Ｌｇ＋２Ｗ）である。ここでゲート電極とソースまたはドレイン電極のスペースは簡単のためゼロとする。このトランジスタをゲート長方向に２つ並べた場合、幅は２倍の、２Ｌｇ＋４Ｗとなる。図２の回路のように２つのトランジスタでソースまたはドレインが直列に接続されている場合、本実施例の図１に示すように、２つの電極で１つの共有電極にまとめられるため、回路幅は２Ｌｇ＋３Ｗと狭くできる。そして、簡易的に本レイアウトの占める面積を算出すると、回路の長さはゲート幅Ｗｇであるから、全面積は（２Ｌｇ＋３Ｗ）×Ｗｇとなる。これは同じ回路を配置した図３４のレイアウトと比較して、常に２Ｌｇ×Ｗ／（Ｌｇ＋Ｗ）だけ小面積である。
【００３５】
【発明の他の実施の形態】
図３は本発明の第２の実施の形態を示すレイアウトであり、図１のレイアウトに一辺に集中した外部端子への接続機能を追加している。また電源線Ａ３２およびＢ３３は外部の電位とするために、電源線を第１メタル層の配線にて図の上方に延長し、外部接続端子５０との接続を採る。電源線ａ３４は内部の別回路と接続するために図の下方に配線を延長する。その際に、配線引き回しによる回路レイアウトの幅が増加しない点が特徴である。
【００３６】
図５は本発明の第３の実施の形態を示すレイアウトである。このレイアウトは図４に示した配線の切り換え回路に対応しており、電源線Ａ３２およびＢ３３と電源線ａ３４およびｂ３５との接続を排他で行う。この回路は以下のように動作する。ゲート信号φが高レベルの時、トランジスタ１０および１３がオン状態となり、電源線Ａ３２と電源線ａ３４、および電源線Ｂ３３と電源線ｂ３５が接続される。ゲート信号φが低レベルの時は、トランジスタ１１および１２がオン状態となり、Ａ３２とｂ３５、およびＢ３３とａ３４が接続され、接続が反転する。この回路は、例えば極性反転回路として用いられる。入力電源のＡ３２を高電位、Ｂ３３を低電位に保ちつつ、ゲート信号φにより電源線ａ３４を高電位、電源線ｂ３５を低電位としたり、ａ３４を低電位、ｂ３５を高電位に切り換えることができる。
【００３７】
レイアウトは、電源線Ａ３２、ａ３４、Ｂ３３、ｂ３５およびＡ３６を平行に配置し、各電源線の間隙にトランジスタを配置する。すなわち、電源線Ａ３２とａ３４の間にトランジスタ１０とそのゲート電極３０を、電源線ａ３４とＢ３３の間にトランジスタ１１とそのゲート電極３１を、電源線Ｂ３３とｂ３５の間にトランジスタ１３とそのゲート電極３７を、電源線ｂ３５とＡ３６の間にトランジスタ１２とそのゲート電極３８を、それぞれ配置する。図４の回路図から電源線Ａ３２とＡ３６には同電位を与える必要がある。本実施例の特徴は上記２つの電源線Ａ３２とＡ３６を結線し、かつ別の電源線Ｂ３３との結線を回避する相互結線３９を設けている点である。相互配線３９は各電源線と直角に交わる。図５では相互結線３９をゲート層で形成し、第１メタル層で形成された電源線Ａ３２、Ａ３６とそれぞれコンタクト４０、４１で接続を採っている。また図６では相互結線４２を第２メタル層で形成し、第１メタル層で形成された電極Ａ３２、Ａ３６とそれぞれコンタクト４３、４４で接続を採っている。ここで各コンタクト４０、４１、４３、４４は図示したような１つではなく、複数で構成されていても構わない。
【００３８】
図７は本発明の第４の実施の形態を示すレイアウトである。このレイアウトは図４に示した回路に対応する。本実施の形態の特徴はゲート信号φおよびその反転信号を伝搬するためのゲート信号配線４５、４６、４７および４８を、ゲート電極と平行に設けている点である。ゲート信号配線４５、４６、４７および４８はゲート電極よりも抵抗が低く、寄生容量も小さい、例えば第１メタル層において形成することで、ＣＲ時定数で決まるゲート信号の伝搬速度を向上させる。これにより回路レイアウトを狭くするためにゲート幅の広いトランジスタを用いた場合においてもスイッチング時間の遅延を低減することができる。
【００３９】
図８は本発明の第５の実施の形態を示す図である。図に示した表示装置またはセンサーは、表示領域または感受領域１０２にマトリクス状に配置される表示素子またはセンサー素子とそれらを個々に駆動するアクティブマトリクストランジスタ、そして周辺回路１０３および外部信号や電源を入出力する多層プリント配線基板１０４と接続端子１００で構成される。ここで、アクティブマトリクストランジスタおよび周辺回路１０３は、半導体基板とは異なる透明基板、ガラス基板１０１上に形成された薄膜トランジスタで構成されている。図８では例えば図４に示した配線切り換え回路を周辺回路領域１０５に配置している。この回路は例えば電源電圧の切り換えなどの目的に用いる。図９に示した拡大図によれば、回路のレイアウトは図５と同一であり、電極Ａ３２およびＢ３３は外部接続端子１００と接続するために延長され、また電極ａ３４およびｂ３５は内部回路へ接続するために延長される。
【００４０】
図１０および図１１は本発明の第６の実施の形態である薄膜トランジスタの製造工程を示す図である。特許文献１にあるように周辺回路１０３を構成する薄膜トランジスタは、ガラス基板１０１上に成膜された非晶質半導体１０６にレーザーアニールなどにより多結晶化工程を施した多結晶半導体１１０〜１１３である。ここで、トランジスタ１０〜１３のアイランド１１０〜１１３の形成は、ホトエッチンングなどにより行い、多結晶化との順序は不問である。次に、図示しないゲート絶縁膜を形成した上に図１１に示すようにゲート電極３０、３１、３７、３８、４３を形成する。そして、コンタクトホールを形成した後、第１層メタルによりソースおよびドレイン電極Ａ３２、Ｂ３３、ａ３４、ｂ３５、Ａ３６を形成する。コンタクトホールは、相互結線４３と電極Ａ３２、Ａ３６との電気的接続を採るのに加えて、多結晶半導体のアイランド１１０〜１１３とそれぞれの第１層メタル電極との間の電気的接続を採るために設けられる。
【００４１】
図１０に示すように本実施の形態では非晶質半導体１０６を結晶化する工程において、結晶化を進める方向１０７をゲート幅方向１０８と平行とすることを特徴としている。これによりゲート長方向に平行に並んだ複数のトランジスタの結晶化が同時に進められる。これにより結晶化工程で温度、熱条件に変動が生じたとしても、並んだトランジスタ間の性能差を抑えることができる。
【００４２】
次に、本発明の第７の実施の形態として、前記実施の形態で示したようなレイアウトを自動生成するレイアウト設計装置について、図１２を参照して説明する。
【００４３】
図１２を参照すると、本実施の形態のレイアウト設計装置２０１は、処理装置２０２、メモリ２０３、回路データ記憶装置２０４、レイアウト結果記憶装置２０５および記録媒体２０６を含んで構成される。また、メモリ２０３は、探索結果記憶部２１１、抽出結果記憶部２１２、決定幅記憶部２１３および決定レイアウト記憶部２１４を含み、処理装置２０２は、探索手段２２１、抽出手段２２２、幅決定手段２２３、レイアウト決定手段２２４および出力手段２２５を含む。
【００４４】
回路データ記憶装置２０４は、レイアウト設計対象となる複数のトランジスタで構成された回路の回路データを記憶する磁気ディスク等の記憶手段であり、レイアウト結果記憶装置２０５は、設計されたレイアウト情報を記憶する磁気ディスク等の記憶手段である。
【００４５】
メモリ２０３は、コンピュータの主記憶で構成され、処理装置２０２は、コンピュータのＣＰＵで構成される。記録媒体２０６は、磁気ディスクやＣＤ−ＲＯＭ等のコンピュータ可読記録媒体であり、レイアウト設計プログラムを記録する。この記録媒体２０６に記録されたレイアウト設計プログラムは、処理装置２０２を構成するＣＰＵによって読み取られ、その動作を制御することにより、処理装置２０２上に、探索手段２２１、抽出手段２２２、幅決定手段２２３、レイアウト決定手段２２４および出力手段２２５を実現する。
【００４６】
探索手段２２１は、回路データ記憶装置２０４から回路データを入力し、同じトランジスタを１回だけ通る１以上の経路の組であって、同じ組の経路をあわせると前記回路データで示される回路網を網羅できる経路の組を探索し、探索結果を記憶部２１１に記録する。
【００４７】
抽出手段２２２は、記憶部２１１から探索結果を入力し、探索された経路の組のうち、含まれる経路の数が最小の経路の組を１以上抽出し、抽出結果を記憶部２１２に記録する。
【００４８】
幅決定手段２２３は、回路データ記憶装置２０４から回路データを入力し、記憶部２１２から経路の数が最小の経路の組における当該経路の数を入力し、レイアウト幅を計算して、計算結果を記憶部２１３に記録する。幅決定手段２２３は、各トランジスタのソース電極およびドレイン電極の幅、ソース電極とドレイン電極との間の領域の幅、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅、レイアウト対象回路に含まれるトランジスタの個数および前記経路の数から、レイアウト幅を計算する。
【００４９】
幅決定手段２２３は、例えば、各トランジスタのソース電極およびドレイン電極の幅をＷ、ソース電極とドレイン電極との間の領域の幅をＬ、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅をＰ、トランジスタの個数をｎ、および前記経路の数をｍとすると、次式により、レイアウト幅を計算する。
レイアウト幅＝Ｗ（ｎ＋ｍ）＋Ｌ（ｎ＋ｍ−１）−（Ｌ−Ｐ）（ｍ−１）…（１）
【００５０】
ここで、ソース電極とドレイン電極との間の領域にはゲート電極が設けられるのに対し、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅はマスクルールに準じた最小間隔とすることができるため、一般にＰ＜Ｌとすることができる。
【００５１】
式（１）では、全てのソース電極およびドレイン電極を同じ幅にしたが、特定の１以上のソース電極あるいはドレイン電極を他のものより広くする等、同じ幅でないときは、各ソース電極およびドレイン電極の幅の違いを考慮して、レイアウト幅を計算すれば良い。ソース電極とドレイン電極との間の領域の幅が同じでない場合、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅が同じでない場合も、実際の幅を考慮してレイアウト幅を計算すれば良い。具体的には、各トランジスタのソース電極およびドレイン電極の幅をＷｉ、ソース電極とドレイン電極との間の領域の幅をＬｊ、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅をＰｋ、トランジスタの個数をｎ、および経路の数をｍとするとき、レイアウト幅は、次式（２）によって求められる。
2004103890.tif 000005
…（２）
ここで、Ｗｉ、Ｌｊ、Ｐｋの実際の幅の値は、例えば、回路データの一部として回路データ記憶装置２０４に記憶しておくことができる。勿論、パラメータとして別途指定するようにして良い。
【００５２】
レイアウト決定手段２２４は、回路データ記憶装置２０４から回路データを入力し、記憶部２１３からレイアウト幅を入力し、そのレイアウト幅を持つ狭幅領域に、回路データに含まれるトランジスタの全てのソース電極、ドレイン電極およびゲート電極を互いに並行に配置したレイアウト情報を生成する。本実施の形態では、レイアウト決定手段２２４は、記憶部２１２から任意の１つの経路の組を入力し、その組に含まれる経路毎に、その経路で示されるトランジスタの通過順またはその通過順と逆順に、ソース電極またはドレイン電極とゲート電極を交互に配置する。また、レイアウト決定手段２２４は、ソース電極またはドレイン電極のうち互いに同電位となる電極を相互に結線する相互結線の配置を決定する。更に、レイアウト決定手段２２４は、回路データで外部端子と接続することが指定されているトランジスタのソース電極およびドレイン電極については、外部端子と接続するために電極の長さを延長する。レイアウト決定手段２２４は、こうして決定したレイアウト情報を記憶部２１４に記録する。
【００５３】
出力手段２２５は、記憶部２１４からレイアウト情報を入力し、レイアウト結果記憶装置２０５に出力する。ここでは、レイアウト結果記憶装置２０５にレイアウト情報を出力したが、図示しないプリンタに出力したり、表示装置に出力したり、別の出力形態であっても良い。
【００５４】
レイアウト結果記憶装置２０５に出力されたレイアウト情報に従って半導体集積回路を製造することにより、回路データに含まれる同じトランジスタを１回だけ通る１以上の経路の組であって、同じ組の経路をあわせると前記回路データの回路網を網羅できる経路の組のうち、含まれる経路の数が最小の経路の組における前記経路の数と、各トランジスタのソース電極およびドレイン電極の幅と、ソース電極とドレイン電極との間の領域の幅と、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅と、前記回路データに含まれるトランジスタの個数とから決定された幅を持つ狭幅領域に、前記回路データに含まれるトランジスタの全てのソース電極、ドレイン電極およびゲート電極を互いに並行に配置した構造を持つ半導体集積回路が得られる。
【００５５】
図１３は、本発明の第８の実施の形態としてのレイアウト設計装置のブロック図である。この実施の形態のレイアウト設計装置３０１は、処理装置２０２に相互配線長最小組決定手段２２６を備え、メモリ２０３に決定組記憶部２１５を備える点で図１２のレイアウト設計装置２０１と構成上相違し、また、レイアウト決定手段２２４の機能の一部が相違する。記録媒体２０７は、磁気ディスク等のコンピュータ可読記録媒体であり、レイアウト設計プログラムを記録している。この記録媒体２０７に記録されたレイアウト設計プログラムは、処理装置２０２を構成するＣＰＵによって読み取られ、その動作を制御することにより、処理装置２０２上に、探索手段２２１、抽出手段２２２、幅決定手段２２３、レイアウト決定手段２２４、出力手段２２５および相互配線長最小組決定手段２２６を実現する。以下、本実施の形態のレイアウト設計装置３０１の構成と動作を説明する。
【００５６】
探索手段２２１、抽出手段２２２および幅決定手段２２３による処理は図１２のレイアウト設計装置２０１と同じである。相互配線長最小組決定手段２２６は、回路データ記憶装置２０４から回路データを入力し、記憶部２１２から経路数が最小の経路の組を全て入力し、入力した経路の組のうちで、ソース電極またはドレイン電極のうち互いに同電位となる電極を相互に結線する相互配線の全長が最小となる、経路の組とその組に含まれる複数の経路の順番とその組に含まれる各経路の接続方向とを決定し、決定した情報を記憶部２１５に記録する。
【００５７】
レイアウト決定手段２２４は、回路データ記憶装置２０４から回路データを入力し、記憶部２１３からレイアウト幅を入力し、そのレイアウト幅を持つ狭幅領域に、回路データに含まれるトランジスタの全てのソース電極、ドレイン電極およびゲート電極を互いに並行に配置したレイアウト情報を生成するが、本実施の形態では、記憶部２１３から任意の１つの、経路の組とその組に含まれる複数の経路の順番とその組に含まれる各経路の接続方向とを入力し、その経路の組とその組に含まれる複数の経路の順番とその組に含まれる各経路の接続方向に従って、ソース電極またはドレイン電極とゲート電極を交互に配置する。
【００５８】
レイアウト決定手段２２４の他の処理および出力手段２２５の処理は、図１２のレイアウト設計装置２０１と同じである。
【００５９】
レイアウト結果記憶装置２０５に出力されたレイアウト情報に従って半導体集積回路を製造することにより、回路データに含まれる同じトランジスタを１回だけ通る１以上の経路の組であって、同じ組の経路をあわせると前記回路データの回路網を網羅できる経路の組のうち、含まれる経路の数が最小の経路の組における前記経路の数と、各トランジスタのソース電極およびドレイン電極の幅と、ソース電極とドレイン電極との間の領域の幅と、隣接するトランジスタで共有化されないソース電極またはドレイン電極間の領域の幅と、前記回路データに含まれるトランジスタの個数とから決定された幅を持つ狭幅領域に、前記回路データに含まれるトランジスタの全てのソース電極、ドレイン電極およびゲート電極を互いに並行に配置した構造を持つ半導体集積回路が得られる。この点は図１２のレイアウト設計装置２０１の場合と同じであるが、本実施の形態のレイアウト設計装置３０１では、経路の数が最小の経路の組のうちで、ソース電極またはドレイン電極のうち互いに同電位となる電極を相互に結線する相互配線の全長が最小となる、経路の組とその組に含まれる複数の経路の順番とその組に含まれる各経路の接続方向に従って、ソース電極またはドレイン電極とゲート電極が交互に配置されるため、回路が占める面積が図１２のレイアウト設計装置２０１によるものに比べて一般的に小さくなる。
【００６０】
【実施例】
次に、本発明のレイアウト設計装置の実施例を、図面を参照して説明する。この実施例は本発明の第８の実施の形態の実施例に相当する。
【００６１】
図１４は、本実施例のレイアウト設計装置で用いるレイアウト決定アルゴリズムの概略フローチャート、図１５は本実施例のレイアウト設計装置のシステム構成図である。先ず、図１４、図１５を参照して、本実施例のレイアウト設計装置の概要を説明する。
【００６２】
「回路データ入力」（ステップＡ）においては、入力装置・コンソール１２１もしくはディスク装置１２２、内部記憶装置１２３から、レイアウトする回路に関するデータすなわち回路の結線情報を取得し、配列データに加工した後に内部記憶装置１２３に記憶させる。
【００６３】
「自動結線」（ステップＢ）においては、はじめに回路幅が最小、すなわち共有化されないソース・ドレイン電極の数が最小となるように、ソースまたはドレイン電極が連続して直列接続する経路（一筆書き）を回路網から生成する。１つの直列接続した経路ではすべてのトランジスタを通過できない場合は、複数の経路によりすべてのトランジスタを通過するような「経路の組」を生成する。そして経路の数が最小となる「経路の組」を１つ以上探す。
【００６４】
「自動配置・相互結線」（ステップＣ）においては、前工程にて決まった組み合わせに、所望の回路となるように経路同士間で相互結線を施し、相互結線の全長が最小となる組み合わせと組の順序を探す。
【００６５】
「外部端子との接続」（ステップＤ）では、外部端子と接続するソースまたはドレイン電極のうち重複しないものを延長し、外部端子に接続する。
【００６６】
「回路レイアウト出力」（ステップＥ）においては、トランジスタの並び、相互結線、外部端子への配線の情報を配列データ、図表もしくはレイアウト図として内部記憶装置１２３もしくはディスク装置１２２に記録し、また出力装置１２５に出力する。
【００６７】
以上の工程において、ブロック間のデータのやりとりはバスライン１２６を介して行い、探索などの処理および各ブロックの制御は演算・制御部１２４にて行う。演算・制御部１２４は、たとえばディスク装置１２２に記憶されたレイアウト設計プログラムを実行することにより、探索などの処理および各ブロックの制御を実行する。
【００６８】
次に、本実施例のレイアウト設計装置の詳細な動作を、チャージポンプ型昇圧回路のレイアウト設計を例に挙げて、図面を参照して説明する。
【００６９】
図１６はコンデンサと電子スイッチにより構成されたチャージポンプ型昇圧回路の例である。機能は入力電源電圧ＶＤＤから例えば２倍、３倍、−２倍の昇圧電圧を生成する電源回路である。この昇圧回路を図８の周辺回路領域１０３に狭幅なレイアウトで配置することによる利点は、外部から入力する電源電圧を低圧のＶＤＤのみとすることができ、入力インターフェースが簡略化できる点である。他の周辺回路例えばアクティブマトリクスのゲート駆動回路やデータ駆動回路が必要とするＶＤＤより高圧の電源や負極性の電源には先に昇圧した２倍、３倍、−２倍の電圧を用いればよい。
【００７０】
図１６の回路の昇圧動作はトランジスタスイッチＡ〜Ｌをゲート信号φとその反転信号により制御し、コンデンサ１５４、１５７、１６０の接続を切り換えることで行われる。ゲート信号φが高レベルのとき、トランジスタＡおよびＤがオン状態となりコンデンサ１５４には入力電源電圧ＶＤＤ１５０が充電される。同時にトランジスタＦおよびＥもオン状態となりコンデンサ１５７には入力電源電圧ＶＤＤ１５０が充電される。そしてゲート信号φが低レベルになると、トランジスタＢおよびＣがオン状態となり、コンデンサ１５４は入力電源と直列接続され出力端子１５１の電位は２×ＶＤＤに昇圧される。同時に、トランジスタＧおよびＨがオン状態となりコンデンサ１５７は、入力電源１５０、コンデンサ１５４と直列接続され出力端子１５２の電位は３×ＶＤＤに昇圧される。一方、ゲート信号φが低レベルのとき、トランジスタＩおよびＬがオン状態となるため、コンデンサ１６０には出力端子１５１の電位、２×ＶＤＤが充電される。そして再びゲート信号φが高レベルになるとトランジスタＫおよびＪがオン状態となりコンデンサ１６０の高電位側が接地点１６３と同電位となるため、コンデンサ１６０の低電位側すなわち出力端子１５３の電位は充電電圧の極性を反転した−２×ＶＤＤとなる。各出力端子１５１、１５２、１５３には図示しない電圧保持コンデンサが接続され、それぞれの昇圧電圧が保持される。
【００７１】
上記昇圧回路が１ｍＡ程度の電流を負荷に供給する場合、ゲート信号のクロック周波数１０ｋＨｚ、電圧の変動を０．１Ｖ以下とすると、必要となる電圧保持コンデンサの容量は１ｍＡ／（０．１Ｖ　×　１０ｋＨｚ）＝１μＦ程度となる。この大きさの容量では半導体集積回路の外に付ける必要がある。また入力電源１５０や出力１５１、１５２、１５３、外付けコンデンサ１５４、１５７、１６０、各トランジスタＡ〜Ｌを結ぶすべての配線には、出力する電流に相当した電流が流れるため、電源配線の扱いとなる。
【００７２】
以下に、図１６の回路のレイアウトを、図１４のレイアウト決定アルゴリズムに沿って決定する工程を説明する。
【００７３】
回路データ入力工程（ステップＡ）では、以下の処理を行う。はじめに回路を構成するノード（接点）にａ、ｂ、．．、ｋと連番し、ツリー（木、ここではトランジスタ）にＡ、Ｂ、．．．、Ｌと連番する。次にノードの接続関係が回路構成を反映するように、行を「対象ノード」、列を対象ノードに繋がる「接続ノード」、そして配列の内容が「接続ツリー」となる２次元マップを自動作成する。また対象ノードを引数とし、接続ノードを内容とするノード配列Ｎ（対象ノード、カウント）および、対象ノードを引数として、接続ツリーを内容とするツリー配列Ｔ（対象ノード、カウント）を、前記２次元マップより自動生成する。それぞれのカウントは対象ノードに繋がっているノードとツリーの数を表す。図１６の回路に関する２次元マップおよび、接続ノード配列、接続ツリー配列を図１７に示す。
【００７４】
さらに、図１６の回路図で外部に接続するノードを、結線情報から認識して、外部接続ノード配列ＣＯＮＮＥＣＴに保存する。外部に接続する端子は入出力電圧端子と外付けコンデンサの両端子であり、以下に列挙する。入力電圧ＶＤＤを印加するノードａ、コンデンサ１５４の両端と接続するノードｂ、ｃ、２倍の昇圧電圧を出力するノードｄ、接地点１６３と接続するノードｅ、コンデンサ１５７の両端と接続するノードｆ、ｇ、３倍の昇圧電圧を出力するノードｈ、コンデンサ１６０の両端に接続するノードｉ、ｊ、−２倍の昇圧電圧を出力するノードｋの計１１個である。配列ＣＯＮＮＥＣＴを図１８に図示する。
【００７５】
自動結線工程（ステップＢ）では、回路網を網羅するように、連続して直列接続するトランジスタの経路（一筆書き）を探索する。一経路のみですべてのツリー（トランジスタ）を網羅できない場合には、他の経路と合わせて、「経路の組」を構成する。そして、その「経路の組」の経路数が最小となる組を探す。ｘ番目の一経路（一筆書き）データは文字配列ｂｕｆ（ｘ、１）に、ノード名＋ツリー名＋ノード名＋．．．．＋ツリー名＋ノード名の形で保持される。ここで記号“＋”は保持しないこととする。複数の経路ｙで回路網を網羅する場合は、ｘ番目の「経路の組」は複数の経路データｂｕｆ（ｘ、１）、ｂｕｆ（ｘ、２）、．．．、ｂｕｆ（ｘ、ｙ）で構成する。例として経路数２のｂｕｆ（ｘ、１）、ｂｕｆ（ｘ、２）を図１９に示す。
【００７６】
経路探索はすべてのノード（ａ、ｂ、ｃ、．．．、ｋ）をスタートノードＮｓｔとした場合について行う。実際には、図２０の全経路探索フローチャートに示すように、スタートノードＮｓｔ＝ａ、ｂ、ｃ、．．．、ｋの順に「一経路探索」サブルーチンをコールする（Ｓ１０２）。その際、同じスタートノードでも複数の「経路の組」が存在するため、「一経路探索」サブルーチンの中で、新たな経路があった場合に追加フラグを立てることとする。一経路探索が終了し、追加フラグが立った場合には、同じスタートノードで再び「一経路探索」を行う（Ｓ１０５）。追加フラグが倒れていた場合は、現在のノードをスタートノードとする新たな「経路の組」はないため、スタートノードを次のノードに更新して順次「一経路探索」を行う（Ｓ１０４）。
【００７７】
図２１に、「一経路探索」サブルーチンの詳細を示す。このサブルーチンは、スタートノードをＮｓｔとして回路網を網羅する１組の「経路の組」を探索する。実際の探索は、ｂｕｆ（ｘ、１）を“Ｎｓｔ”としスタートノードＮｓｔに繋がるツリーとノードを、図１７の接続ツリー配列Ｔおよびノード配列Ｎを参照して、ｂｕｆ（ｘ、１）に“＋Ｔ（Ｎｓｔ、１）＋Ｎ（Ｎｓｔ、１）”を連結する（Ｓ２０７）。そして、現在の経路ｂｕｆ（ｘ、１）の最終ノード“Ｎ（Ｎｓｔ、１）”に繋がるツリーとノードを参照して、ｂｕｆ（ｘ、１）に“＋Ｔ（Ｎ（Ｎｓｔ、１）、１）＋Ｎ（Ｎ（Ｎｓｔ、１）、１）”を連結する（Ｓ２０７）。これらの繰り返しは、現在の経路ｂｕｆ（ｘ、ｙ）の最終ノードＮｃに繋がるツリーＴ（Ｎｃ、ｚ）とノードＮ（Ｎｃ、ｚ）を、現在の経路ｂｕｆ（ｘ、ｙ）の最後に連結すると記述できる。
【００７８】
連結するツリーＴ（Ｎｃ、ｚ）がｘ番目の経路の組ｂｕｆ（ｘ、１）からｂｕｆ（ｘ、ｙ）の中ですでに選ばれていた場合や（Ｓ２０３でＹＥＳ）、連結した結果ｂｕｆ（ｘ、ｙ）＋Ｔ（Ｎｃ、ｚ）＋Ｎ（Ｎｃ、ｚ）が経路ｂｕｆ（１、１）からｂｕｆ（ｘ、ｙ）にすでに含まれている場合は（Ｓ２０４でＹＥＳ）、重複を回避するために連結処理をスキップし、次の接続ツリーＴ（Ｎｃ、ｚ＋１）を探索するためにｚに１を加算する（Ｓ２０５）。一方、連結処理を行った場合は追加フラグを立てる（Ｓ２０６）。経路が行き詰まった場合、すなわち最終ノードＮｃに繋がるツリーＴ（Ｎｃ、ｚ）がすべてすでに選択済みでＴ（Ｎｃ、ｚ）が空の場合（Ｓ２０２でＹＥＳ）、その経路ｂｕｆ（ｘ、ｙ）は終端となる。
【００７９】
現在までに得られたｘ番目の「経路の組」ｂｕｆ（ｘ、１）、．．．ｂｕｆ（ｘ、ｙ）の中にすべてのツリー（Ａ、Ｂ、．．．、Ｌ）が含まれる、すなわちこの「経路の組」で回路を構成するすべてのツリーを選択し終えた場合は（Ｓ２１０でＹＥＳ）、この経路の組は終了となる。未だに選択されていないツリーがある場合には（Ｓ２１０でＮＯ）、この経路の組に新たな一経路ｂｕｆ（ｘ、ｙ＋１）を追加する（Ｓ２１１〜Ｓ２１３）。再探索はスタートノードＮｓｔからではなく、連番の第１のノードａから行う。
【００８０】
自動配線工程（ステップＢ）が終了した段階では、経路の組数の最小値Ｎｍｉｎと、その組数を持つ複数の「経路の組」が得られ（Ｓ１０７）、この段階で全体の回路幅（レイアウト幅）は確定する。回路幅の計算は、この段階で実行しても良いし、後の時点で実行しても良い。回路幅の計算方法については既に説明したので、ここでは省略する。
【００８１】
以下の自動配置・相互結線工程（ステップＣ）では、前工程にて決定した、最小の組数の「経路の組」が所望の回路構成となるように相互結線を施し、相互結線長の全長が最小となる組み合わせを探索する。
【００８２】
図２３に相互結線フローチャートを示す。変数Ｎｍｉｎには最小の組数を代入し、相互結線長の全長の最小Ｌｍｉｎには、ｂｕｆ（Ｘ、１）からｂｕｆ（Ｘ、Ｎｍｉｎ）の全文字数と（Ｎｍｉｎ−１）の和を２乗した値を初期値として代入する（Ｓ３０１）。また配列ｔｂｌには、整数１、２、．．．、ＮｍｉｎからＮｍｉｎ個を取り出す順列を保存しておく（Ｓ３０２）。配列ｔｂｌの行数は順列の数Ｎｍｉｎ！であり、列数は取り出す整数の個数Ｎｍｉｎである。例えばＮｍｉｎ＝２とＮｍｉｎ＝３の場合のｔｂｌを図２２に示す。すべての「経路の組」から組数がＮｍｉｎと等しいＸ番目の「経路の組」ｂｕｆ（Ｘ、１）からｂｕｆ（Ｘ、Ｎｍｉｎ）を検索して、サブルーチンに処理を移す（Ｓ３０３、Ｓ３０４）。
【００８３】
ステップＳ３０４の、Ｘ番目の「経路の組」相互結線フローチャートの詳細を図２４に示す。このフローチャートでは、組数が最小のＮｍｉｎであるＸ番目の「経路の組」すなわち、ｂｕｆ（Ｘ、１）、ｂｕｆ（Ｘ、２）、．．．、ｂｕｆ（Ｘ、Ｎｍｉｎ）に対して、経路の配置順を変えながら、相互結線を行う（Ｓ４０１〜Ｓ４０６）。上記Ｎｍｉｎ個の経路を配置する順列はＮｍｉｎ！通りあり、任意の順列Ｃｂｕｆ（１）、Ｃｂｕｆ（２）、．．．、Ｃｂｕｆ（Ｎｍｉｎ）は、先に作成した順列データｔｂｌを参照することで作成される。Ｎｍｉｎ＝２の場合の、ｂｕｆ（Ｘ、１）、ｂｕｆ（Ｘ、２）およびＣｂｕｆ（１）、Ｃｂｕｆ（２）を図２４に示す。フローチャート中、ループ変数ＱはＮｍｉｎ！の繰り返しに、ＲはＮｍｉｎ個のＣｂｕｆにｂｕｆ（Ｘ）を格納するために用いる。
【００８４】
ステップＳ４０６の処理の詳細を図２５に示す。図２５に示したフローチャートでは、上位工程から与えられた「経路の組」Ｃｂｕｆ（１）、Ｃｂｕｆ（２）、．．．、Ｃｂｕｆ（Ｎｍｉｎ）を１つのデータＲｂｕｆに連結する。Ｃｂｕｆ（１）、Ｃｂｕｆ（２）、．．．、Ｃｂｕｆ（Ｎｍｉｎ）を連結する場合、各経路Ｃｂｕｆ（Ｊ）を順方向とした場合と逆方向とした場合があり、経路数Ｎｍｉｎすべてを考慮するとその組み合わせは２のＮｍｉｎ乗ある。ループ変数Ｉは２のＮｍｉｎ乗の繰り返しに、ＪはＣｂｕｆをＮｍｉｎ個連結させてＲｂｕｆを生成するために、そして整数変数Ｋは順方向と逆方向を生成するためにＪと連動させて用いる。図２６にはＮｍｉｎ＝２の場合のＣｂｕｆ（１）、Ｃｂｕｆ（２）を連結したＲｂｕｆの例を示す。各経路の間には連結子として“／”を挿入する。
【００８５】
ステップＳ５０８の処理の詳細を図２７に示す。図２７に示したフローチャートでは、連結された経路Ｒｂｕｆ　に相互結線を施し、相互結線の全長を計算する（Ｓ６０１〜Ｓ６０９）。ループ変数Ｉ、Ｊは１からＲｂｕｆの文字数分の繰り返しに用いる。相互結線の検索は、ＲｂｕｆのＩ番目の文字と等しい文字を（Ｉ＋１）番目以降から検索し、Ｊ番目の文字が等しい場合には相互結線データとして１次元配列Ｍ（Ｉ）に配線距離である（Ｊ−Ｉ）を代入する。これをＲｂｕｆの全文字分繰り返すことで配列Ｍには所望の回路を構成するための結線データが蓄積される。また配列Ｍの内容を合計することで相互結線の全長ＳＵＭが得られる。図２６に示した８通りのＲｂｕｆに対する相互結線データＭおよび相互結線の全長ＳＵＭの例を図２８に示す。
【００８６】
次の工程は、各Ｒｂｕｆの相互結線全長ＳＵＭが最小であるかの判定であるが（Ｓ６１０）、その前に最終的に求める結果について説明する。最終結果は最小の相互結線長Ｌｍｉｎとそのときの経路Ｌｂｕｆおよび相互結線Ｍｂｕｆで表される。ＬｂｕｆおよびＭｂｕｆは複数の経路データを保存するために２次元の配列となる。第Ｉ番目の経路Ｌｂｕｆ（Ｉ）は回路を構成するノードおよびツリーすべてを含んだ、“ノード＋ツリー＋ノード＋．．．＋ノード＋／＋ノード＋ツリー＋ノード＋．．．＋ノード＋ツリー＋ノード”の形式で表される配列で、各トランジスタのソース、ドレイン、ゲート電極の配置を表す。第Ｉ番目の経路に対する相互結線データＭｂｕｆ（Ｉ、Ｊ）にはＪ番目のノードの相互結線データが保存される。すなわちＪ番目のノードは（Ｊ＋Ｍｂｕｆ（Ｉ、Ｊ））番目のノードと相互結線されていることを表す。
【００８７】
各Ｒｂｕｆの相互結線全長ＳＵＭと最小相互結線Ｌｍｉｎを比較する工程（Ｓ６１０〜６１６）を以下に述べる。ＳＵＭがＬｍｉｎ未満の場合というのは、さらに相互結線長が短い経路があったことを意味する。そのため以前に蓄積されていた最小結線の経路Ｌｂｕｆはすべて無効となり、ＬｂｕｆおよびＭｂｕｆはすべてクリアされる。そして、あらたに現在の全長ＳＵＭをＬｍｉｎとし、最小結線の経路Ｌｂｕｆ（１）および相互結線データＭｂｕｆ（１）に現在の経路Ｒｂｕｆと相互結線データＭがそれぞれ代入される。
【００８８】
ＳＵＭがＬｍｉｎと等しい場合というのは、現在の経路Ｒｂｕｆが以前の最小結線の経路Ｌｂｕｆと同じ相互結線長であることを意味する。そのため、ＲｂｕｆおよびＭは別の経路としてＬｂｕｆおよびＭｂｕｆに追加される。
【００８９】
最後には、全組み合わせを通して、相互結線長の合計がＬｍｉｎで最小となる経路Ｌｂｕｆと相互結線データＭｂｕｆがＣＮＴ個、求められる。
【００９０】
外部端子との接続工程（ステップＤ）の詳細を図２９に示す。図２９に示したフローチャートでは、経路Ｌｂｕｆおよび相互結線データＭｂｕｆと、図１８に示した外部接続ノード配列から外部接続データＮｂｕｆを求める。変数Ｉは１からＣＮＴの繰り返しに、Ｊは１から経路長までの繰り返しに、Ｋは１から外部接続ノード数までの繰り返しに用いる。外部接続データＮｂｕｆは２次元配列であり、Ｉ番目の経路ＬｂｕｆのＪ文字目のノードが外部接続ノードである場合、Ｎｂｕｆ（Ｉ、Ｊ）を１（真）、外部接続ノードでない場合、Ｎｂｕｆ（Ｉ、Ｊ）＝０（偽）とする（Ｓ７１０、Ｓ７１１）。Ｉ番目の経路Ｌｂｕｆ（Ｉ）に対して、先頭文字から外部接続ノードデータＣＯＮＮＥＣＴとの照合を行う前に、相互結線されて共通電位となったノードの重複をさける必要がある。Ｉ番目の経路のＪ文字目Ｌｂｕｆ（Ｉ、Ｊ）が相互結線ノードであるかどうかは、Ｍｂｕｆを参照することで判定できる。Ｍｂｕｆ（Ｉ、Ｊ）が空である場合はＬｂｕｆ（Ｉ、Ｊ）は相互結線ノードではないため、以下ＣＯＮＮＥＣＴとの照合に入る。一方、Ｍｂｕｆ（Ｉ、Ｊ）が空でない場合はＬｂｕｆ（Ｉ、Ｊ）が相互結線ノードであり、以降に共通電位のノードが存在することから、ここではＮｂｕｆ（Ｉ、Ｊ）は０とする。ＣＯＮＮＥＣＴとの照合は、Ｋを１から外部接続ノード数だけ繰り返す間に、Ｌｂｕｆ（Ｉ、Ｊ）とＣＯＮＮＥＣＴ（Ｋ）が等しい場合、Ｎｂｕｆ（Ｉ、Ｊ）は１となる。ここでＬｂｕｆ（Ｉ、Ｊ）にはノード名以外のツリー名や連結子“／”が含まれるがＣＯＮＮＥＣＴ（Ｋ）とは一致しないためスキップされる。以上の工程を１からＣＮＴまで繰り返すことで、経路Ｌｂｕｆに対応した外部接続データＮｂｕｆが求められる。
【００９１】
図１６の回路を、以上に述べた自動レイアウト生成アルゴリズムにかけると図３０に示すとおりＮｍｉｎ＝２、Ｌｍｉｎ＝２４が得られた。配置をＬｂｕｆ（１）、相互結線をＭｂｕｆ（１）、外部接続をＮｂｕｆ（１）とした場合の回路レイアウトを図３１に示す。ソース、ドレイン電極およびゲート電極の配置はまず第１の経路であるｈ、Ｈ、ｇ、Ｆ、ａ、Ａ、ｂ、Ｃ、ｄの順に第１層メタル電極とゲート電極を交互に配置する。そして連結子“／”は第１層メタル電極間のスペースであるので、マスクルールに準じた最小間隔を設ける。次に第２の経路ａ、Ｂ、ｃ、．．．、Ｊ、ｋの順に第１層メタル電極とゲート電極を交互に配置する。
相互結線はＭｂｕｆ（１）のうち空でないＭｂｕｆ（１、５）、Ｍｂｕｆ（１、９）、Ｍｂｕｆ（１、１５）に対して順番に適用する。まずＬｂｕｆ（１）の５文字目である電極ａとＬｂｕｆ（１）の（５＋Ｍｂｕｆ（１、５））文字目すなわち１１文字目である電極ａを、外部接続端子側に相互結線幅１本分以上延長し、ゲート層で形成した相互結線１６４とコンタクト１６５、１６６を介して接続する。次にＬｂｕｆ（１）の９文字目である電極ｄとＬｂｕｆ（１）の（９＋Ｍｂｕｆ（１、９））文字目すなわち１９文字目である電極ｄを、外部接続端子側に相互結線幅２本分以上延長し、ゲート層で形成した相互結線１６７とコンタクト１６８、１６９を介して接続する。最後にＬｂｕｆ（１）の１５文字目である電極ｅとＬｂｕｆ（１）の（１５＋Ｍｂｕｆ（１、１５））文字目すなわち２３文字目である電極ｅを、外部接続端子側に相互結線幅３本分以上延長し、ゲート層で形成した相互結線１７０とコンタクト１７１、１７２を介して接続する。
【００９２】
最後に、Ｎｂｕｆ（１、１）からＮｂｕｆ（１、２７）のうち内容が１である電極Ｎｂｕｆ（１、Ｘ）を外部端子と接続するために延長し、ゲート電圧へ印可するクロック用の配線をレイアウトして、自動レイアウトは終了する。
【００９３】
【発明の効果】
本発明の請求項１にかかる半導体集積回路によれば、平行に配置された複数の電源線の間隙にトランジスタを配置することで、回路全体の幅が全電源線の幅とトランジスタの幅の合計まで狭幅化され、かつ小面積の回路が形成できる。
【００９４】
本発明の請求項２にかかる半導体集積回路によれば、外部接続端子にトランジスタの電極を配線するために回路幅を増加する必要がなく、狭幅な回路が形成できる。
【００９５】
本発明の請求項３にかかる半導体集積回路によれば、回路構成が複雑になった場合においても、相互結線部において、未接続の電源線を結線することで、回路幅を増加させずにレイアウトが複雑化することを抑えられる。
【００９６】
本発明の請求項４にかかる半導体集積回路によれば、全電源線のレイアウト面積を全トランジスタのレイアウト面積よりも大きくすることで、電源線における電圧降下や電力消費を抑えることができる。
【００９７】
本発明の請求項５にかかる半導体集積回路によれば、ゲート電極よりも低抵抗で寄生容量の小さいゲート信号配線を設けることで、狭幅に配置したトランジスタにおいてもゲート信号の遅延時間を低減することができる。
【００９８】
本発明の請求項６にかかる半導体集積回路によれば、狭幅の薄膜トランジスタ回路を表示装置やセンサーの表示画面や感受領域の周辺に配置することが可能となり、表示画面や感受領域の大きな装置を提供できる。
【００９９】
本発明の請求項７にかかる半導体集積回路によれば、薄膜トランジスタ製造の結晶化工程において一列に並んだトランジスタの結晶化が同時に進行することでトランジスタ間の性能差が低減される。
【０１００】
本発明の請求項８にかかるチャージポンプ回路によれば、狭幅の電源回路を表示装置やセンサーの表示画面や感受領域の周辺に配置することが可能となり、表示画面や感受領域が大きくまた入力インターフェースが簡略化された装置を提供できる。
【０１０１】
本発明の請求項９および請求項１０にかかるレイアウト設計装置によれば、複数のトランジスタで構成された回路を狭幅領域に配置可能なレイアウトを自動生成することができる。
【０１０２】
本発明の請求項１１にかかるレイアウト設計装置によれば、複数のトランジスタを並列に配置する場合に一般的に採用されているゲート電極間の間隔を一定にするレイアウト方法に比べて、より幅の狭い領域に配置可能なレイアウトを自動生成することができる。
【０１０３】
本発明の請求項１２にかかるレイアウト設計装置によれば、必ずしも小面積に配置可能なレイアウトが得られるとは限らないが、狭幅領域に配置可能な半導体集積回路をレイアウト設計する処理が簡単になる。
【０１０４】
本発明の請求項１３にかかるレイアウト設計装置によれば、複数のトランジスタで構成された回路を狭幅領域に小面積で配置可能なレイアウトを自動生成することができる。
【０１０５】
本発明の請求項１４にかかるレイアウト設計装置によれば、所望の回路が複雑化した場合においても、レイアウトの複雑化と外部端子数の増加を抑えることができる。
【０１０６】
本発明の請求項１５にかかるレイアウト設計装置によれば、外部入出力端子が一辺に集中していて自由度が小さい場合でも、レイアウト幅を増加させず外部入出力端子と接続可能な半導体集積回路の自動レイアウトが可能になる。
【０１０７】
本発明の請求項１６および請求項１７にかかる半導体集積回路によれば、複数のトランジスタで構成された回路を狭幅領域に配置した半導体集積回路が得られる。
【０１０８】
本発明の請求項１８にかかる半導体集積回路によれば、ゲート電極間の間隔を一定に配置した一般的な半導体集積回路に比べて、より狭い幅の領域に配置可能な半導体集積回路が得られる。
【０１０９】
本発明の請求項１９にかかる半導体集積回路によれば、必ずしも小面積にはならないが、レイアウト設計の処理が簡単な半導体集積回路が得られる。
【０１１０】
本発明の請求項２０にかかる半導体集積回路によれば、複数のトランジスタで構成された回路を狭幅領域に小面積で配置可能な半導体集積回路が得られる。
【０１１１】
本発明の請求項２１にかかる半導体集積回路によれば、所望の回路が複雑化した場合においても、レイアウトの複雑化と外部端子数の増加を抑えることができる半導体集積回路が得られる。
【０１１２】
本発明の請求項２２にかかる半導体集積回路によれば、外部入出力端子が一辺に集中していて自由度が小さい場合でも、レイアウト幅を増加させず外部入出力端子と接続可能な半導体集積回路が得られる。
【図面の簡単な説明】
【図１】第１の実施の形態を示すレイアウト図である。
【図２】電源配線切り換え回路を示す図である。
【図３】第２の実施の形態を示すレイアウト図である。
【図４】電源配線切り換え回路を示す図である。
【図５】第３の実施の形態を示すレイアウト図である。
【図６】第３の実施の形態を示すレイアウト図である。
【図７】第４の実施の形態を示すレイアウト図である。
【図８】第５の実施の形態を示す表示またはセンサー装置の回路配置例を示す図である。
【図９】表示またはセンサー装置の回路配置例拡大図である。
【図１０】第６の実施の形態を示す薄膜トランジスタ回路のシリコン多結晶化工程を示す図である。
【図１１】薄膜トランジスタ回路のゲート電極工程を示す図である。
【図１２】第７の実施の形態を示すレイアウト設計装置のブロック図である。
【図１３】第８の実施の形態を示すレイアウト設計装置のブロック図である。
【図１４】第８の実施の形態の一実施例にかかる自動レイアウト生成アルゴリズムのフローチャートである。
【図１５】第８の実施の形態の一実施例にかかる自動レイアウト生成のシステムブロック図である。
【図１６】チャージポンプ型昇圧回路図である。
【図１７】回路網２次元マップと接続ノード配列、接続ツリー配列を示す図である。
【図１８】外部接続ノード配列を示す図である。
【図１９】「経路の組」データ例を示す図である。
【図２０】自動結線（全経路探索）のフローチャートである。
【図２１】一経路（一筆書き）探索のフローチャートである。
【図２２】順列データｔｂｌの例を示す図である。
【図２３】相互結線のフローチャートである。
【図２４】Ｘ番目の組の相互結線のフローチャートである。
【図２５】Ｃｂｕｆ相互結線のフローチャートである。
【図２６】連結された経路Ｒｂｕｆの例（Ｎｍｉｎ＝２）を示す図である。
【図２７】Ｒｂｕｆの相互結線と全長計算のフローチャートである。
【図２８】連結経路Ｒｂｕｆ、相互結線データＭおよび相互結線全長ＳＵＭの例を示す図である。
【図２９】外部接続線データ作成のフローチャートである。
【図３０】自動レイアウトアルゴリズム実行結果を示す図である。
【図３１】自動レイアウト例を示す図である。
【図３２】一般的なレイアウト例を示す図である。
【図３３】一般的なレイアウト例を示す図である。
【図３４】一般的なレイアウト例を示す図である。
【符号の説明】
３４　共通ソース電極ａ
３２　ドレイン電極Ａ
３３　ドレイン電極Ｂ
１０、１１　配線切り換えトランジスタ
３０、３１　ゲート電極
３５　共通ソース電極ｂ
３６　ドレイン電極Ａ
３７、３８　ゲート電極
３９　ゲート層相互結線
４０、４１　ゲート−第１メタル間コンタクト
４２　第２メタル層相互結線
４３、４４　第１メタル−第２メタル間コンタクト
５０　外部接続端子
１００　外部接続端子
１０３　周辺回路
１０４　多層プリント配線基板
１０１　ガラス基板
１０２　表示または感受領域
１０５　周辺回路領域
１０６　非晶質半導体
１０７　結晶化方向
１０８　ゲート幅方向
１１０、１１１、１１２、１１３　多結晶半導体アイランド
１２１　入力装置・コンソール
１２２　ディスク装置
１２３　内部記憶装置
１２４　演算・制御部
１２５　出力装置
１２６　バスライン
１５０　入力電源電圧　ＶＤＤ
１５１　２倍昇圧出力　２ＶＤＤ
１５２　３倍昇圧出力　３ＶＤＤ
１５３　−２倍昇圧出力　−２ＶＤＤ
１５４　昇圧コンデンサ
１５５、１５６　コンデンサ接続配線
１５７　昇圧コンデンサ
１５８、１５９　コンデンサ接続配線
１６０　昇圧コンデンサ
１６１、１６２　コンデンサ接続配線
１６３　接地点
１６４　ゲート層相互結線
１６５、１６６　ゲート−第１メタル間コンタクト
１６７　ゲート層相互結線
１６８、１６９　ゲート−第１メタル間コンタクト
１７０　ゲート層相互結線
１７１、１７２　ゲート−第１メタル間コンタクト
２０１　レイアウト設計装置
２０２　処理装置
２０３　メモリ
２０４　回路データ記憶装置
２０５　レイアウト結果記憶装置
２０６　記録媒体
２０７　記録媒体
２１１　探索結果記憶部
２１２　抽出結果記憶部
２１３　決定幅記憶部
２１４　決定レイアウト記憶部
２１５　決定組記憶部
２２１　探索手段
２２２　抽出手段
２２３　幅決定手段
２２４　レイアウト決定手段
２２５　出力手段
２２６　相互配線長最小組決定手段
３０１　レイアウト設計装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2004103890.tif 000034
【図２７】
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【図２８】
2004103890.tif 000036
【図２９】
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【図３０】
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【図３１】
2004103890.tif 000039
【図３２】
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【図３３】
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【図３４】
2004103890.tif 000042