(57)【要約】【課題】リファレンスリークが十分に抑圧され、かつ限界までループ帯域を広帯域に設定できるために、位相ノイズが低減化できるＰＬＬ発振器が実現可能なＰＬＬ回路の提供。【解決手段】この発明は、位相比較器１と、第１チャージポンプ回路２と、ＬＰＦ３と、ＶＣＯ４と、分周器５とを有し、これらがＰＬＬループを形成している。さらに、この発明では、位相比較器１から出力される誤差信号を電流に変換する第２チャージポンプ回路６と、チャージポンプ回路６の出力を基準値と比較し、その出力が基準値を上回る場合には、その出力が基準値を下回るまでチャージポンプ回路２およびチャージポンプ回路６の各出力を徐々に減少させる制御回路７ａとを備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、
前記位相比較器から出力される誤差信号を電流に変換する第１チャージポンプ回路と、
前記第１チャージポンプ回路の出力を積分する低域通過フィルタと、
前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御発振器とを有し、
前記電圧制御発振器の出力を前記帰還信号として前記位相比較器に帰還するようにしたＰＬＬ回路であって、
前記位相比較器から出力される誤差信号を電流に変換する第２チャージポンプ回路と、
前記第２チャージポンプ回路の出力を基準値と比較し、前記出力が基準値を上回る場合には、前記出力が前記基準値を下回るまで前記第１チャージポンプ回路および前記第２チャージポンプ回路の各出力を徐々に減少させる制御回路と、
を備えるようにしたことを特徴とするＰＬＬ回路。
【請求項２】
前記第１チャージポンプ回路は、
第１定電流源および第２定電流源を含み、前記位相比較器からの誤差信号に基づいて吐き出し電流または吸い込み電流を生成する第１電流生成回路と、
前記第１定電流源および前記第２定電流源の電流値を決定する機能を有し、前記制御回路からの制御信号に基づいて前記電流値を可変自在な第１可変電流源と、を備え、
前記第２チャージポンプ回路は、
第３定電流源および第４定電流源を含み、前記位相比較器からの誤差信号に基づいて吐き出し電流または吸い込み電流を生成する第２電流生成回路と、
前記第３定電流源および前記第４定電流源の電流値を決定する機能を有し、前記制御回路からの制御信号に基づいて前記電流値を可変自在な第２可変電流源と、
を備えたことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記制御回路は、
前記第２チャージポンプ回路の出力を基準値と比較し、前記出力が基準値を上回る場合にはその旨を出力するコンパレータと、
前記コンパレータからの出力を順次記憶するレジスタと、を備え、
前記第１および第２可変電流源の各生成電流は、前記レジスタの出力に基づいて徐々に低減させるようにしたことを特徴とする請求項１または請求項２に記載のＰＬＬ回路。
【請求項４】
前記第１可変電流源は、
複数の第１トランジスタからなる第１カレントミラー回路と、
前記複数の第１トランジスタのうちの所定の第１トランジスタに直列に接続されその所定の第１トランジスタの動作を選択する複数の第１スイッチング素子と、を備え、
前記第２可変電流源は、
複数の第２トランジスタからなる第２カレントミラー回路と、
前記複数の第２トランジスタのうちの所定の第２トランジスタに直列に接続されその所定の第２トランジスタの動作を選択する複数の第２スイッチング素子と、を備え、
前記第１スイッチング素子および前記第２スイッチング素子のオンオフ制御は、前記制御回路のレジスタの出力に基づいて行うようにしたことを特徴とする請求項２または請求項３に記載のＰＬＬ回路。
【請求項５】
前記複数の第１トランジスタサイズはその各サイズが異なり、前記複数の第２トランジスタはその各サイズが異なるようにしたことを特徴とする請求項４に記載のＰＬＬ回路。
【請求項６】
前記第２チャージポンプ回路の出力と逆相を出力する第３チャージポンプ回路と、
前記第２チャージポンプ回路および前記第３チャージポンプ回路の各出力を差動増幅する差動増幅手段とをさらに備え、
前記差動増幅手段の出力を前記制御回路に入力するようにしたことを特徴とする請求項１乃至請求項５のうちのいずれか記載のＰＬＬ回路。
【請求項７】
入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、
前記位相比較器から出力される誤差信号を電流に変換する第１チャージポンプ回路と、
前記第１チャージポンプ回路の出力を積分する低域通過フィルタと、
前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御発振器とを有し、
前記電圧制御発振器の出力を前記帰還信号として前記位相比較器に帰還するようにしたＰＬＬ回路であって、
前記位相比較器から出力される誤差信号を電流に変換する第２チャージポンプ回路と、
前記第２チャージポンプ回路の出力を基準値と比較し、前記出力が基準値を上回る場合には、前記出力が前記基準値を下回るまで自己の入力および前記低域通過フィルタの出力を徐々に減少させる制御回路と、
を備えたことを特徴とするＰＬＬ回路。
【請求項８】
前記制御回路は、
前記第２チャージポンプ回路の出力電流を電圧に変換するとともに、その変換量が可変自在な変換回路と、前記変換回路の出力を基準値と比較し、前記出力が基準値を上回る場合にはその旨を出力するコンパレータと、
前記コンパレータからの出力を順次記憶するレジスタと、を備え、
前記変換回路及び前記低域通過フィルタの各出力は、前記レジスタの出力により順次低減させるようにしたことを特徴とする請求項７に記載のＰＬＬ回路。
【請求項９】
前記低域通過フィルタは、コンデンサと第１可変抵抗を含み、前記第１可変抵抗の抵抗値を前記制御回路のレジスタの出力により徐々に可変できるように構成し、
前記変換回路は、第２可変抵抗からなり、その第２可変抵抗の抵抗値を前記制御回路のレジスタの出力により徐々に可変できるように構成したことを特徴とする請求項７または請求項８に記載のＰＬＬ回路。
【請求項１０】
前記第２チャージポンプ回路の出力と逆相を出力する第３チャージポンプ回路と、
前記第２チャージポンプ回路および前記第３チャージポンプ回路の各出力を差動増幅する差動増幅手段とをさらに備え、
前記差動増幅手段の出力を前記制御回路に入力するようにしたことを特徴とする請求項７乃至請求項９のうちのいずれか記載のＰＬＬ回路。
【請求項１１】
入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、
前記位相比較器から出力される誤差信号を電流に変換するチャージポンプ回路と、
前記チャージポンプ回路の出力を積分する低域通過フィルタと、
前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御発振器とを有し、
前記電圧制御発振器の出力を前記帰還信号として前記位相比較器に帰還するようにしたＰＬＬ回路であって、
前記電圧制御発振器の出力に含まれる位相ノイズの大きさを検出するノイズ検出器と、
前記ノイズ検出器の検出位相ノイズを基準値と比較し、前記検出位相ノイズが基準値を上回る場合には、前記検出位相ノイズが前記基準値を下回るまで前記チャージポンプ回路の出力を徐々に増加させる制御回路と、
を備えたことを特徴とするＰＬＬ回路。
【請求項１２】
前記制御回路は、
前記ノイズ検出器の検出位相ノイズを基準値と比較し、前記検出位相ノイズが基準値を上回る場合にはその旨を出力するコンパレータと、
前記コンパレータからの出力を順次記憶するレジスタと、を備え、
前記チャージポンプ回路の出力を前記レジスタの出力により順次増加させるようにしたことを特徴とする請求項１１に記載のＰＬＬ回路。
【請求項１３】
入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、
前記位相比較器から出力される誤差信号を電流に変換するチャージポンプ回路と、
前記チャージポンプ回路の出力を積分する低域通過フィルタと、
前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御発振器とを有し、
前記電圧制御発振器の出力を前記帰還信号として前記位相比較器に帰還するようにしたＰＬＬ回路であって、
前記電圧制御発振器の出力に含まれる位相ノイズの大きさを検出するノイズ検出器と、
前記ノイズ検出器の検出位相ノイズを基準値と比較し、前記検出位相ノイズが基準値を上回る場合には、前記検出位相ノイズが前記基準値を下回るまで前記低域通過フィルタの出力を徐々に増加させる制御回路と、
を備えたことを特徴とするＰＬＬ回路。
【請求項１４】
前記制御回路は、
前記ノイズ検出器の検出位相ノイズを基準値と比較し、前記検出位相ノイズが基準値を上回る場合にはその旨を出力するコンパレータと、
前記コンパレータからの出力を順次記憶するレジスタと、を備え、
前記低域通過フィルタの出力を前記レジスタの出力により順次増加させるようにしたことを特徴とする請求項１３に記載のＰＬＬ回路。
【請求項１５】
前記ノイズ検出器は、
前記電圧制御発振器の出力の位相を９０°回転させる位相シフト回路と、
前記電圧発振器の出力と前記位相シフト回路の出力との乗算を行う乗算回路と、
前記乗算回路の出力成分中から位相ノイズを抽出する低域通過フィルタと、
を備えことを特徴とする請求項１１乃至請求項１４のうちのいずれかに記載のＰＬＬ回路。
【請求項１６】
前記電圧制御発振器と前記位相比較器の間に、さらに分周器を設けたことを特徴とする請求項１乃至請求項１５のうちのいずれか記載のＰＬＬ回路。
【請求項１７】
前記位相比較器からの信号を用いて位相同期状態を検出するロックディテクタをさらに備え、前記ロックディテクタからの信号に基づいて前記制御回路を動作させるようにしたことを特徴とする請求項１乃至請求項１６のうちのいずれか記載のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路に関し、例えばデータ通信等で用いられるクロック発振器に適用されるものである。
【０００２】
【従来の技術】
データ通信等で用いられるＰＬＬ回路を用いたＰＬＬ発振器は、低ノイズであることが求められている。ＰＬＬ発振器から出力されるノイズは、大きく分けて位相ノイズとスプリアスの２種類がある。
位相ノイズは、ＰＬＬ回路のループ帯域やそれぞれのコンポーネントが発生するノイズが相関して発生する。スプリアスの主な原因の１つは、ＰＬＬ発振器に用いられる基準発振器の周波数が電圧制御発振器の出力に重畳することであり、この重畳はリファレンスリークと呼ばれる。
【０００３】
このような位相ノイズとリファレンスリークを図示すると、例えば図１８に示す実線ａに示すようになる。これによれば、位相ノイズは周波数の低い領域においてスペクトル強度は大きく、リファレンスリークによるスプリアスｃは周波数が高い領域において発生する。
ところで、ＰＬＬ回路としては、位相比較器と、チャージポンプ回路と、ループフィルタと、電圧制御発振器とを備え、電圧制御発振器の出力を位相比較器に帰還するものが知られている。
【０００４】
位相比較器では、入力信号の位相と電圧制御発振器からの出力信号の位相とが比較され、その位相差に応じて発振周波数を上げるためのアップ信号と発振周波数を下げるためのダウン信号とが出力される。
そのアップ信号とダウン信号は、チャージポンプ回路で電流に変換される。その変換電流は、ループフィルタで積分および平滑化されて電圧制御発振器の制御電圧となる。その制御電圧により、電圧制御発振器の発振周波数が制御される。
【０００５】
このような動作により、位相比較器に入力される、入力信号と電圧制御発振器の発振出力信号との周波数および位相が等しくなり、ＰＬＬ回路は、ロック状態となる。
ロック状態では、位相比較器から出力されるアップ信号とダウン信号とはパルス幅が等しくなり、その両出力信号に基づいてチャージポンプ回路で正負の出力が対称な電流に変換される。
【０００６】
この場合に、その変換電流はループフィルタが理想的であれば完全に平滑化されるが、実際にはリップルが生じ、このリップルが電圧制御発振器の制御電圧に重畳することで、上記のリファレンスリークが生じる。また、チャージポンプ回路の電流発生回路のミスマッチなどにより、ループフィルタの入力電流は対称ではなくなることがあり、さらにリファレンスリークを悪化させる。
【０００７】
リファレンスリークは、チャージポンプ回路の電流値を小さくすることにより減少させることができるが、これによりロックアップタイムが長くなる不利益が生じる。
そこで、ロックまで（位相引き込みが完了するまで）はチャージポンプ回路から大きな電流を出力し、ロック後（位相引き込み完了後）はその電流を小さくするものが知られている（例えば、特許文献１および特許文献２参照）。
【０００８】
【特許文献１】
特開平１０−３１３２４８号公報
【特許文献２】
特開平１０−２３３６８１号公報
【０００９】
【発明が解決しようとする課題】
しかし、上記の特許文献１および特許文献２には、上記の位相ノイズについて何ら言及されていない。
ところで、リファレンスリークを小さくするためにチャージポンプ回路の出力電流値を小さくすると、ＰＬＬ回路の帯域が狭くなるので、位相ノイズが大きくなってしまうという不都合がある。そこで、理想的には、リファレンスリークを十分に抑制でき、かつ、なるべく広い帯域で設計するのが望ましい。
【００１０】
しかし、リファレンスリークは、同じ設計でも製造プロセスなどのバラツキにより、そのバラツキの大小が異なるため、設計段階で最適な帯域を見積もることは困難である。
そこで、本発明の目的は、リファレンスリークが十分に抑圧され、かつ限界までループ帯域を広帯域に設定でき、位相ノイズが低減化できるＰＬＬ発振器を実現可能なＰＬＬ回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第１の発明は、入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、前記位相比較器から出力される誤差信号を電流に変換する第１チャージポンプ回路と、前記第１チャージポンプ回路の出力を積分する低域通過フィルタと、前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御発振器とを有し、前記電圧制御発振器の出力を前記帰還信号として前記位相比較器に帰還するようにしたＰＬＬ回路であって、前記位相比較器から出力される誤差信号を電流に変換する第２チャージポンプ回路と、前記第２チャージポンプ回路の出力を基準値と比較し、前記出力が基準値を上回る場合には、前記出力が前記基準値を下回るまで前記第１チャージポンプ回路および前記第２チャージポンプ回路の各出力を徐々に減少させる制御回路と、を備えるようにしたことを特徴とするものである。
【００１２】
第２の発明は、第１の発明のＰＬＬ回路において、前記第１チャージポンプ回路は、第１定電流源および第２定電流源を含み、前記位相比較器からの誤差信号に基づいて吐き出し電流または吸い込み電流を生成する第１電流生成回路と、前記第１定電流源および前記第２定電流源の電流値を決定する機能を有し、前記制御回路からの制御信号に基づいて前記電流値を可変自在な第１可変電流源と、を備え、前記第２チャージポンプ回路は、第３定電流源および第４定電流源を含み、前記位相比較器からの誤差信号に基づいて吐き出し電流または吸い込み電流を生成する第２電流生成回路と、前記第３定電流源および前記第４定電流源の電流値を決定する機能を有し、前記制御回路からの制御信号に基づいて前記電流値を可変自在な第２可変電流源と、を備えたことを特徴とするものである。
【００１３】
第３の発明は、第１の発明または第２の発明のＰＬＬ回路において、前記制御回路は、前記第２チャージポンプ回路の出力を基準値と比較し、前記出力が基準値を上回る場合にはその旨を出力するコンパレータと、前記コンパレータからの出力を順次記憶するレジスタと、を備え、前記第１および第２可変電流源の各生成電流は、前記レジスタの出力に基づいて徐々に低減させるようにしたことを特徴とするものである。
【００１４】
第４の発明は、第２の発明または第３の発明のＰＬＬ回路において、前記第１可変電流源は、複数の第１トランジスタからなる第１カレントミラー回路と、前記複数の第１トランジスタのうちの所定の第１トランジスタに直列に接続されその所定の第１トランジスタの動作を選択する複数の第１スイッチング素子と、を備え、前記第２可変電流源は、複数の第２トランジスタからなる第２カレントミラー回路と、前記複数の第２トランジスタのうちの所定の第２トランジスタに直列に接続されその所定の第２トランジスタの動作を選択する複数の第２スイッチング素子と、を備え、前記第１スイッチング素子および前記第２スイッチング素子のオンオフ制御は、前記制御回路のレジスタの出力に基づいて行うようにしたことを特徴とするものである。
【００１５】
第５の発明は、第４の発明のＰＬＬ回路において、前記複数の第１トランジスタサイズはその各サイズが異なり、前記複数の第２トランジスタはその各サイズが異なるようにしたことを特徴とするものである。
第６の発明は、第１の発明乃至第５の発明のうちのいずれかのＰＬＬ回路において、前記第２チャージポンプ回路の出力と逆相を出力する第３チャージポンプ回路と、前記第２チャージポンプ回路および前記第３チャージポンプ回路の各出力を差動増幅する差動増幅手段とをさらに備え、前記差動増幅手段の出力を前記制御回路に入力するようにしたことを特徴とするものである。
【００１６】
第７の発明は、入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、前記位相比較器から出力される誤差信号を電流に変換する第１チャージポンプ回路と、前記第１チャージポンプ回路の出力を積分する低域通過フィルタと、前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御発振器とを有し、前記電圧制御発振器の出力を前記帰還信号として前記位相比較器に帰還するようにしたＰＬＬ回路であって、前記位相比較器から出力される誤差信号を電流に変換する第２チャージポンプ回路と、前記第２チャージポンプ回路の出力を基準値と比較し、前記出力が基準値を上回る場合には、前記出力が前記基準値を下回るまで自己の入力および前記低域通過フィルタの出力を徐々に減少させる制御回路と、を備えたことを特徴とするものである。
【００１７】
第８の発明は、第７の発明のＰＬＬ回路において、前記制御回路は、前記第２チャージポンプ回路の出力電流を電圧に変換し、その変換量が可変自在な変換回路と、前記変換回路の出力を基準値と比較し、前記出力が基準値を上回る場合にはその旨を出力するコンパレータと、前記コンパレータからの出力を順次記憶するレジスタと、を備え、前記変換回路及び前記低域通過フィルタの各出力は、前記レジスタの出力により順次低減させるようにしたことを特徴とするものである。
【００１８】
第９の発明は、第７の発明または第８の発明のＰＬＬ回路において、前記低域通過フィルタは、コンデンサと第１可変抵抗を含み、前記第１可変抵抗の抵抗値を前記制御回路のレジスタの出力により徐々に可変できるように構成し、前記変換回路は、第２可変抵抗からなり、その第２可変抵抗の抵抗値を前記制御回路のレジスタの出力により徐々に可変できるように構成したことを特徴とするものである。
【００１９】
第１０の発明は、第７の発明乃至第９の発明のうちのいずれかのＰＬＬ回路において、前記第２チャージポンプ回路の出力と逆相を出力する第３チャージポンプ回路と、前記第２チャージポンプ回路および前記第３チャージポンプ回路の各出力を差動増幅する差動増幅手段とをさらに備え、前記差動増幅手段の出力を前記制御回路に入力するようにしたことを特徴とするものである。
【００２０】
第１１の発明は、入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、前記位相比較器から出力される誤差信号を電流に変換するチャージポンプ回路と、前記チャージポンプ回路の出力を積分する低域通過フィルタと、前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御発振器とを有し、前記電圧制御発振器の出力を前記帰還信号として前記位相比較器に帰還するようにしたＰＬＬ回路であって、前記電圧制御発振器の出力に含まれる位相ノイズの大きさを検出するノイズ検出器と、前記ノイズ検出器の検出位相ノイズを基準値と比較し、前記検出位相ノイズが基準値を上回る場合には、前記検出位相ノイズが前記基準値を下回るまで前記チャージポンプ回路の出力を徐々に増加させる制御回路と、を備えたことを特徴とするものである。
【００２１】
第１２の発明は、第１１の発明のＰＬＬ回路において、前記制御回路は、前記ノイズ検出器の検出位相ノイズを基準値と比較し、前記検出位相ノイズが基準値を上回る場合にはその旨を出力するコンパレータと、前記コンパレータからの出力を順次記憶するレジスタと、を備え、前記チャージポンプ回路の出力を前記レジスタの出力により順次増加させるようにしたことを特徴とするものである。
【００２２】
第１３の発明は、入力信号と帰還信号の位相を比較し、その位相差に応じた誤差信号を出力する位相比較器と、前記位相比較器から出力される誤差信号を電流に変換するチャージポンプ回路と、前記チャージポンプ回路の出力を積分する低域通過フィルタと、前記低域通過フィルタの出力に応じて発振周波数が変化する電圧制御発振器とを有し、前記電圧制御発振器の出力を前記帰還信号として前記位相比較器に帰還するようにしたＰＬＬ回路であって、前記電圧制御発振器の出力に含まれる位相ノイズの大きさを検出するノイズ検出器と、前記ノイズ検出器の検出位相ノイズを基準値と比較し、前記検出位相ノイズが基準値を上回る場合には、前記検出位相ノイズが前記基準値を下回るまで前記低域通過フィルタの出力を徐々に増加させる制御回路と、を備えたことを特徴とするものである。
第１４の発明は、第１３の発明のＰＬＬ回路において、前記制御回路は、前記ノイズ検出器の検出位相ノイズを基準値と比較し、前記検出位相ノイズが基準値を上回る場合にはその旨を出力するコンパレータと、前記コンパレータからの出力を順次記憶するレジスタと、を備え、前記低域通過フィルタの出力を前記レジスタの出力により順次増加させるようにしたことを特徴とするものである。
【００２３】
第１５の発明は、第１１の発明乃至第１４の発明のうちのいずれかのＰＬＬ回路において、前記ノイズ検出器は、前記電圧制御発振器の出力の位相を９０°回転させる位相シフト回路と、前記電圧発振器の出力と前記位相シフト回路の出力との乗算を行う乗算回路と、前記乗算回路の出力成分中から位相ノイズを抽出する低域通過フィルタと、を備えたことを特徴とするものである。
【００２４】
第１６の発明は、第１乃至第１５の発明のうちのいずれかのＰＬＬ回路において、前記電圧制御発振器と前記位相比較器の間に、さらに分周器を設けたことを特徴とするものである。
第１７の発明は、第１乃至第１６の発明のうちのいずれかのＰＬＬ回路において、前記位相比較器からの信号を用いて位相同期状態を検出するロックディテクタをさらに備え、前記ロックディテクタからの信号に基づいて前記制御回路を動作させるようにしたことを特徴とするものである。
このような構成からなる本発明によれば、リファレンスリークが十分に抑圧され、かつ限界までループ帯域を広帯域に設定できるため、位相ノイズを低減化できるＰＬＬ発振器を実現できる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
まず、本発明の各実施形態の説明に先立って、本発明の基本的な考え方について説明する。
本発明は、上述したリファレンスリークを抑制するためには、チャージポンプ回路の電流値を小さくし、またはループフィルタ（低域通過フィルタ）の抵抗値などを小さくすれば実現できるという知見に基づくものである。
【００２６】
一方、リファレンスリークを抑制するために、チャージポンプの電流値を小さくしたり、またはループフィルタの抵抗値を小さくすると、ＰＬＬ回路の帯域が狭くなって位相ノイズが大きくなってしまう。
すなわち、位相ノイズとリファレンスリークは、例えば、図１８に示すように、チャージポンプの電流値を減らさない場合には実線ａのようになり、チャージポンプ回路の電流値を減らした場合には破線ｂのようになる。
【００２７】
このように、位相ノイズとリファレンスリークはお互いにトレードオフの関係にあり、これらの好ましい特性を得るためには、両者がバランスする最適な状態を見つける必要がある。
そこで、本発明では、例えば、チャージポンプ回路の出力または電圧制御発振器のノイズをモニタすることで、リファレンスリークまたは位相ノイズを検出するようにし、その検出状態に応じてチャージポンプ回路の電流値またはループフィルタを構成する抵抗の値などを制御するようにした。
【００２８】
本発明のＰＬＬ回路の第１実施形態の構成について、図１を参照しながら説明する。
この第１実施形態の係るＰＬＬ回路は、図１に示すように、位相比較器１と、チャージポンプ回路２と、低域通過フィルタ（ＬＰＦ）３と、電圧制御発振器（ＶＣＯ）４と、分周器５とを備え、これらがＰＬＬループを形成し、さらに、チャージポンプ回路６と、制御回路７ａと、ロックディテクタ回路８と、を備えている。
【００２９】
位相比較器１は、入力信号Ｆｉｎの位相とＶＣＯ４の出力が分周器５を経て帰還される帰還信号の位相とを比較して位相差を検出し、その位相差に応じて、ＶＣＯ４の発振周波数を上げるアップ信号またはその発振周波数を下げるダウン信号を出力するものである。
ここで、位相比較器１に入力される入力信号Ｆｉｎは、例えば基準発振器（図示せず）などの出力信号とし、後述の各実施形態についても同様とする。
チャージポンプ回路２は、位相比較器１からの誤差信号であるアップ信号またはダウン信号を電流に変換し、その変換電流をＬＰＦ３に出力するとともに、その出力電流が制御回路７ａにより後述のように制御されるようになっている。
【００３０】
ＬＰＦ３は、チャージポンプ回路２からの出力電流を積分（平滑化）し、その積分に応じた電圧を制御電圧としてＶＣＯ４に出力するフィルタである。
ＶＣＯ４は、所定の周波数で発振するとともに、その発振周波数がＬＰＦ３からの制御電圧に応じて変化する発振器であり、その発振出力Ｆｏｕｔを出力するとともに分周器５に供給するようになっている。
【００３１】
分周器５は、ＶＣＯ４の発振出力の周波数を１／Ｍに分周し、この分周した発振出力を位相比較器１への帰還信号として帰還するようになっている。
チャージポンプ回路６は、チャージポンプ回路２と同様に構成されている。すなわち、チャージポンプ回路６は、位相比較器１からの誤差信号であるアップ信号またはダウン信号を電流に変換し、その変換電流を制御回路７ａに出力するとともに、その出力電流が制御回路７ａにより後述のように制御されるようになっている。
【００３２】
ここで、チャージポンプ回路６を設けたのは以下の理由による。すなわち、チャージポンプ回路２の出力によりリファレンスリークを検出することは可能である。しかし、チャージポンプ回路２の出力はアナログ信号であり、直接検出することで位相同期ループの動作に悪影響を与えるおそれがある。そこで、検出による悪影響がないデジタル信号である位相比較器１の出力をチャージポンプ回路６で検出するようにした。
【００３３】
制御回路７ａは、チャージポンプ回路６の出力を所定の基準値と比較し、その出力が基準値を上回る場合には、その出力がその基準値を下回るまでチャージポンプ回路２およびチャージポンプ回路６の各出力を徐々に減少させるものである。
ロックディテクタ回路８は、位相比較器１からの所定の信号に基づきＰＬＬ回路のロック状態を検出し、そのロック状態を検出したときにその旨を示すイネーブル信号Ｅｎａｂｌｅを生成するものである。このイネーブル信号Ｅｎａｂｌｅは制御回路７ａに供給され、これにより制御回路７ａはＰＬＬ回路がロック状態の後に動作し始めるようになっている。
【００３４】
次に、図１に示すチャージポンプ回路２およびチャージポンプ回路６の具体的な構成について説明するが、両者は同一の構成であるので、ここではチャージポンプ回路２の構成について、図２を参照して説明する。
チャージポンプ回路２は、図２に示すように、電流生成回路１１と、可変電流源回路１２とを備えている。
【００３５】
電流生成回路１１は、定電流源１３と、定電流源１４と、スイッチング用のＭＯＳトランジスタＱ１４、Ｑ１７とを含み、位相比較器１からのアップ信号ＵＰとダウン信号ＤＮによりＭＯＳトランジスタＱ１４、Ｑ１７のオンオフ制御を行い、吐き出し電流または吸い込み電流を生成するものである。
可変電流源回路１２は、定電流源１３および定電流源１４の電流を決定するとともに、その電流の大きさを制御回路７ａからの制御信号に基づいて可変させるものである。
【００３６】
定電流源１３は、ＭＯＳトランジスタＱ１１、およびＭＯＳトランジスタＱ１５によりカレントミラー回路を構成することにより実現している。また、定電流源１４は、ＭＯＳトランジスタＱ１１、ＭＯＳトランジスタＱ１２、ＭＯＳトランジスタＱ１３およびＭＯＳトランジスタＱ１６によりカレントミラー回路を構成することにより実現している。
【００３７】
可変電流源回路１２は、ＭＯＳトランジスタＭ０、Ｍ１、Ｍ２、Ｍ３・・・・ＭｎおよびＭｃによりカレントミラー回路を構成するとともに、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３・・・・Ｍｎには、その各動作を選択するＭＯＳトランジスタＭ１’、Ｍ２’、Ｍ３’・・・・Ｍｎ’がそれぞれ直列に接続されている。（図面の変更も有ります）
ＭＯＳトランジスタＭ１’、Ｍ２’、Ｍ３’・・・・Ｍｎ’の各ゲートには、ＭＯＳトランジスタＭ１’、Ｍ２’、Ｍ３’・・・・Ｍｎをオンオフ動作させるための制御信号Ｉｎ１、Ｉｎ２、Ｉｎ３・・・・Ｉｎｎとして、制御回路７ａのレジスタ２２の出力信号ＯＵＴ１、ＯＵＴ２・・・・ＯＵＴｎが供給されるようになっている。
【００３８】
ここで、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３・・・・Ｍｎは、そのトランジスタサイズを異なるようにし、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３・・・・Ｍｎに流れる電流に重み付けをするようにしても良い。
次に、制御回路７ａの具体的な構成について、図３を参照して説明する。
制御回路７ａは、図３に示すように、コンパレータ２１と、レジスタ２２とを備えている。
【００３９】
コンパレータ２１の＋入力端子には、チャージポンプ回路６の出力電流が抵抗Ｒｃで電圧に変換され、この変換された電圧が入力されるようになっている。また、コンパレータ２１の−入力端子には基準値である基準電圧Ｖｒｅｆが印加されるようになっている。
従って、コンパレータ２１は、その入力電圧を基準電圧Ｖｒｅｆと比較し、入力電圧が基準電圧Ｖｒｅｆ以下の場合には「Ｌ」レベルを出力し、入力電圧が基準電圧Ｖｒｅｆ以上の場合には「Ｈ」レベルを出力するようになっており、その出力がレジスタ２２に入力されるようになっている。
【００４０】
レジスタ２２は、コンパレータ２１から「Ｈ」レベルの出力があるたびに、自己の出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３・・・・ＯＵＴｎの状態が「Ｌ」レベルから「Ｈ」レベルに固定されるようになっている。また、レジスタ２２は、ロックディテクタ回路８からのイネーブル信号Ｅｎａｂｌｅにより、ＰＬＬ回路がロック状態の後にその動作が可能となるようになっている。
【００４１】
次に、レジスタ２２の具体的な構成について、図４を参照しながら説明する。レジスタ２２は、ｎ個のＤフリップフロップ２２−１、２２−２、２２−３・・・・２２−ｎからなる。Ｄフリップフロップ２２−１、２２−２、２２−３・・・・２２−ｎの各クロック端子ＣＬＫには、コンパレータ２１の出力が入力されるようになっている。
【００４２】
初段のフリップフロップ２２−１は、そのデータ端子Ｄが電源に接続され、そのデータ出力端子Ｑが２段目のフリップフロップ２２−２のデータ入力端子Ｄに接続されている。また、２段目のフリップフロップ２２−２は、そのデータ出力端子Ｑが３段目のフリップフロップ２２−３のデータ入力端子Ｄに接続されている。以下同様に接続され、Ｄフリップフロップ２２−１、２２−２、２２−３・・・・２２−ｎの各データ出力端子Ｑから出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３・・・・ＯＵＴｎを取り出すようになっている。
【００４３】
また、Ｄフリップフロップ２２−１、２２−２、２２−３・・・・２２−ｎの制御端子Ｅには、ロックディテクタ回路８からのイネーブル信号Ｅｎａｂｌｅが供給されるようになっている。
次に、このような構成からなる第１実施形態の動作について、図１〜図５を参照して説明する。
【００４４】
ここで、この動作例では、位相比較器１に入力される入力信号Ｆｉｎを例えば基準発振器（図示せず）などの出力信号とし、この第１実施形態をＰＬＬ発振器に適用させた場合について説明する。なお、後述の各実施形態の動作例の説明についても同様とする。
いま、電源が投入されると、各部が動作可能となる。そして、位相比較器１は、入力信号Ｆｉｎの位相とＶＣＯ４の出力が分周器５を経て帰還される帰還信号の位相とを比較して位相差を検出し、その検出位相差に応じて、ＶＣＯ４の発振周波数を上げるアップ信号またはその発振周波数を下げるダウン信号を出力させる。
【００４５】
そのアップ信号またはダウン信号は、チャージポンプ回路２において電流に変換される。その変換電流は、ＬＰＦ３で積分され、その積分に応じた電圧が制御電圧としてＶＣＯ４に出力される。その制御電圧に応じて、ＶＣＯ４の発振周波数は可変される。ＶＣＯ４の発振出力の周波数は分周器５で１／Ｍに分周され、この分周された発振出力が位相比較器１の帰還信号として帰還される。
【００４６】
このような動作により、位相比較器１に入力される、入力信号と帰還信号との周波数および位相が等しくなり、ＰＬＬ回路はロック状態となる。
ロック状態では、位相比較器１から出力されるアップ信号とダウン信号とはパルス幅が等しくなり、その両出力信号に基づいてチャージポンプ回路２で正負の出力が対称な電流に変換される。
【００４７】
この場合に、そのチャージポンプ回路２の変換電流はＬＰＦ３が理想的であれば完全に平滑化されるが、実際にはリップルが生じ、このリップルがＶＣＯ４の制御電圧に重畳されることで、リファレンスリークが生じる。
ここで、ＰＬＬ回路がロック状態になると、ロックディテクタ回路８は、位相比較器１からの所定の信号に基づきＰＬＬ回路のロック状態を検出し、そのロック状態を検出したときにその旨を示すイネーブル信号Ｅｎａｂｌｅを生成させる。このイネーブル信号Ｅｎａｂｌｅは制御回路７ａに供給され、これにより制御回路７ａは動作を開始する。
【００４８】
このとき、チャージポンプ回路６は、チャージポンプ回路２と同様に構成するので、チャージポンプ回路６の出力に基づくコンパレータ２１の入力電圧は、図５（Ａ）に示すようになる。
ここで、コンパレータ２１は、チャージポンプ回路６の出力電流が抵抗Ｒｃで変換された電圧を入力電圧とし、その入力電圧を基準電圧Ｖｒｅｆと比較する。そして、その比較の結果、その入力電圧が基準電圧Ｖｒｅｆ以下の場合には「Ｌ」レベルの出力信号が出力され、入力電圧が基準電圧Ｖｒｅｆ以上の場合には「Ｈ」レベルの出力信号が出力される（図５（Ａ）（Ｂ）参照）。
【００４９】
そして、図５の時刻ｔ１において、コンパレータ２１の出力が「Ｈ」レベルになると（図５（Ｂ）参照）、その「Ｈ」レベルがレジスタ２２を構成するフリップフロップ２２−１に記憶され、フリップフロップ２２−１の出力信号ＯＵＴ１が「Ｌ」レベルから「Ｈ」レベルとなる（図５（Ｃ）参照）。
次に、時刻ｔ２において、コンパレータ２１の出力が再び「Ｈ」レベルになると、その「Ｈ」レベルがレジスタ２２を構成するフリップフロップ２２−２に記憶され、フリップフロップ２２−２の出力信号ＯＵＴ２が「Ｌ」レベルから「Ｈ」レベルとなる（図５（Ｄ）参照）。
【００５０】
さらに、時刻ｔ３において、コンパレータ２１の出力が「Ｈ」レベルになると、その「Ｈ」レベルがレジスタ２２を構成するフリップフロップ２２−３に記憶され、フリップフロップ２２−３の出力信号ＯＵＴ３が「Ｌ」レベルから「Ｈ」レベルとなる（図５（Ｅ）参照）。
このようにして得られるフリップフロップ２２−１〜２２−３からの出力信号ＯＵＴ１〜ＯＵＴ３は、図２に示すチャージポンプ回路２の可変電流源回路１２を構成するＭＯＳトランジスタＭ１’、Ｍ２’、Ｍ３’の各ゲートに供給される。これにより、ＭＯＳトランジスタＭ１’、Ｍ２’、Ｍ３’は順次オフとなるので、可変電流源回路１２が生成する電流の大きさは徐々に小さくなっていく。この結果、電流生成回路１１の生成電流、つまりチャージポンプ回路２の出力の大きさは徐々に小さくなっていく。
【００５１】
ここで、チャージポンプ回路６の構成はチャージポンプ回路２の構成と同じであるので、チャージポンプ回路６の出力も図５（Ａ）に示すように徐々に減少していく。
この結果、コンパレータ２１の入力電圧は基準電圧Ｖｒｅｆ以下になるので、コンパレータ２１からは「Ｈ」レベルの信号が出力されなくなるので、チャージポンプ回路６の出力の減少は止まる（図５（Ａ）参照）。
【００５２】
ここで、出力に発生するスプリアスを十分に抑圧するためには、ＶＣＯ４の制御電圧に重畳されるリファレンスリークの大きさが何Ｖ以下であれば良いということが、制御電圧に対するＶＣＯ４の感度から求められ、これをコンパレータ２１に印加する基準電圧Ｖｒｅｆとすることで、スプリアスを十分に抑制することができる。
【００５３】
一方、制御回路７ａは、スプリアスを十分に下げた時点で、チャージポンプ回路２の電流を減少させる制御が停止させるので、チャージポンプ回路２の出力電流は帯域を狭めすぎることなく自動的に最適値となる。
以上のべたように、この第１実施形態によれば、リファレンスリークが十分に抑圧され、かつ限界までループ帯域を広帯域に設定できるため、位相ノイズが低減化できるＰＬＬ発振器が実現可能となる。
【００５４】
次に、本発明のＰＬＬ回路の第２実施形態の構成について、図６を参照して説明する。
この第２実施形態の係るＰＬＬ回路は、図６に示すように、位相比較器１と、チャージポンプ回路２ａと、ＬＰＦ３ａと、ＶＣＯ４と、分周器５とを備え、これらがＰＬＬループを形成し、さらに、チャージポンプ回路６ｃと、制御回路７ｂと、ロックディテクタ回路８と、を備えている。
【００５５】
位相比較器１は、入力信号Ｆｉｎの位相とＶＣＯ４の出力が分周器５を経て帰還される帰還信号の位相とを比較して位相差を検出し、その位相差に応じて、ＶＣＯ４の発振周波数を上げるアップ信号またはその発振周波数を下げるダウン信号を出力するものである。
チャージポンプ回路２ａは、位相比較器１からの誤差信号であるアップ信号またはダウン信号を電流に変換し、その変換電流をＬＰＦ３ａに出力するようになっている。
【００５６】
ＬＰＦ３ａは、チャージポンプ回路２ａからの出力電流を積分し、その積分に応じた電圧を制御電圧としてＶＣＯ４に出力するフィルタである。またＬＰＦ３ａは、後述のように構成要素である抵抗の抵抗値を可変できるようになっている。
ＶＣＯ４は、所定の周波数で発振するとともに、その発振周波数がＬＰＦ３ａからの制御電圧に応じて変化する発振器であり、その発振出力Ｆｏｕｔを出力するとともに分周器５に供給するようになっている。
【００５７】
分周器５は、ＶＣＯ４の発振出力の周波数を１／Ｍに分周し、この分周した発振出力を位相比較器１の帰還信号として帰還するようになっている。
チャージポンプ回路６ｃは、チャージポンプ回路２ａと同様に構成されている。すなわち、チャージポンプ回路６ｃは、位相比較器１からの誤差信号であるアップ信号またはダウン信号を電流に変換し、その変換電流を制御回路７ｂに出力するようになっている。
【００５８】
制御回路７ｂは、チャージポンプ回路６ｃの出力を所定の基準値と比較し、その出力が基準値を上回る場合には、その出力がその基準値を下回るまで、自己の入力およびＬＰＦ３ａ出力を徐々に減少させるようになっている。
ロックディテクタ回路８は、位相比較器１からの所定の信号に基づきＰＬＬ回路のロック状態を検出し、そのロック状態を検出したときにその旨を示すイネーブル信号Ｅｎａｂｌｅを生成するものである。このイネーブル信号Ｅｎａｂｌｅは制御回路７ｂに供給され、これにより制御回路７ｂはＰＬＬ回路がロック状態の後に動作し始めるようになっている。
【００５９】
次に、図６に示すＬＰＦ３ａの具体的な構成について、図７を参照して説明する。
ＬＰＦ３ａは、図７に示すように、コンデンサＣ１、Ｃ２、および抵抗Ｒ０、抵抗Ｒ１、Ｒ２、Ｒ３・・・・Ｒｎからなるフィルタであり、ＭＯＳトランジスタＱ３１−１、Ｑ３１−２、Ｑ３１−３・・・・Ｑ３１−ｎにより抵抗Ｒ１〜Ｒｎが選択できるようになっている。
【００６０】
さらに詳述すると、ＬＰＦ３ａは、入力端子３１と出力端子３２とを有し、この両端子３１、３２が接続線３３で接続されている。そして、各ＭＯＳトランジスタＱ３１−１、Ｑ３１−２、Ｑ３１−３・・・・Ｑ３１−ｎに各抵抗Ｒ１〜Ｒｎが直列接続されて各直列回路が形成され、その各直列回路および抵抗Ｒ０が並列接続されて並列回路が形成されている。さらに、その並列回路とコンデンサＣ２とが直列接続されて直列回路が形成され、その直列回路が接続線３３とグランドとの間に接続されている。また、接続線３３とグランドとの間にコンデンサＣ１が接続されている。
【００６１】
次に、図６に示す制御回路７ｂの具体的な構成について、図８を参照して説明する。
制御回路７ｂは、図８に示すように、チャージポンプ回路６ｃの出力を電圧に変換するとともにその変換量が可変な変換回路４１と、変換回路４１の出力を所定の基準電圧Ｖｒｅｆと比較しその出力が基準電圧Ｖｒｅｆ以上の場合にはその旨を出力するコンパレータ４２と、そのコンパレータ４２からの出力を順次記憶するレジスタ４３と、を備えている。
【００６２】
変換回路４１は、各抵抗Ｒｃ１、Ｒｃ２，Ｒｃ３・・・・Ｒｃｎに各ＭＯＳトランジスタＱ４１−１、Ｑ４１−２、Ｑ４１−３・・・・Ｑ４１−ｎが直列接続されて各直列回路が形成され、その各直列回路と抵抗Ｒｃ０とが、入力端子４４とグランドとの間に並列に接続されている。そして、レジスタ４３の出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、・・・・ＯＵＴｎを、ＭＯＳトランジスタＱ４１−１、Ｑ４１−２、Ｑ４１−３・・・・Ｑ４１−ｎの各ゲートに入力信号Ｉｎ１、Ｉｎ２・・・・Ｉｎｎとして印加し、これにより抵抗Ｒｃ１、Ｒｃ２，Ｒｃ３・・・・Ｒｃｎを選択して、変換回路４１の変換量を調節できるようになっている。
【００６３】
コンパレータ４２は、その＋入力端子に変換回路４１の出力電圧が入力され、その−入力端子には基準電圧Ｖｒｅｆが印加されるようになっている。
従って、コンパレータ４２は、その入力電圧を基準電圧Ｖｒｅｆと比較し、入力電圧が基準電圧Ｖｒｅｆ以下の場合には「Ｌ」レベルを出力し、入力電圧が基準電圧Ｖｒｅｆ以上の場合には「Ｈ」レベルを出力するようになっており、その出力がレジスタ４３に入力されるようになっている。
【００６４】
レジスタ４３は、コンパレータ４２から「Ｈ」レベルの出力があるたびに、自己の出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３・・・・ＯＵＴｎの状態が「Ｌ」レベルから「Ｈ」レベルに固定されるようになっている。また、レジスタ４３は、ロックディテクタ回路８からのイネーブル信号Ｅｎａｂｌｅにより、その動作が可能となるようになっている。
【００６５】
なお、レジスタ４３の具体的な構成は、図４に示すレジスタ２２の具体的な構成と同一である。
次に、このような構成からなる第２実施形態の動作について、図６〜図８を参照して説明する。
いま、電源が投入されると、各部が動作可能となる。そして、位相比較器１は、入力信号Ｆｉｎの位相とＶＣＯ４の出力が分周器５を経て帰還される帰還信号の位相とを比較して位相差を検出し、その位相差に応じて、ＶＣＯ４の発振周波数を上げるアップ信号またはその発振周波数を下げるダウン信号を出力させる。
【００６６】
そのアップ信号またはダウン信号は、チャージポンプ回路２ａにおいて電流に変換される。その変換電流は、ＬＰＦ３ａで積分され、その積分に応じた電圧が制御電圧としてＶＣＯ４に出力される。その制御電圧に応じて、ＶＣＯ４の発振周波数は可変される。ＶＣＯ４の発振出力の周波数は分周器で１／Ｍに分周され、この分周された発振出力が位相比較器１の帰還信号として帰還される。
【００６７】
このような動作により、位相比較器１に入力される、入力信号と帰還信号との周波数および位相が等しくなり、ＰＬＬ回路はロック状態となる。
ロック状態では、位相比較器１から出力されるアップ信号とダウン信号とはパルス幅が等しくなり、その両出力信号に基づいてチャージポンプ回路２ａで正負の出力が対称な電流に変換される。
【００６８】
この場合に、そのチャージポンプ回路２ａの変換電流はＬＰＦ３ａが理想的であれば完全に平滑化されるが、実際にはリップルが生じ、このリップルがＶＣＯ４の制御電圧に重畳されることで、リファレンスリークが生じる。
ここで、ＰＬＬ回路がロック状態になると、ロックディテクタ回路８は、位相比較器１からの所定の信号に基づきＰＬＬ回路のロック状態を検出し、そのロックを検出したときにその旨を示すイネーブル信号Ｅｎａｂｌｅを生成させる。このイネーブル信号Ｅｎａｂｌｅは制御回路７ｂに供給され、これにより制御回路７ｂは動作を開始する。
【００６９】
このとき、チャージポンプ回路６ｃは、チャージポンプ回路２ａと同様に構成するので、チャージポンプ回路６ｃの出力は、上記したチャージポンプ回路２ａの出力と同様となる。
制御回路７ｂのコンパレータ４２は、チャージポンプ回路６ｃの出力が変換回路４１を介して入力される入力電圧を、基準電圧Ｖｒｅｆと比較する。そして、その比較の結果、その入力電圧が基準電圧Ｖｒｅｆ以下の場合には「Ｌ」レベルの出力信号が出力され、入力電圧が基準電圧Ｖｒｅｆ以上の場合には「Ｈ」レベルの出力信号が出力される。
【００７０】
そして、コンパレータ４２の出力は、図５（Ｂ）に示すコンパレータ２１の出力と同様になる。この結果、例えば、レジスタ４３の出力信号ＯＵＴ１、ＯＵＴ２、ＯＵＴ３が順次「Ｌ」レベルから「Ｈ」レベルとなる。
このようにして得られるレジスタ４３からの出力信号ＯＵＴ１〜ＯＵＴ３は、図７に示すＬＰＦ３ａを構成するＭＯＳトランジスタＱ３１−１、Ｑ３１−２、Ｑ３１−３の各ゲートと、図８に示す変換回路４１を構成するＭＯＳトランジスタＱ４１−１、Ｑ４１−２、Ｑ４１−３の各ゲートとにそれぞれ供給される。
【００７１】
これにより、ＭＯＳトランジスタＱ３１−１、Ｑ３１−２、Ｑ３１−３は順次オンとなるので、ＬＰＦ３ａを構成する抵抗の抵抗値の大きさが徐々に小さくなっていく。この結果、ＬＰＦ３ａの出力の大きさは徐々に小さくなっていく。
また、このとき、ＭＯＳトランジスタＱ４１−１、Ｑ４１−２、Ｑ４１−３は順次オフとなるので、変換回路４１を構成する抵抗の抵抗値の大きさが徐々に小さくなっていく。この結果、変換回路４１の出力の大きさは徐々に小さくなっていく。
【００７２】
この結果、コンパレータ４２の入力電圧は基準電圧Ｖｒｅｆ以下になるので、コンパレータ４２からは「Ｈ」レベルの信号が出力されなくなり、変換回路４１の出力の減少は止まる。
従って、ＬＰＦ３ａの出力の減少も止まり、これにより、リファレンスリークが十分に抑圧され、かつ限界までループ帯域を広帯域に設定できるため、位相ノイズが低減化できるＰＬＬ発振器が実現可能である。
【００７３】
次に、本発明のＰＬＬ回路の第３実施形態の構成について、図９を参照して説明する。
この第３実施形態の係るＰＬＬ回路は、図９に示すように、図１に示す第１実施形態のチャージポンプ回路６をこれと同一構成からなる２つのチャージポンプ回路６ａ、６ｂに置き換えるとともに、図１に示す制御回路７ａを制御回路７ｃに置き換えるようにしたものである。
【００７４】
すなわち、リファレンスリークの検出用のチャージポンプ回路を２つのチャージポンプ回路６ａ、６ｂにしてお互いに逆相の差動信号が得られるようにし、その差動信号を制御回路７ｃで差動増幅して制御回路７ａと同様に処理するようにし、リファレンスリークの検出の感度を向上させるようにしたものである。
このために、第３実施形態は、図９に示すように、位相比較器１と、チャージポンプ回路２と、ＬＰＦ３と、ＶＣＯ４と、分周器５とを備え、これらがＰＬＬループを形成し、さらに、チャージポンプ回路６ａ、６ｂと、制御回路７ｃと、ロックディテクタ回路８と、を備えるようにした。
【００７５】
ここで、第３実施形態と第１実施形態との構成は、基本的に同一であり、その差異は上記のようにチャージポンプ回路６ａ、６ｂと、制御回路７ｃとを置き換えた点である。そして、チャージポンプ回路６ａ、６ｂの構成は図１のチャージポンプ回路６の構成と同一であり、制御回路７ｃの構成が図１０に示すように異なるので、制御回路７ｃの構成について説明する。
【００７６】
制御回路７ｃは、図１０に示すように、チャージポンプ回路６ａからの出力と、この出力と逆相の関係にあるチャージポンプ回路６ｂからの出力との差動増幅を行う差動増幅器５１と、差動増幅器５１の出力を基準電圧Ｖｒｅｆと比較しその出力が基準電圧Ｖｒｅｆ以上の場合にはその旨を出力するコンパレータ５２と、そのコンパレータ５２からの出力を順次記憶するレジスタ５３と、を備えている。
【００７７】
ここで、コンパレータ５２とレジスタ５３の構成は、図３に示すコンパレータ２１とレジスタ２２と同様に構成されて、同様に機能するようになっている。
このように構成される第３実施形態では、実質的に第１実施形態と同様に動作するので、ここではその動作の説明は省略する。
次に、本発明のＰＬＬ回路の第４実施形態の構成について、図１１を参照して説明する。
【００７８】
この第４実施形態の係るＰＬＬ回路は、図１１に示すように、図６に示す第２実施形態のチャージポンプ回路６ｃをこれと同一構成からなる２つのチャージポンプ回路６ｄ、６ｅに置き換えるとともに、図６に示す制御回路７ｂを制御回路７ｄに置き換えるようにしたものである。
すなわち、リファレンスリークの検出用のチャージポンプ回路を２つのチャージポンプ回路６ｄ、６ｅにしてお互いに逆相の差動信号が得られるようにし、その差動信号を制御回路７ｄで差動増幅して制御回路７ｂと同様に処理するようにし、リファレンスリークの検出の感度を向上させるようにしたものである。
【００７９】
このために、第４実施形態は、図１１に示すように、位相比較器１と、チャージポンプ回路２ａと、ＬＰＦ３ａと、ＶＣＯ４と、分周器５とを備え、これらがＰＬＬループを形成し、さらに、チャージポンプ回路６ｄ、６ｅと、制御回路７ｄと、ロックディテクタ回路８と、を備えるようにした。
ここで、第４実施形態と第２実施形態との構成は基本的に同一であり、その差異は上記のようにチャージポンプ回路６ｄ、６ｅと、制御回路７ｄとを置き換えた点である。そして、チャージポンプ回路６ｄ、６ｅの構成は図６のチャージポンプ回路６ｃの構成と同一であり、制御回路７ｄの構成が図１２に示すように異なるので、制御回路７ｄの構成について説明する。
【００８０】
制御回路７ｄは、図１２に示すように、チャージポンプ回路６ｄの出力電流を電圧に変換するとともにその変換量が可変できる第１変換器６１ａと、チャージポンプ回路６ｅの出力を変換させるとともにその変換量が可変できる第２変換器６１ｂと、その両変換器６１ａ、６１ｂからの両出力の差動増幅を行う差動増幅器６２と、差動増幅器６２の出力を基準電圧Ｖｒｅｆと比較しその出力が基準電圧Ｖｒｅｆ以上の場合にはその旨を出力するコンパレータ６３と、そのコンパレータ６３からの出力を順次記憶するレジスタ６４と、を備えている。
【００８１】
ここで、第１変換器６１ａと第２変換器６１ｂとは、図８に示す変換回路４１と同様に構成するので、同一の構成要素には同一符号を付してその説明は省略する。また、コンパレータ６３とレジスタ６４の構成は、図８に示すコンパレータ４２とレジスタ４３と同様に構成されて、同様に機能するようになっている。
このように構成される第４実施形態では、実質的に第２実施形態と同様に動作するので、ここではその動作の説明は省略する。
【００８２】
次に、本発明のＰＬＬ回路の第５実施形態の構成について、図１３を参照して説明する。
この第５実施形態の係るＰＬＬ回路は、図１３に示すように、位相比較器１と、チャージポンプ回路２と、ＬＰＦ３と、ＶＣＯ４と、分周器５とを備え、これらがＰＬＬループを形成し、さらに、ノイズ検出器９と、制御回路７ｅと、ロックディテクタ回路８と、を備えている。
【００８３】
位相比較器１は、入力信号Ｆｉｎの位相とＶＣＯ４の出力が分周器５を経て帰還される帰還信号の位相とを比較して位相差を検出し、その位相差に応じて、ＶＣＯ４の発振周波数を上げるアップ信号またはその発振周波数を下げるダウン信号を出力するものである。
チャージポンプ回路２は、位相比較器１からの誤差信号であるアップ信号またはダウン信号を電流に変換し、その変換電流をＬＰＦ３に出力するとともに、その出力電流が制御回路７ｅにより後述のように制御されるようになっている。
【００８４】
ここで、チャージポンプ回路２の具体的な構成は、図２に示すチャージポンプ回路２と同様に構成される。
ＬＰＦ３は、チャージポンプ回路２からの出力電流を積分し、その積分に応じた電圧を制御電圧としてＶＣＯ４に出力するフィルタである。
ＶＣＯ４は、所定の周波数で発振するとともに、その発振周波数がＬＰＦ３からの制御電圧に応じて変化する発振器であり、その発振出力Ｆｏｕｔを出力するとともに分周器５に供給するようになっている。
【００８５】
分周器５は、ＶＣＯ４の発振出力の周波数を１／Ｍに分周し、この分周した発振出力を位相比較器１の帰還信号として帰還するようになっている。
ノイズ検出器９は、ＶＣＯ４からの発振出力中に含まれる位相ノイズの大きさを検出し、この検出位相ノイズを制御回路７ｅに供給するようになっている。
制御回路７ｅは、ノイズ検出器９の検出位相ノイズの大きさを所定の基準値と比較し、その検出位相ノイズの大きさが基準値を上回る場合には、その検出位相ノイズがその基準値を下回るまでチャージポンプ回路２の出力を徐々に減少させるようになっている。
【００８６】
ロックディテクタ回路８は、位相比較器１からの所定の信号に基づきＰＬＬ回路のロック状態を検出し、そのロック状態を検出したときにその旨を示すイネーブル信号Ｅｎａｂｌｅを生成するものである。このイネーブル信号Ｅｎａｂｌｅは制御回路７ｅに供給され、これにより制御回路７ｅはＰＬＬ回路がロック状態の後に動作し始めるようになっている。
【００８７】
次に、図１３に示すノイズ検出器９の具体的な構成について、図１４を参照して説明する。
図１３に示すノイズ検出器９は、上述のようにＶＣＯ４の出力中に含まれる位相ノイズの大きさに応じた電圧を出力するものである。
ここで、位相ノイズとは、図１７に示す点線で囲まれた部分を、キャリアのパワー（電力）Ｐｃに対する近傍ノイズ（いわゆるエンベロープ）のパワーＰｎを表したものである。
【００８８】
なお、図１７において、ｆｃはキャリアの周波数（ＶＣＯ４の発振出力の基本周波数）、ｆｍは離調周波数（ｆｃからどれだけ離れているかの周波数）である。また、図１７中の左右の尖った波形は、リファレンスリークによるスプリアスである。
このような位相ノイズを検出するノイズ検出器９の構成は、位相復調回路であり、図１４に示すように、９０°位相シフト回路７１と、乗算回路７２と、ＬＰＦ（低域通過フィルタ）７３とを備えている。
【００８９】
９０°位相シフト回路７１は、ＶＣＯ４の出力の位相を９０°シフトする回路である。乗算回路７２は、ＶＣＯ４の出力信号と、この出力信号を９０°位相回路７１で９０°位相を回転させた信号の乗算を行う回路である。
ＬＰＦ７３は、その乗算回路７２の出力中からノイズ成分だけを抽出するものである。ＬＰＦ３の出力は、図１５に示すコンパレータ８１に供給されるようになっている。
【００９０】
なお、ＬＰＦ７３の帯域は、ＰＬＬ回路の帯域に比べて十分に狭いものでなければならない。
次に、図１３に示す制御回路７ｅの具体的な構成について、図１５を参照して説明する。
制御回路７ｅは、図１５に示すように、ノイズ検出器９の検出ノイズを基準電圧Ｖｒｅｆと比較しその出力が基準電圧Ｖｒｅｆ以上の場合にはその旨を出力するコンパレータ８１と、コンパレータ８１の出力を制御するＭＯＳトランジスタ８２と、そのコンパレータ８１からの出力を順次記憶するレジスタ８３と、レジスタ８３の信号を反転させるインバータ８４−１〜８４−ｎを備えている。
【００９１】
ここで、ＭＯＳトランジスタ８２を設けた理由について説明する。すなわち、ＬＰＦ７３の出力（コンパレータ８１の入力電圧）は、所定のレベルの直流信号（直流電圧）である（図１６（Ａ）参照）。このため、コンパレータ８１の出力は、図５（Ｂ）に示すコンパレータ２１の出力のようにパルスとはならない。
そこで、コンパレータ８１の出力側にＭＯＳトランジスタＱ８１を設け、このＭＯＳトランジスタ８１のオンオフを位相比較器１に入力されるパルスからなる入力信号Ｆｉｎで制御することにした。これにより、コンパレータ８１の出力を制御し、図１６（Ｂ）に示すようなパルスを得るようにし、このパルスをレジスタ８３に入力するようにした。
【００９２】
なお、コンパレータ８１とレジスタ８３は、図３に示すコンパレータ２１とレジスタ２２に相当するものである。
次に、このような構成からなる第５実施形態の動作について、図１３〜図１６を参照して説明する。
いま、電源が投入されると、各部が動作可能となる。そして、位相比較器１は、入力信号の位相とＶＣＯ４の出力が分周器５を経て帰還される帰還信号の位相とを比較して位相差を検出し、その位相差に応じて、ＶＣＯ４の発振周波数を上げるアップ信号またはその発振周波数を下げるダウン信号を出力させる。
【００９３】
そのアップ信号またはダウン信号は、チャージポンプ回路２において電流に変換される。その変換電流は、ＬＰＦ３で積分され、その積分に応じた電圧が制御電圧としてＶＣＯ４に出力される。その制御電圧に応じて、ＶＣＯ４の発振周波数は可変される。ＶＣＯ４の発振出力の周波数は分周器で１／Ｍに分周され、この分周された発振出力が位相比較器１の帰還信号として帰還される。
【００９４】
このような動作により、位相比較器１に入力される、入力信号と帰還信号との周波数および位相が等しくなり、ＰＬＬ回路は、ロック状態となる。
ここで、ＰＬＬ回路がロック状態になると、ロックディテクタ回路８は、位相比較器１からの所定の信号に基づきＰＬＬ回路のロック状態を検出し、そのロックを検出したときにその旨を示すイネーブル信号Ｅｎａｂｌｅを生成させる（図１６（Ｆ）参照）。このイネーブル信号Ｅｎａｂｌｅは制御回路７ｅに供給され、これにより制御回路７ｅは動作を開始する（図１６（Ｆ）参照）。
【００９５】
図１６に示すように、時刻ｔ０でイネーブル信号Ｅｎａｂｌｅが立ち上がると、レジスタ８３の出力をインバータ８４−１〜８４−ｎで反転した出力ＯＵＴ１〜０ＵＴ８が立ち上がる
このとき、ノイズ検出器９では、ＶＣＯ４の出力中に含まれる位相ノイズが検出され、その検出位相ノイズに応じた電圧が生成され、この生成電圧が制御回路７ｅのコンパレータ８１に出力される。そのノイズ検出器９の出力は、例えば図１６（Ａ）に示すようになる。
【００９６】
制御回路７ｅのコンパレータ８１では、ノイズ検出器９からの入力電圧が基準電圧Ｖｒｅｆと比較される。そして、その比較の結果、その入力電圧が基準電圧Ｖｒｅｆ以下の場合には「Ｌ」レベルの出力信号が出力され、入力電圧が基準電圧Ｖｒｅｆ以上の場合には「Ｈ」レベルの出力信号が出力される。
そして、図１６の時刻ｔ１では、コンパレータ８１の出力が「Ｈ」レベルであり、このときＭＯＳトランジスタ８２が入力信号Ｆｉｎによりオンとなるので、その「Ｈ」レベルがレジスタ８３の入力となる（図１６（Ｂ）参照）。このため、その「Ｈ」レベルがレジスタ８３を構成するフリップフロップ（図示せず）に記憶され、そのフリップフロップの出力信号が「Ｌ」レベルから「Ｈ」レベルとなり、インバータ８４−１の出力ＯＵＴ１は「Ｈ」レベルから「Ｌ」レベルとなる（図１６（Ｃ）参照）。
【００９７】
次に、時刻ｔ２では、コンパレータ８１の出力が「Ｈ」レベルであり、このときＭＯＳトランジスタ８２が入力信号Ｆｉｎによりオンとなるので、その「Ｈ」レベルがレジスタ８３の入力となる（図１６（Ｂ）参照）。このため、その「Ｈ」レベルがレジスタ８３を構成するフリップフロップ（図示せず）に記憶され、そのフリップフロップの出力信号が「Ｌ」レベルから「Ｈ」レベルとなり、インバータ８４−２の出力ＯＵＴ２は「Ｈ」レベルから「Ｌ」レベルとなる（図１６（Ｄ）参照）。
【００９８】
さらに、時刻ｔ３では、コンパレータ８１の出力が「Ｈ」レベルであり、このときＭＯＳトランジスタ８２が入力信号Ｆｉｎによりオンとなるので、その「Ｈ」レベルがレジスタ８３の入力となる（図１６（Ｂ）参照）。このため、その「Ｈ」レベルがレジスタ８３を構成するフリップフロップ（図示せず）に記憶され、そのフリップフロップの出力信号ＯＵＴ３が「Ｌ」レベルから「Ｈ」レベルとなり、インバータ８４−３の出力ＯＵＴ３は「Ｈ」レベルから「Ｌ」レベルとなる（図１６（Ｅ）参照）。
【００９９】
このようにして得られるレジスタ８３の出力信号ＯＵＴ１〜ＯＵＴ３は、チャージポンプ回路２の可変電流源回路１２を構成するＭＯＳトランジスタＭ１’、Ｍ２’、Ｍ３’に供給される（図２参照）。これにより、ＭＯＳトランジスタＭ１’、Ｍ２’、Ｍ３’は順次オンとなるので、可変電流源回路１２が生成する電流の大きさは徐々に大きくなっていく。
【０１００】
この結果、電流生成回路１１の生成電流、つまりチャージポンプ回路２の出力の大きさは徐々に大きくなっていく。このとき、ノイズ検出器９の出力も図１６（Ａ）に示すように徐々に減少していく。
この結果、コンパレータ８１の入力電圧は基準電圧Ｖｒｅｆ以下になるので、コンパレータ８１からは「Ｈ」レベルの信号が出力されなくなり、ノイズ検出器９の出力（コンパレータ２１の入力電圧）の増加は止まる（図１６（Ａ）参照）。
【０１０１】
従って、チャージポンプ回路２の出力の増加も止まり、これにより、位相ノイズが低減化できる上に、リファレンスリークも抑圧されたＰＬＬ発振器が実現できる。
次に、本発明のＰＬＬ回路の第６実施形態の構成について、図１９を参照して説明する。
【０１０２】
この第６実施形態の係るＰＬＬ回路は、図１９に示すように、位相比較器１と、チャージポンプ回路２ａと、ＬＰＦ３ａと、ＶＣＯ４と、分周器５とを備え、これらがＰＬＬループを形成し、さらに、ノイズ検出器９と、制御回路７ｆと、ロックディテクタ回路８と、を備えている。
位相比較器１は、入力信号Ｆｉｎの位相とＶＣＯ４の出力が分周器５を経て帰還される帰還信号の位相とを比較して位相差を検出し、その位相差に応じて、ＶＣＯ４の発振周波数を上げるアップ信号またはその発振周波数を下げるダウン信号を出力するものである。
【０１０３】
チャージポンプ回路２ａは、位相比較器１からの誤差信号であるアップ信号またはダウン信号を電流に変換し、その変換電流をＬＰＦ３ａに出力するようになっている。
ＬＰＦ３ａは、チャージポンプ回路２ａからの出力電流を積分し、その積分に応じた電圧を制御電圧としてＶＣＯ４に出力するとともに、その出力制御電圧が制御回路７ｆにより後述のように制御されるフィルタである。このＬＰＦ３ａは、図７に示すＬＰＦ３ａと同様に構成される。
【０１０４】
ＶＣＯ４は、所定の周波数で発振するとともに、その発振周波数がＬＰＦ３ａからの制御電圧に応じて変化する発振器であり、その発振出力Ｆｏｕｔを出力するとともに分周器５に供給するようになっている。
分周器５は、ＶＣＯ４の発振出力の周波数を１／Ｍに分周し、この分周した発振出力を位相比較器１の帰還信号として帰還するようになっている。
【０１０５】
ノイズ検出器９は、ＶＣＯ４からの発振出力中に含まれる位相ノイズの大きさを検出し、この検出位相ノイズを制御回路７ｆに供給するようになっている。
制御回路７ｆは、ノイズ検出器９の検出位相ノイズの大きさを所定の基準値と比較し、その検出位相ノイズの大きさが基準値を上回る場合には、その検出位相ノイズがその基準値を下回るまでＬＰＦ３ａの出力を徐々に増加させるようになっている。この制御回路７ｆは、図１５に示す制御回路７ｅと同様に構成される。
【０１０６】
ロックディテクタ回路８は、位相比較器１からの所定の信号に基づきＰＬＬ回路のロック状態を検出し、そのロック状態を検出したときにその旨を示すイネーブル信号Ｅｎａｂｌｅを生成するものである。このイネーブル信号Ｅｎａｂｌｅは制御回路７ｆに供給され、これにより制御回路７ｆはＰＬＬ回路がロック状態の後に動作し始めるようになっている。
【０１０７】
次に、このような構成からなる第６実施形態の動作について、図１９、図１５、図１６などを参照して説明する。
いま、電源が投入されると、各部が動作可能となる。そして、位相比較器１は、入力信号の位相とＶＣＯ４の出力が分周器５を経て帰還される帰還信号の位相とを比較して位相差を検出し、その位相差に応じて、ＶＣＯ４の発振周波数を上げるアップ信号またはその発振周波数を下げるダウン信号を出力させる。
【０１０８】
そのアップ信号またはダウン信号は、チャージポンプ回路２ａにおいて電流に変換される。その変換電流は、ＬＰＦ３ａで積分され、その積分に応じた電圧が制御電圧としてＶＣＯ４に出力される。その制御電圧に応じて、ＶＣＯ４の発振周波数は可変される。ＶＣＯ４の発振出力の周波数は分周器で１／Ｍに分周され、この分周された発振出力が位相比較器１の帰還信号として帰還される。
【０１０９】
このような動作により、位相比較器１に入力される、入力信号と帰還信号との周波数および位相が等しくなり、ＰＬＬ回路は、ロック状態となる。
ここで、ＰＬＬ回路がロック状態になると、ロックディテクタ回路８は、位相比較器１からの所定の信号に基づきＰＬＬ回路のロック状態を検出し、そのロックを検出したときにその旨を示すイネーブル信号Ｅｎａｂｌｅを生成させる。このイネーブル信号Ｅｎａｂｌｅは制御回路７ｆに供給され、これにより制御回路７ｆは動作を開始する。
【０１１０】
ここで、制御回路７ｆは、図１５に示す制御回路７ｅと同様に構成するので、
制御回路７ｆの動作を図１５および図１６を参照して説明する。
図１６に示すように、時刻ｔ０でイネーブル信号Ｅｎａｂｌｅが立ち上がると、図１５に示すレジスタ８３の出力をインバータ８４−１〜８４−３で反転した出力ＯＵＴ１〜０ＵＴ３が立ち上がる（図１６（Ｃ）〜（Ｅ）参照）。
【０１１１】
このとき、ノイズ検出器９では、ＶＣＯ４の出力中に含まれる位相ノイズが検出され、その検出位相ノイズに応じた電圧が生成され、この生成電圧が制御回路７ｆのコンパレータ８１（図１５参照）に出力される。そのノイズ検出器９の出力は、例えば図１６（Ａ）に示すようになる。
図１５に示すコンパレータ８１では、ノイズ検出器９からの入力電圧が基準電圧Ｖｒｅｆと比較される。そして、その比較の結果、その入力電圧が基準電圧Ｖｒｅｆ以下の場合には「Ｌ」レベルの出力信号が出力され、入力電圧が基準電圧Ｖｒｅｆ以上の場合には「Ｈ」レベルの出力信号が出力される。
【０１１２】
そして、図１６の時刻ｔ１では、コンパレータ８１の出力が「Ｈ」レベルであり、このときＭＯＳトランジスタ８２が入力信号Ｆｉｎによりオンとなるので、その「Ｈ」レベルがレジスタ８３の入力となる（図１６（Ｂ）参照）。このため、その「Ｈ」レベルがレジスタ８３を構成するフリップフロップ（図示せず）に記憶され、そのフリップフロップの出力信号が「Ｌ」レベルから「Ｈ」レベルとなり、インバータ８４−１の出力ＯＵＴ１は「Ｈ」レベルから「Ｌ」レベルとなる（図１６（Ｃ）参照）。
【０１１３】
次に、時刻ｔ２では、コンパレータ８１の出力が「Ｈ」レベルであり、このときＭＯＳトランジスタ８２が入力信号Ｆｉｎによりオンとなるので、その「Ｈ」レベルがレジスタ８３の入力となる（図１６（Ｂ）参照）。このため、その「Ｈ」レベルがレジスタ８３を構成するフリップフロップ（図示せず）に記憶され、そのフリップフロップの出力信号が「Ｌ」レベルから「Ｈ」レベルとなり、インバータ８４−２の出力ＯＵＴ２は「Ｈ」レベルから「Ｌ」レベルとなる（図１６（Ｄ）参照）。
【０１１４】
さらに、時刻ｔ３では、コンパレータ８１の出力が「Ｈ」レベルであり、このときＭＯＳトランジスタ８２が入力信号Ｆｉｎによりオンとなるので、その「Ｈ」レベルがレジスタ８３の入力となる（図１６（Ｂ）参照）。このため、その「Ｈ」レベルがレジスタ８３を構成するフリップフロップ（図示せず）に記憶され、そのフリップフロップの出力信号ＯＵＴ３が「Ｌ」レベルから「Ｈ」レベルとなり、インバータ８４−３の出力ＯＵＴ３は「Ｈ」レベルから「Ｌ」レベルとなる（図１６（Ｅ）参照）。
【０１１５】
このようにして得られるレジスタ８３の出力をインバータ８４−１〜８４−３で反転した出力信号ＯＵＴ１〜ＯＵＴ３は、ＬＰＦ３ａを構成するＭＯＳトランジスタＱ３１−１、Ｑ３１−２、Ｑ３１−３に供給される（図７参照）。これにより、ＭＯＳトランジスタＱ３１−１、Ｑ３１−２、Ｑ３１−３は順次オフとなるので、ＬＰＦ３ａの出力の大きさは徐々に大きくなっていく。
【０１１６】
このとき、ノイズ検出器９の出力も図１６（Ａ）に示すように徐々に減少していく。
この結果、コンパレータ８１の入力電圧は基準電圧Ｖｒｅｆ以下になるので、コンパレータ８１からは「Ｈ」レベルの信号が出力されなくなり、ノイズ検出器９の出力（コンパレータ２１の入力電圧）の増加は止まる（図１６（Ａ）参照）。
【０１１７】
従って、ＬＰＦ３ａの出力の増加も止まり、これにより、位相ノイズが低減化できる上に、リファレンスリークも抑圧されたＰＬＬ発振器が実現できる。
【０１１８】
【発明の効果】
以上説明したように、本発明によれば、リファレンスリークが十分に抑圧されかつ、限界までループ帯域を広帯域に設定できるため、位相ノイズの低減化を実現できる。
【図面の簡単な説明】
【図１】本発明のＰＬＬ回路の第１実施形態の全体の構成を示すブロック図である。
【図２】図１に示すチャージポンプ回路の具体的な構成を示す回路図である。
【図３】図１に示す制御回路の具体的な構成を示すブロック図である。
【図４】図１に示すレジスタの具体的な構成を示す図である。
【図５】第１実施形態の主要部の波形例を示す波形図である。
【図６】本発明のＰＬＬ回路の第２実施形態の全体の構成を示すブロック図である。
【図７】図６に示すＬＰＦの具体的な構成を示す回路図である。
【図８】図６に示す制御回路の具体的な構成を示す図である。
【図９】本発明のＰＬＬ回路の第３実施形態の全体の構成を示すブロック図である。
【図１０】図９に示す制御回路の具体的な構成を示すブロック図である。
【図１１】本発明のＰＬＬ回路の第４実施形態の全体の構成を示すブロック図である。
【図１２】図１１に示す制御回路の具体的な構成を示すブロック図である。
【図１３】本発明のＰＬＬ回路の第５実施形態の全体の構成を示すブロック図である。
【図１４】図１３に示すノイズ検出器の具体的な構成を示すブロック図である。
【図１５】図１３に示す制御回路の具体的な構成を示すブロック図である。
【図１６】第５実施形態の主要部の波形例を示す波形図である。
【図１７】位相ノイズを説明するための周波数と電力スペクトルの関係を示す図である。
【図１８】周波数と位相ノイズおよびリファレンスリークの関係を示す図である。
【図１９】本発明のＰＬＬ回路の第６実施形態の全体の構成を示すブロック図である。
【符号の説明】
１は位相比較器、２、２ａはチャージポンプ回路、３、３ａはＬＰＦ、４はＶＣＯ、５は分周器、６、６ａ〜６ｅはチャージポンプ回路、７ａ〜７ｆは制御回路、８はロックディテクタ回路、９はノイズ検出器、１１は電流生成回路、１２は可変電流源回路、２１、４２、５２、６３、８１はコンパレータ、２２、４３、５３、６４、８３はレジスタ、４１、６１ａ、６１ｂは変換回路、５１、６２は差動増幅回路、７１は９０°位相シフト回路、７２は乗算回路、７３はＬＰＦである。
【図１】
2004215105.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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