【手続補正書】
【提出日】平成15年10月16日(2003.10.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線に交差するように配置されたビット線対と、
前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、
前記ビット線対をプリチャージ及びイコライズするビット線プリチャージイコライズ回路とを具備し、
テストモード時に、外部信号をトリガとする内部活性化信号がプリチャージ状態となった時に、ワード線を非選択にし、且つ前記ビット線プリチャージイコライズ回路で前記ビット線対を一旦プリチャージ及びイコライズし、一定期間の遅延の後、前記ビット線プリチャージイコライズ回路をオフ状態にすることを特徴とする半導体記憶装置。
【請求項２】
前記一定期間の遅延は、前記ビット線対が同電位になり、充分にプリチャージ及びイコライズ動作が完了するまでの期間であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数のワード線と、
前記複数のワード線に交差するように配置されたビット線対と、
前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、
前記ビット線対をプリチャージ及びイコライズするビット線プリチャージイコライズ回路とを具備し、
テストモード時に、外部信号をトリガとする内部活性化信号がプリチャージ状態となった時に、ワード線を非選択にし、且つ前記ビット線プリチャージイコライズ回路で前記ビット線対を一旦プリチャージ及びイコライズし、一定期間の遅延の後、前記ビット線プリチャージイコライズ回路をオフ状態にし、その後、前記ビット線対の電位変化を検出してスクリーニングを行うことを特徴とする半導体記憶装置。
【請求項４】
複数のワード線と、
前記複数のワード線に交差するように配置されたビット線対と、
前記複数のワード線とビット線対にそれぞれ接続された複数のメモリセルと、
前記ビット線対をプリチャージ及びイコライズするためのビット線プリチャージ電位を発生するビット線プリチャージ電位発生回路と、
前記ビット線プリチャージ電位発生回路で発生したビット線プリチャージ電位を、前記ビット線対に印加してプリチャージ及びイコライズを行うビット線プリチャージイコライズ回路と、
前記ビット線プリチャージ電位発生回路と前記ビット線プリチャージイコライズ回路との間に設けられ、前記ビット線対のプリチャージ電流を制限する電流制限回路とを具備し、
アクティブ時に前記電流制限回路のコンダクタンスを上げ、スタンドバイ時に前記電流制限回路のコンダクタンスを下げることにより、前記ビット線対のプリチャージ電流を制御することを特徴とする半導体記憶装置。
【請求項５】
冗長用のビット線対と、前記冗長用ビット線対に接続された冗長用のメモリセルと、前記ビット線対または前記メモリセルに不良が発生したときに、前記冗長用のビット線対と前記冗長用のメモリセルに置換する冗長回路とを更に具備し、
前記ビット線対または前記メモリセルに不良が発生したときに、前記冗長回路によって置き換えられたビット線対に接続されている電流制限回路のコンダクタンスを下げることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記電流制限回路は、複数の電流制限素子を備え、
前記複数の電流制限素子のうち少なくとも１つの電流制限素子は常時オン状態を維持し、他の電流制限素子は制御信号によりコンダクタンスが制御されることを特徴とする請求項４または５に記載の半導体記憶装置。
【請求項７】
前記電流制限回路は、スタンドバイ状態の時にはオンし、アクティブ状態の時にはオフする電流制限素子を含むことを特徴とする請求項４または５に記載の半導体記憶装置。
【請求項８】
前記電流制限素子は、ゲート電圧が制御されることによりコンダクタンスが変化するＭＯＳトランジスタであることを特徴とする請求項６または７に記載の半導体記憶装置。
【請求項９】
複数のワード線と、
前記複数のワード線に交差するように配置された第１のビット線対と、
前記複数のワード線に交差するように配置され、且つ前記第１のビット線対に隣接して配置された第２のビット線対と、
前記第１，第２のビット線対に共通に使用されるセンスアンプと、
前記複数のワード線及び第１，第２のビット線対に接続された複数のメモリセルと、
前記第１のビット線対をプリチャージし、且つ前記第１のビット線対の電位をイコライズするための第１のビット線プリチャージ／イコライズ回路と、
前記第２のビット線対をプリチャージし、且つ前記第２のビット線対の電位をイコライズするための第２のビット線プリチャージ／イコライズ回路とを具備し、
テストモードにおいて外部信号をトリガとする内部活性化信号がプリチャージ状態となった時に、前記第１，第２のビット線プリチャージ／イコライズ回路で前記第１，第２のビット線対をプリチャージし、且つ前記第１，第２のビット線対の電位をイコライズし、一定期間の遅延の後、前記第１，第２のビット線プリチャージ／イコライズ回路をオフ状態にする
ことを特徴とするシェアードセンスアンプ方式の半導体記憶装置。
【請求項１０】
前記一定期間の遅延は、前記第１，第２のビット線対が同電位になり、且つプリチャージ／イコライズ動作が終了するまでの期間であることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記第１，第２のビット線プリチャージ／イコライズ回路がオフ状態に設定された後、前記第１，第２のビット線対の電位変動を検知してスクリーニング動作が実行されることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１２】
複数のワード線と、
前記複数のワード線に交差するように配置された第１のビット線対と、
前記複数のワード線に交差するように配置され、且つ前記第１のビット線対に隣接して配置された第２のビット線対と、
前記第１，第２のビット線対に対して共通に使用されるセンスアンプと、
前記複数のワード線及び第１，第２のビット線対に接続された複数のメモリセルと、
前記第１，第２のビット線対をプリチャージし、且つ前記第１，第２のビット線対の電位をイコライズするためのビット線プリチャージ電位を発生するビット線プリチャージ電位発生回路と、
前記ビット線プリチャージ電位発生回路で発生されたビット線プリチャージ電位を前記第１のビット線対に印加してプリチャージ及びイコライズを行う第１のビット線プリチャージ／イコライズ回路と、
前記ビット線プリチャージ電位発生回路で発生されたビット線プリチャージ電位を前記第２のビット線対に印加してプリチャージ及びイコライズを行う第２のビット線プリチャージ／イコライズ回路と、
前記第１のビット線対を流れるプリチャージ電流を制限するために、前記ビット線プリチャージ電位発生回路と前記第１のビット線プリチャージ／イコライズ回路の間に配置された第１の電流制限回路と、
前記第２のビット線対を流れるプリチャージ電流を制限するために、前記ビット線プリチャージ電位発生回路と前記第２のビット線プリチャージ／イコライズ回路の間に配置された第２の電流制限回路とを具備し、
前記第１，第２のビット線対に対するプリチャージ電流は、アクティブ時において前記第１，第２の電流制限回路のコンダクタンスが増加することにより制御され、且つスタンバイ時において前記第１，第２の電流制限回路のコンダクタンスが減少することにより制御される
ことを特徴とするシェアードセンスアンプ方式の半導体記憶装置。
【請求項１３】
冗長ビット線対と、前記冗長ビット線対に接続された冗長メモリセルと、前記第１，第２のビット線対及びメモリセルの少なくともいずれか１つに欠陥が生じたときに、前記冗長ビット線対及び冗長メモリセルに置換するための冗長回路とを更に具備し、
前記第１，第２のビット線対及びメモリセルの少なくともいずれか１つに欠陥が生じたときに、前記冗長回路によって置き換えられた対応する前記第１，第２のビット線対の１つに接続された前記第１，第２の電流制限回路の１つのコンダクタンスを下げることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記第１の電流制限回路は、前記第１のビット線プリチャージ電位発生回路と前記第１のビット線プリチャージ／イコライズ回路との間に配置され、前記第１のビット線対へのプリチャージ電流を制限するために使用される複数の第１の電流制限素子を含み、
前記第２の電流制限回路は、前記第２のビット線プリチャージ電位発生回路と前記第２のビット線プリチャージ／イコライズ回路との間に配置され、前記第２のビット線対へのプリチャージ電流を制限するために使用される複数の第２の電流制限素子を含み、
前記複数の第１の電流制限素子の少なくとも１つが常時オン状態を維持し、他の第１の電流制限素子のコンダクタンスは制御信号により制御され、
且つ前記複数の第２の電流制限素子の少なくとも１つが常時オン状態を維持し、他の第２の電流制限素子のコンダクタンスは制御信号によって制御されることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１５】
前記第１，第２の電流制限回路はそれぞれ、スタンバイ状態においてオフ状態に設定され、アクティブ状態においてオン状態に設定される電流制限素子を含むことを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１６】
前記第１，第２の電流制限回路はそれぞれ、ゲート電圧が制御されることによりコンダクタンスが変化するＭＯＳトランジスタを含むことを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１７】
テストモードにおいて外部信号をトリガとする内部活性化信号により特定されるプリチャージ動作の時に、ビット線プリチャージ／イコライズ回路を使用することによりビット線対をプリチャージし、且つ前記ビット線対の電位をイコライズし、
一定期間の遅延の後、ビット線プリチャージ／イコライズ回路をオフ状態に設定し、
ビット線対の電位の変動を検出する
ことを特徴とするシェアードセンスアンプ方式を使用する半導体記憶装置のスクリーニング方法。
【請求項１８】
外部からの活性化信号に同期して変動する内部活性化信号によりアクティブ状態が得られた時、プリチャージ／イコライズ動作を実行させるために第１，第２の電流制限素子を介してビット線対に第１のプリチャージ電流を供給し、
センスアンプが活性化する前にプリチャージ／イコライズ動作を開放し、第２の電流制限素子をオフにし、且つ次のサイクルのアクティブ動作までプリチャージ／イコライズ動作を実行させるために前記第１の電流制限素子を介して前記ビット線対に前記第１のプリチャージ電流より小さい第２のプリチャージ電流を供給する
ことを特徴とするシェアードセンスアンプ方式を使用する半導体記憶装置のスタンバイ電流を減少させる方法。
【請求項１９】
テストモードにおいてテスト制御信号により特定されるスクリーニング動作の時に、前記第２の電流制限素子をオフにし、プリチャージ／イコライズ動作を実行させるために前記ビット線対に前記第２のプリチャージ電流を供給することを特徴とする請求項１８に記載の半導体記憶装置のスタンバイ電流を減少させる方法。