(57)【要約】【課題】ゲート電極またはゲート配線あるいはその両方を低抵抗にすることができ、また、ＣＭＩＳ回路においても閾値電圧の制御が可能になる半導体装置及びその製造方法の提供を目的とするものである。【解決手段】埋込み酸化層１に突出するように形成されたソース領域２ａ、チャネル領域２及びドレイン領域２ｂとなるシリコン層と、チャネル領域２をゲート絶縁膜３を介して３方向から覆うゲート電極４とを有するＦＥＴ、ゲート電極４の突出方向面が露出するように上記シリコン層を埋設する層間絶縁膜５、露出したゲート電極４の突出方向の面に電気的に接続されたゲート配線６を備えたものとする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となるシリコン層と、上記シリコン層表面に形成された絶縁膜と、上記チャネル領域を上記絶縁膜を介して３方向から覆うゲート電極とを有するＦＥＴ、
上記ゲート電極の突出方向の面が露出するように上記シリコン層を埋設する層間絶縁膜、
上記露出したゲート電極の突出方向の面に電気的に接続されたゲート配線、を備えたことを特徴とする半導体装置。
【請求項２】
上記ゲート電極が、シリコンまたはシリコンとゲルマニウムとの合金からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記ゲート電極が、金属シリサイドからなることを特徴とする請求項１記載の半導体装置。
【請求項４】
上記ゲート電極が、金属からなることを特徴とする請求項１記載の半導体装置。
【請求項５】
基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となる第１のシリコン層と、上記第１のシリコン層の表面に形成された第１の絶縁膜と、上記第１のシリコン層のチャネル領域を上記第１の絶縁膜を介して３方向から覆う第１のゲート電極とを有するＮＭＩＳ領域のＦＥＴ、
上記基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となる第２のシリコン層と、上記第２のシリコン層の表面に形成された第２の絶縁膜と、上記第２のシリコン層のチャネル領域を上記第２の絶縁膜を介して３方向から覆う第２のゲート電極とを有するＰＭＩＳ領域のＦＥＴ、
上記第１及び第２のゲート電極の突出方向面が露出するように上記ＮＭＩＳ領域のＦＥＴ及びＰＭＩＳ領域のＦＥＴを埋設する層間絶縁膜、
上記露出した第１のゲート電極の突出方向の面に電気的に接続されたゲート配線及び第２のゲート電極の突出方向の面に電気的に接続されたゲート配線、を備えたことを特徴とする半導体装置。
【請求項６】
上記第１のゲート電極と上記第２のゲート電極とが、互いに仕事関数が異なる金属シリサイドからなることを特徴とする請求項５記載の半導体装置。
【請求項７】
上記第１のゲート電極と上記第２のゲート電極とが、互いに仕事関数が異なる金属からなることを特徴とする請求項５記載の半導体装置。
【請求項８】
上記絶縁膜が高誘電率膜であることを特徴とする請求項１または５記載の半導体装置。
【請求項９】
基板上のシリコン層をパターニングして上記基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＦＥＴを形成する第１の工程、
上記パターニングしたシリコン層表面に絶縁膜を形成する第２の工程、
上記チャネル領域の３方向を上記絶縁膜を介して覆うゲート電極を形成する第３の工程、
層間絶縁膜を成膜する第４の工程、
上記層間絶縁膜を平坦化し、上記ゲート電極の突出方向の面を上記層間絶縁膜から露出させる第５の工程、
導電性膜を成膜し、パターニングして上記露出したゲート電極の突出方向の面と電気的に接続されたゲート配線を形成する第６の工程、を備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
第３の工程で形成するゲート電極をポリシリコンまたはアモルファスシリコンとし、上記第５の工程の後、上記第６の工程の前に、金属膜を成膜し、熱処理を施すことによって上記ポリシリコンまたはアモルファスシリコンと上記金属膜とを反応させて上記ゲート電極を金属シリサイドにすることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
上記第２の工程の後、上記第３の工程の前に、上記ＦＥＴを埋め込むポリシリコンまたはアモルファスシリコンを成膜し、成膜した上記ポリシリコンまたはアモルファスシリコンを平坦化し、上記第３の工程において上記平坦化したポリシリコンまたはアモルファスシリコンをパターニングすることにより、上記ゲート電極を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
上記第５の工程の後、上記第６の工程の前に、上記ポリシリコンまたはアモルファスシリコンを除去し、除去した部分及び上記層間絶縁膜上に導電性膜を成膜することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
第３の工程で形成するゲート電極をポリシリコンまたはアモルファスシリコンとし、上記第５の工程の後、上記第６の工程の前に、上記ポリシリコンまたはアモルファスシリコンを除去し、除去した部分及び上記層間絶縁膜上に導電性膜を成膜することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
上記ポリシリコンまたはアモルファスシリコンを除去する際に上記絶縁膜を除去し、上記除去した部分に導電性膜を成膜する前に、上記パターニングしたシリコン層表面に新たな絶縁膜を形成することを特徴とする請求項１２または１３記載の半導体装置の製造方法。
【請求項１５】
上記第１の工程の前に上記シリコン層上にエッチングマスク膜を成膜し、上記第１の工程において上記エッチングマスク膜とともにシリコン層をパターニングし、上記第５の工程の後、上記第６の工程の前に、上記ゲート電極、上記パターニングしたエッチングマスク膜及び上記絶縁膜を除去し、上記パターニングしたシリコン層表面に新たな絶縁膜を形成し、上記除去した部分及び上記層間絶縁膜上に導電性膜を成膜することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１６】
上記導電性膜が金属膜であることを特徴とする請求項１２ないし１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
上記層間絶縁膜が、シリコン窒化膜であることを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１８】
上記第１の工程の前に上記シリコン層上にエッチングマスク膜を成膜し、上記第１の工程において上記エッチングマスク膜とともにシリコン層をパターニングした後、上記第２の工程の前に、上記エッチングマスク膜を除去することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１９】
基板上のシリコン層をパターニングして上記基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＮＭＩＳ領域及びＰＭＩＳ領域のシリコン層を形成する第１の工程、
上記パターニングしたシリコン層表面に絶縁膜を形成しする第２の工程、
上記チャネル領域の３方向を上記絶縁膜を介して覆うポリシリコンまたはアモルファスシリコンからなるゲート電極を形成する第３の工程、
層間絶縁膜を成膜する第４の工程、
上記層間絶縁膜を平坦化し、上記ゲート電極の突出方向の面を上記層間絶縁膜から露出させる第５の工程、
上記ＮＭＩＳ領域またはＰＭＩＳ領域の一方のゲート電極をシリサイド防止膜で被覆し、さらに、第１の金属膜で他方のゲート電極を被覆し、熱処理によって上記第１の金属膜と上記他方のゲート電極のポリシリコンまたはアモルファスシリコンとを反応させて上記他方のゲート電極を金属シリサイドにする第６の工程、
上記シリサイド防止膜を除去して、上記ＮＭＩＳ領域またはＰＭＩＳ領域の上記他方のゲート電極をシリサイド防止膜で被覆し、さらに、上記第１の金属膜とは異なる種類の第２の金属膜で上記一方のゲート電極を被覆し、熱処理によって上記第２の金属膜と上記一方のゲート電極のポリシリコンまたはアモルファスシリコンとを反応させて上記一方のゲート電極を金属シリサイドにする第７の工程、
導電性膜を成膜し、パターニングして上記露出した各ゲート電極の突出方向の面と電気的に接続されたゲート配線を形成する第８の工程、を備えたことを特徴とする半導体装置の製造方法。
【請求項２０】
上記シリサイド防止膜は、シリコン酸化膜、シリコン窒化膜またはＴｉＮ膜であることを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
基板上のシリコン層をパターニングして上記基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＮＭＩＳ領域及びＰＭＩＳ領域のシリコン層を形成する第１の工程、
上記パターニングしたシリコン層表面に絶縁膜を形成する第２の工程、
上記チャネル領域の３方向を上記絶縁膜を介して覆うポリシリコンまたはアモルファスシリコンからなるダミーゲート電極を形成する第３の工程、
層間絶縁膜を成膜する第４の工程、
上記層間絶縁膜を平坦化し、上記ダミーゲート電極の突出方向の面を上記層間絶縁膜から露出させる第５の工程、
上記ＮＭＩＳ領域のＦＥＴまたはＰＭＩＳ領域の一方のダミーゲート電極を第１のエッチングマスクで被覆し、他方のダミーゲート電極を除去し、上記第１のエッチングマスクを除去し、上記他方のダミーゲート電極を除去した部分に第１の金属膜を埋め込み、ゲート電極を形成する第６の工程、
上記ＮＭＩＳ領域またはＰＭＩＳ領域の上記他方のダミーゲート電極を第２のエッチングマスクで被覆し、上記一方のダミーゲート電極を除去し、上記第２のエッチングマスクを除去し、上記一方のゲート電極を除去した部分に上記第１の金属膜とは異なる種類の第２の金属膜を埋め込み、ゲート電極を形成する第７の工程、
導電性膜を成膜し、パターニングして上記露出した各ゲート電極の突出方向の面と電気的に接続されたゲート配線を形成する第８の工程、を備えたことを特徴とする半導体装置の製造方法。
【請求項２２】
上記第６の工程及び上記第７の工程において、上記ゲート電極を除去後、上記絶縁膜を除去した後、上記第１及び第２の金属を埋め込む前に、新たな絶縁膜を上記パターニングしたシリコン層表面に形成することを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２３】
上記新たな絶縁膜が、高誘電率膜であることを特徴とする請求項１３ないし１５または２２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関し、特に、電界効果トランジスタの電極配線構造及びその形成方法に関するものである。
【０００２】
【従来の技術】
半導体集積回路に用いられているＭＩＳＦＥＴ（金属−絶縁物−半導体電界効果トランジスタ）は、素子寸法の微細化、特に、ゲート長の縮小によって高密度集積化と駆動力の増大を同時に達成してきた。しかしながら、従来のトレンドにしたがったプレーナ型の素子では、微細化とともに、高速化、低消費電力化するという課題を満足させる技術を確立するのが困難になりつつある。このような課題を達成させる技術として、近年、ＦｉｎＦＥＴが活発に研究されつつある。
【０００３】
従来のプレーナ型ＦＥＴは、単結晶Ｓｉ表面上に形成したチャネル上部に、ゲート絶縁膜を介してゲート電極を形成するものであるが、ＦｉｎＦＥＴは、基板上に形成されたチャネルを、ゲート絶縁膜を介して横方向から両側を挟み込むダブルゲートを有する構造で、主にＳＯＩ層で構成する例が報告されている。
【０００４】
例えば、埋込み酸化膜上のＳＯＩ（Ｓｉ）層にシリコン酸化膜、シリコン窒化膜の２層構造のハードマスクを形成し、このハードマスクの開口部にあるＳＯＩ層をエッチングすることによって、ソース領域−チャネル領域−ドレイン領域を構成する半導体層領域を形成する。その後、エッチングダメージ除去及びチャネル層の薄膜化を行うために、犠牲酸化を行い、さらに、犠牲酸化層を除去する。
その後、ゲート酸化膜を熱酸化等によって形成し、ポリシリコン等の導電性膜を形成し、パターニングすることによってゲート電極を形成する。この方法によって、ゲート長が１０ｎｍといった微細なゲート電極が形成される。通常微細なゲート電極を形成する場合、最も微細加工技術が発達したポリシリコンやアモルファスシリコンを用いる（例えば、非特許文献１参照）。
【０００５】
【非特許文献１】
Ｂｉｎ  Ｙｕ，Ｌｅｌａｎｄ  Ｃｈａｎｇ，ｅｔ  ａｌ，「ＦｉｎＦＥＴ  Ｓｃａｌｉｎｇ  ｔｏ  １０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ，」ＩＥＤＭ
Ｔｅｃｈ．Ｄｉｇ．，Ｄｅｃ．２００２、ｐｐ２５１−２５４
【０００６】
【発明が解決しようとする課題】
従来、ゲート配線の抵抗上昇を防止するため、サリサイド法が使用されているが、ゲート長１０ｎｍ以下が用いられる世代のデバイスでは、更にゲート電極及び配線の抵抗を低くすることが必要とされる。
【０００７】
金属膜をゲート電極に用いる場合、耐酸化性、耐薬品性が要求される上、パターニング技術においては、実績のあるポリシリコンのパターニング技術に比べると、まだ確立されていないという問題がある。
【０００８】
また、金属膜または金属シリサイド膜をゲート電極に形成する場合、ＣＭＩＳ回路のようにＰＭＩＳとＮＭＩＳのＦＥＴを両方具備するするため、閾値電圧の最適化を必要とするが、ポリシリコン電極のように閾値電圧の制御ができないという問題がある。
【０００９】
本発明は、上記のような問題を解決するものであり、ゲート電極またはゲート配線あるいはその両方を低抵抗にすることができる半導体装置及びその製造方法の提供を目的とするものである。
【００１０】
また、ＣＭＩＳ回路においても閾値電圧の制御が可能になる半導体装置及びその製造方法の提供を目的とするものである。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置は、基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となるシリコン層と、上記シリコン層表面に形成された絶縁膜と、上記チャネル領域を上記絶縁膜を介して３方向から覆うゲート電極とを有するＦＥＴ、
上記ゲート電極の突出方向の面が露出するように上記シリコン層を埋設する層間絶縁膜、
上記露出したゲート電極の突出方向の面に電気的に接続されたゲート配線、を備えたものである。
【００１２】
また、基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となる第１のシリコン層と、上記第１のシリコン層の表面に形成された第１の絶縁膜と、上記第１のシリコン層のチャネル領域を上記第１の絶縁膜を介して３方向から覆う第１のゲート電極とを有するＮＭＩＳ領域のＦＥＴ、
上記基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となる第２のシリコン層と、上記第２のシリコン層の表面に形成された第２の絶縁膜と、上記第２のシリコン層のチャネル領域を上記第２の絶縁膜を介して３方向から覆う第２のゲート電極とを有するＰＭＩＳ領域のＦＥＴ、
上記第１及び第２のゲート電極の突出方向面が露出するように上記ＮＭＩＳ領域のＦＥＴ及びＰＭＩＳ領域のＦＥＴを埋設する層間絶縁膜、
上記露出した第１のゲート電極の突出方向の面に電気的に接続されたゲート配線及び第２のゲート電極の突出方向の面に電気的に接続されたゲート配線、を備えたものである。
【００１３】
本発明に係る半導体装置の製造方法は、基板上のシリコン層をパターニングして上記基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＦＥＴを形成する第１の工程、
上記パターニングしたシリコン層表面に絶縁膜を形成する第２の工程、
上記チャネル領域の３方向を上記絶縁膜を介して覆うゲート電極を形成する第３の工程、
層間絶縁膜を成膜する第４の工程、
上記層間絶縁膜を平坦化し、上記ゲート電極の突出方向の面を上記層間絶縁膜から露出させる第５の工程、
導電性膜を成膜し、パターニングして上記露出したゲート電極の突出方向の面と電気的に接続されたゲート配線を形成する第６の工程、を備えたものである。
【００１４】
また、基板上のシリコン層をパターニングして上記基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＮＭＩＳ領域及びＰＭＩＳ領域のシリコン層を形成する第１の工程、
上記パターニングしたシリコン層表面に絶縁膜を形成しする第２の工程、
上記チャネル領域の３方向を上記絶縁膜を介して覆うポリシリコンまたはアモルファスシリコンからなるゲート電極を形成する第３の工程、
層間絶縁膜を成膜する第４の工程、
上記層間絶縁膜を平坦化し、上記ゲート電極の突出方向の面を上記層間絶縁膜から露出させる第５の工程、
上記ＮＭＩＳ領域またはＰＭＩＳ領域の一方のゲート電極をシリサイド防止膜で被覆し、さらに、第１の金属膜で他方のゲート電極を被覆し、熱処理によって上記第１の金属膜と上記他方のゲート電極のポリシリコンまたはアモルファスシリコンとを反応させて上記他方のゲート電極を金属シリサイドにする第６の工程、
上記シリサイド防止膜を除去して、上記ＮＭＩＳ領域またはＰＭＩＳ領域の上記他方のゲート電極をシリサイド防止膜で被覆し、さらに、上記第１の金属膜とは異なる種類の第２の金属膜で上記一方のゲート電極を被覆し、熱処理によって上記第２の金属膜と上記一方のゲート電極のポリシリコンまたはアモルファスシリコンとを反応させて上記一方のゲート電極を金属シリサイドにする第７の工程、
導電性膜を成膜し、パターニングして上記露出した各ゲート電極の突出方向の面と電気的に接続されたゲート配線を形成する第８の工程、を備えたものである。
【００１５】
また、基板上のシリコン層をパターニングして上記基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＮＭＩＳ領域及びＰＭＩＳ領域のシリコン層を形成する第１の工程、
上記パターニングしたシリコン層表面に絶縁膜を形成する第２の工程、
上記チャネル領域の３方向を上記絶縁膜を介して覆うポリシリコンまたはアモルファスシリコンからなるダミーゲート電極を形成する第３の工程、
層間絶縁膜を成膜する第４の工程、
上記層間絶縁膜を平坦化し、上記ダミーゲート電極の突出方向の面を上記層間絶縁膜から露出させる第５の工程、
上記ＮＭＩＳ領域のＦＥＴまたはＰＭＩＳ領域の一方のダミーゲート電極を第１のエッチングマスクで被覆し、他方のダミーゲート電極を除去し、上記第１のエッチングマスクを除去し、上記他方のダミーゲート電極を除去した部分に第１の金属膜を埋め込み、ゲート電極を形成する第６の工程、
上記ＮＭＩＳ領域またはＰＭＩＳ領域の上記他方のダミーゲート電極を第２のエッチングマスクで被覆し、上記一方のダミーゲート電極を除去し、上記第２のエッチングマスクを除去し、上記一方のゲート電極を除去した部分に上記第１の金属膜とは異なる種類の第２の金属膜を埋め込み、ゲート電極を形成する第７の工程、
導電性膜を成膜し、パターニングして上記露出した各ゲート電極の突出方向の面と電気的に接続されたゲート配線を形成する第８の工程、を備えたものである。
【００１６】
【発明の実施の形態】
実施の形態１．
図１は、本発明に係る半導体装置の実施の形態１を示す断面図（ａ）及び平面図（ｂ）であり、断面図（ａ）は平面図（ｂ）のＡ−Ａ断面を示している。
【００１７】
図１（ｂ）に示したように、埋込み酸化層１（基板）上にソース領域２ａ、チャネル領域２及びドレイン領域２ｂが突出したフィン型のシリコン（Ｓｉ）が形成されている。図１（ａ）に示したように、チャネル領域２の周囲（３方向の面）にはゲート絶縁膜３及びチャネル領域２の上部に形成されたハードマスク１０を介してポリシリコンまたはアモルファスシリコンからなるゲート電極４が形成されている。ゲート電極４は層間絶縁膜５に埋め込まれ、上面が層間絶縁膜５から露出しており、層間絶縁膜５上にゲート電極４の露出面に接続された金属からなるゲート配線６が形成されている。なお、埋込み酸化層１に代えてシリコン基板としてもよい。
【００１８】
この構成によれば、ゲート電極４とゲート電極４に接続されるゲート配線６とを独立に形成することができるので、ゲート配線６の抵抗を任意に低抵抗化することができる。
【００１９】
また、層間絶縁膜５を平坦化し、平坦化した層間絶縁膜５上にゲート配線６を形成することができるので、ゲート配線６のパターニングを容易に行うことができる。
【００２０】
図２及び図３は、本実施の形態の半導体装置を製造する製造工程を示す断面図である。同図に基づき製造方法を説明する。
【００２１】
まず、埋込み酸化膜１上のシリコン層２５にシリコン酸化膜２６、シリコン窒化膜２７の２層構造のハードマスクを形成し、このハードマスクの開口部にあるシリコン層２５をエッチングすることによって、ソース領域−チャネル領域−ドレイン領域を構成する半導体層領域が形成される。図２（ｂ）は、形成された半導体層領域を示している。
【００２２】
次に、図２（ａ）に示したように、シリコン窒化膜２７上にソース領域−チャネル領域−ドレイン領域に対応するフォトレジスト２８を形成し、図２（ｂ）に示したように、フォトレジスト２８をマスクとしてシリコン酸化膜２６、シリコン窒化膜２７及びシリコン層２５をエッチングしてソース領域−チャネル領域２−ドレイン領域を形成する。
【００２３】
次に、図２（ｃ）に示したように、エッチングダメージ除去及びチャネル層の薄膜化を行うために、犠牲酸化を行って犠牲酸化層２９を形成し、さらに、図２（ｄ）に示したように、犠牲酸化層２９を除去する。
【００２４】
次に、図２（ｅ）に示したように、ゲート酸化膜３を熱酸化等によって形成する。以上、上記非特許文献１に記載された方法と同様の方法によって、ゲート長が１０ｎｍといった微細なフィン型のゲート電極が形成される。
【００２５】
次に、図３（ａ）に示したように、チャネル領域２の周囲に、ゲート酸化膜３及びハードマスク１０（図２におけるシリコン酸化膜２６）を介してポリシリコン膜またはアモルファスシリコン膜をＣＶＤ法により５０〜１００ｎｍ形成し、チャネル領域２の幅Ｌにパターニングしてゲート電極４を形成する。
【００２６】
幅Ｌは、チャネル領域２であるシリコン層の膜厚、ゲート絶縁膜３の膜厚の２倍、ゲート電極４の膜厚の２倍を加えた値に、リソグラフィーの重ね合わせ精度を考慮した値の２倍を加えた値とする。また、幅Ｌと垂直方向の値（高さ）はゲート長の値とする。例えば、シリコン層の膜厚が１０ｎｍ、ゲート絶縁膜３の膜厚が１．７ｎｍ、ポリシリコン膜の膜厚が５０ｎｍ、リソグラフィーの重ね合わせ精度が３０ｎｍであれば、Ｌは１７３．４ｎｍとする。
【００２７】
次に、図３（ｂ）に示したように、層間絶縁膜５であるシリコン酸化膜をＣＶＤ法等により形成し、ＣＭＰ法（化学機械研磨法）により平坦化し、ゲート電極４の上面を露出させる。
【００２８】
次に、図３（ｃ）に示したように、スパッタ法またはＣＶＤ法により金属膜、例えば、Ｗ（タングステン）、Ａｌ−Ｃｕ合金（アルミニウム−銅合金）、Ｃｕを成膜し、パターニングして金属膜からなる低抵抗なゲート配線６を形成する。
【００２９】
なお、図３（ｃ）において金属膜を形成する際に、通常行われる通り、金属膜の下部にＴｉＮ（窒化チタン）膜、ＴｉＮとＴｉとの積層膜、ＴａＮ（窒化タンタル）膜、またはＴａＮとＴａとの積層膜を成膜してもよい。
【００３０】
また、図３（ａ）において、ポリシリコン、アモルファスシリコンの代わりにシリコンとゲルマニウムとの合金を用いてもよい。
【００３１】
以上のように、本実施の形態における製造方法は、ゲート電極４とゲート電極４に接続されるゲート配線６とを独立に形成するので、ゲート配線６の抵抗を任意に低抵抗化することができる。
【００３２】
また、層間絶縁膜５を平坦化し、平坦化した層間絶縁膜５上にゲート配線６を形成するので、ゲート配線６のパターニングを容易に行うことができる。
【００３３】
なお、本実施の形態では埋込み酸化層１上にフィン型ＦＥＴを形成する例を示したが、シリコン基板上にフィン型ＦＥＴを形成してもよい。
【００３４】
実施の形態２．
上記実施の形態１ではゲート電極４としてポリシリコンまたはアモルファスシリコンを使用したが、ポリシリコンまたはアモルファスシリコンの空乏化はトランジスタの性能向上の妨げになる。そこで、空乏化を防止するために、ゲート電極４をポリシリコン、アモルファスシリコンに代えて金属シリサイドとする。
【００３５】
図４は、本実施の形態の半導体装置を製造する製造工程を示す断面図である。
同図に基づきゲート電極４にポリシリコンを用いた場合の製造方法を説明する。
【００３６】
上記実施の形態１と同様に図３（ｂ）までの工程を経た後、図４（ａ）に示したように、金属膜７、例えば、コバルト、ニッケル、チタン、タンタル、バナジウム、白金等、またはこれらの合金膜を、例えば、ＰＶＤ法により１０〜３０ｎｍ成膜する。
【００３７】
次に、熱処理を行う。熱処理は、例えば、４００〜６００℃、６０秒、窒素ガスまたは不活性ガス雰囲気中で加熱することによって行う。この熱処理によって、金属膜７とポリシリコン８が反応して金属シリサイド膜９が形成される。
【００３８】
金属膜７は、ポリシリコン８と接しない領域ではシリサイド化反応を生じないため、金属膜７として残存するので、酸、例えば、硫酸と過酸化水素水との混合液や塩酸と過酸化水素水との混合液により、未反応の金属膜７を除去する。これによって、図４（ｂ）に示したように、ポリシリコン８は金属シリサイド９に置換される。
【００３９】
この後、図４（ｃ）に示したように、スパッタ法またはＣＶＤ法により金属膜、例えば、Ｗ（タングステン）、Ａｌ−Ｃｕ合金（アルミニウム−銅合金）、Ｃｕ（銅）を成膜し、パターニングして金属膜からなる低抵抗なゲート配線６を形成する。
【００４０】
実施の形態３．
上記実施の形態１及び２において、例えば、ポリシリコンにパターニングを施す場合、ポリシリコンはチャネル領域２上に形成されているため、チャネル領域２の高さ、例えば、５０〜６０ｎｍの段差上でリソグラフィーを施すことになる。このような段差があるために、ポリシリコンのパターニングが困難になる。
【００４１】
図５は、本実施の形態の半導体装置を製造する製造工程を示す断面図である。
図５（ａ）に示したように、チャネル領域２を埋め込むようにポリシリコン８を厚く形成した後、ＣＭＰ法により平坦化する。ポリシリコン８の厚さは、少なくともチャネル領域２とハードマスク１０の総和より厚く形成する。例えば、チャネル領域２が５０ｎｍ、ハードマスク１０が３０ｎｍの場合、ポリシリコン８の厚さを１５０ｎｍとする。
【００４２】
次に、図５（ｂ）に示したように、平坦化されたポリシリコン８上にリソグラフィー技術によってフォトレジスト１１を形成し、フォトレジスト１１をマスクにしてポリシリコン８をパターニングする。なお、この時ポリシリコン８上にシリコン酸化膜またはシリコン窒化膜のハードマスクを形成し、その上にフォトレジストを形成してもよい。
【００４３】
次に、図５（ｃ）に示したように、ＣＶＤ法によりシリコン酸化膜を成膜し、ＣＭＰ法により平坦化し、ポリシリコン８の上面が露出するように層間絶縁膜５を形成する。
【００４４】
以降の工程は、上記実施の形態１と同様にゲート配線を形成する。あるいは上記実施の形態２と同様にポリシリコン８を金属シリサイド化した後ゲート配線を形成する。
【００４５】
本実施の形態によれば、平坦化されたポリシリコン８上でリソグラフィー技術を施すことができるので、ポリシリコン８のパターニングが容易にできる。
【００４６】
実施の形態４．
本実施の形態では、ゲート電極４のポリシリコン等における空乏化を防止し、かつ、低抵抗化するため、ポリシリコンに代えて金属膜を用いる。
【００４７】
上記実施の形態２では、ポリシリコンに代えて金属シリサイドを用いたが、金属膜を用いることによって更に低抵抗化することができる。
【００４８】
図６は、本実施の形態の半導体装置を製造する製造工程を示す断面図である。図５（ｃ）に示したように、ポリシリコン８を形成した後、図６（ａ）に示したように、ポリシリコン８をドライエッチング法により除去する。この時、ポリシリコン８を除去するのが目的であるので、異方性エッチングを必要とせず、等方性エッチングであってもよい。
【００４９】
次に、図６（ｂ）に示したように、ＣＶＤ法によってＴｉＮ膜１２ａとＷ膜１２ｂとの２層膜からなる金属膜１２を、ポリシリコン８を除去した領域及び層間絶縁膜５上に埋め込む。
【００５０】
Ｗはシリコン酸化膜からなる層間絶縁膜５との密着性に乏しいため、密着層としてＴｉＮ膜１２ａをＷ膜１２ｂ下に形成する。また、ＴｉＮはシリコン酸化膜からなるゲート絶縁膜３と反応しないので、ゲート絶縁膜３の劣化も生じない。
Ｗ膜の下地膜としてはＴｉＮの他、シリコン酸化膜との密着性がよく、ゲート絶縁膜３と反応しない金属または金属化合物であれば使用することができる。
【００５１】
次に、図６（ｃ）に示したように、リソグラフィー技術によって金属膜１２をパターニングしてゲート配線を形成する。
【００５２】
上記本実施の形態は、図５（ｃ）の工程の後、ポリシリコン８を除去する工程について説明したが、図７（ａ）に示すように、図３（ｂ）の工程の後、ポリシリコンからなるゲート電極４を除去するようにしてもよい。この後の工程は図６と同様の工程を経て、図７（ｂ）に示したゲート電極４及びゲート配線６が得られる。
【００５３】
実施の形態５．
上記実施の形態１ないし４では、ゲート絶縁膜３として熱酸化膜を用いた。本実施の形態では、更にゲート絶縁膜の実効的薄膜化を狙い、高誘電率膜を用いるものである。
【００５４】
図８は、本実施の形態の高誘電率膜を形成する工程を示す断面図である。図６（ａ）の工程または図７（ａ）の工程の後、図８（ａ）に示したように、シリコン酸化膜からなるゲート酸化膜３を、例えば、フッ酸を用いて除去する。
【００５５】
次に、図８（ｂ）に示したように、ＣＶＤ法により誘電率の高い絶縁膜、例えば、ハフニウム酸化膜、アルミナ膜、ハフニウムシリコン酸化膜、またはタンタル酸化膜等の高誘電率膜１３を形成する。
【００５６】
この後、図６（ｂ）及び（ｃ）に示した工程によって、ゲート電極４及びゲート配線６を形成する。
【００５７】
本実施の形態では、ゲート絶縁膜に高誘電率膜１３を用いているので、ゲート絶縁膜の実効的薄膜化が可能になる。
【００５８】
実施の形態６．
上記実施の形態１ないし５では、ハードマスク１０を残置した。本実施の形態では、ハードマスク１０を除去し、チャネル領域２の上部もゲート電極４で囲み、チャネルの電界を制御し、トランジスタの性能向上を図るものである。
【００５９】
図９は、本実施の形態の製造工程を示す断面図である。図９（ａ）に示したように、図５（ｃ）の工程において、シリコン酸化膜に代えてシリコン窒化膜からなる層間絶縁膜１４をＣＶＤ法によって形成し、ＣＭＰ法によって平坦化し、ポリシリコンからなるゲート電極４の上面を露出させる。
【００６０】
次に、図９（ｂ）に示したように、ポリシリコンからなるゲート電極４、ハードマスク１０及びゲート絶縁膜３をフッ酸等で除去する。
【００６１】
次に、図９（ｃ）に示したように、ＣＶＤ法により、シリコン酸化膜または高誘電率膜からなるゲート絶縁膜１５を形成する。
【００６２】
その後、図６（ｂ）及び（ｃ）に示した工程によって、金属膜からなるゲート電極４及びゲート配線６を形成する。
【００６３】
実施の形態７．
上記実施の形態１ないし６では、ハードマスク１０を残置したままポリシリコンからなるゲート電極４形成したが、ハードマスク１０を除去した後、ポリシリコンからなるゲート電極４形成してもよい。
【００６４】
図１０は、本実施の形態のハードマスク１０を除去した後の工程を示す断面図である。図２（ｄ）の工程の後、ドライエッチング法により、ハードマスク１０を除去する。
【００６５】
次に、図１０（ａ）に示したように、熱酸化法やＣＶＤ法によってゲート絶縁膜３を形成し、その後、ＣＶＤ法によりポリシリコンを成膜し、リソグラフィー及びエッチングの組合せによって、ポリシリコンからなるゲート電極４を形成する。
【００６６】
次に、図１０（ｂ）に示したように、シリコン酸化膜からなる層間絶縁膜５及びゲート配線６を、図３（ｂ）及び（ｃ）の工程と同様にして形成する。
【００６７】
本実施の形態によれば、上記実施の形態６よりも簡単な工程で、チャネル領域２の上部もゲート電極４で囲むことができる。
【００６８】
実施の形態８．
Ｎ型及びＰ型ＭＩＳトランジスタを含むＣＭＩＳ回路において、Ｎ型及びＰ型ＭＩＳトランジスタのゲート電極に同一の金属を用いると、両トランジスタのゲート電極の仕事関数が同一になるため、Ｎ型及びＰ型ＭＩＳトランジスタそれぞれの閾値を適正化することができない。
【００６９】
本実施の形態は、ＣＭＩＳ回路のＰＭＩＳとＮＭＩＳのＦＥＴを両方とも具備する回路において、金属シリサイドからなるゲート電極の閾値電圧を制御可能にする製造方法を提供するものである。
【００７０】
図１１及び１２は、本実施の形態の製造工程を示す断面図である。まず、図３または図５の工程においてＰＭＩＳ領域とＮＭＩＳ領域のＦＥＴを形成した後、図１１（ａ）に示したように、ＰＭＩＳ領域のゲート電極４の上面を覆い、ＮＭＩＳ領域のゲート電極４の上面が露出するようにシリサイド防止膜１６を形成する。シリサイド防止膜１６は、例えば、常圧ＣＶＤ法によりシリコン酸化膜を５０ｎｍ成膜し、リソグラフィー及びドライエッチングまたはウェットエッチングによって成膜したシリコン酸化膜のＮＭＩＳ領域を除去することによって形成する。
【００７１】
次に、図１１（ｂ）に示したように、第１の金属膜１７として、例えば、コバルト膜をＰＶＤ法により１０〜１５ｎｍ成膜する。
【００７２】
次に、４００〜６００℃で、６０秒間加熱する熱処理を施すことによって、ＮＭＩＳ領域のゲート電極４のポリシリコンと第１の金属膜１７のコバルトとを反応させ、図１１（ｃ）に示したように、ＮＭＩＳ領域のゲート電極をコバルトシリサイド膜からなる第１の金属シリサイド１８とし、未反応のコバルト膜及びシリサイド防止膜１６を、選択的に硫酸と過酸化水素水との混合液等により除去する。この時、ＰＭＩＳ領域ゲート電極４は、シリサイド防止膜１６によって、第１の金属膜１７のコバルトとの反応が防止される。
【００７３】
なお、第１の金属膜１７として、コバルトの他、ニッケル、白金を用いることができる。
【００７４】
次に、図１２（ａ）に示したように、シリサイド防止膜１６をＮＭＩＳ領域の第１の金属シリサイド１８上を覆い、ＰＭＩＳ領域のゲート電極４の上面が露出ように形成する。このシリサイド防止膜１６は、例えば、常圧ＣＶＤ法によりシリコン酸化膜を５０ｎｍ成膜し、リソグラフィー及びドライエッチングまたはウェットエッチングによって成膜したシリコン酸化膜のＰＭＩＳ領域のシリコン酸化膜を除去することによって形成する。
【００７５】
次に、第２の金属膜、例えば、チタン膜をＰＶＤ法によって１０〜１５ｎｍ成膜し、６００〜８００℃で６０秒間加熱する熱処理を施すことによってゲート電極４のポリシリコンと第２の金属膜のチタンとを反応させ、図１２（ｂ）に示したように、ゲート電極４をチタンシリサイドからなる第２の金属シリサイド１９とする。この時、ＮＭＩＳ領域の第１の金属シリサイド１８は、シリサイド防止膜１６によって、第２の金属膜のチタンとの反応が防止される。
【００７６】
なお、第２の金属膜は、チタンの他、タンタルあるいはタングステンを使用することができる。
【００７７】
また、シリサイド防止膜１６としては、シリコン酸化膜の他、シリコン窒化膜、窒化チタン（ＴｉＮ）のような化合物であってもよい。ＴｉＮの場合、金属膜をシリサイド化した後、選択的に金属膜を除去する工程で同時に除去することができる。
【００７８】
次に、未反応のチタン膜及びシリサイド防止膜１６を選択的に硫酸と過酸化水素水との混合液等により除去する。
【００７９】
次に、図１２（ｃ）に示したように、ゲート配線６を上記実施の形態１と同様にして形成する。
【００８０】
以上のように、本実施の形態によれば、ＮＭＩＳ領域ＰＭＩＳ領域で異なる材料からなるゲート電極を形成することができるので、仕事関数の異なる第１の金属シリサイド膜と第２の金属シリサイド膜をＮＭＩＳ及びＰＭＩＳのＦＥＴのゲート電極として任意に選択することにより、各導電型のＦＥＴの閾値電圧の制御が可能になる。
【００８１】
実施の形態９．
図１３及び図１４は本実施の形態の製造工程を示す断面図である。上記実施の形態８ではＮＭＩＳ及びＰＭＩＳのＦＥＴのゲート電極として金属シリサイド膜を用いる場合を示したが、本実施の形態では、金属シリサイド膜に代えて金属膜を用いるものである。
【００８２】
まず、図３または図５の工程においてＰＭＩＳ領域とＮＭＩＳ領域のＦＥＴを形成した後、図１３（ａ）に示したように、ＰＭＩＳ領域のゲート電極４の上面を覆い、ＮＭＩＳ領域のゲート電極４の上面が露出するようにリソグラフィー法によってフォトレジスト２０からなるエッチングマスクを形成し、ＮＭＩＳ領域のダミーゲート電極をエッチング法で除去する。
【００８３】
次に、フォトレジスト２０を除去した後、図１３（ｂ）に示したように、スパッタ法またはＣＶＤにより、ＮＭＩＳ用の第１の金属膜２１を成膜する。第１の金属膜２１として、例えば、タンタルを成膜する。第１の金属膜２１として、タンタルの他には、ハフニウム、マグネシウム、ジルコニウムまたはアルミニウムを用いることができる。
【００８４】
次に、図１３（ｃ）に示したように、ＣＭＰ法またはエッチバック法により、ＮＭＩＳ領域のゲート電極部のみに第１の金属膜２１を残す。
【００８５】
次に、図１４（ａ）に示したように、ＮＭＩＳ領域の第１の金属膜２１（ゲート電極）の上面を覆い、ＰＭＩＳ領域のゲート電極部の上面が露出するようにリソグラフィー法によってフォトレジスト２０からなるエッチングマスクを形成し、ＰＭＩＳ領域のゲート電極部をエッチング法で除去する。
【００８６】
次に、フォトレジスト２０を除去し、スパッタ法またはＣＶＤにより、ＰＭＩＳ用の第２の金属膜２２、例えば、タングステンを成膜し、図１４（ｂ）に示したように、ＣＭＰ法またはエッチバック法により、ＰＭＩＳ領域のゲート電極部のみに第２の金属膜２２を残す。
【００８７】
なお、第２の金属膜２２は、タングステンの他、ルテニウム、レニウムあるいは白金を用いることができる。
【００８８】
次に、図１４（ｃ）に示したように、ゲート配線６を上記実施の形態１と同様にして形成する。
【００８９】
以上のように、本実施の形態によれば、ＮＭＩＳ領域とＰＭＩＳ領域で異なる材料からなるゲート電極を形成することができるので、仕事関数の異なる第１の金属膜と第２の金属膜をＮＭＩＳ及びＰＭＩＳのＦＥＴのゲート電極として任意に選択することにより、各導電型のＦＥＴの閾値電圧の制御が可能になる。
【００９０】
実施の形態１０．
本実施の形態は、上記実施の形態９において、ゲート絶縁膜として高誘電率膜を形成するものである。
【００９１】
図１５〜図１７は本実施の形態の製造工程を示す断面図である。まず、図３または図５の工程においてＰＭＩＳ領域とＮＭＩＳ領域のＦＥＴを形成した後、図１５（ａ）に示したように、ＰＭＩＳ領域のゲート電極８の上面を覆い、ＮＭＩＳ領域のゲート電極の上面が露出するようにリソグラフィー法によってフォトレジスト２０からなるエッチングマスクを形成し、ＮＭＩＳ領域のダミーゲート電極をエッチング法で除去し、さらに、ゲート電極部のゲート絶縁膜をフッ酸等のウェットエッチングまたはＨＦガスによるドライエッチングにより除去する。
【００９２】
次に、フォトレジスト２０を除去した後、図１５（ｂ）に示したように、ＣＶＤ法により、ハフニウムオキサイド膜を１０〜５０ｎｍ厚さ成膜して、第１のゲート絶縁膜２３を形成する。
【００９３】
なお、第１のゲート絶縁膜２３は、ハフニウムオキサイドの他、ジルコニウムオキサイド、タンタルオキサイド、アルミニウムオキサイドあるいはこれらとシリコンとの化合物を用いることができる。
【００９４】
また、第１のゲート絶縁膜２３は、高誘電率膜と熱酸化法やプラズマ酸化法によるシリコン酸化膜との積層膜であってもよい。
【００９５】
次に、スパッタ法またはＣＶＤ法により、ＮＭＩＳ用の第１の金属膜を成膜し、図１５（ｃ）に示したように、ＣＭＰ法またはエッチバック法により、ＮＭＩＳ領域のゲート電極部のみに第１の金属膜２１を残す。
【００９６】
次に、ＮＭＩＳ領域の第１の金属膜２１の上面を覆い、ＰＭＩＳ領域のゲート電極４の上面が露出するようにリソグラフィー法によってフォトレジスト２０からなるエッチングマスクを形成し、図１６（ａ）に示したように、ＰＭＩＳ領域のゲート電極４をエッチング法で除去し、さらに、ゲート電極部のゲート絶縁膜をフッ酸等のウェットエッチングまたはＨＦガスによるドライエッチングにより除去する。
【００９７】
次に、フォトレジスト２０を除去し、図１６（ｂ）に示したように、ＣＶＤ法により、ハフニウムオキサイド膜を１０〜５０ｎｍ厚さ成膜して、第２のゲート絶縁膜２４を形成する。
【００９８】
なお、第２のゲート絶縁膜２４は、ハフニウムオキサイドの他、ジルコニウムオキサイド、タンタルオキサイド、アルミニウムオキサイドあるいはこれらとシリコンとの化合物を用いることができる。
【００９９】
また、第２のゲート絶縁膜２４は、高誘電率膜と熱酸化法やプラズマ酸化法によるシリコン酸化膜との積層膜であってもよい。
【０１００】
次に、スパッタ法またはＣＶＤにより、ＰＭＩＳ用の第２の金属膜２２、例えば、タングステンを成膜し、図１６（ｃ）に示したように、ＣＭＰ法またはエッチバック法により、ＰＭＩＳ領域のダミーゲート電極部のみに第２の金属膜２２を残す。
【０１０１】
なお、第２の金属膜２２は、タングステンの他、ルテニウム、レニウムあるいは白金を用いることができる。
【０１０２】
次に、図１７に示したように、ゲート配線６を上記実施の形態１と同様にして形成する。
【０１０３】
本実施の形態では、第１のゲート絶縁膜２３及び第２のゲート絶縁膜２４に高誘電率膜を用いているので、第１及び第２のゲート絶縁膜２３，２４の実効的薄膜化が可能になる。
【０１０４】
【発明の効果】
本発明に係る半導体装置によれば、基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となるシリコン層と、上記シリコン層表面に形成された絶縁膜と、上記チャネル領域を上記絶縁膜を介して３方向から覆うゲート電極とを有するＦＥＴ、
上記ゲート電極の突出方向の面が露出するように上記シリコン層を埋設する層間絶縁膜、
上記露出したゲート電極の突出方向の面に電気的に接続されたゲート配線を備えたものであるので、ゲート配線の抵抗を任意に低抵抗化することができる。
【０１０５】
また、基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となる第１のシリコン層と、上記第１のシリコン層の表面に形成された第１の絶縁膜と、上記第１のシリコン層のチャネル領域を上記第１の絶縁膜を介して３方向から覆う第１のゲート電極とを有するＮＭＩＳ領域のＦＥＴ、
上記基板上に突出するように形成されたソース領域、チャネル領域及びドレイン領域となる第２のシリコン層と、上記第２のシリコン層の表面に形成された第２の絶縁膜と、上記第２のシリコン層のチャネル領域を上記第２の絶縁膜を介して３方向から覆う第２のゲート電極とを有するＰＭＩＳ領域のＦＥＴ、
上記第１及び第２のゲート電極の突出方向面が露出するように上記ＮＭＩＳ領域のＦＥＴ及びＰＭＩＳ領域のＦＥＴを埋設する層間絶縁膜、
上記露出した第１のゲート電極の突出方向の面に電気的に接続されたゲート配線及び第２のゲート電極の突出方向の面に電気的に接続されたゲート配線、を備えたものであるので、ゲート配線の抵抗を任意に低抵抗化することができる。
【０１０６】
本発明に係る半導体装置の製造方法によれば、基板上のシリコン層をパターニングして上記基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＦＥＴを形成する第１の工程、
上記パターニングしたシリコン層表面に絶縁膜を形成する第２の工程、
上記チャネル領域の３方向を上記絶縁膜を介して覆うゲート電極を形成する第３の工程、
層間絶縁膜を成膜する第４の工程、
上記層間絶縁膜を平坦化し、上記ゲート電極の突出方向の面を上記層間絶縁膜から露出させる第５の工程、
導電性膜を成膜し、パターニングして上記露出したゲート電極の突出方向の面と電気的に接続されたゲート配線を形成する第６の工程、を備えたものであるので、ゲート配線の抵抗を任意に低抵抗化することができる。
【０１０７】
また、基板上のシリコン層をパターニングして上記基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＮＭＩＳ領域及びＰＭＩＳ領域のシリコン層を形成する第１の工程、
上記パターニングしたシリコン層表面に絶縁膜を形成しする第２の工程、
上記チャネル領域の３方向を上記絶縁膜を介して覆うポリシリコンまたはアモルファスシリコンからなるゲート電極を形成する第３の工程、
層間絶縁膜を成膜する第４の工程、
上記層間絶縁膜を平坦化し、上記ゲート電極の突出方向の面を上記層間絶縁膜から露出させる第５の工程、
上記ＮＭＩＳ領域またはＰＭＩＳ領域の一方のゲート電極をシリサイド防止膜で被覆し、さらに、第１の金属膜で他方のゲート電極を被覆し、熱処理によって上記第１の金属膜と上記他方のゲート電極のポリシリコンまたはアモルファスシリコンとを反応させて上記他方のゲート電極を金属シリサイドにする第６の工程、
上記シリサイド防止膜を除去して、上記ＮＭＩＳ領域またはＰＭＩＳ領域の上記他方のゲート電極をシリサイド防止膜で被覆し、さらに、上記第１の金属膜とは異なる種類の第２の金属膜で上記一方のゲート電極を被覆し、熱処理によって上記第２の金属膜と上記一方のゲート電極のポリシリコンまたはアモルファスシリコンとを反応させて上記一方のゲート電極を金属シリサイドにする第７の工程、
導電性膜を成膜し、パターニングして上記露出した各ゲート電極の突出方向の面と電気的に接続されたゲート配線を形成する第８の工程、を備えたものであるので、ゲート配線及びゲート電極の抵抗を任意に低抵抗化することができる。
【０１０８】
また、基板上のシリコン層をパターニングして上記基板上に突出するソース領域、チャネル領域及びドレイン領域を有するＮＭＩＳ領域及びＰＭＩＳ領域のシリコン層を形成する第１の工程、
上記パターニングしたシリコン層表面に絶縁膜を形成する第２の工程、
上記チャネル領域の３方向を上記絶縁膜を介して覆うポリシリコンまたはアモルファスシリコンからなるダミーゲート電極を形成する第３の工程、
層間絶縁膜を成膜する第４の工程、
上記層間絶縁膜を平坦化し、上記ダミーゲート電極の突出方向の面を上記層間絶縁膜から露出させる第５の工程、
上記ＮＭＩＳ領域のＦＥＴまたはＰＭＩＳ領域の一方のダミーゲート電極を第１のエッチングマスクで被覆し、他方のダミーゲート電極を除去し、上記第１のエッチングマスクを除去し、上記他方のダミーゲート電極を除去した部分に第１の金属膜を埋め込み、ゲート電極を形成する第６の工程、
上記ＮＭＩＳ領域またはＰＭＩＳ領域の上記他方のダミーゲート電極を第２のエッチングマスクで被覆し、上記一方のダミーゲート電極を除去し、上記第２のエッチングマスクを除去し、上記一方のゲート電極を除去した部分に上記第１の金属膜とは異なる種類の第２の金属膜を埋め込み、ゲート電極を形成する第７の工程、
導電性膜を成膜し、パターニングして上記露出した各ゲート電極の突出方向の面と電気的に接続されたゲート配線を形成する第８の工程、を備えたものであるので、ゲート配線及びゲート電極の抵抗を任意に低抵抗化することができる。
【図面の簡単な説明】
【図１】実施の形態１の半導体装置を示す断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６】実施の形態４の半導体装置の製造工程を示す断面図である。
【図７】実施の形態４の半導体装置の製造工程を示す断面図である。
【図８】実施の形態５の半導体装置の製造工程を示す断面図である。
【図９】実施の形態６の半導体装置の製造工程を示す断面図である。
【図１０】実施の形態７の半導体装置の製造工程を示す断面図である。
【図１１】実施の形態８の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態８の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態９の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態９の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１０の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１０の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１０の半導体装置の製造工程を示す断面図である。
【符号の説明】
１  埋込み酸化層、２  チャネル領域、２ａ  ソース領域、
２ｂ  ドレイン領域、３，１５  ゲート絶縁膜、４  ゲート電極、
５，１４  層間絶縁膜、６  ゲート配線、７，１２  金属膜、
８  ポリシリコン、９  金属シリサイド、１０  ハードマスク、
１１，２０，２４，２８  フォトレジスト、１２ａ  ＴｉＮ膜、１２ｂ  Ｗ膜、
１３  高誘電率膜、１６  シリサイド防止膜、１７，２１  第１の金属膜、
１８  第１の金属シリサイド、１９  第２の金属シリサイド、
２２  第２の金属膜、２３  第１のゲート絶縁膜、２４  第２のゲート絶縁膜、
２５  シリコン、２６  シリコン酸化膜、２７  シリコン窒化膜、
２９  犠牲酸化膜。
【図１】
2004356472.tif 000003
【図２】
2004356472.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004356472.tif 000010
【図９】
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【図１０】
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【図１１】
2004356472.tif 000013
【図１２】
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【図１３】
2004356472.tif 000015
【図１４】
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【図１５】
2004356472.tif 000017
【図１６】
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【図１７】
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