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　平成　３年特許願第　８５８１３号「メモリ消去（プログラム）シーケンスをオーバライドするためのオーバライド・タイミング回路および方法」拒絶査定に対する審判事件［平成　４年　８月１１日出願公開、特開平　４−２２１４９６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成３年３月２７日の出願（パリ条約による優先権主張　平成２年３月２９日、米国）であって、その請求項４に係る発明（以下、「本願発明」という。）は、平成１４年３月２７日付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項４に記載された次のとおりのものと認める。
「【請求項４】プロセッサにより制御されるメモリ・プログラム・シーケンスをオーバライドする方法であって、
（ａ）消去電圧のレベルをモニタする段階と、
（ｂ）消去電圧のレベルが所定のレベルを上回っていることを決定する段階と、
（ｃ）複数のデータ・ピンを介してプロセッサからメモリに送られたコマンドを、メモリと同じ基板上にある指令レジスタに記憶する段階と、
（ｄ）指令レジスタに記憶したコマンドをデコードして、このコマンドがメモリ・プログラム・シーケンスを開始する呼出しを表す場合に第１値を出力する段階と、
（ｅ）メモリと同じ基板上にある第１ラッチに、第１値を記憶する段階と、
（ｆ）第１値が第１ラッチに記憶されたときに、メモリと同じ基板上にあるカウンタを初期化して計数を開始する段階と、
（ｇ）カウンタが第１カウントに到達したときにメモリ・プログラム・シーケンスを終了させるオーバライド信号を生成する段階と、
（ｈ）オーバライド信号に応答して、プログラム電圧をメモリに接続するプログラム電圧スイッチを不能化させる段階とを含む方法。」
　
２．引用例に記載されている発明
　これに対し、原査定の拒絶の理由に引用した、特開平２−１０５９６号公報（平成２年１月１６日出願公開。以下、「引用例１」という。）には、メモリの消去法、メモリのプログラミング法及びメモリの消去・プログラミング法に関して、以下の記載がなされている。
（ａ）「本発明の指令ポートアーキテクチャはプログラムのマイクロプロセッサ制御，消去，プログラム／消去検査確認及び読取りのモードを実行させることができると共に、従来のＥＰＲＯＭ／ＥＥＰＲＯＭとのピンの互換性を維持する。この特殊なアーキテクチャは、フラッシュメモリが組込まれている半導体チップに含まれる回路の中で実現される。」（第６頁左上欄第１０行〜第１７行）
（ｂ）「第１図には、本発明のフラッシュＥＰＲＯＭ半導体デバイス１０が示されている。…（略）…入力データはバス２３ａを介して指令ポートコントローラ３０にも結合される。指令ポートコントローラ３０は外部信号ＷＥバー及びＣＥバーをさらに受取り、アドレスラッチ１３と、データラッチ２２と、消去電圧発生器２４と、プログラム電圧発生器２５と、消去／プログラム検査発生器２６とに制御信号を供給する。」（第６頁左上欄第１８行〜左下欄第１５行）
（ｃ）「これらのデータ信号、アドレス信号及び制御信号は、半導体メモリと組合せて通常使用されるようなマイクロプロセッサから発生される。」（第６頁左下欄第１７行〜第２０行）
（ｄ）「供給電圧ＶＣＣ及びその戻り電圧ＶＳＳはＥＰＲＯＭデバイス１０に結合され、また、指令ポートコントローラ３０が読取り、消去又はプログラムの機能を選択するためにイネーブルされたか否かを決定する電圧値を有するプログラミング電圧ＶＰＰもデバイス１０に結合される。」（第６頁右下欄第１行〜第６行）
（ｅ）「メモリアレイ１１の消去とプログラミングを回路内で実行するために、好ましい実施例のＥＰＲＯＭデバイス１０は、デバイス１０に結合されたプロセッサからデータバス２０を介してそのような指令を受取るように構成される。」（第７頁左上欄第４行〜第８行）
（ｆ）「好ましい実施例においては、指令ポートコントローラ３０は、ＶＰＰが直流１２ボルトの適切な電圧値にあるときに動作される。これに対し、指令ポートコントローラ３０を非動作状態とすることが望まれる場合には、ＶＰＰの値が１２ボルトから約５ボルトに変化することによって指令ポートコントローラ３０の動作は停止する。ＶＰＰが５ボルトに変化するたびに、指令ポートコントローラ３０は非動作状態となるので、指令ポートコントローラ３０に向かっているデータバス２０のアレイ命令は無視される。…（略）…このコントローラ非動作方式は、さらに、ＶＰＰが５ボルトになったときのメモリの消去又はプログラムという不測の事態を完全に防止する。」（第７頁右上欄第１０行〜左下欄第１５行）
（ｇ）「第４図は、消去動作のタイミングサイクルを示す。…（略）…状態デコーダ３６は消去電圧発生器２４に対する指令を開始し、そこで、消去電圧発生器２４はメモリセルアレイ１１の全てのアレイセルのソースに１２ボルト（ＶＰＰ）を接続する高圧スイッチをトリガすると共に、全ての語線を接地する。」（第８頁右上第１３行〜左下欄第５行）
（ｈ）「プログラミングは第５図に示す方式により実行される。…（略）…第２のＷＥバーサイクル４６の立上がり端は、状態デコーダ３６にプログラム電圧発生器２５に対し制御信号を発生させることにより、プログラミングを開始する。次に、プログラム電圧発生器２５はメモリセルアレイ１１のアドレスされたセルのゲート及びドレインに高電圧ＶＰＰを印加する。」（第８頁左下欄第１８行〜右下欄第９行）
　上記（ｂ）の「入力データはバス２３ａを介して指令ポートコントローラ３０にも結合される。指令ポートコントローラ３０は外部信号ＷＥバー及びＣＥバーをさらに受取り、アドレスラッチ１３と、データラッチ２２と、消去電圧発生器２４と、プログラム電圧発生器２５と、消去／プログラム検査発生器２６とに制御信号を供給する。」という記述及び（ｃ）の「マイクロプロセッサから発生される。」という記述から、引用例１においても、フラッシュＥＰＲＯＭ半導体デバイス１０は、外部に設けられたマイクロプロセッサによってメモリ・プログラム・シーケンスが制御されているものと認められる。
　また、上記（ｇ）の「そこで、消去電圧発生器２４はメモリセルアレイ１１の全てのアレイセルのソースに１２ボルト（ＶＰＰ）を接続する高圧スイッチをトリガすると共に」の記述及び上記（ｆ）の「指令ポートコントローラ３０は、ＶＰＰが直流１２ボルトの適切な電圧値にあるときに動作される。これに対し、指令ポートコントローラ３０を非動作状態とすることが望まれる場合には、ＶＰＰの値が１２ボルトから約５ボルトに変化することによって指令ポートコントローラ３０の動作は停止する。」と「このコントローラ非動作方式は、さらに、ＶＰＰが５ボルトになったときのメモリの消去又はプログラムという不測の事態を完全に防止する。」の記述から、引用例１においても、消去電圧（ＶＰＰ）のレベルをモニターし、消去電圧のレベルが所定のレベルを上回っていることを決定していることは明らかである。
　また、上記（ａ）の「従来のＥＰＲＯＭ／ＥＥＰＲＯＭとのピンの互換性を維持する。この特殊なアーキテクチャは、フラッシュメモリが組込まれている半導体チップに含まれる回路の中で実現される。」という記述及び（ｅ）の「デバイス１０に結合されたプロセッサからデータバス２０を介してそのような指令を受取るように構成される。」という記述から、引用例１においても、複数のデータ・ピンを介してプロセッサからフラッシュＥＰＲＯＭ半導体デバイス１０にコマンドが送られていることは明らかであり、「指令レジスタ（３７）」は、フラッシュＥＰＲＯＭ半導体デバイス１０と同じ基板上にあることも明らかである。
　また、上記（ｅ）には「メモリアレイ１１の消去とプログラミングを回路内で実行するために、好ましい実施例のＥＰＲＯＭデバイス１０は、デバイス１０に結合されたプロセッサからデータバス２０を介してそのような指令を受取るように構成される。」という記述がなされており、上記（ｈ）には「状態デコーダ３６にプログラム電圧発生器２５に対し制御信号を発生させることにより、プログラミングを開始する。」という記述がなされている。そして、本願発明における「第１値」は、ハイレベルあるいはローレベルのいずれかの電圧値を表すものであることは明らかであり、引用例１において、コマンドがフラッシュＥＰＲＯＭ半導体デバイス１０のプログラム・シーケンスを開始する読出しを表す場合には、ハイレベルあるいはローレベルのいずれかの電圧値を出力するものであることは明らかであるから、引用例１においても、指令レジスタ（３７）に記憶したコマンドをデコードして、このコマンドがプログラムシーケンスを開始する呼出しを表す場合に第１値を出力する段階は当然備えているといえる。
　また、図５に示されるように、プログラムセットアップ指令を受けた後に再度のプログラム指令を受けた場合に書き込み動作モードとなるためには、状態デコーダ（３６）から出力された上記「第１値」を記憶保持するための第１ラッチが、フラッシュＥＰＲＯＭ半導体デバイス１０と同じ基板上に当然備えられているものと認められる。
　したがって、上記引用例１に記載されている発明を本願発明と同様に、方法の発明で表現すると上記引用例１には、
 プロセッサによりフラッシュＥＰＲＯＭ半導体デバイス（１０）のプログラム・シーケンスを制御する方法であって、
（ａ）消去電圧のレベルをモニタする段階と、
（ｂ）消去電圧のレベルが所定のレベルを上回っていることを決定する段階と、
（ｃ）複数のデータ・ピンを介してプロセッサからフラッシュＥＰＲＯＭ半導体デバイス（１０）に送られたコマンドを、フラッシュＥＰＲＯＭ半導体デバイス（１０）と同じ基板上にある指令レジスタ（３７）に記憶する段階と、
（ｄ）指令レジスタ（３７）に記憶したコマンドをデコードして、このコマンドがフラッシュＥＰＲＯＭ半導体デバイス（１０）のプログラム・シーケンスを開始する呼出しを表す場合に第１値を出力する段階と、
（ｅ）フラッシュＥＰＲＯＭ半導体デバイス（１０）と同じ基板上にある第１ラッチに、第１値を記憶する段階とを含む方法、に関する発明（以下、「引用例１記載発明」という。）が記載されている。
　また、原査定の拒絶の理由に引用した、特開平２−５２９６号公報（平成２年１月１０日出願公開。以下、「引用例２」という。）には、不揮発性半導体記憶装置に関して、以下の記載がなされている。
（イ）「この発明の目的は、過度の書き込み又は消去による素子特性の劣化を防止した不揮発性記憶装置を提供することにある。」（第２頁左上欄第１８行〜第２０行）
（ロ）「〔作用〕上記した手段によれば、タイマー回路に設定した時間を限度として、外部の制御信号とは無関係に書き込み動作時間や消去動作時間を制限することができるから、過度の書き込みや消去による素子特性の劣化を防止することができる。」（第２頁右上欄第１６行〜左下欄第１行）
（ハ）「この実施例では、過度な書き込み動作を防止するために、タイミング制御回路ＣＯＮＴにはタイマー回路ＴＭが設けられている。このタイマー回路ＴＭは、上記状態でプログラム信号ＰＲＧバーがローレベルにされることに応じて起動され、プログラム信号ＰＲＧバーが引き続き長い時間ロウレベルにされた場合でも、そのタイマー設定時間を限度として、スタックドゲートトランジスタを書き込み状態とする内部書き込み信号ｗｅバーをロウレベルからハイレベルに戻して、書き込み動作を終了させるものである。」（第５頁左上欄第２０行〜右上欄第１０行）
（ニ）「以上本発明によってなされた発明を実施例に基づき具体的に説明したが、…（略）‥例えば、タイマー回路は、前記のような遅延回路を用いるものの他、発振回路を内蔵させてそのパルスを計数して一定の時間信号を形成するもの等種々の実施形態を採ることができる。」（第８頁左上欄第１７行〜右上欄第４行）
　半導体記憶装置において、プロセッサ等の制御装置から発せられるコマンドによって書き込みの制御を行なうことは従来周知の事項であって、上記（ロ）の「外部の制御信号」がプロセッサ等の制御装置からの書き込みのコマンドとして発せられたことは明らかであり、また、上記（ロ）の「外部の制御信号とは無関係に書き込み動作時間や消去動作時間を制限する」ということは、本願発明の「オーバライド」をすることに他ならないから、上記引用例２には、
　プロセッサ等の制御装置から発せられる書き込みのコマンドをオーバライドするために、プログラム（書き込み）信号が送出されると同時にカウンタの計数動作を開始し、カウンタが所定の値を計数するとプログラム（書き込み）・シーケンスを終了させるオーバライド信号（ｗｅバー）を生成し、該オーバライド信号（ｗｅバー）に応答して、プログラム電圧(Vpp)をメモリ（Ｑ１〜Ｑ６）に印加するスタックドゲートトランジスタ（Ｑ１０）を非導通状態とすること（以下、「引用例２記載発明」という。）、が記載されている。
　
３．本願発明と引用例１に記載されている発明との対比
　本願発明（以下、「前者」という。）と引用例１記載発明（以下、「後者」という。）とを対比すると、後者の「フラッシュＥＰＲＯＭ半導体デバイス（１０）」は前者の「メモリ」に相当しているので、両者は、
「プロセッサにより制御されるメモリ・プログラム・シーケンスを制御する方法であって、
（ａ）消去電圧のレベルをモニタする段階と、
（ｂ）消去電圧のレベルが所定のレベルを上回っていることを決定する段階と、
（ｃ）複数のデータ・ピンを介してプロセッサからメモリに送られたコマンドを、メモリと同じ基板上にある指令レジスタに記憶する段階と、
（ｄ）指令レジスタに記憶したコマンドをデコードして、このコマンドが指令レジスタ（３７）がメモリ・プログラム・シーケンスを開始する呼出しを表す場合に第１値を出力する段階と、
（ｅ）メモリと同じ基板上にある第１ラッチに、第１値を記憶する段階とを含む方法。」である点で一致し、以下の点で相違する。
［相違点］
　前者では、プロセッサにより制御されるメモリ・プログラム・シーケンスをオーバライドするするために、
（ｆ）第１値が第１ラッチに記憶されたときに、メモリと同じ基板上にあるカウンタを初期化して計数を開始する段階と、
（ｇ）カウンタが第１カウントに到達したときにメモリ・プログラム・シーケンスを終了させるオーバライド信号を生成する段階と、
（ｈ）オーバライド信号に応答して、プログラム電圧をメモリに接続するプログラム電圧スイッチを不能化させる段階とを備えているのに対して、後者にはプロセッサにより制御されるフラッシュＥＰＲＯＭ半導体デバイス（１０）のプログラム・シーケンスをオーバライドするするための各段階が備えられていない点。
　
４．相違点についての当審の判断
　上記相違点について検討すると、上記引用例２記載発明には、プロセッサ等の制御装置から発せられ書き込みのコマンドをオーバライドするために、プログラム（書き込み）信号が送出されると同時にカウンタの計数動作を開始し、カウンタが所定の値を計数するとプログラム（書き込み）・シーケンスを終了させるオーバライド信号（ｗｅバー）を生成し、該オーバライド信号（ｗｅバー）に応答して、プログラム電圧(Vpp)をメモリ（Ｑ１〜Ｑ６）に印加するスタックドゲートトランジスタ（Ｑ１０）を非導通状態とすることが記載されている。そして、第１ラッチに第１値が記憶されたときに、カウンタを初期化してカウンタの計数を開始させるように構成することは当業者が容易に為し得る程度のものと認められるから、後者において、第１値が第１ラッチに記憶されたときに、フラッシュＥＰＲＯＭ半導体デバイス（１０）上に設けたカウンタを初期化して計数を開始する段階と、該カウンタが第１カウントに到達したときにフラッシュＥＰＲＯＭ半導体デバイス（１０）のプログラム・シーケンスを終了させるオーバライド信号を生成する段階と、該オーバライド信号に応答して、プログラム電圧をフラッシュＥＰＲＯＭ半導体デバイス（１０）に接続するプログラム電圧スイッチを不能化させる段階とを備えて、プロセッサにより制御されるフラッシュＥＰＲＯＭ半導体デバイス（１０）のプログラム・シーケンスをオーバライドさせるようにして前者のように構成することは当業者が容易に想到し得る程度のものと認められる。
　そして、本願発明の奏し得る作用・効果は引用例１記載発明及び引用例２記載発明から当業者が容易に予測し得る程度のものと認められる。
　
５.むすび
　以上のとおりであるから、本願発明は上記引用例１記載発明及び引用例２記載発明から当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。