【事件の表示】
　平成　６年特許願第２２５４５０号「ディジタルリレー」拒絶査定不服審判事件〔平成　８年　４月１２日出願公開、特開平　８−　９８３８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成６年９月２１日の出願であって、特許請求の範囲の請求項１，２に係る発明は、平成１４年４月２６日付手続補正書により補正された明細書及び図面の記載からみてその特許請求の範囲の請求項１，２に記載された事項により特定されるとおりのものと認められるところ、請求項１に係る発明は次のとおりである。　
   
　【請求項１】　マイクロコンピュータを中枢部として多数の保護要素を有し、
各保護要素別の各リレー情報を保守試験用オシロ記録装置側に出力するオシロ記録装置用データ出力部を備えたディジタルリレーにおいて、
　前記オシロ記録装置用データ出力部は、前記マイクロコンピュータ側には各リレー情報を項目別にラッチしかつシリアルデータに変換して１本の信号線から出力するパラレル・シリアル変換デバイスを設け、前記データ出力部側には前記信号線を介して入力されるシリアルデータをリレー情報の項目別にパラレルデータに変換しかつラッチして出力するシリアル・パラレル変換デバイスを設けたことを特徴とするディジタルリレー。
　　
２．引用例    
２．１　　原査定の拒絶の理由に引用された特開昭６０−８４９１２号公報（以下、「引用例１」という。）には、次のような記載が認められる。
　Ａ．「第１図は従来から用いられているデイジタル保護継電装置の一例を示す全体ブロック図であって、ＤＭＡ回路１，ＣＰＵ（演算処理装置）２，メモリ３，保護リレー（図示せず）との入出力回路４，マンマシンインターフェース５とから構成され、これらの各構成要素はシステムバスＢＵＳによって結合されている。このような構成において、各保護区間毎の系統情報（電圧，電流）Ｖ１〜Ｖ４はサンプリング回路によって所定のサンプリング周期tで第２図に示すようにサンプリングされ、さらにＡＤ変換器によってデイジタル情報に変換されてＤＭＡ回路１に入力される。この後、ダイレクトメモリアクセス機能によってシステムＢＵＳを介してメモリ３に書き込まれる。すると、ＣＰＵ２はメモリ３に書き込まれた各系統情報Ｖ１〜Ｖ４のサンプリング情報に基づき高速で各区間に異常が生じていないか否かなどの保護演算処理を行い、いずれの区間に異常があれば該区間の保護リレーの駆動出力を入出力回路４から送出させる。これによって、異常区間は他の区間から遮断され、全ての電力系統が保護される。」（１頁右欄１２行〜２頁右上欄２行）
　Ｂ．「ところで、ＣＰＵ２による保護演算処理は第３図に示すように、サンプリング周期ｔの間に系統データの取込み、フィルタ処理、保護リレー毎の演算処理、シーケンス処理、出力処理の順に時分割で実行される。」（２頁右上欄３行〜７行）
　以上の点及び図面の記載によれば、引用例１には「システムバスによりＤＭＡ回路、ＣＰＵ、メモリ、保護リレーとの入出力回路、マンマシンインター回路を接続し、多数の保護リレー機能を備えたディジタル保護継電器装置」の発明（以下「引用発明」という。）が記載されているものと認められる。　
　Ｃ． また、第４〜１０図に関する記載によれば、引用例１には、ディジタル保護継電装置において、各演算モジュール間をシリアル情報転送ラインで結合することが記載されている。
　
２．２　同じく、原査定の拒絶の理由に引用された特開平３−１５９５１５号公報（以下、「引用例２」という。）には、
　Ａ．「従来（特願平１−４２５０１号）のデイジタル保護リレー装置は、動作の表示関係は表面の整定表示パネルにＬＥＤ等を用いて表示し、また、動作出力等はデータレコーダ等に記録し、入力波形と共にオシログラムにより記録し、動作の解析、保守、記録などを行っていた。」（２頁右上欄３行〜８行）
　Ｂ．「１（丸付き）装置内に本発明のためのデータメモリを備え、毎演算周期ごとに必要とするデータをある一定期間記憶する。
２（丸付き）上記メモリ基板上に通信用インターフェイス回路（ＲＳ２３２Ｃなど）を備え、上記メモリの内容を解析・保守支援ツールに転送する。」
と記載されている。
　なお、「ＲＳ２３２Ｃ」は、パソコンと周辺機器をシリアル信号で通信するためのシリアルインターフェース規格として周知のものと認められる。
　また、外部とのケーブル接続のためには、コネクタを用いることが技術常識であるので、通信用インターフェース回路は、ケーブルとの接続用出力端子を備えているものと言える。
  したがって、これらの事項及び図面の記載によれば、「デイジタル保護リレー装置において、出力端子を設け、動作の解析、保守、記録等のためにデータレコーダやオシログラムを、前記出力端子を介して接続すること」は、周知のことと認められる。
　
２．３  さらに原査定の拒絶理由に掲げた特開平４−１０５５１０号公報（以下「引用例３」という。）には、図面とともに、
　Ａ．「各保護継電器ユニットと通信ユニットとをデータ伝送線で接続してなり、各保護継電器ユニットは、それぞれＣＰＵと、データ伝送回路とを有しており、通信ユニットはＣＰＵと通信制御回路を有しており、各保護継電器ユニットは、それぞれが個別に検出・計測したデータをそれぞれのＣＰＵで符号化するとともに、符号化データを、それぞれのデータ伝送回路から前記データ伝送線に出力するものであり、」（２頁右上欄１６行〜左下欄４行）、
　Ｂ．「上記構成において、各保護継電器ユニットＧＲ，ＯＣＲ，ＵＶＲは、零相変流器ＺＣＴ、変流器ＣＴ、及び計器用変圧器ＰＴそれぞれの出力から必要なデータを得るとともに、それぞれのデータをＣＰＵ８ｄ〜１２ｄで各保護継電器ユニットのそれぞれに対応して符号化するとともに、符号化データを、それぞれのデータ伝送回路８ｅ〜１２ｄからデータ伝送線６に出力する。」（３頁右下欄８行〜１５行）、
Ｃ．「シリアルインターユニットＩ／Ｆにおいては、データ伝送線６を介して伝送されてきた符号化データを通信制御回路１４Ｃを介してＣＰＵ１４ｂに入力するとともに、ＣＰＵ１４ｂにおいて、その符号化データがいずれの保護継電器ユニットからの符号化データで、どのような内容のものであるかを解読処理した上で通信制御回路１４ａを介して外部の端末側に伝送する。」（３頁右下欄１６行〜４頁左上欄３行）と記載されている。
　これらの記載によれば、引用例３には、「保護継電器ユニット毎の出力データをＣＰＵで符号化し、（シリアル）信号とすること」が記載されているものと認められる。
  　
３．対比
　そこで、本願発明と引用発明とを比較すると、引用発明の「ＣＰＵ」、「保護リレー機能」、「ディジタル保護継電器装置」は、本願発明の「マイクロコンピュータ」、「保護要素」、「ディジタルリレー」にそれぞれ相当し、引用発明も「ＣＰＵ」が装置の中心的な部材と認められるから、本願発明の「マイクロコンピュータを中枢部として」に相当するので、両者は、
「マイクロコンピュータを中枢部として、多数の保護要素を有したディジタルリレー。」で一致し、
　本願発明が、「各保護要素別の各リレー情報を保守試験用オシロ記録装置側に出力するオシロ記録装置用データ出力部」を備えるとともに、「記録装置用データ出力部は、前記マイクロコンピュータ側には各リレー情報を項目別にラッチしかつシリアルデータに変換して１本の信号線から出力するパラレル・シリアル変換デバイスを設け、前記データ出力部側には前記信号線を介して入力されるシリアルデータをリレー情報の項目別にパラレルデータに変換しかつラッチして出力するシリアル・パラレル変換デバイスを設けた」と規定しているのに対し、引用発明はこのような規定をしていない点で相違する。
　　
４．判断
上記相違点について検討する。
　　ディジタル保護リレーにおいて、保守試験用にオシロ記録装置等を接続して、前記ディジタル保護リレーからディジタルデータを出力して前記オシロ記録装置に入力するために、保守試験用データの出力端子を設けることは、上記引用例２に記載のように周知のこと（さらに必要があれば、実願昭６０−１２２４４１号（実開昭６２−３３６１３号　）のマイクロフィルム参照のこと）にすぎないので、引用発明においても、保守試験用のオシロ記録装置等を接続するために、ディジタルデータの出力端子を設けることは、当業者が当然考慮し得る技術課題にすぎない。
　しかも、ディジタル保護リレーの分野において、装置内におけるディジタルデータ伝送をシリアル信号の形式で行うことも、引用例１（上記「２．１Ｃ」参照）、引用例３に記載のように周知の技術事項と認められるから、上記のように出力端子を設ける際、ディジタル保護リレーの内部における中心となるＣＰＵ（あるいはバス）側と出力端子間をシリアル信号の形式で接続することは、当業者が容易に考えられるものと認められる。
　なお、その際、ＣＰＵで扱われるパラレル信号をシリアル信号に変換するパラレル・シリアル変換手段を設ける必要があることは自明のことであり、かつ、ディジタル保護リレー（各保護継電器）ユニット毎の（パラレル）出力データをシリアルデータに変換することは、引用例３に記載のように周知のことにすぎず、さらに、変換処理を行う際所望のビット数のデータをラッチして行うことも慣用手段にすぎない。
  又、信号線で伝送されてきたシリアル信号を出力端子に接続する際、シリアル信号のままの出力端子とするか、パラレル信号用の出力端子とするかは適宜設定し得ることにすぎないと認められ、パラレル信号用の出力端子とする場合には、前記シリアル信号をパラレル信号に変換するシリアル・パラレル変換手段を設ける必要があることも自明のことにすぎず、かつ先のパラレル・シリアル変換と逆の手順で変換しラッチすることも、適宜実施し得ることにすぎないと認められる。
  そして、上記のように構成することにより、パラレル信号のまま出力端子まで信号を伝送する場合と比較して信号線の数を少なくし得る（具体的なシリアル伝送形式に応じて信号線の数を１本または数本に）等の本願発明の作用効果は、引用例１に記載の発明、引用例２、３に記載の周知技術等から当業者が予測できる範囲のものである。
　以上のとおり、相違点に係る本願発明の構成は、引用例１に記載された発明及び引用例２、３に記載された周知技術等に基づいて、当業者が容易に発明をすることができたものである。
　
 ５．請求人の主張に対して
 請求人は、審判請求書（３）（ｃ）（４頁〜５頁）において、「本願発明の請求項１は、ＣＰＵがリレーの出力状態を外部に示すために用意した「オシロ記録出力端子」は、単なるＤＯ回路であり、本来ＤＯ回路はパラレル回路での出力回路であるが、配線効率化のために、パラレル・シリアル変換と伝送を経て、再びシリアル・パラレル変換で戻すというＤＯ回路の構成になるもので、・・・引用例１とは目的、構成および効果の上で異なる。」と主張しているので、これについて検討する。
　請求項１（本願発明）において、上記主張に対応する構成は「各リレー情報を項目別にラッチしかつシリアルデータに変換して１本の信号線から出力するパラレル・シリアル変換手段」及び「シリアルデータをリレー情報の項目別にパラレルデータに変換しかつラッチして出力するシリアル・パラレル変換手段」と、「伝送線」から成るものと認められるが、前記両「変換手段」は機能的に限定しているにすぎない。機能的に限定した手段はその限定した機能さえ満たせば、具体的にどのような回路構成であるかを問わないから、該両変換手段の記載からオシロ記録出力端子が「単なるＤＯ回路である」と認定することはできず、その主張は採用できない。
　なお、例え、ディジタルリレーの出力端子部において、単なるＤＯ回路を用いることが慣用であるとしても、配線効率化のために単なるＤＯ回路にシリアル伝送線を採用する程度のことは、前記「４．」に記載したと同様に前記引用例及び周知例等から格別に困難であるとは認められない。
　
６．むすび
　以上のとおり、本願発明は、引用例１に記載された発明及び引用例２、３に記載された周知技術等に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。