(57)【要約】【課題】ゲート寸法の制御も含めてＨｉｇｈ−ｋゲート絶縁膜を有する微細化トランジスタを安定して供給できる半導体装置及びその製造方法を提供する。【解決手段】半導体基板上におけるＰ型の半導体領域１１に溝形のゲート絶縁膜１２が形成されている。ゲート電極１３はこのゲート絶縁膜１２に埋め込まれた形態となっている。ゲート電極１３のスペーサ１４は、ゲート絶縁膜１２に隣接して形成されている。ゲート電極１３両側近傍の半導体領域１１にＮ型の不純物領域で構成されるソースＳ、ドレインＤ設けられている。ソースＳ、ドレインＤは、それぞれ低濃度エクステンション領域（Ｎ−領域１５１）、高濃度領域（Ｎ＋領域１５２）を有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
前記半導体領域上の溝形のゲート絶縁膜と、
前記ゲート絶縁膜に埋め込まれたゲート電極と、
前記ゲート電極両側近傍の前記半導体領域に設けられた第２導電型の不純物領域と、
を具備したことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体領域と、
前記半導体領域上の高誘電体（Ｈｉｇｈ−ｋ）材料でなる溝形のゲート絶縁膜と、
前記ゲート絶縁膜に埋め込まれたゲート電極と、
前記ゲート電極両側近傍の前記半導体領域に設けられた第２導電型の不純物領域と、
を具備したことを特徴とする半導体装置。
【請求項３】
前記ゲート電極は、その上面部が前記ゲート絶縁膜上部と平坦化同一面にあることを特徴とする請求項１または２いずれか一つに記載の半導体装置。
【請求項４】
前記ゲート電極は、金属または金属のシリサイド化を含む積層構造となっていることを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
【請求項５】
前記半導体領域は、ＳＯＩ基板上にあることを特徴とする請求項１〜４いずれか一つに記載の半導体装置。
【請求項６】
第１導電型の半導体領域上に絶縁膜を形成する工程と、
前記絶縁膜上に前記半導体領域表面に達する所定の溝形状を形成する工程と、
前記溝形状に沿ってゲート絶縁膜を形成する工程と、
前記溝形状を埋めるように前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を前記絶縁膜が露出するレベルまで平坦化する工程と、
前記絶縁膜を除去する工程と、
前記ゲート電極両側近傍の前記半導体領域に第２導電型の不純物領域を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。
【請求項７】
前記絶縁膜を形成する工程は、薄い第１の絶縁膜を形成した上に厚い第２の絶縁膜を形成する工程を含み、前記絶縁膜を除去する工程では、前記薄い第１の絶縁膜を少なくとも一部残し、前記第２導電型の不純物領域を形成する工程において、前記薄い第１の絶縁膜越しにイオン注入する工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２導電型の不純物領域を形成する工程は、前記ゲート電極及び前記ゲート絶縁膜の領域をマスクとした第１のイオン注入工程と、前記ゲート電極及び前記ゲート絶縁膜の領域側部にスペーサを形成する工程と、前記スペーサをマスクとした第２のイオン注入工程と、を含むことを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極を形成する工程は、金属の積層または金属のシリサイド化を含む積層構造を達成することを特徴とする請求項６〜８いずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、微細化されたトランジスタ素子に係り、特に高誘電体（Ｈｉｇｈ−ｋ）材料をゲート絶縁膜として用いるＭＯＳＦＥＴ構造を伴う半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の大規模集積化、縮小化に伴い、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）も微細化が進む。これにより、ＭＯＳＦＥＴのゲート長の微細化に伴うゲート絶縁膜の薄膜化が要求される。ゲート絶縁膜としてのＨｉｇｈ−ｋ材料は、ＳｉＯ２に比べてリーク電流抑制に優れている。Ｈｉｇｈ−ｋゲート絶縁膜は、物理的に厚い膜厚でも実効的な薄膜化が実現できる。また、ゲート電極の低抵抗化、空乏化対策として、シリサイドゲート化、メタルゲート化の技術等が知られている。
【０００３】
【発明が解決しようとする課題】
Ｈｉｇｈ−ｋゲート絶縁膜として、ＺｒＯ，ＨｆＯ，ＡｌＯ，ＬａＯ等の各系が挙げられる。Ｈｉｇｈ−ｋ材料によってはＳｉＮ，ＳｉＯＮ等を含む積層と併用する。このようなＨｉｇｈ−ｋゲート絶縁膜は、ゲート電極のシリサイドやメタル（Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ等の各系）と共にパターニングされる。このパターニングには、例えばフレオン（クロロフルオロカーボン）やハロゲン系ガス等での異方性ドライエッチング加工を要する。
【０００４】
しかしながら、ゲート電極パターニングの際、エッチングの選択比が小さいこともあり、オーバーエッチングされ易い。ゲート電極材料の結晶方位にもよるが、ゲート電極の加工終点時に、基板までエッチングされる部分が発生するという問題がある。ゲート絶縁膜もエッチング縁部での欠如部分が生じ易い。この結果、ゲート寸法の制御も含めて微細化トランジスタを安定して作製できない。
【０００５】
本発明は上記のような事情を考慮してなされたもので、ゲート寸法の制御も含めてＨｉｇｈ−ｋゲート絶縁膜を有する微細化トランジスタを安定して供給できる半導体装置及びその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明に係る半導体装置は、第１導電型の半導体領域と、前記半導体領域上の溝形のゲート絶縁膜と、前記ゲート絶縁膜に埋め込まれたゲート電極と、前記ゲート電極両側近傍の前記半導体領域に設けられた第２導電型の不純物領域と、を具備したことを特徴とする。
【０００７】
本発明に係る半導体装置は、第１導電型の半導体領域と、前記半導体領域上の高誘電体（Ｈｉｇｈ−ｋ）材料でなる溝形のゲート絶縁膜と、前記ゲート絶縁膜に埋め込まれたゲート電極と、前記ゲート電極両側近傍の前記半導体領域に設けられた第２導電型の不純物領域と、を具備したことを特徴とする。
【０００８】
上記それぞれ本発明に係る半導体装置によれば、ゲート電極の側部はゲート絶縁膜に囲まれている形態となる。ゲート電極の側部はエッチング加工による構成とはならず、微細加工の再現性が良好となる。従って、Ｈｉｇｈ−ｋ材料でなるゲート絶縁膜の使用にも支障なく、信頼性向上に寄与する。また、ゲート絶縁膜の形態は、特にゲート電極が金属または金属に近い材料を含んで構成されている場合にゲート側面の酸化防止にも寄与する。
【０００９】
上記それぞれ本発明に係る半導体装置において、前記ゲート電極は、その上面部が前記ゲート絶縁膜上部と平坦化同一面にあることを特徴とする。ゲート電極の安定した形状を現出する。
上記それぞれ本発明に係る半導体装置において、前記ゲート電極は、金属または金属のシリサイド化を含む積層構造となっていることを特徴とする。微細ゲートの低抵抗化に寄与する。
上記それぞれ本発明に係る半導体装置において、前記半導体領域は、ＳＯＩ基板上にあることを特徴とする。ＳＯＩ微細素子の安定供給に寄与する。
【００１０】
本発明に係る半導体装置の製造方法は、第１導電型の半導体領域上に絶縁膜を形成する工程と、前記絶縁膜上に前記半導体領域表面に達する所定の溝形状を形成する工程と、前記溝形状に沿ってゲート絶縁膜を形成する工程と、前記溝形状を埋めるように前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を前記絶縁膜が露出するレベルまで平坦化する工程と、前記絶縁膜を除去する工程と、前記ゲート電極両側近傍の前記半導体領域に第２導電型の不純物領域を形成する工程と、を具備したことを特徴とする。
【００１１】
上記本発明に係る半導体装置の製造方法によれば、ゲート絶縁膜は溝形状に形成され、溝形状を埋めるようにゲート電極が形成される。ゲート電極側部の加工はエッチングではないので、基板への異常エッチング等を回避し、かつ、微細加工の再現性が良好となる。従って、Ｈｉｇｈ−ｋ材料でなるゲート絶縁膜を形成しても支障なく、信頼性向上に寄与する。また、溝形状になるゲート絶縁膜は、特にゲート電極が金属または金属に近い材料を含んで形成される場合に、予めゲート側部を保護するように配されるため、後の工程におけるゲート側面の酸化防止にも寄与する。
【００１２】
上記本発明に係る半導体装置の製造方法において、前記絶縁膜を形成する工程は、薄い第１の絶縁膜を形成した上に厚い第２の絶縁膜を形成する工程を含み、前記絶縁膜を除去する工程では、前記薄い第１の絶縁膜を少なくとも一部残し、前記第２導電型の不純物領域を形成する工程において、前記薄い第１の絶縁膜越しにイオン注入する工程を含むことを特徴とする。エッチングやイオン注入工程の半導体領域へのダメージを軽減する。
【００１３】
上記本発明に係る半導体装置の製造方法において、前記第２導電型の不純物領域を形成する工程は、前記ゲート電極及び前記ゲート絶縁膜の領域をマスクとした第１のイオン注入工程と、前記ゲート電極及び前記ゲート絶縁膜の領域側部にスペーサを形成する工程と、前記スペーサをマスクとした第２のイオン注入工程と、を含むことを特徴とする。微細化に対応する不純物領域の実現に寄与する。
【００１４】
上記それぞれ本発明に係る半導体装置の製造方法において、前記ゲート電極を形成する工程は、金属の積層または金属のシリサイド化を含む積層構造を達成することを特徴とする。微細ゲートの低抵抗化に寄与する。
【００１５】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部構成を示す断面図である。半導体基板上におけるＰ型の半導体領域１１に溝形のゲート絶縁膜１２が形成されている。ゲート電極１３はこのゲート絶縁膜１２に埋め込まれた形態となっている。ゲート電極１３のスペーサ１４は、ゲート絶縁膜１２に隣接して形成されている。ゲート電極１３両側近傍の半導体領域１１にＮ型の不純物領域で構成されるソースＳ、ドレインＤが設けられている。ソースＳ、ドレインＤは、それぞれ低濃度エクステンション領域（Ｎ−領域１５１）、高濃度領域（Ｎ＋領域１５２）を有する。
【００１６】
上記構成において、ゲート絶縁膜１２の材料としては、Ｈｉｇｈ−ｋゲート絶縁膜、Ｈｉｇｈ−ｋ材料を有したＳｉＮまたはＳｉＯＮ膜の積層等が考えられる。その他、ＳｉＯＮ膜や、酸化膜／窒化膜の積層も考えられる。ゲート電極１３は、メタルゲート、ポリ−メタルゲート、シリサイドゲート等の構成が考えられ、異なる膜の積層形態をとることが多い。
【００１７】
Ｈｉｇｈ−ｋ材料は、様々考えられる。例えば、ＴａＯ，ＺｒＯ，ＨｆＯ，ＡｌＯ，ＬａＯ，ＰｒＯ等の各系が挙げられ、例えば、Ｔａ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ａ２ｌＯ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３等の中から選択される。Ｈｉｇｈ−ｋ材料は、これらに限定されることはなく、少なくとも、ＳｉＯ２の比誘電率ｋ＝３．９を超える物質が選ばれる。
【００１８】
上記構成によれば、ゲート電極１３の側部はゲート絶縁膜１２に囲まれている形態となる。ゲート電極１３の側部はエッチング加工による構成とはならず、埋め込みによるので微細加工の再現性が良好となる。従って、Ｈｉｇｈ−ｋ材料でなるゲート絶縁膜１２の使用にも支障なく、信頼性向上に寄与する。また、ゲート絶縁膜１２の形態は、特にゲート電極１３が金属または金属に近い材料を含んで構成されている場合にゲート側面の酸化防止にも寄与する。０．１μｍ以下の微細なトランジスタの構成に適用すれば、ゲート寸法の制御も含めて安定したトランジスタの供給が期待できる。
【００１９】
図２〜図４は、本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図であり、図１の構成を実現するための一例方法である。図１と同様の個所には同一の符号を付して説明する。
図２に示すように、半導体基板におけるＰ型の半導体領域１１上において、ＣＶＤ（化学気相成長）法等を用いてダミーの絶縁膜２１を形成し、その上に厚い絶縁膜２２を形成する。ダミーの絶縁膜２１と絶縁膜２２は所定のエッチング工程でエッチング選択比のとれる膜であることが好ましい。例えば、絶縁膜２１はＳｉＯＮ膜、絶縁膜２２はＳｉＯ２膜で構成する。次に、絶縁膜２２上にゲート形成予定領域のフォトレジストパターン（図示せず）を形成し、異方性エッチングする。ダミーの絶縁膜２１を残し、図示しないチャネル制御用のイオン注入工程等を経てからダミーの絶縁膜２１を除去する。これにより、半導体領域１１表面に達する所定の溝形状２３を形成する。あるいは上記チャネル制御用のイオン注入は、絶縁膜２２形成前のダミーの絶縁膜２１越しに行ってもよい。
【００２０】
次に、溝形状２３に沿ってゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、上述のようなＨｉｇｈ−ｋ材料をＣＶＤ法やスパッタ法を用いて成膜する。次に、ＣＶＤ法やスパッタ法を用い、溝形状２３を埋めるようにゲート絶縁膜１２上にゲート電極１３の材料を形成する。ゲート電極１３は、積層構造であることが多い（メタルゲート、ポリ−メタルゲート、シリサイドゲート等）。例えばメタルゲートでは、ここでは、ＴｉＮまたはＴａＮ等少なくともバリア性のある金属薄膜１３１を薄くスパッタ形成後、Ｔｉ、Ｔａ、Ｗといった主ゲート金属部材１３２をＣＶＤ法やスパッタ法を用いて形成する。少なくともゲート電極１３は、後述する絶縁膜２２のウェットエッチングに対し耐え得る、あるいは溶け難い物質が選択される。
【００２１】
また、図示しないが、ポリ−メタルゲートであれば、金属薄膜１３１の代りに不純物を導入したポリシリコンをＣＶＤ形成する。次いでポリシリコン上に主ゲート金属部材を形成する。主ゲート金属部材とポリシリコンの間にバリア金属膜を設けてもよい。シリサイドゲートとするなら、ＣＶＤ法によるポリシリコン成膜、後の工程でＮｉＳｉやＣｏＳｉ２のシリサイドを形成することも考えられる。このような様々なゲート電極の構成はいずれも、後述する絶縁膜２２のウェットエッチングに対し耐え得る、あるいは溶け難い物質が選択される。
【００２２】
次に、図３に示すように、ＣＭＰ（化学的機械的研磨）技術を用いて不要なゲート電極１３の材料を除去する。すなわち、ゲート電極１３を絶縁膜２２が露出するレベルまで平坦化する。絶縁膜２２上のゲート絶縁膜１２の材料も除去される。これにより、ゲート電極１３は、その上面部がゲート絶縁膜１２上部と平坦化同一面に形成されるようになる。
【００２３】
次に、図４に示すように、フッ酸アンモニウム水溶液等のウェットエッチングによって、絶縁膜２２を除去する。次に、ゲート絶縁膜１２及びゲート電極１３の領域をマスクに低濃度のＮ型不純物をイオン注入し、Ｎ−領域１５１を形成する。さらに、ＣＶＤ法により主面全面に絶縁膜を堆積し、異方性エッチング技術を用いてスペーサ１４を形成する。これをマスクに高濃度のＮ型不純物をイオン注入し、Ｎ＋領域１５２を形成する（ソース／ドレイン領域Ｓ／Ｄ）。その後、層間の絶縁膜１６を形成する。次に、絶縁膜１６に対するフォトレジスト工程、エッチング工程を経て、ソース／ドレイン領域Ｓ／Ｄにそれぞれ接続される配線部材１７を形成する。配線部材１７は、接続孔を埋め込む接続プラグ１７１の形成、次いで絶縁膜１６上の配線１７２をパターニング形成する。
【００２４】
図示しないが、各接続プラグ１７１、配線１７２は、バリアメタル、密着性向上、パターニング精度向上等の目的で金属膜の積層形態となる。なお、接続プラグ１７１を形成するためのＳ／Ｄへの接続孔の形状をテーパーエッチングとする、あるいは、配線１７２形成前に、絶縁膜１６をＣＭＰ処理で平坦化する、など、段差被覆性を向上させる適宜の処理がなされてもよい。
【００２５】
上記実施形態の方法及びそれに伴う構成によれば、ゲート絶縁膜１２は溝形状に形成され、溝形状を埋めるようにゲート電極１３が形成される。ゲート電極１３側部の加工はエッチングではないので、基板への異常エッチング等を回避し、かつ、微細加工の再現性が良好となる。従って、Ｈｉｇｈ−ｋ材料でなるゲート絶縁膜を形成しても支障なく、信頼性向上に寄与する。また、溝形状になるゲート絶縁膜１２は、特にゲート電極が金属または金属に近い材料を含んで形成される場合に、予めゲート側部を保護するように配されるため、後の工程におけるゲート側面の酸化防止にも寄与する。
【００２６】
また、上記構成のトランジスタを、ＤＲＡＭやＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）のセルトランジスタや選択トランジスタに適用すれば、ゲート寸法の制御も含めて安定したトランジスタの供給が期待できる。
なお、上記第１実施形態及び第２実施形態に係る方法及び構成を、絶縁層上の半導体領域、すなわちＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に実現してもよい。
【００２７】
図５は、本発明の第３実施形態に係る半導体装置の要部構成を示す断面図である。絶縁層５１が形成されているＳＯＩ基板５０上において、素子分離領域５２に囲まれたＰ型の半導体領域３１に溝形のゲート絶縁膜３２が形成されている。ゲート電極３３はこのゲート絶縁膜３２に埋め込まれた形態となっている。ゲート電極３３のスペーサ３４は、ゲート絶縁膜３２に隣接して形成されている。ゲート電極３３両側近傍の半導体領域３１にＮ型の不純物領域で構成されるソースＳ、ドレインＤが設けられている。ソースＳ、ドレインＤは、それぞれ低濃度エクステンション領域（Ｎ−領域３５１）、高濃度領域（Ｎ＋領域３５２）を有する。
図６は、本発明の第４実施形態に係る半導体装置の要部構成を示す断面図である。図５の変形例であり、ソース／ドレイン領域Ｓ／Ｄが絶縁層５１に接触している形態を示す。その他は図５と同様であるので、同様の箇所には同一の符号を付す。
【００２８】
上記各実施形態の構成において、ゲート絶縁膜３２の材料としては、Ｈｉｇｈ−ｋゲート絶縁膜、Ｈｉｇｈ−ｋ材料を有したＳｉＮまたはＳｉＯＮ膜の積層等が考えられる。その他、ＳｉＯＮ膜や、酸化膜／窒化膜の積層も考えられる。ゲート電極３３は、メタルゲート、ポリ−メタルゲート、シリサイドゲート等の構成が考えられる。ゲート電極３３は、必要なバリアメタルを設けることもできる。また、Ｈｉｇｈ−ｋ材料は、前記第１実施形態と同様に様々考えられる。Ｈｉｇｈ−ｋ材料は、少なくとも、ＳｉＯ２の比誘電率ｋ＝３．９を超える物質が選ばれ、別段限定されることはない。上記構成における主要部分、すなわち、ゲート絶縁膜３２の形成及びゲート電極３３の形成方法は前記第２実施形態によるゲート絶縁膜１２の形成及びゲート電極１３の形成方法に準ずる。
【００２９】
上記実施形態の構成においても、前記第１実施形態と同様の効果が得られる。すなわち、ゲート電極３３の側部はエッチング加工による構成とはならず、埋め込みによるので微細加工の再現性が良好となる。従って、Ｈｉｇｈ−ｋ材料でなるゲート絶縁膜３２の使用にも支障なく、信頼性向上に寄与する。また、ゲート絶縁膜３２の形態は、特にゲート電極３３が金属または金属に近い材料を含んで構成されている場合にゲート側面の酸化防止にも寄与する。０．１μｍ以下の微細なトランジスタの構成に適用すれば、ゲート寸法の制御も含めて安定したトランジスタの供給が期待できる。
【００３０】
以上説明したように本発明の構成及び方法によれば、ゲート電極の側部はゲート絶縁膜に囲まれている形態となる。ゲート電極の側部はエッチング加工による構成とはならず、埋め込みによるので微細加工の再現性が良好となる。従って、Ｈｉｇｈ−ｋ材料でなるゲート絶縁膜の使用にもエッチング選択比の懸念はなく、信頼性向上に寄与する。また、ゲート絶縁膜の形態は、特にゲート電極が金属または金属に近い材料を含んで構成されている場合にゲート側面の酸化防止にも寄与する。これにより、ゲート絶縁膜に対するダメージの懸念を解消し、トランジスタしきい値の制御が容易で、ゲート電極の十分な低抵抗化を実現する。この結果、ゲート寸法の制御も含めてＨｉｇｈ−ｋゲート絶縁膜を有する微細化トランジスタを安定して供給できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の要部構成を示す断面図。
【図２】第２実施形態に係る半導体装置の製造方法の要部を工程順に示す第１断面図。
【図３】図２に続く第２断面図。
【図４】図３に続く第３断面図。
【図５】第３実施形態に係る半導体装置の要部構成を示す断面図。
【図６】第４実施形態に係る半導体装置の要部構成を示す断面図。
【符号の説明】
１１、３１…半導体領域、１２，３２…ゲート絶縁膜、１３，３３…ゲート電極、１３１…金属薄膜、１３２…主ゲート金属部材、１４，３４…スペーサ、１５１，３５１…Ｎ−領域、１５２，３５２…Ｎ＋領域、１６，２１，２２…絶縁膜、１７…配線部材、２３…溝形状、５０…ＳＯＩ基板、５１…絶縁層、Ｓ／Ｄ…ソース／ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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