【手続補正書】
【提出日】平成24年3月30日(2012.3.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリデバイスであって、
第１の伝導性電極と、
絶縁構造と、
前記絶縁構造の側壁上に置かれている抵抗率スイッチング素子と、
前記抵抗率スイッチング素子の上に置かれている第２の伝導性電極と、
前記第１の伝導性電極および前記第２の伝導性電極の間に前記抵抗率スイッチング素子と直列に置かれているステアリング素子と、を備え、
前記第１の伝導性電極から前記第２の伝導性電極への第１の方向における前記抵抗率スイッチング素子の高さは、第１の方向と直角をなす第２の方向における前記抵抗率スイッチング素子の厚さより大きく、
前記絶縁構造は、複数の絶縁レールを含み、
前記抵抗率スイッチング素子は、少なくとも１つの絶縁レールの側壁上に、隣接するレール間に露出した前記第１の伝導性電極と接触して置かれ、
複数の絶縁レールの間のスペースは、絶縁充填材料で充填され、
各絶縁レールは、前記抵抗率スイッチング素子が前記第１の伝導性電極および前記ステアリング素子と接触して置かれるように、前記第１の伝導性電極および前記ステアリング素子と部分的に位置ずれをしているデバイス。
【請求項２】
請求項１記載のデバイスにおいて、
前記ステアリング素子は、前記抵抗率スイッチング素子より上に置かれているダイオードを含むデバイス。
【請求項３】
請求項１記載のデバイスにおいて、
前記ステアリング素子は、前記抵抗率スイッチング素子より下に置かれているダイオードを含むデバイス。
【請求項４】
請求項１記載のデバイスにおいて、
前記ステアリング素子は、伝導性障壁層によって前記抵抗率スイッチング素子から分離されている柱形ｐｉｎダイオードを含むデバイス。
【請求項５】
請求項１記載のデバイスにおいて、
前記抵抗率スイッチング素子は、前記絶縁構造の側壁上に置かれている金属酸化物層であるデバイス。
【請求項６】
請求項１記載のデバイスにおいて、
前記抵抗率スイッチング素子は、アンチヒューズ誘電体、ヒューズ、ポリシリコン記憶効果材料、金属酸化物またはスイッチャブルな複合金属酸化物材料、カーボンナノチューブ材料、グラフェンスイッチャブル抵抗材料、炭素抵抗率スイッチング材料、相変化材料、伝導性ブリッジ素子、電解質スイッチング材料、あるいはスイッチャブルなポリマー材料から選択されるデバイス。
【請求項７】
請求項１記載のデバイスにおいて、
前記絶縁構造は、絶縁層内のトレンチを含み、
前記抵抗率スイッチング素子は、前記絶縁層内のトレンチの側壁上に、前記絶縁層内のトレンチの底に露出した前記第１の伝導性電極と接触して置かれているデバイス。
【請求項８】
請求項１記載のデバイスにおいて、
前記抵抗率スイッチング素子は、１０ｎｍより大きい高さと１０ｎｍより小さい厚さとを有するデバイス。
【請求項９】
メモリデバイスを作る方法であって、
第１の伝導性電極を形成するステップと、
前記第１の伝導性電極の上に絶縁構造を形成するステップと、
前記絶縁構造の側壁上に抵抗率スイッチング素子を形成するステップと、
前記抵抗率スイッチング素子の上に第２の伝導性電極を形成するステップと、
前記第１の伝導性電極および前記第２の伝導性電極の間に前記抵抗率スイッチング素子と直列にステアリング素子を形成するステップと、を含み、
前記第１の伝導性電極から前記第２の伝導性電極への第１の方向における前記抵抗率スイッチング素子の高さは、第１の方向と直角をなす第２の方向における前記抵抗率スイッチング素子の厚さより大きく、
前記ステアリング素子は、前記抵抗率スイッチング素子より上または下に置かれているダイオードを含む方法。
【請求項１０】
請求項９記載の方法において、
前記抵抗率スイッチング素子の上に絶縁層を形成するステップと、
前記第２の伝導性電極を形成するステップの前に、前記抵抗率スイッチング素子の上面を露出させるために前記絶縁層を平坦化するステップと、
をさらに含む方法。
【請求項１１】
請求項９記載の方法において、
前記抵抗率スイッチング素子は、
前記絶縁構造の側壁上に置かれている金属酸化物層であるか、または
アンチヒューズ誘電体、ヒューズ、ポリシリコン記憶効果材料、金属酸化物またはスイッチャブルな複合金属酸化物材料、カーボンナノチューブ材料、グラフェンスイッチャブル抵抗材料、炭素抵抗率スイッチング材料、相変化材料、伝導性ブリッジ素子、電解質スイッチング材料、あるいはスイッチャブルなポリマー材料から選択されるか、または
金属または金属窒化物層を前記絶縁構造の側壁上に堆積させ、金属酸化物または金属オキシニトリド層を形成するために金属または金属窒化物層を酸化させることによって形成された金属酸化物を含む方法。
【請求項１２】
請求項９記載の方法において、
前記絶縁構造を形成するために絶縁層内にトレンチを、前記第１の伝導性電極が前記トレンチの底で露出され、かつ前記抵抗率スイッチング素子が前記トレンチの絶縁構造の側壁上に前記第１の伝導性電極と接触して形成されるように、形成するステップをさらに含む方法。
【請求項１３】
請求項９記載の方法において、
絶縁レール形の絶縁構造を形成するために絶縁層を、前記第１の伝導性電極が隣接する絶縁レール間で露出され、かつ前記抵抗率スイッチング素子が少なくとも１つの絶縁レールの側壁上に前記第１の伝導性電極と接触して形成されるように、パターニングするステップと、
前記絶縁レール間のスペースを絶縁充填材料で充填するステップと、
をさらに含む方法。
【請求項１４】
請求項９記載の方法において、
柱形絶縁構造を形成するために絶縁層を、前記抵抗率スイッチング素子が前記柱形絶縁構造の側壁上に形成されるように、パターニングするステップをさらに含む方法。
【請求項１５】
メモリデバイスであって、
第１の伝導性電極と、
絶縁構造と、
前記絶縁構造の側壁上に置かれている抵抗率スイッチング素子と、
前記抵抗率スイッチング素子の上に置かれている第２の伝導性電極と、
前記第１の伝導性電極および前記第２の伝導性電極の間に前記抵抗率スイッチング素子と直列に置かれているステアリング素子と、を備え、
前記第１の伝導性電極から前記第２の伝導性電極への第１の方向における前記抵抗率スイッチング素子の高さは、第１の方向と直角をなす第２の方向における前記抵抗率スイッチング素子の厚さより大きく、
前記ステアリング素子は、前記抵抗率スイッチング素子より上または下に置かれているダイオードを含むデバイス。
【請求項１６】
請求項１５記載のデバイスにおいて、
前記ステアリング素子は、伝導性障壁層によって前記抵抗率スイッチング素子から分離されている柱形ｐｉｎダイオードを含み、
前記抵抗率スイッチング素子は、前記絶縁構造の側壁上に置かれている金属酸化物層であるデバイス。
【請求項１７】
請求項１５記載のデバイスにおいて、
前記抵抗率スイッチング素子は、アンチヒューズ誘電体、ヒューズ、ポリシリコン記憶効果材料、金属酸化物またはスイッチャブルな複合金属酸化物材料、カーボンナノチューブ材料、グラフェンスイッチャブル抵抗材料、炭素抵抗率スイッチング材料、相変化材料、伝導性ブリッジ素子、電解質スイッチング材料、あるいはスイッチャブルなポリマー材料から選択されるデバイス。
【請求項１８】
請求項１５記載のデバイスにおいて、
前記絶縁構造は、絶縁層内のトレンチを含み、
前記抵抗率スイッチング素子は、前記絶縁層内のトレンチの側壁上に、前記絶縁層内のトレンチの底に露出した前記第１の伝導性電極と接触して置かれているデバイス。
【請求項１９】
請求項１５記載のデバイスにおいて、
前記絶縁構造は、複数の絶縁レールを含み、
前記抵抗率スイッチング素子は、少なくとも１つの絶縁レールの側壁上に、隣接するレール間に露出した前記第１の伝導性電極と接触して置かれ、
複数の絶縁レールの間のスペースは、絶縁充填材料で充填され、
各絶縁レールは、前記抵抗率スイッチング素子が前記第１の伝導性電極および前記ステアリング素子と接触して置かれるように、前記第１の伝導性電極および前記ステアリング素子と部分的に位置ずれをしているデバイス。
【請求項２０】
請求項１５記載のデバイスにおいて、
前記絶縁構造は、絶縁柱を含み、前記抵抗率スイッチング素子が前記絶縁柱の少なくとも１つの側壁上に形成されるデバイス。
【請求項２１】
請求項１５記載のデバイスにおいて、
前記抵抗率スイッチング素子は、１０ｎｍより大きい高さと１０ｎｍより小さい厚さとを有するデバイス。
【請求項２２】
メモリデバイスを作る方法であって、
第１の伝導性電極を形成するステップと、
前記第１の伝導性電極の上に少なくとも１つのダイオード層を形成するステップと、
前記ダイオード層の上に少なくとも１つの絶縁テンプレート層を形成するステップと、
前記絶縁テンプレート層の上にハードマスクパターンを形成するステップと、
前記ハードマスクパターンをマスクとして用いて前記絶縁テンプレート層をエッチングするステップと、
絶縁柱を含む絶縁構造を形成するために前記絶縁テンプレート層の幅を減少させるステップと、
抵抗率スイッチング素子を形成するために前記絶縁柱の側壁の上に金属酸化物抵抗率スイッチング層を堆積させるステップと、
ダイオードステアリング素子を含む柱状ダイオードを形成するために前記ハードマスクパターンをマスクとして用いて前記ダイオード層をエッチングするステップと、
前記金属酸化物抵抗率スイッチング層と接触する第２の伝導性電極を形成するステップと、
を含む方法。
【請求項２３】
請求項２２記載の方法において、
前記幅を減少させるステップは、前記ハードマスクパターンをアンダーカットするために前記絶縁テンプレート層の等方性エッチングによって実行され、
前記金属酸化物抵抗率スイッチング層を堆積させるステップは、原子層堆積法によって実行される方法。
【請求項２４】
請求項２３記載の方法において、
前記第２の伝導性電極を形成するステップの前に、前記金属酸化物抵抗率スイッチング層と接触している前記ハードマスクパターンを除去するステップをさらに含む方法。