(57)【要約】　【課題】　半導体メモリー装置、特に低電源電圧で安定的に動作できる半導体メモリー装置及びこの装置のセンス増幅器を提供すること。【解決手段】　半導体メモリー装置は、複数個のワードラインと複数個のビットラインとの間に連結された複数個のメモリーセルを備えたメモリーセルアレイ、プリディスチャージ動作時に複数個のビットラインをプリディスチャージするプリディスチャージ回路、リード動作時に複数個のビットラインと複数個のデータラインとの間にデータを伝送するデータ入出力ゲート回路、及びリード動作時にバイアス制御信号に応答して複数個のデータライン各々をバイアス電圧レベルにバイアスするバイアス回路と、リード動作時にセンス増幅器イネーブル信号に応答して複数個のデータラインそれぞれのバイアス電圧レベルの変化を感知して増幅してセンス出力信号を発生するセンス増幅回路を備えるセンス増幅器で構成されている。【選択図】　図５
2004103224.tif 000002
【特許請求の範囲】
【請求項１】
複数個のメモリーセルと、前記複数個のメモリーセルをデータラインに選択的に連結するために構成されたセル選択回路とを備えるメモリーセルアレイと、
　バイアス制御信号に応答して前記データラインをバイアス電圧で充電するためのバイアス回路と、
　前記データラインに結合された入力と、出力バッファーとを有し、前記データラインに連結されたメモリーセルの状態を示すセンス出力信号を発生するためにセンス増幅器イネーブル信号に応答して前記データライン上の電圧に従って出力バッファーを駆動するために動作するセンス増幅器と、
　を備えることを特徴とする半導体メモリー装置。
【請求項２】
前記バイアス回路は、
　前記データラインに結合された入力を有し、前記バイアス制御信号に応答してイネーブル及びディスエーブルされるように動作するバッファーと、
　前記バッファーの前記入力に結合されたドレイン、電源電圧に連結されたソース、及び前記バッファーの前記出力に結合されたゲートを有する第１トランジスタと、
　前記電源電圧に連結されたソース、前記バッファーの前記出力に結合されたドレイン、及び前記バイアス制御信号に結合されたゲートを有する第２トランジスタと、
　を備えることを特徴とする請求項１に記載の半導体メモリー装置。
【請求項３】
前記第１及び第２トランジスタの各々は、
　ＰＭＯＳトランジスタを含むことを特徴とする請求項２に記載の半導体メモリー装置。
【請求項４】
前記センス増幅器回路は、
　前記データラインと前記電源電圧との間に直列に連結されて、前記第１及び第２トランジスタの共通ノードに前記出力バッファーの入力が結合された第１及び第２相補トランジスタと、
　前記データラインと前記第１トランジスタのゲートに結合されて、前記センス増幅器イネーブル信号に応答して前記第１トランジスタのゲートを駆動するために動作するセンスイネーブル回路と、
　を備えることを特徴とする請求項１に記載の半導体メモリー装置。
【請求項５】
前記センスイネーブル回路は、
　前記データラインに結合された入力と前記第１トランジスタのゲートに結合された出力を有して、前記センス増幅器イネーブル信号に応答してイネーブル及びディスエーブルされるインバータと、
　前記インバータの出力に結合されたドレイン、接地電圧に連結されたソース、及び前記センス増幅器イネーブル信号を受信するゲートを有する第３トランジスタと、
　を備えることを特徴とする請求項４に記載の半導体メモリー装置。
【請求項６】
前記第１トランジスタは、前記データラインに結合されたソースを有するＮＭＯＳトランジスタを含み、前記第２トランジスタは前記ＮＭＯＳトランジスタのドレインに結合されたドレイン及び電源電圧に連結されたソースを有するＰＭＯＳトランジスタを含むことを特徴とする請求項５に記載の半導体メモリー装置。
【請求項７】
前記データラインは、前記バッファーの前記入力に結合されて、
　前記出力バッファーは、前記センス増幅器イネーブル信号に応答してイネーブルされてディスエーブルさせるために動作するインバータを備えて、
　前記センス増幅器回路は、前記データラインと電源電圧との間に連結されて、前記センス増幅器イネーブル信号を受信するゲートを有するトランジスタを備えることを特徴とする請求項１に記載の半導体メモリー装置。
【請求項８】
前記セル選択回路は、
　ワードラインの信号に応答して前記メモリーセルを複数個のビットラインに選択的に結合するために構成されて、
　前記複数個のコラム選択信号に応答して前記ビットラインを前記データラインに選択的に結合するゲート回路を備えることを特徴とする請求項１に記載の半導体メモリー装置。
【請求項９】
複数個のワードラインと複数個のビットラインとの間に連結された複数個のメモリーセルを備えたメモリーセルアレイと、
　プリディスチャージ動作時に前記複数個のビットラインをプリディスチャージするプリディスチャージ回路と、
　リード動作時に前記複数個のビットラインと複数個のデータラインとの間にデータを伝送するデータ入出力ゲート回路と、
　前記リード動作時にバイアス制御信号に応答して前記複数個のデータライン各々をバイアス電圧レベルにバイアスするバイアス回路、及び前記リード動作時にセンス増幅器イネーブル信号に応答して前記複数個のデータラインそれぞれのバイアス電圧レベルの変化を感知して増幅してセンス出力信号を発生するセンス増幅回路を含むセンス増幅器と、
　を備えることを特徴とする半導体メモリー装置。
【請求項１０】
前記バイアス回路は、
　電源電圧と前記データラインとの間に連結された第１トランジスタと、
　前記プリディスチャージ動作時に前記バイアス制御信号に応答してオンされて前記第１トランジスタをオフして前記リード動作時に前記センス増幅器イネーブル信号がイネーブルされるとオンされる第２トランジスタと、
　前記リード動作時に前記バイアス制御信号に応答してイネーブルされて前記データラインの電圧をバッファーして、前記リード動作時に前記センス増幅器イネーブル信号がイネーブルされるとディスエーブルされる第１バッファーと、
　を備えることを特徴とする請求項９に記載の半導体メモリー装置。
【請求項１１】
前記第１及び第２トランジスタ各々は、
　ＰＭＯＳトランジスタであることを特徴とする請求項１０に記載の半導体メモリー装置。
【請求項１２】
前記第１バッファーは、
　前記データラインの電圧が前記バイアス電圧レベルより高ければ電源電圧レベルの信号を発生して、低ければ接地電圧レベルの信号を発生することを特徴とする請求項１０に記載の半導体メモリー装置。
【請求項１３】
前記センス増幅回路は、
　電源電圧と第１ノードとの間に連結されて前記第１ノードに電流を供給する第３トランジスタと、
　前記センス増幅器イネーブル信号に応答してイネーブルされて前記データラインの電圧レベルを反転して第２ノードに出力するインバータと、
　前記第２ノードと接地電圧との間に連結されて前記リード動作時に前記センス増幅器イネーブル信号に応答してオフされる第４トランジスタと、
　前記第１ノードとデータラインとの間に連結されて前記第２ノードの電圧レベルに応答してオンされて前記第１ノードから前記データラインに電流を流す第５トランジスタと、
　前記センス増幅器イネーブル信号に応答してイネーブルされて前記第１ノードの電圧をバッファーして前記センス出力信号を発生する第２バッファーと、
　を備えることを特徴とする請求項９に記載の半導体メモリー装置。
【請求項１４】
前記第５トランジスタの相互コンダクタンスが前記第３トランジスタの相互コンダクタンスより大きいことを特徴とする請求項１３に記載の半導体メモリー装置。
【請求項１５】
前記第３トランジスタは、
　ＰＭＯＳトランジスタであることを特徴とする請求項１３に記載の半導体メモリー装置。
【請求項１６】
前記第４及び第５トランジスタ各々は、
　ＮＭＯＳトランジスタであることを特徴とする請求項１３に記載の半導体メモリー装置。
【請求項１７】
前記インバータは、
　前記データラインの電圧が前記バイアス電圧レベルより高ければ接地電圧レベルの信号を発生して、低ければ電源電圧レベルの信号を発生することを特徴とする請求項１３に記載の半導体メモリー装置。
【請求項１８】
前記センス増幅回路は、
　電源電圧と第１ノードとの間に連結されて前記第１ノードに電流を供給する第３トランジスタと、
　前記第１ノードと前記データラインとの間に連結されて前記センス増幅器イネーブル信号に応答してオンされて前記データラインに電流を供給する第４トランジスタと、
　前記センス増幅器イネーブル信号に応答してイネーブルされて前記データラインの電圧をバッファーして前記センス出力信号を発生する第２バッファーと、
　を備えることを特徴とする請求項９に記載の半導体メモリー装置。
【請求項１９】
前記第３及び第４トランジスタ各々は、
　ＰＭＯＳトランジスタであることを特徴とする請求項１８に記載の半導体メモリー装置。
【請求項２０】
前記第２バッファーは、
　前記データラインの電圧レベルが前記バイアス電圧レベルより低ければ接地電圧レベルのセンス出力信号を発生して、高ければ電源電圧レベルのセンス出力信号を発生することを特徴とする請求項１８に記載の半導体メモリー装置。
【請求項２１】
バイアス制御信号に応答してセンス入力信号端子をバイアス電圧レベルにバイアスするバイアス回路と、
　センス増幅器イネーブル信号に応答して前記センス入力信号端子のバイアス電圧レベルの変化を感知して増幅してセンス出力信号を発生するセンス増幅回路と、
　を備えることを特徴とするセンス増幅器。
【請求項２２】
前記バイアス回路は、
　電源電圧と前記センス入力信号端子との間に連結された第１トランジスタと、
　前記バイアス制御信号に応答してオンされて前記第１トランジスタをオフして前記センス増幅器イネーブル信号がイネーブルされるとオンされる第２トランジスタと、
　前記バイアス制御信号に応答してイネーブルされて前記センス入力信号端子の電圧をバッファーして、前記センス増幅器イネーブル信号がイネーブルされるとディスエーブルされる第１バッファーと、
　を備えることを特徴とする請求項２１に記載のセンス増幅器。
【請求項２３】
前記第１及び第２トランジスタ各々は、
　ＰＭＯＳトランジスタであることを特徴とする請求項２２に記載のセンス増幅器。
【請求項２４】
前記第１バッファーは、
　前記センス入力信号端子の電圧が前記バイアス電圧レベルより高ければ電源電圧レベルの信号を発生して、低ければ接地電圧レベルの信号を発生することを特徴とする請求項２２に記載のセンス増幅器。
【請求項２５】
前記センス増幅回路は、
　電源電圧と第１ノードとの間に連結されて前記第１ノードに電流を供給する第３トランジスタと、
　前記センス増幅器イネーブル信号に応答してイネーブルされて前記センス入力信号端子の電圧を反転して第２ノードに出力するインバータと、
　前記第２ノードと接地電圧との間に連結されて前記センス増幅器イネーブル信号に応答してオフされる第４トランジスタと、
　前記第１ノードとセンス入力信号端子との間に連結されて前記第２ノードの電圧レベルに応答してオンされて前記第１ノードから前記センス入力信号端子に電流を流す第５トランジスタと、
　前記センス増幅器イネーブル信号に応答してイネーブルされて前記第１ノードの電圧をバッファーして前記センス出力信号を発生する第２バッファーと、
　を備えることを特徴とする請求項２１に記載のセンス増幅器。
【請求項２６】
前記第５トランジスタの相互コンダクタンスが前記第３トランジスタの相互コンダクタンスより大きいことを特徴とする請求項２５に記載のセンス増幅器。
【請求項２７】
前記第３トランジスタは、
　ＰＭＯＳトランジスタであることを特徴とする請求項２６に記載のセンス増幅器。
【請求項２８】
前記第４及び第５トランジスタ各々は、
　ＮＭＯＳトランジスタであることを特徴とする請求項２５に記載のセンス増幅器。
【請求項２９】
前記インバータは、
　前記センス入力信号端子の電圧が前記バイアス電圧レベルより高ければ接地電圧レベルの信号を発生して、低ければ電源電圧レベルの信号を発生することを特徴とする請求項２５に記載のセンス増幅器。
【請求項３０】
前記センス増幅回路は、
　電源電圧と第１ノードとの間に連結されて前記第１ノードに電流を供給する第３トランジスタと、
　前記第１ノードと前記センス入力信号端子との間に連結されて前記センス増幅器イネーブル信号に応答してオンされて前記センス入力信号端子に電流を供給する第４トランジスタと、
　前記センス増幅器イネーブル信号に応答してイネーブルされて前記センス入力信号端子の電圧をバッファーして前記センス出力信号を発生する第２バッファーと、
　を備えることを特徴とする請求項２１に記載のセンス増幅器。
【請求項３１】
前記第３及び第４トランジスタ各々は、
　ＰＭＯＳトランジスタであることを特徴とする請求項３０に記載のセンス増幅器。
【請求項３２】
前記第２バッファーは、
　前記センス入力信号端子の電圧が前記バイアス電圧レベルより高ければ電源電圧レベルの前記センス出力信号を発生して、低ければ接地電圧レベルの前記センス出力信号を発生することを特徴とする請求項３０に記載のセンス増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体メモリー装置に係り、特に低電源電圧で安定的に動作できる半導体メモリー装置及びこの装置のセンス増幅器に関する。
【背景技術】
【０００２】
　半導体メモリー装置の電源電圧のレベルが下がることによって従来のセンス増幅器では安定した動作を実行することができないという問題点があった。
【０００３】
　図１は、従来の半導体メモリー装置の概略的な構成を示すブロック図であって、１個のデータを入出力する半導体メモリー装置の構成を示したものである。
【０００４】
　図１において、半導体メモリー装置は、フラッシュメモリーセルＭＣを備えるメモリーセルアレイ１０、ローデコーダー１２、プリディスチャージ回路１４、データ入出力ゲート回路１６、コラムデコーダー１８、及びセンス増幅器２０で構成されている。
【０００５】
　図１に示したブロックそれぞれの機能を説明すれば次の通りである。
【０００６】
　メモリーセルアレイ１０は、ワードラインＷＬ１、ＷＬ２、．．．、ＷＬｉ各々とビットラインＢＬ１、ＢＬ２、．．．、ＢＬｊそれぞれの間に連結されたフラッシュメモリーセルＭＣで構成されている。メモリーセルアレイ１０は消去動作時にすべてのフラッシュメモリーセルＭＣにデータ“１”が貯蔵されて、プログラム動作時にデータ“０”がプログラムされる。ローデコーダー１２はローアドレスＲＡをデコーディングしてワードラインＷＬ１、ＷＬ２、．．．、ＷＬｉを選択するための選択信号を発生する。プリディスチャージ回路１４はビットラインＢＬ１、ＢＬ２、．．．、ＢＬｊ各々と接地電圧との間に連結されてそれぞれのゲートにプリディスチャージ制御信号ＤＩＳＣＨが印加されるＮＭＯＳトランジスタＮ１で構成されて、プリディスチャージ制御信号ＤＩＳＣＨに応答してビットラインＢＬ１、ＢＬ２、．．．、ＢＬｊを接地電圧レベルでプリディスチャージする。データ入出力ゲート回路１６はビットラインＢＬ１、ＢＬ２、．．．、ＢＬｊ各々と共通ノードＣＯＭとの間に連結されてそれぞれのゲートにコラム選択信号Ｙ１、Ｙ２、．．．、Ｙｊが印加されるＮＭＯＳトランジスタＮ２で構成されて、コラム選択信号Ｙ１、Ｙ２、．．．、Ｙｊ各々に応答してオンされてビットラインＢＬ１、ＢＬ２、．．．、ＢＬｊと共通ノードＣＯＭとの間にデータを伝送する。コラムデコーダー１８はコラムアドレスＣＡをデコーディングしてコラム選択信号Ｙ１、Ｙ２、．．．、Ｙｊを発生する。センス増幅器２０はリード動作時にバイアス制御信号ＢＩＡＳに応答して共通ノードＣＯＭの電流変化を感知してセンス出力信号Ｓｏｕｔを発生する。
【０００７】
　図２は、図１に示したセンス増幅器の一例の構成を示す回路図であって、ＰＭＯＳトランジスタＰ１とＮＭ０ＳトランジスタＮ３で構成されている。
【０００８】
　図２のセンス増幅器２０は、電源電圧ＶＤＤが印加されるソースとセンス出力信号Ｓｏｕｔ発生端子に連結されたゲートとドレインとを有するＰＭＯＳトランジスタＰ１、及びセンス出力信号Ｓｏｕｔ発生端子に連結されたドレインとバイアス制御信号ＢＩＡＳが印加されるゲートと共通ノードＣＯＭに連結されたソースとを有するＮＭＯＳトランジスタＮ３で構成されている。
【０００９】
　図２において、ＮＭＯＳトランジスタＮ３の相互コンダクタンスは、ＰＭＯＳトランジスタＰ１の相互コンダクタンスに比べて大きい値を有する。そして、センス増幅器２０の電圧利得はＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３の相互コンダクタンスの比となる。
【００１０】
　図２に示した回路の動作を説明すれば次の通りである。
【００１１】
　プリディスチャージ動作時に電源電圧レベルのプリディスチャージ制御信号ＤＩＳＣＨが発生すればプリディスチャージ制御信号ＤＩＳＣＨに応答してＮＭＯＳトランジスタＮ１がオンされてビットラインＢＬ１、ＢＬ２、．．．、ＢＬｊが接地電圧レベルになる。この時、バイアス制御信号ＢＩＡＳは接地電圧レベルであるのでＮＭＯＳトランジスタＮ３がオフされてセンス出力信号Ｓｏｕｔは電圧ＶＤＤ−Ｖｔｐ（ ＶｔｐはＰＭＯＳトランジスタＰ１のしきい電圧を示す）レベルになる。
【００１２】
　リード命令が印加されると電源電圧レベルのバイアス制御信号ＢＩＡＳが発生して、プリディスチャージ制御信号ＤＩＳＣＨは接地電圧レベルに遷移する。したがって、ＮＭＯＳトランジスタＮ１がオフされて、ＮＭＯＳトランジスタＮ３がオンされる。したがって、ＮＭＯＳトランジスタＮ３を通して電流が流れて共通ノードＣＯＭの電圧レベルが高まる。共通ノードＣＯＭの電圧が高まってＮＭＯＳトランジスタＮ３のゲートとソースとの間の電圧差がＮＭＯＳトランジスタＮ３のしきい電圧より小さくなればＮＭＯＳトランジスタＮ３がオフされる。すなわち、共通ノードＣＯＭの電圧がバイアス電圧レベルになる。
【００１３】
　この状態において、電源電圧レベルのワードラインＷＬ１選択信号、及びコラム選択信号Ｙ１が発生すればワードラインＷＬ１とビットラインＢＬ１との間に連結されたフラッシュメモリーセルＭＣが選択される。この時、フラッシュメモリーセルＭＣにデータ“０”が貯蔵された場合にはＮＭＯＳトランジスタＮ１、及びフラッシュメモリーセルＭＣがオンされて共通ノードＣＯＭからフラッシュメモリーセルＭＣを通じて電流が流れる。そうすれば、共通ノードＣＯＭの電圧が低くなって、ＮＭＯＳトランジスタＮ３がオンされてＮＭＯＳトランジスタＮ３を通して電流が流れる。これにより、センス出力信号Ｓｏｕｔ発生端子の電圧が低くなるが、センス出力信号Ｓｏｕｔの電圧はセンス増幅器２０の電圧利得に共通ノードＣＯＭの電圧減少分を乗じた値だけ低くなる。
【００１４】
　一方、フラッシュメモリーセルＭＣにデータ“１”が貯蔵された場合にはフラッシュメモリーセルＭＣがオフされることによって共通ノードＣＯＭからフラッシュメモリーセルＭＣを通じて電流が流れなくなる。したがって、ＮＭＯＳトランジスタＮ３がオフされることによってセンス出力信号Ｓｏｕｔ発生端子の電圧は電圧ＶＤＤ−Ｖｔｐレベルを維持する。
【００１５】
　上述のように動作する図２に示したセンス増幅器２０が動作できる最小電源電圧を求めれば次の通りである。
【００１６】
　リード動作期間では、データラインの最小電圧は約０．４Ｖであって、ＮＭＯＳトランジスタＮ３のドレインとソースとの間の電圧差は最小で約０．２Ｖであって、ＰＭＯＳトランジスタＰ１のしきい電圧は最小で約０．４Ｖであって、フラッシュメモリーセルがデータ“０”にプログラムされた場合にＰＭＯＳトランジスタＰ１の効果的な駆動電圧は最小で約０．２Ｖである。
【００１７】
　したがって、これら電圧をすべて加えれば最小電源電圧は約１．２Ｖになる。
【００１８】
　すなわち、図２に示した従来のセンス増幅器２０は、ダイオード構成のＰＭＯＳトランジスタＰ１によって最小で０．４Ｖ程度の電圧降下が発生するので１．２Ｖ以上の電源電圧が印加される場合には正常に動作できるが、この電圧より小さい電圧が印加される場合には正常に動作できなくなる。しかし、工程及び温度変化を考慮するならば１．２Ｖの電源電圧が印加される場合にも正しく動作できないという問題がある。
　結果的に、従来の半導体メモリー装置のセンス増幅器は、１．０Ｖ以下の低電源電圧では安定的に動作できないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
　本発明の目的は、低電源電圧で安定的に動作できる半導体メモリー装置を提供することにある。
【００２０】
　本発明の他の目的は、低電源電圧で安定的に動作できる半導体メモリー装置のセンス増幅器を提供することにある。
【課題を解決するための手段】
【００２１】
　前記目的を達成するための半導体メモリー装置の第１形態は、前記複数個のメモリーセルをデータラインに選択的に連結するために構成された複数個のメモリーセルとセル選択回路を備えるメモリーセルアレイ、バイアス制御信号に応答して前記データラインをバイアス電圧で充電するためのバイアス回路、及び前記データラインに結合された入力を有して、出力バッファーを含んで、前記データラインに連結されたメモリーセルの状態を示すセンス出力信号を発生するためにセンス増幅器イネーブル信号に応答して前記データライン上の電圧によって出力バッファーを駆動するために動作するセンス増幅器を備えることを特徴とする。
【００２２】
　前記バイアス回路は、前記データラインに結合された入力を有して、前記バイアス制御信号に応答してイネーブル及びディスエーブルされるように動作するバッファー、前記バッファーの前記入力に結合されたドレインを有して、電源電圧に連結されたソースと前記バッファーの前記出力に結合されたゲートを有する第１トランジスタ、及び前記電源電圧に連結されたドレインと前記バッファーの前記出力に結合されたドレイン、及び前記バイアス制御信号に結合されたゲートを有する第１トランジスタを備えることを特徴とする。
【００２３】
　前記センス増幅器回路は、前記データラインと前記電源電圧との間に直列に連結されて、前記第１及び第２トランジスタの共通ノードに前記出力バッファーの入力が結合された第１及び第２相補トランジスタ、及び
　前記データラインと前記第１トランジスタのゲートに結合されて、前記センス増幅器イネーブル信号に応答して前記第１トランジスタのゲートを駆動するために動作するセンスイネーブル回路を備えることを特徴とする。
【００２４】
　前記センスイネーブル回路は、
　前記データラインに結合された入力と前記第１トランジスタのゲートに結合された出力を有して、前記センス増幅器イネーブル信号に応答してイネーブル及びディスエーブルされるインバータ、及び前記インバータの出力に結合されたドレイン、接地電圧に連結されたソースと前記センス増幅器イネーブル信号を受信するゲートを有する第３トランジスタを備えることを特徴とする。
【００２５】
　前記目的を達成するための本発明の半導体メモリー装置の第２形態は、複数個のワードラインと複数個のビットラインとの間に連結された複数個のメモリーセルを備えたメモリーセルアレイ、プリディスチャージ動作時に前記複数個のビットラインをプリディスチャージするプリディスチャージ回路、リード動作時に前記複数個のビットラインと複数個のデータラインとの間にデータを伝送するデータ入出力ゲート回路、及び前記リード動作時にバイアス制御信号に応答して前記複数個のデータライン各々をバイアス電圧レベルにバイアスするバイアス回路と、前記リード動作時にセンス増幅器イネーブル信号に応答して前記複数個のデータラインそれぞれのバイアス電圧レベルの変化を感知して増幅してセンス出力信号を発生するセンス増幅回路を含むセンス増幅器を備えることを特徴とする。
【００２６】
　前記他の目的を達成するための本発明の半導体メモリー装置のセンス増幅器は、バイアス制御信号に応答してセンス入力信号端子をバイアス電圧レベルにバイアスするバイアス回路、及びセンス増幅器イネーブル信号に応答して前記センス入力信号端子のバイアス電圧レベルの変化を感知して増幅してセンス出力信号を発生するセンス増幅回路を備えることを特徴とする。
【００２７】
　前記センス増幅器のバイアス回路は、電源電圧と前記センス入力信号端子との間に連結された第１トランジスタ、前記バイアス制御信号に応答してオンされて前記第１トランジスタをオフして前記センス増幅器イネーブル信号がイネーブルされるとオンされる第２トランジスタ、及び前記バイアス制御信号に応答してイネーブルされて前記センス入力信号端子の電圧をバッファーして、前記センス増幅器イネーブル信号がイネーブルされるとディスエーブルされる第１バッファーを備えることを特徴とする。
【００２８】
　前記センス増幅器のセンス増幅回路の第１形態は、電源電圧と第１ノードとの間に連結されて前記第１ノードに電流を供給する第３トランジスタ、前記センス増幅器イネーブル信号に応答してイネーブルされて前記センス入力信号端子の電圧を反転して第２ノードに出力するインバータ、前記第２ノードと接地電圧との間に連結されて前記センス増幅器イネーブル信号に応答してオフされる第４トランジスタ、前記第１ノードとセンス入力信号端子との間に連結されて前記第２ノードの電圧レベルに応答してオンされて前記第１ノードから前記センス入力信号端子に電流を流す第５トランジスタ、及び前記センス増幅器イネーブル信号に応答してイネーブルされて前記第１ノードの電圧をバッファーして前記センス出力信号を発生する第２バッファーを備えることを特徴とする。
【００２９】
　前記センス増幅器のセンス増幅回路の第２形態は、電源電圧と第１ノードとの間に連結されて前記第１ノードに電流を供給する第３トランジスタ、前記第１ノードと前記センス入力信号端子との間に連結されて前記センス増幅器イネーブル信号に応答してオンされて前記センス入力信号端子に電流を供給する第４トランジスタ、及び前記センス増幅器イネーブル信号に応答してイネーブルされて前記センス入力信号端子の電圧をバッファーして前記センス出力信号を発生する第２バッファーを備えることを特徴とする。
【発明の効果】
【００３０】
　本発明の半導体メモリー装置及びこの装置のセンス増幅器は、低電源電圧においても安定的に動作できる。したがって、低電源電圧で動作する半導体メモリー装置の動作信頼性が向上できる。
【発明を実施するための最良の形態】
【００３１】
　以下、添付した図面を参照しながら本発明の好適な実施の形態に係る半導体メモリー装置及びこの装置のセンス増幅器を説明する。
【００３２】
　図３は、本発明の好適な実施の形態に係る半導体メモリー装置のセンス増幅器の構成を示す回路図である。このセンス増幅器は、バイアス回路３０と増幅回路３２とを備える。バイアス回路３０は、ＰＭＯＳトランジスタＰ２、Ｐ３及びバッファーＢＵＦ１を含む。増幅回路３２は、ＰＭＯＳトランジスタＰ４、ＮＭＯＳトランジスタＮ４、Ｎ５、インバータＩＮＶ及びバッファーＢＵＦ２を含む。
【００３３】
　図３において、バイアス回路３０は、電源電圧ＶＤＤが印加されるソースと共通ノードＣＯＭに連結されたドレインとノードｎ１に連結されたゲートとを有するＰＭＯＳトランジスタＰ２、ノードｎ１に連結されたドレインと電源電圧ＶＤＤが印加されるソースとバイアス制御信号ＢＥＮが印加されるゲートとを有するＰＭＯＳトランジスタＰ３、及び共通ノードＣＯＭに連結された入力端子とノードｎ１に連結された出力端子とバイアス制御信号ＢＥＮが印加されるイネーブル端子とを有するバッファーＢＵＦ１で構成されている。増幅回路３２は、電源電圧ＶＤＤが印加されるソースと接地電圧が印加されるゲートとノードｎ３に連結されたドレインとを有するＰＭＯＳトランジスタＰ４、ＰＭＯＳトランジスタＰ４のドレインに連結されたドレインとノードｎ２に連結されたゲートと共通ノードＣＯＭに連結されたソースとを有するＮＭＯＳトランジスタＮ４、共通ノードＣＯＭに連結された入力端子とノードｎ２に連結された出力端子とセンス増幅器イネーブル信号ＳＥＮが印加されるイネーブル端子とを有するインバータＩＮＶ、ノードｎ２に連結されたドレインとセンス増幅器イネーブル信号ＳＥＮが印加されるゲートと接地電圧に連結されたソースとを有するＮＭＯＳトランジスタＮ５、及びノードｎ３に連結された入力端子とセンス出力信号Ｓｏｕｔ発生端子に連結された出力端子とセンス増幅器イネーブル信号ＳＥＮが印加されるイネーブル端子とを有するバッファーＢＵＦ２で構成されている。
【００３４】
　図４は、図３に示した回路の動作を説明するための動作タイミング図であって、図１及び図４を利用して図３に示した回路の動作を説明すれば次の通りである。
【００３５】
　図４において、プリディスチャージ制御信号ＤＩＳＣＨは、リード動作期間では、接地電圧レベルを維持して、バイアス制御信号ＢＥＮはプリディスチャージ制御信号ＤＩＳＣＨの下降遷移に応答して上昇して所定時間後に下降するパルス信号である。センス増幅器イネーブル信号ＳＥＮはバイアス制御信号ＢＥＮの下降遷移に応答して下降してプリディスチャージ制御信号ＤＩＳＣＨの上昇遷移に応答して上昇するパルス信号である。そして、ワードラインＷＬ１選択信号はバイアス制御信号ＢＥＮの下降遷移に応答して上昇してプリディスチャージ制御信号ＤＩＳＣＨの上昇遷移に応答して下降するパルス信号である。
【００３６】
　プリディスチャージ動作期間Ｔ１で、電源電圧レベルのプリディスチャージ制御信号ＤＩＳＣＨが発生すればプリディスチャージ制御信号ＤＩＳＣＨに応答して図１に示したＮＭＯＳトランジスタＮ１がオンされてビットラインＢＬ１、ＢＬ２、．．．、ＢＬｊが接地電圧レベルになる。接地電圧レベルのバイアス制御信号ＢＥＮに応答してバッファーＢＵＦ１がオフされてＰＭＯＳトランジスタＰ３がオンされてノードｎ１が電源電圧レベルになる。そうすれば、ＰＭＯＳトランジスタＰ２がオフされる。そして、電源電圧レベルのセンス増幅器イネーブル信号ＳＥＮに応答してインバータＩＮＶとバッファーＢＵＦ２がディスエーブルされる。この期間において、センス出力信号Ｓｏｕｔは電源電圧レベルに設定して、設定されたレベルを維持する。そして、ノードｎ３はＰＭＯＳトランジスタＰ４がオンされてＮＭＯＳトランジスタＮ４がオフされているので電源電圧ＶＤＤレベルになる。
【００３７】
　リード動作期間のバイアス期間Ｔ２で、電源電圧レベルのバイアス制御信号ＢＥＮが発生して、プリディスチャージ制御信号ＤＩＳＣＨは接地電圧レベルに遷移する。したがって、ＰＭＯＳトランジスタＰ３はオフされてバッファーＢＵＦ１は共通ノードＣＯＭの接地電圧レベルの信号をバッファーしてノードｎ１に接地電圧レベルを出力する。そうすれば、ＰＭＯＳトランジスタＰ２がオンされて共通ノードＣＯＭの電圧レベルを高める。共通ノードＣＯＭの電圧がバッファーＢＵＦ１のしきい電圧である約ＶＤＤ／２レベルに到達すればバッファーＢＵＦ１がノードｎ１に電源電圧レベルを出力する。これにより、ＰＭＯＳトランジスタＰ２がオフされる。このような方法で共通ノードＣＯＭの電圧が約ＶＤＤ／２レベルにバイアスされる。この時、電源電圧レベルのセンス増幅器イネーブル信号ＳＥＮに応答してバッファーＢＵＦ２がディスエーブルされてセンス出力信号Ｓｏｕｔは期間Ｔ１に設定された電源電圧レベルを維持する。ノードｎ３はＰＭＯＳトランジスタＰ４がオンされてＮＭＯＳトランジスタＮ４がオフされているので電源電圧レベルを維持する。
【００３８】
　リード動作期間のセンシング期間Ｔ３において、電源電圧レベルのワードラインＷＬ１選択信号、及びコラム選択信号Ｙ１に応答してワードラインＷＬ１とビットラインＢＬ１との間に連結されたフラッシュメモリーセルＭＣが選択される。この時、選択されたフラッシュメモリーセルＭＣにデータ“０”が貯蔵されているならば、図１に示したＮＭＯＳトランジスタＮ２及びフラッシュメモリーセルＭＣがオンされて共通ノードＣＯＭからフラッシュメモリーセルＭＣを通じて電流が流れる。したがって、共通ノードＣＯＭの電圧が低くなる。そして、接地電圧レベルのバイアス制御信号ＢＥＮとセンス増幅器イネーブル信号ＳＥＮに応答してＰＭＯＳトランジスタＰ３がオンされて、ＮＭＯＳトランジスタＮ５がオフされて、バッファーＢＵＦ１がディスエーブルされて、インバータＩＮＶとバッファーＢＵＦ２がイネーブルされる。ＰＭＯＳトランジスタＰ３がオンされることによりノードｎ１が電源電圧レベルになって、これによりＰＭＯＳトランジスタＰ２がオフされる。共通ノードＣＯＭからフラッシュメモリーセルＭＣを通じて電流が継続的に流れるために共通ノードＣＯＭの電圧は徐々に低くなる。インバータＩＮＶは共通ノードＣＯＭの電圧がインバータＩＮＶのしきい電圧である約ＶＤＤ／２に到達すればノードｎ２に電源電圧レベルの信号を発生する。そうすれば、ＮＭＯＳトランジスタＮ４がオンされてノードｎ３から共通ノードＣＯＭに電流が流れる。したがって、ノードｎ３の電圧が低くなる。この時、ＰＭＯＳトランジスタＰ４の相互コンダクタンスが小さくてＮＭＯＳトランジスタＮ４の相互コンダクタンスが大きいためにノードｎ３の電圧は徐々に落ちる。バッファーＢＵＦ２はノードｎ３の電圧がバッファーＢＵＦ２のしきい電圧である約ＶＤＤ／２に到達すれば接地電圧レベルのセンス出力信号Ｓｏｕｔを発生する。タイミング図において、共通ノードＣＯＭ、ノードｎ３、及びセンス出力信号Ｓｏｕｔの変化を実線で示した。
【００３９】
　一方、選択されたフラッシュメモリーセルＭＣにデータ“１”が貯蔵されているならば、フラッシュメモリーセルＭＣがオフされるために共通ノードＣＯＭからフラッシュメモリーセルＭＣを通じて電流が流れなくなる。したがって、共通ノードＣＯＭの電圧減少が発生しなくなる。したがって、インバータＩＮＶはノードｎ２に接地電圧レベルの信号を発生して、ＮＭＯＳトランジスタＮ４はオフされる。ノードｎ３は電源電圧レベルを維持して、バッファーＢＵＦ２は電源電圧レベルのセンス出力信号Ｓｏｕｔを発生する。タイミング図において、共通ノードＣＯＭ、ノードｎ３、及びセンス出力信号Ｓｏｕｔの変化を点線で示した。
【００４０】
　上述したような動作を実行する図３に示したセンス増幅器が動作できる最小電源電圧を求めれば次の通りである。
【００４１】
　リード動作期間では、データラインの最小電圧は約０．４Ｖであって、ＮＭＯＳトランジスタＮ４のしきい電圧は最小で約０．４Ｖであって、ボディーエフェクト(Body Effect)によるしきい電圧の変化は最小で約０．２Ｖである。したがって、これらの電圧をすべて加えれば最小電源電圧が約１．０Ｖになる。
【００４２】
　すなわち、図３に示した本発明の好適な実施の形態に係るセンス増幅器は、ＰＭＯＳトランジスタＰ４による電圧降下が発生しないために１．０Ｖの電源電圧が印加される場合にも正常に動作できる。しかし、図３に示したセンス増幅器は図２に示した従来のセンス増幅器に比べて低い電源電圧で動作することができるが、工程及び温度変化を考慮するならば１．０Ｖの電源電圧で安定的に動作できない場合もありうる。
【００４３】
　図５は、本発明の好適な他の実施の形態に係る半導体メモリー装置のセンス増幅器の構成を示す回路図である。このセンス増幅器は、バイアス回路３０’と増幅回路３４とを備える。バイアス回路３０’は、ＰＭＯＳトランジスタＰ２、Ｐ３及びバッファーＢＵＦ１’を含む。増幅回路３４は、ＰＭＯＳトランジスタＰ５、Ｐ６及びバッファーＢＵＦ３を含む。
【００４４】
　図５のセンス増幅器のバイアス回路３０’は、図３のセンス増幅器のバイアス回路３０の構成と同様であるので説明を省略する。
【００４５】
　増幅回路３４は、電源電圧ＶＤＤが印加されるソースと接地電圧が印加されるゲートとを有するＰＭＯＳトランジスタＰ５、ＰＭＯＳトランジスタＰ５のドレインに連結されたソースとセンス増幅器イネーブル信号ＳＥＮ発生端子に連結されたゲートと共通ノードＣＯＭに連結されたドレインとを有するＰＭＯＳトランジスタＰ６、及び共通ノードＣＯＭに連結された入力端子とセンス出力信号Ｓｏｕｔ発生端子に連結された出力端子とセンス増幅器イネーブル信号ＳＥＮが印加されるイネーブル端子とを有するバッファーＢＵＦ３で構成されている。
【００４６】
　図６は、図５に示した回路の動作を説明するための動作タイミング図であって、図６を利用して図５に示した回路の動作を説明すれば次の通りである。
【００４７】
　図６において、バイアス制御信号ＢＥＮ、センス増幅器イネーブル信号ＳＥＮ、及びワードラインＷＬ選択信号は図４のタイミング図と同様の方法で発生する。
【００４８】
　バイアス回路３０’の動作は、図３に示したバイアス回路３０の動作と同様であるので図４の説明を参考にすれば容易に分かるはずである。
【００４９】
　プリディスチャージ動作期間Ｔ１で、バイアス回路３０’によって共通ノードＣＯＭが接地電圧レベルになる。電源電圧レベルのセンス増幅器イネーブル信号ＳＥＮが発生すればＰＭＯＳトランジスタＰ６がオフされてバッファーＢＵＦ３はディスエーブルされる。したがって、センス出力信号Ｓｏｕｔは初期に設定された電源電圧レベルを維持する。
【００５０】
　リード動作期間のバイアス期間Ｔ２で、バイアス回路３０’によって共通ノードＣＯＭの電圧が電源電圧レベルにバイアスされる。
【００５１】
　リード動作期間のセンシング期間Ｔ３で、フラッシュメモリーセルＭＣにデータ“０”が貯蔵されてフラッシュメモリーセルＭＣがオンされると、共通ノードＣＯＭを通してフラッシュメモリーセルＭＣに電流が流れて共通ノードＣＯＭの電圧レベルが低くなる。接地電圧レベルのセンス増幅器イネーブル信号ＳＥＮが発生すればＰＭＯＳトランジスタＰ６がオンされてバッファーＢＵＦ３がイネーブルされる。したがって、共通ノードＣＯＭの電圧がバッファーＢＵＦ３のしきい電圧であるＶＤＤ／２レベルに到達すればバッファーＢＵＦ３が接地電圧レベルのセンス出力信号Ｓｏｕｔを発生する。タイミング図において、共通ノードＣＯＭ、及びセンス出力信号Ｓｏｕｔの変化を実線で示した。
【００５２】
　一方、期間Ｔ３で、フラッシュメモリーセルＭＣにデータ“１”が貯蔵されてフラッシュメモリーセルＭＣがオフされると、共通ノードＣＯＭからフラッシュメモリーセルＭＣを通じて電流が流れなくなることによって共通ノードＣＯＭの電圧が低くならない。したがって、バッファーＢＵＦ３は電源電圧レベルのセンス出力信号Ｓｏｕｔを発生する。タイミング図において、共通ノードＣＯＭ、及びセンス出力信号Ｓｏｕｔの変化を点線で示した。
【００５３】
　そして、ＰＭＯＳトランジスタＰ５、Ｐ６は、非常に小さく設計されて期間Ｔ３でＰＭＯＳトランジスタＰ６がオンされることによって共通ノードＣＯＭから選択されたビットラインに連結されたフラッシュメモリーセルＭＣを通じて流れる漏れ電流を補償する。
【００５４】
　上述したような動作を実行する図５に示したセンス増幅器が動作できる最小電源電圧を求めれば次の通りである。
【００５５】
　ＰＭＯＳトランジスタＰ５、Ｐ６による電圧降下が発生しないためにリード動作期間では、データラインの最小電圧が約０．４Ｖであるので最小動作電圧は約０．４Ｖになる。
【００５６】
　すなわち、図５に示したセンス増幅器は最小動作電圧が約０．４Ｖであるので１．０Ｖの低電源電圧が印加される場合にも安定的に動作できる。
【００５７】
　上述した実施形態は、フラッシュメモリーセルを備えた半導体メモリー装置を例に挙げて説明したが、フラッシュメモリーセル以外のリードオンリーメモリーセルを備えた半導体メモリー装置の場合にも本発明の好適な実施の形態に係るセンス増幅器が適用可能である。
【００５８】
　前記では、本発明の望ましい実施形態を参照して説明したが、当業者であれば特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解できる。
【図面の簡単な説明】
【００５９】
【図１】従来の半導体メモリー装置の概略的な構成を示すブロック図である。
【図２】図１に示したセンス増幅器の一例の構成を示す回路図である。
【図３】本発明の好適な実施の形態に係る半導体メモリー装置のセンス増幅器の構成を示す回路図である。
【図４】図３に示した回路の動作を説明するための動作タイミング図である。
【図５】本発明の好適な他の実施の形態に係る半導体メモリー装置のセンス増幅器の構成を示す回路図である。
【図６】図５に示した回路の動作を説明するための動作タイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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