(57)【要約】【課題】信号純度を向上させる。【解決手段】位相同期ループ回路のＤＤＳ１６はΔΣ変調器２７を備える。ΔΣ変調器２７は、メモリ２２から読み出した波形データに対して、ΔΣ変調を行う。ΔΣ変調を行うと、ＤＤＳ１６の出力周波数Ｆｄｄｓ近傍の雑音成分がＦｄｄｓから遠ざかる方向にシフトする。Ｄ／Ａ変換部２８は、ΔΣ変調器２７から出力されたデジタル信号をアナログ信号に変換し、ＬＰＦ２４を介して位相比較器１３に供給する。位相同期ループ内のループフィルタ１４は、ＤＤＳ１６の出力信号に含まれているスプリアス成分を低減し、信号純度を向上する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基準周波数を有する基準信号を出力する基準信号出力回路と、
前記基準信号の位相と所定の信号との位相とを比較し、両信号の位相差に対応する位相差信号を出力する位相比較器と、
前記位相比較器の出力信号をフィルタリングするループフィルタと、
前記ループフィルタを通過した前記位相差信号に従った周波数の発振信号を出力する発振器と、
波形データを記憶する記憶部と、
前記発振信号の出力周波数に基づいて前記記憶部から前記波形データを読み出す波形データ読出部と、
前記波形データをΔΣ変調して量子化データを出力する変調器と、
前記変調器からの量子化データをアナログ信号に変換して、前記所定の信号として前記位相比較器に供給するデジタル−アナログ変換器と、
を備えることを特徴とする位相同期ループ回路。
【請求項２】
前記記憶部は、複数のアドレスに波形データを記憶しており、
前記波形データ読出部は、前記記憶部の前記アドレスを所定ピッチでアクセスして波形データを読み出し、
前記変調器は、前記所定ピッチが前記波形データ記憶部の波形データを記憶している領域の総アドレス数の約数でないことにより前記ループフィルタの通過周波数帯域内に発生するスプリアスを減衰させる、
ことを特徴とする請求項１に記載の位相同期ループ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相同期ループ回路に関する。
【０００２】
【従来の技術】
受信機等においては、ＤＤＳ（Ｄｉｒｅｃｔ  Ｄｉｇｉｔａｌ  Ｓｙｎｔｈｅｓｉｚｅｒ）を備えた位相同期ループ（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が知られている（例えば、特許文献１参照）。ＤＤＳは、波形データを記憶するメモリを備え、このメモリから波形データを読み出して、読み出した波形データに基づいて信号を直接合成するものである。このため、ＤＤＳを備えた位相同期ループ回路では、所望の周波数を有する信号を正確に素早く出力することができる。
【０００３】
かかるＤＤＳは、位相同期ループ回路から出力される発振信号の周波数に基づいて、メモリにおける記憶位置を順次アクセスする。メモリに記憶されている波形データは、例えば、１周期分であるため、ＤＤＳは、メモリを繰り返しアクセスして、波形データを読み出す。
【０００４】
メモリへのアクセスの一巡を１周期とすると、ＤＤＳから出力される信号の周波数Ｆｄｄｓは、次の数１によって表される。
【数１】
Ｆｄｄｓ＝（Ｋ／２Ｎ）×Ｆｏｕｔ
但し、Ｋ：ＤＤＳ設定数（メモリの読み出しアドレスのピッチ）
Ｎ：メモリのアドレスのビット数
Ｆｏｕｔ：ＰＬＬ回路（電圧制御発振器）の出力信号の出力周波数
【０００５】
この式からわかるように、ＤＤＳの出力周波数Ｆｄｄｓは、位相同期ループの出力周波数Ｆｏｕｔの２Ｎ／Ｋで分周した周波数となる。ここで、ＤＤＳ設定数Ｋは、メモリのアドレス数２Ｎの約数以外にも設定することができるため、分周値を整数以外の値に設定することができ、結果、位相同期ループの出力周波数を基準周波数以下の周波数ピッチで設定することが可能となる。
【０００６】
【特許文献１】
特公平０３−０８７７８号公報（第２−３頁、図１）
【０００７】
【発明が解決しようとする課題】
しかし、このようなＤＤＳを備えた位相同期ループにあっては、ＤＤＳに起因するスプリアスがその出力に発生する事がある。
即ち、波形データを記憶したメモリの全アドレス（＝２Ｎ）をＤＤＳ設定数であるＫピッチで繰り返してアクセスして波形データを読み出すとき、Ｋが２Ｎの約数でないと、一巡目のアクセスでは２Ｎ番目のアドレスをアクセスできず、何巡目かのアクセスで初めて２Ｎ番目のアドレスをアクセスすることになる。つまり、この巡回が周期的に行われることになり、結果、ＤＤＳの出力周波数Ｆｄｄｓは、この巡回周波数によってＦＭ変調がかけられた状態となり、目的周波数以外のスプリアスが発生する。
【０００８】
このスプリアスの周波数が位相同期ループの帯域内（ループフィルタの通過周波数帯域内）になければ、ループフィルタによってスプリアスは除去されるが、ＤＤＳの出力周波数Ｆｄｄｓに近接した周波数、即ち、位相同期ループの帯域内にあると、ループフィルタによってこのスプリアスを除去することができず、位相同期ループの出力にも現れることになり、出力信号の信号純度が低下する。
【０００９】
本発明は、このような従来の問題点に鑑みてなされたもので、信号純度を向上させることが可能な位相同期ループ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するため、本発明の観点に係る位相同期ループ回路は、
基準周波数を有する基準信号を出力する基準信号出力回路と、
前記基準信号の位相と所定の信号との位相とを比較し、両信号の位相差に対応する位相差信号を出力する位相比較器と、
前記位相比較器の出力信号をフィルタリングするループフィルタと、
前記ループフィルタを通過した前記位相差信号に従った周波数の発振信号を出力する発振器と、
波形データを記憶する記憶部と、
前記発振信号の出力周波数に基づいて前記記憶部から前記波形データを読み出す波形データ読出部と、
前記波形データをΔΣ変調して量子化データを出力する変調器と、
前記変調器からの量子化データをアナログ信号に変換して、前記所定の信号として前記位相比較器に供給するデジタル−アナログ変換器と、
を備えたものである。
【００１１】
例えば、前記記憶部は、複数のアドレスに波形データを記憶しており、前記波形データ読出部は、前記記憶部の前記アドレスを所定ピッチでアクセスして波形データを読み出し、前記変調器は、前記所定ピッチが前記波形データ記憶部の波形データを記憶している領域の総アドレス数の約数でないことにより前記ループフィルタの通過周波数帯域内に発生するスプリアスを減衰させる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態に係る位相同期ループ回路を図面を参照して説明する。
本実施の形態に係る位相同期ループ回路の構成を図１に示す。
本実施の形態に係る位相同期ループ回路は、読出ピッチ設定部１１と、基準周波数信号出力部１２と、位相比較器１３と、ループフィルタ１４と、電圧制御発振器１５と、ＤＤＳ１６と、からなる。
【００１３】
読出ピッチ設定部１１は、ＤＤＳ１６のメモリ２２に記憶されている波形データの記憶位置を示すアドレスデータのピッチ（Ｋ）を設定するものである。
【００１４】
基準周波数信号出力部１２は、目標となる基準周波数を有する周波数信号を出力するものである。
【００１５】
位相比較器１３は、基準周波数信号出力部１２から出力された周波数信号の位相とＤＤＳ１６から出力された信号の位相とを比較し、比較結果として位相差に応じた、例えば、パルス幅を有する位相差信号を出力するものである。
【００１６】
ループフィルタ１４は、ローパスフィルタ、即ち、積分回路で構成され、位相比較器１３から出力された位相差信号の高帯域（遮断周波数よりも高い周波数帯域）の周波数を除去するフィルタであり、例えば、位相比較器１３から出力されたパルス信号を平滑化して出力する。
【００１７】
電圧制御発振器１５は、ループフィルタ１４を介して位相比較器１３から出力された位相差信号の制御電圧に対応した発振周波数の発振信号を出力するものである。尚、電圧制御発振器１５は、印加される制御電圧に従って容量が変化する可変容量ダイオード、発振器等（図示せず）を備え、この可変容量ダイオードの容量の変化に応じて発振周波数を変化させる。
【００１８】
ＤＤＳ１６は、波形データに基づいて合成した信号を出力するものである。ＤＤＳ１６は、波形データ読出部２１と、メモリ２２と、Ｄ／Ａ変換器（デジタル−アナログコンバータ）２３と、ＬＰＦ２４と、からなる。
【００１９】
波形データ読出部２１は、読出ピッチ設定部１１が設定したデータに基づいて、アドレスデータを生成し、生成したアドレスデータに基づいて、メモリ２２に記憶されている波形データを読み出すものである。波形データ読出部２１は、ラッチ２５と加算器２６とから構成される。
【００２０】
ラッチ２５は、クロック毎に、加算器２６の出力データをアドレスデータとしてメモリ２２に出力する。
【００２１】
加算器２６は、読出ピッチ設定部１１が設定した読み出しピッチとラッチ２５の出力値とを加算して、ラッチ２５に出力する。
このような構成により、波形データ読出部２１は、例えば、読出ピッチ設定部１１がピッチ２を指定し、ラッチ２５の初期値が０であるとすれば、アドレスデータ０，２，４，６．．．をクロック（＝電圧制御発振器１５の出力信号）が出力されるたびに出力することになる。
【００２２】
メモリ２２は、波形データを記憶するものである。この波形データは、必要な波形の出力信号を得るためのデータである。例えば、必要とする波形が図２に示すような正弦波であれば、メモリ２２には、図３に示すような波形データが記憶される。
【００２３】
図１に戻り、Ｄ／Ａ変換器２３は、メモリ２２から波形データを読み出し、読み出した波形データをアナログ信号に変換するものである。Ｄ／Ａ変換器２３は、ΔΣ変調器２７と、Ｄ／Ａ変換部２８と、からなる。
【００２４】
ΔΣ変調器２７は、ΔΣ変調を行うものである。ΔΣ変調の手法自体は任意であるが、この実施の形態では、理解を容易にするため、基本的な手法である、メモリ２２から読み出された波形データと遅延した量子化データとを加算し、加算データを積分して量子化する手法によるものを採用することとする。
ΔΣ変調器２７は、このような処理を行うことにより、読み出された一連の波形データに対応する波形（Ｄ／Ａ変換したあとの波形）に含まれるスプリアスと量子化ノイズの周波数分布を、ＤＤＳ１６の出力周波数から遠ざける。即ち、ループフィルタ１４の通過周波数帯域内のスプリアスを減衰させる。
【００２５】
従来技術の欄で説明したように、このスプリアスは、メモリ２２に記憶された波形データのアドレスの総数が読出ピッチ設定部１１により設定された読み出しピッチの整数倍でないことにより発生するものである。
【００２６】
この実施の形態において、ΔΣ変調器２７は、図４に示すように、減算器３１と、積分器３２と、量子化器３３と、遅延回路３４と、から構成される。
【００２７】
減算器３１は、メモリ２２から読み出された波形データから、遅延回路３４が出力したデータを減算するものである。
積分器３２は、減算器３１が出力した波形データと遅延データとの差を積分するものである。
【００２８】
量子化器３３は、例えば、積分器３２が積分したデータの量子化を行うものである。ここで、量子化とは、高分解能のデジタル値を低分解能のデジタル値（例えば、１／０）に変換することをいう。
遅延回路３４は、量子化器３３が出力したデータを遅延させるものである。
【００２９】
図１に戻り、Ｄ／Ａ変換部２８は、ΔΣ変調器２７から出力されたデジタルデータをアナログ信号に変換するものである。
【００３０】
ＬＰＦ２４は、Ｄ／Ａ変換器２３が変換したアナログ信号の高周波成分をカットするためのものである。
【００３１】
ＤＤＳ１６は、ＬＰＦ２４の出力信号を位相比較器１３に供給する。
【００３２】
次に本実施の形態に係る位相同期ループ回路の動作を説明する。
【００３３】
基準周波数信号出力部１２は、所定の基準周波数を有する基準周波数信号を生成して位相比較器１３に出力する。
【００３４】
読出ピッチ設定部１１は、ＤＤＳ１６の波形データ読出部２１に、メモリ２２のアドレスのピッチ、即ち、数１に示すＤＤＳ設定数Ｋを供給する。
【００３５】
波形データ読出部２１の加算器２６は、ラッチ２５の出力値と読出ピッチ設定部１１から供給されたＤＤＳ設定数Ｋとを加算する。そして、加算器２６は、加算データをラッチ２５に供給する。ラッチ２５は、電圧制御発振器１５の出力信号をクロックとして動作し、クロック毎に、加算器２６の出力する加算データをラッチして、アドレスデータとしてメモリ２２に出力する。また、加算器２６は、ラッチ２５から出力されたアドレスデータに、読出ピッチ設定部１１から供給されたＤＤＳ設定数Ｋを累積加算する。
このため、例えば、ラッチ２５の初期値が２で、ＤＤＳ設定数Ｋが４であるとすれば、ラッチ２５から出力されるアドレスの値は、２，６，１０，１４．．．と変化する。
【００３６】
メモリ２２は、ラッチ２５から出力されたアドレスデータに従って、このアドレスデータが示す記憶位置に記憶されている波形データを出力する。このようにしてメモリ２２から、ＤＤＳ設定数Ｋで指定されるアドレスピッチ（アドレス間隔）で順次、波形データが読み出される。
【００３７】
Ｄ／Ａ変換器２３のΔΣ変調器２７は、メモリ２２から読み出された波形データに対して、ΔΣ変調を行う。まず、ΔΣ変調器２７の減算器３１は、メモリ２２から出力された波形データから遅延回路３４から出力されたデータを減算し、両データの差分を取る。積分器３２は、減算器３１が出力した差分を積分する。量子化器３３は、積分器３２が積分したデータを量子化する。遅延回路３４は、量子化器３３が量子化したデータを遅延させて、減算器３１に出力する。
【００３８】
ΔΣ変調器２７は、このようなΔΣ変調を行うことにより、一連の波形データから構成される出力波形に含まれている雑音成分のうち、ＤＤＳ出力周波数近傍の成分を減衰する。これにより、残りの雑音成分は、主に、ループフィルタ１４がカットする周波数帯域にのみに残存することになる。ΔΣ変調器２７は、このようにΔΣ変調を行った波形データをＤ／Ａ変換部２８に出力する。
【００３９】
Ｄ／Ａ変換部２８は、ΔΣ変調器２７から出力された波形データをアナログ信号に変換する。ＬＰＦ２４は、Ｄ／Ａ変換器２３から出力されたアナログ信号の高周波成分を除去し、このアナログ信号を位相比較器１３に出力する。
【００４０】
位相比較器１３は、ＤＤＳ１６から出力された比較周波数信号と基準周波数信号出力部１２から出力された基準周波数信号との位相を比較し、両信号の位相差に対応する、例えば、パルス幅を有する、位相差信号をループフィルタ１４に出力する。
【００４１】
ループフィルタ１４は、位相差信号から、高域の周波数成分を除去し、この位相差信号を電圧制御発振器１５に出力する。
【００４２】
電圧制御発振器１５は、ループフィルタ１４により高周波成分が除去されて（即ち、積分されて）平滑化された位相差信号の電圧に対応した発振周波数の発振信号を生成し、生成した発振信号を出力する。
【００４３】
このようにして位相同期ループ回路は、目標となる基準周波数信号に同期した発信信号を出力する。
【００４４】
次に、ΔΣ変調器２７の作用を、図５〜図７に基づいて、さらに説明する。
前述のように、ＤＤＳ設定数Ｋがメモリ２２のアドレス数２Ｎの約数にならないと、スプリアスＳ１、Ｓ２．．．が発生する。スプリアスＳ１、Ｓ２．．．のうち、ループフィルタ１４のカットオフ周波数ｆｃよりも周波数Ｆｄｄｓ側のスプリアスＳ１については、ループフィルタ１４で除去することはできない。
【００４５】
ΔΣ変調器２７は、ΔΣ変調を行うことにより、ＤＤＳ１６の出力周波数Ｆｄｄｓ近傍のスプリアスやノイズ成分を減衰する。また、出力周波数Ｆｄｄｓから離れたカットオフ周波数ｆｃ以上の高帯域成分については、ループフィルタ１４によりカットする。
【００４６】
以上説明したように、この実施の形態のＰＬＬ回路では、量子化ノイズ及びスプリアス低減することができ、位相同期ループ回路から出力される発振信号の信号純度を向上させることができる。
【００４７】
また、ΔΣ変調器２７を挿入することにより、Ｄ／Ａ変換部２８に１ビットのものを用いることもできる。
【００４８】
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施の形態に限られるものではない。
例えば、ΔΣ変調の手法（次数等）やΔΣ変調器２７の回路構成は任意である。例えば、ΔΣ変調器２７の回路構成として、図４に示すようなものに限られるものではなく、図８又は図９に示すようなものでもよい。また、ラッチ２５は電圧制御発振器１５の出力信号をクロックとして動作する必要はなく、例えば、電圧制御発振器１５の出力信号を分周した信号をクロックとして動作してもよい。
【００４９】
図８に示すΔΣ変調器２７では、量子化器３３が減算器３１から出力されたデータを量子化する。遅延回路３４は、量子化器３３から出力されたデータを遅延させる。積分器３２は、遅延回路３４から出力されたデータを積分し、積分したデータを減算器３１に供給する。
【００５０】
また、図９に示すΔΣ変調器２７は、図８の構成に加え、さらに積分器３５を備える。積分器３５は、メモリ２２から読み出されたデータを積分し、積分したデータを減算器３１に供給する。
【００５１】
【発明の効果】
以上説明したように、本発明によれば、信号純度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る位相同期ループ回路の構成を示すブロック図である。
【図２】図１に示す位相同期ループ回路が出力する信号の一例として正弦波信号の波形を示す説明図である。
【図３】図１のメモリに記憶されている波形データの一例として、図２に示す正弦波信号の波形データを示す説明図である。
【図４】図１のΔΣ変調器の構成を示すブロック図である。
【図５】図１の位相同期ループ回路の動作を示す説明図である。
【図６】図１の位相同期ループ回路の動作を示す説明図である。
【図７】図１の位相同期ループ回路の動作を示す説明図である。
【図８】ΔΣ変調器の別の構成例を示すブロック図である。
【図９】ΔΣ変調器のさらに別の構成例を示すブロック図である。
【符号の説明】
１１  読出ピッチ設定部
１２  基準周波数信号出力部
１３  位相比較器
１４  ループフィルタ
１５  電圧制御発振器
２２  メモリ
２３  Ｄ／Ａ変換器
２４  ＬＰＦ
２７  ΔΣ変調器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004236139.tif 000009
【図８】
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【図９】
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