【手続補正書】
【提出日】平成15年7月10日(2003.7.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上の矩形領域内に形成されたＭＯＳ論理回路と、前記矩形領域の縁辺部分であって前記矩形の長辺に沿って配置された主電源配線と、前記矩形領域内で前記主電源配線と直交する方向に配置された複数本の副電源配線と、前記副電源配線を前記主電源配線にそれぞれ接続する複数のスイッチＭＯＳトランジスタとを有し、前記副電源配線に接続された前記ＭＯＳ論理回路の動作停止状態において前記スイッチＭＯＳトランジスタがオフ状態にされ、前記副電源配線に接続された前記ＭＯＳ論理回路の動作可能状態において前記スイッチＭＯＳトランジスタがオン状態にされるものである半導体集積回路。
【請求項２】
前記スイッチＭＯＳトランジスタは、前記主電源配線に覆われる様に配置されて成るものである請求項１に記載の半導体集積回路。
【請求項３】
前記主電源配線は第１の電源電圧が供給される第１の主電源配線と上記第１の主電源電圧よりレベルの低い第２の電源電圧が供給される第２の主電源配線とを含み、前記ＭＯＳ論理回路のうち所定のＭＯＳ論理回路はｐチャンネル型ＭＯＳトランジスタを含み、前記動作停止状態においてオフ状態に制御される前記ｐチャンネル型ＭＯＳトランジスタのソースに結合された所定の副電源配線は、対応するスイッチＭＯＳトランジスタを介して前記第１の主電源配線に接続されるものである請求項１又は２に記載の半導体集積回路。
【請求項４】
前記ＭＯＳ論理回路のうち所定のＭＯＳ論理回路はＮチャンネル型ＭＯＳトランジスタを含み、前記動作停止状態においてオフ状態に制御される前記ｎチャンネル型ＭＯＳトランジスタのソースに結合された所定の副電源配線は、対応するスイッチＭＯＳトランジスタを介して前記第２の主電源配線に接続されるものである請求項３に記載の半導体集積回路。
【請求項５】
半導体基板上の矩形領域内に形成された複数のＭＯＳ論理回路と、前記矩形領域のＸ方向の一辺に沿って配置されたＸ方向主電源配線と、前記矩形領域内においてＹ方向に配置された複数本のＹ方向副電源配線と、前記Ｙ方向副電源配線を前記Ｘ方向主電源配線にそれぞれ接続するＸ方向スイッチＭＯＳトランジスタとを含み、前記Ｘ方向スイッチＭＯＳトランジスタは前記Ｘ方向主電源配線に覆われる様に配置され、前記Ｙ方向副電源配線を介して電源が供給される前記ＭＯＳ論理回路の動作停止状態において前記Ｘ方向スイッチＭＯＳトランジスタがオフ状態にされ、前記Ｙ方向副電源配線を介して電源が供給される前記ＭＯＳ論理回路の動作可能状態において前記Ｘ方向スイッチＭＯＳトランジスタがオン状態にされるものである半導体集積回路。
【請求項６】
半導体基板上の矩形領域内に形成された複数のＭＯＳ論理回路と、前記矩形領域内においてＸ方向に配置された複数本のＸ方向副電源配線と、前記領域の上でＹ方向に配置され前記Ｘ方向副電源配線との交差部で結合された複数本のＹ方向副電源配線と、前記矩形領域のＸ方向の一辺に沿って配置されたＸ方向主電源配線と、前記Ｙ方向副電源配線を前記Ｘ方向主電源配線に接続する複数個のＸ方向スイッチＭＯＳトランジスタとを含み、前記ＭＯＳ論理回路は前記Ｙ方向副電源配線又は前記Ｘ方向副電源配線を介して電源が供給され、前記ＭＯＳ論理回路の動作停止状態において前記Ｘ方向スイッチＭＯＳトランジスタがオフ状態にされ、前記ＭＯＳ論理回路の動作可能状態において前記Ｘ方向スイッチＭＯＳトランジスタがオン状態にされるものである半導体集積回路。
【請求項７】
前記矩形領域のＹ方向の一辺に沿って配置されたＹ方向主電源配線と、前記Ｘ方向副電源配線を前記Ｙ方向主電源配線に接続する複数個のＹ方向スイッチＭＯＳトランジスタとを更に含み、前記Ｙ方向スイッチＭＯＳトランジスタは、前記ＭＯＳ論理回路の動作停止状態においてオフ状態にされ、前記ＭＯＳ論理回路の動作可能状態においてオン状態にされるものである請求項６に記載の半導体集積回路。
【請求項８】
前記Ｘ方向スイッチＭＯＳトランジスタは、前記Ｘ方向主電源配線に覆われる様に配置されて成るものである請求項６に記載の半導体集積回路。
【請求項９】
前記Ｘ方向スイッチＭＯＳトランジスタは、前記Ｘ方向主電源配線に覆われる様に配置され、前記Ｙ方向スイッチＭＯＳトランジスタは、前記Ｙ方向主電源配線に覆われる様に配置されて成るものである請求項７に記載の半導体集積回路。
【請求項１０】
前記Ｘ方向主電源配線は第１の電源電圧が供給される第１のＸ方向主電源配線と上記第１の電源電圧よりレベルの低い電源電圧が供給される第２のＸ方向主電源配線とを含み、前記ＭＯＳ論理回路のうち所定のＭＯＳ論理回路はｐチャンネル型ＭＯＳトランジスタを含み、前記動作停止状態においてオフ状態に制御される前記ｐチャンネル型ＭＯＳトランジスタのソースが導通される所定のＹ方向副電源配線は、対応するＸ方向スイッチＭＯＳトランジスタを介して前記第１のＸ方向主電源配線に接続されるものである請求項６に記載の半導体集積回路。
【請求項１１】
前記ＭＯＳ論理回路のうち所定のＭＯＳ論理回路はｎチャンネル型ＭＯＳトランジスタを含み、前記動作停止状態においてオフ状態に制御される前記ｎチャンネル型ＭＯＳトランジスタのソースが導通される所定のＹ方向副電源配線は、対応するスイッチＭＯＳトランジスタを介して前記第２のＸ方向主電源配線に接続されるものである請求項１０に記載の半導体集積回路。
【請求項１２】
前記Ｘ方向主電源配線は第１電源電圧が供給される第１のＸ方向主電源配線と上記第１電源電圧よりレベルの低い第２電源電圧が供給される第２のＸ方向主電源配線とを含み、前記前記Ｙ向主電源配線は上記第１電源電圧が供給される第１のＹ向主電源配線と上記第２電源電圧が供給される第２のＹ向主電源配線とを含み、前記ＭＯＳ論理回路はそれぞれｐチャンネル型ＭＯＳトランジスタを含み、前記動作停止状態においてオフ状態に制御される前記ｐチャンネル型ＭＯＳトランジスタのソースが導通されるＹ方向副電源配線は、対応するＸ方向スイッチＭＯＳトランジスタを介して前記第１のＸ方向主電源配線に接続され、オフ状態に制御される前記ｐチャンネル型ＭＯＳトランジスタのソースが導通されるＸ方向副電源配線は、対応するＹ方向スイッチＭＯＳトランジスタを介して前記第１のＹ方向主電源配線に接続されるものである請求項７に記載の半導体集積回路。
【請求項１３】
前記ＭＯＳ論理回路はそれぞれｎチャンネル型ＭＯＳトランジスタを含み、前記動作停止状態においてオフ状態に制御される前記ｎチャンネル型ＭＯＳトランジスタのソースが導通されるＹ方向副電源配線は、対応するＸ方向スイッチＭＯＳトランジスタを介して前記第２のＸ方向主電源配線に接続され、Ｘ方向副電源配線は対応するＹ方向スイッチＭＯＳトランジスタを介して第２のＹ方向主電源配線に接続されるものである請求項１２に記載の半導体集積回路。
【請求項１４】
選択端子にワード線が結合された多数のメモリセルを含みアレイ状に配置された複数個のメモリマットと、前記アレイ状に配置されたメモリマットの間に規則的に配置されワード線を選択的に駆動するワードドライバと、前記アレイ状に配置されたメモリマットの間に規則的に配置され前記ワードドライバにワード線駆動電圧を供給する複数個のＭＯＳ論理回路と、前記複数個のＭＯＳ論理回路の電源端子に接続されると共にＸ，Ｙ方向に配置され交差部に結合点を有するＸ方向副電源配線及びＹ方向副電源配線と、前記Ｘ方向副電源配線又はＹ方向副電源配線の少なくとも一方の副電源配線の敷設方向に配置された主電源配線と、前記Ｘ方向副電源配線とＹ方向副電源配線との中から選ばれた複数の副電源配線を主電源配線に接続する複数個のスイッチＭＯＳトランジスタとを含み、前記ＭＯＳ論理回路のスタンバイ状態において前記スイッチＭＯＳトランジスタがオフ状態にされ、前記ＭＯＳ論理回路の動作可能状態において前記スイッチＭＯＳトランジスタがオン状態にされるものである半導体集積回路。
【請求項１５】
前記ワードドライバは複数個のワードドライバ単位で共通のメインワード線から選択信号を受け、前記ＭＯＳ論理回路は前記複数個のワードドライバの中から１個を選択するためのデコード信号に従って前記ワードドライバに前記副電源配線のワード線駆動レベルを供給し、前記副電源配線は前記メインワード線と同一の配線層に形成されて成るものである請求項１４に記載の半導体集積回路。
【請求項１６】
前記主電源配線には昇圧電圧が供給され、前記副電源配線にソースが結合され前記ＭＯＳ論理回路内部のｐチャンネル型ＭＯＳトランジスタのウェル領域に、前記昇圧電圧が供給されるものである請求項１５に記載の半導体集積回路。
【請求項１７】
前記動作停止状態はチップ非選択状態に呼応して指示されるものである請求項１４に記載の半導体集積回路。
【請求項１８】
Ｘ方向副電源配線とＹ方向副電源配線との上記結合点は、上記メモリマット上に配置される請求項１４又は１５記載の半導体集積回路。
【請求項１９】
上記メモリセルはダイナミック型メモリセルである請求項１４又は１８記載の半導体集積回路。
【請求項２０】
論理回路に流れるサブスレッショルド電流低減のためのスイッチＭＯＳトランジスタを分散配置した半導体集積回路。