(57)【要約】【課題】  ワンタイムプログラマブルメモリ素子及びこれを含む半導体集積回路並びにその製造方法を提供する。【解決手段】  ワンタイムプログラムメモリ素子のフローティングゲートとコントロールゲートとを形成するための別途のフォトリソグラフィ工程の追加なしに、既工程で使われているポリシリコン−誘電膜−ポリシリコン構造または金属−誘電膜−金属構造のキャパシタ製造工程をそのまま利用してワンタイムプログラムメモリ素子を具現する。また、本発明はＯＴＰメモリ素子とＭＯＳトランジスタとが含まれた半導体集積回路の製造時にＭＯＳトランジスタのゲート酸化膜の信頼性を高めうる方法を提供する。【選択図】  図８
2004356631.tif 000002
【特許請求の範囲】
【請求項１】
基板の活性領域を定義する素子分離膜と、
前記活性領域上に形成されたトンネル酸化膜と、
前記活性領域及び前記素子分離膜上に形成されたフローティングゲートと、
前記フローティングゲート上に形成されたゲート間誘電膜と、
前記ゲート間誘電膜上に形成されたコントロールゲートと、
前記コントロールゲートの両側の活性領域に形成されたソース及びドレイン領域と、
を含むことを特徴とするワンタイムプログラマブルメモリ素子。
【請求項２】
前記フローティングゲートのうち前記活性領域上に形成された部分が前記素子分離膜上に形成された部分よりも狭いことを特徴とする請求項１に記載のワンタイムプログラマブルメモリ素子。
【請求項３】
前記コントロールゲートは、前記フローティングゲートの上部にのみ形成されたことを特徴とする請求項１に記載のワンタイムプログラマブルメモリ素子。
【請求項４】
前記コントロールゲートは、前記フローティングゲートの側壁を覆い包むように形成されたことを特徴とする請求項１に記載のワンタイムプログラマブルメモリ素子。
【請求項５】
前記ゲート間誘電膜は、シリコン窒化膜を含むことを特徴とする請求項１に記載のワンタイムプログラマブルメモリ素子。
【請求項６】
前記ゲート間誘電膜は、シリコン酸化膜とシリコン窒化膜との複合膜で形成されたことを特徴とする請求項５に記載のワンタイムプログラマブルメモリ素子。
【請求項７】
前記ゲート間誘電膜は、シリコン酸化膜、シリコン窒化膜及び前記シリコン窒化膜の上部に形成されたシリコン酸化膜の複合膜で形成されたことを特徴とする請求項５に記載のワンタイムプログラマブルメモリ素子。
【請求項８】
基板の活性領域を定義する素子分離膜、前記活性領域上に形成されたトンネル酸化膜、前記活性領域及び前記素子分離膜上に形成されたフローティングゲート、前記フローティングゲート上に形成されたゲート間誘電膜、前記ゲート間誘電膜上に形成されたコントロールゲート、及び前記コントロールゲートの両側の活性領域に形成されたソース及びドレイン領域を含むことを特徴とするワンタイムプログラマブルメモリ素子と、
前記基板上に第１ゲート酸化膜を介在して形成された第１ゲート及び前記第１ゲートの両側の前記活性領域に形成された第１ソース及びドレイン領域を有する高電圧トランジスタと、
前記基板上に前記第１ゲート酸化膜よりも薄い第２ゲート酸化膜を介在して形成された第２ゲート及び前記第２ゲートの両側の前記活性領域に形成された第２ソース及びドレイン領域を有する低電圧トランジスタと、
を含むことを特徴とする半導体集積回路。
【請求項９】
前記第２ゲート酸化膜は、前記トンネル酸化膜よりも薄く、前記第１ゲート酸化膜は、前記トンネル酸化膜及び前記第２ゲート酸化膜よりも厚いことを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記第１ゲートと前記第２ゲートとは前記コントロールゲートと同じ物質からなることを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記第２ゲート酸化膜は、前記トンネル酸化膜と同じ厚さであり、前記第１ゲート酸化膜は前記トンネル酸化膜及び前記第２ゲート酸化膜よりも厚いことを特徴とする請求項８に記載の半導体集積回路。
【請求項１２】
前記第１ゲートと前記第２ゲートとは、前記コントロールゲートと同じ物質からなることを特徴とする請求項１１に記載の半導体集積回路。
【請求項１３】
基板の第１領域、第２領域及び第３領域を定義する多数の素子分離膜と、
前記基板の第１領域及び前記素子分離膜上に形成されたフローティングゲートであって、前記フローティングゲートのうち前記活性領域上に形成された部分が前記素子分離膜上に形成された部分よりも狭く形成されたフローティングゲート、前記フローティングゲート上に形成されるが、少なくともシリコン酸化膜及びシリコン窒化膜の複合膜を含むゲート間誘電膜、及び前記ゲート間誘電膜上に形成されたコントロールゲートを含むワンタイムプログラマブルメモリ素子と、
前記基板の第２領域上に形成されるが、前記トンネル酸化膜と同じ厚さであるか、またはそれよりも厚い第１ゲート酸化膜を介在して形成され、前記コントロールゲートと同じ物質からなる第１ゲート及び前記第１ゲートの両側の前記第２領域に形成された第１ソース及びドレイン領域からなる高電圧トランジスタと、
前記基板の第３領域上に形成されるが、厚さが前記第１ゲート酸化膜よりも薄い第２ゲート酸化膜を介在して形成され、前記コントロールゲートと同じ物質からなる第２ゲート及び前記第２ゲートの両側の前記第３領域に形成された第２ソース及びドレイン領域からなる低電圧トランジスタと、
を含むことを特徴とする半導体集積回路。
【請求項１４】
基板の第１活性領域及び第２活性領域を定義する多数の素子分離膜を形成する段階と、
前記基板の第１活性領域上にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜が形成された基板の全面にフローティングゲート物質を形成してパターニングしてフローティングゲートを形成する段階と、
前記フローティングゲートが形成された前記基板の全面に少なくともシリコン酸化膜及びシリコン窒化膜の複合膜からなる誘電膜を形成する段階と、
前記ゲート間誘電膜が形成された基板の前記第２活性領域上に形成された前記誘電膜をエッチングした後、前記トンネル酸化膜よりも厚い高電圧トランジスタ用ゲート酸化膜を形成する段階と、
前記高電圧トランジスタ用ゲート酸化膜が形成された前記基板の上部にコントロールゲート及び高電圧トランジスタ用ゲート膜として使われる導電物質を形成してパターニングして前記コントロールゲート及び高電圧トランジスタ用ゲートを形成する段階と、
前記コントロールゲートと高電圧トランジスタ用ゲートとを形成した基板の全面にコンタクトホールを有する層間絶縁膜を形成する段階と、
前記コンタクトホールを通じて前記コントロールゲートと接触する金属配線を形成する段階と、
を含むことを特徴とする半導体集積回路の製造方法。
【請求項１５】
前記基板は第３活性領域をさらに備え、前記第２活性領域のゲート酸化膜を形成した後、前記第３活性領域上に形成された前記誘電膜をエッチングした後、前記トンネル酸化膜と同じ厚さであるか、またはこれよりも薄い低電圧トランジスタ用ゲート酸化膜を形成する段階をさらに備え、
前記コントロールゲート及び高電圧トランジスタ用ゲート膜として使われる導電物質を形成してパターニングする段階で、前記第３活性領域の上部にも低電圧トランジスタ用ゲートを同時に形成する段階をさらに備えることを特徴とする請求項１４に記載の半導体集積回路の製造方法。
【請求項１６】
前記コントロールゲートと高電圧トランジスタ用ゲートとを形成する段階を進めた後、前記第１活性領域及び第２活性領域のソース及びドレイン領域を形成する段階をさらに備えたことを特徴とする請求項１４に記載の半導体集積回路の製造方法。
【請求項１７】
前記コントロールゲート、前記高電圧トランジスタ及び前記低電圧トランジスタ用ゲートを形成する段階を進めた後、前記第１ないし第３活性領域のソース及びドレイン領域を形成する段階をさらに備えたことを特徴とする請求項１５に記載の半導体集積回路の製造方法。
【請求項１８】
前記素子分離膜を形成する段階と前記トンネル酸化膜を形成する段階との間に、前記第１活性領域の基板の内部にしきい電圧調節用イオン注入を実施する段階をさらに含むことを特徴とする請求項１６または１７に記載の半導体集積回路の製造方法。
【請求項１９】
前記フローティングゲート及びコントロールゲートのうち少なくとも何れか一つは、貴金属、貴金属の酸化物、導電性酸化物及びこれらの組合わせからなる群より選択された何れか一つからなることを特徴とする請求項１８に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ素子及びその製造方法に係り、さらに詳細にはワンタイムプログラマブル（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ：ＯＴＰ）メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は、電源が供給されなくてもデータが消去されない素子であり、使用者の必要によって選択的にプログラムするために使われている。その中でもＯＴＰメモリ素子は、最初の一回だけプログラムした後、データの消去やさらなるプログラムなしに使われるものであり、それに対する需要は次第に増加している。
【０００３】
現在使われているＯＴＰメモリ素子のセルは、一般的に、図１のようなレイアウトである。図２及び図３は各々、図１のＩＩ−ＩＩ′断面とＩＩＩ−ＩＩＩ′断面とを示す図面である。図１ないし図３を参照して、従来ＯＴＰメモリ素子のセル構造及び製造方法を説明すれば、次の通りである。
【０００４】
図２及び図３に示されたように、従来のＯＴＰメモリ素子のセルは、素子分離膜５が形成された基板１上に下側から上側へトンネル酸化膜１５、フローティングゲート２０、誘電膜４０、及びコントロールゲート５０が順次に形成されているスタック構造である。コントロールゲート５０の両側に基板１内にはソース６０及びドレイン６５領域が形成されている。このような構造のＯＴＰメモリ素子では、約１００Åの薄いトンネル酸化膜１５に強い電場によって電子が移動しつつセルのしきい電圧を変化させてプログラム機能を行う。トンネル酸化膜１５は、ＯＴＰメモリ素子のゲート酸化膜にその内部を電子が移動するという点でトンネル酸化膜と称する。
【０００５】
このようなスタック構造のＯＴＰメモリ素子は、特許文献１に開示されている。ここに開示されたＯＴＰメモリ素子は、ｐ型フローティングゲート電極を結合して６ｎｍほどの厚さを有するゲート酸化物を含む不揮発性メモリ素子を形成することによって薄膜ゲート酸化物によってさらに低いプログラミング電圧が使用され、良好なデータ保存が保持されてプログラミング時にフローティングゲートに印加される電子が正孔と再結合し、ゲートと酸化物間の境界面から比較的遠い距離でイオン化したアクセプタ原子に束縛されるため、電荷の損失を低くしうる。
【０００６】
ＯＴＰメモリ素子は、色々な半導体製品の機能を補助するのに使われている。例えば、ＯＴＰメモリ素子は、ＬＤＩ［ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ） Ｄｒｉｖｅｒ ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）］に挿入されて色々な情報を書込む目的で使われている。しかし、図１ないし図３に示されたようなスタック構造のＯＴＰメモリ素子のセルを従来の集積回路に追加挿入しようとすれば、別途の工程が必要になる。このため、製造工程数が増加し、工程が複雑になり、製造コストが上昇する問題がある。
【０００７】
一方、一般的にＯＴＰメモリ素子は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと共に半導体基板上に集積されて集積回路を構成するが、その製造方法は、基板１に厚い酸化膜、例えばＭＯＳトランジスタのゲート酸化膜を先に形成し、フォトリソグラフィ工程を通じてＯＴＰメモリ素子が形成される領域でこの厚い酸化膜を一部または全部除去した後、再び薄いトンネル酸化膜１５を形成する方法を通じて形成する。以後、フローティングゲート２０、誘電膜４０及びコントロールゲート５０を形成するための膜質を順次に蒸着した後、一度にパターニングする。次いで、活性領域１０にイオン注入を実施してソース６０及びドレイン６５領域を形成する。
【０００８】
前記方法のように、フォトリソグラフィ工程を通じてＯＴＰメモリ素子が形成される領域で厚いゲート酸化膜を一部または全部除去し、再び薄いトンネル酸化膜を形成する方法による場合、フォトレジストを形成しかつ除去する間にゲート酸化膜がケミカルに露出されてＭＯＳトランジスタの信頼性が劣化する問題点がある。特に、高電圧トランジスタ及び低電圧トランジスタのような多様な用途のために、ＭＯＳトランジスタのゲート酸化膜として厚さが相異なる膜を使用する場合には、このような問題が悪化する。
【特許文献１】韓国公開特許２０００−０６５０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、追加的なフォトリソグラフィ工程を必要とせずに半導体集積回路に挿入し易い構造のＯＴＰメモリ素子を提供することである。
【００１０】
本発明が解決しようとする他の技術的課題は、ＯＴＰメモリ素子とＭＯＳトランジスタとが含まれた半導体集積回路の製造において、ＯＴＰメモリ素子のトンネル酸化膜とＭＯＳトランジスタのゲート酸化膜との厚さを独立的に制御でき、ＭＯＳトランジスタのゲート酸化膜の信頼性が向上した半導体集積回路の製造方法を提供することである。
【００１１】
本発明が解決しようとする他の技術的課題は、前記製造方法で具現されてＭＯＳトランジスタのゲート酸化膜の信頼性が向上した半導体集積回路の構造を提供することである。
【課題を解決するための手段】
【００１２】
前記課題を解決するための本発明によるＯＴＰメモリ素子は、素子分離膜によって定義された基板の活性領域上にトンネル酸化膜が形成されており、前記活性領域及び前記素子分離膜上にフローティングゲートが形成されている。前記フローティングゲート上にはゲート間誘電膜を介在してコントロールゲートが形成されており、前記コントロールゲートの両側の活性領域にはソース及びドレイン領域が形成されている。
【００１３】
ここで、前記フローティングゲートは、前記活性領域上に形成された部分が前記素子分離膜上に形成された部分よりも狭いものでありうる。前記コントロールゲートは、前記フローティングゲートの上部にのみ形成されるか、または前記フローティングゲートの側壁を覆い包むように形成されうる。前記ゲート間誘電膜は、シリコン窒化膜を含むことが望ましいが、例えば、シリコン酸化膜及びシリコン窒化膜の複合膜（ＮＯ膜）で構成されるか、またはシリコン酸化膜、シリコン窒化膜及び前記シリコン窒化膜の上部に形成されたシリコン酸化膜の複合膜（ＯＮＯ膜）で構成される。
【００１４】
前記他の課題を解決するための本発明による半導体集積回路の製造方法は、ＯＴＰメモリ素子とＭＯＳトランジスタとが含まれた半導体集積回路の製造方法であって、ＯＴＰメモリセル領域にトンネル酸化膜を形成した後、フローティングゲートを形成する。フローティングゲート上にゲート間誘電膜を形成した後、ＭＯＳトランジスタのゲート酸化膜を形成する。次いで、ＯＴＰメモリ素子のコントロールゲートを形成する間にＭＯＳトランジスタのゲートを形成する。このように、ＯＴＰメモリ素子のトンネル酸化膜を形成した後にＭＯＳトランジスタのゲート酸化膜を形成するので、二つの酸化膜の厚さを独立的に制御でき、ＭＯＳトランジスタのゲート酸化膜の信頼性の劣化を防止しうる。
【００１５】
望ましい実施例で、基板の第１活性領域及び第２活性領域を定義する多数の素子分離膜を形成する。前記基板の第１活性領域上にトンネル酸化膜を形成した後、前記トンネル酸化膜が形成された基板の全面にフローティングゲート物質を形成してパターニングしてフローティングゲートを形成する。前記フローティングゲートが形成された前記基板の全面に少なくともシリコン酸化膜及びシリコン窒化膜の複合膜からなる誘電膜を形成する。前記誘電膜が形成された前記基板の前記第２活性領域上に形成された前記誘電膜をエッチングした後、前記第２活性領域上に前記トンネル酸化膜よりも厚い高電圧トランジスタ用ゲート酸化膜を形成する。前記高電圧トランジスタ用ゲート酸化膜が形成された前記基板の上部にコントロールゲート及び高電圧トランジスタ用ゲート膜として使われる導電物質を形成してパターニングして前記コントロールゲートと高電圧トランジスタ用ゲートとを形成する。前記コントロールゲートと高電圧トランジスタ用ゲートとを形成した基板の全面にコンタクトホールを有する層間絶縁膜を形成した後、前記コンタクトホールを通じて前記コントロールゲートと接触する金属配線を形成する。
【００１６】
この時、前記基板は、第３活性領域をさらに備え、前記第２活性領域のゲート酸化膜を形成した後、前記第３活性領域上に形成された前記誘電膜をエッチングした後、前記第３活性領域上に前記トンネル酸化膜と同じ厚さであるか、またはこれよりも薄い低電圧トランジスタ用ゲート酸化膜を形成する段階をさらに備え、前記コントロールゲート及び高電圧トランジスタ用ゲート膜として使われる導電物質を形成してパターニングする段階で前記第３活性領域の上部にも低電圧トランジスタ用ゲートを同時に形成する段階をさらに備えうる。
【００１７】
前記コントロールゲートと高電圧トランジスタ用ゲートとを形成する段階または前記低電圧トランジスタ用ゲートまで形成する段階を進めた後には、前記第１ないし第３活性領域のソース及びドレイン領域を形成する段階をさらに備え、前記フローティングゲート及びコントロールゲートのうち少なくとも何れか一つは、貴金属、貴金属の酸化物、導電性酸化物及びこれらの組合わせからなる群より選択された何れか一つからなりうる。
【００１８】
前記他の課題を解決するための本発明による半導体集積回路は、基板の活性領域を定義する素子分離膜、前記活性領域上に形成されたトンネル酸化膜、前記活性領域及び前記素子分離膜上に形成されたフローティングゲート、前記フローティングゲート上に形成されたゲート間誘電膜、前記ゲート間誘電膜上に形成されたコントロールゲート、及び前記コントロールゲート両側の活性領域に形成されたソース及びドレイン領域を含むＯＴＰメモリ素子だけでなく、第１ゲート酸化膜を介在して形成された第１ゲート及び前記第１ゲートの両側の前記活性領域に形成された第１ソース及びドレイン領域を有する高電圧トランジスタ、及び前記第１ゲート酸化膜よりも薄い第２ゲート酸化膜を介在して形成された第２ゲート及び前記第２ゲートの両側の活性領域に形成された第２ソース及びドレイン領域を有する低電圧トランジスタをさらに含む。
【００１９】
ここで、前記第２ゲート酸化膜は前記トンネル酸化膜よりも薄く、前記第１ゲート酸化膜は前記トンネル酸化膜及び前記第２ゲート酸化膜よりも厚いものであり、前記第１ゲートと前記第２ゲートとは前記コントロールゲートと同じ物質からなる。その代りに、前記第２ゲート酸化膜は、前記トンネル酸化膜と同じ厚さであり、前記第１ゲート酸化膜は前記トンネル酸化膜及び前記第２ゲート酸化膜よりも厚いこともあるが、この時にも前記第１ゲートと前記第２ゲートとは前記コントロールゲートと同じ物質からなる。
【発明の効果】
【００２０】
本発明で提案するＯＴＰメモリ素子は、ＯＴＰメモリ素子の形成のためにのみ必要であった工程を他の素子の形成工程と兼ねられるため、ＯＴＰメモリ素子の製造工程を削減できる。そして、ＬＤＩに使われるＯＴＰ素子を広がったキャパシタ構造として製造することによって製造工程を単純化し、製造コストを低減させうる。それだけでなく、本発明で提案するＯＴＰメモリ素子は、相異なる厚さのゲート酸化膜を有するＭＯＳトランジスタが同時に存在する集積回路でケミカルによるゲート酸化膜の劣化を減少させることによって集積回路の信頼性及び特性を向上させうる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明の実施例は、色々な他の形態に変形でき、本発明の範囲が後述する実施例によって限定されると解釈されてなならない。本発明の実施例は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状はさらに明確な説明を強調するために誇張したものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。本発明は、記述された例に制限されず、当業者なら、本発明の特許請求の範囲内で多様な変更を行える。例えば、本発明はソース及びドレイン領域がシリサイドからなる実施例にも有利に使用されうる。
【００２２】
［実施例１］
図４は、本発明の実施例によるＯＴＰメモリ素子のレイアウトである。図５は図４によって製造した素子で図４のＶ−Ｖ′断面に当る断面図であり、図６は図４のＶＩ−ＶＩ′断面に当る断面図であり、図７は図４のＶＩＩ−ＶＩＩ′断面に当る断面図である。
【００２３】
図４ないし図７によれば、本発明によるＯＴＰメモリ素子は、従来構造の図１でスタック構造であったフローティングゲート２０−誘電膜４０−コントロールゲート５０の構造をＡ領域のトランジスタとＢ領域のキャパシタとに分離したものであることが分かる。
【００２４】
まず、図４を参照すれば、フローティングゲート１２０ａは、活性領域１１０上での幅が素子分離膜１０５上での幅よりも狭く形成されてＴ字状を有する。以下、説明の便利上、幅が狭い部分を“脚部”、幅が広い部分を“頭部”ということにする。コントロールゲート１５０ａは、前記Ｔ字の頭部上に置かれる。
【００２５】
図４と図５とを参照すれば、本発明によるＯＴＰメモリ素子は、半導体基板１００の活性領域１１０を定義する素子分離膜１０５を有する。活性領域１１０上にはトンネル酸化膜１１５ａが形成されており、素子分離膜１０５上にはコントロールゲート１５０ａが形成されている。そして、フローティングゲート１２０ａがゲート間誘電膜１４０ａを介してコントロールゲート１５０ａと重畳されつつ活性領域１１０上まで一体に連続的に形成されている。すなわち、Ｔ字状のフローティングゲート１２０ａのうち頭部は、素子分離膜１０５上に形成され、脚部は活性領域１１０上に置かれている。フローティングゲート１２０ａの脚部の両側の活性領域１１０にはソース１６０及びドレイン１６２領域が形成されている。ソース１６０及びドレイン１６２領域には、図４のように電源供給のためのコンタクト１８３，１８４が設けられうる。
【００２６】
ゲート間誘電膜１４０ａは、シリコン窒化膜を含むことが望ましいが、例えば、シリコン酸化膜及びシリコン窒化膜の複合膜（ＮＯ膜）で構成されるか、またはシリコン酸化膜、シリコン窒化膜及び前記シリコン窒化膜の上部に形成されたシリコン酸化膜の複合膜（ＯＮＯ膜）で構成されたものでありうる。この時、フローティングゲート１２０ａとコントロールゲート１５０ａとは、ドープトポリシリコン層よりなりうる。ゲート間誘電膜１４０ａとしてＯＮＯよりも数倍ないし数百倍も大きな誘電率を有する物質、例えば、Ｔａ２Ｏ５、ＴａＯＮ及びＡｌ２Ｏ３の金属酸化物と、ペロブスカイト構造の（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３、ＢａＴｉＯ３、（Ｐｂ，Ｚｒ）ＴｉＯ３（ＰＺＴ）または（Ｐｂ，Ｌａ，Ｚｒ）ＴｉＯ３（ＰＬＺＴ）のような高誘電物質を適用することもある。この場合には、フローティングゲート１２０ａ及びコントロールゲート１５０ａのうち少なくとも何れか一つは、貴金属、貴金属の酸化物、導電性酸化物及びこれらの組合わせからなる群より選択された何れか一つからなることが望ましい。例えば、Ｐｔ、Ｒｕ、Ｉｒ、Ｒｈなどの貴金属またはこれらの酸化物であるＰｔＯ、ＲｕＯ２、ＩｒＯ２と、（Ｌａ，Ｓｒ）ＣｏＯ３、ＴｉＮ、ＢａＳｒＲｕＯ３またはＳｒＲｕＯ３などの導電性酸化物とからなる。
【００２７】
また、コントロールゲート１５０ａ上には、例えば、常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）あるいはプラズマＣＶＤ方法で形成されたＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）またはＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる層間絶縁膜１７０が形成されている。前記層間絶縁膜１７０にはコントロールゲート１５０ａの電源供給のためのコンタクト１８１が形成されており、このコンタクト１８１を通じてコントロールゲート１５０ａが金属配線１８０と連結され、金属配線１８０上には保護膜１９０が形成されている。
【００２８】
本実施例で、コントロールゲート１５０ａは、Ｔ字の頭部上にのみ置かれている形態である。しかし、コントロールゲート１５０ａは、フローティングゲート１２０ａの脚部の反対側に前記頭部を過ぎて素子分離膜１１０上に延びてフローティングゲート１２０ａの側壁を覆い包んでいる形態で構成することも可能である。そのような場合、コンタクト１８１を前記Ｔ字の脚部の反対側に前記頭部を過ぎて延びた部分に形成することも可能である。この時、コンタクトホールの形成のための層間絶縁膜１７０のエッチング工程で発生することもあるセル特性の劣化を防止しうる長所がある。
【００２９】
保護膜１９０は、一般的な絶縁膜質、例えば、酸化膜１９２、窒化膜１９４、またはこれらの積層物質よりなることが望ましい。もちろん、金属配線１８０は、保護膜１９０に形成されたパッドオープニング領域（図示せず）を通じて外部導電物質、例えば、ボンディングワイヤ、バンプ、及びリードと連結されうる。この時、セルの特性劣化を防止するために保護膜の上部にポリイミドのようなコーティング膜をさらに形成することも可能である。
【００３０】
Ａ領域の断面に当る図６を参照すれば、フローティングゲート１２０ａの両側の活性領域にソース１６０及びドレイン１６２領域が介在されていて、トランジスタ状をなしていることが分かる。また、Ｂ領域の断面に当る図７を参照すれば、フローティングゲート１２０ａ上にゲート間誘電膜１４０ａとコントロールゲート１５０ａとが位置することによって、キャパシタ状をなしていることが分かる。前記コントロールゲート１５０ａは、前記層間絶縁膜１７０内に形成された金属配線１８０と連結されている。このような意味で、本発明のＯＴＰメモリ素子の構造は、広がったキャパシタ構造と称することができる。
【００３１】
このような構造は、従来のスタック構造対比セル面積の側面で不利に見られるが、ＯＴＰメモリ素子が挿入される製品でポリシリコン−誘電膜−ポリシリコン構造または金属−誘電膜−金属構造のキャパシタを既に使用している場合に、キャパシタの下部膜質をフローティングゲートとしてそのまま使用し、キャパシタの上部膜質をコントロールゲートとしてそのまま使用できる。すなわち、従来に使用しているキャパシタ構造をそのままＯＴＰメモリ素子として利用する構造で、従来のＯＴＰメモリ素子でコントロールゲートを形成するためのフォトリソグラフィ工程を進行しなくてもよい長所がある。
【００３２】
［実施例２］
図８は、図４ないし図７で説明した構造のＯＴＰメモリ素子を挿入して製造した半導体集積回路の例である。ここでは、半導体基板上に２層のゲート、すなわち、フローティングゲートとコントロールゲートとを有するＯＴＰメモリ素子と共に１層のゲートを有する高電圧ＭＯＳトランジスタ及び低電圧ＭＯＳトランジスタを共に形成して集積回路を製造した構造を説明し、各図面でＯＴＰメモリ素子が形成される部分を第１領域、高電圧ＭＯＳトランジスタが形成される部分を第２領域、そして低電圧ＭＯＳトランジスタが形成される部分を第３領域と表示する。
【００３３】
まず、第１領域には第１実施例で説明したようなＯＴＰメモリ素子が形成されている。
【００３４】
第２領域には、相対的に厚い第１ゲート酸化膜１２２を介在して形成された高電圧ＭＯＳトランジスタのゲート１５０ｂと、ゲート１５０ｂの両方に形成されたソース１６４及びドレイン１６５領域が備わる。第１ゲート酸化膜１２２及びゲート１５０ｂの側壁にはゲートスペーサ（図示せず）がさらに備わりうる。この時、ソース１６４及びドレイン１６５領域は、ゲートスペーサを利用したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｏｐｅｄ Ｄｒａｉｎ）などの変形された構造を有しうる。
【００３５】
第３領域には、相対的に薄い第２ゲート酸化膜１２４を介在して形成された低電圧ＭＯＳトランジスタのゲート１５０ｃと、ゲート１５０ｃの両方に形成されたソース１６６及びドレイン１６７領域が備わる。第２ゲート酸化膜１２４及びゲート１５０ｃの側壁にもゲートスペーサ（図示せず）がさらに備わりうる。この時、ソース１６６及びドレイン１６７領域もゲートスペーサを利用したＬＤＤ、ＤＤＤなどの変形された構造を有しうる。
【００３６】
高電圧ＭＯＳトランジスタ及び低電圧ＭＯＳトランジスタのゲート１５０ｂ，１５０ｃ上にはＯＴＰメモリ素子と同様に、層間絶縁膜１７０が形成されている。層間絶縁膜１７０には高電圧トランジスタのソース１６４及びドレイン１６５領域に電源供給のためのコンタクト１８５，１８６が形成されている。そして、低電圧トランジスタのソース１６６及びドレイン１６７領域にも電源供給のためのコンタクト１８７，１８８が形成されている。コンタクト１８５，１８６，１８７，１８８は、上部の金属配線１８０と連結され、その上には保護膜１９０が形成されている。保護膜１９０は、前述したように酸化膜１９２及び窒化膜１９４の積層物質よりなることが望ましい。
【００３７】
ここで、第２ゲート酸化膜１２４は、トンネル酸化膜１１５ａよりも薄く、第１ゲート酸化膜１２２はトンネル酸化膜１１５ａ及び第２ゲート酸化膜１２４よりも厚いものであり、高電圧ＭＯＳトランジスタのゲート１５０ｂと低電圧ＭＯＳトランジスタのゲート１５０ｃとはコントロールゲート１５０ａと同じ物質よりなる。第２ゲート酸化膜１２４は、トンネル酸化膜１１５ａと同じ厚さであり、第１ゲート酸化膜１２２はトンネル酸化膜１１５ａ及び第２ゲート酸化膜１２４よりも厚いものでありうるが、この時にも高電圧ＭＯＳトランジスタのゲート１５０ｂと低電圧ＭＯＳトランジスタのゲート１５０ｃとはコントロールゲート１５０ａと同じ物質よりなる。
【００３８】
前記構造の半導体集積回路は、後述する本発明の製造方法によって製造され、トンネル酸化膜１１５ａと第１ゲート酸化膜１２２及び第２ゲート酸化膜１２４とが独立的に形成されるため、従来のようなゲート酸化膜の劣化問題が防止された構造である。
【００３９】
［実施例３］
以下では、図９ないし図１５を参照して、図８に示されたような半導体集積回路を製造する工程を説明する。各図面でＯＴＰメモリ素子が形成される部分を第１領域、高電圧ＭＯＳトランジスタが形成される部分を第２領域、そして低電圧ＭＯＳトランジスタが形成される部分を第３領域と表示する。
【００４０】
まず、図９を参照すれば、シリコン基板あるいは絶縁膜上に形成されたシリコン層を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のような基板１００上に、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）によって素子分離膜１０５を形成してそれぞれの活性領域を定義する。素子の集積度及び特性によって適切な素子分離法を利用できるが、本実施例では基板の素子分離領域に溝を形成し、この溝の内部に絶縁膜を埋込むことによって素子分離を行うＳＴＩを利用して素子分離した場合を例として説明する。しかし、素子分離構造は、これに限定されず、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）素子分離構造あるいはＬＯＣＯＳとＳＴＩとを混合した形態に形成しても良い。
【００４１】
素子分離膜１０５と別途のイオン注入マスクとを利用してＰウェル及びＮウェル形成用イオン注入を実施する。ＮＭＯＳ及びＰＭＯＳのしきい電圧調節用の不純物イオン注入を実施することもある。ＮＭＯＳのしきい電圧調節用の不純物イオン注入はホウ素（Ｂ）イオンを所望の深さ及び不純物濃度となるようにＮＭＯＳ及びＯＴＰメモリセルが形成される領域に実施する。ＰＭＯＳのしきい電圧調節用の不純物イオン注入は、ＢＦ２とＡｓとを所望の深さ及び不純物濃度となるようにＰＭＯＳが形成される領域に実施する。このようなイオン注入は、しきい電圧を調節するために実施するものであって、従来のＮＭＯＳのしきい電圧調節のためにイオン注入を実施する段階をそのまま利用しつつＯＴＰメモリセルのしきい電圧を調節するイオン注入を兼ねられる。
【００４２】
次いで、基板１００上にトンネル酸化膜１１５を形成する。トンネル酸化膜１１５は、８０〜１６０Åの厚さ、例えば１２０Åの厚さに形成し、基板１００を熱酸化させて形成するか、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を通じて蒸着することもあるが、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法によって中温酸化膜（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＭＴＯ）を蒸着した後、そのＭＴＯをアニーリングする段階を行って形成することもある。アニーリングは、欠陥を取除いてＭＴＯの漏れ電流特性及び信頼性などを向上させる。ここで形成される酸化膜は、低い欠陥密度、優秀な界面、効果的な不純物障壁特性を備えなければならない。
【００４３】
この酸化膜は、第１領域のトンネル酸化膜として使われる。しかし、図８のような低電圧トランジスタのゲート酸化膜１２４の厚さがトンネル酸化膜１１５ａの厚さと同一に使用されうる場合には、除去せずに残した後にそのゲート酸化膜１２４として使用することもある。
【００４４】
次いで、基板１００の全面に第１導電層１２０を形成する。第１導電層１２０は、ポリシリコンを形成した後、リン（Ｐ）をドーピングするか、またはインサイチュドープトポリシリコン層を使用することもある。ポリシリコンは、ＬＰＣＶＤ法で５００℃ないし７００℃の温度を使用して蒸着しうる。インサイチュドープトポリシリコン層を形成する時、不純物のドーピング濃度は、シリコンソースガス対比不純物ソースガスの流量を調節することによって調節できるが、例えば、ドーピング濃度は１０１９ｃｍ−３以上にする。シリコンソースガスとしては、モノシラン、ジシラン、トリシラン、ジクロロシランなどシラン系ガスを使用し、不純物ソースガスは、ＰＨ３またはＡｓＨ３ガスを使用できる。第１導電層１２０の厚さは、約１０００〜２０００Å、望ましくは１５００Å程度に形成する。
【００４５】
図１０を参照すれば、第１導電層１２０上に所定領域が開口されたフォトレジストパターン（図示せず）を形成した後、これをエッチングマスクとして利用して第１導電層１２０をパターニングする。これにより、第１領域にフローティングゲート１２０ａが形成される。この時、下部のトンネル酸化膜１１５もパターニングされ、第１領域に残されたトンネル酸化膜に参照符号“１１５ａ”を付与する。しかし、トンネル酸化膜１１５をパターニングせずに基板１００の全面に残すこともある。
【００４６】
フローティングゲート１２０ａが形成された基板１００の全面に誘電膜１４０を形成する。誘電膜１４０は、酸化膜、窒化膜、またはこれの積層構造、例えば、ＮＯ膜あるいはＯＮＯ膜で構成できる。誘電膜１４０の厚さは、約５０〜４００Å程度に形成し、前工程の結果物を熱酸化させて酸化膜材質に形成できるが、ＮＯ膜、例えば、酸化膜１００Å及び窒化膜２００Åを積層して形成することが望ましい。ＮＯ膜を形成しようとする場合には、ＬＰＣＶＤ法でＭＴＯをフローティングゲート１２０ａを含む基板１００の全面に蒸着した後、追加的にアニーリング処理するか、または熱酸化を通じて酸化膜を形成した後、ＣＶＤ法を通じてシリコン窒化膜を形成する方法を使用できる。ＯＮＯ膜の場合には、ＮＯ膜が形成された基板の表面を酸化して上部酸化膜を形成する。このような工程は、別途の工程として進めることもあるが、後に形成される高電圧トランジスタ及び低電圧トランジスタのゲート酸化膜の形成時に進めることもある。
【００４７】
一方、誘電膜１４０としてＯＮＯよりも数倍ないし数百倍大きな誘電率を有する物質、例えば、Ｔａ２Ｏ５、ＴａＯＮ及びＡｌ２Ｏ３のような金属酸化物と、ぺロブスカイト構造の（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、ＳｒＴｉＯ３、ＢａＴｉＯ３、（Ｐｂ，Ｚｒ）ＴｉＯ３（ＰＺＴ）または（Ｐｂ，Ｌａ，Ｚｒ）ＴｉＯ３（ＰＬＺＴ）のような高誘電物質とを適用することもある。この場合には、フローティングゲート１２０ａは、Ｐｔ、Ｒｕ、Ｉｒ、Ｒｈのような貴金属またはこれらの酸化物であるＰｔＯ、ＲｕＯ２、ＩｒＯ２と、（Ｌａ，Ｓｒ）ＣｏＯ３、ＴｉＮ、ＢａＳｒＲｕＯ３またはＳｒＲｕＯ３のような導電性酸化物からなるように形成することが望ましい。
【００４８】
図１１を参照すれば、第２領域（高電圧ＭＯＳトランジスタの形成領域）を露出するマスク（図示せず）を使用して高電圧ＭＯＳトランジスタ上に形成された誘電膜１４０を選択的にエッチングして基板１００を露出させた後、熱酸化を実施して高電圧ＭＯＳトランジスタのゲート酸化膜１２２（以下、第１ゲート酸化膜）を形成する。第１ゲート酸化膜１２２は、熱酸化以外にＣＶＤまたはＡＬＤを用いて形成することもある。この時、第１ゲート酸化膜１２２の厚さは、トランジスタの電圧を考慮して決定することが望ましい。本実施例では、酸化膜を基準として５００〜９００Å程度の厚さに形成し、望ましくは７００Åの厚さに形成する。第２領域の基板を露出させるために誘電膜１４０を除去する過程で第１領域に残される誘電膜は“ゲート間誘電膜”と称し、参照符号“１４０ａ”を付与する。参照符号“１４０ｂ”は、第３領域に残された誘電膜である。
【００４９】
図１２を参照すれば、必要に応じて、第３領域（低電圧ＭＯＳトランジスタの形成領域）を露出するマスクを使用して低電圧ＭＯＳトランジスタ上に残っている誘電膜１４０ｂを選択的にエッチングした後、低電圧ＭＯＳトランジスタのゲート酸化膜１２４（第２ゲート酸化膜）として使われる熱酸化膜を形成する。第２ゲート酸化膜１２４も第１ゲート酸化膜１２２と同様に熱酸化膜以外にＣＶＤ酸化膜に形成するか、またはＡＬＤ膜に形成できる。この時、第２ゲート酸化膜１２４の厚さもトランジスタの電圧を考慮して決定することが望ましい。本実施例では、酸化膜を基準として３０〜５０Å程度の厚さに形成し、望ましくは４０Åの厚さに形成する。
【００５０】
しかし、誘電膜１４０ｂをそのままゲート酸化膜として使用できる場合には、別途の酸化膜形成工程が不要である。それだけでなく、前述したように、第２ゲート酸化膜１２４がトンネル酸化膜１１５と同じ厚さに使用されうる場合にも、フローティングゲート１２０ａを形成する段階で第３領域にトンネル酸化膜を除去せずに残せば、別途の酸化膜形成工程が不要である。
【００５１】
図１３を参照すれば、ゲート間誘電膜１４０ａ、第１ゲート酸化膜１２２及び第２ゲート酸化膜１２４を含む基板１００の全面に第２導電層１５０を形成する。第２導電層１５０は、フローティングゲートの形成方法と同じ方法によって形成した１０００〜２０００Å程度のポリシリコン膜の単一膜やポリシリコン膜の上部に形成された１５００〜２５００Å程度のシリサイド膜、例えば、コバルトシリサイド（ＣｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）またはチタンシリサイド（ＴｉＳｉｘ）よりなる二重構造を形成する。
【００５２】
図１４を参照すれば、第２導電層１５０をパターニングしてコントロールゲート１５０ａ、高電圧ＭＯＳトランジスタのゲート１５０ｂ（以下、第１ゲート）及び低電圧ＭＯＳトランジスタのゲート１５０ｃ（以下、第２ゲート）を形成する。この過程でゲート間誘電膜１４０ａもパターニングされうる。以後、ＯＴＰメモリセル、高電圧ＭＯＳトランジスタ及び低電圧ＭＯＳトランジスタのソース及びドレイン領域を通常の方法を通じて形成する。ＯＴＰメモリセルのソース及びドレイン領域は、断面状は見られず、高電圧ＭＯＳトランジスタ及び低電圧ＭＯＳトランジスタのソース及びドレイン領域は、図示されたように“１６４”、“１６５”、“１６６”及び“１６７”である。この時、ソース及びドレインは、前述したようにゲートスペーサを利用したＬＤＤ、ＤＤＤのような変形された構造を有しうる。
【００５３】
次いで、図１５のように層間絶縁膜１７０を形成する。このような層間絶縁膜１７０を形成する方法は、非常に多様であり、一般的にプラズマ酸化膜、ＰＥ−ＴＥＯＳ、ＨＤＰ、常圧ＣＶＤ、及び低圧ＣＶＤを利用して形成した単一膜を使用するか、またはこれらの積層膜で構成するが、必要に応じてエッチバックやＣＭＰ方法を利用した平坦化方法を並行して最終的に平坦した平面を得られるようにすることが良い。望ましくは、ＨＤＰ酸化膜とＰＥ−ＴＥＯＳの積層膜とを１１,０００Åほど形成した後、ＣＭＰ方法による平坦化工程を進行して最終的にコントロールゲート１５０ａ上に７,０００Åほどの酸化膜を残すことが良い。
【００５４】
層間絶縁膜１７０を形成した後、通常のフォトリソグラフィ工程を通じて高電圧ＭＯＳトランジスタのソース１６４及びドレイン１６５領域、低電圧ＭＯＳトランジスタのソース１６６及びドレイン１６７領域とＯＴＰメモリ素子のコントロールゲート１５０ａ及びソース及びドレイン領域（図示せず）とが露出されるコンタクトホールを形成し、コンタクトホールに導電物質を充填してコンタクト１８１，１８５，１８６，１８７，１８８を形成した後、これを通じて各領域と接触する金属配線１８０を形成する。金属配線１８０は、下部にコンタクト抵抗を低めるためにＴｉを５０〜１５０Å程度、望ましくは１５０Åに形成し、その上部にアルミニウムを４０００〜７５００Å程度の厚さに形成した後、その上部にＴｉＮを１００〜４００Å程度、望ましくは２５０Åに形成した積層構造を使用できる。このような金属配線１８０は、タングステンなどの高融点金属の単一膜、またはそのシリサイドや銅などの単一膜あるいは複合膜を使用することも可能である。
【００５５】
必要に応じて金属配線１８０は、多層で構成できる。この時、金属配線１８０上の金属配線間の層間絶縁膜は、Ｐ−Ｏｘｉｄｅ、ＰＥ−ＴＥＯＳ、ＨＤＰ、常圧ＣＶＤ、及び低圧ＣＶＤ、及びコーティング方法（有機ＳＯＧあるいは無機ＳＯＧ）を利用して形成した単一膜を使用するか、またはこれらの積層膜で構成するが、必要に応じてエッチバックやＣＭＰ方法を利用して平坦化した後、前述したコンタクトホールの形成及び金属配線形成を進める。
【００５６】
以後、外部の影響から素子を保護するために保護膜１９０を形成した後、外部配線との接続のためのコンタクト窓（図示せず）を形成する。保護膜１９０は、一般的に酸化膜１９２と窒化膜１９４との複合膜を使用することが一般的であり、その上部にはポリイミド層をさらに形成できる。
【００５７】
以上の方法によって製造されるＯＴＰメモリ素子は、広まったキャパシタ構造を有し、このようなＯＴＰメモリ素子とＭＯＳトランジスタとを含む集積回路において、ＯＴＰメモリ素子のトンネル酸化膜とＭＯＳトランジスタのゲート酸化膜との厚さを独立的に制御でき、ＭＯＳトランジスタのゲート酸化膜の信頼性が向上した構造を得られる。特に、高電圧トランジスタ及び低電圧トランジスタのようにＭＯＳトランジスタのゲート酸化膜として厚さが相異なる膜を使用する場合にもゲート酸化膜の信頼性の劣化が防止されうる。
【００５８】
以上では本発明の実施例について説明されたが、本発明は前記実施例にだけ限定されず、多様な変更や変形が可能である。本発明は、特許請求の範囲によって定義される本発明の思想及び範疇内に含まれうる代案、変形及び等価を含む。
【産業上の利用可能性】
【００５９】
本発明によるＯＴＰメモリ素子は、ＬＤＩに挿入されて色々な情報を書込む目的で使用されうる。
【図面の簡単な説明】
【００６０】
【図１】一般的なＯＴＰメモリ素子のレイアウトである。
【図２】図１のＩＩ−ＩＩ′断面を示す図面である。
【図３】図１のＩＩＩ−ＩＩＩ′断面を示す図面である。
【図４】本発明の実施例によるＯＴＰメモリ素子のレイアウトである。
【図５】図４のＶ−Ｖ′断面を示す図面である。
【図６】図４のＶＩ−ＶＩ′断面を示す図面である。
【図７】図４のＶＩＩ−ＶＩＩ′断面を示す図面である。
【図８】本発明の他の実施例による半導体集積回路の断面図である。
【図９】本発明の他の実施例によって半導体集積回路を製造する方法を工程順序によって示す断面図である。
【図１０】本発明の他の実施例によって半導体集積回路を製造する方法を工程順序によって示す断面図である。
【図１１】本発明の他の実施例によって半導体集積回路を製造する方法を工程順序によって示す断面図である。
【図１２】本発明の他の実施例によって半導体集積回路を製造する方法を工程順序によって示す断面図である。
【図１３】本発明の他の実施例によって半導体集積回路を製造する方法を工程順序によって示す断面図である。
【図１４】本発明の他の実施例によって半導体集積回路を製造する方法を工程順序によって示す断面図である。
【図１５】本発明の他の実施例によって半導体集積回路を製造する方法を工程順序によって示す断面図である。
【符号の説明】
【００６１】
１００    基板
１０５    素子分離膜
１１５ａ    トンネル酸化膜
１２０ａ    フローティングゲート
１２２    第１ゲート酸化膜
１２４    第２ゲート酸化膜
１４０ａ    ゲート間誘電膜
１５０ａ    コントロールゲート
１５０ｂ    第１ゲート
１５０ｃ    第２ゲート
１６４，１６６    ソース
１６５，１６７    ドレイン
１７０    層間絶縁膜
１８０    金属配線
１８１，１８５，１８６，１８７，１８８    コンタクト
１９０    保護膜
１９２    酸化膜
１９４    窒化膜
【図１】
2004356631.tif 000003
【図２】
2004356631.tif 000004
【図３】
2004356631.tif 000005
【図４】
2004356631.tif 000006
【図５】
2004356631.tif 000007
【図６】
2004356631.tif 000008
【図７】
2004356631.tif 000009
【図８】
2004356631.tif 000010
【図９】
2004356631.tif 000011
【図１０】
2004356631.tif 000012
【図１１】
2004356631.tif 000013
【図１２】
2004356631.tif 000014
【図１３】
2004356631.tif 000015
【図１４】
2004356631.tif 000016
【図１５】
2004356631.tif 000017