(57)【要約】【課題】駆動損失を低減して駆動効率の向上化を図る多石型の同期整流回路を提供する。【解決手段】一次−二次間が絶縁され、二次側に整流スイッチを備えた多石型の同期整流回路において、メイントランスの一次側の第二巻線Ｌ５の一端にＦＥＴで構成した第一整流スイッチ素子Ｑ５を接続し、二次側の第二巻線Ｌ７の他端にＦＥＴで構成した第二整流スイッチ素子Ｑ７を接続し、前記整流スイッチ素子Ｑ５，Ｑ７のソース・ゲート間に補助巻線Ｌ６，Ｌ８と、第一抵抗Ｒ６，Ｒ８と第一コンデンサＣ６，Ｃ８との直列回路と、補助スイッチ素子Ｑ６，Ｑ８のコレクタ・エミッタ間とを並列に接続し、前記補助スイッチ素子Ｑ６，Ｑ８のコレクタと前記第一抵抗Ｒ６，Ｒ８との間に第二コンデンサＣ７，Ｃ９と第二抵抗Ｒ７，Ｒ９との直列回路を接続して構成してあることを特徴とする同期整流回路。【選択図】図１
2004194416.tif 000002
【特許請求の範囲】
【請求項１】
一次−二次間が絶縁され、二次側に整流スイッチを備えた多石型の同期整流回路において、メイントランスの二次側の第一巻線の一端にＦＥＴで構成した第一整流スイッチ素子を接続し、二次側の第二巻線の他端にＦＥＴで構成した第二整流スイッチ素子を接続し、前記整流スイッチ素子のソース・ゲート間に補助巻線と、第一抵抗と第一コンデンサとの直列回路と、補助スイッチ素子のコレクタ・エミッタ間又はドレイン・ソース間とを並列に接続し、前記補助スイッチ素子のコレクタ又はドレインと前記第一抵抗との間に第二コンデンサと第二抵抗との直列回路を接続して構成してあることを特徴とする同期整流回路。
【請求項２】
前記請求項１記載の同期整流回路において、前記補助スイッチ素子のコレクタ又はドレインと前記第一抵抗との間に第二コンデンサと第二抵抗との直列回路を接続して構成してあることを特徴とする同期整流回路。
【請求項３】
前記請求項１又は２記載の同期整流回路において、前記メイントランスの二次側のリーケージインダクタンスと直列に、かつ、この同期整流回路の負荷と並列にコンデンサを接続してあることを特徴とする同期整流回路。
【請求項４】
前記請求項１又は２記載の同期整流回路において、前記メイントランスの二次側の巻線とこの同期整流回路の負荷との間にチョークを接続し、前記負荷と並列に、かつ、前記チョークと直列にコンデンサを接続してあることを特徴とする同期整流回路。
【請求項５】
前記請求項１乃至４のいずれかに記載の同期整流回路において、メイントランスの一次側の第一巻線にＭＯＳＦＥＴで構成した第一メインスイッチ素子を接続し、一次側の第二巻線の他方にＭＯＳＦＥＴで構成した第二メインスイッチ素子を接続し、前記メインスイッチ素子のそれぞれのソース・ゲート間又はドレイン・ソース間に補助巻線と、第一抵抗と第一コンデンサとの直列回路と、補助スイッチ素子のコレクタ・エミッタ間又はドレイン・ソース間とを並列に接続してあることを特徴とする同期整流回路。
【請求項６】
前記請求項５記載の同期整流回路において、前記補助スイッチ素子のコレクタ又はドレインと前記第一抵抗との間に第二コンデンサと第二抵抗との直列回路を接続して構成してあることを特徴とする同期整流回路。
【請求項７】
前記請求項５又は６記載の同期整流回路において、前記メイントランスのコアに、前記一次側の第一巻線と一次側の第二巻線とを交互に巻き付けてあるとともに、前記二次側の第一巻線と二次側の第二巻線とを交互に巻き付けてあることを特徴とする同期整流回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多石型コンバータを備えた同期整流回路に関するものであり、特に、メインスイッチ素子にＭＯＳＦＥＴを用いるものに関するものである。
【０００２】
【従来の技術】
従来の同期整流回路を、図７に示す。この従来例は、一次−二次間が絶縁され、二次側に整流スイッチ素子Ｑ５，Ｑ７を備えた多石型の同期整流回路である。メイントランスの一次巻線Ｌ１の一端にはメインスイッチ素子Ｑ１，Ｑ３を二つ接続してあり、これら一方のメインスイッチ素子Ｑ１の他端を主電源Ｖｃｃの正極に接続し、他方のメインスイッチ素子Ｑ３の他端を主電源の負極に接続してある。一次巻線Ｌ１の他端にはコンデンサＣ２１，Ｃ２２を二つ接続してあり、これら一方のコンデンサＣ２１の他端を主電源Ｖｃｃの正極に接続し、他方のコンデンサＣ２２の他端を主電源Ｖｃｃの負極に接続してある。
【０００３】
二次側は二つの二次巻線Ｌ５，Ｌ７が直列に接続してあり、二次側の第一巻線Ｌ５の一端に第一整流スイッチ素子Ｑ５を接続し、二次側の第二巻線Ｌ７の他端に第二整流スイッチ素子Ｑ７を接続してある。これら整流スイッチ素子Ｑ５，Ｑ７は出力側で接続し、これらは出力チョークＬに接続してある。また、二次側の第一巻線Ｌ５の他端と二次側の第二巻線Ｌ７の一端との間に設けた接続部と出力チョークＬの出力側との間に負荷Ｒ１０を接続し、この負荷Ｒ１０と並列に平滑コンデンサＣ１０を接続してある（例として特許文献１参照）。
【０００４】
この従来例に係る同期整流回路は以下のような作用をする。
直流電源Ｖｃｃが起動すると、メインスイッチ素子Ｑ１，Ｑ３のベースに電流が流れ、いれずかのメインスイッチ素子Ｑ１，Ｑ３がオンする。第一メインスイッチ素子Ｑ１がオンした場合、一次巻線Ｌ１に入力電圧Ｖｃｃが印加され、第一メインスイッチ素子Ｑ１のオン状態を保持する。このとき第二メインスイッチ素子Ｑ３に対しては、一次巻線Ｌ１に逆極性の電圧が印加されるので、第二メインスイッチ素子Ｑ３はオフ状態を保持する。
【０００５】
第一メインスイッチ素子Ｑ１がオンすると一次巻線Ｌ１に励磁電流と負荷電流に相当する一次巻線電流が流れ、コアの磁束密度が時間に比例して増加し、一次巻線Ｌ１はある時間で飽和する。この一次巻線Ｌ１が飽和すると、この一次巻線Ｌ１のインダクタンスが急速に減少し、第一メインスイッチ素子Ｑ１のコレクタ電流が急速に増加する。それにより、第一メインスイッチ素子Ｑ１のコレクタ電圧Ｖｃｅが増加し、その分だけ一次巻線Ｌ１の巻線電圧が低下する。その結果、第一メインスイッチ素子Ｑ１のベース電圧も低下し、第一メインスイッチ素子Ｑ１をオフする方向に動作する。
【０００６】
第一メインスイッチ素子Ｑ１がオフすると、トランスの極性が反転し、第二メインスイッチ素子Ｑ３のベースに電圧が印可され、第二メインスイッチ素子Ｑ３のオン状態を保持する。このとき第二メインスイッチ素子Ｑ３に対しては、一次巻線Ｌ１に逆極性の電圧が印加されるので、第一メインスイッチ素子Ｑ１はオフ状態を保持する。
【０００７】
第二メインスイッチ素子Ｑ３がオンすると、一次巻線Ｌ１に励磁電流と負荷電流に相当する一次巻線電流が流れ、コアの磁束密度が時間に比例して増加し、一次巻線Ｌ１はある時間で飽和する。一次巻線Ｌ１が飽和すると、一次巻線Ｌ１のインダクタンスが急速に減少し、第二メインスイッチ素子Ｑ３のコレクタ電流が急速に増加する。それにより、第二メインスイッチ素子Ｑ３のコレクタ電圧Ｖｃｅが増加し、その分だけ一次巻線Ｌ１の巻線電圧が低下する。その結果、第二メインスイッチ素子Ｑ３のベース電圧も低下し、第二メインスイッチ素子Ｑ３をオフする方向に動作する。以上により、第一メインスイッチ素子Ｑ１と第二メインスイッチ素子Ｑ３が交互にオンするという動作を繰り返し、発振が継続される。
【０００８】
【特許文献１】
特開２００１−３７２２５公報（第２頁−第３頁、第２１図）
【０００９】
【発明が解決しようとする課題】
上記のような回路を使用した場合、同期整流を難しくしている原因はデッドタイムがあるため、一次側ゲート電圧とメイン電圧（巻線電圧）波形が一致しないことにある。本来なら二次側のゲート電圧は巻線電圧から取りたいのだが、一次側のゲートと一致していないため、そのまま駆動すると、オンが早すぎたり、オフが遅すぎたりして、正確な同期のタイミングがとれないとの課題が生じ、これを解決するために、例えば一次側のゲート波形を二次側のゲートに伝達するために新たにゲート駆動用の巻き線を新たに設けたり、ドライブ用のフォトカプラを設けたりして、二次側と同期をとる必要があった。
【００１０】
しかし、以上のように、新たにゲート駆動用の巻き線を新たに設けたり、ドライブ用のフォトカプラを設けたりすると、部品点数が多くなり高コストとなる課題が生じた。また、一般的な同期整流回路は、二次側の巻線電圧波形を様々な部品を使って加工し、ゲート電圧を得ているのが現状であり、その作業は簡単ではなく、同期整流技術を難しくしている原因ともなっている。
【００１１】
本発明は、上記問題に鑑みてなされたものであり、駆動損失を低減して駆動効率の向上化を図る多石型の同期整流回路を提供する。
【００１２】
【課題を解決しようとする手段】
上記目的を達成するためになされた本発明は、駆動損失を低減して駆動効率を向上させることができる。また、スイッチのオン・オフのタイミングを同期整流回路内に組み込んだ回路で制御するため、別にオン・オフを制御する回路を設ける必要がないとともに、消費電力のロスによる発熱を抑えるために放熱用のフィンを小型のものに変更することができ、コンバータ装置の小型化が可能になった。さらに、ゲートの駆動に巻線電圧を利用している自励プシュプルの場合、同期整流のゲート駆動回路は一次側のゲートの駆動回路とほぼ同等で済み、部品点数が少なくなり、それだけ低コスト化を図ることができる。
【００１３】
また、メイントランスのコアに、一次側の第一巻線と一次側の第二巻線とを交互に巻き付けてあるとともに、二次側の第一巻線と二次側の第二巻線とを交互に巻き付けてあることにより、巻く工数を削減することが可能であるとともに、カップリングの向上化を図ることができる。
【００１４】
【発明の実施の形態】
以下、添付図面を用いて本発明に係る同期整流回路の実施例を説明する。図１は本発明に係る一実施例のブロック図を示してある。また、図２にはこの実施例に係るトランスの構造図を、図３及び図４にはこの実施例の動作波形を、図５及び図６にはこの実施例の要部の電圧波形を、それぞれ示してある。
【００１５】
本実施例の同期整流回路は、プッシュプル型コンバータを備えたものであり、メイントランスの一次側及び二次側に巻線Ｌ１，Ｌ３，Ｌ５，Ｌ７をそれぞれ２本づつ設け、メイントランスの第一巻線Ｌ１，Ｌ３のそれぞれの一端にはＭＯＳＦＥＴで構成したメインスイッチ素子Ｑ１，Ｑ３を接続し、他端には主電源Ｖｃｃの正極を接続してあり、メインスイッチ素子Ｑ１，Ｑ３の他端を主電源Ｖｃｃの負極に接続してある。なお、本実施例に係るメイントランスは図２に示すように、一次側の第一巻線Ｌ１と一次側の第二巻線Ｌ３とを交互に巻き付けてあるとともに、二次側の第一巻線Ｌ５と二次側の第二巻線Ｌ７とを交互に巻き付けてある。
【００１６】
第一メインスイッチ素子Ｑ１のソース・ゲート間に第一補助巻線Ｌ２と、第一抵抗Ｒ１と第一コンデンサＣ１との直列回路と、第一補助スイッチ素子Ｑ２のコレクタ・エミッタ間とを並列に接続してある。なお、第一抵抗Ｒ１と第一コンデンサＣ１との直列回路は発振周波数を設定するための回路である。同じく第二メインスイッチ素子Ｑ３のソース・ゲート間に二次側の補助巻線Ｌ４と、第一抵抗Ｒ３と第一コンデンサＣ３との直列回路と、第二補助スイッチ素子Ｑ４のコレクタ・エミッタ間とを並列に接続してある。なお、前記同様、第一抵抗Ｒ３と第一コンデンサＣ３との直列回路は発振周波数を設定するための回路であり、図５に示すように、補助巻線Ｌ２，Ｌ４に発生する電圧が第一抵抗Ｒ１，Ｒ３を介して第一コンデンサＣ１，Ｃ３に充電電流が流れ、第一コンデンサＣ１，Ｃ３の両端の電圧が補助スイッチ素子Ｑ２，Ｑ４のベース電圧Ｖｂｅに達したところで補助スイッチ素子Ｑ２，Ｑ４がオンになるように構成してある。つまりメインスイッチ素子Ｑ１，Ｑ３のオフ時間を第一抵抗Ｒ１，Ｒ３と第一コンデンサＣ１，Ｃ３との直列回路の自定数によりきめることにより、発振周波数を決めるように構成してある。なお、第一補助スイッチＱ２及び第二補助スイッチＱ４がＦＥＴの場合、メインスイッチ素子Ｑ１，Ｑ３のコレクタ・エミッタ間に補助スイッチＱ２，Ｑ４のドレイン・ソースを接続すればよい。
【００１７】
第一補助スイッチ素子Ｑ２のコレクタと第一抵抗Ｒ３との間に第二コンデンサＣ２と第二抵抗Ｒ２との直列回路を接続してある。同じく、第二補助スイッチ素子Ｑ４のコレクタと第一抵抗Ｒ３との間に第二コンデンサＣ４と第二抵抗Ｒ４との直列回路を接続してあり、図６に示すように、補助巻線Ｌ２，Ｌ４に発生する電圧を第二抵抗Ｒ２，Ｒ４とメインスイッチ素子Ｑ１，Ｑ３のゲート容量との自定数により、メインスイッチ素子Ｑ１，Ｑ３のゲートへの電圧印加を遅らせることにより、第一メインスイッチ素子Ｑ１と第二メインスイッチ素子Ｑ３との同時オンを避けるようにしてある。また、第一メインスイッチ素子Ｑ１のゲートを直流電源の正側に接続し、この第一メインスイッチ素子Ｑ１のゲートと直流電源との間に起動抵抗Ｒ５を接続してある。
【００１８】
また、本実施例に係る同期整流回路は、一次側と二次側とがほぼ対称になっており、メイントランスの二次側の第一巻線Ｌ５にＭＯＳＦＥＴで構成した第一整流スイッチ素子Ｑ５を接続し、二次側の第二巻線Ｌ７に同じくＭＯＳＦＥＴで構成した第二整流スイッチ素子Ｑ７を接続してある。第一整流スイッチ素子Ｑ５のソース・ゲート間に第一補助巻線Ｌ６と、第一抵抗Ｒ６と第一コンデンサＣ６との直列回路と、第一補助スイッチ素子Ｑ６のコレクタ・エミッタ間とを並列に接続してある。同じく第二整流スイッチ素子Ｑ７のソース・ゲート間に二次側の補助巻線Ｌ６と、第一抵抗Ｒ９と第一コンデンサＣ９との直列回路と、第二補助スイッチ素子Ｑ８のコレクタ・エミッタ間とを並列に接続してあり、図５に示すように、補助巻線Ｌ６，Ｌ８に発生する電圧が第一抵抗Ｒ６，Ｒ８を介して第一コンデンサＣ６，Ｃ８に充電電流が流れ、第一コンデンサＣ６，Ｃ８の両端の電圧が補助スイッチ素子Ｑ６，Ｑ８のベース電圧Ｖｂｅに達したところで補助スイッチ素子Ｑ６，Ｑ８がオンになるように構成してある。つまり整流スイッチ素子Ｑ６，Ｑ８のオフ時間を第一抵抗Ｒ６，Ｒ８と第一コンデンサＣ６，Ｃ８との直列回路の自定数によりきめることにより、発振周波数を決めるように構成してある。なお、第一補助スイッチＱ６及び第二補助スイッチＱ８がＦＥＴの場合、整流スイッチ素子Ｑ５，Ｑ７のコレクタ・エミッタ間に補助スイッチＱ６，Ｑ８のドレイン・ソースを接続すればよい。
【００１９】
第一補助スイッチ素子Ｑ６のコレクタと第一抵抗Ｒ６との間に第二コンデンサＣ７と第二抵抗Ｒ７との直列回路を接続してある。同じく、第二補助スイッチ素子Ｑ８のコレクタと第一抵抗Ｒ８との間に第二コンデンサＣ９と第二抵抗Ｒ９との直列回路を接続してあり、図６に示すように、補助巻線Ｌ６，Ｌ８に発生する電圧を第二抵抗Ｒ７，Ｒ９と整流スイッチ素子Ｑ５，Ｑ７のゲート容量との自定数により、整流スイッチ素子Ｑ５，Ｑ７のゲートへの電圧印加を遅らせることにより、第一整流スイッチ素子Ｑ５と第二整流スイッチ素子Ｑ７との同時オンを避けるようにしてある。また、巻線Ｌ５，Ｌ７の出力側に出力チョークＬを接続し、この出力チョークＬの出力側とセンタータップとの間に負荷Ｒ１０を接続し、この負荷Ｒ１０に並列に平滑コンデンサＣ１０を接続してある。
【００２０】
この実施例に係る同期整流回路は以下のような作用をする。直流電源が起動すると、起動抵抗Ｒ５を通して、第一メインスイッチ素子Ｑ１のゲートにバイアスがかかり、第一メインスイッチ素子Ｑ１のゲートのスレッシュホールド電圧Ｖｔｈを越えたところで、第一メインスイッチ素子Ｑ１がオンする。第一メインスイッチ素子Ｑ１がオンすると、メイントランスの一次側の第一巻線Ｌ１に入力電圧Ｖｃｃが印可され同時に、第一補助巻線Ｌ２にもメイントランスの巻線Ｌ１との巻き数比分の電圧が発生する。同様に二次側の第一巻線Ｌ５並びに第一補助巻線Ｌ６にも一次側の第一巻線Ｌ１との巻き数比分の電圧が発生する。一次側の第一補助巻線Ｌ２に電圧が発生すると、第二抵抗Ｒ２及び第二コンデンサＣ２を介して第一メインスイッチ素子Ｑ１のゲートに電圧が印加され、第一メインスイッチ素子Ｑ１のオン状態を保持する。同様に二次側も、第一補助巻線Ｌ６に電圧が発生すると、第二抵抗Ｒ７及び第二コンデンサＣ７を介して第一メインスイッチ素子Ｑ１のゲートに電圧が印可され、第一整流スイッチ素子Ｑ５のオン状態を保持する。
【００２１】
このとき、一次側の第二巻線Ｌ３並びに第二補助巻線Ｌ４には一次側の第一巻線Ｌ１及び第一補助巻線Ｌ２と逆極性の電圧が印可されるので、第二メインスイッチ素子Ｑ３はオフ状態を保持する。同様に、二次側も第二巻線Ｌ７及び第二補助巻線Ｌ８には第一巻線Ｌ５及び第一補助巻線Ｌ６と逆極性の電圧が印可されるので、第二整流スイッチ素子Ｑ７はオフ状態を保持する。同時に、図５に示すように、第一抵抗Ｒ１を介して第一コンデンサＣ１に充電電流が流れ、第一コンデンサＣ１の両端の電圧が第二メインスイッチ素子Ｑ２のベース電圧Ｖｂｅ（約０．６Ｖ）に達したところで第二メインスイッチ素子Ｑ２がオンとなる。第二メインスイッチ素子Ｑ２がオンすることにより、第一メインスイッチ素子Ｑ１のゲートがスレッシュホールド電圧Ｖｔｈ以下となり、第一メインスイッチ素子Ｑ１はオフする。同様に二次側も第一抵抗Ｒ６を介し第一コンデンサＣ６に充電電流が流れ、第一コンデンサＣ６の両端の電圧が第二整流スイッチＱ６のベース電圧Ｖｂｅ（約０．６Ｖ）に達したところで第二整流スイッチＱ６がオンとなる。この第二整流スイッチＱ６がオンすることにより、第一整流スイッチＱ５のゲートがＶｔｈ以下となり、第一整流スイッチＱ５はオフする。
【００２２】
第一メインスイッチ素子Ｑ１がオフすると、トランスの極性が反転し、今度は、一次側の第二巻線Ｌ３に入力電圧Ｖｃｃが印可され同時に、第二補助巻線Ｌ４にも第二巻線Ｌ３との巻き数比分の電圧が発生する。同様に二次側の第二巻線Ｌ７並びに第二補助巻線Ｌ８にも一次側の第二巻線Ｌ３との巻き数比分の電圧が発生する。第二巻線Ｌ３に電圧が発生すると、第二抵抗Ｒ４及び第二コンデンサＣ４を介して第二メインスイッチ素子Ｑ３のゲートに電圧が印可され、第二メインスイッチ素子Ｑ３のオン状態を保持する。同様に二次側も、第二補助巻線Ｌ８に電圧が発生すると、第二抵抗Ｒ９及び第二コンデンサＣ９を介して第一メインスイッチＱ１のゲートに電圧が印可され、第二整流スイッチ素子Ｑ７のオン状態を保持する。
【００２３】
このとき、一次側の第一巻線Ｌ１並びに第一補助巻線Ｌ２には一次側の第二巻線Ｌ３及び第二補助巻線Ｌ４と逆極性の電圧が印可されるので、第一スイッチ素子Ｑ１はオフ状態を保持する。同様に二次側も第一巻線Ｌ５並びに第一補助巻線Ｌ６には第二巻線Ｌ７及び第二補助巻線Ｌ８と逆極性の電圧が印可されるので、第一整流スイッチ素子Ｑ５はオフ状態を保持する。同時に、第一抵抗Ｒ３を介し第一コンデンサＣ３に充電電流が流れ、第一コンデンサＣ３の両端の電圧が第二補助スイッチ素子Ｑ４のベース電圧Ｖｂｅに達したところで第二補助スイッチ素子Ｑ４がオンとなる。第二補助スイッチ素子Ｑ４がオンすることにより、第二スイッチ素子Ｑ３のゲートがスレッシュホールド電圧Ｖｔｈ以下となり、第二スイッチ素子Ｑ３はオフする。同様に二次側も第一抵抗Ｒ８を介し第一コンデンサＣ８に充電電流が流れ、第一コンデンサＣ８の両端の電圧が第二補助スイッチ素子Ｑ８のベース電圧Ｖｂｅ（約０．６Ｖ）に達したところで第二補助スイッチ素子Ｑ８がオンとなる。第二補助スイッチ素子Ｑ８がオンすることにより、第二整流スイッチ素子Ｑ７のゲートがＶｔｈ以下となり、第二整流スイッチ素子Ｑ７はオフする。以上より、第一メインスイッチ素子Ｑ１と第二メインスイッチ素子Ｑ３、並びに、第一整流スイッチ素子Ｑ５と第二整流スイッチ素子Ｑ７は互いにオンするという動作を繰り返し、発振が継続される。
【００２４】
図７に示す実施例は図１図示実施例とは別の実施例である。この実施例は、メイントランスの一次側及び二次側に巻線Ｌ１，Ｌ３，Ｌ５，Ｌ６をそれぞれ２本づつ設け、メイントランスの一次側の第一巻線Ｌ１にバイポーラトランジスタで構成した第一スイッチ素子Ｑ１を接続し、一次側の二次巻線Ｌ３に同じくバイポーラトランジスタで構成した第二スイッチ素子Ｑ２を接続してある。それぞれのスイッチ素子Ｑ１，Ｑ２のベース・エミッタ間に抵抗Ｒ１，Ｒ２と補助巻線Ｌ２，Ｌ４とを直列に接続し、２つの補助巻線Ｌ２，Ｌ４を接続してある。補助巻線Ｌ２，Ｌ４の接続部にダイオードＤ１のカソードを接続し、このダイオードＤ１のアノードを、エミッタどうしを接続したスイッチ素子Ｑ１，Ｑ２の接続部に接続してある。また、このダイオードＤ１に並列にコンデンサＣ１１を接続して構成してある。さらに、このダイオードＤ１のアノードを直流電源の正側に接続し、このダイオードＤ１のアノードと直流電源との間に起動抵抗Ｒ５を接続してある。
【００２５】
二次側は図１図示実施例とほぼ同様であり、メイントランスの二次側の第一巻線Ｌ５にＭＯＳＦＥＴで構成した第一整流スイッチ素子Ｑ５を接続し、二次側の第二巻線Ｌ７に同じくＭＯＳＦＥＴで構成した第二整流スイッチ素子Ｑ７を接続してある。第一整流スイッチ素子Ｑ５のソース・ゲート間に第一補助巻線Ｌ６と、第一抵抗Ｒ６と第一コンデンサＣ６との直列回路と、第一補助スイッチ素子Ｑ６のコレクタ・エミッタ間とを並列に接続してある。同じく第二整流スイッチ素子Ｑ７のソース・ゲート間に二次側の補助巻線Ｌ６と、第一抵抗Ｒ９と第一コンデンサＣ９との直列回路と、第二補助スイッチ素子Ｑ８のコレクタ・エミッタ間とを並列に接続してあり、図５に示すように、補助巻線Ｌ６，Ｌ８に発生する電圧が第一抵抗Ｒ６，Ｒ８を介して第一コンデンサＣ６，Ｃ８に充電電流が流れ、第一コンデンサＣ６，Ｃ８の両端の電圧が補助スイッチ素子Ｑ６，Ｑ８のベース電圧Ｖｂｅに達したところで補助スイッチ素子Ｑ６，Ｑ８がオンになるように構成してある。つまり整流スイッチ素子Ｑ６，Ｑ８のオフ時間を第一抵抗Ｒ６，Ｒ８と第一コンデンサＣ６，Ｃ８との直列回路の自定数によりきめることにより、発振周波数を決めるように構成してある。なお、第一補助スイッチＱ６及び第二補助スイッチＱ８がＦＥＴの場合、整流スイッチ素子Ｑ５，Ｑ７のコレクタ・エミッタ間に補助スイッチＱ６，Ｑ８のドレイン・ソースを接続すればよい。
【００２６】
第一補助スイッチ素子Ｑ６のコレクタと第一抵抗Ｒ６との間に第二コンデンサＣ７と第二抵抗Ｒ７との直列回路を接続してある。同じく、第二補助スイッチ素子Ｑ８のコレクタと第一抵抗Ｒ８との間に第二コンデンサＣ９と第二抵抗Ｒ９との直列回路を接続してあり、図６に示すように、補助巻線Ｌ６，Ｌ８に発生する電圧を第二抵抗Ｒ７，Ｒ９と整流スイッチ素子Ｑ５，Ｑ７のゲート容量との自定数により、整流スイッチ素子Ｑ５，Ｑ７のゲートへの電圧印加を遅らせることにより、第一整流スイッチ素子Ｑ５と第二整流スイッチ素子Ｑ７との同時オンを避けるようにしてある。また、巻線Ｌ５，Ｌ７の出力側に出力チョークＬを接続し、この出力チョークＬの出力側とセンタータップとの間に負荷Ｒ１０を接続し、この負荷Ｒ１０に並列に平滑コンデンサＣ１０を接続してある。
【００２７】
この実施例に係る同期整流回路は以下のような作用をする。直流電源が起動すると、起動抵抗Ｒ５を通して、第一メインスイッチ素子Ｑ１のゲートにバイアスがかかり、第一メインスイッチ素子Ｑ１のゲートのスレッシュホールド電圧Ｖｔｈを越えたところで、第一メインスイッチ素子Ｑ１がオンする。第一メインスイッチ素子Ｑ１がオンすると、メイントランスの一次側の第一巻線Ｌ１に入力電圧Ｖｃｃが印可され同時に、第一補助巻線Ｌ２にもメイントランスの巻線Ｌ１との巻き数比分の電圧が発生する。同様に二次側の第一巻線Ｌ５並びに第一補助巻線Ｌ６にも一次側の第一巻線Ｌ１との巻き数比分の電圧が発生する。一次側の第一補助巻線Ｌ２に電圧が発生すると、第一メインスイッチ素子Ｑ１のゲートに電圧が印加され、第一メインスイッチ素子Ｑ１のオン状態を保持する。同様に二次側も、第一補助巻線Ｌ６に電圧が発生すると、第二抵抗Ｒ７及び第二コンデンサＣ７を介して第一メインスイッチ素子Ｑ１のゲートに電圧が印可され、第一整流スイッチ素子Ｑ５のオン状態を保持する。このとき、一次側の第二巻線Ｌ３並びに第二補助巻線Ｌ４には一次側の第一巻線Ｌ１及び第一補助巻線Ｌ２と逆極性の電圧が印可されるので、第二メインスイッチ素子Ｑ３はオフ状態を保持する。同様に、二次側も第二巻線Ｌ７及び第二補助巻線Ｌ８には第一巻線Ｌ５及び第一補助巻線Ｌ６と逆極性の電圧が印可されるので、第二整流スイッチ素子Ｑ７はオフ状態を保持する。
【００２８】
第一メインスイッチ素子Ｑ１がオフすると、トランスの極性が反転し、今度は、一次側の第二巻線Ｌ３に入力電圧Ｖｃｃが印可され同時に、第二補助巻線Ｌ４にも第二巻線Ｌ３との巻き数比分の電圧が発生する。同様に二次側の第二巻線Ｌ７並びに第二補助巻線Ｌ８にも一次側の第二巻線Ｌ３との巻き数比分の電圧が発生する。第二巻線Ｌ３に電圧が発生すると、第二メインスイッチ素子Ｑ３のゲートに電圧が印可され、第二メインスイッチ素子Ｑ１３のオン状態を保持する。同様に二次側も、第二補助巻線Ｌ８に電圧が発生すると、第二抵抗Ｒ９及び第二コンデンサＣ９を介して第一メインスイッチＱ１のゲートに電圧が印可され、第二整流スイッチ素子Ｑ７のオン状態を保持する。このとき、一次側の第一巻線Ｌ１並びに第一補助巻線Ｌ２には一次側の第二巻線Ｌ３及び第二補助巻線Ｌ４と逆極性の電圧が印可されるので、第一スイッチ素子Ｑ１はオフ状態を保持する。同様に二次側も第一巻線Ｌ５並びに第一補助巻線Ｌ６には第二巻線Ｌ７及び第二補助巻線Ｌ８と逆極性の電圧が印可されるので、第一整流スイッチ素子Ｑ５はオフ状態を保持する。以上より、第一メインスイッチ素子Ｑ１と第二メインスイッチ素子Ｑ３、並びに、第一整流スイッチ素子Ｑ５と第二整流スイッチ素子Ｑ７は互いにオンするという動作を繰り返し、発振が継続される。
【００２９】
【発明の効果】
本願発明は、一次−二次間が絶縁され、二次側に整流スイッチを備えた多石型の同期整流回路において、メイントランスの二次側の第一巻線の一端にＦＥＴで構成した第一整流スイッチ素子を接続し、二次側の第二巻線の他端にＦＥＴで構成した第二整流スイッチ素子を接続し、前記整流スイッチ素子のソース・ゲート間に補助巻線と、第一抵抗と第一コンデンサとの直列回路と、補助スイッチ素子のコレクタ・エミッタ間又はドレイン・ソース間とを並列に接続し、前記補助スイッチ素子のコレクタ又はドレインと前記第一抵抗との間に第二コンデンサと第二抵抗との直列回路を接続して構成してあることにより、駆動損失を低減して駆動効率を向上させる効果がある。
【００３０】
また、スイッチのオン・オフのタイミングを同期整流回路内に組み込んだ回路で制御するため、別にオン・オフを制御する回路を設ける必要がないとともに、消費電力のロスによる発熱を抑えるために放熱用のフィンを小型のものに変更することができ、コンバータ装置の小型化を図ることができる効果がある。さらに、ゲートの駆動に巻線電圧を利用している自励プシュプルの場合、同期整流のゲート駆動回路は一次側のゲートの駆動回路とほぼ同等で済み、部品点数が少なくなり、それだけ低コスト化を図ることができる効果もある。
【００３１】
また、本発明の回路に係るメイントランスを、コアに一次側の第一巻線と一次側の第二巻線とを交互に巻き付け、二次側の第一巻線と二次側の第二巻線とを交互に巻き付けてある構成にしたことにより、巻く工数を削減することが可能であるとともに、カップリングの向上化を図ることができる効果がある。
【図面の簡単な説明】
【図１】本発明に係る一実施例を示す実施例のブロック図である。
【図２】図１図示実施例に係るメイントランスの構造図である。
【図３】図１図示実施例の一次側の動作波形図である。
【図４】図１図示実施例の二次側の動作波形図である。
【図５】図１図示実施例の電圧波形図である。
【図６】図１図示実施例の要部のゲート電圧波形図である。
【図７】図１とは別の実施例のブロック図である。
【図８】従来例を示すブロック図である。
【符号の説明】
Ｌ１，Ｌ３  第一巻線
Ｌ２，Ｌ４，Ｌ６，Ｌ８  補助巻線
Ｌ５，Ｌ７  第二巻線
Ｑ１，Ｑ３  メインスイッチ素子
Ｑ２，Ｑ４，Ｑ６，Ｑ８  補助スイッチ素子
Ｑ５，Ｑ７  整流スイッチ素子
Ｒ１，Ｒ３，Ｒ６，Ｒ８  第一抵抗
Ｒ２，Ｒ４，Ｒ７，Ｒ９  第二抵抗
Ｃ１，Ｃ３，Ｃ６，Ｃ８  第一コンデンサ
Ｃ２，Ｃ４，Ｃ７，Ｃ９  第二コンデンサ
Ｒ５  起動抵抗
Ｃ１０  平滑コンデンサ
Ｒ１０  負荷
【図１】
2004194416.tif 000003
【図２】
2004194416.tif 000004
【図３】
2004194416.tif 000005
【図４】
2004194416.tif 000006
【図５】
2004194416.tif 000007
【図６】
2004194416.tif 000008
【図７】
2004194416.tif 000009
【図８】
2004194416.tif 000010