(57)【要約】【課題】テブナン終端型バイアス回路により信号線をバイアスするインタフェース回路に関し、高速に信号を伝送でき、かつ、消費電流を低減できるインタフェース回路を提供することを目的とする。【解決手段】バイアス回路（２１、２２）により信号線（ＳＬ１、ＳＬ２）をバイアスするインタフェース回路において、バイアス回路（２１、２２）のバイアス端子と信号線（ＳＬ１、ＳＬ２）との間に設けられ、バイアス回路（２１、２２）と信号線（ＳＬ１、ＳＬ２）とで直流成分を分離する直流分離手段（２３、２４）と、信号線（ＳＬ１、ＳＬ２）と基準電位（ＧＮＤ）との間に接続され、信号線（ＳＬ１、ＳＬ２）とのインピーダンス整合をとるインピーダンス整合手段（２５、２６）とを有する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
バイアス回路により信号線をバイアスするインタフェース回路において、
前記バイアス回路のバイアス点と前記信号線との間に設けられ、前記バイアス回路と、前記信号線とで直流成分を分離する直流分離手段と、
前記信号線と基準電位との間に接続され、前記信号線とのインピーダンス整合をとるインピーダンス整合手段とを有するインタフェース回路。
【請求項２】
前記バイアス回路は、テブナン終端型バイアス回路から構成されたことを特徴とする請求項１記載のインタフェース回路。
【請求項３】
前記直流分離手段は、前記バイアス回路のバイアス端子と信号線との間に直列に接続されたコンデンサから構成されたことを特徴とする請求項１又は２記載のインタフェース回路。
【請求項４】
前記インピーダンス整合手段は、前記信号線と基準電位との間に接続されたインピーダンス素子から構成されたことを特徴とする請求項１乃至３のいずれか一項記載のインタフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はインタフェース回路に係り、特に、テブナン終端型バイアス回路により信号線をバイアスするインタフェース回路に関する。
【０００２】
【従来の技術】
ＩＣ（ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）間の通信インタフェースには通常、標準ロジックであるＴＴＬ（ｔｒａｎｓｉｓｔｏｒ　ｔｒａｎｓｉｓｔｏｒ　ｌｏｇｉｃ）が用いられている。しかし、近年データ信号の高速化に伴い、高速データ信号に対応可能なＥＣＬ（ｅｍｉｔｔｅｒ　ｃｏｕｐｌｅｄ　ｌｏｇｉｃ）インタフェース仕様が注目されている。
【０００３】
ＥＣＬインタフェース仕様は、使用電源が−５．２Ｖで規定されている。一方、標準ロジックのＴＴＬのインタフェース仕様は電源電圧＋５．０Ｖである。そこで、標準ロジックのＴＴＬのインタフェース仕様との互換をとるために、ＥＣＬインタフェースをＴＴＬインタフェース向けに仕様化したＰＥＣＬ（ｐｏｓｉｔｉｖｅｅｍｉｔｔｅｒ　ｃｏｕｐｌｅｄ　ｌｏｇｉｃ）インタフェース仕様が提案された。
しかし、近年の省電力化に伴い、標準ロジックであるＴＴＬは＋５．０Ｖから＋３．３Ｖに低電源電圧化されてきている。これに伴い、ＰＥＣＬを電源電圧＋３．３ＶにしたＬＶＰＥＣＬ（ｌｏｗ　ｖｏｌｔａｇｅ　ｐｏｓｉｔｉｖｅ　ｅｍｉｔｔｅｒ　ｌｏｇｉｃ）インタフェース仕様が提案されている。
【０００４】
図２は従来のＬＶＰＥＣＬ仕様のインタフェース回路の一例の回路構成図を示す。
【０００５】
ＩＣ（ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）１は、非反転信号端子Ｔｉｃ及び反転信号端子Ｔ／ｉｃがＬＶＰＥＣＬインタフェース仕様とされている。このため、ＩＣ１の非反転信号端子Ｔｉｃ及び反転信号端子Ｔ／ｉｃは、インタフェース回路２を通して、他のＩＣと接続される。
【０００６】
インタフェース回路２は、バイアス回路１２、１３から構成される。バイアス回路１２は、抵抗Ｒ１１、Ｒ１２から構成されており、＋３．３Ｖ電源と基準電位ＧＮＤとの間に直列に接続され、抵抗Ｒ１１と抵抗Ｒ１２との接続点がＩＣ１の非反転信号端子Ｔｉｃに接続されている。バイアス回路１２は、非反転信号端子Ｔｉｃに略１．３Ｖのバイアス電圧を印加するとともに、信号線ＳＬ１とのインピーダンス整合をとる。
【０００７】
バイアス回路１３は、抵抗Ｒ２１、Ｒ２２から構成されており、＋３．３Ｖ電源と基準電位ＧＮＤとの間に直列に接続され、抵抗Ｒ２１と抵抗Ｒ２２との接続点がＩＣ１の反転信号端子Ｔ／ｉｃに接続されている。バイアス回路１３は、ＩＣ１の非反転信号端子Ｔｉｃに接続され、非反転信号端子Ｔ／ｉｃに略１．３Ｖのバイアス電圧を印加するとともに、信号線ＳＬ２とのインピーダンス整合をとる。
【０００８】
このとき、ＬＶＰＥＣＬインタフェース仕様では、電源電圧は＋３．３Ｖであり、信号線のバイアス電圧は１．３Ｖに規定されている。このとき、必要なバイアス電圧１．３Ｖを発生し、かつ、信号線ＳＬ１とのインピーダンスを整合させるため、抵抗Ｒ１１を１３０Ω、抵抗Ｒ１２を８２Ωに設定していた。抵抗Ｒ１１を１３０Ωに、また、抵抗Ｒ１２を８２Ωに設定することにより、抵抗Ｒ１１と抵抗Ｒ１２との接続点の電圧、すなわち、バイアス電圧を略１．３Ｖにできる。なお、このとき、抵抗Ｒ１２に流れる電流は、略１５ｍＡとなる。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来のＬＶＰＥＣＬインタフェース仕様のバイアス回路では、１本の信号線あたり、１５ｍＡの電流が消費される。このため、例えば、Ｎ本の信号線があるとすると、（１５×Ｎ）ｍＡの電流が消費される。これは非常に大きな消費電流である。
【００１０】
本発明は上記の点に鑑みてなされたもので、高速に信号を伝送でき、かつ、消費電流を低減できるインタフェース回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、バイアス回路（２１、２２）により信号線（ＳＬ１、ＳＬ２）をバイアスするインタフェース回路において、バイアス回路（２１、２２）のバイアス端子と信号線（ＳＬ１、ＳＬ２）との間に設けられ、バイアス回路（２１、２２）と信号線（ＳＬ１、ＳＬ２）とで直流成分を分離する直流分離手段（２３、２４）と、信号線（ＳＬ１、ＳＬ２）と基準電位（ＧＮＤ）との間に接続され、信号線（ＳＬ１、ＳＬ２）とのインピーダンス整合をとるインピーダンス整合手段（２５、２６）とを有する。
【００１２】
本発明は、バイアス回路（２１、２２）が、テブナン終端型バイアス回路から構成されたことを特徴とする。
【００１３】
本発明は、直流分離手段（２３、２４）を、バイアス回路（２１、２２）のバイアス端子と信号線との間に直列に接続されたコンデンサ（Ｃ１、Ｃ２）から構成されたことを特徴とする。
【００１４】
本発明は、インピーダンス整合手段（２５、２６）を、信号線（ＳＬ１、ＳＬ２）と基準電位（ＧＮＤ）との間に接続されたインピーダンス素子（Ｒ５１、Ｒ５２）から構成されたことを特徴とする。
【００１５】
本発明によれば、バイアス回路（２１、２２）のバイアス端子と信号線（ＳＬ１、ＳＬ２）との間にバイアス回路（２１、２２）と信号線（ＳＬ１、ＳＬ２）とで直流成分を分離する直流分離手段（２３、２４）を設け、信号線（ＳＬ１、ＳＬ２）と基準電位（ＧＮＤ）との間に接続され、信号線（ＳＬ１、ＳＬ２）とのインピーダンス整合をとるインピーダンス整合手段（２５、２６）と設けることにより、信号線（ＳＬ１、ＳＬ２）のインピーダンスはインピーダンス整合手段（２５、２６）でとることができるため、バイアス回路（２１、２２）の抵抗を大きくしても信号線（ＳＬ１、ＳＬ２）側とのインピーダンス整合をとることができる。このため、バイアス回路（２１、２２）を構成する抵抗を所定のバイアス電圧のままで大きく設定することができるため、バイアス回路（２１、２２）に流れる電流を低減できる。
【００１６】
【発明の実施の形態】
図１は本発明の一実施例の回路構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する。
【００１７】
本実施例のインタフェース回路２０は、バイアス回路２１、２２、直流分離手段２３、２４、インピーダンス整合手段２５、２６から構成される。
【００１８】
バイアス回路２１は、例えば、テブナン終端型バイアス回路から構成され、抵抗Ｒ３１及び抵抗Ｒ３２から構成される。抵抗Ｒ３１と抵抗Ｒ３２とは、＋３．３Ｖの電源と基準電位ＧＮＤとの間に直列に接続される。抵抗Ｒ３１は１．３ＫΩとされており、抵抗Ｒ３２は８２０Ωとされている。このため、抵抗Ｒ３１と抵抗Ｒ３２との接続点の電位は、略１．３Ｖとなる。抵抗Ｒ３１と抵抗Ｒ３２との接続点はＩＣ１の非反転信号端子Ｔｉｃに接続されており、ＩＣ１の非反転信号端子Ｔｉｃを略１．３Ｖにバイアスする。
【００１９】
バイアス回路２２は、テブナン終端型バイアス回路から構成され、抵抗Ｒ４１及び抵抗Ｒ４２から構成されている。抵抗Ｒ４１と抵抗Ｒ４２とは、＋３．３Ｖの電源と基準電位ＧＮＤとの間に直列に接続される。抵抗Ｒ４１は例えば、１．３ＫΩとされており、抵抗Ｒ４２は８２０Ωとされている。このため、抵抗Ｒ４１と抵抗Ｒ４２との接続点の電位は、略１．３Ｖとなる。抵抗Ｒ４１と抵抗Ｒ４２との接続点はＩＣ１の非反転信号端子Ｔ／ｉｃに接続されており、ＩＣ１の非反転信号端子Ｔ／ｉｃを略１．３Ｖにバイアスする。
【００２０】
直流分離手段２３は、コンデンサＣ１から構成されており、バイアス回路２１のバイアス端子と信号線ＳＬ１との間に直列に接続され、直流成分を除去するように作用する。直流分離手段２４は、コンデンサＣ２から構成されており、バイアス回路２２のバイアス端子と信号線ＳＬ２との間に直列に接続され、直流成分を除去するように作用する。
【００２１】
インピーダンス整合手段２５は、抵抗Ｒ５１から構成され、信号線ＳＬ１と基準電位ＧＮＤとの間に接続され、信号線ＳＬ１のインピーダンス整合をとる。抵抗Ｒ５１は、信号線ＳＬ１が接続されるＩＣのインタフェース仕様や信号線ＳＬ１の長さに応じた値に設定される。インピーダンス整合手段２６は、抵抗Ｒ５２から構成され、信号線ＳＬ２と基準電位ＧＮＤとの間に接続され、信号線ＳＬ２のインピーダンス整合をとる。抵抗Ｒ５２は、信号線ＳＬ２が接続されるＩＣのインタフェース仕様や信号線ＳＬ２の長さに応じた値に設定される。
【００２２】
本実施例によれば、バイアス回路２１のバイアス端子と信号線ＳＬ１との間にバイアス回路２１と信号線ＳＬ１とで直流成分を分離する直流分離手段２３を設け、信号線ＳＬ１と基準電位ＧＮＤとの間に接続され、信号線ＳＬ１とのインピーダンス整合をとるインピーダンス整合手段２５と設けることにより、信号線ＳＬ１のインピーダンス整合をインピーダンス整合手段２５でとることができる。このため、例えば、バイアス回路２１の抵抗を大きくしても信号線ＳＬ１側とのインピーダンス整合をとることができる。よって、バイアス回路２１を構成する抵抗を所定のバイアス電圧のままで大きく設定することができるので、バイアス回路２１に流れる電流を低減できる。また、インピーダンス整合手段２５により信号線ＳＬ１とのインピーダンス整合を正確に調整できるので、高速信号を安定して伝送できる。
【００２３】
同様に、バイアス回路２２のバイアス端子と信号線ＳＬ２との間にバイアス回路２２と信号線ＳＬ２とで直流成分を分離する直流分離手段２４を設け、信号線ＳＬ２と基準電位ＧＮＤとの間に接続され、信号線ＳＬ２とのインピーダンス整合をとるインピーダンス整合手段２６と設けることにより、信号線ＳＬ２のインピーダンス整合をインピーダンス整合手段２６でとることができる。このため、例えば、バイアス回路２２の抵抗を大きくしても信号線ＳＬ２側とのインピーダンス整合をとることができる。よって、バイアス回路２２を構成する抵抗を所定のバイアス電圧のままで大きく設定することができるので、バイアス回路２２に流れる電流を低減できる。また、インピーダンス整合手段２６により信号線ＳＬ２とのインピーダンス整合を正確に調整できるので、高速信号を安定して伝送できる。
【００２４】
例えば、本実施例では、抵抗Ｒ３１、Ｒ４１を１．３ＫΩ、抵抗Ｒ３２、Ｒ４２を８２０Ωと従来の１０倍に設定することができる。これにより、バイアス回路当たりの消費電流を従来の１．５ｍＡからその１／１０の０．１５ｍＡとすることができる。
【００２５】
【発明の効果】
上述の如く、本発明によれば、バイアス回路のバイアス端子と信号線との間にバイアス回路と信号線とで直流成分を分離する直流分離手段を設け、信号線と基準電位との間に接続され、信号線とのインピーダンス整合をとるインピーダンス整合手段と設けることにより、信号線のインピーダンスはインピーダンス整合手段でとることができるため、バイアス回路の抵抗を大きくしても信号線側とのインピーダンス整合をとることができる。このため、バイアス回路を構成する抵抗を所定のバイアス電圧のままで大きく設定することができるため、バイアス回路に流れる電流を低減できる。
【図面の簡単な説明】
【図１】本発明の一実施例の回路構成図である。
【図２】従来のＬＶＰＥＣＬ仕様のインタフェース回路の一例の回路構成図である。
【符号の説明】
１１：ＩＣ
２０：インタフェース回路、２１、２２：テブナン終端型バイアス回路
２３、２４：直流成分除去手段、２５、２６：インピーダンス整合手段
Ｒ３１、Ｒ３２、Ｒ４１、Ｒ４２、Ｒ５１、Ｒ５２：抵抗、Ｃ１、Ｃ２：コンデンサ
ＳＬ１、ＳＬ２：信号線
【図１】
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【図２】
2004096473.tif 000004