(57)【要約】【課題】アッシング処理によりレジスト除去を行う場合に、低誘電率膜の膜特性が劣化することを抑制する半導体装置の製造方法を得ることを目的とする。【解決手段】低誘電率膜にて成る層間絶縁膜１０４を有するデバイスをウェハ上に備えた半導体装置の製造方法において、層間絶縁膜１０４上に形成されたレジスト１０５をアッシング処理にて除去する工程を、窒素ガスを用い、かつ、プラズマ生成とウェハへのイオンの引き込みとを別々の電源にて制御している装置を用いる場合には５０〜３００ＷのＲＦバイアスをウェハに印加し、プラズマ生成とイオンの引き込みとを同じ電源にて制御している装置を用いる場合には１００〜７００ＷのＲＦバイアスをウェハに印加するものである。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
低誘電率膜にて成る層間絶縁膜を有するデバイスをウェハ上に備えた半導体装置の製造方法において、上記層間絶縁膜上に形成された被処理膜をアッシング処理にて除去する工程を、窒素ガスを用い、かつ、プラズマ生成とウェハへのイオンの引き込みとを別々の電源にて制御している装置を用いる場合には５０〜３００ＷのＲＦバイアスを上記ウェハに印加し、プラズマ生成とイオンの引き込みとを同じ電源にて制御している装置を用いる場合には１００〜７００ＷのＲＦバイアスを上記ウェハに印加することを特徴とする半導体装置の製造方法。
【請求項２】
５０％以下の水素を添加することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
６０％以下のアンモニアを添加することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
低誘電率膜にて成る層間絶縁膜を有するデバイスをウェハ上に備えた半導体装置の製造方法において、上記層間絶縁膜上に形成された被処理膜を除去するアッシング処理を、第１ステップおよび第２ステップの２ステップにて行い、上記第１ステップを請求項１ないし請求項３のいずれかに記載のアッシング処理にて行い、上記第２ステップを酸素プラズマを用いるか、または、５０％より多くの水素または６０％より多くのアンモニアを添加した窒素プラズマを用いて行うことを特徴とする半導体装置の製造方法。
【請求項５】
低誘電率膜にて成る層間絶縁膜を有するデバイスをウェハ上に備えた半導体装置の製造方法において、上記層間絶縁膜上に形成された被処理膜を除去する工程は、請求項１ないし請求項３のいずれかに記載のアッシング処理にて行い、上記アッシング処理後にウェット処理することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＩＣ、ＬＳＩ等の半導体装素子の製造方法に関するものである。特に、配線間容量の低減を目的として層間絶縁膜に低誘電率膜を用いる場合に、エッチングによりレジストマスクでパターンを形成した後のレジスト除去（アッシング）によって、低誘電率膜の膜特性が劣化することを抑制する方法に関するものである。
【０００２】
【従来の技術】
半導体素子の微細化に伴い、配線間のＲｅｓｉｓｔａｎｃｅ−Ｃａｐａｃｉｔａｎｃｅ（ＲＣ）遅延がデバイス特性に大きな影響を及ぼしつつある。この問題を解決する為には配線抵抗の低減と層間絶縁膜の誘電率の低減が必要となる。配線抵抗の低減の為には従来配線材料として用いられていたアルミニウム（Ａｌ）から更に抵抗の低い銅（Ｃｕ）への変更が進められている。
【０００３】
また、層間絶縁膜も従来から用いられていたＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などによって形成されるＳｉＯ２に代えてＬｏｗ−ｋ膜と呼ばれる低誘電率膜の適用が進められている。一般的にＬｏｗ−ｋ膜とは誘電率（ｋ）が２．５〜３．０程度（ＳｉＯ２はｋ＝４．０程度）の材料を指して呼ばれており、大別するとＣ、Ｏ、Ｈなどからなる有機材料とＳｉ、Ｏ、Ｈ、Ｃなどからなる無機材料（ＳｉＯＣなど）に分けられる。
【０００４】
この無機系のＬｏｗ−ｋ材料では、誘電率を下げる為に膜中にメチル基（−ＣＨ３）を含有させている。メチル基を含むことで膜密度を下げることができ、かつ分極が少なくなる為に誘電率を下げることができる。そして、有機系Ｌｏｗ−ｋ材料はレジストと似た材質でありレジストマスクでのパターン形成は困難で有る為、ＳｉＯ２などのハードマスクを用いてパターニングされる。これに対して、無機系Ｌｏｗ−ｋ材料の場合には従来のＳｉＯ２と同じくレジストマスクでの加工が可能であるメリットがあるが、レジスト除去（アッシング）によるＬｏｗ−ｋ材料の膜特性の劣化を抑制する必要がある。
【０００５】
更に次世代デバイス対応としてＵｌｔｒａ　Ｌｏｗ−ｋ膜と呼ばれる超低誘電率材料の開発も行われている。Ｕｌｔｒａ　Ｌｏｗ−ｋ膜はｋが２．５以下の材料を指し、通常のＬｏｗ−ｋ材料と同様に有機系と無機系に大別されるが、特徴として材料内部に数ｎｍ程度の微細な空孔を持つものが多い。
【０００６】
このような微細な空孔を持つことによって膜密度を低減でき低誘電率化を実現しているが、一方で膜強度が弱いという短所があり、また、物理的な強度だけでなく耐プラズマ性でも従来のＬｏｗ−ｋ膜よりも大きく劣っているという短所がある。特に無機材料におけるプラズマ耐性の無さはパターン形成後のレジスト除去（アッシング）時に大きな問題となっている。
【０００７】
従来のＳｉＯ２を層間絶縁膜に使用したデバイスでは通常酸素プラズマを用いたダウンフローアッシングを用いている。これはウェハを１５０〜３００℃程度に昇温し、酸素ラジカルの化学反応によってレジストを除去するものである。
【０００８】
それに対して無機系のＬｏｗ−ｋ材料を使用した構造では、前述のアッシングでは酸素ラジカルによって低誘電率膜が劣化してしまい、誘電率が上昇してしまう問題がある。この問題に対してはウェハ温度を１００℃以下に冷却しつつラジカル成分の少ないプラズマを使用することにより、誘電率の上昇を抑制することが出来る。
【０００９】
更に無機系のＵｌｔｒａ　Ｌｏｗ−ｋ材料を用いる場合には、このＬｏｗ−ｋ材料用のアッシング条件（ウェハを低温化しつつラジカル成分の少ないプラズマを用いる）でも大きく膜特性が劣化し、誘電率の上昇やリーク電流の増加などの悪影響が見られている。このため、Ｕｌｔｒａ　Ｌｏｗ−ｋ膜を劣化させないアッシング技術が求められている。
【００１０】
【発明が解決しようとする課題】
従来の半導体装置の製造方法は以上のように行われ、酸素プラズマを用いたアッシングでは反応性の大きい酸素ラジカルの影響で無機系のＬｏｗ−ｋ材料（特にＵｌｔｒａ　Ｌｏｗ−ｋ材料）の膜特性（誘電率やリーク電流）が劣化してしまうという問題点があった。
【００１１】
この発明は上記のような問題点を解消するためになされたもので、アッシング時のプラズマダメージによるＬｏｗ−ｋ材料（特にＵｌｔｒａ　Ｌｏｗ−ｋ材料）の劣化を防ぐことを目的として、Ｌｏｗ−ｋ膜の膜特性（誘電率やリーク電流など）を維持しつつパターン形成後のレジストを残渣無く除去することができる半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係る請求項１の半導体装置の製造方法は、低誘電率膜にて成る層間絶縁膜を有するデバイスをウェハ上に備えた半導体装置の製造方法において、層間絶縁膜上に形成された被処理膜をアッシング処理にて除去する工程を、窒素ガスを用い、かつ、プラズマ生成とウェハへのイオンの引き込みとを別々の電源にて制御している装置を用いる場合には５０〜３００ＷのＲＦバイアスをウェハに印加し、プラズマ生成とイオンの引き込みとを同じ電源にて制御している装置を用いる場合には１００〜７００ＷのＲＦバイアスをウェハに印加するものである。
【００１３】
また、この発明に係る請求項２の半導体装置の製造方法は、請求項１において、５０％以下の水素を添加するものである。
【００１４】
また、この発明に係る請求項３の半導体装置の製造方法は、請求項１において、６０％以下のアンモニアを添加するものである。
【００１５】
また、この発明に係る請求項４の半導体装置の製造方法は、低誘電率膜にて成る層間絶縁膜を有するデバイスをウェハ上に備えた半導体装置の製造方法において、層間絶縁膜上に形成された被処理膜を除去するアッシング処理を、第１ステップおよび第２ステップの２ステップにて行い、第１ステップを請求項１ないし請求項３のいずれかに記載のアッシング処理にて行い、第２ステップを酸素プラズマを用いるか、または、５０％より多くの水素または６０％より多くのアンモニアを添加した窒素プラズマを用いて行うものである。
【００１６】
また、この発明に係る請求項５の半導体装置の製造方法は、低誘電率膜にて成る層間絶縁膜を有するデバイスをウェハ上に備えた半導体装置の製造方法において、層間絶縁膜上に形成された被処理膜を除去する工程は、請求項１ないし請求項３のいずれかに記載のアッシング処理にて行い、アッシング処理後にウェット処理するものである。
【００１７】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１の無機系低誘電率材料を層間絶縁膜に用いた配線パターンの形成フローをシングルダマシン構造を例にして示す断面図である。図に基づいてこの発明の実施の形態１の半導体装置の製造方法について説明する。まず、下層層間絶縁膜１０１に導電性プラグ１０２を形成した後、トレンチエッチングのストッパー膜１０３を形成する。このストッパー膜１０３としては、上層の絶縁膜との選択比が確保できる例えばＳｉ３Ｎ４やＳｉＣが使用される。
【００１８】
この上に層間絶縁膜１０４を形成する。層間絶縁膜１０４はここでは低誘電率膜の為に、ＳｉＯＣなどの低誘電率膜やｐｏｒｏｕｓ　ＭＳＱ（空孔のあるメチルシルセスキオキサン）などの超低誘電率膜を使用する。次に、層間絶縁膜１０４上に被処理膜としてのレジスト１０５を形成する（図１（ａ））。次に、このレジスト１０５をマスクにストッパー膜１０３との選択性を有する条件で層間絶縁膜１０４のエッチングを行い、トレンチパターン１０を形成する（図１（ｂ））。
【００１９】
この後、レジスト１０５をアッシングにより除去する（図１（ｃ））。次に、トレンチパターン１０の底部のストッパー膜１０３をエッチングにより除去する（図１（ｄ））。さらに、ストッパー膜１０３のエッチング後にも、このエッチングによって形成されるトレンチパターン１０の底部の被処理膜としてのフロロカーボンポリマーを除去する目的でアッシングを行う。
【００２０】
尚、トレンチエッチングとストッパー膜のエッチングを連続して行い、その後にアッシングを行っても良い。また、トレンチエッチングの形状やオーバーエッチングの時間を調整することにより、ストッパー膜１０３を省略することもできる。また、層間絶縁膜１０４上には反射防止膜であるＳｉＯＮや有機膜が形成されることもある。さらに、後のＣＭＰ耐性を確保する為にＳｉＯ２、ＳｉＣなどが形成される場合もある。
【００２１】
そして、トレンチパターンが形成された後に配線材料であるＴａ／ＴａＮ膜１０６やＣｕ膜１０７がスパッタリング法やメッキによって形成される（図１（ｅ））。次に、ＣＭＰによりトレンチ部分以外のＴａ／ＴａＮ膜１０６やＣｕ膜１０７を除去することによって配線膜１０８が形成される。尚、図１ではシングルダマシン構造に低誘電率膜を適用した配線形成フローを示したが、デュアルダマシン構造にも低誘電率膜は適用されることは言うまでもない。
【００２２】
このように図１のトレンチエッチング後のレジスト除去におけるアッシングや、ストッパー膜除去後のポリマー除去におけるアッシングにおいて、低誘電率膜の層間絶縁膜１０４の表面がプラズマにさらされる。この際の条件をどのように設定するかを以下にて説明する。
【００２３】
図２に、Ｌｏｗ−ｋ材料であるＳｉＯＣ（初期誘電率＝２．９）とＵｌｔｒａＬｏｗ−ｋ材料であるｐｏｒｏｕｓ　ＭＳＱ（初期誘電率＝２．２）を従来のアッシングに用いられている酸素プラズマに３分間さらした前後での誘電率の変化を示す。ＳｉＯＣでは誘電率の増加が１０％程度であるのに対して、ｐｏｒｏｕｓ　ＭＳＱでは４倍程度の高い誘電率を示しているのが確認できる。
【００２４】
図３に、Ｆｏｕｒｉｅｒ　ｔｒａｎｓｆｏｒｍ　ｉｎｆｒａｒｅｄ　ｓｐｅｃｔｒｏｓｃｏｐｙ（以下、ＦＴ−ＩＲと略す。）で測定した、この時の膜中に含まれるメチル基（−ＣＨ３）の減少量を示す。図３と図２から明らかなように、メチル基の減少量がそのまま誘電率の上昇に寄与していることが分かる。よって前述したように、無機系のＬｏｗ−ｋ材料は誘電率を下げる為に膜中にメチル基を含んでいるが、ｐｏｒｏｕｓ　ＭＳＱを酸素プラズマにさらすと酸素ラジカルやイオンによって膜中のメチル基が引き抜かれ、メチル基の含有量が大きく減少して誘電率の上昇を引き起こしていることが確認できる。
【００２５】
まず、本発明ではアッシングに酸素プラズマではなく、窒素プラズマを用いることでＬｏｗ−ｋ膜の誘電率が上昇する問題を解決する。その根拠を以下に示す。ｐｏｒｏｕｓ　ＭＳＱ膜をさまざまなプラズマにさらした時の誘電率の変化を図４に示す。装置は２周波並行平板型エッチング装置を用い、プラズマにさらす時間はレジストが２５０ｎｍアッシングされる時間に設定している。図４から明らかなように、窒素プラズマを用いることによってＬｏｗ−ｋ材料の劣化を抑制できることが分かる。
【００２６】
図５に図４にて処理した後のＦＴ−ＩＲで測定した膜中のメチル基の減少量を示す。窒素プラズマではメチル基の減少量が少なく、Ｌｏｗ−ｋ膜を大きく劣化させていないことが分かる。また、図６に図４にて処理した後のｓｅｃｏｎｄａｒｙ　ｉｏｎ　ｍａｓｓ　ｓｐｅｃｔｒｏｍｅｔｒｙ　（ＳＩＭＳ）で測定したｐｏｒｏｕｓ　ＭＳＱ膜中の含有される炭素の深さ方向の分布を示す。膜中の炭素はメチル基が含まれていることを示している。
【００２７】
酸素プラズマや水素プラズマにさらされると膜中の炭素（即ちメチル基）が大きく減少しているが、窒素プラズマを用いると膜中炭素の減少は最表面だけに抑制できている。このように窒素プラズマを用いることによってＬｏｗ−ｋ材料の最表面を改質して、最表面以外の（膜中の）膜質の劣化を抑制できることが分かる。
【００２８】
しかし窒素プラズマを使用する場合には、従来用いられていたダウンフローによるアッシングでは十分なアッシング速度が得られずレジストの除去性も悪い。その為、ウェハにＲＦバイアスを印加することによってアッシング速度を得る必要がある。このことを以下に説明する。
【００２９】
図７はプラズマ生成とウェハへのイオンの引き込みとを別々の電源にて制御している装置の場合の窒素プラズマでのアッシング速度のウェハバイアスＲＦ電力依存性を示す図である。図から明らかなように、ＲＦバイアスが０Ｗの時はアッシング速度がほとんど得られていない。そして、バイアスの印加を増加することによってアッシング速度が得られることが分かる。
【００３０】
しなしながら、５０Ｗより小さいときはアッシング速度が十分に上昇しておらず適当であるとは言えない。そして、５０Ｗより大きくなるとアッシング速度がほぼ収束し、十分なアッシング速度を得ることができる。また、層間絶縁膜のドライエッチング時に形成されるレジスト表面変質層はスパッタ成分が少ないと除去されない為、ウェハバイアスのＲＦパワーが小さすぎるとレジスト残渣がウェハ表面に残ってしまう。反対に、ＲＦパワーが３００Ｗより大きくなると、Ｌｏｗ−ｋ材料の誘電率が劣化してしまうことが確認されている。
【００３１】
その為、２周波並行平板型エッチング装置や誘導結合型エッチング装置のようなプラズマ生成とウェハへのイオンの引き込みとを別々の電源に制御している装置ではウェハに５０〜３００ＷのＲＦバイアスを印加することがレジスト表面変質層の除去とアッシング速度を確保しつつ、Ｌｏｗ−ｋ膜の誘電率を悪化させない為に必要であることが分かる。
【００３２】
図８はプラズマ生成とウェハへのイオンの引き込みと同じ電源にて制御している装置の場合の窒素プラズマでのアッシング速度のＲＦ電力依存性を示す図である。本方式の装置では、ＲＦ電力が０Ｗの時はプラズマが生成されないためアッシング速度は０である。そして、ＲＦ電力が１００Ｗ以上でプラズマが生成され、ＲＦ電力を増加することによってアッシング速度が増加することが分かる。
【００３３】
しなしながら、１００Ｗより小さいときは安定なプラズマが生成できず適当であるとは言えない。そして、１００Ｗより大きくなると安定なプラズマが生成され、十分なアッシング速度を得ることができる。また、層間絶縁膜のドライエッチング時に形成されるレジスト表面変質層はスパッタ成分が少ないと除去されない為、ウェハバイアスのＲＦパワーが小さすぎるとレジスト残渣がウェハ表面に残ってしまう。反対に、ＲＦパワーが７００Ｗより大きくなると、Ｌｏｗ−ｋ材料の誘電率が劣化してしまうことが確認されている。
【００３４】
その為、通常のカソードカップル型並行平板エッチング装置や有磁場並行平板型エッチング装置のようなプラズマ生成とイオンの引き込みとを同じ電源で制御している装置の場合には、１００〜７００ＷのＲＦパワーを印加する必要がある。
【００３５】
従来用いられていた酸素プラズマによるアッシングではアッシング時に露出している銅配線の酸化防止の為にウェハ温度は１００℃程度が上限であった。しかし、本発明を用いた場合には酸素プラズマを用いていない為にウェハ温度を１００度以上に高温化してアッシングを行うことも可能である。
【００３６】
図９は本実験で用いた２周波並行平板型エッチング装置の概略図を示す。本装置は上部電極に６０ＭＨｚの高周波電力を印加することによってプラズマの生成を行い、下部電極に２ＭＨｚの比較的低い周波数の高周波電力を印加することによってウェハ表面へのイオンの引き込みを行う。
【００３７】
２周波並行平板型エッチング装置を用いた場合の一般的なアッシング条件を以下に示す。
ＲＦ　Ｐｏｗｅｒ（Ｔｏｐ／Ｂｏｔｔｏｍ）＝１０００／１００Ｗ
Ｐｒｅｓｓｕｒｅ＝１０Ｐａ
Ｎ２＝５００ｓｃｃｍ
【００３８】
次に、有磁場並行平板型エッチング装置を用いた場合の一般的なアッシング条件を以下に示す。
ＲＦ　Ｐｏｗｅｒ＝３００Ｗ
Ｐｒｅｓｓｕｒｅ＝２０Ｐａ
Ｎ２＝５００ｓｃｃｍ
【００３９】
上記のように行われた実施の形態１の半導体装置の製造方法は、窒素プラズマを用いているため、窒素ラジカルは反応性が低い為に膜中のメチル基の引き抜きが生じない為に層間絶縁膜の誘電率の劣化を抑制できる。また、ウェハにＲＦバイアスを印加することによりアッシング速度を十分に確保することができる。
【００４０】
上記実施の形態１の方法では十分なアッシング速度とレジストの除去性が得られない場合には、以下の方法を利用することが考えられる。その１例としては上記の実施の形態１の条件に微量のＨ２を添加することによってこれらの問題を解決することができる。微量のＨ２添加の場合にはＨ原子の多くがＮＨｘイオン・ラジカルになる為にＨイオンやラジカルが生成され難く、低誘電率膜の膜質の劣化を抑制できる。
【００４１】
さらにＮＨｘイオン・ラジカルが生成されることによってアッシング速度が増加し、レジスト除去性が向上する効果が得られる。ただし、図１０に示すようにＨ２の添加量が多くなりすぎると、Ｈイオンやラジカルが生成されて膜質の劣化を引き起こす。よって、アッシング速度の増加量と低誘電率膜の膜質劣化を考慮してＨ２の添加量は５０％以下にする必要がある。
【００４２】
他の１例としては、微量のＨ２添加を行う代わりにＮＨ３添加によっても同様の効果が得られる。ＮＨ３添加の場合もＨラジカルよりもＮＨｘラジカルが生成されやすい為に誘電率の劣化を抑制できる。また、ＮＨ３はＨ２よりも解離しやすい為、更なるアッシング速度の増加効果も得られる。ただし、上記Ｈ２の場合と同様にＮＨ３の添加量が多くなるとＨイオンやラジカルが生成されて膜質の劣化を引き起こす為、アッシング速度の増加量と低誘電率膜の膜質劣化を考慮してＮＨ３の添加量は６０％以下が望ましい。
【００４３】
実施の形態２．
上記に示した実施の形態１の各アッシング条件では、従来の酸素プラズマや水素またはアンモニアの添加量を増やした窒素プラズマによるアッシング条件よりもアッシング速度が若干遅い。そこで、このことを解決するために、アッシング処理を第１ステップおよび第２ステップの２ステップに分けて行う方法がある。
【００４４】
第１ステップに前述の実施の形態１に記載された各アッシング条件のいずれかを適用し、第２ステップに従来の酸素プラズマや水素（５０％より多く）またはアンモニア（６０％より多く）の添加量を増やした窒素プラズマによるアッシング条件を適用して、アッシング処理時間の短縮を行う。
【００４５】
低誘電率膜が露出している箇所は、第１ステップのＮリッチなプラズマにさらされることによって、最表面に改質層が形成され、これが酸素ラジカルや水素ラジカルに対するバリア層となって膜中の変質を抑制できる。
【００４６】
実施の形態３．
上記実施の形態２においてはアッシング処理を２ステップに分け、第２ステップを従来から使用されていたアッシング処理を行うが、実施の形態３においてはの第２ステップの代わりに低誘電率膜を劣化させない溶液を選択して行うウェット処理を用いる。
【００４７】
ウェット処理のみではエッチングにより変質したレジストが完全には除去できないが、上記実施の形態１にて示した各アッシング条件で変質したレジスト部分を除去し、残りをウェット処理にて除去することによって低誘電率膜の劣化を抑制しつつレジスト除去を行うことができる。溶液としては例えばフッ化アンモニウム系のものを使用することにより、低誘電率膜の劣化を抑制しつつ、レジストの除去を行うことができる。
【００４８】
【発明の効果】
以上のようにこの発明の請求項１によれば、低誘電率膜にて成る層間絶縁膜を有するデバイスをウェハ上に備えた半導体装置の製造方法において、層間絶縁膜上に形成された被処理膜をアッシング処理にて除去する工程を、窒素ガスを用い、かつ、プラズマ生成とウェハへのイオンの引き込みとを別々の電源にて制御している装置を用いる場合には５０〜３００ＷのＲＦバイアスをウェハに印加し、プラズマ生成とイオンの引き込みとを同じ電源にて制御している装置を用いる場合には１００〜７００ＷのＲＦバイアスをウェハに印加するので、層間絶縁膜の膜質を劣化することなく、確実に被処理膜を除去することができる半導体装置の製造方法を提供することが可能となる。
【００４９】
また、この発明の請求項２によれば、請求項１において、５０％以下の水素を添加するので、アッシング速度を速めることができる半導体装置の製造方法を提供することが可能となる。
【００５０】
また、この発明の請求項３によれば、請求項１において、６０％以下のアンモニアを添加するので、アッシング速度を速めることができる半導体装置の製造方法を提供することが可能となる。
【００５１】
また、この発明の請求項４によれば、低誘電率膜にて成る層間絶縁膜を有するデバイスをウェハ上に備えた半導体装置の製造方法において、層間絶縁膜上に形成された被処理膜を除去するアッシング処理を、第１ステップおよび第２ステップの２ステップにて行い、第１ステップを請求項１ないし請求項３のいずれかに記載のアッシング処理にて行い、第２ステップを酸素プラズマを用いるか、または、５０％より多くの水素または６０％より多くのアンモニアを添加した窒素プラズマを用いて行うので、アッシング速度を速め、確実なる被処理膜の除去を行うことができる半導体装置の製造方法を提供することが可能となる。
【００５２】
また、この発明に係る請求項５の半導体装置の製造方法は、低誘電率膜にて成る層間絶縁膜を有するデバイスをウェハ上に備えた半導体装置の製造方法において、層間絶縁膜上に形成された被処理膜を除去する工程は、請求項１ないし請求項３のいずれかに記載のアッシング処理にて行い、アッシング処理後にウェット処理するので、アッシング速度を速め、確実なる被処理膜の除去を行うことができる半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図２】Ｌｏｗ−ｋ材料とＵｌｔｒａ　Ｌｏｗ−ｋ材料との酸素プラズマにおける誘電率の変化を示した図である。
【図３】図２に示した状態のＬｏｗ−ｋ材料とＵｌｔｒａ　Ｌｏｗ−ｋ材料とのメチル基の減少量を示した図である。
【図４】各プラズマにおけるＵｌｔｒａ　Ｌｏｗ−ｋ材料の誘電率の変化を示した図である。
【図５】図４に示した各プラズマにおけるＵｌｔｒａ　Ｌｏｗ−ｋ材料中のメチル基の減少量を示した図である。
【図６】図４に示した各プラズマにさらしたＵｌｔｒａ　Ｌｏｗ−ｋ膜における炭素の深さ方向の分布を示した図である。
【図７】プラズマ生成とウェハへのイオン引き込みとを別々の電源にて制御している装置における、アッシング速度とウェハバイアスＲＦ電力との関係を示した図である。
【図８】プラズマ生成とウェハへのイオン引き込みとを同じ電源にて制御している装置における、アッシング速度とＲＦ電力との関係を示した図である。
【図９】２周波並列平板型エッチング装置の構成を示す概略図である。
【図１０】窒素プラズマにおける水素添加量とＵｌｔｒａ　Ｌｏｗ−ｋ膜の誘電率及び膜中のメチル基の減少量との関係を示す図である。
【符号の説明】
１０３　ストッパー膜、１０４　層間絶縁膜、１０５　レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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