【手続補正書】
【提出日】平成24年9月14日(2012.9.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路メモリ装置であって、
クロック入力を介して第１のクロック信号を受信するクロック受信器と、
前記クロック受信器から前記第１のクロック信号を受信し、前記第１のクロック信号の遷移に応答して、前記集積回路メモリ装置からデータ信号を出力するシグナリング回路であって、前記第１のクロック信号は、前記データ信号で搬送されるデータビット毎に各遷移を有するシグナリング回路であって、前記データ信号で搬送される各データビットは、各ビット時間にわたって前記集積回路メモリ装置の出力において有効であり、前記集積回路メモリ装置の出力における前記データ信号と前記クロック入力における前記第１のクロック信号との位相オフセットは、少なくとも前記ビット時間だけドリフトすることが許される、シグナリング回路と、
メモリコントローラからの制御信号に応答して、前記クロック受信器の動作をディセーブルする制御回路と
を備える、集積回路メモリ装置。
【請求項２】
前記第１のクロック信号は前記メモリコントローラから受信される、請求項１に記載の集積回路メモリ装置。
【請求項３】
前記メモリコントローラから前記メモリ装置にメモリアクセス要求を搬送する１つまたは複数のコマンド信号を受信するコマンド信号受信器と
を備え、
前記メモリコントローラからの前記制御信号に応答して前記クロック受信器の動作をディセーブルする回路は、前記制御信号に応答して前記コマンド信号受信器の動作をディセーブルする回路を備える、請求項１に記載の集積回路メモリ装置。
【請求項４】
前記クロック受信器は、バイアス電流を確立する電流源を備え、前記制御回路は、前記バイアス電流の流れをディセーブルする回路を備える、請求項１に記載の集積回路メモリ装置。
【請求項５】
複数のデータリンクを介して受信される各データ信号を受信する複数の受信器をさらに備え、
前記制御回路は、データ信号が前記データリンクを介して受信されない第１の間隔中に前記受信器を低電力モードにする回路を備える、請求項１に記載の集積回路メモリ装置。
【請求項６】
前記複数のデータリンクを介して各データ信号を出力する複数の送信器をさらに備え、前記複数の送信器は、前記クロック受信器から前記第１のクロック信号を受信し、データ信号を出力するシグナリング回路を含み、
前記制御回路は、前記データリンクを介してデータ信号が出力されない第２の間隔中に前記送信器を低電力モードにする回路を備える、請求項５に記載の集積回路メモリ装置。
【請求項７】
前記制御回路は、前記第１の間隔中、前記受信器内でバイアス電流をディセーブルして、前記受信器を低電力モードにする回路を備える、請求項５に記載の集積回路メモリ装置。
【請求項８】
（ｉ）前記データリンクを介して前記データ信号を前記メモリ装置内で受信して前記受信器内で増幅すべき対応する間隔を示すメモリ書き込みコマンドと、（ｉｉ）前記データ信号を前記送信器内で増幅し、前記データリンクを介して前記メモリ装置から出力すべき対応する間隔を示すメモリ読み取りコマンドとを含むメモリアクセスコマンドを受信するコマンドインタフェースをさらに備える、請求項５に記載の集積回路メモリ装置。
【請求項９】
前記第１の間隔中に前記受信器を低電力モードにする制御回路は、前記第１の間隔に対応するメモリ書き込みコマンドが受信されなかったと判断された場合、前記受信器を低電力モードにする回路を備える、請求項８に記載の集積回路メモリ装置。
【請求項１０】
第２の間隔中に前記送信器を低電力モードにする制御回路は、前記第２の間隔に対応するメモリ読み取りコマンドが受信されなかったと判断された場合、前記送信器を前記低電力モードにする回路を備える、請求項９に記載の集積回路メモリ装置。
【請求項１１】
第１のタイミング信号をメモリ装置に出力する駆動回路であって、前記第１のタイミング信号は、前記メモリ装置から前記メモリコントローラへのデータ信号の送信のタイミングをとり、前記データ信号で搬送される各データビットに対応する遷移を有する、駆動回路と、
メモリアクセス動作間のアイドル期間中に前記第１のタイミング信号の切り替えをディセーブルして、前記メモリ装置内の消費電力を低減する制御回路と
を備え、
前記データ信号で搬送される各データビットは、各ビット時間にわたって前記メモリ装置の出力において有効であり、前記データ信号と前記第１のタイミング信号との位相オフセットは、少なくとも前記ビット時間だけドリフトすることが許される、メモリコントローラ。
【請求項１２】
前記制御回路は、前記メモリ装置内でデータ信号が受信されない第１の間隔中に前記メモリ装置のデータ信号受信回路を低電力モードにし、データ信号が前記メモリ装置から送信されない第２の間隔中にデータ信号送信回路を低電力モードにする回路を備える、請求項１１に記載のメモリコントローラ。
【請求項１３】
前記第１の多ミング信号はクロック信号である、請求項１１に記載のメモリコントローラ。
【請求項１４】
前記第１のタイミング信号および第２のタイミング信号を生成するタイミング信号生成器と、
前記第２のタイミング信号の遷移に応答して、前記データ信号を受信するデータ信号受信器と
をさらに備える、請求項１１に記載のメモリコントローラ。
【請求項１５】
前記タイミング信号発生器は、前記第２のタイミング信号を受信するよう接続された周波数分割回路を備え、前記周波数分割回路は、前記第２のタイミング信号を周波数分割して前記第１のタイミング信号を生成する、請求項１４に記載のメモリコントローラ。
【請求項１６】
集積回路メモリ装置における動作方法であって、
前記集積回路メモリ装置のクロック入力を介して第１のクロック信号を受信することと、
前記第１のクロック信号の遷移に応答して、前記集積回路メモリ装置からデータ信号を出力することであって、前記データ信号で搬送される各データビットは、各ビット時間にわたって前記集積回路メモリ装置の出力において有効であり、前記集積回路メモリ装置の出力における前記データ信号と前記クロック入力における前記第１のクロック信号との位相オフセットは、少なくとも前記ビット時間だけドリフトすることが許される、データ信号を出力することと、
メモリ制御コンポーネントからの制御信号に応答して、前記第１のクロック信号の受信をディセーブルすることと
を備える、動作方法。
【請求項１７】
前記クロック入力を介して前記第１のクロック信号を受信することは、前記メモリ制御コンポーネントから前記第１のクロック信号を受信することを備える、請求項１６に記載の動作方法。
【請求項１８】
コマンド信号受信器を介して、前記メモリコントローラから前記メモリ装置にメモリアクセス要求を搬送する１つまたは複数のコマンド信号を受信することと、
前記制御信号に応答して、前記コマンド信号受信器の動作をディセーブルすることと
をさらに備える、請求項１６に記載の動作方法。
【請求項１９】
前記第１のクロック信号を受信することは、クロック信号受信器を介して前記第１のクロック信号を受信することを備え、前記第１のクロック信号の受信をディセーブルすることは、前記クロック信号受信器における電源をディセーブルすることを備える、請求項１６に記載の動作方法。
【請求項２０】
複数のデータ信号受信器において、対応するデータリンクを介してデータ信号を受信することと、
前記データリンクを介してデータ信号が出力されない第１の間隔中に前記データ信号受信器を低電力モードにすることと
をさらに備える、請求項１６に記載の動作方法。
【請求項２１】
前記第１のクロック信号の遷移に応答して集積回路メモリ装置からデータ信号を出力することは、前記データリンクの１つを介して、送信回路から前記データ信号を出力することを備え、
前記動作方法は、前記複数のデータリンクを介してデータ信号が出力されない第２の間隔中に前記送信回路を低電力モードにすることをさらに備える、請求項２０に記載の動作方法。
【請求項２２】
前記複数のデータ信号受信器を低電力モードにすることは、前記第１の間隔中に、前記データ信号受信器において電源をディセーブルすることを備える、請求項２０に記載の動作方法。
【請求項２３】
（ｉ）前記データリンクを介して前記データ信号を前記メモリ装置内で受信する、対応する間隔を示すメモリ書き込みコマンドと、（ｉｉ）前記データリンクを介して前記データ信号を前記メモリ装置から出力する、対応する間隔を示すメモリ読み取りコマンドとを含むメモリアクセスコマンドを受信することをさらに備える、請求項２０に記載の動作方法。
【請求項２４】
前記第１の間隔中に前記データ信号受信器を低電力モードにすることは、前記第１の間隔に対応するメモリ書き込みコマンドが受信されなかったと判断された場合、前記データ信号受信器を低電力モードにすることを備える、請求項２３に記載の動作方法。
【請求項２５】
前記第２の間隔中に前記送信回路を低電力モードにすることは、前記第２の間隔に対応するメモリ読み取りコマンドが受信されなかったと判断された場合、前記送信器を前記低電力モードにすることを備える、請求項２４に記載の動作方法。