【手続補正書】
【提出日】平成15年10月8日(2003.10.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
冗長メモリ・ブロックを有するメモリ・デバイスであって、
メイン・メモリ・ブロックと、
冗長メモリ・ブロックと、
前記メイン・メモリ・ブロックと前記冗長メモリ・ブロックとに電気的に結合されており、第１のアドレス信号を受け取る第１のデコーダと、
前記メイン・メモリ・ブロックと前記冗長メモリ・ブロックとに電気的に結合されており、前記第１のアドレス信号と第１の状態または第２の状態のどちらかを有するブロック選択信号とを受け取り、前記ブロック選択信号が前記第１の状態にあるときには前記メイン・メモリ・ブロックを選択し、前記ブロック選択信号が前記第２の状態にあるときには前記冗長メモリ・ブロックを選択する、第２のデコーダと、
冗長選択信号によって制御され、第２のアドレス信号と第３のアドレス信号とを受け取り、前記第１のアドレス信号を出力するマルチプレクサであって、前記冗長選択信号が消勢されるときには前記第２のアドレス信号が前記第１のアドレス信号として選択され、前記冗長選択信号が付勢されるときには前記第３のアドレス信号が前記第１のアドレス信号として選択される、マルチプレクサと、
前記第２のデコーダに電気的に結合されており、前記冗長選択信号を受け取り前記ブロック選択信号を出力するブロック選択回路であって、前記冗長選択信号が消勢されるときには前記ブロック選択信号は前記第１の状態にあり、前記冗長選択信号が付勢されるときには前記ブロック選択信号は前記第２の状態にある、ブロック選択回路と、
複数の冗長設定アドレス信号を発生する複数のアドレス設定回路と、
前記アドレス設定回路と前記ブロック選択回路と前記マルチプレクサとに電気的に結合されており、前記第２のアドレス信号を受け取り前記第３のアドレス信号と前記冗長選択信号とを出力する冗長アドレス発生回路であって、前記第２のアドレス信号が前記冗長設定アドレス信号の１つと同一であるときには、前記対応する第３のアドレス信号は前記マルチプレクサまで伝送され、前記冗長選択信号は付勢される、冗長アドレス発生回路と、
を備えていることを特徴とするメモリ・デバイス。
【請求項２】
請求項１記載のメモリ・デバイスにおいて、冗長イネーブル／ディセーブル信号を出力して前記冗長アドレス発生回路をイネーブル／ディセーブルする冗長設定回路を更に備えていることを特徴とするメモリ・デバイス。
【請求項３】
請求項２記載のメモリ・デバイスにおいて、前記冗長設定回路は、レーザによって破壊することができ一端が接地電位に電気的に結合されたヒューズと、一端がハイ電位に電気的に結合され他端が前記ヒューズの他端に電気的に結合された抵抗とを備えており、前記ヒューズの前記他端からは前記冗長イネーブル／ディセーブル信号が出力されることを特徴とするメモリ・デバイス。
【請求項４】
請求項２記載のメモリ・デバイスにおいて、前記冗長アドレス発生回路は、
対応するアドレス設定回路から出力された冗長設定アドレス信号と前記第２のアドレス信号とを受け取り結果信号を出力する複数のコンパレータであって、前記結果信号は前記冗長設定アドレス信号が前記第２のアドレス信号と同一であるときに付勢される、複数のコンパレータと、
前記コンパレータの出力端子に電気的に結合され前記コンパレータから出力された結果信号を受け取る複数の入力端子を有し、前記第３のアドレス信号を前記マルチプレクサに出力するアドレス・コーダであって、前記結果信号の１つが付勢されるときに前記対応する第３のアドレス信号を発生する、アドレス・コーダと、
前記コンパレータの出力端子に電気的に結合され前記コンパレータから出力された前記結果信号を受け取る複数の入力端子を有し、前記冗長選択信号を出力するアドレス選択制御回路であって、前記冗長選択信号は、前記結果信号の１つが付勢されるときに付勢される、アドレス選択制御回路と、
を備えていることを特徴とするメモリ・デバイス。
【請求項５】
請求項４記載のメモリ・デバイスにおいて、前記アドレス選択制御回路は、更に、前記冗長設定回路に電気的に結合され前記冗長イネーブル／ディセーブル信号を受け取り、前記冗長イネーブル／ディセーブル信号が付勢されるときにイネーブルされることを特徴とするメモリ・デバイス。
【請求項６】
請求項５記載のメモリ・デバイスにおいて、それぞれのコンパレータから出力された前記対応する結果信号は、ハイ電位において付勢されることを特徴とするメモリ・デバイス。
【請求項７】
請求項６記載のメモリ・デバイスにおいて、前記冗長イネーブル／ディセーブル信号は、ハイ電位において付勢されることを特徴とするメモリ・デバイス。
【請求項８】
請求項７記載のメモリ・デバイスにおいて、前記冗長選択信号は、ハイ電位において付勢されることを特徴とするメモリ・デバイス。
【請求項９】
請求項８記載のメモリ・デバイスにおいて、前記アドレス選択制御回路は、前記結果信号を受け取るＯＲゲートと、前記ＯＲゲートの出力信号と前記冗長イネーブル／ディセーブル信号とを受け取り前記冗長選択信号を出力するＡＮＤゲートとを備えていることを特徴とするメモリ・デバイス。
【請求項１０】
請求項１記載のメモリ・デバイスにおいて、前記ブロック選択回路は、第１の状態にある第１の信号と第２の状態にある第２の信号とを受け取る２つの入力端子を有し前記冗長選択信号によって制御されるマルチプレクサであり、前記冗長選択信号が消勢されるときに前記第１の信号を前記ブロック選択信号として選択し、前記冗長選択信号が付勢されるときに前記第２の信号を前記ブロック選択信号として選択することを特徴とするメモリ・デバイス。
【請求項１１】
請求項１記載のメモリ・ブロックにおいて、それぞれのアドレス設定回路は、レーザによって破壊することができ一端が接地電位に電気的に結合されている複数のヒューズと、一端がハイ電位に電気的に結合されており他端が対応するヒューズの他端に電気的に結合され対応する冗長設定アドレス信号を提供する複数の抵抗と、を備えていることを特徴とするメモリ・ブロック。
【請求項１２】
冗長メモリ・ブロックを有するメモリ・デバイスであって、
メイン・メモリ・ブロックと、
冗長メモリ・ブロックと、
前記メイン・メモリ・ブロックと前記冗長メモリ・ブロックとに電気的に結合されており、第１のアドレス信号を受け取る第１のデコーダと、
前記メイン・メモリ・ブロックと前記冗長メモリ・ブロックとに電気的に結合されており、前記第１のアドレス信号と第１の状態または第２の状態のどちらかを有するブロック選択信号とを受け取り、前記ブロック選択信号が前記第１の状態にあるときには前記メイン・メモリ・ブロックを選択し、前記ブロック選択信号が前記第２の状態にあるときには前記冗長メモリ・ブロックを選択する第２のデコーダと、
複数の冗長設定アドレス信号を発生し、第２のアドレス信号を受け取り前記第１のアドレス信号と前記ブロック選択信号とを出力するアドレス制御回路であって、前記第２のアドレス信号が前記冗長設定アドレス信号のどれとも同一でないときには、前記第２のアドレス信号は前記第１のアドレス信号として機能し前記ブロック選択信号は前記第１の状態にあり、前記第２のアドレス信号が前記冗長設定アドレス信号の１つと同一であるときには、前記第２のアドレス信号は前記対応する第１のアドレス信号として機能するように変換され前記ブロック選択信号は前記第２の状態に設定される、アドレス制御回路と、
を備えていることを特徴とするメモリ・デバイス。
【請求項１３】
請求項１２記載のメモリ・デバイスにおいて、前記アドレス制御回路は、
複数の冗長設定アドレス信号を発生する複数のアドレス設定回路と、
対応するアドレス設定回路から出力された冗長設定アドレス信号と前記第２のアドレス信号とを受け取り結果信号を出力する複数のコンパレータであって、前記結果信号は前記冗長設定アドレス信号が前記第２のアドレス信号と同一であるときに付勢される、複数のコンパレータと、
前記コンパレータの出力端子に電気的に結合され前記コンパレータから出力された結果信号を受け取る複数の入力端子を有し、前記第３のアドレス信号を前記マルチプレクサに出力するアドレス・コーダであって、前記結果信号の１つが付勢されるときに前記対応する第３のアドレス信号を発生する、アドレス・コーダと、
前記コンパレータの出力端子に電気的に結合され前記コンパレータから出力された前記結果信号を受け取る複数の入力端子を有し、前記冗長選択信号を出力するアドレス選択制御回路であって、前記冗長選択信号は、前記結果信号の１つが付勢されるときに付勢される、アドレス選択制御回路と、
冗長選択信号によって制御され、第２のアドレス信号と第３のアドレス信号とを受け取り、前記第１のアドレス信号を出力するマルチプレクサであって、前記冗長選択信号が消勢されるときには前記第２のアドレス信号が前記第１のアドレス信号として選択され、前記冗長選択信号が付勢されるときには前記第３のアドレス信号が前記第１のアドレス信号として選択される、マルチプレクサと、
前記第２のデコーダに電気的に結合されており前記冗長選択信号を受け取り前記ブロック選択信号を出力するブロック選択回路であって、前記冗長選択信号が消勢されるときには前記ブロック選択信号は前記第１の状態にあり、前記冗長選択信号が付勢されるときには前記ブロック選択信号は前記第２の状態にある、ブロック選択回路と、
を備えていることを特徴とするメモリ・デバイス。
【請求項１４】
請求項１３記載のメモリ・デバイスにおいて、前記アドレス制御回路は、冗長イネーブル／ディセーブル信号を出力して前記アドレス選択制御回路をイネーブル／ディセーブルする冗長設定回路を更に備えていることを特徴とするメモリ・デバイス。
【請求項１５】
請求項１４記載のメモリ・デバイスにおいて、それぞれのコンパレータから出力された前記対応する結果信号は、ハイ電位において付勢されることを特徴とするメモリ・デバイス。
【請求項１６】
請求項１５記載のメモリ・デバイスにおいて、前記冗長イネーブル／ディセーブル信号は、ハイ電位において付勢されることを特徴とするメモリ・デバイス。
【請求項１７】
請求項１６記載のメモリ・デバイスにおいて、前記冗長選択信号は、ハイ電位において付勢されることを特徴とするメモリ・デバイス。
【請求項１８】
請求項１７記載のメモリ・デバイスにおいて、前記アドレス選択制御回路は、前記結果信号を受け取るＯＲゲートと、前記ＯＲゲートの出力信号と前記冗長イネーブル／ディセーブル信号とを受け取り前記冗長選択信号を出力するＡＮＤゲートとを備えていることを特徴とするメモリ・デバイス。
【請求項１９】
請求項１３記載のメモリ・デバイスにおいて、前記ブロック選択回路は、第１の状態にある第１の信号と第２の状態にある第２の信号とを受け取る２つの入力端子を有し前記冗長選択信号によって制御されるマルチプレクサであり、前記冗長選択信号が消勢されるときに前記第１の信号を前記ブロック選択信号として選択し、前記冗長選択信号が付勢されるときに前記第２の信号を前記ブロック選択信号として選択することを特徴とするメモリ・デバイス。