(57)【要約】　　　（修正有）【課題】中空領域を有する素子を大規模に形成することが可能な半導体装置とその製造方法を提供する。【解決手段】シリコン基板１内に中空領域５が形成されている。中空領域５上のシリコン層４内に形成された複数の開口部４ａはそれぞれ埋め込み膜６により埋め込まれている。中空領域５の底部に複数のシリコン柱７が形成され、シリコン柱７によりシリコン層４が支えられている。【選択図】　　図２
2004103613.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板内に形成された中空領域と、
前記中空領域上のシリコン層内に形成された複数の開口部と、
前記開口部に埋め込まれた埋め込み膜と、
前記中空領域の底部に形成され、前記埋め込み膜以外の前記シリコン層を支える複数のシリコン柱と
を具備することを特徴とする半導体装置。
【請求項２】
前記シリコン層は、エピタキシャルシリコン層であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記埋め込み膜は、絶縁膜により構成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記埋め込み膜は、シリコン膜により構成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記中空領域上の前記シリコン層内に形成されたトランジスタをさらに具備することを特徴とする請求項１記載の半導体装置。
【請求項６】
シリコン基板の表面にシリコン柱となる領域に対応して絶縁性膜を選択的に形成し、
前記絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に多孔質シリコン層を形成し、
前記多孔質シリコン層を形成した前記基板上にエピタキシャル成長法によりシリコン層を形成し、
前記多孔質シリコン層上の前記シリコン層に前記多孔質シリコンを露出させる開口部を形成し、
前記開口部を介して前記多孔質シリコン層を除去し、前記シリコン層下部の前記シリコン基板内に中空領域及びシリコン柱を形成し、
前記開口部を埋め込み膜により塞ぐ
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記埋め込み膜は、ＣＶＤにより形成されることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記埋め込み膜は、水素ガス雰囲気中で前記シリコン基板表面を熱処理して形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記開口部を形成する前に、前記シリコン層内に素子を形成し、
前記素子を保護する保護膜を形成する
ことをさらに具備することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
シリコン基板内に形成された中空領域と、
前記中空領域上のシリコン層内に形成された開口部と、
前記開口部に埋め込まれた埋め込み膜と、
前記シリコン層上に形成された絶縁膜と、
前記中空領域に対応した前記絶縁膜上に形成されたインダクタと
を具備することを特徴とする半導体装置。
【請求項１１】
シリコン基板の表面に第１の絶縁性膜を選択的に形成し、前記第１の絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に第１の多孔質シリコン層を形成し、
前記第１の多孔質シリコン層を形成した前記基板上にエピタキシャル成長法によりシリコン層を形成し、
前記第１の多孔質シリコン層上の前記シリコン層の一部を露出させる第２の絶縁性膜を形成し、
陽極化成により、前記シリコン層内に前記第１の多孔質シリコン層と連続する第２の多孔質シリコン層を形成し、
前記第２、第１の多孔質シリコン層をエッチングにより除去し、前記シリコン層内に開口部を形成するとともに、前記シリコン基板内に前記開口部と連続する中空領域を形成し、
前記開口部を埋め込み膜により閉塞し、
前記シリコン層上に絶縁膜を形成し、
前記中空領域に対応する前記絶縁膜上にインダクタを形成する
ことを特徴とする半導体装置の製造方法。
【請求項１２】
シリコン基板の表面に形成されたシリコン層と、
前記シリコン層内に形成されたＭＯＳトランジスタのソース・ドレイン領域及び前記ソース・ドレイン領域相互間のボディ部と、
前記ボディ部の下の前記シリコン基板内に形成された多孔質シリコン層と、
前記ソース・ドレイン領域の下の前記シリコン基板内に形成された中空領域と
を具備することを特徴とする半導体装置。
【請求項１３】
陽極化成により、シリコン基板の表面に多孔質シリコン層を形成し、
前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、前記シリコン層に設けられた開口部を介して前記多孔質シリコン層をエッチングして、シリコン層の下部に中空領域を形成するとともに、前記シリコン層の下部の一部に前記多孔質シリコン層を残し、
前記開口部を埋め込み膜により閉塞し、
前記中空領域は前記シリコン層内に形成されるＭＯＳトランジスタのソース・ドレイン領域に対応し、前記多孔質シリコン層は前記ＭＯＳトランジスタのボディ部に対応する
ことを特徴とする半導体装置の製造方法。
【請求項１４】
シリコン基板の表面に形成されたシリコン層と、
前記シリコン層内に形成されたＭＯＳトランジスタのソース・ドレイン領域及び前記ソース・ドレイン領域相互間のボディ部と、
前記ボディ部の下の前記シリコン基板内に形成されたシリコン柱と、
前記ソース・ドレイン領域の下の前記シリコン基板内に形成された中空領域と
を具備することを特徴とする半導体装置。
【請求項１５】
陽極化成により、シリコン基板の表面に選択的に多孔質シリコン層を形成し、
前記シリコン基板の表面および前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、
前記多孔質シリコン層に対応する前記シリコン層に設けられた開口部を介して前記多孔質シリコン層をエッチングして、シリコン層の下部に中空領域及びシリコン柱を形成し、
前記開口部を埋め込み膜により閉塞し、
前記中空領域は前記シリコン層内に形成されるＭＯＳトランジスタのソース・ドレイン領域に対応し、前記シリコン柱は前記ＭＯＳトランジスタのボディ部に対応する
ことを特徴とする半導体装置の製造方法。
【請求項１６】
シリコン基板の表面に形成されたシリコン層と、
少なくとも前記シリコン層内に形成されたＭＯＳトランジスタのボディ部と、前記シリコン層及び前記シリコン基板内に形成された前記ＭＯＳトランジスタのソース・ドレイン領域と、
前記ボディ部の下の前記シリコン基板内に形成された中空領域と
を具備することを特徴とする半導体装置。
【請求項１７】
シリコン基板の表面に形成されたシリコン層と、
前記シリコン層内に形成されたＭＯＳトランジスタのソース・ドレイン領域及び前記ソース・ドレイン領域相互間のボディ部と、
前記シリコン層下の前記シリコン基板内に前記ソース・ドレイン領域及び前記ボディ部に接して形成された中空領域と
を具備することを特徴とする半導体装置。
【請求項１８】
陽極化成により、シリコン基板の表面に選択的に多孔質シリコン層を形成し、
水素ガス雰囲気中で前記シリコン基板を熱処理することにより、前記多孔質シリコン層中のシリコンを移動させ、前記シリコン基板内に中空領域を形成するとともに、中空領域上にシリコン層を形成し、
前記シリコン層内にＭＯＳトランジスタの一部を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１９】
前記ＭＯＳトランジスタの一部は、ソース・ドレイン領域であることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記ＭＯＳトランジスタの一部は、ボディ部であることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２１】
前記ＭＯＳトランジスタの一部は、ソース・ドレイン領域及びボディ部であることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２２】
シリコン基板内に選択的に形成された多孔質シリコン層と、
前記シリコン基板及び前記多孔質シリコン層上に形成された絶縁膜と、
前記多孔質シリコン層に対応した前記絶縁膜上に形成されたインダクタと
を具備することを特徴とする半導体装置。
【請求項２３】
シリコン基板の表面に第１の絶縁性膜を選択的に形成し、前記絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に多孔質シリコン層を形成し、
前記多孔質シリコン層及び前記シリコン層の上に絶縁膜を形成し、
前記多孔質シリコン層に対応する前記絶縁膜上にインダクタを形成する
ことを特徴とする半導体装置の製造方法。
【請求項２４】
シリコン基板内に選択的に形成された多孔質シリコン層と、
前記シリコン基板及び前記多孔質シリコン層上に形成されたシリコン層と、
前記多孔質シリコン層に対応する前記シリコン層内に選択的に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記多孔質シリコン層に対応した前記第２の絶縁膜上に形成されたインダクタと
を具備することを特徴とする半導体装置。
【請求項２５】
シリコン基板の表面に第１の絶縁性膜を選択的に形成し、前記絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に多孔質シリコン層を形成し、
前記多孔質シリコン層及び前記シリコン基板上にエピタキシャル成長法によりシリコン層を形成し、
前記多孔質シリコン層に対応する前記シリコン層内に第１の絶縁膜を形成し、
前記第１の絶縁膜及び前記シリコン層上に第２の絶縁膜を形成し、
前記多孔質シリコン層に対応する前記第２の絶縁膜上にインダクタを形成する
ことを特徴とする半導体装置の製造方法。
【請求項２６】
シリコン基板内に形成された多孔質シリコン層と、
前記多孔質シリコン層上に形成されたシリコン層と、
前記シリコン層内の素子領域以外の領域に選択的に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記素子領域以外の領域に形成された第１の絶縁膜に対応した前記第２の絶縁膜上に形成されたインダクタと
を具備することを特徴とする半導体装置。
【請求項２７】
陽極化成により、シリコン基板の表面に多孔質シリコン層を形成し、
前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、
素子領域以外の前記シリコン層内に第１の絶縁膜を形成し、
前記第１の絶縁膜及び前記シリコン層上に第２の絶縁膜を形成し、
前記素子領域以外に対応する前記第２の絶縁膜上にインダクタを形成する
ことを特徴とする半導体装置の製造方法。
【請求項２８】
シリコン基板内に形成された多孔質シリコン層と、
前記多孔質シリコン層上に形成されたシリコン層と、
前記シリコン層内に前記多孔質シリコン層と接して形成され、アナログ部とロジック部を分離する絶縁膜と
を具備することを特徴とする半導体装置。
【請求項２９】
陽極化成により、シリコン基板の表面に多孔質シリコン層を形成し、
前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、前記シリコン層内に前記多孔質シリコン層に接してアナログ部とデジタル回路とを分離する絶縁膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３０】
アナログ部とロジック部とを有するシリコン基板と、
前記アナログ部とロジック部の相互間に形成され、前記アナログ部とロジック部とを分離する第１の深さを有する第１の素子分離領域と、
前記アナログ部及びロジック部に形成され、アナログ回路同士、ロジック回路同士を分離する前記第１の深さより浅い第２の深さを有する第２の素子分離領域と
を具備することを特徴とする半導体装置。
【請求項３１】
陽極化成により、アナログ部とロジック部の間に位置するシリコン基板内に第１の深さの多孔質シリコン層を形成し、
前記多孔質シリコン層をエッチングすることにより第１の深さの第１のトレンチを形成し、
前記第１のトレンチ内を第１の絶縁膜により埋め込むことにより第１の素子分離膜を形成し、
前記アナログ部及びロジック部の前記シリコン基板内に前記第１の深さより浅い第２のトレンチをそれぞれ形成し、
前記第２のトレンチを第２の絶縁膜により埋め込むことにより第２の素子分離領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３２】
アナログ部とロジック部とを有するシリコン基板と、
前記アナログ部の周囲に位置する前記シリコン基板内に形成され、前記アナログ部とロジック部とを分離する第１の深さを有する第１の素子分離領域と、
前記第１の素子分離領域の内側の前記シリコン基板内で、前記第１の素子分離領域に接して形成された多孔質シリコン層と、
前記アナログ部及びロジック部に形成され、アナログ回路同士、ロジック回路同士を分離する前記第１の深さより浅い第２の深さを有する第２の素子分離領域と
を具備することを特徴とする半導体装置。
【請求項３３】
陽極化成により、アナログ部に位置するシリコン基板の表面領域に多孔質シリコン層を形成し、
前記多孔質シリコン層及び前記シリコン基板上にエピタキシャル成長法によりシリコン層を形成し、
前記シリコン基板内に前記多孔質シリコン層を囲む第１の深さの第１のトレンチを形成し、
前記第１のトレンチ内を第１の絶縁膜により埋め込むことにより第１の素子分離膜を形成し、
前記アナログ部及びロジック部の前記シリコン基板内に前記第１の深さより浅い第２のトレンチをそれぞれ形成し、
前記第２のトレンチを第２の絶縁膜により埋め込むことにより第２の分離領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３４】
アナログ部とロジック部とを有するシリコン基板と、
前記アナログ部の位置する前記シリコン基板内に形成された第１の多孔質シリコン層と、
前記第１の多孔質シリコン層上に形成されたシリコン層と、
前記第１の多孔質シリコン層の周辺に接し、前記シリコン層を囲む第２の多孔質シリコン層と
を具備することを特徴とする半導体装置。
【請求項３５】
陽極化成により、アナログ部に位置するシリコン基板の表面領域に第１の多孔質シリコン層を形成し、
前記第１の多孔質シリコン層及び前記シリコン基板上にエピタキシャル成長法によりシリコン層を形成し、
陽極化成により、前記シリコン層内に前記第１の多孔質シリコン層の周囲に接し、アナログ部を囲む第２の多孔質シリコン層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３６】
陽極化成により第１のシリコン基板の表面領域に第１の多孔質シリコン層を形成し、
前記第１の多孔質シリコン層上にエピタキシャル成長法により第１のシリコン層を形成し、
陽極化成により、前記第１のシリコン層内のＳＯＩ領域となる部分以外の部分に前記第１の多孔質シリコン層に接する第２の多孔質シリコン層を形成し、
前記第２の多孔質シリコン層及び第１のシリコン層の上に埋め込み絶縁膜となる絶縁膜を形成し、
前記絶縁膜の上に支持基板としての第２のシリコン基板を接着し、
前記第１、第２の多孔質シリコン層を除去することにより、前記第１のシリコン基板を剥離し、
水素ガス雰囲気により前記第２のシリコン基板を熱処理することにより、前記第１のシリコン層の側面に順テーパ部を形成し、
前記第１のシリコン層をマスクにより覆い、
前記マスクを用いて前記絶縁膜を除去して前記第２のシリコン基板を露出させ、
エピタキシャル成長法により、前記第２のシリコン基板上に第２のシリコン層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３７】
シリコン基板の表面に埋め込み絶縁膜となる第１の絶縁膜を形成し、
この第１の絶縁膜の上にＳＯＩ層を形成し、
前記ＳＯＩ層の一部に第１のマスク材を形成し、
前記第１のマスク材をマスクとして、前記ＳＯＩ層及び前記第１の絶縁膜を除去して前記シリコン基板の表面を露出させ、
エピタキシャル成長法により前記シリコン基板の表面にシリコン層を形成し、前記シリコン層上に前記シリコン層の異常形状部を除いて第２のマスク材を形成し、
前記第２のマスク材をマスクとして、陽極化成により前記異常形状部に多孔質シリコン層を形成し、
前記多孔質シリコン層をエッチングして除去する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば中空領域や多孔質シリコン層を用いた半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
半導体デバイスの性能向上のためにＳＯＮ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｎｏｔｈｉｎｇ）構造を用いたデバイスが提案されている。このデバイスは、現在μｍオーダーの単体のＳＯＮ構造を用いて動作検証が行われている。したがって、大規模ＬＳＩとして実用化するためには、このμｍオーダーのＳＯＮ構造を縦横に並べて形成する必要がある。
【０００３】
微細なＳＯＮ構造を形成する方法として、水素アニールを用いてトレンチの表面にシリコン層を形成し、トレンチを中空構造とする方法がある（例えば、非特許文献１，非特許文献２）。
【０００４】
【非特許文献１】
Ｔ．　Ｓａｔｏ　「ＩＥＤＭ　：　ｉｎｔｅｒｎａｔｉｏｎａｌ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ　ｍｅｅｔｉｎｇ」　１９９９　ＴＥＣＨＮＩＣＡＬ　ＤＩＧＥＳＴ、ｐ．　５１７−５２０
【０００５】
【非特許文献２】
Ｔ．　Ｓａｔｏ　「ＩＥＤＭ　：　ｉｎｔｅｒｎａｔｉｏｎａｌ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ　ｍｅｅｔｉｎｇ」　２００１　ＴＥＣＨＮＩＣＡＬ　ＤＩＧＥＳＴ、ｐ．　８０９−８１２
【０００６】
【発明が解決しようとする課題】
しかし、上記単体のＳＯＮ構造を大量に配置する構成は、素子間に無駄な領域が生じるため、チップの面積効率が低下する。このため、ＳＯＮ構造を有する素子を大規模に形成することが必要になる。しかしながら、実用的で大規模な中空構造を形成することは難しく、ＳＯＮ構造による大規模ＬＳＩを実現することが困難であった。
【０００７】
また、近時、複数のシステムをワンチップに混載し、小型化・高性能化を図る所謂システム・オン・チップ技術が検討されている。しかし、高性能のインダクタをシリコン基板上に形成した場合、シリコン基板中に発生する渦電流により、インダクタの特性が劣化するため、インダクタをシリコン基板上に形成することが困難であった。さらに、デジタル回路とアナログ回路をワンチップに混載した場合、これら回路間でクロストークが発生する等の問題がある。さらに、基板の一部にＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）領域を形成した部分ＳＯＩ基板を作成する際、ＳＯＩ領域とバルク領域の境界領域の形状が悪く、その後のプロセスにおいてトラブルが生じ易いという問題を有していた。
【０００８】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、中空領域を有する素子を大規模に形成することが可能な半導体装置とその製造方法を提供しようとするものである。
【０００９】
さらに、本発明は、システム・オン・チップに適した半導体装置とその製造方法を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明の第１の半導体装置は、上記課題を解決するため、シリコン基板内に形成された中空領域と、前記中空領域上のシリコン層内に形成された複数の開口部と、前記開口部に埋め込まれた埋め込み膜と、前記中空領域の底部に形成され、前記埋め込み膜以外の前記シリコン層を支える複数のシリコン柱とを具備している。
【００１１】
第１の半導体装置の製造方法は、シリコン基板の表面にシリコン柱となる領域に対応して絶縁性膜を選択的に形成し、前記絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に多孔質シリコン層を形成し、前記多孔質シリコン層を形成した前記基板上にエピタキシャル成長法によりシリコン層を形成し、前記多孔質シリコン層上の前記シリコン層に前記多孔質シリコンを露出させる開口部を形成し、前記開口部を介して前記多孔質シリコン層を除去し、前記シリコン層下部の前記シリコン基板内に中空領域及びシリコン柱を形成し、前記開口部を埋め込み膜により塞ぐことを特徴とする。
【００１２】
本発明の第２の半導体装置は、シリコン基板内に形成された中空領域と、前記中空領域上のシリコン層内に形成された開口部と、前記開口部に埋め込まれた埋め込み膜と、前記シリコン層上に形成された絶縁膜と、前記中空領域に対応した前記絶縁膜上に形成されたインダクタとを具備することを特徴とする。
【００１３】
第２の半導体装置の製造方法は、シリコン基板の表面に第１の絶縁性膜を選択的に形成し、前記第１の絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に第１の多孔質シリコン層を形成し、前記第１の多孔質シリコン層を形成した前記基板上にエピタキシャル成長法によりシリコン層を形成し、前記第１の多孔質シリコン層上の前記シリコン層の一部を露出させる第２の絶縁性膜を形成し、陽極化成により、前記シリコン層内に前記第１の多孔質シリコン層と連続する第２の多孔質シリコン層を形成し、前記第２、第１の多孔質シリコン層をエッチングにより除去し、前記シリコン層内に開口部を形成するとともに、前記シリコン基板内に前記開口部と連続する中空領域を形成し、前記開口部を埋め込み膜により閉塞し、前記シリコン層上に絶縁膜を形成し、前記中空領域に対応する前記絶縁膜上にインダクタを形成することを特徴とする。
【００１４】
本発明の第３の半導体装置は、シリコン基板の表面に形成されたシリコン層と、前記シリコン層内に形成されたＭＯＳトランジスタのソース・ドレイン領域及び前記ソース・ドレイン領域相互間のボディ部と、前記ボディ部の下の前記シリコン基板内に形成された多孔質シリコン層と、前記ソース・ドレイン領域の下の前記シリコン基板内に形成された中空領域とを具備することを特徴とする。
【００１５】
第３の半導体装置の製造方法は、陽極化成により、シリコン基板の表面に多孔質シリコン層を形成し、前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、前記シリコン層に設けられた開口部を介して前記多孔質シリコン層をエッチングして、シリコン層の下部に中空領域を形成するとともに、前記シリコン層の下部の一部に前記多孔質シリコン層を残し、前記開口部を埋め込み膜により閉塞し、前記中空領域は前記シリコン層内に形成されるＭＯＳトランジスタのソース・ドレイン領域に対応し、前記多孔質シリコン層は前記ＭＯＳトランジスタのボディ部に対応することを特徴とする。
【００１６】
本発明の第４の半導体装置は、シリコン基板の表面に形成されたシリコン層と、前記シリコン層内に形成されたＭＯＳトランジスタのソース・ドレイン領域及び前記ソース・ドレイン領域相互間のボディ部と、前記ボディ部の下の前記シリコン基板内に形成されたシリコン柱と、前記ソース・ドレイン領域の下の前記シリコン基板内に形成された中空領域とを具備することを特徴とする。
【００１７】
第４の半導体装置の製造方法は、陽極化成により、シリコン基板の表面に選択的に多孔質シリコン層を形成し、前記シリコン基板の表面および前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、前記多孔質シリコン層に対応する前記シリコン層に設けられた開口部を介して前記多孔質シリコン層をエッチングして、シリコン層の下部に中空領域及びシリコン柱を形成し、前記開口部を埋め込み膜により閉塞し、前記中空領域は前記シリコン層内に形成されるＭＯＳトランジスタのソース・ドレイン領域に対応し、前記シリコン柱は前記ＭＯＳトランジスタのボディ部に対応することを特徴とする。
【００１８】
本発明の第５の半導体装置は、シリコン基板の表面に形成されたシリコン層と、少なくとも前記シリコン層内に形成されたＭＯＳトランジスタのボディ部と、前記シリコン層及び前記シリコン基板内に形成された前記ＭＯＳトランジスタのソース・ドレイン領域と、前記ボディ部の下の前記シリコン基板内に形成された中空領域とを具備することを特徴とする。
【００１９】
本発明の第６の半導体装置は、シリコン基板の表面に形成されたシリコン層と、前記シリコン層内に形成されたＭＯＳトランジスタのソース・ドレイン領域及び前記ソース・ドレイン領域相互間のボディ部と、前記シリコン層下の前記シリコン基板内に前記ソース・ドレイン領域及び前記ボディ部に接して形成された中空領域とを具備することを特徴とする。
【００２０】
本発明の第６の半導体装置の製造方法は、陽極化成により、シリコン基板の表面に選択的に多孔質シリコン層を形成し、水素ガス雰囲気中で前記シリコン基板を熱処理することにより、前記多孔質シリコン層中のシリコンを移動させ、前記シリコン基板内に中空領域を形成するとともに、中空領域上にシリコン層を形成し、前記シリコン層内にＭＯＳトランジスタの一部を形成することを特徴とする。
【００２１】
本発明の第７の半導体装置は、シリコン基板内に選択的に形成された多孔質シリコン層と、前記シリコン基板及び前記多孔質シリコン層上に形成された絶縁膜と、前記多孔質シリコン層に対応した前記絶縁膜上に形成されたインダクタとを具備することを特徴とする。
【００２２】
本発明の第７の半導体装置の製造方法は、シリコン基板の表面に第１の絶縁性膜を選択的に形成し、前記絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に多孔質シリコン層を形成し、前記多孔質シリコン層及び前記シリコン層の上に絶縁膜を形成し、前記多孔質シリコン層に対応する前記絶縁膜上にインダクタを形成することを特徴とする。
【００２３】
本発明の第８の半導体装置は、シリコン基板内に選択的に形成された多孔質シリコン層と、前記シリコン基板及び前記多孔質シリコン層上に形成されたシリコン層と、前記多孔質シリコン層に対応する前記シリコン層内に選択的に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記多孔質シリコン層に対応した前記第２の絶縁膜上に形成されたインダクタとを具備することを特徴とする。
【００２４】
本発明の第８の半導体装置の製造方法は、シリコン基板の表面に第１の絶縁性膜を選択的に形成し、前記絶縁性膜をマスクとして陽極化成により、前記シリコン基板の表面領域に多孔質シリコン層を形成し、前記多孔質シリコン層及び前記シリコン基板上にエピタキシャル成長法によりシリコン層を形成し、前記多孔質シリコン層に対応する前記シリコン層内に第１の絶縁膜を形成し、前記第１の絶縁膜及び前記シリコン層上に第２の絶縁膜を形成し、前記多孔質シリコン層に対応する前記第２の絶縁膜上にインダクタを形成することを特徴とする。
【００２５】
本発明の第９の半導体装置は、シリコン基板内に形成された多孔質シリコン層と、前記多孔質シリコン層上に形成されたシリコン層と、前記シリコン層内の素子領域以外の領域に選択的に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、前記素子領域以外の領域に形成された第１の絶縁膜に対応した前記第２の絶縁膜上に形成されたインダクタとを具備することを特徴とする。
【００２６】
本発明の第９の半導体装置の製造方法は、陽極化成により、シリコン基板の表面に多孔質シリコン層を形成し、前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、素子領域以外の前記シリコン層内に第１の絶縁膜を形成し、前記第１の絶縁膜及び前記シリコン層上に第２の絶縁膜を形成し、前記素子領域以外に対応する前記第２の絶縁膜上にインダクタを形成することを特徴とする。
【００２７】
本発明の第１０の半導体装置の製造方法は、シリコン基板内に形成された多孔質シリコン層と、前記多孔質シリコン層上に形成されたシリコン層と、前記シリコン層内に前記多孔質シリコン層と接して形成され、アナログ部とロジック部を分離する絶縁膜とを具備することを特徴とする。
【００２８】
本発明の第１０の半導体装置の製造方法は、陽極化成により、シリコン基板の表面に多孔質シリコン層を形成し、前記多孔質シリコン層上にエピタキシャル成長法によりシリコン層を形成し、前記シリコン層内に前記多孔質シリコン層に接してアナログ部とデジタル回路とを分離する絶縁膜を形成することを特徴とする。
【００２９】
本発明の第１１の半導体装置は、アナログ部とロジック部とを有するシリコン基板と、前記アナログ部とロジック部の相互間に形成され、前記アナログ部とロジック部とを分離する第１の深さを有する第１の素子分離領域と、前記アナログ部及びロジック部に形成され、アナログ回路同士、ロジック回路同士を分離する前記第１の深さより浅い第２の深さを有する第２の素子分離領域とを具備することを特徴とする半導体装置。
【００３０】
本発明の第１１の半導体装置の製造方法は、陽極化成により、アナログ部とロジック部の間に位置するシリコン基板内に第１の深さの多孔質シリコン層を形成し、前記多孔質シリコン層をエッチングすることにより第１の深さの第１のトレンチを形成し、前記第１のトレンチ内を第１の絶縁膜により埋め込むことにより第１の素子分離膜を形成し、前記アナログ部及びロジック部の前記シリコン基板内に前記第１の深さより浅い第２のトレンチをそれぞれ形成し、前記第２のトレンチを第２の絶縁膜により埋め込むことにより第２の素子分離領域を形成することを特徴とする。
【００３１】
本発明の第１２の半導体装置は、アナログ部とロジック部とを有するシリコン基板と、前記アナログ部の周囲に位置する前記シリコン基板内に形成され、前記アナログ部とロジック部とを分離する第１の深さを有する第１の素子分離領域と、前記第１の素子分離領域の内側の前記シリコン基板内で、前記第１の素子分離領域に接して形成された多孔質シリコン層と、前記アナログ部及びロジック部に形成され、アナログ回路同士、ロジック回路同士を分離する前記第１の深さより浅い第２の深さを有する第２の素子分離領域とを具備することを特徴とする。
【００３２】
本発明の第１２の半導体装置の製造方法は、陽極化成により、アナログ部に位置するシリコン基板の表面領域に多孔質シリコン層を形成し、前記多孔質シリコン層及び前記シリコン基板上にエピタキシャル成長法によりシリコン層を形成し、前記シリコン基板内に前記多孔質シリコン層を囲む第１の深さの第１のトレンチを形成し、前記第１のトレンチ内を第１の絶縁膜により埋め込むことにより第１の素子分離膜を形成し、前記アナログ部及びロジック部の前記シリコン基板内に前記第１の深さより浅い第２のトレンチをそれぞれ形成し、前記第２のトレンチを第２の絶縁膜により埋め込むことにより第２の分離領域を形成することを特徴とする。
【００３３】
本発明の第１３の半導体装置の製造方法は、アナログ部とロジック部とを有するシリコン基板と、前記アナログ部の位置する前記シリコン基板内に形成された第１の多孔質シリコン層と、前記第１の多孔質シリコン層上に形成されたシリコン層と、前記第１の多孔質シリコン層の周辺に接し、前記シリコン層を囲む第２の多孔質シリコン層とを具備することを特徴とする。
【００３４】
本発明の第１３の半導体装置の製造方法は、陽極化成により、アナログ部に位置するシリコン基板の表面領域に第１の多孔質シリコン層を形成し、前記第１の多孔質シリコン層及び前記シリコン基板上にエピタキシャル成長法によりシリコン層を形成し、陽極化成により、前記シリコン層内に前記第１の多孔質シリコン層の周囲に接し、アナログ部を囲む第２の多孔質シリコン層を形成することを特徴とする。
【００３５】
本発明の第１４の半導体装置の製造方法は、陽極化成により第１のシリコン基板の表面領域に第１の多孔質シリコン層を形成し、前記第１の多孔質シリコン層上にエピタキシャル成長法により第１のシリコン層を形成し、陽極化成により、前記第１のシリコン層内のＳＯＩ領域となる部分以外の部分に前記第１の多孔質シリコン層に接する第２の多孔質シリコン層を形成し、前記第２の多孔質シリコン層及び第１のシリコン層の上に埋め込み絶縁膜となる絶縁膜を形成し、前記絶縁膜の上に支持基板としての第２のシリコン基板を接着し、前記第１、第２の多孔質シリコン層を除去することにより、前記第１のシリコン基板を剥離し、水素ガス雰囲気により前記第２のシリコン基板を熱処理することにより、前記第１のシリコン層の側面に順テーパ部を形成し、前記第１のシリコン層をマスクにより覆い、前記マスクを用いて前記絶縁膜を除去して前記第２のシリコン基板を露出させ、エピタキシャル成長法により、前記第２のシリコン基板上に第２のシリコン層を形成することを特徴とする。
【００３６】
本発明の第１５の半導体装置の製造方法は、シリコン基板の表面に埋め込み絶縁膜となる第１の絶縁膜を形成し、この第１の絶縁膜の上にＳＯＩ層を形成し、前記ＳＯＩ層の一部に第１のマスク材を形成し、前記第１のマスク材をマスクとして、前記ＳＯＩ層及び前記第１の絶縁膜を除去して前記シリコン基板の表面を露出させ、エピタキシャル成長法により前記シリコン基板の表面にシリコン層を形成し、前記シリコン層上に前記シリコン層の異常形状部を除いて第２のマスク材を形成し、前記第２のマスク材をマスクとして、陽極化成により前記異常形状部に多孔質シリコン層を形成し、前記多孔質シリコン層をエッチングして除去することを特徴とする。
【００３７】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。尚、各実施形態において、同一部分には同一符号を付す。
【００３８】
（第１の実施形態）
図１、図２は、本発明の第１の実施形態を示している。図１は、平面図であり、図２は、図１のＩＩ−ＩＩ線に沿った断面図を示している。
【００３９】
図１、図２において、シリコン基板１内に中空領域５が形成されている。この中空領域５の上にシリコン層４が形成されている。この中空領域５とシリコン層４とにより、大規模なＳＯＮ構造を形成している。また、シリコン層４には複数の開口部４ａが形成され、これら開口部４ａ内は、例えば絶縁膜からなる埋め込み膜６で充たされている。これら開口部４ａ及び埋め込み膜６の表面積は、素子の有効面積を増大するために、極力小さいことが望ましい。さらに、埋め込み膜６以外のシリコン層４の下方には、シリコン柱７が形成されている。このシリコン柱７は、中空領域５の底部から形成されており、シリコン層４を支えている。
【００４０】
複数の埋め込み膜６により囲まれたシリコン層４内に、例えば複数のトランジスタ等の素子を形成することが可能である。これにより、ＳＯＮ構造を有する素子を形成することができる。
【００４１】
図３乃至図８は、第１の実施形態の製造方法を示している。図３は、大規模ＳＯＮ構造を形成するための最初のパターニング工程を示している。図４は、図３のＩＶ−ＩＶ線に沿った断面図である。
【００４２】
先ず、図３、図４に示すように、シリコン基板１上に絶縁性膜２が形成され、この絶縁性膜２がパターニングされる。この絶縁性膜２は、前記中空領域５に対応する部分が除去され、シリコン柱４に対応する部分、及び中空領域の周縁部に対応する部分が残される。この絶縁性膜２としては、例えばレジスト膜、シリコン酸化膜、シリコン窒化膜を用いることができる。
【００４３】
続いて陽極化成を行いシリコン表面に多孔質シリコン層を形成する。すなわち、例えばＨＦ＋エタノール溶液中でシリコン基板１を陽極として電流を印加すると、絶縁性膜２のない部分だけに電流が流れる。このため、シリコン基板１の表面に数ｎｍの径の微細孔が形成され、これが基板内部へ伸長していく。このようにして、選択的に多孔質シリコン層が形成される。
【００４４】
図５は、陽極化成後の状態を示しており、絶縁性膜２から露出したシリコン基板１の表面領域に多孔質シリコン層３が形成されている。
【００４５】
続いて、図６に示すように、絶縁性膜２を除去した後、シリコン基板１の表面にエピタキシャル成長法によりシリコン層４が形成される。
【００４６】
次に、図７に示すように、シリコン層４の上に、例えば図示せぬフォトレジストによりマスクパターンが形成される。このマスクパターンを用いてシリコン層４が例えばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）によりエッチングされ、複数の開口部４ａが形成される。この開口部４ａは、シリコン基板１以外の多孔質シリコン層３上に形成され、多孔質シリコン層３を露出する。
【００４７】
この後、シリコン基板１をＨＦ系の溶液に浸すことにより、多孔質シリコン層３が選択的にエッチングされて中空領域５が形成される。すなわち、開口部４ａを介して多孔質シリコン層３がエッチングされ、除去される。
【００４８】
図８は、多孔質シリコン層３を除去した状態を示している。多孔質シリコン層３が形成されなかった領域はシリコン柱７として残り、シリコン層４を支えている。
【００４９】
次に、図１、図２に示すように、多孔質シリコン層３のエッチングに使用した開口部４ａに埋め込み膜６が充填され、開口部４ａが閉塞される。開口部４ａの面積は非常に小さい。このため、例えばＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等を用いて膜を堆積することにより、開口部４ａを容易に塞ぐことができる。この膜は図示しないが中空領域５の内壁にも付着する。しかし、その量は僅かであるため、中空領域５が埋め込まれることはない。
【００５０】
埋め込み膜６を堆積した後、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等によって表面を平坦化することにより、大規模なＳＯＮ構造が完成される。
【００５１】
実際のＬＳＩ作製に際しては、この後、シリコン層４内に素子分離領域やトランジスタ等の素子が形成される。
【００５２】
上記第１の実施形態によれば、シリコン基板１内に中空領域５を形成し、この中空領域５の底部に形成されたシリコン柱７によりシリコン層４を支えている。
このため、大規模なＳＯＮ構造を形成することが可能である。
【００５３】
しかも、この構成の場合、多孔質シリコン層３を除去するために用いる開口部４ａ、及び開口部４ａ内に充たされた埋め込み膜６の表面積を十分小さくすることができる。このため、単体のＳＯＮ構造を複数個配置する場合に比べて無駄な領域の発生を削減できるため、チップの有効面積を増大できる。
【００５４】
（第２の実施形態）
図９乃至図１２は、本発明の第２の実施形態を示すものであり、第１の実施形態の他の製造方法を示している。第１の実施形態の図３乃至図６までの製造工程は、第２の実施形態においても同一であるため、説明は省略する。
【００５５】
図９において、先ず、シリコン層４及びシリコン基板１内に、素子分離領域としての例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）８が形成される。すなわち、シリコン層４及びシリコン基板１内にトレンチが形成され、このトレンチを絶縁膜により埋め込むことによりＳＴＩ８が形成される。
【００５６】
この後、シリコン層４内に例えばトランジスタＴｒが形成される。すなわち、シリコン層４の上に例えばゲート絶縁膜が形成され、このゲート絶縁膜の上にゲート電極が形成される。さらに、シリコン層４にソース・ドレイン領域としての拡散層が形成される。
【００５７】
上記素子形成プロセスの後、図１０に示すように、シリコン層４上に素子を保護するための保護膜９が堆積される。この保護膜９は、例えばシリコン窒化膜が用いられる。この後、素子が形成された領域以外で、多孔質シリコン層３上のシリコン層４及び保護膜９に複数の開口部４ａが形成される。
【００５８】
図１１に示すように、これら開口部４ａを用いて、前述したようにして多孔質シリコン層９がエッチングされ、除去される。このようにして、シリコン層４の下に中空領域５が形成される。この後、第１の実施形態と同様にして、埋め込み膜６が保護膜９の上に堆積され、開口部４ａが埋め込み膜６により閉塞される。
【００５９】
上記第２の実施形態によれば、ＳＯＮ構造の形成前に高温の熱処理が必要な素子形成のプロセスを行っている。このため、ＳＯＮ構造の形成前に高温の熱処理工程が終了しているため、高温によるストレスがＳＯＮ構造に与える影響を小さくすることができる。
【００６０】
（第３の実施形態）
図１３、図１４は、本発明の第３の実施形態を示している。第１、第２の実施形態において、開口部４ａは、絶縁膜からなる埋め込み膜６により埋め込まれた。これに対して、第３の実施形態は、開口部４ａをシリコン層４ｂにより埋め込んでいる。すなわち、シリコン基板１を水素ガスの雰囲気内で熱処理（水素アニール）することにより、開口部４ａをシリコン層４ｂにより埋め込むことができる。
【００６１】
上記第３の実施形態によれば、開口部４ａをシリコン層４ｂにより埋め込んでいるため、シリコン層４の有効面積を拡大することができ、素子領域を広げることが可能である。
【００６２】
（第４の実施形態）
図１５は、本発明の第４の実施形態を示している。第４の実施形態は、システム・オン・チップの例を示している。
【００６３】
図１５において、シリコン基板１内に中空領域５が選択的に形成されている。
中空領域５の上方には、シリコン層４が形成されている。シリコン層４の内部には中空領域５と連通した開口部４ａが形成されている。この開口部４ａ内には埋め込み膜６が形成され、この埋め込み膜６により開口部４ａが閉塞されている。
シリコン層４の上方には層間絶縁膜１６が形成され、層間絶縁膜１６の上にはスパイラル状のインダクタ１７（平面図は図示せず）が形成されている。
【００６４】
一方、中空領域５が形成されていない部分は通常のバルク基板と同じ構造とされ、この部分に例えばＮＭＯＳ型トランジスタＴｒが形成されている。すなわち、シリコン基板１の表面領域に、例えばＰ型層１０が形成されている。このＰ型層１０の内部にＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称す）Ｔｒのソース・ドレイン領域１１、１２としてのＮ型拡散層が形成されている。Ｐ型層１０の上にはゲート絶縁膜１４を介してゲート電極１３が形成されている。このゲート電極１３の両側面には側壁絶縁膜１５が形成されている。ＭＯＳトランジスタＴｒは、前記層間絶縁膜１６により覆われている。
【００６５】
図１６乃至図２２は、第４の実施形態の製造方法を示している。
【００６６】
図１６において、シリコン基板１の表面には、選択的に絶縁性膜２が形成されている。すなわち、絶縁性膜２は、中空領域５を形成する領域を除いて形成される。絶縁性膜２は、例えばレジストなどでもよい。この後、シリコン基板１に対して陽極化成を行う。つまり、ＨＦ＋エタノール溶液中でシリコン基板１を陽極として電流を印加する。すると、シリコン基板１の表面に数ｎｍの径の微細孔が形成され、これが内部へ伸長していく。
【００６７】
図１７は、陽極化成の様子を示している。電流は絶縁性膜２のない部分だけに流れる。このため、絶縁性膜２のない部分のシリコン基板１内に選択的に多孔質シリコン層３が形成される。
【００６８】
次に、図１８に示すように、絶縁性膜２が除去され、シリコン基板１の表面に、エピタキシャル成長法によりシリコン層４が形成される。
【００６９】
次いで、図１９に示すように、シリコン層４上に絶縁性膜２ａが形成される。
この絶縁性膜２ａは、多孔質シリコン層３に対応した部分がエッチングされ、シリコン層４を露出する微細な開口が形成される。この状態のシリコン基板１に対し、適度な時間、陽極化成を行う。
【００７０】
すると、図２０に示すように、シリコン層４の表面から多孔質シリコン層３ａが成長し、先に形成した多孔質シリコン層３に連続する。この後、シリコン基板４をＨＦ系の溶液でエッチングする。
【００７１】
すると、図２１に示すように、シリコンに対するエッチングレートの差により、多孔質シリコン層３、３ａがエッチングされ、中空領域５及びこれに連続する開口部４ａが形成される。
【００７２】
次に、例えばＬＰＣＶＤにより、埋め込み膜６を堆積することにより、図２２に示すように、開口部４ａが閉塞される。開口部４ａは非常に小さいため容易に塞ぐことができる。埋め込み膜６は、図示しないが中空領域５の内壁にも付着する。しかし、その量は僅かであるため、影響はない。この後、通常のＳＴＩプロセスにより基板上の必要な領域に素子分離領域としてのＳＴＩ８が形成される。
【００７３】
この後、通常の半導体プロセスにより、図１５に示すように、ＳＴＩ８により囲まれた素子領域内にＰ型層１０や前記ＭＯＳトランジスタＴｒが形成され、層間絶縁膜１６の上にインダクタ１７が形成される。
【００７４】
なお、図１５において、素子領域にはＮＭＯＳトランジスタを形成したが、これに限らず、ＰチャネルＭＯＳトランジスタ、或いはその他の半導体素子が形成される。
【００７５】
第４の実施形態によれば、スパイラル状のインダクタ１７の下方部に中空領域５が形成されている。このため、シリコン基板１中の渦電流の発生を抑えることができる。したがって、インダクタ１７の特性を向上できる。
【００７６】
しかも、陽極化成により、シリコン基板１内に多孔質シリコン層３を形成し、この多孔質シリコン層３の上にシリコン層４を形成し、このシリコン層４に多孔質シリコン層３と連続する多孔質シリコン層３ａを形成し、これら多孔質シリコン層３、３ａをエッチングすることにより、中空領域５を形成している。このため、シリコン基板１ないに大きな中空領域５を容易に形成することが可能である。
【００７７】
（第５の実施形態）
図２３は、本発明の第５の実施形態を示している。第５の実施形態は、ＳＯＮ構造を用いたデバイスを示している。
【００７８】
図２３において、シリコン基板１内に選択的に多孔質シリコン層３が形成され、多孔質シリコン層３に隣接して中空領域５が形成されている。多孔質シリコン層３及び中空領域５の上にシリコン層４が形成され、このシリコン層４の内部に例えばＮＭＯＳトランジスタＴｒが形成されている。すなわち、トランジスタＴｒのソース・ドレイン領域１１、１２としてのＮ型拡散層が形成されている。これらトランジスタＴｒに隣接するシリコン層４の内部には、埋め込み膜６が形成されている。前記多孔質シリコン層３は、ＮＭＯＳトランジスタＴｒのＰ型ボディ部１０に接し、中空領域５はソース・ドレイン領域１１、１２の下部に接している。
【００７９】
図２４乃至図２７は、第５の実施形態の製造方法を示している。
【００８０】
先ず、図２４に示すように、陽極化成により、シリコン基板１の表面に多孔質シリコン層３が形成される。
【００８１】
この後、図２５に示すように、エピタキシャル成長法により、多孔質シリコン層３上にシリコン層４が形成される。
【００８２】
次に、図２６に示すように、シリコン層４がＲＩＥ等により選択的にエッチングされ、開口部４ａが形成される。
【００８３】
さらに、図２７に示すように、ＨＦ系溶液により多孔質シリコン層３が選択的にエッチングされる。すなわち、エッチング時間を制御することにより、後にトランジスタのＰ型ボディ部となるシリコン層４の下部に多孔質シリコン層３を残している。
【００８４】
この後、シリコン層４内の開口部４ａが埋め込み膜６により埋め込まれ、図２３に示す構成とされる。その後、周知のプロセスにより、ＭＯＳトランジスタが形成される
尚、中空領域５を形成するための一連のエッチング工程は、上記実施形態に限定されるものではない。例えばシリコン層４はＲＩＥによりエッチングしたが、ＲＩＥを用いず、第４の実施形態で説明したように、シリコン層４の一部に多孔質シリコン層３と連続する多孔質シリコン層３ａを形成し、２層の多孔質シリコン層を連続的にエッチングすることにより、図２７の形状を形成することも可能である。
【００８５】
また、シリコン層４にはＮＭＯＳトランジスタを形成したが、これに限定されるものではなく、ＰＭＯＳトランジスタ、或いはその他の半導体素子でも構わない。ＰＭＯＳトランジスタを形成する場合、シリコン層４内にはＮ型ボディ部が形成されることは言うまでもない。
【００８６】
上記第５の実施形態によれば、ソース・ドレインには余分な寄生容量がないので、高速な動作が可能である。また、Ｐ型ボディ部は多孔質シリコン層３を通って基板１に接しているので、Ｐ型ボディの電位が安定し、安定動作が可能となる。
【００８７】
（第６の実施形態）
図２８は、本発明の第６の実施形態を示している。第６の実施形態は、第５の実施形態を変形したものであり、図２８において、図２３と相違する部分について説明する。図２３において、ＮＭＯＳトランジスタＴｒのＰボディ部１０の下部には多孔質シリコン層３が形成されている。これに対して、図２８において、ＮＭＯＳトランジスタのＰボディ部１０の下部にはシリコン柱７が形成されている。また、ＮＭＯＳトランジスタＴｒのソース・ドレイン領域１１、１２の下部には、中空領域５が形成されている。
【００８８】
図２９乃至図３１は、第６の実施形態の製造方法を示している。
【００８９】
図２９は、図４乃至図６に製造方法で形成した構造である。すなわち、シリコン基板１内には選択的に多孔質シリコン層３が形成されている。シリコン基板１及び多孔質シリコン層３上には、エピタキシャル成長法により、シリコン層４が形成されている。
【００９０】
次に、図３０に示すように、シリコン層４が例えばＲＩＥで選択的にエッチングされ、多孔質シリコン層３を露出する開口部４ａが形成される。
【００９１】
この後、図３１に示すように、ＨＦ系溶液により多孔質シリコン層３が選択的にエッチングされ、中空領域５及びシリコン柱７が形成される。シリコン柱７は、後にトランジスタのＰ型ボディ部の直下に形成されている。
【００９２】
尚、中空領域５を形成するための一連のエッチング工程は、上記実施形態に限定されるものではない。例えばシリコン層４はＲＩＥによりエッチングしたが、ＲＩＥを用いず、第４の実施形態で説明したように、シリコン層４の一部に多孔質シリコン層３と連続する多孔質シリコン層３ａを形成し、２層の多孔質シリコン層を連続的にエッチングすることにより、図３１の形状を形成することも可能である。
【００９３】
また、シリコン層４内にはＰＭＯＳトランジスタを形成したが、これに限らずＮＭＯＳトランジスタを構成してもよい。
【００９４】
第６の実施形態によれば、ソース・ドレイン領域１１、１２の下部は中空領域５であり、ソース・ドレイン領域１１、１２には余分な寄生容量がない。このため、トランジスタは高速動作が可能である。
【００９５】
また、Ｐ型ボディ部１０は単結晶シリコン層を通ってシリコン基板１に接している。このため、Ｐ型ボディ部１０の電位を安定化でき、トランジスタの動作を安定化できる。
【００９６】
（第７の実施形態）
図３２は、本発明の第７の実施形態を示している。シリコン基板１には、ＳＴＩ８が形成されている。ＳＴＩ８により囲まれた素子領域内において、シリコン基板１の表面領域内には、例えば１０乃至５０ｎｍ程度の非常に薄いシリコン層４が形成されている。このシリコン層４内にたとえばＮＭＯＳトランジスタＴｒのソース・ドレイン領域１１、１２が形成されている。ソース・ドレイン領域１１、１２直下のシリコン基板１内には中空領域５がそれぞれ形成されている。中空領域５は例えばＳＴＩ８に接して形成されている。中空領域５の相互間のシリコン基板１は、ソース・ドレイン領域１１、１２相互間のＰ型ボディ部１０に接している。
【００９７】
上記第７の実施形態によれば、ソース・ドレイン領域１１、１２の直下に中空領域５が形成されている。このため、ソース・ドレイン領域１１、１２には余分な寄生容量が殆どない。したがって、このＭＯＳトランジスタは高速動作が可能である。
【００９８】
また、Ｐ型ボディ部１０は、単結晶シリコン層を通ってシリコン基板１に接しているため、Ｐ型ボディ部１０の電位が安定する。したがって、このＭＯＳトランジスタは安定動作が可能となる。
【００９９】
（第８の実施形態）
図３３は、本発明の第８の実施形態を示している。図３３は、図３２の変形例である。図３２において、中空領域５は、ソース・ドレイン領域１１、１２の直下に形成されている。これに対して、図３３において、中空領域５は、ＮＭＯＳトランジスタＴｒのＰ型ボディ部１０の直下に形成されている。すなわち、中空領域５は、ＳＴＩ８から離れた素子領域のほぼ中央部に形成されている。ソース・ドレイン領域１１、１２は例えばシリコン層４及びシリコン基板１内に形成されている。また、Ｐ型ボディ部のシリコン層の厚さは非常に薄く、例えば１０乃至５０ｎｍ程度である。
【０１００】
上記第８の実施形態によれば、Ｐ型ボディ部１０内の空乏層が中空領域５に接している。このため、完全空乏型のＭＯＳトランジスタを構成することが可能である。
【０１０１】
しかも、ソース・ドレイン領域１１、１２は、シリコン層４及びシリコン基板１内に形成されるため、厚い領域とすることができる。したがって、エレベーティッド・ソース・ドレインなどの構成を用いる必要がないため、製造プロセスを削減することができる。
【０１０２】
（第９の実施形態）
図３４は、本発明の第９の実施形態を示している。図３４は、図３２、図３３の変形例である。ＳＴＩ８により囲まれた素子領域において、シリコン基板１内には、中空領域５が形成されている。すなわち、この中空領域５は、素子領域全体に亘って形成されている。中空領域５の上部には、シリコン層４が形成されている。このシリコン層４の厚さは非常に薄く、例えば１０乃至５０ｎｍ程度である。このシリコン層４内に例えばＮＭＯＳトランジスタのソース・ドレイン領域及びＰボディ部１０が形成されている。
【０１０３】
第９の実施形態によれば、完全空乏型のトランジスタを構成することが可能である。したがって、高速動作、及び低消費電流を実現できる。
【０１０４】
図３５乃至３７は、第７の実施形態に適用される製造方法を示している。図３５は、上記各実施形態において説明したと同様に、陽極化成により、シリコン基板１の表面領域に選択的に多孔質シリコン層３を形成した状態を示している。次に、この基板表面を水素アニール処理する。
【０１０５】
すると、図３６に示すように、多孔質シリコン部３のシリコンが上方に移動し、シリコン基板１内に中空領域５が形成されるとともに、中空領域５の表面がシリコンにより閉塞される。
【０１０６】
この後、図３７に示すように、シリコン基板１内にＳＴＩ８が形成される。次いで、ＳＴＩ８により囲まれた素子領域内に、通常の製造工程によりＭＯＳトランジスタ等が形成される。
【０１０７】
前記中空領域５の厚さは、最初に形成されていた多孔質シリコン層３の微細度によって変化し、孔密度が高いほど厚くなる。多孔質シリコン層３の微細度は、陽極化成時の電流量や薬液により最適化することが可能である。これにより、中空領域５の大きさを制御し、結果として中空領域５上のシリコン層４の膜厚を通常の加工では不可能な範囲まで薄くできる。
【０１０８】
第７乃至第９の実施形態では、例として１０乃至５０ｎｍの薄いシリコン層を形成した。しかし、この方法によれば、陽極化成の条件を適宜設定することにより、例えば５０ｎｍ以上の厚いシリコン層も形成することが可能である。
【０１０９】
図３５乃至３７は、第７の実施形態に適用される製造方法を示している。しかし、この製造方法を第８、第９の実施形態に適用することが可能である。すなわち、多孔質シリコン層３の形成数、及び形成位置を変えることにより、第８、第９の実施形態に示す中空領域５を形成することができる。つまり、第８の実施形態の場合、ＭＯＳトランジスタのボディ部と対応する位置に多孔質シリコン層３を形成すればよい。また、第９の実施形態の場合、ＭＯＳトランジスタのボディ部及びソース・ドレイン領域と対応する位置、すなわち、素子領域の全体に亘って多孔質シリコン層３を形成すればよい。
【０１１０】
また、素子領域にはＮＭＯＳトランジスタを形成したが、これに限らずＰＭＯＳトランジスタ或いはその他の半導体素子でも構わない。
【０１１１】
（第１０の実施形態）
図３８に示すのは本発明の第１０の実施形態である。第１０の実施形態は、図１５に示す第４の実施形態の変形例を示している。シリコン基板１上に多孔質シリコン層３が選択的に形成されている。多孔質シリコン層３の上方には層間絶縁膜１６を介してスパイラル状のインダクタ１７（平面図は図示せず）が形成されている。また、多孔質シリコン層３が形成されていないシリコン基板１部分は、通常のバルク基板と同じ構造になっている。このシリコン基板１内には例えばＮＭＯＳ型トランジスタＴｒが形成されている。
【０１１２】
図３９、図４０は、第１０の実施形態の製造方法を示している。
【０１１３】
先ず、図３９に示すように、シリコン基板１の表面に選択的に絶縁性膜２が形成される。この絶縁性膜２は多孔質シリコン層３の非形成領域に対応して形成される。絶縁性膜２はレジストなどでもよい。このシリコン基板１に対して、前述したようにして陽極化成を行う。これにより、絶縁性膜２のない部分だけに電流が流れるため、図３９に示すように、選択的に多孔質シリコン層３が形成される。
【０１１４】
この後、図４０に示すように、絶縁性膜２を除去し、シリコン基板１内にＳＴＩ８を形成する。
【０１１５】
次いで、図３８に示すように、ＳＴＩ８により囲まれた素子領域に前述したようにしてＮＭＯＳトランジスタＴｒが形成される。この後、全面に層間絶縁膜１６が形成される。次に、多孔質シリコン層３に対応する層間絶縁膜１６の上に通常の半導体プロセスにより、インダクタ１７が形成される。
【０１１６】
上記第１０の実施形態によれば、スパイラル状のインダクタ１７の下方部に多孔質シリコン層３が形成されている。したがって、シリコン基板１内において、渦電流の発生が抑えられるため、インダクタ１７の特性を向上できる。
【０１１７】
（第１１の実施形態）
図４１は、本発明の第１１の実施形態を示している。第１１の実施形態は第１０の実施形態の変形例を示している。
【０１１８】
図４１において、シリコン基板１内には、多孔質シリコン層３が選択的に形成されている。多孔質シリコン層３の上方にはＳＴＩ８と連続する埋め込み酸化膜８ａが形成されている。ＳＴＩ８により囲まれた素子領域及び埋め込み酸化膜８ａの上には層間絶縁膜１６が形成されている。多孔質シリコン層３に対応する層間絶縁膜１６の上にはスパイラル状のインダクタ１７（平面図は図示せず）が形成されている。
【０１１９】
また、多孔質シリコン層３が形成されていない部分は通常のバルク基板と同じ構造とされている。ＳＴＩ８により囲まれた素子領域内には、例えばＮＭＯＳ型トランジスタが形成されている。
【０１２０】
図４２は、第１１の実施形態の製造方法を示している。図４２は、図１７、図１８の製造工程の後を示している。すなわち、シリコン基板１内には選択的に多孔質シリコン層３が形成されている。多孔質シリコン層３及びシリコン基板１上には、エピタキシャル成長法により、シリコン層４が形成されている。このシリコン層４内に、通常のＳＴＩ工程を行うことにより、通常のバルク基板部分にＳＴＩ８が形成され、多孔質シリコン３上にＳＴＩ８と連続する埋め込み酸化膜８ａが形成される。この後、第１０の実施形態と同様のプロセスにより、ＮＭＯＳトランジスタＴｒ及びインダクタ１７が形成される。
【０１２１】
上記第１１の実施形態によれば、スパイラル状のインダクタ１７の下方部に埋め込み酸化膜８ａ及び多孔質シリコン層３が形成されている。このため、シリコン基板１内において渦電流の発生を一層抑えることができる。したがって、インダクタ１７の特性をより向上できる。
【０１２２】
（第１２の実施形態）
図４３は、本発明の第１２の実施形態を示している。第１２の実施形態は、図１１の実施形態を変形したものである。第１１の実施形態（図４１）において、多孔質シリコン層３は、インダクタ１７と対応する部分にのみ形成されていた。
これに対して、第１２の実施形態は、素子領域の下にも形成されている。すなわち、素子領域において、シリコン層４の下部にも多孔質シリコン層３が形成されている。このため、素子領域のＮＭＯＳトランジスタＴｒは、ＳＯＩ構造の中に形成されている。
【０１２３】
図４４、図４５は、第１２の実施形態の製造方法を示している。
【０１２４】
図４４は、図２５と同様に、シリコン基板１の表面全面を陽極化成して多孔質シリコン層３を形成し、この多孔質シリコン層３の上にエピタキシャル成長法により、シリコン層４を形成した状態を示している。
【０１２５】
次に、図４５に示すように、通常のＳＴＩプロセスで素子領域（アクティブ領域）となるシリコン層４を残し、他の部分に酸化膜を埋め込まれる。このようにして、ＳＴＩ８及びＳＴＩ８と連続した埋め込み酸化膜８ａが形成される。この後、素子領域にＮＭＯＳトランジスタが形成された後、図４３に示すように、層間絶縁膜１６が形成される。この後、所謂フィールドに対応する層間絶縁膜１６上にスパイラル状のインダクタ１７が形成される。
【０１２６】
第１２の実施形態によれば、スパイラル状のインダクタ１７の下方部に多孔質シリコン層３が形成されている。このため、シリコン基板１内において渦電流の発生を抑えることができる。したがって、インダクタ１７の特性を向上できる。
【０１２７】
さらに、素子領域はＳＴＩ８と多孔質シリコン層３により囲まれている。このため、クロストーク特性を向上できる。
【０１２８】
また、多孔質シリコン層３は、金属のゲッタリング能力を有するため、デバイスの性能を向上させることが可能である。
【０１２９】
（第１３の実施形態）
図４６は、本発明の第１３の実施形態を示している。第１３の実施形態は第１２の実施形態の変形例を示すものであり、アナログ回路とデジタル回路をチップ内に混載したデバイスを示している。図４６において、アナログ回路及びデジタル回路としてのロジック回路は、それぞれＮＭＯＳトランジスタＴｒにより代表して示している。
【０１３０】
シリコン基板１内に多孔質シリコン層３が形成されている。多孔質シリコン層３上にはシリコン層４が形成されている。アナログ部３１とロジック部３２の境界は例えばＳＴＩ８で分離されている。
【０１３１】
図４７乃至図４９は、第１３の実施形態の製造方法を示している。
【０１３２】
図４７は、図２４と同様に、シリコン基板１の表面全面を陽極化成して多孔質シリコン層３を形成している。
【０１３３】
図４８は、多孔質シリコン層３の上にエピタキシャル成長法により、シリコン層４を形成した状態を示している。
【０１３４】
次に、図４９に示すように、通常のＳＴＩプロセスにより、シリコン層４内にＳＴＩ８を形成し、アナログ部３１とロジック部３２とを分離する。
【０１３５】
この後、通常の半導体プロセスにより、アナログ部３１とロジック部３２の素子領域内に図４６に示すようなＭＯＳトランジスタが形成される。
【０１３６】
第１３の実施形態によれば、アナログ部３１とロジック部３２は、それぞれＳＴＩ８と多孔質シリコン層３で囲まれた構造となっている。多孔質シリコン層３中は、微細孔が多数存在し単結晶シリコンに比して電流が本質的に流れにくい構造である。したがって、ロジック部３２からアナログ部３１へのクロストーク特性を向上できる。
【０１３７】
（第１４の実施形態）
図５０は、本発明の第１４の実施形態を示している。第１４の実施形態は第１３の実施形態の変形例を示している。
【０１３８】
図５０において、アナログ回路及びデジタル回路としてのロジック回路は、それぞれＮＭＯＳトランジスタＴｒにより代表して示している。アナログ回路が形成されるアナログ部３１と、ロジック回路が形成されるロジック部３２の境界には、ＳＴＩ８より深い埋め込み酸化膜１８が形成されている。すなわち、アナログ部３１とロジック部３２の境界には、ＳＴＩ８より深いトレンチ１８ａが形成され、このトレンチ１８ａ内に埋め込み酸化膜１８が形成されている。この埋め込み酸化膜１８により、アナログ部３１とロジック部３２が分離されている。
【０１３９】
図５１乃至図５３は、第１４の実施形態の製造方法を示している。
【０１４０】
図５１に示すように、先ず、シリコン基板１上にはマスクとしての絶縁性膜２が形成されている。この絶縁性膜２は、深いトレンチ１８ａに対応して開口を有している。この絶縁性膜２をマスクとして、シリコン基板１に対して陽極化成を行うことにより、深い多孔質シリコン層３が形成される。この後、シリコン基板１がＨＦ系溶液によりエッチングされる。
【０１４１】
これにより、図５２に示すような深いトレンチ１８ａが形成される。次いで、トレンチ１８ａが埋め込み酸化膜１８で埋め込まれ、表面が平坦化される。この埋め込み酸化膜１８は、例えばＣＶＤ及びＣＭＰを用いて形成できる。
【０１４２】
図５３に示すように、埋め込み酸化膜１８を形成した後、通常のＳＴＩプロセスにより、シリコン基板１上の必要な領域にＳＴＩ８が形成される。この後、通常の半導体プロセスにより、ロジック回路とアナログ回路が形成される。
【０１４３】
第１４の実施形態によれば、アナログ部３１とロジック３２は、ＳＴＩ８より深いトレンチ１８ａにより分離されている。したがって、アナログ部３１とロジック３２との間のクロストーク特性を向上できる。
【０１４４】
また、深いトレンチ１８ａは、陽極化成によりシリコン基板１内に深い多孔質シリコン層３を形成し、これをエッチングすることにより形成している。陽極化成は、ＲＩＥに比べて基板に対するダメージが少ないため、アナログ部３１とロジック３２との間のクロストーク特性向上に有利である。
【０１４５】
（第１５の実施形態）
図５４は、本発明の第１５の実施形態を示している。第１５の実施形態は、第１４の実施形態の変形例を示している。
【０１４６】
図５４において、アナログ部３１は、ＳＯＩ構造とされ、ロジック部はバルク構造とされている。すなわち、アナログ部３１において、シリコン基板１内には多孔質シリコン層３が形成されている。多孔質シリコン層３の上にはシリコン層４が形成され、このシリコン層４内にアナログ回路を構成する例えばＮＭＯＳトランジスタＴｒのソース・ドレイン領域１１、１２が形成されている。
【０１４７】
また、多孔質シリコン層３が存在しないロジック部３２において、シリコン基板１の表面領域にはシリコン層４が形成されている。このシリコン層４の内部にロジック回路を構成する例えばＮＭＯＳトランジスタＴｒのソース・ドレイン領域１１、１２が形成されている。
【０１４８】
アナログ部３１とロジック部３２の境界には深いトレンチ１８ａが形成され、このトレンチ１８ａは埋め込み酸化膜１８により埋め込まれている。多孔質シリコン層３は深いトレンチ１８ａに接して形成されている。すなわち、アナログ回路は深いトレンチ１８ａと多孔質シリコン層３とにより囲まれ、ロジック回路から分離されている。
【０１４９】
図５５乃至図５７は、第１５の実施形態の製造方法を示している。
【０１５０】
図５５に示すように、シリコン基板１の上には、ロジック部３２に対応して絶縁性膜２が形成される。この絶縁性膜２をマスクとしてシリコン基板１に対して陽極化成が行われ、アナログ部３１に対応するシリコン基板の表面に多孔質シリコン層３が形成される。
【０１５１】
次いで、図５６に示すように、絶縁性膜２を除去した後、シリコン基板１及び多孔質シリコン層３上にエピタキシャル成長法により、シリコン層４が形成される。
【０１５２】
この後、図５７に示すように、シリコン基板１内に深いトレンチ１８ａが形成される。このトレンチ１８ａは、アナログ部３１となるシリコン層４と多孔質シリコン層３とを取り囲むように形成されている。このトレンチ１８ａは、第１４の実施形態と同様に陽極化成により多孔質シリコン層を形成し、この多孔質シリコン層をエッチングして除去する方法を用いることができる。さらに、ＲＩＥによりトレンチ１８ａを形成することも可能である。続いて、このトレンチ１８ａは埋め込み酸化膜１８により埋め込まれる。次に、通常のＳＴＩプロセスにより、シリコン基板１内の必要な領域にＳＴＩ８が形成される。
【０１５３】
ここで、ロジック部３２内に、例えば図示せぬトレンチキャパシタがある場合は、キャパシタトレンチの形成と同時に深いトレンチ１８ａを形成してもよい。
これらトレンチの形成は、ＲＩＥ又は陽極化成及びエッチングを用いることができる。この後、通常の半導体プロセスにより、ロジック部３２とアナログ部３１に回路素子が形成される。
【０１５４】
上記第１５の実施形態によれば、アナログ部３１は、深いトレンチ１８と多孔質シリコン層３とで囲まれ、ロジック部３２から分離されている。このため、アナログ部３１とロジック部３２との間のクロストーク特性を一層向上できる。
【０１５５】
（第１６の実施形態）
図５８は、本発明の第１６の実施形態を示している。第１６の実施形態は第１５の実施形態を変形したものである。
【０１５６】
図５８において、アナログ部３１に対応するシリコン基板１内には多孔質シリコン層３が形成されている。多孔質シリコン層３上にはシリコン層４が形成されている。このシリコン層４内には、ＳＴＩ８が形成され、このＳＴＩ８で囲まれた領域内にアナログ回路を構成する例えばＮＭＯＳトランジスタＴｒが形成されている。また、多孔質シリコン層３が存在しないロジック部３２において、シリコン基板１内には、ＳＴＩ８が形成され、このＳＴＩ８で囲まれた領域内にロジック回路を構成する例えばＮＭＯＳトランジスタＴｒが形成されている。
【０１５７】
アナログ部３１において、ＳＴＩ８の外側で、多孔質シリコン層３の上には、別の多孔質シリコン層３ｂが形成されている。このため、アナログ回路は、これら多孔質シリコン層３、３ｂにより取り囲まれている。
【０１５８】
図５９乃至図６１は、第１６の実施形態の製造方法を示している。
【０１５９】
図５９は、図５６に示す構造の上に絶縁性膜２を選択的に形成した状態である。この絶縁性膜２には、アナログ回路となる部分を取り囲むように開口部がパターニングされている。この後、シリコン基板１１に対して陽極化成を行われる。
【０１６０】
図６０は、陽極化成によりシリコン基板１内に多孔質シリコン層３ｂを形成した状態を示しており、多孔質シリコン層３の上、且つ周縁部に多孔質シリコン層３ｂが形成されている。
【０１６１】
この後、図６１に示すように、通常のＳＴＩプロセスによりシリコン基板１上の必要な領域にＳＴＩ８が形成される。その後、通常の半導体プロセスにより、ロジック部３２とアナログ部３１に回路素子が形成される。
【０１６２】
上記第１６の実施形態によれば、アナログ回路は多孔質シリコン層３、３ｂにより取り囲まれ、アナログ部３１とロジック部３２とは、多孔質シリコン層３、３ｂにより分離されている。このため、クロストーク特性をさらに向上できる。
【０１６３】
（第１７の実施形態）
図６２乃至図６７は、本発明の第１７の実施形態を示している。第１７の実施形態は、多孔質シリコン層を用いた部分ＳＯＩ基板の製造方法を示している。
【０１６４】
図６２に示すように、陽極化成により、シリコン基板１上に多孔質シリコン層３が形成され、この多孔質シリコン層３の上にエピタキシャル成長法により、シリコン層４が形成されている。シリコン層４の上に選択的に絶縁性膜２が形成されている。この絶縁性膜２は、ＳＯＩ領域となる部分に対応して形成され、その他の部分には形成されていない。この絶縁性膜２としてはレジスト膜でもよい。
【０１６５】
続いて、図６３に示すように、シリコン基板１に対して陽極化成を行うことにより、露出されたシリコン層４内に多孔質シリコン層３に接する別の多孔質シリコン層３ｃが形成される。この後、絶縁性膜２が除去され、多孔質シリコン層３ｃ及びシリコン層４の上に埋め込み絶縁膜となる絶縁膜２０が形成される。
【０１６６】
次に、絶縁膜２０の上に支持基板となるシリコン基板１ａが貼り合わされる。
この後、ウォータージェット等により多孔質シリコン層３、３ｃを除去してシード基板としてのシリコン基板１が剥離される。
【０１６７】
図６４は、シード基板としてのシリコン基板１を剥離した後、上下を反転させた状態を示している。シリコン基板１を剥離した後、熱処理例えば高温の水素アニールを行うことにより、ＳＯＩ層１９（元のシリコン層４）の側面になだらかな順テーパ部１９ａが形成されている。すなわち、この順テーパ部１９ａは、ＳＯＩ層１９の側面が底部から上部に向かってＳＯＩ層１９の内側に傾斜されている。
【０１６８】
この後、図６５に示すように、シリコン基板１ａを軽く酸化することにより、ＳＯＩ層１９の表面に酸化膜２１が形成される。続いて、シリコン基板１ａの全面にレジスト膜が形成される。このレジスト膜はパターニングされ、前記ＳＯＩ層１９及び酸化膜２１がレジスト膜２２により覆われる。このとき、レジスト膜２２は、ＳＯＩ膜１９の順テーパ部１９ａの下端部より外側に若干のマージンが設けられている。
【０１６９】
次に、図６６に示すように、レジスト膜２２をマスクとし、絶縁膜２０がエッチングされる。
【０１７０】
その後、図６７に示すように、レジスト膜２２が剥離され、前処理を行ってエピタキシャル成長法により、支持基板１ａ上にシリコン層４ｃが成長される。
【０１７１】
上記第１７の実施形態によれば、エピタキシャル成長前のＳＯＩ層１９の端部形状に順テーパ部１９ａが形成されている。このため、エピタキシャル成長後、シリコン層４と酸化膜２１の境界部（破線円で示す部分）に異常な形状が生じることがない。したがって、その後の半導体プロセスでトラブルが生じることを防止できる。
【０１７２】
（第１８の実施形態）
図６８乃至図７１は、本発明の第１８の実施形態を示すものであり、部分ＳＯＩ基板の他の製造方法を示している。
【０１７３】
図６８に示すように、シリコン基板１上には埋め込み絶縁膜２０、ＳＯＩ層１９が順次形成され、ＳＯＩ層１９の一部上にマスク材２１が形成されている。このマスク材２１により、ＳＯＩ層１９と埋め込み絶縁膜２０がエッチングされる。図６８において、破線部はエッチングにより除去された部分を示している。
【０１７４】
この後、エピタキシャル成長法によりシリコン基板１上にシリコン層を形成する。
【０１７５】
すると、図６９に示すように、シリコン層４ｃとＳＯＩ層１９、埋め込み絶縁膜２０及びマスク材２１の境界部において、シリコン層４ｃに異常形状部４ｄが形成される。この異常形状部４ｄを残したまま、その後の半導体プロセスを行うと、トラブルが発生する可能性がある。そこで、シリコン層４ｃ上に絶縁性膜からなる第２のマスク材２２が形成される。この第２のマスク材２２は、第１のマスク材２１の上にあっても良く、異常形状部４ｄが露出されていればよい。
【０１７６】
この状態において、陽極化成を行うと、図７０に示すように、露出された異常形状部４ｄにのみ電流が流れ、異常形状部４ｄにのみ多孔質シリコン層３が形成される。
【０１７７】
この後、図７１に示すように、多孔質シリコン層３のみを上述した方法によって選択的にエッチングすることにより、異常形状部４ｄを除去することができる。次いで、異常形状部４ｄを除去したことにより生じた凹部４ｅに例えば酸化膜等を埋め込まれ、この酸化膜が平坦化される。
【０１７８】
上記第１８の実施形態によれば、ＳＩＯ領域とバルク領域の境界に生じた異常形状部４ｄのみを陽極化成により、多孔質シリコン層としている。このため、異常形状部４ｄを容易に除去することができる。したがって、平坦な表面を有する部分ＳＯＩ基板を形成することができるため、その後のプロセスにおいて、トラブルの発生を防止することが可能である。
【０１７９】
尚、上記一部の実施形態において、回路素子としてＮＭＯＳトランジスタを例に説明したが、これに限定されるものではなく、ＰＭＯＳトランジスタやその他の回路とすることも可能である。
【０１８０】
また、上記一部の実施形態（特に第１４の実施形態）において、素子分離用のトレンチを形成する方法として、多孔質シリコン層をエッチングして形成した深い溝に絶縁膜を埋め込む方法を示した。しかし、多孔質シリコン層をエッチングせずにそのまま残して素子分離材料として使用してもよい。この場合、深い素子分離トレンチのみならず、浅いトレンチも含めて多孔質シリコン層で形成することも可能である。これは第１４の実施形態に限らず他の実施形態にも適用可能である。
【０１８１】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【０１８２】
【発明の効果】
以上、詳述したように本発明によれば、中空領域を有する素子を大規模に形成することが可能な半導体装置とその製造方法を提供できる。
【０１８３】
さらに、本発明によれば、システム・オン・チップに適した半導体装置とその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿った断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿った断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】図８に続く製造工程を示す断面図。
【図９】本発明の第２の実施形態を示すものであり、第１の実施形態の他の製造方法を示す断面図。
【図１０】図９に続く製造工程を示す断面図。
【図１１】図１０に続く製造工程を示す断面図。
【図１２】図１１に続く製造工程を示す断面図。
【図１３】本発明の第３の実施形態に係る半導体装置を示す平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿った断面図。
【図１５】本発明の第４の実施形態に係る半導体装置を示す断面図。
【図１６】本発明の第４の実施形態に係る半導体装置の製造方法を示す断面図。
【図１７】図１６に続く製造工程を示す断面図。
【図１８】図１７に続く製造工程を示す断面図。
【図１９】図１８に続く製造工程を示す断面図。
【図２０】図１９に続く製造工程を示す断面図。
【図２１】図２０に続く製造工程を示す断面図。
【図２２】図２１に続く製造工程を示す断面図。
【図２３】本発明の第５の実施形態に係る半導体装置を示す断面図。
【図２４】本発明の第５の実施形態に係る半導体装置の製造方法を示す断面図。
【図２５】図２４に続く製造工程を示す断面図。
【図２６】図２５に続く製造工程を示す断面図。
【図２７】図２６に続く製造工程を示す断面図。
【図２８】本発明の第６の実施形態に係る半導体装置を示す断面図。
【図２９】本発明の第６の実施形態に係る半導体装置の製造方法を示す断面図。
【図３０】図２９に続く製造工程を示す断面図。
【図３１】図３０に続く製造工程を示す断面図。
【図３２】本発明の第７の実施形態に係る半導体装置を示す断面図。
【図３３】本発明の第８の実施形態に係る半導体装置を示す断面図。
【図３４】本発明の第９の実施形態に係る半導体装置を示す断面図。
【図３５】本発明の第７の実施形態に係る半導体装置の製造方法を示す断面図。
【図３６】図３５に続く製造工程を示す断面図。
【図３７】図３６に続く製造工程を示す断面図。
【図３８】本発明の第１０の実施形態に係る半導体装置を示す断面図。
【図３９】本発明の第１０の実施形態に係る半導体装置の製造方法を示す断面図。
【図４０】図３９に続く製造工程を示す断面図。
【図４１】本発明の第１１の実施形態に係る半導体装置を示す断面図。
【図４２】本発明の第１１の実施形態に係る半導体装置の製造方法を示す断面図。
【図４３】本発明の第１２の実施形態に係る半導体装置を示す断面図。
【図４４】本発明の第１２の実施形態に係る半導体装置の製造方法を示す断面図。
【図４５】図４４に続く製造工程を示す断面図。
【図４６】本発明の第１３の実施形態に係る半導体装置を示す断面図。
【図４７】本発明の第１３の実施形態に係る半導体装置の製造方法を示す断面図。
【図４８】図４７に続く製造工程を示す断面図。
【図４９】図４８に続く製造工程を示す断面図。
【図５０】本発明の第１４の実施形態に係る半導体装置を示す断面図。
【図５１】本発明の第１４の実施形態に係る半導体装置の製造方法を示す断面図。
【図５２】図５１に続く製造工程を示す断面図。
【図５３】図５２に続く製造工程を示す断面図。
【図５４】本発明の第１５の実施形態に係る半導体装置を示す断面図。
【図５５】本発明の第１５の実施形態に係る半導体装置の製造方法を示す断面図。
【図５６】図５５に続く製造工程を示す断面図。
【図５７】図５６に続く製造工程を示す断面図。
【図５８】本発明の第１６の実施形態に係る半導体装置を示す断面図。
【図５９】本発明の第１６の実施形態に係る半導体装置の製造方法を示す断面図。
【図６０】図５９に続く製造工程を示す断面図。
【図６１】図６０に続く製造工程を示す断面図。
【図６２】本発明の第１７の実施形態に係る半導体装置の製造方法を示す断面図。
【図６３】図６２に続く製造工程を示す断面図。
【図６４】図６３に続く製造工程を示す断面図。
【図６５】図６４に続く製造工程を示す断面図。
【図６６】図６５に続く製造工程を示す断面図。
【図６７】図６６に続く製造工程を示す断面図。
【図６８】本発明の第１８の実施形態に係る半導体装置の製造方法を示す断面図。
【図６９】図６８に続く製造工程を示す断面図。
【図７０】図６９に続く製造工程を示す断面図。
【図７１】図７０に続く製造工程を示す断面図。
【符号の説明】
１…シリコン基板、
４…シリコン層、
４ａ…開口部、
４ｂ、４ｃ…シリコン層、
４ｄ…異常形状部、
４ｅ…凹部、
５…中空領域、
６…埋め込み膜、
７…シリコン柱、
８…ＳＴＩ、
８ａ…埋め込み酸化膜、
１０…Ｐ型ボディ部、
１１，１２…ソース・ドレイン領域、
１９…ＳＯＩ層、
２０…埋め込み絶縁膜、
Ｔｒ…ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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