【手続補正書】
【提出日】平成25年11月18日(2013.11.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）であって、該ＩＣは、
第１のクロック信号を受信するように連結されたスプリッタ回路であって、該スプリッタ回路は、該第１のクロック信号に基づいて第２のクロック信号および第３のクロック信号を発生させ、該スプリッタは、該第１のクロック信号を受信するように連結されたパスゲートを備え、該パスゲートは、該第２のクロック信号を発生させる、スプリッタ回路と、
該第２のクロック信号を受信するように連結された第１の遅延回路であって、該第１の遅延回路は、該第２のクロック信号の遅延したバージョンを発生させる、第１の遅延回路と、
該第３のクロック信号を受信するように連結された第２の遅延回路であって、該第２の遅延回路は、該第３のクロック信号の遅延したバージョンを発生させる、第２の遅延回路と、
該第２および第３のクロック信号の該遅延したバージョンを受信するように連結された補正器回路であって、該補正器回路は、該第１のクロック信号に対して修正されたデューティサイクルを有するクロック出力信号を発生させる、補正器回路と
を備える、ＩＣ。
【請求項２】
複数の前記補正器回路の各々から前記クロック出力信号を受信するように連結された第１のセレクタ回路であって、該第１のセレクタ回路は、該複数の補正器回路のうちの１つから、第１の補正されたクロック出力信号を選択および出力する、第１のセレクタ回路と、
該複数の補正器回路の各々から該クロック出力信号を受信するように連結された第２のセレクタ回路であって、該第２のセレクタ回路は、該複数の補正器回路のうちの別の１つから、第２の補正されたクロック出力信号を選択および出力する、第２のセレクタ回路と
をさらに備える、請求項１に記載のＩＣ。
【請求項３】
前記第２の補正されたクロック出力信号は、前記出力された第１の補正されたクロック出力信号の位相シフトしたバージョンである、請求項２に記載のＩＣ。
【請求項４】
前記第１の補正されたクロック出力信号および前記第２の補正されたクロック出力信号は、位相整列から実質的に９０度外れている、請求項２に記載のＩＣ。
【請求項５】
前記第１および第２の補正されたクロック出力信号を受信するように連結された複数のストレージ回路をさらに備え、該複数のストレージ回路は、該第１および第２の補正されたクロック出力信号のエッジを遷移させることによってトリガされる、請求項２に記載のＩＣ。
【請求項６】
前記補正器回路は、ＳＲラッチを備える、請求項１に記載のＩＣ。
【請求項７】
前記スプリッタ回路は、前記第１のクロック信号を受信するように連結されたインバータを備え、該インバータは、前記第３のクロック信号を発生させ、該第３のクロック信号は、前記第２のクロック信号の反転したバージョンである、請求項１に記載のＩＣ。
【請求項８】
前記第１および第２の遅延回路は各々、直列に連結された複数のバッファを含む、請求項１に記載のＩＣ。
【請求項９】
デューティサイクル補正器回路であって、該回路は、
第１のクロック信号を受信するように連結された第１のパルス発生器回路であって、該第１のパルス発生器回路は、該第１のクロック信号に基づいて第１のパルス信号を発生させる、第１のパルス発生器回路と、
第２のクロック信号を受信するように連結された第２のパルス発生器回路であって、該第２のパルス発生器回路は、該第２のクロック信号に基づいて第２のパルス信号を発生させる、第２のパルス発生器回路と、
該第１および第２のパルス信号を受信するように連結されたラッチであって、該ラッチは、クロック入力信号に対して修正されたデューティサイクルを有するクロック出力信号を発生させる、ラッチと
を備える、回路。
【請求項１０】
前記クロック入力信号を受信するように連結されたスプリッタ回路であって、該スプリッタ回路は、該クロック入力信号を第３のクロック信号と第４のクロック信号とに分割する、スプリッタ回路と、
該第３および第４のクロック信号の各々を受信するように連結された遅延連鎖回路であって、該遅延連鎖回路は、該第３および第４のクロック信号の各々に対して遅延したバージョンを前記第１および第２のクロック信号としてそれぞれ発生させる、遅延連鎖回路と
をさらに備える、請求項９に記載のＩＣ。
【請求項１１】
前記遅延回路は、直列に連結された複数のバッファと、該複数のバッファの各々から出力を受信するように連結されたセレクタ回路とを備える、請求項１０に記載のＩＣ。
【請求項１２】
前記第２のクロック信号は、前記第１のクロック信号の反転したバージョンである、請求項９に記載のＩＣ。
【請求項１３】
前記第１のパルス信号は、前記ラッチをセットし、前記第２のパルス信号は、該ラッチをリセットする、請求項９に記載のＩＣ。
【請求項１４】
前記第１および第２のパルス発生器回路は各々、
前記第１または第２のクロック信号のうちの１つを受信するように連結された設定可能遅延連鎖回路と、
該設定可能遅延連鎖の出力に連結されたインバータと、
該インバータの出力、および該第１または第２のクロック信号のうちの１つに連結された論理ゲートと
を備え、それにより、前記第１および第２のパルス発生器の各々は、前記クロック入力信号のパルスよりも小さい幅を有するパルスを発生させる、請求項９に記載のＩＣ。
【請求項１５】
前記設定可能遅延連鎖回路は、前記第１および第２のパルス信号の幅を制御する、請求項１４に記載のＩＣ。
【請求項１６】
集積回路（ＩＣ）を動作させる方法であって、該方法は、
第１のクロック信号を分割することであって、それにより、第２および第３のクロック信号を発生させる、ことと、
該第２および第３のクロック信号に遅延を適用することであって、それにより、該第２および第３のクロック信号の遅延したバージョンを発生させる、ことと、
該第２のクロック信号の該遅延したバージョンに基づいて第１のパルス信号を発生させることであって、該第１のパルス信号は、該第２のクロック信号の遷移に従って第１の論理レベルから第２の論理レベルまで遷移する、ことと、
該第３のクロック信号の該遅延したバージョンに基づいて第２のパルス信号を発生させることであって、該第２のパルス信号は、該第３のクロック信号の遷移に従って該第１の論理レベルから該第２の論理レベルまで遷移する、ことと、
該第１のクロック信号に対して修正されたデューティサイクルを有するクロック出力信号を発生させることであって、該クロック出力信号は、該第１のクロック信号の位相シフトしたバージョンである、ことと
を含む、方法。
【請求項１７】
前記第１のパルス信号の幅は、前記第２のクロック信号の幅の半分未満である、請求項１６に記載の方法。
【請求項１８】
前記クロック出力信号の立ち上がりエッジは、前記第１のパルス信号の立ち上がりエッジと実質的に同時に生じ、該出力クロック信号の立ち下がりエッジは、前記第２のパルス信号の立ち上がりエッジと実質的に同時に生じる、請求項１６に記載の方法。
【請求項１９】
前記第３のクロック信号は、前記第２のクロック信号の反転したバージョンである、請求項１６に記載の方法。
【請求項２０】
前記第１および第２のパルス信号を発生させることは、前記第２のクロック信号が、前記第１の論理レベルから前記第２の論理レベルまで遷移するときに、ラッチをセットすることと、前記第３のクロック信号が、該第１の論理レベルから該第２の論理レベルまで遷移するときに、該ラッチをリセットすることとを含む、請求項１６に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の他の側面は、本発明の原理の一例として示される添付図面に関連してなされる、以下の発明を実施するための形態から明らかになるであろう。
本願明細書は、例えば、以下の項目も提供する。
（項目１）
集積回路（ＩＣ）であって、該ＩＣは、
第１のクロック信号を受信するように連結されるスプリッタ回路であって、該スプリッタ回路は、該第１のクロック信号に基づいて第２のクロック信号および第３のクロック信号を発生させる、スプリッタ回路と、
該第２のクロック信号を受信するように連結される第１の遅延回路であって、該第１の遅延回路は、該第２のクロック信号の遅延したバージョンを発生させる、第１の遅延回路と、
該第３のクロック信号を受信するように連結される第２の遅延回路であって、該第２の遅延回路は、該第３のクロック信号の遅延したバージョンを発生させる、第２の遅延回路と、
該第２および第３のクロック信号の該遅延したバージョンを受信するように連結される補正器回路であって、該補正器回路は、該第１のクロック信号に対して修正されたデューティサイクルを有するクロック出力信号を発生させる、補正器回路と
を備える、ＩＣ。
（項目２）
複数の前記補正器回路の各々から前記クロック出力信号を受信するように連結される第１のセレクタ回路であって、該第１のセレクタ回路は、該複数の補正器回路のうちの１つから、第１の補正されたクロック出力信号を選択および出力する、第１のセレクタ回路と、
該複数の補正器回路の各々から該クロック出力信号を受信するように連結される第２のセレクタ回路であって、該第２のセレクタ回路は、該複数の補正器回路のうちの別の１つから、第２の補正されたクロック出力信号を選択および出力する、第２のセレクタ回路と
をさらに備える、項目１に記載のＩＣ。
（項目３）
前記第２の補正されたクロック出力信号は、前記出力された第１の補正されたクロック出力信号の位相シフトしたバージョンである、項目２に記載のＩＣ。
（項目４）
前記第１の補正されたクロック出力信号および前記第２の補正されたクロック出力信号は、位相整列から実質的に９０度外れている、項目２に記載のＩＣ。
（項目５）
前記第１および第２の補正されたクロック出力信号を受信するように連結される複数のストレージ回路をさらに備え、該複数のストレージ回路は、該第１および第２の補正されたクロック出力信号のエッジを遷移させることによってトリガされる、項目２に記載のＩＣ。
（項目６）
前記補正器回路は、ＳＲラッチを備える、項目１に記載のＩＣ。
（項目７）
前記スプリッタ回路は、
前記第１のクロック信号を受信するように連結されるパスゲートであって、該パスゲートは、前記第２のクロック信号を発生させる、パスゲートと、
該第１のクロック信号を受信するように連結されるインバータであって、該インバータは、前記第３のクロック信号を発生させ、該第３のクロック信号は、該第２のクロック信号の反転したバージョンである、インバータと
を備える、項目１に記載のＩＣ。
（項目８）
前記第１および第２の遅延回路は各々、直列に接続された複数のバッファを含む、項目１に記載のＩＣ。
（項目９）
デューティサイクル補正器回路であって、該回路は、
第１のクロック信号を受信するように連結される第１のパルス発生器回路であって、該第１のパルス発生器回路は、該第１のクロック信号に基づいて第１のパルス信号を発生させる、第１のパルス発生器回路と、
第２のクロック信号を受信するように連結される第２のパルス発生器回路であって、該第２のパルス発生器回路は、該第２のクロック信号に基づいて第２のパルス信号を発生させる、第２のパルス発生器回路と、
該第１および第２のパルス信号を受信するように連結されるラッチであって、該ラッチは、クロック入力信号に対して修正されたデューティサイクルを有するクロック出力信号を発生させる、ラッチと
を備える、回路。
（項目１０）
前記クロック入力信号を受信するように連結されるスプリッタ回路であって、該スプリッタ回路は、該クロック入力信号を第３のクロック信号と第４のクロック信号とに分割する、スプリッタ回路と、
該第３および第４のクロック信号の各々を受信するように連結される遅延連鎖回路であって、該遅延連鎖回路は、該第３および第４のクロック信号の各々に対して遅延したバージョンを前記第１および第２のクロック信号としてそれぞれ発生させる、遅延連鎖回路と
をさらに備える、項目９に記載のＩＣ。
（項目１１）
前記遅延回路は、直列に連結された複数のバッファと、該複数のバッファの各々から出力を受信するように連結されるセレクタ回路とを備える、項目１０に記載のＩＣ。
（項目１２）
前記第２のクロック信号は、前記第１のクロック信号の反転したバージョンである、項目９に記載のＩＣ。
（項目１３）
前記第１のパルス信号は、前記ラッチをセットし、前記第２のパルス信号は、該ラッチをリセットする、項目９に記載のＩＣ。
（項目１４）
前記第１および第２のパルス発生器回路は各々、
前記第１または第２のクロック信号のうちの１つを受信するように連結される設定可能遅延連鎖回路と、
該設定可能遅延連鎖の出力に連結されるインバータと、
該インバータの出力、および該第１または第２のクロック信号のうちの１つに連結される論理ゲートと
を備え、それにより、前記第１および第２のパルス発生器の各々は、前記クロック入力信号のパルスよりも小さい幅を有するパルスを発生させる、項目９に記載のＩＣ。
（項目１５）
前記設定可能遅延連鎖回路は、前記第１および第２のパルス信号の幅を制御する、項目１４に記載のＩＣ。
（項目１６）
集積回路（ＩＣ）を動作させる方法であって、該方法は、
第１のクロック信号を分割することであって、それにより、第２および第３のクロック信号を発生させる、ことと、
該第２および第３のクロック信号に遅延を適用することであって、それにより、該第２および第３のクロック信号の遅延したバージョンを発生させる、ことと、
該第２のクロック信号の該遅延したバージョンに基づいて第１のパルス信号を発生させることであって、該第１のパルス信号は、該第２のクロック信号の遷移に従って第１の論理レベルから第２の論理レベルまで遷移する、ことと、
該第３のクロック信号の該遅延したバージョンに基づいて第２のパルス信号を発生させることであって、該第２のパルス信号は、該第３のクロック信号の遷移に従って該第１の論理レベルから該第２の論理レベルまで遷移する、ことと、
該第１のクロック信号に対して修正されたデューティサイクルを有するクロック出力信号を発生させることと
を含む、方法。
（項目１７）
前記第１のパルス信号の幅は、前記第２のクロック信号の幅の半分未満である、項目１６に記載の方法。
（項目１８）
前記クロック出力信号の立ち上がりエッジは、前記第１のパルス信号の立ち上がりエッジと実質的に同時に生じ、該出力クロック信号の立ち下がりエッジは、前記第２のパルス信号の立ち上がりエッジと実質的に同時に生じる、項目１６に記載の方法。
（項目１９）
前記クロック出力信号は、前記第１のクロック信号の位相シフトしたバージョンである、項目１６に記載の方法。
（項目２０）
前記第３のクロック信号は、前記第２のクロック信号の反転したバージョンである、項目１６に記載の方法。
（項目２１）
前記第１および第２のパルス信号を発生させることは、前記第２のクロック信号が、前記第１の論理レベルから前記第２の論理レベルまで遷移するときに、ラッチをセットすることと、前記第３のクロック信号が、該第１の論理レベルから該第２の論理レベルまで遷移するときに、該ラッチをリセットすることとを含む、項目１６に記載の方法。