【事件の表示】
　平成　４年特許願第２１６４３８号「データ処理システムにおける漸進的にプログラム可能な不揮発性メモリおよびその漸進的なプログラム方法」拒絶査定に対する審判事件［平成　５年　７月３０日出願公開、特開平　５−１８９９８７］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は平成４年７月２２日（パリ条約による優先権主張１９９１年８月２日、アメリカ合衆国）の出願であって、その請求項２に係る発明（以下、「本願発明」という。）は、平成１５年１０月２１日付けの手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項２に記載された、
　「不揮発性メモリであって、
　アドレスバス、
　データバス、
　第１のメモリアドレスを介してアクセスされる第１の記憶回路であって、該第１の記憶回路は前記データバスに結合されているもの、
　前記第１のメモリアドレスを介してアクセスされる第２の記憶回路であって、該第２の記憶回路は前記データバスに結合されているもの、および
　前記アドレスバスに、および前記第１および第２の記憶回路に結合された回路手段であって、該回路手段はメモリアクセスの間に前記第１のメモリアドレスを受けかつ前記メモリアクセスが読み出しアクセスである場合に前記第１の記憶回路を選択し、該回路手段は前記第１のメモリアドレスを受けかつ前記メモリアクセスが書き込みアクセスである場合に前記第２の記憶回路を選択し、かつ前記回路手段は前記第２の記憶回路に書き込みが行なわれた後に読み出しアクセスが行なわれた場合には前記第２の記憶回路を選択するもの、
　を具備することを特徴とする不揮発性メモリ。」
にあると認める。
　
２．引用例に記載の発明
　これに対して、当審における、平成１５年４月１５日付けで通知した拒絶の理由に引用された、欧州特許出願公開第４３８０５０号明細書（平成３年７月２４日出願公開、以下「引用例１」という。）には、図面と共に次の事項が記載されている。
　
　１）「 Fig.4 is a block diagram showing the entire arrangement of a nonvolatile semiconductor memory system using the EPROM circuit shown in Fig.1　・・・　In the embodiment, however, seven out of the eight banks are used in data write and read operations.」（第４欄第３５行目乃至第５０行目）
（訳：図４は、図１のＥＰＲＯＭ回路を用いた、不揮発性性半導体メモリシステム全体のブロック図である。図４において、ＥＰＲＯＭ集積回路２０は単一チップ上に図１のＥＰＲＯＭ回路を集積することにより得られる。ＥＰＲＯＭ集積回路２０は８つのバンクを有し、１３ビットのアドレス入力信号Ａ０−Ａ１２のうちの３ビットの信号であるＡ１０、Ａ１１、Ａ１２の組合せに基づいてアドレス指定される。記憶容量が前記のように、６５，５３６ビットの時、１つのバンク記憶容量は１，０２４（１Ｋ）ワードである。しかしながら、実施例では８つのバンクのうち７つがデータの読み書き操作に使用される。）
　
　２）「Note that address signals externally supplied to the memory system shown in Fig.4 in a normal data write or read mode are only 10-bit address signals A0 to A9 required to designate 1,024 (1k) words of one bank.  The upper 3-bit address signals A10,A11,and A12 are generated in the system as will be described later.」（第５欄第１６行目乃至第２２行目）
（訳：図４のメモリシステムに外部から与えられるアドレス信号は、通常のデータ読み書きモードでは、１バンクの１０２４（１ｋ）ワードを指定するのに必要とされるＡ０〜Ａ９の１０ビットアドレスであることに注意されたい。上位の３ビットアドレス信号Ａ１０、Ａ１１、Ａ１２は後述するようにシステム内で生成される。）
　
　３）「A bank switching controller 25 has a function of controlling switching between banks for performing write/read operations for the EPROM integrated circuit 20 in accordance with the number of program (data) write operations performed for the circuit 20.　・・・　In a data read operation in which the output enabale signal OE goes active after the chip enable signal CE goes active, address designation is performed for the banks in the EEPROM integrated circuit 20 in accordance with the contents of the write number storage area 21.」（第５欄第３３行目乃至第５１行目）
（訳：バンク切替コントローラ２５は、バンク間の切替を制御する機能を有し、回路２０のプログラム（データ）書き込み操作の回数に従ってＥＰＲＯＭ集積回路２０の読み書き操作を実行する。
　即ち、データ書込みモードで、チップイネーブル信号ＣＥがアクティブになった後に、プログラム信号ＰＧＭがアクティブになると、アドレス指定回路２０の書込み回数記憶エリア２１の内容に従って、ＥＰＲＯＭ集積回路２０の未書込みのバンクへのアドレス指定が実行され、そして、バンクへのデータ書込み操作が実行された後に、エリア２１の内容が更新される。
　データ読出し操作では、チップイネーブル信号ＣＥがアクティブになった後に、出力イネーブル信号がアクティブになると、書込み回数記憶エリア２１の内容に従ってＥＥＰＲＯＭ集積回路２０内のバンクへのアドレス指定が実行される。）
　
　４）「The data write operation is performed as follows.　・・・　That is, the stored contents in the write number storage area 21 obtained when the first data write operation is completed are changed to 00000001 as shown in fig.6B.」（第６欄第４７行目乃至第７欄第３７行目）
（訳：データ書込み操作は次のように実行される。まずエンコーダ２７で、書込み回数レジスタに記憶された８ビットデータが３ビット信号にエンコードされる。ここで、エンコード２７でエンコードされた３ビット信号をＷＲと、エンコード前の８ビットデータをＷＷとする。アドレスバッファ２８は書き込み操作のため、３ビットシグナルＷＲをＡ１０、Ａ１１、Ａ１２として、外部入力の１０ビットアドレスＡ０〜Ａ１０の上位側に加え、そして、得られた信号をＥＰＲＯＭ集積回路２０に与える。
　８ビットの書込みデータがＥＰＲＯＭ集積回路２０に、データ書込み回路中のデータＩ／Ｏバッファ２４を介して与えられるので、このデータは１３ビットアドレス信号によりアドレス指定されたＥＰＲＯＭ集積回路２０の特定のバンクに書き込まれる。
　例えば最初の操作では、書込み回数記憶エリアに記憶された記憶内容は６Ａ図に示されるように”００００００００”である。
　エリア２１の内容が書込み回数レジスタ２６に格納された後、書込み回数レジスタ２６の内容はエンコーダ２７によってエンコードされ３ビット信号Ａ１０、Ａ１１、Ａ１２は”０００”として得られる。その後、エンコーダ２７からの３ビット出力Ａ１０，Ａ１１、Ａ１２”０００”は外部入力アドレスＡ０〜Ａ９の上位に加えられるので、ＥＰＲＯＭ集積回路２０内のＡ１０、Ａ１１、Ａ１２が”０００”に対応する１つのバンクへの書き込み操作がスタートする。
　このデータ書き込み操作は、１６進表現でのアドレス（００００Ｈ）〜（０３ＦＦＨ）の１０２４ワードの範囲内で実行される。
　上記バンクへの書込み操作の最後のドレスが検出されると、書込み回数更新回路２９は、書込み回数レジスタ２６のレベル”０”を有しているビット列のＬＳＢのレベルをレベル”１”に更新する（ＷＷ＜−ＷＷ＋１）。
　その後、書込み回数更新回路２９の内容が集積回路２０に、データＩ／Ｏバッファ２４を経由して供給される。その間に、アドレスジェネレータ３０は書込み回数記憶エリア２１をアドレス指定するためのアドレス信号を生成し、ＥＰＲＯＭ集積回路２０へ供給する。その結果、書き込み操作が書込み回数記憶エリア２１に対して実行され、一連の書き込み操作が完了する。
　即ち、最初のデータ書き込み操作が終了した後に得られる書込み回数記憶エリア２１の記憶内容は、６Ｂ図に示すように”０００００００１”に変更される。）
　
　５）「After the chip enable signal CE goes active , if not the program signal PGM but the output enable signal OE goes active, a read mode is set.　・・・　When the last address of the data read operation for the above bank is detected the read operation is completed.」（第７欄第３８行目乃至第８欄第１０行目。なお、第４８行目の「for a write operation」は「for a read operation」の誤記である。）
（訳：チップイネーブル信号がアクティブになった後、もしプログラム信号ＰＧＭではなく、出力イネーブル信号ＯＥがアクティブになったならば、読出しモードがセットされる。この場合、データ読出し操作を実行するためにＥＰＲＯＭ集積回路２０の１つのバンクが選択される。
　まず、書込み回数レジスタ２６に格納された８ビットデータが、エンコーダ２７により３ビット信号にエンコードされる。続いて、バッファ２８は３３ビット信号ＷＲをＡ１０、Ａ１１，Ａ１２として、外部入力の１０ビットアドレス信号Ａ０〜Ａ９に書き込み操作（「読出し操作」の誤記である。）のために加えて、得られた信号をＥＰＲＯＭ集積回路２０へ供給する。
　この場合、最初の書き込み操作が実行された後に得られる、書込み回数記憶エリア２１に記憶された内容は”０００００００１”である。エリア２１の内容が書込み回数レジスタ２６に記憶された後、レジスタの内容はエンコーダ２７でエンコードされる。この場合、書き込み操作とは異なり、３ビット信号Ａ１０、Ａ１１、Ａ１２は”０００”として得られる。エンコーダ２７はデータ書込みモードと読出しモードで異なる出力を供給することに注意されたい。
　その後、エンコーダ２７からのＡ１０，Ａ１１、Ａ１２の３ビット出力”０００”は外部入力アドレスの上位の位置に加えられるので、Ａ１０，Ａ１１、Ａ１２が”０００”に対応するＥＰＲＯＭ集積回路２０の一つのバンクに対するデータ読出し操作がスタートする。上記のバンクのデータ書き込み操作の最後のアドレスが検出されると、読出し操作が完了する。）
　
　６）「In the second write operation, the data 00000001 read out from the write number storage area 21 when the operation is started is stored in the write number register 26.　・・・　In addition, when a read operation is to be performed after the second data write operation is performed, since the read addresses are supplied to the EPROM integrated circuit 20 within the range of (0400H) to (07FFH) as described above, an area corresponding to the addresses (000H) to (03FFH) subjected to the first write operation is not accessed.」（第８欄第１１行目乃至第３３行目。なお、第１６行目乃至第１７行目の「read address signals」は、「write address shignal」の誤記である。）
（訳：２回目の書き込み操作では、操作がスタートしたときに書込み回数記憶エリア２１から読み出されたデータ”０００００００１”は、書込み回数レジスタ２６に記憶される。エンコーダ２７からのＡ１０、Ａ１１、Ａ１２の３ビット出力”００１”は、システムに供給される読出し（「書込み」の誤記である）アドレス信号Ａ０〜Ａ９上位位置に加えられるので、データ書込み操作は１６進表現の（０４００Ｈ）〜（０７ＦＦＨ）の１０２４ワードの範囲で実行される。２度目のデータ書き込み操作が実行された後、書込み回数レジスタ２６の８ビットのうち書込み状態になっている数が１増加され、データ書込み回数エリア２１の状態が６Ｃ図に示すように、それ以降”００００００１１”に更新される。
　加えて、２度目のデータ書き込み操作が実行された後に読出し操作が実行されるとき、読出しアドレスはＥＰＲＯＭ集積回路２０へ、（０４００Ｈ）〜（０７ＦＦＨ）の範囲で上述したように供給されるので、最初の書込み操作に使われたアドレス（００００Ｈ）〜（０３ＦＦＨ）に対応するエリアはアクセスされない。）
　
　上記記載１）のとおり、引用例１には不揮発性半導体メモリシステムが記載されている。
　上記記載４）からみて、引用例１のメモリシステムは、外部入力アドレスＡ０〜Ａ９及び３ビット信号Ａ１０，Ａ１１，Ａ１２が与えられ、該３ビット信号が”０００”のとき、ＥＰＲＯＭ集積回路のアドレス（００００Ｈ）〜（０３ＦＦＨ）にアクセスしている。
　上記記載６）からみて、引用例１のメモリシステムは、外部入力アドレスＡ０〜Ａ９及び３ビット信号Ａ１０，Ａ１１，Ａ１２が与えられ、該３ビット信号が”００１”のとき、ＥＰＲＯＭ集積回路のアドレス（０４００Ｈ）〜（０７ＦＦＨ）にアクセスしいる。
　上記記載３）からみて、バンク切替コントローラ２５は、バンク間の切替を制御する機能を有し、回路２０のプログラム（データ）書き込み操作の回数に従ってＥＰＲＯＭ集積回路２０の読み書き操作のためアドレス指定を実行している。
　そして具体的なアドレス指定としては、上記記載５）からみて、読出しモードがセットされ、外部入力アドレスＡ０〜Ａ９を受け、３ビット信号が”０００”の時ＥＰＲＯＭ集積回路のアドレス（００００Ｈ）〜（０３ＦＦＨ）にアクセスしており、さらに、上記記載６）からみて、書き込み操作の際に外部入力アドレスＡ０〜Ａ９を受け、３ビット信号が”００１”の時ＥＰＲＯＭ集積回路のアドレス（０４００Ｈ）〜（０７ＦＦＨ）にアクセスし、書き込み操作が実行された後に読出し操作が実行されるとき、アドレス（０４００Ｈ）〜（０７ＦＦＨ）にアクセスしている。
　また、図４からみて、バンク切替コントローラ２５とＥＰＲＯＭ集積回路２０とが結合されている、即ち、バンク切替コントローラはアドレス（００００Ｈ）〜（０３ＦＦＨ）の領域及びアドレス（０４００Ｈ）〜（０７ＦＦＨ）の領域と結合されていることは明らかである。
　したがって引用例１には、
　「不揮発性半導体メモリシステムであって、
　外部入力アドレスＡ０〜Ａ９及び３ビット信号Ａ１０，Ａ１１，Ａ１２が与えられ、該３ビット信号が０００のときアクセスされるＥＰＲＯＭ集積回路のアドレス（００００Ｈ）〜（０３ＦＦＨ）の領域と、
　外部入力アドレスＡ０〜Ａ９及び３ビット信号Ａ１０，Ａ１１，Ａ１２が与えられ、該３ビット信号が００１のときアクセスされるＥＰＲＯＭ集積回路のアドレス（０４００Ｈ）〜（０７ＦＦＨ）の領域と、
　前記ＥＰＲＯＭ集積回路のアドレス（００００Ｈ）〜（０３ＦＦＨ）の領域および（０４００Ｈ）〜（０７ＦＦＨ）の領域に結合されたバンク切替コントローラであって、
　該バンク切替コントローラは、読出しモードがセットされ、外部入力アドレスＡ０〜Ａ９を受け、３ビット信号が”０００”の時ＥＰＲＯＭ集積回路のアドレス（００００Ｈ）〜（０３ＦＦＨ）をアドレス指定し、
　該バンク切替コントローラは、書き込み操作の際に外部入力アドレスＡ０〜Ａ９を受け、３ビット信号が”００１”の時ＥＰＲＯＭ集積回路のアドレス（０４００Ｈ）〜（０７ＦＦＨ）をアドレス指定し、
　かつ、該バンク切替コントローラは前記書き込み操作が実行された後に読出し操作が実行されるとき、アドレス（０４００Ｈ）〜（０７ＦＦＨ）をアドレス指定するもの、を具備することを特徴とする不揮発性半導体メモリシステム。」（以下、「引用例１に記載された発明」という。）が記載されている。
　
３．対比
　本願発明と引用例１に記載された発明を対比する。
　引用例１に記載された発明の「不揮発性半導体メモリシステム」は本願発明の「不揮発性メモリ」に相当する。
　引用例１に記載された発明の「外部入力アドレスＡ０〜Ａ９」は、不揮発性半導体メモリシステムに対する外部入力であり、本願発明の「第１のメモリアドレス」に相当し、引用例１に記載された発明の「アドレス（００００Ｈ）〜（０３ＦＦＨ）の領域」はＥＰＲＯＭ集積回路に物理的な記憶回路として存在することは明らかであるから、本願発明の「第１の記憶回路」に相当する。したがって、引用例１に記載された発明の「外部入力アドレスＡ０〜Ａ９及び３ビット信号Ａ１０，Ａ１１，Ａ１２が与えられ、該３ビット信号が０００のときアクセスされるＥＰＲＯＭ集積回路のアドレス（００００Ｈ）〜（０３ＦＦＨ）の領域」は、本願発明の「第１のメモリアドレスを介してアクセスされる第１の記憶回路」に相当する。
　同様に、引用例１に記載された発明の「外部入力アドレスＡ０〜Ａ９及び３ビット信号Ａ１０，Ａ１１，Ａ１２が与えられ、該３ビット信号が００１のときアクセスされるＥＰＲＯＭ集積回路のアドレス（０４００Ｈ）〜（０７ＦＦＨ）の領域」は、本願発明の「前記第１のメモリアドレスを介してアクセスされる第２の記憶回路」に相当する。
　引用例１に記載された発明の「バンク切替コントローラ」は、本願発明の「回路手段」に相当し、引用例１に記載された発明の「読出しモードがセットされ」るということは、本願発明の「メモリアクセスが読出しアクセスである場合」と同義であり、引用例１に記載された発明の「書き込み操作の際」は、本願発明の「メモリアクセスが書込みアクセスである場合」と同義であり、引用例１に記載された発明のアドレス指定することと、本願発明の記憶回路を選択することは実質的に同内容である。よって、引用例１に記載された発明の「前記ＥＰＲＯＭ集積回路のアドレス（００００Ｈ）〜（０３ＦＦＨ）の領域および（０４００Ｈ）〜（０７ＦＦＨ）の領域に結合されたバンク切替コントローラであって、該バンク切替コントローラは、読出しモードがセットされ、外部入力アドレスＡ０〜Ａ９を受け、３ビット信号が”０００”の時ＥＰＲＯＭ集積回路のアドレス（００００Ｈ）〜（０３ＦＦＨ）をアドレス指定し、該バンク切替コントローラは、書き込み操作の際に外部入力アドレスＡ０〜Ａ９を受け、３ビット信号が”００１”の時ＥＰＲＯＭ集積回路のアドレス（０４００Ｈ）〜（０７ＦＦＨ）をアドレス指定し、かつ、該バンク切替コントローラは前記書き込み操作が実行された後に読出し操作が実行されるとき、アドレス（０４００Ｈ）〜（０７ＦＦＨ）をアドレス指定するもの」は、本願発明の「前記第１および第２の記憶回路に結合された回路手段であって、該回路手段はメモリアクセスの間に前記第１のメモリアドレスを受けかつ前記メモリアクセスが読み出しアクセスである場合に前記第１の記憶回路を選択し、該回路手段は前記第１のメモリアドレスを受けかつ前記メモリアクセスが書き込みアクセスである場合に前記第２の記憶回路を選択し、かつ前記回路手段は前記第２の記憶回路に書き込みが行なわれた後に読み出しアクセスが行なわれた場合には前記第２の記憶回路を選択するもの」に相当する。
　したがって両者は、
　「不揮発性メモリであって、
　第１のメモリアドレスを介してアクセスされる第１の記憶回路と、
　前記第１のメモリアドレスを介してアクセスされる第２の記憶回路と、
　前記第１および第２の記憶回路に結合された回路手段であって、該回路手段はメモリアクセスの間に前記第１のメモリアドレスを受けかつ前記メモリアクセスが読み出しアクセスである場合に前記第１の記憶回路を選択し、該回路手段は前記第１のメモリアドレスを受けかつ前記メモリアクセスが書き込みアクセスである場合に前記第２の記憶回路を選択し、かつ前記回路手段は前記第２の記憶回路に書き込みが行なわれた後に読み出しアクセスが行なわれた場合には前記第２の記憶回路を選択するもの
　を具備することを特徴とする不揮発性メモリ。」である点で一致し、以下の点で相違する。
　（相違点）
　本願発明は、アドレスバス、データバスを備え、第１の記憶回路及び第２の記憶回路が前記データバスに結合されており、回路手段が前記アドレスバスに結合されているのに対して、引用例１に記載された発明はアドレスバス、データバスを備えず、バンク切替コントローラはアドレスバスに結合されておらず、アドレス（００００Ｈ）〜（０３ＦＦＨ）の領域及びアドレス（０４００Ｈ）〜（０７ＦＦＨ）の領域はデータバスと結合されていない点。
　
４．当審の判断
　上記相違点について検討する。
　メモリでのアドレス指定、データ入出力の際にアドレスバス、データバスを用いることは技術常識である。引用例１に記載された発明は外部アドレスが与えられており、当然データを入出力しているのであるから、引用例１に記載された発明に上記技術常識を適用することは当業者が適宜なしえたことである。そして、バンク切替コントローラは、外部入力アドレスＡ０〜Ａ９を受けるのであるからアドレスバスに結合されるのは当然であり、アドレス（００００Ｈ）〜（０３ＦＦＨ）の領域及びアドレス（０４００Ｈ）〜（０７ＦＦＨ）の領域は、データを入出力するのであるからデータバスと結合されるのは当然である。
　したがって、上記相違点は格別のものではない。
　
　なお、請求人は平成１５年１０月２１日付けの意見書で以下の２点について主張しているので、当該主張について検討する。
　１）「本願発明では、特許請求の範囲にも記載されているように、前記引用刊行物１のように「書き込み番号」を発生し、更新しかつ記憶するという大きなオーバヘッドは必要とされません。前記引用刊行物１では、固定された数のバンク、すなわち８個のバンク、の内、１個をこれらの書き込み番号を記憶するために使用してしまうことになります。このために大きなオーバヘッドが生じ、かつアドレス信号Ａ１０〜Ａ１２を発生するためにこれらの記憶された「書き込み番号」を使用するために複雑かつ余分な回路が必要となります。」（以下、「主張１」という。）
　２）「さらに、重要なことは、前記引用刊行物１においては、ＥＰＲＯＭ２０における８個のバンクの各々に対してアドレスＡ１０〜Ａ１２が異なることであります。前記引用刊行物１では、読み出しおよび書き込みアクセスのために使用される異なるバンクにアドレスするために２つの異なるアドレスが使用されます。
　これに対し、本願発明では、特許請求の範囲の、例えば請求項１、に記載されているように、不揮発性メモリが有する複数の記憶回路は各々の記憶回路が同じ（第１の）メモリアドレスを有しております。また、請求項２および３においても、第１の記憶回路が第１のメモリアドレスを介してアクセスされ、かつ第２の記憶回路がこの全く同じ（前記）第１のメモリアドレスを介してアクセスされます。
　前記引用刊行物１では、ＥＰＲＯＭ２０における８個のバンクの内のいずれか２つをアクセスするために２つの異なるアドレスＡ０〜Ａ１２を使用することが開示されております。前記引用刊行物１では複数の記憶回路をアクセスするために同じアドレスを使用することは全く開示も示唆もしておりません。」（以下、「主張２」という。）
　
　まず、上記主張１について検討する。
　引用例１の第８欄第４３行目乃至第５０行目には以下の事項が記載されている。
　「In the above embodiment, the number of write operation times are stored in the write number storage area 21 set in the EPROM integrated circuit 20.  The number of write operation times, however, may be stored in a nonvolatile storage element (e.g., an EPROM element or a polysilicon fuse to be fused by a current) formed independently of the EPROM integrated circuit 20.」（訳：上記実施例では書込み回数は、ＥＰＲＯＭ集積回路２０に設置された書込み回数記憶エリア２１に記憶されている。書き込み操作回数は、しかしながら、ＥＰＲＯＭ集積回路２０と独立に形成された非揮発性記憶要素（例えば、ＥＰＲＯＭ要素や電流で溶けるポリシリコンヒューズ）に記憶しても良い。）
　してみると、引用例１の実施例において、書込み番号を記憶するに際に、８個のバンクの内１個を用いるのではなく、独立に非揮発性記憶要素を設けても良いことは自明である。そして独立に非揮発性記憶要素を設けたのであればオーバーヘッドが生じることもなく、複雑かつ余分な回路を必要としないことは明らかである。
　したがって主張１は採用しない。
　次に上記主張２について検討する。
　引用例１の「外部入力アドレスＡ０〜Ａ９」は、不揮発性半導体メモリシステムに対する外部入力であり、本願発明の「第１のメモリアドレス」に相当する（「３．対比」参照。）。これに対し、主張２は引用例１のアドレスＡ０〜Ａ１２を本願発明の第１のメモリアドレスに対応付けることを前提としており、当該前提自体が失当である。よって主張２は採用しない。
　以上のとおりであるから、請求人の主張を検討しても、結論は変わらない。
　
５．むすび
　したがって、本願発明は、引用例１に記載された発明に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。