【事件の表示】
　平成　９年特許願第　４１８８２号「ＣＭＯＳ回路」拒絶査定不服審判事件〔平成１０年　９月１１日出願公開、特開平１０−２４２８３４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成９年２月２６日の出願であって、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１３年４月２３日付けの手続補正により補正された明細書及び図面の記載からみて、その請求項１に記載された次の事項により特定されるものである。
「【請求項１】　入力信号をゲートに受け、ソースを第１の電源端子側に接続したＮチャネル型の第１のＭＯＳトランジスタと、
　上記入力信号をゲートに受け、ソースを上記第１の電源端子よりも高電位の第２の電源端子側に接続したＰチャネル型の第２のＭＯＳトランジスタと、
　上記入力信号を遅延する遅延回路と、
　互いのゲート同士およびドレイン同士をそれぞれ接続した第３、第４のＭＯＳトランジスタからなり、上記互いに接続されたゲートに上記遅延回路の出力を受け、Ｎチャネル型の上記第３のＭＯＳトランジスタのソースを上記第１のＭＯＳトランジスタのドレインに接続し、Ｐチャネル型の上記第４のＭＯＳトランジスタのソースを上記第２の電源端子に接続し、上記互いに接続されたドレインを出力端子とする第１の直列回路と、
　互いのゲート同士およびドレイン同士をそれぞれ接続した第５、第６のＭＯＳトランジスタからなり、上記互いに接続されたゲートに上記遅延回路の出力を受け、Ｐチャネル型の上記第６のＭＯＳトランジスタのソースを上記第２のＭＯＳトランジスタのドレインに接続し、Ｎチャネル型の上記第５のＭＯＳトランジスタのソースを上記第１の電源端子に接続し、上記互いに接続されたドレインを出力端子とする第２の直列回路と、
　ゲートに上記第１の直列回路の出力を受けるとともにソースを上記第２の電源端子側に接続したＰチャネル型の第７のＭＯＳトランジスタと、ゲートに上記第２の直列回路の出力を受けるとともにソースを上記第１の電源端子側に接続したＮチャネル型の第８のＭＯＳトランジスタとの互いのドレインを接続し、この接続点に上記入力信号に対応する出力信号を出力するための出力端子を設けた第３の直列回路と
　を具備することを特徴とするＣＭＯＳ回路。」
　
２.　刊行物に記載された発明
（１）　原査定の拒絶理由に引用され、本願の出願の日前である昭和６１年９月２４日に頒布された特開昭６１−２１４８１７号公報（以下、「刊行物」という。）には、「ＣＭＯＳ集積回路」の発明に関し、図面とともに以下の記載がある。
　ａ）　「[発明の技術分野]　本発明はＣＭＯＳ集積回路に関し、特にインバータ回路に適用して好適なものである。」（１頁右下欄４行ないし６行）、
　ｂ）　「[発明の目的]　本発明は上記の従来技術の欠点を克服するためになされたもので、ＣＭＯＳインバータの論理レベルの切換時における貫通電流を防止し、もって消費電力を低減することのできるＣＭＯＳ集積回路を提供することを目的とする。」（２頁右上欄６行ないし１１行）、
　ｃ）　「[発明の概要]　上記目的を達成するため本発明は、主ＣＭＯＳインバータを形成する２つのトランジスタのゲートに、それぞれ別の付加ＣＭＯＳインバータを接続し、かつこれら付加ＣＭＯＳインバータと電源端子間に付加トランジスタを接続し、上記２つの付加ＣＭＯＳインバータには回路への入力信号を与え、上記２つの付加トランジスタには入力信号を遅延させた遅延信号を与え、これによって主ＣＭＯＳインバータの２つのトランジスタが同時に導通してしまうことがないようにしたＣＭＯＳ集積回路を提供するものである。」（２頁右上欄１２行ないし左下欄３行）、
　ｄ）　「[発明の実施例]　・・・第１図において、主ＣＭＯＳインバータを形成するＰチャネルトランジスタＱ１のゲートには、ＰチャネルトランジスタＱ３及びＮチャネルトランジスタＱ４の直列接続で形成されるＣＭＯＳインバータ（以下、第１の付加インバータと呼ぶ）ＳＩＮＶ１のドレイン同士の接続中点Ｃが接続されている。第１の付加インバータＳＩＮＶ１のゲート同士の接続中点Ｄには、回路への入力信号ＶＩＮが与えられるようになっている。トランジスタＱ４のソースと電源端子ＶＳＳとの間にはＮチャネルトランジスタ（以下、第１の付加トランジスタと呼ぶ）Ｑ５が直列に接続され、この第１の付加トランジスタＱ５のゲートが遅延回路１の出力端に接続されている。遅延回路１は偶数段、例えば２段のインバータＩＮＶ３及びＩＮＶ４の直列接続で形成され、第４図に示すように入力信号ＶＩＮを時間Ｔだけ遅延した遅延信号ＤＬＹを出力する。トランジスタＱ１と共に出力部の主ＣＭＯＳインバータを形成するトランジスタＱ２には、トランジスタＱ１と相補形の回路が接続されている。すなわち、そのゲートには、ＰチャネルトランジスタＱ７及びＮチャネルトランジスタＱ８の直列接続で形成されるＣＭＯＳインバータ（以下、第２の付加インバータと呼ぶ）ＳＩＮＶ２のドレイン同士の接続中点Ｅが接続され、この第２の付加インバータＳＩＮＶ２のゲート同士の接続中点Ｆには、入力信号ＶＩＮが与えられるようになっている。さらに、電源端子ＶＤＤとトランジスタＱ７のソースとの間にはＰチャネルトランジスタ（以下、第２の付加トランジスタと呼ぶ）Ｑ６が直列に接続され、この付加トランジスタＱ６のゲートが遅延回路１の出力端に接続されている。」（２頁左下欄４行ないし右下欄２０行）。
　上記刊行物の記載、及び技術常識を考慮し、また、本願発明に倣って「第１」、「第２」等の番号を付与すると、刊行物１には、
「入力信号（ＶＩＮ）を遅延する遅延回路（１）と、
　上記遅延回路（１）の出力をゲートに受け、ソースを第１の電源端子側（ＶＳＳ）に接続したＮチャネル型の第１のＭＯＳトランジスタ（Ｑ５）と、
　上記遅延回路（１）の出力をゲートに受け、ソースを上記第１の電源端子よりも高電位の第２の電源端子側（ＶＤＤ）に接続したＰチャネル型の第２のＭＯＳトランジスタ（Ｑ６）と、
　互いのゲート同士およびドレイン同士をそれぞれ接続した第３、第４のＭＯＳトランジスタ（Ｑ４、Ｑ３）からなり、上記互いに接続されたゲートに上記入力信号（ＶＩＮ）を受け、Ｎチャネル型の上記第３のＭＯＳトランジスタ（Ｑ４）のソースを上記第１のＭＯＳトランジスタ（Ｑ５）のドレインに接続し、Ｐチャネル型の上記第４のＭＯＳトランジスタ（Ｑ３）のソースを上記第２の電源端子（ＶＤＤ）に接続し、上記互いに接続されたドレインを出力端子とする第１の付加インバータ（ＳＩＮＶ１）と、
　互いのゲート同士およびドレイン同士をそれぞれ接続した第５、第６のＭＯＳトランジスタ（Ｑ８、Ｑ７）からなり、上記互いに接続されたゲートに上記入力信号（ＶＩＮ）を受け、Ｐチャネル型の上記第６のＭＯＳトランジスタ（Ｑ７）のソースを上記第２のＭＯＳトランジスタ（Ｑ６）のドレインに接続し、Ｎチャネル型の上記第５のＭＯＳトランジスタ（Ｑ８）のソースを上記第１の電源端子（ＶＳＳ）に接続し、上記互いに接続されたドレインを出力端子とする第２の付加インバータ（ＳＩＮＶ２）と、
　ゲートに上記第１の付加インバータ（ＳＩＮＶ１）の出力を受けるとともにソースを上記第２の電源端子側（ＶＤＤ）に接続したＰチャネル型の第７のＭＯＳトランジスタ（Ｑ１）と、ゲートに上記第２の付加インバータ（ＳＩＮＶ２）の出力を受けるとともにソースを上記第１の電源端子側（ＶＳＳ）に接続したＮチャネル型の第８のＭＯＳトランジスタ（Ｑ２）との互いのドレインを接続し、この接続点に上記入力信号（ＶＩＮ）に対応する出力信号を出力するための出力端子ＯＵＴを設けた直列回路（Ｑ１、Ｑ２）
　を具備することを特徴とするＣＭＯＳ回路。」の発明（以下、「引用発明」という。）が開示されているものと認められる。
　
３.　対比・判断
（１）そこで、本願発明と引用発明とを対比すると、
　　引用発明の「第１の付加インバータ」、「第２の付加インバータ」、及び第７のＭＯＳトランジスタ（Ｑ１）と第８のＭＯＳトランジスタ（Ｑ２）とからなる「直列回路」は、それぞれ本願発明の「第１の直列回路」、「第２の直列回路」、及び「第３の直列回路」に相当することは明かである。
　したがって、本願発明と引用発明は、次の点で一致ないし相違する。
（２）一致点
　　ソースを第１の電源端子側に接続したＮチャネル型の第１のＭＯＳトランジスタと、
　ソースを上記第１の電源端子よりも高電位の第２の電源端子側に接続したＰチャネル型の第２のＭＯＳトランジスタと、
　上記入力信号を遅延する遅延回路と、
　互いのゲート同士およびドレイン同士をそれぞれ接続した第３、第４のＭＯＳトランジスタからなり、Ｎチャネル型の上記第３のＭＯＳトランジスタのソースを上記第１のＭＯＳトランジスタのドレインに接続し、Ｐチャネル型の上記第４のＭＯＳトランジスタのソースを上記第２の電源端子に接続し、上記互いに接続されたドレインを出力端子とする第１の直列回路と、
　互いのゲート同士およびドレイン同士をそれぞれ接続した第５、第６のＭＯＳトランジスタからなり、Ｐチャネル型の上記第６のＭＯＳトランジスタのソースを上記第２のＭＯＳトランジスタのドレインに接続し、Ｎチャネル型の上記第５のＭＯＳトランジスタのソースを上記第１の電源端子に接続し、上記互いに接続されたドレインを出力端子とする第２の直列回路と、
　ゲートに上記第１の直列回路の出力を受けるとともにソースを上記第２の電源端子側に接続したＰチャネル型の第７のＭＯＳトランジスタと、ゲートに上記第２の直列回路の出力を受けるとともにソースを上記第１の電源端子側に接続したＮチャネル型の第８のＭＯＳトランジスタとの互いのドレインを接続し、この接続点に上記入力信号に対応する出力信号を出力するための出力端子を設けた第３の直列回路と
　を具備することを特徴とするＣＭＯＳ回路。
 （３）相違点
　入力信号と、入力信号を遅延した信号に関して、本願発明では、入力信号を、直列回路（互いのゲート同士およびドレイン同士をそれぞれ接続した第３、第４のＭＯＳトランジスタ、及び第５、第６のＭＯＳトランジスタ）に接続された第１のＭＯＳトランジスタ、及び第２のＭＯＳトランジスタのゲートに受け、入力信号を遅延した信号を、上記直列回路を構成する第３、第４のＭＯＳトランジスタ、及び第５、第６のＭＯＳトランジスタのゲートに受けるようにしているのに対して、
　引用発明では、入力信号を直列回路を構成する第３、第４のＭＯＳトランジスタ（ＳＩＮＶ１）、及び第５、第６のＭＯＳトランジスタ（ＳＩＮＶ２）のゲートに受け、入力信号を遅延した信号を、上記直列回路（互いのゲート同士およびドレイン同士をそれぞれ接続した第３、第４のＭＯＳトランジスタ、及び第５、第６のＭＯＳトランジスタ）に接続された第１のＭＯＳトランジスタ（Ｑ５）、及び第２のＭＯＳトランジスタ（Ｑ６）のゲートに受けるようにしている点、。
　
４．当審の判断
　そこで、相違点について検討するに、貫通電流を抑えるための技術として、入力信号を、直列回路（互いのゲート同士およびドレイン同士をそれぞれ接続したＭＯＳトランジスタ）に接続されたＭＯＳトランジスタのゲートに受け、入力信号を遅延した信号を、上記直列回路を構成するＭＯＳトランジスタのゲートに受けるようにすることは周知の技術（特開平８−１８４３４号公報、特開平４−３６９９２５号公報、参照）であるから、引用発明において、上記周知の技術を採用し、入力信号を、直列回路（互いのゲート同士およびドレイン同士をそれぞれ接続した第３、第４のＭＯＳトランジスタ、及び第５、第６のＭＯＳトランジスタ）に接続された第１のＭＯＳトランジスタ、及び第２のＭＯＳトランジスタのゲートに受け、入力信号を遅延した信号を、上記直列回路を構成する第３、第４のＭＯＳトランジスタ、及び第５、第６のＭＯＳトランジスタのゲートに受けるようにすることは、当業者であれば容易に想到し得ることである。
　
５.　むすび
　以上のとおり本願発明は、刊行物に記載された発明、および周知の技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　よって、結論のとおり審決する。