【事件の表示】
　平成　８年特許願第１５１７３７号「階層的ビットラインを有するメモリ装置」拒絶査定に対する審判事件［平成１０年１１月１７日出願公開、特開平１０−３０８０８９］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年５月２２日の出願（パリ条約による優先権主張、平成７年５月２２日、大韓民国）であって、平成１１年３月３日付の拒絶の理由の通知に対して、その指定された期間内である、平成１１年６月１６日付で意見書を提出するとともに手続補正がなされたが、平成１３年８月１７日付で拒絶の査定を受けたものであり、この査定を不服として、平成１３年１１月２６日付で審判の請求をし、同年１２月２６日に手続補正がなされたものである。
　
２．平成１３年１２月２６日付の手続補正（以下、「本件手続補正」という。）について
　
［補正却下の決定の結論］
　平成１３年１２月２６日付の手続補正を却下する。
　
［理由］
（１）本件手続補正
　平成１３年１２月２６日付の手続補正は、平成１１年６月１６日付け手続補正により補正された特許請求の範囲（以下、「補正前の特許請求の範囲」という。）について、次のとおり（以下、「補正後の特許請求の範囲」という。）補正（以下、「本件補正」という。）することを含むものである。
　
（補正前の特許請求の範囲）
【請求項１】メモリーセルに貯蔵されデータを入出力手段に伝送するための多数のセンス増幅器と、
　多数の上記メモリーセルと各々連結された第１及び第２ビットラインで構成されて上記多数のセンス増幅器にセルデータを伝送するための多数のローカルビットライン対と、
　所定数のメモリセルによって多数に分割されて上記センス増幅器と選択的に連結される多数の第１グローバルビットラインと、
　多数の上記第１グローバルビットラインに相応するように分割されて上記センス増幅記と選択的に連結されて上記第１グローバルビットラインと対を形成する多数の第２グローバルビットラインと、
　多数の第１制御信号に応答して上記分割された多数の第１及び第２グローバルビットラインを選択的に連結する多数の第１スイチング手段と、
　多数の第２制御信号に応答して上記ローカルビットライン対の第１ビットライン及び第２ビットラインを分割された多数の第１及び第２グローバルビットラインに各々選択的に連結してセンス増幅を遂行するようにする多数の第２スイチング手段を含むものの、
　上記多数の第１制御信号及び第２制御信号はワードラインが選択される前にローデコーダーを通じて生成され、選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、上記多数の第１制御信号のうち一つの信号だけが非活性化され、上記多数の第２制御信号のうち一つの信号だけが活性化されて上記ローカルビットラインを上記グローバルビットラインと連結させることを特徴とする階層的ビットラインを有するメモリ装置。
【請求項２】請求項１において、上記メモリ装置は上記第２制御信号の入力を受けて上記第１制御信号を生成するためのＮＯＲゲートを含むことを特徴とする階層的ビットラインを有するメモリ装置。
【請求項３】メモリーセルに貯蔵されたデータを入出力手段に伝送するための多数のセンス増幅器と、
　上記メモリーセルの数によって多数に分割されて上記センス増幅器と選択的に連結される多数のグローバルビットラインと、
　多数の第１制御信号に応答して上記分割された多数のグローバルビットラインを選択的に互いに連結させる多数の第１スイチング手段と、
　多数の第１及び第２ビットラインを各々含んで上記メモリセルと連結された多数のローカルビットライン対と、
　多数の第２制御信号に応答して上記ローカルビットライン対を上記グローバルビットラインに選択的に連結する第２スイチング手段を含むものの、
　上記ローカルビットライン対の第１及び第２ビットラインは互いに他のセンス増幅器と連結されるように互いに分割された他のグローバルビットラインと連結され、上記多数の第１制御信号及び第２制御信号はワードラインが選択される前にローデコーダーを通じて生成され、選択された一つのメモリセルデータを読むためのセンス増幅動作が遂行されるとき、上記多数の第１制御信号のうち一つの信号だけが非活性化され、上記多数の第２制御信号のうち一つの信号だけが活性化されて上記ローカルビットラインを上記グローバルビットラインと連結させることを特徴とする階層的ビットラインを有するメモリ装置。
【請求項４】請求項３において、上記メモリ装置は上記第２制御信号の入力を受けて上記１制御信号を生成するためのＮＯＲゲートを含むことを特徴とする階層的ビットラインを有するメモリ装置。
【請求項５】メモリーセルに貯蔵されたデータを入出力手段こ伝送するための多数の増幅器と、
　多数のメモリブロックを含んで、
　上記メモリブロックは、
　第１メモリセルと電気的に連結可能であるものの、多数に分離されている第１ビットラインと、
　第２メモリセルと電気的に連結可能であるものの多数に分離されて上記第１ビットラインと第１ビットライン対を形成する第２ビットラインと、
　第３メモリセルと電気的に連結可能であるものの多数に分離されている第３ビットラインと、
　第４メモリセルと電気的に連結可能であるものの多数に分離されて上記第３ビットラインと第２ビットライン対を形成する第４ビットラインと、
　上記第ｌないし第４メモリセルと連結された多数のワードラインと、
　上記センズ増幅器と電気的に連結可能であるものの多数に分割された第１グローバルビヅトラインと、
　上記センス増幅器と電気的に連結可能であるものの多数に分割された第２グローバルビットラインと、
　多数の第１制御信号に各々応答して上記第１ビットラインを多数に分割した上記第１グローバルビットラインのある一部と、上記第２ビットラインを多数に分割した上記第１グローバルビットラインの他の一部と、上記第３ビットラインを多数に分割した上記第２グローバルビットラインのある一部と、上記第４ビットラインを多数こ分割した上記第２グローバルビットラインの他の一部と各々選択的に連結させる第１スイチング手段と、
　多数の第２制御信号に各々応答して上記分割された第１及び第２グローバルビットラインを選択的に連結する第２スイチング手段とを含むものの、
　上記多数の第１制御倍号及び第２制御信号はワードラインが選択される前にローデコーダーを通じて生成され、選択された一つのメモリセルデータを読むためのセンス増幅動作が遂行されるとき、上記多数の第１制御信号のうちいずれか一つの信号だけが非活性化され、上記多数の第２制御信号のうちいずれか一つの信号だけが活性化されて上記第１ないし第４ビットラインを上記第１及び第２グローバルビットラインと連結させることを特徴とする階層的ビットラインを有するメモリ装置。
【請求項６】請求項５において、上記メモリ装置は上記第２制御信号の入力を受けて上記第１制御信号を生成するためのＮＯＲゲートを含むことを特徴とする階層的ビットラインを有するメモリ装置。
　
（補正後の特許請求の範囲）
【請求項１】メモリーセルに貯蔵されたデータを入出力手段に伝送するための複数のセンス増幅器と、
　複数のメモリーセルと各々連結された第１及び第２のビットラインで構成されて前記センス増幅器にセルデータを伝送するための複数のローカルビットライン対と、
　前記ローカルビットライン対からのセルデータを前記センス増幅器へ伝送する第１と第２で対を形成し、それぞれが３分割以上に多分割可能な第１及び第２グローバルビットラインと、
　第１制御信号により前記第１及び第２グローバルビットラインを選択的に連結する第１スイッチ部と、第２制御信号により前記ローカルビットラインを前記グローバルビットラインに選択的に連結する第２スイッチ部とで構成される複数のスイッチ手段と、
　前記ローカルビットラインの数と対応するように、前記第２制御信号を生成するローアドレスデコーダと、
　前記ローアドレスデコーダからの第２制御信号を組み合わせて前記第１制御信号を生成する論理部とを備え、
　前記スイッチ手段の第１及び第２スイッチ部による選択的な前記グローバルビットライン及びローカルビットラインの分割及び／又は連結により前記複数のセンス増幅器によってデータ検出が可能な前記セル数を数倍に増加させ、セルアレイ全体での前記センス増幅器の必要数を数分の１に削減可能にすることを特徴とする階層的ビットラインを有するメモリ装置。
【請求項２】請求項１に記載の階層的ビットラインを有するメモリ装置において、
　オープンビット線（１交点）で構成されたセルブロックに連結するローカルビットラインと、
　前記ローカルビットラインからのセルデータをセンス増幅器へ伝送する分割可能な単一のグローバルビットラインと、
　スイッチ数が前記スイッチ手段の半数のスイッチ手段とを備えたことを特徴とする階層的ビットラインを有するメモリ装置。
【請求項３】前記スイッチ手段の第１及び第２スイッチ部による選択的な前記グローバルビットライン及びローカルビットラインの分割及び／又は連結により前記複数のセンス増幅器によってデータ検出が可能な前記セル数を数倍に増加させ、セルアレイ全体での前記センス増幅器の必要数を数分の１に削減可能にすることは、少なくとも、２対４個のセルを有する第１乃至第３セルブロックの３段にて構成し、前記スイッチ手段２段による切替えを行った場合は、前記センス増幅器１個当たりのデータ検出可能セル数を４倍に増加させ、セルアレイ全体で必要な前記センス増幅器の数を１／４に削減できることを特徴とする請求項１又は２に記載の階層的ビットラインを有するメモリ装置。
【請求項４】前記スイッチ手段は、前記第１セルブロックのセルデータ検出時には、前記第１スイッチ手段の第２制御信号はＯＮ、第１制御信号及び他の第２制御信号はＯＦＦ、第２スイッチ手段の第１制御信号はＯＮ、第２制御信号は全てＯＦＦとして検出することを特徴とする請求項１乃至３のいずれかに記載の階層的ビットラインを有するメモリ装置。
【請求項５】前記スイッチ手段は、前記第２セルブロックのセルデータ検出時には、前記第１スイッチ手段の他の第２制御信号はＯＮ、第１制御信号及び第２制御信号はＯＦＦ、第２スイッチ手段の第１制御信号はＯＮ、第２制御信号はＯＦＦとして検出を行うか、若しくは、前記第１スイッチ手段の第１制御信号はＯＮ、第２制御信号は全てＯＦＦ、前記第２スイッチ手段の第２制御信号はＯＮ、第１制御信号及び他の第２制御信号はＯＦＦとして検出することを特徴とする請求項１乃至３のいずれかに記載の階層的ビットラインを有するメモリ装置。
　
（２）本件補正の目的
　本件補正が、特許法第１７条の２第４項に掲げる事項を目的とするものであるかを検討する。
　審判請求人は、審判請求書の「（６）補正の根拠の明示」において、「平成１３年１２月２６日付け手続補正における請求項１の補正事項は、平成１１年６月１６日付け手続補正書、特許請求の範囲、請求項１に記載されていた事項について、…制御の内容を明確化している。」と述べているので、補正前の特許請求の範囲の請求項１に記載されている事項と、補正後の特許請求の範囲の請求項１に記載されている事項を対比すると、補正後の特許請求の範囲の請求項１は、補正前の特許請求の範囲の請求項１に記載されている「選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、上記多数の第１制御信号のうち一つの信号だけが非活性化され、上記多数の第２制御信号のうち一つの信号だけが活性化されて上記ローカルビットラインを上記グローバルビットラインと連結させる」という構成要件を欠くものである。そして、この構成要件によって、補正前の特許請求の範囲の請求項１は、メモリセルから読み出したデータを、左右のセンスアンプにどのように伝達するのか限定しているので、この構成要件を欠く本件補正は、補正前の特許請求の範囲の請求項１に係る発明の構成を拡張するものである。なお、念のために、補正後の特許請求の範囲の請求項１と、補正前の特許請求の範囲の請求項３あるいは５とを対比すると、補正前の特許請求の範囲の請求項３あるいは５のいずれも上記「選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、上記多数の第１制御信号のうち一つの信号だけが非活性化され、上記多数の第２制御信号のうち一つの信号だけが活性化されて上記ローカルビットラインを上記グローバルビットラインと連結させる」という構成要件を備えているので、これらの発明と対比しても、この構成要件を欠く本件補正は、補正前の特許請求の範囲の請求項３あるいは５に係る発明の構成を拡張するものである。
　よって、本件補正は、補正前の発明を特定するために必要な事項の範囲内において、その補正前の発明を特定するために必要な事項の全部又は一部を限定するものではない。
　
（３）むすび
　以上のとおりであるから、本件手続補正は、特許法第１７条の２第４項の規定に適合しないので、同法第１５９条第１項で準用する同法第５３条第１項の規定により却下すべきものである。
　
　
３．本願発明について
　平成１３年１２月２６日付の手続補正は上記のとおり決定をもって却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１１年６月１６日付け手続補正書により補正をされた明細書及び図面の記載から見て、その請求項１に記載された次のとおりのものと認める。
「【請求項１】メモリーセルに貯蔵されたデータを入出力手段に伝送するための多数のセンス増幅器と、
　多数の上記メモリーセルと各々連結された第１及び第２ビットラインで構成されて上記多数のセンス増幅器にセルデータを伝送するための多数のローカルビットライン対と、
　所定数のメモリセルによって多数に分割されて上記センス増幅器と選択的に連結される多数の第１グローバルビットラインと、
　多数の上記第１グローバルビットラインに相応するように分割されて上記センス増幅器と選択的に連結されて上記第１グローバルビットラインと対を形成する多数の第２グローバルビットラインと、
　多数の第１制御信号に応答して上記分割された多数の第１及び第２グローバルビットラインを選択的に連結する多数の第１スイチング手段と、
　多数の第２制御信号に応答して上記ローカルビットライン対の第１ビットライン及び第２ビットラインを分割された多数の第１及び第２グローバルビットラインに各々選択的に連結してセンス増幅を遂行するようにする多数の第２スイチング手段を含むものの、
　上記多数の第１制御信号及び第２制御信号はワードラインが選択される前にローデコーダーを通じて生成され、選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、上記多数の第１制御信号のうち一つの信号だけが非活性化され、上記多数の第２制御信号のうち一つの信号だけが活性化されて上記ローカルビットラインを上記グローバルビットラインと連結させることを特徴とする階層的ビットラインを有するメモリ装置。」
　なお、「貯蔵されデータ」の記載は、「貯蔵されたデータ」の誤記とし、「センス増幅記」の記載は、「センス増幅器」の誤記としてそれぞれ訂正した。
　
（１）引用例
（引用例の記載事項）
　これに対して、原査定の拒絶の理由に引用された特開昭６１−２１７９９４号公報（昭和６１年９月２７日出願公開。以下、「引用例」という。）には、メモリセルアレイの全体構成を示す第１図及びスイッチ部の詳細を示す第２図に関して、以下の記載がなされている。
（ａ）第１図は本発明の実施例であり、メモリセルアレイを４分割した場合の図である。１−１、１−２、１−３、１−４はサブブロック、２−１、２−２、２−３、２−４はビット線、３−１、３−２、３−３、３−４はメインビット線、４はメモリセル、５はダミーセル、６はワード線、７はダミーワード線、８はスイッチ部、９−１、９−２はセンス回路である。各サブブロック１−１〜１−４内のメモリセルアレイは、対称形ビット線形式（１交点式）での構成であり、各ワード線と各ビット線の交点にメモリセルが配列されている。（第３頁右上欄第７行〜第１７行）
（ｂ）また、第２図は第１図のスイッチ部８の一例であり、ＭＯＳトランジスタを用いた場合の例である。Ｑ１〜Ｑ２はＭＯＳトランジスタであり、アドレス信号により制御される１０および１１で示す制御線により上記Ｑ１〜Ｑ２のトランジスタのＯＮ/ＯＦＦを制御する。（第３頁右上欄第１７行〜左下欄第３行）
（ｃ）今、第１図の１−２なるサブブロック内の左側の或るワード線が選択された場合を考えると、そのワード線により活性化されたメモリセル情報が、２−１、２−３で示すビット線上に読出される。一方、２−２、２−４ で示すビット線上には、７で示すダミーワード線により活性化されたダミーセル情報が、メモリセル情報と同時に読出される。（第３頁左下欄第４行〜第１１行）
（ｄ）ところで、この時点での８で示すスイッチ部の状態は、次のように設定されている。つまり、選択ワード線が存在する１−２なるサブブロック内のスイッチ部では、第２図中の１０なる制御線が高レベル状態、１１なる制御線が低レベル状態であり、その結果Ｑ１とＱ２のトランジスタではＯＦＦ状態、Ｑ３、Ｑ４、Ｑ５、Ｑ６のトランジスタはＯＮ状態となり、２−１なるビット線は３−１なるメインビット線と、２−２なるビット線は３−３なるメインビット線と、２−３なるビット線は３−２なるメインビット線と、２−４なるビット線は３−４なるメインビット線と、２−４なるビット線は３−４なるメインビット線とそれぞれ接続される。（第３頁左下欄第１１行〜右下欄第３行）
（ｅ）一方、１−１、１−３、１−４なる非選択サブブロック内のスイッチ部では、第２図中の１０なる制御線が低レベル状態、１１なる制御線が高レベル状態であり、その結果Ｑ１とＱ２のトランジスタはＯＮ状態、 Ｑ３、Ｑ４、Ｑ５、Ｑ６のトランジスタはＯＦＦ状態となり、３−１なるメインビット線は３−４なるメインビット線とそれぞれ接続される。したがって、１−２なるサブブロック内の２−１および２−２のビット線上のメモリセル情報およびダミーセル情報（参照信号）は９−２なるセンス回路に入力され、両方のセンス回路により読出される。（第３頁右下欄第３行〜第１９行）
　そして、引用例においても、センス回路によってメモリセルに貯蔵されたデータを増幅して入出力手段に伝送しているものと認められ、また、メモリセルアレイサブブロック（１−１〜１−４）は、所定数のメモリセルによって構成されていることは明らかである。また、上記（ｅ）の記載から、引用例においても、選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、多数の制御線（１１）上の制御信号のうち一つの信号だけが非活性化され、多数の制御線（１０）上の制御信号のうち一つの信号だけが活性化されてビットライン（２−１）をメインビットライン（３−１）と連結させていることは明らかであるから、引用例には、
「メモリーセル（４）に貯蔵されたデータを入出力手段に伝送するための第１及び第２のセンス回路（９−１、９−２）と、多数の上記メモリーセル（４）と各々連結された第１及び第２ビットライン（２−１、２−３）で構成されて上記第１及び第２のセンス回路（９−１、９−２）にセルデータを伝送するための多数のビットライン対（２−１、２−３）と、
　所定数のメモリセルによって多数に分割されて上記センス回路（９−１、９−２）と選択的に連結される多数の第１メインビットライン（３−１）と、
　多数の上記第１メインビットライン（３−１）に相応するように分割されて上記センス回路（９−１、９−２）と選択的に連結されて上記第１メインビットライン（３−１）と対を形成する多数の第２メインビットライン（３−２）と、
　多数の制御線（１１）上の制御信号に応答して上記分割された多数の第１及び第２メインビットライン（３−１、３−２）を選択的に連結する多数のＭＯＳトランジスタ（Ｑ１）と、
　多数の制御線（１０）上の制御信号に応答して上記ビットライン対の第１ビットライン（２−１）及び第２ビットライン（２−３）を分割された多数の第１及び第２メインビットライン（２−１、２−３）に各々選択的に連結してセンス増幅を遂行するようにする多数のＭＯＳトランジスタ（Ｑ３、Ｑ５）を含み、
　選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、上記多数の制御線（１１）上の制御信号のうち一つの信号だけが非活性化され、上記多数の制御線（１０）上の制御信号のうち一つの信号だけが活性化されて上記ビットライン（２−１）を上記メインビットライン（３−１）と連結させた階層的ビットラインを有するメモリ装置。」（以下、「引用例に記載された発明」という。）が記載されていると認められる。
　
（２）対比
　本願発明（以下、「前者」という。）と引用例に記載された発明（以下、「後者」という。）を対比すると、前者の「多数のセンス増幅器」、「ローカルビットライン対」、「第１グローバルビットライン」及び「第２グローバルビットライン」は、後者の「第１及び第２のセンス回路（９−１、９−２）」、「ビットライン対（２−１、２−３）」、「第１メインビットライン（３−１）」及び「第２メインビットライン（３−２）」にそれぞれ相当し、また、前者の「第１制御信号」、「第１スイッチング手段」、「第２制御信号」、「第１ビットライン」、「第２ビットライン」及び「第２スイッチング手段」は、後者の「制御線（１１）上の制御信号」、「ＭＯＳトランジスタ（Ｑ１）」、「制御線（１０）上の制御信号」、「第１ビットライン（２−１）」、「第２ビットライン（２−３）」及び「ＭＯＳトランジスタ（Ｑ３、Ｑ５）」にそれぞれ相当しているものと認められるから、両者の発明は、
「メモリーセルに貯蔵されたデータを入出力手段に伝送するための多数のセンス増幅器と、
　多数の上記メモリーセルと各々連結された第１及び第２ビットラインで構成されて上記多数のセンス増幅器にセルデータを伝送するための多数のローカルビットライン対と、
　所定数のメモリセルによって多数に分割されて上記センス増幅器と選択的に連結される多数の第１グローバルビットラインと、
　多数の上記第１グローバルビットラインに相応するように分割されて上記センス増幅器と選択的に連結されて上記第１グローバルビットラインと対を形成する多数の第２グローバルビットラインと、
　多数の第１制御信号に応答して上記分割された多数の第１及び第２グローバルビットラインを選択的に連結する多数の第１スイチング手段と、
　多数の第２制御信号に応答して上記ローカルビットライン対の第１ビットライン及び第２ビットラインを分割された多数の第１及び第２グローバルビットラインに各々選択的に連結してセンス増幅を遂行するようにする多数の第２スイチング手段を含むものの、
　選択された一つのメモリセルデータを読み出すためのセンス増幅動作が遂行されるとき、上記多数の第１制御信号のうち一つの信号だけが非活性化され、上記多数の第２制御信号のうち一つの信号だけが活性化されて上記ローカルビットラインを上記グローバルビットラインと連結させることを特徴とする階層的ビットラインを有するメモリ装置。」である点で一致し、以下の点で相違しているものと認められる。
［相違点］
　前者では、「第１制御信号」及び「第２制御信号」は、「ワードライン」が選択される前に「ローデコーダー」を通じて生成されているのに対して、後者はこのような構成とはなっていない点。
（３）当審の判断
　上記相違点について検討すると、ローアドレス信号の一部をデコードしてブロック選択信号として利用することは、例えば特開平３−２４１５８９号公報（特に、第６図の記載参照）あるいは特開平７−１１１０８３号公報（特に、段落００９５の記載参照）に記載されているように従来周知の技術事項であり、また、ワードラインが選択される前にブロック選択用の制御信号を生成することは当業者がその必要に応じて適宜為し得る程度のものと認められるから、引用例に記載されている発明の「制御線（１１）上の制御信号」及び「制御線（１０）上の制御信号」をワードラインが選択される前にローアドレスをデコードするデコーダを通じて生成して、本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　よって、上記相違点を格別のものとは認めることはできない。
　そして、前者の作用効果も、後者及び周知の技術手段の効果から当業者が予測できる範囲内のものである。
　
（４）むすび
　したがって、本願発明は、引用例に記載された発明および周知の技術事項に基いて、当業者が容易に推考できたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。