(57)【要約】【課題】一般的なＣＭＯＳプロセスだけで小型かつ高耐圧の定電圧源を作製すること。【解決手段】供給電圧から所定の電圧を生成して出力する定電圧源であって、Ｐ型基板を用いた半導体集積回路により構成され、出力電圧を確定するためのＰＭＯＳトランジスタおよび負荷と、前記供給電圧と出力との間に設けられ、出力電圧が降下した際に電流を供給するソース接地されたＰＭＯＳトランジスタとを有する。【選択図】　図１
2004054629.tif 000002
【特許請求の範囲】
【請求項１】
供給電圧から所定の電圧を生成して出力する定電圧源であって、
Ｐ型基板を用いた半導体集積回路により構成され、出力電圧を確定するためのＰＭＯＳトランジスタおよび負荷と、前記供給電圧と出力との間に設けられ、出力電圧が降下した際に電流を供給するソース接地されたＰＭＯＳトランジスタとを有することを特徴とする定電圧源。
【請求項２】
請求項１記載の定電圧源において、
出力電圧を確定するためのＰＭＯＳトランジスタは複数設けられてダイオード接続されることを特徴とする定電圧源。
【請求項３】
請求項１または請求項２記載の定電圧源において、
出力電圧を確定するためのＰＭＯＳトランジスタのゲートとソース接地されたＰＭＯＳトランジスタのゲートは共通とされてカレントミラー回路を構成することを特徴とする定電圧源。
【請求項４】
請求項１ないし請求項３のいずれかに記載の定電圧源において、
出力電圧を確定するための負荷がダイオード接続された複数のＰＭＯＳトランジスタであることを特徴とする定電圧源。
【請求項５】
請求項１ないし請求項４のいずれかに記載の定電圧源において、
ソース接地されたＰＭＯＳトランジスタのゲート電圧が閾値電圧ＶＴＨ以下であることを特徴とする定電圧源。
【請求項６】
請求項１ないし請求項５のいずれかに記載の定電圧源がカスケードに接続された定電圧源。
【請求項７】
請求項１ないし請求項６のいずれかに記載の定電圧源において、
ＤＭＯＳプロセスとＰＭＯＳプロセスとが併用されて作製されていることを特徴とする定電圧源。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インクジェットヘッド用の定電圧回路に関する。
【０００２】
【従来の技術】
インクジェット記録方式（即ち、液体噴射による記録方式）は、記録時に発生する騒音が無視し得る程度に極めて小さいという点で高速記録が可能であり、しかも所謂普通紙への定着処理という特別な処理を必要とせずに記録が行える点において最近関心を集めている。
【０００３】
上記記録方式を適用したインクジェットヘッドは、液体を吐出するために設けられたオリフィスと、該オリフィスに連通し、液滴を吐出するための熱エネルギーを液体に作用させる部分である熱作用部と、この熱作用部を構成の一部とする液流路とを有する液吐出部と、熱エネルギーを発生する手段としての電気熱変換体（発熱体）とを具備するインクジェットヘッド用基体とから成る。
【０００４】
一般的なドライバＩＣの信号は図４に示すように伝わる。まず、５．０Ｖないし３．３Ｖの入力信号がＨｉとして与えられる。その信号がデコーダにより、任意のＢｉｔに伝わる。その後、信号はソース接地のＣＭＯＳ構成のインバータ回路をとおり、スイッチ素子であるＭＯＳトランジスタのゲートに入力される。
【０００５】
ここで重要となるのは、ＣＭＯＳ構成のインバータ回路に与えられるＶＨＴという任意の電圧である。ＭＯＳトランジスタのオン抵抗を最小とすることにより、スイッチ素子であるＭＯＳの寸法を最小にすることができるため、電圧ＶＨＴはＭＯＳトランジスタのオン抵抗が最小になるように設定される。
【０００６】
電圧ＶＨＴは外部からは入力されないため、ＩＣ内で電圧レベルを変換する必要がある。このように電圧レベルを変換するレベルシフト回路としては、図５に示すように複数個のダイオードを順方向に直列に接続して定電圧を得る方法もあるが、１個のダイオードの特性ばらつきが乗数で効いてくるうえに、電流に依存する電圧変動を防ぐためにダイオードのサイズを大きくする必要があり、これらのことから現実的な方法とはいえない。
【０００７】
一般的に用いられるレベルシフト回路として、ソースホロワのトランジスタを介在させて定電圧を得るものが挙げられる。図６は図４に示した回路にソースホロワのトランジスタを介在させた回路の構成を示す図である。スイッチＭＯＳを駆動するドレイン電圧ＶＨを３０Ｖ，ＶＧＮＤＨを０Ｖとして、ゲート電圧ＶＨＴを１２Ｖにする場合、レベルシフトに用いるソースホロワのトランジスタには、−１２Ｖのバックゲート電圧がかかり、またドレイン−ソース間耐圧が１８Ｖ以上必要になることがわかる。
【０００８】
図７はより簡単な構成で定電圧を得る回路構成を示す図である。
【０００９】
図７において、ＲＨは電気熱変換体のような負荷であり、その低電位側ＶＧＮＤＨには、トランジスタがスイッチ素子として接続されている。スイッチ素子のゲートにはＣＭＯＳインバータが接続され、ＣＭＯＳインバータの入力端子にはアンドゲートが接続されている。ＣＭＯＳインバータの高電位側の基準電圧ＶＨＴを与えるレベルシフト素子にはトランジスタが用いられている。
【００１０】
図８および図９は定電圧を生成する部分のみを示す回路図である。
【００１１】
図８に示す例は、図６に示した例と同様にソースホロワ回路により構成された例であり、図９に示す例は、ＰＭＯＳトランジスタを多段にダイオード接続したものである。
【００１２】
【発明が解決しようとする課題】
上述した定電圧を得るための各回路には以下のような問題点がある。
【００１３】
図５に示したような複数個のダイオードを順方向に直列に接続して定電圧を得る回路では、１個のダイオードの特性ばらつきが乗数で効いてくるうえに、電流に依存する電圧変動を防ぐためにダイオードのサイズを大きくしなければならないという問題点がある。
【００１４】
図６および図８に示したようなＮＭＯＳのソースホロワ回路とする場合には、Ｐ型基板を用いた半導体回路、例えば、一般的な５Ｖ系ＣＭＯＳプロセスでソースホロワ回路を形成すると、出力電圧として５Ｖ以上を出力したい場合には基板とソース間の電圧が５Ｖ以上となり、耐圧上問題がある。
【００１５】
図７および図９に示したようなＰＭＯＳトランジスタを多段にダイオード接続する場合、出力インピーダンスを低くするためにはゲート幅の大きなＰＭＯＳトランジスタを多段に設ける必要があり、面積が大きくなるという問題点がある。
【００１６】
本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであって、一般的なＣＭＯＳプロセスだけで小型かつ高耐圧の定電圧源を作製することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の定電圧源は、供給電圧から所定の電圧を生成して出力する定電圧源であって、
Ｐ型基板を用いた半導体集積回路により構成され、出力電圧を確定するためのＰＭＯＳトランジスタおよび負荷と、前記供給電圧と出力との間に設けられ、出力電圧が降下した際に電流を供給するソース接地されたＰＭＯＳトランジスタとを有することを特徴とする。
【００１８】
この場合、出力電圧を確定するためのＰＭＯＳトランジスタは複数設けられてダイオード接続されることとしてもよい。
【００１９】
また、出力電圧を確定するためのＰＭＯＳトランジスタのゲートとソース接地されたＰＭＯＳトランジスタのゲートは共通とされてカレントミラー回路を構成することとしてもよい。
【００２０】
また、出力電圧を確定するための負荷がダイオード接続された複数のＰＭＯＳトランジスタであるとしてもよい。
【００２１】
また、ソース接地されたＰＭＯＳトランジスタのゲート電圧が閾値電圧ＶＴＨ以下であるとしてもよい。
【００２２】
また、上記のいずれかに記載の定電圧源がカスケードに接続されることとしてもよい。
【００２３】
さらに、ＤＭＯＳプロセスとＰＭＯＳプロセスとが併用されて作製されていることとしてもよい。
【００２４】
上記のように構成される本発明は、ＰＭＯＳトランジスタと負荷だけを使い、ダイオード接続したＰＭＯＳトランジスタを多段に積むことで、高電圧から、ある一定電圧を出力し、出力電圧が電圧降下した時には、駆動能力の高いソース接地されたＰＭＯＳトランジスタで電流を駆動する事で、ローインピーダンスの定電圧源をつくる。
【００２５】
Ｐ型基板を用いた半導体集積回路では、ＰＭＯＳのウェル電位は基板電位と分離されており、そのため、ＰＭＯＳトランジスタを高電圧に接続する事が可能で、さらにＰＭＯＳトランジスタを他段に接続すれば、１つのＰＭＯＳトランジスタに加わる電位差を低減する事ができるので、低い耐圧のＰＭＯＳトランジスタを使用しても、高電圧用として使用できる。
【００２６】
【発明の実施の形態】
次に、本発明の実施例について図面を参照して説明する。
【００２７】
図１（ａ）は本発明による低電圧回路の一実施例の構成を概略的に示すブロック図、図１（ｂ）ないし（ｅ）はその具体的な回路構成を示す図である。
【００２８】
本実施例は、図１（ａ）に示すように、電圧設定部１０１，１０２および電圧制御電流部１０３から構成されている。
【００２９】
電圧設定部１０１，１０２は供給された電圧ＶＨより出力電圧Ｖｏｕｔを設定して出力するが、この出力電圧Ｖｏｕｔが電流が流れることによって降下すると、そのことが電圧設定部１０１にて検出され、電圧制御電流部１０３に制御信号が出力されて電圧制御電流部１０３による電流供給が行なわれる。これにより出力電圧Ｖｏｕｔの電圧降下が防止され、定電圧に保たれるものとなっている。
【００３０】
次に、具体的な回路構成について図１（ｂ）ないし図１（ｅ）を参照して説明する。
【００３１】
図１（ｂ）に示す例では、電圧設定部１０１はダイオード接続されたＰＭＯＳトランジスタ１０４〜１０８で構成され、電圧設定部１０２は抵抗１０９で構成されている。電圧制御電流部１０３はＰＭＯＳトランジスタ１１０により構成されている。
【００３２】
図１（ｃ）に示す例では、電圧設定部１０１は抵抗１１１およびダイオード接続されたＰＭＯＳトランジスタ１１２〜１１４で構成され、電圧設定部１０２はダイオード接続されたＰＭＯＳトランジスタ１１５〜１１７で構成されている。電圧制御電流部１０３はＰＭＯＳトランジスタ１１８により構成されている。
【００３３】
図１（ｄ）に示す例では、電圧設定部１０１はダイオード接続されたＰＭＯＳトランジスタ１１８’〜１２２で構成され、電圧設定部１０２はダイオード接続されたＰＭＯＳトランジスタ１２３〜１２７で構成されている。電圧制御電流部１０３はＰＭＯＳトランジスタ１２８により構成されている。
【００３４】
図１（ｅ）に示す例では、電圧設定部１０１は抵抗１２９およびダイオード接続されたＰＭＯＳトランジスタ１３０〜１３２で構成され、電圧設定部１０２はダイオード接続されたＰＭＯＳトランジスタ１３３〜１３５で構成されている。電圧制御電流部１０３はＰＭＯＳトランジスタ１３６により構成されている。
【００３５】
本実施例では、Ｐ型基板を用いた半導体集積回路において、ＰＭＯＳトランジスタと抵抗だけが使用されている。ＰＭＯＳトランジスタはＮウェル中に作り込まれているため、ＮウェルとＰ型基板とに許される限りの高電圧に接続することが出来るものとなっている。ＮウェルとＰ型基板は一般的に濃度が薄いため、高耐圧となる。
【００３６】
ダイオード接続されたＰＭＯＳトランジスタを多段とすることで、高電圧ＶＨから出力電圧Ｖｏｕｔを決定している点では従来例と同じであるが、電流供給用にソース接地されたＰＭＯＳトランジスタを用いていることが本実施例の特徴となる。
【００３７】
本実施例の動作について、まず、図１（ｂ）に示した回路について説明する。
【００３８】
図１（ｂ）、（ｄ）に示される回路では、出力電圧を確定するためのＰＭＯＳトランジスタ１０４、１１８’のゲートとソース接地されたＰＭＯＳトランジスタ１１０、１２８のゲートは共通とされてカレントミラー回路を構成している。
【００３９】
電流が流れることで、出力電圧Ｖｏｕｔが降下すると、多段にダイオード接続されたＰＭＯＳトランジスタ１０４〜１０８の各ゲート電圧も降下し、ソース接地されたＰＭＯＳトランジスタ１１０のゲートに接続されている、ダイオード接続されたＰＭＯＳトランジスタ１０４のゲート電圧も降下する。そのため、ソース接地されたＰＭＯＳトランジスタ１１０のゲート電圧も下がり、ソース接地されたＰＭＯＳトランジスタ１１０に電流が流れ、出力に電流を供給する。
【００４０】
以上の動作は、図１（ｄ）の回路でも同様であり、電流を供給するＰＭＯＳトランジスタは、ソース接地されたＰＭＯＳトランジスタ１１０，１１８’，１２８，１３６となる。これらのＰＭＯＳトランジスタ１１０，１１８’，１２８，１３６のみのサイズを大きくし、多段に接続されている、ダイオード接続されたＰＭＯＳトランジスタについてはサイズを小さくすることにより、作製される素子の面積を小さくすることができる。
【００４１】
図１（ｃ）、図１（ｅ）に示すように、ソース接地された電流供給用のＰＭＯＳトランジスタ１１８、１３６のゲートには、抵抗１１１、１２９を接続することも可能で、抵抗１１１、１２９を接続すれば、さらに電流供給能力が上がる。また、抵抗１１１、１２９には、常にアイドリング電流が流れるが、そのアイドリング電流により、抵抗１１１、１２９の両端に発生する電圧をソース接地のＰＭＯＳトランジスタ１１８、１３６の閾値電圧Ｖｔｈよりも小さくすることでソース接地のＰＭＯＳトランジスタ１１８、１３６にはアイドリング電流が流れることはなく、無駄な消費電流を省くことができる。
【００４２】
また、図１（ｃ）〜（ｅ）に示すように、負荷としての抵抗の代わりにダイオード接続されたＰＭＯＳトランジスタを接続することにより、ＰＭＯＳトランジスタのしきい値電圧Ｖｔｈのばらつきが相殺されて、出力電圧のばらつきを抑制することが出来る。
【００４３】
図２（ａ）は本発明による低電圧回路の第２の実施例の構成を概略的に示すブロック図、図１（ｂ）ないし（ｅ）はその具体的な回路構成を示す図である。
【００４４】
本実施例は電圧設定部２０１〜２０３と、電圧制御電流部２０４，２０５から構成されるもので、電圧設定部２０１は電圧制御電流部２０４に対して設けられ、電圧設定部２０２は電圧制御電流部２０５に対して設けられたもので、その関係は図１（ａ）に示した電圧設定部１０１と電圧制御電流部１０３と同様とされている。
【００４５】
次に、具体的な回路構成について図２（ｂ）を参照して説明する。
【００４６】
電圧設定部２０１は抵抗２０６とダイオード接続されたＰＭＯＳトランジスタ２０７〜２０９で構成され、電圧制御電流部２０４はＰＭＯＳトランジスタ２１０により構成されている。電圧設定部２０２は抵抗２１１とダイオード接続されたＰＭＯＳトランジスタ２１２〜２１４で構成され、電圧制御電流部２０５はＰＭＯＳトランジスタ２１５により構成されている。電圧設定部２０３はダイオード接続されたＰＭＯＳトランジスタ２１６〜２２１で構成されている。
【００４７】
第１の実施例のように、電流供給用のＰＭＯＳトランジスタが１つである場合には、耐圧が電流供給用のＰＭＯＳトランジスタのドレイン−ソース間耐圧で決定されるが、本実施例のように、電圧設定部２０１と電圧制御電流部２０４とからなる回路と、電圧設定部２０２と電圧制御電流部２０５とからなる回路とをカスコード接続し、１つの駆動用ＰＭＯＳトランジスタのドレイン−ソース間にかかる電圧を下げることで、さらに、高電圧のＶＨから、Ｖｏｕｔ出力電圧を作製することができるものとなっている。
【００４８】
図３は図１（ｂ）に示した回路の実際の構造を説明するための図であり図３（ａ）は回路図、（ｂ）は平面図、（ｃ）は（ｂ）のＡ−Ａ’線断面図である。
【００４９】
ダイオード接続されるＰＭＯＳトランジスタは、図３（ｃ）に示されるように、Ｐ型基板３０１中に形成されたＮウェル領域３０２の中に作り込まれたソースおよびドレインとされるＰ領域３０４と、これらの間にゲート絶縁膜３０６を介して形成されたゲート電極３０５によりＰＭＯＳトランジスタが形成されている。ＰＭＯＳトランジスタの間にはＰ＋領域３０３が形成され、また、Ｎウェル領域３０２の外周部にはガード用のＰ領域３０３が形成されている。これらの各領域の間にはＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）酸化膜３０７が形成されて絶縁されており、また、各領域は層間絶縁膜３０８から突出するコンタクトにより外部との接続を行なうことができるように構成されている。
【００５０】
上記のように各ＰＭＯＳトランジスタ間にＰ＋領域３０３を形成することで各ＰＭＯＳトランジスタの分離が図られ、表面リーク電流の発生を防止することができるものとなっている。また、Ｐ＋領域３０３を接地することにより、ごくわずかに発生した表面リーク電流が吸い上げられるため、寄生的に発生するトランジスタによってラッチアップ状態となることが防止される。
【００５１】
基板を半導体プロセスを用いて作製する場合には、製造コストを考えるとＣＭＯＳプロセスを用いることが非常に有利となる。しかしながら、ヒーターを搭載するこの種の基板では、２０Ｖ程度の電源電圧が使用されることがほとんどであり、さらに、ヒーター部には数十〜数百ｍＡの電流を供給しなければならない。最もシンプルなＭＯＳトランジスタ構造では、ブレークダウン耐圧が１５Ｖ以下であるため、ＣＭＯＳ構造では回路を実現することができない。そのため、高耐圧なパワートランジスタとするために、例えば、ＤＭＯＳ（Ｄｏｕｂｌｅ　ｄｉｆｆｕｓｅｄ　ＭＯＳ　ｔｒａｎｓｉｓｔｏｒ）プロセスを併用することが行なわれており、図３に示した回路についてもＤＭＯＳプロセスとＰＭＯＳプロセスとを併用して作製することとしてもよい。
【００５２】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載するような効果を奏する。
【００５３】
Ｐ型基板を用い、ＰＭＯＳトランジスタと抵抗だけが使用されている。ＰＭＯＳトランジスタはＮウェル中に作り込まれるが、ＮウェルとＰ型基板は一般的に濃度が薄いため、高耐圧となる。また、電流を供給するソース接地されたＰＭＯＳトランジスタのみのサイズを大きくし、出力電圧を確定するためのＰＭＯＳトランジスタについてはサイズを小さくすることにより、作製される素子の面積を小さくすることができる。
【００５４】
以上から、一般的なＣＭＯＳプロセスだけで小型かつ高耐圧の定電圧源を作製することができる効果がある。
【図面の簡単な説明】
【図１】（ａ）は本発明による低電圧回路の一実施例の構成を概略的に示すブロック図、（ｂ）ないし（ｅ）はその具体的な回路構成を示す図である。
【図２】（ａ）は本発明による低電圧回路の第２の実施例の構成を概略的に示すブロック図、（ｂ）はその具体的な回路構成を示す図である。
【図３】図１（ｂ）に示した回路の実際の構造を説明するための図であり（ａ）は回路図、（ｂ）は平面図、（ｃ）は（ｂ）のＡ−Ａ’線断面図である。
【図４】一般的なドライバＩＣの信号結線例を示す図である。
【図５】レベルシフト結線例を示す図である。
【図６】ソースホロワのトランジスタをレベルシフト回路に組み込んだときのドライバＩＣ結線例を示す図である。
【図７】ドライバＩＣ結線例を示す図である。
【図８】定電圧発生部分のみの構成を示す回路図である。
【図９】定電圧発生部分のみの構成を示す回路図である。
【符号の説明】
１０１，１０２，２０１，２０２，２０３　　電圧設定部
１０３，２０４，２０５　　電圧制御電流部
１０４〜１０８，１１０，１１２〜１２７，１３０〜１３６，２０７〜２１０，２１２〜２１８　　ＰＭＯＳトランジスタ
１０９，１１１，１２９，２１１　　抵抗
３０１　　Ｐ型基板
３０２　　Ｎウェル領域
３０３　　Ｐ＋領域
３０４，３１０　　Ｐ領域
３０５　　ゲート電極
３０６　　ゲート絶縁膜
３０７　　ＬＯＣＯＳ酸化膜
３０８　　層間絶縁膜
３０９　　コンタクト
【図１】
2004054629.tif 000003
【図２】
2004054629.tif 000004
【図３】
2004054629.tif 000005
【図４】
2004054629.tif 000006
【図５】
2004054629.tif 000007
【図６】
2004054629.tif 000008
【図７】
2004054629.tif 000009
【図８】
2004054629.tif 000010
【図９】
2004054629.tif 000011