(57)【要約】【課題】高速動作を実現しながら、消費電力の増大を抑止低減したバスシステムとバスインタフェース回路の提供。【解決手段】バス線１１とプリチャージ電源１２１との間に挿入され、プリチャージ制御信号ＰＥを制御端子に入力し、プリチャージ制御信号が活性状態のときにオンされるスイッチ素子を有し、プリチャージ電源１２１からオン状態とされたスイッチ素子１２２がオンしてバス線１１を予め定められたプリチャージ電圧にプリチャージするプリチャージ回路１２を備え、プリチャージ電圧は、高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳの間の所定の電圧とされ、出力回路は、前記出力回路に入力され、バス線１１に出力すべき入力信号が第１の論理値のとき、前記プリチャージ電圧にプリチャージされているバス線１１をプリチャージ電圧から予め定められたＶＳＳ側に設定する。【選択図】図１
2004054547.tif 000002
【特許請求の範囲】
【請求項１】
バス線とプリチャージ電源端子との間に挿入され、プリチャージ動作を制御するプリチャージ制御信号に基づきオン・オフ制御されるスイッチ素子を備え、プリチャージ動作時に、前記プリチャージ電源端子より、オン状態の前記スイッチ素子を介して前記バス線を予め定められたプリチャージ電圧にプリチャージするプリチャージ回路を備え、
前記プリチャージ電圧は、出力回路から前記バス線に出力された信号を受信するレシーバ回路及び／又は前記出力回路の駆動電源をなす第１及び第２の電源の２つの電源電圧の間の所定の電圧とされ、
前記出力回路は、前記プリチャージ電圧と、前記第１及び第２の電源電圧のうち予め定められた固定電圧とで論理振幅が規定される出力信号を、前記バス線に出力する手段を備えている、ことを特徴とするバスインタフェース回路。
【請求項２】
前記出力回路は、前記バス線に出力すべき信号が、前記第１の電源に対応する第１の論理レベルのとき、前記プリチャージ電圧にプリチャージされている前記バス線を駆動して、前記バス線の電圧を、前記プリチャージ電圧から、前記予め定められた固定電圧に設定し、
前記バス線に出力すべき信号が、前記第２の電源に対応する第２の論理レベルのとき、前記バス線を駆動せず、前記バス線の電圧を、前記プリチャージ電圧に保つ制御を行う手段を備えている、ことを特徴とする請求項１記載のバスインタフェース回路。
【請求項３】
前記固定電圧は、前記第１及び第２の電源のうち低位側の電源電圧であり、
前記出力回路が、前記バス線と、前記低位側の電源との間に挿入され、前記バス線に出力すべき信号を制御端子に入力し、前記バス線に出力すべき信号が前記第１の論理レベルのときにオン状態とされて前記バス線を放電して、前記バス線の電圧を、前記プリチャージ電圧から、前記低位側の電源電圧とする出力段トランジスタを備えている、ことを特徴とする請求項１又は２記載のバスインタフェース回路。
【請求項４】
前記レシーバ回路は、前記バス線から、論理振幅が前記プリチャージ電圧と前記固定電圧で規定される信号を受信し、前記受信した信号が、前記第１及び第２の電源電圧に対応する論理レベルのうちいずれの論理レベルの信号であるか判定する手段を備えている、ことを特徴とする請求項１記載のバスインタフェース回路。
【請求項５】
前記レシーバ回路において、前記受信した信号の論理レベルの判定を行うための基準電圧の大きさが、前記プリチャージ電圧と前記固定電圧の間の電圧値とされている、ことを特徴とする請求項４記載のバスインタフェース回路。
【請求項６】
前記第１及び第２の電源間に直列形態に接続された複数の抵抗と、
前記複数の抵抗の接続点のうち前記プリチャージ電圧と前記基準電圧とにそれぞれ対応した接続点からの電圧をそれぞれ受け、第１及び第２の出力端子より、前記プリチャージ電圧と前記基準電圧をそれぞれ出力する第１及び第２の駆動回路と、
を含む電源回路を備え、
前記プリチャージ回路は、
前記電源回路の前記第１の出力端子と前記バス線との間に挿入され、前記プリチャージ制御信号を制御端子に受け、前記プリチャージ制御信号が活性状態の時にオンとされ、前記第１の出力端子からの前記プリチャージ電圧にしたがって前記バス線をプリチャージするスイッチ素子を備え、
前記レシーバ回路は、
前記バス線と前記電源回路の前記第２の出力端子とが入力対にそれぞれ接続された差動対と、前記差動対の出力対と前記第１の電源間に接続された負荷素子対と、前記差動対を駆動する電流源と、を備え、前記電流源が前記第２の電源に接続されてなる差動回路と、を有し、
前記電流源は、前記プリチャージ制御信号に基づき、プリチャージ動作時にオフ状態とされ、
前記差動回路の出力端子に一端が接続され、前記プリチャージ制御信号が制御端子に入力され、プリチャージ動作時にオフ状態とされるトランスファゲートと、
前記トランスファゲートの他端に入力端子が接続されているバッファ回路と、
を備え、
前記バッファ回路の出力端子が前記レシーバ回路の出力端子に接続されている、ことを特徴とする請求項１記載のバスインタフェース回路。
【請求項７】
前記プリチャージ回路が、前記バス線のプリチャージ電圧を規定するプリチャージ電源端子と前記バス線との間に挿入された第１導電型の第１のトランジスタと、
前記プリチャージ電源を駆動電源の高位側の電源とし、前記プリチャージ制御信号に基づき、出力信号を出力する回路であって、前記プリチャージ制御信号が活性状態のとき、前記プリチャージ電源電圧に対応する電圧の出力信号を出力し、前記第１のトランジスタの制御端子に供給する第１の制御回路と、
を備え、
前記第１の制御回路の出力信号が前記プリチャージ電源電圧に対応する電圧レベルのとき、前記第１のトランジスタがオンして、前記バス線をプリチャージする、ことを特徴とする請求項１記載のバスインタフェース回路。
【請求項８】
前記第１の制御回路が、前記プリチャージ制御信号の反転信号を入力端子より入力し、前記入力した信号を反転した信号を出力端子より出力し、その際、前記高位側の電源電圧に対応する論理レベルの信号として、前記プリチャージ電源電圧を出力する第１のインバータよりなる、ことを特徴とする請求項７記載のバスインタフェース回路。
【請求項９】
前記レシーバ回路が、
互いに並列に接続されており一端が前記第１の電源に共通に接続されている第２導電型の第２及び第３のトランジスタと、
前記第２及び第３のトランジスタの共通接続された他端と、前記バス線との間に接続され、前記プリチャージ電源端子に制御端子が接続されている第１導電型の第４のトランジスタと、
を備え、
前記第２のトランジスタは、前記プリチャージ制御信号が活性状態、及び非活性状態のときに、それぞれ、オン状態、及びオフ状態とされ、
前記第２乃至第４のトランジスタの共通接続点が入力端子に接続された第２のインバータを備え、
前記第３のトランジスタの制御端子は、前記第２のインバータの出力端子に接続され、
前記第２乃至第４のトランジスタの接続点に一端が接続され、前記プリチャージ制御信号が活性状態、及び非活性状態のときに、それぞれ、オフ状態、及びオン状態とされるトランスファゲートと、
前記トランスファゲートの他端に入力端子が接続されたバッファ回路と、
を備え、
前記バッファ回路の出力端子が、前記レシーバ回路の出力端子に接続されている、ことを特徴とする請求項１、７、８のいずれか一に記載のバスインタフェース回路。
【請求項１０】
前記バッファ回路が、第３のインバータよりなり、
前記第３のインバータの出力端子に入力端子が接続されている第４のインバータをさらに備え、
前記第４のインバータの出力端子が、前記第３のインバータの入力端子に接続されている、ことを特徴とする請求項９記載のバスインタフェース回路。
【請求項１１】
出力回路からバス線にデータが出力される前のプリチャージ期間に、前記バス線が、所定のプリチャージ電圧にプリチャージされ、前記バス線に出力される信号の論理振幅が、前記プリチャージ電圧と、前記出力回路及び／又はレシーバ回路を駆動する第１及び第２の電源のうち一方の電源電圧で規定されており、
前記バス線に出力されるデータを受信する前記レシーバ回路が、
互いに並列に接続されており一端が前記第１の電源に共通に接続されている第２導電型の第１及び第２のトランジスタと、
前記第１及び第２のトランジスタの共通接続された他端と前記バス線との間に接続され、前記プリチャージ電源端子に制御端子が接続されている第１導電型の第３のトランジスタと、
を備え、
前記第１のトランジスタは、プリチャージ動作を制御するプリチャージ制御信号が活性状態、及び非活性状態のときに、それぞれ、オン状態、及びオフ状態とされ、
前記第１乃至第３のトランジスタの共通接続点が入力端子に接続された第１のインバータを備え、
前第２のトランジスタの制御端子は、前記第１のインバータの出力端子に接続され、
前記第１乃至第３のトランジスタの接続点に一端が接続され、前記プリチャージ制御信号が活性状態、及び非活性状態のときに、それぞれ、オフ状態、及びオン状態とされるトランスファゲートと、
前記トランスファゲートの他端に入力端子が接続されたバッファ回路と、
を備え、
前記バッファ回路の出力端子が、前記レシーバ回路の出力端子に接続されている、ことを特徴とするレシーバ回路。
【請求項１２】
出力回路より第１のバス線にデータが出力される前のプリチャージ期間に、前記第１のバス線が所定のプリチャージ電圧にプリチャージされ、前記第１のバス線に出力される信号の振幅が、前記プリチャージ電圧と、前記出力回路及び／又はレシーバ回路を駆動する第１及び第２の電源のうち一方の電源電圧とされており、
前記第１のバス線へのプリチャージ及びデータの受信を行う前記レシーバ回路であって、
前記第１のバス線のプリチャージ電圧を規定するプリチャージ電源電圧端子と、前記バス線との間に挿入された第１導電型の第１のトランジスタと、
前記プリチャージ電源電圧を駆動電源電圧とし、プリチャージ動作を制御するプリチャージ制御信号の反転信号を受け、前記プリチャージ制御信号が活性状態のとき、前記プリチャージ電源電圧のレベルの信号を出力し、前記第１のトランジスタのゲートに供給する第１のインバータと、を備え、
前記第１のインバータの出力信号が前記プリチャージ電源電圧のとき、前記第１のトランジスタがオンして、前記第１のバス線をプリチャージし、
互いに並列に接続されており一端が前記第１の電源に共通に接続されている第２導電型の第２及び第３のトランジスタと、
前記第２及び第３のトランジスタの共通接続された他端と、前記バス線との間に接続され、前記プリチャージ電源端子に制御端子が接続されている第１導電型の第４のトランジスタと、
を備え、
前記第２のトランジスタは、制御端子に前記プリチャージ制御信号の反転信号を受け、前記プリチャージ制御信号が活性状態、及び非活性状態のときに、それぞれ、オン状態、及びオフ状態とされ、
前記第２乃至第４のトランジスタの共通接続点が入力端子に接続された第２のインバータを備え、
前記第３のトランジスタの制御端子は、前記第２のインバータの出力端子に接続され、
前記第２のインバータの出力端子が入力端子に接続されるバッファ回路を備え、
前記バッファ回路の出力端子が、第２のバス線に接続されている、ことを特徴とするレシーバ回路。
【請求項１３】
前記第２のバス線が、前記第２のバス線に接続されるプリチャージ回路によって、前記第２のバス線へのデータ出力の前のプリチャージ期間にプリチャージされ、
前記バッファ回路が、前記第２のバス線と第２の電源間に接続され、制御端子が前記第２のインバータの出力端子に接続されている第５のトランジスタからなる、ことを特徴とする請求項１２記載のレシーバ回路。
【請求項１４】
請求項１乃至１０のいずれか一に記載のバスインタフェース回路を備えた半導体装置。
【請求項１５】
複数のメモリセルを含むメモリセルアレイと、
請求項１乃至１０のいずれか一に記載のバスインタフェース回路と、
を備え、
前記バスインタフェース回路の前記出力回路には、前記メモリセルアレイのうち選択されたメモリセルから読み出したデータを出力するセンスアンプの出力信号が供給され、
前記出力回路は、前記センスアンプの出力信号に基づき、前記バス線に出力信号を出力する、ことを特徴とする半導体記憶装置。
【請求項１６】
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイのうち選択されたメモリセルのデータに応じた論理値の信号を出力するセンスアンプと、
前記センスアンプの出力信号を受け取り、前記センスアンプの出力信号が第１又は第２の論理値の一方である場合、第１のバス線を駆動する第１のバス線駆動回路と、
前記第１のバス線に対する読み出しサイクル毎に活性化される第１のプリチャージ制御信号を入力し、前記第１のプリチャージ制御信号が活性化されプリチャージ動作を指示しているときに、前記第１のバス線を第１のプリチャージ電圧にプリチャージする第１のプリチャージ回路と、
前記第１のプリチャージ制御信号が活性化されているときには１サイクル前の読み出しサイクルで前記第１のバス線に出力された信号を保持し、前記第１のプリチャージ制御信号が非活性化されているときに、前記第１のバス線の信号を受け取り、前記受け取った信号をレベル変換して出力信号として出力する手段を有する第１のレシーバ回路と、
を備えている、ことを特徴とする半導体記憶装置。
【請求項１７】
前記第１のレシーバ回路の出力信号を入力し前記第１のレシーバ回路の出力信号が第１の論理レベルのとき、第２のバス線を駆動する第２のバス線駆動回路と、
前記第２のバス線に対する読み出しサイクル毎に活性化される第２のプリチャージ制御信号を入力し、前記第２のプリチャージ制御信号が活性化されプリチャージ動作を指示しているときに、前記第２のバス線を第２のプリチャージ電圧にプリチャージする第２のプリチャージ回路と、
前記第２のプリチャージ制御信号を入力し、前記第２のプリチャージ制御信号が非活性化されているときに、前記第２のバス線の信号を受け取り、前記受け取った信号をレベル変換して出力信号として出力する手段を有する第２のレシーバ回路と、
を備えている、ことを特徴とする請求項１６記載の半導体記憶装置。
【請求項１８】
前記第１のレシーバ回路が、前記第１のバス線へのプリチャージを行う前記第１のプリチャージ回路を有し、
前記第１のプリチャージ回路は、前記第１のバス線のプリチャージ電圧を規定するプリチャージ電源電圧端子と、前記バス線との間に挿入された第１導電型の第１のトランジスタと、
前記プリチャージ電源電圧を駆動電源電圧とし、プリチャージ動作を制御するプリチャージ制御信号の反転信号を受け、前記プリチャージ制御信号が活性状態のとき、前記プリチャージ電源電圧のレベルの信号を出力し、前記第１のトランジスタのゲートに供給する第１のインバータと、
を備え、前記第１のインバータの出力信号が前記プリチャージ電源電圧のとき、前記第１のトランジスタがオンして、前記第１のバス線をプリチャージし、
さらに、前記第１のバス線に接続されるレシーバ回路として、
互いに並列に接続されており一端が第１の電源に共通に接続されている第２導電型の第２及び第３のトランジスタと、
前記第２及び第３のトランジスタの共通接続された他端と、前記バス線との間に接続され、前記プリチャージ電源端子に制御端子が接続されている第１導電型の第４のトランジスタと、
を備え、
前記第２のトランジスタは、制御端子に前記プリチャージ制御信号の反転信号を受け、前記プリチャージ制御信号が活性状態、及び非活性状態のときに、それぞれ、オン状態、及びオフ状態とされ、
前記第２乃至第４のトランジスタの共通接続点が入力端子に接続された第２のインバータをさらに備え、
前記第３のトランジスタの制御端子は、前記第２のインバータの出力端子に接続され、
前記第２のインバータの出力端子が入力端子に接続され、出力端子が前記第２のバス線に接続されているバッファ回路をさらに備えている、ことを特徴とする請求項１７記載の半導体記憶装置。
【請求項１９】
前記バッファ回路が、前記第２のバス線と第２の電源間に接続され、制御端子が前記第２のインバータの出力端子に接続されている第５のトランジスタからなる、ことを特徴とする請求項１８記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バスインタフェースに関し、特に、バス線を駆動する出力回路とバス線をプリチャージするプリチャージ回路、及びバス線に出力された信号を受け取るレシーバ回路を有するバスインタフェースに関する。
【０００２】
【従来の技術】
従来のメモリデバイスのバス制御システムについて説明する。図８は、従来のメモリデバイスのシステム構成の一例を模式的に示す図である。図８を参照すると、複数のメモリセルのサブアレイブロック２００１〜２００ｍが共通のバス線２１０に接続されており、バス線２１０には、レシーバ回路２２０が接続されている。レシーバ回路２２０は、サブアレイブロック２００１〜２００ｍからの読み出しデータを受信して出力する。
【０００３】
サブアレイブロック２００１〜２００ｍは、いずれも同一の構成とされており、サブアレイブロック２００１の構成が示されている。サブアレイブロック２００１は、図示されない複数のワード線とビット線が行と列方向に配置され、ビット線とワード線の交叉部にメモリセルがアレイ状に配置されたメモリセルアレイ２０１と、図示されないアドレス信号を入力するＸデコーダで選択されたワード線を駆動するワードドライバ２０２と、図示されないアドレス信号を入力するＹデコーダで選択されたビット線を選択してセンスアンプ２０４に接続するＹスイッチ２０３を備え、Ｙスイッチ２０３で選択されたビット線をなす、互いに相補のビット線対（Ｔ、Ｂ：Ｂはビット線の相補信号）がセンスアンプ２０４に入力されている。センスアンプ２０４は、センスイネーブル信号ＳＥが活性化された場合に、センス動作を行い、センス結果ＳＡＴを出力回路２０５に出力する。出力回路２０５は、高位側電源ＶＤＤと低位側電源ＶＳＳ間に直列形態に接続されたＰＭＯＳトランジスタＰＭ２０１とＮＭＯＳトランジスタＮＭ２０１よりなる出力バッファ回路と、出力バッファ回路を制御する制御回路を備えている。ＰＭＯＳトランジスタＰＭ２０１のゲートには、センスイネーブル信号ＳＥと、センスアンプ２０４の出力信号ＳＡＴとの否定論理積をとるＮＡＮＤ回路２０６の出力端子が接続されており、ＮＭＯＳトランジスタＮＭ２０１のゲートには、センスイネーブル信号ＳＥの反転信号とセンスアンプ２０４の出力信号ＳＡＴとの否定論理和をとるＮＯＲ回路２０７の出力が接続されている。
【０００４】
図８に示した従来の出力回路２０５の動作についてその概略を説明する。センスイネーブル信号ＳＥがｈｉｇｈレベルであり、センスアンプ２０４から出力される出力信号ＳＡＴがｈｉｇｈレベルのとき、ＮＡＮＤ回路２０６の出力はｌｏｗレベルとなり、ＰＭＯＳトランジスタＰＭ２０１がオンし、高位側電源ＶＤＤよりバス線２１０を充電し、ｈｉｇｈレベルとする。
【０００５】
センスイネーブル信号ＳＥがｈｉｇｈレベルであり、センスアンプ２０４の出力信号ＳＡＴがｌｏｗレベルのとき、ＮＯＲ回路２０７の出力はｈｉｇｈレベルとなり、ＮＭＯＳトランジスタＮＭ２０１がオンし、バス線２１０の電荷を低位側電源ＶＳＳ側に放電し、ｌｏｗレベルとする。
【０００６】
図９は、図８に示した従来のメモリデバイスの動作タイミングの一例を示す図である。図９において、ＳＥは、図８のセンスイネーブル信号、Ｐは、図８のＰＭＯＳトランジスタＰＭ２０１のゲートの電圧（図８でＰで示すノードの電圧）、ＢＳは、図８の出力回路２０５近傍（ＢＳ）のバス線２１０の電圧波形、ＢＥは、図８の出力回路２０５遠端（ＢＥ）のレシーバ回路２２０の入力端子付近のバス線２１０の電圧波形、ＯＵＴは、レシーバ回路２２０の出力信号波形をそれぞれ示している。
【０００７】
センスイネーブル信号ＳＥの立ち上がりによりセンスアンプ２０４が動作し、センスアンプ２０４の出力信号ＳＡＴがｈｉｇｈレベルのとき、ＮＡＮＤ回路２０６の出力Ｐは立ち下がり、ＰＭＯＳトランジスタＰＭ２０１がオンし、バス線を、高位側電源ＶＤＤより充電する。レシーバ回路２２０の入力端子のバス線２１０の電圧波形は、図９のＢＥのように、立ち上がる。レシーバ回路２２０は、入力端子の電圧と基準電圧を差動入力して差動増幅する回路構成とされており、入力端子の電圧ＢＥ（立ち上がり時間は遅い）が、基準電圧を超えたとき、出力信号ＯＵＴはｈｉｇｈレベルからｌｏｗレベルに切り替わる。この場合、バス線２１０の配線が長く、容量性負荷が大きくなると、ＢＥの立ち上がりの傾斜（スルーレート）はさらに鈍くなり、センスイネーブル信号の活性化から、出力信号ＯＵＴが出力されるまでの遅延時間が増大する。これは、アクセスタイムの増大となり、メモリシステムの高速動作を律速する要因となる。
【０００８】
一方、バス線の遠端の信号の遷移の高速化を図るために、出力バッファ回路の電流駆動能力を増大させると、消費電力の増大につながる。また、出力バッファ回路の高位側電源電圧側への立ち上がり時間を短縮するには、例えばＰＭＯＳとＮＭＯＳトランジスタの利得係数βの比βｐ／βｎを大きく設定する必要があり、その分、ＰＭＯＳトランジスタのサイズを大きくする必要がある。ただし、βは、（με／ｔＯＸ）（Ｗ／Ｌ）で与えられる（ここで、μはキャリアの移動度、εはゲート絶縁膜の誘電率、ｔＯＸはゲート絶縁膜の膜厚、Ｗはチャネル幅、Ｌはチャネル長である）。
【０００９】
【発明が解決しようとする課題】
したがって、本発明は上記課題に鑑みて創案されたものであって、その主たる目的は、高速動作を実現しながら、消費電力の増大を抑止低減したバスシステムとバスインタフェース回路及びレシーバ回路並びにこれらの回路を有する半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成する本発明は、バス線とプリチャージ電源端子との間に挿入され、プリチャージ動作を制御するプリチャージ制御信号に基づきオン・オフ制御されるスイッチ素子を備え、プリチャージ動作時に、前記プリチャージ電源端子より、オン状態の前記スイッチ素子を介して前記バス線を予め定められたプリチャージ電圧にプリチャージするプリチャージ回路を備え、前記プリチャージ電圧は、出力回路から前記バス線に出力された信号を受信するレシーバ回路の駆動電源をなす第１及び第２の電源の２つの電源電圧の間の所定の電圧とされ、前記出力回路は、前記プリチャージ電圧と、前記第１及び第２の電源電圧のうち予め定められた固定電圧とで論理振幅が規定される出力信号を、前記バス線に出力する手段を備えている。
【００１１】
本発明において、前記出力回路は、前記バス線に出力すべき信号が、前記第１の電源に対応する第１の論理レベルのとき、前記プリチャージ電圧にプリチャージされている前記バス線を駆動して、前記バス線の電圧を、前記プリチャージ電圧から、前記予め定められた固定電圧に設定し、前記バス線に出力すべき信号が、前記第２の電源に対応する第２の論理レベルのとき、前記バス線を駆動せず、前記バス線の電圧を、前記プリチャージ電圧に保つ制御を行う手段を備えている。
【００１２】
本発明によれば、バス線を、プリチャージ電圧にプリチャージし、出力回路は、プリチャージ電圧と固定電圧で振幅が規定される信号をバス線に出力する構成とすることで、バス線の信号の振幅を縮減し、出力回路及びレシーバ回路のバスアクセス時間の高速化を達成している。
【００１３】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、その一実施の形態において、高位側電源電圧（ＶＤＤ）と、低位側電源電圧（ＶＳＳ）の間の所定の電圧（「中間電圧」ともいう）をプリチャージ電圧として、バス線（図１の１１）をプリチャージするプリチャージ回路（図１の１２）を備えている。プリチャージ回路（１２）は、プリチャージ動作を制御するプリチャージ制御信号（ＰＥ）に基づきオン・オフ制御されるスイッチ素子（図１の１２２）を備え、バス線（１１）を駆動する出力回路（例えば図１の１１０）が信号の出力動作を行う前の所定の期間（「プリチャージ期間」という）に、バス線（１１）をプリチャージし、出力回路（１１０）がバス線（１１）に出力信号を出力するとき、プリチャージ動作を停止させる。
【００１４】
バス線（１１）にデータを出力する出力回路（１１０）は、バス線（１１）と低位側電源（ＶＳＳあるいはグランド）間に接続され、バス線（１１）に出力すべき信号を制御端子より入力し、該信号が第１の論理レベルのとき、バス線（１１）を、プリチャージ電圧から、予め定められた固定電圧（例えば低位側電源電圧ＶＳＳ）に設定する出力段トランジスタ（１０６）を備えている。そして、この出力段トランジスタ（１０６）は、制御端子に入力される信号が、第２の論理レベルのとき、オフし、バス線（１１）は、プリチャージ電圧に保持される。このように、バス線（１１）上に送出される信号の論理振幅は、低位側電源電圧（ＶＳＳ）とプリチャージ電圧（Ｖｐ）で与えられる。
【００１５】
本発明の一実施の形態において、バス線（１１）に接続されバス線（１１）に伝送される信号を受信するレシーバ回路（１３）において、該受信した信号の論理の判定を行う差動回路（比較回路）における基準電圧Ｖｒの大きさが、プリチャージ電圧Ｖｐと固定電圧（低位側電源電圧）の間の電圧値とされている。
【００１６】
本発明の一実施の形態において、プリチャージ電圧を与える電源回路をチップ内で共通に備えてもよい。電源回路（図４の１４）は、高位側電源（ＶＤＤ）と低位側電源（ＶＳＳ）間に直列形態に接続された複数の抵抗（図４のＲ１、Ｒ２、Ｒ３）と、プリチャージ電圧（Ｖｐ）と基準電圧（Ｖｒ）に対応した抵抗のタップからの出力電圧を受け、プリチャージ電圧と基準電圧をそれぞれ出力する第１、第２のドライバ回路（駆動回路）を備えている。第１、第２のドライバ回路は、オペアンプの出力端子と反転入力端子とを接続し、非反転入力端子に入力された入力電圧にしたがった電圧を、出力端子から出力するボルテージフォロワ（図４のＶＦ１０１、ＶＦ１０２）で構成してもよい。
【００１７】
本発明の一実施の形態において、プリチャージ回路（１２）は、電源回路（１４）の第１のドライバ回路（ＶＦ１０１）の出力端子と、バス線（１１）との間に挿入され、プリチャージ制御信号（ＰＥ）を制御端子に受け、プリチャージ動作時にオンされて前記バス線をプリチャージするトランジスタ（ＮＭ１０４）を備えている。
【００１８】
また本発明の一実施の形態において、レシーバ回路（１３）は、バス線（１１）と第２のドライバ回路（ＶＦ１０２）の出力端子とが、差動入力対にそれぞれ接続された差動対（ＮＭ１０１、ＮＭ１０２）と、差動対の出力対と、高位側電源間に接続された負荷素子対（ＰＭ１０１、ＰＭ１０２）と、差動対の共通ソースに一端が接続された定電流源（ＮＭ１０３）を備え、定電流源の他端は、低位側電源に接続されている差動回路を有する。この定電流源（ＮＭ１０３）は、バイアス制御端子に、プリチャージ制御信号（ＰＥ）を受け、プリチャージ期間には、オフ状態とされる。差動回路から出力された信号は、プリチャージ制御信号に基づき、プリチャージ動作時にオフ状態とされるトランスファゲート（ＰＭ１０３、ＮＭ１０５）を介して、バッファ回路（ＩＮＶ１０２）に入力される。バッファ回路（ＩＮＶ１０２）の出力端子に接続される出力端子（ＯＵＴ）からは、プリチャージ期間終了後にバス線に出力された信号をレシーバ回路（１３）で受信した信号が出力される。
【００１９】
本発明の別の実施の形態において、プリチャージ回路（１２）は、プリチャージ電源（Ｖｐ２）と、バス線（１１）との間に挿入され、バス線（１１）をプリチャージする第１のトランジスタ（図５のＮＭ１１１）と、プリチャージ電源電圧（Ｖｐ２）を、駆動電源の高位側の電源電圧とし、プリチャージ制御信号（ＰＥ）の反転信号を入力し、出力端子が、トランジスタ（ＮＭ１１１）のゲートに接続されているインバータ（ＩＮＶ１１１）を備えている。インバータ（ＩＮＶ１１１）は、プリチャージ制御信号（ＰＥ）が活性状態のとき、トランジスタ（ＮＭ１１１）のゲートにプリチャージ電源電圧（Ｖｐ２）の信号を出力する。トランジスタ（ＮＭ１１１）をＮＭＯＳで構成した場合、トランジスタ（ＮＭ１１１）のドレインには、プリチャージ電源電圧（Ｖｐ２）が印加され、ゲートにプリチャージ電源電圧（Ｖｐ２）が印加されており、トランジスタ（ＮＭ１１１）のソースの電圧は、プリチャージ電源電圧（Ｖｐ２）からＮＭＯＳトランジスタのしきい値電圧Ｖｔｎ分下がった電圧Ｖｐ２−Ｖｔｎとされ、該電圧で、バス線１１がプリチャージされる。
【００２０】
本発明の別の実施の形態において、レシーバ回路（１３）は、互いに並列に接続されており、一端が高位側電源（ＶＤＤ）に共通に接続されてなる２つのトランジスタ（ＰＭ１１１、ＰＭ１１２）と、２つのトランジスタ（ＰＭ１１１、ＰＭ１１２）の共通接続された他端とバス線（１１）との間に接続され、プリチャージ電源端子（Ｖｐ２）に制御端子が接続されたトランジスタ（ＮＭ１１２）と、を備えている。トランジスタ（ＰＭ１１１）は、プリチャージ制御信号（ＰＥ）が活性状態のときオンし非活性状態のときオフする。３つのトランジスタ（ＰＭ１１１、ＰＭ１１２、ＮＭ１１２）の共通接続点（ノードＡ）が入力端子に接続されたインバータ（ＩＮＶ１１２）を備え、トランジスタ（ＰＭ１１２）の制御端子は、インバータ（ＩＮＶ１１２）の出力端子に接続され、３つのトランジスタの共通接続点（ノードＡ）に一端が接続され、プリチャージ制御信号（ＰＥ）が活性状態の時にオフ状態とされ、プリチャージ制御信号（ＰＥ）が非活性状態の時にオン状態とされるトランスファゲート（ＮＭ１１３、ＰＭ１１３）と、トランスファゲートの他端に入力端子が接続されたバッファ回路（ＩＮＶ１１３）と、を備え、バッファ回路（ＩＮＶ１１３）の出力端子が、レシーバ回路（１３）の出力端子（ＯＵＴ）に接続されている。
【００２１】
本発明の別の実施の形態においては、２つのバス線間を中継するバッファ回路に、本発明を適用したものである。すなわち、第１のバス線（３２）に出力回路（図６の３１）よりデータが出力される前のプリチャージ期間に、第１のバス線（３２）が所定のプリチャージ電圧にプリチャージされ、第１のバス線（３２）に出力される信号の振幅が、プリチャージ電圧と、前記出力回路及び／又はレシーバ回路を駆動する第１及び第２の電源のうち一方の電源電圧とされており、第１のバス線（３２）へのプリチャージ及びデータの受信を行うレシーバ回路（「プリチャージ＋レシーバ回路」ともいう）（３０）は、プリチャージ電源端子（ＶＰ２）と、第１のバス線（３２）との間に挿入され、第１のバス線（３２）をプリチャージする第１のトランジスタ（ＮＭ３０１）と、プリチャージ電源電圧（Ｖｐ２）を高位側電源電圧とし、プリチャージ動作を制御する第１のプリチャージ制御信号（ＰＥ１）の反転信号（￣ＰＥ１）を受け、出力端子が、第１のトランジスタ（ＮＭ３０１）のゲートに接続されている第１のインバータ（ＩＮＶ３０１）を備えている。さらに、互いに並列に接続されており、一端（ソース）が高位側電源（ＶＤＤ）に共通に接続されてなる２つのトランジスタ（ＰＭ３０１、ＰＭ３０２）と、２つのトランジスタ（ＰＭ３０１、ＰＭ３０２）の共通接続された他端（ドレイン）とバス線（１１）との間に接続され、プリチャージ電源端子（Ｖｐ２）に制御端子が接続されたトランジスタ（ＮＭ３０２）と、を備えている。トランジスタ（ＰＭ３０１）は、第１のプリチャージ制御信号（ＰＥ１）が活性状態のときにオンし、非活性状態のときにオフする。さらに、これら３つのトランジスタ（ＰＭ３０１、ＰＭ３０２、ＮＭ３０２）の共通接続点が入力端子に接続されたインバータ（ＩＮＶ３０２）を備えている。トランジスタ（ＰＭ３０２）の制御端子は、インバータ（ＩＮＶ３０２）の出力端子に接続されている。さらに、インバータ（ＩＮＶ３０２）の出力端子が入力端子に接続され、出力端子が第２のバス線（３３）に接続されているトランジスタ（ＮＭ３０３）よりなる出力回路を備えている。第２のバス線（３３）は、プリチャージ回路（３４）でプリチャージされ、プリチャージ後、レシーバ回路（３５）の出力回路（ＮＭ３０３）によって、第２のバス線（３３）に送出された信号は、第２のバス線（３３）側のレシーバ回路（３５）によって受信される。
【００２２】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。図１は、本発明の実施例の構成を示す図である。図１には、複数のサブアレイを有するメモリデバイスの構成の一例が模式的に示されている。
【００２３】
複数のメモリセルのサブアレイブロック１０１〜１０ｍが共通にバス線１１に接続されている。なお、図１において、サブアレイブロック１０１〜１０ｍは同一の構成よりなり、図１では、簡単のため、１つのサブアレイブロック１０１の構成が示されている。
【００２４】
バス線１１にはレシーバ回路１３が接続されており、サブアレイブロックで選択されたメモリセルからの読み出しデータがバス線１１に出力され、レシーバ回路１３で受信され出力端子ＯＵＴから出力される。
【００２５】
サブアレイブロック１０は、いずれも図示されない複数のワード線とビット線が行と列方向に配置され、ビット線とワード線の交叉部にメモリセルがアレイ状に配置されたメモリセルアレイ１０１と、図示されないアドレス信号を入力するＸデコーダで選択されたワード線を駆動するワードドライバ１０２と、図示されないアドレス信号を入力するＹデコーダで選択されたビット線に接続されるスイッチをオンし、該ビットをセンスアンプに接続するＹスイッチ１０３を備えている。各ビット線は相補の２本（Ｔ、Ｂ）の対よりなり、Ｙスイッチ１０３で選択されたビット線対（Ｔ、Ｂ）が、センスアンプ１０４に入力されている。
【００２６】
センスアンプ１０４はセンスイネーブル信号ＳＥが活性化された場合、センス動作を行い、センス結果ＳＡＢを、出力回路１１０に出力する。
【００２７】
出力回路１１０は、出力段トランジスタとして、ドレインがバス線１１に接続され、ソースが低位側電源ＶＳＳに接続されたＮＭＯＳトランジスタ１０６を有し、ＮＭＯＳトランジスタ１０６のゲートには、センスイネーブル信号ＳＥの反転信号と、センスアンプ１０４の出力信号であるＳＡＢ信号（センスアンプ１０４の出力信号ＳＡＴの反転信号）の否定論理和演算を行う否定論理和（ＮＯＲ）回路１０５の出力端子が接続されている。センスアンプ１０４の出力信号ＳＡＢを入力してＮＭＯＳトランジスタ１０６のオン及びオフを制御するＮＯＲ回路１０５は、出力制御回路を構成している。
【００２８】
センスイネーブル信号ＳＥがｈｉｇｈレベルであり、センスアンプ１０４の出力信号ＳＡＢがｌｏｗレベル（センスアンプ１０４の出力信号ＳＡＴがｈｉｇｈレベル）のとき、ＮＯＲ回路１０５の出力はｈｉｇｈレベルとなり、ＮＭＯＳトランジスタ１０５がオンし、バス線１１を放電する。
【００２９】
なお、この実施例において、ＮＯＲ回路１０５に代えて、センスアンプ１０４の出力信号ＳＡＴとセンスイネーブル信号ＳＥとを入力とし入力した信号の論理積をとるＡＮＤ回路で構成してもよいことは勿論である。
【００３０】
バス線１１に接続されるプリチャージ回路１２は、高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳの中間電圧よりなるプリチャージ電圧を生成するプリチャージ電源回路１２１と、プリチャージ電源回路１２１とバス線１１との間に接続され、プリチャージ動作を制御するプリチャージ制御信号ＰＥをゲートに受け、プリチャージ制御信号ＰＥが活性状態のとき、バス線１１をプリチャージ電圧にプリチャージするトランジスタ１２２を備えている。
【００３１】
バス線１１に接続されるレシーバ回路１３は、プリチャージ制御信号ＰＥを受け、プリチャージ制御信号ＰＥが活性状態のとき、受信動作を停止し、プリチャージ制御信号ＰＥが非活性状態のとき、受信動作を行い出力端子ＯＵＴより受信した２値論理信号を出力する構成とされている。このように、本実施例においては、バス線１１を駆動するドライバを出力段トランジスタ１０６のみで構成しているため、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる従来のドライバ回路と比べて、バスの負荷容量を減らすことができる。さらに、本実施例においては、バス線１１を駆動するドライバの面積を縮減することができる。
【００３２】
図２は、図１に示した本実施例の構成のタイミング波形の一例を示す図である。図２において、ＰＥは、図１のプリチャージ制御信号、ＳＥは、図１のセンスイネーブル信号、Ｎは、図１のＮＭＯＳトランジスタ１０６のゲートの電圧波形（ＮＯＲ回路１０５の出力電圧波形）、ＢＳは、図１の出力バッファ回路１０６近傍のバス線１１の電圧波形、ＢＥは、図１の出力バッファ回路１０６遠端にあるレシーバ回路１３の入力端子近傍のバス線１１の電圧波形、ＯＵＴは、図１のレシーバ回路１３の出力信号波形である。
【００３３】
プリチャージ制御信号ＰＥがｌｏｗレベルからｈｉｇｈレベルに立ち上がると、プリチャージ回路１２のトランジスタ１２２がオンし、バス線１１がプリチャージ電圧に充電される。プリチャージ制御信号ＰＥは、図示されないバス制御回路等で生成出力され、例えばデータの読み出しサイクル（リードサイクル）の最初の予め定められたプリチャージ期間、ｈｉｇｈレベルに保持される。プリチャージ期間が終ると、プリチャージ制御信号ＰＥはｌｏｗレベルとされる。
【００３４】
つづいて、センスイネーブル信号ＳＥが立ち上がり、センスアンプ１０４の出力信号ＳＡＴがｈｉｇｈレベルであり（ＳＡＢはｌｏｗレベル）、ＮＭＯＳトランジスタ１０６のゲート電圧がｈｉｇｈレベルに遷移する。すると、ＮＭＯＳトランジスタ１０６がオンし、バス線１１の電荷を放電し、バス線１１は、プリチャージ電位から低位側電源電圧ＶＳＳ側へ立ち下がる。
【００３５】
プリチャージ電圧は、例えば高位側電源電圧ＶＤＤの半分程度とされる。この場合、バス線１１を伝送される信号の振幅はＶＤＤ／２とされ、バス線１１の遠端部における立下り時間は、図７に示した構成と比べて短縮されている。
【００３６】
レシーバ回路１３では、入力端子に接続されるバス線１１の電圧と、基準電圧とを比較し、高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳで規定される論理振幅の信号を出力する。
【００３７】
この実施例において、センスイネーブル信号ＳＥの立ち上がりから、レシーバ回路１３の出力信号ＯＵＴの立ち上がりまでの遅延時間は、図８及び図９に示した従来の構成と比べて、特段に縮減されており、アクセス時間が短縮されている。
【００３８】
プリチャージ回路１２において、バス線１１を駆動する出力回路１１０が出力動作を行うときには、プリチャージ制御信号ＰＥはｌｏｗレベルとされており、トランジスタ１２２はオフする。また、レシーバ回路１３が、バス線１１の読み出し動作を行うときも、プリチャージ回路１２によるバス線１１のプリチャージ動作を停止する制御が行われる。
【００３９】
メモリデバイスでは、データの読み出しサイクルにおいて、メモリデバイス外部から供給されたアドレス信号の取り込みとデコード、デコード結果に基づくメモリセルの選択、選択されたメモリセルに接続されるビット線のセンスアンプによる読み出し動作等が行われ、バス線１１のプリチャージ動作（図２のプリチャージ期間）は、当該サイクルの開始時点から、センスアンプによる読み出し動作の前の間の任意のタイミングで行えばよい。
【００４０】
この実施例において、バス線１１に接続されバス線１１に伝送される信号を受信するレシーバ回路１３は、前記受信した信号の論理の判定を行う基準電圧Ｖｒの大きさが、プリチャージ電圧よりも小とされている。
【００４１】
図３は、比較例として図８に示した従来のバスシステムと、本発明のバスシステムの動作を対比して説明するための説明図である。比較例をなす図８に示した従来のシステムでは、バス線に送出される信号の振幅は高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳ（グランド電位）とされている。各読み出しサイクルにおいて、読み出し値の”１”、”０”に応じて、サイクル毎に、低位側電源電圧ＶＳＳ、高位側電源電圧ＶＤＤ、…、の論理信号が出力される。
【００４２】
一方、この実施例では、バス線１１に送出される信号の振幅はプリチャージ電圧と低位側電源電圧ＶＳＳとされ、各読み出しサイクルの最初でバス線が一端プリチャージされ、読み出しデータが例えば”１”のとき、バス線１１は低位側電源電圧ＶＳＳとされる。読み出しデータが例えば”０”のときは、バス線１１は、プリチャージ電圧のままとされる。このように、本実施例においては、バス線１１の信号を小振幅とし、バス線１１を駆動するドライバをＮＭＯＳトランジスタ１０６のみで構成することにより、ＰＭＯＳトランジスタとＮＭＯＳトランジスタよりなる従来のドライバ回路（図８参照）と比べて、バスの負荷容量が減少する。このため、バス線１１駆動時のピーク電流が減少し、その結果、チップ内部で発生するノイズを低減させることができる。
【００４３】
一般に、バス線以外の回路、例えばチップ外部への出力駆動回路（ドライバ回路）等では、読み出しデータが”０”→”１”→”０”→”１”のように、”０”と”１”が交互に切り替わる場合、電流ピーク（スイッチング時の電源電流）に関してワーストケースとなる。図８に示した従来の回路構成においては、読み出しデータの”０”と”１”が交互に切り替わる場合、バス線２１０上のデータも、上述のように、サイクル毎に変化する。このため、チップ全体（サブアレイブロック、センスアンプ、出力回路、バス線、レシーバ回路等を含む）では、データ切り替わり時における電流を足し合わせたものによって、ノイズ（スイッチング時の電源ノイズ等）が発生する。
【００４４】
これに対して、本実施例によれば、バス線１１については、読み出しデータが”１”→”１”→”１”→”１”となる場合が、電流（ノイズ）に関してワーストケースとなる。このように、本実施例では、従来の回路構成とは、バス線１１の電流ピークのワーストケースの組み合わせが異なる。すなわち、本実施例においては、バス線１１の電流に関するワーストケースのデータの組み合わせ（”１”→”１”→”１”→”１”）と、バス線１１と同一のチップに含まれる他の論理回路のスイッチング電流に関するワーストケースのデータの組み合わせ（”０””→”１”→”０”→”１”）とが互いに異なっており、チップ全体では、電流ピークがバス線１１と他の回路に分散されることになる。このため、本実施例においては、電流ピークが緩和され、電流ピークにより発生するノイズを低減することができる。
【００４５】
そして、本実施例において、バス線１１のプリチャージ電圧を、電源電圧ＶＤＤの半分とした場合、バス線１１の信号振幅は電源電圧ＶＤＤの半分となり、振幅がＶＤＤの場合の従来の構成と比べて、スイッチング動作時の消費電力が縮減される。
【００４６】
次に、本発明の別の実施例について説明する。図４は、図１に示したバス線１１に接続されるレシーバ回路とプリチャージ回路の構成を示す図である。
【００４７】
図４を参照すると、この実施例では、図１のプリチャージ電源回路１２１と、レシーバ回路１３への基準電圧を供給する回路を、１つの電源回路１４で構成し、プリチャージ回路１２を、ドレインを、電源回路１４のプリチャージ電圧出力端子に接続し、ゲートにプリチャージ制御信号ＰＥを入力し、ソースをバス線１１に接続したＮＭＯＳトランジスタＮＭ１０４で構成している。
【００４８】
レシーバ回路１３は、ソースが共通接続され、定電流源をなすトランジスタＮＭ１０３のドレインに接続され、ゲートがバス線１１と基準電圧出力端子に接続され差動対をなすＮＭＯＳトランジスタＮＭ１０１、ＮＭ１０２と、ＮＭＯＳトランジスタＮＭ１０１、ＮＭ１０２と電源ＶＤＤ間に接続され、能動負荷をなすカレントミラー回路を構成するＰＭＯＳトランジスタＰＭ１０１、ＰＭ１０２を備えている。
【００４９】
定電流源をなすＮＭＯＳトランジスタＮＭ１０３のソースは低位側電源電圧ＶＳＳに接続され、ゲートには、プリチャージ制御信号ＰＥをインバータＩＮＶ１０１で反転した信号が供給される。
【００５０】
差動対のＮＭＯＳトランジスタＮＭ１０１のドレインと、負荷をなすＰＭＯＳトランジスタＰＭ１０１のドレインの接続点は、差動回路の出力ノードをなし、ゲートにプリチャージ制御信号ＰＥを入力するＰＭＯＳトランジスタＰＭ１０３と、ゲートにプリチャージ制御信号ＰＥの反転信号（￣ＰＥ）を入力するＮＭＯＳトランジスタＮＭ１０５よりなるＣＭＯＳ型トランスファゲートを介して、反転バッファ回路をなすインバータＩＮＶ１０２の入力端子に入力され、インバータＩＮＶ１０２の出力端子がレシーバ回路１３の出力端子ＯＵＴに接続されている。インバータＩＮＶ１０２の出力端子はインバータＩＮＶ１０３の入力端子に接続され、インバータＩＮＶ１０３の出力端子はインバータＩＮＶ１０２の入力端子に接続されている。インバータＩＮＶ１０２とインバータＩＮＶ１０３とはフリップフロップを構成し、トランスファゲート（ＮＭ１０５、ＰＭ１０３）がオフ状態のとき、インバータＩＮＶ１０２の入力端子を、該トランスファゲートがオフ状態になる直前の論理レベルに設定する。インバータＩＮＶ１０２の入力容量を駆動するインバータＩＮＶ１０３の電流駆動能力は、インバータＩＮＶ１０２と比べて小さくてよい。
【００５１】
電源回路１４は、例えば高位側電源ＶＤＤと低位側電源ＶＳＳ間に直列形態に接続された抵抗Ｒ１、Ｒ２、Ｒ３と、抵抗Ｒ１とＲ２の接続点を非反転入力端子（＋）に接続し、出力端子を反転入力端子（−）に接続した演算増幅器（ＯＰアンプ）よりなる第１のボルテージフォロワＶＦ１０１と、抵抗Ｒ２とＲ３の接続点を非反転入力端子（＋）に接続し、出力端子を反転入力端子（−）に接続した演算増幅器（ＯＰアンプ）よりなる第２のボルテージフォロワＶＦ１０２と、を備え、第１、第２のボルテージフォロワＶＦ１０１、ＶＦ１０２は、それぞれの出力端子から、以下の式で与えられる、プリチャージ電圧Ｖｐと、基準電圧Ｖｒを出力する。
Ｖｐ＝ＶＤＤ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）
Ｖｒ＝ＶＤＤ×Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）
【００５２】
図４を参照して、本実施例の動作について説明する。プリチャージ回路１２でプリチャージ電圧Ｖｐ２にプリチャージされたバス線１１は、図示されない出力回路からデータが出力され、差動回路（ＮＭ１０１、ＮＭ１０２の差動対を含む）では、バス線１１の電圧を基準電圧Ｖｒと比較し、バス線１１の電圧がプリチャージ電圧Ｖｐである場合（図１のセンスアンプ１０４の出力ＳＡＴがｌｏｗレベルのとき）、基準電圧Ｖｒよりも大きく、このため、差動回路の出力（ＮＭＯＳトランジスタＮＭ１０１のドレインノードの電圧）はｌｏｗレベルとなり、オン状態のトランスファゲート（データ読み出し時、プリチャージ制御信号ＰＥはｌｏｗレベルである）を介して、バッファ回路ＩＮＶ１０２に転送され、バッファ回路ＩＮＶ１０２から出力端子ＯＵＴにｈｉｇｈレベルが出力される。
【００５３】
一方、バス線１１の電圧が低位側電源電圧ＶＳＳである場合（図１のセンスアンプ１０４の出力ＳＡＴがｈｉｇｈレベルのとき）、基準電圧Ｖｒよりも小さいことから、差動回路の出力はｈｉｇｈレベルとなり、オン状態のトランスファゲート（データ読み出し時、プリチャージ制御信号ＰＥはｌｏｗレベルである）を介して、バッファ回路ＩＮＶ１０２に転送され、バッファ回路ＩＮＶ１０２から出力端子ＯＵＴにｌｏｗレベルが出力される。
【００５４】
図４に示した回路構成において、電源回路１４は、プリチャージ回路１２とレシーバ回路１３に共通とされており、さらに、電源回路１４を１チップに１つ用意する構成としてもよい。
【００５５】
図４に示した構成において、レシーバ回路１３は、差動増幅回路で構成されており、電源ＶＤＤからＶＳＳ側にＤＣ電流が流れる。また、レシーバ回路１３自体の伝搬遅延時間も決して速くない。
【００５６】
図５は、本発明の別の実施例のレシーバ回路の構成を示す図である。図５において、プリチャージ電源Ｖｐ２は、バス線１１のプリチャージ電圧を決定するための電源であり、その電源電圧は、低位側電源電圧ＶＳＳより大とされ、高位側電源電圧ＶＤＤより小とされている。
【００５７】
プリチャージ回路１２は、ドレインがプリチャージ電源Ｖｐ２に接続され、ソースがバス線１１に接続されたＮＭＯＳトランジスタＮＭ１１１と、プリチャージ制御信号ＰＥの反転信号（￣ＰＥ）を入力し、プリチャージ電源Ｖｐ２と低位側電源ＶＳＳで駆動されるインバータＩＮＶ１１１とを備え、インバータＩＮＶ１１１の出力端子は、トランジスタＮＭ１１１のゲートに接続されている。
【００５８】
レシーバ回路１３は、ソースがバス線１１に接続され、ゲートがプリチャージ電源Ｖｐ２に接続されているＮＭＯＳトランジスタＮＭ１１２と、高位側電源ＶＤＤにソースが接続され、ドレインがＮＭＯＳトランジスタＮＭ１１２のドレインに接続され、プリチャージ制御信号ＰＥの反転信号（￣ＰＥ）をゲートに入力するＰＭＯＳトランジスタＰＭ１１１と、高位側電源ＶＤＤにソースが接続され、ドレインがＮＭＯＳトランジスタＮＭ１１２のドレインに接続されたＰＭＯＳトランジスタＰＭ１１２と、ＮＭＯＳトランジスタＮＭ１１２のドレイン（ノードＡ）に入力端子が接続されたインバータＩＮＶ１１２とを備え、インバータＩＮＶ１１２の出力端子がＰＭＯＳトランジスタＰＭ１１２のゲートに接続されている。ＮＭＯＳトランジスタＮＭ１１２のドレイン（ノードＡ）は、ゲートにプリチャージ制御信号ＰＥの反転信号（￣ＰＥ）を入力するＮＭＯＳトランジスタＮＭ１１３と、ゲートにプリチャージ制御信号ＰＥを入力するＰＭＯＳトランジスタＰＭ１１３よりなるＣＭＯＳ型トランスファゲートを介して、反転バッファをなすインバータＩＮＶ１１３の入力端子に接続され、インバータＩＮＶ１１３の出力端子は、出力端子ＯＵＴに接続される。インバータＩＮＶ１１３の出力端子は、さらにインバータＩＮＶ１１４の入力端子に接続されており、インバータＩＮＶ１１４の出力端子はインバータＩＮＶ１１３の入力端子に接続され、インバータＩＮＶ１１３とインバータＩＮＶ１１４はフリップフロップを構成している。トランスファゲート（ＰＭ１１３、ＮＭ１１３）がオフのとき、インバータＩＮＶ１１４は、インバータＩＮＶ１１３の入力端子を、該トランスファゲートがオフ状態になる直前の論理レベルに設定する。インバータＩＮＶ１１３の入力容量を駆動するインバータＩＮＶ１１４の電流駆動能力は、インバータＩＮＶ１１３と比べて小さくてよい。
【００５９】
プリチャージ回路１２は、プリチャージ制御信号ＰＥがｈｉｇｈレベルのとき、プリチャージ制御信号ＰＥの反転信号（￣ＰＥ）を入力とするインバータＩＮＶ１１１の出力はｈｉｇｈレベル（プリチャージ電源電圧Ｖｐ２）となり、ＮＭＯＳトランジスタＮＭ１１１のソース電圧は、Ｖｐ２−Ｖｔｎとなる。ただし、ＶｔｎはＮＭＯＳトランジスタＮＭ１１１のしきい値電圧である。
【００６０】
プリチャージ電源電圧Ｖｐ２を低く設定することで、バス線１１は低振幅動作となり、高速で且つ消費電力の低減を図ることができる。
【００６１】
レシーバ回路１３においては、ＮＭＯＳトランジスタＮＭ１１２のゲート・ソース間電圧ＶｇｓはＶｐ２−（バス線１１の電位）となり、バス線１１がプリチャージ電圧Ｖｐ＝Ｖｐ２−Ｖｔｎのとき、Ｖｇｓ＝Ｖｐ２−（Ｖｐ２−Ｖｔｎ）＝Ｖｔｎとなり、丁度、ＮＭＯＳトランジスタのしきい値電圧となる。
【００６２】
図５に示した実施例の動作について説明する。プリチャージ動作時には、プリチャージ制御信号ＰＥがｈｉｇｈレベルであり、プリチャージ制御信号ＰＥの反転信号（￣ＰＥ）はｌｏｗレベルであるため、プリチャージ制御信号ＰＥの反転信号（￣ＰＥ）をゲートに入力とするＰＭＯＳトランジスタＰＭ１１１はオンし、ＮＭＯＳトランジスタＮＭ１１２のドレインノードＡは電源電圧ＶＤＤとなる。インバータＩＮＶ１１２の出力はｌｏｗレベルとなり、ＰＭＯＳトランジスタＰＭ１１２もオンしている。
【００６３】
プリチャージ制御信号ＰＥ、及び、その反転信号（￣ＰＥ）がｈｉｇｈレベル、及びｌｏｗレベルのとき、トランスファゲート（ＮＭ１１３、ＰＭ１１３）はオフし、出力端子ＯＵＴには、インバータＩＮＶ１１３の出力（すなわち、インバータＩＮＶ１１３、ＩＮＶ１１４からなるフリップフロップで記憶されている論理値）が出力される。
【００６４】
プリチャージ動作時には、プリチャージ制御信号ＰＥがｈｉｇｈレベルであり、その反転信号（￣ＰＥ）はｌｏｗレベルであるため、プリチャージ制御信号ＰＥの反転信号￣ＰＥをゲートに入力とするＰＭＯＳトランジスタＰＭ１１１はオンする。
【００６５】
次に、プリチャージ動作の終了時、すなわち、プリチャージ制御信号ＰＥ、その反転信号（￣ＰＥ）がｌｏｗレベル、ｈｉｇｈレベルのとき、プリチャージ回路１２のＮＭＯＳトランジスタＮＭ１１１がオフし、レシーバ回路１３のＰＭＯＳトランジスタＰＭ１１１がオフする。レシーバ回路１３のトランスファゲート（ＰＭ１１３、ＮＭ１１３）はオンする。
【００６６】
図１において、バス線１１のプリチャージ回路１２によるプリチャージ動作終了後（このとき、プリチャージ制御信号ＰＥはｌｏｗレベル）、センスイネーブル信号ＳＥがｈｉｇｈレベルであり、センスアンプ１０４の出力信号ＳＡＢがｌｏｗレベル（センスアンプ１０４の出力信号ＳＡＴがｈｉｇｈレベル）のとき、出力回路１１０により駆動されてバス線１１がプリチャージ電圧から低位側電源電圧ＶＳＳとなると、ＮＭＯＳトランジスタＮＭ１１２のゲート・ソース間電圧ＶｇｓがＶｐ２−（低位側電源電圧ＶＳＳ）となって、ＮＭＯＳトランジスタＮＭ１１２がオンし、ノードＡを放電する。ノードＡの放電により、インバータＩＮＶ１１２の出力電圧はｈｉｇｈレベルに変化し、ＰチャネルＭＯＳトランジスタＰＭ１１２がオフする。ノードＡの電圧（ｌｏｗレベル）は、トランスファゲート（ＮＭ１１３、ＰＭ１１３）を介して、反転バッファをなすインバータＩＮＶ１１３の入力端子に伝達され、インバータＩＮＶ１１３からｈｉｇｈレベルが出力端子に出力される。
【００６７】
プリチャージ制御信号ＰＥがｌｏｗレベルとされ、センスイネーブル信号ＳＥがｈｉｇｈレベルであり、図１において、センスアンプ１０４の出力信号ＳＡＢが　ｈｉｇｈレベル（センスアンプ１０４の出力信号ＳＡＴがｌｏｗレベル）のとき、バス線１１はプリチャージ電圧のままとされ、レシーバ回路１３のノードＡは、高位側電源電位ＶＤＤのままとされ、ノードＡの電圧は、トランスファゲート（ＮＭ１１３、ＰＭ１１３）を介して、反転バッファをなすインバータＩＮＶ１１３の入力端子に伝達され、出力端子ＯＵＴには、ノードＡの反転信号であるｌｏｗレベルが出力される。このとき、インバータＩＮＶ１１２はｌｏｗレベルをＰＭＯＳトランジスタＰＭ１１２のゲートに出力し、ＰＭＯＳトランジスタＰＭ１１２はオンとされ、ノードＡは、高位側電源電位ＶＤＤに保持される。
【００６８】
インバータＩＮＶ１１４は、出力端子ＯＵＴの値を反転した信号をインバータＩＮＶ１１３の入力端子に供給し、トランスファゲート（ＮＭ１１３、ＰＭ１１３）がオフ状態のとき（プリチャージ制御信号ＰＥがｈｉｇｈレベルとされるプリチャージ動作時）、オフ状態になる直前の出力端子ＯＵＴの値を反転した信号電圧がインバータＩＮＶ１１３の入力端子に供給される。すなわち、プリチャージ制御信号ＰＥがｈｉｇｈレベルとされるプリチャージ動作時には、前のサイクルでバス線１１に出力されたデータを、インバータＩＮＶ１１３、ＩＮＶ１１４からなるフリップフロップで保持出力し、プリチャージ制御信号ＰＥがｌｏｗレベルのときには、バス線１１に出力されたデータをレベル変換した信号（ノードＡの電圧）が、オン状態のトランスファゲート（ＮＭ１１３、ＰＭ１１３）を介して、フリップフロップ（インバータＩＮＶ１１３、ＩＮＶ１１４）から保持出力される。
【００６９】
この実施例においては、レシーバ回路１３において、バス線１１の電圧レベルを判定する回路をなすＰＭＯＳトランジスタＰＭ１１１及びＰＭ１１２と、ＮＭＯＳトランジスタＮＭ１１２において、ＮＭＯＳトランジスタＮＭ１１２がオンするときを除き、図４に示した差動回路のように、ＤＣ電流が電源ＶＤＤからＶＳＳ側に流れることはなく、消費電力の低減を図ることができ、高位側電源電圧ＶＤＤに設定されるノードＡの電圧に基づき、バス線１１の信号の論理を判定しており、高速動作に対応できる。
【００７０】
次に、本発明のさらに別の実施例について説明する。図６は、本発明のさらに別の実施例の構成を示す図であり、バス間に接続されるレシーバ・バッファ回路の構成が示されている。
【００７１】
図６において、第１バス線３２と第２バス線３３は、前記実施例で説明したように、電源電圧ＶＤＤの半分程度のプリチャージ電圧Ｖｐにプリチャージされ、信号振幅をプリチャージレベルとするバスよりなる。
【００７２】
第１のバス線３２には、ドレインが第１のバス線３２に接続され、ソースが低位側電源ＶＳＳに接続され、ゲートに出力すべき信号を入力するＮＭＯＳトランジスタ（出力段トランジスタ）よりなる出力回路３１１〜３１ｒが接続されている。
【００７３】
第１のバス線３２に接続されるレシーバ回路（「プリチャージ＋レシーバ回路」ともいう）３０１は、第１のバス線３２の信号を受け取り、第２のバス線３３に出力する。第２のバス線３２には、プリチャージ回路３４とレシーバ回路３５が接続されている。
【００７４】
レシーバ回路（プリチャージ＋レシーバ回路）３０１は、プリチャージ回路（図５参照）と、レシーバ回路と、オープンドレインの出力回路よりなる。
【００７５】
より詳細には、図６を参照すると、ドレインが電源Ｖｐ２に接続され、ソースが第１のバス線３２に接続されたＮＭＯＳトランジスタＮＭ３０１と、第１のプリチャージ制御信号ＰＥ１の反転信号（￣ＰＥ１）を入力し電源電圧Ｖｐ２で駆動されるインバータＩＮＶ３０１とを備え、インバータＩＮＶ３０１の出力端子がトランジスタＮＭ３０１のゲートに接続され、インバータＩＮＶ３０１とＮＭＯＳトランジスタＮＭ３０１とがプリチャージ回路を構成している。レシーバ回路として、ソースが第１のバス線３２に接続され、ゲートにプリチャージ電源電圧Ｖｐ２が供給されるＮＭＯＳトランジスタＮＭ３０２と、高位側電源ＶＤＤにソースが接続され、ドレインがＮＭＯＳトランジスタＮＭ３０２のドレインに接続され、プリチャージ制御信号ＰＥ１の反転信号（￣ＰＥ１）をゲートに入力するＰＭＯＳトランジスタＰＭ３０１と、高位側電源ＶＤＤにソースが接続され、ドレインがＮＭＯＳトランジスタＮＭ３０２のドレインに接続されたＰＭＯＳトランジスタＰＭ３０２と、ＮＭＯＳトランジスタＮＭ３０２のドレインに入力端子が接続されたインバータＩＮＶ３０２とを備え、インバータＩＮＶ３０２の出力端子がＰＭＯＳトランジスタＰＭ３０２のゲートに接続されている。またインバータＩＮＶ３０２の出力端子は、ドレインが第２のバス線３２に接続され、ソースが低位側電源電圧ＶＳＳに接続されたＮＭＯＳトランジスタＮＭ３０３のゲートに接続されている。第１のプリチャージ制御信号ＰＥ１がｈｉｇｈレベルのとき、第１のプリチャージ制御信号ＰＥ１の反転信号（￣ＰＥ１）はｌｏｗレベルであり、ＰＭＯＳトランジスタＰＭ３０１はオン状態とされ、ＮＭＯＳトランジスタＮＭ３０２のドレインノードを高位側電源電圧ＶＤＤに接続し、インバータＩＮＶ３０２の出力信号はｌｏｗレベルとされ、インバータＩＮＶ３０２の出力信号をゲートに受けるＮＭＯＳトランジスタＮＭ３０３はオン状態とされる。
第１のプリチャージ制御信号ＰＥ１がｌｏｗレベルのとき、第１のプリチャージ制御信号ＰＥ１の反転信号（￣ＰＥ１）はｈｉｇｈレベルであり、ＰＭＯＳトランジスタＰＭ３０１はオフ状態とされ、第１のバス線３２の電圧レベルが、低位側電源電圧ＶＳＳ／第１のプリチャージ電圧によって、ＮＭＯＳトランジスタＮＭ３０２のドレインノードは、低位側電源電圧ＶＳＳ／高位側電源電圧ＶＤＤとされ、ＮＭＯＳトランジスタＮＭ３０２のドレインノード電圧を入力端子から入力するインバータＩＮＶ３０２の出力信号はｈｉｇｈレベル／ｌｏｗレベルとされ、インバータＩＮＶ３０２の出力信号をゲートに受けるＮＭＯＳトランジスタＮＭ３０３はオン／オフされる。
【００７６】
第２のバス線３３に接続されるプリチャージ回路３４とレシーバ回路３５は、図１又は図４等を参照して説明した前記実施例のプリチャージ回路１２とレシーバ回路で構成される。図６に示す例では、プリチャージ回路３４とレシーバ回路３５は、第２のプリチャージ制御信号ＰＥ２でプリチャージ動作と読み出し動作が制御されており、また第２のバス線３３をプリチャージするためのプリチャージ電源は、Ｖｐ２とは別電源Ｖｐ３とされている。なお、プリチャージ電源Ｖｐ３はＶｐ２と同一であってもよいことは勿論である。
【００７７】
この実施例において、プリチャージ回路１２は、第１のバス線３２のプリチャージを制御する第１のプリチャージ制御信号ＰＥ１がｈｉｇｈレベルのとき、第１のプリチャージ制御信号ＰＥ１の反転信号（￣ＰＥ１）を入力とするインバータＩＮＶ３０１の出力はｈｉｇｈレベル（電源電圧Ｖｐ２）となり、ＮＭＯＳトランジスタＮＭ３０１のソース電圧は、Ｖｐ２−Ｖｔｎとなる。ただし、ＶｔｎはＮＭＯＳトランジスタＮＭ１１１のしきい値電圧である。
【００７８】
第１のプリチャージ電源電圧Ｖｐ２を低く設定することで、バス線は低振幅動作となり、高速で且つ消費電力の低減を図ることができることは、図６を参照して説明した前記実施例と同様である。なお、第１のプリチャージ電源Ｖｐ２を高位側電源ＶＤＤとすれば、プリチャージ電源Ｖｐ２用の電源が不用となる。
【００７９】
ＮＭＯＳトランジスタＮＭ３０２のゲート・ソース間電圧ＶｇｓはＶｐ２−（バス線の電位）となり、第２のバス線３２がプリチャージ電圧Ｖｐ＝Ｖｐ２−Ｖｔｎのとき、Ｖｇｓ＝Ｖｐ２−（Ｖｐ２−Ｖｔｎ）＝Ｖｔｎとなり、丁度、ＮＭＯＳトランジスタのしきい値電圧となる。
【００８０】
第１のバス線３２のプリチャージ期間には、第１のプリチャージ制御信号ＰＥ１がｈｉｇｈレベルであり、その反転信号（￣ＰＥ１）はｌｏｗレベルであるため、第１のプリチャージ制御信号ＰＥ１の反転信号（￣ＰＥ１）をゲートに入力とするＰＭＯＳトランジスタＰＭ３０１はオンし、ＮＭＯＳトランジスタＮＭ３０２のドレインノードは高位側電源電圧ＶＤＤとなり、インバータＩＮＶ３０２の出力はｌｏｗレベルとなり、ＰＭＯＳトランジスタＰＭ３０２もオンする。インバータＩＮＶ３０２の出力はｌｏｗレベルであるため、インバータＩＮＶ３０２の出力端子をゲートに入力するＮＭＯＳトランジスタＮＭ３０３はオフ状態とされる。このとき、ＮＭＯＳトランジスタＮＭ３０３は第２のバス線３３を駆動しない。第２のバス線３３は、レシーバ回路（プリチャージ＋レシーバ回路）３０１において、ＮＭＯＳトランジスタ３０３が第２のバス線３３を駆動する前のタイミングで、プリチャージ回路３４によって、所定のプリチャージ電圧に設定されている。
【００８１】
第１のバス線３２のプリチャージ期間の終了時、すなわち、プリチャージ制御信号ＰＥ１、及びその反転信号（￣ＰＥ１）がｌｏｗレベル、及びｈｉｇｈレベルのとき、ＮＭＯＳトランジスタＮＭ３０１がオフし、ＰＭＯＳトランジスタＰＭ３０１がオフする。
【００８２】
第１のバス線３２に接続される複数の出力回路３１のうちいずれかの出力回路のＮＭＯＳトランジスタがオンし、第１のバス線３２がｌｏｗレベル（低位側電源電圧ＶＳＳ）となると、ＮＭＯＳトランジスタＮＭ３０２のゲート・ソース間電圧ＶｇｓがＶｐ２−（低位側電源電圧ＶＳＳ）となって、ＮＭＯＳトランジスタＮＭ３０２がオンし、そのドレインノードを放電し、インバータＩＮＶ３０２の出力電圧はｈｉｇｈレベルに変化し、ＰＭＯＳトランジスタＰＭ３０２がオフする。ＮＭＯＳトランジスタＮＭ３０２のドレインノードの電圧はｌｏｗレベルとなり、インバータＩＮＶ３０２で反転され、ＮＭＯＳトランジスタＮＭ３０３のゲートにはｈｉｇｈレベルが供給され、ＮＭＯＳトランジスタＮＭ３０３がオンし、第２のバス線３３はｌｏｗレベルとされる。レシーバ回路３５は、第２のバス線３３の信号を受信し、出力端子ＯＵＴから、通常の論理振幅の信号を出力する。
【００８３】
図７は、本発明の実施例と、比較例として図８に示した従来の回路との性能を比較して示した図である。図７に示すように、読み出しアクセスにおけるアドレスデコーダによるアドレスのデコードと、選択されたセルのアクセス（デコーダ＋セル）は、本発明と比較例（従来の回路）とで同一である。これに対して、センスイネーブル信号ＳＥを活性化してから、レシーバ回路の出力信号ＯＵＴが出力されるまでの時間は、本発明では、従来の回路の半分（０．６ｎｓ）としている。このように、本発明は、メモリデバイスに適用した場合、そのアクセスタイムの高速化に貢献している。
【００８４】
次に、本発明のさらに別の実施例について説明する。図１０は、本発明のさらに別の実施例の構成を示す図である。図１０には、図１に示したサブアレイブロック１０と、図６に示した、第１、第２のバス線３２、３３間に接続されるプリチャージ＋レシーバ回路（単に「レシーバ回路」という）３０の構成を備えた半導体記憶装置の構成が示されている。図１０において、第１のバス線３２に出力回路１１０を介して接続される複数のサブアレイブロック１０１〜１０ｒは、図１のサブアレイブロック１０１と同一の構成よりなり、図１０では、簡単のため、１つのサブアレイブロック１０１が示されている。
【００８５】
サブアレイブロック１０１は、複数のメモリセルよりなるメモリセルアレイ１０１と、図示されないアドレス信号を入力するＸデコーダで選択されたワード線を駆動するワードドライバ１０２と、図示されないアドレス信号を入力するＹデコーダで選択されたビット線に接続されるスイッチをオンし、該ビットをセンスアンプに接続するＹスイッチ１０３を備えている。各ビット線は相補の２本（Ｔ、Ｂ）の対よりなり、Ｙスイッチ１０３で選択されたビット線対（Ｔ、Ｂ）が、センスアンプ１０４に入力されている。センスアンプ１０４はセンスイネーブル信号ＳＥが活性化された場合、センス動作を行い、センス結果ＳＡＢを、出力回路１１０に出力する。出力回路１１０は、出力段トランジスタとして、ドレインが第１のバス線３２に接続され、ソースが低位側電源ＶＳＳに接続されたＮＭＯＳトランジスタ１０６を有し、ＮＭＯＳトランジスタ１０６のゲートには、センスイネーブル信号ＳＥの反転信号と、センスアンプ１０４の出力信号であるＳＡＢ信号（センスアンプ１０４の出力信号ＳＡＴの反転信号）の否定論理和をとるＮＯＲ回路１０５の出力端子が接続されている。センスアンプ１０４の出力信号ＳＡＢを入力してＮＭＯＳトランジスタ１０６のオン及びオフを制御するＮＯＲ回路１０５は、出力制御回路を構成している。
【００８６】
センスイネーブル信号ＳＥがｈｉｇｈレベルであり、センスアンプ１０４の出力信号ＳＡＢがｌｏｗレベル（センスアンプ１０４の出力信号ＳＡＴがｈｉｇｈレベル）のとき、ＮＯＲ回路１０５の出力はｈｉｇｈレベルとなり、ＮＭＯＳトランジスタ１０５がオンし、第１のバス線３２を放電する。
【００８７】
図１０において、レシーバ回路３０１の構成と動作、及び第２のバス線３３に接続するプリチャージ回路３４、レシーバ回路３５は、それぞれ、図６を参照して説明したものと同一の構成とされ、したがって同一の動作を行うため、その説明は省略する。
【００８８】
以下では、サブアレイブロック１０１メモリセルの読み出し動作の一例について説明する。サブアレイブロック１０のメモリセルの読み出しサイクルの開始等に設けられるプリチャージ期間に、第１のプリチャージ制御信号ＰＥ１がｈｉｇｈレベルとされ、ＮＭＯＳトランジスタＮＭ３０１を介して、第１のバス線３２が第１のプリチャージ電圧（Ｖｐ２−Ｖｔｎ；ただし、Ｖｐ２は第１のプリチャージ電源電圧、ＶｔｎはＮＭＯＳトランジスタＮＭ３０１のしきい値電圧）にプリチャージされる。
【００８９】
第１のバス線３２のプリチャージ期間が終了すると、第１のプリチャージ制御信号ＰＥ１はｌｏｗレベルとされ、センスイネーブル信号ＳＥがｈｉｇｈレベルとされる。そして、活性化されたセンスアンプ１０４からの読み出しデータ信号ＳＡＴが論理”１”のとき（例えばｈｉｇｈレベルに対応）、相補データ信号ＳＡＢはｌｏｗレベルであるため、ＮＯＲ回路１０５はｈｉｇｈレベルを出力し、ＮＭＯＳトランジスタ１０６がオンし、第１のバス線３２は低位側電源ＶＳＳのレベルとなる。レシーバ回路３０１（プリチャージ＋レシーバ回路）では、低位側電源ＶＳＳのレベル（ｌｏｗレベル）の第１のバス線３２をソースに受けるＮＭＯＳトランジスタＮＭ３０２がオンする。このため、ＮＭＯＳトランジスタＮＭ３０２のドレインノードはｌｏｗレベルとなり、入力端子がＮＭＯＳトランジスタＮＭ３０２のドレインノードに接続されるインバータＩＮＶ３０２の出力はｈｉｇｈレベルとなる。このため、インバータＩＮＶ３０２の出力信号をゲートに受けるＰＭＯＳトランジスタＰＭ３０２がオフする。また、このとき、第１のプリチャージ制御信号ＰＥ１の反転信号をゲートに入力するＰＭＯＳトランジスタＰＭ３０１はオフ状態とされており、ＮＭＯＳトランジスタＮＭ３０２のドレインノードはｌｏｗレベルとされる。インバータＩＮＶ３０２の出力信号（ｈｉｇｈレベル）をゲートに受けるＮＭＯＳトランジスタＮＭ３０３がオンし、第２のバス線３３はｌｏｗレベルとされる。第２のバス線３３は、第２のプリチャージ制御信号ＰＥ２によって制御されるプリチャージ回路３４を介して第２のバス線３３の読み出し時のプリチャージ期間に、第２のプリチャージ電圧Ｖｐ３でプリチャージされている。なお、第１のバス線３２と第２のバス線３３のプリチャージ期間は、第１のバス線３２の方が開始が早いか、あるいは、同じタイミング期間であってもよい。レシーバ回路３５は、例えば図４に示した構成としてもよく、第２のプリチャージ制御信号ＰＥ２がｌｏｗレベルのとき、第２のバス線３３のｌｏｗレベルを受け取り、出力端子ＯＵＴより、ｌｏｗレベルを出力する。
【００９０】
一方、第１のバス線３２のプリチャージ期間終了後、活性化されたセンスアンプ１０４からの読み出しデータ信号ＳＡＴが論理”０”のとき（例えばｌｏｗレベルに対応）、相補データ信号ＳＡＢはｈｉｇｈレベル、センスイネーブル信号ＳＥはｈｉｇｈレベル（その反転信号はｌｏｗレベル）であるため、ＮＯＲ回路１０５はｌｏｗレベルを出力し、ＮＭＯＳトランジスタ１０６がオフ状態とされ、第１のバス線３２は第１のプリチャージ電圧Ｖｐ２−Ｖｔｎに保持される。レシーバ回路３０１（プリチャージ＋レシーバ回路）では、第１のプリチャージ電圧の第１のバス線３２をソースに受けるＮＭＯＳトランジスタＮＭ３０２ではオフ状態とされ、ＮＭＯＳトランジスタＮＭ３０２のドレインノードはｈｉｇｈレベルとされ、入力端子がＮＭＯＳトランジスタＮＭ３０２のドレインノードに接続されるインバータＩＮＶ３０２の出力はｌｏｗレベルとなる。このため、インバータＩＮＶ３０２の出力をゲートに受けるＰＭＯＳトランジスタＰＭ３０２はオン状態とされ、ＮＭＯＳトランジスタＮＭ３０２のドレインノードはｈｉｇｈレベルとされる。また第１のプリチャージ制御信号ＰＥ１の反転信号をゲートに入力するＰＭＯＳトランジスタＰＭ３０１はオフ状態とされている。インバータＩＮＶ３０２の出力信号（ｌｏｗレベル）をゲートに受けるＮＭＯＳトランジスタＮＭ３０３はオフ状態とされ、第２のバス線３３は第２のプリチャージ電圧Ｖｐ３とされる。レシーバ回路３５は、第２のプリチャージ制御信号ＰＥ２がｌｏｗレベルのとき、第２のバス線３３の第２のプリチャージ電圧Ｖｐ３を受け取り、出力端子ＯＵＴよりｈｉｇｈレベル（高位側電源電圧ＶＤＤレベル）を出力する。
【００９１】
以上本発明を上記各実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００９２】
【発明の効果】
以上説明したように、本発明によれば、バス線を電源電圧以下の電圧でプリチャージし、バス線を駆動する出力回路は、出力すべき信号の論理値にしたがって、バス線をプリチャージ電位から固定電圧に設定する構成としたため、バスインタフェース回路の高速化を図るとともに、消費電力の低減を図ることを可能としている。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例のタイミング波形を示す図である。
【図３】本発明と比較例におけるバスの電圧波形を示す図である。
【図４】本発明の一実施例のプリチャージ回路とレシーバ回路の構成を示す図である。
【図５】本発明の他の実施例のプリチャージ回路とレシーバ回路の構成を示す図である。
【図６】本発明のさらに他の実施例の構成を示す図である。
【図７】本発明の比較例（図７の構成）とのバスサイクルの時間を対比して示した図である。
【図８】従来のメモリデバイスの構成の一例を示す図である。
【図９】図８の回路のタイミング波形を示す図である。
【図１０】本発明のさらに他の実施例の構成を示す図である。
【符号の説明】
１０　　サブアレイブロック
１１　　バス線
１２　　プリチャージ回路
１３　　レシーバ回路
１４　　電源回路
２２　　バス線
３０　　プリチャージ＋レシーバ回路
３２　　第１のバス線
３３　　第２のバス線
３４　　プリチャージ回路
３５　　レシーバ回路
１０１　メモリセル
１０２　ワードドライバ
１０３　Ｙスイッチ
１０４　センスアンプ
１０５　ＮＯＲ（出力制御回路）
１０６　出力段トランジスタ（ドライバ）
１１０　出力回路
２００　サブアレイ
２０１　メモリセルアレイ
２０２　ワードドライバ
２０３　Ｙスイッチ
２０４　センスアンプ
２０５　出力回路
２０６　ＮＡＮＤ
２０７　ＮＯＲ
２１０　バス線
２２０　レシーバ回路
【図１】
2004054547.tif 000003
【図２】
2004054547.tif 000004
【図３】
2004054547.tif 000005
【図４】
2004054547.tif 000006
【図５】
2004054547.tif 000007
【図６】
2004054547.tif 000008
【図７】
2004054547.tif 000009
【図８】
2004054547.tif 000010
【図９】
2004054547.tif 000011
【図１０】
2004054547.tif 000012