(57)【要約】【課題】製造終了後でもデジタル信号入力部の入力閾値電圧やデジタル信号出力部の出力駆動能力をそれぞれ個別に可変できるようにする。【解決手段】Ｐチャンネル型トランジスタ１１とＮチャンネル型トランジスタ１２が縦続接続された一組の相補型トランジスタに対し、他の一組の相補型トランジスタ１３，１４を並列に接続し、切換スイッチ１５，１６により上記他の組の相補型トランジスタのＰチャンネル型トランジスタ１３又はＮチャンネル型トランジスタ１４をオン制御する。【選択図】　　　　図１
2004120633.tif 000002
【特許請求の範囲】
【請求項１】
Ｐチャンネル型トランジスタとＮチャンネル型トランジスタが縦続接続された一組の相補型トランジスタにより構成した半導体装置において、
上記一組の相補型トランジスタに並列に接続された他の一組の相補型トランジスタと、
上記他の組の相補型トランジスタのＰチャンネル型トランジスタ又はＮチャンネル型トランジスタをオン制御する制御入力部と
を備えることを特徴とする半導体装置。
【請求項２】
デジタル信号の入力部を構成することを特徴とする請求項１記載の半導体装置。
【請求項３】
デジタル信号の出力部を構成することを特徴とする請求項１記載の半導体装置。
【請求項４】
Ｐチャンネル型トランジスタとＮチャンネル型トランジスタが縦続接続された一組の相補型トランジスタにより構成した半導体装置において、
上記一組の相補型トランジスタのＰチャンネル型トランジスタに直列に接続される他のＰチャンネル型トランジスタと、
上記一組の相補型トランジスタのＮチャンネル型トランジスタに直列に接続される他のＮチャンネル型トランジスタと、
上記他のＰチャンネル型トランジスタ又はＮチャンネル型トランジスタをオン制御する制御入力部と
を備えることを特徴とする半導体装置。
【請求項５】
デジタル信号の入力部を構成することを特徴とする請求項４記載の半導体装置。
【請求項６】
デジタル信号の出力部を構成することを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｐチャンネル型トランジスタとＮチャンネル型トランジスタが縦続接続された一組の相補型トランジスタにより構成した半導体装置に関する。
【０００２】
【従来の技術】
従来、論理レベルの電源電圧で動作するデジタル信号処理回路にデジタル信号を入力する入力回路や上記デジタル信号処理回路からのデジタル信号で外部回路を駆動する出力回路は、Ｐチャンネル型トランジスタとＮチャンネル型トランジスタが縦続接続された一組の相補型トランジスタにより構成され、上記デジタル信号処理回路とともに集積回路化された半導体装置として提供されることが多い。
【０００３】
また、上記入力回路や出力回路は、前段あるいは後段の半導体装置とのインターフェイスを行う場合、デジタル信号レベルによっては、レベルコンバータ等を必要としていた（特許文献１参照）。
【０００４】
【特許文献１】
特開平７−３４５３８号公報（第１−３頁、図１−３）
【０００５】
【発明が解決しようとする課題】
従来の半導体装置において、製造終了後では、デジタル信号入力部の入力閾値電圧とデジタル信号出力部の出力駆動能力は制御不可能であった。それゆえ、半導体装置及びこれを用いたデジタル信号処理回路では半導体装置の製造バラツキを考慮し、過大なマージンを持って設計する必要があった。
【０００６】
また、半導体装置の高速化を行う必要がある場合には、デジタル信号出力部の出力駆動能力を上げる必要があり、出力駆動能力を上げることにより消費電力増大や不要輻射の増大を招いていた。
【０００７】
さらに、前段の半導体装置とのインターフェイスを行う場合、デジタル信号出力レベルによっては、レベルコンバータ等が必要になっていた。
【０００８】
そこで、本発明の目的は、このような従来の問題点に鑑み、製造終了後でもデジタル信号入力部の入力閾値電圧やデジタル信号出力部の出力駆動能力をそれぞれ個別に可変できる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、Ｐチャンネル型トランジスタとＮチャンネル型トランジスタが縦続接続された一組の相補型トランジスタにより構成した半導体装置において、上記一組の相補型トランジスタに並列に接続された他の一組の相補型トランジスタと、上記他の組の相補型トランジスタのＰチャンネル型トランジスタ又はＮチャンネル型トランジスタをオン制御する制御入力部とを備えることを特徴とする。
【００１０】
また、本発明は、Ｐチャンネル型トランジスタとＮチャンネルトランジスタが縦続接続された一組の相補型トランジスタにより構成した半導体装置において、上記一組の相補型トランジスタのＰチャンネル型トランジスタに直列に接続される他のＰチャンネル型トランジスタと、上記一組の相補型トランジスタのＮチャンネル型トランジスタに直列に接続される他のＮチャンネル型トランジスタと、上記他のＰチャンネル型トランジスタ又はＮチャンネル型トランジスタをオン制御する制御入力部とを備えることを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１２】
本発明に係る半導体装置は、例えば図１に示すように構成される。
【００１３】
図１に示す半導体装置１０は、後段のデジタル信号処理回路１００にデジタル信号を入力する反転回路（インバータ）型のデジタル信号入力部を２個のＰチャンネル型トランジスタ１１，１３と２個のＮチャンネル型トランジスタ１２，１４で構成したものである。
【００１４】
この半導体装置１０において、デジタル信号の入力端子ｉｎには、第１のＰチャンネルトランジスタ１１と第１のＮチャンネルトランジスタ１２の各ゲート端子１１ｇ，１２ｇが接続されているとともに、第２のＰチャンネルトランジスタ１３のゲート端子１３ｇが切換スイッチ１５を介して接続され、さらに、第２のＮチャンネルトランジスタ１４のゲート端子１４ｇが切換スイッチ１６を介して接続されている。
【００１５】
上記入力端子ｉｎに各ゲートが１１ｇ，１２ｇが接続された第１のＰチャンネルトランジスタ１１と第１のＮチャンネルトランジスタ１２は、互いに相反的に動作する一組の相補型トランジスタであって、上記第１のＰチャンネルトランジスタ１１のドレイン端子１１ｄが上記第１のＮチャンネルトランジスタ１２のドレイン端子１２ｄに接続されているとともにデジタル信号の出力端子ｏｕｔに接続されており、さらに、上記第１のＰチャンネルトランジスタ１１のソース端子１１ｓが電源Ｖｄｄに接続され、上記第１のＮチャンネルトランジスタ１２のソース端子１２ｓがグランドＧＮＤに接続されている。
【００１６】
また、上記入力端子ｉｎに各ゲートが１３ｇ，１４ｇがそれぞれ切換スイッチ１５，１６を介して接続された第２のＰチャンネルトランジスタ１３と第２のＮチャンネルトランジスタ１４は、他の一組の相補型トランジスタであって、上記第２のＰチャンネルトランジスタ１３のドレイン端子１３ｄが上記第２のＮチャンネルトランジスタ１４のドレイン端子１４ｄに接続されているとともにデジタル信号の出力端子ｏｕｔに接続されており、さらに、上記第２のＰチャンネルトランジスタ１３のソース端子１３ｓが電源Ｖｄｄに接続され、上記第２のＮチャンネルトランジスタ１４のソース端子１４ｓがグランドＧＮＤに接続されている。
【００１７】
上記切換スイッチ１５は、上記第２のＰチャンネルトランジスタ１３のゲート端子１３ｇを上記入力端子ｉｎと電源Ｖｄｄに選択的に切り換え接続することにより、上記第２のＰチャンネルトランジスタ１３を有効にするか無効にするかを切り換えるものである。また、上記切換スイッチ１６は、上記第２のＮチャンネルトランジスタ１４のゲート端子１４ｇを上記入力端子ｉｎとグランドＧＮＤに選択的に切り換え接続することにより、上記第２のＮチャンネルトランジスタ１４を有効にするか無効にするかを切り換えるものである。
【００１８】
図１に示す状態では、上記切換スイッチ１５を介して上記入力端子ｉｎにゲート端子１３ｇが接続されている上記第２のＰチャンネルトランジスタ１３が有効で、上記切換スイッチ１６を介して上記グランドＧＮＤにゲート端子１４ｇが接続されている上記第２のＮチャンネルトランジスタ１４が無効になっている。
【００１９】
すなわち、この半導体装置１０では、Ｐチャンネル型トランジスタ１１とＮチャンネル型トランジスタ１２が縦続接続された一組の相補型トランジスタに対し、Ｐチャンネル型トランジスタ１３とＮチャンネル型トランジスタ１４が他の組の相補型トランジスタとして設けられており、上記切換スイッチ１５，１６は、他の組の相補型トランジスタであるＰチャンネル型トランジスタ１３又はＮチャンネル型トランジスタ１４をオン制御する制御入力部として機能する。
【００２０】
このような構成の半導体装置１０において、上記切換スイッチ１５，１６を図１に示す状態に設定されている場合には、第１のＰチャンネルトランジスタ１１と第１のＮチャンネルトランジスタ１２で決まる入力閾値電圧に比べ、第２のＰチャンネルトランジスタ１３が有効であるので相対的にＰチャンネルトランジスタの駆動能力が向上するので、入力閾値電圧が高くなる。
【００２１】
もし、第１のＰチャンネルトランジスタ１１と第１のＮチャンネルトランジスタ１２で決まる入力閾値電圧に比べ入力閾値電圧を低くする必要がある場合は、上記切換スイッチ１５，１６を反対側に切り換えて第２のＰチャンネルトランジスタ１３を無効にし、第２のＮチャンネルトランジスタ１４を有効にすればよい。これにより、相対的にＮチャンネルトランジスタの駆動能力が向上し、入力閾値電圧を下げることができる。
【００２２】
このように上記半導体装置１０では、寄与するトランジスタの個数を制御して入力閾値電圧を制御することができる。
【００２３】
なお、上記半導体装置１０では、後段のデジタル信号処理回路１００にデジタル信号を入力する反転回路（インバータ）型のデジタル信号入力部を２個のＰチャンネル型トランジスタ１１，１３と２個のＮチャンネル型トランジスタ１２，１４で構成したが、Ｐチャンネル型トランジスタ及びＮチャンネル型トランジスタの個数は、それぞれ２個に限定されることなく、３個以上であってもよい。
【００２４】
また、本発明に係る半導体装置は、例えば図２に示すように構成される。
【００２５】
図２に示す半導体装置２０は、後段のデジタル信号処理回路１００にデジタル信号を入力する反転回路（インバータ）型のデジタル信号入力部を２個のＰチャンネル型トランジスタ２１，２３と２個のＮチャンネル型トランジスタ２２，２４で構成したものである。
【００２６】
この半導体装置２０において、デジタル信号の入力端子ｉｎには、第１のＰチャンネルトランジスタ２１と第１のＮチャンネルトランジスタ２２の各ゲート端子２１ｇ，２２ｇが接続されている。
【００２７】
上記入力端子ｉｎに各ゲートが２１ｇ，２２ｇが接続された第１のＰチャンネルトランジスタ２１と第１のＮチャンネルトランジスタ２２は、互いに相反的に動作する一組の相補型トランジスタであって、上記第１のＰチャンネルトランジスタ２１のドレイン端子２１ｄが上記第１のＮチャンネルトランジスタ２２のドレイン端子２２ｄに接続されているとともにデジタル信号の出力端子ｏｕｔに接続されており、さらに、上記第１のＰチャンネルトランジスタ２１のソース端子２１ｓが電源Ｖｄｄに接続され、上記第１のＮチャンネルトランジスタ２２のソース端子２２ｓがグランドＧＮＤに接続されている。
【００２８】
また、第２のＰチャンネルトランジスタ２３と第２のＮチャンネルトランジスタ２４は、他の一組の相補型トランジスタであって、上記第２のＰチャンネルトランジスタ２３のドレイン端子２３ｄが上記第２のＮチャンネルトランジスタ２４のドレイン端子２４ｄに接続されているとともにデジタル信号の出力端子ｏｕｔに接続されており、さらに、各ゲートが２３ｇ，２４ｇがそれぞれ可変バイアス電源２５，２６に接続されており、上記第２のＰチャンネルトランジスタ２３のソース端子２３ｓが電源Ｖｄｄに接続され、上記第２のＮチャンネルトランジスタ２４のソース端子２４ｓがグランドＧＮＤに接続されている。
【００２９】
このような構成の半導体装置２０では、第２のＰチャンネルトランジスタ２３のゲート端子２３ｇに可変バイアス電源２５により印加するバイアス電圧を電源Ｖｄｄの電圧とし、第２のＮチャンネルトランジスタ２４のゲート端子２４ｇにバイアス電源２６により印加するバイアス電圧をＧＮＤ電位にすると、上記第２のＰチャンネルトランジスタ２３と第２のＮチャンネルトランジスタ２４はデジタル信号入力部の入力閾値電圧制御に寄与せず、入力閾値電圧は第１のＰチャンネルトランジスタ２１と第１のＮチャンネルトランジスタ２２で決まる値になる。
【００３０】
デジタル信号入力部の入力閾値電圧を上げたい場合には、第２のＰチャンネルトランジスタ２３のゲート端子２３ｇに可変バイアス電源２５により印加するバイアス電圧を下げて第２のＰチャンネルトランジスタを駆動状態にすれば良い。これにより、図１に示した半導体装置１０と同様、相対的にＰチャンネルトランジスタの駆動能力が向上し、入力閾値電圧が高くなる。
【００３１】
これとは逆に、入力閾値電圧を下げたい場合、第２のＮチャンネルトランジスタ２４のゲート端子２４ｇにバイアス電源２６により印加するバイアス電圧を上げて第２のＮチャンネルトランジスタを駆動状態にすれば良い。これにより、図１に示した半導体装置１０と同様、相対的にＮチャンネルトランジスタの駆動能力が向上し、入力閾値電圧が低くなる。
【００３２】
すなわち、この半導体装置２０では、Ｐチャンネル型トランジスタ２１とＮチャンネル型トランジスタ２２が縦続接続された一組の相補型トランジスタに対し、Ｐチャンネル型トランジスタ２３とＮチャンネル型トランジスタ２４が他の組の相補型トランジスタとして設けられており、上記可変バイアス電源２５，２６は、他の組の相補型トランジスタであるＰチャンネル型トランジスタ２３又はＮチャンネル型トランジスタ２４をオン制御する制御入力部として機能する。
【００３３】
このような構成の上記半導体装置２０では、寄与するトランジスタのゲート電圧を制御して入力閾値電圧を制御することができる。
【００３４】
なお、上記半導体装置２０では、後段のデジタル信号処理回路１００にデジタル信号を入力する反転回路（インバータ）型のデジタル信号入力部を２個のＰチャンネル型トランジスタ２１，２３と２個のＮチャンネル型トランジスタ２２，２４で構成したが、Ｐチャンネル型トランジスタ及びＮチャンネル型トランジスタの個数は、それぞれ２個に限定されることなく、３個以上であってもよい。
【００３５】
このように本発明に係る半導体装置１０，２０では、半導体装置製造時に発生するデジタル信号入力部の入力閾値電圧変動を補正することが可能となり、デジタル信号入力部の入力閾値電圧を任意に制御することができるので、異なった信号レベルのインターフェイスが可能（例えばＣＭＯＳとＴＴＬ）となる。
【００３６】
また、本発明に係る半導体装置は、例えば図３に示すように構成される。
【００３７】
図３に示す半導体装置３０は、前段のデジタル信号処理回路２００から供給されるデジタル信号で図示しない後段回路を駆動する反転回路（インバータ）型のデジタル信号出力部を２個のＰチャンネル型トランジスタ３１，３３と２個のＮチャンネル型トランジスタ３２，３４で構成したものである。
【００３８】
この半導体装置３０において、デジタル信号の入力端子ｉｎには、第１のＰチャンネルトランジスタ３１と第１のＮチャンネルトランジスタ３２の各ゲート端子３１ｇ，３２ｇが接続されているとともに、第２のＰチャンネルトランジスタ３３のゲート端子３３ｇが切換スイッチ３５を介して接続され、さらに、第２のＮチャンネルトランジスタ３４のゲート端子３４ｇが切換スイッチ３６を介して接続されている。
【００３９】
上記入力端子ｉｎに各ゲートが３１ｇ，３２ｇが接続された第１のＰチャンネルトランジスタ３１と第１のＮチャンネルトランジスタ３２は、互いに相反的に動作する一組の相補型トランジスタであって、上記第１のＰチャンネルトランジスタ３１のドレイン端子３１ｄが上記第１のＮチャンネルトランジスタ３２のドレイン端子３２ｄに接続されているとともにデジタル信号の出力端子ｏｕｔに接続されており、さらに、上記第１のＰチャンネルトランジスタ３１のソース端子３１ｓが電源Ｖｄｄに接続され、上記第１のＮチャンネルトランジスタ３２のソース端子３２ｓがグランドＧＮＤに接続されている。
【００４０】
また、上記入力端子ｉｎに各ゲートが３３ｇ，３４ｇがそれぞれ切換スイッチ３５，３６を介して接続された第２のＰチャンネルトランジスタ３３と第２のＮチャンネルトランジスタ３４は、他の一組の相補型トランジスタであって、上記第２のＰチャンネルトランジスタ３３のドレイン端子３３ｄが上記第２のＮチャンネルトランジスタ３４のドレイン端子３４ｄに接続されているとともにデジタル信号の出力端子ｏｕｔに接続されており、さらに、上記第２のＰチャンネルトランジスタ３３のソース端子３３ｓが電源Ｖｄｄに接続され、上記第２のＮチャンネルトランジスタ３４のソース端子３４ｓがグランドＧＮＤに接続されている。
【００４１】
上記切換スイッチ３５は、上記第２のＰチャンネルトランジスタ３３のゲート端子３３ｇを上記入力端子ｉｎと電源Ｖｄｄに選択的に切り換え接続することにより、上記第２のＰチャンネルトランジスタ３３を有効にするか無効にするかを切り換えるものである。また、上記切換スイッチ３６は、上記第２のＮチャンネルトランジスタ３４のゲート端子３４ｇを上記入力端子ｉｎとグランドＧＮＤに選択的に切り換え接続することにより、上記第２のＮチャンネルトランジスタ３４を有効にするか無効にするかを切り換えるものである。
【００４２】
すなわち、この半導体装置３０では、Ｐチャンネル型トランジスタ３１とＮチャンネル型トランジスタ３２が縦続接続された一組の相補型トランジスタに対し、Ｐチャンネル型トランジスタ３３とＮチャンネル型トランジスタ３４が他の組の相補型トランジスタとして設けられており、上記切換スイッチ３５，３６は、他の組の相補型トランジスタであるＰチャンネル型トランジスタ３３又はＮチャンネル型トランジスタ３４をオン制御する制御入力部として機能する。
【００４３】
図３に示す状態では、上記切換スイッチ３５を介して上記入力端子ｉｎにゲート端子３３ｇが接続されている上記第２のＰチャンネルトランジスタ３３が有効で、上記切換スイッチ３６を介して上記グランドＧＮＤにゲート端子３４ｇが接続されている上記第２のＮチャンネルトランジスタ３４が無効になっている。
【００４４】
このような構成の半導体装置３０において、上記切換スイッチ３５，３６が図３に示す状態に設定されている場合には、第１のＰチャンネルトランジスタ３１で決まる出力駆動能力に比べ、第２のＰチャンネルトランジスタ３３が有効であるので相対的にＰチャンネルトランジスタの駆動能力が向上し、出力電流が増大する。
【００４５】
また、スイッチ３６を反対側にすると、第２のＮチャンネルトランジスタ３４が有効になり、相対的にＮチャンネルトランジスタの駆動能力が向上し、入力電流が増大する。出力電流、入力電流とも増大させる必要がある場合は、上記第２のＰチャンネルトランジスタ３３と第２のＮチャンネルトランジスタ３４が共に有効になるように、上記切換スイッチ３５，３６を制御すれば良い。
【００４６】
このように上記半導体装置３０では、寄与するトランジスタの個数を制御して出力駆動能力（入出力電流）を制御することができる。
【００４７】
なお、上記半導体装置３０では、反転回路（インバータ）型のデジタル信号出力部を２個のＰチャンネル型トランジスタ３１，３３と２個のＮチャンネル型トランジスタ３２，３４で構成したが、Ｐチャンネル型トランジスタ及びＮチャンネル型トランジスタの個数は、それぞれ２個に限定されることなく、３個以上であってもよい。
【００４８】
さらに、本発明に係る半導体装置は、例えば図４に示すように構成される。
【００４９】
図４に示す半導体装置４０は、前段のデジタル信号処理回路２００から供給されるデジタル信号で図示しない後段回路を駆動する反転回路（インバータ）型のデジタル信号出力部を２個のＰチャンネル型トランジスタ４１，４３と２個のＮチャンネル型トランジスタ４２，４４で構成したものである。
【００５０】
この半導体装置４０において、デジタル信号の入力端子ｉｎには、第１のＰチャンネルトランジスタ４１と第１のＮチャンネルトランジスタ４２の各ゲート端子４１ｇ，４２ｇが接続されている。
【００５１】
上記入力端子ｉｎに各ゲートが４１ｇ，４２ｇが接続された第１のＰチャンネルトランジスタ４１と第１のＮチャンネルトランジスタ４２は、互いに相反的に動作する一組の相補型トランジスタであって、上記第１のＰチャンネルトランジスタ４１のドレイン端子４１ｄが上記第１のＮチャンネルトランジスタ４２のドレイン端子４２ｄに接続されているとともにデジタル信号の出力端子ｏｕｔに接続されており、さらに、上記第１のＰチャンネルトランジスタ４１のソース端子４１ｓが第２のＰチャンネルトランジスタ４３のドレイン端子４３ｄに接続され、上記第１のＮチャンネルトランジスタ４２のソース端子４２ｓが第２のＮチャンネルトランジスタ４４のドレイン端子４４ｄに接続されている。
【００５２】
また、第２のＰチャンネルトランジスタ４３と第２のＮチャンネルトランジスタ４４は、他の一組の相補型トランジスタであって、各ゲートが４３ｇ，４４ｇがそれぞれ可変バイアス電源４５，４６に接続されており、上記第２のＰチャンネルトランジスタ４３のソース端子４３ｓが電源Ｖｄｄに接続され、上記第２のＮチャンネルトランジスタ４４のソース端子４４ｓがグランドＧＮＤに接続されている。
【００５３】
このような構成の半導体装置４０では、第２のＰチャンネルトランジスタ４３のゲート端子４３ｇに可変バイアス電源４５により印加するバイアス電圧を上記第２のＰチャンネルトランジスタ４３が駆動状態である電圧、例えば（Ｖｄｄ−ＧＮＤ）／２の電位にするとともに、第２のＮチャンネルトランジスタ４４のゲート端子４４ｇにバイアス電源４６により印加するバイアス電圧を上記第２のＮチャンネルトランジスタ４４が駆動状態になる電圧、例えば（Ｖｄｄ−ＧＮＤ）／２の電位にすると、出力駆動能力の出力電流は、２つのＰチャンネルトランジスタ４１，４３の合成特性で決まり、入力電流は２つのＮチャンネルトランジスタ４２，４４の合成特性で決まる。
【００５４】
したがって、第２のＰチャンネルトランジスタ４３のゲート端子４３ｇに可変バイアス電源４５により印加するバイアス電圧を下げることにより、相対的に２つのＰチャンネルトランジスタで合成された特性が向上し、すなわち、駆動能力が上がり、出力電流を増すことができる。また、第２のＰチャンネルトランジスタ４３のゲート端子４３ｇに可変バイアス電源４５により印加するバイアス電圧を上げることにより、相対的に２つのＰチャンネルトランジスタで合成された特性が劣化し、すなわち、駆動能力が下がり、出力電流が減少させることができる。
【００５５】
同様にして、第２のＮチャンネルトランジスタ４４のゲート端子４４ｇにバイアス電源４６により印加するバイアス電圧を上げることにより、相対的に２つのＮチャンネルトランジスタで合成された特性が向上し、すなわち駆動能力が上がり、入力電流を増すことができる。また、第２のＮチャンネルトランジスタ４４のゲート端子４４ｇにバイアス電源４６により印加するバイアス電圧を下げることにより、相対的に２つのＮチャンネルトランジスタで合成された特性が劣化し、すなわち、駆動能力が下がり、入力電流を減少させることができる。
【００５６】
すなわち、この半導体装置４０では、Ｐチャンネル型トランジスタ４１とＮチャンネル型トランジスタ４２が縦続接続された一組の相補型トランジスタに対し、Ｐチャンネル型トランジスタ４３とＮチャンネル型トランジスタ４４が他の組の相補型トランジスタとして設けられており、上記可変バイアス電源４５，４６は、他の組の相補型トランジスタであるＰチャンネル型トランジスタ４３又はＮチャンネル型トランジスタ４４をオン制御する制御入力部として機能する。
【００５７】
このような構成の半導体装置４０では、寄与するトランジスタのゲート電圧を制御して出力駆動能力（入出力電流）を制御することができる。
【００５８】
なお、上記半導体装置４０では、後段のデジタル信号処理回路１００にデジタル信号を入力する反転回路（インバータ）型のデジタル信号出力部を２個のＰチャンネル型トランジスタ４１，４３と２個のＮチャンネル型トランジスタ４２，４４で構成したが、Ｐチャンネル型トランジスタ及びＮチャンネル型トランジスタの個数は、それぞれ２個に限定されることなく、３個以上であってもよい。
【００５９】
このように本発明に係る半導体装置３０，４０では、半導体装置製造時に発生するデジタル信号出力部の駆動能力変動を補正することが可能となり、デジタル信号出力部の駆動能力を任意に制御することによって、デジタル信号出力部の駆動能力を適正化することができる。そして、デジタル信号出力部の駆動能力の適正化により、消費電力削減、不要輻射低減、インピーダンスマッチング用抵抗の削減などが可能となる。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、半導体装置製造時に発生するデジタル信号入力部の入力閾値電圧変動を補正することが可能となり、デジタル信号入力部の入力閾値電圧を任意に制御することができるので、異なった信号レベルのインターフェイスが可能（例えばＣＭＯＳとＴＴＬ）となる。
【００６１】
また、本発明によれば、半導体装置製造時に発生するデジタル信号出力部の駆動能力変動を補正することが可能となり、デジタル信号出力部の駆動能力を任意に制御することによって、デジタル信号出力部の駆動能力を適正化することができる。そして、デジタル信号出力部の駆動能力の適正化により、消費電力削減、不要輻射低減、インピーダンスマッチング用抵抗の削減などが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の構成例を示す回路図である。
【図２】本発明に係る半導体装置の他の構成例を示す回路図である。
【図３】本発明に係る半導体装置の他の構成例を示す回路図である。
【図４】本発明に係る半導体装置の他の構成例を示す回路図である。
【符号の説明】
１０，２０，３０，４０　半導体装置、１１，１３，２１，２３，３１，３３，４１，４３　Ｐチャンネル型トランジスタ、１２，１４，２２，２４，３２，３４，４２，４４　Ｎチャンネル型トランジスタ、１１ｇ〜１４ｇ，２１ｇ〜２４ｇ，３１ｇ〜３４ｇ，４１ｇ〜４４ｇ　ゲート端子、１１ｓ〜１４ｓ，２１ｓ〜２４ｓ，３１ｓ〜３４ｓ，４１ｓ〜４４ｓ　ソース端子、１１ｄ〜１４ｄ，２１ｄ〜２４ｄ，３１ｄ〜３４ｄ，４１ｄ〜４４ｄ　ドレイン端子、１５，１６，３５，３６　切換スイッチ、２５，２６，４５，４６　バイアス電源、１００，２００　デジタル信号処理回路、ｉｎ　入力端子、ｏｕｔ　出力端子、Ｖｄｄ　電源、ＧＮＤ　グランド
【図１】
2004120633.tif 000003
【図２】
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【図３】
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【図４】
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