【手続補正書】
【提出日】平成26年8月8日(2014.8.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
周波数分周器であって、
第１の入力信号と第１のプログラムビットと第１のモード信号とを受け取り、第１の周波数分周信号と第１の出力モード信号とを生成するように結合される最下位段であって、前記第１のモード信号と前記第１のプログラムビットとが、前記最下位段によって用いられるべき分周モードを特定する、前記最下位段と、
カスケード式に結合される複数のより上位の分周器段であって、前記複数のより上位の分周器段の各々が、直前の段の出力の周波数を、対応するプログラムビットと対応する入力モード信号とにより特定される値によって分周し、前記複数のより上位の分周器段が第１の分周器段を含み、前記第１の分周器段が、前記第１の周波数分周信号を受け取り、前記第１の入力モード信号を生成するように結合される、前記複数のより上位の分周器段と、
前記第１の出力モード信号とモードビットとを受け取り、第１の出力信号を生成する、出力段であって、前記出力段が、前記モードビットが１の論理レベルにある場合に、前記第１の出力モード信号の周波数を２で分周することによって、前記第１の出力信号を生成し、そうでない場合に、前記出力段が前記出力モード信号を前記第１の出力信号として転送する、前記出力段と、
を含む、周波数分周器。
【請求項２】
請求項１に記載の周波数分周器であって、
分周係数Ｍを受け取り、前記第１のプログラムビットと前記対応するプログラムビットの各々と前記モードビットとの値を計算する、プログラムブロックを更に含み、
前記第１の出力信号の周波数が、前記第１の入力信号の周波数の１／Ｍであり、前記プログラムブロックが値Ｐを計算し、前記分周係数Ｍが２に等しい場合にＰがゼロに等しく、Ｍが２より大きい場合であってＭが偶数の場合にＰがＭ／２に等しく、Ｍが２より大きい場合であってＭが奇数の場合にＰが（Ｍ−ｌ）／２に等しく、
前記最下位段が、付加的に第３のビットを受け取り、Ｍが４より大きい場合に前記第３のビットがＭの２進表示の最下位ビットと同じ値を有し、そうでない場合に前記第３のビットがゼロであり、前記最下位段によって用いられるべき前記分周モードが２分周モードと３分周モードと４分周モードとの１つであり、
前記最下位段が、Ｍの前記最下位ビットと前記第１のモード信号の論理レベルと前記第１のプログラムビットとの値に基づいて、前記入力信号の周波数を２、３又は４に等しい係数で分周するように動作する、周波数分周器。
【請求項３】
請求項２に記載の周波数分周器であって、
前記複数のより上位の分周器段の各段が、前記対応する入力モード信号の前記論理レベルと前記対応するプログラムビットとの前記値に基づいて、前記対応する直前の段の前記出力の前記周波数を２又は３に等しい係数で分周するように動作する、周波数分周器。
【請求項４】
請求項３に記載の周波数分周器であって、
前記プログラムブロックが、前記第１のプログラムビットと前記対応するプログラムビットの各々と前記モードビットとが整合時点よりも前に計算されていたとしても、前記整合時点においてのみ、前記第１のプログラムビットを前記最下位段に、前記対応するプログラムビットの各々を前記複数の段の前記対応する段に、前記モードビットを前記出力段に、転送し、
前記整合時点が、前記第１の出力信号が論理ゼロのときに前記出力モード信号の立ち上がりが起こる時点である、又は前記出力モード信号の立ち上がりが起こり、且つ、前記モードビットの前記直前の値が、前記出力段が遅延モードで動作することを特定した場合の時点である、周波数分周器。
【請求項５】
請求項４に記載の周波数分周器であって、
第１のインバータを含む複数のインバータを更に含み、
前記第１の周波数分周信号の論理レベルが、入力として前記第１の分周器段に提供される前に、前記第１のインバータによって反転され、
前記複数のより上位の分周器段の対応する段の出力の論理レベルが、入力としてその後の段に提供される前に、対応するインバータによって反転される、周波数分周器。
【請求項６】
請求項５に記載の周波数分周器であって、
前記複数のより上位の分周器段の各段が、
第１のフリップフロップであって、前記第１のフリップフロップのクロック端子が前記第１の入力信号をクロック信号として受け取るように結合される、前記第１のフリップフロップと、
対応する入力モード信号と段イネーブル信号の逆数とを入力として受け取り、第１のＯＲ出力を生成する、第１のＯＲゲートと、
前記第１のＯＲ出力と前記第１のフリップフロップの出力とを入力として受け取り、第１のＡＮＤ出力を対応する出力モード信号として生成する、第１のＡＮＤゲートと、
第２のフリップフロップであって、前記第２のフリップフロップのクロック端子が前記第１の入力信号をクロック信号として受け取るように結合され、前記第２のフリップフロップの入力端子が前記第１のＡＮＤ出力を受け取るように結合される、前記第２のフリップフロップと、
前記第２のフリップフロップの出力と対応するプログラムビットとを入力として受け取り、第２のＡＮＤ出力を生成する、第２のＡＮＤゲートと、
前記第２のＡＮＤ出力と前記第１のフリップフロップの出力とを入力として受け取り、第１のＮＯＲ出力を出力する、第１のＮＯＲゲートであって、前記第１のＮＯＲ出力が前記第１のフリップフロップの入力端子に結合される、前記第１のＮＯＲゲートと、
を含み、
前記第１のフリップフロップの前記出力が対応する周波数分周信号を表す、周波数分周器。
【請求項７】
請求項５に記載の周波数分周器であって、
前記最下位段が、
第３のフリップフロップであって、前記第３のフリップフロップのクロック端子が前記第１の入力信号をクロック信号として受け取るように結合される、前記第３のフリップフロップと、
前記第１のモード信号と第１の段イネーブル信号の逆数とを入力として受け取り、第２のＯＲ出力を生成する、第２のＯＲゲートと、
前記第２のＯＲ出力と前記第３のフリップフロップの出力とを入力として受け取り、第３のＡＮＤ出力を前記第１の出力モード信号として生成する、第３のＡＮＤゲートと、
前記第３のＡＮＤ出力と第３のＯＲ入力とを入力として受け取り、第３のＯＲ出力を生成する、第３のＯＲゲートと、
第４のフリップフロップであって、前記第２のフリップフロップのクロック端子が前記第１の入力信号をクロック信号として受け取るように結合され、前記第４のフリップフロップの入力端子が前記第３のＯＲ出力を受け取るように結合される、前記第４のフリップフロップと、
前記第４のフリップフロップの出力と前記第１のプログラムビットとを入力として受け取り、第４のＡＮＤ出力を生成する、第４のＡＮＤゲートと、
前記第１の出力モード信号と前記第３のビットと前記第１の出力信号とを入力として受け取り、第５のＡＮＤ出力を生成する、第５のＡＮＤゲートと、
第５のフリップフロップであって、前記第５のフリップフロップのクロック端子が前記第１の入力信号をクロック信号として受け取るように結合され、前記第５のフリップフロップの入力端子が前記第５のＡＮＤ出力を受け取るように結合され、前記第５のフリップフロップの出力が前記第３のＯＲ入力である、前記第５のフリップフロップと、
前記第４のフリップフロップの前記出力と前記第５のフリップフロップの前記出力とを受け取り、第４のＯＲ出力を生成する、第４のＯＲゲートと、
前記第４のＡＮＤ出力と前記第４のＯＲ出力とを受け取り、第２のＮＯＲ出力を生成する、第２のＮＯＲゲートであって、前記第２のＮＯＲ出力が前記第３のフリップフロップの入力端子に結合される、前記第２のＮＯＲゲートと、
を含み、
前記第３のフリップフロップの前記出力が前記第１の周波数分周信号である、周波数分周器。
【請求項８】
請求項５に記載の周波数分周器であって、
前記出力段が、
前記第１の出力モード信号を第１の選択信号として受け取り、第１のマルチプレクサ出力を提供する、第１のマルチプレクサと、
前記第１のマルチプレクサ出力と前記第１の出力モード信号とを入力として受け取り、前記モードビットの前記値に基づき、前記第１のマルチプレクサ出力と前記第１の出力モード信号との一方を第２のマルチプレクサ出力として提供する、第２のマルチプレクサと、
第６のフリップフロップであって、前記第６のフリップフロップのクロック端子が前記第１の入力信号をクロック信号として受け取るように結合され、前記第６のフリップフロップの入力端子が前記第２のマルチプレクサ出力を受け取るように結合される、前記第６のフリップフロップと、
を含み、
前記第６のフリップフロップの出力と前記第６のフリップフロップの前記出力の反転とが入力として前記第１のマルチプレクサに提供され、前記第１のマルチプレクサが、前記第１の選択信号の前記値に基づいて、前記第６のフリップフロップの前記出力と前記第６のフリップフロップの前記出力の前記反転との一方を第１のマルチプレクサ出力として提供し、
前記第６のフリップフロップの前記出力が前記第１の出力信号である、周波数分周器。
【請求項９】
請求項５に記載の周波数分周器であって、
前記プログラムブロックが、
前記分周係数Ｍを受け取り、第１のプログラムビットと前記対応するプログラムビットの各々と前記モードビットと前記第３のビットとの前記値を、デコードされた出力として生成する、デコードロジックブロックと、
前記デコードされた出力を整合信号の立ち上がりで記憶する制御設定レジスタであって、前記記憶されたデコードされた出力を、第１のプログラムビットと前記対応するプログラムビットの各々と前記モードビットと前記第３のビットとの前記対応するものとして提供する、前記制御設定レジスタと、
前記第１の出力信号の論理反転と前記モードビットの論理反転とを受け取り、第５のＯＲ出力を生成する、第５のＯＲゲートと、
前記第５のＯＲ出力と前記第１の出力モード信号とを入力として受け取り、前記整合信号を出力として生成する、第６のＡＮＤゲートと、
を含む、周波数分周器。
【請求項１０】
位相同期ループであって、
入力クロックと局所クロックとを入力として受け取るように結合され、前記入力クロックの位相と前記局所クロックの位相との間の位相差に比例する比較出力を生成する、位相周波数弁別器と、
前記比較出力を受け取り、対応するローパスフィルタリングされた信号を生成するように結合される、ループフィルタと、
前記ローパスフィルタリングされた信号を受け取り、中間クロックを生成するように結合される電圧制御発振器であって、前記中間クロックの周波数が前記ローパスフィルタリングされた信号の強度に比例する、前記電圧制御発振器と、
前記中間クロックを受け取り、前記中間クロックの周波数を分周係数Ｍで分周して前記局所クロックを生成する、第１の周波数分周器と、
を含み、
前記第１の周波数分周器が、
第１の入力信号の周波数を前記係数の２、３又は４の１つで分周するように設計される最下位段と、
第１のより上位段を含む複数のより上位段であって、前記複数のより上位段の各々が、対応する入力信号の周波数を前記係数の２又は３の１つで分周するように設計される、前記複数のより上位段と、
最終入力信号を２で分周するか、又は分周を行わないように設計される、出力段と、
を含み、
前記第１の入力信号が前記中間クロックであり、前記最下位段が、前記中間クロックを受け取り、第１の分周されたクロックと第１の出力モード信号とを生成するように結合され、前記第１の分周されたクロックの周波数が前記中間クロックの前記周波数より低く、
前記第１のより上位段が、前記第１の分周されたクロックを受け取り、第２の分周されたクロックを生成するように結合され、前記第２の分周されたクロックの周波数が前記第１の分周されたクロックの前記周波数より低く、
前記最終入力信号が前記第１の出力モード信号であり、前記出力段が、前記第１の出力モード信号を受け取り、前記局所クロックを生成するように結合される、位相同期ループ。
【請求項１１】
請求項１０に記載の位相同期ループであって、
前記複数のより上位段の各々が、直前の段によって生成された対応するクロックの周波数を分周し、直前の段によって生成された前記対応するクロックの周波数よりも低い周波数を持つクロックを生成し、
前記第１の出力モード信号の周波数が、前記複数のより上位段に含まれる最上位段によって生成された対応するクロックの周波数に等しい、位相同期ループ。
【請求項１２】
請求項１１に記載の位相同期ループであって、
前記第１の周波数分周器が、前記分周係数Ｍを受け取るプログラムブロックを更に含み、前記プログラムブロックが値Ｐを算出し、ここで、Ｐ［０］〜Ｐ［Ｎ］がＰの前記２進表示のビットを表し、ＮがＰの最上位ビットであり、０がＰの前記最下位ビットであり、
前記分周係数Ｍが２に等しい場合、Ｐがゼロに等しく、
Ｍが２より大きい場合、Ｍが偶数の場合にＰがＭ／２に等しく、Ｍが奇数の場合にＰが（Ｍ−ｌ）／２に等しく、
前記プログラムブロックが、プログラムビットとしてＰ［０］を前記最下位段に提供し、対応するプログラムビットとしてＰ［１］〜Ｐ［Ｎ］を前記より上位段のそれぞれに提供する、位相同期ループ。
【請求項１３】
請求項１２に記載の位相同期ループであって、
前記最下位段と前記複数のより上位段の各々とが対応する入力モード信号を受け取り、前記複数のより上位段の各々が対応する出力モード信号を生成し、前記第１のより上位段の出力モード信号が入力モード信号として前記最下位段に提供され、
前記複数のより上位段内の対応する段によって生成される出力モード信号が、前記入力モード信号として直前の段に提供される、位相同期ループ。
【請求項１４】
請求項１３に記載の位相同期ループであって、
前記最下位段と前記複数のより上位段の各々とが、対応するイネーブル信号を受け取り、
前記最下位段と前記複数のより上位段とに含まれる段「ｋ」へのイネーブル信号が論理ゼロである場合、「ｋ」より上位の段がリセット状態に維持される、位相同期ループ。
【請求項１５】
請求項１４に記載の位相同期ループであって、
前記最下位段が、前記最下位段及びＰ［０］に対する前記対応する入力モード信号の値に基づいて、前記中間クロックの前記周波数を係数２、３及び４の１つで分周する、位相同期ループ。
【請求項１６】
請求項１５に記載の位相同期ループであって、
前記複数のより上位段の各々が、前記対応する入力モード信号の前記値とビットＰ［１］〜Ｐ［Ｎ］の前記対応するものとに基づいて、前記直前の段の前記出力の周波数を係数２及び３の１つで分周する、位相同期ループ。
【請求項１７】
請求項１６に記載の位相同期ループであって、
Ｍが４以上である場合、前記出力段が前記第１の出力モード信号の前記周波数を２で分周し、そうでない場合、前記出力段が前記第１の出力モード信号を分周しないで転送し、
前記プログラムブロックがモードビットを前記出力段に提供し、前記モードビットが前記出力段が前記出力モード信号の前記周波数を２で分周するかどうかを特定する、位相同期ループ。
【請求項１８】
請求項１７に記載の位相同期ループであって、
Ｐ［０］〜Ｐ［Ｎ］と前記モードビットとが整合時点より前に算出されていたとしても、前記整合時点においてのみ、前記プログラムブロックが、Ｐ［０］を前記最下位段に、Ｐ［１］〜Ｐ［Ｎ］の前記対応するものを前記より上位段の前記それぞれのものに、前記モードビットを前記出力段に、転送し、
前記整合時点が、前記局所クロックが論理ゼロであるときに、前記出力モード信号の立ち上がりが起こる時点である、又は、前記出力モード信号の立ち上がりが起こり、且つ、前記モードビットの前記直前の値が、前記出力段が２で分周されないことを特定した場合の時点である、位相同期ループ。
【請求項１９】
請求項１７に記載の位相同期ループであって、
第２の周波数分周器と、第３の周波数分周器と、制御ブロックとを更に含み、
前記第２の周波数分周器が、外部クロックを受け取り、前記外部クロックの周波数を分周係数Ｎで分周して前記入力クロックを生成し、
前記第３の周波数分周器が、前記中間クロックを受け取り、前記中間クロックの周波数を分周係数Ｑで分周して出力クロックを生成し、
前記制御ブロックが、外部構成要素から分周係数Ａ、Ｂ及びＣを受け取り、前記分周係数Ｍ、Ｎ及びＱを生成し、分周係数Ｍ、Ｎ及びＱが分周係数Ｂ、Ａ及びＣにそれぞれ対応し、
前記制御ブロックが、分周係数Ｍを分周係数Ｂの値辺りで変動させ、分周係数Ｎの値を分周係数Ａの値辺りで変動させ、
前記位相同期ループの電源ＯＮ時に、前記制御ブロックが分周係数Ｑの値を分周係数Ｃより大きい値に設定し、次いで前記制御ブロックが、対応するステップにおいて、分周係数Ｑの前記値を分周係数Ｃに等しい値まで下げる、位相同期ループ。
【請求項２０】
周波数分周器であって、
カスケード式に結合される複数の段であって、前記複数の段が、最下位段と最上位（より上位の）段とを含む、前記複数の段と、
出力段と、
を含み、
前記最下位段の入力端子が入力クロックを受け取るように結合され、前記最下位段が前記入力クロックの周波数を分周して第１の出力端子上に第１の出力クロックを生成し、
前記より上位段の入力端子が前記第１の出力端子に結合され、前記より上位段が第２の出力クロックを生成し、前記第２の出力クロックの周波数が前記入力クロックの周波数の１／Ｐであり、前記より上位段が最上位出力モード信号を第２の出力端子上に生成し、
前記最下位段の別の入力端子が前記第２の出力端子に結合され、前記最下位段が第１の出力モード信号を生成し、前記第１の出力モード信号の周波数が前記第２の出力クロックの周波数に等しく、
前記出力段が、前記第１の出力モード信号を受け取り、出力クロックを生成するように結合され、前記出力クロックの前記周波数が、前記第１の出力モード信号の周波数の半分であるか、又は、前記出力モード信号の前記周波数に等しいかのいずれかである、周波数分周器。
【請求項２１】
入力クロックと局所クロックとを入力として受信することと、
前記入力クロックの位相と前記局所クロックの位相との間の位相差に比例する比較出力を生成することと、
前記比較出力を受信して対応するローパスフィルタリング信号を生成することと、
前記ローパスフィルタリング信号を受信して中間クロックを生成することであって、前記中間クロックの周波数が前記ローパスフィルタリング信号の強度に比例する、前記受信して中間クロックを生成することと、
前記中間クロックを受信して、前記局所クロックを生成するために前記中間クロックの周波数を分周係数Ｍで分周することと、
を含む、方法であって、
前記周波数を分周することが、
第１の入力信号の周波数を２、３又は４の係数の１つで分周することと、
対応する入力信号の周波数を２又は３の係数の１つで分周すること、
最終入力信号を２で分周するか又は分周を行なわないことと、
前記中間クロックを受信して第１の分周クロックと第１の出力モード信号とを生成することであって、前記第１の分周クロックの周波数が前記中間クロックの周波数よりも小さい、前記中間クロックを受信して第１の分周クロックと第１の出力モード信号とを生成することと、
第２の分周クロックを生成することであって、前記第２の分周クロックの周波数が前記第１の分周クロックの周波数よりも小さい、前記第２の分周クロックを生成することと、
前記ローカルクロックを生成することと、
を含む、方法。