(57)【要約】【課題】　電圧降下値が異なった場合の影響も考慮でき、ばらつきが生じている場合であっても適切な設計を行うことができる半導体集積回路装置の設計方法を提供する。【解決手段】　シリコンウエハ上に構成されたトランジスタの端子間をメタル配線で接続する半導体集積回路装置の設計方法であって、前記トランジスタに関する情報を入力とし、前記トランジスタ間接続の配線距離や配線容量を最小とするように概略配置を行う第一の工程と、前記トランジスタの概略配置に基づいて電圧降下値に関する情報を作成する第二の工程と、前記電圧降下値に関する情報に基づいて前記トランジスタの配置を行う第三の工程とを有する。【選択図】　図１
2004096103.tif 000002
【特許請求の範囲】
【請求項１】
　シリコンウエハ上に構成されたトランジスタの端子間をメタル配線で接続する半導体集積回路装置の設計方法であって、
　前記トランジスタに関する情報を入力とし、前記トランジスタ間接続の配線距離や配線容量を最小とするように概略配置を行う第一の工程と、
　前記トランジスタの概略配置に基づいて電圧降下値に関する情報を作成する第二の工程と、
　前記電圧降下値に関する情報に基づいて前記トランジスタの配置を行う第三の工程とを有することを特徴とする半導体集積回路装置の設計方法。
【請求項２】
　前記第二の工程が、
　概略配置された前記トランジスタ間を接続する概略配線を行う工程と、
　前記概略配線に基づいて配線容量を見積り、前記各トランジスタの負荷容量を算出することにより消費電力の計算を行う工程と、
　配線された電源／グラウンド配線の抵抗値を定める工程と、
　算出された前記消費電力に基づいて、配線された電源／グラウンド配線の前記抵抗値に電流源が接続された場合における電源供給源からの電圧降下値を計算する工程と、
　計算された前記電圧降下値に基づいて、前記半導体集積回路装置における電圧降下分布を求める工程とを含む請求項１に記載の半導体集積回路装置の設計方法。
【請求項３】
　前記第三の工程が、
　前記電圧降下分布に基づいて、任意の電圧降下値が想定される場所に適切な前記トランジスタを配置する工程を含む請求項２に記載の半導体集積回路装置の設計方法。
【請求項４】
　前記第三の工程が、
　前記半導体集積回路装置におけるフリップフロップ間のパス全体もしくはソース側とシンク側のフリップフロップ対を、前記電圧降下値に関する情報に基づいて電圧降下値差の小さい領域内に配置する工程を含む請求項１に記載の半導体集積回路装置の設計方法。
【請求項５】
　概略配置された前記トランジスタ間を接続する概略配線を行う工程と、
　前記トランジスタの概略配置及び概略配線に基づいてフリップフロップ間のパス遅延を算出する工程と、
　算出された前記パス遅延と制約遅延時間を比較し、各フリップフロップ間のパスにおけるパス遅延の余裕を求める工程とをさらに含み、
　前記第三の工程が、
　前記パス遅延の余裕が大きい前記パスに含まれる前記トランジスタを、電圧降下値の大きい領域に優先的に配置する工程を含む請求項１に記載の半導体集積回路装置の設計方法。
【請求項６】
　前記トランジスタの故障箇所を検出するためのテスト回路を組み込む工程をさらに含み、
　前記第三の工程が、
　前記電圧降下値に関する情報に基づいて前記テスト回路の接続順の変更をする工程を含む請求項１に記載の半導体集積回路装置の設計方法。
【請求項７】
　前記第二の工程において、フリップフロップ回路に対する供給信号のうち、多ファンアウトの信号をツリー上に分割する工程をさらに含み、
　前記第三の工程において、
　前記電圧降下値に関する情報に基づいて、前記ツリーに属する前記トランジスタの駆動能力を遅延時間として算出する工程と、
　信号源から信号受信端までの遅延時間が、前記ツリーに属する前記トランジスタの駆動能力として算出された前記遅延時間と一致するように抵抗値及び容量値を算出する工程と、
　算出された前記抵抗値及び前記容量値となるように、前記信号源と前記ツリーに属する前記トランジスタとの間、及び前記信号源と前記信号受信端との間を配線する工程を含む請求項１に記載の半導体集積回路装置の設計方法。
【請求項８】
　シリコンウエハ上に構成されたトランジスタの端子間をメタル配線で接続する半導体集積回路装置の設計装置であって、
　前記トランジスタに関する情報を入力とし、前記トランジスタ間接続の配線距離や配線容量を最小とするように概略配置を行う概略配置手段と、
　前記トランジスタの概略配置に基づいて電圧降下値に関する情報を作成する電圧降下値情報作成手段と、
　前記電圧降下値に関する情報に基づいて前記トランジスタの配置を行う再配置手段とを具備することを特徴とする半導体集積回路装置の設計装置。
【請求項９】
　前記電圧降下値情報作成手段が、
　概略配置された前記トランジスタ間を接続する概略配線を行う概略配線手段と、
　前記概略配線に基づいて配線容量を見積り、前記各トランジスタの負荷容量を算出することにより消費電力の計算を行う消費電力計算手段と、
　配線された電源／グラウンド配線の抵抗値を定める抵抗値抽出手段と、
　算出された前記消費電力に基づいて、配線された電源／グラウンド配線の前記抵抗値に電流源が接続された場合における電源供給源からの電圧降下値を計算する電圧降下値計算手段と、
　計算された前記電圧降下値に基づいて、前記半導体集積回路装置における電圧降下分布を求める電圧降下分布作成手段とを含む請求項８に記載の半導体集積回路装置の設計装置。
【請求項１０】
　前記再配置手段が、
　前記電圧降下分布に基づいて、任意の電圧降下値が想定される場所に適切な前記トランジスタを配置する請求項９に記載の半導体集積回路装置の設計装置。
【請求項１１】
　前記再配置手段が、
　前記半導体集積回路装置におけるフリップフロップ間のパス全体もしくはソース側とシンク側のフリップフロップ対を、前記電圧降下値に関する情報に基づいて電圧降下値差の小さい領域内に配置する請求項９に記載の半導体集積回路装置の設計装置。
【請求項１２】
　前記電圧降下値情報作成手段が、
　前記トランジスタの概略配置及び概略配線に基づいてフリップフロップ間のパス遅延を算出するパス遅延算出手段と、
　算出された前記パス遅延と制約遅延時間を比較し、各フリップフロップ間のパスにおけるパス遅延の余裕を求めるパス遅延余裕算出手段とをさらに含み、
　前記再配置手段が、
　前記パス遅延の余裕が大きい前記パスに含まれる前記トランジスタを、電圧降下値の大きい領域に優先的に配置する請求項９に記載の半導体集積回路装置の設計装置。
【請求項１３】
　前記電圧降下値情報作成手段が、
　前記トランジスタの故障箇所を検出するためのテスト回路を組み込むテスト回路組込手段をさらに含み、
　前記再配置手段が、
　前記電圧降下値に関する情報に基づいて前記テスト回路の接続順の変更をする請求項９に記載の半導体集積回路装置の設計装置。
【請求項１４】
　前記電圧降下値情報作成手段は、フリップフロップ回路に対する供給信号のうち、多ファンアウトの信号をツリー上に分割し、
　前記再配置手段は、
　前記電圧降下値に関する情報に基づいて、前記ツリーに属する前記トランジスタの駆動能力を遅延時間として算出する手段と、
　信号源から信号受信端までの遅延時間が、前記ツリーに属する前記トランジスタの駆動能力として算出された前記遅延時間と一致するように抵抗値及び容量値を算出する手段と、
　算出された前記抵抗値及び前記容量値となるように、前記信号源と前記ツリーに属する前記トランジスタとの間、及び前記信号源と前記信号受信端との間を配線する手段を含む請求項９に記載の半導体集積回路装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、半導体集積回路装置の設計方法および設計装置に関する。特に、トランジスタ又は論理的機能を有するトランジスタ集合体であるセルを、電圧降下値を考慮して配置する半導体集積回路装置の設計方法および設計装置に関する。
【背景技術】
【０００２】
　近年、半導体の製造プロセスの微細化が急速に進展しており、同一チップサイズに含まれるトランジスタの規模も飛躍的に上昇している。それに伴って半導体チップ単位の消費電力も急激に増加していることから、供給電圧（動作電圧）を下げる等の対処を行うことによって、消費電力の増加を少しでも抑制しようとしているのが現状である。
【０００３】
　このように消費電力の増加を抑制するために供給電圧を下げることにより、電流値は増加することになる。そして、かかる電流値の増加によって、回路動作に悪影響を与えるおそれも生じている。このような半導体チップ内の電圧降下に伴う問題点に対処するために、例えば特開平１１−４５９７９号公報においては、かかる電圧降下を低減するための方法が開示されており、特開２０００−１９４７３２号公報においては、かかる電圧降下値を正確に解析するための方法が開示されている。一方、特開２０００−１６３４６０号公報においては、電圧降下値を正確に解析するとともに、電圧降下自体を低減するための方法が開示されている。
【０００４】
　上述した電圧降下解析方法及び低減方法においては、ほぼ又は完全に配置の完了したトランジスタ又はセルについて、これらの消費電力及び電圧降下値の解析を行うことになる。そして、電圧降下値に応じたトランジスタ遅延を用いてタイミングの検証を行うことによって、製造後における動作不良の発生を抑制したり、電圧降下率を削減するために適切な電源配線の補強を行うことになる。
【特許文献１】特開平１１−４５９７９号公報
【特許文献２】特開２０００−１９４７３２号公報
【特許文献３】特開２０００−１６３４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　しかし、ある程度の電圧降下が発生することを回避することはできず、発生する一定の電圧降下分に関しては、通常は回路全体の設計マージンとして設計されている。すなわち、１０％の電圧降下が発生すると見積もった場合には、１０％分だけ通常の仕様よりも高速な回路設計を行っておき、電圧降下が発生した場合であっても仕様通りの動作速度を保証できるようにしている。
【０００６】
　このような設計方法を採用しているため、回路上のタイミング検証に基づいて比較的タイミングに余裕のあるパスに属するセルに対しても、クリティカルパスに属するセルに対するのと同様の電源補強が行われ、無用なチップ面積の増大を招いているという問題点があった。
【０００７】
　また、論理合成を行う際には、通常理想クロックを前提として論理合成等の処理を行うため、電圧降下の影響によって、クロックソースから各フリップフロップまでの経路が等長等容量配線であった場合であっても遅延ばらつきが発生し、合成時に含ませるクロック遅延ばらつき（スキュー）マージンは、配置配線ツールの機能的な配線長、配線容量制御ばらつきに加え、電圧降下ばらつきを最大限に考慮した大幅なマージン設計を行う必要がある。
【０００８】
　そして、かかるタイミングマージンを少なくし、配線完了後に実クロック遅延情報によるタイミング最適化を実行した場合であっても、回路構成が変更されることにより電圧降下値がタイミング最適化を実行する前と相違することから、タイミング最適化処理が収束しないおそれがあるという問題点もあった。
【０００９】
　さらに、回路中における故障箇所を検出するためのテスト回路（スキャン回路）においては、通常、理想クロックを想定したスキャンチェーンの生成が行われていることから、スキャン動作時に電圧降下が最大になる可能性が高く、当該電圧降下の影響によるクロックスキューが原因で故障検出テストを行うことができないという問題点もあった。
【００１０】
　本発明は、電圧降下値が異なった場合の影響も考慮でき、ばらつきが生じている場合であっても適切な設計を行うことができる半導体集積回路装置の設計方法および設計装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
　本発明に係る半導体集積回路装置の設計方法は、シリコンウエハ上に構成されたトランジスタの端子間をメタル配線で接続する半導体集積回路装置の設計方法であって、前記トランジスタに関する情報を入力とし、前記トランジスタ間接続の配線距離や配線容量を最小とするように概略配置を行う第一の工程と、前記トランジスタの概略配置に基づいて電圧降下値に関する情報を作成する第二の工程と、前記電圧降下値に関する情報に基づいて前記トランジスタの配置を行う第三の工程とを有することを特徴とする。
【００１２】
　本発明に係る半導体集積回路装置の設計装置は、シリコンウエハ上に構成されたトランジスタの端子間をメタル配線で接続する半導体集積回路装置の設計装置であって、前記トランジスタに関する情報を入力とし、前記トランジスタ間接続の配線距離や配線容量を最小とするように概略配置を行う概略配置手段と、前記トランジスタの概略配置に基づいて電圧降下値に関する情報を作成する電圧降下値情報作成手段と、前記電圧降下値に関する情報に基づいて前記トランジスタの配置を行う再配置手段とを具備することを特徴とする。
【発明の効果】
【００１３】
　本発明によれば、電圧降下値が異なった場合の影響も考慮でき、ばらつきが生じている場合であっても適切な設計を行うことができる半導体集積回路装置の設計方法および設計装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
　本実施の形態に係る半導体集積回路装置の設計方法においては、電圧降下値に関する情報に基づいてトランジスタの配置を行う第三の工程を有している。かかる構成により、電圧降下によるセルの遅延増加を考慮したセル配置を行うことができ、従来のようにセル配置後に電圧降下値を考慮した遅延計算を行い、タイミング検証を行う方法と比べて、配置処理段階でタイミング修正のための回路最適化処理を行うことができ、設計期間の短縮を図ることが可能となる。
【００１５】
　この実施の形態では、前記第二の工程が、概略配置された前記トランジスタ間を接続する概略配線を行う工程と、前記概略配線に基づいて配線容量を見積り、前記各トランジスタの負荷容量を算出することにより消費電力の計算を行う工程と、配線された電源／グラウンド配線の抵抗値を定める工程と、算出された前記消費電力に基づいて、配線された電源／グラウンド配線の前記抵抗値に電流源が接続された場合における電源供給源からの電圧降下値を計算する工程と、計算された前記電圧降下値に基づいて、前記半導体集積回路装置における電圧降下分布を求める工程とを含むことが好ましい。半導体集積回路装置における電圧降下分布が求まることで、より正確に適切なトランジスタ配置を行うことができるからである。
【００１６】
　前記第三の工程が、前記電圧降下分布に基づいて、任意の電圧降下値が想定される場所に適切な前記トランジスタを配置する工程を含むことが好ましい。
【００１７】
　前記第三の工程が、前記半導体集積回路装置におけるフリップフロップ間のパス全体もしくはソース側とシンク側のフリップフロップ対を、前記電圧降下値に関する情報に基づいて電圧降下値差の小さい領域内に配置する工程を含むことが好ましい。各パスを一定の電圧降下値にすることによりパスの遅延計算を一定の電圧降下値で計算することができ、静的タイミング解析を行う場合においても、高速に電圧降下値を考慮した遅延計算ができるからである。
【００１８】
　概略配置された前記トランジスタ間を接続する概略配線を行う工程と、前記トランジスタの概略配置及び概略配線に基づいてフリップフロップ間のパス遅延を算出する工程と、算出された前記パス遅延と制約遅延時間を比較し、各フリップフロップ間のパスにおけるパス遅延の余裕を求める工程とをさらに含み、前記第三の工程が、前記パス遅延の余裕が大きい前記パスに含まれる前記トランジスタを、電圧降下値の大きい領域に優先的に配置する工程を含むことが好ましい。電圧降下によるセルの遅延増加をパスタイミングの余裕部分で吸収することができ、クリティカルパスの遅延増加を補うための電源補強やタイミングマージンの割合を削減することが可能となり、チップ面積の削減及び回路の仕様動作速度を満たすためのタイミング最適化処理の繰り返し回数削減による設計期間の短縮を図ることができるからである。
【００１９】
　前記トランジスタの故障箇所を検出するためのテスト回路を組み込む工程をさらに含み、前記第三の工程が、前記電圧降下値に関する情報に基づいて前記テスト回路の接続順の変更をする工程を含むことが好ましい。電圧降下を考慮した各フリップフロップのクロックスキューとデータ到着時間を算出することができることから、スキャンチェーン接続後において電圧降下の影響によりホールドタイムの制約を満たさなくなることを未然に回避できるからである。したがって、スキャン用フリップフロップへのクロックツリー経路が異なる場合であっても、電圧降下によるクロックスキューが大きくなってホールドタイムエラーを起こし故障検出ができないという問題を未然に防止することができ、故障検証処理のみで問題となる正常動作可能なＬＳＩを良品として出荷できるため歩留りの向上が可能となる。
【００２０】
　前記第二の工程において、フリップフロップ回路に対する供給信号のうち、多ファンアウトの信号をツリー上に分割する工程をさらに含み、前記第三の工程において、前記電圧降下値に関する情報に基づいて、前記ツリーに属する前記トランジスタの駆動能力を遅延時間として算出する工程と、信号源から信号受信端までの遅延時間が、前記ツリーに属する前記トランジスタの駆動能力として算出された前記遅延時間と一致するように抵抗値及び容量値を算出する工程と、算出された前記抵抗値及び前記容量値となるように、前記信号源と前記ツリーに属する前記トランジスタとの間、及び前記信号源と前記信号受信端との間を配線する工程を含むことが好ましい。
【００２１】
　電圧降下を考慮した信号遅延時間差を算出し、当該遅延時間差が発生しないよう配線処理を行うことによって、ＬＳＩ使用時に発生する遅延時間差をゼロにすることができ、予想外の動作異常が生じることを未然に回避することができるからである。
【００２２】
　本実施の形態に係る半導体集積回路装置の設計装置においては、電圧降下値に関する情報に基づいてトランジスタの配置を行う再配置手段が設けられている。かかる構成により、電圧降下によるセルの遅延増加を考慮したセル配置を行うことができ、従来のようにセル配置後に電圧降下値を考慮した遅延計算を行い、タイミング検証を行う方法と比べて、配置処理段階でタイミング修正のための回路最適化処理を行うことができ、設計期間の短縮を図ることが可能となる。
【００２３】
　この実施の形態では、前記電圧降下値情報作成手段が、概略配置された前記トランジスタ間を接続する概略配線を行う概略配線手段と、前記概略配線に基づいて配線容量を見積り、前記各トランジスタの負荷容量を算出することにより消費電力の計算を行う消費電力計算手段と、配線された電源／グラウンド配線の抵抗値を定める抵抗値抽出手段と、算出された前記消費電力に基づいて、配線された電源／グラウンド配線の前記抵抗値に電流源が接続された場合における電源供給源からの電圧降下値を計算する電圧降下値計算手段と、計算された前記電圧降下値に基づいて、前記半導体集積回路装置における電圧降下分布を求める電圧降下分布作成手段とを含むことが好ましい。
【００２４】
　前記再配置手段が、前記電圧降下分布に基づいて、任意の電圧降下値が想定される場所に適切な前記トランジスタを配置することが好ましい。
【００２５】
　前記再配置手段が、前記半導体集積回路装置におけるフリップフロップ間のパス全体もしくはソース側とシンク側のフリップフロップ対を、前記電圧降下値に関する情報に基づいて電圧降下値差の小さい領域内に配置することが好ましい。
【００２６】
　前記電圧降下値情報作成手段が、前記トランジスタの概略配置及び概略配線に基づいてフリップフロップ間のパス遅延を算出するパス遅延算出手段と、算出された前記パス遅延と制約遅延時間を比較し、各フリップフロップ間のパスにおけるパス遅延の余裕を求めるパス遅延余裕算出手段とをさらに含み、前記再配置手段が、前記パス遅延の余裕が大きい前記パスに含まれる前記トランジスタを、電圧降下値の大きい領域に優先的に配置することが好ましい。
【００２７】
　前記電圧降下値情報作成手段が、前記トランジスタの故障箇所を検出するためのテスト回路を組み込むテスト回路組込手段をさらに含み、前記再配置手段が、前記電圧降下値に関する情報に基づいて前記テスト回路の接続順の変更をすることが好ましい。
【００２８】
　前記電圧降下値情報作成手段は、フリップフロップ回路に対する供給信号のうち、多ファンアウトの信号をツリー上に分割し、前記再配置手段は、前記電圧降下値に関する情報に基づいて、前記ツリーに属する前記トランジスタの駆動能力を遅延時間として算出する手段と、信号源から信号受信端までの遅延時間が、前記ツリーに属する前記トランジスタの駆動能力として算出された前記遅延時間と一致するように抵抗値及び容量値を算出する手段と、算出された前記抵抗値及び前記容量値となるように、前記信号源と前記ツリーに属する前記トランジスタとの間、及び前記信号源と前記信号受信端との間を配線する手段を含むことが好ましい。
【００２９】
　以下、図面を参照して本発明の実施の形態を説明する。
【００３０】
　（実施の形態１）
　図１は、実施の形態１に係る半導体集積回路設計装置１００の構成を示すブロック図である。半導体集積回路設計装置１００は、シリコンウエハ上に構成されたトランジスタの端子間をメタル配線で接続する。半導体集積回路設計装置１００には、概略配置部２が設けられている。概略配置部２は、トランジスタに関する情報を入力とし、トランジスタ間接続の配線距離や配線容量を最小とするように概略配置を行う。半導体集積回路設計装置１００は、電圧降下値情報生成部１を備えている。電圧降下値情報生成部１は、概略配置部２によるトランジスタの概略配置に基づいて電圧降下値に関する情報を作成する。
【００３１】
　電圧降下値情報生成部１は、概略配線部４を有している。概略配線部４は、概略配置部２によって概略配置されたトランジスタ間を接続する概略配線を行う。電圧降下値情報生成部１には、消費電力計算部５が設けられている。消費電力計算部５は、概略配線部４による概略配線に基づいて配線容量を見積り、各トランジスタの負荷容量を算出することにより消費電力の計算を行う。電圧降下値情報生成部１は、抵抗値抽出部６を有している。抵抗値抽出部６は、配線された電源／グラウンド配線の抵抗値を定める。電圧降下値情報生成部１には、電圧降下値計算部７が設けられている。電圧降下値計算部７は、算出された消費電力に基づいて、配線された電源／グラウンド配線の抵抗値に電流源が接続された場合における電源供給源からの電圧降下値を計算する。電圧降下値情報生成部１は、電圧降下分布作成部８を有している。電圧降下分布作成部８は、計算された電圧降下値に基づいて、半導体集積回路装置における電圧降下分布を求める。
【００３２】
　半導体集積回路設計装置１００は、再配置部３を備えている。再配置部３は、電圧降下値情報生成部１によって作成された電圧降下値に関する情報に基づいてトランジスタの配置を行う。
【００３３】
　このように構成された半導体集積回路設計装置１００の動作を説明する。図２は本発明の実施の形態１にかかる半導体集積回路装置の設計方法における処理の流れ図を示している。
【００３４】
　図２において、まずセルの形状に関する情報１１、セルの遅延に関する情報（セルの動作電力に関する情報）１２、及びセルの接続に関する情報１３等のセルに関する情報を入力とし、セル間接続の配線距離や配線容量を最小とするように概略配置処理を行う（ステップＳ１０１）。そして、概略配置されたセル間を接続する概略配線処理を行う（ステップＳ１０２）。このとき、信号配線以外に、電源及びグラウンドの配線処理も行うことになる。
【００３５】
　次に、概略配線処理の結果に基づいて、配線長と物理パラメータ１４として保存されている配線容量情報に基づいて配線容量を見積り、各セルの負荷容量を算出することにより消費電力の計算を行う（ステップＳ１０３）。そして、配線された電源／グラウンド配線の抵抗値をシート抵抗等の物理パラメータ１４に保存されている情報を用いて定めることになる（ステップＳ１０４）。なお、求める抵抗値は、配線形状の接続情報に対応した形態で定められるものとする。
【００３６】
　次に、算出された消費電力値から、配線された電源／グラウンド配線の抵抗値に電流源が接続されているものとして、電源供給源からの電圧降下量を計算する（ステップＳ１０５）。そして、計算された電圧降下値とセルの配置座標情報から、ＬＳＩチップ上の任意の分割数で分割された図３に示すマトリクスデータベース中の各座標に応じた場所に電圧降下値を書き込むことになる（ステップＳ１０６）。
【００３７】
　図３は、本発明の実施の形態１にかかる半導体集積回路装置の設計方法における電圧降下分布を示すマトリクス値の例示図である。図３において、数字が電圧降下値を表しており、配線抵抗値やチップの大きさ、セルの数に合わせて電圧降下値を表わすのに十分な解像度を有するように当該マトリクスの大きさを定めることにより、当該マトリクスによる電圧降下分布を有効に利用することができる。かかる電圧降下分布のマトリクス値の変化をイメージ図で表したものが図４である。
【００３８】
　図４は、本発明の実施の形態１にかかる半導体集積回路装置の設計方法におけるＬＳＩチップ上の電圧降下分布イメージ図である。図４において、太い実線は電源配線３１を示しており、ＬＳＩチップ内に等高線状の形状が描かれている。
【００３９】
　これは、一般の等高線と同様に、一定の電圧降下値を有する部分を線で結んだ等電位線３２を表わしており、一定の電圧範囲にある領域を示すため等電位線３２の間の領域をグレーの階調表示で示している。そして、グレーの濃度が濃くなるにつれて、電圧降下値が大きくなっていることを示している。
【００４０】
　次に、作成された電圧降下分布に基づいて、任意の電圧降下値が想定される場所に適切なセルを配置する（ステップＳ１０７）。そして、セルの端子間を接続する配線処理を行うことになる（ステップＳ１０８）。
【００４１】
　以上のように本実施の形態１によれば、最終の配置処理を行う前に概略配置処理を行い、そこから電圧降下値の予測を行うことによって、セル（トランジスタ）の動作性能の低下を予測した配置及び配線処理を行うことができることから、電圧降下の影響に応じて後からフロアプランの修正を行う後戻り工程を削減することができ、より短い設計期間でＬＳＩチップの開発を行うことが可能となる。
【００４２】
　（実施の形態２）
　図５は、実施の形態２に係る半導体集積回路設計装置１００Ａの構成を示すブロック図である。実施の形態１において図１を参照して前述した半導体集積回路設計装置１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００４３】
　半導体集積回路設計装置１００Ａは、電圧降下値情報作成部１Ａを備えている。電圧降下値情報作成部１Ａは、パス遅延算出部２１を有している。パス遅延算出部２１は、トランジスタの概略配置及び概略配線に基づいてフリップフロップ間のパス遅延を算出する。電圧降下値情報作成部１Ａには、パス遅延余裕算出部２２が設けられている。パス遅延余裕算出部２２は、パス遅延算出部２１によって算出されたパス遅延と制約遅延時間を比較し、各フリップフロップ間のパスにおけるパス遅延の余裕を求める。
【００４４】
　半導体集積回路設計装置１００Ａは、再配置部３Ａを備えている。再配置部３Ａは、パス遅延余裕算出部２２によって求められたパス遅延の余裕が大きいパスに含まれるトランジスタを、電圧降下値の大きい領域に優先的に配置する。
【００４５】
　このように構成された半導体集積回路設計装置１００Ａの動作を説明する。図６は、本発明の実施の形態２にかかる半導体集積回路装置の設計方法における処理の流れ図である。図５における各ステップにおいて、実施の形態１と同様の処理を行うステップについては、図２と同じステップ番号を付すことで詳細な説明を省略する。
【００４６】
　図６において、まずステップＳ１０１からステップＳ１０６については実施の形態１と同様の処理を行うことから説明は省略する。次に、電圧降下分布図の作成を行った後（ステップＳ１０６）、セルの接続に関する情報１３と、設計条件であるパス遅延制約情報４１を読み込み、セルの接続に関する情報１３には含まれているものの、回路動作上は無関係であるパスを除外し、残ったパスに含まれるセル情報を抽出して（ステップＳ４０１）、パス内セルリストを生成する（ステップＳ４０２）。
【００４７】
　そして、パス内セルリスト中の各パスに含まれるセルを電圧降下分布図から一定の電圧降下値幅に収まるように配置し（ステップＳ４０３）、セルの端子間を接続する配線処理を行うことになる（ステップＳ１０８）。
【００４８】
　以上のように本実施の形態２によれば、各パスを一定の電圧降下値にすることによりパスの遅延計算を一定の電圧降下値で計算することができ、静的タイミング解析を行う場合においても、高速に電圧降下値を考慮した遅延計算が可能となる。
【００４９】
　（実施の形態３）
　以下、本発明の実施の形態３にかかる半導体集積回路装置の設計方法について図面を参照しながら説明する。図７は、本発明の実施の形態３にかかる半導体集積回路装置の設計方法における処理の流れ図である。図７の各ステップにおいて実施の形態１と同様の処理を行うステップについては、図２と同じステップ番号を付すことで詳細な説明は省略する。図７に示す半導体集積回路装置の設計方法は、図５を参照して前述した半導体集積回路設計装置１００Ａによって実行される。
【００５０】
　図７において、まずステップＳ１０１とステップＳ１０２については実施の形態１と同様の処理であることから説明を省略する。そして、概略配線処理を行った後（ステップＳ１０２）、概略配線情報に基づいて、配線容量と配線抵抗の抽出を行い、各フリップフロップ間のパス遅延を計算する（ステップＳ５０１）。
【００５１】
　次に、フリップフロップ間のパス遅延に関するタイミング制約情報を読み込んで、求められたパス遅延時間と比較し、各パスにおけるタイミング余裕時間の解析を行う（ステップＳ５０２）。そして、このタイミング余裕時間の小さい順にソートして（ステップＳ５０３）、パスタイミング余裕度リストを作成することになる（ステップＳ５０４）。その後、ステップＳ１０３からステップＳ１０６について、実施の形態１と同様の処理を行い、電圧降下分布図の作成を行うことになる。
【００５２】
　電圧降下分布図の作成を行った後（ステップＳ１０６）、作成された電圧降下分布図において電圧降下値の少ない領域から順に、作成されたパスタイミング余裕度リストの先頭にあるパスから順に配置していくことになる（ステップＳ５０５）。ここで、配置処理を行う際には、配置するパスの先頭と最後のフリップフロップが含まれる別のパスの配置も考慮し、接続するパスが大きく離れないように配置する必要がある。
【００５３】
　最後に、配置されたセルの端子間の配線処理を行うことで設計を完了することになる（ステップＳ１０８）。
【００５４】
　以上のように本実施の形態３によれば、パスタイミング余裕の小さいパスから順に電圧降下の少ない領域に配置していくことにより、ＬＳＩチップとして動作するときに最もタイミングが厳しいパスについて電圧降下によるトランジスタ動作性能の劣化を最も受けにくくするよう設計することができ、電圧降下に起因するＬＳＩの性能低下を未然に防止することが可能となる。
【００５５】
　（実施の形態４）
　図８は、実施の形態４に係る半導体集積回路設計装置１００Ｂの構成を示すブロック図である。実施の形態１において図１を参照して前述した半導体集積回路設計装置１００の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００５６】
　半導体集積回路設計装置１００Ｂは、電圧降下値情報作成部１Ｂを備えている。電圧降下値情報作成部１Ｂは、テスト回路組込部２３を有している。テスト回路組込部２３は、トランジスタの故障箇所を検出するために設けられている。半導体集積回路設計装置１００Ｂは、再配置部３Ｂを備えている。再配置部３Ｂは、電圧降下値に関する情報に基づいてテスト回路の接続順を変更する。
【００５７】
　このように構成された半導体集積回路設計装置１００Ｂの動作を説明する。図９及び図１０は、本発明の実施の形態４にかかる半導体集積回路装置の設計方法における処理の流れ図である。図９及び図１０の各ステップにおいて、実施の形態１と同様の処理を行うステップについては、図２と同じステップ番号を付すことで詳細な説明は省略する。
【００５８】
　図９及び図１０において、まずステップＳ１０１からステップＳ１０６については実施の形態１と同様の処理を行うことから説明を省略する。そして、電圧降下分布図の作成を行った後（ステップＳ１０６）、故障検出用のテスト回路におけるテスト用信号接続情報６１を読み込む。そして、当該テスト用信号接続情報６１に基づいて、テスト用信号を送信する側のフリップフロップが、受信する側のセルよりも常に低電位となるように、電圧降下分布図に従って配置処理を行う（ステップＳ６０１）。最後に、各セルの端子間の接続配線処理を行う（ステップＳ１０８）。
【００５９】
　通常、テスト回路は、フリップフロップ間を直結もしくは通常のロジック回路と比べて短いパスで接続することになり、フリップフロップセルへのクロック信号の到達遅延時間差（クロックスキュー）よりも、フリップフロップのデータ信号保持時間制約とフリップフロップ間のテスト用信号遅延時間を足した時間の方が短い場合には、ホールドエラー問題を引き起こし、ＬＳＩチップの故障診断ができなくなる。しかし、本実施の形態４によれば、テスト用信号を送信する側のセルの電圧値が、当該信号を受信する側のセルの電圧値よりも常に低くなることから、テスト用信号の遅延時間が大きくなり、ホールドエラーを未然に回避することが可能となる。
【００６０】
　また、図９では配置前に電圧降下分布とテスト用信号接続情報６１を考慮して、配置処理を行っているが、図１０に示すように、配置処理の終了後に、電圧降下分布とテスト用信号接続情報６１に基づいて、信号送信側セルの電位が信号受信側セルの電位よりも低くなるようにテスト用信号の接続順を変更しても良い（ステップＳ７０１）。
【００６１】
　（実施の形態５）
　以下、本発明の実施の形態５にかかる半導体集積回路装置の設計方法について図面を参照しながら説明する。図１１は、本発明の実施の形態５にかかる半導体集積回路装置の設計方法における処理の流れ図である。図１１の各ステップにおいて実施の形態１と同様の処理を行うステップについては、図２と同じステップ番号を付すことで詳細な説明は省略する。
【００６２】
　図１１において、まず実施の形態１と同様の情報を読み込んで概略配置処理を行う（ステップＳ１０１）。次に、クロック信号やリセット信号等、セル接続情報の中で、１つのセルが多数のセルを駆動するような多ファンアウトの信号を、バッファセルや偶数段のインバータセルを用いることによりツリー上に分割する処理（クロックツリーシンセシス処理）を行い（ステップＳ８０１）、挿入されたセルの配置処理まで行う（ステップＳ１０２）。
【００６３】
　そして、ステップＳ１０３からステップＳ１０７においては、実施の形態１と同様に電圧降下分布図の作成を行い、当該電圧降下分布図に基づいて、セルを配置する処理までを順に実行する。次に、電圧降下値に依存したセルの駆動能力低下を考慮してステップ８０１で挿入したクロックツリーの遅延計算処理を行う（ステップＳ８０２）。
【００６４】
　そして、計算したクロックツリーの信号源からフリップフロップ等の信号受信端までの遅延時間を合わせるための配線容量と抵抗値の算出を行う（ステップＳ８０３）。次に、算出した配線容量と抵抗値になるようにクロックツリーの配線から順に配線していくことになる（ステップＳ８０４）。
【００６５】
　以上のように本実施の形態５によれば、電圧降下によるセルの動作速度の低下を考慮して、クロックツリーのスキューが少なくなるように配線処理を行うことによって、フリップフロップ間パスにおける信号経路に含まれるセルの動作速度低下を抑制することができるとともに、クロックスキューによる回路動作速度の低下を抑えることも可能となる。
【００６６】
　以上のように実施の形態１ないし５にかかる半導体集積回路装置の設計方法によれば、ＬＳＩのレイアウト設計処理において最終的な配置や配線処理を行う前に概略配置や概略配線を行い、その結果に基づいて最終的なセル等の配置や配線処理後に発生する電圧降下値を予測し、それに基づいた配置・配線処理を行うことにより、ＬＳＩチップの実動作時の電圧降下による各トランジスタの性能低下をシミュレーション上で処理し、歩留まりを向上させることが可能となる。
【産業上の利用可能性】
【００６７】
　本発明は、トランジスタ又は論理的機能を有するトランジスタ集合体であるセルを、電圧降下値を考慮して配置する半導体集積回路装置の設計方法および設計装置に適用することができる。
【図面の簡単な説明】
【００６８】
【図１】実施の形態１に係る半導体集積回路設計装置１００の構成を示すブロック図である。
【図２】実施の形態１にかかる半導体集積回路装置の設計方法における処理の流れ図である。
【図３】実施の形態１にかかる半導体集積回路装置の設計方法における電圧降下分布を示すマトリクス値の例示図である。
【図４】実施の形態１にかかる半導体集積回路装置の設計方法におけるＬＳＩチップ上の電圧降下分布イメージ図である。
【図５】実施の形態２に係る半導体集積回路設計装置の構成を示すブロック図である。
【図６】実施の形態２にかかる半導体集積回路装置の設計方法における処理の流れ図である。
【図７】実施の形態３にかかる半導体集積回路装置の設計方法における処理の流れ図である。
【図８】実施の形態４に係る半導体集積回路設計装置の構成を示すブロック図である。
【図９】実施の形態４にかかる半導体集積回路装置の設計方法における処理の流れ図である。
【図１０】実施の形態４にかかる半導体集積回路装置の設計方法における処理の流れ図である。
【図１１】実施の形態５にかかる半導体集積回路装置の設計方法における処理の流れ図である。
【符号の説明】
【００６９】
　１１　セル形状情報
　１２　セル遅延情報（セル動作電力情報）
　１３　セル接続情報
　１４　物理パラメータ
　３１　電源配線
　３２　等電位線
　４１　パス遅延制約情報
　６１　テスト用信号接続情報
【図１】
2004096103.tif 000003
【図２】
2004096103.tif 000004
【図３】
2004096103.tif 000005
【図４】
2004096103.tif 000006
【図５】
2004096103.tif 000007
【図６】
2004096103.tif 000008
【図７】
2004096103.tif 000009
【図８】
2004096103.tif 000010
【図９】
2004096103.tif 000011
【図１０】
2004096103.tif 000012
【図１１】
2004096103.tif 000013