(57)【要約】【課題】ＮＡＮＤ型フラッシュメモリにおいて、複雑なファイル管理をおこなわなくても、欠陥ブロックへのアクセスを回避し、リードイネーブルのトグル動作だけで、指定アドレスに対応するデータ以降のデータを順次出力させること。【解決手段】メモリセルアレイ５１の各ブロックごとに、正常であるか否かを識別するためのフラグを記録した不揮発性の良／不良フラグ記憶セル６２と、上記フラグに基づきブロックの良否を判定する良／不良判定回路６３を設ける。あるブロックの最終ページのデータが外部へ出力されたら、つぎのブロックが正常であるか否かの判定をおこない、正常でない場合は、正常なブロックに達するまで、順次、後続のブロックの良否の判定をおこなう。その間、メモリセルアレイ５１へのアクセスを禁止し、正常なブロックに達したら、そのブロックからのデータの読み出しを再開する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
複数のブロックで構成され、かつ各ブロックが複数のページで構成されたメモリセルアレイと、
前記メモリセルアレイから読み出されたページ単位のデータを保持するデータレジスタと、
前記メモリセルアレイから前記データレジスタヘ転送される１ページ分のデータを指定するページアドレス、および当該ページを含むブロックを指定するブロックアドレスを保持し、かつ前記データレジスタに保持された１ページ分のデータが外部へ出力されるたびに前記ページアドレスが更新されるアドレスレジスタと、
前記メモリセルアレイの各ブロックごとに、正常なブロックであるか、または欠陥を含むブロックであるかを識別するためのフラグを記録した不揮発性の良／不良フラグ記憶セルと、
前記アドレスレジスタに保持されているブロックアドレスにより指定されたブロックに対応するフラグを前記良／不良フラグ記憶セルから読み出し、読み出されたフラグに基づいて当該ブロックの良否を判定する処理を、ブロックが正常であるという判定結果が得られるまで繰り返しおこなう良／不良判定回路と、
前記良／不良判定回路でブロックが正常であるという判定結果が得られた場合に、前記メモリセルアレイから前記データレジスタヘのページ単位のデータ転送を再開する制御回路と、
を具備することを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記良／不良判定回路は、前記データレジスタに保持された１ページ分のデータが外部へ出力された後に、その出力されたデータがブロックの最終ページのデータである場合に、前記アドレスレジスタに保持されているブロックアドレスの値を１だけインクリメントするとともに、インクリメントされたブロックアドレスにより指定されたブロックに対応するフラグを前記良／不良フラグ記憶セルから読み出し、読み出されたフラグに基づいて当該ブロックの良否を判定する処理を、ブロックが正常であるという判定結果が得られるまで繰り返しおこなうことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記データレジスタから外部へブロックの最終ページのデータが出力された後、前記良／不良判定回路でブロックが正常であるという判定結果が得られ、前記メモリセルアレイから前記データレジスタへのページ単位のデータ転送が完了するまでの期間、前記データレジスタへのアクセスを禁止するビジー信号が外部へ出力されることを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
同一ページ内のデータは、前記データレジスタから外部に、リードイネーブルのトグル動作により順次読み出されることを特徴とする請求項１〜３のいずれか一つに記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
前記メモリセルアレイには、コードデータが格納されていることを特徴とする請求項１〜４のいずれか一つに記載のＮＡＮＤ型フラッシュメモリ。
【請求項６】
前記コードデータの最終データが格納されているページには、コードデータの終わりであることを示すフラグが格納されていることを特徴とする請求項５に記載のＮＡＮＤ型フラッシュメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＮＡＮＤ型フラッシュメモリに関し、特にコード格納用として使用可能なＮＡＮＤ型フラッシュメモリに関する。
【０００２】
フラッシュメモリには、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリがある。ＮＯＲ型フラッシュメモリは、ＳＲＡＭと同様に、アドレス端子とデータＩＯ端子とが別々に機能してランダムアクセスが可能であるため、マイクロコンピュータのコード記憶デバイスとして用いられている。それに対して、ＮＡＮＤ型フラッシュメモリは、主にファイルを格納する用途に使用されていたが、メモリセルの面積がＮＯＲ型フラッシュメモリより小さいため、コストが安く、大容量化も容易であることから、近時、コードを格納する用途にも用いられるようになってきている。
【０００３】
【従来の技術】
図４は、従来のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。図４に示すように、従来のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ローアドレスデコーダ１２、データレジスタ／センスアンプ１３、コラムアドレスデコーダ１４、制御回路１５、コマンドレジスタ１６、アドレスレジスタ１７、ステータスレジスタ１８、ＩＯレジスタ／バッファ１９、レディ／ビジーバッファ２０および高電圧発生回路２１により構成されている。ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリのようにアドレス端子とデータの入出力端子とが別々に設けられた構成とはなっていない。
【０００４】
図５は、従来のＮＡＮＤ型フラッシュメモリのリードサイクルタイミングを示す図である。図５を参照しながら、従来のＮＡＮＤ型フラッシュメモリのデータアクセス方法について説明する。なお、アドレスビットをＡ０〜Ａ２６の２７ビットとし、８ビット幅ＩＯでアドレス０〜［２２７−１］の領域を有する１ＧビットＮＡＮＤ型フラッシュメモリとする。
【０００５】
図５に示すように、データを読み出す際には、まず、コマンドラッチイネーブル（ＣＬＥ）がアクティブとなる。そして、ライトイネーブル（／ＷＥ）の立ち上がりで、アドレスビットＡ８をたとえば「０」に設定する機能を有するコマンド００Ｈが入力される。つづいて、アドレスラッチイネーブル（ＡＬＥ）がアクティブとなる。そして、ライトイネーブル（／ＷＥ）の立ち上がりで、入出力端子ＩＯ０〜ＩＯ７に、Ａ８を除くアドレスビットＡ０〜Ａ２６が順にラッチされて入力され、アドレスレジスタ１７に格納される。この時点で、メモリセルアレイ１１からのデータ読み出しが開始される。
【０００６】
ここで、アドレスの指定はバイト単位でおこなわれるが、実際にメモリセルアレイ１１からデータレジスタ／センスアンプ１３のデータレジスタには、内部リード処理として、指定されたアドレスを含む１ページ分のデータ、たとえばＤ０〜Ｄ５２７で示す５２８バイトのデータが読み出される。この内部リード処理がおこなわれている間、すなわち指定されたアドレスにアクセスしている間、レディ／ビジー端子Ｒ／Ｂからビジー信号が出力される。
【０００７】
内部リード処理が終了すると、ビジー信号にかわってレディ信号が出力される。その後、リードイネーブル（／ＲＥ）のトグル動作により、データレジスタから入出力端子ＩＯ０〜ＩＯ７にデータが、指定されたアドレスに対応するデータから順に出力される。当該ページの最終データが出力されると、つぎのページヘアクセスし、１ページ分のデータがリードイネーブル（／ＲＥ）のトグル動作により、順次読み出される。
【０００８】
ところで、一般に、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１に欠陥を含む領域が存在しても、その領域を避けて使用される。したがって、あるブロックの最終ページの最終データを出力した後、つづいてアクセスするブロックが欠陥ブロックである場合には、リードイネーブル（／ＲＥ）のトグル動作だけでは全データを読み出すことはできないため、欠陥を含む領域を避けるための複雑なファイル管理システムが必要である。従来のファイル管理システムについて、図６を参照しながら説明する。図６は、従来のＮＡＮＤ型フラッシュメモリのデータ領域の構成を模式的に示す図である。
【０００９】
図６に示すように、データ領域は、データ消去時の単位であるとともに、正常な領域と欠陥を含む領域とを区別する単位でもある複数のブロック３１により構成されている。各ブロック３１は、データの書き込みまたは読み出し時の単位である複数のページ３２により構成されている。各ページ３２は、主データを格納するメインデータ領域３３と、メインデータ領域３３に格納された主データに対する付帯的な情報を格納するスペアデータ領域３４で構成されている。
【００１０】
スペアデータ領域３４には、良／不良フラグ格納領域３５と、論理アドレス格納領域３６が設けられている。良／不良フラグ格納領域３５には、当該スペアデータ領域３４を含むブロック３１が正常な領域であるか、または欠陥を含む領域であるかということを識別するための良／不良フラグが格納される。論理アドレス格納領域３６には、当該スペアデータ領域３４を含むブロック３１が正常な領域である場合に、そのブロック３１の論理アドレスが格納される。
【００１１】
また、図６に示す例では、最終のブロック３１のメインデータ領域３３には、格納されているファイルデータごとに、そのファイルの論理アドレスを記録したファイルアロケーションテーブル３７が格納されている。上述したように欠陥領域の単位がブロック３１であるため、ファイル管理の単位もブロック３１であり、したがって、ファイルは各ブロック３１の論理アドレスに基づいて管理される。従来のＮＡＮＤ型フラッシュメモリにおけるファイル管理の方法には様々な方法があるが、基本的には上述した方法、またはこれに類似した方法である。
【００１２】
図７は、ＮＡＮＤ型フラッシュメモリをコード格納用のメモリとして用いた場合のシステムの構成を示す図である。このシステムに電源が投入されると、まず、ＢＩＯＳ４１に割り当てられたアドレスからブートされる。ＮＡＮＤ型フラッシュメモリコントローラ４２は、ＢＩＯＳ４１のコードにより制御され、ＮＡＮＤ型フラッシュメモリ４３に格納されたメインコードを、データバス４６を介してＳＲＡＭ４４へ転送する。このとき、ＮＡＮＤ型フラッシュメモリコントローラ４２またはＢＩＯＳ４１のコードは、上述したような複雑なファイル管理システムを備えている必要がある。
【００１３】
ついで、実行アドレスがＳＲＡＭ４４に移され、マイクロコンピュータ４５によりメインコードが実行される。このような複雑な構成になる理由は、上述したように、ＮＡＮＤ型フラッシュメモリ４３には、アドレス端子とデータの入出力端子とが別々に設けられていないことと、欠陥を含む領域を避けるための複雑なファイル管理システムが必要であるため、一般的なマイコンはＮＡＮＤ型フラッシュメモリ４３に直接アクセスすることができないからである。
【００１４】
また、本発明の先行技術として、たとえば下記の特許文献１、特許文献２がある。
【００１５】
【特許文献１】
特開平７−４４４５１号公報
【００１６】
【特許文献２】
特開平８−２３５０８号公報
【００１７】
【発明が解決しようとする課題】
しかしながら、従来のＮＡＮＤ型フラッシュメモリをコード格納用のメモリとして用いたシステムでは、上述したように、ＮＡＮＤ型フラッシュメモリコントローラ４２やＢＩＯＳ４１のコードは、複雑なファイル管理をおこなう必要がある。そのため、コストが高くなってしまい、コード格納用のメモリとして、ＮＯＲ型フラッシュメモリに代えて、ＮＡＮＤ型フラッシュメモリを使用することにより期待されるコスト削減効果が小さいという問題点があった。
【００１８】
本発明は、上記問題点に鑑みてなされたものであって、複雑なファイル管理をおこなわなくても、欠陥ブロックへのアクセスを回避して、リードイネーブルのトグル動作だけで、指定アドレスに対応するデータ以降のデータを順次出力することができるＮＡＮＤ型フラッシュメモリを提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、コードデータを格納するメモリセルアレイの他に、メモリセルアレイの各ブロックごとに、そのブロックが正常であるか否かを識別するためのフラグを記録した不揮発性の良／不良フラグ記憶セルと、その良／不良フラグ記憶セルに記録されたフラグに基づいて、ブロックの良否を判定する良／不良判定回路を備えた構成とする。そして、あるブロックの最終ページのデータがメモリセルアレイから読み出されて外部へ出力された後に、そのつぎのブロックに対応するフラグを前記良／不良フラグ記憶セルから読み出し、良／不良判定回路により、そのブロックが正常であるか否かの判定をおこなう。正常でない場合には、正常なブロックに達するまで、つぎつぎと後続のブロックについて良否の判定をおこなう。その間、メモリセルアレイへのアクセスを禁止し、正常なブロックに達したら、そのブロックからのデータの読み出しを再開する構成とする。
【００２０】
この発明によれば、メモリセルアレイの欠陥ブロックを自動的にとばして、正常なブロックからデータの読み出しが再開されるので、読み出す対象のデータが欠陥ブロックの前後にまたがって格納されていても、リードイネーブルのトグル動作だけでシーケンシャルリードが継続される。
【００２１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１は、本発明にかかるＮＡＮＤ型フラッシュメモリの構成の一例を示すブロック図である。図１に示すように、このＮＡＮＤ型フラッシュメモリは、メモリセルアレイ５１、ローアドレスデコーダ５２、データレジスタ／センスアンプ５３、コラムアドレスデコーダ５４、制御回路５５、コマンドレジスタ５６、アドレスレジスタ５７、ステータスレジスタ５８、ＩＯレジスタ／バッファ５９、レディ／ビジーバッファ６０および高電圧発生回路６１からなる従来同様の構成に、不揮発性の良／不良フラグ記憶セル６２と、良／不良判定回路６３を追加した構成となっている。
【００２２】
良／不良フラグ記憶セル６２は、メモリセルアレイ５１の各ブロックごとに、正常なブロックであるか、または欠陥を含むブロックであるかということを識別するためのフラグデータを記録している。このフラグデータは、ＮＡＮＤ型フラッシュメモリの製造が終了した段階で、デバイスメーカーが図示しないテスト用回路を用いて各ブロックの良否を調べ、その結果として良／不良フラグ記憶セル６２に書き込まれる。
【００２３】
良／不良判定回路６３は、良／不良フラグ記憶セル６２に記録されたフラグデータに基づいて、メモリセルアレイ５１の、つぎにアクセスしようとしているブロックが正常なブロックであるか、または欠陥を含むブロックであるかということの判定をおこない、その判定結果を制御回路５５に通知する。制御回路５５は、判定対象のブロックが正常なブロックである場合には、メモリセルアレイ５１からデータレジスタ５３へのデータ読み出し完了後、レディ／ビジーバッファ６０およびレディ／ビジー端子Ｒ／Ｂを介してレディ信号を出力し、欠陥ブロックである場合にはビジー信号の出力を継続する。
【００２４】
また、欠陥を含むブロックであるという判定結果は、アドレスレジスタ５７にも通知される。その通知を受け取ると、アドレスレジスタ５７は、ブロックアドレスの値を１だけインクリメントして、その値を良／不良判定回路６３に返す。ブロックアドレスの値が１だけインクリメントされるということは、インクリメントする前のブロックアドレスで指定された欠陥ブロックのつぎのブロックがあらたに指定されることになる。このブロックについて、再び良／不良フラグ記憶セル６２のフラグデータに基づいて良／不良判定回路６３により良否が判定される。
【００２５】
このような処理が、ブロックアドレスの値のインクリメントによりあらたに指定されたブロックが正常なブロックになるまで、繰り返される。つぎにアクセスするブロックが正常であれば、データ読み出し完了後、レディ信号が出力され、リードイネーブル（／ＲＥ）のトグル動作により、データが順次出力される。
【００２６】
図２は、本発明にかかるＮＡＮＤ型フラッシュメモリのデータ領域の構成の一例を示す模式図である。図２に示すように、従来同様、データ領域は複数のブロック７１により構成されており、各ブロック７１は複数のページ７２により構成されている。各ページ７２のメインデータ領域７３には、コードデータが格納されている。コードデータは、連続した１個のデータとして、先頭アドレスからアドレス順に、欠陥を含むブロック７５をスキップして書き込まれる。欠陥を含むブロック７５にコードデータが書き込まれるのを避ける処理は、出荷時の初期データによる判別など、デバイスメーカーが保証する欠陥識別処理方法を備えた書き込み装置によりおこなわれる。
【００２７】
スペアデータ領域７４のうち、コードデータの最終データが格納されたページ（図示例では、ブロックアドレスがｎで、ページアドレスがｍのページ）のスペアデータ領域７４に、最終アドレスであることを示すコード最終ページフラグ７６が格納されている。このコード最終ページフラグ７６は、出荷時の初期データによる判別など、デバイスメーカーが保証する欠陥識別処理方法を備えた書き込み装置により書き込まれる。
【００２８】
上述した構成のＮＡＮＤ型フラッシュメモリを適用した、図７に示す構成のシステムでは、アドレスラッチイネーブルがアクティブとなって、先頭アドレスが入力される。そして、１ページ分のリードイネーブルのトグル動作によりそのページのコードデータと、スペアデータ領域７４のデータがＮＡＮＤ型フラッシュメモリ４３から出力される。その後、読み出したスペアデータ領域７４のコード最終ページフラグ７６の有無がチェックされる。
【００２９】
コード最終ページフラグ７６がなければ、レディ信号の検出後、つぎの１ページ分に対するリードイネーブルのトグル動作によりコードデータと、スペアデータ領域７４のデータが出力される。このような処理の繰り返しによって、ＢＩＯＳ４１またはＮＡＮＤ型フラッシュメモリコントローラ４２は、ＮＡＮＤ型フラッシュメモリ４３に格納されているすべてのコードデータにアクセスすることができる。
【００３０】
つぎに、コードデータが欠陥ブロックの前後にまたがって格納されている場合のコードデータの読み出し動作について、図３を参照しながら説明する。図３には、図２に示すようにブロックアドレスｂのブロックが欠陥ブロックである場合の、その一つ手前のブロック（ブロックアドレスが［ｂ−１］のブロック）の最終ページ（ページアドレスがｓのページ）の最終データ（Ｄ５２７）の読み出しが終了した時点から、ブロックアドレスが［ｂ＋１］であるブロックの先頭データ（Ｄ０）の読み出しがおこなわれるまでのリードサイクルタイミングの一例が示されている。
【００３１】
図３に示すように、ブロックアドレスが［ｂ−１］のブロックの最終データまでの出力が終了すると、レディ／ビジー端子Ｒ／Ｂからビジー信号が出力される。そして、良／不良判定回路６３は、良／不良フラグ記憶セル６２から、ブロックアドレスｂのブロックの良／不良を示すフラグを読み出し、そのブロックの良／不良を判定する。ここでは、ブロックアドレスｂのブロックは欠陥ブロックである。そのため、良／不良判定回路６３は、良／不良フラグ記憶セル６２から、ブロックアドレス［ｂ＋１］のブロックの良／不良を示すフラグを読み出し、そのブロックの良／不良を判定する。
【００３２】
ここでは、ブロックアドレス［ｂ＋１］のブロックは正常なブロックである。したがって、制御回路５５により、メモリセルアレイ５１から、ブロックアドレスが［ｂ＋１］であるブロックの先頭ページのデータが、データレジスタに読み出される。この読み出しが終わった時点で、レディ／ビジー端子Ｒ／Ｂの出力信号がレディ信号に切り替わり、リードイネーブル（／ＲＥ）のトグル動作により、ブロックアドレス［ｂ＋１］のブロックに格納されているコードデータが順次ＳＲＡＭ４４へ転送される。
【００３３】
上述した実施の形態によれば、メモリセルアレイ５１の欠陥ブロックを自動的にとばして、正常なブロックからデータの読み出しが再開されるので、メモリセルアレイ５１にたとえばマイクロコンピュータのコードデータを書き込む際に、欠陥ブロックをとばして先頭ブロックから順に書き込んでおけば、先頭アドレスから最終データまでリードイネーブル（／ＲＥ）をトグルするだけで、欠陥ブロックの管理をしなくても、コードデータを読み出すことができる。したがって、従来のような複雑なファイル管理をおこなわなくても、欠陥ブロックへのアクセスを回避して、リードイネーブル（／ＲＥ）のトグル動作だけでデータを順次出力することが可能なＮＡＮＤ型フラッシュメモリが得られる。このＮＡＮＤ型フラッシュメモリを用いることによって、ＮＡＮＤ型フラッシュメモリコントローラやＢＩＯＳのファイル管理システムを大幅に簡略化することができる。
【００３４】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、ブロックアドレスを保持するレジスタ（ブロックアドレスレジスタ）をアドレスレジスタとは別に設けた構成としてもよい。また、メモリセルアレイ５１から読み出す対象のコードデータのサイズが予めわかっている場合には、スペアデータ領域７４にコード最終ページフラグ７６を書き込まなくてもよい。また、本発明は、ＮＡＮＤ型フラッシュメモリをファイル格納用に用いる場合にも適用可能である。
【００３５】
【発明の効果】
本発明によれば、メモリセルアレイの欠陥ブロックを自動的にとばして、正常なブロックからデータの読み出しが再開されるので、読み出す対象のデータが欠陥ブロックの前後にまたがって格納されていても、リードイネーブルのトグル動作だけでシーケンシャルリードを続けることができる。したがって、従来のような複雑なファイル管理をおこなわなくても、欠陥ブロックへのアクセスを回避して、リードイネーブルのトグル動作だけでデータを順次出力することが可能なＮＡＮＤ型フラッシュメモリが得られる。そして、このＮＡＮＤ型フラッシュメモリを用いることによって、ＮＡＮＤ型フラッシュメモリコントローラやＢＩＯＳのファイル管理システムが大幅に簡略化されるという効果が得られる。
【図面の簡単な説明】
【図１】本発明にかかるＮＡＮＤ型フラッシュメモリの構成の一例を示すブロック図である。
【図２】本発明にかかるＮＡＮＤ型フラッシュメモリのデータ領域の構成の一例を示す模式図である。
【図３】本発明にかかるＮＡＮＤ型フラッシュメモリのリードサイクルタイミングの一例を示すチャートである。
【図４】従来のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【図５】従来のＮＡＮＤ型フラッシュメモリのリードサイクルタイミングを示すチャートである。
【図６】従来のＮＡＮＤ型フラッシュメモリのデータ領域の構成を示す模式図である。
【図７】ＮＡＮＤ型フラッシュメモリをコード格納用メモリとして用いた場合のシステムの構成を示すブロック図である。
【符号の説明】
５１　メモリセルアレイ
５３　データレジスタ／センスアンプ
５５　制御回路
５７　アドレスレジスタ
６２　良／不良フラグ記憶セル
６３　良／不良判定回路
７６　コード最終ページフラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2004103162.tif 000008
【図７】
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