(57)【要約】【課題】メモリのビット幅を小さくし、フォワード等速時の精度を確保するとともに、モータクロックの周期を最小から最大までカバーできるようにする。【解決手段】画像情報を取込む第１および第２キャリッジを原稿面に対して相対的に移動するステッピングモータのモータ駆動回路は、ＲＡＭ３３にステッピングモータを駆動するクロック周波数にかかる複数のデータを格納し、カウンタ３１によってＲＡＭ３３からのデータ数をカウントしてステッピングモータを駆動するモータ駆動クロック（ＭＣＣＬＫ）を出力する。その際、コントローラ部３２は、選択回路３５に対して分周比を入力することにより、カウンタへ入力するクロック周波数（ＨＳＣＬＫ）を任意に可変できるので、このＨＳＣＬＫの周波数を変倍率等に応じて可変させることで、ステッピングモータに出力されるモータ駆動クロック（ＭＣＣＬＫ）の周波数を変えることができる。【選択図】　　　図５
2004120807.tif 000002
【特許請求の範囲】
【請求項１】
モータ駆動回路により駆動制御されるステッピングモータによって画像情報取込部を原稿面に対して相対的に移動させて原稿の画像情報を取り込む画像読取装置において、
前記モータ駆動回路は、
前記ステッピングモータを駆動するクロック周波数にかかる複数のデータを格納する記憶素子と、
各々の記憶素子のデータ数をカウントして前記ステッピングモータを駆動させるモータクロックを出力するカウンタと、
前記カウンタへ入力するクロック周波数を任意に可変させる選択回路と、
を備えたことを特徴とする画像読取装置。
【請求項２】
モータ駆動回路により駆動制御されるステッピングモータによって画像情報取込部を原稿面に対して相対的に移動させて原稿の画像情報を取り込む画像読取装置において、
前記モータ駆動回路は、
前記ステッピングモータを駆動するクロック周波数にかかる複数のデータを格納する記憶素子と、
各々の記憶素子のデータ数をカウントして前記ステッピングモータを駆動させるモータクロックを出力するカウンタと、
前記カウンタのビット構成が前記記憶素子のデータのビットより大きい場合に、前記記憶素子のデータに対して前記カウンタのビットに割り当てる際のシフト量を設定可能とするビットシフト回路と、
を備えたことを特徴とする画像読取装置。
【請求項３】
前記ビットシフト回路は、原稿読取の指定した箇所でカウンタのビットに割り当てる際のシフト量を設定可能としたことを特徴とする請求項２に記載の画像読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像読取装置に係り、より詳しくは、モータ駆動回路により駆動制御されるステッピングモータによって画像情報取込部を原稿面に対して相対的に移動させて原稿の画像情報を取り込む画像読取装置に関する。
【０００２】
【従来の技術】
従来の画像読取装置は、原稿画像を取り込む画像情報取込部を原稿面に対して相対的に移動させて行っており、その画像情報取込部の移動には位置精度の高いステッピングモータが用いられている。このステッピングモータを駆動制御するモータ駆動回路５０の一例としては、例えば、図７に示すように構成されている。すなわち、モータ駆動回路５０は、不図示のステッピングモータの駆動にかかる回転速度情報がＲＡＭ５３に記憶されていて、そのＲＡＭ５３のアドレスをコントロール部５２が指定することにより、カウンタ５１に出力されるデータに基づいてカウンタ５１でカウントされ、当該周期に設定されたクロックをＪＫ−ＦＦ（フリップフロップ）５４を介して、ステッピングモータを駆動させるモータ駆動クロック（ＭＣＣＬＫ）として出力される。なお、上記カウンタ５１およびコントロール部５２には、モータ駆動イネーブル信号が入力される。
また、従来の画像読取装置は、ステッピングモータのスルーアップ（加速時）制御にかかるデータ量を少なくして記憶手段におけるメモリ容量を削減するとともに、高速で滑らかな駆動制御を可能にするため、ステッピングモータの連続駆動状態にかかる全ての駆動周波数を速度テーブルに記憶させ、その速度テーブルからステッピングモータの駆動周波数にかかる駆動情報を読み出して、ＭＰＵで駆動制御情報を生成し、その駆動制御情報に基づいてシーケンサで駆動タイミング信号を生成し、その駆動タイミング信号に基づいてモータドライバが励磁信号を生成して、その励磁信号に基づくスルーアップパターンによりステッピングモータを回転駆動している（例えば、特許文献１参照）。
さらに、従来のスキャナ駆動方法及びその装置は、各変倍率に対して目標速度に立ち上げる助走距離を有効に使用するスルーアップパターンを作成するとともに、メモリ容量を削減するため、スキャナ駆動装置の駆動モータに用いられるステッピングモータを指定された変倍率から目標速度を算出し、その目標速度から駆動ステップ角度による駆動タイプをスキャナモータ制御ＣＰＵで判断して、その駆動ステップ角度から助走領域全てを加速領域とするスルーパターンを算出して、記憶手段にスルーアップテーブルを作成するものもある（例えば、特許文献２参照。）。
【特許文献１】特開平１０−１６４８９４号公報（第３−１１頁、図１）
【特許文献２】特開平５−６３９０５号公報（第２−８頁、図３）
【０００３】
【発明が解決しようとする課題】
しかしながら、このような従来の装置にあっては、上記した特許文献１および特許文献２の何れの場合も、ステッピングモータのスルーアップ（加速時）における制御に関する発明であって、加速後のフォワード等速（原稿読取）時における精度を確保したり、変倍率を含めたモータクロックの周期の最大値、最小値、モータクロックの周期データを格納するメモリのビット幅などについては全く考慮されていないという問題があった。
この発明は上記に鑑みてなされたもので、モータクロックの周期データを格納するメモリのビット幅を小さくすることができ、フォワード等速時の精度を確保するとともに、モータクロックの周期を最小から最大までカバーできるようにして、コストの削減と性能の確保の両立が図れる画像読取装置を提供することを目的とする。
【０００４】
【課題を解決するための手段】
請求項１に記載の発明は、モータ駆動回路により駆動制御されるステッピングモータによって画像情報取込部を原稿面に対して相対的に移動させて原稿の画像情報を取り込む画像読取装置において、前記モータ駆動回路は、前記ステッピングモータを駆動するクロック周波数にかかる複数のデータを格納する記憶素子と、各々の記憶素子のデータ数をカウントして前記ステッピングモータを駆動させるモータクロックを出力するカウンタと、前記カウンタへ入力するクロック周波数を任意に可変させる選択回路と、を備えたことを特徴とする。
この請求項１に記載の発明によれば、画像情報取込部を原稿面に対して相対的に移動させるステッピングモータの駆動制御を行うモータ駆動回路は、記憶素子によりステッピングモータを駆動するクロック周波数にかかる複数のデータを格納し、カウンタによって各々の記憶素子のデータ数をカウントしてステッピングモータを駆動させるモータクロックを出力し、選択回路によってカウンタへ入力するクロック周波数を任意に可変させるようにしたため、カウンタへ入力するクロックの周波数を例えば変倍率に応じて可変させることによって、記憶素子のビット幅を最小にすることができ、かつフォワード等速時の精度が確保されて、モータクロックの周期を最小から最大までカバーすることができる。
【０００５】
また、請求項２に記載の発明は、モータ駆動回路により駆動制御されるステッピングモータによって画像情報取込部を原稿面に対して相対的に移動させて原稿の画像情報を取り込む画像読取装置において、前記モータ駆動回路は、前記ステッピングモータを駆動するクロック周波数にかかる複数のデータを格納する記憶素子と、各々の記憶素子のデータ数をカウントして前記ステッピングモータを駆動させるモータクロックを出力するカウンタと、前記カウンタのビット構成が前記記憶素子のデータのビットより大きい場合に、前記記憶素子のデータに対して前記カウンタのビットに割り当てる際のシフト量を設定可能とするビットシフト回路と、を備えたことを特徴とする。
この請求項２に記載の発明によれば、画像情報取込部を原稿面に対して相対的に移動させるステッピングモータの駆動制御を行うモータ駆動回路は、記憶素子によりステッピングモータを駆動するクロック周波数にかかる複数のデータを格納し、カウンタによって各々の記憶素子のデータ数をカウントしてステッピングモータを駆動させるモータクロックを出力し、ビットシフト回路によってカウンタのビット構成が記憶素子のデータのビットより大きい場合に、記憶素子のデータに対してカウンタのビットに割り当てる際のシフト量を設定可能としたため、記憶素子のビット幅を最小にすることができ、かつフォワード等速時の精度が確保されて、モータクロックの周期を最小から最大までカバーすることができる。また、請求項３に記載の発明は、請求項２に記載の画像読取装置において、前記ビットシフト回路は、原稿読取の指定した箇所でカウンタのビットに割り当てる際のシフト量を設定可能としたことを特徴とする。
この請求項３に記載の発明によれば、ビットシフト回路は、原稿読取の指定した箇所でカウンタのビットに割り当てる際のシフト量を設定可能としたため、モータ制御の際に必要な一時的な停止期間などにも対応することが可能となり、さらなる性能の向上と制御の利便性を得ることができる。
【０００６】
【発明の実施の形態】
以下に添付図面を参照して、本発明に係る画像読取装置の好適な実施の形態を詳細に説明する。
（実施の形態１）
図１は、本実施の形態に係る画像読取装置１１の概略構成を説明する断面図である。図１の画像読取装置１１は、コンタクトガラス１２上に不図示の原稿を載せた後、光源ランプ１３からの光を原稿面に当てて、反射した光を第１ミラー１４、第２ミラー１６、第３ミラー１７でそれぞれ反射し、光路２０を通って、レンズ２１で集光され、光電変換部材であるＣＣＤ２２の読み取り面で結像することで画像読取を行うようになっている。また、上記した光源ランプ１３と第１ミラー１４は、第１キャリッジ１５として構成され、上記した第２ミラー１６および第３ミラー１７は、第２キャリッジ１８として構成されている。この第１キャリッジ１５および第２キャリッジ１８は、原稿画像情報を取り込む画像情報取込部であり、ステッピングモータ１９によって図１の右方向へ移動させることによって、原稿面の全面を読み取ることができる。
図２は、ステッピングモータ１９を駆動制御するモータ駆動回路２３を示したブロック図であり、ステッピングモータ１９は、モータに入力されたモータ駆動クロック（ＭＣＣＬＫ）の立ち上がりもしくは立ち下がりで１ステップずつ回転する。
図３は、モータ駆動回路２３によりステッピングモータ１９を駆動してキャリッジをフォワードとリターン方向に移動させる場合の速度線図である。画像読取装置の１回の読取にかかるキャリッジの速度線図は、図３のようになっていて、モータ回転の角速度線図（不図示）と一致している。すなわち、フォワード加速パターンから、リターン減速パターンまで順に移行する７つのパターンからなっており、▲１▼フォワード加速、▲２▼フォワード等速（読取時）、▲３▼フォワード減速、▲４▼停止期間（フォワードとリターンの間）、▲５▼リターン加速、▲６▼リターン等速、および、▲７▼リターン減速といった一連の駆動制御を行っている。
図４は、メモリデータとモータクロックとの関係を示す図であり、（ａ）はＤＡＴＡ１〜ＤＡＴＡ６に対応するクロックの図、（ｂ）はＤＡＴＡ１〜ＤＡＴＡ６のＨＳＣＬＫのカウント数とステッピングモータの角速度の図である。この図４の場合は、減速パターンの一部を示したものである。
【０００７】
ここで、各クロックについて説明すると、その周期は数１０μｓｅｃ〜数１００μｓｅｃ（非常に遅く駆動している場合を除く）となる。そして、読取画像の倍率調整のためにキャリッジの速度を調整する必要があるが、この場合、ある公差内に入るようクロックの周期を調整しなければならないことがある。例えば、変倍率が５０％〜４００％で、５０％時のＭＣＣＬＫの周期は、等速時で平均１００μｓｅｃ、加速時または減速時で１００〜１０００μｓｅｃ、また４００％時のＭＣＣＬＫの周期は、等速時で平均８００μｓｅｃ（５０％時の８倍）、加速時または減速時で８００〜２０００μｓｅｃとなり、ＲＡＭは１０ビット、変倍率の公差は±１％とする。まず、５０％の等速時も１％の精度が必要であるから、これを１００（ｄｅｃ）以上にしなければならない。すると、ＨＳＣＬＫは、１ＭＨｚ以上となり、４００％時の最大が２０００（ｄｅｃ）以上となって、１０ビットで表現できる数値を超えてしまう。逆に、４００％時の最大を１０ビットの最大値に近い１０００（ｄｅｃ）とすると、ＨＳＣＬＫは約５００ｋＨｚであるから、５０％時は５０（ｄｅｃ）で１％の精度は得られないことになる。すなわち、クロック周期の元になるＲＡＭ３３のデータとして要求されることとしては、（１）あらゆる速度の範囲をカバーしていること、（２）変倍率が最も小さい時でもフォワード等速時を公差内に調整できること、（３）必要以上に１データのビット数が大きくないことの３つである。
【０００８】
本実施の形態１では、指定した変倍率ごとにＨＳＣＬＫの周波数を可変することを可能としている。すなわち、具体例においては５０％時はＨＳＣＬＫを１ＭＨｚ、４００％時は５００ｋＨｚとし、その間は加速または減速時の最大値に応じてどちらかとし、分周回路からなる選択回路３５に対して基本ＣＬＫとその分周比を入力して、それに基づくＨＳＣＬＫを出力するようにしたものである。
図５は、実施の形態１にかかるモータ駆動回路２３の構成ブロック図である。図５に示すモータ駆動回路２３は、不図示のステッピングモータを駆動させるモータ駆動クロック（ＭＣＣＬＫ）を生成する回路であり、回転速度情報を記憶するＲＡＭ３３と、そのＲＡＭ３３に対してコントロール部３２がアドレスを指定することで、カウンタ３１はそのデータに基づく時間によってクロック周期が設定される。これを図４で見ると、ＲＡＭ３３に格納されている各データ（ＤＡＴＡ１〜ＤＡＴＡ６）にそれぞれ対応するように、ＨＳＣＬＫのクロックのカウント数が格納される。
また、コントロール部３２は、本実施の形態１の特徴的な構成部である選択回路３５に対して、分周比を入力している。この選択回路３５は、ここでは分周回路を用いており、基本入力クロック（ＣＬＫ）と分周比が入力されると、それに基づくＨＳＣＬＫがカウンタ３１に出力される。このため、コントロール部３２が選択回路３５に入力する分周比を変えることによって、カウンタ３１に出力されるＨＳＣＬＫのクロック周波数を可変することができる。これにより、上記したＲＡＭ３３に格納されている各データとＨＳＣＬＫのクロックのカウント数とが対応していることから、選択回路３５から入力されるＨＳＣＬＫのクロック周波数が変えるだけで、カウンタ３１によって生成されるモータ駆動クロック（ＭＣＣＬＫ）の周期を変更することができる。したがって、これまでは、ＲＡＭ３３に画像読取装置の１回の読み取りにかかるモータクロックの数は数千〜数万あって、それだけの容量（アドレス）を用意しなければならなかったが、本実施の形態１では、例えば、図３に示す▲２▼フォワード等速と▲５▼リターン等速の期間は、同じ周期のクロックを何回も出力すればよく、ＲＡＭ３３は最小で１つのアドレスのデータを繰り返して出力すればよいことになり、ＲＡＭ３３の容量を大幅に減らすことができる。
このように、本実施の形態１によれば、ＲＡＭ３３のビット幅を最小にすることができ、かつフォワード等速時の精度が確保され、モータクロックの周期を最小から最大までカバーすることが可能となり、コストの削減と性能の確保を両立することができる。
【０００９】
（実施の形態２）
図６は、実施の形態２にかかるモータ駆動回路の構成ブロック図である。図６に示すように、実施の形態２の特徴的な構成は、ＲＡＭ３３とカウンタ３１とのデータ入力の間にビットシフト回路４１を付加し、カウンタ３１のデータ入力を１０ビットから１４ビットにシフトした点である。このビットシフト回路４１は、ＲＡＭ３３からのデータを入力するとともに、ビットシフト量の設定も行い、そのシフト量だけＲＡＭ３３のデータをシフトさせた値をカウンタ３１に出力するものである。例えば、ＲＡＭ３３のデータが１０ビットで３ＦＦＦ（ｈｅｘ）、シフト量を４ビットとすると、１４ビット３ＦＦＦ０（Ｈｅｘ）とされ、カウンタ３１に出力される。これによって、ＭＣＣＬＫとして通常時の１６倍の周期まで設定することができる。ＨＳＣＬＫが１ＭＨｚの時は、１６ｍｓｅｃまで設定できるので、これを非常に遅い期間に用いることができる。
このように、実施の形態２によれば、上記実施の形態１の場合と同様に、ＲＡＭ３３のビット幅を最小にすることが可能となり、かつフォワード等速時の精度を確保することができ、モータクロックの周期を最小から最大までカバーすることができる。
また、図３の▲４▼の停止期間は、フォワードからリターンに移行する際の衝撃を緩和するために設けた期間である。この間、モータを完全に停止させても構わないが、停止時間をＣＰＵで管理しなければならないことと、次のモータ駆動（リターン）のために再度モータスタート信号を受けなければならないことなどの煩わしさを避けるため、本実施の形態２では、非常に遅く駆動させることにより、連続した駆動の一部としている。その場合のＭＣＣＬＫの周期は、通常のＭＣＣＬＫに比べて桁違いに大きく１０ｍｓｅｃ以上となる。かかる状況においては、ＨＳＣＬＫの分周だけで対応するのでは何十分周もしなければならないため無理があり、また駆動の途中でＨＳＣＬＫの周波数を変更するのは、その切り変わり目で動作が不安定になり易い。そこで、図６のビットシフト回路４１を用いることによって、原稿読取の指定した箇所でカウンタのビットに割り当てる際のシフト量の設定が可能なため、モータ制御の際に必要な一時的な停止期間などにも対応することができる。これによって、さらなる性能の向上と、制御の利便性が得られる。
なお、上記各実施の形態では、光電変換部材としてＣＣＤを用いた画像読取装置を想定しているが、必ずしもこれに限定されるものではない。
【００１０】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、画像情報取込部を原稿面に対して相対的に移動させるステッピングモータの駆動制御を行うモータ駆動回路は、記憶素子によりステッピングモータを駆動するクロック周波数にかかる複数のデータを格納し、カウンタによって各々の記憶素子のデータ数をカウントしてステッピングモータを駆動させるモータクロックを出力し、選択回路によってカウンタへ入力するクロック周波数を任意に可変させるようにしたので、カウンタへ入力するクロックの周波数を例えば変倍率に応じて可変させることによって、記憶素子のビット幅を最小にすることができ、かつフォワード等速時の精度が確保されて、モータクロックの周期を最小から最大までカバーすることができる。
また、請求項２に記載の発明によれば、画像情報取込部を原稿面に対して相対的に移動させるステッピングモータの駆動制御を行うモータ駆動回路は、記憶素子によりステッピングモータを駆動するクロック周波数にかかる複数のデータを格納し、カウンタによって各々の記憶素子のデータ数をカウントしてステッピングモータを駆動させるモータクロックを出力し、ビットシフト回路によってカウンタのビット構成が記憶素子のデータのビットより大きい場合に、記憶素子のデータに対してカウンタのビットに割り当てる際のシフト量を設定可能としたので、記憶素子のビット幅を最小にすることができ、かつフォワード等速時の精度が確保されて、モータクロックの周期を最小から最大までカバーすることができる。
また、請求項３に記載の発明によれば、ビットシフト回路は、原稿読取の指定した箇所でカウンタのビットに割り当てる際のシフト量を設定可能としたので、モータ制御の際に必要な一時的な停止期間などにも対応することが可能となり、さらなる性能の向上と制御の利便性を得ることができる。
【図面の簡単な説明】
【図１】本実施の形態に係る画像読取装置の概略構成を説明する断面図である。
【図２】ステッピングモータを駆動制御するモータ駆動回路を示したブロック図である。
【図３】モータ駆動回路によりステッピングモータを駆動してキャリッジをフォワードとリターン方向に移動させる場合の速度線図である。
【図４】メモリデータとモータクロックとの関係を示す図であり、（ａ）はＤＡＴＡ１〜ＤＡＴＡ６に対応するクロックの図、（ｂ）はＤＡＴＡ１〜ＤＡＴＡ６のＨＳＣＬＫのカウント数とステッピングモータの角速度の図である。
【図５】実施の形態１にかかるモータ駆動回路の構成ブロック図である。
【図６】実施の形態２にかかるモータ駆動回路の構成ブロック図である。
【図７】従来のモータ駆動回路の構成ブロック図である。
【符号の説明】
１１　画像読取装置
１２　コンタクトガラス
１３　光源ランプ
１４　第１ミラー
１５　第１キャリッジ
１６　第２ミラー
１７　第３ミラー
１８　第２キャリッジ
１９　ステッピングモータ
２０　光路
２１　レンズ
２２　ＣＣＤ
２３　モータ駆動回路
３１　カウンタ
３２　コントロール部
３３　ＲＡＭ
３４　ＪＫ−ＦＦ（フリップフロップ）
３５　選択回路
４１　ビットシフト回路
【図１】
2004120807.tif 000003
【図２】
2004120807.tif 000004
【図３】
2004120807.tif 000005
【図４】
2004120807.tif 000006
【図５】
2004120807.tif 000007
【図６】
2004120807.tif 000008
【図７】
2004120807.tif 000009