【事件の表示】
　平成９年特許願第５０７６００号「メモリ制御パラメータ用の不揮発性データ記憶構造を有するメモリ・システム及びその方法」拒絶査定に対する審判事件［平成９年２月１３日国際公開、ＷＯ９７／０５６２１、平成１０年１０月１３日国内公表、特表平１０−５１０６５６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年７月９日（パリ条約による優先権主張１９９５年７月２８日、米国）を国際出願日とする出願であって、平成１４年４月３０日付で拒絶査定がなされ、これに対し、同年８月１３日に審判請求がなされるとともに、同年９月１２日付で手続補正がなされたものである。
　
２．平成１４年９月１２日付の手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１４年９月１２日付の手続補正（以下、「本件手続補正」という。）を却下する。
［理由］
（１）本件手続補正は、特許請求の範囲の請求項１６を、下記〈補正前の請求項１６〉の欄に示すものから、下記〈補正後の請求項１６〉の欄に示すものに変更する補正（以下、「本件補正」という。）を含むものである。
〈補正前の請求項１６〉
「多数の行及び多数の列の形態で配列された複数のメモリ・セルから成るアレイであり、前記行の内の各１行内に配置された各セルが共通ワード線と結合され、前記列の各１列内に配置された各セルが共通ビット線と結合されていることから成るアレイを含むメモリ・システムの動作を制御する方法であって、
　前記アレイと分離した複数の不揮発性データ記憶ユニット内に複数の制御パラメータを複数のグループとして記憶するステップと、
　前記制御パラメータを利用して、前記アレイ内へデータをプログラムするステップと、
　前記制御パラメータを利用して、前記アレイからデータを読出すステップと、
　複数の前記制御パラメータ・グループの内の幾つかの制御パラメータ・サブグループを変更して、それら複数の制御パラメータ・グループの内の他の制御パラメータ・サブグループに影響すること無しに前記制御パラメータを変更するステップと、
の諸ステップを含む方法。」
〈補正後の請求項１６〉
「多数の行及び多数の列の形態で配列された複数のメモリ・セルから成るアレイであり、前記行の内の各１行内に配置された各セルが共通ワード線と結合され、前記列の各１列内に配置された各セルが共通ビット線と結合されていることから成るアレイを含むメモリ・システムの動作を制御する方法であって、
　前記アレイと分離した複数の不揮発性データ記憶ユニット内に複数の制御パラメータを複数のグループとして記憶するステップと、
　前記制御パラメータを利用して、前記アレイ内へデータをプログラムするステップと、
　前記制御パラメータを利用して、前記アレイからデータを読出すステップと、
　制御パラメータ・グループ（ワード）内の複数ビットから成るサブグループと対応するイネーブル・ビットがアクセスされるように設定し、アクセスされることがない前記制御パラメータ・グループ内の複数ビットから成る残りのサブグループと対応するイネーブル・ビットを消去するステップと、
　アクセスされるべく複数の前記制御パラメータ・グループ（ワード）の内の複数ビットから成る前記制御パラメータ・サブグループを変更して、それら複数の制御パラメータ・グループの内の他の制御パラメータ・サブグループに影響すること無しに前記制御パラメータを変更するステップと、
の諸ステップを含む方法。」
（２）本件補正が、特許法１７条の２第４項第１号、第３号、第４号に規定される事項を目的とするものでないことは明らかである。
（３）本件補正が、特許法１７条の２第４項第２号に規定される事項を目的とするものといえるか否かについて検討する。
　本件補正により追加される「制御パラメータ・グループ（ワード）内の複数ビットから成るサブグループと対応するイネーブル・ビットがアクセスされるように設定し、アクセスされることがない前記制御パラメータ・グループ内の複数ビットから成る残りのサブグループと対応するイネーブル・ビットを消去するステップ」は、補正前の請求項１６に記載された発明を特定するための事項の「前記アレイと分離した複数の不揮発性データ記憶ユニット内に複数の制御パラメータを複数のグループとして記憶するステップ」、「前記制御パラメータを利用して、前記アレイ内へデータをプログラムするステップ」、「前記制御パラメータを利用して、前記アレイからデータを読出すステップ」、「複数の前記制御パラメータ・グループの内の幾つかの制御パラメータ・サブグループを変更して、それら複数の制御パラメータ・グループの内の他の制御パラメータ・サブグループに影響すること無しに前記制御パラメータを変更するステップ」のいずれを概念的に下位にするものともいえず、本件補正は、補正前の請求項１６に記載された発明を特定するための事項を限定するものではない。
　なお、上記追加事項は補正前の請求項１６の記載を引用する補正前の請求項１７〜１９に記載された発明を特定するための事項であるとも該特定するための事項を概念的に下位にするものともいえない。また、補正前の請求項１〜１５に記載された発明はメモリ・システムに関するものであり補正後の請求項１６に記載された発明とカテゴリを異にしている。
　したがって、本件補正は、特許請求の範囲の減縮を目的とするものとはいえず、特許法１７条の２第４項第２号に規定する事項を目的とするものとも認められない。
（４）以上のとおりであるから、本件手続補正は、特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
（１）本願発明
　平成１４年９月１２日付の手続補正は上記のとおり却下されたので、本願の請求項１６に係る発明（以下、「本願発明」という。）は、平成１３年８月１３日付の手続補正書の特許請求の範囲の請求項１６に記載された事項により特定される、上記２．（１）の〈補正前の請求項１６〉の欄に記載したとおりのものである。
　
（２）引用例に記載された発明
　原査定の拒絶の理由に引用された特開平６−１３１８７９号公報（以下、「引用例」という。）には、以下（ａ）〜（ｈ）の事項が記載されている。
（ａ）「この発明の目的は、組み立て後においてそのビット構成及び動作モード等を容易に切り換えうるＥＥＰＲＯＭ等の半導体記憶装置を提供することにある。」（段落０００６）
（ｂ）「プログラム可能な不揮発性メモリセルが格子状に配置されてなるメモリアレイを備えるＥＥＰＲＯＭ等に、これらの不揮発性メモリセルと同一構造のメモリセルからなりビット構成及び動作モード等に関する制御情報を保持するための制御レジスタと、この制御レジスタにより保持される制御情報に従ってＥＥＰＲＯＭ等のビット構成及び動作モード等を選択的に切り換えるためのモード切り換え回路とを設けるとともに、外部から上記制御レジスタを書き換えるための書き込みモードを設ける。」（段落０００８）
（ｃ）「図１において、この実施例のＥＥＰＲＯＭは、半導体基板面の大半を占めて配置されるメモリアレイＭＡＲＹを備える。メモリアレイＭＡＲＹは、特に制限されないが、同一の列に配置されるｍ＋１個のメモリセルＱＤ（第１の不揮発性メモリセル）を直列結合すべく垂直方向に延長されるｎ＋１本のビット線Ｂ０〜Ｂｎと、同一の行に配置されるｎ＋１個のメモリセルＱＤのゲートを共通結合すべく水平方向に延長されるｍ＋１本のワード線Ｗ０〜Ｗｍとを含む。」（段落００１１）
（ｄ）「ところで、この実施例のＥＥＰＲＯＭのメモリアレイＭＡＲＹは、図１に示されるように、さらに、メモリセルＱＤと同一構造の不揮発性メモリセルからなる４個のメモリセルＱＣ（第２の不揮発性メモリセル）を含む。これらのメモリセルＱＣは、ＥＥＰＲＯＭのビット構成や動作モード等の制御情報を保持するための制御レジスタを構成し、そのドレインは…入力端子に結合される。また、メモリセルＱＣのソースは、対応するＮチャンネル型の駆動ＭＯＳＦＥＴＱＧＣを介して回路の接地電位に結合され、そのゲートは…ワード線ＷＣに共通結合される。」（段落００３４）
（ｅ）「これにより、制御情報用のビット線Ｑ０〜Ｑ３には、メモリアレイＭＡＲＹの制御レジスタを構成するメモリセルＱＣの保持データが論理“１”であること…を条件に、約２０μＡ程度の微小な読み出し電流が選択的に得られ、センスアンプＳＡＣの対応する入力端子には、相応した電圧信号が得られる。指定されたメモリセルＱＤの保持データが論理“０”であるとき、…対応するビット線Ｑ０〜Ｑ３には読み出し電流が流されない。センスアンプＳＡＣの各入力端子において得られる電圧信号は、センスアンプＳＡの対応する単位センスアンプによって増幅され、制御情報Ｃ０〜Ｃ３となる。」（段落００３７）
（ｆ）「この結果、制御レジスタを構成する４個のメモリセルＱＣには、データ入出力端子Ｄ３を介して供給される制御情報書き込みデータがＹアドレス信号ＡＹ０及びＡＹ１に従って択一的に書き込まれるものとなる。」（段落００３８）
（ｇ）「また、データ入力バッファＤＩＢ及びライトアンプＷＡならびにデータ出力バッファＤＯＢは、制御レジスタから出力される制御情報Ｃ０に従ってＥＥＰＲＯＭのビット構成を×１ビット又は×４ビットに切り換えるためのモード切り換え回路を含み、タイミング発生回路ＴＧは、同じく制御レジスタから出力される制御情報Ｃ１〜Ｃ３に従ってＥＥＰＲＯＭの動作モードを切り換えるための同様なモード切り換え回路を含む。」（段落００３９）
（ｈ）「共通のフォトマスクをもとにＥＥＰＲＯＭ等の全品種に適応しうる基本製品を製造できるとともに、組み立て終了後において制御レジスタによって保持される制御情報を書き換え、そのビット構成や動作モード等を容易に切り換えることができるという効果が得られる。」（段落００４０）
　上記（ａ）〜（ｈ）の記載事項はＥＥＰＲＯＭの動作を制御する方法としても把握される。また、ＥＥＰＲＯＭの所望するビット構成や動作モード等を再度変更したいこともあるのであるから、上記（ｈ）の「組み立て終了後において制御レジスタによって保持される制御情報を書き換え、そのビット構成や動作モード等を容易に切り換えることができるという効果が得られる。」の記載から、制御レジスタのメモリセルＱＣに書き込んだ制御情報を、所望するビット構成や動作モード等の変更に応じて、再度書き換えることは自明のことである。
　したがって、以上（ａ）〜（ｈ）の記載事項及び図面の記載から、引用例には、
　データ保持のためのメモリアレイ部分を有するＥＥＰＲＯＭの動作の制御方法であって、
　前記データ保持のためのメモリアレイ部分は、プログラム可能な第１の不揮発性メモリセルＱＤが格子状に配置されてなり、同一の列に配置される第１の不揮発性メモリセルＱＤを直列結合すべく垂直方向に延長されるビット線Ｂ０〜Ｂｎと、同一の行に配置される第１の不揮発性メモリセルＱＤのゲートを共通接続すべく水平方向に延長されるワード線Ｗ０〜Ｗｍとを含み、メモリアレイＭＡＲＹに含まれてなり、
　ソースが対応する駆動ＭＯＳＦＥＴを介して接地電位に結合された複数個のプログラム可能な第２の不揮発性メモリセルＱＣを含み、前記メモリアレイＭＡＲＹに含まれてなる、前記ＥＥＰＲＯＭのビット構成の切り換えのための制御情報Ｃ０及び動作モード等の切り換えのための制御情報Ｃ１〜Ｃ３を保持するための制御レジスタを用い、
　前記制御レジスタ内の複数個のプログラム可能な第２の不揮発性メモリセルＱＣに、入出力端子を介して供給される制御情報をアドレス信号に従って択一的に書き込むステップと、
　前記制御レジスタ内のプログラム可能な第２の不揮発性メモリセルＱＣに保持された制御情報を利用して、前記データ保持のためのメモリアレイ部分にデータをプログラムするステップと、
　前記制御レジスタ内のプログラム可能な第２の不揮発性メモリセルＱＣに保持された制御情報を利用して、前記データ保持のためのメモリアレイ部分からデータを読み出すステップと、
　前記制御レジスタ内の複数個のプログラム可能な第２の不揮発性メモリセルＱＣに保持されている制御情報を、入出力端子を介して供給される制御情報でアドレス信号に従って択一的に書き換えるステップと、
を含む方法（以下、「引用例に記載された発明」という。）
が記載されていると認められる。
　
（３）本願発明と引用例に記載された発明との対比
　そこで、本願発明（以下、「前者」という。）と引用例に記載された発明（以下、「後者」という。）とを対比すると、
（イ）後者の「データ保持のためのメモリアレイ部分」は、前者の「アレイ」に相当し、
（ロ）後者の「ＥＥＰＲＯＭ」は、前者の「メモリ・システム」に相当し、
（ハ）後者の「プログラム可能な第１の不揮発性メモリセルＱＤ」は、前者の「メモリ・セル」に相当し、
（ニ）後者の「ビット線Ｂ０〜Ｂｎ」は、前者の「共通ビット線」に相当し
（ホ）後者の「ワード線Ｗ０〜Ｗｍ」は、前者の「共通ワード線」に相当し、
（ヘ）後者の「制御レジスタ内のプログラム可能な第２の不揮発性メモリセルＱＣ」は対応する「駆動ＭＯＳＦＥＴ」とで、前者の「不揮発性データ記憶ユニット」に相当し、
（ト）後者の「制御情報」は、前者の「制御パラメータ」に相当し、
（チ）後者の「制御情報」も、ビット構成の切り換えのための制御情報Ｃ０とそれ以外の動作モード等の切り換えのための制御情報Ｃ１〜Ｃ３とに分けられ、すなわち複数のグループに分けられるから、前者の「制御パラメータ」と同様に、「複数のグループとして」記憶される（書き込まれる）と言え、
（リ）後者の「前記制御レジスタ内の複数個のプログラム可能な第２の不揮発性メモリセルＱＣに保持されている制御情報を、入出力端子を介して供給される制御情報によりアドレス信号に従って択一的に書き換えるステップ」は、前者の「複数の前記制御パラメータ・グループの内の幾つかの制御パラメータ・サブグループを変更して、それら複数の制御パラメータ・グループの内の他の制御パラメータ・サブグループに影響すること無しに前記制御パラメータを変更するステップ」と、「制御パラメータを変更するステップ」として共通している。
　したがって、両者は、
「多数の行及び多数の列の形態で配列された複数のメモリ・セルから成るアレイであり、前記行の内の各１行内に配置された各セルが共通ワード線と結合され、前記列の各１列内に配置された各セルが共通ビット線と結合されていることから成るアレイを含むメモリ・システムの動作を制御する方法であって、
　複数の不揮発性データ記憶ユニット内に複数の制御パラメータを複数のグループとして記憶するステップと、
　前記制御パラメータを利用して、前記アレイ内へデータをプログラムするステップと、
　前記制御パラメータを利用して、前記アレイからデータを読出すステップと、
　前記制御パラメータを変更するステップと、
の諸ステップを含む方法。」
である点で一致し、以下の点で相違している。
［相違点１］
　前者は、不揮発性データ記憶ユニットがアレイと分離しているのに対して、後者は、不揮発性データ記憶ユニット（制御レジスタ内のプログラム可能な第２の不揮発性メモリセルＱＣ及び対応する駆動ＭＯＳＦＥＴ）もアレイ（データ保持のためのメモリアレイ部分）も同じメモリアレイＭＡＲＹに含まれる点。
［相違点２］
　前者が、制御パラメータを変更するのに、複数の制御パラメータ・グループの内の幾つかの制御パラメータ・サブグループを変更して、それら複数の制御パラメータ・グループの内の他の制御パラメータ・サブグループに影響すること無しに変更しているのに対して、後者は、アドレス信号に従って択一的に書き換えているが、複数の制御パラメータ・グループの内の幾つかの制御パラメータ・サブグループを変更し、他の制御パラメータ・サブグループに影響すること無しに変更することは記載していない点。
　
（４）当審の判断
　［相違点１］について検討する。
　引用例の図１を見ると、制御レジスタとデータ保持のためのメモリアレイ部分とは回路として分離していることが看取され、後者において、不揮発性データ記憶ユニット（制御レジスタ内のプログラム可能な第２の不揮発性メモリセルＱＣ及び対応する駆動ＭＯＳＦＥＴ）をアレイ（データ保持のためのメモリアレイ部分）と分離することは、当業者が容易に推考し得たことである。
　［相違点２］について検討する。
　ＥＥＰＲＯＭの動作に関して複数の制御対象があることが技術常識であるから、後者において、「動作モード等の切り換え」として複数の制御対象の動作モード等の切り換えを行い、それに伴い、「動作モード等の切り換え」のための「制御情報」を複数の制御対象に各々対応する制御情報とすることは自明のことであり、さらに、切り換え回路において複数ビットの制御情報により２つよりも多い候補の中から１つを指定して切り換えることが周知であるから、各制御対象について２つよりも多いモード候補の中から１つのモードを複数ビットの制御情報により指定して切り換えるべく、制御パラメータ・グループ（動作モード等の切り換えのための制御情報）の中の複数の制御対象に各々対応する制御パラメータを複数ビットとして制御パラメータ・サブグループとすることは、当業者が必要に応じて適宜になし得たことである。そして、その際に、制御パラメータを変更するのに制御パラメータ・サブグループを変更することは、当業者が当然に行うことであり、情報記憶において記憶されている情報の一部分を変更する場合に記憶されている情報の全てを書き換えるのではなく変更する部分のみを書き換えることが周知であるから、幾つかの制御パラメータ・サブグループを変更するのに、当該制御パラメータ・サブグループのみを書き換えて、他の制御パラメータ・サブグループに影響すること無しに変更することは、当業者が容易になし得たことである。
　
（５）むすび
　以上のとおりであるので、本願発明は、引用例に記載された発明及び周知の技術手段に基いて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。