(57)【要約】【課題】複数の共有メモリを必要とせずに、ＣＰＵ等の外部装置とローカルメモリとの間のアクセスの待機時間を短くして、システム全体のパフォーマンスを向上させ得るバス制御装置、及びこれを用いた情報処理システムを提供することにある。【解決手段】外部インターフェース２と、内部ユニット３と、メモリインターフェース４と、内部バス７とを有するバス制御装置において、メモリインターフェース４に内部バス７の使用状況を監視させ、内部ユニット３が内部バス７を使用していない場合に、外部インターフェース２のみが内部バス７を使用できる優先区間を設定し、優先区間において内部ユニット３による内部バス７の使用を制限させる。【選択図】  図１
2004194014.tif 000002
【特許請求の範囲】
【請求項１】
外部の装置に外部のシステムバスを介して接続される外部インターフェースと、内部ユニットと、外部のローカルメモリに接続されるメモリインターフェースと、前記外部インターフェース及び前記内部ユニットと前記メモリインターフェースとの間を少なくとも接続する内部バスとを有するバス制御装置であって、
前記メモリインターフェースは、前記外部インターフェース及び前記内部ユニットによる前記内部バスの使用状況を監視し、前記内部ユニットが前記内部バスを使用していない場合に、前記外部インターフェースのみが前記内部バスを使用できる優先区間を設定し、前記優先区間において前記内部ユニットによる前記内部バスの使用を制限させることを特徴とするバス制御装置。
【請求項２】
前記メモリインターフェースが、前記外部インターフェース及び前記内部ユニットによる前記内部バスの使用要求に対して調停を行なうバスアービタと、前記バスアービタによって行なわれた調停の結果に基づいて前記内部バスの使用状況を監視する優先区間管理部とを有し、
前記優先区間管理部は、前記内部ユニットが前記内部バスを使用していない場合に、前記バスアービタ及び前記外部インターフェースに対して、前記外部インターフェースのみに前記内部バスの使用を許可する旨を通知して、前記優先区間を設定し、
前記バスアービタは、前記優先区間が設定されている間、前記内部ユニットによる前記内部バスの使用を制限する請求項１記載のバス制御装置。
【請求項３】
前記メモリインターフェースが、前記優先区間の長さを特定する情報を格納する優先区間設定レジスタを有し、
前記優先区間管理部が、前記優先区間設定レジスタに格納された前記情報に基づいて、前記優先区間を設定する請求項２記載のバス制御装置。
【請求項４】
前記内部ユニットが、前記バスアービタに対して、前記内部バスの使用を要求すると共に、転送を予定しているデータ量を通知する機能を有しており、
前記バスアービタが、
前記優先区間中に、前記内部ユニットから前記内部バスの使用要求と前記転送を予定しているデータ量の通知とを受けた場合に、予め設定されたデータ量と、前記転送を予定しているデータ量とを比較し、
前記転送を予定しているデータ量が前記予め設定されたデータ量以下であるならば、前記優先区間中において前記内部ユニットによる前記内部バスの使用を認める請求項２記載のバス制御装置。
【請求項５】
前記優先区間管理部による前記内部バスの使用状況の監視が、前記バスアービタによって行なわれた調停の結果を予め設定された頻度で確認することによって行なわれており、
前記頻度は、前記外部の装置によって設定されている請求項２記載のバス制御装置。
【請求項６】
外部の装置に外部のシステムバスを介して接続される外部インターフェースと、複数の内部ユニットと、外部のローカルメモリに接続されるメモリインターフェースと、前記外部インターフェース及び前記内部ユニットと前記メモリインターフェースとの間を接続する内部バスとを有するバス制御装置であって、
前記複数の内部ユニットのうち一部の内部ユニットは、前記内部バスを介して前記メモリインターフェースに転送するデータを分割して転送する機能を有し、
前記メモリインターフェースは、前記分割された全てのデータの転送を終了するまでの間、前記一部の内部ユニット以外の他の内部ユニットによる前記内部バスの使用を制限し、且つ、前記外部インターフェースによる前記内部バスの使用を許可することを特徴とするバス制御装置。
【請求項７】
前記一部の内部ユニットが分割転送通知部を有し、
前記分割転送通知部は、前記データを分割して転送する場合に、前記分割された全てのデータの転送を終了するまでの間、前記メモリインターフェースに対して、分割されたデータが転送中であることを通知する機能を有し、
前記メモリインターフェースが、前記外部インターフェース及び前記内部ユニットによる前記内部バスの使用要求に対して調停を行なうバスアービタを有し、
前記バスアービタは、前記分割されたデータが転送中であることを通知されている間、前記他の内部ユニットによる内部バスの使用を制限し、且つ、外部インターフェースによる内部バスの使用を許可する請求項６記載のバス制御装置。
【請求項８】
前記一部の内部ユニットが、前記データの分割数を設定するための情報を格納する分割数設定レジスタを有しており、格納された前記情報に基づいて前記データを分割する請求項６記載のバス制御装置。
【請求項９】
前記外部インターフェース及び前記他の内部ユニットが、前記バスアービタに対して、前記内部バスの使用を要求すると共に、転送を予定しているデータ量を通知する機能を有しており、
前記バスアービタが、
前記分割されたデータが転送中であることを通知されている間に、前記外部インターフェース及び前記他の内部ユニットのうちの一方又は両方から、前記内部バスの使用要求と前記転送を予定しているデータ量の通知とを受けた場合に、
予め設定されたデータ量と、前記転送を予定しているデータ量とを比較して、前記一方又は両方が前記予め設定されたデータ量以下のデータ量の転送を予定しているかどうかを判定し、
前記予め設定されたデータ量以下のデータ量の転送を予定していると判定されたものに対して、前記分割されたデータが転送中であることを通知されている間、前記内部バスの使用を認める請求項７記載のバス制御装置。
【請求項１０】
請求項１〜９いずれかに記載のバス制御装置と、前記バス制御装置の外部インターフェースにシステムバスを介して接続されたＣＰＵと、前記バス制御装置のメモリインターフェースに接続されたローカルメモリとを有することを特徴とする情報処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、内部バスと内部ユニットとを少なくとも備えたバス制御装置、特には、ＣＰＵとローカルメモリとの間に介在して、ＣＰＵと内部ユニットによる内部バスの使用を制御するバス制御装置に関する。
【０００２】
【従来の技術】
図１３を用いて従来からのバス制御装置について説明する。図１３は、従来のバス制御装置の一例を示す構成図である。図１３に示すように、バス制御装置９１は、内部バス９６と、外部インターフェース９２と、メモリインターフェース９４と、複数の内部ユニット９３とを備えている。外部インターフェース９２、メモリインターフェース９４、及び複数の内部ユニット９３は、内部バス９６に接続されている。
【０００３】
メモリインターフェース９４は、内部バス９６の使用調停を行なうためのバスアービタ９５を備えている。外部インターフェース９２は、システムバス１０１を介して、外部のＣＰＵ１００に接続されている。メモリインターフェース９４は、外部のローカルメモリ１０２に直接接続されている。
【０００４】
ＣＰＵ１００がローカルメモリ１０２にアクセスを行なう場合、先ず、外部インターフェース９２に対してアクセスを実行する。ＣＰＵ１００からのアクセスを受けると、外部インターフェース９２は、バスアービタ９５に対して内部バス９６の使用を要求する。複数の内部ユニット９３のいずれもが内部バス９６を使用していない場合は、バスアービタ９５は、外部インターフェース９２に対して内部バス９６の使用を許可する。
【０００５】
内部バス９６の使用が許可されると、外部インターフェース９２は、内部バス９６側ではメモリインターフェース９４を介してローカルメモリ１０２とデータ転送を行ない、又システムバス１０１側ではＣＰＵ１００とデータ転送を行なう。
【０００６】
なお、図１３において、９７ａは内部ユニット９３が内部バス９６の使用を要求するためのバス要求信号であり、９７ｂは外部インターフェース９２が内部バス９６の使用を要求するためのバス要求信号である。また、９８ａは、内部ユニット９３に内部バス９６の使用を許可するためのバス許可信号であり、９８ｂは外部インターフェース９２に内部バス９６の使用を許可するためのバス許可信号である。
【０００７】
ここで、外部インターフェース９２がバスアービタ９５に対して内部バス９６の使用を要求したときに、いずれかの内部ユニット９３が既に長期に渡って内部バス９６を連続的に使用して、メモリインターフェース９４を介してローカルメモリ１０２とデータ転送を行っている場合がある。この場合、ＣＰＵ１００における待機時間が長くなり、結果としてシステム全体のパフォーマンスが低下してしまう。
【０００８】
このような問題を解決するため、複数の装置で共有される共有メモリが複数個設けられたシステムが提案されている（例えば、特許文献１参照。）。このシステムでは、複数の装置が同時にデータの書き込みや読み出しを実行することができるため、待機時間が長くなってシステム全体のパフォーマンスが低下するのが抑制される。
【０００９】
【特許文献１】
特開昭６３−１８１０６８号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上記のシステムでは、１つのシステムを構成するために複数の共有メモリが必要となるため、コストが増大するという問題がある。
【００１１】
本発明の目的は、複数の共有メモリを必要とせずに、ＣＰＵ等の外部装置とローカルメモリとの間のアクセスの待機時間を短くして、システム全体のパフォーマンスを向上させ得るバス制御装置、及びこれを用いた情報処理システムを提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる第１のバス制御装置は、外部の装置に外部のシステムバスを介して接続される外部インターフェースと、内部ユニットと、外部のローカルメモリに接続されるメモリインターフェースと、前記外部インターフェース及び前記内部ユニットと前記メモリインターフェースとの間を少なくとも接続する内部バスとを有するバス制御装置であって、前記メモリインターフェースは、前記外部インターフェース及び前記内部ユニットによる前記内部バスの使用状況を監視し、前記内部ユニットが前記内部バスを使用していない場合に、前記外部インターフェースのみが前記内部バスを使用できる優先区間を設定し、前記優先区間において前記内部ユニットによる前記内部バスの使用を制限させることを特徴とする。
【００１３】
上記第１のバス制御装置においては、前記メモリインターフェースが、前記外部インターフェース及び前記内部ユニットによる前記内部バスの使用要求に対して調停を行なうバスアービタと、前記バスアービタによって行なわれた調停の結果に基づいて前記内部バスの使用状況を監視する優先区間管理部とを有し、前記優先区間管理部は、前記内部ユニットが前記内部バスを使用していない場合に、前記バスアービタ及び前記外部インターフェースに対して、前記外部インターフェースのみに前記内部バスの使用を許可する旨を通知して、前記優先区間を設定し、前記バスアービタは、前記優先区間が設定されている間、前記内部ユニットによる前記内部バスの使用を制限する態様とするのが好ましい。
【００１４】
また、上記第１のバス制御装置の上記態様においては、前記メモリインターフェースが、前記優先区間の長さを特定する情報を格納する優先区間設定レジスタを有し、前記優先区間管理部が、前記優先区間設定レジスタに格納された前記情報に基づいて、前記優先区間を設定するのが好ましい。
【００１５】
更に、上記第１のバス制御装置の上記態様においては、前記内部ユニットが、前記バスアービタに対して、前記内部バスの使用を要求すると共に、転送を予定しているデータ量を通知する機能を有しており、前記バスアービタが、前記優先区間中に、前記内部ユニットから前記内部バスの使用要求と前記転送を予定しているデータ量の通知とを受けた場合に、予め設定されたデータ量と、前記転送を予定しているデータ量とを比較し、前記転送を予定しているデータ量が前記予め設定されたデータ量以下であるならば、前記優先区間中において前記内部ユニットによる前記内部バスの使用を認めるのが好ましい。
【００１６】
また、上記第１のバス制御装置の上記態様においては、前記優先区間管理部による前記内部バスの使用状況の監視が、前記バスアービタによって行なわれた調停の結果を予め設定された頻度で確認することによって行なわれており、前記頻度は、前記外部の装置によって設定されているのが好ましい。
【００１７】
次に、上記目的を達成するために本発明にかかる第２のバス制御装置は、外部の装置に外部のシステムバスを介して接続される外部インターフェースと、複数の内部ユニットと、外部のローカルメモリに接続されるメモリインターフェースと、前記外部インターフェース及び前記内部ユニットと前記メモリインターフェースとの間を接続する内部バスとを有するバス制御装置であって、前記複数の内部ユニットのうち一部の内部ユニットは、前記内部バスを介して前記メモリインターフェースに転送するデータを分割して転送する機能を有し、前記メモリインターフェースは、前記分割された全てのデータの転送を終了するまでの間、前記一部の内部ユニット以外の他の内部ユニットによる前記内部バスの使用を制限し、且つ、前記外部インターフェースによる前記内部バスの使用を許可することを特徴とする。
【００１８】
上記第２のバス制御装置においては、前記一部の内部ユニットが分割転送通知部を有し、前記分割転送通知部は、前記データを分割して転送する場合に、前記分割された全てのデータの転送を終了するまでの間、前記メモリインターフェースに対して、分割されたデータが転送中であることを通知する機能を有し、前記メモリインターフェースが、前記外部インターフェース及び前記内部ユニットによる前記内部バスの使用要求に対して調停を行なうバスアービタを有し、前記バスアービタは、前記分割されたデータが転送中であることを通知されている間、前記他の内部ユニットによる内部バスの使用を制限し、且つ、外部インターフェースによる内部バスの使用を許可するのが好ましい態様である。
【００１９】
上記第２のバス制御装置の上記態様においては、前記一部の内部ユニットが、前記データの分割数を設定するための情報を格納する分割数設定レジスタを有しており、格納された前記情報に基づいて前記データを分割するのが好ましい。
【００２０】
更に、上記第２のバス制御装置の上記態様においては、前記外部インターフェース及び前記他の内部ユニットが、前記バスアービタに対して、前記内部バスの使用を要求すると共に、転送を予定しているデータ量を通知する機能を有しており、前記バスアービタが、前記分割されたデータが転送中であることを通知されている間に、前記外部インターフェース及び前記他の内部ユニットのうちの一方又は両方から、前記内部バスの使用要求と前記転送を予定しているデータ量の通知とを受けた場合に、予め設定されたデータ量と、前記転送を予定しているデータ量とを比較して、前記一方又は両方が前記予め設定されたデータ量以下のデータ量の転送を予定しているかどうかを判定し、前記予め設定されたデータ量以下のデータ量の転送を予定していると判定されたものに対して、前記分割されたデータが転送中であることを通知されている間、前記内部バスの使用を認めるのが好ましい。
【００２１】
次に、上記目的を達成するために本発明にかかる情報処理装置は、上記第１及び第２のいずれかのバス制御装置と、前記バス制御装置の外部インターフェースにシステムバスを介して接続されたＣＰＵと、前記バス制御装置のメモリインターフェースに接続されたローカルメモリとを有することを特徴とする。
【００２２】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかるバス制御装置及び情報処理システムについて、図１〜図２を参照しながら説明する。最初に、本実施の形態１にかかるバス制御装置及び情報処理システムの構成について図１を用いて説明する。図１は、本発明の実施の形態１にかかるバス制御装置及び情報処理システムを示す構成図である。
【００２３】
図１に示すように、本実施の形態１のバス制御装置１は、外部インターフェース２と、内部ユニット３と、メモリインターフェース４と、内部バス７とを有している。また、本実施の形態１にかかる情報処理システムは、外部インターフェース２を外部のシステムバス１３を介して外部の装置であるＣＰＵ１１に接続し、メモリインターフェース４を外部のローカルメモリ１２に直接接続することによって構成されている。
【００２４】
内部バス７は、外部インターフェース２とメモリインターフェース４との間、及び各内部ユニット３とメモリインターフェース４との間を接続するバスである。内部バス７は、ＣＰＵ１１及び内部ユニット３がローカルメモリ１２にアクセスするのに使用される。
【００２５】
内部ユニット３は、情報処理システムの用途に合わせて種々の処理を行なう。例えば、情報処理システムが、カーナビゲーションシステムに使用される場合では、内部ユニット３としては、地図の描画を行ないその結果をローカルメモリに格納する描画ユニット、ローカルメモリに格納された画像を外部の表示装置に出力する画像表示ユニット、及び外部の映像入力装置からビデオ入力信号を取り込みローカルメモリに格納するビデオ入力ユニット等が挙げられる。また、この場合、ＣＰＵ１１とローカルメモリ１２との間で転送されるデータとしては、ＣＰＵ１１が情報処理システムを制御するための命令や、情報処理システムがローカルメモリに格納した画像データ等が挙げられる。なお、本実施の形態１では、内部ユニット３は複数個設けられているが、本発明はこれに限定されず、単一であっても良い。
【００２６】
本実施の形態１では、メモリインターフェース４は、バスアービタ５と優先区間管理部６とを有している。バスアービタ５は、外部インターフェース２及び内部ユニット３による内部バス７の使用要求に対して調停を行なう。
【００２７】
外部インターフェース２による使用要求は、外部インターフェース２からメモリインターフェース４に送信されているバス要求信号９ｂを、ＣＰＵ１１がローカルメモリ１２に対してアクセスを行なう際にアサートすることによって行なわれている。また、内部ユニット３による使用要求は、内部ユニット３からメモリインターフェース４に送信されているバス要求信号９ａを、内部ユニット３がローカルメモリ１２にアクセスを行なう際にアサートすることによって行なわれている。
【００２８】
調停の結果、外部インターフェース２に内部バス７の使用を認める場合は、バスアービタ５は、外部インターフェース２に送信しているバス許可信号１０ｂをアサートする。一方、また、内部ユニット３による使用を認める場合は、メモリインターフェース４から内部ユニット３に送信されているバス許可信号１０ａをアサートする。
【００２９】
優先区間管理部６は、バスアービタ５によって行なわれた調停の結果に基づいて内部バス７の使用状況を監視する。優先区間管理部６による監視は、常時行なうこともできるし、一定時間毎に行なうこともできる。優先区間管理部６は、監視の結果、いずれの内部ユニット３も内部バス７を使用していないと判断した場合は、バスアービタ５及び外部インターフェース２に対して、外部インターフェース２のみに内部バス７の使用を許可する旨を通知して、外部インターフェース２のみが内部バス７を使用できる区間（優先区間）を設定する。
【００３０】
具体的には、優先区間管理部６は、いずれの内部ユニット３も内部バス７を使用していないと判断した場合は、バスアービタ５及び外部インターフェース２に送信している優先区間通知信号８をアサートさせることによって、優先区間を設定する。つまり、優先区間通知信号８のアサートが継続されている間が、優先区間となる。
【００３１】
優先区間通知信号８がアサートされている間は、バスアービタ５は、外部インターフェース２のみに内部バス７の使用を認め、内部ユニット３による内部バス７の使用を制限する。具体的には、バスアービタ５は、外部インターフェース２に出力しているバス許可信号１０ｂをアサートさせ、内部ユニットに出力しているバス許可信号１０ｂをネゲートする。
【００３２】
優先区間は、外部インターフェース２からの使用要求が終了した後、即ち、バス要求信号９ｂがネゲートされた後、優先区間通知信号８をネゲートすることによって終了する。
【００３３】
また、外部インターフェース２は、優先区間が設定されると、例えば割り込み信号１４によって、ＣＰＵ１１に対して、内部バス７に優先区間が設定されたことを通知する。なお、本実施の形態１では、内部バス７とは別に、優先区間通知信号８を外部インターフェース２に送信するための配線が設けられている。この配線は外部インターフェース２とメモリインターフェース４とを直接接続している。
【００３４】
次に、本実施の形態１にかかるバス制御装置の動作について図２を用いて説明する。図２は、本発明の実施の形態１にかかるバス制御装置の動作の一例を示すタイミングチャートである。図２において、信号は全てローアクティブ、即ちローレベルのとき真であるものとする。
【００３５】
図２に示すように、タイミングＴ０〜Ｔ６で、バスアービタ５は外部インターフェース２及び内部ユニット３の使用要求に対して通常の調停を行なう。タイミングＴ０〜Ｔ６は通常区間である。
【００３６】
タイミングＴ６で、優先区間管理部６は、外部インターフェース２とバスアービタ５に対して優先区間通知信号８をアサートすることによって、優先区間を開始することを通知する。優先区間通知信号８を受信した外部インターフェース２は、ＣＰＵ１１に対して割り込み信号１４を出力して、優先区間が開始されることを通知する。
【００３７】
タイミングＴ７で、ＣＰＵ１１からのアクセスを受けた外部インターフェース２は、バスアービタ５に対してバス要求信号９ｂをアサートすることによって、外部インターフェース２が内部バス７を使用することを要求する。
【００３８】
一方、内部ユニット３は、タイミングＴ６で既にバスアービタ５に対してバス要求信号９ａをアサートすることによって、内部ユニット３が内部バス７を使用することを要求している。しかし、タイミングＴ６で、優先区間管理部６から優先区間通知信号８がアサートされているため、バスアービタ５は内部ユニット３からの要求を無視する。
【００３９】
タイミングＴ８で、バスアービタ５は、外部インターフェース２に対してバス許可信号１０ｂをアサートすることによって、外部インターフェース２が内部バス７を使用することを許可する。これにより外部インターフェース２は内部バス７を使用してデータの転送を行なう。
【００４０】
データの転送が終了すると、タイミングＴ１０で、外部インターフェース２は、バスアービタ５に対してバス要求信号９ｂをネゲートする。バス要求信号９ｂのネゲートにより、外部インターフェース２による使用要求が終了したと判断したバスアービタ５は、タイミングＴ１１で、外部インターフェース２に対してバス許可信号１０ｂをネゲートする。
【００４１】
バス許可信号１０ｂのネゲートを確認した優先区間管理部６は、タイミングＴ１２で、外部インターフェース２とバスアービタ５に対して優先区間通知信号８をネゲートすることによって、優先区間が終了することを通知する。通知を受けた外部インターフェース２は、ＣＰＵ１１に対して割り込み信号１４を出力することによって、優先区間が終了することを通知する。
【００４２】
タイミングＴ１２〜Ｔ１７で、通常区間に戻り、バスアービタ５は、タイミングＴ１〜Ｔ５と同様に、外部インターフェース２及び内部ユニット３の使用要求に対して通常の調停を行なう。
【００４３】
以上の構成により、本実施の形態１にかかるバス制御装置及び情報処理システムを用いれば、優先区間管理部６が優先区間を設定している間、バスアービタ５は外部インターフェース２に対してのみ内部バス７の使用を許可することができる。このため、ＣＰＵ１１は、ローカルメモリ１２へのアクセスを少ない待ち時間で行なうことができので、システム全体のパフォーマンスの向上を図ることができる。
【００４４】
（実施の形態２）
次に本発明の実施の形態２にかかるバス制御装置及び情報処理システムについて、図３〜図４を参照しながら説明する。最初に、本実施の形態２にかかるバス制御装置及び情報処理システムの構成について図３を用いて説明する。図３は、本発明の実施の形態２にかかるバス制御装置及び情報処理システムを示す構成図である。
【００４５】
図３に示すように、本実施の形態２のバス制御装置及び情報処理システムは、メモリインターフェース２２の構成及び機能が異なる以外は、実施の形態１のバス制御装置及び情報処理システムと同様である。本実施の形態２では、メモリインターフェース２２は、バスアービタ５及び優先区間管理部２３に加えて、優先区間設定レジスタ２４を備えている。バスアービタ５は実施の形態１と同様のものである。
【００４６】
本実施の形態２では、ＣＰＵ１１によって優先区間の長さが設定され、設定された優先区間の長さを特定する情報が優先区間設定レジスタ２４に格納される。優先区間管理部２３は、優先区間設定レジスタ２４に格納された情報に基づいて、優先区間を設定する。
【００４７】
ＣＰＵ１１による優先区間の長さの設定は、例えば、アクセスの回数やデータ量等によって行なわれる。具体的には、アクセスの回数によって優先区間の長さを設定する場合は、ＣＰＵ１１は、優先区間中に認める外部インターフェース２によるアクセス回数を設定し、設定したアクセス回数を優先区間設定レジスタ２４に格納させる。この場合は、優先区間中に、設定された回数のアクセスが外部インターフェース２によって行なわれ、最後のアクセスが終了したときに優先区間が終了する。
【００４８】
また、データ量によって優先区間の長さを設定する場合は、ＣＰＵ１１は、優先区間中に外部インターフェース２とメモリインターフェース２２との間で転送されるデータ量を設定し、設定したデータ量を優先区間設定レジスタ２４に格納させる。この場合は、優先区間中に、外部インターフェース２とメモリインターフェース２２との間で設定されたデータ量の転送が行われ、最後のデータの転送が終了したときに優先区間が終了する。
【００４９】
次に、本実施の形態２にかかるバス制御装置の動作について図４を用いて説明する。図４は、本発明の実施の形態２にかかるバス制御装置の動作の一例を示すタイミングチャートである。図４において、信号は全てローアクティブであるものとする。また、図４は、ＣＰＵによる優先区間の長さがアクセスの回数によって設定されている場合を示しており、設定されたアクセスの回数は２回である。
【００５０】
図４に示すようにタイミングＴ０〜Ｔ４で、バスアービタ５は、外部インターフェース２及び内部ユニット３の使用要求に対して通常の調停を行なう。タイミングＴ０〜Ｔ４は通常区間である。
【００５１】
タイミングＴ４で、優先区間管理部２３は、外部インターフェース２とバスアービタ５に対して優先区間通知信号８をアサートすることによって、ＣＰＵ優先区間を開始することを通知する。外部インターフェース２は、ＣＰＵ１１に対して割り込み信号１４を出力して、優先区間が開始されることを通知する。
【００５２】
タイミングＴ５で、ＣＰＵ１１からのアクセスを受けた外部インターフェース２は、バスアービタ５に対してバス要求信号９ｂをアサートすることによって、外部インターフェース２が内部バス７を使用することを要求する。
【００５３】
一方、内部ユニット３は、タイミングＴ４で既にバスアービタ５に対してバス要求信号９ａをアサートすることによって、内部ユニット３が内部バス７を使用することを要求している。しかし、タイミングＴ４で、優先区間管理部２３から優先区間通知信号８がアサートされているため、バスアービタ５は内部ユニット３からの要求を無視する。
【００５４】
タイミングＴ６で、バスアービタ５は、外部インターフェース２に対してバス許可信号１０ｂをアサートすることによって、外部インターフェース２が内部バス７を使用することを許可する。これにより外部インターフェース２は内部バス７を使用してデータの転送を行なう。
【００５５】
データの転送が終了すると、タイミングＴ７で、外部インターフェース２は、バスアービタ５に対してバス要求信号９ｂをネゲートする。バス要求信号９ｂのネゲートにより、外部インターフェース２による使用要求が終了したと判断したバスアービタ５は、タイミングＴ８で、外部インターフェース２に対してバス許可信号１０ｂをネゲートする。
【００５６】
なお、実施の形態１では、バスアービタ５が外部インターフェース２に対してバス許可信号１０ｂをネゲートした後、優先区間も終了されていたが、本実施の形態２では、アクセス回数を２回として優先区間が設定されているため、まだ優先区間は終了されていない。
【００５７】
タイミングＴ９で、ＣＰＵ１１からの二度目のアクセスを受けた外部インターフェース２は、バスアービタ５に対して二度目のバス要求信号９ｂをアサートすることによって、外部インターフェース２が内部バス７を使用することを要求する。
【００５８】
タイミングＴ１０で、バスアービタ５は、外部インターフェース２に対して二度目のバス許可信号１０ｂをアサートすることによって、外部インターフェース２が内部バス７を使用することを許可する。これにより外部インターフェース２は内部バス７を使用して二度目のデータの転送を行なう。
【００５９】
二度目のデータの転送が終了すると、タイミングＴ１１で、外部インターフェース２は、バスアービタ５に対してバス要求信号９をネゲートする。バス要求信号９ｂのネゲートにより、外部インターフェース２による二度目の使用要求が終了したと判断したバスアービタ５は、タイミングＴ１２で、外部インターフェース２に対してバス許可信号１０ｂをネゲートする。
【００６０】
外部インターフェース２が内部バス７に対して一連のアクセスを２回完了したため、タイミングＴ１３で、優先区間管理部２３は、外部インターフェース２とバスアービタ５に対して優先区間通知信号８をネゲートすることによって、優先区間を終了することを通知する。通知を受けた外部インターフェース２は、ＣＰＵ１１に対して割り込み信号１４を出力することによって、ＣＰＵ優先区間を終了することを通知する。
【００６１】
タイミングＴ１３〜Ｔ１７で、通常区間に戻り、バスアービタ５は、タイミングＴ１〜Ｔ３と同様に、外部インターフェース２及び内部ユニット３の使用要求に対して通常の調停を行なう。
【００６２】
以上の構成により、本実施の形態２にかかるバス制御装置及び情報処理システムを用いた場合も、実施の形態１と同様の効果を得ることができる。また、本実施の形態２では、ＣＰＵ１１が優先区間の長さを自由に設定できるため、ＣＰＵ１１とローカルメモリ１２との間で転送されるデータの転送量に応じて、優先区間の長さを設定でき、バス制御装置の汎用性を高めることができる。
【００６３】
例えば、ＣＰＵ１１が、情報処理システムによってローカルメモリに格納された大容量の画像データを、ローカルメモリから読み出して画像処理を行なうような場合、ＣＰＵ優先区間を長く設定することによって画像処理が遅延するのを抑制することができる。
【００６４】
（実施の形態３）
次に本発明の実施の形態３にかかるバス制御装置及び情報処理システムについて、図５〜図６を参照しながら説明する。最初に、本実施の形態３にかかるバス制御装置及び情報処理システムの構成について図５を用いて説明する。図５は、本発明の実施の形態３にかかるバス制御装置及び情報処理システムを示す構成図である。
【００６５】
図５に示すように、本実施の形態３のバス制御装置及び情報処理システムは、内部ユニット３２及びメモリインターフェース３３の構成及び機能が、実施の形態１のバス制御装置及び情報処理システムと異なっている。本実施の形態３では、優先区間中において、予め定められたデータ量の転送について内部ユニット３２による内部バス７の使用が認められる。それ以外の点では、実施の形態１と同様である。なお、本明細書でいう「データ量」とは、ワード数等によって特定されるデータの大きさをいう。
【００６６】
具体的には、本実施の形態３においては、メモリインターフェース３３は、バスアービタ３４及び優先区間管理部６に加えて、許容データ量設定レジスタ３５を備えている。許容データ量設定レジスタ３５には、優先区間中において内部ユニット３２による転送が許容されるデータ量を特定する情報が格納される。優先区間管理部６は実施の形態１と同様のものである。
【００６７】
また、本実施の形態３では、優先区間中において内部ユニット３２による転送が許容されるデータ量は、ＣＰＵ１１によって設定されている。ＣＰＵ１１が設定した許容データ量は、許容データ量設定レジスタ３５に格納される。
【００６８】
内部ユニット３２は、バスアービタ３４に対して内部バス７の使用を要求する際に、転送を予定しているデータ量を通知する。具体的には、内部ユニット３２は、バス要求信号９ａをアサートさせると同時に、データ量通知信号３６をバスアービタ３４に出力して、転送を予定しているデータ量を通知する。
【００６９】
バスアービタ３４は、優先区間中に、内部ユニット３２から内部バス７の使用要求と転送を予定しているデータ量の通知とを受けた場合は、許容データ量設定レジスタ３５に格納されているデータ量と、通知を受けたデータ量との比較を行なう。比較の結果、内部ユニット３２が転送を予定しているデータ量が、許容データ量設定レジスタ３５に格納されたデータ量以下であるならば、バスアービタ３４は、優先区間中における内部ユニット３２による内部バス７の使用を認める。
【００７０】
なお、本実施の形態３においても、バスアービ３４タは、実施の形態１と同様に、外部インターフェース２及び内部ユニット３２による内部バス７の使用要求に対して調停を行なう。
【００７１】
次に、本実施の形態３にかかるバス制御装置の動作について図６を用いて説明する。図６は、本発明の実施の形態３にかかるバス制御装置の動作の一例を示すタイミングチャートである。図６において、信号は全てローアクティブであるものとする。また、図６において、バスアービタ３４が転送を許容するデータ量は２ワードである。ただし、内部バス７を介して、一度に転送されるデータの最小単位を１ワードとする。バスアービタ３４は、データ量が２ワード以下の場合は、内部ユニット３２に対して内部バス７の使用を許可する。
【００７２】
図６に示すように、タイミングＴ１で、優先区間管理部６は、外部インターフェース２とバスアービタ３４に対して優先区間通知信号８をアサートすることによって、優先区間を開始することを通知する。優先区間通知信号８を受信した外部インターフェース２は、ＣＰＵ１１に対して割り込み信号１４を出力して、優先区間が開始されることを通知する。
【００７３】
タイミングＴ２で、ＣＰＵ１１からのアクセスを受けた外部インターフェース２は、バスアービタ３４に対してバス要求信号９ｂをアサートすることによって、外部インターフェース２が内部バス７を使用することを要求する。
【００７４】
更に、タイミングＴ３で、バスアービタ３４は、外部インターフェース２に対してバス許可信号１０ｂをアサートすることによって、外部インターフェース２が内部バス７を使用することを許可する。これにより外部インターフェース２は内部バス７を使用してデータの転送を行なう。
【００７５】
データの転送が終了すると、タイミングＴ６で、外部インターフェース２は、バスアービタ３４に対してバス要求信号９ｂをネゲートする。バス要求信号９ｂのネゲートにより、外部インターフェース２による使用要求が終了したと判断したバスアービタ３４は、タイミングＴ７で、外部インターフェース２に対してバス許可信号１０ｂをネゲートする。
【００７６】
また、タイミングＴ４で、内部ユニット３２は、バス要求信号９ａをアサートすると同時に、データ量が２ワードであることを示す転送データ量通知信号３６を送信している。
【００７７】
このため、バスアービタ３４は、バス許可信号１０ｂをネゲートすると同時に、内部ユニット３２に対してバス許可信号１０ｂをアサートする。これにより、データ量が２ワードであることを示す転送データ量通知信号３６を送信した内部ユニット３２に対して、内部バス７の使用が許可される。
【００７８】
データの転送が終了し、内部ユニット３２がタイミングＴ８で、バスアービタ３４に対してバス要求信号９ａをネゲートすると、バスアービタ３４は、タイミングＴ９で、内部ユニット３２に対してバス許可信号１０ａをネゲートする。
【００７９】
タイミングＴ１２で、ＣＰＵ１１からのアクセスを受けた外部インターフェース２は、バスアービタ５に対して、再度バス要求信号９ｂをアサートすることによって、外部インターフェース２が内部バス７を使用することを要求する。
【００８０】
更に、タイミングＴ１３で、バスアービタ３４は、外部インターフェース２に対してバス許可信号１０ｂをアサートすることによって、外部インターフェース２が内部バス７を再度使用することを許可する。
【００８１】
データの転送が終了すると、タイミングＴ１４で、外部インターフェース２は、バスアービタ３４に対してバス要求信号９ｂをネゲートする。続いて、タイミングＴ１５で、バスアービタ３４は、外部インターフェース２に対してバス許可信号１０ｂをネゲートする。
【００８２】
一方、内部ユニット３２は、タイミングＴ１０で、再度、バスアービタ５に対してバス要求信号９ａをアサートすることによって、内部バス７を使用することを要求しているが、転送を予定しているデータ量は５ワードである。このため、バスアービタ３４は、内部ユニット３２からの要求を無視している。
【００８３】
タイミングＴ１６で、優先区間管理部６は、外部インターフェース２とバスアービタ３４に対して優先区間通知信号８をネゲートすることによって、優先区間が終了することを通知する。通知を受けた外部インターフェース２は、ＣＰＵ１１に対して割り込み信号１４を出力することによって、優先区間が終了することを通知する。この後、通常区間に戻り、バスアービタ３４は、外部インターフェース２及び内部ユニット３２の使用要求に対して通常の調停を行なう。
【００８４】
以上のような構成により、本実施の形態３にかかるバス制御装置及び情報処理システムを用いた場合は、優先区間中においても内部ユニット３２からローカルメモリ１２へのアクセスが可能になる。また、優先区間中において、内部ユニット３２からローカルメモリ１２へと転送できるデータ量は制限されている。このため、ＣＰＵ１１からローカルメモリ１２へのアクセスの待ち時間を少なくしつつ、内部ユニット３２による処理も進めることができるので、システム全体のパフォーマンスの向上を図ることができる。
【００８５】
（実施の形態４）
次に本発明の実施の形態４にかかるバス制御装置及び情報処理システムについて、図７を参照しながら説明する。図７は、本発明の実施の形態４にかかるバス制御装置及び情報処理システムを示す構成図である。
【００８６】
図７に示すように、本実施の形態４のバス制御装置及び情報処理システムは、メモリインターフェース４２の構成及び機能が異なる以外は、実施の形態１のバス制御装置及び情報処理システムと同様である。本実施の形態４では、メモリインターフェース４２は、バスアービタ５及び優先区間管理部４３に加えて、優先区間頻度設定レジスタ４４を備えている。バスアービタ５は実施の形態１と同様のものである。
【００８７】
優先区間頻度設定レジスタ４４には、優先区間管理部４３がバスアービタ５によって行なわれた調停の結果を確認する頻度が設定されており、優先区間管理部４３は、設定された頻度で調停結果を確認することによって、内部バス７の使用状況を監視する。また、優先区間管理部４３が調停結果を確認する頻度は、本実施の形態４では、ＣＰＵ１１によって、ＣＰＵ１１のローカルメモリ１２へのアクセス頻度に応じて設定される。
【００８８】
確認の結果、いずれの内部ユニット３も内部バス７を使用していなければ、優先区間管理部４３は、実施の形態１と同様に、優先区間通知信号８をアサートさせて優先区間を設定する。
【００８９】
このため、本実施の形態４では、ＣＰＵ１１によるローカルメモリ１２へのアクセス頻度に応じて、優先区間を設定することができる。よって、例えば、描画コマンドのような頻繁に更新される必要のあるデータを、ＣＰＵ１１がローカルメモリ１２との間で転送する場合には、調停の結果を確認する頻度を高くして、ＣＰＵ１１における処理速度の低下を抑制することができる。このことから、本実施の形態４によれば、汎用性の高いバス制御装置を得ることができると言える。
【００９０】
なお、本実施の形態４でいう頻度としては、時間が挙げられる。優先区間管理部４３は、優先区間頻度設定レジスタ４４に設定された時間毎に調停結果を監視する。
【００９１】
（実施の形態５）
次に本発明の実施の形態５にかかるバス制御装置及び情報処理システムについて、図８〜図９を参照しながら説明する。最初に、本実施の形態５にかかるバス制御装置及び情報処理システムの構成について図８を用いて説明する。図８は、本発明の実施の形態５にかかるバス制御装置及び情報処理システムを示す構成図である。
【００９２】
図８に示すように、本実施の形態５においても、バス制御装置は、実施の形態１と同様に、外部インターフェース２と、内部ユニット５２及び５３と、メモリインターフェース５６と、内部バス７とを有している。また、本実施の形態５にかかる情報処理システムも、外部インターフェース２を外部のシステムバス１３を介して外部の装置であるＣＰＵ１１に接続し、メモリインターフェース５６を外部のローカルメモリ１２に直接接続することによって構成されている。
【００９３】
但し、本実施の形態５においては、内部ユニット５３は、実施の形態１で示した内部ユニットと同様の内部ユニット５２と異なり、内部バス７を介してメモリインターフェース５６に転送するデータを分割して転送する機能を有している。
【００９４】
また、内部ユニット５３は、分割転送通知部５４を備えている。分割転送通知部５４は、分割されたデータを内部バス７によって転送する場合に、分割された全てのデータの転送を終了するまでの間、メモリインターフェース５６に対して、分割されたデータが転送中であることを通知する。
【００９５】
分割されたデータが転送中である旨の通知は、本実施の形態５では、分割転送通知部５４からメモリインターフェース５６に送信する分割転送通知信号５５をアサートすることによって行なわれている。また、内部ユニット５３による使用要求は、内部ユニット５３からメモリインターフェース５６に送信されているバス要求信号９ｃをアサートすることによって行なわれている。
【００９６】
なお、内部ユニット５２及び外部インターフェース２による使用要求は、実施の形態１と同様に行なわれている。また、以下の説明においては、内部ユニット５３は、内部ユニット５２と区別するため、「特定内部ユニット」５３と呼ぶ。
【００９７】
メモリインターフェース５６は、実施の形態１と同様に、外部インターフェース２、内部ユニット５２、及び特定内部ユニット５３による内部バス７の使用要求に対して調停を行なうバスアービタ５７を有している。但し、本実施の形態５では、バスアービタ５７は、分割された全てのデータの転送を終了するまでの間、即ち、分割転送通知信号５５がアサートされている間、外部インターフェース２及び特定内部ユニット５３に対してのみ内部バス７の使用を許可し、内部ユニット５２に対しては内部バス７の使用を制限する。
【００９８】
なお、バスアービタ５７は、特定内部ユニット５３による使用を認める場合は、メモリインターフェース５６から特定内部ユニット５３に送信されているバス許可信号１０ｃをアサートする。内部ユニット５２及び外部インターフェース２による使用を認める場合は、実施の形態１と同様である。
【００９９】
次に、本実施の形態５にかかるバス制御装置の動作について図９を用いて説明する。図９は、本発明の実施の形態５にかかるバス制御装置の動作の一例を示すタイミングチャートである。図９において、信号は全てローアクティブであるものとする。また、図９では、特定内部ユニット５３は、内部バス７を介してメモリインターフェース５６に転送するデータを二つに分割する。
【０１００】
図９に示すように、タイミングＴ０〜Ｔ２で、バスアービタ５７は通常の調停を行なう。タイミングＴ０〜Ｔ２は通常区間である。タイミングＴ１で、特定内部ユニット５３は、バスアービタ５７に対してバス要求信号９ｃをアサートする。
【０１０１】
特定内部ユニット５３からのバス要求信号９ｃがアサートされると、タイミングＴ２で、バスアービタ５７は特定内部ユニット５３に対してバス許可信号１０ｃをアサートして、特定内部ユニット５３にデータ転送を許可する。同時にタイミングＴ２において、分割転送通知部５４は、分割転送通知信号５５をアサートする。
【０１０２】
特定内部ユニット５３は、図９の例では転送するデータを２つに分割して転送するため、タイミングＴ４でバス要求信号９ｃをネゲートし、タイミングＴ５で内部バス７を開放する。特定内部ユニット５３が内部バス７を開放すると、バスアービタ５７は、タイミングＴ５で、調停を行なう。
【０１０３】
この時、分割転送通知信号５５がアサートされているため、バスアービタ５７は、内部ユニット５２からのバス要求信号９ａによる使用要求を無視する。一方、バスアービタ５７は、外部インターフェース２からのバス要求信号９ｂによる使用要求を受け入れ、タイミングＴ６で、外部インターフェース２へのバス許可信号１０ｂをアサートする。
【０１０４】
データの転送が終了した外部インターフェース２は、タイミングＴ８で、バス要求信号９ｂをネゲートする。バス要求信号９ｂがネゲートされると、バスアービタ５７は、タイミングＴ９で、外部インターフェース２へのバス許可信号１０ｂをネゲートして、内部バス７を開放する。
【０１０５】
外部インターフェース２が内部バス７を開放すると、バスアービタ５７は、タイミングＴ１０で、調停を行なう。この場合も、未だ分割転送通知信号５５がアサートされているため、内部ユニット５２からのバス要求信号９ａによる使用要求を無視する。一方、タイミングＴ８で、特定内部ユニット５３からバス要求信号９ｃがアサートされているため、特定内部ユニット５３からの使用要求を受け入れ、タイミングＴ１０でバス許可信号１０ｃをアサートする。
【０１０６】
タイミングＴ１３において、特定内部ユニット５３による全ての分割されたデータの転送が終了するため、特定内部ユニット５３は、バス要求信号９ｃをネゲートする。同時にタイミングＴ１３において、分割転送通知部５４は、分割転送通知信号５５をネゲートする。この後、タイミングＴ１３〜Ｔ１８で、バスアービタ５７は通常の調停を行なう。
【０１０７】
以上のような構成により、本実施の形態５にかかるバス制御装置及び情報処理システムでは、分割転送通知信号５５がアサートされている間、バスアービタ５７によって、内部ユニット５２による内部バス７の使用を制限することができる。このため、本実施の形態５においても、実施の形態１と同様に、ＣＰＵ１１がローカルメモリ１２にアクセスする場合の待ち時間を少なくすることができる。
【０１０８】
例えば、特定内部ユニット５３が、ローカルメモリ１２上の画像データを外部の表示装置に転送して画像を表示させる画像表示ユニットである場合では、特定内部ユニット５３とローカルメモリ１２との間のデータ転送が外部の表示装置に依存する所望の期間内に完了する必要がある。この場合、本実施の形態５によれば、ＣＰＵ１１がローカルメモリ１２との間で転送するデータ量によっては、上記所望の期間内に特定内部ユニット５３とローカルメモリ１２との間のデータ転送が完了でき得るため、システム全体のパフォーマンスの向上を図ることができる。
【０１０９】
（実施の形態６）
次に本発明の実施の形態６にかかるバス制御装置及び情報処理システムについて、図１０を参照しながら説明する。図１０は、本発明の実施の形態６にかかるバス制御装置及び情報処理システムを示す構成図である。
【０１１０】
本実施の形態６にかかるバス制御装置及び情報処理システムにおいては、分割転送通知部５４を備えた特定内部ユニット６２が、更に、分割数設定レジスタ６３を備えている。これ以外の点では、実施の形態５と同様である。
【０１１１】
分割数設定レジスタ６３には、転送するデータの分割数を設定するための情報が格納されている。特定内部ユニット６２は、分割数設定レジスタ６３に格納された情報に基づいて、転送するデータを分割し、分割されたデータ毎にバス要求信号９ｃをアサートして内部バス７の使用要求を行なう。
【０１１２】
本実施の形態６において、分割数設定レジスタ６３に格納される情報としては、例えば、一度の内部バス７へのアクセスにおいて転送が許容されるデータ量や、特定内部ユニット６２がメモリインターフェース５６にアクセスできる回数（アクセス数）等が挙げられる。
【０１１３】
前者の場合、特定内部ユニット６２は、分割後の各データが許容されるデータ量以下となるように分割を行ない、分割の数だけメモリインターフェース５６にアクセスして転送を行なうことになる。また、後者の場合は、データの転送を設定されたアクセス数の回数に分割して行なうことになる。
【０１１４】
以上のような構成により、本実施の形態６にかかるバス制御装置及び情報処理システムでは、ＣＰＵ１１のデータ転送の頻度や、特定の内部ユニット６２又はＣＰＵ１１が転送するデータの重要度に応じて、特定内部ユニット６２がローカルメモリ１２に一度のアクセスで転送するデータ量やアクセス数を自由に設定できる。このため、汎用性の高いバス制御装置を得ることができると言える。
【０１１５】
（実施の形態７）
次に本発明の実施の形態７にかかるバス制御装置及び情報処理システムについて、図１１〜図１２を参照しながら説明する。最初に、本実施の形態７にかかるバス制御装置及び情報処理システムの構成について図１１を用いて説明する。図１１は、本発明の実施の形態７にかかるバス制御装置及び情報処理システムを示す構成図である。
【０１１６】
本実施の形態７にかかるバス制御装置及び情報処理システムは、実施の形態６と同様に、外部インターフェース７２、内部ユニット７３、特定内部ユニット６２、内部バス７、及びメモリインターフェース７４を備えている。
【０１１７】
但し、本実施の形態７では、分割された全てのデータの転送を終了するまでの間において、一定の条件下で内部ユニット７３に対しても使用を認めることができる。このため、外部インターフェース７２、内部ユニット７３、及びメモリインターフェース７４の機能が、実施の形態６と異なっている。特定内部ユニット６２は、実施の形態６と同様のものである。
【０１１８】
具体的には、本実施の形態７においては、外部インターフェース７２及び内部ユニット７３は、メモリインターフェース７４のバスアービタ７５に対して、内部バスの使用を要求すると共に、転送を予定しているデータ量を通知する機能を有している。図１１において、７７ａは内部ユニット７３がデータ量を通知するために出力する転送データ量通知信号であり、７７ｂは外部インターフェース７２がデータ量を通知するために出力する転送データ量通知信号である。
【０１１９】
また、本実施の形態７では、バスアービタ７５は、分割されたデータが転送中であることを通知されている間に、外部インターフェース７２及び内部ユニット７３のうちの一方又は両方から、内部バス７の使用要求と転送を予定しているデータ量の通知とを受けた場合は、予め設定されたデータ量と、転送を予定しているデータ量との比較を行なう。バスアービタ７５は、この比較によって、外部インターフェース７２及び内部ユニット７３の一方又は両方が予め設定されたデータ量以下のデータ量の転送を予定しているかどうかを判定する。
【０１２０】
判定の結果、外部インターフェース７２及び内部ユニット７３の一方又は両方が、予め設定されたデータ量以下のデータ量の転送を予定している場合は、バスアービタ７５は、予め設定されたデータ量以下のデータ量の転送を予定しているものに対して、分割されたデータが転送中であることを通知されている間、内部バス７の使用を認める。
【０１２１】
一方、予め設定されたデータ量を上回るデータ量の転送が予定されている場合は、バスアービタ７５は、予め設定されたデータ量を上回るデータ量を通知したものからの使用要求を無視する。
【０１２２】
また、本実施の形態７では、分割されたデータが転送中であることを通知されている間に、外部インターフェース７２及び内部ユニット７３による転送が認められるデータ量は、ＣＰＵ１１によって設定される。この設定されるデータ量は、外部インターフェース７２と内部ユニット７３とで異なっていても良いし、システム内に複数の内部ユニット７３がある場合には、内部ユニット７３ごとに異なっても良い。更に、メモリインターフェース７４は許容データ量設定レジスタ７６を備えており、ＣＰＵ１１が設定したデータ量を特定する情報は、許容データ量設定レジスタ７６に格納される。
【０１２３】
次に、本実施の形態７にかかるバス制御装置の動作について図１２を用いて説明する。図１２は、本発明の実施の形態７にかかるバス制御装置の動作の一例を示すタイミングチャートである。図１２において、信号は全てローアクティブであるものとする。また、図１２でも、図９の例と同様に、特定内部ユニット６２は、内部バス７を介してメモリインターフェース７４に転送するデータを二つに分割する。
【０１２４】
図１２に示すように、タイミングＴ０〜Ｔ２で、バスアービタ７５は通常の調停を行なう。タイミングＴ０〜Ｔ２は通常区間である。タイミングＴ１で、特定の内部ユニット６２はバスアービタ７５に対してバス要求信号９ｃアサートする。
【０１２５】
特定内部ユニット６２からのバス要求信号９ｃがアサートされると、タイミングＴ２で、バスアービタ７５は特定の内部ユニット６２に対してバス許可信号１０ｃをアサートして、特定内部ユニット６２にデータ転送を許可する。同時にタイミングＴ２において、分割転送通知部５４は分割転送通知信号５５をアサートする。
【０１２６】
特定内部ユニット６２は、図１２の例でも転送するデータを２つに分割して転送するため、タイミングＴ４でバス要求信号９ｃをネゲートし、タイミングＴ５で内部バス７を開放する。特定内部ユニット６２が内部バス７を開放すると、バスアービタ７５は、タイミングＴ５で、外部インターフェース７２及び内部ユニット７３からのバス使用要求に対して調停を行なう。
【０１２７】
但し、この時、分割転送通知信号５５がアサートされている。このため、バスアービタ７５は、外部インターフェース７２及び内部ユニット７３が転送を予定しているデータ量と、許容データ量設定レジスタ７６に格納されているデータ量とを比較し、判定を行なう。判定の結果、転送を予定しているデータ量が許容データ量設定レジスタ７６に格納されているデータ量を上回る使用要求を無視する。
【０１２８】
図１２の例では、タイミングＴ５において、外部インターフェース７２及び内部ユニット７３が転送を予定しているデータ量は、ともに許容データ量設定レジスタ７６に格納されているデータ量以下である。このため、バスアービタ７５は外部インターフェース７２及び内部ユニット７３からのバス使用要求に対して調停を行なう。
【０１２９】
また、この時、バスアービタ７５は、優先順位を決定する。図１２の例では、外部インターフェース７２のバス使用要求の優先度が高いため、バスアービタ７５は、タイミングＴ６で、外部インターフェース７２に対してバス許可信号１０ｂをアサートする。なお、優先順位の決定方法としては、例えば、予め優先順位を定めておく方法や、時間的に優先順位を変化させる方法等が挙げられる。
【０１３０】
データの転送が終了すると、外部インターフェース７２は、タイミングＴ８でバス要求信号９ｂをネゲートする。更に、タイミングＴ９で、バスアービタ７５は内部バス７を解放する。
【０１３１】
タイミングＴ１０において、バスアービタ７５は、バス要求信号９ａをアサートしている内部ユニット７３に対してバス許可信号１０ｂをアサートする。バス許可信号１０ｂがアサートされると、内部ユニット７３はデータの転送を行なう。データの転送が終了すると、内部ユニット７３は、タイミングＴ１１でバス要求信号９ａをネゲートする。バス要求信号９ａがネゲートされると、バスアービタ７５は、タイミングＴ１２で、バス許可信号１０ｂをネゲートして、内部バス７を解放する。
【０１３２】
タイミングＴ１２において、特定内部ユニット６２は、更にバス要求信号９ｃをアサートしているため、バスアービタ７５は、タイミングＴ１３で、特定内部ユニット６２に対するバス許可信号１０ｃをアサートする。
【０１３３】
特定内部ユニット６２は、データ転送を完了すると、タイミングＴ１５で、バス信号９ｃをネゲートする。バス要求信号９ｃがネゲートされると、バスアービタ７５は、タイミングＴ１６で、バス許可信号１０ｃをネゲートして、内部バス７を解放する。
【０１３４】
これと同時にタイミングＴ１６において、分割転送通知部５４は分割転送通知信号５５をネゲートする。タイミングＴ１６からＴ１８で、バスアービタ７５は通常の調停を行なう。
【０１３５】
以上のような構成により、本実施の形態７にかかるバス制御装置及び情報処理システムでは、分割転送通知信号５５がアサートされている間において、一定の条件の下で、内部バス７に接続された全ての構成部分が内部バス７を使用することができるため、システム全体のパフォーマンスの向上を図ることができる。
【０１３６】
また、外部インターフェース７２及び内部ユニット７３が転送できるデータ量は、特定内部ユニット６２のデータ転送の重要度や頻度に応じて自由に設定できるため、バス制御装置の汎用性を高めることができる。
【０１３７】
以上の実施の形態１〜７において、バス制御装置は単一の半導体集積回路によって実現されている。但し、本発明はこれに限定されず、バス制御装置１は、例えば、外部インターフェース、内部ユニット、メモリインターフェースがそれぞれ別の半導体集積回路によって構成され、各半導体集積回路を基板に実装することによって実現されていても良い。
【０１３８】
【発明の効果】
以上のように本発明にかかるバス制御装置及び情報処理システムによれば、ＣＰＵ等の外部装置からのアクセスを優先させることができるため、従来のように余分なメモリを設けることなく、外部装置がローカルメモリにアクセスする際の待ち時間を低減して、システム全体のパフォーマンスの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかるバス制御装置及び情報処理システムを示す構成図である。
【図２】本発明の実施の形態１にかかるバス制御装置の動作の一例を示すタイミングチャートである。
【図３】本発明の実施の形態２にかかるバス制御装置及び情報処理システムを示す構成図である。
【図４】本発明の実施の形態２にかかるバス制御装置の動作の一例を示すタイミングチャートである。
【図５】本発明の実施の形態３にかかるバス制御装置及び情報処理システムを示す構成図である。
【図６】本発明の実施の形態３にかかるバス制御装置の動作の一例を示すタイミングチャートである。
【図７】本発明の実施の形態４にかかるバス制御装置及び情報処理システムを示す構成図である。
【図８】本発明の実施の形態５にかかるバス制御装置及び情報処理システムを示す構成図である。
【図９】本発明の実施の形態５にかかるバス制御装置の動作の一例を示すタイミングチャートである。
【図１０】本発明の実施の形態６にかかるバス制御装置及び情報処理システムを示す構成図である。
【図１１】本発明の実施の形態７にかかるバス制御装置及び情報処理システムを示す構成図である。
【図１２】本発明の実施の形態７にかかるバス制御装置の動作の一例を示すタイミングチャートである。
【図１３】従来のバス制御装置の一例を示す構成図である。
【符号の説明】
１、２１、３１、４１、５１、６１、７１  バス制御装置
２、７２  外部インターフェース
３、５２、７３  内部ユニット
４、２２、３３、４２、５６、７４  メモリインターフェース
５、３４、５７、７５  バスアービタ
６、２３、４３  優先区間管理部
７  内部バス
８  優先区間通知信号
９ａ、９ｂ、９ｃ  バス要求信号
１０ａ、１０ｂ、１０ｃ  バス許可信号
１１  ＣＰＵ
１２  ローカルメモリ
１３  システムバス
１４  割り込み信号
２４  優先区間設定レジスタ
３５、７６  許容データ量設定レジスタ
３６  データ量通知信号
４４  優先区間頻度設定レジスタ
５３、６２  特定内部ユニット
５４  分割転送通知部
５５  分割転送通知信号
６３  分割数設定レジスタ
７７ａ、７７ｂ  転送データ量通知信号
【図１】
2004194014.tif 000003
【図２】
2004194014.tif 000004
【図３】
2004194014.tif 000005
【図４】
2004194014.tif 000006
【図５】
2004194014.tif 000007
【図６】
2004194014.tif 000008
【図７】
2004194014.tif 000009
【図８】
2004194014.tif 000010
【図９】
2004194014.tif 000011
【図１０】
2004194014.tif 000012
【図１１】
2004194014.tif 000013
【図１２】
2004194014.tif 000014
【図１３】
2004194014.tif 000015