(57)【要約】【課題】少ないメモリセル数で効率的かつ安定的にプログラム情報を記憶および読出し可能な薄膜磁性体記憶装置を提供する。【解決手段】各々が情報を構成するプログラムデータを１ビット単位で記憶する複数のプログラムセルを含み、各プログラムセルは、２通りの磁化方向にそれぞれ対応して第１および第２の電気抵抗を有する磁気記憶部を有し、プログラムセル内の磁気記憶部の抵抗値を第３の電気抵抗に非可逆的に固定するドライバ回路と、プログラムセル内の磁気記憶部が第１および第２の電気抵抗のいずれを有しているか、またはプログラムセル内の磁気記憶部が第１または第２の電気抵抗と第３の電気抵抗とのいずれを有しているかを検知可能なセンスドライバ回路とをさらに含む。【選択図】　　　　図６
2004103179.tif 000002
【特許請求の範囲】
【請求項１】
各々が磁気的にデータ記憶を実行する複数のメモリセルが行列状に配置されたメモリアレイを備え、
前記複数のメモリセルに対するデータ読出およびデータ書込の少なくとも一方に用いる情報を記憶するプログラム回路をさらに備え、
前記プログラム回路は、各々が前記情報を構成するプログラムデータを記憶する複数のプログラムセルを含み、
各前記メモリセルおよび各前記プログラムセルは、２通りの磁化方向にそれぞれ対応して第１および第２の電気抵抗を有する磁気記憶部を有し、
前記プログラム回路は、
前記複数のプログラムセルのうちの選択された１つの前記プログラムセル内の前記磁気記憶部の抵抗値を物理的な破壊を伴って第３の電気抵抗に非可逆的に固定するドライバ回路と、
第１のモードにおいて、前記複数のプログラムセルのうちの１つの前記プログラムセル内の前記磁気記憶部が、前記第１および第２の電気抵抗のいずれを有しているかを検知可能であるセンスドライバ回路とをさらに含み、
前記センスドライバ回路は、第２のモードにおいて、前記複数のプログラムセルのうちの１つの前記プログラムセル内の前記磁気記憶部が前記第１または第２の電気抵抗と前記第３の電気抵抗とのいずれを有しているかを検知可能であり、
前記第１の電気抵抗は前記第２の電気抵抗よりも大きく、前記第２の電気抵抗は前記第３の電気抵抗よりも大きい、薄膜磁性体記憶装置。
【請求項２】
前記メモリアレイは、前記複数のメモリセルの所定単位に対応して配置され、欠陥メモリセルを含む前記所定単位を置換する冗長回路をさらに含み、
前記プログラム回路に記憶される前記プログラムデータは、前記欠陥メモリセルを含む前記所定単位を特定する不良アドレスを含み、
前記薄膜磁性体記憶装置は、
入力されたアドレス信号のうちの前記所定単位を選択する少なくとも一部と、前記プログラム回路に記憶された前記不良アドレスとの比較結果に基づいて、前記冗長回路へのアクセスを制御する冗長制御回路をさらに備える、請求項１に記載の薄膜磁性体記憶装置。
【請求項３】
前記プログラム回路は、
各々が、前記複数のプログラムセルの一部ずつと電気的に結合された複数のデータ線をさらに含み、
前記ドライバ回路は、所定モード時、前記複数のプログラムセルのうちの少なくとも１つの前記プログラムセルと電気的に結合された前記複数のデータ線のうちの１本の前記データ線に第１の電圧を印加し、
前記複数のプログラムセルのうちの１つの前記プログラムセル内の前記磁気記憶部の一端が開放状態であり、前記磁気記憶部の他端に印加される第１の電圧は、前記磁気記憶部を物理的に破壊可能なレベルに設定され、
前記ドライバ回路は、前記所定モード時以外において、前記複数のプログラムセルのうちの少なくとも１つの前記プログラムセルに対して磁気的にデータを書込むために、前記複数のデータ線のうちの選択された１本の前記データ線の一端および他端を、前記データに応じて第２および第３の電圧の一方ずつとそれぞれ接続する、請求項１に記載の薄膜磁性体記憶装置。
【請求項４】
前記第１の電圧は前記第２の電圧より大きく、前記第２の電圧は前記第３の電圧より大きい、請求項３に記載の薄膜磁性体記憶装置。
【請求項５】
前記センスドライバ回路は、
前記複数のプログラムセルのうちの選択された前記プログラムセルの電気抵抗と内部ノードに接続された電気抵抗との差を検知するための検出回路と、
前記第１のモードにおいて、前記内部ノードを第１の参照抵抗と接続し、前記第２のモードにおいて、前記内部ノードを第２の参照抵抗と接続するスイッチとを含み、
前記第１の参照抵抗は、前記第１と第２の電気抵抗との中間的な電気抵抗を有し、
前記第２の参照抵抗は、前記第２の電気抵抗と前記第３の電気抵抗との中間的な電気抵抗を有する、請求項１に記載の薄膜磁性体記憶装置。
【請求項６】
各々が磁気的にデータを記憶する複数のメモリセルを含む薄膜磁性体記憶装置における製造方法であって、
ウエハテストの結果に基づいて救済可能か否かを判定する救済判定工程と、
前記救済判定工程後に実行され、前記救済判定工程において救済可能と判定されたデバイスに対して、前記ウエハテストで得られたデバイスを救済するための情報をプログラム回路に非可逆的に記憶させるプログラム固定工程と、
前記プログラム固定工程後に実行されるアセンブリ工程とを備え、
前記プログラム回路は、各々が、前記情報のプログラムに用いられるプログラムデータを磁気的に記憶する複数のプログラムセルを含み、
前記プログラム回路内の各前記プログラムセルは、２通りの方向のいずれかに磁化されることによってデータ記憶を実行する磁気記憶部を有し、
前記プログラム固定工程において、前記プログラムデータが記憶された各前記プログラムセル内の前記磁気記憶部の抵抗値は、物理的な破壊動作を伴ってそれぞれ固定される、薄膜磁性体記憶装置の製造方法。
【請求項７】
各々が磁気的にデータを記憶する複数のメモリセルを含む薄膜磁性体記憶装置における製造方法であって、
ウエハテストの結果に基づいて救済可能か否かを判定する救済判定工程と、
前記救済判定工程において救済可能と判定されたデバイスに対して実行されるアセンブリ工程と、
前記アセンブリ工程後に実行され、前記ウエハテストで得られたデバイスを救済するための情報をプログラム回路に非可逆的に記憶させるプログラム固定工程とを備え、
前記プログラム回路は、各々が、前記情報のプログラムに用いられるプログラムデータを磁気的に記憶する複数のプログラムセルを含み、
前記プログラム回路内の各前記プログラムセルは、２通りの方向のいずれかに磁化されることによってデータ記憶を実行する磁気記憶部を有し、
前記プログラム固定工程において、前記プログラムデータが記憶された各前記プログラムセル内の前記磁気記憶部の抵抗値は、物理的な破壊動作を伴ってそれぞれ固定される、薄膜磁性体記憶装置の製造方法。
【請求項８】
各々が磁気的にデータを記憶する複数のメモリセルを含む薄膜磁性体記憶装置における製造方法であって、
ウエハテスト後に実行され、ウエハテストで得られたデバイスを救済するための第１の情報をプログラム回路に記憶させるプログラム工程と、
前記プログラム工程後に実行されるアセンブリ工程と、
前記アセンブリ工程後に実行され、合格と不合格とを判定する判定工程と、
前記判定工程において不合格と判定された第１のデバイスに対して、デバイスを救済するための第２の情報を求める救済判定解析工程と、
前記判定工程において合格と判定された第２のデバイス内の前記プログラム回路に記憶された前記第１の情報を非可逆的に記憶させるとともに、前記第２の情報を前記第１のデバイス内の前記プログラム回路に非可逆的に記憶させるプログラム固定工程とを備え、
前記プログラム回路は、各々が、前記第１および第２の情報のプログラムに用いられるプログラムデータを磁気的に記憶する複数のプログラムセルを含み、
前記プログラム回路内の各前記プログラムセルは、２通りの方向のいずれかに磁化されることによってデータ記憶を実行する磁気記憶部を有し、
前記プログラム固定工程において、前記プログラムデータが記憶された各前記プログラムセル内の前記磁気記憶部の抵抗値は、物理的な破壊動作を伴ってそれぞれ固定される、薄膜磁性体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は薄膜磁性体記憶装置およびその製造方法に関し、より特定的には、欠陥メモリセルを救済するための冗長構成を備える薄膜磁性体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータ記憶が可能な記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて、不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについての報告がなされている（例えば、非特許文献１〜３参照）。
【０００４】
図１６は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図１６を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと固定電圧（接地電圧Ｖｓｓ）との間に結合される。
【０００６】
ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図１７は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図１７を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
データ読出時においては、リードワード線ＲＷＬの活性化に応じて、アクセストランジスタＡＴＲがターンオンする。これにより、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、センス電流Ｉｓを流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、固定磁化層ＦＬの磁化方向と、自由磁化層ＶＬの磁化方向とが同一（平行）である場合には、両者の磁化方向が反対（反平行）方向である場合に比べてトンネル磁気抵抗素子ＴＭＲは小さくなる。
【００１０】
したがって、自由磁化層ＶＬを記憶データに応じて、上記２種類のいずれかの方向に磁化すれば、センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図１８は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図１８を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁化層ＶＬの磁化方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流によって決定される。
【００１３】
図１９は、ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００１４】
図１９を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ　Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：ＨａｒｄＡｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１５】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行（同一）あるいは反平行（反対）方向に磁化される。以下、本明細書においては、自由磁化層ＶＬの２種類の磁化方向にそれぞれ対応するトンネル磁気抵抗素子ＴＭＲの電気抵抗をＲｍａｘおよびＲｍｉｎ（ただし、Ｒｍａｘ＞Ｒｍｉｎ）でそれぞれ示すこととする。ＭＴＪメモリセルは、このような自由磁化層ＶＬの２種類の磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１６】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１７】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値が下げることができる。
【００１８】
図１９の例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１９】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２０】
一般的に、トンネル磁気抵抗素子ＴＭＲ中のトンネル膜は数ｎｍと薄く、所望のトンネル膜を安定的に破壊する方法が開示されている（例えば、特許文献１参照）。具体的には、トンネル膜を破壊したいＭＴＪメモリセル（以下、「破壊対象メモリセル」とも称する）内のトンネル磁気抵抗素子ＴＭＲ中のトンネル膜を破壊してＭＴＪメモリセルの記憶データを非可逆的に固定して、ＲＯＭ（ｒｅａｄ−ｏｎｌｙ　ｍｅｍｏｒｙ）として使用するというものである。なお、以下、本明細書においては、ＭＴＪメモリセルの記憶データを非可逆的に固定させることを破壊書込とも称する。
【００２１】
【特許文献１】
米国特許第６３２４０９３号明細書
【００２２】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ　Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　ＴｕｎｎｅｌＪｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．２），ｐ．１２８−１２９。
【００２３】
【非特許文献２】
ダーラム（Ｍ．Ｄｕｒｌａｍ）他５名、“磁気トンネル接合素子に基づいた不揮発ランダムアクセスメモリ（Ｎｏｎｖｏｌａｔｉｌｅ　ＲＡＭ　ｂａｓｅｄ　ｏｎ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　Ｅｌｅｍｅｎｔｓ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．３（２０００　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．３），ｐ．１３０−１３１。
【００２４】
【非特許文献３】
ナジ（Ｐｅｔｅｒ　Ｋ．　Ｎａｊｉ）他４名、“２５６ｋｂ、３．０ボルトおよび１トランジスタ１磁気トンネル接合型の不揮発性磁気抵抗性ランダムアクセスメモリ（Ａ　２５６ｋｂ　３．０Ｖ　１Ｔ１ＭＴＪ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　ＲＡＭ）”（米国），２００１年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．６（２００１　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．６），ｐ．１２２−１２３。
【００２５】
【発明が解決しようとする課題】
一般的に、メモリデバイスにおいては、外部に不揮発的に記憶されたプログラム情報に基づいて、データ読出、データ書込等の通常動作が実行される。
【００２６】
代表的には、余分に配置されたスペアメモリセルを用いて欠陥メモリセルを置換救済するための冗長構成の制御に用いられる情報が、プログラム情報として記憶される。冗長構成においては、少なくとも、欠陥メモリセルを特定するための不良アドレスをプログラム情報として記憶することが必要である。
【００２７】
従来のメモリデバイス（例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ−ａｃｃｅｓｓ　ｍｅｍｏｒｙ））では、プログラム情報は、レーザ入力等によるヒューズ素子の切断（ブロー）によってプログラムされる構成がとられていた。
【００２８】
そこで、ＭＲＡＭデバイスにおいても外部にプログラム情報を記憶させるためにヒューズ素子によってプログラムを行なう構成が考えられる。
【００２９】
しかし、欠陥メモリセルを置換救済するためのヒューズ素子の切断によってプログラムされる構成では、レーザブロー専用のトリミング装置等の特別な機器を必要とするので、プログラム処理に費やす時間やコストが大きくなっていた。
【００３０】
また、ヒューズ素子の切断によるプログラム処理は、ウェハ状態で実行されるため、たとえば、ウェハ状態で検出された欠陥メモリセルに対応する不良アドレスをプログラム後、パッケージ封入されて製品化されたメモリデバイスにおいては、その後で出現した不良に対応することが困難であり、歩留りの低下を招いていた。
【００３１】
この発明は、上記問題点を解決するためになされたものであって、この発明の目的は、少ないメモリセル数で効率的かつ安定的にプログラム情報を記憶および読出可能な薄膜磁性体記憶装置を提供することである。
【００３２】
【課題を解決するための手段】
請求項１に記載の薄膜磁性体記憶装置は、各々が磁気的にデータ記憶を実行する複数のメモリセルが行列状に配置されたメモリアレイを備え、複数のメモリセルに対するデータ読出およびデータ書込の少なくとも一方に用いる情報を記憶するプログラム回路をさらに備え、プログラム回路は、各々が情報を構成するプログラムデータを記憶する複数のプログラムセルを含み、各メモリセルおよび各プログラムセルは、２通りの磁化方向にそれぞれ対応して第１および第２の電気抵抗を有する磁気記憶部を有し、プログラム回路は、複数のプログラムセルのうちの選択された１つのプログラムセル内の磁気記憶部の抵抗値を物理的な破壊を伴って第３の電気抵抗に非可逆的に固定するドライバ回路と、第１のモードにおいて、複数のプログラムセルのうちの１つのプログラムセル内の磁気記憶部が、第１および第２の電気抵抗のいずれを有しているかを検知可能であるセンスドライバ回路とをさらに含み、センスドライバ回路は、第２のモードにおいて、複数のプログラムセルのうちの１つのプログラムセル内の磁気記憶部が第１または第２の電気抵抗と第３の電気抵抗とのいずれを有しているかを検知可能であり、第１の電気抵抗は第２の電気抵抗よりも大きく、第２の電気抵抗は第３の電気抵抗よりも大きい。
【００３３】
請求項２に記載の薄膜磁性体記憶装置は、請求項１に記載の薄膜磁性体記憶装置において、メモリアレイは、複数のメモリセルの所定単位に対応して配置され、欠陥メモリセルを含む所定単位を置換する冗長回路をさらに含み、プログラム回路に記憶されるプログラムデータは、欠陥メモリセルを含む所定単位を特定する不良アドレスを含み、薄膜磁性体記憶装置は、入力されたアドレス信号のうちの所定単位を選択する少なくとも一部と、プログラム回路に記憶された不良アドレスとの比較結果に基づいて、冗長回路へのアクセスを制御する冗長制御回路をさらに備える。
【００３４】
請求項３に記載の薄膜磁性体記憶装置は、請求項１に記載の薄膜磁性体記憶装置において、プログラム回路は、各々が、複数のプログラムセルの一部ずつと電気的に結合された複数のデータ線をさらに含み、ドライバ回路は、所定モード時、複数のプログラムセルのうちの少なくとも１つのプログラムセルと電気的に結合された複数のデータ線のうちの１本のデータ線に第１の電圧を印加し、複数のプログラムセルのうちの１つのプログラムセル内の磁気記憶部の一端が開放状態であり、磁気記憶部の他端に印加される第１の電圧は、磁気記憶部を物理的に破壊可能なレベルに設定され、ドライバ回路は、所定モード時以外において、複数のプログラムセルのうちの少なくとも１つのプログラムセルに対して磁気的にデータを書込むために、複数のデータ線のうちの選択された１本のデータ線の一端および他端を、データに応じて第２および第３の電圧の一方ずつとそれぞれ接続する。
【００３５】
請求項４に記載の薄膜磁性体記憶装置は、請求項３に記載の薄膜磁性体記憶装置において、第１の電圧は第２の電圧より大きく、第２の電圧は第３の電圧より大きい。
【００３６】
請求項５に記載の薄膜磁性体記憶装置は、請求項１に記載の薄膜磁性体記憶装置において、センスドライバ回路は、複数のプログラムセルのうちの選択されたプログラムセルの電気抵抗と内部ノードに接続された電気抵抗との差を検知するための検出回路と、第１のモードにおいて、内部ノードを第１の参照抵抗と接続し、第２のモードにおいて、内部ノードを第２の参照抵抗と接続するスイッチとを含み、第１の参照抵抗は、第１と第２の電気抵抗との中間的な電気抵抗を有し、第２の参照抵抗は、第２の電気抵抗と第３の電気抵抗との中間的な電気抵抗を有する。
【００３７】
請求項６に記載の薄膜磁性体記憶装置の製造方法は、各々が磁気的にデータを記憶する複数のメモリセルを含む薄膜磁性体記憶装置における製造方法であって、ウエハテストの結果に基づいて救済可能か否かを判定する救済判定工程と、救済判定工程後に実行され、救済判定工程において救済可能と判定されたデバイスに対して、ウエハテストで得られたデバイスを救済するための情報をプログラム回路に非可逆的に記憶させるプログラム固定工程と、プログラム固定工程後に実行されるアセンブリ工程とを備え、プログラム回路は、各々が、情報のプログラムに用いられるプログラムデータを磁気的に記憶する複数のプログラムセルを含み、プログラム回路内の各プログラムセルは、２通りの方向のいずれかに磁化されることによってデータ記憶を実行する磁気記憶部を有し、プログラム固定工程において、プログラムデータが記憶された各プログラムセル内の磁気記憶部の抵抗値は、物理的な破壊動作を伴ってそれぞれ固定される。
【００３８】
請求項７に記載の薄膜磁性体記憶装置の製造方法は、各々が磁気的にデータを記憶する複数のメモリセルを含む薄膜磁性体記憶装置における製造方法であって、ウエハテストの結果に基づいて救済可能か否かを判定する救済判定工程と、救済判定工程において救済可能と判定されたデバイスに対して実行されるアセンブリ工程と、アセンブリ工程後に実行され、ウエハテストで得られたデバイスを救済するための情報をプログラム回路に非可逆的に記憶させるプログラム固定工程とを備え、プログラム回路は、各々が、情報のプログラムに用いられるプログラムデータを磁気的に記憶する複数のプログラムセルを含み、プログラム回路内の各プログラムセルは、２通りの方向のいずれかに磁化されることによってデータ記憶を実行する磁気記憶部を有し、プログラム固定工程において、プログラムデータが記憶された各プログラムセル内の磁気記憶部の抵抗値は、物理的な破壊動作を伴ってそれぞれ固定される。
【００３９】
請求項８に記載の薄膜磁性体記憶装置の製造方法は、各々が磁気的にデータを記憶する複数のメモリセルを含む薄膜磁性体記憶装置における製造方法であって、　ウエハテスト後に実行され、ウエハテストで得られたデバイスを救済するための第１の情報をプログラム回路に記憶させるプログラム工程と、プログラム工程後に実行されるアセンブリ工程と、アセンブリ工程後に実行され、合格と不合格とを判定する判定工程と、判定工程において不合格と判定された第１のデバイスに対して、デバイスを救済するための第２の情報を求める救済判定解析工程と、判定工程において合格と判定された第２のデバイス内のプログラム回路に記憶された第１の情報を非可逆的に記憶させるとともに、第２の情報を第１のデバイス内のプログラム回路に非可逆的に記憶させるプログラム固定工程とを備え、プログラム回路は、各々が、第１および第２の情報のプログラムに用いられるプログラムデータを磁気的に記憶する複数のプログラムセルを含み、プログラム回路内の各プログラムセルは、２通りの方向のいずれかに磁化されることによってデータ記憶を実行する磁気記憶部を有し、プログラム固定工程において、プログラムデータが記憶された各プログラムセル内の磁気記憶部の抵抗値は、物理的な破壊動作を伴ってそれぞれ固定される。
【００４０】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００４１】
［ＭＲＡＭデバイス内部への情報プログラム方式の検討例］
まず、検討例として、プログラム情報を効率的に記憶するＭＲＡＭデバイスの構成として、複数のＭＴＪメモリセルで構成され、ランダムアクセス可能なデータ記憶アレイとは別の専用アレイに設けられたＭＴＪメモリセルを用いてプログラム情報を記憶するＭＲＡＭデバイスについて説明する。
【００４２】
図１は、検討例として、ＭＲＡＭデバイスのプログラム情報を内部に設けた別のＭＲＡＭに記憶させるための構成図である。
【００４３】
図１を参照して、検討例のＭＲＡＭデバイス１０１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応じてランダムアクセスを実行し、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。ＭＲＡＭデバイス１０１におけるデータ読出動作およびデータ書込動作は、たとえば、外部からのクロック信号ＣＬＫに同期したタイミングで実行される。あるいは、外部からクロック信号ＣＬＫを受けることなく、内部で動作タイミングを定めてもよい。
【００４４】
ＭＲＡＭデバイス１０１は、アドレス信号ＡＤＤの入力を受けるアドレス端子３１と、制御信号ＣＭＤおよびクロック信号ＣＬＫの入力を受ける制御信号端子３２と、メモリアレイ１０とを備える。
【００４５】
メモリアレイ１０は、行列状に配置された複数のＭＴＪメモリセルを有するメモリセルアレイ２０と、制御信号ＣＭＤおよびクロック信号ＣＬＫに応答してメモリアレイ１０の全体動作を制御する制御回路３０と、行デコーダ２４と、列デコーダ２３と、ワード線ドライバ２５と、読出／書込制御回路２１，２２とを含む。
【００４６】
メモリセルアレイ２０の構成については、後ほど詳細に説明するが、アドレス信号ＡＤＤによって各々を指定可能な、行列状に配置された複数の正規のＭＴＪメモリセル（以下、「正規メモリセル」とも称する）と、欠陥が生じた正規メモリセル（以下、「欠陥メモリセル」とも称する）を救済するためのスペアメモリセルとを含む。
【００４７】
正規メモリセルの欠陥救済は、所定の冗長救済区分を単位とした置換によって行なわれる。スペアメモリセルによって、各々が、欠陥メモリセルを含む冗長救済区分を置換するための複数の冗長回路が構成される。一般的に、冗長救済区分は、メモリセル行、メモリセル列あるいはデータＩ／Ｏ線単位に設定される。これらの場合において、各冗長回路は、スペア行、スペア列あるいはスペアＩ／Ｏ線に対応するスペアブロックにそれぞれ相当する。詳細は後程説明するが、本例においては、正規メモリセルの欠陥救済は、メモリセル列単位で実行されるものとする。
【００４８】
ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）に対応して複数のリードワード線ＲＷＬおよびライトワード線ＷＷＬが配置される。また、ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する）に対応してビット線ＢＬおよび／ＢＬが配置される。
【００４９】
行デコーダ２４は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリセルアレイ２０における行選択を実行する。列デコーダ２３は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリセルアレイ２０における列選択を実行する。ワード線ドライバ２５は、行デコーダ２４の行選択結果に基づいて、リードワード線ＲＷＬもしくはライトワード線ＷＷＬを選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込対象に指定されたメモリセル（以下、「選択メモリセル」とも称する）が示される。
【００５０】
ライトワード線ＷＷＬは、メモリセルアレイ２０を挟んでワード線ドライバ２５と反対側の領域２７において、接地電圧Ｖｓｓと結合される。一方、リードワード線ＲＷＬの一端は、領域２７において、電気的に開放状態にある。読出／書込制御回路２１，２２は、データ読出およびデータ書込時において、選択メモリセルに対応する選択メモリセル列（以下、「選択列」とも称する）のビット線ＢＬおよび／ＢＬに対してデータ書込電流およびセンス電流（データ読出電流）を流すために、メモリセルアレイ２０に隣接する領域に配置される回路群を総称したものである。
【００５１】
ＭＲＡＭデバイス１０１は、さらに、データ端子３３と、アドレス端子３４と、メモリアレイ１０ａと、ラッチ回路３６と、冗長制御回路４０と、制御回路３５とを備える。
【００５２】
データ端子３３は、メモリアレイ１０ａとデータの授受を行うための端子である。アドレス端子３４は、アドレス信号ＡＤＤとは独立したアドレス信号ＰＡＤＤの入力をうけ、ロウアドレスＰＲＡおよびコラムアドレスＰＣＡをメモリアレイ１０ａに出力する。
【００５３】
メモリアレイ１０ａは、後ほど詳細に説明するがメモリアレイ１０と同様な構成を有する。また、メモリアレイ１０ａは、データ読出およびデータ書込の少なくとも一方で用いられるプログラム情報を不揮発的に記憶する。すなわち、メモリアレイ１０ａは、プログラム情報を記憶するプログラム回路として動作する。さらに、メモリアレイ１０ａは、プログラムデータ書込時において、アドレス端子３４から入力されるアドレス信号ＰＡＤＤにより指定されたアドレスのメモリセルに、データ端子３３から入力されたプログラム情報を構成するメモリセルアレイ２０内の欠陥メモリセルを特定するための不良アドレス（以下、単に「不良アドレス」とも称する」が記憶される。
【００５４】
また、メモリセルアレイ１０ａは、ＭＲＡＭデバイス１０１の起動初期動作時に、記憶されている不良アドレスをアドレス信号ＰＡＤＤにより読出し、ラッチ回路３６に出力する。
【００５５】
以下、本検討例においては、不良アドレスがプログラム情報としてメモリアレイ１０ａに記憶される構成を代表的に説明する。不良アドレスは、欠陥メモリセルが存在するメモリセル列（以下、「不良コラム」とも称する）を示すコラムアドレスに相当する。
【００５６】
ラッチ回路３６は、メモリアレイ１０ａから入力された不良アドレスを一時的に記憶する。
【００５７】
冗長制御回路４０は、通常動作時において、コラムアドレスＣＡと、ラッチ回路３６に保持される不良アドレスとを比較することによって、データ読出またはデータ書込対象として、不良コラムが選択されたかどうかを判定する。
【００５８】
コラムアドレスＣＡによって不良コラムが選択された場合には、冗長制御回路４０は、列デコーダ２３に対して、スペアメモリセルで構成された冗長回路に対するアクセスを指示するとともに、コラムアドレスＣＡで示されたメモリセル列に対するアクセスの停止を指示する。これにより、コラムアドレスＣＡで示されたメモリセル列に代えて冗長回路を対象として、データ読出またはデータ書込が実行される。
【００５９】
一方、コラムアドレスＣＡが不良アドレスと対応しない場合には、列デコーダ２３によって通常の列選択動作が実行されて、コラムアドレスＣＡで示されたメモリセル列を選択して、データ読出またはデータ書込が実行される。
【００６０】
制御回路３５は、制御信号ＣＭＤにより冗長制御回路を活性化させる。
次に、メモリセルアレイ２０の構成について詳細に説明する。メモリセルアレイ２０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される正規メモリセルＭＣと、ｋ個（ｋ：自然数）の冗長回路ＲＤ１〜ＲＤｋとを有する。本例においては、メモリセル列単位で置換救済が実行されるので、冗長回路ＲＤ１〜ＲＤｋの各々はスペア列に相当する。なお、以下においては、冗長回路ＲＤ１〜ＲＤｋを総称して、冗長回路ＲＤとも称する。
【００６１】
メモリセルアレイ２０全体で見れば、同様の構成を有するＭＴＪメモリセルが、ｎ個のメモリセル行および（ｍ＋ｋ）個のメモリセル列にわたって配置されている。なお、以下においては、正規メモリセルによるメモリセル列を、「正規メモリセル列」とも称し、冗長回路ＲＤ１〜ＲＤｋにそれぞれ対応するスペアメモリセルのメモリセル列を、「スペア列」とも称する。
【００６２】
メモリセル行にそれぞれ対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎが配置される。正規メモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍが配置される。各ビット線対は、２本の相補なビット線から構成される。たとえば、ビット線対ＢＬＰ１は、ビット線ＢＬ１および／ＢＬ１から構成される。
【００６３】
スペアメモリセル列にそれぞれ対応して、スペアビット線対ＳＢＬＰ１〜ＳＢＬＰｋが配置される。各スペアビット線対は、ビット線対と同様に、２本の相補なビット線から構成される。たとえば、スペアビット線対ＳＢＬＰ１は、スペアビット線ＳＢＬ１および／ＳＢＬ１から構成される。
【００６４】
以下においては、ライトワード線、リードワード線、ビット線対、ビット線、スペアビット線対およびスペアビット線のそれぞれを総括的に表現する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬＰ、ＢＬ（／ＢＬ）、ＳＢＬＰおよびＳＢＬ（／ＳＢＬ）をそれぞれ用いて表記することとし、特定のライトワード線、リードワード線，ビット線対、ビット線、スペアビット線対およびスペアビット線を示す場合には、これら符号に添え字を付して、ＷＷＬ１、ＲＷＬ１、ＢＬＰ１、ＢＬ１（／ＢＬ１）、ＳＢＬＰ１およびＳＢＬ１（／ＳＢＬ１）のように表記するものとする。また、信号および信号線の高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称する。
【００６５】
正規メモリセルＭＣおよびスペアメモリセルＳＭＣの各々は、直列に接続された、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部として作用するトンネル磁気抵抗素子ＴＭＲおよびアクセスゲートとして作用するアクセストランジスタＡＴＲを有する。既に説明したように、アクセストランジスタＡＴＲには、半導体基板上に形成された電界効果型トランジスタであるＭＯＳトランジスタが代表的に適用される。トンネル磁気抵抗素子ＴＭＲは、２通りの磁化方向のいずれかに磁化されて、その電気抵抗は、ＲｍｉｎおよびＲｍａｘのいずれか一方に設定される。また、以下においては、両者の電気抵抗差Ｒｍａｘ−ＲｍｉｎをΔＲと表記する。
【００６６】
正規メモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方と接続される。たとえば、第１番目のメモリセル列に属する正規メモリセルについて説明すれば、第１行目の正規メモリセルは、ビット線／ＢＬ１と結合され、第２行目の正規メモリセルはビット線ＢＬ１と結合され、図示しないが以下同様に、正規メモリセルおよびスペアメモリセルの各々は、奇数行において一方のビット線／ＢＬ１〜／ＢＬｍと接続され、偶数行において、他方のビット線ＢＬ１〜ＢＬｍと接続される。同様に、スペアメモリセルＳＭＣは、奇数行においてスペアビット線／ＳＢＬ１〜／ＳＢＬｋと接続され、偶数行において、スペアビット線ＳＢＬ１〜ＳＢＬｋと接続される。
【００６７】
図２は、選択列のビット線ＢＬにデータ書込電流を流すためのライトドライバの構成を示す回路図である。なお、図２はＭＴＪメモリセルへのデータ書込に対応する構成のみを図示したに過ぎない。読出時には、別の構成のライトドライバ（図示せず）によって、全てのビット線ＢＬはフローティング状態にされる。
【００６８】
図２を参照して、読出／書込制御回路２２は、ビット線ＢＬの一端側に対応して設けられたライトドライバ４１ａを有する。読出／書込制御回路２１は、ビット線ＢＬの他端に対応して設けられたライトドライバ４１ｂを有する。なお、図２においては、１本のビット線ＢＬに対応するライトドライバ４１ａおよび４１ｂの配置が示されているが、同様のライトドライバが、各メモリセル列のビット線に対応して設けられている。
【００６９】
ライトドライバ４１ａは、対応するメモリセル列における列選択結果を示すコラム選択信号ＣＳＬおよび書込データＤＩＮを２入力とするＮＡＮＤゲート４３と、対応するビット線ＢＬの一端および電源電圧Ｖｃｃの間に接続されたＰチャネルＭＯＳトランジスタ４４と、対応するビット線ＢＬの一端および接地電圧Ｖｓｓの間に電気的に結合されるＮチャネルＭＯＳトランジスタ４５とを有する。
【００７０】
トランジスタ４４および４５の各々のゲートには、ＮＡＮＤゲート４３の出力が入力される。すなわち、トランジスタ４４および４５は、選択列において書込データＤＩＮのレベルに応じてビット線ＢＬの一端を駆動するインバータとして動作する。
【００７１】
ライトドライバ４１ｂは、対応するメモリセル列における列選択結果を示すコラム選択線ＣＳＬおよび書込データの反転信号／ＤＩＮを２入力とするＮＡＮＤゲート４９と、対応するビット線ＢＬの他端および電源電圧Ｖｃｃの間に接続されたＰチャネルＭＯＳトランジスタ４７と、対応するビット線ＢＬの他端および接地電圧Ｖｓｓの間に電気的に結合されるＮチャネルＭＯＳトランジスタ４８とを有する。
【００７２】
トランジスタ４７および４８各々のゲートには、ＮＡＮＤゲート４９の出力が入力される。すなわち、トランジスタ４７および４８は、選択列において、書込データＤＩＮの反転レベルに応じてビット線ＢＬの他端を駆動するインバータとして動作する。また、ライトドライバ４１ａ，４１ｂの駆動電圧を、接地電圧Ｖｓｓおよび電源電圧Ｖｃｃ以外の電圧とすることもできる。
【００７３】
非選択列において、ＮＡＮＤゲート４３および４９の出力は、各々Ｈレベルに設定される。したがって、非選択列のビット線ＢＬの両端は、接地電圧Ｖｓｓと結合される。これに対して、選択列においては、ＮＡＮＤゲート４３および４９の出力は、書込データＤＩＮのレベルに応じて、ＨレベルおよびＬレベルの一方ずつにそれぞれ設定される。したがって、選択列のビット線ＢＬの両端は、書込データＤＩＮのレベルに応じて、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの一方ずつとそれぞれ接続される。
【００７４】
この結果、選択列のビット線ＢＬには、書込データＤＩＮのレベルに応じて、ライトドライバ４１ａから４１ｂへ向かう方向のデータ書込電流＋Ｉｗおよび、ライトドライバ４１ｂからライトドライバ４１ａへ向かう方向のデータ書込電流−Ｉｗのうちのいずれかが流される。すなわち、選択列のビット線ＢＬを流れるデータ書込電流±Ｉｗは、書込データＤＩＮのレベルに応じて設定される。
【００７５】
対応するライトワード線ＷＷＬおよびビット線ＢＬの両方にデータ書込電流が流されたトンネル磁気抵抗素子ＴＭＲにおいて、データ書込電流±Ｉｗの方向に応じた書込データが、磁気的に書込まれる。
【００７６】
図３は、カレントセンスアンプの構成を示す回路図である。
図３を参照して、読出／書込制御回路２２は、選択列のビット線ＢＬに流れる電流量に応じて、データ出力信号ＤＯＵＴをＨまたはＬレベルに設定するカレントセンスアンプ６０をさらに有する。カレントセンスアンプ６０は、ビット線ＢＬの一端側に対応して設けられる。なお、図３においては、１本のビット線ＢＬに対応するカレントセンスアンプ６０が示されているが、同様のカレントセンスアンプが、各メモリセル列のビット線に対応して設けられている。図３では、一例として選択メモリセルＭＣとセンスアンプ６０とがビット線ＢＬを介して電気的に結合されているとする。なお、選択メモリセルＭＣ内のアクセストランジスタＡＴＲのゲートにはＨレベルの電圧が印加されており、トンネル磁気抵抗素子ＴＭＲは接地電圧Ｖｓｓと電気的に結合されているとする。
【００７７】
カレントセンスアンプ６０は、電源電圧Ｖｃｃとビット線ＢＬとの間に直列に接続されるＰチャネルＭＯＳトランジスタ６５およびＮチャネルＭＯＳトランジスタ６６と、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続されるＰチャネルＭＯＳトランジスタ６１、ＮチャネルＭＯＳトランジスタ６２、レファレンス抵抗６７とを有する。
【００７８】
レファレンス抵抗６７は、直列に接続された抵抗６３および６７を有する。レファレンス抵抗６７の電気抵抗Ｒｒｅｆは、ＲｍｉｎとＲｍａｘの中間値に、好ましくはＲｒｅｆ＝Ｒｍｉｎ＋ΔＲ／２に設定される。したがって、抵抗６３および６７の抵抗値はそれぞれΔＲ／２およびＲｍｉｎとする。
【００７９】
ＰチャネルＭＯＳトランジスタ６５および６１のゲートには、制御回路３０からの制御信号ＲＤが入力される。ＮチャネルＭＯＳトランジスタ６６のゲートは、ＰチャネルＭＯＳトランジスタ６１およびＮチャネルＭＯＳトランジスタ６２の接続ノードに相当するノードＮ１と接続される。ＮチャネルＭＯＳトランジスタ６２のゲートは、ＰチャネルＭＯＳトランジスタ６５およびＮチャネルＭＯＳトランジスタ６６の接続ノードに相当するノードＮ２と接続される。
【００８０】
次に、選択メモリセルＭＣの記憶データを読出すときのカレントセンスアンプ６０の動作を説明する。Ｌレベルの制御信号ＲＤが入力されると、カレントセンスアンプ６０内のＰチャネルＭＯＳトランジスタ６５および６１によって、接続ノードＮ２およびＮ１はそれぞれ電源電圧Ｖｃｃと電気的に結合される。したがって、ノードＮ２およびＮ１の電圧はそれぞれＶｃｃに設定される。また、ＰチャネルＭＯＳトランジスタ６５および６１は、Ｌレベルの制御信号ＲＤが入力されると電流源としても動作する。ノードＮ１およびＮ２の電圧がＶｃｃとなると、ＮチャネルＭＯＳトランジスタ６６および６２の動作により、ノードＮ２およびＮ１とビット線ＢＬおよびレファレンス抵抗６７とがそれぞれ電気的に結合される。このとき、ビット線ＢＬには、センス電流Ｉｓが流れ、レファレンス抵抗６７へはレファレンス電流Ｉｒが流れる。
【００８１】
最初に、選択メモリセルＭＣ内のトンネル磁気抵抗素子ＴＭＲの抵抗値がＲｍｉｎの場合の動作を説明する。この場合、Ｉｓ＞Ｉｒの関係が成立するため、ノードＮ２の電位は下降する。したがって、ノードＮ１の電圧はＶｃｃとなり、出力信号ＤＯＵＴはＨレベルとなる。
【００８２】
次に、トンネル磁気抵抗素子ＴＭＲの抵抗値がＲｍａｘの場合の動作を説明する。この場合、Ｉｓ＜Ｉｒの関係が成立するため、ノードＮ１の電位は下降し、ＮチャネルＭＯＳトランジスタ６６はノードＮ２とビット線ＢＬとを電気的に非結合とする。最終的に、ノードＮ１の電圧はほぼ０Ｖとなり、出力信号ＤＯＵＴはＬレベルとなる。以上のような動作で、カレントセンスアンプ６０は、選択メモリセルの記憶データを検出することができる。
【００８３】
図４は、メモリアレイ１０ａ内部の詳細な構成図である。
図４を参照して、メモリアレイ１０ａは、図１のＭＲＡＭデバイス１０１のメモリアレイ１０と比較して、メモリセルアレイ２０の代わりにメモリセルアレイ２０ａを含む点と、読出／書込制御回路２１，２２の代わりに読出／書込制御回路２１ｂ，２２ｂを含む点と、列デコーダ２３の代わりに列デコーダ２３ｂを含む点と、行デコーダ２４の代わりに行デコーダ２４ｂを含む点と、ワード線ドライバ２５の代わりにワード線ドライバ２５ｂを含む点と、制御回路３０の代わりに制御回路３０ｂを含む点とが異なる。
【００８４】
また、メモリアレイ１０ａは、メモリアレイ１０と比較して、行デコーダ２４ｂにアドレス端子３１からのロウ信号ＲＡの代わりにアドレス端子３４からのロウ信号ＰＲＡが入力される点と、列デコーダ２３ｂにアドレス端子３１からのコラム信号ＣＡの代わりにアドレス端子３４からのコラム信号ＰＣＡが入力される点とが異なる。
【００８５】
さらに、メモリアレイ１０ａは、図１のＭＲＡＭデバイス１０１のメモリアレイ１０と比較して、列デコーダ２３ｂに冗長制御回路４０からの信号が入力されない点と、読出／書込制御回路２２ｂにデータ端子３３からデータ信号ＤＱが入力される点と、読出／書込制御回路２２ｂに信号ＤＩＮが入力され、読出／書込制御回路２２から信号ＤＯＵＴが出力される代わりに、読出／書込制御回路２２ｂからラッチ回路３６へ読出しデータを出力する点とがさらに異なる。
【００８６】
メモリセルアレイ２０ａは、メモリセルアレイ２０と比較して冗長回路ＲＤを有さない点が異なる。それ以外の構成は、図１のＭＲＡＭデバイス１０１のメモリアレイ１０と同じであるので詳細な説明は繰り返さない。また、メモリアレイ２０ａはメモリアレイ２０と同様に、ライトワード線ＷＷＬはメモリセルアレイ２０ａを挟んでワード線ドライバ２５ａと反対側の領域２７ｂにおいて、接地電圧Ｖｓｓと結合される。一方、リードワード線ＲＷＬの一端は、領域２７ｂにおいて、電気的に開放状態にある。
【００８７】
読出／書込制御回路２１ｂ，２２ｂ、列デコーダ２３ｂ、行デコーダ２４ｂ、ワード線ドライバ２５ｂおよび制御回路３０ｂは、読出／書込制御回路２１，２２、列デコーダ２３、行デコーダ２４、ワード線ドライバ２５および制御回路３０とそれぞれ同じ機能を有するので詳細な説明は繰り返さない。
【００８８】
一般的に、メモリアレイ１０内のメモリセルアレイの容量が１Ｍビットであるとすると、不良アドレスを記憶するためのメモリアレイ１０ａは一例として、５ｋビットと容量の少ないものを使用する。
【００８９】
次に、メモリセルアレイ２０ａに不良アドレスを記憶させる動作を説明する。まず、制御信号ＣＭＤが制御回路３０ｂに入力され、メモリアレイ１０ａが書込可能状態になる。そして、アドレス端子３４からロウ信号ＰＲＡおよびカラム信号ＰＣＡが行デコーダ２４ｂおよび列デコーダ２３ｂにそれぞれ入力され、メモリセルアレイ２０ａ内の所望のメモリセルが選択される。そして、データ端子３３から不良アドレスが入力され、所望のメモリセルに不良アドレスが記憶される。
【００９０】
例えば、不良アドレスが１０ビットならば、ロウ信号ＰＲＡ１および連続したコラム信号ＰＣＡ１〜１０によって、行が同じで列がそれぞれ異なる１０個のメモリセルを順に選択して、１０ビットの情報を当該１０個のメモリセルにそれぞれ記憶させる。不良アドレスが複数ある場合は、１つ前の不良アドレスと同じ行で次の列のメモリセルから連続して記憶されるように、アドレス指定を行なう。１つの行のメモリセルにデータが全て記憶されると、次の不良アドレスは別の行を用いて記憶させる。
【００９１】
この結果、メモリセルアレイ２０ａ内の各メモリセルは、不良アドレスを構成する１ビットデータを無駄なく記憶する。
【００９２】
メモリセルアレイ２０ａ内に記憶されている不良アドレスは、ＭＲＡＭデバイス１０１の起動初期動作時にすべてラッチ回路に出力される。この時のメモリアレイ１０ａの動作を説明する。まず、制御信号ＣＭＤが制御回路３０ｂに入力され、メモリアレイ１０ａは読出可能状態となる。そして、メモリセルアレイ２０ａに記憶されている不良アドレスが記憶されているすべてのメモリセルのアドレスをロウ信号ＰＲＡおよびコラム信号ＰＣＡにより順番に指定し、読出／書込制御回路２２ｂにより全ての不良アドレスデータをラッチ回路３６へ出力する。
【００９３】
次に、再び図１を参照して、ＭＲＡＭデバイス１０１における置換救済の動作を説明する。ラッチ回路３６には、ＭＲＡＭデバイスの初期設定時にメモリセルアレイ２０の不良アドレスがすでに記憶されているものとする。
【００９４】
まず、データ書込動作について説明する。データ書込動作時において、制御信号ＣＭＤが制御回路３５に入力される。制御回路３５は、制御信号ＣＭＤに応じて、冗長制御回路４０を活性化させる。冗長制御回路４０は、コラムアドレスＣＡとラッチ回路３６に記憶されている不良アドレスとを比較し、不良コラムが選択されたかどうかを判定する。
【００９５】
不良コラムが選択されると、冗長制御回路４０は、列デコーダ２３に対して、コラムアドレスＣＡに対応する冗長回路ＲＤに対するアクセスを指示するとともに、コラムアドレスＣＡで示されたメモリセル列に対するアクセスの停止を指示する。これにより、アドレス信号ＲＡが行デコーダ２４に入力されると、コラムアドレスＣＡで示されたメモリセル列に代えて冗長回路の所望の行アドレスのメモリセルに対し、データの書込が実行される。
【００９６】
一方、コラムアドレスＣＡがラッチ回路３６に記憶されている不良アドレスと一致しない場合には、列デコーダ２３によって、通常の列選択動作が実行されて、選択された列とアドレス信号ＲＡにより選択されたアドレスのメモリセルにデータの書込が実行される。
【００９７】
データ読出動作時における置換救済は、データ書込動作時と同様に、不良コラム置換に基づいて実行されるので、詳細な説明は繰り返さない。
【００９８】
以上のように、ＭＲＡＭデバイス内の欠陥メモリセルを正規メモリセルと置換救済可能な構成において、不良アドレスを記憶するメモリデバイスにプログラム情報を不揮発的に記憶でき、データの書換えも可能なＭＲＡＭアレイを内部に別個に設けて使用することで、ヒューズ素子を用いた従来のメモリデバイスのように、レーザブロー専用のトリミング装置等の特別な機器が必要となくなる。
【００９９】
また、本検討例のＭＲＡＭデバイスの構成では、アセンブリ工程後の出荷テストにおいて、製品に不良が発見されても、プログラム情報を再プログラムによって書換えることができる。そのため、出荷テスト後の不良品を救済することも可能である。
【０１００】
［実施の形態１］
しかし、ＭＴＪメモリセルは強力な磁場が印加されると、記憶データが消失してしまう恐れがある。したがって、ＭＴＪメモリセルを用いたプログラム情報の記憶は、安定的なデータ記憶という面からは問題があった。すなわち、検討例のＭＲＡＭデバイスでは、情報プログラム後の磁界印加によって動作の安定性が損なわれる危険性が存在していた。
【０１０１】
図５は、本発明の実施の形態１に従うＭＲＡＭデバイス１０２の構成図である。
【０１０２】
図５を参照して、ＭＲＡＭデバイス１０２は、図１のＭＲＡＭデバイス１０１と比較して、メモリアレイ１０ａに代えてメモリアレイ１０ｂを備える点が異なる。それ以外の構成は、図１に示したＭＲＡＭデバイス１０１と同じであるので詳細な説明は繰り返さない。また、メモリアレイ１０ｂは、メモリアレイ１０ａと同様にプログラム情報を記憶するプログラム回路として動作する。
【０１０３】
図６は、メモリアレイ１０ｂ内部の詳細な構成図である。
メモリアレイ１０ｂは、メモリアレイ１０ａと比較して、読出／書込制御回路２１ｂ、２２ｂに代えて、読出／書込制御回路２１ａ、２２ａを含む点と、読出／書込制御回路２１ａ、２２ａおよびワード線ドライバ２５に、ＭＴＪメモリセル内のトンネル磁気抵抗素子ＴＭＲ中のトンネル膜を破壊するための破壊書込信号ＢＳが各々入力される点と、読出／書込制御回路２２ａに信号ＦＢＬが入力される点とが異なる。それ以外の構成は、メモリアレイ１０ａと同じであるので詳細な説明は繰り返さない。
【０１０４】
読出／書込制御回路２１ａ、２２ａは、データ書込時、メモリセルアレイ２０ａ内のビット線に対し書込電流±Ｉｗを流す機能に加えて、トンネル磁気抵抗素子ＴＭＲ中のトンネル膜を破壊可能な電源電圧Ｖｃｃよりも高い電圧（以下、破壊書込電圧とも称する）を印加可能である。
【０１０５】
図７は、電源電圧Ｖｃｃと破壊書込電圧Ｖｂの関係を示す図である。
図７を参照して、電源電圧Ｖｃｃは、メモリセルからのデータの読出しおよびメモリセルにデータを書込む際に、ビット線ＢＬおよびリードワード線ＲＷＬに印加される電圧である。電圧Ｖｗｍｉｎは、電源電圧Ｖｃｃよりも大きく、トンネル磁気抵抗素子ＴＭＲを破壊可能な最小の電圧である。電圧Ｖｗは、電圧Ｖｗｍｉｎより小さく、破壊書込の際、所望のビット線およびリードワード線ＲＷＬに印加される電圧である。破壊書込電圧Ｖｂは、安定的に特定のトンネル磁気抵抗素子ＴＭＲを破壊するために、電圧Ｖｗの２倍程度が好ましい。電圧Ｖｃｃ２は、破壊書込電圧Ｖｂの最大電圧である。なお、以下本明細書においては、電圧ＶｗおよびＶｂを供給可能な電圧源をそれぞれ電源電圧ＶｗおよびＶｂとも称する。
【０１０６】
図８は、実施の形態１に従うドライバの構成を示す回路図である。なお、図８はＭＴＪメモリセルへのデータ書込および破壊書込に対応する構成のみを図示したに過ぎない。読出時には、別の構成のライトドライバ（図示せず）によって、全てのビット線ＢＬはフローティング状態にされる。
【０１０７】
図８を参照して、読出／書込制御回路２２ａは、ビット線ＢＬの一端側に対応して設けられた、通常書込動作に加えて安定的な破壊書込動作の両方を実行可能なドライバ７１ａを有する。読出／書込制御回路２１ａは、ビット線ＢＬの他端に対応して設けられたドライバ７１ｂを有する。なお、図８においては、１本のビット線ＢＬに対応するドライバ７１ａおよび７１ｂの配置が示されているが、同様のドライバが、各メモリセル列のビット線に対応して設けられている。
【０１０８】
ドライバ７１ａは、図２のライトドライバ４１ａと比較して、ＮＡＮＤゲート４２、７２と、ＰチャネルＭＯＳトランジスタ４６、７３とスイッチ５１とをさらに含む点が異なる。それ以外の構成は、ライトドライバ４１ａと同様であるので詳細な説明は繰り返さない。ＮＡＮＤゲート４２は、対応するメモリセル列における列選択結果を示すコラム選択信号ＣＳＬの反転信号／ＣＳＬおよび破壊書込信号ＢＳを２入力とする。ＮＡＮＤゲート７２は、対応するメモリセル列における列選択結果を示すコラム選択信号ＣＳＬおよび破壊書込信号ＢＳを２入力とする。
【０１０９】
ＰチャネルＭＯＳトランジスタ４６、７３は、対応するビット線ＢＬの一端および電源電圧ＶｗおよびＶｂの間にそれぞれ接続される。トランジスタ４６および７３のゲートには、ＮＡＮＤゲート４２および７２の出力が入力される。スイッチ５１は、対応するビット線ＢＬの一端とＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４５の接続ノードとの間に設けられる。
【０１１０】
スイッチ５１は、破壊書込信号ＢＳがＬレベルの時、ビット線ＢＬとＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４５の接続ノードとを電気的に結合し、破壊書込信号ＢＳがＨレベルの時、ビット線ＢＬとＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４５の接続ノードとを電気的に非結合とする。
【０１１１】
ドライバ７１ｂは、図２のライトドライバ４１ｂと比較して、スイッチ５０をさらに含む点が異なる。それ以外の構成は、ライトドライバ４１ｂと同様であるので詳細な説明は繰り返さない。スイッチ５０は、対応するビット線ＢＬの一端とＰチャネルＭＯＳトランジスタ４７およびＮチャネルＭＯＳトランジスタ４８の接続ノードの間に設けられる。
【０１１２】
スイッチ５０は、破壊書込信号ＢＳがＬレベルの時、ビット線ＢＬとＰチャネルＭＯＳトランジスタ４７およびＮチャネルＭＯＳトランジスタ４８の接続ノードとを電気的に結合し、破壊書込信号ＢＳがＨレベルの時、ビット線ＢＬとＰチャネルＭＯＳトランジスタ４７およびＮチャネルＭＯＳトランジスタ４８の接続ノードとを電気的に非結合とする。
【０１１３】
次に、ドライバ７１ａおよび７１ｂの動作を説明する。破壊書込信号ＢＳがＬレベルの時、データ書込電流±Ｉｗを流すための動作は、図２のライトドライバ４１ａおよび４１ｂの動作と同様であるので詳細な説明は繰り返さない。
【０１１４】
次に、破壊書込信号ＢＳがＨレベルの時のドライバ７１ａおよび７１ｂの動作を説明する。非選択列において、ＮＡＮＤゲート４２および７２の出力は、それぞれＬおよびＨレベルに設定される。また、スイッチ５０は、ＰチャネルＭＯＳトランジスタ４７およびＮチャネルＭＯＳトランジスタ４８の接続ノードとビット線ＢＬとを電気的に非結合とし、スイッチ５１は、ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４５の接続ノードとビット線ＢＬとを電気的に非結合とする。そのため、非選択列のビット線ＢＬの電圧はＶｗとなる。
【０１１５】
これに対して、選択列において、ＮＡＮＤゲート４２および７２の出力はＨおよびＬレベルにそれぞれ設定される。また、スイッチ５０および５１は非選択列の時と同様な動作をするので、選択列のビット線ＢＬの電圧はＶｂとなる。
【０１１６】
次に、破壊書込信号ＢＳがＬレベルの時のドライバ７１ａおよび７１ｂの動作を説明する。非選択列において、ＮＡＮＤゲート４２および７２の出力は各々Ｈレベルとなる。選択列においても、ＮＡＮＤゲート４２および７２の出力は各々Ｈレベルとなる。したがって、ドライバ７１ａおよび７１ｂは、図２のライトドライバ４１ａおよび４１ｂと同様な動作をするので詳細な説明は繰り返さない
図９は、実施の形態１に従うドライバの構成を示す回路図である。
【０１１７】
図９を参照して、ワード線ドライバ２５は、リードワード線ＲＷＬの一端側に対応して設けられた、通常のワード線選択動作に加えて安定的な破壊書込動作の両方を実行可能なドライバ８１ａを有する。リードワード線ＲＷＬの他端は、領域２７内において、電気的に開放状態となっている。なお、図９においては、１本のリードワード線ＲＷＬに対応するドライバ７１ａの配置が示されているが、同様のドライバが、各メモリセル行のリードワード線ＲＷＬに対応して設けられている。
【０１１８】
ドライバ８１ａは、ＮＡＮＤゲート８２および８８と、インバータ８３と、ＰチャネルＭＯＳトランジスタ８４、８７および８９と、ＮチャネルＭＯＳトランジスタ８５と、スイッチ８６とを有する。
【０１１９】
ＮＡＮＤゲート８２は、破壊書込信号ＢＳおよび対応するメモリセル行における行選択結果を示すロウ選択信号ＷＳＬの反転信号／ＷＳＬを２入力とする。インバータ８３は、ロウ選択信号ＷＳＬの反転レベルを出力する。ＮＡＮＤゲート８８は、破壊書込信号ＢＳおよびロウ選択信号ＷＳＬを２入力とする。
【０１２０】
ＰチャネルＭＯＳトランジスタ８４およびＮチャネルＭＯＳトランジスタ８５は、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に設けられる。ＰチャネルＭＯＳトランジスタ８４およびＮチャネルＭＯＳトランジスタ８５のゲートには、インバータ８３の出力が各々入力される。ＰチャネルＭＯＳトランジスタ８４およびＮチャネルＭＯＳトランジスタ８５の接続ノードと対応するワード線ＲＷＬの一端との間にはスイッチ８６が設けられる。
【０１２１】
ＰチャネルＭＯＳトランジスタ８７は、電源電圧Ｖｗおよび対応するリードワード線ＲＷＬの一端の間に設けられる。ＰチャネルＭＯＳトランジスタ８９は、対応するリードワード線ＲＷＬの一端および接地電圧Ｖｓｓの間に設けられる。ＰチャネルＭＯＳトランジスタ８７および８９のゲートには、ＮＡＮＤゲート８２および８８の出力がそれぞれ入力される。
【０１２２】
スイッチ８６は、破壊書込信号ＢＳがＬレベルの時、リードワード線ＲＷＬとＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４５の接続ノードとを電気的に結合し、破壊書込信号ＢＳがＨレベルの時、リードワード線ＲＷＬとＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４５の接続ノードとを電気的に非結合とする。
【０１２３】
次に、破壊書込信号ＢＳがＬレベルの時のドライバ８１ａの動作を説明する。非選択行において、ＮＡＮＤゲート８２および８８の出力は、各々Ｈレベルとなる。また、インバータ８３およびＮチャネルＭＯＳトランジスタ８５の動作に応じて、リードワード線ＲＷＬの電圧はＶｓｓに設定される。選択行において、ＮＡＮＤゲート８２および８８の出力は、各々Ｈレベルとなる。また、信号ＷＳＬはＨレベルであるので、インバータ８３およびＰチャネルＭＯＳトランジスタ８４の動作に応じて、リードワード線ＲＷＬの電圧はＶｃｃに設定される。
【０１２４】
次に、破壊書込信号ＢＳがＨレベルの時のドライバ８１ａの動作を説明する。非選択行において、ＮＡＮＤゲート８２および８８の出力はＬおよびＨレベルにそれぞれ設定される。したがって、ＰチャネルＭＯＳトランジスタ８７は、電源電圧Ｖｗとリードワード線ＲＷＬを電気的に結合する。また、スイッチ８６は、リードワード線ＲＷＬと、ＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４５の接続ノードとを電気的に非結合とするので選択行のリードワード線ＲＷＬの電圧はＶｗとなる。
【０１２５】
これに対して、選択行において、ＮＡＮＤゲート８２および８８の出力は、それぞれＨおよびＬレベルに設定される。スイッチ８６は、リードワード線ＲＷＬとＰチャネルＭＯＳトランジスタ４４およびＮチャネルＭＯＳトランジスタ４５の接続ノードとを電気的に非結合とする。したがって、ＰチャネルＭＯＳトランジスタ８９はリードワード線ＲＷＬを接地電圧Ｖｓｓに設定する。すなわち、非選択行のリードワード線ＲＷＬの電圧はＶｓｓとなる。
【０１２６】
図１０は、破壊書込み前におけるＭＴＪメモリセルの電気抵抗特性を示す図である。
【０１２７】
図１０を参照して、既に説明したように、ＭＴＪメモリセルの電気抵抗は、その磁界容易軸方向ＥＡに沿って、自由磁化層の磁化方向を反転させるの必要なしきい値を超えた磁界が印加された場合に反転され、ＲｍａｘおよびＲｍｉｎのいずれか一方に設定される。
【０１２８】
図１１は、破壊書込後におけるＭＴＪメモリセルの電気抵抗特性を示す図である。
【０１２９】
図１１を参照して、破壊書込後のＭＴＪメモリセルの電気抵抗は、ＲｍａｘおよびＲｍｉｎのいずれよりも低いＲｂｌに固定される。
【０１３０】
図１２は、実施の形態１に従うカレントセンスアンプの構成を示す回路図である。
【０１３１】
図１２を参照して、読出し／書込制御回路２２ａは、選択列のビット線ＢＬに流れる電流量に応じて、データ出力信号ＤＯＵＴをＨまたはＬレベルに設定するカレントセンスアンプ６０ａをさらに有する。カレントセンスアンプ６０ａは、破壊書込み前のＭＴＪメモリセルの記憶データを読出す機能に加えて、破壊書込み後のＭＴＪメモリセルの記憶データを読出す機能とを有する。
【０１３２】
カレントセンスアンプ６０ａは、カレントセンスアンプ６０と比較して、スイッチ６８と、レファレンス抵抗６９とをさらに有する点が異なる。それ以外の構成は、カレントセンスアンプ６０と同様なので詳細な説明は繰り返さない。なお、図１２においては、１本のビット線ＢＬに対応するカレントセンスアンプ６０ａが示されているが、同様のカレントセンスアンプが、各メモリセル列のビット線に対応して設けられている。
【０１３３】
図１２では、一例として選択メモリセルＭＣとセンスアンプ６０ａとがビット線ＢＬを介して電気的に結合されているとする。すなわち、選択メモリセルＭＣ内のアクセストランジスタＡＴＲのゲートにはＨレベルの電圧が印加されており、トンネル磁気抵抗素子ＴＭＲは接地電圧Ｖｓｓと電気的に結合されているとする。
【０１３４】
スイッチ６８は、ＮチャネルＭＯＳトランジスタ６２のソースとレファレンス抵抗６７との間に設けられる。また、スイッチ６８は、破壊書込を行なう前は、ＮチャネルＭＯＳトランジスタ６２のソースとレファレンス抵抗６７とを電気的に結合する。破壊書込後において、スイッチ６８は、最終固定信号ＦＢＬに応じて、ＮチャネルＭＯＳトランジスタ６２のソースとレファレンス抵抗６９を電気的に結合する。レファレンス抵抗６９は、スイッチ６８と接地電圧Ｖｓｓとの間に設けられる。レファレンス抵抗６９の抵抗値は、ＲｍｉｎとＲｂｌとの中間値に設定される。
【０１３５】
次に、カレントセンスアンプ６０ａのデータ読出動作を説明する。破壊書込前は、カレントセンスアンプ６０と同様な動作をするので詳細な説明は繰り返さない。
【０１３６】
破壊書込後、カレントセンスアンプ６０ａには、最終固定信号ＦＢＬが入力され、ＮチャネルＭＯＳトランジスタ６２のソースとレファレンス抵抗６９とが電気的に結合される。選択メモリセルが破壊されている場合、ＭＴＪメモリセル内のトンネル磁気抵抗素子ＴＭＲの抵抗値はＲｂｌである。この場合、Ｉｓ＞Ｉｒの関係が成立するため、ノードＮ２の電位は下降する。したがって、ノードＮ１の電圧はＶｃｃとなり、出力信号ＤＯＵＴはＨレベルとなる。
【０１３７】
一方、選択メモリセルが破壊されていない場合、ＭＴＪメモリセル内のトンネル磁気抵抗素子ＴＭＲの抵抗値は、ＲｍａｘまたはＲｍｉｎのいずれかである。この場合、Ｉｓ＜Ｉｒの関係が成立するため、ノードＮ１の電位は下降する。その結果、ノードＮ１の電圧はほぼ０Ｖとなり、出力信号ＤＯＵＴはＬレベルとなる。以上のように、カレントセンスアンプ６０ａは、破壊書込前および破壊書込後のトンネル磁気抵抗素子ＴＭＲの抵抗値がＲｍａｘ、ＲｍｉｎおよびＲｂｌのいずれの場合においてもＭＴＪメモリセルの記憶データを読み出すことができる。
【０１３８】
次に、メモリアレイ１０ｂにおいて、読出／書込制御回路２１ａ、２２ａにより、所望のＭＴＪメモリセルにプログラム情報として不良アドレスを安定的に破壊書込させるための動作を説明する。
【０１３９】
図６、８、９および１２を参照して、制御端子３２からの制御信号ＣＭＤに応答して、メモリアレイ１０ｂ内の制御回路３０はメモリアレイ１０ｂを書込可能状態にする。そして、アドレス端子３４からアドレス信号ＰＲＡ，ＰＣＡが、メモリセアレイ１０ｂ内の行デコーダ２４と列デコーダ２３にそれぞれ入力され、所望のＭＴＪメモリセルが選択される。このとき、読出／書込制御回路２１ａ、２２ａおよびワード線ドライバ２５にＨレベルの破壊書込信号ＢＳを入力する。
【０１４０】
Ｈレベルの破壊書込信号ＢＳに応答して、ワード線ドライバ２５内のドライバ８１ａの動作により、選択行および非選択行のリードワード線ＲＷＬの電圧は、それぞれ接地電圧Ｖｓｓおよび電圧Ｖｗとなる。
【０１４１】
一方、選択列および非選択列のビット線ＢＬの電圧は、読出／書込制御回路２２ａ内のドライバ７１ａ，７２ｂの動作により、それぞれ破壊書込電圧Ｖｂおよび電圧Ｖｗとなる。従って、所望のＭＴＪメモリセル内のアクセルトランジスタＡＴＲのゲートの電圧は接地電圧Ｖｓｓに設定され、アクセストランジスタＡＴＲに接続されるトンネル磁気抵抗素子ＴＭＲの一端は電気的に開放状態となる。その結果、所望のＭＴＪメモリセル内の一端が電気的に開放状態であるトンネル磁気抵抗素子ＴＭＲの他端に破壊書込電圧Ｖｂが印加されるので、トンネル磁気抵抗素子ＴＭＲ中のトンネル膜は破壊される。
【０１４２】
なお、図１２のカレントセンスアンプ６０ａは、トンネル膜が破壊されたメモリセルはＨレベルのデータを記憶しており、トンネル膜が破壊されていないメモリセルはＬレベルのデータを記憶していると判定可能である。そのため、不良アドレスが、例えば“１１００”で有る場合、Ｈ，Ｈ，Ｌ，Ｌレベルのデータを順にメモリセルアレイ２０ａに書込むことになる。この場合、Ｈレベルのデータを書込むアドレスのメモリセルだけに対して破壊書込みを行なえば、上記不良アドレスを所望のメモリセルに記憶させることができる。
【０１４３】
上述の動作を繰り返すことにより、すべての不良アドレスの破壊書込が終了すると、読出／書込制御回路２２ａ内の複数のビット線に対応して複数あるカレントセンスアンプ６０ａ内のスイッチ６８に、最終固定信号ＦＢＬをそれぞれ入力する。その結果、メモリセルのデータを読出す場合、破壊書込されたメモリセルが記憶しているデータはＨレベル、破壊書込されなかったメモリセルはＬレベルとして、カレントセンスアンプ６０ａはデータを出力する。以上の動作により、不良アドレスをメモリセルアレイ２０ａに非可逆的に固定することができる。
【０１４４】
メモリセルアレイ２０ａ内に記憶されている不良アドレスは、ＭＲＡＭデバイス１０２の起動初期動作時にすべてラッチ回路３６に出力される。この時の動作は、メモリアレイ１０ａと同様であるので詳細な説明は繰り返さない。
【０１４５】
また、ＭＲＡＭデバイス１０２の置換救済動作は、図１のＭＲＡＭデバイス１０１と同様であるので、詳細な説明は繰り返さない。
【０１４６】
以上説明したように、実施の形態１に従うＭＲＡＭデバイスにおいては、ＭＲＡＭデバイス内の複数のＭＴＪメモリセルからなるメモリセルアレイにプログラム情報を書込む。したがって、本実施の形態では、ヒューズ素子を用いたメモリデバイスのように、レーザブロー専用のトリミング装置等の特別な機器が必要ない。
【０１４７】
また、実施の形態１に従うＭＲＡＭデバイスは、不良アドレスを不揮発的に記憶でき、そのうえ、複数回書換することができる。従って、パッケージ封入された後のテストにおいて、ＭＲＡＭデバイスが不良と判定されても、再プログラムし直すことで、不良品を救済することも可能となり、歩留まりの向上を図ることができる。
【０１４８】
さらに、実施の形態１に従うＭＲＡＭデバイスは、複数ビットからなるプログラム情報を１つのメモリセルで１ビット単位ごとに記憶可能な構成であるので、少ないメモリセルでプログラム情報を記憶可能である。
【０１４９】
さらに、実施の形態１に従うＭＲＡＭデバイスは、上記で説明した破壊書込を行なうことにより、ＭＴＪメモリセルに強力な磁界が印加されても、ＭＴＪメモリセル内の記憶データの消失する恐れはない。すなわち、ＭＴＪメモリセル内の記憶データを非可逆的に固定することができる。そのうえ、破壊書込みされたデータを正常に読出すことも可能である。すなわち、本実施の形態においては、安定的にデータの記憶および読出可能なＭＲＡＭデバイスを提供できる。
【０１５０】
［実施の形態２］
図１３は、実施の形態２に従うＭＲＡＭデバイス１０２におけるプログラム情報のプログラム方法を説明するフローチャートである。
【０１５１】
図１３を参照して、ウエハ作成のためのウエハプロセスを完了したウエハ上の複数のＭＲＡＭデバイスは、ウエハテストを実行され（プロセスＰ１０）、プロセスＰ２０では、ウエハ状態で救済解析を伴う救済判定が行なわれる。
【０１５２】
プロセス２０において、冗長救済不可能と判定されたＭＲＡＭデバイスは廃棄される（プロセス１１０）。一方、冗長救済可能なＭＲＡＭデバイスにおいては、検出された欠陥メモリセルを冗長救済するために用いるプログラム情報がデバイスに対応づけてそれぞれ試験装置内のメモリに記憶される。
【０１５３】
次に、試験装置内のメモリから読出されたプログラム情報は、対応するＭＲＡＭデバイス内のメモリアレイ１０ｂに破壊書込される（プロセスＰ３０）。
【０１５４】
プログラム情報が破壊書込されたＭＲＡＭデバイスは、アセンブリ工程によりパッケージングされる（プロセスＰ４０）。最後にパッケージングされたＭＲＡＭデバイスは、出荷テスト（プロセスＰ５０）を受ける。ＭＲＡＭデバイスは、出荷テストにおいて、合格または不合格の判定を受け（プロセスＰ６０）、合格したＭＲＡＭデバイスのみ出荷される（プロセスＰ１００）。一方、不合格のＭＲＡＭデバイスは、廃棄処分される（プロセスＰ１１０）。なお、本実施の形態においては、ＭＲＡＭデバイス１０２におけるプログラム情報のプログラム方法の説明であるので、プログラム情報は、プログラム回路としての機能をもつメモリアレイ１０ｂ内の１つのプログラムセルに対し、１ビット単位で記憶される。
【０１５５】
一般的に、ＭＴＪメモリセルは強力な磁界がかけられると、ＭＴＪメモリセル内の自由磁化層ＶＬの磁化方向が反転し、データが失われる可能性がある。しかし、上述のように、解析ありの救済判定後にプログラム情報をＭＲＡＭデバイスに破壊書込すれば、その後の工程において、万が一、ＭＲＡＭデバイスに強力な磁界がかけられても、ＭＲＡＭデバイス内のプログラム情報は失われることはない。
【０１５６】
以上説明したように、実施の形態２に従うＭＲＡＭデバイスにおいては、アセンブリ工程前に、ＭＲＡＭデバイスにプログラム情報を破壊書込を行なうことにより、アセンブリ工程およびその後の工程において、ＭＴＪメモリセル内のデータ消失を防ぐことができる。
【０１５７】
［実施の形態３］
図１４は、実施の形態３に従うＭＲＡＭデバイス１０２におけるプログラム情報のプログラム方法を説明するフローチャートである。
【０１５８】
図１４を参照して、ウエハ作成のためのウエアプロセスを完了したウエハ上の複数のＭＲＡＭデバイスは、ウエハテストを実行され（プロセスＰ１０）、プロセスＰ２０では、ウエハ状態で救済解析を伴う救済判定が行なわれる。
【０１５９】
プロセス２０において、冗長救済不可能と判定されたＭＲＡＭデバイスは廃棄される（プロセス１１０）。一方、冗長救済可能なＭＲＡＭデバイスにおいては、検出された欠陥メモリセルを冗長救済するために用いるプログラム情報がデバイスに対応づけてそれぞれ試験装置内のメモリに記憶される。
【０１６０】
しかし、実施の形態１のように、試験装置内のメモリ内に記憶されているプログラム情報がデバイス内のメモリアレイ１０ｂに書込まれない。すなわち、プロセスＰ２０においては、ＭＲＡＭデバイスが冗長救済可能であるか冗長救済不可能であるかのみが判定されている。そして、ＭＲＡＭデバイスはアセンブリ工程によりパッケージングされる（プロセスＰ４０）。
【０１６１】
プロセスＰ５５では、パッケージングされたＭＲＡＭデバイスに対して、救済解析を伴う出荷テストが行なわれる。プロセスＰ５５では、出荷テストが行われた後、出荷テストによって得られたテストの対象となったＭＲＡＭデバイスのプログラム情報をデバイスに対応づけてそれぞれ、試験装置内のメモリに記憶させる。
【０１６２】
そして、プロセス５５において、出荷テストが行なわれたＭＲＡＭデバイスに対して、救済判定が行なわれる（プロセス８５）。救済判定では、プロセス５５でテストされたデバイスのうち、冗長救済不可能なＭＲＡＭデバイスは廃棄処分とされる（プロセスＰ１１０）。一方、冗長救済可能なＭＲＡＭデバイスにおいて、プロセス５５で試験装置内のメモリに記憶された対応するプログラム情報が、対応するデバイス内のメモリアレイ１０ｂに破壊書込される（プロセスＰ３０）。最後に、プログラム情報を破壊書込みされたＭＲＡＭデバイスは、出荷される（プロセスＰ１００）。なお、本実施の形態においては、ＭＲＡＭデバイス１０２におけるプログラム情報のプログラム方法の説明であるので、プログラム情報は、プログラム回路としての機能をもつメモリアレイ１０ｂ内の１つのプログラムセルに対し、１ビット単位で記憶される。
【０１６３】
以上の説明により、実施の形態３に従うＭＲＡＭデバイスにおいては、アセンブリ後に、再度救済判定を行なうことで、アセンブリ工程等において生じた不良品を救済できる可能性が向上する。
【０１６４】
［実施の形態４］
図１５は、実施の形態４に従うＭＲＡＭデバイス１０２におけるプログラム情報のプログラム方法を説明するフローチャートである。
【０１６５】
図１５を参照して、ウエハ作成のためのウエアプロセスを完了したウエハ上の複数のＭＲＡＭデバイスは、ウエハテストを実行され（プロセスＰ１０）、プロセスＰ２０では、ウエハ状態で救済解析を伴う救済判定が行なわれる。
【０１６６】
プロセス２０において、冗長救済不可能と判定されたＭＲＡＭデバイスは廃棄される（プロセス１１０）。一方、冗長救済可能なＭＲＡＭデバイスにおいては、検出された欠陥メモリセルを冗長救済するために用いるプログラム情報がデバイスに対応づけてそれぞれ試験装置内のメモリに記憶される。
【０１６７】
次に、試験装置内のメモリから読出されたプログラム情報は、対応するデバイス内のメモリアレイ１０ｂに破壊書込ではなく、データの書換えが可能な通常書込みされる（プロセスＰ２５）。
【０１６８】
プログラム情報が通常書込されたＭＲＡＭデバイスは、アセンブリ工程によりパッケージングされる（プロセスＰ４０）。パッケージングされたＭＲＡＭデバイスは、出荷テスト（プロセスＰ５０）を受ける。ＭＲＡＭデバイスは、出荷テストにおいて、合格または不合格の判定を受け（プロセスＰ６０）、プロセスＰ７０では、プロセスＰ６０で不合格と判定されたＭＲＡＭデバイスに対して、救済解析を伴う救済テストが行われる。
【０１６９】
プロセスＰ７０における救済テストでは、テストの対象となったパッケージングされたＭＲＡＭデバイスのプログラム情報がデバイスに対応づけてそれぞれ試験装置内のメモリに記憶される。
【０１７０】
プロセス７０における救済テストでは、パッケージングされたデバイス１つづつに対して検査を行なうため、試験に要する時間はウエハ状態でテストされる時間と比較して長くなる。
【０１７１】
しかし、プロセス７０において、救済テストの対象となるＭＲＡＭデバイスは、一般的にテスト対象の全ＭＲＡＭデバイスのうちの数％にすぎない。したがって、プロセスＰ７０における救済テストに要する時間は、全ＭＲＡＭデバイスのテストを行なう時間に比べ、無視できるぐらいの時間である。
【０１７２】
次に、プロセスＰ７０で救済テストが行なわれたＭＲＡＭデバイスに対して、救済判定が行なわれる（プロセスＰ８０）。救済判定では、冗長救済不可能なＭＲＡＭデバイスは、廃棄処分する（プロセスＰ１１０）。一方、冗長救済可能なＭＲＡＭデバイスは、プロセス７０の解析ありの救済テストにより求められたプログラム情報で、プロセス２５においてプログラム情報が書込まれたＭＲＡＭデバイスのプログラム情報を再度書換えることができる。すなわち、アセンブリ工程前に一度書込んだプログラム情報を、アセンブリ工程後に書換えることが可能となる。
【０１７３】
そして、プロセス６０により合格判定を受けたＭＲＡＭデバイスおよびプロセス８０により救済可能と判定されたＭＲＡＭデバイスには、プロセス２５でメモリアレイ１０ｂに書込まれたプログラム情報およびプロセス７０で試験装置内のメモリに記憶された対応するプログラム情報が、対応するデバイス内のメモリアレイ１０ｂにそれぞれ破壊書込される。最後に、プログラム情報を破壊書込みされたＭＲＡＭデバイスは、出荷される（プロセスＰ１００）。なお、本実施の形態においては、ＭＲＡＭデバイス１０２におけるプログラム情報のプログラム方法の説明であるので、プログラム情報は、プログラム回路としての機能をもつメモリアレイ１０ｂ内の１つのプログラムセルに対し、１ビット単位で記憶される。
【０１７４】
以上の説明により、実施の形態４に従うＭＲＡＭデバイスにおいては、アセンブリ工程後の出荷テストにおいて、製品に不良が発見されても、その不良の製品に対し解析ありの救済テストを行なう。そして、解析ありの救済テストにより得られたプログラム情報を再プログラムし、メモリデバイスに再度記憶させることができるので、アセンブリ工程等において生じた不良品を救済できる可能性が向上する。
【０１７５】
また、アセンブリ工程後の出荷テストで不合格となったデバイスのみを救済テストの対象とするので、製造時間の短縮化を図ることができる。
【０１７６】
なお、実施の形態１〜４においては、欠陥メモリセルを特定するための不良アドレスがプログラム情報としてメモリアレイ１０ｂに記憶される構成を代表的に説明したが、本願発明の適用は、このような構成に限定されるものではない。
【０１７７】
本願発明に従うメモリアレイ１０ｂを用いて、ＭＲＡＭデバイスの内部回路に関する動作条件や、ＭＲＡＭデバイスの動作モード等をプログラム情報として記憶することも可能である。
【０１７８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７９】
【発明の効果】
請求項１および２に記載の薄膜磁性体記憶装置は、プログラムデータを１ビット単位で記憶でき、選択されたプログラムセル内の磁気記憶部の抵抗値を物理的な破壊を伴って非可逆的に固定でき、第１および第２のモードにおいて、磁気記憶部の電気抵抗を判定できるので、少ないメモリセル数で効率的かつ安定的にプログラムデータを記憶および読出し可能である。
【０１８０】
請求項３および４に記載の薄膜磁性体記憶装置は、請求項１に記載の薄膜磁性体記憶装置の奏する効果に加えて、ドライバ回路は磁気記憶部を破壊する機能に加えて、プログラムセルにデータを書き込むこともできる。
【０１８１】
請求項５に記載の薄膜磁性体記憶装置は、請求項１に記載の薄膜磁性体記憶装置の奏する効果に加えて、磁気記憶部の破壊前または破壊後において、プログラムセルに記憶されているデータを正常に読み出すことができる。
【０１８２】
請求項６に記載の製造方法は、アセンブリ工程前にプログラム固定工程を行なうことにより、アセンブリ工程およびその後の工程において、磁気記憶部のデータ消失を防ぐことができる。
【０１８３】
請求項７に記載の製造方法は、アセンブリ工程後にプログラム固定工程を行なうことにより、アセンブリ工程等において生じた不良品を救済できる可能性が向上する。
【０１８４】
請求項８に記載の製造方法は、請求項８に記載の製造方法の奏する効果に加えて、アセンブリ工程後の出荷テストで不合格となったデバイスのみを救済テストの対象とするので、製造時間の短縮化を図ることができる。
【図面の簡単な説明】
【図１】検討例として、ＭＲＡＭデバイスのプログラム情報を内部に設けた別のＭＲＡＭに記憶させるための構成図である。
【図２】選択列のビット線ＢＬにデータ書込電流を流すためのライトドライバの構成を示す回路図である。
【図３】カレントセンスアンプの構成を示す回路図である。
【図４】メモリアレイ１０ａ内部の詳細な構成図である。
【図５】本発明の実施の形態１に従うＭＲＡＭデバイス１０２の構成図である。
【図６】メモリアレイ１０ｂ内部の詳細な構成図である。
【図７】電源電圧Ｖｃｃと破壊書込電圧Ｖｂの関係を示す図である。
【図８】実施の形態１に従うドライバの構成を示す回路図である。
【図９】実施の形態１に従うドライバの構成を示す回路図である。
【図１０】破壊書込み前におけるＭＴＪメモリセルの電気抵抗特性を示す図である。
【図１１】破壊書込み後におけるＭＴＪメモリセルの電気抵抗特性を示す図である。
【図１２】実施の形態１に従うカレントセンスアンプの構成を示す回路図である。
【図１３】実施の形態２に従うＭＲＡＭデバイス１０２におけるプログラム情報のプログラム方法を説明するフローチャートである。
【図１４】実施の形態３に従うＭＲＡＭデバイス１０２におけるプログラム情報のプログラム方法を説明するフローチャートである。
【図１５】実施の形態４に従うＭＲＡＭデバイス１０２におけるプログラム情報のプログラム方法を説明するフローチャートである。
【図１６】ＭＴＪメモリセルの構成を示す概略図である。
【図１７】ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【図１８】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図１９】ＭＴＪメモリセルに対するデータ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【符号の説明】
１０，１０ａ，１０ｂ　メモリアレイ、２０，２０ａ　メモリセルアレイ、２１，２１ａ，２１ｂ，２２，２２ａ，２２ｂ　読出／書込制御回路、２３，２３ｂ　列デコーダ、２４，２４ｂ　行デコーダ、２５，２５ｂ　ワード線ドライバ、３０，３０ｂ，３５　制御回路、３１，３４　アドレス端子、３２　制御信号端子、３３　データ端子、３６　ラッチ回路、４０　冗長制御回路、５０，５１，６８，８６　スイッチ、４１ａ，４１ｂ　ライトドライバ、７１ａ，７１ｂ，８１ａ　ドライバ、４２，４３，４９，７２，８２，８８　ＮＡＮＤゲート、４４，４６，４７，６１，６５，７３，８４，８７，８９　ＰチャネルＭＯＳトランジスタ、４５，４８，６２，６６，８５　ＮチャネルＭＯＳトランジスタ、６０，６０ａ　カレントセンスアンプ、６３，６４　抵抗、６７，６９　レファレンス抵抗、８３　インバータ、１０１，１０２　ＭＲＡＭデバイス。
【図１】
2004103179.tif 000003
【図２】
2004103179.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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