(57)【要約】【課題】省入出力信号タイプの乗算回路を、低コスト、高精度、かつ、柔軟性高く構築可能とすること。【解決手段】複数の入力信号をシングルビット信号とし、クロック毎にシングルビット信号として乗算結果を出力することにより、ＳＹＮＣ信号および、シリアルパラレル変換回路、パラレルシリアル回路を不要とし、低コスト化を実現できる。また、ＳＹＮＣ信号が不要になったため、信号数が減少し、かつ、前段回路、後段回路との関係が疎になり、回路設計の自由度が高くなる。必要に応じて、高精度化、多相入力化が可能であり、柔軟性のある乗算回路を実現できる。【選択図】　　　図６
2004096434.tif 000002
【特許請求の範囲】
【請求項１】
クロック毎、１相以上のシングルビット信号を入力し、素乗算手段、もしくはマルチビット乗算手段、もしくはテーブル引き手段を含む回路であって、前記クロック毎に一相のシングルビット信号を出力することを特徴とするシングルビット乗算回路。
【請求項２】
シングルビット信号を入力する遅延手段があり、その遅延手段出力を入力とする複数の素乗算手段を備える請求項１記載のシングルビット乗算回路。
【請求項３】
素乗算手段、もしくはマルチビット乗算手段、もしくはテーブル引き手段の後段にΔΣ変調手段を備える、請求項１記載のシングルビット乗算回路。
【請求項４】
一般化集計手段を備える、請求項１記載のシングルビット乗算回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シングルビット信号処理回路に係り、複数のシングルビット信号入力同士を乗算して出力する回路に関する。
【０００２】
【従来の技術】
従来技術を使用した省入出力信号タイプの乗算回路のブロック図を図１４に示す。シリアル信号であるマルチビットディジタル信号（以下ＭＢＤと略す）のｐ（ｎ）、ｑ（ｎ）に対して、それらの乗算結果であるＭＢＤのシリアル信号ｕ（ｎ）を得るブロック図である。例えば、ｐ（ｎ）、ｑ（ｎ）は１６ビットのＭＢＤ信号、ｕ（ｎ）は、３２ビットのＭＢＤ信号である場合を例にとる。ＳＹＮＣ信号は、クロックのＣＬＯＣＫ信号３２回周期毎に１回アクティブになるような信号である。３２クロック周期に一回、各シリアルパラレル変換回路は、シリアル信号入力ｐ（ｎ）、ｑ（ｎ）をそれぞれＭＢＤの１６ビットパラレル信号ｒ（ｍ）、ｓ（ｍ）に変換する。マルチビット乗算回路は、ｒ（ｍ）とｓ（ｍ）の乗算結果を演算し、３２ｂｉｔのＭＢＤとしてｔ（ｍ）を出力する。その後段のパラレルシリアル変換回路は、３２ｂｉｔのＭＢＤパラレル信号を３２ビットのＭＢＤシリアル信号に、ＳＹＮＣ周期毎、すなわち、３２クロック毎、変換する。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような従来の装置では、シリアルパラレル変換回路およびパラレルシリアル変換回路がＳＹＮＣ信号アクティブタイミング毎動作するので、ＣＬＯＣＫ信号一周期毎、演算結果が得られず、回路動作が遅いという問題がある。また、ＳＹＮＣ信号を本乗算回路、および、前段回路、および、後段回路で共有しあうので、例えば、１６ビット入力同士の乗算回路として設計してしまうと、ＳＹＮＣ周期が長い低速高ビットの高分解能乗算回路や、逆に、ＳＹＮＣ周期が短く高速低ビット低分解能乗算回路に設計変更する場合、前後段含めた大きな設計変更になってしまうと言う問題がある。またこの回路を並列して、複数の乗算を実行する場合、ＳＹＮＣ信号を節約して１本で実装して、前段、後段、隣接乗算、対象乗算すべての回路の同期に配慮するか、それとも、ＳＹＮＣ信号を増やして自由なタイミングかのトレードオフになってしまい、設計自由度ある省信号乗算システムを構築できない。
【０００４】
【課題を解決するための手段】
上記目的を達成するために請求項１記載の発明では、入力信号をシングルビット信号とし、クロック毎にシングルビット信号として乗算結果を出力することにより、ＳＹＮＣ信号および、シリアルパラレル変換回路、パラレルシリアル回路を不要とし、低コスト化を実現している。また、ＳＹＮＣ信号が不要になったため、信号数が減少し、かつ、前段回路、後段回路との関係が疎になり、回路設計の自由度が高くなる。
【０００５】
請求項２の発明では、回路規模を少し大きくして、高精度な乗算機能を提供する。
【０００６】
請求項３の発明では、設計自由度を増やし、かつ、さらに高精度な乗算機能を提供する。
【０００７】
請求項４の発明では、回路の各ブロックの独立性を高め、ブロック間の配線本数を減らし、コンパクトな回路で実現可能にしている。また、独立性が高まったことにより３相入力以上の乗算回路や２乗、３乗回路にも容易に展開設計できるようにしている。
【０００８】
このような発明によれば、省入出力信号タイプの乗算回路を、低コスト、かつ、柔軟性高く構築できる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１（ａ）は本発明のシングルビット演算回路の実施例を示す図である。入力ａ（ｎ）およびｂ（ｎ）は、クロック毎入力される２相のシングルビットディジタル信号（以降、ＳＢＤと略す）であり、ΔΣ変調された、各１本のディジタル信号である。ｎは、クロックのタイミングｎでの信号を示している。ａ（ｎ）、ｂ（ｎ）は、符号付素乗算手段に入力され、ＳＢＤのｙ（ｎ）として、クロック毎出力される。次に符号付素乗算手段の動作原理を図１（ｂ）に示す。各信号ａ（ｎ）、ｂ（ｎ）、ｙ（ｎ）は、ディジタル信号なので、２値の信号である。図１（ｂ）のように、この２値として０、１を取り得るものとする。図１（ｂ）の「信号」欄を比較すると、ｙ（ｎ）は、ａ（ｎ）とｂ（ｎ）が一致していれば１を、不一致ならば０を出力するようになっている。ここで、図１（ｂ）の「意味」欄に基づいて、物理的な意味を考察する。論理０に対して、物理的な意味として、−１を、論理１に対して＋１を与えるものとする。ａ（ｎ）＝−１とｂ（ｎ）＝−１が入力された場合、出力ｙ（ｎ）として、（−１）Ｘ（−１）＝＋１を意味する１を出力する。他のａ（ｎ）、ｂ（ｎ）の組み合わせに対しても、図１（ｂ）のｙ（ｎ）「意味」欄にあるようにｙ（ｎ）は、ａ（ｎ）とｂ（ｎ）の乗算結果となっている。図１（ｂ）の論理は、排他的論理和回路とその後段の反転回路の合成回路として実装できる。図１（ｂ）の「信号」欄のａ（ｎ）とｂ（ｎ）が一致していれば１を、不一致ならば０を出力するようになっているが、これが、一致で０、不一致で１でも構わない。その差は符号付素乗算手段２１の前段回路または後段回路で補正すれば良い。本実施例では、符号付素乗算手段２１を使用したが、後述する図１２の符号無素乗算手段を使用してもよい。
【００１０】
図１の実施例では、回路が小型化できて、非常に低コストに実装できるが、乗算出力の精度が低い。図２は、図１より少し回路を複雑にして、精度を上げた例である。遅延手段３１ａ、３１ｂ、３１ｃ、３１ｄは、出力が入力に対して１クロック周期分遅れる回路である。例えば、Ｄ形フリップフロップなどである。ａ（ｎ）に対して、１クロック周期遅れた信号をａ（ｎ−１）、さらに１クロック周期遅れた信号をａ（ｎ−２）とする。ｂ（ｎ）に対して、ｂ（ｎ−１）、ｂ（ｎ−２）も同様な関係にある。これら、６つの信号が、素乗算手段アレイ３２に入力される。素乗算手段アレイ３２には、図３（ａ）の符号付素乗算手段２１が９回路入っており、各出力が図２のＸｎ，ｎ（ｎ）信号からＸｎ−２、ｎ−２（ｎ）信号の９つの信号に対応している。Ｘｎ，ｎ（ｎ）等の信号名は、図３（ｂ）のように符号付素乗算手段の２つの入力信号名に関係して、名付けられており、その入力に応じて、０または１を出力する。これら９つの出力は、集計手段３３へ入力される。集計手段３３では、時刻タイミングｎで、Ｘｎ，ｎ（ｎ）等の９つの入力に１がいくつあったか集計する。集計手段３３は、例えば、ハーフアダ−、フルアダ−を使用して、実現される。９つの入力があるので、集計結果は、すべて０が入力された場合の最小値０から、すべて１が入力された場合の最大値９の値を取り得る。集計結果は１０値なので、ＭＢＤである。この集計結果は、Ｓｕｍ（ｎ）信号として、比較手段３４に入力される。比較手段３４では、図４のように、Ｓｕｍ（ｎ）の値の０から９のちょうどまんなかを境に比較して、小さい場合に０、大きい場合に１をｙ（ｎ）として出力する。本実施例の場合には、９個の符号付素乗算手段を含むので、回路規模は大きくなるが、乗算回路としての精度は向上する。
【００１１】
図２の実施例では、遅延段数（Ｎｚ）を２段とした。この場合、図５のように、素乗算手段個数が９個となり、集計手段の出力範囲が偶数の１０値となって、集計手段出力中心値がちょうど１０値のまん中になり、出力０となる入力値、出力１となる入力値がそれぞれ５個とバランスが取れ、精度良く２値の出力ができる。しかしながら、さらにもう一段の遅延手段を挿入して、３段とすると、素乗算手段個数が１６個となり、集計手段の出力範囲が奇数の１７値となって、集計手段出力中心値が整数値の８になり、集計手段出力８の場合の判定に苦慮する。集計手段出力が８になった回数を数えていて、奇数回目は０、偶数回目は１として、判定結果を意図的にトグルさせ、各５０％の確率で出力するような方法が考えられるが、入力信号を正確に反映しないで意図的にノイズを加えていることになる。このような問題は、遅延段数が奇数であれば、必ず発生する。
【００１２】
図６の実施例は、遅延段数が奇数でも、精度よく乗算できる方法である。図をわかりやすくするために遅延段数を１段としている。素乗算手段アレイ４２内部の素乗算手段個数は、４個となるので、集計手段４３の出力値は、０から４の５値となり、判定不明値の２を持つ。本実施例では、集計手段４３の直後に比較手段を入れずにΔΣ変調手段４０を後段に接続して、ＳＢＤのｙ（ｎ）出力を得るようにしている。ΔΣ変調手段４０の内部構成について説明する。集計手段出力であるＭＢＤのＳｕｍ（ｎ）は、マルチビット加算手段の４７ａに入力され、マルチビット値の−２と加算される。その結果、入力値の０から５は、−２から＋２へオフセットされる。ここでは、０が判定不明値となる。ここでマルチビット加算値−２は、−（Ｎｚ＋１）（Ｎｚ；遅延段数）である。加算手段４７ａ出力は、マルチビット加算手段４７ｂにて、遅延手段４１ｅ出力と加算される。加算手段４７ｂ出力は、比較手段４４に入力され、図７のように入力が＋１以上なら１、−１以下なら０、０の場合は１を出力する。ここで、０の場合は１としたが、０を出力してもよい。比較手段４４の出力は、ＳＢＤ信号となる。この信号は、レベルシフト手段４８に入力され、図８のように０，１を−１、＋１の値に変換される。レベルシフト手段４８出力は、マルチビット乗算手段４５により（Ｎｚ＋１）＾２倍、本例では、Ｎｚ；遅延段数１段なので、４倍されて出力される。この出力は、−４または＋４で、ＭＢＤ信号である。この出力は、反転手段４６にて、−４入力は＋４出力へ、＋４入力は−４へ変換される。加算手段４７ｃでは、反転手段４６出力と加算手段４７ｂ出力が足し合わされ、その加算された結果が遅延手段４１ｅに入力される。遅延手段４１ｅでは、入力に対してクロック１周期分遅れた信号が出力される。この出力を加算手段４７ｂに入力して、ループを構成している。例えば、加算手段４７ｂ出力が＋２であった場合、比較手段４４出力ｙ（ｎ）は１、加算手段４７ｃ入力は−４で、遅延手段４１ｅには、−２（＝＋２−４）が戻され、次のクロック周期で、加算手段４７ｂにて、−２が足し算される。途中に反転手段４６があるので、負のフィードバックループを構成している。
【００１３】
本実施例では、比較手段４４で判定不明値０をとりあえず１出力としたが、ΔΣ変調手段４０内で負のフィードバックループを構成しているため、加算手段４７ｂ入力に追随しながら、比較手段４４出力ｙ（ｎ）を自動的に調整するよう構成されているので、高精度にＳＢＤのｙ（ｎ）出力できる。意図的に０と１を交互に出力ようなノイズ源がなくＳ／Ｎ比を劣化させてしまうことが無い。したがって、遅延段数Ｎｚを集計手段４３出力Ｓｕｍ（ｎ）の取りうる値数に配慮せずに、自由に設計できるようになる。
【００１４】
本実施例では、加算手段４７ｂからループを描いて、加算手段４７ｂに戻るブロック全体をΔΣ変調手段４０と呼んでいるが、一般に１次のΔΣ変調と呼ばれる。回路規模増大を許してさらに高精度を望む場合、この部分は２次のΔΣ変調や３次のΔΣ変調に置きかえることが可能である。一般的にΔΣ変調とは、積分器（本例では、加算手段と称している）と出力段となる量子化器（本例では、比較手段と称している）を備え、量子化器の出力が負帰還されている変調方法である。ノイズを高周波領域へシフトさせ、低周波領域のダイナミックレンジを改善できる特徴がある。
【００１５】
本実施例では、分かりやすくするために集計手段４３、加算手段４７ａ、加算手段４７ｂを分離したが、いずれの機能も加算手段のため合体してもよい。
【００１６】
図９は、図２の実施例の回路規模を小型化した実施例である。図２にて、９個の素乗算手段出力をａ（ｎ）＊ｂ（ｎ）、ａ（ｎ）＊ｂ（ｎ−１）、、、ａ（ｎ−２）＊ｂ（ｎ−２）と表現すれば、Ｓｕｍ（ｎ）は、次式で表現できる。
Ｓｕｍ（ｎ）＝ａ（ｎ）＊ｂ（ｎ）＋ａ（ｎ）＊ｂ（ｎ−１）＋．．．＋ａ（ｎ−２）＊ｂ（ｎ−２）　　　　　　　（式１）
これは、次式に変形できる。
Ｓｕｍ（ｎ）＝（ａ（ｎ）＋ａ（ｎ−１）＋ａ（ｎ−２））＊（ｂ（ｎ）＋ｂ（ｎ−１）＋ｂ（ｎ−２））　　（式２）
これをブロック図で表現したのが、本実施例図９である。遅延手段５１ａから５１ｄは、図２の遅延手段３１ａから３１ｄと同じ機能である。集計手段５３ａは、ａ（ｎ）、ａ（ｎ−１）、ａ（ｎ−２）に含まれる１の値を集計したものである。集計手段５３ｂは、ｂ（ｎ）、ｂ（ｎ−１）、ｂ（ｎ−２）に含まれる１の値を集計したものである。各集計手段の出力であるＳａ（ｎ）、Ｓｂ（ｎ）はともに０から３の値を取りうる。テーブル引き手段５５は、入力されるＳａ（ｎ）、Ｓｂ（ｎ）の値に応じて、図１０に従いＳｕｍ（ｎ）を出力する。例えば、Ｓａ（ｎ）＝２、Ｓｂ（ｎ）＝１の場合、Ｓｕｍ（ｎ）＝４である。比較手段５４は、図２の比較手段３４と同じ動作である。図１０は、（式２）における演算子＊の内容を表現している。（式１）または、図２において、例えば、ａ（ｎ）＝１、ａ（ｎ−１）＝０、ａ（ｎ−２）＝０であっても、ａ（ｎ）＝０、ａ（ｎ−１）＝１、ａ（ｎ−２）＝０であっても、ａ（ｎ）＝０、ａ（ｎ−１）＝０、ａ（ｎ−２）＝１であっても、Ｓｕｍ（ｎ）の値は、１あるいは０の個数、すなわちＳａ（ｎ）に依存するのであって、１、０の位置に依存しない。そのため、図１０のような簡単なテーブルになる。図２に比較すると、本実施例は、素乗算手段アレイを無くしたり、集計手段の入力数を減らしたりして、ブロック間の信号数が減少して、回路を小型化することができる。また、テーブル引き手段５５直前まで、各相毎の回路になり、独立しているので、多相入力化を容易に実現できる。特に２乗、３乗回路の場合には、テーブル引き手段５５直前までの回路が１個で良いので、小型に実現できる。なお、Ｓｕｍ（ｎ）出力を比較手段５４に入力しないで、代わりに図６のように、ΔΣ変調手段を使用して、ＳＢＤのｙ（ｎ）出力を得ても良い。
【００１７】
図１１は、図２の実施例の回路規模を小型化したもうひとつの実施例である。図９におけるテーブル引き手段５５が符号無マルチビット乗算手段５６に置き換わっている。図１（ｂ）にて、ｙ（ｎ）を符号付のシングルビット乗算手段出力としているが、本実施例では、図１２のように符号無しのシングルビット乗算手段出力とする。この場合、（式２）が成り立つのは、もちろんであるが、図１０のテーブルに相当する部分が、符号無マルチビット乗算結果そのものになる。（式２）における演算子＊が符号無マルチビット乗算になる。Ｓｕｍ（Ｎ）として、０から９を取りうるので、比較手段５４の機能も図４と同じになる。図２に比較すると、本実施例は、素乗算手段アレイを無くしたり、集計手段の入力数を減らしたりして、回路を小型化することができる。また、符号無マルチビット乗算手段５６直前まで、各相毎の回路になり、独立しているので、多相入力化を容易に実現できる。特に２乗、３乗回路の場合には、テーブル引き手段５５直前までの回路が１個で良いので、小型に実現できる。なお、Ｓｕｍ（ｎ）出力を比較手段５４に入力しないで、代わりに図６のように、ΔΣ変調手段を使用して、ＳＢＤのｙ（ｎ）出力を得ても良い。
【００１８】
図１３は、図２の実施例の回路規模を小型化したもうひとつの実施例である。遅延手段５１ａ、５１ｂ、５１ｃ、５１ｄは、図１１のそれと同じである。遅延手段５１ｅ、５１ｆも同じ機能である。図１１の集計手段５３ａ、５３ｂを遅延手段５１ｅ、５１ｆとＥＸＯＲ５７ａ、５７ｂとアップダウンカウンタ５８ａ、５８ｂに置き換えている。ａ（ｎ）とａ（ｎ−３）がＥＸＯＲ５７ａ入力に接続されている。ａ（ｎ）とａ（ｎ−３）が異なれば、ＥＸＯＲ５７ａ出力は、１になる。この出力は、カウンタ５８ａのＥＮ入力に接続され、ａ（ｎ）は、カウンタ５８ａのＵＰ入力に接続されている。カウンタ５８ａは、ＥＸＯＲ５７ａ出力が１になれば、すなわち、ａ（ｎ）とａ（ｎ−３）が異なれば、カウントイネーブルになり、ａ（ｎ）＝１ならばアップカウント、ａ（ｎ）＝０ならばダウンカウント動作する。ａ（ｎ）すなわち、これから、遅延手段ブロック５１ａ、５１ｂ、５１ｅに入力される値と、ａ（ｎ−３）すなわち、遅延手段ブロック５１ａ、５１ｂ、５１ｅから出力される値とが異なれば、遅延手段ブロック内のａ（ｎ）、ａ（ｎ−１）、ａ（ｎ−２）を集計値に変化が発生するため、集計値を示すカウンタ値Ｓａ（ｎ）を変更、すなわち、カウントイネーブルする。そのとき、ａ（ｎ）＝１ならば、ａ（ｎ）、ａ（ｎ−１）、ａ（ｎ−２）の集計値Ｓａ（ｎ）をインクリメント、すなわち、カウンタ５８ａをアップカウントさせる。ａ（ｎ）＝０ならば、逆の動作になる。ＥＸＯＲ５７ｂ、カウンタ５８ｂもｂ（ｎ）、ｂ（ｎ−３）に対して、同様な動作をする。図２に比較すると、本実施例は、素乗算手段アレイを無くしたり、集計手段の入力数を減らしたりして、回路を小型化することができる。また、符号無マルチビット乗算手段５６直前まで、各相毎の回路になり、独立しているので、多相入力化を容易に実現できる。特に２乗、３乗回路の場合には、テーブル引き手段５５直前までの回路が１個で良いので、小型に実現できる。なお、Ｓｕｍ（ｎ）出力を比較手段５４に入力しないで、代わりに図６のように、ΔΣ変調手段を使用して、ＳＢＤのｙ（ｎ）出力を得ても良い。
【００１９】
説明を一般化してまとめるために、一般化集計手段と言う考えを導入する。一般化集計手段のひとつの例は、図９のテーブル引き手段５５の前段回路、すなわち、２個連結した遅延手段、例えば５１ａ、５１ｂ、次段の集計手段５３ａをまとめたものである。図９には、一般化集計手段が２個ある。図１１の符号無マルチビット乗算手段５６の前段回路も同じ構成である。一般化集計手段の他の例は、図１３の符号無マルチビット乗算手段５６の前段回路、すなわち、３個連結した遅延手段、例えば５１ａ、５１ｂ、５１ｅ、および次段のＥＸＯＲ５７ａ、カウンタ５８ａをまとめたものである。図１３には、一般化集計手段が２個ある。このように一般化集計手段が、テーブル引き手段５５や符号無マルチビット乗算手段５６の直前まで、独立であるので、前述のように多相入力化や２乗、３乗回路を容易に実現できる。
【００２０】
今までの実施形態においては、いずれもａ（ｎ）、ｂ（ｎ）の２相入力の実施例を示しているが、３相以上の入力にしても良い。また、ＳＢＤ入力が１相であっても良い。すなわち、図２、図６、図９、図１３において、ａ（ｎ）がＳＢＤで、ｂ（ｎ）がＭＢＤであってもよい。また、一般化集計手段とテーブル引き手段５５や符号無マルチビット乗算手段５６の間に、他のマルチビット演算手段、例えば、他のマルチビットデータとの加減乗除があっても良い。また、テーブル引き手段５５や符号無マルチビット乗算手段５６と、比較手段５４やΔΣ変調手段４０の間に、他のマルチビット演算手段、例えば、他のマルチビットデータとの加減乗除があっても良い。
【００２１】
以上、本発明者によってなされた発明の実施形態及び実施例を具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変形可能であるというのはいうまでもない。部分的な論理の反転、前後ブロックの交換、ブロック間の定数の調整、ブロック図の等価変換等は、その変形の一部である。
【００２２】
【発明の効果】
このような発明によれば、省入出力信号タイプの乗算回路を、低コスト、高精度、かつ、柔軟性高く構築できる。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるシングルビット乗算回路を表したブロック図および動作説明図である。
【図２】本発明の他の実施形態におけるシングルビット乗算回路を表したブロック図である。
【図３】図３にかかる素乗算手段アレイの内部動作説明図である。
【図４】図３にかかる比較手段の動作説明図である。
【図５】図３にかかる遅延段数と比較手段の関係を示した図である。
【図６】本発明の他の実施形態におけるシングルビット乗算回路を表したブロック図である。
【図７】図６にかかる比較手段の動作説明図である。
【図８】図６にかかるレベルシフト手段の動作説明図である。
【図９】本発明の他の実施形態におけるシングルビット乗算回路を表したブロック図である。
【図１０】図９にかかるテーブル引き手段の動作説明図である。
【図１１】本発明の他の実施形態におけるシングルビット乗算回路を表したブロック図である。
【図１２】図１１にかかる符号無素乗算手段の動作説明図である。
【図１３】本発明の他の実施形態におけるシングルビット乗算回路を表したブロック図である。
【図１４】従来の省入出力乗算回路の簡単なブロック図である。
【符号の説明】
２１　符号付素乗算手段
３１ａ、３１ｂ、３１ｃ、３１ｄ　遅延手段
３２　素乗算手段アレイ
３３　集計手段
３４　比較手段
４０　ΔΣ変調手段
４１ａ、４１ｂ　遅延手段
４２　素乗算手段アレイ
４３　集計手段
４４　比較手段
４５　マルチビット乗算手段
４６　反転手段
４７ａ、４７ｂ、４７ｃ　加算手段
５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ、５１ｆ　遅延手段
５３ａ、５３ｂ　集計手段
５４　比較手段
５５　テーブル引き手段
５６　符号無マルチビット乗算手段
５７ａ，５７ｂ　ＥＸＯＲ
５８ａ，５８ｂ　カウンタ
７１　符号無素乗算手段
【図１】
2004096434.tif 000003
【図２】
2004096434.tif 000004
【図３】
2004096434.tif 000005
【図４】
2004096434.tif 000006
【図５】
2004096434.tif 000007
【図６】
2004096434.tif 000008
【図７】
2004096434.tif 000009
【図８】
2004096434.tif 000010
【図９】
2004096434.tif 000011
【図１０】
2004096434.tif 000012
【図１１】
2004096434.tif 000013
【図１２】
2004096434.tif 000014
【図１３】
2004096434.tif 000015
【図１４】
2004096434.tif 000016