(57)【要約】【課題】一つのセルにマルチレベルを貯蔵できるように構成してチップ面積を減らしながら安定して読み取ってライトする動作が行われる不揮発性強誘電体メモリ装置を提供する。【解決手段】本発明は、複数のワードライン及び複数のプレートリセットバー信号アンに各々連結された複数のメモリセルを含むメモリセルアレイと、メモリセルに貯蔵されたデータレベル電圧を該当するデータビット値に変換して外部に出力するライト制御ブロック及び外部から入力された複数のビットデータを該当するデータレベル電圧に前記メモリセルに貯蔵するライト制御ブロックを含めてなり、ビットラインをメインビットラインとサブビットラインに階層化し、サブビットラインのセンシング電圧に当たる電流値ほどメインビットラインの初期レベルに減少させることで一つの強誘電体メモリセルに多数のレベルを貯蔵し読み取ることができる。【選択図】　　　　図６
2004103200.tif 000002
【特許請求の範囲】
【請求項１】
ビットラインをメインビットラインとサブビットラインとに階層化し、前記サブビットラインのセンシング電圧に当たる電流値だけを前記メインビットラインの初期レベルで減少することで、一つの強誘電体メモリセルに多数のデータレベルを貯蔵し読みとることができる不揮発性強誘電体メモリ装置において、
前記メモリ装置の中央領域の片側方向に形成され、前記強誘電体のメモリセルにデータを貯蔵し貯蔵したデータを読みとるための制御回路ブロック及び、
前記制御回路ブロックと直角方向に複数の前記強誘電体メモリセルから構成されたメモリセルアレイの間に形成されるデータバスを含むことを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
前記メモリセルにデータレベルを貯蔵するとき、まず最上位のデータレベル電圧を貯蔵し、当たるデータレベル電圧を印加してメモリセルのデータレベル電圧を調整することを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項３】
ライト動作時、前記メモリセルに外部から入力されたデータレベル電圧を貯蔵する場合、前記一つのメモリセルに貯蔵され得るビット数のデータに当たるデータレベル電圧を貯蔵し、
ライト動作時、前記メモリセルに貯蔵されたデータレベル電圧を読み出す場合、前記一つのメモリセルに貯蔵されたデータレベル電圧に当たるビット数のデータを外部に出力することを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項４】
前記ライト動作時、入力されたデータの一定ビットに当たるデータレベル電圧に変換して前記メインビットライン及び前記サブビットラインを通して前記メモリセルに貯蔵することを特徴とする請求項３に記載の不揮発性強誘電体メモリ装置。
【請求項５】
前記ライト動作ときに前記メモリセルにデータレベル電圧を基準電圧と比較して一定ビット数のデジタル信号に変換して出力することを特徴とする請求項３に記載の不揮発性強誘電体メモリ装置。
【請求項６】
前記メインビットラインはハイレベルにプレチャージされ、前記サブビットラインはローレベルにプレチャージされることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項７】
ビットラインをメインビットラインとサブビットラインとに階層化し、前記サブビットラインのセンシング電圧に当たる電流値だけを前記メインビットラインの初期レベルから減少することで、一つの強誘電体メモリセルに多数のデータレベルを貯蔵し読みとることができる不揮発性強誘電体メモリ装置において、
前記メモリセルに貯蔵されたデータレベル電圧を複数のデータビット値の中で当たるデータビット値に変換して外部に出力するリード制御ブロックと、
外部から入力された複数のビットデータを複数のデータレベル電圧中で当たるデータレベル電圧に前記メモリセルに貯蔵するライト制御ブロックと
を含めてなることを特徴とする不揮発性強誘電体メモリ装置。
【請求項８】
前記メモリセルアレイは複数のサブメモリセルアレイブロックを含んでおり、
前記各サブメモリセルアレイブロックは複数のメインビットライン及び複数の単位サブメモリセルアレイと、
前記単位サブメモリセルアレイは前記複数のメモリセルが連結されたサブビットラインと
を含めてなることを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置。
【請求項９】
前記サブビットラインに格納されたセンシングデータレベル電圧によって前記メインビットラインの電位を前記センシングデータレベル電圧に設定する電流調整手段を含むことを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１０】
前記サブビットラインを昇圧電圧にプルアップさせるプルアップ手段を更に含めてなることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１１】
再貯蔵及びライト動作時に前記サブビットラインと前記メインビットラインとを互いに連結するスイッチ手段を含めてなることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１２】
前記メインビットラインが一定の負荷値を有するように制御する複数の負荷制御手段を更に含めてなることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１３】
ライト動作時、前記メモリセルにデータレベル電圧を貯蔵する時、先ず最上位のデータレベル電圧を貯蔵し、入力されたデータに当たるデータレベル電圧を印加して前記メモリセルのデータレベル電圧を調整することを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置。
【請求項１４】
前記ライト制御ブロックは、
前記メモリセルに貯蔵されたデータレベル電圧と複数の基準電圧を各々比較してその結果値を出力する複数のセンスアンプなどを含むセンスアンアレイと、
前記複数の基準電圧を発生する複数の基準電圧発生手段を含む基準電圧発生
手段アレイと、
前記複数のセンスアンプの出力信号をインコーディングして当たるデータを出力するデータインコーダと、
を含むことを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置。
【請求項１５】
前記基準電圧発生手段は、
前記基準電圧の電圧レベルを調整する電圧レベル可変手段を追加に含むことを特徴とする請求項１４に記載の不揮発性強誘電体メモリ装置。
【請求項１６】
前記電圧レベル可変手段は、
一つの端子に昇圧電圧が印加され他の端子が出力端子に連結された複数の強誘電体キャパシタ及び、
プログラミングされた電圧レベル設定制御信号によって制御されて前記複数の強誘電体キャパシタの中、一定数の強誘電体キャパシタに充電された電圧を選択的に出力端子に伝送する複数の伝送手段を含むことを特徴とする請求項１５に記載の不揮発性強誘電体メモリ装置。
【請求項１７】
前記基準電圧発生手段は、セル動作が行われない区間で前記基準電圧発生手段の出力端子を接地電圧に設定するプルダウン手段を追加に含むことを特徴とする請求項１４に記載の不揮発性強誘電体メモリ装置。
【請求項１８】
前記基準電圧発生手段は、前記メモリセルに貯蔵されたデータレベル電圧が前記センスアンプに伝えられる負荷条件と同一の条件を有する基準電圧を発生する負荷複製手段を追加に含むことを特徴とする請求項１４に記載の不揮発性強誘電体メモリ装置。
【請求項１９】
前記ライト制御ブロックは、
外部から入力されたデータをディコーディングするデータデコーダ及び、
前記ディコーディングされたビット値を用いて前記データに当たるデータレベル電圧を生成するデジタルアナログ変換手段を含むことを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置。
【請求項２０】
前記データデコーダは前記データを温度計コードビットにディコーディングする温度計コードデコーダからなることを特徴とする請求項１９に記載の不揮発性強誘電体メモリ装置。
【請求項２１】
前記デジタルアナログ変換手段は、
前記ディコーディングされたビット値を用いて前記データに当たるデータレベル電圧を生成するデータレベル電圧発生手段と、
前記データレベル電圧を駆動する駆動手段と
を含むことを特徴とする請求項２０に記載の不揮発性強誘電体メモリ装置。
【請求項２２】
前記データレベル電圧発生手段は、一つに端子に前記ディコーディングされたビット値が各々印加され、他の端子が出力端子に共通連結された複数の強誘電体キャパシタを含むことを特徴とする請求項２１に記載の不揮発性強誘電体メモリ装置。
【請求項２３】
前記データレベル電圧発生手段は、前記複数の強誘電体キャパシタの他の端子と出力端子との間に連結され、前記ディコーディングされたビット値によって制御され、前記複数の強誘電体キャパシタに充電された電荷を選択的に前記出力端子に伝送する複数の伝送手段を追加に含むことを特徴とする請求項２２に記載の不揮発性強誘電体メモリ装置。
【請求項２４】
前記駆動手段は、前記データレベル電圧と出力端子との電位を同一電位に設定するレベル設定手段を含むことを特徴とする請求項２１に記載の不揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ装置に関するもので、特に、マルチレベル電圧であって一つのメモリセルに２ビット以上のデータを貯蔵するように改善した不揮発性強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ装置（ＦＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）はＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と類似したデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代の記憶素子として注目を浴びている。
【０００３】
ＦＲＡＭはＤＡＲＭと殆ど類似した構造を有し、キャパシタの材料で強誘電体を用いて高い残留分極の特性を用いた記憶素子である。このような残留分極特性によって電界が消滅してもメモリセルに記録していたデータが消えない。
【０００４】
図１は一般的な強誘電体の特性のヒステリシス曲線を示すグラフである。
強誘電体のヒステリシス曲線は電界によって誘起された分極が電界Ｖを除去しても残留分極の特性によって消滅せず一定量（ｄ、ａ状態）の電荷Ｐを維持していることが分かる。
不揮発性強誘電体メモリセルは図１のｄ、ａ状態を各々１、０に対応して記憶素子に応用したものである。
【０００５】
図２は従来の不揮発性強誘電体メモリの単位セルを示す図である。
不揮発性強誘電体メモリの単位セルは、ビットラインＢ／Ｌ、ビットラインとＢＬと交差する方向にワードラインＷ／Ｌ、ワードラインＷＬから一定間隔を離れて平行に形成されたプレートラインＰ／Ｌ、ゲートがワードラインＷＬに連結され、ドレインはビットラインＢＬに連結されるトランジスタＴ及びトランジスタＴのソースとプレートラインＰＬとの間に連結される強誘電体キャパシタＦＣとを含む（例えば、特許文献１参照）。
【０００６】
図３は従来技術による不揮発性強誘電体メモリ装置のブロック図である。
不揮発性強誘電体メモリ装置は複数のメモリセルを含むメモリセルアレイ１，メモリセルアレイ１のワードラインに駆動信号を印加するワードライン駆動部２及び前記メモリセルアレイ１のメモリセルに貯蔵されたデータをセンシング及び増幅する複数のセンスアンプなどを含むセンシングアンプアレイ３とを含めてなる。
センスアンプアレイ３は複数のセンスアンプから構成され、ビットラインに格納されたデータを増幅する。
【０００７】
図４は従来技術による不揮発性強誘電体メモリ装置のメモリセルアレイの詳しい回路を示す図である。
メモリセルアレイ１はＤＲＡＭのようにフォルディッド（ｆｏｌｄｅｄ）ビットライン構造を有する。
単位メモリセルＭＣ０は１個のトランジスタＴ０と１個の強誘電体キャパシタＦＣ０で構成される。
トランジスタＴ０の制御電極はワードラインＷＬに連結されドレイン電極がビットラインＢＬ０に連結される。
また、強誘電体キャパシタＦＣ０はプレートラインＰＬ０とトランジスタＴ０の素子との間に連結される。
【０００８】
このように構成された従来技術による不揮発性強誘電体メモリ装置のデータ入／出力動作を添付図面を参照して説明する。
図５（ａ）は従来技術による不揮発性強誘電体メモリ装置のライトモードの動作を示すタイミング図である。
まず、ライトモード時の場合、外部から印加されるチップイネーブル信号がハイレベルからローレベルに活性化し、これと同時にライトイネーブル信号がハイレベルからローレベルに遷移するとイネーブル信号ＣＥＢがローレベルに遷移しながらライトモードに進むことになる。
次に入力されたアドレスがディコーディングされ、該当ワードラインＷＬがイネーブルされて、即ち、ワードラインＷＬの電位がローレベルからハイレベルに遷移されてセルが選択される。
【０００９】
このように、ワードラインＷ／Ｌがハイレベル状態を維持している間、該当プレートラインＰ／Ｌには次第に一定区間のハイレベル信号と一定区間のローレベル信号が印加される。
また、選択されたセルにロジック値１又は０をライトするために該当ビットラインＢＬにライトイネーブル信号に同期するハイレベル又はローレベル信号を印加する。
【００１０】
即ち、ビットラインＢ／Ｌにハイレベル信号を印加し、ワードラインＷＬに印加される信号がハイレベル状態である区間でプレートラインＰ／Ｌに印加される信号がローレベルであれば図４の強誘電体キャパシタＦＣ０にはロジック値“１”が書き込まれる。
また、ビットラインＢＬにローレベル信号を印加し、プレートラインＰＬに印加される信号がハイレベル信号であれば、図４の強誘電体キャパシタＦＣ０にはロジック値“０”が書き込まれる。
【００１１】
又、図５（ｂ）は従来技術による不揮発性強誘電体メモリ装置のリード（ｒｅａｄ）モード時の動作を示すタイミング図である。
外部からチップイネーブル信号をハイレベルからローレベルに活性化させると、全てのビットラインＢＬ０〜ＢＬｎはローレベル電圧で同一になる。
また、各ビットラインＢＬ０〜ＢＬｎを活性化した後、アドレスをディコーディングし、ディコーディングされたアドレスによって該当ワードラインＷＬがイネーブルされて即ち、ワードラインＷＬの電位がローレベルからハイレベルに遷移されてセルが選択される。
【００１２】
選択されたセルのプレートラインＰＬにハイレベル信号を印加してメモリセルの強誘電体キャパシタＦＣ０に貯蔵された論理値１に対応するデータを破壊させる。
もし、強誘電体キャパシタＦＣ０に論理値０が貯蔵されていたら、データ破壊は発生しない。
【００１３】
このように破壊されたデータと破壊されないデータは前述したヒステリシスループの原理によって互いに異なる値を出力してセンスアンプはロジック値１又はロジック値０をセンシングする。
【００１４】
即ち、データが破壊された場合は電荷が図１のヒステリシス曲線のｄからｆに変更され、データが破壊されない場合は電荷が図１のａからｆに変更される。
従って、一定時間が経過した後にセンスアンプがイネーブルされるとデータが破壊された場合は増幅されてロジック値０を出力する。
【００１５】
このように、センスアンプでデータを出力した後には元のデータに復元すべきであるので該当ワードラインＷＬ０にハイレベル信号を印加した状態でプレートラインをハイレベルからローレベルに非活性化させる。
【００１６】
【特許文献１】
特開平１１−１２１７０５号公報
【００１７】
【発明が解決しようとする課題】
しかしながら、メモリ装置の集積度が高くなることによってデザインルールが小さくなるので、セルサイズを小さくしながらセル特性を正常的に維持するのが難しくなるという問題がある。
【００１８】
小さいセルサイズではデータをリードし、且つライトする動作が正常的に行われず、メモリ装置が誤動作を起こすという問題がある。
【００１９】
本発明は、上記従来技術の問題点を解決するためのもので、一つのセルにマルチレベルを貯蔵できるように構成してチップ面積を減らしながら安定して読み取ってライトする動作が行われる不揮発性強誘電体メモリ装置を提供することが目的である。
【００２０】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ装置は、ビットラインをメインビットラインとサブビットラインとに階層化し、前記サブビットラインのセンシング電圧に当たる電流値だけを前記メインビットラインの初期レベルから減少することで、一つの強誘電体メモリセルに多数のデータレベルを貯蔵し、読みとることができる不揮発性強誘電体メモリ装置において、前記メモリ装置の中央領域の片側方向に形成され、前記強誘電体のメモリセルにデータを貯蔵し貯蔵したデータを読みとるための制御回路ブロック及び、前記制御回路ブロックと直角方向に複数の前記強誘電体メモリセルから構成されたメモリセルアレイの間に形成されるデータバスを含むことを特徴とする。
【００２１】
又、前記メモリセルにデータレベルを貯蔵するとき、まず最上位のデータレベル電圧を貯蔵し、当たるデータレベル電圧を印加してメモリセルのデータレベル電圧を調整することを特徴とする。
【００２２】
また、ライト動作時、前記メモリセルに外部から入力されたデータレベル電圧を貯蔵する場合、前記一つのメモリセルに貯蔵され得るビット数のデータに当たるデータレベル電圧を貯蔵し、ライト動作時、前記メモリセルに貯蔵されたデータレベル電圧を読み出す場合、前記一つのメモリセルに貯蔵されたデータレベル電圧に当たるビット数のデータを外部に出力することを特徴とする。
【００２３】
前記ライト動作時、入力されたデータの一定ビットに当たるデータレベル電圧に変換して前記メインビットライン及び前記サブビットラインを通して前記メモリセルに貯蔵することを特徴とする。
【００２４】
又、前記ライト動作時、前記メモリセルにデータレベル電圧を基準電圧と比較して一定ビット数のデジタル信号に変換して出力することを特徴とする。
【００２５】
前記メインビットラインはハイレベルにプレチャージされ、前記サブビットラインはローレベルにプレチャージされることを特徴とする。
【００２６】
前記目的を達成するための本発明の不揮発性強誘電体メモリ装置は、ビットラインをメインビットラインとサブビットラインとに階層化し、前記サブビットラインのセンシング電圧に当たる電流値だけを前記メインビットラインの初期レベルから減少することで、一つの強誘電体メモリセルに多数のデータレベルを貯蔵し読みとることができる不揮発性強誘電体メモリ装置において、前記メモリセルに貯蔵されたデータレベル電圧を複数のデータビット値の中で当たるデータビット値に変換して外部に出力するリード制御ブロックと、外部から入力された複数のビットデータを複数のデータレベル電圧中で当たるデータレベル電圧に前記メモリセルに貯蔵するライト制御ブロックとを含めてなることを特徴とする。
【００２７】
又、前記メモリセルアレイは複数のサブメモリセルアレイブロックを含んでおり、前記各サブメモリセルアレイブロックは複数のメインビットライン及び複数の単位サブメモリセルアレイと、前記単位サブメモリセルアレイは前記複数のメモリセルが連結されたサブビットラインとを含めてなることを特徴とする。
【００２８】
前記サブビットラインに格納されたセンシングデータレベル電圧によって前記メインビットラインの電位を前記センシングデータレベル電圧に設定する電流調整手段を含むことを特徴とする。
【００２９】
前記電流調整手段は、制御端子が前記サブビットラインに連結され、一つの端子が前記メインビットラインに連結され、他の一つの端子が接地電圧に連結されたトランジスタからなり、前記サブビットラインを昇圧電圧にプルアップさせるプルアップ手段を更に含めてなることを特徴とする。
【００３０】
又、前記プルアップ手段は、制御端子にプル制御信号が印加され、一つの端子にプル信号が印加され、他の一つの端子が前記サブビットラインに連結されたトランジスタからなり、また、前記プルアップ信号は前記プルアップ制御信号が昇圧電圧に遷移し、一定時間が経過した後に昇圧電圧に遷移する信号であることを特徴とする。
【００３１】
又、再貯蔵及びライト動作時に前記サブビットラインと前記メインビットラインとを互いに連結するスイッチ手段を含めてなることを特徴とする。
【００３２】
又、前記スイッチ手段は再貯蔵及びライト動作時に昇圧電圧にイネーブルされる制御信号によって制御することを特徴とする。
【００３３】
又、前記メインビットラインが一定の負荷値を有するように制御する複数の負荷制御手段を更に含めてなることを特徴とする。
【００３４】
又、前記負荷制御手段は、前記メインビットラインから一定間隔を置いて連結して電源電圧を印加するトランジスタからなることを特徴とする。
【００３５】
ライト動作時、前記メモリセルにデータレベル電圧を貯蔵する時、先ず最上位のデータレベル電圧を貯蔵し、入力されたデータに当たるデータレベル電圧を印加して前記メモリセルのデータレベル電圧を調整することを特徴とする。
【００３６】
前記ライト制御ブロックは、前記メモリセルに貯蔵されたデータレベル電圧と複数の基準電圧を各々比較してその結果値を出力する複数のセンスアンプなどを含むセンスアンアレイと、前記複数の基準電圧を発生する複数の基準電圧発生手段を含む基準電圧発生手段アレイと、前記複数のセンスアンプの出力信号をインコーディングして当たるデータを出力するデータインコーダとを含むことを特徴とする。
【００３７】
前記基準電圧発生手段は、一つの端子に昇圧電圧が印加され、他の端子が出力端子に連結された複数の強誘電体キャパシタを含むことを特徴とする。
【００３８】
前記基準電圧発生手段は、前記基準電圧の電圧レベルを調整する電圧レベル可変手段を追加に含むことを特徴とする。
【００３９】
前記電圧レベル可変手段は、プログラミングされた電圧レベル設定制御信号によって制御されて前記複数の強誘電体キャパシタの中、一定数の強誘電体キャパシタに充電された電圧を選択的に出力端子に伝送する複数の伝送手段を含むことを特徴とする。
【００４０】
前記基準電圧発生手段は、セル動作が行われない区間で前記基準電圧発生手段の出力端子を接地電圧に設定するプルダウン手段を追加に含むことを特徴とする。
【００４１】
前記基準電圧発生手段は、前記メモリセルに貯蔵されたデータレベル電圧が前記センスアンプに伝えられる負荷条件と同一の条件を有する基準電圧を発生する負荷複製手段を追加に含むことを特徴とする。
【００４２】
また、前記昇圧電圧は初期に一定区間の間、接地電圧に設定され、前記複数の基準電圧は前記メモリセルに貯蔵できる全てのデータレベル電圧などの間の電圧レベルに設定することを特徴とする。
【００４３】
また、前記ライト制御ブロックは、外部から入力されたデータをディコーディングするデータデコーダ及び、前記ディコーディングされたビット値を用いて前記データに当たるデータレベル電圧を生成するデジタルアナログ変換手段を含むことを特徴とする。
【００４４】
又、前記データデコーダは前記データを温度計コードビットにディコーディングする温度計コードデコーダからなることを特徴とする。
【００４５】
又、前記データデコーダはライト制御信号によって制御されることを特徴とする。
【００４６】
前記デジタルアナログ変換手段は、前記ディコーディングされたビット値を用いて前記データに当たるデータレベル電圧を生成するデータレベル電圧発生手段と、前記データレベル電圧を駆動する駆動手段とを含むことを特徴とする。
【００４７】
前記データレベル電圧発生手段は、一つに端子に前記ディコーディングされたビット値が各々印加され、他の端子が出力端子に共通連結された複数の強誘電体キャパシタを含むことを特徴とする。
【００４８】
前記データレベル電圧発生手段は、前記複数の強誘電体キャパシタの他の端子と出力端子との間に連結され、前記ディコーディングされたビット値によって制御され、前記複数の強誘電体キャパシタに充電された電荷を選択的に前記出力端子に伝送する複数の伝送手段を追加に含むことを特徴とする。
【００４９】
又、前記データレベル電圧発生手段は、前記強誘電体キャパシタの他の端子を接地電圧に設定するプルダウン手段を追加に含めてなることを特徴とする。
【００５０】
前記駆動手段は、前記データレベル電圧と出力端子との電位を等電位に設定するレベル設定手段を含むことを特徴とする。
【００５１】
又、前記目的を達成するための本発明の不揮発性強誘電体メモリ装置は、ビットラインをメインビットラインとサブビットラインとに階層化し、前記サブビットラインのセンシング電圧に当たる電流値だけを前記メインビットラインの初期レベルで減少することで、一つの強誘電体メモリセルに多数のデータレベルを貯蔵し読みとることができる不揮発性強誘電体メモリ装置において、複数の基準電圧を発生する基準電圧発生手段と、前記メモリセルに貯蔵されたデータレベル電圧と前記複数の基準電圧を比較してその結果値によって前記データレベル電圧をセンシングするセンスアンプを含んでおり、前記基準電圧発生手段は、電源電圧を用いて昇圧された基準昇圧電圧を発生する昇圧電圧発生手段と、前記基準昇圧電圧を用いて基準制御信号のレベルをシフトするレベルシフターと、前記基準昇圧電圧レベルにレベルシフトされた基準制御信号を用いて基準電圧制御信号を発生する基準電圧制御信号発生手段と、前記基準電圧制御信号を用いて前記メモリセルから前記センスアンプまでデータが伝送されるための同一の条件で前記基準電圧を生成する基準電圧複製手段とを含むことを特徴とする。
【００５２】
前記基準電圧発生手段は、前記基準電圧の電圧レベルを調整する電圧レベル可変手段を追加して含むことを特徴とする。
【００５３】
前記電圧レベル可変手段は、プログラミングされた電圧レベル設定制御信号によって制御されて前記複数の強誘電体キャパシタの中、一定数の強誘電体キャパシタに充電された電圧を選択的に出力端子に伝送する複数の伝送手段を含むことを特徴とする。
【００５４】
前記基準電圧発生手段は、セル動作が行われない区間で前記基準電圧発生手段の出力端子を接地電圧に設定するプルダウン手段を追加に含むことを特徴とする。
【００５５】
又、前記基準昇圧電圧は初期に一定区間の間接地電圧に設定することを特徴とする。
又、前記複数の基準電圧は前記メモリセルに貯蔵できる全てのデータレベル電圧の間の電圧レベルで設定されることを特徴とする。
【００５６】
又、前記目的を達成するための本発明の不揮発性強誘電体メモリ装置は、ビットラインをメインビットラインとサブビットラインとに階層化し、前記サブビットラインのセンシング電圧に当たる電流値だけを前記メインビットラインの初期レベルで減少することで、一つの強誘電体メモリセルに多数のデータレベルを貯蔵し読みとることができる不揮発性強誘電体メモリ装置において、前記強誘電体メモリセルに多数のデータレベルを貯蔵するために入力されたデータがディコーディングされたビット値を用いて前記多数のデータレベルの中で前記データに当たるデータレベル電圧を生成するデータレベル電圧発生手段及び、前記当たるデータレベル電圧を駆動する駆動手段を含むことを特徴とする。
【００５７】
前記データレベル電圧発生手段は、一つに端子に前記ディコーディングされたビット値が各々印加され、他の端子が出力端子に共通連結された複数の強誘電体キャパシタを含むことを特徴とする。
【００５８】
前記データレベル電圧発生手段は、前記複数の強誘電体キャパシタの他の端子と出力端子との間に連結され、前記ディコーディングされたビット値によって制御され、前記複数の強誘電体キャパシタに充電された電荷を選択的に前記出力端子に伝送する複数の伝送手段を追加して含むことを特徴とする。
【００５９】
又、前記データレベル電圧発生手段は、前記強誘電体キャパシタの他の端子を接地電圧に設定するプルダウン手段を追加して含むことを特徴とする
【００６０】
前記駆動手段は、前記データレベル電圧と出力端子との電位を等電位に設定するレベル設定手段を含むことを特徴とする。
【００６１】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
【００６２】
図６は本発明による不揮発性強誘電体メモリ装置を示すブロック図である。
不揮発性強誘電体メモリ装置には、複数のメモリセルを含むセルアレイブロック１０が構成され、これを中心としてセル動作を制御する信号を駆動する信号駆動ブロック２０とカラムアドレスによって該当メインビットラインを選択するカラム選択制御ブロック３０とが対称して構成される。
【００６３】
又、セルアレイブロック１０，信号駆動ブロック２０及びカラム選択制御ブロック３０は四つの領域に各々分割配置する。垂直に分割した領域には制御信号発生回路、バッファ、デコーダ及びセンスアンプアレイなど制御回路などが形成される制御回路ブロック４０が構成され、水平に分割した領域にはカラム選択制御ブロック３０によって選択されたメインビットラインに格納されたデータを制御回路ブロック４０に伝えるか制御回路ブロック４０に入力されたデータをセルアレイブロック１０に伝えるデータバスＤＢが構成される。
また、各カラム選択制御ブロック３０はデータバスＤＢ側に配置される。
【００６４】
図７は図６に示すように本発明による不揮発性強誘電体メモリ装置においてセルアレイブロックを詳しく示すブロック図である。
セルアレイブロック１０は複数のサブセルアレイブロック１１を有し、一定個数のサブセルアレイブロック１１ごとに一つのメインビットライン負荷制御部１２が挿入される。なぜならば、これはメインビットラインの負荷を一定に維持するためである。
【００６５】
セルアレイブロック１０のビットラインはメインビットライン及びサブビットラインから区分され、全てのサブセルアレイブロック１１は各々のサブビットラインを有し、全てのサブビットラインは同一のメインビットラインに連結される。
又、メインビットラインをハイレベルにプルアップさせるメインビットラインプルアップ制御部１３が構成される。
【００６６】
図８は図７に示すサブセルアレイブロック１１の詳細回路を示す図である。
ここではフォルディッドビットライン構造を有する場合が挙げられる。
サブセルアレイブロック１１は複数の単位サブセルアレイブロックＳＣＡ０〜ＳＣＡｎを含めて構成される。
単位サブセルアレイブロックＳＣＡ０は、メモリセルＭＣ０〜ＭＣｎは交互に二つのサブビットラインＳＢＬ０、ＳＢＬ０｀に連結する。ここで二つのメモリセルのＭＣ０、ＭＣ１は一つのプレートラインＰＬ０を共有して各々ワードラインＷＬ０、ＷＬ１に連結される構造を有する。
【００６７】
又、単位サブセルアレイブロックＳＣＡ０はメインビットラインＭＢＬ０と接地電圧ＶＳＳの間に直列連結されてサブビットラインＳＢＬ０、ＳＢＬ０｀の電圧によってメインビットラインＭＢＬ０の電流を調節する電流調節ＮＭＯＳトランジスタＮＭ１，ＮＭ２を備え、また、メインビットラインプルダウン信号ＭＢＰＤによってＮＭＯＳトランジスタＮＭ１、ＮＭ２によって伝送された電流を接地電圧ＶＳＳに伝えるメインビットラインプルダウンＮＭＯＳトランジスタＮＭ３、ＮＭ４を備える。
【００６８】
又、単位サブセルアレイブロックＳＣＡ０は、サブビットラインプルダウン信号ＳＢＰＤに沿ってサブビットラインＳＢＬ０、ＳＢＬＯ｀を接地電圧ＶＳＳに設定するプルダウンＮＭＯＳトランジスタＮＭ５、ＮＭ６と、スイッチ制御信号ＳＢＳＷ１に沿ってメインビットラインＭＢＬ０に格納されたデータをサブビットラインＳＢＬ０、ＳＢＬ０｀に選択的に伝送するスイッチＮＭＯＳトランジスタＮＭ７、ＮＭ８とスイッチ制御信号ＳＢＳＷ２Ｌ、ＳＢＳＷ２Ｒに沿ってサブビットラインプルアップ信号ＳＢＰＵの電位に各々プルアップさせるサブビットラインプルアップＮＭＯＳトランジスタＮＭ９，ＮＭ１０を備える。
【００６９】
図９は図７に示すサブセルアレイブロック１１の詳細回路の他の実施例を示す図である。
ここではオプンビットライン構造を有する場合に対して挙げている。
【００７０】
サブセルアレイブロック１１は、複数の単位サブセルアレイブロックＳＣＡ１０〜ＳＣＡＩｎを含めて構成する。
単位サブセルアレイブロックＳＣＡ１０は、ワードラインＷＬ０〜ＷＬｎとプレートラインＰＬ０〜ＰＬｎに連結され、同一のサブビットラインＳＢＬ０に連結された複数の単位セルＭＣ０〜ＭＣｎを備える。
【００７１】
又、単位サブセルアレイブロックＳＣＡ１０はビットラインＭＢＬ０と接地電圧ＶＳＳの間に直列連結されてサブビットラインＳＢＬ０の電圧によってメインビットラインＭＢＬＯの電流を調節する電流調節ＮＭＯＳトランジスタＮＭ１１を備え、また、メインビットラインプルダウン信号ＭＢＰＤによってＮＭＯＳトランジスタＮＭ１１によって伝送された電流を接地電圧ＶＳＳに伝えるメインビットラインプルダウンＮＭＯＳトランジスタＮＭ１２を備える。
【００７２】
又、単位サブセルアレイブロックＳＣＡ１０はサブビットラインプルダウン信号ＳＢＰＤによってサブビットラインＳＢＬ０を接地電圧ＶＳＳに設定するプルダウンＮＭＯＳトランジスタＮＭ１３と、スイッチ制御信号ＳＢＳＷ１に沿ってメインビットラインＭＢＬ０に格納しているデータをサブビットラインＳＢＬ０に選択的に伝送するスイッチＮＭＯＳトランジスタＮＭ１４と、スイッチ制御信号ＳＢＳＷ２に沿ってサブビットラインプルアップ信号ＳＢＰＵの電位に各々プルアップさせるサブビットラインプルアップＮＭＯＳトランジスタＮＭ１５を備える。
【００７３】
ここで、他の単位サブセルアレイブロックＳＣＡ１１〜ＳＣＡ１ｎは前記単位サブセルアレイブロックＳＣＡ１０と同様に構成される。
メインビットラインＭＢＬ０は一回のセル動作に対して複数のサブビットラインラインＳＢＬ０〜ＳＢＬｎの中で一つのサブビットラインＳＢＬ０と連結される。
【００７４】
即ち、複数のサブビットラインＳＢＳＷ１中で一つのサブビットラインだけ活性化し全体ビットライン負荷を一つのサブビットラインＳＢＬ０の負荷サイズに減らすことができる。
図１０は図６に示した不揮発性強誘電体メモリ装置でカラム選択制御ブロックの詳細回路を示す図である。ここでは一つのメインビットラインＭＢＬに対してカラム選択制御回路が連結された場合を例として示したが実際には複数のメインビットラインＭＢＬ０〜ＭＢＬｎに対して各々図１０に示したカラム選択制御回路が連結される。
【００７５】
カラム選択制御ブロック３０のカラム選択制御回路はカラム選択制御信号ＣＳＮ、ＣＳＰによって制御されてメインビットラインＭＢＬに格納されているデータを選択的にデータバスＤＢに伝送する伝送ゲートからなる。
【００７６】
図１１は図７に示すメインビットラインプルアップ制御部の詳細回路を示す図である。
メインビットラインプルアップ制御部１３はメインビットラインプルアップ制御信号ＭＢＰＵＣによってメインビットラインＭＢＬに昇圧電圧ＶＰＰ又は電源電圧ＶＣＣを印加するプルアップＰＭＯＳトランジスタからなる。
【００７７】
ビットラインプルアップ制御部１３を構成するＰＭＯＳトランジスタはプレチャージ時にメインビットラインＭＢＬを昇圧電圧ＶＰＰ又は電源電圧ＶＣＣにプルアップさせる役割を果たす。
【００７８】
図１２は図７に示すメインビットライン負荷制御部の詳細回路を示す図である。
メインビットライン負荷制御部１２はメインビットライン制御信号ＭＢＬＣによって昇圧電圧ＶＰＰ又は電源電圧ＶＣＣとメインビットラインＭＢＬの間に連結された抵抗、即ち、負荷役割を果たす負荷ＰＭＯＳトランジスタからなる。従って、メインビットライン負荷制御部１２を構成するＰＭＯＳトランジスタは負荷として駆動されてメインビットラインＭＢＬに流れる電流を制御するように動作する。
【００７９】
図１３はマルチ電圧レベルによる不揮発性強誘電体メモリ装置のメモリセルに貯蔵される電荷量を示すグラフである。ここでは２ビットのデータを一つのメモリセルに貯蔵する場合に対して挙げている。
一つのメモリセルＭＣに２ビットのデータを貯蔵するためには四つの電圧レベルＶＷＯ（ＶＰＰ）、ＶＷ１、ＶＷ２，ＶＷ３（ＶＳＳ）が必要である。即ち、２ビットのデータ（００）２、（０１）２、（１０）２、（１１）２に対応するレベルを設定すべきである。
従って、設定されたレベルを出力するためには各電圧レベルに対応する量の電荷量をメモリセルＭＣが貯蔵すべきである。
【００８０】
図１４は本発明による不揮発性強誘電体メモリ装置の単位セルにデータレベルに対応する電圧を貯蔵（ライト）する方法を示す動作タイミング図である。
先ず、サブビットラインＳＢＬは接地電圧ＶＳＳにプレチャージされ、メインビットラインＭＢＬは電源電圧ＶＣＣにプレチャージされる（ｔｏ、ｔ１）。
次にワードラインＷＬとプレートＰＬに昇圧電圧ＶＰＰを印加して単位セルＭＣに貯蔵されたデータをサブビットラインＳＢＬに伝える。
この時メインビットラインＭＢＬの電圧レベルはメインビットラインプルダウン信号ＭＢＰＤがハイレベルであるのでサブビットラインＳＢＬの電圧レベルだけ低くなる。
【００８１】
メインビットラインＭＢＬの電圧レベルが十分に低くなると、センスアンプイネーブル信号ＳＥＮがハイレベルになってメインビットラインＭＢＬのレベルをセンスアンプを用いて増幅する（ｔ３）。
センスアンプによってメインビットラインＭＢＬに格納されたデータが十分に増幅されると、サブビットラインプルダウン信号ＳＢＰＤがハイレベルになってサブビットラインＳＢＬは接地電圧ＶＳＳにプルダウンされ、メインビットラインＭＢＬはメインビットラインプルアップ信号ＭＢＰＵＣが昇圧電圧ＶＰＰレベルを維持しているので電源電圧ＶＣＣにプルアップされる（ｔ４）。
この時プレートラインＰＬの電圧レベルは接地電圧ＶＳＳレベルに遷移される。
【００８２】
サブビットラインスイッチ信号ＳＢＳＷ２が昇圧電圧ＶＰＰを維持している状態で、サブビットラインプルアップ信号ＳＢＰＵのレベルを昇圧電圧ＶＰＰレベルに遷移すると、セルフブスチング効果によってサブスイッチ信号ＳＢＳＷ２のレベルが昇圧電圧ＶＰＰより高い電圧に昇圧される。従って、サブビットラインＳＢＬの電圧レベルは昇圧電圧ＶＰＰレベルまで上昇する。
【００８３】
又、ワードラインＷＬが昇圧電圧ＶＰＰレベルを維持した状態でサブビットラインＳＢＬが昇圧電圧ＶＰＰレベルになりセルフブスチング効果によってワードラインＷＬが昇圧電圧ＶＰＰより高い電圧に昇圧される。従って、プレートラインＰＬが接地電圧ＶＳＳレベルを維持した状態で、ワードラインＷＬが昇圧ＶＰＰより高い電圧に昇圧された状態であるので全て単位セルＭＣのキャパシタＦＣにデータレベル（１１）２に当たる昇圧電圧ＶＰＰが貯蔵される（ｈｉｄｄｅｎ
“Ｉ（ＶＰＰ）”Ｗｒｉｔｅ）ｔ５）。
【００８４】
又、データレベル（１０）２を有するデータＤＩＮが入力されると、メインビットラインＭＢＬがデータレベル（１０）２に当たる電圧レベルＶＷ１になり、サブビットラインスイッチ信号ＳＢＳＷ１が昇圧電圧ＶＰＰに遷移してメインビットラインＭＢＬに格納されたデータレベル（１０）２に当たる電圧レベルＶＷ１によってサブビットラインＳＢＬが同一の電圧レベルＶＷ１になる。従って、単位セルＭＣのキャパシタＦＣには入力されたデータレベル（１０）に当たる電圧レベルＶＷ１が貯蔵される（ｔ６）。この時選択されない他のメモリセルＭＣなどは以前のデータを更に貯蔵する再貯蔵（ＲＥＳＴＯＲＥ）動作を行う。
【００８５】
次にサブビットラインＳＢＬは接地電圧ＶＳＳにプレチャージされ、メインビットラインＭＢＬは電源電圧ＶＣＣにプレチャージされる（ｔ７）。
前記動作と同じ方法で余りのデータレベル（０１）２、（００）２またメモリセルＭＣに貯蔵することができる。
【００８６】
図１５は本発明による不揮発性強誘電体メモリ装置のメモリセルに貯蔵されたデータレベルに対応する電圧を読みとる（ｒｅａｄ）方法を示す動作タイミング図である。
先ず、サブビットラインＳＢＬは接地電圧ＶＳＳにプレチャージし、メインビットラインＭＢＬは電源電圧ＶＣＣにプレチャージする（ｔ０，ｔ１）。
又、ワードラインＷＬとプレートラインＰＬに昇圧電圧ＶＰＰを印加してメモリセルＭＣに貯蔵されたデータをサブビットラインＳＢＬに伝える。
【００８７】
この時メインビットラインＭＢＬのレベルはメインビットラインプルダウン信号ＭＢＰＤがハイレベルであるのでサブビットラインＳＢＬの電圧レベルほど低くなる（ｔ２）。
メインビットラインＭＢＬのレベルが十分に低くなると、センスアンプイネーブル信号ＳＥＮがハイレベルになってメインビットラインＭＢＬの電圧レベルをセンスアンプを用いて増幅する（ｔ３）。
【００８８】
センスアンプによってメインビットラインＭＢＬに格納されたデータが十分に増幅されると、入／出力バスＩＯを通して外部に出力する。
なお、センスアンプによってメインビットラインＭＢＬに格納されたデータが十分に増幅された後にはサブビットラインプルダウン信号ＳＢＰＤがハイレベルになってサブビットラインＳＢＬは接地電圧ＶＳＳにプルダウンされ、メインビットラインＭＢＬはメインビットラインプルアップ信号ＭＢＰＵＣが昇圧電圧ＶＰＰレベルを維持しているので電源電圧ＶＣＣにプルアップされる（ｔ４）。この時プレートラインＰＬの電圧レベルは接地電圧ＶＳＳに遷移させる。
【００８９】
サブビットラインスイッチ信号ＳＢＳＷ２が昇圧電圧ＶＰＰを維持している状態でサブビットラインプルアップ信号ＳＢＰＵのレベルを昇圧電圧ＶＰＰレベルに遷移すると、セルフブスチング効果によってサブスイッチ信号ＳＢＳＷ２の電圧レベルが昇圧電圧ＶＰＰより高い電圧に昇圧される。従って、サブビットラインＳＢＬの電圧レベルは昇圧電圧ＶＰＰレベルまで上昇する。
【００９０】
また、ワードラインＷＬが昇圧電圧ＶＰＰレベルを維持した状態でサブビットラインＳＢＬの電圧レベルが昇圧電圧ＶＰＰレベルになってセルフブスチング効果によってワードラインＷＬの電圧レベルが昇圧電圧ＶＰＰより高い電圧に昇圧される。従って、プレートラインＰＬが接地電圧ＶＳＳレベルを維持した状態でワードラインＷＬが昇圧電圧ＶＰＰより高い電圧に昇圧になっているので全てのメモリセルＭＣのキャパシタＦＣにデータレベル（１１）２に当たる昇圧電圧ＶＰＰが貯蔵される（ｈｉｄｄｅｎ　“Ｉ（ＶＰＰ）”Ｗｒｉｔｅ）ｔ５）。
【００９１】
次に選択されないメモリセルＭＣに貯蔵されていたデータはセンスアンプによって増幅されてラッチされているのでメインビットラインＭＢＬは各メモリセルＭＣに貯蔵されていたデータレベルに当たる電圧レベルになり、サブビットラインスイッチ信号ＳＢＳＷ１が昇圧電圧ＶＰＰに遷移してメインビットラインＭＢＬに格納されたデータレベルに当たる電圧レベルによってサブビットラインＳＢＬが同一の電圧レベルになる。従って、メモリセルＭＣのキャパシタＦＣには以前に貯蔵されたデータレベルに当たる電圧レベルが更に貯蔵される（ｔ６）。
又、サブビットラインＳＢＬは接地電圧ＶＳＳにプレチャージされ、メインビットラインＭＢＬは電源電圧ＶＣＣにプレチャージされる（ｔ７）。
【００９２】
図１６は図６に示す本発明による不揮発性強誘電体メモリ装置の制御回路ブロック４０を示すブロックである。
制御回路ブロック４０は外部制御信号が入力されるパッド及びバッファ、アドレスが入力されるパッド及びバッファ、データが入／出力されるパッド及びバッファ、アドレスをディコーディングするデコーダ、センスアンプアレイブロックなどを含む。
【００９３】
ここではデータを入／出力する動作のための主要構成だけを説明する。
又、ここでは２ビットデータを一つのメモリセルに貯蔵する場合に対して説明するが、必要によって希望の複数のビットデータを一つのメモリセルに貯蔵することもできる。
【００９４】
制御回路ブロック４０はデータバスＤＢを通して伝えられたデータレベル電圧を基準電圧と比較してその比較結果を出力する三つのセンスアンプＳＡ０、ＳＡ１、ＳＡ２を各々含む複数のセンスアンプアレイブロック４１と、基準電圧ＶＲＥＦ０，ＶＲＥＦ１、ＶＲＥＦ２を発生する三つの基準電圧発生部４７を含む基準電圧発生部アレイブロック４２と、各センスアンプアレイブロック４１のセンスアンプなどＳＡ０，ＳＡ１、ＳＡ２によって増幅されたデータレベルをインコーディングして出力する複数のデータインコーダブロック４３と、入／出力ラインＩＯに格納された入力データに当たる電圧をデータバスＤＢに伝える複数のライト制御ブロック４４を含む。
【００９５】
ここで、ライト制御ブロック４４は入／出力バスＩＯに格納されたデータレベルを温度計コードでディコーディングするデコーダ４５と、ディコーディングされたデジタルビットを用いて入力されたデータレベルに当たる電圧に変換してデータバスＤＢに出力するデジタルアナログ変換部ＤＡＣ４６を含む。
【００９６】
図１７はデータバスに格納された各データレベルと基準電圧との関係を示すグラフである。
図１８は図１６に示す基準電圧発生部４７の詳細ブロックを示す図である。
基準電圧発生部４７は基準昇圧電圧ＲＥＦＶＰＰを発生する昇圧電圧発生部４８と、基準昇圧電圧ＲＥＦＶＰＰを用いて基準制御信号ＲＥＦＰＬＣＯＮのレベルをシフトするレベルシフタ４９と、昇圧電圧レベルにレベルシフトされた信号ＲＥＦＰＬを用いて基準電圧制御信号ＲＥＦＳＮを発生する基準電圧制御信号発生部５０と、基準電圧制御信号ＲＥＦＳＮを用いてメモリセルＭＣでセンスアンプＳＡまでデータ伝送されるための同一条件に基準電圧ＶＲＥＦを生成する基準電圧複製部５１とからなる。
【００９７】
図１９は図１８に示す基準電圧発生部において昇圧電圧発生部の詳しい回路を示す図である。
昇圧電圧発生部４８は一定数の直列連結されたインバーターＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４で構成して基準昇圧電圧制御信号ＲＥＦＶＰＰＣＯＮを一定時間遅延させる非反転遅延部５２と、遅延部５２によって遅延された信号と電源電圧ＶＣＣの限定電圧を感知した信号ＶＣＣＬＭを不定論理積するナンドゲートＮＤ１と、一定数の直列連結されたインバーターＩＮＶ５、ＩＮＶ６，ＩＮＶ７で構成してナンドゲートＮＤ１の出力を一定時間遅延する反転遅延部５３と、遅延部５３の出力に同期して出力端子をポンピングするポンピングするポンピングキャパシタＣＰと、出力端子をプレチャージするＰＭＯＳトランジスタＰＭ１と、出力端子と接地電圧ＶＳＳの間に直列連結され、ゲートが共通連結されてナンドゲートＮＤ１の出力信号が印加され、共通ドレインの電圧がＰＭＯＳトランジスタＰＭ１のゲートに印加されるＰＭＯＳトランジスタＰＭ２及びＮＭＯＳトランジスタＮＭ１６を含む。
【００９８】
図２０は図１８に示す基準電圧発生部においてレベルシフタの詳しい回路を示す図である。
基準制御信号ＲＥＦＰＬＣＯＮを順次に反転するインバーターＩＮＶ８及びＩＮＶ９と、共通ソースに基準昇圧電圧ＲＥＦＶＰＰが印加されゲートがクロスカプルド（Ｃｏｕｐｌｅｄ）連結されたＰＭＯＳトランジスタＰＭ３、ＰＭ４と、ドレインがＰＭＯＳトランジスタＰＭ３，ＰＭ４のドレインに各々共通連結され、ゲートにインバーターＩＮＶ８及びＩＮＶ９の出力が各々印加されるＮＭＯＳトランジスタＮＭ１７，ＮＭ１８と、基準昇圧電圧ＲＥＦＶＰＰと接地電圧ＶＳＳの間に直列連結されゲートが共通連結されてＰＭＯＳトランジスタＰＭ４及びＮＭＯＳトランジスタＮＭ１８の共通ドレインの電圧が印加されて共通ドレインで出力信号ＲＥＦＰＬが出力されるＰＭＯＳトランジスタＰＭ５及びＮＭＯＳトランジスタＮＭ１９を含む。
【００９９】
図２１は図１８に示す基準電圧発生部において基準電圧制御信号発生部の詳しい回路を示す図である。
基準電圧制御信号発生部５０はレベルシフトされた基準制御信号ＲＥＦＰＬによって一定電圧を出力するメイン発生部５４と、伝送制御信号ＰＰＣ０〜ＰＰＣｎ及びＰＮＣ０〜ＰＮＣｎによって微細電圧値を調節して出力するサブ発生部５５と、基準電圧均等化信号ＲＥＦＥＱによって出力端子を接地電圧ＶＳＳにプレチャージするＮＭＯＳトランジスタＮＭ２０を含めて構成する。
【０１００】
ここで、メイン発生部５４は一つの端子にレベルシフトされた基準制御信号ＲＥＦＰＬが印加される並列連結された複数の強誘電体基準キャパシタＲＥＣ０〜ＲＥＣｎを含めてなる。
サブ発生部５５は一つの端子にレベルシフトされた基準制御信号ＲＥＦＰＬが印加される強誘電体サブキャパシタＲＥＣＳ０〜ＲＥＣＳｎと、強誘電体サブキャパシタＲＥＣＳ０−ＲＥＣＳｎに充電された電圧を制御信号ＰＰＣ０〜ＰＰＣｎ及びＰＮＣ０〜ＰＮＣｎによって各々選択的に伝送する複数の伝送ゲートＴＧ０〜ＴＧｎを含めて構成される。
【０１０１】
図２２は図１８に示す基準電圧発生部において基準電圧複製部の詳しい回路を示す図である。
基準電圧複製部５１はメモリセルＭＣでセンスアンプＳＡまでデータを伝送するために同一条件の基準電圧ＶＲＥＦを提供するためである。このために基準電圧複製部５１はメインビットライン負荷制御部１２と同一の負荷条件を作るためのゲートに接地電圧ＶＳＳが印加されソースに昇圧電圧ＶＰＰ又は電源電圧ＶＣＣが印加されドレインが共通連結された複数のＰＭＯＳトランジスタＰＭ１１〜ＰＭ１ｋと、ＰＭＯＳトランジスタＰＭ１１〜ＰＭ１ｋの共通ドレインと連結され、図９に示す電流調節ＮＭＯＳトランジスタＮＭ１１の負荷条件と同一条件を作るためのゲートに基準制御信号ＲＥＦＳＮが印加されたＮＭＯＳトランジスタＮＭ２０、及びメインビットラインプルダウンＮＭＯＳトランジスタＮＭ３の負荷条件と同一条件を作るためのゲートに電源電圧ＶＣＣが印加されるＮＭＯＳトランジスタＮＭ２１と、カラム選択部３０の負荷条件と同一条件を作るための電源電圧ＶＣＣと接地電圧ＶＳＳが印加されてＰＭＯＳトランジスタＰＭ１１〜ＰＭ１ｋとＮＭＯＳトランジスタＮＭ６の共通ドレインの電圧を出力端子に伝送する伝送ゲートＴＧ１１と、メインビットラインプルアップ制御部１３の負荷条件と同一条件に作るためのゲートにメインビットラインプルアップ制御信号ＭＢＬＰＵＣが印加されソースに昇圧電圧ＶＰＰ又は電圧電圧ＶＣＣが印加されドレインが出力端子に連結されたＰＭＯＳトランジスタＰＭ６と、データバスＤＢの負荷条件と同一条件に作るための出力端子と接地電圧ＶＳＳの間に連結されたキャパシタＣＬを含む。
【０１０２】
図２３は図１８に示す基準電圧発生部の動作を示すタイミング図である。
先ず、チップイネーブル信号ＣＥＢがローレベルにイネーブルされるとレベルシフトされた基準制御信号ＲＥＦＰＬはローレベルになり、基準電圧均等化信号ＲＥＦＥＱがハイレベルを維持して基準電圧制御信号ＲＥＦＳＮをローレベルにプレチャージし、基準電圧ＶＲＥＦをハイレベル（ＶＰＰ又はＶＣＣ）にプレチャージする（ｔ０、ｔ１）。
次にレベルシフトされた制御信号ＲＥＦＰＬはハイレベルになって基準制御部信号ＲＥＦＳＮに当たる基準電圧ＶＲＥＦを発生する（ｔ２、ｔ３）。
【０１０３】
ここで、基準電圧制御信号ＲＥＦＳＮのレベルは各基準電圧ＶＲＥＦ０、ＶＲＥＦ１，ＶＲＥＦ２がデータバスＤＢに格納された電圧レベルＶＤＢ０，ＶＤＢ１，ＶＤＢ２、ＶＤＢ３の間に存在するようにサブ発生部５５の伝送ゲートＴＧ０〜ＴＧｎの中でターンオンされる個数をプログラムする。
従って、センスアンプイネーブル信号ＳＥＮがハイレベルにイネーブルされてセンスアンプＳＡ０，ＳＡ１、ＳＡ２は基準電圧ＶＲＥＦ０，ＶＲＥＦ１，ＶＲＥＦ２を用いてデータバスＤＢに格納される電圧レベルＶＤＢを各々比較し、データインコーダ４７はその比較結果ＣＯＭ０、ＣＯＭ１、ＣＯＭ２をインコーディングして当たるデータを入／出力ラインに出力する（ｔ３、ｔ４）。
【０１０４】
図２４は図１６に示すライト制御ブロックでデータデコーダの詳しい回路示す図である。ここでは入力されたデータを温度計コードにディコーディングする温度計コードデコーダを用いる場合に対して説明する。
データデコーダ４５は入／出力ラインＩ００に格納されたデータがインバーターＩＮＶ１０によって反転した信号及びＩＯ１に格納されたデータがインバーターＩＮＶ１１によって反転された信号を論理積するアンドゲートＡＤ１と、入／出力ラインＩ００に格納されたデータがインバーターＩＮＶ１２によって反転された信号及び入／出力ラインＩＯ１に格納されたデータを論理積するアンドゲートＡＤ２と、入／出力ラインＩ００に格納されたデータ及び入／出力ラインＩ０１に格納されたデータインバーターＩＮＶ１３によって反転された信号を論理積するアンドゲートＡＤ３と、入／出力ラインＩ００、Ｉ０１に格納されたデータを論理積するアンドゲートＡＤ４を備える。
【０１０５】
又、データデコーダ４５はアンドゲートＡＤ１，ＡＤ２、ＡＤ３、ＡＤ４の出力を論理和するオアゲートＯＲ１と、アンドゲートＡＤ２，ＡＤ３、ＡＤ４の出力を論理和するオアゲートＯＲ２と、アンドゲートＡＤ３、ＡＤ４の出力を論理和するオアゲートＯＲ３と、アンドゲートＡＤ４の出力を論理和するオアゲートＯＲ４を備える。
【０１０６】
又、データデコーダ４５は各オアゲートＯＲ１，ＯＲ２、ＯＲ３、ＯＲ４の出力をライト制御信号ＷＲＣＯＮによって伝えてライトディコーディング信号ＷＲＰＬ０、ＷＲＰＬ１，ＷＲＰＬ２、ＷＲＰＬ３を各々出力するアンドゲートＡＤ５、ＡＤ６ＡＤ７、ＡＤ８を含めて構成される。
従って、データデコーダ４５の温度計コードのライトディコーディング信号ＷＲＰＬ０，ＷＲＰＬ１，ＷＲＰＬ２，ＷＲＰＬ３は入力されたデータ（００）の場合、（１０００）になり、（０１）の場合（１１００）になり、（１０）の場合（１１１０）になり（１１）の場合（１１１１）になる。
【０１０７】
図２５は図１６に示すライト制御ブロックでデジタルアナログ変換部の詳しいブロックを示す図である。
デジタルアナログ変換部４６はデータデコーダ４５の温度計コードのライトディコーディング信号ＷＲＰＬ０、ＷＲＰＬ１、ＷＲＰＬ２、ＷＲＰＬ３が印加されてライト基準レベルＷＲＲＥＦを発生するライト基準レベル発生部５２と、ライト基準レベルＷＲＲＥＦに当たるライト電圧ＶＤＯを駆動してデータバスＤＢ０に伝えるライト基準レベル駆動部５３を含めて構成される。
【０１０８】
図２６は図２５に示すデジタルアナログ変換部でライト基準レベル発生部５７の詳しいブロックを示す図である。
ライト基準レベル発生部５７は一つの端子にライトディコーディング信号ＷＲＰＬ０、ＷＲＰＬ１，ＷＲＰＬ２、ＷＲＰＬ３が各々印加される強誘電体キャパシタＦＣ１１、ＦＣ１２，ＦＣ１３，ＦＣ１４と、ライトディコーディング信号ＷＲＰＬ０、ＷＲＰＬ１、ＷＲＰＬ２、ＷＲＰＬ３及びインバーターなどＩＮＶ１４，ＩＮＶ１５、ＩＮＶ１６，ＩＮＶ１７によって反転された信号によって各々制御されて強誘電体キャパシタＦＣ１１、ＦＣ１２，ＦＣ１３，ＦＣ１４に充電された電位を選択的に伝送する伝送ゲートなどＴＧ１２、ＴＧ１３、ＴＧ１４，ＴＧ１５と、ライト基準レベル均等化信号ＷＲＲＥＦＥＱによって制御されてキャパシタＦＣ１１，ＦＣ１２，ＦＣ１３，ＦＣ１４の出力端子を接地電圧に設定するＮＭＯＳトランジスタＮＭ２２、ＮＭ２３、ＮＭ２４、ＮＭ２５を含めて構成される。ここで伝送ゲートＴＧ１２，ＴＧ１３，ＴＧ１４，ＴＧ１５によって選択的に伝送されたキャパシタＦＣ１１，ＦＣ１２，ＦＣ１３，ＦＣ１４に充電された電位は出力端子に共通連結されてライト基準レベルＷＲＲＥＦを出力する。
【０１０９】
図２７は図２５に示すデジタルアナログ変換部でライト基準レベル駆動部の詳細回路を示す図である。
ライト基準レベル駆動部４８はライト基準レベルＷＲＲＥＦと出力端子の電位を比較する差動増幅部４９と、ライトイネーブル信号ＷＲＥＮ及びインバーターＩＮＶ１８によって反転した信号によって車動増幅部４９の出力電位ＶＤＯを選択的にデータバスＤＢＯに伝える伝送ゲートＴＧ１６を含めて構成される。
【０１１０】
ここで、車動増幅部４９はソースが共通連結されて電源電圧ＶＣＣが印加されゲートが共通連結されてドレインに連結されたＰＭＯＳトランジスタＰＭ７及びＰＭ８と、ドレインがＰＭＯＳトランジスタトランジスタＰＭ７，ＰＭ８のドレインに共通連結され、ゲートにライト基準レベルＶＲＥＦ及び出力端子が各々連結されたＮＭＯＳトランジスタＮＭ２６，ＮＭ２７と、ドレインがＮＭＯＳトランジスタＮＭ２６，ＮＭ２７の共通ソースに連結され、ソースが接地電圧ＶＳＳに連結され、ゲートにライト制御信号ＷＲＥＮが印加されるＮＭＯＳトランジスタＮＭ２８を含めて構成される。
【０１１１】
このように構成された本発明による不揮発性強誘電体メモリ装置の制御回路ブロック４０の動作を説明する。
先ずリードモードではセンスアンプＳＡ０、ＳＡ１、ＳＡ２がデータバスＤＢに格納されたデータレベルＶＤＢを基準電圧ＶＲＥＦ０，ＶＲＥＦ１、ＶＲＥＦ２を用いて図１７に示すデータレベル中どこに属するかを示すビット値ＣＯＭ０、ＣＯＭ１、ＣＯＭ２を出力する。
【０１１２】
データインコーダ４３は各センスアンプなどＳＡ０、ＳＡ１、ＳＡ２の比較結果ビット値ＣＯＭ０、ＣＯＭ１、ＣＯＭ２をインコーディングして当たるデータレベルのビット値に入力Ｉ００、ＩＯＩを通して外部に出力する。
例えば、データバスＤＢ０にデータレベル１０に当たる電圧ＶＤＢ２が格納された場合、センスアンプＳＡ０の出力値ＣＯＭ０は基準電圧ＶＲＥＦ０がデータバスＤＢ０に格納されたデータの電圧ＶＤＢ２より更に高いのでローレベル０になり、センスアンプＳＡ１の出力値ＣＯＭ１は基準電圧ＶＲＥＦ１がデータバスＤＢ０に格納されたデータの電圧ＶＤＢ２より高いのでローレベル０になり、センスアンプＳＡ２の出力値ＣＯＭ２は基準電圧ＶＲＥＦ２がデータバスＤＢ０に格納されたデータの電圧ＶＤＢ２より低いのでセンスアンプＳＡ２の出力値はハイレベル１になる。
【０１１３】
データインコーダ４３はセンスアンプＳＡ０、ＳＡ１、ＳＡ２の出力値００１をインコーディングしてデータレベル１０を入／出力ラインＩＯ０，ＩＯ１に各々出力する。
なお、ライトモードでは外部からデータがデータパッドを通して入力して入／出力ラインＩＯ０、ＩＯ１に格納される。
ライト制御ブロック４４は入／出力ラインＩＯ０、ＩＯＩに格納されたデータを該当電圧に変換してデータバスＤＢ０に伝える。即ち、入／出力ラインＩＯ０、ＩＯ１に格納されたデータはデータデコーダ４５によってディコーディングされてデジタルアナログ変換部４６によって当たる電圧に変換してデータバスＤＢ０に伝えられる。
【０１１４】
例えば、データ（１０）が入／出力ラインＩＯ０、ＩＯ１に格納された場合、データデコーダ４５は入力されたデータ（１０）を温度計コード値（１１１０）でディコーディングすると、デジタルアナログ変換部４６は温度計値（１１１０）に当たる電圧ＶＤＯを発生してデータバスＤＢ０に伝える。従って、データバスＤＢ０のレベルは伝えられた電圧値ＶＤＯに設定される。
【０１１５】
図２８は図１６に示した制御回路ブロックでライト制御ブロックの動作を示すタイミング図である。
先ず、チップイネーブル信号ＣＥＢがローレベルに遷移してイネーブルされるとライト制御信号ＷＲＣＯＮがローレベルになり、ライト基準レベル均等化信号ＷＲＲＥＦＥＱがハイレベルを維持してライト基準レベルＷＲＲＥＦをローレベルに初期設定する（ｔ０，ｔ１，ｔ２、ｔ３）。この時データバスＤＢには再貯蔵のためにメモリセルＭＣに貯蔵されたデータが格納される（ｔ２，ｔ３）。
【０１１６】
次にライト制御信号ＷＲＣＯＮがハイレベルになってデータデコーダ４５は入／出力ラインＩＯ０、ＩＯ１に格納された温度計コードのライトディコーディング信号ＷＲＰＬＯ、ＷＲＰＬ１、ＷＲＰＬ２、ＷＲＰＬ３にディコーディングする。
【０１１７】
データデコーダ４５のライトディコーディング信号ＷＲＰＬ０、ＷＲＰＬ１，ＷＲＰＬ２，ＷＲＰＬ３はデジタルアナログ変換部４６に印加されて入力されたデータに当たる電圧ＶＤ０を発生する。即ち、入力されたデータ１０に当たる温度計コードＷＲＰＬ０，ＷＲＰＬ１、ＷＲＰＬ２、ＷＲＰＬ３（１１１０）によってライト基準レベル発生部４７の四つの強誘電体キャパシタＦＣ１１，ＦＣ１２，ＦＣ１３，ＦＣ１４中で当たる個数のキャパシタだけＦＣ１１，ＦＣ１２，ＦＣ１３駆動して入力されたデータ１０に当たるライト基準レベルＷＲＲＥＦを発生する（ｔ４）。
【０１１８】
従って、ライト基準レベル駆動部４８はライトイネーブル信号ＷＲＥＮがハイレベルにイネーブルになると、ライト基準レベルＶＲＲＥＦに当たる電圧ＶＤＯを駆動してデータバスＤＢに伝える（ｔ５）。
【０１１９】
以上本発明の好適な一実施形態に対して説明したが、前記実施形態のものに
限定されるわけではなく、本発明の技術思想に基づいて種々の変形又は変更が可能である。
【０１２０】
【発明の効果】
以上説明したように、本発明の不揮発性強誘電体メモリ装置によると、次のような効果がある。
一つのメモリセルに多数のレベルを貯蔵して多数のデータを貯蔵することができるのでメモリ装置の集積度を高めることができ、安定して動作できる。
又、ライト動作時に先ず最大のハイデータを貯蔵した後に入力されたデータレベルに当たる電圧に貯蔵されたデータレベルを調整する方法を用いることによって安定してライト動作を行うことができる。
又、メインビットラインとサブビットラインにビットラインを分離して最小のライン負荷だけで動作できるのでセンシング感度を向上させ迅速に動作できる。
最後に、センスアンプで用いる基準電圧を強誘電体キャパシタの線形充電効果を用いて希望の複数の基準電圧を微細にプログラミングできる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシス曲線を示すグラフ図である。
【図２】従来技術による不揮発性強誘電体メモリの単位セルを示す回路図である。
【図３】従来技術による不揮発性強誘電体メモリ装置の構成ブロック図である。
【図４】従来技術による不揮発性強誘電体メモリ装置のメモリセルアレイの詳細回路を示す回路図である。
【図５】（ａ）は、従来技術による不揮発性強誘電体メモリ装置のライトモードの動作を示すタイミング図、（ｂ）は、従来技術による不揮発性強誘電体メモリ装置のリードモードの動作を示すタイミング図である。
【図６】本発明による不揮発性強誘電体メモリ装置を示すブロック図である。
【図７】図６による不揮発性強誘電体メモリ装置におけるセルアレイブロックを詳細に示すブロック図である。
【図８】図７に示すサブセルアレイブロックの詳細回路を示す回路図である。
【図９】図７に示すサブセルアレイブロックの詳細回路の他の実施例を示す回路図である。
【図１０】図６に示す不揮発性強誘電体メモリ装置におけるカラム選択制御ブロックの詳細回路を示す回路図である。
【図１１】図７に示すメインビットラインプルアップ制御部の詳細回路を示す回路図である。
【図１２】図７に示すメインビットライン負荷制御部の詳細回路を示す回路図である。
【図１３】マルチ電圧レベルによる不揮発性強誘電体メモリ装置のメモリセルに貯蔵される電荷量を示すグラフである。
【図１４】本発明による不揮発性強誘電体メモリ装置の単位セルにデータレベルに対応する電圧を貯蔵（ライト）する方法を示すタイミング図である。
【図１５】本発明による不揮発性強誘電体メモリ装置のメモリセルに貯蔵されたデータレベルに対応する電圧を読みとる方法を示すタイミング図である。
【図１６】図６に示す本発明による不揮発性強誘電体メモリ装置の制御回路ブロックを詳細に示すブロック図である。
【図１７】データバスに格納される各データレベルと基準電圧との関係を示すグラフである。
【図１８】図１６に示す基準電圧発生部の詳細ブロックを示すブロック図である。
【図１９】図１８に示す基準電圧発生部で昇圧電圧発生部の詳細回路を示す回路図である。
【図２０】図１８に示す基準電圧発生部でレベルシフタの詳細回路を示す回路図である。
【図２１】図１８に示す基準電圧発生部で基準電圧制御信号発生部の詳細回路を示す回路図である。
【図２２】図１８に示す基準電圧発生部で基準電圧複製（ｒｅｐｌｉｃａ）部の詳細回路を示す回路図である。
【図２３】図１８に示す基準電圧発生部の動作を示すタイミング図である。
【図２４】図１６に示すライト制御ブロックでデータデコーダの詳細回路を示す回路図である。
【図２５】図１６に示すライト制御ブロックでデジタルアナログ変換部の詳細回路を示す回路図である。
【図２６】図２５に示すデジタルアナログ変換部でライト基準レベル発生部の詳細回路を示す回路図である。
【図２７】図２５に示すデジタルアナログ変換部でライト基準レベル駆動部の詳細回路を示す回路図である。
【図２８】図１６に示す制御回路ブロックでライト制御ブロックの動作を示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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