(57)【要約】【課題】ＭＯＳＦＥＴの耐圧を確保し、オン抵抗を抑制しつつ、ゲート容量を低減してスイッチング速度の高速化を図ると共に、低消費電力を実現する。【解決手段】本発明の実施の一形態に係る半導体装置は、半導体基板上にゲート絶縁膜を介して形成され、空隙部であるスリット部を有するゲート電極と、上記ゲート電極の両側面及び上記スリット部内の側壁に形成され、上記スリット部内を埋め込んで上記スリット部直下の上記ゲート絶縁膜を被覆する側壁膜と、上記ゲート電極及び上記側壁膜を被覆して形成された層間絶縁膜と、を備えているものである。【選択図】　図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成され、空隙部であるスリット部を有するゲート電極と、
前記ゲート電極の両側面及び前記スリット部内の側壁に形成され、前記スリット部内を埋め込んで前記スリット部直下の前記ゲート絶縁膜を被覆する側壁膜と、
前記ゲート電極及び前記側壁膜を被覆して形成された層間絶縁膜と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の側面に形成された前記側壁膜の幅ＷＯＸと前記スリット部の幅ＷＧとの間には、不等式ＷＧ≦２ＷＯＸの関係が成立していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スリット部は、前記ゲート電極の中央部に一箇所形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記スリット部は、複数箇所形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
複数箇所の前記スリット部によって三個以上の部分に分割された前記ゲート電極の各部分電極のうち二個の両端部分電極以外の部分電極の一部又は全部が、前記両端部分電極及びゲート配線から電気的に切り離された浮遊電極であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
ドレイン層を構成する第一導電型基板層と、
前記基板層上に形成された第一導電型半導体層と、
前記半導体層の表層部に所定間隔をおいて形成された第二導電型の第一及び第二のベース層と、
前記第一及び第二のベース層の表面にそれぞれ形成された第一導電型の第一及び第二のソース層と、
相互に隣接した前記第一及び第二のソース層の一端部の一方から他方までにわたる領域の基板表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、空隙部であるスリット部を有するゲート電極と、
前記ゲート電極の両側面及び前記スリット部内の側壁に形成され、前記スリット部内を埋め込んで前記スリット部直下の前記ゲート絶縁膜を被覆する側壁膜と、
前記ゲート電極及び前記側壁膜を被覆して形成された層間絶縁膜と、
所定のコンタクト領域において前記ソース層及び前記ベース層に接続されているソース電極と、
前記基板層の裏面側に形成され、前記基板層に接続されたドレイン電極と、
を備えていることを特徴とする半導体装置。
【請求項７】
前記ゲート電極の側面に形成された前記側壁膜の幅ＷＯＸと前記スリット部の幅ＷＧとの間には、不等式ＷＧ≦２ＷＯＸの関係が成立していることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ゲート電極の側面に形成された前記側壁膜の幅ＷＯＸと前記ソース層の垂直方向拡散距離ｘｊとの間には、不等式ＷＯＸ≦ｘｊの関係がさらに成立していることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ソース層の垂直方向拡散距離ｘｊと前記スリット部の幅ＷＧとの間には、不等式ＷＧ≦２ｘｊの関係が成立していることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記スリット部は、前記ゲート電極の中央部に一箇所形成されていることを特徴とする請求項６乃至９のいずれかに記載の半導体装置。
【請求項１１】
前記スリット部直下における前記半導体層の表層部に形成され、前記半導体層よりも高い不純物濃度であって前記ベース層よりも低い不純物濃度を有する第一導電型エミッタ層をさらに備えていることを特徴とする請求項６乃至１０のいずれかに記載の半導体装置。
【請求項１２】
前記エミッタ層は、前記ゲート電極の両端部直下における前記半導体層の表層部にも形成されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記スリット部は、複数箇所形成されていることを特徴とする請求項６乃至９のいずれかに記載の半導体装置。
【請求項１４】
前記ゲート電極の前記スリット部直下における前記半導体層の表層部に形成され、前記半導体層よりも高い不純物濃度であって前記ベース層よりも低い不純物濃度を有する第一導電型エミッタ層をさらに備えていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記エミッタ層は、前記ゲート電極の両端部直下における前記半導体層の表層部にも形成されていることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
複数箇所の前記スリット部のうち二箇所の前記スリット部は、それぞれ、前記ベース層と前記半導体層との境界近傍に形成されており、当該二箇所の前記スリット部に対応する二つの前記エミッタ層は、それぞれ、前記二つの前記ベース層の一方及び他方と一部重複して形成されていることを特徴とする請求項１４又は１５に記載の半導体装置。
【請求項１７】
複数箇所の前記スリット部によって三個以上の部分に分割された前記ゲート電極の各部分電極のうち二個の両端部分電極以外の部分電極の一部又は全部が、前記両端部分電極及びゲート配線から電気的に切り離された浮遊電極であることを特徴とする請求項１３乃至１６のいずれかに記載の半導体装置。
【請求項１８】
前記ゲート電極上に形成されたシリサイド層をさらに備えていることを特徴とする請求項６乃至１７のいずれかに記載の半導体装置。
【請求項１９】
前記ソース電極とのコンタクト領域における前記ベース層の表層部に形成され、且つ、前記ベース層よりも高い不純物濃度を有する第二導電型高濃度層をさらに備えていることを特徴とする請求項６乃至１８のいずれかに記載の半導体装置。
【請求項２０】
前記ゲート電極の両端部直下における前記ベース層の表層部に、前記ソース層に隣接して形成され、且つ、前記ソース層よりも低い不純物濃度を有する第一導電型ＬＤＤ層をさらに備えていることを特徴とする請求項６乃至１９のいずれかに記載の半導体装置。
【請求項２１】
前記ソース層は、はしご状の平面構成を有することを特徴とする請求項６乃至２０のいずれかに記載の半導体装置。
【請求項２２】
一の素子に対して形成された前記ソース層と、当該一の素子に隣接する他の素子に対して形成された前記ソース層とが、互い違いに組み合わされた二組のくしの歯状の平面構成を有することを特徴とする請求項６乃至２０のいずれかに記載の半導体装置。
【請求項２３】
前記スリット部は、ストライプ状のスリットであることを特徴とする請求項１乃至２２のいずれかに記載の半導体装置。
【請求項２４】
前記スリット部は、複数の開口部からなるスリットであることを特徴とする請求項１乃至２２のいずれかに記載の半導体装置。
【請求項２５】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極材を加工して、空隙部であるスリット部を有するゲート電極を形成し、
絶縁膜を堆積させ、且つ、異方性エッチングを行うことにより、前記ゲート電極の両側面及び前記スリット部内の側壁に側壁膜を形成し、
前記ゲート電極及び前記側壁膜をマスクとして、前記半導体基板表面にソース層を形成するための不純物注入を行うことを特徴とする半導体装置の製造方法。
【請求項２６】
前記ゲート電極の側面に形成された前記側壁膜の幅ＷＯＸと前記スリット部の幅ＷＧとの間に、不等式ＷＧ≦２ＷＯＸの関係が成立するように、前記ゲート電極及び前記側壁膜を形成することを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記スリット部は、前記ゲート電極の中央部に一箇所形成することを特徴とする請求項２５又は２６に記載の半導体装置の製造方法。
【請求項２８】
前記スリット部は、複数箇所形成することを特徴とする請求項２５又は２６に記載の半導体装置の製造方法。
【請求項２９】
前記スリット部は、ストライプ状のスリットとして形成することを特徴とする請求項２５乃至２８のいずれかに記載の半導体装置の製造方法。
【請求項３０】
前記スリット部は、複数の開口部からなるスリットとして形成することを特徴とする請求項２５乃至２８のいずれかに記載の半導体装置の製造方法。
【請求項３１】
第一導電型基板層と、
前記第一導電型基板層上に形成された第一導電型ベース層と、
前記第一導電型ベース層の表層部に所定間隔ごとに形成された第二導電型ベース層と、
前記第二導電型ベース層の両端近傍の表層部にそれぞれ形成された第一導電型ソース層と、
一端部が相互に近接して形成された二つの前記第二導電型ベース層の当該各一端部の一方から他方までにわたる領域の基板表面上にそれぞれ形成されたゲート絶縁膜と、
前記ゲート絶縁膜上にそれぞれ形成されたゲート電極と、
前記ゲート電極を覆ってそれぞれ形成された絶縁膜と、
基板表面側全面を覆って形成され、一の前記ゲート電極と他の前記ゲート電極との間のコンタクト領域において前記第一導電型ソース層及び前記第二導電型ベース層に接続されたソース電極と、
前記第一導電型基板層の裏面側に形成されたドレイン電極と、
を備え、
前記ゲート電極同士の間隔ＬＳに対するゲート電極幅ＬＧの比ＬＧ／ＬＳが１以下であり、
前記ゲート電極幅ＬＧが約５μｍ以下であり、
前記第二導電型ベース層の垂直方向拡散距離ｘｊに対する前記ゲート電極幅ＬＧの比ＬＧ／ｘｊが不等式１＜ＬＧ／ｘｊ≦２．５の関係を満たすことを特徴とする半導体装置。
【請求項３２】
前記第二導電型ベース層の垂直方向拡散距離ｘｊに対する前記ゲート電極幅ＬＧの比ＬＧ／ｘｊが、不等式１＜ＬＧ／ｘｊ≦２の関係を満たすことを特徴とする請求項３１に記載の半導体装置。
【請求項３３】
前記ゲート電極同士の間隔ＬＳが、約６μｍ以下であることを特徴とする請求項３１又は３２に記載の半導体装置。
【請求項３４】
前記ゲート電極同士の間隔ＬＳが、約４μｍであることを特徴とする請求項３３に記載の半導体装置。
【請求項３５】
前記ゲート絶縁膜の膜厚が、約０．１μｍ以上約０．２μｍ以下であることを特徴とする請求項３１乃至３４のいずれかに記載の半導体装置。
【請求項３６】
前記コンタクト領域における前記第二導電型ベース層の中央部の表層部に形成され、前記第二導電型ベース層よりも高い不純物濃度を有する第二導電型高濃度層がさらに備えられていることを特徴とする請求項３１乃至３５のいずれかに記載の半導体装置。
【請求項３７】
前記コンタクト領域の前記第一導電型ソース層及び前記第二導電型ベース層を含む部分にトレンチが形成されていることを特徴とする請求項３１乃至３６のいずれかに記載の半導体装置。
【請求項３８】
前記ゲート電極直下の前記第一導電型ベース層の表層部に形成され、前記第一導電型ベース層よりも高い不純物濃度を有する前記第一導電型高濃度層をさらに備えていることを特徴とする請求項３１乃至３７のいずれかに記載の半導体装置。
【請求項３９】
前記ゲート電極は、低抵抗化されたゲート電極であることを特徴とする請求項３１乃至３８のいずれかに記載の半導体装置。
【請求項４０】
前記ゲート電極は、空隙部であるスリット部を有するゲート電極であり、
前記ゲート電極の両側面及び前記スリット部内の側壁に形成され、前記スリット部内を埋め込んで前記スリット部直下の前記ゲート絶縁膜を被覆する側壁膜と、
前記ゲート電極及び前記側壁膜を被覆して形成された層間絶縁膜と、
をさらに備えていることを特徴とする請求項３１乃至３９のいずれかに記載の半導体装置。
【請求項４１】
前記ゲート電極の側面に形成された前記側壁膜の幅ＷＯＸと前記スリット部の幅ＷＧとの間には、不等式ＷＧ≦２ＷＯＸの関係が成立していることを特徴とする請求項４０に記載の半導体装置。
【請求項４２】
前記スリット部は、前記ゲート電極の中央部に一箇所形成されていることを特徴とする請求項４０又は４１に記載の半導体装置。
【請求項４３】
前記スリット部は、複数箇所形成されていることを特徴とする請求項４０又は４１に記載の半導体装置。
【請求項４４】
複数箇所の前記スリット部によって三個以上の部分に分割された前記ゲート電極の各部分電極のうち二個の両端部分電極以外の部分電極の一部又は全部が、前記両端部分電極及びゲート配線から電気的に切り離された浮遊電極であることを特徴とする請求項４３に記載の半導体装置。
【請求項４５】
前記スリット部は、ストライプ状のスリットであることを特徴とする請求項４０乃至４４のいずれかに記載の半導体装置。
【請求項４６】
前記スリット部は、複数の開口部からなるスリットであることを特徴とする請求項４０乃至４４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特に、ＤＣ／ＤＣコンバータやディジタルオーディオアンプ等に用いられる電力制御用の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴは、ＤＣ／ＤＣコンバータやディジタルオーディオアンプ等、高周波数帯域におけるスイッチングロスを可能な限り低減する必要のある用途に使用されている。このスイッチングロスが小さければ、発熱量が小さくなり、消費電力も低減されるので、例えば、ノートブック型パーソナルコンピュータ等の携帯型電子機器においては、内蔵するバッテリの容量を小さくすることができ、全体として小型化を図ることも可能となる。
【０００３】
【発明が解決しようとする課題】
ところで、スイッチングロスは、ＭＯＳＦＥＴのスイッチング時間が短いほど、即ち、ＭＯＳＦＥＴのスイッチング速度が高速であるほど、低減させることができる。スイッチング速度は、スイッチング時におけるゲートチャージ量により左右され、ゲートチャージ量が少ないほど高速になる。従って、ＭＯＳＦＥＴのスイッチングの高速化を図るためには、ゲート容量を低減する必要がある。
【０００４】
一方、ＭＯＳＦＥＴのチャネル抵抗はゲートチャージ量に反比例し、ゲートチャージ量が少ないとオン抵抗が上昇してしまうことになる。そして、オン抵抗が上昇すると、定常ロスが増加することとなる。
【０００５】
また、ＭＯＳＦＥＴのスイッチングの高速化を図るためには、ゲート電極幅を縮小することも必要とされる。ゲート電極幅が大きすぎると、ＭＯＳＦＥＴの耐圧が低下してしまうので、この観点からも、ゲート電極幅を縮小することが必要とされる。
【０００６】
他方、高集積化の観点からゲート電極間隔、即ち、ゲート電極同士の間隔は、より小さくすることが要求されるが、ＭＯＳＦＥＴの耐圧確保の観点から、ゲート電極幅との関係において適切な設定が要求される。
【０００７】
以上のように、従来は、種々の条件のトレードオフにより、ＭＯＳＦＥＴの耐圧を確保し、オン抵抗を抑制しつつ、スイッチング速度の高速化を図ると共に低消費電力を実現することが困難であった。
【０００８】
本発明は、上記問題点に鑑みてなされたもので、その目的は、ＭＯＳＦＥＴの耐圧を確保し、オン抵抗を抑制しつつ、ゲート容量を低減してスイッチング速度の高速化を図ると共に、低消費電力を実現することである。
【０００９】
【課題を解決するための手段】
本発明の実施の一形態に係る半導体装置の基本構成によれば、
半導体基板上にゲート絶縁膜を介して形成され、空隙部であるスリット部を有するゲート電極と、
上記ゲート電極の両側面及び上記スリット部内の側壁に形成され、上記スリット部内を埋め込んで上記スリット部直下の上記ゲート絶縁膜を被覆する側壁膜と、
上記ゲート電極及び上記側壁膜を被覆して形成された層間絶縁膜と、
を備えていることを特徴とする。
【００１０】
本発明の実施の一形態に係る半導体装置の具体的構成によれば、
ドレイン層を構成する第一導電型基板層と、
上記基板層上に形成された第一導電型半導体層と、
上記半導体層の表層部に所定間隔をおいて形成された第二導電型の第一及び第二のベース層と、
上記第一及び第二のベース層の表面にそれぞれ形成された第一導電型の第一及び第二のソース層と、
相互に隣接した上記第一及び第二のソース層の一端部の一方から他方までにわたる領域の基板表面上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成され、空隙部であるスリット部を有するゲート電極と、
上記ゲート電極の両側面及び上記スリット部内の側壁に形成され、上記スリット部内を埋め込んで上記スリット部直下の上記ゲート絶縁膜を被覆する側壁膜と、
上記ゲート電極及び上記側壁膜を被覆して形成された層間絶縁膜と、
所定のコンタクト領域において上記ソース層及び上記ベース層に接続されているソース電極と、
上記基板層の裏面側に形成され、上記基板層に接続されたドレイン電極と、
を備えていることを特徴とする。
【００１１】
本発明の実施の一形態に係る半導体装置の製造方法によれば、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極材を加工して、空隙部であるスリット部を有するゲート電極を形成し、
絶縁膜を堆積させ、且つ、異方性エッチングを行うことにより、上記ゲート電極の両側面及び上記スリット部内の側壁に側壁膜を形成し、
上記ゲート電極及び上記側壁膜をマスクとして、上記半導体基板表面にソース層を形成するための不純物注入を行うことを特徴とする。
【００１２】
本発明の他の実施の形態に係る半導体装置によれば、第一導電型基板層と、上記第一導電型基板層上に形成された第一導電型ベース層と、上記第一導電型ベース層の表層部に所定間隔ごとに形成された第二導電型ベース層と、上記第二導電型ベース層の両端近傍の表層部にそれぞれ形成された第一導電型ソース層と、一端部が相互に近接して形成された二つの上記第二導電型ベース層の当該各一端部の一方から他方までにわたる領域の基板表面上にそれぞれ形成されたゲート絶縁膜と、上記ゲート絶縁膜上にそれぞれ形成されたゲート電極と、上記ゲート電極を覆ってそれぞれ形成された絶縁膜と、基板表面側全面を覆って形成され、一の上記ゲート電極と他の上記ゲート電極との間のコンタクト領域において上記第一導電型ソース層及び上記第二導電型ベース層に接続されたソース電極と、上記第一導電型基板層の裏面側に形成されたドレイン電極と、を備え、上記ゲート電極同士の間隔ＬＳに対するゲート電極幅ＬＧの比ＬＧ／ＬＳが１以下であり、上記ゲート電極幅ＬＧが約５μｍ以下であり、上記第二導電型ベース層の垂直方向拡散距離ｘｊに対する上記ゲート電極幅ＬＧの比ＬＧ／ｘｊが不等式１＜ＬＧ／ｘｊ≦２．５の関係を満たすことを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明に係る半導体装置の実施の形態について、図面を参照しながら説明する。本発明に係る半導体装置の構成は、任意の耐圧を有する半導体装置に適用することができるが、スイッチングの高速化という観点からは、耐圧が２００Ｖ以下の半導体装置に適用すると特に有効である。この耐圧レベルの半導体装置には、通常、エピタキシャル基板が用いられるので、以下の実施の形態においては、エピタキシャル基板を用いて本発明に係る半導体装置を作製するものとして説明する。但し、基板は、エピタキシャル基板以外のものを用いてもよい。また、以下の実施の形態においては、便宜的に第一導電型をＮ型、第二導電型をＰ型として説明する。
【００１４】
図１は、本発明の第一の実施の形態に係る半導体装置の断面図である。
【００１５】
本発明の第一の実施の形態に係る半導体装置は、Ｎ型高濃度基板層１と、Ｎ型基板層１上に形成された所定濃度のＮ型ベース（エピタキシャル）層２と、Ｎ型ベース層２の表層部に所定間隔ごとに形成されたＰ型ベース層５と、Ｐ型ベース層５の両端近傍の表層部にそれぞれ形成されたＮ型ソース層６と、一端部が相互に近接して形成された二つのＰ型ベース層５の当該各一端部の一方から他方までにわたる領域の基板表面上にそれぞれ形成されたゲート絶縁膜３と、ゲート絶縁膜３上にそれぞれ形成されたゲート電極４と、ゲート電極４を覆ってそれぞれ形成された絶縁膜７と、基板表面側全面を覆って形成され、一のゲート電極４と他のゲート電極４との間のコンタクト領域８においてＮ型ソース層６及びＰ型ベース層５に接続されているソース電極９と、Ｎ型基板層１の裏面側全面を覆って形成されたドレイン電極１０とを備えている。
【００１６】
図２は、ゲート電極幅ＬＧとスイッチング速度特性指標ＦＯＭとの関係を示すグラフである。
【００１７】
図２のグラフを見ると、ゲート電極幅ＬＧ＝５μｍ弱のところに変曲点があることがわかる。従って、ゲート電極幅ＬＧを約５μｍ以下に設定すると、スイッチング動作の高速化を図る上で有効であることがわかる。そこで、本発明に係る半導体装置においては、ゲート電極幅ＬＧを約５μｍ以下に設定することとしている。尚、ゲート電極幅ＬＧが約３μｍ未満になると、スイッチング速度はあまり変化しなくなるので、ゲート電極幅ＬＧを約３μｍとするとスイッチング動作の高速化を図る上で最も有効である。
【００１８】
図３は、ゲート電極間隔ＬＳ、即ち、ゲート電極同士の間隔ＬＳに対するゲート電極幅ＬＧの比ＬＧ／ＬＳと耐圧との関係を示すグラフである。
【００１９】
半導体装置においては、常に高集積化の要請があり、ゲート電極間隔ＬＳも可能な限り縮小することが望ましい。一方、上述のようにゲート電極幅ＬＧを縮小するに際しては、ゲート電極間隔ＬＳとゲート電極幅ＬＧとの関係において、素子の耐圧を考慮しなければならない。しかし、ゲート電極幅ＬＧに対してゲート電極間隔ＬＳを縮小しすぎて、ＬＧ／ＬＳの値が１．５以上になると、ＭＯＳＦＥＴの耐圧が低下してしまう。十分な耐圧を確保するためには、ＬＧ／ＬＳの値が１．３以下程度であればよいことが、図３のグラフから分かる。
【００２０】
そこで、本発明に係る半導体装置においては、耐圧を確保すべく、ＬＧ／ＬＳの値が１．３以下となるように、ゲート電極間隔ＬＳをゲート電極幅ＬＧに対して設定する。より確実に耐圧を確保するためには、ＬＧ／ＬＳの値が１以下になるようにするとよい。また、無用にゲート電極間隔ＬＳを大きくすると、素子内に無用な領域が増加してしまう。従って、ゲート電極幅ＬＧを約５μｍ以下に設定することを考慮して、ゲート電極間隔ＬＳは、約６μｍ以下に設定することとする。特に、ゲート電極間隔ＬＳを約４μｍに設定すると、スイッチングの高速性と素子の耐圧との両方を満足することが可能となる。
【００２１】
図４は、Ｐ型ベース層５の垂直方向拡散距離ｘｊに対する水平方向拡散距離ｘｓの比ｘｓ／ｘｊを、Ｐ型ベース層５の不純物濃度との関係において示したグラフである。
【００２２】
本発明に係る半導体装置のようなプレーナ型ＭＯＳＦＥＴにおいては、通常、Ｐ型ベース層５の横方向拡散を用いてチャネルを形成する。図４のグラフから分かるように、ＭＯＳＦＥＴのＰ型ベース層５に通常設定される不純物濃度においては、垂直方向拡散距離ｘｊに対する水平方向拡散距離ｘｓの比は、約０．４以上、およそ１／２程度になることが分かる。その他、シミュレーション等においても、垂直方向拡散距離ｘｊに対する水平方向拡散距離ｘｓの比は、約１／２になることが分かっている。この数値は、以下の計算式において使用するものであるが、ここでは、最も一般的な数値を採用して１／２とする。
【００２３】
上述のように、垂直方向拡散距離ｘｊに対する水平方向拡散距離ｘｓの比が１／２になるということは、垂直方向拡散距離ｘｊに１／２を乗算することにより水平方向拡散距離ｘｓが算出できるということである。
【００２４】
ところで、ＭＯＳＦＥＴにおいて、一端部が相互に近接して形成された二つのＰ型ベース層５の当該各一端部が誤って相互に接続されてしまうと、ゲート電極に電圧を印加してチャネルを開いても、ソース・ドレイン間には電流が流れないこととなる。
【００２５】
このような事態を回避するためには、Ｐ型ベース層５の水平方向拡散距離ｘｓの２倍に相当する距離以上に、Ｐ型ベース層５同士の間隔を離間する必要がある。このＰ型ベース層５同士の間隔はゲート電極幅ＬＧに等しいとみなすことができ、水平方向拡散距離ｘｓ（ＰＢ）＝（垂直方向拡散距離ｘｊ（ＰＢ））／２であるから、２×ｘｊ（ＰＢ）／２＜ＬＧ、即ち、１＜ＬＧ／ｘｊ（ＰＢ）の関係が満たされる必要がある。
【００２６】
そこで、本発明に係る半導体装置においては、Ｐ型ベース層５の垂直方向拡散距離ｘｊとゲート電極幅ＬＧとの関係について、不等式１＜ＬＧ／ｘｊ（ＰＢ）の関係を満たすこととしている。
【００２７】
図５は、Ｐ型ベース層５の垂直方向拡散距離ｘｊに対するゲート電極幅ＬＧの比ＬＧ／ｘｊ（ＰＢ）と耐圧との関係を示すグラフである。
【００２８】
上述の不等式１＜ＬＧ／ｘｊ（ＰＢ）の関係は、ゲート電極幅ＬＧを大きくしていくと必然的に満たされることとなるが、図５のグラフから分かるように、ゲート電極幅ＬＧを大きくし過ぎると、耐圧の低下を招くこととなる。図５のグラフから、ＬＧ／ｘｊ（ＰＢ）の値が２．５以下であれば、十分な耐圧を確保できることが分かる。
【００２９】
そこで、本発明に係る半導体装置においては、Ｐ型ベース層５の垂直方向拡散距離ｘｊとゲート電極幅ＬＧとの関係について、ＬＧ／ｘｊ（ＰＢ）≦２．５の関係を満たすこととしている。
【００３０】
また、図５のグラフから、ＬＧ／ｘｊ（ＰＢ）の値が２以下であれば、より確実に十分な耐圧を確保できることが分かる。従って、Ｐ型ベース層５の垂直方向拡散距離ｘｊとゲート電極幅ＬＧとの関係について、ＬＧ／ｘｊ（ＰＢ）≦２の関係が満たされるとなおよい。
【００３１】
上述の二つの不等式を整理すると、本発明に係る半導体装置においては、Ｐ型ベース層５の垂直方向拡散距離ｘｊとゲート電極幅ＬＧとの関係について、不等式１＜ＬＧ／ｘｊ（ＰＢ）≦２．５の関係が満たされていることになる。また、より確実に十分な耐圧を確保するためには、不等式１＜ＬＧ／ｘｊ（ＰＢ）≦２の関係が満たされているとよい。
【００３２】
図６は、ゲート絶縁膜厚とゲート容量との関係を示すグラフである。
【００３３】
ゲート絶縁膜３に酸化膜を用いる場合、図６に示すように、ゲート絶縁膜厚が約０．１μｍ未満になると、ゲート容量が増加し、結果としてゲートチャージ量が増加するため、スイッチング速度の低下を招いてしまう。
【００３４】
そこで、本発明に係る半導体装置においては、ゲート絶縁膜厚を約０．１μｍ以上としている。
【００３５】
図７は、ゲート絶縁膜厚とオン抵抗との関係を示すグラフである。
【００３６】
上述のように、本発明に係る半導体装置においては、ゲート絶縁膜厚を約０．１μｍ以上としているが、一方、ゲート絶縁膜厚が約０．２μｍより厚くなると、チャネルの閾値電圧が高くなり、オン抵抗の増大を招くばかりでなく、最悪の場合、動作しなくなってしまう。
【００３７】
そこで、本発明に係る半導体装置においては、ゲート容量及びオン抵抗を考慮して、ゲート絶縁膜厚を約０．１μｍ以上約０．２μｍ以下としている。
【００３８】
尚、図６及び図７に示した膜厚の数値は、ゲート絶縁膜を酸化膜により形成する場合の数値である。従って、異なる材料を用いる場合には、同様にゲート容量及びオン抵抗を考慮して、膜厚を設定することとなる。
【００３９】
ＭＯＳＦＥＴにおいては、以上の各条件に加えて、さらに、ゲート電極の持つ抵抗成分が問題になることがある。抵抗成分がある程度以上に大きい場合において、半導体装置の大きさが大きくなると、ゲート信号がゲート電極中を伝搬するのに時間がかかるようになり、結果としてスイッチング速度が低下したり、最悪の場合は破壊を引き起こすことになる。
【００４０】
このような状態を回避するためには、ゲート電極を低抵抗化する必要がある。ゲート電極の材料としては、ポリシリコンが用いられることが多い。ポリシリコンのゲート電極を低抵抗化するための一つの方法としては、ゲート電極用のポリシリコン膜を通常よりも厚く形成し、かつ、通常のポリシリコンゲート電極よりも高濃度の不純物ドーピングを行うという方法がある。ゲート電極用のポリシリコン膜は、通常、厚さ０．５μｍ程度に形成される場合が多いが、低抵抗化加工を行う場合には、通常よりも膜厚を厚くし、さらにリンゲッター工程等を利用してポリシリコンに大量の不純物ドーピングを行えば、無駄な工程を増やさずにゲート電極を低抵抗化することができる。
【００４１】
ゲート電極を低抵抗化するための別の方法としては、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属を用いてゲート電極をシリコン金属化物とする方法がある。シリコン金属化物は、ドープされたポリシリコンよりも一桁程度抵抗が小さいため、容易にゲート電極を低抵抗化できるだけでなく、ゲート電極用のポリシリコン膜自体の厚さは薄く形成することができる。この場合、シリコン金属化物は十分抵抗が低いので、ゲートポリシリコンの表面にシリコン金属化物を形成するだけでも効果がある。
【００４２】
図８は、本発明の第二の実施の形態に係る半導体装置の断面図である。
【００４３】
上述の本発明の第一の実施の形態に係る半導体装置では、ソース電極９は、コンタクト領域８において基板と平面でコンタクトを取っていたが、本発明の第二の実施の形態に係る半導体装置では、コンタクト領域８のＮ型ソース層６及びＰ型ベース層５を含む部分に形成されたトレンチにおいてコンタクトを取っている。
【００４４】
このような構造を採用することにより、Ｎ型ソース層６とＰ型ベース層５とのコンタクトを確実に取ることができるので、加工マージンを確保しながらゲート電極間隔ＬＳをより小さく設計することが可能となり、素子の集積度を向上させる上でも有効である。
【００４５】
また、Ｎ型ソース層６とＰ型ベース層５とが確実に短絡され、かつ、ソース電極９とＰ型ベース層５とのコンタクト位置がＮ型ソース層６より下に位置しているので、スイッチング時の耐破壊性が向上すると考えられる。
【００４６】
ＭＯＳＦＥＴをターンオフさせる際の電流遮断においては、ホール電流がドレイン電極１０側からソース電極９側へ抜けていくのであるが、コンタクト位置が電位０であるので、コンタクト領域８の基板表面が平坦な通常の構造の場合、ホール電流が抜けるときにＮ型ソース層６直下のＰ型ベース層５を通ってソース電極９側へ抜けていくことになる。従って、このホール電流によって寄生のｐｎｐトランジスタが動作状態となり、ＭＯＳＦＥＴがオフであるにも拘わらずオンと同様の状態になり、場合によっては素子の破壊を招いてしまう。
【００４７】
一方、本発明の第二の実施の形態に係る半導体装置のようにコンタクト領域８にトレンチが形成されている構造の場合、ソース電極９とＰ型ベース層５とのコンタクト位置がＮ型ソース層６より下に位置しているので、ホール電流はＮ型ソース層６直下のＰ型ベース層５を通ることなく、ドレイン電極１０側からソース電極９側へ抜けていく。従って、ホール電流によって寄生のｐｎｐトランジスタが動作することはなく、素子の破壊を招くような事態も未然に防止される。
【００４８】
図９は、本発明の第三の実施の形態に係る半導体装置の断面図である。
【００４９】
本発明の第三の実施の形態に係る半導体装置は、本発明の第一の実施の形態に係る半導体装置に対して、さらに、コンタクト領域８におけるＰ型ベース層５の中央部の表層部に形成され、Ｐ型ベース層５よりも高い不純物濃度を有するＰ型高濃度層１２が備えられている点が異なっている。
【００５０】
このような構造を採用することにより、Ｐ型高濃度層１２を介してＮ型ソース層６とＰ型ベース層５とをより確実にコンタクトさせることができので、特に、ＭＯＳＦＥＴのターンオフ時にＮ型ソース層６直下のＰ型ベース層５を流れるホール電流による電圧降下を低減させることができる。その結果、Ｎ型ソース層６が順バイアスされて電流がＮ型ベース層２へ流れ込むことによる素子の破壊を未然に防止することができる。
【００５１】
図１０は、本発明の第四の実施の形態に係る半導体装置の断面図である。
【００５２】
本発明の第四の実施の形態に係る半導体装置は、本発明の第二及び第三の実施の形態に係る半導体装置の構造を組み合わせ、コンタクト領域８におけるＰ型ベース層５の中央部の表層部に形成されたＰ型高濃度層１２を備えると共に、ソース電極９が、コンタクト領域８のＮ型ソース層６及びＰ型ベース層５を含む部分に形成されたトレンチにおいてコンタクトを取っている。
【００５３】
このような構造を採用することにより、素子の破壊をより確実に防止することができる。
【００５４】
図１１は、本発明の第五の実施の形態に係る半導体装置の断面図である。
【００５５】
本発明の第五の実施の形態に係る半導体装置は、本発明の第三の実施の形態に係る半導体装置に対して、さらに、ゲート電極４直下のＮ型ベース層２の表層部に形成され、Ｎ型ベース層２よりも高い不純物濃度を有するＮ型高濃度層１３を備えている。即ち、本発明の第一の実施の形態に係る半導体装置に対しては、コンタクト領域８におけるＰ型ベース層５の中央部の表層部に形成されたＰ型高濃度層１２と、上記Ｎ型高濃度層１３とを備えている点が異なっている。
【００５６】
このようにＮ型高濃度層１３を設けることにより、Ｐ型ベース層５とＮ型ベース層２との間にあった接合ＦＥＴ抵抗成分を低く抑制することができ、オン抵抗を低減させることができる。オン抵抗を効果的に低減させるためには、Ｎ型高濃度層１３の深さをＰ型ベース層５の深さの１／２よりも深くするとよい。
【００５７】
このＮ型高濃度層１３を設けることにより、さらに、Ｐ型ベース層５により形成されるチャネル長が短縮されるため、ゲートの入力容量が小さくなって、スイッチングの高速化を図ることができる。尚、チャネル長が短くなると、ゲート電極幅ＬＧも縮小することができ、この実施の形態においては、３μｍ程度にするとよい。
【００５８】
図１２は、本発明の第六の実施の形態に係る半導体装置の断面図である。
【００５９】
本発明の第六の実施の形態に係る半導体装置は、本発明の第四の実施の形態に係る半導体装置に対して、さらに、ゲート電極４直下のＮ型ベース層２の表層部に形成されたＮ型高濃度層１３を備えている。即ち、本発明の第一の実施の形態に係る半導体装置に対しては、コンタクト領域８におけるＰ型ベース層５の中央部の表層部に形成されたＰ型高濃度層１２を備えると共に、ソース電極９が、コンタクト領域８のＮ型ソース層６及びＰ型ベース層５を含む部分に形成されたトレンチにおいてコンタクトを取っており、さらに、上記Ｎ型高濃度層１３を備えている点が異なっている。
【００６０】
このような構造を採用することにより、加工マージンを確保しながら集積度を向上させることができ、素子の耐破壊性を向上させることができ、オン抵抗を低減させてスイッチングの高速化を図ることができる。
【００６１】
図１３は、半導体装置全体の平面図である。
【００６２】
半導体装置（ダイ）２０は、全体の大部分を占める素子領域２２と、素子領域２２の周縁部に設けられた接合終端領域２３と、通常、素子領域２２のいずれか一つの角部に設けられるゲートパッド領域２１との三つの領域に大きく分けられる。
【００６３】
本発明の各実施の形態に係る半導体装置は、素子領域２２に形成される。ゲートパッド領域２１は、ワイヤボンディング等によりゲート配線を半導体装置から引き出すための領域である。
【００６４】
図１４は、ストライプ状に素子が形成された素子領域の拡大平面図であり、図１５は、メッシュ状に素子が形成された素子領域の拡大平面図である。本発明の各実施の形態に係る半導体装置を素子領域２２に形成する際には、図１４に示すようにストライプ状に形成してもよいし、図１５に示すようにメッシュ状に形成してもよい。図１４及び図１５には、ゲート電極４及びコンタクト領域８のみ示してある。尚、図１４の切断線ＡＡ’における断面図が、図１及び図８乃至図１２に示した本発明の各実施の形態に係る半導体装置の断面図となる。
【００６５】
以上の各実施の形態においては、ゲート電極同士の間隔ＬＳ、ゲート電極幅ＬＧ、ゲート電極同士の間隔ＬＳに対するゲート電極幅ＬＧの比ＬＧ／ＬＳ、ベース層の垂直方向拡散距離ｘｊに対するゲート電極幅ＬＧの比ＬＧ／ｘｊ等の条件を規定することにより、ＭＯＳＦＥＴの耐圧を確保し、オン抵抗を抑制しつつ、ゲート容量を低減してスイッチング速度の高速化を図ると共に低消費電力を実現する構成を説明した。
【００６６】
以下に説明する各実施の形態においては、ゲート電極の形態及びその周囲の構造を変更することにより同様の効果を得る構成について説明する。
【００６７】
図１６は、本発明の第七の実施の形態に係る半導体装置の断面図である。
【００６８】
本発明の第七の実施の形態に係る半導体装置は、Ｎ型高濃度ドレイン層を構成するＮ型高濃度基板層１０１と、Ｎ型基板層１０１上に形成された所定濃度のＮ型半導体（エピタキシャル）層１０２と、Ｎ型半導体層１０２の表層部に所定間隔ごとに形成されたＰ型ベース層１０５と、Ｐ型ベース層１０５の端部近傍の表層部にそれぞれ形成されたＮ型ソース層１０６と、一端部が相互に近接して形成された二つのＰ型ベース層１０５の当該各一端部の一方から他方までにわたる領域の基板表面上に形成されたゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成され、且つ、中央部に空隙部であるスリット部１３４を有するゲート電極１０４と、ゲート電極１０４の両側面及びスリット部１３４内の側壁に形成され、スリット部１３４内を埋め込んでスリット部１３４直下のゲート絶縁膜１０３を被覆する側壁膜１３１と、ゲート電極１０４を覆って形成された層間絶縁膜１０７と、基板表面側を覆って形成され、所定のコンタクト領域においてＮ型ソース層１０６及びＰ型ベース層１０５に接続されているソース電極１０９と、Ｎ型基板層１０１の裏面側を覆って形成され、Ｎ型基板層１０１に接続されたドレイン電極１１０とを備えている。
【００６９】
図１７は、本発明の第八の実施の形態に係る半導体装置の断面図である。
【００７０】
本発明の第八の実施の形態に係る半導体装置は、図１６に示した本発明の第七の実施の形態に係る半導体装置に対して、さらに、ゲート電極１０４のスリット部１３４直下におけるＮ型半導体層１０２の表層部に形成され、Ｎ型半導体層１０２よりも高い不純物濃度であってＰ型ベース層１０５よりも低い不純物濃度を有するＮ型エミッタ層（高濃度層）１１３を備えている。
【００７１】
本発明の第七及び第八の実施の形態に係る半導体装置においては、ゲート電極１０４の中央部に空隙部であるスリット部１３４を設けることにより、本来ゲート電極１０４が存在していた空間に、ゲート電極１０４が存在しない部分を形成している。これにより、スリット部１３４の容積の分だけゲート容量が低減され、半導体装置のスイッチング速度の高速化を図ることができる。
【００７２】
尚、ゲート電極１０４のスリット部１３４は、例えば、ストライプ状のスリット、又は、複数の開口部からなるスリットとするとよい。
【００７３】
プレーナ型ＭＯＳＦＥＴでは、二つのＰ型ベース層１０５により挟まれている部分のＮ型半導体層１０２により構成される電流経路が製造プロセスのばらつき等により狭窄化されて通電能力の低下を招く場合がある。
【００７４】
しかし、本発明の第八の実施の形態に係る半導体装置のように、ゲート電極１０４のスリット部１３４直下におけるＮ型半導体層１０２の表層部にＮ型エミッタ層１１３を形成しておくと、電流経路の狭窄化を防止し、当該部分の通電能力の向上を図ることができる。
【００７５】
このＮ型エミッタ層１１３は、ゲート電極１０４形成前に予め形成しておくこともできるが、例えば、上述のスリット部１３４が形成されたゲート電極１０４自体をマスクとして不純物注入を行い拡散形成すると、いわゆる合わせずれを回避することができ、十分な位置精度をもって形成することができる。
【００７６】
さらに、ゲート電極１０４を微細形成するなどして、Ｎ型エミッタ層１１３及びＰ型ベース層１０５の端部同士が重なり合うように形成すると、Ｐ型ベース層１０５の表層部に形成されるチャネルの長さを短縮することができ、通電能力がさらに向上するだけでなく、ゲートの入力容量が低減されるので、半導体装置をより高速に動作させることが可能となる。
【００７７】
図１８は、図１７に示した本発明の第八の実施の形態に係る半導体装置におけるゲート電極及びそのスリット部並びにそれらの周辺の構造を拡大表示した断面図である。
【００７８】
空隙部であるスリット部１３４を有するゲート電極１０４は、ゲート絶縁膜１０３上にポリシリコン等のゲート電極材を堆積させ且つパターニングを行うことにより形成される。ゲート電極１０４の周縁部のパターニングと同時にスリット部１３４のパターニングを行うことにより、スリット部１３４を十分な位置精度をもって形成することができる。
【００７９】
尚、スリット部１３４を有するゲート電極１０４の形成方法は、上記第七の実施の形態においても、後述する他の実施の形態においても同様である。本発明に係る半導体装置のより詳細な製造方法については、後述する。
【００８０】
スリット部１３４を有するゲート電極１０４の形成直後は、スリット部１３４内の基板上にはゲート絶縁膜１０３のみが存在することになるので、スリット部１３４以外の部分をレジストにより被覆して不純物注入を行うことにより、本発明の第八の実施の形態に係る半導体装置のように、スリット部１３４直下にＮ型エミッタ層１１３を形成することができる。また、Ｎ型ソース層１０６を形成する際には、スリット部１３４をレジストにより被覆して不純物注入を行うとよい。
【００８１】
ところで、ゲート電極材としてポリシリコンを用いる場合、通常は、良好な加工精度を得るために、不純物がまだ注入されていないポリシリコンを用いる。そして、このポリシリコンへの不純物注入は、Ｎ型ソース層１０６を形成する際に行う不純物注入によって行われる。しかし、スリット部１３４をレジストにより被覆すると、ゲート電極１０４のスリット部１３４近傍部も覆われてしまい、結果として、スリット部１３４近傍部への不純物注入が妨げられるという問題が生ずることとなる。
【００８２】
そこで、そのような問題を回避すべく、本発明に係る半導体装置においては、ゲート電極１０４のスリット部１３４を、スリット部１３４内の側壁に形成された側壁膜１３１により被覆することとしている。尚、側壁膜１３１は、酸化膜又は窒化膜等の絶縁膜の堆積及びエッチングにより形成されている。スリット部１３４内に側壁膜１３１を形成し、且つ、不純物注入のための適当な加速電圧を設定すれば、レジストを用いなくても、スリット部１３４直下のＮ型半導体層１０２の表層部への不純物注入を回避しつつ、Ｎ型ソース層１０６形成のための不純物注入によって、ゲート電極材であるポリシリコンへの不純物注入も適切な範囲に行われることとなる。
【００８３】
ここで、側壁膜１３１がスリット部１３４を確実に被覆するためには、スリット部１３４の幅ＷＧが側壁膜の幅ＷＯＸの２倍以下であればよい。従って、スリット部１３４の幅ＷＧと側壁膜の幅ＷＯＸとの間には、不等式ＷＧ≦２ＷＯＸの関係が成り立つ。
【００８４】
一方、側壁膜１３１は、絶縁膜の堆積及びエッチングにより形成されていることから、スリット部１３４内のみならず、ゲート電極１０４の両側面にも対称的に形成される。そして、ゲート電極１０４の両側面に形成された側壁膜１３１は、Ｎ型ソース層１０６形成のための不純物注入をゲート電極１０４の両側面近傍において遮ることとなる。従って、側壁膜１３１の幅ＷＯＸが広すぎると、Ｎ型ソース層１０６が本来の設計通りにゲート電極１０４の端部直下まで形成されない可能性がある。
【００８５】
そこで、Ｎ型ソース層１０６に通常設定される不純物濃度、通常の設計におけるゲート電極１０４の端部とＮ型ソース層１０６の端部との位置関係を考慮すると、側壁膜１３１の幅ＷＯＸとＮ型ソース層１０６の垂直方向拡散距離ｘｊ（ＮＳ）との間には、不等式ＷＯＸ≦ｘｊ（ＮＳ）の関係が成り立つ必要がある。
【００８６】
以上の二つの不等式のうち、スリット部１３４の幅ＷＧと側壁膜の幅ＷＯＸとの関係を規定する不等式ＷＧ≦２ＷＯＸは、少なくとも成立している必要がある。
【００８７】
そして、通常の設計におけるゲート電極１０４の端部とＮ型ソース層１０６の端部との位置関係を考慮すると、側壁膜１３１の幅ＷＯＸとＮ型ソース層１０６の垂直方向拡散距離ｘｊ（ＮＳ）との関係を規定する不等式ＷＯＸ≦ｘｊ（ＮＳ）がさらに成立している必要がある。従って、この場合には、二つの不等式が同時に成立している必要があることから、スリット部１３４の幅ＷＧとＮ型ソース層１０６の垂直方向拡散距離ｘｊ（ＮＳ）との間には、不等式ＷＧ≦２ｘｊ（ＮＳ）の関係が成り立つ必要があることが導出される。
【００８８】
側壁膜１３１を形成し、これをマスクとしてＮ型ソース層１０６形成のための不純物注入を行う場合には、上述のように、Ｎ型ソース層１０６が所定の位置まで水平方向に拡散されて形成されるように、即ち、Ｎ型ソース層１０６の水平方向拡散が抑制され過ぎないように、側壁膜１３１の幅ＷＯＸの抑制を考慮する必要がある。
【００８９】
しかしながら、他方においては、側壁膜１３１をマスクとしてＮ型ソース層１０６形成のための不純物注入を行うと、ゲート電極１０４のみをマスクとする場合に比較してＮ型ソース層１０６の水平方向拡散が抑制されることによって得られる利点もある。特に、素子の微細化の進展に伴ってＰ型ベース層１０５がシャロー形に形成されるようになると、ゲート電極１０４のみをマスクとする自己整合による不純物注入では、Ｎ型ソース層１０６の過大な水平方向拡散によりチャネルが消滅してしまうおそれがある。また、たとえチャネルが消滅しなくても、閾値電圧が変動したり、パンチスルーにより耐圧が低下するおそれもある。そこで、側壁膜１３１をマスクとする不純物注入を行うと、斯かる問題を回避しながら、適当な領域にＮ型ソース層１０６を拡散形成することが可能となる。
【００９０】
図１９は、本発明の第九の実施の形態に係る半導体装置の断面図である。
【００９１】
本発明の第九の実施の形態に係る半導体装置は、図１６に示した本発明の第七の実施の形態に係る半導体装置に対して、さらに、ゲート電極１０４の両端部直下におけるＰ型ベース層１０５の表層部に、Ｎ型ソース層１０６に隣接して形成され、且つ、Ｎ型ソース層１０６よりも低い不純物濃度を有するＮ型ＬＤＤ層１１６を備えている。
【００９２】
本発明の第九の実施の形態に係る半導体装置においては、側壁膜１３１の形成、及び、Ｎ型ソース層１０６形成のための不純物注入の前に、ゲート電極１０４をマスクとして自己整合的に、Ｎ型ソース層１０６よりも低い濃度の不純物注入を行って予めＮ型ＬＤＤ層１１６を形成した後、側壁膜１３１を形成し、側壁膜１３１をマスクとして不純物注入を行い、Ｎ型ソース層１０６を形成している。
【００９３】
Ｎ型ソース層１０６よりも低い不純物濃度を有するＮ型ＬＤＤ層１１６を予め形成しておくことにより、Ｎ型ソース層１０６の過大な水平方向拡散を抑制することができ、ゲート電極１０４直下の領域に安定したチャネルを形成することが可能となる。また、Ｎ型ＬＤＤ層１１６の存在によって、Ｎ型ソース層１０６とチャネルの反転層とが確実に接続され、通電能力の向上を図ることができる。
【００９４】
尚、Ｎ型ＬＤＤ層１１６は、図１７に示した本発明の第八の実施の形態に係る半導体装置に対して形成してもよい。
【００９５】
図２０は、本発明の第十の実施の形態に係る半導体装置の断面図である。
【００９６】
本発明の第十の実施の形態に係る半導体装置は、図１７に示した本発明の第八の実施の形態に係る半導体装置に対して、さらに、ゲート電極１０４上に形成されたシリサイド層１３３を備えている。
【００９７】
ゲート電極１０４上にシリサイド層１３３を形成すると、不純物注入されたポリシリコンのみからなるゲート電極１０４を用いる場合に比較して、素子のゲート抵抗が１桁程度低減され、動作時における素子内部でのゲート電位の遅延が縮小される。これにより、素子の動作が高速且つ均一になり、スイッチング時の破壊に対する耐性の向上も図ることができる。
【００９８】
尚、本発明の第十の実施の形態に係る半導体装置においても、側壁膜１３１が形成されているので、ゲート電極１０４とＮ型ソース層１０６との沿面距離が通常よりも大きくなっている。その結果、シリサイド層１３３形成の際は、自己整合的に形成することができる。従って、シリサイド層１３３形成のために露光工程等は不要であり、工程数の増加を招くこともない。
【００９９】
また、シリサイド層１３３は、図１６，図１９に示した本発明の第七、第九の実施の形態に係る半導体装置の他、後述する本発明の各実施の形態に係る半導体装置に対して形成してもよい。
【０１００】
図２１は、本発明の第十一の実施の形態に係る半導体装置の断面図である。
【０１０１】
本発明の第十一の実施の形態に係る半導体装置は、図２０に示した本発明の第十の実施の形態に係る半導体装置に対して、さらに、ソース電極１０９とのコンタクト領域におけるＰ型ベース層１０５の表層部に形成され、且つ、Ｐ型ベース層１０５よりも高い不純物濃度を有するＰ型高濃度層１１２を備えている。
【０１０２】
Ｐ型高濃度層１１２を形成したことにより、Ｐ型ベース層１０５とソース電極１０９とのコンタクトがより確実なものとなり、素子の破壊に対する耐性の向上を図ることができる。
【０１０３】
尚、Ｐ型高濃度層１１２は、図１６，図１７，図１９に示した本発明の第七、第八、第九の実施の形態に係る半導体装置に対して形成してもよい。
【０１０４】
図２２は、本発明の第十二の実施の形態に係る半導体装置の断面図である。
【０１０５】
本発明の第十二の実施の形態に係る半導体装置は、図２１に示した本発明の第十一の実施の形態に係る半導体装置に対して、ゲート電極１０４のスリット部１３４直下におけるＮ型半導体層１０２の表層部のみならず、ゲート電極１０４の両端部直下におけるＮ型半導体層１０２の表層部にも形成され、Ｎ型半導体層１０２よりも高い不純物濃度であってＰ型ベース層１０５よりも低い不純物濃度を有するＮ型エミッタ層（高濃度層）１１３を備えている。
【０１０６】
ゲート電極１０４のスリット部１３４直下におけるＮ型半導体層１０２の表層部にＮ型エミッタ層１１３を形成する場合、Ｎ型エミッタ層１１３形成のための不純物注入の際には、通常、レジストによりスリット部１３４以外の領域を予め保護しておく。
【０１０７】
しかし、Ｎ型エミッタ層１１３形成のための不純物注入におけるドーズ量は、例えば、Ｐ型ベース層１０５形成のための不純物注入におけるドーズ量よりも１桁以上少ない。そのため、Ｎ型エミッタ層１１３形成のための不純物注入の際にスリット部１３４以外の領域をレジストによって保護していなくても、Ｐ型ベース層１０５の形成には実質的な影響がない。
【０１０８】
従って、Ｎ型エミッタ層１１３形成のための不純物注入の際におけるレジスト形成を省略することにより、製造工程数を低減させ、製造コストを削減することができる。
【０１０９】
尚、上記構成は、図１７，図２０に示した本発明の第八、第十の実施の形態に係る半導体装置に対して適用してもよい。
【０１１０】
図２３は、本発明の各実施の形態に係る半導体装置の第一の平面構成例を示す平面図である。
【０１１１】
素子の集積度が向上して素子の微細化が進むと、Ｐ型ベース層１０５及びＮ型ソース層１０６の両者を同時に確実にソース電極１０９とコンタクトさせることが困難になってくる。
【０１１２】
そこで、微細化された素子においても、Ｐ型ベース層１０５及びＮ型ソース層１０６の両者を同時に確実にソース電極１０９とコンタクトさせるためには、図２３に示すように、Ｎ型ソース層１０６の平面構成をはしご状にするとよい。
【０１１３】
尚、本構成例は、上述した本発明の各実施の形態に係る半導体装置のみならず、後述する本発明の各実施の形態に係る半導体装置にも適用することができる。
【０１１４】
図２４は、本発明の各実施の形態に係る半導体装置の第二の平面構成例を示す平面図である。
【０１１５】
図２４に示す第二の平面構成例においては、一の素子に対して形成されたＮ型ソース層１０６と、当該一の素子に隣接する他の素子に対して形成されたＮ型ソース層１０６とが、互い違いに組み合わされた二組のくしの歯状の平面構成を有している。
【０１１６】
Ｎ型ソース層１０６について、このような平面構成を採用することにより、素子のスイッチング時に流れる正孔電流の経路が分散されるため、素子の破壊に対する耐性の向上を図ることができる。
【０１１７】
尚、本構成例は、上述した本発明の各実施の形態に係る半導体装置のみならず、後述する本発明の各実施の形態に係る半導体装置にも適用することができる。
【０１１８】
図２５は、本発明の第十三の実施の形態に係る半導体装置の断面図である。
【０１１９】
図１６に示した本発明の第七の実施の形態に係る半導体装置においては、ゲート電極１０４の中央部にのみスリット部１３４が形成されていたのに対し、図２５に示した本発明の第十三の実施の形態に係る半導体装置においては、ゲート電極１０４の中央部より一方側端部寄り及び他方側端部寄りにそれぞれスリット部１３４が形成されている。
【０１２０】
このようにスリット部１３４を設ける箇所を増加させて、スリット部１３４の容積を増大させることにより、ゲート容量がさらに低減され、半導体装置のスイッチング速度のさらなる高速化を図ることができる。
【０１２１】
スリット部１３４を設ける箇所は、一箇所又は二箇所には限られず、三箇所以上であってもよい。
【０１２２】
尚、上記構成は、図１９に示した本発明の第九の実施の形態に係る半導体装置に対して適用してもよい。
【０１２３】
図２６は、本発明の第十四の実施の形態に係る半導体装置の断面図である。
【０１２４】
図１７に示した本発明の第八の実施の形態に係る半導体装置においては、ゲート電極１０４の中央部にのみスリット部１３４が形成されていたのに対し、図２６に示した本発明の第十四の実施の形態に係る半導体装置においては、ゲート電極１０４の中央部より一方側端部寄り及び他方側端部寄りにそれぞれスリット部１３４が形成されている。
【０１２５】
スリット部１３４を設ける箇所を一箇所から二箇所に増加させたことに伴い、本発明の第八の実施の形態に係る半導体装置においては、スリット部１３４直下におけるＮ型半導体層１０２の表層部の中央部一箇所にのみ形成されていたＮ型エミッタ層１１３が、本発明の第十四の実施の形態に係る半導体装置においては、スリット部１３４直下におけるＮ型半導体層１０２の表層部の中央部より一方側Ｐ型ベース層１０５寄り及び他方側Ｐ型ベース層１０５寄りの二箇所に形成されている。また、二箇所のＮ型エミッタ層１１３はそれぞれ、一方側Ｐ型ベース層１０５及び他方側Ｐ型ベース層１０５と一部重複して形成されている。
【０１２６】
本発明の第八の実施の形態に係る半導体装置の説明において述べたように、プレーナ型ＭＯＳＦＥＴでは、二つのＰ型ベース層１０５により挟まれている部分のＮ型半導体層１０２により電流経路が構成される。また、Ｐ型ベース層１０５の表面に形成されるチャネルの長さは、通常、Ｐ型ベース層１０５の水平方向拡散距離によって決定されるため、結局、その水平方向拡散距離と比例関係を有するＰ型ベース層１０５の垂直方向拡散距離によって決定されることとなる。
【０１２７】
しかし、前述のように、Ｎ型半導体層１０２よりも高い不純物濃度であってＰ型ベース層１０５よりも低い不純物濃度を有するＮ型エミッタ層１１３を形成することにより、電流経路の幅は拡大することができる。従って、Ｎ型エミッタ層１１３の形成により、チャネルの長さも変更することが可能である。
【０１２８】
本発明の第十四の実施の形態に係る半導体装置においては、ゲート電極１０４の中央部より一方側端部寄り及び他方側端部寄りにそれぞれスリット部１３４を形成しているが、このスリット部１３４の位置は任意に設定することができる。従って、スリット部１３４の位置の設定、及び、それらのスリット部１３４を有するゲート電極１０４のマスクとしての使用によって、Ｎ型エミッタ層１１３が形成される位置も任意に設定することができる。
【０１２９】
そこで、各スリット部１３４をそれぞれＰ型ベース層１０５とＮ型半導体層１０２との境界近傍に設けて、各Ｎ型エミッタ層１１３がそれぞれ、一方側Ｐ型ベース層１０５及び他方側Ｐ型ベース層１０５と一部重複して形成されるようにすると、Ｐ型ベース層１０５の表面に形成されるチャネルの長さも任意に設定することが可能となる。
【０１３０】
即ち、本発明の第十四の実施の形態に係る半導体装置によれば、Ｐ型ベース層１０５の表面に形成されるチャネルの長さを、Ｐ型ベース層１０５の垂直方向拡散距離に依存することなく任意に設定することが可能となり、素子の通電能力を容易に向上させることができる。
【０１３１】
尚、Ｎ型エミッタ層１１３は、ゲート電極１０４形成前に予め形成しておくこともできるが、上述のように、スリット部１３４が形成されたゲート電極１０４自体をマスクとして不純物注入を行い拡散形成すると、いわゆる合わせずれを回避することができ、十分な位置精度をもって形成することができる。
【０１３２】
尚、上記構成は、図１９，図２０，図２１，図２２に示した本発明の第九、第十、第十一、第十二の実施の形態に係る半導体装置に対して適用してもよい。
【０１３３】
図２７は、本発明の第十五の実施の形態に係る半導体装置の断面図である。
【０１３４】
図２５に示した本発明の第十三の実施の形態に係る半導体装置においては、二箇所のスリット部１３４によって三分割されたゲート電極１０４の各部分電極は総てゲート電極として機能するのに対し、図２７に示した本発明の第十五の実施の形態に係る半導体装置においては、二箇所のスリット部１３４によって三分割されたゲート電極１０４の各部分電極のうち中央部分電極が二個の両端部分電極及びゲート配線から電気的に切り離された浮遊電極１３２となっている。
【０１３５】
浮遊電極１３２にはゲート電圧は印加されないので、その分だけゲート容量が低減され、半導体装置のスイッチング速度のさらなる高速化を図ることができる。
【０１３６】
スリット部１３４を設ける箇所は、二箇所には限られず、三箇所以上であってもよい。その場合においても、二個の両端部分電極に挟まれている各部分電極の全部又は一部を浮遊電極とするとよい。
【０１３７】
尚、上記構成は、図１９に示した本発明の第九の実施の形態に係る半導体装置に対して適用してもよい。
【０１３８】
図２８は、本発明の第十六の実施の形態に係る半導体装置の断面図である。
【０１３９】
図２６に示した本発明の第十四の実施の形態に係る半導体装置においては、二箇所のスリット部１３４によって三分割されたゲート電極１０４の各部分電極は総てゲート電極として機能するのに対し、図２８に示した本発明の第十六の実施の形態に係る半導体装置においては、二箇所のスリット部１３４によって三分割されたゲート電極１０４の各部分電極のうち中央部分電極が二個の両端部分電極及びゲート配線から電気的に切り離された浮遊電極１３２となっている。
【０１４０】
浮遊電極１３２にはゲート電圧は印加されないので、図２７に示した本発明の第十五の実施の形態に係る半導体装置と同様に、その分だけゲート容量が低減され、半導体装置のスイッチング速度のさらなる高速化を図ることができる。
【０１４１】
スリット部１３４を設ける箇所は、二箇所には限られず、三箇所以上であってもよい。その場合においても、二個の両端部分電極に挟まれている各部分電極の全部又は一部を浮遊電極とするとよい。
【０１４２】
尚、上記構成は、図１９，図２０，図２１，図２２に示した本発明の第九、第十、第十一、第十二の実施の形態に係る半導体装置に対して適用してもよい。
【０１４３】
次に、上述した本発明の第七乃至第十六の実施の形態に係る半導体装置の製造方法について説明する。
【０１４４】
本発明の第七乃至第十六の実施の形態に係る半導体装置の製造過程は共通する部分が多いので、ここでは図２２に示した本発明の第十二の実施の形態に係る半導体装置を例として、二通りの製造方法について説明する。
【０１４５】
図２９乃至図４２は、本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の各製造過程における断面図である。
【０１４６】
先ず、図２９に示すように、Ｎ型高濃度ドレイン層を構成するＮ＋型半導体基板（Ｎ＋型ドレイン層）１０１上にエピタキシャル成長により、Ｎ＋型ドレイン層１０１よりも低い不純物濃度を有するＮ−型半導体（エピタキシャル）層１０２を形成し、さらに、Ｎ−型半導体層１０２上にゲート絶縁膜１０３を形成する。
【０１４７】
ゲート絶縁膜１０３を形成後、図３０に示すように、ゲート絶縁膜１０３上にゲート電極１０４となるゲート電極材を堆積させる。
【０１４８】
ゲート電極材を堆積後、図３１に示すように、ゲート電極材のパターニングを行ってゲート電極１０４を形成する。ゲート電極１０４を形成する際には、所定の位置に所定の形態のスリット部１３４が形成されるようにパターニングを行う。ゲート電極１０４に複数箇所のスリット部１３４を形成してゲート電極１０４を三個以上の部分に分割し、分割されたゲート電極１０４の各部分電極のうち二個の両端部分電極以外の部分電極の一部又は全部を浮遊電極とする場合には、浮遊電極とする部分電極を両端部分電極及びゲート配線から電気的に切り離すようにパターニングを行う。そして、さらに、スリット部１３４直下のＮ型半導体層１０２の表層部にＮ型エミッタ層（高濃度層）１１３を形成するための不純物注入を行う。このＮ型エミッタ層１１３形成のための不純物注入は、Ｎ型エミッタ層１１３がＮ型半導体層１０２よりも高い不純物濃度であって後に形成されるＰ型ベース層１０５よりも低い不純物濃度を有するものとなるように行う。尚、Ｎ型エミッタ層１１３形成のための不純物注入は、ゲート絶縁膜１０３を形成する前に予め行っておいてもよい。
【０１４９】
ゲート電極材のパターニング及びＮ型エミッタ層１１３形成のための不純物注入を行った後、ゲート電極材がポリシリコンである場合には、ゲート電極１０４の表面を保護するためにその表面を酸化させて、図３２に示すように、ゲート電極１０４表面に保護絶縁膜１３５を形成する。
【０１５０】
保護絶縁膜１３５を形成後、図３３に示すように、ゲート電極１０４のスリット部１３４を保護するためのレジスト１３６を形成し、ゲート電極１０４の両脇のＮ型半導体層１０２の表層部にＰ型ベース層１０５を形成するための不純物注入を行う。
【０１５１】
レジスト１３６を除去した後、図３４に示すように、Ｐ型ベース層１０５を拡散形成する。このとき、同時にＮ型エミッタ層１１３も拡散形成される。
【０１５２】
Ｐ型ベース層１０５及びＮ型エミッタ層１１３を拡散形成後、後に形成するソース電極１０９とのコンタクト領域となる部分を除く範囲を、図３５に示すように、レジスト１３７により被覆して保護し、Ｐ型高濃度層１１２を形成するための不純物注入を行う。このＰ型高濃度層１１２形成のための不純物注入は、Ｐ型高濃度層１１２がＰ型ベース層１０５よりも高い不純物濃度を有するものとなるように行う。
【０１５３】
レジスト１３７を除去した後、図３６に示すように、Ｐ型ベース層１０５の表層部にＰ型高濃度層１１２を拡散形成する。
【０１５４】
Ｐ型高濃度層１１２を拡散形成後、酸化膜又は窒化膜等の絶縁膜を堆積させ、且つ、異方性エッチングを行うことにより、図３７に示すように、ゲート電極１０４の両側面及びスリット部１３４内の側壁に側壁膜１３１を形成する。尚、このとき、ゲート領域外部のゲート絶縁膜１０３も除去する。
【０１５５】
側壁膜１３１を形成後、後に形成するソース電極１０９とのコンタクト領域となる部分のうちソース電極１０９とＰ型高濃度層１１２とのコンタクト領域となる部分を、図３８に示すように、レジスト１３８により被覆して保護し、Ｎ型ソース層１０６を形成するための不純物注入を行う。レジスト１３８により被覆する範囲は、Ｎ型ソース層１０６を拡散形成した後に、ソース電極１０９がＰ型高濃度層１１２及びＮ型ソース層１０６の両者とコンタクト可能な領域が確保されるように設定する。尚、Ｐ型高濃度層１１２を形成しない場合には、ソース電極１０９はＰ型ベース層１０５とコンタクトさせる。
【０１５６】
本発明の第十二の実施の形態に係る半導体装置においては、図示されるように、ゲート電極１０４にスリット部１３４を形成しているが、このスリット部１３４は側壁膜１３１により保護されているため、レジスト１３８により被覆する必要はない。ゲート電極１０４が微細に形成されている場合であっても、スリット部１３４を確実に保護するためのレジスト１３８の合わせずれを考慮する必要がなく、この点において、側壁膜１３１は特に有用である。尚、ゲート電極１０４を形成しているゲート電極材がポリシリコンである場合には、Ｎ型ソース層１０６形成のための不純物注入の際に、ゲート電極１０４にも不純物注入を行う。
【０１５７】
レジスト１３８を除去した後、図３９に示すように、Ｎ型ソース層１０６を拡散形成する。
【０１５８】
ゲート電極材がポリシリコンである場合には、Ｎ型ソース層１０６を拡散形成後、ゲート電極１０４上面のポリシリコンをエッチングにより露出させてから、チタン、タングステン、モリブデン等の金属を堆積させ、５００乃至８００℃の温度で熱処理することにより、ポリシリコンと堆積金属層とを反応させ、図４０に示すように、ゲート電極１０４上面にシリサイド層１３３を形成する。反応せずに残存した金属を除去すると、上面にシリサイド層１３３を有する低抵抗なゲート電極１０４が形成される。尚、シリサイド層１３３を形成しない場合には、本工程は省略してよい。
【０１５９】
シリサイド層１３３を形成後、図４１に示すように、ゲート電極１０４を層間絶縁膜１０７により被覆し、ソース電極１０９とＰ型高濃度層１１２及びＮ型ソース層１０６とのコンタクト領域における層間絶縁膜１０７にコンタクトホールを開口形成して、ソース電極１０９を形成する。
【０１６０】
さらに、図４２に示すように、Ｎ＋型ドレイン層１０１裏面にドレイン電極１１０を形成すると、図２２に示した本発明の第十二の実施の形態に係る半導体装置が完成する。
【０１６１】
図４３乃至図５６は、本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の各製造過程における断面図である。
【０１６２】
先ず、図４３に示すように、Ｎ型高濃度ドレイン層を構成するＮ＋型半導体基板（Ｎ＋型ドレイン層）１０１上にエピタキシャル成長により、Ｎ＋型ドレイン層１０１よりも低い不純物濃度を有するＮ−型半導体（エピタキシャル）層１０２を形成し、さらに、Ｎ−型半導体層１０２上にゲート絶縁膜１０３を形成する。
【０１６３】
ゲート絶縁膜１０３を形成後、図４４に示すように、ゲート絶縁膜１０３上にゲート電極１０４となるゲート電極材を堆積させる。
【０１６４】
ゲート電極材を堆積後、図４５に示すように、ゲート電極材のパターニングを行ってゲート電極１０４を形成する。ゲート電極１０４を形成する際には、所定の位置に所定の形態のスリット部１３４が形成されるようにパターニングを行う。ゲート電極１０４に複数箇所のスリット部１３４を形成してゲート電極１０４を三個以上の部分に分割し、分割されたゲート電極１０４の各部分電極のうち二個の両端部分電極以外の部分電極の一部又は全部を浮遊電極とする場合には、浮遊電極とする部分電極を両端部分電極及びゲート配線から電気的に切り離すようにパターニングを行う。そして、さらに、スリット部１３４直下のＮ型半導体層１０２の表層部にＮ型エミッタ層（高濃度層）１１３を形成するための不純物注入を行う。このＮ型エミッタ層１１３形成のための不純物注入は、Ｎ型エミッタ層１１３がＮ型半導体層１０２よりも高い不純物濃度であって後に形成されるＰ型ベース層１０５よりも低い不純物濃度を有するものとなるように行う。尚、Ｎ型エミッタ層１１３形成のための不純物注入は、ゲート絶縁膜１０３を形成する前に予め行っておいてもよい。
【０１６５】
ゲート電極材のパターニング及びＮ型エミッタ層１１３形成のための不純物注入を行った後、ゲート電極材がポリシリコンである場合には、ゲート電極１０４の表面を保護するためにその表面を酸化させて、図４６に示すように、ゲート電極１０４表面に保護絶縁膜１３５を形成する。
【０１６６】
保護絶縁膜１３５を形成後、酸化膜又は窒化膜等の絶縁膜を堆積させ、且つ、異方性エッチングを行うことにより、図４７に示すように、ゲート電極１０４の両側面及びスリット部１３４内の側壁に側壁膜１３１を形成する。尚、このとき、ゲート領域外部のゲート絶縁膜１０３も除去する。
【０１６７】
側壁膜１３１を形成後、図４８に示すように、ゲート電極１０４の両脇のＮ型半導体層１０２の表層部にＰ型ベース層１０５を形成するための不純物注入を行う。
【０１６８】
本発明の第十二の実施の形態に係る半導体装置においては、図示されるように、ゲート電極１０４にスリット部１３４を形成しているが、このスリット部１３４は側壁膜１３１により保護されているため、レジストを形成して被覆する必要はなく、その分だけ工程を短縮することができる。レジストによる保護が不要なので、ゲート電極１０４が微細に形成されている場合であっても、スリット部１３４を確実に保護するためのレジストの合わせずれを考慮する必要がなく、この点において、側壁膜１３１は特に有用である。
【０１６９】
Ｐ型ベース層１０５形成のための不純物注入をイオン打ち込みにより行う場合は、鉛直方向からの傾斜角を通常より大きくしてイオン打ち込みを行うことにより、スリット部１３４へのイオン注入がより抑制されるとともに、側壁膜１３１下部の奥深くまで不純物を注入することができ、閾値電圧の安定化が見込まれる。イオン打ち込みの鉛直方向からの傾斜角は、通常、０°乃至１０°であるが、ここでは、３０°乃至４５°とするとよい。
【０１７０】
Ｐ型ベース層１０５形成のための不純物注入後、図４９に示すように、Ｐ型ベース層１０５を拡散形成する。このとき、同時にＮ型エミッタ層１１３も拡散形成される。
【０１７１】
Ｐ型ベース層１０５及びＮ型エミッタ層１１３を拡散形成後、後に形成するソース電極１０９とのコンタクト領域となる部分を除く範囲を、図５０に示すように、レジスト１３６により被覆して保護し、Ｐ型高濃度層１１２を形成するための不純物注入を行う。このＰ型高濃度層１１２形成のための不純物注入は、Ｐ型高濃度層１１２がＰ型ベース層１０５よりも高い不純物濃度を有するものとなるように行う。
【０１７２】
レジスト１３６を除去した後、図５１に示すように、Ｐ型ベース層１０５の表層部にＰ型高濃度層１１２を拡散形成する。
【０１７３】
Ｐ型高濃度層１１２を拡散形成後、後に形成するソース電極１０９とのコンタクト領域となる部分のうちソース電極１０９とＰ型高濃度層１１２とのコンタクト領域となる部分を、図５２に示すように、レジスト１３７により被覆して保護し、Ｎ型ソース層１０６を形成するための不純物注入を行う。レジスト１３８により被覆する範囲は、Ｎ型ソース層１０６を拡散形成した後に、ソース電極１０９がＰ型高濃度層１１２及びＮ型ソース層１０６の両者とコンタクト可能な領域が確保されるように設定する。尚、Ｐ型高濃度層１１２を形成しない場合には、ソース電極１０９はＰ型ベース層１０５とコンタクトさせる。
【０１７４】
上述のように、ゲート電極１０４のスリット部１３４は側壁膜１３１により保護されているため、スリット部１３４をレジスト１３７により被覆する必要はない。ゲート電極１０４が微細に形成されている場合であっても、スリット部１３４を確実に保護するためのレジスト１３７の合わせずれを考慮する必要がなく、この点において、側壁膜１３１は特に有用である。尚、ゲート電極１０４を形成しているゲート電極材がポリシリコンである場合には、Ｎ型ソース層１０６形成のための不純物注入の際に、ゲート電極１０４にも不純物注入を行う。
【０１７５】
レジスト１３８を除去した後、図５３に示すように、Ｎ型ソース層１０６を拡散形成する。
【０１７６】
ゲート電極材がポリシリコンである場合には、Ｎ型ソース層１０６を拡散形成後、ゲート電極１０４上面のポリシリコンをエッチングにより露出させてから、チタン、タングステン、モリブデン等の金属を堆積させ、５００乃至８００℃の温度で熱処理することにより、ポリシリコンと堆積金属層とを反応させ、図５４に示すように、ゲート電極１０４上面にシリサイド層１３３を形成する。反応せずに残存した金属を除去すると、上面にシリサイド層１３３を有する低抵抗なゲート電極１０４が形成される。尚、シリサイド層１３３を形成しない場合には、本工程は省略してよい。
【０１７７】
シリサイド層１３３を形成後、図５５に示すように、ゲート電極１０４を層間絶縁膜１０７により被覆し、ソース電極１０９とＰ型高濃度層１１２及びＮ型ソース層１０６とのコンタクト領域における層間絶縁膜１０７にコンタクトホールを開口形成して、ソース電極１０９を形成する。
【０１７８】
さらに、図５６に示すように、Ｎ＋型ドレイン層１０１裏面にドレイン電極１１０を形成すると、図２２に示した本発明の第十二の実施の形態に係る半導体装置が完成する。
【０１７９】
【発明の効果】
本発明の実施の一形態に係る半導体装置の基本構成によれば、半導体基板上にゲート絶縁膜を介して形成され、空隙部であるスリット部を有するゲート電極と、上記ゲート電極の両側面及び上記スリット部内の側壁に形成され、上記スリット部内を埋め込んで上記スリット部直下の上記ゲート絶縁膜を被覆する側壁膜と、上記ゲート電極及び上記側壁膜を被覆して形成された層間絶縁膜と、を備えていることとしたので、スリット部の容積の分だけゲート容量が低減され、半導体装置のスイッチング速度の高速化を図ることができる。
【０１８０】
本発明の実施の一形態に係る半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極材を加工して、空隙部であるスリット部を有するゲート電極を形成し、絶縁膜を堆積させ、且つ、異方性エッチングを行うことにより、上記ゲート電極の両側面及び上記スリット部内の側壁に側壁膜を形成し、上記ゲート電極及び上記側壁膜をマスクとして、上記半導体基板表面にソース層を形成するための不純物注入を行うこととしたので、ソース層を形成するための不純物注入を行う際に、レジスト形成による保護が不要であり、レジストを形成する場合における合わせずれを考慮する必要もなく、また、スリット部の容積の分だけゲート容量が低減され、半導体装置のスイッチング速度の高速化を図ることができる。
【０１８１】
本発明の他の実施の形態に係る半導体装置によれば、ゲート電極同士の間隔ＬＳに対するゲート電極幅ＬＧの比ＬＧ／ＬＳが１以下であり、ゲート電極幅ＬＧが約５μｍ以下であり、第二導電型ベース層の垂直方向拡散距離ｘｊに対するゲート電極幅ＬＧの比ＬＧ／ｘｊが不等式１＜ＬＧ／ｘｊ≦２．５の関係を満たすこととしたので、ＭＯＳＦＥＴの耐圧を確保し、オン抵抗を抑制しつつ、スイッチング速度の高速化を図ると共に低消費電力を実現することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態に係る半導体装置の断面図である。
【図２】ゲート電極幅ＬＧとスイッチング速度特性指標ＦＯＭとの関係を示すグラフである。
【図３】ゲート電極間隔ＬＳに対するゲート電極幅ＬＧの比ＬＧ／ＬＳと耐圧との関係を示すグラフである。
【図４】Ｐ型ベース層５の垂直方向拡散距離ｘｊに対する水平方向拡散距離ｘｓの比ｘｓ／ｘｊを、Ｐ型ベース層５の不純物濃度との関係において示したグラフである。
【図５】Ｐ型ベース層５の垂直方向拡散距離ｘｊに対するゲート電極幅ＬＧの比ＬＧ／ｘｊ（ＰＢ）と耐圧との関係を示すグラフである。
【図６】ゲート絶縁膜厚とゲート容量との関係を示すグラフである。
【図７】ゲート絶縁膜厚とオン抵抗との関係を示すグラフである。
【図８】本発明の第二の実施の形態に係る半導体装置の断面図である。
【図９】本発明の第三の実施の形態に係る半導体装置の断面図である。
【図１０】本発明の第四の実施の形態に係る半導体装置の断面図である。
【図１１】本発明の第五の実施の形態に係る半導体装置の断面図である。
【図１２】本発明の第六の実施の形態に係る半導体装置の断面図である。
【図１３】半導体装置全体の平面図である。
【図１４】ストライプ状に素子が形成された素子領域の拡大平面図である。
【図１５】メッシュ状に素子が形成された素子領域の拡大平面図である。
【図１６】本発明の第七の実施の形態に係る半導体装置の断面図である。
【図１７】本発明の第八の実施の形態に係る半導体装置の断面図である。
【図１８】本発明の第八の実施の形態に係る半導体装置におけるゲート電極及びそのスリット部並びにそれらの周辺の構造を拡大表示した断面図である。
【図１９】本発明の第九の実施の形態に係る半導体装置の断面図である。
【図２０】本発明の第十の実施の形態に係る半導体装置の断面図である。
【図２１】本発明の第十一の実施の形態に係る半導体装置の断面図である。
【図２２】本発明の第十二の実施の形態に係る半導体装置の断面図である。
【図２３】本発明の各実施の形態に係る半導体装置の第一の平面構成例を示す平面図である。
【図２４】本発明の各実施の形態に係る半導体装置の第二の平面構成例を示す平面図である。
【図２５】本発明の第十三の実施の形態に係る半導体装置の断面図である。
【図２６】本発明の第十四の実施の形態に係る半導体装置の断面図である。
【図２７】本発明の第十五の実施の形態に係る半導体装置の断面図である。
【図２８】本発明の第十六の実施の形態に係る半導体装置の断面図である。
【図２９】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図３０】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図３１】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図３２】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図３３】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図３４】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図３５】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図３６】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図３７】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図３８】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図３９】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図４０】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図４１】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図４２】本発明の第十二の実施の形態に係る半導体装置の第一の製造方法の一製造過程における断面図である。
【図４３】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図４４】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図４５】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図４６】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図４７】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図４８】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図４９】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図５０】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図５１】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図５２】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図５３】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図５４】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図５５】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【図５６】本発明の第十二の実施の形態に係る半導体装置の第二の製造方法の一製造過程における断面図である。
【符号の説明】
１　Ｎ型基板層
２　Ｎ型ベース（エピタキシャル）層
３　ゲート絶縁膜
４　ゲート電極
５　Ｐ型ベース層
６　Ｎ型ソース層
７　絶縁膜
８　コンタクト領域
９　ソース電極
１０　ドレイン電極
１１　トレンチコンタクト領域
１２　Ｐ型高濃度層
１３　Ｎ型高濃度層
２０　ダイ
２１　ゲートパッド領域
２２　素子領域
２３　接合終端領域
ＬＧ　ゲート電極幅
ＬＳ　ゲート電極間隔
１０１　Ｎ＋型半導体基板（Ｎ＋型ドレイン層）
１０２　Ｎ−型半導体（エピタキシャル）層
１０３　ゲート絶縁膜
１０４　ゲート電極
１０５　Ｐ型ベース層
１０６　Ｎ型ソース層
１０７　層間絶縁膜
１０９　ソース電極
１１０　ドレイン電極
１１２　Ｐ＋型高濃度層
１１３　Ｎ型エミッタ層（Ｎ型高濃度層）
１１６　Ｎ型ＬＤＤ層
１３１　側壁膜
１３２　浮遊電極
１３３　シリサイド層
１３４　スリット部
１３５　保護絶縁膜（酸化膜）
１３６，１３７，１３８　レジスト
１４０　コンタクト領域
１４１　コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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