【手続補正書】
【提出日】平成24年2月28日(2012.2.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路素子内で用いられるデジタル同調キャパシタ（ＤＴＣ）であって：
（ａ）第１のＲＦ端子；
（ｂ）第２のＲＦ端子；
（ｃ）選択された複数のｂ個のビットを有するデジタル制御ワードを受信可能な制御ワード入力であって、該デジタル制御ワードの複数のｂ個のビットは最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）まで重要性の順に順序付けられ、該デジタル制御ワードは前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスを選択的に制御する、制御ワード入力；
（ｄ）前記第１のＲＦ端子と前記第２のＲＦ端子との間に並列に結合された複数の有効ビットのサブ回路であって、該複数の有効ビットのサブ回路は最下位ビット（ＬＳＢ）のサブ回路から最上位ビット（ＭＳＢ）のサブ回路まで重要性の順に順序付けられ、各有効ビットのサブ回路は前記デジタル制御ワードの関連付けられた対応する有効ビットに１対１の関係で結合され、各前記有効ビットのサブ回路は少なくとも１つのユニット・セルを有する、複数の有効ビットのサブ回路；
を有し、
前記デジタル制御ワードは、前記有効ビットのサブ回路の切り替え動作を選択的に制御することにより、前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスを選択的に制御する、
ことを特徴とするＤＴＣ。
【請求項２】
集積回路素子内で用いられるデジタル同調キャパシタ（ＤＴＣ）であって：
（ａ）第１のＲＦ端子；
（ｂ）第２のＲＦ端子；
（ｃ）選択された複数のｂ個のビットを有するデジタル制御ワードを受信可能な制御ワード入力であって、該デジタル制御ワードの複数のｂ個のビットは最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）まで重要性の順に順序付けられ、該デジタル制御ワードは前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスを選択的に制御する、制御ワード入力；
（ｄ）前記第１のＲＦ端子と前記第２のＲＦ端子との間に並列に結合された複数の有効ビットのサブ回路であって、該複数の有効ビットのサブ回路は最下位ビット（ＬＳＢ）のサブ回路から最上位ビット（ＭＳＢ）のサブ回路まで重要性の順に順序付けられ、各有効ビットのサブ回路は前記デジタル制御ワードの関連付けられた対応する有効ビットに１対１の関係で結合される、複数の有効ビットのサブ回路；
を有し、
各前記有効ビットのサブ回路は：
（ｉ）少なくとも１つのユニット・セル；
を有し、
前記ユニット・セルは、キャパシタに直列に結合された複数のスタックされたスイッチを有し、
該スタックされたスイッチの切り替え動作は、前記制御ワードの前記関連付けられた対応するビットにより制御され、
前記ＬＳＢのサブ回路は１つのユニット・セルを有し、各次の有効ビットのサブ回路は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路を実施するために用いられたユニット・セルのｘ倍の数のユニット・セルのインスタンスを有し、
ｘは前記サブ回路を重み付けするために用いられる選択された重み付け符号化方式により決定され、
各サブ回路の全てのユニット・セルは、一緒に並列に結合され、前記第１のＲＦ端子に結合された第１の節点と前記第２のＲＦ端子に結合された第２の節点とを有し、
前記デジタル制御ワードは、前記スタックされたスイッチの切り替え動作を選択的に制御することにより、前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスを選択的に制御し、
選択されたサブ回路により前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスは、該選択されたサブ回路のスタックされたスイッチを選択的にオンに切り替えることにより制御される、
ことを特徴とするデジタル同調キャパシタ。
【請求項３】
前記ＤＴＣは２値重み付け符号化方式に従い実施され、
ｘ＝２であり、前記ＬＳＢはユニット・セルを有し、各次の有効ビットのサブ回路は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路を実施するために用いられたユニット・セルの２倍の数のユニット・セルのインスタンスを有し、
前記ＭＳＢのサブ回路は、前記第１のＲＦ端子と前記第２のＲＦ端子との間に一緒に並列に結合された２ｂ−１個のユニット・セルのインスタンスを有する、
ことを特徴とする請求項２に記載のＤＴＣ。
【請求項４】
前記ＤＴＣは、サーモメータ重み付け符号化方式に従い実施され、
前記ＤＴＣは、前記第１のＲＦ端子と前記第２のＲＦ端子との間に一緒に並列に結合された２ｂ−１個のユニット・セルのインスタンスを有する、
ことを特徴とする請求項２に記載のＤＴＣ。
【請求項５】
前記ユニット・セルは、一緒に直列に結合されたｎ個のＦＥＴのスタックを有し、
前記のＦＥＴスタックは、前記キャパシタに直列に更に結合され、
前記キャパシタは、ＭＩＭキャパシタを有する、
ことを特徴とする請求項２乃至４の何れか一項に記載のＤＴＣ。
【請求項６】
前記ＦＥＴスタックは、少なくとも下端のＦＥＴと上端のＦＥＴとを有し、
前記下端のＦＥＴは、前記第２のＲＦ端子に結合された第１の端子と、前記ＦＥＴの後続のＦＥＴに結合された第２の端子とを有し、
前記上端のＦＥＴは、前記ＭＩＭキャパシタの第１の端子に結合され、
前記ＭＩＭキャパシタの第２の端子は、前記第１のＲＦ端子に結合される、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項７】
前記ＦＥＴスタックがオフに切り替えられるとき、前記ＭＩＭキャパシタと前記ＦＥＴスタックとの間に分圧が生じ、
前記ＦＥＴスタックは、実際の高さｎ、及び実効スタック高さｎｅｆｆを有し、
前記ＦＥＴスタックがオフに切り替えられるときに前記ＭＩＭキャパシタと前記ＦＥＴスタックとの間に生じる前記分圧のために、前記実効スタック高さは前記実際の高さを超え、
前記ＭＩＭキャパシタのキャパシタンスは、所望の電力処理要件を満たすために選択的に最適化されうる、
ことを特徴とする請求項６に記載のＤＴＣ。
【請求項８】
実効スタック高さｎｅｆｆは、次の数学的表現に従い計算され、
【数１２】
2011515832.tif 000001
ｎｅｆｆは前記実効スタック高さを有し、ｎは前記ＦＥＴスタック内のＦＥＴの数を有し、ＣＭＩＭは前記ＭＩＭキャパシタのキャパシタンス値を有し、ＣＯＦＦは前記ＦＥＴスタック内のＦＥＴのオフ・キャパシタンスを有する、
ことを特徴とする請求項７記載のＤＴＣ。
【請求項９】
前記ユニット・セルは、前記ＦＥＴスタックの関連付けられた対応するＦＥＴのゲートに結合された第１の端子と前記デジタル制御ワードの関連付けられた対応する有効ビットに結合された第２の端子とを有する複数のゲート抵抗器ＲＧを更に有し、
前記ユニット・セルは、前記ＦＥＴスタックの各ＦＥＴのドレインとソースとに渡って結合された複数のドレイン−ソース抵抗器ＲＤＳを更に有する、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１０】
前記有効ビットのサブ回路は、前記ＦＥＴスタックの関連付けられた対応するＦＥＴのゲートに結合された第１の端子と前記デジタル制御ワードの関連付けられた対応する有効ビットに結合された第２の端子とを有する複数のゲート抵抗器ＲＧを更に有し、
前記サブ回路は、前記ＦＥＴスタックの各ＦＥＴのドレインとソースとに渡って結合された複数のドレイン−ソース抵抗器ＲＤＳを更に有し、
各次の有効ビットのサブ回路の前記ゲート抵抗器ＲＧ／２の抵抗値は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路のゲート抵抗器ＲＧのインスタンスの抵抗値の１／２であり、
各次の有効ビットのサブ回路のドレイン−ソース抵抗器ＲＤＳ／２の抵抗値は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路のドレイン−ソース抵抗器ＲＤＳのインスタンスの抵抗値の１／２である、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１１】
前記サーモメータ重み付け符号化方式は、２ｂ−１個の同一のユニット・セルを用いて、２ｂ個の可能なキャパシタンス調整状態を有するＤＴＣをもたらし、
前記制御ワードの２つの隣接するキャパシタンス調整状態の間のキャパシタンスの差は、同一である、
ことを特徴とする請求項４に記載のＤＴＣ。
【請求項１２】
前記ＦＥＴスタックの切り替え時間は、ＲＧ×ＣＧＡＴＥに等しく、
ＲＧは前記ＦＥＴスタックのゲート抵抗器を有し、ＣＧＡＴＥはＦＥＴスタックのゲート・キャパシタンスを有し、
前記切り替え時間は、当該ＤＴＣの全てのＦＥＴに渡って一定である、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１３】
前記ユニット・セルは、品質因子（Ｑ）を有し、
該ユニット・セルの品質因子は、前記ＦＥＴスタックがオンに切り替えられるときの前記ＦＥＴスタックのオン抵抗値ＲＯＮと、前記ＭＩＭキャパシタのキャパシタンス（ＣＭＩＭ）との間の関係により定められ、
ＲＯＮとＣＭＩＭとの間の前記関係は前記ＤＴＣ全体に渡り一定に維持されるので、品質因子は当該ＤＴＣの全てのサブ回路に渡り一定に維持される、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１４】
当該ＤＴＣは、２値重み付け符号化及びサーモメータ重み付けの両者の組み合わせに従い実施される、
ことを特徴とする請求項３又は４に記載のＤＴＣ。
【請求項１５】
ｎ＝１である、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１６】
前記ＭＩＭキャパシタは、１又は複数のスタックされたキャパシタを有し、
該１又は複数のスタックされたキャパシタは、当該ＤＴＣの電力処理能力を最適化するよう選択される、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１７】
ＭＩＭキャパシタは、当該ＤＴＣが実施される集積回路ダイに集積される、
ことを特徴とする請求項５に記載のＤＴＣ。
【請求項１８】
前記第１のＲＦ端子と前記第２のＲＦ端子との間に並列に結合された固定キャパシタ、
を更に有する請求項５に記載のＤＴＣ。
【請求項１９】
前記含まれる固定キャパシタは、当該ＤＴＣの同調比率を低減するよう最適化される、
ことを特徴とする請求項１８に記載のＤＴＣ。
【請求項２０】
集積回路素子内のキャパシタをデジタル的に調整する方法であって：
（ａ）第１のＲＦ端子との電気通信を確立する段階；
（ｂ）第２のＲＦ端子との電気通信を確立する段階；
（ｃ）選択された複数のｂ個のビットを有し、最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）まで重要性の順に順序付けられた、デジタル制御ワードの複数のｂ個のビットを受信する段階；及び
（ｄ）前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスを選択的に制御する段階；
を有し、
前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスは、前記第１のＲＦ端子と前記第２のＲＦ端子との間に複数の有効ビットのサブ回路を並列に結合することにより、制御され、
前記複数の有効ビットのサブ回路は、最下位ビット（ＬＳＢ）のサブ回路から最上位ビット（ＭＳＢ）のサブ回路まで重要性の順に順序付けられ、
各有効ビットのサブ回路は、前記デジタル制御ワードの関連付けられた対応する有効ビットに１対１の関係で結合され、
各前記有効ビットのサブ回路は、少なくとも１つのユニット・セルを有し、
前記ユニット・セルは、キャパシタに直列に結合された複数のスタックされたスイッチを有し、
該スタックされたスイッチの切り替え動作は、前記制御ワードの前記関連付けられた対応するビットにより制御され、
前記ＬＳＢのサブ回路は１つのユニット・セルを有し、各次の有効ビットのサブ回路は、該次の有効ビットより前の少ない重要性の有効ビットに関連付けられた対応するサブ回路を実施するために用いられたユニット・セルのｘ倍の数のユニット・セルのインスタンスを有し、
ｘは前記サブ回路を重み付けするために用いられる選択された重み付け符号化方式により決定され、
各サブ回路の全てのユニット・セルは、一緒に並列に結合され、前記第１のＲＦ端子に結合された第１の節点と前記第２のＲＦ端子に結合された第２の節点とを有し、
前記デジタル制御ワードは、前記スタックされたスイッチの切り替え動作を選択的に制御することにより、前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスを選択的に制御し、
選択されたサブ回路により前記第１のＲＦ端子と前記第２のＲＦ端子との間に適用されるキャパシタンスは、該選択されたサブ回路のスタックされたスイッチを選択的にオンに切り替えることにより制御される、
ことを特徴とする方法。