【事件の表示】
　平成　５年特許願第　４８９２３号「間引きレジスタ制御回路」拒絶査定に対する審判事件［平成　６年　９月１６日出願公開、特開平　６−２５９２５１］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　本願は、平成　５年　３月１０日の出願であって、その請求項１に係る発明は、補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次の事項により特定されるとおりのものであると認める。
「【請求項１】制御部と、マスタクロックを発生するクロック部と、前記制御部より画像データの間引き処理を行うため前記制御部から前記画像データを書き込むデータレジスタと、前記データレジスタに書き込まれた前記画像データのビットごとに対応して前記画像データのビットをマスクするか間引きするか否かを決定するマスクデータの各ビットを前記制御部よりセットするためのマスクレジスタと、前記データレジスタから出力された前記画像データを前記マスクレジスタから出力されたマスクデータにより処理した間引きデータを前記制御部から直接読み出すことができるように格納する間引きデータレジスタと、前記制御部から前記間引きデータレジスタに格納された間引きデータを読み出す際、読み出しサイクル長の制御を行う間引きコントロール部とから構成され、
　前記間引きコントロール部による制御のもと、前記間引きデータの前記制御部から前記間引きレジスタへの読みだしサイクルを前記間引きデータが前記間引きレジスタへ完全にセットされるまで、引き延ばすことを特徴とする間引きレジスタ制御回路。」
　
　これに対して、平成１５年　８月２１日付けで次に示す理由により、拒絶理由を通知し、期間を指定して意見書を提出する機会を与えた。
　
「（理由１）
　本件出願の請求項１に係る発明は、その出願前日本国内において頒布された下記の刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
        　　　　　　　　　記
刊行物１：特開平３−２９３８６１号公報
刊行物２：特開昭６２−２８１６６２号公報
刊行物３：特開昭６３−１８４７６号公報
                       ［備考］
１．本願は、平成５年３月１０日の出願であって、その請求項１に係る発明は、補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記 載されたとおりの次の事項により特定されるものである。　
「【請求項１】制御部と、マスタクロックを発生するクロック部と、前記制御部より画像データの間引き処理を行うため前記制御部から前記画像データを書き込むデータレジスタと、前記データレジスタに書き込まれた前記画像データのビットごとに対応して前記画像データのビットをマスクするか間引きするか否かを決定するマスクデータの各ビットを前記制御部よりセットするためのマスクレジスタと、前記データレジスタから出力された前記画像データを前記マスクレジスタから出力されたマスクデータにより処理した間引きデータを前記制御部から直接読み出すことができるように格納する間引きデータレジスタと、前記制御部から前記間引きデータレジスタに格納された間引きデータを読み出す際、読み出しサイクル長の制御を行う間引きコントロール部とから構成され、
　前記間引きコントロール部による制御のもと、前記間引きデータの前記制御部から前記間引きレジスタへの読みだしサイクルを前記間引きデータが前記間引きレジスタへ完全にセットされるまで、引き延ばすことを特徴とする間引きレジスタ制御回路。」
　
２．
（１）刊行物１には、第１図（画像縮小処理装置の一実施例ブロック図）、第３図（処理長レジスタに格納されている処理長データを示す図）、第４図（原画像データの縮小過程を示す図）、第５図（第１図に示す画像縮小処理装置の動作を説明するための動作を説明するフローチャート）を用いて、マスクパターンレジスタ１、処理長レジスタ２、原画像データ格納部３、縮小画像データ格納部４、論理回路５、制御部６から構成された画像縮小処理装置の発明（以下、「刊行物１の発明」という。）に関して次の事項が記載されている。
Ａ．「［課題を解決するための手段］
　本発明は、縮小処理を行う画像データが格納される原画像データ格納部と上記原画像データ格納部より抽出する画像データのビット数を指定する処理長データが設定自在であり設定された処理長データによるビット数にて原画像データを上記原画像データ格納部より抽出する原画像処理長設定抽出部と、
　上記画像処理長設定抽出部にて抽出された原画像データより所望の画像デーのみを抽出するための設定自在なマスクパターンデータを格納するとともに格納されたマスクパターンデータより上記処理長データにて指定されたビット数と同数のビット数にてなるマスクパターン抽出データが抽出されるマスクパターンレジスタと、
　上記画像処理長設定抽出部にて抽出された原画像データより所望の画像データのみをマスクパターンレジスタに設定されたマスクパターン抽出データに基づいて抽出する縮小画像データ作成部と
　上記原画像データ格納部、上記画像処理処理長設定抽出部、上記マスクパターンレジスタ、上記縮小画像データ作成部の動作を制御する制御部と、を備えたことを特徴とする」（第２頁右上欄１行〜左下欄３行）
Ｂ．「処理２では、・・・処理長データが処理長レジスタ２に制御部６の制御にて格納される。今、第３図に示すように、格納された処理長データが例えば１００１であるとすれば、処理３にて、上述したように原画像データ格納部３に格納されている原画像データより、例えば第４図ａに示すようにＤ０ないしＤ９のビットデータよりなる計１０ビット分の原画像データが抽出される。」（第３頁左下欄５行〜１３行）
Ｃ．「一方、処理４では、制御部６の制御により・・・処理長レジスタ２から論理回路５へ送出された原画像データのビット数と同じビット数分のデータが抽出され、抽出されたマスクパターン抽出データがマスクパターンレジスタ１から論理回路５へ送出される」（第３頁左下欄１４行〜２０行）
Ｄ．「論理回路５は、処理長レジスタ２より供給された、上述した例によれば１０ビットからなる原画像データと、マスクパターンレジスタ１より供給された１０ビットからなるマスクパターン抽出データとの論理積演算を行い、マスクパターン抽出データのビットデータの内、１に相当する原画像データのビットデータを次段の縮小画像データ格納部４へ送出する。」（第３頁右下欄９行〜１６行）
　
３．本願発明と刊行物１の発明との対比
　刊行物１の発明は、制御部６を有するので、本願発明の「制御部と、」の構成要件を備えている。
　刊行物１の発明は、デジタル処理装置であると認められ、デジタル処理装置は基本クロックを発生するクロック部を備えるのは技術的常識であるから、本願発明の「マスタクロックを発生するクロック部と、」に相当する構成要件を備えている。
　刊行物１の発明は、Ａ．の記載によれば制御部６により制御されて縮小画像データが作成されるものであり、この縮小は第４図を参照すれば間引きにあたることがみてとれることから、本願発明の「制御部により画像データの間引き処理を行うため」に相当する構成を備えるとともに、
第１図を参照すると、制御部６により制御され、原画像データ格納部３に格納されている原画像データは、処理長レジスタ２を介して論理回路５に供給できる接続がされており、Ｄ．の記載を参照すると処理長レジスタ２より論理回路５に原画像データが供給されており、刊行物１の発明は、原画像データ格納部３から読み出された原画像データが書き込まれ、そして読み出されて論理回路５に供給するデータレジスタに対応した構成を備えていると解されるので、本願発明の「前記制御部より画像データの間引き処理を行うため前記制御部から前記画像データを書き込むデータレジスタと、」の構成を備えているといえる。
　また、刊行物１の発明のマスクパターンレジスタ１は、Ｃ．の記載を参照すると、処理長レジスタ２から論理回路５へ送出された原画像データのビット数と同じビット数分のマスクパターン抽出データがマスクパターンレジスタ１から論理回路５へ送出されるので、本願発明の「前記データレジスタ（処理長レジスタ２）に書き込まれた前記画像データのビットごとに対応して前記画像データのビットをマスクするか間引きするか否かを決定するマスクデータの各ビットを前記制御部よりセットするためのマスクレジスタと、」に相当する構成要件を備えている。
　また、刊行物１の発明の縮小画像データ格納部４は、メモリやレジスタで構成されるのが通常であり、第１図及び第５図並びにＤ．の記載も参照すると、制御部６により制御され、処理長レジスタ、論理回路を介した縮小画像データが格納されるほか、この格納された縮小画像データは制御部６により直接読み出す制御がされると解されるので、本願発明の「前記データレジスタから出力された前記画像データを前記マスクレジスタから出力されたマスクデータにより処理した間引きデータを前記制御部から直接読み出すことができるように格納する間引きデータレジスタと、」に相当する構成を備えている。
　また、刊行物１の発明の縮小画像データ格納部４は本願発明の間引きデータレジスタに相当し、縮小画像データ格納部４からの縮小画像データの読み出しについては、読み出しサイクルの制御がされてバスなどを介してメモリやレジスタへ転送されるのが通常であり、コントロール部は制御をする部分である点で制御部と差異はないので、本願発明の「前記間引きデータレジスタに格納された間引きデータを読み出す際、読み出しサイクルの制御を行う制御部とから構成され、」の構成要件を備えている。
　また、刊行物１の発明は、第１図を参照すると縮小画像データ格納部４は制御部６により制御されるように接続されており、そのための制御回路を有すると解されるので、本願発明の「間引きレジスタ制御回路」の構成要件を備えている。
　したがって、刊行物１の発明と本願発明とは
「制御部と、マスタクロックを発生するクロック部と、前記制御部より画像データの間引き処理を行うため前記制御部から前記画像データを書き込むデータレジスタと、前記データレジスタに書き込まれた前記画像データのビットごとに対応して前記画像データのビットをマスクするか間引きするか否かを決定するマスクデータの各ビットを前記制御部よりセットするためのマスクレジスタと、前記データレジスタから出力された前記画像データを前記マスクレジスタから出力されたマスクデータにより処理した間引きデータを前記制御部から直接読み出すことができるように格納する間引きデータレジスタと、前記制御部から前記間引きデータレジスタに格納された間引きデータを読み出す際、読み出しサイクルの制御 を行う制御部とから構成される間引きレジスタ制御回路。」
の構成要件を備える点で一致し、そして、次の構成要件の点で相違している。
［相違点１］
  読み出しサイクルの制御が、本願発明は、読み出しサイクル長の制御を行う間引きコントロール部により行われるのに対し、刊行物１の発明は読み出しサイクル長の制御を行っていない点。
［相違点２］
　間引きレジスタへの読み出しサイクルの制御が、本願発明では、前記間引きコントロール部による制御のもと、前記間引きデータが前記間引きレジスタへ完全にセットされるまで、引き延ばすのに対し、刊行物１の発明では読み出しサイクルを引き延ばす構成を備えていない点。
　
４．当審の判断
［相違点１］について
　本願出願前頒布された刊行物２には、第１図を参照すると、間引きレジスタ９に格納された間引きデータによりハードウェア的に間引きする回路が示され、ラッチ回路１２は、入力側がシリアルパラレル変換器（Ｓ／Ｐ）１１に接続され、出力側がデータバス（ＤＩＯ）５に接続されており、
このラッチ回路１２の動作は、（ホストコンピュータから）データラッチと同時にＤＲＥＱ６を立ててＤＡＣＫ７によりＤＩＯ５にラッチ１２のデータを出力するものであり、ゲートコントロール１４はこれら一連のデータの転送をするためのゲート回路であることが記載されている。（第２頁右上欄下３行〜右下欄４行がら抽出）
　そして、ラッチ１２のデータをデータバス（ＤＩＯ）５に出力するために、ゲートコントロール１４によりラッチの読み出しサイクル長を、読み出しが正常に行われるように設計することは技術的常識と認められる。
　この技術的事項を踏まえると、刊行物２に記載された全体を制御するホストコンピール部に相当するゲートコントロール１４を制御して、間引きレジスタに相当するラッチ１２にラッチされたデータのデータバスへの出力を制御して読み出しサイクル長を制御することは当業者が容易になし得ることである。
そして、刊行物１の発明及び刊行物２の技術は、いずれも画像データの間引きに関するものであって、刊行物１の発明の読み出しサイクルの制御を行う制御部において、刊行物２に示された技術を参酌することにより、前記制御部は、読み出しサイクル長の制御を行う間引きコントロール部とから構成されるとすることは、当業者が容易になし得ることである。
［相違点２］について
本願出願前頒布された刊行物３には、第２図を参照すると、間引信号をデコードしたパラレルな信号Ｓ０〜Ｓ３からシリアルなクロック信号Ｃｓｐを生成し、 パラレルな入力データＩＤ０〜ＩＤ３からシリアルなデータＤｓｐを生成し、これらのクロック信号Ｃｓｐとクロック信号ＣｓｐとをＳ／Ｐレジスタ３に入力して間引きデータを生成し出力データＯＤ０〜ＯＤ３を出力する間引き回路において、カウンタ４を設けた技術が示されている。
カウンタ４の役割については、出力データＯＤ０ないしＯＤ３が全て有為なデータになったことは、クロック信号Ｓｓｐを計数するカウンタ４からのセット信号Ｂｓｅｔによって判別することができることが記載されている。（第２頁右下欄１行〜第３頁左上欄８行）
　これらの記載によれば、Ｓ／Ｐレジスタ３には、間引きデータが順次格納され、カウンタ４のセット信号によりＳ／Ｐレジスタ３に格納された間引きデータが全て有為なものであることが判別され、この格納の後には、Ｓ／Ｐレジスタ３からの出力データＯＤ０ないしＯＤ３が全て有為な間引きデータとして出力されることを示すものである。したがって、前記セット信号を用いてＳ／Ｐレジスタ３に格納された間引きデータを出力して、次段のレジスタ等でラッチする場合には、（例えば、刊行物２においてＳ／Ｐレジスタ１１からラッチ１２にラッチする場合には、）ラッチ回路（間引きレジスタ）には前記間引きデータが完全にセットされるとともにこの完全にセットされた間引きデータが読み出されることを開示するものである。
　そして、前記セット信号を条件とすることは、言葉を変えれば、ラッチ（間引きレジスタ）への読み出しサイクルを、間引きデータがラッチへ完全にセットされるまで、引き延ばすことであるといえる。
　刊行物１の発明及び刊行物２、３の技術は、いずれも画像データの間引きに関するものであって、刊行物１の発明の縮小画像データ格納部（間引きレジスタ）への読み出しサイクルの制御を、前記間引きコントロール部による制御のもと、前記間引きデータが前記間引きレジスタへ完全にセットされるまで、引き延ばすことは、前記刊行物２、３の技術を参酌することにより当業者が容易になし得ることである。
　
（理由２）
　本件出願は、明細書及び図面の記載が下記の点で不備のため、特許法第３６条第４項に規定する要件を満たしていない。
   　　　　　　　　　記
　本願発明の「前記間引きコントロール部による制御のもと、前記間引きデータの前記制御部から前記間引きレジスタへの読みだしサイクルを前記間引きデータが前記間引きレジスタへ完全にセットされるまで、引き延ばすことを特徴とする間引きレジスタ制御回路」に関して、
　明細書の【００４４】段落には「しかしながら、通常の読み出しサイクル（クロック２信号１１２ａの３周期分）では間引きデータ値４０３が確定していないため、間引きコントロール部１０９からのサイクル制御信号１１６ａ（ローで間引き処理中であることを示す）を制御部１０１においてクロック２信号１１２ａの立ち下がりでサンプルし、サンプル値がローである場合、通常読み出しサイクルを引き延ばし、サンプル値がハイになった次のクロック２信号１１２ａ周期まで間引きデータレジスタリード信号１１５ａ（アクティブ　ロー）をローレベルを保持し、前述した間引き処理により間引きデータレジスタ１０８にセットされた間引きデータ（０５（Ｈ））をクロック２信号１１２ａの立ち下がりで制御部１０１で読み取って読み出しサイクルを終了する。」と記載されており、
　図３のタイムチャートには、Ｓ／Ｐタイミングクロック信号１２３ａにより間引きデータレジスタに間引きデータ値１２１ａがセットされているのに、間引きデータレジスタリード信号１１５ａをクロック２信号１１２ａの３周期分引き延ばされている。
　しかしながら、前記通常の読み出しサイクル（クロック２信号１１２ａの３周期分）では間引きデータ値４０３が確定していないのは、どのような回路構成でどのような動作によるために生ずるのか何ら説明されておらず、特に、第１図のＳ／Ｐ部１０７、間引きデータレジスタ１０８に与えられた各信号（１１３ａ、１２３ａ、１１５ａ）に関連してどのように動作することにより生ずるのか何ら説明されておらず、また、３周期分引き延ばすのは、どのようなタイミングを基準にしてどれだけ引き延ばすのか何ら説明されておらず、したがって、発明の詳細な説明には、当業者が容易に本件発明の実施をすることができる程度に、その発明の目的、構成及び効果を記載したものであるとは認められない。」
　
　これに対して、請求人から、意見書が提出されたが、意見の内容をみると、前記拒絶理由を覆すに足る意見は見当たらない旨述べており、そして、上記の拒絶理由は妥当なものと認められるので、本願は、この拒絶理由によって拒絶すべきものである。
　よって、結論のとおり審決する。