【手続補正書】
【提出日】平成15年11月6日(2003.11.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上にメモリセル選択用ＭＩＳトランジスタと容量素子とが直列接続されたメモリセルを有する半導体集積回路装置であって、
前記メモリセル選択用ＭＩＳトランジスタのソース、ドレインを構成する一方の第１低濃度半導体領域の上方に情報を転送するデータ線が形成され、前記メモリセル選択用ＭＩＳトランジスタのソース、ドレインを構成する他方の第２低濃度半導体領域の上方に前記容量素子が形成されており、
前記メモリセル選択用ＭＩＳトランジスタのデータ線側の前記第１低濃度半導体領域の不純物濃度が、前記メモリセル選択用ＭＩＳトランジスタの容量素子側の前記第２低濃度半導体領域の不純物濃度よりも相対的に高く、前記メモリセル選択用ＭＩＳトランジスタのデータ線側の半導体基板の表面濃度が、前記メモリセル選択用ＭＩＳトランジスタの容量素子側の半導体基板の表面濃度よりも相対的に高く、
さらに、前記メモリセルの周囲に設けられた回路にＭＩＳトランジスタが形成されており、
前記ＭＩＳトランジスタのソース、ドレインを構成する一方の低濃度半導体領域の不純物濃度と前記ＭＩＳトランジスタのソース、ドレインを構成する他方の低濃度半導体領域の不純物濃度とが同じであることを特徴とする半導体集積回路装置。
【請求項２】
半導体基板上にメモリセル選択用ＭＩＳトランジスタと容量素子とが直列接続されたメモリセルを有する半導体集積回路装置であって、
前記メモリセル選択用ＭＩＳトランジスタのソース、ドレインを構成する一方の第１低濃度半導体領域の上方に情報を転送するデータ線が形成され、前記メモリセル選択用ＭＩＳトランジスタのソース、ドレインを構成する他方の第２低濃度半導体領域の上方に前記容量素子が形成されており、
前記メモリセル選択用ＭＩＳトランジスタが形成された半導体基板の表面に、前記半導体基板と同じ導電型の不純物によって構成され、その表面濃度が前記半導体基板の表面濃度よりも相対的に高い不純物表面層が設けられており、
前記メモリセル選択用ＭＩＳトランジスタのデータ線側の前記第１低濃度半導体領域の不純物濃度が、前記メモリセル選択用ＭＩＳトランジスタの容量素子側の前記第２低濃度半導体領域の不純物濃度よりも相対的に高いことを特徴とする半導体集積回路装置。
【請求項３】
半導体基板上にメモリセル選択用ＭＩＳトランジスタと容量素子とが直列接続されたメモリセルを有する半導体集積回路装置であって、
前記メモリセル選択用ＭＩＳトランジスタのソース、ドレインを構成する一方の第１低濃度半導体領域の上方に情報を転送するデータ線が形成され、前記第１低濃度半導体領域を囲んで前記第１低濃度半導体領域と異なる導電型の不純物によって構成された第１半導体領域が形成され、前記メモリセル選択用ＭＩＳトランジスタのソース、ドレインを構成する他方の第２低濃度半導体領域の上方に前記容量素子が形成され、前記第２低濃度半導体領域を囲んで前記第２低濃度半導体領域と異なる導電型の不純物によって構成された第２半導体領域が形成されており、
前記メモリセル選択用ＭＩＳトランジスタのデータ線側の前記第１低濃度半導体領域の不純物濃度が、前記メモリセル選択用ＭＩＳトランジスタの容量素子側の前記第２低濃度半導体領域の不純物濃度よりも相対的に高く、前記メモリセル選択用ＭＩＳトランジスタのデータ線側の前記第１半導体領域の不純物濃度が、前記メモリセル選択用ＭＩＳトランジスタの容量素子側の前記第２半導体領域の不純物濃度よりも相対的に高いことを特徴とする半導体集積回路装置。
【請求項４】
半導体基板上にメモリセル選択用ＭＩＳトランジスタと容量素子とが直列接続されたメモリセルを有する半導体集積回路装置であって、
前記メモリセル選択用ＭＩＳトランジスタのゲート電極の側壁に設けられたサイドウォールスペーサ下のデータ線側の半導体基板に、ゲート長方向にチャネル領域へ向かって、前記メモリセル選択用ＭＩＳトランジスタのソース、ドレインを構成する一方の第１低濃度半導体領域、および前記第１低濃度半導体領域と異なる導電型によって構成された第１半導体領域が順に形成されており、前記サイドウォールスペーサ下の容量素子側の半導体基板に、ゲート長方向にチャネル領域へ向かって、前記メモリセル選択用ＭＩＳトランジスタのソース、ドレインを構成する他方の第２低濃度半導体領域、および前記第２低濃度半導体領域と異なる導電型によって構成された第２半導体領域が形成されており、
前記メモリセル選択用ＭＩＳトランジスタのデータ線側の前記第１低濃度半導体領域の不純物濃度が、前記メモリセル選択用ＭＩＳトランジスタの容量素子側の前記第２低濃度半導体領域の不純物濃度よりも相対的に高く、前記メモリセル選択用ＭＩＳトランジスタのデータ線側の前記第１半導体領域の不純物濃度が、前記メモリセル選択用ＭＩＳトランジスタの容量素子側の前記第２半導体領域の不純物濃度よりも相対的に高いことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、前記メモリセル選択用ＭＩＳトランジスタの容量素子側の前記第２低濃度半導体領域の不純物濃度は、メモリセルの周囲に設けられた回路に形成されて前記メモリセル選択用ＭＩＳトランジスタのチャネルと同じ導電型のチャネルを有する何れかのＭＩＳトランジスタのソース、ドレインを構成する一対の低濃度半導体領域の不純物濃度と同じであることを特徴とする半導体集積回路装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体集積回路装置において、前記メモリセル選択用ＭＩＳトランジスタのチャネル領域には、しきい値電圧調整用の不純物が導入されていないことを特徴とする半導体集積回路装置。
【請求項７】
請求項１から５のいずれか１項に記載の半導体集積回路装置において、前記メモリセル選択用ＭＩＳトランジスタのチャネル領域には、しきい値電圧調整用の不純物が導入されており、前記メモリセル選択用ＭＩＳトランジスタのチャネル領域の不純物濃度は、メモリセルの周囲に設けられた回路に形成されて前記メモリセル選択用ＭＩＳトランジスタのチャネルと同じ導電型のチャネルを有する何れかのＭＩＳトランジスタのチャネル領域の不純物濃度と同じか、またはそれ以下であることを特徴とする半導体集積回路装置。
【請求項８】
半導体基板上にメモリセル選択用ＭＩＳトランジスタと容量素子とが直列接続されたメモリセルを形成する半導体集積回路装置の製造方法であって、
(a).前記メモリセル選択用ＭＩＳトランジスタのチャネルと異なる導電型の半導体基板上に、前記メモリセル選択用ＭＩＳトランジスタのゲート絶縁膜およびゲート電極を順次形成する工程と、
(b).前記メモリセル選択用ＭＩＳトランジスタのデータ線側の半導体基板のみに、同一のレジストパターンをマスクにして、前記メモリセル選択用ＭＩＳトランジスタのチャネルと異なる導電型の第１不純物イオンおよび前記メモリセル選択用ＭＩＳトランジスタのチャネルと同じ導電型の第２不純物イオンを注入する工程と、
(c).前記メモリセル選択用ＭＩＳトランジスタの容量素子側の半導体基板に、前記メモリセル選択用ＭＩＳトランジスタのチャネルと同じ導電型の第３不純物イオンを注入する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項９】
半導体基板上にメモリセル選択用ＭＩＳトランジスタと容量素子とが直列接続されたメモリセルを形成する半導体集積回路装置の製造方法であって、
(a).前記メモリセル選択用ＭＩＳトランジスタのチャネルと異なる導電型の半導体基板上に、前記メモリセル選択用ＭＩＳトランジスタのゲート絶縁膜およびゲート電極を順次形成する工程と、
(b).前記メモリセル選択用ＭＩＳトランジスタのデータ線側の半導体基板のみに、同一のレジストパターンをマスクにして、前記メモリセル選択用ＭＩＳトランジスタのチャネルと異なる導電型の第１不純物イオンおよび前記メモリセル選択用ＭＩＳトランジスタのチャネルと同じ導電型の第２不純物イオンを注入する工程と、
(c).前記メモリセル選択用ＭＩＳトランジスタのデータ線側および容量素子側の半導体基板と、メモリセルの周囲に設けられた回路に形成されて前記メモリセル選択用ＭＩＳトランジスタのチャネルと同じ導電型のチャネルを有する何れかのＭＩＳトランジスタが形成される半導体基板とに、前記メモリセル選択用ＭＩＳトランジスタのチャネルと同じ導電型の第３不純物イオンを注入する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
半導体基板上にメモリセル選択用ＭＩＳトランジスタと容量素子とが直列接続されたメモリセルを形成する半導体集積回路装置の製造方法であって、
(a).前記メモリセル選択用ＭＩＳトランジスタのチャネルと異なる導電型の半導体基板上に、前記メモリセル選択用ＭＩＳトランジスタのゲート絶縁膜およびゲート電極を順次形成する工程と、
(b).前記メモリセル選択用ＭＩＳトランジスタのデータ線側の半導体基板のみに、同一のレジストパターンをマスクにして、前記メモリセル選択用ＭＩＳトランジスタのチャネルと異なる導電型の第１不純物イオンおよび前記メモリセル選択用ＭＩＳトランジスタのチャネルと同じ導電型の第２不純物イオンを注入する工程と、
(c).前記メモリセル選択用ＭＩＳトランジスタのデータ線側および容量素子側の半導体基板に、前記メモリセル選択用ＭＩＳトランジスタのチャネルと同じ導電型の第３不純物イオンを注入する工程と、
(d).前記メモリセル選択用ＭＩＳトランジスタの上層に形成された絶縁膜を加工して、データ線を接続するための第１コンタクトホールおよび前記容量素子を接続するための第２コンタクトホールを前記半導体基板に接して形成する工程と、
(e).前記第１コンタクトホールおよび前記第２コンタクトホールに、前記メモリセル選択用ＭＩＳトランジスタのチャネルと同じ導電型の導電膜を埋め込み、前記導電膜に添加された不純物を前記メモリセル選択用ＭＩＳトランジスタのデータ側および容量素子側の半導体基板へ拡散させる工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
半導体基板にメモリセル選択用ＭＩＳトランジスタと容量素子とが直列接続されたメモリセルを有する半導体集積回路装置であって、
前記メモリセル選択用ＭＩＳトランジスタは、前記半導体基板に設けられたソース、ドレイン用の一対の半導体領域と、前記一対の半導体領域の間に設けられた第１領域と、前記半導体基板上において前記第１領域上に設けられ前記メモリセルの非選択時において負の電圧が印加されるゲート電極とを有し、
前記一対の半導体領域は、第１不純物が含有されてなり、前記第１領域は前記一対の半導体領域とは反対導電型になるように第２不純物が含有されてなり、
前記第１領域において、前記一対の半導体領域のうち、データ線が接続された半導体領域の近傍における前記第２不純物の濃度が、前記第１領域の他の領域における第２不純物の濃度よりも高いことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置において、前記ゲート電極がｎ+ 型の導体部を有し、前記一対の半導体領域がｎ型であり、前記第１領域がｐ型であることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１１記載の半導体集積回路装置において、基板バイアスを負側にしたことを特徴とする半導体集積回路装置。
【請求項１４】
半導体基板にメモリセル選択用ＭＩＳトランジスタと容量素子とが直列接続されたメモリセルを有する半導体集積回路装置であって、
前記メモリセル選択用ＭＩＳトランジスタは、前記半導体基板に設けられたソース、ドレイン用の一対の半導体領域と、前記一対の半導体領域の間に設けられた第１領域と、前記半導体基板上において前記第１領域上に設けられたゲート電極とを有し、
前記一対の半導体領域は、第１不純物が含有されてなり、前記第１領域は前記一対の半導体領域とは反対導電型になるように第２不純物が含有されてなり、前記ゲート電極は、前記第１領域と同じ導電型の導体部を有し、
前記第１領域において、前記一対の半導体領域のうち、データ線が接続された半導体領域の近傍における前記第２不純物の濃度が、前記第１領域の他の領域における第２不純物の濃度よりも高いことを特徴とする半導体集積回路装置。
【請求項１５】
半導体基板にメモリセル選択用ＭＩＳトランジスタと容量素子とが直列接続されたメモリセルを有する半導体集積回路装置であって、
前記メモリセル選択用ＭＩＳトランジスタは、前記半導体基板に設けられたソース、ドレイン用の一対の半導体領域と、前記一対の半導体領域の間に設けられた第１領域と、前記半導体基板上において前記第１領域上に設けられたゲート電極とを有し、
前記一対の半導体領域は、第１不純物が含有されてなり、前記第１領域は前記一対の半導体領域とは反対導電型になるように第２不純物が含有されてなり、前記ゲート電極は、前記第１領域と同じ導電型の導体部を有し、
前記第１領域において、前記一対の半導体領域の両方またはいずれか一方の近傍に、前記第２不純物の濃度が相対的に高く含有された半導体領域を設けたことを特徴とする半導体集積回路装置。