(57)【要約】【課題】ＭＯＳトランジスタにおけるゲート長の短縮化並びにゲート電極の低抵抗化が可能な半導体装置およびその製造方法を提供することを目的とする。【解決手段】ゲート電極４形成の際に、ドーズ量６×１０１５／ｃｍ２以上のイオンを注入して加熱処理を行うとゲート電極４の上部は膨張する。ゲート電極４上部に形成されたシリサイド層４ｂは、チャネル長方向の断面において上部の幅が底部の幅よりも広い形状を有している。それに対し、ポリシリコン層４ａは、従来構造と同様に、チャネル長方向の断面において上部の幅が低部の幅とほぼ等しい形状を有している。よって、ゲート長を短くするためにポリシリコン層４ａの幅を小さくした場合でも、シリサイド層４ｂの幅は当該ゲート長よりも大きく保持され、シリサイド層４ｂにおけるシリサイドの凝集は抑えられる。【選択図】　　　　図２
2004096041.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリコン層および前記ポリシリコン層上のシリサイド層から成るゲート電極を有するＭＯＳトランジスタを備え、
前記ポリシリコン層は、前記ＭＯＳトランジスタのチャネル長方向の断面において上部の幅が低部の幅とほぼ等しい形状を有し、
前記シリサイド層は、前記ＭＯＳトランジスタのチャネル長方向の断面において上部の幅が底部の幅よりも広い形状を有する
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ゲート電極は、ｎチャネル型ＭＯＳトランジスタのゲート電極であり、
前記ゲート電極の上部には燐イオンが注入されている
ことを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にポリシリコンを形成する工程と、
（ｂ）前記ポリシリコンにイオン注入を行う工程と、
（ｃ）前記ポリシリコンをパターンニングすることで、ゲート電極を形成する工程と、
（ｄ）前記ゲート電極に熱処理を行う工程と、
（ｅ）前記ゲート電極の上部をシリサイド化する工程とを備え、
前記工程（ｂ）において注入されるイオンの総ドーズ量は、６×１０１５／ｃｍ２以上である
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記工程（ｂ）において注入されるイオンは、質量数が７０以上のイオンを含む
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法であって、
前記工程（ｂ）において注入されるイオンは、電気的に不活性なイオンを含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項３に記載の半導体装置の製造方法であって、
前記工程（ｂ）において注入されるイオンは、イオン種が金属であるイオンを含む
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項３に記載の半導体装置の製造方法であって、
前記工程（ｂ）は、
（ｆ）前記工程（ｃ）よりも後に行われ、前記ゲート電極をマスクとするイオン注入により前記半導体基板内にソースドレイン領域を形成する工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記工程（ｂ）は、
（ｇ）前記工程（ｃ）よりも前に行われ、前記ポリシリコン全面にイオン注入を行う工程をさらに含む
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法であって、
（ｈ）前記ゲート電極の側面にサイドウォールを形成する工程をさらに備え、
前記工程（ｆ）は、
（ｉ）前記工程（ｈ）よりも前に行われ、前記ゲート電極をマスクとするイオン注入を行う工程と、
（ｊ）前記工程（ｈ）よりも後に行われ、前記ゲート電極並びに前記サイドウォールをマスクとするイオン注入を行う工程とから成る
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記工程（ｂ）は、
（ｋ）前記工程（ｈ）よりも後に行われ、前記ゲート電極および前記サイドウォールに、イオン種が金属であるイオンを注入する工程をさらに含み、
（ｌ）前記工程（ｋ）よりも後に行われ、前記サイドウォールの表面をエッチングする工程をさらに備える
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７に記載の半導体装置の製造方法であって、
（ｍ）前記ゲート電極の側面に第１のサイドウォールを形成する工程と、
（ｎ）前記第１のサイドウォールを除去する工程と、
（ｏ）前記工程（ｎ）よりも後に行われ、前記ゲート電極の側面に第２のサイドウォールを形成する工程とをさらに備え、
前記工程（ｂ）は、
（ｐ）前記工程（ｍ）と（ｎ）との間に行われ、前記ゲート電極および前記第１のサイドウォールに、イオン種が金属であるイオンを注入する工程をさらに含む
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記工程（ｆ）は、
（ｑ）前記工程（ｍ）と（ｎ）との間に行われ、前記ゲート電極並びに前記第１のサイドウォールをマスクとするイオン注入を行う工程と、
（ｒ）前記工程（ｎ）と（ｏ）との間に行われ、前記ゲート電極をマスクとするイオン注入を行う工程とから成り、
前記工程（ｒ）は、前記工程（ｄ）よりも後に行われる
ことを特徴とする半導体装置の製造方法。
【請求項１３】
ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタを有する半導体装置の製造方法であって、
（ａ）半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にポリシリコンを形成する工程と、
（ｂ）前記ｐチャネル型ＭＯＳトランジスタが形成される領域以外の前記ポリシリコン全面に燐イオンを注入する工程と、
（ｃ）前記工程（ｂ）よりも後に行われ、前記ポリシリコンをパターンニングすることで、前記ｐチャネル型ＭＯＳトランジスタおよび前記ｎチャネル型ＭＯＳトランジスタのゲート電極を形成する工程と、
（ｄ）前記ｎチャネル型ＭＯＳトランジスタの前記ゲート電極をマスクとしてイオン注入を行うことより、前記半導体基板内に前記ｎチャネル型ＭＯＳトランジスタのソースドレイン領域を形成する工程と、
（ｅ）前記ｐチャネル型ＭＯＳトランジスタの前記ゲート電極をマスクとしてイオン注入を行うことより、前記半導体基板内に前記ｐチャネル型ＭＯＳトランジスタのソースドレイン領域を形成する工程と、
（ｆ）前記ｐチャネル型ＭＯＳトランジスタおよび前記ｎチャネル型ＭＯＳトランジスタの前記ゲート電極に熱処理を行う工程と、
（ｇ）前記ｐチャネル型ＭＯＳトランジスタおよび前記ｎチャネル型ＭＯＳトランジスタの前記ゲート電極の上部をシリサイド化する工程とを備え、
前記工程（ｂ）において注入されるイオンのドーズ量と、（ｄ）において注入されるイオンのドーズ量との和は、６×１０１５／ｃｍ２以上である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳトランジスタのゲート電極構造に関するものであり、特に、ポリシリコン層上にメタルシリサイド層を重ねたゲート構造の形成技術に関するものである。
【０００２】
【従来の技術】
従来、ＭＯＳトランジスタのゲート電極や、多層配線における下層の配線などの耐熱性を要求される部位における電極および配線材料としては、多結晶シリコン（ポリシリコン）が多く用いられている。
【０００３】
近年の半導体装置の微細化、高速化に伴い、ＭＯＳトランジスタのゲート電極の低抵抗化並びに細線化（ゲート長の短縮化）が望まれている。ポリシリコンを用いたゲート電極の低抵抗化を図る目的で、当該ゲート電極の上部をメタルシリサイド化する技術が知られている。即ち、ゲート電極はポリシリコン層上にシリサイド層を有する構造となる。
【０００４】
図２８は、従来の半導体装置におけるＭＯＳトランジスタのチャネル長方向の断面写真を示す図であり、図２９はそれを模式的に表した図である。以下、これらの図に基づいて、従来の半導体装置の構成を説明する。
【０００５】
シリコン基板１に形成されたｐ型あるいはｎ型の極性のウェル２上には、ゲート絶縁膜３、ゲート電極４が形成されている。ゲート電極４はポリシリコンにより形成されており、その上部はシリサイド化されている。即ち、ゲート電極４は、ポリシリコン層４ａとその上部のシリサイド層４ｂとから成る。また、当該ゲート電極４の側面にはサイドウォール５が形成されている。また、ウェル２内にはゲート電極４を挟むように、ウェル２とは逆極性のソースドレイン領域６が形成されている。ソースドレイン領域６は、比較的浅く形成されたソースドレインエクステンション層６ａおよび比較的深く形成されたソースドレイン拡散層６ｂの二重構造となっている。さらに、ソースドレイン領域６の表面はシリサイド化され、シリサイド層６ｃが形成されている。
【０００６】
一般に、ＭＯＳトランジスタのポリシリコンのゲート電極のシリサイド化は次のような工程によって行われる。即ち、まずゲート電極およびソースドレイン領域をシリコン基板上に形成する。次いで、それらの上に直接金属膜を形成する。そして、その後の熱処理によって当該金属とシリコンとを反応させる。その結果、ゲート電極並びにソースドレイン領域上に、自己整合的にシリサイド層が形成される。このような手法は、サリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ−Ａｌｉｎｅｄ−Ｓｉｌｉｃｉｄｅ）技術として知られている。
【０００７】
上記のサリサイド技術のように、金属とシリコンとを反応させてシリサイドを形成する場合、一般に、反応後のシリサイドの堆積は、反応前における金属とシリコンの合計堆積よりも小さくなる。従って、形成されたシリサイド膜には大きな応力が発生することとなる。
【０００８】
よって、ゲート電極の細線化（ゲート長の短縮化）が進み、その幅がシリサイドのグレイン程の大きさにまで小さくなると、シリサイドが凝集してしまい、場合によっては断線が生じてしまう。それにより、配線抵抗が非常に大きくなって信号遅延を招いてしまう。そのことは、半導体装置における動作の高速化の妨げとなったり、動作信頼性の劣化を招いたりしてしまう。つまり、ゲート電極の細線化が進むと、当該ゲート電極の上部をシリサイド化することによる低抵抗化は困難になる。
【０００９】
以上の問題を解決する手法としては、ポリシリコンのゲート電極の上部（即ち、シリサイドを形成する部分）を大きく形成することが考えられる。それにより、ゲート電極のシリサイドの凝集を抑えて低抵抗化を図りつつ、トランジスタのゲート長の短縮化を行うことができる。そのようなゲート電極の例として、ノッチ型ゲート電極（例えば、非特許文献１参照）やＴ字型ゲート電極（例えば、非特許文献２参照）、逆台形型ゲート電極（例えば、特許文献１参照）等が挙げられる。
【００１０】
【特許文献１】
特開平４−２１５４４１号公報（第３−５頁、図１−図５Ｂ）
【非特許文献１】
Ｔ．ガーニ（Ｔ．　Ｇｈａｎｉ）他、「１００ｎｍゲート長の高性能／低電力ＣＭＯＳトランジスタ構造（１００　ｎｍ　Ｇａｔｅ　Ｌｅｎｇｔｈ　Ｈｉｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ／Ｌｏｗ　Ｐｏｗｅｒ　ＣＭＯＳ　Ｔｒａｎｓｉｓｔｏｒ　Ｓｔｒｕｃｔｕｒｅ）」，ＩＥＤＭテクノロジーダイジェスト（ＩＥＤＭ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ），ＩＥＥＥ，１９９９年，ｐ．１４３
【非特許文献２】
Ｃ．−Ｐ．チャオ（Ｃ．　−Ｐ．　Ｃｈａｏ）「サブミクロン−０．１３μｍＣＭＯＳ技術のための低抵抗チタン／コバルトサリサイドせり上げソース／ドレイントランジスタ（Ｌｏｗ　Ｒｅｓｉｓｔａｎｃｅ　Ｔｉ　ｏｒ　Ｃｏ　Ｓａｌｉｃｉｄｅｄ　Ｒａｉｓｅｄ　Ｓｏｕｒｃｅ／Ｄｒａｉｎ　Ｔｒａｎｓｉｓｔｏｒｓ　ｆｏｒ　Ｓｕｂ−０．１３μｍ　ＣＭＯＳ　Ｔｅｃｈｎｏｌｏｇｉｅｓ）」，ＩＥＤＭテクノロジーダイジェスト（ＩＥＤＭ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ），ＩＥＥＥ，１９９７年，ｐ．１０３
【００１１】
【発明が解決しようとする課題】
上記ノッチ型ゲート電極は、ゲート電極の底部にノッチを形成することで、ゲート長の短縮化を図るものである。しかし、ゲート電極のノッチ形状を安定に形成する技術の難度が高く、量産性に優れない。
【００１２】
また、上記Ｔ字型ゲート電極は、ポリシリコンのゲート電極上に、当該ゲート電極よりも幅の広いポリシリコン層を形成することでゲート電極の低抵抗化を図るものである。Ｔ字型ゲートを形成するために、選択エピタキシャル成長を用いたせり上げソースドレイン（Ｒｉｓｅｄ　ｓｏｕｒｃｅ／ｄｒａｉｎ）プロセスを用いる必要がある。選択エピタキシャル成長を用いたせり上げソースドレインプロセスでは、成長膜厚の測定方法が確立されていないなどの管理上の問題や、選択性の不完全性などの課題があり、技術的に難しい。
【００１３】
さらに、上記逆台形型は、ゲート電極のチャネル長方向の垂直断面形状が逆台形をなしているものであり、ゲート電極の低抵抗化を図るものである。しかし、ゲート電極を逆台形型に形成するためにダマシンプロセスを用いる等、製造工程を従来の製造方法から大きく変更する必要が生じる。
【００１４】
本発明は以上のような課題を解決するためになされたものであり、ＭＯＳトランジスタにおけるゲート長の短縮化並びにゲート電極の低抵抗化が可能であり、且つ、容易に形成可能な半導体装置およびその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
請求項１に記載の半導体装置は、ポリシリコン層および前記ポリシリコン層上のシリサイド層から成るゲート電極を有するＭＯＳトランジスタを備え、前記ポリシリコン層は、前記ＭＯＳトランジスタのチャネル長方向の断面において上部の幅が低部の幅とほぼ等しい形状を有し、前記シリサイド層は、前記ＭＯＳトランジスタのチャネル長方向の断面において上部の幅が底部の幅よりも広い形状を有することを特徴とする。
【００１６】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、前記ゲート電極は、ｎチャネル型ＭＯＳトランジスタのゲート電極であり、前記ゲート電極の上部には燐イオンが注入されていることを特徴とする。
【００１７】
請求項３に記載の半導体装置の製造方法は、（ａ）半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にポリシリコンを形成する工程と、（ｂ）前記ポリシリコンにイオン注入を行う工程と、（ｃ）前記ポリシリコンをパターンニングすることで、ゲート電極を形成する工程と、（ｄ）前記ゲート電極に熱処理を行う工程と、（ｅ）前記ゲート電極の上部をシリサイド化する工程とを備え、前記工程（ｂ）において注入されるイオンの総ドーズ量は、６×１０１５／ｃｍ２以上であることを特徴とする。
【００１８】
請求項４に記載の半導体装置の製造方法は、請求項３に記載の半導体装置の製造方法であって、前記工程（ｂ）において注入されるイオンは、質量数が７０以上のイオンを含むことを特徴とする。
【００１９】
請求項５に記載の半導体装置の製造方法は、請求項３に記載の半導体装置の製造方法であって、前記工程（ｂ）において注入されるイオンは、電気的に不活性なイオンを含むことを特徴とする。
【００２０】
請求項６に記載の半導体装置の製造方法は、請求項３に記載の半導体装置の製造方法であって、前記工程（ｂ）において注入されるイオンは、イオン種が金属であるイオンを含むことを特徴とする。
【００２１】
請求項７に記載の半導体装置の製造方法は、請求項３に記載の半導体装置の製造方法であって、前記工程（ｂ）は、（ｆ）前記工程（ｃ）よりも後に行われ、前記ゲート電極をマスクとするイオン注入により前記半導体基板内にソースドレイン領域を形成する工程を含むことを特徴とする。
【００２２】
請求項８に記載の半導体装置の製造方法は、請求項７に記載の半導体装置の製造方法であって、前記工程（ｂ）は、（ｇ）前記工程（ｃ）よりも前に行われ、前記ポリシリコン全面にイオン注入を行う工程をさらに含むことを特徴とする。
【００２３】
請求項９に記載の半導体装置の製造方法は、請求項７に記載の半導体装置の製造方法であって、（ｈ）前記ゲート電極の側面にサイドウォールを形成する工程をさらに備え、前記工程（ｆ）は、（ｉ）前記工程（ｈ）よりも前に行われ、前記ゲート電極をマスクとするイオン注入を行う工程と、（ｊ）前記工程（ｈ）よりも後に行われ、前記ゲート電極並びに前記サイドウォールをマスクとするイオン注入を行う工程とから成ることを特徴とする。
【００２４】
請求項１０に記載の半導体装置の製造方法は、請求項９に記載の半導体装置の製造方法であって、前記工程（ｂ）は、（ｋ）前記工程（ｈ）よりも後に行われ、前記ゲート電極および前記サイドウォールに、イオン種が金属であるイオンを注入する工程をさらに含み、（ｌ）前記工程（ｋ）よりも後に行われ、前記サイドウォールの表面をエッチングする工程をさらに備えることを特徴とする。
【００２５】
請求項１１に記載の半導体装置の製造方法は、請求項７に記載の半導体装置の製造方法であって、（ｍ）前記ゲート電極の側面に第１のサイドウォールを形成する工程と、（ｎ）前記第１のサイドウォールを除去する工程と、（ｏ）前記工程（ｎ）よりも後に行われ、前記ゲート電極の側面に第２のサイドウォールを形成する工程とをさらに備え、前記工程（ｂ）は、（ｐ）前記工程（ｍ）と（ｎ）との間に行われ、前記ゲート電極および前記第１のサイドウォールに、イオン種が金属であるイオンを注入する工程をさらに含むことを特徴とする。
【００２６】
請求項１２に記載の半導体装置の製造方法は、請求項１１に記載の半導体装置の製造方法であって、前記工程（ｆ）は、（ｑ）前記工程（ｍ）と（ｎ）との間に行われ、前記ゲート電極並びに前記第１のサイドウォールをマスクとするイオン注入を行う工程と、（ｒ）前記工程（ｎ）と（ｏ）との間に行われ、前記ゲート電極をマスクとするイオン注入を行う工程とから成り、前記工程（ｒ）は、前記工程（ｄ）よりも後に行われることを特徴とする。
【００２７】
請求項１３に記載の半導体装置の製造方法は、ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタを有する半導体装置の製造方法であって、（ａ）半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にポリシリコンを形成する工程と、（ｂ）前記ｐチャネル型ＭＯＳトランジスタが形成される領域以外の前記ポリシリコン全面に燐イオンを注入する工程と、（ｃ）前記工程（ｂ）よりも後に行われ、前記ポリシリコンをパターンニングすることで、前記ｐチャネル型ＭＯＳトランジスタおよび前記ｎチャネル型ＭＯＳトランジスタのゲート電極を形成する工程と、（ｄ）前記ｎチャネル型ＭＯＳトランジスタの前記ゲート電極をマスクとしてイオン注入を行うことより、前記半導体基板内に前記ｎチャネル型ＭＯＳトランジスタのソースドレイン領域を形成する工程と、（ｅ）前記ｐチャネル型ＭＯＳトランジスタの前記ゲート電極をマスクとしてイオン注入を行うことより、前記半導体基板内に前記ｐチャネル型ＭＯＳトランジスタのソースドレイン領域を形成する工程と、（ｆ）前記ｐチャネル型ＭＯＳトランジスタおよび前記ｎチャネル型ＭＯＳトランジスタの前記ゲート電極に熱処理を行う工程と、（ｇ）前記ｐチャネル型ＭＯＳトランジスタおよび前記ｎチャネル型ＭＯＳトランジスタの前記ゲート電極の上部をシリサイド化する工程とを備え、前記工程（ｂ）において注入されるイオンのドーズ量と、（ｄ）において注入されるイオンのドーズ量との和は、６×１０１５／ｃｍ２以上であることを特徴とする。
【００２８】
【発明の実施の形態】
＜実施の形態１＞
図１は、本実施の形態に係る半導体装置におけるＭＯＳトランジスタのチャネル長方向の断面写真を示す図であり、図２はそれを模式的に表した図である。なお、図２において、図２９に示したものと同一の機能を有する要素には同一符号を付してあるので、ここでの詳細な説明は省略する。
【００２９】
図２に示すように、ゲート電極４上部に形成されたシリサイド層４ｂは、チャネル長方向の断面において上部の幅が底部の幅よりも広い形状を有している。それに対し、ポリシリコン層４ａは、従来構造と同様に、チャネル長方向の断面において上部の幅が低部の幅とほぼ等しい形状を有している。
【００３０】
つまり、ゲート長を短縮するためにポリシリコン層４ａの幅を小さくした場合でも、シリサイド層４ｂの幅は当該ゲート長よりも大きく保持され、メタルシリサイドの凝集は抑えられる。つまり、ＭＯＳトランジスタにおけるゲート長の短縮化を図ると共にゲート電極の低抵抗化が可能である。よって、半導体装置における動作の高速化および動作信頼性の向上に寄与できる。
【００３１】
図３〜図１０は、本実施の形態に係る半導体装置の製造工程示す図である。以下、これらの図に基づき、本実施の形態に係る半導体装置の製造工程を説明する。
【００３２】
ここで、本発明者は、ポリシリコンに大量のイオンを注入した後に熱処理を加えた場合、当該熱処理によりシリコンが再結晶化する際、その体積が膨張することを見出した。またその膨張の特徴として、ポリシリコンのイオン照射を受けた表面近傍が特に大きく膨張すること、さらに、ポリシリコンに注入されるイオンの総ドーズ量が６×１０１５以上である場合にその膨張が顕著に現れることを見出した。
【００３３】
まず、シリコン基板１０上に、素子分離膜１１、ｐウェル１２、ｎウェル２２を形成する。その後それらの上に、ゲート絶縁膜材料であるシリコン酸化膜３１を例えば膜厚０．５〜１０ｎｍ程度で形成する。次いでシリコン酸化膜３１上に、ゲート電極材料であるポリシリコン膜３２を例えば膜厚５０〜３００ｎｍ程度で形成する（図３）。
【００３４】
次に、フォトリソグラフィー技術を用いてポリシリコン膜３２をパターンニングすることで、ｐウェル１２上にゲート電極１４を、ｎウェル２２上にゲート電極２４をそれぞれ形成する（図４）。
【００３５】
その後、フォトリソグラフィー技術を用いてｐＭＯＳトランジスタを形成する領域を開口したレジストマスク３３を形成する。そして、当該レジストマスク３３およびゲート電極２４をマスクとしてｐ型ドーパントであるＢイオン又はＢＦ２イオンを注入する。このときの注入条件は、注入エネルギー０．２〜１２ｋｅＶ、ドーズ量１×１０１４〜１×１０１５／ｃｍ２とする。それにより、ｎウェル２２内の比較的浅い位置にｐ型ソースドレインエクステンション層２６ａが形成される（図５）。このとき、当該イオン注入においてゲート電極２４はマスクとなっているので、ゲート電極２４の上面にもイオンが１×１０１４〜１×１０１５／ｃｍ２のだけ注入されることとなる。
【００３６】
続いて、フォトリソグラフィー技術を用いてｎＭＯＳトランジスタを形成する領域を開口したレジストマスク３４を形成する。そして、当該レジストマスク３４並びにゲート電極１４をマスクとしてｎ型ドーパントであるＡｓイオンを注入する。このときの注入条件は、注入エネルギー０．５〜１５ｋｅＶ、ドーズ量１×１０１４〜２×１０１５／ｃｍ２とする。それにより、ｐウェル１２内の比較的浅い位置にｎ型ソースドレインエクステンション層１６ａが形成される（図６）。このとき、当該イオン注入においてゲート電極１４はマスクとなっているので、ゲート電極１４の上面にもイオンが１×１０１４〜２×１０１５／ｃｍ２のだけ注入されることとなる。
【００３７】
さらに、ゲート電極１４，２４それぞれの側面にサイドウォール１５，２５を形成すると共に、シリコン酸化膜３１をエッチングしてゲート電極１４，２４それぞれの下にゲート絶縁膜１３，２３を形成する（図７）。
【００３８】
そして再度、ｐＭＯＳトランジスタを形成する領域を開口したレジストマスク３５を形成する。そして、当該レジストマスク３５、ゲート電極２４並びにサイドウォール２５をマスクとしてｐ型ドーパントであるＢイオン又はＢＦ２イオンを注入する。このときの注入条件は、Ｂイオンの場合は注入エネルギー２〜５ｋｅＶ、ドーズ量６×１０１５／ｃｍ２以上の条件とし、ＢＦ２イオンの場合は注入エネルギー１５〜３０ｋｅＶ、ドーズ量６×１０１５／ｃｍ２以上とする。それにより、ｎウェル２２内の比較的深い位置にｐ型ソースドレイン拡散層２６ｂが形成される（図８）。このとき、当該イオン注入においてゲート電極２４はマスクとなっているので、ゲート電極２４の上面にも、イオンが６×１０１５／ｃｍ２以上注入されることとなる。
【００３９】
次いで、ｎＭＯＳトランジスタを形成する領域を開口したレジストマスク３６を形成する。そして、当該レジストマスク３６、ゲート電極１４並びにサイドウォール１５をマスクとしてｎ型ドーパントであるＰ（燐）イオンを注入する。このときの注入条件は、注入エネルギー２〜１０ｋｅＶ、ドーズ量６×１０１５／ｃｍ２以上の条件で注入する。それにより、ｐウェル１２内の比較的深い位置にｎ型ソースドレイン拡散層１６ｂが形成される（図９）。このとき、当該イオン注入においてゲート電極１４はマスクとなっているので、ゲート電極１４の上面にも、イオンが６×１０１５／ｃｍ２以上注入されることとなる。
【００４０】
そして、１０００℃程度の熱処理を行うことによって、イオン照射による損傷を修復すると共にドーパントの活性化を行う。ここで、上記したソースドレイン領域１６，２６を形成するためのイオン注入工程（即ち、ｐ型ソースドレインエクステンション層２６ａ形成のためのイオン注入工程、ｐ型ソースドレイン拡散層２６ｂ形成のためのイオン注入工程、ｎ型ソースドレインエクステンション層１６ａ形成のためのイオン注入工程およびｎ型ソースドレイン拡散層１６ｂ形成のためのイオン注入工程）を通して、ポリシリコンのゲート電極１４，２４のそれぞれには総ドーズ量６×１０１５／ｃｍ２以上のイオンが注入されている。よって、当該熱処理により、ゲート電極１４，２４のイオン照射を受けた表面（即ち上面）近傍が膨張する。
【００４１】
次に、Ｃｏ等の金属膜をスパッタリング法により全面に形成し、３５０〜５５０℃の比較的低温の熱処理を加えることで、シリコン上（即ち、ゲート電極１４，２４上およびソースドレイン領域１６，２６上）に形成された金属膜とシリコンを反応させる。そして、絶縁膜上に未反応で残った金属膜を選択的に除去する。続いて、さらに高温の熱処理を加えることで、ゲート電極１４，２４上およびソースドレイン領域１６，２６上のそれぞれにシリサイド層が形成される。即ち、ゲート電極１４はポリシリコン層１４ａとシリサイド層１４ｂとの二層構造となり、ゲート電極２４はポリシリコン層２４ａとシリサイド層２４ｂとの二層構造となる。また、ｎ型ソースドレイン領域１６上にシリサイド層１６ｃが形成され、ｐ型ソースドレイン領域２６上にシリサイド層２６ｃが形成される（図１０）。
【００４２】
このとき、ゲート電極１４，２４の上面近傍は膨張しているため、その上に形成されるシリサイド（シリサイド層１４ｂ，２４ｂ）が凝集してしまうことは抑えられる。また、ゲート電極１４，２４の低部近傍（即ち、ポリシリコン層１４ａ，１４ｂ）は膨張していないため、ＭＯＳトランジスタのチャネル長の短縮の妨げとはならない。
【００４３】
その結果、ゲート電極１４，２４において、膨張した上面近傍にシリサイド層１４ｂ，１４Ｂが形成される。つまり、ゲート電極１４，２４は、図１および図２に示したゲート電極４の構造となる。即ち、ポリシリコン層１４ａ，２４ａはチャネル長方向の断面において上部の幅が低部の幅とほぼ等しい形状となり、シリサイド層１４ｂ，２４ｂは上部の幅が底部の幅よりも広い形状となる。従って、ＭＯＳトランジスタにおけるゲート長の短縮化を図ると共にゲート電極の低抵抗化が可能であり、半導体装置における動作の高速化および動作信頼性の向上に寄与できる。また、上記したノッチ型ゲートやＴ字型ゲートのように難度の高い技術を用いることなく形成することが可能である。
【００４４】
＜実施の形態２＞
本発明者はさらに、ポリシリコンに大量のイオンを注入して熱処理を加えた場合に発生する当該ポリシリコンの膨張の特徴として、注入するイオン種の質量数が大きい程、当該イオンの原子半径外大きいために膨張が促進されることを見出した。
【００４５】
そこで、本実施の形態においては、ゲート電極を形成するポリシリコンに、質量数が比較的大きいイオン種によるイオン注入を行う。即ち、実施の形態１で示した製造工程において、ソースドレイン領域１６，２６を形成するためのイオン注入に使用するイオンとして質量数の大きいものを用いる。つまり、ｐ型ソースドレイン拡散層２６ｂ形成のためのイオン注入工程（図５）、ｐ型ソースドレインエクステンション層２６ａ形成のためのイオン注入工程（図６）、ｎ型ソースドレイン拡散層１６ｂ形成のためのイオン注入工程（図８）、ｎ型ソースドレインエクステンション層１６ａ形成のためのイオン注入工程（図９）に、質量数の大きいドーパントを注入する。
【００４６】
例えば、ｎ型ソースドレイン拡散層１６ｂ形成のためのイオン注入工程において、ゲート電極２４並びにサイドウォール２５をマスクとして、比較的質量数の大きいｐ型ドーパントであるＢＦ３イオンやＩｎイオンを注入する。このときの注入条件は、ＢＦ３イオンの場合は注入エネルギー２５〜６０ｋｅＶ、ドーズ量６×１０１５／ｃｍ２以上の条件とし、Ｉｎイオンの場合は注入エネルギー３０〜１００ｋｅＶ、ドーズ量６×１０１５／ｃｍ２以上とする。
【００４７】
また、ｎ型ソースドレインエクステンション層１６ａ形成のためのイオン注入工程において、ゲート電極１４並びにサイドウォール１５をマスクとして、比較的質量数の大きいｎ型ドーパントであるＡｓイオンやＳｂイオンを注入する。このときの注入条件は、Ａｓイオンの場合は注入エネルギー２０〜６０ｋｅＶ、ドーズ量６×１０１５／ｃｍ２以上の条件とし、Ｓｂイオンの場合は注入エネルギー３０〜１００ｋｅＶ、ドーズ量６×１０１５／ｃｍ２以上とする。
【００４８】
これらのイオン注入においてゲート電極１４，２４はマスクとなっているので、ゲート電極１４，２４には、比較的質量数の大きいイオンが６×１０１５／ｃｍ２以上注入されることとなる。よって、続いて行われる熱処理におけるゲート電極１４，２４上部の膨張は、実施の形態１よりも大きくなる。
【００４９】
その結果、ゲート電極１４，２４の上部に形成されるシリサイドの凝集はさらに抑えられる。また、ゲート電極１４，２４の低部近傍（即ち、ポリシリコン層１４ａ，１４ｂ）は膨張しないため、ＭＯＳトランジスタのチャネル長の短縮の妨げとはならない。従って、ＭＯＳトランジスタにおけるゲート長の短縮化を図ると共にゲート電極の低抵抗化が可能であり、半導体装置における動作の高速化および動作信頼性の向上に寄与できる。
【００５０】
なお、ゲート電極を形成するポリシリコンに注入されるイオン種の質量数が大きいほど、ゲート電極上部の膨張が促進されるので、シリサイドの凝集を抑制する効果は大きくなる。具体的には、質量数７０以上程度のイオン種であればより効果的であることが、本発明者によって確認された。
【００５１】
＜実施の形態３＞
実施の形態１および実施の形態２では、ゲート電極を形成するポリシリコンにドーズ量６×１０１５／ｃｍ２以上のイオンを注入するために、ソースドレイン領域１６，２６を形成するためのイオン注入工程（即ち、ソースドレインエクステンション層１６ａ，２６ａ並びにソースドレイン拡散層１６ｂ，２６ｂの形成のためのイオン注入工程）を利用した。しかし、ゲート電極にドーズ量６×１０１５／ｃｍ２以上のイオンを注入するために、ソースドレイン領域１６，２６を形成するためのイオン注入工程とは別のイオン注入を行ってもよい。
【００５２】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、実施の形態１と同様の工程で、シリコン基板１０上に、素子分離膜１１、ｐウェル１２、ｎウェル２２、ゲート絶縁膜１３，２３、ゲート電極１４，２４、ｐ型ソースドレインエクステンション層２６ａ、ｎ型ソースドレインエクステンション層１６ａ、サイドウォール１５，２５を形成する（図３〜図７）。
【００５３】
その後、図１１に示すように、電気的に不活性なイオンである例えばＳｉイオン、Ｇｅイオン、Ａｒイオン、Ｋｒイオン、Ｘｅイオンを全面に１×１０１５／ｃｍ２以上注入する。それにより、ゲート電極１４，２４には、イオンが１×１０１５／ｃｍ２以上注入されることとなる。このとき、図１１からも分かるように、ＭＯＳトランジスタのソースドレイン領域にもイオンが注入される。しかし、本工程で注入されるイオンは電気的に不活性であるので、ドーパントとして働くことはない。よって、ＭＯＳトランジスタの短チャネル特性に与える影響は抑えられている。
【００５４】
そして、実施の形態１と同様に、ｐＭＯＳトランジスタを形成する領域にｐ型ドーパントであるＢイオンを注入する。このときの注入条件は、２〜５ｋｅＶ、ドーズ量１×１０１５／ｃｍ２以上の条件とする。それにより、ｎウェル２２内の比較的深い位置にｐ型ソースドレイン拡散層２６ｂが形成される（図８）。但し、このイオン注入におけるドーズ量は、当該ドーズ量と、上記のｐ型ソースドレインエクステンション層２６ａを形成するためのイオン注入工程におけるドーズ量と、電気的に不活性なイオンの注入工程におけるドーズ量との和が、６×１０１５／ｃｍ２以上になるように決定するものとする。即ち、ゲート電極２４に注入されるイオンの総ドーズ量が６×１０１５／ｃｍ２以上になるように決定する。
【００５５】
次いで、ｎＭＯＳトランジスタを形成する領域にｎ型ドーパントであるＡｓイオンを注入する。このときの注入条件は、注入エネルギー２０〜６０ｋｅＶ、ドーズ量１×１０１５／ｃｍ２以上の条件とする。それにより、ｐウェル２２内の比較的深い位置にｎ型ソースドレイン拡散層１６ｂが形成される（図９）。但し、このイオン注入におけるドーズ量は、当該ドーズ量と、上記のｎ型ソースドレインエクステンション層２６ａを形成するためのイオン注入工程におけるドーズ量と、電気的に不活性なイオンの注入工程におけるドーズ量との和が、６×１０１５／ｃｍ２以上になるように決定するものとする。即ち、ゲート電極１４に注入されるイオンの総ドーズ量が６×１０１５／ｃｍ２以上になるように決定する。
【００５６】
そして、１０００℃程度の熱処理を行うことによって、イオン照射による損傷を修復すると共にドーパントの活性化を行う。ここで、ポリシリコンのゲート電極１４，２４のそれぞれには総ドーズ量６×１０１５／ｃｍ２以上のイオンが注入されている。よって、当該熱処理により、ゲート電極１４，２４のイオン照射を受けた表面（即ち上面）近傍が膨張する。
【００５７】
次に、ゲート電極１４，２４上およびソースドレイン領域１６，２６上のそれぞれにシリサイド層を形成する。その結果、ゲート電極１４はポリシリコン層１４ａとシリサイド層１４ｂとの二層構造となり、ゲート電極２４はポリシリコン層２４ａとシリサイド層２４ｂとの二層構造となる。また、ｎ型ソースドレイン領域１６上にシリサイド層１６ｃが、ｐ型ソースドレイン領域２６上にシリサイド層２６ｃがそれぞれ形成される（図１０）。
【００５８】
このとき、ゲート電極１４，２４の上面近傍は膨張しているため、その上に形成されるシリサイド（シリサイド層１４ｂ，２４ｂ）が凝集してしまうことは抑えられる。また、ゲート電極１４，２４の低部近傍（即ち、ポリシリコン層１４ａ，１４ｂ）は膨張していないため、ＭＯＳトランジスタのチャネル長の短縮の妨げとはならない。
【００５９】
その結果、本実施の形態においても、ゲート電極１４，２４は、図１および図２に示したゲート電極４の構造となる。従って、ＭＯＳトランジスタにおけるゲート長の短縮化を図ると共にゲート電極の低抵抗化が可能であり、半導体装置における動作の高速化および動作信頼性の向上に寄与できる。また、ゲート電極を形成するポリシリコンに注入される電気的に不活性なイオンの質量数が大きい程（質量数７０以上程度）、シリサイドの凝集を抑制する効果は大きくなることは言うまでもない。
【００６０】
＜実施の形態４＞
実施の形態３では、ゲート絶縁膜１３，２３、ゲート電極１４，２４、サイドウォール１５，２５の形成後（即ちポリシリコン膜３２のパターンニング後）に電気的に不活性なイオンの注入を行った。そのため、当該イオンはＭＯＳトランジスタのソースドレイン領域にも注入される。上記したように、電気的に不活性なイオンはドーパントとして働くことはないので、ＭＯＳトランジスタの短チャネル特性に与える影響は抑えられる。
【００６１】
しかし、そのイオン注入により、ソースドレイン領域に結晶欠陥が発生しやすくなり、それに起因してリーク電流が増加してしまう恐れがある。そこで、本実施の形態においては、ゲート電極に注入する電気的に不活性なイオンが、不要にソースドレイン領域に注入されない手法を示す。
【００６２】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、実施の形態１と同様に、シリコン基板１０上に、素子分離膜１１、ｐウェル１２、ｎウェル２２を形成し、それらの上に、シリコン酸化膜３１およびポリシリコン膜３２を形成する（図３）。
【００６３】
その直後（即ち、ポリシリコン膜３２がパターンニング前）、図１２に示すように、電気的に不活性なイオンである例えばＳｉイオン、Ｇｅイオン、Ａｒイオン、Ｋｒイオン、Ｘｅイオンを、パターンニングされる前のポリシリコン膜３２全面に１×１０１５／ｃｍ２以上注入する。本工程においては、シリコン酸化膜３１およびポリシリコン膜３２が全面に形成されているために、ＭＯＳトランジスタのソースドレイン領域はイオンが注入されない。よって、ソースドレイン領域における結晶欠陥の発生を抑えることができる。
【００６４】
以降、実施の形態１と同様の工程で、ポリシリコン膜３２をパターンニングすることで、ｐウェル１２上にゲート電極１４を、ｎウェル２２上にゲート電極２４をそれぞれ形成する（図４）。そして、ｐ型ソースドレインエクステンション層２６ａ、ｎ型ソースドレインエクステンション層１６ａ、サイドウォール１５，２５、ゲート絶縁膜１３，２３、ｐ型ソースドレインエクステンション層２６ａ、ｐ型ソースドレイン拡散層２６ｂを形成する（図５〜図９）。
【００６５】
但し、ｎ型ソースドレインエクステンション層１６ａ、ｎ型ソースドレイン拡散層１６ｂ、ｐ型ソースドレインエクステンション層２６ａ、ｐ型ソースドレイン拡散層２６ｂを形成するためのイオン注入工程における各ドーズ量は、上記の電気的に不活性なイオン注入工程におけるドーズ量と合わせて、ゲート電極１４，２４に注入されるイオンの総ドーズ量がそれぞれ６×１０１５／ｃｍ２以上になるように決定する。
【００６６】
そして、１０００℃程度の熱処理を行うことによって、イオン照射による損傷を修復すると共にドーパントの活性化を行う。ここで、ポリシリコンのゲート電極１４，２４のそれぞれには総ドーズ量６×１０１５／ｃｍ２以上のイオンが注入されている。よって、当該熱処理により、ゲート電極１４，２４のイオン照射を受けた表面（即ち上面）近傍が膨張する。
【００６７】
次いで、ゲート電極１４，２４上およびソースドレイン領域１６，２６上をシリサイド化することで、シリサイド層１４ｂ，２４ｂ，シリサイド層１６ｃ，シリサイド層２６ｃをそれぞれ形成される（図１０）。
【００６８】
このとき、ゲート電極１４，２４の上面近傍は膨張しているため、その上に形成されるシリサイド（シリサイド層１４ｂ，２４ｂ）が凝集してしまうことは抑えられる。また、ゲート電極１４，２４の低部近傍（即ち、ポリシリコン層１４ａ，１４ｂ）は膨張していないため、ＭＯＳトランジスタのチャネル長の短縮の妨げとはならない。
【００６９】
その結果、本実施の形態においても、ゲート電極１４，２４は、図１および図２に示したゲート電極４の構造となる。従って、ＭＯＳトランジスタにおけるゲート長の短縮化を図ると共にゲート電極の低抵抗化が可能であり、半導体装置における動作の高速化および動作信頼性の向上に寄与できる。
【００７０】
＜実施の形態５＞
本実施の形態では、実施の形態３でゲート電極に注入する電気的に不活性なイオンである例えばＳｉイオン、Ｇｅイオン、Ａｒイオン、Ｋｒイオン、Ｘｅイオン等に代えて、金属をイオン種とするイオン（金属イオン）を注入する。
【００７１】
即ち、まず実施の形態１と同様の工程で、シリコン基板１０上に、素子分離膜１１、ｐウェル１２、ｎウェル２２、ゲート絶縁膜１３，２３、ゲート電極１４，２４、ｐ型ソースドレインエクステンション層２６ａ、ｎ型ソースドレインエクステンション層１６ａ、サイドウォール１５，２５を形成する（図３〜図７）。
【００７２】
そしてその後、図１３に示すように、金属をイオン種とする例えばＴｉイオン，Ｃｏイオン，Ｎｉイオン，Ｍｏイオン，Ｒｕイオン，Ｗイオン，Ｐｔイオン等を全面に３×１０１５／ｃｍ２以上注入する。
【００７３】
それ以降の工程は、実施の形態１で図８に示した工程以降と同様であるので、ここでの説明は省略する。但し、ｎ型ソースドレインエクステンション層１６ａ、ｎ型ソースドレイン拡散層１６ｂ、ｐ型ソースドレインエクステンション層２６ａ、ｐ型ソースドレイン拡散層２６ｂを形成するためのイオン注入工程における各ドーズ量は、上記の金属イオン注入工程におけるドーズ量と合わせて、ゲート電極１４，２４に注入されるイオンの総ドーズ量がそれぞれ６×１０１５／ｃｍ２以上になるように決定する。
【００７４】
その結果、本実施の形態においても、ゲート電極１４，２４は、図１および図２に示したゲート電極４の構造となる。従って、ＭＯＳトランジスタにおけるゲート長の短縮化を図ると共にゲート電極の低抵抗化が可能であり、半導体装置における動作の高速化および動作信頼性の向上に寄与できる。
【００７５】
また、金属イオンは比較的質量数が大きいため、ゲート電極上部の膨張は促進されるのでシリサイドの凝集を抑制する効果は大きい。さらに、注入された金属原子がシリコンと化合物を形成することで、ソースドレイン領域およびゲート電極の低抵抗化に寄与できる。
【００７６】
＜実施の形態６＞
実施の形態５では、ゲート絶縁膜１３，２３、ゲート電極１４，２４の形成後（即ちポリシリコン膜３２のパターンニング後）に金属イオンの注入を行った。そのため、当該イオンはＭＯＳトランジスタのソースドレイン領域にも注入される。上記したように、注入された金属原子がシリコンと化合物を形成することで、ソースドレイン領域およびゲート電極の低抵抗化に寄与できる。しかし、そのイオン注入により、ソースドレイン領域に結晶欠陥が発生しやすくなり、それに起因してリーク電流が増加してしまう恐れがある。
【００７７】
そこで、本実施の形態においては、ゲート電極に注入する金属イオンが、不要にソースドレイン領域に注入されない手法を示す。即ち、実施の形態５でゲート電極に注入する電気的に不活性なイオンである例えばＳｉイオン、Ｇｅイオン、Ａｒイオン、Ｋｒイオン、Ｘｅイオン等に代えて、金属をイオン種とするイオンを注入する。
【００７８】
まず、実施の形態１と同様に、シリコン基板１０上に、素子分離膜１１、ｐウェル１２、ｎウェル２２を形成し、それらの上に、シリコン酸化膜３１およびポリシリコン膜３２を形成する（図３）。
【００７９】
そして、その直後（即ち、ポリシリコン膜３２がパターンニングされる前）、金属をイオン種とする例えばＴｉイオン，Ｃｏイオン，Ｎｉイオン，Ｍｏイオン，Ｒｕイオン，Ｗイオン，Ｐｔイオン等を、図１４に示すようにパターンニングされる前のポリシリコン膜３２全面に３×１０１５／ｃｍ２以上注入する。本工程においては、シリコン酸化膜３１およびポリシリコン膜３２が全面に形成されているために、ＭＯＳトランジスタのソースドレイン領域はイオンが注入されない。よって、ソースドレイン領域における結晶欠陥の発生を抑えることができる。
【００８０】
それ以降の工程は、実施の形態１で図４に示した工程以降と同様であるので、ここでの説明は省略する。但し、ｎ型ソースドレインエクステンション層１６ａ、ｎ型ソースドレイン拡散層１６ｂ、ｐ型ソースドレインエクステンション層２６ａ、ｐ型ソースドレイン拡散層２６ｂを形成するためのイオン注入工程における各ドーズ量は、上記の金属イオン注入工程におけるドーズ量と合わせて、ゲート電極１４，２４に注入されるイオンの総ドーズ量がそれぞれ６×１０１５／ｃｍ２以上になるように決定する。
【００８１】
その結果、本実施の形態においても、ゲート電極１４，２４は、図１および図２に示したゲート電極４の構造となる。従って、ＭＯＳトランジスタにおけるゲート長の短縮化を図ると共にゲート電極の低抵抗化が可能であり、半導体装置における動作の高速化および動作信頼性の向上に寄与できる。
【００８２】
また、金属イオンは比較的質量数が大きいため、ゲート電極上部の膨張は促進されるのでシリサイドの凝集を抑制する効果は大きい。さらに、注入された金属原子がシリコンと化合物を形成することで、ゲート電極の低抵抗化に寄与できる。
【００８３】
＜実施の形態７＞
実施の形態５では、金属イオンをゲート絶縁膜１３，２３、ゲート電極１４，２４、サイドウォール１５，２５の形成後に行った。図１３からも分かるように、当該金属イオンはサイドウォール１５，２５にも注入される。その場合、サイドウォール１５，２５に注入された金属原子とシリコンと化合物を形成され、サイドウォール１５，２５の表面がシリサイド化する恐れがある。そうなると、ソースドレイン領域１６，２６とゲート電極１４，２４との間が短絡してしまう。
【００８４】
本実施の形態では、実施の形態５においてゲート電極１４，２４に金属イオンが注入された後に、サイドウォール１５，２５の表面をエッチングする。
【００８５】
即ち、まず実施の形態１と同様の工程で、シリコン基板１０上に、素子分離膜１１、ｐウェル１２、ｎウェル２２、ゲート絶縁膜１３，２３、ゲート電極１４，２４、ｐ型ソースドレインエクステンション層２６ａ、ｎ型ソースドレインエクステンション層１６ａ、サイドウォール１５，２５を形成する（図３〜図７）。
【００８６】
次に、実施の形態５と同様に、金属をイオン種とする例えばＴｉイオン，Ｃｏイオン，Ｎｉイオン，Ｍｏイオン，Ｒｕイオン，Ｗイオン，Ｐｔイオン等を、図１３に示すようにパターンニングされる前のポリシリコン膜３２の全面に３×１０１５／ｃｍ２以上注入する。続いて、図１５に示すようにサイドウォール１５，２５の表面をエッチングする。このエッチングは、サイドウォール１５，２５がシリコン窒化膜である場合はリン酸処理、シリコン酸化膜の場合はフッ酸処理によって行う。
【００８７】
それ以降の工程は、実施の形態１で図８に示した工程以降と同様であるので、ここでの説明は省略する。なお、ここでもｎ型ソースドレインエクステンション層１６ａ、ｎ型ソースドレイン拡散層１６ｂ、ｐ型ソースドレインエクステンション層２６ａ、ｐ型ソースドレイン拡散層２６ｂを形成するためのイオン注入工程における各ドーズ量は、上記の金属イオン注入工程におけるドーズ量と合わせて、ゲート電極１４，２４に注入されるイオンの総ドーズ量がそれぞれ６×１０１５／ｃｍ２以上になるように決定する。
【００８８】
その結果、本実施の形態においても、ゲート電極１４，２４の上部が膨張するので、ゲート電極１４，２４の上部に形成されるシリサイド層１４ｂ，２４ｂは、チャネル長方向の断面において上部の幅が底部の幅よりも広い形状になる。それに対し、ポリシリコン層１４ａ，２４ａは、従来構造と同様に、チャネル長方向の断面において上部の幅が低部の幅とほぼ等しい形状となる。但し、ゲート電極側面に形成されたサイドウォールの表面はエッチングされるため、ＭＯＳトランジスタのチャネル長方向の断面は、図１６に示すように図２よりもサイドウォールがひと回り小さい形状となる。なお、図１６において、図２と同様の要素には同一符号を付してある。
【００８９】
従って、ゲート電極４が細線化された場合においても、シリサイド層４ｂにおけるシリサイドの凝集は抑えられる。よって、ＭＯＳトランジスタにおけるゲート長の短縮化を図ると共にゲート電極の低抵抗化が可能である。
【００９０】
また、金属イオンは比較的質量数が大きいため、ゲート電極上部の膨張は促進されるのでシリサイドの凝集を抑制する効果は大きい。さらに、注入された金属原子がシリコンと化合物を形成することで、ソースドレイン領域およびゲート電極の低抵抗化に寄与できる。それに加え、金属イオンの注入後にサイドウォールの表面をエッチングするので、サイドウォール表面のシリサイド化によるソースドレイン領域とゲート電極との短絡を防止することができる。
【００９１】
＜実施の形態８＞
図１７〜図２５は、実施の形態８に係る半導体装置の製造工程示す図である。以下、これらの図に基づき、本実施の形態に係る半導体装置の製造工程を説明する。
【００９２】
まず、実施の形態１と同様の工程で、シリコン基板１０上に、素子分離膜１１、ｐウェル１２、ｎウェル２２、ゲート絶縁膜材料であるシリコン酸化膜３１、ゲート電極１４，２４を形成する（図１７）。
【００９３】
そして、ゲート電極１４，２４それぞれの側面に第１のサイドウォール４１，５１を形成すると共に、シリコン酸化膜３１をエッチングしてゲート電極１４，２４それぞれの下にゲート絶縁膜１３，２３を形成する。次いで、金属をイオン種とする例えばＴｉイオン，Ｃｏイオン，Ｎｉイオン，Ｍｏイオン，Ｒｕイオン，Ｗイオン，Ｐｔイオン等を全面に３×１０１５／ｃｍ２以上注入する（図１８）。
【００９４】
その後、ｐＭＯＳトランジスタを形成する領域を開口したレジストマスク６１を形成する。そして、当該レジストマスク６１、ゲート電極２４並びに第１のサイドウォール５１をマスクとしてｐ型ドーパントであるＢイオンを、注入エネルギー２〜５ｋｅＶ、ドーズ量３×１０１５／ｃｍ２以上の条件で注入する。それにより、ｎウェル２２内の比較的深い位置にｐ型ソースドレイン拡散層２６ｂが形成される（図１９）。
【００９５】
次いで、ｎＭＯＳトランジスタを形成する領域を開口したレジストマスク６２を形成する。そして、当該レジストマスク６２、ゲート電極１４並びに第１のサイドウォール６１をマスクとしてｎ型ドーパントであるＡｓイオンを注入エネルギー２０〜６０ｋｅＶ、ドーズ量３×１０１５／ｃｍ２以上の条件で注入する。それにより、ｐウェル１２内の比較的深い位置にｎ型ソースドレイン拡散層１６ｂが形成される（図２０）。
【００９６】
そして、１０００℃程度の熱処理を行うことによって、イオン照射による損傷を修復すると共にドーパントの活性化を行う。ここで、上記のイオン注入工程（即ち、金属イオン注入工程、ｎ型ソースドレイン拡散層１６ｂ及びｐ型ソースドレイン拡散層２６ｂ形成のためのイオン注入工程）において、ポリシリコンのゲート電極１４，２４のそれぞれには総ドーズ量６×１０１５／ｃｍ２以上のイオンが注入されている。よって、当該熱処理により、ゲート電極１４，２４のイオン照射を受けた表面（即ち上面）近傍が膨張する。
【００９７】
続いて、図２１に示すように第１のサイドウォール５１，６１をエッチングにより除去する。このエッチングは、サイドウォール１５，２５がシリコン窒化膜である場合はリン酸処理、シリコン酸化膜の場合はフッ酸処理によって行う。
【００９８】
その後、ｐＭＯＳトランジスタを形成する領域を開口したレジストマスク６３を形成する。そして、当該レジストマスク６３およびゲート電極２４をマスクとしてｐ型ドーパントであるＢイオン又はＢＦ２イオンを注入する。このときの注入条件は、注入エネルギー０．２〜１２ｋｅＶ、ドーズ量１×１０１４〜１×１０１５／ｃｍ２とする。それにより、ｎウェル２２内の比較的浅い位置にｐ型ソースドレインエクステンション層２６ａが形成される（図２２）。
【００９９】
さらに、ｎＭＯＳトランジスタを形成する領域を開口したレジストマスク６４を形成する。そして、当該レジストマスク６４並びにゲート電極１４をマスクとしてｎ型ドーパントであるＡｓイオンを注入する。このときの注入条件は、注入エネルギー０．５〜１５ｋｅＶ、ドーズ量１×１０１４〜２×１０１５／ｃｍ２とする。それにより、ｐウェル１２内の比較的浅い位置にｎ型ソースドレインエクステンション層１６ａが形成される（図２３）。
【０１００】
そして、図２４に示すように、ゲート電極１４，２４それぞれの側面に第２のサイドウォール１５，２５を形成する。
【０１０１】
次に、ゲート電極１４，２４上およびソースドレイン領域１６，２６上のそれぞれにシリサイド層を形成する。その結果、ゲート電極１４はポリシリコン層１４ａとシリサイド層１４ｂとの二層構造となり、ゲート電極２４はポリシリコン層２４ａとシリサイド層２４ｂとの二層構造となる。また、ｎ型ソースドレイン領域１６上にシリサイド層１６ｃが形成され、ｐ型ソースドレイン領域２６上にシリサイド層２６ｃが形成される（図２５）。
【０１０２】
このとき、ゲート電極１４，２４の上面近傍は膨張しているため、その上に形成されるシリサイド（シリサイド層１４ｂ，２４ｂ）が凝集してしまうことは抑えられる。また、ゲート電極１４，２４の低部近傍（即ち、ポリシリコン層１４ａ，１４ｂ）は膨張していないため、ＭＯＳトランジスタのチャネル長の短縮の妨げとはならない。
【０１０３】
その結果、本実施の形態においても、ゲート電極１４，２４は、図１および図２に示したゲート電極４の構造となる。従って、ＭＯＳトランジスタにおけるゲート長の短縮化を図ると共にゲート電極の低抵抗化が可能であり、半導体装置における動作の高速化および動作信頼性の向上に寄与できる。
【０１０４】
また、金属イオンは比較的質量数が大きいため、ゲート電極上部の膨張は促進されるのでシリサイドの凝集を抑制する効果は大きい。さらに、注入された金属原子がシリコンと化合物を形成することで、ソースドレイン領域およびゲート電極の低抵抗化に寄与できる。それに加え、金属イオンが注入された第１のサイドウォールは除去されているので、サイドウォール表面のシリサイド化によるソースドレイン領域とゲート電極との短絡を防止することができる。
【０１０５】
さらに、ｎ型ソースドレインエクステンション層１６ａ、ｐ型ソースドレインエクステンション層２６ａを形成するためのイオン注入は、イオン照射による損傷を修復並びにドーパントの活性化のための、最も高温となる熱処理の後に行われる。よって、その熱処理がｎ型ソースドレインエクステンション層１６ａ並びにｐ型ソースドレインエクステンション層２６ａに加わらないため、より浅い接合が可能になり、ＭＯＳトランジスタの短チャネル特性の向上にも寄与できる。
【０１０６】
＜実施の形態９＞
従来の半導体装置の製造工程においては、ｎ型ドーパントとしては質量数の比較的大きいＰイオンが、ｐ型ドーパントとしては質量数の比較的小さいＢイオンが、それぞれ使用されるのが一般的である。上記したように、ポリシリコンに注入されるイオンの質量数が大きい程、本発明の効果は大きくなるので、ｎ型ドーパントとしてＰイオン、ｐ型ドーパントとしてＢイオンを使用する場合、特にｎチャネル型ＭＯＳトランジスタの方が本発明の効果は大きい。よってその場合、製造プロセスの簡単のために、本発明の適用をｎチャネル型ＭＯＳトランジスタのみに行ってもよい。
【０１０７】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、実施の形態１と同様に、シリコン基板１０上に、素子分離膜１１、ｐウェル１２、ｎウェル２２を形成し、それらの上に、シリコン酸化膜３１およびポリシリコン膜３２を形成する（図３）。
【０１０８】
次いで、図２６に示すように、ｎチャネル型ＭＯＳトランジスタが形成される領域を開口したレジストマスク６５を形成し、それをマスクとしてＰイオンを６×１０１５／ｃｍ２以上注入する。
【０１０９】
そして、レジストマスク６５を除去した後、ポリシリコン膜３２をパターンニングすることで、ｐウェル１２上にゲート電極１４を、ｎウェル２２上にゲート電極２４をそれぞれ形成する（図２７）。
【０１１０】
それ以降の工程は、実施の形態１で図４に示した工程以降と同様であるので、ここでの説明は省略する。その結果、ｎチャネル型ＭＯＳトランジスタのゲート電極１４は、図１および図２に示したゲート電極４の構造となる。従って、ＭＯＳトランジスタにおけるゲート長の短縮化を図ると共にゲート電極の低抵抗化が可能であり、半導体装置における動作の高速化および動作信頼性の向上に寄与できる。
【０１１１】
また、ｎ型ＭＯＳトランジスタのゲート電極のポリシリコンにＰイオンを高濃度に注入することで、当該ゲート電極の空乏化を抑制でき、電流駆動能力が向上する。
【０１１２】
【発明の効果】
請求項１に記載の半導体装置によれば、ポリシリコン層およびポリシリコン層上のシリサイド層から成るゲート電極を有するＭＯＳトランジスタを備え、ポリシリコン層は、ＭＯＳトランジスタのチャネル長方向の断面において上部の幅が低部の幅とほぼ等しい形状を有し、シリサイド層は、ＭＯＳトランジスタのチャネル長方向の断面において上部の幅が底部の幅よりも広い形状を有するので、ゲート長を短縮するためにポリシリコン層の幅を小さくした場合でも、シリサイド層の幅は当該ゲート長よりも大きく保たれ、シリサイドの凝集は抑えられる。つまり、ＭＯＳトランジスタにおけるゲート長の短縮化を図ると共にゲート電極の低抵抗化が可能である。よって、半導体装置における動作の高速化および動作信頼性の向上に寄与できる。
【０１１３】
請求項２に記載の半導体装置によれば、請求項１に記載の半導体装置において、ゲート電極は、ｎチャネル型ＭＯＳトランジスタのゲート電極であり、ゲート電極の上部には燐イオンが注入されており、燐イオンは比較的質量数が大きく且つ一般的なｎ型ドーパントであるので、シリサイド層の上部を効率的に大きく形成できると共に、半導体装置の製造プロセスの簡単化に寄与できる。
【０１１４】
請求項３に記載の半導体装置の製造方法によれば、工程（ｂ）において注入されるイオンの総ドーズ量は、６×１０１５／ｃｍ２以上であるので、工程（ｄ）における熱処理によってゲート電極上部は膨張する。よって、ゲート長を短縮するためにポリシリコン層の幅を小さくした場合でも、工程（ｅ）でゲート電極上部に形成されるシリサイドの凝集は抑えられる。つまり、ＭＯＳトランジスタにおけるゲート長の短縮化を図ると共にゲート電極の低抵抗化が可能である。よって、半導体装置における動作の高速化および動作信頼性の向上に寄与できる。また、難度の高い技術を用いることなく形成することが可能である。
【０１１５】
請求項４に記載の半導体装置の製造方法によれば、請求項３に記載の半導体装置の製造方法において、工程（ｂ）において注入されるイオンは、質量数が７０以上のイオンを含むので、工程（ｄ）における熱処理によってゲート電極上部の膨張が促進される。よって、シリサイドの凝集を抑える効果が向上する。
【０１１６】
請求項５に記載の半導体装置の製造方法によれば、請求項３に記載の半導体装置の製造方法において、工程（ｂ）において注入されるイオンは、電気的に不活性なイオンを含むので、工程（ｄ）における熱処理によってゲート電極上部の膨張が促進される。よって、シリサイドの凝集を抑える効果が向上する。
【０１１７】
請求項６に記載の半導体装置の製造方法によれば、請求項３に記載の半導体装置の製造方法において、工程（ｂ）において注入されるイオンは、イオン種が金属であるイオンを含むので、工程（ｄ）における熱処理によってゲート電極上部の膨張が促進される。よって、シリサイドの凝集を抑える効果が向上する。
【０１１８】
請求項７に記載の半導体装置の製造方法によれば、請求項３に記載の半導体装置の製造方法において、工程（ｂ）は、（ｆ）工程（ｃ）よりも後に行われ、ゲート電極をマスクとするイオン注入により半導体基板内にソースドレイン領域を形成する工程を含むので、ゲート電極上部を膨張させるためのイオン注入と、ソースドレイン領域を形成するためのイオン注入が同時に行われるので、本発明に係る半導体装置の製造工程の簡単化に寄与できる。
【０１１９】
請求項８に記載の半導体装置の製造方法によれば、請求項７に記載の半導体装置の製造方法において、工程（ｂ）は、（ｇ）工程（ｃ）よりも前に行われ、ポリシリコン全面にイオン注入を行う工程をさらに含むので、ポリシリコンに注入するイオンが必要以上にソースドレイン領域に注入されることが抑えられ、ソースドレイン領域における結晶欠陥の発生を抑制することができる。
【０１２０】
請求項９に記載の半導体装置の製造方法によれば、請求項７に記載の半導体装置の製造方法において、（ｈ）ゲート電極の側面にサイドウォールを形成する工程をさらに備え、工程（ｆ）は、（ｉ）工程（ｈ）よりも前に行われ、ゲート電極をマスクとするイオン注入を行う工程と、（ｊ）工程（ｈ）よりも後に行われ、ゲート電極並びにサイドウォールをマスクとするイオン注入を行う工程とから成るので、ゲート電極上部を膨張させるためのイオン注入と、ソースドレイン領域を形成するためのイオン注入が同時に行われるので、本発明に係る半導体装置の製造工程の簡単化に寄与できる。
【０１２１】
請求項１０に記載の半導体装置の製造方法によれば、請求項９に記載の半導体装置の製造方法において、工程（ｂ）は、（ｋ）工程（ｈ）よりも後に行われ、ゲート電極およびサイドウォールに、イオン種が金属であるイオンを注入する工程をさらに含み、（ｌ）工程（ｋ）よりも後に行われ、サイドウォールの表面をエッチングする工程をさらに備え、金属イオンは比較的質量数が大きいため、ゲート電極上部の膨張は促進されるのでシリサイドの凝集を抑制する効果は向上する。また、サイドウォール表面がシリサイド化し、ソースドレイン領域とゲート電極と短絡を防止することができる。
【０１２２】
請求項１１に記載の半導体装置の製造方法によれば、請求項７に記載の半導体装置の製造方法において、（ｍ）ゲート電極の側面に第１のサイドウォールを形成する工程と、（ｎ）第１のサイドウォールを除去する工程と、（ｏ）工程（ｎ）よりも後に行われ、ゲート電極の側面に第２のサイドウォールを形成する工程とをさらに備え、工程（ｂ）は、（ｐ）工程（ｍ）と（ｎ）との間に行われ、ゲート電極および第１のサイドウォールに、イオン種が金属であるイオンを注入する工程をさらに含み、金属イオンは比較的質量数が大きいため、ゲート電極上部の膨張は促進されるのでシリサイドの凝集を抑制する効果は向上する。また、サイドウォール表面がシリサイド化し、ソースドレイン領域とゲート電極との短絡を防止することができる。
【０１２３】
請求項１２に記載の半導体装置の製造方法によれば、請求項１１に記載の半導体装置の製造方法において、工程（ｆ）は、（ｑ）工程（ｍ）と（ｎ）との間に行われ、ゲート電極並びに第１のサイドウォールをマスクとするイオン注入を行う工程と、（ｒ）工程（ｎ）と（ｏ）との間に行われ、ゲート電極をマスクとするイオン注入を行う工程とから成り、工程（ｒ）は、工程（ｄ）よりも後に行われるので、工程（ｒ）で形成されるソースドレインエクステンション層に工程（ｄ）における熱処理が加わらないため、ソースドレインエクステンション層におけるより浅い接合が可能になり、ＭＯＳトランジスタの短チャネル特性の向上に寄与できる。
【０１２４】
請求項１３に記載の半導体装置の製造方法によれば、工程（ｂ）において注入されるイオンのドーズ量と、（ｄ）において注入されるイオンのドーズ量との和は、６×１０１５／ｃｍ２以上であるので、工程（ｆ）における熱処理によってｎチャネル型ＭＯＳトランジスタのゲート電極上部は膨張する。よって、ゲート長を短縮するためにポリシリコン層の幅を小さくした場合でも、工程（ｇ）でゲート電極上部に形成されるシリサイドの凝集は抑えられる。
【０１２５】
また、燐イオンは一般的なｎ型ドーパントであり、比較的質量数が大きいので、本発明に係る半導体装置の製造プロセスの簡単化に寄与できると共に、ゲート電極の上部を効率的に膨張させることができる。また、ｎ型ＭＯＳトランジスタのゲート電極のポリシリコンに燐イオンを高濃度に注入することで、当該ゲート電極の空乏化を抑制でき、電流駆動能力が向上する。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置におけるＭＯＳトランジスタのチャネル長方向の断面写真を示す図である。
【図２】実施の形態１に係る半導体装置におけるＭＯＳトランジスタのチャネル長方向の断面を示す模式図である。
【図３】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図４】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図５】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図６】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図７】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図８】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図９】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図１０】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図１１】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１２】実施の形態４に係る半導体装置の製造工程を説明するための図である。
【図１３】実施の形態５に係る半導体装置の製造工程を説明するための図である。
【図１４】実施の形態６に係る半導体装置の製造工程を説明するための図である。
【図１５】実施の形態７に係る半導体装置の製造工程を説明するための図である。
【図１６】実施の形態７に係る半導体装置の製造工程を説明するための図である。
【図１７】実施の形態８に係る半導体装置におけるＭＯＳトランジスタのチャネル長方向の断面を示す模式図である。
【図１８】実施の形態８に係る半導体装置の製造工程を説明するための図である。
【図１９】実施の形態８に係る半導体装置の製造工程を説明するための図である。
【図２０】実施の形態８に係る半導体装置の製造工程を説明するための図である。
【図２１】実施の形態８に係る半導体装置の製造工程を説明するための図である。
【図２２】実施の形態８に係る半導体装置の製造工程を説明するための図である。
【図２３】実施の形態８に係る半導体装置の製造工程を説明するための図である。
【図２４】実施の形態８に係る半導体装置の製造工程を説明するための図である。
【図２５】実施の形態８に係る半導体装置の製造工程を説明するための図である。
【図２６】実施の形態９に係る半導体装置の製造工程を説明するための図である。
【図２７】実施の形態９に係る半導体装置の製造工程を説明するための図である。
【図２８】従来の半導体装置におけるＭＯＳトランジスタのチャネル長方向の断面写真を示す図である。
【図２９】従来の半導体装置におけるＭＯＳトランジスタのチャネル長方向の断面を示す模式図である。
【符号の説明】
１，１０　シリコン基板、２，１２，２２　ウェル、３，１３，２３　ゲート絶縁膜、４，１４，２４　ゲート電極、４ａ，１４ａ，２４ａ　ポリシリコン層、４ｂ，６ｃ，１４ｂ，１６ｃ，２４ｂ，２６ｃ　シリサイド層、５，１５，２５　サイドウォール、６，１６，２６　ソースドレイン領域、６ａ，１６ａ，２６ａ　ソースドレインエクステンション層、６ｂ，１６ｂ，２６ｂ　ソースドレイン拡散層、４１，５１　第１のサイドウォール、４２，５２　第２のサイドウォール。
【図１】
2004096041.tif 000003
【図２】
2004096041.tif 000004
【図３】
2004096041.tif 000005
【図４】
2004096041.tif 000006
【図５】
2004096041.tif 000007
【図６】
2004096041.tif 000008
【図７】
2004096041.tif 000009
【図８】
2004096041.tif 000010
【図９】
2004096041.tif 000011
【図１０】
2004096041.tif 000012
【図１１】
2004096041.tif 000013
【図１２】
2004096041.tif 000014
【図１３】
2004096041.tif 000015
【図１４】
2004096041.tif 000016
【図１５】
2004096041.tif 000017
【図１６】
2004096041.tif 000018
【図１７】
2004096041.tif 000019
【図１８】
2004096041.tif 000020
【図１９】
2004096041.tif 000021
【図２０】
2004096041.tif 000022
【図２１】
2004096041.tif 000023
【図２２】
2004096041.tif 000024
【図２３】
2004096041.tif 000025
【図２４】
2004096041.tif 000026
【図２５】
2004096041.tif 000027
【図２６】
2004096041.tif 000028
【図２７】
2004096041.tif 000029
【図２８】
2004096041.tif 000030
【図２９】
2004096041.tif 000031