(57)【要約】【課題】製造時のプロセスパラメータ、特に、ＭＯＳトランジスタのしきい値電圧が変動したり、動作時に電源電圧が変動しても、所望のパルス幅のパルスを発生する。【解決手段】開示されるパルス発生回路は、抵抗３０及びコンデンサ３２からなる第１の遅延回路を有し、ワンショットパルスＰＯＳに応じて時定数Ｃ２Ｒ２に基づいて”Ｈ”レベルの電圧から”Ｌ”レベルの電圧に向かって変化する電圧ＶＡを出力する第１の電圧出力部と、抵抗３１及びコンデンサ３３からなる第２の遅延回路を有し、ワンショットパルスＰＯＳに応じて時定数Ｃ３Ｒ３に基づいて”Ｌ”レベルの電圧から”Ｈ”レベルの電圧に向かって変化する電圧ＶＢを出力する第２の電圧出力部と、ワンショットパルスＰＯＳの入力から電圧ＶＡと電圧ＶＢとの交差点までに対応したパルス幅のパルスを発生する差動回路３４とを備えている。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
第１の抵抗及び第１のコンデンサからなる第１の遅延回路を有し、ワンショットパルスに応じて第１の時定数に基づいて第１の電圧から第２の電圧に向かって変化する第１の出力電圧を出力する第１の電圧出力部と、
第２の抵抗及び第２のコンデンサからなる第２の遅延回路を有し、前記ワンショットパルスに応じて第２の時定数に基づいて前記第２の電圧から前記第１の電圧に向かって変化する第２の出力電圧を出力する第２の電圧出力部と、
前記ワンショットパルスの入力から前記第１の出力電圧と前記第２の出力電圧との交差点までに対応したパルス幅のパルスを発生する差動回路と
を備えてなることを特徴とするパルス発生回路。
【請求項２】
前記差動回路は、入力段が第１の導電型のＭＯＳトランジスタで構成され、カレントミラー回路が第２の導電型のＭＯＳトランジスタで構成されていることを特徴とする請求項１記載のパルス発生回路。
【請求項３】
前記第１の導電型のＭＯＳトランジスタは、しきい値電圧が等しく設定されていることを特徴とする請求項２記載のパルス発生回路。
【請求項４】
前記第１の導電型がＮチャネルの場合には、前記第１の導電型のＭＯＳトランジスタのしきい値電圧は０Ｖ以上であって、前記第１の出力電圧と前記第２の出力電圧との前記交差点における電圧以下であることを特徴とする請求項２又は３記載のパルス発生回路。
【請求項５】
前記第１の導電型がＰチャネルの場合には、電源電圧と前記第１の導電型のＭＯＳトランジスタのしきい値電圧の絶対値は前記第１の出力電圧と前記第２の出力電圧との前記交差点における電圧以上であって前記電源電圧以下であることを特徴とする請求項２又は３記載のパルス発生回路。
【請求項６】
前記ワンショットパルスは、ハイアクティブであることを特徴とする請求項１乃至５のいずれか１に記載のパルス発生回路。
【請求項７】
前記ワンショットパルスは、ローアクティブであることを特徴とする請求項１乃至５のいずれか１に記載のパルス発生回路。
【請求項８】
前記第１の時定数と前記第２の時定数が等しいことを特徴とする請求項１乃至７のいずれか１に記載のパルス発生回路。
【請求項９】
請求項１乃至８のいずれか１に記載のパルス発生回路を備えてなることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ワンショットパルスに応じて所定パルス幅のパルスを発生するパルス発生回路及び半導体装置に関し、特に、ＳＲＡＭやＤＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等の半導体装置におけるパルス発生に用いて好適なパルス発生回路及びこのパルス発生回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
図２２は、第１の従来例であるパルス発生回路の構成例を示す回路図である。
この例のパルス発生回路は、ＣＲ型のパルス発生回路であり、インバータ１及び２と、抵抗３と、ＮチャネルのＭＯＳトランジスタ４と、コンデンサ５とから構成されている。インバータ１及び２は、図２３に示すように、ＰチャネルのＭＯＳトランジスタ６とＮチャネルのＭＯＳトランジスタ７とから構成されたＣＭＯＳ構造である。インバータ１は、所定パルス幅のワンショットパルスＰＯＳを反転して出力する。抵抗３は、抵抗値Ｒ１を有し、一端がインバータ１の出力端に接続され、他端がノードＮＡに接続されている。ＭＯＳトランジスタ４は、そのゲートにワンショットパルスＰＯＳが印加され、そのドレインがノードＮＡに接続され、そのソースが接地に接続されている。コンデンサ５は、容量値Ｃ１を有し、一端がノードＮＡに接続され、他端が接地に接続されている。インバータ２は、ノードＮＡにおけるパルスＰＡを反転して出力パルスＰＬＳとして出力する。抵抗３及びコンデンサ５は、時定数Ｃ１Ｒ１を有する遅延回路を構成している。
【０００３】
次に、上記構成のパルス発生回路の動作について、図２４に示す波形図を参照して説明する。まず、初期状態として、インバータ１の入力端に”Ｌ”レベルの電圧が印加されている（図２４（１）参照）と、インバータ１はその”Ｌ”レベルの電圧を反転するので、インバータ１の出力電圧は”Ｈ”レベルとなる。同様に、ＭＯＳトランジスタ４のゲートに”Ｌ”レベルの電圧が印加されている（図２４（１）参照）と、ＭＯＳトランジスタ４はオフ状態である。この結果、ノードＮＡの電圧ＶＡは図２４（２）に示すように、”Ｈ”レベルである。これにより、インバータ２がノードＮＡの電圧ＶＡ、すなわち、”Ｈ”レベルの電圧を反転するので、インバータ２の出力電圧は”Ｌ”レベルとなる（図２４（３）参照）。この場合、コンデンサ５には、その容量Ｃ１に対応した電荷が蓄積されている。
【０００４】
このような初期状態において、図２４（１）に示すように、時刻ｔ０にその電圧が”Ｌ”レベルから”Ｈ”レベルに変化するワンショットパルスＰＯＳがインバータ１の入力端に印加されると、インバータ１はワンショットパルスＰＯＳの”Ｌ”レベルから”Ｈ”レベルへの電圧の変化を反転するので、インバータ１の出力電圧は”Ｈ”レベルから”Ｌ”レベルに変化する。同様に、図２４（１）に示すように、時刻ｔ０にその電圧が”Ｌ”レベルから”Ｈ”レベルに変化するワンショットパルスＰＯＳがＭＯＳトランジスタ４のゲートに印加されると、ＭＯＳトランジスタ４はオフ状態からオン状態に変化する。この結果、ノードＮＡの電圧ＶＡは、図２４（２）に示すように、”Ｈ”レベルから”Ｌ”レベルに変化する。これにより、インバータ２がノードＮＡの電圧ＶＡ、すなわち、”Ｈ”レベルから”Ｌ”レベルへの電圧の変化を反転するので、インバータ２の出力電圧は”Ｌ”レベルから”Ｈ”レベルに変化する（図２４（３）参照）。この場合、初期状態においてコンデンサ５に蓄積されていた電荷がＭＯＳトランジスタ４を介して放電される。
【０００５】
次に、図２４（１）に示すように、時刻ｔ１にワンショットパルスＰＯＳの電圧が”Ｈ”レベルから”Ｌ”レベルに変化すると、インバータ１はワンショットパルスＰＯＳの”Ｈ”レベルから”Ｌ”レベルへの電圧の変化を反転するので、インバータ１の出力電圧は”Ｌ”レベルから”Ｈ”レベルに変化する。同様に、図２４（１）に示すように、時刻ｔ１にワンショットパルスＰＯＳの電圧が”Ｈ”レベルから”Ｌ”レベルに変化すると、ＭＯＳトランジスタ４はオン状態からオフ状態に変化する。しかし、ノードＮＡには抵抗３とコンデンサ５とからなる遅延回路が設けられているため、図２４（２）に示すように、時刻ｔ１からコンデンサ５への電荷の蓄積が開始され、コンデンサ５の容量Ｃ１と抵抗３の抵抗値Ｒ１とで決まる時定数Ｃ１Ｒ１に応じて、ノードＮＡの電圧ＶＡが上昇していく。この時、ノードＮＡの電圧ＶＡが、インバータ２の論理しきい値ＶＩＮＶより低い間は、インバータ２の出力電圧は”Ｈ”レベルのままである（図２４（３）参照）。
【０００６】
そして、コンデンサ５における電荷の蓄積が進行することによりノードＮＡの電圧ＶＡが上記論理しきい値ＶＩＮＶより高くなると、インバータ２の出力電圧は”Ｈ”レベルから”Ｌ”レベルに変化する（図２４（３）参照）。
以上説明したように、この例のパルス発生回路は、図２４（１）に示すワンショットパルスＰＯＳが印加されると、上記した動作に基づいて図２４（３）に示す所定パルス幅の出力パルスＰＬＳを発生する。
なお、特開平３−９６１１２号公報には、上記第１の従来例であるパルス発生回路の構成に類似した構成を有するパルス発生回路（同公報の第１図参照）が開示されている。
【０００７】
次に、図２５は、第２の従来例であるパルス発生回路の構成例を示す回路図である。
この例のパルス発生回路は、インバータチェーン型のパルス発生回路であり、インバータ８〜１４と、ＮチャネルのＭＯＳトランジスタ１５〜１７と、ＰチャネルのＭＯＳトランジスタ１８及び１９とから構成されている。インバータ８〜１４は、図２３に示す場合と同様、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタとから構成されたＣＭＯＳ構造である。インバータ８及び９は、所定パルス幅のワンショットパルスＰＯＳを反転して出力する。インバータ１０は、インバータ９の出力電圧を反転して出力し、インバータ１１は、インバータ１０の出力電圧を反転して出力し、インバータ１２は、インバータ１１の出力電圧を反転して出力する。また、インバータ１３は、インバータ１２の出力電圧を反転して出力し、インバータ１４は、インバータ１３の出力電圧を反転して出力する。ＭＯＳトランジスタ１５は、そのゲートにワンショットパルスＰＯＳが印加され、そのドレインがインバータ９の出力端に接続され、そのソースが接地に接続されている。ＭＯＳトランジスタ１６は、そのゲートにワンショットパルスＰＯＳが印加され、そのドレインがインバータ１１の出力端に接続され、そのソースが接地に接続されている。ＭＯＳトランジスタ１７は、そのゲートにワンショットパルスＰＯＳが印加され、そのドレインがインバータ１３の出力端に接続され、そのソースが接地に接続されている。また、ＭＯＳトランジスタ１８は、そのゲートがインバータ８の出力端に接続され、そのソースに電源電圧ＶＣＣが印加され、そのドレインがインバータ１０の出力端に接続されている。ＭＯＳトランジスタ１９は、そのゲートがインバータ８の出力端に接続され、そのソースに電源電圧ＶＣＣが印加され、そのドレインがインバータ１２の出力端に接続されている。
【０００８】
次に、上記構成のパルス発生回路の動作について、図２６に示す波形図を参照して説明する。まず、初期状態として、ＭＯＳトランジスタ１５〜１７の各ゲートに”Ｌ”レベルの電圧が印加されている（図２６（１）参照）と、ＭＯＳトランジスタ１５〜１７はオフ状態である。同様に、インバータ８の入力端に”Ｌ”レベルの電圧が印加されている（図２６（１）参照）と、インバータ８はその”Ｌ”レベルの電圧を反転するので、インバータ８の出力電圧は”Ｈ”レベルとなる。これにより、ＭＯＳトランジスタ１８及び１９の各ゲートに”Ｈ”レベルの電圧が印加されるので、ＭＯＳトランジスタ１８及び１９はオフ状態となる。したがって、インバータ９の入力端に”Ｌ”レベルの電圧が印加されている（図２６（１）参照）と、インバータ９がその”Ｌ”レベルの電圧を反転し、インバータ１０がインバータ９の出力電圧を反転し、インバータ１１がインバータ１０の出力電圧を反転し、インバータ１２がインバータ１１の出力電圧を反転し、インバータ１３がインバータ１２の出力電圧を反転するので、ノードＮＡの電圧ＶＡは図２６（２）に示すように、”Ｈ”レベルである。これにより、インバータ１４がノードＮＡの電圧ＶＡ、すなわち、”Ｈ”レベルの電圧を反転するので、インバータ１４の出力電圧は”Ｌ”レベルとなる（図２６（３）参照）。
【０００９】
このような初期状態において、図２６（１）に示すように、時刻ｔ０にその電圧が”Ｌ”レベルから”Ｈ”レベルに変化するワンショットパルスＰＯＳがＭＯＳトランジスタ１５〜１７の各ゲートに印加されると、ＭＯＳトランジスタ１５〜１７はオフ状態からオン状態に変化する。同様に、図２６（１）に示すように、時刻ｔ０にその電圧が”Ｌ”レベルから”Ｈ”レベルに変化するワンショットパルスＰＯＳがインバータ８の入力端に印加されると、インバータ８はワンショットパルスＰＯＳの”Ｌ”レベルから”Ｈ”レベルへの電圧の変化を反転するので、インバータ８の出力電圧は”Ｈ”レベルから”Ｌ”レベルに変化する。これにより、ＭＯＳトランジスタ１８及び１９はオフ状態からオン状態に変化する。したがって、図２６（１）に示すように、時刻ｔ０にその電圧が”Ｌ”レベルから”Ｈ”レベルに変化するワンショットパルスＰＯＳがインバータ９の入力端に印加されると、インバータ９の出力電圧が”Ｈ”レベルから”Ｌ”レベルへ変化し、インバータ１０の出力電圧が”Ｌ”レベルから”Ｈ”レベルへ変化し、インバータ１１の出力電圧が”Ｈ”レベルから”Ｌ”レベルへ変化し、インバータ１２の出力電圧が”Ｌ”レベルから”Ｈ”レベルへ変化し、インバータ１３の出力電圧が”Ｈ”レベルから”Ｌ”レベルに変化するので、ノードＮＡの電圧ＶＡは図２６（２）に示すように、”Ｈ”レベルから”Ｌ”レベルに変化する。これにより、インバータ１４がノードＮＡの電圧ＶＡ、すなわち、”Ｈ”レベルから”Ｌ”レベルへの電圧の変化を反転するので、インバータ１４の出力電圧は”Ｌ”レベルから”Ｈ”レベルに変化する（図２６（３）参照）。
【００１０】
次に、図２６（１）に示すように、時刻ｔ１にワンショットパルスＰＯＳの電圧が”Ｈ”レベルから”Ｌ”レベルに変化すると、ＭＯＳトランジスタ１５〜１７はオン状態からオフ状態に変化する。同様に、図２６（１）に示すように、時刻ｔ１にワンショットパルスＰＯＳの電圧が”Ｈ”レベルから”Ｌ”レベルに変化すると、インバータ８はワンショットパルスＰＯＳの”Ｈ”レベルから”Ｌ”レベルへの電圧の変化を反転するので、インバータ８の出力電圧は”Ｌ”レベルから”Ｈ”レベルに変化する。これにより、ＭＯＳトランジスタ１８及び１９はオン状態からオフ状態に変化する。したがって、図２６（１）に示すように、時刻ｔ１にワンショットパルスＰＯＳの電圧が”Ｈ”レベルから”Ｌ”レベルに変化すると、インバータ９は、ワンショットパルスＰＯＳの”Ｈ”レベルから”Ｌ”レベルへの電圧の変化に応じて、主に、インバータ９を構成するＰチャネルのＭＯＳトランジスタの電流駆動能力に応じた時間でその出力電圧を”Ｌ”レベルから”Ｈ”レベルに変化させる。
【００１１】
これにより、インバータ１０は、インバータ９の出力電圧が”Ｌ”レベルから”Ｈ”レベルに向かって変化してインバータ１０の論理しきい電圧より高くなると、主に、インバータ１０を構成するＮチャネルのＭＯＳトランジスタの電流駆動能力に応じた時間でその出力電圧を”Ｈ”レベルから”Ｌ”レベルに変化させる。これにより、インバータ１１は、インバータ１０の出力電圧が”Ｈ”レベルから”Ｌ”レベルに向かって変化してインバータ１１の論理しきい電圧より低くなると、主に、インバータ１１を構成するＰチャネルのＭＯＳトランジスタの電流駆動能力に応じた時間でその出力電圧を”Ｌ”レベルから”Ｈ”レベルに変化させる。これにより、インバータ１２は、インバータ１１の出力電圧が”Ｌ”レベルから”Ｈ”レベルに向かって変化してインバータ１２の論理しきい電圧より高くなると、主に、インバータ１２を構成するＮチャネルのＭＯＳトランジスタの電流駆動能力に応じた時間でその出力電圧を”Ｈ”レベルから”Ｌ”レベルに変化させる。これにより、インバータ１３は、インバータ１２の出力電圧が”Ｈ”レベルから”Ｌ”レベルに向かって変化してインバータ１３の論理しきい電圧より低くなると、主に、インバータ１３を構成するＰチャネルのＭＯＳトランジスタの電流駆動能力に応じた時間でその出力電圧を”Ｌ”レベルから”Ｈ”レベルに変化させる。したがって、ノードＮＡの電圧ＶＡは図２６（２）に示すように、時刻ｔ１から所定時間経過後、”Ｌ”レベルから”Ｈ”レベルに変化する。これにより、インバータ１４は、ノードＮＡの電圧ＶＡが”Ｌ”レベルから”Ｈ”レベルに向かって変化してインバータ１４の論理しきい電圧より高くなると、主に、インバータ１４を構成するＮチャネルのＭＯＳトランジスタの電流駆動能力に応じた時間でその出力電圧を”Ｈ”レベルから”Ｌ”レベルに変化させる（図２６（３）参照）。
以上説明したように、この例のパルス発生回路は、図２６（１）に示すワンショットパルスＰＯＳが印加されると、上記した動作に基づいて図２６（３）に示す所定パルス幅の出力パルスＰＬＳを発生する。
なお、特開２０００−２４３０９６号公報には、上記第２の従来例であるパルス発生回路の構成に類似した構成を有するパルス発生回路（同公報の図１４参照）が開示されている。
【００１２】
【発明が解決しようとする課題】
上記したように、第１の従来例であるパルス発生回路では、ノードＮＡの後段にインバータ２を設けているため、このパルス発生回路が設けられている半導体装置製造時のプロセスパラメータが変動した場合、特に、ＭＯＳトランジスタのしきい値電圧が変動した場合には、インバータ２の論理しきい値ＶＩＮＶが変化してしまう。これにより、この論理しきい値ＶＩＮＶの変化の影響を大きく受けてパルス発生回路が発生する出力パルスＰＬＳのパルス幅が変動するという欠点があった。以下、その理由について説明する。
まず、インバータ２の論理しきい値ＶＩＮＶは、式（１）で表される。
ＶＩＮＶ＝（ＶＣＣ＋Ｖｔｈｐ＋Ｖｔｈｎ・√（βｎ／βｐ））／（１＋√（βｎ／βｐ））…（１）
式（１）において、ＶＣＣは電源電圧、Ｖｔｈｐはインバータ２を構成するＰチャネルのＭＯＳトランジスタのしきい値、Ｖｔｈｎはインバータ２を構成するＮチャネルのＭＯＳトランジスタのしきい値、βｎはインバータ２を構成するＮチャネルのＭＯＳトランジスタの利得定数、βｐはインバータ２を構成するＰチャネルのＭＯＳトランジスタの利得定数である。
【００１３】
ここで、電源電圧ＶＣＣが１．８Ｖ、利得定数βｎ及びβｐが等しいとし、しきい値Ｖｔｈｐ及びＶｔｈｎのバラツキの範囲が式（２）及び式（３）であるとする。
Ｖｔｈｐ＝−０．６±０．１Ｖ…（２）
Ｖｔｈｎ＝０．６±０．１Ｖ…（３）
この場合のインバータ２の論理しきい値ＶＩＮＶのバラツキの範囲は、しきい値Ｖｔｈｐが−０．７Ｖ、しきい値Ｖｔｈｎが０．５Ｖである場合の最小値をＶＩＮＶ１、しきい値Ｖｔｈｐが−０．６Ｖ、しきい値Ｖｔｈｎが０．６Ｖである場合の典型値をＶＩＮＶ２、しきい値Ｖｔｈｐが−０．５Ｖ、しきい値Ｖｔｈｎが０．７Ｖである場合の最大値をＶＩＮＶ３とした場合、式（１）より、それぞれ式（４）〜（６）で表される。
ＶＩＮＶ１＝（１．８＋（−０．７）＋０．５・√１）／（１＋√１）＝０．８Ｖ…（４）
ＶＩＮＶ２＝（１．８＋（−０．６）＋０．６・√１）／（１＋√１）＝０．９Ｖ…（５）
ＶＩＮＶ３＝（１．８＋（−０．５）＋０．７・√１）／（１＋√１）＝１．０Ｖ…（６）
この論理しきい値ＶＩＮＶ１〜ＶＩＮＶ３が図２４（２）に表されている。
【００１４】
一方、抵抗３及びコンデンサ５により構成される遅延回路は、１次の遅延特性を有しているので、ノードＮＡの電圧ＶＡが、図２４（２）に示す時刻ｔ１（変化開始時点）における接地レベルからインバータ２の論理しきい値ＶＩＮＶに到達するまでの時間ｔは、抵抗３の抵抗値Ｒ１、コンデンサ５の容量値Ｃ１、電源電圧ＶＣＣ、インバータ２の論理しきい値ＶＩＮＶにより、式（７）で表される。
ｔ＝−Ｃ１Ｒ１・ｌｎ（１−ＶＩＮＶ／ＶＣＣ）…（７）
ここで、抵抗３の抵抗値Ｒ１が３０ｋΩ、コンデンサ５の容量値Ｃ１が１ｐＦ、すなわち、時定数Ｃ１Ｒ１が３０ｎｓｅｃ、電源電圧ＶＣＣが１．８Ｖである場合、ノードＮＡの電圧ＶＡが論理しきい値ＶＩＮＶ１（＝０．８Ｖ）に到達するまでの時間Ｔ１１、ノードＮＡの電圧ＶＡが論理しきい値ＶＩＮＶ２（＝０．９Ｖ）に到達するまでの時間Ｔ１２、ノードＮＡの電圧ＶＡが論理しきい値ＶＩＮＶ３（＝１．０Ｖ）に到達するまでの時間Ｔ１３は、式（７）より、式（８）〜（１０）で表される。
Ｔ１１＝−３０・ｌｎ（１−０．８／１．８）＝１７．６３ｎｓｅｃ…（８）
Ｔ１２＝−３０・ｌｎ（１−０．９／１．８）＝２０．７９ｎｓｅｃ…（９）
Ｔ１３＝−３０・ｌｎ（１−１．０／１．８）＝２４．３３ｎｓｅｃ…（１０）
図２６（３）から分かるように、これらの時間Ｔ１１〜Ｔ１３は、ほぼそのまま出力パルスＰＬＳのパルス幅となる。したがって、上記した第１の従来例であるパルス発生回路では、インバータ２の論理しきい値ＶＩＮＶが約１０％変化する（０．９±０．１Ｖ）と、出力パルスＰＬＳのパルス幅は、短い方で約１７％、長い方で約１５％のバラツキが発生する場合がある。
【００１５】
また、上記した第１の従来例であるパルス発生回路では、抵抗３の抵抗値Ｒ１やコンデンサ５の容量値Ｃ１がばらつく場合があるので、上記したインバータ２の論理しきい値ＶＩＮＶのバラツキとの相乗効果により、出力パルスＰＬＳのパルス幅に大きなバラツキが発生する場合がある。図２７は、電源電圧ＶＣＣが１．８Ｖであって、遅延回路の時定数Ｃ１Ｒ１が２０％変化する（３０±６ｎｓｅｃ）とともに、インバータ２の論理しきい値ＶＩＮＶが約１０％変化する（０．９±０．１Ｖ）場合において、コンデンサ５に電荷の蓄積が開始されてからノードＮＡにおける電圧ＶＡが各論理しきい値ＶＩＮＶに到達するまでの時間Ｔ１１、Ｔ１２及びＴ１３（図２４参照）を示す。図２７から分かるように、上記した第１の従来例であるパルス発生回路では、出力パルスＰＬＳのパルス幅は、１４．１１〜２９．１９ｎｓｅｃの範囲（バラツキ幅；１５．０８ｎｓｅｃ）でばらついてしまう。
【００１６】
一方、上記したように、第２の従来例であるパルス発生回路では、遅延回路をインバータチェーンで構成しているため、動作時に電源電圧ＶＣＣが変動すると、インバータを構成するＭＯＳトランジスタの電流駆動能力が大きく変化し、これにより、各インバータの反転出力の速度が変化して出力パルスＰＬＳのパルス幅が大きく変化してしまうという欠点があった。以下、その理由について説明する。
まず、各インバータを構成するＮチャネルのＭＯＳトランジスタの電流駆動能力は、飽和領域におけるドレイン電流をＩＤＳｎとし、三極管領域（非飽和領域）におけるドレイン電流をＩＤＴｎとすると、式（１１）及び式（１２）で表される。
ＩＤＳｎ＝βｎ・（（ＶＧｎ−Ｖｔｈｎ）２／２）…（１１）
ＩＤＴｎ＝βｎ・（（ＶＧｎ−Ｖｔｈｎ）・ＶＤｎ−ＶＤｎ２／２）…（１２）
式（１１）及び式（１２）において、βｎはＮチャネルのＭＯＳトランジスタの利得定数、ＶＧｎはＮチャネルのＭＯＳトランジスタのゲート電圧、ＶｔｈｎはＮチャネルのＭＯＳトランジスタのしきい値、ＶＤｎはＮチャネルのＭＯＳトランジスタのドレイン電圧である。
【００１７】
ここで、ＮチャネルのＭＯＳトランジスタのしきい値Ｖｔｈｎが０．６Ｖであり、電源電圧ＶＣＣとゲート電圧ＶＧｎが等しいとし、電源電圧ＶＣＣのバラツキの範囲が式（１３）であるとする。
ＶＣＣ＝ＶＧ＝１．８±０．２Ｖ…（１３）
この場合の飽和領域における電流駆動能力のバラツキの範囲は、電源電圧ＶＣＣが２．０Ｖ（＝ＶＣＣ１）である場合の最大値をＩＤＳｎ１、電源電圧ＶＣＣが１．８Ｖ（＝ＶＣＣ２）である場合の典型値をＩＤＳｎ２、電源電圧ＶＣＣが１．６Ｖ（＝ＶＣＣ３）である場合の最小値をＩＤＳｎ３とした場合、式（１１）より、それぞれ式（１４）〜（１６）で表される。
ＩＤＳｎ１＝０．９８βｎ…（１４）
ＩＤＳｎ２＝０．７２βｎ…（１５）
ＩＤＳｎ３＝０．５０βｎ…（１６）
したがって、上記した第２の従来例であるパルス発生回路では、電源電圧ＶＣＣが約１１％変化する（１．８±０．２Ｖ）と、ＮチャネルのＭＯＳトランジスタの飽和領域における電流駆動能力は、多い方で約３６％、少ない方で約３０％のバラツキが発生する。
【００１８】
一方、三極管領域における電流駆動能力のバラツキは、ドレイン電圧ＶＤに依存するが、ＶＤ＝ＶＣＣ／２とし、ＮチャネルのＭＯＳトランジスタのしきい値Ｖｔｈｎが０．６Ｖであり、電源電圧ＶＣＣとゲート電圧ＶＧｎが等しいとし、電源電圧ＶＣＣのバラツキの範囲が上記した式（１３）であるとする。
この場合の飽和領域における電流駆動能力のバラツキの範囲は、電源電圧ＶＣＣが２．０Ｖ（＝ＶＣＣ１）である場合の最大値をＩＤＳｎ１、電源電圧ＶＣＣが１．８Ｖ（＝ＶＣＣ２）である場合の典型値をＩＤＳｎ２、電源電圧ＶＣＣが１．６Ｖ（＝ＶＣＣ３）である場合の最小値をＩＤＳｎ３とした場合、式（１２）より、それぞれ式（１７）〜（１９）で表される。
ＩＤＴｎ１＝０．９００βｎ…（１７）
ＩＤＴｎ２＝０．６７５βｎ…（１８）
ＩＤＴｎ３＝０．４８０βｎ…（１９）
したがって、上記した第２の従来例であるパルス発生回路では、電源電圧ＶＣＣが約１１％変化する（１．８±０．２Ｖ）と、ＮチャネルのＭＯＳトランジスタの三極管領域における電流駆動能力は、多い方で約３３％、少ない方で約２９％のバラツキが発生する。
これにより、ＮチャネルのＭＯＳトランジスタの飽和領域及び三極管領域のそれぞれにおける電流駆動能力のバラツキの平均をとると、多い方で約３４．５％、少ない方で約２９．５％となる。
以上説明した電流駆動能力のバラツキは、ＰチャネルのＭＯＳトランジスタにおいても同様に発生する。
【００１９】
この結果、０．２μｍルールであって、電源電源ＶＣＣが１．８ＶであるＭＯＳトランジスタにより遅延時間が１０ｎｓｅｃ程度のインバータチェーン型のパルス発生回路を構成した場合、パルス幅は、以下に示すようにばらつくことになる。ここで、ＮチャネルのＭＯＳトランジスタのしきい値Ｖｔｈｎが０．６Ｖ、ＰチャネルのＭＯＳトランジスタのしきい値Ｖｔｈｐが−０．６Ｖであるとする。すなわち、電源電圧ＶＣＣが２．０Ｖ（＝ＶＣＣ１）である場合のパルス幅Ｔ２１は約１４．２ｎｓｅｃ、電源電圧ＶＣＣが１．８Ｖ（＝ＶＣＣ２）である場合のパルス幅Ｔ２２は約１１．２ｓｅｃ、電源電圧ＶＣＣが１．６Ｖ（＝ＶＣＣ３）である場合のパルス幅Ｔ２３は約９．４ｎｓｅｃである。
このパルス幅Ｔ２１〜Ｔ２３が図２６（３）に表されている。
したがって、上記した第２の従来例であるパルス発生回路では、電源電圧ＶＣＣが約１１％変化する（１．８±０．２Ｖ）と、出力パルスＰＬＳのパルス幅は、短い方で約１６％、長い方で約２７％のバラツキが発生する場合がある。
【００２０】
この発明は、上述の事情に鑑みてなされたもので、製造時のプロセスパラメータ、特に、ＭＯＳトランジスタのしきい値電圧が変動したり、動作時に電源電圧が変動しても、所望のパルス幅のパルスを発生することができるパルス発生回路及び半導体装置を提供することを目的としている。
【００２１】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明に係るパルス発生回路は、第１の抵抗及び第１のコンデンサからなる第１の遅延回路を有し、ワンショットパルスに応じて第１の時定数に基づいて第１の電圧から第２の電圧に向かって変化する第１の出力電圧を出力する第１の電圧出力部と、第２の抵抗及び第２のコンデンサからなる第２の遅延回路を有し、上記ワンショットパルスに応じて第２の時定数に基づいて上記第２の電圧から上記第１の電圧に向かって変化する第２の出力電圧を出力する第２の電圧出力部と、上記ワンショットパルスの入力から上記第１の出力電圧と上記第２の出力電圧との交差点までに対応したパルス幅のパルスを発生する差動回路とを備えてなることを特徴としている。
なお、この請求項１記載の発明において、第１の電圧及び第２の電圧とは、”Ｈ”レベルの電圧又は”Ｌ”レベルの電圧を表しており、第１の電圧を”Ｈ”レベルの電圧とした場合には第２の電圧が”Ｌ”レベルの電圧となり、第１の電圧を”Ｌ”レベルの電圧とした場合には第２の電圧が”Ｈ”レベルの電圧となる。
【００２２】
また、請求項２記載の発明は、請求項１記載のパルス発生回路に係り、上記差動回路は、入力段が第１の導電型のＭＯＳトランジスタで構成され、カレントミラー回路が第２の導電型のＭＯＳトランジスタで構成されていることを特徴としている。
なお、この請求項２記載の発明において、第１の導電型及び第２の導電型とは、Ｎチャネル又はＰチャネルを表しており、第１の導電型をＮチャネルとした場合には第２の導電型がＰチャネルとなり、第１の導電型をＰチャネルとした場合には第２の導電型がＮチャネルとなる。以下の請求項においても同様である。
【００２３】
また、請求項３記載の発明は、請求項２記載のパルス発生回路に係り、上記第１の導電型のＭＯＳトランジスタは、しきい値電圧が等しく設定されていることを特徴としている。
【００２４】
また、請求項４記載の発明は、請求項２又は３記載のパルス発生回路に係り、上記第１の導電型がＮチャネルの場合には、上記第１の導電型のＭＯＳトランジスタのしきい値電圧は０Ｖ以上であって、上記第１の出力電圧と上記第２の出力電圧との上記交差点における電圧以下であることを特徴としている。
【００２５】
また、請求項５記載の発明は、請求項２又は３記載のパルス発生回路に係り、上記第１の導電型がＰチャネルの場合には、電源電圧と上記第１の導電型のＭＯＳトランジスタのしきい値電圧の絶対値は上記第１の出力電圧と上記第２の出力電圧との上記交差点における電圧以上であって上記電源電圧以下であることを特徴としている。
【００２６】
また、請求項６記載の発明は、請求項１乃至５のいずれか１に記載のパルス発生回路に係り、上記ワンショットパルスは、ハイアクティブであることを特徴としている。
【００２７】
また、請求項７記載の発明は、請求項１乃至５のいずれか１に記載のパルス発生回路に係り、上記ワンショットパルスは、ローアクティブであることを特徴としている。
【００２８】
また、請求項８記載の発明は、請求項１乃至７のいずれか１に記載のパルス発生回路に係り、上記第１の時定数と上記第２の時定数が等しいことを特徴としている。
【００２９】
また、請求項９記載の発明に係る半導体装置は、請求項１乃至８のいずれか１に記載のパルス発生回路を備えてなることを特徴としている。
【００３０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
Ａ．第１の実施例
まず、この発明の第１の実施例について説明する。
図１は、この発明の第１の実施例であるパルス発生回路の構成を示す回路図である。
この例のパルス発生回路は、インバータ２１〜２３と、ＰチャネルのＭＯＳトランジスタ２４〜２６と、ＮチャネルのＭＯＳトランジスタ２７〜２９と、抵抗３０及び３１と、コンデンサ３２及び３３とから構成されている。
【００３１】
インバータ２１〜２３は、図２３に示す場合と同様、ＰチャネルのＭＯＳトランジスタとＮチャネルのＭＯＳトランジスタとから構成されたＣＭＯＳ構造である。インバータ２１は、所定パルス幅のワンショットパルスＰＯＳを反転して出力する。インバータ２２は、インバータ２１の出力電圧を反転して出力する。抵抗３０は、抵抗値Ｒ２を有し、一端がインバータ２２の出力端に接続され、他端がノードＮＡに接続されている。コンデンサ３２は、容量値Ｃ２を有し、一端がノードＮＡに接続され、他端が接地に接続されている。抵抗３０及びコンデンサ３２は、時定数Ｃ２Ｒ２を有する第１の遅延回路を構成している。ＭＯＳトランジスタ２４は、そのゲートがインバータ２１の出力端に接続され、そのソースに電源電圧ＶＣＣが印加され、そのドレインがノードＮＡに接続されている。インバータ２１及び２２と、ＭＯＳトランジスタ２４と、抵抗３０と、コンデンサ３２とは、第１の電圧出力部を構成している。
【００３２】
一方、インバータ２３は、所定パルス幅のワンショットパルスＰＯＳを反転して出力する。抵抗３１は、抵抗値Ｒ３を有し、一端がインバータ２３の出力端に接続され、他端がノードＮＢに接続されている。コンデンサ３３は、容量値Ｃ３を有し、一端がノードＮＢに接続され、他端が接地に接続されている。抵抗３１及びコンデンサ３３は、時定数Ｃ３Ｒ３を有する第２の遅延回路を構成している。ＭＯＳトランジスタ２７は、そのゲートにワンショットパルスＰＯＳが印加され、そのドレインがノードＮＢに接続され、そのソースが接地に接続されている。インバータ２３と、ＭＯＳトランジスタ２７と、抵抗３１と、コンデンサ３３とは、第２の電圧出力部を構成している。
【００３３】
なお、インバータ２２及び２３は、ワンショットパルスＰＯＳの波形のなまりが出力パルスＰＬＳのパルス幅の変動に影響を与えないようにするために、ワンショットパルスＰＯＳの波形整形の機能を有している。そのため、これらのインバータ２２及び２３をそれぞれ構成するＭＯＳトランジスタのオン抵抗は抵抗３０の抵抗値Ｒ２又は抵抗３１の抵抗値Ｒ３と比較して十分に小さくなるように設定する必要がある。また、インバータ２２及び２３が対応する第１及び第２の遅延回路を駆動するのに十分な電流駆動能力を有していれば、出力パルスＰＬＳのパルス幅が各インバータ２２及び２３の論理しきい値ＶＩＮＶのバラツキの影響を受けることはない。
【００３４】
また、ＭＯＳトランジスタ２８は、そのゲートがノードＮＡに接続され、そのドレインがＭＯＳトランジスタ２５のドレインに接続され、そのソースが接地に接続されている。ＭＯＳトランジスタ２５は、そのソースに電源電圧ＶＣＣが印加され、そのゲートがドレインと接続されるとともにＭＯＳトランジスタ２６のゲートに接続されている。ＭＯＳトランジスタ２９は、そのゲートがノードＮＢに接続され、そのドレインがＭＯＳトランジスタ２６のドレインに接続され、そのソースが接地に接続されている。ＭＯＳトランジスタ２６は、そのソースに電源電圧ＶＣＣが印加され、そのドレインから出力パルスＰＬＳが出力される。ＭＯＳトランジスタ２５、２６、２８及び２９は、差動回路３４を構成しており、このうち、ＭＯＳトランジスタ２５及び２６はカレントミラー回路を構成している。また、ＭＯＳトランジスタ２８及び２９のしきい値電圧Ｖｔｈｎは、等しく設定されている。
【００３５】
次に、上記構成のパルス発生回路の動作について、図２に示す波形図を参照して説明する。まず、初期状態として、インバータ２１の入力端に”Ｌ”レベルの電圧が印加されている（図２（１）参照）と、インバータ２１はその”Ｌ”レベルの電圧を反転するので、インバータ２１の出力電圧は”Ｈ”レベルとなる。これにより、インバータ２２の入力端に”Ｈ”レベルの電圧が印加されるので、インバータ２２はその”Ｈ”レベルの電圧を反転し、インバータ２２の出力電圧は”Ｌ”レベルとなる。また、ＭＯＳトランジスタ２４のゲートに”Ｈ”レベルの電圧が印加されるので、ＭＯＳトランジスタ２４はオフ状態となる。この結果、ノードＮＡの電圧ＶＡは図２（２）に示すように、”Ｌ”レベルである。
【００３６】
一方、インバータ２３の入力端に”Ｌ”レベルの電圧が印加されている（図２（１）参照）と、インバータ２３はその”Ｌ”レベルの電圧を反転するので、インバータ２３の出力電圧は”Ｈ”レベルとなる。同様に、ＭＯＳトランジスタ２７のゲートに”Ｌ”レベルの電圧が印加されている（図２（１）参照）と、ＭＯＳトランジスタ２７はオフ状態である。この結果、ノードＮＢの電圧ＶＢは図２（３）に示すように、”Ｈ”レベルである。この場合、コンデンサ３３には、その容量Ｃ３に対応した電荷が蓄積されている。
したがって、差動回路３４を構成するＭＯＳトランジスタ２８のゲートには”Ｌ”レベルの電圧が印加される一方、差動回路３４を構成するＭＯＳトランジスタ２９のゲートには”Ｈ”レベルの電圧が印加される。これにより、差動回路３４は、ＭＯＳトランジスタ２８がオフ状態となる一方、ＭＯＳトランジスタ２９がオン状態となるので、図２（４）に示すように、”Ｌ”レベルの電圧を出力する。
【００３７】
ここで、差動回路３４の動作について図３を参照して説明する。差動回路３４は、図３に示すように、ＮチャネルのＭＯＳトランジスタ２８とＰチャネルのＭＯＳトランジスタ２５とが直列接続されているため、ＭＯＳトランジスタ２８のゲートに印加されるノードＮＡの電圧ＶＡのレベルに応じて、ＭＯＳトランジスタ２８に流れるドレイン電流Ｉｎ１と、ＭＯＳトランジスタ２５に流れるドレイン電流Ｉｐ１とは等しくなる。さらに、上記したように、ＰチャネルのＭＯＳトランジスタ２５とＰチャネルのＭＯＳトランジスタ２６とはゲートを共通接続したカレントミラー回路を構成しているので、ＭＯＳトランジスタ２５のドレイン電圧とＭＯＳトランジスタ２６のドレイン電圧とが等しい場合には、ＭＯＳトランジスタ２５に流れるドレイン電流Ｉｐ１と、ＭＯＳトランジスタ２６に流れるドレイン電流Ｉｐ２とは等しくなる。一方、ＮチャネルのＭＯＳトランジスタ２９とＰチャネルのＭＯＳトランジスタ２６も直列接続されているため、ＭＯＳトランジスタ２９のゲートに印加されるノードＮＢの電圧ＶＢのレベルに応じて、ＭＯＳトランジスタ２９に流れるドレイン電流Ｉｎ２と、ＭＯＳトランジスタ２６に流れるドレイン電流Ｉｐ２とも等しくなる。この結果、ＭＯＳトランジスタ２５のドレイン電圧とＭＯＳトランジスタ２６のドレイン電圧とが等しい場合には、ＭＯＳトランジスタ２８に流れるドレイン電流Ｉｎ１と、ＭＯＳトランジスタ２９に流れるドレイン電流Ｉｎ２とは等しくなる。
【００３８】
今の場合、ＭＯＳトランジスタ２８がオフ状態となるので、ＭＯＳトランジスタ２８が高抵抗状態となり、ドレイン電流Ｉｎ１がほとんど流れず、ＭＯＳトランジスタ２５のドレイン電流Ｉｐ１もほとんど流れない。したがって、ＭＯＳトランジスタ２５はオフ状態となり、ＭＯＳトランジスタ２５のドレイン電圧及びゲート電圧は高抵抗状態にあるＭＯＳトランジスタ２８に応じて電源電圧ＶＣＣと接地との間の電源電圧ＶＣＣに近い電圧となる。一方、ＭＯＳトランジスタ２９がオン状態となるので、ＭＯＳトランジスタ２９は低抵抗状態となり、ドレイン電流Ｉｎ２が流れる。また、ＭＯＳトランジスタ２６は、ＭＯＳトランジスタ２５のゲートと共通接続されたそのゲートに電源電圧ＶＣＣと接地との間の電源電圧ＶＣＣに近い電圧が印加されてほぼオフ状態であるため、高抵抗状態となり、そのドレイン電圧は、電源電圧ＶＣＣと接地との間の接地に近い電圧、すなわち、図２（４）に示す”Ｌ”レベルとなる。
【００３９】
このような初期状態において、図２（１）に示すように、時刻ｔ０にその電圧が”Ｌ”レベルから”Ｈ”レベルに変化するワンショットパルスＰＯＳがインバータ２１の入力端に印加されると、インバータ２１はワンショットパルスＰＯＳの”Ｌ”レベルから”Ｈ”レベルへの電圧の変化を反転するので、インバータ２１の出力電圧は”Ｈ”レベルから”Ｌ”レベルに変化する。これにより、インバータ２２はインバータ２１の出力電圧の”Ｈ”レベルから”Ｌ”レベルへの変化を反転するので、インバータ２２の出力電圧は”Ｌ”レベルから”Ｈ”レベルに変化する。また、ＭＯＳトランジスタ２４のゲートに”Ｈ”レベルから”Ｌ”レベルへ変化するインバータ２１の出力電圧が印加されるので、ＭＯＳトランジスタ２４はオフ状態からオン状態に変化する。この結果、ノードＮＡの電圧ＶＡは、図２（２）に示すように、”Ｌ”レベルから”Ｈ”レベルに変化する。この場合、コンデンサ３２には、オン状態となったＭＯＳトランジスタ２４を介してその容量Ｃ２に対応した電荷が蓄積される。
【００４０】
一方、図２（１）に示すように、時刻ｔ０にその電圧が”Ｌ”レベルから”Ｈ”レベルに変化するワンショットパルスＰＯＳがインバータ２３の入力端に印加されると、インバータ２３はワンショットパルスＰＯＳの”Ｌ”レベルから”Ｈ”レベルへの電圧の変化を反転するので、インバータ２３の出力電圧は”Ｈ”レベルから”Ｌ”レベルに変化する。同様に、図２（１）に示すように、時刻ｔ０にその電圧が”Ｌ”レベルから”Ｈ”レベルに変化するワンショットパルスＰＯＳがＭＯＳトランジスタ２７のゲートに印加されると、ＭＯＳトランジスタ２７はオフ状態からオン状態に変化する。この結果、ノードＮＢの電圧ＶＢは、図２（３）に示すように、”Ｈ”レベルから”Ｌ”レベルに変化する。この場合、初期状態においてコンデンサ３３に蓄積されていた電荷がＭＯＳトランジスタ２７を介して放電される。
したがって、差動回路３４を構成するＭＯＳトランジスタ２８のゲートには”Ｈ”レベルの電圧が印加される一方、差動回路３４を構成するＭＯＳトランジスタ２９のゲートには”Ｌ”レベルの電圧が印加される。これにより、差動回路３４は、ＭＯＳトランジスタ２８がオン状態となる一方、ＭＯＳトランジスタ２９がオフ状態となるので、図２（４）に示すように、”Ｈ”レベルの電圧を出力する。
【００４１】
すなわち、今の場合、ＭＯＳトランジスタ２８がオン状態となるので、ＭＯＳトランジスタ２８が低抵抗状態となり、ドレイン電流Ｉｎ１が流れ、これに応じてＭＯＳトランジスタ２５にはドレイン電流Ｉｎ１に等しいドレイン電流Ｉｐ１が流れる。したがって、ＭＯＳトランジスタ２５はオン状態となり、ＭＯＳトランジスタ２５のドレイン電圧及びゲート電圧は低抵抗状態にあるＭＯＳトランジスタ２８に応じて電源電圧ＶＣＣと接地との間の接地に近い電圧となる。一方、ＭＯＳトランジスタ２９がオフ状態となるので、ＭＯＳトランジスタ２９は高抵抗状態となり、ドレイン電流Ｉｎ２がほとんど流れない。また、ＭＯＳトランジスタ２６は、ＭＯＳトランジスタ２５のゲートと共通接続されたそのゲートに電源電圧ＶＣＣと接地との間の接地に近い電圧が印加されてほぼオン状態であるため、低抵抗状態となり、そのドレイン電圧は、電源電圧ＶＣＣと接地との間の電源電圧ＶＣＣに近い電圧、すなわち、図２（４）に示す”Ｈ”レベルとなる。
【００４２】
次に、図２（１）に示すように、時刻ｔ１にワンショットパルスＰＯＳの電圧が”Ｈ”レベルから”Ｌ”レベルに変化すると、インバータ２１はワンショットパルスＰＯＳの”Ｈ”レベルから”Ｌ”レベルへの電圧の変化を反転するので、インバータ２１の出力電圧は”Ｌ”レベルから”Ｈ”レベルに変化する。これにより、インバータ２２はインバータ２１の出力電圧の”Ｌ”レベルから”Ｈ”レベルへの変化を反転するので、インバータ２２の出力電圧は”Ｈ”レベルから”Ｌ”レベルに変化する。また、ＭＯＳトランジスタ２４のゲートに”Ｌ”レベルから”Ｈ”レベルへ変化するインバータ２１の出力電圧が印加されるので、ＭＯＳトランジスタ２４はオン状態からオフ状態に変化する。しかし、ノードＮＡには抵抗３０とコンデンサ３２とからなる第１の遅延回路が設けられているため、図２（２）に示すように、時刻ｔ１からコンデンサ３２に蓄積された電荷の放電が開始され、コンデンサ３２の容量Ｃ２と抵抗３０の抵抗値Ｒ２とで決まる時定数Ｃ２Ｒ２に応じて、ノードＮＡの電圧ＶＡが下降していく。これに応じて、差動回路３４を構成するＭＯＳトランジスタ２８のドレイン電流Ｉｎ１も減少していく。
【００４３】
一方、図２（１）に示すように、時刻ｔ１にワンショットパルスＰＯＳの電圧が”Ｈ”レベルから”Ｌ”レベルに変化すると、インバータ２３はワンショットパルスＰＯＳの”Ｈ”レベルから”Ｌ”レベルへの電圧の変化を反転するので、インバータ２３の出力電圧は”Ｌ”レベルから”Ｈ”レベルに変化する。同様に、図２（１）に示すように、時刻ｔ１にワンショットパルスＰＯＳの電圧が”Ｈ”レベルから”Ｌ”レベルに変化すると、ＭＯＳトランジスタ２７はオン状態からオフ状態に変化する。しかし、ノードＮＢには抵抗３１とコンデンサ３３とからなる第２の遅延回路が設けられているため、図２（３）に示すように、時刻ｔ１からコンデンサ３３への電荷の蓄積が開始され、コンデンサ３３の容量Ｃ３と抵抗３１の抵抗値Ｒ３とで決まる時定数Ｃ３Ｒ３に応じて、ノードＮＢの電圧ＶＢが上昇していく。これに応じて、差動回路３４を構成するＭＯＳトランジスタ２９のドレイン電流Ｉｎ２も増加していく。
そして、ノードＮＡの電圧ＶＡとノードＮＢの電圧ＶＢとが一致する（この場合の電圧を交差電圧ＶＸと呼び、この時を時刻ｔＸと呼ぶ。）ことにより、差動回路３４を構成するＭＯＳトランジスタ２８の電流能力が、それまでＭＯＳトランジスタ２９の電流能力より大きかったものが、ＭＯＳトランジスタ２９の電流能力より小さくなるので、図２（４）に示すように、差動回路３４は、”Ｌ”レベルの電圧を出力する。
【００４４】
以下、時刻ｔ１から時刻ｔｘを経てさらに若干時間が経過した後までの差動回路３４の動作について、図４及び図５を参照して詳細に説明する。図４において、曲線ａは図２（２）に示す電圧ＶＡの特性曲線、曲線ｂは図２（３）に示す電圧ＶＢの特性曲線、電圧ＶｔｈｎはＭＯＳトランジスタ２８及び２９のしきい値電圧である。この例の差動回路３４においては、しきい値電圧Ｖｔｈｎは０Ｖ以上交差電圧ＶＸ以下である必要がある。その理由については後述する。また、図５は、差動回路３４を構成するＭＯＳトランジスタ２６、２８及び２９の電流特性の一例を示す図である。図５において、曲線ａは図４に示す時刻ｔ１２におけるＭＯＳトランジスタ２８のドレイン電流Ｉｎ１の特性曲線及び図４に示す時刻ｔ１３におけるＭＯＳトランジスタ２９のドレイン電流Ｉｎ２の特性曲線、曲線ｂは図４に示す時刻ｔｘにおけるＭＯＳトランジスタ２８のドレイン電流Ｉｎ１の特性曲線及び図４に示す時刻ｔｘにおけるＭＯＳトランジスタ２９のドレイン電流Ｉｎ２の特性曲線、曲線ｃは図４に示す時刻ｔ１３におけるＭＯＳトランジスタ２８のドレイン電流Ｉｎ１の特性曲線及び図４に示す時刻ｔ１２におけるＭＯＳトランジスタ２９のドレイン電流Ｉｎ２の特性曲線である。また、曲線ｄは図４に示す時刻ｔ１２におけるＭＯＳトランジスタ２６のドレイン電流Ｉｐ２の特性曲線、曲線ｅは図４に示す時刻ｔｘにおけるＭＯＳトランジスタ２６のドレイン電流Ｉｐ２の特性曲線、曲線ｆは図４に示す時刻ｔ１３におけるＭＯＳトランジスタ２６のドレイン電流Ｉｐ２の特性曲線である。
【００４５】
まず、時刻ｔ１から時刻ｔ１１までの期間では、ノードＮＢの電圧ＶＢは、図４に示すように、ＭＯＳトランジスタ２９のしきい値電圧Ｖｔｈｎより低いため、ＭＯＳトランジスタ２９はオフ状態であるのに対し、ノードＮＡの電圧ＶＡは、図４に示すように、ＭＯＳトランジスタ２８のしきい値電圧Ｖｔｈｎより高いため、ＭＯＳトランジスタ２８はオン状態である。したがって、時刻ｔ１から時刻ｔ１１までの期間では、ＭＯＳトランジスタ２８が低抵抗状態となるので、ＭＯＳトランジスタ２５はオン状態となり、ＭＯＳトランジスタ２５のドレイン電圧及びゲート電圧は低抵抗状態にあるＭＯＳトランジスタ２８に応じて電源電圧ＶＣＣと接地との間の接地に近い電圧となる一方、ＭＯＳトランジスタ２９が高抵抗状態となるとともに、ＭＯＳトランジスタ２６は、ＭＯＳトランジスタ２５のゲートと共通接続されたそのゲートに接地に近い電圧が印加されてほぼオン状態であるため、低抵抗状態となり、ＭＯＳトランジスタ２６のドレイン電圧、すなわち、出力パルスＰＬＳは、電源電圧ＶＣＣに近い電圧、すなわち、図２（４）に示す”Ｈ”レベルのままである。
【００４６】
次に、時刻ｔ１１から時刻ｔ１４までの期間では、ノードＮＢの電圧ＶＢは、図４に示すように、ＭＯＳトランジスタ２９のしきい値電圧Ｖｔｈｎより高くなるため、ＭＯＳトランジスタ２９はオン状態であり、ノードＮＡの電圧ＶＡは、図４に示すように、ＭＯＳトランジスタ２８のしきい値電圧Ｖｔｈｎより高いままであるため、ＭＯＳトランジスタ２８もオン状態である。時刻ｔ１２では、ＭＯＳトランジスタ２９の電流特性（図５曲線ｃ参照）と、ＭＯＳトランジスタ２６の電流特性（図５曲線ｄ参照）とから、出力パルスＰＬＳは、この２つの電流特性曲線ｃ及びｄの交点における電圧ＰＬＳ１２となり、引き続き”Ｈ”レベルのままである。そして、時刻ｔｘでは、ＭＯＳトランジスタ２９の電流特性（図５曲線ｂ参照）と、ＭＯＳトランジスタ２６の電流特性（図５曲線ｅ参照）とから、出力パルスＰＬＳは、この２つの電流特性曲線ｂ及びｅの交点における電圧ＰＬＳｘとなり、ほぼＶＣＣ／２となる。さらに、時刻ｔ１３では、ＭＯＳトランジスタ２９の電流特性（図５曲線ａ参照）と、ＭＯＳトランジスタ２６の電流特性（図５曲線ｆ参照）とから、出力パルスＰＬＳは、この２つの電流特性曲線ａ及びｆの交点における電圧ＰＬＳ１３となり、ほぼ”Ｌ”レベルとなる。
【００４７】
そして、時刻ｔ１４以降の期間では、ノードＮＢの電圧ＶＢは、図４に示すように、ＭＯＳトランジスタ２９のしきい値電圧Ｖｔｈｎより高いため、ＭＯＳトランジスタ２９はオン状態であるのに対し、ノードＮＡの電圧ＶＡは、図４に示すように、ＭＯＳトランジスタ２８のしきい値電圧Ｖｔｈｎより低いため、ＭＯＳトランジスタ２８はオフ状態である。したがって、時刻ｔ１４以降の期間では、ＭＯＳトランジスタ２８が高抵抗状態となるので、ＭＯＳトランジスタ２５はオフ状態となり、ＭＯＳトランジスタ２５のドレイン電圧及びゲート電圧は高抵抗状態にあるＭＯＳトランジスタ２８に応じて電源電圧ＶＣＣと接地との間の電源電圧ＶＣＣに近い電圧となる一方、ＭＯＳトランジスタ２９が低抵抗状態となるとともに、ＭＯＳトランジスタ２６は、ＭＯＳトランジスタ２５のゲートと共通接続されたそのゲートに電源電圧ＶＣＣに近い電圧が印加されてほぼオフ状態となるため、高抵抗状態となり、ＭＯＳトランジスタ２６のドレイン電圧、すなわち、出力パルスＰＬＳは、接地に近い電圧、すなわち、図２（４）に示す”Ｌ”レベルとなる。
【００４８】
以上説明したように、この例のパルス発生回路は、差動回路３４を構成するＭＯＳトランジスタ２８及び２９がともにオン状態である場合に、それぞれのゲートに印加される電圧ＶＡ及びＶＢが異なることに伴うドレイン電流の違いを利用して出力パルスＰＬＳを反転している。したがって、この例のパルス発生回路は、ＭＯＳトランジスタ２８及び２９のしきい値電圧Ｖｔｈｎが等しければ、そのしきい値電圧Ｖｔｈｎの値自体に影響されることなく、電圧ＶＡと電圧ＶＢとの交差電圧ＶＸにより出力パルスＰＬＳのパルス幅が決定されることになる。なお、差動回路３４は、ＭＯＳトランジスタ２８及び２９がともにオフ状態になると、ＭＯＳトランジスタ２５及び２６もともにオフ状態となり、このような期間では出力パルスＰＬＳがオープン状態となるので、後段の回路が誤動作する原因となり、好ましくない。そこで、差動回路３４においては、しきい値電圧Ｖｔｈｎは０Ｖ以上であって交差電圧ＶＸ以下である必要がある。言い換えれば、時刻ｔ１から時刻ｔ１４までは電圧ＶＡ又はＶＢの少なくとも一方が、しきい値電圧Ｖｔｈｎ以上であって電源電圧ＶＣＣ以下である必要がある。
【００４９】
このように、この例のパルス発生回路では、第１及び第２の遅延回路を設けるとともに、各遅延回路の出力端であるノードＮＡ及びＮＢを差動回路３４の２つの入力端に接続し、第１の遅延回路の”Ｈ”レベルから”Ｌ”レベルへ変化する出力電圧と、第２の遅延回路の”Ｌ”レベルから”Ｈ”レベルへ変化する出力電圧との交差点を基準として出力パルスＰＬＳのパルス幅を決定している。
したがって、製造時のプロセスパラメータ、特に、差動回路３４を構成するＮチャネルのＭＯＳトランジスタ２８及び２９のしきい値電圧Ｖｔｈがばらついても出力パルスＰＬＳのパルス幅がばらつくことはない。
【００５０】
また、この例のパルス発生回路では、動作時に電源電圧ＶＣＣが変動しても、出力パルスＰＬＳのパルス幅の変動は非常に少ない。以下、その理由を図６及び図７を参照して説明する。図６は、第１及び第２の遅延回路の時定数Ｃ１Ｒ１及びＣ２Ｒ２がともに３０ｎｓｅｃ（Ｃ１＝Ｃ２＝１ｐＦ、Ｒ１＝Ｒ２＝３０ｋΩ）である場合の遅延特性を表している。図６において、曲線ａ１は電源電源ＶＣＣが２．０Ｖである場合の第１の遅延回路の遅延特性、曲線ａ２は電源電源ＶＣＣが１．６Ｖである場合の第１の遅延回路の遅延特性、曲線ｂ１は電源電源ＶＣＣが２．０Ｖである場合の第２の遅延回路の遅延特性、曲線ｂ２は電源電源ＶＣＣが１．６Ｖである場合の第２の遅延回路の遅延特性である。図６から分かるように、電源電圧ＶＣＣが２．０Ｖである場合と１．６Ｖである場合とでは上記交差点における電圧ＶＸ１（約１．０Ｖ）及びＶＸ２（約０．８Ｖ）が異なっているが、時刻ｔＸ（約２１ｎｓｅｃ）は異なっていない。また、図７は、第１の遅延回路の時定数Ｃ１Ｒ１が３０ｎｓｅｃ（Ｃ１＝１ｐＦ、Ｒ１＝３０ｋΩ）であるのに対し、第２の遅延回路の時定数Ｃ２Ｒ２が１０ｎｓｅｃ（Ｃ２＝１ｐＦ、Ｒ２＝１０ｋΩ）である場合の遅延特性を表している。図７において、曲線ａ１は電源電源ＶＣＣが２．０Ｖである場合の第１の遅延回路の遅延特性、曲線ａ２は電源電源ＶＣＣが１．６Ｖである場合の第１の遅延回路の遅延特性、曲線ｂ１は電源電源ＶＣＣが２．０Ｖである場合の第２の遅延回路の遅延特性、曲線ｂ２は電源電源ＶＣＣが１．６Ｖである場合の第２の遅延回路の遅延特性である。図７から分かるように、第１の遅延回路の時定数Ｃ１Ｒ１と第２の遅延回路の時定数Ｃ２Ｒ２が異なっている場合でも、電源電圧ＶＣＣが２．０Ｖである場合と１．６Ｖである場合とでは上記交差点における電圧ＶＸ１（約１．４Ｖ）及びＶＸ２（約１．１Ｖ）が異なっているが、時刻ｔＸ（約１２ｎｓｅｃ）は異なっていない。
【００５１】
また、この例のパルス発生回路においても、上記した第１の従来例であるパルス発生回路の場合と同様、第１の遅延回路を構成する抵抗３０の抵抗値Ｒ２、コンデンサ３２の容量値Ｃ２や第２の遅延回路を構成する抵抗３１の抵抗値Ｒ３、コンデンサ３３の容量値Ｃ３がばらつく場合がある。しかし、上記したように、この例のパルス発生回路では、差動回路３４を構成するＮチャネルのＭＯＳトランジスタ２８及び２９のしきい値電圧Ｖｔｈのバラツキの影響を受けないので、抵抗値Ｒ２及びＲ３や容量値Ｃ２及びＣ３のバラツキの影響は少ない。この例のパルス発生回路は、図２７の例では、インバータ２の論理しきい値ＶＩＮＶが０．９Ｖである場合に相当すると考えれば良いので、出力パルスＰＬＳのパルス幅は、１６．６４〜２４．９５ｎｓｅｃの範囲（バラツキ幅；８．３１ｎｓｅｃ）でばらつくだけであり、上記した第１の従来例であるパルス発生回路の場合と比べてバラツキ幅は約半分である。
【００５２】
なお、抵抗３０の前段には２つのインバータ２１及び２２が直列接続されているのに対し、抵抗３１の前段には１つのインバータ２３が接続されているため、抵抗３０の一端（図１において左側の端部）での信号は、抵抗３１の一端（図１において左側の端部）での信号に比べて一般に０．２〜０．５ｎｓｅｃ程度遅延している。しかし、生成すべき出力パルスＰＬＳのパルス幅が数十ｎｓｅｃであればこの遅延は無視することができる。
【００５３】
次に、この例のパルス発生回路を適用したフラッシュメモリの構成及び動作について、図８〜図１４を参照して説明する。
図８は、フラッシュメモリの構成を示すブロック図である。この例のフラッシュメモリは、制御回路４１と、アドレス制御回路４２と、パルス発生回路４３と、メモリセルアレイ４４と、行デコーダ（ＸＤＥＣ）４５と、列デコーダ（ＹＤＥＣ）４６と、列選択スイッチ群４７と、読出・書込回路４８と、入出力回路４９とから構成されている。制御回路４１は、外部から供給されるチップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ及びライトイネーブル信号／ＷＥに基づいて、フラッシュメモリの各部を制御するための各種制御信号を出力する。チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥ及びライトイネーブル信号／ＷＥは、いずれもローアクティブである。
【００５４】
アドレス制御回路４２は、制御回路４１から供給される制御信号に基づいて、外部から供給されるアドレスビットＡ０〜Ａｎ（ｎは自然数）をバッファリングしてアドレスビットＡＤ０〜ＡＤｎとして出力したり、各アドレスビットＡ０〜Ａｎに対応したワンショット単位パルスＰＯＳ０〜ＰＯＳｎやワンショット単位パルスＰＯＳ０〜ＰＯＳｎの論理和であるワンショットパルスＰＯＳを発生する。パルス発生回路４３は、ワンショットパルスＰＯＳに基づいて、パルス幅が２０ｎｓｅｃの出力パルスＰＬＳ２及びパルス幅が５０ｎｓｅｃの出力パルスＰＬＳ５を発生する。このパルス発生回路４３には図１に示す構成のパルス発生回路が適用されている。出力パルスＰＬＳ２は、主に読出・書込回路４８に供給され、プリチャージやセンスアンプ等の活性化のタイミングを制御するためなどに用いられる。また、出力パルスＰＬＳ５は、主に読出・書込回路４８に供給され、データの取り込みのタイミングを制御するためなどに用いられる。
【００５５】
メモリセルアレイ４４は、複数個のメモリセルがマトリクス状に配置されている。行デコーダ（ＸＤＥＣ）４５は、アドレス制御回路４２から供給されるアドレスビットＡＤ０〜ＡＤｎをデコードして、メモリセルアレイ４４の対応するワード線を選択状態とするための行選択信号を出力する。列デコーダ（ＹＤＥＣ）４６は、アドレス制御回路４２から供給されるアドレスビットＡＤ０〜ＡＤｎをデコードして、メモリセルアレイ４４の複数のビット線に対応して設けられた列選択スイッチを活性化するための列選択信号を出力する。
【００５６】
列選択スイッチ群４７は、メモリセルアレイ４４の複数のビット線に対応して設けられた複数の列選択スイッチを有し、対応する列選択信号により活性化された列選択スイッチがメモリセルアレイ４４の対応するビット線を読出・書込回路４８に接続する。これにより、制御回路４１から供給される制御信号に基づいて、メモリセルアレイ４４の所定のメモリセルにデータの読み出しや書き込みが行われる。読出・書込回路４８は、制御回路４１から供給される制御信号に基づいて、メモリセルアレイ４４の対応するメモリセルからデータの読み出しや書き込みを行う。入出力回路４９は、データ読み出し時には、制御回路４１から供給される制御信号に基づいて、読出・書込回路４８で読み出されたデータを１６ビットのデータＤＴ０〜ＤＴ１５として出力する。また、入出力回路４９は、データ書き込み時には、制御回路４１から供給される制御信号に基づいて、外部から供給される１６ビットのデータＤＴ０〜ＤＴ１５を書き込みデータとして読出・書込回路４８に供給する。
【００５７】
アドレス制御回路４２は、図９に示すアドレスバッファ回路５０及びワンショット単位パルス発生回路（ＯＳＵ）５１０〜５１ｎと、図１０に示すワンショット単位パルス発生回路５２とから構成されている。アドレスバッファ回路５０は、直列接続された２つのインバータ５３０１及び５３０２、５３１１及び５３１２、…、５３ｎ１及び５３ｎ２が各アドレスビットＡ０〜Ａｎに対応して設けられて構成されている。ＯＳＵ５１０〜５１ｎは、対応するインバータ５３０２、５３１２、…、５３ｎ２から供給されるアドレスビットＡＤ０〜ＡＤｎに基づいてワンショット単位パルスＰＯＳ０〜ＰＯＳｎをそれぞれ発生する。ワンショット単位パルス発生回路５２は、ｎ入力のノアゲート５４と、インバータ５５とから構成され、各ＯＳＵ５１０〜５１ｎから供給されるワンショット単位パルスＰＯＳ０〜ＰＯＳｎの論理和であるワンショットパルスＰＯＳを発生する。
【００５８】
次に、図１１にＯＳＵ５１０の構成を示す。この例のＯＳＵ５１０は、インバータ５６〜６８と、ＮチャネルのＭＯＳトランジスタ６９〜７２と、ナンドゲート７３〜７５とから構成されている。インバータ５６は、アドレスビットＡＤ０を反転して出力する。インバータ５７〜６１は、直列接続され、インバータ５７はアドレスビットＡＤ０を反転して出力し、インバータ５８〜６１は対応する前段のインバータの出力電圧を反転して出力する。インバータ６２は、アドレスビットＡＤ０を反転して出力する。ＭＯＳトランジスタ６９は、そのゲートがインバータ６２の出力端に接続され、そのドレインがインバータ５８の出力端に接続され、そのソースが接地に接続されている。ＭＯＳトランジスタ７０は、そのゲートがインバータ６２の出力端に接続され、そのドレインがインバータ６０の出力端に接続され、そのソースが接地に接続されている。ナンドゲート７３は、第１の入力端から供給されるアドレスビットＡＤ０と、第２の入力端（これをノードＮａとする。）から供給されるインバータ６１の出力電圧との論理積を取り、その結果を反転して出力する。
【００５９】
インバータ６３〜６７は、直列接続され、インバータ６３はインバータ５６の出力電圧を反転して出力し、インバータ６４〜６７は対応する前段のインバータの出力電圧を反転して出力する。インバータ６８は、インバータ５６の出力電圧を反転して出力する。ＭＯＳトランジスタ７１は、そのゲートがインバータ６８の出力端に接続され、そのドレインがインバータ６４の出力端に接続され、そのソースが接地に接続されている。ＭＯＳトランジスタ７２は、そのゲートがインバータ６８の出力端に接続され、そのドレインがインバータ６６の出力端に接続され、そのソースが接地に接続されている。ナンドゲート７４は、第１の入力端（これをノードＮｂとする。）から供給されるインバータ５６の出力電圧と、第２の入力端（これをノードＮｃとする。）から供給されるインバータ６７の出力電圧との論理積を取り、その結果を反転して出力する。ナンドゲート７５は、第１の入力端（これをノードＮｄとする。）から供給されるナンドゲート７３の出力電圧と、第２の入力端（これをノードＮｅとする。）から供給されるナンドゲート７４の出力電圧との論理積を取り、その結果を反転してワンショット単位パルスＰＯＳ０として出力する。なお、ＯＳＵ５１１〜ＯＳＵ５１ｎの構成については、ＯＳＵ５１０の構成と略同様であるので、その説明を省略する。
【００６０】
次に、図１２にパルス発生回路４３の構成を示す。この例のパルス発生回路４３は、第１パルス発生部４３ａと第２パルス発生部４３ｂとから構成されている。第１パルス発生部４３ａ及び第２パルス発生部４３ｂのそれぞれの構成は、図１に示すパルス発生回路の構成と同様であるので、図１の各構成要素に対応する部分には添え字ａ及びｂを異ならせた同一の符号を付け、その説明を省略する。第１パルス発生部４３ａは、ワンショットパルスＰＯＳに応じて２０ｎｓｅｃのパルス幅を有する出力パルスＰＬＳ２を出力する。一方、第２パルス発生部４３ｂは、ワンショットパルスＰＯＳに応じて５０ｎｓｅｃのパルス幅を有する出力パルスＰＬＳ２を出力する。
【００６１】
次に、上記構成のフラッシュメモリの動作のうち、ＯＳＵ５１０及びパルス発生回路４３の動作について、図１３及び図１４に示すタイミングチャートを参照して説明する。まず、ＯＳＵ５１０の動作について、図１３を参照して説明する。初期状態においては、アドレスビットＡＤ０は、図１３（１）に示すように、”Ｌ”レベルである。したがって、ナンドゲート７３の第１の入力端の電圧は、”Ｌ”レベルである。一方、インバータ６２が”Ｌ”レベルのアドレスビットＡＤ０を反転して”Ｈ”レベルの出力電圧を出力するので、ＭＯＳトランジスタ６９及び７０はともにオン状態である。これにより、ナンドゲート７３の第２の入力端の電圧、すなわち、ノードＮａの電圧は、５段に直列接続され、”Ｌ”レベルのアドレスビットＡＤ０が供給されるインバータ５７〜６１の最終段であるインバータ６１の出力電圧であるから、図１３（２）に示すように、”Ｈ”レベルである。これにより、ナンドゲート７３の出力端の電圧、すなわち、ノードＮｄの電圧は、図１３（３）に示すように、”Ｈ”レベルである。
【００６２】
また、インバータ５６が”Ｌ”レベルのアドレスビットＡＤ０を反転して出力するので、ナンドゲート７４の第１の入力端の電圧、すなわち、ノードＮｂの電圧は、図１３（４）に示すように、”Ｈ”レベルである。一方、インバータ６８が”Ｈ”レベルのインバータ５６の出力電圧を反転して”Ｌ”レベルの出力電圧を出力するので、ＭＯＳトランジスタ７１及び７２はともにオフ状態である。これにより、ナンドゲート７４の第２の入力端の電圧、すなわち、ノードＮｃの電圧は、５段に直列接続され、”Ｈ”レベルのインバータ５６の出力電圧が供給されるインバータ６３〜６７の最終段であるインバータ６７の出力電圧であるから、図１３（５）に示すように、”Ｌ”レベルである。これにより、ナンドゲート７４の出力端の電圧、すなわち、ノードＮｅの電圧は、図１３（６）に示すように、”Ｈ”レベルである。したがって、ナンドゲート７５の出力電圧、すなわち、ワンショット単位パルスＰＯＳ０は、図１３（７）に示すように、”Ｌ”レベルである。
【００６３】
このような初期状態において、図１３（１）に示すように、アドレスビットＡＤ０が”Ｌ”レベルから”Ｈ”レベルに変化すると、ナンドゲート７３の第１の入力端の電圧は、”Ｌ”レベルから”Ｈ”レベルに変化する。一方、インバータ６２が”Ｌ”レベルから”Ｈ”レベルに変化するアドレスビットＡＤ０を反転して”Ｈ”レベルから”Ｌ”レベルに変化する出力電圧を出力するので、ＭＯＳトランジスタ６９及び７０はともにオン状態からオフ状態に変化する。これにより、ノードＮａの電圧は、５段に直列接続されたインバータ５７〜６１の最終段であるインバータ６１の出力電圧であるから、図１３（２）に示すように、アドレスビットＡＤ０が”Ｌ”レベルから”Ｈ”レベルに変化してからインバータ５７〜６１の各伝達遅延時間の総和に応じた時間経過後に”Ｈ”レベルから”Ｌ”レベルに変化する。これにより、ノードＮｄの電圧は、図１３（３）に示すように、アドレスビットＡＤ０が”Ｌ”レベルから”Ｈ”レベルに変化した後に”Ｈ”レベルから”Ｌ”レベルに変化し、その後、ノードＮａの電圧が”Ｈ”レベルから”Ｌ”レベルに変化した後に”Ｌ”レベルから”Ｈ”レベルに変化する。
【００６４】
また、インバータ５６が”Ｌ”レベルから”Ｈ”レベルに変化するアドレスビットＡＤ０を反転して出力するので、ナンドゲート７４の第１の入力端の電圧、すなわち、ノードＮｂの電圧は、図１３（４）に示すように、”Ｈ”レベルから”Ｌ”レベルに変化する。一方、インバータ６８が”Ｈ”レベルから”Ｌ”レベルに変化するインバータ５６の出力電圧を反転して”Ｌ”レベルから”Ｈ”レベルに変化する出力電圧を出力するので、ＭＯＳトランジスタ７１及び７２はともにオフ状態からオン状態に変化する。これにより、ノードＮｃの電圧は、図１３（５）に示すように、アドレスビットＡＤ０が”Ｌ”レベルから”Ｈ”レベルに変化した後に”Ｌ”レベルから”Ｈ”レベルに変化する。これにより、ノードＮｅの電圧は、図１３（６）に示すように、”Ｈ”レベルのままである。したがって、ワンショット単位パルスＰＯＳ０は、図１３（７）に示すように、アドレスビットＡＤ０が”Ｌ”レベルから”Ｈ”レベルに変化した後に”Ｌ”レベルから”Ｈ”レベルに変化し、その後、アドレスビットＡＤ０が”Ｌ”レベルから”Ｈ”レベルに変化してからインバータ５７〜６１の各伝達遅延時間の総和に応じた時間経過後に”Ｈ”レベルから”Ｌ”レベルに変化する。
【００６５】
次に、図１３（１）に示すように、アドレスビットＡＤ０が”Ｈ”レベルから”Ｌ”レベルに変化すると、ナンドゲート７３の第１の入力端の電圧は、”Ｈ”レベルから”Ｌ”レベルに変化する。一方、インバータ６２が”Ｈ”レベルから”Ｌ”レベルに変化するアドレスビットＡＤ０を反転して”Ｌ”レベルから”Ｈ”レベルに変化する出力電圧を出力するので、ＭＯＳトランジスタ６９及び７０はともにオフ状態からオン状態に変化する。これにより、ノードＮａの電圧は、図１３（２）に示すように、アドレスビットＡＤ０が”Ｈ”レベルから”Ｌ”レベルに変化した後に”Ｌ”レベルから”Ｈ”レベルに変化する。これにより、ノードＮｄの電圧は、図１３（３）に示すように、”Ｈ”レベルのままである。
【００６６】
また、インバータ５６が”Ｈ”レベルから”Ｌ”レベルに変化するアドレスビットＡＤ０を反転して出力するので、ノードＮｂの電圧は、図１３（４）に示すように、”Ｌ”レベルから”Ｈ”レベルに変化する。一方、インバータ６８が”Ｌ”レベルから”Ｈ”レベルに変化するインバータ５６の出力電圧を反転して”Ｈ”レベルから”Ｌ”レベルに変化する出力電圧を出力するので、ＭＯＳトランジスタ７１及び７２はともにオン状態からオフ状態に変化する。これにより、ノードＮｃの電圧は、５段に直列接続されたインバータ６３〜６７の最終段であるインバータ６７の出力電圧であるから、図１３（５）に示すように、インバータ５６の出力電圧が”Ｌ”レベルから”Ｈ”レベルに変化してからインバータ６３〜６７の各伝達遅延時間の総和に応じた時間経過後に”Ｈ”レベルから”Ｌ”レベルに変化する。これにより、ノードＮｅの電圧は、図１３（６）に示すように、インバータ５６の出力電圧が”Ｌ”レベルから”Ｈ”レベルに変化した後に”Ｈ”レベルから”Ｌ”レベルに変化し、その後、ノードＮｃの電圧が”Ｈ”レベルから”Ｌ”レベルに変化した後に”Ｌ”レベルから”Ｈ”レベルに変化する。したがって、ワンショット単位パルスＰＯＳ０は、図１３（７）に示すように、アドレスビットＡＤ０が”Ｈ”レベルから”Ｌ”レベルに変化した後に”Ｌ”レベルから”Ｈ”レベルに変化し、その後、インバータ５６の出力電圧が”Ｌ”レベルから”Ｈ”レベルに変化してからインバータ６３〜６７の各伝達遅延時間の総和に応じた時間経過後に”Ｈ”レベルから”Ｌ”レベルに変化する。
【００６７】
次に、パルス発生回路４３の動作について、図１４を参照して説明する。ただし、図１２に示す第１及び第２パルス発生部４３ａ及び４３ｂを構成する各構成要素の詳細な動作については、図２、図４及び図５を参照して説明した図１に示すパルス発生回路を構成する各構成要素の動作と略同様であるので、その説明を省略する。まず、初期状態においては、図１４（１）に示すように、ワンショットパルスＰＯＳは”Ｌ”レベルであるので、出力パルスＰＬＳ２及びＰＬＳ５は、図１４（２）及び（３）に示すように、ともに”Ｌ”レベルである。次に、所定パルス幅のワンショットパルスＰＯＳが供給されると、出力パルスＰＬＳ２及びＰＬＳ５は、図１４（２）及び（３）に示すように、ともに”Ｌ”レベルから”Ｈ”レベルに変化する。そして、出力パルスＰＬＳ２は、抵抗３０ａ及びコンデンサ３２ａからなる第１の遅延回路の”Ｈ”レベルから”Ｌ”レベルへ変化する出力電圧ＶＡａと、抵抗３１ｂ及びコンデンサ３２ｂからなる第２の遅延回路の”Ｌ”レベルから”Ｈ”レベルへ変化する出力電圧ＶＢａとの交差点を基準として決定されるパルス幅（今の場合、２０ｎｓｅｃ）だけ”Ｈ”レベルを保持した後、”Ｌ”レベルに変化する。一方、出力パルスＰＬＳ５は、抵抗３０ｂ及びコンデンサ３２ｂからなる第１の遅延回路の”Ｈ”レベルから”Ｌ”レベルへ変化する出力電圧ＶＡｂと、抵抗３１ｂ及びコンデンサ３２ｂからなる第２の遅延回路の”Ｌ”レベルから”Ｈ”レベルへ変化する出力電圧ＶＢｂとの交差点を基準として決定されるパルス幅（今の場合、５０ｎｓｅｃ）だけ”Ｈ”レベルを保持した後、”Ｌ”レベルに変化する。
このように、図１に示すパルス発生回路は、フラッシュメモリにおいて、ワンショットパルスＰＯＳに応じて所定パルス幅の出力パルスＰＬＳ２及びＰＬＳ５を発生する場合に適用することができる。
【００６８】
Ｂ．第２の実施例
次に、この発明の第２の実施例について説明する。
図１５は、この発明の第２の実施例であるパルス発生回路の構成を示す回路図である。この図において、図１の各部に対応する部分には同一の符号を付け、その説明を省略する。図１５に示すパルス発生回路においては、図１に示す差動回路３４に換えて、差動回路８１が新たに設けられている。
差動回路８１は、ＰチャネルのＭＯＳトランジスタ８２及び８３と、ＮチャネルのＭＯＳトランジスタ８４及び８５とから構成されている。ＭＯＳトランジスタ８２は、そのゲートがノードＮＡに接続され、そのソースに電源電圧ＶＣＣが印加され、そのドレインがＭＯＳトランジスタ８４のドレインに接続されている。ＭＯＳトランジスタ８３は、そのゲートがノードＮＢに接続され、そのソースに電源電圧ＶＣＣが印加され、そのドレインがＭＯＳトランジスタ８５のドレインに接続されるとともに出力パルスＰＬＳが出力される。ＭＯＳトランジスタ８４は、そのゲートがドレインと接続されるとともにＭＯＳトランジスタ８５のゲートに接続され、そのソースが接地に接続されている。ＭＯＳトランジスタ８５は、そのソースが接地に接続されている。ＭＯＳトランジスタ８４及び８５はカレントミラー回路を構成している。また、ＭＯＳトランジスタ８２及び８３のしきい値電圧Ｖｔｈｐは、等しく設定されている。
【００６９】
なお、上記構成のパルス発生回路の動作については、差動回路８１がＰチャネルのＭＯＳトランジスタ８２及び８３が入力段に設けられている他は上記した図１に示すパルス発生回路の動作と略同様であり、その波形図である図１６も図２に示す波形図と略同様であるので、その説明を省略する。
このように、この例のパルス発生回路は、図１に示すＮチャネルのＭＯＳトランジスタ２８及び２９を入力段とする差動回路３４に換えて、ＰチャネルのＭＯＳトランジスタ８２及び８３を入力段とする差動回路８１を設けても、上記した第１の実施例と略同様の効果が得られる。ただし、差動回路８１は、ＭＯＳトランジスタ８２及び８３がともにオフ状態になると、ＭＯＳトランジスタ８４及び８５もともにオフ状態となり、このような期間では出力パルスＰＬＳがオープン状態となるので、後段の回路が誤動作する原因となり、好ましくない。そこで、差動回路８１においては、電源電圧ＶＣＣとしきい値電圧Ｖｔｈｐの絶対値｜Ｖｔｈｐ｜は交差電圧ＶＸ以上であって電源電圧ＶＣＣ以下である必要がある。言い換えれば、時刻ｔ１から時刻ｔ１４までは電圧ＶＡ又はＶＢの少なくとも一方が０Ｖ以上であって電源電圧ＶＣＣとしきい値電圧Ｖｔｈｐの絶対値｜Ｖｔｈｐ｜しきい値電圧Ｖｔｈｎ以下である必要がある（図１７参照）。
【００７０】
Ｃ．第３の実施例
次に、この発明の第３の実施例について説明する。
図１８は、この発明の第３の実施例であるパルス発生回路の構成を示す回路図である。この図において、図１の各部に対応する部分には同一の符号を付け、その説明を省略する。図１８に示すパルス発生回路においては、図１に示すインバータ２１に換えて、入力端とインバータ２３の入力端及びＭＯＳトランジスタ２７のゲートとの間にインバータ９１が新たに挿入されている。インバータ２２と、ＭＯＳトランジスタ２４と、抵抗３０と、コンデンサ３２とは、第１の電圧出力部を構成している。一方、インバータ２３及び９１と、ＭＯＳトランジスタ２７と、抵抗３１と、コンデンサ３３とは、第２の電圧出力部を構成している。また、この例のパルス発生回路には、図１９（１）に示すように、ローアクティブのワンショットパルス／ＰＯＳが供給される。
なお、上記構成のパルス発生回路の動作については、ローアクティブのワンショットパルス／ＰＯＳが供給される他は上記した図１に示すパルス発生回路の動作と略同様であり、その波形図である図１９も（１）以外は図２に示す波形図と略同様であるので、その説明を省略する。
このように、この例のパルス発生回路は、ローアクティブのワンショットパルス／ＰＯＳが供給される場合に所定パルス幅の出力パルスＰＬＳを発生することができ、上記した第１の実施例と略同様の効果が得られる。
【００７１】
Ｄ．第４の実施例
次に、この発明の第４の実施例について説明する。
図２０は、この発明の第４の実施例であるパルス発生回路の構成を示す回路図である。この図において、図１５の各部に対応する部分には同一の符号を付け、その説明を省略する。図２０に示すパルス発生回路においては、図１５に示すインバータ２１に換えて、入力端とインバータ２３の入力端及びＭＯＳトランジスタ２７のゲートとの間にインバータ９２が新たに挿入されている。インバータ２２と、ＭＯＳトランジスタ２４と、抵抗３０と、コンデンサ３２とは、第１の電圧出力部を構成している。一方、インバータ２３及び９２と、ＭＯＳトランジスタ２７と、抵抗３１と、コンデンサ３３とは、第２の電圧出力部を構成している。また、この例のパルス発生回路には、図２１（１）に示すように、ローアクティブのワンショットパルス／ＰＯＳが供給される。
なお、上記構成のパルス発生回路の動作については、ローアクティブのワンショットパルス／ＰＯＳが供給される他は上記した図１５に示すパルス発生回路の動作と略同様であり、その波形図である図２１も（１）以外は図１６に示す波形図と略同様であるので、その説明を省略する。
このように、この例のパルス発生回路は、ローアクティブのワンショットパルス／ＰＯＳが供給される場合に所定パルス幅の出力パルスＰＬＳを発生することができ、上記した第２の実施例と略同様の効果が得られる。
【００７２】
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述の各実施例においては、各パルス発生回路を構成する第１の遅延回路の時定数Ｃ２Ｒ２と第２の遅延回路の時定数Ｃ３Ｒ３との関係については特に言及していないが、図６及び図７から分かるように、時定数Ｃ２Ｒ２と時定数Ｃ３Ｒ３とが等しくても異なっていても電源電圧ＶＣＣの変動の影響を受けないことには変わりはない。したがって、半導体装置製造時のプロセスとの関係上、時定数Ｃ２Ｒ２と時定数Ｃ３Ｒ３とが等しくなるように製造すること可能であれば等しくなるように製造し、逆に等しくなるように製造することが困難である場合には、異ならせて製造しても良い。
また、上述の各実施例においては、この発明を単体で用いたり、フラッシュメモリに適用する例を示したが、これに限定されない。この発明は、ＳＲＡＭやＤＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の半導体記憶装置、これらの半導体記憶装置、ＣＰＵ（中央処理装置）、複数個の入出力手段等をバスを介して接続して構成したシステムを１個の半導体チップ内に組み込んだＳＯＣ（ＳｙｓｔｅｍＯｎ　ａ　Ｃｈｉｐ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）等の半導体装置にも適用することができる。
【００７３】
【発明の効果】
以上説明したように、この発明の構成によれば、第１の抵抗及び第１のコンデンサからなる第１の遅延回路を有し、ワンショットパルスに応じて第１の時定数に基づいて第１の電圧から第２の電圧に向かって変化する第１の出力電圧を出力する第１の電圧出力部と、第２の抵抗及び第２のコンデンサからなる第２の遅延回路を有し、ワンショットパルスに応じて第２の時定数に基づいて第２の電圧から第１の電圧に向かって変化する第２の出力電圧を出力する第２の電圧出力部と、ワンショットパルスの入力から第１の出力電圧と第２の出力電圧との交差点までに対応したパルス幅のパルスを発生する差動回路とを備えているので、製造時のプロセスパラメータ、特に、ＭＯＳトランジスタのしきい値電圧が変動したり、動作時に電源電圧が変動しても、所望のパルス幅のパルスを発生することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるパルス発生回路の構成を示す回路図である。
【図２】同回路の動作を説明するための波形図である。
【図３】同回路を構成する差動回路３４の構成及び動作を説明するための回路図である。
【図４】同回路の動作を詳細に説明するための波形図である。
【図５】差動回路３４を構成するＭＯＳトランジスタ２６、２８及び２９の電流特性の一例を示す図である。
【図６】同回路での出力パルスＰＬＳのパルス幅に対する電源電圧ＶＣＣの変動の影響を説明するための図である。
【図７】同回路での出力パルスＰＬＳのパルス幅に対する電源電圧ＶＣＣの変動の影響を説明するための図である。
【図８】同回路を適用したフラッシュメモリの構成を示すブロック図である。
【図９】同メモリを構成するアドレス制御回路４２の一部であるアドレスバッファ回路５０及びＯＳＵ５１０〜５１ｎを示す回路図である。
【図１０】同回路４２の一部であるワンショット単位パルス発生回路５２の構成を示す回路図である。
【図１１】ＯＳＵ５１０の構成を示す回路図である。
【図１２】パルス発生回路４３の構成を示す回路図である。
【図１３】ＯＳＵ５１０の動作を説明するためのタイミングチャートである。
【図１４】パルス発生回路４３の動作を説明するためのタイミングチャートである。
【図１５】この発明の第２の実施例であるパルス発生回路の構成を示す回路図である。
【図１６】同回路の動作を説明するための波形図である。
【図１７】同回路の動作を詳細に説明するための波形図である。
【図１８】この発明の第３の実施例であるパルス発生回路の構成を示す回路図である。
【図１９】同回路の動作を説明するための波形図である。
【図２０】この発明の第４の実施例であるパルス発生回路の構成を示す回路図である。
【図２１】同回路の動作を説明するための波形図である。
【図２２】第１の従来例であるパルス発生回路の構成例を示す回路図である。
【図２３】同回路を構成するインバータ１及び２の構成例を示す回路図である。
【図２４】同回路の動作を説明するための波形図である。
【図２５】第２の従来例であるパルス発生回路の構成例を示す回路図である。
【図２６】同回路の動作を説明するための波形図である。
【図２７】第１の従来例であるパルス発生回路における遅延回路の時定数Ｃ１Ｒ１及びインバータ２の論理しきい値ＶＩＮＶの各バラツキの影響を説明するための図である。
【符号の説明】
２１〜２３，９１，９２　インバータ
２４〜２６，８２，８２　ＰチャネルのＭＯＳトランジスタ
２７〜２９，８４，８５　ＮチャネルのＭＯＳトランジスタ
３０，３１　抵抗
３２，３３　コンデンサ
３４，８１　差動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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