【手続補正書】
【提出日】平成15年8月1日(2003.8.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上にゲート、ソースおよびドレインからなるＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上に素子分離領域を形成し、前記素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、
（ｂ）前記半導体基板の主面上に、前記第１方向に垂直な第２方向に延在して、前記ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、
（ｃ）前記第１配線間の前記活性領域に、前記ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、
（ｄ）前記第１配線を覆う第１絶縁膜を形成し、前記半導体領域の少なくとも一方の半導体領域上の前記第１絶縁膜に接続孔を形成する工程、
（ｅ）前記接続孔内に前記半導体領域に電気的に接続する接続部材を形成する工程、
（ｆ）前記接続部材上に、第２絶縁膜、第３絶縁膜および前記第３絶縁膜に対してエッチング選択比を有する第４絶縁膜を堆積し、前記第４絶縁膜上に第１被膜を堆積する工程、
（ｇ）前記第１被膜上に前記第１方向に延在して第１レジスト膜をパターニングし、前記第１レジスト膜の存在下で前記第１被膜をエッチングする工程、
（ｈ）前記エッチングされた第１被膜の存在下で、前記第３絶縁膜をストッパ膜として前記第４絶縁膜をエッチングし、さらに前記第２絶縁膜を露出するまで前記第３絶縁膜をエッチングし、前記第１方向に延在する前記第３および第４絶縁膜内に第１溝を形成する工程、
（ｉ）前記第２方向に延在する開口を有する第２レジスト膜をパターニングし、前記第２レジスト膜および前記第１被膜の存在下で前記第２絶縁膜をエッチングし、前記エッチングされた第１被膜間で前記第２レジスト膜が存在しない領域の前記第２絶縁膜をエッチングして前記接続部材上に第２溝を形成する工程、
（ｊ）前記半導体基板の全面に、前記第１および第２溝を埋め込む第１導電膜を形成する工程、
（ｋ）前記第１および第２溝内以外の前記第１導電膜を除去し、前記第１および第２溝内に、前記一方の半導体領域上の前記接続部材に電気的に接続された第２配線を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板の主面上に素子分離領域を形成し、前記素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、
（ｂ）前記半導体基板の主面上に、前記第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、
（ｃ）前記第１配線間の前記活性領域に、前記ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、
（ｄ）前記第１配線を覆う第１絶縁膜を形成し、前記半導体領域の少なくとも一方の半導体領域上の前記第１絶縁膜に接続孔を形成する工程、
（ｅ）前記接続孔内に前記半導体領域に電気的に接続する接続部材を形成する工程、
（ｆ）前記接続部材上に、第２絶縁膜、第３絶縁膜および前記第３絶縁膜に対してエッチング選択比を有する第４絶縁膜を堆積し、前記第４絶縁膜上に第１被膜を堆積する工程、
（ｇ）前記第１被膜上に前記第１方向に延在して第１レジスト膜をパターニングし、前記第１レジスト膜の存在下で前記第１被膜をエッチングする工程、
（ｈ）前記エッチングされた第１被膜の存在下で、前記第３絶縁膜をストッパとして前記第４絶縁膜をエッチングし、さらに前記第２絶縁膜を露出するまで前記第３絶縁膜をエッチングし、前記第１方向に延在する前記第３および第４絶縁膜内に第１溝を形成する工程、
（ｉ）前記半導体基板の全面に、前記第１溝の内面を覆う第２導電膜を形成し、前記第２導電膜に異方性エッチングを施して前記第１溝の内側壁に前記第２導電膜からなるサイドウォールを形成する工程、
（ｊ）前記第１被膜およびサイドウォールの存在下で前記第２絶縁膜をエッチングし、前記接続部材に達する第２溝を形成する工程、
（ｋ）前記半導体基板の全面に、前記第１および第２溝を埋め込む第１導電膜を形成する工程、
（ｌ）前記第１および第２溝内以外の前記第１導電膜を除去し、前記第１および第２溝内に、前記一方の半導体領域上の前記接続部材に電気的に接続された第２配線を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記第２絶縁膜のエッチング前に、前記第２方向に延在する開口を有する第２レジスト膜をパターニングし、前記第２レジスト膜、第１被膜およびサイドウォールの存在下で、前記第２絶縁膜をエッチングし、前記第２溝を形成することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板の主面上に素子分離領域を形成し、前記素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、
（ｂ）前記半導体基板の主面上に、前記第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、
（ｃ）前記第１配線間の前記活性領域に、前記ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、
（ｄ）前記第１配線を覆う第１絶縁膜を形成し、前記半導体領域の少なくとも一方の半導体領域上の前記第１絶縁膜に接続孔を形成する工程、
（ｅ）前記接続孔内に前記半導体領域に電気的に接続する接続部材を形成する工程、
（ｆ）前記接続部材上に、第２絶縁膜を堆積し、前記第２絶縁膜上に第１被膜を堆積する工程、
（ｇ）前記第１被膜上に前記第１方向に延在して第１レジスト膜をパターニングし、前記第１レジスト膜の存在下で前記第１被膜をエッチングする工程、
（ｈ）前記半導体基板の全面に、前記パターニングされた第１被膜の内面を覆う第２導電膜を形成し、前記第２導電膜に異方性エッチングを施して前記第１被膜の側壁に前記第２導電膜からなるサイドウォールを形成する工程、
（ｉ）前記第１被膜およびサイドウォールの存在下で前記第２絶縁膜をエッチングし、前記接続部材に達する第２溝を形成する工程、
（ｊ）前記半導体基板の全面に、前記第２溝を埋め込む第１導電膜を形成する工程、
（ｋ）前記第２溝内以外の前記第１導電膜を除去し、前記第２溝内に、前記一方の半導体領域上の前記接続部材に電気的に接続された第２配線を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法であって、
前記第１被膜のエッチング工程において、前記第１被膜の下地である前記第２絶縁膜を過剰にエッチングし、前記サイドウォールの底部を前記第１被膜の底部よりも深く形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５の何れか一項に記載の半導体装置の製造方法であって、
前記第１被膜と前記第１導電膜とは同一の材料からなり、前記第１導電膜の除去工程において、前記第１導電膜とともに、前記第１被膜、または、前記第１被膜およびサイドウォールを除去することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６の何れか一項に記載の半導体装置の製造方法であって、
前記第１絶縁膜および接続部材の上面に、前記第２絶縁膜に対してエッチング選択比を有する第５絶縁膜を形成し、前記第２溝の形成工程において、前記第５絶縁膜をストッパとして前記第２絶縁膜をエッチングした後、前記第５絶縁膜をエッチングして前記接続部材上面に達する前記第２溝を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜６の何れか一項に記載の半導体装置の製造方法であって、
前記第２配線上に第６絶縁膜を形成し、前記第６絶縁膜上に第３導電膜を形成し、第３レジスト膜により前記第３導電膜に第１開口部を形成し、その後、第４導電膜を全面に形成して前記第４導電膜を異方性エッチングすることにより、前記第１開口部側壁にサイドウォールを形成し、前記第３導電膜およびサイドウォールをマスクとして前記第６絶縁膜をエッチングして第２開口部を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
前記第２開口部内を埋め込むように全面に第５導電膜を形成し、前記第６絶縁膜上の前記第３導電膜、前記サイドウォールおよび第５導電膜をＣＭＰ法により除去して前記第２開口部内に前記第５導電膜を残してプラグを形成し、前記プラグに接続するようにキャパシタを形成することを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板の主面に形成された分離領域により第１方向に長辺を有する活性領域と、前記活性領域上にゲート絶縁膜を介して形成され、前記第１方向に垂直な第２方向に延在するゲート電極と、前記ゲート電極の両側の前記活性領域に形成された一対の半導体領域と、前記ゲート電極を覆う第１絶縁膜に形成され、前記一対の半導体領域の一方の半導体領域に接続された接続プラグと、前記第１絶縁膜上の第２絶縁膜および第３絶縁膜と、前記第３絶縁膜に形成され、前記第１方向に延在する第１溝と、前記接続プラグに接続され、前記第２絶縁膜内に形成された第２溝とからなる溝を埋めるように形成されたビット線とを有する半導体装置であって、
前記第１溝の内側壁には導電体からなるサイドウォールが形成され、前記第２溝の前記第２方向の幅が前記サイドウォールの膜厚分だけ前記第１溝の前記第２方向の幅よりも狭くなっており、前記第２溝が前記第１方向に連続して形成されていることを特徴とする半導体装置。
【請求項１１】
半導体基板の主面に形成された分離領域により第１方向に長辺を有する活性領域と、前記活性領域上にゲート絶縁膜を介して形成され、前記第１方向に垂直な第２方向に延在するゲート電極と、前記ゲート電極の両側の前記活性領域に形成された一対の半導体領域と、前記ゲート電極を覆う第１絶縁膜に形成され、前記一対の半導体領域の一方の半導体領域に接続された接続プラグと、前記第１絶縁膜上の第２絶縁膜および第３絶縁膜と、前記第３絶縁膜に形成され、前記第１方向に延在する第１溝と、前記接続プラグに接続され、前記第２絶縁膜内に形成された第２溝とからなる溝を埋めるように形成されたビット線とを有する半導体装置であって、
前記第１溝の内側壁には導電体からなるサイドウォールが形成され、前記第２溝の前記第２方向の幅が前記サイドウォールの膜厚分だけ前記第１溝の幅よりも狭くなっており、前記第２溝が前記第１方向に不連続に形成され、前記第２溝は前記接続プラグに接続される領域にのみ形成されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記第２溝は、前記接続プラグの径よりも前記第１方向に長く形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１０、１１または１２記載の半導体装置であって、
前記第２絶縁膜と前記第３絶縁膜との間には前記第３絶縁膜とはエッチング速度の相違する第１中間絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置であって、
前記第２絶縁膜と前記第１絶縁膜との間には前記第２絶縁膜とはエッチング速度の相違する第２中間絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１５】
請求項１０〜１４の何れか一項に記載の半導体装置であって、
前記半導体基板には、メモリセルを構成する第１ＭＩＳＦＥＴと、直接周辺回路を構成する第２ＭＩＳＦＥＴとが形成され、前記第２ＭＩＳＦＥＴのソース・ドレイン領域に接続する領域の前記ビット線の幅は、前記第１ＭＩＳＦＥＴのソース・ドレイン領域に接続する領域の前記ビット線の幅よりも広く形成されていることを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
（１）本発明の半導体装置の製造方法は、半導体基板上にゲート、ソースおよびドレインからなるＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、（ｂ）半導体基板の主面上に、第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、（ｃ）第１配線間の活性領域に、ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、（ｄ）第１配線を覆う第１絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、（ｆ）接続部材上に、第２絶縁膜、第３絶縁膜および第３絶縁膜に対してエッチング選択比を有する第４絶縁膜を堆積し、第４絶縁膜上に第１被膜を堆積する工程、（ｇ）第１被膜上に第１方向に延在して第１レジスト膜をパターニングし、第１レジスト膜の存在下で第１被膜をエッチングする工程、（ｈ）エッチングされた第１被膜の存在下で、第３絶縁膜をストッパ膜として第４絶縁膜をエッチングし、さらに第２絶縁膜を露出するまで第３絶縁膜をエッチングし、第１方向に延在する第３および第４絶縁膜内に第１溝を形成する工程、（ｉ）第２方向に延在する開口を有する第２レジスト膜をパターニングし、第２レジスト膜および第１被膜の存在下で第２絶縁膜をエッチングし、エッチングされた第１被膜間で第２レジスト膜が存在しない領域の第２絶縁膜をエッチングして接続部材上に第２溝を形成する工程、（ｊ）半導体基板の全面に、第１および第２溝を埋め込む第１導電膜を形成する工程、（ｋ）第１および第２溝内以外の第１導電膜を除去し、第１および第２溝内に、一方の半導体領域上の接続部材に電気的に接続された第２配線を形成する工程、を有するものである。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
（２）本発明の半導体装置の製造方法は、（ａ）半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、（ｂ）半導体基板の主面上に、第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、（ｃ）第１配線間の活性領域に、ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、（ｄ）第１配線を覆う第１絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、（ｆ）接続部材上に、第２絶縁膜、第３絶縁膜および第３絶縁膜に対してエッチング選択比を有する第４絶縁膜を堆積し、第４絶縁膜上に第１被膜を堆積する工程、（ｇ）第１被膜上に第１方向に延在して第１レジスト膜をパターニングし、第１レジスト膜の存在下で第１被膜をエッチングする工程、（ｈ）エッチングされた第１被膜の存在下で、第３絶縁膜をストッパとして第４絶縁膜をエッチングし、さらに第２絶縁膜を露出するまで第３絶縁膜をエッチングし、第１方向に延在する第３および第４絶縁膜内に第１溝を形成する工程、（ｉ）半導体基板の全面に、第１溝の内面を覆う第２導電膜を形成し、第２導電膜に異方性エッチングを施して第１溝の内側壁に第２導電膜からなるサイドウォールを形成する工程、（ｊ）第１被膜およびサイドウォールの存在下で第２絶縁膜をエッチングし、接続部材に達する第２溝を形成する工程、（ｋ）半導体基板の全面に、第１および第２溝を埋め込む第１導電膜を形成する工程、（ｌ）第１および第２溝内以外の第１導電膜を除去し、第１および第２溝内に、一方の半導体領域上の接続部材に電気的に接続された第２配線を形成する工程、を有するものである。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
（４）本発明の半導体装置の製造方法は、（ａ）半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、（ｂ）半導体基板の主面上に、第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、（ｃ）第１配線間の活性領域に、ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、（ｄ）第１配線を覆う第１絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、（ｆ）接続部材上に、第２絶縁膜を堆積し、第２絶縁膜上に第１被膜を堆積する工程、（ｇ）第１被膜上に第１方向に延在して第１レジスト膜をパターニングし、第１レジスト膜の存在下で第１被膜をエッチングする工程、（ｈ）半導体基板の全面に、パターニングされた第１被膜の内面を覆う第２導電膜を形成し、第２導電膜に異方性エッチングを施して第１被膜の側壁に第２導電膜からなるサイドウォールを形成する工程、（ｉ）第１被膜およびサイドウォールの存在下で第２絶縁膜をエッチングし、接続部材に達する第２溝を形成する工程、（ｊ）半導体基板の全面に、第２溝を埋め込む第１導電膜を形成する工程、（ｋ）第２溝内以外の第１導電膜を除去し、第２溝内に、一方の半導体領域上の接続部材に電気的に接続された第２配線を形成する工程、を有するものである。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
（７）本発明の半導体装置の製造方法は、（１）〜（６）の何れか一項に記載の半導体装置の製造方法であって、第１絶縁膜および接続部材の上面に、第２絶縁膜に対してエッチング選択比を有する第５絶縁膜を形成し、第２溝の形成工程において、第５絶縁膜をストッパとして第２絶縁膜をエッチングした後、第５絶縁膜をエッチングして接続部材上面に達する第２溝を形成するものである。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
（８）本発明の半導体装置の製造方法は、（１）〜（６）の何れか一項に記載の半導体装置の製造方法であって、第２配線上に第６絶縁膜を形成し、第６絶縁膜上に第３導電膜を形成し、第３レジスト膜により第３導電膜に第１開口部を形成し、その後、第４導電膜を全面に形成して第４導電膜を異方性エッチングすることにより、第１開口部側壁にサイドウォールを形成し、第３導電膜およびサイドウォールをマスクとして第６絶縁膜をエッチングして第２開口部を形成するものである。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
（９）本発明の半導体装置の製造方法は、（８）記載の半導体装置の製造方法であって、第２開口部内を埋め込むように全面に第５導電膜を形成し、第６絶縁膜上の第３導電膜、サイドウォールおよび第５導電膜をＣＭＰ法により除去して第２開口部内に第５導電膜を残してプラグを形成し、プラグに接続するようにキャパシタを形成するものである。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
（１０）本発明の半導体装置は、半導体基板の主面に形成された分離領域により第１方向に長辺を有する活性領域と、活性領域上にゲート絶縁膜を介して形成され、第１方向に垂直な第２方向に延在するゲート電極と、ゲート電極の両側の活性領域に形成された一対の半導体領域と、ゲート電極を覆う第１絶縁膜に形成され、一対の半導体領域の一方の半導体領域に接続された接続プラグと、第１絶縁膜上の第２絶縁膜および第３絶縁膜と、第３絶縁膜に形成され、第１方向に延在する第１溝と、接続プラグに接続され、第２絶縁膜内に形成された第２溝とからなる溝を埋めるように形成されたビット線とを有し、第１溝の内側壁には導電体からなるサイドウォールが形成され、第２溝の第２方向の幅がサイドウォールの膜厚分だけ第１溝の第２方向の幅よりも狭くなっており、第２溝が第１方向に連続して形成されているものである。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
（１１）本発明の半導体装置は、半導体基板の主面に形成された分離領域により第１方向に長辺を有する活性領域と、活性領域上にゲート絶縁膜を介して形成され、第１方向に垂直な第２方向に延在するゲート電極と、ゲート電極の両側の活性領域に形成された一対の半導体領域と、ゲート電極を覆う第１絶縁膜に形成され、一対の半導体領域の一方の半導体領域に接続された接続プラグと、第１絶縁膜上の第２絶縁膜および第３絶縁膜と、第３絶縁膜に形成され、第１方向に延在する第１溝と、接続プラグに接続され、第２絶縁膜内に形成された第２溝とからなる溝を埋めるように形成されたビット線とを有し、第１溝の内側壁には導電体からなるサイドウォールが形成され、第２溝の第２方向の幅がサイドウォールの膜厚分だけ第１溝の幅よりも狭くなっており、第２溝が第１方向に不連続に形成され、第２溝は接続プラグに接続される領域にのみ形成されているものである。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
（１２）本発明の半導体装置は、（１１）記載の半導体装置であって、第２溝は、接続プラグの径よりも第１方向に長く形成されているものである。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
（１３）本発明の半導体装置は、（１０）、（１１）または（１２）記載の半導体装置であって、第２絶縁膜と第３絶縁膜との間には第３絶縁膜とはエッチング速度の相違する第１中間絶縁膜が形成されているものである。


【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
（１４）本発明の半導体装置は、（１３）記載の半導体装置であって、第２絶縁膜と第１絶縁膜との間には第２絶縁膜とはエッチング速度の相違する第２中間絶縁膜が形成されているものである。
（１５）本発明の半導体装置は、（１０）〜（１４）の何れか一項に記載の半導体装置であって、半導体基板には、メモリセルを構成する第１ＭＩＳＦＥＴと、直接周辺回路を構成する第２ＭＩＳＦＥＴとが形成され、第２ＭＩＳＦＥＴのソース・ドレイン領域に接続する領域のビット線の幅は、第１ＭＩＳＦＥＴのソース・ドレイン領域に接続する領域のビット線の幅よりも広く形成されているものである。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
絶縁膜１６上には、絶縁膜１７ａ、１７ｂ、１７ｃが形成される。絶縁膜１７ａ、１７ｃは、たとえばＴＥＯＳ酸化膜からなり、絶縁膜１７ｂは、たとえばシリコン窒化膜からなる。絶縁膜１７ｂは、後に説明するように、絶縁膜１７ｃに配線溝をエッチングする際のエッチングストッパとして機能する。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
配線溝１８ａの形成は、まず第１のエッチングとして、タングステン膜３３をマスクとした絶縁膜１７ｃのエッチングを行う。この第１のエッチングは、絶縁膜１７ｃ（たとえばシリコン酸化膜）のエッチング速度が高く、絶縁膜１７ｂ（たとえばシリコン窒化膜）のエッチング速度が低い条件で行う。つまり、第１のエッチングにおいて絶縁膜１７ｂ（たとえばシリコン窒化膜）は絶縁膜１７ｃ（たとえばシリコン酸化膜）のエッチングストッパとして機能する。このように絶縁膜１７ｂを設けることにより、この第１のエッチングにおいて十分なオーバーエッチングが可能となる。エッチング工程における半導体ウェハ内のエッチング速度の不均一性は、エッチング深さのばらつきとして現れるが、この第１のエッチングにおいて仮にエッチング速度にウェハ内のばらつきが存在しても、十分なオーバーエッチングを行って絶縁膜１７ｂをエッチングストッパとして作用させることにより、エッチング深さを均一にすることができる。次に、第２のエッチングとして絶縁膜１７ｂをエッチングする。第２のエッチングは、絶縁膜１７ｂ（たとえばシリコン窒化膜）のエッチング速度が低い条件で行う。絶縁膜１７ｂは、絶縁膜１７ｃよりも薄く形成でき、このように薄く形成することにより、第２のエッチングの際のオーバーエッチングを行っても絶縁膜１７ｂの膜厚が相対的に薄いゆえ下地である絶縁膜１７ａの過剰なエッチングを少なくできる。つまり、絶縁膜１７ｃ、１７ｂのエッチングを２段階に分け、前記のような条件でエッチングを行うことにより、配線溝１８ａの深さを均一にし、かつ確実に配線溝１８ａの形成を行うことができる。


【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
次に、図１３に示すように、フォトレジスト膜３６を形成し、周辺回路領域のＭＩＳＦＥＴのソース・ドレイン領域（高濃度不純物領域１５ｂ）に接続する接続孔を開口する。なお、この接続孔を開口する工程は、シリコン窒化膜１４をストッパとする第１のエッチングとシリコン窒化膜１４をエッチングする第２のエッチングの２段階のエッチングを行って、半導体基板１の表面の分離領域７の過剰なエッチングを防止することができる。この接続孔は、第１層配線２０を直接高濃度不純物領域１５ｂに接続するためのものであり、これにより周辺回路領域での配線抵抗を低減してＤＲＡＭの性能を向上できる。なお、この接続孔が形成される領域にはあらかじめ接続プラグを形成していてもよい。


【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
次に、タングステン膜３７およびタングステン膜３３を、たとえばＣＭＰ法により研磨し、配線溝１８ａ以外のタングステン膜３７を除去し、さらにタングステン膜３３を除去することにより、ビット線ＢＬおよび第１層配線２０を形成する（図１５）。なお、タングステン膜３７の除去にはエッチバック法を用いることもできる。