【手続補正書】
【提出日】平成24年8月2日(2012.8.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
直列ビットストリームコマンドパケットを供給する直列チャネル出力ポートと、直列ビットストリーム読み取りデータパケットを受け取る直列チャネル入力ポートとを有するコントローラであって、前記直列ビットストリームコマンドパケットがオペレーションコードおよびデバイスアドレスを含む、コントローラと、
メモリデバイスであって、前記コントローラから前記直列ビットストリームコマンドパケットを受け取る入力ポートを有し、前記デバイスアドレスが前記メモリデバイスに対応する場合に前記オペレーションコードを実行し、出力ポートを介して前記直列ビットストリームコマンドパケットを提供し、前記オペレーションコードが読み取り機能に対応する場合に前記出力ポートを介して前記直列ビットストリーム読み取りデータパケットをその後に提供する、メモリデバイスと
を含むメモリシステム。
【請求項２】
前記メモリデバイスと前記コントローラとの間に直列に結合された少なくとも1つの介在するメモリデバイスをさらに含み、
前記少なくとも1つの介在するメモリデバイスが、前記直列ビットストリームコマンドパケットを受け取り、これを前記メモリデバイスに渡す入力ポートを有し、
前記デバイスアドレスが前記少なくとも1つの介在するメモリデバイスに対応するとともに、前記オペレーションコードが読み取り機能に対応する場合に、前記直列ビットストリーム読み取りデータパケットを後段に提供する、請求項1に記載のメモリシステム。
【請求項３】
相補クロック信号が、前記メモリデバイスおよび前記少なくとも1つの介在するメモリデバイスに並列に提供される、請求項2に記載のメモリシステム。
【請求項４】
相補クロック信号が、前記少なくとも1つの介在するメモリデバイスに提供され、前記少なくとも1つの介在するメモリデバイスによって前記メモリデバイスに渡され、前記メモリデバイスによって前記コントローラに渡される、請求項2に記載のメモリシステム。
【請求項５】
拡張モジュールおよびジャンパのうちの1つを受ける、前記コントローラと前記メモリデバイスとの間の拡張リンクをさらに含む、請求項2に記載のメモリシステム。
【請求項６】
前記少なくとも1つの介在するメモリデバイスが、前記拡張リンクとの電気的結合のために構成された結合手段を有する拡張モジュールの一部である、請求項5に記載のメモリシステム。
【請求項７】
前記メモリデバイスおよび前記少なくとも1つの介在するメモリデバイスが、それぞれ、ネイティブメモリコアと、前記直列ビットストリームコマンドパケットに応答して前記ネイティブメモリコアを制御する直列インターフェースおよび制御論理ブロックとを含む、請求項2に記載のメモリシステム。
【請求項８】
前記メモリデバイスネイティブメモリコアおよび前記少なくとも1つの介在するメモリデバイスネイティブメモリコアが、NANDフラッシュベースである、請求項7に記載のメモリシステム。
【請求項９】
前記メモリデバイスネイティブメモリコアおよび前記少なくとも1つの介在するメモリデバイスネイティブメモリコアが、異なる、請求項7に記載のメモリシステム。
【請求項１０】
前記ネイティブメモリコアが、DRAMメモリコア、SRAMメモリコア、NANDフラッシュメモリコア、およびNORフラッシュメモリコアのうちの1つを含む、請求項2に記載のメモリシステム。
【請求項１１】
前記直列ビットストリームコマンドパケットが、前記直列ビットストリームコマンドパケットのサイズが可変であるモジュラ構造を有する、請求項1に記載のメモリシステム。
【請求項１２】
前記直列ビットストリームコマンドパケットが、前記オペレーションコードおよび前記デバイスアドレスを提供するコマンドフィールドを含む、請求項11に記載のメモリシステム。
【請求項１３】
前記コマンドフィールドが、前記オペレーションコードを提供する第1サブフィールドと、前記デバイスアドレスを提供する第2サブフィールドとを含む、請求項12に記載のメモリシステム。
【請求項１４】
前記直列ビットストリームコマンドパケットが、前記オペレーションコードおよび前記デバイスアドレスを提供するコマンドフィールドと、ロウアドレスおよびカラムアドレスのうちの1つを提供するアドレスフィールドとを含む、請求項11に記載のメモリシステム。
【請求項１５】
前記直列ビットストリームコマンドパケットが、前記オペレーションコードおよび前記デバイスアドレスを提供するコマンドフィールドと、ロウアドレスおよびカラムアドレスのうちの1つを提供するアドレスフィールドと、書き込みデータを提供するデータフィールドとを含む、請求項11に記載のメモリシステム。
【請求項１６】
前記コントローラが、前記直列ビットストリームコマンドパケットと並列にコマンドストローブを提供し、前記コマンドストローブが、前記直列ビットストリームコマンドパケットの長さと一致するアクティブレベルを有する、請求項11に記載のメモリシステム。
【請求項１７】
前記コントローラが、前記直列ビットストリーム読み取りデータパケットと並列にデータ入力ストローブを提供し、前記データ入力ストローブが、前記直列ビットストリーム読み取りデータパケットの長さと一致するアクティブレベルを有する、請求項16に記載のメモリシステム。
【請求項１８】
前記メモリデバイスが、前記デバイスアドレスが前記メモリデバイスに対応するときに、前記コマンドストローブの前記アクティブレベルに応答して前記直列ビットストリームコマンドパケットをラッチする、請求項17に記載のメモリシステム。
【請求項１９】
前記メモリデバイス出力ポートが、前記データ入力ストローブの前記アクティブレベルに応答してイネーブルされる、請求項18に記載のメモリシステム。
【請求項２０】
前記コマンドストローブおよび前記データ入力ストローブが、オーバーラップしない信号である、請求項19に記載のメモリシステム。
【請求項２１】
前記コマンドストローブおよび前記データ入力ストローブが、少なくとも1つのデータラッチングクロックエッジによって分離される、請求項19に記載のメモリシステム。
【請求項２２】
前記コマンドストローブが、少なくとも1つのデータラッチングクロックエッジによって隣接するコマンドストローブから分離される、請求項19に記載のメモリシステム。
【請求項２３】
前記データ入力ストローブが、少なくとも1つのデータラッチングクロックエッジによって隣接するデータ入力ストローブから分離される、請求項19に記載のメモリシステム。
【請求項２４】
特定のメモリ動作を実行するために直列に接続されたメモリデバイスのメモリデバイスを選択するコマンドフィールド
を含む、前記直列に接続されたメモリデバイスを有するメモリシステム用の一連のビットを含むコマンドパケット。
【請求項２５】
前記コマンドフィールドが、前記メモリデバイスを選択するデバイスアドレスを提供する第1サブフィールドと、前記特定のメモリ動作に対応するオペレーションコードを提供する第2サブフィールドとを含む、請求項24に記載のコマンドパケット。
【請求項２６】
前記コマンドパケットが、前記オペレーションコードが読み取り動作または書き込み動作に対応するときにロウアドレスおよびカラムアドレスのうちの1つを提供する、前記コマンドフィールドに続くアドレスフィールドをさらに含み、前記アドレスフィールドが、前記ロウアドレスまたは前記カラムアドレスに対応するビット長を有する、請求項25に記載のコマンドパケット。
【請求項２７】
前記コマンドパケットが、前記オペレーションコードが前記書き込み動作に対応するときに前記メモリデバイスでの格納のための書き込みデータを提供する、前記アドレスフィールドに続くデータフィールドをさらに含み、前記データフィールドが、前記書き込みデータに対応するビット長を有する、請求項26に記載のコマンドパケット。
【請求項２８】
複数のメモリデバイスと前記デバイスを制御するコントローラとを含むメモリシステムであって、
前記コントローラが、前記複数のメモリデバイスの第1デバイスにビットストリームコマンドパケットを提供する出力ポートを有し、前記ビットストリームコマンドパケットが、オペレーションコードおよびデバイスアドレスを含み、
前記複数のメモリデバイスのそれぞれが、前記コントローラおよび前のメモリデバイスのうちの1つから前記ビットストリームコマンドパケットを受け取り、前記デバイスアドレスがそれに対応する場合に前記オペレーションコードを実行し、前記複数のメモリデバイスのそれぞれが、次のメモリデバイスおよび前記コントローラのうちの1つに前記ビットストリームコマンドパケットを提供し、ビットストリーム読み取りデータパケットが、前記オペレーションコードが読み取り機能に対応する場合に前記複数のメモリデバイスの最後のメモリデバイスから前記コントローラに提供される
メモリシステム。
【請求項２９】
前記複数のメモリデバイスが、直列に接続され、最初のメモリデバイスおよび最後のメモリデバイスが、前記コントローラに接続される、請求項28に記載のメモリシステム。
【請求項３０】
前記コントローラが、前記複数のメモリデバイスの最初のデバイスにビットストリームデータパケットを送る、請求項28に記載のメモリシステム。
【請求項３１】
前記コントローラからの前記ビットストリームデータパケットと、前記ビットストリーム読み取りデータパケットとが、直列ビットストリームを含む、請求項30に記載のメモリシステム。
【請求項３２】
前記コントローラからの前記ビットストリームデータパケットと、前記ビットストリーム読み取りデータパケットとが、並列ビットストリームを含む、請求項30に記載のメモリシステム。
【請求項３３】
前記複数のメモリデバイスが、同一のタイプであるか、異なるタイプのメモリデバイスの混合物である、請求項28に記載のメモリシステム。