(57)【要約】【課題】複数層の絶縁層を積層した積層体における外部に向かって露出している面上に外部導体膜が設けられている積層型電子部品において、外部電極の直下の絶縁層にクラックが生じたとき、外部導体膜と内部導体膜の間に印加される直流バイアスが原因となって、マイグレーションが生じ、ショート不良またはリーク不良を招くことがある。【解決手段】外部導体膜３２と同電位の予備導体膜４２を、外部導体膜３２と対向するように、絶縁層２３を介在させて設けるとともに、予備導体膜４２と外部導体膜３２とをビアホール導体４３によって互いに電気的に接続することにより、互いに同電位とする。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
電気絶縁性の複数層の絶縁層と前記絶縁層間の特定の界面に沿って形成された内部導体膜とを厚み方向に積層した構造を有する、積層体と、前記積層体における前記絶縁層の延びる方向に延びかつ外部に向かって露出している面上に設けられる、外部導体膜と
を備える、積層型電子部品であって、
前記外部導体膜と同電位の予備導体膜が、前記外部導体膜と対向するように、前記絶縁層間の特定の界面に沿って設けられていることを特徴とする、積層型電子部品。
【請求項２】
前記予備導体膜と前記外部導体膜との間には、１層の前記絶縁層が介在している、請求項１に記載の積層型電子部品。
【請求項３】
前記予備導体膜と前記外部導体膜との間の前記絶縁層の厚みは、１０〜１５０μｍとされる、請求項１または２に記載の積層型電子部品。
【請求項４】
前記予備導体膜は、少なくとも前記外部導体膜を覆う面積を有している、請求項１ないし３のいずれかに記載の積層型電子部品。
【請求項５】
前記予備導体膜と前記外部導体膜とは、ビアホール導体を介して互いに電気的に接続される、請求項１ないし４のいずれかに記載の積層型電子部品。
【請求項６】
前記予備導体膜と前記外部導体膜とは、前記積層体の外表面上に設けられた導体を介して互いに電気的に接続される、請求項１ないし４のいずれかに記載の積層型電子部品。
【請求項７】
前記外部導体膜は、前記内部導体膜との間に直流バイアスが印加されるものである、請求項１ないし６のいずれかに記載の積層型電子部品。
【請求項８】
前記外部導体膜は、前記積層体の少なくとも一方の主面上に設けられるものを含む、請求項１ないし７のいずれかに記載の積層型電子部品。
【請求項９】
前記積層体の一方の主面上に搭載されるチップ部品をさらに備え、前記外部導体膜は、前記チップ部品との間での電気的接続を図るためのものを含む、請求項８に記載の積層型電子部品。
【請求項１０】
前記外部導体膜は、当該積層型電子部品を実装するための実装基板との間での電気的接続を図るためのものを含む、請求項８に記載の積層型電子部品。
【請求項１１】
前記積層体には、その少なくとも一方の主面上に開口を位置させたキャビティが設けられ、前記外部導体膜は、前記キャビティの底面上に設けられるものを含む、請求項１ないし７のいずれかに記載の積層型電子部品。
【請求項１２】
前記キャビティ内に収容されるチップ部品をさらに備え、前記外部導体膜は、前記チップ部品を接合するためのダイボンド面を与えるものを含む、請求項１１に記載の積層型電子部品。
【請求項１３】
前記予備導体膜と前記外部導体膜とは、ビアホール導体を介して互いに電気的に接続されるとともに、前記ビアホール導体は、前記キャビティの底面が延びる領域外に位置される、請求項１１または１２に記載の積層型電子部品。
【請求項１４】
前記絶縁層はセラミックからなる、請求項１ないし１３のいずれかに記載の積層型電子部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、積層型電子部品に関するもので、特に、外部に向かって露出している面上に外部導体膜が設けられている積層型電子部品に関するものである。
【０００２】
【従来の技術】
図５は、この発明にとって興味ある従来の積層型電子部品１を示す断面図である。
【０００３】
積層型電子部品１は、想像線で示す実装基板２上に実装されるもので、電気絶縁性の複数層の絶縁層３を厚み方向に積層した構造を有する積層体４を備えている。絶縁層３は、典型的には、セラミックから構成される。
【０００４】
積層体４には、その少なくとも一方の主面、たとえば実装基板２側に向く主面５上に開口６を位置させたキャビティ７が設けられ、キャビティ７内には、たとえばＩＣチップや弾性表面波フィルタ等のチップ部品８が収容されて搭載されている。図示しないが、キャビティ７内にチップ部品８を収容した後、キャビティ７が電気絶縁性の樹脂によって充填されることもある。
【０００５】
積層体４の内部には、詳細には図示しないが、いくつかの内部導体膜およびいくつかのビアホール導体が設けられ、この積層型電子部品１において必要な配線を与えている。また、これら内部導体膜およびビアホール導体は、コンデンサ、インダクタ、遅延線および／またはフィルタ等を構成するように配置されることもある。積層体４の内部には、上述した内部導体膜のほか、抵抗器を与える抵抗体膜が設けられることもある。
【０００６】
図５には、上述した内部導体膜として、コンデンサを構成する１対の容量形成用導体膜９および１０が特定の絶縁層３を介して対向するように配置されている状態が図示されている。
【０００７】
積層体４には、絶縁層３の延びる方向に延びかつ外部に向かって露出している面として、たとえば、前述した主面５、この主面５とは逆の主面１１、およびキャビティ７の底面１２がある。そして、一方の主面５上には、外部導体膜１３が設けられ、他方の主面１１上には、外部導体膜１４が設けられ、キャビティ７の底面１２上には、外部導体膜１５が設けられている。
【０００８】
外部導体膜１３は、この積層型電子部品１を実装するための実装基板２との間での電気的接続を図るための導電ランドとして機能する。外部導体膜１４は、主面１１上に搭載されるチップ部品１６との間での電気的接続を図るための導電ランドとして機能する。外部導体膜１５は、キャビティ７内に収容されるチップ部品８を接合するためのダイボンド面を与えるように機能する。
【０００９】
なお、積層体４の主面１１上に搭載されるチップ部品１６としては、たとえば、コンデンサ、インダクタ、抵抗器、ダイオード、ＩＣ、メモリ、ＳＡＷフィルタ、水晶振動子等の機能を有する電子部品がある。
【００１０】
【特許文献１】
特開２００１−２６７４４８号公報
【００１１】
【発明が解決しようとする課題】
たとえば、外部導体膜１３にあっては、積層型電子部品１を実装基板２に実装する際、外部導体膜１４にあっては、チップ部品１６を搭載する際、あるいは、外部導体膜１５にあっては、チップ部品８を搭載する際、それぞれに対して、ある程度の衝撃が及ぼされ、それによる応力の結果、外部導体膜１３〜１５の各々の直下に位置する絶縁層３にクラックが生じることがある。特に、絶縁層３がセラミックから構成されるとき、このようなクラックが生じやすい。
【００１２】
また、他の原因によって、上述のようなクラックが生じることもある。
【００１３】
このように、クラックが生じた場合、以下のような問題を引き起こすことがある。
【００１４】
たとえば、外部導体膜１５の直下の絶縁層３にクラックが生じ、この状態のまま、外部導体膜１５にグラウンド電位が与えられながら、この積層型電子部品１が使用されていたとする。この場合、外部導体膜１５とたとえば容量形成用導体膜１０との間には、一定の直流バイアスが印加されることになるので、外部導体膜１５と容量形成用導体膜１０との間で、これらを構成する金属材料のマイグレーションが生じたりして、ショート不良やリーク不良を招き、積層型電子部品１の機能が損なわれることがある。
【００１５】
上述の説明は、外部導体膜１５に関連して行なったが、外部導体膜１３および１４の各々についても、同様の問題に遭遇し得る。
【００１６】
そこで、この発明の目的は、上述したような問題を解決し得る積層型電子部品を提供しようとすることである。
【００１７】
【課題を解決するための手段】
この発明は、電気絶縁性の複数層の絶縁層と絶縁層間の特定の界面に沿って形成された内部導体膜とを厚み方向に積層した構造を有する、積層体と、この積層体における絶縁層の延びる方向に延びかつ外部に向かって露出している面上に設けられる、外部導体膜とを備える、積層型電子部品に向けられるものであって、上述した技術的課題を解決するため、外部導体膜と同電位の予備導体膜が、外部導体膜と対向するように、絶縁層間の特定の界面に沿って設けられていることを特徴としている。
【００１８】
好ましくは、予備導体膜と外部導体膜との間には、１層の絶縁層が介在するようにされる。
【００１９】
また、予備導体膜と外部導体膜との間の絶縁層の厚みは、１０〜１５０μｍとされることが好ましい。
【００２０】
予備導体膜は、少なくとも外部導体膜を覆う面積、すなわち、外部導体膜と同等以上の面積を有していることが好ましい。
【００２１】
予備導体膜と外部導体膜とを、上述のように、互いに同電位にするため、たとえば、ビアホール導体を介してこれらを互いに電気的に接続する構造、あるいは積層体の外表面上に設けられた導体を介してこれらを互いに電気的に接続する構造を採用することができる。
【００２２】
この発明は、積層型電子部品の使用状態において、外部導体膜と内部導体膜との間に直流バイアスが印加されるとき、特に有利に適用される。
【００２３】
上述した外部導体膜は、たとえば、積層体の少なくとも一方の主面上に設けられる。この場合において、外部導体膜は、積層体の一方の主面上に搭載されるチップ部品との間での電気的接続を図るためのものであったり、この積層型電子部品を実装するための実装基板との間での電気的接続を図るためのものであったりする。
【００２４】
また、積層体には、その少なくとも一方の主面上に開口を位置させたキャビティが設けられていてもよい。この場合には、外部導体膜は、たとえば、キャビティの底面上に設けられる。キャビティ内に収容されるチップ部品をさらに備える場合、上述の外部導体膜は、このチップ部品を接合するためのダイボンド面を与えるものであってもよい。
【００２５】
なお、上述の場合、外部導体膜とチップ部品とは電気的に接続されないこともあり、外部導体膜は、チップ部品の機械的な固定のため、あるいはシールド用として用いられることもある。
【００２６】
また、上述したようなキャビティが設けられる場合であって、予備導体膜と外部導体膜とがビアホール導体を介して互いに電気的に接続される場合には、このビアホール導体は、キャビティの底面の平坦性を確保するために、キャビティの底面が延びる領域外に位置されることが好ましい。
【００２７】
この発明は、絶縁層がセラミックからなるとき、特に有利に適用される。
【００２８】
【発明の実施の形態】
図１は、この発明の第１の実施形態による積層型電子部品２１を示す断面図である。
【００２９】
積層型電子部品２１は、想像線で示す実装基板２２上に実装されるものであり、電気絶縁性の複数層の絶縁層２３を厚み方向に積層した構造を有する積層体２４を備えている。絶縁層２３は、典型的には、セラミックから構成されるが、他の電気絶縁性材料から構成されてもよい。
【００３０】
積層体２４には、その少なくとも一方の主面、たとえば、実装基板２２側に向く主面２５上に開口２６を位置させたキャビティ２７が設けられている。キャビティ２７内には、ＩＣチップや弾性表面波フィルタ等のチップ部品２８が収容されて搭載されている。図１では図示されないが、チップ部品２８は、たとえばワイヤボンディングやフリップチップボンディング（バンプ接続）等によって、積層体２４側の導電ランドと電気的に接続される。また、チップ部品２８がキャビティ２７内に搭載された後、キャビティ２７に電気絶縁性の樹脂が充填されてもよい。
【００３１】
積層体２４は、絶縁層２３の延びる方向に延びかつ外部に向かって露出している面として、前述した主面２５のほか、この主面２５とは逆の主面２９およびキャビティ２７の底面３０を備えている。そして、一方の主面２９上には、外部導体膜３１が設けられ、キャビティ２７の底面３０上には、外部導体膜３２が設けられている。
【００３２】
外部導体膜３１は、積層体２４の主面２９上に搭載されるチップ部品３３との間での電気的接続を図るための導電ランドとして機能する。また、外部導体膜３２は、キャビティ２７内に収容されるチップ部品２８を接合するためのダイボンド面を与えるものである。なお、外部導体膜３２は、後述する内部導体膜やビアホール導体と接続するために、キャビティ２７の底面３０上だけでなく、積層体２４の内部にまで延びているが、必ずしもこのように延びている必要はない。
【００３３】
上述した主面２９上に搭載されるチップ部品３３としては、たとえば、コンデンサ、インダクタ、抵抗器、ダイオード、ＩＣ、メモリ、ＳＡＷフィルタ、水晶振動子等の機能を有する電子部品がある。
【００３４】
積層体２４の側面上の主面２５側の端部には、入出力用端子として機能する端子導体３４およびこれに接続される外部導体膜６３が設けられている。端子導体３４および外部導体膜６３は、実装基板２２との間での電気的接続を図るために用いられる。端子導体３４は、積層体２４を複数個取り出すためのマザー積層体の段階で形成されたビアホール導体を、マザー積層体の分割に際して分割することによって形成されることができる。この実施形態では、マザー積層体の分割に先立って、上述のビアホール導体を分割するための溝が形成され、この溝の形成に由来する段部３５が積層体２４の側面に形成されている。
【００３５】
なお、端子導体３４は、分割後の積層体２４の側面に導電性ペースト等の導体を付与することによって形成されてもよい。また、上述の外部導体膜６３は、必ずしも形成されなくてもよい。
【００３６】
積層型電子部品２１は、また、想像線で示すような器状の金属カバー３６を備えていてもよい。金属カバー３６は、チップ部品３３を覆うように積層体２４に装着される。金属カバー３６は、端子導体３４の特定のもの、たとえばグラウンド電位が与えられる端子導体３４との間で半田付けされ、それによって、この特定の端子導体３４に対して電気的に接続されかつ機械的に固定される。
【００３７】
図１において詳細には図示しないが、積層体２４の内部には、絶縁層２３間の特定の界面に沿っていくつかの内部導体膜が設けられ、また、特定の絶縁層２３を貫通するようにいくつかのビアホール導体が設けられている。これら内部導体膜およびビアホール導体は、この積層型電子部品２１において必要な配線を与えるとともに、必要に応じて、コンデンサ、インダクタ、遅延線および／またはフィルタ等を構成するように配置される。積層体２４の内部には、上述した内部導体膜のほか、抵抗器を与える抵抗体膜が設けられることもある。
【００３８】
図１には、上述した内部導体膜として、内部導体膜３７、３８、３９および４０が図示され、ビアホール導体として、ビアホール導体４１が図示されている。
【００３９】
さらに、この発明の特徴的構成として、積層体２４の内部には、外部導体膜３２と対向するように、予備導体膜４２が絶縁層２３間の特定の界面に沿って設けられている。予備導体膜４２は、ビアホール導体４３を介して、外部導体膜３２と電気的に接続され、それによって、外部導体膜３２に対して同電位とされる。このような予備導体膜４２が設けられることにより、次のような効果が奏される。
【００４０】
前述した内部導体膜３７〜３９がたとえば容量形成のために設けられ、また、この積層型電子部品２１の使用状態において、外部導体膜３２にグラウンド電位が与えられるとき、外部導体膜３２には一定の直流バイアスが印加されることがある。このような状況下において、外部導体膜３２の直下の絶縁層２３にクラックが生じたとしても、外部導体膜３２と予備導体膜４２とは互いに同電位であるため、互いの間に電界が生じず、そのためマイグレーションも発生しなくなる。その結果、ショート不良やリーク不良などの致命的な欠陥が積層型電子部品２１にもたらされることを防止することができる。
【００４１】
また、予備導体膜４２は、上述したクラックが積層体２４の内部にさらに進行しないように食い止める機能も有している。
【００４２】
予備導体膜４２と外部導体膜３２との間の絶縁層２３の厚みは、より厚いほど、クラックが生じにくくなり、また、マイグレーションも生じにくくなるが、一方では、積層型電子部品２１の低背化を阻害する。したがって、これら２つの要素を比較考量したとき、予備導体膜４２と外部導体膜３２との間の絶縁層２３の厚みは、１０〜１５０μｍ程度とされることが好ましいが、２５μｍ以上とされることがより好ましい。また、予備導体膜４２と外部導体膜３２との間には、単に１層の絶縁層２３が介在するように設計することが好ましい。
【００４３】
また、予備導体膜４２による前述したような効果をより完璧に発揮させるためには、予備導体膜４２は、少なくとも外部導体膜３２を覆う面積、すなわち、外部導体膜３２の面積と同等以上の面積を有していることが好ましい。これによって、たとえば、クラックを通してめっき液が浸入することがあっても、このようなめっき液の浸入を予備導体膜４２によって、より完璧に食い止める効果も期待できる。
【００４４】
また、予備導体膜４２は、さらに、内部導体膜３７〜３９を覆う面積、すなわち、内部導体膜３７〜３９と同等以上の面積を有していることが好ましい。
【００４５】
また、ビアホール導体４３は、キャビティ２７の底面３０が延びる領域外に位置されることが好ましい。これによって、上述しためっき液の浸入がビアホール導体４３に沿って生じる可能性を低減できるとともに、底面３０の平坦性がビアホール導体４３によって阻害されることを防止することができる。
【００４６】
図２は、この発明の第２の実施形態による積層型電子部品５１を示す断面図である。図２において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００４７】
積層型電子部品５１に備える積層体５２の主面２９上に設けられた外部導体膜３１と対向するように、絶縁層２３間の特定の界面に沿って、予備導体膜５３が設けられている。予備導体膜５３は、ビアホール導体５４を介して、外部導体膜３１と電気的に接続され、それによって、外部導体膜３１に対して同電位とされる。
【００４８】
図２では、積層体５２の内部に形成される内部導体膜として、内部導体膜５５、５６および５７が図示されている。これら内部導体膜５５〜５７は、たとえば、容量形成または配線等の機能を有していて、これら内部導体膜５５〜５７と外部導体膜３１との間に一定の直流バイアスが印加される状況で使用されることもある。そのため、外部導体膜３１の直下の絶縁層２３においてクラックが生じた場合、前述したようなマイグレーションによるショート不良またはリーク不良の問題が引き起こされる。
【００４９】
図２に示した予備導体膜５３によっても、図１に示した予備導体膜４２の場合と実質的に同様、上述した問題を生じにくくすることができる。また、図２に示した予備導体膜５３は、外部導体膜３１の剥離または脱落に対する強度の向上にも寄与させることができる。
【００５０】
図３は、この発明の第３の実施形態による積層型電子部品６１を示す断面図である。図３において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００５１】
図３に示した積層型電子部品６１に備える積層体６２の、実装基板２２側に向く主面２５上には、実装基板２２との間での電気的接続を図るように入出力用端子として機能する外部導体膜６３が設けられている。そして、この外部導体膜６３と対向するように、予備導体膜６４が、絶縁層２３間の特定の界面に沿って設けられている。
【００５２】
また、予備導体膜６４と外部導体膜６３とは、積層体６２の外表面、たとえば側面上に設けられた導体６５を介して互いに電気的に接続され、それによって、互いに同電位とされる。この導体６５は、図１に示した端子導体３４と実質的に同様の方法によって形成することができる。
【００５３】
図３では、積層体６２の内部に形成される内部導体膜として、内部導体膜６６、６７および６８が図示されている。これら内部導体膜６６〜６８は、たとえば、容量形成、グラウンド電位付与または配線等の機能を有している。したがって、外部導体膜６３は、ここに一定の直流バイアスが印加される状況下に置かれることがある。そのため、外部導体膜６３の直下の絶縁層２３においてクラックが生じた場合、前述したようなマイグレーションによるショート不良またはリーク不良の問題が引き起こされる。
【００５４】
図３に示した予備導体膜６４によっても、図１に示した予備導体膜４２の場合と実質的に同様、上述した問題を生じにくくすることができる。
【００５５】
図４は、この発明の第４の実施形態による積層型電子部品７１を示す断面図である。図４において、図１に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００５６】
図４に示した積層型電子部品７１に備える積層体７２の、実装基板２２側に向く主面２５には、たとえばＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）の構成を備える外部導体膜７３が設けられている。外部導体膜７３は、実装基板２２との間での電気的接続を図るためのものである。これら外部導体膜７３と対向するように、絶縁層２３間の特定の界面に沿って、予備導体膜７４が設けられている。予備導体膜７４と外部導体膜７３とは、ビアホール導体７５を介して互いに電気的に接続され、それによって、互いに同電位とされる。
【００５７】
図４では、積層体７２の内部に形成される内部導体膜として、内部導体膜７６、７７および７８が図示されている。これら内部導体膜７６〜７８は、たとえば、容量形成、グラウンド電位付与または配線等の機能を有している。したがって、外部導体膜７３は、ここに一定の直流バイアスが印加される状況下に置かれることがある。そのため、外部導体膜７３の直下の絶縁層２３においてクラックが生じた場合、前述したようなマイグレーションによるショート不良またはリーク不良の問題が引き起こされる。
【００５８】
図４に示した予備導体膜７４によっても、図１に示した予備導体膜４２の場合と実質的に同様、上述した問題を生じにくくすることができる。また、予備導体膜７４は、外部導体膜７３の剥離または脱落に対する強度の向上にも寄与している。
【００５９】
以上、この発明を図示した実施形態に関連して説明したが、この発明の範囲内において、その他、種々の変形例が可能である。
【００６０】
たとえば、図示した実施形態における絶縁層の積層数や、積層体に関連して設けられる内部導体膜、ビアホール導体および外部導体膜等の配置については、得ようとする積層型電子部品の設計に応じて任意に変更することができる。
【００６１】
また、第１ないし第４の実施形態の各々の特徴的構成を適当に組み合わせることもできる。
【００６２】
また、図示した実施形態では、１つの外部導体膜に対して、１つの予備導体膜が設けられたが、たとえば、複数の外部導体膜が互いに隣り合うように設けられ、これら外部導体膜が互いに同電位である場合には、これら複数の外部導体膜に共通に対向するように、１つの予備導体膜が設けられてもよい。
【００６３】
【発明の効果】
以上のように、この発明によれば、積層型電子部品に備える積層体において、外部導体膜と同電位の予備導体膜が、外部導体膜と対向するように、絶縁層間の特定の界面に沿って設けられているので、外部導体膜の直下の絶縁層にクラックが生じた場合であっても、外部導体膜と予備導体膜とが互いに同電位であるため、互いの間に電界が生じず、それゆえ、マイグレーションも生じないため、たとえばショート不良やリーク不良といった致命的な欠陥がもたらされることを有利に防止することができる。
【００６４】
また、予備導体膜は、クラックのさらなる進行を食い止めることができるので、積層型電子部品が機械的な破壊に至ることを防止することができる。
【００６５】
この発明において、予備導体膜と外部導体膜との間に、１層の絶縁層が介在するようにしたり、予備導体膜と外部導体膜の間の絶縁層の厚みを１０〜１５０μｍ程度としたりすることにより、積層型電子部品の低背化をそれほど阻害することなく、予備導体膜による効果を十分に発揮させることができる。
【００６６】
また、予備導体膜が、少なくとも外部導体膜を覆う面積を有していると、予備導体膜による効果を確実に発揮させることができるとともに、たとえば、クラックを通してのめっき液の浸入に対しても、これを予備導体膜によって確実に食い止めることができる。
【００６７】
外部導体膜と内部導体膜との間に直流バイアスが印加されるものである場合、電界によるマイグレーションの問題に遭遇することになるので、この発明による効果がより顕著に発揮される。
【００６８】
また、この発明に係る積層型電子部品に備える積層体にキャビティが設けられる場合であって、このキャビティの底面上に設けられる外部導体膜と予備導体膜とがビアホール導体を介して互いに電気的に接続される場合には、キャビティの底面が延びる領域外にビアホール導体が位置されると、ビアホール導体に沿ってめっき液が浸入する可能性を低減することができるとともに、キャビティの底面の平坦性がビアホール導体によって損なわれることを防止することができる。
【００６９】
積層体を構成する絶縁層がセラミックからなるとき、特にクラックが生じやすいので、この発明による効果が一層顕著に発揮される。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による積層型電子部品２１を示す断面図である。
【図２】この発明の第２の実施形態による積層型電子部品５１を示す断面図である。
【図３】この発明の第３の実施形態による積層型電子部品６１を示す断面図である。
【図４】この発明の第４の実施形態による積層型電子部品７１を示す断面図である。
【図５】この発明にとって興味ある従来の積層型電子部品１を示す断面図である。
【符号の説明】
２１，５１，６１，７１　積層型電子部品
２２　実装基板
２３　絶縁層
２４，５２，６２，７２　積層体
２５，２９　主面
２６　開口
２７　キャビティ
２８，３３　チップ部品
３０　底面
３１，３２，６３，７３　外部導体膜
４２，５３，６４，７４　予備導体膜
４３，５４，７５　ビアホール導体
６５　導体
【図１】
2004103608.tif 000003
【図２】
2004103608.tif 000004
【図３】
2004103608.tif 000005
【図４】
2004103608.tif 000006
【図５】
2004103608.tif 000007