【事件の表示】
　平成９年特許願第２８９８９３号「集積回路の製作および試験方法」拒絶査定不服審判事件〔平成１０年６月２日出願公開、特開平１０−１５００８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
［１］手続の経緯・本願発明
　本願は、平成１年５月１５日（パリ条約による優先権主張１９８８年５月１６日　米国）に出願された特願平１−５０６４６６号の出願を特許法第４４条第１項の規定により出願の分割をした平成９年１０月２２日の出願であって、その請求項１〜７に係る発明は、平成１１年７月１９日付、及び平成１２年３月７日付、及び平成１３年１０月３０日（受付日）付の各手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されたとおりのものと認められるところ、その請求項１に記載された発明（以下、「本願発明１」という。）は次のとおりである
「集積回路を製造する方法において、前記集積回路の複数の個々の論理部を、当該論理部を相互接続するのに先立って、前記論理部の各々が他の論理部と電気的に絶縁された状態で、同時に試験するステップと、前記論理部を相互接続して、前記集積回路を動作可能にするステップとを備えたことを特徴とする方法。」
　　
［２］刊行物の記載事項
　これに対して、当審において平成１５年７月２日付で通知した拒絶理由に引用した、本出願の上記優先権主張日前に頒布された刊行物である特開昭５１−１１７５８８号公報（以下、「 刊行物１」という。）、特開昭６１−２２０４５４号公報（以下、「刊行物２」という。）には、 それぞれ以下の事項が記載されている。
 ［２−１］刊行物１（特開昭５１−１１７５８８号公報）
「同一機能を有する集積回路を複数個まとめた集積回路群を半導体ウエハー上に機能別にそれぞれ異なる数だけ設ける工程と、前記各集積回路群中の集積回路から良品を選択する工程と、前記良品の集積回路間を電気的に結合する配線工程を含む半導体装置の製造方法。」（特許請求の範囲）、
「第２図の如く半導体ウエハー１上にＸ機能を有する集積回路２０を５個まとめた集積回路群I，Ｙ機能を有する集積回路３０を１０個まとめた集積回路群II，Ｚ機能を有する集積回路４０を２０個まとめた集積回路群IIIを形成する。そしてこれら集積回路群を検査機に掛けてそれら群の中から各１個の良品の集積回路２１，３１，４１を選び出す。そして最後にこれら良品の集積回路２１，３１，４１を多層配線工程を繰り返して配線し、Ｘ機能，Ｙ機能，Ｚ機能からなる大規模な半導体装置を製造する。……………………………電算機を用いることにより配線パターンの設計を比較的簡単に行うことができる。」（第２頁左上欄１６行〜右上欄１３行）と記載され、
そして、上述の記載に対応させて、第２図が示されている。
［２−２］刊行物２（特開昭６１−２２０４５４号公報）
 「本発明は、……………特にゲートアレイに代表されるマスタースライス方式のＩＣ、ＬＳＩ等の半導体集積回路装置の製造方法の改良に係わる。………………マスタースライス方式とは、予め複数の素子からなる基本セルを半導体基板に多数作り、コンタクトホール及び金属配線（配線パターン）を変更することにより所望の回路動作を得るものである。…………………………このようなマスタースライス方式に代表されるＣＭＯＳゲートアレイの基本セルは、例えば第２図に示す構造になっている。」（第２頁左上欄１〜１６行）、
「ＣＭＯＳゲートアレイでは、既述の如く第２図図示の基本セルを用いてユーザからの要求に応じて、層間絶縁膜へのコンタクトホール（「コンチクトホール」は誤記と認められる。）の開孔、第１Ａｌ配線の形成、スルーホールの開孔、第１Ａｌ配線の形成等を経て、所望の半導体集積回路装置を製造する。こうした半導体集積回路装置を製造する際、予め作られた基本セルのトランジスタ特性、つまり閾値電圧、電流値及び耐圧等が充分であるかどうかチェックする必要がある。」（第２頁右下欄９〜１７行）、
「本発明によればＣＭＯＳゲートアレイの製造を完了した時点で、ウエハ３１のテスト領域にソース、ドレイン領域としてのｎ＋型領域４６、４６と接続した多結晶シリコンからなる電極４５、４５を有するｎチャンネルＭＯＳトランジスタｎ−Ｔｒ、ソース、ドレイン領域としてのｐ＋型領域４７、４７と接続した多結晶シリコンからなる電極４５’、４５’を有するｐチャンネルＭＯＳトランジスタｐ−Ｔｒが作られているため、該ゲートアレイの基本セルにおけるトランジスタ特性をチェックする際、従来のようにＰＥＰ及びエッチングによるコンタクトホールの開孔、Ａｌ蒸着、ＰＥＰ及びエッチングによる第１Ａｌ配線の形成を一切行なわず、前記各トランジスタｎ−Ｔｒ、ｐ−Ｔｒによりチェックできる。………………………従来のように第１Ａｌ配線の形成等を一切行なわずに、上述した各トランジスタｎ−Ｔｒ、ｐ−Ｔｒによりトランジスタ特性のチェックを行うことができるため、このチェックにおいて良品として判定された場合、チェックされたウエハを廃棄処分することなく、そのまま使用でき、歩留りを著しく向上できる。」（第４頁右下欄１８行〜第５頁右上欄２行）と記載され、
そして、上述の記載に対応させて、第１〜４図が示されている。
　　
　続いて以下に提示する上記優先権主張日前に頒布された刊行物３〜７には、下記「［３−１］本願発明１について」の欄で述べる周知の技術について、それぞれ以下の事項が記載されている。
［２−３］刊行物３（特開昭５６−１６１６５０号公報）
「半導体集積回路に用いられる絶縁膜の破壊故障をウエハ状態で評価するものにおいて、各絶縁膜素子の一端子をそのままチェック用端子とすると同時に、それぞれ一つの共通信号でオン・オフするスウイッチング素子を介して共通の電圧印加用端子に接続した事を特徴とする評価用半導体素子。」（特許請求の範囲）、
「本発明は、上記電圧印加が全絶縁膜素子共通に行なえる事にあり、例えば、１０００個の絶縁膜素子に対し、１００時間の電圧印加が必要である場合を考えると、従来の方法であれば、１００時間×（１０００／１０回〜１０００／１００回）＝１００００時間〜１０００時間かかってしまうのに対し、本発明の場合には、１００時間ですむ。」（第２頁右上欄１７行〜左下欄２行）と記載されている。
［２−４］刊行物４（特開昭６０−１６７３４４号公報）
「１．少なくとも２個の半導体装置に同時に接触させるプローブ針と、前記プローブ針を介して得られる半導体装置からの出力信号と基準となる信号とを比較判定する判定部とを有することを特徴とする半導体ウェーハの検査装置。」（特許請求の範囲）、
「複数個の半導体装置の同時測定が可能となり、測定時間を約半分に短縮できる」（第２頁右下欄４〜５行）と記載されている。
［２−５］刊行物５（実開昭６１−１１１１５２号公報）
「１．プローブボードに接続されたプローブ針が移動台に支持されたウェーハの半導体チップのパッドに接触して半導体チップの選別を行うダイソータ装置において、前記ウェーハに形成された全ての半導体チップの全てのパッドに同時に接触する数のプローブ針が前記プローブボードに設けられていることを特徴とするダイソータ装置。」（実用新案登録請求の範囲第１項）と記載されている。
［２−６］刊行物６（特開昭６１−９７９５７号公報）
「プローブを１方向又は２方向で配置することができるので、ウエーハの検査工程で、一度に複数の半導体集積回路装置の電気的特性を検査することができる。」（第４頁左上欄６〜９行）と記載されている。
［２−７］刊行物７（特開昭６３−３１１２９号公報）
「第１図は本発明にかかるプローブカードの分解斜視図を示しており、２０は接続端子ボード、３０はプローブアレイ、４０はプローブ遮蔽ボードである。プローブアレイ３０はプローブ３１をグリッド状（マトリックス状）に配置した厚さ５〜１０ｍｍの絶縁板で、このプローブアレイ３０はＩＣの品種に関係なく共通に使用する。他の接続端子ボード２０とプローブ遮蔽ボード４０とは品種毎に特定したパターンを有しており、品種毎に作成する。第２図は本発明にかかるプローブカードの部分断面図を示しており、」（第２頁右下欄１２行〜第３頁左上欄３行）、
「このようなプローブカード構造にすると、１回のプローブテストで従来より多数のチップを同時に試験でき、極端な場合は、１ウエハーを１回の試験で終了することも可能になる。」（第３頁左下欄１〜４行）と記載されるとともに、第１図、第２図が示されている。
　　 
［３］当審の判断
［３−１］本願発明１について
　上記［２−１］欄に摘記した事項を総合すると、刊行物１には、「半導体装置の製造方法において、機能の異なる複数の集積回路をそれぞれ複数個形成し、それらを電気的に結合するのに先立って、検査機に掛けて良品を選択する工程と、その良品の集積回路間を電気的に結合して大規模な半導体装置とする配線工程を備える方法」の発明（以下、「引用発明１」という。）が記載されている。
　そして、本願発明１と引用発明１とを対比すると、引用発明１における「半導体装置」、「機能の異なる複数の集積回路」、「それらを電気的に結合するのに先立って、検査機に掛けて良品を選択する工程」、「大規模な半導体装置とする配線工程」はそれぞれ、本願発明１における「集積回路」、「複数の個々の論理部」、「論理部を相互接続するのに先立って、前記論理部の各々が他の論理部と電気的に絶縁された状態で試験するステップ」、「集積回路を動作可能にするステップ」に相当するので、両者は、「集積回路を製造する方法において、前記集積回路の複数の個々の論理部を、当該論理部を相互接続するのに先立って、前記論理部の各々が他の論理部と電気的に絶縁された状態で試験するステップと、前記論理部を相互接続して、前記集積回路を動作可能にするステップとを備えたことを特徴とする方法。」の点で一致し、下記（イ）の点のみで相違する。
（イ）本願発明１では、集積回路の複数の個々の論理部を同時に試験するのに対し、引用発明１では、それが記載されていない点。
　また、上記［２−２］欄に摘記した事項を総合すると、刊行物２には、「半導体集積回路装置の製造方法において、ＣＭＯＳゲートアレイの製造を完了した時点で、Ａｌ配線の形成等を一切行なわずに各トランジスタ特性をチェックし、その後、Ａｌ配線の形成等を経て所望の半導体集積回路装置を製造する方法」の発明（以下、「引用発明２」という。）が記載されている。
　そして、本願発明１と引用発明２とを対比すると、、上記「半導体集積回路装置」、「各トランジスタ」、「各トランジスタ特性をチェックする」、「Ａｌ配線の形成等を経て所望の半導体集積回路装置を製造する」はそれぞれ、本願発明１における「集積回路」、「複数の個々の論理部」、「試験する」、「集積回路を動作可能にする」に相当するので、両者は、「集積回路を製造する方法において、前記集積回路の複数の個々の論理部を、当該論理部を相互接続するのに先立って、前記論理部の各々が他の論理部と電気的に絶縁された状態で試験するステップと、前記論理部を相互接続して、前記集積回路を動作可能にするステップとを備えたことを特徴とする方法。」の点で一致し、下記（ロ）の点のみで相違する。
（ロ）本願発明１では、集積回路の複数の個々の論理部を同時に試験するのに対し、引用発明２では、それが記載されていない点。
　　　
　そこで、相違点（イ）、（ロ）について、以下検討する。
　相違点（イ）、（ロ）は、引用発明１、２のどちらにも集積回路の複数の個々の論理部を同時に試験することが記載されていない点にある。しかしながら、集積回路の複数の論理部を同時に試験することは、上記［２−３］〜［２−７］欄に摘記したとおり、半導体集積回路の各絶縁膜素子、複数個の半導体装置、複数の半導体集積回路装置、全ての半導体チップ、又は多数のチップを同時に試験することが刊行物３〜７にそれぞれ記載されているように、上記優先権主張日前周知の技術であるから、引用発明１、２における集積回路の複数の個々の論理部を同時に試験することは、当業者が容易に想到できることである。
　また、本願発明１による効果も、引用発明１又は２、及び上記周知の技術から普通に予測できる程度のものであって、格別なものは見出せない。
　よって、本願発明１は、引用発明１又は２、及び上記周知の技術に基づいて当業者が容易に発明をすることができたものである。
 　　
　なお、上記したように当審で拒絶理由を通知し、期間を指定して意見書を提出する機会を与えたが、請求人からは何らの応答もない。
　そして、以上検討したように、上記の拒絶理由は妥当なものと認められる。
　　
［４］むすび
　したがって、本願発明１は、引用刊行物１又は２、及び上記周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　また、上記のとおり本願発明１が特許を受けることができないため、本願の他の請求項２〜７に係る発明について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。