(57)【要約】【課題】モータ駆動回路のシグナルＥＣＵからの信号線を減らす。【解決手段】ＰＷＭ信号を入力信号としてＨブリッジ回路の４個のＦＥＴ４、５、６、７を、２個ずつのペア４、７および６、５で交互に作動させてモータ２を駆動する。前記ＰＷＭ信号を入力する信号線１４、１５を２本とし、各信号線を分岐して、４個のＦＥＴの前記ペア４、７および６、５にそれぞれ接続する。ＦＥＴ４、５、６、７の各ペア４、７と６、５のうち下段ＦＥＴ７、５側に遅延回路２０、２１を設ける。上段と下段でペアとなるＦＥＴの一方（下段ＦＥＴ７、５）を一定時間連続したＯＮ状態にすることができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
４個のスイッチング素子をブリッジ接続し、２個ずつのペアで動作させることによりモータを駆動するモータ駆動回路において、
前記各ペアのスイッチング素子に、それぞれシグナルＥＣＵからのパルス幅変調信号を入力する１本の信号線を２本に分岐して接続するとともに、各ペアのうちの一方のスイッチング素子側に遅延回路を設け、このスイッチング素子を一定時間連続してＯＮ状態にすることを特徴とするモータ駆動回路。
【請求項２】
前記一定時間が、パルス幅変調信号の１周期以上の長さであることを特徴とする請求項１に記載のモータ駆動回路。
【請求項３】
前記ペアのスイッチング素子のうち、遅延回路を設けた側のスイッチング素子の駆動電圧を、他方のスイッチング素子の駆動電圧よりも高くして、前者のスイッチング素子が先にＯＮするように構成したことを特徴とする請求項１または請求項２に記載のモータ駆動回路。
【請求項４】
前記遅延回路を、抵抗およびコンデンサからなる積分回路とツェナーダイオードから構成したことを特徴とする請求項１ないし請求項３のいずれかに記載のモータ駆動回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、Ｈブリッジ回路によりモータを駆動するモータ駆動回路に関するものである。
【０００２】
【従来の技術】
Ｈブリッジ回路は、図８に示すように、ＦＥＴ等のスイッチング素子４、５、６、７をＨ型に４個接続した回路であり、直列接続されたスイッチング素子４、５と、直列接続されたスイッチング素子６、７とが電源１３に対して並列に接続され、スイッチング素子４、５の接続点とスイッチング素子６、７の接続点との間にモータ２の両端子が接続されている。
【０００３】
一般的に、前記Ｈブリッジ回路の駆動には、以下の信号が必要である。すなわち、上段左のスイッチング素子４にパルス幅変調信号ＰＷＭ、上段右のスイッチング素子６にパルス幅変調信号ＰＷＭ、下段左のスイッチング素子５に回転方向信号、下段左のスイッチング素子７に回転方向信号の４つの信号が必要であり、従来の基本的な構成では、シグナルＥＣＵ（図示せず）との間を接続する４本の信号線１４、１５、２４、２５が設けられ、それぞれ駆動回路１６、１７、１８、１９を介して前記スイッチング素子４、５、６、７に接続されている。
【０００４】
特許文献１には、前記図８の構成と同様に、Ｈブリッジ回路部（１５）とブリッジ制御部（２０）との間を４本の信号線で接続した構成のモータ駆動回路が示されている。
【０００５】
【特許文献１】
特開平８−３２２２８８号公報
【０００６】
【発明が解決しようとする課題】
前記従来のモータ駆動回路は、Ｈブリッジ回路とシグナルＥＣＵとの間を接続する信号線が４本必要であるため、配線が多く、作業に手間がかかり、しかもコネクタの極数も多いため、コスト高であるという問題があった。
【０００７】
そこで、前記信号線の数を減らすことにより前記欠点を除くようにした回路構成が考えられる。例えば、上段をＰＷＭ駆動とした場合には、ＰＷＭ信号を共用することが可能なため、図９に示すように信号線を３本にすることができる。このモータ駆動回路は、ＰＷＭ信号線１４が分岐して、第１、第２アンドゲート２６、２７の一方の入力端子に接続され、第１の回転方向信号線２４が分岐して、第１アンドゲート２６の他方の入力端子と、駆動回路１９を介して右下段のスイッチング素子７に接続され、第２の回転方向信号線２５が、第２アンドゲート２７の他方の入力端子と、駆動回路１７を介して左下段のスイッチング素子５に接続されている。前記第１および第２アンドゲート２６、２７の出力端子は、それぞれ、駆動回路１６、１８を介して左上段のスイッチング素子４および右上段のスイッチング素子６に接続されている。
【０００８】
しかしながら、このようにＰＷＭ信号を共用する場合には、内部でＰＷＭ信号を左右に切り換える回路が必要であり、また、信号線を１本少なくすることはできるが、それでも３本の信号線が必要であり、さらに信号線の数を少なくすることが望まれる。
【０００９】
また、図１０は、信号線を２本にすることが可能なモータ駆動回路の一例を示すもので、上下段を同時にＰＷＭ駆動する構成である。このモータ駆動回路は、第１のＰＷＭ信号線１４が分岐して、左上段のスイッチング素子４と、右下段のスイッチング素子７とに、それぞれ駆動回路１６、１９を介して接続され、第２のＰＷＭ信号線１５が分岐して、右上段のスイッチング素子６と、左下段のスイッチング素子５とに、それぞれ駆動回路１８、１７を介して接続されている。
【００１０】
この構成のように上下段を同時にＰＷＭ駆動する場合には、信号線が２本と前記各構成よりも少なくすることができるが、回生電流を利用できないため効率が悪いという問題があった。
【００１１】
本発明は、前記課題を解決するためになされたもので、Ｈブリッジ回路とシグナルＥＣＵとの間を接続する信号線の数を２本に低減することができ、しかも回生電流を利用することが可能なモータ駆動回路を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
請求項１に記載された発明に係るモータ駆動回路は、４個のスイッチング素子をブリッジ接続し、２個ずつのペアで動作させることによりモータを駆動するものであって、特に、前記各ペアのスイッチング素子に、それぞれシグナルＥＣＵからのパルス幅変調信号を入力する１本の信号線を２本に分岐して接続するとともに、各ペアのうちの一方のスイッチング素子側に遅延回路を設け、このスイッチング素子を一定時間連続してＯＮ状態にすることを特徴とするものである。
【００１３】
また、請求項２に記載の発明は、前記一定時間が、パルス幅変調信号の１周期以上の長さであることを特徴とするものである。
【００１４】
さらに、請求項３に記載の発明は、前記ペアのスイッチング素子のうち、遅延回路を設けた側のスイッチング素子の駆動電圧を、他方のスイッチング素子の駆動電圧よりも高くして、前者のスイッチング素子が先にＯＮするように構成したことを特徴とするものである。
【００１５】
また、請求項４に記載の発明は、前記遅延回路を、抵抗およびコンデンサからなる積分回路とツェナーダイオードから構成したことを特徴とするものである。
【００１６】
【発明の実施の形態】
以下、図面に示す実施の形態により本発明を説明する。図１は本発明の一実施の形態に係るモータ駆動回路の全体の構成を示す回路図、図２はこのモータ駆動回路を簡略化して示す構成図である。図において２はモータであり、例えば、車輌の変速機操作装置（ＧＳＵ  ギア・シフト・ユニット）の駆動源として用いられる直流モータである。このモータ２は、ＦＥＴ等からなるスイッチング素子４、５、６、７によるＨブリッジ回路１に接続されており、このＨブリッジ回路１の各ＦＥＴ（スイッチング素子）４、５、６、７が、制御部８を介して、図示しないシグナルＥＣＵからの信号によりＯＮ、ＯＦＦされ、前記モータ２が駆動されるようになっている。
【００１７】
前記ＦＥＴ４、５、６、７は、Ｈブリッジ型に接続され、４個のダイオード９、１０、１１、１２とともにＨブリッジ回路１を構成し、モータ２の電流をスイッチング制御する。前記Ｈブリッジ回路１は、直列接続されたＦＥＴ４、５と、直列接続されたＦＥＴ６、７とが電源１３に対して並列に接続され、一方の直列接続された２個のＦＥＴ４、５の接続点と、他方の直列接続された２個のＦＥＴ６、７の接続点との間に、前記モータ２の両端子が接続されてＨ型のブリッジ構成になっている。
【００１８】
前記Ｈブリッジ回路１は、図１の上段左と下段右および上段右と下段左の二組のＦＥＴ４、７および６、５が、ペアで動作するようになっており、一方の組のＦＥＴ４、７または６、５がＯＦＦの状態で他方の組のＦＥＴ６、５または４、７がＯＮになると、モータ２の一方の端子が電源１３の正極に導通して電流が流れ、いずれかの方向にモータ２が回転する。
【００１９】
前記４個のＦＥＴ４、５、６、７からなるＨブリッジ回路１は、シグナルＥＣＵ（図示せず）からの２本の信号線１４、１５により送られる入力信号（パルス幅変調信号ＰＷＭ）により駆動制御される。前記各信号線１４、１５は、分岐点Ａにおいて、それぞれ２本の分岐線１４Ａ、１４Ｂおよび１５Ａ、１５Ｂに分岐され、制御トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４および駆動回路１６、１７、１８、１９を介して各ＦＥＴ４、５、６、７に接続されている。
【００２０】
分岐した信号線の一方１４Ａ、１５Ａは、それぞれ第１ダイオードＤ１、Ｄ２のカソードに接続され、この第１ダイオードＤ１、Ｄ２のアノードが第２ダイオードＤ３、Ｄ４のアノードに接続され、さらに第２ダイオードＤ３、Ｄ４のカソードが抵抗Ｒ１、Ｒ２を介して、図１の上段の制御トランジスタＱ１、Ｑ３に接続されている。第１ダイオードＤ１、Ｄ２と第２ダイオードＤ３、Ｄ４の接続点Ｂに抵抗Ｒ３、Ｒ４を介して電源２２が接続され、前記抵抗Ｒ１、Ｒ２と制御トランジスタＱ１、Ｑ３の間が、抵抗Ｒ５、Ｒ６を介して接地されている。図１の上段のＦＥＴ４、６をＯＮ、ＯＦＦさせる制御トランジスタＱ１、Ｑ３の駆動電圧Ｖ１は、それぞれ、抵抗Ｒ３、Ｒ１、Ｒ５および抵抗Ｒ４、Ｒ２、Ｒ６の抵抗分割によって設定される。
【００２１】
分岐した信号線の他方１４Ｂ、１５Ｂは、第３ダイオードＤ５、Ｄ６のカソードに接続され、この第３ダイオードＤ５、Ｄ６のアノードが遅延回路２０、２１を介して図１の下段の制御トランジスタＱ２、Ｑ４に接続されている。遅延回路２０、２１と制御トランジスタＱ２、Ｑ４の間が、抵抗Ｒ７、Ｒ８を介して接地されている。なお、駆動回路１６、１７、１８、１９の構成は、従来の一般的構成と変わるところがないので説明は省略する。
【００２２】
前記遅延回路２０、２１は、抵抗Ｒ９、Ｒ１０とコンデンサＣ１、Ｃ２からなる積分回路およびこれらの接続点Ｃに、抵抗Ｒ１１、Ｒ１２を介して接続されたツェナーダイオードＺＤ１、ＺＤ２からなっており、前記接続点Ｃが前記第３ダイオードＤ５、Ｄ６のアノードに接続されるとともに、前記抵抗Ｒ１１、Ｒ１２を介してツェナーダイオードＺＤ１、ＺＤ２のカソードに接続され、このツェナーダイオードＺＤ１、ＺＤ２のアノードが前記制御トランジスタＱ４、Ｑ２に接続されている。
【００２３】
図１の下段のＦＥＴ７、５をＯＮ、ＯＦＦさせる制御トランジスタＱ２、Ｑ４の駆動電圧Ｖ２は、ツェナーダイオードＺＤ１、ＺＤ２により設定される。この実施の形態では、下段ＦＥＴ７、５をＯＮ、ＯＦＦする制御トランジスタＱ２、Ｑ４の駆動電圧Ｖ２は、前記上段ＦＥＴ４、６の駆動電圧Ｖ１より高く設定されている。
【００２４】
前記構成のモータ駆動回路によるモータ２の駆動について、前記図１、図２および図１の要部（制御部８）を拡大して示す図３により説明する。なお、各ペアのＦＥＴ４、７および６、５の制御部８は同一の構成なので、図３では、ＦＥＴの一方のペア４、７の制御部８だけを示しており、このペア４、７について説明する。この実施の形態に係るモータ駆動回路は、上段のＦＥＴ４を駆動する制御トランジスタＱ１および下段のＦＥＴ７を駆動する制御トランジスタＱ２がともにＯＦＦの場合にモータ２が駆動する回路構成になっている。また、パルス幅変調信号ＰＷＭ（シグナルＥＣＵからの入力信号）がロー（シンク状態）でモータ２が駆動するローアクティブの構成になっている（図４参照）。
【００２５】
図５は、前記モータ駆動回路のＰＷＭ駆動時のタイミングチャートを示すもので、この図によりモータ２の駆動方法について説明する。なお、図６は、初期状態からモータが駆動を開始する時点（図５のＶＩの範囲）までを拡大して示すタイミングチャート、図７はＰＷＭ駆動中の部分（図５のＶＩＩの範囲）を拡大して示すタイミングチャートであり、これらの図も参照して説明する。
【００２６】
初期状態（モータ２が駆動していない通常状態）での、信号線１４の分岐点Ａ、分岐した信号線の一方１４ＡのダイオードＤ１、Ｄ３間と電源２２側との接続点Ｂ、遅延回路２０内の抵抗Ｒ９とコンデンサＣ１との間の、ツェナーダイオードＺＤ１との接続点Ｃの各点における電圧は、Ａ＝Ｃ＞Ｂとなるように設定されている。なお、第１ダイオードＤ１および第３ダイオードＤ５での電圧降下は無視する。
【００２７】
また、制御トランジスタＱ１の駆動電圧Ｖ１と、制御トランジスタＱ２の駆動電圧Ｖ２との関係を、前述のようにＶ２＞Ｖ１とする。
【００２８】
前記初期状態から、パルス幅変調信号ＰＷＭ（入力信号）がＬｏｗになると、遅延回路２０のコンデンサＣ１が放電され、分岐点Ａおよび遅延回路２０内の接続点Ｃの電圧がコンデンサＣ１の容量とシグナルＥＣＵ側のシンク能力により、ある曲線（放電曲線）で低下する（図５のＶＩ部および図６参照）。Ｃ点の電圧が駆動電圧Ｖ２以下に下がると、遅延回路２０が設けられている下段側の制御トランジスタＱ２がＯＦＦし、図１の下段右のＦＥＴ７がＯＮする。
【００２９】
その後、Ａ点およびＣ点の電圧がさらに下降し、Ｂ点の電圧まで低下すると、Ｂ点の電圧もＡ点およびＣ点の電圧とともに下降する。Ｂ点の電圧が駆動電圧Ｖ１以下に下がると、上段側の制御トランジスタＱ１がＯＦＦし、図１の上段左のＦＥＴ４が下段右のＦＥＴ７に遅れてＯＮすることによりモータ２が駆動する。このように下段右のＦＥＴ７の駆動電圧Ｖ２と上段左のＦＥＴ４の駆動電圧Ｖ１に差を設けて、上段のＦＥＴ４よりも下段のＦＥＴ７が先にＯＮするようにしているので、ペアとなるＦＥＴ４、７が同時にＯＮすることを防止できる。
【００３０】
続いて、入力信号がＨｉになると、Ｂ点の電圧は、第１ダイオードＤ１があるためコンデンサＣ１の影響を受けないので一気に上昇し（図５のＶＩの範囲とＶＩＩの範囲の間の破線を参照）、前記駆動電圧Ｖ１以上になると制御トランジスタＱ１をＯＮさせる。一方のＣ点の電圧は、コンデンサＣ１の影響を受けるため、コンデンサＣ１、抵抗Ｒ９からなるＣＲ積分による充電曲線で上昇する。Ｃ点の電圧は上昇しても駆動電圧Ｖ２以下であるため、下段右のＦＥＴ７をＯＮ、ＯＦＦする制御トランジスタＱ２はＯＦＦのままの状態を維持する。この連続ＯＦＦ状態を維持する時間はＰＷＭ信号の１周期（図５のＴ参照）以上に設定されている。
【００３１】
次に入力信号が再びＬｏｗになると（図５のＶＩＩ部および図７参照）、Ｂ点の電圧はＣ点の電圧まで低下する間はコンデンサＣ１の影響を受けないため、一気に下降する。このときＢ点の電圧は駆動電圧Ｖ１以下になるため、図１の上段左のＦＥＴ４をＯＮ、ＯＦＦする制御トランジスタＱ１がＯＦＦとなる。それ以下では、コンデンサＣ１の影響を受けるため、前述の放電曲線と同じ曲線で減少する。
【００３２】
前記Ｃ点の電圧の充電曲線は、ＰＷＭ信号の１周期Ｔで、Ｖ１＞Ｃとなるように回路を設定してある。このようにＰＷＭ信号の１周期内（ＤＵＴＹ比０％〜１００％）でＶ１＞Ｃ点の電圧となるので、Ｂ点の電圧が、コンデンサＣ１の影響を受けずに急降下し、駆動電圧Ｖ１以下になる。
【００３３】
以後は、入力信号のＨｉ、Ｌｏｗに応じて、段落００３０、００３１に記載した作動を繰り返す。入力信号がＨｉのまま、つまりモータ駆動が終了するときには、Ｃ点の電圧が前記充電曲線によって上昇し、Ｖ２以上になると下段右の制御トランジスタＱ２がＯＮする。
【００３４】
以上のように、一つのＰＷＭ信号で上下段のＦＥＴ４、５、６、７を駆動するようにしたので、このモータ駆動回路とシグナルＥＣＵとの間の信号線１４、１５の数を２本に削減することができる。しかも、前記のように下段のＦＥＴ５、７側に遅延回路２０、２１を設けているので、一定時間の連続ＯＮ状態を作ることができ、回生電流を利用することができる。このように配線が少なくて済むため、作業が楽になり、しかも、コネクタの極数も少なくて済むため、コストダウンになる。また、コネクタを小さくできるので、ＥＣＵのサイズも小さくすることができる。
【００３５】
なお、入力信号に対する上段左の制御トランジスタＱ１のＯＦＦタイミングは、初回（図６参照）とＰＷＭ駆動中（図７参照）とでは異なっており、初回だけ長くなるようにしてある。これは駆動時のアーム短絡防止を容易にするためにわざと遅らせているもので、この間に防止機能を働かせて短絡を防止すればよいため、回路に自由度が増すというメリットがある。
【００３６】
また、前記実施の形態では、下段のＦＥＴ５、７のＯＮ、ＯＦＦを行う制御トランジスタＱ２、Ｑ４の駆動電圧Ｖ２をツェナーダイオードＺＤ１、ＺＤ２で、また、上段のＦＥＴ４、６のＯＮ、ＯＦＦを行う制御トランジスタＱ１、Ｑ３の駆動電圧Ｖ１を、抵抗Ｒ１、Ｒ３、Ｒ５およびＲ２、Ｒ４、Ｒ６の抵抗分割で、さらに、Ｃ点の電圧の充電曲線を抵抗Ｒ９、コンデンサＣ１および抵抗Ｒ１０、コンデンサＣ２のＣＲ積分で行っているが、必ずしもこの構成に限定されるものではなく、Ａ、Ｂ、Ｃ各点の電圧、および制御トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４の作動電圧Ｖ１、Ｖ２等を前記のように回路設定できるものであれば良い。
【００３７】
また、放電曲線は、シグナルＥＣＵのシンク能力によるが、その方法は、シリーズに抵抗（低抵抗）を挿入しても良く、定電流でシンクする方法でも良く、好適な方法を適宜選択することができる。
【００３８】
また、この実施の形態の回路は、ＰＷＭ信号がＬｏｗでモータが駆動するＬｏｗアクティブの構成になっているが、Ｈｉアクティブの構成にしても良いことはいうまでもない。
【００３９】
さらに、前記遅延回路２０、２１では、駆動電圧の設定にツェナーダイオードＺＤ１、ＺＤ２を用いているが、必ずしもツェナーダイオードに限るものではなく、例えば、コンパレータを用いても良く、また、遅延回路全体をタイマーＩＣに置き換えるようにしても良い。
【００４０】
【発明の効果】
以上説明したように本発明によれば、４個のスイッチング素子をブリッジ接続し、２個ずつのペアで動作させることによりモータを駆動するモータ駆動回路において、前記各ペアのスイッチング素子に、それぞれシグナルＥＣＵからのパルス幅変調信号を入力する１本の信号線を２本に分岐して接続するとともに、各ペアのうちの一方のスイッチング素子側に遅延回路を設け、このスイッチング素子を一定時間連続してＯＮ状態にするようにしたので、従来４本または３本必要であった信号線を２本にすることができる。従って、配線が少なくて済むため、作業等が容易になる。例えば、電動式変速機操作装置の場合には、シフトモータおよびセレクトモータで２本削減することができ、作業性が大幅に向上する。また、配線が減少した分、コネクタの極数も少なくて済むため、コストダウンが可能である。さらに、コネクタが小さくできる分、ＥＣＵのサイズを小さくすることができる。しかも、信号線を２本に減らしても、従来の構成（図１０参照）と異なり、回生電流が利用できるので効率が向上する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るモータ駆動回路の構成を示す回路図である。
【図２】前記回路図の概略を示す図である。
【図３】前記モータ駆動回路の要部（制御部）の回路図である。
【図４】入力信号に応じた制御トランジスタおよびモータのＯＮ、ＯＦＦ状態を示す図である。
【図５】ＰＷＭ駆動時のタイミングチャートである。
【図６】初期状態から制御トランジスタがＯＦＦするまでのタイミングチャートであり、図５のＶＩ部を拡大して示す図である。
【図７】ＰＷＭ駆動中における制御トランジスタＱ１のＯＦＦ時のタイミングチャートであり、図５のＶＩＩ部を拡大して示す図である。
【図８】従来のモータ駆動回路の基本的構成である信号線が４本の場合を簡略化して示す回路図である。
【図９】従来のモータ駆動回路の信号線が３本の場合の一例を示す回路図である。
【図１０】従来のモータ駆動回路の信号線が２本の場合の一例を示す回路図である。
【符号の説明】
１    Ｈブリッジ回路
２    モータ
４    スイッチング素子（ＦＥＴ）
５    スイッチング素子（ＦＥＴ）
６    スイッチング素子（ＦＥＴ）
７    スイッチング素子（ＦＥＴ）
１４    信号線
１５    信号線
２０    遅延回路
２１    遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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