(57)【要約】【課題】ＭＯＳＦＥＴのアクティブ領域のドレイン・ソース拡散層上のシリサイドの寄生抵抗に起因するＭＯＳＦＥＴの駆動力の劣化を改善する。【解決手段】半導体基板上のＭＯＳＦＥＴのアクティブ領域１  と、アクティブ領域上を通過するように設けられた１本のゲート電極２  と、ゲート電極の両側でアクティブ領域の表面にコンタクトするように形成されたソースコンタクト３  およびドレインコンタクト４  とを具備し、ゲート電極は、ソースコンタクトおよび／またはドレインコンタクトの位置からゲート電極に沿って離れるにつれてゲート長が細くなるように段階的もしくは連続的に形成されている。【選択図】    図１
2004356490.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上で素子分離領域により分離されたＭＯＳＦＥＴのアクティブ領域と、
前記アクティブ領域上を通過するように設けられた１本のゲート電極と、
前記ゲート電極の両側で前記アクティブ領域の表面にコンタクトするように形成されたソースコンタクトおよびドレインコンタクトとを具備し、
前記ゲート電極は、前記ソースコンタクトおよび／またはドレインコンタクトの位置からゲート電極に沿って離れるにつれてゲート長が細くなるように段階的もしくは連続的に形成されていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は前記アクティブ領域内に１つだけあり、かつ、前記ソースコンタクトおよびドレインコンタクトは前記ゲート電極の両側で前記アクティブ領域の対角位置に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＯＳＦＥＴは、ＣＭＯＳインバータを構成するＰＭＯＳＦＥＴ，ＮＭＯＳＦＥＴのうちの一方のＭＯＳＦＥＴであることを特徴とする請求項２記載半導体装置。
【請求項４】
前記ゲート電極は前記アクティブ領域内に１つだけあり、かつ、前記ソースコンタクトおよびドレインコンタクトはチャネル幅方向に対して同じ一端側に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ゲート電極の平面パターンは、ゲート長が左右対称の形状で変化していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート電極の平面パターンは、ゲート長が左右非対称の形状で変化していることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項７】
前記ゲート電極の両側の前記アクティブ領域の表面は、シリサイド層が形成されており、前記ソースコンタクトおよびドレインコンタクトは前記シリサイド層にコンタクトしていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
半導体基板上で素子分離領域により分離され、複数のＭＯＳＦＥＴが直列接続された状態で並べられたアクティブ領域と、
前記アクティブ領域上を通過するように並設された複数本のゲート電極と、
前記複数本のゲート電極の両側に配置されて前記アクティブ領域の表面にコンタクトするように形成されたソースコンタクトおよびドレインコンタクトとを具備し、
前記ソースコンタクトまたはドレインコンタクトに最も近接したゲート電極は、前記ソースコンタクトまたはドレインコンタクトの位置からゲート電極に沿って離れるにつれてゲート長が細くなるように段階的もしくは連続的に形成されていることを特徴とする半導体装置。
【請求項９】
前記複数本のゲート電極のうちの中間のゲート電極に対応する中間のＭＯＳＦＥＴのソース領域またはドレイン領域にコンタクトするように形成された中間のソースコンタクトおよびドレインコンタクトをさらに具備し、
前記中間のソースコンタクトまたはドレインコンタクトに最も近接したゲート電極は、前記中間のソースコンタクトまたはドレインコンタクトの位置からゲート電極に沿って離れるにつれてゲート長が細くなるように段階的もしくは連続的に形成されていることを特徴とする半導体装置。
【請求項１０】
前記複数のＭＯＳＦＥＴは、ＮＡＮＤ型フラッシュメモリにおけるＮＡＮＤ型メモリユニットを構成することを特徴とする請求項８または９記載半導体装置。
【請求項１１】
前記複数本のゲート電極の両側に配置された前記ソースコンタクトおよびドレインコンタクトは、前記アクティブ領域の対角位置に配置されている配置されていることを特徴とする請求項８記載の半導体装置。
【請求項１２】
前記複数本のゲート電極の両側に配置された前記ソースコンタクトおよびドレインコンタクトは、チャネル幅方向に対して同じ一端側に配置されていることを特徴とする請求項８記載の半導体装置。
【請求項１３】
前記ゲート電極の平面パターンは、ゲート長が左右対称の形状で変化していることを特徴とする請求項８乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記ゲート電極の平面パターンは、ゲート長が左右非対称の形状で変化していることを特徴とする請求項８乃至１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート電極の構造に関するもので、例えば相補性の半導体集積回路（ＣＭＯＳＬＳＩ）  に使用される。
【０００２】
【従来の技術】
ＣＭＯＳＬＳＩ  の素子が微細化されるにつれて、ＭＯＳＦＥＴの形成領域であるアクティブ領域（ＡＡ）が微細化され、アクティブ領域による寄生抵抗の影響が無視できなくなっている。これについて以下に説明する。
【０００３】
図１２は、ＬＳＩ  に形成されたＣＭＯＳインバータの平面パターンの従来例を示している。
【０００４】
図１２において、１２０  は半導体基板上に形成された例えばシャロウトレンチ型の素子分離（ＳＴＩ）  領域、１２１  はＳＴＩ  領域により囲まれたＰＭＯＳＦＥＴ  のアクティブ領域、１２２  はＳＴＩ  領域により囲まれたＮＭＯＳＦＥＴ  のアクティブ領域、１２３  はアクティブ領域のチャネル領域上にゲート絶縁膜を介して形成されたゲート電極であり、アクティブ領域の中央部上を通過している。アクティブ領域１２１，１２２  のドレイン・ソース領域用の拡散層の表面およびゲート電極の表面は、メタルシリサイドが形成される場合が多い。
【０００５】
各アクティブ領域１２１，１２２  において、１本の対角線上でゲート電極１２３  の両側のメタルシリサイド上のコーナー近傍にはドレインコンタクト領域・ソースコンタクト領域用のコンタクト（コーナーコンタクト）１２４  が形成されている。
【０００６】
図１３は、図１２に示したＣＭＯＳインバータを構成するＭＯＳＦＥＴの構造の一例を示す断面図である。
【０００７】
図１３中、１３０  は半導体基板、１３１  はソース・ドレイン領域、１３２  はエクステンション領域、１３３  はチャネル領域、１３４  はゲート絶縁膜、１３５はゲート電極、１３６  はゲート側壁絶縁膜、１３７  はドレインコンタクト（プラグ）、１３８  はソースコンタクトである。
【０００８】
上記各領域およびドレインコンタクト領域、ソースコンタクト領域、ソース・ドレイン領域と半導体基板との接合領域にはそれぞれ寄生抵抗が存在する。
【０００９】
図１４は、図１２に示したＣＭＯＳインバータのうちの一方のＭＯＳＦＥＴを取り出してソース・ドレイン領域１３１  を流れる電流経路の一部を示している。
【００１０】
ＣＭＯＳＦＥＴ  が微細化されるにつれて、図１４中に示すように、ＳＴＩ  とゲート電極１２３  との間の距離Ａ  も微細化される。特にコーナーコンタクト１２４ａ，１２４ｂを有するＭＯＳＦＥＴの場合には、距離Ａ  の微細化は、ドレイン領域上のシリサイドのゲート電極方向の抵抗Ｒ１およびソース領域上のシリサイドのゲート電極方向の抵抗を上昇させるので、大きな寄生抵抗が付加されることになる。この寄生抵抗によるＭＯＳＦＥＴの駆動力の劣化のメカニズムは、以下に述べるような２つに分類される。
【００１１】
（１）ＭＯＳＦＥＴのドレイン電位がＭＯＳＦＥＴの動作電源電圧Ｖｄｄ  よりも下がることにより、そのソース、ドレイン間に実効的に印加される電圧がドレインコンタクト１２４ａから離れた場所ほど低下する。このため、ゲート電極１２３  の長さ方向に沿う方向の位置ｘ  がドレインコンタクト１２４ａから離れるほどゲート電極１２３  に垂直方向の断面部分の実効的ドレイン電圧が低下する効果に加えてそれによりＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）が過度に小さくなるので、駆動力が劣化する。
【００１２】
（２）ＭＯＳＦＥＴのソース電位が０Ｖよりも上がることにより、そのソース、ドレイン間に実効的に印加される電圧がソースコンタクト１２４ｂから離れた場所ほど低下する。このため、ゲート電極１２３  の長さ方向における位置ｘ  がソースコンタクト１２４ｂから離れるほどゲート電極１２３  に垂直方向の断面部分の実効的ドレイン電圧が低下する効果に加えて、ＤＩＢＬが過度に小さくなるので、駆動力が低下する。この場合、ソースコンタクト１２４ｂから離れるにつれてウェル領域（Ｗｅｌｌ）の電位がソース電位よりも相対的に低下するので、ソースコンタクト１２４ｂから離れるにつれて基板バイアス効果による駆動力の劣化も付加され、前記（１）の場合よりも劣化量が大きくなる。この様子を図１５に示している。
【００１３】
図１５は、図１４に示したＭＯＳＦＥＴがソースコンタクト１２４ｂの位置を基準とするゲート電極１２３  の長さ方向における位置ｘ  までの距離に応じて駆動力が劣化する様子を示している。ここでは、ドレイン・ソース拡散層上にシリサイド（Ｓｉｌｉｃｉｄｅ）抵抗が有る場合と無い場合を対比して示している。
【００１４】
なお、特許文献１には、ＭＯＳ  型トランジスタにおいて、ゲートの少なくともドレインに対向する部分の端部を曲面または傾斜とした構成が開示されているが、ゲート長とコンタクト位置との関係は規定されていない。
【００１５】
【特許文献１】
特開平７−１３１０１３号公報
【００１６】
【発明が解決しようとする課題】
上記したように従来の半導体装置は、ＭＯＳＦＥＴ素子の微細化に伴い、アクティブ領域のドレイン・ソース拡散層上のシリサイドの抵抗の影響が大きくなり、寄生抵抗の増大に起因するＭＯＳＦＥＴの駆動力の劣化に伴う回路動作スピードの劣化が問題となりつつある。特にコーナーコンタクトを用いる場合は、寄生抵抗に占めるシリサイド抵抗の割合が大きくなるので、その影響は深刻になるという問題があった。上記したようなＭＯＳＦＥＴの微細化に伴う寄生抵抗の増大の現象は不可避であり、今後の微細化による回路の動作スピードの利点を見出すことが難しくなることは必至である。
【００１７】
本発明は上記の問題点を解決すべくなされたもので、ＭＯＳＦＥＴのアクティブ領域のドレイン・ソース拡散層の寄生抵抗に起因するＭＯＳＦＥＴの駆動力の劣化を改善し得る半導体装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の半導体装置の第１の態様は、半導体基板上で素子分離領域により分離されたＭＯＳＦＥＴのアクティブ領域と、前記アクティブ領域上を通過するように設けられた１本のゲート電極と、前記ゲート電極の両側で前記アクティブ領域の表面にコンタクトするように形成されたソースコンタクトおよびドレインコンタクトとを具備し、前記ゲート電極は、前記ソースコンタクトおよび／またはドレインコンタクトの位置からゲート電極に沿って離れるにつれてゲート長が細くなるように段階的もしくは連続的に形成されていることを特徴とする。
【００１９】
本発明の半導体装置の第２の態様は、半導体基板上で素子分離領域により分離され、複数のＭＯＳＦＥＴが直列接続された状態で並べられたアクティブ領域と、前記アクティブ領域上を通過するように並設された複数本のゲート電極と、前記複数本のゲート電極の両側に配置されて前記アクティブ領域の表面にコンタクトするように形成されたソースコンタクトおよびドレインコンタクトとを具備し、前記ソースコンタクトまたはドレインコンタクトに最も近接したゲート電極は、前記ソースコンタクトまたはドレインコンタクトの位置からゲート電極に沿って離れるにつれてゲート長が細くなるように段階的もしくは連続的に形成されていることを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２１】
＜第１の実施形態＞
図１は、本発明の半導体装置の第１の実施形態に係るＣＭＯＳインバータを構成するＰＭＯＳＦＥＴ，ＮＭＯＳＦＥＴ  のうちの一方のＭＯＳＦＥＴに着目して平面パターンの一例を示している。
【００２２】
図１において、１  は半導体基板上で素子分離領域により分離されたＭＯＳＦＥＴのアクティブ領域、２  はアクティブ領域上を通過するように形成されたゲート電極、３  および４  はゲート電極の両側でアクティブ領域１  の表面にコンタクトするように形成されたソースコンタクトおよびドレインコンタクトである。
【００２３】
上記したように１つのアクティブ領域１  内にゲート電極２  が１つしかなく、かつ、ソースコンタクト３  とドレインコンタクト４  がアクティブ領域１  の対角位置に１個づつ配置される場合、ゲート電極２  の平面パターンは、ソースコンタクト３  の位置からゲート電極２  の長さ方向（ＭＯＳＦＥＴのチャネル幅方向）に沿って離れるにつれてゲート長（ゲート電極２  の幅、ＭＯＳＦＥＴのチャネル長）が細くなるように形成されている。本例では、ゲート電極２  の平面パターンは、左右対称の形状で複数段階（例えば３段階）に変化している。
【００２４】
このような構成により、例えばＣＭＯＳインバータのようにアクティブ領域内にゲート電極が１つだけあるＭＯＳＦＥＴにおいて、ゲート電極２  に垂直方向の断面におけるＭＯＳＦＥＴ動作に対してＤＩＢＬを調節し、ゲートの方向に対してどの位置でもＤＩＢＬが同程度となるようにすることができる。つまり、ドレインコンタクト４  の近傍でのゲート電極２  に垂直方向（図１中Ｙ  ）の断面におけるＭＯＳＦＥＴ動作を、ソースコンタクト３  の近傍でのゲート電極２  に垂直方向（図１中Ｘ  ）の断面におけるＭＯＳＦＥＴ動作と同程度以上のＤＩＢＬとなるように調整することができる。
【００２５】
したがって、ゲート電極２  に沿う任意の位置ｘ  でゲート電極２  の垂直方向の断面におけるＭＯＳＦＥＴ動作に対してＤＩＢＬを調節することができ、ＭＯＳＦＥＴの駆動力の劣化を抑制することができ、微細化に伴って増大するアクティブ領域１  のシリサイド抵抗による駆動力の損失の一部を補償することができる。
【００２６】
なお、図１に示したゲート電極２  の平面パターンは、前記したような３段階に限らず、図２に示すように４段階以上に変化してもよく、あるいは、２段階に変化してもよく、あるいは、図２中に点線で示すように次第に細くなるように連続的に変化してもよく、それぞれ前記したような効果が得られる。また、ゲート電極２  の平面パターンは、前記したようなゲート長が左右対称に限らず、例えば図３に示すようにゲート長が左右非対称の形状で複数段階に変化していても前記したような効果が得られる。
【００２７】
＜第２の実施形態＞
前記第１の実施形態では、ゲート電極２  の位置がソースコンタクト３  の位置から離れるにつれてゲート長が細くなるように形成されているが、回路動作上、ドレイン側の抵抗の影響を低減することが望まれる場合は、図１におけるソースコンタクト３  、ドレインコンタクト４  の位置関係を逆にしてもよい。
【００２８】
即ち、図１に示したように、１つのアクティブ領域１  内にゲート電極２  が１つしかなく、かつ、ソースコンタクト３  とドレインコンタクト４  が対角位置に配置される場合、ゲート電極２  の位置がドレインコンタクト４  の位置から離れるにつれてゲート長が細くなるように、例えば左右対称の形状で複数段階に変化するように形成してもよい。
【００２９】
このような構成により、例えばＣＭＯＳインバータのようにアクティブ領域内にゲート電極が１つだけあるＭＯＳＦＥＴにおいて、ドレイン側の寄生抵抗の増大を抑制したい場合に、ゲート電極に垂直方向の断面におけるＭＯＳＦＥＴ動作に対してＤＩＢＬを調節し、ゲートの方向に対してどの位置でもＤＩＢＬが同程度となるようにすることができる。つまり、ゲート電極に沿う任意の位置でゲート電極の垂直方向の断面におけるＭＯＳＦＥＴ動作に対してＤＩＢＬを調節することができ、ＭＯＳＦＥＴの駆動力の劣化を抑制することができ、微細化に伴って増大するアクティブ領域のシリサイド抵抗による駆動力の損失の一部を補償することができる。
【００３０】
なお、図３に示したＭＯＳＦＥＴにおいても、前述した第１の実施形態の変形例と同様に、ゲート電極は任意の複数段階あるいは連続的に形成されてもよく、左右対称、左右非対称のいずれであってもよく、それぞれ前記したような効果が得られる。
【００３１】
＜第３の実施形態＞
図４は、本発明の半導体装置の第３の実施形態に係るＣＭＯＳインバータを構成するＰＭＯＳＦＥＴ，ＮＭＯＳＦＥＴ  のうちの一方のＭＯＳＦＥＴに着目して平面パターンの一例を示している。
【００３２】
図４中、１  はＳＴＩ  領域に囲まれたアクティブ領域、２  はアクティブ領域上のゲート電極、３  はソースコンタクト、４  はドレインコンタクトである。
【００３３】
このＭＯＳＦＥＴは、１つのアクティブ領域１  内にゲート電極２  が１つしかなく、かつ、ソースコンタクト３  とドレインコンタクト４  がゲート電極２  の長さ方向（ＭＯＳＦＥＴのチャネル幅方向）において同じ一端側に配置される場合に、ゲート電極２がソースコンタクト位置およびドレインコンタクト位置から離れるにつれてゲート長が細くなるように、例えば左右対称の形状で３段階で形成されている。
【００３４】
このような構成により、例えばＣＭＯＳインバータのようにアクティブ領域内にゲート電極が１つだけあるＭＯＳＦＥＴにおいて、ソースコンタクト３  とドレインコンタクト４  がチャネル幅方向においてアクティブ領域１  内の同じ一端側に配置される場合、ゲート電極３  に垂直方向の断面におけるＭＯＳＦＥＴ動作に対してＤＩＢＬを調節し、ゲートの方向に対してどの位置でもＤＩＢＬが同程度となるようにすることができる。つまり、ゲート電極２  に沿う任意の位置でゲート電極２  の垂直方向の断面におけるＭＯＳＦＥＴ動作に対してＤＩＢＬを調節することができ、ＭＯＳＦＥＴの駆動力の劣化を抑制することができる。したがって、微細化に伴って増大するアクティブ領域１  のシリサイド抵抗による駆動力の損失の一部を補償することができる。
【００３５】
なお、ソースコンタクト３  とドレインコンタクト４  がゲート電極２  の左右の対象的な位置に配置される場合、例えばソースコンタクト３  とドレインコンタクト４  がゲート電極２  の長さ方向においてアクティブ領域１  内の中央部に配置される場合でも、上記した第２の実施形態に準じて実施し、同様の効果を得ることができる。
【００３６】
また、図４に示したＭＯＳＦＥＴにおいても、前述した第１の実施形態の変形例と同様に、ゲート電極は任意の複数段階あるいは連続的に形成されてもよく、左右対称、左右非対称のいずれであってもよく、それぞれ前記したような効果が得られる。
【００３７】
＜第４の実施形態＞
図５は、本発明の半導体装置の第４の実施形態に係る複数のＭＯＳＦＥＴが直列接続された状態で並べられた（縦積みされた）ＭＯＳＦＥＴ回路領域であって、ソースコンタクト３  とドレインコンタクト４  が対角位置に１個づつ配置され、かつ、中間のＭＯＳＦＥＴのソース領域またはドレイン領域からの引出し配線がない場合について平面パターンの一例を示している。
【００３８】
図５中、１  はＳＴＩ  領域に囲まれたアクティブ領域、２  はアクティブ領域上のゲート電極、３  はソースコンタクト、４  はドレインコンタクトである。
【００３９】
このＭＯＳＦＥＴ回路領域のＭＯＳＦＥＴ群は、複数のゲート電極２  のうちでソースコンタクト３  に最も近接したゲート電極２  は、ソースコンタクト３  から遠去かるにつれてゲート長が短くなるように形成されており、また、ドレインコンタクト４  に最も近接したゲート電極２  は、ドレインコンタクト４  から遠去かるにつれてゲート長が短くなるように形成されている。
【００４０】
このような構成により、例えばＮＡＮＤ型フラッシュメモリにおけるＮＡＮＤ型メモリユニットのように複数のＭＯＳＦＥＴが直列接続されている場合に、ゲート電極２  の長さ方向に沿う任意の位置でゲート電極２  の垂直方向の断面におけるＭＯＳＦＥＴ動作に対してＤＩＢＬを調節することができる。
【００４１】
つまり、ソースコンタクト３  に最も近接したゲート電極２  は、ソースコンタクト３  から遠い位置での垂直方向の断面におけるＭＯＳＦＥＴ動作が、ソースコンタクト３  の近傍位置での垂直方向の断面における動作と同程度のＤＩＢＬとなるように調整することができる。上記と同様に、ドレインコンタクト４  に最も近接したゲート電極２  は、ドレインコンタクト４  から遠い位置での垂直方向の断面におけるＭＯＳＦＥＴ動作が、ドレインコンタクト４  の近傍位置での垂直方向の断面における動作と同程度のＤＩＢＬとなるように調整することができる。
【００４２】
したがって、ＭＯＳＦＥＴの駆動力の劣化を抑制することができ、微細化に伴って増大するアクティブ領域１  のシリサイド抵抗による駆動力損失の一部を補償することができる。
【００４３】
＜第４の実施形態の変形例＞
図６は、本発明の半導体装置の変形例に係る複数のＭＯＳＦＥＴが直列接続されたＭＯＳＦＥＴ回路領域であって、ソースコンタクト３  とドレインコンタクト４  がチャネル幅方向の同じ一端側に１個づつ配置され、かつ、中間のＭＯＳＦＥＴのソース領域またはドレイン領域からの引出し配線がない場合について、平面パターンの一例を示している。
【００４４】
図６中、１  はＳＴＩ  領域に囲まれたアクティブ領域、２  はアクティブ領域上のゲート電極、３  はソースコンタクト、４  はドレインコンタクトである。
【００４５】
このＭＯＳＦＥＴ回路領域のＭＯＳＦＥＴ群は、複数のゲート電極２  のうちでソースコンタクトまたはドレインコンタクトに最も近接したゲート電極は、ソースコンタクトまたはドレインコンタクトから遠い位置での垂直方向の断面におけるＭＯＳＦＥＴ動作が、ソースコンタクトまたはドレインコンタクトの近傍位置での垂直方向の断面における動作と同程度のＤＩＢＬとなるように調整することができ、ＭＯＳＦＥＴの駆動力の劣化を抑制することができる。
【００４６】
なお、図５あるいは図６に示したＭＯＳＦＥＴ回路領域においても、前述した第１の実施形態の変形例と同様に、ゲート電極は任意の複数段階あるいは連続的に形成されてもよく、左右対称、左右非対称のいずれであってもよく、それぞれ前記したような効果が得られる。
【００４７】
＜第５の実施形態＞
図７は、本発明の半導体装置の第５の実施形態に係る複数のＭＯＳＦＥＴが直列接続されたＭＯＳＦＥＴ回路領域において中間のＭＯＳＦＥＴのソース領域またはドレイン領域からの引出し配線（コンタクト）がある場合の平面パターンの一例を示している。
【００４８】
図７中、１  はＳＴＩ  領域に囲まれたアクティブ領域、２  はアクティブ領域上のゲート電極、３  はソースコンタクト、４  はドレインコンタクトである。
【００４９】
このＭＯＳＦＥＴ回路領域のＭＯＳＦＥＴ群は、ソースコンタクト３  に最も近接したゲート電極２  は、ソースコンタクト３  から遠去かるにつれてゲート長が短くなるように形成されている。また、ドレインコンタクト４  に最も近接したゲート電極２  は、ドレインコンタクトから遠去かるにつれてゲート長が短くなるように形成されている。さらに、引出しコンタクト５  に最も近接したゲート電極（本例では１本）２  は、引出しコンタクト５  から遠去かるにつれてゲート長が短くなるように形成されている。
【００５０】
このような構成により、例えばＮＡＮＤ型フラッシュメモリにおけるＮＡＮＤ型メモリユニットのように複数のＭＯＳＦＥＴが直列接続され、かつ、中間のＭＯＳＦＥＴのソース領域またはドレイン領域からの引出しコンタクト５  がある場合に、ソースコンタクト３  またはドレインコンタクト４  または引出しコンタクト５  に最も近接したゲート電極２  は、ソースコンタクト３  またはドレインコンタクト４  または引出しコンタクトから遠い位置での垂直方向の断面におけるＭＯＳＦＥＴ動作が、ソースコンタクト３  またはドレインコンタクト４  または引出しコンタクト５  の近傍位置での垂直方向の断面における動作と同程度のＤＩＢＬとなるように調整することができ、ＭＯＳＦＥＴの駆動力の劣化を抑制することができる。
【００５１】
また、このＭＯＳＦＥＴ回路領域においても、前述した第１の実施形態の変形例と同様に、ゲート電極は任意の複数段階あるいは連続的に形成されてもよく、左右対称、左右非対称のいずれであってもよく、それぞれ前記したような効果が得られる。
【００５２】
次に、前記各実施形態において、コンタクト位置からのゲート電極までの距離に応じてゲート長を決める計算方法について説明する。ここでは、図１に示した第１の実施形態を例にとり、計算を簡単にするために、ＭＯＳＦＥＴの３極管領域の駆動力を改善する場合について示す。
【００５３】
図８は、図１に示したＭＯＳＦＥＴにおいてゲート電極の位置ｘ  を流れる電流経路および寄生抵抗を説明するために示す平面図である。
【００５４】
図８に示すように、アクティブ領域１  内においてＭＯＳＦＥＴのゲート電極２  のチャネル幅方向における起点位置を０、終点位置をＷ、ゲート電極上の位置ｘ  からソースコンタクト３  までの寄生抵抗をＲＳ  、ゲート電極上の位置ｘ  からドレインコンタクト４  までの寄生抵抗をＲＤ  、ゲート電極上の位置ｘ  を流れる単位長さ当たりの電流をＩ（ｘ）で表わすと、ＭＯＳＦＥＴのオン電流Ｉｏｎ  とオフ電流Ｉｏｆｆは次式のように示される。
【００５５】
【数１】
2004356490.tif 000003
【００５６】
【数２】
2004356490.tif 000004
【００５７】
【数３】
2004356490.tif 000005
【００５８】
但し、Ｌｇａｔｅ（ｘ）は、ゲート電極上の位置Ｘでのゲート長を表わす。
【００５９】
ここで、ゲート電極に沿った全領域でＩｏｆｆの電流密度が同じとなるためには、Ｌｇａｔｅ（ｘ）は次式を満たす必要がある
【数４】
2004356490.tif 000006
【００６０】
但し、Ｖｔ  ０  、ＶＳＤ０  はある定数である。また、ＶＳＤ（ｘ）  はゲート電極上の位置ｘ  でのソース・ドレイン電圧であり、次式で示される。
【００６１】
【数５】
2004356490.tif 000007
【００６２】
但し、ＲＤ  （ｘ）  はゲート電極上の位置ｘ  でのドレイン側寄生抵抗、ＲＳ  （ｘ）  はゲート電極上の位置ｘ  でのソース側寄生抵抗である。
【００６３】
与えられたＶｔ  、ＲＤ  （ｘ）  、ＲＳ  （ｘ）  に対して前式（４）と（５）を同時に満足するＬｇａｔｅ（ｘ）を適用することによって、ゲート電極に沿った全ての位置ｘ  においてＩｏｆｆの電流密度をある値以下にするために必要なゲート長のみを確保することができるので、結果としてＭＯＳＦＥＴの駆動力を向上させることができる。
【００６４】
実際の計算例として、μｅｆｆ＝２００ｃｍ２  ／Ｖｓ  、Ｗ＝０．７μｍ、Ｓ＝８０ｍＶ／ｄｅｃ．、Ｖｄｄ＝１．２Ｖ  、Ｃｏｘ＝２．０３ｅ−２Ｆ／ｍ２  、ＲＤ  ＝  ＲＳ  ＝２０  Ω、Ｖｔ（ｘ）＝０．３＋５ｅ  ４  ｘ  （ｘ：ゲートに沿ったソースコンタクト３  からの距離）の場合について示す。
【００６５】
図９は、図１のＭＯＳＦＥＴのゲート電極に沿ったソースコンタクトからの距離ｘ  に応じてゲート長Ｌｇａｔｅ  を前式（４）と（５）が同時に成立するように決めた場合について、距離ｘ  とゲート長Ｌｇａｔｅ  の関係（ゲート長分布）を示している。
【００６６】
この図９は、ＭＯＳＦＥＴの駆動力を向上させるためには、ゲート電極２  がソースコンタクト３  から遠ざかるにつれてゲート長Ｌｇａｔｅ  を細くするべきであるということを示している。
【００６７】
図１０は、図９に示すように距離ｘ  とゲート長Ｌｇａｔｅ  の関係を決めたＭＯＳＦＥＴについて、距離ｘ  とＩｏｎ  の関係（駆動電流密度分布）を示す特性図である。なお、対比のために従来例のＭＯＳＦＥＴにおける距離ｘ  とＩｏｎ  の関係も示している。
【００６８】
この図１０は、本実施形態のＭＯＳＦＥＴによれば、ソースコンタクト３  から遠い領域での電流密度を増大させることができることを示している。
【００６９】
図１１は、図９に示すように距離ｘ  とゲート長Ｌｇａｔｅ  の関係を決めたＭＯＳＦＥＴと従来例のＭＯＳＦＥＴについて、スタンバイ電流を一定に保った場合のオン電流Ｉｏｎ  の大きさを対比して示す特性図である。
【００７０】
この図１１は、本実施形態のＭＯＳＦＥＴによれば、従来例のＭＯＳＦＥＴと比べて、スタンバイ電流を一定に保ちながらオン電流Ｉｏｎ  を大きくする（Ｉｏｎ  ／Ｉｏｆｆを大きくする）ことができることを示している。
【００７１】
なお、前記計算は、解析を簡単にするために、式（２）〜（５）に示された関係が成立すると仮定したが、実情に合わせて式（２）〜（５）を定義することは可能である。また、図１０に示したゲート長Ｌｇａｔｅ  の分布を、ゲート長に対する２段階あるいはそれ以上の段階の形状で近似することも可能である。
【００７２】
なお、上記各実施形態では、ＭＯＳＦＥＴのアクティブ領域のドレイン・ソース拡散層の表面にシリサイド層が形成されている場合を示したが、前記シリサイド層が形成されていない場合にも本発明を適用することによって前述したような効果が得られる。
【００７３】
【発明の効果】
上述したように本発明の半導体装置によれば、ＭＯＳＦＥＴのアクティブ領域のドレイン・ソース拡散層の寄生抵抗に起因するＭＯＳＦＥＴの駆動力の劣化を改善することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態に係るＣＭＯＳインバータを構成するＭＯＳＦＥＴの平面パターンの一例を示す図。
【図２】図１の変形例１を示す平面図。
【図３】図１の変形例２を示す平面図。
【図４】第２の実施形態に係るＣＭＯＳインバータの一方のＭＯＳＦＥＴの平面パターンの一例を示す図。
【図５】第３の実施形態に係るＣＭＯＳインバータの一方のＭＯＳＦＥＴの平面パターンの一例を示す図。
【図６】第４の実施形態に係る複数のＭＯＳＦＥＴが直列接続された状態で並べられたＭＯＳＦＥＴ回路領域の平面パターンの一例を示す図。
【図７】第５の実施形態に係る複数のＭＯＳＦＥＴが直列接続された状態で並べられたＭＯＳＦＥＴ回路領域の平面パターンの他の例を示す図。
【図８】図１に示したＭＯＳＦＥＴにおいてゲート電極を流れる電流経路および寄生抵抗を説明するために示す平面図。
【図９】図１のＭＯＳＦＥＴにおいてゲート電極に沿ったソースコンタクトからの距離とゲート長の関係を示す図。
【図１０】図９に示すように距離とゲート長の関係を決めたＭＯＳＦＥＴにおける距離とオン電流の関係を示す特性図。
【図１１】図９に示すように距離とゲート長の関係を決めたＭＯＳＦＥＴと従来例のＭＯＳＦＥＴについて、スタンバイ電流を一定に保った場合のオン電流の大きさを対比して示す特性図。
【図１２】ＬＳＩ  に形成されたＣＭＯＳインバータの平面パターンの従来例を示す図。
【図１３】図１２に示したＣＭＯＳインバータを構成する一方のＭＯＳＦＥＴに着目してＭＯＳＦＥＴの構造の一例を示す断面図。
【図１４】図１２に示したＣＭＯＳインバータのうちの一方のＭＯＳＦＥＴを取り出してゲート電極の特定の位置を流れる電流経路を説明するために示す平面図。
【図１５】図１４に示したＭＯＳＦＥＴがソースコンタクトの位置を基準とするゲート電極の長さ方向における位置までの距離に応じて駆動力が劣化する様子を示す特性図。
【符号の説明】
１  …ＭＯＳＦＥＴのアクティブ領域、２  …ゲート電極、３  …ソースコンタクト、４  …ドレインコンタクト。
【図１】
2004356490.tif 000008
【図２】
2004356490.tif 000009
【図３】
2004356490.tif 000010
【図４】
2004356490.tif 000011
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004356490.tif 000016
【図１０】
2004356490.tif 000017
【図１１】
2004356490.tif 000018
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成15年11月14日(2003.11.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上で素子分離領域により分離されたMOSFETのアクティブ領域と、
前記アクティブ領域上を通過するように設けられた１本のゲート電極と、
前記ゲート電極の両側で前記アクティブ領域の表面にコンタクトするように形成されたソースコンタクトおよびドレインコンタクトとを具備し、
前記ゲート電極は、前記ソースコンタクトおよび／またはドレインコンタクトの位置からゲート電極に沿って離れるにつれてゲート長が細くなるように段階的もしくは連続的に形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板上で素子分離領域により分離され、複数のMOSFETが直列接続された状態で並べられたアクティブ領域と、
前記アクティブ領域上を通過するように並設された複数本のゲート電極と、
前記複数本のゲート電極の両側に配置されて前記アクティブ領域の表面にコンタクトするように形成されたソースコンタクトおよびドレインコンタクトとを具備し、
前記ソースコンタクトまたはドレインコンタクトに最も近接したゲート電極は、前記ソースコンタクトまたはドレインコンタクトの位置からゲート電極に沿って離れるにつれてゲート長が細くなるように段階的もしくは連続的に形成されていることを特徴とする半導体装置。
【請求項３】
前記ソースコンタクトおよびドレインコンタクトは前記ゲート電極の両側で前記アクティブ領域の対角位置に配置されていることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記ソースコンタクトおよびドレインコンタクトはチャネル幅方向に対して同じ一端側に配置されていることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項５】
前記複数本のゲート電極のうちの中間のゲート電極に対応する中間のMOSFETのソース領域またはドレイン領域にコンタクトするように形成された中間のソースコンタクトおよびドレインコンタクトを更に具備し、
前記中間のソースコンタクトまたはドレインコンタクトに最も近接したゲート電極は、前記中間のソースコンタクトまたはドレインコンタクトの位置からゲート電極に沿って離れるにつれてゲート長が細くなるように段階的もしくは連続的に形成されていることを特徴とする請求項２記載の半導体装置。