(57)【要約】【課題】ソース電極層及びドレイン電極層と半導体層とのコンタクト抵抗を低減させるシリサイド層を低温且つ安価に設けることできるＴＦＴを提供する。【解決手段】チャネル領域４２を覆うようにゲート絶縁膜２１を半導体層２２上に設ける。ゲート絶縁膜２１は、ソース領域４０の一部を露出させる第１のコンタクトホール２１ａ及びドレイン領域４１の一部を露出させる第２のコンタクトホール２１ｂを有する。第１及び第２のシリサイド層３１ａ，３１ｂは、コンタクトホール２１ａ，２１ｂにより露出されるソース領域４０，ドレイン領域４１の一部及びコンタクトホール２１ａ，２１ｂを覆うように設けられた金属層をシラン系ガス或いはシラン系ガスを含む混合ガスによりシリサイド化させてなる。ソース電極層２３を第１のシリサイド層３１ａ上に設ける。ドレイン電極層２４を第２のシリサイド層３１ｂ上に設ける。【選択図】    図２
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【特許請求の範囲】
【請求項１】
チャネル領域と、このチャネル領域の両端に設けられたソース領域及びドレイン領域とを有する半導体層と、
前記ソース領域の少なくとも一部を露出させる第１のコンタクトホール及び前記ドレイン領域の少なくとも一部を露出させる第２のコンタクトホールを有し、少なくとも前記チャネル領域を覆うように前記半導体層上に設けられたゲート絶縁膜と、
前記チャネル領域と対向するようにゲート絶縁膜上に設けられたゲート電極層と、
前記第１のコンタクトホールにより露出される前記ソース領域の少なくとも一部及び前記第１のコンタクトホールを少なくとも覆うように設けられた金属層をシラン系ガス或いはシラン系ガスを含む混合ガスによりシリサイド化させてなる第１のシリサイド層と、
第２のコンタクトホールにより露出される前記ドレイン領域の少なくとも一部及び前記第２のコンタクトホールを少なくとも覆うように設けられた金属層をシラン系ガス或いはシラン系ガスを含む混合ガスによりシリサイド化させてなる第２のシリサイド層と、
前記第１のシリサイド層上に設けられたソース電極層と、
前記第２のシリサイド層上に設けられたドレイン電極層と、を具備していることを特徴とする薄膜トランジスタ。
【請求項２】
前記ソース電極層のパターンエッジと前記第１のシリサイド層のパターンエッジとが一致するように前記ソース電極層及び前記第１のシリサイド層が設けられているとともに、前記ドレイン電極層のパターンエッジと前記第２のシリサイド層のパターンエッジとが一致するように前記ドレイン電極層及び前記第２のシリサイド層が設けられていることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記ソース電極層と前記第１のシリサイド層との間、及び、前記ドレイン電極層と前記第２のシリサイド層との間に設けられ、前記ソース電極層及び前記ドレイン電極層から前記半導体層への原子の拡散を抑制するベースバリアメタル層をさらに具備していることを特徴とする請求項１又は２に記載の薄膜トランジスタ。
【請求項４】
前記ソース電極層の露出面、及び、前記ドレイン電極層の露出面を覆うように設けられ、前記ソース電極層及び前記ドレイン電極層からの原子の拡散を抑制するカバーバリアメタル層をさらに具備していることを特徴とする請求項１ないし３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
前記ソース電極層及びドレイン電極層は、上面並びに周面に露出面を有しており、前記カバーバリアメタルは、前記ソース電極層の上面並びに周面、及び、前記ドレイン電極層の上面並びに周面を覆うように設けられていることを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項６】
前記金属層はコバルト層であることを特徴とする請求項１ないし５のいずれか１項に記載の薄膜トランジスタ。
【請求項７】
前記半導体層の層厚が２０ｎｍ以上２００ｎｍ以下に設定されていることを特徴とする請求項１ないし６のいずれか１項に記載の薄膜トランジスタ。
【請求項８】
マトリックス状に設けられた複数の薄膜トランジスタを具備する表示装置であって、前記複数の薄膜トランジスタの各々は、請求項１ないし７のいずれか１項に記載の薄膜トランジスタであることを特徴とする表示装置。
【請求項９】
被処理基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成するとともに、前記半導体層の中間部と対向するように前記ゲート絶縁膜上にゲート電極層を形成する工程と、
前記半導体層の前記ゲート電極層と対向する領域にチャネル領域を形成するとともに、前記チャネル領域の両端にソース領域及びドレイン領域を形成する工程と、
前記ソース領域及び前記ドレイン領域と接触するように前記半導体層上にシリサイド化が可能な金属層を形成する工程と、
シラン系ガス又はシラン系ガスを含む混合ガスにより、前記金属層を表面側から厚み方向内側に向けてシリサイド化させることで、前記ソース領域と接触する第１のシリサイド層と前記ドレイン領域と接触する第２のシリサイド層とを形成する工程と、
前記第１のシリサイド層を介して前記半導体層のソース領域と電気的に接続するようにソース電極層を形成するとともに、前記第２のシリサイド層を介して前記半導体層のドレイン領域と電気的に接続するようにドレイン電極層を形成する工程と、を具備してなることを特徴とする薄膜トランジスタの形成方法。
【請求項１０】
前記第１のシリサイド層を介して前記半導体層のソース領域と電気的に接続するようにソース電極層を形成するとともに、前記第２のシリサイド層を介して前記半導体層のドレイン領域と電気的に接続するようにドレイン電極層を形成する工程は、前記ソース電極層及びドレイン電極層から前記半導体層への原子の拡散を抑制するベースバリアメタル層を前記第１及び第２シリサイド層上に形成する工程と、前記ソース電極層及びドレイン電極層を前記ベースバリアメタル層上に形成する工程と、含むことを特徴とする請求項９に記載の薄膜トランジスタの形成方法。
【請求項１１】
前記第１のシリサイド層を介して前記半導体層のソース領域と電気的に接続するようにソース電極層を形成するとともに、前記第２のシリサイド層を介して前記半導体層のドレイン領域と電気的に接続するようにドレイン電極層を形成する工程は、前記ソース電極層及び前記ドレイン電極層からの原子の拡散を抑制するカバーバリアメタル層を前記ソース電極層の露出面及び前記ドレイン電極層の露出面を覆うように形成する工程を含むことを特徴とする請求項９又は１０に記載の薄膜トランジスタの形成方法。
【請求項１２】
前記ソース電極層及び前記ドレイン電極層を所定の形状にパターニングするとともに、前記第１及び第２のシリサイド層のパターンエッジが前記ソース電極層及び前記ドレイン電極層のパターンエッジと一致するように前記第１及び第２のシリサイド層をパターニングする工程をさらに具備することを特徴とする請求項９ないし１１のいずれか１項に記載の薄膜トランジスタの形成方法。
【請求項１３】
前記第１及び第２のシリサイド層を形成する工程の後に、前記ソース領域及び前記ドレイン領域を含む半導体層に注入された不純物を活性化する工程をさらに具備することを特徴とする請求項９又は１０に記載の薄膜トランジスタの形成方法。
【請求項１４】
マトリックス状に形成された複数の薄膜トランジスタを具備する表示装置の形成方法であって、前記複数の薄膜トランジスタの各々は、請求項９ないし１３のいずれか１項に記載の薄膜トランジスタの形成方法で形成されていることを特徴とする表示装置の形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、薄膜トラジスタ、液晶表示装置やエレクトロルミネッセンス（ＥＬ）装置のような表示装置、及びこれらの形成方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタを備える半導体装置では、ゲート電極層の低抵抗化やソース電極層及びドレイン電極層と半導体層とのコンタクト抵抗低減のために、ゲート電極層、ソース領域及びドレイン領域の上にシリサイド層を形成したものが知られている。このような半導体装置では、従来、シリコン層上に形成したコバルト、チタン、或いはニッケル層をシリコン層中のシリコン原子と反応させることで自己整合的に低抵抗なシリサイド層（サリサイド層）を形成している。（例えば、特許文献１参照。）。
【０００３】
また、ＵＬＳＩでは、ダマシン法により銅配線を設けた後、銅配線の酸化を抑制するためにコバルトシリサイドからなるメタルバリア層を設けることが検討されている。この場合、モノシラン（ＳｉＨ４）ガスやジシラン（Ｓｉ２Ｈ６）ガスを用い、銅配線上に形成されたコバルト膜のみを選択的にシリサイド化させることで、メタルバリア層を選択的に形成している。（例えば、非特許文献１参照。）。
【０００４】
【特許文献１】
特開２００３−８６７９８号公報（段落００２１〜段落００２４、図２）
【０００５】
【非特許文献１】
霜垣  幸浩、他３名、“ＳｉＨ４／Ｓｉ２Ｈ６を用いたシリサイド化によるＣｕ配線酸化防止用ＣｏＳｉ層の形成”、平成１５年２月、シリコン材料・デバイス研究会プログラム「シリコンテクノロジーＮｏ．４９」、ｐ７〜ｐ１２
【０００６】
【発明が解決しようとする課題】
ところで、薄膜トランジスタの分野や完全空乏型のＳＯＩデバイスの分野では、半導体層であるシリコン層のさらなる薄層化が進められており、近年では、前記シリコン層の層厚が５０ｎｍ程度或いはそれ以下にまで薄層化されてきている。しかしながら、このようにシリコン層を薄くすると、自己整合的にシリサイド層（サリサイド層）を形成するために消費可能なシリコン原子が十分に得られなくなる。このため、特許文献１の技術を薄膜トランジスタやＳＯＩデバイスの分野に適用しても、シリコン層上にシリサイド層を形成することは困難である。
【０００７】
これに対し、完全空乏型のＳＯＩデバイスの分野では、半導体層のソース領域及びドレイン領域をエピタキシャル法でせり上がらせて厚みを持たせるいわゆるエレベーテッド・ソース・ドレイン構造形成プロセスと特許文献１に記載の技術とを組み合わせてシリコン層上にシリサイド層を形成している。しかしながら、エピタキシャル法は高温プロセスが必要であるため、比較的低温でのプロセスが要求される表示装置等に用いられる薄膜トランジスタにおいては、半導体層にエレベーテッド・ソース・ドレイン構造を採用することは難しい。
【０００８】
このような事情から、薄膜トランジスタの分野では、シリコン層上にシリサイド化が可能なチタンのような金属層を形成し、熱アニールやレーザーアニールによってシリサイド化した後、目的領域以外の領域であってかつ未反応の金属層をエッチングにより除去する方法が採用されている。しかしながら、このような方法では、シリサイド層を形成するための工程が長く、製造コストが高くなるという問題が生じる。
【０００９】
また、表示装置等に用いられる薄膜トランジスタの分野では、コンタクト抵抗の更なる低減のために、半導体層のソース領域とソース電極層との間、及び、ドレイン領域とドレイン電極層との間に低抵抗なシリサイド層、例えば低抵抗なＣｏＳｉ２層を設けたいという要求がある。
【００１０】
しかしながら、熱アニールやレーザーアニールによって低抵抗なＣｏＳｉ２層を形成する場合、略４５０℃〜略５００℃の第１の熱処理工程と、略６５０℃〜略９００℃の第２の熱処理工程とが必要である。そのため、このような方法では、表示装置等に用いられる薄膜トランジスタにおいて、半導体層のソース領域とソース電極層との間、及び、ドレイン領域とドレイン電極層との間に低抵抗なＣｏＳｉ２層を形成するのは難しい。
【００１１】
本発明は上記問題を鑑みてなされたものであり、半導体層の薄層化が可能であって、かつ、ソース電極層及びドレイン電極層と半導体層とのコンタクト抵抗を低減させるシリサイド層を低温且つ安価に設けることができる薄膜トランジスタ、表示装置、及びこれらの形成方法を提供しようとするものである。
【００１２】
【課題を解決するための手段】
第１の観点に基づく本発明の薄膜トランジスタは、チャネル領域と、このチャネル領域の両端に設けられたソース領域及びドレイン領域とを有する半導体層と、前記ソース領域の少なくとも一部を露出させる第１のコンタクトホール及び前記ドレイン領域の少なくとも一部を露出させる第２のコンタクトホールを有し、少なくとも前記チャネル領域を覆うように前記半導体層上に設けられたゲート絶縁膜と、前記チャネル領域と対向するようにゲート絶縁膜上に設けられたゲート電極層と、前記第１のコンタクトホールにより露出される前記ソース領域の少なくとも一部及び前記第１のコンタクトホールを少なくとも覆うように設けられた金属層をシラン系ガス或いはシラン系ガスを含む混合ガスによりシリサイド化させてなる第１のシリサイド層と、第２のコンタクトホールにより露出される前記ドレイン領域の少なくとも一部及び前記第２のコンタクトホールを少なくとも覆うように設けられた金属層をシラン系ガス或いはシラン系ガスを含む混合ガスによりシリサイド化させてなる第２のシリサイド層と、前記第１のシリサイド層上に設けられたソース電極層と、前記第２のシリサイド層上に設けられたドレイン電極層と、を具備している。
【００１３】
本発明において、「第１のコンタクトホール」とは、ソース領域の少なくとも一部を露出させる空間を構成するゲート絶縁膜の側壁を指している。また、「第２のコンタクトホール」とは、ドレイン領域の少なくとも一部を露出させる空間を構成するゲート絶縁膜の側壁を指している。
【００１４】
本発明及び以下の発明において、シラン系ガスとしては、例えば、モノシラン（ＳｉＨ４）ガスやジシラン（Ｓｉ２Ｈ６）ガス等を用いることができる。シラン系ガスを含む混合ガスとしては、例えば、モノシラン（ＳｉＨ４）ガスやジシラン（Ｓｉ２Ｈ６）ガス等といったシラン系ガスを水素ガス等で希釈したガス等を用いることができる。
【００１５】
本発明の薄膜トランジスタによれば、第１のシリサイド層は、第１のコンタクトホールにより露出されるソース領域の少なくとも一部及び第１のコンタクトホールを少なくとも覆うように設けられている。また、第２のシリサイド層は、第２のコンタクトホールにより露出されるドレイン領域の少なくとも一部及び第２のコンタクトホールを少なくとも覆うように設けられている。
【００１６】
したがって、第１のシリサイド層上に設けられたソース電極層は、この第１のシリサイド層を介してソース領域と電気的に接続することとなるため、ソース電極層と半導体層とのコンタクト抵抗を低減させることができる。また、第２のシリサイド層上に設けられたドレイン電極層は、この第２のシリサイド層を介してドレイン領域と電気的に接続することとなるため、ドレイン電極層と半導体層とのコンタクト抵抗を低減させることができる。
【００１７】
しかも、第１及び第２のシリサイド層は、金属層をシラン系ガス或いはシラン系ガスを含む混合ガスによりシリサイド化させてなるものである。そのため、第１及び第２のシリサイド層は、半導体層中のシリコン原子の消費を抑制しつつ、低温且つ安価に設けることができる。
【００１８】
第２の観点に基づく本発明の薄膜トランジスタの形成方法は、被処理基板上に半導体層を形成する工程と、前記半導体層上にゲート絶縁膜を形成するとともに、前記半導体層の中間部と対向するように前記ゲート絶縁膜上にゲート電極層を形成する工程と、前記半導体層の前記ゲート電極層と対向する領域にチャネル領域を形成するとともに、前記チャネル領域の両端にソース領域及びドレイン領域を形成する工程と、前記ソース領域及び前記ドレイン領域と接触するように前記半導体層上にシリサイド化が可能な金属層を形成する工程と、シラン系ガス又はシラン系ガスを含む混合ガスにより、前記金属層を表面側から厚み方向内側に向けてシリサイド化させることで、前記ソース領域と接触する第１のシリサイド層と前記ドレイン領域と接触する第２のシリサイド層とを形成する工程と、前記第１のシリサイド層を介して前記半導体層のソース領域と電気的に接続するようにソース電極層を形成するとともに、前記第２のシリサイド層を介して前記半導体層のドレイン領域と電気的に接続するようにドレイン電極層を形成する工程と、を具備してなる。
【００１９】
本発明において、「被処理基板」としては、例えば、ガラス、プラスチック、或いはシリコン等からなる基板等を用いることができる。また、「被処理基板」としては、例えば、ガラス、プラスチック、或いはシリコン等からなる基体上に下地絶縁層等を形成した基板を用いることもできる。
【００２０】
また、本発明において、第１のシリサイド層と第２のシリサイド層とは電気的に接続しないように形成する必要がある。したがって、本発明は、例えば、金属層を第１及び第２のシリサイド層に対応する領域を含む領域に連続的に形成する工程と、第１及び第２のシリサイド層を形成する領域にのみに金属層が残されるように前記金属層にエッチング処理を施す工程と、エッチング処理を施された金属層をシラン系ガス又はシラン系ガスを含む混合ガスにより、表面側から厚み方向内側に向けてシリサイド化させることで、第１及び第２のシリサイド層を形成する工程と、を含むようにすることで実現できる。
【００２１】
さらに、本発明は、例えば、金属層を第１及び第２のシリサイド層に対応する領域を含む領域に連続的に形成する工程と、この金属層をシラン系ガス又はシラン系ガスを含む混合ガスにより、表面側から厚み方向内側に向けてシリサイド化させる工程と、第１及び第２のシリサイド層を形成する領域にのみにシリサイド化された金属層が残されるように前記シリサイドされた金属層にエッチング処理を施す工程と、を含むようにすることでも実現できる。
【００２２】
本発明の薄膜トランジスタの形成方法によれば、ソース領域及びドレイン領域と接触するように半導体層上にシリサイド化が可能な金属層を形成し、この金属層を表面側から厚み方向内側に向けてシリサイド化させることで、ソース領域と接触する第１のシリサイド層とドレイン領域と接触する第２のシリサイド層とを形成している。したがって、本発明によれば、半導体層中のシリコン原子の消費を抑制しつつ、ソース領域とソース電極層との間及びドレイン領域とドレイン電極層との間に第１及び第２のシリサイド層を形成することができる。
【００２３】
また、本発明によれば、シラン系ガス又はシラン系ガスを含む混合ガスにより金属層をシリサイド化した後にソース領域及びドレイン領域を含む半導体層に注入された不純物を活性化するのが好ましく、このようにすることにより、アイランド状に形成された半導体層に対しても均一なアニール処理を行うことができる。
【００２４】
【発明の実施の形態】
以下、図１〜図４を参照して本発明の第１の実施形態を説明する。本実施形態は、本発明を表示装置としての液晶表示装置に適用した例で示している。
【００２５】
図１及び図２は、アクティブマトリックス型の液晶表示装置１を示している。この液晶表示装置１は、一対の基体としての一対の透明基体２，３、液晶層４、下地絶縁層５、画素電極６、走査配線７、信号配線８、対向電極９、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴという）１０、走査線駆動回路１１、信号線駆動回路１２、液晶コントローラ１３等を備えている。
【００２６】
一対の透明基体２，３としては、例えば一対のガラス板を用いることができる。これら基体２，３は、図示しない枠状のシール材を介して接合されている。液晶層４は、一対の透明基体２，３の間の前記シール材により囲まれた領域に設けられている。
【００２７】
一対の透明基体２，３のうちの一方の透明基体、例えば後側（図２において下側）の透明基体３の内面には、下地絶縁層５、行方向および列方向にマトリックス状に設けられた複数の画素電極６、複数の画素電極６と夫々電気的に接続された複数のＴＦＴ１０、複数のＴＦＴ１０と電気的に接続された走査配線７、及び複数のＴＦＴ１０と電気的に接続された信号配線８等が設けられている。
【００２８】
下地絶縁層５としては、例えば窒化シリコン（ＳｉＮｘ）等を用いることができる。ＴＦＴ１０としては、例えば、トップゲート型のポリシリコンＴＦＴが用いられている。半導体層２２と、ゲート絶縁膜２１と、ゲート電極層２０と、ソース電極層２３と、ドレイン電極層２４と、第１及び第２のシリサイド層３１ａ，３１ｂを備えている。
【００２９】
詳しくは、下地絶縁層５上には、チャネル領域４２と、このチャネル領域４２の両端に設けられたソース領域４０及びドレイン領域４１を有する半導体層２２が設けられている。半導体層２２は、例えば、層厚が２０ｎｍ以上２００ｎｍ以下に設定されている。なお、半導体層２２の層厚は、最も好ましくは３０ｎｍ以上５０ｎｍ以下である。ゲート絶縁膜２１は、半導体層２２及び下地絶縁層５を覆うように設けられている。このゲート絶縁膜２１としては、例えば酸化シリコン（ＳｉＯ２）等を用いることができる。ゲート絶縁膜２１上には、チャネル領域４２と対向するようにゲート電極層２０が設けられている。層間絶縁層２５は、ゲート電極層２０及びゲート絶縁膜２１を覆うように設けられている。層間絶縁層２５は、例えば酸化シリコン（ＳｉＯ２）等を用いることができる。
【００３０】
ゲート絶縁膜２１は、ソース電極層２３及びドレイン電極層２４を半導体層２２のソース領域４０及びドレイン領域４１と電気的に接続させるための第１及び第２コンタクトホール２１ａ，２１ｂを有している。また、層間絶縁層２５は、ソース電極層２３及びドレイン電極層２４を半導体層２２のソース領域４０及びドレイン領域４１と電気的に接続させるための第３及び第４のコンタクトホール２５ａ，２５ｂを有している。
【００３１】
また、半導体層２２上には、ソース領域４０と接するように第１のシリサイド層３１ａが設けられているとともに、ドレイン領域４１と接するように第２のシリサイド層３１ｂが設けられている。本実施形態では、第１及び第２のシリサイド層３１ａ，３１ｂは、コンタクトホール２１ａ，２１ｂ，２５ａ，２５ｂによって露出されるソース領域４０の一部及びドレイン領域４１の一部と接するように半導体層２２上に設けられているとともに、これと連続して、コンタクトホール２１ａ，２１ｂ，２５ａ，２５ｂを構成するゲート絶縁膜２１及び層間絶縁層２５の側壁、及び、コンタクトホール２５ａ，２５ｂと連続する層間絶縁層２５の上壁の一部を覆うように設けられている。なお、シリサイド層３１ａ，３１ｂによりソース電極層２３とドレイン電極層２４とが短絡しないように、層間絶縁層２５上の少なくともチャネル領域４２に対応する領域にはシリサイド層３１ａ，３１ｂを設けないようにしている。なお、第１及び第２のシリサイド層３１ａ，３１ｂを含むＴＦＴ１０、走査配線７、及び信号配線８の形成方法は後に詳しく述べる。
【００３２】
ソース電極層２３及びドレイン電極層２４は、第１及び第２のシリサイド層３１ａ，３１ｂを介して半導体層２２のソース領域４０及びドレイン領域４１と夫々電気的に接続するように設けられている。
【００３３】
本実施形態では、ソース電極層２３及びドレイン電極層２４は、コンタクトホール２１ａ，２１ｂ，２５ａ，２５ｂ内の第１及び第２のシリサイド層３１ａ，３１ｂに囲まれた領域内に埋め込まれているとともに、これと連続して、層間絶縁層２５の上面の一部を覆うように張り出す第１及び第２のシリサイド層３１ａ，３１ｂ上に設けられている。これらソース電極層２３及びドレイン電極層２４のパターンエッジは第１及び第２のシリサイド層３１ａ，３１ｂのパターンエッジと略一致している。
【００３４】
層間絶縁層２５上には、ソース電極層２３、ドレイン電極層２４、及び層間絶縁層２５を覆うようにパシベーション膜２６が設けられている。このパシベーション膜２６上には平坦化膜２７が設けられている。パシベーション膜２６及び平坦化膜２７には、画素電極６をソース電極層２３と電気的に接続させるためのコンタクトホール２６ａ，２７ａが夫々設けられている。画素電極６は、コンタクトホール２６ａ，２７ａを介してソース電極層２３と接触するように平坦化膜２７上に設けられている。透過型の液晶表示装置とする場合、画素電極６としては、例えばＩＴＯ（インジウム・スズ酸化物）等の透明電極を用いることができる。また、反射型の液晶表示装置とする場合、画素電極６としては、反射性金属、例えばアルミニウム（Ａｌ）や銀（Ａｇ）等からなる電極を用いることができる。
【００３５】
走査配線７は、行方向（図１において水平方向）に沿わせて夫々設けられている。これら走査配線７の一端は走査線駆動回路１１と電気的に接続されている。走査配線７は、例えば、ＴＦＴ１０が備えるゲート電極層２０と一体に設けられている。一方、信号配線８は、画素電極６の列方向（図１において垂直方向）に沿わせて夫々設けられている。これら信号配線８の一端は信号線駆動回路１２と電気的に接続されている。信号配線８は、例えば、ＴＦＴ１０が備えるドレイン電極層２４と一体に設けられている。
【００３６】
走査線駆動回路１１および信号線駆動回路１２は液晶コントローラ１３に接続されている。液晶コントローラ１３は、例えば外部から供給される画像信号及び同期信号を受け取り、画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴ、及び水平走査制御信号ＸＣＴを発生する。
【００３７】
他方の透明基体である前側（図２において上側）の透明基体２の内面には、複数の画素電極６に対向する一枚膜状の透明な対向電極９が設けられている。対向電極９は、例えばＩＴＯ等の透明電極からなる。また、前側の透明基体２の内面或いは後側の透明基体３の内面には、複数の画素電極６と対向電極９とが互いに対向する複数の画素領域に対応させてカラーフィルタを設けたり、或いは、前記画素領域の間の領域に対応させて遮光膜を設けたりしてもよい。
【００３８】
一対の透明基体２，３の外側には図示しない偏光板が設けられている。また、液晶表示装置１を透過型とする場合、後側の透明基体３の後方には図示しないバックライトが設けられている。なお、液晶表示装置１は、反射型或いは半透過反射型としてもよい。
【００３９】
以下、図３及び図４を参照して被処理基板１４へのＴＦＴ１０、走査配線７、及び信号配線８の形成方法について説明する。
【００４０】
まず、被処理基板１４を用意する。この実施形態では、被処理基板１４として透明基体３上に下地絶縁層５が形成された基板を用いている。この被処理基板１４上（下地絶縁層５上）の略全面に層厚が例えば４０ｎｍとなるようにアモルファスシリコン層５０を形成する。その後、温度５００℃の雰囲気中でアニール処理を施し、このアモルファスシリコン層５０中の水素を離脱させる（図３（Ａ））。
【００４１】
次に、例えばＥＬＡ（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌ）法により、このアモルファスシリコン層５０を結晶化させてポリシリコン層５１とする。さらに、ＰＥＰ（Ｐｈｏｔｏ  Ｅｎｇｒａｖｉｎｇ  Ｐｒｏｃｅｓｓ、いわゆるフォトリソグラフィー）によりポリシリコン層５１上に所定の形状のレジストマスクを形成する。そして、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法によりポリシリコン層５１にエッチングを施すことによって、ポリシリコン層５１を島形状に加工する。その後、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、島形状に加工されたポリシリコン層５１及び下地絶縁層５を覆うようにゲート絶縁膜２１を形成する（図３（Ｂ））。
【００４２】
ゲート絶縁膜２１上に、ゲート電極層２０及びこのゲート電極層２０と一体に設けられる走査配線７を形成する。ゲート電極層２０は、島形状のポリシリコン層５１の中間部と対向する位置に形成する。なお、図３及び図４では走査配線７は示されていないが、走査配線７はゲート電極層２０の奥側から手前側（図３及び図４に紙面の手前側から奥側）に延びている（図１参照）。ゲート電極層２０及び走査配線７は、例えば、モリブデンタングステン（ＭｏＷ）により形成することができる。この場合、ゲート電極層２０及び走査配線７は以下のようにして形成することができる。まず、ゲート絶縁膜２１上の略全面にモリブデンタングステン層を形成する。ＰＥＰにより所定の形状のレジストマスクを形成する。反応性イオンエッチング法によりモリブデンタングステン層の不要部分を除去する（図３（Ｃ））。
【００４３】
次に、ゲート電極層２０をマスクとし、ポリシリコン層５１のソース領域４０及びドレイン領域４１となる領域に不純物イオン（リンもしくはボロン等）を注入する。これにより、半導体層２２は、チャネル領域４２、ソース領域４０、及びドレイン領域４１を有するようになる（図３（Ｄ））。
【００４４】
ゲート電極層２０及びゲート絶縁膜２１を覆うように層間絶縁層２５を形成する。ソース領域４０の少なくとも一部を露出させるため、ゲート絶縁膜２１に第１のコンタクトホール２１ａを形成するとともに、層間絶縁層２５に第３のコンタクトホール２５ａを形成する。ドレイン領域４１の少なくとも一部を露出させるため、ゲート絶縁膜２１に第２のコンタクトホール２１ｂを形成するとともに、層間絶縁層２５に第４のコンタクトホール２５ｂを形成する（図４（Ａ））。
【００４５】
次に、例えばコバルト（Ｃｏ）からなる金属層３２をソース領域４０及びドレイン領域４１と接触するように半導体層２２上に設ける。この金属層３２は、例えば、コンタクトホール２１ａ，２１ｂ，２５ａ，２５ｂから露出する半導体層２２の上面（ソース領域４０の一部及びドレイン領域４１の一部）と、コンタクトホール２１ａ，２１ｂ，２５ａ，２５ｂ（ゲート絶縁膜２１及び層間絶縁層２５の側壁）と、層間絶縁層２５の上壁とを覆うように形成する。なお、この金属層３２は、例えば、層厚が２ｎｍ〜１０ｎｍ程度となるように形成するとよい。この金属層３２を、シラン系ガス（例えば、モノシラン（ＳｉＨ４）ガスやジシラン（Ｓｉ２Ｈ６）ガス等）又はシラン系ガスを含む混合ガスを用いて金属層３２をシリサイド化する。本実施形態では、例えば、モノシランガスの分圧が２０Ｐａとなるようにモノシランガスを水素ガスで希釈したガスを用い、２００℃〜４００℃程度の温度下で金属層３２をシリサイド化している（図４（Ｂ））。
【００４６】
前記温度範囲において、シラン系ガスは層間絶縁層２５等とは殆ど反応しない。これに対し、金属層３２をなすコバルトが触媒的な効果を奏することから、金属層３２では選択的にシリサイド化が進行する。また、この時、シラン系ガスによって金属層３２の表面に形成されている酸化層が還元されるため、金属層３２のシリサイド化は表面から厚さ方向（内部方向）に進行する。したがって、金属層３２は、低抵抗なＣｏＳｉ２層（コバルトシリサイド層）となる。
【００４７】
なお、２００℃程度でも金属層３２のシリサイド化は進行するが、温度が高い程反応が促進される（反応速度が速くなる）ため、３００℃〜４００℃程度とすると処理時間を短縮できる。また、ＣｏＳｉ２層の最表面には酸化シリコン層が形成され易い。このため、次工程に進む前の前処理として、前記酸化シリコン層を除去するのが望ましい。
【００４８】
次に、前記ソース領域４０及びドレイン領域４１に注入された不純物の活性化アニールを行う。活性化アニールはイオン注入後に行ってもよいが、被処理基板１４上にアイランド状に形成された半導体層２２をフラッシュランプやレーザーを用いた急速アニール法で熱処理する場合、光を吸収する半導体層２２パターンの粗密等により均一な熱処理が難しい。被処理基板１４の全面（コンタクトホール２１ａ，２１ｂ，２５ａ，２５ｂを構成するゲート絶縁膜２１及び層間絶縁層２５の側壁と、層間絶縁層２５の上壁）を覆うようにシリサイド層（ＣｏＳｉ２層）が形成されている状態で活性化アニールすることは、均一な熱処理が達成できる点で望ましい。
【００４９】
次に、ＣｏＳｉ２層上に、ソース電極層２３及びドレイン電極層２４を形成する。なお、図３及び図４では信号配線８は示されていないが、信号配線８はドレイン電極層２４と一体に形成する（図１参照）。ソース電極層２３、ドレイン電極層２４、及び信号配線８は、例えば、アルミニウムにより形成することができる。この場合、ソース電極層２３、ドレイン電極層２４、及び信号配線８は、例えば以下のようにして形成する。まず、ＣｏＳｉ２層の略全面かつコンタクトホール２１ａ，２５ａ内を埋めるようにアルミニウム層を形成する。ＰＥＰにより所定の形状のレジストマスクを形成する。反応性イオンエッチング法によりアルミニウム層の不要部分を除去する。
【００５０】
その後、これらソース電極層２３及びドレイン電極層２４をマスクとし、ソース電極層２３及びドレイン電極層２４のパターンエッジとＣｏＳｉ２層のパターンエッジとが一致するように、前記ＣｏＳｉ２層をエッチングする。これにより、第１及び第２のシリサイド層３１ａ，３２ａが形成される（図４（Ｃ））。
【００５１】
以上のように、本実施形態のＴＦＴ１０では、第１のシリサイド層３１ａが、第１のコンタクトホール２１ａにより露出されるソース領域４０の少なくとも一部及び第１のコンタクトホール２１ａを少なくとも覆うように設けられている。また、第２のシリサイド層３１ｂが、第２のコンタクトホール２１ｂにより露出されるドレイン領域４１の少なくとも一部及び第２のコンタクトホール２１ｂを少なくとも覆うように設けられている。
【００５２】
したがって、第１のシリサイド層３１ａ上に設けられたソース電極層２３は、この第１のシリサイド層３１ａを介してソース領域４０と電気的に接続することとなり、ソース電極層２３と半導体層２２とのコンタクト抵抗を低減させることができるので、オン電流を増大させることができる。また、第２のシリサイド層３１ｂ上に設けられたドレイン電極層２４は、この第２のシリサイド層３１ｂを介してドレイン領域４１と電気的に接続することとなり、ドレイン電極層２４と半導体層２２とのコンタクト抵抗を低減させることができるので、オン電流を増大させることができる。
【００５３】
しかも、本実施形態のＴＦＴ１０が備える第１及び第２のシリサイド層３１ａ，３１ｂは、半導体層２２中のシリコン原子と反応させることで自己整合的に設けられるサリサイドではなく、シラン系ガス中での熱処理により金属層３２をなす金属が触媒として作用することで設けられるシリサイドからなる。したがって、半導体層２２中のシリコン原子が消費されるのを抑制しつつ、半導体層２２上に第１及び第２のシリサイド層３１ａ，３１ｂを設けることができる。したがって、半導体層２２の薄層化が可能であり、半導体層２２の層厚が２０ｎｍ以上２００ｎｍ以下に設定されているようなＴＦＴ１０が得られる。
【００５４】
なお、前記サリサイド層は、上述のように、半導体層２２中のシリコン原子と反応させることで自己整合的に形成されるものであるため、半導体層２２との接触部のみにしか形成されない。つまり、サリサイド層は、コンタクトホール２１ａ，２１ｂを覆うようには設けることができない。
【００５５】
これに対し、本実施形態のＴＦＴ１０が備える第１及び第２のシリサイド層３１ａ，３１ｂは、上述のように、シラン系ガス中での熱処理により金属層３２をシリサイド化させてなるものである。したがって、第１及び第２のシリサイド層３１ａ，３１ｂは、コンタクトホール２１ａ，２１ｂにより露出されるソース領域４０及びドレイン領域４１の少なくとも一部だけでなく、これらと連続するコンタクトホール２１ａ，２１ｂにも設けることができる。
【００５６】
また、本実施形態のＴＦＴ１０の形成方法によれば、ソース領域４０及びドレイン領域４１と接触するように半導体層２２上にシリサイド化が可能な金属層３２を形成し、この金属層３２をシラン系ガス或いはシラン系ガスを含む混合ガスにより表面側から厚み方向内側に向けて選択的にシリサイド化させることで第１及び第２のシリサイド層３１ａ，３１ｂを形成している。したがって、半導体層２２中のシリコン原子の消費を抑制しつつ、ソース領域４０とソース電極層２３との間及びドレイン領域４１とドレイン電極層２４との間に、ソース電極層２３及びドレイン電極層２４と半導体層２２とのコンタクト抵抗を低減させる第１及び第２のシリサイド層３１ａ，３１ｂを夫々低温且つ安価に設けることができる。
【００５７】
さらに、本実施形態のＴＦＴ１０及びその形成方法によれば、金属層３２のシリサイド化のために、エレベーテッド・ソース・ドレイン構造を採用したり、熱アニールやレーザーアニールによってシリサイド化したりする必要がない。したがって、安価にシリサイド層３１ａ，３１ｂを設けることができる。しかも、金属層３２をシラン系ガスによりシリサイド化させるプロセスは、例えば、液晶表示装置１の製造プロセスに適用できる程度の低温で行うことができる。
【００５８】
したがって、本実施形態によれば、半導体層２２の薄層化が可能であって、かつ、半導体層２２のソース領域４０及びドレイン領域４１に対応させて低温且つ安価にシリサイド層３１ａ，３１ｂを設けることができるＴＦＴ１０、液晶表示装置１、及びこれらの形成方法が得られる。
【００５９】
さらに、本実施形態によれば、ソース電極層２３及びドレイン電極層２４と、第１及び第２のシリサイド層３１ａ，３１ｂを連続的にエッチングすることで形成でき、不要なシリサイドをエッチングする工程を追加する必要がない。更に、金属層３２をシリサイド化した後にソース領域４０及びドレイン領域４１を含む半導体層２２に注入された不純物を活性化することで、アイランド状に形成された半導体層２２に対しても均一なアニール処理を行うことができる。
【００６０】
しかも、本実施形態によれば、金属層３２をコバルト層とすることにより、低抵抗なＣｏＳｉ２からなるシリサイド層３１ａ，３１ｂを比較的低いプロセス温度で得ることができる。表示装置１が備えるＴＦＴ１０の半導体層２２のソース領域４０とソース電極層２３との間、及び、半導体層２２のソース領域４０とソース電極層２３との間のコンタクト抵抗をさらに低減させることができる。
【００６１】
以下、図５を参照して本発明の第２の実施形態を説明する。
【００６２】
本実施形態では、ソース電極層２３、ドレイン電極層２４、及び信号配線８を銅（Ｃｕ）により形成している。
【００６３】
また、ソース電極層２３と第１のシリサイド層３１ａとの間、及び、ドレイン電極層２４と第２のシリサイド層３１ｂとの間にベースバリアメタル層３３を設けている。さらに、ソース電極層２３の露出面である上面並びに周面、及び、ドレイン電極層２４の露出面である上面並びに周面を夫々覆うようにカバーバリアメタル層３４を設けている。ベースバリアメタル層３３及びカバーバリアメタル層３４は夫々、ソース電極層２３及びドレイン電極層２４からの原子（本実施形態では銅原子）の拡散を抑制可能な層としている。
【００６４】
ところで、ベースバリアメタル層３３は、その表面に銅を無電解めっき法により形成できる金属で形成するのが好ましい。このようなベースバリアメタル層３３としては、例えば、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＷＳｉＮ等がある。また、カバーバリアメタル層３４は、銅の表面に無電解めっき法により選択的に形成できる金属で形成するのが好ましい。このようなカバーバリアメタル層３４としては、例えば、コバルト（Ｃｏ）−タングステン（Ｗ）−ホウ素（Ｂ）合金、コバルト（Ｃｏ）−ホウ素（Ｂ）合金、コバルト（Ｃｏ）−リン（Ｐ）合金、ニッケル（Ｎｉ）−リン（Ｐ）合金、ニッケル（Ｎｉ）−タングステン（Ｗ）−リン（Ｐ）合金等がある。
【００６５】
以下、図５を参照して被処理基板１４へのＴＦＴ１０、走査配線７、及び信号配線８の形成方法について説明する。なお、図５（Ａ）に示すように、ソース領域４０及びドレイン領域４１の少なくとも一部が露出するようにゲート絶縁膜２１及び層間絶縁層２５にコンタクトホール２１ａ，２５ａを形成するところまでは第１の実施形態と同様であるから、重複する説明は省略する（図３（Ａ）〜（Ｄ）及び図４（Ａ）参照）。
【００６６】
続けて、層厚が略２ｎｍ〜１０ｎｍとなるように例えばコバルト（Ｃｏ）からなる金属層３２を形成する。この金属層３２は、例えば、ソース領域４０の一部及びドレイン領域４１の一部、コンタクトホール２１ａ，２５ａを形成するゲート絶縁膜２１及び層間絶縁層２５の壁面、及び、コンタクトホール２５ａと連続する層間絶縁層２５の上面の一部を覆うように形成されている。このような金属層３２は、以下のようにすることで形成できる。まず、コンタクトホール２１ａ，２５ａから露出する半導体層２２の上面（ソース領域４０の一部及びドレイン領域４１の一部）と、コンタクトホール２５ａを形成するゲート絶縁膜２１及び層間絶縁層２５の壁面と、層間絶縁層２５上の略全面とを覆うようにコバルト層を形成する。そして、ＰＥＰとエッチング法とを組み合わせて金属層３２の不要部分を除去する（図５（Ｂ））。
【００６７】
その後、シラン系ガス（例えば、モノシラン（ＳｉＨ４）ガスやジシラン（Ｓｉ２Ｈ６）ガス等）又はシラン系ガスを含む混合ガスを用いて金属層３２をシリサイド化することで第１及び第２のシリサイド層３１ａ，３１ｂを形成する。
【００６８】
なお、この実施形態では、予め金属層３２の不要部分を除去していないが、シリサイド化した前に不要部分を除去して第１及び第２のシリサイド層３１ａ，３１ｂを形成してもよい。
【００６９】
次に、ベースバリアメタル層３３を形成する。ベースバリアメタル層３３は、例えば、以下のようにして形成することができる。まず、シリサイド化された金属層３２上を覆うように、例えば、ＴｉＮからなるベースバリアメタル層３３を形成する。このベースバリアメタル層３３上に、ソース電極層２３、ドレイン電極層２４、及び信号配線８を形成する。ソース電極層２３、ドレイン電極層２４、及び信号配線８は、例えば、以下のように形成することができる。
【００７０】
まず、ベースバリアメタル層３３の上面のソース電極層２３、ドレイン電極層２４、及び信号配線８に対応する領域（以下、形成領域という）を露出させるような開口を有する絶縁層を形成する。このような絶縁層は、例えば、ベースバリアメタル層３３及び層間絶縁層２５を覆うように絶縁性を有する感光性樹脂層を成膜し、前記形成領域が露出するように前記感光性樹脂層をパターニングすることにより形成することができる。そして、無電解めっき法により、前記絶縁層の開口を埋めるようにソース電極層２３及びドレイン電極層２４を形成する。前記絶縁層はソース電極層２３及びドレイン電極層２４の形成後に除去する。
【００７１】
さらに、ソース電極層２３及びドレイン電極層２４の露出面（周面及び上面）を覆うように、例えばＣｏ−Ｗ−Ｂ合金からなるカバーバリアメタル層３４を無電解めっき法により形成する。次に、ベースバリアメタル層３３及びシリサイド化された金属層３２の不要部分をエッチングする（図５（Ｃ））これにより、ＴＦＴ１０、走査配線７、及び信号配線８が形成される。なお、他の構成及び工程は、図示しない部分を含めて上述した第１の実施形態と同じであるから、重複する説明は図に同符号を付して省略する。
【００７２】
本実施形態によれば、低抵抗性や耐マイグレーション性等に優れている銅によってソース電極層２３、ドレイン電極層２４、及び信号配線８を形成することができる。
【００７３】
しかも、本実施形態によれば、ソース電極層２３と第１のシリサイド層３１ａとの間、及び、ドレイン電極層２４と第２のシリサイド層３１ｂとの間に、ソース電極層２３及びドレイン電極層２４からの半導体層２２への原子の拡散を抑制するベースバリアメタル層３３を設けている。このため、ソース電極層２３及びドレイン電極層２４をなす原子がシリサイド層３１ａ，３１ｂを介して半導体層２２に拡散するのを抑制することができる。
【００７４】
また、本実施形態によれば、ソース電極層２３の露出面である上面並びに周面、及び、ドレイン電極層２４の露出面である上面並びに周面を覆うように、ソース電極層２３及びドレイン電極層２４からの原子の拡散を抑制するカバーバリアメタル層３４を設けている。このため、ソース電極層２３及びドレイン電極層２４をなす原子がパシベーション膜２６等に拡散するのを抑制することができる。
【００７５】
なお、第１及び第２の実施形態では、金属層３２としてコバルト層を用いているが、金属層３２は、例えば、ニッケル（Ｎｉ）層等、シリサイド化が可能な層であればよい。すなわち、第１及び第２のシリサイド層３１ａ，３１ｂは、ＣｏＳｉ２だけでなくＮｉＳｉ等により形成してもよい。
【００７６】
また、本発明は、液晶表示装置に限定されるものではなく、有機ＥＬ装置或いは無機ＥＬ装置等の表示装置にも適用することができる。
【００７７】
【発明の効果】
以上に説明したように、この発明によれば、半導体層の薄層化が可能であって、かつ、ソース電極層及びドレイン電極層と半導体層とのコンタクト抵抗を低減させるシリサイド層を低温且つ安価に設けることができる薄膜トランジスタ、表示装置、及びこれらの形成方法が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る液晶表示装置を示す平面図。
【図２】図１の液晶表示装置の一部分を示す断面図。
【図３】（Ａ）〜（Ｄ）は図１の液晶表示装置が備える薄膜トランジスタを形成する前半の工程を説明する断面図。
【図４】（Ａ）〜（Ｃ）は図１の液晶表示装置が備える薄膜トランジスタを形成する後半の工程を説明する断面図。
【図５】（Ａ）〜（Ｃ）は本発明の第２の実施形態に係る薄膜トランジスタを形成する工程を説明する断面図。
【符号の説明】
１…液晶表示装置（表示装置）、３…透明基体（基体）、１０…薄膜トランジスタ、１４…被処理基板、２０…ゲート電極層、２１…ゲート絶縁膜、２１ａ…第１のコンタクトホール、２１ｂ…第２のコンタクトホール、２２…半導体層、２３…ソース電極層、２４…ドレイン電極層、３１ａ…第１のシリサイド層、３１ｂ…第２のシリサイド層、３２…金属層、３３…ベースバリアメタル層、３４…カバーバリアメタル層、４０…ソース領域、４１…ドレイン領域、４２…チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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