(57)【要約】【課題】ロジックチップとメモリチップとで構成されたチップオンチップ構造を持つ半導体装置において、メモリアクセスを高速化し、メモリチップの面積を削減し、かつレーザリペア装置による欠陥リペア工程数を削減する。【解決手段】メモリ（ＤＲＡＭ）チップ２０の欠陥救済のための救済判定回路（ヒューズ回路を含む）１５を有するメモリ制御回路１００を、ロジックチップ１０側に設ける。ロジックチップ１０は、ＳＲＡＭ１２とそのメモリ制御回路１３とを更に有する。ＤＲＡＭ用の救済判定回路１５のプログラム工程と、ＳＲＡＭ用のメモリ制御回路１３が有する救済判定回路（ヒューズ回路を含む）のプログラム工程とを、同一のレーザリペア装置を用いて連続して実行する。【選択図】　　　　図１
2004054993.tif 000002
【特許請求の範囲】
【請求項１】
ロジックブロックとメモリブロックとを有する半導体装置であって、
前記メモリブロックは、複数の通常メモリセルと、該複数の通常メモリセルにおける欠陥を救済するための複数の冗長メモリセルとを有するメモリセルアレイを備え、
前記ロジックブロックは、前記複数の通常メモリセルのうちアクセスすべき通常メモリセルを指定するアドレス信号を供給するためのアドレス信号供給回路と、プログラムされた救済アドレスと前記アドレス信号が表すアドレスとの一致・不一致を示す冗長制御信号を生成するための救済判定回路と、前記アドレス信号及び前記冗長制御信号の有効タイミングを示すストローブ信号を供給するためのタイミング制御回路とを有するメモリ制御回路を備え、
前記アドレス信号及び前記冗長制御信号とともに前記ストローブ信号が前記ロジックブロックから前記メモリブロックへ供給されるように構成されたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記アドレス信号供給回路は、与えられたメモリアドレス信号をラッチして行アドレス信号及び列アドレス信号を供給するためのラッチ回路と、前記列アドレス信号を所定の時間だけ遅延させて得られる遅延列アドレス信号を供給するための遅延回路とを有し、
前記救済判定回路は、プログラムされた救済行アドレスと前記行アドレス信号が表すアドレスとの一致・不一致を示す行冗長制御信号を生成するための行冗長制御回路と、プログラムされた救済列アドレスと前記列アドレス信号が表すアドレスとの一致・不一致を示す列冗長制御信号を生成するための列冗長制御回路と、前記列冗長制御信号を前記所定の時間だけ遅延させて得られる遅延列冗長制御信号を供給するための遅延回路とを有し、
前記タイミング制御回路は、前記行アドレス信号及び前記行冗長制御信号の有効タイミングを示す行アドレスストローブ信号と、前記遅延列アドレス信号及び前記遅延列冗長制御信号の有効タイミングを示す列アドレスストローブ信号とを供給する機能を有し、かつ、
前記メモリブロックは、
前記行アドレスストローブ信号に従って前記行アドレス信号及び前記行冗長制御信号をラッチして内部行アドレス信号及び内部行冗長制御信号を、前記列アドレスストローブ信号に従って前記遅延列アドレス信号及び前記遅延列冗長制御信号をラッチして内部列アドレス信号及び内部列冗長制御信号をそれぞれ供給するための入力回路と、
前記内部行冗長制御信号がアドレス不一致を示す場合に前記内部行アドレス信号をデコードして前記メモリセルアレイへ行方向メモリ選択信号を供給するための通常行デコーダと、
前記内部行冗長制御信号に従って前記メモリセルアレイへ行方向冗長メモリ選択信号を供給するための行冗長ドライバと、
前記内部列冗長制御信号がアドレス不一致を示す場合に前記内部列アドレス信号をデコードして前記メモリセルアレイへ列方向メモリ選択信号を供給するための通常列デコーダと、
前記内部列冗長制御信号に従って前記メモリセルアレイへ列方向冗長メモリ選択信号を供給するための列冗長ドライバとを更に備えたことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記アドレス信号供給回路は、与えられたメモリアドレス信号をラッチして行アドレス信号及び列アドレス信号を供給するためのラッチ回路と、前記列アドレス信号を所定の時間だけ遅延させて得られる遅延列アドレス信号を供給するための遅延回路とを有し、
前記救済判定回路は、プログラムされた救済行アドレスと前記行アドレス信号が表すアドレスとの一致・不一致を示す行冗長制御信号を生成するための行冗長制御回路と、プログラムされた救済列アドレスと前記列アドレス信号が表すアドレスとの一致・不一致を示す列冗長制御信号を生成するための列冗長制御回路とを有し、
前記タイミング制御回路は、前記行アドレス信号、前記行冗長制御信号及び前記列冗長制御信号の有効タイミングを示す行アドレスストローブ信号と、前記遅延列アドレス信号の有効タイミングを示す列アドレスストローブ信号とを供給する機能を有し、かつ、
前記メモリブロックは、
前記行アドレスストローブ信号に従って前記行アドレス信号、前記行冗長制御信号及び前記列冗長制御信号をラッチして内部行アドレス信号、内部行冗長制御信号及び内部列冗長制御信号を、前記列アドレスストローブ信号に従って前記遅延列アドレス信号をラッチして内部列アドレス信号をそれぞれ供給するための入力回路と、
前記内部行冗長制御信号がアドレス不一致を示す場合に前記内部行アドレス信号をデコードして前記メモリセルアレイへ行方向メモリ選択信号を供給するための通常行デコーダと、
前記内部行冗長制御信号に従って前記メモリセルアレイへ行方向冗長メモリ選択信号を供給するための行冗長ドライバと、
前記内部列冗長制御信号を前記所定の時間だけ遅延させて得られる内部遅延列冗長制御信号を供給するための遅延回路と、
前記内部遅延列冗長制御信号がアドレス不一致を示す場合に前記内部列アドレス信号をデコードして前記メモリセルアレイへ列方向メモリ選択信号を供給するための通常列デコーダと、
前記内部遅延列冗長制御信号に従って前記メモリセルアレイへ列方向冗長メモリ選択信号を供給するための列冗長ドライバとを更に備えたことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記アドレス信号供給回路は、与えられたメモリアドレス信号をラッチして行アドレス信号及び列アドレス信号を供給するためのラッチ回路を有し、
前記救済判定回路は、プログラムされた救済行アドレスと前記行アドレス信号が表すアドレスとの一致・不一致を示す行冗長制御信号を生成するための行冗長制御回路と、プログラムされた救済列アドレスと前記列アドレス信号が表すアドレスとの一致・不一致を示す列冗長制御信号を生成するための列冗長制御回路とを有し、
前記タイミング制御回路は、前記行アドレス信号、前記列アドレス信号、前記行冗長制御信号及び前記列冗長制御信号の有効タイミングを示す単一のアドレスストローブ信号を供給する機能を有し、かつ、
前記メモリブロックは、
前記アドレスストローブ信号に従って前記行アドレス信号、前記列アドレス信号、前記行冗長制御信号及び前記列冗長制御信号をラッチして内部行アドレス信号、内部列アドレス信号、内部行冗長制御信号及び内部列冗長制御信号をそれぞれ供給するための入力回路と、
前記内部行冗長制御信号がアドレス不一致を示す場合に前記内部行アドレス信号をデコードして前記メモリセルアレイへ行方向メモリ選択信号を供給するための通常行デコーダと、
前記内部行冗長制御信号に従って前記メモリセルアレイへ行方向冗長メモリ選択信号を供給するための行冗長ドライバと、
前記内部列アドレス信号を所定の時間だけ遅延させて得られる内部遅延列アドレス信号を供給するための第１の遅延回路と、
前記内部列冗長制御信号を前記所定の時間だけ遅延させて得られる内部遅延列冗長制御信号を供給するための第２の遅延回路と、
前記内部遅延列冗長制御信号がアドレス不一致を示す場合に前記内部遅延列アドレス信号をデコードして前記メモリセルアレイへ列方向メモリ選択信号を供給するための通常列デコーダと、
前記内部遅延列冗長制御信号に従って前記メモリセルアレイへ列方向冗長メモリ選択信号を供給するための列冗長ドライバとを更に備えたことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記ロジックブロックと前記メモリブロックとは、各々別個の半導体チップ上に形成され、かつチップ接続電極を介して互いに接続されたことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記メモリブロックが形成された半導体チップは、前記アドレス信号、前記冗長制御信号及び前記ストローブ信号の各々の検査入力を外部から受け取るためのプローブ電極を備えたことを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記ロジックブロックが形成された半導体チップは、当該ロジックブロックの機能をプログラムするためのヒューズ回路を備えるとともに、前記救済アドレスをプログラムするためのヒューズ回路を前記救済判定回路中に備えることを特徴とする半導体装置。
【請求項８】
請求項６記載の半導体装置における欠陥のリペア方法であって、
前記メモリブロックが形成された半導体チップ単体にて、前記プローブ電極を用いて前記メモリセルアレイの欠陥検査を実行する工程と、
前記メモリブロックが形成された半導体チップ単体にて、前記プローブ電極を用いて前記メモリセルアレイの冗長メモリセル置換確認検査を実行する工程とを備えたことを特徴とする半導体装置のリペア方法。
【請求項９】
請求項７記載の半導体装置における欠陥のリペア方法であって、
前記ロジックブロックが形成された半導体チップ単体にて、レーザリペア装置による前記両ヒューズ回路のプログラム工程を連続して実行することを特徴とする半導体装置のリペア方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロジックブロックとメモリブロックとを備え、かつ欠陥救済のための冗長構成を有するメモリセルアレイを前記メモリブロック中に備えた半導体装置に関するものである。
【０００２】
【従来の技術】
特開２０００−２２３６６１号公報は、ロジックチップとメモリチップとで構成されたチップオンチップ構造を持つ半導体装置を開示している。この半導体装置のメモリチップは、例えば同期型のＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）チップであり、ロジックチップから行アドレスストローブ（ＲＡＳ）信号とともに行アドレス信号を受け取った後、同ロジックチップから列アドレスストローブ（ＣＡＳ）信号とともに列アドレス信号を受け取るように構成される。ＲＡＳ信号に対するＣＡＳ信号の遅延は、一般にＲＡＳ−ＣＡＳディレイ（ＲＡＳ　ｔｏ　ＣＡＳｄｅｌａｙ）と呼ばれ、ｔＲＣＤと表記される。同公報のＤＲＡＭチップは、その歩留まり向上のため、複数の通常メモリセルと、該複数の通常メモリセルにおける欠陥を救済するための複数の冗長メモリセルとを有するメモリセルアレイを備え、かつプログラムされた救済行アドレスとロジックチップから与えられた行アドレス信号が表すアドレスとの一致・不一致を示す行冗長制御信号を生成するための行冗長制御回路と、プログラムされた救済列アドレスとロジックチップから与えられた列アドレス信号が表すアドレスとの一致・不一致を示す列冗長制御信号を生成するための列冗長制御回路とを更に備えたものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置では、ロジックチップ上の例えばＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）がメモリアドレス信号を発行することによりＤＲＡＭチップに行アドレス信号及び列アドレス信号がそれぞれ入力された後に、同ＤＲＡＭチップ上の行冗長制御回路及び列冗長制御回路にて救済判定をしたうえで通常メモリセル又は冗長メモリセルの選択をしていた。したがって、ＣＰＵによるアドレス発行からメモリセル選択までの時間が長くなり、救済判定が高速メモリアクセスを阻害する結果となっていた。
【０００４】
上記従来のＤＲＡＭチップにおいて救済アドレスのプログラミングをヒューズ回路で実現する場合、ヒューズ部分は微細化が困難であり、占有面積が大きくなる。レーザリペア装置から照射されるレーザでヒューズを切断加工するため、その光学精度で決まるマージンや、切断箇所に隣接するヒューズ、配線等が切断の影響を受けないための距離を確保せねばならないからである。一般にメモリチップはプロセスコストが高いので、そのチップ面積が大きくなることは半導体装置全体のコスト上の大きな問題である。
【０００５】
一方、例えばＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）とその救済アドレスをプログラムするためのヒューズ回路とを上記従来のロジックチップが備える場合には、レーザリペア装置によるＤＲＡＭチップ上のヒューズ回路のプログラム工程と、同レーザリペア装置によるロジックチップ上のヒューズ回路のプログラム工程とを別々に行わざるを得ない。両チップは各々ヒューズ回路が形成された主面どうしが向き合うように、各々に設けられたチップ接続電極を介して互いに接続されるので、チップオンチップ接続後にＤＲＡＭチップ上のヒューズ回路にレーザを照射するわけにはいかないのである。
【０００６】
本発明の目的は、ロジックブロックとメモリブロックとを有する半導体装置において、アドレス発行からメモリセル選択までの時間を短縮し、以てメモリアクセスを高速化することにある。
【０００７】
本発明の他の目的は、ロジックチップとメモリチップとで構成されたチップオンチップ構造を持つ半導体装置において、メモリチップの面積を削減し、以て半導体装置の低コスト化を図ることにある。
【０００８】
本発明の更に他の目的は、ロジックチップとメモリチップとで構成されたチップオンチップ構造を持つ半導体装置において、レーザリペア装置による欠陥リペア工程数を削減することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、メモリチップ（又はメモリブロック）の欠陥救済のための救済判定回路（例えばヒューズ回路）をロジックチップ（又はロジックブロック）側に設けることとしたものである。
【００１０】
具体的に説明すると、本発明は、まずロジックブロックとメモリブロックとを有する半導体装置を前提とする。メモリブロックは、複数の通常メモリセルと、該複数の通常メモリセルにおける欠陥を救済するための複数の冗長メモリセルとを有するメモリセルアレイを備える。一方、ロジックブロックは、前記複数の通常メモリセルのうちアクセスすべき通常メモリセルを指定するアドレス信号を供給するためのアドレス信号供給回路と、プログラムされた救済アドレスと前記アドレス信号が表すアドレスとの一致・不一致を示す冗長制御信号を生成するための救済判定回路と、前記アドレス信号及び前記冗長制御信号の有効タイミングを示すストローブ信号を供給するためのタイミング制御回路とを有するメモリ制御回路を備えることとする。そして、前記アドレス信号及び前記冗長制御信号とともに前記ストローブ信号がロジックブロックからメモリブロックへ供給されるように構成する。これにより救済判定の結果が早期に確定するので、メモリアクセスが高速化する。前記ロジックブロックと前記メモリブロックとを各々別個の半導体チップ上に形成すれば、前記メモリブロックが形成された半導体チップの面積が削減されることにもなる。
【００１１】
前記ロジックブロックと前記メモリブロックとを各々別個の半導体チップ上に形成し、かつチップ接続電極を介して両半導体チップを互いに接続する場合、前記メモリブロックが形成された半導体チップは、前記アドレス信号、前記冗長制御信号及び前記ストローブ信号の各々の検査入力を外部から受け取るためのプローブ電極を備えることとする。このようにすれば、前記メモリブロックが形成された半導体チップ単体にて前記プローブ電極を用いて前記メモリセルアレイの欠陥検査を実行し、同様に前記メモリブロックが形成された半導体チップ単体にて前記プローブ電極を用いて前記メモリセルアレイの冗長メモリセル置換確認検査を実行することができる。
【００１２】
また、前記ロジックブロックと前記メモリブロックとを各々別個の半導体チップ上に形成し、かつチップ接続電極を介して両半導体チップを互いに接続する場合、前記ロジックブロックが形成された半導体チップは、当該ロジックブロックの機能をプログラムするためのヒューズ回路を備えるとともに、前記救済アドレスをプログラムするためのヒューズ回路を前記救済判定回路中に備えることとする。このようにすれば、前記ロジックブロックが形成された半導体チップ単体にて、レーザリペア装置による前記両ヒューズ回路のプログラム工程を連続して実行することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１４】
図１は、本発明に係る半導体装置の一例を示す概略分解斜視図である。図１の半導体装置は、ＣＰＵ等のロジックブロックが形成された半導体チップすなわちロジックチップ１０と、ＤＲＡＭメモリセルアレイを含むメモリブロックが形成された半導体チップすなわちＤＲＡＭチップ２０とで構成された、チップオンチップ構造を持つ。両チップ１０，２０は、互いの主面が向き合うように、各々に設けられたチップ接続電極１１，２１を介して互いに接続される。ロジックチップ１０において、１２はＳＲＡＭ、１３はＳＲＡＭ用のメモリ制御回路、１００はＤＲＡＭ用のメモリ制御回路である。ＤＲＡＭ用のメモリ制御回路１００は、ＤＲＡＭチップ２０上のアクセスすべき通常メモリセルを指定するアドレス信号を供給するためのアドレス信号供給回路１４と、プログラムされた救済アドレスと前記アドレス信号が表すアドレスとの一致・不一致を示す冗長制御信号を生成するための救済判定回路１５とを有する。
【００１５】
図２は、図１中のＤＲＡＭチップ２０の電極構成を示している。ＤＲＡＭチップ２０は、前述のチップ接続電極２１とは別に、検査入力を外部から受け取りかつ該検査入力に対する応答を外部へ出力するためのプローブ電極２２を周縁部に備えている。
【００１６】
図３は、図１中のロジックチップ１０及びＤＲＡＭチップ２０の各々の回路構成例を示している。ロジックチップ１０上において、ＤＲＡＭ用のメモリ制御回路１００は、不図示のＣＰＵから与えられたメモリアドレス信号ＡＤＲを受け取り、また不図示のクロック生成回路から与えられたクロック信号ＣＬＫを受け取る。ＤＲＡＭチップ２０において、２００はアドレス処理回路、３００はメモリセルアレイである。アドレス処理回路２００は、メモリ制御回路１００からチップ接続電極１１，２１を介して供給された信号に基づいてメモリセルアレイ３００中のアクセスすべきメモリセルを選択する役割を持つ。ＤＲＡＭチップ２０の単体状態では、プローブ電極２２にテスタ１８の検査用プローブ針が接触することにより、アドレス処理回路２００は、メモリ制御回路１００からの信号に代わる検査入力をテスタ１８から受け取ることができる。なお、ロジックチップ１０とＤＲＡＭチップ２０との間のデータの流れ及びテスタ１８とＤＲＡＭチップ２０との間のデータの流れについては、図示及び説明を省略する。
【００１７】
図４は、図３中のメモリセルアレイ３００の詳細構成例を示している。メモリセルアレイ３００は、通常メモリセル領域３０１と、欠陥救済のための冗長メモリセル領域３０２とを有する。通常メモリセル３０３は、行方向メモリ選択信号Ｘｉと列方向メモリ選択信号Ｙｊとの組み合わせにより指定される。この通常メモリセル３０３に欠陥がある場合に当該通常メモリセル３０３に代えて選択されるべき冗長メモリセル３０４は、例えば行方向冗長メモリ選択信号ＳＸｍと列方向メモリ選択信号Ｙｊとの組み合わせにより指定される。行方向メモリ選択信号Ｘｉと列方向冗長メモリ選択信号ＳＹｎとの組み合わせ、或いは行方向冗長メモリ選択信号ＳＸｍと列方向冗長メモリ選択信号ＳＹｎとの組み合わせにより、冗長メモリセルを指定することも可能である。なお、図１中のＳＲＡＭ１２も図４と同様の冗長メモリ構成を有するものである。
【００１８】
図５は、図３中のメモリ制御回路１００及びアドレス処理回路２００の各々の詳細構成例を示している。これらメモリ制御回路１００及びアドレス処理回路２００の詳細構成を順次説明する。
【００１９】
メモリ制御回路１００は、アドレス信号供給回路１４と、救済判定回路１５と、タイミング制御回路１０６とを有する。アドレス信号供給回路１４は、不図示のＣＰＵから与えられたメモリアドレス信号ＡＤＲをラッチして行アドレス信号ＤＸＡ及び列アドレス信号ＤＹＡを供給するためのラッチ回路１０１と、列アドレス信号ＤＹＡを所定の時間ｔＲＣＤだけ遅延させて得られる遅延列アドレス信号ＰＤＹＡを供給するための遅延回路１０３とを有する。ラッチ回路１０１はクロック信号ＣＬＫに同期して動作する。救済判定回路１５は、プログラムされた救済行アドレスと前記行アドレス信号ＤＸＡが表すアドレスとの一致・不一致を示す行冗長制御信号ＤＦＸを生成するための行冗長制御回路１０２と、プログラムされた救済列アドレスと前記列アドレス信号ＤＹＡが表すアドレスとの一致・不一致を示す列冗長制御信号ＤＦＹを生成するための列冗長制御回路１０４と、列冗長制御信号ＤＦＹを前記所定の時間ｔＲＣＤだけ遅延させて得られる遅延列冗長制御信号ＰＤＦＹを供給するための遅延回路１０５とを有する。タイミング制御回路１０６は、前記クロック信号ＣＬＫに加えてメモリ読み出し要求信号ＲＤ等を受け取り、行冗長制御回路１０２及び列冗長制御回路１０４を活性化するためのヒューズ回路イネーブル信号ＦＥＮと、行アドレス信号ＤＸＡ及び行冗長制御信号ＤＦＸの有効タイミングを示す行アドレスストローブ信号ＮＲＡＳと、遅延列アドレス信号ＰＤＹＡ及び遅延列冗長制御信号ＰＤＦＹの有効タイミングを示す列アドレスストローブ信号ＮＣＡＳとを供給する機能を有する。したがって、行アドレス信号ＤＸＡ及び行冗長制御信号ＤＦＸとともに行アドレスストローブ信号ＮＲＡＳが、また遅延列アドレス信号ＰＤＹＡ及び遅延列冗長制御信号ＰＤＦＹとともに列アドレスストローブ信号ＮＣＡＳがそれぞれメモリ制御回路１００からアドレス処理回路２００へ供給される。なお、ＮＲＡＳ及びＮＣＡＳにおける「Ｎ」は、これらのアドレスストローブ信号が負論理信号であることを表している。
【００２０】
一方、アドレス処理回路２００は、入力回路（ラッチ）２０１と、通常行デコーダ２０２と、行冗長ドライバ２０３と、通常列デコーダ２０４と、列冗長ドライバ２０５とを有する。入力回路２０１は、クロック信号ＣＬＫに同期して動作し、行アドレスストローブ信号ＮＲＡＳに従って行アドレス信号ＤＸＡ及び行冗長制御信号ＤＦＸをラッチして内部行アドレス信号ＸＡ及び内部行冗長制御信号ＦＸを、列アドレスストローブ信号ＮＣＡＳに従って遅延列アドレス信号ＰＤＹＡ及び遅延列冗長制御信号ＰＤＦＹをラッチして内部列アドレス信号ＹＡ及び内部列冗長制御信号ＦＹをそれぞれ供給するための回路である。通常行デコーダ２０２は、内部行冗長制御信号ＦＸがアドレス不一致を示す場合に内部行アドレス信号ＸＡをデコードしてメモリセルアレイ３００へ行方向メモリ選択信号Ｘを供給する。行冗長ドライバ２０３は、内部行冗長制御信号ＦＸに従ってメモリセルアレイ３００へ行方向冗長メモリ選択信号ＳＸを供給する。通常列デコーダ２０４は、内部列冗長制御信号ＦＹがアドレス不一致を示す場合に内部列アドレス信号ＹＡをデコードしてメモリセルアレイ３００へ列方向メモリ選択信号Ｙを供給する。列冗長ドライバ２０５は、内部列冗長制御信号ＦＹに従ってメモリセルアレイ３００へ列方向冗長メモリ選択信号ＳＹを供給する。
【００２１】
図６は、図５中の行冗長制御回路１０２の詳細構成例を示している。行冗長制御回路１０２は、各々１つの救済行アドレスをプログラムすることができる複数の救済アドレス判別回路１１０を備えている。各救済アドレス判別回路１１０は、アドレスプログラム回路１１１と、アドレス比較回路１１２とを有している。アドレスプログラム回路１１１は、救済行アドレスのビット数に等しい数のヒューズ回路１２０と、ヒューズ回路イネーブル信号ＦＥＮの反転信号を各ヒューズ回路１２０へ供給するための１個のインバータ１３０とで構成される。各ヒューズ回路１２０は、１個のＰチャネルＭＯＳトランジスタ１２１と、２個のＮチャネルＭＯＳトランジスタ１２２，１２３と、１個のインバータ１２４と、レーザで切断可能な１個のヒューズ１２５とで構成される。図６中のＲ０／ＮＲ０は相補ビット信号であり、ヒューズ回路イネーブル信号ＦＥＮが不活性レベル（Ｌｏｗレベル）を保持している場合には、ヒューズ１２５の切断の有無にかかわらずＲ０＝ＨｉｇｈかつＮＲ０＝Ｌｏｗである。そして、ヒューズ回路イネーブル信号ＦＥＮがＨｉｇｈレベルに活性化された場合には、ヒューズ１２５が切断された状態ではＲ０＝ＨｉｇｈかつＮＲ０＝Ｌｏｗとなり、ヒューズ１２５が切断されない状態ではＲ０＝ＬｏｗかつＮＲ０＝Ｈｉｇｈとなる。各ヒューズ回路１２０の相補ビット信号Ｒ０／ＮＲ０をまとめたものが救済行アドレス信号ＲＸであり、アドレス比較回路１１２は、この救済行アドレス信号ＲＸと行アドレス信号ＤＸＡとの一致・不一致を判別する。図６中のＦ０は１つの救済アドレス判別信号であり、救済行アドレス信号ＲＸと行アドレス信号ＤＸＡとが一致する場合にはＦ０＝Ｈｉｇｈとなり、不一致の場合にはＦ０＝Ｌｏｗとなる。各救済アドレス判別回路１１０の判別結果をまとめたものが、前述の行冗長制御信号ＤＦＸである。なお、図５中の列冗長制御回路１０４の内部構成も図６と同様である。また、図１中のＳＲＡＭ用のメモリ制御回路１３も、図６と同様の救済アドレスプログラミングのためのヒューズ回路を有するものである。
【００２２】
図７は、図５中の通常行デコーダ２０２の詳細構成例を示している。通常行デコーダ２０２は、内部行冗長制御信号ＦＸがアドレス不一致を示す場合、つまり内部行冗長制御信号ＦＸの全てのビットがＬｏｗである場合に内部行アドレス信号ＸＡのデコード結果を行方向メモリ選択信号Ｘとして供給するように、複数のデコーダ１４０〜１４２と、複数の２入力ＡＮＤゲート１４３〜１４５と、１個の多入力ＯＲゲート１４６とで構成される。なお、図５中の通常列デコーダ２０４の内部構成も図７と同様である。
【００２３】
図８は、図５中の行冗長ドライバ２０３の詳細構成例を示している。行冗長ドライバ２０３は、内部行冗長制御信号ＦＸの各ビットに対応する行方向冗長メモリ選択信号ＳＸを供給するように、複数のドライバ１５０〜１５２で構成される。なお、図５中の列冗長ドライバ２０５の内部構成も図８と同様である。
【００２４】
さて、図９は図５中のメモリ制御回路１００の動作を、図１０は図５中のアドレス処理回路２００の動作をそれぞれ示している。Ｔ０〜Ｔ５は各々クロック信号ＣＬＫの１サイクルを表している。なお、ここではｔＲＣＤがクロック信号ＣＬＫの２サイクルに相当するものとして説明する。
【００２５】
図９によれば、サイクルＴ０において不図示のＣＰＵからメモリアドレス信号ＡＤＲが発行されると、ラッチ回路１０１は、サイクルＴ１におけるクロック信号ＣＬＫの立ち上がりエッジに同期して同メモリアドレス信号ＡＤＲをラッチし、同メモリアドレス信号ＡＤＲの上位部分に相当する行アドレス信号ＤＸＡと、同メモリアドレス信号ＡＤＲの下位部分に相当する列アドレス信号ＤＹＡとを供給する。行冗長制御回路１０２及び列冗長制御回路１０４は直ちに救済判定を開始し、サイクルＴ１のうちに行冗長制御信号ＤＦＸ及び列冗長制御信号ＤＦＹが確定する。図９中のＤＦＸの破線（Ｈｉｇｈレベル）は行アドレス一致の場合を、ＤＦＸの実線は行アドレス不一致の場合をそれぞれ示す。また、ＤＦＹの破線（Ｈｉｇｈレベル）は列アドレス一致の場合を、ＤＦＹの実線は列アドレス不一致の場合をそれぞれ示す。遅延列アドレス信号ＰＤＹＡは列アドレス信号ＤＹＡの２サイクル遅れの信号であり、遅延列冗長制御信号ＰＤＦＹは列冗長制御信号ＤＦＹの２サイクル遅れの信号である。タイミング制御回路１０６は、サイクルＴ２におけるクロック信号ＣＬＫの立ち上がり時にＬｏｗレベルを示すように行アドレスストローブ信号ＮＲＡＳを供給した後、サイクルＴ４におけるクロック信号ＣＬＫの立ち上がり時にＬｏｗレベルを示すように列アドレスストローブ信号ＮＣＡＳを供給する。
【００２６】
一方、図１０によれば、入力回路２０１は、行アドレスストローブ信号ＮＲＡＳに従い、サイクルＴ２におけるクロック信号ＣＬＫの立ち上がりエッジに同期して行アドレス信号ＤＸＡ及び行冗長制御信号ＤＦＸをラッチし、その結果である内部行アドレス信号ＸＡ及び内部行冗長制御信号ＦＸをそれぞれ供給する。これに呼応してサイクルＴ２のうちに行方向メモリ選択信号Ｘ及び行方向冗長メモリ選択信号ＳＸが確定する。更に、入力回路２０１は、列アドレスストローブ信号ＮＣＡＳに従い、サイクルＴ４におけるクロック信号ＣＬＫの立ち上がりエッジに同期して遅延列アドレス信号ＰＤＹＡ及び遅延列冗長制御信号ＰＤＦＹをラッチし、その結果である内部列アドレス信号ＹＡ及び内部列冗長制御信号ＦＹをそれぞれ供給する。これに呼応してサイクルＴ４のうちに列方向メモリ選択信号Ｙ及び列方向冗長メモリ選択信号ＳＹが確定する。
【００２７】
以上のとおり、図５に示したメモリ制御回路１００及びアドレス処理回路２００によれば、ロジックチップ１０上の救済判定回路１５により救済判定の結果を表す行冗長制御信号ＤＦＸ及び列冗長制御信号ＤＦＹが早期に確定するので、ＣＰＵからメモリアドレス信号ＡＤＲがメモリ制御回路１００に入力されてからＤＲＡＭチップ２０でメモリセル選択が行われるまでの時間を従来に比べて短縮することができる。また、複数のヒューズ回路１２０を備えた救済判定回路１５をロジックチップ１０側に設けたので、ＤＲＡＭチップ２０の面積が削減されて低コスト化が達成される。
【００２８】
図１１は、図１の半導体装置における欠陥のリペアフローを示している。工程４０１，４０２はＤＲＡＭチップ２０単体のフロー、工程４０３〜４０５はロジックチップ１０単体のフローであり、工程４０６で両チップ１０，２０を接続する。
【００２９】
工程４０１では、プローブ電極２２を用いてＤＲＡＭメモリセルアレイ３００の欠陥検査を実行することにより、欠陥メモリセルのアドレス（救済行アドレス及び救済列アドレス）を特定する。具体的には、図３に示すようにプローブ電極２２にテスタ１８のプローブ針を接触させて、テスタ１８からＤＲＡＭチップ２０へ検査入力を与える。この場合のアドレス関連の検査入力は、クロック信号ＣＬＫ、行アドレス信号ＤＸＡ、遅延列アドレス信号ＰＤＹＡ、行アドレスストローブ信号ＮＲＡＳ及び列アドレスストローブ信号ＮＣＡＳである。行冗長制御信号ＤＦＸ及び遅延列冗長制御信号ＰＤＦＹは、いずれも不活性（全ビットＬｏｗレベル）にしておく。そして、正しいデータを読み出せない通常メモリセル３０３のアドレスを特定する。
【００３０】
次の工程４０２では、プローブ電極２２を用いてＤＲＡＭメモリセルアレイ３００の冗長メモリセル置換確認検査を実行する。具体的には、工程４０１で特定した救済アドレスに応じて、クロック信号ＣＬＫ、行アドレス信号ＤＸＡ、遅延列アドレス信号ＰＤＹＡ、行アドレスストローブ信号ＮＲＡＳ及び列アドレスストローブ信号ＮＣＡＳだけでなく、行冗長制御信号ＤＦＸ及び遅延列冗長制御信号ＰＤＦＹを、テスタ１８がＤＲＡＭチップ２０に与える。
【００３１】
工程４０３では、ロジックチップ１０上に設けられた不図示のプローブ電極を用いてＳＲＡＭ１２の欠陥検査を実行することにより、欠陥メモリセルのアドレスを特定する。
【００３２】
次の工程４０４では、周知のレーザリペア装置を用いて、ＤＲＡＭ用のメモリ制御回路１００中の各ヒューズ回路１２０に関するプログラム工程と、ＳＲＡＭ用のメモリ制御回路１３中の各ヒューズ回路に関するプログラム工程とを連続して実行する。つまり、レーザリペア装置を用いてヒューズ切断を行うことにより、冗長メモリセル使用設定をする。この際、工程４０１にて特定したＤＲＡＭメモリセルアレイ３００中の欠陥メモリセルのアドレスと、工程４０３にて特定したＳＲＡＭ１２中の欠陥メモリセルのアドレスとが参照される。
【００３３】
更に次の工程４０５では、ロジックチップ１０上に設けられた不図示のプローブ電極を用いてＳＲＡＭ１２の冗長メモリセル置換確認検査を実行する。
【００３４】
最後の工程４０６では、ロジックチップ１０とＤＲＡＭチップ２０とを各々に設けられたチップ接続電極１１，２１を介して互いに接続する。
【００３５】
以上の半導体装置のリペア方法によれば、ＤＲＡＭチップ２０の欠陥救済用ヒューズをロジックチップ１０側に配置することにより、これを同ロジックチップ１０上のＳＲＡＭ欠陥救済用ヒューズと同じ工程で切断することができる。つまり、レーザリペア装置を用いたヒューズ切断工程が１回で済み、スループットの向上、検査コストの低減が図られる。更に、ＤＲＡＭチップ２０においてプローブ電極２２を介して冗長制御信号（上記の例ではＤＦＸ及びＰＤＦＹ）の検査入力をテスタ１８から与えることができるようにしたので、チップオンチップ接続前のＤＲＡＭチップ２０の冗長メモリセル置換確認検査が可能となる。
【００３６】
図１２は、図５の構成の変形例を示している。図１２の例によれば、図５における救済判定回路１５中の遅延回路１０５がアドレス処理回路２００の中へ移される。したがって、図１２によれば、行アドレス信号ＤＸＡ、行冗長制御信号ＤＦＸ及び列冗長制御信号ＤＦＹとともに行アドレスストローブ信号ＮＲＡＳが、また遅延列アドレス信号ＰＤＹＡとともに列アドレスストローブ信号ＮＣＡＳがそれぞれメモリ制御回路１００からアドレス処理回路２００へ供給される。図１２のアドレス処理回路２００は、入力回路（ラッチ）２０１と、通常行デコーダ２０２と、行冗長ドライバ２０３と、遅延回路２０６と、通常列デコーダ２０４と、列冗長ドライバ２０５とを有する。入力回路２０１は、クロック信号ＣＬＫに同期して動作し、行アドレスストローブ信号ＮＲＡＳに従って行アドレス信号ＤＸＡ、行冗長制御信号ＤＦＸ及び列冗長制御信号ＤＦＹをラッチして内部行アドレス信号ＸＡ、内部行冗長制御信号ＦＸ及び内部列冗長制御信号ＦＹを、列アドレスストローブ信号ＮＣＡＳに従って遅延列アドレス信号ＰＤＹＡをラッチして内部列アドレス信号ＹＡをそれぞれ供給するための回路である。通常行デコーダ２０２は、内部行冗長制御信号ＦＸがアドレス不一致を示す場合に内部行アドレス信号ＸＡをデコードしてメモリセルアレイ３００へ行方向メモリ選択信号Ｘを供給する。行冗長ドライバ２０３は、内部行冗長制御信号ＦＸに従ってメモリセルアレイ３００へ行方向冗長メモリ選択信号ＳＸを供給する。遅延回路２０６は、内部列冗長制御信号ＦＹを所定の時間ｔＲＣＤだけ遅延させて得られる内部遅延列冗長制御信号ＰＦＹを供給する。通常列デコーダ２０４は、内部遅延列冗長制御信号ＰＦＹがアドレス不一致を示す場合に内部列アドレス信号ＹＡをデコードしてメモリセルアレイ３００へ列方向メモリ選択信号Ｙを供給する。列冗長ドライバ２０５は、内部遅延列冗長制御信号ＰＦＹに従ってメモリセルアレイ３００へ列方向冗長メモリ選択信号ＳＹを供給する。
【００３７】
図１３は図１２中のメモリ制御回路１００の動作を、図１４は図１２中のアドレス処理回路２００の動作をそれぞれ示している。タイミングの詳細説明は省略するが、図５の構成を採用する場合に比べて内部列冗長制御信号ＦＹが早期に確定するので、列方向冗長メモリ選択信号ＳＹの確定が早まる。
【００３８】
図１５は、図５の構成の他の変形例を示している。図１５の例によれば、図５におけるアドレス信号供給回路１４中の遅延回路１０３と、救済判定回路１５中の遅延回路１０５とがアドレス処理回路２００の中へ移される。したがって、図１５によれば、行アドレス信号ＤＸＡ、列アドレス信号ＤＹＡ、行冗長制御信号ＤＦＸ及び列冗長制御信号ＤＦＹの有効タイミングを示す単一のアドレスストローブ信号ＮＡＳをタイミング制御回路１０６がアドレス処理回路２００へ供給する。図１５のアドレス処理回路２００は、入力回路（ラッチ）２０１と、通常行デコーダ２０２と、行冗長ドライバ２０３と、第１の遅延回路２０７と、第２の遅延回路２０６と、通常列デコーダ２０４と、列冗長ドライバ２０５とを有する。入力回路２０１は、クロック信号ＣＬＫに同期して動作し、アドレスストローブ信号ＮＡＳに従って行アドレス信号ＤＸＡ、列アドレス信号ＤＹＡ、行冗長制御信号ＤＦＸ及び列冗長制御信号ＤＦＹをラッチして内部行アドレス信号ＸＡ、内部列アドレス信号ＹＡ、内部行冗長制御信号ＦＸ及び内部列冗長制御信号ＦＹをそれぞれ供給するための回路である。通常行デコーダ２０２は、内部行冗長制御信号ＦＸがアドレス不一致を示す場合に内部行アドレス信号ＸＡをデコードしてメモリセルアレイ３００へ行方向メモリ選択信号Ｘを供給する。行冗長ドライバ２０３は、内部行冗長制御信号ＦＸに従ってメモリセルアレイ３００へ行方向冗長メモリ選択信号ＳＸを供給する。第１の遅延回路２０７は、内部列アドレス信号ＹＡを所定の時間ｔＲＣＤだけ遅延させて得られる内部遅延列アドレス信号ＰＹＡを供給する。第２の遅延回路２０６は、内部列冗長制御信号ＦＹを前記所定の時間ｔＲＣＤだけ遅延させて得られる内部遅延列冗長制御信号ＰＦＹを供給する。通常列デコーダ２０４は、内部遅延列冗長制御信号ＰＦＹがアドレス不一致を示す場合に内部遅延列アドレス信号ＰＹＡをデコードしてメモリセルアレイ３００へ列方向メモリ選択信号Ｙを供給する。列冗長ドライバ２０５は、内部遅延列冗長制御信号ＰＦＹに従ってメモリセルアレイ３００へ列方向冗長メモリ選択信号ＳＹを供給する。
【００３９】
図１６は図１５中のメモリ制御回路１００の動作を、図１７は図１５中のアドレス処理回路２００の動作をそれぞれ示している。タイミングの詳細説明は省略するが、図５の構成を採用する場合に比べて内部列アドレス信号ＹＡ及び内部列冗長制御信号ＦＹが早期に確定するので、列方向メモリ選択信号Ｙ及び列方向冗長メモリ選択信号ＳＹの確定が早まる。
【００４０】
なお、上記の例ではロジックチップ１０とＤＲＡＭチップ２０とでチップオンチップ構造の半導体装置を構成したが、ＤＲＡＭチップ２０に代えてフラッシュメモリチップ、ＳＲＡＭチップ等の他のメモリチップを採用する場合にも本発明は適用可能である。
【００４１】
また、図１１中の工程４０４でレーザリペア装置による切断の対象となるロジックチップ１０上のヒューズ回路は、ＳＲＡＭ欠陥救済のためのヒューズ回路に限らず、一般に当該ロジックチップ１０の機能をプログラムするためのヒューズ回路であればよい。このヒューズ回路と、同ロジックチップ１０上のＤＲＡＭ欠陥救済のためのヒューズ回路１２０とが、レーザリペア装置による連続プログラム工程の対象となる。
【００４２】
更に、ロジックブロックとメモリブロックとを有するシングルチップ構造の半導体装置において、メモリブロックの欠陥救済のための救済判定回路をロジックブロック側に設けることとしても、アドレス発行からメモリセル選択までの時間を短縮し、以てメモリアクセスを高速化できる利点が生じる。
【００４３】
【発明の効果】
以上説明してきたとおり、本発明によれば、メモリチップの欠陥救済のための救済判定回路（例えばヒューズ回路）をロジックチップ側に設けることとしたので、メモリアクセスが高速化され、メモリチップの面積が削減され、かつレーザリペア装置による欠陥リペア工程数が削減される。ただし、アドレス発行からメモリセル選択までの時間を短縮するためには、メモリブロックの欠陥救済のための救済判定回路をロジックブロック側に設けることで足りる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一例を示す概略分解斜視図である。
【図２】図１中のＤＲＡＭチップの電極構成を示す平面図である。
【図３】図１中のロジックチップ及びＤＲＡＭチップの各々の回路構成例を示すブロック図である。
【図４】図３中のメモリセルアレイの詳細構成例を示す概念図である。
【図５】図３中のメモリ制御回路及びアドレス処理回路の各々の詳細構成例を示すブロック図である。
【図６】図５中の行冗長制御回路の詳細構成例を示す回路図である。
【図７】図５中の通常行デコーダの詳細構成例を示す回路図である。
【図８】図５中の行冗長ドライバの詳細構成例を示す回路図である。
【図９】図５中のメモリ制御回路の動作を示すタイミングチャートである。
【図１０】図５中のアドレス処理回路の動作を示すタイミングチャートである。
【図１１】図１の半導体装置における欠陥のリペアフロー図である。
【図１２】図５の構成の変形例を示すブロック図である。
【図１３】図１２中のメモリ制御回路の動作を示すタイミングチャートである。
【図１４】図１２中のアドレス処理回路の動作を示すタイミングチャートである。
【図１５】図５の構成の他の変形例を示すブロック図である。
【図１６】図１５中のメモリ制御回路の動作を示すタイミングチャートである。
【図１７】図１５中のアドレス処理回路の動作を示すタイミングチャートである。
【符号の説明】
１０　ロジックチップ
１１　チップ接続電極
１２　ＳＲＡＭ
１３　ＳＲＡＭ用のメモリ制御回路
１４　アドレス信号供給回路
１５　救済判定回路
１８　テスタ
２０　ＤＲＡＭチップ
２１　チップ接続電極
２２　プローブ電極
１００　ＤＲＡＭ用のメモリ制御回路
１０１　ラッチ回路
１０２　行冗長制御回路
１０３　遅延回路
１０４　列冗長制御回路
１０５　遅延回路
１０６　タイミング制御回路
１１０　救済アドレス判別回路
１１１　アドレスプログラム回路
１１２　アドレス比較回路
１２０　ヒューズ回路
１２５　ヒューズ
２００　アドレス処理回路
２０１　入力回路（ラッチ）
２０２　通常行デコーダ
２０３　行冗長ドライバ
２０４　通常列デコーダ
２０５　列冗長ドライバ
２０６　遅延回路
２０７　遅延回路
３００　メモリセルアレイ
３０１　通常メモリセル領域
３０２　冗長メモリセル領域
３０３　通常メモリセル
３０４　冗長メモリセル
ＡＤＲ　メモリアドレス信号
ＣＬＫ　クロック信号
ＤＦＸ　行冗長制御信号
ＤＦＹ　列冗長制御信号
ＤＸＡ　行アドレス信号
ＤＹＡ　列アドレス信号
Ｆ０　救済アドレス判別信号
ＦＥＮ　ヒューズ回路イネーブル信号
ＦＸ　内部行冗長制御信号
ＦＹ　内部列冗長制御信号
ＮＡＳ　アドレスストローブ信号
ＮＣＡＳ　列アドレスストローブ信号
ＮＲＡＳ　行アドレスストローブ信号
ＰＤＦＹ　遅延列冗長制御信号
ＰＤＹＡ　遅延列アドレス信号
ＰＦＹ　内部遅延列冗長制御信号
ＰＹＡ　内部遅延列アドレス信号
Ｒ０，ＮＲ０　相補ビット信号
ＲＸ　救済行アドレス信号
ＳＸ，ＳＸｍ　行方向冗長メモリ選択信号
ＳＹ，ＳＹｎ　列方向冗長メモリ選択信号
Ｘ，Ｘｉ　行方向メモリ選択信号
ＸＡ　内部行アドレス信号
Ｙ，Ｙｊ　列方向メモリ選択信号
ＹＡ　内部列アドレス信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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