(57)【要約】【課題】比較基準値のバラツキの影響を緩和する。【解決手段】入力信号のサンプリング値を比較回路２１で比較基準値Ｖｒｅｆ１、Ｖｒｅｆ２（Ｖｒｅｆ１＜Ｖｒｅｆ２）と比較して、第１回目のＡ／Ｄ変換データを、Ｖｉｎ＜Ｖｒｅｆ１のとき「００」、Ｖｒｅｆ１＜Ｖｉｎ＜Ｖｒｅｆ２のとき「０１」、Ｖｒｅｆ２＜Ｖｉｎのとき「１０」として得、２回目のＡ／Ｄ変換データは比較回路２１の前回の入力信号を２倍した値から前回のＡ／Ｄ変換データに応じた値（「００」のとき０、「０１」のときＦＳ／２、「１０」のときＦＳ）を差し引いた値を前記比較基準値と比較して得る。以後これを繰り返す。前記した比較結果「００」、「０１」、「１０」はシフトレジスタに格納するが、その上位ビットは前回までの格納値の最下位ビットに加算し、その下位ビットを最下位ビットとする内容に更新する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
（１）．入力信号をサンプリングしてホールドし、該ホールドされた信号Ｖｉｎを比較基準値Ｖｒｅｆ１、Ｖｒｅｆ２（Ｖｒｅｆ１＜Ｖｒｅｆ２）と比較し、Ｖｉｎ＜Ｖｒｅｆ１のとき「００」、Ｖｒｅｆ１＜Ｖｉｎ＜Ｖｒｅｆ２のとき「０１」、Ｖｒｅｆ２＜Ｖｉｎのとき「１０」の比較結果を１回目のＡ／Ｄ変換データとして出力してシフトレジスタに格納する、
（２）．前記比較対象とされた信号Ｖｉｎを２倍した値をサンプリングしてホールドしたものから、前回における比較結果が「００」のときは０を減算し、「０１」のときはＦＳ／２を減算（ＦＳはＶｉｎのフルスイング振幅）し、「１０」のときはＦＳを減算し、得られた減算結果を前記比較基準値Ｖｒｅｆ１、Ｖｒｅｆ２と比較し、前記した「００」、「０１」、又は「１０」のいずれかの比較結果を次回のＡ／Ｄ変換データとして出力して、その上位ビットを前記シフトレジスタの格納値の最下位ビットに加算して前記シフトレジスタに格納し、その下位ビットを前記シフトレジスタに最下位ビットとして格納する、
（３）．（２）の処理を複数回だけ繰り返す、
ことを特徴とするＡ／Ｄ変換方法。
【請求項２】
請求項１に記載のＡ／Ｄ変換方法において、
前記Ｖｒｅｆ１は前記ＦＳの中心値からＦＳ／８だけ低い値であり、前記Ｖｒｅｆ２は前記ＦＳの中心値からＦＳ／８だけ高い値であることを特徴とするＡ／Ｄ変換方法。
【請求項３】
入力する信号をサンプリングしホールドする第１、第２および第３スイッチ回路と、
入力信号Ｖｉｎを比較基準値Ｖｒｅｆ１、Ｖｒｅｆ２（Ｖｒｅｆ１＜Ｖｒｅｆ２）と比較し、Ｖｉｎ＜Ｖｒｅｆ１のとき「００」、Ｖｒｅｆ１＜Ｖｉｎ＜Ｖｒｅｆ２のとき「０１」、Ｖｒｅｆ２＜Ｖｉｎのとき「１０」を出力する比較回路と、
該比較回路から出力する前記「００」、「０１」又は「１０」のいずれかの比較結果を格納するシフトレジスタと、
前記比較回路から前記「００」が出力するときは０を、「０１」が出力するときは「ＦＳ／２」（ＦＳは信号Ｖｉｎのフルスイング振幅）を、「１０」が出力するときはＦＳを、それぞれ選択して前記第３スイッチ回路に入力させるセレクタと、
前記信号Ｖｉｎを２倍して前記第２スイッチ回路に入力させる２倍乗算器と、
前記第１スイッチ回路でサンプリングされホールドされた信号を前記比較回路に入力させ、又は前記第２スイッチ回路でサンプリングされホールドされた信号から前記第３スイッチ回路でサンプリングされホールドされた信号を減算して前記比較回路に入力させる減算器とを具備し、
前記シフトレジスタには、１回目の変換のときは前記比較結果の２ビットの信号をそのまま格納し、２回目以降の変換のときはその上位ビットを前回までの格納値の最下位ビットに加算し、その下位ビットを最下位ビットとするよう格納する、
ことを特徴とするＡ／Ｄ変換回路。
【請求項４】
請求項３に記載のＡ／Ｄ変換回路において、
前記Ｖｒｅｆ１は前記ＦＳの中心値からＦＳ／８だけ低い値であり、前記Ｖｒｅｆ２は前記ＦＳの中心値からＦＳ／８だけ高い値であることを特徴とするＡ／Ｄ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換方法及びＡ／Ｄ変換回路に関するものである。
【０００２】
【従来の技術】
Ａ／Ｄ変換器として、図４に示すサイクリック型のＡ／Ｄ変換器がある。図４において、１１はＦＳ／２を中心としてＦＳと０の間（ＦＳはフルスイング振幅）で変化するアナログ信号が入力する信号入力端子、１２はクロックφ３で動作するサンプルホールド回路としての第１スイッチ回路、１３、１４はクロックφ５で動作するサンプルホールド回路としての第２，第３スイッチ回路、１５は２倍乗算器、１６は減算器である。
【０００３】
１７は減算器１６の出力信号をクロックφ１のタイミングで比較基準値Ｖｒｅｆ（ＦＳ／２）と比較し、Ｖｉｎ＜Ｖｒｅｆのとき「０」、Ｖｒｅｆ＜Ｖｉｎのとき「１」とする信号Ｙを出力する比較器、１８はその信号Ｙ＝「１」のときはＦＳを、Ｙ＝「０」のときは０を選択するセレクタ、１９は比較回路１７の比較結果の信号Ｙを格納するシフトレジスタ、２０は信号出力端子である。なお、上記第１〜第３スイッチ回路１２〜１４は、印加されるクロック信号の立ち上がりでサンプルし、クロック信号がｈｉｇｈ期間中はサンプルした信号レベルを出力し、クロック信号がｌｏｗ期間中はハイインピーダンスを出力するよう動作するものとする。
【０００４】
図５はこのＡ／Ｄ変換器の動作のタイミングチャートである。まずスイッチ回路１２において、クロックφ３の立ち上がりにより入力端子１１の入力信号をサンプリングし、ホールドする。このホールドされた信号はそのまま減算器１６を経由して比較回路１７に入力する。この比較回路１７では、クロックφ１の立ち上がりでその入力信号Ｖｉｎを比較基準値Ｖｒｅｆと比較し、１ビット目のＡ／Ｄ変換が行われる。そして、そのデータがＭＳＢとしてシフトレジスタ１９に格納される。この結果によりセレクタ１８が切り替わる。
【０００５】
次にスイッチ回路１３において、クロックφ５の立ち上がりにより減算器１６の出力側に現れていた信号Ｖｉｎが乗算器１５で２倍にされてホールドされ、前記スイッチ回路１２でホールドされていた信号に代わって減算器１６に入力する。
また、このときスイッチ回路１４においても、クロックφ５の立ち上がりによりセレクタ１８で選択された信号がホールドされ減算器１６に入力する。そして、次のクロックφ１によって、前回の信号Ｙが「１」のときは前回の比較回路１７への入力信号Ｖｉｎの２倍の信号２ＶｉｎからＦＳが差し引かれた信号が比較回路１７で比較され、「０」とのきは２倍の信号２Ｖｉｎがそのまま比較回路１７で比較され、その比較結果が２ビット目のＡ／Ｄ変換のデータとしてシフトレジスタ１９に格納される。
【０００６】
次も同様な動作が繰り返され、３ビット目のＡ／Ｄ変換のデータがシフトレジスタ１９に格納される。
【０００７】
以上において、クロックφ１とφ５の繰り返し回数Ｘを増すことでＡ／Ｄ変換の精度が高くなり、その繰り返しの回数ＸがＡ／Ｄ変換器の分解能となる。また、入力信号をサンプリングするクロックφ３の立ち上がりから次のクロックφ３の立ち上がりまでの時間がＡ／Ｄ変換器のサンプリング期間Ｓとなる。さらに、最後のビット目のＡ／Ｄ変換からクロックφ３の立ち上がりまでの期間は、何もしないスリープ期間ＳＰとなる。
【０００８】
以上の動作において、ＦＳを上記したようにフルスイング振幅、比較基準値ＶｒｅｆをＦＳ／２とすると、次回に比較回路１７に入力する入力信号Ｖｉｎは、
Ｖｉｎ＝２Ｖｉｎ−Ｙ・ＦＳ　　　　　　　　　　　　　　　　（１）
で表すことができる。この比較基準値Ｖｒｅｆ＝ＦＳ／２は電源電圧Ｖｄｄと接地ＧＮＤとの間を抵抗等で分圧して、例えば「Ｖｄｄ／２」として得ている。
【０００９】
【発明が解決しようとする課題】
ところが、この比較基準値Ｖｒｅｆは、抵抗の値のバラツキ等によって、ＦＳ／２にならない場合に、Ａ／Ｄ変換器の精度が著しく劣化することがある。例えばＶｒｅｆがＦＳ／２からｄだけ高くなったとする。変換過程において、入力電圧Ｖｉｎが、
ＦＳ／２＜Ｖｉｎ＜ＦＳ／２＋ｄ　　　　　　　　　　　　　（２）
となったときには、式（１）で導き出される次の入力信号Ｖｉｎの電圧はＦＳより大きくなってしまい、これ以上Ａ／Ｄ変換を何回繰り返しても精度を良くすることができない。また、ＶｒｅｆがＦＳ／２からｄだけ低くなって、入力電圧Ｖｉｎが、
ＦＳ／２−ｄ＜Ｖｉｎ＜ＦＳ／２　　　　　　　　　　　　　（３）
となった場合には、同様に式（１）で導き出される次の入力信号Ｖｉｎの電圧は、０より小さくなってしまい、これ以上Ａ／Ｄ変換を何回繰り返しても、精度を良くすることができない。
【００１０】
本発明の目的は、上記した比較基準値のバラツキによるＡ／Ｄ変換精度の劣化を低減したＡ／Ｄ変換方法および回路を提供することである。
【００１１】
【課題を解決するための手段】
請求項１にかかる発明は、（１）．入力信号をサンプリングしてホールドし、該ホールドされた信号Ｖｉｎを比較基準値Ｖｒｅｆ１、Ｖｒｅｆ２（Ｖｒｅｆ１＜Ｖｒｅｆ２）と比較し、Ｖｉｎ＜Ｖｒｅｆ１のとき「００」、Ｖｒｅｆ１＜Ｖｉｎ＜Ｖｒｅｆ２のとき「０１」、Ｖｒｅｆ２＜Ｖｉｎのとき「１０」の比較結果を１回目のＡ／Ｄ変換データとして出力してシフトレジスタに格納する、（２）．前記比較対象とされた信号Ｖｉｎを２倍した値をサンプリングしてホールドしたものから、前回における比較結果が「００」のときは０を減算し、「０１」のときはＦＳ／２を減算（ＦＳはＶｉｎのフルスイング振幅）し、「１０」のときはＦＳを減算し、得られた減算結果を前記比較基準値Ｖｒｅｆ１、Ｖｒｅｆ２と比較し、前記した「００」、「０１」、又は「１０」のいずれかの比較結果を次回のＡ／Ｄ変換データとして出力して、その上位ビットを前記シフトレジスタの格納値の最下位ビットに加算して前記シフトレジスタに格納し、その下位ビットを前記シフトレジスタに最下位ビットとして格納する、（３）．（２）の処理を複数回だけ繰り返す、ことを特徴とするＡ／Ｄ変換方法とした。
【００１２】
請求項２にかかる発明は、請求項１に記載のＡ／Ｄ変換方法において、前記Ｖｒｅｆ１は前記ＦＳの中心値からＦＳ／８だけ低い値であり、前記Ｖｒｅｆ２は前記ＦＳの中心値からＦＳ／８だけ高い値であることを特徴とするＡ／Ｄ変換方法とした。
【００１３】
請求項３にかかる発明は、入力する信号をサンプリングしホールドする第１、第２および第３スイッチ回路と、入力信号Ｖｉｎを比較基準値Ｖｒｅｆ１、Ｖｒｅｆ２（Ｖｒｅｆ１＜Ｖｒｅｆ２）と比較し、Ｖｉｎ＜Ｖｒｅｆ１のとき「００」、Ｖｒｅｆ１＜Ｖｉｎ＜Ｖｒｅｆ２のとき「０１」、Ｖｒｅｆ２＜Ｖｉｎのとき「１０」を出力する比較回路と、
該比較回路から出力する前記「００」、「０１」又は「１０」のいずれかの比較結果を格納するシフトレジスタと、前記比較回路から前記「００」が出力するときは０を、「０１」が出力するときは「ＦＳ／２」（ＦＳは信号Ｖｉｎのフルスイング振幅）を、「１０」が出力するときはＦＳを、それぞれ選択して前記第３スイッチ回路に入力させるセレクタと、前記信号Ｖｉｎを２倍して前記第２スイッチ回路に入力させる２倍乗算器と、前記第１スイッチ回路でサンプリングされホールドされた信号を前記比較回路に入力させ、又は前記第２スイッチ回路でサンプリングされホールドされた信号から前記第３スイッチ回路でサンプリングされホールドされた信号を減算して前記比較回路に入力させる減算器とを具備し、前記シフトレジスタには、１回目の変換のときは前記比較結果の２ビットの信号をそのまま格納し、２回目以降の変換のときはその上位ビットを前回までの格納値の最下位ビットに加算し、その下位ビットを最下位ビットとするよう格納する、ことを特徴とするＡ／Ｄ変換回路とした。
【００１４】
請求項４にかかる発明は、請求項３に記載のＡ／Ｄ変換回路において、前記Ｖｒｅｆ１は前記ＦＳの中心値からＦＳ／８だけ低い値であり、前記Ｖｒｅｆ２は前記ＦＳの中心値からＦＳ／８だけ高い値であることを特徴とするＡ／Ｄ変換回路とした。
【００１５】
【発明の実施の形態】
図１（ａ）はその実施形態のサイクリック型のＡ／Ｄ変換器の構成を示すブロック図である。図１（ａ）において、１１はＦＳ／２を中心としてＦＳと０の間（ＦＳはフルスイング振幅）で変化するアナログ信号が入力する信号入力端子、１２はクロックφ３で動作するサンプルホールド回路としての第１スイッチ回路、１３、１４はクロックφ５で動作するサンプルホールド回路としての第２，第３スイッチ回路、１５は２倍乗算器、１６は減算器、２０は信号出力端子である。
【００１６】
２１は比較回路であり、減算器１６の出力信号Ｖｉｎをクロックφ１のタイミングで比較基準値Ｖｒｅｆ１、ＶＲｅｆ２（Ｖｒｅｆ１＜Ｖｒｅｆ２）で比較し、Ｖｉｎ＜Ｖｒｅｆ１のとき「０」、Ｖｒｅｆ１＜Ｖｉｎ＜Ｖｒｅｆ２のとき「１」、Ｖｒｅｆ２＜Ｖｉｎのとき「２」の信号Ｙを出力する。２２はセレクタであり、その信号Ｙ＝「０」のときに０のレベルを、Ｙ＝「１」のときＦＳ／２のレベルを、Ｙ＝「２」のときＦＳのレベルを選択する。２３は比較回路２１の比較結果の信号Ｙを格納するシフトレジスタである。
【００１７】
図１（ｂ）は比較基準値Ｖｒｅｆ１，Ｖｒｅｆ２の説明図である。フルスイング振幅ＦＳは接地電位ＧＮＤと電源電圧Ｖｄｄの電位差よりも小さく、ＦＳ／２はＶｄｄ／２に一致する。比較基準値Ｖｒｅｆ１はＦＳ／２よりもＦＳ／８だけ低いレベルに設定され、比較基準値Ｖｒｅｆ２はＦＳ／２よりもＦＳ／８だけ高いレベルに設定されている。
【００１８】
このＡ／Ｄ変換回路では、図４に示した従来のＡ／Ｄ変換回路と同様に動作し、図５のタイミングチャートで示されるクロックφ１，φ３，φ５を使用することにより、Ａ／Ｄ変換が行われる。そして、そのときの比較回路２１への入力電圧Ｖｉｎは、前記した次の式（１）
Ｖｉｎ＝２Ｖｉｎ−Ｙ・ＦＳ　　　　　　　　　　　　　　　　（１）
によって表される。
【００１９】
また、シフトレジスタ２３に格納されるＡ／Ｄ変換の結果ＹＲは、前回の変換で確定したＡ／Ｄ変換結果をＹＲとすると、
ＹＲ＝ＹＲ×２＋Ｙ　　　　　　　　　　　　　　　　　　（４）
で表される。つまり、Ｙ＝「０」を２ビットの「００」、Ｙ＝「１」を「０１」、Ｙ＝「２」を「１０」と定義すると、その上位（左側）ビットを前回までのＡ／Ｄ変換結果ＹＲの最下位ビットに加算し、その下位（右側）ビットを最下位ビットとすることで、Ａ／Ｄ変換結果が更新される。このようにしてシフトレジスタ２３には、
2004096448.tif 000003
なる加算で変換データが格納される。
【００２０】
さて、１回目のＡ／Ｄ変換において、Ｖｉｎ＜Ｖｒｅｆ１のときＹ＝「０」であるので、シフトレジスタ２３には「００」が格納され、またセレクタ２２では「０」が選択される。
【００２１】
よって、２回目に比較器２１に入力する信号Ｖｉｎは、前回の信号の２倍の２Ｖｉｎに拡大され、これが比較基準値Ｖｒｅｆ１，Ｖｒｅｆ２と比較される。このとき、Ｖｒｅｆ１＜Ｖｉｎ＜Ｖｒｅｆ２であれば、Ｙ＝「１」となり、「０１」がシフトレジスタ２３に格納されるが、上位ビットの「０」が１回目の結果「００」の下位ビット「０」と加算されるので、シフトレジスタ２３の内容は「００１」に更新される。
このときＹ＝「１」であるのでセレクタ２２ではＦＳ／２が選択される。
【００２２】
３回目に比較器２１に入力する信号Ｖｉｎは、２回目の入力信号Ｖｉｎの２倍の２ＶｉｎからＦＳ／２を差し引いた信号に拡大され、これが比較基準値Ｖｒｅｆ１，Ｖｒｅｆ２と比較される。このとき、Ｖｒｅｆ２＜Ｖｉｎであれば、Ｙ＝「２」となり、「１０」がシフトレジスタに格納されるが、上位のビット「１」が２回目の結果「００１」の最下位ビット「１」と加算されて、シフトレジスタ２３の内容は「０１００」に変化する。このときＹ＝「２」であるのでセレクタ２２ではＦＳが選択される。
【００２３】
４回目に比較器２１に入力する信号Ｖｉｎは、３回目の入力信号Ｖｉｎの２倍の２ＶｉｎからＦＳを差し引いた信号に拡大され、これが比較基準値Ｖｒｅｆ１，Ｖｒｅｆ２と比較される。このとき、Ｖｒｅｆ１＜Ｖｉｎ＜Ｖｒｅｆ２であれば、Ｙ＝「１」となり、「０１」がシフトレジスタ２３に格納されるが、上位のビット「０」が３回目の結果「０１００」の下位ビット「０」と加算されて、シフトレジスタ２３の内容は「０１００１」に変化する。このときＹ＝「１」であるのでセレクタ２２ではＦＳ／２が選択される。
【００２４】
以上のように、２回目以降では、比較器２１での比較結果がＶｉｎ＜Ｖｒｅｆ１でＹ＝「０」となるときは、シフトレジスタ２３の前回の最下位ビットをそのままとして、新たな最下位ビットを「０」にする。また、シフトレジスタ２３の前回の値にＹの上位ビットを加算したものが、シフトレジスタ２３の最下位ビットをの除いた上位ビットの値となる。
【００２５】
このようにＹ＝「１」のときは前回のＡ／Ｄ変換の結果を考慮してＡ／Ｄ変換を行うので、比較基準値Ｖｒｅｆ１、Ｖｒｅｆ２の多少のバラツキの影響は受けない。つまり、Ｙ＝「１」の緩衝帯があるので、Ｙ＝「０」であるべきところを誤ってＹ＝「２」と判断してしまうこと、あるいはＹ＝「２」であるべきところを誤ってＹ＝「０」と判断してしまうことはない。ただし、このＶｒｅｆ１とＶｒｅｆ２の差は、これが極端に小さいときはバラツキの影響を従来と同様に受け、また大きすぎると変換精度が低下するので、適正な値にする必要がある。本実施形態では、前記したようにＶｒｅｆ１とＶｒｅｆ２の差をＦＳ／４に設定している。
【００２６】
図２は図１のＡ／Ｄ変換回路の具体的回路図である。図２において、回路３１はスイッチ回路１２に相当し、容量Ｃ１、スイッチＳ１〜Ｓ４を有する。回路３２はスイッチ回路１３に相当し、容量Ｃ２、スイッチＳ５〜Ｓ８を有する。回路３３はオペアンプであり、減算器１６の部分に相当し、トランジスタＱ１〜Ｑ９，スイッチＳ９〜Ｓ１３、容量Ｃ３〜Ｃ５，抵抗Ｒ１等を有する。この回路３３は入出力間に容量Ｃ５が接続され積分器を構成している。この回路３３の容量Ｃ４とＣ３の部分は定倍回路（回路３２とで２倍回路、回路３１とで１倍回路、回路３４とで１／２倍回路）として働く。回路３４はセレクタ２２とスイッチ回路１４の部分に相当し、ゲートＧ１〜Ｇ４、アナログスイッチＡＳ１，ＡＳ２、インバータＩＮＶ１，ＩＮＶ２、スイッチＳ１４〜Ｓ１６，容量Ｃ６等を有する。
比較回路２１はＦＳを３：２：３に分圧するように電源電圧Ｖｄｄを分圧する抵抗Ｒ２〜Ｒ４、比較器ＣＰ１，ＣＰ２、データ保持を行うフリップフロップＦＦ１，ＦＦ２を有する。シフトレジスタ２３は、１ビット加算器付きシフトレジスタ本体ＲＥＧ１とＥＸＯＲゲートＧ５を有する。
【００２７】
以上において、容量Ｃ１はその値がＣ、Ｃ２〜Ｃ４は２Ｃ、Ｃ５はＣ、Ｃ６はＣ／２に設定されている。また、クロックφ１〜φ８、φａは、図３に示すタイミングで発生し、スイッチＳ１〜Ｓ１３は対応するクロックが「１」のときオン、「０」のときオフとなる。なお、スイッチＳ１、Ｓ２，Ｓ６，Ｓ７，Ｓ１１，Ｓ１２，Ｓ１４，Ｓ１５の下側はＶｄｄ／２の電圧が印加している。図１においてはスイッチ回路１２はクロックφ３のみで、スイッチ回路１３，１４はクロックφ５のみで動作すると説明したが、ここではクロックφ３はサンプリングを行いその結果をクロックφ４がホールドする。また、クロックφ５はサンプリングを行いクロックφ６がその結果をホールドする。φａはイネーブル用（リセット用）である。また、ＦＳはＶｄｄ／２に設定している。なお、容量Ｃ６はＶｄｄに対するＦＳの割合で決まり、例えばＦＳがＶｄｄの半分なら上記のようにＣ／２となる。クロックφａはオペアンプのパワーオン回路であるので、常にオンでよい場合には必要ない。
【００２８】
図３の▲１▼において、クロックφ３により入力信号が容量Ｃ１に蓄積され、次に、クロックφ４によりオペアンプに反転して入力する。この間、クロックφ７により容量Ｃ３，Ｃ４が接続されるが、クロックφ４と同じタイミングのクロックφ８により容量Ｃ４の電荷はキャンセルされる。
【００２９】
このオペアンプ３３の出力信号（前記した信号Ｖｉｎ）は比較回路２１の比較器ＣＰ１、ＣＰ２に入力し、クロックφ１でＶｒｅｆ１、Ｖｒｅｆ２と比較される。Ｖｉｎ＜Ｖｒｅｆ１なら比較器ＣＰ１の出力は「０」、比較器ＣＰ２の出力も「０」となり、Ｖｒｅｆ１＜Ｖｉｎ＜Ｖｒｅｆ２なら比較器ＣＰ１の出力は「１」、比較器ＣＰ２の出力は「０」となり、Ｖｒｅｆ２＜Ｖｉｎなら比較器ＣＰ１の出力は「１」、比較器ＣＰ２の出力も「１」となり、それらはクロックφ２でフリップフロップＦＦ１，ＦＦ２に保持され、シフトレジスタ２３に入力する。
【００３０】
シフトレジスタ２３では、前回までのＡ／Ｄ変換でシフトレジスタ本体ＲＥＧ１に格納されている最下位ビットとフリップフロップＦＦ２の出力Ｙ２とを加算した値を上位ビットとし、両フリップフロップＦＦ１，ＦＦ２の出力Ｙ１、Ｙ２のＥＸＯＲをとったゲートＧ５の出力を下位ビットとして、シフトレジスタ本体ＲＥＧ１に入力する。よって、Ｙ１＝「０」、Ｙ２＝「０」ならば「００」が、Ｙ１＝「１」、Ｙ２＝「０」ならば「０１」が、Ｙ１＝「１」、Ｙ２＝「１」ならば「１０」がシフトレジスタ本体ＲＥＧ１に入力する。
【００３１】
図３の▲２▼において、クロックφ５により反転オペアンプ３３の出力信号を容量Ｃ２に蓄積し、クロックφ６により反転アンプ３３の定倍回路の素子とで２倍して、その信号を反転して反転オペアンプ３３に入力する。
【００３２】
一方、クロックφ５により回路３４のゲートＧ１，Ｇ２が開いているとき、比較回路２１の出力Ｙ１，Ｙ２が「０」，「０」のときは、ゲートＧ１の出力が「０」、ゲートＧ２の出力が「１」となって、アナログスイッチＡＳ１がオフ、ＡＳ２がオンとなり、アナログスイッチＡＳ２から電源電圧Ｖｄｄが出力し、容量Ｃ６に所定の電荷が蓄積される。また、出力Ｙ１，Ｙ２が「１」，「１」のときは、ゲートＧ１の出力が「１」、ゲートＧ２の出力が「０」となって、アナログスイッチＡＳ１がオン、ＡＳ２がオフとなり、アナログスイッチＡＳ１から接地電圧が出力し、容量Ｃ６に所定の電荷が蓄積される。さらに、信号Ｙ１，Ｙ２が「１」，「０」のときは、ゲートＧ１の出力が「０」、ゲートＧ２の出力が「１」となって、アナログスイッチＡＳ１、ＡＳ２がともにオフとなる。
【００３３】
そして、この後にクロックφ６により、スイッチＳ１４がオンする。また、このときゲートＧ４はクロックφ６によってゲートを開き、前記した信号Ｙ１，Ｙ２が「１」，「０」のときは、ゲートＧ３の出力が「１」であるので、ゲートＧ４の出力であるクロックφ６’を「０」とするが、それ以外ではクロックφ６’を「１」にする。
【００３４】
したがって、クロックφ６が「１」のとき、回路３４からは、オペアンプ３３に対して、信号Ｙ１，Ｙ２が「１」，「１」のときはＶｄｄの電圧が出力し、「０」，「０」のときは０Ｖの電圧が出力し、「０」，「１」のときはハイインピーダンスとなる。
【００３５】
以上から、回路３２，３４，および反転オペアンプ３３によって、信号Ｙ１，Ｙ２が「１」，「１」のとき（Ｙ＝「２」）は「２Ｖｉｎ−ＦＳ」が、「０」，「０」のとき（Ｙ＝「０」）は「２Ｖｉｎ」が、「１」，「０」のとき（Ｙ＝「１」）は「２Ｖｉｎ−ＦＳ／２」が演算され、比較回路２１に出力する。
【００３６】
これによって比較回路２１での比較結果が信号Ｙ１，Ｙ２に得られると、再度▲２▼の処理が行われ、ここではこれが合計で４回行われる。このときシフトレジスタ２３には、信号Ｙ１が下位ビット、信号Ｙ２が上位ビットとして入力するが、２回目以降では信号Ｙ２は１回前のＡ／Ｄ変換時の下位ビットにゲートＧ５で加算処理されて上位ビットとして入力する。図３の▲３▼は図５のＳＰに相当するスリープ期間である。また、▲４▼はクロックφａが「０」の期間であり、リセット期間である。以上で、１個の信号が入力した際のＡ／Ｄ変換が完了する。
【００３７】
【発明の効果】
以上から本発明によれば、比較器に２個の比較基準値を設定し、その両比較基準値の間が検出された際は、前回の検出結果を考慮して変換を行うので、それらの比較基準値に多少のバラツキがあっても、その影響を緩和することができる。
【図面の簡単な説明】
【図１】（１）は実施形態のサイクリック型Ａ／Ｄ変換回路のブロック図、（ｂ）は比較基準値の説明図である。
【図２】図１（ａ）のＡ／Ｄ変換回路の具体的回路図である。
【図３】図２のＡ／Ｄ変換回路の動作のタイミングチャートである。
【図４】従来のサイクリック型Ａ／Ｄ変換回路のブロック図である。
【図５】図４のＡ／Ｄ変換回路の動作のタイミングチャートである。
【符号の説明】
１１：信号入力端子、１２：第１スイッチ回路、１３：第２スイッチ回路、１４：第３スイッチ回路、１５：２倍乗算器、１６：減算器、１７：比較回路、１８：セレクタ、１９：シフトレジスタ、２０：信号出力端子
２１：比較回路、２２：セレクタ、２３：シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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