【事件の表示】
　昭和６３年特許願第２７４３４２号「開発支援特徴を具えるデータプロセツサ」拒絶査定に対する審判事件（平成１年６月２６日出願公開、特開平１−１６１４４８）について、次のとおり審決する。
【結論】
　本件審判の請求は、成り立たない。
【理由】
（手続の経緯、本件発明）
　本願は、昭和６３年１０月２９日の出願であって、その請求項１及び２に係るそれぞれの発明は、平成８年３月１２日付け、平成９年８月１８日付けの各手続補正書により補正された明細書、図面の記載からみて、その特許請求の範囲に記載された次の事項により特定されるとおりのものである。
「１．データプロセッサであって、複数の命令を順次的に実行する実行手段（５２、５３、５４）であり、第１グループの命令が実行される第１のモードと第２グループの命令が実行される第２のモードとを有する実行手段、前記複数の命令を前記実行手段へと供給するための通信手段（５１、５０、５５）であり、前記第１グループの命令を供給するマスターモードと前記第２グループの命令を供給するスレーブモードとで動作し、第１の複数ピン（シリアルＩ／Ｏピン）と第２の複数ピン（外部バスピン）とに結合され、第２グループの命令を供給する際に第１の複数ピンを使用し、第１グループの命令を供給する際に第２の複数ピンの各々を使用しないか或は支援機能開発のためにのみ使用する、通信手段、および第１動作モード・第２動作モード間で切換えを行うモードスイッチ手段（５０、５５、Ｂｋｐｔ入力）であり、前記実行手段が前記第１グループの命令を実行する際に前記通信手段が前記スレーブモードで動作することを阻止する、モードスイッチ手段、から成るデータプロセッサ。」（以下、本件第１発明という。）
「２．中央処理装置（１１）から成る集積回路データプロセッサであって、該中央処理装置が、ｉ）アドレスを記憶するためのプログラムカウンター手段（ＰＣ−Ｆｉｇ．２）、ｉｉ）第１の動作モードにある際に第１の複数命令を実行し、第２の動作モードにある際に第２の複数命令を実行し、命令プリフェッチ要求を供給し、命令の実行順序を決定し、当該順序に従って前記プログラムカウンター手段内にアドレスを記憶する、実行手段（５２、５３、５４）、およびｉｉｉ）前記中央処理装置をバス（１２）に結合するバスコントローラ手段（５０）であり、前記実行手段からの命令プリフェッチ要求の一つに応答してバスマスターとして前記バスを動作させ、前記プログラムカウンター手段内に記憶されたアドレスにより特定されるメモリ（１４）内の位置から前記第１の複数の命令の一つを得る、バスコントローラ手段、から構成され、前記集積回路データプロセッサがさらに、前記バスに結合され、前記第１の動作モードにある際に当該データプロセッサが実行可能な所定の複数の機能を実行するために前記中央処理装置の制御下にある、複数のリソース（１３、１４、１５、１６）、および前記実行手段に結合され、外部シリアルバスマスターの制御下で前記第２の複数命令の一つを前記実行手段へと供給するシリアル通信バス手段（５５）であり、前記第１の動作モードにある際にシリアル通信のためには動作しない、シリアル通信バス手段、から成り、以て前記実行手段（５２、５３、５４）が、第２の動作モードにある際に命令プリフェッチ要求の供給を中止し、第２の動作モードにある際に命令の実行順序の決定を中止し、第２の動作モードにある際に前記順序に従って前記プログラムカウンター手段（ＰＣ）内へのアドレスの記憶を中止し、かつ前記複数のリソース（１３、１４、１５、１６）が、前記第２の動作モードにある際に前記所定の複数の機能を実行することが可能である、ことを特徴とする集積回路データプロセッサ。」（以下、本件第２発明という。）
　なお、請求項１及び２中の「：」、「；」との記載は、記載不明りょうであるので、「：」、「；」を「、」に代えて上記のように認定した。
（引用文献）
　これに対し、原査定の拒絶の理由に引用した特開昭５９−１４６３５２号公報（以下、刊行物という。）には、シングル・チップ・マイクロコンピュータ方式に関する発明が記載されており、「第１図は、本第１発明の方式を適用したシングル・チップ・マイクロコンピュータの一実施例の構成を示すブロック図である。３値デコーダ（ＲＥＳ）１は、リセット端子４に加えられた″＋″、″０″″−″のレベルにより、内部リセット信号（ＲＥＳ）２及びモード切り換え信号３を以下の様に制御する。つまり、リセット端子４に加えられたレベルが″０″のときには、リセット信号２を活性化し、モード切り換え信号３としては、通常モードを指定する信号を出力する。また、″＋″のときは、リセット信号２を不活性化し、モード切り換え信号３に通常モードを指定する信号を出力する。さらに、リセット端子４に″−″のレベルが入力された場合は、リセット端子２が不活性化し、モード切り換え信号３にデバック・モードを指定する信号を出力する。モード切り換え信号３が通常モードのときは、発振器５内の選択回路（ＭＵＸ）６は内部の増幅器８の出力を外部端子（ＸＯ）７に接続する。この状態で外部端子７と外部端子（ＸＩ）９間に共振回路、たとえば、水晶発振子等を接続するとその共振周波数で発振し、その発振出力は内部クロック（ＣＫ）１０として、内部回路の同期用信号として供給される。また、モード切り換え信号３がデバック・モードのときは、選択回路６は外部端子７を増幅器８の出力から切りはなし、マスター／スレーブ切り換え信号１１に接続する。この状態においては外部端子９に加えられたクロック信号がそのまま内部クロック１０として使用され、また、外部端子７に低レベルが入力されると、マスター／スレーブ切り換え信号１１はマスターを、また、高レベルが入力されるとスレーブを指定する。まず、モード切り換え信号３が通常モードを指定している場合（このモードを「通常モード」という。）の各ブロック動作を説明する。命令デコーダ（ＩＮＳＴ・ＤＥＣ）１２は、ＲＯＭ１３から選択回路（ＭＵＸ）２０を介して出力される命令をデコードして、その命令の実行に必要な内部ブロックに動作信号を出力する。マイクロコンピュータの外部端子ＰＡ１４，ＰＢ１５，ＰＣ１６，ＰＤ１７は、プログラム・コントローラＰＡＣ２１，ＰＢＣ２２，ＰＣＣ２３，ＰＤＣ２４と共に、いわゆる「入出力ポート」として動作する。ＡＬＵ１９の演算結果等のデータは内部データ・バス１８を介して内部の機能ブロック間でやりとりされる。この内部状態では、現在あるシングル・チップ・マイクロコンピュータとその動作は基本的には同一である。次に、モード切り換え信号３がデバック・モードを指定し、マスター／スレーブ切り換え信号１１がマスターを指定している場合（このモードを「マスター・モード」という。）の動作について説明する。このモードにおいては外部端子ＰＣ１６は命令入力用端子として使用され、そこから入力された命令が命令デコーダ１２によってデコードされる。また、外部端子ＰＡ１４は外部データ・バスとして使用され、たとえば、外部端子ＰＣ１６より入力される命令が外部端子ＰＣ１６にＲＡＭ２０のデータを出力することを指示している場合には、ＲＡＭ２０のデータは、ＰＣ１６には出力されず、データ・バス１８を介して、ＰＡ１４に出力される。つまりここで、本来の入出力ポートとして使用されていないＰＣ１６とＰＡ１４に対して操作命令が実行された場合、このモードでは、その操作すべきデータは、すべて、ＰＡ１４に出力またはＰＡ１４から入力される。次に、モード切り換え信号３がデバック・モードを指定し、マスター／スレーブ切り換え信号１１がスレーブを指定している場合このモードを「スレーブ・モード」という。）について説明する。このモードにおいては、命令は外部端子ＰＤ１７から入力され、外部データ・バスとして外部端子ＰＢ１５が割り当てられる。このモードにおいては、ＡＬＵ１９及びＲＡＭ２０は、データ・バス１８にデータを入出力する事を禁止される。このモードでは、ＰＡ１４またはＰＣ１６の操作命令がＰＤ１７より入力されたときのみ、命令デコーダ１２から制御信号が出力される。たとえば、ＰＡ１４からデータを入力する命令がＰＤ１７より入力されると、命令デコーダ１２は、ＰＡ１４から入力したデータをＰＢ１５へ出力し、また、ＰＡ１４への出力命令が入力されると、ＰＢ１５から入力したデータがＰＡ１４へ出力される。この一連の動作は、ＰＣ１６に対する操作命令のときも同様に行われる。」（第４頁右上欄第１９行〜第５頁左下欄第１行）、「第３図に示した応用例の具体的動作を説明する。リセット制御回路３２に″０″レベルが入力されると、シングル・チップ・マイクロコンピュータ３０及び３１，外部発振器３３，外部命令デコーダ３４，外部プログラム・カウンタ３５は初期化（イニシャライズ）される。次に、リセット制御回路３２の入力が″０″から″＋″レベルに変化すると、リセット制御回路３２は、その出力４’を外部発振器３３からの外部クロック９’に同期して″０″から″−″レベルに変化させる。この時シングル・チップ・マイクロコンピュータ３０及び３１はデバック・モードに入るが、シングル・チップ・マイクロコンピュータ３０の外部端子７は低レベルに固定してあるためマスター・モードとなる。一方、シングル・チップ・マイクロコンピュータ３１の外部端子７は高レベルに固定されているため、これはスレーブ・モードになる。また、この時、シングル・チップ・マイクロコンピュータ３０及び３１の内部状態は外部クロック９’により同期がとられる。外部プログラム・カウンタ３５は、外部クロック９’に同期して、その値を１づつ増やし、プログラム・メモリ（ＰＲＯＧ．ＭＥＭ）３６は、外部プログラムカウンタ３５で指定される番地の内容を外部命令デコーダ３４，シングル・チップ・マイクロコンピュータ３０の外部端子ＰＣ、同３１の外部端子ＰＤに入力する。その命令が、ＰＣにデータを出力する命令の場合は、第１図の説明からも明らかな様に、マイクロコンピュータ３０のＰＡから出力されたデータがマイクロコンピュータ３１のＰＢを介して、マイクロコンピュータ３１のＰＣに出力される。また、その命令がＰＣからデータを入力する場合は、マイクロコンピュータ３１のＰＣに入力されたデータが、同３１のＰＢを介して、マイクロコンピュータ３０のＰＡに入力され、命令で指定されたＲＡＭ等に格納される。外部命令デコーダ３４は、もし、プログラムカウンタ操作命令（たとえば分岐命令）がプログラム・メモリ３６から出力されたのを検出して、分岐すべき番地を外部プログラム・カウンタ３５へロードするために使用される。」（第５頁右下欄第４行〜第６頁右上欄第５行）、「（発明の効果）以上詳細に説明した通り、本発明の方式によれば、前述の構成をとることにより、目的とするシングル・チップ・マイクロコンピュータを使用して、プログラムの開発等を行うことができ、従来の評価チップを使用する場合に較べ、はるかに柔軟にシングル・チップ・マイクロコンピュータの仕様が決定できるほか、プログラムの開発時だけに必要な外部端子を非常に少なくでき、シングル・チップ・マイクロコンピュータとして使用する場合に、外部端子の利用の端子効率がきわめて高いところのシングル・チップ・マイクロコンピュータが得られる。」（第８頁右上欄第１７行〜左下欄第９行）と説明されている。
（対比・判断）
　そこで、本件第１発明と上記刊行物記載の発明とを対比すると、
（ａ）上記刊行物記載の発明は、デバック機構を備えたシングル・チップ・マイクロコンピュータに係るものであって、本件第１発明のデータプロセッサと技術分野において一致する、
（ｂ）上記刊行物記載の発明において、ＲＯＭ１３から読み出された命令及び外部端子より入力された命令は命令デコーダによりデコードされ、そのデコード信号がＡＬＵ等の命令の実行に必要な内部ブロックに供給されて命令が順次実行されるようになっているところ、これらの構成は、本件第１発明における、複数の命令を順次的に実行する実行手段であり、第１グループの命令が実行される第１のモードと第２グループの命令が実行される第２のモードとを有する実行手段、に相当する、
（ｃ）上記刊行物記載の発明において、入出力ポート（外部端子ＰＡ１４，ＰＢ１５，ＰＣ１６，ＰＤ１７及びプログラム・コントローラＰＡＣ２１，ＰＢＣ２２，ＰＣＣ２３，ＰＤＣ２４。第４頁右下欄第１８行〜第５頁左上欄第１行参照。）は、デバック・モードが指定されている場合には、入出力ポートの外部端子ＰＣ及びＰＤに入力された外部からの命令を選択回路（ＭＵＸ）２０に出力し、選択回路（ＭＵＸ）２０は、指定されたデバック・モードの指定に応じて、当該命令を選択して命令デコーダに供給するよう動作し、また、ＲＯＭ１３から読み出された命令も選択回路（ＭＵＸ）２０に出力され、選択回路（ＭＵＸ）２０は、通常モードの指定に応じて、当該命令を選択して命令デコーダに供給するよう動作しているところ、入出力ポート及選択回路は、命令を命令デコーダに供給する手段であるから、これらの構成は、本件第１発明における、複数の命令を実行手段へと供給するための通信手段に相当する。
　また、本件第１発明の通信手段は、「前記第１グループの命令を供給するマスターモードと前記第２グループの命令を供給するスレーブモードとで動作し、」とするものであって、マスターモードは、第１グループの命令を供給するモードであり、スレーブモードは、第２の命令を供給するモードであるところ、上記刊行物記載の発明の入出力ポート及び選択回路は、ＲＯＭ１３から読み出した命令を命令デコーダに供給するよう選択動作し、また、外部からの命令を命令デコーダに供給するよう選択動作しているから、入出力ポート及び選択回路のこれらの動作は、本件第１発明の通信手段が「前記第１グループの命令を供給するマスターモードと前記第２グループの命令を供給するスレーブモードとで動作し、」とする点に相当する、
（ｄ）上記刊行物記載の発明において、通常モードとデバック・モードのいずれかのモードを指定するモード切り換え信号が３値デコーダ（ＲＥＳ）より選択回路（ＭＵＸ）２０に出力され、通常モードが指定された場合には、ＲＯＭ１３からの命令出力を選択し、当該選択された命令は命令デコーダによってデコードされて命令の実行に必要な内部ブロックに動作信号を出力し、その一方で、入出力ポートを介して入力する命令は選択しないようにしており、これら構成は、本件第１発明における、第１動作モード・第２動作モード間で切換えを行うモードスイッチ手段であり、実行手段が第１グループの命令を実行する際に通信手段がスレーブモードで動作することを阻止する、モードスイッチ手段に相当する。
　したがって、本件第１発明と上記刊行物記載の発明とは、次の点で相違し、その余では一致する。
　本件第１発明において、通信手段は、第１の複数ピン（シリアルＩ／Ｏピン）と第２の複数ピン（外部バスピン）とに結合され、第２グループの命令を供給する際に第１の複数ピンを使用し、第１グループの命令を供給する際に第２の複数ピンの各々を使用しないか或は支援機能開発のためにのみ使用するとしているのに対し、上記刊行物記載の発明の入出力ポートは、通常モードにおいては、外部バスとの入出力に用いられ、デバッグモードにおいて、入出力ポートの外部端子ＰＣ及びＰＤを介して外部から命令を入力するよう動作している点。
　そこで上記相違点について検討するに、上記刊行物には、「このように、現在行われている評価チップによるシングル・チップ・マイクロコンピュータのプログラム開発は、技術の進歩に対して、柔軟性に欠けるという欠点がある。この欠点をなくするために、次の様なシングル・チップ・マイクロコンピュータが考案されている。すなわち、命令を外部から入力するための命令入力端子と、命令を外部から入力するか、または、内部のＲＯＭの出力を使用するかを指定する端子をその目的のためだけに備えたものである。この方法によれば、プログラムを評価する評価用チップと、目的とするシングル・チップ・マイクロコンピュータは同一であるので、前述の評価用チップの様な柔軟性の問題は解決される。しかし、上記の追加された端子は「シングル・チップ・マイクロコンピュータ」として使用する場合は不要なものであるため、プログラムの開発が終了し、実際の装置に組み込まれた時点では、ほとんどの場合無駄にパッケージの端子を用いているにすぎないため、パッケージの端子制限のきびしいシングル・チップ・マイクロコンピュータにとって、パッケージの端子を利用する端子効率が悪いという別の問題がある。」（第３頁左上欄第１７行〜右上欄第１９行）と記載され、命令を外部から入力するための命令入力端子を追加の端子として設けることについて示唆されており、さらに、「なお、第１図及び第４図で示した実施例では、デバック・モードにおいては命令はすべて並列に外部よりマイクロコンピュータに入力する様にしているが、これは必ずしも並列である必要はなく、シングル・チップ・マイクロコンピュータの外部端子数が少ない場合等には、直列に入力しても何らさしつかえない。また、それらの実施例で、通常モードとデバッグモードの切り換えにリセット端子を、また、外部からの命令入力及びマスターとスレーブのデータ交換用の端子としてポートを使用したが、他の端子を使用しても同等の効果が得られる。」（第８頁左上欄第５〜１６行）と記載され、外部端子から直列に命令を入力することについても示唆されている。さらに、「プログラムの開発を行う場合は、マイクロコンピュータの内部の状態（たとえば、参照されたメモリの内容等）をモニタしながら行う方が効率がよいが、本発明によるシングル・チップ・マイクロコンピュータ方式のデバック・モードを使用して、プログラムを開発する場合は、マスター及びスレーブのデータ変換用に外部に出力されているデータ・バス（第１図の実施例でマスター・モードのときはＰＡ１４、またスレーブ・モードのときはＰＡ１５に相当する）をモニタする事によって、上記の目的を達成できる事は言うまでもない。」（第８頁右上欄第４〜１６行）と記載され、デバック・モードにおいて、マイクロコンピュータの内部の状態（たとえば、参照されたメモリの内容等）をモニタする事についても言及されている。したがって、上記刊行物記載の発明において、本件第１発明の第１の複数ピン（シリアルＩ／Ｏピン）に相当する、外部から命令を直列に入力し、あるいは外部に内部状態を出力するような追加の端子を設け、本件第１発明のように、通信手段は、第１の複数ピン（シリアルＩ／Ｏピン）と第２の複数ピン（外部バスピン）とに結合されるとすることは、当業者が容易になし得ることにすぎない。
　また、上記刊行物記載の発明の入出力ポートは、デバック・モードにおいては、入出力ポートの外部端子ＰＣ及びＰＤを介して外部から命令を入力するよう動作するものの、通常モードにおいては、外部バスとの入出力に用いられるに留まり、また、通常モードにおいて実行される命令は、ＲＯＭ１３から選択回路（ＭＵＸ）２０を介して命令デコーダに供給されるようになっていることからすると、上記のように追加の端子を設ける場合にあっては、デバック・モードにおいて、上記追加の端子から命令を入力し、あるいは内部状態をモニタするようにすることは当業者が適宜なし得ることにすぎず、そして、通常モードにおいて実行される命令は、ＲＯＭ１３から選択回路（ＭＵＸ）２０を介して命令デコーダに供給されるようになっており、外部端子ＰＡ１４，ＰＢ１５，ＰＣ１６，ＰＤ１７の各々を使用しないようになっていることからすると、本件第１発明において、通信手段が、第２グループの命令を供給する際に第１の複数ピンを使用し、第１グループの命令を供給する際に第２の複数ピンの各々を使用しないか或は支援機能開発のためにのみ使用するとすることは、当業者が適宜なし得ることにすぎない。
（むすび）
　以上のとおりであるから、本件第１発明は上記刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであって、特許法第２９条第２項の規定により特許を受けることができないものであるから、その他検討するもでもなく、本件の特許出願は特許法第４９条の規定により拒絶すべきものである。
　よって、結論のとおり審決する。