(57)【要約】【課題】面積を縮小し、かつ高速動作をするデータ選択回路および電子機器を提供することを課題とする。【解決手段】データ選択回路は、入力データ信号をセレクタ信号により選択して出力するデータ選択回路において、直列接続された複数のＭＯＳトランジスタＮＴ１，ＮＴ０のオンまたはオフの動作のみでセレクタ信号Ｓｅｌｉｎにより選択された入力データを遷移させるセレクタ部１２と、セレクタ部１２の複数のＭＯＳトランジスタＮＴ１，ＮＴ０の各ゲートに入力データ信号Ｄａｔａｉｎを加えるデータ入力部と、セレクタ部１２の複数のＭＯＳトランジスタＮＴ１，ＮＴ０の各ドレインにプリチャージ信号ＣＫｂを供給するプリチャージ部とを備えた。【選択図】  図１
2004215114.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号をセレクタ信号により選択して出力するデータ選択回路において、
直列接続された複数のＭＯＳトランジスタのオンまたはオフの動作のみでセレクタ信号により選択された入力データを遷移させるセレクタ部と、
上記セレクタ部の複数のＭＯＳトランジスタの各ゲートに入力データ信号を加えるデータ入力部と、
上記セレクタ部の複数のＭＯＳトランジスタの各ドレインにプリチャージ信号を供給するプリチャージ部と、
を備えたことを特徴とするデータ選択回路。
【請求項２】
請求項１記載のデータ選択回路において、
上記セレクタ部を複数結線しワイヤードＯＲ化することを特徴とするデータ選択回路。
【請求項３】
請求項２記載のデータ選択回路において、
ワイヤードＯＲ化した複数の上記セレクタ部を用いてクロスバスイッチを構成することを特徴とするデータ選択回路。
【請求項４】
入力データ信号をセレクタ信号により選択して出力するデータ選択回路において、
直列接続された複数のＭＯＳトランジスタのオンまたはオフの動作のみでセレクタ信号により選択された入力データを遷移させるセレクタ部と、
上記セレクタ部の複数のＭＯＳトランジスタの各ゲートに入力データ信号を加えるデータ入力部と、
入力データ信号およびセレクト信号の変化によりプリチャージ信号を生成し、上記セレクタ部の複数のＭＯＳトランジスタの各ドレインにプリチャージ信号を供給するプリチャージ部と、
を備えたことを特徴とするデータ選択回路。
【請求項５】
請求項４記載のデータ選択回路において、
上記セレクタ部を複数結線しワイヤードＯＲ化することを特徴とするデータ選択回路。
【請求項６】
請求項５記載のデータ選択回路において、
ワイヤードＯＲ化した複数の上記セレクタ部を用いてクロスバスイッチを構成することを特徴とするデータ選択回路。
【請求項７】
入力データ信号をセレクタ信号により選択して出力するデータ選択回路を用いて出力されたデータに信号処理を施す電子機器において、
直列接続された複数のＭＯＳトランジスタのオンまたはオフの動作のみでセレクタ信号により選択された入力データを遷移させるセレクタ部と、
上記セレクタ部の複数のＭＯＳトランジスタの各ゲートに入力データ信号を加えるデータ入力部と、
上記セレクタ部の複数のＭＯＳトランジスタの各ドレインにプリチャージ信号を供給するプリチャージ部と、
を有するデータ選択回路を備え、出力されたデータに信号処理を施すことを特徴とする電子機器。
【請求項８】
請求項７記載の電子機器において、
上記セレクタ部を複数結線しワイヤードＯＲ化することを特徴とする電子機器。
【請求項９】
請求項８記載の電子機器において、
ワイヤードＯＲ化した複数の上記セレクタ部を用いてクロスバスイッチを構成することを特徴とする電子機器。
【請求項１０】
入力データ信号をセレクタ信号により選択して出力するデータ選択回路を用いて出力されたデータに信号処理を施す電子機器において、
直列接続された複数のＭＯＳトランジスタのオンまたはオフの動作のみでセレクタ信号により選択された入力データを遷移させるセレクタ部と、
上記セレクタ部の複数のＭＯＳトランジスタの各ゲートに入力データ信号を加えるデータ入力部と、
入力データ信号およびセレクト信号の変化によりプリチャージ信号を生成し、上記セレクタ部の複数のＭＯＳトランジスタの各ドレインにプリチャージ信号を供給するプリチャージ部と、
を有するデータ選択回路を備え、出力されたデータに信号処理を施すことを特徴とする電子機器。
【請求項１１】
請求項１０記載の電子機器において、
上記セレクタ部を複数結線しワイヤードＯＲ化することを特徴とする電子機器。
【請求項１２】
請求項１１記載の電子機器において、
ワイヤードＯＲ化した複数の上記セレクタ部を用いてクロスバスイッチを構成することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、入力データの選択を行うデータ選択回路および電子機器に関するものである。
【０００２】
【従来の技術】
最近のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）はＧＨｚレベルの高速動作を要求されると同時に、システムＬＳＩ化により複数の機能モジュールを必要に応じての組替えや、必要とするデータの入れ替えをも要求されるようになってきている。この場合に必要となるのが、多入力のセレクタであり、このセレクタを多数用いて構成されるクロスバ・スイッチ（Ｘ−ｂａｒ）回路である。
【０００３】
図１３および図１４に従来の多入力データ選択回路の例を、これらの回路を用いたクロスバ・スイッチ（Ｘ−ｂａｒ）の構成を図１５および図１６に示す。
【０００４】
【特許文献１】
特開平１０−２６１９４３号公報
【０００５】
【発明が解決しようとする課題】
しかし、上述した従来の多入力セレクタには面積や速度の問題があるという不都合があった。
【０００６】
図１３において、論理合成などの手法で多入力セレクタを構成した場合、２入力のマルチプレクス（Ｍｕｘ）回路Ｍｍ−１、Ｍｍ−１−ｘ、Ｍｘ、・・・Ｍｍ−２、Ｍｍ−２−ｙ、Ｍｙ、・・・Ｍ１、Ｍ１−０、Ｍ０を多用した回路となり、図中のセレクタ１３２では単体での面積が大きい上、図１５、１６の様にクロスバ・スイッチ（Ｘ−ｂａｒ）を構成した場合、入力データの数（Ｋ）、入出力データのビット幅（Ｎｂｉｔ）、出力データの数（Ｌ）より、入力セレクタ１５２−Ｌ−１、１５２−Ｌ−２、・・・１５２−１、１５２−０、１６２−Ｌ−１、１６２−Ｌ−２、・・・１６２−１、１６２−０がＮ×Ｌ個必要となり、面積コストが莫大となる。
【０００７】
また速度面において、図１５のように速度を満たすためにフリップフロップＦＳＬ−１、ＦＳＬ−２、・・・ＦＳ１、ＦＳ０でパイプ化した同期型クロスバ・スイッチ（Ｘ−ｂａｒ）回路にしたとしても、ＧＨｚレベルの速度を達成するのは大変困難である。
【０００８】
次に図１４において、セレクタ１４２全体をワイヤードＯＲ回路で構成した場合、面積的には図１３より軽減されるが、最終出力インバータＩＮＶの入力Ｏｂでの負荷が大変大きくなり、図中のセレクタ回路１４２のままでは速度を満たすことが困難である。
【０００９】
以上より、従来の方法では小面積でＧＨｚレベルの高速動作可能な多入力セレクタとそれを用いたクロスバ・スイッチ（Ｘ−ｂａｒ）回路を実現することは困難である。
【００１０】
また、特許文献１には、プリチャージの技術を用いた遅延回路が示されている。このようにＤＲＡＭ（Ｄｉｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で一般に用いられるプリチャージの技術を他に応用したものは少数存在するものの、本願のようにプリチャージをデータ選択回路に応用したものはなかった。かつ、プリチャージ回路と直列ＮＭＯＳ（Ｎｃｈ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとの組み合わせによりデータ選択回路を構成するものはなかった。
【００１１】
そこで、本発明は、かかる点に鑑みてなされたものであり、面積を縮小し、かつ高速動作をするデータ選択回路および電子機器を提供することを課題とする。
【００１２】
【課題を解決するための手段】
本発明のデータ選択回路は、直列接続された複数のＭＯＳトランジスタのオンまたはオフの動作のみでセレクタ信号により選択された入力データを遷移させるセレクタ部と、セレクタ部の複数のＭＯＳトランジスタの各ゲートに入力データ信号を加えるデータ入力部と、セレクタ部の複数のＭＯＳトランジスタの各ドレインにプリチャージ信号を供給するプリチャージ部とを備えたものである。
【００１３】
従って本発明によれば、以下の作用をする。
直列接続された複数のＭＯＳトランジスタの各ゲートに入力信号を加え、そのドレインにプリチャージ部を接続することにより、プリチャージ部を用い、ＭＯＳトランジスタによるＯＮ／  ＯＦＦのみでデータを遷移させることで、小面積で高速動作を実現する同期型多入力セレクタを構成することができ、およびセレクタ部を複数結線しワイアードＯＲしたクロスバスイッチ（Ｘ−ｂａｒ）回路を構成できる。これにより、小面積・多入力・高速動作可能なスイッチを実現することができる。
【００１４】
また、本発明のデータ選択回路は、直列接続された複数のＭＯＳトランジスタのオンまたはオフの動作のみでセレクタ信号により選択された入力データを遷移させるセレクタ部と、セレクタ部の複数のＭＯＳトランジスタの各ゲートに入力データ信号を加えるデータ入力部と、入力データ信号およびセレクト信号の変化によりプリチャージ信号を生成し、セレクタ部の複数のＭＯＳトランジスタの各ドレインにプリチャージ信号を供給するプリチャージ部とを備えたものである。
【００１５】
従って本発明によれば、以下の作用をする。
直列接続された複数のＭＯＳトランジスタの各ゲートに入力信号を加え、そのドレインにプリチャージ部を接続することにより、入力データ信号およびセレクト信号の変化によりプリチャージ信号を生成するプリチャージ部を用い、ＭＯＳトランジスタによるＯＮ／  ＯＦＦのみでデータを遷移させることで、小面積で高速動作を実現する非同期型多入力セレクタを構成することができ、およびセレクタ部を複数結線しワイアードＯＲしたクロスバスイッチ（Ｘ−ｂａｒ）回路を構成できる。これにより、小面積・多入力・高速動作可能なスイッチを実現することができる。
【００１６】
また、本発明の電子機器は、直列接続された複数のＭＯＳトランジスタのオンまたはオフの動作のみでセレクタ信号により選択された入力データを遷移させるセレクタ部と、セレクタ部の複数のＭＯＳトランジスタの各ゲートに入力データ信号を加えるデータ入力部と、セレクタ部の複数のＭＯＳトランジスタの各ドレインにプリチャージ信号を供給するプリチャージ部と、を有するデータ選択回路を備え、出力されたデータに信号処理を施すものである。
【００１７】
従って本発明によれば、以下の作用をする。
直列接続された複数のＭＯＳトランジスタの各ゲートに入力信号を加え、そのドレインにプリチャージ部を接続することにより、プリチャージ部を用い、ＭＯＳトランジスタによるＯＮ／  ＯＦＦのみでデータを遷移させることで、小面積で高速動作を実現する同期型多入力セレクタを用いた電子機器を構成することができ、およびセレクタ部を複数結線しワイアードＯＲしたクロスバスイッチ（Ｘ−ｂａｒ）回路を構成できる。これにより、小面積・多入力・高速動作可能なスイッチを用いた電子機器を実現することができる。
【００１８】
また、本発明の電子機器は、直列接続された複数のＭＯＳトランジスタのオンまたはオフの動作のみでセレクタ信号により選択された入力データを遷移させるセレクタ部と、セレクタ部の複数のＭＯＳトランジスタの各ゲートに入力データ信号を加えるデータ入力部と、入力データ信号およびセレクト信号の変化によりプリチャージ信号を生成し、セレクタ部の複数のＭＯＳトランジスタの各ドレインにプリチャージ信号を供給するプリチャージ部と、を有するデータ選択回路を備え、出力されたデータに信号処理を施すものである。
【００１９】
従って本発明によれば、以下の作用をする。
直列接続された複数のＭＯＳトランジスタの各ゲートに入力信号を加え、そのドレインにプリチャージ部を接続することにより、入力データ信号およびセレクト信号の変化によりプリチャージ信号を生成するプリチャージ部を用い、ＭＯＳトランジスタによるＯＮ／  ＯＦＦのみでデータを遷移させることで、小面積で高速動作を実現する非同期型多入力セレクタを用いた電子機器を構成することができ、およびセレクタ部を複数結線しワイアードＯＲしたクロスバスイッチ（Ｘ−ｂａｒ）回路を構成できる。これにより、小面積・多入力・高速動作可能なスイッチを用いた電子機器を実現することができる。
【００２０】
【発明の実施の形態】
以下に、本発明の実施の形態を適宜図面を参照しながら説明する。
【００２１】
図１〜図１２に本発明の実施の形態に適用される回路例を示し、以降に説明を行う。
図１は、同期型多入力データ選択回路例１を示す図である。
図１において、高速動作を前提としているため、セレクタ１２に対する入力データＤａｔａＩｎ［Ｋ−１：  ０］および出力データＯｕｔは、フリップフロップＦＤＫ−１、ＦＤＫ−２、・・・ＦＤ１  、ＦＤ０およびＦ０によりパイプ化されている。
【００２２】
また、入力データセレクト信号ＳｅｌＩｎ［Ｍ−１：  ０］はデコーダ１１によりデコードされ、そのデコードされたＫｂｉｔの信号もフリップフロップＦＳＭ−１、ＦＳＭ−２、・・・ＦＳ１  、ＦＳ０によりパイプ化されている。
【００２３】
プリチャージ信号ＣＫｂは、反転回路ＩＮＶＣＫおよびナンド回路ＮＡＮＤＣＫを用いてクロック信号ＣＫの立ち上がりエッジの反転により生成され、ＰＭＯＳ（Ｐｃｈ  ＭＯＳ）トランジスタＰＴ１およびアンド回路ＡＮＤ［Ｋ−１］〜ＡＮＤ［０］に供給される。
【００２４】
プリチャージ信号ＣＫｂがＬｏｗレベルの時、ノードＮＤ０はＨｉｇｈレベルにプリチャージされ、ノードＮＤ１はＬｏｗレベルとなる。この間、アンド回路ＡＮＤ［Ｋ−１］〜ＡＮＤ［０］の出力は全てＬｏｗレベルとなり、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［０］は全てＯＦＦし、ＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［０］の値に関係なくノードＮＤ０はＨｉｇｈレベルのままである。
【００２５】
プリチャージ信号ＣＫｂがＨｉｇｈレベルとなると、入力データセレクト信号ＳｅｌＩｎによりセレクトされたＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［０］の何れかがＯＮとなり、入力データＤａｔａＩｎ［Ｋ−１：  ０］が接続されたＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［０］において、入力データＤａｔａＩｎがＨｉｇｈレベルであれば、ＮＭＯＳトランジスタＮＴ１はＯＮとなり、ＮＭＯＳトランジスタを介してノードＮＤ０はＬｏｗレベルとなり、ノードＮＤ１はＨｉｇｈレベルとなる。
【００２６】
逆に、入力データＤａｔａＩｎがＬｏｗレベルであれば、ＮＭＯＳトランジスタＮＴ１はＯＦＦとなり、ノードＮＤ０はＨｉｇｈレベルのまま、ノードＮＤ１はＬｏｗレベルのままである。
【００２７】
この場合、トランジスタの拡散容量はゲート容量に比べ小さく、またＮＭＯＳトランジスタのみであるので、多くのＮＭＯＳトランジスタを接続が可能、すなわち多入力に対応できる。ＮＭＯＳトランジスタは高速に電荷を引くことができるので、高速動作が可能である。また、例えば、データ１  ビット当たりに要するトランジスタ数は８個のみであるため、小面積にできる。
【００２８】
また、図１におけるセレクタ回路１２に通常のセレクタを加えて複数のセレクタ回路を接続することで、高速動作を維持したまま、更に多入力に対応できる。
【００２９】
図２は、同期型多入力データ選択回路例２を示す図である。
図２は図１におけるセレクタ回路１２を２個接続したセレクタ回路２２を設けた場合である。図２において図１と同様の点の説明を省略し、異なる点のみを説明する。
【００３０】
図２において、高速動作を前提としているため、セレクタ２２に対する入力データＤａｔａＩｎ［Ｋ−１：Ｉ，Ｉ−１：  ０］および出力データＯｕｔは、フリップフロップＦＤＫ−１、ＦＤＫ−２、・・・ＦＤＩ、ＦＤＩ−１、ＦＤＩ−２、・・・ＦＤ１  、ＦＤ０およびＦ０によりパイプ化されている。
【００３１】
また、入力データセレクト信号ＳｅｌＩｎ［Ｍ−１：  ０］はデコーダ２１によりデコードされ、そのデコードされたＫｂｉｔの信号もフリップフロップＦＳＭ−１、ＦＳＭ−２、・・・ＦＳ１  、ＦＳ０、ＦＳＭ−１７’ＦＳＭ−２’、・・・ＦＳ１  ’、ＦＳ０’によりパイプ化されている。
【００３２】
プリチャージ信号ＣＫｂは、反転回路ＩＮＶＣＫおよびナンド回路ＮＡＮＤＣＫを用いてクロック信号ＣＫの立ち上がりエッジの反転により生成され、ＰＭＯＳトランジスタＰＴ１、ＰＴ３およびアンド回路ＡＮＤ［Ｋ−１］〜ＡＮＤ［Ｉ］、ＡＮＤ［Ｉ−１］〜ＡＮＤ［０］に供給される。
【００３３】
プリチャージ信号ＣＫｂがＬｏｗレベルの時、ノードＮＤ０、ＮＤ１はＨｉｇｈレベルにプリチャージされ、ノードＮＤ２、ＮＤ３はＬｏｗレベルとなる。この間、アンド回路ＡＮＤ［Ｋ−１］〜ＡＮＤ［Ｉ］、ＡＮＤ［Ｉ−１］〜ＡＮＤ［０］の出力は全てＬｏｗレベルとなり、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［Ｉ］，ＮＴ０［Ｉ−１］〜ＮＴ０［０］は全てＯＦＦし、ＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［Ｉ］，ＮＴ１［Ｉ−１］〜ＮＴ１［０］の値に関係なくノードＮＤ０，ＮＤ１はＨｉｇｈレベルのままである。
【００３４】
プリチャージ信号ＣＫｂがＨｉｇｈレベルとなると、入力データセレクト信号ＳｅｌＩｎによりセレクトされたＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［Ｉ］，ＮＴ０［Ｉ−１］〜ＮＴ０［０］の何れかがＯＮとなり、入力データＤａｔａＩｎ［Ｋ−１：Ｉ，Ｉ−１：  ０］が接続されたＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［Ｉ］，ＮＴ１［Ｉ−１］〜ＮＴ１［０］において、入力データＤａｔａＩｎがＨｉｇｈレベルであれば、ＮＭＯＳトランジスタＮＴ１はＯＮとなり、ＮＭＯＳトランジスタを介してノードＮＤ０，ＮＤ１はＬｏｗレベルとなり、ノードＮＤ２，ＮＤ３はＨｉｇｈレベルとなる。
【００３５】
逆に、入力データＤａｔａＩｎがＬｏｗレベルであれば、ＮＭＯＳトランジスタＮＴ１はＯＦＦとなり、ノードＮＤ０はＨｉｇｈレベルのまま、ノードＮＤ２，ＮＤ３はＬｏｗレベルのままである。
【００３６】
動作的には図１のセレクタ回路１２の動作に加え、ノードＮＤ２およびＮＤ３をセレクトしてノードＮＤ４に出力することで、図１と同様の効果が得られる。
【００３７】
この場合、トランジスタの拡散容量はゲート容量に比べ小さく、またＮＭＯＳトランジスタのみであるので、さらに多くのＮＭＯＳトランジスタを接続が可能、すなわち多入力に対応できる。
【００３８】
図３は、同期型多入力データ選択回路例３を示す図である。
図３は図１において、アンド回路ＡＮＤ［Ｋ−１］〜ＡＮＤ［０］を用いていた代わりにＮＭＯＳトランジスタをスッタク３段にし、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［０］にプリチャージ信号ＣＫｂを供給し、ＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［０］に入力データセレクト信号ＳｅｌＩｎ［Ｍ−１：  ０］がデコーダ３１によりデコードされたＫｂｉｔの信号を接続し、ＮＭＯＳトランジスタＮＴ２［Ｋ−１］〜ＮＴ２［０］に入力データＤａｔａＩｎ［Ｋ−１：  ０］を接続するように構成する。図３において図１と同様の点の説明を省略し、異なる点のみを説明する。
【００３９】
プリチャージ信号ＣＫｂがＬｏｗレベルの時、ノードＮＤ０はＨｉｇｈレベルにプリチャージされ、ノードＮＤ１はＬｏｗレベルとなる。この間、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［０］のゲートは全てＬｏｗレベルとなり、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［０］は全てＯＦＦし、ＮＭＯＳトランジスタＮＴ２［Ｋ−１］〜ＮＴ２［０］の値に関係なくノードＮＤ０はＨｉｇｈレベルのままである。
【００４０】
プリチャージ信号ＣＫｂがＨｉｇｈレベルとなると、入力データセレクト信号ＳｅｌＩｎによりセレクトされたＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［０］の何れかがＯＮとなり、入力データＤａｔａＩｎ［Ｋ−１：  ０］が接続されたＮＭＯＳトランジスタＮＴ２［Ｋ−１］〜ＮＴ２［０］において、入力データＤａｔａＩｎがＨｉｇｈレベルであれば、ＮＭＯＳトランジスタＮＴ２はＯＮとなり、ＮＭＯＳトランジスタを介してノードＮＤ０はＬｏｗレベルとなり、ノードＮＤ１はＨｉｇｈレベルとなる。
【００４１】
逆に、入力データＤａｔａＩｎがＬｏｗレベルであれば、ＮＭＯＳトランジスタＮＴ２はＯＦＦとなり、ノードＮＤ０はＨｉｇｈレベルのまま、ノードＮＤ１はＬｏｗレベルのままである。
【００４２】
この場合、トランジスタの拡散容量はゲート容量に比べ小さく、またＮＭＯＳトランジスタのみであるので、多くのＮＭＯＳトランジスタを接続が可能、すなわち多入力に対応できる。ＮＭＯＳトランジスタは高速に電荷を引くことができるので、高速動作が可能である。また、図１のセレクタ回路１２よりも更に小面積にでき、高速動作も維持される。
【００４３】
図４は図３におけるセレクタ回路３２を２個接続したセレクタ回路４２を設けた場合で、動作等については図３および図２の動作により説明される。図４において図３と同様の点の説明を省略し、異なる点のみを説明する。
【００４４】
図４において、高速動作を前提としているため、セレクタ４２に対する入力データＤａｔａＩｎ［Ｋ−１：Ｉ，Ｉ−１：  ０］および出力データＯｕｔは、フリップフロップＦＤＫ−１、ＦＤＫ−２、・・・ＦＤＩ、ＦＤＩ−１、ＦＤＩ−２、・・・ＦＤ１  、ＦＤ０およびＦ０によりパイプ化されている。
【００４５】
また、入力データセレクト信号ＳｅｌＩｎ［Ｍ−１：  ０］はデコーダ４１によりデコードされ、そのデコードされたＫｂｉｔの信号もフリップフロップＦＳＭ、ＦＳＭ−１、・・・ＦＳ１  、ＦＳ０、ＦＳＭ’、ＦＳＭ−１’、・・・ＦＳ１  ’、ＦＳ０’によりパイプ化されている。
【００４６】
プリチャージ信号ＣＫｂは、反転回路ＩＮＶＣＫおよびナンド回路ＮＡＮＤＣＫを用いてクロック信号ＣＫの立ち上がりエッジの反転により生成され、ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［Ｉ］，ＮＴ０［Ｉ−１］〜ＮＴ０［０］に供給される。
【００４７】
プリチャージ信号ＣＫｂがＬｏｗレベルの時、ノードＮＤ０、ＮＤ１はＨｉｇｈレベルにプリチャージされ、ノードＮＤ２、ＮＤ３はＬｏｗレベルとなる。この間、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［Ｉ］，ＮＴ０［Ｉ−１］〜ＮＴ０［０］のゲートは全てＬｏｗレベルとなり、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［Ｉ］，ＮＴ０［Ｉ−１］〜ＮＴ０［０］は全てＯＦＦし、ＮＭＯＳトランジスタＮＴ２［Ｋ−１］〜ＮＴ２［Ｉ］，ＮＴ２［Ｉ−１］〜ＮＴ２［０］の値に関係なくノードＮＤ０，ＮＤ１はＨｉｇｈレベルのままである。
【００４８】
プリチャージ信号ＣＫｂがＨｉｇｈレベルとなると、入力データセレクト信号ＳｅｌＩｎによりセレクトされたＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［Ｉ］，ＮＴ１［Ｉ−１］〜ＮＴ１［０］の何れかがＯＮとなり、入力データＤａｔａＩｎ［Ｋ−１：Ｉ，Ｉ−１：  ０］が接続されたＮＭＯＳトランジスタＮＴ２［Ｋ−１］〜ＮＴ２［Ｉ］，ＮＴ２［Ｉ−１］〜ＮＴ２［０］において、入力データＤａｔａＩｎがＨｉｇｈレベルであれば、ＮＭＯＳトランジスタＮＴ２はＯＮとなり、ＮＭＯＳトランジスタを介してノードＮＤ０，ＮＤ１はＬｏｗレベルとなり、ノードＮＤ２，ＮＤ３はＨｉｇｈレベルとなる。
【００４９】
逆に、入力データＤａｔａＩｎがＬｏｗレベルであれば、ＮＭＯＳトランジスタＮＴ２はＯＦＦとなり、ノードＮＤ０はＨｉｇｈレベルのまま、ノードＮＤ２，ＮＤ３はＬｏｗレベルのままである。
【００５０】
動作的には図３のセレクタ回路３２の動作に加え、ノードＮＤ２およびＮＤ３をセレクトしてノードＮＤ４に出力することで、図３と同様の効果が得られる。
【００５１】
この場合、トランジスタの拡散容量はゲート容量に比べ小さく、またＮＭＯＳトランジスタのみであるので、さらに多くのＮＭＯＳトランジスタを接続が可能、すなわち多入力に対応できる。
【００５２】
図５は図１〜図４の同期型回路を非同期にした場合のプリチャージ回路の例である。
反転回路ＩＮＶＤ［０］・・・ＩＮＶＤ［Ｋ−１］，ＩＮＶＳ［０］・・・ＩＮＶＳ［Ｍ−１］およびイクスクルシブノア回路ＥＸＮＯＲＤ［０］・・・ＥＸＮＯＲＤ［Ｋ−１］，ＥＸＮＯＲＳ［０］・・・ＥＸＮＯＲＳ［Ｍ−１］を用いて入力データＤａｔａＩｎ［Ｋ−１：  ０］および入力データセレクト信号ＳｅｌＩｎ［Ｍ−１：  ０］の立ち上がり／  下りの両エッジを検出し、ノア回路ＮＯＲによりノア演算することで、信号の変化に応じてプリチャージ信号ＥＮｂを生成することが可能となる。
【００５３】
この信号を用いて、図１〜図４の同期型回路を非同期にした多入力データ選択回路の例が図６〜図９である。動作はそれぞれに対応した同期型回路のプリチャージ信号Ｃｋｂを、信号の変化に応じたプリチャージ信号ＥＮｂに置き換えるだけで、同様である。
【００５４】
図６は、非同期型多入力データ選択回路例１を示す図である。
図６において、非同期高速動作を前提としているため、セレクタ６２に対する入力データＤａｔａＩｎ［Ｋ−１：  ０］および出力データＯｕｔは、図１に示したフリップフロップＦＤＫ−１、ＦＤＫ−２、・・・ＦＤ１  、ＦＤ０およびＦ０を介さずに直接入力および出力されている。
【００５５】
また、入力データセレクト信号ＳｅｌＩｎ［Ｍ−１：  ０］はデコーダ６１によりデコードされ、そのデコードされたＫｂｉｔの信号も図１に示したフリップフロップＦＳＭ−１、ＦＳＭ−２、・・・ＦＳ１  、ＦＳ０を介さずに直接入力されている。
【００５６】
信号の変化に応じたプリチャージ信号ＥＮｂは、図５に示したように、反転回路ＩＮＶＤ［０］・・・ＩＮＶＤ［Ｋ−１］，ＩＮＶＳ［０］・・・ＩＮＶＳ［Ｍ−１］およびイクスクルシブノア回路ＥＸＮＯＲＤ［０］・・・ＥＸＮＯＲＤ［Ｋ−１］，ＥＸＮＯＲＳ［０］・・・ＥＸＮＯＲＳ［Ｍ−１］を用いて入力データＤａｔａＩｎ［Ｋ−１：  ０］および入力データセレクト信号ＳｅｌＩｎ［Ｍ−１：  ０］の立ち上がり／  下りの両エッジを検出し、ノア回路ＮＯＲによりノア演算することにより生成され、ＰＭＯＳトランジスタＰＴ１およびアンド回路ＡＮＤ［Ｋ−１］〜ＡＮＤ［０］に供給される。
【００５７】
信号の変化に応じたプリチャージ信号ＥＮｂがＬｏｗレベルの時、ノードＮＤ０はＨｉｇｈレベルにプリチャージされ、ノードＮＤ１はＬｏｗレベルとなる。この間、アンド回路ＡＮＤ［Ｋ−１］〜ＡＮＤ［０］の出力は全てＬｏｗレベルとなり、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［０］は全てＯＦＦし、ＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［０］の値に関係なくノードＮＤ０はＨｉｇｈレベルのままである。
【００５８】
信号の変化に応じたプリチャージ信号ＥＮｂがＨｉｇｈレベルとなると、入力データセレクト信号ＳｅｌＩｎによりセレクトされたＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［０］の何れかがＯＮとなり、入力データＤａｔａＩｎ［Ｋ−１：  ０］が接続されたＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［０］において、入力データＤａｔａＩｎがＨｉｇｈレベルであれば、ＮＭＯＳトランジスタＮＴ１はＯＮとなり、ＮＭＯＳトランジスタを介してノードＮＤ０はＬｏｗレベルとなり、ノードＮＤ１はＨｉｇｈレベルとなる。
【００５９】
逆に、入力データＤａｔａＩｎがＬｏｗレベルであれば、ＮＭＯＳトランジスタＮＴ１はＯＦＦとなり、ノードＮＤ０はＨｉｇｈレベルのまま、ノードＮＤ１はＬｏｗレベルのままである。
【００６０】
この場合、トランジスタの拡散容量はゲート容量に比べ小さく、またＮＭＯＳトランジスタのみであるので、多くのＮＭＯＳトランジスタを接続が可能、すなわち多入力に対応できる。ＮＭＯＳトランジスタは高速に電荷を引くことができるので、非同期で高速動作が可能である。
【００６１】
また、図６におけるセレクタ回路６２に通常のセレクタを加えて複数のセレクタ回路を接続することで、高速動作を維持したまま、更に多入力に対応できる。
【００６２】
図７は、非同期型多入力データ選択回路例２を示す図である。
図７は図６におけるセレクタ回路６２を２個接続したセレクタ回路７２を設けた場合である。図７において図６と同様の点の説明を省略し、異なる点のみを説明する。
【００６３】
図７において、非同期高速動作を前提としているため、セレクタ７２に対する入力データＤａｔａＩｎ［Ｋ−１：Ｉ，Ｉ−１：  ０］および出力データＯｕｔは、図２に示したフリップフロップＦＤＫ−１、ＦＤＫ−２、・・・ＦＤＩ、ＦＤＩ−１、ＦＤＩ−２、・・・ＦＤ１  、ＦＤ０およびＦ０を介さずに直接入力および出力されている。
【００６４】
また、入力データセレクト信号ＳｅｌＩｎ［Ｍ−１：  ０］はデコーダ７１によりデコードされ、そのデコードされたＫｂｉｔの信号も図２に示したフリップフロップＦＳＭ−１、ＦＳＭ−２、・・・ＦＳ１  、ＦＳ０、ＦＳＭ−１’、ＦＳＭ−２’、・・・ＦＳ１  ’、ＦＳ０’を介さずに直接入力されている。
【００６５】
信号の変化に応じたプリチャージ信号ＥＮｂは、図５に示したように、反転回路ＩＮＶＤ［０］・・・ＩＮＶＤ［Ｋ−１］，ＩＮＶＳ［０］・・・ＩＮＶＳ［Ｍ−１］およびイクスクルシブノア回路ＥＸＮＯＲＤ［０］・・・ＥＸＮＯＲＤ［Ｋ−１］，ＥＸＮＯＲＳ［０］・・・ＥＸＮＯＲＳ［Ｍ−１］を用いて入力データＤａｔａＩｎ［Ｋ−１：  ０］および入力データセレクト信号ＳｅｌＩｎ［Ｍ−１：  ０］の立ち上がり／  下りの両エッジを検出し、ノア回路ＮＯＲによりノア演算することにより生成され、ＰＭＯＳトランジスタＰＴ１、ＰＴ３およびアンド回路ＡＮＤ［Ｋ−１］〜ＡＮＤ［Ｉ］、ＡＮＤ［Ｉ−１］〜ＡＮＤ［０］に供給される。
【００６６】
信号の変化に応じたプリチャージ信号ＥＮｂがＬｏｗレベルの時、ノードＮＤ０、ＮＤ１はＨｉｇｈレベルにプリチャージされ、ノードＮＤ２、ＮＤ３はＬｏｗレベルとなる。この間、アンド回路ＡＮＤ［Ｋ−１］〜ＡＮＤ［Ｉ］、ＡＮＤ［Ｉ−１］〜ＡＮＤ［０］の出力は全てＬｏｗレベルとなり、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［Ｉ］，ＮＴ０［Ｉ−１］〜ＮＴ０［０］は全てＯＦＦし、ＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［Ｉ］，ＮＴ１［Ｉ−１］〜ＮＴ１［０］の値に関係なくノードＮＤ０，ＮＤ１はＨｉｇｈレベルのままである。
【００６７】
信号の変化に応じたプリチャージ信号ＥＮｂがＨｉｇｈレベルとなると、入力データセレクト信号ＳｅｌＩｎによりセレクトされたＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［Ｉ］，ＮＴ０［Ｉ−１］〜ＮＴ０［０］の何れかがＯＮとなり、入力データＤａｔａＩｎ［Ｋ−１：Ｉ，Ｉ−１：  ０］が接続されたＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［Ｉ］，ＮＴ１［Ｉ−１］〜ＮＴ１［０］において、入力データＤａｔａＩｎがＨｉｇｈレベルであれば、ＮＭＯＳトランジスタＮＴ１はＯＮとなり、ＮＭＯＳトランジスタを介してノードＮＤ０，ＮＤ１はＬｏｗレベルとなり、ノードＮＤ２，ＮＤ３はＨｉｇｈレベルとなる。
【００６８】
逆に、入力データＤａｔａＩｎがＬｏｗレベルであれば、ＮＭＯＳトランジスタＮＴ１はＯＦＦとなり、ノードＮＤ０はＨｉｇｈレベルのまま、ノードＮＤ２，ＮＤ３はＬｏｗレベルのままである。
【００６９】
動作的には図６のセレクタ回路６２の動作に加え、ノードＮＤ２およびＮＤ３をセレクトしてノードＮＤ４に出力することで、図６と同様の効果が得られる。
【００７０】
この場合、トランジスタの拡散容量はゲート容量に比べ小さく、またＮＭＯＳトランジスタのみであるので、さらに多くのＮＭＯＳトランジスタを接続が可能、すなわち多入力に対応できる。
【００７１】
図８は、非同期型多入力データ選択回路例３を示す図である。
図８は図６において、アンド回路ＡＮＤ［Ｋ−１］〜ＡＮＤ［０］を用いていた代わりにＮＭＯＳトランジスタをスッタク３段にし、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［０］に信号の変化に応じたプリチャージ信号ＥＮｂを供給し、ＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［０］に入力データセレクト信号ＳｅｌＩｎ［Ｍ−１：  ０］がデコーダ８１によりデコードされたＫｂｉｔの信号を接続し、ＮＭＯＳトランジスタＮＴ２［Ｋ−１］〜ＮＴ２［０］に入力データＤａｔａＩｎ［Ｋ−１：  ０］を接続するように構成する。図８において図６と同様の点の説明を省略し、異なる点のみを説明する。
【００７２】
信号の変化に応じたプリチャージ信号ＥＮｂがＬｏｗレベルの時、ノードＮＤ０はＨｉｇｈレベルにプリチャージされ、ノードＮＤ１はＬｏｗレベルとなる。この間、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［０］のゲートは全てＬｏｗレベルとなり、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［０］は全てＯＦＦし、ＮＭＯＳトランジスタＮＴ２［Ｋ−１］〜ＮＴ２［０］の値に関係なくノードＮＤ０はＨｉｇｈレベルのままである。
【００７３】
信号の変化に応じたプリチャージ信号ＥＮｂがＨｉｇｈレベルとなると、入力データセレクト信号ＳｅｌＩｎによりセレクトされたＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［０］の何れかがＯＮとなり、入力データＤａｔａＩｎ［Ｋ−１：  ０］が接続されたＮＭＯＳトランジスタＮＴ２［Ｋ−１］〜ＮＴ２［０］において、入力データＤａｔａＩｎがＨｉｇｈレベルであれば、ＮＭＯＳトランジスタＮＴ２はＯＮとなり、ＮＭＯＳトランジスタを介してノードＮＤ０はＬｏｗレベルとなり、ノードＮＤ１はＨｉｇｈレベルとなる。
【００７４】
逆に、入力データＤａｔａＩｎがＬｏｗレベルであれば、ＮＭＯＳトランジスタＮＴ２はＯＦＦとなり、ノードＮＤ０はＨｉｇｈレベルのまま、ノードＮＤ１はＬｏｗレベルのままである。
【００７５】
この場合、トランジスタの拡散容量はゲート容量に比べ小さく、またＮＭＯＳトランジスタのみであるので、多くのＮＭＯＳトランジスタを接続が可能、すなわち多入力に対応できる。ＮＭＯＳトランジスタは高速に電荷を引くことができるので、非同期高速動作が可能である。また、図６のセレクタ回路６２よりも更に小面積にでき、高速動作も維持される。
【００７６】
図９は図８におけるセレクタ回路８２を２個接続したセレクタ回路９２を設けた場合で、動作等については図８および図７の動作により説明される。図９において図８と同様の点の説明を省略し、異なる点のみを説明する。
【００７７】
図９において、非同期高速動作を前提としているため、セレクタ９２に対する入力データＤａｔａＩｎ［Ｋ−１：Ｉ，Ｉ−１：  ０］および出力データＯｕｔは、図４に示したフリップフロップＦＤＫ−１、ＦＤＫ−２、・・・ＦＤＩ、ＦＤＩ−１、ＦＤＩ−２、・・・ＦＤ１  、ＦＤ０およびＦ０を介さずに直接入力および出力されている。
【００７８】
また、入力データセレクト信号ＳｅｌＩｎ［Ｍ−１：  ０］はデコーダ９１によりデコードされ、そのデコードされたＫｂｉｔの信号も図４に示したフリップフロップＦＳＭ、ＦＳＭ−１、・・・ＦＳ１  、ＦＳ０、ＦＳＭ’、ＦＳＭ−１’、・・・ＦＳ１  ’、ＦＳ０’を介さずに直接入力されている。
【００７９】
信号の変化に応じたプリチャージ信号ＥＮｂは、図５に示したように、反転回路ＩＮＶＤ［０］・・・ＩＮＶＤ［Ｋ−１］，ＩＮＶＳ［０］・・・ＩＮＶＳ［Ｍ−１］およびイクスクルシブノア回路ＥＸＮＯＲＤ［０］・・・ＥＸＮＯＲＤ［Ｋ−１］，ＥＸＮＯＲＳ［０］・・・ＥＸＮＯＲＳ［Ｍ−１］を用いて入力データＤａｔａＩｎ［Ｋ−１：  ０］および入力データセレクト信号ＳｅｌＩｎ［Ｍ−１：  ０］の立ち上がり／  下りの両エッジを検出し、ノア回路ＮＯＲによりノア演算することにより生成され、ＰＭＯＳトランジスタＰＴ１、ＰＴ３およびＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［Ｉ］，ＮＴ０［Ｉ−１］〜ＮＴ０［０］に供給される。
【００８０】
信号の変化に応じたプリチャージ信号ＥＮｂがＬｏｗレベルの時、ノードＮＤ０、ＮＤ１はＨｉｇｈレベルにプリチャージされ、ノードＮＤ２、ＮＤ３はＬｏｗレベルとなる。この間、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［Ｉ］，ＮＴ０［Ｉ−１］〜ＮＴ０［０］のゲートは全てＬｏｗレベルとなり、ＮＭＯＳトランジスタＮＴ０［Ｋ−１］〜ＮＴ０［Ｉ］，ＮＴ０［Ｉ−１］〜ＮＴ０［０］は全てＯＦＦし、ＮＭＯＳトランジスタＮＴ２［Ｋ−１］〜ＮＴ２［Ｉ］，ＮＴ２［Ｉ−１］〜ＮＴ２［０］の値に関係なくノードＮＤ０，ＮＤ１はＨｉｇｈレベルのままである。
【００８１】
信号の変化に応じたプリチャージ信号ＥＮｂがＨｉｇｈレベルとなると、入力データセレクト信号ＳｅｌＩｎによりセレクトされたＮＭＯＳトランジスタＮＴ１［Ｋ−１］〜ＮＴ１［Ｉ］，ＮＴ１［Ｉ−１］〜ＮＴ１［０］の何れかがＯＮとなり、入力データＤａｔａＩｎ［Ｋ−１：Ｉ，Ｉ−１：  ０］が接続されたＮＭＯＳトランジスタＮＴ２［Ｋ−１］〜ＮＴ２［Ｉ］，ＮＴ２［Ｉ−１］〜ＮＴ２［０］において、入力データＤａｔａＩｎがＨｉｇｈレベルであれば、ＮＭＯＳトランジスタＮＴ２はＯＮとなり、ＮＭＯＳトランジスタを介してノードＮＤ０，ＮＤ１はＬｏｗレベルとなり、ノードＮＤ２，ＮＤ３はＨｉｇｈレベルとなる。
【００８２】
逆に、入力データＤａｔａＩｎがＬｏｗレベルであれば、ＮＭＯＳトランジスタＮＴ２はＯＦＦとなり、ノードＮＤ０はＨｉｇｈレベルのまま、ノードＮＤ２，ＮＤ３はＬｏｗレベルのままである。
【００８３】
動作的には図８のセレクタ回路８２の動作に加え、ノードＮＤ２およびＮＤ３をセレクトしてノードＮＤ４に出力することで、図８と同様の効果が得られる。
【００８４】
この場合、トランジスタの拡散容量はゲート容量に比べ小さく、またＮＭＯＳトランジスタのみであるので、さらに多くのＮＭＯＳトランジスタを接続が可能、すなわち多入力に対応できる。
【００８５】
次に図１〜図４のセレクタ回路を用いて構成したクロスバ・スイッチ回路（Ｘ−ｂａｒ）の例を図１０に示す。クロスバ・スイッチ回路（Ｘ−ｂａｒ）は、複数本の縦および横の線の交差形のバーで構成される。図１０において、高速動作を前提としているため、セレクタ１０２−Ｌ−１，１０２−Ｌ−２、・・・１０２−１，１０２−０に対する入力データＤＡＴＡ［Ｋ−１］［Ｎ−１：  ０］〜［０］［Ｎ−１：０］および出力データＯＵＴ［Ｌ−１］［Ｎ−１：０］〜［０］［Ｎ−１：０］は、フリップフロップＦＤＫ−１、ＦＤＫ−２、・・・ＦＤＩ、ＦＤＩ−１、ＦＤＩ−２、・・・ＦＤ１  、ＦＤ０およびフリップフロップＦＯＬ−１、ＦＯＬ−２、・・・ＦＯ１  、ＦＯ０によりパイプ化されている。
【００８６】
また、入力データセレクト信号ＳＥＬ［Ｌ−１］［Ｍ−１：０］〜［０］［Ｍ−１：０］はデコーダ１０１−Ｌ−１，１０１−Ｌ−２、・・・１０１−１、１０１−０によりデコードされ、そのデコードされたＫｂｉｔの信号もフリップフロップＦＳＬ−１、ＦＳＬ−２、・・・ＦＳ１  、ＦＳ０によりパイプ化されている。
【００８７】
プリチャージ信号ＣＫｂは、反転回路ＩＮＶＣＫおよびナンド回路ＮＡＮＤＣＫを用いてクロック信号ＣＫの立ち上がりエッジの反転により生成され、セレクタ１０２−Ｌ−１，１０２−Ｌ−２、・・・１０２−１，１０２−０に供給される。
【００８８】
図中において、入力データＤＡＴＡ［Ｋ−１］［Ｎ−１：０］〜［０］［Ｎ−１：０］は信号幅Ｎｂｉｔ、Ｋ個の信号、出力データＯＵＴ［Ｌ−１］［Ｎ−１：０］〜［０］［Ｎ−１：０］は信号幅Ｎｂｉｔ、Ｌ  個の信号、入力セレクタＳＥＬ［Ｌ−１］［Ｍ−１：０］〜［０］［Ｍ−１：０］は信号幅Ｍｂｉｔ、Ｌ  個の信号で各々デコーダ１０１−Ｌ−１，１０１−Ｌ−２、・・・１０１−１、１０１−０によりＫｂｉｔのデコードされた信号となる。
【００８９】
各セレクタ１０２−Ｌ−１，１０２−Ｌ−２、・・・１０２−１，１０２−０はＫ入力のデータＤＡＴＡ［Ｋ−１］［Ｎ−１：０］〜［０］［Ｎ−１：０］よりＳＥＬ［Ｌ−１］［Ｍ−１：０］〜［０］［Ｍ−１：０］によって選択されたＤＡＴＡ［Ｋ−１］［Ｎ−１：０］〜［０］［Ｎ−１：０］の値をＮｂｉｔ毎に出力ＯＵＴ［Ｌ−１］［Ｎ−１：０］〜［０］［Ｎ−１：０］により出力する。
【００９０】
図中のセレクタ回路１０２−Ｌ−１，１０２−Ｌ−２、・・・１０２−１，１０２−０は、Ｋ入力セレクタがＮ×Ｌ個必要となりセレクタ回路１０２−Ｌ−１，１０２−Ｌ−２、・・・１０２−１，１０２−０を小面積化することで、クロスバ・スイッチ回路（Ｘ−ｂａｒ）も小面積になり、セレクタ回路１０２−Ｌ−１，１０２−Ｌ−２、・・・１０２−１，１０２−０を高速動作化することで、クロスバ・スイッチ回路（Ｘ−ｂａｒ）も高速動作が可能になることが説明できる。
【００９１】
図１２は図１０の同期型回路を非同期にした場合のクロスバ・スイッチ回路（Ｘ−ｂａｒ）の回路例で、図１１はこの非同期の場合のプリチャージ回路の例である。構成、動作については図１０および図５と同様である。
【００９２】
図１１は図１０の同期型回路を非同期にした場合のプリチャージ回路の例である。
反転回路ＩＮＶＤ［０］・・・ＩＮＶＤ［Ｋ−１］，ＩＮＶＳ［０］・・・ＩＮＶＳ［Ｌ−１］およびイクスクルシブノア回路ＥＸＮＯＲＤ［０］・・・ＥＸＮＯＲＤ［Ｋ−１］，ＥＸＮＯＲＳ［０］・・・ＥＸＮＯＲＳ［Ｌ−１］を用いて入力データＤＡＴＡ［Ｋ−１：０］［Ｎ−１：  ０］および入力データセレクト信号ＳＥＬ［Ｌ−１：０］［Ｍ−１：  ０］の立ち上がり／  下りの両エッジを検出し、ノア回路ＮＯＲによりノア演算することで、信号の変化に応じてプリチャージ信号ＥＮｂを生成することが可能となる。
【００９３】
この信号を用いて、図１０の同期型回路を非同期にしたクロスバ・スイッチ回路（Ｘ−ｂａｒ）の例が図１２である。動作はそれぞれに対応した同期型回路のプリチャージ信号Ｃｋｂを、信号の変化に応じたプリチャージ信号ＥＮｂに置き換えるだけで、同様である。
【００９４】
図１２において、非同期高速動作を前提としているため、セレクタ１２２−Ｌ−１，１２２−Ｌ−２、・・・１２２−１，１２２−０に対する入力データＤＡＴＡ［Ｋ−１］［Ｎ−１：  ０］〜［０］［Ｎ−１：０］および出力データＯＵＴ［Ｌ−１］［Ｎ−１：０］〜［０］［Ｎ−１：０］は、図１０に示したフリップフロップＦＤＫ−１、ＦＤＫ−２、・・・ＦＤＩ、ＦＤＩ−１、ＦＤＩ−２、・・・ＦＤ１  、ＦＤ０およびフリップフロップＦＯＬ−１、ＦＯＬ−２、・・・ＦＯ１  、ＦＯ０を介さずに直接入力および出力されている。
【００９５】
また、入力データセレクト信号ＳＥＬ［Ｌ−１］［Ｍ−１：０］〜［０］［Ｍ−１：０］はデコーダ１２１−Ｌ−１，１２１−Ｌ−２、・・・１２１−１、１２１−０によりデコードされ、そのデコードされたＫｂｉｔの信号も図１０に示したフリップフロップＦＳＬ−１、ＦＳＬ−２、・・・ＦＳ１  、ＦＳ０を介さずに直接入力されている。
【００９６】
信号の変化に応じたプリチャージ信号ＥＮｂは、図５に示すように、反転回路ＩＮＶＤ［０］・・・ＩＮＶＤ［Ｋ−１］，ＩＮＶＳ［０］・・・ＩＮＶＳ［Ｌ−１］およびイクスクルシブノア回路ＥＸＮＯＲＤ［０］・・・ＥＸＮＯＲＤ［Ｋ−１］，ＥＸＮＯＲＳ［０］・・・ＥＸＮＯＲＳ［Ｌ−１］を用いて入力データＤＡＴＡ［Ｋ−１：０］［Ｎ−１：  ０］および入力データセレクト信号ＳＥＬ［Ｌ−１：０］［Ｍ−１：  ０］の立ち上がり／  下りの両エッジを検出し、ノア回路ＮＯＲによりノア演算することにより生成され、セレクタ１２２−Ｌ−１，１２２−Ｌ−２、・・・１２２−１，１２２−０に供給される。
【００９７】
図中において、入力データＤＡＴＡ［Ｋ−１］［Ｎ−１：０］〜［０］［Ｎ−１：０］は信号幅Ｎｂｉｔ、Ｋ個の信号、出力データＯＵＴ［Ｌ−１］［Ｎ−１：０］〜［０］［Ｎ−１：０］は信号幅Ｎｂｉｔ、Ｌ  個の信号、入力セレクタＳＥＬ［Ｌ−１］［Ｍ−１：０］〜［０］［Ｍ−１：０］は信号幅Ｍｂｉｔ、Ｌ  個の信号で各々デコーダ１２１−Ｌ−１，１２１−Ｌ−２、・・・１２１−１、１２１−０によりＫｂｉｔのデコードされた信号となる。
【００９８】
各セレクタ１２２−Ｌ−１，１２２−Ｌ−２、・・・１２２−１，１２２−０はＫ入力のデータＤＡＴＡ［Ｋ−１］［Ｎ−１：０］〜［０］［Ｎ−１：０］よりＳＥＬ［Ｌ−１］［Ｍ−１：０］〜［０］［Ｍ−１：０］によって選択されたＤＡＴＡ［Ｋ−１］［Ｎ−１：０］〜［０］［Ｎ−１：０］の値をＮｂｉｔ毎に出力ＯＵＴ［Ｌ−１］［Ｎ−１：０］〜［０］［Ｎ−１：０］により出力される。
【００９９】
図中のセレクタ回路１２２−Ｌ−１，１２２−Ｌ−２、・・・１２２−１，１２２−０は、Ｋ入力セレクタがＮ×Ｌ個必要となりセレクタ回路１２２−Ｌ−１，１２２−Ｌ−２、・・・１２２−１，１２２−０を小面積化することで、クロスバ・スイッチ回路（Ｘ−ｂａｒ）も小面積になり、セレクタ回路１２２−Ｌ−１，１２２−Ｌ−２、・・・１２２−１，１２２−０を非同期高速動作化することで、クロスバ・スイッチ回路（Ｘ−ｂａｒ）も非同期高速動作が可能になることが説明できる。
【０１００】
以上より、プリチャージ回路を用い、ＮＭＯＳトランジスタによるＯＮ／  ＯＦＦのみでデータを遷移させる回路と、この回路を複数結線しワイヤードＯＲ化することで、より多くの入力に対応し且つ小面積で高速動作を実現する多入力セレクタ、およびこれを用いて構成されるクロスバ・スイッチ回路（Ｘ−ｂａｒ）が実現可能となる。
【０１０１】
なお、上述した本実施の形態に限らず、本発明の特許請求の範囲を逸脱しない限り、適宜他の構成をとりうることは言うまでもない。
【０１０２】
【発明の効果】
この発明のデータ選択回路は、入力データ信号をセレクタ信号により選択して出力するデータ選択回路において、直列接続された複数のＭＯＳトランジスタのオンまたはオフの動作のみでセレクタ信号により選択された入力データを遷移させるセレクタ部と、上記セレクタ部の複数のＭＯＳトランジスタの各ゲートに入力データ信号を加えるデータ入力部と、上記セレクタ部の複数のＭＯＳトランジスタの各ドレインにプリチャージ信号を供給するプリチャージ部とを備えたので、直列接続された複数のＭＯＳトランジスタの各ゲートに入力信号を加え、そのドレインにプリチャージ部を接続することにより、プリチャージ部を用い、ＭＯＳトランジスタによるＯＮ／  ＯＦＦのみでデータを遷移させることで、小面積で高速動作を実現する同期型多入力セレクタを構成することができ、これにより、小面積・多入力・高速動作可能なスイッチを実現することができるという効果を奏する。
【０１０３】
また、この発明のデータ選択回路は、上述において、上記セレクタ部を複数結線しワイヤードＯＲ化するので、さらに多入力データに対して、小面積で高速動作を実現する同期型多入力セレクタを構成することができるという効果を奏する。
【０１０４】
また、この発明のデータ選択回路は、上述において、ワイヤードＯＲ化した複数の上記セレクタ部を用いてクロスバスイッチを構成するので、セレクタ部を複数結線しワイアードＯＲした同期型クロスバスイッチ（Ｘ−ｂａｒ）回路を構成することにより、小面積・多入力・高速動作可能なスイッチを実現することができるという効果を奏する。
【０１０５】
また、この発明のデータ選択回路は、入力データ信号をセレクタ信号により選択して出力するデータ選択回路において、直列接続された複数のＭＯＳトランジスタのオンまたはオフの動作のみでセレクタ信号により選択された入力データを遷移させるセレクタ部と、上記セレクタ部の複数のＭＯＳトランジスタの各ゲートに入力データ信号を加えるデータ入力部と、入力データ信号およびセレクト信号の変化によりプリチャージ信号を生成し、上記セレクタ部の複数のＭＯＳトランジスタの各ドレインにプリチャージ信号を供給するプリチャージ部とを備えたので、直列接続された複数のＭＯＳトランジスタの各ゲートに入力信号を加え、そのドレインにプリチャージ部を接続することにより、入力データ信号およびセレクト信号の変化によりプリチャージ信号を生成するプリチャージ部を用い、ＭＯＳトランジスタによるＯＮ／  ＯＦＦのみでデータを遷移させることで、小面積で高速動作を実現する非同期型多入力セレクタを構成することができ、これにより、小面積・多入力・高速動作可能なスイッチを実現することができるという効果を奏する。
【０１０６】
また、この発明のデータ選択回は、上述において、上記セレクタ部を複数結線しワイヤードＯＲ化するので、さらに多入力データに対して、小面積で高速動作を実現する非同期型多入力セレクタを構成することができるという効果を奏する。
【０１０７】
また、この発明のデータ選択回路は、上述において、ワイヤードＯＲ化した複数の上記セレクタ部を用いてクロスバスイッチを構成するので、セレクタ部を複数結線しワイアードＯＲした非同期型クロスバスイッチ（Ｘ−ｂａｒ）回路を構成することにより、小面積・多入力・高速動作可能なスイッチを実現することができるという効果を奏する。
【０１０８】
この発明の電子機器は、入力データ信号をセレクタ信号により選択して出力するデータ選択回路を用いて出力されたデータに信号処理を施す電子機器において、直列接続された複数のＭＯＳトランジスタのオンまたはオフの動作のみでセレクタ信号により選択された入力データを遷移させるセレクタ部と、上記セレクタ部の複数のＭＯＳトランジスタの各ゲートに入力データ信号を加えるデータ入力部と、上記セレクタ部の複数のＭＯＳトランジスタの各ドレインにプリチャージ信号を供給するプリチャージ部とを有するデータ選択回路を備え、出力されたデータに信号処理を施すので、直列接続された複数のＭＯＳトランジスタの各ゲートに入力信号を加え、そのドレインにプリチャージ部を接続することにより、プリチャージ部を用い、ＭＯＳトランジスタによるＯＮ／  ＯＦＦのみでデータを遷移させることで、小面積で高速動作を実現する同期型多入力セレクタを用いた電子機器を構成することができ、これにより、小面積・多入力・高速動作可能なスイッチを用いた電子機器を実現することができるという効果を奏する。
【０１０９】
また、この発明の電子機器は、上述において、上記セレクタ部を複数結線しワイヤードＯＲ化するので、さらに多入力データに対して、小面積で高速動作を実現する同期型多入力セレクタを用いた電子機器を構成することができるという効果を奏する。
【０１１０】
また、この発明の電子機器は、上述において、ワイヤードＯＲ化した複数の上記セレクタ部を用いてクロスバスイッチを構成するので、セレクタ部を複数結線しワイアードＯＲした同期型クロスバスイッチ（Ｘ−ｂａｒ）回路を構成でき、これにより、小面積・多入力・高速動作可能なスイッチを用いた電子機器を実現することができるという効果を奏する。
【０１１１】
また、この発明の電子機器は、入力データ信号をセレクタ信号により選択して出力するデータ選択回路を用いて出力されたデータに信号処理を施す電子機器において、直列接続された複数のＭＯＳトランジスタのオンまたはオフの動作のみでセレクタ信号により選択された入力データを遷移させるセレクタ部と、上記セレクタ部の複数のＭＯＳトランジスタの各ゲートに入力データ信号を加えるデータ入力部と、入力データ信号およびセレクト信号の変化によりプリチャージ信号を生成し、上記セレクタ部の複数のＭＯＳトランジスタの各ドレインにプリチャージ信号を供給するプリチャージ部とを有するデータ選択回路を備え、出力されたデータに信号処理を施すので、直列接続された複数のＭＯＳトランジスタの各ゲートに入力信号を加え、そのドレインにプリチャージ部を接続することにより、入力データ信号およびセレクト信号の変化によりプリチャージ信号を生成するプリチャージ部を用い、ＭＯＳトランジスタによるＯＮ／  ＯＦＦのみでデータを遷移させることで、小面積で高速動作を実現する非同期型多入力セレクタを用いた電子機器を構成することができ、これにより、小面積・多入力・高速動作可能なスイッチを用いた電子機器を実現することができるという効果を奏する。
【０１１２】
また、この発明の電子機器は、上述において、上記セレクタ部を複数結線しワイヤードＯＲ化するので、さらに多入力データに対して、小面積で高速動作を実現する非同期型多入力セレクタを用いた電子機器を構成することができるという効果を奏する。
【０１１３】
また、この発明の電子機器は、上述において、ワイヤードＯＲ化した複数の上記セレクタ部を用いてクロスバスイッチを構成するので、セレクタ部を複数結線しワイアードＯＲした非同期型クロスバスイッチ（Ｘ−ｂａｒ）回路を構成でき、これにより、小面積・多入力・高速動作可能なスイッチを用いた電子機器を実現することができるという効果を奏する。
【図面の簡単な説明】
【図１】本実施の形態に適用される同期型多入力データ選択回路例１を示す図である。
【図２】同期型多入力データ選択回路例を示す図である。
【図３】同期型多入力データ選択回路例３を示す図である。
【図４】同期型多入力データ選択回路例４を示す図である。
【図５】プリチャージ回路例１を示す図である。
【図６】非同期型多入力データ選択回路例１を示す図である。
【図７】非同期型多入力データ選択回路例２を示す図である。
【図８】非同期型多入力データ選択回路例３を示す図である。
【図９】非同期型多入力データ選択回路例４を示す図である。
【図１０】同期型クロスバ・スイッチ回路（Ｘ−ｂａｒ）例を示す図である。
【図１１】プリチャージ回路例２を示す図である。
【図１２】非同期型クロスバ・スイッチ回路（Ｘ−ｂａｒ）例を示す図である。
【図１３】多入力データ選択回路従来例１を示す図である。
【図１４】多入力データ選択回路従来例２を示す図である。
【図１５】同期型クロスバ・スイッチ回路（Ｘ−ｂａｒ）例を示す図である。
【図１６】非同期型クロスバ・スイッチ回路（Ｘ−ｂａｒ）例を示す図である。
【符号の説明】
１１……デコーダ、１２……セレクタ、２１……デコーダ、２２……セレクタ、３１……デコーダ、３２……セレクタ、４１……デコーダ、４２……セレクタ、６１……デコーダ、６２……セレクタ、７１……デコーダ、７２……セレクタ、８１……デコーダ、８２……セレクタ、９１……デコーダ、９２……セレクタ、１０１−Ｌ−１、１０１−Ｌ−２、・・・１０１−１、１０１−０……デコーダ、１０２−Ｌ−１、１０２−Ｌ−２、・・・１０２−１、１０２−０……セレクタ、１２１−Ｌ−１、１２１−Ｌ−２、・・・１２１−１、１２１−０……デコーダ、１２２−Ｌ−１、１２２−Ｌ−２、・・・１２２−１、１２２−０……セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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