(57)【要約】【課題】　製造起因のデバイスばらつき、及び光電素子信号の多数画素パターン発生及び／又は処理により生じるエラーに低感受性の受光装置及び方法を提供すること。【解決手段】　読出しとリセット間で周期的に切換えられる差動回路に、オフセット補正を与える方法であって、差動回路は、第１及び第２の入力と、出力電圧状態が入力での電圧状態に応答する出力を備え、リセット動作の少なくとも幾つかに対して実行される方法において、読出しからリセットへの切換時、第１の入力を第２の入力に接続し、また出力を定電圧電源に接続し、リセットの第１時間セグメントの後に、上記電源から出力を切断することにより、出力が定電圧状態から自由に浮動する、リセットの第２の時間セグメントを開始し、第２時間セグメント間に出力での電圧状態シフトに応答して、オフセット補正信号を形成するステップを含む方法。【選択図】　図３　
2004120801.tif 000002
【特許請求の範囲】
【請求項１】
　　信号を転送するための回路構成において、
　　　複数の信号生成回路（４６、１７４、及び１７８）であって、前記回路の各々が出力（１０８、１８２、及び１８６）を有することからなる、複数の信号生成回路と、
　　　前記回路の前記出力から低域の空間周波数成分を除去するための複数のＤＣ除去手段（２０８、２１０、及び２１２）であって、ＤＣ除去手段の各々は、特定の回路と動作的に関連し、且つ、前記特定の回路の出力から対象とする信号を受信するために接続される一次入力部（２３０）を有し、且つ、前記特定の回路に近接する前記回路のうちの１つから信号出力を受信するために接続される、少なくとも１つの二次入力部（２３２及び２３４）を含み、且つ、前記対象とする信号と、前記二次入力部で受信された前記信号出力との間の差分のアナログ信号に応答する出力信号（２３６）を提供するための差動手段（２６０及び２６２）を含む、ＤＣ除去手段
　を備える、回路構成。
【請求項２】
　　ＤＣ除去手段（２０８、２１０、及び２１２）の各々は、
　　　前記一次入力部（２３０）と、前記少なくとも１つの二次入力部（２３２及び２３４）と、前記一次入力部と前記少なくとも１つの二次入力部との間の信号の差分に応答する出力ノード、とを有する第１の差動セル（２６０）と、
　　　前記第１の差動セルの前記出力ノードに接続される第１の入力部と、第２の入力部（２９８）と、データ出力ノード（２３６）とを有する、第２の差動セル（２６２）であって、前記第２の入力部は、負帰還ループによって前記データ出力ノードに接続される、第２の差動セル（２６２）
　を含む、請求項１の回路構成。
【請求項３】
　　前記回路は、第１の行を形成するように配列された光電素子（４０）であり、前記特定の回路は、前記第１の行の中の１つの光電素子であって、且つ、前記第１の行の中の中間の光電素子によって、前記少なくとも１つの二次入力（２３２及び２３４）に接続される全ての光電素子から隔置されることからなる、請求項１又は２の回路構成。
【請求項４】
　　ＤＣ除去手段（２０８、２１０、及び２１２）の各々は、前記第１の行の中の、異なる光電素子（４０）と動作的に関連する、請求項３の回路構成。
【請求項５】
　　光電素子の列（１６２、１６４、１６６、１６８、及び１７０）を画定するために、前記第１の行（４０）と共に配列された光電素子の複数の第２の行（１０２）を含み、各々の前記ＤＣ除去手段は、光電素子の異なる列と動作的に関連する、請求項４の回路構成。
【請求項６】
　　複数の信号生成回路（４６、１７４、及び１７８）の個々の出力（１０８、１８２、及び１８６）に対してＤＣ除去を提供する方法であって、
　　　ＤＣ除去回路（２０８、２１０、及び２１２）を前記信号生成回路の各々に提供するステップと、
　　　前記信号生成回路の各々の前記出力から、前記信号生成回路が提供される前記ＤＣ除去回路へ対象とする信号を提供するステップであって、前記対象とする信号を前記提供されたＤＣ除去回路の一次入力部（２３０）に送るステップを含むことからなるステップと、
　　　前記ＤＣ除去回路の各々の対応する数の二次入力部（２３２及び２３４）に少なくとも１つの二次信号を提供するステップであって、特定のＤＣ除去回路への前記二次信号の各々は、前記特定のＤＣ除去回路が提供される前記信号生成回路に近接する、前記信号生成回路のうちの１つの前記出力に応答することからなるステップと、
　　　前記ＤＣ除去回路の各々から、ＤＣが除去された信号を生成するステップであって、前記ＤＣが除去された信号は、対象とする前記信号と、前記少なくとも１つの二次信号との間の差分のアナログ信号に応答することからなるステップ
　を含む方法。
【請求項７】
　　前記ＤＣ除去回路の各々を提供するステップは、前記ＤＣ除去回路を光電素子アレー中の特定の光電素子に接続するステップを含む、請求項６の方法。
　
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、一般に、信号転送回路に関し、とりわけ、受光装置アレイからの個々の信号を計算回路に転送するための回路構成に関する。
【背景技術】
【０００２】
　さまざまな用途において、ある表面を横切る装置経路を正確に判定することが重要である。例えば、走査原稿の画像の忠実な再現を獲得すべき場合、原稿に沿った走査装置の走行に関する正確な情報がなければならない。一般に、スキャナによって得られる捕捉画像は、デジタル・フォーマットでメモリに記憶される画素データ列である。歪みのない画像には、画素データ列への原稿画像の忠実なマッピングが必要とされる。
【０００３】
　本発明の譲受人に譲渡された、Ertel 他に対する米国特許第5,149,980 号に記載されているところでは、相互相関関数を用いて、所定の方向への原稿と光電素子アレイとの間の相対移動が判定される。該特許に言及されているところによれば、１次元手法を拡張して、原稿と光電素子アレイとの間の２次元相対移動を判定し、それにより、２次元平面における並進、回転、及び変倍が追跡可能となる。
【０００４】
　Ertel 他に対する特許に記載されているところによれば、光センサ・アレイを用いて、原稿のある形態の「識別特性」が収集される。この識別特性は、原稿の表面質感または他の光学特徴を照射して、画像形成することによって得ることができる。光強度は、表面質感の変化に伴いピクセル毎に変動する。原稿の表面の相互相関画像によって、アレイと原稿との間の相対移動を突き止めることが可能である。
【特許文献１】米国特許第5,149,980 号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　Ertel 他によって解説されているようなシステムの設計に関する厳密な要素は、原稿の識別特性を確実に判定するのに十分な高レベルに、各光電素子のＳ／Ｎ比を維持する回路である。信号が、白紙の紙質のわずかな変化の結果として、画素から画素への反射率の差である場合、反射率の変化は、約６パーセントになる可能性がある。サンプル速度目標、及び可能性のある後続の信号平均化量を考慮すると、有効な情報を得ようとすれば、信号におけるノイズ条件は、紙反射率変動信号の６パーセント未満でなければならない。
【０００６】
　従って、ノイズは、受光装置アレイにおける光電素子からの信号に処理を加える上での問題の１つである。別の問題は、製造段階で導入される、処理回路の性能のばらつきである。電気的に並列な転送回路の性能がばらつくと、ある画素から他の画素への反射率の差の計算に頼る動作は、エラーを被りやすい。理想的には、信号転送回路の性能のばらつきに起因した画素間の信号差がなく、そのため、画素信号間の差が、光電素子における受光の差だけに帰属する。しかし、回路デバイスには、そのデバイスが、同じ製造プロセスによって形成された場合であっても、性能にばらつきがある。
【０００７】
　更に他の問題には、画素の１つ近傍における画素間では一貫しているが、画素近傍同志の間では異なるような、画像に影響を及ぼす考慮事項が存在する場合に、画像形成される表面に関する有効な情報を確実に得ることが含まれる。例えば、照射光学装置によって、画像形成すべき表面の、近傍間における照度変動を一貫させることができる。不均一な照度は、人為物を生じさせることになる。一貫した局所的パターンの他の例として、光電素子アレイの一部が、暗い背景を有する表面領域に向けられており、一方、光電素子の残りの部分は、表面の陰影のない領域に向けられているパターンがある。
【０００８】
　従って、本発明の目的は、製造段階で導入されるデバイスのばらつきにより、また光電素子信号の多数画素パターン発生及び／又は処理により生じるエラーに対する感受性を低減した、受光装置配列に接続するための転送回路を提供することである。
【課題を解決するための手段】
【０００９】
　上記目的は、本発明の１つの実施例の場合、周期的オフセット補正を受けて、転送増幅器間における性能の差に対して信号処理の感受性を低減する、並列転送増幅器を含む、光電素子アレイから計算回路に信号を転送するための回路及び方法により達成される。
【００１０】
　上記目的は、本発明の他の実施例の場合、光電素子アレイにおける光受信の多数光電素子パターンのような人為物の影響を抑制する空間周波数帯域フィルタリング増幅器を含む、信号転送回路によって達成される。
【００１１】
　以下の開示において、「ＤＣ除去」という用語は、空間周波数帯域フィルタリングを表すための簡略用語として用いられる。ここで理解されたいのは、本明細書で用いるような「ＤＣ除去」という用語には、ＤＣ空間成分の除去だけでなく、低周波数と高周波数の一方または両方における、空間周波数成分の除去も又包含される、ということである。
【００１２】
　転送増幅器レベルにおいて、読み出しモードの場合、各転送増幅器は第１の入力を有し、これは、光電素子で受けた光を表す信号を受信するように接続される。アレイ内の光電素子は、列と行をなすように配列され、特定の列における光電素子は、特定の転送増幅器の第１の入力に順次接続されるが、これは厳密ではない。各転送増幅器は、基準電圧源（例えば、１．７５ボルト）に接続される第２の入力を有する。転送増幅器は、差動回路として機能するので、出力は、第１と第２の入力における電圧状態間の差に応答することになる。しかし、読み出し期間の間のリセット期間時には、第１と第２の入力は、両方とも、基準電圧源に接続される。さらに、転送増幅器の出力は、瞬間的にリセット電圧源（例えば、３．２５ボルト）に接続される。オフセット低減回路が設けられて、出力がリセット電圧源から切断された後に、リセット電圧と出力での電圧状態との間の電圧差の検出に応答して、オフセット調整信号が発生される。このようにして、調整信号を問題となる転送増幅器に加えることによって、その転送増幅器と他の転送増幅器との間における性能差を低減、又は削除することが可能になる。
【００１３】
　オフセット調整型の転送増幅器の利点は、デバイス間のばらつき及び１／ｆノイズの影響が考慮されるという点にある。アレイ全体を読み出すためのサイクル時間は、５０μｓ程度である。高回路密度と共に低電力動作を達成するためには、ＣＭＯＳ回路が望ましいが、仮に１／ｆノイズが抑制されないとすれば、こうしたノイズによって、増幅器の出力に大幅な揺らぎを生じる可能性がある。本発明の他の利点は、各転送増幅器には、オフセット調整信号を格納するサンプル／ホールド構成が含まれているため、各転送増幅器に必要なのは、周期的にリフレッシュされることだけとなる点にある。従って、オフセット調整信号を決める単一回路を全ての転送増幅器に用いることが可能になる。光電素子信号読み出し間における期間を延長することなく、周期的なリフレッシュを実現するタイミング・シーケンスが規定される。
【００１４】
　各転送増幅器には、サンプル／ホールド構成が含まれているので、転送増幅器は３つの動作モードを備えている。読み出しモードの場合、第２の入力が基準電圧源に接続され、一方、第１の入力が光電素子に接続される。結果として、電荷が、動作上関連する積分コンデンサに転送される。増幅器出力電圧は、次いで、下流の処理回路に供給される。内部のサンプル／ホールド構成によって、オフセット補正が施される。第２の動作モードは、受動リセット・モードである。オフセット調整信号が更新されないので、このリセットは「受動」である。第１の能動オフセット調整動作が実行されるまで、受動リセット・モードは低品質である。受動リセット・モードの場合、転送増幅器の２つの入力が互いに接続され、その出力は、リセット電圧源に接続されたままである。第３の動作モードは、能動リセット・モードである。受動リセット・モードのように、転送増幅器の２つの入力が基準電圧源に接続される。しかし、その出力は、瞬間的にリセット電圧源に接続されるだけである。出力は、切断されると、オフセット調整回路に接続され、適正なオフセット調整信号が決定されて、次の能動リセット動作まで、サンプル／ホールド構成によって記憶される。
【００１５】
　オフセット調整信号の周期的更新の間に、各転送増幅器は、交互に読み出しモードと受動リセット・モードになる。１／ｆオフセット・ドリフト成分は、十分に低速のため、光電素子アレイの各８番目の読み出し後の更新でも、十分な速度である。
【００１６】
　前記のように、本発明には、多数光電素子光パターン、及び他の人為物を抑制するＤＣ除去増幅器も含まれている。ＤＣ除去増幅器によって、転送増幅器の出力から、低周波数と高周波数の両方の空間周波数成分が除去される。ＤＣ除去増幅器と転送増幅器は、１対１の対応とすることができる。各ＤＣ除去増幅器には、特定の光電素子から問題となる信号を受信するように接続された、一次入力が含まれている。各ＤＣ除去増幅器には、特定の光電素子に近接した光電素子から出力信号を受信するように接続された、少なくとも１つの二次入力も含まれている。要するに、二次入力の平均化が行われて、結果得られる平均値が一次入力から減算される。ＤＣ除去増幅器は、低空間周波数成分を除去する以外に、画素間隔の２倍に相当する周波数において固有の低域通過特性を備えている。従って、ＤＣ除去増幅器は、本質的に帯域通過特性を備えている。帯域通過特性の固有の低域通過要素は、平均化の前に、二次入力を異なる重み係数で乗算することによって修正することが可能である。重み係数は、正または負の数となり得る。
【００１７】
　ＤＣ除去増幅器は、第１と第２の差動セルから形成され、第２の差動セルは、その出力からその入力への負帰還ループを備えている。第２の差動セルは又、下流の差動動作を容易にする中間範囲の電圧を確立するために、ＤＣ入力も備える。本発明にとって不可欠ではないが、ＤＣ除去増幅器が、オフセット補正を含むこともでき、またスイッチング・ネットワークを含むこともでき、これによりユーザが、入力をＤＣ除去増幅器に切り換えたり、又は増幅器の動作をテスト・モードに設定したりすることが可能となる。
【発明の効果】
【００１８】
　本発明は上述のように、オフセット低減回路が設けられて、出力がリセット電圧源から切断された後に、リセット電圧と出力での電圧状態との間の電圧差の検出に応答して、オフセット調整信号が発生される。このようにして、オフセット調整信号を問題となる転送増幅器に加えることによって、その転送増幅器と他の転送増幅器との間における性能差を低減、又は削除することが可能になる。
【００１９】
　また、オフセット調整型の転送増幅器により、デバイス間のばらつき及び１／ｆノイズの影響が低減されるという効果がある。
【実施例】
【００２０】
　図１を参照すると、原稿１４に沿った曲がりくねった経路１２を辿った、携帯用手持ち式走査装置１０が示されている。原稿は、１枚の紙とすることもできるが、本発明は、他の画像を保持する基体に用いることもできる。手持ち式走査装置を利用する場合、紙の繊維といった固有の構造特徴の位置を追跡して、結果得られる位置情報を利用して、画像データを修正することができる。しかしながら、本発明は、他の用途でも利用することができる。
【００２１】
　走査装置１０は、自立式で、バッテリで動作することが望ましい。しかし、該装置には、外部電源、あるいは、コンピュータ又はネットワークのデータ・ポートに対する接続部を含めることもできる。この走査装置には、画像ディスプレイ１６が含まれている。該ディスプレイによって、捕捉した画像をほぼ瞬時に見ることが可能になる。ただしディスプレイは、不可欠ではない。
【００２２】
　走査装置１０は、３つの自由度を可能にし、その２つは並進であり、１つは回転である。第１の自由度は、原稿１４に沿った横への移動（Ｘ軸移動）である。第２の自由度は、原稿に沿った上下方向の移動（Ｙ軸移動）である。第３の自由度は、原稿１４のエッジに対して、画像センサ素子の線形アレイが回転不整合（Ｚ軸移動の結果としてのθ不整合）となるように、該装置を動作させる能力である。すなわち、必ずしも画像形成素子の線形アレイを装置の並進方向と垂直に維持する必要はない。
【００２３】
　次に、図１及び２を参照すると、走査装置１０の底側１８には、原稿１４と撮像センサ２２の間の適切な接触を維持する際に手助けとなる、枢動部材２０が含まれている。航行センサ２４及び２６が、撮像センサの対向端に配置されている。航行センサは枢動部材に装着されているので、航行センサは撮像センサに対して固定位置にある。
【００２４】
　物理的に小型化にするために、撮像センサ２２は、接触式の画像形成装置が望ましいが、小型化がそれほど問題でない、又は更に小さい画像が所望される用途の場合、投射光学装置を用いたセンサを使用することもでき、これは倍率が１未満である。接触式の画像形成装置は、一般に、日本板硝子社の米国連邦登録商標であるＳＥＬＦＯＣの商標名で販売されているレンズを使用する。あまり慣用的ではないが、結像レンズを用いずに、光源のインターリーブ型アレイ素子と近接センサを利用して、接触式の画像形成をなすことが可能である。走査用途のための慣用的な撮像センサを用いることもできる。撮像センサは、やはり照明光源、照明光学装置、及び像伝送光学装置を含む１つのユニットの一部とすることもできる。
【００２５】
　図１には、４つと何分の１かの帯状部分、すなわち原稿１４を横切る側方パスからなる、曲がりくねった経路１２が示されている。大部分の用途にとって有効な撮像センサ２２は、２５ｍｍ〜１００ｍｍの範囲内の長さを有する。帯状部分には、重複した領域が含まれるべきであり、その結果、ステッチ・プロセスを利用して、被走査原稿の忠実な再現を得ることができる。
【００２６】
航行センサ
　走査装置１０には、少なくとも１つの航行センサ２４又は２６が含まれている。好適な実施例の場合、該装置には、１対の航行センサが含まれ、これらのセンサは、撮像センサ２２の対向端に配置される。互いに直交して装着される光電素子の１次元アレイを利用することができるが、更に好適な実施例の場合、各航行センサは、光電素子の２次元アレイである。航行センサ２４及び２６を用いて、原稿に対する走査装置１０の移動が追跡される。
【００２７】
　各航行センサは、読み出し及び信号処理回路を含む集積回路基板に形成される、光電素子のアレイである。４０μｍの画素距離の範囲にわたって必要な位置精度は、２．０μｍである。非常に高い位置精度には、素子間で十分に異なる信号を獲得するために、長さ数十ミクロン以下の個別の光電素子が必要になる。好適な実施例の場合、紙の原稿１４上で所望される画素サイズは、４０μｍであり、画像形成光学装置によって、１．５の倍率が得られるので、航行センサ２４及び２６の受光素子は、６０μｍ×６０μｍになる。光学倍率が大きくなると、より大きい画素の利用が可能になる。しかし、必要とされるシリコンの総面積、従って、アレイのコストを最小限に抑えるためには、性能目標に合うように、画素サイズをできるだけ小さく保つことが望ましい。各航行センサは、６４個の列と３２個の行を備えたアレイとすることができる。しかし、これらの数字のどれも、本発明にとって重要なものではない。
【００２８】
　航行センサ２４及び２６の動作時、所望の信号は、原稿１４の表面に沿った変化によって生じる、画素間の反射率の差である。表面変化が、白紙に沿った紙質の変化である場合、反射率は、白紙の基本反射率の約６パーセントだけしか変動しない。従って、以下で説明するような回路は、ノイズを最小限に抑え、電圧安定性を確保するように設計しなければならない。
【００２９】
　図３は、単一の集積回路チップに形成される回路のブロック図である。このチップは、２次元画像を捕捉して処理を施し、それにより不図示の外部コントローラに相互相関情報を供給するように設計された、アナログ信号処理チップである。上記の実施例の場合、コントローラは、画像相互相関値を用いて、Ｘ−Ｙ位置情報を導出する。次に、Ｘ−Ｙ位置情報を用いて、図２の撮像センサ２２を利用して収集した画像データから、線形画像が正確に再構成される。
【００３０】
　図３の実施例の場合、航行センサ２４は、３２個の行と６８個の列を光電素子を備えたアレイである。アレイをなす６８個の列転送増幅器１７によって、航行センサ２４から、アレイをなす６４個のＤＣ除去回路１９に、行から行へというように信号が転送される。低コストの画像捕捉システムの場合、撮像すべき全体領域にわたって完全に一定した光強度で、目標領域を照射するのは困難である。均一な照射を行う能力は、光学装置及び光源のコストに比例する場合が多い。さらに、慣用的な集積型光センサのセル毎の較正がなければ、集積回路処理技術の制限の結果として、ある程度の感度のばらつきが生じることになる。図３のアナログ信号処理チップが用いられる航行システムの場合、入射画像と、撮像アレイに対して異なる位置で以前に捕捉された画像との間で、相互相関を計算する必要がある。照度及び光電素子感度にばらつきがあると、相関信号が劣化することになる。従って、図３の空間ＤＣ除去回路１９は、相関信号の完全性を維持し、同時に、システムのコストを比較的低く抑えるように設計されている。別様であれば相関信号を損なうことになる、照度及び光電素子感度における低い空間周波数の変化が、航行画像から除去される。さらに、ＤＣ除去回路には、固有の低域通過特性も備わっている。計算アレイ２１は、ＤＣ除去回路１９からデータを受信し、該データの局所的な差分計算を実施した後、チップ内蔵でないコントローラに相互相関出力２３を転送する。また、図３には、チップの各種構成要素のための制御論理の供給源２５も示されている。
【００３１】
光電素子回路
　図４は、光電素子回路の概略図である。図５は、光電素子対の更に詳細な回路図である。入射光は、サンプル期間中に積分される電流へと変換される。記憶値は、処理シーケンスにおける次のステップに利用することができるように、周期的に読み出される。積分サイクルの開始時に、図４におけるリセット・スイッチ２８が「オン」になり、瞬間的に積分コンデンサ３０を３．２５ボルトにリセットする。図５に示すように、リセット・スイッチ２８は、ｐチャネル・トランジスタであり、第１のリセット線３２を介してトランジスタのゲートに論理低を加えることによって「オン」となる。フォトダイオード３４によって発生する光電流は、ＰＮＰトランジスタ３６によって増幅される。フォトダイオード及びトランジスタは、寄生容量３８と共に、光電素子４０を規定する。増幅された光電流は、トランジスタ５２を介して、１．７５ボルトのレベルに向かう下方へと積分コンデンサ３０を充電する。サンプル期間の終了時には、読み出しスイッチ４２が「オン」になり、記憶値が、読み出し線４４に沿って転送増幅器４６に出力される。図５に示すように、読み出しスイッチは、ｎチャネル・トランジスタであり、読み出し制御線４８によって制御される。
【００３２】
　光電素子４０のフォトダイオード３４は、光子の受容に応答して電流を発生する。フォトダイオードは、ＰＮＰトランジスタ３６のベースに接続されている。フォトダイオードは、トランジスタがフォトトランジスタになるように、トランジスタのベース／コレクタ部分とすることができる。逆バイアスのダイオードは、０．１６ｐＦである寄生容量３８を有する。３２×６８の光電素子アレイがある上記の実施例の場合、フォトダイオードにおける光電力は、１．１ｎＷに決定されている。この結果、ダイオード電流源に０．６ｎＡの電流が生じることになる。電流レベルが低いので増幅が必要になるが、これは、表面質感が、関心事の画像である用途の場合に、ベース光電流の約６パーセントにしかすぎない光変動信号によって、ノイズと区別するのに十分な電圧差が生成されるのを保証するためである。
【００３３】
　光電素子４０のＰＮＰトランジスタ３６によって、光電流が増幅される。トランジスタによって増幅されると、積分コンデンサの利用が可能になり、光電素子間の再現性が促進される。増幅されなければ、フォトダイオード３４からの小電流で、２ボルトの振れ幅を得るためには、積分器として、例えば１０ｆＦといった極めて小さいコンデンサが必要になる。これは、寄生容量のため、素子毎に再現するのが困難であろう。ダイオードから基板ＰＮＰデバイスに光電素子のレイアウトを変更するのが、電流を増幅させるのに好都合な方法である。１８の電流増幅率値によって、出力エミッタ電流が１１．４ｎＡに増大される。従って、０．２０ｐＦの積分コンデンサを用いることが可能になる。これにより、再現性が促進されるが、余分な領域を必要とするほど大きくはならない。
【００３４】
　図４の回路に関する問題は、電流増幅率従属性が、直接的に出力電流の決定に、従って積分コンデンサ電圧の決定に係わるということである。しかし、テストの結果明らかになったのは、ユニット間におけるデバイスの整合が良好であるため、電流増幅率従属性の影響は微小であった。
【００３５】
　サーボ回路が、３つのＭＯＳトランジスタ５０、５２、及び５４によって形成される。３つのＭＯＳトランジスタは、フォトトランジスタ３６の出力用の共通ゲート段５２を備えた増幅器を形成する。光電素子４０に発生した電流を積分コンデンサ３０に適正に転送できるようにするため、フォトダイオードの逆電圧（すなわち、トランジスタのベース電圧）は、ほぼ一定のレベルに保たれなければならない。ベース・ノード５６における電圧のシフトが可能になると、光電流は、基板ＰＮＰトランジスタ３６によって増幅される電流を供給するのではなく、ダイオードの寄生容量３８、又はトランジスタのベース・コレクタ容量を充電及び放電する際に、少なくとも部分的に消費されることになる。
【００３６】
　ノード５６におけるトランジスタ・ベース電圧は、３つのトランジスタ５０、５２、及、５４によってほぼ一定のレベルに保たれる。所望の動作を実現するのに不可欠ではないが、図４及び５の実施例の場合、実質的に一定の電圧レベルは、コレクタ・ノード５８でのＡＶＳＳを超えるＮＭＯＳしきい値レベルにほぼ等しい。３つのＭＯＳトランジスタは、ＰＮＰトランジスタのエミッタ・ノード６２に対するソース・フォロワとして機能するトランジスタ５２によって、負帰還ループとして動作する。従って、ベース電圧は、トランジスタのエミッタ電圧によって制御される。これが可能な理由は、ベース電圧、すなわちコンデンサ３０におけるフォトダイオード出力が、非常に高いインピーダンス・レベルを有するためである。トランジスタ５２は、共通ゲート段として機能し、これには追加の利点として、ＰＨＴＯ１ノード６４の電圧揺動から、トランジスタのエミッタ・ノード６２とベース・ノード５６をさらに分離する、という利点がある。
【００３７】
　次に、図４、５、及び６を参照すると、リセット期間の間、ＰＨＴＯ１ノード６４における出力電圧は、リセット・スイッチング・トランジスタ２８によって３．２５ボルト、すなわちＶＢＢ１に保持される。スイッチング・トランジスタを電気的に「オン」にすると、ＣＧＮ１ノード６６は、約２．６ボルトに保持され、エミッタ・ノード６２は、約１．４ボルトに保持される。ノード５６におけるベース電圧は、１．０ボルトに近い。
【００３８】
　問題となる媒体を照射する光源が「オン」になると、約０．６ｎＡの光電流が、トランジスタ３６のベースからＡＶＳＳに接続されたコレクタ・ノード５８に流れる。図６のタイミング・シーケンスの開始から７．０μｓの時点において、第１のリセット線３２、すなわちＲＳＴ１Ｂにおけるリセット信号が論理的に高に移行され、それにより、リセット・スイッチ２８が「オフ」になる。結果として、フォトトランジスタ３６のエミッタ電流が、第２のｎチャネル・トランジスタ７０と並列の第１のｎチャネル・トランジスタ６８のゲート・チャネル間容量によって形成される容量構造から引き出されるにつれて、ＰＨＴＯ１ノード６４の出力が、直線的にランプ状で低下する。図５のトランジスタ６８及び７０は、図４における積分コンデンサ３０によって表される。問題となる電圧の範囲は、３．２５ボルト〜１．７５ボルトである。従って、第１と第２のｎチャネル・トランジスタ６８及び７０のゲートは、デバイスのゲート・チャネル間容量が、デバイスのしきい値レベルを超えるのに十分高く保持される。
【００３９】
　リセット・スイッチ２８が「オフ」である積分時間中、エミッタ・ノード６２とベース・ノード５６における電圧は、上述の負帰還ループによって安定化された状態のままである。ベース・ノードの電圧は、約２ｍＶの範囲内にとどまる。
【００４０】
　このシミュレーション実行のため、積分時間の約２０マイクロ秒後に、読み出し制御線４８によって、正に向かうゲート・パルスがトランジスタ４２に加えられて、読み出しスイッチ４２が「オン」になる。正のゲート・パルスは、約２００ｎｓ間持続する。転送増幅器４６の動作によって、ＰＨＴＯ１ノード６４が１．７５ボルトに引き下げられる。これにより、転送増幅器において図４の積分コンデンサ３０からコンデンサ７２への信号の転送が実現する。転送プロセスが終結すると、読み出し制御線４８は論理低に戻され、第１のリセット・線３２も論理低になる。これにより、リセット・スイッチ２８が「オン」になり、ＰＨＴＯ１ノード６４が引き上げられて、３．２５ボルトに戻される。
【００４１】
電荷転送
　図４を参照して、特定の列転送増幅器４６の基本動作について説明する。転送増幅器が読み出しモードにない場合、読み出し線４４は、増幅器の第２の入力７４に対して分路される。すなわち、２つの入力が、１．７５ボルトに保持される。同時に、出力線１０８が、第２の定電圧源に接続される。重要ではないが、出力線１０８における電圧は３．２５ボルトである。積分コンデンサ３０も、リセット・スイッチ２８によって３．２５ボルトに接続される。
【００４２】
　図４及び５を参照すると、リセット・スイッチ２８が開放されると、積分コンデンサ３０における電荷が、光電素子４０において発生する光電流に依存して変動することになる。約４０μｓの積分期間の後、転送増幅器の第１の入力線７６と出力線１０８が、それぞれ、１．７５ボルトと３．２５ボルトの定電圧源から切断される。読み出しスイッチ４２を「オン」にして、積分コンデンサ３０を第１の入力線７６に接続すると、正の摂動が、転送増幅器の第１の入力線において受信される。増幅器の出力は負に移行し、それにより電荷が、転送コンデンサ７２を介して読み出し線４４から引き出され、電圧値が１．７５ボルトに戻される。これは、増幅器の利得によって生じる。電荷は保存されるので、積分コンデンサ３０を、その最終積分値から第２の入力線７４の電位、すなわち１．７５ボルトにするのに必要な電荷量が、積分コンデンサ３０から転送コンデンサ７２に引き出される。積分及び電荷転送の動作を左右する式は、次の通りである。
【００４３】
out＝Vｏｕｔ−[（Vｃａｐ−Iｐｈ(β+1)Tｉｎｔ／Cｉｎｔ）−Vｂｏｔｔ]Cｉｎｔ／Cｔｒａｎ
ここで、out は、転送動作の終了時における転送増幅器の出力電圧であり、Vｏｕｔは、出力線１０８における開始電圧（すなわち、３．２５ボルト）であり、Vｃａｐは、積分コンデンサ用の開始電圧（すなわち、３．２５ボルト）であり、Iｐｈ は、フォトダイオード電流（すなわち、０．６ｎＡ）であり、βは、フォトトランジスタ３６の電流増幅率（すなわち１８）であり、Tｉｎｔは、受光装置のための積分時間（すなわち、４０μｓ）であり、Cｉｎｔは、積分コンデンサの値（すなわち、０．２ｐＦ）であり、Vｂｏｔｔ は、転送増幅器の第２の入力７４におけるバイアス値（すなわち、１．７５ボルト）であり、Cｔｒａｎ は、転送コンデンサの値（すなわち、０．４ｐＦ）である。
【００４４】
　前記のように、図３の計算アレイ２１の演算は、相関演算である。相関演算の初期部分を考えると、２つの最も近接した光電素子の信号間における差の減算が行われる。データの正確な解釈には、計算アレイに対する入力信号が、受光装置アレイ２４の様々な光電素子で受ける光の照度の差に強く依存することが必要になる。従って、デバイスの製造段階での差に起因するデバイスの不整合によって、精度が悪くなる。さらに、光電素子の積分時間が４０μｓであり、アレイ全体の読み出しには、５０μｓ程度のサイクル時間を要する。高い回路密度と共に小電力動作を実現するには、ＣＭＯＳ回路が望ましいので、１／ｆノイズも問題になる。解析によって、転送増幅器４６のオフセットにおけるドリフトが、この時間フレーム中に生じやすいことが明らかになった。従って、列転送増幅器の全てを実質的に同じオフセット値に整合させるメカニズムによって、後続の処理動作を更に正確にすることが可能になる。結果として、以下で説明するが、オフセット制御動作がもたらされる。
【００４５】
オフセット補償
　次に図７を参照すると、列転送増幅器４６が示されており、これは、４つのトランジスタ素子７８、８０、８２、及び８４によって、選択的に共に分路される第１の入力７４と第２の入力７６を備える。これらのトランジスタのうちの２つはスイッチとして機能し、一方、他の２つは、ある程度の電荷注入補償を与える。トランジスタ素子のスイッチングは、ＴＲＮＲＳＴ線８６における信号によって制御される。線８６上の信号が論理高の場合、入力７４及び７６は、両方とも、ＶＢＢ３線８８を介して定電圧源に接続される。上例の場合、ＶＢＢ３電圧は、１．７５ボルトである。インバータ１１０及び１１２が、トランジスタ７８−８４に適正な信号レベルを供給する。
【００４６】
　列転送増幅器４６が読み出し動作間にある場合、線８６上の信号によって、転送増幅器はリセット・モードになる。転送リセット信号によって、入力７４及び７６が共に接続され、同時に、出力線１０８が線１１４を介してＶＢＢ２の電源に接続される。４つのトランジスタ素子からなる第２のバンク１１６が、出力線１０８とＶＢＢ２の電源を接続又は切断するために、ＴＲＮＲＳＴ線８６上の転送リセット信号によって制御される。上記の実施例の場合、ＶＢＢ２電圧は３．２５ボルトである。入力電圧及び出力電圧の選択によって、出力電圧を、後続段のために、動作電源電圧のほぼ中間範囲に中心決めすることが保証される。トランジスタ素子の第２のバンク１１６内において、素子のうちの２つは、電荷注入補償を実現するために設けられている。
【００４７】
　４つのトランジスタ素子からなる第３のバンク１１８が、転送増幅器４６の出力線１０８を読み出し帰還線１２０に選択的に接続するために含まれている。第３のバンク１１８及び読み出し帰還線１２０は、オフセット調整ループの一部を形成する。やはり、そのバンク内のトランジスタのうちの２つは、電荷注入補償のためだけに設けられている。複数のゲート１２２、１２４、１２６、及び１２８と、クロック装置１３０が、第２のバンク１１６及び第３のバンク１１８の適正な動作を与えるように接続される。これらのデバイスは、それぞれ、慣用的な仕方で動作するものであり、当業者には明らかなように、他の慣用的な回路に簡単に置き換えることもできる。
【００４８】
　転送増幅器４６がリセット・モードにある場合、２つの入力７４及び７６は、トランジスタ７８−８４の第１のバンクによって、１．７５ボルトに接続され、また出力線１０８は、トランジスタ素子の第２のバンク１１６によって、一時的に３．２５ボルトに接続される。オフセット制御動作中、トランジスタ素子の第３のバンク１１８は、第２のバンク１１６が「オフ」なった後、出力線を読み出し帰還線１２０に接続する。次に、図８を参照すると、複雑さを軽減するため、図７の回路構成が、単一ブロック１３２に簡略化されている。また、ブロック形式で示されるのは、電圧源１３４であり、この目的は、回路を動作させるのに必要な各種のバイアス及びリセット電圧のためである。最後に、図８には、オフセット調整増幅器１３６が示され、これは、ＶＢＢ２線１１４に接続された第１のノード１３８と、帰還線１２０に接続された第２のノード１４０とを有する。
【００４９】
　オフセット調整増幅器１３６は、図３の受光装置アレイ２４の列転送増幅器１７の全てに共通している。しかし、図８の第２のノード１４０は、所定時間に１つの転送増幅器だけに接続される。実際、６８個の列転送増幅器が、同時に読み出しモードになると、第２のノード１４０は、転送増幅器からのどんな信号受信からも電気的に分離されることになる。
【００５０】
　オフセット調整増幅器１３６の動作時、読み出し帰還線１２０における電圧状態が、ＶＢＢ２線１１４における定電圧と比較される。理想の場合には、ノード１３８及び１４０における電圧状態は等しくなるため、出力ノード１４２及びＯＦＡ線１４４における電圧が、公称出力バイアス・レベルになる。しかし、デバイス製造段階でのばらつき、及び他の性能メカニズムによって、オフセットが生じることになる。結果として、ノード１３８及び１４０における電圧状態が異なることになり、それによって、ＯＦＡ線１４４を介して回路ブロック１３２に伝達されるオフセット信号が生成される。図７に示すように、線１４４は、列転送増幅器４６に接続されて、転送増幅器のオフセット補償をもたらす。
【００５１】
　ＯＦＡ線１４４は、図７に示すように、オフセット補正ポート１４６において転送増幅器４６に接続される。図９を参照すると、転送増幅器４６の内部回路が示されている。図９の回路構成の一部は、慣用的なものであり、当業者には容易に理解されるものである。かかる慣用的な回路については、ここでは説明しない。しかし、慣用的な回路に、オフセット・サンプル／ホールド回路１４８が追加されており、これは、転送増幅器のオフセット補正ポート１４６によってアクセスされる。特定の転送増幅器が、図８のオフセット調整増幅器１３６に接続されるリセット動作が終了すると、サンプル／ホールド回路がリフレッシュされる。転送増幅器のリフレッシュ・ポート１５０において受信される信号が、オフセット補正ポート１４６をＯＦＡＭ線１５４に接続するための、トランジスタ素子の第４のバンク１５２を適切にバイアスする。ＯＦＡＭ線１５４は、１対のトランジスタに通じ、これは、オフセット調整信号用の記憶コンデンサとして機能すべく結合している。第３のトランジスタ１６０が、オフセット補正信号によってバイアスされて、転送増幅器の慣用的な回路に対してオフセット補償を施す。
【００５２】
　動作時に、オフセット補正は、転送増幅器４６の出力線に始まり、転送増幅器のオフセット補正ポート１４６まで続くループを形成することによって達成される。図７を参照すると、増幅器の第１の入力７４、及び第２の入力７６がＶＢＢ３（例えば、１．７５ボルト）に接続され、またトランジスタ素子の第２のバンク１１６によって、出力線１０８がＶＢＢ２（例えば、３．２５ボルト）に接続され、次いでＶＢＢ２から切断されると、オフセット制御動作は、トランジスタ素子の第３のバンク１１８によって、出力線１０８を読み出し帰還線１２０に接続することによって開始される。オフセット補正の必要がなければ、読み出し帰還線１２０における電圧状態はＶＢＢ２と等しくなる。次に、図８を参照すると、オフセット調整増幅器１３６は、読み出し帰還線１２０における電圧を、予測される電圧状態、すなわちＶＢＢ２電圧と比較する。増幅器１３６は、差動セルであり、オフセット調整線１４４に接続された出力ノード１４２を有する。このオフセット調整線は、図８及び９に示すように、転送増幅器４６のオフセット補正ポート１４６に接続することによってループを完成する。リフレッシュ間隔の間、トランジスタ素子の第４のバンク１５２が、トランジスタ１５６及び１５８による、オフセット補正ポート１４６における信号の記憶を可能にする。記憶された電荷によって、次のリフレッシュ間隔まで、転送増幅器回路にオフセット補正が与えられる。
【００５３】
　前記のように、各列転送増幅器４６は、光電素子の特定行内の光電素子に順次接続される。１つの実施例において、光電素子の６８個の列と３２個の行が存在する。図１０には、列のうちの５つ１６２、１６４、１６６、１６８、及び１７０が示されており、その各々は、異なる転送増幅器４６、１７２、１７４、１７６、及び１７８に選択的に接続される。
【００５４】
　図５について簡単に言及すると、図４の光電素子４０が、同じ列からの第２の光電素子１０２と対をなすように示されている。従って、各光電素子は、読み出しスイッチ４２及び１０１を「オン」にすることによって、同じ読み出し線４４に接続される。読み出し制御線４８及び９０は、転送増幅器に同時に２つの光電素子が接続されることがないように、読み出しスイッチの個々の制御を与える。また、リセット・デバイス２８及び９２も示されており、これらは、独立したリセット線３２及び９４と、独立したＰＨＴＯノード６４及び９６に接続される。第２の光電素子には、それ自体の共通ゲート構成が含まれ、これは、第１の光電素子４０のＭＯＳトランジスタ５０、５２、及び５４と同様に動作する、ＭＯＳトランジスタ９８、９９、及び１００によって与えられる。最後に、第２の光電素子には、第２の光電素子ための積分コンデンサの働きをする容量性記憶トランジスタ１０４及び１０６が含まれている。
【００５５】
　図１０の回路の動作時、各列１６２−１７０における光電素子４０及び１０２の積分時間は、約４０μｓである。積分期間の後に続いて、光電素子４０の第１行の読み出しスイッチ４２が閉じられ、その結果、各種の転送増幅器４６、１７２、１７４、１７６、及び１７８は、第１行の光電素子４０に当たる光エネルギに対応する電荷を受ける。受け取った電荷は、出力線１０８、１８０、１８２、１８４、及び１８６を介して、後続の処理回路に転送される。単一行の読み出し時間は、２００ｎｓから３００ｎｓの間であると推定される。第１行の読み出しに続いて、読み出しスイッチ４２が開放されて、光電素子１０２の第２列の読み出しスイッチ１０１が閉じられる。この行程は、光電素子の各行が読み出されるまで繰り返される。
【００５６】
　上記のオフセット調整動作には、多くて４μｓしか必要としない。従って、少なくとも８つの転送増幅器４６及び１７２−１７８を、転送増幅器が転送動作間の遊休状態になる４０μｓの各積分期間毎に、順次的に、図８のオフセット調整増幅器１３６に接続することが可能である。図９に示すように、各転送増幅器のサンプル／ホールド回路１４８は、トランジスタ１５６及び１５８によって与えられる記憶容量において、ほとんど電圧垂下がないことが保証されるように設計されている。従って、リセットは、光電素子信号の転送に関して時間を犠牲にすることなく発生可能である。
【００５７】
ＤＣ除去回路
　図３の計算アレイ２１を介した光電素子の航行アレイ２４からの信号処理における問題には、光電素子の近隣内で共通である特性の結果として、処理が潜在的に損なわれることが伴う。例えば、スキャナは、原稿に対して移動する際に、基体を照射するための光源を備える。照度にばらつきがなく、全視野領域を照射するのは困難である。信号処理は、こうしたばらつきによって悪影響を受ける可能性がある。
【００５８】
　図３のＤＣ除去回路１９は、光電素子の近隣内の低い空間周波数の変動を除去する基本機能を備えている。上記のように、ＤＣ除去回路は又、高周波数の空間周波数成分を除去するように設定される、低域通過特性を有する。従って、ＤＣ除去回路は、帯域通過特性を有することが可能である。ＤＣ除去回路は、原稿画像を局部的差分からなる画像に変換する。局部的差分手法は、結果として原稿画像の破壊を生じることになるが、原稿に対するスキャナの移動を測定するような用途の場合、これは重要ではない。低い空間周波数の除去によって、相関信号の完全性が維持される。さらに、局部的差分手法には、実際に画像相互相関を計算する、計算アレイ２１のダイナミック・レンジの必要条件を低減するという付加的利点もある。
【００５９】
　航行センサ２４の検分を受ける基体の照度ばらつきの悪影響を克服する以外に、低い空間周波数を除去することによって、走査を受ける原稿の陰影の付いた領域における紙の繊維が、アレイの主たる領域の１つの視界内に入るが、アレイの第２の部分の視界内に入る紙の繊維は、陰影の付いた領域の外側となるように、航行センサが位置決めされるといったことに対して、航行動作が、影響されにくくなる。
【００６０】
　列転送増幅器１７は、時間多重化方式で行毎に捕捉画像データを転送するので、ＤＣ除去は並列処理で行うことができる。図１１の場合、５つの異なる列転送増幅器からの５つの受光装置の出力１８８、１９０、１９２、１９４、及び１９６が、スイッチング・ネットワーク１９８、２００、２０２、２０４、及び２０６に伝達される。各スイッチング・ネットワークは、図３の制御論理回路２５からのデジタル制御入力によって制御される一連のスイッチを介して、その入力にゲート制御を施す。各スイッチング・ネットワーク１９８−２０６の出力は、関連するＤＣ除去増幅器２０８、２１０、及び２１２に接続されている。スイッチング・ネットワークに依存して、ＤＣ除去回路は、テスト・モード及びＤＣ除去禁止モードを含む多数のモードのうちの任意の１つにすることができる。
【００６１】
　図１５について簡単に言及すると、図１１のＤＣ除去増幅器２１０の可能な４つの動作モードの一例が特徴付けられている。ＮＯＤＣＲ（非ＤＣ除去）モードの場合、増幅器２１０の出力２３６は、スイッチング・ネットワーク２０２によって受光装置出力線１９２に直接接続される、入力ＩＮＰと同じである。ＴＳＴ（テスト）モードの場合、ＤＣ除去増幅器の出力信号は、３つの既知のテスト出力、すなわちＴＣ、ＴＬ、及びＴＲに依存する。
【００６２】
　Ｆ１及びＦ２のＤＣ除去モードの場合、線１９２における受光装置の出力ＰＨＲ（ｉ）の低い空間周波数成分が除去される。以下で詳細に説明するのは、受光装置の出力１９２から、線１８８における受光装置の出力を減算する図１１の回路の実施例である。ＤＣＲＣＭという用語は、ＷＤＡＴＡ（ｉ）線２３６からのアナログ信号の後続の処理を可能にするために、正の中間範囲の電圧値を設定するために選択されたＤＣ値を表している。図１５のＦ２モードは、受光装置出力ＰＨＲ（ｉ）の両側におけるその受光装置の出力の選択において、Ｆ１モードとは異なっている。スイッチング・ネットワーク２０２は、最も近傍の受光装置には接続されていないので、低周波数情報を除去するためのより広いサンプリング値が収集される。Ｆ１及びＦ２モードにおける「一次入力」は、ＰＨＲ（ｉ）出力であり、局部的差分は、ＰＨ（ｉ＋２）及びＰＨＲ（ｉ−２）から二次入力を減算することによって得られる。２次元ＤＣ除去を可能にする実施例については、以下で図１６及び１７を参照する際に説明する。
【００６３】
　中心スイッチング・ネットワーク２０２の機能について、図１１、１２、及び１３を参照して更に詳細に説明する。動作上関連する受光装置ＰＨＲ（ｉ）に対する接続１９２以外に、スイッチング・ネットワーク２０２は、問題となる受光装置から２だけ除去される受光装置である、受光装置の出力１８８及び１９６からの入力を受信する。受光装置の出力は、前に説明した転送増幅器を介して受信される。
【００６４】
　各スイッチング・ネットワーク２０２による電位出力に対する他の入力は、テスト入力ＴＬ２１４、ＴＲ２１６、及びＴＣ２１８である。テスト入力は、図３の制御論理回路２５から受信される。最後に、ＤＣ除去コモン・モード（ＤＣＲＣＭ）入力２２０は、関連するＤＣ除去増幅器２１０への電位出力のために、各スイッチング・ネットワークに接続される。ＤＣＲＣＭはコモン・モード信号であり、これは、画像信号が、後続回路要素の動作範囲内で変化するのを可能にする、本質的にＤＣ項の追加である。例えば、図３の計算アレイ２１に、入力として０ボルトと５ボルトの間でのみ線形に動作する演算増幅器が含まれている場合、コモン・モード信号は、２．５ボルトになるように選択される。
【００６５】
　次に、図１３を特定して参照すると、スイッチング・ネットワークは、２進入力対ＣＦＩＧ１　２２２及びＣＦＩＧ０　２２４を、可能な４つの組み合わせの１つにセットすることによって構成される。さらに、較正信号が、ＣＡＬ線２２６において受信される。ＣＡＬ信号は、ＩＮＰ（ｉ）線２２８だけが、スイッチング・ネットワーク２０２からの信号をＤＣ除去増幅器２１０に伝達する条件を与えるために用いられる。従って、ＣＡＬ信号は、転送増幅器のオフセット制御動作とは別個であるオフセット補正動作時に、ＤＩＮ出力２３０、２３２、及び２３４を切り離す。
【００６６】
　図１１−１３の回路は、線２２２及び２２４における構成信号を制御することによって、４つの方法の１つで構成可能である。第１のモードの場合、ＤＣ除去が禁止される。このモードの場合、線１９２における受光装置の出力は、ＩＮＰ（ｉ）線２２８を介してＷＤＡＴＡ（ｉ）出力２３６まで経路指定される。すなわち、ＤＣ除去増幅器２１０は、ＰＨＲ（ｉ）＝ＩＮＰ（ｉ）＝ＷＤＡＴＡ（ｉ）となる、利得が１の増幅器として機能する。図１３のゲート２４２及び２５２が、線２４４−２５０、２５６、及び２５８において必要とされるＤＣ除去許可信号を供給しないので、出力２３０、２３２、及び２３４に沿ったＤＩＮ信号はこのモードでは利用されない。
【００６７】
　第２のモードの場合、線２２２及び２２４における構成信号が、テスト・モードゲートを規定し、この場合、ゲート２４２が、線２４４及び２４６において許可信号を供給する。この状態において、ＤＣＲＣＭコモン・モード入力２２０は、スイッチング・ネットワーク２０２を介してＩＮＰ（ｉ）線２２８に送られる。テスト入力ＴＬ２１４、ＴＲ２１６、及びＴＣ２１８は、それぞれ、出力２３４、２３２、及び２３０に送られる。テスト入力は、ＤＣ除去増幅器２１０の完全な特徴付けを可能にする、既知の信号である。
【００６８】
　スイッチング・ネットワーク２０２の第３の構成を、ＤＣ除去機能１モードと呼ぶ。このＦ１モードの場合、ＩＮＰ（ｉ）線２２８は、ＤＣＲＣＭ線２２０に接続されて、ＤＩＮＰ（ｉ）＝ＰＨＲ（ｉ）、ＤＩＮＭ０（ｉ）＝ＰＨＲ（ｉ−２）、及びＤＩＮＭ１（ｉ）＝ＰＨＲ（ｉ−２）になる。この第３のモードは、ゲート２５２によって線２５０に論理高を供給し、線２４８に論理低を供給することによって許可される。
【００６９】
　第４の構成を、ＤＣ除去機能２モードと呼ぶ。このＦ２モードの場合、出力２２８、２３０、及び２３２における信号は、Ｆ１モードの信号と同じである。すなわち、ＩＮＰ（ｉ）＝ＤＣＲＣＭ、ＤＩＮＰ（ｉ）＝ＰＨＲ（ｉ）、及びＤＩＮＭ０（ｉ）＝ＰＨＲ（ｉ−２）になる。しかし、Ｆ２モードでは、ＤＩＮＭ１（ｉ）出力２３２が、ＰＨＲ（ｉ＋２）線１９６に接続される。ゲート２５４が、Ｆ２モードを許可するため、線２５６及び２５８に沿って適正な信号をトリガする。
【００７０】
　図１４には、ＤＣ除去増幅器２１０が示されている。この増幅器には、第１の差動セルＡｙ２６０と第２の差動セルＡｘ２６２が含まれる。ＩＮＰ（ｉ）出力２２８が、第２の差動セルにおいて受信され、一方、図１２からの他の３つの出力２３０、２３２、及び２３４は、第１の差動セルにおいて受信される。
【００７１】
　第２の差動セル２６２には、トランジスタ２６４及び２６６の差動対が含まれる。トランジスタ２６８及び２７０は、トランジスタ２６４及び２６６に対して電流ミラー負荷を与える。折重ねカスコード出力段が、４つの直列接続トランジスタ２７２、２７４、２７６、及び２７８によって形成される。トランジスタ２７２及び２７８に加えて、トランジスタ２８０及び２８２が、電圧ＮＣＯＮ４及びＰＣＯＮ４によりバイアスされて、定電流源として機能する。これら２つの電圧は、バイアス電圧ＶＢＰ及びＶＢＮと同様、定電圧源によって発生及び供給される。
【００７２】
　以下で更に十分説明するように、ＤＣ除去増幅器２１０には、オフセット補正回路が含まれる。トランジスタ２８４は、利得１の帰還を実現するためのスイッチとして機能する。オフセット補正トランジスタ２８６、２８８、２９０、及び２９２が、三極管領域においてバイアスされると、オフセット補正が増幅器に導入される。
【００７３】
　ＤＣ除去動作は、図１３を参照して前に説明した信号線２３８及び２４０を利用して、トランジスタ２９４及び２９６を「オン」にすることによって許可される。一方、ＤＣ除去は、スイッチ２９４及び２９６が「オフ」になる場合に禁止され、その結果、増幅器２１０は、出力ＷＤＡＴＡ（ｉ）＝ＩＮＰ（ｉ）である単純な利得１のバッファ増幅器になる。
【００７４】
　ＤＣ除去モードの場合、第１の差動セル２６０は、下記に等しい電流（Ｉｙ） を発生する。
【００７５】
Ｉｙ＝ｇｍｙ（２・ＤＩＮＰ−（ＤＩＮＭ０　＋ＤＩＮＭ１）） （１）
同様に、第２の差動セル２６２は、下記に等しい電流（Ｉｘ)を発生する。
【００７６】
Ｉｘ＝ｇｍｘ（ＩＮＰ−ＷＤＡＴＡ） 　（２）
第２の差動セルには、図１１に帰還線２９８として簡単に示される負帰還が含まれるので、電流Ｉｘは、強制的に−Ｉｙになる。従って、ＤＣ除去が許可されると、以下のようになる。
【００７７】
ｇｍｙ（２・ＤＩＮＰ−（ＤＩＮＭ０＋ＤＩＮＭ１））＝−ｇｍｘ（ＩＮＰ−ＷＤＡＴＡ） 　（３）
式（３）は、次のように書き直すことができる。
【００７８】
ＷＤＡＴＡ＝ＩＮＰ＋ｇｍｙ（２・ＤＩＮＰ−（ＤＩＮＭ０＋ＤＩＮＭ１））／ｇｍｘ　　（４）
相互コンダクタンスｇｍｘは、８つのトランジスタのバンク３００によって変調される。バンク内のトランジスタのうちの４つが、三極管領域で、電圧ＧＡＩＮＡＤＪによりバイアスされて、トランジスタ２６４及び２６６の差動対に対する利得縮退抵抗器として機能する。バンク３００内の他の４つのトランジスタは、利得縮退の抵抗性トランジスタに選択的に分路するためのスイッチとして利用され、Ｇ１及びＧ２デジタル利得制御入力の制御下にある。Ｇ１及びＧ２電圧は、図３に示す制御論理回路２５によって設定される。
【００７９】
　８つのトランジスタのバンク３００内で、４つの抵抗性トランジスタ３０２、３０４、３０６、及び３０８を、それぞれ、ｒ３０２、ｒ３０４、ｒ３０６、及びｒ３０８と呼ぶことにする。利得縮退抵抗の影響を含めると、第２の差動セル２６２の相互コンダクタンスは、以下のようになる。
【００８０】
【数１】
2004120801.tif 000003
【００８１】
ここで、ｇｍｘ０は、第２の差動セルの非縮退ｇｍであり、この場合、ｒ３０２＝ｒ３０４、及びｒ３０６＝ｒ３０８となる。値／Ｇ１及び／Ｇ２は、デジタル制御入力Ｇ１及びＧ２のブール補数であり、０または１の値を有する。縮退抵抗器の値ｒ３０２−ｒ３０８　は、線３１０における制御電圧入力ＧＡＩＮＡＤＪを変化させることによって変調される。
【００８２】
　β２６４及びβ３０２を用いて、トランジスタ２６４及び３０２に対するｕ０ＣｏｘＷ／２Ｌを表し、ＶＤＳ３０２及びＶＤＳ３０４を無視すると、ｇｍｘ０ｒ３０２　は、次のように表すことができる。
【００８３】
【数２】
2004120801.tif 000004
【００８４】
ｇｍｙ＝ｇｍｘ０、β２６４／β３０２＝４及びβ２６４／β３０６＝８とすると、ｇｍｙ／ｇｍｘ　は、式（５）、（６）、及び（７）を用いて次のように表すことができる。
【００８５】
【数３】
2004120801.tif 000005
【００８６】
式（８）を式（４）に代入すると、以下のような増幅器の公称転送特性が得られる。
【００８７】
【数４】
2004120801.tif 000006
【００８８】
　上記のように、図１２及び１３のスイッチング・ネットワーク２０２を用いて、ＤＣ除去増幅器２１０が、４つのモードの任意の１つに設定される。図１５は、４つのモードの各々における転送特性を要約した表である。Ｆ１及びＦ２のＤＣ除去モードにおいて、図１１の受光装置の出力１９２における低い空間周波数成分が、ＤＣ除去増幅器２１０によって受信された、２つ以上の受光装置からの信号の平均を問題となる信号から減算することによって効果的に除去される。Ｆ１モードの場合、問題となる信号は、線１９２からのＰＨＲ（ｉ）信号である。この信号は、図１４のＤＩＮＰ（ｉ）線２３０において受信される。ＤＩＮＰ（ｉ）は、トランジスタ３１４とトランジスタ３１６の両方に接続されるので、ＰＨＲ（ｉ）は、図示のように、Ｆ１モードの式において２倍される。このモードの場合、ＰＨＲ（ｉ−２）からの信号は、ＤＩＮＭ１（ｉ）線２３２とＤＩＮＭ０（ｉ）線２３４の両方に切り換えられるので、ＰＨＲ（ｉ−２）も２倍される。差分値は、ｇｍｙ／ｇｍｘ倍され、ＤＣＲＣＭ値から減算される。やはり、ＤＣＲＣＭ値は、ＷＤＡＴＡ（ｉ）線２３６における後続のアナログ信号処理のために、正の中間範囲の電圧値を設定すべく選択される。
【００８９】
　図１５のＦ２モードの場合、ＩＮＰ（ｉ）線２２８、ＤＩＮＰ（ｉ）線２３０、及びＤＩＮＭ０（ｉ）線２３４における信号は、同じままであるが、ＤＩＮＭ１（ｉ）線２３２は、ＰＨＲ（ｉ−２）出力線１８８との接続からＰＨＲ（ｉ＋２）線１９６に切り換えられる。共通成分のフィルタリングが行われるが、その共通性は、２つの受光装置ではなく、３つの受光装置に関するものである。受光装置ＰＨＲ（ｉ）は、トランジスタ３１４及び３１６を制御する。受光装置ＰＨＲ（ｉ−２）は、トランジスタ３１８を制御し、一方、受光装置ＰＨＲ（ｉ＋２）は、トランジスタ３２０を制御する。
【００９０】
　各受光装置によって制御されるトランジスタの数またはこうしたトランジスタの面積を変更して、異なる受光装置の重み付けを変更可能である。
【００９１】
　図１６及び１７の回路は、Ｆ２モードの変形例を提供する。図１６の場合、受光装置からの信号は、遅延を伴わずに、線１９２に伝達される。この１９２に沿った信号は実時間（ｔ）である。１対の遅延回路２９０及び２９２が、第２の線２９４に沿って直列に接続されている。線２９４における信号は、２τの遅延を伴う受光装置の出力である。
【００９２】
　第２の線２９４に沿った遅延回路２９０及び２９２は、２次元ＤＣ除去を可能にする。すなわち、ＤＣ除去用の二次入力が、一次入力の供給源と同じ列内の異なる行からとられる。Ｆ２モードは、従って、次のようになる。
【００９３】
　ＷＤＡＴＡ＝ＤＲＣＭ−ｇｍｙ［２・ＰＨＲ（ｉ，ｔ）−ＰＨＲ（ｉ−ｔ−２τ）＋ＰＨＲ（ｉ−２，ｔ）］／ｇｍｘ
　図１７の回路は、Ｆ２動作モードを実施するために用いられる。図１２及び１７の共通線は、同じ参照番号によって識別される。図１７の回路は、線１９２の一次入力及び線１８８の二次入力の一方に関して同じままである。しかし、線２９４における二次入力は、線１９２における一次入力と同じ転送増幅器からのものである。この入力は、同じ列からのものであるが、２τの遅延の結果、二次入力は異なる行からのものになる。好適には、遅延τは、転送増幅器のサンプリング時間に等しい。
【００９４】
　図１６における遅延回路２９０及び２９２の利用は、２次元ＤＣ除去機能の動作にとって重要ではない。例えば、ラウンド・ロビン式に動作するサンプル／ホールド回路によって、適切な二次入力を供給することも可能である。
【００９５】
　図１２−１４、及び図１６と１７の回路は、受光装置アレイによる検分を受ける基体の照度ばらつきの悪影響を効率的に克服する。さらに、上記のように、航行情報の供給に本発明を利用する場合、航行アレイの一部が、走査を受ける原稿の陰影付き領域における紙の繊維を検分し、一方、アレイの第２の部分が検分する紙の繊維が、原稿の陰影付き領域の外側であるといったことによって、航行動作はあまり影響を受けない。
【００９６】
　重要ではないが、図１４のＤＣ除去増幅器２１０には、オフセット補正が含まれて、製造段階で導入されるデバイスのパラメータのばらつきによって発生するような、電圧オフセットが低減される。トランジスタ３２２、３２４、３２６、３２８、３３０、及び３３２を用いて、オフセット補正が実施される。オフセット補正サイクルを実施するために、トランジスタ３２２が、線２２６におけるＣＡＬ入力信号によって「オン」にされ、それにより、ＤＣ除去増幅器出力ＷＤＡＴＡ（ｉ）がＯＦＳＴ＿ＣＴＲＬノード３３４に接続される。図１１に線２９８で示された、第２の差動セル２６２における負帰還が、トランジスタ２８４をオフにすることによって切断される。セル２６０及び２６２に対する差動入力は、分路スイッチ・トランジスタ３２８、３３０、及び３３２によって短絡させられる。該入力が短絡すると、ＤＣ除去増幅器２１０は、入力オフセットを増幅する。オフセット補正トランジスタ２８６、２８８、２９０、及び２９２は、三極管領域においてバイアスされる。ＯＦＳＴ＿ＣＴＲＬノード３３４における電圧が、バイアス電圧ＶＢＰに等しくなければ、トランジスタ２６８及び２７０とトランジスタ３３６及び３３８によって得られる電流ミラーは、不平衡であり、ＷＤＡＴＡ（ｉ）出力２３６において付加電圧を発生する。Ａｏ１を慣用的な入力からの増幅器２１０の開ループ利得とすると、増幅器は、ＯＦＳＴ＿ＣＴＲＬノードと出力２３６との間において下記の関係を有するように設計される。
【００９７】
ＷＤＡＴＡ（ｉ）＝Ａｏ１（ｖｂｓ−ＯＦＳＴ＿ＣＴＲＬ）／１００ （１１）
増幅器の出力が、トランジスタ３２２を介してＯＦＳＴ＿ＣＴＲＬノードに接続されると、新たな負帰還経路が導入される。ＯＦＳＴ＿ＣＴＲＬノードから増幅器出力への利得は、慣用的な入力から出力への利得の約１００分の１になるので、トランジスタ３２２によって形成される一時的な負帰還経路によって、入力オフセットの１００倍に等しい信号が、ＯＦＳＴ＿ＣＴＲＬとバイアス電圧ＶＢＰの間に生じることになる。
【００９８】
　較正サイクルの終了時には、ＣＡＬ入力は論理低になり、その結果、ＯＦＳＴ＿ＣＴＲＬノード３３４は、ＷＤＡＴＡ（ｉ）出力２３６から切断される。トランジスタ３２４は、約３００ｆＦに等しいコンデンサとして用いられる。補正サイクル中に発生するオフセット補正信号は、トランジスタ３２４のゲートに電荷として記憶される。所望ならば、線３４０を介してトランジスタ３２６のゲートを論理低に駆動することによって、オフセット補正を禁止することもでき、それによって、ＯＦＳＴ＿ＣＴＲノード３３４は、バイアス入力ＶＢＰに分路される。
【００９９】
　以下に、本発明の実施態様を列挙する。
【０１００】
１．読み出し動作とリセット動作の間で周期的に切り換えられる差動回路に、オフセット補正を与える方法であって、上記差動回路は、第１及び第２の回路入力と、出力電圧状態が前記回路入力における電圧状態に応答する回路出力とを備え、前記方法は、前記リセット動作の少なくとも幾つかに対して実行される、方法において、
前記差動回路が、読み出し動作からリセット動作に切り換えられる場合、前記第１の回路入力を前記第２の回路入力に接続するステップと、
前記差動回路が、前記読み出し動作から前記リセット動作に切り換えられる場合、前記回路出力を固定電圧状態の電源に接続するステップと、
　前記リセット動作の第１の時間セグメントの後に続いて、前記電源から前記回路出力を切断し、それによって、前記回路出力が、前記固定電圧状態から自由に浮動する、前記リセット動作の第２の時間セグメントを開始するステップと、
前記第２の時間セグメントの間に、前記回路出力における電圧状態のシフトに応答して、オフセット補正信号を形成するステップと、
を含むことを特徴とする方法。
【０１０１】
２．前記電源から前記回路出力を切断する前記ステップ、及び前記オフセット補正信号を形成する前記ステップは、前記リセット動作の一部に対してのみ実行され、前記方法はさらに、前記読み出し動作中に前記差動回路に加えるために、前記オフセット補正信号を記憶するステップを含むことを特徴とする、前項１に記載の方法。
【０１０２】
３．前記回路出力を電源に接続する前記ステップは、前記回路出力を正の電圧源に接続するステップであることを特徴とする、前項１に記載の方法。
【０１０３】
４．前記オフセット補正信号を形成する前記ステップは、前記第２の時間セグメントの間に、前記電源の前記固定電圧状態を、前記回路出力における前記電圧状態と比較するステップを含むことを特徴とする、前項１に記載の方法。
【０１０４】
５．前記第１の回路入力を前記第２の回路入力に接続する前記ステップは、前記第１と第２の入力を第２の固定電圧源に接続するステップであることを特徴とする、前項１に記載の方法。
【０１０５】
６．受光装置アレイにおいて、
　光電素子が、計算回路への光電流信号の転送に関して、動作的にグループ化され、それにより、複数の光電素子グループを規定する光電素子アレイと、
　各転送増幅器が、１つの光電素子グループと動作的に関連するように、前記光電素子グループと１対１の対応を有する、複数の転送増幅器であって、各転送増幅器は、第１の入力及び第２の入力を備え、また該第１の入力と第２の入力の電圧状態の差を表す出力を備え、前記第２の入力は、基準電圧源に接続されている、複数の転送増幅器と、
　前記グループ内の前記光電素子を、前記グループが動作的に関連している前記転送増幅器の前記第１の入力に順次接続し、また、前記光電素子のどれも前記入力に接続されていないリセット期間を与えるための、各光電素子グループに対する第１のスイッチング手段と、
　前記第１と第２の入力における電圧状態が等しい前記リセット期間中に、前記第１の入力を前記第２の入力に接続するための、各転送増幅器に対する第２のスイッチング手段と、
　前記リセット期間の少なくともいくつかの第１の部分の間、前記出力をリセット電圧源に接続し、また、前記リセット期間の第２の部分の間、前記出力を前記リセット電圧源から切断するための、各転送増幅器に対する第３のスイッチング手段と、
　各転送増幅器に対する、前記出力への前記第１の入力の容量性結合と、
　前記時間期間の１つの第２の部分の間、前記リセット電圧と、前記転送増幅器の前記出力の１つにおける電圧状態との間の電圧差の検出に応答して、前記転送増幅器にオフセット調整信号を供給するためのオフセット手段と、
からなる受光装置アレイ。
【０１０６】
７．各光電素子グループは、前記光電素子アレイが、複数の列と行を有するように配列された、光電素子の１つの列であり、前記転送増幅器の各々は、単一列の光電素子に選択的に接続されることを特徴とする、前項６に記載の受光装置アレイ。
【０１０７】
８．前記リセット期間中に、１度に１つずつ、前記オフセット手段を前記転送増幅器に接続するための第３のスイッチング手段から更になり、前記オフセット手段は、前記オフセット調整信号を発生するための回路を備えることを特徴とする、前項７に記載の受光装置アレイ。
【０１０８】
９．前記オフセット手段は、前記リセット電圧源に接続された第１の入力ノードを有し、また、前記転送増幅器の前記出力に選択的に接続された第２の入力ノードを有する、１つの差動増幅器を備え、該差動増幅器は１つの出力ノードを有し、前記転送増幅器の各々は、前記差動増幅器の前記出力ノードに接続された１つのオフセット入力を有することを特徴とする、前項７に記載の受光装置アレイ。
【０１０９】
１０．各転送増幅器は、前記オフセット調整信号を記憶するために、前記オフセット入力に接続されたサンプル／ホールド手段を備えることを特徴とする、前項９に記載の受光装置アレイ。
【０１１０】
１１．信号を転送するための回路構成において、
　前記回路構成の各々が１つの出力を有する、複数の信号発生回路と、
　該信号発生回路の前記出力から、空間周波数成分を除去するための複数のＤＣ除去手段であって、各ＤＣ除去手段は、１つの特定の信号発生回路と動作的に関連しており、また前記特定の信号発生回路の出力から、問題となる信号を受信するように接続された一次入力を有し、前記各ＤＣ除去手段は、前記特定の信号発生回路に近接する前記信号発生回路の１つから出力された信号を受信するように接続された、少なくとも１つの二次入力を備え、前記各ＤＣ除去手段は、前記問題となる信号と、前記少なくとも１つの二次入力において受信された前記信号出力との間のアナログ信号差に応答して、１つの出力信号を供給するための差動手段を備える、複数のＤＣ除去手段と、
からなる信号を転送するための回路構成。
【０１１１】
１２．各ＤＣ除去手段は、前記一次入力と前記少なくとも１つの二次入力を有する第１の差動セルを含み、該第１の差動セルは、前記一次入力と前記少なくとも１つの二次入力との間の信号差に応答する１つの出力ノードを有することを特徴とする、前項１１に記載の回路構成。
【０１１２】
１３．各ＤＣ除去手段は、前記第１の差動セルの前記出力ノードに接続された第１の入力を有し、また第２の入力及び信号出力ノードを有する、第２の差動セルを含み、前記第２の入力は、負帰還ループによって前記信号出力ノードに接続されることを特徴とする、前項１２に記載の回路構成。
【０１１３】
１４．各第２の差動セルは、固定コモン・モード信号の供給源に選択的に接続される１つの正の入力を有すことを特徴とする、前項１３に記載の回路構成。
【０１１４】
１５．前記信号発生回路は、光電素子の第１の行を形成するように配列された光電素子であり、前記特定の信号発生回路は、前記第１の行内における光電素子であり、また、前記第１の行内の中間光電素子によって、前記少なくとも１つの二次入力に接続される全ての光電素子から離隔されることを特徴とする、前項１１に記載の回路構成。
【０１１５】
１６．各ＤＣ除去手段は、前記第１の行内の異なる光電素子と動作的に関連していることを特徴とする、前項１５に記載の回路構成。
【０１１６】
１７．前記第１の行と共に、光電素子の列を規定するように配列される複数の第２の行から更になり、前記ＤＣ除去手段の各々は、光電素子の異なる列と動作的に関連していることを特徴とする、前項１６に記載の回路構成。
【０１１７】
１８．前記信号発生回路は、行と列に配列された光電素子であり、各ＤＣ除去手段は、前記一次入力に接続された光電素子と同じ行の光電素子から、二次入力を受信するように接続され、また、前記一次入力に接続された前記光電素子と同じ列の光電素子から、二次入力を受信するように接続されることを特徴とする、前項１１に記載の回路構成。
【０１１８】
１９．各ＤＣ除去手段は、１つの負帰還ループと、オフセット信号を記憶するための１つのサンプル／ホールド構成とを有する、１つのオフセット補正回路を含むことを特徴とする、前項１１に記載の回路構成。
【０１１９】
２０．前記複数のＤＣ除去手段と１対１に対応する、複数のスイッチング・ネットワークから更になり、各スイッチング・ネットワークは、前記複数の信号発生回路の異なる回路を含む、異なる信号源への前記一次入力及び二次入力の接続を選択的に変更するための複数のスイッチを有することを特徴とする、前項１１に記載の回路構成。
【０１２０】
２１．前記ＤＣ除去手段は、前記特定の信号発生回路の前記出力からの問題となる前記信号に対して、前記特定の信号発生回路に近接する前記信号発生回路のうちの前記１つから出力された前記信号を重み付けするための手段を含むことを特徴とする、前項１１に記載の回路構成。
【図面の簡単な説明】
【０１２１】
【図１】原稿上で曲がりくねった経路を辿る、手持ち式走査装置の斜視図である。
【図２】図１の走査装置の画像形成及び航行センサの底面図である。
【図３】本発明による受光装置アレイ及び処理回路のブロック図である。
【図４】本発明による転送増幅器に接続された光電素子回路である。
【図５】本発明による光電素子対の概略図である。
【図６】図５の回路に関するタイミング図である。
【図７】図４の転送増幅器を動作させるための回路の概略図である。
【図８】図７の転送増幅器に対してオフセット調整を決定するための回路の概略図である。
【図９】図４の転送増幅器の概略図である。
【図１０】本発明による光電素子と転送増幅器からなるアレイのブロック図である。
【図１１】本発明に従って、図１０の転送増幅器から出力を受信して処理を施す、スイッチング・ネットワーク及びＤＣ除去増幅器からなるアレイのブロック図である。
【図１２】図１１のＤＣ除去増幅器に伝送される信号を切り換えるための回路の概略図である。
【図１３】図１２のスイッチング回路を構成するための回路の概略図である。
【図１４】図１１のＤＣ除去増幅器の概略図である。
【図１５】図１３の構成回路により実現されるような、図１４のＤＣ除去増幅器に対する４つの動作モードの各々の転送特性表である。
【図１６】後続の２次元ＤＣ除去のための信号関係を確立するように、受光装置の出力が２つの並列線の一方だけに沿って遅延される回路の概略図である。
【図１７】図１６の回路に接続するための２次元ＤＣ除去回路の概略図である。
【符号の説明】
【０１２２】
10　　走査装置
12　　経路
14　　原稿
16　　画像ディスプレイ
17　　列転送増幅器
19　　ＤＣ除去回路
21　　計算アレイ
22　　撮像センサ
24,26 　　航行センサ
25　　制御論理回路
28　　リセット・スイッチ
40　　光電素子
42　　読み出しスイッチ
46　　転送増幅器
136 オフセット調整増幅器
148 サンプル／ホールド回路
198-206　スイッチング・ネットワーク
208-212　ＤＣ除去増幅器
260　第１の差動セルＡｙ
262　第２の差動セルＡｘ
【図１】
2004120801.tif 000007
【図２】
2004120801.tif 000008
【図３】
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【図４】
2004120801.tif 000010
【図５】
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【図６】
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【図７】
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【図８】
2004120801.tif 000014
【図９】
2004120801.tif 000015
【図１０】
2004120801.tif 000016
【図１１】
2004120801.tif 000017
【図１２】
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【図１３】
2004120801.tif 000019
【図１４】
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【図１５】
2004120801.tif 000021
【図１６】
2004120801.tif 000022
【図１７】
2004120801.tif 000023