【手続補正書】
【提出日】平成15年6月27日(2003.6.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
各ソースが共通接続され、第１の差動対をなす第１導電型の第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートに接続されたバイアス端子と、
前記第２のＭＯＳトランジスタのゲートに接続された信号入力端子と、
前記第１および第２のＭＯＳトランジスタのソース共通接続ノードに接続された第１の定電流源と、
前記第１のＭＯＳトランジスタのドレインに対して、ドレイン・ゲート相互が接続された第３のトランジスタおよびドレイン・ゲート相互が接続された第２導電型の第４のＭＯＳトランジスタが直列に接続された第１のバイアス供給源と、
前記第４のＭＯＳトランジスタに対してゲート相互およびソース相互が接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続され、前記第４のＭＯＳトランジスタとともに第１のカレントミラー回路を構成する第２導電型の第５のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのドレインに対して、ドレイン・ゲート相互が接続された第６のＭＯＳトランジスタおよびドレイン・ゲート相互が接続された第２導電型の第７のＭＯＳトランジスタが直列に接続された第２のバイアス供給源と、
前記第７のＭＯＳトランジスタに対してゲート相互およびソース相互が接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、前記第７のＭＯＳトランジスタとともに第２のカレントミラー回路を構成する第２導電型の第８のＭＯＳトランジスタと、
各ソースが共通接続されて第２の差動対をなし、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された第２導電型の第９のＭＯＳトランジスタおよびゲートが前記第２のＭＯＳトランジスタのドレインに接続された第２導電型の第１０のＭＯＳトランジスタと、
前記第９および第１０のＭＯＳトランジスタのソース共通接続ノードに接続された第２の定電流源と、
前記第１０のＭＯＳトランジスタのドレインに接続された出力端子
とを具備することを特徴とする信号増幅回路。
【請求項２】
請求項１記載の信号増幅回路において、
前記第３のＭＯＳトランジスタは第２導電型のＭＯＳトランジスタであり、前記第６のＭＯＳトランジスタは第２導電型のＭＯＳトランジスタであることを特徴とする信号増幅回路。
【請求項３】
請求項１または２記載の信号増幅回路において、
前記第１のバイアス供給源は、前記第３のＭＯＳトランジスタのソースと前記第４のＭＯＳトランジスタのドレインとの間に挿入接続され、それぞれドレイン・ゲート相互が接続された１個以上のＭＯＳトランジスタが直列接続されてなる第１のＭＯＳトランジスタ群をさらに具備し、
前記第２のバイアス供給源は、前記第６のＭＯＳトランジスタのソースと前記第７のＭＯＳトランジスタのドレインとの間に挿入接続され、それぞれドレイン・ゲート相互が接続された１個以上のＭＯＳトランジスタが直列接続されてなる第２のＭＯＳトランジスタ群をさらに具備することを特徴とする信号増幅回路。
【請求項４】
請求項３記載の信号増幅回路において、
前記第１のＭＯＳトランジスタ群および第２のＭＯＳトランジスタ群の各ＭＯＳトランジスタは第２導電型のＭＯＳトランジスタであることを特徴とする信号増幅回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の信号増幅回路において、
前記第１のカレントミラー回路および第２のカレントミラー回路のカレントミラー比は実質的に等しいことを特徴とする信号増幅回路。
【請求項６】
請求項１乃至５のいずれか１項に記載の信号増幅回路において、
前記第１のバイアス供給源および前記第２のバイアス供給源を構成する各ＭＯＳトランジスタのゲート幅／ゲート長と前記第２の差動対をなす各ＭＯＳトランジスタのゲート幅／ゲート長とが異なることを特徴とする信号増幅回路。
【請求項７】
請求項１乃至６のいずれか１項に記載の信号増幅回路において、
前記第１導電型のＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記第２導電型のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第１の定電流源の一端側および前記第９のＭＯＳトランジスタのドレインは第１の電源ノードに接続され、
前記第２の定電流源の一端側、前記第４、第５、第７および第８のＭＯＳトランジスタの各ソースは、前記第１の電源ノードより低電位側の第２の電源ノードに接続されることを特徴とする信号増幅回路。
【請求項８】
請求項１乃至６のいずれか１項に記載の信号増幅回路において、
前記第１導電型のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第２導電型のＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記第１の定電流源の一端側および前記第９のＭＯＳトランジスタのドレインは第１の電源ノードに接続され、
前記第２の定電流源の一端側、前記第４、第５、第７および第８のＭＯＳトランジスタの各ソースは前記第１の電源ノードより高電位側の第２の電源ノードに接続されることを特徴とする信号増幅回路。
【請求項９】
各ソースが共通接続され、第１の差動対をなす第１導電型の第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートに接続されたバイアス端子と、
前記第２のＭＯＳトランジスタのゲートに接続された信号入力端子と、
前記第１および第２のＭＯＳトランジスタのソース共通接続ノードに接続された第１の定電流源と、
前記第１のＭＯＳトランジスタのドレインに対して、ドレイン・ゲート相互が接続された第３のトランジスタおよびドレイン・ゲート相互が接続された第２導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタに対してゲート相互およびソース相互が接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続された第２導電型の第５のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのドレインに対して、ドレイン・ゲート相互が接続された第６のＭＯＳトランジスタおよびドレイン・ゲート相互が接続された第２導電型の第７のＭＯＳトランジスタと、
前記第７のＭＯＳトランジスタに対してゲート相互およびソース相互が接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続された第２導電型の第８のＭＯＳトランジスタと、
各ソースが共通接続されて第２の差動対をなし、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された第２導電型の第９のＭＯＳトランジスタおよびゲートが前記第２のＭＯＳトランジスタのドレインに接続された第２導電型の第１０のＭＯＳトランジスタと、
前記第９および第１０のＭＯＳトランジスタのソース共通接続ノードに接続された第２の定電流源と、
前記第１０のＭＯＳトランジスタのドレインに接続された出力端子
とを具備することを特徴とする信号増幅回路。
【請求項１０】
請求項９記載の信号増幅回路において、
前記第３のトランジスタは第２導電型のＭＯＳトランジスタであり、前記第６のトランジスタは第２導電型のＭＯＳトランジスタであることを特徴とする信号増幅回路。
【請求項１１】
請求項９または１０記載の信号増幅回路において、
前記第４および第５のＭＯＳトランジスタは第１のカレントミラー回路を構成し、
前記第７および第８のＭＯＳトランジスタは第２のカレントミラー回路を構成し、
前記第１および第２のカレントミラー回路のカレントミラー比は実質的に等しいことを特徴とする信号増幅回路。
【請求項１２】
請求項９乃至１１のいずれか１項記載の信号増幅回路において、
前記第３、第４、第６、第７の各ＭＯＳトランジスタのゲート幅／ゲート長と、前記第９、第１０の各ＭＯＳトランジスタのゲート幅／ゲート長とが異なることを特徴とする信号増幅回路。
【請求項１３】
請求項９記載の信号増幅回路において、
前記第１導電型のＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記第２導電型のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第１の定電流源の一端側および前記第９のＭＯＳトランジスタのドレインは第１の電源ノードに接続され、
前記第２の定電流源の一端側、前記第４、第５、第７および第８のＭＯＳトランジスタの各ソースは、前記第１の電源ノードより低電位側の第２の電源ノードに接続されることを特徴とする信号増幅回路。
【請求項１４】
請求項９記載の信号増幅回路において、
前記第１導電型のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第２導電型のＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記第１の定電流源の一端側および前記第９のＭＯＳトランジスタのドレインは第１の電源ノードに接続され、
前記第２の定電流源の一端側、前記第４、第５、第７および第８のＭＯＳトランジスタの各ソースは、前記第１の電源ノードより高電位側の第２の電源ノードに接続されることを特徴とする信号増幅回路。
【請求項１５】
各ソースが共通接続され、第１の差動対をなす第１導電型の第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートに接続されたバイアス端子と、
前記第２のＭＯＳトランジスタのゲートに接続された信号入力端子と、
前記第１および第２のＭＯＳトランジスタのソース共通接続ノードに接続された第１の定電流源と、
前記第１のＭＯＳトランジスタのドレインに対して直列に接続され、それぞれドレイン・ゲート相互が接続された第３のトランジスタおよび第２導電型の第４のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのソースと前記第４のＭＯＳトランジスタのドレインとの間に挿入され、ドレイン・ゲート間が接続された１個以上のＭＯＳトランジスタからなる第１のＭＯＳトランジスタ群と、
前記第４のＭＯＳトランジスタに対してゲート相互およびソース相互が接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続された第２導電型の第５のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのドレインに対して直列に接続され、それぞれドレイン・ゲート相互が接続された第６のＭＯＳトランジスタおよび第２導電型の第７のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソースと前記第７のＭＯＳトランジスタのドレインとの間に挿入され、ドレイン・ゲート間が接続された１個以上のＭＯＳトランジスタからなる第２のＭＯＳトランジスタ群と、
前記第７のＭＯＳトランジスタに対してゲート相互およびソース相互が接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続された第２導電型の第８のＭＯＳトランジスタと、
各ソースが共通接続されて第２の差動対をなし、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された第２導電型の第９のＭＯＳトランジスタおよびゲートが前記第２のＭＯＳトランジスタのドレインに接続された第２導電型の第１０のＭＯＳトランジスタと、
前記第９および第１０のＭＯＳトランジスタのソース共通接続ノードに接続された第２の定電流源と、
前記第１０のＭＯＳトランジスタのドレインに接続された出力端子
とを具備することを特徴とする信号増幅回路。
【請求項１６】
請求項１５記載の信号増幅回路において、
前記第３のＭＯＳトランジスタは第２導電型のＭＯＳトランジスタであり、前記第６のＭＯＳトランジスタは第２導電型のＭＯＳトランジスタであり、
前記第１のＭＯＳトランジスタ群および前記第２のＭＯＳトランジスタ群の各ＭＯＳトランジスタはそれぞれ第２導電型のＭＯＳトランジスタであることを特徴とする信号増幅回路。
【請求項１７】
請求項１５または１６記載の信号増幅回路において、
前記第４および第５のＭＯＳトランジスタは第１のカレントミラー回路を構成し、
前記第７および第８のＭＯＳトランジスタは第２のカレントミラー回路を構成し、
前記第１および第２のカレントミラー回路のカレントミラー比は実質的に等しいことを特徴とする信号増幅回路。
【請求項１８】
請求項１５乃至１７のいずれか１項記載の信号増幅回路において、
前記第３、第４、第６、第７の各ＭＯＳトランジスタのゲート幅／ゲート長と、前記第９、第１０の各ＭＯＳトランジスタのゲート幅／ゲート長とが異なることを特徴とする信号増幅回路。
【請求項１９】
請求項１５記載の信号増幅回路において、
前記第１導電型のＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記第２導電型のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第１の定電流源の一端側および前記第９のＭＯＳトランジスタのドレインは第１の電源ノードに接続され、
前記第２の定電流源の一端側、前記第４、第５、第７および第８のＭＯＳトランジスタの各ソースは、前記第１の電源ノードより低電位側の第２の電源ノードに接続されることを特徴とする信号増幅回路。
【請求項２０】
請求項１５記載の信号増幅回路において、
前記第１導電型のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記第２導電型のＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記第１の定電流源の一端側および前記第９のＭＯＳトランジスタのドレインは第１の電源ノードに接続され、
前記第２の定電流源の一端側、前記第４、第５、第７および第８のＭＯＳトランジスタの各ソースは、前記第１の電源ノードより高電位側の第２の電源ノードに接続されることを特徴とする信号増幅回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
【問題を解決するための手段】
本発明の第１の信号増幅回路は、各ソースが共通接続され、第１の差動対をなす第１導電型の第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートに接続されたバイアス端子と、前記第２のＭＯＳトランジスタのゲートに接続された信号入力端子と、前記第１および第２のＭＯＳトランジスタのソース共通接続ノードに接続された第１の定電流源と、前記第１のＭＯＳトランジスタのドレインに対して、ドレイン・ゲート相互が接続された第３のトランジスタおよびドレイン・ゲート相互が接続された第２導電型の第４のＭＯＳトランジスタが直列に接続された第１のバイアス供給源と、前記第４のＭＯＳトランジスタに対してゲート相互およびソース相互が接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続され、前記第４のＭＯＳトランジスタとともに第１のカレントミラー回路を構成する第２導電型の第５のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインに対して、ドレイン・ゲート相互が接続された第６のＭＯＳトランジスタおよびドレイン・ゲート相互が接続された第２導電型の第７のＭＯＳトランジスタが直列に接続された第２のバイアス供給源と、前記第７のＭＯＳトランジスタに対してゲート相互およびソース相互が接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、前記第７のＭＯＳトランジスタとともに第２のカレントミラー回路を構成する第２導電型の第８のＭＯＳトランジスタと、各ソースが共通接続されて第２の差動対をなし、ゲートが前記第１のＭＯＳトランジスタのドレインに接続された第２導電型の第９のＭＯＳトランジスタおよびゲートが前記第２のＭＯＳトランジスタのドレインに接続された第２導電型の第１０のＭＯＳトランジスタと、前記第９および第１０のＭＯＳトランジスタのソース共通接続ノードに接続された第２の定電流源と、前記第１０のＭＯＳトランジスタのドレインに接続された出力端子とを具備することを特徴とする。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の第２の信号増幅回路は、第１の信号増幅回路において、前記第１のバイアス供給源は、前記第３のＭＯＳトランジスタのソースと前記第４のＭＯＳトランジスタのドレインとの間に挿入接続され、それぞれドレイン・ゲート相互が接続された１個以上のＭＯＳトランジスタが直列接続されてなる第１のＭＯＳトランジスタ群をさらに具備し、前記第２のバイアス供給源は、前記第６のＭＯＳトランジスタのソースと前記第７のＭＯＳトランジスタのドレインとの間に挿入接続され、それぞれドレイン・ゲート相互が接続された１個以上のＭＯＳトランジスタが直列接続されてなる第２のＭＯＳトランジスタ群をさらに具備することを特徴とする。