(57)【要約】【課題】素子ばらつきや温度変化、電源変動などの影響による変換ゲインの変動を効果的に抑えることができる発振装置を提供する。【解決手段】ＰＬＬ回路１０によって発振器ＯＳＣ１の発振周波数Ｆ０は一定に保持される。この発振器ＯＳＣ１の制御電流Ｉ１と等しい電流がｎ型ＭＯＳトランジスタＱ２のドレイン電流Ｉ３として流れる。電流変換部２０において、制御信号Ｓｃｏｎｔに応じた比率でこのドレイン電流Ｉ３に比例した制御電流Ｉ２が生成され、発振器ＯＳＣ２に供給される。発振器ＯＳＣ２は、制御電流Ｉ２に応じた周波数で発振する。【選択図】      図１
2004194238.tif 000002
【特許請求の範囲】
【請求項１】
入力される第１の制御電流に応じた周波数で発振する第１の発振手段を含み、当該第１の制御電流を調節して上記第１の発振手段の発振周波数を一定に保持する位相同期ループ手段と、
入力される制御信号に応じた比率で上記第１の制御電流に比例した第２の制御電流を生成する電流生成手段と、
上記第２の制御電流に応じた周波数で発振する第２の発振手段と
を有する発振装置。
【請求項２】
上記位相同期ループ手段は、
入力される第１の制御電圧に応じた電流を上記第１の制御電流として出力する１つまたは複数の第１のトランジスタを含み、
上記電流生成手段は、
上記第１の制御電圧に応じた電流を出力する１つまたは複数の第２のトランジスタと、
上記第２のトランジスタの出力電流を、上記制御信号に応じた比率で当該出力電流に比例した上記第２の制御電流に変換する電流変換手段とを含む、
請求項１に記載の発振装置。
【請求項３】
上記電流変換手段は、
上記複数の第２のトランジスタの一部から出力される電流を、上記制御信号に応じた比率で当該出力電流に比例した電流に変換する比例変換手段と、
上記比例変換手段において変換された電流と、上記複数の第２のトランジスタの他の一部から出力される電流とを合成し、上記第２の制御電流として出力する電流合成手段とを含む、
請求項２に記載の発振装置。
【請求項４】
上記電流変換手段は、
上記制御信号の値が所定の値に設定された場合に上記比例変換手段から出力される電流に相当する電流を、上記第２の制御電流から相殺する電流相殺手段を含む、
請求項３に記載の発振装置。
【請求項５】
上記位相同期ループ手段は、
上記制御信号の値が所定の値に設定された場合に上記比例変換手段から出力される電流に相当する電流を、上記第１の制御電流に加算する電流加算手段を含む、
請求項３に記載の発振装置。
【請求項６】
上記比例変換手段は、入力した第２のトランジスタの出力電流の中から、上記制御信号の値に応じて１つまたは複数の電流を選択して出力する、
請求項３に記載の発振装置。
【請求項７】
上記比例変換手段において出力電流の選択が行われる上記第２のトランジスタは、互いの出力電流の比が２のべき乗に比例するようにそれぞれのサイズが設定された、
請求項６に記載の発振装置。
【請求項８】
上記比例変換手段は、
入力した第２のトランジスタの出力電流に比例してインピーダンスを変化させる可変インピーダンス手段と、
上記制御信号の電圧を、上記可変インピーダンス手段のインピーダンスに応じた電流に変換して出力する電圧電流変換手段とを含む、
請求項３に記載の発振装置。
【請求項９】
上記電流変換手段は、
上記制御信号の電圧が所定の電圧に設定された場合に上記比例変換手段から出力される電流に相当する電流を、上記第２の制御電流から相殺する電流相殺手段を含む、
請求項８に記載の発振装置。
【請求項１０】
上記位相同期ループ手段は、
上記制御信号の電圧が所定の電圧に設定された場合に上記比例変換手段から出力される電流に相当する電流を、上記第１の制御電流に加算する電流加算手段を含む、
請求項８に記載の発振装置。
【請求項１１】
上記可変インピーダンス手段は、
上記第２のトランジスタの出力電流に応じた電流を入力する第３のトランジスタと、
上記第３のトランジスタに供給する制御電圧を調節して、上記第３のトランジスタに生じる電圧を一定に保持する第１の電圧制御手段と、
上記第３のトランジスタと共通の制御電圧を入力する第４のトランジスタとを含み、
上記電圧電流変換手段は、
上記第４のトランジスタと直列に接続された第５のトランジスタと、
上記第５のトランジスタに供給する制御電圧を調節して、上記第４のトランジスタに生じる電圧を一定に保持する第２の電圧制御手段と、
上記上記第５のトランジスタに流れる電流に応じた上記第２の制御電流を出力する電流出力手段とを含む、
請求項８に記載の発振装置。
【請求項１２】
上記電流変換手段は、
２つの第２のトランジスタのうちの一方と直列に接続され、ゲートに所定の電圧が供給された第６のトランジスタと、
上記第２のトランジスタと上記第６のトランジスタとの接続ノードに共通に接続され、ゲートに上記制御信号が供給された第７のトランジスタと、
上記２つの第２のトランジスタのうちの他方から出力される電流と、上記第７のトランジスタに流れる電流に応じた電流とを合成し、上記第２の制御電流として出力する電流合成手段とを含む、
請求項２に記載の発振装置。
【請求項１３】
上記制御信号の電圧が上記所定の電圧に設定された場合に上記第７のトランジスタに流れる電流に相当する電流を、上記第２の制御電流から相殺する電流相殺手段を含む、
請求項１２に記載の発振装置。
【請求項１４】
上記位相同期ループ手段は、
上記制御信号の値が所定の中間値に設定された場合に上記第７のトランジスタに流れる電流に相当する電流を、上記第１の制御電流に加算する電流加算手段を含む、
請求項１２に記載の発振装置。
【請求項１５】
上記第１の発振手段および上記第２の発振手段は、リング状に接続された１つまたは複数のインバータを含み、当該インバータの駆動電流を、上記第１の制御電流または上記第２の制御電流に応じた電流に設定する、
請求項１に記載の発振装置。
【請求項１６】
上記位相同期ループ手段は、入力される基準信号と上記第１の発振手段の発振信号との位相差に応じた位相差信号を生成する位相差信号生成手段と
上記位相差信号を平均化して上記第１の制御電圧を生成する平均化手段とを含む、
請求項２に記載の発振装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発振周波数の制御が可能な発振装置に関するものである。
【０００２】
【従来の技術】
位相同期ループ回路（以降、ＰＬＬ回路と表記する）などに用いられる電圧制御型発振器（以降、ＶＣＯ回路と表記する）は、トランジスタ、抵抗、容量などの回路素子の特性に生じる製造プロセスに起因したばらつき（以降、素子ばらつきと表記する）の影響により、最大発振周波数や電圧−周波数変換ゲイン（以降、変換ゲインと表記する）などの発振特性が製品ごとにばらついてしまう問題がある。
また、電源電圧の変動や温度条件の影響を受けて、これらの発振特性が変化してしまう問題もある。
【０００３】
ＰＬＬ回路において、ＶＣＯ回路の変換ゲインに変動が生じると、これに応じて開ループゲイン特性や位相特性も変化し、フィードバック系が不安定になる可能性がある。変換ゲインは、ワースト条件とベスト条件とで２倍程度も異なる場合があり、このような変換ゲインの変動によって系が不安定にならないようにフードバック系を設計する必要がある。すなわち、ＰＬＬ回路の設計に制約が生じてしまう問題がある。
【０００４】
こうした一般的なＶＣＯ回路の問題を解決するために、たとえば特許文献１に記載された技術が存在する。
【０００５】
特許文献１の図６に示された無調整システムは、２つのＶＣＯ回路を有している。一方のＶＣＯ回路は、ＰＬＬ回路において発振周波数を一定に保たれている。他方のＶＣＯ回路には、このＰＬＬ回路のＶＣＯ回路に供給されるものと同じ制御電圧が供給されている。供給された制御電圧に対し外部から変動を与えることによって、ＶＣＯ回路の発振周波数が調節される。
【０００６】
【特許文献１】
特公平７−７３２１１号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１において周波数制御されるＶＣＯ回路においても、式（２５）に示すように、電源電圧Ｖｃｃの影響を受けて変換ゲインが変動してしまう問題がある。
【０００８】
本発明はかかる事情に鑑みてなされたものであり、その目的は、素子ばらつきや温度変化、電源変動などの影響による変換ゲインの変動を効果的に抑えることができる発振装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明の発振装置は、入力される第１の制御電流に応じた周波数で発振する第１の発振手段を含み、当該第１の制御電流を調節して上記第１の発振手段の発振周波数を一定に保持する位相同期ループ手段と、入力される制御信号に応じた比率で上記第１の制御電流に比例した第２の制御電流を生成する電流生成手段と、上記第２の制御電流に応じた周波数で発振する第２の発振手段とを有する。
【００１０】
本発明の発振装置によれば、上記位相同期ループ手段において、上記第１の発振手段の発振周波数が一定に保持される。この状態で、上記電流生成手段において、上記制御信号に応じた比率で上記第１の制御電流に比例した第２の制御電流が生成される。上記第２の発振手段の発振周波数は、上記第１の制御電流に比例した第２の制御電流に応じた周波数となる。
【００１１】
好適には、上記位相同期ループ手段は、入力される第１の制御電圧に応じた電流を上記第１の制御電流として出力する１つまたは複数の第１のトランジスタを含む。上記電流生成手段は、上記第１の制御電圧に応じた電流を出力する１つまたは複数の第２のトランジスタと、上記第２のトランジスタの出力電流を、上記制御信号に応じた比率で当該出力電流に比例した上記第２の制御電流に変換する電流変換手段とを含む。
【００１２】
また、好適には、上記電流変換手段は、上記複数の第２のトランジスタの一部から出力される電流を、上記制御信号に応じた比率で当該出力電流に比例した電流に変換する比例変換手段と、上記比例変換手段において変換された電流と、上記複数の第２のトランジスタの他の一部から出力される電流とを合成し、上記第２の制御電流として出力する電流合成手段とを含む。
【００１３】
上記電流変換手段は、上記制御信号の値が所定の値に設定された場合に上記比例変換手段から出力される電流に相当する電流を、上記第２の制御電流から相殺する電流相殺手段を含んでも良い。
あるいは、上記位相同期ループ手段は、上記制御信号の値が所定の値に設定された場合に上記比例変換手段から出力される電流に相当する電流を、上記第１の制御電流に加算する電流加算手段を含んでも良い。
【００１４】
上記比例変換手段は、入力した第２のトランジスタの出力電流の中から、上記制御信号の値に応じて１つまたは複数の電流を選択して出力しても良い。
あるいは、上記比例変換手段は、入力した第２のトランジスタの出力電流に比例してインピーダンスを変化させる可変インピーダンス手段と、上記制御信号の電圧を、上記可変インピーダンス手段のインピーダンスに応じた電流に変換して出力する電圧電流変換手段とを含んでも良い。
あるいは、上記比例変換手段は、２つの第２のトランジスタのうちの一方と直列に接続され、ゲートに所定の電圧が供給された第６のトランジスタと、上記第２のトランジスタと上記第６のトランジスタとの接続ノードに共通に接続され、ゲートに上記制御信号の電圧が供給された第７のトランジスタと、上記２つの第２のトランジスタのうちの他方から出力される電流と、上記第７のトランジスタに流れる電流に応じた電流とを合成し、上記第２の制御電流として出力する電流合成手段とを含んでも良い。
【００１５】
【発明の実施の形態】
＜第１の実施形態＞
まず、本発明の第１の実施形態について述べる。
図１は、本発明の第１の実施形態に係る発振装置の構成の一例を示すブロック図である。
図１に示す発振装置は、ＰＬＬ回路１０と、発振器ＯＳＣ２と、電流変換部２０と、ｎ型ＭＯＳトランジスタＱ２とを有する。
ＰＬＬ回路１０は、発振器ＯＳＣ１と、分周器１０４と、位相周波数検出器１０１と、チャージポンプ回路１０２と、ローパスフィルタ１０３と、ｎ型ＭＯＳトランジスタＱ１とを含む。
ＰＬＬ回路１０は、本発明の位相同期ループ手段の一実施形態である。
電流変換部２０は、本発明の電流変換手段の一実施形態である。
ｎ型ＭＯＳトランジスタＱ２は、本発明の第２のトランジスタの一実施形態である。
電流変換部２０およびｎ型ＭＯＳトランジスタＱ２を含むユニットは、本発明の電流生成手段の一実施形態である。
発振器ＯＳＣ１は、本発明の第１の発振手段の一実施形態である。
ｎ型ＭＯＳトランジスタＱ１は、本発明の第１のトランジスタの一実施形態である。
位相周波数検出器１０１およびチャージポンプ回路１０２を含むユニットは、本発明の位相差信号生成手段の一実施形態である。
ローパスフィルタ１０３は、本発明の平均化手段の一実施形態である。
【００１６】
位相周波数検出器１０１は、入力される基準信号Ｓｒｆと分周器１０４から出力される信号との周波数差および位相差を検出し、検出結果に応じた信号を生成する。
【００１７】
チャージポンプ回路１０２は、位相周波数検出器１０１において生成される周波数差および位相差の検出信号に応じて、ローパスフィルタ１０３のキャパシタを充電または放電させる電流を生成する。
【００１８】
ローパスフィルタ１０３は、チャージポンプ回路１０２から供給される電荷をキャパシタに充電させ、この充電電圧を制御電圧Ｓ１０として出力する。
【００１９】
ｎ型ＭＯＳトランジスタＱ１は、ゲートに入力される制御電圧Ｓ１０に応じたドレイン電流を制御電流Ｉ１として発振器ＯＳＣ１に出力する。
【００２０】
発振器ＯＳＣ１は、ｎ型ＭＯＳトランジスタＱ１のドレインに流れる制御電流Ｉ１に応じた周波数で発振し、発振信号Ｓ１を出力する。
【００２１】
分周器１０４は、所定の分周比（１／Ｎ）をもって発振器ＯＳＣ１の発振信号Ｓ１を分周し、分周した信号を位相周波数検出器１０１に出力する。
【００２２】
ｎ型ＭＯＳトランジスタＱ２は、ゲートに入力される制御電圧Ｓ１０に応じたドレイン電流Ｉ３を出力する。
【００２３】
電流変換部２０は、ｎ型ＭＯＳトランジスタＱ２のドレイン電流Ｉ３を、入力される制御信号Ｓｃｏｎｔに応じた比率Ｒでドレイン電流Ｉ３に比例した制御電流Ｉ２に変換する。制御電流Ｉ２は、比率Ｒおよびドレイン電流Ｉ３によって次式のように表される。
【００２４】
【数１】
Ｉ２＝Ｒ×Ｉ３  …（１）
【００２５】
発振器ＯＳＣ２は、入力される制御電流Ｉ２に応じた周波数で発振し、発振信号Ｓｏｕｔを出力する。
【００２６】
図２は、発振器ＯＳＣ１およびＯＳＣ２のさらに詳細な構成の一例を示すブロック図である。
図２に示す発振器は、リング状に接続されたｎ段（ｎは正の奇数を示す）のインバータＩＮＶ１〜ＩＮＶｎと、電源ラインＶｃｃからインバータＩＮＶ１〜ＩＮＶｎへ駆動電流を流すための配線に挿入されたｐ型ＭＯＳトランジスタＱ５０１〜Ｑ５０ｎと、インバータＩＮＶ１〜ＩＮＶｎから基準電位ラインＧへ駆動電流を流すための配線に挿入されたｎ型ＭＯＳトランジスタＱ４０１〜Ｑ４０ｎと、ｐ型ＭＯＳトランジスタＱ６０１およびＱ６０２と、ｎ型ＭＯＳトランジスタＱ６０３とを有する。
【００２７】
ｐ型ＭＯＳトランジスタＱ６０１は、ドレインがゲートに接続され、ソースが電源ラインＶｃｃに接続され、ゲートがｐ型ＭＯＳトランジスタＱ５０１〜Ｑ５０ｎのゲートと共通に接続される。ｐ型ＭＯＳトランジスタＱ６０１のドレインとゲートとの接続点に、制御電流Ｉ１またはＩ２が入力される。
ｐ型ＭＯＳトランジスタＱ６０２は、ゲートがｐ型ＭＯＳトランジスタＱ６０１のゲートと共通に接続され、ソースが電源ラインＶｃｃに接続され、ドレインがｎ型ＭＯＳトランジスタＱ６０３のドレインに接続される。
ｎ型ＭＯＳトランジスタＱは、ドレインがゲートに接続され、ゲートがｎ型ＭＯＳトランジスタＱ４０１〜Ｑ４０ｎのゲートと共通に接続され、ソースが基準電位ラインＧに接続される。
【００２８】
ｐ型ＭＯＳトランジスタＱ６０１、ｐ型ＭＯＳトランジスタＱ６０２およびｐ型ＭＯＳトランジスタＱ５０１〜Ｑ５０ｎはカレントミラー回路を構成しており、ｐ型ＭＯＳトランジスタＱ６０１のドレインに流れる制御電流（Ｉ１、Ｉ２）に応じた電流が、ｐ型ＭＯＳトランジスタＱ６０２およびｐ型ＭＯＳトランジスタＱ５０１〜Ｑ５０ｎのドレインに流れる。また、ｎ型ＭＯＳトランジスタＱ６０３およびｎ型ＭＯＳトランジスタＱ４０１〜Ｑ４０ｎもカレントミラー回路を構成しており、ｎ型ＭＯＳトランジスタＱ６０３のドレインに流れる電流に応じた電流、すなわち制御電流（Ｉ１、Ｉ２）に応じた電流が、ｎ型ＭＯＳトランジスタＱ４０１〜Ｑ４０ｎのドレインに流れる。したがって、インバータＩＮＶ１〜ＩＮＶｎの出力における吐き出し電流および吸い込み電流は、制御電流（Ｉ１、Ｉ２）に応じた大きさとなる。
【００２９】
インバータＩＮＶ１〜ＩＮＶｎの遅延時間は、出力における吐き出し電流および吸い込み電流の大きさと、入力におけるキャパシタンスの大きさとによって概ね決まる。吐き出し電流および吸い込み電流が大きいほど、入力のキャパシタを充電または放電する時間が早くなり、遅延時間が小さくなる。したがって、制御電流（Ｉ１、Ｉ２）の大きさを変化させることにより、インバータＩＮＶ１〜ＩＮＶｎの遅延時間が変化し、発振周波数が変化する。
【００３０】
上述した構成を有する図１に示す発振装置の動作を説明する。
分周器１０４の出力信号と基準信号Ｓｒｆとの周波数差および位相差が位相周波数検出器１０１において検出され、この検出信号に応じて、ローパスフィルタ１０３のキャパシタがチャージポンプ回路１０２により充放電される。このキャパシタの電圧が制御電圧Ｓ１０としてｎ型ＭＯＳトランジスタＱ１のゲートに供給され、発振器ＯＳＣ１の制御電流Ｉ１が調節され、発振周波数が変化し、分周器１０４の出力信号の周波数および位相が変化する。基準信号Ｓｒｆに対して分周器１０４の出力信号の周波数が高い場合、あるいは分周器１０４の出力信号の位相が進んでいる場合、ローパスフィルタ１０３のキャパシタがチャージポンプ回路１０２により放電され、制御電圧Ｓ１０が低下し、制御電流Ｉ１が小さくなって、発振器ＯＳＣ１の周波数は低くなる。逆に、基準信号Ｓｒｆに対して分周器１０４の出力信号の周波数が低い場合、あるいは分周器１０４の出力信号の位相が遅れている場合、ローパスフィルタ１０３のキャパシタがチャージポンプ回路１０２により充電され、制御電圧Ｓ１０が高くなり、制御電流Ｉ１が大きくなって、発振器ＯＳＣ１の周波数は高くなる。このようにして、ＰＬＬ回路１０においては、発振器ＯＳＣ１の発振周波数が、基準信号Ｓｒｆの周波数によって決まる一定の周波数Ｆｏに保持される。
【００３１】
ｎ型ＭＯＳトランジスタＱ２は、ｎ型ＭＯＳトランジスタＱ１と共通の制御電圧Ｓ１０がゲートに供給されているので、ｎ型ＭＯＳトランジスタＱ２のドレイン電流Ｉ３は、制御電流Ｉ１に応じた電流となる。たとえば、ｎ型ＭＯＳトランジスタＱ１およびＱ２が同一サイズの場合、ドレイン電流Ｉ３は制御電流Ｉ１とほぼ同じ大きさになる。
【００３２】
ｎ型ＭＯＳトランジスタＱ２のドレイン電流Ｉ３は、電流変換部２０において、制御信号Ｓｃｏｎｔに応じた比率Ｒでドレイン電流Ｉ３に比例した制御電流Ｉ２に変換される。たとえばドレイン電流Ｉ３と制御電流Ｉ１とが等しい場合、次式が成立する。
【００３３】
【数２】
Ｉ２＝Ｒ×Ｉ１  …（２）
【００３４】
このように、ｎ型ＭＯＳトランジスタＱ２および電流変換部２０によって、制御信号Ｓｃｏｎｔに応じた比率Ｒで制御電流Ｉ１に比例した制御電流Ｉ２が生成されて、発振器ＯＳＣ２に供給される。発振器ＯＳＣ２では、この制御電流Ｉ２に応じた発振周波数Ｆで発振が起こる。
【００３５】
図２に示すリング型の発振器では、電源ラインＶｃｃ側のトランジスタ（Ｑ５０１〜Ｑ５０ｎ）および基準電位ラインＧ側のトランジスタ（Ｑ４０１〜Ｑ４０ｎ）のトランス・コンダクタンスｇｍが制御電流（Ｉ１、Ｉ２）に応じて変化することにより、発振周波数が調節される。
トランス・コンダクタンスｇｍは、ＭＯＳ型の場合、トランジスタに流れる電流Ｉの平方根に比例し、バイポーラ型の場合、この電流Ｉに比例することが知られている。一般に、トランス・コンダクタンスｇｍは、電流Ｉのべき乗関数として表現できる。
【００３６】
【数３】
ｇｍ∝Ｉａ  …（３）
【００３７】
式（３）において、符号ａは物理定数を示す。
一方、発振周波数ＦおよびＦｏは、トランス・コンダクタンスｇｍと、インバータＩＮＶ１〜ＩＮＶｎの入力容量Ｃの逆数との積（ｇｍ／Ｃ）に比例するため、発振周波数ＦおよびＦｏも電流Ｉのべき乗関数として表現できる。
【００３８】
【数４】
Ｆｏ＝ＫＩ１ａ  …（４）
Ｆ＝ＫＩ２ａ  …（５）
【００３９】
式（４）および（５）において、符号Ｋは、発振器ＯＳＣ１およびＯＳＣ２の変換ゲインに係わる定数であり、素子ばらつきなどの影響を受けて変化する定数である。
発振周波数Ｆを、テーラー法により発振周波数Ｆｏの近傍で展開し、電流Ｉ２の一次関数として表現すると、次式が成立する。
【００４０】
【数５】
2004194238.tif 000003
【００４１】
ここで式（２）を式（６）に代入すると、発振器ＯＳＣ２の発振周波数Ｆは次式のように表される。
【００４２】
【数６】
Ｆ≒Ｆｏ＋ａＫＩ１ａ−１（Ｒ−１）
≒Ｆｏ＋ａＦｏ（Ｒ−１）
≒Ｆｏ｛１＋ａ（Ｒ−１）｝  …（７）
【００４３】
式（７）において、物理定数ａは一定であり、発振器ＯＳＣ１の発振周波数ＦｏはＰＬＬ回路１０によって一定に保持される。したがって、電流変換部２０の比率Ｒを、たとえばトランジスタのサイズ比や抵抗比などのように、同一の半導体チップ上に形成される回路素子の特性の比によって決まる一定の値に設定すれば、素子ばらつきや温度変化、電源電圧変動などの変動要因の影響を受け難い、非常に安定した発振周波数Ｆを得ることができる。
【００４４】
図３は、発振器ＯＳＣ１およびＯＳＣ２の発振周波数と制御電流との関係の一例を示す図である。
横軸は制御電流を、縦軸は発振周波数を示す。
図３において、符号Ｃ１およびＣ２は、素子ばらつきや温度変化、電源電圧変動などの変動要因の影響を受けて変化する特性曲線を示す。
【００４５】
両方の発振器が曲線Ｃ１の特性を有する場合、発振器ＯＳＣ１は制御電流Ｉ０１、発振周波数Ｆ０で動作する。また、発振器ＯＳＣ２の制御電流Ｉ２が比率Ｒの変化に応じて変化幅ｄＩ０１で変化すると、発振周波数Ｆは変化幅ｄＦで変化する。発振器の変換ゲインはｄＦ／ｄＩ０１となる。
一方、両方の発振器が曲線Ｃ２の特性を有する場合、発振器ＯＳＣ１は制御電流Ｉ０２、発振周波数Ｆ０で動作する。すなわち、ＰＬＬ回路１０の働きにより、発振器ＯＳＣ１の発振周波数Ｆ０は一定に保持され、制御電流Ｉ１の大きさが電流Ｉ０１から電流Ｉ０２へ変化する。また、発振器ＯＳＣ２の制御電流Ｉ２が比率Ｒの変化に応じて変化幅ｄＩ０２で変化すると、発振周波数Ｆは変化幅ｄＦの変化を生じる。発振器の変換ゲインはｄＦ／ｄＩ０２となる。
【００４６】
式（７）に示すように、比率Ｒが一定に保持されていれば、発振器ＯＳＣ２の発振周波数Ｆも一定に保持されるので、たとえば曲線Ｃ１の特性において発振器ＯＳＣ２の発振周波数が周波数Ｆｍｉｎ、ＦｏまたはＦｍａｘであるとすると、比率Ｒが一定のまま曲線Ｃ１から曲線Ｃ２へ発振特性が変動しても、発振器ＯＳＣ２の発振周波数は周波数Ｆｍｉｎ、ＦｏまたはＦｍａｘのまま保持される。この場合、発振器ＯＳＣ２の制御電流Ｉ２は、電流Ｉ０１ｍｉｎから電流Ｉ０２ｍｉｎへ、電流Ｉ０１から電流Ｉ０２へ、または、電流Ｉ０１ｍａｘから電流Ｉ０２ｍａｘへ自動的に変化する。
すなわち、比率Ｒの変化幅ｄＲに対する発振周波数Ｆの変化幅ｄＦの比としての周波数制御ゲインｄＦ／ｄＲは、素子ばらつきなどの影響を受け難くなり、安定した値に保たれる。
【００４７】
以上説明したように、図１に示す発振装置によれば、電流変換部２０における電流変換の比率Ｒを精度良く一定に保つことによって、発振器ＯＳＣ２の発振周波数Ｆを精度良く一定に保つことができる。
たとえば、この発振装置をＰＬＬ回路に適用することにより、変換ゲインの変動によるフードバック系の設計の制約が削減されるため、ＰＬＬ回路の設計が簡易化されるとともに、ＰＬＬ回路の安定性を向上させることができる。
【００４８】
ＰＬＬ回路における同期把捉の過程は、まず周波数の把捉が先に行われ、次いで位相の把捉が行われる。従来のＶＣＯ回路は、この同期把捉過程の初期状態において、温度などによる発振特性の変動により、発振周波数が所望の周波数から大きくずれるため、同期把捉に大きな時間を要する。図１に示す発振装置をＰＬＬ回路に適用すれば、同期把捉過程の初期状態から所望の周波数近傍で発振が行われるので、同期把捉過程に要する時間を大幅に短縮することができる。
【００４９】
従来のＶＣＯ回路を用いたＰＬＬ回路では、同期把捉過程でＶＣＯ回路の発振周波数が非常に大きくなった場合でも確実に同期把捉が行われるように、フィードバック・ループ内のロジック回路に動作速度の高速なものを用いる必要がある。あるいは、発振周波数を初期化するための回路を設けて、発振周波数の最大値を制限する必要がある。一方、図１に示す発振装置では、制御信号Ｓｃｏｎｔの変化範囲を一定に保つことにより、周波数の変化範囲を一定に保つことができる。すなわち、発振周波数の最大値を確定することができる。したがって、特別な初期化回路を用いることなく、ロジック回路の動作速度のマージンを必要最低限に抑えることができるので、回路の構成を簡易化することができる。
【００５０】
フィードバック・ループ内のロジック回路にダイナミックＣＭＯＳなどのダイナミック回路を用いた場合、そのダイナミック動作のための最低動作周波数が制限される。従来のＶＣＯ回路では、発振周波数を初期化するための回路を設けて、発振周波数の最低値を制限する必要がある。図１に示す発振装置を用いれば、制御信号Ｓｃｏｎｔの変化範囲を一定に保つことにより、発振周波数の最小値を確定することができる。これにより、特別な初期化回路を用いる必要がなくなるので、回路の構成を簡易化することができる。
【００５１】
従来のＶＣＯ回路では、発振周波数のばらつきを抑えるために、回路の使用前において発振周波数のキャリブレーションを行う場合がある。この場合、使用中の温度変化などによる発振特性の変動に対応するためには、使用中において定期的なキャリブレーションを行う必要があるが、ＶＣＯ回路の発振信号が連続的に使用されるようなシステムでは、キャリブレーション中において発振信号が得られなくなる問題が生じる。図１に示す発振装置では、このようなキャリブレーションのための回路が不要になるため、回路面積を削減できる。また、定期的なキャリブレーションを行う必要がないため、発振信号の連続的な使用が可能である。
【００５２】
＜第２の実施形態＞
次に、第２の実施形態について述べる。
図４は、本発明の第２の実施形態に係る発振装置の構成の一例を示すブロック図であり、図４と図１の同一符号は同一の構成要素を示す。
図１に示す発振装置における電流変換部２０は、図４に示す発振装置において比例変換部２１および電流合成部２２に置き換えられる。また、図２に示す発振装置におけるｎ型ＭＯＳトランジスタＱ２は、図４に示す発振装置において、ｎ型ＭＯＳトランジスタＱ２０およびＱ２０Ａに置き換えられる。その他の構成については、図１および図４に示す発振装置において同じである。
比例変換部２１は、本発明の比例変換手段の一実施形態である。
電流合成部２２は、本発明の電流合成手段の一実施形態である。
ｎ型ＭＯＳトランジスタＱ２０およびｎ型ＭＯＳトランジスタＱ２０Ａは、本発明の第２のトランジスタの一実施形態である。
【００５３】
ｎ型ＭＯＳトランジスタＱ２０は、ゲートに入力される制御電圧Ｓ１０に応じたドレイン電流Ｉ３Ａを出力する。ｎ型ＭＯＳトランジスタＱ２０は、ｎ型ＭＯＳトランジスタＱ１と同一サイズのトランジスタによって構成される。
【００５４】
ｎ型ＭＯＳトランジスタＱ２０Ａは、ゲートに入力される制御電圧Ｓ１０に応じたドレイン電流Ｉ３Ｂを出力する。ｎ型ＭＯＳトランジスタＱ２０Ａは、ｎ型ＭＯＳトランジスタＱ１のチャネル幅Ｗに対してα倍のチャネル幅αＷを有する。
【００５５】
比例変換部２１は、ｎ型ＭＯＳトランジスタＱ２０Ａのドレイン電流Ｉ３Ｂを、制御信号Ｓｃｏｎｔに応じた比率Ｍでドレイン電流Ｉ３Ｂ比例した電流Ｉｄに変換する。比例変換部２１の出力電流Ｉｄは、比率Ｍおよびドレイン電流Ｉ３Ｂによって次式のように表される。
【００５６】
【数７】
Ｉｄ＝Ｍ×Ｉ３Ｂ  …（８）
【００５７】
電流合成部２２は、比例変換部２１から出力される電流Ｉｄと、ｎ型ＭＯＳトランジスタＱ２０のドレイン電流Ｉ３Ａとを合成し、制御電流Ｉ２として発振器ＯＳＣ２に出力する。制御電流Ｉ２は、ドレイン電流Ｉ３ＡおよびＩ３Ｂによって次式のように表される。
【００５８】
【数８】
2004194238.tif 000004
【００５９】
ｎ型ＭＯＳトランジスタＱ１およびｎ型ＭＯＳトランジスタＱ２０はチャネル幅の比が互いに等しいため、ドレイン電流Ｉ３Ａは制御電流Ｉ１と等しくなる。また、ｎ型ＭＯＳトランジスタＱ２０Ａのチャネル幅は、ｎ型ＭＯＳトランジスタＱ１のチャネル幅のα倍なので、ドレイン電流Ｉ３Ｂは制御電流Ｉ１をα倍したものと等しくなる。したがって、式（９）は次式のように変形される。
【００６０】
【数９】
2004194238.tif 000005
【００６１】
式（２）と式（１０）との比較から、次式が成立する。
【００６２】
【数１０】
Ｒ＝１−αＭ  …（１１）
【００６３】
式（１１）を式（７）に代入することにより、発振器ＯＳＣ２の発振周波数Ｆは次式のように表される。
【００６４】
【数１１】
Ｆ≒Ｆｏ（１−ａαＭ）  …（１２）
【００６５】
式（１２）において、物理定数ａは一定であり、トランジスタのサイズ比としての定数αもほぼ一定である。したがって、比例変換部２１の比率Ｍを、たとえばトランジスタのサイズ比や抵抗比などのように、同一の半導体チップ上に形成される回路素子の特性の比によって決まる一定の値に設定すれば、素子ばらつきや温度変化、電源電圧変動などの変動要因の影響を受け難い、非常に安定した発振周波数Ｆを得ることができる。また、制御信号Ｓｃｏｎｔに対する周波数制御ゲインについても、これらの変動要因によらずほぼ一定にすることができる。
このため、図２に示す発振装置においても、図１に示す発振装置と同様の効果を奏することができる。
【００６６】
＜第３の実施形態＞
次に、本発明の第３の実施形態について述べる。
図５は、本発明の第３の実施形態に係る発振装置の構成の一例を示すブロック図であり、図４と図５の同一符号は同一の構成要素を示す。
図５に示す発振装置は、図４に示す発振装置と同様の構成を有するとともに、さらに、電流相殺部３０を有する。
電流相殺部３０は、本発明の電流相殺手段の一実施形態である。
【００６７】
電流相殺部３０は、制御信号Ｓｃｏｎｔの値が所定の中間値に設定された場合において比例変換部２１から出力される電流に相当する電流Ｉｍを、発振器ＯＳＣ２の制御電流Ｉ２から相殺する働きを有する。図５に示すように、電流合成部２２から発振器ＯＳＣ２へ出力される電流に、電流Ｉｄの一部または全部を相殺するための電流Ｉｍが加算される。
【００６８】
制御信号Ｓｃｏｎｔの値が所定の中間値に設定された場合の比率Ｍ０によって、電流Ｉｍは次式のように表される。
【００６９】
【数１２】
Ｉｍ＝α×Ｉ１×Ｍ０  …（１３）
【００７０】
制御電流Ｉ２は、式（１３）を用いて次式のように表される。
【００７１】
【数１３】
2004194238.tif 000006
【００７２】
したがって、発振器ＯＳＣ２の発振周波数Ｆは次式のように表される。
【００７３】
【数１４】
Ｆ≒Ｆｏ｛１−ａα（Ｍ−Ｍ０）｝  …（１５）
【００７４】
式（１５）において、物理定数ａは一定であり、トランジスタのサイズ比としての定数αもほぼ一定なので、比例変換部２１の比率Ｍおよび電流相殺部３０における比率Ｍ０を一定の値に設定すれば、素子ばらつきや温度変化、電源電圧変動などの変動要因の影響を受け難い、非常に安定した発振周波数Ｆを得ることができる。また、制御信号Ｓｃｏｎｔに対する周波数制御ゲインについても、これらの変動要因によらずほぼ一定にすることができる。
このため、図５に示す発振装置においても、図１に示す発振装置と同様の効果を奏することができる。
【００７５】
また、式（１５）において、比例変換部２１の比率Ｍが値０〜２Ｍ０の範囲で変化するものとすると、発振器ＯＳＣ２の最小発振周波数Ｆｍｉｎおよび最大周波数Ｆｍａｘは次式のように表される。
【００７６】
【数１５】
Ｆｍｉｎ≒Ｆｏ（１−ａαＭ０）  …（１６）
Ｆｍａｘ≒Ｆｏ（１＋ａαＭ０）  …（１７）
【００７７】
このように、図５に示す発振装置によれば、ＰＬＬ回路１０において一定に保持される発振周波数Ｆ０を中間の周波数として、発振器ＯＳＣ２の発振周波数Ｆをその前後に変化させることができる。
【００７８】
＜第４の実施形態＞
次に、本発明の第４の実施形態について述べる。
図６は、本発明の第４の実施形態に係る発振装置の構成の一例を示すブロック図であり、図６と図４の同一符号は同一の構成要素を示す。
図４に示す発振装置におけるＰＬＬ回路１０は、図６に示す発振装置においてＰＬＬ回路１０Ａに置き換えられる。その他の構成は、図４および図６に示す発振装置において同じである。
ＰＬＬ回路１０Ａは、ＰＬＬ回路１０と同様の構成を有するとともに、さらに、電流加算部１０５を有する。
電流加算部１０５は、本発明の電流加算手段の一実施形態である。
【００７９】
電流加算部１０５は、制御信号Ｓｃｏｎｔの値が所定の中間値に設定された場合に比例変換部２１から出力される電流に相当する電流Ｉｍを、発振器ＯＳＣ１の制御電流Ｉ１に加算する働きを有する。図６に示すように、ｎ型ＭＯＳトランジスタＱ１から発振器ＯＳＣ１へ出力される電流に対して、電流Ｉｍが加算される。
【００８０】
ｎ型ＭＯＳトランジスタＱ２０のドレイン電流Ｉ３Ａは、ｎ型ＭＯＳトランジスタＱ１のドレイン電流とほぼ等しくなり、ｎ型ＭＯＳトランジスタＱ１のドレイン電流は、発振器ＯＳＣ１の制御電流Ｉ１と電流加算部１０５の電流Ｉｍとを加算した電流になるので、発振器ＯＳＣ２の制御電流Ｉ２は次式のように表される。
【００８１】
【数１６】
2004194238.tif 000007
【００８２】
電流Ｉｄは、ｎ型ＭＯＳトランジスタＱ２０Ａのドレイン電流Ｉ３Ｂがｎ型ＭＯＳトランジスタＱ１のドレイン電流のα倍になることから、次式のように表される。
【００８３】
【数１７】
2004194238.tif 000008
【００８４】
式（１９）を式（１８）に代入して整理することにより、次式が成立する。
【００８５】
【数１８】
Ｉ２＝（１−αＭ）（Ｉ１＋Ｉｍ）  …（２０）
【００８６】
電流Ｉｍは、比率Ｍ＝Ｍ０の場合における電流Ｉｄと等しいことから、次式のように表される。
【００８７】
【数１９】
2004194238.tif 000009
【００８８】
式（２１）を式（２０）に代入して整理することにより、次式が成立する。
【００８９】
【数２０】
Ｉ２＝｛１−α（Ｍ−Ｍ０）／（１−αＭ０）｝Ｉ１  …（２２）
【００９０】
したがって、発振器ＯＳＣ２の発振周波数Ｆは次式のように表される。
【００９１】
【数２１】
Ｆ≒Ｆｏ｛１−ａα（Ｍ−Ｍ０）／（１−αＭ０）｝  …（２３）
【００９２】
式（２３）において、物理定数ａは一定であり、トランジスタのサイズ比としての定数αもほぼ一定なので、比例変換部２１の比率Ｍおよび電流加算部１０５における比率Ｍ０を一定の値に設定すれば、素子ばらつきや温度変化、電源電圧変動などの変動要因の影響を受け難い、非常に安定した発振周波数Ｆを得ることができる。また、制御信号Ｓｃｏｎｔに対する周波数制御ゲインについても、これらの変動要因によらずほぼ一定にすることができる。
このため、図６に示す発振装置においても、図１に示す発振装置と同様の効果を奏することができる。
【００９３】
また、式（２３）において、比例変換部２１の比率Ｍが値０〜２Ｍ０の範囲で変化するものとすると、発振器ＯＳＣ２の最小発振周波数Ｆｍｉｎおよび最大周波数Ｆｍａｘは次式のように表される。
【００９４】
【数２２】
Ｆｍｉｎ≒Ｆｏ｛１−ａαＭ０／（１−αＭ０）｝  …（２４）
Ｆｍａｘ≒Ｆｏ｛１＋ａαＭ０／（１−αＭ０）｝  …（２５）
【００９５】
このように、図６に示す発振装置によれば、ＰＬＬ回路１０において一定に保持される発振周波数Ｆ０を中間の周波数として、発振器ＯＳＣ２の発振周波数Ｆをその前後に変化させることができる。
【００９６】
＜第５の実施形態＞
次に、本発明の第５の実施形態について述べる。
図７は、本発明の第５の実施形態に係る発振装置の構成の一例を示すブロック図であり、図７と図４の同一符号は同一の構成要素を示す。
図４に示す発振装置におけるｎ型ＭＯＳトランジスタＱ２０Ａは、図７に示す発振装置においてｎ型ＭＯＳトランジスタＱ２１〜Ｑ２８を含むユニットに置き換えられる。
図４に示す発振装置における比例変換部２１は、図７に示す発振装置において、ｎ型ＭＯＳトランジスタＱ３１〜Ｑ３８を含むユニットに置き換えられる。
図４に示す発振装置における電流合成部２２は、図７に示す発振装置において、ｐ型ＭＯＳトランジスタＱ４１およびＱ４２とｎ型ＭＯＳトランジスタＱ４３およびＱ４４とを含むユニットに置き換えられる。
その他の構成につていは、図７および図４に示す発振装置において同じである。
【００９７】
ｎ型ＭＯＳトランジスタＱ２１〜Ｑ２８は、ソースが基準電位ラインＧに接続され、ゲートに制御電圧Ｓ１０が入力される。ｎ型ＭＯＳトランジスタＱ２１〜Ｑ２８のサイズは、互いのドレイン電流の比が２のべき乗に比例するように設定されている。すなわち、ｎ型ＭＯＳトランジスタＱ２１〜Ｑ２８は、ｎ型ＭＯＳトランジスタＱ１のチャネル幅Ｗに対して、そのα／２８倍、α／２７倍、…、α／２１倍のチャネル幅をそれぞれ有する。
【００９８】
ｎ型ＭＯＳトランジスタＱ３１〜Ｑ３８は、ソースがｎ型ＭＯＳトランジスタＱ２１〜２８のドレインに接続され、ドレインが共通に接続され、ゲートに制御信号Ｓｃｏｎｔのビット信号Ｂ０〜Ｂ７が入力される。ビット信号Ｂ０〜Ｂ７は、８ビットのデジタル信号として入力される制御信号Ｓｃｏｎｔの各ビット値に応じて、ハイレベルまたはローレベルの電圧に設定される信号である。
【００９９】
ｐ型ＭＯＳトランジスタＱ４１は、ドレインがｎ型ＭＯＳトランジスタＱ３１〜Ｑ３８のドレインに共通に接続され、ソースが電源ラインＶｃｃに接続され、ゲートがドレインに接続される。
ｐ型ＭＯＳトランジスタＱ４２は、ドレインがｎ型ＭＯＳトランジスタＱ４３のドレインに接続され、ゲートがｐ型ＭＯＳトランジスタＱ４１のゲートに接続され、ソースが電源ラインＶｃｃに接続される。
ｎ型ＭＯＳトランジスタＱ４３は、ゲートがドレインに接続され、ソースが基準電位ラインＧに接続される。
ｎ型ＭＯＳトランジスタＱ４４は、ドレインがｎ型ＭＯＳトランジスタＱ２０のドレインに接続され、ゲートがｎ型ＭＯＳトランジスタＱ４３のゲートに接続され、ソースが基準電位ラインＧに接続される。
【０１００】
上述した構成を有する図７に示す発振装置の動作を説明する。
８ビットのデジタル信号として入力される制御信号Ｓｃｏｎｔの各ビット値に応じて、ビット信号Ｂ０〜Ｂ７がハイレベルまたはローレベルに設定されると、これに応じて、ｎ型ＭＯＳトランジスタＱ３１〜Ｑ３８のうちの１つまたは複数が導通状態となる。これにより、ｎ型ＭＯＳトランジスタＱ２１〜Ｑ２８のドレイン電流Ｉ３１〜Ｉ３８のうちの１つまたは複数の電流が選択されて、ｎ型ＭＯＳトランジスタＱ４１のドレインに入力される。
【０１０１】
ｐ型ＭＯＳトランジスタＱ４１およびＱ４２はカレントミラー回路を構成しており、トランジスタ・サイズが互いに等しいものとすると、ｐ型ＭＯＳトランジスタＱ４１のドレイン電流は、ｐ型ＭＯＳトランジスタＱ４２およびｎ型ＭＯＳトランジスタＱ４３のドレイン電流と等しくなる。また、ｎ型ＭＯＳトランジスタＱ４３およびＱ４４もカレントミラー回路を構成しており、トランジスタ・サイズが互いに等しいものとすると、ｎ型ＭＯＳトランジスタＱ４３のドレイン電流はｎ型ＭＯＳトランジスタＱ４４のドレイン電流と等しくなる。したがって、ｎ型ＭＯＳトランジスタＱ４４のドレイン電流Ｉｄ１は、ｎ型ＭＯＳトランジスタＱ３１〜Ｑ３８によるセレクタ回路によってドレイン電流Ｉ３１〜Ｉ３８の中から選択された１つまたは複数の電流を合成した電流とほぼ等しくなる。すなわち、次式が成立する。
【０１０２】
【数２３】
2004194238.tif 000010
【０１０３】
ただし、式（２６）において、ビット・データＤ０〜Ｄ７は、ビット信号Ｂ０〜Ｂ７がローレベルのとき値‘０’になり、ビット信号Ｂ０〜Ｂ７がハイレベルのとき値‘１’になるデータである。
発振器ＯＳＣ２の制御電流Ｉ２は、比率Ｍ１を用いて次式のように表される。
【０１０４】
【数２４】
2004194238.tif 000011
【０１０５】
したがって、発振器ＯＳＣ２の発振周波数Ｆは、次式のように表される。
【０１０６】
【数２５】
Ｆ≒Ｆｏ｛１＋ａＭ１｝  …（２８）
【０１０７】
式（２５）において、物理定数ａは一定であり、比率Ｍ１はトランジスタのサイズ比によって設定されるため素子ばらつきなどに依らずほぼ一定の値を有する。したがって、素子ばらつきや温度変化、電源電圧変動などの変動要因の影響を受け難い、非常に安定した発振周波数Ｆを得ることができる。また、制御信号Ｓｃｏｎｔに対する周波数制御ゲインについても、これらの変動要因によらずほぼ一定にすることができる。
このため、図７に示す発振装置においても、図１に示す発振装置と同様の効果を奏することができる。
【０１０８】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。
図８は、本発明の第６の実施形態に係る発振装置の構成の一例を示すブロック図であり、図８と図７の同一符号は同一の構成要素を示す。
図８に示す発振装置は、図７に示す発振装置と同様の構成を有するとともに、さらに、電流相殺部３０Ａを有する。
電流相殺部３０Ａは、本発明の電流相殺手段の一実施形態である。
【０１０９】
図９は、電流相殺部３０Ａの構成の一例を示すブロック図である。
図９に示す電流相殺部３０Ａは、ｎ型ＭＯＳトランジスタＱ３０１およびＱ３０２と、ｐ型ＭＯＳトランジスタＱ３０３およびＱ３０４とを有する。
【０１１０】
ｎ型ＭＯＳトランジスタＱ３０１は、ソースが基準電位ラインＧに接続され、ゲートに制御電圧Ｓ３０が供給され、ドレインがｎ型ＭＯＳトランジスタＱ３０２のソースに接続される。
ｎ型ＭＯＳトランジスタＱ３０２は、ゲートが電源ラインＶｃｃに接続され、ドレインがｐ型ＭＯＳトランジスタＱ３０３のドレインに接続される。
ｐ型ＭＯＳトランジスタＱ３０３は、ソースが電源ラインＶｃｃに接続され、ゲートがドレインに接続される。
ｐ型ＭＯＳトランジスタＱ３０４は、ソースが電源ラインＶｃｃに接続され、ゲートがｐ型ＭＯＳトランジスタＱ３０３のゲートに接続され、ドレインがｎ型ＭＯＳトランジスタＱ２０のドレインに接続される。
【０１１１】
ｎ型ＭＯＳトランジスタＱ３０１のチャネル幅は、ｎ型ＭＯＳトランジスタＱ１のチャネル幅Ｗに対してα／２倍に設定されているので、ｎ型ＭＯＳトランジスタＱ３０１のドレイン電流は、制御電流Ｉ１に対しα／２倍の大きさを有する。このドレイン電流は、導通状態のｎ型ＭＯＳトランジスタＱ３０２を介して、ｐ型ＭＯＳトランジスタＱ３０３のドレインに流れる。
ｐ型ＭＯＳトランジスタＱ３０３およびＱ３０４はカレントミラー回路を構成しているので、互いのチャネル幅が等しいものとすると、互いのドレイン電流も等しくなる。
したがって、ｐ型ＭＯＳトランジスタＱ３０４のドレイン電流として電流相殺部３０Ａから出力される電流Ｉｍ１は、次式のように表される。
【０１１２】
【数２６】
Ｉｍ１＝（α／２）Ｉ１  …（２９）
【０１１３】
発振器ＯＳＣ２の制御電流Ｉ２は、次式のように表される。
【数２７】
2004194238.tif 000012
【０１１４】
ただし、式（３０）の比率Ｍ１Ａは次式で表される。
【０１１５】
【数２８】
Ｍ１Ａ＝α（Ｄ０／２８＋…＋Ｄ７／２１−１／２）  …（３１）
【０１１６】
したがって、発振器ＯＳＣ２の発振周波数Ｆは、次式のように表される。
【０１１７】
【数２９】
Ｆ≒Ｆｏ｛１＋ａＭ１Ａ｝  …（３２）
【０１１８】
式（３２）において、物理定数ａは一定であり、比率Ｍ１Ａはトランジスタのサイズ比によって設定されるため素子ばらつきなどに依らずほぼ一定の値を有する。したがって、素子ばらつきや温度変化、電源電圧変動などの変動要因の影響を受け難い、非常に安定した発振周波数Ｆを得ることができる。また、制御信号Ｓｃｏｎｔに対する周波数制御ゲインについても、これらの変動要因によらずほぼ一定にすることができる。
このため、図８に示す発振装置においても、図１に示す発振装置と同様の効果を奏することができる。
【０１１９】
また、制御信号Ｓｃｏｎｔのデジタル値｛Ｄ７，Ｄ６，…，Ｄ０｝を｛１０００００００｝に設定した場合、比率Ｍ１Ａはゼロになり、発振器ＯＳＣ２の発振周波数は周波数Ｆ０と等しくなる。制御信号Ｓｃｏｎｔのデジタル値｛Ｄ７，Ｄ６，…，Ｄ０｝を｛００００００００｝〜｛１１１１１１１１｝の範囲で変化させることにより、周波数Ｆ０を中心として、発振器ＯＳＣ２の発振周波数をこの前後に変化させることが可能になる。
【０１２０】
＜第７の実施形態＞
次に、本発明の第７の実施形態について述べる。
図１０は、本発明の第７の実施形態に係る発振装置の構成の一例を示すブロック図であり、図１０と図７の同一符号は同一の構成要素を示す。
図７に示す発振装置におけるＰＬＬ回路１０は、図１０に示す発振装置においてＰＬＬ回路１０Ｂに置き換えられる。その他の構成は、図７および図１０に示す発振装置において同じである。
ＰＬＬ回路１０Ｂは、ＰＬＬ回路１０と同様の構成を有するとともに、さらに、電流加算部１０５Ｂを有する。
電流加算部１０５Ｂは、本発明の電流加算手段の一実施形態である。
【０１２１】
図１１は、電流加算部１０５Ｂの構成の一例を示すブロック図である。
図１１に示す電流加算部１０５Ｂは、ｎ型ＭＯＳトランジスタＱ１０１、Ｑ１０２、Ｑ１０５およびＱ１０６と、ｐ型ＭＯＳトランジスタＱ１０３およびＱ１０４とを有する。
【０１２２】
ｎ型ＭＯＳトランジスタＱ１０１およびＱ１０２、ならびにｐ型ＭＯＳトランジスタＱ１０３およびＱ１０４は、図９におけるｎ型ＭＯＳトランジスタＱ３０１およびＱ３０２、ならびにｐ型ＭＯＳトランジスタＱ３０３およびＱ３０４とそれぞれ対応しており、同様な接続関係を有する。
ｎ型ＭＯＳトランジスタＱ１０５は、ソースが基準電位ラインＧに接続され、ゲートがドレインに接続され、ドレインがｐ型ＭＯＳトランジスタＱ１０４のドレインに接続される。
ｎ型ＭＯＳトランジスタＱ１０６は、ソースが基準電位ラインＧに接続され、ゲートがｎ型ＭＯＳトランジスタＱ１０５のゲートに接続され、ドレインがｎ型ＭＯＳトランジスタＱ１のドレインに接続される。
【０１２３】
ｎ型ＭＯＳトランジスタＱ１０５およびＱ１０６はカレントミラー回路を構成するため、ｎ型ＭＯＳトランジスタＱ１０６のドレイン電流Ｉｍ１は、ｐ型ＭＯＳトランジスタＱ１０４のドレイン電流と等しくなる。このドレイン電流は、図９に示す回路と同様な動作により、ｎ型ＭＯＳトランジスタＱ１のドレイン電流に対してα／２倍となる。したがって、電流Ｉｍ１は、次式に示すように表される。
【０１２４】
【数３０】
2004194238.tif 000013
【０１２５】
ｎ型ＭＯＳトランジスタＱ２０のドレイン電流Ｉ３Ａは、ｎ型ＭＯＳトランジスタＱ１のドレイン電流とほぼ等しくなり、ｎ型ＭＯＳトランジスタＱ１のドレイン電流は、発振器ＯＳＣ１の制御電流Ｉ１と電流加算部１０５の電流（−Ｉｍ１）とを加算した電流になるので、発振器ＯＳＣ２の制御電流Ｉ２は次式のように表される。
【０１２６】
【数３１】
2004194238.tif 000014
【０１２７】
電流Ｉｄ１は、ｎ型ＭＯＳトランジスタＱ１のドレイン電流のＭ１倍になることから、次式のように表される。
【０１２８】
【数３２】
Ｉｄ１＝Ｍ１（Ｉ１−Ｉｍ１）  …（３５）
【０１２９】
式（３５）を式（３４）に代入して整理することにより、次式が成立する。
【０１３０】
【数３３】
Ｉ２＝（１＋Ｍ１）（Ｉ１−Ｉｍ１）  …（３６）
【０１３１】
式（３３）を式（３６）に代入して整理することにより、次式が成立する。
【０１３２】
【数３４】
Ｉ２＝｛１＋（Ｍ１−α／２）／（１＋α／２）｝Ｉ１  …（３７）
【０１３３】
したがって、発振器ＯＳＣ２の発振周波数Ｆは次式のように表される。
【０１３４】
【数３５】
Ｆ≒Ｆｏ｛１＋ａ（Ｍ１−α／２）／（１＋α／２）｝  …（３８）
【０１３５】
式（３８）において、物理定数ａは一定であり、比率Ｍ１および定数αはトランジスタのサイズ比によって設定されるため、素子ばらつきなどに依らずほぼ一定の値を有する。したがって、素子ばらつきや温度変化、電源電圧変動などの変動要因の影響を受け難い、非常に安定した発振周波数Ｆを得ることができる。また、制御信号Ｓｃｏｎｔに対する周波数制御ゲインについても、これらの変動要因によらずほぼ一定にすることができる。
このため、図１０に示す発振装置においても、図１に示す発振装置と同様の効果を奏することができる。
【０１３６】
また、制御信号Ｓｃｏｎｔのデジタル値｛Ｄ７，Ｄ６，…，Ｄ０｝を｛１０００００００｝に設定した場合、式Ｍ１＝α／２が成立するため、発振器ＯＳＣ２の発振周波数は周波数Ｆ０と等しくなる。制御信号Ｓｃｏｎｔのデジタル値｛Ｄ７，Ｄ６，…，Ｄ０｝を｛００００００００｝〜｛１１１１１１１１｝の範囲で変化させることにより、周波数Ｆ０を中心として、発振器ＯＳＣ２の発振周波数をこの前後に変化させることが可能になる。
【０１３７】
＜第８の実施形態＞
図１２は、本発明の第８の実施形態に係る発振装置の構成の一例を示すブロック図であり、図１２と図４の同一符号は同一の構成要素を示す。
図４に示す発振装置におけるｎ型ＭＯＳトランジスタＱ２０Ａは、図１２に示す発振装置においてｎ型ＭＯＳトランジスタＱ２９に置き換えられる。
図４に示す発振装置における比例変換部２１は、図１２に示す発振装置において、ｐ型ＭＯＳトランジスタＱ５１、Ｑ５２、Ｑ６１およびＱ６２と、ｎ型ＭＯＳトランジスタＱ５３およびＱ５４と、差動増幅器ＯＰ１およびＯＰ２とを含むユニットに置き換えられる。
図４に示す発振装置における電流合成部２２は、図７に示す発振装置において、接続ノードＮ１に置き換えられる。
その他の構成につていは、図１２および図４に示す発振装置において同じである。
ｐ型ＭＯＳトランジスタＱ５１、Ｑ５２と、ｎ型ＭＯＳトランジスタＱ５３およびＱ５４と、差動増幅器ＯＰ１とを含むユニットは、本発明の可変インピーダンス手段の一実施形態である。
ｐ型ＭＯＳトランジスタＱ６１およびＱ６２と、差動増幅器ＯＰ２とを含むユニットは、本発明の電圧電流変換手段の一実施形態である。
【０１３８】
ｎ型ＭＯＳトランジスタＱ２９は、ソースが基準電位ラインＧに接続され、ゲートに制御電圧Ｓ１０が供給され、ドレインがｐ型ＭＯＳトランジスタＱ５１のドレインに接続される。
【０１３９】
ｐ型ＭＯＳトランジスタＱ５１は、ソースが電源ラインＶｃｃに接続され、ゲートがドレインに接続される。
ｐ型ＭＯＳトランジスタＱ５２は、ソースが電源ラインＶｃｃに接続され、ゲートがｐ型ＭＯＳトランジスタＱ５１のゲートに接続され、ドレインがｎ型ＭＯＳトランジスタＱ５３のドレインに接続される。
ｎ型ＭＯＳトランジスタＱ５３は、ソースが基準電位ラインＧに接続され、ゲートに差動増幅器ＯＰ１の出力電圧が供給される。
ｎ型ＭＯＳトランジスタＱ５４は、ソースが基準電位ラインＧに接続され、ゲートに差動増幅器ＯＰ１の出力電圧が供給され、ドレインがｐ型ＭＯＳトランジスタＱ６１のドレインに接続される。
【０１４０】
差動増幅器ＯＰ１の正入力端子は、ｎ型ＭＯＳトランジスタＱ５３のドレインに接続され、負入力端子には、基準電圧Ｖ０が供給される。
【０１４１】
ｐ型ＭＯＳトランジスタＱ６１は、ソースが電源ラインＶｃｃに接続され、ゲートに差動増幅器ＯＰ２の出力電圧が供給される。
ｐ型ＭＯＳトランジスタＱ６２は、ソースが電源ラインＶｃｃに接続され、ゲートに差動増幅器ＯＰ２の出力電圧が供給され、ドレインがｎ型ＭＯＳトランジスタＱ２０のドレインとノードＮ１において接続される。
【０１４２】
差動増幅器ＯＰ２の正入力端子は、ｐ型ＭＯＳトランジスタＱ６１のドレインに接続され、負入力端子には、制御信号Ｓｃｏｎｔとしての制御電圧Ｖｃｏｎｔが供給される。
【０１４３】
ｎ型ＭＯＳトランジスタＱ２９のチャネル幅は、ｎ型ＭＯＳトランジスタＱ１のチャネル幅ｗに対してα倍に設定されているため、そのドレイン電流は、制御電流Ｉ１のα倍となる。また、ｐ型ＭＯＳトランジスタＱ５１およびＱ５２はカレントミラー回路を構成しており、互いのトランジスタ・サイズが等しいとすると、両者のドレイン電流はほぼ等しくなる。したがって、ｎ型ＭＯＳトランジスタＱ５３のドレイン電流は、制御電流Ｉ１のα倍となる。
【０１４４】
ｎ型ＭＯＳトランジスタＱ５３のゲートには、そのドレイン電圧が基準電圧Ｖ０と等しくなるように制御された電圧が差動増幅器ＯＰ１によって供給されるので、ｎ型ＭＯＳトランジスタＱ５３のドレイン−ソース間の抵抗値Ｒｄｓは、次式のように表される。
【０１４５】
【数３６】
Ｒｄｓ＝Ｖ０／αＩ１  …（３９）
【０１４６】
ｎ型ＭＯＳトランジスタＱ５３およびＱ５４はゲートに共通の電圧が供給されるので、互いのトランジスタ・サイズが等しいとすると、ｎ型ＭＯＳトランジスタＱ５４のドレイン−ソース間抵抗値は式（３９）で示した抵抗値Ｒｄｓとほぼ等しくなる。
【０１４７】
一方、ｐ型ＭＯＳトランジスタＱ６１のゲートには、そのドレイン電圧が制御電圧Ｖｃｏｎｔと等しくなるように制御された電圧が差動増幅器ＯＰ２によって供給されるので、ｎ型ＭＯＳトランジスタＱ５４のドレイン電流Ｉ５４は、次式のように表される。
【０１４８】
【数３７】
2004194238.tif 000015
【０１４９】
ｐ型ＭＯＳトランジスタＱ６１およびＱ６２はゲートに共通の電流を受けていることから、互いのトランジスタ・サイズが等しいとすると、両者のドレイン電流はほぼ等しくなる。したがって、ノードＮ１において電流Ｉ３Ａと合成されるｐ型ＭＯＳトランジスタＱ６２のドレイン電流Ｉｄ２は、次式のように表される。
【０１５０】
【数３８】
Ｉｄ２＝α（Ｖｃｏｎｔ／Ｖ０）×Ｉ１  …（４１）
【０１５１】
発振器ＯＳＣ２の制御電流Ｉ２は、式（４１）を用いて、次式のように表される。
【０１５２】
【数３９】
2004194238.tif 000016
【０１５３】
発振器ＯＳＣ２の発振周波数は、式（４２）の関係から、次式のように表される。
【０１５４】
【数４０】
Ｆ≒Ｆｏ｛１−ａα（Ｖｃｏｎｔ／Ｖ０）｝  …（４３）
【０１５５】
式（４３）において、定数αはトランジスタのサイズ比によって設定される値であり、素子ばらつきなどに依らずほぼ一定の値を有する。また、基準電圧Ｖ０は、バンドギャップ回路などの良く知られた基準電圧発生回路を用いて、素子ばらつきなどに依らずほぼ一定の値に設定することが可能である。したがって、発振器ＯＳＣ２の発振周波数Ｆとして、素子ばらつきや温度変化、電源電圧変動などの変動要因の影響を受け難い、非常に安定した発振周波数を得ることができる。また、制御電圧Ｖｃｏｎｔに対する周波数制御ゲインについても、これらの変動要因によらずほぼ一定にすることができる。
このため、図１２に示す発振装置においても、図１に示す発振装置と同様の効果を奏することができる。
【０１５６】
＜第９の実施形態＞
次に、本発明の第９の実施形態について述べる。
図１３は、本発明の第９の実施形態に係る発振装置の構成の一例を示すブロック図であり、図１３と図１２の同一符号は同一の構成要素を示す。
図１３に示す発振装置は、図１２に示す発振装置と同様の構成を有するとともに、さらに、電流相殺部３０Ｂを有する。
電流相殺部３０Ｂは、本発明の電流相殺手段の一実施形態である。
【０１５７】
図１４は、電流相殺部３０Ｂの構成の一例を示すブロック図である。
図１４に示す電流相殺部３０Ｂは、ｎ型ＭＯＳトランジスタＱ３０５、Ｑ３０８、Ｑ３０９、Ｑ３１２およびＱ３１３と、ｐ型ＭＯＳトランジスタＱ３０６、Ｑ３０７、Ｑ３１０およびＱ３１１と、差動増幅器ＯＰ３およびＯＰ４とを有する。
【０１５８】
図１４に示す電流相殺部３０Ｂにおけるｎ型ＭＯＳトランジスタＱ３０５、Ｑ３０８およびＱ３０９、ｐ型ＭＯＳトランジスタＱ３０６、Ｑ３０７、Ｑ３１０およびＱ３１１、ならびに差動増幅器ＯＰ３およびＯＰ４は、それぞれ図１２に示す発振装置におけるｎ型ＭＯＳトランジスタＱ２９、Ｑ５３およびＱ５４、ｐ型ＭＯＳトランジスタＱ５１、Ｑ５２、Ｑ６１およびＱ６２、ならびに差動増幅器ＯＰ１およびＯＰ２にそれぞれ対応し、同様な接続関係を有する。ただし、差動増幅器ＯＰ４の負入力端子には、制御電圧Ｖｃｏｎｔの代わりに基準電圧Ｖｍが供給される。
【０１５９】
ｎ型ＭＯＳトランジスタＱ３１２は、ソースが基準電位ラインＧに接続され、ゲートがドレインに接続され、ドレインがｐ型ＭＯＳトランジスタＱ３１１のドレインに接続される。
ｎ型ＭＯＳトランジスタＱ３１３は、ソースが基準電位ラインＧに接続され、ゲートがｎ型ＭＯＳトランジスタＱ３１２のゲートに接続され、ドレインがノードＮ１に接続される。
【０１６０】
ｎ型ＭＯＳトランジスタＱ３１２およびＱ３１３はカレントミラー回路を構成しているので、互いのトランジスタ・サイズが等しいとすると、両者のドレイン電流はほぼ等しくなる。したがって、ｎ型ＭＯＳトランジスタＱ３１３のドレイン電流として電流相殺部３０Ｂから出力される電流Ｉｍ２は、次式のように表される。
【０１６１】
【数４１】
Ｉｍ２＝α（Ｖｍ／Ｖ０）×Ｉ１  …（４４）
【０１６２】
発振器ＯＳＣ２の制御電流Ｉ２は、次式のように表される。
【数４２】
2004194238.tif 000017
【０１６３】
したがって、発振器ＯＳＣ２の発振周波数Ｆは、次式のように表される。
【０１６４】
【数４３】
Ｆ≒Ｆｏ｛１−ａα（Ｖｃｏｎｔ−Ｖｍ）／Ｖ０｝  …（４６）
【０１６５】
式（４６）において、定数αはトランジスタのサイズ比によって設定される値であり、素子ばらつきなどに依らずほぼ一定の値を有する。また、基準電圧Ｖ０は、基準電圧発生回路を用いてほぼ一定の値に設定することが可能である。したがって、発振器ＯＳＣ２の発振周波数Ｆとして、素子ばらつきや温度変化、電源電圧変動などの変動要因の影響を受け難い、非常に安定した発振周波数を得ることができる。また、制御電圧Ｖｃｏｎｔに対する周波数制御ゲインについても、これらの変動要因によらずほぼ一定にすることができる。
このため、図１３に示す発振装置においても、図１に示す発振装置と同様の効果を奏することができる。
【０１６６】
また、式（４６）において、制御電圧Ｖｃｏｎｔが０〜２Ｖｍの範囲で変化するものとすると、発振器ＯＳＣ２の最小発振周波数Ｆｍｉｎおよび最大周波数Ｆｍａｘは次式のように表される。
【０１６７】
【数４４】
Ｆｍｉｎ≒Ｆｏ｛１−ａα（Ｖｍ／Ｖ０）｝  …（４７）
Ｆｍａｘ≒Ｆｏ｛１＋ａα（Ｖｍ／Ｖ０）｝  …（４８）
【０１６８】
このように、図１３に示す発振装置によれば、ＰＬＬ回路１０において一定に保持される発振周波数Ｆ０を中間の周波数として、発振器ＯＳＣ２の発振周波数Ｆをその前後に変化させることができる。
【０１６９】
＜第１０の実施形態＞
次に、本発明の第１０の実施形態について述べる。
図１５は、本発明の第１０の実施形態に係る発振装置の構成の一例を示すブロック図であり、図１５と図１２の同一符号は同一の構成要素を有する。
図１２に示す発振装置におけるＰＬＬ回路１０は、図１５に示す発振装置においてＰＬＬ回路１０Ｃに置き換えられる。その他の構成は、図１５および図１２に示す発振装置において同じである。
ＰＬＬ回路１０Ｃは、ＰＬＬ回路１０と同様の構成を有するとともに、さらに、電流加算部１０５Ｃを有する。
電流加算部１０５Ｃは、本発明の電流加算手段の一実施形態である。
【０１７０】
図１６は、電流加算部１０５Ｃの構成の一例を示すブロック図である。
図１６に示す電流加算部１０５Ｃは、ｎ型ＭＯＳトランジスタＱ１０７、Ｑ１１０およびＱ１１１と、ｐ型ＭＯＳトランジスタＱ１０８、Ｑ１０９、Ｑ１１２およびＱ１１３と、差動増幅器ＯＰ５およびＯＰ６とを有する。
【０１７１】
図１６に示す電流加算部１０５Ｃにおけるｎ型ＭＯＳトランジスタＱ１０７、Ｑ１１０およびＱ１１１、ｐ型ＭＯＳトランジスタＱ１０８、Ｑ１０９、Ｑ１１２およびＱ１１３、ならびに差動増幅器ＯＰ５およびＯＰ６は、それぞれ図１２に示す発振装置におけるｎ型ＭＯＳトランジスタＱ２９、Ｑ５３およびＱ５４、ｐ型ＭＯＳトランジスタＱ５１、Ｑ５２、Ｑ６１およびＱ６２、ならびに差動増幅器ＯＰ１およびＯＰ２にそれぞれ対応し、同様な接続関係を有する。ただし、差動増幅器ＯＰ６の負入力端子には、制御電圧Ｖｃｏｎｔの代わりに基準電圧Ｖｍが供給される。
【０１７２】
ｐ型ＭＯＳトランジスタＱ１のドレイン電流は、制御電流Ｉ１と電流加算部１０５Ｃの電流Ｉｍ２とを加算した電流（Ｉ１＋Ｉｍ２）になるので、電流Ｉｍ２は、式（４１）の関係を用いて次式のように表される
【０１７３】
【数４５】
2004194238.tif 000018
【０１７４】
ｎ型ＭＯＳトランジスタＱ２０のドレイン電流Ｉ３Ａは、ｎ型ＭＯＳトランジスタＱ１のドレイン電流とほぼ等しくなり、ｎ型ＭＯＳトランジスタＱ１のドレイン電流は、発振器ＯＳＣ１の制御電流Ｉ１と電流加算部１０５の電流Ｉｍ２とを加算した電流（Ｉ１＋Ｉｍ２）になるので、発振器ＯＳＣ２の制御電流Ｉ２は次式のように表される。
【０１７５】
【数４６】
2004194238.tif 000019
【０１７６】
電流Ｉｄ２は、式（４１）の関係から、ｎ型ＭＯＳトランジスタＱ１のドレイン電流（Ｉ１＋Ｉｍ２）に対してα（Ｖｃｏｎｔ／Ｖ０）倍になることから、次式のように表される。
【０１７７】
【数４７】
Ｉｄ２＝α（Ｖｃｏｎｔ／Ｖ０）（Ｉ１＋Ｉｍ２）  …（５１）
【０１７８】
式（５１）を式（５０）に代入して整理することにより、次式が成立する。
【０１７９】
【数４８】
Ｉ２＝｛１−α（Ｖｃｏｎｔ／Ｖ０）｝（Ｉ１＋Ｉｍ２）  …（５２）
【０１８０】
式（４９）を式（５２）に代入して整理することにより、次式が成立する。
【０１８１】
【数４９】
Ｉ２＝｛１−α（Ｖｃｏｎｔ−Ｖｍ）／（Ｖ０−αＶｍ）｝Ｉ１  …（５３）
【０１８２】
したがって、発振器ＯＳＣ２の発振周波数Ｆは次式のように表される。
【０１８３】
【数５０】
Ｆ≒Ｆｏ｛１−ａα（Ｖｃｏｎｔ−Ｖｍ）／（Ｖ０−αＶｍ）｝  …（５４）
【０１８４】
式（５４）において、定数αはトランジスタのサイズ比によって設定される値であり、素子ばらつきなどに依らずほぼ一定の値を有する。また、基準電圧Ｖ０およびＶｍは、基準電圧発生回路を用いてほぼ一定の値に設定することが可能である。したがって、発振器ＯＳＣ２の発振周波数Ｆとして、素子ばらつきや温度変化、電源電圧変動などの変動要因の影響を受け難い、非常に安定した発振周波数を得ることができる。また、制御電圧Ｖｃｏｎｔに対する周波数制御ゲインについても、これらの変動要因によらずほぼ一定にすることができる。
このため、図１５に示す発振装置においても、図１に示す発振装置と同様の効果を奏することができる。
【０１８５】
また、式（５４）において、制御電圧Ｖｃｏｎｔが０〜２Ｖｍの範囲で変化するものとすると、発振器ＯＳＣ２の最小発振周波数Ｆｍｉｎおよび最大周波数Ｆｍａｘは次式のように表される。
【０１８６】
【数５１】
Ｆｍｉｎ≒Ｆｏ｛１−ａαＶｍ／（Ｖ０−αＶｍ）｝  …（５５）
Ｆｍａｘ≒Ｆｏ｛１＋ａαＶｍ／（Ｖ０−αＶｍ）｝  …（５６）
【０１８７】
このように、図１５に示す発振装置によれば、ＰＬＬ回路１０Ｃにおいて一定に保持される発振周波数Ｆ０を中間の周波数として、発振器ＯＳＣ２の発振周波数Ｆをその前後に変化させることができる。
【０１８８】
＜第１１の実施形態＞
次に、本発明の第１１の実施形態について述べる。
図１７は、本発明の第１１の実施形態に係る発振装置の構成の一例を示すブロック図であり、図１７と図１の同一符号は同一の構成要素を示す。
図１に示す発振装置における電流変換部２０は、図１７に示す発振装置において、ｎ型ＭＯＳトランジスタＱ７１およびＱ７２と、ｐ型ＭＯＳトランジスタＱ７３〜Ｑ７５とを含むユニットに置き換えられる。
図１に示す発振装置におけるｎ型ＭＯＳトランジスタＱ２は、図１７に示す発振装置において、ｎ型ＭＯＳトランジスタＱ２０およびｎ型ＭＯＳトランジスタＱ２１０に置き換えられる。
その他の構成については、図１７および図１に示す発振装置において同じである。
ｎ型ＭＯＳトランジスタＱ７１は、本発明の第６のトランジスタの一実施形態である。
ｎ型ＭＯＳトランジスタＱ７２は、本発明の第７のトランジスタの一実施形態である。
【０１８９】
ｎ型ＭＯＳトランジスタＱ２０は、ソースが基準電位ラインＧに接続され、ゲートに制御電圧Ｓ１０が供給され、ドレインがノードＮ２に接続される。
ｎ型ＭＯＳトランジスタＱ２１０は、ソースが基準電位ラインＧに接続され、ゲートに制御電圧Ｓ１０が供給され、ドレインがｎ型ＭＯＳトランジスタＱ７１およびＱ７２のソースと共通に接続される。
【０１９０】
ｎ型ＭＯＳトランジスタＱ７１は、ゲートに基準電圧Ｖｍが供給され、ドレインがｐ型ＭＯＳトランジスタＱ７３を介して電源ラインＶｃｃに接続される。ｐ型ＭＯＳトランジスタＱ７３のゲートは、ｎ型ＭＯＳトランジスタＱ７１のドレインに接続される。
ｎ型ＭＯＳトランジスタＱ７２は、ゲートに制御電圧Ｖｃｏｎｔが供給され、ドレインがｐ型ＭＯＳトランジスタＱ７４を介して電源ラインＶｃｃに接続される。ｐ型ＭＯＳトランジスタＱ７４のゲートは、ｎ型ＭＯＳトランジスタＱ７２のドレインに接続される。
【０１９１】
ｐ型ＭＯＳトランジスタＱ７５は、ソースが電源ラインＶｃｃに接続され、ゲートがｐ型ＭＯＳトランジスタＱ７４のゲートに接続され、ドレインがノードＮ２に接続される。
ノードＮ２に流れる電流が、制御電流Ｉ２として発振器ＯＳＣ２に供給される。
【０１９２】
上述した構成を有する図１７に示した発振装置の動作を説明する。
ｐ型ＭＯＳトランジスタＱ７４およびＱ７５はカレントミラー回路を構成しているため、ｐ型ＭＯＳトランジスタＱ７４およびＱ７５のトランジスタ・サイズが等しいとすると、ｐ型ＭＯＳトランジスタＱ７５のドレインからノードＮ２へ出力される電流Ｉｄ３はｎ型ＭＯＳトランジスタＱ７２のドレイン電流Ｉ７２とほぼ等しくなる。
【０１９３】
ｎ型ＭＯＳトランジスタＱ２１０のトランジスタ・サイズは、ｎ型ＭＯＳトランジスタＱ１に対してα倍に設定されているので、そのドレイン電流Ｉ２１０は制御電流Ｉ１のα倍となる。制御電圧Ｖｃｏｎｔが基準電圧Ｖｍに対して十分大きい場合、ドレイン電流Ｉ２１０のほとんどがｐ型ＭＯＳトランジスタＱ７１およびＱ７３に流れ、ｐ型ＭＯＳトランジスタＱ７２およびＱ７４には流れないので、ドレイン電流Ｉｄ３はほぼゼロになる。このときの制御電流Ｉ２を電流Ｉ２ｍａｘとすると、次式が成立する。
【０１９４】
【数５２】
Ｉ２ｍａｘ＝Ｉ１  …（５７）
【０１９５】
制御電圧Ｖｃｏｎｔが基準電圧Ｖｍに対して十分小さい場合、ドレイン電流Ｉ２１０のほとんどがｐ型ＭＯＳトランジスタＱ７２およびＱ７４に流れ、ｐ型ＭＯＳトランジスタＱ７１およびＱ７３には流れないので、ドレイン電流Ｉｄ３はほぼドレイン電流Ｉ２１０と等しくなる。このときの制御電流Ｉ２を電流Ｉ２ｍｉｎとすると、次式が成立する。
【０１９６】
【数５３】
2004194238.tif 000020
【０１９７】
電流Ｉ２ｍａｘおよび電流Ｉ２ｍｉｎにおける発振器ＯＳＣ２の発振周波数をそれぞれ周波数Ｆｍａｘおよび周波数Ｆｍｉｎとすると、次式が成立する。
【０１９８】
【数５４】
Ｆｍａｘ＝Ｆ０  …（５９）
Ｆｍｉｎ＝Ｆ０（１−ａα）  …（６０）
【０１９９】
式（６０）において、物理定数ａは一定であり、トランジスタのサイズ比としての定数αもほぼ一定であるので、周波数Ｆｍｉｎの値は、素子ばらつきなどの変動要因に影響されず、ほぼ一定になる。
したがって、図１７に示す発振装置によれば、図１２に示す発振装置のように、制御電圧Ｖｃｏｎｔに比例して発振周波数を変化させることはできないものの、発振周波数Ｆの最大値および最小値が、素子ばらつきなどの変動要因に影響され難くなり、これらの値を確実に設定することができる。したがって、図１７に示す発振装置においても、図１２に示す発振装置と同様の効果を奏することができる。
【０２００】
＜第１２の実施形態＞
次に、本発明の第１２の実施形態について述べる。
図１８は、本発明の第１２の実施形態に係る発振装置の構成の一例を示すブロック図であり、図１８と図１７の同一符号は同一の構成要素を示す。
図１８に示す発振装置は、図１７に示す発振装置と同様の構成を有するとともに、さらに、電流相殺部３０Ｃを有する。
電流相殺部３０Ｃは、本発明の電流相殺手段の一実施形態である。
【０２０１】
図１９は、電流相殺部３０Ｃの構成の一例を示すブロック図である。
図１９に示す電流相殺部３０Ｃは、ｎ型ＭＯＳトランジスタＱ３１４、Ｑ３１５、Ｑ３１６、Ｑ３２０およびＱ３２１と、ｐ型ＭＯＳトランジスタＱ３１７、Ｑ３１８およびＱ３１９とを有する。
【０２０２】
図１９に示す電流相殺部３０Ｃにおけるｎ型ＭＯＳトランジスタＱ３１４、Ｑ３１５およびＱ３１６、ならびにｐ型ＭＯＳトランジスタＱ３１７、Ｑ３１８およびＱ３１９は、図１７に示す発振装置におけるｎ型ＭＯＳトランジスタＱ２１０、Ｑ７１およびＱ７２、ならびにｐ型ＭＯＳトランジスタＱ７３、Ｑ７４およびＱ７５にそれぞれ対応しており、同様の接続関係を有する。ただし、ｎ型ＭＯＳトランジスタＱ３１６のゲートには、制御電圧Ｖｃｏｎｔの代わりに基準電圧Ｖｍが供給される。
【０２０３】
ｎ型ＭＯＳトランジスタＱ３２０は、ソースが基準電位ラインＧに接続され、ゲートがドレインに接続され、ドレインがｐ型ＭＯＳトランジスタＱ３１９のドレインに接続される。
ｎ型ＭＯＳトランジスタＱ３２１は、ソースが基準電位ラインＧに接続され、ゲートがｎ型ＭＯＳトランジスタＱ３２０のゲートに接続され、ドレインがノードＮ２に接続される。
【０２０４】
上述した構成を有する図１８に示す発振装置の動作を説明する。
ｐ型ＭＯＳトランジスタＱ３１５およびＱ３１６には同一の基準電圧Ｖｍが供給されるので、ｎ型ＭＯＳトランジスタＱ３１５およびＱ３１６に流れる電流はほぼ等しくなる。ｎ型ＭＯＳトランジスタＱ３１４のトランジスタ・サイズがｎ型ＭＯＳトランジスタＱ１に対してα倍であるとすると、ｎ型ＭＯＳトランジスタＱ３１４のドレイン電流Ｉ３１４は電流（α×Ｉ１）となるので、ｐ型ＭＯＳトランジスタＱ３１９のドレイン電流Ｉ３１９はその半分の大きさになる。一方、ｎ型ＭＯＳトランジスタＱ３２０およびＱ３２１はカレントミラー回路を構成しているので、互いのトランジスタ・サイズが等しいとすると、両者のドレイン電流はほぼ等しくなる。したがって、ｎ型ＭＯＳトランジスタＱ３２１のドレイン電流としてノードＮ２に出力される電流Ｉｍ３は、次式のように表される。
【０２０５】
【数５５】
Ｉｍ３＝（α／２）×Ｉ１  …（６１）
【０２０６】
制御電圧Ｖｃｏｎｔが基準電圧Ｖｍに対して十分大きい場合の制御電流Ｉ２を電流Ｉ２ｍａｘとすると、ドレイン電流Ｉｄ３はほぼゼロになり、電流相殺部３０Ｃの電流Ｉｍ３は式（６１）に示す値になるので、次式が成立する。
【０２０７】
【数５６】
2004194238.tif 000021
【０２０８】
制御電圧Ｖｃｏｎｔが基準電圧Ｖｍに対して十分小さい場合の制御電流Ｉ２を電流Ｉ２ｍｉｎとすると、ドレイン電流Ｉｄ３はほぼ電流（α×Ｉ１）になるので、次式が成立する。
【０２０９】
【数５７】
2004194238.tif 000022
【０２１０】
電流Ｉ２ｍａｘおよび電流Ｉ２ｍｉｎにおける発振器ＯＳＣ２の発振周波数をそれぞれ周波数Ｆｍａｘおよび周波数Ｆｍｉｎとすると、次式が成立する。
【０２１１】
【数５８】
Ｆｍａｘ＝Ｆ０（１＋ａα／２）  …（６４）
Ｆｍｉｎ＝Ｆ０（１−ａα／２）  …（６５）
【０２１２】
式（６０）および式（６５）において、物理定数ａは一定であり、トランジスタのサイズ比としての定数αもほぼ一定であるので、周波数Ｆｍｉｎおよび周波数Ｆｍａｘの値は、素子ばらつきなどの変動要因に影響されず、ほぼ一定になる。
したがって、図１８に示す発振装置によれば、図１２に示す発振装置のように、制御電圧Ｖｃｏｎｔに比例して発振周波数を変化させることはできないものの、発振周波数Ｆの最大値および最小値が、素子ばらつきなどの変動要因に影響され難くなり、これらの値を確実に設定することができる。したがって、図１８に示す発振装置においても、図１２に示す発振装置と同様の効果を奏することができる。
【０２１３】
＜第１３の実施形態＞
次に、本発明の第１３の実施形態について説明する。
図２０は、本発明の第１３の実施形態に係る発振装置の構成の一例を示すブロック図であり、図２０と図１７の同一符号は同一の構成要素を示す。
図１７に示す発振装置におけるＰＬＬ回路１０は、図２０に示す発振装置においてＰＬＬ回路１０Ｄに置き換えられる。その他の構成は、図１７および図２０に示す発振装置において同じである。
ＰＬＬ回路１０Ｄは、ＰＬＬ回路１０と同様の構成を有するとともに、さらに、電流加算部１０５Ｄを有する。
電流加算部１０５Ｄは、本発明の電流加算手段の一実施形態である。
【０２１４】
図２１は、電流加算部１０５Ｄの構成の一例を示すブロック図である。
図２１に示す電流加算部１０５は、ｎ型ＭＯＳトランジスタＱ１１４、Ｑ１１５およびＱ１１６と、ｐ型ＭＯＳトランジスタＱ１１７、Ｑ１１８およびＱ１１９とを有する。
【０２１５】
図２１に示す電流加算部１０５におけるｎ型ＭＯＳトランジスタＱ１１４、Ｑ１１５およびＱ１１６、ならびにｐ型ＭＯＳトランジスタＱ１１７、Ｑ１１８およびＱ１１９は、図１７に示す発振装置におけるｎ型ＭＯＳトランジスタＱ２１０、Ｑ７１およびＱ７２、ならびにｐ型ＭＯＳトランジスタＱ７３、Ｑ７４およびＱ７５にそれぞれ対応しており、同様の接続関係を有する。
ただし、ｎ型ＭＯＳトランジスタＱ１１６のゲートには、制御電圧Ｖｃｏｎｔの代わりに基準電圧Ｖｍが供給される。また、ｐ型ＭＯＳトランジスタＱ１１９のドレインは、ｎ型ＭＯＳトランジスタＱ１のドレインに接続される。
【０２１６】
上述した構成を有する図２０に示す発振装置の動作を説明する。
ｐ型ＭＯＳトランジスタＱ１１５およびＱ１１６には同一の基準電圧Ｖｍが供給されるので、ｎ型ＭＯＳトランジスタＱ１１５およびＱ１１６に流れる電流はほぼ等しくなる。ｎ型ＭＯＳトランジスタＱ１１４のトランジスタ・サイズがｎ型ＭＯＳトランジスタＱ１に対してα倍であるとすると、ｎ型ＭＯＳトランジスタＱ１１４のドレイン電流Ｉ１１４は、ｎ型ＭＯＳトランジスタＱ１のドレイン電流のα倍となり、電流Ｉｍ３はその半分の大きさになる。ｎ型ＭＯＳトランジスタＱ１のドレイン電流は電流（Ｉ１＋Ｉｍ３）となるので、電流Ｉｍ３は、次式のように表される。
【０２１７】
【数５９】
2004194238.tif 000023
【０２１８】
制御電圧Ｖｃｏｎｔが基準電圧Ｖｍに対して十分大きい場合の制御電流Ｉ２を電流Ｉ２ｍａｘとすると、ドレイン電流Ｉｄ３はほぼゼロになり、電流相殺部３０Ｃの電流Ｉｍ３は式（６６）に示す値になるので、次式が成立する。
【０２１９】
【数６０】
2004194238.tif 000024
【０２２０】
制御電圧Ｖｃｏｎｔが基準電圧Ｖｍに対して十分小さい場合の制御電流Ｉ２を電流Ｉ２ｍｉｎとすると、ドレイン電流Ｉｄ３はほぼ電流α×（Ｉ１＋Ｉｍ３）になるので、次式が成立する。
【０２２１】
【数６１】
2004194238.tif 000025
【０２２２】
電流Ｉ２ｍａｘおよび電流Ｉ２ｍｉｎにおける発振器ＯＳＣ２の発振周波数をそれぞれ周波数Ｆｍａｘおよび周波数Ｆｍｉｎとすると、次式が成立する。
【０２２３】
【数６２】
Ｆｍａｘ＝Ｆ０｛１＋ａ（α／２）／（１−α／２）｝  …（６９）
Ｆｍｉｎ＝Ｆ０（１−ａ（α／２）／（１−α／２）｝  …（７０）
【０２２４】
式（６９）および式（７０）において、物理定数ａは一定であり、トランジスタのサイズ比としての定数αもほぼ一定であるので、周波数Ｆｍｉｎおよび周波数Ｆｍａｘの値は、素子ばらつきなどの変動要因に影響されず、ほぼ一定になる。
したがって、図２０に示す発振装置によれば、図１２に示す発振装置のように、制御電圧Ｖｃｏｎｔに比例して発振周波数を変化させることはできないものの、発振周波数Ｆの最大値および最小値が、素子ばらつきなどの変動要因に影響され難くなり、これらの値を確実に設定することができる。したがって、図２０に示す発振装置においても、図１２に示す発振装置と同様の効果を奏することができる。
【０２２５】
なお、本発明は上述した実施形態に限定されない。
たとえば、図７、図８および図１０に示す発振装置においては、８ビットのデジタル値に応じて発振周波数Ｆが設定されるが、このビット数は任意に変更することが可能である。
【０２２６】
上述した実施形態では、ＭＯＳ型のトランジスタを用いて回路を構成した例が示されているが、本発明はこれに限定されず、他の種々のトランジスタ、たとえばバイポーラ型のトランジスタなどを用いて回路を構成することも可能である。
【０２２７】
【発明の効果】
本発明によれば、素子ばらつきや温度変化、電源変動などの影響による発振器の変換ゲインの変動を効果的に抑えることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図２】図１に示す発振装置に含まれる発振器のさらに詳細な構成の一例を示すブロック図である。
【図３】発振器の発振周波数と制御電流との関係の一例を示す図である。
【図４】本発明の第２の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図５】本発明の第３の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図６】本発明の第４の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図７】本発明の第５の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図８】本発明の第６の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図９】図８に示す発振装置における電流相殺部の構成の一例を示すブロック図である。
【図１０】本発明の第７の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図１１】図１０の発振装置における電流加算部の構成の一例を示すブロック図である。
【図１２】本発明の第８の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図１３】本発明の第９の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図１４】図１３に示す発振装置における電流相殺部の構成の一例を示すブロック図である。
【図１５】本発明の第１０の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図１６】図１５に示す発振装置における電流加算部の構成の一例を示すブロック図である。
【図１７】本発明の第１１の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図１８】本発明の第１２の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図１９】図１２に示す発振装置における電流相殺部の構成の一例を示すブロック図である。
【図２０】本発明の第１３の実施形態に係る発振装置の構成の一例を示すブロック図である。
【図２１】図２０に示す発振装置における電流加算部１０５Ｄの構成の一例を示すブロック図である。
【符号の説明】
１０，１０Ａ〜１０Ｄ…ＰＬＬ回路、２０…電流変換部、２１…比例変換部、２２…電流合成部、３０，３０Ａ〜３０Ｃ…電流相殺部、１０１…位相周波数検出器、１０２…チャージポンプ回路、１０３…ローパスフィルタ、１０４…分周器、１０５，１０５Ｂ〜１０５Ｄ…電流加算部、ＩＮＶ１〜ＩＮＶｎ…インバータ、ＯＳＣ１，ＯＳＣ２…発振器、ＯＰ１〜ＯＰ６…差動増幅器、Ｑ１，Ｑ２，Ｑ２０Ａ，Ｑ２１〜Ｑ２１０，Ｑ４３，Ｑ４４，Ｑ５３，Ｑ５４，Ｑ７１，Ｑ７２…ｎ型ＭＯＳトランジスタＱ、Ｑ３１〜Ｑ３８，Ｑ４１，Ｑ４２，Ｑ５１，Ｑ５２，Ｑ６１，Ｑ６２，Ｑ７３〜Ｑ７５
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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