【事件の表示】
　平成　５年特許願第　２０５２３号「半導体記憶装置」拒絶査定不服審判事件〔平成　６年　８月　５日出願公開、特開平　６−２１５５８５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成５年１月１３日の出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１６年４月１６日付けの手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「直交して配置されるワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子状に配置される不揮発性メモリセルを含むメモリアレイと、
　指定される上記ビット線が選択的に接続状態とされる共通データ線と、
　電流センス型のセンスアンプとを有し、
　上記センスアンプは、比較的大きなコンダクタンスを有しかつ読み出し信号の増幅動作が行われる当初一時的に有効とされる第１のチャージＭＯＳＦＥＴと、比較的小さなコンダクタンスを有しかつ読み出し信号の増幅動作が行われる間定常的に有効とされる第２のチャージＭＯＳＦＥＴと、上記第１のチャージＭＯＳＦＥＴを読み出し信号の増幅動作が行われる当初一時的に有効とするためのスイッチＭＯＳＦＥＴと、上記共通データ線のレベルを判定するレベル判定回路とを具備し、
　上記第１のチャージＭＯＳＦＥＴと上記スイッチＭＯＳＦＥＴとが、電源電圧と上記共通データ線との間に直列に設けられ、
　上記第１のチャージＭＯＳＦＥＴ及び上記第２のチャージＭＯＳＦＥＴは、上記共通データ線の電位が上昇するにしたがってチャージ電流の値が制限される如く制御され、
　上記レベル判定回路は、それぞれのソースが共通結合された第１及び第２の差動ＭＯＳＦＥＴと、
　上記差動ＭＯＳＦＥＴの出力信号を受けるインバータ回路とを有し、
　一方の上記差動ＭＯＳＦＥＴのゲートは、上記共通データ線に対応した入力信号が供給され、
　他方の上記差動ＭＯＳＦＥＴのゲートに、所定の基準電位が供給されてなることを特徴とする半導体記憶装置。」
　
２．引用例に記載されている発明
　これに対し、当審の拒絶の理由に引用した、特開平２−２８５５９３号公報（以下、「引用例１」という）には、不揮発性半導体記憶装置に関して、図面と共に以下の記載がなされている。
（ａ）〔従来の技術〕
　第３図は、従来の不揮発性半導体記憶装置のセンス増幅回路とビット線デコーダ及びメモリセルの接続を示す回路図である。同図において、Ｍ１は制御ゲートがワード線ＷＬに接続されている浮遊ゲートトランジスタからなるメモリトランジスタ、４はこのメモリトランジスタが複数個並列接続された複数のビット線のうち１本のビット線を選択するビット線デコーダであり、２はビット線デコーダ４と入力がＢ点で接続されたインバータである。Ｑ３はインバータ２の出力がゲートに接続されかつドレイン、ソースがそれぞれ電源、Ｂ点に接続されたＮチャネルトランジスタ、Ｑ２はゲート、ドレイン及びソースがそれぞれインバータ２の出力、Ｄ点及びＢ点に接続されたＮチャネルトランジスタ、Ｑ１はゲート、ドレイン及びソースがそれぞれ接地端子、Ｄ点及び電源に接続されたＰチャネルトランジスタ、１はＤ点が入力に接続されたインバータである。（第１頁右下欄第４行〜第２頁左上欄第２行）
（ｂ）次に動作について説明する。まず浮遊ゲートトランジスタで構成されるメモリセルトランジスタＭ１は、その記憶情報により…（略）…ワード線ＷＬが選択されても導通状態とならない閾値電圧の高い状態と、…（略）…ワード線ＷＬが選択されると導通状態となる閾値電圧の低い状態という２通りの状態を持っている。…（略）…そして、ワード線ＷＬによりメモリトランジスタＭ１が選択され、…（略）…そのビット線の電位は、インバータ２とＮチャネルトランジスタＱ３より構成される帰還型バイアス回路によりメモリトランジスタＭ１が導通状態か否かで所定の振幅を持つ。この電圧振幅はビット線デコーダ４を介してＢ点に現れ、ＮチャネルトランジスタＱ２は、そのＢ点電位が所定の電圧より高ければ非導通状態、低ければ導通状態となる。この時、該トランジスタＱ２が非導通状態であれば常時導通状態のＰチャネルトランジスタＱ１によりＤ点には電源レベルが現れ、また前記トランジスタＱ２が導通状態であれば、ＰチャネルトランジスタＱ１の導通抵抗と各トランジスタＱ２，Ｑ４,Ｑ５及びメモリトランジスタＭ１の全体の導通抵抗の比で分割された電位が現れる。これにより、インバータ１は、このＤ点電位を電源または接地レベルまで増幅してＥ点にメモリトランジスタＭ１の導通か非導通かという記憶情報を出力する。（第２頁左上欄第３行〜右上欄第１７行）
（ｃ）〔発明が解決しようとする課題〕
　しかし、従来の不揮発性半導体記憶装置は以上のように構成されているので、微細化が進むにつれメモリトランジスタＭ１の電流駆動能力は低下し、そのビット線に所定の電圧振幅を得るには帰還バイアス回路構成するＮチャネルトランジスタＱ３の電流駆動能力を減少しなければならず、集積化が進みビット線容量が増大していく傾向にある本装置においてはビット線充電時間を遅らす大きな問題となっている。
　本発明は、上記のような問題点を解消するためになされたもので、ビット線充電時間を短縮できる不揮発性半導体記憶装置を得ることを目的とする。（第２頁右上欄第１８行〜左下欄第１１行）
（ｄ）〔課題を解決するための手段〕
　本発明に係る不揮発性半導体記憶装置は、センス増幅回路内に、ビット線の電位をビット線選択トランジスタを介して検知し作動する帰還型のバイアス回路を備え、このバイアス回路が、所定の時間だけ動作状態となり前記ビット線を前記ビット線選択トランジスタを介して所定の電圧に充電せしめる回路の充電能力を増大しうるようにしたものである。（第２頁左下欄第１２行〜末行）
（ｅ）以下、本発明の一実施例について説明する。第１図は本発明の一実施例の要部回路図を示すものであり、同図において第３図と同一符号は同一または相当部分を表わすものとする。第１図において、３はＢ点電位を入力に持ちアドレス遷移検知回路等による制御信号ＡＴＤにより活性及び不活性が制御されるインバータ、Ｑ６はこのインバータ３の出力Ｆがゲートに、電源がドレインに、そしてソースがＢ点にそれぞれ接続されたＮチャネルトランジスタである。すなわち、本実施例が第３図に示した従来例のものと異なる点は、インバータ２とＮチャネルトランジスタＱ３からなる帰還型バイアス回路の他に、制御信号ＡＴＤにて制御されるインバータ３とＮチャネルトランジスタＱ６からなるもう１つの帰還型バイアス回路を構成する。そして、このバイアス回路を所定の時間のみ動作状態とし、メモリトランジスタＭ１のビット線を各ビット線選択トランジスタＱ４及びＱ５を介して所定の電圧に充電させるようにしたことである。（第２頁右下欄第７行〜第３頁左上欄第６行）
（ｆ）次に、上記各ＡＴＤ、ａ１及びａ２、ＷＬのタイミングとその時のＡ点電位を示すタイミングチャートを第２図を用いて読み出し動作を説明する。まず、ビット線選択信号ａ１及びａ２によってビット線が選択されるのに先だって、アドレス遷移検知回路等による制御信号ＡＴＤ（第２図（ａ））によりインバータ３が活性化される。その後、先ずビット線選択信号ａ１及びａ２（第２図（ｂ））によりビット線が選択されると、それらトランジスタＱ４，Ｑ５を通してＡ点電位をインバータ２，３が受けて、そのインバータ２，３の出力により各ＮチャネルトランジスタＱ３，Ｑ６が、ＮチャネルトランジスタＱ４，Ｑ５を通してビット線を所定の電位まで充電する（第２図（ｄ））。このとき、ビット線を充電するトランジスタは、従来ではＮチャネルトランジスタＱ３のみであり（第２図（ｄ）の点線ii）、本発明においてはＮチャネルトランジスタＱ６の分だけビット線の充電を速くできる（第２図（ｄ）の実線１）。しかる後に、ワード線ＷＬの選択信号（第２図（ｃ））によってメモリトランジスタＭ１が選択されるのを待って制御信号ＡＴＤによりインバータ３を不活性にする。従って、インバータ２とＮチャネルトランジスタＱ３による帰還型バイアス回路が１つのみとなり、第３図の従来例と同じビット線電圧振幅を持つことになる。（第３頁左上欄第７行〜右上欄第１１行）
　
　上記引用例１に記載されている発明においても、複数個の不揮発性メモリセル（Ｍ１）によってメモリアレイが形成されており、その不揮発性メモリセルＭ１は、直交して配置されるワード線（ＷＬ）及びビット線の交点に格子状に配置されていることは明らかである。
　また、Ｐチャネルトランジスタ（Ｑ１）、Ｎチャネルトランジスタ    （Ｑ２）、（Ｑ３）、（Ｑ６）、インバータ（１）、（２）及び制御端子付きインバータ（３）から構成されるセンス増幅回路は、メモリトランジスタ（Ｍ１）に流れる電流によって該メモリトランジスタ（Ｍ１）の記憶状態をセンスするものであるから、電流センス型のセンス増幅回路といえる。
　また、摘記事項（ｆ）の「まず、ビット線選択信号ａ１及びａ２によってビット線が選択されるのに先だって、アドレス遷移検知回路等による制御信号ＡＴＤ（第２図（ａ））によりインバータ３が活性化される。」と「しかる後に、ワード線ＷＬの選択信号（第２図（ｃ））によってメモリトランジスタＭ１が選択されるのを待って制御信号ＡＴＤによりインバータ３を不活性にする。」という記載及び第２図の波形図から、Ｎチャネルトランジスタ（Ｑ６）は、ＡＴＤの信号を受けて動作状態となる制御信号付きインバータ（３）によって、センス増幅回路による読み出し信号の増幅動作が行われる当初だけ一時的に有効とされていることは明らかである。
　また、Ｎチャネルトランジスタ（Ｑ３）は、センス増幅回路による読み出し信号の増幅動作が行われる間、定常的に有効とされていることは明らかである。
　また、共通ビット線（Ｂ点）の電位が上昇するとインバータ（２）及び制御信号付きインバータ（３）の反転作用によって、Ｎチャネルトランジスタ（Ｑ３）とＮチャネルトランジスタ（Ｑ６）のゲートに印加される電圧は低下するので、共通ビット線（Ｂ点）の電位が上昇すると上記Ｎチャネルトランジスタ（Ｑ３）とＮチャネルトランジスタ（Ｑ６）は流せるチャージ電流が少なくなるように制御されていることは明らかである。
　したがって、上記引用例１には、
　「直交して配置されるワード線及びビット線ならびにこれらのワード線（ＷＬ）及びビット線の交点に格子状に配置される不揮発性メモリセル（Ｍ１）を含むメモリアレイと、
　指定される上記ビット線が選択的に接続状態とされる共通ビット線（Ｂ）と、
　電流センス型のセンス増幅回路とを有し、
　上記センス増幅回路は、読み出し信号の増幅動作が行われる当初一時的に有効とされる第１のＮチャネルトランジスタ（Ｑ６）と、
　読み出し信号の増幅動作が行われる間定常的に有効とされる第２のＮチャネルトランジスタ（Ｑ３）と、
　上記第１のＮチャネルトランジスタ（Ｑ６）を読み出し信号の増幅動作が行われる当初一時的に有効とするため、上記第１のＮチャネルトランジスタ（Ｑ６）のゲートに制御信号を供給する制御信号付きインバータ（３）と、
　上記共通ビット線（Ｂ）のレベルを判定するレベル判定回路とを具備し、
　上記第１のＮチャネルトランジスタ（Ｑ６）は、電源電圧と上記共通ビット線（Ｂ点）との間に直列に設けられ、
　上記第１のＮチャネルトランジスタ（Ｑ６）及び上記第２のＮチャネルトランジスタ（Ｑ３）は、上記共通ビット線（Ｂ）の電位が上昇するにしたがってチャージ電流の値が制限される如く制御され、
　上記レベル判定回路は、上記電源電圧と上記共通ビット線（Ｂ）との間に直列に設けられたＰチャネルトランジスタ（Ｑ１）とＮチャネルトランジスタ（Ｑ２）及びこのＰチャネルトランジスタ（Ｑ１）とＮチャネルトランジスタ（Ｑ２）との接続ノード（Ｄ）と出力端子に間に配置されたインバータ（１）とから構成される半導体記憶装置。」に関する発明（以下、「引用例１記載発明」という。）。
　
　また、当審の拒絶理由に引用した特開昭５９−６８８９６号公報（以下、「引用例２」という。）には、ＥＰＲＯＭ装置におけるデータ線駆動回路に関して、図面と共に、以下の記載がなされている。
（イ）そこでこの発明は、例えば電流供給能力の異なる２つのプリチャージ用トランジスタもしくは、ゲート電位を時間とともに変化させ電流供給能力を異ならせるプリチャージ用トランジスタを設けて、データ線をプリチャージさせる際に、先ず大きな電流を流してデータ線を基準電圧の近くまでチャージアップさせてからその後は小さな電流を流してゆっくりとデータ線のレベルを移行させることにより、プリチャージの際のデータ線におけるオーバーシュートをなくして、誤読出しを防止するとともに読出しの高速化を図れるようにすることを目的とする。（第２頁右上欄第５行〜第１６行）
（ロ）この共通データ線ＣＤには、信号発生回路４からの制御信号φp1、φp２によってそれぞれオン、オフ制御されるプリチャージ用ＭＯＳＦＥＴＱｐ１、Ｑｐ２が、電源電圧Ｖｃｃとの間に互に並列に接続されている。このプリチャージ用ＭＯＳＦＥＴＱｐ１とＱｐ２は、その寸法比を変えることによって、ＭＯＳＦＥＴＱｐ１の方が電流供給能力が大きくなるように形成されている。（第２頁右下欄第４行〜第１１行）
（ハ）しかして、制御信号φｄがハイレベルからロウレベルに変化されて、ディスチャージ用ＭＯＳＦＥＴＱｄがオフされると、続いて、先ず制御信号φp1がロウレベルからハイレベルに変化されてＭＯＳＦＥＴＱｐ１がオンされて、電源電圧Ｖｃｃによってデータ線のプリチャージが開始される。ＭＯＳＦＥＴＱｐ１は電流供給能力が大きくされているため、データ線は急速に所定のレベルまでチャージアップされる。（第３頁右上欄第８行〜第１６行）
（ニ）データ線のレベルが立上がると制御信号φp1がロウレベルに変化され、同時に制御信号φp２もハイレベルに変化される。すると、プリチャージ用ＭＯＳＦＥＴＱｐ１がオフされ、代わりにＭＯＳＦＥＴＱｐ２がオンされる。制御信号φp２のハイレベルは基準電圧よりも０．２Ｖ程度高くなるようにされている。そのため、データ線はＭＯＳＦＥＴＱｐ１により押し上げられたレベルから、メモリの情報に応じて更に高いレベルか基準電圧よりも低い所定のレベルに移行される。このとき、ＭＯＳＦＥＴＱｐ２の電流供給能力はＭＯＳＦＥＴＱｐ１よりも小さくされているため、充電の速度は遅くなり、データ線のレベルは徐々に移行される。（第３頁左下上欄第１行〜第１３行）
（ホ）以上説明したごとくこの実施例においては、電流供給能力の異なる一対のプリチャージ用ＭＯＳＦＥＴが、データ線と電源電圧との間に設けられ、メモリ読出しに際しては、先ず電流供給能力の大きなプリチャージ用ＭＯＳＦＥＴがオンされ、続いて電流供給能力の小さなプリチャージ用ＭＯＳＦＥＴがオンされるようにされている。そのため、データ線は初めに大きな電流が供給されて基準電圧に近いレベルまで急速に充電され、その後、弱い電流によって所定の続出し信号のレベルまで移行される。これによって、メモリ続出し時におげるデータ線のオーバーシュートがなくなり、センスアンプによるデータの誤読出しが防止される。その結果、データ線のレベルが立ち上がり始めてから確定されるまでの時間が短くなり、読出し動作の高速化が可能になるという効果がある。（第３頁右下上欄第１７行〜第４頁左上欄第１２行）
　なお、引用例２の記載事項を認定するにあたっては、明白な誤記は訂正し、用語の統一がとれていないものについては統一して認定した。
　
　これらの記載から、引用例２には、
　不揮発性半導体記憶装置において、共通データ線のプリチャージを高速に行うために、データの読み出し開始直後は、比較的大きな電流を流すことのできるＭＯＳＦＥＴ（ＱＰ１）で共通データ線のプリチャージを行い、しばらくしてから流せる電流が比較的小さいＭＯＳＦＥＴ（ＱＰ２）をオン状態として共通データ線のプリチャージを行うこと、が記載されている。
　
　また、当審の拒絶理由に引用した特開昭６０−２２４１９７号公報（以下、「引用例３」という。）には、ＰＲＯＭ回路を示す第２図に関して、
「これにより、Ａ点、共通データ線Ｂ、データ線Ｄのプリチャージ電圧はインバータ５の論理閾値電圧ＶＬＴ２まで上昇する(例えば、１．５Ｖ)。０ＶからＶｃｃ電圧に向って上昇する途中でＶＬＴ２電圧に達すると、インバータ５の出力が反転し、ローレベル電圧がｎＭＯＳトランジスタＴｒ３のゲートに加わるのでトランジスタＴｒ３がオフする(第３図ｂの時点)。一方、検出点Ｅでは、０ＶからＶｃｃ電圧に向って上昇する途中のＶＬＴ１電圧でインバータ４の出力が反転し、ｎＭＯＳトランジスタＴｒ１がオフするため、負荷容量の小さい検出点Ｅの電圧は急激にＶｃｃ電圧まで上昇する(第３図ｃの時点)。このようにして、Ａ点、共通データ線Ｂ、データ線Ｄ０はＶＬＴ２電圧に、またＥ点はＶｃｃ電圧に、それぞれプリチャージされる。」と記載されており、この記載から引用例３には、
　ＰＲＯＭ回路において、プリチャージ用のＭＯＳトランジスタ（Ｔｒ３）に直列にスイッチ用のＭＯＳトランジスタ（Ｔｒ４）を挿入し、該スイッチ用のＭＯＳトランジスタ（Ｔｒ４）のオン・オフを制御してプリチャージ用のＭＯＳトランジスタ（Ｔｒ３）のプリチャージ動作を制御すること、が記載されている。  
　
３．本願発明と引用例１記載発明との対比
　本願発明と引用例１記載発明とを対比すると、引用例１記載発明の「共通ビット線（Ｂ）」は、その機能からみて本願発明の「共通データ線」に相当していることは明らかである。
　また、引用例１記載発明の「第１のＮチャネルトランジスタ（Ｑ６）」及び「第２のＮチャネルトランジスタ（Ｑ３）」は、「共通ビット線（Ｂ）」にチャージ電流を供給しているので、本願発明の「第１のチャージＭＯＳＦＥＴ」及び「第２のチャージＭＯＳＦＥＴ」にそれぞれ相当しているものと認められる。
　また、引用例１記載発明の「センス増幅回路」は、その機能からみて本願発明の「センスアンプ」に相当しているものと認められる。
　また、本願発明の「スイッチＭＯＳＦＥＴ」と引用例１記載発明の「制御信号付きインバータ（３）」とは、共に、第１のチャージＭＯＳＦＥＴを読み出し信号の増幅動作が行われる当初一時的に有効とするための制御素子といえる。
　また、引用例１記載発明の「電源電圧」と「共通ビット線（Ｂ）」との間に直列に設けられた「Ｐチャネルトランジスタ（Ｑ１）」と「Ｎチャネルトランジスタ（Ｑ２）」及び該「Ｐチャネルトランジスタ（Ｑ１）」と「Ｎチャネルトランジスタ（Ｑ２）」との接続ノード（Ｄ）と出力端子に間に配置された「インバータ（１）」からなる回路構成によって、共通ビット線（Ｂ）の電圧レベルを判定することができるので、上記回路構成は、本願発明の「レベル判定回路」に相当しているといえる。
　したがって、両者は、
「直交して配置されるワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子状に配置される不揮発性メモリセルを含むメモリアレイと、
　指定される上記ビット線が選択的に接続状態とされる共通データ線と、
　電流センス型のセンスアンプとを有し、
　上記センスアンプは、
　読み出し信号の増幅動作が行われる当初一時的に有効とされる第１のチャージＭＯＳＦＥＴと、
　読み出し信号の増幅動作が行われる間定常的に有効とされる第２のチャージＭＯＳＦＥＴと、
　上記第１のチャージＭＯＳＦＥＴを読み出し信号の増幅動作が行われる当初一時的に有効とするための制御素子と、
　上記共通データ線のレベルを判定するレベル判定回路とを具備し、
　上記第１のチャージＭＯＳＦＥＴは、電源電圧と上記共通データ線との間に設けられ、
　上記第１のチャージＭＯＳＦＥＴ及び上記第２のチャージＭＯＳＦＥＴは、上記共通データ線の電位が上昇するにしたがってチャージ電流の値が制限される如く制御され、
　上記レベル判定回路は、インバータを含んで構成される半導体記憶装置。」である点で一致し、以下の点で相違する。
　
［相違点１］
　本願発明では、「第１のプリチャージＭＯＳＦＥＴ」は、比較的大きいコンダクタンスのものを用い、「第２のプリチャージＭＯＳＦＥＴ」は、比較的小さいコンダクタンスのものとして、高速化を図っているのに対して、引用例１記載発明ではこの点が明確でない点。
　
［相違点２］
　本願発明では、制御素子が「スイッチＭＯＳＦＥＴ」であり、この「スイッチＭＯＳＦＥＴ」と「第１のチャージＭＯＳＦＥＴ」とを「電源電圧」と「共通データ線」との間に直列に配置し、読出し開始時から一定時間だけ上記「スイッチＭＯＳＦＥＴ」をオンとなるように制御することにより、「第１のチャージＭＯＳＦＥＴ」を読み出し信号の増幅動作が行われる当初一時的に有効としているのに対して、引用例１記載発明では、制御素子が「第１のＮチャネルトランジスタ（Ｑ６）」の「ゲート」に制御信号を供給する「制御信号付きインバータ（３）」であり、該制御素子の制御端子に供給される制御信号ＡＴＤによつて、「電源電圧」と「共通ビット線（Ｂ）」との間に配置した「第１のＮチャネルトランジスタ（Ｑ６）」を読み出し信号の増幅動作が行われる当初一時的に有効としている点。
　
［相違点３］
　本願発明では、「レベル判定回路」を構成している「インバータ」の入力端子には、それぞれの「ソース」が共通結合された「第１及び第２の差動ＭＯＳＦＥＴ」の一方の「差動ＭＯＳＦＥＴ」の出力を供給し、この一方の「差動ＭＯＳＦＥＴ」の「ゲート」には、「共通データ線」に対応した「入力信号」を供給し、他方の「差動ＭＯＳＦＥＴ」の「ゲート」には、「所定の基準電位」を供給しているのに対して、引用例１記載発明では、「レベル判定回路」を構成している「インバータ（１）」の入力端子には、「電源電圧」と「共通ビット線（Ｂ）」との間に直列に設けた「Ｐチャネルトランジスタ（Ｑ１）」と「Ｎチャネルトランジスタ（Ｑ２）」の接続ノード（Ｄ）に生じる信号を供給している点。
　
４．相違点についての当審の判断
　まず、上記相違点１について検討すると、不揮発性半導体記憶装置において、共通データ線のプリチャージを高速に行うために、データの読み出し開始直後は、比較的大きな電流を流すことのできるＭＯＳＦＥＴ（ＱＰ１）で共通データ線のプリチャージを行い、しばらくしてから流せる電流が比較的小さいＭＯＳＦＥＴ（ＱＰ２）をオン状態として共通データ線のプリチャージを行うことは、上記引用例２に記載されているように従来公知の技術事項であるので、引用例１記載発明の「第１のチャージＭＯＳＦＥＴ（Ｑ６）」のコンダクタンスを比較的大きなものとし、「第２のプリチャージＭＯＳＦＥＴ（Ｑ３）」のコンダクタンスを比較的小さなものとして本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　
　次に、上記相違点２について検討すると、プリチャージ用のＭＯＳトランジスタ（Ｔｒ３）に直列にスイッチ用のＭＯＳトランジスタ（Ｔｒ４）を挿入し、該スイッチ用のＭＯＳトランジスタ（Ｔｒ４）のオン・オフを制御してプリチャージ用のＭＯＳトランジスタ（Ｔｒ３）のプリチャージ動作を制御することは、上記引用例３に記載されているように従来周知の技術事項であるから、引用例１記載発明の「第１のＮチャネルトランジスタ（Ｑ６）」に直列に、制御信号ＡＴＤでオン・オフ動作のするスイッチＭＯＳＦＥＴを挿入して、本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　次に、上記相違点３について検討すると、不揮発性半導体記憶装置において、メモリセルに記憶されている情報を識別するためのレベル判定回路を、それぞれのソースが共通結合された第１及び第２の差動ＭＯＳＦＥＴと、一方の上記差動ＭＯＳＦＥＴの出力信号を受けるインバータ回路とで構成し、上記一方の差動ＭＯＳＦＥＴのゲートには、共通データ線に対応した入力信号を供給し、他方の上記差動ＭＯＳＦＥＴのゲートには、所定の基準電圧を供給し、この基準電圧値に基づいて、上記共通データ線上の入力信号がハイレベルであるかローレベルであるかを識別することは従来周知の技術事項であるから（もし、必要ならば、特開昭６３−２２５９９８号公報（特に、第１図）又は特開平２−２８５５９８号公報（特に、第１図）又は特開平４−３５１７９６号公報（特に図１）又は特開平４−３６２５９７号公報（特に図４）を参照されたい）、引用例１記載発明の「電源電圧」と「共通ビット線（Ｂ）」との間に直列に設けられた「Ｐチャネルトランジスタ（Ｑ１）」と「Ｎチャネルトランジスタ（Ｑ２）」及びこの「Ｐチャネルトランジスタ（Ｑ１）」と「Ｎチャネルトランジスタ（Ｑ２）」との接続ノード（Ｄ）の信号を「インバータ（１）」の入力端子に供給する構成に代えて、それぞれのソースが共通結合された第１及び第２の差動ＭＯＳＦＥＴとし、この差動ＭＯＳＦＥＴの一方の出力をインバータの入力端子に供給し、上記一方の上記差動ＭＯＳＦＥＴのゲートには、共通ビット線に対応した入力信号を供給し、他方の上記差動ＭＯＳＦＥＴのゲートには、所定の基準電圧を供給するようにして、本願発明のように構成することは当業者が容易に想到し得る程度のものと認められる。
　そして、本願発明の奏し得る作用・効果は、引用例１記載発明、引用例２，３に記載された発明及び従来周知の技術事項から当業者が容易に予測し得る程度のものと認められる。
　
　以上のとおりであるから、本願発明は、引用例１記載発明、引用例２，３に記載された発明及び従来周知の技術事項から当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。