【手続補正書】
【提出日】平成15年11月5日(2003.11.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に第１導電膜を形成し、前記第１導電膜の上部に第１絶縁膜を形成した後、前記第１絶縁膜に溝またはスルーホールを形成して前記第１導電膜を露出する工程、
（ｂ）前記溝またはスルーホールの内部および前記第１絶縁膜の上部に、前記溝またはスルーホールを通じて前記第１導電膜に電気的に接続される第２導電膜を形成する工程、
（ｃ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、少なくとも前記溝またはスルーホールの外部の前記フォトレジスト膜および前記溝またはスルーホールに埋め込まれた上部のフォトレジスト膜を露光する工程、
（ｄ）前記フォトレジスト膜の露光部を除去し、前記溝またはスルーホールの内部に前記フォトレジスト膜の未露光部を残す工程、
（ｅ）前記未露光部のフォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝またはスルーホールの内部に前記第２導電膜を残す工程。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｅ）工程における前記第２導電膜の除去は、前記未露光部のフォトレジスト膜をマスクにしたエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｅ）工程における前記第２導電膜の除去は、化学機械研磨法によって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｄ）工程における前記フォトレジスト膜の露光部の除去は、前記フォトレジスト膜を現像することによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｅ）工程の後、
（ｆ）前記溝またはスルーホールの内部の前記フォトレジスト膜を除去し、前記溝またはスルーホールの内部に露出した前記第２導電膜の表面に第３導電膜を選択成長させることによって、前記溝またはスルーホールの内部に前記第３導電膜を埋め込む工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法において、前記第２導電膜は窒化チタンまたはタングステンからなることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項５記載の半導体集積回路装置の製造方法において、前記第３導電膜はタングステンまたはアルミニウム合金からなることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項５記載の半導体集積回路装置の製造方法において、前記（ｆ）工程の後、
（ｈ）前記第１絶縁膜の上部に第４導電膜を形成し、前記溝またはスルーホールの内部の前記第３導電膜を介して前記第４導電膜と前記第１導電膜とを電気的に接続する工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項９】
請求項１記載の半導体集積回路装置の製造方法において、前記（ｅ）工程の後、
（ｆ）前記溝またはスルーホールの内部の前記フォトレジスト膜を除去し、前記溝またはスルーホールの内部および前記第１絶縁膜の上部に第５導電膜を形成する工程、
（ｇ）前記第５導電膜の表面に第６導電膜を選択成長させた後、前記溝またはスルーホールの外部の前記第６導電膜および前記第５導電膜を除去し、前記溝またはスルーホールの内部に前記第６導電膜および前記第５導電膜を残す工程、
をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項９記載の半導体集積回路装置の製造方法において、前記第２導電膜は窒化チタンまたは窒化タンタルからなることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項９記載の半導体集積回路装置の製造方法において、前記第５導電膜および前記第６導電膜は銅からなることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項９記載の半導体集積回路装置の製造方法において、前記第６導電膜および前記第５導電膜の除去は、化学機械研磨法によって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１３】
半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、
（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成し、前記第１導電膜を露出する工程、
（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続される第２導電膜を形成する工程、
（ｄ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、
（ｅ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｆ）前記未露光部のフォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程、
（ｇ）前記溝の内部の前記フォトレジスト膜を除去した後、前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程。
【請求項１４】
半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、
（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成し、前記第１導電膜を露出する工程、
（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続されるアモルファスシリコンからなる第２導電膜を形成する工程、
（ｄ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、
（ｅ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｆ）前記未露光部のフォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程、
（ｇ）前記溝の内部の前記未露光部のフォトレジスト膜を除去した後、前記溝の内部に露出した前記第２導電膜の表面にシリコンの凹凸を形成する工程、
（ｈ）前記第２導電膜を熱処理することによって多結晶化する工程、
（ｉ）前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程。
【請求項１５】
半導体基板の主面に形成されたメモリセル選択用ＭＩＳＦＥＴおよび前記メモリセル選択用ＭＩＳＦＥＴの上部に形成された情報蓄積用容量素子によって構成されるメモリセルを備えた半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面にメモリセル選択用ＭＩＳＦＥＴを形成し、前記メモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を形成した後、前記第１絶縁膜に形成したスルーホールの内部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接続される第１導電膜を形成する工程、
（ｂ）前記第１絶縁膜の上部に第２絶縁膜を形成した後、前記第２絶縁膜に溝を形成し、前記第１導電膜を露出する工程、
（ｃ）前記溝の内部および前記第２絶縁膜の上部に、前記溝を通じて前記第１導電膜に電気的に接続されるアモルファスシリコンからなる第２導電膜を形成する工程、
（ｄ）前記第２導電膜の表面にシリコンの凹凸を形成する工程、
（ｅ）前記第２導電膜を熱処理することによって多結晶化する工程、
（ｆ）前記第２導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜および前記溝に埋め込まれた上部のフォトレジスト膜を露光する工程、
（ｇ）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｈ）前記未露光部のフォトレジスト膜で覆われていない領域の前記第２導電膜を除去することによって、前記溝の内部に前記第２導電膜を残す工程、
（ｉ）前記溝の内部の前記未露光部のフォトレジスト膜を除去した後、前記溝の内部および前記第２絶縁膜の上部に第３絶縁膜を形成し、前記第３絶縁膜の上部に第３導電膜を形成することによって、前記第２導電膜からなる第１電極、前記第３絶縁膜からなる容量絶縁膜および前記第３導電膜からなる第２電極によって構成される情報蓄積用容量素子を形成する工程。
【請求項１６】
請求項１４または１５記載の半導体集積回路装置の製造方法において、前記フォトレジスト膜で覆われていない領域の前記第２導電膜の除去は、前記未露光部のフォトレジスト膜をマスクにしたエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項１７】
請求項１４、１５または１６記載の半導体集積回路装置の製造方法において、前記第２導電膜の表面の前記凹凸は、前記アモルファスシリコンの表面にシリコン粒を成長させることによって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項１８】
請求項１４〜１７のいずれか一項に記載の半導体集積回路装置の製造方法において、前記フォトレジスト膜で覆われていない領域の前記第２導電膜を除去する際、前記溝の内部の前記第２導電膜の上端部を、前記溝の開孔端よりも下方に後退させることを特徴とする半導体集積回路装置の製造方法。
【請求項１９】
請求項１８記載の半導体集積回路装置の製造方法において、前記第２導電膜の上端部の後退量は、前記第２導電膜の表面に形成された前記シリコンの凹凸の径とほぼ等しいことを特徴とする半導体集積回路装置の製造方法。
【請求項２０】
請求項１３〜１９のいずれか一項に記載の半導体集積回路装置の製造方法において、前記第２絶縁膜は、酸化シリコン膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項２１】
請求項１３〜２０のいずれか一項に記載の半導体集積回路装置の製造方法において、前記第３絶縁膜は、高誘電率膜または強誘電体膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項２２】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に第１導電膜を形成し、前記第１導電膜の上部に第１絶縁膜を形成した後、前記第１絶縁膜にスルーホールを形成し、前記第１導電膜を露出する工程、
（ｂ）前記スルーホールの内部および前記第１絶縁膜の上部にフォトレジスト膜を形成した後、配線溝形成用のマスクを用いて前記スルーホールの内部の前記フォトレジスト膜の上部および前記スルーホールを露出するように形成される配線溝形成領域の前記フォトレジスト膜を選択的に露光する工程、
（ｃ）前記フォトレジスト膜の露光部を除去し、前記第１絶縁膜の上部の一部および前記スルーホールの内部の一部に前記フォトレジスト膜の未露光部を残して前記スルーホールを露出した配線溝パターンを形成する工程、
（ｄ）前記配線溝パターンのフォトレジスト膜をマスクにして前記第１絶縁膜をエッチングすることにより、前記第１絶縁膜に配線溝を形成する工程、
（ｅ）前記配線溝パターンおよびスルーホール内部のフォトレジスト膜を除去した後、前記第１絶縁膜の上部、前記配線溝の内部および前記スルーホールの内部に、前記スルーホールを通じて前記第１導電膜に電気的に接続される第２導電膜を形成する工程、
（ｆ）前記第１絶縁膜の上部の前記第２導電膜を化学機械研磨法で除去することによって、前記配線溝の内部および前記スルーホールの内部に前記第２導電膜からなる埋込み配線を形成する工程。
【請求項２３】
請求項２２記載の半導体集積回路装置の製造方法において、前記第２導電膜は銅からなることを特徴とする半導体集積回路装置の製造方法。
【請求項２４】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に第１導電膜を形成し、前記第１導電膜の上部に第１絶縁膜を形成した後、前記第１絶縁膜および前記第１導電膜をパターニングすることによって、その上部が前記第１絶縁膜で覆われた前記第１導電膜からなるゲート電極を形成する工程、
（ｂ）前記ゲート電極の両側の前記半導体基板に半導体領域を形成する工程、
（ｃ）前記ゲート電極が形成された前記半導体基板上に第２絶縁膜を形成した後、前記第２絶縁膜の上部に、前記第１絶縁膜および前記第２絶縁膜とはエッチングの選択比が異なる第３絶縁膜を形成する工程、
（ｄ）第１フォトレジスト膜をマスクにして前記第３絶縁膜をエッチングすることにより、前記半導体領域の上部の前記第２絶縁膜に達する第１溝および前記ゲート電極の上部の前記第２絶縁膜に達する第２溝を形成する工程、
（ｅ）前記第１フォトレジスト膜を除去した後、前記第１、第２溝の内部および前記第３絶縁膜の上部に第２フォトレジスト膜を形成する工程、
（ｆ）前記第２フォトレジスト膜に露光光を照射することによって、前記第２溝の内部および前記第３絶縁膜の上部の前記第２フォトレジスト膜を露光した後、前記第２フォトレジスト膜の露光部を除去することによって、前記第１溝の内部に前記第２フォトレジスト膜の未露光部を残す工程、
（ｇ）前記第１溝の内部の前記未露光部の第２フォトレジスト膜をマスクにしたエッチングで前記第２溝の底部の前記第２絶縁膜およびその下部の前記第１絶縁膜の一部をエッチングする工程、
（ｈ）前記未露光部の第２フォトレジスト膜を除去した後、前記第１溝の下部の前記第２絶縁膜および前記第２溝の下部の前記第１絶縁膜をエッチングすることによって、前記半導体領域の上部に第１コンタクトホールを形成し、前記ゲート電極の上部に第２コンタクトホールを形成する工程。
【請求項２５】
請求項２４記載の半導体集積回路装置の製造方法において、前記第１絶縁膜および前記第２絶縁膜は窒化シリコンからなり、前記第３絶縁膜は酸化シリコン膜からなることを特徴とする半導体集積回路装置の製造方法。
【請求項２６】
請求項２４記載の半導体集積回路装置の製造方法において、前記（ｈ）工程の後、
（ｉ）前記第１、第２コンタクトホールの内部および前記第３絶縁膜の上部に第２導電膜を形成する工程、
（ｊ）前記第２導電膜をパターニングすることによって、前記第１コンタクトホールを通じて前記半導体領域に電気的に接続される第１配線および前記第２コンタクトホールを通じて前記ゲート電極に電気的に接続される第２配線を形成する工程、をさらに含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２７】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に形成した第１絶縁膜に溝を形成した後、前記溝の内部および前記第１絶縁膜の上部にシリコン層を形成する工程、
（ｂ）前記溝の内部の前記シリコン層の上部に選択的に第２絶縁膜を形成し、前記溝の外部の前記シリコン層を選択的に除去する工程、
（ｃ）前記溝の内部の前記第２絶縁膜を除去した後、前記シリコン層に凹凸を形成する工程、
（ｄ）前記凹凸が形成された前記シリコン層の上部に誘電体膜を形成し、前記誘電体膜の上部に導電膜を形成する工程。
【請求項２８】
請求項２７記載の半導体集積回路装置の製造方法において、前記シリコン層はアモルファスシリコンからなることを特徴とする半導体集積回路装置の製造方法。
【請求項２９】
請求項２７記載の半導体集積回路装置の製造方法において、前記第１絶縁膜は酸化シリコンからなり、前記第２絶縁膜はフォトレジストからなることを特徴とする半導体集積回路装置の製造方法。
【請求項３０】
請求項２７記載の半導体集積回路装置の製造方法において、前記シリコン層の前記凹凸は、前記シリコン層の表面にシリコン粒を成長させることによって形成することを特徴とする半導体集積回路装置の製造方法。
【請求項３１】
請求項２９記載の半導体集積回路装置の製造方法において、前記（ｂ）工程は、
（ｂ−１）前記溝の内部および前記第１絶縁膜の上部にフォトレジスト膜を形成した後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を選択的に露光する工程、
（ｂ−２）前記フォトレジスト膜の露光部を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｂ−３）前記未露光部のフォトレジスト膜をマスクにしたエッチングで前記溝の外部の前記シリコン層を除去する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項３２】
請求項２７〜３１のいずれか一項に記載の半導体集積回路装置の製造方法において、前記凹凸が形成された前記シリコン層は容量素子の第１電極を構成し、前記誘電体膜は前記容量素子の容量絶縁膜を構成し、前記導電膜は前記容量素子の第２電極を構成することを特徴とする半導体集積回路装置の製造方法。
【請求項３３】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に形成した第１絶縁膜に溝を形成した後、前記溝の内部および前記第１絶縁膜の上部に導電層を形成する工程、
（ｂ）前記導電層の上部にフォトレジスト膜を形成した後、前記フォトレジスト膜に露光光を照射することによって、前記第１絶縁膜の上部の前記フォトレジスト膜を完全に露光し、前記溝の内部の前記フォトレジスト膜の上部を露光する工程、
（ｃ）前記フォトレジスト膜を現像することによって、完全に露光された領域の前記フォトレジスト膜を除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｄ）前記未露光部のフォトレジスト膜で覆われていない領域の前記導電層を選択的に除去する工程。
【請求項３４】
請求項３３記載の半導体集積回路装置の製造方法において、前記導電層の選択的な除去は、前記未露光部のフォトレジスト膜をマスクにしたエッチングによって行うことを特徴とする半導体集積回路装置の製造方法。
【請求項３５】
以下の工程を含む半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に酸化シリコン膜を形成した後、前記酸化シリコン膜に溝を形成する工程、
（ｂ）前記溝の内部および前記酸化シリコン膜の上部に第１導電膜を形成する工程、
（ｃ）前記第１導電膜をフォトレジスト膜で覆った後、前記フォトレジスト膜に露光光を照射することによって、前記溝の外部の前記フォトレジスト膜を露光する工程、
（ｄ）前記フォトレジスト膜の露光部を現像により除去し、前記溝の内部に前記フォトレジスト膜の未露光部を残す工程、
（ｅ）前記未露光部のフォトレジスト膜をマスクにしたエッチングで前記酸化シリコン膜の上部の前記第１導電膜を除去する工程、
（ｆ）前記溝の内部の前記未露光部のフォトレジスト膜を除去することによって、前記溝の内部に前記第１導電膜を選択的に形成する工程。
【請求項３６】
請求項３５記載の半導体集積回路装置の製造方法において、前記（ｆ）工程における前記未露光部のフォトレジスト膜の除去は、アッシングによって行うことを特徴とする半導体集積回路装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
また、特開平１１−１７１４４号公報は、上記した円筒状の下部電極の内側底部に絶縁膜からなる補強部材を形成することによって、下部電極の機械的強度を向上させ、製造工程の途中で円筒状の下部電極が倒れたりする不良を防止している。特開平５−１２９５５０号公報の［００２５］〜［００２８］および図５（ａ）〜図５（ｃ）には、溝の内部および外部のホトレジストを塗布後に露光量を制御して全面露光して溝内部にホトレジストを残して溝の上部を加工する開示がある。特開平７−６６２８４号公報の［００１５］〜［００１６］および図１（ｃ）、（ｄ）、（ｅ）には、ＳＯＩの酸化膜分離溝の形成において分離溝内を含むホトレジストを塗布後全面露光して溝内部のみにホトレジストを残してマスク材のエッチング除去時に埋め込み酸化膜のエッチングを防止して、その後ホトレジストを除去後溝内部に絶縁膜を埋め込む開示がある。特開平８−３３５６３４号公報の［００１２］および図１（ｅ）、（ｆ）には、デュアルダマシン配線の形成においてコンタクトホール内に有機膜を埋め込んだ状態で配線溝を形成するために絶縁膜をエッチングしたのち有機膜を除去してデュアルダマシン配線溝を形成する開示がある。