【事件の表示】
　平成１０年特許願第　８５３３１号「半導体記憶装置」拒絶査定に対する審判事件［平成１１年１０月１５日出願公開、特開平１１−２８３３８６］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年３月３１日の出願であって、平成１０年１２月１６日付けの拒絶の理由の通知に対して、その指定された期間内である、平成１１年２月１９日付けで意見書を提出するとともに手続補正がなされたが、平成１２年６月２９日付けで拒絶の査定を受けたものであり、この査定を不服として、同年８月３日付けで審判を請求し、同年９月１日付けで手続補正がなされたものである。
　
２．平成１２年９月１日付けの手続補正（以下、「本件補正」という。）について
［補正却下の決定の結論］
　平成１２年９月１日付の手続補正を却下する。
［理由］
　本件補正により、特許請求の範囲の請求項１は、
「【請求項１】ワード線及びデジット線に接続され第１乃至第４の閾値電圧に対応して２ビットのデータを記憶するメモリセルを有する半導体記憶装置において、第１乃至第３のワード線電圧を選択的に前記メモリセルに与える印加手段を備えており、前記第１乃至前記第４の閾値電圧と前記第１乃至前記第３のワード線電圧との関係が第１の閾値電圧＜第１のワード線電圧＜第２の閾値電圧＜第２のワード線電圧＜第３の閾値電圧＜第３のワード線電圧＜第４の閾値電圧の関係にあり、前記メモリセルからデータを読み出す際、前記印加手段は、前記第２のワード線電圧を第１の時間まで印加し、前記第１のワード電圧を前記第１の時間から第２の時間まで印加し、前記第３のワード線電圧を前記第２の時間から第３の時間まで印加することにより前記２ビットデータの一方のビットを確定するようにしたことを特徴とする半導体記憶装置。」と補正された。
　なお、「前記第２のワード電圧」、「前記第１のワード電圧」及び「前記第３のワード電圧」は、「前記第２のワード線電圧」、「前記第１のワード線電圧」及び「前記第３のワード線電圧」の明らかな誤記と認めてそれぞれ訂正した。
　そこで、この補正について検討すると、上記補正は、補正前の請求項１に記載した発明を特定するために必要な事項である「印加手段」の制御機能をより具体的にして、メモリセルに与える電圧を「第２のワード線電圧」、「第１のワード線電圧」及び「第３のワード線電圧」の順番で供給することを明確にすると共に、それぞれの電圧の供給時間を明確にするものであるから、上記補正は、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　また、本件補正により、特許請求の範囲の請求項２は、「【請求項２】ワード線及びデジット線に接続され第１乃至第４の閾値電圧に対応して２ビットのデータを記憶するメモリセルを有する半導体記憶装置において、第１乃至第３のワード線電圧を選択的に前記メモリセルに与える印加手段を備えており、前記第１乃至前記第４の閾値電圧と前記第１乃至前記第３のワード線電圧との関係が第１の閾値電圧＜第１のワード線電圧＜第２の閾値電圧＜第２のワード線電圧＜第３の閾値電圧＜第３のワード線電圧＜第４の閾値電圧の関係にあり、前記メモリセルからデータを読み出す際、前記印加手段は、前記第２のワード線電圧を第１の時間まで印加し、前記第３のワード線電圧を前記第１の時間から第２の時間まで印加し、前記第１のワード線電圧を前記第２の時間から第３の時間まで印加することにより前記２ビットデータの一方のビットを確定するようにしたことを特徴とする半導体記憶装置。」と補正された。
　なお、「前記第２のワード電圧」、「前記第３のワード電圧」及び「前記第１のワード電圧」は、「前記第２のワード線電圧」、「前記第３のワード線電圧」及び「前記第１のワード線電圧」の明らかな誤記と認めてそれぞれ訂正した。
　そこで、この補正について検討すると、上記補正は、補正前の請求項３に記載した発明を引用形式から独立形式に改めると共に、補正前の請求項３に記載した発明を特定するために必要な事項である「印加手段」の制御機能をより具体的にして、メモリセルに与える電圧を「第２のワード線電圧」、「第３のワード線電圧」及び「第１のワード線電圧」の順番で供給することを明確にすると共に、それぞれの電圧の供給時間を明確にするものであるから、上記補正は、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
（１）引用例に記載された発明
　原査定の拒絶の理由に引用された特開平９−１９８８８２号公報（平成９年７月３１日出願公開。以下、「引用例」という。）には、図２１に関して、下記（Ａ）の記載がなされている。
（Ａ）【０１４２】図２１は、多値記憶式ＥＥＰＲＯＭの構成を示している。メモリセルがマトリクス状に配置されて構成されるメモリセルアレイ１０に対して、メモリセルを選択したり、制御ゲートに書き込み電圧及び読み出し電圧を印加する制御ゲート・選択ゲート駆動回路２０が設けられる。制御ゲート・選択ゲート駆動回路２０はアドレスバッファ５０につながりアドレス信号を受ける。データ回路３０は、書き込みデータに保持したり、メモリセルのデータを読み出したりするための回路である。データ回路３０はデータ入出力バッファ４０につながり、アドレスバッファ５０からのアドレス信号を受ける。データ入出力バッファ４０は、ＥＥＰＲＯＭ外部とのデータ入出力制御を行う。
　また、４値を記憶する場合のメモリセルのしきい値分布を示す図２３に関して、下記（Ｂ）の記載がなされている。
（Ｂ）【０１４４】図２３は、メモリセルＭに４つの書き込み状態を設けることによって４値記憶する場合の、メモリセルＭのしきい値電圧と４つの書き込み状態（４レベルデータ“０”，“１”，“２”，“３”）の関係を示している。データ“０”の状態は消去後の状態と同じで、例えば負のしきい値を持つ。“１”状態は、例えば０．５Ｖから０．８Ｖの間のしきい値を持つ。“２”状態は、例えば１．５Ｖから１．８Ｖの間のしきい値を持つ。“３”状態は、例えば２．５Ｖから２．８Ｖの間のしきい値を持つ。
　また、読み出し手順の概略を説明する図２５に関して、下記（Ｃ）〜（Ｆ）の記載がなされている。
（Ｃ）【０１５０】＜読み出し＞読み出し手順を図２５に示した。まず、読み出すメモリセルのワード線に“１”状態と“２”状態の間の電圧Ｖp1を印加する。メモリセルが導通状態になればメモリセルが“０”又は“１”であり、メモリセルが非導通状態になればメモリセルは“２”又は“３”状態である。カラムアドレスＡ０ ，Ａ1 ，Ａ2 ，…，Ａ254，Ａ255に相当する読み出したデータを第１のラッチ回路に保持する。
（Ｄ）【０１５１】次に、選択ワード線にＶp2を印加すると、メモリセルが“３”状態であるか、或いは“０”又は“１”又は“２”状態であるかが分る。読み出したデータは第２のラッチ回路に保持する。この間に、第１のラッチ回路に保持したデータ（カラムアドレスＡ0 ，Ａ1 ，Ａ2 ，…，Ａ254 ，Ａ255 に相当）をＩＯ１を介してチップ外部に出力する。
（Ｅ）【０１５２】最後に、選択ワード線にＶp3を印加すると、メモリセルが“０”状態であるか、或いは“１”又は“２”又は“３”であるかが分る。これによりメモリセルに蓄えられた２ビット情報が読み出される。カラムアドレスＡ256 ，Ａ257 ，…，Ａ510 ，Ａ511 に相当する読み出したデータを第２のラッチ回路に保持する。第１のラッチ回路に保持されたカラムアドレスＡ0 ，Ａ1 ，Ａ2 ，…，Ａ254 ，Ａ255 に相当するデータをチップ外部に出力した後、第２のラッチ回路に保持されたカラムアドレスＡ256 ，Ａ257 ，…，Ａ510 ，Ａ511 に相当するデータをＩＯ２を介してチップ外部に出力する。
（Ｆ）【０１５３】この読み出し方式では、最初にセンスをし第１のラッチ回路にデータを保持した後に、すぐに読み出しデータを外部に出力できるので、読み出し時間は従来例よりも遥かに短くなり、２値メモリセルの場合とほぼ同様になる。つまり、従来例ではワード線電圧を３回変えてセンスした後に、データをチップ外部に出力したが、本実施形態では最初にワードに所定の読み出し電圧を印加してメモリセルを読み出した後にデータがチップ外部に出力されるので、読み出しが高速化される。
　また、図２１に示されるデータ回路３０の具体的な構成を示す図２６及びこのデータ回路の動作を表す図２７に関して、下記（Ｇ）〜（Ｌ）の記載がなされている。
（Ｇ）【０１５５】図２６が、データ回路３の具体例である。本実施形態は、４値記憶を例に構成されている。ｎチャネルＭＯＳトランジスタＱｎ21，Ｑｎ22，Ｑｎ23とｐチャネルＭＯＳトランジスタＱｐ9 ，Ｑｐ10，Ｑｐ11構成されるフリップ・フロップＦＦ１とｎチャネルＭＯＳトランジスタＱｎ29，Ｑｎ30，Ｑｎ31とｐチャネルＭＯＳトランジスタＱｐ16，Ｑｐ17，Ｑｐ18で構成されるＦＦ２に、書き込み／読み出しデータをラッチする。また、これらはセンスアンプとしても動作する。
（Ｈ）【０１５６】フリップ・フロップＦＦ１、ＦＦ２は、「“０”書き込みをするか、“１”書き込みをするか、“２”書き込みをするか、“３”書き込みをするか」を書き込みデータ情報としてラッチし、メモリセルが「“０”の情報を保持しているか、“１”の情報を保持しているか、“２”の情報を保持しているか、“３”の情報を保持しているか」を読み出しデータ情報としてセンスしラッチする。
（Ｉ）【０１６４】以下では、制御ゲートＣＧ２Ａが選択されている場合を示す。
（Ｊ）【０１６５】＜読み出し動作＞図２７が本実施形態の読み出し方法である。まず時刻ｔw1、電圧ＶＡ，ＶＢがそれぞれ１．８Ｖ，１．５Ｖとなって、ビット線ＢＬａ，ＢＬｂはそれぞれ１．８Ｖ，１．５Ｖになる。次に、信号ＰＲＥＡ，ＰＲＥＢが“Ｌ”となって、ビット線ＢＬａ，ＢＬｂはフローティングとなる。続いて、時刻ｔw2に制御ゲート・選択ゲート駆動回路２０によって選択されたブロックの選択された制御ゲートＣＧ２Ａは１Ｖ、非選択制御ゲートＣＧ１Ａ，ＣＧ３Ａ，ＣＧ４Ａと選択ゲートＳＧ１Ａ，ＳＧ２ＡはＶＣＣにされる。選択されたメモリセルのしきい値が１Ｖ以下なら、ビット線電圧は１．５Ｖより低くなる。選択されたメモリセルのしきい値が１Ｖ以上なら、ビット線電圧は１．８Ｖのままとなる。その後、信号ＳＡＮ２，ＳＡＰ２がそれぞれ“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ２が非活性化され、信号ＥＣＨ２が“Ｈ”となってイコライズされる。この後、時刻ｔ3wに信号ＲＶ２Ａ，ＲＶ２Ｂが“Ｈ”となる。時刻ｔw4に再度、信号ＳＡＮ２，ＳＡＰ２がそれぞれ“Ｈ”，“Ｌ”となることで、ノードＮ１の電圧がセンスされラッチされる。これで、「メモリセルのデータが“０”又は“１”か、或いは“２”又は“３”か」がフリップ・フロップＦＦ２によってセンスされ、その情報はラッチされる。
（Ｋ）【０１６６】フリップ・フロップＦＦ２に保持されたデータは時刻ｔw5にＣＥＮＢ２が活性化されることにより、チップ外部に出力される。
（Ｌ）【０１６７】次に、メモリセルのしきい値が０Ｖ以上か或いは、０Ｖ以下かが判定される。時刻ｔw5にビット線ＢＬａが１．８Ｖに、ダミービット線ＢＬｂが１．５Ｖにプリチャージされ、その後フローティングにされる。その後、時刻ｔw6に選択された制御ゲートが０Ｖにされる。選択されたメモリセルのしきい値が０Ｖ以下なら、ビット線電圧は１．５Ｖより低くなる。選択されたメモリセルのしきい値が０Ｖ以上なら、ビット線電圧は１．８Ｖのままとなる。信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｌ”，“Ｈ”となってフリップ・フロップＦＦ１が非活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズされる。この後、時刻ｔw7に信号ＲＶ１Ａ、ＲＶ１Ｂが“Ｈ”となる。時刻ｔw8に信号ＳＡＮ１，ＳＡＰ１がそれぞれ“Ｈ”，“Ｌ”となることで、ノードＮ１の電圧がセンスされラッチされる。これで、「メモリセルのデータが“０”か、或いは“１”又は“２”又は“３”か」がフリップ・フロップＦＦ１によってセンスされ、その情報はラッチされる。この時のフリップフロップＦＦ１，ＦＦ２のノードＮ３Ｃ，Ｎ５Ｃの電位は、下記の（表７）のようになる。
　そして、上記摘記事項（Ｊ）及び図２６の記載から、図２６の制御ゲートＣＧ２Ａには、ワード線が接続されていることは明らかであり、また図２６の「ＢＬａ」はビット線と明記されているから、引用例においても、メモリセルは、ワード線及びビット線に接続されていることは明らかである。
　また、上記摘記事項（Ｆ）から、引用例においても、メモリセルには、第１乃至第４の閾値電圧に対応して２ビットのデータが記憶されていることは明らかである。
　よって、上記引用例には、
　ワード線及びビット線に接続され第１乃至第４の閾値電圧（データ“０”状態：負電圧、データ“１”状態：０．５Ｖ〜０．８Ｖ、データ“２”状態：１．５Ｖ〜１．８Ｖ及びデータ“３”状態：２．５Ｖ〜２．８Ｖ）に対応して２ビットのデータを記憶するメモリセルを有する不揮発生半導体記憶装置において、
　第１乃至第３のワード線電圧（０Ｖ、１Ｖ及び２Ｖ）を選択的に前記メモリセルに与える制御ゲート・選択ゲート駆動回路（２０）を備えており、前記第１乃至前記第４の閾値電圧（データ“０”状態：負電圧、データ“１”状態：０．５Ｖ〜０．８Ｖ、データ“２”状態：１．５Ｖ〜１．８Ｖ及びデータ“３”状態：２．５Ｖ〜２．８Ｖ）と前記第１乃至前記第３のワード線電圧（０Ｖ、１Ｖ及び２Ｖ）との関係が第１の閾値電圧（データ“０”状態：負電圧）＜第１のワード線電圧（０Ｖ）＜第２の閾値電圧（データ“１”状態：０．５Ｖ〜０．８Ｖ）＜第２のワード線電圧（１Ｖ）＜第３の閾値電圧（データ“２”状態：１．５Ｖ〜１．８Ｖ）＜第３のワード線電圧（２Ｖ）＜第４の閾値電圧（データ“３”状態：２．５Ｖ〜２．８Ｖ）の関係にあり、前記メモリセルからデータを読み出す際、前記制御ゲート・選択ゲート駆動回路（２０）は、前記第２のワード線電圧（１Ｖ）を時刻ｔｗ３の時間まで印加し、その後、前記第１のワード線電圧（０Ｖ）を前記時刻ｔｗ３から時刻ｔｗ１０の時間まで印加し、前記第３のワード電圧（２Ｖ）を前記時刻ｔｗ１０から所定時間まで印加することにより前記２ビットデータの双方のビットを確定するようにしたことを特徴とする不揮発生半導体記憶装置、に関する発明（以下、「引用例記載発明」という。）が記載されている。
　
（２）対比
　そこで、本願補正発明（以下、「前者」という。）と引用例記載発明（以下、「後者」という。）とを比較すると、後者の「不揮発性半導体記憶装置」は、前者の「半導体記憶装置」に相当していることは明らかである。
　また、機能的にみて、後者の「ビット線」は、前者の「デジット線」に相当していることは明らかである。
　また、後者の「制御ゲート・選択ゲート駆動回路（２０）」は、第１乃至第３のワード線電圧を選択的にメモリセルの制御ゲート（ＣＧ２Ａ）に与える機能を有しているので、前者の「印加手段」に相当しているといえる。
　また、後者の「前記第２のワード線電圧（１Ｖ）を時刻ｔｗ３の時間まで印加し」は、前者の「前記第２のワード線電圧を第１の時間まで印加し」に相当し、後者の「前記第１のワード線電圧（０Ｖ）を前記時刻ｔｗ３から時刻ｔｗ１０の時間まで印加し」は、前者の「前記第１のワード電圧を前記第１の時間から第２の時間まで印加し」に相当し、後者の「前記第３のワード電圧（２Ｖ）を前記時刻ｔｗ１０から所定時間まで印加する」ことが、前者の「前記第３のワード線電圧を前記第２の時間から第３の時間まで印加する」ことに相当していることは、両者の時間関係からみて明らかである。
　よって、両者の発明は共に、
「ワード線及びデジット線に接続され第１乃至第４の閾値電圧に対応して２ビットのデータを記憶するメモリセルを有する半導体記憶装置において、第１乃至第３のワード線電圧を選択的に前記メモリセルに与える印加手段を備えており、前記第１乃至前記第４の閾値電圧と前記第１乃至前記第３のワード線電圧との関係が第１の閾値電圧＜第１のワード線電圧＜第２の閾値電圧＜第２のワード線電圧＜第３の閾値電圧＜第３のワード線電圧＜第４の閾値電圧の関係にあり、前記メモリセルからデータを読み出す際、前記印加手段は、前記第２のワード線電圧を第１の時間まで印加し、前記第１のワード電圧を前記第１の時間から第２の時間まで印加し、前記第３のワード線電圧を前記第２の時間から第３の時間まで印加することにより前記２ビットデータのビットを確定するようにしたことを特徴とする半導体記憶装置。」である点で一致し、以下の点で相違しているものと認められる。
［相違点］
　前者では、「印加手段」による読み出し電圧の印加によって、「２ビットデータの一方のビット」を確定するようにしているのに対して、後者では、「制御ゲート・選択ゲート駆動回路（２０）」による読み出し電圧の印加によって、「２ビットデータの双方のビット」を確定するように構成している点。
　
（３）判断                                  
　メモリの記憶内容が、４値の状態のいずれであるかを外部より知るためには、２ビットデータの全てが分からなければならず、前者のように、「印加手段」による読み出し電圧の印加によって、「２ビットデータの一方のビット」の状態を確定することによって奏し得る格別の作用・効果は認められず、「印加手段」による読み出し電圧の印加によって、「２ビットデータの一方のビット」を確定することは、当業者がその必要に応じて適宜為し得る程度のものと認めらる。
　そして、本願補正発明の奏し得る作用効果も、引用例記載発明から当業者が容易に予測できる範囲のものである。
　したがって、本願補正発明は、引用例記載発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（４）審判請求人の主張に対する反論
　審判請求人は、審判請求書において、「しかしながら、読み出し動作を具体的に記載している段落０１６５〜０１７７、及び図２６、２７を見ると、本願発明におけるワード線への電圧印加のタイミング、すなわち、「前記第２のワード電圧を第１の時間まで印加し、前記第１のワード電圧を前記第１の時間から第２の時間まで印加し、前記第３のワード電圧を前記第２の時間から第３の時間まで印加する」と異なることがわかります。引用文献４の図２７によると、時刻ｔｗ２からある一定時間制御ゲートＣＧ２Ａを１Ｖに設定した後制御ゲートＣＧ２Ａを非活性状態にしています。」と述べている。しかしながら、図２７及び明細書の段落【１６４】〜【１６７】の記載によれば、制御ゲートＣＧ２Ａへの読み出し電圧は、時刻ｔｗ３までは１Ｖを供給し、時刻ｔｗ３から時刻ｔｗ１０までは０Ｖを供給し、時刻ｔｗ１０から所定時間は２Ｖを供給していることは明らかであり、審判請求人の上記主張は失当である。
　また、審判請求人は、審判請求書において、「ワード線電圧の印加に対応したメモリセルからのデータを、各々、独立したラッチ回路へデータを順次保持することができます。」と述べているが、特許請求の範囲には、ワード線電圧の印加に対応したメモリセルからのデータを、各々、独立したラッチ回路へデータを順次保持するための構成が明記されていない。もっとも、仮に、この点が明記されていたとしても、この点は、引用例に記載されている発明から当業者が容易に推考し得る程度のものと認められる。
　
（５）むすび
　以上のとおり、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
　平成１２年９月１日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１１年２月１９日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「【請求項１】ワード線及びデジット線に接続され第１乃至第４の閾値電圧に対応して２ビットのデータを記憶するメモリセルを有する半導体記憶装置において、第１乃至第３のワード線電圧を選択的に前記メモリセルに与える印加手段を備えており、前記第１乃至前記第４の閾値電圧と前記第１乃至前記第３のワード線電圧との関係が第１の閾値電圧＜第１のワード線電圧＜第２の閾値電圧＜第２のワード線電圧＜第３の閾値電圧＜第３のワード線電圧＜第４の閾値電圧の関係にあり、前記メモリセルからデータを読み出す際、前記印加手段はまず前記第２のワード線電圧を前記メモリセルに与えて前記２ビットデータの一方のビットを確定するようにしたことを特徴とする半導体記憶装置。」
　
（１）引用例に記載された発明
　原査定の拒絶の理由に引用された引用例、および、その記載事項は、前記「２．（１）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２．で検討した本願補正発明から「前記印加手段は、前記第２のワード線電圧を第１の時間まで印加し、前記第１のワード電圧を前記第１の時間から第２の時間まで印加し、前記第３のワード線電圧を前記第２の時間から第３の時間まで印加する」という構成を省いたものである。
　してみると、本願発明の構成要件を全て含む本願補正発明が、前記「２．（３）」に記載したとおり、引用例記載発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例記載発明に基づいて、当業者が容易に発明をすることができたものと認められる。
　
（３）むすび
　以上のとおり、本願発明は、引用例記載発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。