(57)【要約】【課題】　指令とデータを暫時保存及び移転できるアクセス構造及び方法の提供。【解決手段】　プロセッサコア、キャッシュモジュール、プレフェッチモジュール、切り換え器、暫時保存及び移転コントローラを具え、該切り換え器が該プロセッサコアが該キャッシュモジュールとプレフェッチモジュールのいずれと連通するかの切り換えに供され、該暫時保存及び移転コントローラが該プレフェッチモジュールと外部メモリ装置インタフェースのデータアクセス行為を検出し、該プレフェッチモジュールがバースト伝送を利用してデータ伝送する時、該切り換え器を駆動してプレフェッチモジュールをプロセッサコアに連通させ、これにより該外部メモリ装置より該プレフェッチモジュールに伝送されるデータも併せて該プロセッサコアに伝送する。【選択図】　　　　図５
2004103003.tif 000002
【特許請求の範囲】
【請求項１】
　外部メモリ装置の指令とデータにアクセスするのに用いられる指令とデータを暫時保存及び移転できるアクセス構造であって、この構造は、プロセッサコア、キャッシュモジュール、プレフェッチモジュール、切り換え器、暫時保存及び移転コントローラを具え、
　該プロセッサコアはバースト伝送の能力を具えて指定されたバーストレングスのデータ列を連続送出することによりデータアクセスを行なうことができ、
　該キャッシュモジュールは、外部メモリ装置の一部指令とデータを保存してプロセッサコアが指令とデータに快速アクセスするための記憶空間を提供し、
　該プレフェッチモジュールは、該プロセッサコアが使用を必要としうる指令とデータを予測し、あらかじめこの指令とデータを該外部メモリ装置より読み込み、
　該切り換え器は、該プロセッサコアが該キャッシュモジュールとプレフェッチモジュールのいずれと連通するかの切り換えに供され、
　該暫時保存及び移転コントローラが該プレフェッチモジュールと外部メモリ装置インタフェースのデータアクセス行為を検出し、該プレフェッチモジュールがバースト伝送を利用してデータ伝送する時、該切り換え器を駆動してプレフェッチモジュールをプロセッサコアに連通させ、これにより該外部メモリ装置より該プレフェッチモジュールに伝送されるデータも併せて該プロセッサコアに伝送することを特徴とする、指令とデータを暫時保存及び移転できるアクセス構造。
【請求項２】
　前記切り換え器が一般の状態でプロセッサコアをキャッシュモジュールに連通させることを特徴とする、請求項１記載の指令とデータを暫時保存及び移転できるアクセス構造及び方法。
【請求項３】
　前記プロセッサコアが単一指令或いはデータを伝送単位とし、キャッシュモジュール及びプレフェッチモジュールが複数の指令或いはデータを一回の連続伝送単位とし、前記暫時保存及び移転コントローラは、該プレフェッチモジュールの単一伝送単位完成前に、外部メモリ装置より取得した指令或いはデータをプロセッサコアに伝送することを特徴とする、請求項２記載の指令とデータを暫時保存及び移転できるアクセス構造及び方法。
【請求項４】
　前記外部メモリ装置がＤＲＡＭとされたことを特徴とする、請求項２記載の指令とデータを暫時保存及び移転できるアクセス構造。
【請求項５】
　前記外部メモリ装置がＳＲＡＭとされたことを特徴とする、請求項２記載の指令とデータを暫時保存及び移転できるアクセス構造。
【請求項６】
　指令とデータを暫時保存及び移転できるアクセス方法において、この方法は、プロセッサコア、キャッシュモジュール、プレフェッチモジュールを具えた構造中で用いられ、外部メモリ装置の命令とデータにアクセスし、該プロセッサコアはバースト伝送の能力を具えてバースト単位でデータアクセスを行ない、該キャッシュモジュールは外部メモリ装置からの一部指令とデータを保存し、プロセッサコアが指令とデータに快速アクセスする記憶空間を提供し、該プレフェッチモジュールは該プロセッサコアが使用を必要としうる指令とデータを予測し、あらかじめこの指令とデータを該外部メモリ装置より読み込み、指令とデータを暫時保存及び移転できるアクセス方法を提供し、この方法は、
　（Ａ）プロセッサコアが読み取り要求を送出し、バースト単位で指令或いはデータを読み取り、それはキャッシュミスを形成するが、プレフェッチは命中するステップ、
　（Ｂ）該バースト単位の全てのデータが全部プレフェッチモジュールにロードされれば、プレフェッチモジュールのこの指令或いはデータをプロセッサコアに送るステップ、
　（Ｃ）該バースト単位の全てのデータが完全にはプレフェッチモジュールにロードされず、且つ読み取りを要する指令或いはデータがすでに該プレフェッチモジュールに読み込まれていれば、該プレフェッチモジュールのこの指令或いはデータをプロセッサコアに送るステップ、
　（Ｄ）バースト単位の全てのデータが完全にはプレフェッチモジュールにロードされず、且つ読み取りを要する指令或いはデータが該プレフェッチモジュールに読み込まれていなければ、該プレフェッチモジュールにこの指令或いはデータが読み込まれるのを待って、プレフェッチモジュールの該指令或いはデータをプロセッサコアに送るステップ、
　以上のステップを具えたことを特徴とする、指令とデータを暫時保存及び移転できるアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は指令とデータにアクセスする構造及び方法に係り、特に指令とデータを暫時保存及び移転できるアクセス構造及び方法に関する。
【背景技術】
【０００２】
　現在のコンピュータシステムのプロセッサの構造にあって、プロセッサコアの処理速度が大幅に高まったことにより、メモリのアクセスが性能のネックとなっている。このため、キャッシュ（Ｃａｃｈｅ）構造が重要な改善方法となっている。キャッシュは固定レングスの複数の指令或いはデータレングスを１単位としてメモリに取り込む。この単位はキャッシュラインと称される。このキャッシュラインの大きさはメモリのアクセス単位に関係する。例えば、現在、バースト伝送（Ｂｕｒｓｔ　Ｔｒａｎｓｆｅｒ）の能力を具えた多くのメモリ中、データアクセスを実行する時、一次アドレスを定め各種の関係設定を行なえば、連続して指定されたバーストレングス（Ｂｕｒｓｔ　Ｌｅｎｇｔｈ）のデータ列を送出することができ、これによりデータ伝送の前の設定にかかる初期化遅延（Ｉｎｉｔｉａｌ　Ｄｅｌａｙ）時間を減少できる。このようなメモリ中、キャッシュラインの大きさは一般にバーストレングスの大きさに関係する。
【０００３】
　図１は前述のキャッシュ機能を具えたプロセッサ構造を示す。そのうち、プロセッサが運転する時、必要な指令或いはデータの所属するキャッシュラインがちょうどキャッシュモジュール１１中にある時、プロセッサコア１４はこの指令を快速取得でき、時間遅延はないか或いは時間遅延が極めて短い。しかし、もし必要な指令或いはデータがキャッシュモジュール１１中になければ、キャッシュミス（Ｃａｃｈｅ　Ｍｉｓｓ）が発生し、このときは外部メモリ装置１３より必要なデータを読み込む必要がある。この動作はキャッシュレフィル（Ｃａｃｈｅ　Ｒｅｆｉｌｌ）と称される。全てのキャッシュラインをキャッシュモジュール１１中に読み込む必要があるため、相当に高いシステム遅延が形成されうる。これはキャッシュミスペナルティー（Ｃａｃｈｅ　Ｍｉｓｓ　Ｐｅｎａｌｔｙ）と称される。
【０００４】
　キャッシュミスペナルティーは常に、プロセッサが最初にプログラムコード或いはデータセクションにアクセスした時に連続して出現し、システム性能に厳重な影響を与える。プレフェッチ（Ｐｒｅｆｅｔｃｈｉｎｇ）はこの問題を解決し効率を高めるための重要なテクニックである。図２に示されるように、プレフェッチモジュール１２によりプロセッサコア１４が次に使用が必要となりうるプログラムコードエリア或いはデータエリアを予測し、あらかじめこのエリアをプレフェッチモジュール１２内に読み込む。プロセッサコア１４がキャッシュモジュール１１中より必要な指令或いはデータを取得できずにキャッシュミスが発生すると判断する時、プレフェッチモジュール１２をサーチし、もし必要な指令或いはデータがプレフェッチモジュール１２に取り込まれていれば、プレフェッチモジュール１２中より必要なキャッシュラインをキャッシュモジュール１１内に読み込み、これによりキャッシュミスペナルティー時に必要とされる代償を大幅に減らす。ただし、もし必要な指令或いはデータがプレフェッチモジュール１２にも存在しなければ、プレフェッチミス（Ｐｒｅｆｅｔｃｈ　Ｍｉｓｓ）が発生し、外部メモリ装置１３中より必要なキャッシュラインを取得することが必要となり、これにより相当に高いシステム遅延がもたらされる。これはプレフェッチミスペナルティー（Ｐｒｅｆｅｔｃｈ　Ｍｉｓｓ　Ｐｅｎａｌｔｙ）と称される。
【０００５】
　前述のプレフェッチモジュール１２は計算機組織中にあって、外部メモリ装置１３、キャッシュモジュール１１とプロセッサコア１４の間に介在し、伝統的な構造はいずれも直接キャッシュモジュール１１の構造を援用し、キャッシュラインと同じデータレングスを使用し、さらにダイナミックメモリバースト伝送レングスをデータ伝送単位としている。しかし、プレフェッチモジュール１２とキャッシュモジュール１１及びプロセッサコア１４の間は動態メモリのインタフェースではなく、このためキャッシュラインをデータ伝送単位とする必要はない。キャッシュラインをデータ伝送単位とすると、却ってデータ伝送の遅延がもたらされ、データ伝送が不活発となる。
【０００６】
　具体的に言うと、キャッシュモジュール１１とプレフェッチモジュール１２を具えたプロセッサ構造中、モジュール間には三つの主要なインタフェースがある。第１インタフェース１５は外部インタフェースであり、それは外部メモリ装置１３と接続される。第２インタフェース１６はプレフェッチモジュール１２とキャッシュモジュール１１のインタフェースである。第３インタフェース１７はキャッシュモジュール１１とプロセッサコア１４のインタフェースであり、この第３インタフェース１７はキャッシュモジュール１１中の指令とデータをプロセッサに送るのに供される。伝統的に、第１インタフェース１５及び第２インタフェース１６にはキャッシュラインと同じデータレングスのデータ伝送単位が使用され、第３インタフェース１７のデータアクセスが、もし第１インタフェースと第２インタフェースのアクセスと関係する時も、キャッシュラインのデータレングスのアクセス完成後でなければ、動作できない。しかし、キャッシュラインのデータレングスは必ずしもプレフェッチモジュール１２と外部メモリ装置１３、キャッシュモジュール１１とプロセッサコア１４の間の最良のデータ伝送単位ではない。なぜならキャッシュラインの大きさはキャッシュモジュール１１のメモリ組織構造と非常に関係があり、プロセッサの実行過程にあって、キャッシュラインの大きさが固定されているためである。しかし、プロセッサが実際にプログラムを実行し、指令をキャプチャしデータにアクセスする時、その行為モードは不断に動態改変する。固定されたキャッシュラインのデータレングスをデータ伝送単位とすると、各種の状況に対して最適化が行ないにくく、異なる状況下で不経済な資源浪費を発生しうる。
【０００７】
　図３のタイミング図に示されるように、仮にプロセッサコア１４が要求する指令或いはデータ（Ｉｎｓｔｒｕｃｔｉｏｎ／Ｄａｔａ）の順序が＃０指令或いはデータより順番に実行されるものであれば、初期化遅延は図中でＩｎｉｔで表示され、プレフェッチモジュール１２の取得する指令或いはデータは先にキャッシュモジュール１１に伝送され、さらにキャッシュモジュール１１よりプロセッサコア１４（ＣＰＵ　ｃｏｒｅ）に送られる。＃０指令或いはデータの読み取り要求はキャッシュミスを誘発し、プレフェッチモジュール１２が外部メモリ装置１３に対する読み取り動作を完成するのを待って、データをキャッシュモジュール１１に伝送しなければ、プロセッサコア１４は必要な指令或いはデータを取得できない。＃４指令或いはデータの読み取り要求にあってキャッシュミスが誘発される時、プレフェッチモジュールの作用が発揮されるため、更に外部メモリ装置１３に対する読み取り動作を待つ必要はなく、直接キャッシュモジュール１２よりデータがキャッシュモジュール１１に伝送され、更にプロセッサコア１４より必要な指令或いはデータを取得する。
【０００８】
　図４は別の実施例のタイミング図であり、現在読み取り指令或いはデータの順序があると仮定している。＃２指令或いはデータの読み取り要求の後に＃８０指令或いはデータの読み取りにスキップし、＃８０指令或いはデータ読み取りの要求によりキャッシュミスが誘発される。＃８０指令或いはデータはキャッシュモジュール１２中で既に読み取られた＃４〜＃７指令或いはデータでないため、さらにキャッシュミスを誘発する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　本発明の主要な目的は、一種の指令とデータを暫時保存及び移転できるアクセス構造及び方法を提供することにあり、それは、キャッシュミスのため外部メモリ装置より指令或いはデータを読み取る時に、先に必要な指令或いはデータをプロセッサコアに移転し、指令とデータのアクセス性能の最適化を達成する構造と装置であるものとする。
【００１０】
　本発明は指令とデータを暫時保存及び移転できるアクセス構造を提供し、それは、プロセッサコア、キャッシュモジュール、プレフェッチモジュール、切り換え器、暫時保存及び移転コントローラを具え、該プロセッサコアはバースト伝送の能力を具えて指定されたバーストレングスのデータ列を連続送出することによりデータアクセスを行なうことができ、該キャッシュモジュールは、外部メモリ装置の一部指令とデータを保存してプロセッサコアが指令とデータに快速アクセスするための記憶空間を提供し、プレフェッチモジュールは、該プロセッサコアが使用を必要としうる指令とデータを予測し、あらかじめこの指令とデータを該外部メモリ装置より読み込み、該切り換え器は、該プロセッサコアが該キャッシュモジュールとプレフェッチモジュールのいずれと連通するかの切り換えに供され、該暫時保存及び移転コントローラが該プレフェッチモジュールと外部メモリ装置インタフェースのデータアクセス行為を検出し、該プレフェッチモジュールがバースト伝送を利用してデータ伝送する時、該切り換え器を駆動してプレフェッチモジュールをプロセッサコアに連通させ、これにより該外部メモリ装置より該プレフェッチモジュールに伝送されるデータも併せて該プロセッサコアに伝送する。
【００１１】
　本発明はまた、指令とデータを暫時保存及び移転できるアクセス方法を提供し、それはプロセッサコア、キャッシュモジュール、プレフェッチモジュールを具えた構造中で用いられ、外部メモリ装置の命令とデータにアクセスし、該プロセッサコアはバースト伝送の能力を具えてバースト単位でデータアクセスを行ない、該キャッシュモジュールは外部メモリ装置からの一部指令とデータを保存し、プロセッサコアが指令とデータに快速アクセスする記憶空間を提供し、該プレフェッチモジュールは該プロセッサコアが使用を必要としうる指令とデータを予測し、あらかじめこの指令とデータを該外部メモリ装置より読み込み、この方法は、
　（Ａ）プロセッサコアが読み取り要求を送出し、バースト単位で指令或いはデータを読み取り、それはキャッシュミスを形成するが、プレフェッチは命中するステップ、
　（Ｂ）該バースト単位の全てのデータが全部プレフェッチモジュールにロードされれば、プレフェッチモジュールのこの指令或いはデータをプロセッサコアに送るステップ、
　（Ｃ）該バースト単位の全てのデータが完全にはプレフェッチモジュールにロードされず、且つ読み取りを要する指令或いはデータがすでに該プレフェッチモジュールに読み込まれていれば、該プレフェッチモジュールのこの指令或いはデータをプロセッサコアに送るステップ、
　（Ｄ）バースト単位の全てのデータが完全にはプレフェッチモジュールにロードされず、且つ読み取りを要する指令或いはデータが該プレフェッチモジュールに読み込まれていなければ、該プレフェッチモジュールにこの指令或いはデータが読み込まれるのを待って、プレフェッチモジュールの該指令或いはデータをプロセッサコアに送るステップ、
　以上のステップを具えている。
【課題を解決するための手段】
【００１２】
　請求項１の発明は、外部メモリ装置の指令とデータにアクセスするのに用いられる指令とデータを暫時保存及び移転できるアクセス構造であって、この構造は、プロセッサコア、キャッシュモジュール、プレフェッチモジュール、切り換え器、暫時保存及び移転コントローラを具え、
　該プロセッサコアはバースト伝送の能力を具えて指定されたバーストレングスのデータ列を連続送出することによりデータアクセスを行なうことができ、
　該キャッシュモジュールは、外部メモリ装置の一部指令とデータを保存してプロセッサコアが指令とデータに快速アクセスするための記憶空間を提供し、
　該プレフェッチモジュールは、該プロセッサコアが使用を必要としうる指令とデータを予測し、あらかじめこの指令とデータを該外部メモリ装置より読み込み、
　該切り換え器は、該プロセッサコアが該キャッシュモジュールとプレフェッチモジュールのいずれと連通するかの切り換えに供され、
　該暫時保存及び移転コントローラが該プレフェッチモジュールと外部メモリ装置インタフェースのデータアクセス行為を検出し、該プレフェッチモジュールがバースト伝送を利用してデータ伝送する時、該切り換え器を駆動してプレフェッチモジュールをプロセッサコアに連通させ、これにより該外部メモリ装置より該プレフェッチモジュールに伝送されるデータも併せて該プロセッサコアに伝送することを特徴とする、指令とデータを暫時保存及び移転できるアクセス構造としている。
　請求項２の発明は、前記切り換え器が一般の状態でプロセッサコアをキャッシュモジュールに連通させることを特徴とする、請求項１記載の指令とデータを暫時保存及び移転できるアクセス構造及び方法としている。
　請求項３の発明は、前記プロセッサコアが単一指令或いはデータを伝送単位とし、キャッシュモジュール及びプレフェッチモジュールが複数の指令或いはデータを一回の連続伝送単位とし、前記暫時保存及び移転コントローラは、該プレフェッチモジュールの単一伝送単位完成前に、外部メモリ装置より取得した指令或いはデータをプロセッサコアに伝送することを特徴とする、請求項２記載の指令とデータを暫時保存及び移転できるアクセス構造及び方法としている。
　請求項４の発明は、前記外部メモリ装置がＤＲＡＭとされたことを特徴とする、請求項２記載の指令とデータを暫時保存及び移転できるアクセス構造としている。
　請求項５の発明は、前記外部メモリ装置がＳＲＡＭとされたことを特徴とする、請求項２記載の指令とデータを暫時保存及び移転できるアクセス構造としている。
　請求項６の発明は、指令とデータを暫時保存及び移転できるアクセス方法において、この方法は、プロセッサコア、キャッシュモジュール、プレフェッチモジュールを具えた構造中で用いられ、外部メモリ装置の命令とデータにアクセスし、該プロセッサコアはバースト伝送の能力を具えてバースト単位でデータアクセスを行ない、該キャッシュモジュールは外部メモリ装置からの一部指令とデータを保存し、プロセッサコアが指令とデータに快速アクセスする記憶空間を提供し、該プレフェッチモジュールは該プロセッサコアが使用を必要としうる指令とデータを予測し、あらかじめこの指令とデータを該外部メモリ装置より読み込み、指令とデータを暫時保存及び移転できるアクセス方法を提供し、この方法は、
　（Ａ）プロセッサコアが読み取り要求を送出し、バースト単位で指令或いはデータを読み取り、それはキャッシュミスを形成するが、プレフェッチは命中するステップ、
　（Ｂ）該バースト単位の全てのデータが全部プレフェッチモジュールにロードされれば、プレフェッチモジュールのこの指令或いはデータをプロセッサコアに送るステップ、
　（Ｃ）該バースト単位の全てのデータが完全にはプレフェッチモジュールにロードされず、且つ読み取りを要する指令或いはデータがすでに該プレフェッチモジュールに読み込まれていれば、該プレフェッチモジュールのこの指令或いはデータをプロセッサコアに送るステップ、
　（Ｄ）バースト単位の全てのデータが完全にはプレフェッチモジュールにロードされず、且つ読み取りを要する指令或いはデータが該プレフェッチモジュールに読み込まれていなければ、該プレフェッチモジュールにこの指令或いはデータが読み込まれるのを待って、プレフェッチモジュールの該指令或いはデータをプロセッサコアに送るステップ、
　以上のステップを具えたことを特徴とする、指令とデータを暫時保存及び移転できるアクセス方法としている。
【発明の効果】
【００１３】
　本発明は本発明は暫時保存及び移転コントローラの調整により、指令或いはデータが完全にプレフェッチモジュールに伝送される前に、ただ必要な部分のデータだけを用いることができ、即ちプレフェッチモジュールとプロセッサコアの間の伝送を起動でき、これにより大幅に全体の必要時間を短縮できる。本発明の構造及び方法は新規であり、産業上の利用価値を有し、且つ確実に機能を増し、特許の要件を具備している。
【発明を実施するための最良の形態】
【００１４】
　図５は本発明の指令とデータを暫時保存及び移転できるアクセス構造を示す。それは、プロセッサコア５１、キャッシュモジュール５２、プレフェッチモジュール５３、暫時保存及び移転コントローラ５４、切り換え器５５及び外部メモリ装置５６を具えている。マイクロプロセッサ構造を例とすると、該外部メモリ装置５６はＤＲＡＭ或いはＳＲＡＭとされ、該プロセッサコア５１はバースト伝送（Ｂｕｒｓｔ　Ｔｒａｎｓｆｅｒ）の能力を具え、指定されたバーストレングス（Ｂｕｒｓｔ　Ｌｅｎｇｔｈ）のデータ列を連続送出してデータアクセスすることができる。
【００１５】
　前述のキャッシュモジュール５２は外部メモリ装置５６の一部指令とデータを保存するのに用いられ、プロセッサコア５１が指令とデータに快速アクセスするための記憶空間を提供し、前述のプレフェッチモジュール５３はプロセッサコア５１が使用が必要となりうる指令とデータを予測し、この指令とデータがあらかじめプレフェッチモジュール５３に読み込まれる。図示されるように、該プレフェッチモジュール５３は、プレフェッチコントロールユニット５３１、バッファ５３２、及び快速通行回路５３３を具え、該バッファ５３２は使用が必要となりうる指令とデータとあらかじめ保存するのに用いられ、該快速通行回路５３３は例えばマルチプレクサとされて、該プレフェッチコントロールユニット５３１の制御下で、あらかじめ保存された指令とデータを切り換え器５５に送出する。
【００１６】
　該切り換え器５５は暫時保存及び移転コントローラ５４に制御され、該プロセッサコア５１が該キャッシュモジュール５２と該プレフェッチモジュール５３のいずれと連通するかを切り換える。一般の状態では、該切り換え器５５はプロセッサコア５１を該キャッシュモジュール５２に連通させるように切り換えられている。該暫時保存及び移転コントローラ５４はプロセッサコア５１のアクセス要求（Ｒｅｑｕｅｓｔ）が必要とする指令とデータのアドレスを検出し、プロセッサコア５１がアクセス要求を発生する時、暫時保存及び移転コントローラ５４がキャッシュモジュール５２とプレフェッチモジュール５３内にこのアドレスの指示する有効指令或いはデータが保存されているかを検査する。図６に示されるように、その制御フローは以下のステップを具えている。即ち、
　ステップＳ６０１：プロセッサコア５１のアクセス要求に対して、読み取り要求であるか否かを検査する
　ステップＳ６０２：　もしプロセッサコア５１がデータの書き出しを要求しているのであれば、直接キャッシュモジュール５２或いはメモリ装置５６に送り処理する
　ステップＳ６０３：　プロセッサコア５１がデータ読み取りを要求しているのであれば、読み取りアドレスを暫時保存及び移転コントローラ５４に送る
　ステップＳ６０４：　該暫時保存及び移転コントローラ５４がこのアドレスをキャッシュモジュール５２とプレフェッチモジュール５３内でこのアドレスの指示する有効指令或いはデータが存在するかを検査し、もし存在すれば、「キャッシュ命中」状態を表示し、ステップＳ６０５を実行する
　ステップＳ６０５：　キャッシュモジュール５２が該指令或いはデータを送出し、切り換え器５５がキャッシュモジュール５２からの指令或いはデータをプロセッサコア５１に送る
　ステップＳ６０６：　該指令或いはデータの所属するバースト単位がプレフェッチモジュール中にあるか否かを検査し、もし無ければ「プレフェッチミス」状態を表示し、この時、プレフェッチミスプロセスを起動し、もし有れば「プレフェッチ命中」状態とされる。
　ステップＳ６０７：　バースト単位のデータが既にプレフェッチモジュール５３に読み込まれたかを判断する
　ステップＳ６０８：　バースト単位のデータがキャッシュモジュール５２に伝送中であるかを判断する
　ステップＳ６０９：　必要な指令或いはデータが既にプレフェッチモジュール５３に読み込まれたかを判断する
　ステップＳ６０６の検査結果が、プレフェッチ命中の状況である時、ステップＳ６０７、及びＳ６０８の判断により、プレフェッチモジュール５３は以下の状況（ａ）（ｂ）及び（ｃ）を有し得る。
　（ａ）指令或いはデータの所属するバースト単位の全てのデータが既に全部プレフェッチモジュール５３に読み込まれ（ステップＳ６０７の判断結果がイエスである）、且つプレフェッチモジュール５３がデータをキャッシュモジュール５２に未伝送の状態（ステップＳ６０８の判断結果がノーである）。
この状況において、このときプレフェッチモジュール５３内のメモリはその他のいかなる読み書き動作もしておらず、ゆえにプレフェッチモジュール５３が該指令或いはデータを送出できる。切り換え器５５がプレフェッチモジュール５３からの指令或いはデータをプロセッサコア５１に送る。
　（ｂ）指令或いはデータの所属するバースト単位の全てのデータが完全にはプレフェッチモジュール５３にロードされていない（ステップＳ６０７の判断結果がノーである）。この場合は二種類の状況に分けられる。即ち、（ｂ１）必要な指令或いはデータが既にプレフェッチモジュール５３に読み込まれ（ステップＳ６０９の判断結果がイエスである）、この時切り換え器５５はプレフェッチモジュール５３からの指令或いはデータをプロセッサコア５１に送る。及び、（ｂ２）必要な指令或いはデータがプレフェッチモジュール５３に未だ読み込まれておらず（ステップＳ６０９の判断結果がノーである）、この時は該必要な指令或いはデータがロードされるまで更に待つ必要があり、その後、切り換え器５５がプレフェッチモジュール５３より該指令或いはデータをプロセッサコア５１に送る。例えば、バーストレングスを８とし、現在必要なデータがこのバーストの第４ブロックにあるとする。プロセッサコアがデータ読み取り要求を出す時、プレフェッチモジュールはこのバーストの第２ブロックを読み取る。この時、二つのクロックサイクルを待って、このバーストの第４ブロックがメモリ装置５６よりプレフェッチモジュール５３に読み込まれると同時に、快速通行回路５３３を透過し、切り換え器５５を介してプロセッサコア５１に進入する。一般の伝統的な構造では、全部のバーストの読み取り完成後でなければ伝送できず、即ち少なくとも７個のクロックサイクル後でなければ伝送が行なえない。これにより、本発明に記載の方法は明らかに効率的である。
　（ｃ）プレフェッチモジュール５３がちょうどキャッシュモジュール５２に伝送している状態（ステップＳ６０８の判断結果がイエスである）。本発明の快速通行回路５３３は独立した読み出しポートとされ、それはプレフェッチモジュール５３がキャッシュモジュール５２にデータを伝送するデータ読み出し動作に影響を与えない。ゆえにこのとき、該指令或いはデータを送出でき、切り換え器５５がプレフェッチモジュール５３からの指令或いはデータをプロセッサコア５１に送る。伝統的な構造では、全体のキャッシュラインレングスのデータをプレフェッチモジュールよりキャッシュモジュールに伝送しなければ、プロセッサコアはキャッシュモジュールより指令或いはデータを取得できなかったが、それは時間がかかる。これにより本発明の方法が明らかに効率的であることが分かる。
【００１７】
　以上の方法により、プロセッサコア５１はデータが外部メモリ装置５６よりプレフェッチモジュール５３に伝送され、さらにプレフェッチモジュール５３よりキャッシュモジュール５２に伝送され、最後にキャッシュモジュール５２よりプロセッサコア５１に伝送されるという冗長な過程を必要としない。
【００１８】
　前述の構造は、プロセッサコア５１が単一の指令或いはデータを単位としており、キャッシュモジュール５２及びプレフェッチモジュール５３が複数の指令或いはデータを一回の連続伝送単位としているため、暫時保存及び移転コントローラ５４がキャッシュモジュール５２及びプレフェッチモジュール５３の単一伝送単位が完成する前に、外界より取得した指令或いはデータをプロセッサコア５１に送る。例えば仮に外部メモリ装置５６よりプレフェッチモジュール５３に送られるバースト伝送レングスが８個の指令レングスとされるとし、この時、プロセッサコア５１が今回、そのうち、前の二つの命令を必要としているとする。図２に示される周知の構造では、プレフェッチモジュール１２が第１インタフェース１５中にあって８個の指令レングスのバースト伝送が終わるのを待たねば、プロセッサコア１４は第２インタフェース１６を介して前の四つの命令を取得することができない。しかし図５の本発明の構造では、プレフェッチモジュール５３がバースト伝送の８個の指令の前の四つの指令を受け取った後、暫時保存及び移転コントローラ５４が切り換え器５５を制御してデータをプロセッサコア５１に送る。
【００１９】
　図７は本発明の実施例タイミング図であり、プロセッサコア５１が要求する指令或いはデータの順序が＃０指令或いはデータより順に実行されるものと仮定している。初期化遅延は図中でＩｎｉｔと表示されている。そのうち、＃０指令或いはデータの読み取り要求がキャッシュミスを誘発し、プレフェッチモジュール５３が外部メモリ装置５６より＃０、＃１、＃２、＃３指令或いはデータの読み取りを実行する時、該暫時保存及び移転コントローラ５４が切り換え器５５を駆動し、該プレフェッチモジュール５３を該プロセッサコア５１に連通させ、＃０、＃１、＃２、＃３指令或いはデータをプロセッサコア５１に伝送させる。＃４指令或いはデータの読み取り要求がキャッシュミスを誘発する時、プレフェッチモジュール５３の作用により外部メモリ装置５６に対する読み取り動作を待つ必要がなく、直接プレフェッチモジュール５３よりデータがキャッシュモジュール５２及びプロセッサコア５１に伝送される。
【００２０】
　図８は不連続の指令或いはデータにアクセスするタイミング図であり、そのうち、指令或いはデータ読み取りの順序があり、＃２指令或いはデータの読み取り要求の後、＃８０指令或いはデータの読み取りにスキップする。外部メモリ装置５６よりプレフェッチモジュール５３に送られる指令或いはデータは速やかにプロセッサコア５１に送られて利用され、これにより＃８０指令或いはデータの読み取りがキャッシュミスを誘発する時、なおもプレフェッチモジュール５３のアクセスデータのアドレスを修正でき、これによりプレフェッチミスを形成しない。プレフェッチモジュール５３が次に外部メモリ装置５６より指令或いはデータを読み込む時、すでに正確な＃８０〜＃８３指令或いはデータを経由しているため、プレフェッチミスにより形成されるペナルティーを防止でき、効率を高めることができる。
【００２１】
　以上の説明から分かるように、本発明は暫時保存及び移転コントローラ５４の調整により、指令或いはデータが完全にプレフェッチモジュール５３に伝送される前に、ただ必要な部分のデータだけを用いることができ、即ちプレフェッチモジュール５３とプロセッサコア５１の間の伝送を起動でき、これにより大幅に全体の必要時間を短縮できる。
【００２２】
　総合すると、本発明はその目的、手段、機能のいずれにおいても周知の技術の特徴とは異なっており、極めて実用価値を有する発明である。なお、本発明に基づきなしうる細部の修飾或いは改変は、いずれも本発明の請求範囲に属するものとする。
【図面の簡単な説明】
【００２３】
【図１】キャッシュ機能を具えた周知のプロセッサ構造表示図である。
【図２】キャッシュとプレフェッチ機能を具えた周知のプロセッサ構造表示図である。
【図３】図２のプロセッサ構造の作業タイミング図である。
【図４】図２のプロセッサ構造のもう一つの作業タイミング図である。
【図５】本発明の指令とデータを暫時保存及び移転できるアクセス構造の表示図である。
【図６】本発明の指令とデータを暫時保存及び移転できるアクセス方法の制御フローチャートである。
【図７】本発明の指令とデータを暫時保存及び移転できるアクセス構造の作業タイミング図である。
【図８】本発明の指令とデータを暫時保存及び移転できるアクセス構造のもう一つの作業タイミング図である。
【符号の説明】
【００２４】
１１、５２　キャッシュモジュール
１２、５３　プレフェッチモジュール
１３、５６　メモリ装置
１４、５１　プロセッサコア
１５、１６、１７　インタフェース
５３１　プレフェッチコントロールユニット
５３２　バッファ
５３３　快速通行回路
５４　暫時保存及び移転コントローラ
５５　切り換え器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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