(57)【要約】【課題】クロック信号に同期して動作する回路を含む半導体装置において、チップ面積を拡大することなく、クロック信号配線と他の信号配線との間で発生するクロストークを低減させると共に、半導体装置内の複数の回路間におけるクロック信号のスキューを低減させる。【解決手段】この半導体装置は、半導体基板１０と、ゲート電極又は不純物拡散領域に接続された配線１４、１５を含む第１の配線層と、第１の方向に延在する第１のクロック信号配線２３及び第１のクロック信号配線を挟んで並走する第１及び第２の電源配線２１及び２２とを含む第２の配線層と、第１の方向と異なる第２の方向に延在する第２のクロック信号配線３３及び第２のクロック信号配線を挟んで並走する第３及び第４の電源配線３１及び３２とを含む第３の配線層とを具備する。【選択図】　図１
2004103803.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜、ゲート電極及び不純物拡散領域が形成された半導体基板と、
前記半導体基板上に形成された第１の配線層であって、前記ゲート電極又は前記不純物拡散領域に接続された配線を含む前記第１の配線層と、
前記半導体基板上に形成された第２の配線層であって、第１の方向に延在する第１のクロック信号配線と、前記第１のクロック信号配線を挟んで並走する第１及び第２の電源配線とを含む前記第２の配線層と、
前記半導体基板上に形成された第３の配線層であって、第１の方向と異なる第２の方向に延在する第２のクロック信号配線と、前記第２のクロック信号配線を挟んで並走する第３及び第４の電源配線とを含む前記第３の配線層と、
を具備する半導体装置。
【請求項２】
前記第１のクロック信号配線と前記第２のクロック信号配線とが直交する、請求項１記載の半導体装置。
【請求項３】
前記第１のクロック信号配線と前記第２のクロック信号配線とが互いに電気的に接続されている、請求項１又は２記載の半導体装置。
【請求項４】
前記第２の配線層が、第１の方向に延在する第３のクロック信号配線と、前記第３のクロック信号配線を挟んで並走する第５及び第６の電源配線とをさらに含み、
前記第３の配線層が、第２の方向に延在する第４のクロック信号配線と、前記第４のクロック信号配線を挟んで並走する第７及び第８の電源配線とをさらに含む、
請求項１〜３のいずれか１項記載の半導体装置。
【請求項５】
前記第１〜第４のクロック信号配線がループを形成する、請求項４記載の半導体装置。
【請求項６】
前記第１〜第４の電源配線が、第１の電源電位に接続されるものであり、前記第５〜第８の電源配線が、第２の電源電位に接続されるものである、請求項４又は５記載の半導体装置。
【請求項７】
半導体基板上にゲート絶縁膜及びゲート電極を形成するステップと、
前記ゲート絶縁膜及びゲート電極の両側の半導体基板内に不純物拡散領域を形成するステップと、
前記ゲート電極又は前記不純物拡散領域に接続された配線を含む第１の配線層を前記半導体基板上に形成するステップと、
第１の方向に延在する第１のクロック信号配線と、前記第１のクロック信号配線を挟んで並走する第１及び第２の電源配線とを含む第２の配線層を前記半導体基板上に形成するステップと、
第１の方向と異なる第２の方向に延在する第２のクロック信号配線と、前記第２のクロック信号配線を挟んで並走する第３及び第４の電源配線とを含む第３の配線層を前記半導体基板上に形成するステップと、
を具備する半導体装置の製造方法。
【請求項８】
第１のクロック信号配線と前記第２のクロック信号配線とが直交する、請求項７記載の半導体装置の製造方法。
【請求項９】
第１のクロック信号配線と前記第２のクロック信号配線とが互いに電気的に接続されている、請求項７又は８記載の半導体装置の製造方法。
【請求項１０】
前記第２の配線層が、第１の方向に延在する第３のクロック信号配線と、前記第３のクロック信号配線を挟んで並走する第５及び第６の電源配線とをさらに含み、
前記第３の配線層が、第２の方向に延在する第４のクロック信号配線と、前記第４のクロック信号配線を挟んで並走する第７及び第８の電源配線とをさらに含む、
請求項７〜９のいずれか１項記載の半導体装置の製造方法。
【請求項１１】
前記第１〜第４のクロック信号配線がループを形成する、請求項９記載の半導体装置の製造方法。
【請求項１２】
前記第１〜第４の電源配線が、第１の電源電位に接続されるものであり、前記第５〜第８の電源配線が、第２の電源電位に接続されるものである、請求項１０又は１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック信号に同期して動作する回路を含む半導体装置、及び、そのような半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置において、クロック信号配線が他の信号配線からのクロストークの影響を受けると、クロック信号に同期して動作するフリップフロップ等の回路が誤動作するおそれがある。また、他の信号配線がクロック信号配線からのクロストークの影響を受けても、他の信号配線に接続された回路が誤動作するおそれがある。従来は、このようなクロック信号配線と他の信号配線との間で発生するクロストークを低減するために、クロック信号配線の両側に電源配線を並走させてクロック信号配線にシールディングを施すことが行われていた。
【０００３】
しかしながら、クロック信号配線は、半導体基板（以下、「チップ」ともいう）の全体に分布するので、両側に電源配線を並走させながらクロック信号の配線を行うことは、いわゆるＰ＆Ｒ（Ｐｌａｃｅ　ａｎｄ　Ｒｏｕｔｅ）ツールと呼ばれている自動配置配線プログラムにとって大きな負担となる。その結果、配置配線の工程に多大な時間を要し、また、シールディングのための電源配線が他の信号配線の妨げとなり配置配線が正常に完了しない等の問題が生じている。さらに、通常の配線領域においてクロック信号配線の両側に電源配線を並走させると、配線のための面積が約３倍必要となり、チップ面積の拡大を余儀なくされる。
【０００４】
【発明が解決しようとする課題】
そこで、本発明は、上記の点に鑑み、クロック信号に同期して動作する回路を含む半導体装置において、チップ面積を拡大することなく、クロック信号配線と他の信号配線との間で発生するクロストークを低減させることを目的とする。
【０００５】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る半導体装置は、ゲート絶縁膜、ゲート電極及び不純物拡散領域が形成された半導体基板と、半導体基板上に形成された第１の配線層であって、ゲート電極又は不純物拡散領域に接続された配線を含む第１の配線層と、半導体基板上に形成された第２の配線層であって、第１の方向に延在する第１のクロック信号配線と、第１のクロック信号配線を挟んで並走する第１及び第２の電源配線とを含む第２の配線層と、半導体基板上に形成された第３の配線層であって、第１の方向と異なる第２の方向に延在する第２のクロック信号配線と、第２のクロック信号配線を挟んで並走する第３及び第４の電源配線とを含む第３の配線層とを具備する。
【０００６】
また、本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極を形成するステップと、ゲート絶縁膜及びゲート電極の両側の半導体基板内に不純物拡散領域を形成するステップと、ゲート電極又は不純物拡散領域に接続された配線を含む第１の配線層を半導体基板上に形成するステップと、第１の方向に延在する第１のクロック信号配線と、第１のクロック信号配線を挟んで並走する第１及び第２の電源配線とを含む第２の配線層を半導体基板上に形成するステップと、第１の方向と異なる第２の方向に延在する第２のクロック信号配線と、第２のクロック信号配線を挟んで並走する第３及び第４の電源配線とを含む第３の配線層を半導体基板上に形成するステップとを具備する。
【０００７】
以上において、第１のクロック信号配線と第２のクロック信号配線とが直交するようにしても良く、第１のクロック信号配線と第２のクロック信号配線とが互いに電気的に接続されるようにしても良い。
【０００８】
また、第２の配線層が、第１の方向に延在する第３のクロック信号配線と、第３のクロック信号配線を挟んで並走する第５及び第６の電源配線とをさらに含み、第３の配線層が、第２の方向に延在する第４のクロック信号配線と、第４のクロック信号配線を挟んで並走する第７及び第８の電源配線とをさらに含むようにしても良い。その場合には、第１〜第４のクロック信号配線がループを形成するようにしても良い。ここで、例えば、第１〜第４の電源配線は、第１の電源電位に接続されるものであり、第５〜第８の電源配線は、第２の電源電位に接続されるものである。
【０００９】
本発明によれば、通常の信号配線が設けられる第１の配線層とは別個に、電源を強化するために形成される第２の配線層又は第３の配線層において、強化用の電源配線を用いてクロック信号配線をシールドすることにより、チップ面積を拡大することなく、クロック信号配線と他の信号配線との間で発生するクロストークを低減させることができる。
【００１０】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には、同一の参照番号を付して説明を省略する。
図１は、本発明の一実施形態に係る半導体装置の平面図である。図１において、絶縁膜及び信号配線層は省略している。
【００１１】
図１に示すように、半導体基板１０上に層間絶縁膜を介して形成された信号配線層の上層には、強化電源配線２１及び２２等を含む第１の強化電源配線層が形成されている。第１の強化電源配線層において、電源電位ＶＤＤを強化するための強化電源配線２１及び２２と、電源電位ＶＳＳを強化するための強化電源配線２４及び２５とが、Ｙ軸方向に延在して設けられている。また、強化電源配線２１及び２２の間には、クロック信号配線２３が設けられており、強化電源配線２４及び２５の間には、クロック信号配線２６が設けられている。
【００１２】
さらに、第１の強化電源配線層の上層には、強化電源配線３１及び３２等を含む第２の強化電源配線層が形成されている。第２の強化電源配線層において、電源電位ＶＤＤを強化するための強化電源配線３１及び３２と、電源電位ＶＳＳを強化するための強化電源配線３４及び３５とが、Ｘ軸方向に延在して設けられている。また、強化電源配線３１及び３２の間には、クロック信号配線３３が設けられており、強化電源配線３４及び３５の間には、クロック信号配線３６が設けられている。
【００１３】
第１の強化電源配線層に設けられた電源電位ＶＤＤの強化電源配線２１及び２２は、層間絶縁膜に形成されたスルーホール４１を介して、第２の強化電源配線層に設けられた電源電位ＶＤＤの強化電源配線３１及び３２に接続されている。また、第１の強化電源配線層に設けられた電源電位ＶＳＳの強化電源配線２４及び２５は、層間絶縁膜に形成されたスルーホール４２を介して、第２の強化電源配線層に設けられた電源電位ＶＳＳの強化電源配線３４及び３５に接続されている。同様に、第１の強化電源配線層に設けられたクロック信号配線２３及び２６は、層間絶縁膜に形成されたスルーホール４３又は４４を介して、第２の強化電源配線層に設けられたクロック信号配線３３及び３６に接続されている。
【００１４】
このようにして、第１及び第２の強化電源配線層に形成された配線を接続することにより、Ｘ軸方向及びＹ軸方向に延在する電源電位ＶＤＤの強化電源配線と、Ｘ軸方向及びＹ軸方向に延在する電源電位ＶＳＳの強化電源配線とを形成すると共に、これらの強化電源配線によってシールドされるクロック信号配線をメッシュ状に形成することができる。電源のインピーダンスは低いので、強化電源配線によるシールド効果は大きく、クロック信号線と他の信号配線との間のクロストークが低減される。なお、本実施形態においては、直交する２つの方向に沿って強化電源配線を設けたが、強化電源配線を設ける２つの方向のなす角は、ゼロ以外の任意の角度とすることができる。
【００１５】
図２は、図１の２−２面における断面図である。図２に示すように、半導体基板１０上には、ゲート絶縁膜を介してゲート電極１２が形成されている。ゲート絶縁膜及びゲート電極１２の両側の半導体基板１０内には、ソース及びドレインとなる２つの不純物拡散領域１１が形成されている。さらに、半導体基板１０上に、層間絶縁膜１３と、配線１４及び１５を含む信号配線層とが形成されている。配線１４及び１５は、層間絶縁膜１３に形成されたビアホールを介して、２つの不純物拡散領域１１にそれぞれ接続されている。このようにして、ＭＯＳトランジスタが形成される。なお、図２においては、ＭＯＳトランジスタのサイズを拡大して描いている。また、信号配線層が１層では足りない場合には、複数の信号配線層を設けるようにしても良い。
【００１６】
信号配線層上には、層間絶縁膜１６と、強化電源配線２１及び２２等を含む第１の強化電源配線層とが形成されている。第１の強化電源配線層には、電源電位ＶＤＤの強化電源配線２１及び２２と、強化電源配線２１及び２２の間に設けられたクロック信号配線２３と、電源電位ＶＳＳの強化電源配線２４及び２５と、強化電源配線２４及び２５の間に設けられたクロック信号配線２６とが設けられている。
【００１７】
第１の強化電源配線層上には、層間絶縁膜２７と、第２の強化電源配線層とが形成されている。第２の強化電源配線層には、電源電位ＶＤＤの強化電源配線３１及び３２（図１参照）と、これらの強化電源配線３１及び３２の間に設けられたクロック信号配線３３と、電源電位ＶＳＳの強化電源配線３４及び３５（図１参照）と、これらの強化電源配線３４及び３５の間に設けられたクロック信号配線３６（図１参照）とが設けられている。さらに、第２の強化電源配線層上には、保護膜３７が形成される。
【００１８】
図３は、本発明の一実施形態に係る半導体装置の全体を示す模式的な平面図である。図３において、半導体基板１０上には、第１の強化電源配線層においてクロック信号配線及びこれを挟んで並走する電源電位ＶＤＤの強化電源配線の束２０Ａが設けられており、第２の強化電源配線層においてクロック信号配線及びこれを挟んで並走する電源電位ＶＤＤの強化電源配線の束３０Ａが設けられている。また、半導体基板１０上には、第１の強化電源配線層においてクロック信号配線及びこれを挟んで並走する電源電位ＶＳＳの強化電源配線の束２０Ｂが設けられており、第２の強化電源配線層においてクロック信号配線及びこれを挟んで並走する電源電位ＶＳＳの強化電源配線の束３０Ｂが設けられている。このように、強化電源配線及びクロック信号は、半導体基板１０上の全領域において、クロス状又はループ状に配線されている。
【００１９】
図４は、本発明の一実施形態に係る半導体装置の一部の回路を示す回路図である。図４に示すように、直交する２つの方向に設けられたクロック信号配線５１及び５２には、フリップフロップ１〜４のクロック信号入力端子が接続されている。また、クロック信号配線５１とクロック信号配線５２との交点には、クロックツリー回路を構成する終段のバッファ回路５の出力端子が接続されている。このように、クロック信号をクロス状に配線することにより、フリップフロップ１〜４が四方に離れて配置されている場合においても、バッファ回路５とフリップフロップ１〜４との間の距離を均一に近付けることができる。これにより、フリップフロップ１〜４におけるクロック信号のスキューを低減することが可能となる。
【００２０】
図５は、本発明の一実施形態に係る半導体装置の一部の回路を示す回路図である。図５に示すように、直交する２つの方向に設けられたクロック信号配線５１及び５２に加えて、ループを形成するようにクロック信号配線５３及び５４が設けられている。クロック信号配線５３には、フリップフロップ６のクロック信号入力端子が接続されている。また、クロック信号配線５１とクロック信号配線５２との交点には、クロックツリー回路を構成する終段のバッファ回路５の出力端子が接続されている。このように、クロック信号をループ状に配線することにより、フリップフロップ６がバッファ回路５から離れて配置される場合においても、バッファ回路５とフリップフロップ５とを２系統のクロック信号配線によって接続することができる。これにより、バッファ回路５とフリップフロップ５との間のクロック信号配線のインダクタンス成分が低減され、フリップフロップ６におけるクロック信号のスキューを改善することが可能となる。
【００２１】
【発明の効果】
以上述べたように、本発明によれば、クロック信号に同期して動作する回路を含む半導体装置において、チップ面積を拡大することなく、クロック信号配線と他の信号配線との間で発生するクロストークを低減させることができる。また、半導体装置内の複数の回路間におけるクロック信号のスキューを低減させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の平面図である。
【図２】図１の２−２面における断面図である。
【図３】本発明の一実施形態に係る半導体装置の全体を示す模式的な平面図である。
【図４】本発明の一実施形態に係る半導体装置の一部の回路を示す回路図である。
【図５】本発明の一実施形態に係る半導体装置の一部の回路を示す回路図である。
【符号の説明】
１〜４、６　フリップフロップ
５　バッファ回路
１０　半導体基板
１１　不純物拡散領域
１２　ゲート電極
１３、１６、２７　層間絶縁膜
１４、１５　信号配線
２０Ａ、３０Ａ　電源電位ＶＤＤの強化電源配線及びクロック信号配線の束
２０Ｂ、３０Ｂ　電源電位ＶＳＳの強化電源配線及びクロック信号配線の束
２１、２２、３１、３２　電源電位ＶＤＤの強化電源配線
２３、２６、３３、３６、５１〜５４　クロック信号配線
２４、２５、３４、３５　電源電位ＶＳＳの強化電源配線
３７　保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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