(57)【要約】【課題】物理的な絶縁膜の膜厚の差がなくても、電子素子の電極の空乏化を利用して、電子素子の絶縁膜に要求される電気的な実効膜厚を確保することができる半導体装置およびその製造方法を提供する。【解決手段】高耐圧使用のトランジスタＴｒ１のゲート電極４ａは、平均結晶粒径が大きい大粒径多結晶シリコン層により形成されていることから、ゲート電極４ａの空乏化が起こりやすい。このゲート電極４ａの空乏化により、ゲート絶縁膜３に要求される電気的な実効膜厚を大きくすることができる。一方、高速かつ大きな駆動電流が要求される高性能なトランジスタＴｒ２のゲート電極４ｂは、平均結晶粒径が小さい小粒径多結晶シリコン層により形成されている。このため、ゲート電圧印加時にゲート電極４ｂの空乏化が起こりにくく、ゲート絶縁膜３の電気的な実効膜厚も薄膜に保たれる。【選択図】図１
2004356520.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に複数の電子素子の電極が形成され、前記電極と前記半導体基板との間に介在する絶縁膜に要求される電気的な実効膜厚が異なる複数の前記電子素子を有する半導体装置であって、
各前記電極の平均結晶粒径が、要求される前記絶縁膜の電気的な実効膜厚に応じて電子素子毎に異なるように規定されており、前記平均結晶粒径に起因する前記電極の空乏化により前記実効膜厚が制御されている
半導体装置。
【請求項２】
複数の前記電子素子は、前記電極をゲート電極とし前記絶縁膜をゲート絶縁膜とする複数のトランジスタを含む
請求項１記載の半導体装置。
【請求項３】
複数の前記電子素子は、
前記電極をゲート電極とし前記絶縁膜をゲート絶縁膜とするトランジスタと、
前記電極をキャパシタ電極とし前記絶縁膜を容量絶縁膜とするキャパシタと
を含む請求項１記載の半導体装置。
【請求項４】
半導体基板に複数の電子素子の電極を形成し、前記電極と前記半導体基板との間に介在する絶縁膜に要求される電気的な実効膜厚が異なる複数の前記電子素子を形成する半導体装置の製造方法であって、
前記半導体基板に前記絶縁膜を形成する工程と、
前記絶縁膜上に非晶質の半導体層を形成する工程と、
要求される前記絶縁膜の電気的な実効膜厚が異なる前記電子素子の領域毎に、平均結晶粒径が異なるように前記半導体層を多結晶化させる工程と、
前記多結晶の半導体層を加工して、前記電子素子毎に平均結晶粒径が異なる多結晶の電極を形成する工程と
を有する半導体装置の製造方法。
【請求項５】
前記半導体層を多結晶化させる工程は、
前記絶縁膜に要求される電気的な実効膜厚が相対的に厚い前記電子素子の領域における前記半導体層に、結晶成長の促進を抑制する不純物を導入する工程と、
前記半導体層に熱処理を施して多結晶化させる工程と
を有する請求項４記載の半導体装置の製造方法。
【請求項６】
前記半導体層を多結晶化させる工程は、
前記絶縁膜に要求される電気的な実効膜厚が相対的に厚い前記電子素子の領域における前記半導体層に、所定のエネルギーの光を照射して前記半導体層を溶融させ、溶融した前記半導体層を平面方向に凝固させて平均結晶粒径が相対的に大きくなるように多結晶化させる工程と、
熱処理を施して、前記レーザ光の未照射領域における前記半導体層を多結晶化させる工程と
を有する請求項４記載の半導体装置の製造方法。
【請求項７】
前記半導体層を多結晶化させる工程は、
熱処理を施して前記半導体層を多結晶化させる工程と
前記絶縁膜に要求される電気的な実効膜厚が相対的に厚い前記電子素子の領域における前記半導体層に、所定のエネルギーの光を照射して前記半導体層を溶融させ、溶融した前記半導体層を平面方向に凝固させて平均結晶粒径が相対的に大きくなるように多結晶化させる工程と
を有する請求項４記載の半導体装置の製造方法。
【請求項８】
前記電子素子はキャパシタを含み、
前記半導体基板に前記絶縁膜を形成する工程の前に、前記半導体基板に前記キャパシタの下部電極を形成する工程をさらに有する
請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、電源電圧の異なるＭＯＳトランジスタやキャパシタ等の異種タイプのデバイスが同一基板上に形成された半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、一般にＬＳＩプロセスにおいては、回路の高集積化、デバイスの微細化が進んでいる。それに伴って、電源電圧の異なるタイプのＭＯＳトランジスタや、キャパシタ、抵抗素子などの異種タイプのデバイスを、工程数をなるべく増加させることなく、同一基板上に同時に作り込むことが、必要になってきている。
【０００３】
また、ＭＯＳトランジスタの高性能化のために、さらなる微細化が求められ、これによる電源電圧の低下に伴い、ゲート酸化膜厚も薄膜化されるようになってきている。メインとなるＭＯＳトランジスタは薄膜で形成されても、Ｉ／Ｏ部分やアナログ回路などに用いられる高電圧が印加されるＭＯＳトランジスタには、その電源電圧に対応したより厚膜の酸化膜が必要となる。
【０００４】
こうした異種電源電圧のＭＯＳトランジスタに対しては、物理的にゲート酸化膜の作り分けをするのが一般的である。その作製方法の一例を図９および図１０に示す。
【０００５】
まず、図９（ａ）に示すように、素子分離絶縁膜１２により素子分離された半導体基板１１の上に熱酸化により酸化膜１３を形成する。続いて、図９（ｂ）に示すように、厚膜のゲート酸化膜を用いたいデバイスを作製する領域にのみフォトレジストＲを用いてマスクを施す。
【０００６】
次に、図１０（ｃ）に示すように、フォトレジストＲに覆われていない部分の酸化膜１３を弗化水素液などを用いたウェットエッチングで除去する。フォトレジストを除去した後、図１０（ｄ）に示すように、第２の熱酸化を行うことにより、膜厚の異なるゲート酸化膜１３ａ，１３ｂを形成する。２回の熱酸化による酸化膜厚の合計はそのままの足し算にはならないので、一回目の熱酸化はトータルとして所望の膜厚が得られる膜厚を逆算して、最適な熱酸化を施す。
【０００７】
上記の方法では、フォトレジストパターニング工程と、ウェットエッチング工程と、それに続く熱酸化工程を繰り返すことにより、何種類でも、異なる熱酸化膜厚を得ることができる。
【０００８】
また従来、ＭＯＳトランジスタの形成時に、同時にキャパシタを作り込む技術が用いられている。その作製方法の一例を図１１および図１２に示す。
【０００９】
まず、図１１（ａ）に示すように、素子分離絶縁膜１２により素子分離された半導体基板１１の上に、適当な犠牲酸化膜１８が得られるよう熱酸化を行う。次に、図１１（ｂ）に示すように、他の部分はフォトレジストＲにより保護した状態で、キャパシタ形成領域に、犠牲酸化膜１８を介して高濃度のイオン注入を施し、半導体基板をｎ＋  化またはｐ＋  化し、キャパシタの一方の電極１７を形成する。
【００１０】
次に、フォトレジストＲおよび犠牲酸化膜１８を除去した後に、図１２（ｃ）に示すように、熱酸化によりＭＯＳトランジスタのゲート酸化膜１３ｂと同時に、所望の酸化膜厚を有するキャパシタの容量酸化膜１３ｃを形成する。上記の酸化工程において、先に高濃度で打ち込まれたイオンが基板内に形成した結晶欠陥によって、酸化処理が通常より速い速度で進み（増速酸化）、結果的にキャパシタの容量酸化膜１３ｃはゲート酸化膜１３ｂに比べて厚くなる。以降の工程としては、図１２（ｄ）に示すように、ポリシリコンを堆積しパターニングすることにより、ＭＯＳトランジスタのゲート電極１４ｂと同時に、キャパシタのもう片方の電極１４ｃを形成する。
【００１１】
上記の方法では、ＭＯＳトランジスタと同時に、工程数を大きく増やすことなく、同一基板上にキャパシタを効率よく形成することができる。
【００１２】
ところで、ゲート電極中の不純物濃度を高濃度化することにより、ゲート電極下の空乏化を防ぐことができることが知られている（特許文献１参照）。
【００１３】
【特許文献１】
特開２０００−２７７６２６号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上記した方法を用いると以下に示すような問題がある。
上記した物理的な酸化膜の作り分け方法を用いた場合には、酸化膜の膜厚種に応じて、工程数が多くなるという問題がある。また、ウェットエッチングを施す際に、フォトレジストによりマスクしてある酸化膜の端に当たる部分において弗化水素液などがしみ込み、残すべき酸化膜にダメージを与えてしまい、デバイスに悪影響を与え信頼性を落としてしまう可能性がある。従って、この方法を多用することは好ましくない。
【００１５】
また、キャパシタを同時に形成する場合、Ｓｉからなる半導体基板に電極を形成する際に高濃度にイオン注入を行うことにより、後に増速酸化が促され、厚い酸化膜厚が得られる。しかしながら高濃度でイオン注入を行うと、半導体基板に与えるダメージが大きくなるため、酸化膜質を低下させて信頼性を落としてしまうことになる。
【００１６】
先にも述べたように、ＬＳＩのメインとなるＭＯＳトランジスタの高性能化には、ゲート酸化膜厚として物理的に薄い酸化膜厚が必須であり、その酸化膜はトランジスタ動作時の、電気的な実効酸化膜厚も、薄膜のまま保たれていなければならない。従って、薄膜トランジスタと、異種電源のトランジスタ、キャパシタなどの異なる酸化膜厚を必要とするデバイスの、それぞれの要求を満たすことが必要である。
【００１７】
本発明は上記の事情に鑑みてなされたものであり、その目的は、物理的な絶縁膜の膜厚の差がなくても、電子素子の電極の空乏化を利用して、電子素子の絶縁膜に要求される電気的な実効膜厚を確保することができる半導体装置を提供することにある。
本発明の他の目的は、物理的に膜厚の異なる絶縁膜の作り分けを行わなくとも、電子素子の絶縁膜に要求される電気的な実効膜厚を確保することができる半導体装置の製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、半導体基板に複数の電子素子の電極が形成され、前記電極と前記半導体基板との間に介在する絶縁膜に要求される電気的な実効膜厚が異なる複数の前記電子素子を有する半導体装置であって、各前記電極の平均結晶粒径が、要求される前記絶縁膜の電気的な実効膜厚に応じて電子素子毎に異なるように規定されており、前記平均結晶粒径に起因する前記電極の空乏化により前記実効膜厚が制御されている。
【００１９】
上記の本発明の半導体装置では、各電極の平均結晶粒径が、要求される絶縁膜の電気的な実効膜厚に応じて電子素子毎に異ならせている。従って、平均結晶粒径の相違に起因する電極の空乏化により絶縁膜の実効膜厚を制御することができ、電子素子毎に要求される絶縁膜の実効膜厚を得ることができる。
【００２０】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板に複数の電子素子の電極を形成し、前記電極と前記半導体基板との間に介在する絶縁膜に要求される電気的な実効膜厚が異なる複数の前記電子素子を形成する半導体装置の製造方法であって、前記半導体基板に前記絶縁膜を形成する工程と、前記絶縁膜上に非晶質の半導体層を形成する工程と、要求される前記絶縁膜の電気的な実効膜厚が異なる前記電子素子の領域毎に、平均結晶粒径が異なるように前記半導体層を多結晶化させる工程と、前記多結晶の半導体層を加工して、前記電子素子毎に平均結晶粒径が異なる多結晶の電極を形成する工程とを有する。
【００２１】
上記の本発明の半導体装置の製造方法では、要求される絶縁膜の電気的な実効膜厚が異なる電子素子の領域毎に、平均結晶粒径が異なるように非晶質の半導体層を多結晶化させる。
要求される絶縁膜の電気的な実効膜厚が大きい電子素子の領域には、相対的に平均結晶粒径が大きい多結晶の半導体層として電極を形成する。平均結晶粒径が大きくなると、結晶粒界が減少し、電極内の不純物の拡散が抑制されるため、それだけ電極が空乏化しやすくなり、絶縁膜の実効膜厚が大きくなる。
一方、相対的に平均結晶粒径が小さい多結晶の半導体層により形成された電極は、逆に結晶粒界が増大して、電極内の不純物の拡散がしやすくなって、空乏化しにくいため、電気的な実効膜厚は大きくならずにそのまま保たれる。
【００２２】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００２３】
第１実施形態
図１は、本実施形態に係る半導体装置の断面図である。
図１に示すように、例えばシリコンからなる半導体基板１に形成された酸化シリコン等からなる素子分離絶縁膜２により活性領域が規定されており、活性領域における半導体基板１に異なる電源電圧が印加される電子素子として２つのトランジスタＴｒ１，Ｔｒ２が形成されている。トランジスタＴｒ１は、高電源電圧が印加されるトランジスタとし、トランジスタＴｒ２は高速かつ大きな駆動電流をもつ高性能なトランジスタとする。
【００２４】
すなわち、ゲート絶縁膜３を介して各トランジスタＴｒ１，Ｔｒ２のゲート電極４ａ，４ｂがそれぞれ形成されており、各ゲート電極４ａ，４ｂの側部には酸化シリコン等からなるサイドウォール絶縁膜５が形成されている。本実施形態では、各トランジスタＴｒ１，Ｔｒ２のゲート絶縁膜３の物理的な膜厚は実質的に同一となっている。ゲート電極４ａは、平均結晶粒径が相対的に大きい大粒径多結晶シリコン層により形成され、ゲート電極４ｂは平均結晶粒径が相対的に小さい小粒径多結晶シリコン層により形成されている。本実施形態では、大粒径とは２００ｎｍ以上の平均結晶粒径を称し、小粒径とは５０ｎｍ〜１００ｎｍ程度の平均結晶粒径を称する。
【００２５】
各トランジスタＴｒ１，Ｔｒ２のサイドウォール絶縁膜５直下の半導体基板１には、低濃度に不純物が導入されたｎ−  半導体領域６ａが形成されており、当該ｎ−  半導体領域６ａの外側における半導体基板１には高濃度に不純物が導入されたｎ＋  半導体領域６ｂが形成されている。このようにｎ−  半導体領域６ａおよびｎ＋  半導体領域６ｂからなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース・ドレイン領域６が形成されている。
【００２６】
上記の本実施形態に係る半導体装置では、高電源電圧が印加される高耐圧使用のトランジスタＴｒ１のゲート電極４ａは、平均結晶粒径が相対的に大きい大粒径多結晶シリコン層により形成されていることから、ゲート電圧印加時にゲート電極４ａの空乏化が起こりやすい構造となっている。これは、相対的に大粒径の多結晶シリコン層では、小粒径の多結晶シリコンに比べて結晶粒界が減少し、ゲート電極内の不純物の拡散が抑制されるためである。このゲート電極４ａの空乏化は、ゲート絶縁膜３の膜厚を厚くすることと等価である。高耐圧使用のトランジスタＴｒ１には、大きなゲート絶縁膜３の膜厚が要求されるが、このゲート電極４ａの空乏化を利用することにより、ゲート絶縁膜３に要求される電気的な実効膜厚を大きくすることができる。
【００２７】
一方で、高速かつ大きな駆動電流が要求される高性能なトランジスタＴｒ２のゲート電極４ｂは、平均結晶粒径が相対的に小さい小粒径多結晶シリコン層により形成されている。このため、逆に結晶粒界が増大して、ゲート電極内の不純物の拡散がしやすくなって、ゲート電圧印加時にゲート電極４ｂの空乏化が起こり難く、ゲート絶縁膜３の電気的な実効膜厚も薄膜に保たれる。従って、ゲート電極の空乏化に起因する高速動作への障害を防止することができ、高速かつ大きな駆動電流を実現することができる。
【００２８】
次に、上記の本実施形態に係る半導体装置の製造方法について、図２〜図４を参照して説明する。
【００２９】
まず、図２（ａ）に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法あるいはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）  法により形成された素子分離絶縁膜２により活性領域が規定された半導体基板１に、熱酸化法により例えば２ｎｍ程度のゲート絶縁膜３を形成する。このときの酸化条件は、酸化膜厚が最も高性能化を求められているデバイスに合わせた薄膜となるようにする。
【００３０】
次に、図２（ｂ）に示すように、ＣＶＤ法により、非晶質のシリコンを堆積させて非晶質シリコン層４を形成する。この非晶質シリコン層４の膜厚は例えば約５０〜２００ｎｍとする。
【００３１】
次に、図３（ｃ）に示すように、高耐圧使用のトランジスタＴｒ１のゲート電極を含む領域を開口するレジストＲ１をパターニング形成し、当該レジストＲ１をマスクとして、シリコンイオンを注入する。このシリコンイオン注入は、例えば注入エネルギー１００ｋｅＶ、ドーズ量３×１０１５〜５×１０１５ｃｍ−２で行う。このシリコンは、後のアニールによる非晶質シリコン層の固相成長開始時間を遅らせるために注入する。このような機能をもつ不純物としては、シリコンの他にリンや窒素があり、シリコンに限定されるものではない。
【００３２】
次に、図３（ｄ）に示すように、レジストＲ１を除去した後、低温、長時間でのアニールを行うことによって、非晶質シリコン層４を固相成長させて多結晶化させる。これにより、大粒径多結晶シリコン層４−１の部分と、小粒径多結晶シリコン層４−２の部分とを得る。上記のアニールは、例えば、窒素雰囲気中において、約６００℃、２０時間程度とする。
これは、シリコン等がイオン注入された領域の非晶質シリコン層では、注入されるイオンの量の増加に伴ってアニールによる固相成長開始時間が遅れるため、イオン注入されない領域のシリコン層がアニールにより凝集して結晶化した時点においても、未だ凝集の程度が低く大粒径が得られるという性質を利用したものである。
続いて、リソグラフィ技術により、各トランジスタＴｒ１，Ｔｒ２のゲート電極となる部分をレジストＲ２でマスクする。
【００３３】
次に、図４（ｅ）に示すように、レジストＲ２をマスクとして多結晶シリコン層４−１，４−２をドライエッチングする。その後、レジストＲ２を除去する。これにより、大粒径多結晶シリコン層４−１からなるゲート電極４ａと、小粒径多結晶シリコン層４−２からなるゲート電極４ｂが形成される。
【００３４】
次に、図４（ｆ）に示すように、ゲート電極４ａ，４ｂをマスクとしてｎ型不純物の例えばリンを低濃度にイオン注入することによりｎ−  半導体領域６ａを形成し、例えば酸化シリコン膜を堆積させてエッチバックすることにより、ゲート電極４ａ，４ｂの側部にサイドウォール絶縁膜５を形成する。
【００３５】
以降の工程としては、図１に示すように、ゲート電極４ａ，４ｂおよびサイドウォール絶縁膜５をマスクとしてｎ型不純物の例えばリンを高濃度にイオン注入することによりｎ＋  半導体領域６ｂを形成する。これにより、ＬＤＤ構造をもつソース・ドレイン領域６が形成され、ソース・ドレイン領域６上のゲート絶縁膜３を除去することにより図１に示す半導体装置が製造される。
【００３６】
本実施形態に係る半導体装置の製造方法によれば、高耐圧使用のトランジスタＴｒ１のゲート電極４ａには、不純物を注入してアニールによる固相成長開始時間を遅らせて形成した大粒径多結晶シリコン層４−１を用いるため、ゲート電極の空乏化が起こりやすくなり、電気的な実効膜厚がより厚いゲート絶縁膜３を得ることができる。
また、高性能な能力が要求されるトランジスタのゲート電極４ｂには、小粒径多結晶シリコン層４−２を用いることにより、ゲート絶縁膜３の電気的な実効膜厚を薄いまま保つことができる。
従って、トランジスタの能力を維持したまま、同一基板上に異なるタイプのトランジスタＴｒ１，Ｔｒ２を、効率良く同時に作製することができる。
【００３７】
第２実施形態
本実施形態では、同一基板上にトランジスタとキャパシタが形成された半導体装置について説明する。なお、第１実施形態と同一の構成要素には、同一の符号を付しておりその説明は省略する。図５は、本実施形態に係る半導体装置の断面図である。
【００３８】
図５に示すように、半導体基板１の一つの活性領域には、高速かつ大きな駆動電流をもつ高性能なトランジスタＴｒ２が形成され、他の活性領域には、キャパシタＣａが形成されている。
キャパシタＣａは、半導体基板１に形成された例えばｎ型不純物を高濃度に含有する下部電極７と、下部電極７上に形成された容量絶縁膜３ｃと、容量絶縁膜３ｃ上に形成された上部電極（キャパシタ電極）４ｃにより構成されている。
【００３９】
本実施形態では、トランジスタＴｒ２のゲート絶縁膜３ｂと、キャパシタＣａの容量絶縁膜３ｃとは同時形成されたものであり、その物理的な膜厚は実質的に同一となっている。
また、トランジスタＴｒ２のゲート電極４ｂは、平均結晶粒径が相対的に小さい小粒径多結晶シリコン層により形成され、キャパシタＣａの上部電極４ｃは、平均結晶粒径が相対的に大きい大粒径多結晶シリコン層により形成されている。ゲート電極４ｂおよび上部電極４ｃは同時形成されたものである。
【００４０】
上記の本実施形態に係る半導体装置では、キャパシタ電圧に応じた高耐圧使用のキャパシタＣａの上部電極４ｃは、平均結晶粒径が相対的に大きい大粒径多結晶シリコン層により形成されており、電圧印加時に上部電極４ｃの空乏化が起こりやすい構造となっている。この上部電極４ｃの空乏化は、容量絶縁膜３ｃの膜厚を厚くすることと等価である。キャパシタＣａには、高電圧に耐えうる程度に厚い容量絶縁膜の膜厚が要求されるが、この上部電極４ｃの空乏化を利用することにより、容量絶縁膜３ｃに要求される電気的な実効膜厚を大きくすることができる。
【００４１】
一方で、高速かつ大きな駆動電流が要求される高性能なトランジスタＴｒ２のゲート電極４ｂは、ゲート電極４ｂの空乏化を起こしにくい平均結晶粒径が相対的に小さい小粒径多結晶シリコン層により形成されていることから、ゲート絶縁膜３ｂの電気的な実効膜厚も薄膜に保たれる。従って、ゲート電極の空乏化に起因する高速動作への障害を防止することができ、高速かつ大きな駆動電流を実現することができる。
【００４２】
次に、上記の本実施形態に係る半導体装置の製造方法について、図６〜図９を参照して説明する。
【００４３】
まず、図６（ａ）に示すように、ＬＯＣＯＳ法あるいはＳＴＩ法により形成された素子分離絶縁膜２により活性領域が規定された半導体基板１に、熱酸化法により酸化シリコンからなる犠牲膜８を形成する。犠牲膜８の膜厚は、例えば８ｎｍ程度とする。続いてキャパシタ形成領域を開口するレジストＲ３をパターニング形成し、当該レジストＲ３をマスクとしてイオン注入することにより、下部電極７を形成する。このときのドーズ量は、十分にｎ＋  化またはｐ＋  化しようとする量ではあるが、ゲートリーク電流を増やしたり、結晶欠陥を増やして信頼性を落とすものでない程度の量にしておく。例えば、Ａｓを注入エネルギー７０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入する。
【００４４】
次に、図６（ｂ）に示すように、レジストＲ３を除去し、犠牲膜８も弗化水素液などで除去したあと、後に形成されるトランジスタＴｒ２のゲート絶縁膜となりキャパシタＣａの容量絶縁膜となる絶縁膜３を熱酸化法により形成する。このときの酸化条件は、酸化膜厚が最も高性能化を求められているトランジスタＴｒ２に合わせた薄膜となるようにする。
続いて、ＣＶＤ法により、例えば約５０〜２００ｎｍの膜厚の非晶質のシリコンを堆積させて非晶質シリコン層４を形成する。
【００４５】
以降の工程としては、第１実施形態において説明した図３（ｃ）以降の工程と同様である。
すなわち、図７（ｃ）に示すように、高耐圧使用のキャパシタＣａの上部電極を含む領域を開口するレジストＲ４をパターニング形成し、当該レジストＲ４をマスクとして、シリコンイオンを注入する。このシリコンイオン注入の詳細な条件については、第１実施形態と同様であり、シリコンの他にリンや窒素を採用してもよい。
【００４６】
次に、図７（ｄ）に示すように、レジストＲ４を除去した後、低温、長時間でのアニールを行うことによって、非晶質シリコン層４を固相成長させて多結晶化させる。この結果、第１実施形態と同様の原理で、大粒径多結晶シリコン層４−１の部分と、小粒径多結晶シリコン層４−２の部分とを得る。上記のアニールは、例えば、窒素雰囲気中において、約６００℃、２０時間程度とする。
続いて、リソグラフィ技術により、トランジスタＴｒ２のゲート電極となる部分、およびキャパシタＣａの上部電極となる部分をレジストＲ５でマスクする。
【００４７】
次に、図８（ｅ）に示すように、当該レジストＲ５をマスクとして多結晶シリコン層４−１，４−２をドライエッチングする。その後、レジストＲ５を除去する。これにより、大粒径多結晶シリコン層４−１からなる上部電極４ｃと、小粒径多結晶シリコン層からなるゲート電極４ｂが形成される。
【００４８】
次に、図８（ｆ）に示すように、レジストによりキャパシタの形成領域をマスクした状態で、トランジスタの形成領域にゲート電極４ｂをマスクとしてｎ型不純物の例えばリンを低濃度にイオン注入することによりｎ−  半導体領域６ａを形成する。さらに、レジストを除去した後、例えば酸化シリコン膜を堆積させてエッチバックすることにより、ゲート電極４ｂの側部にサイドウォール絶縁膜５を形成する。
【００４９】
以降の工程としては、図５に示すように、レジストによりキャパシタの形成領域をマスクした状態で、トランジスタの形成領域にゲート電極４ｂおよびサイドウォール絶縁膜５をマスクとしてｎ型不純物の例えばリンを高濃度にイオン注入することによりｎ＋  半導体領域６ｂを形成する。これにより、ＬＤＤ構造をもつソース・ドレイン領域６が形成される。そして、露出した部分における絶縁膜３を除去して、トランジスタＴｒ２のゲート絶縁膜３ｂおよびキャパシタＣａの容量絶縁膜３ｃとすることにより、図５に示す半導体装置が製造される。
【００５０】
本実施形態に係る半導体装置の製造方法によれば、不純物を注入してアニールによる固相成長開始時間を遅らせることにより形成された大粒径多結晶シリコン層４−１からなる上部電極４ｃをもつキャパシタを形成することにより、上部電極の空乏化が起こりやすくなり、電気的な実効膜厚が厚い容量絶縁膜３ｃを得ることができる。
また、高性能な能力が要求されるトランジスタのゲート電極４ｂには、小粒径多結晶シリコン層４−２を用いることにより、ゲート絶縁膜３ｂの電気的な実効膜厚を薄いまま保つことができる。
従って、高性能なトランジスタＴｒ２の能力を維持しつつ、同一基板上に異なる電源電圧が使用されるキャパシタを効率良く同時に作製することができる。
【００５１】
第３実施形態
本実施形態では、第１実施形態で示した電気的な実効膜厚が異なるゲート絶縁膜をもつトランジスタの作製において、平均結晶粒径の異なる多結晶シリコン層の形成をレーザーアニールにより達成するものである。本実施形態では、第１実施形態における図３に示す工程のみが異なるため、第１実施形態とは異なる工程のみを説明し、他の工程については説明を省略する。
【００５２】
すなわち、図３（ｃ）に示す工程において、高耐圧使用のトランジスタＴｒ１のゲート電極を含む領域を開口し、それ以外の領域を保護するメタルマスクＲ１を形成し、当該メタルマスクＲ１をマスクとして、レーザ光を照射する。例えば、フラッシュランプアニール等の手法により、波長２４８．７ｎｍのエキシマレーザ光を照射する。
レーザ光の照射により非晶質シリコン層を溶融させ、溶融したシリコン層を平面方向に凝固させて結晶成長させることにより、均一性に優れた、大きな結晶粒径をもつ大粒径多結晶シリコン層４−１が得られる。
【００５３】
その後、図３（ｄ）に示すように、メタルマスクＲ１を除去した後、低温、長時間でのアニールを行うことによって、残りの非晶質シリコン層４を固相成長させて多結晶化させる。これにより、大粒径多結晶シリコン層４−１の部分と、小粒径多結晶シリコン層４−２の部分とを得る。上記のアニールは、例えば、窒素雰囲気中において、約６００℃、２０時間程度とする。
なお、本実施形態では、このアニール処理をレーザーアニール処理の前に施すこともできる。その場合には、結晶温度以下の温度、例えば３５０〜５００℃、１時間程度のアニールが適している。
【００５４】
続いて、リソグラフィ技術により、各トランジスタＴｒ１，Ｔｒ２のゲート電極となる部分をレジストＲ２でマスクした後、第１実施形態と同様に、図４に示す工程を経ることにより、半導体装置が製造される。
【００５５】
本実施形態に係る半導体装置の製造方法によれば、高耐圧使用のトランジスタＴｒ１のゲート電極４ａには、レーザー光の照射による結晶成長により形成された大粒径多結晶シリコン層４−１を用いるため、ゲート電極の空乏化が起こりやすくなり、電気的な実効膜厚がより厚いゲート絶縁膜３を得ることができる。
また、高性能な能力が要求されるトランジスタのゲート電極４ｂには、熱処理による小粒径多結晶シリコン層４−２を用いることにより、ゲート絶縁膜３の電気的な実効膜厚を薄いまま保つことができる。
従って、トランジスタの能力を維持したまま、同一基板上に異なるタイプのトランジスタＴｒ１，Ｔｒ２を、効率良く同時に作製することができる。
【００５６】
第４実施形態
本実施形態では、第２実施形態で示した電気的な実効膜厚が異なるゲート絶縁膜をもつトランジスタおよび容量絶縁膜をもつキャパシタの作製において、平均結晶粒径の異なる多結晶シリコン層の形成をレーザーアニールにより達成するものである。本実施形態では、第２実施形態における図７に示す工程のみが異なるため、第２実施形態とは異なる工程のみを説明し、他の工程については説明を省略する。
【００５７】
すなわち、図７（ｃ）に示す工程において、高耐圧使用のキャパシタＣａのゲート電極を含む領域を開口し、それ以外の領域を保護するメタルマスクＲ４を形成し、当該メタルマスクＲ４をマスクとして、レーザ光を照射する。例えば、フラッシュランプアニール等の手法により、波長２４８．７ｎｍのエキシマレーザ光を照射する。
レーザ光の照射により非晶質シリコン層を溶融させ、溶融したシリコン層を平面方向に凝固させて結晶成長させることにより、均一性に優れた、大きな結晶粒径をもつ大粒径多結晶シリコン層４−１が得られる。
【００５８】
その後、図７（ｄ）に示すように、メタルマスクＲ４を除去した後、低温、長時間でのアニールを行うことによって、残りの非晶質シリコン層４を固相成長させて多結晶化させる。これにより、大粒径多結晶シリコン層４−１の部分と、小粒径多結晶シリコン層４−２の部分とを得る。上記のアニールは、例えば、窒素雰囲気中において、約６００℃、２０時間程度とする。
なお、本実施形態では、このアニール処理をレーザーアニール処理の前に施すこともできる。その場合には、結晶温度以下の温度、例えば３５０〜５００℃、１時間程度のアニールが適している。
【００５９】
続いて、リソグラフィ技術により、各トランジスタＴｒ１，Ｔｒ２のゲート電極となる部分をレジストＲ５でマスクした後、第２実施形態と同様に、図８に示す工程を経ることにより、半導体装置が製造される。
【００６０】
本実施形態に係る半導体装置の製造方法によれば、高耐圧使用のキャパシタＣａの上部電極４ｃには、レーザー光の照射による結晶成長により形成された大粒径多結晶シリコン層４−１を用いるため、上部電極の空乏化が起こりやすくなり、電気的な実効膜厚がより厚い容量絶縁膜３ｃを得ることができる。
また、高性能な能力が要求されるトランジスタのゲート電極４ｂには、熱処理による小粒径多結晶シリコン層４−２を用いることにより、ゲート絶縁膜３ｂの電気的な実効膜厚を薄いまま保つことができる。
従って、高性能なトランジスタＴｒ２の能力を維持しつつ、同一基板上に異なる電源電圧が使用されるキャパシタを効率良く同時に作製することができる。
【００６１】
本発明は、上記の実施形態の説明に限定されない。
本実施形態では、ゲート絶縁膜に要求される電気的な実効膜厚が異なるトランジスタＴｒ１とトランジスタＴｒ２を同時に形成する例、およびトランジスタＴｒ２とキャパシタＣａを同時に形成する例について説明したが、トランジスタＴｒ１，Ｔｒ２とキャパシタＣａの３つの電子素子を同時に形成してもよい。
また、図９および図１０を参照して説明したゲート絶縁膜の作り分けを併用してもよい。また、トランジスタやキャパシタの構成例について説明したが、これに限られるものでなく、サイドウォール絶縁膜等は省略可能である。
また、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００６２】
【発明の効果】
本発明の半導体装置によれば、物理的な絶縁膜の膜厚の差がなくても、電子素子の電極の空乏化を利用して、電子素子の絶縁膜に要求される電気的な実効膜厚を確保することができる。
【００６３】
本発明の半導体装置の製造方法によれば、物理的に膜厚の異なる絶縁膜の作り分けを行うことによる工程数の増加を抑制しつつ、同一基板に、絶縁膜に要求される電気的な実効膜厚が異なる電子素子を作製することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の一例を示す断面図である。
【図２】第１実施形態に係る半導体装置の製造における工程断面図である。
【図３】第１実施形態に係る半導体装置の製造における工程断面図である。
【図４】第１実施形態に係る半導体装置の製造における工程断面図である。
【図５】第２実施形態に係る半導体装置の一例を示す断面図である。
【図６】第２実施形態に係る半導体装置の製造における工程断面図である。
【図７】第２実施形態に係る半導体装置の製造における工程断面図である。
【図８】第２実施形態に係る半導体装置の製造における工程断面図である。
【図９】従来例の異なる膜厚をもつ絶縁膜の作製方法の一例を工程断面図である。
【図１０】従来例の異なる膜厚をもつ絶縁膜の作製方法の一例を工程断面図である。
【図１１】従来例のトランジスタとキャパシタを同時に作製する方法の一例を示す工程断面図である。
【図１２】従来例のトランジスタとキャパシタを同時に作製する方法の一例を示す工程断面図である。
【符号の説明】
１…半導体基板、２…素子分離絶縁膜、３，３ｂ…ゲート絶縁膜、３ｃ…容量絶縁膜、４…非晶質シリコン層、４−１…大粒径多結晶シリコン層、４−２…小粒径多結晶シリコン層、４ａ，４ｂ…ゲート電極、４ｃ…上部電極、５…サイドウォール絶縁膜、６…ソース・ドレイン領域、６ａ…ｎ−  半導体領域、６ｂ…ｎ＋  半導体領域、７…下部電極、８…犠牲膜、Ｔｒ１，Ｔｒ２…トランジスタ、Ｃａ…キャパシタ、Ｒ，Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５…レジスト（メタルマスク）、１１…半導体基板、１２…素子分離絶縁膜、１３，１３ａ，１３ｂ，１３ｃ…酸化膜、１４ｂ…ゲート電極、１４ｃ…電極、１７…電極、１８…犠牲酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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