【事件の表示】
　平成　３年特許願第２６７４７７号「半導体装置の製造方法」拒絶査定に対する審判事件［平成　５年　４月３０日出願公開、特開平　５−１１００８１］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成３年１０月１６日の出願であって、その請求項に係る発明は、平成１０年９月２５日付け、平成１２年７月１０日付け及び、平成１３年３月１２日付けの手続補正書で補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１及び２に記載されたとおりの「半導体装置の製造方法」であると認められるところ、その請求項１に係る発明は、特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下「本願発明」という。）
　「パンチスルーを抑制するための第１導電型の拡散層と、ソース／ドレイン領域に低濃度の第２導電型の拡散層及び高濃度の第２導電型の拡散層と、が配置されたMOS構造を有する半導体装置の製造方法であって、
　半導体基板上に配置されたゲート絶縁膜上にゲート電極を形成し、前記ゲート電極をマスクとして、前記半導体基板に対してイオン注入を行うことにより、前記半導体基板内部の前記半導体基板表面から所定の距離を隔てた位置に前記第１導電型の拡散層を、前記第１導電型の拡散層が前記ゲート電極端部の下方まで伸長するように形成する工程と、
　前記第１導電型の拡散層の上方に前記低濃度の第２導電型の拡散層を、前記ゲート電極の端部の下方まで伸長するように形成する工程と、
　前記ゲート電極の側壁部を形成する工程と、
　前記ゲート電極及び前記側壁部をマスクとするイオン注入を経て、前記第１導電型の拡散層の一部及び前記低濃度の第２導電型の拡散層の一部を含む前記半導体基板の部分に、前記高濃度の第２導電型の拡散層を、前記高濃度の第２導電型の拡散層の下端が前記第１導電型の拡散層の下端より深い位置に達するように形成する工程と、
　を含む半導体装置の製造方法。」
　
２．当審の拒絶理由
　一方、当審において平成１５年４月８日付けで通知した拒絶の理由の概要は、本願の特許請求の範囲の請求項１及び請求項２に記載された発明は、本願の出願日前の平成２年６月２２日に頒布された刊行物である特開平２−１６２７３９号公報（以下「引用例１」という。）、本願出願日前の昭和６４年１月１０日に頒布された刊行物である特開昭６４−５０６８号公報（以下「引用例２」という。）、本願出願日前の平成３年９月６日に頒布された刊行物である特開平３−２０４９４０号公報（以下「引用例３という。」）及び、本願出願日前の昭和６２年５月２５日に頒布された刊行物である特開昭６２−１１３４７４号公報（以下「引用例４」という。）に記載された発明に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
　
３．引用例
　これに対して、引用例１には、図１乃至図３とともに次のとおり記載されている。  
　
「フィールド絶縁膜で画定した一導電型半導体素子領域上にゲート電極を形成した後、該ゲート電極およびフィールド絶縁膜をマスクとして前記一導電型半導体素子領域に一導電型不純物イオンを注入する工程と、
次いで、熱処理して前記一導電型不純物イオンを活性化する工程と、
次いで、前記ゲート電極およびフィールド絶縁膜をマスクとして前記一導電型半導体素子領域に異種導電型不純物イオンを注入し、熱処理して異種導電型ソース層およびドレイン層を形成する工程とが含まれてなることを特徴とする半導体装置の製造方法。」（特許請求の範囲）
　
「第２図はｐチャネルＭＯＳトランジスタの断面概要図を示しており、本構造はパンチスルーストップ層を設けた構造である。・・６はｎ＋型パンチスルーストップ層・・・。
　即ち、本例はパンチスルーストップ層を設け、且つ、ＬＤＤ・・・に構成したＭＯＳトランジスタで、パンチスルーストップ層を設ける理由はドレイン電圧を印加するとゲート電極３直下のチャネル領域に空乏層が延び、トランジスタが微細化されるとドレイン層とソース層から延びた空乏層が接触してパンチスルーを起こす恐れがあるから、それを抑止するために高濃度層として形成したものであるが、且つ、そのチャネル領域のゲート電極直下ではゲート電圧が印加されるために空乏層の延びが比較的に少なく、一方、深い部分ではゲート電圧の影響が少ないためにパンチスルーが起こり易い。従って、パンチスルーストップ層を表面より比較的に深い部分に設けたのがパンチスルーストップ層で、特にソース層とドレイン層との対向部に形成することが大切ある。
　また、ＬＤＤ構造はソース層とドレイン層の対向位置の表面近傍に低濃度層（ｐ−型層）を設けた構成で、面に近い浅い部分でのパンチスルーを抑制するのが狙いである。このように、いずれもＭＯＳトランジスタの微細化に伴うショートチャネル効果を抑制するための構成である。」（第２頁左上欄第９行〜同頁左下欄第４行）
　
「第１図（ａ）〜（ｅ）は本発明にかかる形成方法の工程順断面図で、順を追って説明する。
第１図（ａ）参照；従来法と同様に、ｎ型シリコン基板１１にＬＯＣＯＳ法によつてＳｉＯ２からなるフィールド絶縁膜１２を生成してｎ型素子領域
Ｔ
第１図（ｂ）参照；次いで、温度９００℃、時間１００分の熱処理して活性化させ、且つ、深い部分にまで拡散させて、ｎ+型パンチスルーストップ層１６を画定する。
第１図（ｃ）参照；次いで、ゲート電極１３およびフィールド絶縁膜１４をマスクとして、ｐ−型ソース層１８Ｓ，ｐ−型ドレイン層１８Ｄを形成するための弗化硼素イオン（ＢＦ+）を加速電圧２５Ｋｅｖ・・・で注入する。
第１図（ｄ）参照；次いで、ＳｉＯ２からなるサイドウオール１５を公知の方法で形成し、このサイドウオール１５およびゲート電極１３、フィールド絶縁膜１４をマスクとして、ｐ+型ソース層１７Ｓ、ｐ+型ドレイン層１７Ｄを形成するための弗化硼素イオン（ＢＦ+）を加速電圧２５Ｋｅｖ・・・で注入する。　
第１図（ｅ）参照；次いで、温度９００℃、時間１００分の熱処理をして、ｐ−型ソース層１８Ｓ，ｐ−型ドレイン層１８Ｄとｐ+型ソース層１７Ｓ，ｐ+型ドレイン層１７Ｄとを活性化して画定する。この時、同時に上記のｎ+パンチスルーストップ層１６も拡散が進行して深さ２５００Åになり、ｐ−型ソース層１８Ｓ，ｐ−型ドレイン層１８Ｄの深さは１５００Å，ｐ+型ソース層１７Ｓ，ｐ+型ドレイン層１７Ｄの深さは３０００Å程度になる。即ち、ｎ+型パンチスルーストップ層１６は深さ１５００Åのｐ−型ソース層１８Ｓ，ｐ−型ドレイン層１８Ｄの下部にのみｎポケットとして形成されるが、このｎポケットがパンチスルーストップとしての役目を果たすものである。」（第３頁右下欄第２行〜第４頁右上欄第６行）
　
　よって、引用例１には、
 「ゲート電極と、ｐ＋型ソース層１７Ｓ及びｐ＋ドレイン層１７Ｄと、前記ゲート電極端部より内側まで形成された、ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄと、前記ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄの下方で、且つ、前記ｐ＋型ソース層１７Ｓ及び前記ｐ＋ドレイン層１７Ｄより浅く形成されるとともに、前記ゲート電極端部より内側まで形成された、パンチスルーを抑制するためのｎ+型パンチスルーストップ層１６と、を備えたＭＯＳトランジスタの製造方法であって、
　シリコン基板１１上にゲート絶縁膜１４とゲート電極１３を形成した後、前記ゲート電極をマスクとして素子領域に燐イオンを注入し、熱処理して拡散させて、深い部分にｎ＋型パンチスルーストップ層１６を形成する工程と、
　前記ゲート電極をマスクとしてｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄを形成するための、弗化硼素イオンをシリコン基板にイオン注入する工程と、
　前記ゲート電極の両側端にサイドウオール１５を形成する工程と、
　前記ゲート電極及び前記サイドウオールをマスクとして、ｐ＋型ソース層１７Ｓ及びｐ＋ドレイン層１７Ｄを形成するための弗化硼素イオンをイオン注入する工程と、
　熱処理することにより、ｐ−型ソース層１８Ｓ、ｐ−型ドレイン層１８Ｄ、ｐ＋型ソース層１７Ｓ及び、ｐ＋ドレイン層１７Ｄを活性化し、ｎ＋型パンチスルーストップ層１６の深さを２５００Åとし、ｐ−型ソース層１８Ｓ、ｐ−型ドレイン層１８Ｄの深さを１５００Åとし、ｐ＋型ソース層１７Ｓ及びｐ＋ドレイン層１７Ｄの深さを３０００Å程度とする工程と
　を備えた半導体装置の製造方法。」
　が記載されているものと認める。
　
４．対比
　まず、本願発明により最終的に形成される半導体装置と引用例１に記載された発明（以下「引用発明」という。）により最終的に形成される半導体装置とを比較検討する。
　引用発明において最終的に形成される半導体装置が、
　シリコン基板１１上にゲート絶縁膜１４を介して形成されたゲート電極１３と、
　「前記ゲート電極端部より内側まで形成された、ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄ」と、
　「前記ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄの下方で、且つ、前記ｐ＋型ソース層１７Ｓ及び前記ｐ＋ドレイン層１７Ｄより浅く形成されるとともに、前記ゲート電極端部より内側まで形成された、パンチスルーを抑制するためのｎ+型パンチスルーストップ層１６」とを備えたものであるのに対して、
　本願発明において最終的に形成される半導体装置は、
　半導体基板上に配置されたゲート絶縁膜上に形成されたゲート電極と、
　「前記ゲート電極端部の下方まで伸長」し、「第１導電型の拡散層の上方に」形成した「低濃度の第２導電型の拡散層」と、
　「前記半導体基板内部の前記半導体基板表面から所定の距離を隔てた位置に」、「前記ゲート電極の端部の下方まで伸長」した「前記第１導電型の拡散層」とを備えるとともに、　
　「前記第１導電型の拡散層の一部及び前記低濃度の第２導電型の拡散層の一部を含む前記半導体基板の部分に、前記高濃度の第２導電型の拡散層を、前記高濃度の第２導電型の拡散層の下端が前記第１導電型の拡散層の下端より深い位置に達するように形成」したものであって、且つ、
　引用発明の、「前記ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄ」と「ｎ+型パンチスルーストップ層１６」が「前記ゲート電極端部より内側まで形成され」ることと、本願発明の、ソース／ドレイン領域に形成される「低濃度の第２導電型の拡散層」及び、「パンチスルーを抑制するための第１導電型の拡散層」が「前記ゲート電極端部の下方まで伸長」することは、ｐ−型ソース層１８Ｓ又は低濃度ソース領域、ｐ−型ドレイン層１８Ｄ又は低濃度ドレイン領域及び、パンチスルーを抑制するためのｎ+型パンチスルーストップ層１６又はパンチスルーを抑制するための第１導電型の拡散層がゲート電極の端部の内側まで延びて形成される点においては、実質的に同一の構成を意味するとともに、
　引用発明の「パンチスルーを抑制するためのｎ+型パンチスルーストップ層１６」が「前記ｐ＋型ソース層１７Ｓ及び前記ｐ＋型ドレイン層１７Ｄより浅く形成される」ことと、本願発明の「前記高濃度の第２導電型の拡散層の下端が前記第１導電型の拡散層の下端より深い位置に達するように形成」されることは、実質的に同一の構成を意味するものと認められる。
　よって、引用発明と本願発明とは、最終的に形成される半導体装置が、
　「前記ゲート電極の端部」の内側まで延びて形成されるとともに、「第１導電型の拡散層の上方に」形成された「低濃度の第２導電型の拡散層」と、
　「前記ゲート電極の端部」の内部まで延びて形成された「前記第１導電型の拡散層」とを備えるとともに、
　「前記第１導電型の拡散層の一部及び前記低濃度の第２導電型の拡散層の一部を含む前記半導体基板の部分に、前記高濃度の第２導電型の拡散層を、前記高濃度の第２導電型の拡散層の下端が前記第１導電型の拡散層の下端より深い位置に達するように形成」したものである点において一致している。
　よって、引用発明により形成される半導体装置と、本願発明により形成される半導体装置とは実質的に同一の構成を備えているものと認める。
　
　次に、本願発明と引用発明とを対比すると、
　引用発明の「パンチスルーを抑制するためのｎ+型パンチスルーストッパ層１６」、「ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄ」、「ｐ＋型ソース層１７Ｓ及びｐ＋ドレイン層１７Ｄ」、「サイドウオール」及び、「ＭＯＳトランジスタ」は、それぞれ、
　本願発明の「パンチスルーを抑制するための第１導電型の拡散層」、「ソース／ドレイン領域」の「低濃度の第２導電型の拡散層」、「ソース／ドレイン領域」の「高濃度の第２導電型の拡散層」、「側壁部」及び、「ＭＯＳ構造を有する半導体装置」に相当する。
　　
　よって、両者は、
　「パンチスルーを抑制するための第１導電型の拡散層と、ソース／ドレイン領域に低濃度の第２導電型の拡散層及び高濃度の第２導電型の拡散層と、が配置されたMOS構造を有する半導体装置の製造方法であって、
　半導体基板上に配置されたゲート絶縁膜上にゲート電極を形成し、前記ゲート電極をマスクとして、前記半導体基板に対してイオン注入を行うことにより、前記第１導電型の拡散層を形成する工程と、
　前記第１導電型の拡散層の上方に前記低濃度の第２導電型の拡散層を形成する工程と、
　前記ゲート電極の側壁部を形成する工程と、
　前記ゲート電極及び前記側壁部をマスクとするイオン注入を経て、前記第１導電型の拡散層の一部及び前記低濃度の第２導電型の拡散層の一部を含む前記半導体基板の部分に、前記高濃度の第２導電型の拡散層を、前記高濃度の第２導電型の拡散層の下端が前記第１導電型の拡散層の下端より深い位置に達するように形成する工程と、
　を含む半導体装置の製造方法。」
　である点で一致し、
　以下の点において相違する。
　
　相違点１
　本願発明が、「半導体基板上に配置されたゲート絶縁膜上にゲート電極を形成し、前記ゲート電極をマスクとして、前記半導体基板に対してイオン注入を行うことにより、前記半導体基板内部の前記半導体基板表面から所定の距離を隔てた位置に前記第１導電型の拡散層を、前記第１導電型の拡散層が前記ゲート電極端部の下方まで伸長するように形成する工程と」を備えるのに対して、
   引用発明では、「シリコン基板１１上にゲート絶縁膜１４とゲート電極１３を形成した後、前記ゲート電極をマスクとして素子領域に燐イオンを注入し、熱処理して拡散させて、深い部分にｎ＋型パンチスルーストップ層１６を形成する工程」を備え、後の熱処理により、ｎ＋型パンチスルーストップ層１６は、ゲート電極の端部より内側まで形成される点。
   
　相違点２
　本願発明が、「前記第１導電型の拡散層の上方に前記低濃度の第２導電型の拡散層を、前記ゲート電極の端部の下方まで伸長するように形成する工程」を備えるのに対して、
   引用発明では、「前記ゲート電極をマスクとしてｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄを形成するための、弗化硼素イオンをシリコン基板にイオン注入する工程」を備え、後の熱処理により、ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄは、ゲート電極の端部より内側まで形成される点。
　
５．当審の判断　
　上記相違点について、以下で検討する。
　相違点１について
　半導体装置の製造工程として、半導体基板内で半導体基板表面より比較的深い部分に不純物を導入した不純物拡散層を形成するに際し、１）イオン注入により半導体基板の浅い部分に、又は比較的低い加速電圧で、不純物を注入した後に、熱処理することにより半導体基板の深さ方向に拡散させ、半導体基板表面より比較的深い部分に、不純物拡散層を形成する方法及び、２）比較的高い加速電圧のイオン注入により半導体基板より比較的深い部分に直接不純物を導入して不純物拡散層を形成する方法のいずれもが従来から半導体分野で慣用的に用いられている方法であって、また、イオン注入のマスクとなる部分、例えばゲート電極端部の内部まで伸びるように不純物導入層（拡散層）を形成するために、半導体基板表面の法線方向から所定の傾斜角をなし、且つ、様々な方向、例えば、３６０度全ての方向または複数の方向からイオン注入することは、半導体分野において従来周知であるので（必要とあらば、引用例２（第１図及び、第３頁左上欄第５行−同頁右下欄第９行参照）、引用例３（第１図、第２図及び、第５頁右下欄第４行−第６頁右下欄第６行参照）、及び引用例４（第１図及び第２頁左上欄第１２行−同頁右下欄第１１行参照）を参照されたい）、引用発明のパンチスルーストップ層の形成工程において、パンチスルーストップ層となる不純物拡散層を、半導体基板に比較的低い加速電圧で不純物イオンをイオン注入した後に、熱処理することにより、半導体基板表面より比較的深い部分に不純物拡散層を形成するか、イオン注入により直接半導体基板表面より比較的深い部分に導入することにより、半導体基板表面より比較的深い部分に不純物拡散層を形成するかは、当業者が必要に応じ適宜選択し得る程度の技術的事項に過ぎず、また、本願発明の如く、「前記第１導電型の拡散層が前記ゲート電極端部の下方まで伸長するように形成する」点については、ゲート電極の端部より内側まで不純物拡散層を形成するために、半導体基板表面の法線方向より傾いた方向よりイオン注入することは、従来周知の技術的手段であるので、イオン注入により形成した半導体基板内の不純物拡散層を、ゲート電極端部より内側まで伸びたものとして形成するために、イオン注入の方向を必要に応じて半導体基板表面の法線方向より傾いた方向に設定することは、当業者が必要に応じて適宜なし得る程度の技術的事項であるとともに、上記「４．対比」において記載したとおり、引用発明及び本願発明により最終的に形成される半導体装置は実質的に同一の構成を備えているので、半導体基板の比較的深い部分にｎ型不純物を導入してゲート電極端部より内側まで延びるように形成するために、半導体基板に比較的低い加速電圧でイオン注入するとともに、その後の熱処理により不純物を拡散する方法に代えて、ゲート電極をマスクとした、半導体基板表面の法線方向から所定の傾斜角をなす方向から不純物のイオン注入をするという、従来周知の技術を用いることにより、本願発明の如く、「前記第１導電型の拡散層が前記ゲート電極端部の下方まで伸長するように形成する」ことは、当業者が引用例１に記載される発明及び従来周知の技術的事項から何ら困難性なくなしえたものと認める。
　
  また、本願発明において、「前記半導体基板内部の前記半導体基板表面から所定の距離を隔てた位置に前記第１導電型の拡散層を形成」した点については、引用発明においても、熱処理後においては、「熱処理することにより、ｐ−型ソース層１８Ｓ、ｐ−型ドレイン層１８Ｄ、・・・を活性化し、ｎ＋型パンチスルーストップ層１６の深さを２５００Åとし、ｐ−型ソース層１８Ｓ、ｐ−型ドレイン層１８Ｄの深さを１５００Åと・・・とする工程」を備えているので、実質的に、パンチスルーストップ層はシリコン基板表面から一定の距離（１５００Å）を隔てた位置に形成されており、さらに、従来周知の、半導体基板表面の法線方向から所定の傾斜角をなす方向からの不純物のイオン注入を用いて、パンチスルーストップ層を形成した場合においても、パンチスルーストップ層は、シリコン基板表面から一定の距離隔てた位置に形成されるものと認められる。
　
　さらに、引用発明においては、「シリコン基板１１上にゲート絶縁膜１４とゲート電極１３を形成した後、前記ゲート電極をマスクとして素子領域に燐イオンを注入し、熱処理して拡散させて、深い部分にｎ＋型パンチスルーストップ層１６を形成する工程」により、シリコン基板の「深い部分にｎ＋型パンチスルーストップ層１６を形成」しているので、シリコン基板の表面層においても、ｎ型不純物が拡散しているかのようにも考えられるが、最終的に形成される半導体装置においては、「熱処理することにより、ｐ−型ソース層１８Ｓ、ｐ−型ドレイン層１８Ｄ、ｐ＋型ソース層１７Ｓ及び、ｐ＋ドレイン層１７Ｄを活性化し、ｎ＋型パンチスルーストップ層１６の深さを２５００Åとし、ｐ−型ソース層１８Ｓ、ｐ−型ドレイン層１８Ｄの深さを１５００Åとし、ｐ＋型ソース層１７Ｓ及びｐ＋ドレイン層１７Ｄの深さを３０００Å程度」に形成されていること、即ち、シリコン表面近傍に拡散されたｎ型不純物は、ｐ−型ソース層１８Ｓ、ｐ−型ドレイン層１８Ｄ、ｐ＋型ソース層１７Ｓ及び、ｐ＋ドレイン層１７Ｄに導入されたｐ型不純物によりうち消されており、実質的に、ｎ型不純物が有効に働くｎ型領域として残っている領域は、「ｎ+型パンチスルーストップ層１６は深さ１５００Åのｐ−型ソース層１８Ｓ，ｐ−型ドレイン層１８Ｄの下部にのみｎポケットとして形成されるが、このｎポケットがパンチスルーストップとしての役目を果たすものである。」（引用例１第４頁右上欄第２〜６行）との記載から、ｐ−型ソース層１８Ｓ，ｐ−型ドレイン層１８Ｄの下部にのみに形成された「ｎポケット」となる領域であり、この領域は、シリコン基板表面から１５００Å離れているので、パンチスルーストップ層を引用発明のように形成することにより、ｎ型不純物が、シリコン基板表面近傍領域において、実効的にｎ型の不純物としての機能を果たすものとは認められない。　
　　
　相違点２について
　引用発明において、
  「前記ゲート電極をマスクとしてｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄを形成するための、弗化硼素イオンをシリコン基板にイオン注入する工程」においては、ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄと、パンチスルーストップ層との半導体基板の深さ方向での位置関係は記載はされていないが、「熱処理することにより、ｐ−型ソース層１８Ｓ、ｐ−型ドレイン層１８Ｄ、ｐ＋型ソース層１７Ｓ及び、ｐ＋ドレイン層１７Ｄを活性化し、ｎ＋型パンチスルーストップ層１６の深さを２５００Åとし、ｐ−型ソース層１８Ｓ、ｐ−型ドレイン層１８Ｄの深さを１５００Åとし、ｐ＋型ソース層１７Ｓ及びｐ＋型ドレイン層１７Ｄの深さを３０００Å程度とする工程」を備えているので、最終的に、ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄは、半導体基板の深さ方向で、パンチスルーストップ層より浅く（または上方に）形成されており、
　相違点１において検討したとおり、パンチスルーストップ層を不純物のイオン注入により半導体基板のある深さに形成する場合においては、ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄを、半導体基板の深さ方向で、パンチスルーストップ層より浅く形成することとなり、
　さらに、半導体基板表面の法線方向から所定の傾斜角をなし、且つ、様々な方向、例えば、３６０度全ての方向または複数の方向からイオン注入することは、半導体分野において従来周知であるので（必要とあらば、引用例２（第１図及び、第３頁左上欄第５行−同頁右下欄第９行参照）、引用例３（第１図、第２図及び、第５頁右下欄第４行−第６頁右下欄第６行参照）、及び引用例４（第１図及び第２頁左上欄第１２行−同頁右下欄第１１行参照）を参照されたい）、ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄの形成のための不純物のイオン注入を半導体基板表面の法線方向から所定の傾斜角をなして行うことにより、ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄをゲート電極の端部より内側にまで渡って形成することも、当業者が必要に応じて適宜なし得たものと認める。
　結局、引用発明に、ゲート電極をマスクとした、半導体基板表面の法線方向から所定の傾斜角をなす方向からの不純物のイオン注入をするという、従来周知の技術を用いることにより、本願発明の如く、「前記第１導電型の拡散層の上方に前記低濃度の第２導電型の拡散層を、前記ゲート電極の端部の下方まで伸長するように形成する工程」とすることは、当業者が容易になしえたものである。
　
　したがって、本願発明は、引用例１に記載された発明及び引用例２乃至４に記載される如き従来周知の技術事項から当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　なお、念のために、引用発明に、引用例２乃至４に記載した技術的事項を適用するに際し、阻害要因がないことについて説明する。
　引用例１には、従来技術の説明として、比較的深い部分にパンチスルーストップ層を形成するために、燐イオンを２００Ｋｅｖ程度と高い加速電圧で注入することが必要であるために、ゲート電極を比較的厚く形成することが必要であるとの課題があったとの記載がある。
　しかしながら、（ａ）上記従来技術においては、パンチスルーストップ層は、半導体基板の深さ方向において、高不純物濃度のｐ＋型ソース／ドレイン領域より深く形成されているものと推測できるのに対して、引用発明においては、パンチスルーストップ層は、半導体基板の深さ方向において、高不純物濃度のｐ＋型ソース／ドレイン層より浅く形成されているので、仮に、引用発明のパンチスルーストップ層をイオン注入により、半導体基板の深い部分に直接形成したとしても、従来技術において必要とされる程高い加速電圧でイオンを注入することは必要でなく、
　（ｂ）半導体基板へのイオン注入において、注入されるイオンの質量により、半導体基板の同程度の深さへ注入するに必要な加速電圧は相違し、慣用的に不純物注入に利用される不純物の中からイオンの質量のより小さな不純物イオンを選択すれば、より低い加速電圧で、即ち、マスクとして必要なゲート電極の厚さは比較的薄く形成しても、比較的深くまで不純物イオンを注入することは可能であることは、当業者にとって従来から周知の技術的事項であり、さらに、
　（ｃ）半導体基板へのゲート電極をマスクとしたイオン注入において、半導体基板の法線方向からのイオン注入に比較して、法線方向から所定の傾斜角をなす方向からのイオン注入においては、ゲート電極のマスクとしての実効的な厚さは、法線方向からのイオン注入の場合のゲート電極のマスクとしての実効的な厚さよりも厚くなること、即ち、法線方向からのイオン注入の加速電圧と、法線方向から所定の傾斜角をなす方向からのイオン注入の加速電圧が同じであれば、必要とされる、マスクとしてのゲート電極の最小の厚さは、法線方向から所定の傾斜角をなす方向からイオン注入する場合の方が、法線方向からのイオン注入の場合より薄いことは、当業者に明らかであり、これらのことを参酌すると、
　引用発明における、ｐ−型ソース層１８Ｓ及びｐ−型ドレイン層１８Ｄの下で（半導体基板の深さ方向で深く）、ｐ＋型ソース層１７Ｓ及びｐ＋ドレイン層１７Ｄより浅い位置に、パンチスルーストップ層を直接形成するための不純物注入の手段として、法線方向から所定の傾斜角をなした方向からのイオン注入を用いることについて何ら阻害となる要因はない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２に係る発明についての検討をするまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。