【手続補正書】
【提出日】平成15年7月28日(2003.7.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１不純物濃度を有する第１導電型の半導体基板と、
第２不純物濃度を或る不純物濃度ピークを伴って有し、前記半導体基板の主表面に形成される第１導電型のレトログレードウェルと、
前記レトログレードウェルの下側に接し、濃度が前記第１不純物濃度の不純物濃度ピークおよび前記第２不純物濃度の濃度ピークよりも小さい第３の不純物濃度を有する第１の不純物層と、
前記レトログレードウェル上に形成される素子とを含み、
前記素子はＭＯＳ型トランジスタであり、さらに、
第４不純物濃度を有し、前記第１導電型の、第５不純物濃度を有する第３の不純物層に隣接する、第２導電型の第２の不純物層を含み、前記第２および第３の不純物層は前記半導体基板の別の主表面に形成され、さらに、
少なくとも前記第２および第３の不純物層上に形成され、前記ＭＯＳ型トランジスタを制御するためのＣＭＯＳトランジスタを含む、半導体装置。
【請求項２】
前記第１導電型の第４の不純物層は少なくとも前記第２および第３の不純物層下に形成される、請求項１に記載の半導体装置。
【請求項３】
前記第１の不純物層は前記第２導電型である、請求項１に記載の半導体装置。
【請求項４】
前記第２不純物濃度の前記不純物濃度ピークおよび前記第３不純物濃度の不純物濃度ピークは濃度が前記第１不純物濃度の前記不純物濃度ピークよりも小さい、請求項１に記載の半導体装置。
【請求項５】
第１導電型の第５の不純物層が少なくとも前記第２および第３の不純物層下に形成される、請求項４に記載の半導体装置。
【請求項６】
前記第１の不純物層は第２導電型である、請求項４に記載の半導体装置。
【請求項７】
前記ＭＯＳ型トランジスタはメモリセルを構成するトランジスタである、請求項４に記載の半導体装置。
【請求項８】
前記第１の不純物層は前記半導体基板の主表面に形成される分離絶縁膜よりも深く形成される、請求項４に記載の半導体装置。
【請求項９】
前記ＭＯＳ型トランジスタはメモリセルを構成するトランジスタである、請求項１に記載の半導体装置。
【請求項１０】
前記第１の不純物層は前記半導体基板の主表面に形成される分離絶縁膜よりも深く形成される、請求項１に記載の半導体装置。
【請求項１１】
前記第５不純物濃度は或る不純物濃度ピークを有し、前記第２不純物濃度の前記不純物濃度ピークおよび第５不純物濃度は前記半導体基板の表面から略同じ深さ位置に形成され略同じ濃度を有する、請求項１に記載の半導体装置。
【請求項１２】
前記第２不純物濃度の前記不純物濃度ピークおよび前記第３不純物濃度は濃度が前記第１不純物濃度の前記不純物濃度ピークよりも小さい、請求項１１に記載の半導体装置。
【請求項１３】
第１不純物濃度を有する第１導電型の半導体基板と、
前記第１不純物濃度よりも小さい不純物濃度ピークを伴う第２不純物濃度を有し、前記半導体基板の主表面に形成される、第１導電型の第１の不純物層と、
前記第１不純物濃度よりも小さい不純物濃度ピークを伴う第３不純物濃度を有し、前記第１の不純物層の下側に接する、第２導電型の第２の不純物層と、
前記第１の不純物層上に形成されるＭＯＳ型トランジスタとを含み、さらに、
第４不純物濃度を有し、第５不純物濃度を有する第１導電型の第４の不純物層に隣接する、第２導電型の第３の不純物層を含み、前記第３および第４の不純物層は前記半導体基板の別の主表面に形成され、さらに、
少なくとも前記第３および第４の不純物層上に形成され、前記ＭＯＳ型トランジスタを制御するためのＣＭＯＳトランジスタを含む、半導体装置。
【請求項１４】
前記第１導電型の第５の不純物層は少なくとも前記第３および第４の不純物層下に形成される、請求項１３に記載の半導体装置。
【請求項１５】
前記ＭＯＳ型トランジスタはメモリセルを構成するトランジスタである、請求項１３に記載の半導体装置。
【請求項１６】
前記第２の不純物層は前記半導体基板の主表面に形成される分離絶縁膜よりも深く形成される、請求項１３に記載の半導体装置。
【請求項１７】
前記第３不純物濃度は前記第２不純物濃度よりも低い、請求項１３に記載の半導体装置。
【請求項１８】
前記第５不純物濃度は或る不純物濃度ピークを有し、前記第２不純物濃度の前記不純物濃度ピークおよび第５不純物濃度は前記半導体基板の表面から大よそ同じ深さ位置に形成され殆ど同じ濃度を有する、請求項１３に記載の半導体装置。
【請求項１９】
第１不純物濃度を有する第１導電型の半導体基板と、
第２不純物濃度を或る不純物濃度ピークを伴って有し、前記半導体基板の主表面に形成される第１の不純物層と、
第３不純物濃度の不純物濃度ピークを有し、前記第１の不純物層の下側に接する第２の不純物層とを含み、前記第３不純物濃度の前記不純物濃度ピークは前記第１不純物濃度および前記第２不純物濃度の前記不純物濃度ピークよりも小さく、さらに、
前記第１の不純物層の主表面に形成されるメモリセルトランジスタと、
第２導電型の第４不純物濃度を有し、前記半導体基板の前記主表面の他の部分に相互に隣接する前記半導体基板の主表面に形成される第３の不純物層と、
前記第１導電型の第５不純物濃度を有する第４の不純物層と、
少なくとも前記第３および第４の不純物層に形成されるＣＭＯＳ型トランジスタとを含む半導体装置。
【請求項２０】
少なくとも前記第３および第４の不純物層下に形成される、第１導電型の第５の不純物層をさらに含む、請求項１９に記載の半導体装置。
【請求項２１】
前記第１の不純物層は第２導電型である、請求項１９に記載の半導体装置。
【請求項２２】
前記第２の不純物層は前記半導体基板の主表面に形成される分離絶縁膜よりも深く形成される、請求項１９に記載の半導体装置。
【請求項２３】
前記第２不純物濃度の前記不純物濃度ピークおよび前記第３不純物濃度は濃度が前記第１不純物濃度の不純物濃度ピークよりも小さい、請求項１９に記載の半導体装置。
【請求項２４】
少なくとも前記第３および第４の不純物層下に形成される、第１導電型の第５の不純物層をさらに含む、請求項２３に記載の半導体装置。
【請求項２５】
前記第１の不純物層は第２導電型である、請求項２３に記載の半導体装置。
【請求項２６】
前記第５不純物濃度は或る不純物濃度ピークを有し、前記第２不純物濃度の前記不純物濃度ピークおよび第５不純物濃度は前記半導体基板の表面か略同じ深さ位置に形成され略同じ濃度を有する、請求項１９に記載の半導体装置。
【請求項２７】
前記第２不純物濃度の前記不純物濃度ピークおよび第３不純物濃度は濃度が前記第１不純物濃度の前記不純物濃度ピークよりも小さい、請求項２６に記載の半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
【発明の属する従来技術】
この発明は、レトログレードウェル構造を有する半導体装置に関するものである。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
本発明は、上記した点に鑑みてなされたものであり、微細化されても、ソフトエラー耐性強化に有効なだけでなく、ソフトエラー耐性とラッチアップ耐性を合わせ持ち、回路の誤動作を防止する基板不純物構造を有する半導体装置を得ることを目的とするものである。