(57)【要約】【課題】　不揮発性半導体メモリ装置のメモリブロックの書き込み防止領域を設定する装置およびシステムを提供する。【解決手段】　本発明による不揮発性半導体メモリ装置は、複数個のメモリブロックを有する不揮発性メモリアレイを含む。書き込み制御回路は、書き込みイネーブル信号に応答して、不揮発性メモリアレイの書き込み動作を制御する。書き込み防止制御回路は、不揮発性メモリアレイの書き込み領域の始まりブロックアドレスと終了ブロックアドレスを貯蔵し、外部アドレスが始まりブロックアドレスと終了ブロックアドレスとの間の書き込みアドレス領域を脱したか否かに従って、書き込みイネーブル信号を選択的に活性化させる。【選択図】　　　図４
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【特許請求の範囲】
【請求項１】
　複数個のメモリブロックで構成される不揮発性メモリアレイと、
　前記不揮発性メモリアレイの書き込み領域の始まりブロックアドレスと終了ブロックアドレスとを貯蔵し、外部から印加されるブロックアドレスが前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱したか否かに従って前記不揮発性メモリアレイの書き込み動作を制御する書き込み防止制御回路とを含む、ことを特徴とする装置。
【請求項２】
　前記ブロックアドレスが前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域に属する時に、前記不揮発性メモリアレイの書き込み動作が実行される、ことを特徴とする請求項１に記載の装置。
【請求項３】
　前記ブロックアドレスが前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱する時に、前記不揮発性メモリアレイの書き込み動作が防止される、ことを特徴とする請求項１に記載の装置。
【請求項４】
　前記書き込み防止制御回路に貯蔵された始まりおよび終了ブロックアドレスは、前記書き込み領域が変更するようにアップデート可能である、ことを特徴とする請求項１に記載の装置。
【請求項５】
　前記始まりおよび終了ブロックアドレスは、前記書き込み防止制御回路に貯蔵された後に、アップデートされない、ことを特徴とする請求項１に記載の装置。
【請求項６】
　前記始まりおよび終了ブロックアドレスのアップデート防止状態は、システムリセットが実行される時に解約される、ことを特徴とする請求項５に記載の装置。
【請求項７】
　前記書込み防止制御回路は、前記始まりブロックアドレスの印加を知らせる第１命令に応答して前記始まりブロックアドレスをラッチし、前記終了ブロックアドレスの印加を知らせる第２命令に応答して前記終了ブロックアドレスをラッチする、ことを特徴とする請求項１に記載の装置。
【請求項８】
　前記書き込み防止制御回路は、パワーアップ時、前記不揮発性メモリアレイのすべてのメモリブロックに対する書き込み動作を防止する、ことを特徴とする請求項１に記載の装置。
【請求項９】
　複数個のメモリブロックを有する不揮発性メモリアレイと、
　書き込みイネーブル信号に応答して前記不揮発性メモリアレイの書き込み動作を制御する書き込み制御回路と、
　前記不揮発性メモリアレイの書き込み領域の始まりブロックアドレスと終了ブロックアドレスとを貯蔵し、外部アドレスが前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱したか否かに従って前記書き込みイネーブル信号を選択的に活性化させる書き込み防止制御回路と、を含む、ことを特徴とする不揮発性半導体メモリ装置。
【請求項１０】
　前記書き込み防止制御回路は、
　前記始まりブロックアドレスの印加を知らせる第１命令に応答して第1アドレスラッチ信号を発生し、前記終了ブロックアドレスの印加を知らせる第２命令に応答して第２アドレスラッチ信号を発生する命令デコーダ回路と、
　前記第１アドレスラッチ信号ＬＡＴ＿ＡＤＤ１に応答して前記始まりブロックアドレスをラッチし、前記第２アドレスラッチ信号ＬＡＴ＿ＡＤＤ２に応答して前記終了ブロックアドレスをラッチするアドレスレジスタと、
　前記外部アドレスが前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱したか否かを示すロックフラッグ信号ＦＬＯＣＫを発生する検出回路と、を含み、
　前記命令デコーダ回路は書き込み命令が印加される時、前記ロックフラッグ信号に応答して前記書き込みイネーブル信号を活性化させる、ことを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】
　前記検出回路は、前記第１または第２命令が印加された後に活性化される、ことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
　パワーアップの後、前記検出回路の非活性化区間の間、前記不揮発性メモリアレイに対する書き込み動作は防止される、ことを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
【請求項１３】
　前記始まりおよび終了ブロックアドレスは、前記第１および第２命令の再印加に従ってアップデートされる、ことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１４】
　前記始まりおよび終了ブロックアドレスの変更を防止するための第３命令が印加される時、前記始まりおよび終了ブロックアドレスは、前記第１および第２命令の再印加に従ってアップデートされない、ことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１５】
　前記アドレスレジスタのアップデート防止状態は、システムリセットが実行される時に解約される、ことを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
【請求項１６】
　前記外部アドレスが、前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱する時に、前記命令デコーダ回路は、前記不揮発性メモリアレイに対する書き込み動作が実行されないように、前記書き込みイネーブル信号を非活性化させる、ことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１７】
　前記外部アドレスが、前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域に属する時に、前記命令デコーダ回路は、前記不揮発性メモリアレイに対する書き込み動作が実行されるように、前記書き込みイネーブル信号を活性化させる、ことを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１８】
　複数個のメモリブロックを有する不揮発性メモリアレイと、
　書き込みイネーブル信号に応答して前記不揮発性メモリアレイの書き込み動作を制御する書き込み制御回路と、
　第１および第２アドレスラッチ信号に応答して前記不揮発性メモリアレイの書き込み領域を定義するための始まりおよび終了ブロックアドレスを貯蔵するアドレスレジスタと、
　外部アドレスが前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱したか否かを知らせるロックフラッグ信号を発生するアドレス比較回路と、
　前記始まりおよび終了ブロックアドレスの印加を知らせる第１および第２命令に応答して前記第１および第２アドレスラッチ信号を発生し、前記ロックフラッグ信号に従って書き込み命令をデコーディングして、前記書き込みイネーブル信号を発生する命令デコーダ回路と、
　電源電圧の印加に応答して前記アドレスレジスタ、前記アドレス比較回路、および前記命令デコーダ回路を初期化させるためのリセット信号を発生するパワーオンリセット回路と、を含む、ことを特徴とする不揮発性半導体メモリ装置。
【請求項１９】
　外部装置とインターフェースするインターフェース回路をさらに含み、
　前記インターフェース回路は、前記パワーアップの後、前記不揮発性メモリアレイに対する書き込み動作が防止されるように、前記リセット信号の活性化に応答してアンロックフラッグ信号を非活性化させ、前記アドレス比較回路は前記アンロックフラッグ信号に応答して動作する、ことを特徴とする請求項１８に記載の不揮発性半導体メモリ装置。
【請求項２０】
　前記始まりおよび終了ブロックアドレスは、前記第１および第２命令の再印加に従ってアップデートされる、ことを特徴とする請求項１８に記載の不揮発性半導体メモリ装置。
【請求項２１】
　前記インターフェース回路は、前記始まりおよび終了ブロックアドレスの変更を防止するための第３命令に応答してロックタイトフラッグ信号を発生し、前記アドレスレジスタのアップデートは、前記ロックタイトフラッグ信号によって防止される、ことを特徴とする請求項１９に記載の不揮発性半導体メモリ装置。
【請求項２２】
　前記インターフェース回路は、システムリセットが実行されることによって、前記ロックタイトフラッグ信号を非活性化させ、その結果、前記アドレスレジスタのアップデート防止状態が解約される、ことを特徴とする請求項２１に記載の不揮発性半導体メモリ装置。
【請求項２３】
　前記インターフェース回路は、書き込み状態、書き込み防止状態およびアップデート防止状態を知らせる状態コードを貯蔵する状態レジスタを含み、前記状態レジスタは外部でアクセスされる、ことを特徴とする請求項１９に記載の不揮発性半導体メモリ装置。
【請求項２４】
　ホストと、
　不揮発性メモリと、
　前記ホストと前記不揮発性メモリとの間に連結され、前記不揮発性メモリを制御するメモリコントローラと、を含み、
　前記メモリコントローラは、イネーブル信号に応答して前記不揮発性メモリの書き込み動作を制御する制御回路と、前記不揮発性メモリの書き込み領域の始まりブロックアドレスと終了ブロックアドレスとを貯蔵し、外部アドレスが前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱したか否かに従って、前記イネーブル信号を選択的に活性化させる書き込み防止制御回路を含む、ことを特徴とするシステム。
【請求項２５】
　前記書き込み防止制御回路は
　前記始まりブロックアドレスの印加を知らせる第１命令に応答して第１アドレスラッチ信号を発生し、前記終了ブロックアドレスの印加を知らせる第２命令に応答して第２アドレスラッチ信号を発生する命令デコーダ回路と、
　前記第１アドレスラッチ信号ＬＡＴ＿ＡＤＤ１に応答して前記始まりブロックアドレスをラッチし、前記第２アドレスラッチ信号ＬＡＴ＿ＡＤＤ２に応答して前記終了ブロックアドレスをラッチするアドレスレジスタと、
　前記外部アドレスが前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱したか否かを示すロックフラッグ信号ＦＬＯＣＫを発生する検出回路と、を含み、前記命令デコーダ回路は、書き込み命令が印加される時、前記ロックフラッグ信号に応答して前記イネーブル信号を活性化させる、ことを特徴とする請求項２４に記載のシステム。
【請求項２６】
　前記検出回路は、前記第１または第２命令が印加された後に活性化される、ことを特徴とする請求項２５に記載のシステム。
【請求項２７】
　パワーアップの後、前記検出回路の非活性化区間の間、前記不揮発性メモリに対する書き込み動作は防止される、ことを特徴とする請求項２６に記載のシステム。
【請求項２８】
　前記始まりおよび終了ブロックアドレスは、前記第１および第２命令の再印加に従ってアップデートされる、ことを特徴とする請求項２５に記載のシステム。
【請求項２９】
　前記始まりおよび終了ブロックアドレスの変更を防止するための第３命令が印加される時、前記始まりおよび終了ブロックアドレスは、前記第１および第２命令の再印加に従ってアップデートされない、ことを特徴とする請求項２５に記載のシステム。
【請求項３０】
　前記アドレスレジスタのアップデート防止状態は、システムリセットが実行される時に解約される、ことを特徴とする請求項２９に記載のシステム。
【請求項３１】
　前記外部アドレスが、前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱する時、前記命令デコーダ回路は、前記不揮発性メモリに対する書き込み動作が実行されないように、前記イネーブル信号を非活性化させる、ことを特徴とする請求項２４に記載のシステム。
【請求項３２】
　前記外部アドレスが、前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域に属する時、前記命令デコーダ回路は、前記不揮発性メモリに対する書き込み動作が実行されるように、前記書き込みイネーブル信号を活性化させる、ことを特徴とする請求項２４に記載のシステム。
【請求項３３】
　ホストと、
　不揮発性メモリと、
　前記ホストと前記不揮発性メモリとの間に連結され、前記不揮発性メモリを制御するメモリコントローラと、を含み、
　前記メモリコントローラは、
　イネーブル信号に応答して前記不揮発性メモリの書き込み動作を制御する制御回路と、
　第１および第２アドレスラッチ信号に応答して前記不揮発性メモリの書き込み領域を定義するための始まりおよび終了ブロックアドレスを貯蔵するアドレスレジスタと、
　アンロックフラッグ信号に応答して動作し、外部アドレスが前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱したか否かを知らせるロックフラッグ信号を発生するアドレス比較回路と、
　前記ロックフラッグ信号に応答して書き込み命令をデコーディングし、デコーディング結果によって、前記イネーブル信号を活性化させ、前記始まりおよび終了ブロックアドレスの印加を知らせる第１および第２命令に応答して前記第１および第２アドレスラッチ信号を発生する命令デコーダ回路と、
　前記外部アドレス、前記始まりおよび終了ブロックアドレス、前記第１および第２命令、そして前記書き込み命令をインターフェースし、前記第１または第２命令に応答して前記アンロックフラッグ信号を発生するインターフェース回路と、
　電源電圧の印加に応答して、前記アドレスレジスタ、前記アドレス比較回路、前記命令デコーダ回路、前記インターフェース回路を初期化させるためのリセット信号を発生するパワーオンリセット回路、とを含む、ことを特徴とするシステム。
【請求項３４】
　前記インターフェース回路は、前記パワーアップの後、前記不揮発性メモリに対する書き込み動作が防止されるように、前記リセット信号の活性化に応答して前記アンロックフラッグ信号を非活性化させる、ことを特徴とする請求項３３に記載のシステム。
【請求項３５】
　前記始まりおよび終了ブロックアドレスは、前記第１および第２命令の再印加に従ってアップデートされる、ことを特徴とする請求項３３に記載のシステム。
【請求項３６】
　前記インターフェース回路は、前記始まりおよび終了ブロックアドレスの変更を防止するための第３命令に応答してロックタイトフラッグ信号を発生し、前記アドレスレジスタのアップデートは、前記ロックタイトフラッグ信号によって防止される、ことを特徴とする請求項３３に記載のシステム。
【請求項３７】
　前記インターフェース回路は、システムリセットが実行されることによって、ロックタイトフラッグ信号を非活性化させ、その結果、前記アドレスレジスタのアップデート防止状態が解約される、ことを特徴とする請求項３６に記載のシステム。
【請求項３８】
　前記インターフェース回路は、書き込み状態、書き込み防止状態、およびアップデート防止状態を知らせる状態コードを貯蔵する状態レジスタを含み、前記状態レジスタは外部でアクセスされる、ことを特徴とする請求項３３に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は不揮発性半導体メモリ装置に関するものであり、さらに具体的には、メモリブロックを書き込み防止状態(ｌｏｃｋ　ｓｔａｔｅ　ｏｒ　ｗｒｉｔｅ−ｐｒｏｔｅｃｔｉｏｎ　ｓｔａｔｅ)に容易に設定することができる装置およびシステムに関するものである。
【背景技術】
【０００２】
　フラッシュＥＥＰＲＯＭ装置は、広いデジタル応用分野で不揮発性、電気的に消去およびプログラム可能なメモリに発展して来ている。フラッシュメモリ装置は、一般的に、１−トランジスタメモリセル(ｏｎｅ−ｔｒａｎｓｉｓｔｏｒ　ｍｅｍｏｒｙ　ｃｅｌｌ)を使用し、これは高いメモリ密度（ｈｉｇｈ　ｍｅｍｏｒｙ　ｄｅｎｓｉｔｉｅｓ）、高い信頼性（ｈｉｇｈ　ｒｅｌｉａｂｉｌｉｔｉｅｓ）、および少電力消耗(ｌｏｗ　ｐｏｗｅｒ　ｃｏｎｓｕｍｐｔｉｏｎ)を可能にする。このような特徴は、フラッシュメモリ装置が、低電力応用分野(例えば、バッテリで動作するまたは内臓型メモリ回路)に使用されるようにする。
【０００３】
　不揮発性半導体メモリ装置は、一般的に、携帯用コンピュータ、個人携帯情報端末機、デジタルカメラ、および移動電話機に使用される。このような装置において、比較的容易なソフトウェアアップグレード特性と小型貯蔵装置という理由のため、プログラムコードとシステムデータ全部がフラッシュメモリ装置に貯蔵されることがある。アップグレード可能なデータを貯蔵するためにフラッシュメモリを使用する場合に、意図されない消去または再プログラムからアップグレード可能なデータを保護するための装置が開発されて来ている。
【０００４】
　一般的なフラッシュメモリ装置によると、貯蔵されたコードまたはデータの消去は、装置全体の消去を求める。しかし、より新しい装置は、フラッシュメモリ装置がディスク運営体系(ｄｉｓｋ　ｏｐｅｒａｔｉｎｇ　ｓｙｓｔｅｍ)のディスクセクタと類似のブロックに分けられたブロック−消去構造(ｂｌｏｃｋ−ｅｒａｓｅ　ａｒｃｈｉｔｅｃｔｕｒｅ)に基づく。ブロックを基づいた構造によると、装置全体に代えて、フラッシュメモリ装置のブロックが、ファイルシステムによって消去される。また、そのようなブロック−基礎構造は、使用者がフラッシュメモリ装置内に貯蔵されたコードまたはデータの他の部分を自由に消去することができるようにする。例えば、ブートコードのような重要なシステムコードは、フラッシュメモリ装置の書き込み防止可能なブートブロック(ｌｏｃｋａｂｌｅ　ｂｏｏｔ　ｂｌｏｃｋ)に貯蔵される一方に、他のブロックはコードまたはデータの他の部分に割り当てられる。
【０００５】
　ブロックに基づいたフラッシュメモリ装置の無欠性(ｉｎｔｅｇｒｉｔｙ)を保障するためには、メモリがプログラムまたは消去動作を通じて修正される時に貯蔵されたデータを保護するためのブロック保護スキームが必要である。メモリブロックは、データがフラッシュメモリ装置に使用される時または新しいコードセグメントがアップデートされる時に、意図されない書き込みに対して保護されなければならない。同様に、データブロックは、他のデータブロックが修正される時に、またはコードアップデートが生ずる時に、保護されなければならない。または、プログラムバイアスまたはソフトウェア異状によるコードブロックが保護されなければならない。
【０００６】
　意図されない書き込みを防止する一例が、米国特許６，２０９，０６９号(ｉｓｕｅｄｔｏ　Ｂａｌｔａｒ、２００１．０３．２７)に“ＭＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＵＳＩＮＧ　ＶＯＬＡＴＩＬＥ　ＬＯＣＫ　ＡＲＣＨＩＴＥＣＴＵＲＥ　ＦＯＲ　ＩＮＤＩＶＩＤＵＡＬ　ＢＬＯＣＫ　ＬＯＣＫＩＮＧ　ＯＮ　ＦＬＡＳＨ　ＭＥＭＯＲＹ”というタイトルで開示されている。上記した特許に記載されたブロック制御回路を示す回路図が図１に示されている。図１を参照すると、ブロック制御回路２０６はメモリブロックに各々複数個のデジタルレジスタ３０２〜３０６を含み、各レジスタまたはラッチは対応する書き込み防止可能なブロックの書き込み防止状態（ｌｏｃｋ　ｓｔａｔｅ）を制御する。ブロック制御回路２０６は、ブロックを構成するフラッシュメモリアレイに適切な制御信号を発生する。
【０００７】
　しかし、上記した特許のブロック制御回路２０６は、高密度フラッシュメモリ装置を実現するのに回路的に大きい負担になる。なぜなら、ＮＡＮＤ型フラッシュメモリ装置を構成するメモリブロックが数千個に達するためである。例えば、１２８Ｍ　ＮＡＮＤフラッシュメモリ装置は、１０２４個のメモリブロックを含む。１０２４個のメモリブロックの書き込み防止情報を貯蔵するために、メモリブロックと同一の数のレジスタが必要である。メモリ容量が増加することによって、メモリブロック数も増加する。したがって、レジスタを利用したブロック制御回路を、高密度フラッシュメモリ装置に実現することは、かなり難しい。
【０００８】
【特許文献１】米国特許６,２０９,０６９号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
　本発明の目的は、メモリブロックの書き込み防止状態を容易に設定することができる装置およびシステムを提供することである。
【００１０】
　本発明の他の目的は、メモリブロックの書き込み防止状態を容易に設定すること装置を含む不揮発性半導体メモリ装置およびシステムを提供することである。
【００１１】
　本発明の他の目的は、不揮発性半導体メモリ装置のメモリブロックの書き込み防止状態を容易に設定することができる装置を含むメモリコントローラおよびシステムを提供することである。
【課題を解決するための手段】
【００１２】
　上述の諸般の目的を達成するための本発明の特徴によると、複数個のメモリブロックで構成される不揮発性メモリアレイが提供される。書き込み防止制御回路は、前記不揮発性メモリアレイの書き込み領域の始まりブロックアドレスと終了ブロックアドレスとを貯蔵する。前記書き込み防止制御回路は、外部から印加されるブロックアドレスが前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱したか否かに従って、前記不揮発性メモリアレイの書き込み動作を制御する。
【００１３】
　この実施の形態において、前記ブロックアドレスが、前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域に属する時に、前記不揮発性メモリアレイの書き込み動作が実行される。
【００１４】
　この実施の形態において、前記ブロックアドレスが、前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱する時に、前記不揮発性メモリアレイの書き込み動作が防止される。
【００１５】
　この実施の形態において、前記書き込み防止制御回路に貯蔵された始まりおよび終了ブロックアドレスは、前記書き込み領域が変更するようにアップデート可能である。
【００１６】
　この実施の形態において、前記始まりおよび終了ブロックアドレスは、前記書き込み防止制御回路に貯蔵された後にアップデートされない。
【００１７】
　この実施の形態において、前記始まりおよび終了ブロックアドレスのアップデート防止状態は、システムリセットが実行される時に解約される。
【００１８】
　この実施の形態において、前記書き込み防止制御回路は、前記始まりブロックアドレスの印加を知らせる第１命令に応答して前記始まりブロックアドレスをラッチし、前記終了ブロックアドレスの印加を知らせる第２命令に応答して前記終了ブロックアドレスをラッチする。
【００１９】
　この実施の形態において、前記書き込み防止制御回路は、パワーアップ時、前記不揮発性メモリアレイのすべてのメモリブロックに対する書き込み動作を防止する。
【００２０】
　本発明の他の特徴によると、不揮発性半導体メモリ装置は、複数個のメモリブロックを有する不揮発性メモリアレイと、書き込みイネーブル信号に応答して前記不揮発性メモリアレイの書き込み動作を制御する書き込み制御回路と、前記不揮発性メモリアレイの書き込み領域の始まりブロックアドレスと終了ブロックアドレスとを貯蔵し、外部アドレスが前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱したか否かに従って前記書き込みイネーブル信号を選択的に活性化させる書き込み防止制御回路と、を含む。
【００２１】
　この実施の形態において、前記書き込み防止制御回路は、前記始まりブロックアドレスの印加を知らせる第１命令に応答して第１アドレスラッチ信号を発生し、前記終了ブロックアドレスの印加を知らせる第２命令に応答して第２アドレスラッチ信号を発生する命令デコーダ回路と、前記第１アドレスラッチ信号に応答して前記始まりブロックアドレスをラッチし、前記第２アドレスラッチ信号に応答して前記終了ブロックアドレスをラッチするアドレスレジスタと、前記外部アドレスが前記始まりブロックアドレスと前記終了ブロックアドレスとの間のアドレス領域を脱したか否かを示すロックフラッグ信号を発生する検出回路と、を含む。前記命令デコーダ回路は、書き込み命令が印加される時、前記ロックフラッグ信号に応答して前記書き込みイネーブル信号を活性化させる。
【発明の効果】
【００２２】
　ブロック単位で書き込み防止状態を設定する方式に代えて、予め指定された書き込み領域の始まりおよび終了ブロックアドレスを、レジスタに貯蔵する方式を使用することによって、回路負担なしに、不揮発性メモリアレイの書き込み防止領域を容易に設定することができる。
【発明を実施するための最良の形態】
【００２３】
　本発明の望ましい実施の形態が、参照図面に基づいて以下詳細に説明される。
【００２４】
　図２は、本発明による書き込み防止制御回路を示すブロック図である。図２を参照すると、本発明の書き込み防止制御回路１０００は、不揮発性メモリアレイ１４００の予め設定された書き込み防止領域に対する書き込み動作を防止し、レジスタ１１００、制御回路１２００、およびパワーオンリセット回路１３００を含む。不揮発性メモリアレイ(例えば、ＮＡＮＤフラッシュメモリアレイ)１４００は、図３に示したように、複数個のメモリブロックＢＬＫ０〜ＢＬＫｎを含む。
【００２５】
　レジスタ１１００は、不揮発性メモリアレイ１４００の書き込み領域を定義するための始まりブロックアドレスと終了ブロックアドレスとを貯蔵する。すなわち、書き込み領域において、書き込み領域の一番目のメモリブロックを指定するためのアドレスが始まりブロックアドレスになり、書き込み領域の最後のメモリブロックを指定するためのアドレスが終了ブロックアドレスになる。書き込み領域(ｕｎｌｏｃｋｅｄ　ｒｅｇｉｏｎ)に属するメモリブロックを除いた残りのメモリブロックは、書き込み防止領域(ｌｏｃｋｅｄ　ｒｅｇｉｏｎ)に指定される。すなわち、本発明の場合に、ただ始まりおよび終了ブロックアドレスのローディングによって、不揮発性メモリアレイの書き込みおよび書き込み防止領域が容易に定義することができる。制御回路１２００は、書き込み動作のために入力されたアドレスがレジスタ１１００に貯蔵された始まりブロックアドレスと終了ブロックアドレスとの間のアドレス領域を脱したか否かを判別する。もし入力されたアドレスがレジスタ１１００に貯蔵された始まりブロックアドレスと終了ブロックアドレスとの間のアドレス領域を脱すると、制御回路１２００は、不揮発性メモリアレイ１４００の書き込み動作が実行されないようにする。パワーオンリセット回路１３００は、電源の印加に応答してレジスタ１１００と制御回路１２００とを初期化する。初期化した後に、そして始まりおよび終了ブロックアドレスのローディング以前に、不揮発性メモリアレイ１４００のすべてのメモリブロックは、書き込み防止領域に設定される。これについては、以後詳細に説明する。
【００２６】
　この実施の形態において、レジスタ１１００に貯蔵された始まりおよび終了ブロックアドレスは、制御回路１２００の制御によってアップデート可能である。一方に、始まりおよび終了ブロックアドレスの変更を禁止するための命令(以後、“ロックタイト命令(ｌｏｃｋ−ｔｉｇｈｔ　ｃｏｍｍａｎｄと称する)が印加されると、レジスタ１１００に貯蔵された始まりおよび終了ブロックアドレスを、アップデートすることが不可能である。レジスタ１１００のアップデート防止状態は、システムリセットによってだけ解約される。このような機能は以後詳細に説明される。
【００２７】
　不揮発性メモリアレイ１４００のメモリブロックＢＬＫ０〜ＢＬＫｎ各々の書き込み防止状態を設定する従来技術に代えて、本発明は、書き込み領域に予め定義したメモリブロックの始まりおよび終了ブロックアドレスのみを貯蔵する方式を使用する。例えば、図３を参照すると、始まりブロックアドレスに対応するメモリブロックＢＬＫ５から終了ブロックアドレスに対応するメモリブロックＢＬＫ１０まで書き込み領域(ｕｎｌｏｃｋｅｄ　ｒｅｇｉｏｎ)に定義する。残りのメモリブロックＢＬＫ０〜ＢＬＫ４、ＢＬＫ１１〜ＢＬＫｎは、自動に書き込み防止領域(ｌｏｃｋｅｄ　ｒｅｇｉｏｎ)に定義される。従来の技術の場合に、メモリブロックの書き込み防止状態を設定するために、メモリブロックに各々対応するレジスタ(またはラッチ)が求められた。しかし、本発明の場合に、始まりおよび終了ブロックアドレスを貯蔵するためのレジスタのみを利用して、メモリブロックの書き込み防止状態を設定することができる。
【００２８】
　図４は、本発明による不揮発性半導体メモリ装置を示すブロック図である。図４を参照すると、本発明の不揮発性半導体メモリ装置２０００はＮＡＮＤ型フラッシュメモリ装置として、複数個のメモリブロックで構成された不揮発性メモリアレイ２１００を含む。不揮発性メモリアレイ２１００の書き込みまたは読み出し動作は、行選択器２２００とページバッファおよび列選択器２３００を通じて実行され、行選択器２２００とページバッファおよび列選択器２３００は、この分野の通常の知識を持つ者などによく知られている。したがって、行選択器とページバッファおよび列選択器に対する説明はここで省略する。
【００２９】
　続けて、図４を参照すると、インターフェースブロック２４００は、外部装置(例えば、ホストまたはメモリコントローラ)とインターフェースをする。インターフェースブロック２４００には、制御信号ピンｎＣＥ、ｎＷＰ、ＡＬＥ、ＣＬＥ、Ｒ／Ｂバーとデータ入出力ピンＩＯ［ｘ：ｉ］が連結されている。よく知られたように、ＮＡＮＤフラッシュメモリ装置は、命令/アドレス/データマルチプレクシング入出力構造を有する。すなわち、データ入出力ピンを通じて命令およびアドレスが入力され、データ入出力ピンを通じてデータが口/出力される。ｎＣＥピンにはチップイネーブル信号が印加され、ｎＷＥピンには書き込みイネーブル信号が印加され、ｎＷＰピンには書き込み防止信号(ｗｒｉｔｅ　ｐｒｏｔｅｃｔｉｏｎ　ｓｉｇｎａｌ)が印加される。ＡＬＥピンにはアドレスラッチイネーブル信号が印加され、ＣＬＥピンには命令ラッチイネーブル信号が印加される。Ｒ／Ｂバーピンはメモリ装置の動作状態を示すのに使用される。インターフェースブロック２４００には状態レジスタ２４００Ａが提供され、状態レジスタ２４００Ａには不揮発性メモリアレイ２１００の書き込み防止状態情報が貯蔵される。
【００３０】
　例えば、状態レジスタ２４００Ａに貯蔵されたデータは外部で参照され、データ値による不揮発性メモリアレイ２１００の状態は次の通りである。
【００３１】
【表１】
2004103219.tif 000003
【００３２】
　書き込み状態(ｕｎｌｏｃｋ　ｓｔａｔｅ)は、始まりブロックアドレスと終了ブロックアドレスによって、不揮発性メモリアレイの書き込み領域が定義されたことを示す。書き込み防止状態(ｌｏｃｋ　ｓｔａｔｅ)は、不揮発性メモリアレイのすべてのメモリブロックが書き込み防止領域として定義されたことを示す。アップデート防止状態(ｌｏｃｋ−ｔｉｇｈｔ　ｓｔａｔｅ)は、現在設定されたメモリの書き込みおよび書き込み防止領域を変更することができないことを示す。
【００３３】
　続けて、図４を参照すると、インターフェースブロック２４００から出力されるアドレスＡＤＤ［ｘ：ｍ］は、アドレスラッチブロック２５００にラッチされる。これと同時に、アドレスＡＤＤ［ｘ：ｍ］のうちメモリブロックを指定するためのブロックアドレスＡＤＤ［ｘ：ｎ］は、アドレスレジスタ２６００とアドレス検出ブロック２７００に伝達する。アドレスレジスタ２６００は、アドレスラッチ信号ＬＡＴ＿ＡＤＤ［２ｉ：１ｉ］（この実施例において、ｉ＝１、２、３）に応答して、インターフェースブロック２４００から出力されるブロックアドレスＡＤＤ［ｘ：ｍ］をラッチする。例えば、書き込み領域の一番目のメモリブロックを指定するための始まりブロックアドレスは、アドレスラッチ信号ＬＡＴ＿ＡＤＤ１ｉのトグルに従ってアドレスレジスタ２６００にラッチされ、書き込み領域の最後のメモリブロックを指定するための終了ブロックアドレスは、アドレスラッチ信号ＬＡＴ＿ＡＤＤ２ｉのトグルに従ってアドレスレジスタ２６００にラッチされる。
【００３４】
　アドレス検出ブロック２７００は、インターフェースブロック２４００からのアンロックフラッグ信号(ｕｎｌｏｃｋ　ｆｌａｇ　ｓｉｇｎａｌ)ＦＵＮＬＯＣＫに応答して動作し、入力アドレスＡＤＤ［ｘ：ｎ］がアドレスレジスタ２６００からの始まりおよび終了ブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｎ］、ＡＤＤ＿ＥＤ［ｘ：ｎ］との間のアドレス領域を脱したか否かを検出する。アドレス検出ブロック２７００は、検出結果として、入力アドレスＡＤＤ[ｘ：ｎ]がアドレスレジスタ２６００からの始まりおよび終了ブロックアドレスＡＤＤ＿ＳＴ[ｘ：ｎ]、ＡＤＤ＿ＥＤ［ｘ：ｎ］の間のアドレス領域を脱したか否かを示すロックフラッグ信号(ｌｏｃｋ　ｆｌａｇ　ｓｉｇｎａｌ)ＦＬＯＣＫを、出力する。命令デコーダブロック２８００は、インターフェースブロック２４００からの命令データＣＭＤ［ｘ：ｍ］をデコーディングし、デコーディング結果およびロックフラッグ信号ＦＬＯＣＫのロジッグ状態に従って、アドレスラッチ信号ＬＡＴ＿ＡＤＤ［２：１］または命令フラッグ信号ＦＣＭＤを発生する。コア制御ブロック２９００は、命令フラッグ信号ＦＣＭＤに応答してメモリコアを制御する。パワーオンリセットブロック３０００は電源電圧の印加に応答してリセット信号ＲＳＴを発生し、インターフェースブロック２４００、アドレスレジスタ２６００、アドレス検出ブロック２７００、および命令デコーダブロック２８００は、リセット信号ＲＳＴによって初期化する。
【００３５】
　図５は本発明による不揮発性半導体メモリ装置の書き込み防止動作を説明するための動作タイミング図である。以下、本発明による不揮発性半導体メモリ装置の書き込み防止動作が、図４および図５を参照して詳細に説明される。パワーアップシインターフェースブロックが初期化することによって、制御信号ＦＬＯＣＫＴ、ＦＵＮＬＯＣＫは、非活性化される。制御信号ＦＵＮＬＯＣＫが非活性化することによって、アドレス検出回路２７００も検出動作を実行しない。この場合に、命令デコーダブロック２８００からの命令フラッグ信号 ＦＣＭＤは非活性化され、その結果、不揮発性メモリアレイの書き込み動作が防止される。すなわち、不揮発性メモリアレイ２１００のすべてのメモリブロックが書込み防止領域に指定される。このような条件の下で、不揮発性半導体メモリ装置の書き込み防止動作が説明される。
【００３６】
　先に、制御信号ＣＬＥ、ＡＬＥ、ｎＷＥが各々ハイレベル、ローレベル、およびローレベルを有する時に、データ入出力ピンＩＯ［ｘ：ｉ］を通じて受け取られた第１アンロック命令データ ＵＮＬＯＣＫ＿ＣＭＤ１が、インターフェースブロック２４００を通じて命令デコーダブロック２８００に伝達する。命令デコーダブロック２８００は、入力されたアンロック命令データＵＮＬＯＣＫ＿ＣＭＤ１をデコーディングして、アドレスラッチ信号ＬＡＴ＿ＡＤＤ１ｉを発生する。第１アンロック命令データＵＮＬＯＣＫ＿ＣＭＤ１の入力の後に、制御信号ｎＷＥのトグルに従って、始まりブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｎ］が、データ入出力ピンＩＯ［ｘ：ｉ］を通じてインターフェースブロック２４００に印加される。インターフェースブロック２４００からの始まりブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｎ］は、アドレスラッチ信号ＬＡＴ＿ＡＤＤ１ｉの活性化に従って、アドレスレジスタ２６００によってラッチされる。
【００３７】
　続けて、制御信号ＣＬＥ、ＡＬＥ、ｎＷＥが、各々ハイレベル、ローレベル、およびローレベルを有する時に、データ入出力ピンＩＯ［ｘ：ｉ］を通じて受け取られた第２アンロック命令データＵＮＬＯＣＫ＿ＣＭＤ２が、インターフェースブロック２４００を通じて命令デコーダブロック２８００に伝達する。命令デコーダブロック２８００は入力されたアンロック命令データＵＮＬＯＣＫ＿ＣＭＤ２をデコーディングして、アドレスラッチ信号ＬＡＴ＿ＡＤＤ２ｉを発生する。第２アンロック命令データＵＮＬＯＣＫ＿ＣＭＤ２の入力の後に、制御信号ｎＷＥのトグルに従って、終了ブロックアドレスＡＤＤ＿ＥＤ［ｘ：ｎ］が、データ入出力ピンＩＯ［ｘ：ｉ］を通じて、インターフェースブロック２４００に印加される。インターフェースブロック２４００からの終了ブロックアドレスＡＤＤ＿ＥＤ［ｘ：ｎ］は、アドレスラッチ信号ＬＡＴ＿ＡＤＤ２ｉの活性化に従ってアドレスレジスタ２６００によってラッチされる。
【００３８】
　以上の動作は、アドレスレジスタ２６００に始まりおよび終了ブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｍ］、ＡＤＤ＿ＥＤ［ｘ：ｍ］を貯蔵するためのものである。すなわち、不揮発性メモリアレイ２１００の書き込み領域または書き込み防止領域が設定される。このような動作の完了の後に、実質的な動作が実行される。もし書き込み動作の時、書き込み領域を脱したブロックアドレスが入力されると、不揮発性メモリアレイ２１００に対する書き込み動作が禁止される。もしアドレス設定動作の完了の後に、書き込み領域に属するブロックアドレスが入力されると、不揮発性メモリアレイ２１００に対する書き込み動作が正常に実行される。さらに具体的な説明は以下詳細に説明する。
【００３９】
　アドレスレジスタ２６００を設定する間、図５に示したように、第２アンロック命令データＵＮＬＯＣＫ＿ＣＭＤ２の入力の後に、アンロックフラッグ信号ＦＵＮＬＯＣＫが活性化される。アドレス検出ブロック２７００は、アンロックフラッグ信号ＦＵＮＬＯＣＫが非活性化されている時に、検出動作を実行しない。アンロックフラッグ信号ＦＵＮＬＯＣＫが活性化されることによって、アドレス検出ブロック２７００は検出動作を実行する。
【００４０】
　よく知られたように、書き込み動作は大きくプログラム動作と消去動作に区分されることができる。任意のメモリブロックにデータをプログラムしようとする場合に、直列データ入力命令、アドレス、直列データ、およびプログラム命令が、よく知られたタイミングに、従って順次に印加される。任意のメモリブロックに貯蔵されたデータを消去する場合に、ブロック消去セットアップ命令、アドレス、および消去命令が、よく知られたタイミングによって順次に印加される。プログラム／消去命令が印加される以前に、アドレス検出ブロック２７００は、現在入力されたブロックアドレスＡＤＤ［ｘ：ｍ］がアドレスレジスタ ２６００に貯蔵された始まりブロックアドレスＡＤＤ＿ＳＤ［ｘ：ｍ］と終了ブロックアドレスＡＤＤ＿ＥＤ［ｘ：ｍ］との間の書き込みアドレス領域を脱したか否かを検出する。
【００４１】
　もし現在入力されたブロックアドレスＡＤＤ［ｘ；ｍ］が書き込みアドレス領域を脱すると、アドレス検出ブロック２７００は、ロックフラッグ信号ＦＬＯＣＫを非活性化させる。たとえプログラム／消去命令ＣＭＤ［ｘ：ｍ］が印加されても、命令デコーダブロック ２８００は、非活性化されたロックフラッグ信号ＦＬＯＣＫに従って、命令フラッグ信号ＦＣＭＤを非活性化させる。コア制御ブロック２９００は、非活性化された命令フラッグ信号ＦＣＭＤに応答して、不揮発性メモリアレイ２１００のプログラム／消去動作が実行されないようにする。もし現在入力されたブロックアドレスＡＤＤ［ｘ：ｍ］が書き込みアドレス領域を脱しなければ、アドレス検出ブロック２７００はロックフラッグ信号ＦＬＯＣＫを活性化させる。命令デコーダブロック２８００は、活性化されたロックフラッグ信号ＦＬＯＣＫに応答して、プログラム／消去命令データＣＭＤ［ｘ：ｍ］をデコーディングし、デコーディング結果として、命令フラッグ信号ＦＣＭＤを活性化させる。コア制御ブロック２９００は、活性化された命令フラッグ信号ＦＣＭＤに応答して不揮発性メモリアレイ２１００のプログラム／消去動作が実行されるようにする。
【００４２】
　以上の説明から分かるように、ただ始まりおよび終了ブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｍ］、ＡＤＤ＿ＥＤ［ｘ：ｍ］をアドレスレジスタ２６００に貯蔵することによって、不揮発性メモリアレイ２１００の書き込み領域および書き込み防止領域を容易に設定することができる。
【００４３】
　アドレスレジスタ２６００に貯蔵された始まりおよび終了ブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｍ］、ＡＤＤ＿ＥＤ［ｘ：ｍ］は、先の説明の過程を通じて、新しい書き込み領域を設定するためにアップデートされることができる。始まりおよび終了ブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｍ］、ＡＤＤ＿ＥＤ［ｘ：ｍ］のアップデートを防止するためのロックタイト命令ＬＯＣＫ＿ＴＩＧＨＴ＿ＣＭＤが印加される場合に、図５に示したように、インターフェースブロック２４００は、ロックタイトフラッグ信号ＦＬＯＣＫＴを活性化させる。ロックタイトフラッグ信号ＦＬＯＣＫＴが活性化される場合に、アドレスラッチ信号ＬＡＴ＿ＡＤＤ「２ｉ：１ｉ」が活性化されても、始まりおよび終了ブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｍ］、ＡＤＤ＿ＥＤ［ｘ：ｍ］はラッチされない。したがって、ロックタイトフラッグ信号ＦＬＯＣＫＴが活性化される場合に、アドレスレジスタ２６００はアップデート防止状態になる。アドレスレジスタ２６００のアップデート防止状態は、書き込み防止信号ｎＷＰの活性化(またはハイ−ロー遷移)に従って、解約されることができる。
【００４４】
　図６は、図４に示したアドレスレジスタの望ましい実施の形態を示すブロック図である。図６を参照すると、アドレスレジスタ２６００は始まりブロックアドレス貯蔵回路２６００Ａと終了ブロックアドレス貯蔵回路２６００Ｂとを含む。始まりブロックアドレス貯蔵回路２６００Ａは、アドレスラッチ信号ＬＡＴ＿ＡＤＤ［１ｉ］に応答して始まりブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｍ］をラッチし、終了ブロックアドレス貯蔵回路２６００Ｂは、アドレスラッチ信号ＬＡＴ＿ＡＤＤ［２ｉ］に応答して終了ブロックアドレスＡＤＤ＿ＥＤ［ｘ：ｍ］をラッチする。
【００４５】
　始まりブロックアドレス貯蔵回路２６００Ａは、ＮＯＲゲート２６１０ａ〜２６１０ｃ、複数個のＤフリップフロップ２６１１〜２６１３を含む。各Ｄフリップフロップデータ入力端子Ｄ、リセット端子Ｒ、クロック端子ＣＬＫ、および出力端子Ｑを含む。各Ｄフリップフロップのリセット端子Ｒには、パワーオンリセットブロック３０００からのリセット信号ＲＳＴが印加され、各Ｄフリップフロップのクロック端子ＣＬＫには、ＮＯＲゲート２６１０の出力信号が印加される。各ＮＯＲゲートは、対応するアドレスラッチ信号ＬＡＴ＿ＡＤＤ［１ｉ］が供給される第１入力端子と、ロックタイトフラッグ信号ＦＬＯＣＫＴが供給される第２入力端子とを有する。始まりブロックアドレス貯蔵回路２６００ＡのＤフリップフロップ２６１１〜２６１３のデータ入力端子Ｄには、対応する始まりブロックアドレスビットＡＤＤ［ｍ］、ＡＤＤ［ｍ＋１］、．．．、ＡＤＤ［ｘ］が各々印加される。始まりブロックアドレス貯蔵回路２６００ＡのＤフリップフロップ２６１１〜２６１３の出力端子Ｑは、ラッチされた始まりブロックアドレスビットＡＤＤ＿ＳＴ［ｍ」〜ＡＤＤ＿ＳＴ［ｘ］を出力する。
【００４６】
　続けて、図６を参照すると、終了ブロックアドレス貯蔵回路２６００Ｂは、ＮＯＲゲート２６２０ａ〜２６２０ｃ、複数個のＤフリップフロップ２６２１〜２６２３を含む。各Ｄフリップフロップは、データ入力端子Ｄ、リセット端子Ｒ、クロック端子ＣＬＫ、および出力端子Ｑを含む。各Ｄフリップフロップのリセット端子Ｒには、パワーオンリセットブロック３０００からのリセット信号ＲＳＴが印加され、各Ｄフリップフロップのクロック端子ＣＬＫには、ＮＯＲゲート２６２０の出力信号が印加される。各ＮＯＲゲートは、アドレスラッチ信号ＬＡＴ＿ＡＤＤ［２ｉ］が供給される第１入力端子と、ロックタイトフラッグ信号ＦＬＯＣＫＴが供給される第２入力端子とを有する。終了ブロックアドレス貯蔵回路２６００ＢのＤフリップフロップ２６２１〜２６２３のデータ入力端子Ｄには、対応する終了ブロックアドレスビットＡＤＤ［ｍ］、ＡＤＤ［ｍ＋１］、．．．、ＡＤＤ［ｘ］が各々印加される。終了ブロックアドレス貯蔵回路２６００ＢのＤフリップフロップ２６２１〜２６２３の出力端子Ｑは、ラッチされた終了ブロックアドレスビットＡＤＤ＿ＥＤ［ｍ］〜ＡＤＤ＿ＥＤ［ｘ］を出力する。
【００４７】
　回路動作において、リセット信号ＲＳＴが活性化される時に、始まりおよび終了ブロックアドレス貯蔵回路２６００Ａ、２６００ＢのＤフリップフロップ２６１１〜２６１３、２６２１〜２６２３は初期化する。ロックタイトフラッグ信号ＦＬＯＣＫＴがローに非活性化されていると仮定すると、アドレスラッチ信号ＬＡＴ＿ＡＤＤ［１ｉ］が各々ハイに活性化される時に、始まりブロックアドレス貯蔵回路２６００ＡのＤフリップフロップ２６１１〜２６１３は、対応する始まりブロックアドレスビットＡＤＤ［ｍ］〜ＡＤＤ［ｘ］を各々ラッチする。同様に、アドレスラッチ信号ＬＡＴ＿ＡＤＤ［２ｉ］が各々ハイに活性化される時、終了ブロックアドレス貯蔵回路２６００ＢのＤフリップフロップ２６２１〜２６２３は、対応する終了ブロックアドレスビットＡＤＤ［ｍ］〜ＡＤＤ［ｘ］を各々ラッチする。もしロックタイトフラッグ信号ＦＬＯＣＫＴがハイに活性化されれば、始まりおよび終了ブロックアドレス貯蔵回路２６００Ａ、２６００Ｂは、アドレスラッチ信号ＬＡＴ＿ＡＤＤ［１ｉ］、ＬＡＴ＿ＡＤＤ［２ｉ］の活性化に関係なしに、入力アドレスをラッチしない。アドレスレジスタ２６００のこのような状態を“アップデート防止状態”と称する。すなわち、ロックタイトフラッグ信号ＦＬＯＣＫＴがハイに活性化される場合に、新しい始まりおよび終了ブロックアドレスは、これ以上アドレスレジスタ２６００に貯蔵されることができない。
【００４８】
　図７は、図４に示したアドレス検出ブロックの望ましい実施の形態を示すブロック図である。
【００４９】
　図８を参照すると、本発明のアドレス検出ブロック２７００は、第１および第２アドレス比較器２７１０、２７２０、Ｓ−Ｒフリップフロップ２７３０、ＡＮＤゲート２７４０、およびＮＡＮＤゲート２７５０を含む。第１アドレス比較器２７１０は、アドレスレジスタ２６００からの始まりブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｍ］を受け入れる第１入力端子 ＩＮ１、現在入力アドレスＡＤＤ［ｘ：ｍ］を受け入れる第２入力端子ＩＮ２、および比較信号ＣＯＭＰ１を出力する出力端子ＯＵＴを有する。第１アドレス比較器２７１０は、現在入力されたブロックアドレスＡＤＤ［ｘ：ｍ］と始まりブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｍ］を比較して、比較信号ＣＯＭＰ１を出力する。第２アドレス比較器２７２０は、アドレスレジスタ２６００からの終了ブロックアドレスＡＤＤ＿ＥＤ［ｘ：ｍ］を受け入れる第１入力端子ＩＮ１、現在入力アドレスＡＤＤ［ｘ：ｍ］を受け入れる第２入力端子ＩＮ２、および比較信号ＣＯＭＰ２を出力する出力端子ＯＵＴを有する。第２アドレス比較器２７２０は、現在入力されたブロックアドレスＡＤＤ［ｘ：ｍ］と終了ブロックアドレスＡＤＤ＿ＥＤ［ｘ：ｍ］を比較して、比較信号ＣＯＭＰ２を出力する。Ｓ−Ｒフリップフロップ２７３０は、アンロックフラッグ信号ＦＵＮＬＯＣＫを受け入れるセット端子Ｓ、リセット信号ＲＳＴを受け入れるリセット端子Ｒ、および出力信号を出力する出力端子Ｑを有する。ＡＮＤゲート２７４０は、第１および第２アドレス比較器２７１０、２７２０からの比較信号ＣＯＭＰ１、ＣＯＭＰ２を受け入れる。ＮＡＮＤゲート２７５０は、ＡＮＤゲート２７４０の出力信号とＳ−Ｒフリップフロップ２７３０の出力信号を受け入れ、ロックフラッグ信号ＦＬＯＣＫを出力する。
【００５０】
　第１および第２アドレス比較器２７１０、２７２０において、第１入力端子ＩＮ１の入力値が第２入力端子ＩＮ２の入力値と同一、またはそれより大きい時、出力信号ＯＵＴはハイレベルを有する。第１入力端子ＩＮ１の入力値が、第２入力端子ＩＮ２の入力値より小さい時、出力信号ＯＵＴはローレベルを有する。
【００５１】
　回路動作において、現在入力されたアドレスが書き込みアドレス領域に属するか否かを検出する動作は、アンロックフラッグ信号ＦＵＮＬＯＣＫが活性化された後に実行される。アンロックフラッグ信号ＦＵＮＬＯＣＫが活性化される時に、Ｓ−Ｒフリップフロップ２７３０の出力はハイレベルになる。もし現在入力されたアドレスＡＤＤ［ｘ：ｍ］が始まりおよび終了ブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｍ］、ＡＤＤ＿ＥＤ［ｘ：ｍ］の間の書き込みアドレス領域に属すると、比較信号ＣＯＭＰ１、ＣＯＭＰ２は先の条件に従って全部ハイレベルになり、その結果、ＡＮＤゲート２７４０の出力信号はハイレベルになる。ＮＡＮＤゲート２７５０の入力信号全部がハイレベルであるので、ロックフラッグ信号ＦＬＯＣＫはローレベルになる。これは、現在入力アドレスに対応するメモリブロックに対する書き込み動作が実行されることを意味する。
【００５２】
　もし現在入力されたアドレスＡＤＤ［ｘ：ｍ］が、始まりブロックアドレスＡＤＤ＿ＳＴ［ｘ：ｍ］より小さければ、比較信号ＣＯＭＰ１はローレベルになり、比較信号ＣＯＭＰ２はハイレベルになる。ＡＮＤゲート２７４０の出力信号がローレベルになるので、ロックフラッグ信号ＦＬＯＣＫはハイレベルになる。もし現在入力されたアドレスＡＤＤ［ｘ：ｍ］が、終了ブロックアドレスＡＤＤ＿ＥＤ［ｘ：ｍ］より大きければ、比較信号ＣＯＭＰ２がローレベルになる。ＡＮＤゲート２７４０の出力信号がローレベルであるので、ロックフラッグ信号ＦＬＯＣＫはハイレベルになる。ロックフラッグ信号ＦＬＯＣＫのハイレベルは、現在入力アドレスに対応するメモリブロックに対する書き込み動作が禁止されることを示す。
【００５３】
　したがって、現在入力されたアドレスが始まりおよび終了ブロックアドレスの間の書き込みアドレス領域に属すると、ロックフラッグ信号ＦＬＯＣＫがハイに活性化されて、書き込み動作が実行される。一方、現在入力されたアドレスが始まりおよび終了ブロックアドレスの間の書き込みアドレス領域を脱すると、ロックフラッグ信号ＦＬＯＣＫがローに非活性化されて、書き込み動作が実行されない。すなわち、所望しない(または意図されない)ブロックアドレスが入力される場合に、不揮発性メモリアレイに対する書き込み動作が防止される。
【００５４】
　アドレス入力条件による制御信号ＣＯＭＰ１、ＣＯＭＰ２、ＦＬＯＣＫのロジッグ状態は次の表２の通りである。
【００５５】
【表２】
2004103219.tif 000004
【００５６】
　図７で、リセット信号ＲＳＴが活性化される時に、Ｓ−Ｒフリップフロップ２７３０の出力はローレベルを有する。これはパワーアップ時、ロックフラッグ信号ＦＬＯＣＫがハイレベルになるようにする。ロックフラッグ信号ＦＬＯＣＫがハイで活性化される場合に、先の説明のように、書き込み動作が禁止される。したがって、パワーアップロックフラッグ信号ＦＬＯＫＣがハイで活性化されるので、不揮発性メモリアレイ２１００は自動に書き込み防止領域で指定されることが分かる。
【００５７】
　図８は、本発明による不揮発性半導体メモリ装置の書き込み防止状態を説明するための状態遷移図である。
【００５８】
　図８を参照すると、システムリセットまたはパワーアップ時、不揮発性メモリアレイ２１００は書き込み防止状態(ｌｏｃｋ　ｓｔａｔｅ)ＳＴ１になる。この状態は不揮発性メモリアレイの初期状態(ｉｎｉｔｉａｌ　ｓｔａｔｅ)と呼ばれる。不揮発性メモリアレイ２１００のすべてのメモリブロックは、書き込み防止状態ＳＴ１で、先の説明の方法に従って書き込み防止領域で指定されるであろう。不揮発性メモリアレイ２１００は、書き込み防止状態ＳＴ１から書き込み状態(ｕｎｌｏｃｋ　ｓｔａｔｅ)ＳＴ２に、またはアップデート防止状態(ｌｏｃｋ−ｔｉｇｈｔ　ｓｔａｔｅ)ＳＴ３に遷移されることができる。書き込み防止状態ＳＴ１から書き込み状態ＳＴ２への遷移は、先の説明の手続き（第１アンロック命令、始まりブロックアドレス、第２アンロック命令、および終了ブロックアドレスの順次の入力）に従って、実行される。書き込み状態ＳＴ２では、不揮発性メモリアレイのすべてまたは一部が、先の説明の方法に従って書き込み領域で指定される。書き込み状態ＳＴ２では、アドレスレジスタ２６００に新しい始まりおよび終了ブロックアドレスがアップデートされることができる。
【００５９】
　書き込み防止状態ＳＴ１からアップデート防止状態ＳＴ３への遷移は、図５の説明のように、ロックタイト命令ＬＯＣＫ＿ＴＩＧＨＴ＿ＣＭＤの入力に従って、実行される。不揮発性メモリアレイ２１００の書き込み状態ＳＴ２は、書き込み防止状態ＳＴ１またはアップデート防止状態ＳＴ３に遷移されることができる。書き込み状態ＳＴ２から書き込み防止状態ＳＴ１への遷移は、適切な命令の入力に従って実行されることができる。書き込み状態ＳＴ２からアップデート防止状態ＳＴ３への遷移は、ロックタイト命令ＬＯＣＫ＿ＴＩＧＨＴ＿ＣＭＤの入力に従って実行される。アップデート防止状態では、アドレスレジスタに新しい始まりおよび終了ブロックアドレスが再貯蔵されない。アップデート防止状態ＳＴ３はシステムリセットによって解約され、この時に、不揮発性メモリアレイ２１００は書き込み防止状態ＳＴ１になる。
【００６０】
　図９はパワーアップの後に、アドレスレジスタに書き込みアドレス領域の始まりブロックアドレスおよび終了ブロックアドレスを貯蔵する過程を説明するための流れ図である。
【００６１】
　パワーオンリセットブロック３０００は、パワーアップ時、リセット信号ＲＳＴを発生し Ｓ１００、リセット信号ＲＳＴの活性化に従って各ブロックが初期化する。この時に、先の説明のように、不揮発性メモリアレイ２１００が初期状態として書き込み防止状態に設定されるように、ロックフラッグ信号ＦＬＯＣＫはハイで活性化される。その次に、第１アンロック命令ＵＮＬＯＣＫ＿ＣＭＤ１が入力されることによって、命令デコーダブロック２８００は、アドレスラッチ信号ＬＡＴ＿ＡＤＤ［１ｉ］を活性化させ、所定の書き込み領域の始まりブロックアドレスはアドレスレジスタ２６００に貯蔵されるＳ１１０。続けて、第２アンロック命令ＵＮＬＯＣＫ＿ＣＭＤ２が入力されることによって、命令デコーダブロック２８００は、アドレスラッチ信号ＬＡＴ＿ＡＤＤ［２ｉ］を活性化させ、所定の書き込み領域の終了ブロックアドレスは、アドレスレジスタ２６００に貯蔵されるＳ１２０。以上の過程を通じて、アドレスレジスタ２６００に、始まりおよび終了ブロックアドレスが貯蔵される。以後、正常動作が実行され、入力アドレス条件に従って、書き込み動作が実行または防止されるであろう。さらに、具体的に説明すると、次の通りである。
【００６２】
　現在入力されたアドレスＡＤＤ［ｘ：ｍ］が、アドレスレジスタ２６００に貯蔵された始まりおよび終了ブロックアドレスの間の書き込みアドレス領域に属するか否かが、判別されるＳ１３０。もし現在入力されたアドレスＡＤＤ［ｘ：ｍ］が書き込みアドレス領域を脱すると、現在入力されたアドレスＡＤＤ［ｘ：ｍ］に対応する、メモリブロックに対する書き込み動作が、禁止されるＳ１４０。これは、命令デコーダブロック２８００が書き込み命令の入力に関係なしに、ハイレベルのロックフラッグ信号ＦＬＯＣＫに応答して、命令フラッグ信号ＦＣＭＤを非活性化させるためである。もし現在入力されたアドレスＡＤＤ［ｘ：ｍ］が書き込みアドレス領域内にあると、現在入力されたアドレスＡＤＤ［ｘ：ｍ］に対応するメモリブロックに対する書き込み動作、正常に実行されるであろうＳ１５０。
【００６３】
　以後、ロックタイト命令ＬＯＣＫ＿ＴＩＧＨＴ＿ＣＭＤが印加されたか否かが判別されるＳ１６０。ロックタイト命令ＬＯＣＫ＿ＴＩＧＨＴ＿ＣＭＤが印加されない場合に、第１アンロック命令ＵＮＬＯＣＫ＿ＣＭＤ１が印加されたか否かが判別されるＳ１７０。第１アンロック命令ＵＮＬＯＣＫ＿ＣＭＤ１が印加されない時に、手続きはＳ１５０段階に進行する。もし第１アンロック命令ＵＮＬＯＣＫ＿ＣＭＤ１が印加されれば、アドレスレジスタ２６００が、先の説明の過程Ｓ１１０、Ｓ１２０を通じて、新しい始まりおよび終了ブロックアドレスにアップデートされるであろう。
【００６４】
　Ｓ１６０段階で、ロックタイト命令ＬＯＣＫ＿ＴＩＧＨＴ＿ＣＭＤが印加される場合に、アドレスレジスタ２６００はアップデート防止状態に設定されるＳ１８０。これはロックタイトフラッグ信号ＦＬＯＣＫＴをハイで活性化させることによって行われる。ロックタイトフラッグ信号ＦＬＯＣＫＴがハイで活性化されれば、アドレスレジスタ２６００にはこれ以上、始まりおよび終了ブロックアドレスが再貯蔵されない。このような条件の下で、不揮発性メモリアレイ２１００に対する書き込み動作は、先の説明と同一の方式を通じて実行または禁止されるであろうＳ１９０。次の段階Ｓ２００では、システムリセット動作が実行されたか否かが判別される。もしそうではなければ、続いて正常動作が実行されるであろう。もしそうだったら、不揮発性メモリアレイ２１００は初期状態として書き込み防止状態に設定されるであろうＳ２１０。この時に、アドレスレジスタ２６００のアップデート防止状態は解除され、新しい始まりおよび終了ブロックアドレスは、先の説明と同一の方式で、アドレスレジスタ２６００に貯蔵されるであろう。
【００６５】
　システムリセットはどのような段階でも可能であり、ロックタイト命令ＬＯＣＫ＿ＴＩＧＨＴ＿ＣＭＤは、Ｓ１２０段階の後にすぐ、またはＳ１２０段階の以後のどのような段階でも、印加されることができる。このような点を考慮する時に、図９に示した流れ図が多様に変更することができることは、この分野の通常の知識を持つ者などに自明である。
【００６６】
　図１０は、アップデート防止状態のアドレスレジスタに新しいアドレスを貯蔵する過程を説明するための流れ図である。
【００６７】
　パワーアップ時に、所定の書き込み領域を指定するための、始まりおよび終了ブロックアドレスを、アドレスレジスタ２６００に貯蔵した後に、先の説明のように、アドレスレジスタ２６００には、新しい始まりおよび終了ブロックアドレスが再貯蔵されることができる。これは次のような過程を通じて行われる。インターフェースブロック２４００の状態レジスタ２４００Ａに貯蔵された値が、ホストまたはメモリコントローラ(図示しない)の要求に従って、ホストまたはメモリコントローラに伝達するＳ２００。状態レジスタ２４００Ａの値がアップデート防止状態を示すか否かが判別されるＳ２１０。もしアドレスレジスタ２６００がアップデート防止状態に設定されていれば、システムリセットが実行されて、アドレスレジスタのアップデート防止状態が解除されると同時に、不揮発性メモリアレイ２１００が、初期状態(または書き込み防止状態)に設定されるＳ２２０。以後の段階Ｓ２３０〜Ｓ３２０は、図９に示した段階Ｓ１１０〜Ｓ２１０と実質的に同一であるので、それに対する説明は省略する。
【００６８】
　図１１は、本発明による書き込み防止制御スキームを有するメモリコントローラを示すブロック図である。
【００６９】
　図１１を参照すると、本発明のメモリコントローラ４０００は、ホスト５０００とＮＡＮＤフラッシュメモリ装置６０００との間でインターフェース役割を実行する。特に、本発明のメモリコントローラ４０００は、ＮＡＮＤフラッシュメモリ装置６０００のアレイに対する書き込み防止動作を制御する。本発明のメモリコントローラ４０００は、ホストインターフェースブロック４１００、制御ロジッグ＆ＮＡＮＤインターフェースブロック４２００、アドレスレジスタ４３００、アドレス検出ブロック４４００、命令デコーダブロック４５００、およびパワーオンリセットブロック４６００を含む。図１１に示した構成要素４１００、４３００、４４００、４５００、４６００は、図４に示した構成要素２４００、２６００、２７００、２８００、３０００と実質的に同一に動作するので、それに対する説明は省略する。
【００７０】
　ここで、制御ロジッグ＆ＮＡＮＤインターフェースブロック４２００は、命令デコーダブロック４５００の出力によってＮＡＮＤフラッシュメモリ装置６０００への制御信号を選択的に活性化させる。例えば、命令デコーダブロック４５００の出力がメモリアレイに対する書き込み動作を示す時に、制御ロジッグ＆ＮＡＮＤインターフェースブロック４２００は、ＮＡＮＤフラッシュメモリ装置６０００への制御信号を所定の制御タイミングに合わせて制御する。一方、命令デコーダブロック４５００の出力がメモリアレイに対する書き込み防止動作を示す時に、制御ロジッグ＆ＮＡＮＤインターフェースブロック４２００は、ＮＡＮＤフラッシュメモリ装置６０００への制御信号を活性化させない。このような方式で、メモリアレイに対する書き込み防止動作が実行されるであろう。
【００７１】
　図１１において、本発明による書き込み防止制御回路を構成する要素がメモリコントローラ内に実現されるという点が、図４に示した不揮発性半導体メモリ装置と異なる。一方、書き込み領域の始まりおよび終了ブロックアドレスを設定する動作、書き込み防止状態で設定する動作、書き込み状態で設定する動作、およびアップデート防止状態で設定する動作は、図４に示したことと同様に実行されるので、それに対する説明は省略する。
【００７２】
　以上、本発明による回路の構成および動作を、上記した説明および図面に従って示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で、多様な変化および変更が可能であることは勿論である。
【図面の簡単な説明】
【００７３】
【図１】従来の技術によるフラッシュメモリ装置のブロック制御回路を示す回路図。
【図２】本発明による書き込み防止制御回路を示すブロック図。
【図３】図２に示した不揮発性メモリアレイの書き込み領域と書き込み防止領域を示す図面。
【図４】本発明による不揮発性半導体メモリ装置を示すブロック図。
【図５】本発明による不揮発性半導体メモリ装置の書き込み防止動作を説明するための動作タイミング図。
【図６】図４に示したアドレスレジスタの望ましい実施の形態を示すブロック図。
【図７】図４に示したアドレス検出ブロックの望ましい実施の形態を示すブロック図。
【図８】本発明による不揮発性半導体メモリ装置の書き込み防止状態を説明するための状態遷移図。
【図９】パワーアップの後に、アドレスレジスタに書き込みアドレス領域の始まりブロックアドレスおよび終了ブロックアドレスを貯蔵する過程を説明するための流れ図。
【図１０】アップデート防止状態のアドレスレジスタに新しいアドレスを貯蔵する過程を説明するための流れ図。
【図１１】本発明による書き込み防止制御スキームを有するメモリコントローラを示すブロック図。
【符号の説明】
【００７４】
　　１０００　　書き込み防止制御回路
　　１１００　　レジスタ
　　１２００　　制御回路
　　１３００、３０００、４６００　　パワーオンリセット回路
　　１４００、２１００　　不揮発性メモリアレイ
　　２０００、６０００　　不揮発性半導体メモリ装置
　　２２００　　行選択器
　　２３００　　ページバッファおよび列選択器
　　２４００、４１００、４２００　　インターフェースブロック
　　２５００　　アドレスラッチブロック
　　２６００、４３００　　アドレスレジスタ
　　２７００、４４００　　アドレス検出ブロック
　　２８００、４５００　　命令デコーダブロック
　　２９００　　コア制御ブロック
　　５０００　　ホスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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