【誤訳訂正書】
【提出日】平成26年10月9日(2014.10.9)
【誤訳訂正１】
【訂正対象書類名】明細書
【訂正対象項目名】００２８
【訂正方法】変更
【訂正の内容】
【００２８】
図３は、本発明の別の実施形態によるタイミング監視回路３１０を示す。図３のタイミング監視回路３１０は、図２のタイミング監視回路２１０に類似し、タイミング監視回路３１０中で、グロスディレイ素子３４４および細密遅延出力レジスタ３５０に接続する細密遅延検出回路３４６が、図２の遅延素子２４４の代わりに代用される点を除いて、同様の素子は、同じ下２桁を有する符号を使用して特定される。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】００２９
【訂正方法】変更
【訂正の内容】
【００２９】
グロスディレイ素子３４４の遅延値は、遅延素子２４４によってもたらされる遅延値の大部分とほぼ同じになるように選択されるが、細密遅延検出器３４６に関する遅延値は、遅延素子２４４によってもたらされる遅延値の残りの部分となるように選択される。したがって、図２のタイミング監視回路２１０中のフリップ・フロップ２４２および２４８間の総パス遅延値と、図３のタイミング監視回路３１０中のフリップ・フロップ３４２および３４８間の総パス遅延値とは、ほぼ同じである。細密遅延検出器３４６は、（ｉ）所定の分解能で、グロスディレイ素子３４４の実遅延を所定の時間周期（上述したように、目標タイミング・マージンの関数である）と比較するように、（ｉｉ）その結果に基づいて、タイミング監視回路３１０の実タイミング・マージンに対応する検出器出力信号を生成するように構成されるのが好ましい。次に、検出器出力信号は、細密遅延検出レジスタ３５０に渡される。好ましい実施形態において、細密遅延検出器３４６は、グロスディレイ素子３４４に関する実遅延量の増加だけでなく、そうした遅延量の減少も検出するように構成される。その際、細密遅延検出器３４６は、タイミング監視回路３１０内の実タイミング・マージンの増加および減少を評価することもできる。
【誤訳訂正３】
【訂正対象書類名】明細書
【訂正対象項目名】００３０
【訂正方法】変更
【訂正の内容】
【００３０】
図４は、図３の細密遅延検出回路３４６の例示的な実施形態を示す。図４に示されるように、細密遅延検出回路３４６は、直列に接続する９つの遅延線素子（ＤＬＥ）４０６０〜４０６８、９つのフリップ・フロップ４０４０〜４０４８と、８つのＸＯＲ論理ゲート４０２０〜４０２７とを含む。フリップ・フロップ４０４０およびＤＬＥ４０６０の入力部は、図３のグロスディレイ素子３４４の出力部から取られる信号ＴＲＩＮに接続する。ＤＬＥ４０６０〜４０６７の出力部は、それぞれ、フリップ・フロップ４０４１〜４０４８のＤ入力部およびＤＬＥ４０６１〜４０６８の入力部に接続する。ＤＬＥ４０６８は、ＤＬＥ４０６７の出力負荷がＤＬＥ４０６０〜４０６６の出力負荷と同じになるように提供される。したがって、ＤＬＥ４０６８の出力部は、使用されない。
【誤訳訂正４】
【訂正対象書類名】明細書
【訂正対象項目名】００３２
【訂正方法】変更
【訂正の内容】
【００３２】
フリップ・フロップ４０４０〜４０４８の連続する対のＱ出力部は、ＸＯＲ論理ゲート４０２０〜４０２７の対応する入力部に接続する。次に、ＸＯＲ論理ゲート４０２０〜４０２７は、それぞれ、出力ビットＢ０〜Ｂ７を生成し、グロスディレイ素子３４４の実遅延の測定を行う。したがって、ＤＬＥ４０６０〜４０６８、フリップ・フロップ４０４０〜４０４８、およびＸＯＲ論理ゲート４０２０〜４０２７は、「ワンホット」レジスタを形成し、１つの出力ビットのみが高（すなわち「１」）となるが、残りが低（すなわち「０」）となる（または逆も同様である）。出力ビットＢ０〜Ｂ７内の高出力ビットの位置は、クロック信号ＣＬがフリップ・フロップ４０４０〜４０４８に到達する時点で、入力信号ＴＲＩＮが、ＤＬＥ４０６０〜４０６８によって形成される遅延線を下向きに伝搬した距離を示す。
【誤訳訂正５】
【訂正対象書類名】明細書
【訂正対象項目名】００３７
【訂正方法】変更
【訂正の内容】
【００３７】
場合１：目標タイミング・マージンに無余剰マージンで対応する
図５は、目標タイミング・マージンに無余剰マージンで対応する、場合１のタイミングを示す。場合１において、（ｉ）クロックＣＬからフリップ・フロップ３４２の出力部Ｑまでの遅延と、（ｉｉ）グロスディレイ素子３４４による遅延と、（ｉｉｉ）細密遅延検出器３４６による遅延（たとえば、信号ＴＲＩＮが信号ＴＲＯＵＴまで進む時間）との和に関する設計値が、ほぼ１クロック周期に等しくなるように選択される（すなわち、目標タイミング・マージンは、余裕がほとんど、または全く存在しないように最小であるとみなされる）。
【誤訳訂正６】
【訂正対象書類名】明細書
【訂正対象項目名】００３９
【訂正方法】変更
【訂正の内容】
【００３９】
意図的に、図５の時間ｔ２におけるクロックＣＬの第２の立上りエッジの直前で、グロスディレイ素子３４４ならびに細密遅延検出器３４６内の２つの第１のＤＬＥ４０６０および４０６１の出力部の全体にわたって、０から１への遷移が観測される。クロックＣＬの第２の立上りエッジにおいて（時間ｔ２において）、ＴＲＩＮ入力部に最も近い２つの第１のＤＬＥ（すなわち、ＤＬＥ４０６０および４０６１）の出力部に、論理値１が観測される。残りの７つのＤＬＥ４０６２〜４０６８の出力部は、すべて論理値０を示す。クロックＣＬの第２の立上りエッジは、図３のフリップ・フロップ３３４および３４８内にも論理値１を記録し、したがって、タイミング・エラー表示器３８０は、最終的に論理値０を記録し、時間的制約が満足されたことを示す。
【誤訳訂正７】
【訂正対象書類名】明細書
【訂正対象項目名】００４１
【訂正方法】変更
【訂正の内容】
【００４１】
場合２：目標タイミング・マージンに大余剰マージンで対応する
図６は、目標タイミング・マージンに大余剰マージンで対応する、場合２のタイミングを示す。場合２において、場合１と同様に、（ｉ）クロックＣＬからフリップ・フロップ３４２の出力部Ｑまでの遅延と、（ｉｉ）グロスディレイ素子３４４による遅延と、（ｉｉｉ）細密遅延検出器３４６による遅延との和に関する設計値が、ほぼ１クロック周期に等しくなるように選択される（すなわち、目標タイミング・マージンは、余裕がほとんど、または全く存在しないように最小であるとみなされる）。しかし、場合２において、時間の経過によるクロック分配速度低下および／またはデータパス速度上昇の組み合わせが、０から１への遷移に帰着し、遅延線を最初に設計されたものよりもさらに下降させるとみなされている。
【誤訳訂正８】
【訂正対象書類名】明細書
【訂正対象項目名】００４２
【訂正方法】変更
【訂正の内容】
【００４２】
最初に、図６のタイミング図の時間ｔ１で示される、クロックＣＬの第１の立上りエッジで、論理値１が、フリップ・フロップ３３２および３４２内にクロックされる。したがって、フリップ・フロップ３３２および３４２のＱ出力部は、論理値０から論理値１に遷移する。時間ｔ２におけるクロックＣＬの第２の立上りエッジの直前で、グロスディレイ素子３４４ならびに細密遅延検出回路３４６内の遅延線の７つの第１のＤＬＥ４０６０〜４０６６の出力部の全体にわたって、０から１への遷移が観測される。図６の時間ｔ２で、クロックＣＬの第２の立上りエッジにおいて、入力部ＴＲＩＮに最も近い７つの第１のＤＬＥ（すなわち、ＤＬＥ４０６０〜４０６６）の出力部に、論理値１が観測される。残りのＤＬＥ４０６７および４０６８の出力部は、論理値０を示す。クロックＣＬの第２の立上りエッジは、図３のフリップ・フロップ３３４および３４８内にも論理値１を記録し、タイミング・エラー表示器３８０は、最終的に論理値０を記録し、時間的制約が満足されたことを示す。
【誤訳訂正９】
【訂正対象書類名】明細書
【訂正対象項目名】００４４
【訂正方法】変更
【訂正の内容】
【００４４】
場合３：タイミングがセットアップ異常により満足されない
図７は、目標タイミング・マージンが満足されず、セットアップ異常が検出される、場合３を示す。場合３において、場合１および２と同様に、（ｉ）クロックＣＬからフリップ・フロップ３４２の出力部Ｑまでの遅延と、（ｉｉ）グロスディレイ素子３４４による遅延と、（ｉｉｉ）細密遅延検出器３４６による遅延との和に関する初期値が、ほぼ１クロック周期に等しくなるように選択される（すなわち、目標タイミング・マージンは、余裕がほとんど、または全く存在しないように最小であるとみなされる）。しかし、場合３において、時間の経過によるクロック分配速度上昇および／またはデータパス速度低下の組み合わせが、０から１への遷移に帰着し、目標タイミング・マージンを超える遅延線をさらに上昇させ、セットアップ異常が起こる。
【誤訳訂正１０】
【訂正対象書類名】明細書
【訂正対象項目名】００４５
【訂正方法】変更
【訂正の内容】
【００４５】
図３において、図７の時間ｔ１において、クロックＣＬの第１の立上りエッジで、論理値１が、フリップ・フロップ３３２および３４２内にクロックされる。したがって、フリップ・フロップ３３２および３４２のＱ出力部は、論理値０から論理値１に遷移する。時間ｔ２におけるクロックＣＬの第２の立上りエッジの直前で、グロスディレイ素子３４４ならびに遅延線の第１のＤＬＥ４０６０の出力部の全体にわたって、０から１への遷移が観測される。時間ｔ２で、クロックＣＬの第２の立上りエッジにおいて、入力部ＴＲＩＮに最も近い第１のＤＬＥ（すなわち、ＤＬＥ４０６０）の出力部に、論理値１が観測される。残りの８つのＤＬＥ４０６１〜４０６８の出力部は、すべて論理値０を示す。クロックＣＬの第２の立上りエッジは、図３の非遅延シフト・レジスタ３３０内のフリップ・フロップ３３４内にも論理値１を記録する。しかし、クロックＣＬの第２の立上りエッジは、図３の遅延シフト・レジスタ３４０のフリップ・フロップ３４８内に論理値０を記録する。その結果、タイミング・エラー表示器３８０は、最終的に論理値１を記録し、タイミング・エラーが起こり、目標タイミング・マージンが満足されなかったことを示す。
【誤訳訂正１１】
【訂正対象書類名】明細書
【訂正対象項目名】００４７
【訂正方法】変更
【訂正の内容】
【００４７】
図２の実施形態と同様に、図３および４の実施形態は、先行技術に優る多くの利点を有する。最初の事項として、図３および４の実施形態は、上述した図２の利点のすべてを共有する。それに加えて、図３および４の実施形態は、タイミング・エラー表示の有／無だけでなく、実タイミング・マージンの数値測定（プラスおよびマイナスの両方）も行う。さらに、タイミング・マージン測定の範囲が、グロスディレイ素子３４４、ならびに／または遅延線素子およびそれらに対応するフリップ・フロップおよびＸＯＲ論理ゲートの数を調整することによって調整することができる。さらに、クロック周波数の範囲は、タイミング監視回路３１０の動作中に、グロスディレイ素子３４４を調整することによって対応することができる。最後に、プラスからマイナスまでのタイミング・マージン測定能力の相対範囲は、細密遅延検出回路３４６内のＤＬＥにおける出力部ＴＲｏｕｔの位置を変化させることによって管理することができる。
【誤訳訂正１２】
【訂正対象書類名】図面
【訂正対象項目名】図３
【訂正方法】変更
【訂正の内容】
【図３】
2012516629.tif 000001