【事件の表示】
　平成　７年特許願第　　３３７３号「データ記憶制御装置」拒絶査定不服審判事件〔平成　８年　７月２３日出願公開、特開平　８−１９０５１２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成７年１月１２日の出願であって、その請求項１に係る発明は、平成１５年５月１９日付け手続補正書によって補正された明細書及び図面の記載からみて、本願の特許請求の範囲の請求項１に記載された次のとおりのものである。
   
「データとこのデータの誤り検出訂正用情報とを記憶するデータ記憶手段を有し、データプロセッサからのデータ読みだし及び書き込み要求に応じて、データ記憶手段のデータ読みだし及び書き込みを制御するデータ記憶制御装置において、
　データ記憶手段に記憶されたデータとこのデータの誤り検出訂正用情報とが供給され、供給されたデータの誤りを検出し、訂正する複数のデータ誤り検出訂正手段と、
　上記複数のデータ誤り検出訂正手段により誤り訂正された複数のデータを記憶するバッファメモリと、
　上記データプロセッサからのデータ読みだし要求に応答し、読みだし要求されたデータが上記バッファメモリに記憶されているか否かを判定し、記憶されていれば、読みだし要求されたデータを上記バッファメモリから読みだしてデータプロセッサに供給し、読みだし要求されたデータがバッファメモリに記憶されていなければ、読みだし要求されたデータと、このデータのアドレスに連続した複数のアドレスのデータと、誤り検出訂正情報とをデータ記憶手段から読みだし、各データと誤り検出訂正情報とを上記複数のデータ誤り検出訂正手段に供給し、これら複数のデータ誤り検出訂正手段のデータ誤り検出訂正動作をほぼ同時に並列に実行させ、誤り検出訂正された上記連続した複数のアドレスのデータを、上記バッファメモリに記憶させるとともに、読みだし要求され、かつ誤り検出訂正されたデータをデータプロセッサに供給するデータ制御手段と、
　を備えることを特徴とするデータ記憶制御装置。　」
　 
２．引用例
　これに対し、当審における拒絶の理由で引用した特開平６−３４８５９３号公報（以下、引用例１という。）には、以下の事項が図面と共に記載されている。
　
 （ア）「【０００１】
　　【産業上の利用分野】
　本発明は、ＣＰＵ（中央処理装置）、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）および周辺装置などから構成されるコンピュータにおけるＣＰＵとＤＲＡＭとの間のデータ転送などに適用されるデータ転送制御装置に関する。」（０００１段落）
　
（イ）「【００４９】
　次に、ＣＰＵ２１が非キャッシュ領域にアクセスしてデータリードを行う場合の動作について説明する。
　ＣＰＵ２１は、非キャッシュ領域に対応したアドレスをＣＰＵアドレスバス３１に出力する。
（後略）」（００４９段落）
　
（ウ）「（前略）ＣＰＵ２１が出力したアドレスとアドレスレジスタ７５の保持アドレスの各上位ビット部が一致したことを表す信号が与えられた場合には、アドレス制御回路５４は、リードデータバッファ６１に対して、ライン７０からのアドレスの下位ビット部をブロック内アドレスとして与える。また、アドレス制御回路部５４は、マルチプレクサ６２において、リードデータバッファ６１の出力データを選択させる。これにより、ＤＲＡＭ２５やＶＲＡＭ２６に対するメモリアクセスを経ることなく、ＣＰＵ２１は、必要なデータを取得できる。」（００５０段落）
　
（エ）「【００５１】
　一方、リードデータバッファ６１の記憶データが無効である場合や、ブロック転送を行わないアドレスの場合や、アドレスレジスタ７５の保持アドレスとＣＰＵ２１が出力したアドレスとが不一致である場合には、ＤＲＡＭ２５やＶＲＡＭ２６へのメモリアクセスが行われる。
（中略）
【００５２】
　さらに、アドレス制御回路５４は、ブロックサイズ発生回路６９から与えられるブロックサイズとライン７０から与えられるアドレスの下位ビット部とに基づいて、ＣＰＵ２１が出力したアドレスの下位ビット部の値の近傍の上記ブロックサイズ分の連続した下位アドレスを生成して、ライン５３に供給する。
（中略）
【００５４】
　このようにして、リードデータバッファ６１には、ＣＰＵ２１が出力したアドレスの近傍のブロックサイズ分のデータが保持される。そして、ＣＰＵ２１には必要な１ワードのデータがＣＰＵデータバス３２を介して与えられる。
　これ以後は、ブロック転送を行わない場合を除き、ＣＰＵ２１がアドレスレジスタ７５に記憶された上位アドレスに等しい上位アドレスを有するアドレスに対してリードアクセスを行う際には、ＣＰＵ２１が必要とするデータはリードデータバッファ６１からマルチプレクサ６２を経てＣＰＵデータバス３２に返されることになる。これにより、ＣＰＵ２１は、非キャッシュ領域へのリードを極めて高速に行うことができる。」（００５１〜００５４段落）
　
　以上より、引用例１には以下の発明が記載されている。
　
 データを記憶するＤＲＡＭを有し、ＣＰＵからのデータリード及びライト要求に応じて、ＤＲＡＭのデータリードアクセス及びライトアクセスを制御するデータ転送制御装置において、
　上記ＤＲＡＭから読み出した複数のデータを記憶するリードデータバッファと、
　上記ＣＰＵからのデータリード要求に応答し、リード要求されたデータが上記リードデータバッファに記憶されているか否かを判定し、記憶されていれば、リード要求されたデータを上記リードデータバッファから読みだしてＣＰＵに供給し、リード要求されたデータがリードデータバッファに記憶されていなければ、リード要求されたデータと、このデータのアドレスに連続した複数のアドレスのデータをＤＲＡＭから読みだし、上記連続した複数のアドレスのデータを、上記リードデータバッファに記憶させるとともに、リード要求されたデータをＣＰＵに供給するバスコントローラと、
　を備えることを特徴とするデータ転送制御装置。
　
　また、当審における拒絶の理由で引用した特開平１−２２３５４１号公報（以下、引用例２という。）には、以下の事項が図面と共に記載されている。
　
（オ）「[問題点を解決するための手段]
　上記目的を構成するために、本発明に係る装置は第１図のように構成されている。
　同図において、装置の各バンク１１−１,１１−２・・・１１−ｎはデータの読み出しと書き込みとが共通の端子を介して行なわれるメモリ１０−１,１０−２・・・１０ − ｎで形成されている。
　そしてそれらバンク１１−１.１１−２・・・１１−ｎにはＥＣＣ回路１２−１,１２−２,・・・１２−ｎと部分書込回路１３ −１.１３−２・・１３−ｎとが各々設けられている。
〔作用]
　本発明では、各バンク１１−１,ｌ１−２.・・１１−ｎにＥＣＣ回路１２−１,１２−２,・・・１２−ｎと部分書込回路１３−１,１３−２・・・１３−ｎが設けられたので、それらバンク１１−１，１１−２・・・１１−ｎに対するアクセスを独立して別々に行なうことが可能となる。」（公報３頁右下欄１行〜１８行）
　
（カ）「第２図には実施例の全体構成が示されており、バンクメモリ２６−１,２６−２,２６−３,２６−４毎に書込読出回路３２−１,３２−２，３２−３,３２−４設けられている。　このためバンクメモリ２６−１,２６−２,２６−３,２６−４と書込読出回路３２−１,３２−２.３２−３,３２−４との間ではアクセスデータがメモリデータバス２８−１,２８−２,２８−３,２８−４へ各々送出されている.
　第３図には各書込読出回路３２−１,３２−２,３２−３.３２−４の構成が示されており、システムデータバス３０へ送出された書込データはアライナー３４を介してチェックビットジエネレー夕３６へ与えられる。」（公報４頁左上欄４行〜１７行）
　
（キ）「またバンクメモリ２６−１，２６−２，２６−６または２６−４から読み出されたデータはメモリデータバス２８−１，２８−２，２８−３または２８−４を介してフェッチデータレジスタ４３にセットされ、シンドロームジェネレータ４４に与えられる。
　その生成データはデコーダ４６を介してデータコレクタ４２に与えられ、データコレクタ４２では誤り発生時に読出データの訂正が行なわれる。
　その読出データはＭＰＸ４８に与えられ、システムデータバス３０へ送出される。」（公報４頁右上欄１２行〜左下欄２行）
　
（ク）「以上説明したように本発明によれば、データの読み出しと書き込みとが共通の端子を介して行なわれるメモリで形成された各バンクにＥＣＣ回路と部分書込回路とが設けられたので、ユーザの要求に応じたメモリ増設が可能であって消費電力が少なく、しかもアクセス制御が容易であり、そのうえ高速アクセスが行なえる高性能なインターリーブメモリ装置を構成することが可能となる。」（公報５頁左下欄６行〜１３行）
　
３．対比・判断
 　
 本願の請求項１に係る発明（以下、前者という）と引用例１に記載された発明（以下、後者という）とを比較すると、
　後者の「ＤＲＡＭ」「ＣＰＵ」「リード要求」「リードデータバッファ」は、それぞれ前者の「データ記憶手段」「データプロセッサ」「読みだし要求」「バッファメモリ」に相当する。
　また、後者では、構成要素としてバス及び転送を意識しているために「データ転送制御装置」「バスコントローラ」という名称を用いているが、前者においても、バスを有しバスを介してデータが転送されるものであるから、後者の「データ転送制御装置」「バスコントローラ」と前者の「データ記憶制御装置」「データ制御手段」とは機能的に同等のものである。
　
　してみると、両者は次の点で一致している。
　
　データを記憶するデータ記憶手段を有し、データプロセッサからのデータ読みだし及び書き込み要求に応じて、データ記憶手段のデータ読みだし及び書き込みを制御するデータ記憶制御装置において、
　複数のデータを記憶するバッファメモリと、
　上記データプロセッサからのデータ読みだし要求に応答し、読みだし要求されたデータが上記バッファメモリに記憶されているか否かを判定し、記憶されていれば、読みだし要求されたデータを上記バッファメモリから読みだしてデータプロセッサに供給し、読みだし要求されたデータがバッファメモリに記憶されていなければ、読みだし要求されたデータと、このデータのアドレスに連続した複数のアドレスのデータをデータ記憶手段から読みだし、上記連続した複数のアドレスのデータを、上記バッファメモリに記憶させるとともに、読みだし要求されたデータをデータプロセッサに供給するデータ制御手段と、
　を備えることを特徴とするデータ記憶制御装置
　
　一方、両者は以下の点で相違している。
　
相違点
　前者は、データの誤り検出訂正機能を有するものであり、
誤り検出訂正を実現する具体的構成として、
（１）データ記憶手段にデータの誤り検出訂正情報を記憶している点、
（２）データ誤り検出訂正手段を複数有し、複数の誤り検出訂正手段をほぼ同時に並列に実行させる点、
を有するものであるのに対し、後者は誤り検出訂正機能を有するものではない点
　
４．相違点についての検討
　
　信頼性を高めるためにＥＣＣ（エラー検出訂正）を設けることは、データ処理の分野では周知の事項であり、ＥＣＣのために記憶手段にデータと共にＥＣＣ情報を格納しておくことも通常の形態である。後者のものについては、ＥＣＣに関する記載はないが、ＥＣＣは他の処理機能と独立していることが多く、他の処理機能を発明の要旨とする出願の明細書では説明の都合上ＥＣＣに関する記載を省略する例も多い。そして、後者のものはＥＣＣを有さないことを特徴とするものではないし、また、後者にＥＣＣを有することの阻害要件が存在するものでもない。以上のとおりであるから、相違点のデータの誤り転出訂正機能を有し、その具体的構成の（１）については格別の相違と言うことはできない。
　処理に時間のかかる部分について、各処理が独立であれば複数の処理手段を並列動作させて実効的処理時間を短縮することは、この分野では常套手段である。引用例２のものでは、メモリ内を複数のメモリバンクに分け、メモリバンク毎にＥＣＣを設け並列動作させることにより実効的処理速度を高めている。従って、ＥＣＣを設けるときの具体的構成として、相違点における（２）のような構成をとることは格別のことと言うことはできない。
　
５．むすび
　したがって、請求項１に係る発明は、引用例１、２に記載された発明に基いて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。