(57)【要約】【課題】ドライエッチングに際し、被エッチング材である基板がエッチング中に帯電され、当該基板を載置している電極に静電吸着して以降の搬送の障害となることを防止する。【解決手段】ガラス基板１の裏面に形成された裏面半導体層３２をエッチングの前に除去しておき、当該半導体層３２での電荷の帯電を未然に防止する。あるいは、裏面半導体層３２につながる半導体層をガラス基板１の側面や周辺部の上面に残し、残した半導体層をエッチング時に露呈状態として帯電した電荷を放電させる。あるいは、裏面半導体層３２を絶縁膜で覆って電荷が帯電され難くする。これにより、作製されるＴＦＴ基板の裏面側に電荷が帯電する状態が回避でき、ＴＦＴ基板を載置している電極からＴＦＴ基板を持ち上げて搬送する際の作業性を向上する。【選択図】　図１
2004103985.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板の上面、側面、裏面の全面にわたって半導体層を形成する工程と、前記絶縁性基板の上面に形成された前記半導体層を用いて半導体素子を形成する工程とを備え、前記半導体素子を形成する工程中にドライエッチング工程を含む半導体装置の製造方法において、前記ドライエッチング工程の前に前記絶縁性基板の裏面に形成された前記半導体層を除去する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
絶縁性基板の上面、側面、裏面の全面にわたって半導体層を形成する工程と、前記絶縁性基板の上面に形成された前記半導体層を用いて半導体素子を形成する工程とを備え、前記半導体素子を形成する工程中にドライエッチング工程を含む半導体装置の製造方法において、前記ドライエッチング工程の前に、前記絶縁性基板の周辺部の上面及び側面に形成された半導体層を前記絶縁性基板の裏面に形成された半導体層と接続した状態で残す工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記絶縁性基板の周辺部の上面及び側面に形成された半導体層を残す工程は、前記半導体層を覆うフォトレジストを利用した選択エッチング方法であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁性基板の周辺部の上面及び側面に形成された半導体層を残す工程は、前記半導体層を覆うエッチングカバーを備えるエッチング装置を用いることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
絶縁性基板の上面、側面、裏面の全面にわたって半導体層を形成する工程と、前記絶縁性基板の上面に形成された前記半導体層を用いて半導体素子を形成する工程とを備え、前記半導体素子を形成する工程中に前記半導体層を覆う絶縁膜を形成する工程を含む半導体装置の製造方法において、前記絶縁膜を前記絶縁性基板の裏面に形成された半導体層を覆うように前記絶縁性基板の上面の半導体層を覆う絶縁膜と連続した状態で形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記絶縁膜は、前記絶縁性基板の裏面の半導体層上において少なくとも１０ｎｍの厚さに形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記絶縁性基板は透明基板であり、前記半導体素子はＴＦＴ（薄膜トランジスタ）であり、製造される半導体装置は液晶表示装置のＴＦＴ基板であることを特徴とする請求項１ないし６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記半導体層の形成にはＬＰ−ＣＶＤ（低圧気相化学成長法）を用いることを特徴とする請求項１ないし７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に絶縁性基板に半導体層を形成した上で、当該半導体層を利用して半導体素子を形成する工程を含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体装置として、絶縁性基板に半導体層を成膜し、この半導体層を利用して半導体素子を形成した半導体装置が種々提案されている。例えば、液晶表示装置は、ＴＦＴ（薄型トランジスタ）を搭載したＴＦＴ基板と、これに対向配置された対向基板と、これらＴＦＴ基板と対向基板との間に介挿される液晶とで構成されているが、半導体装置としてのＴＦＴ基板は、絶縁性基板としての透明ガラス基板の表面に半導体層を形成し、この半導体層を利用してＴＦＴを形成した構成とされている。このＴＦＴ基板の製造方法について説明する。なお、以降の説明では、便宜上ＴＦＴ基板上の画素を構成する１箇所のＴＦＴについて説明するが、実際のＴＦＴ基板としては、例えば１２８０×１０２４個の画素で構成される。
【０００３】
まず、図８（ａ）に示すようにガラス基板１に例えば膜質および膜厚均一性の良好なＬＰ−ＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）を用いて３００ｎｍの酸化膜を堆積させて保護層２を形成し、さらに、ＴＦＴ特性を決める大きな要因である半導体層３を膜質および膜厚均一性の良好なＬＰ−ＣＶＤを用いて５０ｎｍの膜厚に成長させる。このＬＰ−ＣＶＤにおいては、図９に概略図を示すＣＶＤ装置２００が用いられる。このＣＶＤ装置２００は、チャンバ２０１内に多層のガラス基板保持部２０２や電極２０３が内装された構成であり、ガラス基板保持部２０２に複数枚のガラス基板１を保持して前記各膜を成長させるものである。また、前記ガラス基板保持部２０２は、各層にバッファプレート２０４と、ガラス基板１の周縁部を支承する保持部２０５とが設けられている。そのため、ＬＰ−ＣＶＤに際しては、ガラス基板１は保持部２０５によって保持された状態では、そのほぼ全面がガス雰囲気にさらされ、熱反応によりガスが分解されて分子の状態になりガラス基板１の表面への付着および成長が起き、実質的にガラス基板１の表面、側面、裏面を含む全面に保護膜２および半導体膜３が堆積されることになる。
【０００４】
次に、図８（ｂ）に示すように、ガラス基板１の上面側の上面半導体層３にフォトリソグラフィ及びエッチングを用いて表面側に島状の半導体層３１を形成する。この時一般のドライエッチング装置では、ガラス基板１の裏面はエッチング装置の電極に密着しているために、裏面側の裏面半導体層３２が残って形成される。この後、ゲート酸化膜４を成膜し、さらにゲート電極５を形成し、ここでは図示していないが、例えばイオン注入法により半導体層３１に不純物を導入してソース・ドレイン領域を形成し、さらにＣＶＤ法等により５００ｎｍの酸化膜を成長させて層間膜６を形成する。続いて、図８（ｃ）に示すように、ガラス基板１の上面にフォトレジスト８７を形成した上で、ドライエッチングによりフォトレジスト８７で覆われていない領域をエッチングしてコンタクトホール９を形成する。
【０００５】
ここで、前記エッチング工程に際しては、図１０（ａ）に示すエッチング装置３００が用いられる。図示は省略したチャンバ内に接地電極３０１に対向して下部電極３０２が配置されており、この下部電極３０２上に前記したようなＴＦＴ基板１００、すなわち半導体層３（半導体層３１，裏面半導体層３２等）が形成されたガラス基板１（以下、ガラス基板１に半導体層等が形成されているものをＴＦＴ基板１００と称することにする）が載置されてエッチングが行われる。前記下部電極３０２は基材となる導体３０３の周面に絶縁物のコーティングが施されたコーティング電極３０４が形成された構造であり、ＲＦ電源３０５とはコンデンサ３０７を有するマッチングボックス３０６を介して接続されている。また、前記下部電極３０２には、図には表れないが後述するように、下部電極３０２上に載置されたＴＦＴ基板を同下部電極３０２上に持ち上げてエッチング装置から取り出すためのリフトピン３０８が設けられる。
【０００６】
しかる後、図８（ｄ）に示すように、例えばアルミニウム等からなるメタル配線１１を形成してＴＦＴ１２を形成し、さらに第２層間膜１３、第２コンタクトホール１４及び、例えばＩＴＯ（インジウム・スズ酸化膜）からなる透明電極１５を形成して液晶表示装置のＴＦＴ基板１００が作製できる。
【０００７】
ところで、以上のＴＦＴ基板１００の製造に際し、図８（ｃ）におけるコンタクトホール９の形成工程において、エッチングが終了した後にＴＦＴ基板１００をエッチング装置３００から取り出すために基板搬送を行うが、その際には、図１１に示すように、下部電極３０２に設けられたリフトピン３０８を上方に向けて突出させることでＴＦＴ基板１００を下部電極３０２上に持ち上げ、その上で図には表れない搬送ロボットによりチャンバの外部に搬送することが行われる。
このとき、従来のエッチング装置では、同図に鎖線で示すようにＴＦＴ基板１００が水平状態で持ち上げられることがなく、同図に実線で示すようにＴＦＴ基板１００の裏面が下部電極３０２の表面に吸着してしまい、搬送に支障をきたし、エッチングの作業性を低下させるという問題が生じる。また、ＴＦＴ基板１００が下部電極３０２に吸着したまま、リフトピン３０８により無理にＴＦＴ基板１００を持ち上げようとした場合にはＴＦＴ基板１００が破損するという問題も発生する。この場合は、ＴＦＴ基板１００の破損という歩留まり低下の問題と共に、破損したガラスの残骸除去およびエッチング装置の清掃という余計な工数が増加してさらに作業性を悪化させる原因となる。
【０００８】
このようなＴＦＴ基板１００の裏面が下部電極３０２の表面に吸着してしまう理由を説明する。図１０（ａ）に示したエッチング装置３００において、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）モードでＲＦプラズマを立てて、ＴＦＴ基板１００側の自己バイアスで＋イオンを引き込んでエッチングを行う時に、半導体層３１や裏面半導体層３２等を形成したＴＦＴ基板１００の周囲に到達したイオンの一部はＴＦＴ基板１００の裏面に形成されている裏面半導体層３２から電子を奪って中性化する。この現象が持続して裏面半導体層３２には＋電荷の帯電量が増加する。次いで、図１０（ｂ）に示すように、エッチングが終了して放電が止まった時には、裏面半導体層３２は＋電荷に帯電した状態であり、また、当該裏面半導体層３２は、ＴＦＴ基板１００とコーティング電極３０４のそれぞれの絶縁物に挟まれて膜厚分にあたる端部のみが開放されているのにすぎないため、当該裏面半導体層３２から電荷の放出が起き難い状況にある。
【０００９】
一方、エッチング装置３００の下部電極３０２の導体３０３はマッチングボックス３０６のコンデンサ３０７によってＤＣ的に絶縁されているために、裏面半導体層３２の電荷によって導体３０３には−電荷が誘起される。このため、裏面半導体層３２の＋電荷と下部電極３０２の導体３０３の−電荷が引き合うことで、ＴＦＴ基板１００が下部電極３０２に吸着されることになる。なお、ゲート電極４の形成時のドライエッチングにおいては、コンタクトホール９の形成時のときのようなＴＦＴ基板１００の吸着は発生しないが、これはエッチングガスや真空度およびエッチング時間の差と共に、コンタクトホール形成の場合と異なり、エッチング終了まではＴＦＴ基板１００の上面及び側面に半導体層３が残っているために、当該半導体層３に電荷が帯電してもこれら上面及び側面からの放電が行われるためである。
【００１０】
このような帯電した電荷が要因となってＴＦＴ基板が下部電極に吸着される現象を防いで、エッチング装置からのＴＦＴ基板の搬送を円滑に行うための技術として次のような技術が提案されている。第１の技術は、特許第２９７６８９８の明細書に記載の技術であり、この技術は、エッチング装置の上部電極と、試料を載置する下部電極との間に、貫通孔が多数設けられた板状の中間電極を配設しており、エッチング処理後に、当該中間電極と試料との間に酸素雰囲気で高周波電力を印加して、試料での残留電荷を除電する技術である。また、第２の技術は、特開平１１−２６０７２７号公報に記載の技術であり、ここではＣＶＤ装置の下部電極に設けられてウェハを持ち上げるためのリフトピンの材質を１Ｅ−５〜１Ｅ−１０Ωｃｍの導電性材料で形成し、ウェハを持ち上げる際に当該リフトピンをウェハに接触させることで、リフトピンを介して電荷を逃がす方法である。
【００１１】
【発明が解決しようとする課題】
しかしながら、前記第１の技術では、中間電極を備えたエッチング装置を用いる必要があり、既存の汎用的なエッチング装置を用いて前記したＴＦＴ基板の吸着の問題を解消することはできない。また、第２の技術も同様に導電性材料で形成したリフトピンを備えたエッチング装置を用いる必要があり、既存の汎用的なエッチング装置を用いて前記したＴＦＴ基板の吸着の問題を解消することはできない。そのため、第１及び第２の技術ではいずれも既存のエッチング装置を改造しなければならず、コスト的な負担が極めて大きなものとなる。
【００１２】
本発明の目的は、既存の汎用的なエッチング装置を用いて基板の吸着を有効に防止し、エッチング処理後における基板の搬送を好適に行うことを可能にした半導体装置の製造方法を提供するものである。
【００１３】
【課題を解決するための手段】
本発明の製造方法にかかる第１の方法は、絶縁性基板の上面、側面、裏面の全面にわたって半導体層を形成する工程と、前記絶縁性基板の上面に形成された前記半導体層を用いて半導体素子を形成する工程とを備え、前記半導体素子を形成する工程中にドライエッチング工程を含む半導体装置の製造方法において、前記ドライエッチング工程の前に前記絶縁性基板の裏面に形成された前記半導体層を除去する工程を含むことを特徴とする。
【００１４】
また、本発明の製造方法にかかる第２の方法は、絶縁性基板の上面、側面、裏面の全面にわたって半導体層を形成する工程と、前記絶縁性基板の上面に形成された前記半導体層を用いて半導体素子を形成する工程とを備え、前記半導体素子を形成する工程中にドライエッチング工程を含む半導体装置の製造方法において、前記ドライエッチング工程の前に、前記絶縁性基板の周辺部の上面及び側面に形成された半導体層を前記絶縁性基板の裏面に形成された半導体層と接続した状態で残す工程を含むことを特徴とする。この第２の方法においては、前記絶縁性基板の周辺部の上面及び側面に形成された半導体層を残す工程は、前記半導体層を覆うフォトレジストを利用した選択エッチング方法を用いる。また、当該第２の方法においては、前記絶縁性基板の周辺部の上面及び側面に形成された半導体層を残す工程は、前記半導体層を覆うエッチングカバーを備えるエッチング装置を用いてもよい。
【００１５】
また、本発明の製造方法にかかる第３の方法は、絶縁性基板の上面、側面、裏面の全面にわたって半導体層を形成する工程と、前記絶縁性基板の上面に形成された前記半導体層を用いて半導体素子を形成する工程とを備え、前記半導体素子を形成する工程中に前記半導体層を覆う絶縁膜を形成する工程を含む半導体装置の製造方法において、前記絶縁膜を前記絶縁性基板の裏面に形成された半導体層を覆うように前記絶縁性基板の上面の半導体層を覆う絶縁膜と連続した状態で形成する工程を含むことを特徴とする。
【００１６】
本発明の第１の方法によれば、絶縁性基板の裏面の半導体層を除去することで、当該裏面の半導体層に電荷が帯電するようなことがなく、当該帯電が要因とされる絶縁性基板がエッチング装置の電極に静電吸着することが防止、ないし抑制でき、当該絶縁性基板の電極への吸着が要因となる半導体装置の製造上の作業性を向上することができる。
【００１７】
また、本発明の第２の方法によれば、絶縁性基板の裏面の半導体層に帯電した電荷を、周辺部の半導体層を介して放電させることができ、当該帯電が要因とされる絶縁性基板がエッチング装置の電極に静電吸着することが防止、ないし抑制でき、当該絶縁性基板の電極への吸着が要因となる半導体装置の製造上の作業性を向上することができる。
【００１８】
さらに、本発明の第３の方法によれば、絶縁性基板の裏面の半導体層を絶縁膜で覆うことで、当該裏面の半導体層に電荷が帯電することを防止ないし抑制することができ、帯電が要因とされる絶縁性基板がエッチング装置の電極に静電吸着することが防止、ないし抑制でき、当該絶縁性基板の電極への吸着が要因となる半導体装置の製造上の作業性を向上することができる。
【００１９】
【発明の実施の形態】
次に、本発明の複数の実施形態を図面を参照して説明する。なお、以降の実施形態の説明では、従来技術での説明と同様に液晶表示装置を構成するＴＦＴ基板の製造工程を例にとって説明するが、便宜上ＴＦＴ基板の画素を構成する１箇所のＴＦＴについて説明する。実際のＴＦＴ基板としては、例えば１２８０×１０２４個の画素で構成されることは言うまでもない。
【００２０】
（第１の実施形態）
第１の実施形態は本発明の第１の製造方法に対応する実施形態である。まず、図１（ａ）に示すようにガラス基板１に例えば膜質及び膜厚均一性の良好なＬＰ−ＣＶＤを用いて３００ｎｍの酸化膜を堆積させて保護層２を形成し、さらに、同じくＬＰ−ＣＶＤを用いて５０ｎｍの半導体層３を成長させる。これら保護層２及び半導体層３の製造は、図９に示したＣＶＤ装置を用いて行うことはこれまでと同じである。次に、図１（ｂ）に示すように、ガラス基板１の上面側の半導体層３にフォトリソグラフィ及びドライエッチングを用いて島状の半導体層３１を形成する。このドライエッチング装置では、図１０に示したような既存の汎用型のエッチング装置を用いており、このエッチング装置ではガラス基板１の裏面は下部電極に密着しているために、裏面半導体層３２が残って形成される。この後、前記島状の半導体層３１上に絶縁膜としてゲート酸化膜４を成膜し、さらにこのゲート酸化膜４上に金属材料で所要パターンのゲート電極５を形成し、ここでは図示していないが、例えばイオン注入法により不純物を半導体層３１に導入してソース・ドレイン領域を形成し、さらにＣＶＤ法等により５００ｎｍの酸化膜を成長させて層間膜６を形成する。
【００２１】
続いて、図１（ｃ）に示すように、ガラス基板１の表面の全面をフォトレジスト８で覆い、当該フォトレジスト８では覆われていないＴＦＴ基板１００の裏面半導体層３２をエッチングにより除去する。引き続き、前記フォトレジスト８を露光、現像して所要のパターンに形成したフォトレジスト８１を形成し、ドライエッチングによりフォトレジスト８１で覆われていない領域をエッチングして層間膜６及びゲート酸化膜４にわたってコンタクトホール９を形成する。このエッチングについても、図１０に示したような既存の汎用型のエッチング装置を用いる。しかる後、図８（ｄ）に示したように、前記フォトレジスト８１を除去し、例えばアルミニウム等からなるメタル配線１１を形成してコンタクトホール９を通してソース・ドレイン領域に電気接続してＴＦＴ１２を形成し、さらに第２層間膜１３、第２コンタクトホール１４および例えばＩＴＯからなる透明電極１５等を形成して液晶表示装置のＴＦＴ基板が作製できる。
【００２２】
このように、第１の実施形態においては、コンタクトホール９を形成するエッチング作業前にガラス基板１、ＴＦＴ１２及び裏面半導体層３２からなるＴＦＴ基板１００の裏面に形成されている裏面半導体層３２を除去する。このため、エッチング時にＴＦＴ基板１００と下部電極３０２との間に吸着を引き起こす原因である裏面半導体層３２の帯電が生じることは全く無く、ＴＦＴ基板１００と下部電極３０２との吸着が発生しなくなる。これにより、図１１に示したようなエッチング終了時にリフトピン３０８でＴＦＴ基板１００を下部電極３０２上に持ち上げる動作を円滑なものにでき、エッチング装置からのＴＦＴ基板１００の搬送を可能とし、作業性の向上を図ることが可能になる。
【００２３】
（第２の実施形態）
第２の実施形態は本発明の第２の製造方法に対応する実施形態である。まず、図２（ａ）に示すようにガラス基板１に例えば膜質及び膜厚均一性の良好なＬＰ−ＣＶＤを用いて３００ｎｍの酸化膜を堆積させて保護層２を形成し、さらに、同じくＬＰ−ＣＶＤを用いて５０ｎｍの半導体層３を成長させる。これら保護層２及び半導体層３の形成は第１の実施形態と同じである。次に、図２（ｂ）に示すように、第１の実施形態と同様にガラス基板１の上面側の半導体層３の上面にフォトレジスト８２を形成し、これを利用したエッチングにより島状の半導体層３１を形成するが、このときガラス基板１の周辺部の上面から側面へ連続するようにフォトレジスト８３を形成する。これにより、前記島状の半導体層３１を形成するのと同時に、ガラス基板１の周辺部の上面から側面へ連続するように上面半導体層３３、側面半導体層３４及び裏面半導体層３２が残された状態に形成される。
【００２４】
しかる上で、図２（ｃ）に示すように、前記島状の半導体層３１上に絶縁膜としてゲート酸化膜４を成膜し、さらにこのゲート酸化膜４上に金属材料でゲート電極５を形成し、ここでは図示していないが、例えばイオン注入法により半導体層３１に不純物を導入してソース・ドレイン領域を形成し、さらにＣＶＤ法等により５００ｎｍの酸化膜を成長させて層間膜６を形成する。続いて、図２（ｄ）に示すように、ＴＦＴ基板１００の上面にコンタクトホールを形成するためのフォトレジスト８４を形成するが、このときには当該フォトレジスト８４のパターンは前記上面半導体層３３の上方領域を除いた形状とする。続いて、前記フォトレジスト８４を用いてドライエッチングを行うことで、層間膜６及びゲート酸化膜４に半導体層３１に達するコンタクトホール９を形成する。このとき当該ドライエッチングによって、ＴＦＴ基板１００の周辺部に形成されている上面半導体層３３上のゲート酸化膜４及び層間膜６が除去される。なお、このエッチングについては、図１０に示したような既存の汎用型のエッチング装置を用いる。
【００２５】
しかる後、図８（ｄ）に示した従来工程と同様に、例えばアルミニウム等からなるメタル配線１１を形成してＴＦＴ１２を形成し、さらに第２層間膜１３、第２コンタクトホール１４及び、例えばＩＴＯからなる透明電極等１５を形成して液晶表示装置のＴＦＴ基板が作製できる。この後、例えば第１の実施形態の図１（ｃ）の工程と同様に、ＴＦＴ基板１００の上面にフォトレジストを形成してＴＦＴ基板１００のに形成されている上面半導体層３３、側面半導体層３４、及び裏面半導体層３２を除去することで、ＴＦＴ基板１００が作製される。このようにして形成されるＴＦＴ基板では、特に図２（ｂ）の工程においては、その全体の外観構成を図３（ａ），（ｂ）に平面図と断面図で示すような構成となっており、ガラス基板１の周辺の一部に、裏面半導体層３２につながる上面側の半導体層３３および側面半導体層３４が形成されている。
【００２６】
この第２の実施形態においては、ＴＦＴ基板１００の裏面に形成されている裏面半導体層３２と連続するように上面半導体層３３及び側面半導体層３４が存在している。したがって、通常のエッチング作業において、コンタクトホール９のエッチングの後にエッチング時のプラズマによってフォトレジスト８２および８３の表面が硬化するために、後工程の有機溶剤を用いるフォトレジスト剥離のために酸素ガス雰囲気でプラズマ放電させてフォトレジストのアッシングを行っているが、これにより、コンタクトホール９のエッチングが終了した時点から上面半導体層３３及び側面半導体層３４は真空中に曝されることになり、これらの半導体層が真空中に曝される領域＝面積が大幅に増加することになり、アッシングを行う際の酸素ガスとプラズマ放電により裏面半導体層３２に帯電した電荷がこの領域から放電しやすくなる。
【００２７】
したがって、第２の実施形態においても、エッチング後の搬送時に、図１１に示したようなＴＦＴ基板１００と下部電極３０２との吸着が発生し難くなり、リフトピン３０８でＴＦＴ基板１００を下部電極３０２上に持ち上げる動作を円滑なものにでき、エッチング装置からのＴＦＴ基板１００の搬送を可能とし、作業性の向上を図ることが可能になる。
【００２８】
ここで、第２の実施形態では、上面半導体層と側面半導体層はガラス基板の一辺のみでなく、複数の辺に設けてもよい。例えば、図４（ａ），（ｂ）に平面図と断面図を示すように、ガラス基板１の周辺部の全ての領域に上面半導体層３３及び側面半導体層３４を形成する形態であっても構わない。勿論、向かい合う２辺、また、隣り合う２辺および隣り合う３辺の形態であっても構わないし、各辺の一部であってもそれらの組み合わせであっても構わない。特に、上面半導体層３３及び側面半導体層３４の面積を増大すれば、それに伴って裏面半導体層３２に帯電した電荷が放電され易くなり、ＴＦＴ基板と下部電極との吸着を防止する効果に高いものが得られるようになる。
【００２９】
（第３の実施形態）
第３の実施形態は本発明の第３の製造方法に対応する実施形態である。まず、図５（ａ）に示すように、第１の実施形態と同様に、ガラス基板１に例えば膜質及び膜厚均一性の良好なＬＰ−ＣＶＤを用いて３００ｎｍの酸化膜を堆積させて保護層２を形成し、さらに、同じくＬＰ−ＣＶＤを用いて５０ｎｍの半導体層３を成長させる。次に、図５（ｂ）に示すように、フォトリソグラフィ及びエッチングによりガラス基板１の上面の半導体層３をエッチングして島状の半導体層３１を形成する。このとき、半導体層３は、島状の半導体層３１以外の上面半導体層と側面半導体層はエッチング除去されるが、裏面半導体層３２は残される。次いで、ＬＰ−ＣＶＤ法により絶縁膜としてゲート酸化膜４を例えば５０ｎｍの厚さに形成する。このとき、ゲート酸化膜４はガラス基板１の上面のみならず、側面及び裏面にまで形成し、当該ゲート酸化膜４によって前記半導体層３１のみならず裏面半導体層３を全て覆うように形成する。
【００３０】
続いて、図５（ｃ）に示すように、フォトリソグラフィ及びエッチングによりゲート酸化膜４上にゲート電極５を形成し、ここでは図示していないが、例えばイオン注入法により不純物を半導体層３１に導入してソース・ドレイン領域を形成する。さらに、ＣＶＤ法等により５００ｎｍの酸化膜を成長させて層間膜６を形成する。続いて、図５（ｄ）に示すように、フォトレジスト８５を形成した後、ドライエッチングを行うことで、層間膜６及びゲート酸化膜４にコンタクトホール９を形成する。
【００３１】
しかる後、図８（ｄ）に示したように、例えばアルミニウム等からなるメタル配線１１を形成してＴＦＴ１２を形成し、さらに第２層間膜１３、第２コンタクトホール１４及び、例えばＩＴＯからなる透明電極等１５を形成する。この後、例えば第１の実施形態の図１（ｃ）の工程と同様に、ＴＦＴ基板１００の上面にフォトレジストを形成してＴＦＴ基板１００の裏面に形成されているゲート酸化膜４および裏面半導体層３２を除去することで、液晶表示装置のＴＦＴ基板が作製できる。
【００３２】
第３の実施形態では、コンタクトホール９を形成するためのエッチング工程において、図１０（ａ）に示したように、ＴＦＴ基板１００の周囲に到達したイオンの一部は裏面半導体層３２から電子を奪って中性化しようとするが、裏面半導体層３２はゲート酸化膜４と同じ絶縁膜で覆われているために、当該イオンは中性化することができなくなる。したがって、裏面半導体層３２には＋電荷の帯電が発生しなくなり、下部電極３０２とＴＦＴ基板１００の吸着が起こらなくなる。
【００３３】
なお、本実施形態において、ゲート酸化膜４の膜厚を５０ｎｍとしたのは以下の理由による。例えば、ゲート酸化膜４を形成する前に半導体層３１の表面を清浄化するために、濃度の低い弗酸（ＨＦ）溶液による表面処理を行うような場合があり、この時、ＴＦＴ基板１００の裏面に形成されたゲート酸化膜４はＨＦによりエッチングされて薄くなってしまう。また、一方で前記した本実施形態におけるイオンによる中性化の防止効果を得るためにはゲート酸化膜４は少なくとも１０ｎｍ以上の厚さが必要である。したがって、ＨＦによる膜厚の減少によっても当該ゲート酸化膜４を１０ｎｍの厚さに残しておくためには、ゲート酸化膜４を５０ｎｍ程度の厚さに形成することが好ましい。勿論、ＨＦによる表面処理が無いプロセスを用いるのであればゲート酸化膜４の膜厚、即ち裏面半導体層３２の表面に存在する絶縁膜の膜厚を１０ｎｍとしても良い。
【００３４】
（第４の実施形態）。
第４の実施形態は本発明の第２の製造方法の変形例に相当する実施形態であり、特にここでは、第２の実施形態においてガラス基板１の周辺部の上面および側面に裏面半導体層に連続するように形成した上面半導体層３３及び側面半導体層３４の形成方法を相違させた方法である。まず、図６（ａ）に示すようにガラス基板１に例えば膜質及び膜厚均一性の良好なＬＰ−ＣＶＤを用いて３００ｎｍの酸化膜を堆積させて保護層２を形成し、さらに、同じくＬＰ−ＣＶＤを用いて５０ｎｍの半導体層３を成長させる。続いて、図６（ｂ）に示すように、島状の半導体層を形成する領域にフォトレジスト８６を形成した後、図６（ｃ）に示すように、ガラス基板１の周辺部をエッチングカバー３０９で覆った状態で半導体層３のエッチングを行ない、図６（ｄ）のように島状の半導体層３１を形成すると同時に、裏面半導体層３２につながる上面半導体層３３と側面半導体層３４を形成する。
【００３５】
ここで、前記半導体層３のエッチングには、図７に示す下部電極３０２を備えるエッチング装置を利用する。すなわち、図７（ａ）は下部電極３０２の平面図、（ｂ）はその断面図であり、当該エッチング装置は下部電極３０２の上面側に平面形状がコ字型をしたエッチングカバー３０９を備えており、下部電極３０２上にＴＦＴ基板１００を搬入するときには、リフトピン３０８及びエッチングカバー３０９が上昇しており、ＴＦＴ基板１００がリフトピン３０８上に搬送されるとＴＦＴ基板１００、リフトピン３０８及びエッチングカバー３０９は降下し、ＴＦＴ基板１００が下部電極３０２に接した後もリフトピン３０８及びエッチングカバー３０９は降下し、エッチングカバー３０９が下部電極３０２に接したところで停止するように連動機構３１０が働く。そして、エッチングカバー３０９が下部電極３０２に接した状態では図７（ｃ）のように、ガラス基板１の最上面と向き合うエッチングカバー３０９との隙間は０〜０．２ｍｍの間となり、図６（ｃ）に示したように半導体層３をエッチングカバー３０９で覆い、上面半導体層３３と側面半導体層３４を形成可能とする。
【００３６】
しかる後は、第２の実施形態で示した図２（ｃ），（ｄ）と同様の工程を経てＴＦＴ基板が作製できる。ただし、第２実施形態では、ガラス基板１の一辺のみに上面半導体層３３及び側面半導体層３４を形成していたが、この第４の実施形態ではガラス基板１の３辺に上面半導体層３３及び側面半導体層３４を形成することになり、それだけ裏面半導体層３２における放電効果を高めることが可能であることは前述した通りである。
【００３７】
また、前記第２の実施形態では、上面半導体層３３や側面半導体層３４を形成する際にフォトレジストをガラス基板１の周辺部まで残す方法であった。このような場合には、周辺部のフォトレジストがエッチング装置の下部電極に付着して、汚れの原因やプロセスの障害となることがある。これを防止するために、ガラス基板の周辺部のフォトレジストをあらかじめ除去しておくエッジリンス工程を追加する方法もあるが、これでは第２の実施形態の方法を実現することは不可能になってしまう。この点、第４の実施形態では、ガラス基板１の周辺部にフォトレジストを形成する必要がないため、エッジリンスを追加した場合でも適用できるという利点がある。
【００３８】
以上、本発明を種々の実施形態に基づいて説明したが、本発明においてＴＦＴを構成する半導体層としては、特定の種類に限定されるものではなく、アモルファスシリコンや多結晶シリコンが使用でき、特に多結晶シリコンを用いる場合は画素と共に図示していないが、ＴＦＴ基板に形成してＴＦＴを駆動するための駆動回路を一体に形成することも可能である。
【００３９】
また、本発明はＴＦＴ基板の製造に限られるものではなく、絶縁基板に半導体層を形成し、この半導体層を利用して半導体素子を形成する半導体装置であれば、そのエッチング工程において本発明を適用することが可能であることは言うまでもない。
【００４０】
【発明の効果】
以上説明したように本発明の第１ないし第３の製造方法は、絶縁性基板の裏面半導体層を除去し、あるいは裏面半導体層での電荷の放電性を高め、あるいは裏面半導体層への電荷の帯電を防止することにより、いずれにおいても絶縁性基板の裏面側における電荷の帯電を防止することが可能とされるため、絶縁性基板がエッチング装置の電極に対して吸着が起こらなくなるために、エッチング終了時に基板を搬送するためにリフトピンで基板を持ち上げる際に、従来のような基板貼り付きがなく、基板の円滑な搬送が可能となり、作業性の向上が図れるという顕著な作用効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を製造工程順に示す断面図である。
【図２】本発明の第２の実施形態を製造工程順に示す断面図である。
【図３】第２の実施形態で製造されるＴＦＴ基板の全体を示す概略の平面図と断面図である。
【図４】第２の実施形態で製造されるＴＦＴ基板の変形例の全体を示す概略の平面図と断面図である。
【図５】本発明の第３の実施形態を製造工程順に示す断面図である。
【図６】本発明の第４の実施形態を製造工程順に示す断面図である。
【図７】第４の実施形態で使用するエッチング装置の下部電極の概略構成を示す平面図と断面図である。
【図８】従来のＴＦＴ基板の製造方法を工程順に示す断面図である。
【図９】ＬＰ−ＣＶＤ装置の概略構成図である。
【図１０】ＴＦＴ基板が下部電極に吸着する理由を説明するためのエッチング装置の構成図である。
【図１１】ＴＦＴ基板が下部電極に吸着する状態を示す模式図である。
【符号の説明】
１　ガラス基板
２　保護層
３　半導体層
４　ゲート酸化膜
５　ゲート電極
６　層間膜
８（８１〜８７）　フォトレジスト
９　コンタクトホール
１１　メタル配線
１２　ＴＦＴ
１３　第２層間膜
１４　第２コンタクトホール
１５　透明電極
３１　島状の半導体層
３２　裏面半導体層
３３　上面半導体層
３４　側面半導体層
１００　ＴＦＴ基板
２００　ＬＰ−ＣＶＤ装置
３００　エッチング装置
３０１　対向電極
３０２　下部電極
３０８　リフトピン
３０９　エッチングカバー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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