【事件の表示】
　平成　６年特許願第１２２８３５号「薄膜半導体装置の製造方法」拒絶査定不服審判事件〔平成　７年１２月２２日出願公開、特開平　７−３３５８９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成６年６月３日の出願であって、平成１４年４月１８日付で拒絶査定がなされ、これに対し、同年５月２３日に拒絶査定に対する審判請求がなされるとともに、同年６月２０日付で手続補正がなされたものである。
　
　
２．平成１４年６月２０日付の手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１４年６月２０日付の手続補正を却下する。
［理由］
（１）本件補正の内容
　平成１４年６月２０日付の手続補正（以下、「本件補正」という）の内容は、特許請求の範囲を次のとおりに補正すると共に、明細書【００１２】段落の記載を次のとおりに補正するものである。
「【請求項１】絶縁性基板上に半導体層を形成し、該半導体層上にゲート絶縁膜を形成する工程と、前記半導体層のチャネルとなる領域に低濃度の不純物イオンを注入する工程と、前記ゲート絶縁膜上に非単結晶シリコン膜で構成されたゲート電極パターンを形成する工程と、該ゲート電極パターンの上に高融点金属膜を堆積させて、アニール法により前記ゲート電極パターンをサリサイド化してゲート電極を形成する工程と、該ゲート電極をマスクとして前記半導体層の所定箇所に不純物を注入してソース領域およびドレイン領域を形成する工程とからなることを特徴とする薄膜半導体装置の製造方法。
　【請求項２】前記高融点金属膜は、コバルト、パラジウム、ニッケル、チタン、モリブデン、タングステン、ニオブのうちのいずれかであることを特徴とする請求項１記載の薄膜半導体装置の製造方法。
　【請求項３】　前記アニール法は、レーザーアニール法またはラピッドサーマルアニール法であることを特徴とする請求項１または２記載の薄膜半導体装置の製造方法。」
「【００１２】
　　【課題を解決するための手段】
　本発明の薄膜半導体装置の製造方法は、絶縁性基板上に半導体層を形成し、該半導体層上にゲート絶縁膜を形成する工程と、前記半導体層のチャネルとなる領域に低濃度の不純物イオンを注入する工程と、前記ゲート絶縁膜上に非単結晶シリコン膜で構成されたゲート電極パターンを形成する工程と、該ゲート電極パターンの上に高融点金属膜を堆積させて、アニール法により前記ゲート電極パターンをサリサイド化してゲート電極を形成する工程と、該ゲート電極をマスクとして前記半導体層の所定箇所に不純物を注入してソース領域およびドレイン領域を形成する工程とからなることを特徴とする。」
　
　そこで、本件補正のうち特許請求の範囲の補正事項を整理すると、次のとおりである。（以下では、平成１３年１１月１２日付手続補正により補正された特許請求の範囲の請求項１乃至４を、それぞれ「旧請求項１」等という。）
（補正事項１）
旧請求項２の「絶縁性非晶質基板」部分の記載を、「絶縁性基板」に補正する。
（補正事項２）
旧請求項１を削除し、旧請求項２ないし４を請求項１ないし３に繰り上げる。
　
（２）本件補正についての検討
　上記補正事項２のうち旧請求項１を削除する事項は、請求項の削除を目的とするものであり、旧請求項２ないし４を請求項１ないし３に繰り上げる事項は、旧請求項１を削除することに基づく、明りょうでない記載の釈明を目的とするものである。
　次に、補正事項１について検討すると、「絶縁性基板」という事項は、非晶質でない絶縁性基板をも含むことからみて、「絶縁性非晶質基板」という事項よりも概念的により上位の事項であるから、補正事項１は特許請求の範囲の拡張に該当するものである。よって、補正事項１は、特許請求の範囲の減縮を目的とするものではない。また、補正事項１は、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものでもない。
　
（３）むすび
　したがって、補正事項１を含む本件補正は、特許法第１７条の２第３項第１号ないし第４号に規定されている事項を目的とするものに該当しないから、同法第１５９条第１項で準用する同法第５３条第１項の規定により却下すべきものである。
　
　
３．本願発明について
　平成１４年６月２０日付の手続補正は上記のとおり却下されたので、本願の請求項１ないし４に係る発明は、平成１３年１１月１２日付手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１ないし４に記載されたとおりのものと認められるところ、その請求項２に係る発明（以下「本願発明」という）は、次のとおりのものである。
「絶縁性非晶質基板上に半導体層を形成し、該半導体層上にゲート絶縁膜を形成する工程と、前記半導体層のチャネルとなる領域に低濃度の不純物イオンを注入する工程と、前記ゲート絶縁膜上に非単結晶シリコン膜で構成されたゲート電極パターンを形成する工程と、該ゲート電極パターンの上に高融点金属膜を堆積させて、アニール法により前記ゲート電極パターンをサリサイド化してゲート電極を形成する工程と、該ゲート電極をマスクとして前記半導体層の所定箇所に不純物を注入してソース領域およびドレイン領域を形成する工程とからなることを特徴とする薄膜半導体装置の製造方法。」
　
（１）引用例
　これに対して、原査定の拒絶の理由に引用された、本願の出願前に日本国内において頒布された特開平２−８２５７１号公報（以下、「引用例１」という）には、次の事項が記載されている。
「ガラスよりなる絶縁基板１上に、薄膜トランジスタの能動層Ｐｏｌｙ−Ｓｉ層（第１の半導体膜に相当する。）１２が低圧気相成長（LPCVD）法によつて堆積され、薄膜トランジスタの素子領域を形成するように島状にパターニングされる。（第１図（ａ））。
　次に、薄膜トランジスタのＳｉＯ2よりなるゲート絶縁膜（第１の絶縁膜に相当する。）１３が常圧気相成長（APCVD）法によつて絶縁基板１全面に被着され」（第４頁左上欄第７行〜第１６行）
「薄膜トランジスタのゲート電極および配線膜となるＰｏｌｙ−Ｓｉ膜（第２の半導体膜に相当する）２０１がLPCVD法によつて全面に被着される（第１図（ｂ））。
　そして、Ｐｏｌｙ−Ｓｉ膜は、ホトエツチングにより、走査配線２０およびゲートSi電極１４へパターニングされる（第１図（ｃ））。」（第４頁左上欄第１６行〜右上欄第２行）
「全面に、スパツタ法でＰｔ膜（高融点金属膜）１０５が堆積される（第１図（ｄ））。
　酸素雰囲気中４８０℃で３０分間熱処理され、Ｐｔ膜１０５のうちＳｉ膜に接する部分が選択的にシリサイド化される。未反応のＰｔ膜１０５を王水で除去する。」（第４頁右上欄第３行〜第８行）
「選択的に形成されたＰｔシリサイド膜（化合物に相当する。）１０６をマスクとして、Ｐ+イオンをイオン注入法により注入し、ソース・ドレイン領域および走査用配線を形成する。（第１図（ｅ））。」（第４頁右上欄第８行〜第１２行）
「第１図（ｅ）は本半導体装置の一部断面構造を示すが、この平面構造を示したものが第１図（ｆ）である。能動層Ｐｏｌｙ−Ｓｉ膜１２は、図に示す平面形状であり、
　走査配線２０から延長した、Ｐｏｌｙ−Ｓｉ膜とＰｔシリサイド膜の積層膜が、ゲートＳｉＯ2膜１３を介して、交差している。」（第４頁右上欄第１３行〜第１９行）
　
　以上をまとめると、引用例１には
「ガラスよりなる絶縁基板上に能動層Ｐｏｌｙ−Ｓｉ膜を堆積し、該能動層Ｐｏｌｙ−Ｓｉ膜上にゲート絶縁膜を被着し、前記ゲート絶縁膜上にＰｏｌｙ−Ｓｉ膜で構成されたゲートＳｉ電極を形成し、該ゲートＳｉ電極の上にＰｔ膜を堆積させて、熱処理により前記Ｐｔ膜のうち前記Ｓｉ膜に接する部分を選択的にシリサイド化してＰｏｌｙ−Ｓｉ膜とＰｔシリサイド膜が積層されたゲート電極を形成し、該ゲート電極をマスクとして前記能動層Ｐｏｌｙ−Ｓｉ膜にＰ+イオンを注入してソース・ドレイン領域を形成する薄膜トランジスタの製造方法。」
が記載されているものと認める。
　
（２）対比
　本願発明と引用例１に記載された発明（以下、「引用発明１」という）とを比較する。
　引用発明１における「ガラスよりなる絶縁基板」は、本願発明における「絶縁性非晶質基板」に相当し、以下同様に、「能動層Ｐｏｌｙ−Ｓｉ膜」は「半導体層」に、「Ｐｏｌｙ−Ｓｉ膜」は「非単結晶シリコン膜」に、「ゲートＳｉ電極」は「ゲート電極パターン」に、「Ｐｔ膜」は「高融点金属膜」に、「能動層Ｐｏｌｙ−Ｓｉ膜にＰ+イオンを注入してソース・ドレイン領域を形成すること」は「半導体層の所定箇所に不純物を注入してソース領域およびドレイン領域を形成する工程」にそれぞれ相当する。
　また、本願明細書【００１９】段落には「選択的にシリサイド化（サリサイド：Ｓｅｌｆ　Ａｌｉｇｎｅｄ　Ｓｉｌｉｃｉｄｅ〈Ｓａｌｉｃｉｄｅ〉）されたサリサイド膜」と記載されているから、引用発明１における「熱処理により前記Ｐｔ膜のうち前記Ｓｉ膜に接する部分を選択的にシリサイド化」する工程は、本願発明における「アニール法により前記ゲート電極パターンをサリサイド化」する工程に相当する。
　したがって、両者は
「絶縁性非晶質基板上に半導体層を形成し、該半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に非単結晶シリコン膜で構成されたゲート電極パターンを形成する工程と、該ゲート電極パターンの上に高融点金属膜を堆積させて、アニール法により前記ゲート電極パターンをサリサイド化する工程と、前記半導体層の所定箇所に不純物を注入してソース領域およびドレイン領域を形成する工程とからなることを特徴とする薄膜半導体装置の製造方法。」
である点で一致し、以下の点で相違する。
［相違点１］
　本願発明は「前記半導体層のチャネルとなる領域に低濃度の不純物イオンを注入する工程」を有するのに対し、引用発明１は、そのような工程を有さない点。
［相違点２］
　本願発明では「ゲート電極パターンをサリサイド化してゲート電極を形成」し「該ゲート電極をマスクとして」不純物を注入するのに対し、引用発明１では、「ゲート電極パターンをサリサイド化してＰｏｌｙ−Ｓｉ膜とＰｔシリサイド膜が積層されたゲート電極を形成」し「該積層されたゲート電極をマスクとして」不純物を注入する点。
　
（３）判断
上記相違点につき以下検討する。
［相違点１について］
　薄膜半導体装置の製造方法において、半導体層のチャネルとなる領域に低濃度の不純物イオンを注入する工程により、Ｖｔｈのシフトを防止する技術は、特開平４−１４４１２３号公報（特に、第６頁左下欄第１行〜第１７行参照）、特開昭６３−２６１８８０号公報（特に、第２頁右下欄第１４行〜第３頁左上欄第９行及び第３頁左下欄第９行から同頁右下欄第５行参照）にも記載されている、本願出願前より既に周知の技術であり、引用発明１に当該周知技術を付加することは、当業者が適宜なし得た事項に過ぎない。
［相違点２について］
　本願明細書において、「ゲート電極パターンをサリサイド化してゲート電極を形成」する工程は「ゲート電極パターンをシリサイド化して単一のシリサイド層からなるゲート電極を形成する工程」を意味する旨、特に定義した記載は見られない。そこで、本願における「ゲート電極パターンをサリサイド化してゲート電極を形成する工程」は当該技術分野における通常の「サリサイド化工程」と同じ意味であると解されるところ、本願出願前に頒布され周知の刊行物である「超高速ＭＯＳデバイス」（香山晋編、培風館、昭和６１年２月１０日初版発行）には、「ポリサイド構造をさらに発展させたものとして、サリサイド（salicide）がある。これは、従来ＭＯＳＦＥＴ構造のポリシリコンゲート、ソース、ドレインを露出させた状態で、一度に、この３か所をシリサイド化したものである。・・・この選択ＣＶＤ法のほかに、従来ＭＯＳＦＥＴ構造上全面に高融点金属を堆積させ、適当温度でサリサイド化し、酸化膜上のシリサイド化していない金属のみをエッチングするという方法もある。」（第１５５頁第３５行〜第１５６頁第８行）と記載されている。ここで同刊行物において「ポリサイド」とは「ポリシリコンとシリサイドの積層構造のゲート電極」を意味すると記載されており（第１５５頁第２５行〜第２６行）、さらに同刊行物の図４．２９も合わせて参酌すると、ゲート電極パターンのサリサイド化によりゲート電極を形成する工程において、当該ゲート電極は、ポリシリコン層と高融点金属シリサイドが積層された構造に形成されたものを意味することが一般的であると認められる。
　以上のことから、本願における「ゲート電極パターンをサリサイド化してゲート電極を形成する」工程の意味する範囲には、引用発明１の「ゲート電極パターンをサリサイド化してＰｏｌｙ−Ｓｉ膜と（Ｐｔ）シリサイド膜が積層されたゲート電極を形成」する工程も含まれると解すべきである。そして、引用発明１においても、本願発明と同様に、ゲート電極をマスクとして不純物を注入しているのであるから、相違点２は、単に表現上の差異に過ぎない。
　なお、仮に本願発明における「ゲート電極パターンをサリサイド化してゲート電極を形成する」ことが、ゲート電極パターン全体をシリサイド化して単一のシリサイド層からなるゲート電極を形成することのみを意味するとしても、シリサイドの厚みはシリサイド化を行う際のシリコン層と金属層の厚みの比を制御することにより適宜設定し得る事項であり、引用発明１においてゲート電極パターン全体をシリサイド化するようにシリコン層と金属層との厚みの比を設定することにより「ゲート電極パターンをサリサイド化してゲート電極を形成する」ことは、当業者が適宜なし得たことである。
　
（４）むすび
　したがって、本願発明は、引用例１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、他の請求項について検討するまでもなく、結論のとおり審決する。