(57)【要約】【課題】スプリアス特性が良好で、消費電流を低減でき、かつ回路規模も縮小できるΔΣ変調器及びΔΣ変調方式ＰＬＬ回路を提供する。【解決手段】本発明に係るΔΣ変調器６ａは、第１の設定値と帰還信号とを乗算する掛算器１１と、掛算器１１の出力信号に第２の設定値を加算する第１の加算器１２と、第１の加算器１２の出力信号を積分する第１の積分器１３と、第１の積分器１３の出力信号を積分する第２の積分器１４と、第１及び第２の積分器１３，１４の出力信号同士を加算する第２の加算器１５と、第２の加算器１５の出力信号と第１の設定値に相関する値とを比較し、比較結果を示す３値を帰還信号として出力する比較器１６と、を有する。ΔΣ変調器６ａ内の比較器１６の出力を３値にしたため、ΔΣ変調方式ＰＬＬ回路内の分周器２の分周比を３通りに設定でき、分周比が変化する周期を従来よりも長く設定できるため、スプリアスを防止できる。【選択図】　図２
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【特許請求の範囲】
【請求項１】
第１の設定値と帰還信号とを乗算する掛算器と、
前記掛算器の出力信号に第２の設定値を加算する第１の加算器と、
前記第１の加算器の出力信号を積分する第１の積分器と、
前記第１の積分器の出力信号を積分する第２の積分器と、
前記第１及び第２の積分器の出力信号同士を加算する第２の加算器と、
前記第２の加算器の出力信号と前記第１の設定値に相関する値とを比較し、比較結果を示す３値を前記帰還信号として出力する比較器と、を備えることを特徴とするΔΣ変調器。
【請求項２】
前記第１の設定値をＤ、前記第２の設定値をＦとしたとき、−Ｄ／２≦Ｆ≦Ｄ／２の関係を満たすようにすることを特徴とする請求項１に記載のΔΣ変調器。
【請求項３】
前記比較器は、前記第２の加算器の出力信号が前記第１の設定値に相関する値より大きいことを示す第１の値と、前記第２の加算器の出力信号が前記第１の設定値に相関する値に等しいことを示す第２の値と、前記第２の加算器の出力信号が前記第１の設定値に相関する値より小さいことを示す第３の値とを前記帰還信号として出力することを特徴とする請求項１または２に記載のΔΣ変調方式ＰＬＬ回路。
【請求項４】
電圧信号に応じた周波数の発振信号を出力する電圧制御型発振器と、
前記発振信号の周波数を所定の分周比で分周した分周信号を出力する分周器と、
前記分周信号と基準周波数信号との位相差に応じた信号を出力する位相比較器と、
前記位相比較器の出力信号に応じた電流信号を出力するチャージポンプと、
前記チャージポンプから出力された電流信号に応じた電圧信号を出力するループフィルタと、
前記分周器の分周比を決定するΔΣ変調器と、を備え、
前記ΔΣ変調器は、
第１の設定値と帰還信号とを乗算する掛算器と、
前記掛算器の出力信号に第２の設定値を加算する第１の加算器と、
前記第１の加算器の出力信号を積分する第１の積分器と、
前記第１の積分器の出力信号を積分する第２の積分器と、
前記第１及び第２の積分器の出力信号同士を加算する第２の加算器と、
前記第２の加算器の出力信号と前記第１の設定値に相関する値とを比較し、比較結果を示す３値を前記帰還信号として出力する比較器と、
を有し、
前記分周器は、前記比較器の出力に基づいて分周比を設定することを特徴とするΔΣ変調方式ＰＬＬ回路。
【請求項５】
前記比較器は、前記第２の加算器の出力信号が前記分周比信号に相関する信号より大きいことを示す第１の値と、前記第２の加算器の出力信号が前記分周比信号に相関する信号に等しいことを示す第２の値と、前記第２の加算器の出力信号が前記分周比信号に相関する信号より小さいことを示す第３の値とを前記帰還信号として出力することを特徴とする請求項４に記載のΔΣ変調方式ＰＬＬ回路。
【請求項６】
前記第１の設定値に相関する値は、前記第１の設定値を１／４した値であることを特徴とする請求項４または５に記載のΔΣ変調方式ＰＬＬ回路。
【請求項７】
前記第１の設定値をＤ、前記第２の設定値をＦとしたとき、−Ｄ／２≦Ｆ≦Ｄ／２の関係を満たすようにすることを特徴とする請求項４及至６のいずれかに記載のΔΣ変調方式ＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路やＡ／Ｄ変換器などに用いられるΔΣ変調器と、このΔΣ変調器を用いたＰＬＬ回路とに関する。
【０００２】
【従来の技術】
Ａ／Ｄ変換器などの変換精度を上げるには、標本化周波数をきわめて高くしなければならず、回路を実現するのが困難になる。また、Ａ／Ｄ変換器のビット数が増えるほど、量子化雑音と折返し雑音が増大する。
【０００３】
標本化周波数を高くせず、量子化雑音と折返し雑音を低減できる手法として、ΔΣ変調方式が知られている。ΔΣ変調器は、Ａ／Ｄ変換器やＤ／Ａ変換器に用いられる他に、ＰＬＬ回路にも用いられる。
【０００４】
図６は従来のΔΣ変調器を用いた従来のＰＬＬ回路の概略構成を示すブロック図である。図示のように、従来のＰＬＬ回路は、電圧制御型発振器（ＶＣＯ）１と、分周器２と、位相比較器３と、チャージポンプ４と、ループフィルタ５と、ΔΣ変調器６とを有する。
【０００５】
ΔΣ変調器６は、分周器２の分周比に基づいて、次回の分周器２の分周比を決定する。ΔΣ変調器６の出力は２値であり、分周器２はΔΣ変調器６の２値出力に基づいて新たな分周比を決定する。より具体的には、ΔΣ変調器６の２値出力に基づいて、分周器２は分周比を±１する。
【０００６】
【発明が解決しようとする課題】
このように、従来のΔΣ変調器６は、２値のみを出力していたため、ΔΣ変調方式ＰＬＬ回路の分周比は、＋１されるか−１されるかの２通りしかなく、ΔΣ変調器６の出力の周期を長く設定できないことから、スプリアス特性がよくなかった。
【０００７】
また、ΔΣ変調方式ＰＬＬ回路の分周比は、分周器２の分周比をＮとしたときに、（Ｎ＋Ｆ／Ｄ）で表される。ＦとＤは、ΔΣ変調器６に入力される値である。従来は、Ｆを正の値にしていたため、ΔΣ変調器６内の加算器のビット数が多くなり、その結果、ΔΣ変調器６の回路規模が大きくなるとともに、消費電流も増えるという問題があった。
【０００８】
本発明は、このような点に鑑みてなされたものであり、その目的は、スプリアス特性が良好で、消費電流を低減でき、かつ回路規模も縮小できるΔΣ変調器及びΔΣ変調方式ＰＬＬ回路を提供することにある。
【０００９】
【課題を解決するための手段】
上述した課題を解決するために、本発明は、第１の設定値と帰還信号とを乗算する掛算器と、前記掛算器の出力信号に第２の設定値を加算する第１の加算器と、前記第１の加算器の出力信号を積分する第１の積分器と、前記第１の積分器の出力信号を積分する第２の積分器と、前記第１及び第２の積分器の出力信号同士を加算する第２の加算器と、前記第２の加算器の出力信号と前記第１の設定値に相関する値とを比較し、比較結果を示す３値を前記帰還信号として出力する比較器と、を備える。
【００１０】
本発明では、比較器から比較結果を示す３値を出力することにより、ΔΣ変調器の出力周期を長く設定し、スプリアスを防止する。
【００１１】
また、電圧信号に応じた周波数の発振信号を出力する電圧制御型発振器と、前記発振信号の周波数を所定の分周比で分周した分周信号を出力する分周器と、前記分周信号と基準周波数信号との位相差に応じた信号を出力する位相比較器と、前記位相比較器の出力信号に応じた電流信号を出力するチャージポンプと、前記チャージポンプから出力された電流信号に応じた電圧信号を出力するループフィルタと、前記分周器の分周比を決定するΔΣ変調器と、を備え、前記ΔΣ変調器は、第１の設定値と帰還信号とを乗算する掛算器と、前記掛算器の出力信号に第２の設定値を加算する第１の加算器と、前記第１の加算器の出力信号を積分する第１の積分器と、前記第１の積分器の出力信号を積分する第２の積分器と、前記第１及び第２の積分器の出力信号同士を加算する第２の加算器と、前記第２の加算器の出力信号と前記第１の設定値に相関する値とを比較し、比較結果を示す３値を前記帰還信号として出力する比較器と、を有し、前記分周器は、前記比較器の出力に基づいて分周比を設定する。
【００１２】
【発明の実施の形態】
以下、本発明に係るΔΣ変調器及びΔΣ変調方式ＰＬＬ回路について、図面を参照しながら具体的に説明する。
【００１３】
図１は本発明に係るΔΣ変調器を用いたΔΣ変調方式ＰＬＬ回路の一実施形態の概略構成を示すブロック図である。図１のΔΣ変調方式ＰＬＬ回路は、電圧信号に応じた周波数の発振信号を出力する電圧制御型発振器（ＶＣＯ）１と、ＶＣＯ１の発振信号の周波数を所定の分周比で分周した分周信号を出力する分周器２と、分周信号と基準周波数信号との位相差に応じた信号を出力する位相比較器３と、位相比較器３の出力信号に応じた電流信号を出力するチャージポンプ４と、チャージポンプ４から出力された電流信号に応じた電圧信号を出力するループフィルタ５と、分周器２の分周比を決定するΔΣ変調器６ａと、を備えている。
【００１４】
図１のΔΣ変調方式ＰＬＬ回路は、図６に示した従来のΔΣ変調方式ＰＬＬ回路と比べて、ΔΣ変調器６ａが３値を出力する点で異なっている。このため、図１の分周器２は、直前の分周比Ｎの±１か、直前の分周比Ｎと同じ分周比Ｎに設定される。
【００１５】
図２は図１のΔΣ変調器６ａの内部構成を示すブロック図である。図２のΔΣ変調器６ａは、第１の設定値と帰還信号とを乗算する掛算器１１と、掛算器１１の出力信号に第２の設定値を加算する第１の加算器１２と、第１の加算器１２の出力信号を積分する第１の積分器１３と、第１の積分器１３の出力信号を積分する第２の積分器１４と、第１及び第２の積分器１３，１４の出力信号同士を加算する第２の加算器１５と、第２の加算器１５の出力信号と第１の設定値に相関する値とを比較し、比較結果を示す３値を帰還信号として出力する比較器１６と、を有する。
【００１６】
第１の積分器１３は第３の加算器１７と第１の遅延回路１８とで構成され、第２の積分器１４は第４の加算器１９と第２の遅延回路２０とで構成される。
【００１７】
第１の加算器１２のビット数をＡ、第３の加算器１７のビット数をｂ、第４の加算器１９のビット数をｃ、第２の加算器１５のビット数をｄとすると、Ａ＜ｂ＜ｃ≦ｄの関係が成り立つ。
【００１８】
図１のΔΣ変調方式ＰＬＬ回路の周波数分周値は、図６のΔΣ変調方式ＰＬＬ回路と同様に、（Ｎ＋Ｆ／Ｄ）で表される。分数部（Ｆ／Ｄ）の分母Ｄは第１の設定値として掛算器１１に入力され、分子Ｆは第２の設定値として第１の加算器１２に入力される。
【００１９】
比較器１６は、第２の加算器１５の出力Ｙと第１の設定値に相関する値Ｄ／４との大小を比較して、以下の３値を出力する。
【００２０】
Ｙ＜−Ｄ／４の場合、＋１を出力。
【００２１】
−Ｄ／４≦Ｙ≦Ｄ／４の場合、０を出力。
【００２２】
Ｄ／４＜Ｙの場合、−１を出力。
【００２３】
なお、第１の設定値に相関する値は、必ずしもＤ／４である必要はなく、Ｄに相関する値であればよい。
【００２４】
比較器１６の出力は掛算器１１に入力されるとともに、分周器２にも入力される。分周器２は、比較器１６の出力が＋１であれば、分周比Ｎを（Ｎ＋１）にし、比較器１６の出力が０であれば、分周比Ｎをそのままにし、比較器１６の出力が−１であれば、分周比Ｎを（Ｎ−１）にする。
【００２５】
このように、従来のΔΣ変調器６ａは、分周比Ｎを（Ｎ＋１）か（Ｎ−１）に変更していたが、本実施形態では、Ｎのままという設定も可能になる。これにより、分周比Ｎの変化する周期を従来よりも長く設定でき、スプリアスを防止できる。
【００２６】
第１の設定値Ｄの値は特に制限されていないが、例えば２００〜３００である。Ｄの値が大きくなるほど、掛算器１１や第１〜第４の加算器１２，１５，１７，１９のビット数が増えて、回路規模が増大する。
【００２７】
第１及び第２の設定値Ｄ，Ｆは，−Ｄ／２≦Ｆ≦Ｄ／２の関係を満たしている。
【００２８】
従来は、第２の設定値Ｆを正の値にしていたため、第２の設定値Ｆの値を大きくせざるを得ず、第１〜第４の加算器１２，１５，１７，１９と比較器１６のビット数が増えて、回路規模が大きくなるという問題があった。ところが、本実施形態のように、第２の設定値Ｆが負の値も取れるようにし、第２の設定値Ｆの絶対値がＤ／２を超えないようにすれば、従来に比べて第１〜第４の加算器１２，１５，１７，１９と比較器１６のビット数を削減でき、回路規模を縮小できる。
【００２９】
例えば、（１）第２の設定値Ｆが正の値で、比較器１６の出力が２値の場合、（２）−Ｄ／２≦Ｆ≦Ｄ／２の関係が成り立つが、比較器１６の出力が２値の場合、（３）第２の設定値Ｆが正の値で、比較器１６の出力が３値の場合、（４）−Ｄ／２≦Ｆ≦Ｄ／２の関係が成り立ち、比較器１６の出力が３値の場合のそれぞれについて、ΔΣ変調器６ａ内の演算処理上の最大値と最小値を比較すると、以下のようになる。なお、（１）の場合の最大値をＺ１、最小値をＹ１、（２）の場合の最大値をＺ２、最小値をＹ２、（３）の場合の最大値をＺ３、最小値をＹ３、（４）の場合の最大値をＺ４、最小値をＹ４とする。
【００３０】
この場合、最大値は、Ｚ１＞Ｚ３＞Ｚ２＞Ｚ４となり、最小値は、Ｙ１＜Ｙ３＜Ｙ２＜Ｙ４になる。
【００３１】
このことからも、ビット数を最も削減できるのは、本実施形態と同様の（４）の場合であることがわかる。
【００３２】
例えば、分母Ｄを１２７とした場合、従来のΔΣ変調器６で演算処理上必要なビット数は１６ビットであるのに対し、本実施形態の場合、１０ビットである。特に、従来は、第２の加算器１５、第４の加算器１９及び比較器１６のそれぞれに１６ビット必要であるのに対し、本実施形態の場合、第２の加算器１５は９ビット、第４の加算器１９及び比較器１６はそれぞれ１０ビット必要であり、従来に比べてビット数を大幅に削減できる。
【００３３】
第１〜第４の加算器１２，１５，１７，１９は、図３に示すように、Ｎ個の加算器２１を縦続接続して構成される。各加算器２１は、図４に拡大して示すように、入力Ａ，Ｂ間で加算演算を行い、桁あふれを示すキャリー出力を次段の加算器２１のキャリー入力端子に供給する。加算器２１の動作を示す論理図は図５のようになる。
【００３４】
このように、本実施形態では、ΔΣ変調器６ａ内の比較器１６の出力を３値にしたため、ΔΣ変調方式ＰＬＬ回路内の分周器２の分周比を３通りに設定でき、分周比が変化する周期を従来よりも長くすることができるため、スプリアスを防止できる。
【００３５】
また、ΔΣ変調方式ＰＬＬ回路の周波数分周値（Ｎ＋Ｆ／Ｄ）の分数部分Ｆ／Ｄの分子Ｆは、−Ｄ／２≦Ｆ≦Ｄ／２の関係を満たすように設定されるため、ΔΣ変調器６ａ内の第１〜第４の加算器１２，１５，１７，１９と比較器１６のビット数を従来よりも削減でき、回路規模を縮小できるとともに、消費電流も抑制できる。
【００３６】
本実施形態のΔΣ変調方式ＰＬＬ回路は、例えば携帯電話等の通信用として用いられるが、用途は特に問わない。
【００３７】
【発明の効果】
以上詳細に説明したように、本発明によれば、ΔΣ変調器内の比較器が３値を出力するため、ΔΣ変調器の出力周期を長くすることができ、スプリアスの発生を抑制できる。
【図面の簡単な説明】
【図１】本発明に係るΔΣ変調器を用いたΔΣ変調方式ＰＬＬ回路の一実施形態の概略構成を示すブロック図。
【図２】図１のΔΣ変調器の内部構成を示すブロック図。
【図３】第１〜第４の加算器の内部構成を示すブロック図。
【図４】図３の加算器の拡大図。
【図５】図３の加算器の動作を示す論理図。
【図６】従来のΔΣ変調器を用いた従来のＰＬＬ回路の概略構成を示すブロック図。
【符号の説明】
１　電圧制御型発振器（ＶＣＯ）
２　分周器
３　位相比較器
４　チャージポンプ
５　ループフィルタ
６　ΔΣ変調器
１１　掛算器
１２　第１の加算器
１３　第１の積分器
１４　第２の積分器
１５　第２の加算器
１６　比較器
１７　第３の加算器
１８　第１の遅延回路
１９　第４の加算器
２０　第２の遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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