(57)【要約】【課題】信号伝送システムにおいて、動作周囲温度または電源電圧などの条件の変動に対してタイミング調整処理を行い、正確なタイミングで信号伝送を行なうことを可能とする。【解決手段】変動する電源電圧または動作周囲温度などを検出して基準値とし、基準値に対してあらかじめ設定した範囲を超える変動があった場合、または、あらかじめの時間的な設定によりタイミング調整処理を行なって、正確なタイミングで信号伝送を行なう。タイミング調整は、マスタノードとスレーブノードの間で行なわれ、フレーム信号ＦＲに対する送受信のタイミングを調整することにより行なわれる。【選択図】　　　　図２
2004096658.tif 000002
【特許請求の範囲】
【請求項１】
伝送路から信号を受信して保持する信号受信装置であって、
前記伝送路から信号を受信する信号受信手段と、
前記伝送路を伝送される信号のタイミング、および、前記受信された信号を保持するタイミングまたはこれらのいずれかを示す受信タイミングに変化を与える変動要因に生じる変動を検出する変動検出手段と、
前記検出された変動要因の変動に応じて、前記受信タイミングに生じた変化を補償するように、前記受信された信号のタイミングを調整するタイミング調整手段と、
前記タイミングが調整された信号を保持する信号保持手段と
を有する信号受信装置。
【請求項２】
前記受信タイミングの変化は、電源電圧の変動に従って生じ、
前記変動検出手段は、前記電源電圧の変動を検出し、
前記タイミング調整手段は、前記電源電圧の変動に従って生じる受信タイミングの変化を補償するように、前記受信された信号のタイミングを調整する
請求項１に記載の信号受信装置。
【請求項３】
前記受信タイミングの変化は、温度の変動に従って生じ、
前記変動検出手段は、前記温度の変動を検出し、
前記タイミング調整手段は、前記温度の変動に従って生じる受信タイミングの変化を補償するように、前記受信された信号のタイミングを調整する
請求項１または２に記載の信号受信装置。
【請求項４】
前記変動検出手段は、前記変動要因の値が、最後に前記変動要因に変動が生じたことが検出されたときの前記変動要因の値に対して、所定の範囲外になった場合に、前記変動要因に変動が生じたことを検出する
請求項１〜３のいずれかに記載の信号受信装置。
【請求項５】
前記タイミング調整手段は、
前記タイミングが調整された調整結果を保持し、前記信号の受信に適用する
請求項１〜４のいずれかに記載の信号受信装置。
【請求項６】
前記変動検出手段は、
前記変動要因のアナログ形式の値を、デジタル形式のデータに変換するアナログ／デジタル変換手段と、
前記変動要因を示すデジタル形式のデータの値が、所定の範囲外になった場合に、前記変動要因に変動が生じたことを検出する検出手段と
を有する請求項１〜５のいずれかに記載の信号受信装置。
【請求項７】
前記変動検出手段は、
前記変動要因のアナログ形式の値が、所定の範囲外になった場合に、前記変動要因に変動が生じたことを検出する
請求項１〜５のいずれかに記載の信号受信装置。
【請求項８】
前記タイミング調整手段は、動作開始時に、所定の時間間隔で、前記受信された信号のタイミングを調整する
請求項１〜７のいずれかに記載の信号受信装置。
【請求項９】
前記タイミング調整手段は、所定の時間以上、動作が停止された後に、動作が開始されたときに、所定の時間間隔で、前記受信された信号のタイミングを調整する
請求項１〜７のいずれかに記載の信号受信装置。
【請求項１０】
前記タイミング調整手段は、動作が開始された後、時間が経過するにつれて、前記所定の時間間隔を長くする
請求項８または９に記載の信号受信装置。
【請求項１１】
伝送路から信号を受信し、保持する信号受信装置に対して、前記伝送路を介して信号を送信する信号送信装置であって、
前記伝送路を伝送される信号のタイミング、および、前記受信された信号を保持するタイミングまたはこれらのいずれかを示す受信タイミングに変化を与える変動要因に生じる変動を検出する変動検出手段と、
前記検出された変動要因の変動に応じて、前記受信タイミングに生じた変化を補償するように、前記伝送路を介して送信する信号のタイミングを調整するタイミング調整手段と、
前記タイミングが調整された信号を送信する信号送信手段と
を有する信号送信装置。
【請求項１２】
前記受信タイミングの変化は、電源電圧の変動に従って生じ、
前記変動検出手段は、前記電源電圧の変動を検出し、
前記タイミング調整手段は、前記電源電圧の変動に従って生じる受信タイミングの変化を補償するように、前記送信される信号のタイミングを調整する
請求項１１に記載の信号送信装置。
【請求項１３】
前記受信タイミングの変化は、温度の変動に従って生じ、
前記変動検出手段は、前記温度の変動を検出し、
前記タイミング調整手段は、前記温度の変動に従って生じる受信タイミングの変化を補償するように、前記送信される信号のタイミングを調整する
請求項１１または１２に記載の信号送信装置。
【請求項１４】
前記変動検出手段は、前記変動要因の値が、最後に前記変動要因に変動が生じたことが検出されたときの前記変動要因の値に対して、所定の範囲内になった場合に、前記変動要因に変動が生じたことを検出する
請求項１１〜１３のいずれかに記載の信号送信装置。
【請求項１５】
前記タイミング調整手段は、
前記タイミングが調整された調整結果を保持し、前記信号の送信に適用する
請求項１１〜１４のいずれかに記載の信号受信装置。
【請求項１６】
前記変動検出手段は、
前記変動要因のアナログ形式の値を、デジタル形式のデータに変換するアナログ／デジタル変換手段と、
前記変動要因を示すデジタル形式のデータの値が、所定の範囲外になった場合に、前記変動要因に変動が生じたことを検出する検出手段と
を有する請求項１１〜１５のいずれかに記載の信号送信装置。
【請求項１７】
前記変動検出手段は、
前記変動要因のアナログ形式の値が、所定の範囲外になった場合に、前記変動要因に変動が生じたことを検出する
請求項１１〜１５のいずれかに記載の信号送信装置。
【請求項１８】
前記タイミング調整手段は、動作開始時に、所定の時間間隔で、前記送信される信号のタイミングを調整する
請求項１１〜１７のいずれかに記載の信号送信装置。
【請求項１９】
前記タイミング調整手段は、所定の時間以上、動作が停止された後に、動作が開始されたときに、所定の時間間隔で、前記送信される信号のタイミングを調整する
請求項１１〜１７のいずれかに記載の信号送信装置。
【請求項２０】
前記タイミング調整手段は、動作が開始された後、時間が経過するにつれて、前記所定の時間間隔を長くする
請求項１９または２０に記載の信号送信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、設定により信号の伝送タイミングを調整し、複数のノードが信号伝送路を介して信号を送受信する信号伝送システムに関する。
【０００２】
【従来の技術】
高速な信号伝送システムのためには、例えば、特開２０００−１４７２７０等に開示されている光ファイバや光導波路をプリント配線版の絶縁層に埋め込むといった技術が提案されている。
また、１対多通信の光伝送路として、特開２００２−６２４５７には一端に複数の段差を設けることにより形成された光伝送路が開示されている。
このような光伝送を行なう信号伝送システムでは、信号間の伝送スキューを抑制し、さらに伝送路の数を削減するために、伝送する信号を並列直列変換によりシリアルの信号とし、シリアル化された電気信号を光信号に変換して伝送する。
【０００３】
しかしながら、シリアル化された高速信号の伝送を行なう信号伝送システムは、自己発熱による温度変動や動作周囲温度変動、電源電圧変動などにより伝送タイミングが変動することが考えられる。
また、伝送タイミングは、システムの電源投入時およびスタンバイ状態から、定常動作を行なうまでの期間においても変動する。
特開平９−２４６０４４には、温度補正の機能をドライバ回路に内蔵させてタイミング調整を行なう方法が開示されている。
特開平９−２６１２１２には、ＰＬＬ回路によって得られた複数のクロックを用いて最適位相選択をすることによりタイミング調整を行なう方法が開示されている。
しかしながら、あらかじめ補正機能を持たない伝送システムに対して、タイミング調整機能の追加が困難であったり、回路構成が複雑化・大規模化することが考えられる。
【０００４】
【発明が解決しようとする課題】
本発明は、上述した背景からなされたものであり、動作周囲温度または電源電圧などの変動が生じても、タイミングの調整を行なうことにより、正確なタイミングで信号伝送を行なうことができる信号伝送システムを提供することを目的とする。
【０００５】
【課題を解決するための手段】
［信号伝送システム］
上記目的を達成するために、本発明にかかる信号伝送システムは、伝送路から信号を受信して保持する信号受信装置であって、前記伝送路から信号を受信する信号受信手段と、前記伝送路を伝送される信号のタイミング、および、前記受信された信号を保持するタイミングまたはこれらのいずれかを示す受信タイミングに変化を与える変動要因に生じる変動を検出する変動検出手段と、前記検出された変動要因の変動に応じて、前記受信タイミングに生じた変化を補償するように、前記受信された信号のタイミングを調整するタイミング調整手段と、前記タイミングが調整された信号を保持する信号保持手段とを有する。
【０００６】
好適には、前記受信タイミングの変化は、電源電圧の変動に従って生じ、前記変動検出手段は、前記電源電圧の変動を検出し、前記タイミング調整手段は、前記電源電圧の変動に従って生じる受信タイミングの変化を補償するように、前記受信された信号のタイミングを調整する。
【０００７】
好適には、前記受信タイミングの変化は、温度の変動に従って生じ、前記変動検出手段は、前記温度の変動を検出し、前記タイミング調整手段は、前記温度の変動に従って生じる受信タイミングの変化を補償するように、前記受信された信号のタイミングを調整する。
【０００８】
好適には、前記変動検出手段は、前記変動要因の値が、最後に前記変動要因に変動が生じたことが検出されたときの前記変動要因の値に対して、所定の範囲外になった場合に、前記変動要因に変動が生じたことを検出する。
【０００９】
好適には、前記タイミング調整手段は、前記タイミングが調整された調整結果を保持し、前記信号の受信に適用する。
【００１０】
好適には、前記変動検出手段は、前記変動要因のアナログ形式の値を、デジタル形式のデータに変換するアナログ／デジタル変換手段と、前記変動要因を示すデジタル形式のデータの値が、所定の範囲外になった場合に、前記変動要因に変動が生じたことを検出する検出手段とを有する。
【００１１】
好適には、前記変動検出手段は、前記変動要因のアナログ形式の値が、所定の範囲外になった場合に、前記変動要因に変動が生じたことを検出する。
【００１２】
好適には、前記タイミング調整手段は、動作開始時に、所定の時間間隔で、前記受信された信号のタイミングを調整する。
【００１３】
好適には、前記タイミング調整手段は、所定の時間以上、動作が停止された後に、動作が開始されたときに、所定の時間間隔で、前記受信された信号のタイミングを調整する。
【００１４】
好適には、前記タイミング調整手段は、動作が開始された後、時間が経過するにつれて、前記所定の時間間隔を長くする。
【００１５】
好適には、伝送路から信号を受信し、保持する信号受信装置に対して、前記伝送路を介して信号を送信する信号送信装置であって、前記伝送路を伝送される信号のタイミング、および、前記受信された信号を保持するタイミングまたはこれらのいずれかを示す受信タイミングに変化を与える変動要因に生じる変動を検出する変動検出手段と、前記検出された変動要因の変動に応じて、前記受信タイミングに生じた変化を補償するように、前記伝送路を介して送信する信号のタイミングを調整するタイミング調整手段と、前記タイミングが調整された信号を送信する信号送信手段とを有する。
【００１６】
好適には、前記受信タイミングの変化は、電源電圧の変動に従って生じ、前記変動検出手段は、前記電源電圧の変動を検出し、前記タイミング調整手段は、前記電源電圧の変動に従って生じる受信タイミングの変化を補償するように、前記送信される信号のタイミングを調整する。
【００１７】
好適には、前記受信タイミングの変化は、温度の変動に従って生じ、前記変動検出手段は、前記温度の変動を検出し、前記タイミング調整手段は、前記温度の変動に従って生じる受信タイミングの変化を補償するように、前記送信される信号のタイミングを調整する。
【００１８】
好適には、前記変動検出手段は、前記変動要因の値が、最後に前記変動要因に変動が生じたことが検出されたときの前記変動要因の値に対して、所定の範囲内になった場合に、前記変動要因に変動が生じたことを検出する。
【００１９】
好適には、前記タイミング調整手段は、前記タイミングが調整された調整結果を保持し、前記信号の送信に適用する。
【００２０】
好適には、前記変動検出手段は、前記変動要因のアナログ形式の値を、デジタル形式のデータに変換するアナログ／デジタル変換手段と、前記変動要因を示すデジタル形式のデータの値が、所定の範囲外になった場合に、前記変動要因に変動が生じたことを検出する検出手段とを有する。
【００２１】
好適には、前記変動検出手段は、前記変動要因のアナログ形式の値が、所定の範囲外になった場合に、前記変動要因に変動が生じたことを検出する。
【００２２】
好適には、前記タイミング調整手段は、動作開始時に、所定の時間間隔で、前記送信される信号のタイミングを調整する。
【００２３】
好適には、前記タイミング調整手段は、所定の時間以上、動作が停止された後に、動作が開始されたときに、所定の時間間隔で、前記送信される信号のタイミングを調整する。
【００２４】
好適には、前記タイミング調整手段は、動作が開始された後、時間が経過するにつれて、前記所定の時間間隔を長くする。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態を説明する。
【００２６】
［信号伝送システム１］
図１は、本発明にかかる信号伝送システム１の構成を示す図である。
図１に示すように、信号伝送システム１は、光伝送路のシリアルバス２０−１〜２０−ｊ（シリアルバス＃１〜シリアルバス＃Ｊ；Ｊは整数）、マスタフレーム信号ＭＦＲ用の光伝送路２２、スレーブフレーム信号ＳＦＲ用の光伝送路２４、マスタノード３（Ｘ；第１のノード）、スレーブノード４（Ｙ；第２のノード）およびＮ個のスレーブノード５−１〜５−ｎ（スレーブノードＺ＃１〜スレーブノードＺ＃Ｎ；Ｎは整数；第３のノード）、タイミング調整トリガ回路６０−１（６２−１，６４−１，６６−１）、６０−２（６２−２，６４−２，６６−２）およびＯＲ回路７から構成される。
【００２７】
以下、スレーブノード５−１〜５−ｎおよびタイミング調整トリガ回路６０−１，６０−２など複数ある構成部分の、いずれかを特定せずに示す場合には、単に「スレーブノード５」および「タイミング調整トリガ回路６０」などとも略記する。
各ノードおよびタイミング調整トリガ回路６０−１，６０−２には、それぞれデジタルの信号処理系用の電源（ＤＶｄｄ）およびアナログの信号系用の電源（ＡＶｃｃ）が供給され、各々の電源には分離されたデジタルの信号処理系用のグランド（ＤＧＮＤ）およびアナログの信号系用のグランド（ＡＧＮＤ）が設けられている。
【００２８】
図２は、図１に示した信号伝送システム１において、シリアルバスの数を２（Ｊ＝２）とし、スレーブノードＺの数を２（Ｎ＝２）とした場合の具体例を示す図である。
なお、以下、説明を具体化し、発明の理解を容易にするために、図２に示すように、信号伝送システム１が２本（Ｊ＝２）のシリアルバス（ＤＡＴＡａ２６，ＤＡＴＡｂ２８）を含み、２個（Ｎ＝２）のスレーブノードＺ（＃１，＃２）５−１，５−２を含む場合を具体例として説明する。
【００２９】
［マスタノード３］
図３は、図２に示したマスタノード３の構成を示す図である。
図３に示すように、マスタノード３は、例えば、クロック・フレーム発生回路３０、フレーム受信回路３２、光伝送路２８を介して信号を受信するバスＩＦ３４（Ａ）、光伝送路２６に対して信号を出力するバスＩＦ３６（Ｂ）およびマスタタイミング制御部３８から構成される。
【００３０】
［クロック・フレーム発生回路３０］
図４は、１つの伝送フレームにおいて、伝送路上を伝送される信号を示す図であって、図４（Ａ）はクロック信号ＣＬＫを示し、図４（Ｂ）はフレーム信号ＦＲを示し、図４（Ｃ）は１０ビットのシリアルデータの例を示し、図４（（Ｄ）：Ｄ０〜Ｄ９）はパラレルデータの例を示し、図４（Ｅ）はスレーブノードの送信タイミングをテストする送信テストパターンの例を示し、図４（Ｆ）は（Ｅ）を受信した場合の１ビットシフトした受信パターンの例を示す図である。
【００３１】
クロック・フレーム発生回路３０は、オシレータなどによりクロック信号ＣＬＫ（図４（Ａ））を発生させ、分周し、電圧電流変換（Ｖ−Ｉ変換）および電気・光学信号変換（ＥＯ変換）を行う。
クロック・フレーム発生回路３０によって発生されるクロック信号ＣＬＫは、バスＩＦ３６に対して出力される。
クロック信号ＣＬＫを分周して生成されるフレーム信号ＦＲ（図４（Ｂ））は、電気信号によってバスＩＦ３６、マスタタイミング制御部３８およびタイミング調整トリガ回路６０−１に対して出力され、光学信号として光伝送路２２を介してスレーブノード４，５に対して出力される。
【００３２】
［フレーム受信回路３２］
フレーム受信回路３２は、スレーブノード４から光伝送路２４を介して伝送されるフレーム信号ＦＲを光学・電気信号変換（ＯＥ変換）および電流電圧変換（Ｉ−Ｖ変換）をして受信し、さらに逓（てい）倍して所定の周波数のクロック信号ＣＬＫ（図４（Ａ））を再生する。
フレーム受信回路３２によって受信されたフレーム信号ＦＲ（図４（Ｂ））は、バスＩＦ３４およびマスタタイミング制御部３８に対して出力され、再生されたクロック信号ＣＬＫは、バスＩＦ３４に対して出力される。
【００３３】
［バスＩＦ３４］
図５は、図３に示したバスＩＦ３４の構成を示す図である。
図５に示すように、バスＩＦ３４は、ＯＥ変換回路３４０、受信回路３４２および１０出力シリアル・パラレル変換回路（Ｓ／Ｐ回路）３４４から構成される。
ＯＥ変換回路３４０は、光伝送路２８を介して光学的に伝送されてきたデータ信号を電流信号Ｉに変換し、受信回路３４２に対して出力する。
受信回路３４２は、ＯＥ変換回路３４０から入力された電流信号Ｉを、電圧信号Ｖに変換し、発生させた閾値と比較して受信し、Ｓ／Ｐ回路３４４に対して出力する。
Ｓ／Ｐ回路３４４は、クロック・フレーム発生回路３０から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、受信回路３４２から入力されるデータ信号（図４（Ｃ））をシリアル・パラレル変換して１０ビットのパラレルデータ信号（図４（Ｄ）：Ｄ０〜Ｄ９）として、マスタタイミング制御部３８に対して出力する。
【００３４】
［バスＩＦ３６］
図６は、図３に示したバスＩＦ３６の構成を示す図である。
図６に示すように、バスＩＦ３６は、１０入力パラレル／シリアル変換回路（Ｐ／Ｓ回路）３６０、送信回路３６２および電気・光学信号変換回路（ＥＯ変換回路）３６４から構成される。
Ｐ／Ｓ回路３６０は、クロック・フレーム発生回路３０から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、マスタタイミング制御部３８から入力される１０ビットのデータ信号を、マスタタイミング制御部３８から入力される１０ビットのパラレルデータ（図４（Ｄ）：Ｄ０〜Ｄ９）をパラレル・シリアル変換し、送信回路３６２に対して出力する。
送信回路３６２は、Ｐ／Ｓ回路３６０から入力されたデータ信号を電流信号に変換し、ＥＯ変換回路３６４に対して出力する。
ＥＯ変換回路３６４は、送信回路３６２から入力される電流信号を光学信号に変換し、光学的なデータ信号として光伝送路２６（図２）に対して出力する。
【００３５】
［マスタタイミング制御部３８］
マスタタイミング制御部３８（図３）は、ＣＰＵ、ＲＯＭ、ＲＡＭおよびタイマなど（図示せず）を含み、スレーブノード４，５が行う受信調整シーケンス（図１６，図１７を用いて後述）および送信調整シーケンス（図１８，図１９を用いて後述）などのタイミング調整シーケンスを制御する。
なお、マスタタイミング制御部３８のＲＯＭには、あらかじめタイミング調整に使用するテストパターン（図１７（Ａ），（Ｂ）を用いて後述する）が格納されている。
【００３６】
以下に、マスタタイミング制御部３８がタイミング調整シーケンスを制御する際に行う処理を列記する。
フレーム受信回路３２（図３）から入力されるフレーム信号ＦＲ（図４（Ｂ））に同期して、バスＩＦ３４から入力されるデータ信号を受信し、クロック・フレーム発生回路３０から入力されるフレーム信号ＦＲに同期し、バスＩＦ３６に対してデータ信号を出力する。
また、イネーブル信号ＥＮをタイミング調整トリガ回路６０−１（図２）に対して出力することにより、タイミング調整トリガ回路６０−１の機能を有効にして、タイミング調整シーケンスを開始するためのトリガ信号ＴＧＲを受信すると、設定される全てのタイミング調整処理が終了するまでマスタノード３の外部に対してビジー信号ＢＵＳＹを出力する。
ビジー信号ＢＵＳＹを出力する間は、送信フレーム信号ＴＸＦＲ、送信データ信号ＴＸＤＡＴＡ、受信フレーム信号ＲＸＦＲおよび受信データ信号ＲＸＤＡＴＡを、マスタノード３の外部との間で伝送することを禁止する。
【００３７】
［スレーブノード４］
図７は、図２に示したスレーブノード４の構成を示す図である。
なお、図７に示したスレーブノード４の構成部分のうち、図３に示したマスタノード３の構成要素と実質的に同じものには、同じ符号を付してある。
図７に示すように、スレーブノード４は、例えば、クロック再生回路４０、フレーム受信回路３２、光伝送路２６を介して信号を受信するバスＩＦ４２（Ｃ）、光伝送路２８に対して信号を出力するバスＩＦ４４（Ｄ）およびスレーブタイミング制御部ａ４６から構成される。
【００３８】
［クロック再生回路４０］
クロック再生回路４０は、フレーム受信回路３２から入力されるフレーム信号ＦＲ（図４（Ｂ））を、電気信号によってバスＩＦ４４、スレーブタイミング制御部ａ４６およびタイミング調整トリガ回路６０−２（図２）に対して出力し、Ｖ−Ｉ変換およびＥＯ変換をし、光学信号によって光伝送路２４を介してマスタノード３に対して出力する。
また、クロック再生回路４０は、フレーム受信回路３２から入力されるフレーム信号ＦＲを分周してクロック信号ＣＬＫ（図４（Ａ））を発生させ、バスＩＦ４４に対して出力する。
【００３９】
［バスＩＦ４２］
図８は、図７に示したバスＩＦ４２の構成を示す図である。
なお、図８に示したバスＩＦ４２の構成部分のうち、図５に示したバスＩＦ３４の構成要素と実質的に同じものには、同じ符号を付してある。
図８に示すように、バスＩＦ４２は、ＯＥ変換回路３４０、受信回路３４２、受信タイミング調整部４２０およびＳ／Ｐ回路３４４から構成される。
【００４０】
受信タイミング調整部４２０は、例えば、プログラマブルディレイラインを含み、クロック再生回路４０から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、スレーブタイミング制御部ａ４６から入力される受信制御信号ＲＤの示す値に基づいて、受信データのフレーム信号ＦＲに対するタイミングを調整（図４（Ｅ），（Ｆ）参照）し、Ｓ／Ｐ回路３４４に対して出力する。
【００４１】
［バスＩＦ４４］
図９は、図７に示したバスＩＦ４４の構成を示す図である。
なお、図９に示したバスＩＦ４４の構成部分のうち、図６に示したバスＩＦ３６の構成要素と実質的に同じものには、同じ符号を付してある。
図９に示すように、バスＩＦ４４は、Ｐ／Ｓ回路３６０、送信タイミング調整部４４０、送信回路３６２およびＥＯ変換回路３６４から構成される。
【００４２】
送信タイミング調整部４４０は、例えば、プログラマブルディレイラインを含み、クロック再生回路４０から入力されるフレーム信号ＦＲおよびクロック信号ＣＬＫに同期して動作し、スレーブタイミング制御部ａ４６から入力される送信制御信号ＴＤの示す値に基づいて、送信データのフレーム信号ＦＲ（図４（Ｅ），（Ｆ）参照）に対するタイミングを調整し、送信回路３６２に対して出力する。
【００４３】
［スレーブタイミング制御部ａ４６］
スレーブタイミング制御部ａ４６は、ＣＰＵ、ＲＯＭ、ＲＡＭおよびタイマなど（図示せず）を含み、受信調整シーケンス（図１６，図１７を用いて後述）および送信調整シーケンス（図１８，図１９を用いて後述）などのタイミング調整シーケンスを制御する。
ＲＯＭには、あらかじめタイミング調整に使用するテストパターン（図１７（Ａ），（Ｂ）を用いて後述する）が格納されている。
【００４４】
以下に、スレーブタイミング制御部ａ４６がタイミング調整シーケンスを制御する際に行う処理を列記する。
フレーム受信回路３２から入力されるフレーム信号ＦＲに同期して、受信制御信号ＲＤをバスＩＦ４２に対して出力することにより、フレーム信号ＦＲに対するデータ信号のタイミングを調整し、バスＩＦ４２からのデータ信号を受信する。
【００４５】
クロック再生回路４０から入力されるフレーム信号ＦＲに同期して、送信制御信号ＴＤをバスＩＦ４４に対して出力することにより、フレーム信号ＦＲに対するデータ信号のタイミングを調整し、バスＩＦ４４に対してデータ信号を送信する。
また、イネーブル信号ＥＮをタイミング調整トリガ回路６０−２に対して出力することにより、タイミング調整トリガ回路６０−２の機能を有効にして、タイミング調整シーケンスを開始するためのトリガ信号ＴＧＲを受信すると、設定される全てのタイミング調整処理が終了するまでスレーブノード４の外部に対してビジー信号ＢＵＳＹを出力する。
ビジー信号ＢＵＳＹを出力する間は、送信フレーム信号ＴＸＦＲ、送信データ信号ＴＸＤＡＴＡ、受信フレーム信号ＲＸＦＲおよび受信データ信号ＲＸＤＡＴＡを、スレーブノード４の外部との間で伝送することを禁止する。
【００４６】
［スレーブノード５−１，５−２］
図１０は、図２に示したスレーブノード５−１，５−２の構成を示す図である。
なお、図１０に示したスレーブノード５の構成部分のうち、図７に示したスレーブノード４の構成要素と実質的に同じものには、同じ符号を付してある。
図１０に示すように、スレーブノード５は、例えば、クロック再生回路５０、フレーム受信回路３２、光伝送路２６を介して信号を受信するバスＩＦ４２（Ｃ）、光伝送路２８に対して信号を出力するバスＩＦ４４（Ｄ）およびスレーブタイミング制御部ｂ５２から構成される。
【００４７】
［クロック再生回路５０］
クロック再生回路５０は、フレーム受信回路３２から入力されるフレーム信号ＦＲ（図４（Ｂ））を、電気信号によってバスＩＦ４４およびスレーブタイミング制御部ｂ５２に対して出力し、光学信号による出力はしない。
また、クロック再生回路５０は、フレーム受信回路３２から入力されるフレーム信号ＦＲを分周してクロック信号ＣＬＫ（図４（Ａ））を発生させ、バスＩＦ４４に対して出力する。
【００４８】
［スレーブタイミング制御部ｂ５２］
スレーブタイミング制御部ｂ５２は、ＣＰＵ、ＲＯＭ、ＲＡＭおよびタイマなど（図示せず）を含み、受信調整シーケンス（図１６，図１７を用いて後述）および送信調整シーケンス（図１８，図１９を用いて後述）などのタイミング調整シーケンスを制御する。
ＲＯＭには、あらかじめタイミング調整に使用するテストパターン（図１７（Ａ），（Ｂ）を用いて後述する）が格納されている。
【００４９】
以下に、スレーブタイミング制御部ｂ５２がタイミング調整シーケンスを制御する際に行う処理を列記する。
フレーム受信回路３２から入力されるフレーム信号ＦＲに同期して、受信制御信号ＲＤをバスＩＦ４２に対して出力することにより、フレーム信号ＦＲに対するデータ信号のタイミングを調整し、バスＩＦ４２からのデータ信号を受信する。
クロック再生回路５０から入力されるフレーム信号ＦＲに同期して、送信制御信号ＴＤをバスＩＦ４４に対して出力することにより、フレーム信号ＦＲに対するデータ信号のタイミングを調整し、バスＩＦ４４に対してデータ信号を送信する。
タイミング調整トリガ回路６０−２からタイミング調整シーケンスを開始するためのトリガ信号ＴＧＲを受信すると、設定される全てのタイミング調整処理が終了するまでスレーブノード５の外部に対してビジー信号ＢＵＳＹを出力する。ビジー信号ＢＵＳＹを出力する間は、送信フレーム信号ＴＸＦＲ、送信データ信号ＴＸＤＡＴＡ、受信フレーム信号ＲＸＦＲおよび受信データ信号ＲＸＤＡＴＡを、スレーブノード５の外部との間で伝送することを禁止する。
【００５０】
［タイミング調整トリガ回路６０−１，６０−２］
図１１は、図２に示したタイミング調整トリガ回路６０−１，６０−２の構成を示す図である。
図１１に示すように、タイミング調整トリガ回路６０は、例えば、分圧抵抗６００，６０２、８ビットＡ／Ｄコンバータ（Ａ／Ｄコンバータ）６０４およびＣＰＵａ６０６から構成される。
【００５１】
［分圧抵抗６００，６０２］
分圧抵抗６００，６０２は、信号伝送システムのＤＶｄｄとＤＧＮＤの間に直列に接続され、デジタルの信号処理系用の電源電圧を分圧してモニタ電圧Ｖｍを生成する。
【００５２】
［Ａ／Ｄコンバータ６０４］
Ａ／Ｄコンバータ６０４は、分圧抵抗６００および分圧抵抗６０２によって生成されるモニタ電圧Ｖｍを検出し、フレーム信号ＦＲに同期してモニタ電圧Ｖｍに対応する８ビットのデジタル値を、ＣＰＵａ６０６に対して出力する。
【００５３】
［ＣＰＵａ６０６］
ＣＰＵａ６０６は、クロック・フレーム発生回路３０から入力されるフレーム信号ＦＲに同期して動作し、マスタノード３からイネーブル信号ＥＮを入力されると、検出したモニタ電圧Ｖｍに対応する値（Ｖｍ対応値）を、基準とする電圧に対応する値（Ｖｒ対応値）として保存する。
Ｖｍ対応値の変動は、Ｖｒ対応値を比較され、Ｖｍ対応値とＶｒ対応値の差があらかじめ設定された電圧変動幅（±ΔＶ）に対応する値を越えると、トリガ信号ＴＧＲ（パルス）をＯＲ回路７を介してマスタノード３およびスレーブノード４，５に対して出力し、さらにＶｍ対応値を新しいＶｒ対応値として更新する。
【００５４】
［全体動作］
以下、信号伝送システムのタイミング調整について、全体的な動作を説明する。
図１５は、信号伝送システムのタイミング調整について、全体的な動作（Ｓ１０）を示すフローチャートである。
【００５５】
図１５に示すように、ステップ１００（Ｓ１００）において、タイミング調整トリガ回路６０（６２〜６６；図２）は、マスタノード３からイネーブル信号ＥＮを入力されると、タイミング調整のトリガ信号ＴＧＲを出力する機能を有効な状態にし、イネーブル信号ＥＮが入力されない場合は、各ノード間でのデータ伝送を可能とする（ステップ１０２：Ｓ１０２）。
【００５６】
ステップ１０４（Ｓ１０４）において、マスタノード３（図２，図３）およびスレーブノード４，５（図７，図１０）がトリガ信号ＴＧＲを受信した場合にはＳ１０６に進み、トリガ信号ＴＧＲを受信しない場合は、各ノード間でのデータ伝送を可能とする（Ｓ１０２）。
【００５７】
ステップ１０６（Ｓ１０６）において、マスタノード３およびスレーブノード４，５がトリガ信号ＴＧＲを受信すると、各ノードは、ノードの外部に対してビジー信号ＢＵＳＹを出力し、それぞれのノードの外部との間でデータの伝送を行わない事を通知する。
【００５８】
ステップ１０８（Ｓ１０８）において、マスタノード３およびスレーブノード４，５は、各ノード間での動作対象データの伝送を禁止する。
【００５９】
ステップ２０（Ｓ２０）において、マスタノード３およびスレーブノード４，５は、スレーブノード４，５がデータを受信するタイミングを調整する受信調整シーケンスを行う。
【００６０】
ステップ３０（Ｓ３０）において、マスタノード３およびスレーブノード４，５は、スレーブノード４，５がデータを送信するタイミングを調整する送信調整シーケンスを行う。
【００６１】
ステップ１１０（Ｓ１１０）において、マスタノード３およびスレーブノード４，５は、ノードの外部に対してビジー信号ＢＵＳＹの出力を中止し、それぞれのノードの外部との間でデータの伝送が可能である事を通知する。
【００６２】
ステップ１１２（Ｓ１１２）において、マスタノード３およびスレーブノード４，５は、各ノード間での動作対象データの伝送を可能とする。
【００６３】
［受信調整シーケンス］
以下、図１５において、スレーブノード４，５がデータを受信するタイミングを調整する受信調整シーケンスについての動作を説明する。
図１６は、図１５における受信調整シーケンス（Ｓ２０）を示すフローチャートである。
図１７は、受信調整シーケンスおよび送信シーケンスで用いられるテストパターンと、テスト結果を示す図であって、図１７（Ａ）は、送信するテストパターン例（ビット列１．）を示し、図１７（Ｂ）は、送信するテストパターン例（ビット列２．）を示し、図１７（Ｃ）は、送信するテストパターン例（ビット列１．）を受信したビット列３．示し、図１７（Ｄ）は、タイミングを連続的に変化させた８種類のテストパターンを受信した結果の例を示す図である。
【００６４】
図１６に示すように、ステップ２００（Ｓ２００）において、マスタノード３のマスタタイミング制御部３８（図３）は、バスＩＦ３６を介し、スレーブノード４，５に対してマスタタイミング制御部３８のＲＯＭに格納されているテストパターンとして、例えば、ビット列１（図４（Ｅ），図１７（Ａ））を送信する。
【００６５】
ステップ２０２（Ｓ２０２）において、マスタノード３は、テストパターンを送信する設定された時間の経過を、例えば、マスタタイミング制御部３８に含まれるＣＰＵのタイマなどによって確認する。
設定される時間は、スレーブノード４，５で行われる後述のＳ２０４〜Ｓ２２４にかかる処理時間よりも充分に長い時間を設定される。
【００６６】
ステップ２０４（Ｓ２０４）において、スレーブノード４，５は、マスタノード３から送信されるテストパターン（図１７（Ａ））を、クロック再生回路４０から入力されるフレーム信号ＦＲとクロック信号ＣＬＫに同期して受信する。
テストパターンの受信は、例えば、タイミングを連続的に変化させた８種類のテストパターン（図１７（Ｄ）を用いて後述する）を受信する。
なお、図１６のＳ２０４以降のステップは、スレーブノード４，５がそれぞれ実行する。
【００６７】
ステップ２０６（Ｓ２０６）において、スレーブタイミング制御部ａ４６のＲＯＭにあらかじめ格納されている正解テストパターンと受信したテストパターンの照合を行う。
正解テストパターンとの照合は、“個別のビットは正しく受信されているかどうか”、および“個別のビットが正しい場合、正解テストパターンと一致するにはビットのシフトが必要か”について行う。
例えば、図１７（Ｃ）に示すビット列３．は、マスタノード３から図１７（Ａ）に示すビット列１．を送信された場合、スレーブノード４または５が受信したビット列を示している。
受信されたビット列３．は個別のビットはビット列１．と同じであり、先頭ビットが１ビットずれているだけとなっている。
ビット列３．を受信したスレーブノード４または５の照合結果は、“個別のビットは正しく受信されている（ＯＫ）”および“左に１ビットシフトすると正解テストパターンと一致する”となる。
【００６８】
ステップ２０８（Ｓ２０８）において、受信したテストパターンと正解テストパターンとの照合結果を、例えば、スレーブタイミング制御部ａ４６のＲＡＭに格納する。
【００６９】
ステップ２１０（Ｓ２１０）において、例えば、タイミングを連続的に変化させた８種類のテストパターンを受信したかどうかを確認し、８種類受信した場合はＳ２１４に進み、その他の場合はＳ２１２の処理に進む。
【００７０】
ステップ２１２（Ｓ２１２）において、スレーブタイミング制御部ａ４６は、受信制御信号ＲＤを受信タイミング調整部４２０に対して出力し、受信タイミングを変化させてＳ２０４を行う。
【００７１】
ステップ２１４（Ｓ２１４）において、例えば、図１７（Ｄ）に示すような受信タイミングを連続的に変化させて受信した８種類のテストパターンの照合結果を、スレーブタイミング制御部ａ４６のＲＡＭからＣＰＵが読み込む。
【００７２】
ステップ２１６（Ｓ２１６）において、図１７（Ｄ）に示す照合結果からスレーブタイミング制御部ａ４６のＣＰＵは、８種類の受信タイミングの中から最適なタイミングを選択する。
選択は、例えば、結果１．が“ＯＫ”である受信タイミング３〜７のうち、結果２．の必要なシフト数が少なく、良好な受信結果の中央である受信タイミング５で設定したタイミングを、最適受信タイミングとするような方法で行う。
【００７３】
ステップ２１８（Ｓ２１８）において、例えば、結果１．がすべて“ＮＧ”である場合のように、受信タイミングが設定できない場合はステップ２２２（Ｓ２２２）に進み、最適受信タイミングが選択された場合はＳ２２０の処理に進む。
【００７４】
ステップ２２０（Ｓ２２０）において、選択された最適受信タイミングは、例えば、受信タイミング１〜８の結果１．において、“ＮＧ＝０”，“ＯＫ＝１”として、受信タイミング８の結果をＭＳＢ・受信タイミング１の結果をＬＳＢとする８ビットのアドレス（“０１１１１１００”＝１２４番地）を生成し、スレーブタイミング制御部ａ４６に含まれるＲＡＭに格納する。
【００７５】
ステップ２２４（Ｓ２２４）において、スレーブノード４のスレーブタイミング制御部ａ４６（図３）またはスレーブノード５のスレーブタイミング制御部ｂ５２（図１０）に含まれるＣＰＵは、ＲＡＭに格納された最適受信タイミングの選択結果をもとに、受信タイミング調整部４２０によるディレイを設定し、フレーム信号ＦＲに対する受信データの受信タイミングを設定する。
【００７６】
ステップ２２２（Ｓ２２２）において、スレーブタイミング制御部ａ４６は、図示しない表示手段に対してエラー表示を指示する。
【００７７】
マスタノード３は、Ｓ２００で送信するテストパターンとして、例えば、１０ビット信号の場合であれば、図１７（Ａ），（Ｂ）に示すようなパターンを繰り返して送信することができる。
テストパターンに必要な条件は、例えば、以下の２つである。
条件１．ビット列の中に論理値“１”が４割から６割存在すること
条件２．先頭ビットがどれであるかをパターン自身から判定できること（“０”が連続するなど）
【００７８】
［送信調整シーケンス］
以下、図１８および図１９において、スレーブノード４，５がデータを送信するタイミングを調整する送信調整シーケンスについての動作を説明する。
（なお、図１４に示したタイミング調整トリガ回路６６の構成部分のうち、図１２に示したタイミング調整トリガ回路６２の構成要素、および図１３に示したタイミング調整トリガ回路６４の構成要素と実質的に同じものには、同じ符号を付してある。）
図１８は、マスタノード３の図１５における送信調整シーケンス（Ｓ３０）を示すフローチャートである。
なお、Ｓ３ｘｘは、Ｓ３０におけるマスタノード３による処理を示す。
図１９は、スレーブノード４，５の図１５における送信調整シーケンス（Ｓ３０）を示すフローチャートである。
なお、Ｓ４ｘｘは、Ｓ３０におけるスレーブノード４，５による処理を示す。
【００７９】
図１８に示すように、ステップ３００（Ｓ３００）において、マスタノード３のマスタタイミング制御部３８（図３）は、バスＩＦ３６を介し、スレーブノード４，５に対して、各スレーブノード４，５固有のＩＤを送信する。
各ノードのＩＤは、シリアルなナンバーで設定される。
【００８０】
ステップ３０２（Ｓ３０２）において、マスタノード３は、ＩＤを送信する設定された時間の経過を、例えば、マスタタイミング制御部３８に含まれるＣＰＵのタイマなどによって確認する。
設定される時間は、スレーブノード４，５で行われる後述のＳ４０２にかかる処理時間よりも充分に長い時間を設定される。
【００８１】
図１９に示すように、ステップ４００（Ｓ４００）において、スレーブノード４，５のスレーブタイミング制御部ａ４６（図３）およびスレーブタイミング制御部ｂ５２（図１０）は、送信タイミングの初期化を行う。
【００８２】
ステップ４０２（Ｓ４０２）において、スレーブノード４，５のスレーブタイミング制御部ａ４６（図３）およびスレーブタイミング制御部ｂ５２（図１０）は、マスタノード３から送信される信号がＩＤ信号または終了信号のどちらであるかを確認し、ＩＤ信号である場合はＳ４０４に進み、終了信号である場合はシーケンスを終了し、その他の場合は継続して信号を受信する。
【００８３】
ステップ４０４（Ｓ４０４）において、スレーブノード４，５のスレーブタイミング制御部ａ４６（図３）およびスレーブタイミング制御部ｂ５２（図１０）は、マスタノード３から送信される信号が自己のＩＤ信号と照合し、結果を、例えば、それぞれのレジスタに保持する。
【００８４】
ステップ４０６（Ｓ４０６）において、スレーブノード４，５のスレーブタイミング制御部ａ４６（図３）およびスレーブタイミング制御部ｂ５２（図１０）は、Ｓ４０４で照合した結果が自ノードを指定している場合はＳ４０８に進み、その他の場合はＳ４１０の処理に進む。
【００８５】
ステップ４０８（Ｓ４０８）において、自ノードを指定されたスレーブノード４のスレーブタイミング制御部ａ４６（図３）またはスレーブノード５のスレーブタイミング制御部ｂ５２（図１０）は、マスタノード３に対してそれぞれのＲＯＭに格納されているテストパターン（図４（Ｅ），図１７（Ａ）参照）を送信する。
【００８６】
ステップ４１０（Ｓ４１０）において、自ノードが指定されていないノードは、光伝送路２８に対してオール“０”の値を送信し、Ｓ４０６の処理に進む。
【００８７】
ステップ３０４（Ｓ３０４）において、マスタノード３は、スレーブノード４またはスレーブノード５から送信されるテストパターン（図４（Ｅ），図１７（Ａ））を、クロック・フレーム発生回路３０から入力されるフレーム信号ＦＲとクロック信号ＣＬＫに同期して受信する。
テストパターンの受信は、例えば、タイミングを連続的に変化させた８種類のテストパターン（図１７（Ｄ）を用いて後述する）を受信する。
【００８８】
ステップ３０６（Ｓ３０６）において、マスタタイミング制御部３８のＲＯＭにあらかじめ格納されている正解テストパターンと受信したテストパターンの照合を行う。
正解テストパターンとの照合は、“個別のビットは正しく受信されているかどうか”、および“個別のビットが正しい場合、正解テストパターンと一致するにはビットのシフトが必要か”について行う。
例えば、図１７（Ｃ）に示すビット列３．は、スレーブノード４またはスレーブノード５から図１７（Ａ）に示すビット列１．を送信された場合、マスタノード３が受信したビット列を示している。
受信されたビット列３．は個別のビットはビット列１．と同じであり、先頭ビットが１ビットずれているだけとなっている。
ビット列３．を受信したマスタノード３の照合結果は、“個別のビットは正しく受信されている（ＯＫ）”および“左に１ビットシフトすると正解テストパターンと一致する”となる。
【００８９】
ステップ３０８（Ｓ３０８）において、受信したテストパターンと正解テストパターンとの照合結果を、例えば、マスタタイミング制御部３８のＲＡＭに格納する。
【００９０】
ステップ３１０（Ｓ３１０）において、例えば、タイミングを連続的に変化させた８種類のテストパターンを受信したかどうかを確認し、８種類受信した場合はＳ３１２に進み、その他の場合はＳ３１８の処理に進む。
【００９１】
ステップ３１２（Ｓ３１２）において、例えば、図１７（Ｄ）に示すような受信タイミングを連続的に変化させて受信した８種類のテストパターンの照合結果を、マスタタイミング制御部３８のＲＡＭからＣＰＵが読み込む。
【００９２】
ステップ３１４（Ｓ３１４）において、図１７（Ｄ）に示す照合結果からマスタタイミング制御部３８のＣＰＵは、８種類の受信タイミングの中から最適なタイミングを選択する。
選択は、例えば、結果１．が“ＯＫ”である受信タイミング３〜７のうち、結果２．の必要なシフト数が少なく、良好な受信結果の中央である受信タイミング５で設定したタイミングを、最適受信タイミングとするような方法で行う。
【００９３】
ステップ３１６（Ｓ３１６）において、マスタノード３は、選択した最適受信タイミングをスレーブノード４，５に対して送信する。
【００９４】
ステップ３１８（Ｓ３１８）において、マスタノード３のマスタタイミング制御部３８は、例えば、スレーブノード４またはスレーブノード５の送信タイミングを連続的に変化させた８種類のテストパターンの受信が終了していない場合、タイミング変更指示をスレーブノード４，５に対して送信する。
【００９５】
ステップ３２４（Ｓ３２４）において、あらかじめ設定された時間が経過するまでＳ３１８に進み、設定された時間経過後はＳ３０４の処理に進む。
【００９６】
ステップ３２０（Ｓ３２０）において、マスタタイミング制御部３８は、スレーブノード４，５の全てのＩＤに対して調整を終了するとＳ３２６に進み、終了していない場合はＳ３２２の処理に進む。
【００９７】
ステップ３２２（Ｓ３２２）において、ＩＤのナンバーを１つ更新し、Ｓ３００の処理に進む。
【００９８】
ステップ４１２（Ｓ４１２）において、スレーブノード４のスレーブタイミング制御部ａ４６（図３）またはスレーブノード５のスレーブタイミング制御部ｂ５２（図１０）は、マスタノード３から送信された信号が選択結果信号およびタイミング変更指示信号のいづれであるかを確認する。
マスタノード３から受信した信号がタイミング変更指示信号である場合はＳ４１４に進み、選択結果信号である場合はＳ４１６に進み、その他の場合はＳ４０６の処理に進む。
【００９９】
ステップ４１４（Ｓ４１４）において、スレーブノード４のスレーブタイミング制御部ａ４６（図３）またはスレーブノード５のスレーブタイミング制御部ｂ５２（図１０）は、送信制御信号ＴＤを、送信タイミング調整部４４０に対して出力し、送信タイミング調整部４４０におけるデータ送信のタイミングを変更しＳ４０６の処理に進む。
【０１００】
ステップ４１６（Ｓ４１６）において、選択された最適送信タイミングは、例えば、送信タイミング１〜８の結果１．において、“ＮＧ＝０”，“ＯＫ＝１”として、送信タイミング８の結果をＭＳＢ・送信タイミング１の結果をＬＳＢとする８ビットのアドレス（“０１１１１１００”＝１２４番地）を生成し、それぞれスレーブタイミング制御部ａ４６またはスレーブタイミング制御部ｂ５２に含まれるＲＡＭに格納する。
【０１０１】
ステップ４１８（Ｓ４１８）において、スレーブタイミング制御部ａ４６（図３）またはスレーブタイミング制御部ｂ５２（図１０）に含まれるＣＰＵは、ＲＡＭに格納された最適送信タイミングの選択結果をもとに、送信タイミング調整部４４０によるディレイを設定し、フレーム信号ＦＲに対する送信データの送信タイミングを設定する。
【０１０２】
ステップ４２０（Ｓ４２０）において、テストパターンを送信していたスレーブノード４またはスレーブノード５は、テストパターンの送信を中止し、Ｓ４０２の処理に進む。
【０１０３】
ステップ３２６（Ｓ３２６）において、マスタノード３は、送信タイミングの調整処理が終了したことをスレーブノード４，５に対して通知する。
【０１０４】
ステップ３２８（Ｓ３２８）において、Ｓ３２６の処理を設定時間が経過するまで行なう。
【０１０５】
ステップ３３０（Ｓ３３０）において、マスタノード３は、図示しないステータス出力手段に対して送信調整シーケンスの最終結果を出力する。
【０１０６】
［タイミング調整トリガ回路６０の全体動作］
図２０は、タイミング調整トリガ回路６０の全体動作（Ｓ５０）を示すフローチャートである。
図２０に示すように、ステップ５００（Ｓ５００）において、、タイミング調整トリガ回路６０（６２〜６６；図２）は、マスタノード３またはスレーブノード４からイネーブル信号ＥＮを受信し、タイミング調整のトリガ信号ＴＧＲを出力する機能を有効な状態にする。
【０１０７】
ステップ５０２（Ｓ５０２）において、タイミング調整トリガ回路６０が検出するモニタ電源電圧Ｖｍを、リファレンス電圧Ｖｒまたは基準とする電圧に対応する値（Ｖｒ対応値）として設定する。
【０１０８】
ステップ５０４（Ｓ５０４）において、タイミング調整トリガ回路６０は、モニタ電源電圧Ｖｍを検出する。
【０１０９】
ステップ５０６（Ｓ５０６）において、検出するモニタ電源電圧Ｖｍと、リファレンス電圧Ｖｒまたは基準とする電圧に対応する値（Ｖｒ対応値）を比較し、Ｖｍ＜Ｖｒ−ΔＶまたはＶｒ＋ΔＶ＜Ｖｍとなった場合はＳ５０８の処理およびＳ５０２の処理に進み、その他の場合はＳ５０４の処理に進む。
【０１１０】
ステップ５０８（Ｓ５０８）において、タイミング調整トリガ回路６０は、トリガ信号ＴＧＲ（パルス）をＯＲ回路７を介してマスタノード３およびスレーブノード４，５に対して出力する。
【０１１１】
［タイミング調整トリガ回路６２−１，６２−２］
以下、タイミング調整トリガ回路の第１の変形例について説明する。
図１２は、図２に示したタイミング調整トリガ回路６２−１，６２−２の構成を示す図である。
図１２に示すように、タイミング調整トリガ回路６２は、例えば、分圧抵抗６００，６０２、サンプル・アンド・ホールド（Ｓ／Ｈ）６２０、ウィンドウ・コンパレータ６２２およびサンプリングパルスジェネレータ（ＳＰＧ）６２４から構成される。
【０１１２】
Ｓ／Ｈ６２０は、分圧抵抗６００，６０２によって生成されるモニタ電圧Ｖｍを検出し、後述するＳＰＧ６２４から入力されるサンプリングパルスによってＶｍをサンプリングおよびホールドし、リファレンス電圧Ｖｒとして後述するウィンドウ・コンパレータ６２２のに対して出力する。
【０１１３】
ウィンドウ・コンパレータ６２２は、分圧抵抗６００，６０２によって生成されるモニタ電圧Ｖｍと、Ｓ／Ｈ６２０でホールドされるリファレンス電圧Ｖｒとを比較し、モニタ電圧Ｖｍとリファレンス電圧Ｖｒの差があらかじめ設定された電圧変動幅（±ΔＶ）を越えるとトリガ信号ＴＧＲ（パルス）を出力する。
【０１１４】
トリガ信号ＴＧＲ（パルス）は、ＯＲ回路７（図２）を介してマスタノード３、スレーブノード４，５およびＳＰＧ６２４に対して出力される。
【０１１５】
ＳＰＧ６２４は、ウィンドウ・コンパレータ６２２から入力されるトリガ信号ＴＧＲ（パルス）を、Ｓ／Ｈ６２０がサンプリングに使用するパルス幅に変更し、Ｓ／Ｈ６２０に対して出力する。
【０１１６】
［Ｖｍの変動とＶｒ］
図２１は、タイミング調整のトリガ信号ＴＧＲを出力する機能を有効な状態にした場合の、モニタ電源電圧Ｖｍの変動とリファレンス電圧Ｖｒ（図１２，図１４参照）の変動の関係を示す図であって、　図２１（Ａ）は、モニタ電源電圧Ｖｍの変動を示し、図２１（Ｂ）は、図２１（Ａ）におけるリファレンス電圧Ｖｒの変動を示す図である。
図２１（Ａ）において、イネーブル信号ＥＮがマスタノード３からタイミング調整トリガ回路６２に対してｔ＝０の時に入力されると、Ｓ／Ｈ６２０によってｔ＝０の時のモニタ電源電圧Ｖｍは、リファレンス電圧Ｖｒとして設定される。タイミング調整トリガ回路６２は、例えば、モニタ電源電圧Ｖｍがｔ＝１においてリファレンス電圧Ｖｒに対しあらかじめ設定された範囲（±ΔＶ）を超えると、Ｓ／Ｈ６２０によってｔ＝１の時のモニタ電源電圧Ｖｍが新しいリファレンス電圧Ｖｒとして更新され、新しいリファレンス電圧Ｖｒを基準にしてモニタ電源電圧Ｖｍとの比較を繰り返す。
【０１１７】
［タイミング調整トリガ回路６４−１，６４−２］
以下、タイミング調整トリガ回路の第２の変形例について説明する。
図１３は、図２に示したタイミング調整トリガ回路６４−１，６４−２の構成を示す図である。
なお、図１３に示したタイミング調整トリガ回路６４の構成部分のうち、図１１に示したタイミング調整トリガ回路６０の構成要素と実質的に同じものには、同じ符号を付してある。
図１３に示すように、タイミング調整トリガ回路６４は、例えば、サーミスタ６４０、調整抵抗６４２，６４４、分圧抵抗６４６、Ａ／Ｄコンバータ６０４およびＣＰＵａ６０６から構成される。
【０１１８】
サーミスタ６４０，分圧抵抗６４６は、信号伝送システムのＡＶｃｃとＡＧＮＤの間に直列に接続され、アナログの信号系用の電源電圧を分圧してモニタ電圧Ｖｍを生成する。
さらに、調整抵抗６４２はサーミスタ６４０と直列に、調整抵抗６４４はサーミスタ６４０と並列に設けられ、サーミスタ６４０の温度特性に対して適切なモニタ電圧Ｖｍを得られるようにしている。
調整抵抗６４２，６４４は、場合によっては削除することも可能である。
【０１１９】
［タイミング調整トリガ回路６６−１，６６−２］
以下、タイミング調整トリガ回路の第３の変形例について説明する。
図１４は、図２に示したタイミング調整トリガ回路６６−１，６６−２の構成を示す図である。
なお、図１４に示したタイミング調整トリガ回路６６の構成部分のうち、図１２に示したタイミング調整トリガ回路６２の構成要素、および図１３に示したタイミング調整トリガ回路６４の構成要素と実質的に同じものには、同じ符号を付してある。
図１４に示すように、タイミング調整トリガ回路６６は、例えば、サーミスタ６４０、調整抵抗６４２，６４４、分圧抵抗６４６、Ｓ／Ｈ６２０、ウィンドウ・コンパレータ６２２およびＳＰＧ６２４から構成される。
ＤＶｄｄは、ＳＰＧ６２４に対して供給され、ＡＶｃｃは、Ｓ／Ｈ６２０およびウィンドウ・コンパレータ６２２に対して供給されており、それぞれは図１４において略記されている。
【０１２０】
［設定された時間におけるタイミング調整］
以下、タイミング調整について第２の実施例について説明する。
図２２は、電源投入時およびスタンバイ状態からの動作開始に対する、タイミング調整処理の実行間隔を示す図である。
信号伝送システムの電源投入時から動作安定までの状態は、初期設定の負荷変動による電源電圧変動、筐体内温度上昇、回路素子の自己発熱および隣接素子からの熱伝導などによる動作温度変動によって、信号波形歪み（立ち上がり、立下り、の遅延）や閾（しきい）値が変化する。
また、信号伝送システムのスタンバイ状態から動作安定状態までの間においても上記同様の変動が発生する。
電源電圧や温度が安定するまでの時間に対して、あらかじめ設定した時間間隔と回数でタイミング調整処理を行なうこともできる。（図２２において、Ｔ１〜Ｔ５は等間隔）電源電圧や温度が安定するまでの時間は、初期に大きく、安定するにつれて徐々に小さくなる。
安定するまでの時間に対しては、あらかじめ設定するタイミング調整時間間隔と回数を、例えば、図２２に示すように間隔Ｔ１からＴ５まで徐々に時間が長くなるようにし回数を５回とするような設定をすることもできる。
【０１２１】
以上のように、あらかじめ設定した範囲を超える電源電圧や動作温度などの変化に応じて、信号伝送システムが伝送タイミング調整を開始し、信号伝送タイミングを合わせて信号を伝送することが可能となる。
なお、タイミング調整トリガ回路の数や位置は、任意で調節することができ、容易にタイミング調整を開始する機能を追加することが可能である。
また、スレーブノード４は、フレーム信号ＦＲのみを扱うノードとし、対象となるデータの入出力を行なわないものであってもよい。
スレーブノード４およびスレーブノード５は、すべてスレーブノード４と同じ機能のノードとし、フレーム信号ＦＲを出力するスレーブノードをスイッチなどで人為的に設定することも可能である。
【０１２２】
【発明の効果】
以上説明したように、本発明にかかる信号伝送システムによれば、動作周囲温度または電源電圧などの条件が変動することにより信号の伝送タイミングに変動が生じても、条件の変動をモニタすること、またはあらかじめの時間的な設定によりタイミング調整処理を行なって、正確なタイミングで信号伝送を行なうことが可能である。
【図面の簡単な説明】
【図１】本発明にかかる信号伝送システムの構成を示す図である。
【図２】図１に示した信号伝送システムにおいて、シリアルバスの数を２（Ｊ＝２）とし、スレーブノードＺの数を２（Ｎ＝２）とした場合の具体例を示す図である。
【図３】図２に示したマスタノードの構成を示す図である。
【図４】図４は、１つの伝送フレームにおいて、伝送路上を伝送される信号を示す図であって、図４（Ａ）はクロック信号ＣＬＫを示し、図４（Ｂ）はフレーム信号ＦＲを示し、図４（Ｃ）は１０ビットのシリアルデータの例を示し、図４（（Ｄ）：Ｄ０〜Ｄ９）はパラレルデータの例を示し、図４（Ｅ）はスレーブノードの送信タイミングをテストする送信テストパターンの例を示し、図４（Ｆ）は（Ｅ）を受信した場合の１ビットシフトした受信パターンの例を示す図である。
【図５】図３に示したバスＩＦ（Ａ）の構成を示す図である。
【図６】図３に示したバスＩＦ（Ｂ）の構成を示す図である。
【図７】図２に示したスレーブノードＹの構成を示す図である。
【図８】図７に示したバスＩＦ（Ｃ）の構成を示す図である。
【図９】図７に示したバスＩＦ（Ｄ）の構成を示す図である。
【図１０】図２に示したスレーブノードＺの構成を示す図である。
【図１１】図２に示したタイミング調整トリガ回路（Ａ／ＤコンバータとＣＰＵａによる電源電圧検出）の構成を示す図である。
【図１２】図２に示したタイミング調整トリガ回路（ウィンドウ・コンパレータ適用による電源電圧検出）の構成を示す図である。
【図１３】図２に示したタイミング調整トリガ回路（Ａ／ＤコンバータとＣＰＵａによる温度検出）の構成を示す図である。
【図１４】図２に示したタイミング調整トリガ回路（ウィンドウ・コンパレータ適用による温度検出）の構成を示す図である。
【図１５】信号伝送システムのタイミング調整について、全体的な動作を示すフローチャートである。
【図１６】図１５における受信調整シーケンスを示すフローチャートである。
【図１７】受信調整シーケンスおよび送信シーケンスで用いられるテストパターンと、テスト結果を示す図であって、図１７（Ａ）は、送信するテストパターン例（ビット列１．）を示し、図１７（Ｂ）は、送信するテストパターン例（ビット列２．）を示し、図１７（Ｃ）は、送信するテストパターン例（ビット列１．）を受信したビット列３．示し、図１７（Ｄ）は、タイミングを連続的に変化させた８種類のテストパターンを受信した結果の例を示す図である。
【図１８】マスタノードの図１５における送信調整シーケンスを示すフローチャートである。
【図１９】スレーブノードＹ，Ｚの図１５における送信調整シーケンスを示すフローチャートである。
【図２０】タイミング調整トリガ回路６０〜６６の全体動作を示すフローチャートである。
【図２１】図２１は、タイミング調整のトリガ信号ＴＧＲを出力する機能を有効な状態にした場合の、モニタ電源電圧Ｖｍの変動とリファレンス電圧Ｖｒ（図１２，図１４参照）の変動の関係を示す図であって、図２１（Ａ）は、モニタ電源電圧Ｖｍの変動を示し、図２１（Ｂ）は、図２１（Ａ）におけるリファレンス電圧Ｖｒの変動を示す図である。
【図２２】電源投入時およびスタンバイ状態からの動作開始に対する、タイミング調整処理の実行間隔を示す図である。
【符号の説明】
１・・・信号伝送システム
２０−１〜ｊ・・・シリアルバス（＃１〜＃Ｊ）
２２・・・マスタノードからのフレーム信号用光伝送路ＭＦＲ
２４・・・スレーブノードからのフレーム信号用光伝送路ＳＦＲ
２６・・・ＤＡＴＡａ信号用光伝送路
２８・・・ＤＡＴＡｂ信号用光伝送路
３・・・マスタノードＸ
３０・・・クロック・フレーム発生回路
３２・・・フレーム受信回路
３４・・・バスＩＦ３４（Ａ）
３４０・・・ＯＥ変換回路
３４２・・・受信回路
３４４・・・１０出力Ｓ／Ｐ回路
３６・・・バスＩＦ３６（Ｂ）
３６０・・・１０入力Ｐ／Ｓ回路
３６２・・・送信回路
３６４・・・ＥＯ変換回路
３８・・・マスタタイミング制御部
４・・・スレーブノードＹ
４０・・・クロック再生回路
４２・・・バスＩＦ（Ｃ）
４２０・・・受信タイミング調整部
４４・・・バスＩＦ（Ｄ）
４４０・・・送信タイミング調整部
４６・・・スレーブタイミング制御部ａ
５・・・スレーブノードＺ（＃１〜＃Ｎ）
５０・・・クロック再生回路
５２・・・スレーブタイミング制御部ｂ
６０−１，２〜６６−１，２・・・タイミング調整トリガ回路
６００，６０２，６４６・・・分圧抵抗
６０４・・・Ａ／Ｄコンバータ
６０６・・・ＣＰＵａ
６２０・・・サンプル・アンド・ホールド回路
６２２・・・ウィンドウ・コンパレータ
６２４・・・サンプルパルスジェネレータ
６４０・・・サーミスタ
６４２，６４４・・・調整抵抗
７・・・ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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