(57)【要約】【課題】ＨＡＤ構造のセンサ部を持つ固体撮像素子において、暗電流をより低減可能にする。【解決手段】転送ゲート電極２０が形成される基板表面層において、基板表面から基板内に所定の距離だけ埋め込まれた状態のゲート電極２４を形成することで、電極埋込みゲート構造を持つ固体撮像素子１を形成する。転送ゲート電極２０を基板内に埋め込むことで、その下部に形成されるチャネルを、基板表面にだけゲート電極を持つ構造よりも、基板表面のより深いところに形成可能となる。これに伴い、センサ部５をなす信号電荷蓄積層３１やその上部に形成される正孔蓄積層３２を、基板表面のより深いところに形成可能となり、これらを基板表面の浅い所に形成することに起因したセンサ部表面や側壁からの暗電流を低減する。また、ゲート電極を基板内に埋め込むことで、ゲート電極下に形成される電荷転送路と素子分離領域１２の側壁との間に、暗電流に対する防壁を設ける。【選択図】        図３
2004356246.tif 000002
【特許請求の範囲】
【請求項１】
入射光を受光して光電変換により得た信号電荷を蓄積する信号電荷蓄積層を有するセンサ部と、当該固体撮像素子を駆動するための制御信号が入力されるゲート電極とが、半導体基板上に形成されてなるアドレス制御読出方式の固体撮像素子の製造方法であって、
前記ゲート電極が形成される前記半導体基板の表面層において、当該半導体基板の表面から内側に亘って所定の距離だけ埋め込まれた状態の前記ゲート電極を形成するゲート電極埋込工程
を有することを特徴とする固体撮像素子の製造方法。
【請求項２】
前記固体撮像素子は、前記信号電荷蓄積層から転送されてくる信号電荷を蓄積する転送電荷蓄積部と、前記信号電荷蓄積層に蓄積されている前記信号電荷を前記転送電荷蓄積部に転送させる信号転送部とを備え、前記ゲート電極は前記信号転送部を駆動する制御信号が入力されるものであり、
前記ゲート電極埋込工程は、
前記センサ部を他の部分から分離するための素子分離領域に対応する部分がアクティブであり、かつ前記ゲート電極への前記制御信号の入力により形成される電荷転送路に対応する部分がアクティブである素子分離領域用マスクを用いて、素子分離用部材からなる前記素子分離領域を形成する素子分離領域形成工程と、
前記素子分離領域形成工程によって前記電荷転送路に対応する部分に形成される前記素子分離用部材を取り除く除去工程と、
前記除去工程によって前記素子分離用部材が取り除かれた部分に、電極部材を堆積することで、前記転送電極を形成する転送電極形成工程と
を有することを特徴とする請求項１に記載の固体撮像素子の製造方法。
【請求項３】
前記素子分離領域用マスクを利用したレジストマスクで前記半導体基板の表面を覆った状態で、前記信号電荷蓄積層を形成するための不純物をイオン注入により前記半導体基板の表面層に導入することによって、前記信号電荷蓄積層を形成する信号電荷蓄積層形成工程
を有することを特徴とする請求項２に記載の固体撮像素子の製造方法。
【請求項４】
前記素子分離領域用マスクを利用したレジストマスクで前記半導体基板の表面を覆った状態で、正孔蓄積層を形成するための不純物をイオン注入により前記半導体基板の表面層に導入することによって、前記信号電荷蓄積層上における前記半導体基板の表面層に前記正孔蓄積層を形成する正孔蓄積層形成工程
を有することを特徴とする請求項３に記載の固体撮像素子の製造方法。
【請求項５】
前記固体撮像素子は、前記信号電荷蓄積層から転送されてくる信号電荷を蓄積する転送電荷蓄積部と、前記信号電荷蓄積層に蓄積されている前記信号電荷を前記転送電荷蓄積部に転送させる信号転送部とを備え、前記ゲート電極は前記信号転送部を駆動する制御信号が入力されるものであり、
前記ゲート電極埋込工程は、
前記センサ部を他の部分から分離するための素子分離領域に対応する部分がアクティブであるとともに前記ゲート電極への前記制御信号の入力により形成される電荷転送路に対応する部分がインアクティブである素子分離領域用マスクを用いて、前記素子分離領域を形成する素子分離領域形成工程と、
前記素子分離領域形成工程の後に前記電荷転送路に対応する部分に残存する前記半導体基板の表面層を形成する部材を取り除く除去工程と、
前記除去工程によって前記表面層を形成する部材が取り除かれた部分に、前記電極部材を堆積することで、前記転送電極を形成する転送電極形成工程と
を有することを特徴とする請求項１に記載の固体撮像素子の製造方法。
【請求項６】
前記素子分離領域用マスクと、少なくとも前記信号転送部のゲート電極に対応する部分がアクティブとされているゲート電極形成用マスクとを利用したレジストマスクで覆った状態で、前記信号電荷蓄積層を形成するための不純物をイオン注入により前記半導体基板の表面層に導入することによって、前記信号電荷蓄積層を形成する信号電荷蓄積層形成工程
を有することを特徴とする請求項５に記載の固体撮像素子の製造方法。
【請求項７】
前記素子分離領域用マスクと前記ゲート電極形成用マスクとを利用したレジストマスクで覆った状態で、正孔蓄積層を形成するための不純物をイオン注入により前記半導体基板の表面層に導入することによって、前記信号電荷蓄積層上における前記半導体基板の表面層に前記正孔蓄積層を形成する正孔蓄積層形成工程
を有することを特徴とする請求項６に記載の固体撮像素子の製造方法。
【請求項８】
入射光を受光して光電変換により得た信号電荷を蓄積する信号電荷蓄積層を有するセンサ部と、当該固体撮像素子を駆動するための制御信号が入力されるゲート電極とが、半導体基板上に形成されてなるアドレス制御読出方式の固体撮像素子であって、
前記ゲート電極は、前記半導体基板の表面から内側に亘って所定の距離だけ埋め込まれた状態で形成されている
ことを特徴とする固体撮像素子。
【請求項９】
前記信号電荷蓄積層から転送されてくる信号電荷を蓄積する転送電荷蓄積部と、
前記信号電荷蓄積層に蓄積されている前記信号電荷を前記転送電荷蓄積部に転送させる信号転送部と
を備え、
前記ゲート電極は前記信号転送部を駆動する制御信号が入力されるものである
ことを特徴とする請求項８に記載の固体撮像素子。
【請求項１０】
第１導電型の前記半導体基板と、
前記半導体基板上に形成された第２導電型の半導体層と
を備え、
前記センサ部は、前記第２導電型の半導体層上に形成された、前記第１導電型の不純物を含む前記信号電荷蓄積層を有する
ことを特徴とする請求項８に記載の固体撮像素子。
【請求項１１】
前記センサ部は、前記信号電荷蓄積層上に形成された第２導電型の不純物を含む正孔蓄積層を有する
ことを特徴とする請求項１０に記載の固体撮像素子。
【請求項１２】
前記センサ部を前記半導体基板上の他の部分から分離するための素子分離領域を有する
ことを特徴とする請求項８に記載の固体撮像素子。
【請求項１３】
前記素子分離領域は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）のトレンチ埋込膜により形成されている
ことを特徴とする請求項１２に記載の固体撮像素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子およびその製造方法に関する。より詳細には、ＭＯＳ（金属酸化膜半導体）型やＣＭＯＳ（相補金属酸化膜半導体）型などのＸ−Ｙアドレス型（アドレス制御読出方式）の撮像デバイスにおける、センサ部やその周辺にて生じ得る暗電流や信号漏れの防止技術に関する。
【０００２】
【従来の技術】
撮像部内に複数の光電変換素子（フォトダイオードなど）から成る電荷生成部（センサ部）を備えた固体撮像素子（固体撮像装置やイメージセンサとも言われる）が、画像を取り込む手段として様々な分野で利用されている。
【０００３】
一般に、固体撮像素子は、フォトダイオードなどで構成された各受光素子で受光面から入射した入射光を受光して光電変換を行ない、発生した電荷を検出回路によって検出し、その後増幅し、順次出力する。
【０００４】
固体撮像素子の一構成例として、Ｎ型シリコン基板（第１導電型の半導体基板）上に、第２導電型の半導体層としてのＰ型不純物（Ｐウェル）が形成されており、第２導電型の半導体層に第１導電型の不純物をイオン注入することによって形成された電荷蓄積層（以下第１センサ領域ともいう）を具備したセンサ部（受光部）が形成される。光を受光し光電変換して得た信号電荷が、この電荷蓄積層に蓄積される。
【０００５】
また、このようなセンサ部の中には、Ｎ＋  型不純物領域からなるＮＰダイオードの表面側の電荷蓄積層上にさらに、Ｐ＋型不純物領域からなる正孔蓄積層（以下第２センサ領域ともいう）が積層された、いわゆるＨＡＤ（Ｈｏｌｅ  Ａｃｃｕｍｕｌａｔｅｄ  Ｄｉｏｄｅ）構造となっているものがある（たとえば特許文献１，２参照）。
【０００６】
【特許文献１】
特開平５−３３５５４８号公報
【特許文献２】
特開２００３−７８１２５号公報
【０００７】
＜従来のＨＡＤ構造センサの製造方法＞
図５は、ＨＡＤ構造のセンサ部を持つ固体撮像素子の従来の製造方法を説明する図である。また、図６は、従来の製造方法にて製造される固体撮像素子の問題点を説明する図である。ここで、図５（Ａ）は略１画素分のデバイス平面図（Ｐウェルに着目）であり、図５（Ｂ）は、図５（Ａ）中のＡ−Ａ’矢指線部分のデバイス断面図である。
【０００８】
先ず、一般的なプロセスにより、たとえばシリコンからなる基板１１におけるセンサ部（受光領域）５の周囲に素子分離部２を形成することとし、この素子分離部２の基板表面側に、センサ部５を取り囲むようにＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）のトレンチ埋込膜などからなる素子分離領域１２を形成する。
【０００９】
次に、センサ領域１０を含む画素全体にＢ＋，５Ｅ１１／ｃｍ２，２ＭｅＶを注入することで、Ｐウェル層（深いＰウェル）１４を基板１１上に形成する。この後、素子分離領域１２（トレンチ埋込膜）下に、Ｂ＋，８Ｅ１１／ｃｍ２，１．５ＭｅＶ、３Ｅ１２／ｃｍ２，１．０ＭｅＶを注入することで、第１Ｐウェル領域（ＰＰＷ）１６を形成する。この第１Ｐウェル領域は、隣接する電荷蓄積層を分離するための深いＰウェルである。
【００１０】
この後、撮像デバイス基板上に形成される撮像部以外の論理回路を形成する際のＰウェル形成時と同時に、素子分離領域１２下に、Ｂ＋，３Ｅ１２／ｃｍ２，６００ｋｅＶ、Ｂ＋，３Ｅ１２／ｃｍ２，３８０ｋｅＶ、Ｂ＋，６Ｅ１２／ｃｍ２，１９０ｋｅＶを注入することで、第２Ｐウェル領域１８を形成する。このとき、第２Ｐウェル領域１８は、たとえば０．１μｍ程度の余裕を持って、素子分離領域１２に被っているＳＴＩ境界１２ａが形成された状態となるようにする。
【００１１】
その後、基板１１上に、さらにポリシリコンからなる転送ゲート電極２０やその他のゲート電極を形成する。さらに転送ゲート電極２０を含むゲート電極を形成した後、センサ部５における基板１１の表面側にＮ型の信号電荷蓄積層（第１センサ領域；１ＳＲ）３１を形成するためのＮ型不純物を導入する。たとえば、Ａｓ＋，２Ｅ１２／ｃｍ２，３００ｋｅＶのＮ−注入を行なうことで、信号電荷蓄積層３１を形成する。このとき、センサ部５のみに自己整合的に注入するために、信号電荷蓄積層３１へのイオン注入のために素子分離領域１２を形成するためのマスクを利用してパターニングしたレジストに加えて、ゲートパターンおよびゲートパターニングのために使用したゲート加工レジストをイオン注入マスクとする。
【００１２】
この後、イオン注入を行なうことによって、センサ部５における信号電荷蓄積層３１の上部に正孔蓄積層（第２センサ領域；２ＳＲ）３２を形成するためのＰ型不純物を導入する。たとえば、ＢＦ２，１Ｅ１３／ｃｍ２，５０ｋｅＶのＰ＋注入を行なうことで、第２センサ領域３２を形成する。また、センサ部５の信号電荷蓄積層３１から転送されてくる信号電荷を蓄積する転送電荷蓄積部としてのＦＤ（フローティングディフュージョン）部３を形成するためのＮ＋型不純物を導入する。たとえば、Ｐ＋，２Ｅ１５／ｃｍ２，２０ＫｅＶのイオン注入を行なうことで、拡散層３６を形成する。
【００１３】
なお、“素子分離部２および信号転送部４”とセンサ部５との間のセンサ部５上にＳＴＩ境界１２ａを介して開口部５ａが形成されるようにするのは言うまでもない。
【００１４】
この後、基板１１中に導入した各不純物の活性化熱処理を行なう。これによって、基板１１の表面側におけるＮ型の信号電荷蓄積層３１の表面層にＰ型の正孔蓄積層３２を設けてなるＨＡＤ構造のセンサ部５が形成されるとともに、その近傍に転送ゲート電極２０やＦＤ部３をなす拡散層３６を備えた固体撮像素子１が得られる。
【００１５】
すなわち、固体撮像素子１は、入射光に応じて発生した電荷を蓄積する信号電荷蓄積層３１上に、感度の向上と表面暗電流を抑える目的で積層された正孔蓄積層３２を有するＨＡＤセンサ構造のセンサ部５を備えたものとなる。上述のように、信号電荷蓄積層３１はＮ＋  型不純物をイオン注入することによって形成され、正孔蓄積層３２はＰ＋  型不純物をイオン注入することによって形成される。このＨＡＤセンサ構造のセンサ部５において、正孔蓄積層３２の下に存在するＮ型半導体層（信号電荷蓄積層３１）とさらにその下部に存在するＰ型半導体層が、光電変換を行なうフォトダイオードの役割をなしている。
【００１６】
このようなＨＡＤ構造を持つ固体撮像素子１では、熱励起によって基板１１の表面で発生した電子が正孔蓄積層３２で捕捉され、暗電流の発生が抑制されて感度の向上が図られる。
【００１７】
【発明が解決しようとする課題】
ところで、信号電荷が蓄積される部分は、電圧ポテンシャルの高い所である信号電荷蓄積層３１となる。この信号電荷蓄積層３１に蓄積されている信号電荷を読み出すときには、転送ゲート電極２０を介して転送ゲート２０ａに電圧を掛けてチャネルを作り、ＦＤ部３に電荷を転送する。
【００１８】
しかしながら、センサ部（受光領域）５にＨＡＤ構造を用いた固体撮像素子１においては、表面チャネルの転送ゲート電極２０でＨＡＤ構造の信号電荷をＦＤ部３へ完全転送するために、ＨＡＤ構造の半導体基板表面側における信号電荷が蓄積される部分であるＮ型の信号電荷蓄積層３１を浅くするプロファイル設計が必要となる。何故なら、図６（Ｂ）に示すように、ゲートによるチャネル（電荷転送経路）は基板表面にできるので、信号電荷蓄積層３１が深いと、転送効率が悪くなるからであり、できるだけ信号電荷蓄積層３１を浅い所に形成するのが望ましい。
【００１９】
このように信号電荷蓄積層３１を浅い所に形成するには、その上面に設けられている正孔蓄積層３２を薄くしなければならない。つまり、正孔蓄積層３２をＨＡＤ構造のシリコン表面の極めて浅い（近い）所に薄く形成することになる。しかしながら、正孔蓄積層３２の深さは、ＨＡＤ表面の界面準位に起因する暗電流とトレードオフの関係にあり、正孔蓄積層３２を浅くすると暗電流が増加する可能性がある。たとえば、シリコン表面は界面準位だらけであり、この界面準位が原因となって発生する暗電流を抑制するため、界面準位が正孔で埋められた（ピニング；ｐｉｎｎｉｎｇ  という）状態を形成するべく、すなわち接合が界面準位に直接触れることのないように、濃いＰ＋を注入する。このことは、「正孔蓄積層３２を薄くしたい」ということに対して逆行するものとなる。
【００２０】
また、正孔蓄積層３２の深さは、正孔蓄積層３２を形成する際のイオン注入時のＨＡＤ上積層膜の膜厚ばらつきの影響を受け易く、浅くするに従って、深さばらつきが暗電流増加に与える影響が大きくなる。信号電荷蓄積層３１を深い所に形成でき、正孔蓄積層３２の膜厚をある程度確保できれば、膜厚が少々ばら付いても影響は少なく、膜厚ばらつきの影響を無視できるが、薄くすればするほど、相乗的に影響を受けるようになる。
【００２１】
一方、センサ部５の周囲に配される素子分離部２の側壁からもセンサ部５に暗電流成分をもたらす。たとえば、信号電荷蓄積層３１は、素子分離領域（ＳＴＩ）１２に囲まれているが、素子分離領域１２をなすＳＴＩ界面から発生する暗電流は、信号電荷蓄積層３１を浅くするに従って増加する方向である。
【００２２】
加えて、図６（Ｃ）に示すように、転送ゲート電極２０下の電荷転送経路も素子分離領域１２（ＳＴＩ側壁）に囲まれており、その側壁から暗電流が発生し易い。すなわち、転送ゲート電極２０を制御することでチャネル（図中奥行き方向が転送方向）を形成したときの、信号電荷蓄積層３１からＦＤをなす拡散層３６への電荷転送過程で、ＳＴＩ側壁からの暗電流電荷と信号電荷蓄積層３１からの信号電荷とが合流する。
【００２３】
素子分離領域１２を形成する技術として、ジャンクション分離の手法も考えられているが、様々な面で、十分なものになっていないのが実情である。たとえば、ジャンクション分離手法を使うことで、ＳＴＩ手法を使用するよりも暗電流を少なくすることができるが、暗電流を完全にゼロにすることはできない。加えて、イオン注入の最適化を行なわなければ、たとえばトランジスタを形成しようとしてもトランジスタとしての働きをなさないなど、素子を適切にできない（生成が難しい）。また、現状では、分離耐圧や分離特性はＳＴＩ手法よりも劣る。
【００２４】
よって、現状では、センサ部５の周辺（転送ゲート部側壁も含む）に配される素子分離領域１２を形成する技術としては、ＳＴＩのトレンチ埋込膜を利用することが依然として有力であるが、この素子分離領域１２をなすＳＴＩに起因した暗電流を如何にして低減するかが問題となる。
【００２５】
さらに、信号電荷蓄積層３１は、素子分離領域１２を形成するためのマスクを利用してパターニングしたレジストに加えて、ゲートとゲート加工レジストとをマスクにして、転送ゲート下には入らないようにイオン注入されるが、ゲート加工レジストの薄膜化により転送ゲート下にもイオン注入が少なからずなされ、信号電荷蓄積層３１が転送ゲート下に突き抜けている可能性がある。
【００２６】
つまり、ゲート電極を形成した後に信号電荷蓄積層を形成するためのイオン注入を行なっても、ゲート電極やその上のレジストを突き抜けてイオンが基板表面内に導入されてしまう。この場合、転送ゲート下が十分にピニングされず信号漏れや暗電流が生じる可能性がある。
【００２７】
本発明は、上記事情に鑑みてなされたものであり、センサ部やその周辺にて生じ得る暗電流や信号漏れを低減することが可能な固体撮像素子およびその製造方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明に係るアドレス制御読出方式の固体撮像素子の製造方法では、半導体基板の受光面側のゲート電極が形成される表面層において、基板表面から半導体基板の内側に亘って所定の距離だけ埋め込まれた状態のゲート電極を形成するゲート電極埋込工程を設けることとした。
【００２９】
これにより、本発明に係るアドレス制御読出方式の固体撮像素子としては、  ゲート電極が、半導体基板の受光面側である基板表面からその内側に亘って所定の距離だけ埋め込まれた状態で形成されている、電極埋込みゲート構造を持つものとなる。
【００３０】
たとえば、信号電荷蓄積層から転送されてくる信号電荷を蓄積する転送電荷蓄積部と、信号電荷蓄積層に蓄積されている信号電荷を転送電荷蓄積部に転送させる信号転送部とを備え、ゲート電極が信号転送部を駆動する制御信号が入力される構造を持つ固体撮像素子を対象とする場合のゲート電極埋込工程の具体的なものとしては、たとえば、次の２つの製造方法を採り得る。
【００３１】
すなわち第１の製造方法としては、先ず、素子分離領域がアクティブでかつ電荷転送路部分もアクティブな素子分離領域用マスクを用いて、素子分離用部材からなる素子分離領域を形成する素子分離領域形成工程を設ける。この後、素子分離領域形成工程によって電荷転送路部分に形成される素子分離用部材を取り除く除去工程と、この除去工程によって素子分離用部材が取り除かれた部分に、電極部材を堆積することで転送電極を形成する転送電極形成工程とを設ける。
【００３２】
つまり、第１の製造方法では、先ず、素子分離領域だけでなく電荷転送路にも素子分離用部材を形成しておき、この後に、電荷転送路については、素子分離用部材を電極部材に置き換えることで、基板表面で所定距離だけ基板内部に埋め込まれた状態の電極構造を形成する。
【００３３】
また、第２の製造方法としては、素子分離領域がアクティブでかつ電荷転送路部分がインアクティブな素子分離領域用マスクを用いて素子分離領域を形成する素子分離領域形成工程を設ける。この後、電荷転送路については、素子分離領域形成工程の後に電荷転送路部分に残存する基板表面部材を取り除く除去工程と、除去工程によって基板表面部材が取り除かれた部分に電極部材を堆積することで転送電極を形成する転送電極形成工程とを設ける。
【００３４】
つまり、第２の製造方法では、先ず、従来と同様にして素子分離領域を形成しておき、この後に、電荷転送路については、基板表面部材を電極部材に置き換えることで、基板表面で所定距離だけ基板内部に埋め込まれた状態の電極構造を形成する。
【００３５】
第１や第２の製造方法を採る場合、信号電荷蓄積層形成工程としては、素子分離領域用マスクを利用したレジストマスクで基板表面を覆った状態で、信号電荷蓄積層を形成するための不純物をイオン注入により表面層に導入するとよい。また、ＨＡＤ構造を持つセンサ部とする場合の正孔蓄積層形成工程としては、素子分離領域用マスクを利用したレジストマスクで基板表面を覆った状態で、正孔蓄積層を形成するための不純物をイオン注入により表面層に導入するとよい。
【００３６】
ただし、第１と第２の各製造方法で使用される素子分離領域用マスクの形態が異なり、後述するように、このことによる効果の違いがある点に留意されたい。
【００３７】
【作用】
本発明に係る上記構成においては、ゲート電極が形成される基板表面層において、基板表面から基板内に所定の距離だけ埋め込まれた状態のゲート電極を形成することで、電極埋込みゲート構造を持つ撮像デバイスを形成することとした。
【００３８】
ゲート電極を基板内に埋め込むことで、その下部に形成されるチャネルを、基板表面にだけゲート電極を持つ従来の構造よりも、基板表面のより深いところに形成可能となる。これにより、センサ部をなす信号電荷蓄積層やその上部に形成される正孔蓄積層を、従来の構造よりも、基板表面のより深いところに形成可能となる。また、ゲート電極を基板内に埋め込むことで、ゲート電極下に形成されるチャネルと素子分離領域の側壁との間に、暗電流に対する防壁（バリア）を設けることが可能となる。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００４０】
＜第１実施形態＞
図１および図２は、本発明に係るアドレス制御読出方式の固体撮像素子の製造方法の第１実施形態を説明するための図である。具体的には、ＨＡＤ構造のセンサ部を有するＣＭＯＳセンサを対象とする。
【００４１】
ここで、各図は、略１画素分について示したものであって、図１（Ａ）はトレンチ形成後の平面図、図１（Ｂ）はＰウェル形成後のＰウェルに着目した平面図、図２（Ａ）は転送ゲート形成後のＡ−Ａ’線矢指部の断面図、図２（Ｂ）は転送ゲート形成後のＢ−Ｂ’線矢指部の断面図、図２（Ｃ）はデバイス完成後のＡ−Ａ’線矢指部の断面図である。
【００４２】
先ず、一般的なプロセスにより、たとえばシリコンからなる基板１１におけるセンサ部（受光領域）５の周囲に配される素子分離部２の表面側に、センサ領域１０を取り囲むように深さ０．１〜０．４（たとえば０．３程度）μｍのＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）のトレンチ埋込膜などからなる素子分離領域１２を形成する。
【００４３】
ただしこの際には、従来と異なるＳＴＩマスクを使用する。すなわち、図１（Ａ１）に示すように、従来であれば信号転送部４のゲート電極（転送ゲート）部分に形成される電荷転送路に対応する部分がインアクティブであるＳＴＩマスクを使用するので転送ゲート下部の電荷転送路には素子分離領域（ＳＴＩ）１２が形成されない。これに対して、本実施形態では、図１（Ａ２）に示すように、使用するマスクパターンを従来のものと変えて、素子分離領域１２だけでなく電荷転送路に対応する部分もアクティブであるＳＴＩマスクを使用する。
【００４４】
こうすることで、電荷転送路に相当する部分にも素子分離領域１２用の部材を埋め込むための溝を掘ることができる。これは、後述するように、転送ゲート電極２０を、基板表面だけでなく、少なくとも一部が基板内部にまで埋め込まれた状態の電極構造（以下電極埋込みゲート構造ともいう）とするため、転送ゲート部分もＳＴＩ形成するためである。
【００４５】
このようにして素子分離領域１２を形成した後には、所定の不純物を注入することで、各ウェル領域１４，１６，１８を形成する。たとえば、センサ領域１０を含む画素全体にＢ＋，５Ｅ１１／ｃｍ２，２ＭｅＶを注入することで、Ｐウェル層（深いＰウェル）１４を基板１１上に形成する。この後、素子分離領域１２（トレンチ埋込膜）下に、Ｂ＋，８Ｅ１１／ｃｍ２，１．５ＭｅＶ、３Ｅ１２／ｃｍ２，１．０ＭｅＶを注入することで、第２Ｐウェル領域（ＰＰＷ）１６を形成する。
【００４６】
この後、信号転送部４のゲート下を除く素子分離領域１２下に、Ｂ＋，８Ｅ１２／ｃｍ２，６００ｋｅＶ、Ｂ＋，３Ｅ１２／ｃｍ２，３８０ｋｅＶ、Ｂ＋，６Ｅ１２／ｃｍ２，１９０ｋｅＶを注入することで、第２Ｐウェル領域１８を形成する。このとき、第２Ｐウェル領域１８は、転送ゲート下を除いて、たとえば０．１μｍ程度の余裕を持って、素子分離領域１２に被っているＳＴＩ境界１２ａが形成された状態となるようにする。
【００４７】
この状態では、後に信号転送部４に形成される転送ゲート電極部分の下部に、素子分離領域１２をなすＳＴＩ層部材が埋め込まれている。そこで、本実施形態特有の製造プロセスとして、レジストマスク形成後、ドライエッチング法など、既に形成されている他の部分（エッチング対象部分の側部や下部）の層材に対してダメージを与え難い好適なエッチング手法を用いて、転送ゲート下に当たるＳＴＩ埋込膜を除去する。
【００４８】
この後、ゲート電極用部材としてのポリシリコンを堆積し、レジストパターニング後、転送ゲート電極２０やその他のゲート電極を形成する。つまり、最初は素子分離部２だけでなく信号転送部４にもＳＴＩのトレンチ埋込膜を形成しておき、この後に、信号転送部４については、ＳＴＩトレンチ埋込膜をゲート膜に置き換えることで、基板表面で所定距離だけ基板内部に埋め込まれた状態の電極２４を有する転送ゲート電極２０を形成する。この状態が、図２（Ａ），（Ｂ）に示す状態である。
【００４９】
このようにして転送ゲート電極２０を含むゲートパターンを形成した後には、ゲートパターン加工に使用したレジスト２８を残したまま、再度、素子分離領域１２を形成するためのマスクを利用して信号電荷蓄積層３１用のイオン注入マスクのレジストパターニングを行なう。そして、センサ部５における基板１１の表面側にＮ型の信号電荷蓄積層（１ＳＲ）３１を形成するためのＮ型不純物を導入する。たとえば、Ａｓ＋，２Ｅ１２／ｃｍ２，７００ｋｅＶのＮ−注入を行なうことで、信号電荷蓄積層３１を形成する。
【００５０】
さらに、イオン注入を行なうことによって、センサ部５における信号電荷蓄積層３１の上部に正孔蓄積層（２ＳＲ）３２を形成するためのＰ型不純物を導入する。たとえば、ＢＦ２，１Ｅ１３／ｃｍ２，１２０ｋｅＶのＰ＋注入を行なうことで、第２センサ領域３２を形成する。また、ＦＤ部３を形成するためのＮ＋型不純物を導入する。たとえば、Ｐ＋，２Ｅ１５／ｃｍ２，２０ＫｅＶのイオン注入を行なうことで、拡散層３６を形成する。
【００５１】
なお、信号電荷蓄積層３１や正孔蓄積層３２を形成する際のパワー（単位ＫｅＶ）は、従来よりも、デバイス表面のさらに深い部分に形成するため、それぞれ７００ｋｅＶ，１２０ｋｅＶというように、従来（それぞれ３００ｋｅＶ，５０ｋｅＶ）よりも大きくなっている。
【００５２】
こうすることで、たとえば表面から０．３５μｍ〜０．７μｍの所に信号電荷蓄積層３１を形成し、その上部である、たとえば表面から０μｍ〜０．３５μｍの所に正孔蓄積層３２を形成することができる。従来は、たとえば表面から０．０５μｍ〜０．４μｍの所に信号電荷蓄積層３１を形成し、その上部である、たとえば表面から０μｍ〜０．０５μｍの所に正孔蓄積層３２を形成していたのに対して、ともに、従来よりもより深いところに各層３１，３２を形成している。
【００５３】
この後、基板１１中に導入した各不純物の活性化熱処理を行なう。これによって、基板１１の表面側におけるＮ型の信号電荷蓄積層３１の表面層にＰ型の正孔蓄積層３２を設けてなるＨＡＤ構造のセンサ部５が形成されるとともに、その近傍に転送ゲート電極２０やＦＤ部３をなす拡散層３６を備えた固体撮像素子１が得られる。
【００５４】
図３は、上記のような製造方法にて得られた固体撮像素子１の効果を説明する図である。この図は、従来技術の問題を説明した図６に対応するものである。
【００５５】
上記のような第１実施形態の製造方法では、図２（Ｃ）や図３（Ｂ）に示すように、転送ゲート電極２０は、基板表面の電極２２だけでなく、基板内部に埋め込まれた電極２４と一体となった状態の電極埋込みゲート構造を形成することができる。これにより、転送ゲート電極２０を介して転送ゲート２０ａに電圧を掛けてチャネルを作り信号電荷蓄積層（１ＳＲ）３１に蓄積されている信号電荷をＦＤ部３に転送する際の電荷転送経路をデバイスの深い所に形成することができる。つまり、デバイス中の深い所で信号電荷の読出しを行なうことができる。よって、信号電荷蓄積層３１を深い所に形成することが可能となり、結果として、正孔蓄積層（２ＳＲ）３２を厚くすることができる。
【００５６】
これにより、正孔蓄積層３２を薄く（浅く）していたことにより生じていた暗電流の問題を解消することができる。たとえば、接合が界面準位に直接触れることのないように、濃いＰ＋を注入し十分なピニング状態を形成できるだけの厚さを確保することで、暗電流を低減することができる。
【００５７】
また、従来よりも正孔蓄積層３２を深く形成することができるので、ＨＡＤ上積層膜の膜厚ばらつきの影響を受け難くなり、深さばらつきに起因した暗電流の問題を低減できる。また、信号電荷蓄積層３１を深い所に形成することで、素子分離領域１２をなすＳＴＩ界面から発生する暗電流を低減することができる。
【００５８】
このように、信号電荷蓄積層３１を従来よりも深い所に形成可能としたことで、イメージセンサの受光領域に形成するＨＡＤの表面やＳＴＩなどの素子分離領域１２の側壁からの暗電流を低減することが可能となった。
【００５９】
また、図３（Ｃ）に示すように、基板表面内に埋め込んだ電極２４により、転送ゲート電極２０下では、素子分離領域１２（ＳＴＩ側壁）と電極２４とが接触した状態で形成され、転送ゲート下のＳＴＩ側壁と電荷転送経路（チャネル）との間に電極２４（電極部材のバリア）を介在させることができる。これにより、転送ゲート下のＳＴＩ側壁から発生する電荷転送経路への暗電流を低減することができる。
【００６０】
また、従来の場合、信号電荷蓄積層３１へのイオン注入の際には、素子分離領域１２を形成するための素子分離領域用マスクを利用して信号電荷蓄積層３１用にレジストをパターニングする。ここで、素子分離領域用マスクは、図１（Ａ）に示したように、電荷転送路部分（転送ゲート下部）はインアクティブになっているので、レジストマスクとしては、電荷転送路部分がアクティブとなってしまう。そこで、実際には、センサ部５のみに自己整合的にイオン注入を行なうため、素子分離領域１用マスクを利用してパターニングしたレジストに加えて、ゲートパターンおよびゲートパターニングのために使用したゲート加工レジストもイオン注入マスクとする。しかしながら、ゲート加工レジストの薄膜化のため、転送ゲート下にもイオン注入が少なからずなされ、信号電荷蓄積層３１が転送ゲート下に突き抜けてしまう可能性があった。
【００６１】
これに対し、第１実施形態の製造方法では、ゲート電極を基板内に埋め込むことで、表面のゲート電極２２（従前と同様のもの）と埋込み電極２４とを合わせた転送ゲートの合計の厚さを大きくすることができる。このため、信号電荷蓄積層３１を形成するためのイオン注入により、注入対象の不純物がゲート下に突き抜ける現象を防止することができる。すなわち、転送ゲートの厚さが大きくなることにより不純物の突抜けがなくなる。これにより、信号電荷蓄積層３１に蓄積されている信号電荷と同じ極性の不純物が転送ゲート電極２０下に入るために発生する信号漏れやゲート下暗電流を抑制することができる。
【００６２】
なお、従来よりも深い領域に信号電荷蓄積層３１や正孔蓄積層３２を形成するので、その分だけイオン注入パワーも強くなるが、上述のような素子分離領域用マスクを利用することで、強パワーによるイオンの突抜けを、確実に防止することができる。特に、信号電荷蓄積層３１を形成する際のパワーはかなり大きくなるので、本実施形態の製造手法を採ることのメリットは大きい。
【００６３】
なお、上述のように、信号電荷蓄積層３１や正孔蓄積層３２をデバイス表面の深い所に形成するというデバイス構造上の工夫により、センサ部表面（上記実施形態ではＨＡＤ構造を有する）からの暗電流を防止する技術は、その他の手法により、センサ部表面からの暗電流を防止する技術と組み合わせて使用することもできる。たとえば、センサ部５の受光面に透明電極を設け、表面電位をコントロールして、透明電極下、すなわち受光面表面の界面準位が正孔で埋められたピニング状態を形成することで暗電流を低減する手法と組み合わせてもよい。
【００６４】
＜第２実施形態＞
図４は、本発明に係るアドレス制御読出方式の固体撮像素子の製造方法の第２実施形態を説明するための図である。なおここでは、本実施形態の特徴部分である転送ゲート電極２０を形成する過程を中心に説明する。また、比較のため、第２実施形態の製造過程を図４（Ａ）に、また上述した第１実施形態の製造過程を図４（Ｂ）に示す。
【００６５】
この第２実施形態の製造方法は、従来技術と同様のマスクを用いて第２Ｐウェル領域１８を形成した後に、信号転送部４の基板表面に、埋込ゲート電極溝を形成してから電極２４を埋め込むようにした点に特徴を有する。
【００６６】
すなわち、図４（Ａ１）に示すように、従来技術と同様のマスクを用いて第２Ｐウェル領域１８を形成すると、基板表面の信号転送部４にはシリコンＳｉが存在した状態となっている。なお、上記第１実施形態の場合、図４（Ｂ１）に示すように、この部分には、素子分離領域１２をなすＳＴＩ埋込膜が形成された状態となる。
【００６７】
この後、図４（Ａ２）に示すように、信号転送部４の基板表面に、埋込ゲート電極用溝２６を形成する。この段階では、図４（Ｂ２）に示すように、理想的には、上記第１実施形態の場合も同様の状態となる。
【００６８】
この後、図４（Ａ３）に示すように、埋込ゲート電極用溝２６を含めてゲート電極用のポリシリコンを基板表面に堆積し、レジストパターニング後、転送ゲート電極２０やその他のゲート電極を形成する。図４（Ｂ３）に示すように、上記第１実施形態の場合も同様である。
【００６９】
このように、第２実施形態の製造方法では、先ず、従来と同様にして、通常の素子分離用マスクを用いて素子分離領域を形成しておき、この後に、信号転送部４については、基板表面部材をゲート膜に置き換えることで、基板表面で所定距離だけ基板内部に埋め込まれた状態の電極２４を有する転送ゲート電極２０を形成する。基板内に埋め込まれる電極２４を形成するための溝を掘る対象物が、ＳＴＩトレンチ埋込膜（第１実施形態）であるのか、基板表面部材（第２実施形態）であるのかの違いがあるけれども、結果物としては、同様の構造の電極２４を形成できる。
【００７０】
したがって、デバイス完成後は、第２実施形態の製造方法によっても、第１実施形態の製造方法により得られるものと同様に、デバイス表面内に転送ゲート電極２０の一部（電極２４）が埋め込まれた電極埋込みゲート構造を持つ固体撮像素子１を製造することができる。
【００７１】
ただし、信号電荷蓄積層３１へのイオン注入時に使用するレジストマスクは、図１（Ａ）に示したように、信号転送部分（転送ゲート）下部はアクティブになっているので、これにゲートパターンおよびゲートパターニングのために使用したゲート加工レジストをイオン注入マスクとする必要があり、従来技術で述べたように、イオン注入がゲート下に突き抜けることによる、ゲート下部での信号漏れや暗電流の問題を生じ得る。
【００７２】
なお、デバイス完成後を示した図４（Ａ３），図４（Ｂ３）は、信号転送部４の基板表面に埋込ゲート電極用溝２６を形成するエッチング処理が理想的なものである場合を示しており、実際には、エッチング処理の深い（横方向には広い）状態やエッチング処理の浅い（横方向には狭い）状態が起こり得る。
【００７３】
ここで、エッチング処理の深い（横方向には広い）状態では、図４（Ａ４），図４（Ｂ４）に示すように、第１実施形態と第２実施形態とでは、ともに同じデバイス構造を有する。なお、このような状態では、異方性エッチングを用いるので、横方向に差は生じない。ただし、深さ方向にはばらつきが生じるので、その点を考慮する必要がある。
【００７４】
一方、エッチング処理の浅い（横方向には狭い）状態では、第１実施形態と第２実施形態とでは、異なったデバイス構造を有するようになる。たとえば、第２実施形態の製造方法では、図４（Ａ５）に示すように、電極埋込みゲート構造をなす電極２４と素子分離領域１２との間や下部の第２Ｐウェル領域１８との間にイオン注入処理されていないシリコンＳｉ領域が形成される。このような状態では、実際には拡散で素子分離領域１２の側壁（ＳＴＩ側壁）にもＰウェル不純物が入るので、多少暗電流が大きくなる可能性はあるものの、大きな問題は生じない。
【００７５】
また、第１実施形態の製造方法では、図４（Ｂ５）に示すように、電極埋込みゲート構造をなす電極２４下部に素子分離領域１２をなすＳＴＩ埋込膜が形成される。このような状態では、電極下にＳＴＩが残りデバイスとして機能しない。よって、第１実施形態の製造方法では、電極下にＳＴＩが残らないように、エッチングを多少深めにした方がよい。
【００７６】
つまり、エッチング深さのばらつきを考慮すれば、第１実施形態の製造方法では、デバイスとして機能しない場合が生じるのでその管理が重要になるのに対して、第２実施形態の製造方法では、エッチング深さのばらつき管理に余裕があると言える。
【００７７】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【００７８】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【００７９】
たとえば、上記実施形態では、ＨＡＤ構造のセンサ部を持つＣＭＯＳセンサを対象に説明したが、撮像デバイスの対象はＨＡＤ構造のセンサ部を持つＣＭＯＳセンサに限らない。すなわち、少なくとも、信号電荷蓄積層を有するセンサ部と信号電荷を外部に読み出すための制御信号が入力されるゲート電極とが半導体基板上に形成されてなるアドレス制御読出方式の固体撮像素子であればよい。
【００８０】
ここで「アドレス制御読出方式の固体撮像素子」とは、アドレス指定によって各画素からの画素信号を読み出すタイプの撮像素子を意味し、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ  ；電荷転送型素子）型の撮像素子は含まない。アドレス制御読出方式の固体撮像素子は、たとえば、画素トランジスタが行列状に多数配列されており、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。このように、アドレス型固体撮像素子では、アドレス指定によって任意の位置の画素から信号を取り出すことができ、画素で得られた信号電荷をシフトレジスタで画素を選択して順番に読み出すＣＣＤイメージセンサと異なり、画素の信号を読み出す順番を比較的自由に設定可能であるという特徴を有する。
【００８１】
また、電極埋込みゲート構造とする対象ゲート電極を信号転送部の転送ゲート電極であるとして説明したが、他のゲート電極であってもよい。すなわち、固体撮像素子を駆動するための制御信号が入力されるゲート電極であって、このゲート電極下に形成されるチャネルに、当該チャネルの側壁から漏れ込む暗電流を防止する目的であれば、上記実施形態で説明した、電極埋込みゲート構造を採る仕組みを同様に適用可能である。
【００８２】
また、上記実施形態では、センサ部や信号転送部を他の領域から分離する素子分離部を形成する技術として、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）のトレンチ埋込膜を利用するものを対象に説明したが、これに限らず、たとえば、ジャンクション分離の手法を用いた撮像デバイスにも、電極埋込みゲート構造を採る仕組みを同様に適用可能である。ジャンクション分離の手法を用いて素子分離部を形成すれば、側壁からの暗電流はその構造上非常に少ないが、電極埋込みゲート構造を採ることで、なお一層、暗電流を低減できる。
【００８３】
【発明の効果】
以上のように、本発明によれば、ゲート電極が形成される基板表面層に、基板表面から基板内に所定の距離だけ埋め込まれた状態のゲート電極を形成することとした。ゲート電極を基板内に埋め込むことで、その下部に形成されるチャネルを、基板表面のより深いところに形成できる。
【００８４】
これにより、センサ部をなす信号電荷蓄積層やその上部に形成される正孔蓄積層を、従来の構造よりも、基板表面のより深いところに形成可能となる。よって、これらを基板表面の浅い所に形成することに起因したセンサ部表面や側壁からの暗電流を低減することができる。
【００８５】
また、ゲート電極を基板内に埋め込むことで、ゲート電極下に形成されるチャネル（電荷転送路）と素子分離領域の側壁との間に、暗電流に対する防壁を設けることが可能となるので、側壁から発生する暗電流を低減することができる。
【００８６】
また、ゲート電極を基板内に埋め込むことで、表面のゲート電極（従前と同様のもの）と合わせた転送ゲートの合計の厚さを大きくすることができる。このため、転送ゲートの厚さが大きくなることにより不純物の突抜けがなくなる。これにより、信号電荷蓄積層に蓄積されている信号電荷と同じ極性の不純物が転送ゲート下に入るために発生する信号漏れや暗電流が抑制することができる。
【図面の簡単な説明】
【図１】本発明に係るアドレス制御読出方式の固体撮像素子の製造方法の第１実施形態を説明するための図である（その１）。
【図２】本発明に係るアドレス制御読出方式の固体撮像素子の製造方法の第１実施形態を説明するための図である（その２）。
【図３】上記のような製造方法にて得られた固体撮像素子の効果を説明する図である。
【図４】本発明に係るアドレス制御読出方式の固体撮像素子の製造方法の第２実施形態を説明するための図である。
【図５】ＨＡＤ構造のセンサ部を持つ固体撮像素子の従来の製造方法を説明する図である。
【図６】従来の製造方法にて製造される固体撮像素子の問題点を説明する図である。
【符号の説明】
１…固体撮像素子、２…素子分離部、３…ＦＤ（フローティングディフュージョン）部、４…信号転送部、５…センサ部、１１…基板、１２…素子分離領域、１２ａ…ＳＴＩ境界、１４…Ｐウェル層、１６…第１Ｐウェル領域、１８…第２Ｐウェル領域、２０…転送ゲート電極、２２，２４…電極、３１…信号電荷蓄積層、３２…正孔蓄積層、３６…拡散層
【図１】
2004356246.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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