【手続補正書】
【提出日】平成15年8月19日(2003.8.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の信号線と、
第２の信号線と、
これら第１の信号線と第２の信号線の間に電気的書き換え可能なメモリセルを複数個直列接続して構成されたＮＡＮＤセルと、
このＮＡＮＤセルを複数ブロックに分割するためにＮＡＮＤセル内の所定の隣接メモリセルの間に介在させたブロック分離選択トランジスタと、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
ワード線により選択される電気的書き換え可能なメモリセルが第１の信号線と第２の信号線の間にそれぞれ選択トランジスタを介して複数個直列接続されてＮＡＮＤセルを構成して、複数のＮＡＮＤセルが配列されたメモリセルアレイと、
アドレスにより前記メモリセルアレイのメモリセル選択を行うアドレスデコーダと、
前記メモリセルアレイからの読み出しデータをセンスし、前記メモリセルアレイへの書き込みデータをラッチする機能を有するセンスアンプ回路と、
前記メモリセルアレイへのデータ書き込み、消去及び読み出しの制御を行う制御回路とを備え、
前記メモリセルアレイは、各ＮＡＮＤセル内の所定の隣接メモリセルの間に介在させたブロック分離選択トランジスタにより複数のメモリセルユニットに分割されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイのデータ書き換え時、前記複数のメモリセルユニットの一つを消去単位として選択してデータ消去がなされ、１本のワード線に沿った複数のメモリセルの所定範囲を１ページとしてデータ書き込みがなされる
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記データ消去は、
選択されたメモリセルユニットの全ワード線に接地電位を与え、
非選択のメモリセルユニットの全ワード線、前記第１の信号線側及び第２の信号線側の選択トランジスタ及び前記ブロック分離選択トランジスタのゲートにそれぞれつながる選択ゲート線をフローティングとし、且つ
前記メモリセルアレイが形成された基板領域に消去電圧を与える、
ことにより行われる請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記データ書き込みは、
書き込むべきデータ“０”，“１”に応じて第１の信号線に接地電位、電源電位を与え、
選択されたメモリセルユニット内の非選択ワード線にメモリセルを導通させるパス電圧を与え、
非選択のメモリセルユニットの全ワード線、及び非選択のメモリセルユニットと前記選択されたメモリセルユニットの間の前記ブロック分離選択トランジスタのゲートにつながる選択ゲート線にメモリセルを導通させる前記パス電圧より低い読み出し電圧を与え、
前記選択されたメモリセルユニットの選択ワード線に前記パス電圧より高い書き込み電圧を与える、
ことにより行われる請求項３記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルアレイは、各ＮＡＮＤセル内の所定の隣接メモリセルの間に介在させた２n −１（ｎ：正の整数）個のブロック分離選択トランジスタにより、２n 個のメモリセルユニットに分割されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項７】
各メモリセルユニットが同数のメモリセルを含む
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
各メモリセルユニットが異なる数のメモリセルを含む
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項９】
前記アドレスデコーダのなかのワード線駆動回路は、前記メモリセルアレイのワード線方向の両端部に、１乃至２メモリセルユニット毎に振り分けて配置されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項１０】
それぞれ異なるワード線により選択される電気的書き換え可能な複数のメモリセルがビット線に直列接続されてＮＡＮＤセルを構成し、ワード線方向に並ぶ複数のＮＡＮＤセルがＮＡＮＤセルブロックを構成し、且つ各ＮＡＮＤセルの所定の隣接メモリセルの間に介在させたブロック分離選択トランジスタにより前記ＮＡＮＤセルブロックが複数のメモリセルユニットに分割されたメモリセルアレイと、
アドレスにより前記メモリセルアレイのメモリセル選択を行うアドレスデコーダと、
前記メモリセルアレイからの読み出しデータをセンスし、前記メモリセルアレイへの書き込みデータをラッチする機能を有するセンスアンプ回路と、
前記複数のメモリセルユニットの一つを消去単位として選択してそのメモリセルユニット内のデータを一括消去し、１本のワード線に沿った複数のメモリセルの所定範囲を１ページとしてデータ書き込みを行うデータ書き換え手段と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
前記複数ブロック間の少なくとも２つ以上の前記ブロック分離選択トランジスタのゲートが共通接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１２】
第１および第２の信号線と、
第１および第２の選択トランジスタと、
各々が、電気的に書き換え可能なメモリセルを複数個直列接続して構成された第１乃至第ｎ（ｎ≦３）のＮＡＮＤセルブロックと、
第１乃至第（ｎ−１）のブロック分離選択トランジスタと、
を備え、
前記第１の信号線に前記第１の選択トランジスタが接続され、
前記第１の選択トランジスタに前記第１のＮＡＮＤセルブロックが接続され、
第ｉ（１≦ｉ≦ｎ−１）のＮＡＮＤセルブロックに第ｉのブロック分離選択トランジスタが接続され、
第ｉ（１≦ｉ≦ｎ−１）のブロック分離選択トランジスタに第（ｉ＋１）のＮＡＮＤセルブロックが接続され、
第ｎのＮＡＮＤセルブロックに第２の選択トランジスタが接続され、
第２の選択トランジスタに第２の信号線が接続され、
前記第１乃至第ｎのブロック分離選択トランジスタのうち、少なくとも２つのブロック分離選択トランジスタのゲートが共通接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記第１および第２の選択トランジスタのゲートは、多結晶シリコン、多結晶シリコンとシリサイドとの積層体、若しくは金属電極から構成され、
前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲートは多結晶シリコン、多結晶シリコンとシリサイドとの積層体、若しくは金属電極から構成されていることを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
第１および第２の信号線と、
第１および第２の選択トランジスタと、
各々が電気的に書き換え可能な第１乃至第ｎのメモリセルと、
第１乃至第（ｎ−１）のブロック分離選択トランジスタと、
を備え、
前記第１の信号線に前記第１の選択トランジスタが接続され、
前記第１の選択トランジスタに前記第１のメモリセルが接続され、第ｉ（１≦ｉ≦ｎ−１）のメモリセルに第ｉのブロック分離選択トランジスタが接続され、
第ｉ（１≦ｉ≦ｎ−１）のブロック分離選択トランジスタに第（ｉ＋１）のメモリセルが接続され、
第ｎのメモリセルに第２の選択トランジスタが接続され、
第２の選択トランジスタに第２の信号線が接続され、
前記第１乃至第ｎのブロック分離選択トランジスタのうち、少なくとも２つのブロック分離選択トランジスタのゲートが共通接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
前記第１および第２の選択トランジスタのゲートは、多結晶シリコン、多結晶シリコンとシリサイドとの積層体、若しくは、金属電極から構成され、
前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲートは、多結晶シリコン、多結晶シリコンとシリサイドとの積層体、若しくは、金属電極から構成されていることを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１６】
前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲート電圧はそれぞれが常に等しい電圧に制御されることを特徴とする請求項１２または１３記載の不揮発性半導体記憶装置。
【請求項１７】
前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲート電圧はそれぞれが常に等しい電圧に制御されることを特徴とする請求項１４または１５記載の不揮発性半導体記憶装置。
【請求項１８】
データ書き込み時に、
前記第１の選択トランジスタおよび前記第１乃至第（ｎ−１）のブロック分離選択トランジスタのゲートには、電源電圧Ｖｃｃ若しくはそれ以上の読み出し電圧Ｖｒｅａｄが印加され、
前記第２の選択トランジスタのゲートには、接地電圧Ｖｓｓが印加されることを特徴とする請求項１６または１７記載の不揮発性半導体記憶装置。
【請求項１９】
前記第１の信号線はビット線で、
前記第２の信号線はセルソース線であることを特徴とする請求項１１乃至１８のいずれかに記載の不揮発性半導体記憶装置。
【請求項２０】
前記メモリセルは浮遊ゲートと、
前記浮遊ゲート上に絶縁膜を介して形成された制御ゲートと、
を有する二層のスタック構造からなる電気的書き換え可能なメモリセルであることを特徴とする請求項１１乃至１９のいずれかに記載の不揮発性半導体記憶装置。
【請求項２１】
第１の信号線と、
第２の信号線と、
これら第１の信号線と第２の信号線の間に電気的書き換え可能なメモリセルを複数個直列接続して構成されたＮＡＮＤセルと、
このＮＡＮＤセルを複数ブロックに分割するためにＮＡＮＤセル内の所定の隣接メモリセルの間に介在させたブロック分離選択トランジスタと、
を有し、
前記複数のブロックの少なくとも１つが前記ブロック分離選択トランジスタと前記第１の信号線との間に設けられ、少なくとも他の１つが前記ブロック分離選択トランジスタと前記第２の信号線との間に設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項２２】
ワード線により選択される電気的書き換え可能なメモリセルが第１の信号線と第２の信号線の間にそれぞれ選択トランジスタを介して複数個直列接続されてＮＡＮＤセルを構成して、複数のＮＡＮＤセルが配列されたメモリセルアレイと、
アドレスにより前記メモリセルアレイのメモリセル選択を行うアドレスデコーダと、
前記メモリセルアレイからの読み出しデータをセンスし、前記メモリセルアレイへの書き込みデータをラッチする機能を有するセンスアンプ回路と、
前記メモリセルアレイへのデータ書き込み、消去及び読み出しの制御を行う制御回路とを備え、
前記メモリセルアレイは、各ＮＡＮＤセル内の所定の隣接メモリセルの間に介在させたブロック分離選択トランジスタにより複数のメモリセルユニットに分割され、
前記複数のメモリセルユニットの少なくとも１つが前記ブロック分離選択トランジスタと前記第１の信号線との間に設けられ、少なくとも他の１つが前記ブロック分離選択トランジスタと前記第２の信号線との間に設けられていることを特徴とする不揮発性半導体記憶装置。