【手続補正書】
【提出日】平成15年10月1日(2003.10.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置およびその作製方法


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
隣り合って配置されたボトムゲイト型の薄膜トランジスタを形成するに際して、
ソース又はドレイン電極のパターンを利用して、隣り合って配置された前記薄膜トランジスタの半導体層の分離を行うことを特徴とする半導体装置の作製方法。
【請求項２】
隣り合って配置されたボトムゲイト型のＰ及びＮチャネル型の薄膜トランジスタを有するＣＭＯＳ素子を形成するに際して、
ソースまたはドレイン電極のパターンを利用して、隣り合って配置された前記ＣＭＯＳ素子を構成する半導体層の分離を行うことを特徴とする半導体装置の作製方法。
【請求項３】
請求項２において、ＣＭＯＳ素子を構成するＰチャネル型の薄膜トランジスタとＮチャネル型の薄膜トランジスタの活性層は、共通な半導体層であることを特徴とする半導体装置の作製方法。
【請求項４】
隣り合って配置されたボトムゲイト型の薄膜トランジスタを形成するに際して、
絶縁表面上に第１の電極を形成する工程と、
前記第１の電極上に前記第１の電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜上に半導体層を形成する工程と、
前記半導体層上に層間絶縁膜を形成する工程と、
前記第半導体層の一部が露呈するように前記層間絶縁膜に開口を形成する工程と、
前記開口内部において前記半導体層に接する金属膜を形成する工程と、
前記開口内部において、前記金属膜と前記半導体層とを同一のマスクを用いてパターニングし、第２の電極を形成すると共に前記半導体層を分離する工程と、
を有することを特徴とした半導体装置の作製方法。
【請求項５】
隣り合って配置されたボトムゲイト型の薄膜トランジスタを形成するに際して、
基板上に第１の電極を形成する工程と、
前記第１の電極上に前記第１の電極を覆うように絶縁膜を形成する工程と、
前記絶縁膜上に第１の半導体層を形成する工程と、
前記第１の半導体層上にレジストを塗布する工程と、
前記基板の裏面から前記第１の電極を介して前記レジストを露光し、前記第１の電極と整合したレジストマスクを形成する工程と、
前記レジストマスクを残してレジストをエッチングする工程と、
前記レジストマスク上に前記レジストマスクを覆うように第２の半導体層を形成する工程と、
前記レジストマスクと共に前記レジストマスクの上部で接する前記第２の半導体層の一部を除去し、前記第１の半導体層の一部が露呈するように前記第２の半導体膜に第１の開口を形成する工程と、
前記第２の半導体層上に選択的に不純物元素を導入する工程と、
前記第１の開口において露呈した前記第１の半導体層及び第２の半導体層上に層間絶縁膜を形成する工程と、
前記第２の半導体層の一部が露呈するように前記層間膜に開口を形成する工程と、
前記開口内部において前記半導体層に接する金属膜を形成する工程と、
前記開口内部において、前記金属膜と前記半導体層とを同一のマスクを用いてパターニングし、第２の電極を形成すると共に前記半導体層を分離する工程と、
を有すること特徴とした半導体装置の作製方法。
【請求項６】
隣り合って配置されたボトムゲイト型の薄膜トランジスタを有し、
ソースまたはドレイン電極のパターンを利用して、隣り合って配置された前記薄膜トランジスタの半導体層の分離が行われていることを特徴とする半導体装置。
【請求項７】
隣り合って配置されたボトムゲイト型のＰ及びＮチャネル型の薄膜トランジスタを有するＣＭＯＳ素子を有し、
ソースまたはドレイン電極のパターンを利用して、隣り合って配置された前記ＣＭＯＳ素子を構成する半導体層の分離が行われていることを特徴とする半導体装置。
【請求項８】
隣り合って配置されたボトムゲイト型の薄膜トランジスタにおいて、
半導体層と、
前記半導体層上に形成され前記半導体層の一部と重なる開口を有する層間絶縁膜と、
前記層間絶縁膜上に形成された電極を有し、
前記電極と前記半導体層とは、前記開口部において接触し、且つ前記開口部において同一のマスクを用いてパターンニングされ、分離されていることを特徴とする半導体装置。
【請求項９】
隣り合って配置されたボトムゲイト型の薄膜トランジスタにおいて、
絶縁表面上に形成された第１の電極と、
前記第１の電極上に前記第１の電極を覆うように形成された絶縁膜と、
前記絶縁膜上に形成された第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の電極の端部と側面の一致している第１の開口部を有する第２の半導体層と、
前記第２の半導体層上に形成され、前記第１の開口部において前記第１の半導体層と接し、前記第２の半導体層の一部が露呈するように前記層間膜に第２の開口部を有する層間絶縁膜と、
前記層間絶縁膜上に形成された第２の電極とを有し、
前記第２の電極と前記半導体層とは、前記開口部において接触し、且つ前記開口部において同一のマスクを用いてパターンニングされ、分離されていることを特徴とする半導体装置。
【請求項１０】
請求項７において、ＣＭＯＳ素子を構成するＰチャネル型の薄膜トランジスタとＮチャネル型の薄膜トランジスタの活性層は、共通な半導体層であることを特徴とする半導体装置。
【請求項１１】
請求項６乃至９において、分離が行われた半導体層の一部は、ソース又はドレイン電極のパターンの端部とその側面が一致していることを特徴とする半導体装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
【従来の技術】
薄膜トランジスタ（一般にＴＦＴと称される）を利用した装置（本明細書では広く一般に半導体装置と称することとする）としては、アクティブマトリクス型の液晶表示装置やＥＬ素子を利用したアクティブマトリクス型の表示装置が知られている。また、他に薄膜トランジスタの利用用途としては、メモリや演算機能を有する各種集積回路がある。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正の内容】
【００７３】
また図４には、右側のＣＭＯＳ素子を構成するＰＴＦＴのソース電極１３９とドレイン電極１４０、さらにＮＴＦＴのソース電極１４２とドレイン電極１４０とが示されている。図から明らかなように、ドレイン電極１４０は両ＴＦＴにおいて共通なものとなっている。また、１３４で示されるのは、さらに左側のＣＭＯＳ素子のＮＴＦＴのソース電極である。また、１４３で示されるのは、さらに右側のＣＭＯＳ素子のＰＴＦＴのソース電極である。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
図４に示す状態から引き続いて、さらに露呈している半導体層のエッチングを行う。そしてレジストマスク４００を除去する。こうすることにより、図５に示すように１４４、１４５、１４６で示される開口部が形成され、半導体層（活性層）が各ＣＭＯＳ素子単位で分断される。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
本明細書に開示する発明のポイントの一つは、図５の１４５で示されるような開口（分離のための半導体の除去領域）をソースまたはドレイン電極のパターニングの際に同時に形成することにある。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正の内容】
【００８７】
この場合、開口１４５により活性層を分離することにより、ＮＴＦＴ１４７とＰＴＦＴ１４８とが分離される。即ち、２つの隣り合ったＴＦＴが分離される。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
開口１４５は、ＰＴＦＴ１４７のソース電極１３８とＮＴＦＴ１４８のソース電極１３９とをパターンニングにより形成する際にさらにエッチングを進行させることによって、自己整合的に形成される。


【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
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