(57)【要約】【課題】不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。【解決手段】本発明に係る不揮発性強誘電体メモリ装置は、データの貯蔵のためのセルアレイ等を備えるセルアレイブロック、及びセルアレイブロックにデータを貯蔵するか、又は貯蔵されたデータを読み出すための駆動信号をセルアレイブロックに印加するセルアレイブロック駆動部を備え、セルアレイ等と駆動信号が転送される駆動信号ラインがそれぞれ互いに異なるレイヤーに形成されるマルチ金属レイヤーを備える。【選択図】　　　　図５
2004096059.tif 000002
【特許請求の範囲】
【請求項１】
サブビットライン及びメインビットラインを備え、サブビットラインのセンシング電圧を電流に変換させてメインビットラインセンシング電圧を誘導する構造のビットラインセルアレイを有するメモリ装置において、
前記セルアレイを備える複数のセルアレイブロック、
前記セルアレイブロックを駆動させるための駆動信号を前記セルアレイブロックに転送するセルアレイブロック駆動部、
前記セルアレイブロックに書き込まれるデータ又は前記セルアレイブロックから読み出されたデータを制御し、前記セルアレイブロック等が対称的に２つの部分に区分されるよう前記セルアレイブロック等の間に配置される制御回路部、及び
スイッチング素子を利用して前記メインビットラインに共有され、前記制御回路部と直角方向に前記制御回路部の両側にそれぞれ配置される複数のデータバスを備える不揮発性強誘電体メモリ装置。
【請求項２】
前記セルアレイブロック駆動部は、前記制御回路部と平行した方向に前記セルアレイブロックの外側に配置されることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項３】
前記駆動信号が転送される駆動信号ラインは、前記ビットライン等と垂直の方向に設けられることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項４】
前記駆動信号ラインは、前記ビットライン等、前記セルアレイ及び前記セルアレイブロックをなす別の素子等が形成されたレイヤーと他の上位レイヤーを利用し、前記セルアレイブロックの上側に配置されることを特徴とする請求項３に記載の不揮発性強誘電体メモリ装置。
【請求項５】
前記セルアレイブロック駆動部は、前記データバスと平行した方向に前記セルアレイブロックの外側に配置されることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項６】
前記駆動信号が転送される駆動信号ラインは、前記ビットライン等と平行した方向に設けられることを特徴とする請求項５に記載の不揮発性強誘電体メモリ装置。
【請求項７】
前記駆動信号ラインは、前記ビットライン等、前記セルアレイ及び前記セルアレイブロックをなす別の素子等が形成されたレイヤーと他の上位レイヤーを利用し、前記セルアレイブロックの上側に配置されることを特徴とする請求項６に記載の不揮発性強誘電体メモリ装置。
【請求項８】
前記制御回路部は、コントローラ、バッファ、ディコーダ、センスアンプ及びパッド配列を備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ（ＦｅＲＡＭ）装置に関し、より詳しくはセルアレイを駆動させるための信号ライン等を効率的に配置して信号の遅延を減少させ、特に、マルチレイヤーを利用して反復的に用いられる駆動部等の信号ライン等をセルアレイ上に形成することにより、高集積時にチップのレイアウト面積を縮小させることができる、新たな信号ライン配置構造を有する不揮発性強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ；ＦｅＲＡＭ）はディラム（ＤＲＡＭ）ほどのデータ処理速度を有し、電源のオフ（ｏｆｆ）時にもデータが保存される特性のため次世代記憶素子として注目されている。
ＦｅＲＡＭは、ＤＲＡＭと殆ど類似する構造を有する記憶素子であり、キャパシタ（ｃａｐａｃｉｔｏｒ）の材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失されない。
【０００３】
図１は、一般的な強誘電体の特性であるヒステリシスループを示す図である。
図１に示されているように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在により消滅されず、一定量（ｄ、ａ状態）を保持していることが分かる。
不揮発性強誘電体メモリセルは、このようなｄ及びａ状態をそれぞれ１及び０に対応させて記憶素子に応用したものである。
【０００４】
図２は、一般的な不揮発性強誘電体メモリ装置による単位セルを示す図である。
図２に示されているように、一方向にビットラインＢ／Ｌが形成され、ビットラインと交差する方向にワードラインＷ／Ｌが形成され、ワードラインと一定の間隔を置いてワードラインと同一の方向にプレートラインＰ／Ｌが形成される。そして、ゲート端子がワードラインに連結されてソース端子はビットラインに連結されるＮＭＯＳトランジスタ、及び２つの端子のうち第１の端子がＮＭＯＳトランジスタのドレインに連結されて第２の端子はプレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１が形成される（例えば、特許文献１参照）。
【０００５】
このような不揮発性強誘電体メモリ素子のデータ入出力動作を次に説明する。
図３は、一般的な不揮発性強誘電体メモリ装置の書き込みモード（ｗｒｉｔｅ　ｍｏｄｅ）の動作を示すタイミング図である。図４は、読み出しモード（ｒｅａｄ　ｍｏｄｅ）の動作を示すタイミング図である。
先ず、図３に示す書き込みモードの場合を説明すると、外部から印加されるチップイネーブル信号ＣＳＢＰＡＤがハイ（ｈｉｇｈ）からロー（ｌｏｗ）に活性化されると共に、書き込みイネーブル信号ＷＥＢＰＡＤをハイからローに印加すると書き込みモードが開始される。
次に、書き込みモードでアドレスディコーディングが開始されると、該当ワードラインに印加されるパルスがローからハイに遷移されてセルが選択される。
このように、ワードラインＷ／Ｌがハイ状態を保持している区間で、該当プレートラインＰ／Ｌには順次一定区間のハイ信号と一定区間のロー信号が印加される。そして、選択されたセルにロジック値「１」又は「０」を書き込むため、該当ビットラインに書き込みイネーブル信号ＷＥＢＰＡＤに同期される「ハイ」又は「ロー」信号を印加する。
すなわち、下記表１に示されているように、ビットラインＢ／Ｌにハイ信号を印加してワードラインＷ／Ｌに印加される信号がハイの状態で、プレートラインＰ／Ｌに印加される信号がローであれば強誘電体キャパシタＦＣ１にはロジック値「１」が書き込まれる。そして、ビットラインにロー信号を印加してプレートラインＰ／Ｌに印加される信号がハイ信号であれば、強誘電体キャパシタＦＣ１にはロジック値「０」が書き込まれる。
【表１】
2004096059.tif 000003
【０００６】
次に、図４に示す読み出しモード動作を説明する。
外部でチップイネーブル信号ＣＳＢＰＡＤをハイからローに活性化させると、該当ワードラインＷ／Ｌが選択される前に全てのビットラインはイコライズ（ｅｑｕａｌｉｚｅ）信号によりロー電圧に等電位化される。
そして、各ビットラインを活性化させた後アドレスをディコーティングし、ディコーディングされたアドレスにより該当ワードラインＷ／Ｌにはロー信号がハイ信号に遷移されて該当セルを選択する。選択されたセルのプレートラインＰ／Ｌにハイ信号を印加し、強誘電体メモリセルに貯蔵されたロジック値「１」に相応するデータＱｓを破壊させる。
若し、強誘電体メモリセルにロジック値「０」が貯蔵されていれば、それに相応するデータＱｎｓは破壊されない。
【０００７】
このように破壊されたデータと破壊されていないデータは、前述のヒステリシスループの原理により互いに異なる値をビットラインに出力することになり、これを利用してセンスアンプはロジック値「１」又は「０」をセンシングすることになる。
すなわち、データが破壊された場合は図１のヒステリシスループでｄからｆに変更される場合であり、データが破壊されていない場合はａからｆに変更される場合である。
したがって、一定時間が経過した後センスアンプがイネーブルされると、データが破壊された場合は増幅されてロジック値「１」を出力し、データが破壊されていない場合は増幅されてロジック値「０」を出力する。
このように、センスアンプでデータを増幅した後は元のデータに復元しなければならないので、該当ワードラインＷ／Ｌにハイ信号が印加された状態でプレートラインＰ／Ｌをハイからローに非活性化させる。
【０００８】
【特許文献１】
特開平１１−１２１７０５号公報
【０００９】
【発明が解決しようとする課題】
前述のＦｅＲＡＭを用いてメモリ高集積化を具現するためには、ＦｅＲＡＭのセルアレイ、周辺コントロール及び関連回路等の効率的な再配置が重要である。さらに、セルアレイの制御のため同一のコントロールブロック等が反復的に用いられることになるが、特に、高集積化においては反復的に用いられるコントロールブロック等の占める面積がチップレイアウトにおいて問題となっている。
【００１０】
前記の問題点を解決するための本発明の目的は、不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。
【００１１】
【課題を解決するための手段】
前記目的を達成するため、本発明に係る不揮発性強誘電体メモリ装置は、サブビットライン及びメインビットラインを備え、サブビットラインのセンシング電圧を電流に変換させてメインビットラインセンシング電圧を誘導する構造のビットラインセルアレイを有するメモリ装置において、前記セルアレイを備える複数のセルアレイブロック、前記セルアレイブロックを駆動させるための駆動信号を前記セルアレイブロックに転送するセルアレイブロック駆動部、前記セルアレイブロックに書き込まれるデータ又は前記セルアレイブロックから読み出されたデータを制御し、前記セルアレイブロック等が対称的に２つの部分に区分されるよう前記セルアレイブロック等の間に配置される制御回路部、及びスイッチング素子を利用して前記メインビットラインに共有され、前記制御回路部と直角方向に前記制御回路部の両側にそれぞれ配置される複数のデータバスを備えている。
【００１２】
ここで、前記セルアレイブロック駆動部は、前記制御回路部と平行した方向に前記セルアレイブロックの外側に配置され、このとき前記駆動信号が転送される駆動信号ラインは、前記ビットライン等と垂直の方向に設けられることを特徴とする。
【００１３】
また、前記セルアレイブロック駆動部は、前記データバスと平行した方向に前記セルアレイブロックの外側に配置され、このとき前記駆動信号が転送される駆動信号ラインは、前記ビットライン等と平行した方向に設けられることを特徴とする。
【００１４】
また、前記駆動信号ラインは、前記ビットライン等、前記セルアレイ及び前記セルアレイブロックをなす別の素子等が形成されたレイヤーと他の上位レイヤーを利用し、前記セルアレイブロックの上側に配置されることを特徴とする。
【００１５】
また、前記制御回路部は、コントローラ、バッファ、ディコーダ、センスアンプ及びパッド配列を備えることを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の好ましい実施の形態を詳しく説明する。
図５は、本発明に係る不揮発性強誘電体メモリ装置の第１の実施の形態を示す構成図である。
本実施の形態の不揮発性強誘電体メモリ装置は、４つのセルアレイブロックＢＬＯＣＫ　０〜ＢＬＯＣＫ　３で構成されている。そして、コントローラ、バッファ、ディコーダ、センスアンプ関連回路及びパッド配列等のようにセルアレイブロックＢＬＯＣＫ　０〜ＢＬＯＣＫ　３に書き込まれるデータ、又はセルアレイブロックＢＬＯＣＫ　０〜ＢＬＯＣＫ　３から読み出されたデータを制御する周辺回路等（以下、制御回路部と記す）１０は、セルアレイブロックＢＬＯＣＫ　０〜ＢＬＯＣＫ　３の中間に位置してセルアレイブロックＢＬＯＣＫ　０〜ＢＬＯＣＫ３を２つの部分（ＢＬＯＣＫ　０、１及びＢＬＯＣＫ　２、３）に分離させる。
【００１７】
セルアレイブロックＢＬＯＣＫ　０〜ＢＬＯＣＫ　３を制御回路部１０と連結させるデータバスＤａｔａ　Ｂｕｓ（Ｌ）及びＤａｔａ　Ｂｕｓ（Ｒ）は、制御回路部１０と直角方向に制御回路部１０の両側に制御回路部１０により区分された各セルアレイブロック等の間に設けられ、該当セルアレイブロックＢＬＯＣＫ　０、１及びＢＬＯＣＫ　２、３に共有される。
すなわち、セルアレイブロックＢＬＯＣＫ　０とセルアレイブロックＢＬＯＣＫ　１との間にこれらのセルアレイブロックＢＬＯＣＫ　０、ＢＬＯＣＫ　１に共有されるデータバスＤａｔａ　Ｂｕｓ（Ｌ）が設けられ、セルアレイブロックＢＬＯＣＫ２とセルアレイブロックＢＬＯＣＫ　３との間にこれらのセルアレイブロックに共有されるさらに他のデータバスＤａｔａ　Ｂｕｓ（Ｒ）が設けられる。
【００１８】
セルアレイブロックＢＬＯＣＫ　０〜ＢＬＯＣＫ　３を駆動させるための駆動信号を出力するセルアレイブロック駆動部２０〜５０は、データバスＤａｔａ　Ｂｕｓ（Ｌ）及びＤａｔａ　Ｂｕｓ（Ｒ）に平行した方向に各セルアレイブロックＢＬＯＣＫ　０〜ＢＬＯＣＫ　３の一側に設けられる。
【００１９】
図６は、本発明に係る不揮発性強誘電体メモリ装置の構成をより詳しく示す構成図である。
各セルアレイブロックＢＬＯＣＫ　０〜ＢＬＯＣＫ　３は同一の構造を有するので、以下の１つのセルアレイブロックＢＬＯＣＫ　０と、それと関連したセルアレイブロック駆動部２０、及びカラム選択部Ｃ／Ｓ　０に対してのみ説明する。セルアレイブロックＢＬＯＣＫ　０は、多数のサブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎ及びサブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎに対応し、セルアレイブロック駆動部２０から印加された駆動信号ＭＢＰＵ、ＭＢＬＣ、ＳＢＰＤ、ＳＢＰＵ、ＳＢＳＷ１及びＳＢＳＷ２と、図示されていないローアドレスディコーダから印加されたワードライン／プレートラインイネーブル信号をサブセルアレイブロックＳ＿ＢＬＯＣＫ００〜Ｓ＿ＢＬＯＣＫ　０ｎに転送するサブセルアレイブロック駆動部Ｓ＿ＢＣ００〜Ｓ＿ＢＣ　０ｎで構成されている。
【００２０】
セルアレイブロック駆動部２０は、各サブセルアレイブロック駆動部Ｓ＿ＢＣ００〜Ｓ＿ＢＣ　０ｎに対応する多数のサブセルアレイ選択駆動部２１ａ及び信号駆動部２１ｂを備える。このような１つのサブセルアレイ選択駆動部２１ａ及び１つの信号駆動部２１ｂは一対でユニット化されたサブ駆動部をなし、このようなサブ駆動部はセルのワードライン／プレートラインと平行した方向にセルアレイブロック駆動部２０内に反復的に多数個が設けられる。さらに、サブセルアレイ選択駆動部２１ａ及び信号駆動部２１ｂからの信号等が転送される信号ライン等は、セルのビットラインＢ／Ｌと平行した方向に各サブセルアレイブロック駆動部Ｓ＿ＢＣ　００〜Ｓ＿ＢＣ　０ｎの一側に設けられる。
【００２１】
このようなサブセルアレイブロック駆動部Ｓ＿ＢＣ　００〜Ｓ＿ＢＣ　０ｎからの駆動信号によるサブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎのデータは、選択的にデータバスＤａｔａ　Ｂｕｓ（Ｌ）に転送される。
【００２２】
図７は、本発明に係るサブセルアレイブロックＳ＿ＢＬＯＣＫ　００の構造をより詳しく示す構成図である。
サブセルアレイブロックＳ＿ＢＬＯＣＫ　００は、メインビットラインプールアップ制御部ＭＢＰＵＣ　００と、多数のメインビットラインロード制御部ＭＢＬＣ　００〜ＭＢＬＣ　０ｋ、各メインビットラインロード制御部ＭＢＬＣ　００〜ＭＢＬＣ　０ｋに多数個ずつ対応するサブセルアレイＳＣＡ　００〜ＳＣＡ　０ｎ（ｎ＞ｋ）及びカラム選択部Ｃ／Ｓ　０で構成されている。
【００２３】
すなわち、１つのメインビットラインロード制御部ＭＢＬＣ　００に多数のサブセルアレイＳＣＡ　００〜ＳＣＡ　０ｍ（ｍ＜ｎ）が対応するように構成されている。さらに、サブセルアレイブロックＳ＿ＢＬＯＣＫ　００はメインビットラインプールアップ制御部ＭＢＰＵＣ　００、メインビットラインロード制御部ＭＢＬＣ　００〜ＭＢＬＣ　０ｋ、サブセルアレイＳＣＡ　００〜ＳＣＡ　０ｎ及びカラム選択部Ｃ／Ｓ　０に共有され、カラム選択部Ｃ／Ｓ　０により選択的にデータバスＤａｔａ　Ｂｕｓ（Ｌ）と連結される多数のメインビットラインＭＢＬ　００〜ＭＢＬ　ｎｎが設けられる。
【００２４】
メインビットラインプールアップ制御部ＭＢＰＵＣ　００は、読み出し／書き込みモードの開始前にメインビットラインＭＢＬ　００〜ＭＢＬ　ｎｎの電圧をプールアップさせ、メインビットラインロード制御部ＭＢＬＣ　００〜ＭＢＬＣ　０ｋはメインビットラインＭＢＬ　００〜ＭＢＬ　ｎｎのデータセンシング時にメインビットラインＭＢＬ　００〜ＭＢＬ　ｎｎに電流を供給してメインビットラインＭＢＬ　００〜ＭＢＬ　ｎｎにロードを付加する。
【００２５】
サブセルアレイＳＣＡ　００〜ＳＣＡ　０ｎは、メインビットラインＭＢＬ　００〜ＭＢＬ　ｎｎに対応するサブビットラインＳＢＬ　００〜ＳＢＬ　ｎｎと、サブビットラインＳＢＬ　００〜ＳＢＬ　ｎｎに連結される不揮発性強誘電体メモリセル等を含む多数のサブセルアレイユニットＳＣＡＵ　０００〜ＳＣＡＵ　０ｎｎ等で構成されている。さらに、サブセルアレイＳＣＡ　００〜ＳＣＡ　０ｎにはサブセルアレイユニットＳＣＡＵ　００〜ＳＣＡＵ　ｎｎに共有されるサブビットラインＳＢＬ　００〜ＳＢＬ　ｎｎに垂直の方向にワードラインＷＬ　０〜ＷＬ　ｎ、プレートラインＰＬ　０〜ＰＬ　ｎ、サブビットラインプールダウン及びプールアップラインＳＢＰＤ及びＳＢＰＵ、そしてサブビットラインスイッチラインＳＢＳＷ　１、２が設けられる。
【００２６】
図８〜図１０は、本発明に係るセルアレイブロックＢＬＯＣＫ　０の回路構成を詳しく示す回路図である。
図８は、メインビットラインプールアップ制御部の回路構成を示す図である。
メインビットラインプールアップ制御部ＭＢＰＵＣ　００は、メインビットラインＭＢＬ　００〜ＭＢＬ　ｎｎと電源電圧端ＶＰＰ（ＶＣＣ）との間に連結されてプリチャージ時にゲート端子に印加されるプールアップ制御信号ＭＢＰＵＣに応じ、電源電圧ＶＰＰ（ＶＣＣ）をメインビットラインＭＢＬ　００〜ＭＢＬ　ｎｎに供給するＰＭＯＣトランジスタＰ１等で構成されている。
【００２７】
図９は、カラム選択部の構造を示す回路図である。
カラム選択部Ｃ／Ｓ　０は、ビットラインＭＢＬ　００〜ＭＢＬ　ｎｎとデータバスＤａｔａ　Ｂｕｓ（Ｌ）との間に並列に連結されて各ゲート端子に印加されるカラム選択信号ＣＳＮ、ＣＳＰに応じ、メインビットラインＭＢＬ　００〜ＭＢＬ　ｎｎとデータバスＤａｔａ　Ｂｕｓ（Ｌ）を選択的に連結させる一対のＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ２等で構成されている。
データバスＤａｔａ　Ｂｕｓ（Ｌ）に転送されたデータは、制御回路部１０のセンスアンプに転送されてセンシング及び増幅される。
【００２８】
図１０は、メインビットラインロード制御部ＭＢＬＣ　００及びこれに対応するサブセルアレイＳＣＡ　００〜ＳＣＡ　０ｍのうち１つのサブセルアレイＳＣＡ００の構造を詳しく示す回路図である。
メインビットラインロード制御部ＭＢＬＣ　００は、メインビットラインＭＢＬ　００〜ＭＢＬ　ｎｎと電源電圧端ＶＰＰ（ＶＣＣ）との間に連結されてゲート端子に印加されるロード制御信号ＭＢＬＣに応じ、電源電圧ＶＰＰ（ＶＣＣ）をメインビットラインＭＢＬ　００〜ＭＢＬ　ｎｎに供給してメインビットラインＭＢＬ　００〜ＭＢＬ　ｎｎのロードの役割を果たすＰＭＯＳトランジスタＰ３等で構成されている。
【００２９】
サブセルアレイＳＣＡ　００は、同一の構造を有する多数のサブセルアレイユニットＳＣＡＵ　０００〜ＳＣＡＵ　００ｎで構成されている。
【００３０】
サブセルアレイユニットＳＣＡＵ　００は、メインビットラインＭＢＬ　００とサブビットラインＳＢＬ　００との間に連結されてゲート端子がサブビットライン選択スイッチラインＳＢＳＷ　１と連結されるＮＭＯＳトランジスタＮ２と、サブビットラインＳＢＬ　００とサブビットラインプールアップラインＳＢＰＵＣとの間に連結されてゲート端子がサブビットライン選択スイッチラインＳＢＳＷ　２と連結されるＮＭＯＳトランジスタＮ３と、サブビットラインＳＢＬ　００と接地電源との間に連結されてゲート端子がサブビットラインプールダウンラインＳＢＰＵと連結されるＮＭＯＳトランジスタＮ４を備える。
【００３１】
そして、サブセルアレイユニットＳＣＡＵ　００は、ＮＭＯＳトランジスタがプレートラインＰＬ　０〜ＰＬ　ｎに連結された強誘電体キャパシタとサブビットラインＳＢＬ　００との間に連結され、ゲート端子がワードラインＷＬ　０〜ＷＬｎに連結されるように構成された多数の単位セル等を備える。
さらに、サブセルアレイユニットＳＣＡＵ　００は、メインビットラインＭＢＬ　００と接地電圧との間に直列に連結され、ゲート端子がそれぞれサブビットラインＳＢＬ　００及びメインビットラインプールダウンＭＢＰＤ信号に連結されるＮＭＯＳトランジスタＮ５及びＮ６を備える。
【００３２】
図１１は、本発明の第１の実施の形態に係るセルアレイブロック駆動部２０とセルアレイブロックＢＬＯＣＫ　０の配線関係をより詳しく示す図である。
本実施の形態では、メインビットラインロード制御部ＭＢＬＣ及びこれに対応する１つのサブセルアレイＳＣＡ　００との配線関係だけを示している。
サブセルアレイ選択駆動部２１ａ及び信号駆動部２１ｂ等は、ワードライン／プレートラインと平行した方向にセルアレイブロックＢＬＯＣＫ　０の一側に設けられる。そして、サブセルアレイ選択駆動部２１ａ及び信号駆動部２１ｂと連結されて駆動信号等を転送する信号ライン等（以下、第１の信号ラインと記す）は、ビットラインＭＢＬ（ＳＢＬ）と平行した方向にサブセルアレイブロック駆動部Ｓ＿ＢＣ　００〜Ｓ＿ＢＣ　０ｎの一側に設けられる。
【００３３】
このような第１の信号ラインは、各サブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎに対応して該当サブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎに共有されるように設けられる。そして、第１の信号ラインの駆動信号をサブセルアレイブロック駆動部Ｓ＿ＢＣ　００〜Ｓ＿ＢＣ　０ｎに転送するための信号ライン等（以下、第２の信号ラインと記す）は、ワードライン／プレートラインＷＬ／ＰＬと平行した方向に設けられる。
【００３４】
図１２は、本発明に係る不揮発性強誘電体メモリ装置の第２の実施の形態を示す。
本実施の形態は、セルアレイブロック駆動部２０〜５０をビットラインＭＢＬ（ＳＢＬ）と平行にセルアレイブロックＢＬＯＣＫ　０〜ＢＬＯＣＫ　３の一側に設けることが前述の第１の実施の形態と相違する。
【００３５】
図１３は、本発明の第２の実施の形態に係るセルアレイブロック駆動部２０とセルアレイブロックＢＬＯＣＫ　０の配線関係をより詳しく示す図である。
本実施の形態では、多数のサブセルアレイ選択部２１ａ及び信号駆動部２１ｂ等が対でビットラインＭＢＬ（ＳＢＬ）に平行した方向にセルアレイブロックＢＬＯＣＫ　０〜ＢＬＯＣＫ　３の側面に反復的に設けられる。
サブセルアレイ選択部２１ａ及び信号駆動部２１ｂがビットラインＭＢＬ（ＳＢＬ）と平行に設けられるので、各サブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎに駆動信号を印加するため第１信号ラインを第１の実施の形態と別にワードライン／プレートラインＷＬ／ＰＬと平行した方向に設け、全てのサブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎに共有されるようにする。そして、第２信号ライン等はビットラインＭＢＬ（ＳＢＬ）と平行した方向にサブセルアレイブロック駆動部Ｓ＿ＢＣ　００〜Ｓ＿ＢＣ　０ｎに印加されるように設けられる。
【００３６】
ここで、信号駆動部２１ｂからの信号をサブセルアレイブロックＳ＿ＢＬＯＣＫ　００に伝達するサブセルアレイ駆動部Ｓ＿ＢＣ　００〜Ｓ＿ＢＣ　０ｎの各駆動部等は、サブセルアレイ選択駆動部２１ａの出力信号により制御される転送ゲートで構成できる。
ところが、前述の第１の実施の形態及び第２の実施の形態において、セルアレイブロックＢＬＯＣＫ　０〜ＢＬＯＣＫ　３を駆動させるためのセルアレイブロック駆動部２０は、多数の同一のサブセルアレイ選択部２１ａ及び信号駆動部２１ｂ等が反復的に用いられており、このような反復的な使用はチップが高集積化されるほどより多く行われるようになる。
【００３７】
これにより、セルアレイブロック駆動部２０からの駆動信号を多数のサブセルアレイブロックＳ＿ＢＬＯＣＫ等に転送する第１信号ライン及び第２信号ライン等のための空間が、チップが高集積化されるに伴いより多く必要となりこれにより全体的にチップのレイアウト面積が増加することになる。
したがって、チップの立体性を生かしてチップのレイアウト面積を減少させるため、反復的に用いられる第１信号ライン及び第２信号ライン等がサブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎ又はサブセルアレイブロック駆動部Ｓ＿ＢＣ　００〜Ｓ＿ＢＣ　０ｎ上に通過するようにするマルチレイヤーを利用する。
すなわち、サブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎ又はサブセルアレイブロック駆動部Ｓ＿ＢＣ　００〜Ｓ＿ＢＣ　０ｎを構成する素子等が形成されるレイヤーと、第１、第２信号ライン等が形成されるレイヤーを互いに異なるようにすることである。
【００３８】
図１４は、前述の第１の実施の形態をマルチレイヤーに形成した場合を示す図である。
本実施の形態では、第１信号ラインがサブセルアレイブロックＳ＿ＢＣ　００〜Ｓ＿ＢＣ　０ｎ上に通過するように形成されたマルチレイヤーを示している。しかし、サブセルアレイブロック駆動部Ｓ＿ＢＣ　００〜Ｓ＿ＢＣ　０ｎに限定されず、第１信号ラインがサブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎ上に通過するように形成することもできる。
このようにマルチレイヤーを利用すると従来の第１信号ライン等が設けられていた空間が不要であるので、同一のサブセルアレイ選択部２１ａ及び信号駆動部２１ｂ等が反復的に多く用いられても第１信号ラインを設けるための追加的なレイアウト面積を必要としなくなる。
【００３９】
図１５は、前述の第２の実施の形態をマルチレイヤーに形成した場合を示す図である。
本実施の形態では、第１信号ラインをワードライン／プレートラインＷＬ／ＰＬと平行にサブセルアレイブロック駆動部Ｓ＿ＢＣ　００〜Ｓ＿ＢＣ　０ｎ及びサブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎ上に通過するように設けている。
このためには、サブセルアレイブロック駆動部Ｓ＿ＢＣ　００〜Ｓ＿ＢＣ　０ｎ及びサブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎが形成されたレイヤー上に絶縁層を置きその上に第１信号ラインを形成しなければならない。
第２信号ラインも第１信号ラインと同一のレイヤー上に形成し、図１６に示されているように、互いに異なるレイヤーを電気的に連結させるための連結線が設けられる中間レイヤーを更に形成することになる。
【００４０】
図１６は、本発明に係るマルチレイヤーで具現されたチップの断面を示す断面図である。これは、３つのレイヤーが用いられている。
Ｌ１レイヤーはサブセルアレイブロックＳ＿ＢＬＯＣＫ　００〜Ｓ＿ＢＬＯＣＫ　０ｎ又はサブセルアレイブロック駆動部Ｓ＿ＢＣ　００が形成されるレイヤーであり、Ｌ３レイヤーは第１信号ライン及び第２信号ラインが形成されるレイヤーである。
Ｌ２レイヤーは、Ｌ１レイヤーとＬ３レイヤーを連結するための連結線が設けられる中間連結レイヤーである。
もちろん、Ｌ２レイヤーのような中間連結レイヤーを複数個にして用いることができるのは自明である。
【００４１】
【発明の効果】
前述のように、本発明に係る不揮発性強誘電体メモリ装置の配置方法は、セルアレイ及びコア関連レイアウトの面積を効率的に減少させて信号のディレイ要素を最適に調整することができる。特に、高集積時に反復的に用いられる駆動信号ライン等を、複数のマルチレイヤーを利用して立体的にセルアレイ等のためのレイヤーと別のレイヤーに形成することにより、追加的なレイアウト面積の必要なく駆動信号ライン等を設けることができるようになってチップサイズを減少させることができるようになる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループ特性図である。
【図２】一般的な不揮発性強誘電体メモリ装置による単位セルの構成図である。
【図３】一般的な不揮発性強誘電体メモリ装置の書き込みモード（Ｗｒｉｔｅ　Ｍｏｄｅ）の動作を示すタイミング図である。
【図４】一般的な不揮発性強誘電体メモリ装置の読み出しモード（Ｒｅａｄ　Ｍｏｄｅ）の動作を示すタイミング図である。
【図５】本発明に係る不揮発性強誘電体メモリ装置の第１の実施の形態を示す構成図である。
【図６】本発明に係る不揮発性強誘電体メモリ装置の構成をより詳しく示す構成図である。
【図７】本発明に係るサブセルアレイブロックの構造をより詳しく示す構成図である。
【図８】メインビットラインプールアップ制御部の構造を示す回路図である。
【図９】カラム選択部の構造を示す回路図である。
【図１０】メインビットラインロード制御部及びこれに対応するサブセルアレイの構造を示す回路図である。
【図１１】本発明の第１の実施の形態に係るセルアレイブロック駆動部とセルアレイブロックの配線関係をより詳しく示す図である。
【図１２】本発明に係る不揮発性強誘電体メモリ装置の第２の実施の形態を示す構成図である。
【図１３】本発明の第２の実施の形態に係るセルアレイブロック駆動部とセルアレイブロックの配線関係をより詳しく示す図である。
【図１４】第１の実施の形態をマルチレイヤーに形成した場合を示す図である。
【図１５】第２の実施の形態をマルチレイヤーに形成した場合を示す図である。
【図１６】本発明に係るマルチ金属レイヤーで具現されたチップの断面を示す断面図である。
【符号の説明】
１０　制御回路部
２０〜５０　セルアレイブロック駆動部
２１ａ　サブセルアレイ選択駆動部
２１ｂ　信号駆動部
【図１】
2004096059.tif 000004
【図２】
2004096059.tif 000005
【図３】
2004096059.tif 000006
【図４】
2004096059.tif 000007
【図５】
2004096059.tif 000008
【図６】
2004096059.tif 000009
【図７】
2004096059.tif 000010
【図８】
2004096059.tif 000011
【図９】
2004096059.tif 000012
【図１０】
2004096059.tif 000013
【図１１】
2004096059.tif 000014
【図１２】
2004096059.tif 000015
【図１３】
2004096059.tif 000016
【図１４】
2004096059.tif 000017
【図１５】
2004096059.tif 000018
【図１６】
2004096059.tif 000019