(57)【要約】【課題】高性能な強誘電体薄膜を作製する方法、さらには半導体デバイスとの集積化を可能にする方法を提供し、これらを用いて高性能な強誘電体メモリ、圧電素子、インクジェット式ヘッド、インクジェットプリンタを提供する。【解決手段】強誘電体薄膜４、１１５、４３０を形成する工程において、強誘電体薄膜の組成を一定に保持しながら成膜初期過程で成膜速度を遅くして結晶層であるテンプレート６を形成し、その後任意の膜厚になったところで成膜速度を速くして前記結晶層上に同じ結晶層の強誘電体薄膜７を形成する。さらには同様な手法で、バッファー層２、１１３、２０３および下部電極層３、１１４、４２０を形成する。【選択図】　図８
2004096050.tif 000002
【特許請求の範囲】
【請求項１】
基板上にバッファー層を形成する工程と、前記バッファー層上に電極膜を形成する工程と、前記電極膜上に強誘電体薄膜を形成する工程と、前記強誘電体薄膜上に電極膜を形成する工程と、を含む強誘電体デバイスの作製方法であって、
前記強誘電体薄膜を形成する工程は、
強誘電体薄膜の組成を一定に保持しながら成膜初期過程で前記強誘電体薄膜の結晶層を形成し得る第１の強誘電体薄膜成膜速度で成膜する工程と、
その後任意の膜厚になったところで前記第１の強誘電体薄膜成膜速度よりも速い第２の強誘電体薄膜成膜速度で前記結晶層上に前記結晶層と同じ結晶層を形成する工程と、を含むことを特徴とする強誘電体デバイスの作製方法。
【請求項２】
前記強誘電体薄膜を形成する工程において、前記第１の強誘電体薄膜成膜速度は０．０１ｎｍ／秒以下であり、前記第２の強誘電体薄膜成膜速度は０．０１ｎｍ／秒より大きいことを特徴とする請求項１記載の強誘電体デバイスの作製方法。
【請求項３】
前記強誘電体薄膜を形成する工程において、レーザーアブレーション法を用い、成膜速度の制御はレーザーの発振周波数、レーザーエネルギーの少なくともどちらか一方で調整することを特徴とする請求項２記載の強誘電体デバイスの作製方法。
【請求項４】
前記基板上にバッファー層を形成する工程は、
バッファ−層の組成を一定に保持しながら成膜初期過程で前記バッファー層の結晶層を形成し得る第１のバッファー層成膜速度で成膜する工程と、
その後任意の膜厚になったところで前記第１のバッファー層成膜速度よりも速い第２のバッファー層成膜速度で、前記バッファー層の結晶層上に前記バッファー層の結晶層と同じ結晶層を形成する工程と、を含むことを特徴とする請求項１記載の強誘電体デバイスの作製方法。
【請求項５】
前記バッファー層上に電極膜を形成する工程は、
電極膜の組成を一定に保持しながら成膜初期過程で前記電極膜の結晶層を形成し得る第１の電極膜成膜速度で成膜する工程と、
その後任意の膜厚になったところで前記第１の電極膜成膜速度よりも速い第２の電極膜成膜速度で、前記電極膜の結晶層上に前記電極膜の結晶層と同じ結晶層を形成する工程と、を含むことを特徴とする請求項１記載の強誘電体デバイスの作製方法。
【請求項６】
前記第１のバッファー層成膜速度は０．０１ｎｍ／秒以下であり、前記第２のバッファー層成膜速度は０．０１ｎｍ／秒より大きいことを特徴とする請求項４記載の強誘電体デバイスの作製方法。
【請求項７】
前記第１の電極膜成膜速度は０．０１ｎｍ／秒以下であり、前記第２の電極膜成膜速度は０．０１ｎｍ／秒より大きいことを特徴とする請求項５記載の強誘電体デバイスの作製方法。
【請求項８】
前記基板上にバッファー層を形成する工程と前記バッファー層上に電極膜を形成する工程の各工程のうち少なくともどちらか一つにおいて、レーザーアブレーション法を用い、前記バッファー層または前記電極膜の成膜速度の制御はレーザーの発振周波数、レーザーエネルギーの少なくともどちらか一方で調整することを特徴とする請求項６または７記載の強誘電体薄膜の作製方法。
【請求項９】
基板上に形成されたバッファー層と、前記バッファー層上に形成された電極膜と、前記電極膜上に形成された強誘電体薄膜と、前記強誘電体薄膜上に形成された電極膜と、を含む強誘電体メモリにおいて、
前記基板は単結晶、アモルファスのうちの少なくとも１種類からなり、
前記強誘電体薄膜はペロブスカイト構造からなり特定の方位の配向を有する、請求項１〜８のいずれかに記載の強誘電体デバイスの作製方法で作製されたことを特徴とする強誘電体メモリ。
【請求項１０】
基板上に形成されたバッファー層と、前記バッファー層上に形成された電極膜と、前記電極膜上に形成された強誘電体薄膜と、前記強誘電体薄膜上に形成された電極膜と、を含む圧電素子において、
前記基板は単結晶、アモルファスのうちの少なくとも１種類からなり、
前記強誘電体薄膜はペロブスカイト構造、またはイルメナイト構造からなり特定の方位の配向を有する、請求項１〜８のいずれかに記載の強誘電体デバイスの作製方法で作製されたことを特徴とする圧電素子。
【請求項１１】
請求項１０に記載の圧電素子を備え、前記圧電素子に備えられた前記バッファー層の振動により容積変化可能に構成されたインク室を前記基板に備えたことを特徴とするインクジェット式ヘッド。
【請求項１２】
請求項１１に記載のインクジェット式ヘッドを備えたことを特徴とするインクジェットプリンタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体デバイスの作製方法およびそれを用いた強誘電体メモリ、圧電素子、さらには圧電素子を用いたインクジェット式ヘッド、インクジェットプリンタに関するものである。より詳しくは単結晶、アモルファスなどの各種基板上にバッファー層、電極膜を介してペロブスカイト構造、またはイルメナイト構造の強誘電体薄膜を特定の配向方位に成長させる強誘電体薄膜の作製方法およびそれを用いた強誘電体メモリ、圧電素子、それを用いたインクジェット式ヘッド、さらにそれを用いたインクジェットプリンタに関するものである。
【０００２】
【従来の技術】
近年、強誘電体メモリの開発が活性化しているが、一般的に強誘電体の分極方向は材料によって決まっているため、デバイス特性をコントロールするには分極方向をコントロールした配向膜が望ましい。強誘電体薄膜の材料としては、ＰＺＴやＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２などのＢｉ系層状ペロブスカイトが主流である。一方、従来強誘電体メモリの電極膜としては、ＰｔやＩｒなどの多結晶膜が多く用いられてきたが、その一方で、例えば特開２００１−１２２６９８号公報に記載されているように、特性向上のため、下部電極層さらにはその下地層から配向を制御し強誘電体薄膜の配向を制御している例も多数ある。これらは何れもＳｒＲｕＯ３などの酸化物電極を用いている例が多い。
【０００３】
【発明が解決しようとする課題】
しかし、従来の技術には以下のような問題点がある。
【０００４】
まず、下部電極にＳｒＲｕＯ３やＲｕＯ２などの酸化物電極を用いると、ゾルゲル法などの塗布法のように原料溶液を塗布した後高温で熱処理により結晶化させる手法では、熱処理中にＲｕが下部電極上のＰＺＴ、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２などの強誘電体薄膜中に拡散したり、逆に強誘電体薄膜中の金属元素が下部電極中に拡散するなどして、上部電極と下部電極間でリークが起こったり、ファティーグ特性の劣化、ヒステリシスの角型性の劣化など強誘電特性に悪影響を及ぼす。このことは、スパッタ、ＣＶＤ、レーザーアブレーションなどのように高温で基板加熱しながら成膜中に結晶化させる手法でも同様である。また、Ｐｔ、Ｒｕなどの金属の電極膜を用いても、成膜手法によらず高温過程を経ると電極膜と強誘電体薄膜の相互拡散が起こり、やはり強誘電特性に悪影響を及ぼし、配向膜が得られたとしても良好な強誘電特性は得られない。以上は顕著な例であるが、材料によらず高温に保持すると相互拡散により界面が劣化し強誘電特性に悪影響を及ぼすことが多い。これらを防ぐには、５００℃以下のできるだけ低温で作製するのが望ましい。また、Ａｌ配線を用いた半導体回路上に強誘電体メモリを集積する場合も５００℃以下の低温化が望まれる。この場合は、強誘電体薄膜の形成だけではなく、下部電極の形成等を含めすべて５００℃以下の低温プロセスで行うことが望ましい。
【０００５】
しかし、単純に熱処理温度を下げたり、成膜中の基板温度を下げると、相互拡散は防げたとしても、マイグレーションエネルギーの不足などによって膜が結晶化されなかったり、結晶性が悪くなったりして、やはり強誘電特性は劣化してしまう。また、低温化のため、強誘電体薄膜と組成や構造が異なるシード層を用いると下電極層との界面で低誘電率層などを形成して好ましくない。
【０００６】
以上のことは、強誘電体メモリのみではなく、同様な構造を有する圧電素子にも共通する課題である。圧電アクチュエータの性能が悪ければ、それを用いたインクジェット式ヘッド、さらにはそれ用いたインクジェットプリンタの性能も当然悪くなる。なお、言うまでも無いが、強誘電体は圧電性を有する為、強誘電体薄膜で圧電素子を作製できる。
【０００７】
本発明は、上記問題を解決するものであり、結晶性を低下させることなく成膜温度を下げられる成膜方法を提供でき、それによって下部電極と強誘電体薄膜との相互拡散や揮発性の原子、分子等の蒸発が抑制され、下部電極と強誘電体薄膜の界面が清浄に保たれ、かつ均一な強誘電体薄膜が得られ、特性の優れた強誘電体メモリ、圧電素子、インクジェット式ヘッドおよびインクジェットプリンタの作製が可能となる。
【０００８】
【課題を解決するための手段】
本発明の強誘電体デバイスの作製方法は、基板上にバッファー層を形成する工程と、前記バッファー層上に電極膜を形成する工程と、前記電極膜上に強誘電体薄膜を形成する工程と、前記強誘電体薄膜上に電極膜を形成する工程と、を含む強誘電体デバイスの作製方法であって、前記強誘電体薄膜を形成する工程は、強誘電体薄膜の組成を一定に保持しながら成膜初期過程で前記強誘電体薄膜の結晶層を形成し得る第１の強誘電体薄膜成膜速度で成膜する工程と、　その後任意の膜厚になったところで前記第１の強誘電体薄膜成膜速度よりも速い第２の強誘電体薄膜成膜速度で前記結晶層上に前記結晶層と同じ結晶層を形成する工程と、を含むことを特徴とする。
上記構成によれば、低速、高速の２段階の成膜速度で強誘電体薄膜を形成しており、成膜初期過程で成膜速度を遅くすることで比較的低温でも強誘電体薄膜の結晶層が形成され、その後成膜速度を速くしても前期結晶層を引きずることにより低温でも強誘電体薄膜が結晶化される。従って、シード層を用いなくても、単純に同じ成膜速度で成膜した場合よりも低温で結晶性のよい強誘電体薄膜が得られる。
【０００９】
また本発明の強誘電体デバイスの作製方法は、前記第１の強誘電体薄膜成膜速度は０．０１ｎｍ／秒以下であり、前記第２の強誘電体薄膜成膜速度は０．０１ｎｍ／秒より大きいことを特徴とする。
上記構成によれば、成膜時間を大きく長くすること無く強誘電体薄膜を得ることができる。
【００１０】
また本発明の強誘電体デバイスの作製方法は、前記強誘電体薄膜を形成する工程において、レーザーアブレーション法を用い、成膜速度の制御はレーザーの発振周波数、レーザーエネルギーの少なくともどちらか一方で調整することを特徴とする。
上記構成によれば、強誘電体薄膜の成膜速度の制御を容易に行なうことができる。
【００１１】
また本発明の強誘電体デバイスの作製方法は、前記基板上にバッファー層を形成する工程は、バッファ−層の組成を一定に保持しながら成膜初期過程で前記バッファー層の結晶層を形成し得る第１のバッファー層成膜速度で成膜する工程と、その後任意の膜厚になったところで前記第１のバッファー層成膜速度よりも速い第２のバッファー層成膜速度で、前記バッファー層の結晶層上に前記バッファー層の結晶層と同じ結晶層を形成する工程と、を含むことを特徴とする。
【００１２】
また本発明の強誘電体デバイスの作製方法は、前記バッファー層上に電極膜を形成する工程は、電極膜の組成を一定に保持しながら成膜初期過程で前記電極膜の結晶層を形成し得る第１の電極膜成膜速度で成膜する工程と、その後任意の膜厚になったところで前記第１の電極膜成膜速度よりも速い第２の電極膜成膜速度で、前記電極膜の結晶層上に前記電極膜の結晶層と同じ結晶層を形成する工程と、を含むことを特徴とする。
上記構成によれば、バッファー層および電極膜も低温で形成することができ、強誘電体薄膜まで含めて低温プロセスが可能となる。
【００１３】
また本発明の強誘電体デバイスの作製方法は、前記第１のバッファー層成膜速度は０．０１ｎｍ／秒以下であり、前記第２のバッファー層成膜速度は０．０１ｎｍ／秒より大きいことを特徴とする。
【００１４】
また本発明の強誘電体デバイスの作製方法は、前記第１の電極膜成膜速度は０．０１ｎｍ／秒以下であり、前記第２の電極膜成膜速度は０．０１ｎｍ／秒より大きいことを特徴とする。
上記構成によれば、成膜時間を大きく長くすること無くバッファー層、電極膜を得ることができる。
【００１５】
また本発明の強誘電体デバイスの作製方法は、前記基板上にバッファー層を形成する工程と前記バッファー層上に電極膜を形成する工程の各工程のうち少なくともどちらか一つにおいて、レーザーアブレーション法を用い、前記バッファー層または前記電極膜の成膜速度の制御はレーザーの発振周波数、レーザーエネルギーの少なくともどちらか一方で調整することを特徴とする。
上記構成によれば、酸化物からなるバッファー層、電極膜の成膜速度の制御を容易に行なうことができる。
【００１６】
本発明の強誘電体メモリは、基板上に形成されたバッファー層と、前記バッファー層上に形成された電極膜と、前記電極膜上に形成された強誘電体薄膜と、前記強誘電体薄膜上に形成された電極膜と、を含む強誘電体メモリにおいて、前記基板は単結晶、アモルファスのうちの少なくとも１種類からなり、前記強誘電体薄膜はペロブスカイト構造からなり特定の方位の配向を有する、上記のいずれかに記載の強誘電体デバイスの作製方法で作製されたことを特徴とする。
上記構成によれば、各種基板上に強誘電体薄膜と電極層間で相互拡散が抑制され、清浄な界面を有し、強誘電特性に優れた強誘電体メモリを提供することができる。
【００１７】
本発明の圧電素子は、基板上に形成されたバッファー層と、前記バッファー層上に形成された電極膜と、前記電極膜上に形成された強誘電体薄膜と、前記強誘電体薄膜上に形成された電極膜と、を含む圧電素子において、前記基板は単結晶、アモルファスのうちの少なくとも１種類からなり、前記強誘電体薄膜はペロブスカイト構造、またはイルメナイト構造からなり特定の方位の配向を有する、上記いずれかに記載の強誘電体デバイスの作製方法で作製されたことを特徴とする圧電素子。
上記構成によれば、各種基板上に強誘電体薄膜と電極層間で相互拡散が抑制され、清浄な界面を有し、圧電特性に優れた圧電素子を提供することができる。
【００１８】
本発明のインクジェット式ヘッドは、前記圧電素子を備え、前記圧電素子に備えられた前記バッファー層の振動により容積変化可能に構成されたインク室を前記基板に備えたことを特徴とする。
上記構成によれば、性能の良いインクジェット式ヘッドを提供することができる。
【００１９】
本発明のインクジェットプリンタは前記インクジェット式ヘッドを備えたことを特徴とする。
上記構成によれば、性能の良いインクジェットプリンタを提供することができる。
【００２０】
【発明の実施の形態】
〔実施形態１〕
図１は、本実施形態１における強誘電体メモリ素子の基本構造の断面図である。この図において、１は基板、２は基板１上に形成されたバッファー層、３はバッファー層２上に形成された電極膜、４は電極膜（電極層ともいう）３上に形成された強誘電体薄膜、５は強誘電体薄膜４上に形成された電極膜である。
【００２１】
基板１として、Ｓｉ単結晶、表面にアモルファス層の自然酸化膜ＳｉＯ２を有するＳｉ基板、サファイアなどのセラミックス単結晶基板を使用することができる。また、アモルファスＳｉ、多結晶Ｓｉが表面に形成されたＳＯＩ基板でもよい。
【００２２】
バッファー層２は、単一配向している（膜厚方向のみ配向方位が揃っている）ものが好ましいが、さらに面内配向している（三次元方向の全てに配向方位が揃っている）ものであればなお良い。バッファー層２は、例えば、ＮａＣｌ構造の金属酸化物、蛍石型構造の金属酸化物、ペロブスカイト構造の金属酸化物等のうちの少なくとも１種を含むものが好ましい。これらの中でも、バッファー層２は、ＮａＣｌ構造の金属酸化物、蛍石型構造の金属酸化物のうちの少なくとも１種を含むものがより好ましく、これらを主材料とするものがより好ましい。
【００２３】
また、ＮａＣｌ構造の金属酸化物としては、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、ＭｎＯ、ＦｅＯ、ＣｏＯ、ＮｉＯ、または、これらを含む固溶体等が挙げられるが、これらの中でも、特に、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、または、これらを含む固溶体のうちの少なくとも１種を用いるのが好ましい。このようなＮａＣｌ構造の金属酸化物は、ペロブスカイト構造を有する金属酸化物との格子不整合が特に小さい。また、Ｓｉ基板との整合性も良い。
【００２４】
一方、蛍石型構造の金属酸化物としては、例えば、イットリア安定化ジルコニア、ＣｅＯ２、ＺｒＯ２、ＴｈＯ２、ＵＯ２、または、これらを含む固溶体等が挙げられるが、これらの中でも、イットリア安定化ジルコニア、ＣｅＯ２、ＺｒＯ２、または、これらを含む固溶体のうちの少なくとも１種を用いるのが好ましい。このような蛍石型構造の金属酸化物は、ペロブスカイト構造を有する金属酸化物との格子不整合が特に小さい。また、Ｓｉ基板との整合性も良い。さらにはアモルファス上でも単一配向膜の形成が可能である。
【００２５】
ＮａＣｌ構造の金属酸化物ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯは潮解性を示すので、できるだけ薄く形成するのが好ましく、具体的には、その平均厚さが１０ｎｍ以下であるのが好ましく、５ｎｍ以下であるのがより好ましい。
【００２６】
また、このようにバッファー層２の平均厚さを小さくすることにより、例えば強誘電体メモリを作製する場合において、この強誘電体メモリのデザインルールの微細化に伴って必要となる薄型（例えば１０ｎｍオーダー厚）のキャパシタを作製することができるという利点もある。
【００２７】
バッファー層２上には、電極膜３が配向制御され形成されている。前述したように、バッファー層２は、配向方位の揃ったものであるので、このバッファー層２上形成される電極膜３も配向方位が揃ったものとなる。
【００２８】
電極膜３としては、ＣａＲｕＯ３、ＳｒＲｕＯ３、ＢａＲｕＯ３、ＲｕＯ２、ＩｒＯ２、Ｒｕ、Ｉｒ、Ｐｔ、Ｌａ１−ｘＳｒｘＣｏＯ３（０．３＜ｘ＜０．５）、Ｌａ１−ｘＳｒｘＭｎＯ３（０．２＜ｘ＜０．４）、ＬａＮｉＯ３のうち少なくとも１種であるのが好ましい。これらの電極材料は、前記バッファー層２とのマッチングもよく、またその上に形成しようとするペロブスカイト構造の強誘電体薄膜４を配向させるのに適している。
【００２９】
電極膜３は、例えば、立方晶または擬立方晶で（１００）配向、（１１０）配向、（１１１）配向等でエピタキシャル成長しているもののいずれであってもよいが、強誘電体薄膜の配向させたい方位に合わせて制御すればよい。また、電極膜３の平均厚さは、特に限定されないが、１０〜３００ｎｍ程度とするのが好ましく、５０〜１５０ｎｍ程度とするのがより好ましい。これにより、電極膜３は、電極としての機能を十分に発揮することができるとともに、電子デバイスの大型化を防止することができる。
【００３０】
強誘電体薄膜４は、ペロブスカイト構造のＰＺＴ、ＢａＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２などからなる。テトラゴナル組成のＰＺＴ、ＢａＴｉＯ３は分極軸方向が（００１）方向なので、（００１）または（１１１）配向させると大きな残留分極（以下Ｐｒ）と小さな抗電界（以下Ｅｃ）が得られて好ましい。（１１１）配向はいわゆるエンジニアードドメイン方向である。前記配向をさせるためには、ＣａＲｕＯ３、ＳｒＲｕＯ３、ＢａＲｕＯ３、Ｌａ１−ｘＳｒｘＣｏＯ３（０．３＜ｘ＜０．５）、Ｌａ１−ｘＳｒｘＭｎＯ３（０．２＜ｘ＜０．４）、ＬａＮｉＯ３の電極層３を立方晶または擬立方晶で（１００）または（１１１）配向のものを用いればよい。また、その上にＰｔ、Ｉｒ、Ｒｕを形成しても良い。これらを（１００）配向させるためには、Ｓｉ（１００）単結晶基板上に、バッファー層２としてＮａＣｌ構造の金属酸化物ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯを形成すれば可能である。前記電極膜３（１００）上には前記ペロブスカイト構造のＰＺＴ、ＢａＴｉＯ３、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２などの強誘電体薄膜４が（００１）配向する。あるいはＳｉ（１００）単結晶基板上にバッファー層２として、ＹＳＺ、ＣｅＯ２、ＹＢａ２Ｃｕ３Ｏｙを順に堆積しても、電極膜３は（１００）配向、さらにその上の強誘電体薄膜４は（００１）配向する。このときＹＳＺ、ＣｅＯ２は（１００）配向、ＹＢａ２Ｃｕ３Ｏｙは（００１）配向である。
【００３１】
一方、電極膜３とＰＺＴやＢａＴｉＯ３などの強誘電体薄膜４を（１１１）配向させるためには、Ｓｉ（１１１）単結晶基板上にバッファー層２としてＮａＣｌ構造の金属酸化物ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯを形成すれば可能である。
【００３２】
ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２などの層状ペロブスカイトは（００１）配向は容易であるが、ｃ軸には分極を持たないのでｃ軸を傾けた方がよい。Ｓｉ（１００）単結晶基板上にバッファー層２としてＹＳＺを用いれば、ＹＳＺは（１００）配向し、
その上にＣａＲｕＯ３、ＳｒＲｕＯ３、ＢａＲｕＯ３、Ｌａ１−ｘＳｒｘＣｏＯ３（０．３＜ｘ＜０．５）、Ｌａ１−ｘＳｒｘＭｎＯ３（０．２＜ｘ＜０．４）などの電極膜３を形成すれば電極膜は（１１０）配向し、その上に形成されるＳｒＢｉ２Ｔａ２Ｏ９は（１１６）配向、一方Ｂｉ４Ｔｉ３Ｏ１２は（１１８）配向してそれぞれｃ軸を傾けることができる。また、電極膜３を（１１１）配向として、その上にＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２を形成してもｃ軸を傾けることができる。
【００３３】
バッファー層２、電極層３の形成はスパッタ法、ＭＢＥ法、レーザーアブレーション法などで形成することができる。また、強誘電体薄膜４の形成も各種方法があるが、成膜速度の制御が容易なレーザーアブレーション法が好適である。
【００３４】
以上のような構造で配向を制御することは可能であるが、電極膜３と強誘電体薄膜４の相互拡散を抑え強誘電体特性を劣化させないため、できるだけ低温、好ましくは５００℃以下で、高温で作製した時と同程度の結晶性を有する強誘電体薄膜を形成するのが望ましい。成膜速度を制御することによりそれが可能である。具体的には成膜初期過程で成膜速度を遅くし、ある膜厚になったところで成膜速度を速くして成膜する。ある膜厚は成膜する物質によるが、１０〜５０ｎｍが好ましい。ＰＺＴをＳｒＲｕＯ３／ＳｒＯ／Ｓｉ（１００）単結晶基板上に成膜する場合、成膜速度を膜初期過程で０．０１ｎｍ／秒とし、膜厚が１０ｎｍとなったところで０．０５ｎｍ／秒として成膜すると４００℃の低温でも６５０℃で成膜したときと同程度の結晶性を有するエピタキシャル薄膜を成膜時間を大きく変化させることなく得ることが可能である。ＰＺＴを５００℃以下の低温で結晶化させるための成膜速度の上限値は０．０１ｎｍ／秒であり、それ以上だと結晶化されない。従って、成膜初期過程では成膜速度を０．０１ｎｍ／秒以下にする必要がある。これはＰＺＴに限らず、同じペロブスカイト構造を有するＢａＴｉＯ３等や層状ペロブスカイト構造のＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２等でも同様である。なお、成膜速度の切り替えはレーザーの発振周波数の変化またはレーザーエネルギーの変化で容易に行なうことができる。
【００３５】
〔実施形態２〕
図２は本実施形態２における強誘電体メモリ２０００を模式的に示す平面図である。また、図３は図２のＡ−Ａに沿った一部分を模式的に示す断面図である。
【００３６】
これら図において、１００はマトリックス状のメモリセルアレイ、２００はメモリセルを選択するＭＯＳトランジスタを含む周辺回路である。周辺回路２００の最上部は、保護層を兼ねた層間絶縁膜のアモルファス層１１２である。１１３はアモルファス層１１２上に形成されたバッファー層、１１４は第１の電極層、１１５は強誘電体薄膜、１１６は第２の電極層、１１７は保護層である。
【００３７】
前記バッファー層１１３、第１の電極層１１４、強誘電体薄膜１１５の材料および結晶方位の関係は実施形態１に準ずる。
【００３８】
Ａｌ配線を含めＭＯＳトランジスタを含む周辺回路２００を高温に晒すと劣化してしまうので、強誘電体薄膜１１５の形成のみでなく、バッファー層１１３および第１の電極層１１４の形成も、できるだけ低温、好ましくは５００℃以下、より好ましくは４００℃以下で形成することが望ましい。成膜法は各種あるが、これらの形成もレーザーアブレーションが好適である。
【００３９】
実施形態１と同様、バッファー層１１３および第１の電極層１１４もレーザーアブレーション法で成膜速度を制御することにより、低温成長が可能である。すなわち成膜初期過程で成膜速度を遅くし、ある膜厚になったところで成膜速度を速くして成膜する。ある膜厚は成膜する物質によるが、１０〜５０ｎｍが好ましい。アモルファス上ではバッファー層１１３を厚めにしたほうが、結晶性がよくなる。バッファー層１１３および第１の電極層１１４の材料は、構造が単純であるため、４００℃の低温でも成長可能である。強誘電体薄膜１１５は、実施形態１で示したように低温形成が可能なので、高温に晒すこと無く強誘電体メモリ２０００を作製できる。バッファー層１１３および第１の電極層１１４を５００℃以下の低温で結晶化させるための成膜速度の上限値は強誘電体薄膜１１５と同様０．０１ｎｍ／秒であり、それ以上だと結晶化されない。従って、成膜初期過程では成膜速度を０．０１ｎｍ／秒以下にする必要がある。
【００４０】
上記方法によれば、半導体素子との集積化が可能となるため、応用範囲がさらに広がる。
【００４１】
〔実施形態３〕
図５は、本発明のインクジェットプリンタの構成を示す概略図であり、図６は、本発明のインクジェット式記録ヘッドの構成を示す分解斜視図であり、図７は、本発明の圧電素子を模式的に示す断面図である。
【００４２】
＜インクジェットプリンタ＞
まず、インクジェットプリンタの構成について説明する。
【００４３】
図５に示すインクジェットプリンタ３０１は、装置本体３０２を備えており、上部後方に記録用紙Ｐを設置するトレイ３２１と、下部前方に記録用紙Ｐを排出する排紙口３２２と、上部面に操作パネル３０７とが設けられている。
【００４４】
操作パネル３０７は、例えば、液晶ディスプレイ、ＬＥＤランプ等で構成され、エラーメッセージ等を表示する表示部（図示せず）と、各種スイッチ等で構成される操作部（図示せず）とを備えている。
【００４５】
また、装置本体３０２の内部には、主に、往復動するヘッドユニット３０３を備える印刷装置（印刷手段）３０４と、記録用紙Ｐを１枚ずつ印刷装置４に送り込む給紙装置（給紙手段）３０５と、印刷装置３０４および給紙装置３０５を制御する制御部（制御手段）３０６とを有している。
【００４６】
制御部３０６の制御により、給紙装置３０５は、記録用紙Ｐを一枚ずつ間欠送りする。この記録用紙Ｐは、ヘッドユニット３０３の下部近傍を通過する。このとき、ヘッドユニット３が記録用紙Ｐの送り方向とほぼ直交する方向に往復移動して、記録用紙Ｐへの印刷が行なわれる。すなわち、ヘッドユニット３０３の往復動と記録用紙Ｐの間欠送りとが、印刷における主走査および副走査となって、インクジェット方式の印刷が行なわれる。
【００４７】
印刷装置３０４は、ヘッドユニット３０３と、ヘッドユニット３０３の駆動源となるキャリッジモータ３４１と、キャリッジモータ３４１の回転を受けて、ヘッドユニット３０３を往復動させる往復動機構３４２とを備えている。
【００４８】
ヘッドユニット３０３は、その下部に、多数のノズル孔３１０を備えるインクジェット式記録ヘッドＨと、インクジェット式記録ヘッドＨにインクを供給するインクカートリッジ３３１と、インクジェット式記録ヘッドＨおよびインクカートリッジ３３１を搭載したキャリッジ３３２とを有している。
【００４９】
なお、インクカートリッジ３３１として、イエロー、シアン、マゼンタ、ブラック（黒）の４色のインクを充填したものを用いることにより、フルカラー印刷が可能となる。この場合、ヘッドユニット３３１には、各色にそれぞれ対応したインクジェット式記録ヘッドＨ（この構成については、後に詳述する。）が設けられことになる。
【００５０】
キャリッジモータ３４１の作動により、ヘッドユニット３０３が往復動する。そして、この往復動の際に、インクジェット式記録ヘッドＨから適宜インクが吐出され、記録用紙Ｐへの印刷が行われる。
【００５１】
給紙装置３０５は、その駆動源となる給紙モータ３５１と、給紙モータ３５１の作動により回転する給紙ローラ３５２とを有している。
【００５２】
制御部３０６は、例えばパーソナルコンピュータやディジタルカメラ等のホストコンピュータから入力された印刷データに基づいて、印刷装置３０４や給紙装置３０５等を制御することにより印刷を行うものである。
【００５３】
制御部３０６は、いずれも図示しないが、主に、各部を制御する制御プログラム等を記憶するメモリ、後述する圧電素子（振動源）４００を駆動して、インクの吐出タイミングを制御する圧電素子駆動回路、印刷装置３０４（キャリッジモータ３４１）を駆動する駆動回路、給紙装置３０５（給紙モータ３５１）を駆動する駆動回路、および、ホストコンピュータからの印刷データを入手する通信回路と、これらに電気的に接続され、各部での各種制御を行うＣＰＵとを備えている。
【００５４】
また、ＣＰＵには、例えば、インクカートリッジ３３１のインク残量、ヘッドユニット３０３の位置、温度、湿度等の印刷環境等を検出可能な各種センサが、それぞれ電気的に接続されている。
【００５５】
制御部３０６は、通信回路を介して、印刷データを入手してメモリに格納する。ＣＰＵは、この印刷データを処理して、この処理データおよび各種センサからの入力データに基づいて、各駆動回路に駆動信号を出力する。この駆動信号により圧電素子４００、印刷装置３０４および給紙装置３０５は、それぞれ作動する。これにより、記録用紙Ｐに印刷が行われる。
【００５６】
＜インクジェット式記録ヘッド＞
次に、インクジェット式記録ヘッドの構成について説明する。
【００５７】
図６に示すインクジェット式記録ヘッドＨ（以下、単に「ヘッドＨ」と言う。）は、ノズル板１０１と、インク室基板２０１と、振動板３００と、振動板３００に接合された圧電素子（振動源）４００とを備え、これらが基体５００に収納されている。なお、このヘッドＨは、オンデマンド形のピエゾジェット式ヘッドを構成する。
【００５８】
ノズル板１０１は、例えばステンレス製の圧延プレート等で構成されている。このノズル板１０１には、インク滴を吐出するための多数のノズル孔１１０が形成されている。これらのノズル孔１１０間のピッチは、印刷精度に応じて適宜設定される。
【００５９】
このノズル板１０１には、インク室基板２０１が固着（固定）されている。
【００６０】
このインク室基板２０１は、ノズル板１０１、側壁（隔壁）２２０および後述する振動板３００により、複数のインク室（キャビティ、圧力室）２１０と、インクカートリッジ３３１から供給されるインクを一時的に貯留するリザーバ室２３０と、リザーバ室２３０から各インク室２１０に、それぞれインクを供給する供給口２４０とが区画形成されている。
【００６１】
これらのインク室２１０は、それぞれ短冊状（直方体状）に形成され、各ノズル孔１１０に対応して配設されている。各インク室２１０は、後述する振動板３００の振動により容積可変であり、この容積変化により、インクを吐出するよう構成されている。
【００６２】
このインク室基板２０１を得るための母材２０１’としては、例えば、シリコン単結晶基板、各種ガラス基板、各種プラスチック基板等を用いることができる。これらの基板は、いずれも汎用的な基板であるので、これらの基板を用いることにより、ヘッドＨの製造コストを低減することができる。
【００６３】
また、これらの中でも、母材２０１’としては、（１１０）配向シリコン単結晶基板を用いるのが好ましい。この（１１０）配向シリコン単結晶基板は、異方性エッチングに適しているのでインク室基板２０１を、容易かつ確実に形成することができる。
【００６４】
このインク室基板２０１の平均厚さは、特に限定されないが、１０〜１０００μｍ程度とするのが好ましく、１００〜５００μｍ程度とするのがより好ましい。
【００６５】
また、インク室２１０の容積は、特に限定されないが、０．１〜１００ｐＬ程度とするのが好ましく、０．１〜１０ｐＬ程度とするのがより好ましい。
【００６６】
一方、インク室基板２０１のノズル板１０１と反対側には、振動板３００が接合され、さらに振動板３００のインク室基板２０１との反対側には、複数の圧電素子４００が接触して設けられている。
【００６７】
また、振動板３００の所定位置には、振動板３００の厚さ方向に貫通して連通孔３１０が形成されている。この連通孔３１０を介して、インクカートリッジ３３１からリザーバ室２３０に、インクが供給可能となっている。
【００６８】
各圧電素子４００は、それぞれ各インク室２１０のほぼ中央部に対応して配設されている。各圧電素子４００は、前記の圧電体素子駆動回路に電気的に接続され、圧電素子駆動回路の信号に基づいて作動するよう構成されている。
【００６９】
基体５００は、例えば各種樹脂材料、各種金属材料等で構成されており、この基体５００にインク室基板２０１が固定、支持されている。
また、前記実施形態のインクジェット式記録ヘッドの構成は、例えば、各種工業用液体吐出装置の液体吐出機構に適用することもできる。この場合、液体吐出装置では、前述したようなインク（イエロー、シアン、マゼンダ、ブラック等のカラー染料インク）の他、例えば、液体吐出機構のノズル（液体吐出口）からの吐出に適当な粘度を有する溶液や液状物質等が使用可能である。
【００７０】
＜圧電素子＞
以下、振動板３００および圧電素子４００の構成について、図７を参照しつつさらに詳細に説明する。
【００７１】
図７に示す圧電素子（積層体）４００は、母材２０１’上に形成されたアモルファス層２０２、前記アモルファス層２０２上に形成されたバッファー層２０３、前記バッファー層２０３上に形成された下部電極膜（第１の電極）４２０、前記下部電極膜（第１の電極）４２０上に形成された強誘電体薄膜４３０、前記強誘電体薄膜４３０上に形成された上部電極膜（第２の電極）４１０で構成されている。なお、前記アモルファス層２０２とバッファー層２０３で振動板３００が形成されている。換言すれば、圧電素子４００は、下部電極膜４２０の強誘電体薄膜４３０との反対側に、振動板３００が下部電極４２０に接触して設けられている。
【００７２】
この圧電素子４００の振動板３００は、強誘電体薄膜４３０とそれを挟む下部電極膜（第１の電極）４２０と上部電極膜（第２の電極）４１０の振動により振動し、インク室２１０の内部圧力を瞬間的に高める機能を有するものである。
【００７３】
振動板３００を構成するアモルファス層２０２はＳｉ基板の表面を熱酸化して得られたＳｉＯ２であり、バッファー層２０３は、蛍石型構造、中でもＹＳＺまたはＺｒＯ２が好適である。バッファー層２０３としては、ヤング率が高いものの方がよいからである。さらに下部電極４２０を所望の配向にさせるため、ＹＳＺまたはＺｒＯ２上にＣｅＯ２を形成し、さらにその上にペロブスカイト構造のＹＢａ２Ｃｕ３Ｏｙを形成する。レーザーアブレーション法を用い特定の方位からＡｒイオンビームを基板に照射しながらＹＳＺを成膜することにより、ＹＳＺは室温でもＳｉＯ２アモルファス上に（１００）配向にエピタキシャル成長する。この上に形成されるＣｅＯ２も（１００）配向し、さらにその上のＹＢａ２Ｃｕ３Ｏｙは（００１）配向する。なお、ＣｅＯ２とのＹＢａ２Ｃｕ３Ｏｙは下部電極４２０を配向させるためのバッファーなので、膜厚は５０ｎｍ以下と薄くてよい。ＣｅＯ２とＹＢａ２Ｃｕ３Ｏｙの成膜は、ＭＯＣＶＤ法、スパッタ法、ＭＢＥ法、レーザーアブレーション法などで可能であるが、レーザーアブレーション法を用いれば、ＹＳＺから連続形成できるので、清浄な界面が得られる。
【００７４】
これらのバッファー層を用いることにより、振動板３００を、振動板に要求される十分な強度（物理的性質）を有するものとすることができる。また、インク室基板２０１および下部電極４２０の双方との接合性（密着性）が向上する。
【００７５】
このような振動板３００の平均厚さは、特に限定されないが、１０〜１０００μｍ程度とするのが好ましく、１００〜５００μｍ程度とするのがより好ましい。振動板３００の平均厚さを、前記範囲とすることにより、ヘッドＨの大型化を防止しつつ、振動板３００は、振動板に要求される十分な強度を確保することができる。
【００７６】
振動板３００上には、強誘電体薄膜４３０に電圧を印加するための一方の電極である下部電極４２０が形成されている。
【００７７】
下部電極４２０としては、例えば、ＣａＲｕＯ３、ＳｒＲｕＯ３、ＢａＲｕＯ３、Ｌａ１−ｘＳｒｘＣｏＯ３（０．３＜ｘ＜０．５）、Ｌａ１−ｘＳｒｘＭｎＯ３（０．２＜ｘ＜０．４）、ＬａＮｉＯ３、Ｐｔ、Ｉｒなどが上げられる。なお、これらを積層しても良い。これら電極材料は前記バッファー層２０３上にエピタキシャル成長が可能である。例えばＹＢａ２Ｃｕ３Ｏｙ（００１）上には立方晶または擬立方晶で（１００）方向にエピタキシャル成長する。これらは、スパッタ、ＭＢＥ、ＭＯＣＶＤ、レーザーアブレーション法などで作製可能であるが、レーザーアブレーション法を用いれば、バッファー層２０３から連続形成できるので、清浄な界面が得られる。
【００７８】
下部電極４２０の平均厚さは、特に限定されないが、１〜１０００ｎｍ程度とするのが好ましく、１００〜７００ｎｍ程度とするのがより好ましい。
【００７９】
下部電極４２０上には、電圧の印加により変形する強誘電体薄膜４３０が、所定の形状で形成されている。
【００８０】
強誘電体薄膜４３０は、ペロブスカイト構造またはイルメナイト構造からなる。例えば、ペロブスカイト構造型としてはＰＺＴ、ＰＬＺＴ、または、これらにマグネシウム、ニオブのような添加物を添加したリラクサー、ＳｒＢｉ２Ｔａ２Ｏ９、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２のようなＢｉ層状化合物、ＫＮｂＯ３、ＢａＴｉＯ３等が挙げられる。またイルメナイト構造としてはＬｉＮｂＯ３などが挙げられる。前記ペロブスカイト構造を有する強誘電体薄膜４３０は前記立方晶または擬立方晶で（１００）配向した下部電極４２０上にｃ軸方向にエピタキシャル成長する。ただし、Ｂｉ層状化合物はｃ軸方向に分極を持たない為、実施形態１で述べたような構成にするとよい。一方イルメナイト構造型の強誘電体薄膜４３０は、下部電極膜４２０の配向を立方晶または擬立方晶で（１１１）配向にすることにより、ｃ軸配向させることができる。このように強誘電体薄膜４００の配向を制御することにより、ランダム配向の場合より圧電定数が向上する。
【００８１】
しかし、強誘電体薄膜４３０を高温で作製すると下部電極４２０との間で相互拡散が生じ、強誘電体薄膜４３０の性能を最大限に発揮できない。したがって、実施形態１、２で述べたような作製方法により５００℃以下の低温で作製するのが望ましい。それにはレーザーアブレーション法を用いるのがよい。これにより、結晶性がよい状態で相互拡散が抑えられ圧電特性が向上する。
【００８２】
強誘電体薄膜４３０の平均厚さは、特に限定されないが、０．１〜５０μｍ程度とするのが好ましく、０．３〜１５μｍ程度とするのがより好ましく、０．５〜３μｍ程度とするのがさらに好ましい。強誘電体薄膜４３０の平均厚さを、前記範囲とすることにより、圧電素子４００（延いては、ヘッドＨ）の大型化を防止しつつ、各種特性を好適に発揮し得る圧電素子４００とすることができる。
【００８３】
圧電体層４３０上には、圧電体層４３０に電圧を印加するための他方の電極となる上部電極４１０が形成されている。
【００８４】
この上部電極４１０は、複数の圧電素子４００の個別電極として、それぞれ設けられている。すなわち、上部電極４１０の平面視形状は、強誘電体薄膜４３０の平面視形状とほぼ等しくなるよう形成されている。
【００８５】
上部電極４１０は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、アルミニウム（Ａｌ）、または、これらを含む合金等の各種導電性材料で構成されている。なお、上部電極４１０をアルミニウムで構成する場合、イリジウム等で構成される層を積層するようにするのが好ましい。これにより、上部電極４１０の電蝕による劣化を防止または抑制することができる。これらの材料は室温でスパッタ、蒸着法等を用いて形成することができる。
【００８６】
以下、本発明の実施例について図面を参照しながら説明する。
【００８７】
（実施例１）
図１は、本実施例１における強誘電体メモリ素子の基本構造の断面図である。この構造の具体的作製方法を以下に示す。基板１としてここでは自然酸化膜のアモルファス層が表面に形成されたＳｉ（１００）単結晶を用いた。まず、自然酸化膜のアモルファス層が表面に形成されたＳｉ（１００）単結晶基板上にバッファー層２としてＳｒＯをレーザーアブレーション法を用いて形成した。基板温度７００℃、真空度３×１０−７Ｔｏｒｒで成膜することにより、（１１０）配向のＳｒＯエピタキシャル膜が得られた。次に同様にレーザーアブレーション法を用いてＳｒＯ膜上に電極膜３のＳｒＲｕＯ３薄膜を形成した。基板温度６００℃、酸素分圧１×１０−２Ｔｏｒｒで成膜することにより、擬立方晶で（１００）配向のＳｒＲｕＯ３薄膜が得られた。続いて同様にレーザーアブレーション法を用い電極膜３の前期ＳｒＲｕＯ３上に強誘電体薄膜４としてＰＺＴを形成した。ＰＺＴのＺｒとＴｉの組成比はＺｒ／Ｔｉ＝４０／６０とした。この時、基板温度４００℃、酸素分圧１×１０−２Ｔｏｒｒとした。また成膜速度は成膜初期過程で０．０１ｎｍ／秒とし、その後０．０５ｎｍ／秒とした。成膜速度の切り替えはレーザーの発振周波数の変化により行なった。なお、成膜速度の切り替えはレーザーエネルギーの変化でも行なうことができる。形成されたＰＺＴ薄膜はテトラの（００１）配向エピタキシャル薄膜であった。（００１）はＰＺＴの分極軸方向である。図４に成膜後のＰＺＴ薄膜のＲＨＥＥＤパターンを示す。ＰＺＴの（００２）ピークでロッキングカーブを測定したときの半値幅は１．５°であり、Ｓｉ基板上としてはかなり結晶性の良いものが得られた。このような手法により４００℃という低温でも結晶性のよいＰＺＴ薄膜を得ることができた。成膜初期過程から０．０５ｎｍ／秒と速い成膜速度で成膜した場合は、ＰＺＴは結晶化されず、Ｘ線回折パターンにはＰＺＴのピークは何も見られなかった。以上より、成膜初期過程で成膜速度を遅くし、その後成膜速度を速くして、低温で結晶性の良い膜が得られるのは、成膜速度を遅くして得られた結晶層がテンプレート６の役割を果たし、その後成膜速度を速くして形成された強誘電体薄膜７が前記結晶層を引きずって成長するためと考えられる。
【００８８】
図８にこの成膜過程を模式的に示す。成膜初期過程の成膜速度が遅い状態で低温で結晶化できるのはマイグレーション付与の効果によると考えられる。一方、成膜初期から最後まで０．０１ｎｍ／秒の遅い成膜速度で成膜した場合も、４００℃の低温で結晶性の良いものが得られるが、成膜時間が長くなってしまうので、膜厚が厚くなると問題が生じる。ＰＺＴを５００℃以下の低温で結晶化させるための成膜速度の上限値は０．０１ｎｍ／秒であり、それ以上だと結晶化されない。従って、成膜初期過程では成膜速度を０．０１ｎｍ／秒以下にする必要がある。これはＰＺＴに限らず、同じペロブスカイト構造を有するＢａＴｉＯ３等や層状ペロブスカイト構造のＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２等でも同様であった。すなわち、これらの物質も上記作製方法で５００℃以下の低温で配向膜を作製することが可能である。なお、前記各物質において３５０℃の低温まで配向膜が得られることが確認されている。なお、成膜温度５００℃以上の高温の場合は成膜速度を成膜初期から速くしても結晶化できる。
【００８９】
上記作製方法で作製されたＰＺＴ薄膜の上に上部電極層５としてＰｔを形成し、図１に示すような強誘電体メモリを得た。得られた強誘電体メモリの電気特性を評価したところ、Ｐｒ＝７０μＣ／ｃｍ２、Ｅｃ＝１００ｋＶ／ｃｍ、角型比Ｐｒ／Ｐｓ＝０．９５と角型性のよい良好なヒステリシスが得られた。またファティーグ特性も１０１５回までＰｒはほとんど変化せず一定であった。比較として上記材料と構造で、ＰＺＴの成膜温度だけを６００℃として作製した強誘電体メモリの特性は、Ｐｒ＝６０μＣ／ｃｍ２、Ｅｃ＝１００ｋＶ／ｃｍ、角型比Ｐｒ／Ｐｓ＝０．８５であった。すなわち、低温で作製したほうが特性がよかった。またリーク特性も低温で作製したほうがよかった。ＳＩＭＳで分析したところ、６００℃で作製したものは下部電極層３のＲｕと強誘電体薄膜４のＰｂの相互拡散が見られたが、４００℃で作製したものは相互拡散が見られなかった。これが特性の差に表れていると考えられる。すなわち、上記方法で作製したほうが相互拡散が抑えられ特性の良いものが得られる。
【００９０】
なお、ここでは、バッファー層２としてＳｒＯを用いたが、ＢａＯ、ＭｇＯ、ＣａＯでも同様な効果が得られる。この他にも、バッファー層２としてイットリア安定化ジルコニア（以下ＹＳＺ）を形成し、その上にＣｅＯ２を形成し、さらにその上にＹＢａ２Ｃｕ３Ｏｙを形成した複合のバッファー層２でも上記構造と同じ配向のものが得られる。また、電極層３として、ＣａＲｕＯ３、ＢａＲｕＯ３、Ｌａ１−ｘＳｒｘＣｏＯ３（０．３＜ｘ＜０．５）、Ｌａ１−ｘＳｒｘＭｎＯ３（０．２＜ｘ＜０．４）、ＬａＮｉＯ３を用いても、ＳｒＲｕＯ３を用いた場合と同様な強誘電体薄膜４の配向と特性が得られる。またこれらＳｒＲｕＯ３等の上にＰｔやＩｒを形成しても同様な効果が得られる。ＰｔやＩｒを形成したほうが電極膜の抵抗値が低くなり、より好ましい。Ｒｕを用いる場合は、ＳｒＲｕＯ３等は（１１１）配向にするのが望ましい。この場合はＳｉ（１１１）基板を用いればよい。また、サファイア基板のＲ面を用いるとその上に形成されるＲｕＯ２、ＩｒＯ２などの電極膜は（１０１）配向となり、上記方法を用いればさらにその上に形成される層状ペロブスカイト構造のＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２等は分極軸方向であるａ軸配向膜が低温で得られる。
【００９１】
なお、ここで示した成膜条件、成膜速度は一例に過ぎず、これに限るものではない。
【００９２】
（実施例２）
図２は本実施例２における強誘電体メモリ２０００を模式的に示す平面図である。また、図３は図２のＡ−Ａに沿った一部分を模式的に示す断面図である。
【００９３】
バッファー層１１３は、ＳｒＯ、ＭｇＯ、ＢａＯ、ＣａＯ、ＣｅＯ２、ＺｒＯ２、ＹＳＺ、ＹＢａ２Ｃｕ３Ｏｙ等から形成される。
【００９４】
これらバッファー層１１３は、レーザーアブレーション法で形成することができる。ここでは、ＹＳＺを用い、酸素分圧１×１０−２Ｔｏｒｒ、基板温度４００℃、成膜初期の成膜速度０．０１ｎｍ／秒、膜厚１０ｎｍ形成されたところでレーザーの発振周波数を変化させ成膜速度を０．０５ｎｍ／秒で成膜することにより、アモルファス層１１２上に（１１１）配向膜が形成される。やはり成膜初期から高速で成膜するとＹＳＺは結晶化されない。
【００９５】
第１の電極層１１４として、ここではＳｒＲｕＯ３を用いる。電極層１１４の厚さは、電極として機能すればよいので、約１００ｎｍ程度でよい。
【００９６】
電極膜１１４もレーザーアブレーション法で形成する。基板温度４００℃、酸素分圧１×１０−２Ｔｏｒｒ、成膜初期の成膜速度０．０１ｎｍ／秒、膜厚１０ｎｍ形成されたところで同様に成膜速度を０．０５ｎｍ／秒で成膜することにより、ＹＳＺ（１１１）上にＳｒＲｕＯ３が擬立方晶で（１１０）配向する。
【００９７】
ペロブスカイト構造の強誘電体薄膜１１５は、ＢａＴｉＯ３、ＰＺＴ、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２等から構成され得る。これらペロブスカイト型酸化物薄膜３１の厚さは、１０〜２００ｎｍが好ましい。
【００９８】
これらペロブスカイト型酸化物層から成る強誘電体薄膜は、レーザーアブレーション法で形成される。ここでは、Ｂｉ４Ｔｉ３Ｏ１２を用い、基板温度４００℃、酸素分圧１×１０−２Ｔｏｒｒ、成膜初期の成膜速度０．０１ｎｍ／秒、膜厚１０ｎｍ形成されたところで成膜速度を０．０５ｎｍ／秒で成膜することにより、（１１８）配向膜が形成される。
【００９９】
第２の電極層１１６は、ＳｒＲｕＯ３、Ｐｔ、Ｉｒ、Ｒｕ等から構成され得る。
【０１００】
これら電極は、レーザーアブレーション法、スパッタ法、蒸着法等の方法で４００℃以下の低温で形成することができる。
【０１０１】
強誘電体薄膜１１５及び第２の電極層１１６の上に形成された保護層１１７は、ＳｉＯ２、Ａｌ２Ｏ３、ＺｒＯ２等から構成され得る。
【０１０２】
これら保護層は、レーザーアブレーション法、ＣＶＤ法、スパッタ法等の方法で低温で形成することができる。
【０１０３】
以上のように、バッファー層１１３、第１の電極層１１４、強誘電体薄膜１１５を低温で配向を制御して形成することにより、下部のＭＯＳトランジスタを含む周辺回路に悪影響を与えることなく、Ｂｉ４Ｔｉ３Ｏ１２（１１８）配向膜で単結晶基板上と同程度のＰｒ＝２０μＣ／ｃｍ２が得られ、ファティーグ特性にも優れた強誘電体メモリを形成することができた。
【０１０４】
なお、ここで示した成膜条件、成膜速度は一例に過ぎず、これに限るものではない。
【０１０５】
（実施例３）
図７は本実施例３の圧電素子を模式的に示す断面図である。ここでは基板２０１’として、Ｓｉ（１１０）単結晶基板を用いる。アモルファス層２０２は、ＳｉＯ２から構成される。ＳｉＯ２はＳｉ基板を選択エッチングするときのエッチングストッパーの役割を果たす。ここでは熱酸化によりＳｉＯ２を形成したが、ＣＶＤ法、レーザーアブレーション法等の方法を用いても良い。
【０１０６】
バッファー層２０３として、ここではまずＹＳＺをレーザーアブレーション法を用いて形成する。Ａｒイオンビームを基板の法線に対して４５〜５５度の角度で基板に照射しながら成膜することにより、（１００）配向のＹＳＺエピタキシャル膜が得られる。この時の基板温度は２５℃、酸素分圧１×１０−６Ｔｏｒｒである。さらにこの上にレーザーアブレーションを用いてＣｅＯ２を形成すると（１００）配向のＣｅＯ２エピタキシャル膜が得られ、さらにこの上に連続してＹＢａ２Ｃｕ３Ｏｙを形成すると（００１）配向のＹＢａ２Ｃｕ３Ｏｙエピタキシャル薄膜が得られる。この時、ＣｅＯ２とＹＢａ２Ｃｕ３Ｏｙの成膜条件はどちらも基板温度６００℃、酸素分圧１×１０−２Ｔｏｒｒとした。
【０１０７】
次に同様にレーザーアブレーション法を用いて前記バッファー層２０３上に下部電極４２０のＳｒＲｕＯ３薄膜を形成した。基板温度６００℃、酸素分圧１×１０−２Ｔｏｒｒで成膜することにより、擬立方晶で（１００）配向のＳｒＲｕＯ３薄エピタキシャル膜が得られた。
【０１０８】
続いて同様にレーザーアブレーション法を用い下部電極膜４２０のＳｒＲｕＯ３上に強誘電体薄膜４３０としてＰＺＴを形成した。ＰＺＴのＺｒとＴｉの組成比はＺｒ／Ｔｉ＝５８／４２とした。この時、基板温度４００℃、酸素分圧１×１０−２Ｔｏｒｒとした。また成膜速度は成膜初期過程で０．０１ｎｍ／秒とし、その後０．０５ｎｍ／秒とした。成膜速度の切り替えはレーザーの発振周波数の変化により行なった。なお、成膜速度の切り替えはレーザーエネルギーの変化でも行なうことができる。形成されたＰＺＴ薄膜はロンボヘドラル構造の（１００）配向エピタキシャル薄膜であった。ロンボヘドラル構造ＰＺＴの分極軸方向は（１１１）であり、このような方位関係はいわゆるエンジニアードドメイン構造になる。４００℃という低温で結晶性の良い膜が得られるのは、実施例１に示した理由と同じである。圧電応用の場合、１μｍくらいの膜厚が必要になり、その結果成膜時間が長くなるので、本方法は有効である。
【０１０９】
上記作製方法で作製されたＰＺＴ薄膜の上に上部電極膜４１０としてＰｔを形成した後、上部電極層４１０のＰｔと強誘電体薄膜４３０のＰＺＴをフォトリソグラフィーでパターニングし、最後にＳｉ基板を裏側から選択エッチングして図７に示すような圧電素子４００を得た。得られた圧電素子を評価したところ、圧電定数ｄ３１＝２２０ｐＣ／Ｎを得た。比較として上記材料と構造で、ＰＺＴの成膜温度だけを６００℃として作製した圧電素子の特性は、圧電定数ｄ３１＝１８０ｐＣ／Ｎであった。すなわち、低温で作製したほうが特性がよかった。またリーク特性も低温で作製したほうがよかった。ＳＩＭＳで分析した結果は、実施例１で示した結果と同様であった。すなわち、本方法で作製したほうが相互拡散が抑えられ特性の良いものが得られる。
【０１１０】
なお、下部電極膜４２０として、ＣａＲｕＯ３、ＢａＲｕＯ３、Ｌａ１−ｘＳｒｘＣｏＯ３（０．３＜ｘ＜０．５）、Ｌａ１−ｘＳｒｘＭｎＯ３（０．２＜ｘ＜０．４）、ＬａＮｉＯ３を用いても、ＳｒＲｕＯ３を用いた場合と同様な強誘電体薄膜４３０の配向と特性が得られる。またこれらＳｒＲｕＯ３等の上にＰｔやＩｒを形成しても同様な効果が得られる。ＰｔやＩｒを形成したほうが電極膜の抵抗値が低くなり、より好ましい。
なお、ここで示した成膜条件、成膜速度は一例に過ぎず、これに限るものではない。
【０１１１】
圧電定数が大きくなることにより、インクジェット式ヘッドのインク室２１０を小型化・高密度化できる。小型化・高密度化できれば、固有振動数を上げられるので、高速で塗出できる。また同じヘッド形状で同じインク塗出量なら、低消費電力化できる。このようなインクジェット式ヘッドを用いれば、高速、高精細または低消費電力のインクジェットプリンタを作製できる。
【０１１２】
【発明の効果】
以上に述べたように本発明によれば、薄膜作製時において成膜初期過程で成膜速度を遅くし強誘電体薄膜の結晶層を形成し、その後任意の膜厚になったところで成膜速度を速くして前記結晶層上に同じ結晶層を形成することによって、単結晶基板あるいはアモルファス上に５００℃以下の低温でも結晶性のよい強誘電体薄膜が得られ、下部電極との相互拡散も抑えられることから、高性能な強誘電体メモリ、圧電素子を提供することができる。また、前記方法によれば、バッファー層や電極層も低温形成できるため、半導体素子上への集積も可能となる。さらに前記圧電素子を用いれば、高性能なインクジェット式ヘッドの作製が可能となり、本インクジェット式ヘッドを用いれば、高性能なインクジェットプリンタを提供できる。
【図面の簡単な説明】
【図１】本発明の実施例１における強誘電体メモリの基本構造の断面を示す図である。
【図２】本発明の実施例２における強誘電体メモリ装置の一例を模式的に示す平面図である。
【図３】図２のＡ−Ａに沿った一部分を模式的に示す断面図である。
【図４】本発明の実施例１におけるＰＺＴ強誘電体薄膜のＲＨＥＥＤパターンを示す図である。
【図５】本発明の実施例３におけるインクジェットプリンタの構成を示す図である。
【図６】本発明の実施例３における圧電素子をインクジェット式ヘッドに適用した場合の構成を示す分解斜視図である。
【図７】本発明の実施例３における圧電素子の構成を模式的に示す断面図である。
【図８】本発明の強誘電体薄膜の成膜過程を模式的に示す概念図である。
【符号の説明】
１・・・基板
２、１１３、２０３・・・バッファー層
３・・・下部電極膜
４、１１５・・・強誘電体薄膜
５・・・上部電極膜
６・・・テンプレート
７・・・成膜速度を速くして形成した強誘電体薄膜
１００・・・メモリセルアレイ
１０１・・・ノズル板
１１０・・・ノズル孔
１１２、２０２・・・アモルファス層
１１４・・・第１の電極層
１１６・・・第２の電極層
１１７・・・保護層
２０１・・・インク室基板
２０１’・・・母材
２１０・・・インク室
２２０・・・側壁
２３０・・・リザーバ室
２４０・・・供給口
３００・・・振動板
３０１・・・インクジェットプリンタ
３０２・・・装置本体
３０３・・・ヘッドユニット
３０４・・・印刷装置
３０５・・・給紙装置
３０６・・・制御部
３０７・・・操作パネル
３１０・・・連通孔
３２１・・・トレイ
３２２・・・排紙口
３３１・・・インクカートリッジ
３３２・・・キャリッジ
３４１・・・キャリッジモータ
３４２・・・往復動機構
３５１・・・給紙モータ
３５２・・・給紙ローラ
４００・・・圧電素子
４１０・・・上部電極膜
４２０・・・下部電極膜
４３０・・・強誘電体薄膜
５００・・・基体
２０００・・・強誘電体メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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