(57)【要約】【課題】半導体層の下に部分的な絶縁層を有する基板の製造方法を提供する。【解決手段】分離層を有し、該分離層の上に第１半導体層１３を有し、第１半導体層１３の上に部分的な絶縁層１４ａを有し、部分的な絶縁層１４ａの間の領域に露出した第１半導体層１３及び部分的な絶縁層１４ａの上に第２半導体層１５ｂ、１６ｂを有する第１基板を作製する工程と、該第１基板上の第２半導体層１５ｂ、１６ｂに第２基板２０を結合させて結合基板を作製する工程と、該結合基板を該分離層の部分で分割する工程とを実施して、部分ＳＯＩ基板４０を得る。【選択図】図１Ｋ
2004103602.tif 000002
【特許請求の範囲】
【請求項１】
基板の製造方法であって、
分離層を有し、前記分離層の上に第１半導体層を有し、前記第１半導体層の上に部分的な絶縁層を有し、前記部分的な絶縁層の間の領域に露出した前記第１半導体層及び前記部分的な絶縁層のうち少なくとも前記第１半導体層の上に第２半導体層を有する第１基板を作製する工程と、
前記第１基板上の前記第２半導体層に第２基板を結合させて結合基板を作製する工程と、
前記結合基板を前記分離層の部分で分割する工程と、
を含むことを特徴とする基板の製造方法。
【請求項２】
前記第１基板上の前記第２半導体層に前記第２基板を結合させる前に、前記第１基板の前記第２半導体層を平坦化する工程を更に含むことを特徴とする請求項１に記載の基板の製造方法。
【請求項３】
前記第２半導体層を成長させる際に、前記絶縁層の間の領域に露出した前記第１半導体層の上に、前記第２半導体層の一部として、前記第１半導体層と同材料で構成される単結晶半導体層を成長させることを特徴とする請求項１又は請求項２に記載の基板の製造方法。
【請求項４】
前記第２半導体層を成長させる際に、前記絶縁層の間の領域に露出した前記第１半導体層の上には、前記第２半導体層の一部として、前記第１半導体層と同材料で構成される単結晶半導体層を成長させ、前記部分的な絶縁層の上には、前記第２半導体層の他の一部として、前記第１半導体層と同材料で構成される多結晶半導体層を成長させることを特徴とする請求項１又は請求項２に記載の基板の製造方法。
【請求項５】
前記第１基板の作製工程は、半導体基板に陽極化成により前記分離層としての多孔質層を形成し、次いで、前記多孔質層の上に前記第１半導体層及び前記部分的な絶縁層を順に形成する工程を含むことを特徴とする請求項１乃至請求項４のいずれか１項に記載の基板の製造方法。
【請求項６】
前記第１基板の作製工程は、半導体基板にイオンを打ち込むことにより前記分離層を形成する工程を含むことを特徴とする請求項１乃至請求項４のいずれか１項に記載の基板の製造方法。
【請求項７】
前記第２基板は、少なくとも前記第１基板に結合させるべき面が絶縁体で構成されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の基板の製造方法。
【請求項８】
基板の製造方法であって、
第１半導体層を有し、前記第１半導体層の上に部分的な絶縁層を有し、前記部分的な絶縁層の間の領域に露出した前記第１半導体層及び前記部分的な絶縁層のうち少なくとも前記第１半導体層の上に第２半導体層を有する第１基板を作製する工程と、
前記第１基板上の前記第２半導体層に第２基板を結合させて結合基板を作製する工程と、
前記結合基板の一部を構成する前記第１基板をその裏面側から研削して前記結合基板を薄化する工程と、
を含むことを特徴とする基板の製造方法。
【請求項９】
請求項１乃至請求項７のいずれか１項に記載の製造方法により製造され得る基板。
【請求項１０】
請求項８に記載の製造方法により製造され得る基板。
【請求項１１】
内部の全体領域に配置された第１絶縁層と、
前記第１絶縁層の上に前記第１絶縁層と隣接して又は前記第１絶縁層と離隔して配置された部分的な第２絶縁層と、
表面に配置された半導体層と、
を備えることを特徴とする基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板及びその製造方法に係り、特に、内部に部分的な絶縁層を有する基板及びその製造方法に関する。
【０００２】
【従来の技術】
近年、絶縁層上に半導体層を有する基板が注目されている。このような基板は、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板又はＳｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板と呼ばれる。後者は、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板のうち半導体体層がシリコンで構成される基板である。Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板及びＳｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ基板は、共にＳＯＩ基板と呼ばれる。
【０００３】
ＳＯＩ基板の１つとして、半導体層或いはシリコン層の下の全体領域ではなく、部分的な領域にのみ絶縁層を有する基板が提案されている。これに関連する技術が特許第２７９４７０２号公報（半導体装置の製造方法）に開示されている。特許第２７９４７０２号公報に開示された製造方法では、第１基板としてのＮ−シリコン基板上にＮ＋層を形成し、そのＮ＋層上に熱酸化膜（ＳｉＯ２）を形成し、その後、熱酸化膜の不要部分を除去する。これにより、Ｎ＋層上に部分的に熱酸化膜が残る。その後、露出しているＮ＋層上にエピタキシャル層を成長させる。このとき、部分的な熱酸化膜上にはポリシリコン層が形成される。次いで、第１基板の主表面を研磨してエピタキシャル層及びポリシリコン層を同じ高さにし、その後、この第１基板の主表面側を第２基板に接合して最終基板を得る。このような最終基板は、第１基板で構成される部分の下に部分的に埋め込み絶縁層（熱酸化膜）を有する基板となり、この第１基板で構成される部分に半導体デバイスが形成される。
【０００４】
【特許文献１】
特許第２７９４７０２号公報
【発明が解決しようとする課題】
特許第２７９４７０２号公報に開示された製造方法では、製造される最終基板において、デバイスを形成すべき部分が第１基板そのものであるので、その厚さが非常に厚く、一般的なＳＯＩ基板の優位性を享受することが難しい。すなわち、特許第２７９４７０２号公報に開示された製造方法によって得られる基板では、低消費電力、高速動作といったＳＯＩ基板の優位性を十分に発揮することができない。
【０００５】
また、特許第２７９４７０２号公報に開示された製造方法で製造される基板では、埋め込み絶縁層を有しない領域に第１基板の厚さを越えるような深さを有するデバイス構造体（すなわち、埋め込み絶縁層を有する領域に形成するデバイス構造体よりも深さ方向の大きさが大きいデバイス構造体）を形成しようとすると、第１基板、エピタキシャル層及び第２基板に跨がってデバイス構造体が形成されることになる。このようにバルクシリコン（第１基板、第２基板）とエピタキシャル層とに跨がって形成されるデバイス構造体では、高い品質を得ることが難しいと考えられる。また、このような障害を回避するためには、既存のデバイス構造、デバイス製造プロセス、プロセスパラメータ等を大幅に変更することを余儀なくされかもしれない。
【０００６】
本発明は、上記の考察を基礎としてなされたものであり、例えば、半導体層の下に部分的な絶縁層を有する基板についてＳＯＩ基板としての優位性を保証することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１の側面に係る基板の製造方法は、分離層を有し、前記分離層の上に第１半導体層を有し、前記第１半導体層の上に部分的な絶縁層を有し、前記部分的な絶縁層の間の領域に露出した前記第１半導体層及び前記部分的な絶縁層のうち少なくとも前記第１半導体層の上に第２半導体層を有する第１基板を作製する工程と、前記第１基板上の前記第２半導体層に第２基板を結合させて結合基板を作製する工程と、前記結合基板を前記分離層の部分で分割する工程とを含むことを特徴とする。
【０００８】
本発明の好適な実施の形態によれば、前記方法は、前記第１基板上の前記第２半導体層に前記第２基板を結合させる前に、前記第１基板の前記第２半導体層を平坦化する工程を更に含むことが好ましい。
【０００９】
本発明の好適な実施の形態によれば、前記第２半導体層を成長させる際に、前記絶縁層の間の領域に露出した前記第１半導体層の上に、前記第２半導体層の一部として、前記第１半導体層と同材料で構成される単結晶半導体層を成長させることが好ましい。
【００１０】
本発明の好適な実施の形態によれば、前記第２半導体層を成長させる際に、前記絶縁層の間の領域に露出した前記第１半導体層の上には、前記第２半導体層の一部として、前記第１半導体層と同材料で構成される単結晶半導体層を成長させ、前記部分的な絶縁層の上には、前記第２半導体層の他の一部として、前記第１半導体層と同材料で構成される多結晶半導体層を成長させることが好ましい。
【００１１】
本発明の好適な実施の形態によれば、前記第１基板の作製工程は、半導体基板に陽極化成により前記分離層としての多孔質層を形成し、次いで、前記多孔質層の上に前記第１半導体層及び前記部分的な絶縁層を順に形成する工程を含むことが好ましい。
【００１２】
或いは、前記第１基板の作製工程は、半導体基板にイオンを打ち込むことにより前記分離層を形成する工程を含むことが好ましい。
【００１３】
本発明の好適な実施の形態によれば、前記第２基板は、少なくとも前記第１基板に結合させるべき面が絶縁体で構成されていることが好ましい。
【００１４】
本発明の第２の側面に係る基板の製造方法は、第１半導体層を有し、前記第１半導体層の上に部分的な絶縁層を有し、前記部分的な絶縁層の間の領域に露出した前記第１半導体層及び前記部分的な絶縁層のうち少なくとも前記第１半導体層の上に第２半導体層を有する第１基板を作製する工程と、前記第１基板上の前記第２半導体層に第２基板を結合させて結合基板を作製する工程と、前記結合基板の一部を構成する前記第１基板をその裏面側から研削して前記結合基板を薄化する工程とを含むことを特徴とする。
【００１５】
本発明の第３の側面に係る基板は、内部の全体領域に配置された第１絶縁層と、前記第１絶縁層の上に前記第１絶縁層と隣接して又は前記第１絶縁層と離隔して配置された部分的な第２絶縁層と、表面に配置された半導体層とを備えることを特徴とする。
【００１６】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１７】
図１Ａ〜図１Ｋは、本発明の好適な実施の形態に係る基板の製造方法を説明するための図である。図１Ａに示す工程では、単結晶シリコン基板（シード基板）１１を準備し、次いで、図１Ｂに示す工程では、単結晶シリコン基板１１の表面に分離層１２を形成する。この分離層１２としては、例えば、単結晶シリコン基板１１の表面を陽極化成することにより形成することができる多孔質層が好適である。陽極化成は、例えば、フッ化水素酸を含む電解液中に陽極及び陰極を配置し、それらの電極の間に単結晶シリコン基板１１を配置し、それらの電極間に電流を流すことにより実施することができる。多孔質層は、互いに多孔度が異なる２以上の層で構成されてもよい。
【００１８】
図１Ｃに示す工程では、分離層１２上にエピタキシャル成長法により単結晶シリコン層（第１半導体層）１３を形成する。ここで、エピタキシャル成長法によれば、良質の単結晶シリコン層１３を形成することができる。
【００１９】
ここで、図１Ｂ及び図１Ｃに示す方法に代えて、例えば、図１Ａに示す状態の単結晶シリコン基板１１に対してその表面から所定深さの部分に水素イオン等のイオンを打ち込み、これにより分離層１２としてイオン注入層を形成する方法を採用してもよい。この場合、分離層１２から見て表面側に存在する部分は、単結晶シリコン層１３として機能する。
【００２０】
また、ここでは、分離層１２上に単結晶シリコン層を形成する例を中心として説明するが、分離層１２上には他の材料からなる半導体層を形成することもできる。
【００２１】
図１Ｄに示す工程では、単結晶シリコン層１３上に絶縁層としてのＳｉＯ２層１４を形成する。ＳｉＯ２層１４は、例えば熱酸化法により形成することができ、熱酸化法によれば、良質のＳｉＯ２層を形成することができる。
【００２２】
図１Ｅに示す工程では、ＳｉＯ２層１４をパターニングして部分的なＳｉＯ２層１４ａを形成する。ここで、部分的なＳｉＯ２層とは、少なくとも一部の領域において単結晶シリコン層（半導体層）１３が露出するように形成されたＳｉＯ２層をいう。ＳｉＯ２層１４は、例えば、ＳｉＯ２層１４上にマスク材を形成した後にリソグラフィー工程（レジスト塗布、露光、現像、エッチング）により該マスク材をパターニングして開口部を形成し、該開口部の底に露出しているＳｉＯ２層１４をＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法等によりエッチングすることによりパターニングすることができる。
【００２３】
なお、図１Ｄ及び図１Ｅに示す工程に代えて、例えば、部分的なＳｉＯ２層１４ａを形成すべき領域以外をマスクパターンで覆い、露出部分にのみＳｉＯ２層１４ａを形成する工程を採用してもよい。
【００２４】
図１Ｆに示す工程では、部分的なＳｉＯ２層１４ａの間の領域に露出している単結晶シリコン層１３上にエピタキシャル成長法により単結晶シリコン層（第２半導体層）１５を成長させる。このとき、部分的な絶縁層１４ａの上には多結晶シリコン層１６が形成されうる。ただし、部分的な絶縁層１４ａの上に多結晶シリコン層１６が形成されない条件で単結晶シリコン層１３上に単結晶シリコン層１５を成長させてもよい。
【００２５】
典型的には、単結晶シリコン層１５と多結晶シリコン層１６とは成長速度が異なるので、図１Ｆに誇張して描いたように、単結晶シリコン層１５と多結晶シリコン層１６との間には段差が生じ得る。また、単結晶シリコン層１５、多結晶シリコン層１６の各表面には、それぞれ凹凸１５ａ、１６ａが形成され得る。
【００２６】
なお、図１Ｃに示す工程において単結晶シリコン層１３に代えて他の材料からなる半導体層を形成する場合には、図１Ｆに示す工程では、該半導体層上に該半導体層と同一材料からなる半導体層を形成することが好ましい。
【００２７】
図１Ｇに示す工程では、図１Ｆに示す基板の表面を研磨或いは研削等により平坦化する。このようにして、分離層１２としての多孔質層又はイオン注入層の上に単結晶シリコン層（第１半導体層）１３を有し、その上に部分的なＳｉＯ２層（絶縁層）１４ａを有し、更に単結晶シリコン層１３及び絶縁層１４ａの上にそれぞれ単結晶シリコン層（第２半導体層）１５ｂ及び多結晶シリコン層（第２半導体層）１６ｂを有する第１基板１０が形成される。なお、ここでは、図１Ｇに示す構造を有する基板を便宜上第１基板と呼んでいるが、図１Ａ〜図１Ｆに示す構造を有する基板を第１基板と呼んでもよい。
【００２８】
図１Ｈに示す工程では、図１Ｇに示す第１基板１０の表面（単結晶シリコン層１５ｂ及び多結晶シリコン層１６ｂが露出している面）に第２基板（ハンドル基板）２０を結合させて、結合基板（はり合わせ基板）３０を形成する。なお、結合に先立って、第１基板１０の表面に熱酸化法等によりＳｉＯ２層（絶縁層）を形成してもよい。第２基板２０としては、典型的には、単結晶シリコン基板又はその表面にＳｉＯ２層等の絶縁層を形成した基板を採用することができる。しかしながら、第２基板２０は、それ以外の基板、例えば、絶縁性基板（例えば、ガラス基板等）であってもよい。
【００２９】
図１Ｉに示す工程では、結合基板３０を分離層１２の部分で切断することにより２枚の基板に分割する。この分割は、例えば、流体を使って行うことができる。流体を使う方法としては、例えば、流体（液体又は気体）の噴流を形成してこれを分離層１２に打ち込む方法や、流体の静圧を利用する方法等が好適である。前者の方法において、流体として水を利用する方法は、ウォータージェット法と呼ばれる。更に、上記の分割は、例えば、結合基板３０に熱処理を施すことによっても実施することができる。このような熱処理による分割は、分離層１２としてイオン注入層を形成した場合に特に有効である。更に、上記の分割は、例えば、固体の楔等の部材を分離層１２に挿入することによっても実施することができる。
【００３０】
ここで、上記のような分割方法の他、結合基板１１をその裏面（露出面）から研削、研磨し、絶縁層１４ａ上に所定厚の単結晶シリコン層を残す研削・研磨方法を採用してもよい。なお、この場合、必ずしも分離層１２を予め形成する必要はない。
【００３１】
図１Ｊに示す工程では、第２基板２０の単結晶シリコン層１３上に残っている分離層１２ｂをエッチング液等を使って除去する。このとき、単結晶シリコン層１３をエッチングストップ層として利用すればよい。その後、必要に応じて、水素アニール工程、研磨工程等の平坦化工程を実施して基板表面を平坦化してもよい。
【００３２】
以上の方法により、図１Ｋに示すような半導体基板（部分ＳＯＩ基板）４０が得られる。図１Ｋに示す半導体基板４０は、表面に薄い単結晶シリコン層（第１半導体層）１３を有し、その下に部分的なＳｉＯ２層（絶縁層）１４ａ及び単結晶シリコン層（第２半導体層）１５ｂを有する。ここで、薄い単結晶シリコン層とは、一般的な半導体基板に比べて薄いことを意図した表現であり、単結晶シリコン層（第１半導体層）１３の厚さは、ＳＯＩ基板としての優位性を発揮する上で、例えば、１０μｍ以下が好ましく、５ｎｍ〜２μｍの範囲が更に好ましい。
【００３３】
半導体基板４０のうち部分的なＳｉＯ２層（絶縁層）１４ａを埋め込み絶縁層として有する領域（ＳＯＩ領域）４１は、全領域に埋め込み絶縁膜を有するＳＯＩ基板と同様の特性を有する。また、半導体基板４０のうち部分的な絶縁層１４ａを有しない領域（非ＳＯＩ領域）４２、すなわち、単結晶シリコン層１３の下に単結晶シリコン層１５ｂを有する領域は、エピタキシャルシリコン層を表面に有するシリコン基板とほぼ同様の特性を有する。ここで、単結晶シリコン層１５ｂは、エピタキシャル成長法により形成された単結晶シリコン層１３を下地としてエピタキシャル成長法により形成される層であるため、単結晶シリコン層１３と単結晶シリコン層１５ｂとの界面には殆ど欠陥が生じない。したがって、この半導体基板４０を使用する場合、ＳＯＩ領域に形成するデバイスよりも深い構造を有するデバイス（例えば、トレンチキャパシタ）を非ＳＯＩ領域に形成する場合においても、高品位のデバイスを形成することができる。
【００３４】
この実施の形態によって製造され得る半導体基板４０は、例えば、ＳＯＩ領域４１には論理回路を形成し、非ＳＯＩ領域４２にはトレンチ型キャパシタを有するＤＲＡＭを形成するアプリケーションに有用である。或いは、この半導体基板４０は、ＳＯＩ領域４１にはＤＲＡＭのメモリセルトランジスタや論理回路を形成し、非ＳＯＩ領域４２にはＤＲＡＭのメモリセルキャパシタを形成するアプリケーションに有用である。ＤＲＡＭを形成するために使用される半導体基板４０におけるＳＯＩ領域及び非ＳＯＩ領域の単結晶シリコン層の厚さの一例を挙げると、ＳＯＩ領域では約１００ｎｍ、非ＳＯＩ領域では数ミクロン〜１０ミクロン程度である。
【００３５】
図１Ｈに示す工程に先立って第１基板１０の表面に絶縁層１７を形成した場合、又は、第２基板２０として表面に絶縁層１７を有する第２基板２０を採用した場合は、最終的に図２に示すような半導体基板５０が得られる。図２に示す半導体基板５０は、単結晶シリコン層（第１半導体層）１３の下に部分的な絶縁層１４ａを有し、その下に隣接して又は離隔して全面の絶縁層１７を有する基板となる。なお、図１Ｆ又は図１Ｇに示す工程において、部分的な絶縁層１４ａが表面に露出するように製造条件を決定した場合には、部分的な絶縁層１４ａの下に隣接する全面の絶縁層１７が配置される。部分的な絶縁層１４ａを有しない領域は、部分的な絶縁層１４ｂを有する領域に対して厚いＳＯＩ層（以下、このような領域を厚ＳＯＩ領域と呼ぶ）を有する。このような構造によれば、部分的な絶縁層１４ａを有しない領域に形成されるデバイスについても、バルクシリコンから誘電分離することができる。
【００３６】
［実施例］
以下、本発明の好適な実施例を挙げる。
【００３７】
（実施例１）
まず、比抵抗０．０１〜０．０２Ω・ｃｍのＰ型又はＮ型の第１の単結晶Ｓｉ基板１１を準備した（図１Ａに示す工程に相当）。
【００３８】
次いで、第１の単結晶Ｓｉ基板１１を陽極化成溶液中において陽極化成して、分離層１２としての多孔質Ｓｉ層を形成した。陽極化成条件は、以下の通りであった。
【００３９】
電流密度：７（ｍＡ・ｃｍ−２）
陽極化成溶液：ＨＦ：Ｈ２Ｏ：Ｃ２Ｈ５ＯＨ＝１：１：１
時間：１１（分）
多孔質Ｓｉの厚み：１２（μｍ）
ここで、電流密度や、陽極化成溶液の濃度は、形成すべき分離層（多孔質Ｓｉ層）１２の厚さや構造等に応じて適宜変更し得る。電流密度は、０〜７００ｍＡ／ｃｍ２の範囲が好ましく、陽極化成溶液の濃度は、１：１０：１０〜１：０：０の範囲が好ましい。
【００４０】
多孔質Ｓｉ層は、その上に高品質のエピタキシャルＳｉ層を形成するため、及び、分離層として機能させるために有用である。なお、第１基板と第２基板とを結合させて結合基板を作製した後に、結合基板を研削して第１基板の部分を除去する場合には、多孔質Ｓｉ層を分離層として使用する必要はない。
【００４１】
陽極化成溶液は、ＨＦ含有液であればよく、エタノールを含まなくてもよい。しかしながら、エタノールは、基板表面から発生する気泡を除去するために有効であるので、陽極化成溶液に添加することが好ましい。このような気泡の除去機能を有する薬品としては、エタノールの他、例えば、メチルアルコール、イソプロピルアルコール等の他のアルコール類や、界面活性剤を挙げることができる。また、これらの薬品を添加する代わりに、超音波等の振動で気泡を基板表面から脱離させることも有効である。
【００４２】
多孔質Ｓｉ層の厚さは、上記の例に限られず、例えば、数百μｍ〜０．１μｍ程度の範囲で良好な結果を得ることができる。
【００４３】
次いで、陽極化成後の基板を酸素雰囲気中４００℃で１時間にわたって酸化させた。この酸化工程により多孔質Ｓｉ層の孔の内壁は熱酸化膜で覆われた。
【００４４】
次いで、多孔質Ｓｉ層上にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により０．３μｍ厚の単結晶Ｓｉ層１３をエピタキシャル成長させた（図１Ｃに示す工程に相当）。成長条件は、以下の通りであった。
【００４５】
ソースガス：ＳｉＨ２Ｃｌ２／Ｈ２
ガス流量：０．５／１８０　ｌ／ｍｉｎ
ガス圧力：８０Ｔｏｒｒ
温度：９５０℃
成長速度：０．３μｍ／ｍｉｎ
なお、この成長条件は、要求される単結晶Ｓｉ層１３の仕様に応じて適宜変更可能である。
【００４６】
ここで、エピタキシャル成長工程に先立って、エピタキシャル装置内において水素雰囲気中で基板をベークして、及び／又は、エピタキシャル装置内の基板に極少量のＳｉソースを供給して、多孔質Ｓｉ層の表面の孔を埋めて基板を平滑化してもよい。このような付加的な工程を実施することにより、多孔質Ｓｉ層上に、欠陥密度が非常に少ない（１０４ｃｍ−２以下）エピタキシャル層を形成することができた。
【００４７】
次いで、エピタキシャルＳｉ層１３の表面に熱酸化法により２００ｎｍ厚のＳｉＯ２層１４を形成した（図１Ｄに示す工程に相当）。
【００４８】
次いで、酸化膜上にマスク材（ＳｉＮ等が好適）を堆積して、その上に更にレジストを塗布し、非ＳＯＩ領域（あるいは厚ＳＯＩ領域）とする領域に開口が形成されるように、これらを順にパターニングした。なお、ここでは、第１基板と第２基板とを結合させる結合法（例えば、ＥＬＴＲＡＮ法（ＥＴＲＡＮは、登録商標））を用いるので、パターニングは、正常なパターンの鏡像が形成されるように行う必要が有る。
【００４９】
ここで、ＳｉＯ２層１４上にマスク材を堆積しない場合には、ＳｉＯ２層１４上にレジストを塗布しこれをパターニングしてレジストパターンを形成し、その後、レジストパターンの開口部を通してＳｉＯ２層１４をエッチングして、エピタキシャルＳｉ層１３を露出させる。
【００５０】
一方、ＳｉＯ２層１４上にマスク材を堆積する場合には、その上にレジストを塗布しこれをパターニングしてレジストパターンを形成し、その後、レジストパターンの開口部を通してマスク材をエッチングして、マスク材をパターニングする。次いで、マスク材の開口部を通して、エピタキシャルＳｉ層１３が露出するまでＳｉＯ２層１４をエッチングして、ＳｉＯ２層をパターニングする。その際、必要に応じて、マスク材のパターニングの後、ＳｉＯ２層１４のパターニングの前にレジストを剥離してもよい。
【００５１】
レジスト及びマスク材を除去すると、部分的にエピタキシャルＳｉ層１３が表出した基板が得られた。
【００５２】
次いで、再度エピタキシャル成長工程を実施することにより、第１のエピタキシャルＳｉ層１３上に第２のエピタキシャルＳｉ層１５が形成され、これと同時にＳｉＯ２層１４ａ上に多結晶Ｓｉ層１６が形成された（図１Ｆに示す工程に相当）。ここで、第２のエピタキシャルＳｉ層１５の厚さは、最終的な半導体基板に要求される仕様に応じて適宜決定することができ、例えば、１０ミクロンとすることができる。
【００５３】
次いで、基板の表面を研磨して平滑化した（図１Ｇに示す工程に相当）。この研磨工程として、ＣＭＰ工程を実施してもよい。ここで、研磨工程における研磨ダメージを除去するために洗浄工程及び／又はエッチング工程を更に実施してもよい。
【００５４】
次いで、第１基板１０の表面と別に用意した第２のＳｉ基板２０の表面とを重ね合わせ、接触させた後、窒素雰囲気あるいは酸化雰囲気中において温度１１００℃で１時間の熱処理をし、第１基板１０と第２基板２０との結合強度を向上させた（図１Ｈに示す工程に相当）。これにより、結合基板３０が得られた。
【００５５】
第１基板１０の表面及び第２基板２０の表面の少なくとも一方の上に酸化膜を形成した場合には、第２のエピタキシャルＳｉ層１５ｂを成長させた領域は、非ＳＯＩ領域ではなく厚ＳＯＩ領域となる（図２参照）。厚ＳＯＩ領域のシリコン膜厚は、最終的な半導体基板に要求される仕様に応じて適宜決定することができ、例えば、１０ミクロンとすることができる。
【００５６】
上記のような酸化膜を形成しない場合には、部分的なＳｉＯ２層が存在しない領域は、ＳＯＩ構造にはならず、エピタキシャルウエハと同じ構造になる（図１Ｋ参照）。
【００５７】
次いで、結合基板３０の周辺部の隙間（２枚の基板１０、２０のベベリングで構成された隙間）に向けて、結合基板３０の結合界面に平行な方向に、ウォータージェット装置の０．１ｍｍのノズルから５０ＭＰａの圧力で高圧の純水を噴射して、結合基板３０を分離層１２の部分で切断し、結合基板３０を２枚の基板に分割した（図１Ｉに示す工程に相当）。ここで、純水の圧力は、例えば、数Ｍ〜１００ＭＰａであることが好ましい。
【００５８】
この分割工程では、（１）ノズルから噴射される純水で構成される噴流（ジェット）がベベリングで構成された隙間に沿って移動するようにノズルを走査してもよいし、
（２）結合基板をウエハホルダで挟んで保持しながら自転させ、結合基板の全外周にわたってベベリングで構成された隙間に純水が注入されるようにしてもよいし、
（３）上記の（１）及び（２）を併用していもよい。
【００５９】
その結果、元々第１基板１０に形成されていた多結晶シリコン層１６ｂ、部分的なＳｉＯ２層１４ａ、エピタキシャルＳｉ層１５ｂ、１３、及び多孔質Ｓｉ層１２の一部１２ｂが、第２基板２０側に移設された。第１基板１１の表面には多孔質Ｓｉ層１２ａのみが残った。
【００６０】
結合基板をウォータージェット法で分割（分離）する代わりに、気体ジェットを利用してもよいし、結合基板の分離層に固体楔を挿入してもよいし、結合基板に引っ張り力やせん断力等の機械的な力を印加してもよいし、結合基板に超音波を印加してもよいし、他の方法を採用してもよい。
【００６１】
更には、結合基板を分割せずに、結合基板を構成する２枚の基板のうち第１基体１０の裏面側から多孔質Ｓｉ層までを研削、研磨、エッチング等で除去し、多孔質Ｓｉの全面を表出させてもよい。
【００６２】
この際、
（１）結合基板の第１基板の露出面から多孔質Ｓｉ層まで連続的に研削してもよいし、
（２）結合基板の第１基板の露出面から多孔質Ｓｉ層の直前まで研削して、残りのバルクＳｉについては、ＲＩＥ等のドライエッチング又はウェットエッチングで除去してもよいし、
（３）結合基板の第１基板の露出面から多孔質Ｓｉ層の直前まで研削して、残りのバルクＳｉについては、研磨で除去してもよい。
【００６３】
次いで、第２基板２０上の最表面に移設された多孔質Ｓｉ層１２ｂを少なくとも４９％弗化水素酸と３０％過酸化水素水と水とが混合されたエッチング液で選択エッチングした（図１Ｊに示す工程に相当）。単結晶Ｓｉ層１３はエッチングされずに残り、単結晶Ｓｉ層１３をエッチ・ストップの材料として多孔質Ｓｉ層１２ｂが選択エッチングされて完全に除去された。選択エッチングでは、循環装置を併せ持った装置で超音波をＯＮ／ＯＦＦさせるとともにウエハを回転させながらエッチングすると、エッチングの不均一な分布を面内及び基板間で抑制することができる。また、エッチング液にアルコールや界面活性剤を混ぜることにより、反応気泡が表面に付着することに起因するエッチングむらを抑制することができる。
【００６４】
非多孔質Ｓｉ単結晶の該エッチング液に対するエッチング速度は、極めて低く、多孔質層のエッチング速度との選択比は十の五乗以上にも達し、非多孔質層におけるエッチング量（数十オングストローム程度）は実用上無視することができる膜厚減少である。
【００６５】
以上の工程により、部分的な絶縁層１４ａ及びそれらの間の単結晶Ｓｉ層１５の上に０．２μｍの厚みを持った単結晶Ｓｉ層１３を有する半導体基板が得られた。ここで、多孔質Ｓｉの選択エッチングによっても単結晶Ｓｉ層１３には何ら変化はなかった。形成された単結晶Ｓｉ層１３の膜厚を面内全面について１００点を測定したところ、膜厚の均一性は２０１ｎｍ±４ｎｍであった。
【００６６】
透過電子顕微鏡による断面観察の結果、単結晶Ｓｉ層１３には新たな結晶欠陥は導入されておらず、良好な結晶性が維持されていることが確認された。
【００６７】
さらに、水素中で１１００℃で熱処理（水素アニール）を１時間行い、表面粗さを原子間力顕微鏡で評価したところ、５０μｍ角の領域での平均２乗粗さはおよそ０．２ｎｍであり、通常市販されているＳｉウエハと同等であった。
【００６８】
水素アニールの代わりに、ＣＭＰ等の研磨によっても表面平坦化を行ってもよい。
【００６９】
結合工程（はり合わせ工程）の前処理として、結合させる第１、第２基板のそれぞれの面の少なくとも一方にプラズマ処理をおこなうと、低温のアニールでも結合強度を高めることができる。更に、プラズマ処理の後に処理された基板を水洗することが好ましい。
【００７０】
なお、分割工程では、複数の結合基板（はり合わせ基板）をその面方向に並べて配置し、ウォータージェット装置のノズルを該面方向に沿って走査することにより、複数の結合基板を連続的に分割させることも可能である。
【００７１】
更に、複数の結合基板をその面に垂直方向に並べてセットし、ウォータージェットのノズルにＸ−Ｙスキャンを持たせて、複数の結合に向けて順にウォータージェットを噴射し、複数の結合基板を自動で連続的に分割することも可能である。
【００７２】
第１半導体層１３、第２半導体層１５ｂとしては、単結晶Ｓｉ層に代えて、例えば、ＳｉＧｅ、ＧａＡｓ、ＳｉＣ、Ｃ等を形成してもよい。
【００７３】
第２基板としては、例えば、シリコン基板の他、石英、サファイア、セラミック、カーボン、ＳｉＣ等からなる基板を採用することもできる。
【００７４】
（実施例２）
この実施例は、実施例１の改良例であり、陽極化成条件を除いて実施例１と同様である。
【００７５】
この実施例では、準備した単結晶Ｓｉ基板１１に対して、ＨＦ含有溶液中において、次の陽極化成条件に従って陽極化成を行った。
（第１の陽極化成条件）
（第１段階）
電流密度：８（ｍＡ・ｃｍ−２）
陽極化成溶液：ＨＦ：Ｈ２Ｏ：Ｃ２Ｈ５ＯＨ＝１：１：１
時間：１１（分）
多孔質Ｓｉの厚み：１３（μｍ）
（第２段階）、
電流密度：２２（ｍＡ・ｃｍ−２）
陽極化成溶液：ＨＦ：Ｈ２Ｏ：Ｃ２Ｈ５ＯＨ＝１：１：１
時間：２（分）
多孔質Ｓｉの厚み：３（μｍ）
或いは、
（第２の陽極化成条件）
（第１段階）
電流密度：８（ｍＡ・ｃｍ−２）
陽極化成溶液：ＨＦ：Ｈ２Ｏ：Ｃ２Ｈ５ＯＨ＝１：１：１
時間：５（分）
多孔質Ｓｉの厚み：６（μｍ）
（第２段階）、
電流密度：３３（ｍＡ・ｃｍ−２）
陽極化成溶液：ＨＦ：Ｈ２Ｏ：Ｃ２Ｈ５ＯＨ＝１：１：１
時間：１．３（分）
多孔質Ｓｉの厚み：３（μｍ）
第１段階の陽極化成で形成される第１多孔質Ｓｉ層は、その上に高品質のエピタキシャルＳｉ層を形成させるために使用され、第２段階の陽極化成で第１多孔質Ｓｉ層の下に形成される第２多孔質Ｓｉは、分離層として使用される。なお、結合基板を研削して第１基板を除去する場合には、多孔質Ｓｉ層は、分離層としては用いられない。
【００７６】
分離面（分離すべき面）を第１多孔質Ｓｉ層と第２多孔質Ｓｉ層との界面付近に制限することは、分離面の平坦化に効果があった。
【００７７】
（実施例３）
実施例１及び実施例２に挙げた各方法で製造した図１Ｋに示す構造を有する半導体基板の非ＳＯＩ領域に、トレンチキャパシタを有するＤＲＡＭを形成し、ＳＯＩ領域に、論理回路を含む他のデバイスを形成した。実施例１及び実施例２に挙げた方法は、結合法であるので、製造される半導体基板の表面が平坦である。したがって、露光工程において、露光ショットの全域が投影光学系の深度内に収まり、局所的な焦点ずれ（基板表面の凹凸に起因する焦点ずれ）は起こらなかった。非ＳＯＩ領域には、十分な厚さの単結晶シリコン層が形成されているので、トレンチキャパシタを形成する上で何ら障害がなかった。
【００７８】
なお、上記の半導体基板は、ＤＲＡＭを混載した集積回路以外の集積回路の形成にも有効である。
【００７９】
（その他）
第１半導体層や第２半導体層を形成するためのエピタキシャル成長工程には、ＣＶＤ法、ＭＢＥ法、スパッタ法、液相成長法等の各種の成膜技術を適用することができる。
【００８０】
分割後に残留する分離層（多孔質層、イオン注入層等）の選択エッチング工程には、上記の４９％弗化水素酸と３０％過酸化水素水と水との混同液の他、他の種々のエッチング液（例えば、フッ化水素酸、硝酸、酢酸の混合液）を適用することができる。
【００８１】
【発明の効果】
本発明によれば、例えば、半導体層の下に部分的な絶縁層を有する基板についてＳＯＩ基板としての優位性を保証することができる。
【図面の簡単な説明】
【図１Ａ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図１Ｂ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図１Ｃ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図１Ｄ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図１Ｅ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図１Ｆ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図１Ｇ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図１Ｈ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図１Ｉ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図１Ｊ】本発明の好適な実施の形態に係る基板製造方法を説明するための図である。
【図１Ｋ】本発明の好適な実施の形態に係る基板の構造を示す図である。
【図２】本発明の好適な実施の形態に係る基板の他の構造を示す図である。
【符号の説明】
１０　第１基板
１１　単結晶シリコン基板
１２　分離層
１３　単結晶シリコン層（第１半導体層）
１４、１４ａ　ＳｉＯ２層（絶縁層）
１５、１５ｂ　単結晶シリコン層（第２半導体層）
１６、１６ｂ　多結晶シリコン層（第２半導体層）
１７　絶縁層
２０　第２基板
３０　結合基板
４０　部分ＳＯＩ基板
５０　ＳＯＩ基板
【図１Ａ】
2004103602.tif 000003
【図１Ｂ】
2004103602.tif 000004
【図１Ｃ】
2004103602.tif 000005
【図１Ｄ】
2004103602.tif 000006
【図１Ｅ】
2004103602.tif 000007
【図１Ｆ】
2004103602.tif 000008
【図１Ｇ】
2004103602.tif 000009
【図１Ｈ】
2004103602.tif 000010
【図１Ｉ】
2004103602.tif 000011
【図１Ｊ】
2004103602.tif 000012
【図１Ｋ】
2004103602.tif 000013
【図２】
2004103602.tif 000014