【誤訳訂正書】
【提出日】平成24年8月16日(2012.8.16)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【特許請求の範囲】
【請求項１】
半導体トランジスタ・デバイスを含む回路の性能をモデリングするための方法であって、前記半導体トランジスタ・デバイスはトランジスタ応力を与える１つ以上のライナ膜を有し、
前記方法が、
ａ）物理的なトランジスタ設計情報を前記半導体トランジスタ・デバイスに対応する実際の形状寸法に変換するステップであって、前記変換するステップａ）が、前記半導体トランジスタ・デバイスのレイアウトのフィーチャを抽出するステップを含み、前記レイアウトのフィーチャは、前記実際の形状寸法を発生させるために使用される、前記変換するステップと、
ｂ）前記実際の形状寸法を前記１つ以上のライナ膜が与えるトランジスタ・デバイス応力レベルに変換するステップと、
ｃ）コンパクト・モデル・パラメータを発生させるステップであって、前記コンパクト・モデル・パラメータが、前記応力レベルに従って調節されたモデル・パラメータを含み、当該モデル・パラメータが前記応力の影響を定量化する際に用いられる、前記発生させるステップと
を含み、
前記抽出するステップが、
ｄ）前記半導体トランジスタ・デバイスのゲート構造に関連付けられた基準位置に対応する少なくとも１つの端部を拡張して、前記拡張された端部によって画定されるバケット構造のフィーチャを検出するステップと、
ｅ）前記検出された前記フィーチャのレイアウトを表すインスタンス・パラメータを発生させるステップと
を含む、
前記方法。
【請求項２】
前記検出するステップｄ）が、前記端部を、前記基準位置に対して、前記ゲート構造の横方向に拡張して、前記フィーチャを検出するステップを含む、請求項１に記載の方法。
【請求項３】
前記発生させるステップｅ）が、前記検出されたレイアウト形状の面積、外周、および頂点数の１つ以上を測定するステップを含む、請求項１又は２に記載の方法。
【請求項４】
前記レイアウト形状がローカル相互接続金属コンタクト形状を含む、請求項３に記載の方法。
【請求項５】
前記レイアウト形状がローカル・ポリシリコン構造を含む、請求項３に記載の方法。
【請求項６】
前記発生させるステップｅ）が、前記ゲート構造から、前記半導体トランジスタ・デバイスに適用される応力ライナ膜間の界面までの距離を測定するステップを含み、
前記インスタンス・パラメータが前記測定した距離を含む、
請求項１〜５のいずれか一項に記載の方法。
【請求項７】
前記ステップａ）から前記ステップｃ）を繰り返して、前記回路内のトランジスタ・デバイスごとに、インスタンス・パラメータおよび測定した応力ライナ膜界面距離を発生させるステップを更に含む、請求項６に記載の方法。
【請求項８】
トランジスタ・デバイスについて発生させた前記レイアウトのフィーチャを表す前記インスタンス・パラメータをインタフェースに書き込むステップを更に含み、前記インタフェースが、前記半導体トランジスタ・デバイスのトランジスタ応力を計算するコンパクト・モデル・ツールと通信を行うように適合されている、請求項７に記載の方法。
【請求項９】
前記発生させたインスタンス・パラメータを圧縮レイアウト・フォーマットに圧縮し、前記圧縮レイアウト・フォーマットをコンパクト・モデル・ツールに渡すステップを更に含む、請求項１〜８のいずれか一項に記載の方法。
【請求項１０】
前記書き込むステップが、レイアウト依存フィーチャを表す形状の座標リストを含むレイアウト形状情報を前記コンパクト・モデル・ツールに前記インタフェースを経由せずに渡すステップを含む、請求項８に記載の方法。
【請求項１１】
前記端部が拡張されたバケット構造から取得した情報を用いてトランジスタ・デバイスについて発生させた前記インスタンス・パラメータをスキャンして、矩形形状の構造のサイズおよび位置を計算するステップを更に含む、請求項１〜１０のいずれか一項に記載の方法。
【請求項１２】
前記端部が拡張されたバケット構造から取得した情報を用いてトランジスタ・デバイスについて発生させた前記インスタンス・パラメータをスキャンして、前記ゲート構造の前記近傍で前記インスタンス・パラメータに従う構造を組み立てるステップを更に含む、請求項１〜１０のいずれか一項に記載の方法。
【請求項１３】
トランジスタ・ゲート・デバイスごとに前記応力レベルを計算するために、形状のサイズおよび位置ならびに応力ライナ膜界面距離のリストをコンパイルするステップを更に含む、請求項１〜１２のいずれか一項に記載の方法。
【請求項１４】
前記コンパクト・モデル・パラメータを発生させるステップが、ライナ−応力の影響を明らかにするように調節されたチャネル・キャリア移動度の値を計算するステップを含む、請求項１〜１３のいずれか一項に記載の方法。
【請求項１５】
前記コンパクト・モデル・パラメータを発生させるステップが、前記コンパクト・モデル・パラメータから回路レベルの量を計算するステップを更に含む、請求項１〜１３のいずれか一項に記載の方法。
【請求項１６】
前記応力レベルが、前記半導体トランジスタ・デバイスのチャネルの平均応力レベルを表し、前記応力が縦方向および横方向の応力成分を含む、請求項１〜１５のいずれか一項に記載の方法。
【請求項１７】
半導体トランジスタ・デバイスを含む回路の性能をモデリングするためのシステムであって、前記半導体トランジスタ・デバイスはトランジスタ応力を与える１つ以上のライナ膜を有し、
前記システムが、
ａ）物理的なトランジスタ設計情報を前記半導体トランジスタ・デバイスに対応する実際の形状寸法に変換すること、ここで、前記変換することが、前記半導体トランジスタ・デバイスのレイアウトのフィーチャを抽出することを含み、前記レイアウトのフィーチャは、前記実際の形状寸法を発生させるために使用され、
ｂ）前記実際の形状寸法を前記１つ以上のライナ膜が与えるトランジスタ・デバイス応力レベルに変換すること、
ｃ）コンパクト・モデル・パラメータを発生させること、ここで、前記コンパクト・モデル・パラメータが、前記応力レベルに従って調節されたモデル・パラメータを含み、当該モデル・パラメータが前記応力の影響を定量化する際に用いられること
を実行することを含み、
前記抽出することが、
ｄ）前記半導体トランジスタ・デバイスのゲート構造に関連付けられた基準位置に対応する少なくとも１つの端部を拡張して、前記拡張された端部によって画定されるバケット構造のフィーチャを検出すること、
ｅ）前記検出された前記フィーチャのレイアウトを表すインスタンス・パラメータを発生させること
を含む、
前記システム。
【請求項１８】
前記検出することｄ）が、前記端部を、前記基準位置に対して、前記ゲート構造の横方向に拡張して、前記フィーチャを検出することを含む、請求項１７に記載のシステム。
【請求項１９】
前記発生させることｅ）が、前記ゲート構造から、前記半導体トランジスタ・デバイスに適用される応力ライナ膜間の界面までの距離を測定することを含み、
前記インスタンス・パラメータが前記測定した距離を含む、
請求項１７又は１８に記載のシステム。
【請求項２０】
前記ａ）から前記ｃ）を繰り返して、前記回路内のトランジスタ・デバイスごとに、インスタンス・パラメータおよび測定した応力ライナ膜界面距離を発生させ、請求項１９に記載のシステム。
【請求項２１】
トランジスタ・デバイスについて発生させた前記レイアウトのフィーチャを表す前記インスタンス・パラメータを、前記半導体トランジスタ・デバイスのトランジスタ応力を計算するコンパクト・モデル・ツールと通信を行うように適合されたインタフェースに書き込む、請求項２０に記載のシステム。
【請求項２２】
前記コンパクト・モデル・パラメータを発生させるステップが、前記コンパクト・モデル・パラメータが、ライナ−応力の影響を明らかにするように調節されたチャネル・キャリア移動度の値を計算すること、又は、前記コンパクト・モデル・パラメータから回路レベルの量を計算することを含む、請求項１７〜２１のいずれか一項に記載のシステム。
【請求項２３】
１つ以上のライナ膜を有する半導体トランジスタ・デバイスに加えられるライナ膜応力の作用を考慮する半導体トランジスタ・パラメータを最適化するための方法であって、
ａ）前記半導体トランジスタ・デバイスを含む回路レイアウトを受信するステップと、
ｂ）前記半導体トランジスタ・デバイスのレイアウトのフィーチャを抽出するステップであって、前記レイアウトのフィーチャを用いてトランジスタ・デバイス・フィーチャの実際の形状寸法を発生させる、前記抽出するステップと、
ｃ）前記実際の形状寸法を前記１つ以上のライナ膜が与えるトランジスタ応力レベルに変換するステップと、
ｄ）コンパクト・モデル・ツールを用いて回路をシミュレーションするステップであって、前記シミュレーションが、前記トランジスタ応力レベルに従って調節されたコンパクト・モデル・パラメータを用い、前記モデル・パラメータが前記応力の影響を定量化する際に用いられる、前記シミュレーションするステップと、
ｅ）前記半導体トランジスタ・デバイスが性能目標を達成しない場合、前記回路レイアウトを変更するステップと
を含み、前記回路の性能目標を達成するまで前記ステップａ）から前記ステップｅ）が繰り返され、
前記抽出するステップが、
前記半導体トランジスタ・デバイスのゲート構造に関連付けられた基準位置に対応する少なくとも１つの端部を拡張して、前記拡張された端部によって画定されるバケット構造のフィーチャを検出するステップと、
前記検出された前記フィーチャのレイアウトを表すインスタンス・パラメータを発生させるステップと
を含む、
前記方法。
【誤訳訂正２】
【訂正対象書類名】明細書
【訂正対象項目名】全文
【訂正方法】変更
【訂正の内容】
【発明の詳細な説明】
【発明の名称】コンパクト・モデルにおける窒化物ライナ応力作用のレイアウトに基づく変更および最適化のための方法
【技術分野】
【０００１】
本発明は、半導体デバイスのためのデバイス移動度を含む重要なトランジスタ・モデル量を求めるための技法に関し、更に具体的には、これらの量が、トランジスタ・デバイス・チャネルに応力を加えるために窒化物ライナ膜を用いる半導体デバイスのレイアウトによって、どのように影響を受けるかを明らかにするための技法に関する。
【背景技術】
【０００２】
半導体デバイスにおいて、応力を加えることで、かかるデバイスにおける電子またはホールの移動度を増大させることができる。例えば、電界効果トランジスタ（ＦＥＴ）のソース領域およびドレイン領域に対する金属コンタクト（ＭＣ）端子を形成する際に通常用いるライナ膜等、本質的に応力のかかった膜を用いることで、ＦＥＴのチャネルに応力を加えることができる。典型的に、応力膜は窒化物の膜とすることができる。なぜなら、窒化物の膜は、コンタクト形成およびエッチングのために用いるシリコン製造プロセス・ステップとの適合性があるからである。ライナ膜は、ウエハ表面等の隣接膜に付着し、ゲート構造を「押す」または「引く」ことによって、離れたＦＥＴゲート（「犠牲」ゲートとも呼ばれる）に応力を加える。この応力は、主に、ゲート・ポリシリコン（ＰＣ）に自己整合しているゲート空間を介して伝わる。固有の引張応力を有するライナ膜は引張応力を伝達し、ｎ型ＦＥＴ（ＮＦＥＴ）における電子移動度を向上させるために用いられる。固有の圧縮応力を有するライナ膜は圧縮応力を伝達し、ｐ型ＦＥＴ（ＰＦＥＴ）におけるホール移動度を向上させるために用いられる。窒化物ライナの効果を減じる１つの要因は、特にソース領域およびドレイン領域に対するコンタクト冶金では、デバイスの極めて近傍でライナの一部をエッチングしなければならないことである。これは、応力を伝える長い膜経路の機能を中断させるだけでなく、特異点（singularity）／エッジを移動させ、これが更に遠くのチャネルに影響を及ぼし、応力の利点を著しく損ねてしまう恐れがある。また、コンタクト冶金等のシリコン表面よりも高い同一物理レベル上にあって膜を妨げる他の構造が、同じ影響を及ぼす場合がある。かかる構造の一例として、ポリシリコン配線が挙げられる。更に、いっそう深刻な問題は、これらの構造は任意に設計されることがあり、従って、良いものであれ悪いものであれ、性能に対する影響を予測するのが難しいことである。応力に影響を与えるレイアウト依存の要因は、犠牲ゲートと隣接構造との間の空間、これらの隣接構造の寸法、コンタクト到達範囲の量（またはソース／ドレイン・ストラッピング（strapping））、および、デュアル・ストレス・ライナ技術（一方のライナがＮＦＥＴ用、異なるライナがＰＦＥＴ用）の場合には、２つのライナ膜間の界面の近接を含む。ＦＥＴレイアウトのわずかな変更によって駆動電流の著しいシフトが生じることがあり、この変動はチップ内でデバイスごとに異なると考えられる。応力の利点のこの変動の大きさについて明らかにしないと、回路シミュレーションにおける電気的性能を著しく過小に予測または過大に予測することがある。更に、所与のレイアウトに対する応力の影響についての情報を用いて、回路設計者は、応力を利用するための設計を最適化することができる。
【特許文献１】米国特許出願第１０／２４８，８５３号（公開番号ＵＳ２００４／００３４５１７Ａ１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
すでに研究され、これまで説明されてきたレイアウト・センシティブな（レイアウトに影響されやすい）作用には、浅いトレンチ分離（ＳＴＩ）応力作用およびＮウェル散乱作用（N-Well scattering effects）が含まれる。ＳＴＩ応力作用を明らかにするには、半導体デバイスのアクティブ領域（ＳＴＩによって囲まれたシリコン・アイランド）の長さおよび幅を取得し、これらの２つのパラメータの関数として移動度を調節する。ＳＴＩプロセスにおける応力の主な原因は、通常、（ゲートに垂直な）縦方向および（ゲートに水平な）横方向の双方に圧縮応力が加えられ、局所的にシリコン・バンド構造を変えることである。かかる応力はＮＦＥＴを劣化させる一方で、ＰＦＥＴには有利に働く。そして、応力に基づく調節は、純粋に、完全な長さ／幅アクティブ領域パラメータ空間に及ぶ１組の専用に設計されたマクロからの経験的データに基づいている。そして、いかなる所与のアクティブ領域の長さ／幅についても、結果を内挿することができる。更に、実験的データから、移動度の影響に対するパラメータの適合度を実験的に取得することができる。
【０００４】
Ｎウェル散乱作用が生じるのは、ドーパント・イオンの注入シャドーイングが、比較的厚いレジスト層から意図しない位置に散乱した場合である。従って、Ｎウェル注入散乱はレイアウトに影響されやすいが、この影響の受けやすさは応力作用とは無関係である。すなわち、Ｎウェル注入散乱の影響は、偶然隣接しているデバイスの電圧閾値（Ｖｔ）を変える。この影響によって、回路の動作性の問題が生じるので、適切に明らかにしなければならない。モデリングの方法は、この場合も経験的較正によって、平面のレイアウトおよび画定に基づいてＮウェル・レジスト近接性を識別し、このＮウェル・レジストからの距離に基づいて、Ｎウェル散乱の閾値電圧の影響を識別する。Ｎウェル注入散乱によって影響される構造をモデリングするための１つの技法が、本願と同一所有者による同時係属中の米国特許出願第１０／２４８，８５３号（公開番号ＵＳ２００４／００３４５１７Ａ１）に記載されている。
【０００５】
上述の概念を拡張して、半導体デバイスにおいてレイアウトにより誘発される窒化物ライナ応力の変化を正確に明らかにするシステムおよび方法を提供することは、極めて望ましいであろう。
【課題を解決するための手段】
【０００６】
本発明は、半導体デバイスにおいて、窒化物ライナに基づいた応力によって生じるレイアウト誘発性の変化を正確に明らかにする計算的に高効率の技法を提供することで、上述の問題および他の問題に対処するシステムおよび方法を提供する。具体的には、本発明は、回路レイアウト・スタイルの相違が回路性能に対して及ぼす影響を明らかにするための方法およびアルゴリズムを用いる。かかるアルゴリズムは、適切な応力関数近似を取得し、抽出アルゴリズムにおいて正しい幾何学的パラメータを取得するために実施される。
【０００７】
本発明の特徴は、レイアウト依存のコンパクトなモデル量の回路ネットリスト抽出を利用した、レイアウト依存機構の回路シミュレーションのための方法を含む。
【０００８】
また、本発明は、レイアウト依存機構のための回路ネットリスト抽出アルゴリズムを提供する。ネットリスト抽出は、特定の回路に関する情報を読み取るソフトウェア・プログラム（「抽出装置」）によって実行される。この情報は通常、グラフィック・データの形態でストアされて、それが表すレイアウト情報は容易に変更可能となっている。ネットリスト抽出プログラムは、隣接するローカル相互接続形状（ＭＣで表す）およびポリシリコン配線形状（ＰＣで表す）の面積、外周、および頂点の数等の特徴を計算するための「検索バケット（search bucket）」手法を実施する。また、デュアル・ストレス・ライナ技
術における応力ライナ膜（ＢＰで表す）間の界面に対する距離測定値も求めることができる。
【０００９】
更に、本発明は、抽出装置とコンパクト・モデルとの間のインタフェースを介してコンパクト・モデリング・プログラムと通信を行うネットリスト・アルゴリズムを提供する。このインタフェースは、１組のコンパクト・モデル「インスタンス・パラメータ」を含み、これは、典型的に、トランジスタを記述するＦＥＴチャネル長さおよび幅等の物理量である。本発明は、個々のＦＥＴ上の応力を計算するために使用可能なレイアウト依存量を記述するために必要である追加のインスタンス・パラメータを導入する。インタフェースは、「検索バケット」において見出される形状の面積／外周／頂点を含み、更に、デュアル・ストレス・プロセスにおいて２つのライナ膜間の最も近い界面までの距離も含む。このスタイルのコンパクト・モデル−抽出装置のインタフェースは、任意のレイアウトを処理するための効率的なシステムを用いて、異なるレイアウト・スタイルに関する情報を伝達するための方法を提供する。
【００１０】
また、本発明は、コンパクト・モデルがモデル量を入力するために用いるインタフェースを介して情報を受信するコンパクト・モデル・アルゴリズムも提供する。特に、第１の段階の間、インタフェースを介して、非特定的な形状情報を含むレイアウト依存情報を渡し、特定的な形状情報に変換する。次に、コンパクト・モデル・アルゴリズムの第２の段階において、ライナ膜のためにチャネルが経験する応力を計算する。コンパクト・モデル・アルゴリズムの第３の段階において、応力を、チャネル・キャリア移動度等のコンパクト・モデル・パラメータに変換する。続いて、これらのパラメータを用いて、アルゴリズムの更に別の段階において回路シミュレーションに用いるためのいっそう正確な要素値を発生することができる。
【００１１】
本発明の第１の態様によれば、半導体トランジスタ・デバイスのためのトランジスタ・モデル量を決定するためのシステムおよび方法が提供される。このデバイスは、トランジスタ応力作用を与える１つ以上のライナ膜を有し、この方法は、
ａ）物理的なトランジスタ設計情報の表現を前記トランジスタに対応する実際の形状寸法に変換するステップと、
ｂ）実際の形状寸法を前記１つ以上のライナ膜が与えるトランジスタ・デバイス応力レベルに変換するステップと、
ｃ）前記トランジスタ・デバイスを含む回路をモデリングする際に用いるコンパクト・モデル・パラメータを発生させるステップであって、前記コンパクト・モデル・パラメータが、前記計算した応力レベルに基づいた、前記トランジスタ・デバイスをモデリングする場合に応力作用の影響を定量化する際に用いられるモデル・パラメータを含む、ステップと、
を含む。
【００１２】
本発明のこの態様によれば、変換するステップａ）は、トランジスタ・デバイスのレイアウト依存のフィーチャを抽出するステップを含み、前記レイアウト依存のフィーチャを用いて前記実際の形状寸法を発生させる。更に、抽出されたレイアウト依存フィーチャは、隣接するローカル相互接続形状およびポリシリコン形状の面積、外周、および頂点数を含み、更に、例えばデュアル・ストレス・ライナ技術において、応力ライナ膜間の界面までの距離測定値を含む。
【００１３】
更に、本発明のこの態様によれば、コンパクト・モデル・パラメータは、ライナ−応力の影響を明らかにするように調節されたチャネル・キャリア移動度を含む。
【００１４】
更に、コンパクト・モデル・パラメータから、トランジスタ・デバイスを含む回路のシミュレーションにおいて用いられる回路レベルの量を計算するステップが提供される。
【００１５】
本発明の第２の態様によれば、１つ以上のライナ膜を有する各トランジスタ・デバイスに加えられるライナ膜応力の作用を考慮するトランジスタ・パラメータを最適化するためのシステムおよび方法が提供される。この方法は、
ａ）前記トランジスタ・デバイスを含む回路レイアウトの表現を受信するステップと、
ｂ）トランジスタ・デバイスのレイアウト依存フィーチャを抽出するステップであって、前記レイアウト依存フィーチャを用いてトランジスタ・デバイス・フィーチャの実際の形状寸法を発生させる、ステップと、
ｃ）実際の形状寸法を、前記１つ以上のライナ膜が与えるトランジスタ応力レベルに変換するステップと、
ｄ）コンパクト・モデル・ツールを用いて回路をシミュレーションするステップであって、前記シミュレーションが、前記トランジスタ応力レベルに従って調節されたコンパクト・モデル・パラメータを用いる、ステップと、
ｅ）前記トランジスタ・デバイスが性能目標を達成しない場合、前記回路レイアウトを変更し、前記回路の性能目標を達成するまでステップａ）からステップｅ）を繰り返す、ステップと、
を含む。
【００１６】
好都合なことに、本発明の技法を適用して、単一のストレス・ライナ膜およびデュアル・ストレス・ライナ（界面において当接する２つの異なるライナ膜）を有するデバイスのモデリングおよび応力影響の決定を可能とすることができる。また、これらの技法を、ＳＴＩ応力モデリング、Ｎウェル注入散乱モデリング、および当技術分野において既知の他の方法等の他のモデリング技法と組み合わせて用いることも可能である。
【００１７】
本発明のこれらおよび他の特徴、利点、および特長は、以下の文章および図面を参照することによって明らかとなろう。図面を通して、同様の参照番号は同様の構造を示す。
【発明を実施するための最良の形態】
【００１８】
本発明は、以前に開発された他の現象のためのレイアウト・センシティブなコンパクト・モデル・アルゴリズムを拡張して、半導体デバイスにおける窒化物ライナ応力のレイアウト誘発性の変化の影響を正確に明らかにする。具体的には、本発明は、正確な応力応答近似を取得するためのアルゴリズム、および、応力応答を引き起こす正確な幾何学的パラメータを取得するためのレイアウト抽出アルゴリズムを用いて、回路に対する大きなレイアウト変更の影響を明らかにする。特に、これらのアルゴリズムは、検索「バケット」に具体的な情報を含む。この「バケット」は、方向を重視したものであり、半導体デバイスの近傍の具体的な形状を詳細に分析するための、方向に特定的な距離測定値を含む。
【００１９】
分析モデルおよびアルゴリズム
全ての考えられる窒化物ライナの場合のレイアウトについて、実験に基づいた結果を内挿することには問題がある。なぜなら、レイアウトの変動は非常に多く、この変動を予測するには、典型的なレイアウト規則はあまりにも複雑すぎるか、またはあまりにも一般的すぎるからである。従って、実験的データは全ての考えられる変動を包含することができず、予測方法によってデータ範囲をはるかに超える外挿が必要である状況が多い。前述のＳＴＩ応力作用のレイアウト依存性をモデリングするための要件は、もっと単純明快である。なぜなら、設計空間は２つのパラメータすなわちＬRXおよびＷRXのみで構成されるからである。しかしながら、窒化物ライナのＭＣエッチング・レイアウト作用においては、ＭＣ距離、ＭＣストラッピングの量、ＭＣの個数、および平行なＭＣの数等、多くのレイアウト依存のパラメータが存在する。ここで、「ＭＣ」および「ＭＣＢＡＲ」は、金属接続を形成するローカルな相互接続マスクを指し、「ＰＣ」は、ポリシリコン・ゲートを形成するために用いるマスクの名前を指す。更に、これらの変化は、その幅全体にわたる実際のデバイスからの比較的大きい距離に特徴付けられる。更に、極めて短い縦方向の距離内に、応力に影響を及ぼすことがある多くの窒化物ライナの「カット」が存在する場合がある。
【００２０】
図１は、金属コンタクト（ＭＣ）・ストラッピングを描写するために適切な半導体デバイス、例えばＦＥＴの一例を示す。デバイス１００は、ポリシリコン・ゲート１３０によって分離されたソース領域１１０およびドレイン領域１２０を含む。ソース領域１１０およびドレイン領域１２０において、ゲート１３０の各側に、ゲート１３０の中央の基準線から距離ｄｌおよびｄrに、長さＭＣLおよび幅ｔMCを有する金属コンタクト１１２および１１４がそれぞれ設けられている。このモデルにおいて用いたＭＣLの例示的な値は、０．３μｍおよび１．０μｍである。このモデルにおいて用いたｄｌおよびｄrの例示的な値は、０．１μｍである。デバイス１００のアクティブ領域（Ｒｘ）１４０は、ＬRX  ｘ  ＷRXである。ソース１１０には追加のコンタクト１５０、１５２、および１５４が設けられ、ドレイン１２０には追加のコンタクト１６０、１６２、および１６４が設けられている。
【００２１】
かかる半導体デバイスにおける応力関数または応答は複雑で、三次元であり、ＭＣストラッピングの量に影響されやすい。理想的には、ＦＥＴに対するレイアウト依存応力作用を用いた回路シミュレーションは、ＴＣＡＤ（Technology Computed-Aided Design、技術コンピュータ援用設計）シミュレーションを組み入れる。しかしながら、ＣＰＵ時間におけるコストが大きいため、各レイアウト変動ごとに応力の完全な３Ｄ計算を実行することはできない。レイアウト変動は何千もあり、個々の３Ｄ有限要素モデル（ＦＥＭ：finite element model）応力計算は何時間もＣＰＵ実行時を費やし、これらの３Ｄ  ＦＥＭコードにおいて構造をセットアップする困難を無視して、問題は対処しにくい。回路シミュレータにリンクした２Ｄ計算を実行することさえ不可能である。本発明は、これらの複雑な一連の３Ｄの問題を全て１つの分析モデルに近似するアルゴリズムを提供することによって、これらの問題に対処する。
【００２２】
分析モデル
分析モデルの目標は、犠牲ゲートおよびその周囲の構造の複雑な３Ｄ幾何学的形状を、各デバイスごとに「平均の」応力を表す「単一値」の応力値に換算することである。そのため、デバイス移動度および他の重要な測定基準に対する影響を数値化することができる。
【００２３】
図２は、本発明による半導体デバイスのモデルを示す。図１に示すものと類似の半導体デバイスの断面図が示されている。デバイス２００は、スペーサと共に多数のポリシリコン・ゲート２１０、２２０、および２３０を含む。具体的には、ゲート２１０にはスペーサ２１２および２１４が設けられ、ゲート２２０にはスペーサ２２２および２２４が設けられ、ゲート２３０にはスペーサ２３２および２３４が設けられている。ゲート（ＰＣ）の長さをＬpolyと示す。例えば、ドレイン／ソース拡散領域を接触させるために、ゲート間に金属コンタクト（ＭＣ２４０および２５０）が設けられている。ＭＣ（コンタクト）の幅をｔmcと示す。デバイス２００において、追加のゲートおよびコンタクトが、右方向あるいは左方向またはその双方に延長して設けられる場合もあることに留意すべきである。窒化物ライナ２６０は、デバイス２００の表面全体を覆うように設けられた膜である。また、デバイス２００は、多数の異なる基板あるいは分離層２７０、２７２、および２７４またはそれら全てを含む。ゲート２２０の中央の基準線２８０から、ｄrは右方向の距離を示し、ｄlは左方向の距離を示す。具体的には、「ｄ1」および「ｄ2」は、それぞれ、基準線２８０から、ＭＣコンタクト２５０、ならびにゲート２３０の中央およびコンタクト２５０の右側における各基準線までの距離を示す。あるいは、基準線２８０は、図２に示すようなゲートの中心ではなく、ゲート２２０の右側に配置することも可能であることは理解されよう。従って、そのモデルにおける基準線を用いれば、「ｄ1」は基準線２８０からコンタクト２５０の左側までの距離を示し、「ｄ2」は基準線２８０からコンタクト２５０の右側までの距離を示すことができる。
【００２４】
図２に示したモデルから、および、「単一値」の応力値を計算するための以下に示す支配方程式（governing equation）（１）〜（８）から、レイアウト設計データに基づいて相互接続抵抗および容量等の情報を得るために用いる抽出ツール内の実施には、変数が必要である。必要な変数は、（ａ）犠牲ゲートと隣接するＰＣまたはＭＣとの間の距離ｄr、ｄｌ、（ｂ）隣接するＭＣまたはＰＣの幅ｔMCまたはｔPC、および（ｃ）隣接するＭＣまたはＰＣの長さＭＣLまたはＰＣLを含む。他の距離基準方式も使用可能であることは理解されよう。例えば、距離は、中央間の距離の代わりに、端部間の値で測定することも可能である。
【００２５】
アルゴリズム
ここで、分析モデルおよび抽出アルゴリズムの詳細について述べる。（ａ）抽出、（ｂ）応力計算装置、および（ｃ）移動度によるデバイス影響、について、一般化フローチャートおよび関連する数式を含む。
【００２６】
本発明に従って、多数のバケット（bucket）によるバケット手法を用いる。各バケットのサイズは、例えば最小のＭＣサイズに制限する。ここで言う「バケット」とは、ゲートと他の隣接する形状との間の二次元検索領域を指す。バケット内に見られるいかなる形状および形状の一部でも、その形状の頂点の数、形状の総面積、および形状の外周によって表される。概して、これによって、ゲート近傍の形状を記述するためのコンパクトかつ均一な方法が提供される。多数の隣接するバケットを分析することによって、隣接する形状の位置およびサイズを求めることができる。Ｎウェル散乱影響分析もバケット手法を用いるが、抽出される情報は極めて限られており、その影響はＶｔ変化にのみ焦点を当てることは理解されよう。
【００２７】
本発明に従って実行される応力計算では、この方法は、（ａ）各バケットにおけるゲート方位、ＭＣおよびＰＣの位置、面積、外周等、多くの異なるパラメータを求め、（ｂ）数式を用いて、面積および外周の要素から距離を抽出し、（ｃ）バケット間で実際の外周の要素をリンクさせ、（ｄ）結果を分析応力計算に与え、（ｅ）移動度、電流、および他のモデル量に対する影響を取得し、（ｆ）他のパラメータ抽出および応力計算によって含まれるＢＰ／ＢＮエッジ作用を取得し（ここで、ＢＰおよびＢＮは、半導体デバイス技術において用いられる２つの異なるライナ膜の存在を画定する２つの補足的なマスクである）、（ｇ）様々な応力作用の全てを適切に合計する。
【００２８】
図３は、本発明の一実施形態によるレイアウト抽出アルゴリズムを示す。ブロック３１０において、例えばＧＬ１またはＧＤＳＩＩフォーマットで、回路レイアウト・データを提供する。ＧＬ１（ＩＢＭ社によって開発されたグラフィックス言語１）およびＧＤＳＩＩ（ＧＥ  ＣＡＬＭＡ社によって開発されたグラフィック・データ・システム・バージョン２）は、２Ｄグラフィック設計データを転送しアーカイブするための標準的なファイル・フォーマットを与えるグラフィック言語を指す。ブック３２０において、アルゴリズムの第１の段階によって、抽出プログラムを実行し、本発明において用いる応力パラメータで注釈を付けたネットリストを提供する。このパラメータは、面積、外周、距離、および形状の頂点を含む。抽出プログラムの一例は、ＩＢＭ社のＥＲＩＥ（Efficient Rapid Integrated Extraction）寄生モデル（parasitic model）抽出ツールであり、これは通常、レイアウト設計データから回路レベルのネットリストを提供し、相互接続抵抗および容量を抽出する。抽出ツールの他の例は、Mentor Graphics Corp社（カリフォルニア州サン・ホセ）から入手可能なCalibreツール、および、Synophys, Inc.,社（カリフォルニア州マウンテン・ビュー）から入手可能なStar-RCXTツールを含む。このため、アルゴリズムの第１の段階では、抽出ツールが、非特定的な（non-specific）形状情報を含むレイアウト依存情報を提供する。
【００２９】
図３のブロック３４０を参照すると、アルゴリズムの第２の段階によって、応力モデル・アルゴリズムによって高度化したコンパクト・モデルを実行して、チャネルによって経験される応力を計算し、アルゴリズムの第３の段階によって、更に、デバイス・キャリア移動度に対する影響を計算する。コンパクト・モデル３４０は、標準的なＢＳＩＭモデルとすることができ、ＩＢＭ社が開発したPower SPICE、Synopsys, Inc.社（カリフォルニア州サン・ホセ）から入手可能なHspice、あるいはCadence Design Systems, Inc.社（カリフォルニア州サン・ホセ）から入手可能なCadence Spectre Circuit Simulator、またはそれら全て等の回路シミュレータとコンパチブルである。ＢＳＩＭ、または、いっそう具体的には「ＢＳＩＭＰＤ」は、カリフォルニア大学（バークレー）から公的に入手可能なシリコン・オン・インシュレータ（ＳＯＩ）・デバイスのためのコンパクト・モデル・コードを指す。「ＰＤ」は、「部分的に空乏」を示すが、本発明において開示する主題は、具体的なコンパクト・モデルのタイプには限定されないことに留意すべきである。
【００３０】
従って、アルゴリズムの第２の段階によって、抽出ツールから取得した非特定的な形状情報を含むレイアウト依存情報を含む注釈付きのネットリスト・インタフェースを、特定形状情報に変換する。
【００３１】
一実施形態において、抽出プログラムによって与えられた注釈付きのネットリスト・インタフェース情報を最初に標準的なフォーマット（「インタフェース」）に圧縮し、この圧縮したレイアウト記述をコンパクト・モデルに渡す場合があることは理解されよう。これは、２つのプログラム（抽出装置およびコンパクト・モデル）間で情報を渡す方法が限定されているために必要となる場合がある。あるいは、レイアウト情報は、圧縮する必要なく抽出プログラムからコンパクト・モデルに渡すことも可能である。例えば、これらの２つのコードがタイトに結合されているソフトウェア環境があった場合、抽出装置は形状情報の全てをそっくりそのまま直接コンパクト・モデルに渡すことができる。このデータ受け渡し方法の一つの実施は、形状座標の単純なリンク・リストである。更に、概念的に逆の状況を用いることも可能である。つまり、非常に詳細な情報を渡す代わりに、もっと少ない情報を渡す。これが可能であるのは、半導体プロセス（またはレイアウト設計システム）が、固定された一組のトランジスタまたは電気素子のレイアウトのみをサポートする場合であり、場合によっては有利な簡略化である。このため、例えば、４つのみのトランジスタ・レイアウトまたは３つのレジスタ・タイプをサポートする場合がある。この場合、抽出装置は、ある特定のトランジスタ設計が第１のレイアウト（例えば「レイアウト・スタイル１」）に従ったものであることを示し、レイアウト・スタイル１の応力またはレイアウトを知っているコンパクト・モデルは、どの応力／変更したモデル・パラメータを提供するかが即座にわかる。
【００３２】
更に具体的には、アルゴリズムの第２の段階によれば、「犠牲」ゲートの各側において、隣接する検索バケットの内容のスキャンが開始される。物理的レイアウト規則、どのバケットが形状を含むか、面積／外周／頂点、形状の数ならびにそれらの物理的な幅および長さに関する情報を考慮する（ここで、幅は形状の開始／終了端部の位置としてストアされ、長さ（「経路長」）は犠牲ゲートの端部に対して平行に規定される。第２の段階の結果として、ＭＣ、ＰＣ、およびライナ応力膜界面（ＢＰ／ＢＮ界面）等のレベルで隣接する形状に関するレイアウト情報のリストが得られる。アルゴリズムは、分離したトランジスタを表し、応力を劣化させる近隣のレイアウト・フィーチャが存在しない、「自己」応力タームを含むことは理解されよう。適切なタイプの高い応力は移動度を増大させる傾向があるので、応力の低下は望ましくないと考えられることに留意すべきである。検索バケット内の情報を用いて、隣接する形状を分析し、適宜、各隣接形状ごとに応力の低下を計算する。これは、ＰＣゲート形状を中央基準として用いて、トランジスタの左側および右側の双方について行い、ＭＣ形状および隣接するＰＣ形状の双方について行う。ＢＰ／ＢＮ界面効果も含む。
【００３３】
チャネル応力がわかれば、アルゴリズムの第３の段階は、コンパクト・モデル・コードを実施して、応力をコンパクト・モデル・パラメータに変換する（３３５）。このパラメータは、完全コンパクト・モデル数式（前述のＢＳＩＭモデル等）によって、および、回路シミュレーションのための回路シミュレーション・プログラム３４５によって利用される。アルゴリズムのこの部分は、（ＦＥＴの電流方向に沿った）縦方向の応力および（犠牲ゲートに平行な）横方向の応力の双方を考慮する。この変換を行うために、分析式を用いる。変換された（３３５）パラメータは、ＦＥＴ移動度等のタームを含むことができる。次いで、コンパクト・モデル・パラメータを、上述のＢＳＩＭモデル等のコンパクト・モデル・コードに渡す。
【００３４】
図３に更に示すように、回路シミュレーション・プログラム３４５は、ブロック３３０に示すように手作業で生成したネットリスト入力を受信することができる。一般に、回路シミュレーションのためのコンパクト・モデルは、回路設計のためのＣＡＤツールであり、ナノメータ規模のシステム・オン・チップ（ＳＯＣ）を設計する際に重要な役割を果たす。特に、コンパクト・モデルは、設計者が用いる回路シミュレータの正確さおよび効率において重要な役割を果たすと共に、設計を製造に移す技術への架け橋となる。電界効果トランジスタ等の回路シミュレーション要素のためのコンパクト・モデルは、幾何学的形状、バイアス、温度、ＤＣ、ＡＣ、ＲＦ、およびノイズ特性等の効果を含む。
【００３５】
最後に、図３において、新しいコンパクト・モデル・パラメータ３３５を用いて、回路シミュレーション・プログラム３４５を実行し、様々な回路トポロジの電気的性能を分析し、シミュレーション結果３５０を発生する。
【００３６】
図４は、本発明によるレイアウト抽出アルゴリズムの代替的な実施形態を示す。図４に示す実施形態において、応力モデル・アルゴリズムは、回路シミュレーションにおいて用いるコンパクト・モデルの一部として呼び出すことができるが、これは、応力モデル・インスタンス・パラメータを含む抽出ネットリストを簡略化する目的で、コンパクト・モデル３４６（応力モデル・アルゴリズムを用いない）および回路シミュレータ３４５とは無関係に機能するソフトウェア・アプリケーション３４３に組み込むことも可能である。この後者のアプリケーションにおいて、全てのレイアウト依存応力パラメータが含まれる抽出ネットリストが、プログラム３４３に入力され、このプログラムが応力モデル・アルゴリズムを呼び出す。次いで、応力モデル・アルゴリズムは、回路シミュレーションの間に必要である変更したＦＥＴモデル・パラメータ（移動度等）を計算し、最初の完全なレイアウト依存パラメータ集合の代わりに変更したＦＥＴモデル・パラメータを含む縮小ネットリスト３４４を発生する。ネットリスト縮小のためのプログラム３４３は、別個のプログラム、抽出プログラムの一部、または回路シミュレータの一部（であるがコンパクト・モデルではない）とすることができる。
【００３７】
図５は、図３に示したネットリスト抽出プログラム３２０によって実施される方法４００を示す。図５に示すように、ステップ４０２は、回路のための２Ｄグラフィカル・レイアウト・データを入力するステップである。本発明は一般に、本明細書に記載する「バケット」手法を用いてあらゆるタイプの回路および半導体デバイスの性能をモデリングするために適用可能であるが、例示の目的のために、ＦＥＴデバイスのレイアウトから応力パラメータを抽出することに関連付けて、新規なプロセスを記載する。レイアウトから応力パラメータを抽出する際に、２つのタイプの抽出を用いることができる。具体的には、ゲートＰＣ対隣接ＰＣ（ＰＣ−ＰＣ）、ゲートＰＣ対隣接ＭＣ（ＰＣ−ＭＣ）抽出（バケットを用いたローカルな最近隣分析）、および、ＢＰ／ＢＮ端部抽出（局地／遠隔形状端部測定）を用いることができる。ＰＣ−ＰＣおよびＰＣ−ＭＣはバケットを用いて実行するが、ＢＰ／ＢＮは遠隔測定を用いて実行する。
【００３８】
従って、図５に示すように、以下を繰り返し実行する。回路に含まれる各ＦＥＴゲートごとに（４０５）、更に、ステップ４０８に示すように、左方向、右方向の各々、および金属コンタクト（ＭＣ）、ポリシリコン配線レベル（ＰＣ）の各々で、更に、許容される所定の最大量まで、各バケットごとに、ステップ４１０に示すように、拡張バケットを発生させる。ここで、図７を参照して、バケット手法について更に詳しく説明する。
【００３９】
図７は、本発明による、新しいバケットを形成するプロセスの一部であるゲート端部拡張の一例を示す。半導体デバイスの一方側のみの例を示す。デバイス５００において、ゲートＰＣ５０５は、「犠牲ゲート」とも呼ぶ基準ゲート／ＦＥＴ領域５１５を含む。第１の金属コンタクト（ＭＣ）５３５は、基準ゲート／ＦＥＴ領域５１５に対して最も近傍にあり、第２の金属コンタクト（ＭＣ）５４５は２番目に近傍にある。
【００４０】
例えばゲートＰＣの最も右側の端部のような基準点から開始して、バケット１（５１０）、バケット２（５２０）、バケット３（５３０）、バケット４（５４０）、バケット５（５５０）、バケット６（５６０）、およびバケット７（５７０）として、多数の拡張バケットを設ける。点線５２５は、東方向または右方向に整数量だけ拡張されたＰＣおよびＲｘの範囲の交点を表す。好ましくは、バケットを拡張する場合、基準端部に平行な１つの端部のみが動いているが、２つ以上の端部を動かしても良いことは認められよう。説明の目的のため、ゲートに一番近い端部は基準端部であり、他の２つの端部は電流の方向に延びるＲＸ端部によって固定されている。このため、バケットによって囲まれる領域は、基準ゲートの端部からカウントする。１つのバケットが、ある形状（例えばＭＣ）の一部しかカバーしない場合、その部分のみをそのバケットにおいて報告する。その形状を完全に包含するまで、以降のバケットによって、その形状のそれ以外の部分を取り込み、その形状は完全にその最後の検索されるバケット内にあると仮定される。バケット／サイズ位置の選択は、最後のバケット内で新しい形状の一部が見つかった場合に、犠牲ゲートから比較的距離が遠いために、この距離量を近似の方法で処理することができるように行われる。後述するように、コンパクト・モデルは形状を再構築することができる。１つの制約条件は、バケット空間が、電流方向において１つの形状の最小延在範囲よりも狭く、形状から形状への空間がバケット幅よりも大きいということである。このように、どのバケットも２つの異なる（例えば、「垂直方向」でなく、バケット拡張の方向での相違）形状の一部を含まない。
【００４１】
従って、図７に見られるように、拡張バケットの使用は、ＭＣ構造５３５、５４５についての位置情報を求める際に役立つ。各バケットのサイズおよび特定方向（縦方向または横方向）の拡張を知ることによって、犠牲ゲートの基準端部に対するＭＣ端部（またはＰＣ端部）の位置を決定することができる。この情報から、図５に戻ると、ステップ４１３に示すように、各バケットに包含される形状の面積、外周、および頂点を求める。次いで、ステップ４１７、４２０において、更に処理を実行する。この処理には、以降のＰＣ／ＭＣのために左方向および右方向にバケットを拡張し、各バケットに囲まれる形状の面積、外周、および頂点を記録ためのプロセス・ステップを繰り返すことが含まれる。最後に、ステップ４２５に示すように、モデリングする回路の次のＦＥＴゲートについて、プロセス・ステップを繰り返す。
【００４２】
続いて図６において、４つのコンパス方向の各々においてＢＰ／ＢＮ端部に対する距離を測定するステップを含む更に別のステップ４２８が示されている。図８に示すように、測定される距離は、ＰＣゲート端部から隣接するＢＰ／ＢＮ端部の界面までの距離を含む（局所／遠隔形状端部測定値）。具体的には、図８は、浮動体の場合（本体結合なし）の、本発明によるＢＮ／ＢＰ端部検出の一例を示す。このステップの特徴は、ｉ）電流方向に垂直、ｉｉ）電流方向に平行、ｉｉｉ）４つの測定値、およびｉｖ）ゲート領域に対する距離を含めて隣接するＢＮ／ＢＮ界面に対して直接ゲート端部を測定することを含む。図８に示すように、４つの測定値は、pdistbpe６０２、pdistbpw６０４、pdistbpn６０６、およびpdistbps６０８等の距離を含み、これらは全て、ゲート／ＦＥＴ領域５１５を規定する端部からＢＮ／ＢＮ端部界面まで測定される。この例は、ＢＰおよびＢＮが常に相補的であると仮定していることは理解されよう。
【００４３】
図６に戻ると、次のステップ４３２は、結果をインタフェースに書き込むことである。このインタフェースは、抽出した面積および外周で注釈を付けたネットリストを、コンパクト・モデリング・プログラム３４０（図４）に提供する。アルゴリズムの第１の段階に従って発生したバケット拡張（ＰＣ／ＭＣ）から抽出装置が戻した追加の抽出装置パラメータの第１のグループは、以下を含む。
p(u)(v)(w)(x) = 値（面積または外周、単位はミクロン）
ここで、p(u)(v)(w)(x)は、抽出装置とコンパクト・モデルとの間の抽出レイアウト情報を伝えるインタフェースの一部である固定ストリングである。ｕは、４つの値すなわちｎ＝北、ｓ＝南、ｅ＝東、ｗ＝西のうち１つを有する変数であり、ｖは、３つの値すなわちａ＝面積、ｐ＝外周およびｖ＝頂点数のうち１つを有する変数であり、ｗは、２つの値すなわちＰＣ（ＰＣ形状を示すフラグ）およびＣＴ（ＭＣ形状を示すフラグ）のうち１つを有する変数であり、ｘはバケット数を表す。アルゴリズムの第１の段階に従って発生したバケット拡張（ＢＰ／ＢＮ端部）からインタフェースの一部として抽出装置が戻した追加の抽出装置パラメータの第２のグループは、以下の通りである。
pdistb(u) = 値（スケーリングした距離、単位はミクロン）
ここで、pdistb(u)は固定のストリングであり、ｕは、１または４つの値すなわちｎ＝北、ｓ＝南、ｅ＝東、ｗ＝西を示す変数である。
【００４４】
また、ステップ４３５に示すように、ポリシリコン・ゲートの長さおよび幅等の従来の抽出情報をインタフェースに提供することは理解されよう。
【００４５】
ここで図９を参照すると、これは、図３に示すようなコンパクト・モデリング・プログラム３４０によって実行された本発明に従ったコンパクト・モデル／回路シミュレーションにおいて用いる方法７００を示すフローチャートである。最初のステップ７０３は、以降に実行されるプロセス・ステップが、モデリングされる各ＦＥＴに関係することを示す。図９に次に示すように、ステップ７０５において、抽出プログラムによって提供される注釈付きのネットリスト・インタフェース情報を読み取るステップが示されている。次のステップ７０８は、半導体ＦＥＴデバイスの含まれた特徴の各々ごとに、面積、外周、頂点数を表す新しいパラメータを含む関連ネットリスト情報をスキャンすることを含む。ステップ７０８において取得したスキャンした注釈付きのネットリスト情報から、次のステップ７１１は、デバイスにおける矩形（フィーチャ）形状のサイズおよび位置を計算することを含む。ステップ７１４に示すように、隣接するバケットの内容に関する情報を用いて、選択したタイプの非矩形形状を更に分析することができる。次いで、ステップ７１７において示すように、形状サイズ、位置、およびＢＰ／ＢＮ界面距離のリストをコンパイルする。更に、抽出装置−コンパクト・モデル・インタフェースによって渡され、抽出プログラムによって導出された情報から、コンパクト・モデルにおいて、実際の形状寸法の値を計算する。この情報から、ステップ７２０において示すように、ゲート・チャネルが経験する応力を計算する。
【００４６】
更に具体的に、ここで、コンパクト・モデルにおいて、追加の隣接形状（例えばＭＣ、ＰＣ、およびＢＰ／ＢＮ界面）の存在によりゲート・チャネルが経験する応力を計算する際に用いる抽出ツールによって取得された入力パラメータについて、数式（１）から（８）に関連付けて、以下で説明する。
【００４７】
複雑な３Ｄ幾何学的形状を各デバイスごとに「平均」応力に変換するように分析モデルを設計すると、デバイス移動度および他の重要な測定基準に対する影響を数値化することができる。以下の数式（１）において、応力は均一であると仮定し、従って単一の平均値として得られる。数式１に従って、例えばメガパスカル単位で与えられる合計応力「σ」を、以下のように計算する。
σ＝σL−σT              （１）
【００４８】
ここで、σLは、（電流に平行な）縦方向のライナ誘発応力であり、式２（ａ）に従って以下のように支配される。
σL＝σself−σmc−σpc−σLBp          （２ａ）
【００４９】
ここで、σTは、（電流に垂直な）横方向のライナ誘発応力であり、式２（ｂ）に従って以下のように支配される。
σT＝σTBP＋σbody-contact （２ｂ）
【００５０】
式（２ａ）および式（２ｂ）に従って、以下の項が定義される。
σself＝ｆ1（犠牲ゲートのＬpoly） （３）
【００５１】
これは、分離したトランジスタを表す公称自己応力項である。ここで、ｆ1は、分析しているＦＥＴの「犠牲ゲート」のゲート長Ｌpolyに反比例する多項重み関数である。
【数１】
2009503869.tif 000001
【００５２】
これは、加算項によって導入された追加の隣接ＭＣ形状によって与えられる応力項を表す（一方はゲートの左側のため、他方は右側のため）。
【数２】
2009503869.tif 000002
【００５３】
これは、加算項によって導入されたＰＣ形状によって与えられる応力項を表す（一方はゲートの左側のため、他方は右側のため）。
【００５４】
ＭＣおよびＰＣ形状による応力数式のための項の定義は、以下を含む。
ｋ1、ｋ2＝ＭＣのための剛性計数（ＰＦＥＴまたはＮＦＥＴで異なる）。すなわち、剛性計数ｋ1、ｋ2は、スペーサのサイズ、ポリシリコンの厚さ等による影響を含む剛性値を含むので、技術に左右される。
ｄi＝犠牲ゲートの中央と隣接する形状（ＭＣ）の中央との間の距離（図２を参照。ここで、ｄｉはｄｌおよびｄrとして示されている）。
ｔmc＝ＭＣの幅（電流の方向）。
ｔpc＝ＰＣの幅（電流の方向）。
ＭＣL、ＰＣL＝ＭＣ（ＰＣ）形状の経路長（電流に対して垂直）。
Ｗpoly＝犠牲ゲートの幅（電流に対して平行）。
Ｉmc／Ｉpc＝形状−形状インタラクション項（ＰＦＥＴまたはＮＦＥＴで異なる）。
【００５５】
数式において窒化物膜の剛性係数および厚さを使用可能であるので、窒化物膜プロセスの詳細がモデルに反映されることは理解されよう。
【００５６】
以下の数式において、σLBpは、ライナ膜が存在するために縦方向のＢＰ端部作用項が与える応力項を表し、σTBpは、ライナ膜が存在するために横方向のＢＰ端部作用項が与える応力項を現す。また、σbody-contactは、トランジスタがＳＯＩ本体コンタクトを有する場合にのみ存在する本体コンタクト応力項を表す。
【００５７】
拡張ツールによって得たＢＰ／ＢＮ距離測定値を用いて、ライナ膜が存在するために縦方向のＢＰ端部作用項が与える応力σLBp応力項は、以下のように計算される。
【数３】
2009503869.tif 000003
【００５８】
ここで、調整パラメータＣ1j、Ｃ2jは、ＮＦＥＴ、ＰＦＥＴで異なる。同様に、ライナ膜が存在するために横方向のＢＰ端部作用項が与える応力σTBp応力項は、以下のように計算される。
【数４】
2009503869.tif 000004
【００５９】
ここで、調整パラメータＣ3jは、ＮＦＥＴ、ＰＦＥＴで異なる。項σbody-contactは、本体コンタクト応力項を表し、以下のように計算される。
【数５】
2009503869.tif 000005
【００６０】
ここで、αおよびＣ4jは、調整パラメータである。
【００６１】
更に図９において、続けてステップ７２５では、ステップ７２０において計算した応力値に基づいてモデル・パラメータ調整値を計算するステップが示されている。このステップは、以下のように、数式（９）に従って、調節したキャリア移動度の値μSOを計算することを含む。
μSO＝μoriginalO  [f2 (sL, sT) ]                        （９）
【００６２】
ここで、μoriginalOは、公称キャリア移動度の値（基準応力レベルに較正されている）であり、ｆ2は、計算した縦方向の応力σLおよび横方向の応力σTの関数である多項重み関数である。更に、計算した応力値と、閾値または垂直電界に対する移動度の感度等の他のコンパクト・モデル・パラメータとの間の追加の関係も考えられる。
【００６３】
最後に、ステップ７２７に示すように、回路における次のＦＥＴについて、図９に示すプロセス・ステップを繰り返す。コンパクト・モデリング・プログラムは、続いて正規の回路シミュレーションを行い、ここでのみ、ライナ応力誘発要因を明らかにするいっそう正確なモデリングを利用する。他のＦＥＴモデル・パラメータを調節して応力効果を説明するまでのみ、ステップ７３０において示すように、正規の回路シミュレーションが開始する。正規の回路シミュレーションにおいて、コンパクト・モデル・パラメータから、回路レベルの量を計算することができる。すなわち、次いで、端子電流および電荷を求めるために適合したコンパクト・モデル・コードを用いて、アルゴリズムの更に別の段階において回路シミュレーションに用いる項を発生させる。コンパクト・モデル・コードは、学術研究機関から容易に入手可能な従来のコード（ＢＳＩＭモデル等）、または応力モデリングのために開発されたカスタム・コードとすることができる。
【００６４】
本発明の方法は、一般的なＦＥＴデバイス構成よりも複雑な形状を有する半導体デバイスを処理可能であることは認められよう。図１０および図１１は、本発明の方法によって分析することができるいっそう複雑なＦＥＴ構成の例を示す。図１０に示すように、本発明の方法は、「Ｔ型」本体コンタクトＦＥＴデバイス８１０および「Ｈ型」本体コンタクトＦＥＴデバイス８５０について、応力計算に用いられる追加の面積、外周、および頂点パラメータ（バケット内）を抽出することができる。図１０に示すＴ型本体コンタクトＦＥＴデバイス・レイアウト８１０は、ＰＣ（ゲート）８１３、ＭＣドレインおよびソース・コンタクト８１５、ＲＸ（拡散）８２０、ＭＣ（本体コンタクト）８２５、およびＢＰ端部８３０部分を含む。図１１に示すＨ型本体コンタクトＦＥＴデバイス・レイアウト８５０は、ＰＣ（ゲート）８５３、ＭＣドレインおよびソース・コンタクト８１５、ＲＸ（拡散）８２０、ＢＰ端部８８０ａ、８８０ｂをそれぞれ含むＭＣ（本体コンタクト）領域８７５ａ、８７５ｂ部分を含む。これらのフィーチャ・サイズの全てのサイズは、数式（８）等の数式を用いて追加の応力部分をモデリングすることができる基本原則によって固定することができる。
【００６５】
平均応力を表す際の分析モデルの精度は、図１２から図１６に示したデータによって確認されている。ここで、本発明の分析モデルは、正確な剛性係数によって、有限要素結果と比べられる。
【００６６】
具体的には、図１２は、ＭＣストラッピング効果を測定するための例示的なＦＥＴ構造を示す。ストラッピングは、ＭＣL（ＭＣ長）寸法を変更することによって変動する。このため、図１２に示すように、デバイス９００は、ポリシリコン・ゲート９３０によって分離したソース領域９１０およびドレイン領域９２０を含む。ソース領域９１０およびドレイン領域９２０において、ゲート９３０の各側の距離ｄに、長さＭＣLおよび幅ｔMCを有するダミーの金属コンタクト９１２および９１４がそれぞれ設けられている。モデルにおいて用いたＭＣLの例示的な値は０．３μｍおよび１．０μｍである。「ｄ」は、ダミーのＭＣ−ＰＣ距離をμｍ単位で表し、図１２においてｘ軸上で変動する変数である。モデルにおいて用いたｄの例示的な値は０．１μｍである。デバイス９００のアクティブ領域（Ｒｘ）９４０は、ＬRX  ｘ  ＷRXである。ソース９１０には測定コンタクト９５０，９５２が設けられ、ドレイン９２０には追加のコンタクト９６０、９６２、および９６４が設けられている。
【００６７】
図１３は、（ａ）有限要素モデル（ＦＥＭ）応力計算、および（ｂ）デバイス・データから取得した、チャネル応力対パーセント金属コンタクト（ＭＣ）・ストラッピングを示すグラフである。ｘ軸は、ストラッピングの割合を０％から１００％までの間で示し、左側のｙ軸は、ＦＥＭシミュレーション結果について応力をメガパスカル（ＭＰｚ）単位で示し、右側のｙ軸は、本発明の分析モデルについて正規化した単位のない応力値を示す。このグラフは、ＦＥＭシミュレーション結果がデバイス・データを概ね追跡することを証明する。
【００６８】
図１４は、（ａ）有限要素モデル（ＦＥＭ）応力計算、ならびに（ｂ）本発明による分析モデルおよびアルゴリズムを用いた分析計算から取得した、犠牲ゲートとコンタクトとの間のチャネル応力対金属コンタクト（ＭＣ）カット数を示すグラフである。ｘ軸は、例えばゼロ、１、または２等のＭＣカット数を示し、ｙ軸は、有限要素シミュレーション結果および本発明の分析モデルの双方について、応力をＭＰａ単位で示す。このグラフは、分析モデルがＦＥＭ結果を緊密に追跡することを証明する。
【００６９】
図１５は、（ａ）有限要素モデル（ＦＥＭ）応力計算、ならびに（ｂ）本発明による分析モデルおよびアルゴリズムを用いた分析計算から取得した、チャネル応力対パーセントＭＣストラッピングを示すグラフである。ｘ軸は、ストラッピングの割合を０％から１００％までの間で示し、ｙ軸は、有限要素シミュレーション結果および本発明の分析モデルの双方について、応力をＭＰａ単位で示す。このグラフは、分析モデルがＦＥＭ結果を緊密に追跡することを証明する。
【００７０】
図１６は、（ａ）有限要素モデル（ＦＥＭ）応力計算、ならびに（ｂ）本発明による分析モデルおよびアルゴリズムを用いた分析計算から取得した、チャネル応力対ＭＣ距離を示すグラフである。対数のｘ軸は、ＭＣ−ＰＣ距離をμｍの単位で示し、ｙ軸は、有限要素シミュレーション結果および本発明の分析モデルの双方について、応力をＭＰａ単位で示す。このグラフも、分析モデルがＦＥＭ結果を緊密に追跡することを証明する。
【００７１】
本発明の更に別の態様によれば、半導体トランジスタ・デバイス等の半導体デバイスの設計を最適化するための、コンピュータによって実施されるシステムおよび方法が提供される。これは、トランジスタ応力を加える１枚以上のライナ膜を有するように設計される。ライナ膜応力効果をモデリングする機能によって、回路設計者が、応力効果について回路を最適化することが可能となる。
【００７２】
一般に、隣接する形状の存在は、犠牲ゲートが経験する応力を劣化させる傾向があり、従って性能を低下させる。一例は、犠牲ゲートに隣接するローカル相互接続（ＭＣ）である。一般に、ＭＣ形状が犠牲ゲートに近付くほど、応力は低下する。ＭＣストラッピング・ファクタが低減すると、ライナ膜の遮断が小さくなるため、応力は増加する。しかしながら、これらの変更は、トランジスタの電気的応答の他の側面に影響を与える。例えば、ＭＣ形状をゲートに近付くように動かすと、ゲートとの容量性結合が増大し、これは一般に負の要因である。ストラッピング・ファクタを低減させると、トランジスタの有効直列抵抗が増大するが、これも負の要因である。また、隣接するＰＣ配線／ゲート等の他の要因も、応力応答に影響を与える可能性がある。例えば、近接したＰＣゲートは、性能を改善させるが、応力を低下させる。隣接するＰＣ配線は、配線抵抗を低下させるが、応力を低下させることがある。従って、応力と他の回路の電気的ファクタとの間には設計のトレードオフがあるので、回路応答を最適化するように、応力を用いたコンパクト・モデルを用いることが望ましい。
【００７３】
図１７は、応力を用いたコンパクト・モデルを用いて回路設計を最適化するためのステップを示すフローチャート１０００である。このプロセスは、回路レイアウト、抽出、コンパクト・モデル、および回路シミュレーション間の繰り返しループから成る。最適化は、手作業で実行するか、または、Newtonヒル・クライム（hill-climbing）手法または遺伝的アルゴリズムまたは他の方法等の技法を用いる最適化プログラムによって駆動することができる。回路レイアウトの変更は、手作業で、または自動化プログラムを用いて実行可能である。最初のステップ１００３に示すように、例えば回路内のデバイスのグラフィック・レイアウト・データを読み取ることを含む、初期回路レイアウトを提供するステップが示されている。次いで、ステップ１００６において、図５から図９に関連付けて本発明に記載したように、応力を用いたレイアウト抽出プログラムを用いて、ネットリストを構築する。
【００７４】
次にステップ１００９に進むと、応力によるコンパクト・モデルを用いて、設計した回路をシミュレーションするステップが示されている。次のステップ１０１２は、その特定の設計について回路性能目標が達成されたか否かを判定することを含む。性能目標が達成されている場合、プロセスはステップ１０１８において終了する。あるいは、設計回路がそれらの性能目標に達成していない場合、ステップ１０１５に示すように回路設計を変更することができ、応力によるレイアウト抽出プログラムを用いて新しいネットリストを構築するために、プロセスはステップ１００６に戻る。
【００７５】
本発明において記載した技法は、処理およびプログラム・ストレージ、またはメモリ・リソースを含む適切な計算リソースを用いて実施することができる。１つ以上のプロセッサが、ソフトウェア、ファームウェア、ミクロ・コード等のコンピュータ・コード・デバイスのいずれかのタイプを実行して、本発明に記載した機能を達成することができる。従って、かかるコンピュータ・コード・デバイスを明確に具現化するコンピュータ・プログラムまたはプログラム・ストレージ・デバイスを、当業者に明らかな方法で提供することができる。本発明は、特定の例示的な実施形態を参照して記載した。本発明の範囲から逸脱することなく、当業者には何らかの変形および変更が明らかであろう。例示的な実施形態は例示的なものとして意図され、本発明の範囲を限定するものではない。
【産業上の利用可能性】
【００７６】
本発明は、半導体デバイスの分野において有用であり、更に具体的には、応力をかけた電界効果トランジスタに関連する。
【図面の簡単な説明】
【００７７】
【図１】金属コンタクト（ＭＣ）・ストラッピングを用いる半導体デバイスの一例を示す。
【図２】本発明に従った半導体デバイスの第１のモデルを断面図で示す。
【図３】本発明の方法に従ってトランジスタ・デバイス応力の影響を計算するための代替的な実施形態を示す。
【図４】本発明の方法に従ってトランジスタ・デバイス応力の影響を計算するための代替的な実施形態を示す。
【図５】本発明に従って、図３に示したネットリスト抽出プログラム３２０により実施される方法を示す。
【図６】本発明に従って、図３に示したネットリスト抽出プログラム３２０により実施される方法を示す。
【図７】本発明に従って新しいバケットを形成するプロセスの一部であるゲート端部拡張の一例を示す。
【図８】ＢＰ／ＢＮ界面６００、および、ゲート／ＦＥＴ領域５１５を画定する端部から各ＢＰ／ＢＮ界面までの測定された距離を示す。
【図９】本発明に従って、図３に示したコンパクト・モデル・プログラム３４０により実施される方法を示す。
【図１０】本発明の方法によって分析することができるいっそう複雑なＦＥＴ構成の例を示す。
【図１１】本発明の方法によって分析することができるいっそう複雑なＦＥＴ構成の例を示す。
【図１２】ＭＣストラッピング効果を測定するための更に別の例示的なＦＥＴ構造を示す。
【図１３】（ａ）有限要素モデル（ＦＥＭ）応力計算および（ｂ）デバイス・データから取得した、チャネル応力対パーセント金属コンタクト（ＭＣ）・ストラッピングを示すグラフである。
【図１４】（ａ）有限要素モデル（ＦＥＭ）応力計算、ならびに（ｂ）本発明による分析モデルおよびアルゴリズムを用いた分析計算から取得した、チャネル応力対金属コンタクト（ＭＣ）カット数を示すグラフである。
【図１５】（ａ）有限要素モデル（ＦＥＭ）応力計算、ならびに（ｂ）本発明による分析モデルおよびアルゴリズムを用いた分析計算から取得した、チャネル応力対パーセントＭＣストラッピングを示すグラフである。
【図１６】（ａ）有限要素モデル（ＦＥＭ）応力計算、ならびに（ｂ）本発明による分析モデルおよびアルゴリズムを用いた分析計算から取得した、チャネル応力対ＭＣ距離を示すグラフである。
【図１７】応力によるコンパクト・モデルを用いて回路設計を最適化するためのステップを示すフローチャートである。