(57)【要約】【課題】電源投入順序の制約を取り除くこと。【解決手段】異常論理検出回路８ａがバッファ回路３３内の接続点Ｎ１５，Ｎ２４の論理状態を監視している。第２電源ＶＤＤ２のみが投入された場合には、接続点Ｎ１３，２３の論理状態は不定となる。出力トランジスタＱ１３，Ｑ１４を同時にオン動作状態にする異常論理状態（“Ｈ”、“Ｌ”）が所定期間継続すると異常論理検出回路８ａによってリセット用トランジスタＱ１６がオン駆動され、接続点Ｎ２３は第２電源（ＶＤＤ２）６に接続され、出力トランジスタＱ１４がオフ動作を行う。第２電源（ＶＤＤ２）６から出力トランジスタＱ１３，Ｑ１４を経由して接地（ＧＮＤ）に至る貫通電流経路が遮断される。また、プルダウン用トランジスタＱ１５がオフ動作状態になるので、第２電源６，トランジスタＱ１３，Ｑ１５を経由して接地（ＧＮＤ）に至る貫通電流経路も遮断される。【選択図】      図１
2004215019.tif 000002
【特許請求の範囲】
【請求項１】
第１電源を動作電源とする第１電源系回路と前記第１電源よりも高い電圧の第２電源を動作電源とする第２電源系回路との間に介在し、信号レベル変換を行って前記第１電源系回路と前記第２電源系回路との間の信号授受を実現するレベル変換機能付き入出力回路であって、
前記第１電源を動作電源とし、前記第１電源系回路からの出力信号を当該出力信号の論理状態と同一の論理状態で伝達する第１伝達路および第２伝達路を有する第１回路と、
前記第２電源を動作電源とし、前記第１回路の前記第１伝達路および第２伝達路からの信号を第２電源による信号レベルで伝達する第３伝達路および第４伝達路、および前記第２電源と接地との間に直列接続された逆特性の２つの出力トランジスタであって、接続端が前記第２電源系回路の信号が入出力する入出力端子に接続され、前記第３伝達路および第４伝達路の信号をそれぞれ受けて、一方が導通状態、他方が非導通状態となることによって前記第１電源系回路の出力信号と同じ論理状態の信号を前記入出力端子に出力し、共に非導通状態となることによって前記入出力端子に対し高インピーダンス状態となる２つの出力トランジスタを有する第２回路と、
前記第３伝達路および第４伝達路の論理状態を監視し前記２つの出力トランジスタを共に導通状態にする異常論理状態が所定期間継続するのを検出する異常論理検出回路と、
前記異常論理検出回路の検出信号を受けて、前記第３伝達路と第４伝達路のうち前記２つの出力トランジスタにおける接地側の出力トランジスタを導通状態にしている伝達路の論理状態を強制的に反転させるリセット用トランジスタと、
前記入出力端子と接地との間に接続され、前記異常論理検出回路の検出信号を受けて、導通状態から非導通状態に反転させられるプルダウン用トランジスタと、
前記第２電源系回路から前記入出力端子に印加された信号を信号レベル変換を行って前記第１電源系回路に伝達する第３回路と、
を備えたことを特徴とするレベル変換機能付き入出力回路。
【請求項２】
第１電源を動作電源とする半導体集積回路と前記第１電源よりも高い電圧の第２電源を動作電源とする外部回路が接続される前記半導体集積回路の入出力端子との間に介在し、信号レベル変換を行って前記半導体集積回路と前記外部回路との間の信号授受を実現するレベル変換機能付き入出力回路を備える半導体集積回路装置であって、
前記レベル変換機能付き入出力回路は、
前記第１電源を動作電源とし、前記半導体集積回路からの出力信号を当該出力信号の論理状態と同一の論理状態で伝達する第１伝達路および第２伝達路を有する第１回路と、
前記第２電源を動作電源とし、前記第１回路の前記第１伝達路および第２伝達路からの信号を第２電源による信号レベルで伝達する第３伝達路および第４伝達路、および前記第２電源と接地間に直列接続された逆特性の２つのトランジスタであって、接続端が前記入出力端子に接続され、前記第３伝達路および第４伝達路の信号をそれぞれ受けて、一方が導通状態、他方が非導通状態となることによって前記半導体集積回路の出力信号と同じ論理状態の信号を前記入出力端子に出力し、共に非導通状態となることによって前記入出力端子に対し高インピーダンス状態となる２つの出力トランジスタとを有する第２回路と、
前記第３伝達路および第４伝達路の論理状態を監視し前記２つの出力トランジスタを共に導通状態にする異常論理状態が所定期間継続するのを検出する異常論理検出回路と、
前記異常論理検出回路の検出信号を受けて、前記第３伝達路と第４伝達路のうち前記２つの出力トランジスタにおける接地側の出力トランジスタを導通状態にしている伝達路の論理状態を強制的に反転させるリセット用トランジスタと、
前記入出力端子と接地との間に接続され、前記異常論理検出回路の検出信号を受けて、導通状態から非導通状態に反転させられるプルダウン用トランジスタと、
前記外部回路から前記入出力端子に印加された信号を信号レベル変換を行って前記半導体集積回路に伝達する第３回路と、
を備えたことを特徴とするレベル変換機能付き入出力回路を備える半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、異なる電源電圧でそれぞれ駆動される回路間の接続を容易にする信号レベル変換機能付き入出力回路および信号レベル変換機能付き入出力回路を備える半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路装置では、高集積化や動作周波数の高速化に伴う発熱量を抑制するため、動作電源の低電圧化が図られている。そのような動作電源の低電圧化が図られている半導体集積回路装置では、従前の高い動作電源を有する外部回路との接続を容易にするため、信号レベル変換機能付き入出力回路が設けられている（例えば特許文献１）。
【０００３】
この信号レベル変換機能付き入出力回路は、半導体集積回路の電源と同じ電圧の第１電源を動作電源とし、半導体集積回路からの出力信号を当該出力信号の論理状態と同一の論理状態で伝達する第１伝達路および第２伝達路を有する第１回路と、外部回路が持つ高い電源と同じ電圧の第２電源を動作電源とし、前記第１回路の前記第１伝達路および第２伝達路からの信号を第２電源による信号レベルで伝達する第３伝達路および第４伝達路、および前記第２電源と接地との間に直列接続された逆特性の２つの出力トランジスタであって、接続端が前記外部回路の信号が入出力する入出力端子に接続され、前記第３伝達路および第４伝達路の信号をそれぞれ受けて、一方が導通状態、他方が非導通状態となることによって前記半導体集積回路の出力信号と同じ論理状態の信号を前記入出力端子に出力し、共に非導通状態となることによって前記入出力端子に対し高インピーダンス状態となる２つの出力トランジスタを有する第２回路と、前記外部回路から前記入出力端子に印加された信号を信号レベル変換を行って前記半導体集積回路に伝達する第３回路とを備えている。なお、前記入力端子にプルダウン用のトランジスタが接続される場合もある。
【０００４】
【特許文献１】
特開平９−８３３３９号公報（図４４、０００１〜０００９）
【０００５】
【発明が解決しようとする課題】
ところが、上記のように構成される信号レベル変換機能付き入出力回路を備える半導体集積回路装置では、第１電源と第２電源は、別個独立の電源であるので、第２電源が先に投入され、その後に第１電源が投入されることが起こる。このような場合には、第１電源が投入されるまでの期間では、第１回路における第１伝達路および第２伝達路における信号状態は不定であるので、第２回路においては、前記第１伝達路および第２伝達路からの信号を第２電源による信号レベルに変換する値が一義的に定まらず、第３伝達路および第４伝達路の信号レベルが２つの出力トランジスタを同時にオン動作させる異常論理状態となることが起こる。
【０００６】
すなわち、第２電源が投入された後、第１電源の投入が相当程度遅れたり、何らかの理由で第１電源が投入されないようなことがあると、上記の異常論理状態が発生し、第２電源→２つの出力トランジスタ→接地（ＧＮＤ）の経路で不要な貫通電流が流れる。また、入力端子にプルダウントランジスタが接続されている場合には、さらに、第２電源→２つの出力トランジスタのうち第２電源側のトランジスタ→プルダウントランジスタ→接地（ＧＮＤ）の経路で不要な貫通電流が流れる。このような貫通電流の発生は、回路の損傷等を招来する。
【０００７】
したがって、上記のように構成される信号レベル変換機能付き入出力回路を備える半導体集積回路装置では、電源の投入順序を規定する必要があるという問題があった。
【０００８】
この発明は上記の点に鑑みてなされたもので、一対の出力用トランジスタの両方が同時にオン動作を行う異常論理状態を検出し、その異常論理状態を強制的にリセットすることによって、電源投入順序の制約を取り除くことができる信号レベル変換機能付き入出力回路および信号レベル変換機能付き入出力回路を備える半導体集積回路装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるレベル変換機能付き入出力回路は、第１電源を動作電源とする第１電源系回路と前記第１電源よりも高い電圧の第２電源を動作電源とする第２電源系回路との間に介在し、信号レベル変換を行って前記第１電源系回路と前記第２電源系回路との間の信号授受を実現するレベル変換機能付き入出力回路であって、前記第１電源を動作電源とし、前記第１電源系回路からの出力信号を当該出力信号の論理状態と同一の論理状態で伝達する第１伝達路および第２伝達路を有する第１回路と、前記第２電源を動作電源とし、前記第１回路の前記第１伝達路および第２伝達路からの信号を第２電源による信号レベルで伝達する第３伝達路および第４伝達路、および前記第２電源と接地との間に直列接続された逆特性の２つの出力トランジスタであって、接続端が前記第２電源系回路の信号が入出力する入出力端子に接続され、前記第３伝達路および第４伝達路の信号をそれぞれ受けて、一方が導通状態、他方が非導通状態となることによって前記第１電源系回路の出力信号と同じ論理状態の信号を前記入出力端子に出力し、共に非導通状態となることによって前記入出力端子に対し高インピーダンス状態となる２つの出力トランジスタを有する第２回路と、前記第３伝達路および第４伝達路の論理状態を監視し前記２つの出力トランジスタを共に導通状態にする異常論理状態が所定期間継続するのを検出する異常論理検出回路と、前記異常論理検出回路の検出信号を受けて、前記第３伝達路と第４伝達路のうち前記２つの出力トランジスタにおける接地側の出力トランジスタを導通状態にしている伝達路の論理状態を強制的に反転させるリセット用トランジスタと、前記入出力端子と接地との間に接続され、前記異常論理検出回路の検出信号を受けて、導通状態から非導通状態に反転させられるプルダウン用トランジスタと、前記第２電源系回路から前記入出力端子に印加された信号を信号レベル変換を行って前記第１電源系回路に伝達する第３回路とを備えたことを特徴とする。
【００１０】
この発明によれば、異常論理検出回路が、第２回路の第３伝達路および第４伝達路の論理状態を監視している。第１電源が投入されず、第２電源のみが投入された場合には、第１回路が有する第１伝達路および第２伝達路の論理状態は不定となり、当該第１伝達路および第２伝達路からの信号を第２電源による信号レベルで伝達する第２回路の第３伝達路および第４伝達路でも論理状態が不定となる。このとき、第３伝達路および第４伝達路の論理状態が第２電源と接地との間に直列接続された逆特性の２つの出力トランジスタを同時に導通状態にする異常論理状態となり、その異常論理状態が所定期間継続すると、異常論理検出回路が異常検出を行い、リセット用トランジスタがオン駆動され、第３伝達路と第４伝達路のうち、２つの出力トランジスタにおける接地側の出力トランジスタを導通状態にしている伝達路の論理状態が強制的に反転させられる。また、プルダウン用トランジスタは、異常論理検出回路が異常検出を行わない場合には導通状態にあるが、異常論理検出回路が異常検出を行うと導通状態から非導通状態に反転させられる。
【００１１】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる信号レベル変換機能付き入出力回路および信号レベル変換機能付き入出力回路を備える半導体集積回路装置の好適な実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１である信号レベルシフト機能付き入出力回路を備える半導体集積回路装置の構成を示す回路図である。まず、図５を参照して信号レベルシフト機能付き入出力回路の一般的な構成と動作について説明する。なお、図５は、この発明の理解を容易にするために用いる信号レベルシフト機能付き入出力回路を備える半導体集積回路装置の構成を示す回路図である。
【００１３】
図５において、内部回路１は、第１電源ＶＤＤ１を動作電源とする半導体集積回路（ＬＳＩ）である。入出力端子２は、当該半導体集積回路装置の入出力端子である。この入出力端子２には、第１電源ＶＤＤ１よりも高い電圧の第２電源ＶＤＤ２を動作電源とする外部回路の信号が入出力される。
【００１４】
内部回路１と入出力端子２との間には、出力バッファ回路３０と入力バッファ回路４とが並列に接続されている。これらは同一の半導体基板上に形成されている。出力バッファ回路３０と入力バッファ回路４は、共に、第１電源ＶＤＤ１で動作する回路部分と第２電源ＶＤＤ２で動作する回路部分とで構成されている。なお、図中、符号５は、第１電源ＶＤＤ１を示し、符号６は、第２電源ＶＤＤ２を示している。
【００１５】
出力バッファ回路３０は、内部回路１に接続され第１電源ＶＤＤ１で動作する入出力コントロール回路３１と、入出力端子２に接続され第２電源ＶＤＤ２で動作するバッファ回路３３と、入出力コントロール回路３１とバッファ回路３３との間に在って第１電源ＶＤＤ１と第２電源ＶＤＤ２とで動作する信号レベル変換回路３２とで構成され、各回路間は２つの信号伝達路を介して接続されている。
【００１６】
また、入出力端子２と接地（ＧＮＤ）との間には、プルダウン用のＮＭＯＳトランジスタＱ１５が接続され、ＮＭＯＳトランジスタＱ１５のゲート電極には、第２電源６が接続されている。さらに、入出力端子２には、当該入出力回路を静電破壊から保護する静電保護回路７が接続されている。以下、各部の具体的な構成を説明する。
【００１７】
入出力コントロール回路３１は、インバータゲートＧ１、Ｇ２、Ｇ３と２入力のＮＯＲゲートＧ４と、２入力のＮＡＮＤゲートＧ５とを備えている。これらのゲートは、ＭＯＳトランジスタで構成され、信号を外部に出力するか外部から入力するかの制御を行うように構成されている。
【００１８】
インバータゲートＧ１の入力端には内部回路１からコントロール信号ＩＮ１が入力され、インバータゲートＧ２の入力端には内部回路１から出力信号ＩＮ２が入力される。インバータゲートＧ１の出力端は、インバータゲートＧ３の入力端とＮＡＮＤゲートＧ５の一方の入力端とに接続され、インバータゲートＧ３の出力端は、ＮＯＲゲートＧ４の一方の入力端に接続されている。インバータゲートＧ２の出力端は、ＮＡＮＤゲートＧ５の他方の入力端とＮＯＲゲートＧ４の他方の入力端に接続されている。ＮＯＲゲートＧ４の出力端は、信号レベル変換回路３２との接続点Ｎ１０を構成し、ＮＡＮＤゲートＧ５の出力端は、信号レベル変換回路３２との接続点Ｎ２０を構成している。
【００１９】
信号レベル変換回路３２は、入出力コントロール回路３１の２つの出力をそれぞれ受ける２つの信号伝達路が形成されている。一方の信号伝達路は、ＰＭＯＳトランジスタＱ１，Ｑ４，Ｑ５と、ＮＭＯＳトランジスタＱ２，Ｑ６と、ＮＭＯＳトランスファーゲートＱ３とで構成されている。他方の信号伝達路は、ＰＭＯＳトランジスタＱ７，Ｑ１０，Ｑ１１と、ＮＭＯＳトランジスタＱ８，Ｑ１２と、ＮＭＯＳトランスファーゲートＱ９とで構成されている。
【００２０】
一方の信号伝達路の構成について説明する。ＰＭＯＳトランジスタＱ１のゲート電極とＮＭＯＳトランジスタＱ２のゲート電極は、共通に入出力コントロール回路３１との接続点Ｎ１０に接続されている。ＰＭＯＳトランジスタＱ１のソース電極は、第１電源５に接続され、ドレイン電極は、接続点Ｎ１１を介してＮＭＯＳトランジスタＱ２のドレイン電極に接続されている。ＮＭＯＳトランジスタＱ２のソース電極は、接地（ＧＮＤ）に接続されている。このＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２の直列回路は、インバータゲートを構成している。
【００２１】
ＮＭＯＳトランスファーゲートＱ３のゲート電極は、第１電源５に接続され、ソース電極は、ＰＭＯＳトランジスタＱ１のドレイン電極とＮＭＯＳトランジスタＱ２のドレイン電極との接続点Ｎ１１に接続され、ドレイン電極は、接続点Ｎ１２を介してＰＭＯＳトランジスタＱ４のドレイン電極に接続されている。ＰＭＯＳトランジスタＱ４のソース電極は、第２電源６に接続されている。
【００２２】
ＰＭＯＳトランジスタＱ５のゲート電極とＮＭＯＳトランジスタＱ６のゲート電極は、共通に接続点Ｎ１２に接続されている。ＰＭＯＳトランジスタＱ５のソース電極は、第２電源６に接続され、ドレイン電極は、接続点Ｎ１３を介してＮＭＯＳトランジスタＱ６のドレイン電極に接続されている。ＮＭＯＳトランジスタＱ６のソース電極は、接地（ＧＮＤ）に接続されている。接続点Ｎ１３には、ＰＭＯＳトランジスタＱ４のゲート電極が接続されている。ＰＭＯＳトランジスタＱ４，Ｑ５とＮＭＯＳトランジスタＱ６との全体は、ラッチ型レベル変換回路を構成している。接続点Ｎ１３は、バッファ回路３３との一方の接続点である。
【００２３】
次に、他方の信号伝達路の構成について説明する。ＰＭＯＳトランジスタＱ７のゲート電極とＮＭＯＳトランジスタＱ８のゲート電極は、共通に入出力コントロール回路３１との接続点Ｎ２０に接続されている。ＰＭＯＳトランジスタＱ７のソース電極は、第１電源５に接続され、ドレイン電極は、接続点Ｎ２１を介してＮＭＯＳトランジスタＱ８のドレイン電極に接続されている。ＮＭＯＳトランジスタＱ８のソース電極は、接地（ＧＮＤ）に接続されている。このＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８の直列回路は、インバータゲートを構成している。
【００２４】
ＮＭＯＳトランスファーゲートＱ９のゲート電極は、第１電源５に接続され、ソース電極は、ＰＭＯＳトランジスタＱ７のドレイン電極とＮＭＯＳトランジスタＱ８のドレイン電極との接続点Ｎ２１に接続され、ドレイン電極は、接続点Ｎ２２を介してＰＭＯＳトランジスタＱ１０のドレイン電極に接続されている。ＰＭＯＳトランジスタＱ１０のソース電極は、第２電源６に接続されている。
【００２５】
ＰＭＯＳトランジスタＱ１１のゲート電極とＮＭＯＳトランジスタＱ１２のゲート電極は、共通に接続点Ｎ２２に接続されている。ＰＭＯＳトランジスタＱ１１のソース電極は、第２電源６に接続され、ドレイン電極は、接続点Ｎ２３を介してＮＭＯＳトランジスタＱ１２のドレイン電極に接続されている。ＮＭＯＳトランジスタＱ１２のソース電極は、接地（ＧＮＤ）に接続されている。接続点Ｎ２３には、ＰＭＯＳトランジスタＱ１０のゲート電極が接続されている。ＰＭＯＳトランジスタＱ１０，Ｑ１１とＮＭＯＳトランジスタＱ１２との全体は、ラッチ型レベル変換回路を構成している。接続点Ｎ２３は、バッファ回路３３との他方の接続点である。
【００２６】
このように、信号レベル変換回路３２では、入出力コントロール回路３１側の、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２とからなるインバータゲートと、ＮＭＯＳトランスファーゲートＱ３と、ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８とからなるインバータゲートと、ＮＭＯＳトランスファーゲートＱ９とが第１電源５（ＶＤＤ１）を与えられて動作する。そして、バッファ回路３３側の、ＰＭＯＳトランジスタＱ４，Ｑ５，ＮＭＯＳトランジスタＱ６からなるラッチ型レベル変換回路と、ＰＭＯＳトランジスタＱ１０，Ｑ１１，ＮＭＯＳトランジスタＱ１２からなるラッチ型レベル変換回路とが第２電源６（ＶＤＤ２）を与えられて動作するようになっている。
【００２７】
したがって、入出力コントロール回路３１の接続点Ｎ１０に現れる第１電源ＶＤＤ１による信号は、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２とからなるインバータゲートおよびトランスファーゲートＱ３を経由したＰＭＯＳトランジスタＱ４，Ｑ５，ＮＭＯＳトランジスタＱ６からなるラッチ型レベル変換回路にて第２電源ＶＤＤ２による信号レベルに変換され、接続点Ｎ１３からバッファ回路３３に出力される。
【００２８】
また、入出力コントロール回路３１の接続点Ｎ２０に現れる第１電源ＶＤＤ１による信号は、ＰＭＯＳトランジスタＱ７とＮＭＯＳトランジスタＱ８からなるインバータゲートおよびトランスファーゲートＱ９を経由したＰＭＯＳトランジスタＱ１０，Ｑ１１，ＮＭＯＳトランジスタＱ１２からなるラッチ型レベル変換回路にて第２電源ＶＤＤ２による信号レベルに変換され、接続点Ｎ２３からバッファ回路３３に出力される。
【００２９】
バッファ回路３３は、ＣＭＯＳ構造を有するインバータゲートＧ１２〜Ｇ１７と、ＰＭＯＳトランジスタＱ１３およびＮＭＯＳトランジスタＱ１４で構成される最終段プッシュプル回路とで構成されている。
【００３０】
信号レベル変換回路３２の一方の接続点Ｎ１３は、インバータゲートＧ１２の入力端に接続され、インバータゲートＧ１２の出力端は、接続点Ｎ１４を介してインバータゲートＧ１４の入力端に接続されている。インバータゲートＧ１４の出力端は、接続点Ｎ１５を介してインバータゲートＧ１６の入力端に接続され、インバータゲートＧ１６の出力端は、接続点Ｎ１６を介してＰＭＯＳトランジスタＱ１３のゲート電極に接続されている。この構成によって、ＰＭＯＳトランジスタＱ１３のゲート電極には、接続点Ｎ１３と同一論理レベルの信号が印加される。
【００３１】
また、信号レベル変換回路３２の他方の接続点Ｎ２３は、インバータゲートＧ１３の入力端に接続され、インバータゲートＧ１３の出力端は、接続点Ｎ２４を介してインバータゲートＧ１５の入力端に接続されている。インバータゲートＧ１５の出力端は、接続点Ｎ２５を介してインバータゲートＧ１７の入力端に接続され、インバータゲートＧ１７の出力端は、接続点Ｎ２６を介してＮＭＯＳトランジスタＱ１４のゲート電極に接続されている。この構成によって、ＮＭＯＳトランジスタＱ１４のゲート電極には、接続点Ｎ２３と同一論理レベルの信号が印加される。
【００３２】
ＰＭＯＳトランジスタＱ１３のソース電極は、第２電源６に接続され、ドレイン電極は、ＮＭＯＳトランジスタＱ１４のドレイン電極と共に入出力端子２に接続されている。ＮＭＯＳトランジスタＱ１４のソース電極は、接地（ＧＮＤ）に接続されている。
【００３３】
なお、絶縁破壊を回避するために、入出力コントロール回路３１を構成するＭＯＳトランジスタと、ＰＭＯＳトランジスタＱ１，Ｑ７と、ＮＭＯＳトランジスタＱ２，Ｑ８のゲート絶縁膜よりも、ＰＭＯＳトランジスタＱ４，Ｑ５，Ｑ１０，Ｑ１１と、ＮＭＯＳトランジスタＱ３，Ｑ６，Ｑ９，Ｑ１２と、バッファ回路３３の最終段プッシュプル回路（ＰＭＯＳトランジスタＱ１３，ＮＭＯＳトランジスタＱ１４）を含むＭＯＳトランジスタのゲート絶縁膜の方が厚くなっている。
【００３４】
入力バッファ回路４は、入出力端子２から入力される第２電源ＶＤＤ２による信号を受ける入力ドライバ回路と、この入力ドライバ回路が出力する第２電源ＶＤＤ２による信号を第１電源ＶＤＤ１によるレベルに変換して内部回路１に出力する回路とで構成されている。
【００３５】
静電保護回路７は、入出力端子２から動作電圧を超える高電位の外部入力信号が入力されたときには低インピーダンス状態となり、低電位あるいは動作電圧の外部入力信号が入力されたときは高インピーダンス状態となることにより、入出力回路の静電破壊を保護する働きをする。静電保護回路７は、例えば、基板上に接合ダイオード、拡散領域、ポリシリコン層を用いた抵抗素子を組み合わせた構造で形成される。
【００３６】
次に、図５を参照して、上記のように構成される信号レベル変換機能付き入出力回路の動作について説明する。入出力コントロール回路３１には、内部回路１からコントロール信号ＩＮ１と出力信号ＩＮ２とが入力される。なお、コントロール信号ＩＮ１が高レベル（以下「“Ｈ”レベル」という）であることは、当該入出力回路が入力モードであることを意味し、コントロール信号ＩＮ１が低レベル（以下「“Ｌ”レベル」という）であることは、当該入出力回路が出力モードであることを意味している。また、プルダウン用のＮＭＯＳトランジスタＱ１５は、第２電源６の印加時は、常時導通状態になっている。
【００３７】
コントロール信号ＩＮ１が“Ｈ”レベルであれば、出力信号ＩＮ２が“Ｌ”レであれ“Ｈ”レベルであれ、接続点Ｎ１０は“Ｌ”レベルとなり、接続点Ｎ２０は“Ｈ”レベル（第１電源ＶＤＤ１の電圧レベル）となる。また、接続点Ｎ１３は“Ｌ”レベルとなり、接続点Ｎ２３は“Ｈ”レベル（第２電源ＶＤＤ２の電圧レベル）となる。これを受けてバッファ回路３３のＰＭＯＳトランジスタＱ１３，ＮＭＯＳトランジスタＱ１４では、いずれもがオフ動作を行うので、入出力端子２に対してバッファ回路３３は高インピーダンス状態になる。これによって入出力端子２に与えられた外部からの信号が損なわれずに入力バッファ回路４を介して内部回路１に伝達される。
【００３８】
一方、コントロール信号ＩＮ１が“Ｌ”レベルで、出力信号ＩＮ２が“Ｌ”レベルである場合には、接続点Ｎ１０，Ｎ２０は共に“Ｌ”レベルとなる。また、接続点Ｎ１３，Ｎ２３は共に“Ｌ”レベルとなる。これを受けてバッファ回路３３のＰＭＯＳトランジスタＱ１３，ＮＭＯＳトランジスタＱ１４では、ＰＭＯＳトランジスタＱ１３がオフ動作を行い、ＮＭＯＳトランジスタＱ１４がオン動作を行うので、入出力端子２には“Ｌ”レベルの信号が出力される。
【００３９】
また、コントロール信号ＩＮ１が“Ｌ”レベルで、出力信号ＩＮ２が“Ｈ”レベルである場合には、接続点Ｎ１０，Ｎ２０は共に“Ｈ”レベルとなり、また、接続点Ｎ１３，Ｎ２３は共に“Ｈ”レベルとなる。これを受けてバッファ回路３３のＰＭＯＳトランジスタＱ１３，ＮＭＯＳトランジスタＱ１４では、ＰＭＯＳトランジスタＱ１３がオン動作を行い、ＮＭＯＳトランジスタＱ１４がオフ動作を行うので、入出力端子２には“Ｈ”レベルの信号が出力される。
【００４０】
このように、信号レベル変換機能付き入出力回路では、通常の動作状態においては、信号レベル変換回路３２とバッファ回路３３との接続点Ｎ１３，Ｎ２３での論理状態は（“Ｌ”，“Ｈ”）、（“Ｈ”，“Ｈ”）、（“Ｌ”，“Ｌ”）のいずれかとなる。ところが、第１電源ＶＤＤ１と第２電源ＶＤＤ２は、別個独立の電源であるので、第２電源ＶＤＤ２が先に投入され、その後に第１電源ＶＤＤ１が投入されることが起こる。
【００４１】
このような場合には、第１電源ＶＤＤ１が投入されるまでの期間では、入出力コントロール回路３１と信号レベル変換回路３２との接続点Ｎ１０，Ｎ２０の信号状態は不定であり、信号レベル変換回路３２の各部の値は一義的に定まらない状態である。したがって、信号レベル変換回路３２とバッファ回路３３との接続点Ｎ１３，Ｎ２３での論理状態は、不定となり、接続点Ｎ１３が“Ｈ”レベル，接続点Ｎ２３が“Ｌ”レベルとなることもあり得る。
【００４２】
接続点Ｎ１３，Ｎ２３の論理状態が“Ｈ”レベル，“Ｌ”レベルとなると、一対の出力用トランジスタであるＰＭＯＳトランジスタＱ１３，ＮＭＯＳトランジスタＱ１４が同時に両方オン動作状態となるので、バッファ回路３３において、第２電源（ＶＤＤ２）６→ＰＭＯＳトランジスタＱ１３→ＮＭＯＳトランジスタＱ１４→接地（ＧＮＤ）の経路で貫通電流が流れる。また、プルダウン用のＮＭＯＳトランジスタＱ１５は、第２電源（ＶＤＤ２）６の投入によってオン動作をしているので、第２電源（ＶＤＤ２）６→ＰＭＯＳトランジスタＱ１３→ＮＭＯＳトランジスタＱ１５→接地（ＧＮＤ）の経路で貫通電流が流れる。
【００４３】
したがって、上記のように構成される信号レベル変換機能付き入出力回路では、第２電源ＶＤＤ２が投入された後に第１電源ＶＤＤ１が相当程度遅れて投入されたり、何らかの理由で第１電源が投入されないようなことがあると、継続して流れる貫通電流によって回路の損傷等を招来するので、電源の投入順序を規定する必要がある。
【００４４】
そこで、この発明では、一対の出力用トランジスタの両方が同時にオン動作を行う異常論理状態を検出し、その異常論理状態を強制的にリセットすることによって、電源投入順序の制約を取り除くことができる信号レベル変換機能付き入出力回路および信号レベル変換機能付き入出力回路を備える半導体集積回路装置を実現するようにしている。
【００４５】
以下、図１を参照して実施の形態１である信号レベル変換機能付き入出力回路を備える半導体集積回路装置の構成について説明する。なお、図１では、図５に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態１に関わる部分を中心に説明する。
【００４６】
図１に示すように、実施の形態１である信号レベル変換機能付き入出力回路では、図５に示した構成において、出力バッファ回路３０に代えて、出力バッファ回路３ａが設けられている。出力バッファ回路３ａには、リセット回路８が設けられている。
【００４７】
リセット回路８は、複数のゲートで構成される異常論理検出回路８ａと、リセット用のＮＭＯＳトランジスタＱ１６とで構成されている。そして、上記プルダウン用のＮＭＯＳトランジスタＱ１５は、リセット回路８によってオンオフ制御されるようになっている。
【００４８】
異常論理検出回路８ａは、２入力のＮＡＮＤゲートＧ１９，Ｇ２２と、インバータゲートＧ２０と、遅延回路インバータゲートＧ２１とで構成されている。これらのインバータゲートは、ＭＯＳトランジスタで構成され、ＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１４が共にオン動作を行う異常論理状態を検出するように構成されている。
【００４９】
バッファ回路３３の最終段プッシュプル回路では、ＰＭＯＳトランジスタＱ１３はゲート電極の入力レベルが“Ｌ”レベルのとき、オン動作を行う。このときには、接続点１５は“Ｈ”レベルになっている。また、ＮＭＯＳトランジスタＱ１４はゲート電極の入力レベルが“Ｈ”レベルのとき、オン動作を行う。このときには、接続点２４は“Ｈ”レベルになっている。そこで、ＮＡＮＤゲートＧ１９の一方の入力端に接続点Ｎ１５が接続され、他方の入力端に接続点Ｎ２４が接続されている。
【００５０】
ＮＡＮＤゲートＧ１９の出力端は、接続点２７を介してインバータゲートＧ２０の入力端に接続されている。インバータゲートＧ２０の出力端は、遅延回路インバータゲートＧ２１の入力端に接続され、また接続点２８を介してＮＡＮＤゲートＧ２２の一方の入力端とに接続されている。遅延回路インバータゲートＧ２１の出力端は、接続点２９を介してＮＡＮＤゲートＧ２２の他方の入力端に接続されている。遅延回路インバータゲートＧ２１は、入力端と出力端の論理状態を同一にするため偶数個のインバータゲートが直列に接続されている。
【００５１】
ＮＡＮＤゲートＧ２２の出力端は、接続点３０を介して、プルダウン用のＮＭＯＳトランジスタＱ１５のベース電極とリセット用のＰＭＯＳトランジスタＱ１６のベース電極とに接続されている。リセット用のＰＭＯＳトランジスタＱ１６のドレイン電極は、接続点１３に接続され、ソース電極は、第２電源６に接続されている。プルダウン用のＮＭＯＳトランジスタＱ１５のソース電極は、第２電源６に接続され、ドレイン電極は、入出力端子２に接続されている。
【００５２】
次に、図１〜図３を参照して、上記のように構成される信号レベル変換機能付き入出力回路の動作について説明する。なお、図２は、信号レベル変換機能付き入出力回路の通常時の動作を説明するタイムチャートである。図３は、信号レベル変換機能付き入出力回路の論理異常検出時の動作を説明するタイムチャートである。
【００５３】
まず、図１、図２を参照して、第１電源ＶＤＤ１と第２電源ＶＤＤ２とが共に正常に印加されている通常の動作状態について説明する。入出力コントロール回路３１には、内部回路１からコントロール信号ＩＮ１と出力信号ＩＮ２とが入力される。
【００５４】
コントロール信号ＩＮ１が“Ｈ”レベルであれば、出力信号ＩＮ２が“Ｌ”レベルであれ“Ｈ”レベルであれ、接続点Ｎ１０は“Ｌ”レベルとなり、接続点Ｎ２０は“Ｈ”レベルとなる。また、接続点Ｎ１３は“Ｌ”レベルとなり、接続点Ｎ２３は“Ｈ”レベルとなる。これによって、バッファ回路３３内の接続点Ｎ１５は“Ｌ”レベルとなり、接続点Ｎ２４は“Ｌ”レベルとなる。
【００５５】
その結果、異常論理検出回路８ａでは、ＮＡＮＤゲートＧ１９の２入力が共に“Ｌ”レベルであるので、インバータゲートＧ２２の出力は“Ｈ”レベルとなり、ＰＭＯＳトランジスタＱ１６はオフ動作を行う。つまり、バッファ回路３３では、支障無くＰＭＯＳトランジスタＱ１３，ＮＭＯＳトランジスタＱ１４が、共にオフ動作を行い、入出力端子２に対してバッファ回路３３は高インピーダンス状態になる。また、インバータゲートＧ２２の出力が“Ｈ”レベルになると、プルダウン用のＮＭＯＳトランジスタＱ１５はオン動作を行う。これによって入出力端子２に与えられた外部からの信号が損なわれずに入力バッファ回路４を介して内部回路１に伝達される。
【００５６】
一方、コントロール信号ＩＮ１が“Ｌ”レベルで、出力信号ＩＮ２が“Ｌ”レベルである場合には、接続点Ｎ１０，Ｎ２０は共に“Ｌ”レベルとなり、接続点Ｎ１３，Ｎ２３は共に“Ｌ”レベルとなる。また、コントロール信号ＩＮ１が“Ｌ”レベルで、出力信号ＩＮ２が“Ｈ”レベルである場合には、接続点Ｎ１０，Ｎ２０は共に“Ｈ”レベルとなり、接続点Ｎ１３，Ｎ２３は共に“Ｈ”レベルとなる。
【００５７】
このようにコントロール信号ＩＮ１が“Ｌ”レベルである場合に、出力信号ＩＮ２が“Ｌ”レベルと“Ｈ”レベルとに変化すると、図２（１）（２）に示すように、バッファ回路３３内の接続点Ｎ１５，Ｎ２４の信号レベルは、“Ｌ”レベルと“Ｈ”レベルとに変化する。このとき、接続点Ｎ１５は，接続点Ｎ１３から２インバータゲートを経過した位置にあるのに対し、接続点Ｎ２４は，接続点Ｎ２３から１インバータゲートを経過した位置にある。したがって、接続点Ｎ１５，Ｎ２４の信号レベルは、互いに逆極性となる。
【００５８】
接続点１５，２４の信号レベルが共に“Ｈ”レベルである時がＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１４を共にオン動作させる異常論理状態である。図２（１）（２）に示すように、接続点Ｎ１５，Ｎ２４の信号レベルが正しく逆極性で“Ｌ”レベルと“Ｈ”レベルとに変化するときでも、接続点Ｎ１５の信号は、接続点Ｎ２４よりも１インバータゲート分遅れて現れるので、その遅れ時間幅のタイミングにおいて接続点１５，２４の信号レベルが共に“Ｈ”レベルとなり、ＮＡＮＤゲートＧ１９で一致が検出される。
【００５９】
その結果、図２（３）（４）に示すように、接続点２７，２８には、時間幅の短いひげ状パルスが現れる。このひげ状パルスは、遅延回路インバータゲートＧ２１での遅延時間ｔ後に接続点Ｎ２９に現れる（図２（５））。しかし、ＮＡＮＤゲートＧ２２では両入力の一致がとれないので、接続点Ｎ３０の信号レベルは“Ｈ”レベルとなる（図２（６））。これによって、ＰＭＯＳトランジスタＱ１６はオフ動作を行い、接続点Ｎ２３の信号レベルがインバータゲートＧ１３，１５，１７を介してＮＭＯＳトランジスタＱ１４のゲート電極に伝達される。また、プルダウン用のＮＭＯＳトランジスタＱ１５はオン動作を行う。
【００６０】
図２の例では、出力信号ＩＮ２が、データビットを“Ｈ”レベルと“Ｌ”レベルとに交互に変化させる場合を示したが、１回路動作の周期内では、“Ｈ”レベルや“Ｌ”レベルが継続する場合がある。そこで、遅延回路インバータゲートＧ２１の遅延時間ｔは、１回路動作の周期内に設定され、当該異常論理検出回路８ａが上記した過渡的なスイッチング時に生ずる異常論理の状態には応答しないようになっている。
【００６１】
つまり、コントロール信号ＩＮ１が“Ｌ”レベルである出力モードでは、信号レベル変換回路３２とバッファ回路３３との接続点１３，２３の信号レベルが、出力信号ＩＮ２の論理状態に応じて正しく“Ｌ”レベルと“Ｈ”レベルとに変化する場合は、バッファ回路３３では問題とする異常論理状態が検出されないので、ＰＭＯＳトランジスタＱ１６はオフ動作状態を維持する。したがって、バッファ回路３３は、正常に動作し、ＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１４とが接続点１３，２３の信号レベルに応じてオン・オフ動作を行い、入出力端子２に接続点１３，２３の信号レベルに応じた“Ｈ”レベルと“Ｌ”レベルの信号が出力される。
【００６２】
次に、図１、図３を参照して、第１電源ＶＤＤ１が投入されず、第２電源ＶＤＤ２のみが投入され、その状態が継続する異常状態での動作について説明する。この場合には、信号レベル変換回路３２における第１電源５（ＶＤＤ１）で駆動される回路からの出力信号が現れる接続点Ｎ１２，Ｎ２２の信号状態が不定となるので、これらの出力を受けて第２電源６（ＶＤＤ２）で駆動されるラッチ型レベル変換回路の出力信号が現れる接続点Ｎ１３，Ｎ２３の信号状態も不定となる。
【００６３】
このとき、接続点Ｎ１３が“Ｈ”レベルの状態で、接続点Ｎ２３が“Ｌ”レベルの状態であると、ＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１４が同時にオン動作を行い、両トランジスタを経由して第２電源６（ＶＤＤ２）から接地（ＧＮＤ）に貫通電流が定常的に流れてしまう。また、プルダウン用のＮＭＯＳトランジスタＱ１５がオンの動作状態にあるので、第２電源６（ＶＤＤ２）→ＰＭＯＳトランジスタＱ１３→ＮＭＯＳトランジスタＱ１５→接地（ＧＮＤ）の経路で貫通電流が定常的に流れてしまう。
【００６４】
そこで、リセット回路８では、接続点Ｎ１３が“Ｈ”レベルの状態で、接続点Ｎ２３が“Ｌ”レベルの状態であることをバッファ回路３３内で検出し、接続点Ｎ２３の信号状態を“Ｌ”レベルから“Ｈ”レベルの状態に強制的に引き上げるとともに、プルダウン用のＮＭＯＳトランジスタＱ１５をオフ動作させるようにしている。
【００６５】
すなわち、接続点Ｎ１３が“Ｈ”レベル、接続点Ｎ２３が“Ｌ”レベルに固定された場合には、バッファ回路３３内の接続点１５，２４では、共に“Ｈ”レベルに固定された状態になる（図３（１）（２））。接続点１５，２４の信号レベルを受けるＮＡＮＤゲートＧ１９では、接続点１５の信号レベルが“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングで一致が取れる。その結果、接続点２７では、接続点１５の信号レベルが“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングで“Ｈ”レベルから“Ｌ”レベルに立ち下がり固定される（図３（３））。接続点２８では、接続点１５の信号レベルが“Ｌ”レベルから“Ｈ”レベルに立ち上がるタイミングで“Ｌ”レベルから“Ｈ”レベルに立ち上がり固定される（図３（４））。また、接続点２９では、接続点２８の“Ｈ”レベル信号状態が遅延回路インバータゲートＧ２１での遅延時間ｔの経過後に現れる（図３（５））。
【００６６】
したがって、接続点２８，２９の信号を受けるＮＡＮＤゲートＧ２２では、遅延時間ｔの経過後に一致が取れる。その結果、接続点３０では、遅延時間ｔの経過後に“Ｈ”レベルから“Ｌ”レベルに立ち下がり固定される（図３（６））。
【００６７】
接続点３０の信号レベルが“Ｌ”レベルに立ち下がると、リセット用のＰＭＯＳトランジスタＱ１６がオン動作を行い、接続点２３を第２電源６に接続し、インバータゲートＧ１３の入力端を強制的に“Ｈ”レベルに引き上げる。その結果、ＮＭＯＳトランジスタＱ１４はゲート電極に“Ｌ”レベルが印加されるので、オフ動作を行い、貫通電流を流す第２電源６（ＶＤＤ２）→ＰＭＯＳトランジスタＱ１３→ＮＭＯＳトランジスタＱ１４→接地（ＧＮＤ）の電流路が遮断される。このように、信号レベル変換回路３２の２出力のうち“Ｌ”レベル側を“Ｈ”レベルに引き上げるだけで、バッファ回路３３の最終段での異常な貫通電流をなくすことができる。
【００６８】
このとき、ＰＭＯＳトランジスタＱ１３は、オン動作をしているが、接続点３０の信号レベルが“Ｌ”レベルに立ち下がるので、ＮＭＯＳトランジスタＱ１５がオフ動作を行うので、貫通電流を流す第２電源６（ＶＤＤ２）→ＰＭＯＳトランジスタＱ１３→ＮＭＯＳトランジスタＱ１５→ＧＮＤの経路が遮断される。したがって、プルダウン用のＮＭＯＳトランジスタＱ１５を介した異常な貫通電流も同時になくすことができる。
【００６９】
このように、実施の形態１によれば、一対の出力用トランジスタの両方が同時にオン動作を行う異常論理状態を検出し、その異常論理状態を強制的にリセットするようにしたので、電源投入順序の制約を取り除くことができる。
【００７０】
実施の形態２．
図４は、この発明の実施の形態２である信号レベルシフト機能付き入出力回路を備える半導体集積回路装置の構成を示す回路図である。なお、図４では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００７１】
図４に示すように、実施の形態２である信号レベルシフト機能付き入出力回路では、図１に示した構成において、リセット回路８に代えてリセット回路９が設けられている。プルダウン用のＮＭＯＳトランジスタＱ１５は、実施の形態１と同様にリセット回路９によってオンオフ制御されるようになっている。
【００７２】
リセット回路９は、複数のゲートで構成される異常論理検出回路９ａと、リセット用のＰＭＯＳトランジスタＱ１６とで構成されている。異常論理検出回路９ａは、２入力のＮＯＲゲートＧ２４と、遅延回路インバータゲートＧ２５と、２入力のＮＡＮＤゲートＧ２６とで構成されている。これらのインバータゲートは、ＭＯＳトランジスタで構成され、ＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１４が共にオン動作を行う異常論理状態を検出するように構成されている。
【００７３】
バッファ回路３３の最終段プッシュプル回路では、ＰＭＯＳトランジスタＱ１３はゲート電極の入力レベルが“Ｌ”レベルのとき、オン動作を行う。このときには、接続点１６は“Ｌ”レベルなっている。また、ＮＭＯＳトランジスタＱ１４はゲート電極の入力レベルが“Ｈ”レベルのとき、オン動作を行う。このときには、接続点２５は“Ｌ”レベルなっている。そこで、ＮＯＲゲートＧ２４の一方の入力端に接続点Ｎ１６が接続され、他方の入力端に接続点Ｎ２５が接続されている。
【００７４】
ＮＯＲゲートＧ２４の出力端は、遅延回路インバータゲートＧ２５の入力端と２入力のＮＡＮＤゲートＧ２６の一方の入力端に接続されている。遅延回路インバータゲートＧ２５の出力端は、ＮＡＮＤゲートＧ２６の他方の入力端に接続されている。遅延回路インバータゲートＧ２５は、入力端と出力端の論理状態を同一にするため偶数個のインバータゲートが直列に接続されている。
【００７５】
ＮＡＮＤゲートＧ２６の出力端は、リセット用のＰＭＯＳトランジスタＱ１６のゲート電極とプルダウン用のＮＭＯＳトランジスタＱ１５のゲート電極とに接続されている。
【００７６】
次に、図４を参照して、上記のように構成される信号レベル変換機能付き入出力回路の動作について説明する。まず、第１電源ＶＤＤ１と第２電源ＶＤＤ２とが共に正常に印加されている通常の動作状態について説明する。入出力コントロール回路３１には、内部回路１からコントロール信号ＩＮ１と出力信号ＩＮ２とが入力される。
【００７７】
コントロール信号ＩＮ１が“Ｌ”レベルである出力モードでは、リセット回路９のＮＡＮＤゲートＧ２６は“Ｈ”レベルを出力するように動作するので、リセット用のＰＭＯＳトランジスタＱ１６はオフ動作を行う。また、プルダウン用のＮＭＯＳトランジスタＱ１５は、ゲート電極に”Ｈ”が与えられてオン動作を行う。したがって、当該リセット回路９は、バッファ回路３３の出力動作には影響しない。つまり、実施の形態１と同様である。
【００７８】
また、コントロール信号ＩＮ１が“Ｈ”レベルである入力モードでは、バッファ回路３３における接続点１６，２５は、共に“Ｈ”レベルとなるので、インバータゲートＧ２６の出力は“Ｈ”レベルとなる。その結果、リセット用のＮＭＯＳトランジスタＱ１６はオフ動作を行い、またプルダウン用のＮＭＯＳトランジスタＱ１５はオン動作を行うので、入力動作には影響しない。つまり、実施の形態１と同様である。
【００７９】
次に、第１電源ＶＤＤ１が投入されず、第２電源ＶＤＤ２のみが投入され、その状態が継続する異常状態での動作について説明する。この場合に問題となる状態は、ＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１４が共にオンし続けた場合である。
【００８０】
ＰＭＯＳトランジスタＱ１３とＮＭＯＳトランジスタＱ１４が共にオン動作状態のときには、接続点１６，２５は共の“Ｌ”レベルであるので、ＮＯＲゲートＧ２４は出力を“Ｈ”レベルにしている。ＮＯＲゲートＧ２４の出力は、直接ＮＡＮＤゲートＧ２６の一方の入力端に入力されるとともに、遅延回路インバータゲートＧ２５を経てＮＡＮＤゲートＧ２６の他方の入力端に入力される。
【００８１】
ＮＡＮＤゲートＧ２６では、両入力の一致が取られるので、出力を“Ｌ”にする。その結果、ＰＭＯＳトランジスタＱ１６がオン動作を行い、接続点Ｎ２３のレベルを“Ｌ”レベルから“Ｈ”レベルに引き上げる。これによって、バッファ回路３３では、インバータゲートＧ１３の入力レベルが強制的に“Ｈ”レベルになるので、ＮＭＯＳトランジスタＱ１４はゲート電極に“Ｌ”レベルが入力され、オフ動作を行い、不要な貫通電流を流す第２電源６（ＶＤＤ２）→ＰＭＯＳトランジスタＱ１３→ＮＭＯＳトランジスタＱ１４→ＧＮＤの電流路が遮断される。したがって、信号レベル変換回路３２の２出力のうち“Ｌ”レベル側を“Ｈ”レベルに引き上げるだけで、バッファ回路３３の最終段での異常な貫通電流をなくすことができる。
【００８２】
このとき、ＰＭＯＳトランジスタＱ１３はオン動作をしているが、インバータゲートＧ２６の出力が“Ｌ”レベルに立ち下がると、プルダウン用のＮＭＯＳトランジスタＱ１５がオフ動作を行うので、不要な貫通電流を流す第２電源６（ＶＤＤ２）→ＰＭＯＳトランジスタＱ１３→ＮＭＯＳトランジスタＱ１５→ＧＮＤの経路が遮断される。したがって、プルダウン用のＮＭＯＳトランジスタＱ１５を介した異常な貫通電流も同時になくすことができる。
【００８３】
このように、実施の形態２によれば、実施の形態１と同様に一対の出力用トランジスタの両方が同時にオン動作を行う異常論理状態を検出し、その異常論理状態を強制的にリセットするようにしたので、電源投入順序の制約を取り除くことができる。
【００８４】
【発明の効果】
以上説明したように、この発明によれば、異常論理検出回路が、第２回路の第３伝達路および第４伝達路の論理状態を監視している。第１電源が投入されず、第２電源のみが投入された場合には、第１回路が有する第１伝達路および第２伝達路の論理状態は不定となり、当該第１伝達路および第２伝達路からの信号を第２電源による信号レベルで伝達する第２回路の第３伝達路および第４伝達路でも論理状態が不定となる。このとき、第３伝達路および第４伝達路の論理状態が第２電源と接地との間に直列接続された逆特性の２つの出力トランジスタを同時に導通状態にする異常論理状態となり、その異常論理状態が所定期間継続すると、異常論理検出回路が異常検出を行い、リセット用トランジスタがオン駆動され、第３伝達路と第４伝達路のうち、２つの出力トランジスタにおける接地側の出力トランジスタを導通状態にしている伝達路の論理状態が強制的に反転させられる。また、プルダウン用トランジスタは、異常論理検出回路が異常検出を行わない場合には導通状態にあるが、異常論理検出回路が異常検出を行うと導通状態から非導通状態に反転させられる。したがって、第２電源から２つの出力トランジスタを経由して接地に至る不要な貫通電流経路を遮断することができる。また、２つの出力トランジスタのうち第２電源側の出力トランジスタは導通状態にあるが、プルダウン用トランジスタが非導通状態になるので、第２電源，第２電源側の出力トランジスタ，プルダウン用トランジスタを経由して接地に至る不要な貫通電流経路を遮断することができる。これによって、電源投入順序の制約を取り除くことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１である信号レベルシフト機能付き入出力回路を備える半導体集積回路装置の構成を示す回路図である。
【図２】図１に示す信号レベル変換機能付き入出力回路の通常時の動作を説明するタイムチャートである。
【図３】図１に示す信号レベル変換機能付き入出力回路の論理異常検出時の動作を説明するタイムチャートである。
【図４】この発明の実施の形態２である信号レベルシフト機能付き入出力回路を備える半導体集積回路装置の構成を示す回路図である。
【図５】この発明の理解を容易にするために用いる信号レベルシフト機能付き入出力回路を備える半導体集積回路装置の構成を示す回路図である。
【符号の説明】
１  内部回路（半導体集積回路）、２  入出力端子、３ａ，３ｂ  出力バッファ回路、４  入力バッファ回路、５  第１電源、６  第２電源、７  静電保護回路、８，９  リセット回路、８ａ，９ａ  異常論理検出回路、３１  入出力コントロール回路、３２  信号レベル変換回路、３３  バッファ回路、ＶＤＤ１  第１電源、ＶＤＤ２  第２電源、Ｑ１５  プルダウン用のトランジスタ、Ｑ１６  リセット用のトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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