(57)【要約】【課題】ＶＴＲのＳ−Ｖｉｄｅｏ出力信号のようなバーストが水平同期信号に同期していない画像信号に対しても、ＶＭ処理やシャープネス処理の際のクリップに起因したウィグリーノイズを低減すること。【解決手段】バーストにロックしたクロック信号に基づきＴＶ信号をディジタル信号処理するＴＶ信号ディジタル処理回路において、ＶＭ信号を生成するＶＭ信号生成回路と、ＶＭ信号生成回路から出力されるＶＭ信号の全ビットから所定のビット幅の選択ビットを選択出力するＶＭ出力ビット選択回路９１と、ＶＭ出力ビット選択回路９１から出力されるＶＭ信号の大きさが所定のＶＭ飽和検出レベルより大きいか否かを判定するマグニチュード検出回路９２とを備え、ＶＭ出力ビット選択回路９１は、マグニチュード検出回路９２がＶＭ信号がＶＭ飽和検出レベルより大きいと判断すると、選択ビットをＭＳＢ側にシフトする。【選択図】      図３
2004215017.tif 000002
【特許請求の範囲】
【請求項１】
バーストにロックしたクロック信号に基づきＴＶ信号をディジタル信号処理するＴＶ信号ディジタル処理回路において、
ＶＭ信号を生成するＶＭ信号生成回路と、
このＶＭ信号生成回路から出力されるＶＭ信号の全ビットから所定のビット幅の選択ビットを選択出力するＶＭ出力ビット選択回路と、
このＶＭ出力ビット選択回路から出力されるＶＭ信号の大きさが所定のＶＭ飽和検出レベルより大きいか否かを判定するマグニチュード検出回路と、
を備え、
前記ＶＭ出力ビット選択回路は、前記マグニチュード検出回路がＶＭ信号が前記ＶＭ飽和検出レベルより大きいと判断すると、前記選択ビットをＭＳＢ側にシフトすることを特徴とするＴＶ信号ディジタル処理回路。
【請求項２】
バーストにロックしたクロック信号に基づきＴＶ信号をディジタル信号処理するＴＶ信号ディジタル処理回路において、
シャープネス信号を生成するシャープネス信号生成回路と、
このシャープネス信号生成回路から出力されるシャープネス信号の全ビットから所定のビット幅の選択ビットを選択出力するシャープネス出力ビット選択回路と、
このシャープネス出力ビット選択回路から出力されるシャープネス信号の大きさが所定のシャープネス飽和検出レベルより大きいか否かを判定するマグニチュード検出回路と、
を備え、
前記シャープネス出力ビット選択回路は、前記マグニチュード検出回路がシャープネス信号が前記シャープネス飽和検出レベルより大きいと判断すると、前記選択ビットをＭＳＢ側にシフトすることを特徴とするＴＶ信号ディジタル処理回路。
【請求項３】
バーストにロックしたクロック信号に基づきＴＶ信号をディジタル信号処理するＴＶ信号ディジタル処理回路において、
ＶＭ信号を生成するＶＭ信号生成回路と、
このＶＭ信号生成回路から出力されるＶＭ信号の全ビットから所定のビット幅の選択ビットを選択出力するＶＭ出力ビット選択回路と、
このＶＭ出力ビット選択回路からのＶＭ信号をアナログに変換するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路から出力されるアナログＶＭ信号の大きさが所定のＶＭ飽和検出レベルより大きいか否かを判定するマグニチュード検出回路と、
を備え、
前記ＶＭ出力ビット選択回路は、前記マグニチュード検出回路がＶＭ信号が前記ＶＭ飽和検出レベルより大きいと判断すると、前記選択ビットをＭＳＢ側にシフトすることを特徴とするＴＶ信号ディジタル処理回路。
【請求項４】
シャープネス信号を生成するシャープネス信号生成回路と、
このシャープネス信号生成回路から出力されるシャープネス信号の全ビットから所定のビット幅の選択ビットを選択出力するシャープネス出力ビット選択回路と、
を更に備え、
前記シャープネス出力ビット選択回路は、前記ＶＭ出力ビット選択回路のビットシフト量に連動してビットシフトを行うことを特徴とする請求項３に記載のＴＶ信号ディジタル処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、バーストにロックしたクロックを使用するＴＶ信号のディジタル処理に関し、特に速度変調信号（ＶＭ信号）や輪郭補正信号（シャープネス信号）のクリップにより発生するノイズを低減するようにしたＴＶ信号ディジタル処理回路に関するものである。
【０００２】
【従来の技術】
ＴＶ信号をディジタル処理する場合、最初に決めることは信号処理に使うシステムクロックである。このシステムクロックとしては、ＴＶ信号のディジタル処理に関しては、大きく分けて２通りあり、一方は水平同期信号に同期したクロック、他方はバーストにロックしたクロックである。
【０００３】
当然双方に一長一短があり、水平同期信号に同期したクロックを使用する場合は、入力が非標準信号、例えばＶＴＲの出力等の場合でも映像の縦線が波状に左右に揺れるという現象は起こらないが、コンポジット信号のＹＣ分離が難しいという短所がある。一方バーストにロックしたクロックを使用する場合は、ＹＣ分離が簡単に行えるという長所はあるが、非標準信号では縦線が波状に左右に揺れるという短所がある。一概にどちらの方式が優れているとは言えず、家庭用のＴＶセットにはバーストにロックしたクロック、自動車に搭載されるような映像端末には水平同期信号に同期したクロックが用いられる傾向にある。
【０００４】
一方、入力されたＴＶ信号に対しては、Ａ／Ｄ変換、ＹＣ分離（輝度／色分離）が行われ、Ｙ信号（輝度信号）に対しては、速度変調処理（ＶＭ処理）、輪郭補正処理（シャープネス処理）等が行われ、Ｃ信号（色信号）に対しては、色復調処理が実行される。色復調処理が行われたＣ信号および輪郭補正処理が行われたＹ信号はＲＧＢマトリクスに入力され、ここで、赤（Ｒ）信号，緑（Ｇ）信号，青（Ｂ）信号が形成されてディスプレイドライブ回路に出力される。また、ＶＭ処理によって形成されたＶＭ信号に基づきＶＭコイルが駆動され、これによりディスプレイの水平走査速度が変調される。上記の各信号処理は、上記システムクロックに同期して実行される。
【０００５】
速度変調処理によって得られるＶＭ（Ｖｅｌｏｃｉｔｙ  Ｍｏｄｕｌａｔｉｏｎ）信号であるが、これはＹＣ分離されたＹ信号から生成される。アナログ処理の場合は１次微分回路で生成するが、ディジタルの場合は、フリップフロップ等の遅延回路の前後の信号の減算処理がアナログの１次微分に相当する。ＶＭ信号は、その後、水平走査回路で更に１次微分して水平走査速度が変調される。結局、映像信号を２次微分した信号で変調された水平走査速度は、画像のエッジ部分で効果を表し、画像をくっきりとさせ画面の鮮鋭度を向上させる。
【０００６】
ディジタル処理においては、減算処理により生成されたＶＭ信号は、減算処理で得られた全ビットを後段に流す訳ではなく、後段に設けられた出力レベル調整用掛け算器（ゲインコントローラ）の規模を考慮して必要最低限のビットに制限される。このとき、ＭＳＢ側からその必要最低限のビットを選択しＶＭ出力とすれば、如何なる入力信号に対してもそのＶＭ出力は飽和することはない。しかし、入力信号が小さくて画像に高域信号を含まない場合、例えば暗部から明部への立ち上がりが急峻ではない場合には、減算結果のＬＳＢ側にしかデータは存在しないので、ＭＳＢ側から取ったのではＶＭ出力がなくなり、最も鮮鋭度を改善したい画像であるにも拘わらず鮮鋭度の改善ができないという羽目に陥ってしまう。
【０００７】
そこで、一般的には、ＭＳＢから数ビット下がったところから必要なビット幅だけ後段に流すというような処理が行われる。この際、当然アナログ出力に反転現象が生じないように、取り出したレベル以上の信号に対してはクリップ処理を施す。
【０００８】
輪郭補正処理（シャープネス（ｓｈａｒｐｎｅｓｓ）処理）もＶＭ処理と同様、画像の鮮鋭度改善がその目的であるが、こちらの方は画像信号自体の周波数特性を改善する。具体的には、画像信号の高城成分（鮮鋭度改善に効果がある２〜３ＭＨｚ付近の信号）をバンドパスフィルタ（ＢＰＦ）で抜き取り、出力レベル調整用の掛け算器で振幅調整した後、元の画像信号に加算する。ＢＰＦで抜き取った信号がシャープネス信号になるが、この信号もＶＭ信号と同様な理由により、ＢＰＦ演算結果のＭＳＢから数ビット下がったところから必要なビット幅だけ後段に流し、流した信号以上の場合はクリップ処理を同様に施している。
【０００９】
【発明が解決しようとする課題】
上述したように、ＶＭ信号、シャープネス信号とも、演算結果のＭＳＢから数ビット下がったところから必要なビット幅だけ取り出し、それ以上の出力に対しては反転現象が生じないようにクリップ処理を施している。
【００１０】
一般のＴＶ信号のようにバースト信号が水平同期信号に同期している場合には、明暗の差が大きく且つ暗部から明部への立ち上がりが急峻なためＶＭ信号やシャープネス信号の振幅が大きくなってクリップがかかってしまっても、弊害は生じない。この場合は、信号処理の系が非線形になっているため、サンプリング定理が成立せず、これに起因した偽信号が生じているのにも拘わらず（図１０（ｃ）参照）、人間の目には分からない。これは、バーストが水平同期信号に同期していてサンプリングポイントが一定なため、この偽信号も固定していることに起因する。
【００１１】
ところが、例えばＶＴＲのＳ・Ｖｉｄｅｏ出力のようにバーストが水平同期信号に同期していない場合は、ＶＭ信号やシャープネス信号にクリップがかかるとこの偽信号による弊害が目に付くようになる。すなわち、不均一な厚さの動いているガラス越しでみているようなノイズ（以下これをウィグリー（ｗｉｇｇｌｙ）ノイズと称する）が発生し、非常に見苦しい画像になってしまう。
【００１２】
これは、図１０（ｄ）に示すように、サンプリングポイントが一定ではなく、その位相がずれるため、偽信号も一定ではなくなることに起因する。すなわち、図１０（ｃ）の波形と図１０（ｄ）の波形では再生される波形が若干異なっている。
【００１３】
因みに、通常のＶＴＲ信号では殆どウィグリーノイズは発生しない。これはＹ信号の帯域がなくＳ・Ｖｉｄｅｏ出力ほどの急峻な立ち上がりがないため、クリップがかかるほどの大きなＶＭ信号やシャープネス信号が発生しないためである。
【００１４】
なお、この種の従来技術として、ＶＭ信号の大きさを検出して利得制御回路を制御し、ＶＭ出力が過大にならないようする回路が記載されている特許文献１、輪郭補正信号から輪郭補正量を検出して輪郭補正信号の大きさを調整する回路が記載されている特許文献２、輪郭補正信号生成回路からの輪郭補正成分を検出して輪郭補正信号のゲインを調整する回路が記載されている特許文献３、ＶＭ信号出力を輪郭強調信号に混合して輪郭強調量を広範囲に制御する回路が記載されている特許文献４などがあるが、これらはいずれもアナログ処理であり、本発明が行うディジタル処理に関係するものではない。
【００１５】
【特許文献１】
特開平１−２３８２７９号公報
【特許文献２】
特開昭６１−２２５９７９号公報
【特許文献３】
特開平６−２４５１０３号公報
【特許文献４】
特開平１１−１２７３６８号公報
【００１６】
この発明は上記に鑑みてなされたもので、ＶＴＲのＳ−Ｖｉｄｅｏ出力信号のようなバーストが水平同期信号に同期していない画像信号に対しても、ＶＭ処理やシャープネス処理の際のクリップに起因したウィグリーノイズを低減することができるＴＶ信号ディジタル処理回路を得ることを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるＴＶ信号ディジタル処理回路は、バーストにロックしたクロック信号に基づきＴＶ信号をディジタル信号処理するＴＶ信号ディジタル処理回路において、ＶＭ信号を生成するＶＭ信号生成回路と、このＶＭ信号生成回路から出力されるＶＭ信号の全ビットから所定のビット幅の選択ビットを選択出力するＶＭ出力ビット選択回路と、このＶＭ出力ビット選択回路から出力されるＶＭ信号の大きさが所定のＶＭ飽和検出レベルより大きいか否かを判定するマグニチュード検出回路とを備え、前記ＶＭ出力ビット選択回路は、前記マグニチュード検出回路がＶＭ信号が前記ＶＭ飽和検出レベルより大きいと判断すると、前記選択ビットをＭＳＢ側にシフトすることを特徴とする。
【００１８】
この発明によれば、ＶＭ信号がＶＭ飽和検出レベルより大きい場合は、ＶＭ出力ビット選択回路での選択ビットをＭＳＢ側にシフトするので、出力されるＶＭ出力の振幅は小さくなり、これによりＶＭ出力が飽和することを回避することができる。
【００１９】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるＴＶ信号ディジタル処理回路の好適な実施の形態を詳細に説明する。
【００２０】
実施の形態１．
図１は、ＴＶ信号をディスプレイに表示するためのＴＶ信号表示制御装置の構成を示すものである。
【００２１】
ＴＶ信号表示制御装置は、入力されたＴＶ信号をＡ／Ｄ変換するＡ／Ｄ変換器１と、Ａ／Ｄ変換されたＴＶ信号を１水平走査期間だけ位相遅延する１Ｈ回路２と、１Ｈ回路２から入力されるＴＶ信号をさらに１水平走査期間だけ遅延することによりＴＶ信号を結果的に２水平走査期間の間位相遅延する１Ｈ回路３と、ＴＶ信号および１Ｈ回路２，３の出力に基づきＴＶ信号をＹＣ分離（輝度／色分離）するＹＣ分離回路４と、ＴＶ信号および１Ｈ回路２，３の出力に基づき垂直方向の輪郭補正（シャープネス）処理を実行する垂直アパーチャ回路（Ｖａｐ）５とを備えている。
【００２２】
ＴＶ信号表示制御装置は、さらに、Ａ／Ｄ変換されたＴＶ信号に基づき水平同期信号ＨＤ、垂直同期信号ＶＤ、およびバースト（カラーバースト信号）にロックされたシステムクロック信号を生成するクロック・パルス生成回路１０と、各種のＹ信号処理およびＣ信号処理を実行するディジタル信号処理回路２０とを備えている。
【００２３】
クロック・パルス生成回路１０は、Ａ／Ｄ変換されたＴＶ信号から水平同期信号ＨＤと垂直同期信号ＶＤを分離する同期分離回路１１と、ＶＣＯ（電圧制御発振器），位相比較器などを有し、これらを用いて水平同期信号ＨＤ及び垂直同期信号ＶＤのうちの少なくとも水平同期信号ＨＤに対し自動周波数制御を行って安定な水平同期信号ＨＤ及び垂直同期信号ＶＤを出力する自動周波数制御回路（ＡＦＣ）１２とを備えている。
【００２４】
また、クロック・パルス生成回路１０は、バーストロックＰＬＬ１４を備えている。バーストロックＰＬＬ１４は、同期分離回路１１から出力される水平同期信号ＨＤ及び垂直同期信号ＶＤに基づいて、ＴＶ信号からカラーバースト信号を切り出す切り出し回路およびＰＬＬ（フェーズドロックループ）などを備えており、切り出したカラーバースト信号を基準信号としてＰＬＬの位相比較器に入力することにより、バースト（カラーバースト信号）にロックするシステムクロック信号ＳＣＫをＰＬＬから発生させる。
【００２５】
ディジタル信号処理回路２０は、ＹＣ分離回路４から出力されるＹ信号に各種のＹ信号処理を実行するＹ信号処理回路３０と、ＹＣ分離回路４から出力されるＣ信号に色差信号復調処理などの各種のＣ信号処理を実行するＣ信号処理回路４０と、Ｙ信号処理回路３０から出力される輝度（Ｙ）信号およびＣ信号処理回路４０から出力される色差信号を合成して赤（Ｒ）信号，緑（Ｇ）信号，青（Ｂ）信号を形成して出力するＲＧＢマトリクス回路５０とを備えている。
【００２６】
Ｙ信号処理回路３０は、ＹＣ分離回路４から出力されるＹ信号と垂直アパーチャ回路（Ｖａｐ）５から出力される垂直シャープネス信号を加算する加算器３１と、加算器３１から出力されるＹ信号に所定の位相遅延を与える遅延回路３２と、Ｙ信号のノイズ成分を減少させるノイズ減少回路と、Ｙ信号に対し速度変調処理を加え、速度変調信号（ＶＭ信号）を形成出力するＶＭ回路６０と、Ｙ信号に対し輪郭補正処理を加え、輪郭補正信号（シャープネス信号）を形成出力するシャープネス回路７０と、ＶＭ信号に初手の位相遅延を与えて出力するＶＭ遅延回路３４と、シャープネス信号の黒レベル部分を伸張する黒伸張回路３５とを備えている。
【００２７】
ＶＭ遅延回路３４から出力されるＶＭ信号は、Ｄ／Ａ変換器８１でＤ／Ａ変換された後、図示しないＶＭコイルドライバに入力される。ＶＭ信号に基づきＶＭコイルが駆動され、これによりディスプレイの水平走査速度が変調される。黒伸張回路３５の出力は、ＲＧＢマトリクス回路５０に入力される。ＲＧＢマトリクス回路５０は、Ｙ信号処理回路３０の黒伸張回路３５の出力およびＣ信号処理回路から出力される色差信号を合成して赤（Ｒ）信号，緑（Ｇ）信号，青（Ｂ）信号を形成出力する。Ｒ信号、Ｂ信号およびＧ信号は、夫々Ｄ／Ａ変換器８２〜８４でＤ／Ａ変換された後、ディスプレイドライブ回路に出力される。
【００２８】
図２は、ＶＭ回路６０の内部構成を示すものである。ＶＭ回路６０は、入力されるＹ信号を１〜数画素分に対応する所定時間だけ位相遅延する遅延回路６１と、遅延前のＹ信号から遅延回路６１で遅延されたＹ信号を減算する減算回路６２と、本発明の主要部をなすノイズ低減回路９０と、ゲインコントロール部６３とを備えている。
【００２９】
図４（ａ）は遅延回路６１に入力されるＶＭ信号を、図４（ｂ）は遅延回路６１の出力を、図４（ｃ）は減算回路６２の出力すなわちＶＭ信号を示している。すなわち、減算回路６２による一次微分処理によって図４（ｃ）に示すＶＭ信号が生成される。
【００３０】
図３は、ノイズ低減回路９０の内部構成を示すものである。ノイズ低減回路９０は、減算回路６２から出力されるＶＭ信号の全ビットから必要なビット幅を選択出力するＶＭ出力ビット選択回路９１と、ＶＭ出力ビット選択回路９１から出力されるＶＭ信号の大きさを監視するマグニチュード検出回路９２とを備えている。
【００３１】
ＶＭ出力ビット選択回路９１は、ＶＭ信号の全ビットＶＭ＿ＭＳＢ〜ＶＭ＿ＬＳＢのうちのＭＳＢであるＶＭ＿ＭＳＢから数ビット下がったところから予め設定した所定のビット幅だけを後段のゲインコントロール部６３に出力する。すなわち、前述したように、ＶＭ信号は、減算処理で得られた全ビットを後段に流す訳ではなく、後段に設けられたゲインコントロール部６３の規模を考慮して必要最低限のビットに制限される。なお、ＭＳＢビットＶＭ＿ＭＳＢについては、信号の極性識別に用いる。また、選択されたビット部分よりもＬＳＢ側のビット部分は無視され、ＭＳＢ側のビット部分はクリップされる。
【００３２】
マグニチュード検出回路９２は、ＶＭ信号の振幅レベルが予め定めたＶＭ飽和検出レベル（図５参照）より大きくなると、ＶＭ出力ビット選択回路９１に対し、選択ビットをＭＳＢ側に１ビットシフトするよう指令を出す。この指令を受けると、ＶＭ出力ビット選択回路９１は、指令通り、選択ビットをＭＳＢ側に１ビットだけシフトするので、出力されるＶＭ出力の振幅は１／２になり、ＶＭ出力が飽和することを回避できる。
【００３３】
振幅が１／２になってもＶＭ出力が飽和検出レベルに達する場合は、マグニチュード検出回路９２は、ＶＭ出力ビット選択回路９１に対し、選択ビットをＭＳＢ側にさらに１ビットシフトするよう指令を出す。これにより、ＶＭ出力ビット選択回路９１は、選択ビットをＭＳＢ側に１ビットだけシフトする。したがって、出力されるＶＭ出力の振幅はさらに１／２になる。
【００３４】
このようにして、ＶＭ出力が飽和検出レベルに達しなくなるまで前述の動作を続ける。なお、出力の反転現象を抑えるためのクリップ動作の境界レベルは、選択ビット位置に応じて変化させる。
【００３５】
一方、入力の画像シーンが変わり、ＶＭ出力が飽和レベルの１／２に設定されたＶＭ復帰検出レベルに達しなくなった場合、マグニチュード検出回路９２は、ＶＭ出力ビット選択回路９１に対し選択ビットをＬＳＢ側に１ビットシフトするよう指令を出す。これにより、ＶＭ出力ビット選択回路９１は、選択ビットをＭＳＢ側に１ビットだけシフトする。この場合は、出力されるＶＭ出力の振幅は、２倍になる。このような動作を、ＶＭ出力が復帰検出レベルに達するまで繰り返し実行する。
【００３６】
以上のようなＶＭ選択ビットのシフト動作によって、ＶＭ出力がＶＭ復帰検出レベルとＶＭ飽和検出レベルの間にあるように調整している。但し、ＬＳＢ側へのビットシフトはデフォルトのビット選択位置までであり、それ以上のビットシフトは行わない。
【００３７】
このようにしてノイズ低減回路９０で選択ビットが適宜シフトされたＶＭ信号はゲインコントロール部６３に入力され、ここでゲイン調整された後、Ｄ／Ａ変換器８１を介してＶＭコイルドライバに出力される。
【００３８】
このように、ＶＭ出力がＶＭ復帰検出レベルとＶＭ飽和検出レベルの間に存在するようにＶＭ選択ビットのシフト動作を行うノイズ低減回路９０をＶＭ回路６０に設けるようにしているので、ＶＭ信号の飽和が回避される。したがって、ＶＭが飽和レベルに達してサンプリング定理が成立しなくなることにより発生する偽信号を抑圧できるので、バーストが水平同期信号に同期していないＳ−Ｖｉｄｅｏ信号入力に対してもウィグリー（ｗｉｇｇｌｙ）ノイズは発生しない。
【００３９】
図６は、シャープネス回路７０の内部構成を示すものである。シャープネス回路７０は、入力されるＹ信号を１〜数画素分に対応する所定時間だけ位相遅延する遅延回路７１と、遅延回路７１の出力をさらに１〜数画素分に対応する所定時間だけ位相遅延する遅延回路７２と、遅延前のＹ信号と遅延回路７２の出力を加算する加算回路７３と、加算回路７３の出力波形の振幅を１／２にする１／２振幅回路７４と、遅延回路７１の出力から１／２振幅回路７４の出力を減算する減算回路７５と、本発明の主要部をなすノイズ低減回路１００と、ゲインコントロール部６３と、ゲインコントロール部６３の出力に遅延回路７１の出力を加算して図１の黒伸張回路３５に出力する加算回路７７とを備えている。
【００４０】
図８（ａ）は遅延回路７１に入力されるＶＭ信号を、図８（ｂ）は遅延回路７１の出力を、図８（ｃ）は遅延回路７２の出力を、図８（ｄ）は１／２振幅回路７４の出力を、図８（ｅ）は減算回路７５の出力すなわちシャープネス信号を、図８（ｆ）は加算回路７７の出力を示している。
【００４１】
すなわち、図６に示すシャープネス回路７０においては、遅延回路７１，７２、加算回路７３，１／２振幅回路７４および減算回路７５によってバンドパスフィルタ（ＢＰＦ）を構成しており、減算回路７５の出力がシャープネス信号となる。
【００４２】
図７は、ノイズ低減回路１００の内部構成を示すものである。ノイズ低減回路１００は、減算回路７５から出力されるシャープネス信号の全ビットから必要なビット幅を選択出力するシャープネス出力ビット選択回路１０１と、シャープネス出力ビット選択回路１０１から出力されるシャープネス信号の大きさを監視するマグニチュード検出回路１０２とを備えている。
【００４３】
シャープネス出力ビット選択回路１０１は、シャープネス信号の全ビットｓｈｐ＿ＭＳＢ〜ｓｈｐ＿ＬＳＢのうちのＭＳＢである（ｓｈｐ＿ＭＳＢ）から数ビット下がったところから予め設定した所定のビット幅だけを後段のゲインコントロール部７６に出力する。すなわち、前述したように、シャープネス信号は、減算処理で得られた全ビットを後段に流す訳ではなく、後段に設けられたゲインコントロール部７６の規模を考慮して必要最低限のビットに制限される。なお、選択されたビット部分よりもＬＳＢ側のビット部分は無視され、ＭＳＢ側のビット部分はクリップされる。
【００４４】
マグニチュード検出回路１０２は、シャープネス信号の振幅レベルが予め定めたシャープネス飽和検出レベル（図５のＶＭ飽和検出レベルと同様）より大きくなると、シャープネス出力ビット選択回路１０１に対し、選択ビットをＭＳＢ側に１ビットシフトするよう指令を出す。この指令を受けると、シャープネス出力ビット選択回路１０１は、指令通り、選択ビットをＭＳＢ側に１ビットだけシフトするので、出力されるシャープネス出力の振幅は１／２になり、シャープネス出力が飽和することを回避できる。
【００４５】
振幅が１／２になってもシャープネス出力が飽和検出レベルに達する場合は、マグニチュード検出回路１０２は、シャープネス出力ビット選択回路１０１に対し、選択ビットをＭＳＢ側にさらに１ビットシフトするよう指令を出す。これにより、シャープネス出力ビット選択回路１０１は、選択ビットをＭＳＢ側に１ビットだけシフトする。したがって、出力されるシャープネス出力の振幅はさらに１／２になる。
【００４６】
このようにして、シャープネス出力が飽和検出レベルに達しなくなるまで前述の動作を続ける。なお、出力の反転現象を抑えるためのクリップ動作の境界レベルは、選択ビット位置に応じて変化させる。
【００４７】
一方、入力の画像シーンが変わり、シャープネス出力が飽和レベルの１／２に設定されたシャープネス復帰検出レベルに達しなくなった場合、マグニチュード検出回路１０２は、シャープネス出力ビット選択回路１０１に対し選択ビットをＬＳＢ側に１ビットシフトするよう指令を出す。これにより、シャープネス出力ビット選択回路１０１は、選択ビットをＭＳＢ側に１ビットだけシフトする。この場合は、出力されるシャープネス出力の振幅は、２倍になる。このような動作を、シャープネス出力が復帰検出レベルに達するまで繰り返し実行する。
【００４８】
以上のようなシャープネス選択ビットのシフト動作によって、シャープネス出力がシャープネス復帰検出レベルとシャープネス飽和検出レベルの間にあるように調整している。但し、ＬＳＢ側へのビットシフトはデフォルトのビット選択位置までであり、それ以上のビットシフトは行わない。
【００４９】
このようにしてノイズ低減回路１００で選択ビットが適宜シフトされたシャープネス信号はゲインコントロール部７６に入力され、ここでゲイン調整された後、加算回路７７を介して黒伸張回路３５に出力される。
【００５０】
このように、シャープネス出力がシャープネス復帰検出レベルとシャープネス飽和検出レベルの間に存在するようにシャープネス選択ビットのシフト動作を行うノイズ低減回路１００をシャープネス回路７０に設けるようにしているので、シャープネス信号の飽和が回避される。したがって、シャープネスが飽和レベルに達してサンプリング定理が成立しなくなることにより発生する偽信号を抑圧できるので、バーストが水平同期信号に同期していないＳ−Ｖｉｄｅｏ信号入力に対してもウィグリー（ｗｉｇｇｌｙ）ノイズは発生しない。
【００５１】
実施の形態２．
つぎに、図９に従ってこの発明の実施の形態２について説明する。この実施の形態２においては、ＶＭ信号のレベル検出をアナログに変換された後に行うようにしている。
【００５２】
図９において、マグニチュード検出回路１２０は、Ｄ／Ａ変換器８１から出力されるＶＭ信号の大きさを監視する。ディジタル信号処理回路２０内には、図１に示した各種回路が内蔵されている。ただし、この実施の形態２においては、ＶＭ回路６０に内蔵されるノイズ低減回路９０は、図３に示したマグニチュード検出回路９２をもっておらず、またシャープネス回路７０に内蔵されるノイズ低減回路１００は、図７に示したマグニチュード検出回路１０２をもっていない。その他の構成は先の実施の形態１と同じである。
【００５３】
マグニチュード検出回路１２０は、ＶＭ信号の振幅レベルが予め定めたＶＭ飽和検出レベル（図５のＶＭ飽和検出レベルと同様）より大きくなると、ディジタル信号処理回路２０内のＶＭ回路６０に内蔵されるノイズ低減回路９０内のＶＭ出力ビット選択回路９１と、ディジタル信号処理回路２０内のシャープネス回路７０に内蔵されるノイズ低減回路１００内のシャープネス出力ビット選択回路１０１との双方に対し、選択ビットをＭＳＢ側に１ビットシフトするよう指令を出す。マグニチュード検出回路１２０では、ＶＭ信号の振幅レベルが予め定めたＶＭ飽和検出レベルより小さくなるまで、ＶＭ出力ビット選択回路９１およびシャープネス出力ビット選択回路１０１の双方に対し選択ビットをＭＳＢ側に１ビットシフトするよう指令を出す。
【００５４】
また、マグニチュード検出回路１２０は、ＶＭ信号の振幅レベルがＶＭ飽和検出レベルの１／２に設定されたＶＭ復帰検出レベルに達しなくなった場合、ＶＭ出力ビット選択回路９１およびシャープネス出力ビット選択回路１０１の双方に対し選択ビットをＬＳＢ側に１ビットシフトするよう指令を出す。マグニチュード検出回路１２０では、ＶＭ信号の振幅レベルが予め定めたＶＭ復帰検出レベルより大きくなるまで、ＶＭ出力ビット選択回路９１およびシャープネス出力ビット選択回路１０１の双方に対し選択ビットをＬＳＢ側に１ビットシフトするよう指令を出す。ただし、前述したように、ＬＳＢ側へのビットシフトはデフォルトのビット選択位置までであり、それ以上のビットシフトは行わない。
【００５５】
以上のようなＶＭ選択ビットおよびシャープネス選択ビットのシフト動作によって、ＶＭ出力がＶＭ復帰検出レベルとＶＭ飽和検出レベルの間にあるように調整している。
【００５６】
ディジタル信号としてのＶＭ信号あるいはシャープネス信号では、アナログに変換されたときの大きさを正確に把握することができない。これは、ＶＭ信号あるいはシャープネス信号は、一般的にＢＰＦで抽出されたＹ信号の高域成分であるので、サンプリングポイントが少ないためである。
【００５７】
そこで、この実施の形態２においては、アナログ変換されたＶＭ信号の大きさを検出し、この検出値に基づいてＶＭ信号およびシャープネス信号の選択ビット位置をシフトさせるようにしている。
【００５８】
このように実施の形態２においても、ＶＭ出力がＶＭ復帰検出レベルとＶＭ飽和検出レベルの間に存在するようにＶＭ選択ビットおよびシャープネス選択ビットのシフト動作を行うようにしているので、ＶＭ信号およびシャープネス信号の飽和が回避される。したがって、バーストが水平同期信号に同期していないＳ−Ｖｉｄｅｏ信号入力に対してもウィグリー（ｗｉｇｇｌｙ）ノイズは発生しない。
【００５９】
なお、上記実施の形態２においては、マグニチュード検出回路１２０からのシフト指令をＶＭ出力ビット選択回路９１およびシャープネス出力ビット選択回路１０１の双方に入力するようにして、ＶＭ出力ビット選択回路９１のビットシフト量に連動してシャープネス出力ビット選択回路１０１のビットシフトを行うようにしたが、マグニチュード検出回路１２０からのシフト指令に基づきＶＭ出力ビット選択回路９１のみのビットシフト制御を行うようにしてもよい。
【００６０】
【発明の効果】
以上説明したように、この発明によれば、ＶＭ信号がＶＭ飽和検出レベルより大きい場合は、ＶＭ出力ビット選択回路での選択ビットをＭＳＢ側にシフトするので、出力されるＶＭ出力の振幅は小さくなり、これによりＶＭ出力が飽和することを回避することができる。したがって、ＶＴＲのＳ−Ｖｉｄｅｏ出力信号のようなバーストが水平同期信号に同期していない画像信号に対しても、ＶＭ処理の際のクリップに起因したウィグリーノイズを低減することができる。
【図面の簡単な説明】
【図１】この発明を適用するＴＶ信号表示制御装置の構成を示すブロック図である。
【図２】ＶＭ回路の内部構成を示すブロック図である。
【図３】実施の形態１のＶＭ回路内のノイズ低減回路の内部構成を示すブロック図である。
【図４】ＶＭ回路の各部の信号波形を示すタイムチャートである。
【図５】ＶＭ信号とＶＭ飽和検出レベルおよびＶＭ復帰検出レベルとの関係を示す図である。
【図６】シャープネス回路の内部構成を示すブロック図である。
【図７】実施の形態１のシャープネス回路内のノイズ低減回路の内部構成を示すブロック図である。
【図８】シャープネス回路の各部の信号波形を示すタイムチャートである。
【図９】この発明の実施の形態２の構成を示すブロック図である。
【図１０】従来技術の不具合を説明する図である。
【符号の説明】
４  ＹＣ分離回路、１０  クロック・パルス生成回路、１１  同期分離回路、１４  バーストロックＰＬＬ、２０  ディジタル信号処理回路、３０  Ｙ信号処理回路、３５  黒伸張回路、４０  Ｃ信号処理回路、５０  ＲＧＢマトリクス回路、６０  ＶＭ回路、６３，７６  ゲインコントロール部、７０  シャープネス回路、８１〜８４  Ｄ／Ａ変換器、９０，１００  ノイズ低減回路、９１  ＶＭ出力ビット選択回路、９２  マグニチュード検出回路、１０１  シャープネス出力ビット選択回路、１０２  マグニチュード検出回路、１２０  マグニチュード検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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