(57)【要約】【課題】レファレンス側セルトランジスタの閾値電圧特性をコア側セルトランジスタの特性にトラッキングさせた不揮発性メモリを提供する【解決手段】閾値電圧の違いによりデータが記憶される不揮発性メモリにおいて、記憶データに依存して電荷が注入されるコア側のセルトランジスタＣ−ＭＣと、コア側のセルトランジスタからデータを読み出すときに基準レベルを供給するレファレンス側のセルトランジスタＲＡ−ＭＣ、ＲＢ−ＭＣとを有する。そして、記憶データに依存して電荷を注入するプログラム動作時において、コア側のセルトランジスタには第１のドレイン電圧が印加され、レファレンス側のセルトランジスタには、第１のドレイン電圧よりも低い第２のドレイン電圧が印加される。【選択図】図２
2004103181.tif 000002
【特許請求の範囲】
【請求項１】
閾値電圧の違いによりデータが記憶される不揮発性メモリにおいて、
前記記憶データに依存して電荷が注入されるコア側のセルトランジスタと、
前記コア側のセルトランジスタからデータを読み出すときに基準レベルを供給するレファレンス側のセルトランジスタとを有し、
前記記憶データに依存して電荷を注入するプログラム動作時において、前記コア側のセルトランジスタには第１のドレイン電圧が印加され、前記レファレンス側のセルトランジスタには、前記第１のドレイン電圧よりも低い第２のドレイン電圧が印加されることを特徴とする不揮発性メモリ。
【請求項２】
請求項１において、
前記コア側のセルトランジスタが消去される時に、前記レファレンス側のセルトランジスタも消去され且つ当該レファレンス側のセルトランジスタがレファレンス状態にプログラムされ、コア側のセルトランジスタがプログラムされる時に、レファレンス側のセルトランジスタは前記レファレンス状態に再プログラムされることを特徴とする不揮発性メモリ。
【請求項３】
請求項１において、
更に、前記セルトランジスタにドレイン電圧としてプログラム電圧を供給するプログラム電圧生成回路を有し、
前記プログラム電圧生成回路は、昇圧電圧を生成するポンプ回路と、前記昇圧電圧を所定の電圧レベルに制御するレギュレータ回路とを有し、
前記プログラム動作時において、前記レギュレータ回路が、第１の電圧に制御してコア側のセルトランジスタに供給し、前記第１の電圧と異なる第２の電圧に制御してレファレンス側のセルトランジスタに供給することを特徴とする不揮発性メモリ。
【請求項４】
請求項３において、
前記レギュレータ回路は、前記昇圧電圧のレベルを制御するレベル制御トランジスタと、出力電圧を抵抗列を介して第１の入力にフィードバックされ、所定の基準電圧が第２の入力に供給される差動増幅回路とを有し、前記差動増幅回路の出力により、前記レベル制御トランジスタが制御され、
コア側のプログラム時とレファレンス側のプログラム時とで、前記出力電圧の抵抗分割比が異なるように前記抵抗列が変更されることを特徴とする不揮発性メモリ。
【請求項５】
請求項３において、
前記レギュレータ回路は、前記昇圧電圧のレベルを制御するレベル制御トランジスタと、出力電圧をキャパシタ列を介して第１の入力にフィードバックされ、所定の基準電圧が第２の入力に供給される差動増幅回路とを有し、前記差動増幅回路の出力により、前記レベル制御トランジスタが制御され、
コア側のプログラム時とレファレンス側のプログラム時とで、前記出力電圧の容量分割比が異なるように前記キャパシタ列が変更されることを特徴とする不揮発性メモリ。
【請求項６】
閾値電圧の違いによりデータが記憶される不揮発性メモリにおいて、
前記記憶データに依存して電荷が注入されるコア側のセルトランジスタと、
前記コア側のセルトランジスタからデータを読み出すときに基準レベルを供給するレファレンス側のセルトランジスタと、
前記記憶データに依存して電荷を注入するプログラム動作時において、前記セルトランジスタにドレイン電圧を供給するプログラム電圧生成回路とを有し、
前記プログラム動作時において、前記プログラム電圧生成回路は、第１の電圧を生成して前記コア側のセルトランジスタに第１のドレイン電圧を印加し、前記第１の電圧と異なる第２の電圧を生成して前記レファレンス側のセルトランジスタに前記第１のドレイン電圧と異なる第２のドレイン電圧を印加することを特徴とする不揮発性メモリ。
【請求項７】
データに応じて電荷が注入されるトラップゲートを有するセルトランジスタを揺する不揮発性メモリにおいて、
データが記憶されるコア側のセルトランジスタを有するコア側アレイと、
レファレンスデータが記憶されるレファレンス側のセルトランジスタを有するレファレンス側アレイとを有し、
前記コア側のセルトランジスタが消去される時に、レファレンス側のセルトランジスタも消去され、コア側のセルトランジスタが記憶データをプログラムされる時に、レファレンス側のセルトランジスタもレファレンスデータをプログラムされ、
プログラム動作時において、前記コア側のセルトランジスタには第１のドレイン電圧が印加され、前記レファレンス側のセルトランジスタには、前記第１のドレイン電圧よりも低い第２のドレイン電圧が印加されることを特徴とする不揮発性メモリ。
【請求項８】
データに応じて電荷が注入されるトラップゲートを有するセルトランジスタを揺する不揮発性メモリにおいて、
データが記憶されるコア側のセルトランジスタを有するコア側アレイと、
レファレンスデータが記憶されるレファレンス側のセルトランジスタを有するレファレンス側アレイと、
前記記憶データに依存して電荷を注入するプログラム動作時において、前記セルトランジスタにドレイン電圧を供給するプログラム電圧生成回路とを有し、
前記コア側のセルトランジスタが消去される時に、レファレンス側のセルトランジスタも消去され、コア側のセルトランジスタが記憶データをプログラムされる時に、レファレンス側のセルトランジスタもレファレンスデータをプログラムされ、
前記プログラム動作時において、前記プログラム電圧生成回路は、第１の電圧を生成して前記コア側のセルトランジスタに第１のドレイン電圧を印加し、前記第１の電圧と異なる第２の電圧を生成して前記レファレンス側のセルトランジスタに前記第１のドレイン電圧と異なる第２のドレイン電圧を印加することを特徴とする不揮発性メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲートに電荷を注入して閾値電圧を変化させてデータを記憶する半導体不揮発性メモリに関し、特に、コア側のセルトランジスタとレファレンス側のセルトランジスタの閾値電圧の関係を保つトラッキング特性を改善した半導体不揮発性メモリに関する。
【０００２】
【従来の技術】
フラッシュメモリなどの半導体不揮発性メモリは、トラップゲートやフローティングゲートに電荷を注入して閾値電圧を高くし、また、電荷を引き抜いて若しくは中和させて閾値電圧を低くすることで、データを記憶する。とりわけ、トラップゲートは絶縁性材料で形成されるので、電荷を局所的に注入することができ、トラップゲートの一方のソース・ドレイン領域側に電荷を注入する場合と、トラップゲートの他方のソース・ドレイン領域側に電荷を注入する場合とを区別することができ、１個のセルトランジスタに多値（上記例では４値）を記憶することができる。このようなフラッシュメモリは、例えば後述する特許文献１に記載されている。
【０００３】
かかる不揮発性メモリでは、読み出し動作において、ワード線からセルトランジスタのゲートに所定の電圧を印加し、それに伴って発生する閾値電圧に依存するドレイン電流の違いを検出する。検出感度を高めるために、データが記憶されるコア側のセルトランジスタに加えて、読み出し時のレファレンスとして使用されるレファレンス側のセルトランジスタが設けられる。レファレンス用セルトランジスタには、コア側のセルトランジスタの異なるドレイン電流に対してその中間のドレイン電流が発生するように、そのトラップゲートに電荷が注入される。または、複数のレファレンス用セルトランジスタを組み合わせて、レファレンス用ドレイン電流を生成させる場合もある。
【０００４】
上記の不揮発性メモリでは、チャージロスの問題がある。即ち、セルトランジスタのトラップゲートやフローティングゲートに注入した電荷（チャージ）は、時間の経過に伴って或いは繰り返される読み出しサイクルによって徐々に消失する傾向にある。従って、プログラム動作により電荷が注入されたセルトランジスタの閾値電圧分布は、時間経過に伴いより低い電圧に移動する傾向にある。とりわけ、コア側のセルトランジスタとレファレンス側のセルトランジスタとで、この閾値電圧の関係を維持することが読み出し動作に不可欠であるが、上記のチャージロスに伴う閾値電圧の変化により、その閾値電圧の関係が正常でなくなることがある。
【０００５】
このように、コア側のセルトランジスタの特性変化に、レファレンス側のセルトランジスタの特性が追従して変化するトラッキング特性（追従特性）は、読み出し感度を高くするために重要である。トラッキング特性を良く保つために、従来、コア側のセルトランジスタにプログラムする時に、レファレンス側のセルトランジスタにも再プログラムを行い、また、コア側のセルトランジスタを消去する時に、レファレンス側のセルトランジスタも消去して、レファレンスデータをプログラムすることが行われている。このようにすることで、コア側のセルトランジスタの特性に、レファレンス側のセルトランジスタの特性を追従させることができる。
【０００６】
【特許文献１】
特開２０００−６８４８５号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、そのように両セルトランジスタの閾値電圧の関係を一定の状態に保つようにしても、時間経過などに伴うチャージロスの程度が、コア側とレファレンス側とで異なり、閾値電圧の関係が保てなくなるという問題がある。この原因は、コア側とレファレンス側とではプログラム動作で印加される電源電圧レベルに僅かながらも違いが発生し、プログラムされた時の閾値電圧特性が異なる場合があるからである。更に、従来の両セルトランジスタは、そのチャージロスの程度が異なり、閾値電圧特性の変化速度も異なり、読み出し時における閾値電圧が適切でなくなる場合があるからである。
【０００８】
そこで、本発明の目的は、コア側とレファレンス側のセルトランジスタの特性を追従させることができる半導体不揮発性メモリを提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、閾値電圧の違いによりデータが記憶される不揮発性メモリにおいて、前記記憶データに依存して電荷が注入されるコア側のセルトランジスタと、コア側のセルトランジスタからデータを読み出すときに基準レベルを供給するレファレンス側のセルトランジスタとを有し、前記記憶データに依存して電荷を注入するプログラム動作時において、前記コア側のセルトランジスタには第１のドレイン電圧が印加され、前記レファレンス側のセルトランジスタには、前記第１のドレイン電圧よりも低い第２のドレイン電圧が印加されることを特徴とする。
【００１０】
レファレンス側のセルトランジスタに対するプログラム時のドレイン電圧を低くすることにより、レファレンス側のセルトランジスタのプログラム速度を抑えることができ、コア側のセルトランジスタの閾値電圧特性に整合させることができる。また、レファレンス側のセルトランジスタに対するプログラム時のドレイン電圧を低くすることにより、従来に比較してレファレンス側セルトランジスタのチャージロスが増加する傾向にあり、コア側のセルトランジスタのチャージロスの特性と同等になり、レファレンス側が、コア側の閾値電圧特性に追従することができるようになる。
【００１１】
上記の側面において、より好ましい実施例では、コア側のセルトランジスタが消去される時に、レファレンス側のセルトランジスタも消去され且つレファレンス状態にプログラムされ、コア側のセルトランジスタがプログラムされる時に、レファレンス側のセルトランジスタは前記レファレンス状態に再プログラムされる。
【００１２】
このように、レファレンス側のセルトランジスタへのプログラム動作がコア側と異なっていても、レファレンス側のセルトランジスタへのプログラム時のドレイン電圧を低くすることで、レファレンス側の閾値電圧特性の変化をコア側のそれに追従させることができる。
【００１３】
上記の側面において、より好ましい実施例では、更に、昇圧電源を生成する昇圧回路と、生成された昇圧電源レベルをレギュレートして前記プログラム電圧を生成する電圧レギュレータとを有し、電圧レギュレータは、コア側のプログラム動作時よりレファレンス側のプログラム動作時において前記プログラム電圧を低くし、当該プログラム電圧が、ビット線を介してセルトランジスタにドレイン電圧として供給される。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。本発明は、フローティングゲートやトラップゲートに電荷を注入して閾値電圧を制御する不揮発性メモリに適用できるが、以下の実施の形態では、トラップゲートを持つセルトランジスタを有するミラー型のフラッシュメモリを例にして説明する。
【００１５】
図１は、本実施の形態におけるミラー型フラッシュメモリのデータ記憶状態と閾値電圧分布を示す図である。図１の（Ａ）には、セルトランジスタの４つの状態が示されている。ミラー型のフラッシュメモリのセルトランジスタは、２つのソース・ドレイン領域間のチャネル領域とコントロールゲートとの間に、絶縁性のトラップゲートを有する。このトラップゲートの両端に、それぞれ電荷（Ｎ型トランジスタであれば電子）を個別に注入して、４つの状態を記憶する。図１（Ａ）には、トラップゲートに電子が注入された状態が、黒丸で示される。上から、トラップゲートの両側に電子がトラップされていないデータ「１１」の状態、トラップゲートのドレイン側に電子がトラップされているデータ「１０」の状態、トラップゲートのソース側に電子がトラップされているデータ「０１」の状態、そして、トラップゲートの両側に電子がトラップされているデータ「００」の状態が示される。
【００１６】
データ「１１」では、トラップゲートに電荷は注入されておらず閾値電圧が低く、図中に示されるとおり、所定のゲート電圧が印加されるとセルトランジスタが導通状態になり、多くのドレイン電流Ｉ１１が発生する。データ「１０」では、セルトランジスタは導通状態になるが、データ「１１」よりも若干閾値電圧が高く、従って、ドレイン電流Ｉ１０はより小さくなる。また、データ「０１」では、セルトランジスタは非導通状態になり、ドレイン電流Ｉ０１は僅かしか流れない。そして、データ「００」では、閾値電圧がより高くなり、ドレイン電流Ｉ００は殆ど流れない。一般に、読み出し時のソース領域側に電子がトラップされている場合は、トランジスタは非導通状態になるが、ゲートに所定の電圧が印加されているので、それに伴って僅かなドレイン電流の発生がある。
【００１７】
図１の（Ｂ）には、閾値電圧分布が示される。この閾値電圧分布は、横軸が閾値電圧Ｖｔを示し、縦軸がビット数を示す。また、実線がコア側のセルトランジスタの閾値電圧分布を、破線がレファレンス側のセルトランジスタの閾値電圧分布をそれぞれ示す。図１（Ａ）に示した通り、データ「１１」が記憶されているセルトランジスタの閾値電圧分布は最も低く、データ「１０」のセルトランジスタの閾値電圧分布はそれよりも少し高い。一方、データ「０１」「００」のセルトランジスタの閾値電圧分布は共に高く、データ「００」の分布のほうが僅かに高い。
【００１８】
レファレンス側のセルトランジスタは、後述するとおり、２種類のデータ「１０」と「０１」をそれぞれ記憶する１対のセルトランジスタで構成される。即ち、データ「１０」の状態のセルトランジスタと、データ「０１」の状態のセルトランジスタとを有し、両セルトランジスタのドレイン電流の平均値が、レファレンス電流として利用される。従って、両レファレンス用セルトランジスタの合成された閾値電圧分布（架空の閾値電圧分布）は、図中Ｒｅｆに示されるとおり、データ「１０」とデータ「０１」の閾値電圧分布の中間に位置する。
【００１９】
閾値電圧分布（Ｂ１）は、例えば、プログラム直後の分布であり、閾値電圧分布（Ｂ２）は、時間経過後または複数動作サイクル経過後の分布であり、トラップゲートに電子がトラップされているデータ「１０」「０１」「００」のセルトランジスタでチャージロスが発生し、トラップされている電荷（電子）の量が減少し、それぞれの閾値電圧分布が低くなっている。更に、このチャージロス現象は、コア側のみならずレファレンス側のセルトランジスタにも発生する。そして、本発明者らの経験からすると、レファレンス側のセルトランジスタのほうがコア側よりもチャージロスが少なく、従って、閾値電圧分布の低下速度はコア側よりも遅いことが判明している。但し、その理由については不確かである。
【００２０】
このように、レファレンス側のセルトランジスタのチャージロス量が少なく、閾値電圧分布の低下速度が遅いため、所定時間経過後の閾値電圧分布は、コア側よりも高くなっている。その結果、合成された閾値電圧分布Ｒｅｆは、データ「１０」とデータ「０１」の閾値電圧の中間位置より高くなっている。つまり、リード動作時の動作マージンが狭くなっている。
【００２１】
図２は、本実施の形態における不揮発性メモリの全体構成図である。図２の例は、コア側のセルアレイが、８つのブロックＢｌｏｃｋ０〜Ｂｌｏｃｋ７（図中はブロックＢｌｏｃｋ０，７のみ示す）からなり、各ブロック内には、ビット線ＢＬ１，２，３と、ワード線ＷＬ１，２と、コア側セルトランジスタＣ−ＭＣとが設けられる。セルトランジスタＣ−ＭＣは、ゲートがワード線ＷＬ１，２に接続され、両側のソース・ドレイン領域がそれぞれビット線ＢＬ１，２，３に接続されている。
【００２２】
このセルアレイ構成は、バーチャルビット線構成と呼ばれ、セルトランジスタＣ−ＭＣに接続される１対のビット線のうち、一方のビット線がコラムゲートＣＳ１，２，３を介してデータバス線ＤＢに接続され、他方のビット線がグランドに接続された状態で、セルトランジスタの読み出しが行われる。ワード線に所定の読み出し用電圧を印加すると、セルトランジスタの閾値電圧に応じて発生するドレイン電流が、一方のビット線とそれに接続されるデータバス線ＤＢを介して、カスコード回路１０に供給される。カスコード回路１０でセルのドレイン電流が電圧に変換されて、センスアンプＳＡに供給される。図１に示したとおり、ミラー型のフラッシュメモリでは、トラップゲートにトラップされる電荷の位置に応じてドレイン電流が異なり、特に、データ「１０」と「０１」とでは、ドレイン電流の方向が逆になれば、ドレイン電流特性も逆になる。従って、セルトランジスタに接続される１対のビット線を切り換えることで、データ「１０」のセルトランジスタは、データ「０１」の状態になる。これを利用することで、データ「１１」と「１０」の区別、及びデータ「００」と「０１」の区別を行うことができる。
【００２３】
一方、レファレンス側のセルアレイは、図１におけるデータ「１０」の状態にプログラムされたレファレンスセルアレイＲｅｆＡと、データ「０１」の状態にプログラムされたレファレンスセルアレイＲｅｆＢとを有する。つまり、２つのレファレンスセルトランジスタには、レファレンスデータ「１０」と「０１」とがそれぞれプログラムされている。そして、各セルアレイＲｅｆＡ，ＲｅｆＢ内のワード線、ビット線、セルトランジスタの構成は、コア側のセルアレイＢｌｏｃｋ０〜７と同じである。
【００２４】
そして、コア側のセルアレイブロックＢｌｏｃｋ０のセルトランジスタＣ−ＭＣが選択され、図中の矢印方向のドレイン電流を検出するために、ビット線ＢＬ１をグランドに、ビット線ＢＬ２をカスコード回路１０に接続する場合は、レファレンス側のセルアレイにおいても、同様にビット線ＢＬ１をグランドに、ビット線ＢＬ２をカスコード回路１１，１２に接続する。そして、短絡トランジスタＥＱを導通させることで、レファレンス側セルアレイ内のドレイン電流Ｉ１０とＩ０１との平均電流がカスコード回路１１，１２に供給される。それにより、図１（Ｂ）に示した合成閾値電圧分布Ｒｅｆが形成されて、データ「１１」「１０」の導通状態とデータ「０１」「００」の非導通状態とをセンスアンプＳＡにより検出することができる。
【００２５】
このように、２つのレファレンス側セルトランジスタを同時に選択して、それらのドレイン電流の平均値をレファレンス用のドレイン電流として利用することにより、図１（Ｂ）に示したように、合成された閾値電圧分布Ｒｅｆを実現することができる。そして、２つのレファレンス側セルトランジスタＲＡ−ＭＣ、ＲＢ−ＭＣには、レファレンスデータ「１０」「０１」のプログラムをすれば良いので、閾値電圧特性の追従性を高めるためのダイナミックレファレンス方式に好都合である。
【００２６】
図３は、ダイナミックレファレンス方式におけるプログラム及び消去動作のフローチャート図である。まず、工場出荷時においては、コア側のセルトランジスタは全て消去状態にされていて、レファレンス側のセルトランジスタには、レファレンスデータがプログラムされる（Ｓ１）。その後、コア側がプログラムされるときに、合わせてレファレンス側にもレファレンスデータの再プログラムが行われる（Ｓ２）。通常のプログラムでは、一旦消去して再度プログラムパルスを印加してプログラムを行うが、この再プログラムでは、通常のプログラムと異なり、プログラムパルスのみを印加して、チャージロスにより低下した閾値電圧をもとに戻す。従って、この再プログラムはリフレッシュと呼ばれる。工場出荷時から工程Ｓ１でのプログラムまでに所定の時間が経過していたり、何らかの加速試験が行われていたりして、レファレンス側のセルトランジスタの閾値電圧分布がチャージロスにより低下していることが予想される。従って、このコア側がプログラムされた時にこのリフレッシュを行うことにより、図１に示した（Ｂ１）の閾値電圧の関係に戻すことができる。
【００２７】
その後、コア側が消去されるときは、レファレンス側も消去される。そして、消去動作後に、レファレンス側には、レファレンスデータがプログラムされる（Ｓ３）。この結果、コア側は、図１に示した（Ｂ１）のデータ「００」の状態にされ、レファレンス側は、データ「１０」「０１」の状態にされる。更に、その後コア側がプログラムされるときは、レファレンス側のセルトランジスタには、再プログラム（リフレッシュ）が行われて、閾値電圧特性がトラッキングされる（Ｓ４）。そして、上記の工程Ｓ３，Ｓ４がその後繰り返される。
【００２８】
このように、コア側が消去された時に、レファレンス側も消去してレファレンスデータをプログラムし、更にコア側がプログラムされるときにレファレンス側をリフレッシュすることで、図１に示した状態（Ｂ２）になるのを防止し、できるだけ状態（Ｂ１）に維持することができ、トラッキング特性を良好に保つことができる。
【００２９】
プログラム動作では、セルトランジスタのゲートにワード線を介して例えば９Ｖの高い電圧が印加され、ソースはビット線を介してグランドに接続され、ドレインにはビット線を介して例えば５Ｖのプログラム電圧ＶＰＲＯＧが印加されることで、プログラムパルスが印加される。そのために、メモリには、昇圧電圧ＤＰＵＭＰを生成するポンプ回路１４とその昇圧電圧を所定のレベルに制御するレギュレータ回路１３とが設けられる。
【００３０】
コア側のプログラム動作では、図２に示される複数のメモリブロック内のコア側セルトランジスタに同時にプログラムパルスが印加される。例えば、８つのメモリブロックそれぞれからの８個のセルトランジスタにおいて、同じデータが書き込まれるセルトランジスタや、同じ箇所に電荷が注入されるセルトランジスタには、同じプログラムパルスが印加される。そのため、セルトランジスタに印加されるドレイン電圧は、レギュレータ１３が発生するプログラム電圧ＶＰＲＯＧよりも低くなる傾向にある。
【００３１】
一方、レファレンス側のセルトランジスタは、同じレファレンスデータがプログラムされるブロックは１個であり、プログラム動作では、１つのセルトランジスタにプログラムパルスが印加される。そのため、セルトランジスタに印加されるドレイン電圧は、コア側に比較すると高くなる傾向にある。
【００３２】
このようなプログラム時の印加電圧の違いにより、コア側とレファレンス側とでは、プログラム動作や速度に違いが存在することになる。
【００３３】
また、レファレンス側は、リフレッシュ時において、プログラムパルスを印加して僅かに低下した閾値電圧分布を上昇させる。その際に、リフレッシュ前の閾値電圧レベルがベリファイレベルより僅かに低い場合は、１回のプログラムパルスの印加で、閾値電圧が高くなりすぎることが予測される。つまり、リフレッシュ動作によりレファレンス側の低下した閾値電圧分布は上昇するが、逆に閾値電圧分布がねらったレベルよりも高くなる場合がある。その結果、リフレッシュ動作により必ずしも図１の状態（Ｂ１）に戻らないことがあり、トラッキング特性の低下を招く。
【００３４】
更に、コア側とレファレンス側とでは、プログラムの回数や時期が異なり、それに伴いチャージロス現象も両者では異なる。前述のとおり、本発明者の経験によれば、その原因は不確かであるが、レファレンス側のチャージロス量がコア側に比較すると少ない。従って、リフレッシュ動作によってたとえ両者の閾値電圧分布を所定の関係に設定したとしても、その後の異なるチャージロス現象によって、両者の閾値電圧分布が同じ状態に維持されない。つまり、コア側とレファレンス側とでは、閾値電圧の低下の振る舞いが異なり、使用期間中に合成されたレファレンスレベルが所望のレベルからずれてしまうことになる。それが、図１で示した不整合の状態（Ｂ２）を招き、正常な読み出し動作に支障をきたすことになる。
【００３５】
そこで、本実施の形態では、プログラム動作において、レファレンス側のドレイン電圧をコア側のドレイン電圧よりも低くなるように制御する。このようにすることで、第１に、レファレンス側の１回のプログラムパルスの印加に対する閾値電圧の上昇速度が遅くなり、リフレッシュ時において閾値電圧が高くなりすぎることが抑制される。第２に、本発明者の実験によれば、レファレンス側のプログラム時のドレイン電圧を低くすることで、そのチャージロス量が増大し、コア側のチャージロス量と同等にできることが判明している。従って、リフレッシュ時以降から次のリフレッシュまでの使用期間中において、チャージロスに起因する閾値電圧の低下の現象を、レファレンス側とコア側とで同程度にすることができる。
【００３６】
図３のフローチャートの各工程Ｓ１〜Ｓ４に対して破線で示される工程Ｓ１Ａ〜Ｓ４Ａのとおり、各工程でのプログラム動作では、コア側のドレイン電圧はＶｄ１にし、レファレンス側のドレイン電圧Ｖｄ２は、Ｖｄ１よりの低くなるようにする。そのために、レギュレータ回路１３にて、コア側とレファレンス側とで制御レベルを異ならせる。
【００３７】
更に、工程Ｓ２，Ｓ４において、コア側とレファレンス側の両方にプログラム動作が必要な場合は、プログラムベリファイの間にコア側へのプログラムパルスの印加とレファレンス側へのプログラムパルスの印加とを続けて行う。そして、プログラムベリファイはコア側とレファレンス側を一緒に行う。従って、レギュレータ回路１３は、コア側のレベルに制御した後、レファレンス側のレベルに変更制御する。或いは、逆の順番でもよい。そして、１方のレベルから他方のレベルに変更する時に、レギュレータ回路１３が安定状態になるのに要する時間を、レギュレーション時間として設けるようにする。
【００３８】
図４は、本実施の形態における第１のレギュレータ回路を示す図である。このレギュレータ回路１３は、ポンプ回路１４が生成する昇圧電圧ＤＰＵＭＰのレベルを制御するＰチャネルのレベル制御トランジスタ２０と、レベル制御トランジスタ２０を制御する差動増幅器２２と、レギュレートされたプログラム電圧ＶＰＲＯＧを差動増幅器にフィードバックするための抵抗群Ｒ１ａ、Ｒ１ｂ、Ｒ２とを有する。抵抗Ｒ１ｂの両端に、レベル変更用トランジスタ２１が設けられる。プログラム電圧ＶＰＲＯＧは、抵抗群で分圧され、抵抗Ｒ１ｂとＲ２との接続ノードの電圧ＶＲ１が、差動増幅器２２の正入力にフィードバックされる。差動増幅器２２の負入力には基準電圧ＶＲＥＦが印加されている。
【００３９】
このレギュレータ回路１３は、プログラム電圧ＶＰＲＯＧが上昇すると、フィードバックされた電圧ＶＲ１も上昇し、差動増幅回路２２の出力も上昇する。それにより、レベル制御トランジスタ２０はよりオフの方向に変化しプログラム電圧ＶＰＲＯＧの上昇を抑える。逆にプログラム電圧ＶＰＲＯＧが低下すると、フィードバック電圧ＶＲ１も下降し、差動増幅回路２２の出力が低下し、レベル制御トランジスタ２０はよりオンの方向に変換して、プログラム電圧ＶＰＲＯＧの下降が抑えられる。そして、差動増幅回路２２は、２つの入力ＶＲ１とＶＲＥＦとが一致する状態で安定状態になる。従って、安定状態では以下の関係が実現される。
【００４０】
ＶＲ１＝｛Ｒ２／（Ｒ１ａ＋Ｒ１ｂ＋Ｒ２）｝ｘＶＰＲＯＧ＝ＶＲＥＦ
従って、この関係式から、プログラム電圧ＶＰＲＯＧは、次の通りである。
【００４１】
ＶＰＲＯＧ＝｛（Ｒ１ａ＋Ｒ１ｂ＋Ｒ２）／Ｒ２｝ｘＶＲＥＦ　　　　　　（１）
そこで、ダイナミックレファレンスプログラム信号ＤＲＥＦＰＧＭＨがＨレベルになると、トランジスタ２１が導通して、抵抗Ｒ１ｂは除外される。従って、その時のプログラム電圧ＶＰＲＯＧは、次の通りである。
【００４２】
ＶＰＲＯＧ＝｛（Ｒ１ａ＋Ｒ２）／Ｒ２｝ｘＶＲＥＦ　　　　　　　　　（２）
このプログラム電圧は、式（１）よりも低くなっている。つまり、ダイナミックレファレンスプログラム信号ＤＲＥＦＰＧＭＨがＬレベルであれば、プログラム電圧ＶＰＲＯＧは、上記の式（１）に制御され、Ｈレベルであれば、上記の式（２）に制御される。
【００４３】
従って、本実施の形態では、コア側にプログラムパルスを印加する場合は、信号ＤＲＥＦＰＧＭＨをＬレベルにしてプログラム電圧を高く制御し、レファレンス側にプログラムパルスを印加する場合は、信号ＤＲＥＦＰＧＭＨをＨレベルにしてプログラム電圧を低く制御する。そして、コア側とレファレンス側にプログラムパルスを連続して印加する場合は、両パルスの間に、レギュレータ回路がレギュレーション制御に必要な時間を両者の間に設けるようにする。
【００４４】
図５は、本実施の形態における第２のレギュレータ回路を示す図である。このレギュレータ回路は、フィードバック電圧ＶＣ１を生成するために、出力であるプログラム電圧ＶＰＲＯＧをキャパシタ群Ｃ１，Ｃ２ａ，Ｃ２ｂにより分割する。第１のレギュレータ回路は、プログラム電圧ＶＰＲＯＧを抵抗分割していたので、抵抗群に常時電流が流れて、ポンプ回路１４の能力を高くする必要があるのに対して、第２のレギュレータ回路は、キャパシタ分割によりプログラム電圧を分圧しているので、キャパシタ群からグランドに電流が流れることはない。
【００４５】
図５のレギュレータ回路では、差動増幅回路２２の正入力電圧ＶＣ１は、プログラム電圧ＶＰＲＯＧをキャパシタＣ１とＣ２ａで分割したレベルになるのに対して、トランジスタ２９を導通させると、キャパシタＣ１とＣ２ａ＋Ｃ２ｂで分割したレベルになる。従って、トランジスタ２９を導通させると、正入力電圧端子ＶＣ１とグランドとの間の容量が大きくなり、同じプログラム電圧ＶＰＲＯＧに対しては、正入力電圧ＶＣ１は下がる。但し、正入力電圧ＶＣ１はレギュレータ動作により基準電圧ＶＲＥＦに一致するように制御されるので、トランジスタ２９を導通させると、逆にプログラム電圧ＶＰＲＯＧは上昇する。
【００４６】
図６は、図５の動作タイミングチャートを示す図である。最初にプリチャージ信号ＰＲＥＣＨがＨレベルになり、プリチャージトランジスタ２６，２７，２８がそれぞれ導通して、電圧ＶＣ０はプリチャージレベルＶＰ１に、電圧ＶＣ１，ＶＣ２はプリチャージレベルＶＰ２にそれぞれセットされる。この時、トランジスタ２５、２９は非導通状態にある。従って、ノードＶＣ１の電荷量Ｑ１は、次の通りである。
【００４７】
Ｑ１＝Ｃ１ｘ（ＶＰ２−ＶＰ１）＋Ｃ２ａｘＶＰ２　　　　　　　　　　（３）
次に、レギュレータイネーブル信号ＥＮＲＥＧＢをＬレベルにすると、Ｐチャネルトランジスタ２５が導通して、フィードバックループが形成され、電圧ＶＣ０がプログラム電圧ＶＰＲＯＧまで昇圧される。そして、それに伴って電圧ＶＣ１は変化するが、レギュレータ動作により電圧ＶＣ１は基準電圧ＶＲＥＦに等しくなるように制御される。従って、電圧ＶＣ１の電荷量Ｑ２は、次の通りである。
【００４８】
Ｑ２＝Ｃ１ｘ（ＶＲＥＦ−ＶＰＲＯＧ）＋Ｃ２ａｘＶＲＥＦ　　　（４）
そこで、電荷保存の法則からＱ１＝Ｑ２であるので、上記式（３）（４）からプログラム電圧は、次の通りになる。
【００４９】
ＶＰＲＯＧ＝｛（Ｃ１ｘ（ＶＲＥＦ−ＶＰ２＋ＶＰ１）＋Ｃ２ａｘ（ＶＲＥＦ−ＶＰ２）｝／Ｃ１　　（５）
この場合、ダイナミックレファレンスプログラム信号ＤＲＥＦＰＧＭＢＨがＨレベルになると、トランジスタ２９が導通して、上記式（５）のＣ２ａが（Ｃ２ａ＋Ｃ２ｂ）になるので、プログラム電圧は、次の通りになる。
【００５０】
ＶＰＲＯＧ＝｛（Ｃ１ｘ（ＶＲＥＦ−ＶＰ２＋ＶＰ１）＋（Ｃ２ａ＋Ｃ２ｂ）ｘ（ＶＲＥＦ−ＶＰ２）｝／Ｃ１　　　　　　　　　　　　　　　　　　　　　（６）
つまり、トランジスタ２９が導通することで、プログラム電圧ＶＰＲＯＧが上昇する。図６に示されるとおり、ダイナミックレファレンスプログラム信号ＤＲＥＦＰＧＭＢＨがＨレベルになると、プログラム電圧ＶＰＲＯＧは、より高いレベルに制御されるのである。
【００５１】
図５のレギュレータ回路を利用する場合は、レファレンス側のプログラムパルス印加を先に行い、トランジスタ２９を導通させてレギュレータ動作が安定した後に、コア側のプログラムパルスの印加を行うことになる。但し、図５のレギュレータ回路において、ダイナミックレファレンスプログラム信号ＤＲＥＦＰＧＭＢＨによって、キャパシタＣ２側の容量が減少するような回路にすれば、プログラム電圧ＶＰＲＯＧを高いレベルから低いレベルに変化させることも可能である。
【００５２】
以上の通り、レギュレータ回路を制御することにより、プログラム時のドレイン電圧レベルを制御することができる。本実施の形態では、コア側のプログラム時ドレイン電圧よりもレファレンス側のプログラム時ドレイン電圧を低くするように制御することで、レファレンス側セルトランジスタの閾値電圧特性のトラッキング特性を改善することができる。
【００５３】
レファレンス側のチャージロス量が、コア側よりも大きい場合は、上記の実施の形態と逆に、レファレンス側のプログラム時ドレイン電圧をコア側よりも高く制御することが望ましい場合がある。フラッシュメモリのレファレンス側とコア側のチャージロス特性に応じて、最適なレファレンス側のプログラム時ドレイン電圧が選択される。
【００５４】
いずれの場合でも、プログラム電圧を生成する昇圧回路とレギュレータ回路側で、コア側とレファレンス側とでその供給するプログラム電圧を異ならせれば良い。
【００５５】
以上、実施の形態例をまとめると以下の付記の通りである。
【００５６】
（付記１）閾値電圧の違いによりデータが記憶される不揮発性メモリにおいて、
前記記憶データに依存して電荷が注入されるコア側のセルトランジスタと、
前記コア側のセルトランジスタからデータを読み出すときに基準レベルを供給するレファレンス側のセルトランジスタとを有し、
前記記憶データに依存して電荷を注入するプログラム動作時において、前記コア側のセルトランジスタには第１のドレイン電圧が印加され、前記レファレンス側のセルトランジスタには、前記第１のドレイン電圧よりも低い第２のドレイン電圧が印加されることを特徴とする不揮発性メモリ。
【００５７】
（付記２）付記１において、
前記コア側のセルトランジスタが消去される時に、前記レファレンス側のセルトランジスタも消去され且つ当該レファレンス側のセルトランジスタがレファレンス状態にプログラムされ、コア側のセルトランジスタがプログラムされる時に、レファレンス側のセルトランジスタは前記レファレンス状態に再プログラムされることを特徴とする不揮発性メモリ。
【００５８】
（付記３）付記１において、
更に、前記セルトランジスタにドレイン電圧としてプログラム電圧を供給するプログラム電圧生成回路を有し、
前記プログラム電圧生成回路は、昇圧電圧を生成するポンプ回路と、前記昇圧電圧を所定の電圧レベルに制御するレギュレータ回路とを有し、
前記プログラム動作時において、前記レギュレータ回路が、第１の電圧に制御してコア側のセルトランジスタに供給し、前記第１の電圧と異なる第２の電圧に制御してレファレンス側のセルトランジスタに供給することを特徴とする不揮発性メモリ。
【００５９】
（付記４）付記３において、
前記レギュレータ回路は、前記昇圧電圧のレベルを制御するレベル制御トランジスタと、出力電圧を抵抗列を介して第１の入力にフィードバックされ、所定の基準電圧が第２の入力に供給される差動増幅回路とを有し、前記差動増幅回路の出力により、前記レベル制御トランジスタが制御され、
コア側のプログラム時とレファレンス側のプログラム時とで、前記出力電圧の抵抗分割比が異なるように前記抵抗列が変更されることを特徴とする不揮発性メモリ。
【００６０】
（付記５）付記３において、
前記レギュレータ回路は、前記昇圧電圧のレベルを制御するレベル制御トランジスタと、出力電圧をキャパシタ列を介して第１の入力にフィードバックされ、所定の基準電圧が第２の入力に供給される差動増幅回路とを有し、前記差動増幅回路の出力により、前記レベル制御トランジスタが制御され、
コア側のプログラム時とレファレンス側のプログラム時とで、前記出力電圧の容量分割比が異なるように前記キャパシタ列が変更されることを特徴とする不揮発性メモリ。
【００６１】
（付記６）閾値電圧の違いによりデータが記憶される不揮発性メモリにおいて、
前記記憶データに依存して電荷が注入されるコア側のセルトランジスタと、
前記コア側のセルトランジスタからデータを読み出すときに基準レベルを供給するレファレンス側のセルトランジスタと、
前記記憶データに依存して電荷を注入するプログラム動作時において、前記セルトランジスタにドレイン電圧を供給するプログラム電圧生成回路とを有し、
前記プログラム動作時において、前記プログラム電圧生成回路は、第１の電圧を生成して前記コア側のセルトランジスタに第１のドレイン電圧を印加し、前記第１の電圧と異なる第２の電圧を生成して前記レファレンス側のセルトランジスタに前記第１のドレイン電圧と異なる第２のドレイン電圧を印加することを特徴とする不揮発性メモリ。
【００６２】
（付記７）付記６において、
前記プログラム電圧生成回路は、昇圧電圧を生成するポンプ回路と、前記昇圧電圧を所定の電圧レベルに制御するレギュレータ回路とを有し、プログラム動作時において、前記レギュレータ回路が、前記第１の電圧に制御してコア側のセルトランジスタに供給し、前記第２の電圧に制御してレファレンス側のセルトランジスタに供給することを特徴とする不揮発性メモリ。
【００６３】
（付記８）データに応じて電荷が注入されるトラップゲートを有するセルトランジスタを揺する不揮発性メモリにおいて、
データが記憶されるコア側のセルトランジスタを有するコア側アレイと、
レファレンスデータが記憶されるレファレンス側のセルトランジスタを有するレファレンス側アレイとを有し、
前記コア側のセルトランジスタが消去される時に、レファレンス側のセルトランジスタも消去され、コア側のセルトランジスタが記憶データをプログラムされる時に、レファレンス側のセルトランジスタもレファレンスデータをプログラムされ、
プログラム動作時において、前記コア側のセルトランジスタには第１のドレイン電圧が印加され、前記レファレンス側のセルトランジスタには、前記第１のドレイン電圧よりも低い第２のドレイン電圧が印加されることを特徴とする不揮発性メモリ。
【００６４】
（付記９）付記８において、
前記コア側のセルトランジスタには、所定のゲート電圧に対してドレイン電流がそれぞれ異なる第１乃至第４のデータのいずれかの状態にプログラムされ、
前記レファレンス側のセルトランジスタは、前記第２及び第３のデータと同じレファレンスデータが、それぞれプログラムされることを特徴とする不揮発性メモリ。
【００６５】
（付記１０）データに応じて電荷が注入されるトラップゲートを有するセルトランジスタを揺する不揮発性メモリにおいて、
データが記憶されるコア側のセルトランジスタを有するコア側アレイと、
レファレンスデータが記憶されるレファレンス側のセルトランジスタを有するレファレンス側アレイと、
前記記憶データに依存して電荷を注入するプログラム動作時において、前記セルトランジスタにドレイン電圧を供給するプログラム電圧生成回路とを有し、
前記コア側のセルトランジスタが消去される時に、レファレンス側のセルトランジスタも消去され、コア側のセルトランジスタが記憶データをプログラムされる時に、レファレンス側のセルトランジスタもレファレンスデータをプログラムされ、
前記プログラム動作時において、前記プログラム電圧生成回路は、第１の電圧を生成して前記コア側のセルトランジスタに第１のドレイン電圧を印加し、前記第１の電圧と異なる第２の電圧を生成して前記レファレンス側のセルトランジスタに前記第１のドレイン電圧と異なる第２のドレイン電圧を印加することを特徴とする不揮発性メモリ。
【００６６】
【発明の効果】
以上、本発明によれば、レファレンス側セルトランジスタの閾値電圧特性をコア側セルトランジスタの特性にトラッキングさせた不揮発性メモリを提供することができる。
【図面の簡単な説明】
【図１】本実施の形態におけるミラー型フラッシュメモリのデータ記憶状態と閾値電圧分布を示す図である。
【図２】本実施の形態における不揮発性メモリの全体構成図である。
【図３】ダイナミックレファレンス方式におけるプログラム及び消去動作のフローチャート図である。
【図４】本実施の形態における第１のレギュレータ回路を示す図である。
【図５】本実施の形態における第２のレギュレータ回路を示す図である。
【図６】図５の動作タイミングチャートを示す図である。
【符号の説明】
Ｃ−ＭＣ　　　　　コア側セルトランジスタ
ＲＡ−ＭＣ、ＲＢ−ＭＣ　　レファレンス側セルトランジスタ
１３　　　　　　　レギュレータ回路
１４　　　　　　　ポンプ回路
【図１】
2004103181.tif 000003
【図２】
2004103181.tif 000004
【図３】
2004103181.tif 000005
【図４】
2004103181.tif 000006
【図５】
2004103181.tif 000007
【図６】
2004103181.tif 000008