【事件の表示】
　平成１０年特許願第２１１７９６号「デバイスの高速応答回路及びメモリの高速応答回路」拒絶査定に対する審判事件［平成１２年　１月２８日出願公開、特開２０００−　２９７８４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．経緯
( 1.)　出願　　　　　　　：平成10年 7月 9日
( 2.)　拒絶理由（起案日）：平成11年 7月23日
( 3.)　意見書（提出日）　：平成11年10月 1日
( 4.)　補正書（提出日）　：平成11年10月 1日
( 5.)　拒絶査定（起案日）：平成12年 4月13日
( 6.)　補正書（提出日）　：平成12年 6月23日
( 7.)　補正書（提出日）　：平成12年10月 4日
( 8.)　前置報告（起案日）：平成12年11月30日
　
２．平成12年 6月23日付の手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成12年 6月23日付の手続補正を却下する。
　
［理由］
（１）補正後の本願発明
　平成12年 6月23日付の手続補正により、特許請求の範囲の請求項１は、
「デバイスの入出力応答を同一のｎ（ｎ≧２）個のデバイスＤ1,Ｄ2 ・・・Ｄn を用いて速くさせるデバイスの高速応答回路であって、デバイスの入出力応答時間より遥かに短い時間幅であり且つデバイスの入力信号とは無関係である基準クロックを生成する基準クロック発生回路と、前記入力信号を基準クロックが示すタイミングでデバイスＤ1,Ｄ2 ・・・Ｄn  に順次分配する分配回路と、デバイスＤ1,Ｄ2 ・・・Ｄn  から各々出力された信号を基準クロックが示すタイミングで選択して合成し出力信号として出力する合成回路とを具備したことを特徴とするデバイスの高速応答回路。」
と補正された。
　上記補正は、請求項１に記載した発明を特定するために必要な事項である「デバイスの入出力応答時間より遥かに短い時間幅の基準クロック」について「デバイスの入出力応答時間より遥かに短い時間幅であり且つデバイスの入力信号とは無関係である基準クロック」との限定を付加するものであって、特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（「以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
（２）刊行物
○　刊行物１
　原査定の拒絶の理由に引用された特開昭５９−１２７１５５号公報（以下、刊行物１という。）には、図面とともに、次の記載がある。
　
ａ．「この発明は プログラム読出し制御回路に関し、特に1基本クロックサイクル毎に1命令の読出しを行なうプログラム読出し制御回路に関する。」（第１頁右下欄第10行〜第12行）
　
ｂ．「第2図は第1図に示したプログラム読出し制御回路の動作例を示すタイムチャートである。なお、第2図のタイムチャートにおいて（K）はアドレスKに記憶されたプログラムメモリ10の記憶内容を示している。
　まず、プログラムのメモリ10にはマイクロ命令例によりなる適宜のプログラムが予記憶されており、シーケンスコントロール部30から加えられるアドレス信号8に基づいて記憶内容Ｐを順次読出してレジスタ回路20に加える。レジスタ回路20は例えば所定ビット数分のＤ型フリッププロップ回路によって構成されており、基本クロックＴに基づいてプログラムメモリ30から加えられた記憶内容Ｐを処理回路等（図示せず）に信号Ｒとして適宜ロードする。シーケンスコントロール部30も基準クロックＴに基づいて動作するものであり、例えば該コントロール部30内のプログラムカウンタの出力に基づきプログラムメモリ10に加える前記アドレス信号Ｓを決定し、該決定したアドレス信号Ｓをプログラムメモリ30に加える動作等を行なう。このような回路は上記レジスタ回路20を具えることによって第2図に示すような1基本クロックピッチの命令読出しを実行することができるようになる。
　ところで、上述したような制御回路は1基本クロックピッチで一命令を読出すことができるという高速性にその利点を有するものであるが、プログラムロムとして例えば安価で再書込み可能なEPROM(イレイザブル・アンド・プログラマブル・ロム)等の低速ROMを用いた場合、該ROMのアクセスの為の伝搬遅延時間ｔｐ(第2図参照）を保障する為に基本クロックサイクルtrを遅くしなければならないという不都合があった。」（第2頁左上欄第1行〜右上欄13行）
　
ｃ．「この発明は上記実情に鑑みてなされたものであり、安価な低速ROMをメモリとして用いても、高速性を失うことのないプログラム読出し制御回路を提供することを目的とする。
　すなわちこの発明は、所定の命令列からなる同一のプログラムが予記憶されているプログラムメモリを複数(n個)具えるとともに、該プログラムメモリのアドレス指定のために1基本クロックピッチで出力されるアドレス信号を適宜のクロックに基づいて前記複数のプログラムメモリに各別に対応したバッファ回路で一旦ラッチし、該ラッチしたアドレス信号を前記複数のプログラムメモリに各別に加えるようにし、また前記複数のプログラムメモリから読出される命令のうち単ー命令のみを随時選択し、該選択された命令を前記基本クロックに基づき順次ロードするようにすることにより基本クロックの周期がプログラムメモリのアクセス周期の１／ｎになるようして、プログラム読出しの高速化を図るものである。」（第2頁右上欄第13行〜左下欄12行）
　
ｄ．「同第 3図において、プログラムメモリ10-1，10-2，・・・10-nにはそれぞれ同一内容のマイクロプログラムが予記憶されており、バッファ 回路50-1、50-2、・・・50-nからそれぞれ出力されるアドレスラッチ信号g0、g1、…gn に基づいてそれそれの記憶内容po、p1、…pn を随時出力し、該出力信号をセレクタ回路60に入力する。バッファ回路50-1、50-2、・・・50-nはそれぞれタイミング発生回路70より出力される各別のクロック信号CK1、CK2、・・・CKnに基づきシーケンスコントロール部40から順次出力されるプログラムメモリ10-1，10-2，・・・10-n読出し用のアドレス信号ADをラッチし、該ラッチした信号をアドレスラッチ信号でg0、g1、・・・gnとして各別のプログラムメモリ10-1，10-2，・・・10-nに出力する。セレクタ回路60はシーケンスコントロール部40から出力される制御信号Mに基づいてプログラムメモリ10-1，10-2，・・・10-nから出力される記憶内容P0、P1、…Pnのうちいずれかひとつを選択し、該選択した信号を信号SLとしてレジスタ回路20に加える。レジスタ回路20は所定ビット数分の例えばD型フリップフロップによって構成されていることは前述した通りであり、タイミング発生回路から出力される基本クロックTに基づいてセレクタ回路60より出力される前記選択データSLを処理回路等(図示せず)に信号Rとして適宜ロードする動作等を行なう。システムコントロール部40（審決注：シーケンスコントロール部40の誤記と認める。）は該コントロール部40内のプログラムカウンタの出力およびプログラム読出しの際の条件ジャンプの場合に入力されるジャンプ信号J等にもとづきプログラムメモリ10-1，10-2，・・・10-nの読出しアドレス信号ADをバッファ回路50-1、50-2、・・・50-nに出力する制御などを行なう。なお、システムコントロール部40（審決注：シーケンスコントロール部40の誤記と認める。）も前記レジスタ回略20と同様タイミング発生回路70から出力される基本クロックTに基づいた動作を行なう。」（第2頁左下欄第16行〜第3頁右上欄第6行） 
　
ｅ．「以下、第4図に示す実施例回路の具体的動作を第5図に示すタイムチャートを参照して説明する。
　基本クロックTに基づきシーケンスコントロール部40から順次出力されるアドレス信号AD（第5図(d)参照）は同第５図(b)、(c)に示すようなCK1およびCK2のタイミングでバッファ回路50-1，50-2にそれぞれラッチされ、アドレスラッチ信号g0，g1としてプログラムメモリ10-1，10-2にそれぞれ交互に出力される（第5図(e)(f)参照）。そしてプログラムメモリ10-1，10-2は該プログラムメモリの持つ伝搬遅延時間tp後に、印加されたアドレスに対応した記憶内容P0，P1を確定した出力としてセレクタ回路60に随時出力する（第5図(g)(h)参照）。セレクタ回路60ではシーケンスコントロール部40から加えられる制御信号Ｍに基づきプログラムメモリ10-1および10-2から入力される前記記憶内容P0およびP1のうちいずれか一方を交互に選択し、該選択した信号を順次レジスタ回路20に出力する（第5図(i)参照）。レジスタ回路20はセレクタ回路60からの前記信号を基本クロックTのタイミングでラッチし、該ラッチした信号を信号Ｒとして出力する（第5図(J)参照）。
　さて、従来のような構成ではプログラムメモリのアクセス時間tp等を考慮して、基本クロックTの周期trが少なくとも前記アクセス時間tpより大きくなるような前記周期trを設定する必要があったが、上記実施例回路ではtr＜tpであるような基本クロックに基づいたプログラム読出しが可能となり、低速ROMを用いてもそれ以上の高速読出しが可能となる。」（第3頁右上欄第3行〜左下欄第14行）
　
ｆ．「第３図はこの発明にかかるプログラム読出し制御回路の一実施例を示すブロック図、第４図は第３図に示す実施例回路においてプログラムメモリを２個備えた場合の構成例を示すブロック図、第５図は第４図に示す実施例回路の具体動作例を示すタイムチャート」（第4頁左下欄18行〜右下欄第5行）
　
○　記載ｄによると、レジスタ回路20は、「タイミング発生回路から出力される基本クロックTに基づいてセレクタ回路60より出力される前記選択データSLを処理回路等(図示せず)に信号Rとして適宜ロードする動作等を行なう」ものであり、さらに記載ｅに関係するする第３図及び第５図を参照すると、レジスタ回路２０にロードされる選択データSLは、選択されたデータが時間軸上で合成されたものとなっている。
　
○　記載ｄには、「シーケンスコントロール部40も前記レジスタ回略20と同様タイミング発生回路70から出力される基本クロックTに基づいた動作を行なう」と記載されているから、シーケンスコントロール部40は、基本クロックTに基づいた動作を行っている。
　
○　第５図及び記載ｄ，ｅ，ｆによると、クロック信号CK1、CK2、・・・CKnは、バッファ回路でラッチしたアドレスラッチ信号の出力信号の出力時間の間にｎ個出力されるべきものである。
　
  以上のとおりであるから、前記刊行物には、次の発明（以下、刊行物１に記載の発明という。）が記載されている。
　
　プログラムメモリ10-1，10-2，・・・10-nと、
　基本クロックT及び各プログラムメモリに対応して供給されるクロック信号CK1、CK2、・・・CKnを出力するタイミング発生回路と、
　該プログラムメモリ10-1，10-2，・・・10-nのそれぞれのアドレス指定のために1基本クロックピッチで出力されるアドレス信号を、対応するクロック信号CK1、CK2、・・・CKnに基づいて一旦ラッチし、該ラッチしたアドレス信号を各プログラムメモリに加えるバッファ回路50-1、50-2、・・・50-nと、
　基本クロックTに基づいた動作を行なうシーケンスコントロ一ル部から出力される制御信号Mに基づいて、プログラムメモリ10-1，10-2，・・・10-nから出力される記憶内容P0、P1、…Pnのうちいずれかひとつを連続して選択することで、選択データＳＬを合成して出力するセレクタ回路と、
　を備え、バッファ回路でラッチしたアドレスラッチ信号がプログラムメモリに出力される時間の間に、ｎ個のクロック信号CK1、CK2、・・・CKnが出力されるようにしてプログラム読出しの高速化を図ることを特徴とする、プログラムメモリの高速読出しが可能なプログラム読出し制御回路。
　
○刊行物２
　原査定の拒絶の理由に引用された特開平２−９０２４８号公報（以下、刊行物２という。）には、図面とともに、次の記載がある。
　
ａ．「互いに読み出しタイミングをずらして設定した複数の記憶装置と、前記記憶装置の出力にそれぞれ接続された複数のデータ保持装置と、前記データ保持装置に前記タイミングづつずらして順次出力される選択回路とを備えたことを特徴とするメモリ装置」（特許請求の範囲）
　
ｂ．「本発明はメモリ装置に関し、特に高速に複数の記憶装置をアクセスするメモリ装置に関する。」（第1頁左下欄第13行〜第14行）
　
ｃ．「以下、図１及び図２を参照しながら本実施例の説明を行う。プログラムメモリ１０１、及びプログラムメモリ１０２は１６×１２８ワードのメモリであり、あらかじめ１６ビット幅の命令コードが書き込まれている。プログラムメモリ１０１のアドレス入力２はデータ線１２５が接続され、出力にはデータ線１２７が接続される。プログラムメモリ１０２のアドレス入力にはデータ線１２８が接続される。
　プログラムカウンタ１０３及びプログラムカウンタ１０４は７ビットのカウンタである。プログラムカウンタ１０３の出力はデータ線１２５に接続され、プログラムカウンタ１０３の入力はクロック入力線１２１に接続される。プログラムカウンタ１０３はクロック入力φ１の立ち上がりエッジにより保持するデータを＋１する。プログラムカウンタ１０４の出力はデータ線１２６に接続され、プログラムカウンタ１０４の入力はクロック入力線１２２に接続される。プログラムカウンタ１０４はクロック入力φ２の立ち上がりエッジにより保持するデータを＋１する。
　ラッチ１０５およびラッチ１０６は１６ビット幅のデータラッチであり、ラッチ１０５の入力にはデータ線１２７が接続され、出力はデータ線１２９に接続される。また、ラッチ１０５はクロック入力線１２１に接続され、クロック入力φ１の立ち上がりエッジによりデータ線１２７の内容を取り込む。ラッチ１０６の入力にはデータ線１２８が接続され、出力にはデータ線１３０が接続される。また、ラッチ１０６はクロック入力線１２２に接続され、クロック入力φ２の立ち上がりエッジによりデータ線１２８の内容を取り込む。
　選択回路１０７は二つの入力の一方を選択して出力する回路であり、入力にはデータ線１２９及びデータ線１３０が接続され、出力にはデータ線１３１が接続される。この選択回路１０７はデータ線１２４の示す内容によりデータ線１２９またはデータ線１３０のうちどちらか一方を選択し、データ線１３に出力する。
　カウンタ１０８は１ビットのカウンタであり、出力はデータ線１２４に接続される。またカウンタ１０８はクロック入力に接続されるデータ線１２３の立ち上がりエッジにより、保持するデータを＋１する。
　２入力ＯＲゲート１０９の入力にはクロック入力線１２１、及びクロック入力線１２２が接続され、出力はデータ線１２３に接続される。」（第2頁右上欄第5行〜右下欄第12行）
　
ｄ．「選択回路１０７はクロック入力に接続されるデータ線１２４の内容すなわちカウンタ１０８の内容により交互にラッチ１０５とラッチ１０６の出力を選択してデータ線１３１に出力する。」（第3頁　右上欄第9行〜第13行）
　
○　上記記載ｂ、ｃに加えて、第１図のブロック図、及び第２図のタイミングチャートを参照すると、刊行物２に記載のものでは、クロック入力φ１に基づいてアドレスを付加された一方のプログラムメモリの内容をクロック入力φ２に基づいて選択し、クロック入力φ２に基づいてアドレスを付加された他方のプログラムメモリの内容をクロックφ１に基づいて選択することで、二つのプログラムメモリから出力されたデータの選択・合成を行っている。
　
　以上のことから、刊行物２には、次の発明が記載されている。
　
　タイミングをずらしたクロック入力φ１およびφ２に基づいて、互いに読み出しタイミングをずらして設定した二つのプログラムメモリと、それぞれのプログラムメモリの出力にそれぞれ接続されたデータ保持装置と、前記データ保持装置からの出力を、クロックφ１およびφ２に基づいてタイミングをずらして順次出力させる選択回路とを備えたメモリ装置であって、
　一方のプログラムメモリに対してクロック入力φ１に基づいてアドレスを付加し、当該アドレスに対応したプログラムメモリの内容を選択回路において、クロック入力φ２に基づいて選択し、
　他方のプログラムメモリに対してクロック入力φ２に基づいてアドレスを付加し、当該アドレスに対応したプログラムメモリの内容を選択回路において、クロックφ１に基づいて選択し、
　順番にプログラムメモリをアクセスすることを特徴とする、高速に複数の記憶装置をアクセスするメモリ装置。
　
（３）対比
　本件補正発明と刊行物１に記載の発明とを対比する。
　１）　刊行物１に記載の発明のプログラムメモリは、デバイスの一つであるから、刊行物１に記載の発明のプログラムメモリは、本件補正発明のデバイスに相当する。
　
　２）　刊行物１に記載の発明の低速デバイスを用いてもそれ以上の高速読出しが可能なプログラム読出し制御回路は、デバイスの高速応答回路であるとも言える。
　
　３）　刊行物１に記載の発明ではラッチしたアドレスラッチ信号を各デバイスに加えており、アドレスラッチ信号はデバイスへの入力信号であるから、刊行物１に記載の発明のアドレスラッチ信号は、本件補正発明のデバイスの入力信号に相当する。
　
　４）　刊行物１に記載の発明におけるデバイスに対する入力信号の出力時間は、一定時間以上の出力が必要であり、デバイスの応答時間を決定するものである。一方、本件補正発明の入出力応答時間も、デバイスの応答時間を決定するものであると解される。したがって、刊行物１に記載の発明のデバイスに対する入力信号の出力時間は、本件補正発明の入出力応答時間に相当する。
　
　５）　刊行物１に記載の発明のクロック信号CK1、CK2、・・・CKnは、デバイスの入出力応答時間より短い時間幅であり、かつ、入力信号をクロック信号CK1、CK2、・・・CKnが示すタイミングで各デバイスに順次分配するように供給されている。
　
　６）　刊行物１に記載の発明のタイミング発生回路は、何らの信号も入力されておらず、同回路自身でクロック信号および基本クロックを生成しているから、発生されるクロック信号および基本クロックは入力信号とはまったく別の信号である。したがって、刊行物１に記載の発明のクロック信号は入力信号と無関係と言える。
　
　したがって、本件補正発明と刊行物１に記載の発明とは、
　
［一致点］
　デバイスの入出力応答を同一のｎ（ｎ≧２）個のデバイスＤ1,Ｄ2 ・・・Ｄn を用いて速くさせるデバイスの高速応答回路であって、
　デバイスの入出力応答時間より短い時間幅であり且つデバイスの入力信号とは無関係である基準クロックを生成する基準クロック発生回路と、
　前記入力信号を前記基準クロックが示すタイミングでデバイスＤ1,Ｄ2 ・・・Ｄn に順次分配する分配回路と、
　デバイスＤ1,Ｄ2 ・・・Ｄn から各々出力された信号を合成し出力信号として出力する合成回路と、
を具備したことを特徴とするデバイスの高速応答回路。
　
である点で一致し、
　
［相違点］
（相違点１）
　前記基準クロックの時間幅が、本件補正発明では、デバイスの入出力応答時間より遥かに短い時間幅であるのに対して、刊行物１に記載の発明では、デバイスの入出力応答時間より短い時間幅である点。
　
（相違点２）
　合成回路が、デバイスＤ1,Ｄ2 ・・・Ｄn から各々出力された信号を選択するに当たり、本件補正発明では、基準クロックが示すタイミングで選択するのに対し、刊行物１に記載の発明では、制御信号Mに基づいて選択する点。
　
で相違している。
　
（４）相違点の検討
（相違点１について）
　本件補正発明の基準クロックがデバイスの入出力応答時間より遥かに短い時間幅であることに関して、本件明細書の発明の詳細な説明の記載を参照すると、
「メモリの読み出し時間ｔより遙かに短い時間間隔で順次アクティブとなるイネーブル信号ＥＮ1,ＥＮ2 ・・・ＥＮn 」（【００１５】）、
「以上のように構成されたメモリの高速応答回路の動作は、図４に示すように図１に示す回路と基本的に同じであって、読み出しアドレスがＡＤＲ０、ＡＤＲ１、ＡＤＲ２・・・に順次変化すると、メモリ０のＡＤＲ０のデータ、メモリ１のＡＤＲ１のデータ、メモリ２のＡＤＲ２のデータ・・・が出力信号として出力される。・・・省略・・・
　このようなメモリの高速応答回路では、リードサイクルタイムがｔのメモリを使用しているのにもかかわらず、ｔ／（ｎ＋１）の周期で出力応答することになり、この周期でデータを取り扱えることになる。」（【００１９】，【００２０】）、
と記載されており、本件図４にも示されるように、リードサイクルタイムｔは、読出しに当たりデバイスへ入力信号を付加する時間を指すものである。
　したがって、基準クロックがデバイスの入出力応答時間より遥かに短い時間幅であるとは、基準クロックが、デバイスの入力信号の付加時間のｔ／（ｎ＋１）の周期であるとの技術的意義を有するものと解される。
　
　一方、刊行物１に記載の発明においては、デバイスの入力信号の付加時間の間に基準クロックCKがｎ個出力されるようにされているのであるから、刊行物１に記載の発明の前記周期は、ｔ／ｎ程度であると解される。
　
　そうすると、周期は、本件発明がｔ／（ｎ＋１）で、刊行物１に記載の発明が、ｔ／ｎとなるから、両者の相違は格別のものではない。
　
（相違点２について）
　刊行物２に記載の発明は、本件補正発明の基準クロックに相当するクロックφに基づいて、本件発明のデバイスに相当する複数のプログラムメモリからの出力を選択するものである。
　さらに、刊行物１に記載の発明の制御信号Ｍに代えて、前記刊行物２に記載の発明の基準クロックによりデバイスから出力された信号を選択する構成を採用することで、本件補正発明の如く構成することに困難性は認められない。
　
（まとめ）
　上記のとおり、前記相違点１，２はいずれも格別のものではないから、本件補正発明は、当業者が刊行物１および刊行物２に記載の発明に基づいて容易に発明をすることができたものである。
　したがって、本件補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（５）．むすび
　以上のとおり、本件補正は、特許法第17条の2第5項で準用する同法第126条第4項の規定に違反するものであり、特許法第159条第1項で準用する特許法第53条第1項の規定により却下されるべきものである。
　
３．補正却下を踏まえた検討
（１）本件発明
　平成12年 6月23日付の手続補正は上記のとおり却下されたもので、本願の請求項１に係る発明（以下、同項記載の発明を「本件発明」という。）は、平成11年10月 1日付の手続補正により補正された特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
　「デバイスの入出力応答を同一のｎ（ｎ≧２）個のデバイスＤ1,Ｄ2 ・・・Ｄn を用いて速くさせるデバイスの高速応答回路であって、デバイスの入出力応答時間より遥かに短い時間幅の基準クロックを生成する基準クロック発生回路と、入力信号を基準クロックが示すタイミングでデバイスＤ1,Ｄ2 ・・・Ｄn に順次分配する分配回路と、デバイスＤ1,Ｄ2 ・・・Ｄn から各々出力された信号を基準クロックが示すタイミングで選択して合成し出力信号として出力する合成回路とを具備したことを特徴とするデバイスの高速応答回路。」
　
（２）刊行物
　原査定の拒絶の理由に引用された刊行物、および、その記載事項は、前記２．（２）に記載したとおりである。
　
（３）対比
　本件発明は、前記２．で検討した本願補正発明から、基準クロック発生回路で生成される基準クロックの限定事項である「デバイスの入力信号とは無関係である」との構成を省いたものである。
　そうすると、本件発明の構成要素をすべて含み、さらに他の構成要件を付加したものに相当する本件補正発明が、前記２．（４）に記載したとおり、刊行物１に基づいて、当業者が容易に発明をすることができたものであるから、本件発明も、同様の理由により、刊行物１に記載の発明に基づいて容易に想到し得たものである。
　
（４）むすび
　以上のとおり、本件発明は、刊行物１に記載された発明に基づいて容易に発明をすることができたものであるから、本件発明も、同様の理由により、刊行物１に記載の発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
　よって、結論のとおり審決する。