(57)【要約】【課題】縮小化の可能な半導体装置およびその製造方法を提供する。【解決手段】ウェハ１には、切断ライン２に区画された複数のチップ領域３ａが基板１１上に配列している。基板１１の下面上には、キャビティ１２が隣り合う２つのチップ領域に亘って設けられており、キャビティ１２内は樹脂で埋められている。ウェハ１を切断ライン２に沿って切断してチップを形成するとき、キャビティ１２は複数のチップに分割される。これにより、チップ面積を縮小することができる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
下面側に設けられた凹部と、上記凹部の側方に設けられた側壁部とを有する基板と、
上記側壁部の下面上に設けられた第１導体部材と、
上記基板の上面上に設けられた第２導体部材とを有する半導体装置であって、上記基板の外縁部のうちの一部は上記凹部であり、上記外縁部のうちの他部は上記側壁部であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記基板は、複数のチップ領域を有するウェハを上記チップ領域ごとに分割して形成されたものであり、
上記基板の上記凹部は、上記ウェハにおいて互いに隣接する２つの上記チップ領域に亘って形成されていたことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記側壁部は、平面的に見て上記基板の上記外縁部に沿った四角環の一辺が欠けたコ字状またはＵ字状であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記凹部内には、上記基板とフリップチップ実装された半導体チップがさらに設けられており、
上記基板と上記半導体チップとの間の隙間が樹脂によって埋められていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記基板は複数の絶縁層から構成されており、
上記絶縁層を貫通し導体で埋められた少なくとも１つのビアホールと、
上記絶縁層同士の間に介在する少なくとも１つの配線パターンと
をさらに備えることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
上記第１導体部材と上記第２導体部材とは、上記ビアホールおよび上記配線パターンによって電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記第１導体部材と上記第２導体部材とは、上記基板の側面上に設けられた側面電極によって電気的に接続されていることを特徴とする半導体装置。
【請求項８】
下面側に設けられた凹部と、上記凹部の側方に設けられた側壁部とを有し、複数の絶縁層から構成されている基板と、
上記側壁部の下面上に設けられた第１導体部材と、
上記基板の上面上に設けられた第２導体部材と、
上記絶縁層を貫通し導体で埋められた少なくとも１つのビアホールと、
上記絶縁層の間に介在する少なくとも１つの配線パターンと
を備える半導体装置であって、
上記第１導体部材と上記第２導体部材とは、上記ビアホールおよび上記配線パターンによって電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
上記凹部は、樹脂によって埋められていることを特徴とする半導体装置。
【請求項１０】
請求項８または９に記載の半導体装置において、
上記凹部内には第１素子が設けられており、
上記第１素子は、上記ビアホールのうちの少なくとも１つとフリップチップ接続またはワイヤボンド接続により電気的に接続されていることを特徴とする半導体装置。
【請求項１１】
請求項８または９に記載の半導体装置において、
上記凹部内には第１素子が設けられており、
上記第１素子は、ランドグリッドアレイ状またはボールグリッドアレイ状に形成されていることを特徴とする半導体装置。
【請求項１２】
基板の下面側に、複数のチップ領域ごとに凹部を形成する工程（ａ）と、
上記基板を１つの上記チップ領域ごとに分割する工程（ｂ）と、
上記凹部の側壁部の下面上に第１導体部材を形成し、上記基板の上面上に第２導体部材を形成する工程（ｃ）と
を備える半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
上記工程（ａ）では、上記凹部を２つの上記チップ領域の外縁部を除く部分に形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２または１３に記載の半導体装置の製造方法において、
上記工程（ａ）では、複数の絶縁層を重ねることにより上記基板に上記凹部を形成し、
上記工程（ａ）の前に、上記絶縁層を貫通するビアホールを形成して導体で埋め、上記絶縁層の表面上に配線パターンを形成する工程（ｄ）をさらに備え、
上記第１導体部材と上記第２導体部材とは、上記ビアホールと上記配線パターンとにより電気的に接続されることを特徴とする半導体装置の製造方法。
【請求項１５】
絶縁層を貫通するビアホールを形成して導体で埋める工程（ａ）と、
上記絶縁層の表面上に導体パターンを形成する工程（ｂ）と、
複数の上記絶縁層を重ねることにより、下面側に凹部を有する基板を形成する工程（ｃ）と、
上記基板をチップ領域ごとに分割する工程（ｄ）と、
上記凹部の側壁部の下面上に第１導体部材を形成し、上記基板の上面上に第２導体部材を形成する工程（ｅ）と
を備え、
上記第１導体部材と上記第２導体部材とは上記ビアホールおよび上記配線パターンによって電気的に接続されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
従来から、携帯電話をはじめとする通信機器においては、無線部分の小型化が要望されている。無線部分のうちで高周波信号を取り扱う部分は、通常の半導体部品に加えて受動部品から構成されている。この受動部品とは、フィルタやバラン、チップ容量、チップインダクタ、チップ抵抗などのことをいい、これらを半導体基板上に形成するのは困難である。近年では、これらの受動素子の一部を、多層セラミック基板や多層樹脂基板の層間に内蔵させたモジュールを形成することで小型化を実現している。
【０００３】
以下に、従来の半導体装置の構造について図７を参照しながら説明する。図７は、従来の半導体装置のチップの構造のうちで、特許文献１において提案されている構造を示す断面図である。この構造では、半導体部品と小型のチップ部品とを組み合わせてモジュールを構成している。
【０００４】
従来の半導体装置のチップ５０は、図７に示すように、下面（裏面）側にキャビティ４１ａを有する基板４１と、基板４１の上面（主面）上に設けられた配線４２ａと、基板４１の上面上に設けられ、配線４２ａと電気的に接続されているチップ部品４８と、基板４１のうちキャビティ４１ａの底部となる部分の下面上に固着して設けられた配線４２ｂと、基板４１のうちキャビティ４１ａの底部となる部分の下面上に設けられ、配線４２ｂとワイヤボンド４６により電気的に接続されている半導体チップ４５と、基板４１のうちキャビティ４１ａの底部となる部分を貫通し、配線４２ａと配線４２ｂとを電気的に接続するインナービアホール４９と、基板４１のうちキャビティ４１ａの側部となる部分の下面上に設けられた電極４３と、基板４１のうちキャビティ４１ａの側部となる部分を貫通し、配線４２ａ，配線４２ｂおよび電極４３の電気的接続を取るために設けられた端面スルーホール電極４４と、キャビティ４１ａを埋める樹脂４７とから構成されている。
【０００５】
チップ部品４８とは、具体的にいうと、半導体素子、容量素子、インダクタ素子および抵抗素子などのことをいう。チップ部品４８は基板４１の上面上に半田付けされている。
【０００６】
ここで、ウェハを分割して図７に示すようなチップを得る工程について、図８および図９を参照しながら説明する。図８は、複数のチップ領域が並ぶウェハの上面を示した図であり、図９は、ウェハを切断して得られたチップの構造を示す斜視図である。
【０００７】
図８に示すようなウェハ５１においては、切断ライン５３に区画される複数のチップ領域５０ａが基板４１上に配列している。そして、基板４１を貫通するスルーホール５２ａが切断ライン５３に沿うように形成されている。なお、このとき既に、基板４１には図７に示すようなキャビティや素子が形成されているが、これらの図示は省略する。
【０００８】
ウェハ５１をダイシング等の方法で切断することにより、図９に示すようなチップ５０が得られる。チップ５０の側壁には、スルーホール５２ａが分割されて凹部５２が形成される。チップ５０は複数の層からなっており、各層の表面上には配線４２が形成されている。配線４２は、インナービアホール４９が配置する領域を避けるように設けられている。
【０００９】
本発明に関連する他の技術としては、特許文献２において提案されているものが挙げられる。特許文献２では、図７に示すような構成において、半導体チップ４５と基板４１とをワイヤボンド４６によって接続するかわりにフリップチップによって接続する構造が開示されている。この構造では、さらなる薄型化が可能となっている。
【００１０】
【特許文献１】
特許２６８９９５６号公報
【特許文献２】
特許３０６１０１４号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、上述のような構造では、素子の縮小化に限界が生じている。
【００１２】
上述したような半導体装置では、図７に示すように基板４１の側面にスルーホール電極４４を形成するときに、加工精度上の観点から数百μｍ以上の穴系を用いる必要がある。したがって、複数のスルーホール電極４４を形成する場合には、これらの間の距離は少なくとも数百μｍ程度必要になる。近年では、半導体素子の集積化に伴って多数の端面スルーホール電極４４が入出力端子として設けられているため、半導体装置の外形サイズが大きくなってしまう。
【００１３】
本発明は、さらなる縮小化の可能な半導体装置およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の半導体装置は、下面側に設けられた凹部と、上記凹部の側方に設けられた側壁部とを有する基板と、上記側壁部の下面上に設けられた第１導体部材と、上記基板の上面上に設けられた第２導体部材とを有する半導体装置であって、上記基板の外縁部のうちの一部は上記凹部であり、上記外縁部のうちの他部は上記側壁部であることを特徴とする。
【００１５】
これにより、半導体装置の外縁部が側壁部となっている従来と比較して、上記側壁部の平面的な面積を小さくすることができるので、半導体装置の縮小化が可能となる。
【００１６】
上記基板は、複数のチップ領域を有するウェハを上記チップ領域ごとに分割して形成されたものであり、上記基板の上記凹部は、上記ウェハにおいて互いに隣接する２つの上記チップ領域に亘って形成されていたことにより、容易な方法で半導体装置の縮小化が可能となる。
【００１７】
上記側壁部は、平面的に見て上記基板の上記外縁部に沿った四角環の一辺が欠けたコ字状またはＵ字状であることが好ましい。
【００１８】
上記凹部内には、上記基板とフリップチップ実装された半導体チップがさらに設けられており、上記基板と上記半導体チップとの間の隙間が樹脂によって埋められていることにより、基板と半導体チップとの膨張係数の差による熱応力を低減することができる。
【００１９】
上記基板は複数の絶縁層から構成されており、上記絶縁層を貫通し導体で埋められた少なくとも１つのビアホールと、上記絶縁層同士の間に介在する少なくとも１つの配線パターンとをさらに備えていてもよい。
【００２０】
上記第１導体部材と上記第２導体部材とは、上記ビアホールおよび上記配線パターンによって電気的に接続されていることにより、加工精度の高いビアホールと配線パターンとにより第１導体部材と第２導体部材との電気的接続を取ることができるので、さらなる半導体装置の縮小化が可能となる。
【００２１】
上記第１導体部材と上記第２導体部材とは、上記基板の側面上に設けられた側面電極によって電気的に接続されていてもよい。
【００２２】
本発明の第２の半導体装置は、下面側に設けられた凹部と、上記凹部の側方に設けられた側壁部とを有し、複数の絶縁層から構成されている基板と、上記側壁部の下面上に設けられた第１導体部材と、上記基板の上面上に設けられた第２導体部材と、上記絶縁層を貫通し導体で埋められた少なくとも１つのビアホールと、上記絶縁層の間に介在する少なくとも１つの配線パターンとを備える半導体装置であって、上記第１導体部材と上記第２導体部材とは、上記ビアホールおよび上記配線パターンによって電気的に接続されていることを特徴とする。
【００２３】
これにより、加工精度の高いビアホールと配線パターンとにより第１導体部材と第２導体部材との電気的接続を取ることができるので、半導体装置の縮小化が可能となる。また、より多くの第１導体部材を設けることができ、より高い自由度で配線パターンを形成することができる。また、貫通穴がなくなるので、歪みの発生を低減することができる。
【００２４】
上記凹部は、樹脂によって埋められていることにより、基板をプリント基板上に実装したときの応力を低減することができる。
【００２５】
上記凹部内には第１素子が設けられており、上記第１素子は、上記ビアホールのうちの少なくとも１つとフリップチップ接続またはワイヤボンド接続により電気的に接続されていてもよい。
【００２６】
上記凹部内には第１素子が設けられており、上記第１素子は、ランドグリッドアレイ状またはボールグリッドアレイ状に形成されていてもよい。
【００２７】
本発明の第１の半導体装置の製造方法は、基板の下面側に、複数のチップ領域ごとに凹部を形成する工程（ａ）と、上記基板を１つの上記チップ領域ごとに分割する工程（ｂ）と、上記凹部の側壁部の下面上に第１導体部材を形成し、上記基板の上面上に第２導体部材を形成する工程（ｃ）とを備える。
【００２８】
これにより、従来と比較して側壁部の占める面積の小さな半導体装置を製造することができるので、半導体装置の縮小化が可能となる。
【００２９】
上記工程（ａ）では、上記凹部を２つの上記チップ領域の外縁部を除く部分に形成することにより、物理的な安定性の高いチップを製造することができる。
【００３０】
上記工程（ａ）では、複数の絶縁層を重ねることにより上記基板に上記凹部を形成し、上記工程（ａ）の前に、上記絶縁層を貫通するビアホールを形成して導体で埋め、上記絶縁層の表面上に配線パターンを形成する工程（ｄ）をさらに備え、上記第１導体部材と上記第２導体部材とは、上記ビアホールと上記配線パターンとにより電気的に接続されることにより、加工精度の高いビアホールと配線パターンとにより第１導体部材と第２導体部材との電気的接続を取ることができるので、よりサイズの小さな半導体装置を製造することができる。
【００３１】
本発明の第２の半導体装置の製造方法は、絶縁層を貫通するビアホールを形成して導体で埋める工程（ａ）と、上記絶縁層の表面上に導体パターンを形成する工程（ｂ）と、複数の上記絶縁層を重ねることにより、下面側に凹部を有する基板を形成する工程（ｃ）と、上記基板をチップ領域ごとに分割する工程（ｄ）と、上記凹部の側壁部の下面上に第１導体部材を形成し、上記基板の上面上に第２導体部材を形成する工程（ｅ）とを備え、上記第１導体部材と上記第２導体部材とは上記ビアホールおよび上記配線パターンによって電気的に接続されることを特徴とする。
【００３２】
これにより、加工精度の高いビアホールと配線パターンとにより第１導体部材と第２導体部材との電気的接続を取ることができるので、よりサイズの小さな半導体装置を製造することができる。また、より多くの第１導体部材を設けることができ、より高い自由度で配線パターンを形成することができる。また、貫通穴がなくなるので、歪みの発生しにくい半導体装置を製造することができる。
【００３３】
【発明の実施形態】
（第１の実施形態）
第１の実施形態では、基板の外形について説明した後に、配線の接続の形態について説明する。
【００３４】
まず、基板の外形について、図１（ａ），（ｂ）および図２を参照しながら説明する。図１（ａ），（ｂ）は、複数のチップ領域が並ぶウェハの上面（主面）および下面（裏面）を示した図であり、図２は、ウェハを切断して得られたチップの構造を示す平面図，縦断面図および横断面図である。なお、図１（ａ），（ｂ）および図２では、半導体装置のうちの基板のみを図示しており、基板の表面上や内部に設けられている配線や電子部品の図示は省略する。
【００３５】
本実施形態のウェハ１には、図１（ａ）に示すように、切断ライン２に区画された複数のチップ領域３ａが基板１１上に配列している。そして、図１（ｂ）に示すように、基板１１の下面側には、キャビティ１２が隣り合う２つのチップ領域３ａに亘って設けられている。
【００３６】
このウェハ１を切断ライン２に沿って切断すると、図２に示すような外形のチップ３が得られる。チップ３の基板１１は、図２に示すように、キャビティ１２の底となる凹部１１ａと、凹部１１ａの３つの側方を囲む側壁部１１ｂとに分けられる。
【００３７】
次に、本実施形態の配線の接続形態について、図３および図４を参照しながら説明する。図３は、第１の実施形態において、チップの基板の表面上または内部に設けられた配線等を詳細に示す断面図である。図４は、図３に示すチップの基板を示す斜視図である。
【００３８】
図３に示すように、本実施形態の半導体装置は、凹部１１ａおよび側壁部１１ｂを有する基板１１と、基板１１の上面上に設けられたチップ部品１９と、基板１１のうち凹部１１ａの下面上に設けられた突起電極１８と、突起電極１８を挟んで基板１１のうち凹部１１ａの下面上に設けられた半導体チップ１７と、基板１１を構成する複数層のセラミックシート１３同士の間に介在する配線パターン１６と、配線パターン１６同士を接続するために１層のセラミックシート１３を貫通して設けられたインナービアホール１５と、基板１１のうち側壁部１１ｂの下面上に設けられた入出力端子１４と、凹部１１ａにおいて、基板１１と半導体チップ１７との間の隙間を埋めるアンダーフィル２０とから構成されている。ここで、図３には表されていないが、基板１１は図２に示すような外形を有している。
【００３９】
凹部１１ａとは、基板１１の下面側に形成された深さ３００〜４００μｍのキャビティ１２の底面部分のことであり、基板１１のうち側壁部１１ｂとは、キャビティ１２の側方に位置する部分である。
【００４０】
配線パターン１６は、誘電率などの材料特性によっては、フィルタ，バランおよび容量素子などの受動素子としての機能を果たす場合がある。これらの受動素子は高周波無線回路において不可欠である。配線パターン１６を複数のセラミックシート１３の間に介在させて受動素子として機能させることで、受動素子を基板１１の表面上において集積化しにくいという不具合を解決することができる。また、さらなる小型化を実現することもできる。
【００４１】
入出力端子１４は、基板１１の側壁部１１ｂの下面上にランドグリッドアレイ状に設けられている。入出力端子１４のピッチは約１００μｍ程度まで狭くすることができる。このピッチは製造時のパターニング精度に依存するものである。
【００４２】
半導体チップ１７は、突起電極１８によって凹部１１ａの下面上にフリップチップ接続されている。突起電極１８は、インナービアホール１５によって配線パターン１６と電気的に接続されており、また、インナービアホール１５と配線パターン１６とによって、チップ部品１９や入手力端子１４と電気的に接続されている。
【００４３】
キャビティ１２内には、アンダーフィル２０と称する樹脂が、基板１１と半導体チップ１７との間の隙間を埋めている。アンダーフィル２０によって、半導体チップ１７の材料と基板１１の材料との熱膨張係数のミスマッチから生じる応力が低減される。
【００４４】
基板１１は、図４に示すように、複数のセラミックシート１３が積層された構造を有している。これらのセラミックシート１３の表面上には配線パターン１６が形成されており、異なる層に位置する配線パターン１６同士は、インナービアホール１５により電気的に接続されている。
【００４５】
図４に示すような基板１１は、以下のような方法により形成する。まず、印刷工法により、セラミックシート１３の上に配線パターン１６を形成する。この方法では、ラインとスペースについてそれぞれ５０μｍ程度の精度で加工できる。続いて、セラミックシート３を貫通するスルーホールをあけた後、スルーホールを導体で埋めることによりインナービアホール１５を形成する。このときのスルーホールは約１００μｍ程度の穴径で形成することができる。このように配線パターン１６とインナービアホール１５とを設けたセラミックシート１３を複数重ね合わせて基板１１を形成する。その後、基板１１の下面側にキャビティ１２を形成する。
【００４６】
本実施形態では、キャビティ１２を２つのチップ領域３ａに亘って形成することにより、従来よりもチップ面積を縮小することができる。それについて、以下に説明する。
【００４７】
基板１１と半導体チップ１７との間の隙間にアンダーフィル２０を埋めるときには、キャビティ２１内にノズルを近づけて樹脂を供給する。そのため、キャビティ２１内にはノズルが入り込むだけのスペースが必要である。従来では、各チップ領域ごとにキャビティ２１が設けられていたため、このスペースも各チップ領域ごとに必要であった。それに対し、本実施形態では、２つ以上のチップ領域ごとにキャビティ２１を設けているため、このスペースを複数のチップ領域で共有することができる。また、本実施形態では、凹部１１ａの側方のうちの一方には側壁部１１ｂが設けられていない。以上のことから、チップ面積を縮小することができる。
【００４８】
また、本実施形態では、入出力端子１４と他の部材とを、インナービアホール１５および配線パターン１６によって電気的に接続しているので、従来のようにスルーホール電極を設けずにすむ。このことから、加工精度を向上させることができ、チップの面積を縮小することができる。また、基板１１の側壁部１１ｂの下面上に設ける入出力端子１４の数を多くすることもできる。
【００４９】
また、スルーホール電極を設けるための貫通穴が必要なくなるので、より高い自由度で配線パターン１６を形成することができる。また、基板を１０００度程度の温度で焼結するときに、基板等に歪みが生じるおそれを回避することができる。それは、貫通穴がなくなるので、焼結時における基板の温度分布が均一化されるからと考えられる。このように歪みの発生を回避することにより、基板の表面上や内部に設けられた受動素子の電気的特性がばらつくのを抑制することができる。また、歪みの発生に備えて設定するマージンの領域を狭くすることができるので、チップの縮小化も可能となる。
【００５０】
なお、上記実施形態では、基板の外形の形態と配線の接続形態とについて説明したが、それぞれの形態は独立したものであり、どちらか一方のみが実施されてもよい。
【００５１】
また、上記実施形態では、キャビティ１２を２つのチップ領域３ａにおいて共有したが、３つ以上のチップ領域３ａでキャビティ１２を共有してもよい。
【００５２】
（第２の実施形態）
第２の実施形態では、第１の実施形態における配線の接続形態の変形例について、図５を参照しながら説明する。図５は、第２の実施形態の半導体装置の構造を示す断面図である。
【００５３】
図５に示すように、本実施形態では、第１の実施形態においてランドグリッドアレイ状の入出力端子１４（図３に示す）が設けられているかわりに、ボールグリッドアレイ状の入出力端子２４が設けられている。入出力端子２４のピッチはボールの直径で制限されるが、約１００μｍ程度まで狭くすることが可能となる。それ以外の構造は第１の実施形態と同様であるので、説明を省略する。
【００５４】
本実施形態においては、第１の実施形態と同様の効果を得ることができる。
【００５５】
（第３の実施形態）
第３の実施形態では、第１の実施形態における配線の接続形態の変形例について、図６を参照しながら説明する。図６は、第３の実施形態の半導体装置の構造を示す断面図である。
【００５６】
図６に示すように、本実施形態では、基板１１と半導体チップ１７との電気的接続が、第１の実施形態では突起電極１８（図３に示す）によって実現されているかわりに、ワイヤボンド３８によって実現されている。そして、キャビティ１２内が樹脂３０によって埋められている。それ以外の構成は従来と同様であるので説明を省略する。
【００５７】
本実施形態においては、本実施形態では、凹部１１ａの側方のうちの一方には側壁部１１ｂが設けられていないので、チップ面積を縮小することができる。
【００５８】
また、本実施形態では、入出力端子１４と他の部材とを、インナービアホール１５および配線パターン１６によって電気的に接続しているので、従来のようにスルーホール電極を設けずにすむ。このことから、加工精度を向上させることができ、チップの面積を縮小することができる。また、基板１１の側壁部１１ｂの下面上に設ける入出力端子１４の数を多くすることもできる。
【００５９】
また、スルーホール電極を設けるための貫通穴が必要なくなるので、より高い自由度で配線パターン１６を形成することができる。また、基板を１０００度程度の温度で焼結するときに、基板等に歪みが生じるおそれを回避することができる。それは、貫通穴がなくなるので、焼結時における基板の温度分布が均一化されるからと考えられる。このように歪みの発生を回避することにより、基板の表面上や内部に設けられた受動素子の電気的特性がばらつくのを抑制することができる。また、歪みの発生に備えて設定するマージンの領域を狭くすることができるので、チップの縮小化も可能となる。
【００６０】
【発明の効果】
本発明によると、半導体装置の縮小化を図ることができる。また、設計の自由度を向上させることができ、電気的特性のばらつきを低減することもできる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、第１の実施形態において、複数のチップ領域が並ぶウェハの上面および下面を示した図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態において、ウェハを切断して得られたチップの構造を示す平面図，縦断面図および横断面図である。
【図３】第１の実施形態において、チップの基板の表面上または内部に設けられた配線等を詳細に示す断面図である。
【図４】図３に示すチップの基板のうち、キャビティよりも主面側の部分のみを示す斜視図である。
【図５】第２の実施形態の半導体装置の構造を示す断面図である。
【図６】第３の実施形態の半導体装置の構造を示す断面図である。
【図７】従来の半導体装置の構造のうちで、特許２６８９９５６号において提案されている構造を示す断面図である。
【図８】複数のチップ領域が並ぶ従来のウェハの上面を示した図である。
【図９】ウェハを切断して得られた従来のチップの構造を示す斜視図である。
【符号の説明】
１　　　ウェハ
２　　　切断ライン
３　　　チップ
３ａ　　チップ領域
１１　　基板
１１ａ　凹部
１１ｂ　側壁部
１２　　キャビティ
１３　　セラミックシート
１４　　入出力電極
１５　　インナービアホール
１６　　配線パターン
１７　　半導体チップ
１８　　突起電極
１９　　チップ部品
２０　　アンダーフィル
２４　　入出力端子
３０　　樹脂
３８　　ワイヤボンド
【図１】
2004103949.tif 000003
【図２】
2004103949.tif 000004
【図３】
2004103949.tif 000005
【図４】
2004103949.tif 000006
【図５】
2004103949.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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