(57)【要約】【課題】  高電圧トランジスタのフィールドストップのためのマスク工程、イオン注入工程及びマスク除去工程を必要とすることなく、高電圧トランジスタのアクティブ特性を満足させながら、素子分離膜のパンチ漏洩電流を抑制することが可能なフラッシュメモリ素子の高電圧トランジスタの製造方法を提供する。【解決手段】  半導体基板に高電圧トランジスタのしきい値電圧調節のためのイオン注入を行う段階と、半導体基板の上に高電圧素子用ゲート酸化膜を形成する段階と、高電圧素子用ゲート酸化膜の上にパッド窒化膜を形成した後に半導体基板内に薄いトレンチを形成する段階と、薄いトレンチ内に絶縁膜を埋め込んで素子分離膜を形成する段階と、パッド窒化膜を除去する段階と、半導体基板の上にポリシリコン膜を形成した後にパターニングして高電圧トランジスタのゲート電極を形成する段階と、イオン注入工程を行って高電圧トランジスタのソース／ドレイン接合部を形成する段階とを含む。【選択図】図１１
2004356621.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に高電圧トランジスタのしきい値電圧の調節のためのイオン注入を行う段階と、
前記半導体基板の上に高電圧素子用ゲート酸化膜を形成する段階と、
前記高電圧素子用ゲート酸化膜の上にパッド窒化膜を形成した後、前記半導体基板の内に薄いトレンチを形成する段階と、
前記薄いトレンチ内に絶縁膜を埋め込んで素子分離膜を形成する段階と、
前記パッド窒化膜を除去する段階と、
前記半導体基板の上にポリシリコン膜を形成した後、パターニングして高電圧トランジスタのゲート電極を形成する段階と、
イオン注入工程を行って、高電圧トランジスタのソース／ドレイン接合部を形成する段階と
を含むんでなるフラッシュメモリ素子の高電圧トランジスタの製造方法。
【請求項２】
請求項１に記載のフラッシュメモリ素子の高電圧トランジスタの製造方法において、
前記高電圧トランジスタのしきい値電圧調節のためのイオン注入は、前記薄いトレンチの素子分離膜の下部でパンチ漏洩を防止するために６０〜８０ｋｅＶ程度の高いエネルギーで行う
ことを特徴とする方法。
【請求項３】
請求項２に記載のフラッシュメモリ素子の高電圧トランジスタの製造方法において、
前記高電圧トランジスタのしきい値電圧調節のためのイオン注入は、８.０Ｅ１１〜１.５Ｅ１２ａｔｏｍｓ／ｃｍ2 程度のドーズで行う
ことを特徴とする方法。
【請求項４】
請求項１に記載のフラッシュメモリ素子の高電圧トランジスタの製造方法において、
前記薄いトレンチは、前記素子分離膜の下部におけるパンチ漏洩電流を防止するために１００〜２００ｎｍ程度の薄い深さに形成する
ことを特徴とする方法。
【請求項５】
請求項１に記載のフラッシュメモリ素子の高電圧トランジスタの製造方法において、
前記高電圧トランジスタのソース／ドレイン接合部を形成するためのイオン注入は、薄いトレンチによる素子分離膜パンチ漏洩を防止するために３０ｋｅＶ〜５０ｋｅＶ程度の低いエネルギーで行う
ことを特徴とする方法。
【請求項６】
請求項５に記載のフラッシュメモリ素子の高電圧トランジスタの製造方法において、
前記高電圧トランジスタのソース／ドレイン接合部を形成するためのイオン注入は、高いドレイン接合ブレークダウン電圧を満足させるために、３.０Ｅ１２〜１Ｅ１３ａｔｏｍｓ／ｃｍ2 程度の低いドーズで行う
ことを特徴とする方法。
【請求項７】
請求項１に記載のフラッシュメモリ素子の高電圧トランジスタの製造方法であって、
さらに、前記パッド窒化膜を形成する前に前記高電圧素子用ゲート酸化膜の上にポリシリコン膜を蒸着する段階を含む
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子の製造方法に係り、さらに詳しくは、高電圧トランジスタのフィールドストップのためのマスク工程、イオン注入工程及びマスク除去工程を必要とすることなく高電圧トランジスタのアクティブ特性を満足させながら、素子分離膜のパンチ漏洩電流を抑制することが可能なフラッシュメモリ素子の高電圧トランジスタの製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ素子の場合、現在、高電圧ＮＭＯＳトランジスタを形成するに際して、アクティブ領域のトランジスタ特性及び素子分離パンチ漏洩(isolation punch leakage)特性を満足させるために、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入及び高電圧ＮＭＯＳトランジスタのフィールドストップイオン注入(field stop implantation)をそれぞれ異なるマスクを用いて行っており、このことは、全体的な工程ステップ(process steps)の数とマスクの個数を増加させて、生産性の低下を引き起こしている。
【０００３】
図１は、従来のフラッシュメモリ素子の高電圧トランジスタの製造方法を説明するために示す図である。図１において、参照符号２は半導体基板、８は高電圧素子用ゲート酸化膜、１２は低電圧素子用ゲート酸化膜、１４はポリシリコン膜、１６はパッド窒化膜、１８はトレンチ、１９は高電圧ＮＭＯＳトランジスタのフィールドストップイオン注入をそれぞれ示す。
【０００４】
図１に示すように、高電圧ＮＭＯＳトランジスタのフィールド領域を形成する際、高電圧ＮＭＯＳトランジスタフィールドストップイオン注入マスクをアクティブ領域に０.５μｍ程度オーバラップさせるように形成した後、高電圧ＮＭＯＳトランジスタのフィールドストップイオン注入を行っている。アクティブ領域にオーバーラップさせる理由は、高電圧ＮＭＯＳトランジスタのフィールドストップイオン注入のドーピングプロファイル(doping profile)がアクティブ領域に影響しないためである。したがって、高電圧ＮＭＯＳトランジスタのフィールドストップイオン注入が行われる部分は、トレンチ素子分離膜の下部全体にわたるのではなく、局部的に形成されるようになっている。この際、素子分離膜のトレンチの深さは、３００ｎｍ程度である。このような高電圧ＮＭＯＳトランジスタのフィールドストップイオン注入を行うためには、フォトリソグラフィ工程に使用されるマスクが必要であるうえ、フォトレジスト塗布工程、フォトレジスト露光工程、フォトレジスト現像工程、フィールドストップイオン注入工程、フォトレジスト除去工程などいろいろな工程段階を経なければならないという煩わしさがある。
【０００５】
一方、アクティブ領域の場合は、ＮＡＮＤ型フラッシュメモリ素子において要求される高電圧特性を満足させるために、Ｐ型基板に高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのマスクを用いて、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入を適用している。
【０００６】
このように、従来では、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入と高電圧ＮＭＯＳトランジスタのフィールドストップイオン注入とを別途に行って適用している。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明の目的は、高電圧トランジスタのフィールドストップのためのマスク工程、イオン注入工程及びマスク除去工程を必要とすることなく高電圧トランジスタのアクティブ特性を満足させながら、素子分離膜のパンチ漏洩電流を抑制することが可能なフラッシュメモリ素子の高電圧トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、この発明によるフラッシュメモリ素子の高電圧トランジスタの製造方法は、半導体基板に高電圧トランジスタのしきい値電圧調節のためのイオン注入を行う段階と、前記半導体基板上に高電圧素子用ゲート酸化膜を形成する段階と、前記高電圧素子用ゲート酸化膜上にパッド窒化膜を形成した後、前記半導体基板内に薄いトレンチを形成する段階と、前記薄いトレンチ内に絶縁膜を埋め込んで素子分離膜を形成する段階と、前記パッド窒化膜を除去する段階と、前記半導体基板上にポリシリコン膜を形成した後、パターニングして高電圧トランジスタのゲート電極を形成する段階と、イオン注入工程を行って、ＤＤＤ(Double Doped Drain)構造を有する高電圧トランジスタのソース／ドレイン接合部を形成する段階とを含んでなることを特徴とする。
【発明の効果】
【０００９】
この発明に係る半導体素子の製造方法によれば、従来では高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入と高電圧ＮＭＯＳトランジスタのフィールドストップイオン注入とを別途に行ったが、この発明では、前記２つのイオン注入を一つのマスク（高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのマスク）のみを用いて一つのイオン注入工程のみで形成することにより、全体的な工程ステップ数及びマスク個数を減らすことができる。したがって、従来の工程に比べてマスク個数を一つ減らすことができ、工程ステップも３段階を減らすことができるという効果があり、トランジスタの特性は既存の方法と同様の水準を保つことができる。したがって、素子の機能はそのまま保ちながら全体的な生産コストの節減効果をもたらすことができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付の図面を参照しながら、この発明に係る好ましい実施例を詳細に説明する。なお、これらの実施例は、通常の知識を有する者にこの発明が十分理解されるように提供されるもので、様々な変形実施が可能である。この発明の範囲は、これらの実施例に限定されるのではない。下記の説明において、ある層が他の層の上に存在すると記述されるとき、その意味は、当該ある層が当該他の層の直ぐ上に存在することもでき、また、その間に第３の層が介在されることもできる。 図面において、同一の符号は同一の要素を示す。
【００１１】
図２ないし図１２は、この発明の好ましい実施例に係るフラッシュメモリ素子の高電圧トランジスタの製造方法の工程を説明するために示す図である。
【００１２】
図２は、この発明の好ましい実施例に係るフラッシュメモリ素子のレイアウトを示す平面図である。図３ないし図１１は、図２のＩ−Ｉ’線に沿った断面図、図１２は、図２のＩＩ−ＩＩ’線に沿った断面図である。図２において、参照符号Ａはアクティブ領域、Ｆは素子分離領域、１２２は第２ポリシリコン膜のパターンをそれぞれ示す。
【００１３】
図３を参照すると、高電圧素子領域ＨＶと低電圧素子領域ＬＶが定義された半導体基板１００の上に、高電圧素子領域ＨＶのしきい値電圧ＶＴ調節のためのイオン注入の際にバッファ層の役割を果たすスクリーン酸化膜１０２を形成する。スクリーン酸化膜１０２は、５ｎｍ〜１５ｎｍ程度の厚さに形成することが好ましい。
【００１４】
次に、高電圧素子領域ＨＶは開放し、かつ低電圧素子領域ＬＶは遮蔽するフォトレジストパターン１０４を形成した後、高電圧素子領域ＨＶのしきい値電圧ＶＴ調節のためにイオン注入１０６の工程を行う。高電圧素子領域ＨＶのしきい値電圧ＶＴ調節のためのイオン注入１０６は、６０〜８０ｋｅＶ程度の範囲のエネルギーで、８.０Ｅ１１（＝８.０×１０11）〜１.５Ｅ１２（＝１.５×１０12）ａｔｏｍｓ／ｃｍ2 程度の範囲のドーズ(dose)で行うことが好ましい。高電圧ＮＭＯＳトランジスタのしきい値電圧ＶＴ調節のためのイオン注入は、後続の薄いトレンチ (図８の「１１８」を参照）形成後の素子分離膜の下部の素子分離膜のパンチ漏洩を防止するための役割も果たす。
【００１５】
図４を参照すると、半導体基板１００の上に残留するフォトレジストパターン１０４及びスクリーン酸化膜１０２を除去する。スクリーン酸化膜１０２は、ＤＨＦ(diluted HF)領域（例えば、水とＨＦが５０：１程度の割合で希釈されたＨＦ溶液）又はＢＯＥ(buffer oxide etchant)溶液（例えば、ＨＦとＮＨ4Ｆが１００〜３００：１程度の割合で混合された溶液）を用いて除去することができる。
【００１６】
高電圧素子領域ＨＶ及び低電圧素子領域ＬＶを含んだ半導体基板１００上に高電圧素子用ゲート酸化膜１０８を形成する。高電圧素子用ゲート酸化膜１０８は、Ｈ2とＯ2ガスを用いて３０ｎｍ〜４０ｎｍの厚さに形成することが好ましい。高電圧素子用ゲート酸化膜１０８は、ウェット酸化方式を用いて形成することもできる。
【００１７】
高電圧素子領域ＨＶを遮蔽しかつ低電圧素子領域ＬＶを開放するようにフォトレジストパターン１１０を形成する。
【００１８】
図５を参照すると、フォトレジストパターン１１０をエッチングマスクとして、低電圧素子領域ＬＶに形成された高電圧素子用ゲート酸化膜１０８をエッチングして除去する。次に、フォトレジストパターン１１０を除去する。
【００１９】
図６を参照すると、低電圧素子領域ＬＶの半導体基板１００の上に低電圧素子用ゲート酸化膜１１２を形成する。低電圧素子用ゲート酸化膜１１２は、Ｈ2とＯ2ガスを用いて３ｎｍ〜１０ｎｍの厚さに形成することが好ましい。これにより、高電圧素子領域ＨＶには高電圧素子用酸化膜１０８が形成され、低電圧素子領域ＬＶには低電圧素子用ゲート酸化膜１１２が形成される。
【００２０】
図７を参照すると、高電圧素子領域ＨＶと低電圧素子領域ＬＶを含む半導体基板１００の上に第１ポリシリコン膜１１４とパッド窒化膜１１６を順次形成する。第１ポリシリコン膜１１４は、ＳｉＨ4又はＳｉ2Ｈ6とＰＨ3ガスを用いてＬＰ−ＣＶＤ(Low Pressure-Chemical Vapor Deposition)法で形成することができる。第１ポリシリコン膜１１４は、５００〜６２０℃程度の温度と０.１〜３Ｔｏｒｒ程度の低圧条件で２０ｎｍ〜５０ｎｍ程度の厚さに形成することが好ましい。
【００２１】
パッド窒化膜１１６は、ＬＰ−ＣＶＤ(Low Pressure Chemical Vapor Deposition)を用いて形成することができる。例えば、ＤＣＳ(Dichloro Silane)ＳｉＨ2Ｃｌ2)とＮＨ3ガスを用いて５０〜８００ｍｔｏｒｒの低圧と７００〜９００℃程度の温度下で２０ｎｍ〜１００ｎｍの厚さに形成することができる。
【００２２】
ここで、ゲート電極として使用するための第１ポリシリコン膜１１４を形成せず、単に素子分離だけを行うために、第１ポリシリコン膜１１４の蒸着工程を省くこともできる。
【００２３】
図８を参照すると、高電圧素子領域ＨＶと低電圧素子領域ＬＶを含む半導体基板１００の上に、トレンチを定義するフォトレジストパターン（図示せず）を形成する。前記フォトレジストパターンをエッチングマスクとして半導体基板１００内に薄いトレンチ１１８を形成する。前記薄いトレンチ１１８は、１００ｎｍ〜２００ｎｍ程度の深さ、好ましくは１００ｎｍ程度の深さに形成する。
【００２４】
図９を参照すると、前記薄いトレンチ１１８内を埋め込むために絶縁膜を蒸着した後、パッド窒化膜１１６の上部の絶縁膜を化学機械的に研磨して平坦化することにより、薄いトレンチ素子分離膜(Shallow Trench Isolation（ＩＳＯ）１２０を形成する。半導体基板１００は、素子分離膜１２０によってアクティブ領域（図２の「Ａ」を参照）と素子分離領域（図２の「Ｆ」を参照）が定義される。前記薄いトレンチ１１８内を埋め込む絶縁膜としては、ＨＤＰ(High Density Plasma)膜を使用することができる。
【００２５】
次に、パッド窒化膜１１６をストリップして除去する。パッド窒化膜１１６は、リン酸（Ｈ3ＰＯ4）溶液を用いて除去することができる。
【００２６】
図１０を参照すると、高電圧素子領域ＨＶと低電圧素子領域ＬＶを含んだ半導体基板１００の上に第２ポリシリコン膜１２２、シリサイド膜１２４及びハードマスク膜１２６を順次形成する。第２ポリシリコン膜１２２は、ＳｉＨ4又はＳｉ2Ｈ6とＰＨ3ガスを用いてＬＰ−ＣＶＤ方法で形成することができる。第２ポリシリコン膜１２２は、５００〜６２０℃程度の温度と０.１〜３Ｔｏｒｒ程度の低圧条件で１００ｎｍ〜３００ｎｍ程度の厚さに形成することが好ましい。シリサイド膜１２４は、タングステンシリコンＷＳｉ膜で形成することができる。前記タングステンシリコンＷＳｉ膜は、ＳｉＨ4(momosilane)ＭＳ又はＳｉＨ2Ｃｌ2(dichlorosilane)ＤＣＳとＷＦ6との反応を用いて３００℃〜５００℃の温度で形成することができる。ハードマスク１２６は、シリコン窒化膜Ｓｉ3Ｎ4又はシリコン酸化窒化膜でＳｉＯＮで形成することができる。
【００２７】
図１１を参照すると、ゲートマスクを用いたパターニング工程によってハードマスク膜１２６、シリサイド膜１２４、第２ポリシリコン膜１２２をパターニングしてゲート電極を高電圧素子領域ＨＶと低電圧素子領域ＬＶにそれぞれ形成する。
【００２８】
図１２を参照すると、ソース／ドレイン１３４、１３６を形成するために高電圧素子領域ＨＶは開放しかつ低電圧素子領域ＬＶは遮蔽するフォトレジストパターン１２８を形成する。前記フォトレジストパターン１２８をイオン注入マスクとして高電圧素子領域ＨＶに低濃度のソース／ドレイン１３４を形成する。前記イオン注入は、ＳＴＩによる素子分離膜パンチ特性の弱化を補強するために、３０ｋｅＶ〜５０ｋｅＶ程度の低いエネルギーで行うことが好ましい。また、ソース／ドレイン１３４の形成のためのイオン注入の際に、高いドレイン接合ブレークダウン電圧を満足させるために３.０Ｅ１２〜１Ｅ１３ａｔｏｍｓ／ｃｍ2 程度の低いドーズで行うことが好ましい。次に、ＤＤＤ(Double Doped Drain)構造のソース／ドレイン１３４、１３６を形成するために、高濃度のソース／ドレイン接合部１３６を形成する。
【００２９】
具体的に、ＤＤＤ構造のソース／ドレイン１３４、１３６を形成するための過程をさらに考察すると、まず高電圧素子領域ＨＶを開放し且つ低電圧素子領域ＬＶを遮蔽するフォトレジストパターン１２８を形成した後、ゲート電極（又はハードマスク膜）をイオン注入マスクとして低濃度イオン注入工程で低濃度不純物領域１３４を形成する。前記低濃度イオン注入工程は、３０ｋｅＶ〜５０ｋｅＶ程度の低いエネルギー、３.０Ｅ１２〜１.０Ｅ１３ａｔｏｍｓ／ｃｍ2 程度の低いドーズで行うことが好ましい。
【００３０】
次に、高濃度不純物領域1３６を形成するために、高濃度不純物領域を定義するフォトレジストパターン（図示せず）を形成した後、前記フォトレジストパターンをイオン注入マスクとして高濃度イオン注入工程を行う。前記高濃度イオン注入工程は、１０ｋｅＶ〜３０ｋｅＶ程度の低いエネルギー、１.０Ｅ１４〜１.０Ｅ１５ａｔｏｍｓ／ｃｍ2 程度の低いドーズで行うことが好ましい。次に、低電圧素子領域ＬＶに形成されたフォトレジストパターン１２８と高濃度不純物領域を定義するフォトレジストパターンを除去する。一方、高濃度不純物イオン注入後、注入された不純物の活性化のための急速熱処理工程を行う。これにより、低濃度不純物領域１３４と高濃度不純物領域１３６からなるＤＤＤ構造のソース／ドレイン１３４、１３６が形成される。次に、ＤＤＤ構造のソース／ドレイン形成のためのイオン注入とは、「低濃度不純物領域１３４形成のためのイオン注入」をいう。
【００３１】
この発明の好適な実施例によって工程を行う際、高電圧ＮＭＯＳトランジスタのしきい値電圧ＶＴ調節のためのイオン注入は、薄いトレンチ形成後のＳＴＩ(Shallow Trench Isolation)下部の素子分離膜のパンチ漏洩を防止するための役割も果たすことができる。
【００３２】
現在、ＮＡＮＤ型フラッシュメモリ素子の場合、高電圧ＮＭＯＳトランジスタの接合ブレークダウン電圧(junction breakdown voltage)は、２７Ｖより大きい特性を満足させ、ボディ効果(body-effect)を減少させるために、Ｐ型基板上に高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入を行っている。その条件は、硼素Ｂを８.０Ｅ１１＠５０ｋｅＶで行う。この条件が素子分離膜パンチ特性（＞２７Ｖ）も満足させるためには、ＳＴＩのトレンチ深さが３００ｎｍの場合では満足させることが難しいため、これを低めなければならない。
【００３３】
図１３は、素子分離膜のトレンチ深さによる素子分離膜のブレークダウン電圧をシミュレーションしたグラフである。図１３は、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入を５０ｋｅＶ程度のエネルギー、０.８Ｅ１２ａｔｏｍｓ／ｃｍ2 程度のドーズで行い、高電圧ＮＭＯＳトランジスタのＤＤＤ構造のソース／ドレイン形成のためのイオン注入を７０ｋｅＶ程度のエネルギー、５.０Ｅ１２ａｔｏｍｓ／ｃｍ2 程度のドーズで行う場合に対するグラフである。
【００３４】
図１３を参照すると、工程シミュレーション（製品名：Ｔ−ＳＵＰＲＥＭ４）及び素子シミュレータ（製品名：ＭＥＤＩＣＩ）を用いたシミュレーションした結果は、図１３に示すように、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入条件（５０ｋｅＶ程度のエネルギー、０.８Ｅ１２ａｔｏｍｓ／ｃｍ2 程度のドーズで行う）でＳＴＩのトレンチ深さが１００ｎｍの際、素子分離膜のブレークダウン電圧値がピーク値を現している。
【００３５】
これはＳＴＩのトレンチ深さが低くなるにつれて、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入のドーピングプロファイルが素子分離領域の下部を補強していることを示す。ＳＴＩのトレンチ深さが３００ｎｍの範囲までは、ＳＴＩのトレンチ深さ自体よりも、ＳＴＩ下部のドーピングプロファイルがさらに主要な因子であることを示している。これは、ＳＴＩのトレンチ深さが低くなるほど、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入によるドーピング濃度が高くなるので、後続の熱(thermal)工程による拡散によってＳＴＩのトレンチ深さが深く、ドーピング濃度が低い場合よりはさらに広範囲なプロファイルを得ることができるためである。
【００３６】
図１３に示すように、ＳＴＩのトレンチ深さが１００ｎｍの際、素子分離膜のブレークダウン電圧のピーク値が存在するが、現在のターゲットである２７Ｖを満足させない。
【００３７】
図１４は、高電圧ＮＭＯＳトランジスタのソース／ドレイン形成のためのイオン注入による素子分離膜のブレークダウン電圧をシミュレーションしたグラフである。図１４は、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入を、５０ｋｅＶ程度のエネルギー、０.８Ｅ１２ａｔｏｍｓ／ｃｍ2 程度のドーズで行い、薄いトレンチを１００ｎｍに形成する場合に対するグラフである。
【００３８】
図１４は、高電圧ＮＭＯＳトランジスタのＤＤＤエネルギーを低めた場合に対するシミュレーションをした結果であって、図１４のグラフに示すように、高電圧ＮＭＯＳトランジスタのＤＤＤ形成のためのイオン注入エネルギーを低めるほど、素子分離膜パンチ特性が向上することを示しているが、３０ｋｅＶ以下に低めると、アクティブオン電流(active on-current)の低下及び接合ブレークダウン電圧の低下をもたらす虞があるので、工程マージンを考慮して、３０ｋｅＶ以上のエネルギーで行うことが好ましい。
【００３９】
図１４に示すように、高電圧ＮＭＯＳトランジスタのＤＤＤイオン注入エネルギーが３０ｋｅＶの場合、依然として目標ブレークダウン電圧の２７Ｖを満足しておらず、これは接合と基板との漏洩電流よりは、接合と接合間のパンチ性漏洩が主要因として作用するためである。したがって、これを補償するためには、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入エネルギーをより増加させる必要がある。
【００４０】
もちろん、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入エネルギーを増加させる場合、ボディ効果の増加によりバックバイアス(back-bias)しきい値電圧が増加する可能性があるので、大幅に増加させない適切な範囲内で設定しなければならない。
【００４１】
図１５は、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入による素子分離膜のブレークダウン電圧をシミュレーションしたグラフである。図１５は、高電圧ＮＭＯＳトランジスタのＤＤＤ構造のソース／ドレイン形成のためのイオン注入をエネルギー３０ｋｅＶ、ドーズ５.０Ｅ１２ａｔｏｍｓ／ｃｍ2 程度の範囲で行い、薄いトレンチを１００ｎｍに形成する場合についてのグラフである。
【００４２】
図１５に示すように、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入エネルギーが６０ｋｅＶ以上であれば、素子分離膜のブレークダウン電圧２７Ｖ以上を満足することができ、［表１］にその値を示す。
【００４３】
【表１】
2004356621.tif 000003
【００４４】
この場合、アクティブ領域のトランジスタ特性について、従来の条件とこの発明の好適な実施例に係る新しい条件とを比較した値を、［表２］に示す。
【００４５】
【表２】
2004356621.tif 000004
【００４６】
［表１］及び［表２］に示すように、ドレイン接合ブレークダウン電圧もターゲット（＞２７Ｖ）を満足しており、バックバイアス２０Ｖのときのしきい値電圧値も大幅に増加していない。したがって、従来の工程に比べてマスクの個数及びステップの数を減らしながら、特性は同様の水準を保つことができる。
【００４７】
従来の工程による素子分離膜構造の２次元的ドーピングプロファイルを図１６に、この発明の好適な実施例に係る新しい工程条件による素子分離膜構造の２次元的ドーピングプロファイルを図１７に、それぞれ示す。
【００４８】
従来の工程の場合には、高電圧ＮＭＯＳトランジスタのフィールドストップイオン注入を、フィールド領域とアクティブ領域とを０.５μｍ程度オーバラップさせて行ったので、図１６のように、フィールド領域に局部的に硼素Ｂのドーピングプロファイル(doping profile)が存在する形を持っている。一方、この発明の好適な実施例に係る新しい工程では、ＳＴＩのトレンチ深さを浅くすると、図１７のように、高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入のドーピングプロファイルがフィールド領域にも均一に分布する形態を示している。
【００４９】
この発明は、実施例を中心として説明されたが、当分野で通常の知識を有する者であれば、上記のような実施例を用いて様々な形の変形及び変更が可能である。したがって、この発明は、これらの実施例に限定されるものではなく、特許請求の範囲によって限定される。
【図面の簡単な説明】
【００５０】
【図１】従来のフラッシュメモリ素子の高電圧トランジスタの製造方法を説明する断面図である。
【図２】この発明の好適な実施例に係るフラッシュメモリ素子のレイアウトを示す平面図である。
【図３】この発明の好適な実施例に係るフラッシュメモリ素子の高電圧トランジスタ製造方法を説明するために図２のＩ−Ｉ’線に沿って切断した場合の断面図である。
【図４】この発明の好適な実施例に係るフラッシュメモリ素子の高電圧トランジスタ製造方法を説明するために図２のＩ−Ｉ’線に沿って切断した場合の断面図である。
【図５】この発明の好適な実施例に係るフラッシュメモリ素子の高電圧トランジスタ製造方法を説明するために図２のＩ−Ｉ’線に沿って切断した場合の断面図である。
【図６】この発明の好適な実施例に係るフラッシュメモリ素子の高電圧トランジスタ製造方法を説明するために図２のＩ−Ｉ’線に沿って切断した場合の断面図である。
【図７】この発明の好適な実施例に係るフラッシュメモリ素子の高電圧トランジスタ製造方法を説明するために図２のＩ−Ｉ’線に沿って切断した場合の断面図である。
【図８】この発明の好適な実施例に係るフラッシュメモリ素子の高電圧トランジスタ製造方法を説明するために図２のＩ−Ｉ’線に沿って切断した場合の断面図である。
【図９】この発明の好適な実施例に係るフラッシュメモリ素子の高電圧トランジスタ製造方法を説明するために図２のＩ−Ｉ’線に沿って切断した場合の断面図である。
【図１０】この発明の好適な実施例に係るフラッシュメモリ素子の高電圧トランジスタ製造方法を説明するために図２のＩ−Ｉ’線に沿って切断した場合の断面図である。
【図１１】この発明の好適な実施例に係るフラッシュメモリ素子の高電圧トランジスタ製造方法を説明するために図２のＩ−Ｉ’線に沿って切断した場合の断面図である。
【図１２】この発明の好適な実施例に係るフラッシュメモリ素子の高電圧トランジスタ製造方法を説明するために図２のＩＩ−ＩＩ’に沿って切断した場合の断面図である。
【図１３】素子分離膜のトレンチの深さによる素子分離膜のブレークダウン電圧の変化をシミュレーションしたグラフである。
【図１４】高電圧ＮＭＯＳトランジスタのソース／ドレイン形成のためのイオン注入エネルギーによる素子分離膜のブレークダウン電圧の変化をシミュレーションしたグラフである。
【図１５】高電圧ＮＭＯＳトランジスタのしきい値電圧調節のためのイオン注入エネルギーによる素子分離膜のブレークダウン電圧の変化をシミュレーションしたグラフである。
【図１６】従来の工程による素子分離膜の２次元構造ドーピングプロファイルを示す図である。
【図１７】この発明の工程による素子分離膜の２次元構造ドーピングプロファイルを示す図である。
【符号の説明】
【００５１】
ＨＶ  …  高電圧素子領域
ＬＶ  …  低電圧素子領域
１０８  …  高電圧素子用ゲート酸化膜
１１２  …  低電圧素子用ゲート酸化膜
１１４  …  第１ポリシリコン膜
１１６  …  パッド窒化膜
１１８  …  薄いトレンチ
１２０  …  素子分離膜
１２２  …  第２ポリシリコン膜
１２４  …  シリサイド膜
１２６  …  ハードマスク膜
１３４、１３６  …  ソース／ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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