(57)【要約】【課題】基板洗浄によるシリコン基板のエッチングを抑制し、拡散層の抵抗値の増大を低減することができる半導体装置の製造方法を提供する。【解決手段】ゲート電極１０３が形成されたシリコン基板１０１上に側壁用絶縁膜１０５を堆積する。その後、側壁用絶縁膜１０５の異方性ドライエッチングを行い、ゲート電極１０３の側面上に側壁絶縁膜１０６を形成する。さらに、フルオロカーボンガスを用いたプラズマ処理を行い、シリコン基板１０１表面に炭素を打ち込んで表面保護層１１３を形成する。そして、ｎ型不純物のイオン注入１０８を行い、ｎ型エクステンション領域１０９を形成する。その後、ＡＰＭ洗浄を行うことによって、基板表面に付着している異物を除去する。このとき、表面保護層１１３によって、シリコン基板１０１のエッチングが抑制される。【選択図】　図１
2004103899.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に炭素を含む表面保護層を形成する工程（ａ）と、
前記工程（ａ）の後に、前記シリコン基板に拡散層を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記表面保護層が形成された状態で、前記シリコン基板をウェット洗浄する工程（ｃ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記工程（ａ）の前に、前記シリコン基板上にゲート電極を形成する工程と、前記ゲート電極の側面上に側壁絶縁膜を形成する工程を備え、
前記工程（ｂ）では、前記ゲート電極及び前記側壁絶縁膜をマスクにして、イオン注入により前記拡散層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記側壁絶縁膜を形成する工程は、前記ゲート電極が形成された前記シリコン基板上に側壁用絶縁膜を形成した後、第１のフルオロカーボンガスを用いたドライエッチングにより前記側壁用絶縁膜のエッチングを行って前記側壁絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記工程（ａ）では、前記側壁絶縁膜の形成に用いた前記第１のフルオロカーボンガスを用いて前記表面保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）では、第２のフルオロカーボンを含むガスを用いたプラズマ処理により前記表面保護層を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第２のフルオロカーボンを含むガスは、ＣｘＦｙと表わされる炭素と弗素からなるガス（ｘ、ｙは自然数）であり、炭素と弗素の比が３≧ｙ／ｘ≧１．５であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）では、ＣＯガスを用いたプラズマ処理により前記表面保護層を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）では、ＣｘＨｙと表わされる炭素と水素からなるガス（ｘ、ｙは自然数）を用いてプラズマ処理を行うことにより前記表面保護層を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置の製造方法において、
前記表面保護層の膜厚は、１ｎｍ以上で４ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置の製造方法において、
前記ウェット洗浄は、アンモニア過酸化水素水溶液を用いて行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、表面洗浄によるシリコン基板表面のエッチングを抑制することができる半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＭＩＳ型半導体装置の高集積化に対する要求を実現するため、ＭＩＳトランジスタのゲート長が微細化されている。このような微細化したＭＩＳトランジスタでは、ゲート電極の端部下に形成されるソース・ドレイン領域の一部となるエクステンション領域は、低エネルギーのイオン注入を用いて、シリコン基板の表面領域に浅い接合が形成される（例えば、特許文献１参照）。
【０００３】
図３（ａ）〜（ｄ）及び図４（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図である。
【０００４】
まず、図３（ａ）に示す工程において、シリコン基板３０１上に、ｎＭＩＳトランジスタ形成領域ＲＴＮとｐＭＩＳトランジスタ形成領域ＲＴＰとを区画するトレンチ型の素子分離絶縁膜３０４を形成する。その後、シリコン基板３０１上の全面に、例えばシリコン酸化膜よりなるゲート絶縁膜３０２とポリシリコン膜を順次形成した後、ポリシリコン膜をドライエッチング方法等によりパターニングすることによって、ｎＭＩＳトランジスタ及びｐＭＩＳトランジスタの各ゲート電極３０３を形成する。
【０００５】
次に、図３（ｂ）に示す工程において、ＣＶＤ法により、基板上の全面にシリコン酸化膜からなる側壁用絶縁膜３０５を堆積する。これにより、各ゲート電極３０３を含むｎＭＩＳトランジスタ形成領域ＲＴＮとｐＭＩＳトランジスタ形成領域ＲＴＰの全体が側壁用絶縁膜３０５によって覆われる。
【０００６】
次に、図３（ｃ）に示す工程において、ＣＦ４／Ｏ２／Ａｒガスを用いて側壁用絶縁膜３０５の異方性ドライエッチングを行い、選択的にゲート電極３０３の側面上に側壁絶縁膜３０６を形成する。このとき、ＣＦ４／Ｏ２／Ａｒガスを用いたドライエッチングでは、ドライエッチにより発生するデポ膜に対するエッチングレートが速いために、ソース・ドレイン形成領域のシリコン基板３０１の表面にはデポ膜がほとんど形成されず、シリコン表面が露出する。
【０００７】
次に、図３（ｄ）に示す工程において、ｎＭＩＳトランジスタ形成領域ＲＴＮ上に開口を有し、ｐＭＩＳトランジスタ形成領域ＲＴＰ上を覆うレジストマスク３０７を形成する。その後、ゲート電極３０３、側壁絶縁膜３０６及びレジストマスク３０７をマスクとして、ｎ型不純物である砒素（Ａｓ＋）イオン３０８を、注入エネルギーが約５ｋｅＶ，ドーズ量が５×１０１４〜５×１０１５／ｃｍ２の条件でイオン注入することによって、ｎＭＩＳトランジスタ形成領域ＲＴＮにｎ型エクステンション領域３０９を形成する。
【０００８】
次に、図４（ａ）に示す工程において、レジストマスク３０７を除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【０００９】
次に、図４（ｂ）に示す工程において、ｐＭＩＳトランジスタ形成領域ＲＴＰ上に開口を有し、ｎＭＩＳトランジスタ形成領域ＲＴＮ上を覆うレジストマスク３１０を形成する。その後、ゲート電極３０３、側壁絶縁膜３０６及びレジストマスク３１０をマスクとして、ｐ型不純物であるボロン（Ｂ＋）イオン３１１を、注入エネルギーが約１ｋｅＶ，ドーズ量が８×１０１３〜６×１０１４／ｃｍ２の条件でイオン注入することによって、ｐＭＩＳトランジスタ形成領域ＲＴＰにｐ型エクステンション領域３１２を形成する。
【００１０】
次に、図４（ｃ）に示す工程において、レジストマスク３１０を除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【００１１】
【特許文献１】
特開２０００−９１２９０号公報（第６頁、図１）
【００１２】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体装置の製造方法では、以下のような不具合がある。
【００１３】
図４（ａ）の工程で、ｎ型エクステンション領域３０９の注入マスクに用いたレジストマスク３０７を除去した後、シリコン基板３０１の表面に付着している異物を除去するために、ＡＰＭ洗浄を行うと、ＡＰＭ洗浄によって露出しているシリコン基板３０１の表面がエッチングされる。同様に図４（ｃ）の工程でも、ｐ型エクステンション領域３１２の注入マスクに用いたレジストマスク３１０を除去した後、シリコン基板３０１の表面に付着している異物を除去するために、ＡＰＭ洗浄を行うと、ＡＰＭ洗浄によって露出しているシリコン基板３０１の表面がエッチングされる。
【００１４】
このＡＰＭ洗浄によって、シリコン基板３０１の表面がエッチングされると、ｎ型エクステンション領域３０９及びｐ型エクステンション領域３１２の表面領域がエッチングされてしまうため、ｎ型エクステンション領域３０９及びｐ型エクステンション領域３１２の抵抗値が高くなるという課題がある。
【００１５】
本発明の目的は、基板洗浄によるシリコン基板のエッチングを抑制し、拡散層の抵抗値の増大を低減することができる半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、シリコン基板上に炭素を含む表面保護層を形成する工程（ａ）と、工程（ａ）の後に、シリコン基板に拡散層を形成する工程（ｂ）と、工程（ｂ）の後に、表面保護層が形成された状態で、シリコン基板をウェット洗浄する工程（ｃ）とを備えている。
【００１７】
この構成により、ウェット洗浄を行う際に、表面保護層によってシリコン基板のエッチングが抑制されるため、拡散層の抵抗値の増大を低減することができる。
【００１８】
上記半導体装置の製造方法において、工程（ａ）の前に、シリコン基板上にゲート電極を形成する工程と、ゲート電極の側面上に側壁絶縁膜を形成する工程を備え、工程（ｂ）では、ゲート電極及び側壁絶縁膜をマスクにして、イオン注入により拡散層を形成する。
【００１９】
また、上記半導体装置の製造方法において、側壁絶縁膜を形成する工程は、ゲート電極が形成されたシリコン基板上に側壁用絶縁膜を形成した後、第１のフルオロカーボンガスを用いたドライエッチングにより側壁用絶縁膜のエッチングを行って側壁絶縁膜を形成する。
【００２０】
また、上記半導体装置の製造方法において、工程（ａ）では、側壁絶縁膜の形成に用いた第１のフルオロカーボンガスを用いて表面保護膜を形成する。
【００２１】
また、半導体装置の製造方法において、工程（ａ）では、第２のフルオロカーボンを含むガスを用いたプラズマ処理により前記表面保護層を形成する。この第２のフルオロカーボンを含むガスは、ＣｘＦｙと表わされる炭素と弗素からなるガス（ｘ、ｙは自然数）であり、炭素と弗素の比が３≧ｙ／ｘ≧１．５である。
【００２２】
また、半導体装置の製造方法において、工程（ａ）では、ＣＯガスを用いたプラズマ処理により表面保護層を形成しても良い。
【００２３】
また、上記半導体装置の製造方法において、工程（ａ）では、ＣｘＨｙと表わされる炭素と水素からなるガス（ｘ、ｙは自然数）を用いてプラズマ処理を行うことにより表面保護層を形成しても良い。
【００２４】
上記表面保護層の膜厚は、１ｎｍ以上で４ｎｍ以下であることが好ましい。
【００２５】
また、上記ウェット洗浄は、アンモニア過酸化水素水溶液を用いて行う。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２７】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｃ）は、本発明の実施形態の半導体装置の製造工程を示す断面図である。
【００２８】
まず、図１（ａ）に示す工程において、シリコン基板１０１上に、ｎＭＩＳトランジスタ形成領域ＲＴＮとｐＭＩＳトランジスタ形成領域ＲＴＰとを区画するトレンチ型の素子分離絶縁膜１０４を形成する。その後、シリコン基板１０１上の全面に、例えばシリコン酸化膜からなるゲート絶縁膜１０２とポリシリコン膜を順次形成した後、ポリシリコン膜をドライエッチング方法等によりパターニングすることによって、ｎＭＩＳトランジスタ及びｐＭＩＳトランジスタの各ゲート電極１０３を形成する。
【００２９】
次に、図１（ｂ）に示す工程において、ＣＶＤ法により、基板上の全面にシリコン酸化膜からなる側壁用絶縁膜１０５を堆積する。これにより、各ゲート電極１０３を含むｎＭＩＳトランジスタ形成領域ＲＴＮとｐＭＩＳトランジスタ形成領域ＲＴＰの全体が側壁用絶縁膜１０５によって覆われる。
【００３０】
次に、図１（ｃ）に示す工程において、ＣＦ４／Ａｒガスのフルオロカーボンガスを用いて側壁用絶縁膜１０５の異方性ドライエッチングを行い、選択的にゲート電極１０３の側面上に側壁絶縁膜１０６を形成する。このとき、ＣＦ４／Ａｒガスを用いてドライエッチングした場合、側壁用絶縁膜１０５に対するエッチングレートが遅いため、エッチング制御性を向上することができる。さらに、シリコン表面が露出した後、ＣＦ４／Ａｒガスを用いてオーバーエッチングを行うことにより、露出しているシリコン基板１０１表面にプラズマ中の炭素を打ち込んで表面保護層１１３を形成する。この表面保護層１１３は、シリコンと炭素を含んだ層であり、膜厚は１ｎｍ以上で４ｎｍ以下が好ましい。
【００３１】
次に、図１（ｄ）に示す工程において、ｎＭＩＳトランジスタ形成領域ＲＴＮ上に開口を有し、ｐＭＩＳトランジスタ形成領域ＲＴＰ上を覆うレジストマスク１０７を形成する。その後、ゲート電極１０３、側壁絶縁膜１０６及びレジストマスク１０７をマスクとして、ｎ型不純物である砒素（Ａｓ＋）イオン１０８を、注入エネルギーが約５ｋｅＶ，ドーズ量が５×１０１４〜５×１０１５／ｃｍ２の条件でイオン注入することによって、ｎＭＩＳトランジスタ形成領域ＲＴＮにｎ型エクステンション領域１０９を形成する。
【００３２】
次に、図２（ａ）に示す工程において、レジストマスク１０７を除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【００３３】
次に、図２（ｂ）に示す工程において、ｐＭＩＳトランジスタ形成領域ＲＴＰ上に開口を有し、ｎＭＩＳトランジスタ形成領域ＲＴＮ上を覆うレジストマスク１１０を形成する。その後、ゲート電極１０３、側壁絶縁膜１０６及びレジストマスク１１０をマスクとして、ｐ型不純物であるボロン（Ｂ＋）イオン１１１を、注入エネルギーが約１ｋｅＶ，ドーズ量が８×１０１３〜６×１０１４／ｃｍ２の条件でイオン注入することによって、ｐＭＩＳトランジスタ形成領域ＲＴＰにｐ型エクステンション領域１１２を形成する。
【００３４】
次に、図２（ｃ）に示す工程において、レジストマスク１１０を除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【００３５】
図５は、ＡＰＭ洗浄時間と拡散層のシート抵抗増加率の関係を示す相関図である。このシート抵抗は、Ａｓイオンを、注入エネルギーが約３ｋｅＶ，ドーズ量が１×１０１５／ｃｍ２の条件でイオン注入することによって形成したｎ型拡散層を測定したものである。また、プラズマ処理有りは、イオン注入後にプラズマガスとしてＣＦ４ガスを用いて５秒間処理したものである。
【００３６】
図５に示すように、炭素を含むプラズマ処理をしていない従来の製造方法では、１０分間のＡＰＭ洗浄を行うことによって、シート抵抗は、７％増加している。これに対して、本発明のように炭素を含むプラズマ処理を行うことによって、シート抵抗の上昇は、５％程度に減少することがわかる。これは、炭素を含むプラズマ処理を行うことにより、シリコン基板の表面に炭素が打ち込まれた表面保護層が形成され、この表面保護層によってＡＰＭ洗浄によるシリコン基板のエッチングが抑制されるためである。
【００３７】
従って、本実施形態によれば、エクステンション注入後のシリコン基板の表面に、炭素を含む表面保護層を形成することにより、ＡＰＭ洗浄によるシリコン基板のエッチングを抑制することができるので、エクステンション領域の抵抗値の上昇を低減することができる。
【００３８】
（その他の実施形態）
上記実施形態では、側壁絶縁膜１０６を形成する工程では、ＣＦ４ガスのフルオロカーボンガスを用いて側壁用絶縁膜１０５の異方性ドライエッチングを行いシリコン基板１０１の表面を露出させた後、引き続きプラズマガスとしてＣＦ４ガスを用いて表面保護層１１３を形成している。
【００３９】
しかしながら、本発明は上記実施形態に限定されるものではない。すなわち、表面保護層１１３を形成する際には、エッチング性は必要がなく、シリコン基板中に炭素が導入できる炭素を含むプラズマガスであればよい。
【００４０】
表面保護層を形成するためのプラズマガスとして、ＣＦ４ガスよりもＣ／Ｆ比の高い、例えば、Ｃ４Ｆ８ガスやＣ５Ｆ８ガスのようなフルオロカーボンガスＣｘＦｙ（ｘ、ｙは自然数：３≧ｙ／ｘ≧１．５）を用いることによって、ＣＦ４ガスを用いて形成するよりも炭素を多く含んだ表面保護層を形成することができる。この表面保護層は、より炭素を多く含んだ層であり、後工程のＡＰＭ洗浄におけるシリコン基板のエッチングを抑制することができる。
【００４１】
また、表面保護層を形成するためのプラズマガスとして、ＣＨ４ガス等のＣｘＨｙガス（ｘ、ｙは自然数）を用いても良い。この場合、上記のようなフルオロカーボンガスに比べて、フッ素を含まないため、プラズマ中に生成したフッ素ラジカルによるシリコン基板のエッチングがなく、炭素が打ち込まれた表面保護層を形成することができる。この表面保護層によっても、後工程のＡＰＭ洗浄におけるシリコン基板のエッチングを抑制することができる。
【００４２】
また、表面保護層を形成するためのプラズマガスとして、ＣＯガスを用いても良い。この場合、プラズマ中でＣＯ＋イオンを多く生成するため、シリコン基板に炭素と酸素が打ち込まれたＳｉＯＣを主体とする表面保護層を形成することができる。この表面保護層は、シリコン、炭素、酸素を含んだ層であり、後工程のＡＰＭ洗浄におけるシリコン基板のエッチングを抑制することができる。
【００４３】
【発明の効果】
本発明の半導体装置の製造方法によれば、洗浄工程前にシリコン基板の表面領域に炭素を含む表面保護層を形成することによって、洗浄工程によるシリコン基板のエッチングを抑制することができる。これにより、シリコン基板に形成された浅い接合を有する拡散層の抵抗値の上昇が抑制されるので、トランジスタ特性の劣化を防ぐことができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明の実施形態にかかる半導体装置の製造工程のうち前半部分を示す断面図
【図２】（ａ）〜（ｃ）は、本発明の実施形態にかかる半導体装置の製造工程のうち後半部分を示す断面図
【図３】（ａ）〜（ｄ）は、従来の半導体装置の製造工程のうち前半部分を示す断面図
【図４】（ａ）〜（ｃ）は、従来の半導体装置の製造工程のうち後半部分を示す断面図
【図５】ＡＰＭ洗浄時間とシート抵抗増加率の関係を示す相関図
【符号の説明】
１０１　シリコン基板
１０２　ゲート絶縁膜
１０３　ゲート電極
１０４　素子分離絶縁膜
１０５　側壁用絶縁膜
１０６　側壁絶縁膜
１０７　レジストマスク
１０８　ｎ型不純物のイオン
１０９　ｎ型エクステンション領域
１１０　レジストマスク
１１１　ｐ型不純物のイオン
１１２　ｐ型エクステンション領域
１１３　表面保護層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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