【手続補正書】
【提出日】平成15年11月12日(2003.11.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体集積回路装置の製造方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、
（ｂ）前記半導体基板上にビット線および第１の配線を被覆する第１の絶縁膜を形成する工程と、
（ｃ）前記第１の絶縁膜上に、前記第１の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第２の絶縁膜を形成する工程と、
（ｄ）前記メモリセルの形成領域において、前記ビット線よりも上層に前記第２の絶縁膜に溝を形成して前記溝内に情報蓄積用容量素子を形成した後、前記情報蓄積用容量素子および前記第２の絶縁膜上に第２の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第３の絶縁膜を形成する工程と、
（ｅ）前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第１の配線との間に設けられた前記第１の絶縁膜、第２の絶縁膜および第３の絶縁膜に前記第１の配線が露出する配線層間の接続孔を穿孔する工程と、
（ｆ）前記配線層間の接続孔内に導体膜を埋め込み、前記第１の配線に直接接触された状態で電気的に接続された配線層間の接続部を形成する工程とを有し、
前記配線層間の接続孔の形成工程は、
前記第３の絶縁膜上に接続孔形成用のマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を相対的に大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記マスクパターンから露出する第３の絶縁膜に第２の絶縁膜の一部が露出する第１の孔を穿孔する第１のエッチング処理工程と、
前記第１のエッチング処理工程後、前記マスクパターンをエッチングマスクとして、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を相対的に大きくした状態で第２の絶縁膜の方が第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記第１の孔の底部から露出する第２の絶縁膜を除去し第２の絶縁膜に第１の絶縁膜の一部が露出されるように前記第１の孔をさらに深く穿孔する第２のエッチング処理工程と、
前記第２のエッチング処理工程後、前記第２の絶縁膜と第１の絶縁膜とのエッチング選択比を相対的に大きくした状態で第１の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理し、前記第１の孔の底部から露出する第１の絶縁膜を除去することにより、前記第１の配線が露出する配線層間の接続孔を穿孔する第３のエッチング処理工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法において、
前記（ｄ）工程は、前記情報蓄積用容量素子を構成する第１の電極を形成する工程と、その第１の電極の表面に容量絶縁膜を形成する工程と、その容量絶縁膜を覆う第２の電極を形成する工程とを有し、
前記（ｅ）工程は、前記第３の絶縁膜に、前記第２の電極を貫通する第２の電極引き出し用の接続孔を穿孔する工程を有し、
前記配線層間の接続孔および第２の電極引き出し用の接続孔の形成工程は、
前記第３の絶縁膜上に接続孔形成用のマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を相対的に大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記マスクパターンから露出する第３の絶縁膜に、前記配線層間の接続孔を形成する孔であって前記第２の絶縁膜の一部が露出する第１の孔と、前記第２の電極引き出し用の接続孔を形成するための孔であって前記第２の電極を貫通し、かつ、底部が第３の絶縁膜の途中位置まで延びる第２の孔とを穿孔する第１のエッチング処理工程と、
前記第１のエッチング処理工程後、前記マスクパターンをエッチングマスクとして、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を相対的に大きくした状態で第２の絶縁膜の方が第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記配線層間の接続孔用の第１の孔の底部から露出する第２の絶縁膜を除去し第１の絶縁膜の一部が露出される前記配線層間の接続孔用の第１の孔を深く穿孔する第２のエッチング処理工程と、
前記第２のエッチング処理工程後、前記第２の絶縁膜と第１の絶縁膜とのエッチング選択比を相対的に大きくした状態で第１の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記配線層間の接続孔用の第１の孔の底部から第１の配線が露出する配線層間の接続孔を深く穿孔し、前記第１の絶縁膜を露出する前記第２の孔を深く穿孔する第３のエッチング処理工程とを有し、
前記（ｈ）工程は、前記配線層間の接続孔および第２の電極引き出し用の接続孔内に導体膜を埋め込み、それぞれ前記第１の配線に直接接触された状態で電気的に接続された配線層間の接続部および第２の電極に電気的に接続された第２の電極引き出し用の接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２記載の半導体集積回路装置の製造方法において、前記第１の配線がタングステンまたはタングステンシリサイドで構成され、前記配線層間の接続部および第２の電極引き出し用の接続部の導体膜が第１の金属膜とその上にＣＶＤ法で形成されたタングステンからなる第２の金属膜とで構成されることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、（ａ）前記半導体基板上にビット線および第１の配線を同一配線層に形成する工程と、（ｂ）前記半導体基板上にビット線および第１の配線を被覆する第１の絶縁膜を形成する工程と、（ｃ）前記第１の絶縁膜上に、前記第１の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第２の絶縁膜を形成する工程と、（ｄ）前記メモリセルの形成領域において、前記ビット線よりも上層に前記第２の絶縁膜に溝を形成して前記溝内に情報蓄積用容量素子の第１の電極、誘電体膜、一部が前記第１の配線領域に延在する第２の電極を形成した後、前記情報蓄積用容量素子および前記第２の絶縁膜上に第２の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第３の絶縁膜を形成する工程と、（ｅ）前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第１の配線との間に設けられた前記第１の絶縁膜、第２の絶縁膜および第３の絶縁膜に前記第１の配線が露出する配線層間の接続孔と前記第２の電極を貫通する第２の電極引き出し用の接続孔を穿孔する工程と、（ｆ）前記配線層間の接続孔および第２の電極引き出し用の接続孔内に導体膜を埋め込み、それぞれ前記第１の配線に直接接触された状態で電気的に接続された配線層間の接続部および第２の電極に電気的に接続された第２の電極引き出し用の接続部を形成する工程とを有し、
前記配線層間の接続孔および第２の電極引き出し用の接続孔の形成工程（ｅ）は、
前記第３の絶縁膜上に接続孔形成用のマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を相対的に大きくした状態で第３の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記マスクパターンから露出する第３の絶縁膜に、前記配線層間の接続孔を形成する孔であって前記第２の絶縁膜の一部が露出する第１の孔と、前記第２の電極引き出し用の接続孔を形成するための孔であって前記第２の電極を貫通し、かつ、底部が第３の絶縁膜の途中位置まで延びる第２の孔とを穿孔する第１のエッチング処理工程と、
前記第１のエッチング処理工程後、前記マスクパターンをエッチングマスクとして、前記第２の絶縁膜と第３の絶縁膜とのエッチング選択比を相対的に大きくした状態で第２の絶縁膜の方が第３の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記配線層間の接続孔用の第１の孔の底部から露出する第２の絶縁膜を除去し第１の絶縁膜の一部が露出される前記配線層間の接続孔用の第１の孔を深く穿孔する第２のエッチング処理工程と、
前記第２のエッチング処理工程後、前記第２の絶縁膜と第１の絶縁膜とのエッチング選択比を相対的に大きくした状態で第１の絶縁膜の方が第２の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記配線層間の接続孔用の第１の孔の底部から第１の配線が露出する配線層間の接続孔を深く穿孔し、前記第１の絶縁膜を露出する前記第２の孔を深く穿孔する第３のエッチング処理工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項４記載の半導体集積回路装置の製造方法において、前記第１の絶縁膜はシリコン窒化膜で、前記第２の絶縁膜および第３の絶縁膜はシリコン酸化膜であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項４記載の半導体集積回路装置の製造方法において、前記第１の配線がタングステンまたはタングステンシリサイドで構成され、前記配線層間の接続部および第２の電極引き出し用の接続部の導体膜が第１の金属膜とその上にＣＶＤ法で形成されたタングステンからなる第２の金属膜とで構成されることを特徴とする半導体集積回路装置の製造方法。
【請求項７】
半導体基板の第１領域に、第１ＭＩＳＦＥＴとこれに直列接続された容量素子とで構成されたメモリセルが形成され、半導体基板の第２領域には、第２ＭＩＳＦＥＴが形成された半導体集積回路装置の製造方法であって、
（ａ）半導体基板の第２領域に、第１配線を形成する工程と、
（ｂ）前記第１配線上に、第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｄ）前記第２絶縁膜上に第３絶縁膜を形成する工程と、
（ｅ）前記第１領域において、前記第３絶縁膜に第２開孔を形成する工程と、
（ｆ）前記第２開孔の内壁に沿って第１導体層を選択的に形成する工程と、
（ｇ）前記第１導体層上に第４絶縁膜と、第２導体層を形成する工程と、
（ｈ）前記第２領域において、前記第３絶縁膜および第２絶縁膜に、前記第１配線の一部を露出するように、第３開孔を形成する工程と、
（ｉ）前記第３開孔内に第３導体層を形成する工程とを有し、
前記第２開孔の形成工程は、前記第２絶縁膜に対して前記第３絶縁膜のエッチングレートが大となる条件で、前記第３絶縁膜にエッチングが施され、
前記第３開孔の形成工程は、前記第２絶縁膜に対して前記第３絶縁膜のエッチングレートが大となる条件で、前記第３絶縁膜にエッチングが施された後、前記第１絶縁膜に対して前記第２絶縁膜のエッチングレートが大となる条件で、前記第２絶縁膜にエッチングが施され、さらに、前記第１配線の一部を露出するように前記第１絶縁膜にエッチングが施されることを特徴とする半導体集積回路装置の製造方法。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１９５
【補正方法】変更
【補正の内容】
【０１９５】
続いて、フォトレジスト膜２４ｂをエッチングマスクとして、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を相対的に大きくした状態で酸化シリコン膜の方が窒化シリコン膜よりもエッチング除去され易い条件でエッチング処理を施すことにより、そのフォトレジスト膜２４ｂから露出する層間絶縁膜１１ｉ、１１ｈを除去し、ＤＲＡＭの周辺回路領域に接続孔（第１の孔、第２の孔）１７ｃ１、１７ｄ１を穿孔する。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１９８
【補正方法】変更
【補正の内容】
【０１９８】
その後、フォトレジスト膜２４ｂをエッチングマスクとして、接続孔１７ｃ１から露出する絶縁膜２１を層間絶縁膜１１ｇ、１１ｈ、１１ｉに対して選択的にエッチング除去することにより、図３４に示すように、接続孔１７ｃ１の底部から半導体基板１側に延びる接続孔（第１の孔）１７ｃ２を形成する。すなわち、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を相対的に大きくした状態で窒化シリコン膜の方が酸化シリコン膜よりもエッチング除去され易い条件でエッチング処理を施す。