(57)【要約】【課題】マザー積層体の平面面積あたりのチップの取り個数を減らすことなく、内部電極パターンの位置ずれを確実に検出することが可能で、信頼性の高い積層セラミック電子部品及びその製造方法を提供する。【解決手段】内部電極パターン（２ａ，２ｂ，７）が配設された内部電極パターン配設シート（３ａ，３ｂ，８）と、位置ずれ検出パターン４が配設された位置ずれ検出パターン配設シート５を形成し、この内部電極パターン配設シート及び位置ずれ検出パターン配設シートを積層して未焼結マザー積層体を形成し、未焼結マザー積層体をカットして個々のチップに分割した後、焼成し、所定の内部電極と接続する外部電極を形成することにより得られる積層セラミック電子部品について電気特性を測定する。【選択図】          図１
2004356293.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）セラミックグリーンシートに所定の内部電極パターンが配設された内部電極パターン配設シートを形成する工程と、
（ｂ）セラミックグリーンシートに、カットずれが起きた場合に外部電極と導通する位置ずれ検出パターンが配設された位置ずれ検出パターン配設シートを形成する工程と、
（ｃ）前記内部電極パターン配設シートと、前記位置ずれ検出パターン配設シートを積層して未焼結マザー積層体を形成する工程と、
（ｄ）前記未焼結マザー積層体をカットすることにより個々のチップ型未焼結積層体に分割する工程と、
（ｅ）前記チップ型未焼結積層体を焼成することにより、内部電極を備えたセラミック焼結体を形成する工程と、
（ｆ）前記セラミック焼結体の表面に所定の内部電極と接続する外部電極を形成する工程と、
（ｇ）前記（ｆ）の工程で外部電極を形成することにより得られる積層セラミック電子部品について電気特性を測定し、
（イ）前記内部電極パターン及び位置ずれ検出パターンに位置ずれが生じており、前記（ｃ）の工程で未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割したときに、前記位置ずれ検出パターンがチップの切断端面に露出して、前記外部電極と導通している場合と、
（ロ）前記内部電極パターン及び位置ずれ検出パターンに位置ずれが生じておらず、前記（ｄ）の工程で未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割したときに、前記位置ずれ検出パターンがチップ型未焼結積層体の切断端面に露出せず、前記外部電極と導通していない場合と
における電気特性の差異の大きさから前記電極パターンの位置ずれの有無を検出する工程と
を具備することを特徴とする積層セラミック電子部品の製造方法。
【請求項２】
キャパシタ機能、インダクタ機能、及びインピーダンス機能のうちの少なくとも１つの機能を有する積層セラミック電子部品の製造方法にかかるものであることを特徴とする請求項１記載の積層セラミック電子部品の製造方法。
【請求項３】
前記電気特性として、キャパシタンス、インダクタンス、及びインピーダンスのうちの少なくとも１つを測定して電極パターンの位置ずれを検出することを特徴とする請求項１又は２記載の積層セラミック電子部品の製造方法。
【請求項４】
内部電極パターンが配設された内部電極パターン配設シートと、カットずれが起きた場合に外部電極と導通する位置ずれ検出パターンが配設された位置ずれ検出パターン配設シートを積層することにより未焼結マザー積層体を形成し、これをカットすることにより得られるチップ型未焼結積層体を焼成して形成したセラミック焼結体の表面に、所定の内部電極と接続する外部電極が配設された積層セラミック電子部品であって、
キャパシタンス、インダクタンス、及びインピーダンスのうちの少なくとも１つを測定することによりカットずれの有無が検出されるように構成されていること
を特徴とする積層セラミック電子部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、積層セラミック電子部品及びその製造方法に関し、詳しくは、高信頼性を必要とする積層セラミック電子部品及びその製造方法に関する。
【０００２】
【従来の技術】
チップの内部に電極（内部電極）を備えた積層セラミック電子部品を製造する場合において、内部電極の位置ずれを電気的に検出する方法の一つに、以下に説明するように、マザー積層体の内部に導電性のずれ検出パターンを配設して、内部電極の位置ずれを検出するようにした方法がある（例えば、特許文献１参照）。
【０００３】
この方法においては、例えば、図２８に示すように、複数のチップに分割されることになるマザー積層体を構成する複数のセラミックグリーンシート１１１，１１２上の帯状の電極不存在部分１１６に、内部電極１１３から所定の間隔ａをおいて、内部電極１１３の長辺１１４と平行に延びる導電性のずれ検出パターン１１７を形成している。そして、このマザー積層体をカット線１１８に沿ってカットした場合、位置ずれがあって、得られるチップの外表面から内部電極１１３までの距離（ギャップ）が不十分な場合には、ずれ検出パターン１１７の少なくとも一部がチップ内に取り込まれ、この取り込まれたずれ検出パターン１１７が一対の外部電極間を短絡させる。したがって、外部電極間の抵抗を測定することにより、内部電極１１３の不適正状態を把握することが可能になる。
【０００４】
【特許文献１】
特開平８−３３０１７８号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記特許文献１の方法では、図２９に示すように、カット線１１８が、ずれ検出パターン１１７の長手方向に対して斜めに傾いた場合、ずれ検出パターン１１７が一対の外部電極間を短絡させなくなり、位置ずれを検出できないという問題点がある。
【０００６】
また、特許文献１の方法では、同一のセラミックグリーンシート上に、内部電極パターンと、ずれ検出パターンの両方を印刷するため、シート面積あたりのチップの取り個数が少なくなるという問題点がある。
【０００７】
また、シート面積あたりのチップの取り個数を増やすために、内部電極パターンと、ずれ検出パターンの距離を小さくすると、内部電極の周縁部とチップ端面との距離が小さくなるため、耐圧信頼性が低下するという問題点がある。
【０００８】
本願発明は上記問題点を解決するものであり、マザー積層体の平面面積あたりのチップの取り個数を減らすことなく、内部電極パターンの位置ずれを確実に検出することが可能で、信頼性の高い積層セラミック電子部品及び、信頼性の高い積層セラミック電子部品を効率よく製造することが可能な積層セラミック電子部品の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本願発明（請求項１）の積層セラミック電子部品の製造方法は、
（ａ）セラミックグリーンシートに所定の内部電極パターンが配設された内部電極パターン配設シートを形成する工程と、
（ｂ）セラミックグリーンシートに、カットずれが起きた場合に外部電極と導通する位置ずれ検出パターンが配設された位置ずれ検出パターン配設シートを形成する工程と、
（ｃ）前記内部電極パターン配設シートと、前記位置ずれ検出パターン配設シートを積層して未焼結マザー積層体を形成する工程と、
（ｄ）前記未焼結マザー積層体をカットすることにより個々のチップ型未焼結積層体に分割する工程と、
（ｅ）前記チップ型未焼結積層体を焼成することにより、内部電極を備えたセラミック焼結体を形成する工程と、
（ｆ）前記セラミック焼結体の表面に所定の内部電極と接続する外部電極を形成する工程と、
（ｇ）前記（ｆ）の工程で外部電極を形成することにより得られる積層セラミック電子部品について電気特性を測定し、
（イ）前記内部電極パターン及び位置ずれ検出パターンに位置ずれが生じており、前記（ｃ）の工程で未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割したときに、前記位置ずれ検出パターンがチップの切断端面に露出して、前記外部電極と導通している場合と、
（ロ）前記内部電極パターン及び位置ずれ検出パターンに位置ずれが生じておらず、前記（ｃ）の工程で未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割したときに、前記位置ずれ検出パターンがチップ型未焼結積層体の切断端面に露出せず、前記外部電極と導通していない場合と
における電気特性の差異の大きさから前記電極パターンの位置ずれの有無を検出する工程と
を具備することを特徴としている。
【００１０】
内部電極パターンが配設された内部電極パターン配設シートと、位置ずれ検出パターンが配設された位置ずれ検出パターン配設シートを形成し、この内部電極パターン配設シート及び位置ずれ検出パターン配設シートを積層して未焼結マザー積層体を形成し、未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割した後、焼成し、所定の内部電極と接続する外部電極を形成することにより得られる積層セラミック電子部品について電気特性を測定することにより、（イ）位置ずれが生じており、未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割したときに、位置ずれ検出パターンがチップの切断端面に露出して、外部電極と導通している場合と、（ロ）位置ずれが生じておらず、未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割したときに、位置ずれ検出パターンがチップ型未焼結積層体の切断端面に露出せず、外部電極と導通していない場合における電気特性の相違を検出し、かかる電気特性の差異の大きさから、電極パターンの位置ずれの有無を確実に検出することが可能になる。
すなわち、未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割した際に個々のチップ型未焼結積層体の切断端部となる周縁部より内側の領域に、所定の位置ずれ検出パターンを配設し、位置ずれが生じた場合に該位置ずれ検出パターンと外部電極が接続することによる電気特性の変化を検出することにより、位置ずれが生じた不良品を確実に検出して、位置ずれのない良品のみを確実に出荷できるようになる。
また、実際のカット線が、所定のカット線に対してある程度の傾きがあるような場合にも、内部電極パターンの位置ずれを検出して、信頼性の高い積層セラミック電子部品を効率よく製造することが可能になる。
【００１１】
また、本願発明においては、マザー積層体を構成するマザーシートの同一平面に内部電極パターンと位置ずれ検出パターンの両方を形成する必要がないため、マザー積層体の平面面積あたりのチップ型未焼結積層体の取り個数を多くすることが可能になる。
【００１２】
また、請求項２の積層セラミック電子部品の製造方法は、キャパシタ機能、インダクタ機能、及びインピーダンス機能のうちの少なくとも１つの機能を有する積層セラミック電子部品の製造方法にかかるものであることを特徴としている。
【００１３】
本願発明は、キャパシタ機能、インダクタ機能、及びインピーダンス機能のうちの少なくとも１つの機能を有する積層セラミック電子部品を製造する場合に広く適用することが可能であり、このような積層セラミック電子部品の製造方法に本願発明を適用することにより、積層セラミックコンデンサ、積層セラミックインダクタ、及び積層セラミックフィルタのような積層ＬＣ複合部品などの積層セラミック電子部品を効率よく製造することが可能になる。
【００１４】
また、請求項３の積層セラミック電子部品の製造方法は、前記電気特性として、キャパシタンス、インダクタンス、及びインピーダンスのうちの少なくとも１つを測定して電極パターンの位置ずれを検出することを特徴としている。
【００１５】
本願発明においては、電気特性として、キャパシタンス、インダクタンス、及びインピーダンスのうちの少なくとも１つの電気特性を測定することにより、電極パターンの位置ずれの有無を容易かつ確実に検出することができる。
【００１６】
また、本願発明（請求項４）の積層セラミック電子部品は、
内部電極パターンが配設された内部電極パターン配設シートと、カットずれが起きた場合に外部電極と導通する位置ずれ検出パターンが配設された位置ずれ検出パターン配設シートを積層することにより未焼結マザー積層体を形成し、これをカットすることにより得られるチップ型未焼結積層体を焼成して形成したセラミック焼結体の表面に、所定の内部電極と接続する外部電極が配設された積層セラミック電子部品であって、
キャパシタンス、インダクタンス、及びインピーダンスのうちの少なくとも１つを測定することによりカットずれの有無が検出されるように構成されていること
を特徴としている。
【００１７】
本願発明の積層セラミック電子部品は、内部電極パターン配設シートと、カットずれが起きた場合に外部電極と導通する位置ずれ検出パターンが配設された位置ずれ検出パターン配設シートを積層して未焼結マザー積層体を形成し、これをカットすることにより得られるチップ型未焼結積層体を焼成したセラミック焼結体の表面に、所定の内部電極と接続する外部電極が配設された構成を備えているので、キャパシタンス、インダクタンス、及びインピーダンスのうちの少なくとも１つを測定することによりカットずれの有無を検出することが可能になり、信頼性の高い積層セラミック電子部品を確実に提供することが可能になる。
【００１８】
【実施例】
以下、本願発明の実施例を示して、本願発明の特徴とするところをさらに詳しく説明する。
【００１９】
［実施例１］
（１）ドクターブレードなどの方法により、ＴｉＯ２−ＢａＯ系の誘電体セラミック層用スラリーをシート状に成形してセラミックグリーンシートを作製する。
それから、図１に示すように、セラミックグリーンシート（誘電体シート）１の表面に導電ペーストを印刷して、所定の内部電極パターン（コンデンサ用グランドパターン２ａ、及びホットパターン２ｂ）が配設された内部電極パターン配設シート３ａ，３ｂを形成する。
また、同様にして、セラミックグリーンシート１の表面に導電ペーストを印刷して、後の工程で未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割した場合に、個々のチップ型未焼結積層体の切断端部となる周縁部の内側の領域に、所定の位置ずれ検出パターン４を印刷することにより、位置ずれ検出パターン配設シート５を形成する。
【００２０】
（２）また、ドクターブレードなどの方法により、Ｆｅ２Ｏ３−ＮｉＯ−ＺｎＯ−ＣｕＯ系の磁性体セラミック層用スラリーをシート状に成形してセラミックグリーンシート（磁性体シート）６を作製する。
そして、このセラミックグリーンシート６に、ビアホール用貫通孔（図示せず）を形成するとともに、導電ペーストを印刷することにより、所定のコイルパターン（内部電極パターン）７が配設されたコイルパターン配設シート（内部電極パターン配設シート）８を形成する。
【００２１】
（３）そして、内部電極パターン配設シート３ａ，３ｂ、位置ずれ検出パターン配設シート５、コイルパターン配設シート８、導体パターンが配設されていない誘電体シート１ａ及び磁性体シート６ａを、図１に示すような所定の順に積み重ね、圧着した後、所定の寸法にカットし、チップ型未焼結積層体１０を得る。  なお、実際には、マザー積層体を形成し、これを所定の位置でカットして個々のチップ（未焼結積層体）に分割して多数個のチップを同時に製造する、いわゆる多数個取りの方法が用いられる。図１はカットされた後のチップ型未焼結積層体の分解斜視図である。
なお、このチップ型未焼結積層体１０は、コンデンサ用グランドパターン２ａ、及びホットパターン２ｂなどからなるコンデンサ部１０ａと、ビアホール（図示せず）を介して、コイルパターン（内部電極パターン）７を導通させることにより形成された積層型コイル９を有するコイル部１０ｂを備えている。
【００２２】
（４）それから、チップ型未焼結積層体１０を、例えば、空気中、５００℃で脱バインダ処理した後、９００℃で約２時間、焼成処理を施すことにより、コンデンサ部１０ａ，コイル部１０ｂを備えたセラミック焼結体Ｆ（図１，図２，図３など）を形成する。
【００２３】
（５）次に、図２に示すように、セラミック焼結体Ｆの表面に、コイルパターン７、及びコンデンサ用ホットパターン２ｂと導通する外部電極（入出力端子）１３ａ、１３ｂ、ならびにコンデンサ用グランドパターン２ａと導通する外部電極（グランド端子）１４（１４ａ，１４ｂ）をそれぞれ形成し、図２に示すような積層セラミック電子部品（チップ型積層ＬＣフィルタ）１５を得る。
【００２４】
図３（ａ）は位置ずれの生じていない状態のチップ型積層ＬＣフィルタ１５の長手方向に沿う方向の断面図、図３（ｂ）は位置ずれの生じていない状態のチップ型積層ＬＣフィルタ１５の長手方向に直交する方向の断面図である。
また、図４はこのチップ型積層ＬＣフィルタ１５の等価回路を示す図である。図４の等価回路において、Ｓ１、Ｓ２は位置ずれ検出パターン４と外部電極１４により形成される、位置ずれを検出するためのスイッチである。
【００２５】
次に、このチップ型積層ＬＣフィルタにおいて、製造工程（カット工程）で未焼結マザー積層体をカットする際に位置ずれが生じた製品を検出する方法について説明する。
なお、図５はコンデンサ用ホットパターン２ｂの引き出し方向と直交する方向（ｙ方向）に位置ずれが生じた状態のチップ型積層ＬＣフィルタ１５を示す断面図（長手方向に直交する方向の断面図）である。
【００２６】
許容範囲を超えた位置ずれが生じた製品を検出するにあたっては、まず、
ｆ≪（Ｃ１＋Ｃ２）１／２／｛２π（Ｌ０×Ｃ１×Ｃ２）１／２｝
の周波数条件で、
（イ）外部電極１３ａ−１３ｂ間のインダクタンス
（ロ）外部電極１３ａ−１４間のキャパシタンス
（ハ）外部電極１３ｂ−１４間のキャパシタンス
を測定する。
【００２７】
このとき、図３（ａ），（ｂ）に示すように、位置ずれが生じていない状態から、図５に示すように、コンデンサ用ホットパターン２ｂの引き出し方向と直交する方向（ｙ方向）に、許容範囲を超える位置ずれが発生した場合、位置ずれ検出パターン（位置ずれ検出電極）４が外部電極１４（１４ａ）と接触することにより、図４の等価回路において、スイッチＳ１，Ｓ２がＯＮになり、外部電極１３ａ・１３ｂ−１４間で発生するキャパシタンスが変化する。
【００２８】
すなわち、
（ａ）許容範囲を超える位置ずれがなく、スイッチＳ１、Ｓ２がＯＦＦの場合の各部の特性は、
外部電極１３ａ−１３ｂ間のインダクタンス＝Ｌ０
外部電極１３ａ−１４間のキャパシタンス＝Ｃ１＋Ｃ２
外部電極１３ｂ−１４間のキャパシタンス＝Ｃ１＋Ｃ２
となる。
（ｂ）また、許容範囲を超える位置ずれがあり、位置ずれ検出パターン（位置ずれ検出電極）が外部電極１４と接触し、スイッチＳ１、Ｓ２がＯＮになった場合、各部の特性は、
外部電極１３ａ−１３ｂ間のインダクタンス＝Ｌ０
外部電極１３ａ−１４間のキャパシタンス＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４
外部電極１３ｂ−１４間のキャパシタンス＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４
となる。
【００２９】
したがって、上記実施例１の方法によれば、ｙ方向への加工ずれが発生した場合、スイッチＳ１、Ｓ２がＯＮとなり、キャパシタンスが変化するので、外部電極１３ａ−１４間，外部電極１３ｂ−１４間のキャパシタンスを調べることによって、位置ずれが生じた製品を確実に検出することが可能になり、耐圧信頼性の低い製品を出荷することを防止して、長期間使用しても絶縁抵抗が劣化するおそれの少ない、信頼性の高い製品を確実に供給することが可能になる。
なお、積層セラミック電子部品は、通常、全数について主要特性を測定、選別した後出荷されるので、この測定、選別工程において、同時に位置ずれの発生した製品を検出することができるので、位置ずれ検出のために別途検査工程を設ける必要はなく、生産性を低下させることはない。
【００３０】
なお、この実施例１では、図３（ｂ）の符号Ａで示す領域で絶縁抵抗が劣化しやすい態様で内部導体を設計したため、ｙ方向の位置ずれを検出するようにしているが、絶縁抵抗が劣化しやすい領域は内部導体の設計にかかわるものであることから、内部導体の設計に応じて位置ずれ検出パターンの形状や配設態様を適宜調整することにより、効率よく位置ずれを検出することができる。
また、この実施例１では、２枚の位置ずれ検出パターン４を用いているが、位置ずれ検出パターンの枚数はこれに限られるものではなく、スイッチＯＮにともなう電気特性の差異の検出が可能であればよく、１枚あるいは３枚以上とすることも可能である。
【００３１】
また、図６は所定の位置ずれ範囲内にあるチップ型積層ＬＣフィルタと、意図的に許容範囲を超える位置ずれを生じさせたチップ型積層ＬＣフィルタの端子導体１３ａ−１４間のキャパシタンスをヒストグラムでプロットしたものである。図６より、位置ずれが許容範囲を超えた場合に大きくキャパシタンスが変化し、出荷範囲をはずれることがわかる。
【００３２】
［実施例２］
（１）ドクターブレードなどの方法により、ＴｉＯ２−ＢａＯ系の誘電体セラミック層用スラリーをシート状に成形してセラミックグリーンシートを作製する。
それから、図７に示すように、セラミックグリーンシート（誘電体シート）２１の表面に導電ペーストを印刷して、所定の内部電極パターン２２ａ，２２ｂが配設された内部電極パターン配設シート２３ａ，２３ｂを形成する。
また、同様にして、セラミックグリーンシート２１の表面に導電ペーストを印刷して、後の工程で未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割した場合に、個々のチップの切断端部となる周縁部の内側の領域に、所定の位置ずれ検出パターン２４を印刷することにより、位置ずれ検出パターン配設シート２５を形成する。
【００３３】
（２）そして、内部電極パターン配設シート２３ａ，２３ｂ、位置ずれ検出パターン配設シート２５、導体パターンが配設されていない誘電体シート２１ａを、図７に示すような所定の順に積み重ね、圧着した後、所定の寸法にカットし、チップ型未焼結積層体３０を得る。図７はカットされた後のチップ型未焼結積層体３０の分解斜視図である。
なお、実際には、マザー積層体を形成し、これを所定の位置でカットして個々のチップ型未焼結積層体に分割して多数個のチップを同時に製造する、いわゆる多数個取りの方法が用いられる。
【００３４】
（３）それから、チップ型未焼結積層体３０を、例えば、空気中、５００℃で脱バインダ処理した後、９００℃で約２時間、焼成処理を施すことにより、セラミック焼結体Ｆを形成する。
【００３５】
（４）次に、図８に示すように、セラミック焼結体Ｆの表面にコンデンサ用の内部電極パターン２２ａ，２２ｂ（図７）に導通する外部電極（入出力端子）２６ａ、２６ｂを形成し、図８に示すような積層セラミック電子部品（積層セラミックコンデンサ）２７を得る。
【００３６】
図９（ａ）は位置ずれの生じていない状態の積層セラミックコンデンサ２７の長手方向に沿う方向の断面図、図９（ｂ）は位置ずれの生じていない状態の積層セラミックコンデンサ２７の長手方向に直交する方向の断面図である。
また、図１０はこの積層セラミックコンデンサ２７の等価回路を示す図である。図１０の等価回路において、Ｓ１、Ｓ２は、位置ずれ検出パターン２４と外部電極２６ａ，２６ｂにより形成される、位置ずれを検出するためのスイッチである。
【００３７】
次に、この積層セラミックコンデンサにおいて、製造工程（カット工程）で未焼結マザー積層体をカットする際に位置ずれが生じた製品を検出する方法について説明する。
なお、図１１は、内部電極パターン２２ａ，２２ｂに、その引き出し方向と平行な方向及び直交する方向の両方の方向に位置ずれが生じた状態の積層セラミックコンデンサ２７を示す図であって、図１１（ａ）は、長手方向に平行な方向の断面図、図１１（ｂ）は、長手方向に直交する方向の断面図である。
【００３８】
許容範囲を超えた位置ずれの発生を検出するにあたっては、外部電極２６ａ−２６ｂ間のキャパシタンスを測定する。
このとき、
（ａ）内部電極パターン２２ａ，２２ｂに許容範囲を超える位置ずれがなく、スイッチＳ１、Ｓ２がＯＦＦの場合、
外部電極２６ａ−２６ｂ間のキャパシタンス＝Ｃ０
（ｂ）スイッチＳ１がＯＮの場合
２６ａ−２６ｂ間のキャパシタンス＝Ｃ０＋Ｃ１
（ｃ）スイッチＳ２がＯＮの場合
２６ａ−２６ｂ間のキャパシタンス＝Ｃ０＋Ｃ２
（ｄ）スイッチＳ１、Ｓ２がＯＮの場合
２６ａ−２６ｂ間のキャパシタンス＝Ｃ０＋Ｃ１＋Ｃ２
となる。
【００３９】
したがって、上記実施例２の方法によれば、ｘ方向への位置ずれが発生した場合、スイッチＳ１又はＳ２がＯＮになり、ｙ方向への位置ずれが発生した場合には、スイッチＳ１及びＳ２がＯＮとなり、キャパシタンスが変化するので、外部電極２６ａ−２６ｂ間のキャパシタンスを調べることによって、位置ずれが生じた製品を検出することが可能になり、耐圧信頼性の低い製品を出荷することを防止して、長期間使用しても絶縁抵抗が劣化するおそれの少ない、信頼性の高い製品を確実に供給することが可能になる。
【００４０】
なお、この実施例では、図９（ａ）に符号Ａで示す領域、及び図９（ｂ）に符号Ｂで示す領域で絶縁抵抗が劣化しやすい態様で内部導体を設計したため、ｘ，ｙ方向の位置ずれを検出するようにしているが、絶縁抵抗が劣化しやすい領域は内部導体の設計にかかわるものであることから、内部導体の設計に応じて位置ずれ検出パターンの形状や配設態様を適宜調整することにより、効率よく位置ずれを検出することができる。
【００４１】
また、図１２は所定の位置ずれ範囲内にある積層セラミックコンデンサと、意図的に許容範囲を超える位置ずれを生じさせた積層セラミックコンデンサの外部電極２６ａ−２６ｂ間のキャパシタンスをヒストグラムでプロットしたものである。位置ずれが許容範囲を超えた場合に大きくキャパシタンスが変化し、出荷範囲をはずれることがわかる。
【００４２】
［実施例３］
（１）ドクターブレードなどの方法により、Ｆｅ２Ｏ３−ＮｉＯ−ＺｎＯ−ＣｕＯ系の磁性体セラミック層用スラリーをシート状に成形してセラミックグリーンシート（磁性体シート）を作製する。
そして、図１３に示すように、このセラミックグリーンシート３１に、ビアホール用貫通孔（図示せず）を形成するとともに、導電ペーストを印刷して、所定のコイルパターン（内部電極パターン）３２が配設されたコイルパターン配設シート３３を形成する。
また、同様にして、セラミックグリーンシート３１の表面に導電ペーストを印刷して、後の工程で未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割した場合に、個々のチップの切断端部となる周縁部の内側の領域に、所定の位置ずれ検出パターン３４を印刷して、位置ずれ検出パターン配設シート３５を形成する。
【００４３】
（２）そして、コイルパターン配設シート３３、位置ずれ検出パターン配設シート３５、導体パターンが配設されていない磁性体シート３１ａを、図１３に示すような順に積み重ね、圧着した後、所定の寸法にカットし、内部に積層型コイル３６が形成されたチップ型未焼結積層体４０を得る。
図１３はカットされた後のチップ型未焼結積層体の分解斜視図である。
なお、実際には、マザー積層体を形成し、これを所定の位置でカットして個々のチップ型未焼結積層体に分割して多数個のチップを同時に製造する、いわゆる多数個取りの方法が用いられる。
【００４４】
（３）それから、チップ型未焼結積層体４０を、例えば、空気中、５００℃で脱バインダ処理した後、９００℃で約２時間、焼成処理を施すことにより、セラミック焼結体Ｆを形成する。
【００４５】
（４）次に、図１４に示すように、セラミック焼結体Ｆの表面に、積層型コイル３６の両端部を構成するコイルパターン３２に導通した外部電極（入出力端子）３７ａ、３７ｂを形成し、図１４に示すような積層セラミック電子部品（積層インダクタ）３８を得る。  なお、この積層インダクタは、インピーダンスを主要な特性とするものであって、ビーズインダクタとも称される積層インダクタである。
【００４６】
図１５（ａ）は位置ずれの生じていない状態の積層インダクタ３８の長手方向に沿う方向の断面図、図１５（ｂ）は位置ずれの生じていない状態の積層インダクタ３８の長手方向に直交する方向の断面図である。
また、図１６はこの積層インダクタ３８の等価回路を示す図である。図１６の等価回路において、Ｓ１、Ｓ２は位置ずれを検出するためのスイッチである。
【００４７】
次に、この積層インダクタにおいて、製造工程（カット工程）で未焼結マザー積層体をカットする際に位置ずれが生じた製品を検出する方法について説明する。
なお、図１７は、コイルパターン３２に、その引き出し方向と平行な方向及び直交する方向の両方の方向に位置ずれが生じた状態の積層インダクタ３８を示す図であって、図１７（ａ）は長手方向に平行な方向の断面図、図１７（ｂ）は長手方向に直交する方向の断面図である。
【００４８】
許容範囲を超えた位置ずれの発生を検出するにあたっては、外部電極３７ａ−３７ｂ間のインピーダンスを測定する。
このとき、例えば、
（ａ）位置ずれが生じておらず、スイッチＳ１、Ｓ２がＯＦＦの場合
外部電極３７ａ−３７ｂ間のインピーダンス＝Ｚ０
（ｂ）ｘ方向に位置ずれが生じ、スイッチＳ１がＯＮになった場合
外部電極３７ａ−３７ｂ間のインピーダンス＝Ｚ０×Ｚ１／（Ｚ０＋Ｚ１）
（ｃ）ｘ方向に位置ずれが生じ、スイッチＳ２がＯＮになった場合
外部電極３７ａ−３７ｂ間のインピーダンス＝Ｚ０×Ｚ２／（Ｚ０＋Ｚ２）
（ｄ）ｙ方向に位置ずれが生じ、スイッチＳ１、Ｓ２がＯＮになった場合
外部電極３７ａ−３７ｂ間のインピーダンス
＝Ｚ０×Ｚ１×Ｚ２／｛（Ｚ０×Ｚ１）＋（Ｚ１×Ｚ２）＋（Ｚ２×Ｚ０）｝
となる。
【００４９】
したがって、上記実施例３の方法によれば、ｘ方向への位置ずれが発生した場合、スイッチＳ１又はＳ２がＯＮとなり、ｙ方向への位置ずれが発生した場合、スイッチＳ１及びＳ２がＯＮとなり、インピーダンスが変化するので、外部電極３７ａ−３７ｂ間のインピーダンスを調べることにより、位置ずれが生じた製品を検出することが可能になり、耐圧信頼性の低い製品を出荷することを防止して、長期間使用しても絶縁抵抗が劣化するおそれの少ない、信頼性の高い製品を確実に供給することが可能になる。
【００５０】
なお、この実施例では、図１５（ａ）に符号Ａで示す領域、及び図１５（ｂ）に符号Ｂで示す領域で絶縁抵抗が劣化しやすい態様で内部導体を設計したため、ｘ，ｙ方向の位置ずれを検出するようにしているが、絶縁抵抗が劣化しやすい領域は内部導体の設計にかかわるものであることから、内部導体の設計に応じて位置ずれ検出パターンの形状や配設態様を適宜調整することにより、効率よく位置ずれを検出することができる。なお、図１５（ａ），（ｂ）のＡ，Ｂで示す領域の絶縁抵抗が劣化した場合、インピーダンスの低下を招く。
【００５１】
また、図１８は所定の位置ずれ範囲内にある積層インダクタと、意図的に許容範囲を超える位置ずれを生じさせた積層インダクタの外部電極３７ａ−３７ｂ間のインピーダンスをヒストグラムでプロットしたものである。位置ずれが許容範囲を超えた場合に大きくインピーダンスが変化し、出荷範囲をはずれることがわかる。
【００５２】
［実施例４］
（１）ドクターブレードなどの方法により、ホウケイ酸ガラスと、Ａｌ２Ｏ３とからなるガラスセラミックスラリーをシート状に成形してセラミックグリーンシート（磁性体シート）を作製する。
そして、図１９に示すように、このセラミックグリーンシート４１に、ビアホール用貫通孔（図示せず）を形成するとともに、導電ペーストを印刷することにより、所定のコイルパターン（内部電極パターン）４２が配設されたコイルパターン配設シート４３を形成する。
また、同様にして、セラミックグリーンシート４１の表面に導電ペーストを印刷することにより、後の工程で未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割した場合に、個々のチップの切断端部となる周縁部の内側の領域に、所定の位置ずれ検出パターン４４を印刷することにより、位置ずれ検出パターン配設シート４５を形成する。
【００５３】
（２）そして、コイルパターン配設シート４３、位置ずれ検出パターン配設シート４５、導体パターンが配設されていない磁性体シート４１ａを、図１９に示すような所定の順に積み重ね、これを一括して圧着した後、所定の寸法にカットし、内部に積層型コイル４６が形成されたチップ型未焼結積層体５０を得る。図１９はカットされた後のチップ型未焼結積層体の分解斜視図である。
なお、実際には、マザー積層体を形成し、これを所定の位置でカットして個々のチップ型未焼結積層体に分割して多数個のチップを同時に製造する、いわゆる多数個取りの方法が用いられる。
【００５４】
（３）それから、チップ型未焼結積層体５０を、例えば、空気中、５００℃で脱バインダ処理した後、９００℃で約２時間、焼成処理を施すことにより、セラミック焼結体Ｆを形成する。
【００５５】
（４）次に、図２０に示すように、セラミック焼結体Ｆの表面に、積層型コイル４６の両端部を構成するコイルパターン４２に導通した外部電極（入出力端子）４７ａ、４７ｂを形成し、図２０に示すような積層セラミック電子部品（積層インダクタ）４８を得る。
【００５６】
図２１（ａ）は位置ずれの生じていない状態の積層インダクタ４８の長手方向に沿う方向の断面図、図２１（ｂ）は位置ずれの生じていない状態の積層インダクタ４８の長手方向に直交する方向の断面図である。
また、図２２はこの積層インダクタ４８の等価回路を示す図である。図２２の等価回路において、Ｓ１、Ｓ２は位置ずれを検出するためのスイッチである。
なお、この積層インダクタは、インダクタンスを主要な特性とする積層インダクタである。
【００５７】
次に、この積層インダクタにおいて、製造工程（カット工程）で未焼結マザー積層体をカットする際に位置ずれが生じた製品を検出する方法について説明する。
なお、図２３は、コイルパターン４２に、その引き出し方向と平行な方向及び引き出し方向と直交する方向の両方の方向に位置ずれが生じた状態の積層インダクタ４８を示す図であって、図２３（ａ）は長手方向に平行な方向の断面図、図２３（ｂ）は長手方向に直交する方向の断面図である。
【００５８】
許容範囲を超えた位置ずれの発生を検出するにあたっては、外部電極４７ａ−４７ｂ間のインダクタンスを測定する。
このとき、
（ａ）位置ずれが生じておらず、スイッチＳ１、Ｓ２がＯＦＦの場合
外部電極４７ａ−４７ｂ間のインダクタンス＝Ｌ０
（ｂ）ｘ方向に位置ずれが生じ、スイッチＳ１がＯＮになった場合
外部電極４７ａ−４７ｂ間のインダクタンス＝Ｌ０×Ｌ１／（Ｌ０＋Ｌ１）
（ｃ）ｘ方向に位置ずれが生じ、スイッチＳ２がＯＮになった場合
外部電極４７ａ−４７ｂ間のインダクタンス＝Ｌ０×Ｌ２／（Ｌ０＋Ｌ２）
（ｄ）ｙ方向に位置ずれが生じ、スイッチＳ１、Ｓ２がＯＮになった場合
外部電極４７ａ−４７ｂ間のインダクタンス
＝Ｌ０×Ｌ１×Ｌ２／｛（Ｌ０×Ｌ１）＋（Ｌ１×Ｌ２）＋（Ｌ２×Ｌ０）｝
となる。
【００５９】
したがって、上記実施例４の方法によれば、ｘ方向への位置ずれが発生した場合、スイッチＳ１又はＳ２がＯＮとなり、ｙ方向への位置ずれが発生した場合、スイッチＳ１及びＳ２がＯＮとなり、インダクタンスが変化するので、外部電極４７ａ−４７ｂ間のインダクタンスを調べることにより、位置ずれが生じた製品を検出することが可能になり、信頼性の高い製品を確実に供給することが可能になる。
【００６０】
なお、この実施例４では、図２１（ａ）に符号Ａで示す領域、及び図２１（ｂ）に符号Ｂで示す領域で絶縁抵抗が劣化しやすい態様で内部導体を設計したため、ｘ，ｙ方向の位置ずれを検出するようにしたが、絶縁抵抗が劣化しやすい領域は内部導体の設計にかかわるものであることから、内部導体の設計に応じて位置ずれ検出パターンの形状や配設態様を適宜調整することにより、効率よく位置ずれを検出することができる。
【００６１】
また、図２４は所定の位置ずれ範囲内にある積層インダクタと、意図的に許容範囲を超える位置ずれを生じさせた積層インダクタの外部電極４７ａ−４７ｂ間のインダクタンスをヒストグラムでプロットしたものである。位置ずれが許容範囲を超えた場合に大きくインダクタンスが変化し、出荷範囲をはずれることがわかる。
【００６２】
［実施例５］
図２５は本願発明の他の実施例（実施例５）にかかる積層セラミック電子部品の要部を示す分解斜視図、図２６は断面図、図２７は等価回路を示す図である。
この実施例５の積層セラミック電子部品は、３端子積層型ＬＣローパスフィルタであり、この３端子積層型ＬＣローパスフィルタは、上述の実施例１のチップ型積層ＬＣフィルタに類似した構造を有しており、
（ａ）コンデンサ部１０ａに、グランドパターン２ａの位置ずれ（ｙ方向の位置ずれ）を検出するための位置ずれ検出パターン５４ａと、ホットパターン２ｂの位置ずれ（ｘ方向の位置ずれ）を検出するための位置ずれ検出パターン５４ｂが配設されている点、
（ｂ）コイル部１０ｂにも位置ずれ検出パターン６４ａ，６４ｂが配設されている点
においてその構成が実施例１とは異なっているが、その他の構成は実施例１の場合とほぼ同様である。したがって、重複を避けるため、ここでは実施例１と同じ構成の部分については説明を省略する。なお、図２５，２６，２７において、図１，２，３，４と同一符号を付した部分は同一部分又は相当する部分を示している。
【００６３】
この実施例５の３端子積層型ＬＣローパスフィルタにおいては、許容範囲を超える位置ずれがなく、スイッチＳ１、Ｓ２，Ｓ３，Ｓ４がＯＦＦの場合の各部の特性は、
外部電極１３ａ−１３ｂ間のインダクタンス＝Ｌ０
外部電極１３ａ−１４間のキャパシタンス＝Ｃ１＋Ｃ２
外部電極１３ｂ−１４間のキャパシタンス＝Ｃ１＋Ｃ２
となる。
【００６４】
また、許容範囲を超える位置ずれがあり、例えば、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４がＯＮになった場合、
外部電極１３ａ−１３ｂ間のインダクタンス
＝Ｌ０×Ｌ１×Ｌ２／｛（Ｌ０×Ｌ１）＋（Ｌ１×Ｌ２）＋（Ｌ２×Ｌ０）｝
となり、
外部電極１３ａ−１４間のキャパシタンス＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４
外部電極１３ｂ−１４間のキャパシタンス＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４
となる。
【００６５】
したがって、外部電極１３ａ−１３ｂ間のインダクタンス、外部電極１３ａ・１３ｂ−１４間のキャパシタンスを調べることにより、位置ずれが生じた製品を検出することが可能になり、耐圧信頼性の低い製品が出荷されてしまうことを防止して、信頼性の高い製品を確実に供給することが可能になる。
【００６６】
なお、本願発明は、上記の各実施例に限定されるものではなく、内部電極パターン及び位置ずれ検出パターンの具体的な形状や配設態様、位置ずれを検出するために測定すべき特性、その具体的な測定方法などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。
【００６７】
【発明の効果】
上述のように、本願発明（請求項１）の積層セラミック電子部品の製造方法は、内部電極パターンが配設された内部電極パターン配設シートと、位置ずれ検出パターンが配設された位置ずれ検出パターン配設シートを形成し、この内部電極パターン配設シート及び位置ずれ検出パターン配設シートを積層して未焼結マザー積層体を形成し、未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割した後、焼成し、所定の内部電極と接続する外部電極を形成することにより得られる積層セラミック電子部品について電気特性を測定するようにしてるので、（イ）位置ずれが生じており、未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割したときに、位置ずれ検出パターンがチップ型未焼結積層体の切断端面に露出して、外部電極と導通している場合と、（ロ）位置ずれが生じておらず、未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割したときに、位置ずれ検出パターンがチップ型未焼結積層体の切断端面に露出せず、外部電極と導通していない場合における電気特性の相違を検出し、かかる電気特性の差異の大きさから、電極パターンの位置ずれの有無を確実に検出することが可能になる。
すなわち、未焼結マザー積層体をカットして個々のチップ型未焼結積層体に分割した際に個々のチップ型未焼結積層体の切断端部となる周縁部より内側の領域に、所定の位置ずれ検出パターンを配設し、位置ずれが生じた場合に該位置ずれ検出パターンと外部電極が接続することによる電気特性の変化を検出することにより、位置ずれが生じた不良品を確実に検出することができるようになる。
また、実際のカット線が、所定のカット線に対してある程度の傾きがあるような場合にも、内部電極パターンの位置ずれを確実に検出することが可能になる。
さらに、本願発明においては、マザー積層体を構成するマザーシートの同一平面に内部電極パターンと位置ずれ検出パターンの両方を形成する必要がないため、マザー積層体の平面面積あたりのチップ型未焼結積層体の取り個数が少なくなることを防止することができる。
【００６８】
また、請求項２の積層セラミック電子部品の製造方法のように、本願発明は、キャパシタ機能、インダクタ機能、及びインピーダンス機能のうちの少なくとも１つの機能を有する積層セラミック電子部品の製造方法に適用することが可能であり、このような積層セラミック電子部品の製造方法に本願発明を適用することにより、積層セラミックコンデンサ、積層セラミックインダクタ、及び積層セラミックフィルタのような積層ＬＣ複合部品などの積層セラミック電子部品を効率よく製造することができる。
【００６９】
また、請求項３の積層セラミック電子部品の製造方法のように、電気特性として、キャパシタンス、インダクタンス、及びインピーダンスのうちの少なくとも１つの電気特性を測定することにより、電極パターンの位置ずれの有無を容易かつ確実に検出することが可能になり、本願発明をより実効あらしめることが可能になる。
【００７０】
また、本願発明（請求項４）の積層セラミック電子部品は、内部電極パターン配設シートと、カットずれが起きた場合に外部電極と導通する位置ずれ検出パターンが配設された位置ずれ検出パターン配設シートを積層して未焼結マザー積層体を形成し、これをカットすることにより得られるチップ型未焼結積層体を焼成したセラミック焼結体の表面に、所定の内部電極と接続する外部電極が配設された構成を備えているので、キャパシタンス、インダクタンス、及びインピーダンスのうちの少なくとも１つを測定することによりカットずれの有無を検出することが可能になり、信頼性の高い積層セラミック電子部品を確実に提供することが可能になる。
【図面の簡単な説明】
【図１】本願発明の一実施例（実施例１）にかかる積層セラミック電子部品（チップ型積層ＬＣフィルタ）の製造方法の一工程で形成したチップ型未焼結積層体の分解斜視図である。
【図２】実施例１において製造したチップ型積層ＬＣフィルタを示す斜視図である。
【図３】実施例１において製造した、位置ずれの生じていない状態のチップ型積層ＬＣフィルタの断面図であり、（ａ）はチップ型積層ＬＣフィルタ１５の長手方向に沿う方向の断面図、（ｂ）は長手方向に直交する方向の断面図である。
【図４】実施例１において製造したチップ型積層ＬＣフィルタの等価回路を示す図である。
【図５】実施例１において製造したチップ型積層ＬＣフィルタにおいて位置ずれが生じた状態を示す、長手方向に直交する方向の断面図である。
【図６】実施例１において製造したチップ型積層ＬＣフィルタの、位置ずれが生じたものと、位置ずれが生じていないもののキャパシタンスのヒストグラムを示す図である。
【図７】本願発明の他の実施例（実施例２）にかかる積層セラミック電子部品（積層セラミックコンデンサ）の製造方法の一工程で形成したチップ型未焼結積層体の分解斜視図である。
【図８】実施例２において製造した積層セラミックコンデンサを示す斜視図である。
【図９】実施例２において製造した、位置ずれの生じていない積層セラミックコンデンサの断面図であり、（ａ）は積層セラミックコンデンサの長手方向に沿う方向の断面図、（ｂ）は長手方向に直交する方向の断面図である。
【図１０】実施例２において製造した積層セラミックコンデンサの等価回路を示す図である。
【図１１】実施例２において製造した積層セラミックコンデンサにおいて位置ずれが生じた状態を示す断面図であり、（ａ）は積層セラミックコンデンサの長手方向に沿う方向の断面図、（ｂ）は長手方向に直交する方向の断面図である。
【図１２】実施例２において製造したチップ型積層ＬＣフィルタの、位置ずれが生じたものと、位置ずれが生じていないもののキャパシタンスのヒストグラムを示す図である。
【図１３】本願発明のさらに他の実施例（実施例３）にかかる積層セラミック電子部品（積層インダクタ）の製造方法の一工程で形成したチップ型未焼結積層体の分解斜視図である。
【図１４】実施例３において製造した積層インダクタを示す斜視図である。
【図１５】実施例３において製造した、位置ずれの生じていない積層インダクタの断面図であり、（ａ）は積層インダクタの長手方向に沿う方向の断面図、（ｂ）は長手方向に直交する方向の断面図である。
【図１６】実施例３において製造した積層セラミックコンデンサの等価回路を示す図である。
【図１７】実施例３において製造した積層インダクタにおいて位置ずれが生じた状態を示す断面図であり、（ａ）は積層インダクタの長手方向に沿う方向の断面図、（ｂ）は長手方向に直交する方向の断面図である。
【図１８】実施例３において製造した積層インダクタの、位置ずれが生じたものと、位置ずれが生じていないもののインピーダンスのヒストグラムを示す図である。
【図１９】本願発明のさらに他の実施例（実施例４）にかかる積層セラミック電子部品（積層インダクタ）の製造方法の一工程で形成したチップ型未焼結積層体の分解斜視図である。
【図２０】実施例４において製造した積層インダクタを示す斜視図である。
【図２１】実施例４において製造した、位置ずれの生じていない積層インダクタの断面図であり、（ａ）は積層インダクタの長手方向に沿う方向の断面図、（ｂ）は長手方向に直交する方向の断面図である。
【図２２】実施例４において製造した積層インダクタの等価回路を示す図である。
【図２３】実施例４において製造した積層インダクタにおいて位置ずれが生じた状態を示す断面図であり、（ａ）は積層インダクタの長手方向に沿う方向の断面図、（ｂ）は長手方向に直交する方向の断面図である。
【図２４】実施例４において製造した積層インダクタの、位置ずれが生じたものと、位置ずれが生じていないもののインダクタンスのヒストグラムを示す図である。
【図２５】本願発明のさらに他の実施例（実施例５）にかかる積層セラミック電子部品（３端子積層型ＬＣローパスフィルタ）の要部を示す分解斜視図である。
【図２６】実施例５の３端子積層型ＬＣローパスフィルタの長手方向に沿う方向の断面図である。
【図２７】実施例５の３端子積層型ＬＣローパスフィルタの等価回路を示す図である。
【図２８】従来の積層セラミック電子部品の製造方法の一工程を示す図である。
【図２９】従来の積層セラミック電子部品の製造方法の問題点を説明する図である。
【符号の説明】
１      セラミックグリーンシート（誘電体シート）
１ａ    導体パターンが配設されていない誘電体シート
２ａ    内部電極パターン（コンデンサ用のグランドパターン）
２ｂ    内部電極パターン（コンデンサ用のホットパターン）
３ａ，３ｂ    内部電極パターン配設シート
４      位置ずれ検出パターン
５      位置ずれ検出パターン配設シート
６      セラミックグリーンシート
６ａ    磁性体シート
７      コイルパターン（内部電極パターン）
８      コイルパターン配設シート
９      積層型コイル
１０    チップ型未焼結積層体
１０ａ  コンデンサ部
１０ｂ  コイル部
１３ａ、１３ｂ    外部電極（入出力端子）
１４（１４ａ，１４ｂ）    外部電極（グランド端子）
１５    積層セラミック電子部品（チップ型積層ＬＣフィルタ）
２１    セラミックグリーンシート（誘電体シート）
２１ａ  導体パターンが配設されていない誘電体シート
２２ａ，２２ｂ  内部電極パターン
２３ａ，２３ｂ  内部電極パターン配設シート
２４    位置ずれ検出パターン
２５    位置ずれ検出パターン配設シート
２６ａ、２６ｂ    外部電極（入出力端子）
２７    積層セラミック電子部品（積層セラミックコンデンサ）
３０    チップ型未焼結積層体
３１    セラミックグリーンシート
３１ａ  導体パターンが配設されていない磁性体シート
３２    コイルパターン（内部電極パターン）
３３    コイルパターン配設シート
３４    位置ずれ検出パターン
３５    位置ずれ検出パターン配設シート
３６    積層型コイル
３７ａ、３７ｂ    外部電極（入出力端子）
３８    積層セラミック電子部品（積層インダクタ）
４０    チップ型未焼結積層体
４１    セラミックグリーンシート
４１ａ  導体パターンが配設されていない磁性体シート
４２    コイルパターン（内部電極）
４３    コイルパターン配設シート
４４    位置ずれ検出パターン
４５    位置ずれ検出パターン配設シート
４６    積層型コイル
４７ａ、４７ｂ    外部電極（入出力端子）
４８    積層セラミック電子部品（積層インダクタ）
５０    チップ型未焼結積層体
５４ａ  グランドパターンの位置ずれ検出パターン
５４ｂ  ホットパターンの位置ずれ検出パターン
６４ａ，６４ｂ    コイル部の位置ずれ検出パターン
Ｆ      セラミック焼結体
Ｓ１，Ｓ２，Ｓ３，Ｓ４  位置ずれを検出するためのスイッチ
Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４        キャパシタンス
Ｚ０，Ｚ１，Ｚ２                    インピーダンス
Ｌ０，Ｌ１，Ｌ２                    インダクタンス
【図１】
2004356293.tif 000003
【図２】
2004356293.tif 000004
【図３】
2004356293.tif 000005
【図４】
2004356293.tif 000006
【図５】
2004356293.tif 000007
【図６】
2004356293.tif 000008
【図７】
2004356293.tif 000009
【図８】
2004356293.tif 000010
【図９】
2004356293.tif 000011
【図１０】
2004356293.tif 000012
【図１１】
2004356293.tif 000013
【図１２】
2004356293.tif 000014
【図１３】
2004356293.tif 000015
【図１４】
2004356293.tif 000016
【図１５】
2004356293.tif 000017
【図１６】
2004356293.tif 000018
【図１７】
2004356293.tif 000019
【図１８】
2004356293.tif 000020
【図１９】
2004356293.tif 000021
【図２０】
2004356293.tif 000022
【図２１】
2004356293.tif 000023
【図２２】
2004356293.tif 000024
【図２３】
2004356293.tif 000025
【図２４】
2004356293.tif 000026
【図２５】
2004356293.tif 000027
【図２６】
2004356293.tif 000028
【図２７】
2004356293.tif 000029
【図２８】
2004356293.tif 000030
【図２９】
2004356293.tif 000031