【手続補正書】
【提出日】平成23年12月6日(2011.12.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データを記憶するフラッシュメモリを有する第１部分と、
第２部分と、を有し、
ｉ）前記第２部分は、出力部を備える少なくとも第１ポンプ回路及び第２ポンプ回路を有し、前記第２部分は周辺回路部であり、前記第１ポンプ回路は、少なくとも１つの第１発振信号の制御下で自身から生成される電圧を増大させるよう構成され、前記第２ポンプ回路は、前記第１発振信号とは異なる少なくとも１つの第２発振信号の制御下で自身から生成される電圧を増大させるよう構成され、
ｉｉ）前記第２部分は、第１レギュレータ回路及び第２レギュレータ回路を有し、
ｉｉｉ）前記第２部分は、前記第１発振信号及び前記第２発振信号を夫々供給する第１発振器及び第２発振器を有し、前記第１レギュレータ回路は前記第１ポンプ回路の出力部に結合され、前記第１発振器は前記第１レギュレータ回路の出力電圧を受けるよう構成され、前記第２レギュレータ回路は前記第２ポンプ回路の出力部に結合され、前記第２発振器は前記第２レギュレータ回路の出力電圧を受けるよう構成され、
ｉｖ）前記第１ポンプ回路は、該第１ポンプ回路の出力部で、第１タイプのメモリ動作を実行するために必要とされる第１電圧を生成するよう構成され、前記第２ポンプ回路は、該第２ポンプ回路の出力部で、前記第１タイプのメモリ動作とは異なる第２タイプのメモリ動作を実行するために必要とされる第２電圧を生成するよう構成され、前記第２ポンプ回路は、前記第１電圧の電圧レベルよりも小さい１つのトランジスタ閾電圧から高める、
フラッシュメモリデバイス。
【請求項２】
前記第１タイプのメモリ動作は読出動作であり、前記第２タイプのメモリ動作はプログラム動作である、請求項１記載のフラッシュメモリデバイス。
【請求項３】
前記第２ポンプ回路は、電圧ＶＤＤよりも実質的に大きい電圧から高めるよう前記第１ポンプ回路を協調的に用いる、請求項１記載のフラッシュメモリデバイス。
【請求項４】
前記電圧ＶＤＤは１．５ボルト以下である、請求項３記載のフラッシュメモリデバイス。
【請求項５】
前記第１レギュレータ回路は、少なくとも２つの分圧器と、演算増幅器とを有する、
請求項１記載のフラッシュメモリデバイス。
【請求項６】
前記第１レギュレータ回路はトリミング制御回路を有する、請求項１記載のフラッシュメモリデバイス。
【請求項７】
前記フラッシュメモリはメモリセルのアレイを有する、請求項１記載のフラッシュメモリデバイス。
【請求項８】
前記第１ポンプ回路及び前記第２のポンプ回路のうち少なくとも１つは、ディクソン・チャージポンプを有する、請求項１記載のフラッシュメモリデバイス。
【請求項９】
増大した電流を提供するよう前記第１ポンプ回路と並列に動作する少なくとも１つの更なるポンプ回路を更に有し、該少なくとも１つの更なるポンプ回路は、少なくとも前記第１ポンプ回路と略同じである、請求項１記載のフラッシュメモリデバイス。
【請求項１０】
前記第１発振器及び前記第２発振器は、インバータのチェーン回路を有する、請求項１記載のフラッシュメモリデバイス。
【請求項１１】
データを記憶するフラッシュメモリを有する第１部分と、少なくとも第１ポンプ回路及び第２ポンプ回路並びに第１の発振器及び第２の発振器を有する第２部分とを有するフラッシュメモリデバイスで電圧を生成する方法であって、
前記フラッシュメモリデバイス内で、第１電圧レベルにある第１電圧を前記第１ポンプ回路に供給するステップと、
前記第１ポンプ回路の出力部で、前記第１電圧レベルより高い第２電圧レベルにあり、前記フラッシュメモリに関連する第１タイプのメモリ動作を実行するのに必要とされる第２電圧を生成するステップと、
前記第１電圧より大きい電圧から高めるよう前記第１ポンプ回路を協働して用いることによって、前記第２ポンプ回路の出力部で、前記第２電圧レベルより高い第３電圧レベルにあり、前記フラッシュメモリに関連する前記第１タイプのメモリ動作とは異なる第２タイプのメモリ動作を実行するのに必要とされる第３電圧を生成するステップと
前記第１発振器から少なくとも１つの発振信号を前記第１ポンプ回路へ供給して、該少なくとも１つの発振信号の制御下で前記第２電圧レベルが増大するようにするステップと、
前記第２発振器から前記少なくとも１つの発振信号とは異なる少なくとももう１つの発振信号を前記第２ポンプ回路へ供給して、該少なくとももう１つの発振信号の制御下で前記第３電圧レベルが増大するようにするステップと
を有し、
前記第１ポンプ回路は、該第１ポンプ回路の出力部で、前記第１タイプのメモリ動作を実行するために必要とされる第１電圧を生成するよう構成され、前記第２ポンプ回路は、該第２ポンプ回路の出力部で、前記第１タイプのメモリ動作とは異なる前記第２タイプのメモリ動作を実行するために必要とされる第２電圧を生成するよう構成され、前記第２ポンプ回路は、前記第１電圧の電圧レベルよりも小さい１つのトランジスタ閾電圧から高める、
方法。
【請求項１２】
前記第１タイプのメモリ動作は読出動作であり、前記第２タイプのメモリ動作はプログラム動作である、請求項１１記載の方法。
【請求項１３】
前記第１電圧はＶＤＤである、請求項１１記載の方法。
【請求項１４】
前記電圧ＶＤＤは１．５ボルト以下である、請求項１３記載の方法。
【請求項１５】
前記第２タイプのメモリ動作は消去動作である、請求項１１記載の方法。
【請求項１６】
前記消去動作を実行するステップを更に有する請求項１５記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
従って、フラッシュメモリで２又はそれ以上の電圧レベルを生成するための改善された方法が産業界で必要とされている。
【特許文献１】米国特許第５７８１４７３（Ａ）号明細書
【特許文献２】米国特許第５９４０２８４（Ａ）号明細書
【特許文献３】米国特許第６３１６８４３（Ｂ１）号明細書
【特許文献４】米国特許第６３７３３２５（Ｂ１）号明細書
【特許文献５】米国特許第６４２９７３２（Ｂ１）号明細書
【特許文献６】米国特許第６４７３３２１（Ｂ２）号明細書
【特許文献７】米国特許第６５０１３２５（Ｂ１）号明細書
【特許文献８】米国特許第６６０５９８６（Ｂ２）号明細書
【特許文献９】米国特許第６６１４２９２（Ｂ１）号明細書
【特許文献１０】米国特許第６７９４９２７（Ｂ２）号明細書
【特許文献１１】米国特許第６９１２１５５（Ｂ２）号明細書
【特許文献１２】米国特許第６９８００４５（Ｂ１）号明細書
【特許文献１３】米国特許第７１０２４２５（Ｂ２）号明細書
【特許文献１４】米国特許第７１４９１３２（Ｂ２）号明細書
【特許文献１５】米国特許第７２５９６１１（Ｂ２）号明細書
【特許文献１６】米国特許第７５７６５９１（Ｂ２）号明細書
【特許文献１７】米国特許第７８３９６８９（Ｂ２）号明細書
【特許文献１８】米国特許出願第２００２／０００１２０７（Ａ１）号明細書
【特許文献１９】米国特許出願第２００３／０１８４３６０（Ａ１）号明細書
【特許文献２０】米国特許出願第２００４／００６１１３９（Ａ１）号明細書
【特許文献２１】米国特許出願第２００５／０２４８３８５（Ａ１）号明細書
【特許文献２２】米国特許出願第２００６／０１１４０５３（Ａ１）号明細書
【特許文献２３】米国特許出願第２００７／０１１５７２７（Ａ１）号明細書
【特許文献２４】米国特許出願第２００８／００８９１３０（Ａ１）号明細書
【非特許文献１】Tanizawa,  T.等、“Circuit  Techniques  for  a  1.8-V-Only  NAND  Flash  Memory”、IEEE  Journal  of  Solid-State  Circuits、vol.37、No.1、２００２年１月、８４〜８９頁
【非特許文献２】Tanizawa等、“A  Stable  Programming  Pulse  Generator  for  Single  Power  Supply  Flash  Memory”、IEEE  Journal  of  Solid-State  Circuits、vol.32、No.6、１９９７年６月、８４５〜８５１頁
【非特許文献３】Tanizawa等、“Dynamic  Analysis  of  the  Dickson  Charge  Pump  Circuit”、IEEE  Journal  of  Solid-State  Circuits、vol.32、No.8、１９９７年８月、１２３１〜１２４０頁