(57)【要約】【課題】システム構成を複雑化することなく、アナログ信号に発生するノイズを極小に抑えたＡＤコンバータ、撮像装置及びＡＤコンバータの制御方法を実現できるようにする。【解決手段】ＡＤ変換部１でアナログ信号を取り込むときに同期させるためのＡＤクロックの位相をタイミングジェネレータ２で変化させて、ＡＤ変換部１でのアナログ信号の取り込みタイミングを可変させ、タイミングジェネレータ２で可変させた取り込みタイミングごとにＡＤ変換部１から出力されたデジタル信号に応じて、処理回路部３でＡＤクロックの位相を所定の位相に制御するようにして、アナログ信号に発生するノイズを極小に抑えるようにする。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
ＡＤクロックに同期して取り込んだアナログ信号をデジタル信号に変換するアナログ・デジタル変換手段と、
前記ＡＤクロックの位相を変化させて、前記アナログ・デジタル変換手段における前記アナログ信号の取り込みタイミングを可変する可変手段と、
前記可変手段で可変させた取り込みタイミングごとに前記アナログ・デジタル変換手段から出力されたデジタル信号に応じて、前記ＡＤクロックの位相を所定の位相に制御する制御手段と
を有することを特徴とするアナログ・デジタルコンバータ。
【請求項２】
前記制御手段は、前記アナログ信号に発生するランダムノイズを最小とするように制御する手段であることを特徴とする請求項１に記載のアナログ・デジタルコンバータ。
【請求項３】
請求項１又は２に記載のアナログ・デジタルコンバータと、
撮像画素部とを有し、
前記撮像画素部から出力されたアナログ信号を前記アナログ・デジタルコンバータで処理することを特徴とする撮像装置。
【請求項４】
前記制御手段は、前記撮像画素部に配設されている複数の遮光画素から出力されたアナログ信号を変換したデジタル信号の最大値及び最小値を検出し、両者の差が最小となるように前記ＡＤクロックの位相を制御することを特徴とする請求項３に記載の撮像装置。
【請求項５】
前記制御手段は、前記撮像画素部に配設されている複数の遮光画素から出力されたアナログ信号を変換したデジタル信号の分散値を検出し、前記分散値が最小となるように前記ＡＤクロックの位相を制御することを特徴とする請求項３に記載の撮像装置。
【請求項６】
前記撮像画素部がＣＭＯＳ型センサであり、前記撮像画素部と前記アナログ・デジタルコンバータとは同一基板上に形成されていることを特徴とする請求項３〜５のいずれか１項に記載の撮像装置。
【請求項７】
アナログ・デジタルコンバータを用いて、ＡＤクロックに同期して取り込んだアナログ信号をデジタル信号に変換するに際して、前記ＡＤクロックの位相を変化させて、前記アナログ信号の取り込みタイミングを可変し、
可変させた取り込みタイミングごとに変換されたデジタル信号に応じて、前記ＡＤクロックの位相を所定の位相に制御することを特徴とするアナログ・デジタルコンバータの制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ・デジタルコンバータ（ＡＤコンバータ）、撮像装置及びＡＤコンバータの制御方法に関し、特に、入力されたアナログ信号の取り込みタイミングを調整するものに適用して好適なものである。
【０００２】
【従来の技術】
図５は、従来のＡＤコンバータを内蔵した撮像装置の回路ブロック図である。図において、外部から入力したシステムクロック（ＳＹＳ＿ＣＬＫ）を基準として、センサクロック（ＳＥ＿ＣＬＫ）及びＡＤクロック（ＡＤ＿ＣＬＫ）をタイミングジェネレータ（ＴＧ）１２にて生成する。
【０００３】
撮像画素部１３からのアナログ信号は、センサクロックに同期して読み出し回路１４に読み出される。また、その読み出されたアナログ信号は、ＡＤクロックに同期してＡＤ変換部１１に読み出され、そこでデジタル信号に変換される。ここで、図において詳細は省略しているが、水平シフトレジスタ（ＨＳＲ）１５は、タイミングジェネレータ１２で発生した水平の同期信号（スタート信号）及びセンサクロック、垂直シフトレジスタ（ＶＳＲ）１６は、タイミングジェネレータ１２で発生した垂直の同期信号（スタート信号）及び行選択信号などのパルスにより駆動するのが一般的である。
【０００４】
一般に、上述した撮像画素部１３からのアナログ出力信号は、クロックのフィードスルーによって乱れる。
図６は、クロックのフィードスルーによるセンサ出力信号波形の乱れを端的に示した図である。また、センサクロックが入力されてからセンサ出力信号がセトリングするまでの時間を考慮し、ＡＤクロックをセンサクロックに対して遅らせる必要もある。これらの要因から、センサクロックとＡＤクロックとの位相関係を調整する必要がある。
【０００５】
従来技術において、センサクロックとＡＤクロックとの位相調整は、シリアル通信によってレジスタ１７の値を設定することにより行なうのが一般的である。この際、外部の制御システムにおいては、撮像装置からの映像信号を処理し、センサクロック及びＡＤクロックの位相が最適となるように制御する必要がある。
【０００６】
本例のセンサクロック及びＡＤクロックは、システムクロックを１／８分周して発生しており、また、センサクロックがノンオーバーラップの２相クロックである場合を示している。この場合のセンサクロック及びＡＤクロックの位相関係は、システムクロックの分周回路において、８システムクロックのうちのどのタイミングを選択するかによって大まかに調整できる。
【０００７】
上述した概念図を図７に示す。図７において、ＡＤクロックのＡＤ＿ＣＬＫ（ｃａｓｅ１）とＡＤ＿ＣＬＫ（ｃａｓｅ２）とでは、１システムクロック分位相がずれている。ここでは、詳細な説明は割愛するが、ロジック回路（分周回路）の設定によりこの位相関係を容易に設定できる。
【０００８】
さらに、微調整が必要な場合には、図８に示すような回路を用いる。図８においては、偶数段のインバータゲート１８の伝播遅延によって、クロックのタイミングをディレイさせる。スイッチ１９のうち１つを選択することにより、このディレイ量を制御し、位相調整を可能としている。
【０００９】
図９は、センサクロック（ＳＥ＿ＣＬＫ）及びＡＤクロック（ＡＤ＿ＣＬＫ）を出力するタイミングジェネレータ１２の１例を示した回路ブロック図である。このタイミングジェネレータ１２は、外部から入力されたシステムクロック（ＳＹＳ＿ＣＬＫ）を１／２分周して、それをもとにセンサクロック及びＡＤクロックを生成する。また、クロックの位相は、シリアルインタフェースから設定されたレジスタ１７の値によって位相調整部２０で調整して可変を行なう。
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した従来技術では、撮像画素部１３からのアナログ出力信号を、クロックのフィードスルーによるノイズの発生を防止した良質な信号とするために、クロックの位相調整を行なうための処理回路を外部システムに設けなくてはならなかった。このため、システム構成が複雑になってしまうという問題点があった。
【００１１】
本発明は前述の問題点にかんがみてなされたもので、システム構成を複雑化することなく、アナログ信号に発生するノイズを極小に抑えたＡＤコンバータ、撮像装置及びＡＤコンバータの制御方法を実現することを目的とする。
【００１２】
【課題を解決するための手段】
本発明のアナログ・デジタルコンバータは、ＡＤクロックに同期して取り込んだアナログ信号をデジタル信号に変換するアナログ・デジタル変換手段と、前記ＡＤクロックの位相を変化させて、前記アナログ・デジタル変換手段における前記アナログ信号の取り込みタイミングを可変する可変手段と、前記可変手段で可変させた取り込みタイミングごとに前記アナログ・デジタル変換手段から出力されたデジタル信号に応じて、前記ＡＤクロックの位相を所定の位相に制御する制御手段とを有することを特徴とするものである。
【００１３】
本発明のアナログ・デジタルコンバータの他の特徴とするところは、前記制御手段は、前記アナログ信号に発生するランダムノイズを最小とするように制御する手段であることを特徴とするものである。
【００１４】
本発明の撮像装置は、前記記載のアナログ・デジタルコンバータと、撮像画素部とを有し、前記撮像画素部から出力されたアナログ信号を前記アナログ・デジタルコンバータで処理することを特徴とするものである。
【００１５】
本発明の撮像装置の他の特徴とするところは、前記制御手段は、前記撮像画素部に配設されている複数の遮光画素から出力されたアナログ信号を変換したデジタル信号の最大値及び最小値を検出し、両者の差が最小となるように前記ＡＤクロックの位相を制御することを特徴とするものである。
【００１６】
また、本発明の撮像装置のその他の特徴とするところは、前記制御手段は、前記撮像画素部に配設されている複数の遮光画素から出力されたアナログ信号を変換したデジタル信号の分散値を検出し、前記分散値が最小となるように前記ＡＤクロックの位相を制御することを特徴とするものである。
【００１７】
また、本発明の撮像装置のその他の特徴とするところは、前記撮像画素部がＣＭＯＳ型センサであり、前記撮像画素部と前記アナログ・デジタルコンバータとは同一基板上に形成されていることを特徴とするものである。
【００１８】
本発明のアナログ・デジタルコンバータの制御方法は、アナログ・デジタルコンバータを用いて、ＡＤクロックに同期して取り込んだアナログ信号をデジタル信号に変換するに際して、前記ＡＤクロックの位相を変化させて、前記アナログ信号の取り込みタイミングを可変し、可変させた取り込みタイミングごとに変換されたデジタル信号に応じて、前記ＡＤクロックの位相を所定の位相に制御することを特徴とするものである。
【００１９】
【発明の実施の形態】
次に、添付図面を参照しながら本発明のアナログ・デジタルコンバータ（ＡＤコンバータ）、撮像装置の実施の形態について説明する。
【００２０】
図１は、本発明に係るＡＤコンバータの実施形態を示す回路ブロック図である。このＡＤコンバータは、アナログ信号をデジタル信号に変換するＡＤ変換部１と、外部入力されたシステムクロック（ＳＹＳ＿ＣＬＫ）に従ってＡＤクロック（ＡＤ＿ＣＬＫ）を生成するタイミングジェネレータ（ＴＧ）２と、タイミングジェネレータ２から出力するＡＤクロックの位相を順次変化させて、ＡＤ変換部１から出力されたデジタル信号を各ＡＤクロックの位相条件で演算処理し、その結果を記憶する処理回路部３とを有している。ここで、タイミングジェネレータ２で生成されるＡＤクロックの位相は、レジスタ４に設定された値に基づいて可変させることができる。
【００２１】
ＡＤクロックの位相を変化させる範囲は、設計段階で最適値を包含するように設定されていることが望ましい。そして、処理回路部３に記憶された処理結果から最適なＡＤクロックの位相を決定し、以後、その決定した条件で回路を動作させる。なお、この間、ＡＤ変換部１のアナログ入力部には、位相調整を行なうのに好適な基準信号５を入力し続ける必要がある。
【００２２】
ＡＤクロックの位相の最適化を行なう処理回路部３のアルゴリズムを以下に示す。
第１の方法としては、一定期間における信号の最大値及び最小値を抽出し、その最大値と最小値との差分を計算する処理を行なう。そして、ＡＤクロックの位相を変化させて、その差分が最も小さくなる条件を最適な条件として決定する。
【００２３】
第２の方法としては、一定期間における信号の分散値を算出する処理を行なう。そして、ＡＤクロックの位相を変化させて、その分散値が最も小さくなる条件を最適な条件として決定する。
【００２４】
上述したこれらの方法を用いることで、ＡＤ変換部１に入力されるアナログ信号のランダムノイズを最小とするＡＤクロックの位相条件を設定することが可能となる。よって処理回路部３としては、記憶手段、大小比較手段及び加減算を行なう手段などが必要とされる。しかしながら、処理回路部３はＡＤ変換部１によって変換されたデジタル信号を扱うため、これら手段は、ロジック回路によって容易に設計可能である。
【００２５】
図２は、本発明に係るＡＤコンバータ１００を内蔵した撮像装置の実施形態を示す回路ブロック図である。図において、ＡＤコンバータ１００は、上述したようにタイミングジェネレータ２からのＡＤクロックの位相を順次変化させ、ＡＤ変換部１からのデジタル信号出力を処理回路部３で信号処理して、最適なＡＤクロックの位相を決定する。
【００２６】
撮像画素部６からのアナログ信号は、センサクロックに同期して読み出し回路部７に読み出される。また、その読み出されたアナログ信号は、ＡＤクロックに同期してＡＤ変換部１に読み出され、そこでデジタル信号に変換される。ここで、図において詳細は省略しているが、水平シフトレジスタ（ＨＳＲ）８は、タイミングジェネレータ２で発生した水平の同期信号（スタート信号）及びセンサクロック、垂直シフトレジスタ（ＶＳＲ）９は、タイミングジェネレータ２で発生した垂直の同期信号（スタート信号）及び行選択信号などのパルスにより駆動する。
【００２７】
撮像画素部６の構成は、図３に示すような有効画素６ａと遮光（オプティカルブラック）画素６ｂとで構成されている。図３に示す撮像画素部６は、垂直方向に２行、水平方向に２列の遮光画素６ｂと、８×６の有効画素６ａによって構成されたものを示している。本実施形態では、ＡＤクロックの位相を最適化するために、遮光画素６ｂからの信号を利用する。すなわち、複数の遮光画素６ｂからのアナログ信号をＡＤ変換部１で変換したデジタル信号に対して処理回路部３で処理を行なって、最適なＡＤクロック位相条件を決定する。
【００２８】
本発明に係るＡＤコンバータ１００を内蔵した撮像装置を実現するには、Ｓｉ基板上にＣＭＯＳプロセスを用いて形成するのが好適である。撮像画素部６は、ＣＭＯＳ型センサによって実現し、ＡＤ変換部１、タイミングジェネレータ２及び処理回路部３などは、ＣＭＯＳ回路によって容易に実現できるため、同一のＳｉ基板上に形成することが可能である。
【００２９】
図４は、本発明に係るＡＤコンバータ１００を内蔵する撮像装置をＳｉ基板上に形成した実施形態を示す断面図である。
この撮像装置は、第１の導電型からなるＳｉ基板８０１と、素子を画定するためのフィールド酸化膜８０２と、Ｓｉ基板８０１上に形成された第１の層間絶縁膜８０３と、表面保護膜８０４と、フォトダイオードを構成する第１の導電型からなる拡散領域８０５と、フォトダイオードを構成する第２の導電型からなるウエル領域８０６と、第１の導電型トランジスタのソース・ドレイン領域を構成する第１の導電型からなる拡散領域８０７と、第１の導電型トランジスタを形成するための第２の導電型からなるウエル領域８０８と、第２の導電型トランジスタのソース・ドレイン領域を構成する第２の導電型からなる拡散領域８０９と、ゲート電極８１０と、第１の配線メタル層８１１とを有して形成されている。
【００３０】
図４において、撮像画素部６には、フォトダイオードとそれに蓄積された電荷の読み出しを行なうスイッチ素子とを有して構成されている。また、周辺回路部には、図２に示した水平シフトレジスタ（ＨＳＲ）８、垂直シフトレジスタ（ＶＳＲ）９、読み出し回路部７、ＡＤ変換部１、タイミングジェネレータ２及び処理回路部３などが構成されている。
【００３１】
図４に示す撮像装置は、配線メタル層を１層のみ構成したものを開示しているが、通常の集積回路において多くの場合に多層配線を用いており、本実施形態の撮像装置を多層配線で構成しても何ら問題はない。また、撮像画素部６上には必要に応じてマイクロレンズやカラーフィルタなどを形成することも容易に可能である。
【００３２】
【発明の効果】
本発明によれば、アナログ・デジタル変換手段におけるアナログ信号の取り込みタイミングを制御するＡＤクロックの位相を所定の位相になるように制御するようにしたので、システム構成を複雑化することなく、アナログ出力信号に発生するノイズを極小に抑えることができる。
【図面の簡単な説明】
【図１】本発明に係るＡＤコンバータの回路ブロック図である。
【図２】本発明に係るＡＤコンバータを内蔵した撮像装置の回路ブロック図である。
【図３】撮像装置の撮像画素部の１例を示した構成図である。
【図４】基板上に形成された撮像装置の概略断面図である。
【図５】従来のＡＤコンバータを内蔵した撮像装置の回路ブロック図である。
【図６】クロックのフィードスルーによるセンサ出力信号波形の乱れを示したタイミング図である。
【図７】システムクロックの分解能でＡＤクロックの位相を制御する例を示したタイミング図である。
【図８】クロックの位相調整を行なうための回路の１例を示した回路図である。
【図９】タイミングジェネレータの１例を示した回路ブロック図である。
【符号の説明】
１　ＡＤ変換部
２　タイミングジェネレータ（ＴＧ）
３　処理回路部
４　レジスタ
５　基準信号
６　撮像画素部
６ａ　有効画素
６ｂ　遮光（オプティカルブラック）画素
７　読み出し回路部
８　水平シフトレジスタ（ＨＳＲ）
９　垂直シフトレジスタ（ＶＳＲ）
１００　ＡＤコンバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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