(57)【要約】【課題】副ワード線に蓄えられた電荷を引き抜くための供給電位を維持することができる副ワードドライバ回路を提供する。【解決手段】領域選択信号線ＭＳＢ００に第１電位ＶＰＰが印加され、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第１電位ＶＰＰよりも低い第２電位ＶＫＫが印加されたときに、供給部（Ｔ１、Ｔ２）は、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷を複数のブロック１０、１１、１２、１３が引き抜くための供給電位を複数のブロック１０、１１、１２、１３に印加する。領域選択信号線ＭＳＢ００、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第２電位ＶＫＫが印加されたときに、供給部（Ｔ１、Ｔ２）は、複数のブロック１０、１１、１２、１３に供給電位が印加されるように、供給電位を維持する。【選択図】　図１
2004054974.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域が分割された複数のブロックと、
領域選択信号線と主ワード線とが接続された供給部とを具備し、
前記複数のブロックの各々には、前記主ワード線と副ワード線と前記副ワード線を駆動するための副ワード駆動信号線とが接続され、
前記領域選択信号線に第１電位が印加され、前記主ワード線及び前記副ワード駆動信号線に前記第１電位よりも低い第２電位が印加されたときに、前記供給部は、前記副ワード線に蓄えられた電荷を前記複数のブロックが引き抜くための供給電位を前記複数のブロックに印加し、
前記領域選択信号線、前記主ワード線及び前記副ワード駆動信号線に前記第２電位が印加されたときに、前記供給部は、前記複数のブロックに前記供給電位が印加されるように、前記供給電位を維持する
副ワードドライバ回路。
【請求項２】
メモリセル領域が分割された複数のブロックと、
領域選択信号線と主ワード線とが接続された供給部とを具備し、
前記複数のブロックの各々には、前記主ワード線と副ワード線と前記副ワード線を駆動するための副ワード駆動信号線とが接続され、
前記供給部は、引抜トランジスタを備え、
前記複数のブロックの各々は、リセットトランジスタを備え、
前記領域選択信号線に第１電位が印加され、前記主ワード線及び前記副ワード駆動信号線に前記第１電位よりも低い第２電位が印加されたときに、前記供給部は、前記副ワード線に蓄えられた電荷を前記リセットトランジスタを介して引き抜くための供給電位を前記リセットトランジスタのゲートに印加し、
前記領域選択信号線、前記主ワード線及び前記副ワード駆動信号線に前記第２電位が印加されたときに、前記供給部の前記引抜トランジスタは、前記リセットトランジスタのゲートに前記供給電位が印加されるように、前記供給電位を維持する
副ワードドライバ回路。
【請求項３】
請求項２に記載の副ワードドライバ回路において、
前記引抜トランジスタの閾値電位は、前記リセットトランジスタの閾値電位よりも高い
副ワードドライバ回路。
【請求項４】
メモリセル領域が分割された複数のブロックと、
ドレインに第１電位が印加され、ゲートに前記メモリセル領域を選択するための領域選択信号線が接続された領域選択トランジスタと、
ソースに前記第１電位よりも低い第２電位が印加され、ゲートに主ワード線が接続された引抜トランジスタとを具備し、
前記複数のブロックの各々は、
ゲートに前記第１電位が印加され、ドレインに前記主ワード線が接続された伝達ゲートトランジスタと、
ゲートが前記伝達ゲートトランジスタのソースに接続され、ソースに副ワード線が接続され、ドレインに前記副ワード線を駆動するための副ワード駆動信号線が接続されたドライブトランジスタと、
ソースに前記第２電位が印加され、ドレインに前記副ワード線が接続され、ゲートが前記領域選択トランジスタのソースと前記引抜トランジスタのドレインとに接続されたリセットトランジスタとを備え、
前記引抜トランジスタの閾値電位は、前記領域選択トランジスタ、ブロックトランジスタとしての前記伝達ゲートトランジスタ、前記ドライブトランジスタ及び前記リセットトランジスタのうちの少なくとも１つのトランジスタの閾値電位よりも高い
副ワードドライバ回路。
【請求項５】
請求項４に記載の副ワードドライバ回路において、
前記領域選択信号線に前記第１電位が印加され、前記主ワード線及び前記副ワード駆動信号線に前記第２電位が印加されたときに、前記リセットトランジスタのゲートには、前記副ワード線に蓄えられた電荷を前記リセットトランジスタを介して引き抜くための供給電位が印加され、
前記領域選択信号線、前記主ワード線及び前記副ワード駆動信号線に前記第２電位が印加されたときに、前記引抜トランジスタは、前記リセットトランジスタのゲートに前記供給電位が印加されるように、前記供給電位を維持する
副ワードドライバ回路。
【請求項６】
メモリセル領域が分割された複数のブロックと、領域選択信号線と主ワード線とが接続された供給部とを具備し、前記複数のブロックの各々に前記主ワード線と副ワード線と前記副ワード線を駆動するための副ワード駆動信号線とが接続された、副ワードドライバ回路の動作方法であって、
（ａ）前記領域選択信号線に第１電位を印加し、前記主ワード線及び前記副ワード駆動信号線に前記第１電位よりも低い第２電位を印加するステップと、
（ｂ）前記領域選択信号線に第１電位が印加され、前記主ワード線及び前記副ワード駆動信号線に前記第２電位が印加されたときに、前記供給部が、前記副ワード線に蓄えられた電荷を前記複数のブロックが引き抜くための供給電位を印加するステップと、
（ｃ）前記領域選択信号線、前記主ワード線及び前記副ワード駆動信号線に前記第２電位を印加するステップと、
（ｄ）前記領域選択信号線、前記主ワード線及び前記副ワード駆動信号線に前記第２電位が印加されたときに、前記供給部が、前記複数のブロックに前記供給電位が印加されるように前記供給電位を維持するステップと
を具備する副ワードドライバ回路の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に適用される副ワードドライバ回路に関する。
【０００２】
【従来の技術】
半導体記憶装置であるＤＲＡＭの記憶容量は年々増大している。そこで、各メモリセルの面積を縮小してワード線やビット線のピッチを小さくすることにより記憶容量の増大が実現できる。このようなＤＲＡＭに適用される副ワードドライバ回路１００を図４に示す。
【０００３】
副ワードドライバ回路１００は、メモリセル領域が分割された複数のブロック１１０、１１１、１１２、１１３と、領域選択トランジスタＴ１１と、引抜トランジスタＴ１２とを備えている。領域選択トランジスタＴ１１、引抜トランジスタＴ１２は、ＮチャネルＭＯＳトランジスタである。引抜トランジスタＴ１２のソースは、接地（ＧＮＤ、０［Ｖ］）されている。領域選択トランジスタＴ１１のドレインには、図示しない内部昇圧電源が接続されている。領域選択トランジスタＴ１１のゲートには、メモリセル領域を選択するための領域選択信号線ＭＳＢ１０が接続されている。領域選択信号線ＭＳＢ１０は、図示しない周辺回路に接続されている。
【０００４】
各ブロック１１０、１１１、１１２、１１３は、ドライブトランジスタＴ１３、リセットトランジスタＴ１４、伝達ゲートトランジスタＴ１５を備えている。そのドライブトランジスタＴ１３、そのリセットトランジスタＴ１４、その伝達ゲートトランジスタＴ１５は、ＮチャネルＭＯＳトランジスタである。そのリセットトランジスタＴ１４のゲートは、領域選択トランジスタＴ１１のソースと引抜トランジスタＴ１２のドレインとに接続されている。その伝達ゲートトランジスタＴ１５のソースは、そのドライブトランジスタＴ１３のゲートに接続されている。そのドライブトランジスタＴ１３のソースは、そのリセットトランジスタＴ１４のドレインに接続されている。その伝達ゲートトランジスタＴ１５のゲートには、内部昇圧電源が接続されている。そのリセットトランジスタＴ１４のソースは、接地されている。その伝達ゲートトランジスタＴ１５のドレイン、引抜トランジスタＴ１２のゲート、周辺回路には、主ワード線ＭＷＬ１０が接続されている。
【０００５】
副ワードドライバ回路１００では大容量メモリを構築するために、主ワード線ＭＷＬ１０は、副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３に分割されている。副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３は、各ブロック１１０、１１１、１１２、１１３のドライブトランジスタＴ１３のソースとそのリセットトランジスタＴ１４のドレインに接続されている。副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３には、図示しない第１メモリセル、第２メモリセル、第３メモリセル、第４メモリセルが接続されている。各ブロック１１０、１１１、１１２、１１３のドライブトランジスタＴ１３のドレインには、副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３を駆動するための副ワード駆動信号線ＲＡ１０、ＲＡ１１、ＲＡ１２、ＲＡ１３が接続されている。副ワード駆動信号線ＲＡ１０、ＲＡ１１、ＲＡ１２、ＲＡ１３には、周辺回路が接続されている。
【０００６】
周辺回路は、外部からのクロックに同期して動作し、この周辺回路としては、アドレスバッファ、ロウデコーダ、カラムデコーダ、プリチャージ回路、センス増幅器、電位切替回路が含まれる。内部昇圧電源は、内部昇圧電位ＶＰＰを発生して領域選択トランジスタＴ１１のドレイン、伝達ゲートトランジスタＴ１５のゲート、周辺回路に印加する。この内部昇圧電位ＶＰＰは、例えば、３．３［Ｖ］である。
【０００７】
次に、副ワードドライバ回路１００の動作を説明する。まず、メモリセルをアクセスするために、副ワード線に電荷を供給するための第１アクトコマンド（ＡＣＴ）が周辺回路に入力されてから、その副ワード線に供給された電荷を低電位側に引き抜く（流す）ための第１プリチャージコマンド（ＰＲＥ）が周辺回路に入力されるまでのＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）期間中、即ち、動作中（実行中）のときの副ワードドライバ回路１００の動作について説明する。
【０００８】
第１アクトコマンドが外部から周辺回路に入力される。この第１アクトコマンドはアドレスを含む。このとき、周辺回路は、第１アクトコマンドにより行アドレスを選択して、そのアドレスの一部をデコードすることによって複数のメモリセル領域のうち１つのメモリセル領域を選択する。ここで、選択されたメモリセル領域は、第１〜第４メモリセルを含むメモリセル領域とする。この場合、周辺回路がそのアドレスにメモリアクセスするためにそのメモリセル領域を選択するための信号（選択レベルである領域選択信号）として、接地電位（ＧＮＤ）である０［Ｖ］が、周辺回路から領域選択信号線ＭＳＢ１０を介して領域選択トランジスタＴ１１のゲートに印加され、領域選択トランジスタＴ１１はオフする。
【０００９】
また、周辺回路は、そのアドレスにより、そのメモリセル領域の複数の主ワード線のうちの１つの主ワード線を選択する。ここで、選択された主ワード線は、主ワード線ＭＷＬ１０とする。この場合、周辺回路がそのアドレスにメモリアクセスするために主ワード線ＭＷＬ１０を選択するための信号（選択レベルである主ワード線選択信号）として、内部昇圧電位ＶＰＰ［Ｖ］が、周辺回路から主ワード線ＭＷＬ１０を介して各ブロック１１０、１１１、１１２、１１３の伝達ゲートトランジスタＴ１５のドレイン、引抜トランジスタＴ１２のゲートに印加される。これにより、各ブロック１１０、１１１、１１２、１１３のドライブトランジスタＴ１３のゲートには、内部昇圧電位ＶＰＰ［Ｖ］から、その伝達ゲートトランジスタＴ１５の閾値電位ＶＴ［Ｖ］を引いた値の電位（ＶＰＰ−ＶＴ）［Ｖ］が印加され、そのドライブトランジスタＴ１３はオンする。また、引抜トランジスタＴ１２はオンする。
【００１０】
また、周辺回路は、そのアドレスにより、そのメモリセル領域の複数の副ワード駆動信号線ＲＡ１０、ＲＡ１１、ＲＡ１２、ＲＡ１３のうちの副ワード駆動信号線ＲＡ１０を選択する。この場合、周辺回路がそのアドレスにメモリアクセスするために副ワード線ＳＷＬ１０を駆動するための信号（選択レベルである副ワード駆動信号）として、内部昇圧電位ＶＰＰ［Ｖ］が、周辺回路から副ワード駆動信号線ＲＡ１０を介してブロック１１０のドライブトランジスタＴ１３のドレインに印加される。また、周辺回路がそのアドレスにメモリアクセスしないので副ワード駆動信号線ＲＡ１１、ＲＡ１２、ＲＡ１３を駆動しない信号（非選択レベルである副ワード駆動信号）として、接地電位である０［Ｖ］が、周辺回路から副ワード駆動信号線ＲＡ１１、ＲＡ１２、ＲＡ１３を介してブロック１１１、１１２、１１３のドライブトランジスタＴ１３のドレインに印加される。
【００１１】
これにより、副ワード線ＳＷＬ１０には、内部昇圧電位ＶＰＰ［Ｖ］が印加され、第１メモリセルが選択される。ここで、リードコマンドが外部から周辺回路に入力された場合、データが、第１メモリセル（アドレス）から、図示しないビット線を介してセンス増幅器に読み出される。ライトコマンドが外部から周辺回路に入力された場合、データが、周辺回路から、ビット線を介して第１メモリセル（アドレス）に書き込まれる。リフレッシュコマンドが外部から周辺回路に入力された場合、アドレスに対するメモリエリアのリフレッシュ動作を行う。リフレッシュ動作では、その第１メモリセル（アドレス）からデータを読出し、読み出されたデータを書き直す。このとき、リフレッシュ動作では、例えば、内部昇圧電位ＶＰＰ［Ｖ］の（１／２）値の電位がプリチャージ回路からビット線に印加され、第１メモリセルは、その電位｛（１／２）・ＶＰＰ｝［Ｖ］にチャージされる。
【００１２】
次に、第１プリチャージコマンドが外部から周辺回路に入力される。第１プリチャージコマンドはアドレスを含む。このとき、周辺回路は、第１プリチャージコマンドにより、複数のメモリセル領域のうち第１〜第４メモリセルを含むメモリセル領域を選択し、そのメモリセル領域の複数の主ワード線のうちの主ワード線ＭＷＬ１０、副ワード駆動信号線ＲＡ１０を選択する。
【００１３】
この場合、周辺回路がそのアドレスにメモリアクセスしないので第１〜第４メモリセルを含むメモリセル領域を選択しない信号（非選択レベルである領域選択信号）として、内部昇圧電位ＶＰＰ［Ｖ］が、周辺回路から領域選択信号線ＭＳＢ１０を介して領域選択トランジスタＴ１１のゲートに印加される。また、周辺回路がそのアドレスにメモリアクセスしないので主ワード線ＭＷＬ１０を選択しない信号（非選択レベルである主ワード線選択信号）として、接地電位である０［Ｖ］が、周辺回路から主ワード線ＭＷＬ１０を介して各ブロック１１０、１１１、１１２、１１３の伝達ゲートトランジスタＴ１５のドレイン、引抜トランジスタＴ１２のゲートに印加される。周辺回路がそのアドレスにメモリアクセスしないので副ワード線ＳＷＬ１０を駆動しない信号（非選択レベルである副ワード駆動信号）として、接地電位である０［Ｖ］が、周辺回路から副ワード駆動信号線ＲＡ１０を介してブロック１１０のドライブトランジスタＴ１３のドレインに印加される。
【００１４】
これにより、各ブロック１１０、１１１、１１２、１１３のリセットトランジスタＴ１４のゲートと領域選択トランジスタＴ１１のソースと引抜トランジスタＴ１２のドレインとを結ぶ節点Ｂ１（図４ではブロック１１０のみに示す）には、内部昇圧電位ＶＰＰ［Ｖ］から、その領域選択トランジスタＴ１１の閾値電位ＶＴ［Ｖ］を引いた値の供給電位（ＶＰＰ−ＶＴ）［Ｖ］がかかる。この供給電位（ＶＰＰ−ＶＴ）［Ｖ］は、副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３に蓄えられた電荷を、各ブロック１１０、１１１、１１２、１１３のリセットトランジスタＴ１４を介して引き抜くための電位である。そのリセットトランジスタＴ１４のゲートには、供給電位（ＶＰＰ−ＶＴ）［Ｖ］が印加され、そのリセットトランジスタＴ１４はオンする。このとき、副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３から、そのリセットトランジスタＴ１４を介して電荷が低電位側（接地電位側）に引き抜かれる。
【００１５】
このように、周辺回路は、第１アクトコマンド、第１プリチャージコマンドによって副ワード駆動信号線ＲＡ１０、ＲＡ１１、ＲＡ１２、ＲＡ１３を選択し、副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３を駆動する。
【００１６】
次に、メモリセルをアクセスするために、副ワード線に電荷を供給するための第２アクトコマンド（ＡＣＴ）が周辺回路に入力されてから、その副ワード線に供給された電荷を低電位側に引き抜く（流す）ための第２プリチャージコマンド（ＰＲＥ）が周辺回路に入力されるまでのＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）期間中、即ち、待機中のときの副ワードドライバ回路１００の動作について説明する。
【００１７】
第２アクトコマンドが外部から周辺回路に入力される。このとき、周辺回路は、第２プリチャージコマンドにより、複数のメモリセル領域のうち１つのメモリセル領域を選択し、そのメモリセル領域の複数の主ワード線のうちの１つの主ワード線を選択し、そのメモリセル領域の複数の副ワード駆動信号線のうちの１つの副ワード駆動信号線を選択する。ここで、選択されたメモリセル領域は、第１〜第４メモリセルを含むメモリセル領域とし、選択された主ワード線は、主ワード線ＭＷＬ１０以外の主ワード線とし、選択された副ワード駆動信号線は、その主ワード線が分割された副ワード線を駆動するための副ワード駆動信号線とする。
【００１８】
この場合、周辺回路がそのアドレスにメモリアクセスするためにそのメモリセル領域を選択するための信号（選択レベルである領域選択信号）として、接地電位である０［Ｖ］が、周辺回路から領域選択信号線ＭＳＢ１０を介して領域選択トランジスタＴ１１のゲートに印加され、領域選択トランジスタＴ１１はオフする。また、各ブロック１１０、１１１、１１２、１１３の伝達ゲートトランジスタＴ１５のドレイン、引抜トランジスタＴ１２のゲートには、主ワード線ＭＷＬ１０を介して周辺回路によって接地電位（０［Ｖ］）が印加される状態が続く。また、各ブロック１１０のドライブトランジスタＴ１３のドレインには、副ワード駆動信号線ＲＡ１０、ＲＡ１１、ＲＡ１２、ＲＡ１３を介して周辺回路によって接地電位（０［Ｖ］）が印加される状態が続いて、引抜トランジスタＴ２はオフした状態が続く。このとき、節点Ｂ１の電位（供給電位）は、電位（ＶＰＰ−ＶＴ）［Ｖ］でフローティング状態になる。
【００１９】
このフローティング状態はＲＡＳ期間中（待機中）続く。そこで、ノイズ（例示：内部昇圧電源を含む電源によるノイズ）により副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３に蓄積される電荷を、待機中のとき、副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３から、そのリセットトランジスタＴ１４を介して低電位側（接地電位側）に引き抜かなければならない。このため、供給電位（節点Ｂ１の電位）は、リセットトランジスタＴ１４をオンさせるためのレベル（電位）が維持されている必要がある。この供給電位は、引抜トランジスタＴ１２のゲートに選択レベル（内部昇圧電位ＶＰＰ［Ｖ］）が印加されて引抜トランジスタＴ１２がオンしたとき、低電位（接地電位）になる。
【００２０】
ところが、ＤＲＡＭでは、例えばリフレッシュ動作が行われても、ＤＲＡＭの構造上、メモリセル（第１〜第４メモリセルを含む）に記憶されたデータ、即ち、蓄積された電荷がメモリセル内のトランジスタからビット線にリークしてしまう（リーク電流が流れる）。ここで、メモリセル内のトランジスタでは、そのゲートが副ワード線（第１メモリセルの場合、副ワード線ＳＷＬ１０）に接続され、そのソースがメモリセル内のキャパシタに接続され、そのドレインがビット線に接続されているものとする。この場合、例えば、副ワード線ＳＷＬ１０に蓄積される電荷によって第１メモリセル内のトランジスタがオンしてしまい、メモリセル内のキャパシタに記憶されたデータ（蓄積された電荷）がメモリセル内のトランジスタからビット線にリーク電流が流れてしまう。
【００２１】
このため、リフレッシュ動作の向上や低消費電力化の設計が要求されている。これを対策するものとしてネガティブワード方式が知られている。このネガティブワード方式とは、ワード線の非選択レベルを接地電位（ＧＮＤ）ではなく所定の内部負電位ＶＫＫとすることにより、待機中でメモリセル内のトランジスタを完全なオフ状態とすることでメモリセルのリーク電流を減らし、リフレッシュ動作の向上やＤＲＡＭの低消費電力化を図る方式である。
【００２２】
副ワードドライバ回路１００にネガティブワード方式を採用する場合、引抜トランジスタＴ１２のソースとリセットトランジスタＴ１４のソースには、例えば、図示しない内部負電源が接続されている。その内部負電源は、内部負電位ＶＫＫを発生して引抜トランジスタＴ１２のソース、リセットトランジスタＴ１４のソース、周辺回路に印加する。この内部負電位ＶＫＫは、例えば、−０．３［Ｖ］である。
【００２３】
また、前述と同様に、第１アクトコマンドが外部から周辺回路に入力され、選択されたメモリセル領域は、第１〜第４メモリセルを含むメモリセル領域とする。この場合、周辺回路がそのアドレスにメモリアクセスするためにそのメモリセル領域を選択するための信号（選択レベルである領域選択信号）として、内部負電位ＶＫＫ［Ｖ］が、周辺回路から領域選択信号線ＭＳＢ１０を介して領域選択トランジスタＴ１１のゲートに印加され、領域選択トランジスタＴ１１はオフする。
【００２４】
また、前述と同様に、第１プリチャージコマンドが外部から周辺回路に入力され、選択されたメモリセル領域は、第１〜第４メモリセルを含むメモリセル領域とし、選択された主ワード線は、主ワード線ＭＷＬ１０とし、選択された副ワード駆動信号線は、主ワード線ＭＷＬ１０が分割された副ワード駆動信号線ＲＡ１０とする。この場合、周辺回路がそのアドレスにメモリアクセスしないので主ワード線ＭＷＬ１０を選択しない信号（非選択レベルである主ワード線選択信号）として、内部負電位ＶＫＫ［Ｖ］が、周辺回路から主ワード線ＭＷＬ１０を介して各ブロック１１０、１１１、１１２、１１３の伝達ゲートトランジスタＴ１５のドレイン、引抜トランジスタＴ１２のゲートに印加される。周辺回路がそのアドレスにメモリアクセスしないので副ワード線ＳＷＬ１０を駆動しない信号（非選択レベルである副ワード駆動信号）として、内部負電位ＶＫＫ［Ｖ］が、周辺回路から副ワード駆動信号線ＲＡ１０を介してブロック１１０のドライブトランジスタＴ１３のドレインに印加される。
【００２５】
これにより、副ワードドライバ回路１００にネガティブワード方式を採用した場合、待機中でメモリセル内のトランジスタのゲートに内部負電位ＶＫＫ［Ｖ］が印加されるため、メモリセル内のキャパシタに記憶されたデータ（蓄積された電荷）がメモリセル内のトランジスタからビット線に流れるようなリーク電流が低減する。また、副ワードドライバ回路１００にネガティブワード方式を採用した場合、メモリセル内のトランジスタの閾値電位ＶＴ［Ｖ］を低く設定することができるため、ワード線ＭＷＬ１０の選択レベル（内部昇圧電位ＶＰＰ［Ｖ］）を緩和することができ、電源によるノイズが減る。
【００２６】
【発明が解決しようとする課題】
しかしながら、内部負電位ＶＫＫ［Ｖ］は、回路的に基板電位以上、設定電位以下のレベルというような保証しかできない。待機中のとき、引抜トランジスタＴ１２のソースとゲートには、同じ内部負電位ＶＫＫ［Ｖ］が印加されるが、物理的にショートさせていないため、内部負電源により発生される内部負電位ＶＫＫ［Ｖ］が不安定な場合、引抜トランジスタＴ１２のゲートに印加される内部負電位ＶＫＫ（引抜トランジスタＴ１２のゲートレベル）と、引抜トランジスタＴ１２のソースに印加される内部負電位ＶＫＫ（引抜トランジスタＴ１２のソースレベル）とが揺れてしまう。このため、待機中で、引抜トランジスタＴ１２のゲートレベルが、引抜トランジスタＴ１２のソースレベルよりも高い電位になってしまう可能性がある（図３）。この場合、サブスレッショルドリークが発生する。このサブスレッショルドリークとは、トランジスタ（この場合、引抜トランジスタＴ１２）のゲート−ソース間電位Ｖｇｓによって流れるリーク電流をいう。このゲート−ソース間電位Ｖｇｓ［Ｖ］が揺れて引抜トランジスタＴ１２の閾値電位ＶＴ［Ｖ］よりも高くなるとき、待機中でも引抜トランジスタＴ１２はオンしてしまい、リーク電流が引抜トランジスタＴ１２を介して低電位側（内部負電位ＶＫＫ側）に流れる。即ち、待機中で引抜トランジスタＴ１２がオンしてしまったとき、供給電位は下がってしまう。
【００２７】
このように、供給電位（節点Ｂ１の電位）は、サブスレッショルドリークによって下がってしまい（図３）、リセットトランジスタＴ１４をオンさせるためのレベル（電位）が維持されなくなるという不具合が生じる。この不具合により、待機中でリセットトランジスタＴ１４がオフしてしまう。リセットトランジスタＴ１４がオフすることにより、待機中で副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３がフローティングしてしまう（待機中で、ノイズにより副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３に電荷が蓄積される）。副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３がフローティングすることにより、副ワード線ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３に接続されたビット線や、近隣に配置されたワード線（ワード線ＭＷＬ１０を含む）がノイズを受けてしまう。そのビット線やワード線がノイズを受けることにより、選択されるべきワード線に加えて、複数のビット線のうちの選択されるべきワード線以外のワード線までもが選択されてしまう。このため、副ワード線に蓄えられた電荷を引き抜くための供給電位を維持することができる副ワードドライバ回路が望まれる。また、その供給電位を下げる要因となるサブスレッショルドリークを低減することができる副ワードドライバ回路が望まれる。
【００２８】
そこで、サブスレッショルドリークを低減するために、図５に示されるように、副ワードドライバ回路２００では、ネガティブワード方式を採用した場合の副ワードドライバ回路１００にトランジスタＴ１６を設ける。この場合、そのトランジスタＴ１６のドレインには主ワード線ＭＷＬ１０が接続される。そのトランジスタＴ１６のソースには引抜トランジスタＴ１２のソースが接続される。そのトランジスタＴ１６のゲートには、逆相主ワード線ＭＷＬＢ１０が接続され、主ワード線ＭＷＬ１０に印加される電位（非選択レベルでは内部負電位ＶＫＫ［Ｖ］、選択レベルでは内部昇圧電位ＶＰＰ［Ｖ］）の逆相の電位（非選択レベルでは内部昇圧電位ＶＰＰ［Ｖ］、選択レベルでは内部負電位ＶＫＫ［Ｖ］）が逆相主ワード線ＭＷＬＢ１０を介して印加される。待機中（非選択レベル）では、トランジスタＴ１６は、主ワード線ＭＷＬ１０と引抜トランジスタＴ１２のソースとをショートさせる。しかし、副ワードドライバ回路２００をＤＲＡＭに適用した場合、トランジスタＴ１６を設けることにより、配線（逆相主ワード線ＭＷＬＢ１０）や素子（トランジスタＴ１６）が多くなり、メモリセルの面積の増大を招く。このため、副ワードドライバ回路２００では、各メモリセルの面積を縮小してワード線やビット線のピッチを小さくすることにより記憶容量を増やすことが困難になる。
【００２９】
本発明の目的は、副ワード線に蓄えられた電荷を引き抜くための供給電位を維持することができる副ワードドライバ回路を提供することにある。
【００３０】
本発明の他の目的は、サブスレッショルドリークを低減することができる副ワードドライバ回路を提供することにある。
【００３１】
本発明の更に他の目的は、各メモリセルの面積を縮小することができる副ワードドライバ回路を提供することにある。
【００３２】
本発明の更に他の目的は、リフレッシュ動作が向上する副ワードドライバ回路を提供することにある。
【００３３】
本発明の更に他の目的は、ＤＲＡＭの低消費電力化が実現できる副ワードドライバ回路を提供することにある。
【００３４】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３５】
本発明の副ワードドライバ回路１は、メモリセル領域が分割された複数のブロック１０、１１、１２、１３と、領域選択信号線ＭＳＢ００と主ワード線ＭＷＬ００とが接続された供給部（Ｔ１、Ｔ２）とを具備する。複数のブロック１０、１１、１２、１３の各々には、主ワード線ＭＷＬ００と、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３と、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３を駆動するための副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３とが接続されている。領域選択信号線ＭＳＢ００に第１電位ＶＰＰが印加され、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第１電位ＶＰＰよりも低い第２電位ＶＫＫが印加されたときに、供給部（Ｔ１、Ｔ２）は、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷を複数のブロック１０、１１、１２、１３が引き抜くための供給電位を複数のブロック１０、１１、１２、１３に印加する。領域選択信号線ＭＳＢ００、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第２電位ＶＫＫが印加されたときに、供給部（Ｔ１、Ｔ２）は、複数のブロック１０、１１、１２、１３に供給電位が印加されるように、供給電位を維持する。領域選択信号線ＭＳＢ００、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第２電位ＶＫＫが印加された場合、待機中である。本発明の副ワードドライバ回路１によれば、待機中で、供給電位を供給部（Ｔ１、Ｔ２）が維持するため、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷が複数のブロック１０、１１、１２、１３によって引き抜かれる。このため、待機中での副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３のフローティング（待機中で、ノイズにより副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に電荷が蓄積されること）が低減する。
【００３６】
本発明の副ワードドライバ回路１は、メモリセル領域が分割された複数のブロック１０、１１、１２、１３と、領域選択信号線ＭＳＢ００と主ワード線ＭＷＬ００とが接続された供給部（Ｔ１、Ｔ２）とを具備する。複数のブロック１０、１１、１２、１３の各々には、主ワード線ＭＷＬ００と、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３と、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３を駆動するための副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３とが接続されている。供給部（Ｔ１、Ｔ２）は、引抜トランジスタＴ２を備えている。複数のブロック１０、１１、１２、１３の各々は、リセットトランジスタＴ４を備えている。領域選択信号線ＭＳＢ００に第１電位ＶＰＰが印加され、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第１電位ＶＰＰよりも低い第２電位ＶＫＫが印加されたときに、供給部（Ｔ１、Ｔ２）は、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷をリセットトランジスタＴ４を介して引き抜くための供給電位をリセットトランジスタＴ４のゲートに印加する。領域選択信号線ＭＳＢ００、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第２電位ＶＫＫが印加されたときに、供給部（Ｔ１、Ｔ２）の引抜トランジスタＴ２は、リセットトランジスタＴ４のゲートに供給電位が印加されるように、供給電位を維持する。領域選択信号線ＭＳＢ００、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第２電位ＶＫＫが印加された場合、待機中である。本発明の副ワードドライバ回路１によれば、待機中で、供給電位を引抜トランジスタＴ２が維持するため、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷がリセットトランジスタＴ４を介して引き抜かれる。このため、待機中での副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３のフローティング（待機中で、ノイズにより副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に電荷が蓄積されること）が低減する。
【００３７】
通常、第２電位ＶＫＫは、回路的に基板電位以上、設定電位以下のレベルというような保証しかできない。待機中のとき、引抜トランジスタＴ２のソースとゲートには、同じ第２電位ＶＫＫが印加されるが、物理的にショートさせていないため、内部負電源により発生される第２電位ＶＫＫが不安定な場合、引抜トランジスタＴ２のゲートに印加される第２電位ＶＫＫ（引抜トランジスタＴ２のゲートレベル）と、引抜トランジスタＴ２のソースに印加される第２電位ＶＫＫ（引抜トランジスタＴ２のソースレベル）とが揺れてしまう。このため、待機中で、引抜トランジスタＴ２のゲートレベルが、引抜トランジスタＴ２のソースレベルよりも高い電位になってしまう可能性があり、この場合、サブスレッショルドリーク（引抜トランジスタＴ２のゲート−ソース間電位Ｖｇｓによって流れるリーク電流）が発生する可能性がある。そこで、本発明の副ワードドライバ回路１によれば、引抜トランジスタＴ２が供給電位を維持するために、引抜トランジスタＴ２の閾値電位は、リセットトランジスタＴ４の閾値電位よりも高く設定されている。このため、引抜トランジスタＴ２のゲート−ソース間電位Ｖｇｓが揺れても、引抜トランジスタＴ２の閾値電位ＶＴはゲート−ソース間電位Ｖｇｓよりも十分高い。したがって、引抜トランジスタＴ２は待機中でオフしたままであり、引抜トランジスタＴ２を介して低電位側（第２電位側）に流れるリーク電流が発生し難くなる。このように、本発明の副ワードドライバ回路１によれば、供給電位を下げる要因となるサブスレッショルドリークを低減することができる。
【００３８】
本発明の副ワードドライバ回路１は、メモリセル領域が分割された複数のブロック１０、１１、１２、１３と、領域選択トランジスタＴ１と、引抜トランジスタＴ２とを具備する。領域選択トランジスタＴ１は、ドレインに第１電位ＶＰＰが印加され、ゲートにメモリセル領域を選択するための領域選択信号線ＭＳＢ００が接続されている。引抜トランジスタＴ２は、ソースに第１電位ＶＰＰよりも低い第２電位ＶＫＫが印加され、ゲートに主ワード線ＭＷＬ００が接続されている。複数のブロック１０、１１、１２、１３の各々は、伝達ゲートトランジスタＴ５と、ドライブトランジスタＴ３と、リセットトランジスタＴ４とを備えている。伝達ゲートトランジスタＴ５には、ゲートに第１電位ＶＰＰが印加され、ドレインに主ワード線ＭＷＬ００が接続されている。ドライブトランジスタＴ３には、ゲートが伝達ゲートトランジスタＴ５のソースに接続され、ソースに副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３が接続され、ドレインに副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３を駆動するための副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３が接続されている。リセットトランジスタＴ４には、ソースに第２電位ＶＫＫが印加され、ドレインに副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３が接続され、ゲートが領域選択トランジスタＴ１のソースと引抜トランジスタＴ２のドレインとに接続されている。領域選択信号線ＭＳＢ００、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第２電位ＶＫＫが印加された場合、待機中である。通常、第２電位ＶＫＫは、回路的に基板電位以上、設定電位以下のレベルというような保証しかできない。待機中のとき、引抜トランジスタＴ２のソースとゲートには、同じ第２電位ＶＫＫが印加されるが、物理的にショートさせていないため、内部負電源により発生される第２電位ＶＫＫが不安定な場合、引抜トランジスタＴ２のゲートに印加される第２電位ＶＫＫ（引抜トランジスタＴ２のゲートレベル）と、引抜トランジスタＴ２のソースに印加される第２電位ＶＫＫ（引抜トランジスタＴ２のソースレベル）とが揺れてしまう。このため、待機中で、引抜トランジスタＴ２のゲートレベルが、引抜トランジスタＴ２のソースレベルよりも高い電位になってしまう可能性があり、この場合、サブスレッショルドリーク（引抜トランジスタＴ２のゲート−ソース間電位Ｖｇｓによって流れるリーク電流）が発生する可能性がある。そこで、本発明の副ワードドライバ回路１によれば、引抜トランジスタＴ２の閾値電位は、領域選択トランジスタＴ１、ブロックトランジスタとしての伝達ゲートトランジスタＴ５、ドライブトランジスタＴ３及びリセットトランジスタＴ４のうちの少なくとも１つのトランジスタの閾値電位よりも高く設定されている。このため、引抜トランジスタＴ２のゲート−ソース間電位Ｖｇｓが揺れても、引抜トランジスタＴ２の閾値電位ＶＴはゲート−ソース間電位Ｖｇｓよりも十分高い。したがって、引抜トランジスタＴ２は待機中でオフしたままであり、引抜トランジスタＴ２を介して低電位側（第２電位側）に流れるリーク電流が発生し難くなる。このように、本発明の副ワードドライバ回路１によれば、リセットトランジスタＴ４のゲートに印加される供給電位を下げる要因となるサブスレッショルドリークを低減することができる。
【００３９】
本発明の副ワードドライバ回路１において、領域選択信号線ＭＳＢ００に第１電位ＶＰＰが印加され、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第２電位ＶＫＫが印加されたときに、リセットトランジスタＴ４のゲートには、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷をリセットトランジスタＴ４を介して引き抜くための供給電位が印加される。領域選択信号線ＭＳＢ００、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第２電位ＶＫＫが印加されたときに、引抜トランジスタＴ２は、リセットトランジスタＴ４のゲートに供給電位が印加されるように、供給電位を維持する。本発明の副ワードドライバ回路１によれば、待機中で、供給電位を引抜トランジスタＴ２が維持するため、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷がリセットトランジスタＴ４を介して引き抜かれる。このため、待機中での副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３のフローティング（待機中で、ノイズにより副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に電荷が蓄積されること）が低減する。
【００４０】
本発明の副ワードドライバ回路の動作方法は、メモリセル領域が分割された複数のブロック１０、１１、１２、１３と、領域選択信号線ＭＳＢ００と主ワード線ＭＷＬ００とが接続された供給部（Ｔ１、Ｔ２）とを具備する副ワードドライバ回路１の動作方法である。複数のブロック１０、１１、１２、１３の各々には、主ワード線ＭＷＬ００と副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３と副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３を駆動するための副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３とが接続されている。副ワードドライバ回路１の動作方法は、（ａ）のステップと、（ｂ）のステップと、（ｃ）のステップと、（ｄ）のステップとを具備する。（ａ）のステップは、領域選択信号線ＭＳＢ００に第１電位ＶＰＰを印加し、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第１電位ＶＰＰよりも低い第２電位ＶＫＫを印加する。（ｂ）のステップは、領域選択信号線ＭＳＢ００に第１電位ＶＰＰが印加され、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第２電位ＶＫＫが印加されたときに、供給部（Ｔ１、Ｔ２）が、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷を複数のブロック１０、１１、１２、１３が引き抜くための供給電位を印加する。（ｃ）のステップは、領域選択信号線ＭＳＢ００、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第２電位ＶＫＫを印加する。（ｄ）のステップは、領域選択信号線ＭＳＢ００、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第２電位ＶＫＫが印加されたときに、供給部（Ｔ１、Ｔ２）が、複数のブロック１０、１１、１２、１３に供給電位が印加されるように供給電位を維持する。領域選択信号線ＭＳＢ００、主ワード線ＭＷＬ００及び副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３に第２電位ＶＫＫが印加された場合、待機中である。本発明の副ワードドライバ回路１の動作方法によれば、待機中で、供給電位を供給部（Ｔ１、Ｔ２）が維持するため、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷が複数のブロック１０、１１、１２、１３によって引き抜かれる。このため、待機中での副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３のフローティング（待機中で、ノイズにより副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に電荷が蓄積されること）が低減する。
【００４１】
【発明の実施の形態】
添付図面を参照して、本発明による副ワードドライバ回路の実施の形態を以下に説明する。本発明の副ワードドライバ回路は、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に適用される。このようなＤＲＡＭに適用される副ワードドライバ回路１を図１に示す。図１に示されるように、副ワードドライバ回路１には、前述のネガティブワード方式が採用されている。
【００４２】
副ワードドライバ回路１は、メモリセル領域が分割された複数のブロック１０、１１、１２、１３と、領域選択トランジスタＴ１と、引抜トランジスタＴ２とを備えている。領域選択トランジスタＴ１、引抜トランジスタＴ２は、ＮチャネルＭＯＳトランジスタである。引抜トランジスタＴ２のソースには、図示しない内部負電源が接続されている。領域選択トランジスタＴ１のドレインには、図示しない内部昇圧電源が接続されている。領域選択トランジスタＴ１のゲートには、メモリセル領域を選択するための領域選択信号線ＭＳＢ００が接続されている。領域選択信号線ＭＳＢ００は、図示しない周辺回路に接続されている。
【００４３】
各ブロック１０、１１、１２、１３は、ドライブトランジスタＴ３、リセットトランジスタＴ４、伝達ゲートトランジスタＴ５を備えている。そのドライブトランジスタＴ３、そのリセットトランジスタＴ４、その伝達ゲートトランジスタＴ５は、ＮチャネルＭＯＳトランジスタである。そのリセットトランジスタＴ４のゲートは、領域選択トランジスタＴ１のソースと引抜トランジスタＴ２のドレインとに接続されている。その伝達ゲートトランジスタＴ５のソースは、そのドライブトランジスタＴ３のゲートに接続されている。そのドライブトランジスタＴ３のソースは、そのリセットトランジスタＴ４のドレインに接続されている。その伝達ゲートトランジスタＴ５のゲートには、内部昇圧電源が接続されている。そのリセットトランジスタＴ４のソースには、内部負電源が接続されている。その伝達ゲートトランジスタＴ５のドレイン、引抜トランジスタＴ２のゲート、周辺回路には、主ワード線ＭＷＬ００が接続されている。
【００４４】
副ワードドライバ回路１では大容量メモリを構築するために、主ワード線ＭＷＬ００は、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に分割されている。副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３は、各ブロック１０、１１、１２、１３のドライブトランジスタＴ３のソースとそのリセットトランジスタＴ４のドレインに接続されている。副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３には、図示しない第１メモリセル、第２メモリセル、第３メモリセル、第４メモリセルが接続されている。各ブロック１０、１１、１２、１３のドライブトランジスタＴ３のドレインには、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３を駆動するための副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３が接続されている。副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３には、周辺回路が接続されている。
【００４５】
引抜トランジスタＴ２の閾値電位ＶＴ［Ｖ］は、領域選択トランジスタＴ１、ブロックトランジスタとしてのドライブトランジスタＴ３、リセットトランジスタＴ４及び伝達ゲートトランジスタＴ５のうちの少なくとも１つのトランジスタの閾値電位よりも高く設定されている。このような引抜トランジスタＴ２の閾値電位ＶＴ［Ｖ］（以下、高閾値電位ＶＴ［Ｖ］と称する）は、その引抜トランジスタＴ２のチャネル長を、上述の少なくとも１つのトランジスタのチャネル長よりも長く設けることによって実現する。また、高閾値電位ＶＴ［Ｖ］は、その引抜トランジスタＴ２の基板にイオンを打ち込むことによって実現する。
【００４６】
周辺回路は、外部からのクロックに同期して動作し、この周辺回路としては、アドレスバッファ、ロウデコーダ、カラムデコーダ、プリチャージ回路、センス増幅器、電位切替回路が含まれる。内部昇圧電源は、内部昇圧電位ＶＰＰを発生して領域選択トランジスタＴ１のドレイン、伝達ゲートトランジスタＴ５のゲート、周辺回路に印加する。この内部昇圧電位ＶＰＰは、例えば、３．３［Ｖ］である。内部負電源は、内部負電位ＶＫＫを発生して引抜トランジスタＴ２のソース、リセットトランジスタＴ４のソース、周辺回路に印加する。この内部負電位ＶＫＫは、例えば、−０．３［Ｖ］である。
【００４７】
次に、副ワードドライバ回路１の動作を説明する。まず、メモリセルをアクセスするために、副ワード線に電荷を供給するための第１アクトコマンド（ＡＣＴ）が周辺回路に入力されてから、その副ワード線に供給された電荷を低電位側に引き抜く（流す）ための第１プリチャージコマンド（ＰＲＥ）が周辺回路に入力されるまでのＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）期間中、即ち、動作中（実行中）のときの副ワードドライバ回路１の動作について説明する。
【００４８】
第１アクトコマンドが外部から周辺回路に入力される。この第１アクトコマンドはアドレスを含む。このとき、周辺回路は、第１アクトコマンドにより行アドレスを選択して、そのアドレスの一部をデコードすることによって複数のメモリセル領域のうち１つのメモリセル領域を選択する。ここで、選択されたメモリセル領域は、第１〜第４メモリセルを含むメモリセル領域とする。この場合、周辺回路がそのアドレスにメモリアクセスするためにそのメモリセル領域を選択するための信号（選択レベルである領域選択信号）として、内部負電位ＶＫＫ［Ｖ］が、周辺回路から領域選択信号線ＭＳＢ００を介して領域選択トランジスタＴ１のゲートに印加され（図２）、領域選択トランジスタＴ１はオフする。
【００４９】
また、周辺回路は、そのアドレスにより、そのメモリセル領域の複数の主ワード線のうちの１つの主ワード線を選択する。ここで、選択された主ワード線は、主ワード線ＭＷＬ００とする。この場合、周辺回路がそのアドレスにメモリアクセスするために主ワード線ＭＷＬ００を選択するための信号（選択レベルである主ワード線選択信号）として、内部昇圧電位ＶＰＰ［Ｖ］が、周辺回路から主ワード線ＭＷＬ００を介して各ブロック１０、１１、１２、１３の伝達ゲートトランジスタＴ５のドレイン、引抜トランジスタＴ２のゲートに印加される（図２）。これにより、各ブロック１０、１１、１２、１３のドライブトランジスタＴ３のゲートには、内部昇圧電位ＶＰＰ［Ｖ］から、その伝達ゲートトランジスタＴ５の閾値電位ＶＴ［Ｖ］を引いた値の電位（ＶＰＰ−ＶＴ）［Ｖ］が印加され、そのドライブトランジスタＴ３はオンする。また、引抜トランジスタＴ２はオンする。
【００５０】
また、周辺回路は、そのアドレスにより、そのメモリセル領域の複数の副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３のうちの副ワード駆動信号線ＲＡ００を選択する。この場合、周辺回路がそのアドレスにメモリアクセスするために副ワード線ＳＷＬ００を駆動するための信号（選択レベルである副ワード駆動信号）として、内部昇圧電位ＶＰＰ［Ｖ］が、周辺回路から副ワード駆動信号線ＲＡ００を介してブロック１０のドライブトランジスタＴ３のドレインに印加される（図２）。また、周辺回路がそのアドレスにメモリアクセスしないので副ワード駆動信号線ＲＡ０１、ＲＡ０２、ＲＡ０３を駆動しない信号（非選択レベルである副ワード駆動信号）として、内部負電位ＶＫＫ［Ｖ］が、周辺回路から副ワード駆動信号線ＲＡ０１、ＲＡ０２、ＲＡ０３を介してブロック１１、１２、１３のドライブトランジスタＴ３のドレインに印加される。
【００５１】
これにより、副ワード線ＳＷＬ００には、内部昇圧電位ＶＰＰ［Ｖ］が印加され、第１メモリセルが選択される。ここで、リードコマンドが外部から周辺回路に入力された場合、データが、第１メモリセル（アドレス）から、図示しないビット線を介してセンス増幅器に読み出される。ライトコマンドが外部から周辺回路に入力された場合、データが、周辺回路から、ビット線を介して第１メモリセル（アドレス）に書き込まれる。リフレッシュコマンドが外部から周辺回路に入力された場合、アドレスに対するメモリエリアのリフレッシュ動作を行う。リフレッシュ動作では、その第１メモリセル（アドレス）からデータを読出し、読み出されたデータを書き直す。このとき、リフレッシュ動作では、例えば、内部昇圧電位ＶＰＰ［Ｖ］の（１／２）値の電位がプリチャージ回路からビット線に印加され、第１メモリセルは、その電位｛（１／２）・ＶＰＰ｝［Ｖ］にチャージされる。
【００５２】
次に、第１プリチャージコマンドが外部から周辺回路に入力される。第１プリチャージコマンドはアドレスを含む。このとき、周辺回路は、第１プリチャージコマンドにより、複数のメモリセル領域のうち第１〜第４メモリセルを含むメモリセル領域を選択し、そのメモリセル領域の複数の主ワード線のうちの主ワード線ＭＷＬ００、副ワード駆動信号線ＲＡ１０を選択する。
【００５３】
この場合、周辺回路がそのアドレスにメモリアクセスしないので第１〜第４メモリセルを含むメモリセル領域を選択しない信号（非選択レベルである領域選択信号）として、内部昇圧電位ＶＰＰ［Ｖ］が、周辺回路から領域選択信号線ＭＳＢ００を介して領域選択トランジスタＴ１のゲートに印加される（図２）。また、周辺回路がそのアドレスにメモリアクセスしないので主ワード線ＭＷＬ００を選択しない信号（非選択レベルである主ワード線選択信号）として、内部負電位ＶＫＫ［Ｖ］が、周辺回路から主ワード線ＭＷＬ００を介して各ブロック１０、１１、１２、１３の伝達ゲートトランジスタＴ５のドレイン、引抜トランジスタＴ２のゲートに印加される（図２）。周辺回路がそのアドレスにメモリアクセスしないので副ワード線ＳＷＬ００を駆動しない信号（非選択レベルである副ワード駆動信号）として、内部負電位ＶＫＫ［Ｖ］が、周辺回路から副ワード駆動信号線ＲＡ００を介してブロック１０のドライブトランジスタＴ３のドレインに印加される（図２）。
【００５４】
これにより、各ブロック１０、１１、１２、１３のリセットトランジスタＴ４のゲートと領域選択トランジスタＴ１のソースと引抜トランジスタＴ２のドレインとを結ぶ節点Ａ１（図１ではブロック１０のみに示す）には、内部昇圧電位ＶＰＰ［Ｖ］から、その領域選択トランジスタＴ１の閾値電位ＶＴ［Ｖ］を引いた値の供給電位（ＶＰＰ−ＶＴ）［Ｖ］がかかる。この供給電位（ＶＰＰ−ＶＴ）［Ｖ］は、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷を、各ブロック１０、１１、１２、１３のリセットトランジスタＴ４を介して引き抜くための電位である。そのリセットトランジスタＴ４のゲートには、供給電位（ＶＰＰ−ＶＴ）［Ｖ］が印加され（図２）、そのリセットトランジスタＴ４はオンする。このとき、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３から、そのリセットトランジスタＴ４を介して電荷が低電位側（内部負電位ＶＫＫ側）に引き抜かれる。
【００５５】
このように、周辺回路は、第１アクトコマンド、第１プリチャージコマンドによって副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３を選択し、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３を駆動する。
【００５６】
次に、メモリセルをアクセスするために、副ワード線に電荷を供給するための第２アクトコマンド（ＡＣＴ）が周辺回路に入力されてから、その副ワード線に供給された電荷を低電位側に引き抜く（流す）ための第２プリチャージコマンド（ＰＲＥ）が周辺回路に入力されるまでのＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）期間中、即ち、待機中のときの副ワードドライバ回路１の動作について説明する。
【００５７】
第２アクトコマンドが外部から周辺回路に入力される。このとき、周辺回路は、第２プリチャージコマンドにより、複数のメモリセル領域のうち１つのメモリセル領域を選択し、そのメモリセル領域の複数の主ワード線のうちの１つの主ワード線を選択し、そのメモリセル領域の複数の副ワード駆動信号線のうちの１つの副ワード駆動信号線を選択する。ここで、選択されたメモリセル領域は、第１〜第４メモリセルを含むメモリセル領域とし、選択された主ワード線は、主ワード線ＭＷＬ００以外の主ワード線とし、選択された副ワード駆動信号線は、その主ワード線が分割された副ワード線を駆動するための副ワード駆動信号線とする。
【００５８】
この場合、周辺回路がそのアドレスにメモリアクセスするためにそのメモリセル領域を選択するための信号（選択レベルである領域選択信号）として、内部負電位ＶＫＫ［Ｖ］が、周辺回路から領域選択信号線ＭＳＢ００を介して領域選択トランジスタＴ１のゲートに印加され（図３）、領域選択トランジスタＴ１はオフする。また、各ブロック１０、１１、１２、１３の伝達ゲートトランジスタＴ５のドレイン、引抜トランジスタＴ２のゲートには、主ワード線ＭＷＬ００を介して周辺回路によって内部負電位ＶＫＫ［Ｖ］が印加される状態（図３）が続く。また、各ブロック１０のドライブトランジスタＴ３のドレインには、副ワード駆動信号線ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３を介して周辺回路によって内部負電位ＶＫＫ［Ｖ］が印加される状態（図３）が続いて、引抜トランジスタＴ２はオフした状態が続く。このとき、節点Ａ１の電位（供給電位）は、電位（ＶＰＰ−ＶＴ）［Ｖ］でフローティング状態（図３）になる。
【００５９】
このフローティング状態はＲＡＳ期間中（待機中）続く。そこで、ノイズ（例示：内部昇圧電源を含む電源によるノイズ）により副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄積される電荷を、待機中のとき、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３から、そのリセットトランジスタＴ４を介して低電位側（内部負電位ＶＫＫ側）に引き抜かなければならない。このため、供給電位（節点Ａ１の電位）は、リセットトランジスタＴ４をオンさせるためのレベル（電位）が維持されている必要がある。この供給電位は、引抜トランジスタＴ２のゲートに選択レベル（内部昇圧電位ＶＰＰ［Ｖ］）が印加されて引抜トランジスタＴ２がオンしたとき、低電位（内部負電位ＶＫＫ）になる。
【００６０】
通常、ＤＲＡＭでは、例えばリフレッシュ動作が行われても、ＤＲＡＭの構造上、メモリセル（第１〜第４メモリセルを含む）に記憶されたデータ、即ち、蓄積された電荷がメモリセル内のトランジスタからビット線にリークしてしまう（リーク電流が流れる）。ここで、メモリセル内のトランジスタでは、そのゲートが副ワード線（第１メモリセルの場合、副ワード線ＳＷＬ００）に接続され、そのソースがメモリセル内のキャパシタに接続され、そのドレインがビット線に接続されているものとする。副ワードドライバ回路１では、待機中でメモリセル内のトランジスタのゲートに内部負電位ＶＫＫ［Ｖ］が印加されるため、メモリセル内のキャパシタに記憶されたデータ（蓄積された電荷）がメモリセル内のトランジスタからビット線に流れるようなリーク電流が低減する。副ワードドライバ回路１によれば、このようなリーク電流が低減されるため、リフレッシュ動作が向上する。また、副ワードドライバ回路１によれば、このようなリーク電流が低減されるため、ＤＲＡＭの低消費電力化が実現できる。また、副ワードドライバ回路１では、メモリセル内のトランジスタの閾値電位ＶＴ［Ｖ］を低く設定することができるため、ワード線ＭＷＬ００の選択レベル（内部昇圧電位ＶＰＰ［Ｖ］）を緩和することができ、電源によるノイズが減るという利点がある。
【００６１】
通常、内部負電位ＶＫＫ［Ｖ］は、回路的に基板電位以上、設定電位以下のレベルというような保証しかできない。待機中のとき、引抜トランジスタＴ２のソースとゲートには、同じ内部負電位ＶＫＫ［Ｖ］が印加されるが、物理的にショートさせていないため、内部負電源により発生される内部負電位ＶＫＫ［Ｖ］が不安定な場合、引抜トランジスタＴ２のゲートに印加される内部負電位ＶＫＫ（引抜トランジスタＴ２のゲートレベル）と、引抜トランジスタＴ２のソースに印加される内部負電位ＶＫＫ（引抜トランジスタＴ２のソースレベル）とが揺れてしまう。このため、図３に示されるように、待機中で、引抜トランジスタＴ２のゲートレベルが、引抜トランジスタＴ２のソースレベルよりも高い電位になってしまう可能性があり、この場合、前述のサブスレッショルドリーク（引抜トランジスタＴ２のゲート−ソース間電位Ｖｇｓによって流れるリーク電流）が発生する可能性がある。
【００６２】
そこで、副ワードドライバ回路１では、上述のように、引抜トランジスタＴ２の高閾値電圧ＶＴ［Ｖ］が領域選択トランジスタＴ１、ブロックトランジスタとしてのドライブトランジスタＴ３、リセットトランジスタＴ４及び伝達ゲートトランジスタＴ５のうちの少なくとも１つのトランジスタの閾値電位よりも高く設定されている。このため、引抜トランジスタＴ２のゲート−ソース間電位Ｖｇｓが揺れても、引抜トランジスタＴ２の閾値電位ＶＴ［Ｖ］はゲート−ソース間電位Ｖｇｓよりも十分高い。したがって、引抜トランジスタＴ２は待機中でオフしたままであり、引抜トランジスタＴ２を介して低電位側（内部負電位ＶＫＫ側）に流れるリーク電流が発生し難くなる。このように、副ワードドライバ回路１によれば、供給電位（節点Ａ１の電位）を下げる要因となるサブスレッショルドリークを低減することができる。
【００６３】
また、引抜トランジスタＴ２は、待機中でオフしたままであるため、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷を引き抜くための供給電位（節点Ａ１の電位）を維持する。即ち、待機中で、リセットトランジスタＴ４をオンさせるためのレベル（電位）に供給電位が維持されている。これにより、待機中で、リセットトランジスタＴ４のゲートには供給電位が印加され、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷がリセットトランジスタＴ４を介して引き抜かれる。このため、待機中での副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３のフローティング（待機中で、ノイズにより副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に電荷が蓄積されること）が低減する。
【００６４】
また、図５に示される副ワードドライバ回路２００のように領域選択トランジスタＴ１６や領域選択トランジスタＴ１６にゲートに接続するための逆相主ワード線ＭＷＬＢ１０を設ける必要がないため、副ワードドライバ回路１によれば、各メモリセルの面積を縮小することができる。このため、副ワードドライバ回路１では、各メモリセルの面積を縮小してワード線やビット線のピッチを小さくすることにより記憶容量を増やすことができる。
【００６５】
【発明の効果】
以上の説明により、副ワードドライバ回路１によれば、副ワード線ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３に蓄えられた電荷を引き抜くための供給電位を維持することができる。
【００６６】
また、副ワードドライバ回路１によれば、サブスレッショルドリークを低減することができる。
【００６７】
また、副ワードドライバ回路１によれば、各メモリセルの面積を縮小することができる。
【００６８】
また、副ワードドライバ回路１によれば、リフレッシュ動作が向上する。
【００６９】
また、副ワードドライバ回路１によれば、ＤＲＡＭの低消費電力化が実現できる。
【図面の簡単な説明】
【図１】本発明の副ワードドライバ回路の構成を示す図である。
【図２】本発明の副ワードドライバ回路における、動作時（実行時）を示すタイムチャート図である。
【図３】本発明の副ワードドライバ回路における、待機時を示すタイムチャート図である。
【図４】従来の副ワードドライバ回路の構成を示す図である。
【図５】従来の副ワードドライバ回路の構成を示す図である。
【符号の説明】
１　　副ワードドライバ回路
１０、１１、１２、１３　　ブロック
１００　　副ワードドライバ回路
１１０、１１１、１１２、１１３　　ブロック
２００　　副ワードドライバ回路
Ａ１、Ｂ１　　節点（ノード）
ＭＳＢ００、ＭＳＢ１０　　領域選択信号線
ＭＷＬ００、ＭＷＬ１０　　主ワード線
ＭＷＬＢ１０　　逆相主ワード線
ＲＡ００、ＲＡ０１、ＲＡ０２、ＲＡ０３、ＲＡ１０、ＲＡ１１、ＲＡ１２、ＲＡ１３　　副ワード駆動信号線
ＳＷＬ００、ＳＷＬ０１、ＳＷＬ０２、ＳＷＬ０３、ＳＷＬ１０、ＳＷＬ１１、ＳＷＬ１２、ＳＷＬ１３　　副ワード線
Ｔ１、Ｔ１１　　領域選択トランジスタ
Ｔ２、Ｔ１２　　引抜トランジスタ
Ｔ３、Ｔ１３　　ドライブトランジスタ
Ｔ４、Ｔ１４　　リセットトランジスタ
Ｔ５、Ｔ１５　　伝達ゲートトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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