(57)【要約】【課題】低コストで高速動作を可能とし、かつ、エリアペナルティを小さく抑える半導体記憶装置を提供する。【解決手段】２つのメモリセルアレイＭＡ＃００，ＭＡ＃０１の間に配置されるセンスアンプＳＡＢ＃０は、センスアンプ６２，６３と、メモリセルアレイＭＡ＃００，ＭＡ＃０１に含まれるメモリセルの予備メモリセルとして利用可能なスペアメモリセルＳＣｅｌｌ００〜ＳＣｅｌｌ５１とを含む。このスペアメモリセルを用いて、リフレッシュ動作が２段階に分けて実行される。すなわち、センスアンプ６２，６３に読出されたリフレッシュ対象のデータは、いずれかのスペアメモリセルに一旦記憶され、その後再び読出されて元のメモリセルに書込まれる。【選択図】　　　　図３
2004103081.tif 000002
【特許請求の範囲】
【請求項１】
リフレッシュ動作が必要な半導体記憶装置であって、
メモリブロックと、
当該半導体記憶装置の動作を制御する制御回路とを備え、
前記メモリブロックは、
複数のメモリセルを含むメモリセルアレイと、
複数のワード線および複数のビット線対と、
前記複数のビット線対を介して前記メモリセルアレイに接続されるセンスアンプ帯とを含み、
前記センスアンプ帯は、
前記複数のビット線対に対応して設けられる複数のセンスアンプと、
前記センスアンプによって読出されたデータを保持するデータ保持回路とからなり、
前記制御回路は、リフレッシュ動作において、リフレッシュ対象のメモリセルから前記複数のセンスアンプに読出されたデータを前記データ保持回路に保持する第１の動作と、前記データ保持回路に保持された前記データを前記複数のセンスアンプに読出し、その読出されたデータを前記リフレッシュ対象のメモリセルへ書込む第２の動作とにわけて、前記リフレッシュ動作を実行する、半導体記憶装置。
【請求項２】
前記制御回路は、前記リフレッシュ動作時、前記複数のセンスアンプに既にデータが読出されているとき、その読出されているデータを前記データ保持回路に保持する動作をさらに実行する、請求項１に記載の半導体記憶装置。
【請求項３】
前記センスアンプ帯は、前記制御回路からの指令に基づいて前記メモリセルアレイを当該センスアンプ帯と分離する分離回路をさらに含み、前記データ保持回路は、前記複数のセンスアンプと前記分離回路との間に設けられ、
前記制御回路は、前記データ保持回路に対するデータの読書き動作を実行するとき、前記分離回路を活性化する動作を実行する、請求項１に記載の半導体記憶装置。
【請求項４】
前記データ保持回路は、
前記複数のメモリセルの予備メモリセルとして動作可能な複数のスペアメモリセルと、
前記複数のスペアメモリセルに対応して設けられる複数のスペアワード線とによって構成される、請求項２に記載の半導体記憶装置。
【請求項５】
前記複数のスペアメモリセルは、対を構成する複数の第１および第２のスペアメモリセルからなり、
前記複数の第１のスペアメモリセルの各々は、前記複数のビット線対に含まれるいずれかのビット線対を構成する一方のビット線に接続され、
前記複数の第２のスペアメモリセルの各々は、前記いずれかのビット線対を構成するもう一方のビット線に接続され、対となる前記第１のスペアメモリセルが記憶するデータの反転データを記憶する、請求項４に記載の半導体記憶装置。
【請求項６】
外部から入力された行アドレスを保持し、前記複数のメモリセルおよび前記複数のスペアメモリセルに対するデータの入出力をそれぞれ前記ワード線単位および前記スペアワード線単位で管理する行アドレス管理回路と、前記外部から入力された行アドレスに応じて異なるデータ入出力タイミングを外部へ通知する制御信号出力端子とをさらに備える、請求項４に記載の半導体記憶装置。
【請求項７】
前記行アドレス管理回路は、
前記複数のワード線に含まれるいずれかのワード線を活性化するコマンドとともに外部から与えられる第１の行アドレスを保持し、後に入力される第２の行アドレスを前記第１の行アドレスと比較する行アドレス比較回路と、
前記複数のスペアワード線に対応して設けられ、対応するスペアワード線に対して予め設定された動作モードに基づいて、前記対応するスペアワード線を活性化する複数のデコーダとを含む、請求項６に記載の半導体記憶装置。
【請求項８】
前記動作モードは、
前記複数のワード線の予備線として前記スペアワード線を使用する第１の動作モードと、
前記リフレッシュ動作時のリフレッシュ対象のデータを一時的に記憶するメモリセルとして、前記スペアワード線に接続される前記スペアメモリセルを使用する第２の動作モードと、
前記リフレッシュ動作時に前記複数のセンスアンプに既に読出されているデータを一時的に記憶するメモリセルとして、前記スペアワード線に接続される前記スペアメモリセルを使用する第３の動作モードとを備える、請求項７に記載の半導体記憶装置。
【請求項９】
リフレッシュ動作時、
前記制御回路は、前記複数のスペアワード線に含まれるいずれかのスペアワード線の活性化を指示する信号を前記行アドレス管理回路へ出力し、
前記第２の動作モードに設定されているスペアワード線に対応する前記デコーダは、前記信号に応じて、対応する前記スペアワード線を活性化する、請求項８に記載の半導体記憶装置。
【請求項１０】
データ読出時、
前記行アドレス比較回路は、外部から読出コマンドとともに与えられる前記第２の行アドレスを前記第１の行アドレスと比較し、その比較結果を前記制御回路へ出力し、
前記制御回路は、前記第２の行アドレスが前記第１の行アドレスと一致するとの比較結果を前記行アドレス比較回路から受け、かつ、前記第１の行アドレスの入力以降に前記リフレッシュ動作を実行しているとき、前記第１の行アドレスに接続されるメモリセルのデータを一時的に記憶しているスペアメモリセルが接続されるスペアワード線の活性化を指示する信号を前記行アドレス管理回路へ出力し、前記信号に応じて前記スペアメモリセルから前記センスアンプ帯に読出された前記データを外部へ出力する動作を実行し、
前記第３の動作モードに設定されているスペアワード線に対応する前記デコーダは、前記信号に応じて、対応する前記スペアワード線を活性化する、請求項８に記載の半導体記憶装置。
【請求項１１】
データ読出時、
前記行アドレス比較回路は、外部から読出コマンドとともに与えられる前記第２の行アドレスを前記第１の行アドレスと比較し、その比較結果を前記制御回路へ出力し、
前記制御回路は、前記第２の行アドレスが前記第１の行アドレスと一致するとの比較結果を前記行アドレス比較回路から受け、かつ、前記第１の行アドレスの入力以降に前記リフレッシュ動作を実行していないとき、前記センスアンプ帯に保持されているデータを外部へ出力する動作を実行する、請求項７に記載の半導体記憶装置。
【請求項１２】
データ読出時、
前記行アドレス比較回路は、外部から読出コマンドとともに与えられる前記第２の行アドレスを前記第１の行アドレスと比較し、その比較結果を前記制御回路へ出力し、
前記制御回路は、前記第２の行アドレスが前記第１の行アドレスと一致しないとの比較結果を前記行アドレス比較回路から受けたとき、前記メモリセルアレイに含まれる、前記第２の行アドレスに対応するワード線に接続されるメモリセルからデータを読出して外部へ出力する動作を実行する、請求項７に記載の半導体記憶装置。
【請求項１３】
もう１つのメモリブロックと、
前記制御回路からの指令に基づいて前記メモリブロックを前記もう１つのメモリブロックと接続する接続回路とをさらに備え、
前記制御回路は、前記メモリブロックに含まれるメモリセルアレイからデータを読出すとき、前記接続回路を活性化する動作を実行し、前記メモリブロックに含まれる前記センスアンプ帯から前記もう１つのメモリブロックに含まれるセンスアンプ帯へ前記データを転送する動作を実行し、前記もう１つのメモリブロックに含まれるセンスアンプ帯から前記データを外部へ出力する動作を実行する、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、リフレッシュ動作が必要な半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表格の１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、メモリセルが１つのトランジスタおよび１つのキャパシタで構成され、メモリセル自体の構造が単純であることから、半導体デバイスの高集積化および大容量化に最適なものとして、様々なシステムにおいて使用されている。そして、ＤＲＡＭが利用されるシステムの性能、用途、規模などによって、様々なタイプのＤＲＡＭがこれまで開発されている。
【０００３】
近年、コンピュータにおける半導体記憶装置としては、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）が主に利用されている。ＳＤＲＡＭは、ワード線を活性化するアクティベートコマンド（ＡＣＴコマンド）とセンスアンプに蓄えられた値を読出すリードコマンド（ＲＤコマンド）との組合せによってデータの読出動作を行なう。ＳＤＲＡＭは、複数のコラムアドレスのデータを連続して出力するバースト動作を行なうため、同一のワード線に対してＲＤコマンドが連続して入力される場合には、高速に動作することができる。
【０００４】
また、小規模なシステムにおいては、擬似ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が利用されることがある。擬似ＳＲＡＭは、基本的にはＤＲＡＭであるが、アドレスのマルチプレクス入力が不要であり、また、リフレッシュ動作も不要であるため、利用するシステム側からはＳＲＡＭとして制御することができる。
【０００５】
一方、ＤＲＡＭとともに代表的な半導体記憶装置の１つであるＳＲＡＭは、ＤＲＡＭにおいて不可欠なリフレッシュ動作が不要なＲＡＭである。ＳＲＡＭは、リフレッシュ動作が不要であるため消費電力が少なく、また、リフレッシュ動作が不要であるという点からみれば高速化も期待できるが、一般的なＳＲＡＭにおいては、アドレスを指定してからデータが外部へ出力されるまでのデータ読出にかかる時間はそれほど短くない。
【０００６】
そこで、高速動作を可能としたＳＲＡＭとして、パイプラインバーストＳＲＡＭ（ＰＢＳＲＡＭ）が知られている。ＰＢＳＲＡＭは、従来の一般的なＳＲＡＭでは不可能であったパイプライン動作を可能したものであり、これによって、従来のＳＲＡＭに比べて高速に動作することができる。
【０００７】
【発明が解決しようとする課題】
上述したＳＤＲＡＭを含むＤＲＡＭは、メモリセルが１つのトランジスタおよび１つのキャパシタで構成され、その構造が単純であることから、半導体デバイスの高集積化および大容量化に対しては最適なものといえる。しかしながら、そのような利点を有する一方で、ＤＲＡＭは、高速化には不向きであると一般にいわれている。
【０００８】
すなわち、ＤＲＡＭのメモリセルにおいては、記憶データに相当するキャパシタの電荷が種々の要因によってリークし、徐々に失われていく。すなわち、時間とともに記憶データが失われる。このため、ＤＲＡＭにおいては、記憶データが失われる前に記憶データを一旦読出して書込むというリフレッシュ動作が必要不可欠となる。
【０００９】
このリフレッシュ動作中、ＤＲＡＭは、外部からの制御コマンドを受付けることができず、制御コマンドの受付けに対する待ち時間が発生する。すべてのメモリセルに対して同時に一括してリフレッシュ動作を実行すると、外部からの制御コマンドを受付けなくなる期間が長期になるため、リフレッシュ動作は、一般に、ワード線単位で実行される。
【００１０】
しかしながら、リフレッシュ動作は、ビット線対のプリチャージ、ビット線対へのデータの読出し、センスアンプによる増幅、およびデータの書込みという一連の動作からなり、従来のリフレッシュ動作は、これら一連の動作が連続して行なわれるため、リフレッシュ動作がワード線単位で実行されても、その間、外部からの制御コマンドは受付けられず、さらなる高速化を実現するためには無視できない待ち時間が発生していた。
【００１１】
また、上述したように、従来のＳＤＲＡＭは、前述のリフレッシュ動作の問題はあるものの、バースト動作によって動作速度の高速化が図られているが、このバースト動作を可能とするためには、該当するワード線が既に活性化していること、あるいは、他のワード線が活性化されていないかなどについて、ＳＤＲＡＭを利用するシステム側で認識している必要がある。すなわち、従来のＳＤＲＡＭにおいては、外部のシステム側でＳＤＲＡＭのロウアドレスを管理することが必要となる。このロウアドレスの管理は一般に難しく、従来のＳＤＲＡＭにおいては、システム側の制御負荷が大きくなってしまうという問題があった。
【００１２】
一方、上述した擬似ＳＲＡＭは、リフレッシュ動作が不要であるが、バースト動作を行なうことができず、したがって、高速に動作することができない。
【００１３】
一方、ＰＢＳＲＡＭは、リフレッシュ動作が不要というＳＲＡＭの利点を活かしつつ、高速動作を実現したものであるが、ＳＲＡＭのメモリセルは複数個のバルクトランジスタを含むため、メモリセルが大型化する。一般に、ＳＲＡＭのメモリセルは、４個あるいは６個のバルクトランジスタを含み、１つのトランジスタおよび１つのキャパシタでメモリセルが構成されるＤＲＡＭと比べて、メモリセルの面積はかなり大型化する。したがって、ＰＢＳＲＡＭも、従来のＳＲＡＭと同様に、十分な記憶容量が得られないという問題が残る。また、コスト面でも、ＳＲＡＭは、ＤＲＡＭに比べて１ビット当りのコストが高いうえ、ＰＢＳＲＡＭは、一般的なＳＲＡＭでは不可能なパイプライン機能をさらに備えるため、コストが高い。
【００１４】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、低コストで高速動作を可能とし、かつ、エリアペナルティを小さく抑える半導体記憶装置を提供することである。
【００１５】
また、この発明の別の目的は、ロウアドレスの管理を不要とし、システムからの利用を簡便にする半導体記憶装置を提供することである。
【００１６】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、リフレッシュ動作が必要な半導体記憶装置であって、メモリブロックと、当該半導体記憶装置の動作を制御する制御回路とを備え、メモリブロックは、複数のメモリセルを含むメモリセルアレイと、複数のワード線および複数のビット線対と、複数のビット線対を介してメモリセルアレイに接続されるセンスアンプ帯とを含み、センスアンプ帯は、複数のビット線対に対応して設けられる複数のセンスアンプと、センスアンプによって読出されたデータを保持するデータ保持回路とからなり、制御回路は、リフレッシュ動作において、リフレッシュ対象のメモリセルから複数のセンスアンプに読出されたデータをデータ保持回路に保持する第１の動作と、データ保持回路に保持されたデータを複数のセンスアンプに読出し、その読出されたデータをリフレッシュ対象のメモリセルへ書込む第２の動作とにわけて、リフレッシュ動作を実行する。
【００１７】
好ましくは、制御回路は、リフレッシュ動作時、複数のセンスアンプに既にデータが読出されているとき、その読出されているデータをデータ保持回路に保持する動作をさらに実行する。
【００１８】
好ましくは、センスアンプ帯は、制御回路からの指令に基づいてメモリセルアレイを当該センスアンプ帯と分離する分離回路をさらに含み、データ保持回路は、複数のセンスアンプと分離回路との間に設けられ、制御回路は、データ保持回路に対するデータの読書き動作を実行するとき、分離回路を活性化する動作を実行する。
【００１９】
好ましくは、データ保持回路は、複数のメモリセルの予備メモリセルとして動作可能な複数のスペアメモリセルと、複数のスペアメモリセルに対応して設けられる複数のスペアワード線とによって構成される。
【００２０】
好ましくは、複数のスペアメモリセルは、対を構成する複数の第１および第２のスペアメモリセルからなり、複数の第１のスペアメモリセルの各々は、複数のビット線対に含まれるいずれかのビット線対を構成する一方のビット線に接続され、複数の第２のスペアメモリセルの各々は、いずれかのビット線対を構成するもう一方のビット線に接続され、対となる第１のスペアメモリセルが記憶するデータの反転データを記憶する。
【００２１】
好ましくは、半導体記憶装置は、外部から入力された行アドレスを保持し、複数のメモリセルおよび複数のスペアメモリセルに対するデータの入出力をそれぞれワード線単位およびスペアワード線単位で管理する行アドレス管理回路と、外部から入力された行アドレスに応じて異なるデータ入出力タイミングを外部へ通知する制御信号出力端子とをさらに備える。
【００２２】
好ましくは、行アドレス管理回路は、複数のワード線に含まれるいずれかのワード線を活性化するコマンドとともに外部から与えられる第１の行アドレスを保持し、後に入力される第２の行アドレスを第１の行アドレスと比較する行アドレス比較回路と、複数のスペアワード線に対応して設けられ、対応するスペアワード線に対して予め設定された動作モードに基づいて、対応するスペアワード線を活性化する複数のデコーダとを含む。
【００２３】
好ましくは、動作モードは、複数のワード線の予備線としてスペアワード線を使用する第１の動作モードと、リフレッシュ動作時のリフレッシュ対象のデータを一時的に記憶するメモリセルとして、スペアワード線に接続されるスペアメモリセルを使用する第２の動作モードと、リフレッシュ動作時に複数のセンスアンプに既に読出されているデータを一時的に記憶するメモリセルとして、スペアワード線に接続されるスペアメモリセルを使用する第３の動作モードとを備える。
【００２４】
好ましくは、リフレッシュ動作時、制御回路は、複数のスペアワード線に含まれるいずれかのスペアワード線の活性化を指示する信号を行アドレス管理回路へ出力し、第２の動作モードに設定されているスペアワード線に対応するデコーダは、信号に応じて、対応するスペアワード線を活性化する。
【００２５】
好ましくは、データ読出時、行アドレス比較回路は、外部から読出コマンドとともに与えられる第２の行アドレスを第１の行アドレスと比較し、その比較結果を制御回路へ出力し、制御回路は、第２の行アドレスが第１の行アドレスと一致するとの比較結果を行アドレス比較回路から受け、かつ、第１の行アドレスの入力以降にリフレッシュ動作を実行しているとき、第１の行アドレスに接続されるメモリセルのデータを一時的に記憶しているスペアメモリセルが接続されるスペアワード線の活性化を指示する信号を行アドレス管理回路へ出力し、信号に応じてスペアメモリセルからセンスアンプ帯に読出されたデータを外部へ出力する動作を実行し、第３の動作モードに設定されているスペアワード線に対応するデコーダは、信号に応じて、対応するスペアワード線を活性化する。
【００２６】
好ましくは、データ読出時、行アドレス比較回路は、外部から読出コマンドとともに与えられる第２の行アドレスを第１の行アドレスと比較し、その比較結果を制御回路へ出力し、制御回路は、第２の行アドレスが第１の行アドレスと一致するとの比較結果を行アドレス比較回路から受け、かつ、第１の行アドレスの入力以降にリフレッシュ動作を実行していないとき、センスアンプ帯に保持されているデータを外部へ出力する動作を実行する。
【００２７】
好ましくは、データ読出時、行アドレス比較回路は、外部から読出コマンドとともに与えられる第２の行アドレスを第１の行アドレスと比較し、その比較結果を制御回路へ出力し、制御回路は、第２の行アドレスが第１の行アドレスと一致しないとの比較結果を行アドレス比較回路から受けたとき、メモリセルアレイに含まれる、第２の行アドレスに対応するワード線に接続されるメモリセルからデータを読出して外部へ出力する動作を実行する。
【００２８】
好ましくは、半導体記憶装置は、もう１つのメモリブロックと、制御回路からの指令に基づいてメモリブロックをもう１つのメモリブロックと接続する接続回路とをさらに備え、制御回路は、メモリブロックに含まれるメモリセルアレイからデータを読出すとき、接続回路を活性化する動作を実行し、メモリブロックに含まれるセンスアンプ帯からもう１つのメモリブロックに含まれるセンスアンプ帯へデータを転送する動作を実行し、もう１つのメモリブロックに含まれるセンスアンプ帯からデータを外部へ出力する動作を実行する。
【００２９】
このように、この発明による半導体記憶装置においては、センスアンプに読出されたデータを保持するデータ保持回路を備え、このデータ保持回路を用いてリフレッシュ動作が２段階にわけられて実行される。
【００３０】
したがって、この発明によれば、リフレッシュ動作時に外部からコマンドを受付けなくなる期間が短縮され、リフレッシュ動作による動作遅延が小さくなり、その結果、半導体記憶装置の高速動作化が達成される。また、メモリセルの構成は、従来のＤＲＡＭと同じであるため、低コストであり、かつ大容量化も実現できる。さらに、データ保持回路としてスペアメモリセルを利用できるため、新たな回路を設ける必要がなく、エリアペナルティを抑えることができる。
【００３１】
また、この発明による半導体記憶装置は、行アドレス管理機能を内蔵し、ワード線の活性化状態によって異なるデータ入出力タイミングが制御信号出力端子を介して外部のシステムへ通知される。
【００３２】
したがって、この発明によれば、この半導体記憶装置を利用するシステム側でロウアドレスの管理を行なう必要がなく、システム側の制御負荷が削減される。
【００３３】
さらに、この発明による半導体記憶装置においては、センスアンプに読出されたデータは、隣接するメモリブロックのセンスアンプ帯に転送することができ、転送先のセンスアンプ帯において外部とデータのインターフェースを行なうことができる。
【００３４】
したがって、データ読出中においても並行してリフレッシュ動作が可能となり、リフレッシュ動作によってバースト動作が中断されることなく、さらなる高速化が達成される。
【００３５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００３６】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【００３７】
図１を参照して、半導体記憶装置１は、制御回路２と、ロウデコーダ３と、コラムデコーダ４と、入出力回路５と、メモリセルアレイ６と、ロウアドレスレジスタ７とを備える。
【００３８】
制御回路２は、外部のメモリ制御装置８からコマンドＣＭＤおよびアドレス信号ＡＤＤＲＥＳＳを受ける。制御回路２は、アドレス信号ＡＤＤＲＥＳＳに基づいて、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをそれぞれロウアドレスレジスタ７およびコラムデコーダ４へ出力し、バンクアドレス信号ＢＡをロウアドレスレジスタ７およびコラムデコーダ４へ出力する。
【００３９】
また、制御回路２は、メモリ制御装置８からコマンドＣＭＤおよびアドレス信号ＡＤＤＲＥＳＳを受けると、それに応じてデータＤＡＴＡの授受をメモリ制御装置８との間で行なう。また、制御回路２は、データＤＡＴＡに対応する内部データＩＤＡＴＡを入出力回路５と授受し、メモリセルアレイ６に対してデータの読書きが行なわれる。
【００４０】
さらに、制御回路２は、ロウアドレスレジスタ７からロウアドレスに関する制御信号を受け、その制御信号に基づいて各回路の動作を制御する。この制御信号および制御回路２の詳細な動作については、後ほど詳細に説明する。そして、制御回路２は、メモリ制御装置８から指定されたロウアドレスの状態に応じて異なる、データＤＡＴＡの入出力タイミングを示す信号／Ｒｅａｄｙをメモリ制御装置８へ出力する。
【００４１】
ロウデコーダ３およびコラムデコーダ４は、制御回路２からロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡをそれぞれ受けてデコードし、ロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡに対応するワード線ＷＬおよびコラム選択線ＣＳＬをそれぞれ選択する。
【００４２】
入出力回路５は、制御回路２と内部データＩＤＡＴＡの授受を行ない、メモリセルアレイ６に対してデータの入出力を行なう。
【００４３】
メモリセルアレイ６は、メモリセルが行列状に配列された記憶素子群である。メモリセルアレイ６は、独立して動作可能な複数のバンクに分割され、アドレス信号ＡＤＤＲＥＳＳに含まれるバンクアドレス信号ＢＡによってバンクが選択される。なお、説明の便宜上、以降の説明においてはバンクアドレスは適宜省略され、特に説明がないかぎり、バンク０に対してのみコマンドが与えられる場合について説明する。
【００４４】
ロウアドレスレジスタ７は、メモリ制御装置８から指定されたロウアドレス信号ＲＡを一時的に記憶し、その後、ロウアドレス信号ＲＡを受けると、記憶しているロウアドレス信号ＲＡと比較してその比較結果を制御回路２へ出力する。また、ロウアドレスレジスタ７は、メモリセルアレイ６においてデータの一時的な記憶回路として用いられるスペアメモリセルが接続されるスペアワード線ＳＷＬの動作管理を行なう。ロウアドレスレジスタ７の構成および動作については、後ほど詳細に説明する。
【００４５】
図２は、図１に示すメモリセルアレイ６のアレイ配置を模式的に示す図である。なお、上述したように、メモリセルアレイ６は、複数のバンクに分割されているが、図２においては、１つのバンク０についてのアレイ構成が示されている。
【００４６】
図２を参照して、メモリセルアレイ６は、メモリブロックＢＬＯＣＫ０〜ＢＬＯＣＫ３を含む。メモリブロックＢＬＯＣＫ０は、センスアンプ帯ＳＡＢ＃０と、センスアンプ帯ＳＡＢ＃０の両側に配置されてこのセンスアンプ帯ＳＡＢ＃０を共有するメモリセルアレイＭＡ＃００，ＭＡ＃０１とを含む。メモリブロックＢＬＯＣＫ１は、センスアンプ帯ＳＡＢ＃１と、センスアンプ帯ＳＡＢ＃１の両側に配置されてこのセンスアンプ帯ＳＡＢ＃１を共有するメモリセルアレイＭＡ＃１０，ＭＡ＃１１とを含む。
【００４７】
メモリブロックＢＬＯＣＫ２は、センスアンプ帯ＳＡＢ＃２と、センスアンプ帯ＳＡＢ＃２の両側に配置されてこのセンスアンプ帯ＳＡＢ＃２を共有するメモリセルアレイＭＡ＃２０，ＭＡ＃２１とを含む。メモリブロックＢＬＯＣＫ３は、センスアンプ帯ＳＡＢ＃３と、センスアンプ帯ＳＡＢ＃３の両側に配置されてこのセンスアンプ帯ＳＡＢ＃３を共有するメモリセルアレイＭＡ＃３０，ＭＡ＃３１とを含む。
【００４８】
ロウデコーダ３は、メモリセルアレイＭＡ＃００〜ＭＡ＃３１に対応してそれぞれ設けられるロウデコーダＲＤ＃００〜ＲＤ＃３１を含む。ロウデコーダＲＤ＃００は、ワード線ＷＬ００〜ＷＬ０Ｆの制御を行ない、ロウデコーダＲＤ＃０１は、ワード線ＷＬ１０〜ＷＬ１Ｆの制御を行なう。ロウデコーダＲＤ＃１０は、ワード線ＷＬ２０〜ＷＬ２Ｆの制御を行ない、ロウデコーダＲＤ＃１１は、ワード線ＷＬ３０〜ＷＬ３Ｆの制御を行なう。ロウデコーダＲＤ＃２０は、ワード線ＷＬ４０〜ＷＬ４Ｆの制御を行ない、ロウデコーダＲＤ＃２１は、ワード線ＷＬ５０〜ＷＬ５Ｆの制御を行なう。ロウデコーダＲＤ＃３０は、ワード線ＷＬ６０〜ＷＬ６Ｆの制御を行ない、ロウデコーダＲＤ＃３１は、ワード線ＷＬ７０〜ＷＬ７Ｆの制御を行なう。
【００４９】
すなわち、各メモリセルアレイには、ロウアドレス信号ＲＡ０〜ＲＡ３によって区別されるワード線が１６本ずつある。１つのメモリブロックにおいては、メモリセルアレイは、センスアンプ帯を中央にして左右に分割されており、ロウアドレス信号ＲＡ４によってそのいずれかが指定される。そして、ロウアドレス信号ＲＡ５，６によって４つのメモリブロックＢＬＯＣＫ０〜ＢＬＯＣＫ３のいずれかが指定される。また、各メモリブロックごとに、ローカルＩＯ線ＬＩＯ，／ＬＩＯをグローバルＩＯ線ＧＩＯ，／ＧＩＯにそれぞれ接続する接続ゲート回路Ｇ＃０〜Ｇ＃３が設けられている。
【００５０】
なお、図２には図示されていないが、コラムアドレスは、コラムアドレス信号ＣＡ０〜ＣＡ３によって指定される１６アドレスとする。そして、ワード線と直行するコラム選択線ＣＳＬ０〜ＣＳＬＦ（図示せず）が、図示されたメモリセルアレイに共通して設けられている。
【００５１】
図３は、実施の形態１による半導体記憶装置１のセンスアンプ帯周辺の構成を示す回路図である。
【００５２】
図３を参照して、メモリセルアレイＭＡ＃００は、ワード線ＷＬ００とビット線ＢＬ００との交点に対応して設けられるメモリセルＣｅｌｌ００と、ワード線ＷＬ０１とビット線／ＢＬ００との交点に対応して設けられるメモリセルＣｅｌｌ１０と、ワード線ＷＬ００とビット線ＢＬ０１との交点に対応して設けられるメモリセルＣｅｌｌ０１と、ワード線ＷＬ０１とビット線／ＢＬ０１との交点に対応して設けられるメモリセルＣｅｌｌ１１とを含む。
【００５３】
なお、図３においては、図示の関係上、メモリセルアレイＭＡ＃００に含まれる４つのメモリセルのみ示されているが、実際には、ワード線ＷＬ００〜ＷＬ０Ｆおよびビット線対ＢＬ００，／ＢＬ００〜ＢＬ０Ｆ，／ＢＬ０Ｆに対応して２５６個のメモリセルがメモリセルアレイＭＡ＃００に含まれる。以下では、図３に示された範囲で説明を行なう。
【００５４】
メモリセルＣｅｌｌ００は、セルプレート電位Ｖｃｐに一端が接続されるキャパシタ１６と、キャパシタ１６のもう一端とビット線ＢＬ００との間に接続され、ワード線ＷＬ００にゲートが接続されるＮチャネルＭＯＳトランジスタ１８とを含む。メモリセルＣｅｌｌ０１，Ｃｅｌｌ１０，Ｃｅｌｌ１１も、メモリセルＣｅｌｌ００と同様の構成を有しており、各メモリセルの構成の説明は繰返さない。
【００５５】
また、メモリセルアレイＭＡ＃０１についても、メモリセルアレイＭＡ＃００と同様の構成を有しており、その説明は繰返さない。
【００５６】
センスアンプ帯ＳＡＢ＃０は、センスアンプ６２と、センスアンプ６２に対応して設けられる、イコライズ回路２０，２２，２４、分離ゲート回路６０，６６、接続回路６４およびスペアメモリセルＳＣｅｌｌ００，ＳＣｅｌｌ１０，ＳＣｅｌｌ２０，ＳＣｅｌｌ３０，ＳＣｅｌｌ４０，ＳＣｅｌｌ５０とを含む。
【００５７】
センスアンプ６２は、ビット線対ＢＬ０，／ＢＬ０に対応して設けられ、メモリセルアレイＭＡ＃００に接続されるビット線対ＢＬ００，／ＢＬ００およびメモリセルアレイＭＡ＃０１に接続されるビット線対ＢＬ１０，／ＢＬ１０に共有される。このように、センスアンプ帯ＳＡＢ＃０においては、センスアンプのレイアウト面積を削減するため、センスアンプの両側にビット線対を２組設けたシェアードセンスアンプ構成となっている。
【００５８】
センスアンプ６２は、駆動信号Ｓ０，／Ｓ０によって制御される。なお、センスアンプは、メモリブロックごとに独立して制御されるため、メモリブロックＢＬＯＣＫ０のセンスアンプ帯ＳＡＢ＃０に含まれるセンスアンプの駆動信号はＳ０と表わされ、たとえば、メモリブロックＢＬＯＣＫ１のセンスアンプ帯ＳＡＢ＃１に含まれるセンスアンプの駆動信号はＳ１と表わされる。
【００５９】
イコライズ回路２２は、ＮチャネルＭＯＳトランジスタ３４〜３６を含む。ＮチャネルＭＯＳトランジスタ３４は、ビット線ＢＬ０とビット線／ＢＬ０との間に接続され、信号ＳＡＥＱ０をゲートに受ける。ＮチャネルＭＯＳトランジスタ３５は、電位ＶＢＬが与えられるノードとビット線ＢＬ０との間に接続され、信号ＳＡＥＱ０をゲートに受ける。ＮチャネルＭＯＳトランジスタ３６は、電位ＶＢＬが与えられるノードとビット線／ＢＬ０との間に接続され、信号ＳＡＥＱ０をゲートに受ける。
【００６０】
イコライズ回路２２は、信号ＳＡＥＱ０が活性化されると、センスアンプ６２と直接接続されるビット線対ＢＬ０，／ＢＬ０を電位ＶＢＬにイコライズしてセンスアンプ６２を初期化する。
【００６１】
分離ゲート回路６０は、ＮチャネルＭＯＳトランジスタ３０，３１を含む。ＮチャネルＭＯＳトランジスタ３０は、ビット線ＢＬ０とビット線ＢＬ００との間に接続され、信号ＢＬＴＧ０をゲートに受ける。ＮチャネルＭＯＳトランジスタ３１は、ビット線／ＢＬ０とビット線／ＢＬ００との間に接続され、信号ＢＬＴＧ０をゲートに受ける。
【００６２】
分離ゲート回路６０は、信号ＢＬＴＧ０が非活性化されると、ビット線ＢＬ０をビット線ＢＬ００と電気的に分離し、ビット線ＢＬ／０をビット線／ＢＬ００と電気的に分離する。
【００６３】
分離ゲート回路６６は、ＮチャネルＭＯＳトランジスタ４０，４１を含む。ＮチャネルＭＯＳトランジスタ４０は、ビット線ＢＬ０とビット線ＢＬ１０との間に接続され、信号ＢＬＴＧ１をゲートに受ける。ＮチャネルＭＯＳトランジスタ４１は、ビット線／ＢＬ０とビット線／ＢＬ１０との間に接続され、信号ＢＬＴＧ１をゲートに受ける。
【００６４】
分離ゲート回路６６は、信号ＢＬＴＧ１が非活性化されると、ビット線ＢＬ０をビット線ＢＬ１０と電気的に分離し、ビット線ＢＬ／０をビット線／ＢＬ１０と電気的に分離する。
【００６５】
接続回路６４は、ＮチャネルＭＯＳトランジスタ５０，５１を含む。ＮチャネルＭＯＳトランジスタ５０は、ローカルＩＯ線ＬＩＯ０とビット線ＢＬ０との間に接続され、コラム選択線ＣＳＬ０にゲートが接続される。ＮチャネルＭＯＳトランジスタ５１は、ローカルＩＯ線／ＬＩＯ０とビット線／ＢＬ０との間に接続され、コラム選択線ＣＳＬ０にゲートが接続される。
【００６６】
接続回路６４は、コラム選択線ＣＳＬ０が活性化されると、ビット線ＢＬ０をローカルＩＯ線ＬＩＯ０と電気的に接続し、ビット線／ＢＬ０をローカルＩＯ線／ＬＩＯ０と電気的に接続する。
【００６７】
イコライズ回路２０，２４は、信号ＳＡＥＱ０に代えてそれぞれ信号ＢＬＥＱ０，ＢＬＥＱ１を受ける点でイコライズ回路２２と異なるが、その回路構成は、イコライズ回路２２と同じであるので、説明は繰返さない。ただし、イコライズ回路２２がイコライズするビット線対ＢＬ０，／ＢＬ０は、メモリセルアレイが接続されるビット線ＢＬ００，／ＢＬ００，ＢＬ１０，／ＢＬ１０に比べて容量が小さいので、イコライズ回路２２に含まれる３つのトランジスタのサイズは、イコライズ回路２０，２４に含まれるトランジスタのサイズに比べて小さい。
【００６８】
スペアメモリセルＳＣｅｌｌ００は、スペアワード線ＳＷＬ００とビット線ＢＬ０との交点に対応して設けられ、スペアメモリセルＳＣｅｌｌ１０は、スペアワード線ＳＷＬ０１とビット線／ＢＬ０との交点に対応して設けられる。スペアメモリセルＳＣｅｌｌ２０は、スペアワード線ＳＷＬ０２とビット線ＢＬ０との交点に対応して設けられ、スペアメモリセルＳＣｅｌｌ３０は、スペアワード線ＳＷＬ０３とビット線／ＢＬ０との交点に対応して設けられる。スペアメモリセルＳＣｅｌｌ４０は、スペアワード線ＳＷＬ０４とビット線ＢＬ０との交点に対応して設けられ、スペアメモリセルＳＣｅｌｌ５０は、スペアワード線ＳＷＬ０５とビット線／ＢＬ０との交点に対応して設けられる。
【００６９】
なお、各スペアメモリセルＳＣｅｌｌ００〜ＳＣｅｌｌ５０の構成は、メモリセルＣｅｌｌ００の構成と同じであるので、その説明は繰返さない。
【００７０】
スペアメモリセルＳＣｅｌｌ００〜ＳＣｅｌｌ５０は、メモリセルアレイＭＡ＃００，ＭＡ＃０１に含まれるメモリセルの予備用セルとして用いられるほか、センスアンプ６２に読出されたデータを一時的に保持するデータ保持回路として用いられる。スペアメモリセルＳＣｅｌｌ００〜ＳＣｅｌｌ５０は、メモリセルＣｅｌｌ００，Ｃｅｌｌ１０に比べてセンスアンプ６２に近接して配置されているので、センスアンプ６２からのデータの書込みおよびセンスアンプ６２へのデータの読出しが高速に行なわれる。
【００７１】
センスアンプ帯ＳＡＢ＃０は、さらに、センスアンプ６３と、センスアンプ６３に対応して設けられる、イコライズ回路２１，２３，２５、分離ゲート回路６１，６７、接続回路６５およびスペアメモリセルＳＣｅｌｌ０１，ＳＣｅｌｌ１１，ＳＣｅｌｌ２１，ＳＣｅｌｌ３１，ＳＣｅｌｌ４１，ＳＣｅｌｌ５１とを含む。
【００７２】
センスアンプ６３は、ビット線対ＢＬ１，／ＢＬ１に対応して設けられ、メモリセルアレイＭＡ＃００に接続されるビット線対ＢＬ０１，／ＢＬ０１およびメモリセルアレイＭＡ＃０１に接続されるビット線対ＢＬ１１，／ＢＬ１１に共有される。センスアンプ６３も、センスアンプ６２と同様に、駆動信号Ｓ０，／Ｓ０によって制御される。
【００７３】
イコライズ回路２３は、ＮチャネルＭＯＳトランジスタ３７〜３９を含む。ＮチャネルＭＯＳトランジスタ３７は、ビット線ＢＬ１とビット線／ＢＬ１との間に接続され、信号ＳＡＥＱ０をゲートに受ける。ＮチャネルＭＯＳトランジスタ３８は、電位ＶＢＬが与えられるノードとビット線ＢＬ１との間に接続され、信号ＳＡＥＱ０をゲートに受ける。ＮチャネルＭＯＳトランジスタ３９は、電位ＶＢＬが与えられるノードとビット線／ＢＬ１との間に接続され、信号ＳＡＥＱ０をゲートに受ける。
【００７４】
イコライズ回路２３は、信号ＳＡＥＱ０が活性化されると、センスアンプ６３と直接接続されるビット線対ＢＬ１，／ＢＬ１を電位ＶＢＬにイコライズしてセンスアンプ６３を初期化する。
【００７５】
分離ゲート回路６１は、ＮチャネルＭＯＳトランジスタ３２，３３を含む。ＮチャネルＭＯＳトランジスタ３２は、ビット線ＢＬ１とビット線ＢＬ０１との間に接続され、信号ＢＬＴＧ０をゲートに受ける。ＮチャネルＭＯＳトランジスタ３３は、ビット線／ＢＬ１とビット線／ＢＬ０１との間に接続され、信号ＢＬＴＧ０をゲートに受ける。
【００７６】
分離ゲート回路６１は、信号ＢＬＴＧ０が非活性化されると、ビット線ＢＬ１をビット線ＢＬ０１と電気的に分離し、ビット線ＢＬ／１をビット線／ＢＬ０１と電気的に分離する。
【００７７】
分離ゲート回路６７は、ＮチャネルＭＯＳトランジスタ４２，４３を含む。ＮチャネルＭＯＳトランジスタ４２は、ビット線ＢＬ１とビット線ＢＬ１１との間に接続され、信号ＢＬＴＧ１をゲートに受ける。ＮチャネルＭＯＳトランジスタ４３は、ビット線／ＢＬ１とビット線／ＢＬ１１との間に接続され、信号ＢＬＴＧ１をゲートに受ける。
【００７８】
分離ゲート回路６７は、信号ＢＬＴＧ１が非活性化されると、ビット線ＢＬ１をビット線ＢＬ１１と電気的に分離し、ビット線ＢＬ／１をビット線／ＢＬ１１と電気的に分離する。
【００７９】
接続回路６５は、ＮチャネルＭＯＳトランジスタ５２，５３を含む。ＮチャネルＭＯＳトランジスタ５２は、ローカルＩＯ線ＬＩＯ０とビット線ＢＬ１との間に接続され、コラム選択線ＣＳＬ１にゲートが接続される。ＮチャネルＭＯＳトランジスタ５３は、ローカルＩＯ線／ＬＩＯ０とビット線／ＢＬ１との間に接続され、コラム選択線ＣＳＬ１にゲートが接続される。
【００８０】
接続回路６５は、コラム選択線ＣＳＬ１が活性化されると、ビット線ＢＬ１をローカルＩＯ線ＬＩＯ０と電気的に接続し、ビット線／ＢＬ１をローカルＩＯ線／ＬＩＯ０と電気的に接続する。
【００８１】
イコライズ回路２１，２５は、信号ＳＡＥＱ０に代えてそれぞれ信号ＢＬＥＱ０，ＢＬＥＱ１を受ける点でイコライズ回路２３と異なるが、その回路構成は、イコライズ回路２３と同じであるので、説明は繰返さない。ただし、イコライズ回路２３がイコライズするビット線対ＢＬ１，／ＢＬ１は、メモリセルアレイが接続されるビット線ＢＬ０１，／ＢＬ０１，ＢＬ１１，／ＢＬ１１に比べて容量が小さいので、イコライズ回路２３に含まれる３つのトランジスタのサイズは、イコライズ回路２１，２５に含まれるトランジスタのサイズに比べて小さい。
【００８２】
スペアメモリセルＳＣｅｌｌ０１は、スペアワード線ＳＷＬ００とビット線ＢＬ１との交点に対応して設けられ、スペアメモリセルＳＣｅｌｌ１１は、スペアワード線ＳＷＬ０１とビット線／ＢＬ１との交点に対応して設けられる。スペアメモリセルＳＣｅｌｌ２１は、スペアワード線ＳＷＬ０２とビット線ＢＬ１との交点に対応して設けられ、スペアメモリセルＳＣｅｌｌ３１は、スペアワード線ＳＷＬ０３とビット線／ＢＬ１との交点に対応して設けられる。スペアメモリセルＳＣｅｌｌ４１は、スペアワード線ＳＷＬ０４とビット線ＢＬ１との交点に対応して設けられ、スペアメモリセルＳＣｅｌｌ５１は、スペアワード線ＳＷＬ０５とビット線／ＢＬ１との交点に対応して設けられる。
【００８３】
なお、各スペアメモリセルＳＣｅｌｌ０１〜ＳＣｅｌｌ５１の構成は、メモリセルＣｅｌｌ００の構成と同じであるので、その説明は繰返さない。
【００８４】
スペアメモリセルＳＣｅｌｌ０１〜ＳＣｅｌｌ５１は、メモリセルアレイＭＡ＃００，ＭＡ＃０１に含まれるメモリセルの予備用セルとして用いられるほか、センスアンプ６３に読出されたデータを一時的に保持するデータ保持回路として用いられる。スペアメモリセルＳＣｅｌｌ０１〜ＳＣｅｌｌ５１は、メモリセルＣｅｌｌ０１，Ｃｅｌｌ１１に比べてセンスアンプ６３に近接して配置されているので、センスアンプ６３からのデータの書込みおよびセンスアンプ６３へのデータの読出しが高速に行なわれる。
【００８５】
センスアンプによってローカルＩＯ線ＬＩＯ０，／ＬＩＯ０に読出されたデータは、ゲート回路Ｇ＃０を介してグローバルＩＯ線ＧＩＯ，／ＧＩＯに読出され、入出力回路１４に伝達される。ゲート回路Ｇ＃０は、ＮチャネルＭＯＳトランジスタ１１，１２を含む。ＮチャネルＭＯＳトランジスタ１１は、ローカルＩＯ線ＬＩＯ０とグローバルＩＯ線ＧＩＯとの間に接続され、信号ＩＯＳＷ０をゲートに受ける。ＮチャネルＭＯＳトランジスタ１２は、ローカルＩＯ線／ＬＩＯ０とグローバルＩＯ線／ＧＩＯとの間に接続され、信号ＩＯＳＷ０をゲートに受ける。
【００８６】
図４〜図８は、図１に示す制御回路２の構成を示す回路図である。説明の便宜上、図４〜図８においては、バンク０のメモリブロックＢＬＯＣＫ０に対応する部分のみが示され、以下では、特に必要がないかぎり、バンクおよびメモリブロックに対応する符号は付せずに説明を行なう。
【００８７】
図４を参照して、制御回路２は、ＡＮＤゲート５０２〜５１２と、ＯＲゲート５１４と、モード設定回路５１６と、制御信号入力バッファ５１８と、ＮＡＮＤゲート５２０とを含む。
【００８８】
ＡＮＤゲート５０２は、クロック信号ＣＬＫに同期して動作し、内部フラグＣＭＤｆｌａｇおよびメモリ制御装置８からコマンドＣＭＤとして受けるチップセレクト信号／ＣＳの論理積を演算し、その演算結果を信号ＮＯＰとして出力する。ここで、内部フラグＣＭＤｆｌａｇは、メモリ制御装置８からコマンドＣＭＤを受付ける状態にあるときにＨ（論理ハイ）レベルとなる信号である。ＡＮＤゲート５０４は、クロック信号ＣＬＫに同期して動作し、チップセレクト信号／ＣＳの反転信号、内部フラグＣＭＤｆｌａｇ、およびメモリ制御装置８からコマンドＣＭＤとして受けるコラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥの論理積を演算し、その演算結果をＡＮＤゲート５１０へ出力する。
【００８９】
ＡＮＤゲート５０６は、クロック信号ＣＬＫに同期して動作し、チップセレクト信号／ＣＳの反転信号、内部フラグＣＭＤｆｌａｇ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥの反転信号の論理積を演算し、その演算結果をＡＮＤゲート５１２へ出力する。ＡＮＤゲート５０８は、クロック信号ＣＬＫに同期して動作し、チップセレクト信号／ＣＳの反転信号、内部フラグＣＭＤｆｌａｇ、コラムアドレスストローブ信号／ＣＡＳの反転信号およびライトイネーブル信号／ＷＥの反転信号の論理積を演算し、その演算結果をモードセレクトコマンドＭＲＳＣＭＤとしてモード設定回路５１６へ出力する。
【００９０】
ＡＮＤゲート５１０は、モード設定回路５１６から出力される信号ＡＬＬＤＩＳＡＢＬＥの反転信号およびＡＮＤゲート５０４からの出力信号の論理積を演算し、その演算結果をリードコマンドＲＤＣＭＤとして出力する。ＡＮＤゲート５１２は、信号ＡＬＬＤＩＳＡＢＬＥの反転信号およびＡＮＤゲート５０６からの出力信号の論理積を演算し、その演算結果をライトコマンドＷＲＴＣＭＤとして出力する。ＯＲゲート５１４は、ＡＮＤゲート５１０，５１２の出力信号の論理和を演算し、その演算結果を内部信号ＲＡＳとして出力する。
【００９１】
制御信号入力バッファ５１８は、信号ＡＬＬＤＩＳＡＢＬＥがＨレベルのとき活性化し、チップセレクト信号／ＣＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびロウアドレスストローブ信号／ＲＡＳを受け、半導体記憶装置１を従来のＳＤＲＡＭとして機能させるための各種内部信号を出力する。すなわち、信号ＡＬＬＤＩＳＡＢＬＥがＨレベルのときは、リードコマンドＲＤＣＭＤ、ライトコマンドＷＲＴＣＭＤおよび内部信号ＲＡＳは発生せず、一方、制御信号入力バッファ５１８が活性化されて、半導体記憶装置１は従来のＳＤＲＡＭとして動作する。
【００９２】
モード設定回路５１６は、モードセレクトコマンドＭＲＳＣＭＤがＨレベルのとき、メモリ制御装置８からモード設定信号として受けるアドレス信号ＡＤＤＲＥＳＳに応じて半導体記憶装置１のモードを設定する。そして、モード設定回路５１６は、その設定したモードに応じて、信号ＳＷＬ＿ｔｅｓｔ，／Ｓｐａｒｅ＿ｔｅｓｔ，／ＲＥＦ＿ｔｅｓｔ，／ＲＣＬ＿ｔｅｓｔ、信号Ｎｏ＿Ｄｅｌａｙおよび信号ＡＬＬＤＩＳＡＢＬＥを出力する。
【００９３】
信号ＳＷＬ＿ｔｅｓｔ，／Ｓｐａｒｅ＿ｔｅｓｔ，／ＲＥＦ＿ｔｅｓｔ，／ＲＣＬ＿ｔｅｓｔは、テスト用の信号であって、後ほど説明する。信号Ｎｏ＿Ｄｅｌａｙは、後述するリード信号ＲＤの発生を１クロック早めるための信号である。信号ＡＬＬＤＩＳＡＢＬＥは、この半導体記憶装置１を従来の半導体記憶装置として動作させるための信号である。
【００９４】
ＮＡＮＤゲート５２０は、信号ＡＬＬＤＩＳＡＢＬＥの反転信号および内部信号Ｒｅａｄｙの論理積を演算し、その演算結果を反転して信号／Ｒｅａｄｙを出力する。そして、信号ＡＬＬＤＩＳＡＢＬＥがＬレベルのとき、ＮＡＮＤゲート５２０の出力信号は、半導体記憶装置１が従来機能として動作するときにロウアドレスストローブ信号／ＲＡＳが入力される端子を介して、外部のメモリ制御装置８へ出力される。すなわち、半導体記憶装置１においては、信号／Ｒｅａｄｙ用の出力端子と、半導体記憶装置１が従来機能として動作するときのロウアドレスストローブ信号／ＲＡＳの入力端子とが共用される。
【００９５】
図５を参照して、制御回路２は、リードコマンドＲＤＣＭＤおよび内部信号ＨＩＴの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート５２２と、ＮＡＮＤゲート５２２からの出力信号を反転した信号を出力するインバータ５２４とをさらに含む。
【００９６】
また、制御回路２は、インバータ５２４からの出力信号および内部フラグＲＣＬｆｌａｇの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート５２６と、ＮＡＮＤゲート５２６からの出力信号を反転してリコール信号ＲＣＬを出力するインバータ５２８と、インバータ５２８からの出力信号を１クロック遅延してリード信号ＲＤを出力する遅延回路５３０とを含む。
【００９７】
また、さらに、制御回路２は、インバータ５２４からの出力信号および内部フラグＲＣＬｆｌａｇの反転信号の論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート５３２と、ＮＡＮＤゲート５３２からの出力信号を反転した信号を出力するインバータ５３４と、インバータ５３４からの出力信号を１クロック遅延してリード信号ＲＤを出力する遅延回路５３６と、インバータ５３４からの出力信号および信号Ｎｏ＿Ｄｅｌａｙの論理積を演算し、その演算結果をリード信号ＲＤとして出力するＡＮＤゲート５３８とを含む。
【００９８】
また、さらに、制御回路２は、内部信号ＨＩＴの反転信号およびリードコマンドＲＤＣＭＤの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート５４０と、ＮＡＮＤゲート５４０からの出力信号を反転した信号を出力するインバータ５４２とを含む。
【００９９】
また、さらに、制御回路２は、信号ＢＬＥＱの反転信号およびインバータ５４２からの出力信号の論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート５４４と、ＮＡＮＤゲート５４４からの出力信号を反転してプリチャージ信号ＰＲＥを出力するインバータ５４６と、インバータ５４６からの出力信号を２クロック遅延してアクト信号ＡＣＴを出力する遅延回路５４８と、インバータ５４２からの出力信号および信号ＢＬＥＱの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート５５２と、ＮＡＮＤゲート５５２からの出力信号を反転してアクト信号ＡＣＴを出力するインバータ５５４と、アクト信号ＡＣＴを２クロック遅延してリード信号ＲＤを出力する遅延回路５５０とを含む。
【０１００】
また、さらに、制御回路２は、クロック信号ＣＬＫに相補なクロック信号／ＣＬＫに同期して動作し、リード信号ＲＤを反転して信号Ｒｅａｄｙを出力するインバータ５５６と、クロック信号ＣＬＫに同期して動作し、インバータ５５６からの出力信号を反転した信号を出力するインバータ５５８と、インバータ５５８からの出力信号を１クロック遅延した信号を出力する遅延回路５６０とを含む。
【０１０１】
また、さらに、制御回路２は、遅延回路５６０からの出力信号および内部フラグＲＥＦｆｌａｇの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート５６２と、ＮＡＮＤゲート５６２からの出力信号を反転してリフレッシュ信号ＲＥＦを出力するインバータ５６４と、インバータ５６４からの出力信号を３クロック遅延して内部信号ＣＭＤＥＮを出力する遅延回路５６６とを含む。
【０１０２】
また、さらに、制御回路２は、遅延回路５６０からの出力信号および内部フラグＲＥＦｆｌａｇの反転信号の論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート５６８と、ＮＡＮＤゲート５６８からの出力信号を反転した信号を出力するインバータ５７０と、インバータ５７０からの出力信号を１クロック遅延した信号を出力する遅延回路５７２とを含む。
【０１０３】
また、さらに、制御回路２は、遅延回路５７２からの出力信号および内部フラグＲＳＴｆｌａｇの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート５７４と、ＮＡＮＤゲート５７４からの出力信号を反転してリストア信号ＲＳＴを出力するインバータ５７６と、インバータ５７６からの出力信号を２クロック遅延して内部信号ＣＭＤＥＮを出力する遅延回路５７８とを含む。
【０１０４】
また、さらに、制御回路２は、遅延回路５７２からの出力信号および内部フラグＲＳＴｆｌａｇの反転信号の論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート５８０と、ＮＡＮＤゲート５８０からの出力信号を反転した信号を出力するインバータ５８２と、インバータ５８２からの出力信号を２クロック遅延して内部信号ＣＭＤＥＮを出力する遅延回路５８４とを含む。
【０１０５】
内部信号ＨＩＴは、図１に示したロウアドレスレジスタ７から出力される信号であって、メモリ制御装置８からアドレス信号ＡＤＤＲＥＳＳによって指定されたロウアドレスに対応するワード線が既に選択されているときにＨレベルとなる信号である。なお、ロウアドレスレジスタ７の構成については、後ほど詳しく説明する。
【０１０６】
リコール信号ＲＣＬは、リコール動作を指示する信号である。リコール動作とは、データ保持回路として用いられるスペアメモリセルに一時的に保持されているデータをセンスアンプに再度読出す動作をいう。
【０１０７】
リード信号ＲＤは、センスアンプに読出されたデータの外部への出力を指示する信号である。リード信号ＲＤがＨレベルになると、その半クロック後に信号ＲｅａｄｙがＬ（論理ロー）レベルとなり、Ｈレベルの信号／Ｒｅａｄｙがメモリ制御装置８へ出力される。これによって、メモリ制御装置８は、データ出力タイミングを認識することができ、信号／ＲｅａｄｙがＨレベルになった後、データＤＡＴＡがメモリ制御装置８へ出力される。
【０１０８】
プリチャージ信号ＰＲＥは、ビット線対のプリチャージ動作を指示する信号である。アクト信号ＡＣＴは、指定されたロウアドレスに対応するワード線を活性化する信号である。
【０１０９】
リフレッシュ信号ＲＥＦは、リフレッシュ動作を指示する信号である。実施の形態１による半導体記憶装置１においては、リフレッシュ動作は、２段階で実行される。すなわち、リフレッシュ動作の実行が指示されると、リフレッシュ対象のメモリセルからセンスアンプにデータが読出されて増幅された後、予め指定されるスペアワード線に接続されるスペアメモリセルに一時的にそのデータが格納され、一旦リフレッシュ動作は終了する。そして、第２段階として、後述するリストア動作が実行され、スペアメモリセルに一時的に格納していたデータがセンスアンプに読出されて元のメモリセルに書込まれる。
【０１１０】
このようにリフレッシュ動作を２段階にわけたのは、以下の理由による。半導体記憶装置１は、ビット線のプリチャージ、データの読出し、センスアンプによる増幅および元のメモリセルへの書込みからなる一連のリフレッシュ動作中にコマンドＣＭＤを受付けることはできない。これは、半導体記憶装置１の外部からみれば、コマンドが受付けられない待ち時間となる。そこで、リフレッシュ動作を２段階にわけ、リフレッシュ動作により発生する待ち時間が短縮されている。
【０１１１】
また、一時的なデータ保持回路として、センスアンプに近接して配置されるスペアメモリセルが用いられるため、スペアメモリセルに対するデータの読書きは高速である。さらに、新たなデータ保持回路をセンスアンプ近傍に備える必要がないので、エリアペナルティが抑えられる。
【０１１２】
リストア信号ＲＳＴは、リストア動作を指示する信号である。リストア動作とは、リフレッシュ信号ＲＥＦによってスペアメモリセルに一時的に保持されたデータを元のメモリセルへ書戻す動作をいう。
【０１１３】
なお、ＮＡＮＤゲート５４４，５５２に入力される信号ＢＬＥＱは、メモリセルアレイに接続されるビット線対をイコライズする信号であって、該当するメモリブロックのプリチャージ信号ＰＲＥによってＨレベルとなり、アクト信号ＡＣＴによってＬレベルとなる。
【０１１４】
図６を参照して、制御回路２は、内部フラグセット回路１０２をさらに含む。内部フラグセット回路１０２は、ＳＲフリップフロップ回路５８６，５９０，５９２，５９６と、ＯＲゲート５８８，５９４とからなる。
【０１１５】
ＳＲフリップフロップ回路５８６は、後述するリフレッシュ要求信号ＲＥＦＲＥＱおよびリフレッシュ信号ＲＥＦをそれぞれセット入力およびリセット入力に受け、内部フラグＲＥＦｆｌａｇを出力する。
【０１１６】
ＯＲゲート５８８は、リフレッシュ信号ＲＥＦおよびリストア信号ＲＳＴの論理和を演算し、その演算結果をＳＲフリップフロップ回路５９０へ出力する。ＳＲフリップフロップ回路５９０は、ＯＲゲート５８８からの出力信号およびリコール信号ＲＣＬをそれぞれセット入力およびリセット入力に受け、内部フラグＲＣＬｆｌａｇを出力する。
【０１１７】
ＳＲフリップフロップ回路５９２は、リフレッシュ信号ＲＥＦおよびリストア信号ＲＳＴをそれぞれセット入力およびリセット入力に受け、内部フラグＲＳＴｆｌａｇを出力する。
【０１１８】
ＯＲゲート５９４は、リードコマンドＲＤＣＭＤ、ライトコマンドＷＲＴＣＭＤおよびモードセレクトコマンドＭＲＳＣＭＤの論理和を演算し、その演算結果をＳＲフリップフロップ回路５９６へ出力する。ＳＲフリップフロップ回路５９６は、内部信号ＣＭＤＥＮおよびＯＲゲート５８８からの出力信号をそれぞれセット入力およびリセット入力に受け、内部フラグＣＭＤｆｌａｇを出力する。
【０１１９】
図７を参照して、制御回路２は、信号ＮＯＰおよび内部フラグＲＥＦｆｌａｇの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート５９８と、ＮＡＮＤゲート５９８からの出力信号を反転してリフレッシュ信号ＲＥＦを出力するインバータ６００とをさらに含む。
【０１２０】
また、制御回路２は、信号ＮＯＰおよび内部フラグＲＳＴｆｌａｇの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート６０２と、ＮＡＮＤゲート６０２からの出力信号を反転してリストア信号ＲＳＴを出力するインバータ６０４とを含む。
【０１２１】
さらに、制御回路２は、信号ＮＯＰ、内部フラグＲＥＦｆｌａｇの反転信号、内部フラグＲＳＴｆｌａｇの反転信号および内部フラグＲＣＬｆｌａｇの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート６０６と、ＮＡＮＤゲート６０６からの出力信号を反転してリコール信号ＲＣＬを出力するインバータ６０８とを含む。
【０１２２】
この回路は、メモリ制御装置８からコマンドＣＭＤによる動作指令を受けておらず、かつ、内部フラグＣＭＤｆｌａｇがＨレベルにあるとき、すなわち信号ＮＯＰがＨレベルとなるノーオペレーション状態のときに活性化される。
【０１２３】
図８を参照して、制御回路２は、リフレッシュタイマ６１０と、リフレッシュアドレスカウンタ６１２とをさらに含む。
【０１２４】
リフレッシュタイマ６１０は、所定のリフレッシュ周期でリフレッシュ動作を要求するリフレッシュ要求信号ＲＥＦＲＥＱを発生し、リフレッシュアドレスカウンタ６１２へ出力する。リフレッシュアドレスカウンタ６１２は、リフレッシュ要求信号ＲＥＦＲＥＱに応じてリフレッシュカウンタをカウントアップし、リフレッシュ対象のメモリセル行を選択するためのロウアドレス信号ＲＡ＜０：６＞およびバンクアドレス信号ＢＡ０，ＢＡ１を発生する。
【０１２５】
図９は、図１に示すロウアドレスレジスタ７の機能ブロック図である。ここで、ロウアドレスレジスタ７は、メモリセルアレイ６の各バンクのメモリブロック毎に設けられ、図９においては、バンク０のメモリブロックＢＬＯＣＫ０に対応するロウアドレスレジスタについて示されている。
【０１２６】
図９を参照して、ロウアドレスレジスタ７は、レジスタアレイ６２２と、スペアワード線ＳＷＬ００〜ＳＷＬ０５にそれぞれ対応して設けられるスペアデコーダ６２４〜６３４と、ＡＮＤゲート６３６，６３８とを含む。
【０１２７】
レジスタアレイ６２２は、ＡＣＴ信号により活性化されたワード線に対応するロウアドレスを内部に保持する。レジスタアレイ６２２は、アクト信号ＡＣＴを受けると、そのアクト信号ＡＣＴに応じて活性化されるワード線に対応するロウアドレス信号ＲＡ＜０：４＞を制御回路２から受け、次にプリチャージ信号ＰＲＥを受けるまで内部に保持する。そして、リードコマンドＲＤＣＭＤおよびライトコマンドＷＲＴＣＭＤの論理和である内部信号ＲＡＳを受けると、その内部信号ＲＡＳとともに受ける読出または書込対象のロウアドレス信号ＲＡ＜０：４＞を、保持しているロウアドレスと比較し、一致すると、内部信号ＨＩＴをＨレベルで出力する。
【０１２８】
スペアデコーダ６２４〜６３４は、それぞれに対応するスペアワード線ＳＷＬ００〜ＳＷＬ０５の動作モードを設定し、スペアワード線ＳＷＬ００〜ＳＷＬ０５それぞれに対応する活性化信号ＳＷＬ００ＥＮ〜ＳＷＬ０５ＥＮを出力する。各スペアワード線に対して、スペアワード線をワード線の予備線として使用する第１の動作モード、リフレッシュ動作に伴って読出されたデータの一時記憶メモリセルとして使用する第２の動作モード、およびリコール動作用のデータの一時記憶メモリセルとして使用する第３の動作モードのいずれかのモードが設定される。
【０１２９】
スペアデコーダ６２４〜６３４は、対応するスペアワード線が第１の動作モードとして使用されるとき、対象のワード線に対応するロウアドレスが内部設定され、内部信号ＲＡＳとともに受ける読出または書込対象のロウアドレス信号ＲＡ＜０：４＞を、内部設定されたロウアドレスと比較し、一致していれば、対応する活性化信号ＳＷＬ０ＥＮ〜ＳＷＬ５ＥＮをＨレベルで出力する。
【０１３０】
また、スペアデコーダ６２４〜６３４は、対応するスペアワード線が第２の動作モードとして使用されるとき、信号ＲＥＦＳＷＬＥＮが活性化されると、対応する活性化信号ＳＷＬ０ＥＮ〜ＳＷＬ５ＥＮをＨレベルで出力する。ここで、信号ＲＥＦＳＷＬＥＮは、リフレッシュ動作に伴ってセンスアンプに読出されたデータをスペアワード線に接続されるスペアメモリセルに書込むとき、およびスペアメモリセルに書込まれたデータを元のメモリセルに復帰するために再びセンスアンプに読出すときに活性化される信号であって、制御回路２においてリフレッシュ信号ＲＥＦまたはリストア信号ＲＳＴを遅延して生成される。
【０１３１】
さらに、スペアデコーダ６２４〜６３４は、対応するスペアワード線が第３の動作モードとして使用されるとき、信号ＲＣＬＳＷＬＥＮが活性化されると、対応する活性化信号ＳＷＬ０ＥＮ〜ＳＷＬ５ＥＮをＨレベルで出力する。ここで、信号ＲＣＬＳＷＬＥＮは、リコール動作において、センスアンプに読出されたデータをスペアワード線に接続されるスペアメモリセルに書込むとき、およびスペアメモリセルに書込まれたデータを再びセンスアンプに読出すときに活性化される信号であって、制御回路２において信号ＳＡＥＱが活性化される直前に活性化される。
【０１３２】
各スペアデコーダ６２４〜６３４においては、その動作モードを設定する前に各動作モードをテストすることができる。信号ＳＷＬ＿ｔｅｓｔ，／Ｓｐａｒｅ＿ｔｅｓｔ，／ＲＥＦ＿ｔｅｓｔ，／ＲＣＬ＿ｔｅｓｔは、各動作モードをテストするための信号であって、信号ＳＷＬ＿ｔｅｓｔが活性化されているとき、信号／Ｓｐａｒｅ＿ｔｅｓｔ，／ＲＥＦ＿ｔｅｓｔ，／ＲＣＬ＿ｔｅｓｔが活性化されると、それぞれ第１，第２および第３の動作モードの動作テストを行うことができる。
【０１３３】
ＡＮＤゲート６３６は、ロウアドレス信号ＲＡ５，ＲＡ６の論理積を演算し、その演算結果をブロック選択信号ＢＬＫ０ＳＥＬとして出力する。また、ＡＮＤゲート６３８は、バンクアドレス信号ＢＡ０，ＢＡ１の論理積を演算し、その演算結果をバンク選択信号ＢＮＫ０ＳＥＬとして出力する。
【０１３４】
なお、図９においては、バンク０のメモリブロックＢＬＯＣＫ０に対応するロウアドレスレジスタについて図示されているが、たとえば、バンク１のメモリブロックＢＬＯＣＫ１に対応するロウアドレスレジスタにおいては、ＡＮＤゲート６３６は、ロウアドレス信号ＲＡ５の反転信号およびロウアドレス信号ＲＡ６の論理積を演算し、その演算結果をブロック選択信号ＢＬＫ１ＳＥＬとして出力し、ＡＮＤゲート６３８は、バンクアドレス信号ＢＡ０の反転信号およびバンクアドレス信号ＢＡ１の論理積を演算し、その演算結果をバンク選択信号ＢＮＫ１ＳＥＬとして出力する。
【０１３５】
図１０は、図９に示すレジスタアレイ６２２の構成を示す回路図である。
図１０を参照して、レジスタアレイ６２２は、ＮＡＮＤゲート６５２，６５６と、インバータ６５４，６５８と、ＡＮＤゲート６６０〜６６８と、ＳＲフリップフロップ回路６７０〜６８０と、インバータ６８２〜６９０とを含む。
【０１３６】
ＮＡＮＤゲート６５２は、アクト信号ＡＣＴ、ブロック選択信号ＢＬＫ０ＳＥＬおよびバンク選択信号ＢＮＫ０ＳＥＬの論理積を演算し、その演算結果を反転した信号を出力する。インバータ６５４は、ＮＡＮＤゲート６５２からの出力信号を反転した信号を出力する。ＡＮＤゲート６６０〜６６８は、それぞれロウアドレス信号ＲＡ０〜ＲＡ４およびインバータ６５４からの出力信号の論理積を演算し、その演算結果をそれぞれＳＲフリップフロップ回路６７２〜６８０へ出力する。
【０１３７】
ＮＡＮＤゲート６５６は、プリチャージ信号ＰＲＥ、ブロック選択信号ＢＬＫ０ＳＥＬおよびバンク選択信号ＢＮＫ０ＳＥＬの論理積を演算し、その演算結果を反転した信号を出力する。インバータ６５８は、ＮＡＮＤゲート６５６からの出力信号を反転した信号を出力する。
【０１３８】
ＳＲフリップフロップ回路６７０は、インバータ６５４からの出力信号をセット入力に受ける。ＳＲフリップフロップ回路６７２〜６８０は、ＡＮＤゲート６６０〜６６８からの出力信号をそれぞれセット入力に受ける。ＳＲフリップフロップ回路６７０〜６８０は、いずれもインバータ６５８からの出力信号をリセット入力に受け、その信号に応じて内部状態がリセットされる。インバータ６８２〜６９０は、それぞれＳＲフリップフロップ回路６７２〜６８０からの出力信号を反転した信号を出力する。
【０１３９】
また、レジスタアレイ６２２は、ＰチャネルＭＯＳトランジスタ７０８と、インバータ７０６と、ＮチャネルＭＯＳトランジスタ７１０と、ノードＮ１，Ｎ０の間に並列に接続されるアドレスビット比較回路６９２〜７００とをさらに含む。
【０１４０】
ＰチャネルＭＯＳトランジスタ７０８は、電源ノードおよびノードＮ１に接続され、内部信号ＲＡＳをゲートに受ける。インバータ７０６は、内部信号ＲＡＳを反転した信号を出力する。ＮチャネルＭＯＳトランジスタ７１０は、ノードＮ０および接地ノードに接続され、インバータ７０６からの出力信号をゲートに受ける。
【０１４１】
アドレスビット比較回路６９２は、ＰチャネルＭＯＳトランジスタ７１６，７１８と、ＮチャネルＭＯＳトランジスタ７２０，７２２とを含む。ＰチャネルＭＯＳトランジスタ７１６，７１８は、電源ノードとノードＮ０との間に直列に接続され、インバータ６８２からの出力信号およびロウアドレス信号ＲＡ０をそれぞれゲートに受ける。ＮチャネルＭＯＳトランジスタ７２０，７２２は、ノードＮ１と接地ノードとの間に直列に接続され、インバータ６８２からの出力信号およびロウアドレス信号ＲＡ０をそれぞれゲートに受ける。
【０１４２】
アドレスビット比較部６９４〜７００は、入力されるロウアドレス信号ＲＡ０に代えてロウアドレス信号ＲＡ１〜ＲＡ４がそれぞれ与えられ、インバータ６８２からの出力信号に代えてインバータ６８４〜６９０からの出力信号がそれぞれ与えられる点においてアドレスビット比較部６９２と異なるが、内部の構成は、アドレスビット比較部６９２と同じであるので、説明は繰返さない。
【０１４３】
さらに、レジスタアレイ６２２は、ＮＡＮＤゲート７０２，７１２と、インバータ７０４，７１４とを含む。
【０１４４】
ＮＡＮＤゲート７１２は、内部信号ＲＡＳ、ブロック選択信号ＢＬＫ０ＳＥＬおよびバンク選択信号ＢＮＫ０ＳＥＬの論理積を演算し、その演算結果を反転した信号を出力する。インバータ７１４は、ＮＡＮＤゲート７１２からの出力信号を反転してＮＡＮＤゲート７０２へ出力する。
【０１４５】
ＮＡＮＤゲート７０２は、ＳＲフリップフロップ回路６７０からの出力信号、ノードＮ１上の信号、インバータ７１４からの出力信号およびノードＮ０上の信号を反転した信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ７０４は、ＮＡＮＤゲート７０２からの出力信号を反転して内部信号ＨＩＴを出力する。
【０１４６】
以下、このレジスタアレイ６２２の動作について簡単に説明する。メモリ制御装置８から入力されたアドレス信号ＡＤＤＲＥＳＳおよびコマンドＣＭＤに基づいて、バンク０のメモリブロック０が選択され、アクト信号ＡＣＴが活性化されると、ＳＲフリップフロップ回路６７２〜６８０は、そのアドレス信号ＡＤＤＲＥＳＳによって指定されたロウアドレス信号ＲＡ＜０：４＞を保持する。これによって、活性化されたワード線のロウアドレスがレジスタアレイ６２２に記憶される。
【０１４７】
そして、その後、メモリ制御装置８から入力されたアドレス信号ＡＤＤＲＥＳＳおよびコマンドＣＭＤに基づいて、リードコマンドＲＤＣＭＤまたはライトコマンドＷＲＴＣＭＤが活性化されると、アドレスビット比較部６９２〜７００は、アドレス信号ＡＤＤＲＥＳＳによって指定されたロウアドレス信号ＲＡ＜０：４＞をＳＲフリップフロップ回路６７２〜６８０が保持するロウアドレスと比較する。
【０１４８】
ロウアドレスが一致するときは、対象のワード線は既に選択されているので、レジスタアレイ６２２は、内部信号ＨＩＴをＨレベルで出力する。なお、ＳＲフリップフロップ回路６７２〜６８０は、選択されているワード線が非活性化され、対応するビット線対がプリチャージされるプリチャージ信号ＰＲＥが活性化されると、内部に保持しているロウアドレスをリセットする。
【０１４９】
図１１は、図９に示すスペアデコーダ６２４の構成を示す回路図である。
図１１を参照して、スペアデコーダ６２４は、第１動作モード設定部７３２と、第２動作モード設定部７５６と、第３動作モード設定部７６０とを含む。
【０１５０】
第１動作モード設定部７３２は、ＰチャネルＭＯＳトランジスタ７７４，７７６と、ＮチャネルＭＯＳトランジスタ７７８と、ヒューズＦ３，Ｆ４とを含む。ＰチャネルＭＯＳトランジスタ７７４，７７６は、電源ノードおよびヒューズＦ３に接続され、信号ＳＷＬ＿ｔｅｓｔ，／Ｓｐａｒｅ＿ｔｅｓｔをそれぞれゲートに受ける。ＮチャネルＭＯＳトランジスタ７７８は、ヒューズＦ４および接地ノードに接続され、信号／Ｓｐａｒｅ＿ｔｅｓｔをゲートに受ける。ヒューズＦ３は、ＰチャネルＭＯＳトランジスタ７７４，７７６とノードＮ５との間に接続され、ヒューズＦ４は、ＮチャネルＭＯＳトランジスタ７７８とノードＮ５との間に接続される。
【０１５１】
第２動作モード設定部７５６は、ＰチャネルＭＯＳトランジスタ７８０，７８２と、ＮチャネルＭＯＳトランジスタ７８４と、ヒューズＦ５，Ｆ６とを含む。ＰチャネルＭＯＳトランジスタ７８０，７８２は、電源ノードおよびヒューズＦ５に接続され、信号ＳＷＬ＿ｔｅｓｔ，／ＲＥＦ＿ｔｅｓｔをそれぞれゲートに受ける。ＮチャネルＭＯＳトランジスタ７８４は、ヒューズＦ６および接地ノードに接続され、信号／ＲＥＦ＿ｔｅｓｔをゲートに受ける。ヒューズＦ５は、ＰチャネルＭＯＳトランジスタ７８０，７８２とノードＮ６との間に接続され、ヒューズＦ６は、ＮチャネルＭＯＳトランジスタ７８４とノードＮ６との間に接続される。
【０１５２】
第３動作モード設定部７６０は、ＰチャネルＭＯＳトランジスタ７８６，７８８と、ＮチャネルＭＯＳトランジスタ７９０と、ヒューズＦ７，Ｆ８とを含む。ＰチャネルＭＯＳトランジスタ７８６，７８８は、電源ノードおよびヒューズＦ７に接続され、信号ＳＷＬ＿ｔｅｓｔ，／ＲＣＬ＿ｔｅｓｔをそれぞれゲートに受ける。ＮチャネルＭＯＳトランジスタ７９０は、ヒューズＦ８および接地ノードに接続され、信号／ＲＣＬ＿ｔｅｓｔをゲートに受ける。ヒューズＦ７は、ＰチャネルＭＯＳトランジスタ７８６，７８８とノードＮ７との間に接続され、ヒューズＦ８は、ＮチャネルＭＯＳトランジスタ７９０とノードＮ７との間に接続される。
【０１５３】
第１モード設定部７３２は、スペアワード線ＳＷＬ００を一般のワード線の予備線として使用する第１の動作モードを設定する。第２モード設定部７５６は、スペアワード線ＳＷＬ００をリフレッシュ動作に伴って読出されたデータの一時記憶メモリセルとして使用する第２の動作モードを設定する。第３モード設定部７６０は、スペアワード線ＳＷＬ００をリコール動作用のデータの一時記憶メモリセルとして使用する第３の動作モードを設定する。
【０１５４】
すなわち、スペアワード線ＳＷＬ００を第１の動作モードとして使用するときは、ヒューズＦ３を除くヒューズＦ４〜Ｆ８が切断され、スペアワード線ＳＷＬ００は、一般のワード線の予備線として使用される。また、スペアワード線ＳＷＬ００を第２の動作モードとして使用するときは、ヒューズＦ５を除く各ヒューズが切断され、スペアワード線ＳＷＬ００は、リフレッシュ動作時の一時記憶メモリセルとして使用される。さらに、スペアワード線ＳＷＬ００を第３の動作モードとして使用するときは、ヒューズＦ７を除く各ヒューズが切断され、スペアワード線ＳＷＬ００は、リコール動作時の一時記憶メモリセルとして使用される。
【０１５５】
なお、第１〜第３モード設定部７３２，７５６，７６０の各々においては、上述したように、ヒューズを切断する前に、信号ＳＷＬ＿ｔｅｓｔ，／Ｓｐａｒｅ＿ｔｅｓｔ，／ＲＥＦ＿ｔｅｓｔ，／ＲＣＬ＿ｔｅｓｔを入力することによって、事前に動作テストが可能となっている。
【０１５６】
また、スペアデコーダ６２４は、ＮＡＮＤゲート７３４，７５４，７５８，７６２と、ＰチャネルＭＯＳトランジスタ７３６と、ＮチャネルＭＯＳトランジスタ７４０と、インバータ７３８，７４２，７６４と、置換ワード線設定部７４４〜７５２とを含む。
【０１５７】
ＮＡＮＤゲート７３４は、ブロック選択信号ＢＬＫ０ＳＥＬ、バンク選択信号ＢＮＫ０ＳＥＬ、内部信号ＲＡＳおよびノードＮ５上の信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ７４２は、ＮＡＮＤゲート７３４からの出力信号を反転した信号を出力する。ＰチャネルＭＯＳトランジスタ７３６は、電源ノードおよびノードＮ３に接続され、内部信号ＲＡＳをゲートに受ける。インバータ７３８は、内部信号ＲＡＳを反転した信号を出力する。ＮチャネルＭＯＳトランジスタ７４０は、ノードＮ４および接地ノードに接続され、インバータ７３８からの出力信号をゲートに受ける。
【０１５８】
ＮＡＮＤゲート７５４は、ノードＮ３〜Ｎ５上の信号の論理積を演算し、その演算結果を反転した信号を出力する。すなわち、ＮＡＮＤゲート７５４は、スペアワード線ＳＷＬ００が第１の動作モードとして使用されるとき、入力されたロウアドレスが置換対象のワード線に対応するロウアドレスと一致すると、内部信号ＲＡＳが入力されたタイミングでＬレベルの信号を出力する。
【０１５９】
ＮＡＮＤゲート７５８は、ノードＮ６上の信号および信号ＲＥＦＳＷＬＥＮの論理積を演算し、その演算結果を反転した信号を出力する。すなわち、ＮＡＮＤゲート７５８は、スペアワード線ＳＷＬ００が第２の動作モードとして使用されるとき、信号ＲＥＦＳＷＬＥＮを受けたタイミングでＬレベルの信号を出力する。ＮＡＮＤゲート７６２は、ノードＮ７上の信号および信号ＲＣＬＳＷＬＥＮの論理積を演算し、その演算結果を反転した信号を出力する。すなわち、ＮＡＮＤゲート７６２は、スペアワード線ＳＷＬ０が第３の動作モードとして使用されるとき、信号ＲＣＬＳＷＬＥＮを受けたタイミングでＬレベルの信号を出力する。インバータ７６４は、ＮＡＮＤゲート７５４，７５８，７６２出力信号のいずれかがＬレベルであるとき、活性化信号ＳＷＬ０ＥＮをＨレベルで出力する。
【０１６０】
置換ワード線設定部７４４は、ＰチャネルＭＯＳトランジスタ７６６，７７０と、ＮチャネルＭＯＳトランジスタ７６８，７７２と、ヒューズＦ１，Ｆ２とを含む。
【０１６１】
ＰチャネルＭＯＳトランジスタ７６６およびＮチャネルＭＯＳトランジスタ７６８は、ノードＮ３とヒューズＦ２との間に直列に接続され、ＮＡＮＤゲート７３４からの出力信号およびロウアドレス信号ＲＡ０をそれぞれゲートに受ける。ＰチャネルＭＯＳトランジスタ７７０およびＮチャネルＭＯＳトランジスタ７７２は、ヒューズＦ１とノードＮ４との間に直列に接続され、ロウアドレス信号ＲＡ０およびインバータ７４２からの出力信号をそれぞれゲートに受ける。ヒューズＦ１は、電源ノードとＰチャネルＭＯＳトランジスタ７７０との間に接続され、ヒューズＦ２は、ＮチャネルＭＯＳトランジスタ７６８と接地ノードとの間に接続される。
【０１６２】
置換ワード線設定部７４６〜７５２は、入力されるロウアドレス信号ＲＡ０に代えてロウアドレス信号ＲＡ１〜ＲＡ４がそれぞれ与えられる点において置換ワード線設定部７４４と異なるが、内部の構成は、置換ワード線設定部７４４と同じであるので、説明は繰返さない。
【０１６３】
置換ワード線設定部７４４〜７５２は、スペアワード線ＳＷＬ００を第１の動作モードとして使用するとき、外部から入力されたロウアドレスを、事前に設定された置換されるワード線に対応するロウアドレスと比較し、その比較結果を出力する。
【０１６４】
なお、図９に示すその他のスペアデコーダ６２６〜６３４の構成は、スペアデコーダ６２４の構成と同じであるので、説明は繰返さない。
【０１６５】
図１２は、実施の形態１による半導体記憶装置１の動作を説明するための動作波形図である。なお、説明の便宜上、図１２においては、１つのバンクアドレスに対して動作が行なわれるものとする。また、バースト長は４としている。
【０１６６】
図１２を参照して、時刻Ｔ１前においては、ワード線ＷＬ０１〜ＷＬ０Ｆのいずれかが既に活性化されており、信号ＢＬＴＧ０は、Ｈレベルであるとする。したがって、ＮチャネルＭＯＳトランジスタ３０〜３３は導通しており、ビット線対ＢＬ００，／ＢＬ００は、ビット線対ＢＬ０，／ＢＬ０とそれぞれ電気的に接続され、ビット線対ＢＬ０１，／ＢＬ０１は、ビット線対ＢＬ１，／ＢＬ１とそれぞれ電気的に接続されている。そして、駆動信号Ｓ０，／Ｓ０は、それぞれＨレベル，Ｌレベルに活性化されており、センスアンプ６２，６３は、ビット線対ＢＬ０，／ＢＬ０およびビット線対ＢＬ１，／ＢＬ１の電位をそれぞれ増幅している。
【０１６７】
時刻Ｔ１において、コマンドＣＭＤとしてリードコマンドＲＤが入力され、アドレス信号ＡＤＤＲＥＳＳとしてロウアドレス００が入力されると、ロウアドレスレジスタ７は、入力されたロウアドレスを内部に記憶しているロウアドレスと比較する。そして、これらのアドレスは異なるため、ロウアドレスレジスタ７は、内部信号ＨＩＴをＬレベルで出力する。
【０１６８】
そうすると、制御回路２は、プリチャージ信号ＰＲＥを活性化し、これに応じて、活性化されているワード線が非活性化され、信号ＢＬＥＱ０および信号ＳＡＥＱ０が活性化され、さらに、駆動信号Ｓ０，／Ｓ０がともに電位ＶＢＬに設定される。そして、ビット線対対ＢＬ００，／ＢＬ００およびビット線対ＢＬ０，／ＢＬ０ならびにビット線対ＢＬ０１，／ＢＬ０１およびビット線対ＢＬ１，／ＢＬ１は、所定の電位にプリチャージされる。
【０１６９】
そして、時刻Ｔ１から２クロック後の時刻Ｔ２において、制御回路２は、アクト信号ＡＣＴを活性化し、これに応じて、信号ＢＬＥＱ０，ＳＡＥＱ０が非活性化され、ワード線ＷＬ００が活性化されて、アクティベート動作が実行される。また、信号ＡＣＴの活性化に応じて、ロウアドレスレジスタ７は、ロウアドレス信号ＲＡ＜０：４＞を内部に記憶する。
【０１７０】
アクト信号ＡＣＴに応じてビット線対ＢＬ０，／ＢＬ０およびビット線対ＢＬ１，／ＢＬ１にデータが読出されると、一旦信号ＢＬＴＧ０が非活性化され、ビット線対ＢＬ０，／ＢＬ０がビット線対ＢＬ００，／ＢＬ００と電気的に分離され、ビット線対ＢＬ１，／ＢＬ１がビット線対ＢＬ０１，／ＢＬ０１と電気的に分離される。その後、駆動信号Ｓ０，／Ｓ０がそれぞれＨレベル，Ｌレベルに活性化され、センスアンプ６２，６３は、それぞれビット線対ＢＬ０，／ＢＬ０およびビット線対ＢＬ１，／ＢＬ１の電位を増幅する。
【０１７１】
そして、アクト信号ＡＣＴが活性化された時刻Ｔ２から２クロック後の時刻Ｔ４において、制御回路２は、リード信号ＲＤを活性化し、これに応じて、時刻Ｔ１の１クロック後にロウアドレス００に続いて入力されたコラムアドレス００に対応するコラム選択線ＣＳＬ０が選択され、センスアンプ６２に読出されたデータがローカルＩＯ線ＬＩＯ０，／ＬＩＯ０、接続ゲート回路Ｇ＃０およびグローバルＩＯ線ＧＩＯ，／ＧＩＯを介して入出力回路１４に伝達される。
【０１７２】
リード信号ＲＤが活性化された半クロック後には、制御回路２は、信号ＲｅａｄｙをＨレベルとし、Ｌレベルの信号／Ｒｅａｄｙをメモリ制御装置８へ出力する。これによって、次のクロックＣＬＫからデータ出力されることがメモリ制御回路８に通知される。そして、信号／Ｒｅａｄｙがメモリ制御回路８に通知された１クロック後から、コラムアドレス００〜０３に対応するデータＱ０〜Ｑ３が順次出力される。
【０１７３】
時刻Ｔ３においては、時刻Ｔ１において外部から与えられたリードコマンドＲＤに関連する動作とは独立して、制御回路２が、リフレッシュ要求信号ＲＥＦＲＥＱを発生する。
【０１７４】
そうすると、リード信号ＲＤを活性化した２クロック後の時刻Ｔ５において、制御回路２は、リフレッシュ信号ＲＥＦを活性化し、リフレッシュ動作が開始される。リフレッシュ信号ＲＥＦが活性化されると、リードコマンドＲＤに応じて活性化されていたワード線ＷＬ００が非活性化され、信号ＢＬＴＧ０が非活性化されて、ビット線対ＢＬ００，／ＢＬ００がそれぞれビット線対ＢＬ０，／ＢＬ０と分離され、ビット線対ＢＬ０１，／ＢＬ０１がそれぞれビット線対ＢＬ１，／ＢＬ１と分離される。そして、信号ＢＬＥＱ０が活性化され、センスアンプ６２，６３にワード線ＷＬ００に対応するデータを残したままビット線対ＢＬ００，／ＢＬ００およびビット線対ＢＬ０１，／ＢＬ０１が初期化される。
【０１７５】
センスアンプ６２，６３に読出されている、ワード線ＷＬ００に対応するデータは、外部からいつ再度読出されるかわからないため、高速に復帰できるように、スペアワード線に接続されるスペアメモリセルに一時的に保持される。すなわち、制御回路２は、信号ＲＣＬＳＷＬＥＮを活性化し、センスアンプ６２，６３のデータは、予めモード設定されたリコール動作用のスペアワード線に接続されるスペアメモリセルに書込まれる。
【０１７６】
一方、信号ＢＬＥＱ０に応じてビット線対ＢＬ００，／ＢＬ００およびビット線対ＢＬ０１，／ＢＬ０１が初期化されると、リフレッシュ対象のメモリセル行に対応するワード線ＷＬ０Ｆが活性化され、ビット線対ＢＬ００，／ＢＬ００およびビット線対ＢＬ０１，／ＢＬ０１にデータが読出される。そして、センスアンプ６２，６３に読出されていた、ワード線ＷＬ００に対応するデータのスペアメモリセルへの書込みが終了すると、駆動信号Ｓ０，／Ｓ０がともに電位ＶＢＬに設定され、信号ＳＡＥＱ０が活性化されて、ビット線対ＢＬ０，／ＢＬ０およびビット線対ＢＬ１，／ＢＬ１が初期化される。
【０１７７】
その後、信号ＢＬＴＧ０が活性化し、ビット線対ＢＬ００，／ＢＬ００は、ビット線対ＢＬ０，／ＢＬ０と電気的に接続され、ビット線対ＢＬ０１，／ＢＬ０１は、ビット線対ＢＬ１，／ＢＬ１とそれぞれ電気的に接続される。これによって、ビット線対ＢＬ００，／ＢＬ００およびビット線対ＢＬ０１，／ＢＬ０１の電位がそれぞれセンスアンプ６２，６３によって増幅される。そして、センスアンプ６２，６３によって電位増幅されたデータは、予め設定されたスペアワード線に接続されるスペアメモリセルに書込まれ、この段階で一旦リフレッシュ動作は終了する。
【０１７８】
時刻Ｔ６において、リフレッシュ動作とは独立して、コマンドＣＭＤとしてリードコマンドＲＤが入力され、アドレス信号ＡＤＤＲＥＳＳとしてロウアドレス００が入力されると、ロウアドレスレジスタ７は、入力されたロウアドレスを内部に記憶するロウアドレスと比較する。そして、これらのアドレスはともに００で一致するため、ロウアドレスレジスタ７は、内部信号ＨＩＴをＨレベルで出力する。
【０１７９】
そうすると、制御回路２は、リコール信号ＲＣＬを活性化し、これに応じて、リフレッシュ動作で活性化されていたワード線ＷＬ０Ｆが非活性化され、信号ＢＬＥＱ０および信号ＳＡＥＱ０が活性化され、さらに、駆動信号Ｓ０，／Ｓ０がともに電位ＶＢＬに設定されて、ビット線対対ＢＬ００，／ＢＬ００およびビット線対ＢＬ０，／ＢＬ０ならびにビット線対ＢＬ０１，／ＢＬ０１およびビット線対ＢＬ１，／ＢＬ１は、所定の電位にプリチャージされる。
【０１８０】
そして、時刻Ｔ６から１クロック後の時刻Ｔ７において、制御回路２は、信号ＲＣＬＳＷＬＥＮを再び活性化し、スペアメモリセルに一時的に保持されていたワード線ＷＬ００に対応するデータがセンスアンプ６２，６３に読出される。
【０１８１】
一方、時刻Ｔ７においては、ロウアドレス００に続いてコラムアドレス０４が入力され、また、制御回路２は、リード信号ＲＤを活性化する。これに応じて、コラムアドレス０４に対応するコラム選択線ＣＳＬ４（図３などにおいて図示せず）が選択され、対応するセンスアンプに読出されたデータがローカルＩＯ線ＬＩＯ０，／ＬＩＯ０、接続ゲート回路Ｇ＃０およびグローバルＩＯ線ＧＩＯ，／ＧＩＯを介して入出力回路１４に伝達される。
【０１８２】
そして、リード信号ＲＤが活性化された半クロック後には、制御回路２は、信号ＲｅａｄｙをＨレベルとし、Ｌレベルの信号／Ｒｅａｄｙをメモリ制御装置８へ出力する。これによって、次のクロック信号ＣＬＫからデータ出力されることがメモリ制御回路８に通知される。そして、信号／Ｒｅａｄｙがメモリ制御回路８に通知された１クロック後から、コラムアドレス０４〜０７に対応するデータＱ４〜Ｑ７が順次出力される。
【０１８３】
リード信号ＲＤを活性化した３クロック後の時刻Ｔ８において、制御回路２は、リストア信号ＲＳＴを活性化し、スペアメモリセルに一時的に記憶されているワード線ＷＬ０Ｆに対応するデータのリストア動作が開始される。活性化しているワード線ＷＬ００が非活性化され、信号ＢＬＴＧ０が非活性化されて、ビット線対対ＢＬ００，／ＢＬ００がビット線対ＢＬ０，／ＢＬ０とそれぞれ電気的に分離され、ビット線対対ＢＬ０１，／ＢＬ０１がビット線対ＢＬ１，／ＢＬ１とそれぞれ電気的に分離される。
【０１８４】
その後、信号ＢＬＥＱ０および信号ＳＡＥＱ０が活性化され、さらに、駆動信号Ｓ０，／Ｓ０がともに電位ＶＢＬに設定されて、ビット線対ＢＬ００，／ＢＬ００およびビット線対ＢＬ０，／ＢＬ０ならびにビット線対ＢＬ０１，／ＢＬ０１およびビット線対ＢＬ１，／ＢＬ１は、所定の電位にプリチャージされる。そして、制御回路２は、信号ＲＥＦＳＷＬＥＮを再び活性化し、スペアメモリセルに一時的に保持されていたワード線ＷＬ０Ｆに対応するデータがセンスアンプ６２，６３に読出される。
【０１８５】
さらに、制御回路２は、センスアンプ６２，６３に読出されたデータを元のメモリセルに書込むため、ワード線ＷＬ０Ｆを活性化する。その後、信号ＢＬＴＧ０が再び活性化され、センスアンプ６２，６３に読出されていたデータが元のメモリセルに書込まれ、リフレッシュ動作に伴うデータの復帰が完了する。
【０１８６】
時刻Ｔ９においては、リフレッシュ動作とは独立して、コマンドＣＭＤとしてリードコマンドＲＤが入力され、アドレス信号ＡＤＤＲＥＳＳとしてロウアドレス０１が入力される。そうすると、ロウアドレスレジスタ７は、入力されたロウアドレスを内部に保持しているロウアドレスと比較する。ロウアドレスレジスタ７は、時刻Ｔ２における信号ＡＣＴに応じてロウアドレス００を保持しているため、アドレスは一致せず、ロウアドレスレジスタ７は、内部信号ＨＩＴをＬレベルで出力する。
【０１８７】
したがって、この場合は、時刻Ｔ１以降の動作と同じ動作が行なわれる。すなわち、制御回路２は、時刻Ｔ９から２クロック後の時刻Ｔ１０において、アクト信号ＡＣＴを活性化し、これに応じて、ロウアドレスレジスタ７は、時刻Ｔ９において入力されたロウアドレス０１を内部に保持する。そして、制御回路２は、時刻Ｔ１０から２クロック後の時刻Ｔ１１において、リード信号ＲＤを活性化し、その後、信号／Ｒｅａｄｙをメモリ制御装置８へ出力した後、信号データＱ０〜Ｑ３を順次メモリ制御装置８へ出力する。
【０１８８】
なお、リコール動作時およびリフレッシュ動作時にスペアメモリセルにデータを一時的に記憶する際、隣接するスペアワード線、たとえば、スペアワード線ＳＷＬ００，ＳＷＬ０１を同時に活性化し、センスアンプ６２のデータを互いに相補なデータとして２つのスペアメモリセルＳＣｅｌｌ００，ＳＣｅｌｌ１０に記憶してもよい。このように、スペアメモリセルをいわゆるツインメモリセルとして使用することによって、リコール動作時およびリフレッシュ動作時のセンスアンプによる増幅動作を高速化でき、さらに半導体記憶装置１の高速化を図ることができる。
【０１８９】
以上のように、この実施の形態１による半導体記憶装置１によれば、センスアンプ近傍に備えられるスペアワード線に接続されるスペアメモリセルを一時的なデータ保持回路として用い、これを用いてリフレッシュ動作を２段階にわけて実行するようにしたので、リフレッシュ動作時に外部からコマンドを受付けなくなる期間が短縮され、リフレッシュ動作による遅延が小さくなり、その結果、半導体記憶装置１の高速動作化が達成される。
【０１９０】
また、リフレッシュ動作の際、リフレッシュ動作前にセンスアンプに読出されていたデータも、スペアメモリセルに保持されるので、その後のそのデータに対するアクセスが高速化される。
【０１９１】
さらに、メモリセルアレイＭＡをセンスアンプ帯ＳＡＢと分離する分離回路６０，６１，６６，６７が設けられ、スペアメモリセルに対するデータ入出力の際、センスアンプ帯ＳＡＢからメモリセルアレイＭＡを分離するようにしたので、スペアメモリセルに対するデータ入出力の際のセンスアンプの動作が高速化される。
【０１９２】
また、さらに、スペアメモリセルにデータを一時的に記憶する際、スペアメモリセルをツインメモリセルとして動作させることができるので、これによって、さらに動作を高速化することが可能である。
【０１９３】
また、この半導体記憶装置１によれば、ロウアドレスを管理するロウアドレスレジスタ７を備え、さらに、ロウアドレスの活性化／非活性化状態に応じて異なるデータ入出力タイミングを外部に通知するようにしたので、内部のロウアドレスの状態を考慮することなく外部からロウアドレスおよびコラムアドレスを入力することができる。そして、当該半導体記憶装置１を制御するメモリ制御装置８は、ロウアドレスを管理する必要がないので、外部の制御装置にとって簡便に利用できる半導体記憶装置が実現される。
【０１９４】
さらに、この半導体記憶装置１によれば、スペアワード線を事前にテストする機能をスペアデコーダ６２４〜６３４に備えたので、正常動作が確認されたスペアワード線のみを使用することができる。
【０１９５】
また、さらに、この半導体記憶装置１によれば、外部コマンドに応じて従来機能のＳＤＲＡＭとして機能することができるので、従来のＳＤＲＡＭの互換品として使用することもできる。
【０１９６】
［実施の形態２］
実施の形態１では、バースト動作中にリフレッシュ動作が実行されると、バースト動作を中止してリフレッシュ動作を実行するか、あるいは、バースト動作が終了するまでリフレッシュ動作を待つ必要がある。実施の形態２においては、この対策がなされ、外部からみると半導体記憶装置内部のリフレッシュ動作は、完全に隠される。
【０１９７】
また、この発明による半導体記憶装置は、アドレス管理回路を内蔵するため、半導体記憶装置を制御する制御装置の負荷が軽くなる。この実施の形態２では、半導体記憶装置と制御装置とが小型ユニット内に内蔵されたＳＩＰ（システム・イン・パッケージ）の構成がとられている。
【０１９８】
図１３は、この発明の実施の形態２による半導体記憶装置の全体構成を示す概略ブロック図である。
【０１９９】
図１３を参照して、半導体記憶装置１Ａは、半導体記憶装置１Ａを制御するメモリ制御部９とともに、ユニット１０に含まれる。半導体記憶装置１Ａは、実施の形態１による半導体記憶装置１の構成において、制御回路２、メモリセルアレイ６およびロウアドレスレジスタ７に代えて、制御回路２Ａ、メモリセルアレイ６Ａおよびロウアドレスレジスタ７Ａをそれぞれ備える。その他の回路の構成については、実施の形態１による半導体記憶装置１と同じであるので、説明は繰返さない。
【０２００】
通常のＳＤＲＡＭでは、ロウアドレスとコラムアドレスとが共通の端子から時間差をおいて入力されるマルチプレクス方式が一般的であるが、この実施の形態２による半導体記憶装置１Ａにおいては、ロウアドレスＲＡ、コラムアドレスＣＡおよびバンクアドレスＢＡは、メモリ制御部９から制御回路２Ａに同時に入力される。また、メモリ制御部９から与えられるコマンドＣＭＤついても、実施の形態１による半導体記憶装置１のように複数の信号の組合せで与えられるのではなく、１つの信号で１つのコマンドが与えられる。
【０２０１】
なお、この実施の形態２による半導体記憶装置１Ａにおいても、ＳＩＰ構成や上述のインターフェース構成をとらず、実施の形態１と同様のシステム構成およびインターフェース構成にすることも可能である。
【０２０２】
図１４は、図１３に示すメモリセルアレイ６Ａに含まれるセンスアンプ帯周辺の構成を示す回路図である。
【０２０３】
図１４を参照して、メモリブロックＢＬＯＣＫ０，ＢＬＯＣＫ１の間にスイッチアレイＳＷが設けられる。メモリブロックＢＬＯＣＫ０，ＢＬＯＣＫ１の構成は、実施の形態１による半導体記憶装置１におけるメモリブロックＢＬＯＣＫ０，ＢＬＯＣＫ１の構成と同じであるので、説明は繰返さない。
【０２０４】
スイッチアレイＳＷは、メモリブロックＢＬＯＣＫ０に含まれるメモリセルアレイＭＡ＃０１とメモリブロックＢＬＯＣＫ１に含まれるメモリセルアレイＭＡ＃１０との間に配置される。スイッチアレイＳＷは、ビット線対ＢＬ１０，／ＢＬ１０をビット線対ＢＬ２０，／ＢＬ２０と接続する接続回路４５０と、ビット線対ＢＬ１１，／ＢＬ１１をビット線対ＢＬ２１，／ＢＬ２１と接続する接続回路４５１とを含む。
【０２０５】
接続回路４５０は、ＮチャネルＭＯＳトランジスタ４６０，４６１からなる。ＮチャネルＭＯＳトランジスタ４６０は、ビット線ＢＬ１０とビット線ＢＬ２０との間に接続され、信号ＡＲＴＧ０１をゲートに受ける。ＮチャネルＭＯＳトランジスタ４６１は、ビット線／ＢＬ１０とビット線／ＢＬ２０との間に接続され、信号ＡＲＴＧ０１をゲートに受ける。接続回路４５１は、ＮチャネルＭＯＳトランジスタ４６２，４６３からなる。ＮチャネルＭＯＳトランジスタ４６２は、ビット線ＢＬ１１とビット線ＢＬ２１との間に接続され、信号ＡＲＴＧ０１をゲートに受ける。ＮチャネルＭＯＳトランジスタ４６３は、ビット線／ＢＬ１１とビット線／ＢＬ２１との間に接続され、信号ＡＲＴＧ０１をゲートに受ける。
【０２０６】
信号ＡＲＴＧ０１が活性化されると、接続回路４５０は、ビット線ＢＬ１０，／ＢＬ１０をビット線ＢＬ２０，／ＢＬ２０とそれぞれ電気的に接続し、接続回路４５１は、ビット線ＢＬ１１，／ＢＬ１１をビット線ＢＬ２１，／ＢＬ２１とそれぞれ電気的に接続する。
【０２０７】
半導体記憶装置１Ａでは、メモリブロックＢＬＯＣＫ０においてメモリセルからセンスアンプに読出されたデータは、メモリセルアレイＭＡ＃０１、スイッチアレイＳＷおよびメモリブロックＢＬＯＣＫ１のメモリセルアレイＭＡ＃１０を介してメモリブロックＢＬＯＣＫ１のセンスアンプに転送される。そして、メモリブロックＢＬＯＣＫ１のセンスアンプからローカルＩＯ線ＬＩＯ１，／ＬＩＯ１にデータが読出され、ゲート回路Ｇ＃１を介してグローバルＩＯ線ＧＩＯ，／ＧＩＯに読出されて、入出力回路１４にデータが伝達される。
【０２０８】
このようにすることで、メモリブロックＢＬＯＣＫ０からデータをバースト動作で読出している最中にメモリブロックＢＬＯＣＫ０においてリフレッシュ動作が発生しても、読出データは、メモリブロックＢＬＯＣＫ１のセンスアンプに転送されて外部とインターフェースされるので、メモリブロックＢＬＯＣＫ０のセンスアンプは、リフレッシュ動作に用いることができ、バースト動作が中断されたり、リフレッシュ動作が待たされることがなくなる。
【０２０９】
なお、メモリブロックＢＬＯＣＫ１においてメモリセルからセンスアンプに読出されたデータが、メモリセルアレイＭＡ＃１０、スイッチアレイＳＷおよびメモリブロックＢＬＯＣＫ０のメモリセルアレイＭＡ＃０１を介してメモリブロックＢＬＯＣＫ０のセンスアンプに転送されるケースもあるが、これら２つのケースの動作は、本質的に同じであるので、以下の説明では、メモリブロックＢＬＯＣＫ０においてメモリセルからセンスアンプにデータが読出されるケースについて説明する。
【０２１０】
図１５〜図１８は、図１３に示す制御回路２Ａの構成を示す回路図である。説明の便宜上、図１５〜図１８においても、実施の形態１において行なった説明と同様に、バンク０のメモリブロックＢＬＯＣＫ０に対応する部分のみが示され、以下では、特に、バンクおよびメモリブロックに対応する符号は付せずに説明を行なう。
【０２１１】
図１５を参照して、制御回路２Ａは、信号入出力回路１０４を含む。信号入出力回路１０４は、ＯＲゲート５２２と、モード設定回路５１６Ａと、インバータ５２４とを含む。
【０２１２】
ＯＲゲート５２２は、メモリ制御部９からコマンドＣＭＤとして受けるリードコマンドＲＤおよびライトコマンドＷＲＴの論理和を演算し、その演算結果を内部信号ＡＤＲとして出力する。モード設定回路５１６Ａは、モードセレクトコマンドＭＲＳがＨレベルのとき、メモリ制御部９からモード設定信号として受けるアドレス信号ＡＤＤＲＥＳＳに応じて半導体記憶装置１Ａのモードを設定する。そして、モード設定回路５１６Ａは、設定したモードに応じて、信号ＳＷＬ＿ｔｅｓｔ，／Ｓｐａｒｅ＿ｔｅｓｔ，／ＲＥＦ＿ｔｅｓｔを出力する。インバータ５２４は、内部信号Ｒｅａｄｙを反転して信号／Ｒｅａｄｙをメモリ制御部９へ出力する。
【０２１３】
図１６を参照して、制御回路２Ａは、内部信号ＨＩＴの反転信号および内部信号ＡＤＲの論理積を演算し、その演算結果を出力するＡＮＤゲート８０２と、ＡＮＤゲート８０２からの出力信号および内部フラグＲＣＬｆｌａｇの反転信号の論理積を演算し、その演算結果を出力するＡＮＤゲート８０４と、ＡＮＤゲート８０４からの出力信号を２クロック遅延した信号を出力する遅延回路８０６とをさらに含む。
【０２１４】
また、制御回路２Ａは、ＡＮＤゲート８０２からの出力信号および内部フラグＲＣＬｆｌａｇの論理積を演算し、その演算結果をリコール信号ＲＣＬとして出力するＡＮＤゲート８０８と、ＡＮＤゲート８０８からの出力信号を２クロック遅延した信号を出力する遅延回路８１０とをさらに含む。
【０２１５】
さらに、制御回路２Ａは、遅延回路８０６または８１０からの出力信号および信号ＢＬＥＱの反転信号の論理積を演算し、その演算結果をプリチャージ信号ＰＲＥとして出力するＡＮＤゲート８１２と、ＡＮＤゲート８１２からの出力信号を２クロック遅延してアクト信号ＡＣＴを出力する遅延回路８１４と、遅延回路８０６または８１０からの出力信号および信号ＢＬＥＱの論理積を演算し、その演算結果をアクト信号ＡＣＴとして出力するＡＮＤゲート８１６と、アクト信号ＡＣＴを半クロック遅延して内部信号Ｒｅａｄｙを出力する遅延回路８１８とを含む。
【０２１６】
また、さらに、制御回路２Ａは、内部信号ＡＤＲおよび内部信号ＨＩＴの論理積を演算し、その演算結果を出力するＡＮＤゲート８２０と、ＡＮＤゲート８２０からの出力信号を半クロック遅延して内部信号Ｒｅａｄｙを出力する遅延回路８２２とを含む。
【０２１７】
また、さらに、制御回路２Ａは、内部信号Ｒｅａｄｙを半クロック遅延した信号を出力する遅延回路８２４と、リードコマンドＲＤおよび遅延回路８２４からの出力信号の論理積を演算し、その演算結果をリード信号ＲＤとして出力するＡＮＤゲート８２６と、ライトコマンドＷＲＴおよび遅延回路８２４からの出力信号の論理積を演算し、その演算結果をライト信号ＷＲＴとして出力するＡＮＤゲート８２８とを含む。
【０２１８】
リコール信号ＲＣＬ、プリチャージ信号ＰＲＥ、アクト信号ＡＣＴ、内部信号Ｒｅａｄｙ、リード信号ＲＤおよび信号ＢＬＥＱについては、実施の形態１において既に説明しているので、説明は繰返さない。ライト信号ＷＲＴは、外部からの信号の書込みを指示する信号である。
【０２１９】
図１７を参照して、制御回路２Ａは、内部フラグセット回路１０６をさらに含む。内部フラグセット回路１０６は、ＳＲフリップフロップ回路８３０，８３２，８３６，８４０，８４４と、遅延回路８３４，８３８，８４２とからなる。
【０２２０】
ＳＲフリップフロップ回路８３０は、リフレッシュ要求信号ＲＥＦＲＥＱおよびリフレッシュ信号ＲＥＦをそれぞれセット入力およびリセット入力に受け、内部フラグＲＥＦｆｌａｇを出力する。ＳＲフリップフロップ回路８３２は、後述するトランスファ信号ＴＲＳおよびリコール信号ＲＣＬをそれぞれセット入力およびリセット入力に受け、内部フラグＲＣＬｆｌａｇを出力する。
【０２２１】
遅延回路８３４は、リフレッシュ信号ＲＥＦを１クロック遅延した信号を出力する。ＳＲフリップフロップ回路８３６は、遅延回路８３４からの出力信号およびリストア信号ＲＳＴをそれぞれセット入力およびリセット入力に受け、内部フラグＲＳＴｆｌａｇを出力する。
【０２２２】
遅延回路８３８は、後述するイコライズ信号ＥＱを１クロック遅延した信号を出力する。ＳＲフリップフロップ回路８４０は、遅延回路８３８からの出力信号およびアクト信号ＡＣＴをそれぞれセット入力およびリセット入力に受け、内部フラグＥＱｆｌａｇを出力する。
【０２２３】
遅延回路８４２は、リストア信号ＲＳＴを１クロック遅延した信号を出力する。ＳＲフリップフロップ回路８４４は、遅延回路８４２からの出力信号およびリフレッシュ要求信号ＲＥＦＲＥＱをそれぞれセット入力およびリセット入力に受け、内部フラグＮＭＬｆｌａｇを出力する。
【０２２４】
図１８を参照して、制御回路２Ａは、信号ＮＯＰ、信号ＢＬＥＱの反転信号、内部フラグＲＥＦｆｌａｇおよび内部フラグＲＣＬｆｌａｇの反転信号の論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート８４６と、ＮＡＮＤゲート８４６からの出力信号を反転してトランスファ信号ＴＲＳを出力するインバータ８４８とを含む。トランスファ信号ＴＲＳは、活性化されているセンスアンプのデータを隣接するメモリブロックのセンスアンプへ転送する動作を指示する信号である。
【０２２５】
また、制御回路２Ａは、信号ＮＯＰ、内部フラグＥＱｆｌａｇの反転信号および内部フラグＲＣＬｆｌａｇの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート８５０と、ＮＡＮＤゲート８５０からの出力信号を反転してイコライズ信号ＥＱを出力するインバータ８５２とを含む。イコライズ信号ＥＱは、該当するメモリブロックのビット線対の初期化を指示する信号である。
【０２２６】
さらに、制御回路２Ａは、信号ＮＯＰ、内部フラグＥＱｆｌａｇおよび内部フラグＲＥＦｆｌａｇの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート８５４と、ＮＡＮＤゲート８５４からの出力信号を反転してリフレッシュ信号ＲＥＦを出力するインバータ８５６とを含む。
【０２２７】
また、さらに、制御回路２Ａは、信号ＮＯＰおよび内部フラグＲＳＴｆｌａｇの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート８５８と、ＮＡＮＤゲート８５８からの出力信号を反転してリストア信号ＲＳＴを出力するインバータ８６０とを含む。
【０２２８】
また、さらに、制御回路２Ａは、信号ＮＯＰ、内部フラグＲＣＬｆｌａｇおよび内部フラグＮＭＬｆｌａｇの論理積を演算し、その演算結果を反転した信号を出力するＮＡＮＤゲート８６２と、ＮＡＮＤゲート８６２からの出力信号を反転してリコール信号ＲＣＬを出力するインバータ８６４とを含む。
【０２２９】
この回路は、メモリ制御部９からコマンドＣＭＤによる動作指令を受けていないとき、すなわち信号ＮＯＰがＨレベルとなるノーオペレーション状態のときに活性化される。
【０２３０】
また、さらに、制御回路２Ａは、図示されないリフレッシュタイマ６１０と、リフレッシュアドレスカウンタ６１２とを含む。リフレッシュタイマ６１０およびリフレッシュアドレスカウンタ６１２の構成については、実施の形態１において既に説明したので、その説明は繰返さない。
【０２３１】
図１９は、図１３に示すロウアドレスレジスタ７Ａの機能ブロック図である。ここで、実施の形態１と同様に、ロウアドレスレジスタ７Ａは、メモリセルアレイ６Ａの各バンクのメモリブロック毎に設けられ、図１９においては、バンク０のメモリブロックＢＬＯＣＫ０に対応するロウアドレスレジスタについて示されている。
【０２３２】
図１９を参照して、ロウアドレスレジスタ７Ａは、図９に示した実施の形態１による半導体記憶装置１におけるロウアドレスレジスタ７の構成において、レジスタアレイ６２２に代えてレジスタアレイ６２２Ａを備え、スペアデコーダ６２４〜６３４に代えてスペアデコーダ６２４Ａ〜６３４Ａを備える。
【０２３３】
レジスタアレイ６２２Ａは、レジスタアレイ６２２と同様に、ＡＣＴ信号により活性化されたワード線に対応するロウアドレスを内部に保持するが、内部信号ＲＡＳに代えて内部信号ＡＤＲを受けている点がレジスタアレイ６２２と異なる。
【０２３４】
レジスタアレイ６２２Ａは、アクト信号ＡＣＴを受けると、そのアクト信号ＡＣＴに応じて活性化されるワード線に対応するロウアドレス信号ＲＡ＜０：４＞を制御回路２Ａから受け、次にプリチャージ信号ＰＲＥを受けるまで内部に保持する。そして、内部信号ＡＤＲを受けると、その内部信号ＡＤＲとともに受ける読出または書込対象のロウアドレス信号ＲＡ＜０：４＞を、保持しているロウアドレスと比較し、一致すると、内部信号ＨＩＴをＨレベルで出力する。
【０２３５】
スペアデコーダ６２４Ａ〜６３４Ａは、スペアデコーダ６２４〜６３４と同様に、対応するスペアワード線ＳＷＬ００〜ＳＷＬ０５の動作モードを設定し、スペアワード線ＳＷＬ００〜ＳＷＬ０５それぞれに対応する活性化信号ＳＷＬ０ＥＮ〜ＳＷＬ５ＥＮを出力するが、内部信号ＲＡＳに代えて内部信号ＡＤＲを受け、信号／ＲＣＬ＿ｔｅｓｔを受けない点でスペアデコーダ６２４〜６３４と異なる。
【０２３６】
スペアデコーダ６２４Ａ〜６３４Ａは、対応するスペアワード線に対して、スペアワード線をワード線の予備線として使用する第１の動作モード、およびリフレッシュ動作に伴って読出されたデータの一時記憶メモリセルとして使用する第２の動作モードのいずれかのモードを設定する。
【０２３７】
なお、実施の形態２による半導体記憶装置１Ａは、スペアワード線をリコール動作用のデータの一時記憶メモリセルとして使用する動作モードを備えていない。半導体記憶装置１Ａにおいては、読出データは、センスアンプに読出された後、隣接するセンスアンプに転送されるため、読出データをスペアワード線に記憶する必要がないからである。そのため、スペアデコーダ６２４Ａ〜６３４Ａは、スペアワード線をリコール動作用のデータの一時記憶メモリセルとして使用する動作モードの設定回路を備えていない。
【０２３８】
レジスタアレイ６２２Ａは、内部信号ＲＡＳに代えて内部信号ＡＤＲを受ける点がレジスタアレイ６２２と異なり、その回路構成は同じであるので、構成についての説明は繰返さない。
【０２３９】
図２０は、図１９に示すスペアデコーダ６２４Ａの構成を示す回路図である。図２０を参照して、スペアデコーダ６２４Ａは、図１１に示した実施の形態１による半導体記憶装置１におけるスペアデコーダ６２４の構成において、内部信号ＲＡＳに代えて内部信号ＡＤＲを受け、第３モード設定部７６０およびＮＡＮＤゲート７６２を備えない構成となっている。その他の構成については、スペアデコーダ６２４の構成と同じであるので、説明は繰返さない。
【０２４０】
なお、図１９に示すその他のスペアデコーダ６２６Ａ〜６３４Ａの構成は、スペアデコーダ６２４Ａの構成と同じであるので、説明は繰返さない。
【０２４１】
図２１は、実施の形態２による半導体記憶装置１Ａの動作を説明するための動作波形図である。なお、説明の便宜上、図２１においては、１つのバンクアドレスに対して動作が行なわれるものとする。また、バースト長は４としている。
【０２４２】
図２１を参照して、時刻Ｔ１前においては、ワード線ＷＬ００が既に活性化されている。駆動信号Ｓ０，／Ｓ０は、それぞれＨレベル，Ｌレベルに活性化されており、メモリブロックＢＬＯＣＫ０のセンスアンプ６２，６３は、ビット線対ＢＬ０，／ＢＬ０およびビット線対ＢＬ１，／ＢＬ１の電位をそれぞれ増幅している。また、駆動信号Ｓ１，／Ｓ１は、いずれも電位ＶＢＬに初期設定されており、メモリブロックＢＬＯＣＫ１のセンスアンプ６２，６３は、非活性状態にある。
【０２４３】
時刻Ｔ１において、コマンドＣＭＤとしてリードコマンドＲＤが入力され、アドレス信号ＡＤＤＲＥＳＳとして０００（左２桁がロウアドレスを表わし、右１桁がコラムアドレスを表わす。）が入力されると、ロウアドレスレジスタ７Ａは、入力されたロウアドレスを内部に記憶しているロウアドレスと比較する。そして、これらのロウアドレスは一致するため、ロウアドレスレジスタ７は、内部信号ＨＩＴをＨレベルで出力する。
【０２４４】
そうすると、制御回路２Ａは、半クロック後に内部信号ＲｅａｄｙをＨレベルとし、Ｌレベルの信号／Ｒｅａｄｙをメモリ制御部９へ出力する。これによって、次のクロックＣＬＫからデータ出力されることがメモリ制御部９に通知される。そして、制御回路２Ａは、さらに半クロック後の時刻Ｔ２において、リード信号ＲＤを活性化し、その１クロック後からコラムアドレス０〜３に対応するデータＱ０〜Ｑ３が順次出力される。
【０２４５】
時刻Ｔ３においては、時刻Ｔ１において外部から与えられたリードコマンドＲＤに関連する動作とは独立して、制御回路２Ａが、リフレッシュ要求信号ＲＥＦＲＥＱを発生する。
【０２４６】
そうすると、次のクロック信号ＣＬＫの立上りエッジである時刻Ｔ４において、制御回路２Ａは、トランスファ信号ＴＲＳを活性化し、メモリブロックＢＬＯＣＫ０のセンスアンプに読出されているデータの転送動作が開始される。すなわち、トランスファ信号ＴＲＳが活性化されると、信号ＢＬＥＱ２，ＳＡＥＱ１が非活性化され、信号ＢＬＴＧ１，ＡＲＴＧ１が活性化されて、メモリブロックＢＬＯＣＫ１のセンスアンプがメモリブロックＢＬＯＣＫ０のセンスアンプと電気的に接続される。
【０２４７】
そして、メモリブロックＢＬＯＣＫ０のセンスアンプに読出されているデータが、メモリセルアレイＭＡ＃０１、スイッチアレイＳＷおよびメモリセルアレイＭＡ＃１０を介してメモリブロックＢＬＯＣＫ１のセンスアンプに伝達される。そして、駆動信号Ｓ１，／Ｓ１がそれぞれＨレベル，Ｌレベルに活性化され、メモリブロックＢＬＯＣＫ１のセンスアンプは、メモリブロックＢＬＯＣＫ０のセンスアンプと同じデータを保持する。なお、データの転送が完了すると、信号ＢＬＴＧ１は非活性化される。
【０２４８】
このとき、４番目の出力データＱ３については、データ出力の際、既にメモリブロックＢＬＯＣＫ１のセンスアンプへの転送処理が完了しているので、信号ＩＯＳＷ１が活性化され、データＱ３は、メモリブロックＢＬＯＣＫ１のセンスアンプから外部へ出力される。
【０２４９】
続いて、時刻Ｔ５において、リフレッシュ動作とは独立して、コマンドＣＭＤとしてライトコマンドＷＲＴが入力され、アドレス信号ＡＤＤＲＥＳＳとして００４が入力されると、ロウアドレスレジスタ７Ａは、入力されたロウアドレスを内部に保持するロウアドレスと比較する。これらのロウアドレスは一致するため、ロウアドレスレジスタ７は、内部信号ＨＩＴをＨレベルで出力する。
【０２５０】
そうすると、制御回路２Ａは、半クロック後に内部信号ＲｅａｄｙをＨレベルとし、Ｌレベルの信号／Ｒｅａｄｙをメモリ制御部９へ出力する。そして、信号／Ｒｅａｄｙを出力した１クロック後からデータＤ４〜Ｄ７が入力される。ここで、ロウアドレス００のデータについては、メモリブロックＢＬＯＣＫ１のセンスアンプへの転送が行なわれているので、データＤ４〜Ｄ７の書込みは、メモリブロックＢＬＯＣＫ１のセンスアンプに対して行なわれる。
【０２５１】
一方、時刻Ｔ６において、制御回路２Ａは、トランスファ信号ＴＲＳの活性化に応じて内部フラグＲＣＬｆｌａｇを活性化し、これに応じてイコライズ信号ＥＱを活性化する。これに応じて、ワード線ＷＬ００が非活性化され、信号ＢＬＥＱ０，ＳＡＥＱ０が活性化され、駆動信号Ｓ０，／Ｓ０がともに電位ＶＢＬに設定される。そして、後に実行されるリフレッシュ動作に伴ってメモリブロックＢＬＯＣＫ０のセンスアンプに読出されるデータをスペアメモリセルに記憶するため、制御回路２Ａは、信号ＲＥＦＳＷＬＥＮを活性化する。なお、制御回路２Ａは、ビット線対の初期化が完了すると、信号ＢＬＥＱ０，ＳＡＥＱ０を非活性化する。
【０２５２】
続いて、イコライズ信号ＥＱを活性化した２クロック後の時刻Ｔ７において、制御回路２Ａは、リフレッシュ信号ＲＥＦを活性化し、リフレッシュ動作が開始される。リフレッシュ信号ＲＥＦが活性化されると、リフレッシュ対象のワード線ＷＬ０Ｆが活性化され、メモリブロックＢＬＯＣＬ０のセンスアンプにデータが読出される。
【０２５３】
ここで、センスアンプによる増幅動作を高速化するため、データがビット線対に読出された後、信号ＢＬＴＧ０が非活性化され、ビット線対ＢＬ００，／ＢＬ００がそれぞれビット線対ＢＬ０，／ＢＬ０と分離され、ビット線対ＢＬ０１，／ＢＬ０１がそれぞれビット線対ＢＬ１，／ＢＬ１と分離される。そして、データがセンスアンプに読出されると、ワード線ＷＬ０Ｆが非活性化され、信号ＢＬＥＱ０が活性化される。
【０２５４】
実施の形態２による半導体記憶装置１Ａにおいても、実施の形態１による半導体記憶装置１と同様に、リフレッシュ動作は２段階で実施されるため、リフレッシュ動作に伴ってセンスアンプに読出されたデータの元のメモリセルへの書込みは直ちに行なわれず、データはスペアメモリセルに一旦書込まれる。制御回路２Ａは、データがスペアメモリセルに書込まれると、信号ＲＥＦＳＷＬＥＮを非活性化し、データがスペアメモリセルに保持される。
【０２５５】
続いて、時刻Ｔ８において、リフレッシュ動作とは独立して、コマンドＣＭＤとしてライトコマンドＷＲＴが入力され、アドレス信号ＡＤＤＲＥＳＳとして２００が入力されると、ロウアドレスレジスタ７Ａは、入力されたロウアドレス２０を内部に保持するロウアドレス００と比較する。これらのロウアドレスは異なるため、ロウアドレスレジスタ７Ａは、内部信号ＨＩＴをＬレベルで出力する。
【０２５６】
一方、入力されたロウアドレス２０は、メモリブロックＢＬＯＣＫ１に含まれるワード線に対応するが、メモリブロックＢＬＯＣＫ１のセンスアンプにはメモリブロックＢＬＯＣＫ０のワード線ＷＬ００に対応するデータが保持されている。そのため、制御回路２Ａは、リコール信号ＲＣＬを活性化し、メモリブロックＢＬＯＣＫ１のセンスアンプのデータは、メモリブロックＢＬＯＣＫ０のセンスアンプへ再転送される。
【０２５７】
なお、時刻Ｔ５におけるライトコマンドＷＲＴに応じた書込動作中であるため、再転送完了後に入力される４番目の入力データＤ７は、メモリブロックＢＬＯＣＫ０のセンスアンプに対して書込まれる。その後、制御回路２Ａは、ワード線ＷＬ００を活性化し、これらの入力データは、ワード線ＷＬ００に接続されるメモリセルに書込まれる。
【０２５８】
なお、データの再転送完了後、制御回路２Ａは、信号ＡＲＴＧ０１を非活性化し、メモリブロックＢＬＯＣＫ０およびメモリブロックＢＬＯＣＫ１は、スイッチアレイＳＷによって電気的に分離される。
【０２５９】
その後、時刻Ｔ９において、制御回路２Ａは、プリチャージ信号ＰＲＥおよびイコライズ信号ＥＱを活性化し、メモリブロックＢＬＯＣＫ１におけるデータ書込みの準備動作と、メモリブロックＢＬＯＣＫ０におけるリフレッシュデータに対するリストア動作のための初期化動作とが並行して実行される。
【０２６０】
続いて、時刻Ｔ１０において、制御回路２Ａは、アクト信号ＡＣＴおよびリストア信号ＲＳＴを活性化し、メモリブロックＢＬＯＣＫ１におけるワード線ＷＬ２０の活性化と、メモリブロックＢＬＯＣＫ０におけるリフレッシュデータのリストア動作とが並行して実施される。
【０２６１】
そして、時刻Ｔ１１において、制御回路２Ａは、ライト信号ＷＲＴを活性化し、メモリブロックＢＬＯＣＫ１におけるワード線ＷＬ２０に接続されるメモリセルへのデータの書込みが行なわれる。
【０２６２】
なお、この半導体記憶装置１Ａにおいても、実施の形態１で述べたように、リフレッシュ動作においてスペアメモリセルにデータを一時的に記憶する際、隣接するスペアワード線、たとえば、スペアワード線ＳＷＬ００，ＳＷＬ０１を同時に活性化し、センスアンプ６２のデータを互いに相補なデータとして２つのスペアメモリセルＳＣｅｌｌ００，ＳＣｅｌｌ１０に記憶してもよい。これによって、リフレッシュ動作時のセンスアンプによる増幅動作を高速化でき、半導体記憶装置１Ａの動作の高速化を図ることができる。
【０２６３】
以上のように、この実施の形態２による半導体記憶装置１Ａによれば、隣接するメモリブロックを接続するスイッチアレイＳＷを設け、一方のメモリブロックに含まれるセンスアンプに読出されたデータを他方のメモリブロックに含まれるセンスアンプに転送できるようにしたので、バースト動作中にリフレッシュ動作が実行されても読出データは途切れることなく出力され、その結果、半導体記憶装置１Ａの高速動作化が達成される。
【０２６４】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２６５】
【発明の効果】
この発明による半導体記憶装置によれば、センスアンプ近傍にデータ保持回路を備え、このデータ保持回路を用いてリフレッシュ動作を２段階にわけて実行するようにしたので、リフレッシュ動作時に外部からコマンドを受付けなくなる期間が短縮され、リフレッシュ動作による遅延が小さくなり、その結果、半導体記憶装置の高速動作化が達成される。
【０２６６】
また、リフレッシュ動作の際、リフレッシュ動作前にセンスアンプに読出されていたデータも、データ保持回路に保持されるので、その後のそのデータに対するアクセスが高速化される。
【０２６７】
さらに、この発明による半導体記憶装置によれば、メモリセルアレイをセンスアンプ帯と分離する分離回路が設けられ、データ保持回路に対するデータ入出力の際、データ保持回路を含むセンスアンプ帯からメモリセルアレイを分離するようにしたので、データ保持回路に対するデータ入出力の際のセンスアンプの動作が高速化される。
【０２６８】
また、さらに、この発明による半導体記憶装置によれば、データ保持回路としてスペアワード線に接続されるスペアメモリセルを使用するようにしたので、エリアペナルティが小さく、装置面積の増大を抑えることができる。
【０２６９】
また、さらに、この発明による半導体記憶装置によれば、スペアメモリセルにデータを一時的に記憶する際、スペアメモリセルをツインメモリセルとして動作させることができるので、これによって半導体記憶装置の動作は、さらに高速化される。
【０２７０】
また、さらに、この発明による半導体記憶装置によれば、ロウアドレスを管理するロウアドレス管理回路を備え、ロウアドレスの活性化／非活性化状態に応じて異なるデータ入出力タイミングを外部に通知するための制御信号出力端子を備えたので、内部のロウアドレスの状態を考慮することなく外部からロウアドレスおよびコラムアドレスを入力することができる。そして、当該半導体記憶装置を制御するメモリ制御装置は、ロウアドレスを管理する必要がないので、外部の制御装置にとって簡便に利用できる半導体記憶装置が実現される。
【０２７１】
さらに、この発明による半導体記憶装置によれば、スペアワード線を事前にテストする機能を備えたので、正常動作が確認されたスペアワード線のみを使用することができる。
【０２７２】
また、さらに、この発明による半導体記憶装置によれば、外部コマンドに応じて従来機能のＳＤＲＡＭとして機能することができるので、従来のＳＤＲＡＭの互換品として使用することもできる。
【０２７３】
また、さらに、この発明による半導体記憶装置によれば、隣接するメモリブロックを接続する接続ゲート回路を設け、一方のメモリブロックに含まれるセンスアンプに読出されたデータを他方のメモリブロックに含まれるセンスアンプに転送できるようにしたので、バースト動作中にリフレッシュ動作が実行されても読出データは途切れることなく出力され、その結果、半導体記憶装置の高速動作化が達成される。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】図１に示すメモリセルアレイのアレイ配置を模式的に示す図である。
【図３】実施の形態１による半導体記憶装置のセンスアンプ帯周辺の構成を示す回路図である。
【図４】図１に示す制御回路の構成を示す第１の回路図である。
【図５】図１に示す制御回路の構成を示す第２の回路図である。
【図６】図１に示す制御回路の構成を示す第３の回路図である。
【図７】図１に示す制御回路の構成を示す第４の回路図である。
【図８】図１に示す制御回路の構成を示す第５の回路図である。
【図９】図１に示すロウアドレスレジスタの機能ブロック図である。
【図１０】図９に示すレジスタアレイの構成を示す回路図である。
【図１１】図９に示すスペアデコーダの構成を示す回路図である。
【図１２】実施の形態１による半導体記憶装置の動作を説明するための動作波形図である。
【図１３】この発明の実施の形態２による半導体記憶装置の全体構成を示す概略ブロック図である。
【図１４】図１３に示すメモリセルアレイに含まれるセンスアンプ帯周辺の構成を示す回路図である。
【図１５】図１３に示す制御回路の構成を示す第１の回路図である。
【図１６】図１３に示す制御回路の構成を示す第２の回路図である。
【図１７】図１３に示す制御回路の構成を示す第３の回路図である。
【図１８】図１３に示す制御回路の構成を示す第４の回路図である。
【図１９】図１３に示すロウアドレスレジスタの機能ブロック図である。
【図２０】図１９に示すスペアデコーダの構成を示す回路図である。
【図２１】実施の形態２による半導体記憶装置の動作を説明するための動作波形図である。
【符号の説明】
１，１Ａ　半導体記憶装置、２，２Ａ　制御回路、３　ロウデコーダ、４　コラムデコーダ、５　入出力回路、６，６Ａ　メモリセルアレイ、７，７Ａ　ロウアドレスレジスタ、８　メモリ制御装置、９　メモリ制御部、１０　ユニット、１１，１２　ＮチャネルＭＯＳトランジスタ、１４　入出力回路、２０〜２５　イコライズ回路、６０，６１，６６，６７　分離ゲート回路、６２，６３　センスアンプ、６４，６５　接続回路、５１６，５１６Ａ　モード設定回路、５１８制御信号入力バッファ、５３０，５３６，５４８，５５０，５６０，５６６，５７２，５７８，５８４，８０６，８１０，８１４，８１８，８２２，８２４，８３４，８３８，８４２　遅延回路、５８６，５９０，５９２，５９６，６７０〜６８０，８３０，８３２，８３６，８４０，８４４　ＳＲフリップフロップ回路、６１０　リフレッシュタイマ、６１２　リフレッシュアドレスカウンタ、６２２，６２２Ａ　レジスタアレイ、６２４〜６３４，６２４Ａ〜６３４Ａ　スペアデコーダ、ＢＬ００〜ＢＬ３１，／ＢＬ００〜／ＢＬ３１，ＢＬ０〜ＢＬ３，／ＢＬ０〜／ＢＬ３　ビット線、ＢＬＯＣＫ０〜ＢＬＯＣＫ３　メモリブロック、Ｃｅｌｌ００〜Ｃｅｌｌ１１　メモリセル、ＣＳＬ０，ＣＳＬ１　コラム選択線、Ｆ１〜Ｆ８　ヒューズ、ＧＩＯ，／ＧＩＯ　グローバルＩＯ線、Ｇ＃０〜Ｇ＃３　ゲート回路、ＬＩＯ０，／ＬＩＯ０，ＬＩＯ１，／ＬＩＯ１　ローカルＩＯ線、ＭＡ＃００〜ＭＡ＃３１　メモリセルアレイ、ＲＤ＃００〜ＲＤ＃３１　ロウデコーダ、ＳＡＢ＃０〜ＳＡＢ＃３　センスアンプ帯、ＳＣｅｌｌ００〜ＳＣｅｌｌ５１　スペアメモリセル、ＳＷ　スイッチアレイ、ＳＷＬ００〜ＳＷＬ１５　スペアワード線、ＷＬ００〜ＷＬ７Ｆ　ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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