(57)【要約】【課題】電気的プログラマブル・ヒューズのアレーを用いて目的の回路を作る集積回路ICを開示する。【解決手段】本ICは、複数の行と複数の列とに配置されたデータ・セルのアレー14を含み、各データ・セルは電気的プログラマブル・ヒューズ40を含む。各ヒューズ40は、電流経路が物理的に変化しない場合は第１のデジタル状態を、破壊される場合は第２のデジタル状態を与える電流経路を含む。複数行内の各行は、読出し保護と書込み保護とで構成する組から選択した行保護指示子を与えるために少なくとも１つのセルを含む。本ICは、プログラミング制御モードのときはデータ・セルから選択したセル内のヒューズ40を選択的に破壊し、読み出しモードのときはデータ・セルから選択したセルを読出す制御回路（12）を含む。【選択図】図１
2004215261.tif 000002
【特許請求の範囲】
【請求項１】
複数の行と複数の列との中に配置されたデータ・セルのアレーであって、
各データ・セルは電気的プログラマブル・ヒューズを含み、
前記電気的プログラマブル・ヒューズは、電流経路が物理的に変化しない場合は第１のデジタル状態を与え、前記電流経路が破壊される場合は第２のデジタル状態を与え、
前記複数の行の中の各行は、前記行の保護指示子を与えるために予約された少なくとも１つのセルを含み、前記保護指示子は読み出し保護と書き込み保護とで構成される組から選択され、
プログラミング制御モードのとき、前記データ・セルから選択されたセルの中の前記プログラマブル・ヒューズを選択的に破壊する制御回路と、
読み出しモードのとき、前記データ・セルから選択されたセルを読み出す制御回路と、
を含む集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施例は、集積回路で使用されるプログラム可能な電気的ヒューズに関し、より詳細には、そのような電気的ヒューズのアレー構成を含む集積回路を対象としている。
【背景技術】
【０００２】
技術的には少なくとも２つの型式のプログラム可能なヒューズ（programmable fuse：以下、プログラマブル・ヒューズと記す）があり、第１はレーザ・ヒューズとして、第２は電気的ヒューズとして公知である。この２つの型式の場合、各ヒューズは、物理的に変化せず第１の論理状態になるか、ヒューズの導電経路がオープンになるように効果的にヒューズ構造の一部を破壊して、第１の論理状態と相補的な第２の論理状態になることによって、ヒューズがオープンになるように「プログラム」するかのいずれかである。レーザ・ヒューズの場合、レーザを使用し、ヒューズに対してレーザ・エネルギを物理的に与えてヒューズの連続性を破壊し、その両端を開回路（open circuit）にすることによって、選択された各ヒューズをオープンにする。電気的ヒューズの場合、比較的大電流をヒューズに流してヒューズの連続性を破壊し、その両端を開回路にする。他の型式の電気的ヒューズは、当技術ではアンチヒューズ（anti-fuse）と呼ばれており、このヒューズでは積極的対策をとってヒューズの導電性を回復させ第１のデータ状態を取得するか、第２の相補的データ状態にするためヒューズに対してこの対策をとらないかのいずれかである。どちらの場合も、かかるヒューズと生じる状態がこれまで各種の用途のために使用されてきた。たとえば、メモリの冗長性制御、集積回路チップ（die）の識別、アナログタイミング制御、顧客構成ビット、暗号キーの符号化などにこれらのプログラマブル・ヒューズを使用できる。
【０００３】
また従来の技術おけるレーザ・ヒューズと電気的ヒューズは、集積回路チップ全体の分散した位置に配置されている。たとえば、2001年9月18日に発行され、テキサス・インスツルメンツ社に譲渡された「読み出し／書き込みを保護した電気的ヒューズ（Read/Write Protected Electric Fuse）」という名称の米国特許第6,292,422号にはこの方法が説明されている。なおここでこの特許に言及することによりその内容を本願に組み入れることとする。この種のいくつかの実施例における各ヒューズは、対応するヒューズによって与えられるデジタル値を必要とする他の回路に似ているのが普通である。その上、そのような各ヒューズには記憶デバイスが付随するのが普通であり、これらの記憶デバイスは集積回路全体のいたるところに分散している。さらに、ヒューズが適切にプログラムされているか否かを評価するため、分散配置されているこれらの記憶デバイスを走査チェイン（scan chain）としてデバイスから読み出すことができる。製造工程中にしばしば起こることは、上に説明した手法に従って選択されたヒューズだけがオープンになって１つの論理状態になり、影響を受けなかったヒューズは他と相補的な論理状態になることである。したがって、選択されたヒューズのプログラミングを実行するために、チップ全体に分散している場所でこれらの選択されたヒューズだけを選んで破壊するために努力しなければならない。その上電気的ヒューズについては、別々の各ヒューズに関連するザップ・トランジスタと呼ぶものを含むヒューズ溶断回路を追加して、チップ全体に分散して設置すべきことが必要である。また電気的ヒューズについては、各ヒューズのヒューズ電圧を基準電圧と比較するため、センス増幅器または類似の回路のような、各ヒューズを読み出すことに対応する回路をチップ全体に分散設置すべきことが必要である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
当技術の現状では各種の有用な製品が実現されているが、本発明者が観察してきたところ、従来の技術は以前のシステムに改善を加えてきたとはいえ、好適実施例における各種事項に関連して提供される改善事項が残されている。たとえば、先行技術の手法における分散配置の問題から各種の検討事項が生じる。かかる検討事項には、回路設計に変更が生じたときの複雑さの増大、拡張性の欠如、ヒューズに十分な電力を接続してヒューズが正しくプログラミングされているか否かを一度に決定する全走査チェインをプログラムして読み出すときに増大する複雑さと信号の駆動条件が含まれている。他の問題点は、好適実施例に比べて、追加すべきある種の態様を与えていないか、または与えることができないことにある。このように、先行技術の欠点に対処するとともに先行技術によるプログラマブル・ヒューズのアーキテクチャに比べて追加すべき機能と利点を提供する必要があるが、かかる態様は本明細書の後の部分でよく理解されるであろう。
【課題を解決するための手段】
【０００５】
１つの好適実施例に集積回路がある。この集積回路は、複数の行と複数の列に配置されたデータ・セルのアレーを含む。各データ・セルは電気的プログラマブル・ヒューズを含み、各電気的プログラマブル・ヒューズは、電流経路が物理的に変化しない場合は第１のデジタル状態を与え、電流経路が破壊される場合は第２のデジタル状態を与える電流経路を含む。複数行のうちの各行は、その行の保護指示子を与えるために予約された少なくとも１つのセルを含み、ここで保護指示子は、読み出し保護と書き込み保護とから構成される組から選択される。この集積回路はプログラミング制御モード（programmation mode）のとき、データ・セルの中から選択されたセルのプログラマブル・ヒューズを選択的に破壊する制御回路を含む。またこの集積回路は、読み出しモードのときデータ・セルから選択されたセルを読み出す制御回路を含む。
【０００６】
非常に多数の他の態様を開示して権利を主張する。
【実施例１】
【０００７】
（本発明の詳細な説明）
図1は、本好適実施例によるプログラマブル・ヒューズ・ブロック10を含む集積回路ICの電気的ブロック図を示している。集積回路ICは、当技術では公知の各種集積回路のいずれかでよい。簡単にするため、図１は集積回路をチップで示しているが、当業者は、このチップが、信号入出力用の適切なボンディング・パッドに追加する接続とボンディングの生成を含む既知の手法を用い、集積回路パッケージに関連して後で固定されることは容易に理解できるであろうが、本明細書では、ボンディングに関するある種の検討事項がさらに考察されている。どちらの場合でも、集積回路ICは一定のデータ状態の使用に利点がある型式であり、それらの状態は、プログラマブル・ヒューズの組をプログラミングすることによって実現される。
【０００８】
プログラマブル・ヒューズ・ブロック10は、以下に説明する各種入力信号を受信する制御回路12を含む。制御回路12は、これらの信号に応答して、ヒューズ・アレー14に双方向で接続され、制御回路12も入出力（「I/O」）回路16に接続される。後で詳細に説明するように、ヒューズ・アレー14は、アレーのフォーマットで配置されるいくつかの電気的プログラマブル・ヒューズを含み、そのような各ヒューズは、ヒューズが、電流経路（つまり、ヒューズ）が物理的に変化しない場合は第１のデジタル状態を与え、電流経路が破壊される場合は第２のデジタル状態に与える電流経路を与えるような材料／構造で形成される。さらにヒューズ・アレー14は、I/O回路16に双方向で接続される。最後にI/O回路16は、ヒューズ・アレー14から１度に読み出される32ビットの１グループを直列化して、データQ'としてこの直列ストリームを出力することができるが、この場合、その直列化されたデータQ’は、35ビットの並列フォーマットQ[34:0]の中に含まれる。このフォーマットは、制御回路12によって与えられ32ビットのQ’を含み、さらに後で考察する追加3ビットを含む。Q’の各ビットはバスBを介して、いくつかの記憶・機能回路（storage and functional circuit）を含む走査チェインに接続される。一例として、チェインの中で直列に接続され、SFC1、SFC2、以下同様にSFCNで表されている記憶・機能回路が図1に示されている。一般に各回路SFCxは、ヒューズ・アレー14の中のヒューズによって示されるデータ状態に対応するデータ状態を記憶する能力を表しているとともに、さらに、このようなデータ状態に応答して動作することに対応する機能回路を表している。したがって、ヒューズ・アレーのデータは、I/O回路16を使用して出力され、SFCx回路の記憶部分から構成される走査チェインの中で走査された後、このような各SFCx回路の機能部分は、記憶されたデータについて動作することができる。対応する各ヒューズによって符号化されたデータを使用する機能回路は、ランダム・アクセス・メモリ、顧客識別符号（customer identification number）、集積回路チップ識別番号、アナログ・トリム値（analog trim values）、構成ビット（configuration bits）、暗号キーの符号化などのような各種型式をとることができる。その上、当業者は、複数の記憶・機能回路からのデータ状態を組み合わせて、複数ビットの入力データの値を必要とする回路にデータ値を与えることができることを理解できるであろう。最後に、図１は、１つのヒューズ・アレーと、回路SFCxの記憶部分の１つの走査チェインだけを示しているが、代替可能な実施例は複数のヒューズ・アレーと複数の走査チェイン、またはそのいずれかを含むことができ、実際に複数の走査チェインの場合、データは、各種チェインに対してアレーから同時に読み出され、全体のデータ速度を上げることができる。
【０００９】
制御回路12に関連する動作と信号に移ると、第１に、好適実施例における制御回路12は、状態マシンとサポート回路とを含み、この中の各種実施の詳細は、本明細書の中に述べられた機能的説明が与えられた当業者によって選択されることに注意されたい。次に制御回路12に対する入力信号に注目すると、各種実施例において、これらの入力信号のうち選択された信号だけが各外部ピンに接続されるので、対応する信号は集積回路ICがパッケージに入れられた後に与えられる。したがって、外部ピンに接続されない信号入力の場合、信号はプログラマブル・ヒューズ・ブロック10に対して与えられる。集積回路チップをパッケージに入れて完全に製造されたデバイスにする前に、プログラマブル・ヒューズ・ブロック10をプログラムすることができる。どちらの場合でも、制御回路12に入力される信号と制御回路12から出力する信号は以下のとおりである。
【００１０】
６ビットのアドレス信号A[5:0]は、アドレス指定されたセルに対するデータの書き込み、またはアドレス指定されたセルからのデータ読み出しのいずれかの目的で、ヒューズ・アレー14のセルをアドレス指定するために与えられる。さらにこの点については以下に詳細に説明するように、ヒューズ・アレー14はいくつかの行を含むように構成され、各行はいくつかの記憶セルを含み、このような各記憶セルは１つのプログラマブル・ヒューズを含んでいるので、ヒューズ・アレー14はアレー状構造を持つという意味では、記憶セルの行と列とをもつプログラマブル・メモリに類似している。好適実施例における行の数は64に等しく、列の数は32に等しい。したがって、６ビットのアドレス信号A[5:0]は、一度に64行のどれか１行を与えるために使用される。しかし、代替可能な実施例では、異なる数の行および／または列および／またはアドレス指定ビットが実施されてよいのは明らかであり、事実、１行の全セルよりも少ないアドレスに追加ビットと追加制御とを一度に含めてもよい。
【００１１】
35ビットのデータ信号D[34:0]も制御回路12に接続され、望ましくは、ヒューズ・アレー14の中の１行のセルに対して対応するデータをヒューズ・アレー14に書き込む。好適実施例において、またヒューズ・アレー14の過半数の行に対して、これらの35ビットのうちの32ビットは行データを表しており、このようなビットは本明細書の中の基準としてD[31:0]で示されている。35ビットのうちの残りの3ビットは、A[5:0]によって与えられるアドレスに対応する行の書き込み保護、読み出し保護およびパリティを与える。ここではこれらの残り3ビットはD[34:32]で示されており、書き込み保護、読み出し保護およびパリティの機能については、後で詳細に述べる。
【００１２】
クロック信号CLKも制御回路12に接続される。クロック信号CLKは、プログラマブル・ヒューズ・ブロック10に対するデータの入力とプログラマブル・ヒューズ・ブロック10からのデータの出力のみならず、制御回路12の動作の同期をとっている。
【００１３】
プログラム信号PROGも制御回路12に接続される。好適実施例におけるプログラム信号PROGがアクティブ・ハイにアサートされる（そして非同期である）と、ヒューズ・アレー14に対するデータの書き込み（つまり、プログラミング）が可能になる。より詳細に、以下詳細に説明するように、かつより詳細には、PROGがアサートされ、プログラマブル・ヒューズ・ブロック10の動作のプログラミング制御モードを動作可能にすると、各ヒューズ・アレー14の対応する各セルの各ヒューズを、２つのデータ状態の１つにプログラムすることができるので、後でプログラマブル・ヒューズ・ブロック10の動作の読み出しモードのとき、前にプログラムしたヒューズごとのデータ状態を読み出すことができる。より詳細にプログラミング制御モードに注目すると、プログラム信号PROGはアクティブ・ハイにアサートされる。またその時間中、ヒューズ・アレー14の中のヒューズ・セルの行はA[5:0]でアドレス指定され、その行に書き込むべきデータ状態は論理１または論理０のいずれかの型式で35ビット幅のデータバスD[35:0]を介して入力される。プログラミングが完了したか、不必要な場合、PROGはローにデアサートされる。最後に、プログラム信号PROGはクロック信号CLによってゲート制御され、ローの状態になることが望ましいことに注意されたい（つまり、CLKのローに遷移すると、PROG信号は制御回路12の中の回路に接続される）。
【００１４】
イネーブル信号ENも制御回路12に接続される。好適実施例におけるイネーブル信号ENは、アクティブ・ハイであるとともに同期している。さらにイネーブル信号ENがアサートされると２つの異なる動作、つまり、（ｉ）読み出しモードのときI/O回路16のセンス増幅器を動作可能にすることによるヒューズ・アレー14からのデータの読み出し（ii）より明確には、ここではVPPで表される電圧源用ドライバを動作可能にするプログラミング制御モード中のデータのプログラミングを可能にする。後で詳細に判るように、VPPは、プログラマブル・ヒューズ・ブロック10の通常の動作電圧に比べれば比較的高く、ここではその通常の動作電圧はVDDとして表されている。これらの２つの電圧の好適な隔離とともに、VPPとVDDとのさらなる考察も後でおこなう。
【００１５】
アクティブ・ハイの書き込みイネーブル信号WREN[34:0]も制御回路12に接続される。好適実施例における書き込みイネーブル信号WREN[34:0]は、ヒューズ・アレー14のアドレス指定された行の中の35個のセルに対するデータの書き込みを１ビットずつ動作可能にするマスクである。換言すると、書き込みイネーブル信号WREN[34:0]は、WREN[34:0]の中で動作可能になった各ビットを有する各データ・ビットD[34:0]だけがヒューズ・アレー14の中のアドレス指定された行に書き込まれるように、プログラミング制御中のデータ入力をゲート制御するために使用される。したがって、逆に書き込みイネーブル信号WREN[34:0]の中の１つまたは複数の選択されたビットをローの状態に設定することによって、データD[34:0]の中の各ビットはヒューズ・アレー14に書き込まれない。たとえば、書き込みサイクル中にビットWREN[6]がローであれば、ビットD[6]の各データは、ヒューズ・アレー14のそのときアドレス指定された行に書き込まれない。
【００１６】
MARGIN[1:0]と示される２ビット信号は制御回路12に接続される。以下詳細に説明するように、好適実施例におけるプログラミング制御の後の読み出しモードでは、ヒューズ・アレー14の中の各行のヒューズを読み出すことができる。しかし、本発明者は、集積回路のいたる所にヒューズが分散されているような以前のヒューズを使用したシステムでは、対応するデータ状態が得られるように選択されたヒューズを破壊しようと試みるプログラミングは全く成功しないことが多いと認識している。換言すると、このようなヒューズは、ヒューズに付随するデータ感知回路が曖昧な出力電圧、つまり、ヒューズが物理的に変化しないかもしれないか、完全に破壊されないかもしれないことを示す電圧を与えるという結果からわかるように、部分的に破壊されるように考慮されている。しかし、本好適実施例では、信号MARGIN[1:0]は、プログラムされたヒューズごとにテスト用の４つの異なるレベルの電圧（または対応する抵抗）の選択、つまり、MARGIN[1:0]の中の２ビットの状態が、テストされたヒューズの抵抗を比較する４つの異なるベースの１つを選択することを考慮している。このようにテストすることにより、各ヒューズを評価して、そのヒューズに関連する記憶回路と機能回路SFCxに後で信頼できるデータを与えるように、ヒューズの十分な破壊を達成したか否かを決定することができる。したがって、不十分にプログラムされたヒューズが検出されると、追加された測度を得ることができるが、このような測度のことは後で説明する。
【００１７】
最終的に好適実施例における制御回路12は、アドレスとデータとを別々に入出力する信号を含む各種信号がジョイント・アクション・テスト・グループ（joint action test group：[JTAG]）のインタフェースを含んでいるが、そのような各種信号を別々に示すことはできない。何故ならば、一般にそれらの信号は、上に説明した対策を用いて達成できることと同じ機能を備えているからであり、いくつかの実施例におけるJTAGインタフェースは、集積回路ICがパッケージされると、外部ユーザに与えられる接続だけになりうるからである。しかし、好適実施例におけるJTAGインタフェースは、これから説明するように２つの追加信号を含んでおり、特にこれらの信号は制御回路12に接続されるREADY（レディ）信号と、制御回路12から与えられる関連するREADY出力信号を含む。明確に述べると、好適実施例における制御回路12は、ヒューズ・アレー14があらかじめプログラムされているとすれば、自動ロード・モードにおいてRESET（リセット）信号のアサート時に自動的に読み出しモードを試行するが、これらの動作は、以下に説明するように、ヒューズ・アレー14の行0の指定されたビットを調べる制御回路12によって確認される。このように、プログラマブル・ヒューズ・ブロック10の一実施例におけるヒューズ・ブロック10のプログラミング制御モードは、デバイスがパッケージされて顧客に配送される製造中に実行される。次に顧客がアサートされたRESET信号を与え、その信号がアサートされると制御回路12が動作して、ヒューズ・アレー14からデータ状態を読み出して、SFC1、SFC2、以下同様にSFCNまでの回路で構成されるチェインの中にそれらのデータ状態をすべてシフトする。上で紹介したように、好適実施例におけるアレー14には、いくつかの行があるため、望ましくはRESETのアサートに応答し、制御回路12によって各行のうちの１行が一度に読み出されるので、I/O回路16を使用するとともに制御回路12の制御のもとに読み出された行のデータはヒューズ・アレー14から、記憶回路と機能回路の走査チェインに出力される。このように、ヒューズ・アレー14からすべてのデータが走査チェインに読み出されてしまうと、制御回路12はREADY信号をアサートして、読み出しモードの終了を表示する。したがって、顧客が必要なことは、RESET信号をアサートした後READY信号を待ちあわせる回路を用意することであり、その後、回路SF1〜SFNの機能的態様の正常動作が始まる。
【実施例２】
【００１８】
図2は、次に説明する図1の制御回路12、ヒューズ・アレー14およびI/O回路16をさらに詳細に示す電気的ブロック図を示している。前述のように、好適実施例におけるヒューズ・アレー14は、図２の部分図に非常に詳細に示されている列の中に各行が配置されている32個のヒューズ・ブロックを有する64行を含む。後で詳細に判るように、好適実施例における各ヒューズ・セルは、電気的プログラマブル・ヒューズを含み、これらのヒューズは、第１のデータ状態を与えるためにヒューズを破壊する、つまり溶断するように、ヒューズを流れる電流を与えることによってプログラムされるか、あるいは、対照的にヒューズを物理的に変化させず、つまり溶断させなくてもよく、この場合、ヒューズは第１のデータ状態と相補的な第２のデータ状態になる。例として、各セルに識別子C(r,c)のある各種ヒューズ・セルが図２に示されており、この場合、rは行を示し、cは列を示していて、この行と列に対して、ヒューズ・アレー14の中にセルが並べられている。したがって、ヒューズ・アレー14の行0に沿ってセルC(0,0)からC(0,34)があり、アレー14の行1に沿ってセルC(1,0)からC(1,34)があるという具合に、セルC(63,0)からC(63,34)を含む行63がある。好適実施例における行1から行63までは一般に生データとして使用される。さらに、セル0〜セル61までが生データとして使用され、続く32生データ・ビットは行1から行63までの各行と、列32,33および34の中の32生データ・ビットは、パリティ・ビット、読み出し保護ビットおよび書き込み保護ビットである。したがって、これらのビットのそれぞれは対応する行に対して決まった機能（stated function）を与える。したがって、読み出し保護ビットが行の中に設定されていると、その行の列0〜31の生データを集積回路ICの外部から読み出すことはできない。つまり、このような機能は、ヒューズによって記憶され、集積回路ICがパッケージされると、消費者などによって読み出される所有権データを保護するような、各種アプリケーションに対して有利である。同様に、書き込み保護ビットが行の中に設定されていると、その行の列0〜31のデータを書き込むことはできず、このような機能は、ヒューズによって記憶され、書き込まれて検証されると上書きされることを防止する重要なデータのような、各種アプリケーションに対する利点がある。さらにパリティ・ピットをプログラムして、当業者には公知の各種パリティ表示の１つを使用して対応する行のパリティ・データを与えることができる。最後に、図示されていないが、行ごとに１ビットまたは複数ビットを追加して、さらに機能を追加することができる。たとえば、エラー訂正ビットを追加してもよく、そうすれば、一度プログラムされるとヒューズの永久的性質として与えられるヒューズの環境の中で特に有利になりうる。このようなエラー訂正ビットを使用し、エラー訂正ビットに対応する行の中の或る数のビットのエラーを検出して訂正することができる。
【００１９】
また好適実施例においては、各種機能に対して行0を使用することが望ましい。明確に説明すると、行0のビット6:0（つまり、セルC(0,0)からC(0,6)）は、冗長性情報を表示するために使用され、ここで、ビット5:0は行アドレスになり、ビット6は冗長性イネーブル・ビットになる。したがって、テスト中またはプログラミング制御後にヒューズ・アレー14の１行が、誤ったデータであるというような障害であることが決定されると、ビット6は冗長性をイネーブルしてアレー14の１行が、アレーの中の所定の行に対して、所定の行に問題のあるヒューズが含まれることを検出される場合のような冗長性のある記憶をするために予約され、ビット[5:0]は、その所定の行のアドレスになる。したがって、ヒューズ・アレー14の中の行のアドレスを指定するためにアドレスが与えられると、行0が最初に調べられ、そのアドレスがアレー14の冗長性のある行を有する行を対象としている場合、最初にアドレス指定された行ではなく冗長性のある行がデータ書き込み／読み出しのためにアクセスされる。さらにこの点については、一好適実施例では、冗長性のある１行だけが与えられ、代替可能な実施例では複数の冗長性のある行が与えられ、実際には冗長性のある１列または複数列を与えることができる。その好適実施例に戻るとともに行の冗長性について言及すると、行の交換は冗長性のある行のアドレスを指定するために使用される。つまり、アドレスが到着し障害のある行に向けられると、冗長性のある行が代わりにアクセスされ、アレーの中の残りの行のアドレスは変更されない。これは、対照的に行をシフトすることであり、この動作は、ランダム・アクセス・メモリの技術における冗長性に対してしばしば実施されることであり、その場合、障害になっている行のアドレスを避けるように、動作中の行のアドレスがすべてシフトされる。この後者の方法は、データが一度アレーに記憶されるとデータの永久的性質のために好適実施例では実行不可能である。行0は上に説明した書き込み保護ビットを含んでいるので、冗長性のある情報が行0に書き込まれると、行0の書き込み保護ビットを設定することにより、その情報が上書きされることをさらに防止することができることにも注意されたい。ヒューズ・アレー14の行0の中の他の２ビットは、それぞれ全体的書き込み保護と全体的読み出し保護とを表示するために予約され、各種型式のデータ保護とデータの完全性を与える。たとえば、全体的書き込み保護ビットが行0に設定され、一度ヒューズ・アレー14がプログラムされてテストされると、所望できるようなヒューズ・アレー14の全体を書き込むことができない。他の例として、全体的読み出し保護ビットが行0に設定され、集積回路ICがチップとして集積回路パッケージの中に配置されると、内部のデータが発見されることを防止することを所望できるように外部からヒューズ・アレー14の全体を読み出すことができない。また好適実施例における行0のセルC(0,28)、C(0,29)のビットは、アレー14の他の行の中に記憶されたデータに対応する圧縮アルゴリズムを指示する２ビットの値でプログラムされるために予約されており、さらに、これら２ビットの１つの状態は、論理値00のように圧縮が実施されていないことを示している。また好適実施���における行0のセルC(0,30)のビットは、生データがアレー14の行1から63までの中にプログラムされると、プログラミングの完了を表示する所定の状態（たとえば、アクティブ・ハイ）でプログラムされるために予約されている。したがって、このビットはRESETがアサートされると制御回路12によって調べられ、データがヒューズ・アレー14の中に記憶されていることを表示するので、大きな意味があるものとして記憶・機能ユニットSFC1からSFCNまでに読み出されるため準備されている。さらに好適実施例においては、セルC(0,31)のビットは、残りの行１〜63までの列32が、このような各行のパリティ・ビットになることを示しており、所定の状態（例えば、アクティブ・ハイ）でプログラムされるために予約されている。最終的に、追加される1ビットまたは複数ビットは、自動ロード・クロック速度（autoload clock speed）とクロック分周器（clock divider）の選択とを指示するためヒューズ・アレー14の行0の中で予約されることが望ましい。特に好適実施例における制御回路12は、動作可能になると、ヒューズ・アレー14からのデータを記憶・機能回路SFC1からSFCNに自動的にロードすることを含む上に説明した自動ロード動作とともに、後で説明する或る種のテスト手法を含む各種動作のため、制御回路12に自動クロック信号を与える内部発振器を含む。
【００２０】
図２に示されている制御回路12に関連する回路に注目すると、制御回路12は、行復号器121と行ドライバ122の組を含むように示されている。何らかの点に関し行復号器121と行ドライバ122に類似している回路はメモリの技術では公知であるが、後で詳細に判るようにこれらの回路は、ヒューズ・アレー14とセル回路の構造体に適合するように改造されている。一般に行復号器121は、図１に示す入力アドレス信号A[5:0]を受信して、ヒューズ・アレー14の適切な行がアドレス指定されるように、そのアドレスを復号する。しかし、上述のように、ヒューズ・アレー14の行0は冗長性のあるアドレスを含んでいるので、集積回路の電力が増加するたびに、このような冗長性のある情報が行復号器121またはそれに付随する回路に読み込まれ、アドレス信号A[5:0]のアドレスは、まだ障害になっているとともにヒューズ・アレー14の中に冗長性のある機構をもつ行に向けられる場合、行復号器121は、その情報に注意することができる。どちらの場合でも、アドレス信号A[5:0]あるいは他の信号に応答して行復号器121が１つの行を識別すると、行復号器121は行ドライバ122の中の対応する回路を動作可能にして、その行のセルに対し十分な信号を駆動する。特定の駆動信号は、実行すべく追求中の対策動作に基づいているが、この場合このような対策は、プログラミング制御中の行における各セル（または、WREN[34:0]によって与えられたマスクに応答して限定された数のセル）の書き込み、またはプログラミング制御後の各セルの読み出しのいずれかを含む。
【００２１】
I/O回路16に関連して図２に示す回路に注目すると、I/O回路16は、センス増幅器161、書き込み論理162および読み出し論理163の組を含むように示されている。一般にこれらの回路は、メモリの技術では公知の回路と何らかの点に関し類似であるが、後で説明するように、これらの回路は、ヒューズ・アレー14とセル回路の構造体に適合するように改造されている。センス増幅器161についての好適実施例における１つのセンス増幅器は、ヒューズ・アレー14のセルの回路の対応する各列に接続されている。したがって、この例で35列あるとすれば、ブロック161の中に全部で35個のセンス増幅器が含まれている。集積回路全体にわたって異なる位置に分散配置されるプログラマブル・ヒューズの現在の技術の中で対比すると、各ヒューズは、自身に対応するセンス増幅器を備えている。つまり、先行技術によるM個のこのようなヒューズに対して、総数でM個のセンス増幅器が存在することに注意されたい。したがって、対照的に、好適実施例は全個数がｒかけるｃで表されるヒューズを具備しているが、ヒューズによって表されるデータを読み出すためには、ｃ個だけのセンス増幅器が必要である。この減少により、デバイス全体の大きさ、複雑さ、電力およびコストを含む各種属性を低減させるなど、先行技術に対して各種利点が提供される。書き込み論理162は、アレー14のアドレス指定された全行にわたる複数のセル、または上に説明したWREN[34:0]信号を使用して達成することができる行の全セルよりも少数のセルにデータを書き込むため、行ドライバ122によって供給される駆動信号の先に追加できる回路を含むが、この場合、書き込み論理162に関連するマスクとして、その信号を使用することができる。したがって、D[34:0]によって与えられるデータが書き込み論理162に接続されると、書き込み論理162は、ヒューズ・アレー14のアドレス指定された行にそのデータを適切に結合する。読み出し論理163は、何らかの追加結合および／またはセンス増幅器161によって感知されたデータをデータ出力Q[34:0]に与えるように実施される回路を表している。
【実施例３】
【００２２】
図３は、図２の中のヒューズ・アレー14の各セルC(r,c)を実施する好適実施例の模式図を示している。図３に関連する各種信号が示されており、ここで当業者は、このような信号がセルC(r,c)の中にデータを書き込む（つまり、プログラミングする）ことと、セルからデータを読み出すことを容易にすることが理解できるであろう。しかし、図１に示すように、信号名は制御回路12に対する入力と違っている。何故ならば、制御回路12は、図１の信号を受信して、当業者のみならず、本明細書の中で説明した各種態様に従ってアドレス指定された各セルに対応する制御信号を与えることが理解されているからであるが、ここでこれらの対応する制御信号のいくつかを次に示し、以下、図３に関連して説明する。
【００２３】
セルC(r,c)の中の回路に注目すると、NANDゲート20には、データ書き込み信号WDを受信するために接続されている第１の入力201と、ワード線プログラム信号WLPRを受信するために接続される第２の入力202がある。NANDゲート20の出力は、ｎチャネル・トランジスタ22のゲートに接続されるとともにｎチャネル・トランジスタ24のソースに接続される。ｎチャネル・トランジスタ24のゲートとドレインはノード26に接続され、ノード26はさらにｐチャネル・トランジスタ28のゲートに接続され、ｐチャネル・トランジスタ28にはVDDに接続されたソースと接地されたゲートがある。ノード26はさらにｐチャネル・トランジスタ30に接続され、ｐチャネル・トランジスタ30にはVDDに接続されたソースとノード32に接続されたドレインがある。ノード32は、ｎチャネル・トランジスタ22のドレインと、ｎチャネル・トランジスタ34のゲートと、抵抗器36の第１の端子とに接続される。抵抗器36の第２の端子は接地されている。ｎチャネル・トランジスタ34のソースは接地され、ｎチャネル・トランジスタ34のドレインはノード38に接続される。ノード38は、ヒューズ40の第１の端部に接続され、ヒューズ40の第２の端部はノード42に接続されている。ヒューズ40は、各種手法を使用し、各種材料でつくられている。好適実施例におけるヒューズ40は、複数の方形接点で形成された４角のポリシリコンのネックがあり、端部に金属1接点と金属2接点が付いている砂時計の形をしている。ノード42は、VPP*と表示された電圧に接続される。何故ならば、後で詳細に考察するように、好適実施例は、プログラミング制御モード中はVPP* = VDDであるが、読み出しモード中はVPP* = VDDになる隔離回路を含んでいるからである。ノード42は、ｐチャネル・トランジスタ44のバック・ゲートに接続されている。ｐチャネル・トランジスタ44は、ｎチャネル・トランジスタ46を含むCMOSトランスミッシヨン・ゲートの一部に接続される。したがって、トランジスタ44、46のソース経路／ドレイン経路は並列に接続され、このトランスミッシヨン・ゲートの入力はノード38に接続され、このトランスミッシヨン・ゲートの出力はノード48に接続されており、ここでノード48はデータ読み出し信号RDを供給する。このトランスミッシヨン・ゲートに関する接続が完了すると、ｎチャネル・トランジスタ46のゲートは、ワード線読み出し信号WLRを受信するために接続される。ｐチャネル・トランジスタ44のゲートは相補的ワード線読み出し信号WLRBに接続される。図３を完了すると、ノード38は、ソースが接地されゲートがワード線読み出し信号WLRに接続されている。
【００２４】
図３のセルC(r,c)の動作は、一般に上に紹介した２つの異なるモード、つまり、プログラミング制御モードと読み出しモードのとき発生する。図３を総体的に注目すると、プログラミング制御モード中、模式図の中でヒューズ40の下方左側に示す回路はヒューズ40にデータ状態を与えて、セルC(r,c)をデータ状態にプログラムするように動作する。この後、データ読み出しモード中、模式図の中でヒューズ40の下方左側に示す回路は、前にプログラムされたデータ状態を読み出すように動作する。特定の信号と、以下、これらの２つのモードの各モードにおける回路動作を考察する。
【００２５】
つぎにセルC(r,c)のプログラミング制御モードを説明する。このモード中、図１に示すVPPは、VDDと独立な電圧で制御回路12に与えられ、或る場合には、VDDより大きく、後で詳細に判るようにVPP>VDDの場合、隔離回路は、VPPの値を図３に示す電圧VPP*を与える。したがって、プログラミング制御モード中、この独立な（多分より高い）VPP電圧がノード42に印加されるため、ヒューズ40の端部E2に印加される。またプログラミング制御モード中、少なくとも一部分で、図１について前に考察したPROG信号のアサートに応答して、WLPRがハイにアサートされ、ヒューズ・アレー14のセルの全ワード線（つまり行）をプログラムする。換言すると、一好適実施例においてPROG信号がアサートされると、ヒューズ・アレー14の中のセルの適切な行に対してWLPRがアサートされる。しかし代替可能な実施例では、２つの条件が一致する場合、つまりPROG信号のアサートと、有効な複数ビットのキー・コード語の受信が一致する場合にのみ、WLPRがアサートされる。したがって、この代替可能な実施例では、集積回路ICのキー・ワードを受信するため、何らかの型式のキー・コード記憶デバイスのような適当な用意（provisions）がなされるので、キー・コード記憶デバイスが与えられると、キー・コード記憶デバイスを調べて、キー・コードが正しいキー・コードであるか否かを決定し、正しい場合にのみ、PROG信号のアサートに対応して、WLPR信号がアサートされる。したがって、反対にキー・コードが正しくない場合は、PROG信号がアサートされてもWLPR信号は動作可能にならない。したがって、キー・コードにより、アレー14の１つまたは複数のヒューズの意図しないプログラミングに対する防止を追加するが、この意図しないプログラミングは、意図していない、または計画していないPROG信号のアサートに起因して、別の方法で発生するかもしれないことに注意されたい。また、この代替可能な実施例では、複数ビットのキー・コード語の長さは32ビットなので、正しいキー・コードとして受け入れられた数によって、デバイスが不注意に起動する機会をかなり小さくする。どちらの場合でも、正しいキー・コードが記憶され、PROGがアサートされることを想定すると、WLPRに対してアサートされたハイ信号はNANDゲート20の入力201に接続される。データ書き込みWDビットも、（つまり、WREN[34:0]によってマスクされる何らかのデータを除いて）動作可能になった行でプログラムされるセルごとにNANDゲート20の入力201に接続される。したがって、データ書き込みWDがハイにアサートされることを想定すると、NANDゲート20の出力はローに遷移する。この時間より前は、NANDゲート20の出力はハイであり、ｎチャネル・トランジスタ24のソースの高電圧をｎチャネル・トランジスタ22のゲートに与えると、ノード32とｎチャネル・トランジスタ34のゲートが接地されることに注意されたい。しかし、プログラミング制御が始まってしまうと、ローに遷移するNANDゲート20の出力は、ｎチャネル・トランジスタ22とｐチャネル・トランジスタ30から構成されるインバータに接続される。より詳細には、遷移中のロー信号（transitioning low）はｎチャネル・トランジスタ22のゲートに接続されるので、時間がたてばそのトランジスタは動作不能になる。しかし、ｐチャネル・トランジスタ28とｎチャネル・トランジスタ24を考察すると、一般に、両トランジスタの大きさは、それぞれｎチャネル・トランジスタ22とｐチャネル・トランジスタ30より小さいことに注意されたい。したがって、ANDゲート20の出力に信号ハイがあると、ｎチャネル・トランジスタ24によって形成されるダイオード接続（つまり、ゲート・ツー・ドレイン接続）は、１つの閾値電圧の電圧がｐチャネル・トランジスタ30に接続されるANDゲート20の低電圧の出力よりも高くなって、順方向バイアスになる。その結果として、ｐチャネル・トランジスタ30のソースのVDDが、ｐチャネル・トランジスタ30のゲート電圧よりも高い閾値電圧の１つの電圧以上であるかぎり、ｐチャネル・トランジスタ30は、自身のソースのVDDを自身のドレインに導きはじめ、自身のゲートのロー信号の反転を効果的に開始して、ノード32の出力を上昇させる。ノード32の上昇中の信号はｎチャネル・トランジスタ34のゲートに接続されるが、この電圧は抵抗器を介して接地されることに注意されたい。したがって、ノード32の電圧がｎチャネル・トランジスタ34を動作可能にするために十分になるまでに時間の遅れがある。ｎチャネル・トランジスタ34のゲートの上昇中の信号に戻ると、ヒューズ40に接続されるｎチャネル・トランジスタ34は、ヒューズに関する技術でザップ・トランジスタと呼ばれることが多いことで類似であると考えることができることに注意するとともに、代替可能な実施例におけるザップ・トランジスタはｐチャネル・トランジスタでよいことに注意されたい。したがって、この例の説明を続けると、自身のゲートの信号が十分に大きくなり、ｎチャネル・トランジスタ34を動作可能にすると、そのトランジスタは、図３の他のｎチャネル・トランジスタよりはるかに大きく作られ、電流がｎチャネル・トランジスタ34から取り出されることが望ましいことに注意するとともに、このような電流は、一実施例ではVDDより高いVPPを電源としていることと、どちらの場合でも、この時点ではVPP* = VPPであることに注意されたい。VPP＞VDDの場合は、セルC(r,c)の一部分だけが、より高いVDDによるストレスを受けるが、多数の残りのデバイスは、より低い電圧VDDによって付勢されることに注意されたい。どちらの場合でも、プログラミング制御が成功すると、ヒューズ40を流れる電流によってヒューズ40が破壊される。つまり、デバイスを通る導電経路が破壊され、開回路になる。後で考察するように、或る場合には、ちょうどいま説明したように、ｎチャネル・トランジスタ3を動作可能にしたにもかかわらず、ヒューズ40を通る導電経路の一部は物理的に変化しない。好適実施例は、上で紹介したMARGIN[1:0]と関連して、このような不測の事態を検出して補正するために追加する回路を含む。最後に、前述したことは、第１の所望の出力状態としてヒューズ40のプログラミングを説明しているが、この第１の所望の出力状態と相補的な第２の所望の出力状態を与えることが所望ならば、データ書き込みWDはローにアサートされる（この動作は、WRENがセルに対するデータを動作不能にすると発生する）ことに注意されたい。このような場合、NANDゲート20の出力はハイになり、ｎチャネル・トランジスタ22を動作可能にしてノード32を接地する。このように、ｎチャネル・トランジスタ34は動��可能にならないので、電流はヒューズ40を通過せず、ヒューズは物理的に変化しない。この結果として、第２の所望の出力状態はセルC(r,c)によって与えられる。
【実施例４】
【００２６】
セルC(r,c)のデータ読み出しモードを考察する前に、ｎチャネル・トランジスタ24、ｐチャネル・トランジスタ28および抵抗器36によって導入された保護用態様に追加される考察を図４に関連して検討する。ここで、電力を上げるときに予想できるように、図４の水平軸は時間がプロットされ、縦軸はVDD信号として与えられる電圧がプロットされている。また、すぐ後に続く電力を上げることによって、予期しないデバイスの停止が続くとともに、正常動作のもとでこのような電力を上げることを予期することができることに注意されたい。電力を上げている間、VDDが集積回路ICに印加され、PROGのアサートによって示されるように、同時にプログラミング制御モードが求められる。しかし本発明者は、これらの信号の最初のアサート中、PROGは即座に安定せず、VDDも、図４のVF（例えば、1.5ボルト）で示される最終電圧に向かってゼロボルトから大きくなると認識している。したがって、これらの不安定さに起因して、この時間中、１つまたは複数のヒューズが何らかの不注意な破壊から保護するために、ｎチャネル・トランジスタ24、ｐチャネル・トランジスタ28およびノード36の組み合わせは、効果的に時間を稼ぎ、VDDが閾値に達するまでプログラミング制御モードを動作可能にすることを遅らせるが、この場合の好適実施例における閾値は、セルC(r,c)で使用されるｎチャネル・トランジスタの２つの閾値に設定される。したがって、PROGとVDDが論理値ハイに向かって同じレベルで上昇中である場合、時間t1におけるこの２つの信号は、セルC(r,c)で使用されるｎチャネル・トランジスタの１つの閾値（1VT）に到達するであろう。この1VTの値は、セルの中の回路を動作可能にするためには十分であり、したがって保護策が追加されず、そのとき不注意にヒューズをプログラミングする機会がありうる。しかし、上に説明したようにデバイスを組み合わせると、時間t1のときには、ANDゲート20の出力がザップｎチャネル・トランジスタ34を動作可能にしない。何故ならば、そのときVDDが1Vに達するからである。図４の時間の中で続けると、時間t2でVDDは２つの閾値の電圧（2VT）に到達する。この時点でｐチャネル・トランジスタ30は動作可能になり、ｎチャネル・トランジスタ34のゲートに対する電圧を動作可能にする。したがって、時間t2に従って、PROGがアサートされた状態が続き、VDDが2 ボルトまたは2 ボルト以上の状態を続けているかぎり、WLPRが接続されアサートされて、セルのプログラミングを発生することができる。したがって、t2以前のPROG信号における何らかの不安定さによって、意図していないのにセルのヒューズがプログラミングされることはないことに注意されたい。最終的に、上に説明した遅延は、閾値電圧のメカニズムを使用し、条件設定時点を2VTに設定することによって好適実施例の中で実施されるが、当業者は、代替可能な実施例において他の遅延メカニズムを確かめることができるであろう。
【００２７】
次にセルC(r,c)のデータ読み出しモードを説明する。このモード中、図１に示すVPPは、VDDに等しい電圧でデバイス12に与えられ、後で詳細に判るように、これによって、隔離回路が、VDDのこの低下した電圧を、図３に示す電圧VPP*に与えるので、読み出し動作のためには供給電圧だけがVDDに等しい。また、このモード中、ワード線読み出し信号WLRと、その相補的信号WLRBがアサートされ、WLRをアクティブ・ハイにWLRBをアクティブ・ローに立ち上げる。これらの２つの信号は、それぞれｎチャネル・トランジスタ46とｐチャネル・トランジスタ44を動作可能にする。結果としてノード38の電圧は、これらの２つのトランジスタによって形成されるトランスミッション・ゲートを介してノード48に接続され、データ読み出し信号RDにノード38のデータ状態を与える。したがって、前に説明したように、そのデータ状態は複数のセンス増幅器16のうちの１つのセンス増幅器に接続される。前に説明したように、ヒューズ40がプログラミングを通じて破壊されているとすれば、ノード38の電圧VDDはトランスミッション・ゲート48を介して接続され、信号RDを与えることに注意するとともに、この場合、このような電圧は、WLRによって動作可能になり、セルC(r,c)の第１のデータ状態を与えるｎチャネル・トランジスタ50によって接地に引かれることに注意されたい。普通、破壊された、つまり「プログラムされた」ヒューズに対応するこのデータ状態は、論理１に関連していることに注意されたい。逆に、ヒューズ40がプログラミングを通じて破壊されないと、ノード42の電圧VPP* = VDDは、ヒューズ40よって与えられる直列抵抗とｎチャネル・トランジスタ50のソース経路／ドレイン経路との両端で分圧する。換言すると、読み出しモード中、WLRはハイにアサートされているから、ｎチャネル・トランジスタ50が動作可能になるので、このトランジスタの接地されたソース抵抗／ドレイン抵抗は、ヒューズ40がプログラミングを通じて破壊されない場合、ヒューズ40の抵抗と直列である。したがって、ｎチャネル・トランジスタ50のソース経路／ドレイン経路と、ヒューズ40の抵抗とによってノード42から分圧器がつくられノード38で引き出され、その引き出された電圧は、トランスミッション・ゲート48を介して接続されて信号RDになり、セルC(r,c)の第２のデータ状態を与える。物理的に変化しない、つまりプログラムされていないヒューズに対応するこの第２のデータ状態は、論理0に関連している。
【実施例５】
【００２８】
図５は、ヒューズ・アレー14に関連するMARGIN[1:0]の動作を機能的に表す回路60を示しているが、ここでMARGIN[1:0]信号がすでに紹介されていることと、MARGIN[1:0]は、プログラムされた各ヒューズをテストする異なる４つのレベルの電圧（または、対応する抵抗）を選択することを考慮に入れていることを想起されたい。回路60で、テスト中のセルから読み出したデータRDは１つの入力としてセンス増幅器に接続され、回路60の出力Voutは、センス増幅器の他の入力に接続される。さらに、読み出したデータRDはノード62にも接続され、抵抗値が既知の抵抗器Rkはノード62とノード64との間に接続される。ノード64と接地との間には、４つのｎチャネル・トランジスタT0、T1、T2およびT3のソース経路／ドレイン経路が接続される。好適実施例におけるトランジスタT0、T1、T2およびT3のそれぞれは、各デバイスの幅と長さ、またはそれらのいずれかの寸法を変えることによって異なるオン抵抗となるようにつくられる。ノード64は回路60の出力になる。
【００２９】
次に回路60の動作を説明する。第１に、２ビットのMARGIN[1:0]信号は、当業者によれば容易につくることができる復号回路によって、自身の２ビットに基づく４つの値の１つに復号される。この２ビットは、４つの２進数の値、00、01、10、11の１つをとることができる。参考として、これらの値は、T0、T1、T2およびT3のゲートに関連して示されており、MARGIN[1:0]を復号した値は、対応する値を受信するトランジスタのゲートでハイ信号をアサートするために使用される。換言すると、MARGIN[1:0] = 00ならば、アクティブ・ハイ信号が４つのｎチャネル・トランジスタのうちの２つのトランジスタ、T0、T1のゲートに対してアサートされるようにMARGIN[1:0]が復号され、MARGIN[1:0] = 01ならば、アクティブ・ハイ信号がｎチャネル・トランジスタ、T0のゲートにアサートされるようにMARGIN[1:0]が復号され、MARGIN[1:0] = 10ならば、ｎチャネル・トランジスタT0、T1およびT2のゲートにアサートされるようにMARGIN[1:0]が復号され、MARGIN[1:0] = 11ならば、アクティブ・ハイ信号が４つのｎチャネル・トランジスタT0からT3すべてのゲートにアサートされるようにMARGIN[1:0]が復号される。このようにMARGIN[1:0]の１つの値に対して、４つのｎチャネル・トランジスタT0、T1、T2およびT3の各種組み合わせが動作可能になる。結果として、動作可能になったトランジスタのソース経路／ドレイン経路の抵抗は、抵抗器Rkと直列に接地からデータ読み出し信号RDに接続される。ｎチャネル・トランジスタT0、T1、T2およびT3のそれぞれが異なる直列抵抗をもち、４つのｎチャネル・トランジスタの４つの異なる組み合わせの１つが一度に動作可能になると、抵抗値が既知の抵抗器RKと、４つのｎチャネル・トランジスタのうちの動作可能になった１つのトランジスタとの間に分圧器が形成される。さらに電圧RDは分圧器の両端で降下するので、ノード64で（列のセンス増幅器を用いて）Voutを標本化することによって、標本化された電圧は期待電圧の或る許容範囲の中にあるはずである。さらに、図３に示すように、RDは、ヒューズ40の状態に依存するので、RDとVoutの期待値は、ヒューズが物理的に変化していないと想定されるか、プログラミングを通じて破壊されてしまったか否かに依存する。このように回路60の機能が与えられているので、センス増幅器の出力を標本化してヒューズ40の実際の抵抗が、期待される抵抗に十分近いか否かを決定することができる。以下、これらの態様を図６に関連させてさらに十分に検討する。
【実施例６】
【００３０】
回路60の動作とその結果をさらに詳細に説明するため、図６は、図５の出力電圧Voutに対応する４つの抵抗のプロットを示すとともに、ｎチャネル・トランジスタT0、T1、T2およびT3の各組み合わせをそれぞれ動作可能にすることに対応していることを示している。回路60についてより詳細に説明すると、この好適実施例は、MARGIN[1:0]の状態を変更することによって与えられるVoutの４つの２進数の値を、自身の４つの２進数の状態と比較して、このVoutの４つの値のそれぞれが、ｎチャネル・トランジスタT0、T1、T2およびT3の動作可能になった４つの組み合わせの１つと直列になっているRkによって与えられる異なる抵抗値に対応している場合、各ヒューズによって与えられるデータ出力を評価するように動作することができる。したがって、このような比較のそれぞれは、そのとき標本化されたデータを与えるヒューズによって与えられる抵抗値を表示する。以下に考察するように、MARGIN[1:0]の４つの状態のそれぞれを考察すれば、当業者はこれらの態様をさらに詳細に理解することができるであろう。
【００３１】
図６のプロットを注目すると、MARGIN[1:0]=01の値は、出力電圧Voutが抵抗R1に対応する第１のトリップ点TR1に対応する。好適実施例において、動作可能になったトランジスタT0のオン抵抗は確定されている（さらに、抵抗器Rkと直列であることは既知である）ヒューズ40の抵抗値が、R1=0.5ｋΩであれば、この電圧が発生する。換言すると、ヒューズ40の抵抗値が0.5ｋΩ以下であるとすれば、Voutはデジタル値０になり、テストしたヒューズの抵抗はトリップ点TR1以下であることを表示し、代替的に、ヒューズ40の抵抗が0.5ｋΩ以上であるとすれば、Voutのデジタル値は１になり、テストしたヒューズの抵抗値はトリップ点TR1以上であることを示している。したがって、このトリップ点は、ヒューズ40の抵抗値を0.5ｋΩの抵抗値と比較することを可能にし、その比較の結果は、原則的にセンス増幅器の出力状態によって表される。たとえば、どのヒューズもプログラムされていないヒューズ・アレー14を含む集積回路ICが製造されると、集積回路IC内のこのような各ヒューズの抵抗値は50Ωのオーダであると予想される。したがって、MARGIN[1:0]=01に設定することにより、各ヒューズのアドレスを指定することができるとともに、センス増幅器によってその電圧が比較され、トリップ点TR1に関する抵抗値を決定することができる。結果として、かつ好適実施例において実施されるように、各種制御（たとえば、ファームウエアや状態論理）は制御回路12の中に用意され、制御装置12は、この制御を使用して、プログラミング制御の前にすべてのヒューズをテストし、すべてのヒューズが物理的に変化していない状態であるとともに、その変化していない状態で十分満足する抵抗値になることを保証するように動作することができる。このようなテストは、MARGIN[1:0]=01に設定し、アレー14の各ヒューズをテストする制御回路12によって実行され、その抵抗値がトリップ点TR1で表される値に対応するか、それよりも小さいことを保証する。明確に説明すると、溶断状態にない各ヒューズに対して、各ヒューズの抵抗値は、トリップ点TR1よりも遙かに小さいと予想されるので、センス増幅器が出力するデジタル値は０であると推定される。したがって、溶断していないすべてのヒューズがアドレス指定され、テストデータは０に等しいデジタル値をすべて与えるとすれば、各ヒューズの抵抗値は、溶断していないヒューズとして適切な抵抗値であると推定することができる。しかし、MARGIN[1:0]=01のとき、溶断していないヒューズのテスト用デジタル値が１に対応するとすれば、対策を追加する必要がある。たとえば、１つのヒューズだけが、そのようなデータになっている場合、または、同じ行の中の複数のヒューズがそのようなデータになっている場合、上に説明した冗長性のある態様は、ヒューズ・アレー14の行０の中の冗長性のあるアドレス指定情報によって異なる行がリダイレクトされる。しかし、複数の行の中の溶断していないヒューズが不適切な抵抗値を示すデータを与えるとすれば、その集積回路IC全体を廃棄することが適切でありうる。さらに、このテストは、動作のマージンテストになっていることに注意されたい。より詳細には、前に説明したように、この回路は１組の動作環境条件（たとえば、温度、電圧、処理変動など）を用いて、一度にこの��路をテストすることができるとともに、ヒューズごとに十分なレベルのマージンが見付けられる場合、この回路は、各種動作条件のもとに正しく動作できると認めることができる。
【００３２】
図６のプロットの説明を続けると、MARGIN[1:0]=00の値は、トランジスタT0およびT1を動作可能にするとともに、トリップ点TR2と、（２つの動作可能になったトランジスタが相互に並列であり、その並列抵抗値は抵抗器Rkと直列であることが判っている）出力電圧に対応する抵抗値R2とに対応する。好適実施例における並列なトランジスタT0およびT1のオン抵抗値は、R2=1.0kΩになるように確定されている。1.0kΩの値は、公称値として、つまり、正常動作中に各ヒューズが読み出される場合に意図された標本化の基準として選択される。言い方を変えると、各セルが普通に読み出されるように、各セルのヒューズ抵抗低は、R2を基準として評価されるので、生じるデジタル出力が０の場合、ヒューズは読み出されても溶断しないが、生じるデジタル出力が１の場合、ヒューズは読み出されると溶断する。これは公称値を表しているが、理想的には、ヒューズが溶断するか否かに依存して、各ヒューズの抵抗値はR2と十分に違っているので、このことは、各種動作環境における適切な動作を強く保証している。したがって、さらにこの点について、R2=1.0kΩのトリップ点TR2でマージンをテストすると、溶断していないヒューズの抵抗値を測定することができる。上述のように、そのようなヒューズの抵抗値は50Ωであると考えられているので、そのような各ヒューズのデジタル値は０でなければならないが、同時にトリップ点TR2に関連して溶断した（つまりプログラムされた）各ヒューズの抵抗値を測定することができる。この場合、好適実施例においては、そのようなヒューズの抵抗値は１MΩのオーダであると考えられているので、そのようなヒューズのデジタル値は１でなければならない。したがって、プログラミングの終了後、MARGIN[1:0]=00を設定することによって各ヒューズのアドレスを指定することができるとともに、この分析を実行する制御回路12の制御を再度使用し、センス増幅器を使用してその電圧をトリップ点TR2と比較することができる。このように、これらのデジタル値を調べ、全ヒューズが正確な値であるか否か、または信頼できないデータを与える１つまたは複数のヒューズを行が含んでいるか否かを再度決定することができるが、どちらの場合でも訂正対策を講じることができる。
【００３３】
図６のプロットの説明を続けると、MARGIN[1:0]=10の値は、トランジスタT0、T1およびT2を動作可能にするとともに、トリップ点TR3と抵抗R3に対応する出力電圧Voutとに対応する。好適実施例における並列なトランジスタT0、T1およびT2のオン抵抗値は、R3=5.0kΩになるように確定されている。この追加トリップ点が好適実施例の中で実施されると、溶断したヒューズの欠点を調べるときの解像度が追加される。明確に説明すると、上で考察したトリップ点TR2の場合、溶断したヒューズのデジタル値は１であり、1.0ｋΩより大きい抵抗値を示している。しかし、さらなるテストを実施するととともに、特にMARGIN[1:0]=10の値を設定することによってトリップ点TR3を動作可能にすると、その同じヒューズのデジタル値が０になって、ヒューズの抵抗値が1.0kΩより大きく5.0kΩより小さいことを暗示している。このように、このヒューズの抵抗値は、溶断したヒューズに予想される１MΩではないが、正確なデータを与えるためには十分な抵抗値になっている。しかし、同時にこのテストは、そのような溶断したヒューズの抵抗値を大きくするように、集積回路ICの製造工程をさらに詳細に検査する必要性が潜在していることを示している。換言すると、このテストを追加すると製造工程の改善を容易にする情報を提供することができる。
【００３４】
図６のプロットの説明を完了すると、MARGIN[1:0]=11の値は、４つのトランジスタT0からT3のすべてを動作可能にするとともに、トリップ点TR4と、抵抗R4に対応する出力電圧Voutとに対応する。好適実施例における並列トランジスタT0からT3のオン抵抗値は、R4=30.0kΩになるように確定されている。このトリップ点TR3を追加すると、溶断したヒューズの欠点を調べるときの解像度が追加される。たとえば、上で考察したトリップ点TR3の場合、溶断したヒューズのデジタル値は１であり、5.0kΩより大きい抵抗値を示しているが、MARGIN[1:0]=11の場合をさらにテストすると、その同じヒューズのデジタル値は０であり、ヒューズの抵抗値が5.0kΩより大きく30.0kΩより小さいことを暗示している。したがって、ここでもそのようなヒューズの抵抗値は、溶断したヒューズに予想される１MΩではないが、正確なデータを与えるためには十分な抵抗値になっており、それでもこのテストは、そのような溶断したヒューズの抵抗値を大きくするように、集積回路ICの製造工程をさらに詳細に検査する必要性が潜在していることを示している。
【００３５】
図５の回路60と図６に示す好適実施例に関連してその動作を説明してきたが、マージンテストは従来、テキサス・インスツルメンツ社によって、ヒューズ分散構造（distributed fuse architecture）の中で実施されてきたことに注意されたい。しかし、以前の実施方法では、トリップ点TR3とほぼ同様な溶断したヒューズのマージンテストとともに、トリップ点TR2とほぼ同様な、つまり、名目上の読み出しとしてマージンテストだけが与えられていた。したがって、対照的に、この従来の実施方法では、トリップ点TR1とほぼ同様なマージンを設定せずに、溶断していないヒューズをすべてテストすることが与えられた。それだけでなく、抵抗値の高いマージンが１つだけ与えられて、溶断したヒューズの抵抗値を調べるときの解像度が制限されていた。対照的に、好適実施例は、製造工程とヒューズ溶断工程から得られる結果のさらなる手引きを与えるハイ側のトリップ点を追加するとともに、プログラミング制御の前に全ヒューズを調べるロー側の（つまり、それらのヒューズは溶断していないと考えて）トリップ点TR1の双方を与えている。
【００３６】
図７は、図３に関連して説明したプログラミング制御モードと読み出しモードに関して早くに紹介した電圧隔離回路70を示している。紹介として、回路70は初期の図の中には明確に示されていなかったが、回路70は図１の集積回路ICの中に含まれていることが望ましく、事実、VPP*とVDDとを与える制御回路12の中に回路70を含めることができることに注意されたい。まずこのデバイスと回路70との接続を観察すると、電圧VDDは、集積回路ICが形成されるパッケージの周辺に配置されることが望ましい外部のボンディング・パッド72に接続される。ボンディング・パッド72は内部の接点パッド（contact pad）74に接続され、接点パッド74は、差動センシング回路76の第１の入力として、ｐチャネル・トランジスタ78のドレインに接続されるノード74’に対応する。ノード74‘の電圧はヒューズ・アレー14のセルC(r,c)に対するVDDになる。回路70は、プログラミング電圧VPPを受信するために接続される接点パッド80を含む。一実施例におけるVPPは、接点パッド80にアクセスことができるが、後で集積回路ICがパッケージされてしまうと、そのようなパッドへのそのような物理的なアクセスが考慮されていない場合、製造工程中の接点パッド80で集積回路ICに与えられるだけである。したがって、VPPのために外部のボンディング・パッドは与えられていない。しかし、代替可能な実施例においては、接点パッド80は少なくとも１つの外部接点パッド81に接続され、そのような接続は代替可能な任意の方法であるから、図７におけるパッド81とパッド81に対する接続とは点線で示されている。１つの外部接点パッド81の代わりに、２パッドのオーダの少数の外部ボンディング・パッドを、望ましくは、ヒューズ・アレー14に非常に近いところで使用することができることと、１を超す任意のパッドは、冗長性、抵抗が小さいプローブ、プローブ・テスト工程中にプログラミング制御が達成される場合のインダクタンスのような利点を与えることにも注意されたい。どちらの場合でも集積回路ICがパッケージされるとプログラミング制御できることが所望される場合に、ボンディング・パッド81が実施される。しかし、後者の場合であっても、唯一または少数のそのようなパッドが望ましく、プログラマブル・ヒューズ・ブロック10のすぐ近くに配置される。そのような結果は、先行技術のヒューズ分散方式（distributed fuse approach）と対照的であり、非常に多数のプログラミング電圧用ボンディング・パッドはパッケージの周囲に配置されているので、そのような各グループの近くの電圧ボンディング・パッドに印加されるプログラミング電圧により、先行技術によるヒューズの各種グループをプログラムすることができる。どちらの場合でも、接点パッド80は、差動センシング回路76の第２の入力としてｐチャネル・トランジスタ78のソースに接続されるノード80’に対応する。最後に、差動センシング回路76はｐチャネル・トランジスタ78のゲートに接続される。
【００３７】
隔離回路70の動作に移ると、紹介としての一実施例におけるVPPは、十分な駆動電力を与えてプログラミング制御中に溶断することが必要なこれらのヒューズを破壊するため、VDDより大きいことが望ましい。相補的な実施例の一例として、VPPは3.0ボルトのオーダであればよく、VDDは、1.5ボルトのオーダであればよい。したがって、プログラミング制御モードでは、接点80、74にそれぞれ与えられる電圧は、VPP=3.0ボルトでVDD=1.5ボルトと想定されたい。これらの２つの電圧は、差動センシング回路76に入力され、その２つの入力における1.5ボルトの差を検出することに応答して、差動センシング回路76はｐチャネル・トランジスタ78を動作不能にするハイ信号を出力する。結果として、ｐチャネル・トランジスタ78は動作不能になるので、ノード74’は、ノード80’から隔離される。したがって、プログラミング制御中、ノード80’は電圧VPP*=VPPになり、ノード74’は、所望の各セルC(r,c)の電圧をVDDにする。これとは逆に、読み出しモード中、対応する外部ボンディング・パッドがない実施例の中で、もはや接点パッド80がアクセスされなければ、VPPは、集積回路ICがパッケージされると発生するかもしれないような浮いた状態になっている。したがって差動センシング回路76はノード74’から電圧VDDを受信し、ノード80’からVPPの浮いている電圧VPPを受信する。これに対応して、差動センシング回路76は、動作可能にするロー電圧（動作不能にする低い電圧）をｐチャネル・トランジスタ78のゲートに出力する。このように、読み出しモード中、動作可能になったｐチャネル・トランジスタ78は閉じられたスイッチとして動作し、ノード74’とノード80’を一緒に電気的に接続する。結果として、回路70のノード74’とノード80’は、所望の各セルC(r,c)に電圧VPP*=VDDを与える。
【００３８】
隔離回路70の構造と動作が与えられているので、当業者によって各種利点が確かめられるであろう。たとえば、VDDに接続されたデバイスから、より高いVPP電圧を隔離することによって、隔離されたデバイスを破壊する機会が少なくなるが、この破壊は、比較的高い電圧VPPがデバイスに印加された場合に別の方法で発生するかもしれない。さらに、電気ヒューズが含まれる現在の文脈においては１つまたは複数のそのようなヒューズを意図せずに破壊する機会は少なく、プログラミング制御の完了後、ヒューズからVPPを隔離することによって、データ状態を変える。他の利点として、いくつかの先行技術によるヒューズ回路は、VPPとVDDとの間に抵抗を実装し、両者間の電圧差を維持するように努める一方、本好適実施例は、ｐチャネル・トランジスタとして示されている動作不能にするデバイスの使用を通じて両者間に完全な分離を実施する。この完全な分離は、後者がVPPとVDDとに対する接続の間のように何らかの電力の共用を可能にしている抵抗に利点を与える。
【００３９】
上記実施例によって、各ヒューズまたはヒューズの大半が集積回路チップ全体の各種異なる位置に分散配置されるという多大の利点が与えられていることを上記説明から理解することができる。たとえば、好適実施例における電気的プログラマブル・ヒューズは遙かにコンパクトな構成で配置されており、設計の効率化、コンパクトな位置が体系化されることによって削減された電力信号の経路指定および他のデバイスまたは他の多数のヒューズに対する拡張性のような非常に大きな利点を提供する。電気的プログラマブル・ヒューズを使用することによる他の利点として、処理ステップを追加する必要がない。つまり、個々のセルをプログラムするためにマスキング・ステップなどを追加する必要がない。その代わり、選択的な電気的プログラマブル・ヒューズに選択的に電流を流すことによって、それらのヒューズをプログラムすることができる。事実、１つの好適な方法では、プローブ・テスト中に、プログラミング制御を達成することができ、製造の流れを変更することなくプログラミング機能とテスト機能が組み合わされる。他の利点として、好適実施例には少なくとも１つの冗長性の行が含まれるので、プログラムされた後に１つまたは複数のヒューズが正しい抵抗値にならないときや、そうでなくても有効なデータを与えるように動作できないときでも歩留まりを改善する。他の例としては、読み出しモード中の瞬間的電力は、いろいろな理由のためチェイン・ヒューズ構造を使うよりも遙かに小さく、好適実施例における各セルは、各自に専用のセンス増幅器を必要とせず、すべてのセルを一度に読み出す必要がない。さらに別の例としては、セルのグループは、読み出し保護、書き込み保護およびパリティ・チェックのような一括処理に向いている。さらに別の例としては、複数のマージン・センス・ポイントが用意されているため、信頼性と製造工程におけるテスト容易性が改善される。上記説明により、その他多数の利点を詳細にしてきたが、それ以外の利点も当業者によって確かめられるであろう。したがって、上記したことから、これらの好適実施例は非常に多くの態様を含んでおり、これらの態様は、単独で、または組み合わされて、先行技術に対して多大の利点を提供する。なお別の利点として、これらの実施例を詳細に説明してきたが、特許請求の範囲で決められている本発明の範囲を逸脱することなく、上に述べた説明に対して各種の置換、改造、および変更を実行することができることに注意されたい。
【００４０】
以上の説明に関して更に以下の項を開示する。
（１）
複数の行と複数の列との中に配置されたデータ・セルのアレーであって、
各データ・セルは電気的プログラマブル・ヒューズを含み、
前記電気的プログラマブル・ヒューズは、電流経路が物理的に変化しない場合は第１のデジタル状態を与え、前記電流経路が破壊される場合は第２のデジタル状態を与え、
前記複数の行の中の各行は、前記行の保護指示子を与えるために予約された少なくとも１つのセルを含み、前記保護指示子は読み出し保護と書き込み保護とで構成される組から選択され、
プログラミング制御モードのとき、前記データ・セルから選択されたセルの中の前記プログラマブル・ヒューズを選択的に破壊する制御回路と、
読み出しモードのとき、前記データ・セルから選択されたセルを読み出す制御回路と、
を含む集積回路。
【００４１】
（２）
（１）項に記載の集積回路であって、
複数の記憶回路の中の各記憶回路が、少なくとも１つの他の記憶回路に結合されて、前記複数の記憶回路から走査チェインを形成する前記複数の記憶回路と、
前記読み出しモードのとき、前記複数の記憶回路によって形成された前記走査チェインの中に読み出された前記データ・セルからのデータを走査する出力回路と、
を含む前記集積回路。
【００４２】
（３）
（２）項に記載の集積回路において、読み出しモードのときに、前記データ・セルから選択されたデータを集積回路の外部から読み出す前記制御回路は、
前記集積回路の外部から与えられたユーザの入力信号を受信する回路と、
前記ユーザの入力信号を受信することに応答して、前記複数の行の中の１つの行からのデータ・セルからデータを一度に読み出すとともに、前記出力回路に前記読み出したデータを与える回路と、
前記アレーから選択された行のデータ・セルからの前記データの前記読み出しが完了すると、前記集積回路の外部にユーザのレディ信号を出力する回路と、
を含む前記集積回路。
【００４３】
（４）
（２）項に記載の集積回路において、選択的に破壊する前記制御回路は、
複数の行の中の１つの行を一度にアドレス指定する回路と、
前記１つの行の中の第１の組の列の中に配置されたデータ・セルに第１の値を適用し、前記１つの行の中の第２の組の列の中に配置されたデータ・セルに第２の値を適用する回路において、応答中に、前記第１の組の列の中に配置され前記各データ・セルの中の前記プログラマブル・ヒューズが破壊されており、応答中に、前記第２の組の列の中に配置された前記各データ・セルの中の前記プログラマブル・ヒューズが物理的に変化しない前記回路と、
を含む前記集積回路。
【００４４】
（５）
複数の行と複数の列との中に配置されたデータ・セルのアレーであって、
各データ・セルは電気的プログラマブル・ヒューズを含み、
前記電気的プログラマブル・ヒューズは、電流経路が物理的に変化しない場合は第１のデジタル状態を与え、前記電流経路が破壊される場合は第２のデジタル状態を与える前記データ・セルのアレーと
プログラミング制御モードのとき、前記データ・セルから選択されたセルの中の前記プログラマブル・ヒューズを選択的に破壊する制御回路と、
読み出しモードのとき、前記データ・セルから選択されたセルを読み出す制御回路と、
を含む集積回路において、
前記複数の行の中の１つの行が、行の冗長性指示子を含み、
前記読み出し用制御回路が、前記冗長性指示子に設定された状態に応答して、前記データ・セルのアレーの中の冗長性を持つ行のアドレスを指定する回路を含む
を含む前記集積回路。
【００４５】
（６）
（５）項に記載の集積回路であって、
複数の記憶回路の中の各記憶回路が、少なくとも１つの他の記憶回路に結合されて、前記複数の記憶回路から走査チェインを形成する前記複数の記憶回路と、
前記読み出しモードのとき、前記複数の記憶回路によって形成された前記走査チェインの中に読み出された前記データ・セルからのデータを走査する出力回路と、
を含む前記集積回路。
【００４６】
（７）
（５）項に記載の集積回路において、
前記冗長性指示子は、前記データ・セルのアレーの中に指定された行のアドレスを含み、
前記指定された行は、少なくとも１つの不良データ・セルを含む、
前記集積回路。
【００４７】
（８）
複数の行と複数の列との中に配置されたデータ・セルのアレーであって、
各データ・セルは電気的プログラマブル・ヒューズを含み、
前記電気的プログラマブル・ヒューズは、電流経路が物理的に変化しない場合は第１のデジタル状態を与え、前記電流経路が破壊される場合は第２のデジタル状態を与える前記データ・セルのアレーと、
プログラミング制御モードのとき、前記データ・セルから選択されたセルの中の前記プログラマブル・ヒューズを選択的に破壊する制御回路と、
読み出しモードのとき、前記データ・セルから選択されたセルを読み出す制御回路と、
少なくとも３つの異なる抵抗値を含む所定の抵抗値の組の中の各抵抗値と、前記選択されたデータ・セルの中の前記プログラマブル・ヒューズの抵抗値を比較する回路と、
を含む前記集積回路。
【００４８】
（９）
（８）項に記載され、前記セルのアレーの中の選択されたデータ・セルの前記プログラマブル・ヒューズの前記抵抗値と、所定の抵抗値の前記組の中の第１の抵抗値であって、前記溶断していない状態の前記プログラマブル・ヒューズに意図された抵抗値よりも小さい抵抗値を与える前記第１の抵抗値を比較する回路とを更に含む前記集積回路。
【００４９】
（10）
（８）項に記載の集積回路において、前記読み出し用制御回路は、読み出しモードのとき、前記データ・セルから選択されたセルを公称抵抗値と比較して読み出し、
前記セルのアレーの中の選択されたデータ・セルの前記プログラマブル・ヒューズの前記抵抗値と、所定の抵抗値の前記組の中の第１の抵抗値であって、前記公称抵抗値より小さい前記第１の抵抗値と比較する回路を更に含む前記集積回路。
【００５０】
（11）
集積回路ICである。この集積回路は、複数の行と複数の列に配置されたデータ・セルのアレー（14）を含む。各データ・セルは電気的プログラマブル・ヒューズを含み、各電気的プログラマブル・ヒューズは電流経路が物理的に変化しない場合は第１のデジタル状態を与え、前記電流経路が破壊される場合は第２のデジタル状態を与える電流経路を含む。複数の行の中の各行は、行の保護指示子を与えるために予約された少なくとも１つを含み、保護指示子は、読み出し保護と書き込み保護とで構成される組から選択される。またこの集積回路は、プログラミング制御モードのとき、データ・セルから選択されたセルの中のプログラマブル・ヒューズを選択的に破壊する制御回路（12）を含む。この集積回路は、読み出しモードのとき、データ・セル選択されたセルを読み出す制御回路（12）を含む。
【図面の簡単な説明】
【００５１】
【図１】好適実施例によるプログラマブル・ヒューズ・ブロック10を含む集積回路ICの電気的ブロック図である。
【図２】図1の制御回路12、ヒューズ・アレー14およびI/O回路16をさらに詳細に示す電気的ブロック図である。
【図３】図2のヒューズ・アレー14の各セルC（c,r）を実現する好適実施例の模式図である。
【図４】電力を大きくしたときに予想されるVDD信号のプロットを示す図である。
【図５】ヒューズ・アレー14に関連するMARGIN[1:0]信号の動作を機能的に明示する回路60を示す図である。
【図６】図5の各ｎチャネル・トランジスタT0、T1、T2およびT3を動作可能にすることに対応する４つの閾値のプロットを示す図である。
【図７】プログラミング電圧VPPを電圧VDDから選択的に隔離する電圧隔離回路70を示す図である。
【符号の説明】
【００５２】
１０  プログラマブル・ヒューズ・ブロック
１２  制御回路
１２１  行復号器
１２２  行ドライバ
１４  ヒューズ・アレー
１６  I/O回路
１６１  センス増幅器
１６２  書き込み論理
１６３  読み出し論理
２０  NANDゲート
２０１  NANDゲートの第１の入力
２０２  NANDゲートの第２の入力
２２、２４、３４、４６、５０  ｎチャネル・トランジスタ
２６、３２、３８、４２、４８、６２、６４  ノード
２８、３０、４４、７８  ｐチャネル・トランジスタ
３６  抵抗器
４０  ヒューズ
６０  回路
７０  電圧隔離回路
７２  外部ボンディング・パッド
７４、８０  接点パッド
７４’、８０’  ノード
７６  差動センシング回路
８１  外部接点パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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