(57)【要約】【課題】電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において信頼性、特にデータ保持特性を向上させることのできる技術を提供する。【解決手段】基板１の第１領域上にゲート絶縁膜３を介して選択用ｎＭＩＳＱｎｃのコントロールゲート電極ＣＧを形成し、第２領域上に絶縁膜６ｂを介して、その含有水素濃度が１０２０ｃｍ−３以下となるようにメモリ用ｎＭＩＳＱｎｍの電荷蓄積層ＣＳＬを形成し、さらに絶縁膜６ｔを形成した後、第２領域上に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してメモリ用ｎＭＩＳＱｎｍのメモリゲート電極ＭＧを形成し、選択用ｎＭＩＳＱｎｃおよびメモリ用ｎＭＩＳＱｎｍの隣接する領域に不純物を注入してメモリセルのドレイン領域Ｄｒｍおよびソース領域Ｓｒｍを構成する半導体領域２ａを形成する。【選択図】      図３
2004356562.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置の製造方法において、以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）前記第１領域上に第１絶縁膜を形成する工程、
（ｂ）前記第１領域上に前記第１絶縁膜を介して前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｃ）前記第２領域上に第２絶縁膜を形成する工程、
（ｄ）前記第２領域上に前記第２絶縁膜を介して、その含有水素濃度が１０２０ｃｍ−３以下となるように前記第２電界効果トランジスタの電荷蓄積層を形成する工程、
（ｅ）前記第２領域上に前記第２絶縁膜および前記電荷蓄積層を介して前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｆ）前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの隣接する領域に、不純物を注入して第１導電型の不純物領域を形成する工程。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記電荷蓄積層は窒化シリコン膜を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記不揮発性メモリセルは、前記電荷蓄積層に電子を蓄積してデータを保持することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記電荷蓄積層と前記第２ゲート電極との間に第３絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置の製造方法において、以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）前記第１領域上に第１絶縁膜を形成する工程、
（ｂ）前記第１領域上に前記第１絶縁膜を介して前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｃ）前記第２領域上に第２絶縁膜を形成する工程、
（ｄ）前記第２領域上に前記第２絶縁膜を介して、原子層堆積法によって前記第２電界効果トランジスタの電荷蓄積層を形成する工程、
（ｅ）前記第２領域上に前記第２絶縁膜および前記電荷蓄積層を介して前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｆ）前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの隣接する領域に、不純物を注入して第１導電型の不純物領域を形成する工程。
【請求項６】
請求項５記載の半導体装置の製造方法において、前記電荷蓄積層は窒化シリコン膜を含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項５記載の半導体装置の製造方法において、前記電荷蓄積層と前記第２ゲート電極との間に第３絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項５記載の半導体装置の製造方法において、前記不揮発性メモリセルは、前記電荷蓄積層に電子を蓄積してデータを保持することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルであって、前記半導体基板に形成された素子分離部を介して隣接する複数の前記不揮発性メモリセルを有する半導体装置の製造方法において、以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）前記複数の不揮発性メモリセルの各々の前記第１領域上に第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜を介して前記複数の不揮発性メモリセルの各々の前記第１領域上に、前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
（ｃ）前記複数の不揮発性メモリセルの各々の前記第２領域上に第２絶縁膜を形成する工程、
（ｄ）前記素子分離部上および前記第２絶縁膜を介して前記複数の不揮発性メモリセルの各々の前記第２領域上に、その含有水素濃度が１０２０ｃｍ−３以下となるように前記第２電界効果トランジスタの電荷蓄積層を形成する工程、
（ｅ）前記素子分離部上および前記第２絶縁膜と前記電荷蓄積層を介して前記複数の不揮発性メモリセルの各々の前記第２領域上に、前記第２電界効果トランジスタの第２ゲート電極を形成する工程、
（ｆ）前記複数の不揮発性メモリセルの各々の前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの隣接する領域に、不純物を注入して第１導電型の不純物領域を形成する工程。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記電荷蓄積層は窒化シリコン膜を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記電荷蓄積層と前記第２ゲート電極との間に第３絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、前記複数の不揮発性メモリセルは、前記電荷蓄積層に電子を蓄積してデータを保持することを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板の主面に延在し、隣り合うビット線間に第３ゲート電極を配置した第３電荷効果トランジスタを含む不揮発性メモリセルを有する半導体装置の製造方法において、以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）前記半導体基板の主面上に第２絶縁膜を形成する工程、
（ｂ）隣り合う前記ビット線間の前記半導体基板の主面上に前記第２絶縁膜を介して、その含有水素濃度が１０２０ｃｍ−３以下となるように電荷蓄積層を形成する工程、
（ｃ）隣り合う前記ビット線間の前記半導体基板の主面上に前記第２絶縁膜および前記電荷蓄積層を介して、前記第３ゲート電極を形成する工程、
（ｄ）前記第３ゲート電極の隣接する前記半導体基板に不純物を注入して前記ビット線を形成する工程。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記電荷蓄積層は窒化シリコン膜を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記電荷蓄積層と前記第３ゲート電極との間に第３絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１３記載の半導体装置の製造方法において、前記不揮発性メモリセルは、前記電荷蓄積層に電子を蓄積してデータを保持することを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置において、
（ａ）前記第１領域上に形成された第１絶縁膜、
（ｂ）前記第１領域上に前記第１絶縁膜を介して形成された前記第１電界効果トランジスタの第１ゲート電極、
（ｃ）前記第２領域上に形成された第２絶縁膜、
（ｄ）前記第２領域上に前記第２絶縁膜を介して形成された前記第２電界効果トランジスタの電荷蓄積層、
（ｅ）前記第２領域上に前記第２絶縁膜および前記電荷蓄積層を介して形成された前記第２電界効果トランジスタの第２ゲート電極、
（ｆ）前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの隣接する領域に形成された第１導電型の不純物領域を有し、
前記電荷蓄積層の含有水素濃度が１０２０ｃｍ−３以下であることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、前記第１ゲート電極に正電圧を印加し、かつ前記第２ゲート電極に前記第１ゲート電極よりも高い正電圧を印加することで前記電荷蓄積層に電子を注入する書き込み動作を行うことを特徴とする半導体装置。
【請求項１９】
請求項１７記載の半導体装置において、前記第２ゲート電極に負電圧を印加することで前記電荷蓄積層に正孔を注入し、前記電荷蓄積層に蓄積された電子と結合させる消去動作を行うことを特徴とする半導体装置。
【請求項２０】
請求項１７記載の半導体装置において、前記電荷蓄積層は窒化シリコン膜を含むことを特徴とする半導体装置。
【請求項２１】
請求項１７記載の半導体装置において、前記電荷蓄積層と前記第２ゲート電極との間に形成された第３絶縁膜を有することを特徴とする半導体装置。
【請求項２２】
半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルであって、前記半導体基板に形成された素子分離部を介して隣接した複数の前記不揮発性メモリを有する半導体装置において、
（ａ）前記複数の不揮発性メモリセルの各々の前記第１領域上に形成された第１絶縁膜、
（ｂ）前記第１絶縁膜を介して前記複数の不揮発性メモリセルの各々の前記第１領域上に形成された前記第１電界効果トランジスタの第１ゲート電極、
（ｃ）前記複数の不揮発性メモリセルの各々の前記第２領域上に形成された第２絶縁膜、
（ｄ）前記素子分離部上および前記第２絶縁膜を介して前記複数の不揮発性メモリセルの各々の前記第２領域上に形成された前記第２電界効果トランジスタの電荷蓄積層、
（ｅ）前記素子分離部上および前記第２絶縁膜と前記電荷蓄積層を介して前記複数の不揮発性メモリセルの各々の前記第２領域上に形成された前記第２電界効果トランジスタの第２ゲート電極、
（ｆ）前記複数の不揮発性メモリセルの各々の前記第１電界効果トランジスタおよび前記第２電界効果トランジスタの隣接する領域に形成された第１導電型の不純物領域を有し、
前記電荷蓄積層の含有水素濃度が１０２０ｃｍ−３以下であることを特徴とする半導体装置。
【請求項２３】
請求項２２記載の半導体装置において、前記複数の不揮発性メモリセルの各々は、前記第１ゲート電極に正電圧を印加し、かつ前記第２ゲート電極に前記第１ゲート電極よりも高い正電圧を印加することで前記電荷蓄積層に電子を注入する書き込み動作を行うことを特徴とする半導体装置。
【請求項２４】
請求項２２記載の半導体装置において、前記複数の不揮発性メモリセルの各々は、前記第２ゲート電極に負電圧を印加することで前記電荷蓄積層に正孔を注入し、前記電荷蓄積層に蓄積された電子と結合させる消去動作を行うことを特徴とする半導体装置。
【請求項２５】
請求項２２記載の半導体装置において、前記電荷蓄積層は窒化シリコン膜を含むことを特徴とする半導体装置。
【請求項２６】
請求項２２記載の半導体装置において、前記電荷蓄積層と前記第２ゲート電極との間に形成された第３絶縁膜を有することを特徴とする半導体装置。
【請求項２７】
半導体基板の主面に延在し、隣り合うビット線間に第３ゲート電極を配置した第３電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置において、
（ａ）前記半導体基板の主面上に形成された第２絶縁膜、
（ｂ）隣り合う前記ビット線間の前記半導体基板の主面上に前記第２絶縁膜を介して形成された電荷蓄積層、
（ｃ）隣り合う前記ビット線間の前記半導体基板の主面上に前記第２絶縁膜および前記電荷蓄積層を介して形成された前記第３ゲート電極、
（ｄ）前記半導体基板に不純物を注入して形成された前記ビット線を有し、
前記電荷蓄積層の含有水素濃度が１０２０ｃｍ−３以下であることを特徴とする半導体装置。
【請求項２８】
請求項２７記載の半導体装置において、前記電荷蓄積層は窒化シリコン膜を含むことを特徴とする半導体装置。
【請求項２９】
請求項２７記載の半導体装置において、前記電荷蓄積層と前記第２ゲート電極との間に形成された第３絶縁膜を有することを特徴とする半導体装置。
【請求項３０】
請求項２７記載の半導体装置において、前記不揮発性メモリセルは、前記電荷蓄積層に電子を蓄積してデータを保持することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やフラッシュメモリ等のような電気的に書き換え可能な不揮発性メモリは、オンボードでプログラムの書き換えができることから、開発期間の短縮、開発効率の向上が可能となる他、少量多品種生産への対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に応用が広がっている。特に、近年では、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）とＥＥＰＲＯＭ（またはフラッシュメモリ）とを内蔵したマイコンへのニーズが大きい。
【０００３】
電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコンをフローティング電極としたＥＥＰＲＯＭが主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲート電極を取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。
【０００４】
そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ構造が注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
【０００５】
ＮＯＭＯＳ型のメモリセル構成としては、単一トランジスタ構造のメモリセルが提案されている。さらにこの構造のメモリセルの場合、ＥＥＰＲＯＭセル構造と比べてディスターブの影響を受け易いので、コントロールゲート電極を設けた２トランジスタ構成のスプリットゲート型メモリセル構造も提案されている。この種のスプリットゲート型メモリセル構造には、そのいずれかのゲート電極が他方のゲート電極に乗り上げるプロセスの違いにより、コントロールゲート電極乗り上げ型、メモリゲート電極乗り上げ型およびサイドウォール方式を用いたメモリゲート電極乗り上げ型等が実現可能である。
【０００６】
なお、電荷蓄積膜を構成する誘電体をボトム誘電体膜上に形成する工程において、その誘電体のうち、少なくともボトム誘電体膜との境界に接する誘電体を原子層堆積を用いて形成することにより、電荷蓄積膜の形成時に下地面との格子整合性を改善する技術が開示されている（例えば、特許文献１参照）。
【０００７】
また、複数の誘電体膜が窒化膜と窒化膜上の酸化膜とを含み、窒化膜と酸化膜とからなる積層膜内の膜厚方向における電荷トラップ分布が窒化膜と酸化膜との間に形成された構造遷移層を中心とした領域に局在しており、窒化膜を水素フリ−の膜で形成することにより構造遷移層付近の界面トラップが今まで以上に電荷蓄積に寄与する旨が記載されている（例えば、特許文献２参照）。
【０００８】
【特許文献１】
特開２００２−２１７３１７号公報
【０００９】
【特許文献２】
特開２００２−２８９７０８号公報
【００１０】
【発明が解決しようとする課題】
本発明者は実施の形態において後述するように前述の特許文献では電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において信頼性向上させるのは困難であることを新たに見出した。
【００１１】
本発明の目的は、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において信頼性、特にデータ保持特性を向上させることのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明の半導体装置の製造方法は、互いに隣接するように配置された第１および第２電界効果トランジスタを含む不揮発性メモリセルを半導体基板に有するものにおいて、第１領域上に第１絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成し、第２領域上に第２絶縁膜を介して、その含有水素濃度が１０２０ｃｍ−３以下となるように第２電界効果トランジスタの電荷蓄積層を形成した後、第２領域上に第２絶縁膜および電荷蓄積層を介して第２電界効果トランジスタの第２ゲート電極を形成し、第１および第２電界効果トランジスタの隣接する領域に不純物を注入して第１導電型の不純物領域を形成するものである。
【００１５】
また、本発明の半導体装置の製造方法は、隣り合うビット線間に第３ゲート電極が配置された第３電界効果トランジスタを含む不揮発性メモリセルを半導体基板に有するものにおいて、隣り合うビット線間の半導体基板の主面上に第２絶縁膜を介して、その含有水素濃度が１０２０ｃｍ−３以下となるように電荷蓄積層を形成した後、隣り合うビット線間の半導体基板の主面上に第２絶縁膜および電荷蓄積層を介して第３ゲート電極を形成し、第３ゲート電極の隣接する半導体基板に不純物を注入してビット線を形成するものである。
【００１６】
【発明の実施の形態】
本願発明の実施の形態を詳細に説明する前に、本実施の形態における用語の意味を説明すると次の通りである。
【００１７】
窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。なおＭＯＳ・ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）は、そのゲート絶縁膜が酸化シリコン膜（ＳｉＯ２等）からなる構造の電界効果トランジスタであり、上記ＭＩＳの下位概念に含まれるものとする。また本実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。
【００１９】
ところで、ＭＯＮＯＳ型メモリセルでは、一般に窒化膜の一部に電子を蓄積することでデータを書き込む、いわゆる局所記憶方式を採用している。しかし、この局所記憶方式では、電子が窒化膜中で横方向に広がる、書き込まれた電子が上下の酸化膜を通して縦方向（膜厚方向）に抜けることによってデータ保持特性が変動するという問題がある。具体的にはデータを長時間保持した後にしきい値電圧が変動する、隣接するメモリセル間のデータが変動する、書き込み／消去によりしきい値電圧が変動するなどの特性劣化が生ずる。
【００２０】
本発明者らが検討したところ、このデータ保持特性の変動は窒化膜中の含有水素濃度と相関があることが明らかとなった。例えば電子の窒化膜中における横方向への広がりは、窒化膜の残存水素による浅いトラップ準位を介した電子伝導に起因する。すなわち窒化膜に水素が導入されると、窒化膜中のＳｉ−Ｈボンド密度が増加するが、Ｓｉ−Ｈボンドから水素が抜けるとシリコンのダングリングボンド（Ｄａｎｇｌｉｎｇ  Ｂｏｎｄ）が生成されて浅いトラップ準位が発生するため、電子のホッピング伝導が容易に起きてしまう。例えば同一層のメモリゲート電極を備えた隣接するメモリセル間でのデータの変動は、窒化膜中で電子が横方向に伝導して、窒化膜中に蓄積される電子の数が変化することによって生ずる。このため電子をトラップする窒化膜全体の含有水素濃度を低減する必要がある。
【００２１】
また、窒化膜の上下は酸化膜に挟まれており、窒化膜に蓄積された電荷が容易に基板側へ抜ける、また不要な電荷が容易に基板側から窒化膜に注入されるのを防ぐために、下層の酸化膜は設けられている。しかし窒化膜中に正孔が入った場合は、この正孔が窒化膜中のＳｉ−Ｈボンドを切ってエネルギーの高い水素イオンを生成し、さらにこの水素イオンが下層の酸化膜のＳｉ−Ｏボンドを切ると酸化膜中に欠陥を形成してしまう。このため窒化膜中の含有水素濃度が高く、Ｓ−Ｈボンド密度が増加すると、下層の酸化膜中の欠陥が増加して縦方向に繋がり、リークパスが生成されることによってリーク電流が増加する。
【００２２】
しかしながら、従来窒化膜は熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法で成膜されているため、その含有水素濃度は１０２１ｃｍ−３程度と高く、またＣＶＤ法では窒化膜の水素含有量を低減し、制御することが難しい。
【００２３】
本願発明は、このような問題を解決すべく成されたものであり、その詳細を以下に述べる。
【００２４】
（実施の形態１）
図１に、ＭＯＮＯＳ型メモリセルの回路図を示す。
【００２５】
メモリセルＭＣは、ドレイン電極Ｄとソース電極Ｓとの間に、例えばメモリセル選択用のｎＭＩＳ・ＦＥＴ（第１電界効果トランジスタ：以下、単に選択用ｎＭＩＳという）Ｑｎｃと、メモリ用のｎＭＩＳ・ＦＥＴ（第２電界効果トランジスタ：以下、単にメモリ用ｎＭＩＳという）Ｑｎｍとの２つのトランジスタを有している。選択用ｎＭＩＳＱｎｃはコントロールゲート電極ＣＧを有し、メモリ用ｎＭＩＳＱｎｍはメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを有している。
【００２６】
データの読み出し動作に際しては、選択したメモリセルＭＣのドレイン電極Ｄに、例えば１．０Ｖ程度、コントロールゲート電極ＣＧに、例えば１．５Ｖ程度、選択したメモリセルＭＣのソース電極Ｓ、メモリゲート電極ＭＧおよび基板ＳＵＢに、例えば０（零）Ｖを印加して、メモリセルＭＣの選択用ｎＭＩＳＱｎｃをオンする。この時、メモリ用ｎＭＩＳＱｎｍの電荷蓄積層ＣＳＬ中の電子の有無によりメモリ用ｎＭＩＳＱｎｍのしきい値電圧が変化し、ドレイン電極Ｄとソース電極Ｓとの間に電流が流れたり、流れなかったりするので、これにより、記憶データを読み出す。
【００２７】
また、データの消去動作に際しては、選択したメモリセルＭＣのドレイン電極Ｄ、ソース電極Ｓおよび基板ＳＵＢに、例えば０（零）Ｖ、コントロールゲート電極ＣＧに、例えば１．５Ｖ程度、メモリゲート電極ＭＧに、例えば−１４．０Ｖ程度を印加する。これにより、メモリセルＭＣのチャネルで発生した正孔（ホットホール）を電荷蓄積層ＣＳＬに注入し、電荷蓄積層ＣＳＬに蓄積された電子と結合させてデータを消去する。
【００２８】
また、データの書き込み動作に際しては、選択したメモリセルＭＣのドレイン電極Ｄおよび基板ＳＵＢに、例えば０（零）Ｖ、コントロールゲート電極ＣＧに、例えば１．５Ｖ程度、メモリゲート電極ＭＧに、例えば１２．０Ｖ程度、選択したメモリセルＭＣのソース電極Ｓに、例えば６Ｖ程度を印加する。これにより、メモリセルＭＣのチャネルで発生した電子（ホットエレクトロン）を電荷蓄積層ＣＳＬに注入してデータを書き込む。
【００２９】
次に、本実施の形態１のメモリセルの構造の一例を図２および図３によって説明する。図２はメモリセルの要部平面図、図３（ａ）はコントロールゲート電極上をその延在方向（図２のＡ−Ａ′線）に沿って切断したメモリセルの断面図、図３（ｂ）はメモリゲート電極上をその延在方向（図２のＢ−Ｂ′線）に沿って切断したメモリセルの断面図、図３（ｃ）はチャネルをメモリゲート電極に対して交差する方向（図２のＣ−Ｃ′線）に沿って切断したメモリセルの断面図である。ここでは、サイドウォール方式メモリゲート電極乗り上げ型のメモリセルＭＣ１を例示している。
【００３０】
半導体基板（以下、単に基板という）１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）の活性領域ＡＣＴにはメモリセルＭＣ１の選択用ｎＭＩＳＱｎｃと、メモリ用ｎＭＩＳＱｎｍとが配置されている。このメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍは、例えばｎ−型の半導体領域２ａと、その半導体領域２ａよりも不純物濃度の高いｎ＋型の半導体領域２ｂとを有している（ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造）。ｎ−型の半導体領域２ａは、メモリセルＭＣ１のチャネル領域側に配置され、ｎ＋型の半導体領域２ｂは、メモリセルＭＣ１のチャネル領域側からｎ−型の半導体領域２ａ分だけ離れた位置に配置されている。
【００３１】
このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の基板１の主面上には、上記選択用ｎＭＩＳＱｎｃのコントロールゲート電極ＣＧと、上記メモリ用ｎＭＩＳＱｍｎのメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣ１は基板１に形成された素子分離部ＳＧＩを介して燐セルしている。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えばｎ型の低抵抗な多結晶シリコンからなり、コントロールゲート電極ＣＧのゲート長は、例えば０．２０μｍ程度、メモリゲート電極ＭＧのゲート長は、例えば０．１２μｍ程度である。
【００３２】
コントロールゲート電極ＣＧと基板１の主面との間には、例えば厚さ２〜３ｎｍ程度の薄い酸化シリコンからなるゲート絶縁膜（第１絶縁膜）３が設けられている。従って素子分離部ＳＧＩ上およびゲート絶縁膜３を介した基板１上にコントロールゲート電極ＣＧが配置されている。このゲート絶縁膜３の下方の基板１の主面には、ｐ型の半導体領域４が形成されている。この半導体領域４は、選択用ｎＭＩＳＱｎｃのチャネル形成用の半導体領域であり、この半導体領域４により選択用ｎＭＩＳＱｎｃのしきい値電圧が所定の値に設定されている。半導体領域４は、選択用ｎＭＩＳＱｎｃのしきい値電圧を上げる機能を有している。半導体領域４には、例えばボロン（Ｂ）が導入されている。
【００３３】
一方、メモリゲート電極ＭＧはコントロールゲート電極ＣＧの側壁に設けられており、コントロールゲート電極ＣＧの表面に設けられた絶縁膜５、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬ等によりコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。また素子分離部ＳＧＩ上および絶縁膜６ｂ，６ｔと電荷蓄積層ＣＳＬを介した基板１上にメモリゲート電極ＭＧが配置されている。
【００３４】
電荷蓄積層ＣＳＬは、その上下の絶縁膜６ｂ，６ｔに挟まれた状態で設けられており、例えば窒化シリコンからなり、その厚さは、例えば５０ｎｍ以下である。絶縁膜６ｂ，６ｔは、例えば酸化シリコン等からなる。絶縁膜６ｂの厚さは、例えば４〜５ｎｍ程度、絶縁膜６ｔの厚さは、例えば６ｎｍ程度である。絶縁膜６ｔを窒化シリコン（ＳｉＯＮ）で形成してもよい。また絶縁膜６ｂ，６ｔを、それぞれ窒化を含有した酸化シリコン膜として形成することもできる。
【００３５】
また、電荷蓄積層ＣＳＬは、ＣＶＤ法で形成される窒化シリコンよりも含有水素濃度を低減できる原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成され、その含有水素濃度を１０２０ｃｍ−３以下とすることができる。
【００３６】
図４に、ＣＶＤ法により形成された窒化シリコン膜（ＣＶＤ窒化膜）およびＡＬＤ法により形成された窒化シリコン膜（ＡＬＤ窒化膜）にそれぞれ含まれる残存水素量の一例を示す。図の縦軸は絶対値、横軸は波数であり、Ｓｉ−Ｈのエネルギーは、波数２１００〜２３００ｃｍ−１で現れることから、その領域における積分値が窒化膜中の残存水素量にほぼ対応する。図からわかるように、ＡＬＤ窒化膜中の残存水素量はＣＶＤ窒化膜の残存水素量に比べて低減しており、約１／３０以下とすることができる。
【００３７】
すなわち、本実施の形態のように、電荷蓄積層ＣＳＬに電子を蓄積してデータを保持する不揮発性メモリにおいては、電荷蓄積層ＣＳＬの含有水素を低減することが必要である。
【００３８】
図５に、ＣＶＤ法により形成された窒化シリコン膜（ＣＶＤ窒化膜）およびＡＬＤ法により形成された窒化シリコン膜（ＡＬＤ窒化膜）を５０ＭＨｚ動作の不揮発性メモリの電荷蓄積層に用いた場合のメモリセルデータ保持特性の一例を示す。図の縦軸はしきい値電圧のシフト量（ΔＶｔｈ）、横軸はデータ保持時間である。またここで用いたＣＶＤ窒化膜の含有水素濃度は１０２１ｃｍ−３程度、ＡＬＤ窒化膜の含有水素濃度は１０２０ｃｍ−３以下である。メモリセルデータ保持特性の目標を保持時間が２０年でしきい値電圧のシフト量が−２．５Ｖ以下としているが、ＣＶＤ窒化膜を用いたメモリセルではしきい値電圧のシフト量の外挿値が約−３．０Ｖとなり、目標を達成することができない。これに対して、ＡＬＤ窒化膜を用いたメモリセルではしきい値電圧のシフト量の外挿値が−２．０Ｖであり、目標を達成できることがわかる。
【００３９】
このように、電荷蓄積膜ＣＳＬをＡＬＤ法によって形成された窒化シリコン膜により構成することによって、含有水素濃度を１０２０ｃｍ−３以下に低減できて、しきい値電圧の変動を抑えることができる。さらに電荷蓄積膜ＣＳＬ中の含有水素濃度が低減することから、電荷蓄積膜ＣＳＬ中のＳｉ−Ｈボンド密度が低減して、Ｓｉ−Ｈボンドから水素が抜けることにより生成されるシリコンのダングリングボンドが低減するので、浅いトラップ準位が形成されに難くなる。これにより、隣接するメモリセルＭＣ１に備わる同一層の電荷蓄積層ＣＳＬでの電子の伝導、広がりを抑制することができるので、メモリセルＭＣ１のデータ変動を抑えることができる。また電荷蓄積膜ＣＳＬ中のＳ−Ｈボンド密度が低減することにより、絶縁膜６ｂのＳｉ−Ｏボンドを切断する水素イオンが減少して欠陥が生成され難くなるので、縦方向のリークパスが生成されず、リーク電流を低減することができる。
【００４０】
上記絶縁膜６ｂの下方、ｐ型の半導体領域４とソース領域Ｓｒｍとの間の基板１の主面には、ｎ型の半導体領域７が形成されている。この半導体領域７は、メモリ用ｎＭＩＳＱｎｍのチャネル形成用の半導体領域であり、この半導体領域７によりメモリ用ｎＭＩＳＱｎｍのしきい値電圧が所定の値に設定されている。半導体領域７は、メモリ用ｎＭＩＳＱｎｍのしきい値電圧を下げる機能を有している。半導体領域７には、例えばヒ素（Ａｓ）またはリン（Ｐ）が導入されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介してメモリゲート電極ＭＧ（またはコントロールゲート電極ＣＧ）に対して交差する方向に延在する第１層配線Ｍ１が接続されている。
【００４１】
次に、半導体装置の製造方法の一例を図６〜図１５を用いて説明する。図６〜図９および図１１〜図１５は半導体装置の製造工程中にけるメモリ領域の半導体基板の要部断面図、図１０はＡＬＤ法により形成される窒化膜の成膜工程を説明するための模式図である。ここでは、図２のメモリセルＭＣ１への適用例を説明し、図６〜図９および図１１〜図１５における（ａ）、（ｂ）、（ｃ）はそれぞれ前記図３（ａ）、（ｂ）、（ｃ）に示した断面図と同じ箇所を示す。
【００４２】
まず、図６に示すように、基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴ等を形成する。すなわち基板１の所定箇所に分離溝を形成した後、基板１の主面上に、例えば酸化シリコンからなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等によって研磨することで、素子分離部ＳＧＩを形成する。
【００４３】
次に、図７に示すように、基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷおよびｐウェルＰＷを形成する。続いて基板１の主面に、例えばフッ化ボロン（ＢＦ２）をイオン注入法により導入する。これにより基板１の主面に、選択用ｎＭＩＳＱｎｃのチャネル形成用のｐ型の半導体領域４を形成する。この時の不純物イオンの打ち込みエネルギーは、例えば６０ＫｅＶ程度、ドーズ量は、例えば９×１０１２ｃｍ２程度である。
【００４４】
次に、図８に示すように、基板１に対して酸化処理を施すことにより、基板１の主面上に、例えば酸化シリコンからなる厚さ２〜３ｎｍ程度のゲート絶縁膜３を形成した後、その基板１の主面上に、例えば低抵抗多結晶シリコンからなる厚さ２００ｎｍ程度の導体膜８をＣＶＤ法により堆積し、さらにその導体膜８上に、例えば酸化シリコンからなる厚さ５０ｎｍ程度のキャップ絶縁膜９をＣＶＤ法により堆積する。その後、導体膜８およびキャップ絶縁膜９の積層膜をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、コントロールゲート電極ＣＧを形成する。
【００４５】
次に、図９に示すように、キャップ絶縁膜９を除去した後、基板１に対して酸化処理を施すことにより、コントロールゲート電極ＣＧの露出した表面に酸化シリコンからなる厚さ３ｎｍ程度の絶縁膜５を形成する。続いてコントロールゲート電極ＣＧおよびレジストパターンをマスクとして、基板１の主面に、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域７を形成する。この時の不純物イオンの打ち込みエネルギーは、例えば２０〜４０ｋｅＶ程度である。
【００４６】
次に、基板１の主面上に、例えば酸化シリコンからなる絶縁膜６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜６ｔおよび低抵抗多結晶シリコンからなるメモリゲート形成用の導体膜１０を下層から順に堆積する。絶縁膜６ｂは熱酸化法により形成され、その厚さは、例えば６ｎｍ程度、電荷蓄積層ＣＳＬはＡＬＤ法により形成され、その厚さは、例えば１２ｎｍ程度、絶縁膜６ｔはＣＶＤ法で形成され、その厚さは、例えば５ｎｍ程度、導体膜１１はＣＶＤ法により形成され、その厚さは、例えば１５０ｎｍ程度を例示することができる。なお、図面では絶縁膜６ｂ、電荷蓄積層ＣＳＬおよび絶縁膜６ｔの積層膜の表記を６ｂ／ＣＳＬ／６ｔとして表現している。また絶縁膜６ｂは熱酸化法によって形成されているので、図９（ａ）、（ｂ）においては素子分離部ＳＧＩ上には形成されていない。
【００４７】
電荷蓄積層ＣＳＬは、例えば図１０に示すＡＬＤ法による窒化膜の成膜工程に従って以下のように形成できる。
【００４８】
まず、ＡＬＤ装置の反応炉内の温度を５５０℃程度とした後、ＮＨ３ガスを炉内に導入し、ＮＨ３をリモートプラズマで分解して基板（Ｓｉ）にＮ−Ｈ基を形成する（ｓｔｅｐ１）。次に、炉内の排気を行い、ＮＨ３ガスを完全に炉内から排出する（ｓｔｅｐ２）。次に、ＳｉＨ２Ｃｌ２ガスを炉内に導入し、ＳｉＨ２Ｃｌ２を熱分解してＮ−Ｓｉ基を形成し、さらにＨＣｌの脱離によりＳｉ−Ｈ基を形成する（ｓｔｅｐ３）。次に、炉内の排気を行い、ＳｉＨ２Ｃｌ２ガスを完全に炉内から排出する（ｓｔｅｐ４）。このｓｔｅｐ１〜ｓｔｅｐ４を１サイクルとし、１サイクルまたはこれを数サイクル繰り返すことにより電荷蓄積層ＣＳＬを構成する窒化シリコンが形成される。１サイクルでは、０．１１５ｎｍ程度の厚さの窒化シリコンが形成されるので、上記サイクル数は電荷蓄積層ＣＳＬの所望する厚さによって決まる。このようなＡＬＤ法によって、膜中の含有水素濃度を１０２０ｃｍ−３以下とすることができる。また膜中のＳｉ−Ｈボンド密度を大幅に低減できるので、Ｓｉ−Ｈボンド密度に起因する浅いトラップ準位の発生を抑制した窒化シリコン膜を形成できる。なおＮ−Ｈ基を形成するｓｔｅｐ１に用いる原料としてＮＨ３を例示したが、例えばＮ２またはＮ２Ｈ４等を用いてもよい。またＮ−Ｓｉ基を形成するｓｔｅｐ３に用いる原料としてＳｉＨ２Ｃｌ２を例示したが、例えばＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ２Ｃｌ６、Ｓｉ２Ｃｌ６、ＳｉＣｌ４、ＢＴＢＡＳ等の気体または液体を用いてもよい。
【００４９】
このように、電荷蓄積層ＣＳＬをＡＬＤ法で形成することによって、メモリセルＭＣ１に備わる同一層の電荷蓄積層ＣＳＬ内の電子のトラップ準位の変動を低減することができるので、メモリセルＭＣ１のしきい値変動を抑えることができ、データ変動を抑制できる。同時に、電荷蓄積膜ＣＳＬ中のＳ−Ｈボンド密度が低減することができるので、絶縁膜６ｂのＳｉ−Ｏボンドを切断する水素イオンが減少して欠陥が生成され難くなり、メモリゲート電極の高さ方向のリークパスが生成されず、リーク電流を低減することができる。
【００５０】
また、図９（ｂ）に示すように、電荷蓄積層ＣＳＬは図２のＢ−Ｂ’方向に延在し、素子分離部ＳＧＩ上とＢ−Ｂ’方向に隣接する各メモリセルＭＣ１に形成されている。上述したように、電荷蓄積層ＣＳＬはＡＬＤ法によって形成されている。これにより、隣接する各メモリセルＭＣ１に備わる同一層の電荷蓄積層ＣＳＬ間での電子の伝導、広がりを抑制することができるので、各メモリセルＭＣ１のデータ変動を抑えることができる。
【００５１】
次に、図１１に示すように、リソグラフィ技術およびドライエッチング技術により、導体膜１０を異方性のドライエッチング法でエッチバックすることにより、コントロールゲート電極ＣＧの側面側に、導体膜１０のサイドウォール１０ａを形成する。
【００５２】
次に、基板１の主面上に、メモリゲート電極ＭＧ形成用のレジストパターン１１をリソグラフィ技術により形成する。その後、そのレジストパターン１１をマスクとして、そこから露出するサイドウォール１０ａをエッチングして、コントロールゲート電極ＣＧの片側面にメモリゲート電極ＭＧ（サイドウォール１０ａ）を形成する。
【００５３】
次に、図１２に示すように、続いてレジストパターン１１を除去した後、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧをマスクとして、例えばヒ素またはリンを基板１の主面にイオン注入することにより、基板１の主面にｎ−型の半導体領域２ａをコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。
【００５４】
次に、図１３に示すように、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングすることにより、電荷蓄積層ＣＳＬをパターニングする。続いて基板１の主面上に、例えば酸化シリコンからなる厚さ１００ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、コントロールゲート電極ＣＧの片側面およびメモリゲート電極ＭＧ上にサイドウォール１２を形成する。続いて基板１の主面上に、例えば酸化シリコンからなる絶縁膜１３をＣＶＤ法により堆積した後、サイドウォール１２およびメモリゲート電極ＭＧをマスクとして、例えばヒ素またはリンを基板１の主面にイオン注入することにより、基板１の主面にｎ＋型の半導体領域２ｂをコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。このようにしてメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍを形成し、選択用ｎＭＩＳＱｎｃおよびメモリ用ｎＭＩＳＱｎｍを形成する。
【００５５】
次に、図１４に示すように、絶縁膜１３を除去した後、基板１の主面部に、例えばコバルトシリサイド（ＣｏＳｉｘ）等のようなシリサイド層１４をサリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ  Ａｌｉｇｎ  ｓｉｌｉｃｉｄｅ）プロセスにより形成する。
【００５６】
次に、図１５に示すように、基板１の主面上に、例えば窒化シリコン膜１５ａおよび酸化シリコン膜１５ｂからなる絶縁膜１５をＣＶＤ法により堆積した後、絶縁膜１５にコンタクトホールＣＮＴを形成する。続いてコンタクトホールＣＮＴ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステン（Ｗ）またはアルミニウム（Ａｌ）等からなる相対的に厚い導体膜とを有している。その後、絶縁膜１５上に、例えばタングステンまたはアルミニウム等からなる第１層配線Ｍ１を形成することによって、前記図３に示すメモリセルＭＣ１が略完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
【００５７】
（実施の形態２）
本実施の形態２では、本発明をメモリゲート電極乗り上げ型のメモリセルに適用した一例を説明する。図１６に、チャネルをメモリゲート電極ＭＧに対して交差する方向（図２のＣ−Ｃ‘方向）に沿って切断したメモリセルの基本的なデバイス断面の一例を示す。実施の形態１ではＣ−Ｃ‘方向の２つのメモリセルを図示したが、本実施の形態においては説明の簡略化のため、１つのメモリセルのみ図示する。
【００５８】
メモリゲート電極乗り上げ型のメモリセルＭＣ２は、平面構造は前記実施の形態１のメモリセルＭＣ１とほぼ同様な構成をなしているが、断面構造については、メモリゲート電極ＭＧの一部がコントロールゲート電極ＣＧ側に乗り上げており、コントロールゲート電極ＣＧの上面上の酸化シリコン等からなる絶縁膜１８、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬによりコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。
【００５９】
次に、この製造方法の具体例を図１７〜図２０の半導体装置の製造工程中におけるメモリ領域の半導体基板の要部断面図により説明する。
【００６０】
まず、前記実施の形態１の図６および図７で説明した工程と同様の工程を経た後、図１７に示すように、基板１に対して酸化処理を施すことにより、基板１の主面上に、例えば酸化シリコンからなるゲート絶縁膜３を形成する。さらにその基板１の主面上に、例えば低抵抗多結晶シリコンからなる導体膜８をＣＶＤ法により堆積し、その導体膜８上に、例えば酸化シリコンからなる絶縁膜１８をＣＶＤ法により堆積する。その後、ゲート絶縁膜３、導体膜８および絶縁膜１８の積層膜をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、コントロールゲート電極ＣＧを形成する。
【００６１】
次に、図１８に示すように、コントロールゲート電極ＣＧをマスクとして、メモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域７を形成する。続いて基板１の主面上に、絶縁膜６ｂ、電荷蓄積層ＣＳＬ、絶縁膜６ｔおよびメモリゲート形成用の導体膜１０を下層から順に堆積した後、これら積層膜をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、コントロールゲート電極ＣＧ側に一部が乗り上げたメモリゲート電極ＭＧを形成する。電荷蓄積層ＣＳＬは、前記実施の形態１で説明したのと同様のＡＤＬ法によって成膜され、その含有水素濃度は１０２０ｃｍ−３以下に抑えられる。続いてコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧをマスクとして、例えばヒ素またはリンを基板１の主面にイオン注入することにより、基板１の主面にｎ−型の半導体領域２ａをコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。
【００６２】
次に、図１９に示すように、基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法により堆積した後、これを異方性のドライエッチング法によりエッチバックすることにより、コントロールゲート電極ＣＧの片側面、絶縁膜１８上およびメモリゲート電極ＭＧの両側面に、サイドウォール１９を形成する。続いてサイドウォール１９およびメモリゲート電極ＭＧをマスクとして、例えばヒ素またはリンを基板１の主面にイオン注入することにより、基板１の主面にｎ＋型の半導体領域２ｂをコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。このようにしてメモリセルＭＣ２のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍを形成し、選択用のｎＭＩＳＱｎｃおよびメモリ用のｎＭＩＳＱｎｍを形成する。
【００６３】
その後、図２０に示すように、前記実施の形態１と同様に、サリサイドプロセスを経て基板１の主面部およびコントロールゲート電極ＣＧの上面部にシリサイド層１４を形成し、絶縁膜１５の堆積工程、コンタクトホールＣＮＴの形成工程、プラグＰＬＧの形成工程、第１層配線Ｍ１の形成工程を経てメモリセルＭＣ２を製造する。
【００６４】
このように、本実施の形態２によれば、メモリゲート電極乗り上げ型のメモリセルＭＣ２が備える電荷蓄積層ＣＳＬの含有水素濃度が低減できるので、前記実施の形態１のメモリセルＭＣ１と同様に、しきい値電圧の変動を抑えることができ、さらにメモリセルＭＣ２のデータ変動を抑えることができる。また絶縁膜６ｂに欠陥が生成され難くなるので、縦方向のリークパスが生成されず、リーク電流を低減することができる。また前記実施の形態１と同様に、電荷蓄積層ＣＳＬは図２のＣ−Ｃ’方向と直交する方向に延在し、素子分離部ＳＧＩ上とＤ−Ｄ’方向と垂直方向に隣接する各メモリセルＭＣ２に形成されている。これにより、隣接する各メモリセルＭＣ２に備わる同一層の電荷蓄積層ＣＳＬ間での電子の伝導、広がりを抑制することができるので、各メモリセルＭＣ２のデータ変動を抑えることができる。
【００６５】
（実施の形態３）
本実施の形態３では、本発明をコントロールゲート電極乗り上げ型のメモリセルに適用した一例を説明する。図２１にメモリセルの要部平面図、図２２に、チャネルをメモリゲート電極に対して交差する方向（図２１のＤ−Ｄ′線）に沿って切断したメモリセルの基本的なデバイス断面の一例を示す。
【００６６】
基板１の主面の活性領域ＡＣＴに、メモリセルＭＣ３の選択用ｎＭＩＳＱｎｃと、メモリ用ｎＭＩＳＱｎｍとが配置されている。このメモリセルＭＣ３のドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の基板１の主面上には、選択用ｎＭＩＳＱｎｃのコントロールゲート電極ＣＧと、メモリ用ｎＭＩＳＱｎｍのメモリゲート電極ＭＧとが隣接して延在しており、コントロールゲート電極ＣＧの一部がメモリゲート電極ＭＧ側に乗り上げている。また前記実施の形態１のメモリセルＭＣ１と同様に、メモリゲート電極ＭＧ（またはコントロールゲート電極ＣＧ）の延在方向において複数のメモリセルＭＣ３は基板１に形成された素子分離部ＳＧＩを介して隣接している。
【００６７】
コントロールゲート電極ＣＧと基板１の主面との間には、酸化シリコンからなるゲート絶縁膜３が設けられている。このゲート絶縁膜３の下方の基板１の主面には、選択用ｎＭＩＳＱｎｃのチャネル形成用の半導体領域４が形成されている。一方、メモリゲート電極ＭＧと基板１の主面との間には、電荷蓄積層ＣＳＬが、その上下の絶縁膜６ｂ，６ｔに挟まれた状態で設けられている。電荷蓄積層ＣＳＬは、窒化シリコンからなり、前記実施の形態１で説明したのと同様のＡＤＬ法により形成される。
【００６８】
上記絶縁膜６ｂの下方、ｐ型の半導体領域４とソース領域Ｓｒｍとの間の基板１の主面には、メモリ用ｎＭＩＳＱｎｍのチャネル形成用の半導体領域７が形成されている。さらにメモリゲート電極ＭＧの上面には、例えば酸化シリコンからなる絶縁膜２０が設けられている。またメモリゲート電極ＭＧ、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの側面には、例えば酸化シリコンからなるサイドウォール２１が形成されており、絶縁膜２０およびサイドウォール２１によりメモリゲート電極ＭＧとコントロールゲート電極ＣＧとの絶縁がなされている。
【００６９】
次に、この製造方法の具体例を図２３〜図２７の半導体装置の製造工程中におけるメモリ領域の半導体基板の要部断面図により説明する。
【００７０】
まず、前記実施の形態１の図６および図７で説明した工程と同様の工程を経て、基板１の主面の活性領域ＡＣＴに、メモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域７を形成する。続いて図２３に示すように、基板１の主面上に、例えば酸化シリコンからなる絶縁膜６ｂ、窒化シリコンからなる電荷蓄積層ＣＳＬ、酸化シリコンからなる絶縁膜６ｔ、低抵抗多結晶シリコンからなるメモリゲート形成用の導体膜１０および酸化シリコンからなる絶縁膜２０を下層から順に堆積した後、これら積層膜をフォトリソグラフィ技術およびエッチング技術によりパターニングすることにより、メモリゲート電極ＭＧを形成する。電荷蓄積層ＣＳＬは、前記実施の形態１で説明したのと同様のＡＤＬ法によって成膜され、その含有水素濃度は１０２０ｃｍ−３以下に抑えられる。
【００７１】
次に、図２４に示すように、基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積した後、これを異方性のドライエッチング法によりエッチバックすることにより、上記積層パターンの側面にサイドウォール２１を形成する。続いてコントロールゲート電極ＣＧ、サイドウォール２１およびレジストパターン２２をマスクとして、基板１の主面に、例えばフッ化ボロンをイオン注入することにより、選択用ｎＭＩＳのチャネル形成用のｐ型の半導体領域４を形成する。
【００７２】
次に、図２５に示すように、基板１に対して酸化処理を施すことにより、基板１の主面上に、例えば酸化シリコンからなるゲート絶縁膜３を形成した後、その基板１の主面上に、例えば低抵抗多結晶シリコンからなる導体膜８をＣＶＤ法により堆積し、さらにその導体膜８をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、コントロールゲート電極ＣＧを形成する。続いてコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧをマスクとして、例えばヒ素またはリンを基板１の主面にイオン注入することにより、基板１の主面にｎ−型の半導体領域２ａをコントールゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。
【００７３】
次に、図２６に示すように、基板１の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法により堆積した後、これを異方性のドライエッチング法によりエッチバックすることにより、コントロールゲート電極ＣＧの両側面、絶縁膜２０上およびサイドウォール２１の表面上に、サイドウォール２３を形成する。続いてサイドウォール２３およびコントロールゲート電極ＣＧをマスクとして、例えばヒ素またはリンを基板１の主面にイオン注入することにより、基板１の主面にｎ＋型の半導体領域２ｂをコントールゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。このようにしてメモリセルＭＣ３のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍを形成し、選択用のｎＭＩＳＱｎｃおよびメモリ用のｎＭＩＳＱｎｍを形成する。
【００７４】
その後、図２７に示すように、前記実施の形態１と同様に、サリサイドプロセスを経て基板１の主面部およびコントロールゲート電極ＣＧの上面部にシリサイド層１４を形成し、絶縁膜１５の堆積工程、コンタクトホールＣＮＴの形成工程、プラグＰＬＧの形成工程、第１層配線Ｍ１の形成工程を経てメモリセルＭＣ３を製造する。
【００７５】
このように、本実施の形態３によれば、コントロールゲート電極乗り上げ型のメモリセルＭＣ３が備える電荷蓄積層ＣＳＬの含有水素濃度が低減できるので、前記実施の形態１のメモリセルＭＣ１と同様に、しきい値電圧の変動を抑えることができ、さらにメモリセルＭＣ３のデータ変動を抑えることができる。また絶縁膜６ｂに欠陥が生成され難くなるので、縦方向のリークパスが生成されず、リーク電流を低減することができる。また電荷蓄積層ＣＳＬは図２１のＤ−Ｄ’方向と垂直な方向に延在し、素子分離部ＳＧＩ上とＤ−Ｄ’方向と垂直な方向に隣接する各メモリセルＭＣ３に形成されている。これにより、隣接する各メモリセルＭＣ３に備わる同一層の電荷蓄積層ＣＳＬ間での電子の伝導、広がりを抑制することができるので、各メモリセルＭＣ３のデータ変動を抑えることができる。
【００７６】
（実施の形態４）
本実施の形態４では、本発明を不揮発性メモリの１つであるＮＲＯＭ（Ｎｉｔｒｉｄｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）のメモリセルに適用した一例を説明する。
【００７７】
図２８はメモリセルの要部平面図、図２９（ａ）はワード線をその延在方向（図２８のＥ−Ｅ′線）に沿って切断したメモリセルの要部断面図、図２９（ｂ）はワード線に対して交差する方向（図２８のＦ−Ｆ′線）に沿って切断したメモリセルの要部断面図である。ここでは両方向共に２ビット分のメモリセルとして示すものである。
【００７８】
基板１の主面に、ｎＭＩＳ（第３電界効果トランジスタ）Ｑｎｇが行列状に配置されている。基板１にはストライプ状のビット線（図２８中、網掛けのハッチングで示す）ＢＬ１〜ＢＬ３が一方向、例えば列方向に延在している。このビット線ＢＬ１〜ＢＬ３は、例えばｎ＋型の半導体領域によって構成されている。ビット線ＢＬ１とビット線ＢＬ２、ビット線ＢＬ２とビット線ＢＬ３との間の基板１の主面上には、その上下が絶縁膜６ｂ，６ｔに挟まれた状態で電荷蓄積層ＣＳＬが設けられている。電荷蓄積層ＣＳＬは、例えば窒化シリコンからなり、その厚さは、例えば１０ｎｍ程度である。また電荷蓄積層ＣＳＬはＡＬＤ法により形成される。絶縁膜６ｂ，６ｔは、例えば酸化シリコン等からなり、各々の厚さは、例えば５ｎｍ程度である。
【００７９】
絶縁膜６ｔ上にはゲート電極（第３ゲート電極）ＮＧが形成されており、このゲート電極ＮＧにはビット線ＢＬ１〜ＢＬ３が延在する方向と交差する方向、例えば行方向に延在するワード線ＷＬが接続されている。ワード線ＷＬは、例えば低抵抗な多結晶シリコンからなり、その厚さは２５０ｎｍ程度である。ワード線ＷＬが延在する方向に隣接するメモリセルＭＣ４は絶縁膜２４によって電気的に絶縁されている。
【００８０】
次に、前記図２９を用いてメモリセルＭＣ４の動作の一例を簡単に説明する。
【００８１】
ＮＲＯＭのメモリセルＭＣ４は、１つのトランジスタに２ビットの情報を格納することができる。情報を書き込む場合は、ワード線（２ビット間で共有）ＷＬに、例えば９Ｖ程度を印加し、ビット線ＢＬ２に、例えば２．５Ｖ程度を印加すると共にビット線ＢＬ１を、例えば０（零）Ｖとすることにより、最初のビット（Ｂｉｔ１）に相当する電子を電荷蓄積層ＣＳＬに格納することができる。情報を読み出す場合は、ワード線ＷＬに、例えば３Ｖ程度を印加する。ビット線ＢＬ２を、例えば０（零）Ｖとし、ビット線ＢＬ１に、例えば１．５Ｖ程度を印加することにより、ビット（Ｂｉｔ１）を読み出すことができる。次のビット（Ｂｉｔ２）をメモリセルＭＣ４に書き込み、読み出す場合は、ビット線ＢＬ１とビット線ＢＬ２との電圧を逆にすればよい。
【００８２】
次に、この製造方法の具体例を図３０〜図３３の半導体装置の製造工程中におけるメモリ領域の半導体基板の要部断面図により説明する。
【００８３】
まず、図３０に示すように、基板１に対して酸化処理を施すことにより、基板１の主面上に、例えば酸化シリコンからなる厚さ５ｎｍ程度の絶縁膜６ｂを形成した後、窒化シリコンからなる電荷蓄積層ＣＳＬ、酸化シリコンからなる絶縁膜６ｔ、ノンドープ多結晶シリコンからなる導体膜２５および窒化シリコン膜２６を下層から順に堆積する。電荷蓄積層ＣＳＬは前記実施の形態１で説明したのと同様のＡＤＬ法によって成膜され、その厚さは、例えば１０ｎｍ程度、その含有水素濃度は１０２０ｃｍ−３以下に抑えられる。絶縁膜６ｔは熱酸化法により形成され、その厚さは、例えば５ｎｍ程度、ノンドープ多結晶シリコン膜２４はＣＶＤ法により形成され、その厚さは、例えば８０ｎｍ程度、窒化シリコン膜２５はＣＶＤ法により形成され、その厚さは、例えば１４０ｎｍ程度を例示することができる。
【００８４】
次に、リソグラフィ技術およびドライエッチング技術により、この積層膜をエッチングする。続いて加工された積層膜をマスクとして、例えばヒ素またはリンを基板１の主面にイオン注入することにより、基板１の主面にビット線ＢＬ１〜ＢＬ３を構成するｎ＋型の半導体領域を積層膜に対して自己整合的に形成する。
【００８５】
次に、図３１に示すように、基板１の主面上に厚さ３００ｎｍ程度の絶縁膜２４を堆積する。絶縁膜２４は、例えばＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｌｙ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ；Ｓｉ（ＯＣ２Ｈ５）４）およびオゾン（Ｏ３）をソースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜が用いられる。もしくはメモリセルＭＣ４間の埋め込み性を良好とするために、塗布法によって絶縁膜２４を堆積することも可能である。
【００８６】
次に、図３２に示すように、絶縁膜２４を、例えばＣＭＰ法で研磨することにより、積層膜の間に絶縁膜２４を残す。この時、窒化シリコン膜２６が研磨ストッパとして機能する。このように、Ｅ−Ｅ‘間に隣接する各メモリセルＭＣ４を各ｎＭＩＳ型トランジスタＱｎｇ間に埋め込まれた絶縁膜２４で分離する。この場合、各ｎＭＩＳ型トランジスタＱｎｇ間をＬＯＣＯＳ法によって分離するのに比べてメモリセルを微細に加工することができる。
【００８７】
続いて熱リン酸を用いて窒化シリコン膜２６を除去した後、基板１の主面上に、例えば低抵抗多結晶シリコンからなる厚さ１５０ｎｍ程度の導体膜２７をＣＶＤ法により堆積する。これにより導体膜２５および導体膜２７が一体接続される。さらにその導体膜２７上に、例えば酸化シリコンからなる厚さ１５０ｎｍ程度の絶縁膜２８をＣＶＤ法により堆積する。
【００８８】
次に、図３３に示すように、リソグラフィ技術およびドライエッチング技術により積層膜（絶縁膜６ｂ，６ｔ、電荷蓄積層ＣＳＬおよび導体膜２５）、導体膜２７および絶縁膜２８をエッチングする。これにより各ワード線ＷＬが分離形成される。その後、ワード線ＷＬの側壁に酸化膜２９を形成することにより、前記図２８に示すメモリセルＭＣ４が略完成する。
【００８９】
なお、ビット線ＢＬ１〜ＢＬ２を構成するｎ＋型の半導体領域の表面に、例えばコバルトシリサイド等のようなシリサイド層をサリサイドプロセスにより形成してもよい。これにより、ビット線抵抗を低減することができる。
【００９０】
このように、本実施の形態４によれば、ＮＲＯＭが備える電荷蓄積層ＣＳＬの含有水素濃度が低減して、窒化シリコン膜中のＳ−Ｈボンド密度が低減することにより、絶縁膜６ｂのＳｉ−Ｏボンドを切断する水素イオンが減少して欠陥が生成され難くなるので、縦方向のリークパスが生成されず、リーク電流を低減することができる。
【００９１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９２】
例えば、前記実施の形態では、ＭＯＮＯＳ構造のメモリセルに適用した場合について説明したが、例えば基板上に、酸化シリコン膜、電荷蓄積用の窒化シリコン膜（または酸窒化シリコン膜）および低抵抗ポリシリコン膜を下層から順に積層した構成を有する、ＭＮＯＳ（Ｍｅｔａｌ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のメモリセルに適用することもできる。
【００９３】
本願において開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００９４】
電荷蓄積層をＡＬＤ法で形成した窒化膜で構成して、電荷蓄積層中の含有水素濃度を１０２０ｃｍ−３以下に低減することにより、メモリセルの電荷蓄積層ＣＳＬ内の電子のトラップ準位の変動を低減することができ、Ｓ−Ｈボンド密度が低減することができるのできるので、メモリセルＭＣ１のしきい値変動を抑えることができ、データ変動を抑制できる。
【００９５】
また、隣接する各メモリセル間でのデータの変動を抑えることができ、さらに基板へのリーク電流を低減することができるので、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において信頼性、特にデータ保持特性を向上させることができる。
【００９６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００９７】
電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において信頼性、特にデータ保持特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置のメモリセルの回路図である。
【図２】本発明の実施の形態１であるメモリセルの要部平面図である。
【図３】本発明の実施の形態１であるメモリセルのデバイス基本構造例の要部断面図である。（ａ）は図２のＡ−Ａ′線における要部断面図、（ｂ）は図２のＢ−Ｂ′線における要部断面図、（ｃ）は図２のＣ−Ｃ′線における要部断面図である。
【図４】ＣＶＤ法またはＡＬＤ法により形成された窒化膜中の残存水素量を示すグラフ図である。
【図５】ＣＶＤ法またはＡＬＤ法により形成された窒化膜を用いたメモリセルのデータ保持特性を示すグラフ図である。
【図６】（ａ）〜（ｃ）は、本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図７】（ａ）〜（ｃ）は、図６に続く半導体装置の製造工程中の要部断面図である。
【図８】（ａ）〜（ｃ）は、図７に続く半導体基板の製造工程中の要部断面図である。
【図９】（ａ）〜（ｃ）は、図８に続く半導体基板の製造工程中の要部断面図である。
【図１０】ＡＬＤ法により形成される窒化膜の成膜工程を説明するための模式図である。
【図１１】（ａ）〜（ｃ）は、図９に続く半導体基板の製造工程中の要部断面図である。
【図１２】（ａ）〜（ｃ）は、図１１に続く半導体基板の製造工程中の要部断面図である。
【図１３】（ａ）〜（ｃ）は、図１２に続く半導体基板の製造工程中の要部断面図である。
【図１４】（ａ）〜（ｃ）は、図１３に続く半導体基板の製造工程中の要部断面図である。
【図１５】（ａ）〜（ｃ）は、図１４に続く半導体基板の製造工程中の要部断面図である。
【図１６】本発明の実施の形態２であるメモリセルのデバイス基本構造例の要部断面図である。
【図１７】本発明の実施の形態２である半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体基板の製造工程中の要部断面図である。
【図１９】図１８に続く半導体基板の製造工程中の要部断面図である。
【図２０】図１９に続く半導体基板の製造工程中の要部断面図である。
【図２１】本発明の実施の形態３であるメモリセルの要部平面図である。
【図２２】本発明の実施の形態３であるメモリセルのデバイス基本構造例の図２１のＤ−Ｄ′線における要部断面図である。
【図２３】図２２に続く半導体基板の製造工程中の要部断面図である。
【図２４】図２３に続く半導体基板の製造工程中の要部断面図である。
【図２５】図２４に続く半導体基板の製造工程中の要部断面図である。
【図２６】図２５に続く半導体基板の製造工程中の要部断面図である。
【図２７】図２６に続く半導体基板の製造工程中の要部断面図である。
【図２８】本発明の実施の形態４であるメモリセルの要部平面図である。
【図２９】本発明の実施の形態４であるメモリセルのデバイス基本構造例の要部断面図である。（ａ）は図２８のＥ−Ｅ′線における要部断面図、（ｂ）は図２８のＦ−Ｆ′線における要部断面図である。
【図３０】（ａ）、（ｂ）は、本発明の実施の形態４である半導体装置の製造工程中の要部断面図である。
【図３１】（ａ）、（ｂ）は、図３０に続く半導体基板の製造工程中の要部断面図である。
【図３２】（ａ）、（ｂ）は、図３１に続く半導体基板の製造工程中の要部断面図である。
【図３３】（ａ）、（ｂ）は、図３２に続く半導体基板の製造工程中の要部断面図である。
【符号の説明】
１  半導体基板
２ａ  半導体領域
２ｂ  半導体領域
３  ゲート絶縁膜（第１絶縁膜）
４  半導体領域
５  絶縁膜
６ｂ  絶縁膜（第２絶縁膜）
６ｔ  絶縁膜（第３絶縁膜）
７  半導体領域
８  導体膜
９  キャップ絶縁膜
１０  導体膜
１０ａ  サイドウォール
１１  レジストパターン
１２  サイドウォール
１３  絶縁膜
１４  シリサイド層
１５  絶縁膜
１５ａ  窒化シリコン膜
１５ｂ  酸化シリコン膜
１８  絶縁膜
１９  サイドウォール
２０  絶縁膜
２１  サイドウォール
２２  レジストパターン
２３  サイドウォール
２４  絶縁膜
２５  導体膜
２６  窒化シリコン膜
２７  導体膜
２８  絶縁膜
２９  酸化膜
ＭＣ  メモリセル
Ｄ  ドレイン電極
Ｓ  ソース電極
Ｑｎｃ  メモリセル選択用のｎＭＩＳ・ＦＥＴ（第１電界効果トランジスタ）
Ｑｎｍ  メモリ用のｎＭＩＳ・ＦＥＴ（第２電界効果トランジスタ）
Ｑｎｇ  ｎＭＩＳ・ＦＥＴ（第３電界効果トランジスタ）
ＣＧ  コントロールゲート電極（第１ゲート電極）
ＭＧ  メモリゲート電極（第２ゲート電極）
ＮＧ  ゲート電極（第３ゲート電極）
ＣＳＬ  電荷蓄積層
ＳＵＢ  基板
ＭＣ１  メモリセル
ＭＣ２  メモリセル
ＭＣ３  メモリセル
ＭＣ４  メモリセル
Ｄｒｍ  ドレイン領域
Ｓｒｍ  ソース領域
ＡＣＴ  活性領域
ＳＧＩ  素子分離部
ＮＷ  ｎウェル
ＰＷ  ｐウェル
ＣＮＴ  コンタクトホール
ＰＬＧ  プラグ
Ｍ１  配線
ＢＬ１  ビット線
ＢＬ２  ビット線
ＢＬ３  ビット線
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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