(57)【要約】【課題】容量素子とＳＴＩ領域とのオーバーラップ量を適正化することにより、容量素子近傍で発生するストレスに起因するＳＴＩ領域のリーク電流の増加を抑制する。【解決手段】半導体基板１の主表面に形成された活性領域２およびＳＴＩ領域３と、活性領域２およびＳＴＩ領域３と上下でオーバーラップ部を有する、下部電極７、絶縁性金属酸化物からなる容量絶縁膜９、および上部電極１０を含む容量素子１１を備える。ここで、容量素子１１近傍で発生するストレスに起因するＳＴＩ領域３のリーク電流によって半導体記憶装置が誤動作を起こさない範囲となるように、容量素子１１とＳＴＩ領域３とのオーバーラップ部の長さｔが設定されている。【選択図】　図２
2004103619.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された活性領域およびＳＴＩ領域と、
前記活性領域及びＳＴＩ領域と上下でオーバーラップ部を有する、下部電極、絶縁性金属酸化物からなる容量絶縁膜、および上部電極を含む容量素子を備えた半導体記憶装置であって、
前記容量素子近傍で発生するストレスに起因する前記ＳＴＩ領域のリーク電流が、前記半導体記憶装置が誤動作を起こさない範囲となるように、前記容量素子と前記ＳＴＩ領域とのオーバーラップ部の長さが設定されていることを特徴とする半導体記憶装置。
【請求項２】
前記容量絶縁膜で発生するストレスに起因する前記ＳＴＩ領域のリーク電流によって前記半導体記憶装置が誤動作を起こさない範囲となるように、前記容量絶縁膜と前記ＳＴＩ領域とのオーバーラップ部の長さが設定されている請求項１に記載の半導体記憶装置。
【請求項３】
前記上部電極または前記下部電極で発生するストレスに起因する前記ＳＴＩ領域のリーク電流によって前記半導体記憶装置が誤動作を起こさない範囲となるように、前記上部電極または下部電極と前記ＳＴＩ領域とのオーバーラップ部の長さが設定されている請求項１または２に記載の半導体記憶装置。
【請求項４】
前記半導体基板と前記容量素子との間に層間絶縁膜が形成され、前記層間絶縁膜の膜厚が１．５μｍ以下である請求項１〜３のいずれかに記載の半導体記憶装置。
【請求項５】
前記オーバーラップ部の長さが１μｍ以下である請求項４に記載の半導体記憶装置。
【請求項６】
前記オーバーラップ部の長さが１μｍ以下である請求項１〜３のいずれかに記載の半導体記憶装置。
【請求項７】
前記層間絶縁膜がＳｉＯ２またはＳｉＮのいずれかよりなる請求項４または５に記載の半導体記憶装置。
【請求項８】
前記容量絶縁膜が、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９、Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３、（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２（０≦ｘ≦１）、およびＴａ２Ｏ５からなる群から選ばれた少なくとも１種の材料からなる請求項１〜７のいずれかに記載の半導体記憶装置。
【請求項９】
前記上部電極または前記下部電極が、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、またはＲｕＯ２のいずれかの材料からなる単層膜、または、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、およびＲｕＯ２からなる群から選ばれた少なくとも１種の材料からなる積層膜より構成されている請求項１〜８のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の主表面に形成されたＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）領域と、絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を含む半導体記憶装置に関する。
【０００２】
【従来の技術】
近年のデジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進される中で電子機器が一段と高度化している。そのような電子機器に使用される半導体装置において、半導体素子の微細化が急速に進んでいる。それに伴い、ダイナミックＲＡＭの高集積化を実現するために、従来の珪素酸化物または窒化物の代わりに、高誘電体を容量絶縁膜として用いる技術が広く研究開発されている。さらに、従来にない低電圧で動作し、かつ、高速の書き込みと読み出しの可能な不揮発性ＲＡＭを実用化するため、自発分極特性を有する強誘電体膜に関する研究開発が盛んに行われている。
【０００３】
こうした高誘電体または強誘電体等の絶縁性金属酸化物を容量絶縁膜に用いた容量素子を有するメガビット級の高集積メモリーでは、ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）素子間の素子分離に、従来のＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）に代わり、素子分離間隔を縮小できるＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）が用いられる。
【０００４】
ＳＴＩを用いるにあたり、最も重要な課題の一つに、ＳＴＩ領域に作用するストレスにより半導体基板に結晶欠陥が発生し、ＳＴＩ領域において、隣接する素子間にリーク電流が流れることに起因する半導体記憶装置の誤動作を防止することがある。
【０００５】
以下、従来例について、図面を参照しながら説明する。図９は、ＳＴＩ領域の要部断面図であり、図１０は、ＳＴＩ領域形成後の熱処理温度とＳＴＩ領域に作用するストレスとの関係を示すグラフである。これら図面は、特許文献１に開示されたものである。
【０００６】
図９に示すように、Ｓｉ基板１０１の全面に熱ＳｉＯ２膜１０２を形成した後、ＳｉＮ１０３をマスクとしてＳｉ基板１０１にシャロウトレンチ１０４を形成する。次に、基板表面の全面を熱酸化して熱ＳｉＯ２膜１０５を形成した後、基板全面にＣＶＤ法によりＳｉＯ２膜１０６を堆積する。次に、窒素雰囲気で熱処理する。
【０００７】
この熱処理時の温度により、シャロウトレンチ１０４近傍のシリコン基板１０１に作用するストレスが大きく異なる。特許文献１では、この熱処理温度として、図１０に示すように、ＳＴＩ領域に作用するストレスが小さくなる７５０℃から８５０℃が最適であると記載されている。
【０００８】
図１１に、従来技術による、下部電極、絶縁性金属酸化物からなる容量絶縁膜、および上部電極から構成された容量素子を含む半導体記憶装置における、スタック型メモリーセルの構造を示す。半導体基板１０７の主表面に、活性領域１０８とＳＴＩ領域１０９が形成されている。これらの領域を含む半導体基板１０７上に層間絶縁膜１１０が形成されている。層間絶縁膜１１０には、タングステンやポリシリコンが埋め込まれたコンタクトプラグ１１１が形成されている。層間絶縁膜１１０上には、コンタクトプラグ１１１と接続されるように下部電極１１２が形成されている。隣接する下部電極１１２の間にはスペーサ絶縁膜１１３が形成されている。下部電極１１２とスペーサ絶縁膜１１３上には容量絶縁膜１１４が形成されている。容量絶縁膜１１４上には上部電極１１５が形成されている。このようにして、半導体基板１０７上に、下部電極１１２、容量絶縁膜１１４、および上部電極１１５からなる容量素子１１６が配置されている。
【０００９】
【特許文献１】
特開平１０―７９４２１号公報（第２―４頁、第５図、第７図）
【００１０】
【発明が解決しようとする課題】
このような従来例の半導体記憶装置では、容量素子１１６近傍で発生するストレスがＳＴＩ領域１０９のリーク電流に大きな影響を及ぼすこと、さらに、この問題は、絶縁性金属酸化物を容量絶縁膜とする半導体記憶装置に特有であることを、本発明者等は新たに見出した。以下、この問題の詳細について図１１を参照しながら説明する。
【００１１】
容量素子１１６を構成する容量絶縁膜１１４の形成工程では、容量絶縁膜１１４の結晶化のために６００℃から８５０℃の温度範囲の熱処理が必須となる。その熱処理の際に、図１１に示すように、容量絶縁膜１１４は体積収縮するため、２００ＭＰａ以上のテンサイルストレス（引張りストレス）が発生する。さらに、下部電極１１２または上部電極１１５が、その熱処理の際に体積収縮するため、両者を併せて２００ＭＰａ以上のストレスが容量素子１１６の近傍で発生する。
【００１２】
図１０から判るように、このストレスがＳＴＩ領域１０９に作用すると、ＳＴＩ領域１０９でリーク電流の増加が顕著になる。そして、活性領域１０８間の電気的な分離が不十分となって、半導体記憶装置が誤動作してしまう。
【００１３】
容量素子１１６からＳＴＩ領域１０９に作用するストレスは、図１１に示す容量素子１１６とＳＴＩ領域１０９とのオーバーラップ部の長さ（以下、オーバーラップ量という。）ｔが大きいほど、また、容量素子１１６とＳＴＩ領域１０９との垂直方向の距離、すなわち層間絶縁膜１１０の膜厚ｄが小さいほど、大きくなる。
【００１４】
すなわち、層間絶縁膜１１０の膜厚ｄがある値以下の場合には、ＳＴＩ領域１０９においてリーク電流の増加が顕著にならないように、容量素子１１６とＳＴＩ領域１０９とのオーバーラップ量ｔを設定することで、半導体記憶装置の誤動作を防止する必要がある。
【００１５】
本発明は、容量素子とＳＴＩ領域とのオーバーラップ量を適正化することにより、容量素子近傍で発生するストレスに起因するＳＴＩ領域のリーク電流の増加を抑制し、優れた特性を有する半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体記憶装置においては、半導体基板の主表面に形成された活性領域およびＳＴＩ領域と、活性領域およびＳＴＩ領域と上下でオーバーラップ部を有する、下部電極、絶縁性金属酸化物からなる容量絶縁膜、および上部電極を含む容量素子を備える。ここで、容量素子近傍で発生するストレスに起因するＳＴＩ領域のリーク電流が、半導体記憶装置が誤動作を起こさない範囲となるように、容量素子とＳＴＩ領域とのオーバーラップ部の長さが設定されている。
【００１７】
この構成によれば、容量素子近傍で発生するストレスに起因するＳＴＩ領域のリーク電流の増加が抑制され、半導体記憶装置の誤動作が防止できる。
【００１８】
【発明の実施の形態】
（第１の実施形態）
図１に、本実施の形態における半導体記憶装置の要部平面図を示す。図２は、図１中のＡ−Ａ‘における要部断面図、図３は、図１中のＢ−Ｂ‘における要部断面図をそれぞれ示す。
【００１９】
図１〜３に示すように、半導体基板１の主表面に、活性領域２とＳＴＩ領域３が形成されている。図１に示すように、隣接するトランジスタのゲート電極４同士はＳＴＩ領域３上を跨いで接続されている。図２に示すように、トランジスタのゲート電極４は、活性領域２上に形成されている。半導体基板１の主表面の全面を覆うように、ＳｉＯ２からなる層間絶縁膜５が形成されている。層間絶縁膜５は、ＳｉＯ２の他、ＳｉＮであってもよい。層間絶縁膜５中に活性領域２に達するコンタクトプラグ６が形成されている。コンタクトプラグ６には、タングステンやポリシリコン等の導電材料が埋め込まれている。層間絶縁膜５上には、コンタクトプラグ６と接続されるように下部電極７が形成されている。下部電極７は、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、またはＲｕＯ２のいずれかの材料からなる単層膜、または、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、およびＲｕＯ２からなる群から選ばれた少なくとも１種の材料からなる積層膜により構成されている。
【００２０】
また、隣接する下部電極７の間にはＳｉＯ２からなるスペーサ絶縁膜８が形成されている。スペーサ絶縁膜８の表面は平坦化されており、その表面は下部電極７の上表面とほぼ同一平面上にある。下部電極７の表面およびスペーサ絶縁膜８の表面には、絶縁性金属酸化物であるＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９（０≦ｘ≦１）からなる容量絶縁膜９が形成されている。容量絶縁膜９には、ＳｒＢｉ２（ＴａｘＮｂ１−ｘ）２Ｏ９、Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３、（ＢａｘＳｒ１−ｘ）ＴｉＯ３、（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２（０≦ｘ≦１）、およびＴａ２Ｏ５からなる群から選ばれた少なくとも１種の材料を使用することができる。容量絶縁膜９の形成時には、膜の結晶化のため、酸素を含む雰囲気下での６００℃から８５０℃の熱処理が行われる。容量絶縁膜９上には上部電極１０が形成されている。上部電極１０は、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、またはＲｕＯ２のいずれかの材料からなる単層膜、または、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、およびＲｕＯ２からなる群から選ばれた少なくとも１種の材料からなる積層膜により構成されている。これら下部電極７、容量絶縁膜９、および上部電極１０により容量素子１１が構成されている。図２に示したように、容量素子１１は、ＳＴＩ領域３とのオーバーラップ量がｔとなるように配置されている。なお、オーバーラップ量ｔは、下部電極７、容量絶縁膜９、及び上部電極１０とＳＴＩ領域３とのそれぞれのオーバーラップ部の長さの内、最も長いものを指すこととする。
【００２１】
本実施の形態では、上記した構成の半導体記憶装置において、容量素子１１とＳＴＩ領域３とのオーバーラップ量ｔを１μｍ以下とする。このような範囲に設定するにあたって、図４に示す構造のものを用いて半導体記憶装置の評価を行った。図４に示すように、活性領域２中に形成されたＳＴＩ領域３は、幅３μｍ、長さ（図面では奥行きに相当する）３ｍｍである。層間絶縁膜５の膜厚は０．６μｍである。容量素子１１が、ＳＴＩ領域３とのオーバーラップ量がｔになるように配置されている。ＳＴＩ領域３により分離された活性領域２にそれぞれ電位を与える配線１２と配線１３が形成されている。
【００２２】
図４に示す半導体記憶装置において、配線１２と配線１３の間に３．６Ｖの電圧を印加し、リーク電流を測定することにより、容量素子１１とＳＴＩ領域３とのオーバーラップ量ｔとＳＴＩ領域３のリーク電流との関係を調べた。
【００２３】
図５に、その結果を示す。横軸には、容量素子１１とＳＴＩ領域３とのオーバーラップ量ｔ（μｍ）をとり、縦軸には、ＳＴＩ領域３のリーク電流（ｐＡ）をとった。半導体記憶装置が正常動作するために、リーク電流の許容値は一般に１００ｐＡであれば十分であるが、図５から判るように、オーバーラップ量ｔが１μｍ以下であると、リーク電流がこの許容値以下となる。
【００２４】
なお、オーバーラップ量は０．５μｍ以下であることが好ましい。この場合、図５より、リーク電流が２０ｐＡ以下となり、さらに低消費電力の半導体記憶装置を実現できる。
【００２５】
本実施の形態によれば、容量素子とＳＴＩ領域とのオーバーラップ量を適正化することにより、容量素子近傍で発生するストレスに起因するＳＴＩ領域のリーク電流の増加を抑制できる。その結果、半導体記憶装置の誤動作が防止でき、半導体記憶装置の特性が著しく向上する。
【００２６】
（第２の実施形態）
図６に、本実施の形態における半導体記憶装置の要部平面図を示す。この半導体記憶装置は、実施の形態１における半導体記憶装置と同様であり、図６は、実施の形態１における図３と同様な構成を示しているため、対応する箇所には同じ符号を付してその説明を省略する。
【００２７】
本実施の形態では、上記した構成の半導体記憶装置において、層間絶縁膜５の膜厚ｄが１．５μｍ以下の場合に、容量素子１１とＳＴＩ領域３とのオーバーラップ量ｔを１μｍ以下とする。このような範囲に設定するにあたって、図７に示す構造のものを用いて半導体記憶装置の評価を行った。図７に示すように、活性領域２中に形成されたＳＴＩ領域３は、幅３μｍ、長さ（図面では奥行きに相当する）３ｍｍである。層間絶縁膜５の膜厚はｄ（μｍ）である。容量素子１１が、ＳＴＩ領域３とのオーバーラップ量ｔが１．５μｍになるように配置されている。また、ＳＴＩ領域３により分離された活性領域２にそれぞれ電位を与える配線１２と配線１３が形成されている。なお、オーバーラップ量ｔが１．５μｍであると、図５に示したように、膜厚ｄが０．６μｍの場合に、容量素子１１近傍で発生するストレスに起因するＳＴＩ領域におけるリーク電流が１００ｐＡ以上となる。
【００２８】
図７に示す半導体記憶装置において、配線１２と配線１３の間に３．６Ｖの電圧を印加し、リーク電流を測定することにより、容量素子１１とＳＴＩ領域３とのオーバーラップ量ｔとＳＴＩ領域３のリーク電流との関係を調べた。
【００２９】
図８に、その結果を示す。横軸には、層間絶縁膜５の膜厚ｄ（μｍ）をとり、縦軸には、ＳＴＩ領域３のリーク電流（ｐＡ）をとった。半導体記憶装置が正常動作するために、リーク電流の許容値は一般に１００ｐＡであれば十分であるが、図８から判るように、層間絶縁膜５の膜厚ｄが１．５μｍより大きくなると、リーク電流がこの許容値未満となる。一方、層間絶縁膜５の膜厚ｄが１．５μｍ以下であると、リーク電流がこの許容値以上となる。したがって、層間絶縁膜５の膜厚ｄが１．５μｍ以下の場合は、図５に示したように、リーク電流を許容値以下とするためには、オーバーラップ量ｔが１μｍ以下であることが必要となる。
【００３０】
本実施の形態によれば、ＳＴＩ領域と容量素子との垂直方向の距離、すなわち層間絶縁膜の膜厚が１．５μｍ以下の場合は、容量素子近傍で発生するストレスがＳＴＩ領域のリーク電流の増加に大きな影響を及ぼすため、容量素子とＳＴＩ領域とのオーバーラップ量を適正化し、１．０μｍ以下とすることで、ＳＴＩ領域のリーク電流の増加を抑制できる。その結果、半導体記憶装置の誤動作が防止でき、半導体記憶装置の特性が著しく向上する。
【００３１】
【発明の効果】
本発明によれば、容量素子とＳＴＩ領域とのオーバーラップ量を適正化することにより、容量素子近傍で発生するストレスに起因するＳＴＩ領域のリーク電流の増加を抑制できる。その結果、半導体記憶装置の誤動作が防止され、半導体記憶装置の特性が著しく向上する。
【図面の簡単な説明】
【図１】第１の実施形態における半導体記憶装置の要部平面図
【図２】第１の実施形態における半導体記憶装置の要部断面図（図１のＡ−Ａ‘）
【図３】第１の実施形態における半導体記憶装置の要部断面図（図１のＢ−Ｂ‘）
【図４】第１の実施形態においてＳＴＩ領域のリーク電流を評価するために用いた半導体記憶装置の要部断面図
【図５】容量素子とＳＴＩ領域のオーバーラップ量と、ＳＴＩ領域のリーク電流の関係を示すグラフ
【図６】第２の実施形態における半導体記憶装置の要部断面図
【図７】第２の実施形態においてＳＴＩ領域のリーク電流を評価するために用いた半導体記憶装置の要部断面図
【図８】層間絶縁膜の膜厚とＳＴＩ領域のリーク電流の関係を示すグラフ
【図９】従来例における半導体集積回路装置のＳＴＩ領域の要部断面図
【図１０】ＳＴＩ領域形成後の熱処理温度とＳＴＩ領域に作用するストレスとの関係を示すグラフ
【図１１】従来例における半導体記憶装置の要部断面図
【符号の説明】
１、１０７　半導体基板
２、１０８　活性領域
３、１０９　ＳＴＩ領域
４　ゲート電極
５、１１０　層間絶縁膜
６、１１１　コンタクトプラグ
７、１１２　下部電極
８、１１３　スペーサ絶縁膜
９、１１４　容量絶縁膜
１０、１１５　上部電極
１１、１１６　容量素子
１２、１３　配線
１０１　シリコン基板
１０２、１０５　熱ＳｉＯ２膜
１０３　ＳｉＮ
１０４　シャロウトレンチ
１０６　ＳｉＯ２膜
【図１】
2004103619.tif 000003
【図２】
2004103619.tif 000004
【図３】
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【図４】
2004103619.tif 000006
【図５】
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【図６】
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【図７】
2004103619.tif 000009
【図８】
2004103619.tif 000010
【図９】
2004103619.tif 000011
【図１０】
2004103619.tif 000012
【図１１】
2004103619.tif 000013