(57)【要約】【課題】ダマシンプロセスにおけるオープン不良や高抵抗不良を抑制する。【解決手段】本発明に基づく電子デバイスの製造方法は、ビアホール２４ａ，２４ｂおよびトレンチ２５ａ，２５ｂからなるダマシン配線形成用の孔の形成後であってダマシン配線となる導電膜の形成前に、ダマシン配線形成用の孔の側面および底面に付着する不純物２６や層間絶縁膜２１中に内在する不純物をガス化させて除去する脱ガス工程を備えており、この脱ガス工程における基板のピーク温度を１５０℃以上３００℃以下に維持するものである。【選択図】        図６
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【特許請求の範囲】
【請求項１】
基板上に第１の配線層を形成する工程と、前記第１の配線層上に第２の配線層を形成する工程とを備えた電子デバイスの製造方法であって、
前記第２の配線層を形成する工程は、
前記第１の配線層上に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に孔を形成する孔形成工程と、
前記基板のピーク温度が１５０℃以上３００℃以下に維持されるように、露出した前記孔の側面および底面に熱処理を施す熱処理工程と、
前記孔を埋め込むように導電膜を形成する導電膜形成工程とを含む、電子デバイスの製造方法。
【請求項２】
前記熱処理工程は、前記孔の側面および底面に付着した不純物や前記絶縁膜に内在する不純物を除去するための脱ガス工程である、請求項１に記載の電子デバイスの製造方法。
【請求項３】
前記熱処理工程後であって前記導電膜形成工程前に、前記孔の側面および底面を覆うようにバリアメタル膜を形成するバリアメタル膜形成工程をさらに備え、
前記バリアメタル膜形成工程における前記基板のピーク温度を、前記熱処理工程における前記基板のピーク温度以下に維持することを特徴とする、請求項１または２に記載の電子デバイスの製造方法。
【請求項４】
前記バリアメタル膜形成工程における前記基板のピーク温度を１００℃以下に維持することを特徴とする、請求項３に記載の電子デバイスの製造方法。
【請求項５】
前記基板はシリコン基板であり、前記第１の配線層はＣｕまたはＣｕ合金からなり、前記絶縁膜はシリコン酸化膜、シリコン窒化膜および低比誘電率膜のいずれかを含み、前記バリアメタル膜はＴａＮ／Ｔａ膜である、請求項３または４に記載の電子デバイスの製造方法。
【請求項６】
前記第２の配線層を形成する工程は、ダマシン配線プロセスである、請求項１から５のいずれかに記載の電子デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子デバイスの製造方法に関し、特に、ダマシンプロセスを備えた電子デバイスの製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路装置に代表される電子デバイスの微細化に伴い、層間絶縁膜中に形成される配線として、ダマシンプロセスを用いて形成されたダマシン配線を利用することが一般化しつつある。また、近年の電子デバイスのさらなる高集積化に伴い、配線層は益々多層化してきている。現在では４層から９層の配線層を備えた電子デバイスが一般化しており、場合によっては１０層以上の配線層を備えた電子デバイスも見られるようになっている。このため、電子デバイスの歩留まりを高く維持するためには、ダマシンプロセスにおける歩留まりの低下を防止することが必須となっている。
【０００３】
ダマシンプロセスは、予め層間絶縁膜にトレンチまたはビアホールもしくはその両方からなる配線形成用の孔を形成しておき、この配線形成用の孔を埋め込むように導電膜を形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって平坦化することにより、層間絶縁膜中に埋め込み配線を形成するプロセスである。このダマシンプロセスには、シングルダマシン法とデュアルダマシン法の２通りがあり、前者はトレンチ内に形成されるダマシン配線の配線部とビアホール内に形成されるダマシン配線のプラグ部とを別々の工程にて形成するものであり、後者はこれらを同時に形成するものである。なお、本明細書において「ダマシン配線」とは、トレンチ内に形成された配線部とビアホール内に形成されたプラグ部とを含むものとする。
【０００４】
ダマシンプロセスは、その実用化がはじまってから年月が浅く、未だにその発生メカニズムが十分に解明されていない不良モードが存在する。その一つに、下層の配線層に対するオープン不良や高抵抗不良が挙げられる。この下層の配線層に対するオープン不良や高抵抗不良は、下層の配線層との接触部位であるダマシン配線のプラグ部直下にボイドが生じることによって起こる不良モードであるが、その発生メカニズムは未だに完全には解明されていない。
【０００５】
近年の電子デバイスの微細化に伴い、配線幅の微細化も進んできている。現在製品化されている電子デバイスにおいては、配線幅は２００ｎｍ程度にまで微細化されており、さらに次世代の電子デバイスへの実用化を目指して、配線幅を１２０ｎｍ程度とするプロセス技術の開発が進められている。この１２０ｎｍ程度の配線幅のダマシン配線のプラグ部におけるビア径は、設計値で０．１３μｍ〜０．１５μｍ程度であり、上記不良モードの発生が顕著に歩留まりに影響することになる。
【０００６】
非特許文献１には、この不良モードがダマシンプロセスにおける熱履歴に起因するものであるとの見解が記されている。これは、ダマシンプロセスにおいて製造中の電子デバイスに熱が加わると、導電膜と層間絶縁膜との間の熱膨張係数の違いによりダマシン配線のプラグ部に応力が加わり、この応力を緩和するためにビアホール内にボイドが発生するとの見解に立つものである。また、この非特許文献１には、このオープン不良や高抵抗不良の発生を抑制する対策として、めっき法を用いた成膜プロセスにおける低温処理化や成膜後のアニール工程の低温処理化が有効であるとの見解が示されている。
【０００７】
また、非特許文献２にも、上記非特許文献１と同様に、下層の下地層の主表面に生じる引張り応力によってプラグ部直下にボイドが発生するとの見解が記されている。そしてその対策として、プラグ部のアニール工程の低温処理化が有効であるとの見解が示されている。
【０００８】
【非特許文献１】
Ｂｙｕｎｇ−Ｌｙｕｌ  Ｐａｒｋ  ｅｔ  ａｌ．，  ”Ｍｅｃｈａｎｉｓｍｓ  ｏｆ  Ｓｔｒｅｓｓ−Ｉｎｄｕｃｅｄ  Ｖｏｉｄｓ  ｉｎ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｕ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ”，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｓｏｃｉｅｔｙ  ｏｆ  ＩＥＥＥ，  Ｊｕｎｅ  ３−５，２００２，  Ｓｅｓｓｉｏｎ  ７−２
【０００９】
【非特許文献２】
Ｋ．Ｙｏｓｈｉｄａ  ｅｔ  ａｌ．，  ”Ｓｔｒｅｓｓ−Ｉｎｄｕｃｅｄ  Ｖｏｉｄｉｎｇ  Ｐｈｅｎｏｍｅｎａ  ｆｏｒ  ａｎ  ａｃｔｕａｌ  ＣＭＯＳ  ＬＳＩ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ”，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｓｏｃｉｅｔｙ  ｏｆ  ＩＥＥＥ，  Ｄｅｃｅｍｂｅｒ  ８−１１，２００２，  Ｓｅｓｓｉｏｎ  ３０
【００１０】
【発明が解決しようとする課題】
本発明は、上述のダマシンプロセスにおけるオープン不良や高抵抗不良を抑制することを目的になされたものであり、電子デバイスの歩留まりの向上を図るものである。
【００１１】
【課題を解決するための手段】
本発明に基づく電子デバイスの製造方法は、基板上に第１の配線層を形成する工程と、この第１の配線層上に第２の配線層を形成する工程とを備えた電子デバイスの製造方法であって、このうち第２の配線層を形成する工程は、以下の工程を含んでいる。
（ａ）第１の配線層上に絶縁膜を形成する絶縁膜形成工程。
（ｂ）絶縁膜に孔を形成する孔形成工程。
（ｃ）基板のピーク温度が１５０℃以上３００℃以下に維持されるように、露出した上記孔の側面および底面に熱処理を施す熱処理工程。
（ｄ）上記孔を埋め込むように導電膜を形成する導電膜形成工程。
【００１２】
【発明の実施の形態】
発明者は、上述のオープン不良や高抵抗不良の発生率と、ダマシン配線の形成工程前に実施される脱ガス工程の熱処理条件や脱ガス工程後に行なわれるバリアメタル膜形成工程における熱処理条件との相関関係に着目し、本発明を完成させるに至った。以下、本発明の一実施の形態における電子デバイスの製造方法について詳細に説明する。
【００１３】
（電子デバイスの製造方法）
本実施の形態における電子デバイスの製造方法は、ダマシンプロセスのうち、デュアルダマシン法と称されるダマシンプロセスを採用した場合の電子デバイスの製造方法を示すものである。また、本実施の形態における電子デバイスの製造方法は、デュアルダマシン法のうち、ダマシン配線形成用の孔として先にビアホールを形成し、その後にトレンチを形成するいわゆるビアファースト型のデュアルダマシンプロセスを採用した場合の電子デバイスの製造方法を示すものである。なお、本実施の形態においては、ダマシン配線として抵抗値や信頼性の面で優れたＣｕまたはＣｕ合金を採用した場合を例示するものであり、ダマシン配線となる導電膜の形成プロセスとしては、めっき法を採用した場合を例示するものである。
【００１４】
図１ないし図１１は、本発明の実施の形態における電子デバイスの製造方法の第１ないし第１１工程を示す断面図である。以下、これらの図を参照して、本実施の形態における電子デバイスの製造方法について、工程ごとに説明する。
【００１５】
図１に示すように、まず第１工程として、第１の配線層としての下層の配線層１２ａ，１２ｂ上に層間絶縁膜２１を形成する。層間絶縁膜２１としては、単層膜や積層膜が利用可能である。本実施の形態においては、シリコン窒化膜２２とシリコン酸化膜２３とからなる２層の積層膜を層間絶縁膜２１として適用した場合を示している。シリコン窒化膜２２は、たとえばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜される。また、シリコン酸化膜２３としては、たとえばプラズマＣＶＤ法を用いて形成されたＴＥＯＳ酸化膜などが利用される。なお、下層の配線層１２ａ，１２ｂは、たとえば、シリコン基板（図示せず）上に形成されたシリコン酸化膜からなる層間絶縁膜１１上に形成されている。
【００１６】
次に、第２工程として、図２に示すように、通常のフォトリソグラフィ技術を用いて層間絶縁膜２１上に所望の形状にパターニングされたレジスト膜４１を形成する。このとき、レジスト膜４１に形成される開口が下層の配線層１２ａ，１２ｂに対応した位置に設けられるようにする。
【００１７】
次に、第３工程として、図３に示すように、レジスト膜４１をマスクとして層間絶縁膜２１を部分的にエッチングし、下層の配線層１２ａ，１２ｂの表面を露出せしめ、その後レジスト膜４１を薬液による処理や酸素プラズマによるアッシング等にて除去する。これにより、シリコン窒化膜２２およびシリコン酸化膜２３中にビアホール２４ａ，２４ｂが形成される。これらビアホール２４ａ，２４ｂ内部の下方には、後工程においてダマシン配線のプラグ部に相当する部分が形成される。
【００１８】
次に、第４工程として、図４に示すように、ビアホール２４ａ，２４ｂの下部をレジスト膜４２にて埋め込む。具体的には、レジスト膜４２を表面全面にわたって成膜し、その後ビアホール２４ａ，２４ｂの内部にのみレジスト膜４２が残存するようにエッチバックを行うことにより、ビアホール２４ａ，２４ｂの下部にレジスト膜４２を形成する。このレジスト膜４２は、後述するトレンチを形成するためのエッチングの際に、下層の配線層１２ａ，１２ｂがエッチングされることを防止するための保護膜としての役割を果たすものである。
【００１９】
つづいて、図４に示すように、通常のフォトリソグラフィ技術を用いて層間絶縁膜２１上に所望の形状にパターニングされたレジスト膜４３を形成する。このとき、レジスト膜４３に形成される開口がビアホール２４ａ，２４ｂに対応した位置を含むように設ける。
【００２０】
次に、第５工程として、図５に示すように、レジスト膜４２およびレジスト膜４３をマスクとして層間絶縁膜２１を部分的にエッチングし、トレンチ２５ａ，２５ｂを形成する。その後、薬液による処理や酸素プラズマによるアッシング等を行ない、レジスト膜４２およびレジスト膜４３を除去する。これにより、シリコン酸化膜２３中にトレンチ２５ａ，２５ｂが形成される。
【００２１】
このトレンチ２５ａ，２５ｂは、先に形成されたビアホール２４ａ，２４ｂにそれぞれつながっている。これらトレンチ２５ａ，２５ｂ内には、後工程においてダマシン配線の配線部に相当する部分が形成される。なお、図５に示すダマシン配線形成用の孔のうち、ビアホール２４ａとトレンチ２５ａとからなるダマシン配線形成用の孔は、紙面と交差する方向に延在するようにダマシン配線の配線部が設けられる場合のダマシン配線形成用の孔の形状を示すものであり、ビアホール２４ｂとトレンチ２５ｂからなるダマシン配線形成用の孔は、紙面と平行な方向に延在するようにダマシン配線の配線部が設けられる場合のダマシン配線形成用の孔の形状を示すものである。
【００２２】
次に、第６工程として、図６に示すように、ビアホール２４ａ，２４ｂおよびトレンチ２５ａ，２５ｂからなるダマシン配線形成用の孔が形成された電子デバイスに脱ガス処理を施す。この脱ガス工程は、電子デバイスに熱処理を加えることにより、ダマシン配線形成用の孔の側面および底面に付着する不純物や層間絶縁膜２１中に内在する不純物をガス化させて除去する工程である。この除去対象物である不純物２６としては、主に水分などが挙げられる。
【００２３】
この脱ガス工程における熱処理としては、炉を用いたファーネスアニールや、ランプを用いたランプアニールが適用可能である。ただし、この熱処理時におけるシリコン基板のピーク温度を１５０℃以上３００℃以下に維持する。この温度範囲に維持する理由については、後述することとする。
【００２４】
次に、第７工程として、図７に示すように、下層の配線層１２ａ，１２ｂの表面に位置する変質層２７を取り除く。変質層２７は、本工程前の工程におけるエッチング処理等により、下層の配線層１２ａ，１２ｂの表面が酸化等されることによって生じるものであり、たとえば下層の配線層１２ａ，１２ｂの露出表面をアルゴンプラズマ２８雰囲気中にさらすことによって除去可能である。
【００２５】
次に、第８工程として、図８に示すように、電子デバイスの表面全面にわたってバリアメタル膜２９を形成する。これにより、ダマシン配線形成用の孔の側面および底面がバリアメタル膜２９によって覆われることになる。バリアメタル膜２９はたとえばＴｉＮ／Ｔｉ膜やＴａＮ／Ｔａ膜からなり、スパッタ法やＣＶＤ法を用いて形成される。このバリアメタル膜２９は、後に形成されるダマシン配線に含まれるＣｕが層間絶縁膜２１中に侵入することを防止するための膜である。
【００２６】
このバリアメタル膜２９の形成工程においては、シリコン基板のピーク温度が上述の脱ガス工程におけるシリコン基板のピーク温度以下となるような処理条件にてバリアメタル膜２９を形成する。たとえば、脱ガス工程におけるシリコン基板のピーク温度が２００℃である場合には、バリアメタル膜２９の形成工程におけるシリコン基板のピーク温度が２００℃以下となるように調整する。また、より好ましくは、バリアメタル膜２９の形成工程におけるシリコン基板のピーク温度が１００℃以下となるようにする。これらの温度範囲にシリコン基板を維持する理由については、後述することとする。
【００２７】
次に、第９工程として、図９に示すように、バリアメタル膜２９上にシード層３０を形成する。シード層３０は、たとえばＣｕからなり、ＣＶＤ法やスパッタ法にて形成される。シード層３０は、後に形成される導電膜をめっき法にて形成するための電極となる膜である。
【００２８】
次に、第１０工程として、図１０に示すように、バリアメタル膜２９およびシード層３０によって覆われたダマシン配線形成用の孔の内部を導電膜３１にて埋め込む。このとき、導電膜３１によってビアホール２４ａ，２４ｂおよびトレンチ２５ａ，２５ｂ内部が完全に導電膜３１によって埋め込まれるようにする。導電膜３１は、たとえばＣｕまたはＣｕ合金からなり、上述のシード層３０を用いた電解めっき法にて形成される。
【００２９】
次に、第１１工程として、図１１に示すように、ダマシン配線を形成する部分以外の部分において層間絶縁膜２１が露出するように、ＣＭＰ法を用いて導電膜３１、シード層３０およびバリアメタル膜２９の研磨を行なう。
【００３０】
以上により、下層の配線層１２ａ，１２ｂ上に、第２の配線層としての上層の配線層（ダマシン配線）が形成されることになる。なお、トレンチ２５ａ，２５ｂ内に形成されたダマシン配線の配線部３３ａ，３３ｂは、それぞれビアホール２４ａ，２４ｂ内に形成されたダマシン配線のプラグ部３２ａ，３２ｂを介して下層の配線層１２ａ，１２ｂに電気的に接続されることになる。
【００３１】
以上において説明した本実施の形態における電子デバイスの製造方法における特徴部分を要約すれば以下のようになる。
【００３２】
本実施の形態における電子デバイスの製造方法にあっては、ビアホールまたはトレンチもしくはこれらの両方からなるダマシン配線形成用の孔の形成後であってダマシン配線となる導電膜の形成前に、ダマシン配線形成用の孔の側面および底面に付着する不純物や絶縁膜中に内在する不純物を除去する脱ガス工程を備え、脱ガス工程における基板のピーク温度を１５０℃以上３００℃以下に維持している。
【００３３】
また、脱ガス工程後であって導電膜の形成前に、ダマシン配線形成用の孔の側面および底面を覆うようにバリアメタル膜を形成する工程をさらに備え、バリアメタル膜を形成する工程における基板のピーク温度を、脱ガス工程における基板のピーク温度以下に維持している。
【００３４】
また、より好ましくは、バリアメタル膜を形成する工程における基板のピーク温度を１００℃以下に維持している。
【００３５】
（脱ガス工程における温度条件）
上記本実施の形態における電子デバイスの製造方法においては、脱ガス工程におけるシリコン基板のピーク温度を１５０℃以上３００℃以下に維持するように設定している。ところが、従来の電子デバイスの製造方法においては、脱ガス工程におけるシリコン基板のピーク温度が３５０℃以上４００℃以下となるように設定されていた。これは、ダマシン配線形成用の孔の側面および底面に付着する不純物や層間絶縁膜中に内在する不純物を短時間で確実にガス化させて除去するために、代表的な不純物である水の沸点（通常、脱ガス工程は大気圧下で処理が行なわれるため約１００℃程度）よりもできるだけ高い温度に設定することが好ましいと考えられていたためである。
【００３６】
しかしながら、発明者は、この３５０℃以上４００℃以下という温度条件下での脱ガス工程が上述のオープン不良や高抵抗不良の原因となっている可能性があることを見出し、その検証を行なうための試験を実施した。以下にその試験の詳細を示す。
【００３７】
（試験１）
本試験は、脱ガス工程におけるシリコンウェハ温度のピーク値と歩留まりとの相関関係について、実用化を試みている次世代の電子デバイスの試作において、オープン不良の発生率から検証したものである。
【００３８】
（Ａ．試験条件）
本試験は、基板としてのシリコンウェハ上に製作したダマシン配線評価用のＴＥＧ（Ｔｅｓｔ  Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｇｒｏｕｐ）を用いて行なったものである。このＴＥＧにおけるダマシン配線の形成プロセスには、概ね上述のダマシンプロセスを採用した。なお、ＴＥＧにおける配線構造としては、一般的な配線評価用のチェーン構造（図１１に示す如くの配線／プラグ／配線の積層構造）を採用した。ダマシン配線の配線幅は１０μｍとし、ビア径は０．１４μｍとした。
【００３９】
上記ＴＥＧにおける各種膜の材質は、以下に示すとおりである。図１１を参照して、層間絶縁膜１１としてはＴＥＯＳ酸化膜を用い、下層の配線層１２ａ，１２ｂとしてはＣｕ配線を使用した。また、層間絶縁膜２１としてはＳｉＣＮ膜（膜厚５０ｎｍ）／ＴＥＯＳ酸化膜（膜厚２００ｎｍ）／ＳｉＯＣ膜（膜厚２５０ｎｍ）からなる３層の積層膜を使用し、バリアメタル膜２９としてはＴａＮ（膜厚１０ｎｍ）／Ｔａ（膜厚１５ｎｍ）の積層膜を用いた。また、シード層３０としてはＣｕ（膜厚６０ｎｍ）を用い、導電膜３１としてはＣｕ（膜厚６００ｎｍ）を使用した。
【００４０】
なお、導電膜３１はめっき法にて形成し、その後ＣＭＰ法にて平坦化を行ない、さらに窒素雰囲気中にて１００℃、１２０分のアニール処理を施した。
【００４１】
脱ガス工程における熱処理にはランプアニールを採用し、シリコンウェハの温度変化は、ステージに設置された温度計にて検出することとした。ステージの温度変化をシリコンウェハの温度変化に校正するには、予め行なったサーモラベルテストの結果を踏襲することとした。また、脱ガス工程における熱処理時間は６０秒とした。
【００４２】
以上の条件にて、脱ガス工程におけるシリコンウェハ温度のピーク値のみを変化させた場合に、歩留まりにどのような変化が生じるかを検証した。
【００４３】
（Ｂ．試験結果）
上述の条件にて製作された電子デバイスにおいて、脱ガス工程におけるシリコンウェハ温度のピーク値とオープン不良による歩留まりとの相関関係を検証した結果を表１および図１２に示す。
【００４４】
【表１】
2004356500.tif 000003
【００４５】
表１および図１２に示すように、脱ガス工程におけるシリコンウェハ温度のピーク値を低温化することにより、飛躍的に歩留まりが向上することが確認された。従来の脱ガス工程におけるシリコンウェハ温度のピーク値である３５０℃以上４００℃以下においては、歩留まりが５０％にも満たないことが分かる。これに対し、本実施の形態の如く脱ガス工程におけるシリコンウェハ温度のピーク値を１５０℃以上３００以下とした場合には、歩留まりがほぼ１００％近くにまで確保されていることが分かる。
【００４６】
（試験２）
本試験は、脱ガス工程におけるシリコンウェハ温度のピーク値と歩留まりとの相関関係について、実用化を試みている次世代の電子デバイスの試作において、高抵抗不良の発生率から検証したものである。
【００４７】
（Ａ．試験条件）
本試験は、基板としてのシリコンウェハ上に製作したダマシン配線評価用のＴＥＧを用いて行なったものである。このＴＥＧにおけるダマシン配線の形成プロセスには、概ね上述のダマシンプロセスを採用した。なお、ＴＥＧにおける配線構造としては、一般的な配線評価用のチェーン構造を採用した。このＴＥＧにおける各種膜の材質は、上述の試験１にて用いたＴＥＧと同様である。本試験において用いたＴＥＧは、上述の試験１においてＴＥＧの製作に用いたマスクとは異なるマスクを用いて製作されたものであり、このため上述の試験１において用いたＴＥＧよりも感度の悪いＴＥＧとなっている。このため、オープン不良が発生することはなく、高抵抗不良のみが発生した。
【００４８】
脱ガス工程における熱処理には、載置したシリコンウェハを直接加熱するヒータを備えたステージを用いた。また、シリコンウェハの温度変化は厳密に測定されたものであり、その誤差は数℃程度である。また、脱ガス工程における熱処理時間は６０秒とした。
【００４９】
以上の条件にて、脱ガス工程におけるシリコンウェハ温度のピーク値のみを変化させた場合に、抵抗値にどのような変化が生じるかを検証した。
【００５０】
（Ｂ．試験結果）
上述の条件にて製作された電子デバイスにおける配線の抵抗値の累積度数を図１３に示す。
【００５１】
図１３に示すように、脱ガス工程におけるシリコンウェハ温度のピーク値を低温化することにより、製作された配線接続構造における抵抗値の上昇が抑制されることが確認された。従来の脱ガス工程におけるシリコンウェハ温度のピーク値である３８０℃や３５０℃の処理条件にて脱ガス処理を行なった場合には、大幅な抵抗値の上昇が見られるのに対し、本実施の形態の如くの脱ガス工程におけるシリコンウェハ温度のピーク値である１５０℃、２００℃、２５０℃、３００℃の処理条件にて脱ガス処理を行なった場合には、僅かに抵抗値の上昇は見られるものの高抵抗不良となるほどの抵抗値上昇は確認されなかった。
【００５２】
以上において説明した試験１および試験２の結果より、脱ガス工程における基板温度のピーク値を１５０℃以上３００℃以下とすることにより、ダマシン配線のプラグ部直下に生じるボイドに起因するオープン不良や高抵抗不良を大幅に抑制することができるようになることが分かる。
【００５３】
これは、以下の理由によるものと推察される。ダマシンプロセスにおける脱ガス工程においては、製作中の電子デバイスが昇温することにより、下層の配線層が膨張する。ところが、脱ガス工程時においては下層の配線層の表面にビアホールが開口しているため、下層の配線層の表面は露出した状態となっている。このため、ビアホールがストレスの逃げ道となって配線の表面部分における膨張がより顕著なものとなると考えられる。その後、連続的に導電膜を成膜し冷却することによって下層の配線層と導電膜の間に熱膨張係数の差から大きなストレスが生じ、このストレスによってダマシン配線のプラグ部直下にボイドが発生するものと考えられる。このため、脱ガス工程における熱処理温度を低温化することにより、下層の配線層の膨張が抑制され、結果として下層の配線層と導電膜との間に生じるストレスが緩和されてボイドの発生が抑止され、オープン不良や高抵抗不良が減少するものと思われる。
【００５４】
以上において説明したように、本実施の形態の如くの処理温度にて脱ガス工程を行なうことにより、オープン不良や高抵抗不良を大幅に抑制することが可能になる。また、少なくとも１５０℃以上にて脱ガス処理を行なっているため、ダマシン配線形成用の孔の側面および底面に付着する不純物や層間絶縁膜中に内在する不純物を確実にガス化させて除去することも可能であり、脱ガス工程を実施する本来の目的も達成されることになる。なお、脱ガス工程における処理時間は比較的短時間であるため、処理時間が歩留まりに与える影響は基板温度のピーク値が歩留まりに与える影響に比べて極めて小さいものであると考えられる。このため、処理時間が歩留まりに与える影響を無視しても差し支えないものと思われる。
【００５５】
（バリアメタル膜の成膜工程における温度条件）
上述の実施の形態における電子デバイスの製造方法においては、バリアメタル膜を形成する工程におけるシリコン基板のピーク温度を、脱ガス工程におけるシリコン基板のピーク温度以下に維持するように設定している。また、より好ましくは、バリアメタル膜を形成する工程におけるシリコン基板のピーク温度を１００℃以下に維持するように設定している。ところが、従来の電子デバイスの製造方法においては、バリアメタル膜を形成する工程におけるシリコン基板のピーク温度は、１６０℃程度に設定されていた。
【００５６】
発明者は、この１６０℃程度という温度条件下でのバリアメタル膜の形成工程が上述のオープン不良や高抵抗不良の原因となっている可能性があることを見出し、その検証を行なうための試験を実施した。以下にその詳細を示す。
【００５７】
（試験３）
本試験は、バリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値と歩留まりとの相関関係について、実用化されている電子デバイスにおいて検証したものである。
【００５８】
（Ａ．試験条件）
本試験は、基板としてのシリコンウェハ上に製作したダマシン配線評価用のＴＥＧ（試料Ａ〜Ｄの計４種類）を用いて行なったものである。このＴＥＧにおけるダマシン配線の形成プロセスには、概ね上述のダマシンプロセスを採用した。なお、ＴＥＧにおける配線構造としては、一般的な配線評価用のチェーン構造を採用した。ダマシン配線の配線幅は２００ｎｍとし、ビア径は０．２μｍとした。また、このＴＥＧにおける各種膜の材質は、上述の試験１にて用いたＴＥＧと同様である。
【００５９】
バリアメタル膜の形成工程における熱処理には、載置したシリコンウェハを直接加熱するヒータを備えたステージを用いた。また、バリアメタル膜の形成工程における熱処理時間は１０秒〜十数秒程度である。
【００６０】
上記ＴＥＧにおける各種膜の材質は、以下に示すとおりである。図１１を参照して、層間絶縁膜１１としてはＴＥＯＳ酸化膜を用い、下層の配線層１２ａ，１２ｂとしてはＣｕ配線を使用した。また、層間絶縁膜２１としてはＳｉＮ膜（膜厚６０ｎｍ）／ＴＥＯＳ酸化膜（膜厚３５０ｎｍ）／ＦＳＧ膜（膜厚３５０ｎｍ）からなる３層の積層膜を使用し、バリアメタル膜２９としてはＴａＮ（膜厚１０ｎｍ）／Ｔａ（膜厚１５ｎｍ）の積層膜を用いた。また、シード層３０としてはＣｕ（膜厚６０ｎｍ）を用い、導電膜３１としてはＣｕ（膜厚６００ｎｍ）を使用した。
【００６１】
なお、導電膜３１はめっき法にて形成し、その後ＣＭＰ法にて平坦化を行ない、さらに窒素雰囲気中にて１００℃、１２０分のアニール処理を施した。
【００６２】
以上の条件にて、バリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値のみを変化させた場合に、歩留まりにどのような変化が生じるかを検証した。
【００６３】
（Ｂ．試験結果）
上述の条件にて製作された電子デバイスの配線構造において、バリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値と歩留まりとの相関関係を検証した結果を表２および図１４に示す。
【００６４】
【表２】
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【００６５】
表２および図１４に示すように、バリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値を低温化することにより、歩留まりが向上することが確認された。従来のバリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値である１６０℃においては、歩留まりが７２％〜９２％であるのに対し、本実施の形態の如くのバリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値である５０℃、７５℃、１００℃とした場合には、歩留まりがほぼ１００％近くにまで確保されていることが分かる。
【００６６】
以上において説明した試験３の結果より、バリアメタル膜の形成工程における基板温度のピーク値を脱ガス工程における基板温度のピーク値以下とし、さらにその温度範囲を１００℃以下とすることにより、ダマシン配線のプラグ部直下に生じるボイドに起因するオープン不良や高抵抗不良を大幅に抑制することができるようになることが分かる。
【００６７】
これは、以下の理由によるものと推察される。ダマシンプロセスにおいては、製作中の電子デバイスが昇温することにより、下層の配線層が膨張する。ところが、脱ガス工程時においては下層の配線層の表面にビアホールが開口しているため、下層の配線層の表面は露出した状態となっている。このため、ビアホールがストレスの逃げ道となって配線の表面部分における膨張がより顕著なものとなると考えられる。その後、連続的にバリアメタル膜を成膜し冷却することによって下層の配線層とバリアメタル膜の間に熱膨張係数の差から大きなストレスが生じ、このストレスによってダマシン配線のプラグ部直下にボイドが発生するものと考えられる。このため、バリアメタル膜の形成工程における熱処理温度を低温化することにより、下層の配線層の膨張が抑制され、結果として下層の配線層とバリアメタル膜との間に生じるストレスが緩和されてボイドの発生が抑止され、オープン不良や高抵抗不良が減少するものと思われる。
【００６８】
以上において説明したように、本実施の形態の如くの処理温度にてバリアメタル膜の形成工程を行なうことにより、オープン不良や高抵抗不良を大幅に抑制することが可能になる。なお、バリアメタル膜の形成工程における処理時間は比較的短時間であるため、処理時間が歩留まりに与える影響は基板温度のピーク値が歩留まりに与える影響に比べて極めて小さいものであると考えられる。このため、処理時間が歩留まりに与える影響を無視しても差し支えないものと思われる。
【００６９】
上述の実施の形態においては、ビアファースト型のデュアルダマシン法を採用した場合を例示して説明を行なったが、本発明は特にこれに限定されるものではなく、トレンチファースト型のデュアルダマシン法や、シングルダマシン法にも当然に適用可能である。
【００７０】
また、上述の実施の形態においては、孔形成工程と導電膜形成工程との間に実施される工程として、脱ガス工程とバリアメタル膜形成工程とが実施される場合を例示して説明を行なったが、特にこれらの工程のみに限定されるものではない。これらの工程以外にも、何らかの工程が付加されることは当然に考えられるものであり、それらの工程の付加を否定するものではない。しかしながら、付加される他の工程における熱処理が、シリコン基板のピーク温度を実質的に３００℃以上とするものであってはならない。
【００７１】
また、現時点においては技術的に困難ではあるが、将来的にＣｕのエッチング技術が確立された場合に上述のようなダマシンプロセスを用いずに配線を形成することも可能になると考えられる。たとえば、基板上にＣｕを成膜し、このＣｕをエッチング法にて加工して下層の配線層を形成し、さらにこのＣｕからなる下層の配線層上に絶縁膜を形成する。そして、この絶縁膜に孔を形成し、孔内を金属材料にて埋め込む。孔を金属材料にて埋め込んだ後、必要に応じてＣＭＰ法を用いて余分な金属材料を除去し、コンタクトプラグを形成する。さらに、上層の配線層を下層の配線層と同様の手法にて形成する。以上により、ダマシンプロセスを用いずに簡便に多層の配線層を形成することが可能になる。この場合にも、上述のような脱ガス工程は必須の工程となるため、本発明を適用することが非常に有効的になるものと考えられる。また、孔への金属材料の埋め込みの際にバリアメタル膜を形成することも必須となるため、本発明を適用することがさらに有効的になるものと考えられる。
【００７２】
また、上述の実施の形態においては、層間絶縁膜としてシリコン窒化膜とシリコン酸化膜とからなる積層膜を用い、ダマシン配線の配線材料としてＣｕまたはＣｕ合金を用いた場合を例示したが、特にこれに限定されるものではない。たとえば、層間絶縁膜としては一般にｌｏｗ  ｋ膜と呼ばれる低比誘電率膜を用いることも可能であり、配線材料としてはＡｌ、Ａｌ合金、Ａｇ、Ｗなどを用いることも可能である。
【００７３】
このように、今回開示した上記実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００７４】
【発明の効果】
本発明によれば、ダマシンプロセスにおけるオープン不良や高抵抗不良を抑制することが可能になり、電子デバイスの歩留まりが飛躍的に向上するようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態における電子デバイスの製造方法の第１工程を示す断面図である。
【図２】本発明の実施の形態における電子デバイスの製造方法の第２工程を示す断面図である。
【図３】本発明の実施の形態における電子デバイスの製造方法の第３工程を示す断面図である。
【図４】本発明の実施の形態における電子デバイスの製造方法の第４工程を示す断面図である。
【図５】本発明の実施の形態における電子デバイスの製造方法の第５工程を示す断面図である。
【図６】本発明の実施の形態における電子デバイスの製造方法の第６工程を示す断面図である。
【図７】本発明の実施の形態における電子デバイスの製造方法の第７工程を示す断面図である。
【図８】本発明の実施の形態における電子デバイスの製造方法の第８工程を示す断面図である。
【図９】本発明の実施の形態における電子デバイスの製造方法の第９工程を示す断面図である。
【図１０】本発明の実施の形態における電子デバイスの製造方法の第１０工程を示す断面図である。
【図１１】本発明の実施の形態における電子デバイスの製造方法の第１１工程を示す断面図である。
【図１２】試験１において、脱ガス工程におけるシリコンウェハ温度のピーク値とオープン不良による歩留まりとの相関関係を示すグラフである。
【図１３】試験２において製作された電子デバイスにおける配線の抵抗値の累積度数を示すグラフである。
【図１４】試験３において、バリアメタル膜の形成工程におけるシリコンウェハ温度のピーク値と歩留まりとの相関関係を示すグラフである。
【符号の説明】
１１  層間絶縁膜、１２ａ，１２ｂ  下層の配線層、２１  層間絶縁膜、２２シリコン窒化膜、２３  シリコン酸化膜、２４ａ，２４ｂ  ビアホール、２５ａ，２５ｂ  トレンチ、２６  除去すべき不純物、２７  変質層、２８  アルゴンプラズマ、２９  バリアメタル膜、３０  シード層、３１  導電膜、３２ａ，３２ｂ  プラグ部、３３ａ，３３ｂ  配線部、４１〜４３  レジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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