(57)【要約】【課題】半導体ウェハ表面に印字された識別マークを読み取り易くする。【解決手段】除去領域Ａ４および開口部Ａ３が形成されたフォトレジスト膜Ｒ２をマスクとして、保護膜Ｖ１および層間絶縁膜Ｚ１〜Ｚ３のエッチングＥ２を行うことにより、認識マークＤ１上の層間絶縁膜Ｚ１〜Ｚ３が薄膜化された除去領域Ｂ４を形成するとともに、ヒューズＦ１上の保護膜Ｖ１が薄膜化された除去領域Ｂ３を形成する。【選択図】      図２
2004356437.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハ表面に識別マークを形成する工程と、
層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、
前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドを形成する工程と、
前記電極パッドが形成された層間絶縁膜上に保護膜を形成する工程と、
前記電極パッドの表面を露出させる開口部を前記保護膜に形成するとともに、前記識別マーク上の保護膜を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記保護膜が除去された識別マーク上の層間絶縁膜を薄膜化する工程をさらに備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体ウェハ表面に識別マークを形成する工程と、
層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、
前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドおよびヒューズを形成する工程と、
前記電極パッドおよびヒューズが形成された層間絶縁膜上に保護膜を形成する工程と、
前記電極パッドの表面を露出させる開口部を前記保護膜に形成するとともに、前記識別マーク上の保護膜を除去する工程と、
前記ヒューズ上の保護膜を薄膜化するとともに、前記保護膜が除去された識別マーク上の層間絶縁膜を薄膜化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
半導体ウェハ表面に識別マークを形成する工程と、
層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、
前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドおよびヒューズを形成する工程と、
前記電極パッドおよびヒューズが形成された層間絶縁膜上に保護膜を形成する工程と、
前記電極パッド上に開口部が形成されるとともに、前記識別マーク上に除去領域が設けられた第１レジストパターンを前記保護膜上に形成する工程と、
前記第１レジストパターンをマスクとして前記保護膜をエッチングすることにより、前記電極パッドの表面を露出させるとともに、前記識別マーク上の保護膜を除去する工程と、
前記第１レジストパターンを除去した後、前記ヒューズ上に開口部が形成されるとともに、前記識別マーク上に除去領域が設けられた第２レジストパターンを前記保護膜上に形成する工程と、
前記第２レジストパターンをマスクとして前記保護膜および前記層間絶縁膜をエッチングすることにより、前記ヒューズ上の保護膜を薄膜化するとともに、前記識別マーク上の層間絶縁膜を薄膜化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
半導体ウェハ表面に識別マークを形成する工程と、
層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、
前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドを形成する工程と、
前記電極パッドが形成された層間絶縁膜上に保護膜を形成する工程と、
前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、
前記識別マーク上の保護膜を除去するとともに、前記保護膜が除去された識別マーク上の層間絶縁膜を薄膜化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
半導体ウェハ表面に識別マークを形成する工程と、
層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、
前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドおよびヒューズを形成する工程と、
前記電極パッドおよびヒューズが形成された層間絶縁膜上に保護膜を形成する工程と、
前記ヒューズ上の保護膜を薄膜化する工程と、
前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、
前記識別マーク上の保護膜を除去するとともに、前記保護膜が除去された識別マーク上の層間絶縁膜を薄膜化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
半導体ウェハ表面に識別マークを形成する工程と、
層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、
前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドおよびヒューズを形成する工程と、
前記電極パッドおよびヒューズが形成された層間絶縁膜上に保護膜を形成する工程と、
前記ヒューズ上に開口部が形成された第１レジストパターンを前記保護膜上に形成する工程と、
前記第１レジストパターンをマスクとして前記保護膜をエッチングすることにより、前記ヒューズ上の保護膜を薄膜化する工程と、
前記第１レジストパターンを除去した後、前記電極パッド上に開口部が形成された第２レジストパターンを前記保護膜上に形成する工程と、
前記第２レジストパターンをマスクとして前記保護膜をエッチングすることにより、前記電極パッドの表面を露出させる工程と、
前記第２レジストパターンを除去した後、前記識別マーク上に除去領域が形成された第３レジストパターンを前記保護膜上に形成する工程と、
前記第３レジストパターンをマスクとして前記保護膜および前記層間絶縁膜をエッチングすることにより、前記識別マーク上の保護膜を除去するとともに、前記識別マーク上の層間絶縁膜を薄膜化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体ウェハ表面に識別マークを形成する工程と、
層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、
前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドおよびヒューズを形成する工程と、
前記電極パッドおよびヒューズが形成された層間絶縁膜上に保護膜を形成する工程と、
前記ヒューズ上に開口部が形成された第１レジストパターンを前記保護膜上に形成する工程と、
前記第１レジストパターンをマスクとして前記保護膜をエッチングすることにより、前記ヒューズ上の保護膜を薄膜化する工程と、
前記第１レジストパターンを除去した後、前記電極パッド上に開口部が形成されるとともに、前記識別マーク上に除去領域が形成された第２レジストパターンを前記保護膜上に形成する工程と、
前記第２レジストパターンをマスクとして前記保護膜をオーバーエッチングすることにより、前記電極パッドの表面を露出させるとともに、前記識別マーク上の保護膜を除去し、前記識別マーク上の層間絶縁膜を薄膜化する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、半導体ウェハ表面に印字された識別マークを読み取る方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置の製造方法では、例えば、特許文献１に開示されているように、生産管理または技術的な履歴管理などの必要性から、個々の半導体ウェハまたは製造ロットを識別するための識別マークを１枚１枚の半導体ウェハに印字することが行われている。
【０００３】
【特許文献１】
特開平５−１３６０１３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置の製造方法では、識別マークは、半導体ウェハ表面に直接印字される。このため、半導体装置の多層配線化が進み、半導体ウェハ上に積層される層間絶縁膜全体の膜厚の厚くなると、半導体ウェハ表面の識別マークの読み取りが困難になり、識別マークの画像認識ができなくなるという問題があった。
【０００５】
そこで、本発明の目的は、半導体ウェハ表面に印字された識別マークを読み取り易くすることが可能な半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハ表面に識別マークを形成する工程と、層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドを形成する工程と、前記電極パッドが形成された層間絶縁膜上に保護膜を形成する工程と、前記電極パッドの表面を露出させる開口部を前記保護膜に形成するとともに、前記識別マーク上の保護膜を除去する工程とを備えることを特徴とする。
【０００７】
これにより、電極パッドの表面を露出させる開口部を保護膜に形成する際に、識別マーク上の保護膜を除去することが可能となる。このため、保護膜を介することなく、半導体ウェハ表面に印字された識別マークを読み取ることが可能となり、製造工程の増加を抑制しつつ、半導体ウェハ表面に印字された識別マークを読み取り易くすることが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記保護膜が除去された識別マーク上の層間絶縁膜を薄膜化する工程をさらに備えることを特徴とする。
これにより、電極パッドの表面を露出させる開口部が保護膜に形成された後に、識別マーク上の層間絶縁膜を薄膜化することが可能となる。このため、識別マーク上の層間絶縁膜を薄膜化したために、大きな段差が発生した状態でフォトリソグラフィーを行う必要がなくなり、半導体ウェハ上に積層される層間絶縁膜全体の膜厚が厚くなった場合においても、半導体製造プロセスに悪影響を及ぼすことなく、半導体ウェハ表面に印字された識別マークを読み取り易くすることが可能となる。
【０００９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハ表面に識別マークを形成する工程と、層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドおよびヒューズを形成する工程と、前記電極パッドおよびヒューズが形成された層間絶縁膜上に保護膜を形成する工程と、前記電極パッドの表面を露出させる開口部を前記保護膜に形成するとともに、前記識別マーク上の保護膜を除去する工程と、前記ヒューズ上の保護膜を薄膜化するとともに、前記保護膜が除去された識別マーク上の層間絶縁膜を薄膜化する工程とを備えることを特徴とする。
【００１０】
これにより、ヒューズ上の保護膜を薄膜化する際に、識別マーク上の層間絶縁膜を薄膜化することが可能となる。このため、識別マーク上の層間絶縁膜を薄膜化するために、フォトリソグラフィー工程およびエッチング工程を別途追加する必要がなくなるとともに、識別マーク上の層間絶縁膜の薄膜化に起因して大きな段差が形成された後に、フォトリソグラフィーを行う必要がなくなり、製造工程の増加を抑制しつつ、半導体ウェハ表面に印字された識別マークを読み取り易くすることが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハ表面に識別マークを形成する工程と、層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドおよびヒューズを形成する工程と、前記電極パッドおよびヒューズが形成された層間絶縁膜上に保護膜を形成する工程と、前記電極パッド上に開口部が形成されるとともに、前記識別マーク上に除去領域が設けられた第１レジストパターンを前記保護膜上に形成する工程と、前記第１レジストパターンをマスクとして前記保護膜をエッチングすることにより、前記電極パッドの表面を露出させるとともに、前記識別マーク上の保護膜を除去する工程と、前記第１レジストパターンを除去した後、前記ヒューズ上に開口部が形成されるとともに、前記識別マーク上に除去領域が設けられた第２レジストパターンを前記保護膜上に形成する工程と、前記第２レジストパターンをマスクとして前記保護膜および前記層間絶縁膜をエッチングすることにより、前記ヒューズ上の保護膜を薄膜化するとともに、前記識別マーク上の層間絶縁膜を薄膜化する工程とを備えることを特徴とする。
【００１２】
これにより、同一のレジストパターンをマスクとしてエッチングを行うことにより、ヒューズ上の保護膜を薄膜化することが可能となるとともに、識別マーク上の層間絶縁膜を薄膜化することが可能となり、製造工程の増加を抑制しつつ、半導体ウェハ表面に印字された識別マークを読み取り易くすることが可能となる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハ表面に識別マークを形成する工程と、層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドを形成する工程と、前記電極パッドが形成された層間絶縁膜上に保護膜を形成する工程と、前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、前記識別マーク上の保護膜を除去するとともに、前記保護膜が除去された識別マーク上の層間絶縁膜を薄膜化する工程とを備えることを特徴とする。
【００１４】
これにより、同一のレジストパターンをマスクとしてエッチングを行うことにより、識別マーク上の保護膜を除去することが可能となるとともに、識別マーク上の層間絶縁膜を薄膜化することが可能となり、製造工程の増加を抑制しつつ、半導体ウェハ表面に印字された識別マークを読み取り易くすることが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハ表面に識別マークを形成する工程と、層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドおよびヒューズを形成する工程と、前記電極パッドおよびヒューズが形成された層間絶縁膜上に保護膜を形成する工程と、前記ヒューズ上の保護膜を薄膜化する工程と、前記電極パッドの表面を露出させる開口部を前記保護膜に形成する工程と、前記識別マーク上の保護膜を除去するとともに、前記保護膜が除去された識別マーク上の層間絶縁膜を薄膜化する工程とを備えることを特徴とする。
【００１６】
これにより、ヒューズ上の保護膜が薄膜化された後、同一のレジストパターンをマスクとしてエッチングを行うことにより、識別マーク上の保護膜を除去することが可能となるとともに、識別マーク上の層間絶縁膜を薄膜化することが可能となる。このため、製造工程の増加を抑制しつつ、半導体ウェハ表面に印字された識別マークを読み取り易くすることが可能となるとともに、識別マーク上の層間絶縁膜を薄膜化した場合においても、ヒューズ上の保護膜の薄膜化工程に悪影響が及ぶことを防止することができる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハ表面に識別マークを形成する工程と、層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドおよびヒューズを形成する工程と、前記電極パッドおよびヒューズが形成された層間絶縁膜上に保護膜を形成する工程と、前記ヒューズ上に開口部が形成された第１レジストパターンを前記保護膜上に形成する工程と、前記第１レジストパターンをマスクとして前記保護膜をエッチングすることにより、前記ヒューズ上の保護膜を薄膜化する工程と、前記第１レジストパターンを除去した後、前記電極パッド上に開口部が形成された第２レジストパターンを前記保護膜上に形成する工程と、前記第２レジストパターンをマスクとして前記保護膜をエッチングすることにより、前記電極パッドの表面を露出させる工程と、前記第２レジストパターンを除去した後、前記識別マーク上に除去領域が形成された第３レジストパターンを前記保護膜上に形成する工程と、前記第３レジストパターンをマスクとして前記保護膜および前記層間絶縁膜をエッチングすることにより、前記識別マーク上の保護膜を除去するとともに、前記識別マーク上の層間絶縁膜を薄膜化する工程とを備えることを特徴とする。
【００１８】
これにより、ヒューズ上の保護膜を薄膜化するとともに、電極パッドの表面を露出させた後に、識別マーク上の層間絶縁膜を薄膜化することが可能となる。このため、識別マーク上の層間絶縁膜を薄膜化したことによる大きな段差が発生する以前に、ヒューズ上の保護膜を薄膜化したり、電極パッドの表面を露出させたりすることが可能となり、半導体製造プロセスへの悪影響を抑制しつつ、半導体ウェハ表面に印字された識別マークを読み取り易くすることが可能となる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体ウェハ表面に識別マークを形成する工程と、層間絶縁膜を介して絶縁された配線層を前記識別マークが形成された半導体ウェハ上に形成する工程と、前記半導体ウェハ上に形成された層間絶縁膜上に電極パッドおよびヒューズを形成する工程と、前記電極パッドおよびヒューズが形成された層間絶縁膜上に保護膜を形成する工程と、前記ヒューズ上に開口部が形成された第１レジストパターンを前記保護膜上に形成する工程と、前記第１レジストパターンをマスクとして前記保護膜をエッチングすることにより、前記ヒューズ上の保護膜を薄膜化する工程と、前記第１レジストパターンを除去した後、前記電極パッド上に開口部が形成されるとともに、前記識別マーク上に除去領域が形成された第２レジストパターンを前記保護膜上に形成する工程と、前記第２レジストパターンをマスクとして前記保護膜をオーバーエッチングすることにより、前記電極パッドの表面を露出させるとともに、前記識別マーク上の保護膜を除去し、前記識別マーク上の層間絶縁膜を薄膜化する工程とを備えることを特徴とする。
【００２０】
これにより、電極パッドの表面を露出させるためのレジストパターンをマスクとしてエッチングを行うことにより、識別マーク上の保護膜を除去するとともに、識別マーク上の層間絶縁膜を薄膜化することが可能となり、製造工程の増加を抑制しつつ、半導体ウェハ表面に印字された識別マークを読み取り易くすることが可能となる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１〜図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す図である。なお、図１（ａ）は、認識マークＤが印字された半導体ウェハＷの概略構成を示す平面図、図１（ｂ）、図１（ｃ）、図２、図３（ａ）および図３（ｂ）は、図１（ａ）のＡ−Ａ´線で切断した半導体装置の製造方法を示す断面図、図３（ｃ）は、不良マークＭが付けられた半導体ウェハＷの概略構成を示す平面図である。
図１（ａ）および図１（ｂ）において、半導体ウェハＷ１には、半導体チップを切り出すための区画領域Ｋが設けられるとともに、区画領域Ｋ以外の領域には、個々の半導体ウェハＷまたは製造ロットを識別するための認識マークＤ１が設けられている。なお、認識マークＤ１は、レーザ加工などの方法で、半導体ウェハＷ１の表面を削り取ることにより形成することができる。
【００２２】
次に、半導体ウェハＷ１の表面に認識マークＤ１が形成されると、図１（ｃ）に示すように、半導体ウェハＷ１上にトランジスタなどの能動素子を形成する。そして、能動素子が形成された半導体ウェハＷ１上に層間絶縁膜Ｚ１〜Ｚ３と配線Ｈ１、Ｈ２とを交互に積層することにより、半導体ウェハＷ１上に多層配線層を形成する。そして、半導体ウェハＷ１上に多層配線層が形成されると、最上層の層間絶縁膜Ｚ３上にヒューズＦ１および電極パッドＰ１を含む配線層を形成する。そして、ヒューズＦ１および電極パッドＰ１を含む配線層を形成されると、ヒューズＦ１および電極パッドＰ１を含む配線層上に窒化珪素膜などの保護膜Ｖ１を形成する。
【００２３】
次に、図２（ａ）に示すように、保護膜Ｖ１上にフォトレジスト膜Ｒ１を塗布する。そして、フォトリソグラフィー技術を用いてフォトレジスト膜Ｒ１をパターニングすることにより、認識マークＤ１上に配置された除去領域Ａ１をフォトレジスト膜Ｒ１に形成するとともに、電極パッドＰ１上に配置された開口部Ａ２をフォトレジスト膜Ｒ１に形成する。
【００２４】
そして、除去領域Ａ１および開口部Ａ２が形成されたフォトレジスト膜Ｒ１をマスクとして、保護膜Ｖ１のエッチングＥ１を行うことにより、認識マークＤ１上の保護膜Ｖ１が除去された除去領域Ｂ１を形成するとともに、電極パッドＰ１の表面を露出させる開口部Ｂ２を保護膜Ｖ１に形成する。
次に、図２（ｂ）に示すように、保護膜Ｖ１上のフォトレジスト膜Ｒ１を除去し、保護膜Ｖ１上にフォトレジスト膜Ｒ２を塗布する。そして、フォトリソグラフィー技術を用いてフォトレジスト膜Ｒ２をパターニングすることにより、認識マークＤ１上に配置された除去領域Ａ４をフォトレジスト膜Ｒ２に形成するとともに、ヒューズＦ１上に配置された開口部Ａ３をフォトレジスト膜Ｒ２に形成する。
【００２５】
そして、除去領域Ａ４および開口部Ａ３が形成されたフォトレジスト膜Ｒ２をマスクとして、保護膜Ｖ１および層間絶縁膜Ｚ１〜Ｚ３のエッチングＥ２を行うことにより、認識マークＤ１上の層間絶縁膜Ｚ１〜Ｚ３が薄膜化された薄膜化領域Ｂ４を形成するとともに、ヒューズＦ１上の保護膜Ｖ１が薄膜化された薄膜化域Ｂ３を形成する。
【００２６】
これにより、ヒューズＦ１上の保護膜Ｖ１を薄膜化するためのエッチングＥ２により、識別マークＤ１上の層間絶縁膜Ｚ１〜Ｚ３を薄膜化することが可能となる。このため、識別マークＤ１上の層間絶縁膜Ｚ１〜Ｚ３を薄膜化するために、フォトリソグラフィー工程およびエッチング工程を別途追加する必要がなくなるとともに、除去領域Ｂ４に大きな段差が形成された後に、フォトレジスト膜Ｒ２のフォトリソグラフィーを行う必要がなくなり、製造工程の増加を抑制しつつ、半導体ウェハＷ１表面に印字された識別マークＤ１を読み取り易くすることが可能となる。
【００２７】
次に、図３（ａ）に示すように、保護膜Ｖ１上のフォトレジスト膜Ｒ２を除去する。そして、プローブＰＢを電極パッドＰ１に接触させ、区画領域Ｋで区画された半導体チップのプローブテストを行うことにより、区画領域Ｋで区画された各半導体チップの良否判定を行う。また、図３（ｂ）に示すように、必要に応じて、ヒューズＦ１が切断された切断部Ｂ５を形成することにより、半導体プロセスによる特性バラツキを調整する。さらに、半導体チップのプローブテストを行う場合、半導体ウェハＷ１に設けられた認識マークＤ１を読み取り、読み取った認識マークＤ１を記憶する。ここで、認識マークＤ１上の層間絶縁膜Ｚ１〜Ｚ３は薄膜化されているので、層間絶縁膜Ｚ１〜Ｚ３が厚く積層された場合においても、認識マークＤ１を精度よく読み取ることができ、生産管理を安定して行うことができる。
【００２８】
次に、図３（ｃ）に示すように、プローブテストが終了した半導体ウェハＷ１をチップ選別装置に搬送する。そして、プローブテストで読み取られた認識マークＤ１の読み取り結果を参照しつつ、プローブテストで行われた良否判定に基づいて、不良チップに不良マークＭを形成する。
図４および図５は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【００２９】
図４（ａ）において、レーザ加工などの方法で、半導体ウェハＷ２の表面を削り取ることにより、半導体ウェハＷ２の表面に認識マークＤ２を形成する。そして、半導体ウェハＷ２の表面に認識マークＤ２が形成されると、半導体ウェハＷ２上にトランジスタなどの能動素子を形成する。そして、能動素子が形成された半導体ウェハＷ２上に層間絶縁膜Ｚ１１〜Ｚ１３と配線Ｈ１１、Ｈ１２とを交互に積層することにより、多層配線層を形成する。そして、半導体ウェハＷ２上に多層配線層が形成されると、最上層の層間絶縁膜Ｚ１３上にヒューズＦ２および電極パッドＰ２を含む配線層を形成する。そして、ヒューズＦ２および電極パッドＰ２を含む配線層を形成されると、ヒューズＦ２および電極パッドＰ２を含む配線層上に窒化珪素膜などの保護膜Ｖ２を形成する。
【００３０】
次に、図４（ｂ）に示すように、保護膜Ｖ２上にフォトレジスト膜Ｒ１１を塗布する。そして、フォトリソグラフィー技術を用いてフォトレジスト膜Ｒ１１をパターニングすることにより、ヒューズＦ２上に配置された開口部Ａ１１をフォトレジスト膜Ｒ１１に形成する。
そして、開口部Ａ１１が形成されたフォトレジスト膜Ｒ１１をマスクとして、保護膜Ｖ２のエッチングＥ１１を行うことにより、ヒューズＦ２上の保護膜Ｖ２が薄膜化された薄膜化領域Ｂ１１を形成する。
【００３１】
次に、図５（ａ）に示すように、保護膜Ｖ２上のフォトレジスト膜Ｒ１１を除去し、保護膜Ｖ２上にフォトレジスト膜Ｒ１２を塗布する。そして、フォトリソグラフィー技術を用いてフォトレジスト膜Ｒ１２をパターニングすることにより、電極パッドＰ２上に配置された開口部Ａ１２をフォトレジスト膜Ｒ１２に形成する。
【００３２】
そして、開口部Ａ１２が形成されたフォトレジスト膜Ｒ１２をマスクとして、保護膜Ｖ２のエッチングＥ１２を行うことにより、電極パッドＰ２の表面を露出させる開口部Ｂ１２を保護膜Ｖ２に形成する。
次に、図５（ｂ）に示すように、保護膜Ｖ２上のフォトレジスト膜Ｒ１２を除去し、保護膜Ｖ２上にフォトレジスト膜Ｒ１３を塗布する。そして、フォトリソグラフィー技術を用いてフォトレジスト膜Ｒ１３をパターニングすることにより、認識マークＤ２上に配置された除去領域Ａ１３をフォトレジスト膜Ｒ１３に形成する。
【００３３】
そして、除去領域Ａ１３が形成されたフォトレジスト膜Ｒ１３をマスクとして、保護膜Ｖ２および層間絶縁膜Ｚ１１〜Ｚ１３のエッチングＥ１３を行うことにより、認識マークＤ２上の保護膜Ｖ２が除去された除去領域Ｂ１３を形成するとともに、認識マークＤ２上の層間絶縁膜Ｚ１１〜Ｚ１３が薄膜化された薄膜化領域Ｂ１４を形成する。
【００３４】
これにより、ヒューズＦ２上の保護膜Ｖ２を薄膜化するとともに、電極パッドＰ２の表面を露出させた後に、識別マークＤ２上の層間絶縁膜Ｚ１１〜Ｚ１３を薄膜化することが可能となる。このため、識別マークＤ２上の層間絶縁膜Ｚ１１〜Ｚ１３を薄膜化したことによる大きな段差が発生する以前に、ヒューズＦ２上の保護膜を薄膜化したり、電極パッドＰ２の表面を露出させたりすることが可能となり、半導体製造プロセスへの悪影響を抑制しつつ、半導体ウェハＷ２表面に印字された識別マークＤ２を読み取り易くすることが可能となる。
【００３５】
図６は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図６（ａ）において、レーザ加工などの方法で、半導体ウェハＷ３の表面を削り取ることにより、半導体ウェハＷ３の表面に認識マークＤ３を形成する。そして、半導体ウェハＷ３の表面に認識マークＤ３が形成されると、半導体ウェハＷ３上にトランジスタなどの能動素子を形成する。そして、能動素子が形成された半導体ウェハＷ３上に層間絶縁膜Ｚ２１〜Ｚ２３と配線Ｈ２１、Ｈ２２とを交互に積層することにより、半導体ウェハＷ３上に多層配線層を形成する。そして、半導体ウェハＷ３上に多層配線層が形成されると、最上層の層間絶縁膜Ｚ２３上にヒューズＦ３および電極パッドＰ３を含む配線層を形成する。そして、ヒューズＦ３および電極パッドＰ３を含む配線層を形成されると、ヒューズＦ３および電極パッドＰ３を含む配線層上に窒化珪素膜などの保護膜Ｖ３を形成する。
【００３６】
次に、図６（ｂ）に示すように、保護膜Ｖ３上にフォトレジスト膜Ｒ２１を塗布する。そして、フォトリソグラフィー技術を用いてフォトレジスト膜Ｒ２１をパターニングすることにより、ヒューズＦ３上に配置された開口部Ａ２１をフォトレジスト膜Ｒ２１に形成する。
そして、開口部Ａ２１が形成されたフォトレジスト膜Ｒ２１をマスクとして、保護膜Ｖ３のエッチングＥ２１を行うことにより、ヒューズＦ３上の保護膜Ｖ３が薄膜化された薄膜化領域Ｂ２１を形成する。
【００３７】
次に、図６（ｃ）に示すように、保護膜Ｖ３上のフォトレジスト膜Ｒ２１を除去し、保護膜Ｖ３上にフォトレジスト膜Ｒ２２を塗布する。そして、フォトリソグラフィー技術を用いてフォトレジスト膜Ｒ２２をパターニングすることにより、電極パッドＰ３上に配置された開口部Ａ２２をフォトレジスト膜Ｒ２２に形成するとともに、認識マークＤ３上に配置された除去領域Ａ２３をフォトレジスト膜Ｒ２２に形成する。
【００３８】
そして、開口部Ａ２２および除去領域Ａ２３が形成されたフォトレジスト膜Ｒ２２をマスクとして、保護膜Ｖ３および層間絶縁膜Ｚ２１〜Ｚ２３のエッチングＥ２２を行うことにより、電極パッドＰ３の表面を露出させる開口部Ｂ２２を保護膜Ｖ３に形成するとともに、認識マークＤ３上の保護膜Ｖ３が除去された除去領域Ｂ２３を形成し、さらに、認識マークＤ３上の層間絶縁膜Ｚ２１〜Ｚ２３が薄膜化された除去領域Ｂ２４を形成する。
【００３９】
これにより、電極パッドＰ３の表面を露出させるためのレジストパターンＲ２２をマスクとしてエッチングを行うことにより、識別マークＤ３上の保護膜Ｖ３を除去するとともに、識別マークＤ３上の層間絶縁膜Ｚ２１〜Ｚ２３を薄膜化することが可能となり、製造工程の増加を抑制しつつ、半導体ウェハＷ３表面に印字された識別マークＤ３を読み取り易くすることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第３実施形態に係る半導体装置の製造方法を示す図。
【符号の説明】
Ｗ１、Ｗ２、Ｗ３  半導体ウェハ、Ｋ  区画領域、Ｄ１、Ｄ２、Ｄ３  認識マーク、Ｚ１〜Ｚ３、Ｚ１１〜Ｚ１３、Ｚ２１〜Ｚ２３  層間絶縁膜、Ｈ１、Ｈ２、Ｈ１１、Ｈ１２、Ｈ２１、Ｈ２２  配線、Ｆ１、Ｆ２、Ｆ３  ヒューズ、Ｐ１、Ｐ２、Ｐ３  電極パッド、Ｖ１、Ｖ２、Ｖ３  保護膜、Ｅ１、Ｅ２、Ｅ１１、Ｅ１２、Ｅ２１、Ｅ２２  エッチング、Ｒ１、Ｒ２、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２  フォトレジスト膜、Ａ１、Ｂ１、Ａ４、Ｂ４、Ａ１３、Ｂ１３、Ｂ１４、Ａ２３、Ｂ２３、Ｂ２４  除去領域、Ａ２、Ｂ２、Ａ３、Ａ１１、Ａ１２、Ｂ１２、Ａ２１、Ａ２２、Ｂ２２  開口部、Ｂ３、Ｂ１１、Ｂ２１  薄膜化領域、ＰＢ  プローブ、Ｂ５  切断部、Ｍ  不良マーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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