【手続補正書】
【提出日】平成26年2月21日(2014.2.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
静電放電（ＥＳＤ）保護回路であって、
第１の導電型の第１の低ドープウェルと、
第２の導電型の第２の低ドープウェルと、
前記第１の低ドープウェル内に形成された前記第１の導電型の第１の高ドープ領域と、
前記第１の低ドープウェル内に形成された前記第２の導電型の第２の高ドープ領域と、
前記第２の低ドープウェル内に形成された前記第１の導電型の第３の高ドープ領域であって、前記第２の高ドープ領域が前記ＥＳＤ保護回路のカソード及びアノードの一方として機能し、前記第３の高ドープ領域が前記アノード及び前記カソードの他方として機能する、第３の高ドープ領域と、
前記第２の低ドープウェル内に形成された前記第２の導電型の第４の高ドープ領域と、
前記第２の高ドープ領域と前記第２の低ドープウェルとの間にある前記第１の低ドープウェル内に形成された前記第１の導電型の第５の高ドープ領域と、
前記第２の高ドープ領域と前記第２の低ドープウェルとの間にある前記第１の低ドープウェル内に形成された前記第２の導電型の第６の高ドープ領域と、
ＥＳＤ事象中、前記ＥＳＤ保護回路をオンにするトリガ回路とを備え、
前記トリガ回路が、前記第１の高ドープ領域、前記第２の高ドープ領域、前記第３の高ドープ領域、前記第４の高ドープ領域、前記第５の高ドープ領域及び前記第６の高ドープ領域の任意の２つの間に電気的に結合され、
第１のトランジスタが、前記第３の高ドープ領域を含むエミッタ、前記第２の低ドープウェルを含むベース、及び前記第１の低ドープウェルを含むコレクタにより形成され、
第２のトランジスタが、前記第２の高ドープ領域を含むエミッタ、前記第１の低ドープウェルを含むベース、及び前記第２の低ドープウェルを含むコレクタにより形成され、
第３のトランジスタが、前記第２の高ドープ領域を含むエミッタ、前記第１の低ドープウェルを含むベース、及び前記第６の高ドープ領域を含むコレクタにより形成される、ＥＳＤ保護回路。
【請求項２】
前記第１の高ドープ領域と前記第２の高ドープ領域との間に電気的に結合された第１の外部レジスタと、
前記第３の高ドープ領域と前記第４の高ドープ領域との間に電気的に結合された第２の外部レジスタとをさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記第５の高ドープ領域が、前記第６の高ドープ領域に電気的に直接接続され、前記第５の高ドープ領域及び前記第６の高ドープ領域に他の高ドープ領域は電気的に直接接続されない、請求項１に記載のＥＳＤ保護回路。
【請求項４】
前記トリガ回路が、
前記第４の高ドープ領域と前記第２の高ドープ領域との間に電気的に結合された第１のトリガ回路、
前記第３の高ドープ領域と前記第１の高ドープ領域との間に電気的に結合された第２のトリガ回路、
前記第５の高ドープ領域が前記第６の高ドープ領域に電気的に接続され、前記第３のトリガ回路が、第３の高ドープ領域と前記第５の高ドープ領域との間に電気的に結合される、第３のトリガ回路、
前記第４の高ドープ領域と前記第１の高ドープ領域との間に電気的に結合された第４のトリガ回路、および
前記第５の高ドープ領域が前記第６の高ドープ領域に電気的に接続され、第５のトリガ回路が、前記第４の高ドープ領域と前記第５の高ドープ領域との間に電気的に結合される、第５のトリガ回路のうちの少なくとも１つを備え、
前記第１、第２、第３、第４および第５のトリガ回路の任意のものが、ＥＳＤ事象中に、前記ＥＳＤ保護回路をオンにするように構成される、請求項１に記載のＥＳＤ保護回路。
【請求項５】
前記第６の高ドープ領域が、前記第２の高ドープ領域と前記第５の高ドープ領域との間に形成される、請求項１に記載のＥＳＤ保護回路。
【請求項６】
前記第５の高ドープ領域と前記第２の低ドープウェルとの間に高ドープ領域が形成されず、
前記第５の高ドープ領域と前記第６の高ドープ領域との間に高ドープ領域が形成されず、
前記第６の高ドープ領域と前記第２の高ドープ領域との間に高ドープ領域が形成されない、請求項１に記載のＥＳＤ保護回路。
【請求項７】
前記第５の高ドープ領域が、接続要素によって前記第６の高ドープ領域に電気的に結合され、
前記接続要素が、金属接続、金属コンタクト、バイア、金属線、レジスタ、キャパシタ、ダイオード、金属酸化膜半導体（ＭＯＳ）デバイス、バイポーラトランジスタおよび制御回路の少なくとも１つを含む、請求項１に記載のＥＳＤ保護回路。
【請求項８】
前記接続要素が、半導体デバイスの通常動作中に前記第５の高ドープ領域を前記第６の高ドープ領域から切り離すように構成され、前記接続要素が、ＥＳＤ事象の第１の期間中に前記第５の高ドープ領域と前記第６の高ドープ領域とを短絡するように構成される、請求項７に記載のＥＳＤ保護回路。
【請求項９】
前記接続要素が、前記ＥＳＤ事象の前記第１の期間の後に前記第５の高ドープ領域を前記第６の高ドープ領域から切り離すように構成される、請求項８に記載のＥＳＤ保護回路。
【請求項１０】
前記第６の高ドープ領域と前記第２の高ドープ領域との間に形成された前記第１の導電型の第７の高ドープ領域と、
前記第２の高ドープ領域と前記第３の高ドープ領域との間の前記第１の低ドープウェル内に形成された前記第２の導電型の第８の領域とをさらに備え、
前記第８の領域が、前記第６の高ドープ領域および前記第７の高ドープ領域を少なくとも部分的に取り囲む、請求項１に記載のＥＳＤ保護回路。
【請求項１１】
前記第６の高ドープ領域を少なくとも部分的に取り囲む前記第２の導電型の第７の領域をさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項１２】
前記第７の領域のドーパントレベルが、前記第２の低ドープウェルのドーパントレベルより高く、前記第７の領域のドーパントレベルが、前記第６の高ドープ領域のドーパントレベルより低い、請求項１１に記載のＥＳＤ保護回路。
【請求項１３】
前記第５の高ドープ領域を少なくとも部分的に取り囲む前記第１の導電型の第７の領域をさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項１４】
前記第７の領域のドーパントレベルが、前記第１の低ドープウェルのドーパントレベルより高く、前記第７の領域のドーパントレベルが、前記第５の高ドープ領域のドーパントレベルより低い、請求項１３に記載のＥＳＤ保護回路。
【請求項１５】
前記第１の低ドープウェルおよび前記第２の低ドープウェルを取り囲む前記第２の導電型の第３の低ドープウェルをさらに備える、請求項１に記載のＥＳＤ保護回路。
【請求項１６】
前記第２の導電型の第３の低ドープウェルと、
前記第１の低ドープウェルの下方に位置し、前記第２の低ドープウェルおよび前記第３の低ドープウェルの下方に少なくとも部分的に位置する前記第２の導電型の第４の低ドープウェルとをさらに備え、
前記第２の低ドープウェル、前記第３の低ドープウェルおよび前記第４の低ドープウェルの組み合わせが、前記第１の低ドープウェルを少なくとも部分的に取り囲む、請求項１に記載のＥＳＤ保護回路。
【請求項１７】
前記第２の導電型の第３の低ドープウェルと、
前記第１の低ドープウェル、前記第２の低ドープウェルおよび前記第３の低ドープウェルの下方に位置する前記第２の導電型の第４の低ドープウェルと、
前記第４の低ドープウェルと前記第２の低ドープウェルとの間に位置付けられた前記第１の導電型の第５の低ドープウェルとをさらに備え、
前記第３の低ドープウェルおよび前記第４の低ドープウェルの組み合わせが、前記第１の低ドープウェル、前記第２の低ドープウェルおよび前記第５の低ドープウェルを少なくとも部分的に取り囲む、請求項１に記載のＥＳＤ保護回路。
【請求項１８】
前記第１の導電型がｐ型であり、前記第２の導電型がｎ型である、請求項１に記載のＥＳＤ保護回路。
【請求項１９】
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型である、請求項１に記載のＥＳＤ保護回路。
【請求項２０】
前記第１の低ドープウェルと前記第２の低ドープウェルとの間の接合に形成された前記第２の導電型の第７の領域をさらに備え、前記第７の領域が、前記第１の低ドープウェルおよび前記第２の低ドープウェル内に少なくとも部分的に拡張し、前記トリガ回路が前記第７の領域を含む、請求項１に記載のＥＳＤ保護回路。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正の内容】
【図２１】
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