【手続補正書】
【提出日】平成24年4月27日(2012.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一導電型の半導体材料の基板層を含み、
前記基板層上の前記第一導電型の半導体材料の第一層を含み、
前記第一層上の前記第一導電型の半導体材料の上昇領域を含み、該上昇領域は、上部表面と第一及び第二テーパー状側壁とを含み、
前記上昇領域の前記第一及び第二側壁と前記上昇領域に隣接した前記第一層の前記上部表面上の前記第一導電型と異なる第二導電型半導体材料を含み、そして
前記上昇領域の前記上部表面上の前記第一導電型の半導体材料の第三層を含み、
前記上昇領域が、前記第三層に隣接した、第一平均ドーパント濃度をもつ第一の部分と、前記第一の部分と前記第一層との間で、第二平均ドーパント濃度をもつ第二の部分とを含み、前記第一平均ドーパント濃度が前記第二平均ドーパント濃度より低く、前記第二平均ドーパント濃度が前記第一層の平均ドーパント濃度より高い
ことを特徴とする半導体素子。
【請求項２】
前記上昇領域が、前記上昇領域の前記第一の部分と第二の部分との間で第三平均ドーパント濃度をもつ第三の部分をさらに備え、前記第三平均ドーパント濃度が前記第一層平均ドーパント濃度より高く、前記第三ドーパント濃度が前記第二平均ドーパント濃度より低いことを特徴とする請求項１記載の素子。
【請求項３】
前記上昇領域の前記第三の部分が、前記上昇領域の前記上部表面に対して垂直方向に０．２５μｍから０．７５μｍの厚さを有することを特徴とする請求項２記載の素子。
【請求項４】
前記上昇領域の前記第三の部分の前記ドーパント濃度が前記上昇領域の前記上部表面に対して垂直方向に不均一であり、前記上昇領域の前記第二の部分に隣接する前記上昇領域の前記第三の部分の前記ドーパント濃度が、前記第一層に隣接する前記上昇領域の前記第三の部分における前記ドーパント濃度より高いことを特徴とする請求項２記載の素子。
【請求項５】
前記第三平均ドーパント濃度が１ｘ１０１６ｃｍ−３から１ｘ１０１７ｃｍ−３であることを特徴とする請求項２記載の素子。
【請求項６】
前記第一導電型の前記半導体材料がｎ型の半導体材料であり、前記第二型の前記半導体材料がｐ型の半導体材料であることを特徴とする請求項１記載の素子。
【請求項７】
前記半導体材料が広いバンドギャップ半導体材料であることを特徴とする請求項１記載の素子。
【請求項８】
前記半導体材料がＳｉＣであることを特徴とする請求項１記載の素子。
【請求項９】
前記上昇領域の前記第一の部分の前記平均幅が、前記上昇領域の前記上部表面に平行な方向に０．３μｍ乃至１．７μｍであることを特徴とする請求項１記載の素子。
【請求項１０】
前記上昇領域の前記第一の部分が、前記上昇領域の前記上部表面に対して垂直方向に０．２５μｍから１μｍの厚さを有することを特徴とする請求項１記載の素子。
【請求項１１】
前記第一平均ドーパント濃度が１ｘ１０１６ｃｍ−３から１ｘ１０１７ｃｍ−３であることを特徴とする請求項１記載の素子。
【請求項１２】
前記第二平均ドーパント濃度が３ｘ１０１６ｃｍ−３から３ｘ１０１７ｃｍ−３であることを特徴とする請求項１記載の素子。
【請求項１３】
前記上昇領域の前記第二の部分が、前記上昇領域の前記上部表面に対して垂直方向に０．５μｍから３μｍの厚さを有することを特徴とする請求項１記載の素子。
【請求項１４】
前記上昇領域の前記第一の部分における前記ドーパント濃度が一様であり、前記上昇領域の前記第二の部分における前記ドーパント濃度が前記上昇領域の前記上部表面に対して垂直方向に階段状の関係で、または、線形関係で変化することを特徴とする請求項１記載の素子。
【請求項１５】
前記上昇領域の前記第一と前記第二の部分における前記ドーパント濃度が、前記上昇領域の前記上部表面に対して垂直方向に線形関係で変化することを特徴とする請求項１記載の素子。
【請求項１６】
前記素子が接合型電界効果トランジスタ（ＪＦＥＴ）、スタティック誘導トランジスタ（ＳＩＴ）、接合型電界効果サイリスタ、又はＪＦＥＴ電流リミッタであることを特徴とする請求項１記載の素子。
【請求項１７】
前記素子が２．４ＭＶ／ｃｍ以下の印加電場での挙動を通じてパンチスルーを示すことを特徴とする請求項１記載の素子。
【請求項１８】
前記上昇領域の前記第一側壁上及び前記第一側壁に隣接する前記第一層の前記上部表面上の前記第二導電型の前記半導体材料上の第一ゲートコンタクトと、
前記上昇領域の前記第二側壁上及び前記第二側壁に隣接する前記第一層の前記上部表面上の前記第二導電型の前記半導体材料上の第二ゲートコンタクトと、
前記第三層上のソースコンタクトと、
前記第一層に対向する前記基板層上のドレインコンタクトと
をさらに備えてなることを特徴とする請求項１記載の素子。
【請求項１９】
請求項１８の前記半導体素子を備えることを特徴とする回路。
【請求項２０】
前記第一及び第二ゲートコンタクトが電気的に結合されるか、または、電気的に結合されず、および／または、
前記回路が集積回路であることを特徴とする請求項１９記載の回路。
【請求項２１】
請求項１８に記載のとおりの第一及び第二の半導体素子を備え、前記第一素子のソースコンタクトが第二素子のゲートコンタクトと電気的に結合されてなることを特徴とする回路。
【請求項２２】
半導体素子を製造する製法であって、
前記製法は、
第一導電型の半導体材料の第三層を介して選択的にエッチングする工程を含み、前記第三層は前記第一導電型の半導体材料の第二層上にあり、前記第二層は前記第一導電型の半導体材料の第一層上にあり、前記第一層は前記第一導電型の半導体材料の基板層上にあり、前記第三層を介して選択的にエッチングする工程は、下の前記第二層内に選択的にエッチングする工程を含み、これにより前記第一導電型半導体材料の上昇領域が形成され、前記上昇領域は前記第三層の半導体材料を含む上部表面と、前記第二層の半導体材料を含むテーパー状の側壁とを有し、
前記製法は、さらに、
前記上昇領域の前記側壁上、及び前記上昇領域に隣接する前記第一層の前記上部表面上に前記第二層の半導体材料内にドーパントを選択的に打ち込む工程を含み、これにより、前記上昇領域の前記側壁上及び前記上昇領域に隣接する前記第一層の前記上部表面上の前記第一導電型とは異なる第二導電型の半導体材料の領域を形成し、
前記第二層は、前記第三層に隣接する、第一平均ドーパント濃度をもつ第一の部分と、前記第一の部分と前記第一層との間の、第二平均ドーパント濃度をもつ第二の部分とを含み、前記第一平均ドーパント濃度が前記第二平均ドーパント濃度より低く、前記第二平均ドーパント濃度が前記第一層の前記平均ドーパント濃度よりも高い
ことを特徴とする製法。
【請求項２３】
前記ドーパントが、前記上昇領域の前記上部表面に対して垂直方向から２度以内の方向に打ち込まれてなることを特徴とする請求項２２記載の製法。
【請求項２４】
前記上昇領域が、前記第二層の前記第一層と前記第二の部分との間で第三平均ドーパント濃度をもつ第三の部分をさらに備え、前記第三平均ドーパント濃度が前記第一層平均ドーパント濃度より高く、前記第三ドーパント濃度が前記第二平均ドーパント濃度より低いことを特徴とする請求項２２記載の製法。
【請求項２５】
前記第二層を形成するために、前記第一層上に前記第一導電型の半導体材料をエピタキシャル成長させる工程と、
前記第三層を形成するために、前記第二層上に前記第一導電型の半導体材料をエピタキシャル成長させる工程とをさらに含み、
前記第一層上の前記第一導電型の半導体材料をエピタキシャル成長させる工程が、前記表面を前記第一導電型の前記半導体材料を形成するために反応する複数のガスと接触させる工程を含み、前記複数のガスの中の一又は二以上の前記濃度がエピタキシャル成長中に変化して、前記第二層における前記ドーパント濃度が不均一であることを特徴とする請求項２２記載の製法。