(57)【要約】【課題】データバスおよびデータ処理部を二重系としたデータ処理システムで割り込み処理が発生したときに、当該割り込み処理によって処理開始前にラッチで保持されていたデータが消失するのを防止する。【解決手段】データ処理システム１０では、データ処理部１２ａ，１２ｂは、二つのデータバス１４ａ，１４ｂから一対の対照データ（データＡおよびデータＢ）を並行して取得してこれをメモリ１６ａ，１６ｂに順次格納することができるので、従来システムのようにデータ処理部１２ａ，１２ｂの手前にデータを一時的に保持するラッチを設ける必要がなくなる。すなわち、本発明にかかるデータ処理システム１０によれば、従来システムのように割り込み処理開始前にラッチで保持されていたデータが割り込み処理のデータによって上書きされるという問題を解消することができる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
並列な二つのデータバスと、
それぞれ前記二つのデータバスの双方に接続され、それらデータバスから該二つのデータバスの間で対をなす対照データを並行して取得可能な二つのデータ処理部と、
データ処理部で取得された対照データを記憶する記憶部と、
を備えたデータ処理システムであって、
前記二つのデータ処理部は、それぞれ、対応する記憶部に格納された対をなす対照データについてその照合を行い、かつその照合により一致の確認された対照データに基づいて所定のデータ処理を行い、
前記二つのデータ処理部の双方で対照データの一致が確認されたときにのみ対照データを有効とし、該二つのデータ処理部のうち少なくともいずれか一方で対照データの一致が確認されなかったときには対照データを無効とすることを特徴とするデータ処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データバスおよびデータ処理部を二重系としたデータ処理システムに関する。
【０００２】
【従来の技術】
鉄道信号保安装置等、高い信頼性の要求されるデータ処理システムでは、データバスおよびデータ処理部を二重系として構築する場合が多い。
【０００３】
ここで、二重系として構築された従来のデータ処理システムについて、図２〜図４を参照して説明する。図２は、従来のデータ処理システム４０の回路構成を示す図、図３および図４は、データ処理システム４０におけるデータ伝送の各段階について示す図である。
【０００４】
図２に示すように、データ処理システム４０では、データ処理部としてのＣＰＵ４２ａ，４２ｂが二個設けられ、また、これらＣＰＵ４２ａ，４２ｂに対するデータの入出力線として、二つの並列なデータバス４４ａ，４４ｂが設けられている。ＣＰＵ４２ａ，４２ｂは、それぞれ、切替スイッチ４６ａ，４６ｂを介して、データバス４４ａまたは４４ｂのいずれか一方に選択的に接続される。具体的には、切替スイッチ４６ａの可動接点がＣＰＵ４２ａに接続され、二つの固定接点のうちの一方がブランチデータバス４４ａａを介してデータバス４４ａに、また他方がブランチデータバス４４ａｂを介してデータバス４４ｂに接続されている。同様に、切替スイッチ４６ｂの可動接点がＣＰＵ４２ｂに接続され、二つの固定接点のうちの一方がブランチデータバス４４ｂａを介してデータバス４４ａに、また他方がブランチデータバス４４ｂｂを介してデータバス４４ｂに接続されている。ＣＰＵ４２ａ，４２ｂは、取得したデータを対応して設けられるメモリ５６ａ，５６ｂに格納する。
【０００５】
なお、各データバス４４ａ，４４ｂには、データを一時的に保持するラッチ４８ａ，４８ｂが設けられ、またブランチデータバス４４ａａ，４４ａｂ，４４ｂａ，４４ｂｂには、それぞれ、バッファ５０ａａ，５０ａｂ，５０ｂａ，５０ｂｂが設けられている。これら四つのバッファ５０ａａ，５０ａｂ，５０ｂａ，５０ｂｂのうち、データバス４４ｂに接続されるバッファ５０ａｂ，５０ｂｂのみに、インバータが設けられている。また、ＣＰＵ４２ａおよび４２ｂのデータ入出力ポート近傍にはバス照合回路５２が接続されている。このバス照合回路５２は、ＣＰＵ４２ａおよび４２ｂに対する入出力信号の一致／不一致を確認する。
【０００６】
ここで、Ｉ／Ｏ装置５４ａ，５４ｂから、ＣＰＵ４２ａ，４２ｂに、データバス４４ａ，４４ｂの間で対をなす対照データ（データＡ，データＢ）が入力される場合のデータの流れについて、図３および図４を参照して説明する。
【０００７】
まず、図３に示すように、切替スイッチ４６ａ，４６ｂの双方がデータバス４４ａ側に接続され、対をなす対照データ（データＡ，データＢ）のうちのデータＡのみがＣＰＵ４２ａおよび４２ｂに入力される。このとき、バス照合回路５２において、ＣＰＵ４２ａおよび４２ｂに入力されたデータの一致／不一致が確認される。ＣＰＵ４２ａ，４２ｂに入力されたデータＡは、ＣＰＵ４２ａ，４２ｂに対応するメモリ５６ａ，５６ｂに、それぞれ記憶される。一方、データＢはデータＡのメモリ５６ａ，５６ｂへの格納処理が終了するまでラッチ４８ｂに保持される。
【０００８】
次いで、図４に示すように、切替スイッチ４６ａ，４６ｂの双方がデータバス４４ｂ側に接続され、ラッチ４８ｂに保持されていたデータＢがＣＰＵ４２ａおよび４２ｂに入力される。この場合も、バス照合回路５２において、ＣＰＵ４２ａおよび４２ｂに入力されたデータの一致／不一致が確認される。ＣＰＵ４２ａ，４２ｂに入力されたデータＢは、ＣＰＵ４２ａ，４２ｂに対応するメモリ５６ａ，５６ｂに、それぞれ記憶される。そして、ＣＰＵ４２ａ，４２ｂは、それぞれ、対応するメモリ５６ａ，５６ｂに記憶された対をなす対照データ（データＡおよびデータＢ）を比較し、それら（すなわちデータＡおよびデータＢ）の一致／不一致を判別する。そして、双方のＣＰＵ４２ａ，４２ｂにおいてデータＡおよびデータＢが一致したときにのみ、各ＣＰＵ４２ａ，４２ｂでデータＡ（＝データＢ）に基づく所定の処理が行われる。一方、ＣＰＵ４２ａ，４２ｂのうち少なくともいずれか一方でデータＡとデータＢとが一致しなかったときには、ＣＰＵ４２ａ，４２ｂはデータＡ（またはデータＢ）に基づく所定の処理を行わず、取得したデータに異常があったことを示すデータ伝送や信号出力（例えば表示出力あるいは音声出力等）等を行う。このように対をなす対照データ（データＡ，データＢ）の照合が二つのＣＰＵ４２ａ，４２ｂでそれぞれ行われることにより、データ伝送およびデータ処理の信頼性の向上が図られている。
【０００９】
【発明が解決しようとする課題】
ところが、上述したデータ処理システム４０では、ＣＰＵ４２ａ，４２ｂに対する割り込み処理が発生したときに、問題が生じる。これについて図５を参照して説明する。
【００１０】
いま、データＡのメモリ５６ａ，５６ｂへの格納処理が終了し、データＢがラッチ４８ｂに保持されている状況で、割り込み処理要求（割り込み要求に伴って入力される対をなす割り込み対照データを割り込みＡｉおよび割り込みＢｉ（ｉ＝１，２，・・・，ｎ）とする）が発生した場合について考える。メモリ５６ａ，５６ｂには、割り込み処理が開始される前の時点では、それぞれデータＡのみが格納されている。
【００１１】
データ処理システム４０では、割り込み処理が優先的に行われる。このため、Ｉ／Ｏ装置５４ａ，５４ｂより対をなす割り込みＡ１および割り込みＢ１が入力されると、図３および図４を参照して説明したのと同様に、まず、切替スイッチ４６ａ，４６ｂがデータバス４４ａ側に接続され、割り込みＡ１はＣＰＵ４２ａ，４２ｂに入力される。また、割り込みＢ１はラッチ４８ｂに入力される。このとき、ラッチ４８ｂでは、既に保持されていたデータＢに替えて（上書きされて）割り込みＢ１が保持されることになり、データＢが消失してしまう。次いで、図３および図４を参照して説明したのと同様に、切替スイッチ４６ａ，４６ｂがデータバス４４ｂ側に接続され、ラッチ４８ｂに保持された割り込みＢ１がＣＰＵ４２ａ，４２ｂに入力される。以降、同様の手順により、合計ｎ対の割り込みデータ（割り込みＡｉおよび割り込みＢｉ）の取得および格納処理が完了すると、ＣＰＵ４２ａ，４２ｂは、割り込み処理開始前のデータＢをラッチ４８ｂから取得しようとする。しかしながら、上述したように、データＢは既に消失してしまっており、データＢを取得することができない。上述したように、ＣＰＵ４２ａ，４２ｂは、対をなす対照データを照合した結果、それらが一致しないと、そのデータに基づく処理を実行することができない。したがって、この場合、ＣＰＵ４２ａ，４２ｂはその対照データに基づく処理を実行することができない。このように、従来のデータ処理システムでは、割り込み処理において割り込み処理開始前のデータが消失してしまい、当該割り込み処理開始前のデータに基づくデータ処理が行えなくなってしまう場合があった。
【００１２】
【課題を解決するための手段】
本発明にかかるデータ処理システムは、並列な二つのデータバスと、それぞれ上記二つのデータバスの双方に接続され、それらデータバスから該二つのデータバスの間で対をなす対照データを並行して取得可能な二つのデータ処理部と、データ処理部で取得された対照データを記憶する記憶部と、を備えたデータ処理システムであって、上記二つのデータ処理部は、それぞれ、対応する記憶部に格納された対をなす対照データについてその照合を行い、かつその照合により一致の確認された対照データに基づいて所定のデータ処理を行い、上記二つのデータ処理部の双方で対照データの一致が確認されたときにのみそれら双方において取得されたデータを有効とし、該二つのデータ処理部のうち少なくともいずれか一方で対照データの一致が確認されなかったときにはそれら双方において取得されたデータを無効とする。
【００１３】
このデータ処理システムでは、データ処理部は、二つのデータバスから対をなす対照データを並行して取得してこれを記憶部に順次格納することができるので、上記従来システムのようにラッチを設ける必要がなくなる。すなわち、このデータ処理システムによれば、割り込み処理開始前にラッチで保持されていたデータが割り込み処理のデータによって上書きされるという問題を解消することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態にかかるデータ処理システムについて図面を参照して説明する。図１は、本実施形態にかかるデータ処理システム１０の回路構成図である。
【００１５】
図１に示すように、データ処理システム１０では、データ処理部としてのＣＰＵ１２ａ，１２ｂが二個設けられ、また、これらＣＰＵ１２ａ，１２ｂに対するデータの入出力線として、二つの並列なデータバス１４ａ，１４ｂが設けられている。ＣＰＵ１２ａ，１２ｂは、それぞれ、データバス１４ａまたは１４ｂの双方に接続される。具体的には、ＣＰＵ１２ａの二つの入出力ポートのうち一方がブランチデータバス１４ａａを介してデータバス１４ａに、また他方がブランチデータバス１４ａｂを介してデータバス１４ｂに接続されている。同様に、ＣＰＵ１２ｂの二つの入出力ポートのうち一方がブランチデータバス１４ｂａを介してデータバス１４ａに、また他方がブランチデータバス１４ｂｂを介してデータバス１４ｂに接続されている。ＣＰＵ１２ａ，１２ｂは、それぞれ、二つの入出力ポートから並行してデータの入出力を行うことができる。そしてＣＰＵ１２ａ，１２ｂは、各データバス１４ａ，１４ｂから取得したデータ（対をなす対照データ）を、それぞれ、記憶部としてのメモリ１６ａ，１６ｂに記憶し、記憶した対照データの照合を行う。なお、ブランチデータバス１４ａａ，１４ａｂ，１４ｂａ，１４ｂｂには、それぞれ、バッファ１８ａａ，１８ａｂ，１８ｂａ，１８ｂｂが設けられている。また、ＣＰＵ１２ａおよび１２ｂのデータ入出力ポート近傍にはバス照合回路２０が接続されている。このバス照合回路２０は、ＣＰＵ１２ａおよび１２ｂに対して同じデータバス１４ａまたは１４ｂから入力されるデータ（データＡ同士またはデータＢ同士）の一致／不一致を確認する。
【００１６】
次にこのデータ処理システム１０の動作について説明する。上述したように、各ＣＰＵ１２ａ，１２ｂは、データバス１４ａおよび１４ｂに接続される入出力ポートを別個に備えており、二つのデータバス１４ａ，１４ｂから並行してデータを取得することができる。このため各ＣＰＵ１２ａ，１２ｂは、対をなす対照データ（データＡおよびデータＢ）が、同時に到来しても、あるいは到来時間がずれていたとしても、ＣＰＵ１２ａ，１２ｂへの入力前に一時的に保持したり等することなく、それら対照データを到来した順に取り込むことができる。このため、従来システムのように（ラッチで）取り込み待機中のデータが上書きされ消失するのを防止することができる。
【００１７】
ＣＰＵ１２ａ，１２ｂは、それぞれ、取得した対照データを、対応するメモリ１６ａ，１６ｂの所定の記憶領域に格納する。この記憶領域は、データバス１４ａ，１４ｂの各々に対応して設定される。具体的には、例えば、データバス１４ａからのデータ（データＡ等）を上位ビット（例えば１６ビット）、またデータバス１４ｂからのデータ（データＢ等）を下位ビット（例えば１６ビット）として結合したデータとして記憶してもよい。
【００１８】
ＣＰＵ１２ａ，１２ｂは、それぞれ、対応するメモリ１６ａ，１６ｂに記憶された対照データ（すなわちそれぞれ取得して記憶したデータＡおよびデータＢ）についてそれらの一致／不一致を確認する（照合する）。
【００１９】
そして、双方のＣＰＵ１２ａ，１２ｂにおいて対照データが一致している（例えばデータＡとデータＢとが一致している）ことが確認されたときは、それら双方において対照データは有効とされ、ＣＰＵ１２ａ，１２ｂにおいて、それぞれ、対照データ（データＡあるいはデータＢ）に対する所定のデータ処理が行われる。なお、ＣＰＵ１２ａおよび１２ｂは、全く同じデータ処理を行う。
【００２０】
一方、ＣＰＵ１２ａ，１２ｂのうちいずれか一方で対照データが不一致である（すなわちデータＡとデータＢとが不一致である）ことが確認されたときは、それら双方において対照データは無効とされ、ＣＰＵ１２ａ，１２ｂにおいて、それぞれ、取得した対照データに異常があったことを示すデータの伝送や信号出力（例えば表示出力あるいは音声出力等）等を行う。
【００２１】
【発明の効果】
以上、説明したように、本発明にかかるデータ処理システムによれば、データ処理部は、二つのデータバスから一対の対照データを並行して取得することができるので、従来システムのようにラッチを設ける必要がなくなる。すなわち、このデータ処理システムによれば、従来システムで生じていた問題、すなわちラッチで保持されていた割り込み処理前のデータが割り込み処理のデータによって上書きされるという問題を解消することができる。
【図面の簡単な説明】
【図１】本発明の実施形態にかかるデータ処理システムの回路構成および対照データの流れを示す説明図である。
【図２】従来のデータ処理システムの回路構成を示す図である。
【図３】従来のデータ処理システムにおいて一方のデータバスからデータ処理部にデータが入力される場合のデータの流れを示す説明図である。
【図４】従来のデータ処理システムにおいて他方のデータバスからデータ処理部にデータが入力される場合のデータの流れを示す説明図である。
【図５】従来のデータ処理システムにおいて割り込み処理が発生したときの割り込みデータの流れ、および当該割り込み処理によるラッチ保持データの消失を示す説明図である。
【符号の説明】
１０　データ処理システム、１２ａ，１２ｂ　データ処理部、１４ａ，１４ｂデータバス、１４ａａ，１４ａｂ，１４ｂａ，１４ｂｂ　ブランチデータバス、１６ａ，１６ｂ　メモリ、１８ａａ，１８ａｂ，１８ｂａ，１８ｂｂ　バッファ、２０　バス照合回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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