【事件の表示】
　平成　３年特許願第　２１８０７号「ワンチップ・マイクロプロセッサ及びそのバスシステム」拒絶査定不服審判事件〔平成　４年　８月　３日出願公開、特開平　４−２１１８８０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　
　本願は、平成３年２月１５日（優先権主張平成２年２月１６日）の出願であって、その請求項１に係る発明（以下、本願発明という。）は、平成１６年４月１９日付けの手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された
　
　「バスシステムであって、
　メインメモリと、
　キャッシュメモリユニットと、
　Ｉ／Ｏ機器と前記メインメモリ間のＤＭＡ転送を制御するＤＭＡコントローラと、
　キャッシュメモリヒット判定器を有するプロセッサと、
　前記メインメモリと前記キャッシュメモリユニットと前記ＤＭＡコントローラと前記プロセッサとを接続する第１のバスと、
　前記プロセッサと前記キャッシュメモリユニットとを接続する第２のバスとを有し、
　前記ＤＭＡコントローラの制御により、前記第１のバスに第１のアドレスが出力された場合、
　前記プロセッサは、前記第1のバスを介して前記第１のアドレスと、前記第２のバスを介して前記キャッシュメモリユニットが保持する前記第１のアドレスの一部に対応する第２のアドレスとを入力して、前記キャッシュメモリヒット判定器により前記第１のアドレスと前記第２のアドレスを比較し、
　前記第１のアドレスと前記第２のアドレスが一致した場合、
　前記第２のバスを介して制御信号を前記キャッシュメモリユニットへ送信して、前記キャッシュメモリユニットに格納された前記第２のアドレスのバリッドビットの無効化を行うことを特徴とするバスシステム。」にあると認める。
　
２．引用例
　
　これに対して、当審の拒絶の理由に引用された特開昭６２−１８４５５１号公報（昭和６２年８月１２日出願公開。以下、引用例１という。）には、コンピュータアーキテクチャについて、図面とともに次の事項が記載されている。
（１）アドレス発生装置及びタグ比較器を有するパッケージと、第１のキャッシュデータメモリ及び第１のキャッシュタグメモリよりなる第１組のキャッシュメモリと、前記第１のキャッシュデータメモリと連絡するデータバス手段と、前記タグ比較器及び前記第１のキャッシュタグメモリと連絡するタグバス手段と、前記タグ比較器と連絡する第１群のアドレスリードと前記第１のキャッシュタグメモリ及び前記第１のキャッシュデータメモリと連絡する第２群のアドレスリードよりなるアドレスバス手段と、前記第１群のアドレスリード及び前記第２群のアドレスリードを前記アドレス発生装置と連絡する第１の接続手段とからなり、前記第１組のキャッシュメモリを前記パッケージの外部に配設したことを特徴とするコンピュータアーキテクチャ。（特許請求の範囲の請求項１）
（２）第１図は本発明に係るコンピュータアーキテクチャの一実施例を示すブロック図である。同図において、パッケージとしてのＣＰＵチップ１０は、実行装置１２と、集積されたタグ比較器１４によって構成されている。実行装置１２はデータバス１６および内部アドレスバス１８に接続されている。内部アドレスバス１８の高位ｍビットはタグ比較器１４と接続され、低位ｎビットはＣＰＵチップ境界２０を横切り、外部アドレスバス２２に接続されている。データバス１６もまたＣＰＵチップ境界２０を横切って、外部データバスとなっている。タグ比較器１４は、内部データバス１８の高位ｍビットに接続されるとともに、またｍビットの巾を有するタグバス２４に接続されている。タグバス２４はまたＣＰＵチップ境界２０を横切っている。ＣＰＵチップ１０の外部にはキャッシュタグＲＡＭ２６、キャッシュデータＲＡＭ２８及びメインメモリ制御装置３０が配設されている。キャッシュタグＲＡＭ２６は外部アドレスバス２２及びタグバス２４に接続されている。キャッシュデータＲＡＭ２８は外部アドレスバス２２とデータバス１６に接続されている。メインメモリ制御装置３０は外部アドレスバス２２、タグバス２４及びデータバス１６と接続されている。メインメモリ制御装置３０はまたバス３２を介してメインメモリ３４と接続されている。（第６頁右上欄第６行−左下欄第１２行）
（３）次に本実施例の作用を説明すると、実行装置１２は内部アドレスバス１８に対してアドレスを作成する。このアドレスの低位ｎビットは外部アドレスバス２２にそって転送され、キャッシュタグＲＡＭ２６及びキャッシュデータＲＡＭ２８各々に対するアドレスとして供給される。ここで、読み出しが行われていると、データ語は、ＲＡＭのアクセス時間に等しい遅延の後、キャッシュデータＲＡＭ２８からデータバス１６に送られる。・・・これとほぼ同時に・・・選択されたエントリにおけるキャッシュタグＲＡＭ２６の内容がタグバス２４に送出される。（第６頁左下欄第１３行−右下欄第７行）
（４）このキャッシュタグＲＡＭ２６の内容は、選択されたエントリが対応しているメインメモリアドレスの高位ｍビットと、選択されたデータが有効でないか否かを示すフラグ（ＮＵ）と、少なくとも１つ以上のパリティービットを含んでいる。タグ比較器１４はタグバス２４のタグを内部アドレスバス１８の高位ｍビットと比較してキャッシュの適合またはミスが起きているか否かを判定する。（第６頁右下欄第８−１６行）
（５）もしフラグのビットがセットされているか、また場合によってはパリティービットが間違っているとミスの状態が発生する。・・・ミスが発生していると、・・・もし書込みの実行中であると、新規なデータがデータバス１６に送出され、全アドレスがタグバス２４及び外部アドレスバス２２に送出される。そして、新しい情報は同時にメインメモリ制御装置３０を経由してメインメモリ３４に書き込まれてもよい。（第６頁右下欄第１６行−第７頁左上欄第９行）
　上記記載事項（１）の「第１のキャッシュデータメモリ及び第１のキャッシュタグメモリよりなる第１組のキャッシュメモリ」なる記載を参酌すると、実施例に記載された「キャッシュタグＲＡＭ２６及びキャッシュデータＲＡＭ２８」は、「第１組のキャッシュメモリ」を構成している。
　上記記載事項（２）によると、メインメモリ３４はバス３２を介してメインメモリ制御装置３０と接続し、メインメモリ制御装置３０は、外部アドレスバス２２，タグバス２４及びデータバス１６と接続しており、メインメモリ３４のアクセスはメインメモリ制御装置３０を経由して行うので、メインメモリ制御装置３０，バス３２及びメインメモリ３４は、メインメモリ装置を構成しているといえる。
　
　したがって、引用例１には、
　「コンピュータアーキテクチャであって、
　メインメモリ装置と、
　第１組のキャッシュメモリと、
　前記第１組のキャッシュメモリのヒット判定を行うタグ比較器を有するＣＰＵチップと、
　前記メインメモリ装置と前記第１組のキャッシュメモリと前記ＣＰＵチップとを接続する外部アドレスバスと、
　前記ＣＰＵチップと前記第１組のキャッシュメモリとを接続するタグバスとを有し、
　前記タグバスはさらに前記メインメモリ装置とを接続するコンピュータアーキテクチャ」（以下、引用例１に記載された発明という。）が記載されていると認める。
　
　同じく当審の拒絶の理由に引用されたCliff Rhodes,Caches keep main memories from slowing down fast CPUs,Electronic Design,昭和５７年１月２１日,VOL30,NO2,p.179-184（以下、引用例２という。）には、特に第１７９頁左欄第３５行−右欄第１１行及び図１（ｂ）の記載からみて、キャッシュメモリへのアクセスに用いられるアドレスが出力されるバス（ＣＰＵ　ａｄｒｅｓｓ　Ａ０−Ａ２１）とは別に、キャッシュメモリのヒット判定に用いられるアドレスが出力されるタグバス（ＴａｇＲＡＭ　Ｄｏｕｔから１３−ｂｉｔｃｏｍｐａｒａｔｏｒ　Ｂｉｎへの信号線）を設ける技術が記載されている。
　
３．対比
　
　本願発明と引用例１に記載された発明を対比すると、引用例１に記載された発明の「メインメモリ装置」、「第１組のキャッシュメモリ」、「第１組のキャッシュメモリのヒット判定を行うタグ比較器」及び「ＣＰＵチップ」は、本願発明の「メインメモリ」、「キャッシュメモリユニット」、「キャッシュメモリヒット判定器」及び「プロセッサ」にそれぞれ相当する。
　また、引用例１に記載された「コンピュータアーキテクチャ」は、メインメモリ装置、第１組のキャッシュメモリ、ＣＰＵチップ等を有し、それらを複数のバスで接続しているものなので、本願発明でいうところの「バスシステム」に相当するものである。
　そして、引用例１に記載された発明の「外部アドレスバス」と「タグバス」は、メインメモリ装置及び第１組のキャッシュメモリにアクセスするためのアドレスが出力され、本願発明の「第１のバス」は、第１のアドレスが出力されものであるから、本願発明の「第１のバス」と引用例１に記載された発明の「外部アドレスバス」及び「タグバス」とからなるバスとは、「アドレスが出力されるバス」である点で一致する。
　さらに、本願発明の「第２のバス」と引用例１に記載された発明の「タグバス」は、ともに、キャッシュメモリのヒット判定に用いられる、キャッシュメモリが保持するアドレスが出力される「タグバス」である点で一致する。
　
　したがって、本願発明と引用例１に記載された発明とは、
　「バスシステムであって、
　メインメモリと、
　キャッシュメモリユニットと、
　キャッシュメモリヒット判定器を有するプロセッサと、
　前記メインメモリと前記キャッシュメモリユニットと前記プロセッサとを接続するアドレスが出力されるバスと、
　前記プロセッサと前記キャッシュメモリユニットとを接続するタグバスとを有するバスシステム。」である点で一致し、以下の点で相違する。
　（相違点１）
　本願発明は、タグバスを、プロセッサとキャッシュメモリユニットのみを接続する第２のバスとして、アドレスが出力されるバスである第１のバスとは分離しているのに対して、引用例１に記載された発明は、タグバスを、メインメモリ装置とも接続し、アドレスが出力されるバスの一部を兼ねている点で相違する。
　（相違点２）
　本願発明は、Ｉ／Ｏ機器とメインメモリ間のＤＭＡ転送を制御するＤＭＡコントローラを設け、ＤＭＡコントローラを第１のバスに接続したのに対して、引用例１に記載された発明は、Ｉ／Ｏ機器及びＤＭＡコントローラを有しない点で相違する。
　（相違点３）
　本願発明は、ＤＭＡコントローラの制御により、第１のバスに第１のアドレスが出力された場合、プロセッサは、前記第1のバスを介して前記第１のアドレスと、第２のバスを介してキャッシュメモリユニットが保持する前記第１のアドレスの一部に対応する第２のアドレスとを入力して、キャッシュメモリヒット判定器により前記第１のアドレスと前記第２のアドレスを比較し、前記第１のアドレスと前記第２のアドレスが一致した場合、前記第２のバスを介して制御信号を前記キャッシュメモリユニットへ送信して、前記キャッシュメモリユニットに格納された前記第２のアドレスのバリッドビットの無効化を行うのに対して、引用例１に記載された発明は、ＤＭＡコントローラを有しないので、ＤＭＡコントローラの制御により動作を行う場合がない点で相違する。
　
４．当審の判断
　
　上記相違点について検討する。
　
　（相違点１）
　キャッシュメモリへのアクセスに用いられるアドレスが出力されるバスと、キャッシュメモリのヒット判定に用いるタグバスを分離することは、引用例２に記載されている。
　引用例１及び２に記載された発明は、ともにキャッシュメモリを有するコンピューターに関するものであり、同一の技術分野に属するものであるから、引用例２に記載された技術を引用例１に記載された発明に適用し、タグバスをアクセスに用いられるアドレスが出力されるバスと分離することとして、メインメモリとキャッシュメモリユニットとプロセッサとを接続する第１のバスと、プロセッサとキャッシュメモリユニットとを接続する第２のバスとを有する構成とすることは、当業者が容易になし得たことである。
　
　（相違点２）
　Ｉ／Ｏ機器とメインメモリ間のＤＭＡ転送を制御するＤＭＡコントローラを設け、ＤＭＡコントローラをバスに接続することは、例えば特開昭６３−２３１６４７号公報の第３図に記載された、入出力装置２５、ＩＯチャネル制御装置２３及びバス２５に見られるように周知であるから、引用例１に記載された発明においても、Ｉ／Ｏ機器及びＤＭＡコントローラ設け、ＤＭＡコントローラを第１のバスに接続する構成とすることは、当業者が容易になし得たことである。
　
　（相違点３）
　ＤＭＡコントローラの制御により、メインメモリに書き込みを行う場合に、バスに出力されたアドレスとキャッシュメモリが保持するアドレスを比較することにより、キャッシュの無効化制御を行うことは、例えば特開昭６３−２３１６４７号公報の従来技術及び第３図に、ＩＯチャネル制御装置２３が、バス２４を介してメモリ２２にＤＭＡモードで書き込み動作を行う際に、バスに出力された上位アドレスビットＡ１と、キャッシュメモリ３１が保持する上位アドレスビットＡ１とを、比較回路２９により比較し、一致した場合、無効化指令５１をキャッシュメモリ３１へ送信し、キャッシュメモリ３１に格納されたＶビットの無効化を行うことが記載されているように周知ある。
　相違点１で検討したように、引用例１に記載された発明において、タグバスとアドレスを出力するバスとを分離し、メインメモリとキャッシュメモリユニットとプロセッサとを接続する第１のバスと、プロセッサとキャッシュメモリユニットとを接続する第２のバスとを有する構成とすることは格別なことではないので、
　引用例１に記載された発明に、上記周知のＤＭＡコントローラの制御により、メインメモリに書き込みを行う場合に、キャッシュの無効化制御を行う技術を適用し、
　ＤＭＡコントローラの制御により、メインメモリに書き込みを行う場合に、第１のバスに第１のアドレスを出力し、プロセッサが、第1のバスを介して第１のアドレスと、第２のバスを介してキャッシュメモリユニットが保持する前記第１のアドレスの一部に対応する第２のアドレスとを入力して、キャッシュメモリヒット判定器により前記第１のアドレスと前記第２のアドレスを比較し、前記第１のアドレスと前記第２のアドレスが一致した場合、前記第２のバスを介して制御信号を前記キャッシュメモリユニットへ送信して、前記キャッシュメモリユニットに格納された前記第２のアドレスのバリッドビットの無効化を行うことは、当業者が容易になし得ることと認める。
　
５．むすび
　
　したがって、本願発明は、引用例１及び引用例２に記載された発明並びに周知の技術思想に基づいて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。