【手続補正書】
【提出日】平成15年11月25日(2003.11.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の信号振幅を有する第１信号を受ける第１入力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号を出力する第１出力端子と、上記第１の信号振幅よりも大きな上記第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第２出力端子とを含む第１回路と、
第１ｐチャネル型ＭＯＳトランジスタ、第２ｐチャネル型ＭＯＳトランジスタ、第１ｎチャネル型ＭＯＳトランジスタ、第２ｎチャネル型ＭＯＳトランジスタ、および第３出力端子と、を有し、上記第１ｐチャネル型ＭＯＳトランジスタのドレインは上記第１電圧端子に接続され、上記第１ｐチャネル型ＭＯＳトランジスタのドレインは上記第２ｐチャネル型ＭＯＳトランジスタのソースに接続され、上記第２ｐチャネル型ＭＯＳトランジスタのドレインおよび上記第１ｎチャネル型ＭＯＳトランジスタのドレインは上記第３出力端子に接続され、上記第１ｎチャネル型ＭＯＳトランジスタのソースは上記第２ｎチャネル型ＭＯＳトランジスタのドレインに接続され、上記第２ｎチャネル型ＭＯＳトランジスタのソースは上記第２電圧端子に接続された第２回路とを備え、
上記第２回路は、上記第１回路の第１出力端子から出力される第２信号と上記第１回路の第２出力端子から出力される第３信号のうち、上記第２回路の論理しきい値への信号レベルの変化が早い方の信号の信号変化に基づいて上記第２の信号振幅を有する第４信号を形成して上記第３出力端子より出力し、上記第４信号の変化が速くなるようにすることを特徴とするレベル変換回路。
【請求項２】
レベル変換回路におけるＭＯＳトランジスタのゲート−ドレイン経路またはゲート−ソース経路を１ＭＯＳトランジスタ段として定義したとき、上記第１回路の上記第１入力端子から上記第１出力端子を経て上記第２回路の第３出力端子に到達する信号の経由するＭＯＳトランジスタ段数と、上記第１回路の上記第１入力端子から上記第２出力端子を経て上記第２回路の第３出力端子に到達する信号の経由するＭＯＳトランジスタ段数とが同一になるように構成されていることを特徴とする請求項１に記載のレベル変換回路。
【請求項３】
上記第２回路は、上記第１回路から出力される上記第２信号または第３信号の変化に応じて上記第２ｐチャネル型ＭＯＳトランジスタまたは第１ｎチャネル型ＭＯＳトランジスタの状態が変化することを特徴とする請求項１に記載のレベル変換回路。
【請求項４】
上記第１ｐチャネル型ＭＯＳトランジスタと第２ｎチャネル型ＭＯＳトランジスタとそれぞれ並列に、プルアップ用の高抵抗素子とプルダウン用の高抵抗素子が接続されていることを特徴とする請求項１に記載のレベル変換回路。
【請求項５】
上記第２ｐチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比よりも上記第１ｐチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比の方が大きくなるように設定され、上記第１ｎチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比よりも上記第２ｎチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比の方が大きくなるように設定されていることを特徴とする請求項１に記載のレベル変換回路。
【請求項６】
上記第１回路は、上記第１信号を論理反転する第１インバータと、上記第１インバータの出力信号を受ける第１ノードと、上記第１入力端子および第１ノードに各々ゲート端子が接続された第３ｎチャネル型ＭＯＳトランジスタおよび第４ｎチャネル型ＭＯＳトランジスタと、上記第３ｎチャネル型ＭＯＳトランジスタとソース−ドレイン経路が直列に接続されゲート端子に上記第４ｎチャネル型ＭＯＳトランジスタのドレイン端子が接続された第３ｐチャネル型ＭＯＳトランジスタと、上記第４ｎチャネル型ＭＯＳトランジスタとソース−ドレイン経路が直列に接続されゲート端子に上記第３ｎチャネル型ＭＯＳトランジスタのドレイン端子が接続された第４ｐチャネル型ＭＯＳトランジスタと、上記第４ｎチャネル型ＭＯＳトランジスタのドレイン端子に接続された上記第１出力端子と、上記第３ｎチャネル型ＭＯＳトランジスタのドレイン端子に接続された上記第２出力端子と、から構成され、
上記第２回路は、上記第２出力端子に接続された上記第３信号を論理反転する第２インバータを含んで構成されることを特徴とする請求項１に記載のレベル変換回路。
【請求項７】
上記第２回路において、上記第２ｐチャネル型ＭＯＳトランジスタまたは第１ｎチャネル型ＭＯＳトランジスタの状態は、上記第２信号または上記第２インバータの出力信号のうち信号レベルの変化が早い方の信号に応じて変化することを特徴とする請求項６に記載のレベル変換回路。
【請求項８】
上記第２回路は、上記第１回路の第１出力端子から出力される第２信号または上記第２インバータの出力信号のうち変化が遅い方の信号の変化に応じて上記第１ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯＳトランジスタに制御をかける第３インバータを有することを特徴とする請求項７に記載のレベル変換回路。
【請求項９】
上記第２回路において、上記第１回路から出力される上記第２信号または第３信号のうち変化が早い方の信号変化に応答して上記第１ｐチャネル型ＭＯＳトランジスタまたは第２ｎチャネル型ＭＯＳトランジスタの状態が変化することを特徴とする請求項１に記載のレベル変換回路。
【請求項１０】
第１の信号振幅を有する第１信号を受ける第１入力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号を出力する第１出力端子と、上記第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第２出力端子とを含む第１回路と、
上記第１回路の第１出力端子から出力される第２信号と上記第１回路の第２出力端子から出力される第３信号のうち、上記第２回路の論理しきい値への信号レベルの変化が早い方の信号の信号変化に基づいて上記第２の信号振幅を有する第４信号を形成して第３出力端子より出力し、上記第４信号の変化が速くなるようにする第２回路とを備え、
上記第２回路は、上記第１回路から出力される上記第２信号または第３信号とその逆相の信号をそれぞれ受けることを特徴とするレベル変換回路。
【請求項１１】
上記第２回路は、第１電圧端子と第２電圧端子との間にそのソース−ドレイン経路が直列に接続された第１ｐチャネル型ＭＯＳトランジスタ、第２ｐチャネル型ＭＯＳトランジスタ、第１ｎチャネル型ＭＯＳトランジスタ、第２ｎチャネル型ＭＯＳトランジスタを有し、上記第１ｐチャネル型ＭＯＳトランジスタのドレインおよび上記１ｎチャネル型ＭＯＳトランジスタのドレインが上記第３出力端子に接続されるとともに、第２ｐチャネル型ＭＯＳトランジスタと第１ｎチャネル型ＭＯＳトランジスタと並列にそれぞれ高抵抗素子が接続され、上記第１回路の第１出力端子から出力される第２信号または上記第１回路の第２出力端子から出力される第３信号を遅延して上記第２ｐチャネル型ＭＯＳトランジスタおよび第１ｎチャネル型ＭＯＳトランジスタ、または第１ｐチャネル型ＭＯＳトランジスタおよび第２ｎチャネル型ＭＯＳトランジスタに制御をかける遅延手段を備えていることを特徴とする請求項１０に記載のレベル変換回路。
【請求項１２】
第１の信号振幅を有する第１信号を受ける第１入力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号を出力する第１出力端子と、第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第２出力端子とを含む第１回路と、
上記第１回路の第１出力端子から出力される第２信号と上記第１回路の第２出力端子から出力される第３信号のうち、信号レベルの変化が早い方の信号の信号変化に基づいて上記第２の信号振幅を有する第４信号を形成して上記第３出力端子より出力する第２回路とを備え、
レベル変換回路におけるＭＯＳトランジスタのゲート−ドレイン経路またはゲート−ソース経路を１ＭＯＳトランジスタ段として定義したとき、上記第１回路の上記第１入力端子から上記第１出力端子を経て上記第２回路の第３出力端子に到達する信号の経由するＭＯＳトランジスタ段数と、上記第１回路の上記第１入力端子から上記第２出力端子を経て上記第２回路の第３出力端子に到達する信号の経由するＭＯＳトランジスタ段数とが３段で同一になるように構成されていることを特徴とするレベル変換回路。
【請求項１３】
半導体集積回路の入力回路または出力回路を備え、上記入出力回路は上記第２の信号振幅の信号が出力される外部端子に接続されていることを特徴とする請求項１に記載のレベル変換回路。
【請求項１４】
上記外部端子に接続された上記入出力回路は、上記第２の信号振幅の信号を上記第１の信号振幅の信号に変換する逆レベル変換回路を備えていることを特徴とする請求項１３に記載のレベル変換回路。
【請求項１５】
第１のレベル変換回路および第２のレベル変換回路で構成される半導体集積回路であって、
上記第１レベル変換回路および第２のレベル変換回路は、それぞれ、
第１の信号振幅を有する第１信号を受ける第１入力端子と、上記第１の信号振幅よりも大きな第２の信号振幅を有し上記第１信号と同相の第２信号を出力する第１出力端子と、上記第２の信号振幅を有し上記第１信号と逆相の第３信号を出力する第２出力端子とを含む第１回路と、上記第１回路の第１出力端子から出力される第２信号と上記第１回路の第２出力端子から出力される第３信号のうち、上記第２回路の論理しきい値への信号レベルの変化が早い方の信号の信号変化に基づいて上記第２の信号振幅を有する第４信号を形成して上記第３出力端子より出力し、上記第４信号の変化が速くなるようにした第２回路と、を有することを特徴とする半導体集積回路。
【請求項１６】
上記第１のレベル変換回路は通常の動作信号を伝送する経路に設けられ、上記第２のレベル変換回路はテスト系の信号を伝送する経路に設けられていることを特徴とする請求項１５に記載の半導体集積回路。
【請求項１７】
上記第１ｐチャネル型ＭＯＳトランジスタと第２ｎチャネル型ＭＯＳトランジスタとそれぞれ並列に、プルアップ用の高抵抗素子とプルダウン用の高抵抗素子が接続されていることを特徴とする請求項３に記載のレベル変換回路。
【請求項１８】
上記第２ｐチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比よりも上記第１ｐチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比の方が大きくなるように設定され、上記第１ｎチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比よりも上記第２ｎチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比の方が大きくなるように設定されていることを特徴とする請求項４に記載のレベル変換回路。
【請求項１９】
上記第２ｐチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比よりも上記第１ｐチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比の方が大きくなるように設定され、上記第１ｎチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比よりも上記第２ｎチャネル型ＭＯＳトランジスタのゲート幅とゲート長との比の方が大きくなるように設定されていることを特徴とする請求項１７に記載のレベル変換回路。
【請求項２０】
上記第２回路の論理しきい値は、上記第１および第２回路のＭＯＳトランジスタのゲート幅の関係またはゲート幅とゲート長との比の関係によって決定されることを特徴とする請求項１に記載のレベル変換回路。
【請求項２１】
上記第２回路の論理しきい値は、上記第１および第２回路のＭＯＳトランジスタのゲート幅の関係またはゲート幅とゲート長との比の関係によって決定されることを特徴とする請求項１０に記載のレベル変換回路。
【請求項２２】
上記第２回路の論理しきい値は、上記第１および第２回路のＭＯＳトランジスタのゲート幅の関係またはゲート幅とゲート長との比の関係によって決定されることを特徴とする請求項１５に記載の半導体集積回路。