(57)【要約】【課題】選択メモリセルに対するアクセスのみでデータ読出動作を実行する薄膜磁性体記憶装置において、データ読出動作を高速化させる。【解決手段】１回のデータ読出動作内に、選択メモリセルへの所定のデータ書込磁界の印加前後のそれぞれの記憶データのデータ読出を実行し、それぞれのデータ読出に対応する電圧レベルの比較に応じてデータ読出を実行する。また、データ書込磁界印加前後でのデータ読出動作をリードモディファイライトを用いて実行する。これにより、データ読出経路を構成する各回路における製造ばらつきに起因するオフセット等の影響を回避して、データ読出動作を高精度化するとともに高速なデータ読出動作を実行できる。【選択図】　　　　図２
2004103104.tif 000002
【特許請求の範囲】
【請求項１】
各々が、磁化方向に応じた電気抵抗を有する複数のメモリセルと、
データ読出時に、前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルを介して固定電圧と電気的に結合されるデータ線と、
少なくとも前記データ読出時に前記データ線を所定電圧と結合して選択メモリセルにデータ読出電流を供給するための電流供給回路と、
前記選択メモリセルに対してデータ書込磁界を印可するためのデータ書込回路と、
１回のデータ読出動作内において少なくとも１回実行される前記データ書込磁界の印加の前後のそれぞれにおける前記選択メモリセルの記憶データに基づいて読出データを生成するためのデータ読出回路とを備え、
前記データ読出回路は、
前記データ書込磁界の印加前における前記選択メモリセルのデータ読出によって与えられる前記データ線の電圧を内部ノードに保持するための電圧保持部と、所定の前記データ書込磁界の印加後の前記選択メモリセルのデータ読出によって与えられる前記データ線の電圧と、前記内部ノードとの電圧との比較に応じて前記読出データを生成する電圧比較部とを含み、
前記データ書込磁界の印加前のデータ読出、前記データ書込磁界の印加および前記データ書込磁界の印加後のデータ読出は連続的に実行される、薄膜磁性体記憶装置。
【請求項２】
前記薄膜磁性体記憶装置は、クロック信号に同期して動作し、
前記１回のデータ読出動作内において、前記データ書込磁界の印加前のデータ読出および前記データ書込磁界の印加は１クロックサイクル期間中に連続的に実行される、請求項１記載の薄膜磁性体記憶装置。
【請求項３】
前記１回のデータ読出動作前の前記選択メモリセルの記憶データは第１の状態であり、
前記所定のデータ書込磁界の印加により前記選択メモリセルの前記記憶データは前記第１の状態および第２の状態のいずれか一方に設定される、請求項１記載の薄膜磁性体記憶装置。
【請求項４】
前記電圧比較部は、前記次に実行されるデータ読出によって与えられる前記データ線の電圧を基準として前記最初のデータ読出によって与えられる前記内部ノードとの電圧差に基づいて前記読出データを生成する、請求項１記載の薄膜磁性体記憶装置。
【請求項５】
前記複数のメモリセルは、行列状に配置され、
前記薄膜磁性体記憶装置は、
メモリセル行に対応して設けられた複数のワード線をさらに備え、
各前記メモリセルは、対応するワード線の活性化に応じて前記データ読出電流を通過させるスイッチ素子とをさらに有し、
前記選択メモリセルに対応するワード線は、前記１回のデータ読出動作内において活性化状態を維持する、請求項１記載の薄膜磁性体記憶装置。
【請求項６】
データ書込制御回路は、前記１回のデータ読出動作内において、生成された前記読出データと同一のレベルの前記記憶データを前記選択メモリセルに再書込する、請求項１記載の薄膜磁性体記憶装置。
【請求項７】
前記データ書込制御回路は、前記再書込の実行直前における前記選択メモリセルの記憶データと、前記生成された読出データのレベルとが同一である場合には、前記再書込を中止する、請求項６記載の薄膜磁性体記憶装置。
【請求項８】
各々が、磁化方向に応じた電気抵抗を有する磁気抵抗素子を有する行列状に配置された複数のメモリセルと、
前記メモリセル行にそれぞれ対応して設けられる複数のソース線と、
前記メモリセル列にそれぞれ対応して設けられる複数のビット線とを備え、
各前記メモリセルは、アクセス素子を介さずに対応するソース線とビット線との間に配置され、
データ読出時に、前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルに対応するビット線と電気的に結合されるデータ線と、
前記データ読出時に前記選択メモリセルに対応するソース線を所定電圧と結合するとともに他のソース線を前記所定電圧と異なる固定電圧と結合するための電圧供給回路と、
前記選択メモリセルに対してデータ書込磁界を印可するためのデータ書込回路と、
１回のデータ読出動作内において少なくとも１回実行される前記データ書込磁界の印加前後での前記選択メモリセルの記憶データに応じた読出データを生成するためのデータ読出回路とをさらに備え、
前記データ読出回路は、
前記データ書込磁界の印加前の前記選択メモリセルのデータ読出によって与えられる前記データ線の電圧を内部ノードに保持するための電圧保持部と、
所定の前記データ書込磁界の印加後の前記選択メモリセルのデータ読出によって与えられる前記データ線の電圧と、前記内部ノードとの電圧との比較に応じて前記読出データを生成する電圧比較部とを含む、薄膜磁性体記憶装置。
【請求項９】
各々が、磁気的に書込まれた記憶データに応じた方向に磁化容易軸に沿って磁化されて、磁化方向に応じた電気抵抗を有する磁気抵抗素子を有する行列状に配置された複数のメモリセルと、
前記メモリセル行にそれぞれ対応して設けられる複数のソース線と、
前記メモリセル列にそれぞれ対応して設けられる複数のビット線とを備え、
各前記メモリセルは、アクセス素子を介さずに対応するソース線とビット線との間に配置され、
データ読出時に、前記複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルに対応するビット線と電気的に結合されるデータ線と、
前記データ読出時に前記選択メモリセルに対応するソース線を所定電圧と結合するとともに他のソース線を前記所定電圧と異なる固定電圧と結合するための電圧供給回路と、
前記選択メモリセルに対して、磁化困難軸に沿ったバイアス磁界を印加するためのバイアス磁界印加部と、
前記データ読出時に、前記バイアス磁界の印加前後のそれぞれにおける前記データ線の電圧に基づいて、前記選択メモリセルの記憶データに応じた読出データを生成するデータ読出回路とをさらに備える、薄膜磁性体記憶装置。
【請求項１０】
各前記メモリセルは、前記対応するビット線およびソース線の間に前記磁気抵抗素子を介してダイオード素子をさらに有し、
前記薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられる複数のデジット線をさらに備え、
各前記デジット線は、前記バイアス磁界印加部に相当する、請求項９記載の薄膜磁性体記憶装置。
【請求項１１】
前記データ読出回路は、
前記バイアス磁界の印加前後のそれぞれにおける前記データ線の電流変化を電圧変化に変換するセンス回路と、
前記センス回路と出力ノードとの間に設けられ、前記バイアス磁界の印加前後での前記電圧変化を前記出力ノードへ伝達するための結合キャパシタと、
前記出力ノードへの前記電圧変化を増幅して前記読出データを出力する増幅部とを含む、請求項９または１０記載の薄膜磁性体記憶装置。
【請求項１２】
前記増幅部は、前記データ読出時において、前記バイアス磁界の印加前に内部ノードの電圧を前記出力ノードと同レベルに設定するための電圧伝達部と、
前記内部ノードの電圧を保持するための電圧保持部と、
前記内部ノードおよび前記出力ノードの電圧差を増幅して前記出力ノードに生成する電圧増幅器とを有する、請求項１１記載の薄膜磁性体記憶装置。
【請求項１３】
前記増幅部は、前記データ読出時において、前記バイアス磁界の印加前に内部ノードの電圧を前記第１の内部ノードと同レベルに設定するための電圧伝達部と、
前記内部ノードの電圧を保持するための電圧保持部と、
前記内部ノードの電圧を基準として前記出力ノードへの電圧変化の度合いを増幅する微分回路とを含む、請求項１１記載の薄膜磁性体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。（非特許文献１参照）
図２１は、トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００４】
図２１を参照して、ＭＴＪメモリセルは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、アクセストランジスタＡＴＲとを含む。アクセストランジスタＡＴＲは、ビット線ＢＬおよびソース線ＳＬの間に、トンネル磁気抵抗素子ＴＭＲと直列に接続される。代表的には、アクセストランジスタＡＴＲとして、半導体基板上に形成された電界効果型トランジスタが適用される。
【０００５】
ＭＴＪメモリセルに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線ＢＬおよびライトデジット線ＷＤＬと、データ読出を指示するためのワード線ＷＬとが設けられる。データ読出時においては、アクセストランジスタＡＴＲのターンオンに応答して、トンネル磁気抵抗素子ＴＭＲは、固定電圧Ｖｓｓに設定されたビット線ＢＬと、ソース線ＳＬとの間に電気的に結合される。
【０００６】
図２２は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【０００７】
図２２を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対（反平行）方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【０００９】
データ書込時においては、ワード線ＷＬが非活性化されて、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを磁化するためのデータ書込電流（±Ｉｗ）は、ビット線ＢＬおよびライトデジット線ＷＤＬのそれぞれにおいて、書込データのレベルに応じた方向に流される。
【００１０】
図２３は、データ書込におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【００１１】
図２３を参照して、横軸Ｈ（ＥＡ）は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Ｅａｓｙ　Ａｘｉｓ）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：ＨａｒｄＡｘｉｓ）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトデジット線ＷＤＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１２】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１３】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１４】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１５】
図２３に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨＷＲとなるように設計される。すなわち、このデータ書込磁界ＨＷＲが得られるように、ビット線ＢＬまたはライトデジット線ＷＤＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨＷＲは、磁化方向の切換えに必要なスイッチング磁界ＨＳＷと、マージン分ΔＨとの和で示される。すなわち、ＨＷＲ＝ＨＳＷ＋ΔＨで示される。
【００１６】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトデジット線ＷＤＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
図２４は、ＭＴＪメモリセルからのデータ読出を説明する概念図である。
図２４を参照して、データ読出時においては、アクセストランジスタＡＴＲは、ワード線ＷＬの活性化に応答してターンオンする。また、ビット線ＢＬは、固定電圧Ｖｓｓに設定される。これにより、トンネル磁気抵抗素子ＴＭＲは、固定電圧Ｖｓｓでプルダウンされた状態でビット線ＢＬと電気的に結合される。
【００１８】
この状態で、ビット線ＢＬを所定電圧でプルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌが通過する。たとえば、このメモリセル電流Ｉｃｅｌｌを所定の基準電流と比較することにより、ＭＴＪメモリセルから記憶データを読出すことができる。
【００１９】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗Ｒｍａｘ／Ｒｍｉｎと、記憶データのレベル（“１”／　“０”）とをそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２０】
図２５は、上記のアクセストランジスタＡＴＲを用いたＭＴＪメモリセルの構造図である。
【００２１】
図２５を参照して、半導体主基板ＳＵＢ上に形成されたアクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域３１０および３２０と、ゲート領域とを有する。アクセストランジスタＡＴＲのゲートとなるワード線ＷＬはｐ型のゲート領域の上層に形成される。ライトデジット線ＷＤＬはソース／ドレイン領域３１０の上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、ライトデジット線ＷＤＬの上層側に配置される。トンネル磁気抵抗素子ＴＭＲは、コンタクトホールに形成される金属膜を介してアクセストランジスタＡＴＲのソース／ドレイン領域３２０と電気的に結合される。ビット線ＢＬは、トンネル磁気抵抗素子ＴＭＲと電気的に結合されてトンネル磁気抵抗素子ＴＭＲの上層側に設けられている。
【００２２】
また、データ記憶に用いられるＭＴＪメモリセルとして、このアクセストランジスタＡＴＲの代わりにダイオード素子をアクセス素子としたメモリセルも挙げることができる。
【００２３】
図２６は、ダイオード素子をアクセス素子として用いたＭＴＪメモリセルの構成を示す概略図である。
【００２４】
図２６を参照して、ダイオードをアクセス素子として用いたメモリセルはトンネル磁気抵抗素子ＴＭＲとアクセスダイオードＤＹとを備える。アクセスダイオードＤＹは、トンネル磁気抵抗素子ＴＭＲからソース線ＳＬに向かう方向を順方向として両者の間に結合される。ビット線ＢＬは、ソース線ＳＬと交差する方向に設けられ、トンネル磁気抵抗素子ＴＭＲと結合される。メモリセルに対するデータ書込は、ソース線ＳＬおよびビット線ＢＬにデータ書込電流を流すことによって行なわれる。データ書込電流の方向はアクセストランジスタを用いたメモリセルの場合と同様に書込データのデータレベルに応じて設定される。
【００２５】
一方、データ読出時においては、選択されたメモリセルに対応するソース線ＳＬは、低電圧（たとえば接地電圧ＧＮＤ）状態に設定される。このとき、ビット線ＢＬを高電圧（たとえば電源電圧Ｖｃｃ）状態にプリチャージしておくことによって、アクセスダイオードＤＹが順バイアスされて導通し、メモリセル電流Ｉｃｅｌｌがトンネル磁気抵抗素子ＴＭＲを通過する。このようにしてアクセスダイオードを用いたＭＴＪメモリセルにおいてもデータ読出およびデータ書込を実行することができる。
【００２６】
図２７は、上記のアクセスダイオードＤＹを用いたＭＴＪメモリセルの構造図である。
【００２７】
図２７を参照して、アクセスダイオードＤＹはソース線ＳＬの上層に形成される。また、トンネル磁気抵抗素子ＴＭＲは、アクセスダイオードＤＹの上層に形成され、ビット線ＢＬと電気的に結合される。なお、アクセスダイオードＤＹは、トンネル磁気抵抗素子ＴＭＲからソース線ＳＬを順方向としてｐ型領域およびｎ型領域が形成される。これに伴い、このアクセスダイオードＤＹを用いたＭＴＪメモリセルは、上記のアクセストランジスタＡＴＲを用いたＭＴＪメモリセルよりもレイアウト面積が小さいという利点がある。
【００２８】
このように、ＭＲＡＭデバイスでは、種々のＭＴＪメモリセルを用いてデータ記憶を実行することができる。
【００２９】
一方、一般的にはデータ記憶を実行するためのＭＴＪメモリセルとは別に、メモリセル電流Ｉｃｅｌｌと比較される基準電流を生成するためのリファレンスセルが設けられる。リファレンスセルによって生成される基準電流は、ＭＴＪメモリセルの２種類の電気抵抗ＲｍａｘおよびＲｍｉｎにそれぞれ対応する２種類のメモリセル電流Ｉｃｅｌｌの中間値となるように設計する必要がある。基本的には、これらのリファレンスセルについても、ＭＴＪメモリセルと同様のトンネル磁気抵抗素子ＴＭＲを含むように設計される。
【００３０】
トンネル磁気抵抗素子ＴＭＲの通過電流は、トンネル膜として用いられる絶縁膜の膜厚に大きな影響を受ける。このため、ＭＴＪメモリセルおよびリファレンスセルの間でトンネル膜厚実績に差異が生じれば、基準電流が所望のレベルに設定されなくなってしまう。また、トンネル膜厚は、薄く設計されるため低い電圧レベルたとえば０．５Ｖ程度の電圧以下しか膜圧に対して印可することができない。しかし、上記のアクセスダイオードＤＹを用いたリファレンスセルは、当該０．５Ｖではビルトポンテシャル電圧領域で動作するため、少しの電圧のばらつきに応答して通過電流が大きく変動する可能性がある。このような理由から、リファレンスセルを用いて生成される基準電流のレベルを正確に設定することは困難であり、基準電流のばらつきによってデータ読出精度が低下するおそれがある。
【００３１】
特に、一般的なＭＴＪメモリセルにおいては、記憶データレベルに応じて生じる抵抗差ΔＲはそれほど大きくはならない。代表的には、電気抵抗Ｒｍｉｎは、Ｒｍａｘの数十％程度に留まっている。このため、記憶データレベルに応じたメモリセル電流Ｉｃｅｌｌの変化もそれほど大きくなく、マイクロアンペア（μＡ：１０−６Ａ）オーダに留まる。したがって、ＭＴＪメモリセルおよびリファレンスにおける、トンネル膜厚製造工程を高精度化する必要がある。
【００３２】
しかし、製造プロセスにおけるトンネル膜厚精度を厳格化すれば、製造歩留の低下等による製造コストの上昇が懸念される。このような背景から、ＭＲＡＭデバイスにおいて、ＭＴＪメモリセルでの上述した抵抗差ΔＲに基いたデータ読出を、製造工程の厳格化を招くことなく、高精度に実行するための構成が求められる。
【００３３】
このような問題点を解決するために、リファレンスセルを用いることなく選択メモリセルに対するアクセスのみでデータ読出を実行する、いわゆる「セルフリファレンス方式」のデータ読出を実行するＭＲＡＭデバイスの構成が、米国特許第６，３１７，３７６Ｂ１号に開示されている。
【００３４】
当該米国特許に開示された従来のセルフリファレンス読出では、１回のデータ読出動作は、連続的に実行される、（１）選択メモリセルからの記憶データ読出、（２）当該選択メモリセルへの“０”データの強制書込後のデータ読出、（３）当該選択メモリセルへの“１”データの強制書込後のデータ読出、（４）上記（１）〜（３）の読出結果に基づいた読出データ生成、および（５）当該選択メモリセルへの読出データ再書込（リストア）によって構成されている。このようなデータ読出動作によれば、選択メモリセルに対するアクセスのみでデータ読出を実行することができるため、リファレンスセルの製造ばらつきに左右されず高精度のデータ読出を実行できる。
【００３５】
【特許文献１】
米国特許第６，３１７，３７６Ｂ１号公報
【００３６】
【非特許文献１】
ロイ・ショイアーライン（Ｒｏｙ　Ｓｃｈｅｕｅｒｌｉｎｅ）他６名、“各セルにＦＥＴスイッチおよび磁気トンネル接合を用いた、１０ｎｓ読出・書込の不揮発メモリアレイ（Ａ　１０ｎｓ　Ｒｅａｄ　ａｎｄ　Ｗｒｉｔｅ　Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ａｒｒａｙ　Ｕｓｉｎｇ　ａ　Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ　ａｎｄ　ＦＥＴ　Ｓｗｉｔｃｈ　ｉｎ　ｅａｃｈ　Ｃｅｌｌ）”，（米国），２０００年米国電気電子学会国際固体回路会議・技術論文集ＴＡ７．２（２０００　ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ＴＡ７．２），ｐ．１２８−１２９。
【００３７】
【発明が解決しようとする課題】
しかしながら、従来のセルフリファレンス読出では、１回のデータ読出動作において強制的なデータ書込およびデータ読出を繰返して実行する必要があるためデータ読出開始から読出完了まで長期間を要し、データ読出動作の高速化が妨げられるという問題点があった。この発明は、このような問題点を解決するためになされたものであってこの発明の目的は、セルフリファレンス方式に基づいた高速および高精度のデータ読出を実行する薄膜磁性体記憶装置の構成を提供することである。
【００３８】
また、この発明の別の目的は、種々のＭＴＪメモリセルを用いたセルフリファレンス方式に基づくデータ読出を実行する薄膜磁性体記憶装置の構成を提供することである。
【００３９】
【課題を解決するための手段】
本発明のある局面に従う薄膜磁性体記憶装置は、複数のメモリセルと、データ線と、電流供給回路と、データ書込回路と、データ読出回路とを含む。複数のメモリセルは、各々が、磁化方向に応じた電気抵抗を有する。データ線は、データ読出時に、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルを介して固定電圧と電気的に結合される。電流供給回路は、少なくともデータ読出時にデータ線を所定電圧と結合して選択メモリセルにデータ読出電流を供給する。データ書込回路は、選択メモリセルに対してデータ書込磁界を印可する。データ読出回路は、１回のデータ読出動作内において少なくとも１回実行されるデータ書込磁界の印加前後での選択メモリセルの記憶データに応じた読出データを生成する。データ読出回路は、電圧保持部と、電圧比較部とを含む。電圧保持部は、データ書込磁界の印加前の選択メモリセルのデータ読出によって与えられるデータ線の電圧を内部ノードに保持する。電圧比較部は、所定のデータ書込磁界の印加後の選択メモリセルのデータ読出によって与えられるデータ線の電圧と、内部ノードとの電圧との比較に応じて読出データを生成する。また、データ書込磁界の印加前のデータ読出、データ書込磁界の印加およびデータ書込磁界の印加後のデータ読出は連続的に実行される。
【００４０】
本発明の別の局面に従う薄膜磁性体記憶装置は、複数のメモリセルと、複数のソース線と、複数のビット線と、電圧供給回路と、データ書込回路と、データ読出回路とを含む。複数のメモリセルは、各々が、磁化方向に応じた電気抵抗を有する磁気抵抗素子を有する行列状に配置される。複数のソース線は、メモリセル行にそれぞれ対応して設けられる。複数のビット線は、メモリセル列にそれぞれ対応して設けられる。各メモリセルは、アクセス素子を介さずに対応するソース線とビット線との間に配置される。データ線は、データ読出時に、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルに対応するビット線と電気的に結合される。電圧供給回路は、データ読出時に選択メモリセルに対応するソース線を所定電圧と結合するとともに他のソース線を所定電圧と異なる固定電圧と結合する。データ書込回路は、選択メモリセルに対してデータ書込磁界を印可する。データ読出回路は、１回のデータ読出動作内において少なくとも１回実行されるデータ書込磁界の印加前後での選択メモリセルの記憶データに応じた読出データを生成する。また、データ読出回路は、電圧保持部と、電圧比較部とを含む。電圧保持部は、データ書込磁界の印加前の選択メモリセルのデータ読出によって与えられるデータ線の電圧を内部ノードに保持する。電圧比較部は、所定のデータ書込磁界の印加後の選択メモリセルのデータ読出によって与えられるデータ線の電圧と、内部ノードとの電圧との比較に応じて読出データを生成する。
【００４１】
本発明のさらに別の局面に従う薄膜磁性体記憶装置は、複数のメモリセルと、複数のソース線と、複数のビット線と、データ線と、電圧供給回路と、バイアス磁界印加部と、データ読出回路とを含む。複数のメモリセルは、各々が、磁気的に書込まれた記憶データに応じた方向に磁化容易軸に沿って磁化されて、磁化方向に応じた電気抵抗を有する磁気抵抗素子を有する行列状に配置される。複数のソース線は、メモリセル行にそれぞれ対応して設けられる。複数のビット線は、メモリセル列にそれぞれ対応して設けられる。各メモリセルは、アクセス素子を介さずに対応するソース線とビット線との間に配置される。データ線は、データ読出時に、複数のメモリセルのうちのデータ読出対象に選択された選択メモリセルに対応するビット線と電気的に結合される。電圧供給回路は、データ読出時に選択メモリセルに対応するソース線を所定電圧と結合するとともに他のソース線を所定電圧と異なる固定電圧と結合する。バイアス磁界印加部は、選択メモリセルに対して、磁化困難軸に沿ったバイアス磁界を印加する。データ読出回路は、データ読出時に、バイアス磁界の印加前後のそれぞれにおけるデータ線の電圧に基づいて、選択メモリセルの記憶データに応じた読出データを生成する。
【００４２】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００４３】
（実施の形態１）
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４４】
図１を参照して、実施の形態に従うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、入力データＤＩＮの書込および読出データＤＯＵＴの読出を実行する。
【００４５】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置されたＭＴＪメモリセルＭＣを含むメモリアレイ１０とを備える。
【００４６】
ここで、メモリアレイ１０に行列状に配置された複数のトンネル磁気抵抗素子ＴＭＲの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
【００４７】
トンネル磁気抵抗素子ＴＭＲの構成およびデータ記憶原理は、図２１〜図２５で説明したのと同様であるので詳細な説明は繰り返さない。各トンネル磁気抵抗素子ＴＭＲは、「Ｈ」レベル（“１”）および「Ｌ」レベル（“０”）の一方を記憶データとして記憶し、記憶データのレベルに応じて電気抵抗が変化する。
【００４８】
図１においては、代表的に示される１個のＭＴＪメモリセルＭＣと、これに対応するワード線ＷＬ、ライトデジット線ＷＤＬおよびビット線ＢＬの配置が示される。ワード線ＷＬおよびライトデジット線ＷＤＬは、行方向に沿って配置される。ビット線ＢＬおよびソース線ＳＬは、列方向に沿って配置される。
【００４９】
データ書込時には、選択メモリセルに対応するメモリセル行（以下、選択行とも称する）のライトデジット線ＷＤＬと、選択メモリセルに対応するメモリセル列（以下、選択列とも称する）のビット線ＢＬとに対して、行方向および列方向のデータ書込電流がそれぞれ流される。また、データ読出時においては、選択メモリセルに対応するワード線ＷＬが活性化されて、データ読出電流が選択メモリセルおよびビット線ＢＬを通過する。
【００５０】
メモリアレイ１０における、ＭＴＪメモリセルおよび上述した信号線群の配置については後ほど詳細に説明する。なお、以下においては、信号、信号線およびデータ等の２値的な高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（固定電圧Ｖｓｓ／接地電圧ＧＮＤ）を、それぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。
【００５１】
ＭＲＡＭデバイス１は、さらに、アドレス信号によって示されるロウアドレスＲＡをデコードして、メモリアレイ１０における行選択を実行するための行選択回路２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡをデコードして、メモリアレイ１０における列選択を実行するための列デコーダ２５と、読出／書込制御回路３０および３５とを備える。
【００５２】
読出／書込制御回路３０および３５は、データ書込時においてビット線ＢＬにデータ書込電流を流すための回路、データ読出時においてビット線ＢＬにデータ読出電流を流すための回路、およびデータ読出時に読出データＤＯＵＴを生成するための回路等を総称したものである。また、各ライトデジット線ＷＤＬは、メモリアレイ１０を挟んで行選択回路２０と反対側の領域において、固定電圧Ｖｓｓと結合される。
【００５３】
図２は、メモリアレイ１０に対してデータ読出動作およびデータ書込動作を実行するための回路群の実施の形態１に従う構成を示す回路図である。
【００５４】
図２を参照して、メモリアレイ１０には、ＭＴＪメモリセルＭＣが行列状に配置される。ここでは、メモリアレイ１０において、２行４列の行列状に配置されたメモリセルＭＣが一例として示されている。既に説明したように、メモリセル行にそれぞれ対応してワード線ＷＬおよびライトデジット線ＷＤＬが配置され、メモリセル列にそれぞれ対応して、ビット線ＢＬおよびソース線ＳＬが配置される。ＭＴＪメモリセルＭＣの各々は、図２１で説明したのと同様の構成を有し、対応するビット線ＢＬおよびソース線ＳＬの間に直列に接続される、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを含む。
【００５５】
トンネル磁気抵抗素子ＴＭＲは、既に説明したように、磁化方向に応じた電気抵抗を有する。すなわち、データ読出前においては、各ＭＴＪメモリセルにおいて、トンネル磁気抵抗素子ＴＭＲは、「Ｈ」レベル（“１”）および「Ｌ」レベル（“０”）のいずれかのデータを記憶するために、所定の方向に沿って磁化されて、その電気抵抗はＲｍａｘおよびＲｍｉｎのいずれかに設定される。
【００５６】
各ソース線ＳＬは、固定電圧Ｖｓｓ（代表的には、接地電圧ＧＮＤ）と結合される。これにより、各アクセストランジスタＡＴＲのソース電圧は、固定電圧Ｖｓｓに固定される。この結果、対応するワード線ＷＬが「Ｈ」レベルに活性化される選択行において、トンネル磁気抵抗素子ＴＭＲは、固定電圧Ｖｓｓ（接地電圧ＧＮＤ）にプルダウンされた状態で、ビット線ＢＬと接続される。
【００５７】
次に、メモリアレイ１０における行選択を実行するための行選択回路２０および２１の回路構成について説明する。
【００５８】
行選択回路２０および２１は、メモリセル行ごとに配置された、ワード線ドライバ８０およびライトデジット線ドライバ８５を有する。図示しないが、各ワード線ドライバ８０は、電源電圧Ｖｃｃ２および固定電圧Ｖｓｓの供給を受け、各ライトデジット線ドライバ８５は、電源電圧Ｖｃｃ１および固定電圧Ｖｓｓの供給を受ける。なお、電源電圧Ｖｃｃ１は、電源電圧Ｖｃｃ２よりも高い、すなわち、｜（Ｖｃｃ１−Ｖｓｓ）｜＞｜（Ｖｃｃ２−Ｖｓｓ）｜である。
【００５９】
各ワード線ドライバ８０は、各ワード線ＷＬの一端側に設けられ、メモリセル行のデコード結果を示すロウデコード信号Ｒｄ（１）〜Ｒｄ（４），…の対応する１つに基づいて、対応するワード線ＷＬの活性化を制御する。具体的には、ワード線ＷＬは、ワード線ドライバ８０によって、活性化時には電源電圧Ｖｃｃ２（「Ｈ」レベル）と接続され、非活性化時には固定電圧Ｖｓｓと接続される。
【００６０】
各ライトデジット線ドライバ８５は、各ライトデジット線ＷＤＬの一端側に設けられ、メモリセル行のデコード結果を示すロウデコード信号Ｒｄ（１）〜Ｒｄ（４），…の対応する１つに基づいて、対応するライトデジット線ＷＤＬの活性化を制御する。また、各ライトデジット線ドライバ８５は、後述するデータ読出動作内において、コントロール回路５によって生成される制御信号ＲＷＥ（１）〜（４），…の対応する１つに基づいて、対応するライトデジット線ＷＤＬを所定タイミングにおいて活性化する。具体的には、ライトデジット線ＷＤＬは、ライトデジット線ドライバ８５によって、活性化時には電源電圧Ｖｃｃ１（「Ｈ」レベル）と接続され、非活性化時には固定電圧Ｖｓｓと接続される。なお、以下においては、ロウデコード信号Ｒｄ（１）〜Ｒｄ（４），…を総称して、単にロウデコード信号Ｒｄとも称する。また、制御信号ＲＷＥ（１）〜（４），…を総称して、単に制御信号ＲＷＥとも称する。
【００６１】
ロウデコード信号Ｒｄは、図示しないデコード回路によって得られ、対応するメモリセル行が選択された場合に、「Ｈ」レベル（電源電圧Ｖｃｃ２）に設定され、それ以外では、ロウデコード信号Ｒｄは「Ｌ」レベル（固定電圧Ｖｓｓ）に設定される。少なくとも、１回のデータ書込動作内において、各メモリセル行のロウデコード信号Ｒｄは、図示しないラッチ回路によって保持される。
【００６２】
さらに、各メモリセル行に対応して、データ書込時を含むデータ読出時以外において、ワード線ＷＬの他端側を固定電圧Ｖｓｓと結合するためのトランジスタスイッチ９０が配置される。トランジスタスイッチ９０は、データ読出時に活性化（「Ｈ」レベル）される制御信号ＲＥの反転信号／ＲＥをゲートに受けて、ワード線ＷＬと固定電圧Ｖｓｓとの間に電気的に結合される。図２の構成例においては、トランジスタスイッチ９０は、ＮチャネルＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで構成される。なお、本明細書においては、ＭＯＳトランジスタは、電界効果型トランジスタの代表例として示されるものとする。なお、本明細書においては、「／」の記号は、反転、否定、相補等を示すものとする。以下においても同様である。
【００６３】
また、ライトデジット線ＷＤＬの他端側は、固定電圧Ｖｓｓと接続されている。したがって、データ書込時において、活性化されたライトデジット線ＷＤＬには、ライトデジット線ドライバ８５から固定電圧Ｖｓｓへ向かう方向にデータ書込電流Ｉｐが流される。
【００６４】
一方、データ読出時においては、トランジスタスイッチ９０によって、各ワード線ＷＬは固定電圧Ｖｓｓから切離される。さらに、ワード線ドライバ８０は、対応するメモリセル行のロウデコード信号Ｒｄに応じて、対応するワード線ＷＬを活性化する。これに応答して、選択行に対応するアクセストランジスタＡＴＲがターンオンして、ビット線ＢＬおよびソース線ＳＬの間に、磁気トンネル接合部ＭＴＪが電気的に結合される。このようにして、メモリアレイ１０における行選択動作が実行される。
【００６５】
同様の構成は、各メモリセル行のワード線ＷＬおよびライトデジット線ＷＤＬに対応して同様に設けられる。なお、図２に示されるように、ワード線ドライバ８０およびライトデジット線ドライバ８５は、各メモリセル行ごとに、千鳥状に配置される。すなわち、ワード線ドライバ８０およびライトデジット線ドライバ８５は、ワード線ＷＬおよびライトデジット線ＷＤＬの一端側、およびワード線ＷＬおよびライトデジット線ＷＤＬの他端側に、１行ごとに交互配置される。これにより、行選択回路２０，２１を小面積で効率的に配置できる。
【００６６】
読出／書込制御回路３０は、さらに、ライトドライバ制御回路１８０を含む。ライトドライバ制御回路１８０は、コントロール回路５からの動作指示に応答して動作する。ライトドライバ制御回路１８０は、動作時に、データ入力端子４ｂおよび入力バッファ１９５を介して伝達された入力データＤＩＮ、および列デコーダ２５からの列選択結果に応じて、メモリセル列ごとに書込制御信号ＷＤＴａ，ＷＤＴｂを設定する。さらに、ライトドライバ制御回路１８０は、１回のデータ読出動作期間内において、後述するデータ読出回路からの読出データＲＤＴを受けて書込制御信号ＷＤＴａ，ＷＤＴｂを設定する。
【００６７】
読出／書込制御回路３０は、さらに、メモリセル列ごとに配置されたライトドライバＷＤＶｂを含む。同様に、読出／書込制御回路３５は、メモリセル列ごとに設けられたライトドライバＷＤＶａを含む。各メモリセル列において、ライトドライバＷＤＶａは、対応する書込制御信号ＷＤＴａに応じて、対応するビット線ＢＬの一端側を、電源電圧Ｖｃｃ１および固定電圧Ｖｓｓのいずれかで駆動する。同様に、ライトドライバＷＤＶｂは、対応する書込制御信号ＷＤＴｂに応じて、対応するビット線ＢＬの他端側を、電源電圧Ｖｃｃ１および固定電圧Ｖｓｓのいずれかで駆動する。
【００６８】
データ書込時において、選択列に対応する書込制御信号ＷＤＴａおよびＷＤＴｂは、書込データのレベルに応じて、「Ｈ」レベルおよび「Ｌ」レベルの一方ずつに設定される。たとえば、「Ｈ」レベル（“１”）のデータを書込む場合には、ライトドライバＷＤＶａからＷＤＶｂへ向かう方向にデータ書込電流＋Ｉｗを流すために、書込制御信号ＷＤＴａが「Ｈ」レベルに設定され、ＷＤＴｂが「Ｌ」レベルに設定される。反対に、「Ｌ」レベル（“０”）のデータを書込む場合には、ライトドライバＷＤＶｂからＷＤＶａへ向かう方向にデータ書込電流−Ｉｗを流すために、書込制御信号ＷＤＴｂが「Ｈ」レベルに設定され、ＷＤＴａは「Ｌ」レベルに設定される。以下においては、異なる方向のデータ書込電流＋Ｉｗおよび−Ｉｗを総称して、データ書込電流±Ｉｗとも表記する。
【００６９】
非選択列においては、書込制御信号ＷＤＴａおよびＷＤＴｂの各々は、「Ｌ」レベルに設定される。
【００７０】
したがって、対応するライトデジット線ＷＤＬおよびビット線ＢＬの両方にデータ書込電流Ｉｐおよび±Ｉｗがそれぞれ流されるトンネル磁気抵抗素子ＴＭＲにおいて、データ書込電流±Ｉｗの方向に応じた書込データが磁気的に書込まれる。同様の構成は、各メモリセル列のビット線ＢＬに対応して同様に設けられる。
【００７１】
次に、メモリアレイ１０からのデータ読出動作を実行する回路群について説明する。
【００７２】
読出／書込制御回路３０は、さらに、選択メモリセルの電気抵抗に応じた電圧を伝達するためのデータ線ＤＩＯと、データ線ＤＩＯおよび各ビット線ＢＬの間に設けられた読出選択ゲートＲＣＳＧとを含む。読出選択ゲートＲＣＳＧのゲートには、対応するメモリセル列の選択状態を示すリードコラム選択線ＲＣＳＬが結合される。各リードコラム選択線ＲＣＳＬは、対応するメモリセル列が選択された場合に「Ｈ」レベルに活性化される。同様の構成は、各メモリセル列に対応して設けられる。すなわち、データ線ＤＩＯはメモリアレイ１０上のビット線ＢＬによって共有される。
【００７３】
このような構成とすることにより、選択メモリセルは、データ読出時において、選択列のビット線ＢＬおよび対応する読出選択ゲートＲＣＳＧを介してデータ線ＤＩＯと電気的に結合される。
【００７４】
読出／書込制御回路３０は、さらに、データ読出回路１００と、トランジスタ１０５とを含む。
【００７５】
データ読出回路１００は、センスアンプ（電圧増幅器）１２０と、電圧保持キャパシタ１３０と、帰還スイッチ１４０と、センスアンプ（電圧増幅器）１４６と、ラッチ回路１４８とを含む。
【００７６】
電圧保持キャパシタ１３０は、ノードＮ３（センスアンプ１２０の入力ノードの他方に相当）の電圧レベルを保持するために、ノードＮ３と固定電圧Ｖｓｓの間に接続される。センスアンプ１２０は、ノードＮ１およびＮ３の電圧を増幅してノードＮ２（センスアンプ１２０の出力ノードに相当）に出力する。帰還スイッチ１４０は、ノードＮ２とノードＮ３との間に設けられる。帰還スイッチ１４０は、制御信号ＳＷＰの反転信号である制御信号／ＳＷＰに応答してオンする。
【００７７】
センスアンプ１４６は、予め定められた基準電圧ＶｃｐとノードＮ３の電圧差を増幅して出力する。ラッチ回路１４８は、データ読出動作時にセンスアンプ１４６の出力をラッチして読出データＲＤＴとして出力する。ラッチ回路１４８から読出された読出データＲＤＴは、出力バッファ１９０を介してデータ出力端子４ａからの読出データＤＯＵＴとして出力される。このように、複数段のセンスアンプ１２０，１４６によって、ノードＮ１およびＮ３間の電圧差を増幅するので、十分な動作マージンを確保することができる。また、第２段のセンスアンプ１４６に入力される基準電圧Ｖｃｐのレベル調整によって感度を変更できるので、製造時の素子特性ばらつきに起因する感度の変化を補正することができる。
【００７８】
トランジスタ１０５は、ＮチャンネルＭＯＳトランジスタで構成され、データ読出時に活性化（「Ｈ」レベル）される制御信号ＲＡＤの反転信号である制御信号／ＲＡＤをゲートに受ける。すなわち、トランジスタ１０５は、データ読出を実行するとき以外においては、ターンオンされる。
【００７９】
したがって、データ読出前において、トランジスタ１０５のターンオンによって、データ線ＤＩＯは、プリチャージ電圧Ｖｐｃと結合される。この段階では、データ線ＤＩＯは、各メモリセル列における読出選択ゲートＲＣＳＧがターンオフによってビット線ＢＬおよびメモリセルＭＣとは切り離されているため、プリチャージ電圧Ｖｐｃに充電される。
【００８０】
データ読出が開始されると、選択行のワード線ＷＬおよび選択列のリードコラム選択線ＲＣＳＬが「Ｈ」レベルに活性化されて、データ線ＤＩＯは、選択メモリセルを介して固定電圧Ｖｓｓ（接地電圧ＧＮＤ）へプルダウンされる。これに伴い、プリチャージ電圧Ｖｐｃによって選択メモリセルを通過するデータ読出電流Ｉｓが供給され、データ線ＤＩＯには、選択メモリセルの電気抵抗に応じた電圧が生じることになる。
【００８１】
次に、データ読出回路１００の動作を図３を用いて詳細に説明する。
図３は、図２に示したデータ読出回路の主要部分の構成を示す回路図である。
【００８２】
図３を参照して、センスアンプ１２０は、電源電圧Ｖｃｃ２とノードＮ２およびＮ４との間にそれぞれ接続されたＰチャネルＭＯＳトランジスタ１２２および１２４と、ノードＮ２およびＮ４と固定電圧Ｖｓｓの間にそれぞれ接続されたＮチャネルＭＯＳトランジスタ１２６および１２８とを備える。トランジスタ１２２および１２４の各ゲートはノードＮ４と接続され、トランジスタ１２６のゲートはノードＮ３と接続され、トランジスタ１２８のゲートはノードＮ１と接続されている。すなわち、トランジスタ１２２〜１２８は、ノードＮ１，Ｎ３を入力ノードとし、ノードＮ２を出力ノードとする「差動増幅アンプ」として動作する。
【００８３】
電圧保持キャパシタ１３０および帰還スイッチ１４０、センスアンプ１４６およびラッチ回路１４８の配置は、図２で説明したので詳細な説明は繰り返さない。
【００８４】
データ読出動作前においては、ノードＮ１にはプリチャージ電圧が供給されている。また、帰還スイッチ１４０は、オンしておりノードＮ２とノードＮ３はショートしている。
【００８５】
この状態からデータ読出動作が開始されて、データ線ＤＩＯは、選択メモリセルを介して固定電圧Ｖｓｓ（接地電圧ＧＮＤ）にプルダウンされる。これにより、データ線ＤＩＯの電圧は、選択メモリセルの通過電流、すなわち選択メモリセルの電気抵抗に応じてプリチャージ電圧Ｖｐｃより低下する。データ読出時におけるデータ線ＤＩＯの電圧は、選択メモリセルのインピーダンス（電気抵抗）の関係によって決定される。
【００８６】
１回のデータ読出動作が開始されてからの前半期間すなわち後述する初期データ読出動作においては、制御信号／ＳＷＰは「Ｈ」レベルに活性化されている。したがって、帰還スイッチ１４０がターンオンするので、ノードＮ２およびノードＮ３はショートされたままである。この結果、バーチャルショート効果によりノードＮ１とノードＮ２およびＮ３は、センスアンプ１２０による負帰還動作によって、仮想的にショートされた状態となり、同電圧レベルに設定される。この状態におけるノードＮ３の電圧は、電圧保持キャパシタ１３０によって保持される。
【００８７】
厳密には、センスアンプ１２０を構成する回路素子の素子特性ばらつきによって、ノードＮ１およびＮ３が同電圧に設定されないケースも生じ得るが、このようなばらつきも含めて、ノードＮ３の電圧がノードＮ１の電圧に応じて平衡状態に設定されるので、このようなセンスアンプのオフセット調整も併せて行なっていることになる。
【００８８】
その後、１回のデータ読出動作が開始されてからの後半期間すなわち後述する所定データ読出動作においては、ノードＮ２とノードＮ３とは電気的に切り離される。この状態で、ノードＮ３は開放状態となり、現在の電圧状態が電圧保持キャパシタ１３０によって保持される。次に再度の読出の際にメモリセルの抵抗値が変化するとノードＮ０の電圧が変化するとともにノードＮ１の電圧も変化する。この変化に応じてノードＮ２が変化する。ノードＮ３の電圧は電圧保持キャパシタ１３０によって所定の電圧状態に保持されているためノードＮ１とノードＮ３には電圧差が生じる。これに伴いセンスアンプ１２０はこの電圧差を増幅しノードＮ２に出力する。
【００８９】
図４は、実施の形態１に従うメモリアレイに対する１回のデータ読出動作を説明するフローチャートである。
【００９０】
図４を参照して、実施の形態１に従う構成においては、１回のデータ読出動作が開始されると（ステップＳ１）、まず初期データ読出動作として、選択メモリセルの磁化方向がデータ読出動作前と同様である状態、すなわち、選択メモリセルが本来読出されるべき記憶データを保持した状態においてデータ読出を実行する。初期データ読出動作時におけるデータ線ＤＩＯの電圧（以下、単に「データ線電圧」とも称する）は、ノードＮ３に伝達され保持される（ステップＳ２）。
【００９１】
次に、所定書込動作として、選択メモリセルへ所定レベル（たとえば“０”）のデータが書込まれる。すなわち、選択メモリセルは、所定レベルのデータを書込むためのデータ書込磁界の印加を受ける（ステップＳ３）。さらに、選択メモリセルへ当該所定レベル（“０”）のデータが書込まれた状態での、選択メモリセル群を対象とするデータ読出が所定データ読出動作として実行される。このときのデータ線電圧は、ノードＮ１へ伝達される（ステップＳ４）。
【００９２】
所定データ読出動作において、先行する所定書込動作における強制的な書込データレベルが選択メモリセルの記憶データと一致しているときは、データ線電圧は初期データ読出時と同レベルとなる。一方、先行する所定書込動作で選択メモリセルの記憶データと異なるレベルのデータを強制的に書込んだときには、後続の所定データ読出動作において、データ線電圧は初期データ読出時と比較して、上昇あるいは下降する。
【００９３】
初期データ読出動作から所定データ読出動作までが終了した時点で、ノードＮ１およびＮ３には、所定データ読出動作および初期データ読出動作のそれぞれにおけるデータ線電圧が保持される。この状態で、ノードＮ１およびＮ３の電圧比較に基づいて、選択メモリセルからの記憶データを示す読出データＲＤＴを確定する（ステップＳ５）。データ線電圧は、上記の２つの読出動作間でのデータ線電圧の比較を行なうことによって、選択メモリセルの記憶データを抽出して検知することができる。
【００９４】
次に、ステップＳ５で確定された読出データＲＤＴが、所定書込動作で書込まれたデータ（“０”）と同一であるかどうかが判定される（ステップＳ６）。選択メモリセルの記憶データと確定された読出データＲＤＴとが不一致である場合には、読出データＲＤＴの確定後において、選択メモリセルに対して、読出データＲＤＴの再書込が実行される（ステップＳ７）。これにより、読出動作シーケンス内で所定のデータ書込を受けた選択メモリセルについて、その記憶データを再現して、データ読出前の状態を再現することができる。一方、選択メモリセルの記憶データと確定された読出データＲＤＴとが同一である場合には、次のデータ再書込動作（ステップＳ７）をスキップして、１回のデータ読出動作を終了する（ステップＳ８）。両者のレベルが同一である場合には、データ再書込動作の実行前において、選択メモリセルの記憶データが、後続のステップＳ６で再書込しようとするデータ（読出データＲＤＴ）と既に同じレベルであるため、データ再書込動作を実行する必要がない。この結果、不要な再書込動作を省略して、データ読出動作時の消費電流を削減することが可能となる。なお、当該判定動作をライトドライバ制御回路１８０で実行することが可能である。
【００９５】
図５は、本発明の実施の形態１に従うデータ読出動作を説明する動作波形図である。
【００９６】
図５を参照して、本発明の実施の形態に従う１回のデータ読出動作は、たとえばクロック信号ＣＬＫに同期して実行させることができる。
【００９７】
ここで、データ読出動作を説明する前にデータ書込動作について説明する。
クロック信号ＣＬＫの活性化エッジである時刻ｔ００において、チップセレクト信号ＣＳおよびライトコマンドＷＴが取込まれると、データ書込動作が実行される。データ書込動作においては、選択行のデジット線ＷＤＬが活性化されるとともに選択列のビット線ＢＬには書込データに対応するデータ書込電流が供給される。たとえばデータ（“１”）に対応するデータ書込電流−Ｉｗが供給されるとすると選択メモリセルに対してデータ（“１”）が書き込まれる。
【００９８】
次に、当該データ（“１”）が書き込まれた選択メモリセルのデータ読出について説明する。
【００９９】
すなわち、クロック信号ＣＬＫの活性化エッジである時刻ｔ０において、チップセレクト信号ＣＳおよびリードコマンドＲＤが取込まれると、初期データ読出動作が実行される。初期データ読出動作においては、選択行のワード線ＷＬが活性化状態であるとともに、選択列のビット線ＢＬにはデータ読出電流Ｉｓが供給される。データ読出電流Ｉｓによってデータ線ＤＩＯに生じた電圧、すなわち、選択メモリセルが本来の記憶データを保持する状態でのデータ線電圧は、ノードＮ１に伝達される。ここで、制御信号ＳＷＰは「Ｌ」レベルその反転信号である制御信号／ＳＷＰは「Ｈ」レベルであるため帰還スイッチ１４０はオンしている。したがって、バーチャルショート効果により、記憶データ（“１”）に対応するデータ線電圧がノードＮ３に伝達され保持される。
【０１００】
次にクロック信号ＣＬＫの１サイクル内の時刻ｔ１から、所定書込動作が実行される。ここでは、クロック信号ＣＬＫの１サイクル内すなわちデータ読出と同一サイクル内にデータ書込を連続的に実行するいわゆるリードモディファイライトが実行される。具体的には制御信号ＲＷＥに応答してライトデジット線ドライバ８５が活性化されて選択行のライトデジット線ＷＤＬにデータ書込電流Ｉｐが流され、選択列のビット線ＢＬにはデータ書込電流＋Ｉｗが流されて、選択メモリセルに対して、所定レベルのデータ（“０”）が強制的に書込まれる。
【０１０１】
さらに、次のクロック活性化エッジである時刻ｔ２からは所定データ読出動作が実行される。具体的には選択行のワード線ＷＬが活性化された状態で、選択列のビット線ＢＬに対してデータ読出電流Ｉｓが供給される。データ読出電流Ｉｓによってデータ線ＤＩＯに生じた電圧、すなわち、選択メモリセルが“０”データを保持する状態でのデータ線電圧がノードＮ１に伝達される。
【０１０２】
所定データ読出動作の実行によって、ノードＮ１およびＮ３において、選択メモリセルが記憶データ“０”およびデータ“１”を保持する状態にそれぞれ対応するデータ線電圧となり、これに伴いノードＮ１およびＮ３の電圧差に基づいて時刻ｔ３において読出データＲＤＴを生成することができる。
【０１０３】
さらに、時刻ｔ３以降に読出データＲＤＴに応じた読出データＤＯＵＴがデータ出力端子４ａから出力される。また、これと並列して、選択メモリセルに対するデータ再書込動作が実行される。すなわち、制御信号ＲＷＥに応答してライトデジット線ドライバ８５が活性化されて選択行のライトデジット線ＷＤＬにデータ書込電流Ｉｐが流され、選択列のビット線ＢＬには、読出データＲＤＴのレベルに応じて、データ書込電流＋Ｉｗまたは−Ｉｗが流される。ここでは、データ（“１”）に対応してデータ書込電流−Ｉｗが流される。これにより、選択メモリセルに対して、読出データＲＤＴと同一レベルのデータが書込まれて、選択メモリセルは、データ読出動作前と同様の状態に復帰する。
【０１０４】
上記の例においては、選択メモリセルの記憶データが（“１”）として説明したがデータ（“０”）である場合にも同様に適用できる。すなわち、所定書込動作と同じレベルの記憶データが選択メモリセルに記憶されていた場合、電圧差は生じず、そのままの電圧が出力される。２段目のセンスアンプ１４６においては既知のデータとの比較に応じて読出データＲＤＴを生成するため電圧差が生じない場合にはデータ（“０”）を出力する。
【０１０５】
上記の例においては所定書込動作において選択メモリセルに書込むデータレベルはデータ（“０”）として説明したがデータ（“１”）を書き込んで所定データ読出動作を実行することも同様に可能である。
【０１０６】
また、データ再書込時に上述したように、所定データと同一のデータが選択メモリセルから読み出された場合にはデータ再書込動作を実行しないようにすることも可能である。この結果不要な再書込動作を省略して、データ読出動作時の消費電流を削減することが可能となる。
【０１０７】
さらに、選択メモリセルに対する１回のデータ読出動作において、リファレンスセルを用いることなく、選択メモリセル群に対するアクセスのみでデータ読出を実行することができる。すなわち、同一のメモリセル、同一のビット線、同一のデータ線および同一のセンスアンプ等が含まれる同一のデータ読出経路によって実行される電圧比較に基づいて、いわゆるセルフリファレンス方式でデータ読出が実行される。
【０１０８】
この結果、データ読出経路を構成する各回路における製造ばらつきに起因するオフセット等の影響を回避して、データ読出動作を高精度化できる。すなわち、選択メモリセルからのデータ読出を、リファレンスセル等の他のメモリセルや、これに付随するデータ読出回路系との比較に基づいて実行するよりも、製造ばらつき等の影響を排除して、高精度のデータ読出を実行することが可能となる。また、リファレンスセルが不要であるので、各ＭＴＪメモリセルにデータ記憶を実行させて、全てのＭＴＪメモリセルを有効ビットとして用いることができる。
【０１０９】
また、本構成のごとくリードとライトを同一の１クロックサイクル内において連続的に実行する方式であるいわゆるリードモディファイライトを採用することにより１回のデータ読出動作をさらに高速化することができる。
【０１１０】
また、ワード線ＷＬは、一回のデータ読出動作において活性化状態（「Ｈ」レベル）を維持するため充放電に伴う消費電力を低減することができる。
【０１１１】
（実施の形態１の変形例）
本実施の形態１の変形例においては、メモリアレイを構成するメモリセルＭＣをアクセストランジスタＡＴＲを取除いた１ＴＭＲ型のＭＴＪメモリセルＭＣ＃に置換した場合のデータ読出動作について説明する。
【０１１２】
図６は、本発明の実施の形態１の変形例に従うメモリアレイに対してデータ読出動作およびデータ書込動作を実行するための回路群の構成を示す回路図である。
【０１１３】
図６を参照して、本実施の形態１の変形例に従う当該回路群は、本実施の形態１の回路群と比較して、メモリアレイ１０をメモリアレイ１０＃にした点と、行選択回路２０および２１を行選択回路２０＃および２１＃に置換した点とか異なる。その他の点は、図２の実施の形態１で示した回路群と同様であるのでその詳細な説明は繰り返さない。
【０１１４】
メモリアレイ１０＃は、メモリアレイ１０と比較して行列状に配置されたメモリセルＭＣをメモリセルＭＣ＃に置換した点が異なる。
【０１１５】
図７は、アクセストランジスタＡＴＲを取り除いた１ＴＭＲ型のＭＴＪメモリセルＭＣ＃を示す回路図である。
【０１１６】
図７を参照して、トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬとソース線ＳＬとの間に配置される。すなわち、図７のＭＴＪメモリセルＭＣ＃は、図２１のＭＴＪメモリセルと比較して、アクセストランジスタＡＴＲおよびワード線ＷＬを取り除いてトンネル磁気抵抗素子ＴＭＲとソース線ＳＬとを直接電気的に結合した点が異なる。
【０１１７】
図８は、図７で示したＭＴＪメモリセルＭＣ＃の構造図である。
図８を参照して、トンネル磁気抵抗素子ＴＭＲは、ソース線ＳＬとビット線ＢＬとの間に形成される。また、ライトデジット線ＷＤＬは、ソース線ＳＬの下層にソース線ＳＬと平行に配置される。
【０１１８】
行選択回路２０＃および２１＃は、行選択回路２０および２１と比較してメモリセル行毎に配置されたワード線ドライバ８０の代わりにソース線ドライバ８０＃を有する。図示しないが各ソース線ドライバ８０＃は、電源電圧Ｖｃｃ２および固定電圧Ｖｓｓの供給を受ける。各ソース線ドライバ８０＃は、各ソース線ＳＬの一端側に設けられ、メモリセル行のデコード結果を示すロウデコード信号Ｒｄ（１）〜Ｒｄ（４），・・・の対応する１つに基づいて、対応するソース線ＳＬの活性化を制御する。具体的には、ソース線ＳＬは、ソース線ドライバ８０＃によって、活性化時には電源電圧Ｖｃｃ２（「Ｈ」レベル）と接続され、非活性化時には固定電圧Ｖｓｓと接続される。その他の点は、図２の行選択回路２０および２１と同様の構成であるのでその詳細な説明は繰り返さない。
【０１１９】
図９は、データ読出時において選択セルを流れるデータ読出電流Ｉｓの概念図である。
【０１２０】
図９を参照して、データ読出時において、選択メモリセルに対応するソース線ドライバが活性化された場合、非選択メモリセルに対応するソース線ドライバは非活性化されている。したがって、選択メモリセルは、電源電圧Ｖｃｃ２と電気的に結合され、非選択メモリセルは固定電圧Ｖｓｓと電気的に結合される。これに伴い、選択メモリセルを介してビット線を共有する選択列の非選択メモリセルに対して電流経路が形成されることとなる。すなわち、選択列のビット線と接続されたメモリセル群全体の合成抵抗に応じた値のデータ読出電流Ｉｓが流れることとなる。この結果、データ線ＤＩＯには当該合成抵抗に応じた電圧が生じることになる。
【０１２１】
図１０は、本発明の実施の形態１の変形例に従う１回のデータ読出動作を説明する動作波形図である。
【０１２２】
図１０を参照して、本発明の実施の形態に従う１回のデータ読出動作は、たとえばクロック信号ＣＬＫに同期して実行させることができる。
【０１２３】
ここで、データ読出動作を説明する前にデータ書込動作について説明する。
クロック信号ＣＬＫの活性化エッジである時刻ｔ００において、チップセレクト信号ＣＳおよびライトコマンドＷＴが取込まれると、データ書込動作が実行される。データ書込動作においては、選択行のライトデジット線ＷＤＬが活性化されるとともに選択列のビット線ＢＬには書込データに対応するデータ書込電流が供給される。たとえばデータ（“１”）に対応するデータ書込電流−Ｉｗが供給されるとすると選択メモリセルに対してデータ（“１”）が書き込まれる。
【０１２４】
次に、当該データ（“１”）が書き込まれた選択メモリセルの１回のデータ読出動作について説明する。
【０１２５】
すなわち、クロック信号ＣＬＫの活性化エッジである時刻ｔ０において、チップセレクト信号ＣＳおよびリードコマンドＲＤが取込まれると、初期データ読出動作が実行される。初期データ読出動作においては、選択行のソース線ＳＬが活性化されることにより選択メモリセルを介して選択列のビット線ＢＬにデータ読出電流Ｉｓが供給される。データ読出電流Ｉｓによってデータ線ＤＩＯに生じた電圧、すなわち、選択メモリセルが本来の記憶データを保持する状態でのデータ線電圧は、ノードＮ１に伝達される。ここでは、記憶データ（“１”）を選択メモリセルが有する場合において、選択列に対応する選択メモリセルおよび非選択メモリセルの合成抵抗に対応するデータ線電圧がノードＮ１に伝達される。また、このとき制御信号ＳＷＰ（「Ｌ」レベル）に従う制御信号／ＳＷＰは、「Ｈ」レベルであるため上述したようにバーチャルショート効果によりノードＮ３にデータ線電圧に対応する電圧レベルが保持される。
【０１２６】
次にクロック信号ＣＬＫの１サイクル内の時刻ｔ１から、所定書込動作が実行される。ここでは、クロック信号ＣＬＫの１サイクル内すなわちデータ読出とデータ書込を連続的に実行するいわゆるリードモディファイライトが実行される。具体的には制御信号ＲＷＥに応答してライトデジット線ドライバ８５が活性化されて選択行のライトデジット線ＷＤＬにデータ書込電流Ｉｐが流され、選択列のビット線ＢＬにはデータ書込電流＋Ｉｗが流されて、選択メモリセルに対して、所定レベルのデータ（“０”）が強制的に書込まれる。
【０１２７】
さらに、次のクロック活性化エッジである時刻ｔ２からは所定データ読出動作が実行される。具体的には選択行のソース線ＳＬが活性化された状態で、選択列のビット線ＢＬに対して選択メモリセルを介してデータ読出電流Ｉｓが供給される。データ読出電流Ｉｓによってデータ線ＤＩＯに生じた電圧、すなわち、選択メモリセルが“０”データを保持する状態において、選択列に対応する選択メモリセルおよび非選択メモリセルの合成抵抗に対応するデータ線電圧が、ノードＮ１に伝達される。
【０１２８】
所定データ読出動作の実行によって、ノードＮ１およびＮ３において、選択メモリセルが記憶するデータ“０”およびデータ“１”を保持する状態にそれぞれ対応するデータ線電圧が保持される。したがって、ノードＮ１およびＮ３の電圧差に基づいて時刻ｔ３において読出データＲＤＴを生成することができる。
【０１２９】
さらに、時刻ｔ３以降において読出データＲＤＴに応じた読出データＤＯＵＴがデータ出力端子４ａから出力される。また、これと並列して、選択メモリセルに対するデータ再書込動作が実行される。すなわち、制御信号ＲＷＥに応答してライトデジット線ドライバ８５が活性化されて選択行のライトデジット線ＷＤＬにデータ書込電流Ｉｐが流され、選択列のビット線ＢＬには、読出データＲＤＴのレベルに応じて、データ書込電流＋Ｉｗまたは−Ｉｗが流される。ここでは、データ（“１”）に対応してデータ書込電流−Ｉｗが流される。これにより、選択メモリセルに対して、読出データＲＤＴと同一レベルのデータが書込まれて、選択メモリセルは、データ読出動作前と同様の状態に復帰する。
【０１３０】
本実施の形態１の変形例の如くアクセストランジスタを除くメモリセルＭＣ＃を用いた構成においても実施の形態１と同様のセルフリファレンス読出を実行することができる。これに伴い、アクセストランジスタを半導体基板に設けるために必要としていたメモリセル１個のレイアウト面積を縮小することができ、小面積で大容量のメモリアレイを設計することができる。
【０１３１】
また、データ読出動作期間内において、１クロックサイクル内に読出動作および書込動作を連続的に実行するいわゆるリードモディファイライトを実行することにより高速なセルフリファレンス方式によるデータ読出を実行することが可能となる。
【０１３２】
（実施の形態２）
上記の実施の形態１においては強制的なデータ書込およびデータ読出を繰返してデータ読出動作を実行するセルフリファレンス読出の方式について説明してきたが、本実施の形態２においては選択メモリセルの記憶データを破壊することなくセルフリファレンス読出を実行する構成について説明する。
【０１３３】
まず、本実施の形態２のデータ読出の原理について最初に説明する。
図１１は、本発明の実施の形態２に用いるメモリセルＭＣａの回路図である。
【０１３４】
図１１を参照して、ダイオードを用いたＭＴＪメモリセルＭＣａは、トンネル磁気抵抗素子ＴＭＲおよびアクセスダイオードＤＹを備える。ＭＴＪメモリセルＭＣａは、ワード線をリード用のソース線ＳＬとライトデジット線ＷＤＬとに分割して配置した点が、図２６に示したＭＴＪメモリセルの構成と異なる。ビット線ＢＬは、ライトデジット線ＷＤＬおよびソース線ＳＬと交差する方向に配置され、トンネル磁気抵抗素子ＴＭＲと電気的に結合される。アクセスダイオードＤＹは、トンネル磁気抵抗素子ＴＭＲからソース線ＳＬに向かう方向を順方向として両者の間に結合される。ライトデジット線ＷＤＬは、他の配線と接続されることなくトンネル磁気抵抗素子ＴＭＲと近接して設けられる。
【０１３５】
ＭＴＪメモリセルＭＣａにおいては、データ書込時においてソース線ＳＬに電流を流す必要がない。上述した図２６で示されたＭＴＪメモリセルにおいては、ソース線ＳＬおよびビット線ＢＬに電流をそれぞれ供給する必要があるため電源電圧相当の高電圧がトンネル磁気抵抗素子ＴＭＲに印加される可能性がある。このためトンネル磁気抵抗素子ＴＭＲが破壊されてしまうことがあるが本構成においては、ソース線ＳＬに電流は流れないためトンネル磁気抵抗素子ＴＭＲに高電圧が印可されることはなく、図２６に示されたＭＴＪメモリセルＭＣと比較して、データ書込動作の安定化を図ることができる。
【０１３６】
図１２は、ＭＴＪメモリセルＭＣａの構造図である。図１２を参照して、ＭＴＪメモリセルＭＣａは、独立した配線として配置されるライトデジット線ＷＤＬをさらに備える点で図２７に示したＭＴＪメモリセルの構造と異なる。その他の部分の構造は、図２７で説明した構造と同様であるので詳細な説明は繰返さない。
【０１３７】
以下の説明で明らかになるように、本願発明においては、選択メモリセルに対してバイアス磁界を印加することによって、セルフリファレンス方式のデータ読出を高速化することを目的とする。
【０１３８】
図１３は、ＭＴＪメモリセルに対して磁界を印加するための電流および、ＭＴＪメモリセルの電気抵抗の関係（ヒステリシス特性）を示す概念図である。
【０１３９】
図１３を参照して、横軸には、ビット線を流れるビット線電流Ｉ（ＢＬ）が示され、縦軸にはＭＴＪメモリセルの電気抵抗Ｒｃｅｌｌが示される。ビット線電流Ｉ（ＢＬ）によって生じる磁界は、図１１に示した自由磁化層ＶＬにおいて、磁化容易軸方向（ＥＡ）に沿った方向を有する。一方、ライトデジット線ＷＤＬを流れるデジット線電流Ｉ（ＷＤＬ）によって生じる磁界は、自由磁化層ＶＬにおいて、磁化困難軸方向（ＨＡ）に沿った方向を有する。
【０１４０】
したがって、ビット線電流Ｉ（ＢＬ）が、自由磁化層ＶＬの磁化方向を反転させるためのしきい値を超えると、自由磁化層ＶＬの磁化方向が反転されて、メモリセル抵抗Ｒｃｅｌｌが変化する。図２においては、プラス方向のビット線電流Ｉ（ＢＬ）がしきい値を超えて流された場合にはメモリセル抵抗Ｒｃｅｌｌが最大値Ｒｍａｘとなり、マイナス方向のビット線電流Ｉ（ＢＬ）がしきい値を超えて流された場合には、メモリセル抵抗Ｒｃｅｌｌが最小値Ｒｍｉｎとなる。このようなビット線電流Ｉ（ＢＬ）のしきい値は、ライトデジット線ＷＤＬを流れる電流Ｉ（ＷＤＬ）によって異なる。
【０１４１】
まず、ライトデジット線ＷＤＬを流れるデジット線電流Ｉ（ＷＤＬ）＝０である場合におけるメモリセル抵抗Ｒｃｅｌｌのヒステリシス特性が、図１３中に点線で示される。この場合における、ビット線電流Ｉ（ＢＬ）のプラス方向およびマイナス方向のしきい値を、それぞれＩｔ０および−Ｉｔ０とする。
【０１４２】
これに対して、ライトデジット線ＷＤＬに電流が流される場合には、ビット線電流Ｉ（ＢＬ）のしきい値が低下する。図１３には、デジット線電流Ｉ（ＷＤＬ）＝Ｉｐである場合のメモリセル抵抗Ｒｃｅｌｌのヒステリシス特性が実線で示される。デジット線電流Ｉ（ＷＤＬ）によって生じる磁化困難軸方向の磁界の影響によって、ビット線電流Ｉ（ＢＬ）のプラス方向およびマイナス方向のしきい値は、それぞれＩｔ１（Ｉｔ１＜Ｉｔ０）および−Ｉｔ１（−Ｉｔ１＞−Ｉｔ０）に変化する。このヒステリシス特性は、データ書込動作時におけるメモリセル抵抗Ｒｃｅｌｌの挙動を示している。したがって、データ書込動作時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ書込電流＋Ｉｗおよび−Ｉｗは、Ｉｔ１＜＋Ｉｗ＜Ｉｔ０および−Ｉｔ０＜−Ｉｗ＜−Ｉｔ１の範囲に設定されている。
【０１４３】
一方、データ読出動作時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ読出電流Ｉｓは、選択メモリセルや寄生容量等をＲＣ負荷として接続されたデータ線ＤＩＯの充電電流として流れるので、データ書込時におけるビット線電流Ｉ（ＢＬ）、すなわちデータ書込電流±Ｉｗと比較すると、２〜３桁小さいレベルとなるのが一般的である。したがって、図１３中では、データ読出電流Ｉｓ≒０とみなすことができる。
【０１４４】
データ読出前の状態においては、図１３中における（ａ）または（ｃ）の状態、すなわち選択メモリセルが電気抵抗ＲｍｉｎまたはＲｍａｘのいずれかを有するように、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層の磁化方向が設定されている。
【０１４５】
図１４は、図１３に示した各状態におけるトンネル磁気抵抗素子の磁化方向を説明する概念図である。
【０１４６】
図１４（ａ）は、図１３（ａ）における状態の磁化方向を示している。この状態においては、自由磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向とは平行であるので、メモリセル抵抗Ｒｃｅｌｌは、最小値Ｒｍｉｎに設定される。
【０１４７】
図１４（ｃ）は、図１３（ｃ）における状態の磁化方向を示している。この状態においては、自由磁化層ＶＬの磁化方向と、固定磁化層ＦＬの磁化方向とは反平行（逆方向）であるので、メモリセル抵抗Ｒｃｅｌｌは、最大値Ｒｍａｘに設定される。
【０１４８】
この状態から、ライトデジット線ＷＤＬに対して所定電流（たとえばデータ書込電流Ｉｐ）を流すと、自由磁化層ＶＬの磁化方向は、反転される状態には至らないものの、ある程度回転されて、トンネル磁気抵抗素子ＴＭＲの電気抵抗Ｒｃｅｌｌが変化する。
【０１４９】
たとえば、図１４（ｂ）に示されるように、図１４（ａ）の磁化状態から、デジット線電流Ｉ（ＷＤＬ）による磁化困難軸（ＨＡ）方向の所定バイアス磁界がさらに印加された場合には、自由磁化層ＶＬの磁化方向は、いくらか回転して、固定磁化層ＦＬの磁化方向と所定の角度を成すようになる。これにより、図１４（ｂ）に対応する磁化状態では、メモリセル抵抗Ｒｃｅｌｌは、最小値ＲｍｉｎからＲｍ０に上昇する。
【０１５０】
同様に、図１４（ｃ）の磁化状態から、同様の所定バイアス磁界がさらに印加された場合には、自由磁化層ＶＬの磁化方向はいくらか回転して、固定磁化層ＦＬの磁化方向と所定の角度を成すようになる。これにより、図１４（ｄ）に対応する磁化状態では、メモリセル抵抗Ｒｃｅｌｌは、最大値ＲｍａｘからＲｍ１に下降する。
【０１５１】
このように、磁化困難軸（ＨＡ）方向のバイアス磁界を印加することによって、最大値Ｒｍａｘに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌが低下する一方で、最小値Ｒｍｉｎに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌは上昇する。
【０１５２】
図１５は、所定バイアス磁界を印加することによってＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌの抵抗値が変化する概念図である。
【０１５３】
図１５を参照して、上記において説明したように所定バイアス磁界を印加することにより最大値Ｒｍａｘから抵抗値が変化する。具体的には磁化困難軸（ＨＡ）方向のバイアス磁界を印加することによって、最大値Ｒｍａｘに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌは、最大値Ｒｍａｘの値からＲｍ１に下降する。一方、最小値Ｒｍｉｎに対応するデータを記憶するＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌは、上述したように最小値Ｒｍｉｎの値からＲｍ０に上昇する。
【０１５４】
このように、ある記憶データが書込まれたＭＴＪメモリセルに対して、磁化困難軸方向のバイアス磁界を印加すれば、記憶データに応じた極性の電気抵抗の変化をメモリセル抵抗Ｒｃｅｌｌに生じさせることができる。すなわち、バイアス磁界の印加に応答して生じるメモリセル抵抗Ｒｃｅｌｌの変化は、記憶データレベルに応じて、異なる極性を有する。本実施の形態２においては、このようなＭＴＪメモリセルの磁化特性を利用して、データ読出を実行する。
【０１５５】
図１６は、本発明の実施の形態２に従うデータ読出動作およびデータ書込動作を実行するための回路群の構成図である。
【０１５６】
図１６を参照して、本発明の実施の形態２に従う回路群は、図２のメモリアレイ１０の代わりにメモリアレイ１０ａに置換した点が異なる。図示しないがメモリアレイ１０ａにおいては、図１１で示したメモリセルＭＣａが行列状に配置されている。図１６においては、一例として１つのメモリセルＭＣａが示されている。
【０１５７】
メモリアレイ１０ａにおいて、メモリセル行に対応してソース線ＳＬおよびライトデジット線ＷＤＬが配置される。また、メモリセル列に対応してビット線ＢＬが配置される。ＭＴＪメモリセルＭＣａの各々は、対応するビット線ＢＬおよびソース線ＳＬの間に直列接続されるトンネル磁気抵抗素子ＴＭＲおよびアクセスダイオードＤＹを含む。
【０１５８】
次に、メモリアレイ１０における行選択を実行するための行選択回路２０ａおよび２１ａの回路構成について説明する。
【０１５９】
行選択回路２０ａは、ライトデジット線ＷＤＬと固定電圧Ｖｓｓとを電気的に結合する。
【０１６０】
行選択回路２１ａは、ロウアドレスＲＡおよびデータ書込を指示するための制御信号ＷＥおよびデータ読出を指示するための制御信号ＲＥに応答して行選択を実行する選択制御回路２２と、各行毎に配置されるソース線ドライバＷＤｒおよびライトデジット線ドライバＤＤｒとを含む。
【０１６１】
選択制御回路は、データ書込時に選択線ＷＲＳＬを活性化（「Ｌ」レベル）する。また、データ読出時に選択線ＤＲＳＬを活性化（「Ｌ」レベル）する。
【０１６２】
ソース線ドライバＷＤｒは、トランジスタ４３および４４を含む。トランジスタ４３および４４は、電源電圧Ｖｃｃとソース線ＳＬとの間に直列に接続され、それぞれのゲートは選択線ＷＲＳＬの選択信号および基準信号Ｖｒｅｆ１の入力を受ける。この基準信号Ｖｒｅｆ１によりソース線ＳＬがフル振幅しないように調整される。なお、一例として、トランジスタ４３は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ４４は、ＮチャンネルＭＯＳトランジスタとする。
【０１６３】
ライトデジット線ドライバＤＤｒは、トランジスタ４２を含む。トランジスタ４２は、電源電圧Ｖｃｃとライトデジット線ＷＤＬとの間に配置され、そのゲートは選択線ＤＲＳＬの選択信号の入力を受ける。
【０１６４】
列デコーダ２５は、コラムアドレスＣＡおよび制御信号ＷＥに応答して選択的に列選択線ＣＳＬＷを活性化（「Ｈ」レベル）させる。また、コラムアドレスＣＡおよび制御信号ＲＥに応答して選択的に列選択線ＣＳＬＲを活性化（「Ｈ」レベル）させる。
【０１６５】
次に、読出／書込制御回路３０ａおよび３５ａの構成について説明する。
読出／書込制御回路３５ａは、メモリセル列毎に設けられビット線ＢＬの一端側の接続を制御する列選択ゲートＣＳＧＷａと、ライトドライバ４０とを含む。列選択ゲートＣＳＧＷａは、列選択線ＣＳＬＷの活性化に応答してライトドライバ４０とビット線ＢＬとを電気的に結合する。ライトドライバ４０は、入力データＤＩＮの反転信号である入力データ／ＤＩＮに応じて、対応するビット線の一端側を図示しない電源電圧Ｖｃｃ１および固定電圧Ｖｓｓのいずれかで駆動する。
【０１６６】
また、読出／書込制御回路３０ａは、列選択ゲートＣＳＧＷｂと、ライトドライバ４１とを含む。列選択ゲートＣＳＧＷｂは、列選択線ＣＳＬＷの活性化に応答してライトドライバ４１とビット線ＢＬとを電気的に結合する。ライトドライバ４１は、入力データＤＩＮに応じて、対応するビット線の多端側を図示しない電源電圧Ｖｃｃ１および固定電圧Ｖｓｓのいずれかで駆動する。
【０１６７】
また、読出／書込制御回路３０ａは、データ読出に用いられるための列選択ゲートＣＳＧＲと、センスアンプＳＡと、増幅器７０とを含む。
【０１６８】
列選択ゲートＣＳＧＲは、メモリセル列毎に設けられ列選択線ＣＳＬＲの活性化に応答してビット線ＢＬとノードＮＮ０とを電気的に結合する。
【０１６９】
センスアンプＳＡは、ビット線ＢＬを通過するデータ読出電流の電流変動を電圧変動に変換してノードＳＡＯから出力する。
【０１７０】
センスアンプＳＡは、トランジスタ６０〜６３を含む。トランジスタ６０および６１は、出力ノードＳＡＯと電源電圧Ｖｃｃとの間に互いに直列に電気的に結合され、それぞれのゲートはデータ読出時に活性化されるセンスアンプイネーブル信号ＳＡＥの反転信号であるセンスアンプイネーブル信号／ＳＡＥおよび基準信号ＶｒｅｆＰの入力を受ける。基準信号ＶｒｅｆＰの電圧レベルに応答してセンスアンプＳＡの出力ノードＳＡＯに生成される電圧レベルを調整することができる。また、トランジスタ６２は、ノードＳＡＯと固定電圧Ｖｓｓとの間に配置され、そのゲートはノードＮＮ０と接続される。また、トランジスタ６３は、ノードＮＮ０と固定電圧Ｖｓｓとの間に配置され、そのゲートは基準信号Ｖｒｅｆ２の入力を受ける。この基準信号Ｖｒｅｆ２に応答してトランジスタ６３を通過する電流量が調整され、センスアンプＳＡの応答速度を調整することができる。
【０１７１】
なお、一例としてトランジスタ６０および６１は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ６２および６３は、ＮチャンネルＭＯＳトランジスタとする。
【０１７２】
増幅器７０は、センスアンプＳＡで生成されたデータを増幅して読出データＤＯＵＴとして出力する。増幅器７０は、プリチャージ回路ＰＲＣとクロスラッチ回路ＣＲＬと、キャパシタ６５および６６とを含む。
【０１７３】
クロスラッチ回路ＣＲＬは、トランジスタ７１〜７６を含む。トランジスタ７１は、電源電圧ＶｃｃとノードＮＮ１との間に配置され、そのゲートはデータ読出動作時に活性化される制御信号ＰＡＥの反転信号である制御信号／ＰＡＥの入力を受ける。また、トランジスタ７２は、ノードＮＮ１とノードＮＮ２との間に配置される。また、トランジスタ７４は、ノードＮＮ２とノードＮＮ４との間に配置される。トランジスタ７２および７４のゲートは、ノードＮＮ３と電気的に結合される。トランジスタ７３は、ノードＮＮ１とノードＮＮ３との間に配置される。また、トランジスタ７５は、ノードＮＮ３とノードＮＮ４との間に配置される。トランジスタ７３および７５は、ノードＮＮ２と電気的に結合される。トランジスタ７６は、ノードＮＮ４と固定電圧Ｖｓｓとの間に配置され、そのゲートは制御信号ＰＡＥの入力を受ける。なお、一例としてトランジスタ７１〜７３は、ＰチャンネルＭＯＳトランジスタとする。また、トランジスタ７４〜７６は、ＮチャンネルＭＯＳトランジスタとする。
【０１７４】
キャパシタ６６は、ノードＮＮ３とノードＳＡＯとの間に配置される。また、キャパシタ６５は、ノードＮＮ２と固定電圧Ｖｓｓとの間に配置される。したがって、キャパシタ６５は、ノードＮＮ２の電圧状態を保持する。
【０１７５】
プリチャージ回路ＰＲＣは、互いに直列に接続された複数のトランジスタＰＲＧを有し、各々制御信号ＰＡＥＱに応答して、電源電圧ＶＰＡ（＝１／２Ｖｃｃ）と接続してプリチャージするとともにノードＮＮ２とノードＮＮ３とをイコライズする。
【０１７６】
図１７は、実施の形態２のデータ書込動作のタイミングチャート図である。
時刻ｔ１において、選択制御回路２２は、ロウアドレスＲＡおよび制御信号ＷＥに応答して選択線ＤＲＳＬを活性化（「Ｌ」レベル）させる。これに伴い、時刻ｔ２においてトランジスタ４２がオンし、ライトデジット線ＷＤＬにデータ書込電流Ｉ（ＷＤＬ）が供給される。
【０１７７】
また、列デコーダ２５は、コラムアドレスＣＡおよび制御信号ＷＥに応答して列選択線ＣＳＬＷを活性化（「Ｈ」レベル）させる。これに伴い列選択ゲートＣＳＧＷａおよびＣＳＧＷｂがオンする。これに伴い、ライトドライバ４０および４１とビット線ＢＬとが電気的に結合される。また、このときの入力データＤＩＮおよび／ＤＩＮは、「Ｈ」レベルおよび「Ｌ」レベルであるため、時刻ｔ２においてライトドライバ４１は電源電圧Ｖｃｃ１によりビット線ＢＬを駆動する。一方、ライトドライバ４０は、ビット線ＢＬの多端側を固定電圧Ｖｓｓと接続する。これにより、データ書込電流Ｉ（ＢＬ）が供給される。
【０１７８】
このデータ書込電流Ｉ（ＢＬ）およびＩ（ＷＤＬ）により選択メモリセルの入力データＤＩＮに対応する記憶データを書き込むことができる。
【０１７９】
本実施の形態２のデータ読出動作について以下において説明する。
１回のデータ読出動作は、選択メモリセルへバイアス磁界が印加されない前半期間と、選択メモリセルへバイアス磁界が印加される後半期間とから構成される。当該後半期間において、選択列のライトデジット線ドライバＤＤｒは、データ書込時と同様に動作して、対応するライトデジット線ＷＤＬを活性化する。すなわち、選択行のライトデジット線ＷＤＬへ供給される電流によってバイアス磁界が発生される。
【０１８０】
バイアス磁界の印加前、すなわち対応するライトデジット線ＷＤＬに電流が流されていない状態（Ｉ（ＷＤＬ）＝０）では、ノードＮＮ０は、選択メモリセルの記憶データに応じた電圧へ落ち着く。
【０１８１】
次に、バイアス磁界の印加後、すなわち選択行に対応するライトデジット線ＷＤＬにバイアス電流を流した状態（Ｉ（ＷＤＬ）＝Ｉｐ）では、選択メモリセルに対して磁化困難軸方向に沿った所定のバイアス磁界が作用する。既に説明したように、このようなバイアス磁界を作用させることによって、選択メモリセルのメモリセル抵抗Ｒｃｅｌｌは、バイアス磁界印加前と比較して、記憶データレベルに応じた極性で変化する。これにより、ノードＮＮ０の電圧は、バイアス磁界印加前よりも上昇あるいは下降する。
【０１８２】
具体的には、選択メモリセルに電気抵抗Ｒｍｉｎに対応する記憶データ（たとえば“０”）が記憶されている場合には、バイアス磁界印加前よりもバイアス磁界印加後の方が、ノードＮＮ０の電圧は高くなる。これは、デジット線電流Ｉ（ＷＤＬ）によるバイアス磁界の作用によってメモリセル抵抗Ｒｃｅｌｌが大きくなるのに応じて、トンネル磁気抵抗素子ＴＭＲを流れる電流が減少するためである。これに対して、選択メモリセルに電気抵抗Ｒｍａｘに対応する記憶データ（たとえば“１”）が記憶されている場合には、バイアス磁界印加前よりもバイアス磁界印加後の方が、ノードＮＮ０の電圧は低くなる。これは、デジット線電流Ｉ（ＷＤＬ）によるバイアス磁界の作用によってメモリセル抵抗Ｒｃｅｌｌが小さくなるのに応じて、トンネル磁気抵抗素子ＴＭＲを流れる電流が増加するためである。
【０１８３】
図１８は、実施の形態２のデータ読出動作のタイミングチャート図である。
データ読出動作前において、増幅器７０のプリチャージ回路ＰＲＣは、制御信号ＰＡＥＱに応答してノードＮＮ２およびＮＮ３をともに電圧ＶＰＡレベル（１／２Ｖｃｃ）にプリチャージしている。したがって、ノードＮＮ２およびノードＮＮ３は同じ電圧レベルに設定されている。
【０１８４】
データ読出時である時刻ｔ１において、選択制御回路２２は、ロウアドレスＲＡおよび制御信号ＲＥの入力に応答して選択線ＷＲＳＬを活性化（「Ｌ」レベル）させる。これに伴い、ソース線ドライバＷＤｒが活性化され、ソース線ＳＬを駆動する。また、同様の時刻に列デコーダ２５は、コラムアドレスＣＡおよび制御信号ＲＥの入力に応答して列選択線ＣＳＬＲを活性化（「Ｈ」レベル）させる。これに伴い、列選択ゲートＣＳＧＲがオンしノードＮＮ０とビット線ＢＬとが電気的に結合される。また、センスアンプイネーブル信号／ＳＡＥも活性化（「Ｌ」レベル）され、センスアンプが動作状態となる。
【０１８５】
これに伴い、ソース線ＳＬから選択メモリセルを介してセンスアンプＳＡに電流経路が形成される。これに伴いセンスアンプＳＡにおいて、センスアンプＳＡの通過電流が変換されて所定の電圧レベルの電圧信号がノードＳＡＯに生成される。このとき、制御信号ＰＡＥＱは、「Ｈ」レベルであるためノードＮＮ２とノードＮＮ３は電源電圧ＶＰＡレベルに設定されている。したがって、ノードＮＮ３から常に一定レベル（電源電圧ＶＰＡ）の出力信号ＤＯＵＴが出力されている。
【０１８６】
次に、時刻ｔ２において、選択制御回路２２は、選択線ＤＲＳＬを活性化（「Ｌ」レベル）させる。これに伴い、ライトデジット線ドライバＤＤｒは、活性化し、選択行のソース線ＳＬは、活性化（「Ｈ」レベル）されたままの状態で、選択行のライトデジット線ＷＤＬに対して、データ書込電流Ｉｐと同等のバイアス電流が徐々に流される。すなわち、選択メモリセルに対してバイアス磁界が徐々に印加される。これに応じて、選択列のビット線ＢＬの電圧は、選択メモリセルの記憶データに応じた極性で変化する（上昇あるいは下降）。また、同様の時刻にプリチャージ回路ＰＲＣは、制御信号ＰＡＥＱを「Ｌ」レベルに設定する。これに伴い、ノードＮＮ２とノードＮＮ３の電気的な結合が切離される。
【０１８７】
ここで、センスアンプＳＡの出力を受ける増幅器７０について考える。
バイアス磁界印加により、センスアンプＳＡを通過する電流がメモリセル抵抗Ｒｃｅｌｌの変化により変動する。これに伴い、ノードＳＡＯの電圧レベルが変動し、キャパシタ６６によってノードＮＮ３に伝達される。したがって、ノードＮＮ２およびＮＮ３の間には、選択メモリセルの記憶データに応じた極性の電圧差が発生する。
【０１８８】
この電圧差が十分に生じた時刻ｔ３において、制御信号ＰＡＥを活性化（「Ｈ」レベル）させる。これに伴い、クロスラッチ回路ＣＲＬは、当該ノードＮＮ２およびノードＮＮ３に生じた電圧差を増幅し、ノードＮＮ３から読出データＤＯＵＴを出力する。
【０１８９】
なお、ライトデジット線ＷＤＬを流れるバイアス電流（データ書込電流Ｉｐ）によって選択メモリセルに印加されたバイアス磁界によっては、トンネル磁気抵抗素子ＴＭＲの磁化方向は反転されない。したがって、時刻ｔ４のデータ読出終了時であるバイアス磁界を消滅させた時点において、選択メモリセルの磁化方向は、データ読出動作前と同一の状態に復帰する。
【０１９０】
このように、本発明の実施の形態２に従うデータ読出動作は、非破壊読出であるので、従来のセルフリファレンス読出のようなデータ再書込動作は不要である。
【０１９１】
さらに、本実施の形態２に従うデータ読出動作は、１回のデータ読出動作内において、強制的なデータ書込およびデータ読出、ならびに、選択メモリセルの記憶データ破壊に伴う再書込が不要であることから、セルフリファレンス読出を高速に実行することができる。
【０１９２】
さらに、本実施の形態２に従うメモリセルＭＣａを用いることによりデータ書込時に用いられるライトデジット線ＷＤＬを流れる電流をバイアス磁界を発生させるためのバイアス電流として用いることにより、データ読出時にバイアス電流を供給するための回路を新たに配置することなく回路構成を簡略化することができる。
【０１９３】
なお、上記の実施の形態２で説明したデータ書込動作およびデータ読出動作については、図７および図８で示したメモリセルＭＣ＃に対しても同様に適用可能である。
【０１９４】
（実施の形態２の変形例）
図１９は、本発明の実施の形態２の変形例に従うデータ読出動作および書込動作を実行する回路群の構成図である。
【０１９５】
図１９を参照して、本発明の実施の形態２の当該回路群は、実施の形態２の当該回路群と比較して、読出／書込制御回路３０ａを読出／書込制御回路３０＃ａに置換した点が異なる。
【０１９６】
読出／書込制御回路３０＃ａは、読出／書込制御回路３０ａと比較して、増幅器７０を増幅器７０＃に置換した点が異なる。その他の点は図１６の読出／書込制御回路と同様であるのでその詳細な説明は繰り返さない。
【０１９７】
増幅器７０＃は、入力信号の変化の度合いを増幅する微分回路ＤＩＦと、プリチャージ回路ＰＲＣと、キャパシタ６５，６６とを含む。
【０１９８】
微分回路ＤＩＦは、オペアンプ５０と、抵抗５１と、トランジスタ５２とを含む。オペアンプ５０は、制御信号ＰＡＥに応答して活性化し、ノードＮＮ６およびＮＮ７からの入力信号に応じてノードＮＮ５に出力信号を生成する。抵抗５１は、ノードＮＮ５とノードＮＮ７との間に設けられる。ＰチャンネルＭＯＳトランジスタ５２は、電源電圧ＶｃｃとノードＮＮ５との間に配置され、制御信号ＰＡＥの入力を受ける。したがって、制御信号ＰＡＥが「Ｌ」レベルである場合には、電源電圧ＶｃｃとノードＮＮ５とが電気的に結合されているためノードＮＮ５から常に一定レベルのデータ信号ＤＯＵＴが出力される。キャパシタ６５は、ノードＮＮ７と固定電圧Ｖｓｓとの間に配置される。これに伴い、キャパシタ６５は、ノードＮＮ７の電圧状態を保持する。また、キャパシタ６６は、ノードＳＡＯとノードＮＮ６との間に配置される。
【０１９９】
プリチャージ回路ＰＲＣは、互いに直列に接続された複数のトランジスタＰＲＧを有し、各々制御信号ＰＡＥＱに応答して、電源電圧ＶＰＡ（＝１／２Ｖｃｃ）と接続してプリチャージするとともにノードＮＮ６とノードＮＮ７とをイコライズする。
【０２００】
図２０は、実施の形態２の変形例のデータ読出動作のタイミングチャート図である。
【０２０１】
データ読出動作が開始された時刻ｔ１から時刻ｔ２までの期間については、本実施の形態２のデータ読出動作と同様であるのでその詳細な説明は繰り返さない。
【０２０２】
時刻ｔ２において、選択制御回路２２は、選択線ＤＲＳＬを活性化（「Ｌ」レベル）させる。これに伴い、ライトデジット線ドライバＤＤｒは、活性化し、選択行のソース線ＳＬは、活性化（「Ｈ」レベル）されたままの状態で、選択行のライトデジット線ＷＤＬに対して、データ書込電流Ｉｐと同等のバイアス電流が徐々に流される。すなわち、選択メモリセルに対してバイアス磁界が徐々に印加される。これに応じて、選択列のビット線ＢＬの電圧は、選択メモリセルの記憶データに応じた極性で変化する（上昇あるいは下降）。また、同様の時刻に制御信号ＰＡＥＱは、「Ｌ」レベルとなりプリチャージ回路ＰＲＣは、非活性化される。これに伴い、ノードＮＮ２とノードＮＮ３の電気的な結合が切離される。また、同様の時刻に制御信号ＰＡＥが活性化（「Ｈ」レベル）され、プリアンプが動作状態となる。
【０２０３】
ここで、センスアンプＳＡの出力を受ける増幅器７０＃について考える。
バイアス磁界印加により、センスアンプＳＡを通過する電流がメモリセル抵抗Ｒｃｅｌｌの変化により変動する。これに伴い、ノードＳＡＯの電圧レベルが変動し、キャパシタ６６によってノードＮＮ６に伝達される。ノードＮＮ６およびＮＮ７の間には、選択メモリセルの記憶データに応じた極性の電圧差が発生する。これをオペアンプ５０は増幅し、ノードＮＮ５に読出データとして出力する。
【０２０４】
上記の実施の形態２のデータ読出動作においては、クロスラッチ回路ＣＲＬのノードＮＮ２およびノードＮＮ３にある程度の電圧差が発生した時点において、クロスラッチ回路ＣＲＬを活性化していたが、本実施の形態２の変形例においては、ノードＮＮ６とノードＮＮ７の電圧差が生じる前に微分回路ＤＩＦを活性化して、読出データを増幅する。
【０２０５】
すなわち、本実施の形態２の変形例においては、微分回路ＤＩＦを用いることにより、ノードＮＮ６の電圧変動の度合いを増幅することができるためセンス感度がよく、オペアンプ５０の活性化タイミングを早くすることができる。これにより、データ読出期間を短縮することができる。
【０２０６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２０７】
【発明の効果】
請求項１〜４記載の薄膜磁性体記憶装置は、データ書込磁界印加前の選択メモリセルのデータ線の電圧と、所定のデータ書込磁界印加後の選択メモリセルのデータ線の電圧との差に応じて読出データを生成する。このときの印加前のデータ読出、データ書込磁界の印加、印加後のデータ読出は連続的に実行される。これに伴い、すなわち、リファレンスセルを用いないセルフリファレンスセル方式によってデータ読出を実行する際に、連続的に読出、書込を実行するいわゆるリードモディファイライドを用いるため高速なデータ読出動作を実行できる。
【０２０８】
請求項５記載の薄膜磁性体記憶装置は、１回のデータ読出動作内において、ワード線の活性化を維持する。これに伴い、ワード線の充放電電流を削減することができる。
【０２０９】
請求項６記載の薄膜磁性体記憶装置は、１回のデータ読出動作内において、読出データを選択メモリセルに再書込するので、選択メモリセルの状態をデータ読出動作の状態に復帰させることができる。
【０２１０】
請求項７記載の薄膜磁性体記憶装置は、記憶データが読出データと同一のレベルである場合には、再書込動作を中止する。これに伴い、不要な再書込み動作を省略してデータ読出動作時の消費電流を削減することができる。
【０２１１】
請求項８記載の薄膜磁性体記憶装置は、アクセス素子のない磁気抵抗素子のみのメモリセルによりいわゆるセルフリファレンス読出動作を実行する。これによりメモリセルの構造が簡易であるためにメモリアレイ面積を縮小することが可能となる。
【０２１２】
請求項９，１１および１２記載の薄膜磁性体記憶装置は、アクセス素子のない磁気抵抗素子のみのメモリセル構成において、磁化困難軸に沿ったバイアス磁界の印加によって、選択メモリセルの電気抵抗を記憶データに応じた極性で変化することを利用して強制的なデータ書込およびデータ読出、および、選択メモリセルへの記憶データの再書込みを伴うことなく、選択メモリセルに対するアクセスのみを行なうセルフリファレンス方式のデータ読出を実行することができる。これにより、高速なデータ読出が可能となる。
【０２１３】
請求項１０記載の薄膜磁性体記憶装置は、メモリセルの構成がダイオード素子を有する構成において、デジット線をさらに設けていわゆるセルフリファレンス方式のデータ読出を実行することができる。これにより、ダイオード素子を有するメモリセルのデータ書込時の動作安定性を確保しつつ、高速なデータ読出が可能となる。
【０２１４】
請求項１３記載の薄膜磁性体記憶装置は、データ読出回路内の増幅器において、微分回路を用いることにより内部ノードの電圧変化を高速に増幅することができる。これに伴いデータ読出動作を高速に実行することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】メモリアレイ１０に対してデータ読出動作およびデータ書込動作を実行するための回路群の実施の形態１に従う構成を示す回路図である。
【図３】データ読出回路の主要部分の構成を示す回路図である。
【図４】実施の形態１に従うメモリアレイに対する１回のデータ読出動作を説明するフローチャートである。
【図５】本発明の実施の形態１に従うデータ読出動作を説明する動作波形図である。
【図６】本発明の実施の形態１の変形例に従うメモリアレイに対してデータ読出動作およびデータ書込動作を実行するための回路群の構成を示す回路図である。
【図７】アクセストランジスタＡＴＲを取り除いた１ＴＭＲ型のＭＴＪメモリセルＭＣ＃を示す回路図である。
【図８】ＭＴＪメモリセルＭＣ＃の構造図である。
【図９】データ読出時において選択セルを流れるデータ読出電流Ｉｓの概念図である。
【図１０】本発明の実施の形態１の変形例に従う１回のデータ読出動作を説明する動作波形図である。
【図１１】本発明の実施の形態２に用いるメモリセルＭＣａの回路図である。
【図１２】ＭＴＪメモリセルＭＣａの構造図である。
【図１３】ＭＴＪメモリセルに対して磁界を印加するための電流および、ＭＴＪメモリセルの電気抵抗の関係を示す概念図である。
【図１４】トンネル磁気抵抗素子の磁化方向を説明する概念図である。
【図１５】所定バイアス磁界を印加することによってＭＴＪメモリセルのメモリセル抵抗Ｒｃｅｌｌの抵抗値が変化する概念図である。
【図１６】本発明の実施の形態２に従うデータ読出動作およびデータ書込動作を実行するための回路群の構成図である。
【図１７】実施の形態２のデータ書込動作のタイミングチャート図である。
【図１８】実施の形態２のデータ読出動作のタイミングチャート図である。
【図１９】本発明の実施の形態２の変形例に従うデータ読出動作および書込動作を実行する回路群の構成図である。
【図２０】実施の形態２の変形例のデータ読出動作のタイミングチャート図である。
【図２１】トンネル接合部を有するメモリセルの構成を示す概略図である。
【図２２】ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２３】データ書込におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
【図２４】ＭＴＪメモリセルからのデータ読出を説明する概念図である。
【図２５】アクセストランジスタＡＴＲを用いたＭＴＪメモリセルの構造図である。
【図２６】ダイオード素子をアクセス素子として用いたＭＴＪメモリセルの構成を示す概略図である。
【図２７】アクセスダイオードＤＹを用いたＭＴＪメモリセルの構造図である。
【符号の説明】
１　ＭＲＡＭデバイス、５　コントロール回路、１０　メモリアレイ、２０，２１　行選択回路、２５　列デコーダ、３０，３５　読出／書込制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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