(57)【要約】【課題】半導体記憶装置全体におけるセンスアンプＳＡの数を削減し、チップ面積の縮小を図る。【解決手段】各セルアレイブロックＢ０〜Ｂ７内に形成されたワード線ＷＬと第１ビット線１ＢＬとの交点位置に、メモリセルＭＣを配置する。複数の第１ビット線１ＢＬをビット線セレクタ２００を介して、第２ビット線２ＢＬ１、２ＢＬ２に選択的に接続する。この第２ビット線２ＢＬ１、２ＢＬ２は複数のセルアレイブロックにまたがって形成されており、それぞれ、１つのセンスアンプＳＡに接続されている。これにより、１つのセンスアンプＳＡで複数のセルアレイブロック内にあるメモリセルＭＣのアクセスが可能となる。【選択図】　図１３
2004103159.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にマトリックス状に配置された複数のメモリセルであって、ドレインとソースと、前記ドレインと前記ソースとの間に位置する電気的にフローティング状態であるチャネルボディと、前記チャネルボディ上に形成されたゲート電極と、を有するＭＩＳＦＥＴにより構成されており、前記チャネルボディに多数キャリアを蓄積した第１状態と前記チャネルボディから多数キャリアを放出した第２状態とを有する、メモリセルと、
第１方向に沿って配置された前記メモリセルの前記ゲート電極に接続する、複数のワード線と、
前記第１方向と交差する方向である第２方向に沿って配置された前記メモリセルの前記ソースと前記ドレインのうちの一方に接続され、前記半導体基板の上方にある第１配線層に形成された、第１ビット線と、
前記第１配線層の上方にある第２配線層に形成され、ビット線スイッチを介して、複数の前記第１ビット線に接続された、第２ビット線と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記第１方向に延びるＮ（Ｎは自然数）本の第１基準ワード線と、
前記第１方向に延びるＮ本の第２基準ワード線と、
前記第１配線層に形成され、前記第２方向に延びた複数の第１基準ビット線と、
前記第２配線層に形成され、基準ビット線スイッチを介して、複数の前記第１基準ビット線に接続され、前記第２方向に延びた第２基準ビット線と、
前記メモリセルからデータを読み出す際に、基準となる電流を生成するために用いられ、１本の前記第１基準ビット線に対して２Ｎ個設けられており、そのソースとドレインのうちの一方が１本の第１基準ビット線に接続されており、２Ｎ個のうちのＮ個の基準セルのゲート電極が前記第１基準ワード線に接続されて第１状態に設定され、２個のうちの残りのＮ個の基準セルのゲート電極が前記第２基準ワード線に接続されて第２状態に設定された、基準セルと、
をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１配線層に形成された、前記第２方向に延びる２Ｎ（Ｎは自然数）本の第１基準ビット線と、
前記メモリセルからデータを読み出す際に、基準となる電流を生成するために用いられ、前記第１基準ビット線と前記ワード線の交点位置に設けられて、ソースとドレインのうちの一方が１本の前記第１基準ビット線に接続され、ゲート電極が前記ワード線に接続されるとともに、２Ｎ本のうちのＮ本の第１基準ビット線に接続されている基準セルが第１状態に設定され、２Ｎ本のうちの残りのＮ本の第１基準ビット線に接続されている基準セルが第２状態に設定された、複数の基準セルと、
前記第２配線層に形成され、基準ビット線スイッチを介して、複数の前記第１基準ビット線に接続され、前記第２方向に延びた第２基準ビット線と、
をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第２基準ビット線に接続され、前記基準セルの生成した基準となる電流を用いて基準電圧を生成する、基準電圧生成回路と、
前記第２ビット線に接続され、選択されたメモリセルのセル電流をセンスするとともに、前記基準電圧生成回路が生成した前記基準電圧を用いて、前記選択されたメモリセルのデータを読み出すセンスアンプと、
をさらに具備し、
前記基準セルの構造は、前記メモリセルの構造と同一である、
ことを特徴とする請求項２又は請求項３に記載の半導体記憶装置
【請求項５】
前記ビット線スイッチは、前記第１ビット線の片側に設けられており、
前記基準ビット線スイッチも、前記第１基準ビット線の片側に設けられている、
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記ビット線スイッチは、前記第１ビット線の片側に設けられており、
前記基準ビット線スイッチは、前記第１基準ビット線の両側に設けられている、
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記ビット線スイッチ及び前記基準ビット線スイッチは、Ｎ型のＭＩＳＦＥＴにより構成されている、ことを特徴とする請求項５又は請求項６に記載の半導体記憶装置。
【請求項８】
前記ビット線スイッチ及び前記基準ビット線スイッチは、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴを並列に接続したトランスファーゲートにより構成されている、ことを特徴とする請求項５又は請求項６に記載の半導体記憶装置。
【請求項９】
前記ビット線スイッチは、前記第１ビット線の両側に設けられており、その一方がＮ型のＭＩＳＦＥＴであり、その他方がＰ型のＭＩＳＦＥＴであり、
前記基準ビット線スイッチも、前記第１基準ビット線の両側に設けられており、その一方がＮ型のＭＩＳＦＥＴであり、その他方がＰ型のＭＩＳＦＥＴである、
ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項１０】
１つの前記基準電圧生成回路と少なくとも１つの前記センスアンプとで１つのセンスユニットが構成され、このセンスユニットが前記第１方向に沿って複数配置されている、ことを特徴とする請求項４に記載の半導体記憶装置。
【請求項１１】
１又は複数の前記センスアンプを選択するためのカラム選択信号を生成するカラムデコーダをさらに備えており、
マトリックス状に配置された前記メモリセルで１つのセルアレイを構成するとともに、前記セルアレイは複数のセルアレイブロックに区分されており、
前記カラム選択信号を伝達するカラム選択線が前記カラムデコーダから各センスユニットに接続されており、このカラム選択線は複数のセルアレイブロックにまたがって前記第２配線層に形成されている、
ことを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
１又は複数の前記センスアンプを選択するためのカラム選択信号を生成するカラムデコーダをさらに備えており、
前記センスユニットは、前記カラムデコーダの一方側の領域又は両側の領域に、このカラムデコーダと隣接して設けられており、
前記カラム選択信号を伝達するカラム選択線は、前記セルアレイブロック上に形成されることなく、前記カラムデコーダから前記センスアンプに接続される、
ことを特徴とする請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、リフレッシュ動作が必要なダイナミック型の半導体記憶装置に関する。
【０００２】
【従来の技術】
１個のトランジスタと１個のキャパシタ（１Ｔ１Ｃ）から１ビットを形成する従来のダイナミックメモリセルは、０．１μｍ未満のデザインルールへ微細化することが困難であると考えられている。それは、キャパシタの容量をほぼ一定に保つ必要があるので、その構造がますます複雑になってきているからである。そのような状況に対して、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）などの上に作製したフローティングボディを持つＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｉｌｉｃｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）のチャネルボディに多数キャリアを蓄積することで情報を記憶するＦＢＣ（Ｆｌｏａｔｉｎｇ　Ｂｏｄｙ　ｔｒａｎｓｉｓｔｏｒ　Ｃｅｌｌ）型のメモリセルが提案されている。このようなＦＢＣ型のメモリセルは、例えば、特許文献１乃至特許文献３に記述されている。この特許文献１乃至特許文献３はいずれも現時点で未公開である。
【０００３】
このようなメモリセルＭＣの構造と動作原理を、図１乃至図４に基づいて説明する。これらの図から分かるように、メモリセルＭＣは、ＳＯＩ基板上にマトリックス状に配置されたＭＩＳＦＥＴをメモリセルＭＣとして使用する。この図の例では、ＳＯＩ基板は、Ｐ型の半導体基板１０上に形成された絶縁膜（例えばシリコン酸化膜）１４とを備えて構成されている。この絶縁膜１４上には、半導体層１６が形成されている。
【０００４】
この半導体層１６には、ドレイン２０とソース２２とが形成されている。ドレイン２０はビット線ＢＬに接続されており、ソース２２はソース線ＳＬに接続されており、ゲート電極２４はワード線ＷＬを構成している。また、ドレイン２０とソース２２との間は、電気的にフローティング状態になっており、チャネルボディ２８を構成している。このチャネルボディ２８上には、ゲート絶縁膜２６を介して、上述したゲート電極２４が位置している。ソース線ＳＬは固定的に０Ｖに保たれている。
【０００５】
メモリセルＭＣのドレイン２０とソース２２は、Ｎ型の半導体領域で構成されており、チャネルボディ２８はＰ型の半導体領域で構成されている。メモリセルＭＣは、このチャネルボディ２８に、多数キャリアであるホールが蓄積されているか否かで、データを記憶する。以下では、チャネルボディ２８にホールが蓄積されている状態を“１”とし、ホールが蓄積されていない状態を“０”とする。
【０００６】
このチャネルボディ２８に多数キャリア（この場合は正孔）を蓄積するには、図１に示すように、このメモリセルＭＣを５極管（飽和）状態にバイアスする。具体的には、ドレイン２０に接続したビット線ＢＬと、ゲート電極２４に接続したワード線ＷＬとを、高い電圧に設定する。これにより、インパクトイオン化を起こして、電子・正孔対を発生させるとともに、この電子・正孔対のうちの正孔をチャネルボディ２８に蓄積する。これが、“１”データを書き込んだ状態である。
【０００７】
これとは逆に、“０”データを書き込む場合には、図２に示すように、ビット線ＢＬを低い電圧にしてチャネルボディ２８とドレイン２０あるいはソース２２間のＰＮ接合を順方向にバイアスすることで、蓄積されている正孔をビット線ＢＬ側へ抜くことで行う。
【０００８】
図３に示すように、このメモリセルＭＣに書き込まれたデータの読み出しは、データが破壊されない程度の電圧をドレイン２０に印加して、このメモリセルＭＣを線形領域で動作させる。そして、チャネルボディ２８に蓄えられている正孔の数の違いで、ボディ効果により、ソース２２とドレイン２０との間に流れるソース・ドレイン電流Ｉｄｓが異なるという性質を利用して、このソース・ドレイン電流Ｉｄｓの差を検出し、増幅することにより、データを読み出す。すなわち、図４に示すように、同じゲート・ソース間電圧Ｖｇｓを印加した場合でも、チャネルボディ２８に正孔が蓄積されているか否かで、ソース・ドレイン電流Ｉｄｓが異なるものとなるので、この差を検出して、チャネルボディ２８が正孔を蓄積しているか否か、つまり、メモリセルＭＣが“１”データを保持しているか、“０”データを保持しているかを読み出すのである。
【０００９】
このメモリセルＭＣはＳＯＩ基板上の１個のＭＩＳＦＥＴからなるゲインセルで、０．１μｍ未満へ微細化することが容易である。また、このメモリセルＭＣは読み出しが非破壊で行われるので、従来の１Ｔ１Ｃのメモリセルを用いたＤＲＡＭのように、センスアンプを各ビット線ＢＬ毎に配置する必要がない。したがって、複数のビット線ＢＬから１本をビット線セレクタ（マルチプレクサ）で選択し、その選択されたビット線ＢＬに対してのみセンスアンプを配置すればよく、セル占有率を高めることが可能である。
【００１０】
このようなセンスアンプの配置の一例を、図５及び図６に示す。この図５は、ＦＢＣのメモリセルのセルアレイ１００を部分的に詳細に示す図であり、図６は、そのセルアレイ１００の全体レイアウトを示す図である。
【００１１】
これら図５及び図６に示すように、セルアレイ１００は、複数のセルアレイブロック１００Ｂに区分されている。各セルアレイブロック１００Ｂの間には、ビット線セレクタを配置するビット線セレクタ配置領域１２０と、センスアンプＳＡと基準電圧生成回路ＶＧとを配置するセンスユニット配置領域１２２とが、設けられている。また、センスユニット配置領域１２２は、左右に隣接するセルアレイブロック１００Ｂで共通に設けられている。
【００１２】
また、図５に示すように、１つの基準電圧生成回路ＶＧが２つのセンスアンプＳＡで共通に設けられている。この図５に示す３２本（８×２＋８×２）のビット線ＢＬと１本の基準ビット線ＲＢＬの単位が、上下方向に連続的に配置されることにより、図６に示すセルアレイブロック１００Ｂが構成されている。セルアレイブロック１００Ｂの図中上側には、ロウデコーダ及びワード線ドライバ１３０が設けられている。また、セルアレイ１００の図中右側には、カラムデコーダ１４０が設けられている。
【００１３】
図７は、センスアンプＳＡの構成を示す図であり、図８は、基準電圧生成回路ＶＧの回路構成を示す図であり、図９は、ビット線セレクタＢＳＴＲの回路構成を示す図である。図７に示すように、このセルアレイ１００には、読み出しカラム選択信号線ＲＣＳＬと、書き込みカラム選択信号線ＷＣＳＬと、基準セルリフレッシュカラム信号線ＤＷＣＳＬとが、図中横方向に延びて設けられている。これら読み出しカラム選択信号線ＲＣＳＬと、書き込みカラム選択信号線ＷＣＳＬと、基準セルリフレッシュカラム信号線ＤＷＣＳＬは、図６のカラムデコーダ１４０から、各セルアレイブロック１００Ｂを横切って、各センスアンプＳＡに共通に入力されている。
【００１４】
図７に示すように、３２本のビット線ＢＬと１本の基準ビット線ＲＢＬとに対して、２本の読み出しカラム選択信号線ＲＣＳＬと、２本の書き込みカラム選択信号線ＷＣＳＬと、１本の基準セルリフレッシュカラム信号線ＤＷＣＳＬが設けられており、これがワード線方向に複数設けられて、センスアンプＳＡが構成されている。
【００１５】
ここでは、読み出しカラム選択信号線ＲＣＳＬと、書き込みカラム選択信号線ＷＣＳＬと、基準セルリフレッシュカラム信号線ＤＷＣＳＬとは、３層目のメタル配線層に形成されている。因みに、１層目のメタル配線はビット線ＢＬとセンスユニット配置領域１２２の回路の配線に、２層目のメタル配線はワード線ＷＬとセンスユニット配置領域１２２の回路の配線に使われている。
【００１６】
図１０は、図７に示したセンスアンプＳＡと基準電圧生成回路ＶＧの動作を説明する概念図である。この図１０に示すように、１本の基準ビット線ＲＢＬに対して、２本の基準ワード線ＲＷＬがハイレベルになることにより、２個の互いに逆データが書き込まれている（“０”データと“１”データとが書き込まれている）基準セルが同時に選択される。このため、“１”データに対応するセル電流Ｉ１と、“０”データに対応するセル電流Ｉ０の和が基準ビット線ＲＢＬに流れる。そして、この電流Ｉ０＋Ｉ１と、メモリセルＭＣを流れるセル電流を電流比２のカレントミラーで２倍にした電流（つまり、２×Ｉ０または２×Ｉ１）とを、比較することにより、メモリセルＭＣからデータを読み出している。
【００１７】
また、図１１に、特許文献４に記述されているセルアレイ１００の構成を示す。この特許文献４は現時点では未公開である。この図１１のセルアレイ１００においては、基準ワード線ＲＷＬは、存在しない。その代わりに、通常のワード線ＷＬと、２本の基準ビット線ＲＢＬの交点位置に、基準セルが２個設けられており、この２個の基準セルには、予め互いに逆データが書き込まれている。このように構成することにより、通常のワード線ＷＬがハイレベルになることにより、２個の基準セルも同時に活性化されて、電流Ｉ０と電流Ｉ１とを合わせた電流を得ることができる。この読み出し原理は、上述した図１０と同様であり、電流Ｉ０＋Ｉ１をセル電流の２倍の電流と比較することにより、メモリセルＭＣからデータを読み出す。但し、使用される基準セル自体は、ハイレベルになったワード線ＷＬにより異なることとなる。
【００１８】
【特許文献１】
特願２００１−２４５５８４
【特許文献２】
特願２００１−０３９１２２
【特許文献３】
特願２００１−２２０４６１
【特許文献４】
特願２００２−１７６９３１
【００１９】
【発明が解決しようとする課題】
このようにＦＢＣメモリセルＭＣに用いた半導体記憶装置においては、センスアンプＳＡの数を、通常の１Ｔ１ＣセルのＤＲＡＭよりも減らすことができるが、センスアンプＳＡの面積自体が通常のＤＲＡＭのものよりも大きくなる。このため、半導体記憶装置全体におけるセンスアンプＳＡが占める面積の割合を減少させ、更なる縮小化を図ることが望まれる。
【００２０】
また、図９に示すように、ビット線ＢＬを選択するビット線セレクタＢＳＴＲには、Ｎ型のＭＩＳＦＥＴを使用している。このため、ビット線ＢＬに高電圧を与える場合、選択したＭＩＳＦＥＴのゲート電圧（図９の信号ＢＳＬｎと信号ＲＢＳＬ）を、そのビット線ＢＬに与えようとしている電圧にしきい値電圧Ｖｔｈを加えた電圧以上にしなければならない。しかも、ＭＩＳＦＥＴのしきい値電圧Ｖｔｈは、基板バイアス効果で高くなっており、選択したＭＩＳＦＥＴのゲート電圧もこれに応じて高い電圧にしなければならない。ＭＩＳＦＥＴに印加する電圧が高くなると、ＭＩＳＦＥＴの絶縁膜にかかる電界強度が増大し、これによるデバイス信頼性の低下や、消費電力の増大などの好ましくない状況に陥ることになる。
【００２１】
そこで本発明は、前記課題に鑑みてなされたものであり、センスアンプの数を減らして、チップサイズの縮小化を図ることのできる半導体記憶装置を提供することを目的とする。また、ビット線セレクタを構成するＭＩＳＦＥＴのゲートに印加するビット線選択信号をより低電圧化できる半導体記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、半導体基板上にマトリックス状に配置された複数のメモリセルであって、ドレインとソースと、前記ドレインと前記ソースとの間に位置する電気的にフローティング状態であるチャネルボディと、前記チャネルボディ上に形成されたゲート電極と、を有するＭＩＳＦＥＴにより構成されており、前記チャネルボディに多数キャリアを蓄積した第１状態と前記チャネルボディから多数キャリアを放出した第２状態とを有する、メモリセルと、第１方向に沿って配置された前記メモリセルの前記ゲート電極に接続する、複数のワード線と、前記第１方向と交差する方向である第２方向に沿って配置された前記メモリセルの前記ソースと前記ドレインのうちの一方に接続され、前記半導体基板の上方にある第１配線層に形成された、第１ビット線と、前記第１配線層の上方にある第２配線層に形成され、ビット線スイッチを介して、複数の前記第１ビット線に接続された、第２ビット線と、を備えることを特徴とする。
【００２３】
【発明の実施の形態】
〔第１実施形態〕
通常の１Ｔ１ＣのＤＲＡＭセルの場合、破壊型の読み出しになるために、立ち上げたワード線に接続されているすべてのメモリセルは、センスアンプに接続して信号を検知・増幅して再書き込みする必要がある。したがって、通常の１Ｔ１ＣのＤＲＡＭでビット線を階層化しようとすれば、２層目のビット線も１層目と同じピッチで配線して１層目のビット線に接続してあげる必要がある。
【００２４】
これに対し、ＦＢＣでメモリセルＭＣを構成した場合には、読み出しが非破壊であるために、実際に読み出しを行うメモリセルＭＣだけをセンスアンプに接続すればよい。したがって、２層目のビット線はセンスアンプ単位で存在すればよく、１層目のビット線ピッチよりも格段に広いピッチで配線することが可能になる。
【００２５】
カラムデコーダを複数のセルアレイブロックに共通化して一箇所に集中配置し、３層目のメタル配線層でカラム選択線（ＲＣＳＬ、ＷＣＳＬ及びＤＷＣＳＬ）をセルアレー上を走らせる場合においては、これらカラム選択線のピッチも比較的緩い為に、これらと同一層の３層目のメタル配線で２層目のビット線を配線することで、配線層の数を今までのものから増やすことなく、ビット線を階層化できるというメリットがある。より詳しくを、以下に説明する。
【００２６】
図１２は、第１実施形態に係るセルアレイ１００の全体レイアウトを示す図である。図１３は、図１２のセルアレイ１００における、左右２つのセンスアンプＳＡと左右２つの基準電圧生成回路ＶＧに対応するビット線セレクタ２００の構成を示す図であり、セルアレイブロックＢ０、Ｂ１のビット線セレクタ２００の構成を示す図である。図１４は、本実施形態に係る半導体記憶装置の部分的な断面図であり、図１３に対応して、左右２つのセンスアンプＳＡに接続される第２ビット線と、左右２つの基準電圧生成回路ＶＧに接続される第２基準ビット線と、これに対するカラム選択線と、これらに対応して設けられている８本の第１ビット線と、１本の第１基準ビット線を示す図である。
【００２７】
図１２に示すように、本実施形態に係るセルアレイ１００は、複数のメモリセルＭＣがマトリックス状に配置されて構成されているとともに、８個のセルアレイブロックＢ０〜Ｂ７に区分されている。そして、セルアレイ１００は、１つのカラムデコーダ１４０と、６系統のセンスアンプＳＡと基準電圧生成回路ＶＧとを備えて構成されている。つまり、６個のセンスユニット配置領域２５０が設けられている。
【００２８】
本実施形態においては、カラムデコーダ１４０は、８個のセルアレイブロックＢ０〜Ｂ７の中央部分に集中配置されている。つまり、カラムデコーダ１４０の左側に４個のセルアレイブロックＢ０〜Ｂ３が設けられており、カラムデコーダ１４０の右側に４個のセルアレイブロックＢ４〜Ｂ７が設けられている。
【００２９】
カラムデコーダ１４０は、カラムアドレス信号に基づいて、１つのカラムアドレスを選択し、カラム選択線（読み出しカラム選択信号線ＲＣＳＬ、書き込みカラム選択信号線ＷＣＳＬ、基準セルリフレッシュカラム信号線ＤＷＣＳＬ）に、カラム選択信号（読み出しカラム選択信号、書き込みかラム選択信号、基準セルリフレッシュカラム選択信号）を送出する。このカラム選択線ＲＣＳＬ、ＷＣＳＬ、ＤＷＣＳＬは、各センスアンプＳＡに入力されており、カラムデコーダ１４０からのカラム選択信号を、各センスアンプＳＡに伝達する。
【００３０】
センスユニット配置領域２５０は、４個のセルアレイブロックに対して３個の割合で設けられている。そして、本実施形態のメモリセルアレイ１００は、図５に示したようなダブルエンド型のビット線配置を採用している。
【００３１】
図１４に示すように、本実施形態に係る半導体記憶装置には、第１配線層２１０に形成された第１ビット線１ＢＬと第１基準ビット線１ＲＢＬと、第２配線層２２０に形成された第２ビット線２ＢＬ１、２ＢＬ２と、第２基準ビット線２ＲＢＬ１、２ＲＢＬ２とが配設されている。第１配線層２１０は、ＦＢＣ型のメモリセルＭＣが形成された半導体基板２３０の上方にある１つのレイヤである。また、第２配線層２２０は、第１配線層２１０の上方に形成された１つのレイヤである。第１配線層２１０は、必ずしも半導体基板２３０上に直接形成された第１層目のレイヤである必要はなく、半導体基板２３０の上方に形成された第ｘ層目のレイヤであれば足りる。また、第２配線層２２０は、必ずしも第１配線層２１０上に直接形成された第ｘ＋１層目のレイヤである必要はなく、第１配線層２１０の上方に形成された第ｙ層目（但し、ｙ＞ｘ）のレイヤであれば足りる。
【００３２】
また、本実施形態においては、第２配線層２２０に、読み出しカラム選択信号線ＲＣＳＬと、書き込みカラム選択信号線ＷＣＳＬと、基準セルリフレッシュカラム信号線ＤＷＣＳＬとが、形成されている。
【００３３】
図１３に示すように、本実施形態に係るセルアレイ１００においては、各セルアレイブロックに複数のワード線ＷＬが並列に設けられている。本実施形態においては、１つのセルアレイブロックあたり２５６本のワード線ＷＬ（ＷＬ０〜ＷＬ２５５）が設けられている。詳しくは後述するが、メモリセルＭＣにアクセスする際には、ロウデコーダ及びワード線ドライバ１３０により、２つのセルアレイブロックあたり１本のワード線ＷＬが選択されて活性化される。
【００３４】
ワード線ＷＬと第１ビット線１ＢＬとの交点位置には、メモリセルＭＣが設けられている。より具体的には、ワード線ＷＬは、ワード線方向に並ぶメモリセルＭＣのゲート電極に接続されている。また、第１ビット線１ＢＬは、ビット線方向に並ぶメモリセルＭＣのドレインに接続されている。
【００３５】
この図１３の例では、１つのセルアレイブロックに着目した場合、１つのセンスアンプＳＡあたりに４本の第１ビット線１ＢＬが設けられている。つまり、右側のセンスアンプＳＡに対して４本の第１ビット線１ＢＬが設けられており、左側のセンスアンプＳＡに対して４本の第１ビット線１ＢＬが設けられている。これら８本の第１ビット線１ＢＬが交互に左右に設けられているＮ型のＭＩＳＦＥＴ　ＴｒＮを介して、第２ビット線２ＢＬ１又は第２ビット線２ＢＬ２に接続されている。
【００３６】
第１ビット線１ＢＬに接続されたＭＩＳＦＥＴ　ＴｒＮのゲート電極には、ビット線選択信号ＢＳＬ０〜ＢＳＬ１５が入力されており、これらビット線選択信号ＢＳＬ０〜ＢＳＬ１５に基づいて、１本の第１ビット線１ＢＬが第２ビット線２ＢＬ１に接続され、１本の第１ビット線１ＢＬが第２ビット線２ＢＬ２に接続される。具体的には、ビット線選択信号ＢＳＬ０〜ＢＳＬ７のいずれか１つがハイレベルになり、１本の第１ビット線１ＢＬが１本の第２ビット線２ＢＬ１に接続される。また、ビット線選択信号ＢＳＬ８〜ＢＳＬ１５のいずれか１つがハイレベルになり、１本の第１ビット線１ＢＬが１本の第２ビット線２ＢＬ２に接続される。
【００３７】
図１２に示すように、第２ビット線２ＢＬ１は、左側のセンスアンプＳＡに入力されており、第２ビット線２ＢＬ２は、右側のセンスアンプＳＡに入力されている。このため、第２ビット線２ＢＬ１を流れるセル電流は、左側のセンスアンプＳＡでセンスされて、データが読み出され、第２ビット線２ＢＬ２を流れるセル電流は、右側のセンスアンプＳＡでセンスされて、データが読み出される。
【００３８】
図１３に示すように、各セルアレイブロックの右側に、ワード線ＷＬと並列に、第１基準ワード線ＲＷＬ０と第２基準ワード線ＲＷＬ１とが１本ずつ設けられており、その左側に、ワード線ＷＬと並列に、第１基準ワード線ＲＷＬ０と第２基準ワード線ＲＷＬ１とが１本ずつ設けられている。そして、これら第１基準ワード線ＲＷＬ０と第１基準ビット線１ＲＢＬとの交点位置、及び、第２基準ワード線ＲＷＬ１と第１基準ビット線１ＲＢＬとの交点位置には、基準セルが設けられている。具体的には、ビット線方向に延びる１本の第１基準ビット線１ＲＢＬには、“０”データを保持するための基準セルＲＣ０のソースと、“１”データを保持するための基準セルＲＣ１のソースとが接続されている。また、基準セルＲＣ０のゲート電極は、第１基準ワード線ＲＷＬ０に接続されており、基準セルＲＣ１のゲート電極は、第２基準ワード線ＲＷＬ１に接続されている。
【００３９】
つまり、本実施形態においては、１本の第１基準ビット線１ＲＢＬに２個の基準セルＲＣ０、ＲＣ１が接続されている。この基準セルＲＣ０、ＲＣ１の構造は、メモリセルＭＣの構造と同じである。
【００４０】
これら第１基準ビット線１ＲＢＬは、Ｎ型のＭＩＳＦＥＴ　ＴｒＮを介して、第２基準ビット線２ＲＢＬ１又は第２基準ビット線２ＲＢＬ２に接続されている。この第１基準ビット線１ＲＢＬに接続されたＭＩＳＦＥＴ　ＴｒＮのゲート電極には、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ３が入力されている。このため、基準ビット線選択信号ＲＢＳＬ０、ＲＢＳＬ１のいずれか１つがハイレベルになり、１本の第１基準ビット線１ＲＢＬが１本の第２基準ビット線２ＲＢＬ１に接続され、基準ビット線選択信号ＲＢＳＬ２、ＲＢＳＬ３のいずれか１つがハイレベルになり、１本の第１基準ビット線１ＲＢＬが１本の第２基準ビット線２ＲＢＬ２に接続される。
【００４１】
図１２に示すように、第２基準ビット線２ＲＢＬ１は、左側の基準電圧生成回路ＶＧに入力され、第２基準ビット線２ＲＢＬ２は、右側の基準電圧生成回路ＶＧに入力される。このため、第２基準ビット線２ＲＢＬ１、２ＲＢＬ２を流れる電流Ｉ０＋Ｉ１は、左右の基準電圧生成回路ＶＧに入力されて、基準電圧ＶＲＥＦの生成に用いられる。各基準電圧生成回路ＶＧの構成は、上述した図８と同様である。
【００４２】
図１２及び図１３に示すように、カラムデコーダ１４０からは、読み出しカラム選択信号線ＲＣＳＬと、書き込みカラム選択信号線ＷＣＳＬと、基準セルリフレッシュカラム信号線ＤＷＣＳＬがビット線方向に延びている。これら読み出しカラム選択信号線ＲＣＳＬと、書き込みカラム選択信号線ＷＣＳＬと、基準セルリフレッシュカラム信号線ＤＷＣＳＬは、各センスアンプＳＡに共通に入力されている。各センスアンプＳＡの構成は、上述した図７と同様である。
【００４３】
なお、図５に示したのと同様に、本実施形態においては、基準電圧生成回路ＶＧを２つのセンスアンプＳＡで共通に使用するように構成されている。したがって、実際には、図１３において、第１基準ビット線１ＲＢＬ及び第２基準ビット線２ＲＢＬ１、２ＲＢＬ２を中心として、対称に、メモリセルＭＣや、第１ビット線１ＢＬ及び第２ビット線２ＢＬ１、２ＢＬ２、並びに、カラム選択信号線等の各配線が設けられている。そして、２つのセンスアンプＳＡと１つの基準電圧生成回路ＶＧを１つのセンスユニットとして、このユニットがセンスユニット配置領域２５０内で、ワード線方向に複数配置されている。この点は、後述する以下の実施形態においても同様である。
【００４４】
次に本実施形態に係る半導体記憶装置の読み出し動作について、説明する。図１２に示すように、カラムデコーダ１４０は、入力されたカラムアドレスに基づいて、左右一対の読み出しカラム選択信号線ＲＣＳＬをハイレベルにする。これにより、左側に３個、右側に３個のセンスアンプＳＡが選択される。すなわち、図７に示すように、読み出しカラム選択信号線ＲＣＳＬがハイレベルになることにより、そのカラムにあるセンスアンプＳＡのＭＩＳＦＥＴ　Ｔｒ１００、Ｔｒ１０２がオンになる。
【００４５】
一方、図１２に示すように、ロウデコーダ及びワード線ドライバ１３０は、入力されたロウアドレスに基づいて、各セルアレイブロックＢ０〜Ｂ７において、１本ずつのワード線ＷＬを選択してハイレベルにする。すなわち、図１３に示すように、２つのセルアレイブロックにあるワード線ＷＬの中から、１本のワード線ＷＬをハイレベルにする。例えば、図１３において、セルアレイブロックＢ０、Ｂ１において、ハイレベルになるワード線ＷＬは１本である。
【００４６】
また、これと同時に、ビット線セレクタ２００は、２つのセルアレイブロックにおいて、１本の第１ビット線１ＢＬを第２ビット線２ＢＬ１に接続し、１本の第１ビット線１ＢＬを第２ビット線２ＢＬ２に接続する。これにより、ハイレベルになったワード線ＷＬと、２本の第１ビット線１ＢＬ、１ＢＬの交点位置にあるメモリセルＭＣの保持するデータに応じた読み出し電流Ｉ０又はＩ１が、第２ビット線２ＢＬ１、２ＢＬ２に流れる。この読み出し電流は、それそれ、センスアンプＳＡに入力される。
【００４７】
さらに、ロウデコーダ及びワード線ドライバ１３０は、ワード線ＷＬと同時に、ハイレベルになったワード線ＷＬが存在するセルアレイブロック内にある、２本の基準ワード線ＲＷＬ０と２本のＲＷＬ１をハイレベルにする。また、ビット線セレクタ２００は、ハイレベルになったワード線ＷＬが存在するセルアレイブロック内にある第１基準ビット線１ＲＢＬを、それぞれ、第２基準ビット線２ＲＢＬ１、２ＲＢＬ２に接続する。このため、活性化されたセンスアンプＳＡのあるセンスユニットの基準電圧生成回路ＶＧに、基準となる電流Ｉ０＋Ｉ１が入力される。
【００４８】
図８に示すように、基準電圧生成回路ＶＧは、オペアンプＯＰ１と、Ｎ型のＭＩＳＦＥＴ　Ｔｒ１１０、Ｔｒ１１２と、Ｐ型のＭＩＳＦＥＴ　Ｔｒ１２０、Ｔｒ１２２、Ｔｒ１２４とを備えて構成されている。この図８及び図１０から分かるように、基準となる電流Ｉ０＋Ｉ１は、ＭＩＳＦＥＴ　Ｔｒ１２２、Ｔｒ１１０を通じて、基準セルＲＣ０、ＲＣ１を流れる。この基準電流Ｉ０＋Ｉ１は、ＭＩＳＦＥＴ　Ｔｒ１２２とカレントミラー接続されているＴｒ１２０を流れ、ＭＩＳＦＥＴ　Ｔｒ１１２を介することにより、基準電圧ＶＲＥＦとして出力される。
【００４９】
図７に示すように、基準電圧生成回路ＶＧから出力された基準電圧ＶＲＥＦは、センスアンプＳＡのオペアンプＯＰ２に入力されている。さらに、このセンスアンプＳＡでは、選択したメモリセルＭＣの保持するデータに応じた電流Ｉ０又はＩ１が、Ｎ型のＭＩＳＦＥＴ　Ｔｒ１３０とＰ型のＭＩＳＦＥＴ　Ｔｒ１３２と通じて、流れる。ＭＩＳＦＥＴ　Ｔｒ１３２は、２倍のミラー比で、Ｐ型のＭＩＳＦＥＴ　Ｔｒ１３４にカレントミラー接続されている。このため、読み出し電流の２倍の電流が、ＭＩＳＦＥＴ　Ｔｒ１３４に流れる。この読み出し電流は、ＭＩＳＦＥＴ　Ｔｒ１３６を介することにより、読み出し電圧ＶＲＥＦ±αとなり、オペアンプＯＰ２に入力される。オペアンプＯＰ２では、基準電圧ＶＲＥＦと、読み出し電圧ＶＲＥＦ±αとを比較して、データを判別する。この判別されたデータは、ラッチ回路ＬＴを介して、データ線Ｑ、ＢＱを介して出力される。
【００５０】
なお、書き込み動作の際には、図７に示すように、書き込みカラム選択信号線ＷＣＳＬがハイレベルになり、ＭＩＳＦＥＴ　Ｔｒ１０４がオンになる。このため、データ線Ｄのデータが、選択されたメモリセルＭＣに書き込まれる。また、リフレッシュ動作の際には、ライトバック信号ＷＢがハイレベルになり、ラッチ回路ＬＴに保持されているデータが、ＭＩＳＦＥＴ　Ｔｒ１０６を介して、選択したメモリセルにライトバックされる。基準セルＲＣ０、ＲＣ１をリフレッシュする際には、基準セルリフレッシュカラム信号線ＤＷＣＳＬがハイレベルになり、ＭＩＳＦＥＴ　Ｔｒ１０８がオンになる。このため、基準セルＲＣ０にライトバックするべきデータである“０”データが、データ線Ｄを介して、基準セルＲＣ０に書き込まれ、基準セルＲＣ１にライトバックするべきデータである“１”データが、データ線Ｄを介して、基準セルＲＣ１に書き込まれる。
【００５１】
以上のように、本実施形態に係る半導体記憶装置によれば、１つのセンスアンプＳＡを２つのセルアレイブロックで共通に使用するようにしたので、この半導体記憶装置全体のセンスアンプＳＡの数を、削減することができ、その占有面積を縮小することができる。このために、本実施形態においては、各メモリセルＭＣに接続する第１ビット線１ＢＬを形成し、複数の第１ビット線１ＢＬのうちの１本をビット線セレクタ２００により選択し、１本の第２ビット線２ＢＬ１、２ＢＬ２に接続することとした。そして、この第２ビット線２ＢＬ１、２ＢＬ２をそれぞれセンスアンプＳＡに接続することとした。このため、例えば、図１３において、セルアレイブロックＢ０とセルアレイブロックＢ１のセンスアンプＳＡを、共通化することができ、セルアレイブロックＢ２とセルアレイブロックＢ３のセンスアンプＳＡを共通化することができる。
【００５２】
同様に、１つの基準電圧生成回路ＶＧを２つのセルアレイブロックで共通に使用するようにしたので、この半導体記憶装置全体の基準電圧生成回路ＶＧの数を、削減することができ、その占有面積を縮小することができる。このために、本実施形態においては、各基準セルＲＣ０、ＲＣ１に接続する第１基準ビット線１ＲＢＬを形成し、複数の第１基準ビット線１ＲＢＬのうちの１本をビット線セレクタ２００により選択し、１本の第２基準ビット線２ＲＢＬ１、２ＲＢＬ２に接続することとした。例えば、図１２において、セルアレイブロックＢ０とセルアレイブロックＢ１の基準電圧生成回路ＶＧを、共通化することができ、セルアレイブロックＢ２とセルアレイブロックＢ３の基準電圧生成回路ＶＧを、共通化することができる。
【００５３】
しかも、第１ビット線１ＢＬを第１配線層２１０に形成し、第２ビット線２ＢＬ１、２ＢＬ２を第２配線層２２０に形成したので、第２ビット線２ＢＬ１、２ＢＬ１をセンスアンプＳＡまで配線するにあたって、セル面積が増大するのを防ぐことができる。また、第１基準ビット線１ＲＢＬを第１配線層２１０に形成し、第２基準ビット線２ＲＢＬ１、２ＲＢＬ２を第２配線層２２０に形成したので、第２基準ビット線２ＲＢＬ１、２ＲＢＬ２を基準電圧生成回路ＶＧまで配線するにあたって、セル面積が増大するのを防ぐことができる。
【００５４】
その上、第２配線層２２０に、これら第２ビット線２ＢＬ１、２ＢＬ２、第２基準ビット線２ＲＢＬ１、２ＲＢＬ２とともに、カラム選択線（読み出しカラム選択信号線ＲＣＳＬ、書き込みカラム選択信号線ＷＣＳＬ、基準セルリフレッシュカラム信号線ＤＷＣＳＬ）を形成することとしたので、配線層の数の増加も回避することができる。
【００５５】
図１５は、本実施形態におけるビット線セレクタ２００の変形例を示す図であり、上述した図１３に対応する図である。この図１５に示すように、この変形例においては、ビット線セレクタ２００を構成する各スイッチング回路として、図１３のＮ型のＭＩＳＦＥＴ　ＴｒＮの代わりに、トランスファーゲートＴＧを用いている。このトランスファーゲートＴＧは、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴとが相補的に並列に接続されて構成されている。Ｎ型のＭＩＳＦＥＴには、図１３と同様に、そのゲート電極に、ビット線選択信号ＢＳＬ０〜ＢＳＬ１５、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ３が入力されるが、Ｐ型のＭＩＳＦＥＴには、これらを反転させたビット線選択信号／ＢＳＬ０〜／ＢＳＬ１５、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ３が入力される。
【００５６】
上述した図１３では、Ｎ型のＭＩＳＦＥＴ　ＴｒＮのゲート電極に、ビット線選択信号ＢＳＬ０〜ＢＳＬ１４、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ３を入力することとしたが、このスイッチング回路は、Ｎ型のＭＩＳＦＥＴであるため、第１ビット線１ＢＬ及び第１基準ビット線１ＲＢＬに与えるべき電圧よりも、しきい値電圧Ｖｔｈ以上高くしなければならない。
【００５７】
これに対して、図１５のビット線セレクタ２００では、スイッチング回路がトランスファーゲートＴＧで構成されているので、ビット線選択信号ＢＳＬ０〜ＢＳＬ１４、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ３のハイレベルの電圧、並びに、ビット線選択信号／ＢＳＬ０〜／ＢＳＬ１４、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ３のハイレベルの電圧は、第１ビット線１ＢＬ及び第１基準ビット線１ＲＢＬに与えるべき電圧と同電圧にすることができる。このため、半導体記憶装置内で用いられる電圧の低電圧化に寄与することができる。これにより、半導体記憶装置内の周辺回路の耐圧の問題が軽減されると共に、この半導体記憶装置の消費電力も下げることが可能になる。
【００５８】
〔第２実施形態〕
第２実施形態は、第２ビット線２ＢＬ１、２ＢＬ２、及び、第２基準ビット線２ＲＢＬ１、２ＲＢＬ２を、第１実施形態よりも長くして、センスアンプＳＡの数及び基準電圧生成回路ＶＧの数をさらに減少させたものである。
【００５９】
図１６は、第２実施形態に係るセルアレイ１００の全体レイアウトを示す図である。図１７は、左右２つのセンスアンプＳＡと左右２つの基準電圧生成回路ＶＧに対応するビット線セレクタ３００の構成を示す図であり、セルアレイブロックＢ０〜Ｂ３のビット線セレクタ３００の構成を示す図である。なお、本実施形態における第１配線層２１０及び第２配線層２２０の断面図は、上述した図１４と同様である。
【００６０】
図１６に示すように、本実施形態に係るセルアレイ１００も、８個のセルアレイブロックＢ０〜Ｂ７に区分されている。そして、セルアレイ１００は、１つのカラムデコーダ１４０と、４系統のセンスアンプＳＡと基準電圧生成回路ＶＧとを備えて構成されている。つまり、本実施形態に係るセルアレイ１００には、４個のセンスユニット配置領域３５０が設けられている。
【００６１】
本実施形態においては、センスユニット配置領域３５０は、４個のセルアレイブロックに対して２個の割合で設けられている。そして、本実施形態のメモリセルアレイ１００も、図５に示したようなダブルエンド型のビット線配置を採用している。
【００６２】
図１７に示すように、第１ビット線１ＢＬは、各セルアレイブロック内においてビット線方向に並ぶメモリセルＭＣのドレインに接続されている。これら第１ビット線１ＢＬが交互に左右に設けられているＮ型のＭＩＳＦＥＴ　ＴｒＮを介して、第２ビット線２ＢＬ１又は第２ビット線２ＢＬ２に接続されている。
【００６３】
第１ビット線１ＢＬに接続されたＭＩＳＦＥＴ　ＴｒＮのゲート電極には、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１が入力されており、これらビット線選択信号ＢＳＬ０〜ＢＳＬ３１に基づいて、１本の第１ビット線１ＢＬが第２ビット線２ＢＬ１に接続され、１本の第１ビット線１ＢＬが第２ビット線２ＢＬ２に接続される。具体的には、ビット線選択信号ＢＳＬ０〜ＢＳＬ１５のいずれか１つがハイレベルになり、１本の第１ビット線１ＢＬが１本の第２ビット線２ＢＬ１に接続される。また、ビット線選択信号ＢＳＬ１６〜ＢＳＬ３１のいずれか１つがハイレベルになり、１本の第１ビット線１ＢＬが１本の第２ビット線２ＢＬ２に接続される。
【００６４】
図１６に示すように、第２ビット線２ＢＬ１は４個のセルアレイブロックをまたがって形成されており、左側のセンスアンプＳＡに入力されている。また、第２ビット線２ＢＬ２も、４個のセルアレイブロックをまたがって形成されており、右側のセンスアンプＳＡに入力されている。このため、第２ビット線２ＢＬ１、２ＢＬ２を流れるセル電流は、左右のセンスアンプＳＡでセンスされて、データが読み出される。
【００６５】
図１７に示すように、各セルアレイブロック内をビット線方向に延びる第１基準ビット線１ＲＢＬは、Ｎ型のＭＩＳＦＥＴ　ＴｒＮを介して、第２基準ビット線２ＲＢＬ１又は第２基準ビット線２ＲＢＬ２に接続されている。この第１基準ビット線１ＲＢＬに接続されたＭＩＳＦＥＴ　ＴｒＮのゲート電極には、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７が入力されている。このため、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ３のいずれか１つがハイレベルになり、１本の第１基準ビット線１ＲＢＬが１本の第２基準ビット線２ＲＢＬ１に接続され、基準ビット線選択信号ＲＢＳＬ４〜ＲＢＳＬ７のいずれか１つがハイレベルになり、１本の第１基準ビット線１ＲＢＬが１本の第２基準ビット線２ＲＢＬ２に接続される。
【００６６】
図１６に示すように、第２基準ビット線２ＲＢＬ１は、４個のセルアレイブロックにまたがって形成され、左側の基準電圧生成回路ＶＧに入力される。また、第２基準ビット線２ＲＢＬ２も４個のセルアレイブロックにまたがって形成され、右側の基準電圧生成回路ＶＧに入力される。このため、第２基準ビット線２ＲＢＬ１、２ＲＢＬ２を流れる基準電流は、左右の基準電圧生成回路ＶＧに入力されて、基準電圧ＶＲＥＦの生成に用いられる。本実施形態においては、このようなユニットが４つのセルアレイブロックを単位で、ワード線方向に複数配置されている。各基準電圧生成回路ＶＧの構成は、上述した図８と同様である。
【００６７】
図１６に示すように、カラムデコーダ１４０からは、読み出しカラム選択信号線ＲＣＳＬと、書き込みカラム選択信号線ＷＣＳＬと、基準セルリフレッシュカラム信号線ＤＷＣＳＬが左右に延びている。これら読み出しカラム選択信号線ＲＣＳＬと、書き込みカラム選択信号線ＷＣＳＬと、基準セルリフレッシュカラム信号線ＤＷＣＳＬは、各センスアンプＳＡに共通に入力されている。各センスアンプＳＡの構成は、上述した図７と同様である。
【００６８】
本実施形態に係る半導体記憶装置の読み出し動作、書き込み動作、リフレッシュ動作は、４つのセルアレイブロック（Ｂ０〜Ｂ３、Ｂ４〜Ｂ７）単位で行われる点以外は、上述した第１実施形態と同様である。すなわち、読み出し動作においては、ロウデコーダ及びワード線ドライバ１３０は、４つのセルアレイブロック（Ｂ０〜Ｂ３、Ｂ４〜Ｂ７）で、１本のワード線ＷＬをハイレベルにする。ビット線セレクタ３００は、４つのセルアレイブロック（Ｂ０〜Ｂ３、Ｂ４〜Ｂ７）で、１本の第１ビット線１ＢＬを選択して、第２ビット線２ＢＬ１に接続し、また、１本の第１ビット線１ＢＬを選択して、第２ビット線２ＢＬ２に接続する。
【００６９】
以上のように、本実施形態に係る半導体記憶装置によれば、上述した第１実施形態よりも、さらに、この半導体記憶装置全体のセンスアンプＳＡの数及び基準電圧生成回路ＶＧの数を、削減することができる。このために、本実施形態においては、４つのセルアレイブロックにまたがる第２ビット線２ＢＬ１、２ＢＬ２と、第２基準ビット線２ＲＢＬ１、２ＲＢＬ２を形成した。このため、例えば、図１７において、セルアレイブロックＢ０〜Ｂ３のセンスアンプＳＡを、共通化することができる。また、セルアレイブロックＢ０〜Ｂ３の基準電圧生成回路ＶＧを、共通化することができる。
【００７０】
図１８は、本実施形態におけるビット線セレクタ３００の変形例を示す図であり、上述した図１７に対応する図である。この図１８に示すように、この変形例においては、スイッチング回路として、図１７のＮ型のＭＩＳＦＥＴ　ＴｒＮの代わりに、トランスファーゲートＴＧを用いている。このトランスファーゲートＴＧは、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴとが相補的に並列に接続されて構成されている。Ｎ型のＭＩＳＦＥＴには、図１７と同様に、そのゲート電極に、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７が入力されるが、Ｐ型のＭＩＳＦＥＴには、これらを反転させたビット線選択信号／ＢＳＬ０〜／ＢＳＬ３１、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ７が入力される。
【００７１】
これにより、第１実施形態で述べたのと同様に、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７のハイレベルの電圧、並びに、ビット線選択信号／ＢＳＬ０〜／ＢＳＬ３１、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ７のハイレベルの電圧を、第１ビット線１ＢＬ及び第１基準ビット線１ＲＢＬに与えるべき電圧と同電圧にすることができる。このため、半導体記憶装置内で用いられる電圧の低電圧化に寄与することができる。これにより、半導体記憶装置内の周辺回路の耐圧の問題が軽減されると共に、この半導体記憶装置の消費電力も下げることが可能になる。
【００７２】
〔第３実施形態〕
上述した第１実施形態は、図１２に示したセルアレイ１００のレイアウトにおいて、図５の読み出し原理でメモリセルＭＣのデータを読み出すものであったが、この第３実施形態は、図１２に示したセルアレイ１００のレイアウトにおいて、図１１の読み出し原理でメモリセルＭＣのデータを読み出すようにしたものである。
【００７３】
図１９は、本実施形態に係る１つのセンスアンプＳＡと１つの基準電圧生成回路ＶＧに対応するビット線セレクタ２００の構成を示す図であり、図２０は、本実施形態に係る半導体記憶装置の部分的な断面図である。なお、本実施形態に係るセルアレイ１００の全体レイアウトは、図１２と同様である。
【００７４】
図２０に示すように、本実施形態に係る半導体記憶装置は、第１配線層２１０に、８本の第１ビット線１ＢＬに加えて、４本の第１基準ビット線１ＲＢＬ１〜１ＲＢＬ４が形成されている点が、上述した第１実施形態と異なる。
【００７５】
また、図１９に示すように、本実施形態に係るセルアレイ１００においては、各ワード線ＷＬと第１基準ビット線１ＲＢＬ１〜１ＲＢＬ３との交点位置に、基準セルが設けられている。つまり、各ワード線ＷＬには、４個の基準セルが接続されている。具体的には、各ワード線ＷＬに４個の基準セルＲＣ０、ＲＣ０、ＲＣ１、ＲＣ１のゲート電極が接続されている。図１９には、１本のワード線ＷＬが代表して示されているが、実際には複数のワード線ＷＬが１つのセルアレイブロック内に配置されている。例えば本実施形態においては、図１１と同様に、２５６本のワード線ＷＬが、１つのセルアレイブロックに設けられている。
【００７６】
各セルアレイブロックに設けられているロウデコーダ及びワード線ドライバ１３０により、１本のワード線が選択されて駆動されると、４個の基準セルＲＣ０、ＲＣ０、ＲＣ１、ＲＣ１も駆動される。基準セルＲＣ０、ＲＣ０は、“０”データが格納されるセルであり、基準セルＲＣ１、ＲＣ１は、“１”データが格納されるセルである。
【００７７】
第１基準ビット線１ＲＢＬ１は、各ワード線に設けられたビット線方向に並ぶ一方の基準セルＲＣ０のドレインに、共通に接続されている。そして、この第１基準ビット線１ＲＢＬ１は、ビット線セレクタ２００に設けられているＭＩＳＦＥＴ　ＴｒＮを介して、第２基準ビット線２ＲＢＬ１に接続されている。第１基準ビット線１ＲＢＬ２は、各ワード線に設けられたビット線方向に並ぶ他方の基準セルＲＣ０のドレインに、共通に接続されている。そして、この第１基準ビット線１ＲＢＬ２は、ビット線セレクタ２００に設けられているＭＩＳＦＥＴ　ＴｒＮを介して、第２基準ビット線２ＲＢＬ２に接続されている。
【００７８】
第１基準ビット線１ＲＢＬ３は、各ワード線に設けられたビット線方向に並ぶ一方の基準セルＲＣ１のドレインに、共通に接続されている。そして、この第１基準ビット線１ＲＢＬ３は、ビット線セレクタ２００に設けられているＭＩＳＦＥＴ　ＴｒＮを介して、第２基準ビット線２ＲＢＬ１に接続されている。第１基準ビット線１ＲＢＬ４は、各ワード線に設けられたビット線方向に並ぶ他方の基準セルＲＣ１のドレインに、共通に接続されている。そして、この第１基準ビット線１ＲＢＬ４は、ビット線セレクタ２００に設けられているＭＩＳＦＥＴ　ＴｒＮを介して、第２基準ビット線２ＲＢＬ２に接続されている。
【００７９】
本実施形態においては、２つのセルアレイブロックにまたがって、第２基準ビット線２ＲＢＬ１、２ＲＢＬ２が形成されており、第２基準ビット線２ＲＢＬ１は左側の基準電圧生成回路ＶＧに入力され、第２基準ビット線２ＲＢＬ２は右側の基準電圧生成回路ＶＧに入力されている。
【００８０】
この第１基準ビット線１ＲＢＬ１〜１ＲＢＬ４に接続されたＮ型のＭＩＳＦＥＴ　ＴｒＮのゲート電極には、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７が入力される。そしてこの基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７に基づいて、１組の第１基準ビット線１ＲＢＬ１、１ＲＢＬ３が、１本の第２基準ビット線２ＲＢＬ１に接続され、１組の第１基準ビット線１ＲＢＬ２、１ＲＢＬ４が、１本の第２基準ビット線２ＲＢＬ２に接続される。
【００８１】
具体的には、１組の基準ビット線選択信号ＲＢＳＬ０、ＲＢＳＬ１、又は、１組の基準ビット線選択信号ＲＢＳＬ２、ＲＢＳＬ３がハイレベルになり、“０”データに対応するセル電流Ｉ０と“１”データに対応するセル電流Ｉ１とを合わせた電流Ｉ０＋Ｉ１が、第２基準ビット線２ＲＢＬ１を流れるようになる。そして、この電流Ｉ１＋Ｉ０が左側の基準電圧生成回路ＶＧに入力され、基準電圧ＶＲＥＦが生成される。
【００８２】
また、これと同時に、１組の基準ビット線選択信号ＲＢＳＬ４、ＲＢＳＬ５、又は、１組の基準ビット線選択信号ＲＢＳＬ６、ＲＢＳＬ７がハイレベルになり、“０”データに対応するセル電流Ｉ０と“１”データに対応するセル電流Ｉ１とを合わせた電流Ｉ０＋Ｉ１が、第２基準ビット線２ＲＢＬ２を流れるようになる。そして、この電流Ｉ１＋Ｉ０が右側の基準電圧生成回路ＶＧに入力され、基準電圧ＶＲＥＦが生成される。
【００８３】
なお、本実施形態に係る半導体記憶装置の読み出し動作、書き込み動作、リフレッシュ動作は、上述した第１実施形態と同様である。
【００８４】
以上のように、本実施形態に係る半導体記憶装置においても、上述した第１実施形態と同様に、１つのセンスアンプＳＡ及び基準電圧生成回路ＶＧを２つのセルアレイブロックで共通に使用するようにしたので、この半導体記憶装置全体のセンスアンプＳＡの数及び基準電圧生成回路ＶＧの数を、削減することができる。
【００８５】
しかも、読み出すメモリセルＭＣと、この読み出し動作の際に使用する基準セルＲＣ０、ＲＣ１との間の距離を、所定範囲内に制限することができる。このため、製造プロセスに起因するセル特性のバラツキと、使用温度条件によるセル特性のバラツキを、同一傾向にあるようにすることができる。この結果、これらのバラツキを同相雑音として、精度よく補償することができるようになる。また、読み出し動作の際に１本の通常のワード線ＷＬだけを活性化すれば足りるので、読み出し動作の際の消費電力の低減を図ることができる。
【００８６】
図２１は、本実施形態におけるビット線セレクタ２００の変形例を示す図であり、上述した図１９に対応する図である。この図２１に示すように、この変形例においては、ビット線セレクタ２００を構成するスイッチング回路として、図１９のＮ型のＭＩＳＦＥＴ　ＴｒＮの代わりに、トランスファーゲートＴＧを用いている。このトランスファーゲートＴＧは、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴとが相補的に並列に接続されて構成されている。Ｎ型のＭＩＳＦＥＴには、図１９と同様に、そのゲート電極に、ビット線選択信号ＢＳＬ０〜ＢＳＬ１５、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７が入力されるが、Ｐ型のＭＩＳＦＥＴには、これらを反転させたビット線選択信号／ＢＳＬ０〜／ＢＳＬ１５、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ７が入力される。
【００８７】
これにより、第１実施形態で述べたのと同様に、ビット線選択信号ＢＳＬ０〜ＢＳＬ１５、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７のハイレベルの電圧、並びに、ビット線選択信号／ＢＳＬ０〜／ＢＳＬ１５、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ７のハイレベルの電圧を、第１ビット線１ＢＬ及び第１基準ビット線１ＲＢＬ１〜１ＲＢＬ４に与えるべき電圧と同電圧にすることができる。このため、半導体記憶装置内で用いられる電圧の低電圧化に寄与することができる。これにより、半導体記憶装置内の周辺回路の耐圧の問題が軽減されると共に、この半導体記憶装置の消費電力も下げることが可能になる。
【００８８】
〔第４実施形態〕
上述した第２実施形態は、図１６に示したセルアレイ１００のレイアウトにおいて、図５の読み出し原理でメモリセルＭＣのデータを読み出すものであったが、この第４実施形態は、図１６に示したセルアレイ１００のレイアウトにおいて、図１１の読み出し原理でメモリセルＭＣのデータを読み出すようにしたものである。
【００８９】
図２２は、本実施形態に係る左右２つのセンスアンプＳＡと左右２つの基準電圧生成回路ＶＧに対応するビット線セレクタ３００の構成を示す図である。なお、本実施形態に係る半導体記憶装置の第１配線層２１０及び第２配線層２２０の断面図は、図２０と同様であり、本実施形態に係るセルアレイ１００の全体レイアウトは、図１６と同様である。
【００９０】
この第４実施形態は、第２ビット線２ＢＬ１、２ＢＬ２、及び、第２基準ビット線２ＲＢＬ１、２ＲＢＬ２を、第３実施形態よりも長くして、センスアンプＳＡの数及び基準電圧生成回路ＶＧの数をさらに減少させたものである。
【００９１】
本実施形態においては、第２実施形態と同様に、センスアンプＳＡと基準電圧生成回路ＶＧは、４個のセルアレイブロックに対して２個の割合で設けられている。そして、本実施形態のメモリセルアレイ１００も、図５に示したようなダブルエンド型のビット線配置を採用している。
【００９２】
図２２及び図１６に示すように、第２ビット線２ＢＬ１は４個のセルアレイブロックをまたがって形成されており、左側のセンスアンプＳＡに入力されている。また、第２ビット線２ＢＬ２も、４個のセルアレイブロックをまたがって形成されており、右側のセンスアンプＳＡに入力されている。このため、第２ビット線２ＢＬ１、２ＢＬ２を流れるセル電流は、左右のセンスアンプＳＡでセンスされて、データが読み出される。
【００９３】
図２２に示すように、各セルアレイブロック内をビット線方向に延びる第１基準ビット線１ＲＢＬ１〜１ＲＢＬ４は、Ｎ型のＭＩＳＦＥＴ　ＴｒＮを介して、第２基準ビット線２ＲＢＬ１又は第２基準ビット線２ＲＢＬ２に接続されている。この第１基準ビット線１ＲＢＬ１〜１ＲＢＬ４に接続されたＭＩＳＦＥＴ　ＴｒＮのゲート電極には、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ１５が入力されている。このため、基準ビット線選択信号ＲＢＳＬ０、ＲＢＳＬ１、基準ビット線選択信号ＲＢＳＬ２、ＲＢＳＬ３、基準ビット線選択信号ＲＢＳＬ４、ＲＢＳＬ５、基準ビット線選択信号ＲＢＳＬ６、ＲＢＳＬ７のいずれか１組がハイレベルになり、１組の第１基準ビット線（例えば、ＲＢＳＬ０、ＲＢＳＬ１）が１本の第２基準ビット線２ＲＢＬ１に接続される。また、基準ビット線選択信号ＲＢＳＬ８、ＲＢＳＬ９、基準ビット線選択信号ＲＢＳＬ１０、ＲＢＳＬ１１、基準ビット線選択信号ＲＢＳＬ１２、ＲＢＳＬ１３、基準ビット線選択信号ＲＢＳＬ１４、ＲＢＳＬ１５のいずれか１組がハイレベルになり、１組の第１基準ビット線（例えば、ＲＢＳＬ８、ＲＢＳＬ９）が１本の第２基準ビット線２ＲＢＬ２に接続される。
【００９４】
第２基準ビット線２ＲＢＬ１は、４個のセルアレイブロックにまたがって形成され、左側の基準電圧生成回路ＶＧに入力される。また、第２基準ビット線２ＲＢＬ２も４個のセルアレイブロックにまたがって形成され、右側の基準電圧生成回路ＶＧに入力される。このため、第２基準ビット線２ＲＢＬ１、２ＲＢＬ２を流れる電流Ｉ０＋Ｉ１は、左右の基準電圧生成回路ＶＧに入力されて、基準電圧ＶＲＥＦの生成に用いられる。本実施形態においては、このようなユニットが４つのセルアレイブロックを単位で、ワード線方向に複数配置されている。
【００９５】
なお、本実施形態に係る半導体記憶装置における読み出し動作、書き込み動作、リフレッシュ動作は、上述した第２実施形態と同様である。
【００９６】
以上のように、本実施形態に係る半導体記憶装置によれば、上述した第３実施形態よりも、さらに、この半導体記憶装置全体のセンスアンプＳＡの数及び基準電圧生成回路ＶＧの数を、削減することができる。
【００９７】
図２３は、本実施形態におけるビット線セレクタ３００の変形例を示す図であり、上述した図２２に対応する図である。この図２３に示すように、この変形例においては、ビット線セレクタ３００を構成する各スイッチング回路として、図２２のＮ型のＭＩＳＦＥＴ　ＴｒＮの代わりに、トランスファーゲートＴＧを用いている。このトランスファーゲートＴＧは、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴとが相補的に並列に接続されて構成されている。Ｎ型のＭＩＳＦＥＴには、図２２と同様に、そのゲート電極に、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ１５が入力されるが、Ｐ型のＭＩＳＦＥＴには、これらを反転させたビット線選択信号／ＢＳＬ０〜／ＢＳＬ３１、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ１５が入力される。
【００９８】
これにより、第１実施形態で述べたのと同様に、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ１５のハイレベルの電圧、並びに、ビット線選択信号／ＢＳＬ０〜／ＢＳＬ３１、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ１５のハイレベルの電圧を、第１ビット線１ＢＬ及び第１基準ビット線１ＲＢＬ１〜１ＲＢＬ４に与えるべき電圧と同電圧にすることができる。このため、半導体記憶装置内で用いられる電圧の低電圧化に寄与することができる。これにより、半導体記憶装置内の周辺回路の耐圧の問題が軽減されると共に、この半導体記憶装置の消費電力も下げることが可能になる。
【００９９】
〔第５実施形態〕
上述した第１乃至第４実施形態においては、図１２及び図１６に示すように、カラムデコーダ１４０をセルアレイ１００の中央部分に配置し、センスユニット配置領域２５０、３５０を、カラムデコーダ１４０で２分割されたセルアレイ１００の片側において、少なくともその両側に配置した。このため、セルアレイ１００の左右両側にセンスアンプＳＡと基準電圧生成回路ＶＧが配置されており、センスアンプＳＡに、カラムデコーダ１４０からのカラム選択線（読み出しカラム選択信号線ＲＣＳＬと、書き込みカラム選択信号線ＷＣＳＬと、基準セルリフレッシュカラム信号線ＤＷＣＳＬ）とを接続する必要があることから、このカラム選択線をセルアレイ１００のビット線方向に設ける必要があった。
【０１００】
そこで、第５実施形態においては、センスユニット配置領域を同一個所に一本化できるような配置を採用することにより、カラム選択線をセルアレイ１００上に走らせる必要がないようにした。より詳しくを、以下に説明する。
【０１０１】
図２４は、第５実施形態に係るセルアレイ１００の全体レイアウトを示す図であり、図２５は、図２４のセルアレイ１００における１つのセンスアンプＳＡと１つの基準電圧生成回路ＶＧに対応するビット線セレクタ４００の構成を示す図であり、図２６は、本実施形態に係る半導体記憶装置の部分的な断面図である。
【０１０２】
これらの図から分かるように、本実施形態においては、セルアレイ１００上を走るカラム選択線ＲＣＳＬ、ＷＣＳＬ、ＤＷＣＳＬは、設けられていない。また、図２４に示すように、カラムデコーダ１４０の両側に隣接して、センスアンプＳＡと基準電圧生成回路ＶＧを配置する領域であるセンスユニット配置領域４５０が設けられている。したがって、カラムデコーダ１４０からの読み出しカラム選択信号線ＲＣＳＬと、書き込みカラム選択信号線ＷＣＳＬと、基準セルリフレッシュカラム信号線ＤＷＣＳＬとは、隣接するセンスユニット配置領域４５０にあるセンスアンプＳＡに直接入力される。したがって、本実施形態に係るセルアレイ１００はシングルエンド型であり、センスアンプＳＡと基準電圧生成回路ＶＧは、４個のセルアレイブロックに対して１個の割合で設けられている。
【０１０３】
このため、図２６に示すように、第２配線層２２０には、読み出しカラム選択信号線ＲＣＳＬと、書き込みカラム選択信号線ＷＣＳＬと、基準セルリフレッシュカラム信号線ＤＷＣＳＬとが、形成されておらず、第２ビット線２ＢＬと第２基準ビット線２ＲＢＬだけが形成されている。
【０１０４】
図２５に示すように、本実施形態に係るメモリセルＭＣ及び基準セルＲＣ０、ＲＣ１の配置は、上述した第３実施形態及び第４実施形態と同様である。すなわち、図１１に示した読み出し原理で、メモリセルＭＣのデータを読み出す。
【０１０５】
また、図２５に示すように、第１配線層２１０に形成された第１ビット線１ＢＬは、１本おきに交互に左右のビット線セレクタ４００に入力がれている。一方、第２配線層２２０に形成された第２ビット線２ＢＬは、片側に設けられたセンスアンプＳＡに入力されている。同様に、第１配線層２１０に形成された第１基準ビット線１ＲＢＬ１〜１ＲＢＬ４は、１本おきに左右のビット線セレクタ４００に入力されている。一方、第２配線層２２０に形成された第２基準ビット線２ＲＢＬは、片側に設けられた基準電圧生成回路ＶＧに入力されている。
【０１０６】
各セルアレイブロック内をビット線方向に延びる第１ビット線１ＢＬのそれぞれは、Ｎ型のＭＩＳＦＥＴを介して、第２ビット線２ＢＬに接続されている。この第２ビット線２ＢＬに接続するスイッチング回路であるＭＩＳＦＥＴのゲート電極には、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１が入力されており、これらビット線選択信号ＢＳＬ０〜ＢＳＬ３１のいずれか１つがハイレベルになることにより、１本の第１ビット線１ＢＬが、１本の第２ビット線２ＢＬに接続される。
【０１０７】
第２ビット線２ＢＬは４個のセルアレイブロックをまたがって形成されており、カラムデコーダ１４０に隣接して設けられているセンスアンプＳＡに入力されている。このため、第２ビット線２ＢＬを流れるセル電流は、左右のセンスアンプＳＡでセンスされて、データが読み出される。
【０１０８】
各セルアレイブロック内をビット線方向に延びる第１基準ビット線１ＲＢＬ１〜１ＲＢＬ４は、Ｎ型のＭＩＳＦＥＴ　ＴｒＮを介して、第２基準ビット線２ＲＢＬに接続されている。この第１基準ビット線１ＲＢＬ１〜１ＲＢＬ４に接続されたＭＩＳＦＥＴ　ＴｒＮのゲート電極には、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ１５が入力されている。このため、基準ビット線選択信号ＲＢＳＬ０、ＲＢＳＬ１、基準ビット線選択信号ＲＢＳＬ２、ＲＢＳＬ３、基準ビット線選択信号ＲＢＳＬ４、ＲＢＳＬ５、基準ビット線選択信号ＲＢＳＬ６、ＲＢＳＬ７、基準ビット線選択信号ＲＢＳＬ８、ＲＢＳＬ９、基準ビット線選択信号ＲＢＳＬ１０、ＲＢＳＬ１１、基準ビット線選択信号ＲＢＳＬ１２、ＲＢＳＬ１３、基準ビット線選択信号ＲＢＳＬ１４、ＲＢＳＬ１５のいずれか１組がハイレベルになり、１組の第１基準ビット線（例えば、ＲＢＳＬ８、ＲＢＳＬ９）が１本の第２基準ビット線２ＲＢＬに接続される。
【０１０９】
本実施形態に係るビット線セレクタ４００においては、通常のメモリセルＭＣを読み出すためにオンにしたＭＩＳＦＥＴ　ＴｒＮと同じサイドのＭＩＳＦＥＴＴｒＮをオンにすることとしている。例えば、ビット線選択信号ＢＳＬ０がハイレベルになる場合には、基準ビット線選択信号ＲＢＳＬ０とＲＢＳＬ１がハイレベルになる。一方、ビット線選択信号ＢＳＬ１６がハイレベルになる場合には、基準ビット線選択信号ＲＢＳＬ８とＲＢＳＬ９がハイレベルになる。
【０１１０】
このようにすることにより、メモリセルＭＣのビット線抵抗と、基準セルＲＣ０、ＲＣ１の基準ビット線抵抗とが、揃うようにしている。すなわち、通常のメモリセルＭＣを読み出すためにオンにしたＭＩＳＦＥＴ　ＴｒＮと同じサイドのＭＩＳＦＥＴ　ＴｒＮをオンにすれば、データを読み出そうとしているメモリセルＭＣからセンスアンプＳＡまでのビット線（１ＢＬ＋２ＢＬ）の長さと、使用する基準セルＲＣ０、ＲＣ１から基準電圧生成回路ＶＧまでの基準ビット線（１ＲＢＬ＋２ＲＢＬ）の長さを、およそ等しくすることができる。このため、メモリセルＭＣのビット線抵抗と、基準セルＲＣ０、ＲＣ１の基準ビット線抵抗とが、およそ等しくなり、より精度の高い同相雑音補償をすることができるのである。
【０１１１】
第２基準ビット線２ＲＢＬは、４個のセルアレイブロックにまたがって形成され、カラムデコーダ１４０に隣接して設けられている基準電圧生成回路ＶＧに入力される。このため、第２基準ビット線２ＲＢＬを流れる電流Ｉ０＋Ｉ１は、基準電圧生成回路ＶＧに入力されて、基準電圧ＶＲＥＦの生成に用いられる。本実施形態におけるセンスユニット配置領域では、２個のセンスアンプＳＡに対して１個の基準電圧生成回路ＶＧが設けられて、１つのセンスユニットを構成しており、このセンスユニットがワード線方向に複数配置されている。
【０１１２】
本実施形態に係る半導体記憶装置による読み出し動作においては、ロウデコーダ及びワード線ドライバ１３０が４つのセルアレイブロック（Ｂ０〜Ｂ３、Ｂ４〜Ｂ７）の中から１本のワード線ＷＬを選択してハイレベルにする。また、このワード線ＷＬがハイレベルになることにより、１個の基準セルＲＣ０と１個の基準セルＲＣ１とが選択され、基準となる電流Ｉ０＋Ｉ１が基準電圧生成回路ＶＧに入力される。そして、この基準電圧生成回路ＶＧが生成した基準電圧ＶＲＥＦを用いて、４つのセルアレイブロックの中から１つのメモリセルＭＣのデータが１つのセンスアンプＳＡで読み出される。書き込み動作やリフレッシュ動作もこれと同様に、１つのセンスアンプＳＡにつき、４つのセルアレイブロックの中の１つのメモリセルＭＣが選択されて、行われる。
【０１１３】
以上のように、本実施形態に係る半導体記憶装置によっても、この半導体記憶装置全体のセンスアンプＳＡの数及び基準電圧生成回路ＶＧの数を、削減することができる。
【０１１４】
また、センスアンプＳＡと基準電圧生成回路ＶＧを、カラムデコーダ１４０に隣接して集中配置したので、セルアレイ１００上に、複数のセルアレイブロックにまたがるカラム選択線ＲＣＳＬ、ＷＣＳＬ、ＤＷＣＳＬを形成する必要がなくなる。このため、第２配線層２２０に形成する第２ビット線２ＢＬの配線ピッチを大きくすることができる。このため、図２７に示すように、第２配線層２２０に、この第２ビット線２ＢＬに加えて、電源配線ＰＷや、別の配線ＷＲを、形成することができるようになる。
【０１１５】
図２８は、本実施形態におけるビット線セレクタ４００の変形例を示す図であり、上述した図２５に対応する図である。この図２８に示すように、この変形例においては、ビット線セレクタ４００を構成する各スイッチング回路として、図２５のＮ型のＭＩＳＦＥＴ　ＴｒＮの代わりに、トランスファーゲートＴＧを用いている。このトランスファーゲートＴＧは、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴとが相補的に並列に接続されて構成されている。Ｎ型のＭＩＳＦＥＴには、図２５と同様に、そのゲート電極に、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ１５が入力されるが、Ｐ型のＭＩＳＦＥＴには、これらを反転させたビット線選択信号／ＢＳＬ０〜／ＢＳＬ３１、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ１５が入力される。
【０１１６】
これにより、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ１５のハイレベルの電圧、並びに、ビット線選択信号／ＢＳＬ０〜／ＢＳＬ３１、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ１５のハイレベルの電圧を、第１ビット線１ＢＬ及び第１基準ビット線１ＲＢＬ１〜１ＲＢＬ４に与えるべき電圧と同電圧にすることができる。このため、半導体記憶装置内で用いられる電圧の低電圧化に寄与することができる。これにより、半導体記憶装置内の周辺回路の耐圧の問題が軽減されると共に、この半導体記憶装置の消費電力も下げることが可能になる。
【０１１７】
〔第６実施形態〕
第６実施形態は、上述した第５実施形態を変形して、各ワード線ＷＬに１個の基準セルＲＣ０と１個の基準セルＲＣ１とを接続するとともに、１個のＭＩＳＦＥＴを介して基準セルＲＣ０を接続する第１基準ビット線を第２基準ビット線２ＲＢＬに接続し、１個のＭＩＳＦＥＴを介して基準セルＲＣ１を接続する第１基準ビット線を第２基準ビット線２ＲＢＬに接続するようにしたものである。より詳しくを、以下に説明する。
【０１１８】
図２９は、本実施形態に係る１つのセンスアンプＳＡと１つの基準電圧生成回路ＶＧに対応するビット線セレクタ４００の構成を示す図であり、図３０は、本実施形態に係る半導体記憶装置の第１配線層２１０及び第２配線層２２０の断面図である。なお、本実施形態に係るセルアレイ１００の全体レイアウトは、図２４と同様である。
【０１１９】
図２９に示すように、本実施形態においては、１つの基準電圧生成回路ＶＧに対して、１本のワード線ＷＬに、１個の基準セルＲＣ０のゲート電極と、１個の基準セルＲＣ１のゲート電極が接続されている。このため、図３０に示すように、第１配線層２１０に形成される第１基準ビット線が１ＲＢＬ１、１ＲＢＬ２の２本になっている。
【０１２０】
また、図２９に示すように、第１基準ビット線１ＲＢＬ１と第１基準ビット線１ＲＢＬ２とで、ダブルエンド型のビット線配置を構成してる。すなわち、ビット線方向に並ぶ基準セルＲＣ０のドレインは、第１基準ビット線１ＲＢＬ１に接続され、この第１基準ビット線１ＲＢＬ１は、一方側に設けられたＭＩＳＦＥＴＴｒＮを介して第２基準ビット線２ＲＢＬに接続される。同様に、ビット線方向に並ぶ基準セルＲＣ１のドレインは、第１基準ビット線１ＲＢＬ２に接続され、この第１基準ビット線１ＲＢＬ２は、他方側に設けられたＭＩＳＦＥＴ　ＴｒＮを介して第２基準ビット線２ＲＢＬに接続される。
【０１２１】
このように第１基準ビット線１ＲＢＬ１、１ＲＢＬ２を配置したことから、本実施形態に係る第１基準ビット線１ＲＢＬ１、１ＲＢＬ２の用い方が、上述した第５実施形態と異なる。すなわち、基準ビット線１ＲＢＬ１、１ＲＢＬ２に接続されたＮ型のＭＩＳＦＥＴ　ＴｒＮのゲート電極には、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７が入力される。そして、これら基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７のうち、基準ビット線選択信号ＲＢＳＬ０、ＲＢＳＬ１、基準ビット線選択信号ＲＢＳＬ２、ＲＢＳＬ３、基準ビット線選択信号ＲＢＳＬ４、ＲＢＳＬ５、基準ビット線選択信号ＲＢＳＬ６、ＲＢＳＬ７のいずれか１つの組がハイレベルになり、１本の基準ビット線１ＲＢＬ１と１本の基準ビット線１ＲＢＬ２とを、１本の第２基準ビット線２ＲＢＬに接続する。
【０１２２】
例えば、セルアレイブロックＢ０にあるワード線ＷＬが選択されてハイレベルになる場合で、且つ、ビット線セレクタ４００において、例えばビット線選択信号ＲＢＳＬ０がハイレベルになる場合には、基準ビット線選択信号ＲＢＳＬ０と基準ビット線選択信号ＲＢＳＬ１がハイレベルになる。
【０１２３】
また、セルアレイブロックＢ０にあるワード線ＷＬが選択されてハイレベルになる場合で、且つ、ビット線選択信号ＲＢＳＬ１６がハイレベルになる場合にも、基準ビット線選択信号ＲＢＳＬ０と基準ビット線選択信号ＲＢＳＬ１がハイレベルになる。このようにして、電流Ｉ０＋Ｉ１が第２基準ビット線２ＲＢＬを流れ、基準電圧生成回路ＶＧに入力される。
【０１２４】
本実施形態に係る半導体記憶装置は、これ以外の点は、上述した第５実施形態の半導体記憶装置と同様である。
【０１２５】
以上のように、本実施形態に係る半導体記憶装置によっても、この半導体記憶装置全体のセンスアンプＳＡの数及び基準電圧生成回路ＶＧの数を、削減することができる。
【０１２６】
また、センスアンプＳＡと基準電圧生成回路ＶＧを、カラムデコーダ１４０に隣接して集中配置したので、セルアレイ１００上に、複数のセルアレイブロックにまたがるカラム選択線ＲＣＳＬ、ＷＣＳＬ、ＤＷＣＳＬを形成する必要がなくなる。
【０１２７】
図３１は、本実施形態におけるビット線セレクタ４００の変形例を示す図であり、上述した図２９に対応する図である。この図３１に示すように、この変形例においては、スイッチング回路として、図２９のＮ型のＭＩＳＦＥＴ　ＴｒＮの代わりに、トランスファーゲートＴＧを用いている。このトランスファーゲートＴＧは、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴとが相補的に並列に接続されて構成されている。Ｎ型のＭＩＳＦＥＴには、図２９と同様に、そのゲート電極に、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７が入力されるが、Ｐ型のＭＩＳＦＥＴには、これらを反転させたビット線選択信号／ＢＳＬ０〜／ＢＳＬ３１、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ７が入力される。
【０１２８】
これにより、第１実施形態で述べたのと同様に、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７のハイレベルの電圧、並びに、ビット線選択信号／ＢＳＬ０〜／ＢＳＬ３１、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ７のハイレベルの電圧を、第１ビット線１ＢＬ及び第１基準ビット線１ＲＢＬ１、１ＲＢＬ２に与えるべき電圧と同電圧にすることができる。このため、半導体記憶装置内で用いられる電圧の低電圧化に寄与することができる。これにより、半導体記憶装置内の周辺回路の耐圧の問題が軽減されると共に、この半導体記憶装置の消費電力も下げることが可能になる。
【０１２９】
〔第７実施形態〕
第７実施形態は、上述した第６実施形態を変形して、第１基準ビット線１ＲＢＬ１、１ＲＢＬ２の両側にスイッチング回路を設けて、第１基準ビット線１ＲＢＬ１、１ＲＢＬ２の両側から第２基準ビット線２ＲＢＬに接続するようにしたものである。そしてこれにより、基準セルＲＣ０の基準ビット線抵抗と、基準セルＲＣ１の基準ビット線抵抗とが、非対称になるのを回避したものである。より詳しくを、以下に説明する。
【０１３０】
図３２は、本実施形態に係る１つの単位ユニットのビット線セレクタ４００の構成を示す図である。なお、本実施形態に係る半導体記憶装置の第１配線層２１０及び第２配線層２２０の断面は、図３０と同様であり、本実施形態に係るセルアレイ１００の全体レイアウトは、図２４と同様である。
【０１３１】
この図３２に示すように、本実施形態においては、各セルアレイブロック内でビット線方向に延びる第１基準ビット線１ＲＢＬ１、１ＲＢＬ２の両端に、ＭＩＳＦＥＴ　ＴｒＮ、ＴｒＮが接続されており、このＭＩＳＦＥＴ　ＴｒＮ、ＴｒＮを介して、第２基準ビット線２ＲＢＬに接続されている。第１基準ビット線１ＲＢＬ１、１ＲＢＬ２に接続されたＭＩＳＦＥＴのゲート電極には、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ１５が入力されている。そして、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ３、基準ビット線選択信号ＲＢＳＬ４〜ＲＢＳＬ７、基準ビット線選択信号ＲＢＳＬ８〜ＲＢＳＬ１１、基準ビット線選択信号ＲＢＳＬ１２〜ＲＢＳＬ１５の中のいずれか１対がハイレベルになり、１本の第１基準ビット線１ＲＢＬ１と１本の第１基準ビット線１ＲＢＬ０とが、１本の第２基準ビット線２ＲＢＬに接続される。
【０１３２】
例えば、ビット線セレクタ４００において、ビット線選択信号ＲＢＳＬ０がハイレベルになる場合には、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ３の４つのうちＲＢＳＬ０とＲＢＳＬ１がハイレベルになる。また、ビット線選択信号ＲＢＳＬ１６がハイレベルになる場合にも、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ３の４つのうちＲＢＳＬ２、ＲＢＳＬ３がハイレベルになる。このようにして、電流Ｉ０＋Ｉ１が第２基準ビット線２ＲＢＬを流れ、基準電圧生成回路ＶＧに入力される。
【０１３３】
本実施形態に係る半導体記憶装置は、これ以外の点は、上述した第６実施形態の半導体記憶装置と同様である。
【０１３４】
以上のように、本実施形態に係る半導体記憶装置によっても、この半導体記憶装置全体のセンスアンプＳＡの数及び基準電圧生成回路ＶＧの数を、削減することができる。
【０１３５】
また、センスアンプＳＡと基準電圧生成回路ＶＧを、カラムデコーダ１４０に隣接して集中配置したので、セルアレイ１００上に、複数のセルアレイブロックにまたがるカラム選択線ＲＣＳＬ、ＷＣＳＬ、ＤＷＣＳＬを形成する必要がなくなる。
【０１３６】
図３３は、本実施形態におけるビット線セレクタ４００の変形例を示す図であり、上述した図３２に対応する図である。この図３３に示すように、この変形例においては、ビット線セレクタ４００を構成する各スイッチング回路として、図３２のＮ型のＭＩＳＦＥＴ　ＴｒＮの代わりに、トランスファーゲートＴＧを用いている。このトランスファーゲートＴＧは、Ｎ型のＭＩＳＦＥＴとＰ型のＭＩＳＦＥＴとが相補的に並列に接続されて構成されている。Ｎ型のＭＩＳＦＥＴには、図３２と同様に、そのゲート電極に、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ１５が入力されるが、Ｐ型のＭＩＳＦＥＴには、これらを反転させたビット線選択信号／ＢＳＬ０〜／ＢＳＬ３１、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ１５が入力される。
【０１３７】
これにより、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１、及び、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ１５のハイレベルの電圧、並びに、ビット線選択信号／ＢＳＬ０〜／ＢＳＬ３１、及び、基準ビット線選択信号／ＲＢＳＬ０〜／ＲＢＳＬ１５のハイレベルの電圧を、第１ビット線１ＢＬ及び第１基準ビット線１ＲＢＬ１、１ＲＢＬ２に与えるべき電圧と同電圧にすることができる。このため、半導体記憶装置内で用いられる電圧の低電圧化に寄与することができる。これにより、半導体記憶装置内の周辺回路の耐圧の問題が軽減されると共に、この半導体記憶装置の消費電力も下げることが可能になる。
【０１３８】
〔第８実施形態〕
第８実施形態は、上述した第５乃至第７実施形態において、センスアンプＳＡの数及び基準電圧生成回路ＶＧの数のさらなる削減を図ったものである。図３４は、本実施形態に係るセルアレイ１００の全体レイアウトを示す図である。この図３４に示すように、本実施形態に係るセルアレイ１００においては、その中央部分にカラムデコーダ１４０が設けられている。すなわち、これまでの実施形態と同様に、カラムデコーダ１４０を挟んで、一方側に４つのセルアレイブロックＢ０〜Ｂ３が設けられており、他方側に４つのセルアレイブロックＢ４〜Ｂ７が設けられている。
【０１３９】
カラムデコーダ１４０の一方側に、センスアンプＳＡと基準電圧生成回路ＶＧを形成する領域であるセンスユニット配置領域４６０が設けられている。すなわち、本実施形態においては、上述した第５乃至第７実施形態と異なり、カラムデコーダ１４０の一方側に設けられたセンスユニット配置領域４６０に、複数のセンスアンプＳＡと複数の基準電圧生成回路ＶＧが集中配置されている。このため、本実施形態においては、８個のセルアレイブロックＢ０〜Ｂ７に対して共通に、センスアンプＳＡと基準電圧生成回路ＶＧが設けられていることになる。したがって、メモリセルＭＣに対して読み出し動作、書き込み動作、リフレッシュ動作をする際には、次のような制約が生じる。
【０１４０】
すなわち、左右にそれぞれ１組づつ設けられた第２ビット線２ＢＬと第２基準ビット線２ＲＢＬに対して、１個のセンスアンプＳＡと１個の基準電圧生成回路ＶＧしか設けられていない。このため、例えば、アレイブロックＢ０〜Ｂ３にまたがる１組の第２ビット線２ＢＬと第２基準ビット線２ＲＢＬとが選択される場合には、これと同じセンスアンプＳＡと基準電圧生成回路ＶＧに接続されたアレイブロックＢ４〜Ｂ７にまたがる１組の第２ビット線２ＢＬと第２基準ビット線２ＲＢＬは選択することができない。したがって、ロウデコーダ及びワード線ドライバ１３０は、このような条件を満たすように、ワード線を制御する必要がある。つまり、セルアレイ１００全体にワード線は１本しか立てられない。
【０１４１】
なお、本実施形態に係る半導体記憶装置は、これ以外の点は、上述した第５乃至第７実施形態の半導体記憶装置と同様である。
【０１４２】
以上のように、本実施形態に係る半導体記憶装置によれば、１つのセンスアンプＳＡ及び基準電圧生成回路ＶＧを、このセルアレイ１００にあるすべてのセルアレイブロックで共通に使用するようにしたので、この半導体記憶装置全体のセンスアンプＳＡの数及び基準電圧生成回路ＶＧの数を、最小限に抑えることができる。
【０１４３】
〔第９実施形態〕
第９実施形態は、各セルアレイブロック内を延びる第１ビット線各１ＢＬの一端にＮ型のＭＩＳＦＥＴを設けて第２ビット線２ＢＬに接続するとともに、各第１ビット線１ＢＬの他端にＰ型のＭＩＳＦＥＴを設けて第２ビット線２ＢＬに接続することにより、各メモリセルのビット線抵抗が均一になるようにしたものである。より詳しくを、以下に説明する。
【０１４４】
図３５は、第９実施形態に係るセルアレイ１００の全体レイアウトを示す図であり、図３６は、図３５のセルアレイ１００における１つのセンスアンプＳＡと１つの基準電圧生成回路ＶＧに対応するビット線セレクタ５００、５１０の構成を示す図であり、セルアレイブロックＢ０、Ｂ１における単位ユニットの構成を示している。図３７は、セルアレイブロックＢ２〜Ｂ５部分の第１配線層２１０と第２配線層２２０の構成を示す断面図であり、図３８は、セルアレイブロックＢ０、Ｂ１、Ｂ６、Ｂ７部分の第１配線層２１０と第２配線層２２０の構成を示す断面図である。
【０１４５】
図３５に示すように、本実施形態に係るセルアレイ１００では、中央部分にカラムデコーダ１４０が配置されている。また、セルアレイブロックＢ１とセルアレイブロックＢ２との間に、複数のセンスアンプＳＡと複数の基準電圧生成回路ＶＧを配置する領域であるセンスユニット配置領域５５０が設けられており、セルアレイブロックＢ５とセルアレイブロックＢ６との間にも、センスユニット配置領域５５０が設けられている。本実施形態に係るセンスユニット配置領域５５０においては、セルアレイブロックＢ０、Ｂ１用のセンスアンプＳＡと、セルアレイブロックＢ２、Ｂ３用のセンスアンプＳＡとが、１つのセンスユニット配置領域５５０内に設けられており、セルアレイブロックＢ４、Ｂ５用のセンスアンプＳＡと、セルアレイブロックＢ６、Ｂ７用のセンスアンプＳＡとが、１つのセンスユニット配置領域５５０内に設けられている。つまり、本実施形態に係るセルアレイ１００には、１つのカラムデコーダ１４０と、２系統のセンスアンプＳＡと基準電圧生成回路ＶＧとが、設けられている。
【０１４６】
第２ビット線２ＢＬと第２基準ビット線２ＲＢＬは、シングルエンド型のビット線配置にされている。この図の例では、例えば、セルアレイブロックＢ０、Ｂ１の第２ビット線２ＢＬと第２基準ビット線２ＲＢＬは、右側に設けられたセンスユニット配置領域５５０のセンスアンプＳＡと基準電圧生成回路ＶＧにそれぞれ入力されており、セルアレイブロックＢ２、Ｂ３の第２ビット線２ＢＬと第２基準ビット線２ＲＢＬも、これと同じセンスユニット配置領域５５０にあるセンスアンプＳＡと基準電圧生成回路ＶＧにそれぞれ入力されている。
【０１４７】
カラムデコーダ１４０からは、センスアンプＳＡに、カラム選択線（読み出しカラム選択信号線ＲＣＳＬ、書き込みカラム選択信号線ＷＣＳＬと基準セルリフレッシュカラム信号線ＤＷＣＳＬ）が入力されている。このため、セルアレイブロックＢ２〜Ｂ５上には、このカラム選択線が図３７に示すように形成されいるが、セルアレイブロックＢ０、Ｂ１、Ｂ６、Ｂ７上には、このカラム選択線が図３８に示すように形成されていない。
【０１４８】
さらに、本実施形態においては、各セルアレイブロックの一方側には、Ｎ型のＭＩＳＦＥＴ　ＴｒＮにより構成されたビット線セレクタ５００が設けられており、他方側には、Ｐ型のＭＩＳＦＥＴ　ＴｒＰにより構成されたビット線セレクタ５１０が設けられている。
【０１４９】
図３６に示すように、各セルアレイブロック内をビット線方向に延びる各第１ビット線１ＢＬの一端側には、ビット線セレクタ５００を構成するＮ型のＭＩＳＦＥＴ　ＴｒＮが接続されており、このＭＩＳＦＥＴ　ＴｒＮを介して、第２ビット線２ＢＬに接続されている。また、各第１ビット線１ＢＬの他端側には、ビット線セレクタ５１０を構成するＰ型のＭＩＳＦＥＴ　ＴｒＰが接続されており、このＭＩＳＦＥＴ　ＴｒＰを介して、第２ビット線２ＢＬに接続されている。
【０１５０】
同様に、各セルアレイブロック内をビット線方向に延びる各第１基準ビット線１ＲＢＬの一端側には、ビット線セレクタ５００を構成するＮ型のＭＩＳＦＥＴＴｒＮが接続されており、このＭＩＳＦＥＴ　ＴｒＮを介して、第２基準ビット線２ＲＢＬに接続されている。また、各第１基準ビット線１ＲＢＬの他端側には、ビット線セレクタ５１０を構成するＰ型のＭＩＳＦＥＴ　ＴｒＰが接続されており、このＭＩＳＦＥＴ　ＴｒＰを介して、第２基準ビット線２ＲＢＬに接続されている。
【０１５１】
第１ビット線１ＢＬに接続されたＭＩＳＦＥＴ　ＴｒＮ、ＴｒＰのゲート電極には、ビット線選択信号ＢＳＬ０〜ＢＳＬ３１が入力されており、これらビット線選択信号ＢＳＬ０〜ＢＳＬ３１のうち、同一の第１ビット線１ＢＬに接続されているＭＩＳＦＥＴ　ＴｒＮ、ＴｒＰがオンになり、１本の第１ビット線１ＢＬを第２ビット線２ＢＬに接続する。例えば、ビット線選択信号ＢＳＬ０がハイレベルになり、ビット線選択信号ＢＳＬ１がローレベルになり、１本の第１ビット線１ＢＬが第２ビット線２ＢＬに接続される。
【０１５２】
図３６においては、第２ビット線２ＢＬは、右側のセンスアンプＳＡに入力されており、第２ビット線２ＢＬを流れるセル電流は、右側のセンスアンプＳＡでセンスされて、データが読み出される。
【０１５３】
第１基準ビット線１ＲＢＬに接続されたＭＩＳＦＥＴ　ＴｒＮ、ＴｒＰのゲート電極には、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７が入力されており、これらビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ７のうち、同一の第１基準ビット線１ＲＢＬに接続されているＭＩＳＦＥＴ　ＴｒＮ、ＴｒＰがオンになり、１本の第１基準ビット線１ＲＢＬを第２基準ビット線２ＲＢＬに接続する。例えば、セルアレイブロックＢ０にあるワード線ＷＬがハイレベルになった場合には、このハイレベルになったワード線ＷＬがあるセルアレイブロックと同じセルアレイブロックＢ０の第１基準ビット線１ＲＢＬ１、１ＲＢＬ２が第２基準ビット線２ＲＢＬに接続される。このため、基準ビット線選択信号ＲＢＳＬ０とＲＢＳＬ２がハイレベルになり、基準ビット線選択信号ＲＢＳＬ１とＲＢＳＬ３がローレベルになり、１本の第１基準ビット線１ＲＢＬが第２基準ビット線２ＲＢＬに接続される。
【０１５４】
図３６においては、第２基準ビット線２ＲＢＬは、右側の基準電圧生成回路ＶＧに入力されており、第２基準ビット線２ＲＢＬを流れる電流Ｉ０＋Ｉ１は、右側の基準電圧生成回路ＶＧに入力されて、基準電圧ＶＲＥＦが生成される。
【０１５５】
図３５に示すように、本実施形態に係る半導体記憶装置においては、その読み出し動作において、４つのセルアレイブロック（例えば、Ｂ０、Ｂ１、Ｂ２、Ｂ３）に１本のワード線ＷＬがハイレベルになる。そして、第２ビット線２ＢＬのいずれかに１本の第１ビット線１ＢＬが接続され、各センスアンプＳＡでデータの読み出しが行われる。この点は、書き込み動作、及び、リフレッシュ動作においても同様である。
【０１５６】
以上のように、本実施形態に係る半導体記憶装置によれば、基準セルＲＣ０、ＲＣ１の基準ビット線抵抗が均一になるとともに、メモリセルＭＣのビット線抵抗も均一になるようにすることができる。
【０１５７】
〔第１０実施形態〕
第１０実施形態は、上述した第９実施形態を変形して、カラムデコーダ１４０の両側に、センスアンプＳＡと基準電圧生成回路ＶＧとを配置する領域であるセンスユニット配置領域５６０を設けることにより、各セルアレイブロック上にカラム選択線を形成する必要がなくなるようにしたものである。
【０１５８】
図３９は、第１０実施形態に係るセルアレイ１００の全体レイアウトを示す図であり、図４０は、図３９のセルアレイ１００における１つのセンスアンプＳＡと基準電圧生成回路ＶＧに対応するビット線セレクタ５００、５１０の構成を示す図である。なお、本実施形態における第１配線層２１０及び第２配線層２２０の断面図は、上述した図３８と同様である。
【０１５９】
図３９に示すように、本実施形態においては、セルアレイ１００の中央部分に設けられたカラムデコーダ１４０の両側に、複数のセンスアンプＳＡと複数の基準電圧生成回路ＶＧとを配置するセンスユニット配置領域５６０が設けられている。このため、カラムデコーダ１４０からのカラム選択線（読み出しカラム選択信号線ＲＣＳＬ、書き込みカラム選択信号線ＷＣＳＬ、基準セルリフレッシュカラム信号線ＤＷＣＳＬ）を、セルアレイブロック上に形成する必要がなくなる。
【０１６０】
また、本実施形態においては、４個のセルアレイブロックにまたがって、第２ビット線２ＢＬと第２基準ビット線２ＲＢＬとが形成されており、これら第２ビット線２ＢＬの一端がセンスアンプＳＡに入力されており、第２基準ビット線２ＲＢＬの一端が基準電圧生成回路ＶＧに入力されている。このため、４個のセルアレイブロックに共通に、１つのセンスユニットが設けられていることになる。したがって、１つのセンスユニットにおいては、４つのセルアレイブロックの中から１つのメモリセルＭＣのデータが読み出されることとなる。
【０１６１】
図４０に示すように、本実施形態に係るセルアレイ１００においても、Ｎ型のＭＩＳＦＥＴ　ＴｒＮにより構成されたビット線セレクタ５００と、Ｐ型の未ＦＥＴ　ＴｒＰにより構成されたビット線セレクタ５１０とが設けられている。上述した第９実施形態と同様に、各第１ビット線１ＢＬは、一端側に設けられたＭＩＳＦＥＴ　ＴｒＮと他端側に設けられたＭＩＳＦＥＴ　ＴｒＰを介して、１本の第２ビット線２ＢＬに接続されている。また、各第１基準ビット線１ＲＢＬは、一端側に設けられたＭＩＳＦＥＴ　ＴｒＮと他端側に設けられたＭＩＳＦＥＴＴｒＰを介して、１本の第２基準ビット線２ＲＢＬに接続されている。
【０１６２】
第１ビット線１ＢＬに接続されたＭＩＳＦＥＴ　ＴｒＮ、ＴｒＰのゲート電極には、ビット線選択信号ＢＳＬ０〜ＢＳＬ６３が入力されており、これらビット線選択信号ＢＳＬ０〜ＢＳＬ６３のうち、同一の第１ビット線１ＢＬに接続されているＭＩＳＦＥＴ　ＴｒＮ、ＴｒＰがオンになり、１本の第１ビット線１ＢＬを第２ビット線２ＢＬに接続する。例えば、ビット線選択信号ＢＳＬ０がハイレベルになり、ビット線選択信号ＢＳＬ１がローレベルになり、１本の第１ビット線１ＢＬが第２ビット線２ＢＬに接続される。
【０１６３】
図４０においては、第２ビット線２ＢＬは、右側のセンスアンプＳＡに入力されており、第２ビット線２ＢＬを流れるセル電流は、右側のセンスアンプＳＡでセンスされて、データが読み出される。
【０１６４】
第１基準ビット線１ＲＢＬに接続されたＭＩＳＦＥＴ　ＴｒＮ、ＴｒＰのゲート電極には、基準ビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ１５が入力されており、これらビット線選択信号ＲＢＳＬ０〜ＲＢＳＬ１５のうち、同一の第１基準ビット線１ＲＢＬに接続されているＭＩＳＦＥＴ　ＴｒＮ、ＴｒＰがオンになり、１本の第１基準ビット線１ＲＢＬを第２基準ビット線２ＲＢＬに接続する。例えば、セルアレイブロックＢ０にあるワード線ＷＬがハイレベルなる場合には、基準ビット線選択信号ＲＢＳＬ０とＲＢＳＬ２がハイレベルになり、基準ビット線選択信号ＲＢＳＬ１とＲＢＳＬ３がローレベルになり、１本の第１基準ビット線１ＲＢＬが第２基準ビット線２ＲＢＬに接続される。
【０１６５】
図４０においては、第２基準ビット線２ＲＢＬは、右側の基準電圧生成回路ＶＧに入力されており、第２基準ビット線２ＲＢＬを流れる電流Ｉ０＋Ｉ１は、右側の基準電圧生成回路ＶＧに入力されて、基準電圧ＶＲＥＦが生成される。
【０１６６】
本実施形態に係る半導体記憶装置による読み出し動作においては、ロウデコーダ及びワード線ドライバ１３０が４つのセルアレイブロック（Ｂ０〜Ｂ３、Ｂ４〜Ｂ７）の中から１本のワード線ＷＬを選択してハイレベルにする。また、このワード線ＷＬがハイレベルになることにより、１個の基準セルＲＣ０と１個の基準セルＲＣ１とが選択され、基準となる電流Ｉ０＋Ｉ１が基準電圧生成回路ＶＧに入力される。そして、この基準電圧生成回路ＶＧが生成した基準電圧ＶＲＥＦを用いて、４つのセルアレイブロックの中から１つのメモリセルＭＣのデータが１つのセンスアンプＳＡで読み出される。書き込み動作やリフレッシュ動作もこれと同様に、１つのセンスアンプＳＡにつき、４つのセルアレイブロックの中の１つのメモリセルＭＣが選択されて、行われる。
【０１６７】
以上のように、本実施形態に係る半導体記憶装置によっても、基準セルＲＣ０、ＲＣ１の基準ビット線抵抗が均一になるとともに、メモリセルＭＣのビット線抵抗も均一になるようにすることができる。また、センスアンプＳＡと基準電圧生成回路ＶＧとを配置するセンスユニット配置領域５６０を、カラムデコーダ１４０の両側に隣接して設けたので、各セルアレイブロック上にカラム選択線を走らせる必要がなくなる。
【０１６８】
図４１は、本実施形態に係るセルアレイ１００の変形例を示す図である。この図４１のセルアレイ１００においては、複数のセンスアンプＳＡと複数の基準電圧生成回路ＶＧとを配置するセンスユニット配置領域５６０を、カラムデコーダ１４０の片側に設けている。この例では、８個のセルアレイブロックに対して、１つのセンスユニットが設けられていることとなる。このため、例えば、セルアレイブロックＢ０〜Ｂ３にあるメモセルＭＣのデータ読み出しをしているセンスユニットは、セルアレイブロックＢ４〜Ｂ７にあるメモリセルＭＣのデータ読み出しをすることができない。なぜなら、セルアレイブロックＢ０〜Ｂ３とセルアレイブロックＢ４〜Ｂ７とで、センスアンプＳＡと基準電圧生成回路ＶＧは、共通だからである。
【０１６９】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した第１及び第２実施形態においては、１本の第１基準ビット線１ＲＢＬに接続されている基準セルＲＣ０、ＲＣ１は、２個であるが、この基準セルの個数は２Ｎ（Ｎは自然数）個であればよい。この場合、基準ワード線ＲＷＬ０、ＲＷＬ１の本数も２Ｎ本になる。例えば、上述した第１実施形態において、１本の基準ビット線１ＲＢＬに４個の基準セルＲＣ０、ＲＣ０、ＲＣ１、ＲＣ１を設けた場合には、セルアレイ１００の構成は図４２に示すようになる。
【０１７０】
同様に、上述した第３乃至第１０実施形態においては、１本の第２基準ビット線に対して、１つのセルアレイブロックあたり、２本の第１基準ビット線を設けたが、この第１基準ビット線の本数は２Ｎ（Ｎは自然数）本であればよい。例えば、上述した第３実施形態において、１本の第２基準ビット線に対して、１つのセルアレイブロックあたり、４本の第１基準ビット線を設けた場合には、図４３に示すようになる。そして、基準セルを用いて基準となる電流を生成する場合には、１本の第２基準ビット線に対して４本の第１基準ビット線を選択して、４個の基準セルを用いて基準となる電流２×（Ｉ０＋Ｉ１）を取得することとなる。
【０１７１】
また、上述した各実施形態においては、１つの基準電圧生成回路ＶＧを２つのセンスアンプＳＡで共通に使用することとしたが、１つの基準電圧生成回路ＶＧをさらに多くの個数のセンスアンプＳＡで共通に使用するようにしてもよい。一方、これとは反対に、１つの基準電圧生成回路ＶＧを１つのセンスアンプＳＡで使用するようにしてもよい。
【０１７２】
【発明の効果】
以上説明したように、本発明に係る半導体記憶装置によれば、センスアンプの数を減らして、チップサイズの縮小化を図ることができる。
【図面の簡単な説明】
【図１】ＦＢＣ型のメモリセルにおいて“１”データを書き込む原理を説明するメモリセルの断面図。
【図２】ＦＢＣ型のメモリセルにおいて“０”データを書き込む原理を説明するメモリセルの断面図。
【図３】ＦＢＣ型のメモリセルにおいてデータを読み出す原理を説明するメモリセルの断面図。
【図４】ゲート・ソース間電圧を変化させた場合に、“０”データを保持しているメモリセルのドレイン・ソース間を流れる電流と、“１”データを保持しているメモリセルのドレイン・ソース間を流れる電流の差を説明するグラフである。
【図５】隣接するセルアレイブロックの間でセンスアンプを共有するダブルエンド型のビット線構造を有するセルアレイにおけるメモリセルの配置を示す図である。
【図６】図５に対応するセルアレイ全体のレイアウトを示す図である。
【図７】図５におけるセンスアンプの構成を示す図である。
【図８】図５における基準電圧生成回路の構成を示す図である。
【図９】図５におけるビット線セレクタの構成を示す図である。
【図１０】図５のセルアレイにおけるデータ読み出し原理を説明する図である。
【図１１】別の構造のセルアレイにおけるメモリセルの配置を示す図である。
【図１２】第１実施形態に係るセルアレイ全体のレイアウトを示す図である。
【図１３】第１実施形態における、各メモリセル、各ワード線、各第１ビット線、各第２ビット線、各第１基準ビット線、各第２基準ビット線、カラム選択線、及び、ビット線セレクタの配置を説明する図である。
【図１４】第１実施形態における左右２つのセンスアンプと左右２つの基準電圧生成回路に対応する第１配線層と第２配線層の構造を説明する断面図である。
【図１５】第１実施形態に係るビット線セレクタの変形例を示す図であり、図１３に対応する図である。
【図１６】第２実施形態に係るセルアレイ全体のレイアウトを示す図である。
【図１７】第２実施形態における、各メモリセル、各ワード線、各第１ビット線、各第２ビット線、各第１基準ビット線、各第２基準ビット線、カラム選択線、及び、ビット線セレクタの配置を説明する図である。
【図１８】第２実施形態に係るビット線セレクタの変形例を示す図であり、図１７に対応する図である。
【図１９】第３実施形態における、各メモリセル、各ワード線、各第１ビット線、各第２ビット線、各第１基準ビット線、各第２基準ビット線、カラム選択線、及び、ビット線セレクタの配置を説明する図である。
【図２０】第３実施形態における左右２つのセンスアンプと左右２つの基準電圧生成回路に対応する第１配線層と第２配線層の構造を説明する断面図である。
【図２１】第３実施形態に係るビット線セレクタの変形例を示す図であり、図２０に対応する図である。
【図２２】第４実施形態における、各メモリセル、各ワード線、各第１ビット線、各第２ビット線、各第１基準ビット線、各第２基準ビット線、カラム選択線、及び、ビット線セレクタの配置を説明する図である。
【図２３】第４実施形態に係るビット線セレクタの変形例を示す図であり、図２２に対応する図である。
【図２４】第５実施形態に係るセルアレイ全体のレイアウトを示す図である。
【図２５】第５実施形態における、各メモリセル、各ワード線、各第１ビット線、各第２ビット線、各第１基準ビット線、各第２基準ビット線、カラム選択線、及び、ビット線セレクタの配置を説明する図である。
【図２６】第５実施形態における１つのセンスアンプと１つの基準電圧生成回路に対応する第１配線層と第２配線層の構造を説明する断面図である。
【図２７】第５実施形態にいて、第２配線層に別の配線を形成した場合の断面図である。
【図２８】第５実施形態に係るビット線セレクタの変形例を示す図であり、図２５に対応する図である。
【図２９】第６実施形態における、各メモリセル、各ワード線、各第１ビット線、各第２ビット線、各第１基準ビット線、各第２基準ビット線、カラム選択線、及び、ビット線セレクタの配置を説明する図である。
【図３０】第６実施形態における１つのセンスアンプと１つの基準電圧生成回路に対応する第１配線層と第２配線層の構造を説明する断面図である。
【図３１】第６実施形態に係るビット線セレクタの変形例を示す図であり、図２９に対応する図である。
【図３２】第７実施形態における、各メモリセル、各ワード線、各第１ビット線、各第２ビット線、各第１基準ビット線、各第２基準ビット線、カラム選択線、及び、ビット線セレクタの配置を説明する図である。
【図３３】第７実施形態に係るビット線セレクタの変形例を示す図であり、図２９に対応する図である。
【図３４】第８実施形態に係るセルアレイ全体のレイアウトを示す図である。
【図３５】第９実施形態に係るセルアレイ全体のレイアウトを示す図である。
【図３６】第９実施形態における、各メモリセル、各ワード線、各第１ビット線、各第２ビット線、各第１基準ビット線、各第２基準ビット線、カラム選択線、及び、ビット線セレクタの配置を説明する図である。
【図３７】第９実施形態における１つのセンスアンプと１つの基準電圧生成回路に対応する第１配線層と第２配線層の構造を説明するための、セルアレイブロックＢ２〜Ｂ５の断面図である。
【図３８】第９実施形態における１つのセンスアンプと１つの基準電圧生成回路に対応する第１配線層と第２配線層の構造を説明するための、セルアレイブロックＢ０、Ｂ１、Ｂ６、Ｂ７の断面図である。
【図３９】第１０実施形態に係るセルアレイ全体のレイアウトを示す図である。
【図４０】第１０実施形態における、各メモリセル、各ワード線、各第１ビット線、各第２ビット線、各第１基準ビット線、各第２基準ビット線、カラム選択線、及び、ビット線セレクタの配置を説明する図である。
【図４１】第１０実施形態の変形例を説明するためのセルアレイ全体のレイアウトを示す図である。
【図４２】第１実施形態において、１本の基準ビット線に４個の基準セルを設けた場合のセルアレイの構成を示す図である。
【図４３】第３実施形態において、各ワード線に８個の基準セルを設けた場合のセルアレイの構成を示す図である。
【符号の説明】
ＭＣ　メモリセル
ＲＣ０、ＲＣ１　基準セル
ＢＬ　ビット線
ＷＬ　ワード線
ＳＬ　ソース線
Ｂ０〜Ｂ７　セルアレイブロック
ＳＡ　センスアンプ
ＶＧ　基準電圧生成回路
１００　セルアレイ
１３０　ロウデコーダ及びワード線ドライバ
２００　ビット線セレクタ
２５０　センスユニット配置領域
１ＢＬ　第１ビット線
２ＢＬ、２ＢＬ１、２ＢＬ２　第２ビット線
１ＲＢＬ、１ＲＢＬ１、１ＲＢＬ２　第１基準ビット線
２ＲＢＬ、２ＲＢＬ１、２ＲＢＬ２　第２基準ビット線
ＲＣＳＬ　読み出しカラム選択信号線
ＲＣＳＬ　書き込みカラム選択信号線
ＤＷＣＳＬ　基準セルリフレッシュカラム信号線
【図１】
2004103159.tif 000003
【図２】
2004103159.tif 000004
【図３】
2004103159.tif 000005
【図４】
2004103159.tif 000006
【図５】
2004103159.tif 000007
【図６】
2004103159.tif 000008
【図７】
2004103159.tif 000009
【図８】
2004103159.tif 000010
【図９】
2004103159.tif 000011
【図１０】
2004103159.tif 000012
【図１１】
2004103159.tif 000013
【図１２】
2004103159.tif 000014
【図１３】
2004103159.tif 000015
【図１４】
2004103159.tif 000016
【図１５】
2004103159.tif 000017
【図１６】
2004103159.tif 000018
【図１７】
2004103159.tif 000019
【図１８】
2004103159.tif 000020
【図１９】
2004103159.tif 000021
【図２０】
2004103159.tif 000022
【図２１】
2004103159.tif 000023
【図２２】
2004103159.tif 000024
【図２３】
2004103159.tif 000025
【図２４】
2004103159.tif 000026
【図２５】
2004103159.tif 000027
【図２６】
2004103159.tif 000028
【図２７】
2004103159.tif 000029
【図２８】
2004103159.tif 000030
【図２９】
2004103159.tif 000031
【図３０】
2004103159.tif 000032
【図３１】
2004103159.tif 000033
【図３２】
2004103159.tif 000034
【図３３】
2004103159.tif 000035
【図３４】
2004103159.tif 000036
【図３５】
2004103159.tif 000037
【図３６】
2004103159.tif 000038
【図３７】
2004103159.tif 000039
【図３８】
2004103159.tif 000040
【図３９】
2004103159.tif 000041
【図４０】
2004103159.tif 000042
【図４１】
2004103159.tif 000043
【図４２】
2004103159.tif 000044
【図４３】
2004103159.tif 000045