(57)【要約】　　【課題】　電流モード論理ゲートの動作安定化とスイッチング速度の高速化を図る。　　【解決手段】　回路システム３０は、論理回路３２とスイッチング速度基準回路８４を備える。論理回路３２は、それぞれが個別にテール電流を操作して出力電圧振幅を生成するよう動作可能な１以上の電流モード論理ゲートを含む。バイアス電流調整回路３６は、スイッチング速度基準回路８４で検出された論理回路３２の固有スイッチング速度と基準クロック周波数ｆrefとの比較結果に基づき、基準電流Ｉrefを調整する。バイアス発生器３４は、基準電流Ｉrefに基づいて論理回路３２の負荷抵抗およびテール電流を制御する。【選択図】　　図４
2004096750.tif 000002
【特許請求の範囲】
【請求項１】
　個々のテール電流を操作して出力電圧振幅を生成するようそれぞれが動作可能な１以上の電流モード論理ゲートを備える論理回路と、
　テール電流レベルにおける変化によらず、各電流源モード論理ゲートの電圧振幅を維持するよう動作可能なバイアス回路と、
　を備えることを特徴とする回路システム。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、バイアス電流補償を有する電流モード論理回路系に関する。
【背景技術】
【０００２】
　ＣＭＯＳ技術を用いて今日構築される大半の論理回路は、レール・ツー・レール論理回路で設計されており、電源とグラウンドとの間の全スイッチング路はＮＦＥＴ（ｎ型電界効果トランジスタ）デバイスとＰＦＥＴ（ｐ型電界効果トランジスタ）デバイスとが直列にコンプリメンタリ接続される。静的状態にあっては、レール・ツー・レール論理回路では一切の電流の吸い込みはなく、何故ならＰＦＥＴデバイスとＮＦＥＴデバイスのどちらも非導通とされるからである。電流は、過渡期間中にのみ必要となる。かくして、過渡周波数（或いはクロック速度）に比例して電力が消費される。
【０００３】
　最大の絶縁だけでなくＶddおよびグラウンド・レールにおける最小の電源変動もまた要求される回路にとって、従来のレール・ツー・レールＣＭＯＳ論理回路系の過渡期間中の電流スパイクから生ずる電圧リップルは慎重に抑圧しなければならない。クロック速度が数ギガビットレベルを超すと、この問題は制御がますます難しいものとなる。これらの動作環境では、ＣＭＬ（電流モード論理回路）として知られる論理回路系が代わりに用いられることが一般的である。ＣＭＬ論理回路系では、各スイッチごとに一定の電流が常時存在する。この電流の制御が、論理１或いは論理０に対応する差動電圧を生成する。ＣＭＬ論理回路系は電流スパイクを減らすが、クロック速度や論理回路の遷移に拘わらず電力消費を必要とする。
【０００４】
　図１を参照すると、従来のＣＭＬ論理バッファ１０は作動対トランジスタ１２，１４と負荷抵抗１６，１８とトランジスタ差動対の電源を供給する電流源２０からなる。差動対の追加スタックを論理ツリー内に挿入して論理回路を合体させることができる。例えば、図２に示すように、３個の差動対を用いてラッチ２２を形成することができる。図３を参照すると、ＣＭＬ電流源用のバイアス電流は通常、基準電流（Ｉref）をダイオード構成されているＮＦＥＴカレントミラー２６へ供給する主基準電流源２４により供給される。主基準電流（Ｉref）は、定電圧（Ｖref）源を備えた電圧−電流（Ｖ−Ｉ）変換器から導出される。定電圧源は、バンドギャップ電圧基準と抵抗（Ｒ）から導くことができる。この抵抗は、ＣＭＬゲートの負荷抵抗に整合させるか、或いは一定電流が必要な場合は外部の、或いはレーザトリミングを施した精密抵抗とすることができる。
【０００５】
　ＣＭＬ論理セルの速度は、ＦＥＴ差動対スイッチのスイッチング速度だけでなく負荷抵抗におけるＲＣ時定数に依存する。製造過程では、負荷抵抗の値が先ず選択される。次いで、電流源の値がデバイスの大きさにより選択され、負荷抵抗にかかる電圧振幅の許容量が得られる。電圧振幅は通常、次のＣＭＬ論理ゲートの切り替えに必要とされる電圧に対応する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
　大量生産環境においてＣＭＬ回路に対するタイミングの要求に応えるため、ＣＭＬゲートの速度は、一般に最も遅いＦＥＴデバイスに対応する最遅コーナーケースや、ＩＣプロセスで保証される負荷抵抗の公差の最大値、最高温度、そして必要とされる最低Ｖddに合わせて設計しなければならない。この要件が満たされた状態で、同一の設計を、一般に最速のＦＥＴデバイスとＩＣプロセスで保証される負荷抵抗の公差の最小値に対応するワーストケース状況下における最大電力消費量や、最高温度、そして製品が必要とする最高Ｖddに対して規定し、保証しなければならない。最小限の電力消費はICパッケージのコストを低減し、信頼性を高めることにつながるので、電力消費がより低いということは所与の回路設計の主要な競争に耐える長所となる。現在のところ、ＣＭＬ論理回路系が消費する最大電力は、最遅コーナーケースで必要とされる電流で決まる。
【課題を解決するための手段】
【０００７】
　一つの態様では、本発明は論理回路とバイアス回路を備える回路システムを特徴とするものである。論理回路は、それぞれが個々のテール電流を操作して出力電圧振幅を生成するよう動作可能な１以上の電流モード論理ゲートを含む。バイアス回路は、テール電流レベルの変化によらず各電流モード論理ゲートの電圧振幅を維持するよう動作可能である。
【０００８】
　別の態様では、本発明は論理回路とスイッチング速度基準回路を備える回路システムを特徴とするものである。論理回路は、それぞれが個別にテール電流を操作して出力電圧振幅を生成するよう動作可能な１以上の電流モード論理ゲートを含む。スイッチング速度基準回路は、１以上の電流モード論理ゲートの固有スイッチング速度を検出するよう動作可能である。
【０００９】
　別の態様では、本発明は論理回路とテール電流調整回路を備える回路システムを特徴とするものである。論理回路は、それぞれが個々のテール電流を操作して出力電圧振幅を生成せしめるよう動作可能な１以上の電流モード論理ゲートを含む。テール電流調整回路は、電流モード論理ゲートテール電流を動的に調整して基準クロック周波数に相関させて論理ゲートスイッチング速度を維持するよう動作可能である。
【００１０】
　本発明の他の特徴及び効果は、図面と特許請求の範囲を含む以下の説明から明らかとなろう。
【発明を実施するための最良の形態】
【００１１】
　以下の説明では、同様の参照符号は同様の要素を特定するのに用いるものとする。さらに、図面は例示実施形態の主要な特徴を図解することを意図して線図により描いたものである。図面は、実際の実施形態の全ての特徴、或いは図示した要素の相対的な寸法の描写も意図しておらず、実寸で描いたものではない。
【００１２】
　図４を参照すると、一実施形態では、回路システム３０は様々な種類の異なる機能のうちの一つとして機能可能な一組の論理ブロック３２と、バイアス発生器３４と、バイアス電流調整回路３６とを含む。例示実施形態では、一組の論理ブロック３２は一般的な可調整コモンモード論理（ＡＣＭＬ）設計に従ったものとなっている。このＡＣＭＬ設計に従って、各ＡＣＭＬ論理ブロックは電流源と、調整可能な負荷抵抗を有する負荷と、差動対電流制御回路網（ｃｕｒｒｅｎｔ　ｓｔｅｅｒｉｎｇ　ｎｅｔｗｏｒｋ）を含む。バイアス発生器３４は、ＡＣＭＬ論理ブロックの電流源に接続される電流源設定出力３８と、ＡＣＭＬ論理ブロックの負荷に接続される負荷抵抗設定出力４０とを有する。バイアス発生器３４は、基準電流（Ｉref）に基づいて所定の電源電流を供給するようにＡＣＭＬ電流源を設定可能である。この基準電流（Ｉref）は、バイアス電流調整回路３６から供給される基準電流（Ｉrefa）と、始動電流源４２から供給される始動電流（Ｉstart）との組み合わせに対応する。バイアス発生器３４はまた、電源電流（の増減）に逆行してＡＣＭＬ負荷を設定し、結果として所与の電流源設定（値）に対しロジック信号の振幅レベルをほぼ維持するような負荷抵抗レベルにＡＣＭＬ負荷を設定するよう動作可能である。こうして、バイアス発生器３４はＡＣＭＬ論理に必要とされる電流を調整し、最遅コーナーケースにおけるタイミング要件と、最速コーナーケースにおける電力消費を切り離すことができるようになっている。特に、バイアス発生器３４は、ＡＣＭＬバイアス電流を遅いコーナーケースでは増大させ、速いコーナーケースでは減少させることを可能とするとともに、ＡＣＭＬ負荷抵抗レベルを自動調整してロジック信号の必要振幅レベルを維持する。こうして、高速処理が行われるコーナーケースに通常関連する最大電力消費は排除される。これにより、トータルの電力消費の上限が低められ、ＩＣパッケージに必要なコストの低減とより高い信頼性が得られる。
【００１３】
　図５を参照する。一般に、ＡＣＭＬ論理ブロック４４は、電流源４６と調整可能な負荷４８と差動対電流制御回路網５０を含む。電流源４６は、第１の電圧のレール（例えばグラウンド）に結合され、電源電流（Ｉsource）を供給するよう動作可能である。可調整負荷４８は第２の電圧のレール（例えばＶdd）に結合してあり、入力された負荷抵抗設定電圧Ｖcspのレベルに従って調整可能な負荷抵抗を有する。差動対電流制御回路網５０は、コンプリメンタリの入力及び出力と、電流源と負荷の間に結合した１以上の差動対を含む。
【００１４】
　図５に示すＡＣＭＬ論理ブロック４４は、図６に示すようなバッファ５２や、図７に示すようなラッチ５４を含む様々な異なる論理回路のうちの任意の一つの形態として機能することができる。これらの機能形態では、ＡＣＭＬ電流源はグラウンドに連結したｎ型電界効果トランジスタ（ＮＦＥＴ）５６，５８である。バイアス発生器３４（図４）のソース電流設定出力３８がバイアス電圧（Ｖcsn）を印加し、ＮＥＥＴ電流源５６，５８で供給されるテール電流を設定する。これらの機能形態では、調整可能な負荷はｐ型電界効果トランジスタ（ＰＦＥＴ）６０，６２，６４，６６である。バイアス発生器３４（図４）の負荷抵抗設定出力４０が、ＰＦＥＴ負荷６０〜６６のトライオードバイアス領域にあるバイアス電圧（Ｖcsp）を印加する。これらの機能形態では、ＰＦＥＴ負荷６０〜６６はバイアス発生器３４（図４）により調整可能な抵抗値をもった可変抵抗として機能し、バイアス発生器３４により設定することのできる様々なテール電流レベルに対しロジック信号の所要の振幅レベルを維持する。
【００１５】
　図８を参照すると、いくつかの実施形態では、バイアス発生器３４はロジック信号の振幅設定トランジスタ６８とオペアンプ７０と出力トランジスタ７２と一対のレベルシフタ７４，７６と一対の電流源トランジスタ７８，８０を含む。基準電流ＩrefがＮＦＥＴダイオードカレントミラー８２内へ供給され、これによって電源電流設定出力バイアスＶcsnが生成される。このバイアスがまた、電流源トランジスタ７８，８０を駆動する。例示実施形態では、レベルシフタ７４と出力トランジスタ７２との組み合わせがＡＣＭＬ論理回路５４（図７）の論理スタックと同様の機能を有し、これにより電流源トランジスタ７８の早期効果を補償して電流源トランジスタ５８（図７）と緊密に整合させる。特に、出力トランジスタ７２がＰＦＥＴ負荷６０〜６６（図６、図７）と同様の機能を有し、レベルシフタが二つのレベルのＡＣＭＬスイッチングと同様の機能を有する。レベルシフタ７６もまた、二つのレベルのＡＣＭＬスイッチングと同様の機能を有する。ロジック信号の振幅設定トランジスタ６８は、Ｖddレールとロジック信号振幅設定出力端８４との間にダイオードとして接続してある。電流源トランジスタ８０により供給される電流に応答してロジック信号振幅設定トランジスタ６８の両端にはロジック信号振幅電圧（Ｖswg）が生じる。ロジック信号振幅設定出力端８４に生じた電圧（すなわちＶswg）がオペアンプ７０の非反転入力端に供給される。オペアンプ７０はロジック信号振幅設定出力端８４とバイアス発生器３４の負荷抵抗設定出力端４０との間にフォロワとして結合してあり、オペアンプ７０の電圧出力は負荷抵抗設定出力バイアスＶcspに対応する。
【００１６】
　動作時に、電圧Ｖswgがバイアス電流Ｉrefとは比較的無関係の所望レベルに設定してあるものと先ず仮定する。Ｉrefが増加あるいは減少すると、電流源７８とＰチャンネルＦＥＴ７２を通る電流は比例的に変化する。オペアンプ７０は接続点７５における電圧を監視し、Ｖcspを調整してＦＥＴ７２の抵抗を変化させ、接続点７５が接続点８４と同電圧となるようにする。負荷トランジスタとしての出力トランジスタ（ＦＥＴ）７２は線形トライオード領域で動作し、図９に示すように、ゲート電圧（Ｖgs）を変化させることでその抵抗値は調整される。
【００１７】
　本実施形態では、ロジック信号振幅電圧（Ｖswg）はＮＦＥＴトランジスタ６８で生成され、何故ならＡＣＭＬ論理ブロックが必要とする電圧振幅はＮＦＥＴ差動対を切り替えるのに必要な電圧振幅に対応しているからである。こうして、Ｖswgは製造工程や温度に起因するスレショールド電位（Ｖth）の変動に追従する。Ｖswgの変化は、図１０に示す如く、そのドレイン電流の変化に比して比較的小さなものとなる。
【００１８】
　他の実施形態では、Ｖdd／２或いはバンドギャップ基準電位から得られたもの等、異なるロジック信号振幅レベルを用いることもできる。
【００１９】
　図４を再度参照すると、バイアス電流調整回路３６は基準クロック周波数ｆrefに相関させて基準電流Ｉrefを調整するよう動作可能である。特に、バイアス電流調整回路３６は基準クロック周波数に追従して基準電流を増減するように動作可能であり、従ってＡＣＭＬ論理ブロックの電源電流を増減可能で、所望のスイッチング速度を得ることができる。こうして、バイアス電流調整回路３６はレール・ツー・レール論理回路系の長所（すなわちより低いクロック速度でのより低い電力消費）を達成し、その一方で電流モード論理回路系の長所（すなわち低減された電流スパイク）を依然として達成する。例示実施形態では、バイアス電流調整回路３６はスイッチング速度基準回路８４と周波数比較器８６と積分器８８を含む。スイッチング速度基準回路８４はＡＣＭＬ論理ブロックと実質的にマッチさせてあり、論理回路（ＡＣＭＬ論理ブロック）のスイッチング速度を表わす出力信号ｆrepを生成するよう動作可能としてある。
【００２０】
　図１１を参照すると、一実施形態では、スイッチング速度基準回路８４は一連のＡＣＭＬインバータ９２で構築したリング発振器９０とされる。この構成では、スイッチング速度基準回路８４は、バイアス発生器３４（図４）と共働して電流制御発振器（ＩＣＯ）として機能し、ここで発振周波数は基準電流Ｉrefに比例する。リング発振器９０は、その意図した動作範囲内で発振停止すべきではない。リング遅延インバータは同じＡＣＭＬ系ブロックであるため、ＡＣＭＬ論理ブロック３２の速度はリング発振器９０の速度に追従する。
【００２１】
　再度図４および図１２を参照すると、スイッチング速度基準回路８４の出力信号ｆrepが周波数比較器８６の入力端に供給され、この比較器が出力信号ｆrepと基準クロック信号ｆrefとの間の比較に基づいて出力ｆcompareを生成するよう動作可能である。いくつかの実施形態では、スイッチング速度基準回路８４と周波数比較器８６はＡＣＭＬ論理ブロックで構成される。図１２に示したように、一実施形態では、周波数比較器８６は分周器９４と周波数検出器９６にて実施することができる。分周器９４は、スイッチング速度基準回路８４の出力信号ｆrepを適当量にて分周する。周波数検出器９６は得られた分周信号を基準クロック信号ｆrefと比較し、リング発信器から出力された周波数が基準クロック周波数を超える（アップ）か満たない（ダウン）を示す出力信号ｆcompareを生成する。周波数検出器９６は、回転検出器或いはリセット機能付きストップウオッチを含む様々な周知の周波数検出器のうちの任意の一つで実施することができる。周波数検出器９６のアップ／ダウン指示値は、積分器８８により積分される。
【００２２】
　図１３を参照すると、一実施形態では、積分器８８はチャージポンプ９８とコンデンサ１００を含む。電圧−電流（Ｖ−Ｉ）変換器１０２はチャージポンプ出力端での電圧Ｖrefaを出力電流Ｉrefaへ変換する。リング発振器の分周周波数が基準クロック周波数に一度整合すると、Ｖ−Ｉ変換器１０２に供給された基準電圧は公称値周りで微動させられる。ループは閉じているため、Ｖcsnバイアス電圧は発振周波数を外部基準クロックｆrefにロックした状態に保つよう調整される。周波数変動はチャージポンプ電流と積分コンデンサ値と実効ＩＣＯ（電流制御発振器）ゲインにより決定される。
【００２３】
　図１４を参照すると、別の実施形態では、積分器８８はディジタル／アナログ変換器（ＤＡ変換器）１０６を駆動するアップ／ダウンカウンタ１０４で実施される。ＤＡ変換器１０６は、Ｖrefaバイアス信号を駆動する。Ｖrefa精度の分解能は、ＤＡ変換器１０６の分解能に基づく。この実施形態では、図１３の積分器実施形態のアナログ機能がディジタル機能に置き換えてある。
【００２４】
　一部実施形態では、図１３，１４の積分器実施形態のＶ−Ｉ変換器１０２は取り除かれ、Ｖrefa出力端は直接Ｖcsnへ接続するものであってもよい。
【００２５】
　図４を参照すると、電力増強時には、スイッチング速度基準回路８４や周波数比較器８６などの図示の回路システム３０内の少なくとも一部のＡＣＭＬ論理セルは、バイアス電圧Ｖcsnが適正に漸増するよう機能させねばならない。図示の実施形態では、電流源４２はスタートアップトリックル（少しずつ流す）電流Ｉstartを供給し、スイッチング速度基準回路８４と周波数比較器８６用のＡＣＭＬ論理回路の機能を保証する。別の実施形態では、周波数比較器８６は定電流源に接続した個別の独立したバイアス発生器によりバイアスされる。さらに別の実施形態では、周波数比較器８６はバイアスを一切必要としない従来のレール・ツー・レールＣＭＯＳ論理回路をもって実施される。この実施形態では、ＡＣＭＬレベルをＣＭＯＳ論理回路のレベルへ整合させるのに論理レベル変換器が必要となることがある。
【００２６】
　他の実施形態は特許請求の範囲内にある。
【００２７】
　例えば、上記の実施形態は電界効果トランジスタ回路に関連して説明したが、これらの実施形態はバイポーラトランジスタ技術などの他のトランジスタ技術をもって実施することもできる。
【００２８】
　なお、本発明は例として以下の態様を含む。
［１］　個々のテール電流を操作して出力電圧振幅を生成するようそれぞれが動作可能な１以上の電流モード論理ゲートを備える論理回路（４４）と、
　テール電流レベルにおける変化によらず、各電流源モード論理ゲートの電圧振幅を維持するよう動作可能なバイアス回路（３４）と、
　を備えることを特徴とする回路システム（３０）。
［２］　前記論理回路（４４）が、
　第１の電圧のレールに結合され、電源電流を供給するよう動作可能な電流源（４６）と、
　第２の電圧のレールに結合され、調整可能な負荷抵抗を有する負荷（４８）と、
　前記電流源（４６）と前記負荷（４８）の間に接続され、コンプリメンタリ入力及び出力を有する差動対電流制御回路網（５０）とを備え、
　前記バイアス回路（３４）は、前記電流源（４６）に接続された電源電流設定出力と前記負荷（４８）に結合した負荷抵抗設定出力とを有しており、
　前記バイアス回路（３４）は、所与の電源電流を供給するよう前記電流源（４６）を設定し、また、電源電流源に逆行して前記負荷（４８）を設定し、結果として所与の電源電流設定に対して前記論理回路（４４）の前記コンプリメンタリ出力間のロジック信号振幅レベルをほぼ維持するように前記負荷（４８）を設定するよう動作可能である、
　ことを特徴とする［１］に記載の回路システム。
［３］　前記負荷（４８）が、前記バイアス回路（３４）の前記負荷抵抗設定出力に接続される制御入力をそれぞれ有する一対のトランジスタを備える、
　ことを特徴とする［２］に記載の回路システム。
［４］　前記バイアス回路（３４）が、ロジック信号振幅設定トランジスタ（６８）を備える、
　ことを特徴とする［２］に記載の回路システム。
［５］　前記バイアス回路（３４）は、前記電流源（４６）を設定して入力した基準電流に基づく所与の電源電流を供給するよう動作可能であり、さらに、前記バイアス回路（３４）に接続され、基準クロック周波数に相関して前記基準電流を調整するよう動作可能なバイアス電流調整回路（３６）を備える、
　ことを特徴とする［２］に記載の回路システム。
［６］　前記バイアス電流調整回路（３６）は、前記論理回路（４４）とほぼマッチさせてあって論理回路スイッチング速度を表わす出力信号を生成するよう動作可能なスイッチング速度基準回路（８４）を備える、
　ことを特徴とする［５］に記載の回路システム。
［７］　前記スイッチング速度基準回路（３６）がリング発振器（９０）を備える、
　ことを特徴とする［６］に記載の回路システム。
［８］　前記スイッチング速度基準回路（３６）からの前記出力信号と基準周波数信号との比較に基づいて出力を生成するよう動作可能な周波数比較器（８６）を備える、
　ことを特徴とする［６］に記載の回路システム。
［９］　個々のテール電流を制御して出力電圧振幅を生成するようそれぞれが動作可能な１以上の電流モード論理ゲートを有する論理回路（４４）と、前記１以上の電流モード論理ゲートの固有スイッチング速度を検出するよう動作可能なスイッチング速度基準回路（８４）とを備える、
　ことを特徴とする回路システム（３０）。
［１０］　個々のテール電流を制御して出力電圧振幅を発生させるようそれぞれが動作可能な１以上の電流モード論理ゲートを有する論理回路（４４）と、
　前記電流モード論理ゲートのテール電流を動的に調整し、基準クロック周波数に相関させて論理ゲートスイッチング速度を維持するよう動作可能なテール電流調整回路（３６）とを備える、
　ことを特徴とする回路システム（３０）。
【図面の簡単な説明】
【００２９】
【図１】従来技術の電流モード論理バッファ回路の回路図である。
【図２】従来技術の電流モード論理ラッチ回路の回路図である。
【図３】ダイオード構成電界効果トランジスタ電流ミラーをもたらす従来技術の主基準電流源の回路図である。
【図４】可調整電流モード論理系とバイアス発生器とバイアス電流調整回路と始動電流源を含む回路のブロック線図である。
【図５】可調整負荷と差動対電流操作回路網と電流源を含む可調整電流モード論理回路の線図である。
【図６】図５の可調整電流モード論理回路のバッファ実装回路図である。
【図７】図５の可調整電流モード論理回路のラッチ実装回路図である。
【図８】図４のバイアス発生器の実装回路図である。
【図９】ｐチャンネルエンハンスメントモードＭＯＳＦＥＴのドレイン電流の線図である。
【図１０】ドレイン電圧の関数としてプロットしたダイオード接続エンハンスメントモードＮＭＯＳトランジスタのドレイン電流の線図である。
【図１１】スイッチング速度基準回路のブロック線図である。
【図１２】周波数比較回路のブロック線図である。
【図１３】積分器回路のブロック線図である。
【図１４】別の積分器回路のブロック線図である。
【符号の説明】
【００３０】
１０　ＣＭＬ論理バッファ
１２，１４　トランジスタ差動対
１６，１８　負荷抵抗
２０　電流源
２２　ラッチ
２４　主基準電流源
２６　ダイオード構成ＮＦＥＴ電流ミラー
３０　回路システム
３２　論理ブロック
３４　バイアス発生器（バイアス回路）
３６　バイアス電流調整回路
３８　電流源設定出力端
４０　負荷抵抗設定出力端
４２　始動電流源
４４　ＡＣＭＬ論理ブロック（論理回路）
４６　電流源
４８　可調整負荷
５０　差動対電流操作回路網
５２　バッファ
５４　ラッチ
５６，５８　ＮＥＥＴ電流源
６０，６２，６４，６６　ｐ型電界効果トランジスタ（ＰＦＥＴ）
６８　ロジック信号振幅設定トランジスタ
７０　オペアンプ
７２　出力トランジスタ
７４，７６　レベルシフタ
７８，８０　一対の電流源トランジスタ
８２　ＮＦＥＴダイオード電流ミラー
８４　ロジック信号振幅設定出力端
８４　スイッチング速度基準回路
８６　周波数比較器
８８　積分器
９０　リング発振器
９４　分周器
９６　周波数検出器
９８　チャージポンプ
１００　コンデンサ
１０２　電圧−電流（Ｖ−Ｉ）変換器
１０４　アップ／ダウンカウンタ
１０６　ディジタル／アナログ変換器（ＤＡ変換器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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