(57)【要約】      （修正有）【課題】半導体集積回路の、パッド配置面積を縮小する。【解決手段】第１方向に並べられた第１(３)・第２(４)・第３(５)のパッド列と、各々のパッド列に接続される複数の第１(７)、第２(８)、及び第３リード９と、各々のリードに接続される半導体集積回路を備えている。第２パッド列は、第１方向に垂直な第２方向において第１パッド列に隣接し、第３パッド列は、第１パッド列と反対側において第２パッド列に隣接する。第２パッド４の各々は、第３パッド列の側の一の隅に、第１方向に対して斜めである第１斜め辺４ａを有する。第３パッド５の各々は、第１斜め辺４ａに対向する第２パッド列の側の一の隅に第２方向に対して斜めである第２斜め辺５ａを有する。第１リード７は、第１斜め辺４ａと第２斜め辺５ａとの間を通過して第１方向に対して斜めに延伸する第１斜め部分７ａを有する。【選択図】図３
2004356339.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に並べられた複数の第１パッドを含む第１パッド列と、
前記第１方向に並べられた複数の第２パッドを含み、前記第１方向に垂直な第２方向において前記第１パッド列に隣接する第２パッド列と、
前記第１方向に並べられた複数の第３パッドを含み、前記第１パッド列と反対側において前記第２パッド列に隣接する第３パッド列と、
前記第１パッドにそれぞれに接続される複数の第１リードと、
前記第２パッドにそれぞれに接続される複数の第２リードと、
前記第３パッドにそれぞれに接続される複数の第３リードと、
前記第３パッド列に対して、前記第１パッド列および前記第２パッド列の反対側に位置し、前記第１リード、前記第２リード、及び前記第３リードに接続される半導体集積回路
とを備え、
前記第２パッドのそれぞれは、前記第１方向に対して斜めである第１斜め辺を、前記第３パッド列の側の一の隅に有し、
前記第３パッドのそれぞれは、前記第２方向に対して斜めである第２斜め辺を、前記第２パッド列の側の一の隅に、前記第１斜め辺に対向するように有し、
前記第１リードは、前記第１斜め辺と前記第２斜め辺との間を通過し、前記第１方向に対して斜めに延伸する第１斜め部分を有する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２パッドの前記第１斜め辺と、前記第３パッドの前記第２斜め辺と、前記第１リードの前記第１斜め部分とは互いに平行である
半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１パッドの中心のピッチと、前記第２パッドの中心のピッチと、前記第３パッドの中心のピッチとは、一定であり、
前記第１パッドの中心から前記第２パッドの中心への前記第１方向におけるオフセットは、前記第２パッドの中心から前記第３パッドの中心への前記第１方向におけるオフセットと同一であり、
前記第１パッドの中心から前記第２パッドの中心への前記第２方向におけるオフセットは、前記第２パッドの中心から前記第３パッドの中心への前記第２方向におけるオフセットと同一である
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
更に、
前記第１方向に並べられた複数の第４パッドを含み、前記第２パッド列と反対側において前記第３パッド列に隣接する第４パッド列と、
前記第４パッドにそれぞれに接続される複数の第４リード
とを備え、
前記第４リードは、前記半導体集積回路に接続され、
前記第３パッドのそれぞれは、前記第１方向に対して斜めである第３斜め辺を、前記第２斜め辺の対角にある隅に有し、
前記第４パッドのそれぞれは、前記第１方向に対して斜めである第４斜め辺を、前記第３パッド列の側の一の隅に、前記第３斜め辺に対向するように有し、
前記第１リードは、前記第３斜め辺と前記第４斜め辺との間を通過し、前記第１方向に対して斜めに延伸する第２斜め部分を更に有し、
前記第２リードは、前記第３斜め辺と前記第４斜め辺との間を通過し、前記第１方向に対して斜めに延伸する第３斜め部分を有する
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第２パッドの前記第３斜め辺と、前記第３パッドの前記第４斜め辺と、前記第１リードの前記第２斜め部分と、前記第２リードの前記第３斜め部分とは互いに平行である
半導体装置。
【請求項６】
ベースフィルムと、
前記ベースフィルムの上に第１方向に並べられた複数の第１パッドを含む第１パッド列と、
前記ベースフィルムの上に前記第１方向に並べられた複数の第２パッドを含み、前記第１方向に垂直な第２方向において前記第１パッド列に隣接する第２パッド列と、
前記ベースフィルムの上に前記第１方向に並べられた複数の第３パッドを含み、前記第１パッド列と反対側において前記第２パッド列に隣接する第３パッド列と、
前記ベースフィルムの上に設けられ、前記第１パッドにそれぞれに接続される複数の第１リードと、
前記ベースフィルムの上に設けられ、前記第２パッドにそれぞれに接続される複数の第２リードと、
前記ベースフィルムの上に設けられ、前記第３パッドにそれぞれに接続される複数の第３リードと、
前記第３パッド列に対して、前記第１パッド列および前記第２パッド列の反対側に位置し、前記第１リード、前記第２リード、及び前記第３リードに接続される半導体チップ
とを備え、
前記第２パッドのそれぞれは、前記第１方向に対して斜めである第１斜め辺を、前記第３パッド列の側の一の隅に有し、
前記第３パッドのそれぞれは、前記第２方向に対して斜めである第２斜め辺を、前記第２パッド列の側の一の隅に、前記第１斜め辺に対向するように有し、
前記第１リードは、前記第１斜め辺と前記第２斜め辺との間を通過し、前記第１方向に対して斜めに延伸する第１斜め部分を有する
ＴＣＰ実装型半導体装置。
【請求項７】
ベースフィルムと、
前記ベースフィルムの上に第１方向に並べられた複数の第１パッドを含む第１パッド列と、
前記ベースフィルムの上に前記第１方向に並べられた複数の第２パッドを含み、前記第１方向に垂直な第２方向において前記第１パッド列に隣接する第２パッド列と、
前記ベースフィルムの上に前記第１方向に並べられた複数の第３パッドを含み、前記第１パッド列と反対側において前記第２パッド列に隣接する第３パッド列と、
前記ベースフィルムの上に設けられ、前記第１パッドにそれぞれに接続される複数の第１リードと、
前記ベースフィルムの上に設けられ、前記第２パッドにそれぞれに接続される複数の第２リードと、
前記ベースフィルムの上に設けられ、前記第３パッドにそれぞれに接続される複数の第３リード
とを備え、
前記第２パッドのそれぞれは、前記第１方向に対して斜めである第１斜め辺を、前記第３パッド列の側の一の隅に有し、
前記第３パッドのそれぞれは、前記第２方向に対して斜めである第２斜め辺を、前記第２パッド列の側の一の隅に、前記第１斜め辺に対向するように有し、
前記第１リードは、前記第１斜め辺と前記第２斜め辺との間を通過し、前記第１方向に対して斜めに延伸する第１斜め部分を有する
ＴＣＰ用テープキャリア。
【請求項８】
半導体チップを備え、
前記半導体チップは、その表面部に、
第１方向に並べられた複数の第１パッドを含む第１パッド列と、
前記第１方向に並べられた複数の第２パッドを含み、前記第１方向に垂直な第２方向において前記第１パッド列に隣接する第２パッド列と、
前記第１方向に並べられた複数の第３パッドを含み、前記第１パッド列と反対側において前記第２パッド列に隣接する第３パッド列と、
前記第１パッドにそれぞれに接続される複数の第１リードと、
前記第２パッドにそれぞれに接続される複数の第２リードと、
前記第３パッドにそれぞれに接続される複数の第３リードと、
前記第３パッド列に対して、前記第１パッド列および前記第２パッド列の反対側に位置し、前記第１リード、前記第２リード、及び前記第３リードに接続される半導体集積回路
とを含み、
前記第２パッドのそれぞれは、前記第１方向に対して斜めである第１斜め辺を、前記第３パッド列の側の一の隅に有し、
前記第３パッドのそれぞれは、前記第２方向に対して斜めである第２斜め辺を、前記第２パッド列の側の一の隅に、前記第１斜め辺に対向するように有し、
前記第１リードは、前記第１斜め辺と前記第２斜め辺との間を通過し、前記第１方向に対して斜めに延伸する第１斜め部分を有する
半導体装置。
【請求項９】
絶縁性の基板と、
前記基板の上に第１方向に並べられた複数の第１パッドを含む第１パッド列と、
前記基板の上に前記第１方向に並べられた複数の第２パッドを含み、前記第１方向に垂直な第２方向において前記第１パッド列に隣接する第２パッド列と、
前記基板の上に前記第１方向に並べられた複数の第３パッドを含み、前記第１パッド列と反対側において前記第２パッド列に隣接する第３パッド列と、
前記基板の上に設けられ、前記第１パッドにそれぞれに接続される複数の第１リードと、
前記基板の上に設けられ、前記第２パッドにそれぞれに接続される複数の第２リードと、
前記基板の上に設けられ、前記第３パッドにそれぞれに接続される複数の第３リードと、
前記基板の上に設けられ、前記第３パッド列に対して、前記第１パッド列および前記第２パッド列の反対側に位置し、前記第１リード、前記第２リード、及び前記第３リードに接続される電子回路
とを備え、
前記第２パッドのそれぞれは、前記第１方向に対して斜めである第１斜め辺を、前記第３パッド列の側の一の隅に有し、
前記第３パッドのそれぞれは、前記第２方向に対して斜めである第２斜め辺を、前記第２パッド列の側の一の隅に、前記第１斜め辺に対向するように有し、
前記第１リードは、前記第１斜め辺と前記第２斜め辺との間を通過し、前記第１方向に対して斜めに延伸する第１斜め部分を有する
プリント配線基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体集積回路への信号の入出力のために、多数のパッドを備えた半導体装置に関する。
【０００２】
【従来の技術】
プローブカードと半導体集積回路との間の信号の入出力は、パッドを介して行われる。例えば、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）のようなＴＣＰ（ｔａｐｅ  ｃａｒｒｉｅｒ  ｐａｃｋａｇｅ）に実装された半導体集積回路とプローブカードとの間の信号の入出力は、ＴＣＰのベースフィルムの上に設けられたパッドを介して行われる。更に、半導体チップに集積化された半導体集積回路とプローブカードとの間の信号の入出力は、その半導体チップに設けられたパッドを介して行われる。
【０００３】
パッドのレイアウトの最適化は、プローブカードに設けられたプローブをパッドに接触させやすくするために重要である。特許文献１は、ＴＣＰにおけるパッドにプローブを接触させやすくするためのパッドのレイアウトを開示している。
【０００４】
半導体集積回路に入出力される信号の数の近年の増加に起因して、プローブカードと半導体集積回路との間の信号の入出力に必要なパッドの数は増加している。しかし、パッドの数の増加に比例してパッドの配置に必要な面積が増大することは好ましくない。パッドの配置に必要な面積の増大は、半導体装置のコストの増大につながる。例えば、ＴＣＰのパッドの配置に必要な面積の増大は、必要なテープキャリアの幅及び長さを増大させ、ＴＣＰの製造コストを増大させる。同様に、半導体チップにパッドを配置するために必要な面積の増大は、半導体チップの製造コストを増大させる。
【０００５】
このため、パッドを配置するために必要な面積の縮小が望まれている。
【０００６】
【特許文献１】
特開２００２−１９６０３６号公報
【０００７】
【発明が解決しようとする課題】
本発明の目的は、半導体集積回路への信号の入出力に使用されるパッドを配置するために必要な面積を縮小するための技術を提供することにある。
【０００８】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明による半導体装置は、第１方向（ｘ方向）に並べられた複数の第１パッド（３）を含む第１パッド列と、第１方向（ｘ方向）に並べられた複数の第２パッド（４）を含む第２パッド列と、第１方向（ｘ方向）に並べられた複数の第３パッド（５）を含む第３パッド列と、第１パッド（３）にそれぞれに接続される複数の第１リード（７）と、第２パッド（４）にそれぞれに接続される複数の第２リード（８）と、第３パッド（５）にそれぞれに接続される複数の第３リード（９）と、第１リード（７）、第２リード（８）、及び第３リード（９）に接続される半導体集積回路（１、１４、１６）とを備えている。第２パッド列は、第１方向（ｘ方向）に垂直な第２方向（ｙ方向）において第１パッド列に隣接し、第３パッド列は、第１パッド列と反対側において第２パッド列に隣接する。第２パッド（４）のそれぞれは、第３パッド列の側の一の隅が斜めに切り落とされている、即ち、該一の隅に、第１方向（ｘ方向）に対して斜めである第１斜め辺（４ａ）を有する。第３パッド（５）のそれぞれは、第１斜め辺（４ａ）に対向する第２パッド列の側の一の隅が斜めに切り落とされている、即ち、該一の隅に第２方向（ｙ方向）に対して斜めである第２斜め辺（５ａ）を有する。第１リード（７）は、第１斜め辺（４ａ）と第２斜め辺（５ａ）との間を通過して第１方向（ｘ方向）に対して斜めに延伸する第１斜め部分（７ａ）を有する。
【００１０】
当該半導体装置は、第２パッド（４）及び第３パッド（５）の隅が切り落とされ、且つ、その切り落とされている隅の間に、第１リード（７）の第１斜め部分（７ａ）が通されている。このため、第２パッド（４）と第１リード（７）との間のクリアランス、及び第３パッド（４）と第１リード（７）との間のクリアランスを必要なだけ確保しながら、第３パッド（５）の中心の間隔、及び第２パッド（４）の中心から第３パッド（５）の中心への第２方向（ｙ方向）におけるオフセットを小さくすることができる。従って、当該半導体装置は、第１パッド（３）、第２パッド（４）及び第３パッド（５）の配置に必要な面積を有効に小さくすることができる。
【００１１】
第１パッド（３）、第２パッド（４）及び第３パッド（５）の配置に必要な面積をより小さくするためには、第２パッド（４）の第１斜め辺（４ａ）と、第３パッド（５）の第２斜め辺（５ａ）と、第１リード（７）の第１斜め部分（７ａ）とは互いに平行であることが好適である。
【００１２】
上記の構造は、プローブカードのプローブを第１パッド（３）、第２パッド（４）及び第３パッド（５）に接触させる接触圧が均一にされる場合に特に有効である。上記の構造は、第１パッド（３）の中心の間隔と、前記第２パッド（４）の中心の間隔と、前記第３パッド（５）の中心の間隔とが一定に定められ、第１パッド（３）の中心から前記第２パッド（４）の中心への前記第１方向（ｘ方向）におけるオフセットが、前記第２パッド（４）の中心から前記第３パッド（５）の中心への前記第１方向（ｘ方向）におけるオフセットと同一に定められ、前記第１パッド（３）の中心から前記第２パッド（４）の中心への前記第２方向（ｙ方向）におけるオフセットが、前記第２パッド（４）の中心から前記第３パッド（５）の中心への前記第２方向（ｙ方向）におけるオフセットと同一に定められるように、第１パッド（３）、第２パッド（４）及び第３パッド（５）のレイアウトが定められることと相反しない。かかる配置は、プローブカードのプローブを第１パッド（３）、第２パッド（４）及び第３パッド（５）に接触させる接触圧を均一にするために重要である。
【００１３】
当該半導体装置のパッド列の数は、３以上であれば、３に限られない。当該半導体装置が、更に、第１方向（ｘ方向）に並べられた複数の第４パッド（５）を含み、且つ、第２パッド列と反対側において前記第３パッド列に隣接する第４パッド列と、一端が第４パッド（５）のそれぞれに接続され、他端が半導体集積回路に接続される複数の第４リード（５）とを備えることが可能である。この場合、第３パッド（５）のそれぞれは、第１方向（ｘ方向）に対して斜めである第３斜め辺（５ｂ）を、第２斜め辺（５ａ）の対角にある隅に有し、第４パッド（５）のそれぞれは、第１方向（ｘ方向）に対して斜めである第４斜め辺（６ａ）を、第３パッド列の側の一の隅に、第３斜め辺（５ｂ）に対向するように有する。第１リード（７）は、第３斜め辺（５ｂ）と第４斜め辺（６ａ）との間を通過し、第１方向（ｘ方向）に対して斜めに延伸する第２斜め部分（７ｂ）を更に有し、第２リード（８）は、前記第３斜め辺（５ｂ）と前記第４斜め辺（６ａ）との間を通過し、前記第１方向（ｘ方向）に対して斜めに延伸する第３斜め部分（８ａ）を有する。第１パッド（３）、第２パッド（４）、第３パッド（５）及び第４パッド（６）の配置に必要な面積をより小さくするためには、第２パッド（４）の前記第３斜め辺（５ｂ）と、前記第３パッド（５）の第４斜め辺（６ａ）と、前記第１リード（７）の第２斜め部分（７ｂ）と、前記第２リード（８）の第３斜め部分（８ａ）とは互いに平行であることが好適である。
【００１４】
上記のような第１乃至第４パッド（３〜６）及び第１乃至第４リード（７〜１０）の配置は、ＣＯＰ及びＴＡＢに例示されるＴＣＰに実装された半導体装置に適用可能である。
【００１５】
更に、上記のような第１乃至第４パッド（３〜６）及び第１乃至第４リード（７〜１０）の配置は、半導体チップ（１’）に搭載されるパッド及び配線に適用され得る。
【００１６】
更に、上記のような第１乃至第４パッド（３〜６）及び第１乃至第４リード（７〜１０）の配置は、プリント配線基板に設けられるパッド及びリードに適用可能である。
【００１７】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明による半導体装置の実施の一形態を説明する。
【００１８】
（実施の第１形態）
本発明による半導体装置の実施の第１形態では、ＴＣＰの一種であるＣＯＦのパットの配置に必要な面積を縮小する技術が提供される。本実施の形態では、図１に示されているように、半導体集積回路が集積化された半導体チップ１がＣＯＦに実装される、即ち、半導体チップ１が、テープキャリア２の部品搭載部２ａに実装される。図１に示された構造は、ｙ方向に繰り返されており、従って、テープキャリア２はｙ方向に長い形状を有している。
【００１９】
テープキャリア２のパッド配置領域２ｂには、パッド３〜６が配置される。パッド３は、ｘ方向に一列に等間隔で並べられている。同様に、パッド４〜６は、それぞれ、ｘ方向に一列に等間隔で並べられている。パッド３の列は、最も半導体チップ１から離れており、パッド４の列は、２番目に半導体チップ１から離れており、パッド５の列は、３番目に半導体チップ１から離れており、パッド６の列は、半導体チップ１に最も近い。パッド３〜６は、それぞれ、リード７〜１０を介して半導体チップ１の半導体集積回路に電気的に接続される。
【００２０】
ｘ方向に一列に並べられたパッド１２が、半導体チップ１に対してパッド配置領域２ｂの反対側に設けられる。パッド１２は、リード１１を介して、半導体チップ１の半導体集積回路に電気的に接続される。
【００２１】
テープキャリア２には、半導体チップ１を取り囲む矩形のカットライン１３が設けられる。テープキャリア２は、カットライン１３で切断可能である。最終製品（例えば、液晶ディスプレイ）に当該半導体装置が組み立てられる場合、テープキャリア２はカットライン１３で切断され、カットライン１３の内側の部分が最終製品に組み込まれる。
【００２２】
図２は、テープキャリア２の断面図である。テープキャリア２は、ベースフィルム２１を備えている。リード７〜１１は、ベースフィルム２１の上に形成される。パッド３〜６及びパッド１２は、ベースフィルム２１の上に形成されるが、図２には示されていない。リード７〜１１のうち、部品搭載部２ａの外にある部分は、ソルダーレジスト２２で被覆されている。リード７〜１１の一部分（露出部分）は、ソルダーレジスト２２で被覆されていない。半導体チップ１は、リード７〜１１の露出部分に、バンプ２３を介して接合されている。半導体チップ１とリード７〜１１との接合部分は、封止樹脂２４によってシールされて保護されている。
【００２３】
続いて、パッド配置領域２ｂの一部の拡大図である図３を参照しながら、パッド３〜６とリード７〜１０の形状の詳細な説明が与えられる。以下の説明では、理解を容易にするために、テープキャリア２の面内において規定された＋ｘ方向、−ｘ方向、＋ｙ方向、及び−ｙ方向が、それぞれ、「左」、「右」、「上」、「下」と表現されることがある。これは、実空間の方向と必ずしも一致しないことに注意されたい。
【００２４】
プローブカードのプローブがパッド３〜６に当てられる接触圧を可能な限り均一にするために、パッド３〜６は、下記の条件を満足するように配置されている。第１に、パッド３〜６は、それぞれの中心１３〜１６のピッチ（間隔）が、ｘ方向において同一であるように配置される。即ち、パッド３の中心１３は、ｘ方向に間隔Ｄで配置され、同様に、他のパッド４〜６の中心１４〜１６は、ｘ方向に間隔Ｄで配置される。
【００２５】
第２に、パッド３〜６は、ｘ方向におけるパッド３の中心１３からパッド４の中心１４へのオフセット、パッド４の中心１４からパッド５の中心１５へのオフセット、パッド５の中心１５からパッド６の中心１６へのオフセット、及び、パッド６の中心１６からパッド３の中心１３へのオフセットが、いずれも同一値Ｌｘであるように配置される。
【００２６】
第３に、パッド３〜６は、ｙ方向におけるパッド３の中心１３からパッド４の中心１４へのオフセット、パッド４の中心１４からパッド５の中心１５へのオフセット、パッド５の中心１５からパッド６の中心１６へのオフセットが、いずれも同一値Ｌｙであるように配置される。
【００２７】
このようなパッド３〜６の配置は、プローブの先端のｘ方向及びｙ方向における間隔を均一化し、プローブがパッド３〜６に当てられる接触圧の均一性を高める。
【００２８】
本実施の形態では、上記条件を満足しながら、パッド３〜６の配置に必要な面積を縮小するために、パッド３〜６とリード７〜１０の形状が、下記のように設計される。
【００２９】
最上段のパッド３は、実質的に矩形である。
【００３０】
第２段のパッド４は、下側の２隅のうちの一方である左下隅が切り落とされた矩形である。パッド４は、その左下隅に斜めの辺４ａを有している。
【００３１】
第３段のパッド５は、パッド４の切り落とされた隅に対向する隅、及び、それの対角に位置する隅（即ち、右上隅及び左下隅）が切り落とされた矩形である。パッド５は、右上隅に斜めの辺５ａを有し、左下隅に斜めの辺５ｂを有している。パッド５の右上隅の辺５ａは、パッド４の左下隅の辺４ａに、平行に対向する。
【００３２】
第４段のパッド６は、パッド５の切り落とされた隅に対向する隅、及び、下側の２つの隅（即ち、右上隅と左下隅と右下隅）が切り落とされた矩形である。パッド６は、右上隅に斜めの辺６ａを有し、左下隅に斜めの辺６ｂを有し、右下隅に斜めの辺６ｃを有している。パッド６の右上隅の辺６ａは、パッド５の左下隅の辺５ｂに、平行に対向する。
【００３３】
最上段のパッド３の下辺に接続されるリード７は、パッド３の下辺から第２段のパッド４に沿ってｙ方向に延設され、第３段のパッド５の近傍に到達する。更にリード７は、パッド４の辺４ａとパッド５の辺５ａとの間を、辺４ａと辺５ａとに平行に通過してパッド５の間の位置に到達する。即ち、リード７は、辺４ａと辺５ａとの間に位置し、それらに平行な斜め部分７ａを有している。リード７は、斜め部分７ａの端からパッド５に沿ってｙ方向に延設される。
【００３４】
第２段のパッド４の下辺に接続されるリード８は、パッド４の下辺からｙ方向にリード７に沿って延設される。リード７とリード８とは、ｙ方向に延設され、第４段のパッド６の近傍に到達する。リード７とリード８とは、パッド５の辺５ｂとパッド６の辺６ａとの間を、辺５ｂと辺６ａとに平行に通過して、パッド６の間の位置に到達する。即ち、リード７、８は、それぞれ、辺５ｂと辺６ａとの間に位置し、それらに平行な部分７ｂ、８ａを有している。リード７、８は、それぞれ、斜め部分７ｂ、８ａの端からパッド６に沿ってｙ方向に延設される。
【００３５】
第３段のパッド５に接続されるリード９は、パッド５の下辺からｙ方向にリード７及びリード８に沿って延設され、最下段のパッド６に接続されるリード１０は、パッド６の下辺からｙ方向に延設される。パッド６の左下隅の近傍において、リード７は辺６ｃに平行に、リード９は辺６ｂに平行に延設される。これにより、リード７〜１０は、パッド６の下辺よりも半導体チップ１に近い領域において等間隔になるようにレイアウトされる。更に、リード７〜９は、パッド６の下辺の近傍において、太さがリード線１０の太さと略同一に変更される。
【００３６】
このようなパッド３〜６とリード７〜１０の形状は、パッド３〜６の配置に必要な面積を有効に減少させる。第１に、リード７、８が、斜めに延伸する斜め部分７ａ、７ｂ、８ａを有することにより、隣接する２つのパッド５の間の間隔、及び隣接する２つのパッド６の間の間隔を狭くすることが出来る。リード７は、パッド４の辺４ａとパッド５の辺５ａとの間で右斜め下に延伸する。リード７が辺４ａと辺５ａとの間で右に延伸した分だけ、パッド５は、右に寄せて配置することが可能になる。これは、パッド５の間隔を狭くすることが出来ることを意味する。同様に、リード７、８は、パッド５の辺５ｂとパッド６の辺６ａとの間で右斜め下に延伸する。リード７、８が右に延伸した分だけ、パッド６は、右側に寄せて配置することが可能である。これは、パッド６の間隔を狭くすることが出来ることを意味する。パッド３〜６の配置に必要な領域のｘ方向の幅は、パット５及び６の間隔が狭いほど小さい。従って、リード７、８が斜めに延伸する部分（即ち、辺４ａと辺５ａとの間の部分、及び辺５ｂと辺６ａとの間の部分）を有することは、パッド３〜６の配置に必要な領域のｘ方向の幅を有効に小さくする。
【００３７】
更に、パッド４〜６の隅が切り落とされ、パッド４〜６の切り落とされた部分が、リード７、８の斜めに延伸する部分に対向するようにパッド４〜６とリード７、８とが配置されていることにより、パッド３〜６の配置に必要なｙ方向の幅を小さくすることができる。図３を参照して説明されたように、パッド４の左下隅とパッド５の右上隅とは切り落とされ、その切り落とされた部分は、リード７の斜めに延伸する部分に対向する。このようなパッド４、５及びリード７の配置は、パッド４とリード７との間、及びパッド５とリード７との間に必要なクリアランスを確保しながら、パッド４の中心１４とパッド５の中心１５との間のｙ方向のオフセット（間隔）を小さくすることを可能にする。同様に、パッド５の左下隅とパッド６の右上隅とは切り落とされ、その切り落とされた部分は、リード７及びリード８の斜めに延伸する部分に対向する。このようなパッド５、６及びリード７、８の配置は、パッド５の中心１５とパッド６の中心１６との間のｙ方向のオフセット（間隔）を小さくすることを可能にする。パッド４の中心１４とパッド５の中心１５との間のｙ方向のオフセット、及びパッド５の中心１５とパッド５の中心１６との間のｙ方向のオフセットが小さくなることは、パッド３〜６の配置に必要なｙ方向の幅が小さくなることを意味する。
【００３８】
パッド３〜６の配置に必要なｙ方向の幅をより小さくするためには、パッド４〜６の切り落とされた隅にある斜めの辺が、リード７、８の斜めに延伸する部分と平行であることが好適である。即ち、パッド４の左下隅の辺４ａと、パッド５の右上隅の辺５ａとが、リード７の斜め部分７ａと並行であり、パッド５の左下隅の辺５ｂと、パッド６の右上隅の辺６ａとが、リード７、８の斜め部分７ｂ、８ａと平行であることが好適である。
【００３９】
更に、最下段のパッド６の右下隅が斜めに切り落とされていることは、リード７〜１０がパッド６の下辺よりも半導体チップ１に近い領域において等間隔になるようにレイアウトされるように、リード７〜１０を引き回すのに必要な領域のｙ方向の幅をより小さくするために有効である。
【００４０】
このように、本実施の形態では、パッド３〜６及びリード７〜１０の形状の最適化により、ＣＯＦのパッド３〜６の配置に必要な面積が有効に縮小されている。
【００４１】
本実施の形態は、本発明の精神から離れない限り、様々な変形が可能である。
【００４２】
例えば、本実施の形態において、パッドが並べられる段数は、４以外であることが可能である。パッドが３段に並べられる場合には、３段目のパッド５が設けられず、右上隅、左下隅、及び右下隅が切り落とされたパッド６が、２段目のパッド４の下に並べられる。Ｎを５以上の数として、パッドがＮ段並べられる場合には、右上隅及び左下隅が切り落とされたパッド５が、（Ｎ−３）段並べられ、その下に、右上隅、左下隅、及び右下隅が切り落とされたパッド６が並べられる。
【００４３】
ただし、パッドの段数が２以下であることは、パッドの隅を斜めに切り落とすことによってパッドの配置に必要なｙ方向の幅を小さくする効果を失わせ、本発明を無意味にする。図４に示されているように、最上段のパッド３と２段目のパッド４のみが設けられる構成では、リード７、８の存在により、パッド３とパッド４との間のｙ方向のオフセットが大きくなる事態が発生しない。従って、パッドの隅を斜めに切り落とすことは無意味である。したがって、本発明によるパッド及びリードの配置は、パッドの段数が３以上である半導体装置に適用される。
【００４４】
更に、本実施の形態において、半導体チップ１が、他のＴＣＰ、例えばＴＡＢに実装されることが可能である。図５は、半導体チップ１がＴＡＢに実装された、本実施の形態の変形例を示している。ベースフィルム２１には、デバイスホール２１ａが設けられる。リード７〜１１は、デバイスホール２１ａのエッジからデバイスホール２１ａの内側に突出する突出部を有している。半導体チップ１は、バンプ２３を介して、リード７〜１１の突出部分に接合されている。更に、半導体チップ１とリード７〜１１との接合部分は、封止樹脂２４によってシールされて保護されている。
【００４５】
更に、本実施の形態において、パッド３〜６及びリード７〜１０の形状は、左右反転されることが可能である。
【００４６】
（実施の第２形態）
本発明による半導体装置の実施の第２形態では、半導体チップの上に設けられるパッドの配置に必要な領域を小さくする技術が提供される。実施の第２形態では、図６に示されているように、半導体回路１４が集積化された半導体チップ１’の上に、パッド３〜６、及びリード７〜１０が設けられる。パッド３〜６、及びリード７〜１０は、実施の第１形態において説明された形状を有している。リード７〜１０は半導体回路１４に接続されている。パッド３〜６は、リード７〜１０を介して、外部から入力される入力信号を半導体回路１４に供給し、半導体回路１４から出力される出力信号を外部に出力することが可能である。上述の形状を有するパッド３〜６、及びリード７〜１０が半導体チップ１’の上に設けられることにより、半導体チップの上に設けられるパッドの配置に必要な領域を小さくすることができる。
【００４７】
（実施の第３形態）
本発明による半導体装置の実施の第３形態では、半導体回路が実装されたＰＣＢ（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ：プリント配線基板）の上に設けられるパッドの配置に必要な領域を小さくする技術が提供される。実施の第３形態では、図７に示されているように、絶縁性の基板１５の上に、半導体回路を含む電子回路１６と、パッド３〜６、及びリード７〜１０とが設けられる。パッド３〜６、及びリード７〜１０は、実施の第１形態において説明された形状を有している。リード７〜１０は、電子回路１６に接続される。パッド３〜６は、リード７〜１０を介して、外部から入力される入力信号を電子回路１６に供給し、電子回路１６から出力される出力信号を外部に出力することが可能である。上述の形状を有するパッド３〜６、及びリード７〜１０が基板１５の上に設けられることにより、ＰＣＢの上に設けられるパッドの配置に必要な領域を小さくすることができる。
【００４８】
【発明の効果】
本発明により、半導体集積回路への信号の入出力に使用されるパッドを配置するために必要な面積を縮小するための技術が提供される。
【図面の簡単な説明】
【図１】図１は、本発明による半導体装置の実施の第１形態を示す平面図である。
【図２】図２は、本発明による半導体装置の実施の第１形態を示す断面図である。
【図３】図３は、パッド配置領域２ｂの拡大平面図である。
【図４】図４は、２段に配置されたパッド３、４の平面図である。
【図５】図５は、本発明による半導体装置の実施の第１形態の変形例を示す断面図である。
【図６】図６は、本発明による半導体装置の実施の第２形態を示す平面図である。
【図７】図７は、本発明による半導体装置の実施の第３形態を示す平面図である。
【符号の説明】
１、１’：半導体チップ
２：テープキャリア
２ａ：部品搭載部
２ｂ：パッド配置領域
３〜６：パッド
７〜１１：リード
１２：パッド
１３：カットライン
１４：半導体回路
１５：基板
１６：電子回路
２１：ベースフィルム
２２：ソルダーレジスト
２３：バンプ
２４：封止樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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