(57)【要約】【課題】ある期間中、スイッチングデバイスのオフ信号を出力できない場合であっても、入力信号のエッジに基づいて確実にスイッチングデバイスをオフすることができる技術を提供する。【解決手段】パルス発生部３は、半導体装置６０の外部からの信号ＨＩＮの立ち下がりエッジに基づいて、スイッチングデバイス４０をオフするための１回目のパルス信号を制御部４に出力する。そして、パルス発生部３は、１回目のパルス信号の出力から所定時間経過後に、スイッチングデバイス４０をオフするための２回目のパルス信号を制御部４に出力する。制御部４は、１回目のパルス信号に基づいてスイッチングデバイス４０のオフ信号を出力できない場合でも、２回目のパルス信号に基づいてオフ信号を出力することができる。【選択図】　　　　図１
2004120152.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングデバイスの駆動回路であって、
前記駆動回路への入力信号の一方エッジに基づいてオン伝達パルス信号を出力し、前記入力信号の他方エッジに基づいてオフ伝達パルス信号を出力するパルス発生部と、
前記オン伝達パルス信号に基づいて、前記スイッチングデバイスを導通状態にするオン信号を出力し、前記オフ伝達パルス信号に基づいて、前記スイッチングデバイスを非導通状態にするオフ信号を出力する制御部と
を備え、
前記オフ伝達パルス信号は第１，２のパルス信号を含み、
前記パルス発生部は、
前記他方エッジに基づいて前記第１のパルス信号を出力し、
前記第１のパルス信号の出力が基づいている前記他方エッジに基づいて、前記第１のパルス信号の出力から所定時間経過後に前記第２のパルス信号を出力する、駆動回路。
【請求項２】
請求項１に記載の駆動回路と、
前記スイッチングデバイスと
を備える、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのスイッチングデバイスの駆動回路、及びその駆動回路を備える半導体装置に関する。
【０００２】
【従来の技術】
ＩＧＢＴなどのスイッチングデバイスの従来の駆動回路では、外部からの入力信号のエッジに基づいて、スイッチングデバイスのオン用及びオフ用のパルス信号を生成し、これらのパルス信号をレベルシフト回路でレベルシフトした信号に基づいて、スイッチングデバイスを制御するオン信号及びオフ信号を生成している。そして、スイッチングデバイスにオン信号を与えることによってスイッチングデバイスを導通状態にし、オフ信号を与えることによって非導通状態にして、スイッチングデバイスをスイッチング動作させている。
【０００３】
なお、上述の従来の駆動回路は特許文献１に開示されている。また、スイッチングデバイスの他の駆動回路については、特許文献２〜７に開示されている。
【０００４】
【特許文献１】
特開平９−２０００１７号公報
【特許文献２】
特開平６−１５３５３３号公報
【特許文献３】
特開平１１−１０３５７０号公報
【特許文献４】
特開２００２−１２４８６０号公報
【特許文献５】
特開平９−２４７９５９号公報
【特許文献６】
特開平４−２３０１１７号公報
【特許文献７】
特開平８−６５１４３号公報
【０００５】
【発明が解決しようとする課題】
上述の従来の駆動回路を用いて、高電位と低電位の間でトーテムポール接続された２つのスイッチングデバイスのうち、高電位側のスイッチングデバイスを駆動してオンからオフに遷移させる場合、遷移させるタイミングによっては、オフ信号が生成されないことがあった。つまり、高電位側のスイッチングデバイスをオフしたいにも関わらず、オフすることができないことがあった。以下に、この問題点について具体的に説明する。
【０００６】
上述のようにトーテムポール接続された２つのスイッチングデバイスにおいて、高電位側のスイッチングデバイスをオフからオンに遷移させると、この２つのスイッチングデバイスの接続点での電位は上昇し、ＬｏｗレベルからＨｉｇｈレベルに変化する。そして、接続点の電位が上昇している間では、レベルシフト回路が出力段に有する高耐圧ＭＯＳトランジスタに変位電流が流れ、レベルシフト回路の出力レベルが、例えばＬｏｗレベルに固定されることがあった。そのため、接続点の電位が上昇している間に、外部からの入力信号に基づいてオフ用のパルス信号が生成されたとしても、このオフ用のパルス信号は受け付けられず、オフ信号を出力することができなかった。その結果、入力信号のエッジに基づいて高電位側のスイッチングデバイスを確実にオフすることができなかった。
【０００７】
そこで、本発明は上述の問題に鑑みて成されたものであり、ある期間中、スイッチングデバイスのオフ信号を出力できない場合であっても、入力信号のエッジに基づいて確実にスイッチングデバイスをオフすることができる技術を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明の駆動回路は、スイッチングデバイスの駆動回路であって、前記駆動回路への入力信号の一方エッジに基づいてオン伝達パルス信号を出力し、前記入力信号の他方エッジに基づいてオフ伝達パルス信号を出力するパルス発生部と、前記オン伝達パルス信号に基づいて、前記スイッチングデバイスを導通状態にするオン信号を出力し、前記オフ伝達パルス信号に基づいて、前記スイッチングデバイスを非導通状態にするオフ信号を出力する制御部とを備え、前記オフ伝達パルス信号は第１，２のパルス信号を含み、前記パルス発生部は、前記他方エッジに基づいて前記第１のパルス信号を出力し、前記第１のパルス信号の出力が基づいている前記他方エッジに基づいて、前記第１のパルス信号の出力から所定時間経過後に前記第２のパルス信号を出力する。
【０００９】
【発明の実施の形態】
実施の形態．
図１は本発明の実施の形態に係る半導体装置６０の構成を示すブロック図である。図１に示すように、本実施の形態に係る半導体装置６０は、例えばそれぞれＩＧＢＴであるスイッチングデバイス４０，４２と、フリーホイールダイオード４１，４３と、スイッチングデバイス４０の駆動回路１と、スイッチングデバイス４２の駆動回路５０と、電源３４とを備えている。
【００１０】
スイッチングデバイス４０のコレクタは、高電位の電源電位３１と、フリーホイールダイオード４１のカソードとに接続されており、そのエミッタはフリーホイールダイオード４１のアノードに接続されている。また、スイッチングデバイス４２のエミッタは、低電位の電源電位３２と、フリーホイールダイオード４３のアノードとに接続されており、そのコレクタは、フリーホイールダイオード４３のカソードに接続されている。そして、スイッチングデバイス４０のエミッタと、スイッチングデバイス４２のコレクタとは、接続点ＣＯＮ１で互いに接続されている。なお、接続点ＣＯＮ１には図示しないモータなどの負荷が接続される。
【００１１】
このように、スイッチングデバイス４０，４２は互いにトーテムポール接続されて、電源電位３１，３２の間に介挿されている。
【００１２】
各電源電位３１，３２は半導体装置６０の外部から与えられる。電源電位３２は例えば接地電位であって、電源電位３２を基準とした際の電源電位３１の値は、例えば６００Ｖを示す。なお以後、電源電位３２を「接地電位３２」と呼ぶ。
【００１３】
低電位側のスイッチングデバイス４２の駆動回路５０は、スイッチングデバイス４２のゲートと接続されており、かかるゲートに所定の信号を与えることにより、スイッチングデバイス４２をオン／オフしている。なお、駆動回路５０は本願発明と関係が薄いためその説明を省略する。
【００１４】
高電位側のスイッチングデバイス４０の駆動回路１は、Ｉ／Ｆ部２と、パルス発生部３と、制御部４とを備えている。Ｉ／Ｆ部２は、半導体装置６０の外部から入力される信号ＨＩＮを反転して、信号ＨＩＮＳとしてパルス発生部３に出力する。パルス発生部３は、信号ＨＩＮＳに基づいて信号ＯＮＳ，ＯＦＦＳを制御部４に出力する。
【００１５】
制御部４は、インバータ５〜９と、インターロック回路１０と、ＲＳフリップフロップ回路１１と、ｐＭＯＳトランジスタ１２と、ｎＭＯＳトランジスタ１３と、レベルシフト回路１４とを備えている。インバータ５，６は、それぞれ信号ＯＮＳ，ＯＦＦＳを反転して出力する。そして、レベルシフト回路１４は、インバータ５，６の出力をレベルシフトして、それぞれ信号ＯＮＲ、ＯＦＦＲとして出力する。
【００１６】
インターロック回路１０は、信号ＯＮＲ，ＯＦＦＲに基づいて信号Ｓ，Ｒを出力する。ＲＳフリップフロップ回路１１のセット入力には信号Ｓが入力され、リセット入力には信号Ｒが入力される。そして、ＲＳフリップフロップ回路１１の出力は、信号Ｑとしてインバータ９に入力される。
【００１７】
インバータ９は信号Ｑを反転して、ｐＭＯＳトランジスタ１２及びｎＭＯＳトランジスタ１３のそれぞれのゲートに出力する。ｐＭＯＳトランジスタ１２のドレインはｎＭＯＳトランジスタ１３のドレインと接続されている。そして、ｐＭＯＳトランジスタ１２のドレインの電位、言い換えればｎＭＯＳトランジスタ１３のドレインの電位は、信号ＨＯとして、スイッチングデバイス４０のゲートに与えられる。
【００１８】
電源３４の正電位出力は、ｐＭＯＳトランジスタ１２のソースと、レベルシフト回路１４とに接続されており、負電位出力は、ｎＭＯＳトランジスタ１３のソースと、接続点ＣＯＮ１と、レベルシフト回路１４とに接続されている。そして、電源３４の負電位出力の値を基準にした際のその正電位出力の値は、言い換えれば、接続点ＣＯＮ１の電位ＶＳを基準とした際の電源３４の正電位出力の値は、例えば＋１５Ｖである。
【００１９】
次に、レベルシフト回路１４の構成を詳細に説明する。図１に示すように、レベルシフト回路１４は、ｐＭＯＳトランジスタ１４ａ，１４ｉと、ｎＭＯＳトランジスタ１４ｂ，１４ｊと、高耐圧ｎＭＯＳトランジスタ１４ｃ，１４ｋと、抵抗１４ｆ，１４ｈ，１４ｎ，１４ｐと、ダイオード１４ｇ，１４ｏと、ＮＰＮバイポーラトランジスタ１４ｄ，１４ｅ，１４ｌ，１４ｍとを備えている。
【００２０】
ｐＭＯＳトランジスタ１４ａのソースは、電源電位３３と接続されており、ドレインは抵抗１４ｈの一端と接続されている。そして、抵抗１４ｈの他端は、ｎＭＯＳトランジスタ１４ｂのドレインと、高耐圧ｎＭＯＳトランジスタ１４ｃのゲートと、バイポーラトランジスタ１４ｄのコレクタと接続されている。また、ｐＭＯＳトランジスタ１４ａのゲートは、インバータ５の出力と、ｎＭＯＳトランジスタ１４ｂのゲートと接続されている。
【００２１】
ｎＭＯＳトランジスタ１４ｂのソースと、各バイポーラトランジスタ１４ｄ，１４ｅのエミッタとは、互いに接続されており、それぞれ接地電位３２に接続されている。また、各バイポーラトランジスタ１４ｄ，１４ｅのベースと、バイポーラトランジスタ１４ｅのコレクタと、高耐圧ｎＭＯＳトランジスタ１４ｃのソースとは互いに接続されており、高耐圧ｎＭＯＳトランジスタ１４ｃのドレインは、抵抗１４ｆの一端と、ダイオード１４ｇのカソードとに接続されている。そして、高耐圧ｎＭＯＳトランジスタ１４ｃのドレイン電位は、信号ＯＮＲとしてインバータ７に入力される。
【００２２】
ｐＭＯＳトランジスタ１４ｉのソースは、電源電位３３と接続されており、ドレインは抵抗１４ｐの一端と接続されている。そして、抵抗１４ｐの他端は、ｎＭＯＳトランジスタ１４ｊのドレインと、高耐圧ｎＭＯＳトランジスタ１４ｋのゲートと、バイポーラトランジスタ１４ｌのコレクタと接続されている。また、ｐＭＯＳトランジスタ１４ｉのゲートは、インバータ６の出力と、ｎＭＯＳトランジスタ１４ｊのゲートと接続されている。
【００２３】
ｎＭＯＳトランジスタ１４ｊのソースと、各バイポーラトランジスタ１４ｌ，１４ｍのエミッタとは互いに接続されており、それぞれ接地電位３２に接続されている。また、各バイポーラトランジスタ１４ｌ，１４ｍのベースと、バイポーラトランジスタ１４ｍのコレクタと、高耐圧ｎＭＯＳトランジスタ１４ｋのソースとは互いに接続されており、高耐圧ｎＭＯＳトランジスタ１４ｋのドレインは、抵抗１４ｎの一端と、ダイオード１４ｏのカソードとに接続されている。そして、高耐圧ｎＭＯＳトランジスタ１４ｋのドレイン電位は、信号ＯＦＦＲとしてインバータ８に入力される。なお、インバータ７〜９、インターロック回路１０及びＲＳフリップフロップ回路１１は、電源３４が出力する正電位と電位ＶＳとを電源として動作している。
【００２４】
ダイオード１４ｇ，１４ｏのアノードは互いに接続されており、それぞれ電源３４の負電位出力に接続されている。また、抵抗１４ｆ，１４ｎの他端は互いに接続されており、それぞれ電源３４の正電位出力に接続されている。
【００２５】
電源電位３３は半導体装置６０の外部から与えられ、接地電位３２を基準とした際の電源電位３３の値は例えば＋１５Ｖである。また、上述のＩ／Ｆ部２及びパルス発生部３にも、接地電位３２及び電源電位３３が与えられており、これらを電源として動作している。
【００２６】
なお、上述の各信号ＨＩＮ，ＨＩＮＳ，ＯＮＳ，ＯＦＦＳは、接地電位３２を基準とした信号であって、各信号ＯＮＲ，ＯＦＦＲ，ＯＮＩＮ，ＯＦＦＩＮ，Ｓ，Ｒ，Ｑ，ＨＯは、電位ＶＳを基準とした信号である。
【００２７】
次に、パルス発生部３の内部構成について詳細に説明する。図２はパルス発生部３の構成を示すブロック図である。図２に示すように、パルス発生部３は、ワンショットパルス発生回路３ａ〜３ｃと、インバータ３ｄ，３ｅと、遅延回路３ｆと、ＮＯＲ回路３ｇとを備えている。
【００２８】
Ｉ／Ｆ部２から入力された信号ＨＩＮＳは、ワンショットパルス発生回路３ａとインバータ３ｄに入力される。ワンショットパルス発生回路３ａは信号ＨＩＮＳに基づいて信号ＯＮＳを出力し、インバータ３ｄは、信号ＨＩＮＳを反転して出力する。ワンショットパルス発生回路３ｂはインバータ３ｄの出力に基づいて信号Ｐ３ｂを出力し、遅延回路３ｆはインバータ３ｄの出力を所定時間だけ遅延して出力する。ワンショットパルス発生回路３ｃは遅延回路３ｆの出力に基づいて信号Ｐ３ｃを出力し、ＮＯＲ回路３ｇは信号Ｐ３ｂと信号Ｐ３ｃとの否定論理和を演算して出力する。そして、インバータ３ｅはＮＯＲ回路３ｇの出力を反転して信号ＯＦＦＳとして出力する。
【００２９】
図３は、ワンショットパルス発生回路３ａ〜３ｃの各動作を示す図である。図３に示すように、ワンショットパルス発生回路は、入力信号がＨｉｇｈレベルからＬｏｗレベルに遷移すると、所定のパルス幅ｐｗを有するパルス信号を出力する。このような動作は、ワンショットパルス発生回路が、例えば図４に示すような回路を備えることによって実現できる。具体的には、図４に示すように、ワンショットパルス発生回路を、インバータ３０ａ〜３０ｆと、ＮＡＮＤ回路３０ｇと、コンデンサ３０ｈとで構成する。ワンショットパルス発生回路への入力信号は、インバータ３０ａ，３０ｂにそれぞれ入力される。各インバータ３０ａ，３０ｂは、入力信号を反転して出力する。コンデンサ３０ｈの一端は、インバータ３０ｂの出力とインバータ３０ｃの入力とに接続されており、その他端は接地電位３２に接続されている。インバータ３０ｃは入力を反転して出力し、インバータ３０ｄはインバータ３０ｃの出力を反転して出力する。インバータ３０ｅはインバータ３０ｄの出力を反転して出力し、ＮＡＮＤ回路３０ｇは、インバータ３０ａの出力とインバータ３０ｅの出力との否定論理積を演算して出力する。そして、インバータ３０ｆはＮＡＮＤ回路３０ｇの出力を反転して、ワンショットパルス発生回路の外部に出力する。なお、ワンショットパルス発生回路から出力されるパルス信号のパルス幅ｐｗは、概ねコンデンサ３０ｈの容量で決定される。
【００３０】
次に、パルス発生部３が有する遅延回路３ｆの内部構成について詳細に説明する。図５は遅延回路３ｆの構成を示す回路図である。図５に示すように、遅延回路３ｆは、定電流回路３ｆａと、ｎＭＯＳトランジスタ３ｆｂと、コンデンサ３ｆｃと、インバータ３ｆｄとを備えている。ｎＭＯＳトランジスタ３ｆｂのドレインは、電源電位３３に接続されている電流回路３ｆａに接続されており、そのソースは、接地電位３２とコンデンサ３ｆｃの一端に接続されている。コンデンサ３ｆｃの他端は、ｎＭＯＳトランジスタのドレインとインバータ３ｆｄの入力とに接続されている。遅延回路３ｆに入力された信号、つまりインバータ３ｄの出力は、ｎＭＯＳトランジスタのゲートに与えられ、インバータ３ｆｄの出力が遅延回路３ｆの外部に出力される。
【００３１】
ｎＭＯＳトランジスタ３ｆｂがオフしている場合、つまりインバータ３ｄの出力がＬｏｗレベルのとき、コンデンサ３ｆｃには電荷が蓄積されているため、インバータ３ｆｄはＬｏｗレベルを出力する。そして、インバータ３ｄの出力がＬｏｗレベルからＨｉｇｈレベルに遷移し、ｎＭＯＳトランジスタ３ｆｂがオフからオンに遷移すると、コンデンサ３ｆｃが放電を開始する。コンデンサ３ｆｃが放電し始めるとインバータ３ｆｄの入力電圧が低下し、しきい値未満になるとインバータの出力がＬｏｗレベルからＨｉｇｈレベルに遷移する。その後、インバータ３ｄの出力がＨｉｇｈレベルからＬｏｗレベルに遷移し、ｎＭＯＳトランジスタ３ｆｂがオンからオフに遷移すると、定電流回路３ｆａの働きによって一定電流がコンデンサ３ｆｃに流れ込み、コンデンサ３ｆｃへの充電が開始する。コンデンサ３ｆｃに電荷が蓄積され始めるとインバータ３ｆｄの入力電圧が上昇し、しきい値以上になるとインバータの出力がＨｉｇｈレベルからＬｏｗレベルに遷移する。
【００３２】
このように、コンデンサ３ｆｃの容量及びそこに流れる一定電流の大きさによって、遅延回路３ｆでの遅延時間が決定される。
【００３３】
上述のような回路構成を成すパルス発生部３は、具体的には図６に示すような動作を行う。図６に示すように、信号ＨＩＮＳがＨｉｇｈレベルからＬｏｗレベルに遷移すると、パルス発生部３は、信号ＯＮＳとしてオン伝達パルス信号ｐｏｎを出力する。そして、信号ＨＩＮＳがＬｏｗレベルからＨｉｇｈレベルに遷移すると、パルス発生部３は、信号ＯＦＦＳとしてパルス信号ｐｏｆｆ１を出力する。更に、パルス信号ｐｏｆｆ１の出力から時間ｐｔｄ１経過後に、パルス信号ｐｏｆｆ１と同じ信号ＨＩＮＳの立ち上がりエッジに基づいて、言い換えれば、パルス信号ｐｏｆｆ１の出力が基づいている信号ＨＩＮＳの立ち上がりエッジに基づいて、パルス信号ｐｏｆｆ２を出力する。
【００３４】
このように、パルス発生部３は、信号ＨＩＮＳの立ち下がりエッジに基づいてオン伝達パルス信号ｐｏｎを出力し、その立ち上がりエッジに基づいてパルス信号ｐｏｆｆ１，ｐｏｆｆ２を出力している。そして、信号ＨＩＮＳが信号ＨＩＮの反転信号であるということを考えると、パルス発生部３は、半導体装置６０の外部からの信号ＨＩＮの立ち上がりエッジに基づいてオン伝達パルス信号ｐｏｎを出力し、その立ち下りエッジに基づいてパルス信号ｐｏｆｆ１，ｐｏｆｆ２を出力していると言える。なお時間ｐｔｄ１は、遅延回路３ｆでの遅延時間でほぼ決定される。また以後、パルス信号ｐｏｆｆ１，ｐｏｆｆ２の両方をあわせて、「オフ伝達パルス信号ｐｏｆｆ」と呼ぶ場合がある。
【００３５】
次に、制御部４のインターロック回路１０の内部構成について詳細に説明する。図７はインターロック回路１０の構成を示す回路図である。図７に示すように、インターロック回路１０は、ＮＡＮＤ回路１０ａ，１０ｂと、ＮＯＲ回路１０ｃ，１０ｄと、インバータ１０ｅ〜１０ｈと、ＮＡＮＤ回路１０ｉａ及びインバータ１０ｉｂを有する保護回路１０ｉとを備えている。
【００３６】
インバータ７からの信号ＯＮＩＮは、ＮＡＮＤ回路１０ａの両方の入力と、ＮＡＮＤ回路１０ｉａの一方の入力に入力される。インバータ８からの信号ＯＦＦＩＮは、ＮＡＮＤ回路１０ｂの両方の入力と、ＮＡＮＤ回路１０ｉａの他方の入力に入力される。各ＮＡＮＤ回路１０ａ，１０ｂは、２入力の否定論理積を演算して出力する。
【００３７】
インバータ１０ｅはＮＡＮＤ回路１０ａの出力を反転して出力し、インバータ１０ｆはインバータ１０ｅの出力を反転して出力する。インバータ１０ｇはＮＡＮＤ回路１０ｂの出力を反転して出力し、インバータ１０ｈはインバータ１０ｇの出力を反転して出力する。
【００３８】
保護回路１０ｉのＮＡＮＤ回路１０ｉａは、信号ＯＮＩＮと信号ＯＦＦＩＮの否定論理積を演算して出力し、インバータ１０ｉｂはＮＡＮＤ回路１０ｉａの出力を反転して検知信号ＤＥＴとして出力する。ＮＯＲ回路１０ｃは、インバータ１０ｆの出力と検知信号ＤＥＴとの否定論理和を演算して、信号ＳとしてＲＳフリップフロップ回路１１に出力する。ＮＯＲ回路１０ｄは、インバータ１０ｈの出力と検知信号ＤＥＴとの否定論理和を演算して、信号ＲとしてＲＳフリップフロップ回路１１に出力する。
【００３９】
上述の構成を成すインターロック回路１０に、共にＬｏｗレベルの信号ＯＮＩＮ，ＯＦＦＩＮが入力される場合、Ｌｏｗレベルの信号ＯＮＩＮとＨｉｇｈレベルの信号ＯＦＦＩＮとが入力される場合、あるいはＨｉｇｈレベルの信号ＯＮＩＮとＬｏｗレベルの信号ＯＦＦＩＮとが入力される場合には、保護回路１０ｉの出力である検知信号ＤＥＴはＬｏｗレベルとなり、信号Ｓとして信号ＯＮＩＮの論理レベルが、信号Ｒとして信号ＯＦＦＩＮの論理レベルがそのまま出力される。一方、インターロック回路１０に、共にＨｉｇｈレベルの信号ＯＮＩＮ，ＯＦＦＩＮが入力されると、検知信号ＤＥＴはＨｉｇｈレベルとなり、信号Ｓ，Ｒとして共にＬｏｗレベルが出力される。
【００４０】
このように、保護回路１０ｉの働きによって、信号ＯＮＩＮ，ＯＦＦＩＮの論理レベルの組合わせがどのようになったとしても、信号Ｓ，Ｒとして、共にＨｉｇｈレベルを出力することは無い。通常、ＲＳフリップフロップ回路１１のセット入力及びリセット入力に同時にＨｉｇｈレベルの信号が入力されると、その出力の論理レベルが不定となるため、ＲＳフリップフロップ回路１１の各入力には同時にＨｉｇｈレベルが入力されることは禁止されている。上述のような保護回路１０ｉをインターロック回路１０に設けることによって、ＲＳフリップフロップ回路１１の出力が不定とならないようにしている。
【００４１】
次に、図８を参照して本実施の形態に係る半導体装置６０の動作について説明する。なお、図８は半導体装置６０の動作の一例を示すフローチャートである。
【００４２】
まず、スイッチングデバイス４０をオフからオンに遷移させる場合、図８に示すように、半導体装置６０の外部からの信号ＨＩＮがＬｏｗレベルからＨｉレベルに遷移する。信号ＨＩＮがＬｏｗからＨｉｇｈに遷移すると、パルス発生部３からは信号ＯＮＳとしてオン伝達パルス信号ｐｏｎが出力される。なお、信号ＯＦＦＳはＬｏｗレベルのままである。
【００４３】
パルス発生部３から信号ＯＮＳとしてオン伝達パルス信号ｐｏｎが出力されると、レベルシフト回路１４のｐＭＯＳトランジスタ１４ａがオフからオンに遷移し、ｎＭＯＳトランジスタ１４ｂはオンからオフに遷移する。続いて高耐圧ｎＭＯＳトランジスタ１４ｃがオフからオンに遷移して、各バイポーラトランジスタ１４ｄ，１４ｅがオフからオンに遷移する。これによって、抵抗１４ｆに電流が流れ、そこで電圧降下を生じる。その結果、信号ＯＮＲがＨｉｇｈレベルからＬｏｗレベルに遷移し、信号ＯＮＩＮがＬｏｗレベルからＨｉｇｈレベルに遷移する。なお、抵抗１４ｆで電圧降下が発生した際に、信号ＯＮＲのＬｏｗレベルの電位が接続点ＣＯＮ１の電位ＶＳ以下にならないように、ダイオード１４ｇによって、その電位をクランプしている。
【００４４】
一方、パルス発生部３からの信号ＯＦＦＳはＬｏｗレベルであるため、レベルシフト回路１４のｐＭＯＳトランジスタ１４ｉがオンせず、ｎＭＯＳトランジスタ１４ｊはオンのままである。従って、抵抗１４ｎでは電圧降下が発生せずに、信号ＯＦＦＩＮはＬｏｗレベルのままである。
【００４５】
インターロック回路１０に、Ｈｉｇｈレベルの信号ＯＮＩＮとＬｏｗレベルの信号ＯＦＦＩＮが入力されると、信号ＳはＬｏｗレベルからＨｉｇｈレベルに遷移する。なお、信号ＲはＬｏｗレベルのままである。そして、Ｈｉｇｈレベルの信号ＳとＬｏｗレベルの信号ＲとがＲＳフリップフロップ回路１１に入力されると、信号ＱはＬｏｗレベルからＨｉｇｈレベルに遷移する。これにより、制御部４の出力段にあるｐＭＯＳトランジスタ１２がオフからオンに遷移し、ｎＭＯＳトランジスタ１３がオンからオフに遷移して、信号ＨＯがＬｏｗレベルからＨｉｇｈレベルに遷移する。その結果、パルス発生部３のオン伝達パルス信号ｐｏｎに基づいて、高電位側のスイッチングデバイス４０にオン信号、つまり本実施の形態ではＨｉｇｈレベルの信号が出力され、スイッチングデバイス４０が導通し、負荷に電力が供給される。なおこのとき、低電位側のスイッチングデバイス４２の駆動回路５０はＬｏｗレベルを出力しているため、スイッチングデバイス４０，４２が同時に導通することはない。
【００４６】
スイッチングデバイス４０が導通すると、図８に示すように、接続点ＣＯＮ１での電位ＶＳが上昇し、ＬｏｗレベルからＨｉｇｈレベルに変化する。ここで、上昇している間の電位ＶＳを「ｄＶ／ｄｔ過渡信号」と呼ぶ。つまり、スイッチングデバイス４０が導通すると、接続点ＣＯＮ１にｄＶ／ｄｔ過渡信号が発生する。
【００４７】
接続点ＣＯＮ１にｄＶ／ｄｔ過渡信号が印加されると、レベルシフト回路１４の出力段の高耐圧ｎＭＯＳトランジスタ１４ｃ，１４ｋの各ドレインと、それらが形成されている半導体基板との間の寄生容量Ｃｄｓにより、高耐圧ｎＭＯＳトランジスタ１４ｃ，１４ｋのそれぞれに変位電流Ｉが流れる。この変位電流Ｉは、寄生容量Ｃｄｓと、ｄＶ／ｄｔ過渡信号が有する電位変化率ｄＶ／ｄｔとで、Ｉ＝Ｃｄｓ・ｄＶ／ｄｔで表現される。
【００４８】
変位電流Ｉが高耐圧ｎＭＯＳトランジスタ１４ｋに流れると、抵抗１４ｎで電圧降下が生じる。これによって、信号ＯＦＦＲの信号レベルが低下する。図９は、信号ＯＦＦＲの信号レベルが変位電流Ｉによって低下する様子の一例と、そのときの電位ＶＳ、つまりｄＶ／ｄｔ過渡信号の様子の一例とを示している。具体的には、図９（ａ）が電位ＶＳを、図９（ｂ）が信号ＯＦＦＲを示している。なお、図９の横軸の時間ｔは、スイッチングデバイス４０がオンしてからの経過時間を示している。また、図９に示す値は、抵抗１４ｎが３ｋΩのときのシミュレーション結果である。
【００４９】
図９（ｂ）に示すように、信号ＯＦＦＲの信号レベルはスイッチングデバイス４０がオンすると低下し始め、その後、ある時間が経過すると逆に上昇し始める。これは、図１０に示すように、高耐圧ｎＭＯＳトランジスタ１４ｋのドレイン−ソース間の電圧Ｖｄｓが大きくなるにつれて、上述の寄生容量Ｃｄｓの値が小さくなるからである。
【００５０】
本シミュレーション結果では、ｄＶ／ｄｔ過渡信号の電位変化率ｄＶ／ｄｔが１ｋＶ／μｓのとき、変位電流Ｉによって信号ＯＦＦＲの信号レベルは低下するが、図９（ｂ）に破線で示しているインバータ８のしきい値電圧Ｖｔｈ（本実施の形態ではＶｔｈ＝９Ｖ）未満とならないため、インバータ８の出力はＬｏｗレベルのままである。
【００５１】
一方、ｄＶ／ｄｔ過渡信号の電位変化率ｄＶ／ｄｔが２ｋＶ／μｓ、あるいは３ｋＶ／μｓのときは、変位電流Ｉによって信号ＯＦＦＲの信号レベルはインバータ８のしきい値電圧Ｖｔｈ未満となり、信号ＯＦＦＲはＬｏｗレベルになる。そのため、インバータ８の出力である信号ＯＦＦＩＮはＬｏｗレベルからＨｉｇｈレベルに変化する。そして、ある期間、信号ＯＦＦＲの信号レベルはインバータ８のしきい値電圧Ｖｔｈ未満に保持される。つまり、ある期間、信号ＯＦＦＲはＬｏｗレベルに固定される。また、高耐圧ｎＭＯＳトランジスタ１４ｃにも変位電流Ｉが流れるため、ｄＶ／ｄｔ過渡信号が印加されている間のある期間、信号ＯＮＲもＬｏｗレベルに固定される。つまり、その期間では、信号ＯＮＳの論理レベルが変化したとしても、信号ＯＮＲはＬｏｗレベル状態のままである。以後、信号ＯＮＲ，ＯＦＦＲがＬｏｗレベルに固定されている期間を、「期間ｔｗｄ」と呼ぶ。
【００５２】
このように、ある値よりも大きい電位変化率ｄＶ／ｄｔを有するｄＶ／ｄｔ過渡信号が接続点ＣＯＮ１に印加されると、図８に示すように、信号ＯＦＦＲがＨｉｇｈレベルからＬｏｗレベルに遷移し、信号ＯＦＦＩＮがＬｏｗレベルからＨｉｇｈレベルに遷移する。そして、期間ｔｗｄの間、信号ＯＦＦＲはＬｏｗレベルに固定される。
【００５３】
インターロック回路１０に、ともにＨｉｇｈレベルの信号ＯＮＩＮ，ＯＦＦＩＮが入力されると、図８に示すように、検知信号ＤＥＴはＬｏｗレベルからＨｉｇｈレベルとなり、信号ＳがＨｉｇｈレベルからＬｏｗレベルに遷移する。なおこのとき、信号ＲはＬｏｗレベルのままである。従って、ＲＳフリップフロップ回路１１の出力は保持され、信号ＱはＨｉｇｈレベル状態を維持し、スイッチングデバイス４０は導通状態を維持する。
【００５４】
その後、図８に示すように、パルス発生部３がオン伝達パルス信号ｐｏｎを出力しなくなり、信号ＯＮＳがＬｏｗレベルになっても、レベルシフト回路１４から出力される信号ＯＮＲ，ＯＦＦＲはともにＬｏｗレベルに固定されているため、各信号ＯＮＩＮ，ＯＦＦＩＮは変化しない。
【００５５】
そして、期間ｔｗｄが経過すると、信号ＯＮＲ，ＯＦＦＲがそれぞれＬｏｗレベルからＨｉｇｈレベルに遷移し、信号ＯＮＩＮ，ＯＦＦＩＮがそれぞれＨｉｇｈレベルからＬｏｗレベルに遷移する。インターロック回路１０にともにＬｏｗレベルの信号ＯＮＩＮ，ＯＦＦＩＮが入力されると、検知信号ＤＥＴはＨｉｇｈレベルからＬｏｗレベルに遷移する。このように、検知信号ＤＥＴは、期間ｔｗｄの間のみＨｉｇｈレベルを示すことによって、レベルシフト回路１４が正常に動作していない期間、つまり本実施の形態では信号ＯＮＲ，ＯＦＦＲがともにＬｏｗレベルに固定されている期間を示している。
【００５６】
検知信号ＤＥＴがＬｏｗレベルに遷移すると、インターロック回路１０では、入力信号の信号レベルがそのまま出力されるため、信号Ｓ，ＲともにＬｏｗレベルの状態を維持する。
【００５７】
その後、スイッチングデバイス４０をオンからオフに遷移させるために、図８に示すように、半導体装置６０の外部からの信号ＨＩＮがＨｉｇｈレベルからＬｏｗベルに遷移すると、パルス発生部３からは信号ＯＦＦＳとしてオフ伝達パルス信号ｐｏｆｆが出力される。具体的には、まずパルス信号ｐｏｆｆ１が出力され、次にパルス信号ｐｏｆｆ２が出力される。なお、信号ＯＮＳはＬｏｗレベルのままである。
【００５８】
パルス発生部３からパルス信号ｐｏｆｆ１が出力されると、レベルシフト回路１４のｐＭＯＳトランジスタ１４ｉはオフからオンに、ｎＭＯＳトランジスタ１４ｊはオンからオフに遷移する。続いて高耐圧ｎＭＯＳトランジスタ１４ｋ、各バイポーラトランジスタ１４ｌ，１４ｍが順次オフからオンに遷移する。これによって、抵抗１４ｎに電流が流れ、そこで電圧降下を生じる。その結果、信号ＯＦＦＲがＨｉｇｈレベルからＬｏｗレベルに遷移し、信号ＯＦＦＩＮがＬｏｗレベルからＨｉｇｈレベルに遷移する。なお、抵抗１４ｎで電圧降下が発生した際に、信号ＯＦＦＲのＬｏｗレベルの電位が接続点ＣＯＮ１の電位ＶＳ以下にならないように、ダイオード１４ｏによって、その電位をクランプしている。
【００５９】
一方、パルス発生部３からの信号ＯＮＳはＬｏｗレベルであるため、抵抗１４ｆでは電圧降下が発生せずに、信号ＯＮＩＮはＬｏｗレベルのままである。
【００６０】
インターロック回路１０に、Ｌｏｗレベルの信号ＯＮＩＮとＨｉｇｈレベルの信号ＯＦＦＩＮが入力されると、信号ＳはＬｏｗレベルのままで、信号ＲはＬｏｗレベルからＨｉｇｈレベルに遷移する。そして、Ｌｏｗレベルの信号ＳとＨｉｇｈレベルの信号ＲとがＲＳフリップフロップ回路１１に入力されると、信号ＱはＨｉｇｈレベルからＬｏｗレベルに遷移する。これにより、制御部４の出力段にあるｐＭＯＳトランジスタ１２がオンからオフに遷移し、ｎＭＯＳトランジスタ１３がオフからオンに遷移して、信号ＨＯがＨｉｇｈレベルからＬｏｗレベルに遷移する。その結果、パルス発生部３のパルス信号ｐｏｆｆ１に基づいて、高電位側のスイッチングデバイス４０にオフ信号、つまり本実施の形態ではＬｏｗレベルの信号が出力され、スイッチングデバイス４０が非導通となる。
【００６１】
その後、図８に示すように、パルス発生部３がパルス信号ｐｏｆｆ１を出力しなくなり、信号ＯＦＦＳがＬｏｗレベルになると、信号ＯＦＦＲはＨｉｇｈレベル、信号ＯＦＦＩＮ，ＲはＬｏｗレベルになる。これにより、ＲＳフリップフロップ回路１１の出力は保持され、信号ＱはＬｏｗレベルを維持する。
【００６２】
パルス発生部３は、パルス信号ｐｏｆｆ１と同じ信号ＨＩＮの立ち下がりエッジに基づいて、パルス信号ｐｏｆｆ１を出力してから時間ｐｔｄ１経過後に、信号ＯＦＦＳとしてパルス信号ｐｏｆｆ２を出力する。パルス信号ｐｏｆｆ２が出力されると、信号ＯＦＦＲ，ＯＦＦＩＮ，Ｒは、上述のように変化するが、信号Ｑは既にＬｏｗレベルとなっているため、信号Ｑの信号レベルは変化しない。つまり、パルス発生部３から出力された２回目のパルス信号は無視される。
【００６３】
このようにして、本実施の形態に係る半導体装置６０は動作し、駆動回路１によって、高電位側のスイッチングデバイス４０がオン／オフ制御される。
【００６４】
上述の半導体装置６０の動作説明例では、期間ｔｗｄを経過した後に、信号ＨＩＮがＨｉｇｈレベルからＬｏｗレベルに遷移し、半導体装置６０の外部からスイッチングデバイス４０をオフにする命令が与えられていた。しかしながら、外部からの信号ＨＩＮは、期間ｔｗｄの間、言い換えれば、変位電流Ｉによって信号ＯＮＲ，ＯＦＦＲがＬｏｗレベルに固定されている間に、ＨｉｇｈレベルからＬｏｗレベルに遷移する場合もあるため、次に、かかる場合の半導体装置６０の動作について図１１を参照して説明する。
【００６５】
まず、スイッチングデバイス４０をオフからオンに遷移させる場合、図１１に示すように、半導体装置６０の外部からの信号ＨＩＮがＬｏｗレベルからＨｉレベルに遷移する。信号ＨＩＮがＬｏｗからＨｉｇｈに遷移すると、駆動回路１が上述のように動作し、信号ＨＯがＬｏｗレベルからＨｉｇｈレベルに遷移し、スイッチングデバイス４０にオン信号が与えられる。これにより、スイッチングデバイス４０が導通状態となる。
【００６６】
スイッチングデバイス４０がオンすると、接続点ＣＯＮ１にｄＶ／ｄｔ過渡信号が印加され、変位電流Ｉが発生し、信号ＯＮＲ，ＯＦＦＲはそれぞれＬｏｗレベルに固定される。そして、図１１に示すように、期間ｔｗｄの間に、信号ＨＩＮがＨｉｇｈレベルからＬｏｗレベルに遷移すると、パルス発生部３はパルス信号ｐｏｆｆ１を出力する。しかしながら、期間ｔｗｄの間は、各信号ＯＮＲ，ＯＦＦＲはＬｏｗレベルに固定されているため、信号ＲはＬｏｗレベルのままであって、Ｈｉｇｈレベルに変化しない。つまり、パルス信号発生部３から出力されたパルス信号ｐｏｆｆ１は無視される。そのため、信号Ｑ，ＨＯはともにＨｉｇｈレベル状態を維持し、スイッチングデバイス４０の導通状態は維持される。
【００６７】
このように、期間ｔｗｄの間は、制御部４はオフ信号をスイッチングデバイス４０に与えることができない。
【００６８】
その後パルス発生部３は、図１１に示すように、パルス信号ｐｏｆｆ１を出力してから時間ｐｔｄ１経過後に、信号ＯＦＦＳとしてパルス信号ｐｏｆｆ２を出力する。ここで時間ｐｔｄ１は、期間ｔｗｄ以上、つまり信号ＯＮＲ，ＯＦＦＲがＬｏｗレベルに固定されている期間以上に設定されている。これによって、信号ＯＮＲ，ＯＦＦＲがＬｏｗレベルに固定されなくなった後に、パルス信号ｐｏｆｆ２を出力することができる。
【００６９】
上述の図９（ｂ）における電位変化率ｄＶ／ｄｔ＝２ｋＶ／μｓ時のグラフ、及び電位変化率ｄＶ／ｄｔ＝３ｋＶ／μｓ時のグラフに示されるように、期間ｔｗｄはｄＶ／ｄｔ過渡信号の電位変化率ｄＶ／ｄｔの大きさに比例するわけではなく、電位変化率ｄＶ／ｄｔがある程度よりも大きければ、期間ｔｗｄはあまり変化しない。これは、寄生容量Ｃｄｓが上述の図１０の特性を示すからである。従って、期間ｔｗｄの最大値をシミュレーション等によって見積ることができ、その値以上に時間ｐｔｄ１を設定する。
【００７０】
信号ＯＮＲ，ＯＦＦＲがＬｏｗレベルに固定されなくなった後に、パルス発生部３からパルス信号ｐｏｆｆ２が出力されると、図１１に示すように、信号ＯＦＦＲはＬｏｗレベル、信号ＯＦＦＩＮ，ＲはＨｉｇｈレベルに遷移する。これにより、ＲＳフリップフロップ回路１１の出力信号Ｑは、ＨｉｇｈレベルからＬｏｗレベルに遷移し、信号ＨＯもＨｉｇｈレベルからＬｏｗレベルに遷移する。その結果、スイッチングデバイス４０にオフ信号が与えられて、非導通状態になる。
【００７１】
このように、本実施の形態に係る半導体装置６０では、パルス発生部３が、パルス信号ｐｏｆｆ１の出力から時間ｐｔｄ１経過後にパルス信号ｐｏｆｆ２を出力しており、かかる時間ｐｔｄ１は、変位電流Ｉによって信号ＯＮＲ，ＯＦＦＲがＬｏｗレベルに固定されている期間ｔｗｄ以上に設定されている。従って、本実施の形態のように、期間ｔｗｄの間、制御部４がオフ信号を出力しない場合であっても、信号ＨＩＮの立ち下りエッジに基づいて、制御部４からオフ信号を確実に出力することができる。その結果、信号ＨＩＮの立ち下りエッジに基づいて、スイッチングデバイス４０を確実に非導通にすることができる。
【００７２】
【発明の効果】
この発明の駆動回路によれば、パルス発生部は、第１のパルス信号の出力から所定時間経過後に第２のパルス信号を出力している。そのため、かかる所定時間内のある時間の間、制御部がオフ信号を出力しない場合であっても、入力信号の他方エッジに基づいてオフ信号を確実に出力することができる。その結果、スイッチングデバイスを確実に非導通にすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置６０の構成を示すブロック図である。
【図２】本発明の実施の形態に係るパルス発生部３の構成を示すブロック図である。
【図３】本発明の実施の形態に係るワンショットパルス発生回路の動作を示す図である。
【図４】本発明の実施の形態に係るワンショットパルス発生回路の構成を示す回路図である。
【図５】本発明の実施の形態に係る遅延回路３ｆの構成を示す回路図である。
【図６】本発明の実施の形態に係るパルス発生部３の動作を示す図である。
【図７】本発明の実施の形態に係るインターロック回路１０の構成を示す回路図である。
【図８】本発明の実施の形態に係る半導体装置６０の動作を示すタイミングチャートである。
【図９】本発明の実施の形態に係る信号ＯＦＦＲ及びｄＶ／ｄｔ過渡信号を示す図である。
【図１０】本発明の実施の形態に係る寄生容量Ｃｄｓの特性を示す図である。
【図１１】本発明の実施の形態に係る半導体装置６０の動作を示すタイミングチャートである。
【符号の説明】
１　駆動回路、３　パルス発生部、４　制御部、４０　スイッチングデバイス、６０　半導体装置、ｐｏｎ，ｐｏｆｆ１，ｐｏｆｆ２　パルス信号。
【図１】
2004120152.tif 000003
【図２】
2004120152.tif 000004
【図３】
2004120152.tif 000005
【図４】
2004120152.tif 000006
【図５】
2004120152.tif 000007
【図６】
2004120152.tif 000008
【図７】
2004120152.tif 000009
【図８】
2004120152.tif 000010
【図９】
2004120152.tif 000011
【図１０】
2004120152.tif 000012
【図１１】
2004120152.tif 000013