【手続補正書】
【提出日】平成24年1月6日(2012.1.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アナログ−デジタル変換器（ＡＤＣ）デバイスにおいて、
第１のアナログ信号を受信する第１の入力端子と、
第１の入力端子に結合したアナログ部品であって、
第１の入力と第１の出力とを備える増幅器と、
増幅器の第１の入力と第１の出力とに結合しており、複数のキャパシタを含む第１のキャパシタネットワークと、を備える、アナログ部品と、
制御論理部と、を備え、制御論理部は、
第１のモードでは、第１のアナログ信号を所定の利得によって増幅して第１の増幅されたアナログ信号を生成する増幅構成に、増幅器および第１のキャパシタネットワークを構成し、
第２のモードでは、第１の増幅されたアナログ信号を用いて一つ又は複数の残留電圧からなる第１の一連の残留電圧を生成するように、増幅器および第１のキャパシタネットワークを構成するように構成されている、アナログ−デジタル変換器（ＡＤＣ）デバイス。
【請求項２】
第１のキャパシタネットワークは、
前記増幅器の第１の入力端子に結合可能かつ第１の出力に結合可能な第１の端子と、増幅器の第１の入力に結合可能かつ電圧基準に結合可能な第２の端子とを備える、第１のプログラム可能キャパシタと、
第１の入力端子に結合可能かつ電圧基準に結合可能な第１の端子と、増幅器の第１の入力に結合可能かつ電圧基準に結合可能な第２の端子とを備える、第２のプログラム可能キャパシタと、を備える請求項１に記載のＡＤＣデバイス。
【請求項３】
制御論理部は、第１のモードにおいて、
所定の利得に基づいて、第１のプログラム可能キャパシタを第１の静電容量に構成し、第２のプログラム可能キャパシタを第２の静電容量に構成し、
第１のフェーズにて、第１のプログラム可能キャパシタの第１の端子および第２のプログラム可能キャパシタの第１の端子を第１の入力端子に結合するように、かつ、第１のプログラム可能キャパシタの第２の端子および第２のプログラム可能キャパシタの第２の端子を電圧基準に結合するように、キャパシタネットワークを構成し、
第１のフェーズに続く第２のフェーズにて、第１のプログラム可能キャパシタの第１の端子を増幅器の第１の出力に結合し、第１のプログラム可能キャパシタの第２の端子を増幅器の第１の入力に結合し、第２のプログラム可能キャパシタの第１の端子を電圧基準に結合し、第２のプログラム可能キャパシタの第２の端子を増幅器の第１の入力に結合するように、キャパシタネットワークを構成するように構成されている、請求項２に記載のＡＤＣデバイス。
【請求項４】
制御論理部は、
第２のモードにおいて、第１のプログラム可能キャパシタを第３の静電容量に構成し、第２のプログラム可能キャパシタを第３の静電容量に構成するように構成されている、請求項３に記載のＡＤＣデバイス。
【請求項５】
キャパシタネットワークは、
第１の入力端子に結合可能かつ電圧基準に結合可能な第１の端子と、増幅器の第１の入力に結合可能かつ電圧基準に結合可能な第２の端子とを備える、第１のキャパシタと、
増幅器の第１の入力端子に結合可能かつ第１の出力に結合可能な第１の端子と、増幅器の第１の入力に結合可能かつ電圧基準に結合可能な第２の端子とを備える、第２のキャパシタと、
増幅器の第１の出力に結合可能かつ電圧基準に結合可能な第１の端子と、増幅器の第１の入力に結合可能かつ電圧基準に結合可能な第２の端子とを備える、第３のキャパシタと、
増幅器の第１の出力に結合可能かつ電圧基準に結合可能な第１の端子と、増幅器の第１の入力に結合可能かつ電圧基準に結合可能な第２の端子とを備える、第４のキャパシタと、を備える請求項１に記載のＡＤＣデバイス。
【請求項６】
第２のアナログ信号を受信する第２の入力端子を更に備え、
増幅器は、第１の入力、第２の入力、第１の出力、および第２の出力を備える、差動増幅器を含み、
アナログ部品は、前記増幅器の第２の入力と第２の出力とに結合しており複数のキャパシタを含む第２のキャパシタネットワークを更に備え、
制御論理部は、
第１のモードでは、第２のアナログ信号を前記所定の利得によって増幅して第２の増幅されたアナログ信号を生成する増幅構成に、増幅器および第２のキャパシタネットワークを構成し、
第２のモードでは、第２の増幅されたアナログ信号を用いて一つ又は複数の残留電圧からなる第２の一連の残留電圧を生成するように、増幅器および第２のキャパシタネットワークを構成するように構成されている、請求項１に記載のＡＤＣデバイス。
【請求項７】
アナログ−デジタル変換器（ＡＤＣ）の第１の入力端子において第１のアナログ信号を受信する工程と、
第１のアナログ信号を第１の利得によって増幅して第１の増幅されたアナログ信号を生成するように、ＡＤＣの増幅器および第１のキャパシタネットワークを構成する工程と、
第１の増幅されたアナログ信号に基づいて一つ又は複数の残留電圧からなる第１の一連の残留電圧を生成するように、増幅器および第１のキャパシタネットワークを構成する工程と、
ＡＤＣからの出力のために一つ又は複数の残留電圧からなる第１の一連の残留電圧に基づいてデジタル値を提供する工程と、を含む方法。
【請求項８】
ＡＤＣの第１の入力端子において第２のアナログ信号を受信する工程と、
第２のアナログ信号を第１の利得と異なる第２の利得によって増幅して第２の増幅されたアナログ信号を生成するように、ＡＤＣの増幅器および第１のキャパシタネットワークを構成する工程と、
第２の増幅されたアナログ信号に基づいて一つ又は複数の残留電圧からなる第２の一連の残留電圧を生成するように、増幅器および第１のキャパシタネットワークを構成する工程と、
ＡＤＣからの出力のために一つ又は複数の残留電圧からなる第２の一連の残留電圧に基づいてデジタル値を提供する工程と、を含む請求項７に記載の方法。
【請求項９】
第１のアナログ信号を増幅するように、増幅器および第１のキャパシタネットワークを構成する工程は、
第１の利得に基づいて、第１の静電容量を有するように第１のキャパシタネットワークの第１のプログラム可能キャパシタを構成し、第２の静電容量を有するように第１のキャパシタネットワークの第２のプログラム可能キャパシタを構成する工程と、
第１のフェーズにて、
第１のプログラム可能キャパシタの第１の端子および第２のプログラム可能キャパシタの第１の端子を第１の入力端子に結合する工程と、
第１のプログラム可能キャパシタの第２の端子および第２のプログラム可能キャパシタの第２の端子を電圧基準に結合する工程と、
第１のフェーズに続く第２のフェーズにて、
第１のプログラム可能キャパシタの第１の端子および第２のプログラム可能キャパシタの第２の端子を増幅器の入力に結合する工程と、
第１のプログラム可能キャパシタの第２の端子を電圧基準に結合する工程と、
第２のプログラム可能キャパシタの第１の端子を増幅器の出力に結合する工程とを含む、請求項７に記載の方法。
【請求項１０】
ＡＤＣの第２の入力端子において第２のアナログ信号を受信する工程と、
第２のアナログ信号を第１の利得によって増幅して第２の増幅されたアナログ信号を生成するように、ＡＤＣの増幅器および第２のキャパシタネットワークを構成する工程と、
第２の増幅されたアナログ信号に基づいて一つ又は複数の残留電圧からなる第２の一連の残留電圧を生成するように、増幅器および第２のキャパシタネットワークを構成する工程とを更に含み、
ＡＤＣからの出力のためにデジタル値を提供する工程は、出力のために一つ又は複数の残留電圧からなる第１の一連の残留電圧および一つ又は複数の残留電圧からなる第２の一連の残留電圧に基づいてデジタル値を提供することを含む、請求項８に記載の方法。