【手続補正書】
【提出日】平成24年7月3日(2012.7.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電型を有する基板と、
前記第１の導電型とは反対の第２の導電型を有するドリフト層と、
前記ドリフト層内にあって前記第１の導電型を有するウェル領域と、
前記ドリフト層上にあって前記第２の導電型を有するエピタキシャル・チャネル調整層と、
前記エピタキシャル・チャネル調整層の表面から前記エピタキシャル・チャネル調整層を貫通して前記ウェル領域内へ延びるエミッタ領域であって、前記第２の導電型を有し、該エミッタ領域に隣接した前記ウェル領域内にチャネル領域を少なくとも部分的に画定するエミッタ領域と、
前記チャネル領域上のゲート酸化物層と、
前記ゲート酸化物層上のゲートと
前記チャネル調整層の表面から前記ウェル領域内へ延びる前記第１の導電型のコネクタ領域と、
前記コネクタ領域上の第１のオーミック・コンタクトと、
前記エミッタ領域上にあって、前記第１のオーミック・コンタクトとは異なる材料を含む第２のオーミック・コンタクトと、
前記第１のオーミック・コンタクトと前記第２のオーミック・コンタクトとを電気的に接続した金属オーバレイヤと
を含む絶縁ゲート・バイポーラ・トランジスタ。
【請求項２】
前記第１の導電型はｎ型であり、前記第２の導電型はｐ型である、請求項１に記載のトランジスタ。
【請求項３】
前記第１のオーミック・コンタクトはニッケル・ベースの導電材料を含み、前記第２のオーミック・コンタクトはアルミニウム・ベースの導電材料を含む、請求項２に記載のトランジスタ。
【請求項４】
前記ドリフト層は前記ウェル領域に隣接したＪＦＥＴ領域を含み、前記エミッタ領域は、前記ＪＦＥＴ領域から間隔を置いて配置され、該エミッタ領域と前記ＪＦＥＴ領域の間に前記チャネル領域を画定する、請求項１に記載のトランジスタ。
【請求項５】
第１の導電型を有する基板と、
前記第１の導電型とは反対の第２の導電型を有するドリフト層と、
前記ドリフト層内にあって前記第１の導電型を有するウェル領域と、
前記ドリフト層上にあって、前記第２の導電型を有し、約０．２５μｍ以上の厚さを有するエピタキシャル・チャネル調整層と、
前記エピタキシャル・チャネル調整層の表面から前記エピタキシャル・チャネル調整層を貫通して前記ウェル領域内へ延びるエミッタ領域であって、前記第２の導電型を有し、該エミッタ領域に隣接した前記ウェル領域内にチャネル領域を少なくとも部分的に画定するエミッタ領域と、
前記チャネル領域上のゲート酸化物層と、
前記ゲート酸化物層上のゲートと
を含む絶縁ゲート・バイポーラ・トランジスタ。
【請求項６】
前記エミッタ領域の底面から前記ウェル領域の底面までの距離は約０．４５μｍ以上である、請求項１に記載のトランジスタ。
【請求項７】
前記チャネル調整層は、約０．１μｍから約０．５μｍの厚さ、および約１×１０１６ｃｍ−３から約５×１０１８ｃｍ−３の正味ドーピング濃度を有する、請求項１に記載のトランジスタ。
【請求項８】
前記基板は炭化シリコン基板を含み、前記ドリフト層は、前記基板上の炭化シリコン・エピタキシャル層を含む、請求項１に記載のトランジスタ。
【請求項９】
ｎ型基板と、
ｐ型ドリフト層と、
前記ドリフト層内のｎ型ウェルと、
前記ドリフト層上のｐ型チャネル調整層と、
前記チャネル調整層を貫通して前記ｎ型ウェル内へ延びるｐ型エミッタ領域であって、該ｐ型エミッタ領域に隣接した前記ｎ型ウェル内にチャネル領域を少なくとも部分的に画定するｐ型エミッタ領域と、
前記チャネル調整層を貫通して前記ｎ型ウェル内へ延びるｎ型コネクタ領域と、
前記ｐ型エミッタ領域上にあってアルミニウムを含む第１のオーミック・コンタクトと、
前記ｎ型コネクタ領域上にあって、前記第１のオーミック・コンタクトとは異なる金属を含む第２のオーミック・コンタクトであり、ニッケルを含む第２のオーミック・コンタクトと、
前記チャネル領域上のゲート酸化物層と、
前記ゲート酸化物層上のゲートと、
前記ゲート上にあって、前記第１のオーミック・コンタクトを露出させる第１の開口と、前記第２のオーミック・コンタクトを露出させる第２の開口とを含む層間誘電体層と、
前記層間誘電体層上にあって、前記第１のオーミック・コンタクトと前記第２のオーミック・コンタクトとを電気的に接続する金属オーバレイヤと
を含むトランジスタ。
【請求項１０】
絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）デバイスを形成する方法であって、
ｎ型基板上にｐ型ドリフト層を形成する工程と、
前記ｐ型ドリフト層内にｎ型ウェルを形成する工程と、
前記ｐ型ドリフト層上および前記ｎ型ウェル上にｐ型チャネル調整層をエピタキシャル成長させる工程と、
前記チャネル調整層を貫通して、前記ドリフト層の表面の前記ｎ型ウェル内へ延びるｐ型エミッタ領域であって、該ｐ型エミッタ領域に隣接した前記ｎ型ウェル内にチャネル領域を少なくとも部分的に画定するｐ型エミッタ領域を形成するために、ｐ型ドーパント・イオンを注入する工程と
前記チャネル層を貫通して、前記ドリフト層の表面の前記ｎ型ウェル内へ延びるｎ型コネクタ領域を形成するために、ｎ型ドーパント・イオンを注入すること、
前記チャネル調整層上に黒鉛コーティングを形成する工程と、
前記注入されたイオンおよび前記黒鉛コーティングをアニールする工程と、
前記注入されたイオンのアニーリング後に前記黒鉛コーティングを除去する工程と、
前記チャネル領域上にゲート酸化物層を形成する工程と、
前記ゲート酸化物層上にゲートを形成する工程と
を含む方法。
【請求項１１】
前記注入されたイオンをアニールする工程の前に前記黒鉛コーティングを結晶化させる工程をさらに含む、請求項１０に記載の方法。
【請求項１２】
前記注入されたイオンをアニールする工程は、前記注入されたイオンを１７００℃よりも高い温度でアニールする工程を含む、請求項１０に記載の方法。
【請求項１３】
前記注入されたイオンをアニールする工程は、前記注入されたイオンを１８００℃よりも高い温度でアニールする工程を含む、請求項１０に記載の方法。
【請求項１４】
前記ゲート酸化物層を形成する工程は、前記ゲート酸化物層を乾燥Ｏ２中で形成する工程を含み、前記方法はさらに、前記ゲート酸化物層を湿潤Ｏ２中でアニールする工程を含む、請求項１０に記載の方法。
【請求項１５】
前記ゲート酸化物層を形成する工程は、前記ゲート酸化物層を乾燥Ｏ２中で約１２００℃以下の温度で形成する工程を含む、請求項１４に記載の方法。
【請求項１６】
前記ゲート酸化物層を形成する工程の後、前記ゲート酸化物層を湿潤Ｏ２中でアニールする工程の前に、前記ゲート酸化物層を不活性雰囲気で約１２００℃以下の温度でアニールする工程をさらに含む、請求項１４に記載の方法。
【請求項１７】
前記ゲート酸化物層を湿潤Ｏ２中でアニールする工程は、前記ゲート酸化物層を湿潤Ｏ２中で約９５０℃以下の温度でアニールすることを含む、請求項１４に記載の方法。
【請求項１８】
前記ゲート酸化物層を湿潤Ｏ２中でアニールする工程は、前記ゲート酸化物層を湿潤Ｏ２中で少なくとも１時間アニールする工程を含む。請求項１７に記載の方法。
【請求項１９】
前記酸化物層を湿潤Ｏ２中でアニールする工程は、発熱室内において発熱性水蒸気を発生させる工程と、前記発熱性水蒸気をアニール室に供給する工程と、前記アニール室内で前記酸化物層をアニールする工程とを含む、請求項１４に記載の方法。
【請求項２０】
発熱性水蒸気を発生させる工程は、前記発熱室を加熱する工程と、前記発熱室に水素および酸素ガスを供給する工程と、前記発熱性水蒸気を形成するために、前記水素ガスおよび前記酸素ガスを燃焼させる工程とを含み、前記水素ガスおよび前記酸素ガスは、酸素に対する水素の分子比を約１．８以上として前記発熱室に供給される、請求項１９に記載の方法。
【請求項２１】
前記ｎ型ウェルに隣接したＪＦＥＴ領域を形成するために、前記ドリフト層内へｐ型ドーパント・イオンを注入する工程をさらに含み、前記ｐ型エミッタ領域は、前記ＪＦＥＴ領域から間隔を置いて配置され、該ｐ型エミッタ領域と前記ＪＦＥＴ領域の間にチャネル領域を画定する、請求項１０に記載の方法。
【請求項２２】
前記チャネル調整層は、約０．１μｍから約０．５μｍの厚さを有するように形成され、前記チャネル調整層は、約１×１０１６ｃｍ−３から約５×１０１８ｃｍ−３の正味アクセプタ濃度を有する、請求項１０に記載の方法。
【請求項２３】
前記基板は炭化シリコンを含み、前記ドリフト層はエピタキシャル炭化シリコン層を含む、請求項１０に記載の方法。