【手続補正書】
【提出日】平成15年7月4日(2003.7.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース・ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続されている半導体記憶装置であって、
２本の前記ビット線は対を成し同一のセンスアンプ回路に接続され、前記対を成す２本のビット線の各々に接続され同一の前記ワード線に接続される２個の前記メモリセルブロックは、各々異なる信号の第１のプレート線，第２のプレート線に接続されることを特徴とする半導体記憶装置。
【請求項２】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース・ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロックを複数配置してセルアレイを構成する半導体記憶装置であって、
第１のプレート線と第２のプレート線が１個毎に交互に、ワード線方向に複数配置された前記メモリセルブロックの各々に接続されることを特徴とする半導体記憶装置。
【請求項３】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース，ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロックを複数配置してセルアレイを構成する半導体記憶装置であって、
第１のプレート線と第２のプレート線が２個毎に交互に、ワード線方向に複数配置された前記メモリセルブロックの各々に接続されることを特徴とする半導体記憶装置。
【請求項４】
請求項１〜３の何れかに記載の半導体記憶装置において、前記第１，第２のプレート線は各々、ビット線方向に隣接する２個の前記メモリセルブロックで共有していることを特徴とする半導体記憶装置。
【請求項５】
請求項１〜３の何れかに記載の半導体記憶装置において、電源投入後の待機時では、前記第１，第２のプレート線は０Ｖ電位になっていることを特徴とする半導体記憶装置。
【請求項６】
請求項１〜３の何れかに記載の半導体記憶装置において、電源投入後の待機時では、前記第１，第２のプレート線は０Ｖより高い第１の電位になっていることを特徴とする半導体記憶装置。
【請求項７】
請求項１〜３の何れかに記載の半導体記憶装置において、電源投入後の待機時では、前記ビット線は０Ｖ電位になっていることを特徴とする半導体記憶装置。
【請求項８】
請求項１〜３の何れかに記載の半導体記憶装置において、電源投入後の待機時では、前記ビット線は０Ｖより高い第１の電位になっていることを特徴とする半導体記憶装置。
【請求項９】
請求項１〜３の何れかに記載の半導体記憶装置において、１サイクル動作中では、選択した前記メモリセルブロックに接続される前記第１のプレート線と第２のプレート線のいずれか一方は、０Ｖ電位から０Ｖ電位より高い第１の電位の範囲で振幅動作し、他方は０Ｖ電位のままであることを特徴とする半導体記憶装置。
【請求項１０】
請求項１〜３の何れかに記載の半導体記憶装置において、１サイクル動作中では、選択した前記メモリセルブロックに接続される前記第１のプレート線と第２のプレート線のいずれか一方は、待機時と異なる電位が印加され、他方は待機時と同じ電位が印加されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項１〜３の何れかに記載の半導体記憶装置において、１サイクル動作中では、選択した前記メモリセルブロックに接続される前記第１のプレート線と第２のプレート線のいずれか一方は、０Ｖ電位から０Ｖより高い第１の電位に駆動された後、前記第１の電位から０Ｖに駆動され、他方は０Ｖ電位のままであることを特徴とする半導体記憶装置。
【請求項１２】
請求項１〜３の何れかに記載の半導体記憶装置において、１サイクル動作中では、選択した前記メモリセルブロックに接続される前記第１のプレート線と第２のプレート線のいずれか一方は、０Ｖ電位より高い第１の電位から０Ｖ電位に駆動された後、０Ｖ電位から前記第１の電位に駆動され、他方は前記第１の電位のままであることを特徴とする半導体記憶装置。
【請求項１３】
セルトランジスタと、前記セルトランジスタのソース，ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続してメモリセルブロックを構成し、前記メモリセルブロックを複数配置したセルアレイと、前記メモリセルに外部からデータの書き込みを行う書き込みバッファを備えた半導体記憶装置であって、
前記書き込みバッファは、第１の書き込みトランジスタと、第１の書き込みトランジスタよりサイズの大きい第２の書き込みトランジスタを備え、書き込み時は、第１の書き込みトランジスタを駆動し始める時間に比べ第２の書き込みトランジスタの駆動し始める時間が遅れることを特徴とする半導体記憶装置。
【請求項１４】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース，ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続されている半導体記憶装置であって、
前記セルトランジスタと前記強誘電体キャパシタを接続する金属配線層と同一の金属配線層で、前記プレート線を形成することを特徴とする半導体記憶装置。
【請求項１５】
請求項１４記載の半導体記憶装置において、前記金属配線層は、前記強誘電体キャパシタ形成後に上層に形成され、前記強誘電体キャパシタの上部電極或いは下部電極とはコンタクトを介して接続されることを特徴とする半導体記憶装置。
【請求項１６】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続されている半導体記憶装置であって、
前記ワード線のゲート配線層よりも上層に形成され、第１の間隔おきに前記ゲート配線層とコンタクトを取るワード線スナップ用の第１の金属配線層と同一の金属配線層で、前記プレート線の配線層と第２の間隔おきにコンタクトを取ることを特徴とする半導体記憶装置。
【請求項１７】
請求項１６記載の半導体記憶装置において、前記第１の金属配線層と前記プレート線の配線層とのコンタクト間隔は、１ビット線毎，２ビット線毎，４ビット線毎，或いはワード線スナップ間隔毎であることを特徴とする半導体記憶装置。
【請求項１８】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロック複数配置しセルアレイを構成する半導体記憶装置であって、
前記ビット線方向に、前記プレート線を駆動する駆動回路が、前記メモリセルブロックの１個毎或いは２個毎に配置されていることを特徴とする半導体記憶装置。
【請求項１９】
ｎＭＯＳトランジスタとｐＭＯＳトランジスタと強誘電体キャパシタとからメモリセルを構成し、前記ｎＭＯＳトランジスタのソースと前記ｐＭＯＳトランジスタのソースと前記強誘電体キャパシタの一端は接続され、前記ｎＭＯＳトランジスタのドレインと前記ｐＭＯＳトランジスタのドレインと前記強誘電体キャパシタの他端は接続されていることを特徴とする半導体記憶装置。
【請求項２０】
請求項１９記載の半導体記憶装置において、前記メモリセルを複数個直列接続してメモリセルブロックを構成することを特徴とする半導体記憶装置。
【請求項２１】
請求項２０記載の半導体記憶装置において、前記メモリセルブロックの一端は、少なくとも１個のメモリセルブロック選択トランジスタを介してビット線に接続され、他端はプレート線に接続されることを特徴とする半導体記憶装置。
【請求項２２】
請求項２１記載の半導体記憶装置において、前記メモリセルの前記ｎＭＯＳトランジスタとｐＭＯＳトランジスタは、異なる信号のワード線に接続されることを特徴とする半導体記憶装置。
【請求項２３】
ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックを複数配置してセルアレイを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、ワード線を出力するサブローデコーダと、前記サブローデコーダに入力されるメインワード線を備えることを特徴とする半導体記憶装置であって、
前記プレート線の金属配線層と同一の配線層で、前記メインワード線を形成することを特徴とする半導体記憶装置。
【請求項２４】
請求項２３記載の半導体記憶装置において、前記メインワード線は、前記メモリセルブロック毎に１本配設されることを特徴とする半導体記憶装置。
【請求項２５】
請求項１〜３の何れかに記載の半導体記憶装置において、前記トランジスタと強誘電体キャパシタを接続する第１の金属配線層、前記ワード線のゲート配線層と一定間隔でコンタクトを取る第２の金属配線層、前記ビットを形成する第３の金属配線層、選択したビット線対を選択するカラム選択線を形成する第４の金属配線層を持つことを特徴とする半導体記憶装置。
【請求項２６】
請求項１〜３の何れかに記載の半導体記憶装置において、強誘電体キャパシタ膜は、ウエハ面と垂直方向に形成されていることを特徴とする半導体記憶装置。
【請求項２７】
セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、
前記強誘電体の下部電極と前記ソース端子を接続する第１のコンタクトと、前記強誘電体キャパシタの上部電極から第２コンタクトを介して接続される第１の金属配線層と前記ドレイン端子を接続する第３のコンタクトとを備え、少なくとも前記第１のコンタクトと前記第３のコンタクトの一部は同一のプロセスで形成されることを特徴とする半導体記憶装置。
【請求項２８】
セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、
前記強誘電体の下部電極と前記ソース端子を接続する第１のコンタクトと、前記強誘電体キャパシタの上部電極から第２コンタクトを介して接続される第１の金属配線層と前記ドレイン端子を接続する第３のコンタクトとを備え、前記第１のコンタクトと前記第３のコンタクトは異なる材料で構成されることを特徴とする半導体記憶装置。
【請求項２９】
セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、
前記強誘電体の下部電極と前記ソース端子を接続する第１のコンタクトと、前記強誘電体キャパシタの上部電極から第２コンタクトを介して接続される第１の金属配線層と前記ドレイン端子を接続する第３のコンタクトとを備え、前記第１のコンタクトと前記第３のコンタクトは少なくとも２種類以上の材料で順に形成されることを特徴とする半導体記憶装置。
【請求項３０】
セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、
前記強誘電体の下部電極と前記ソース或いはドレイン端子とを接続するコンタクト層は、少なくとも２種類以上の異なる材料層が挿入されていることを特徴とする半導体記憶装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
（１）  ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース・ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続されている半導体記憶装置であって、２本の前記ビット線は対を成し同一のセンスアンプ回路に接続され、前記対を成す２本のビット線の各々に接続され同一の前記ワード線に接続される２個の前記メモリセルブロックは、各々異なる信号の第１のプレート線，第２のプレート線に接続されることを特徴とする。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
（２）  ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース・ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロックを複数配置してセルアレイを構成する半導体記憶装置であって、第１のプレート線と第２のプレート線が１個毎に交互に、ワード線方向に複数配置された前記メモリセルブロックの各々に接続されることを特徴とする。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
（３）  ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース，ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロックを複数配置してセルアレイを構成する半導体記憶装置であって、第１のプレート線と第２のプレート線が２個毎に交互に、ワード線方向に複数配置された前記メモリセルブロックの各々に接続されることを特徴とする。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
（４）  セルトランジスタと、前記セルトランジスタのソース，ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続してメモリセルブロックを構成し、前記メモリセルブロックを複数配置したセルアレイと、前記メモリセルに外部からデータの書き込みを行う書き込みバッファを備えた半導体記憶装置であって、前記書き込みバッファは、第１の書き込みトランジスタと、第１の書き込みトランジスタよりサイズの大きい第２の書き込みトランジスタを備え、書き込み時は、第１の書き込みトランジスタを駆動し始める時間に比べ第２の書き込みトランジスタの駆動し始める時間が遅れることを特徴とする。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
（５）  ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース，ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続されている半導体記憶装置であって、前記セルトランジスタと前記強誘電体キャパシタを接続する金属配線層と同一の金属配線層で、前記プレート線を形成することを特徴とする。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
（６）  ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続されている半導体記憶装置であって、前記ワード線のゲート配線層よりも上層に形成され、第１の間隔おきに前記ゲート配線層とコンタクトを取るワード線スナップ用の第１の金属配線層と同一の金属配線層で、前記プレート線の配線層と第２の間隔おきにコンタクトを取ることを特徴とする。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
（７）  ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、このメモリセルブロック複数配置しセルアレイを構成する半導体記憶装置であって、前記ビット線方向に、前記プレート線を駆動する駆動回路が、前記メモリセルブロックの１個毎或いは２個毎に配置されていることを特徴とする。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
（８）  ｎＭＯＳトランジスタとｐＭＯＳトランジスタと強誘電体キャパシタとからメモリセルを構成した半導体記憶装置であって、前記ｎＭＯＳトランジスタのソースと前記ｐＭＯＳトランジスタのソースと前記強誘電体キャパシタの一端は接続され、前記ｎＭＯＳトランジスタのドレインと前記ｐＭＯＳトランジスタのドレインと前記強誘電体キャパシタの他端は接続されていることを特徴とする。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
（９）  ワード線をゲート電極とするセルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成し、前記メモリセルブロックを複数配置してセルアレイを構成し、前記メモリセルブロックの一端はビット線に接続され、他端がプレート線に接続され、ワード線を出力するサブローデコーダと、前記サブローデコーダに入力されるメインワード線を備える半導体記憶装置であって、前記プレート線の金属配線層と同一の配線層で、前記メインワード線を形成することを特徴とする。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
（１０）セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、前記強誘電体の下部電極と前記ソース端子を接続する第１のコンタクトと、前記強誘電体キャパシタの上部電極から第２コンタクトを介して接続される第１の金属配線層と前記ドレイン端子を接続する第３のコンタクトとを備え、少なくとも前記第１のコンタクトと前記第３のコンタクトの一部は同一のプロセスで形成されることを特徴とする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
（１１）セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、前記強誘電体の下部電極と前記ソース端子を接続する第１のコンタクトと、前記強誘電体キャパシタの上部電極から第２コンタクトを介して接続される第１の金属配線層と前記ドレイン端子を接続する第３のコンタクトとを備え、前記第１のコンタクトと前記第３のコンタクトは異なる材料で構成されることを特徴とする。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
（１２）セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、前記強誘電体の下部電極と前記ソース端子を接続する第１のコンタクトと、前記強誘電体キャパシタの上部電極から第２コンタクトを介して接続される第１の金属配線層と前記ドレイン端子を接続する第３のコンタクトとを備え、前記第１のコンタクトと前記第３のコンタクトは少なくとも２種類以上の材料で順に形成されることを特徴とする。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
セルトランジスタと、前記セルトランジスタのソース、ドレイン端子間に並列接続された強誘電体キャパシタと、からメモリセルを構成し、前記メモリセルを複数個直列接続するとともに、前記複数個直列接続したものの少なくとも一端にメモリセルブロック選択トランジスタを接続してメモリセルブロックを構成する半導体記憶装置であって、前記強誘電体の下部電極と前記ソース或いはドレイン端子とを接続するコンタクト層は、少なくとも２種類以上の異なる材料層が挿入されていることを特徴とする。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】削除
【補正の内容】
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】削除
【補正の内容】
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】削除
【補正の内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】削除
【補正の内容】
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
（作用）
前記  （１）〜（３）  によれば、ＰＬ線を分けることにより、１Ｔ／１Ｃ構成で、ＰＬ駆動方式を採用しても、選択したワード線に接続されながら、ブロック選択トランジスタがＯＮされずに、セルデータが読み出されないセルブロックに接続されるＰＬ線は駆動されないため、セルデータが読み出されないセルブロック内のフローティングノードの電位は変化せず分極データの低減は起こらない。


【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】削除
【補正の内容】
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
前記（４）  によれば、書き込みスピードが遅いため、強誘電体メモリ特有のデータの書き込み時のノイズを低減できる。


【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
前記（５）  によれば、セルトランジスタと強誘電体キャパシタを接続する金属配線を用いて、ＰＬ配線を構成できるため、ＰＬ配線の抵抗を低減でき、ＰＬ駆動方式における、ＰＬ配線のＲＣ遅延が短縮できる。


【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
前記（６）  によれば、ワード線スナップ用の金属配線を用いて、ＰＬ配線を構成できるため、ＰＬ配線の抵抗を低減でき、ＰＬ駆動方式における、ＰＬ配線のＲＣ遅延が短縮できる。


【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
前記（７）  によれば、プレート線駆動回路のプレート線駆動トランジスタのサイズを大きくでき、このトランジスタのＯＮ抵抗が低減でき、ＰＬ駆動方式における、ＰＬ配線のＲＣ遅延が短縮できる。


【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
前記（８）  によれば、メモリセルトランジスタ及び、ブロック選択トランジスタをフルＣＭＯＳ化でき、しきい値電圧落ちがなくなり、ワード線、ブロック選択線をＶｄｄ以上に昇圧しなくても、データの読み出し書き込みができ、昇圧回路が不要になり、信頼性の向上及び混載等の容易化が可能となる。