(57)【要約】【課題】ＵＷＢの無線送信回路の小型化を図る。【解決手段】ＣＭＯＳインバータの出力端が接続されたアンテナ１７の一端に、ソースが電圧源ＶＤＤ１を介して接地されたＮＭＯＳトランジスタＮＭＯＳ２を接続するとともに、アンテナ１７の他端に電圧源ＶＤＤ２を接地する。そして、ＶＤＤ１及びＶＤＤ２の電圧をＣＭＯＳインバータを構成するＰＭＯＳトランジスタＰＭＯＳ１のソースに接続された電源部ＶＤＤの電圧の１／２にする。【選択図】      図２
2004356759.tif 000002
【特許請求の範囲】
【請求項１】
アンテナと、パルス信号を出力する発振手段と、前記パルス信号に基づいて前記アンテナに駆動電流を供給する駆動手段とを備えるＵＷＢの無線送信回路であって、
前記駆動手段は、出力端が前記アンテナの一端に接続されたＣＭＯＳインバータと、ドレインが前記ＣＭＯＳインバータの出力端に接続されたＮＭＯＳとを備え、
前記アンテナの他端及び前記ＮＭＯＳのソースに、前記ＣＭＯＳインバータを構成するＰＭＯＳのソースに付与された電位の略半分の電位を付与する電位付与手段を備えることを特徴とする無線送信回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＵＷＢの無線方式に対応した無線送信回路に関する。
【０００２】
【従来の技術】
ＵＷＢ（Ｕｌｔｒａ−Ｗｉｄｅ−Ｂａｎｄ）とは、超広帯域無線を意味し、中心周波数の２５％以上、または、１．５ＧＨｚ以上の帯域幅を占有する無線伝送方式であって、超広帯域の短パルス（インパルス；通常１ｎｓ以下）を用いて通信する無線方式である。従来の無線とＵＷＢとの決定的な違いは、搬送波の有無である。従来の無線では、搬送波と呼ばれる所定の周波数の正弦波を様々な方法で変調し、データを送信している。しかし、ＵＷＢではその搬送波を使わず、超広帯域の短パルスを用いている。図４（ａ）は実際の携帯電話で多く使用されているＰＫＳ（Ｐｈａｓｅ−Ｓｈｉｆｔ−Ｋｅｙｉｎｇ）無線信号を簡略化して示したものであり、（ｂ）はＵＷＢの無線信号を示している。両者共に位相を反転させることにより「０」、「１」の識別を行っている。
【０００３】
図５は、従来のＵＷＢの無線送信回路に用いられるアンテナドライバ回路を示した回路図である。従来のアンテナドライバ回路は、ＰＭＯＳ（Ｐ−ｃｈａｎｅｌ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＰ１００（以下、Ｐ１００と略す）及びＮＭＯＳ（Ｎ−ｃｈａｎｅｌ−Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＮ１００（以下、Ｎ１００と略す）はドレイン及びゲート同士が接続されたＣＭＯＳインバータ１００であり、ＰＭＯＳトランジスタＰ２００（以下、Ｐ２００と略す）及びＮＭＯＳトランジスタＮ２００（以下、Ｎ２００と略す）もドレイン及びゲート同士が接続されたインバータ２００であり、両インバータはＬＣＲアンテナ３００を介して接続されている。すなわち、アンテナドライバ回路は、Ｈブリッジ構造を有している。そして、パルス電流がＬＣＲアンテナ３００を流れると電波が放射される。
【０００４】
図６は、従来のアンテナドライバ回路のタイミングチャートを示しており、（ａ）に示す表は、Ｐ１００、Ｐ２００、Ｎ１００及びＮ２００のＯＮ／ＯＦＦのタイミングを示し、（ｂ）のグラフはＬＣＲアンテナに流れる電流（アンテナ電流）Ｉａｎｔを示し、（ｃ）のグラフはＬＣＲアンテナ３００から送信される電波を示している。図６に示すように、Ｐ１００及びＰ２００がＯＮ、Ｎ１００及びＮ２００がＯＦＦの状態では、ＬＣＲアンテナ３００にはＩａｎｔは流れない。Ｐ１００及びＮ２００がＯＮ、Ｐ２００及びＮ１００がＯＦＦの時、Ｉａｎｔは正の値を示す。そして、Ｉａｎｔの立ち上がり時に、ＬＣＲアンテナ３００から正の短パルスが放射される。次に、Ｎ１００及びＮ２００がＯＮし、Ｐ１００及びＰ２００がＯＦＦするとＩａｎｔは流れなくなる。そして、Ｉａｎｔの立下り時に、ＬＣＲアンテナ３００から負の短パルスが放射される。次にＰ２００及びＮ１００がＯＮし、Ｐ１００及びＮ２００がＯＦＦするとＩａｎｔは負の値を示す。この時、Ｉａｎｔは、０から負に変化するため、負の短パルスがＬＣＲアンテナ３００より放射される。さらに、Ｐ１００及びＰ２００がＯＮし、Ｎ１００及びＮ２００がＯＦＦすると、Ｉａｎｔは０となり、Ｉａｎｔの立下り時にＩａｎｔは負から０に変化するため、ＬＣＲアンテナ３００からは、正の短パルスが放射される。
【０００５】
これらの正及び負の短パルスの組み合わせにより、「１」及び「０」を表す。すなわち、正の短パルスの次に負の短パルスが放射されたときは、送信データは「１」を表し、負の短パルスの次に正の短パルスが放射されたときは送信データは「０」を表す。このように、短パルスの位相を反転することにより、「１」及び「０」のデータが表現される。なお、実際の通信に使用される短パルスの幅は、３００〜５００ｐｓ程度である。その他、ＵＷＢに関連する技術として以下に示す特許文献１〜５が公開されている。
【０００６】
【特許文献１】
特開２０００−３０７３０３号公報
【特許文献２】
特開２０００−３３５２５２号公報
【特許文献３】
特開２０００−３７６３８号公報
【特許文献４】
特開２００３−３７６３９号公報
【特許文献５】
米国特許５７４８８９１号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、図５に示す従来のアンテナドライバ回路は、Ｈブリッジ構造を採用しているため、ドレイン同士が接続されたＰＭＯＳ及びＮＭＯＳを２組使用する必要があり、アンテナドライバ回路が大型化するという問題があった。
【０００８】
本発明の目的は、ＵＷＢの無線送信回路において、アンテナドライバ回路の小型化を図ることである。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る無線送信回路は、アンテナと、パルス信号を出力する発振手段と、前記パルス信号に基づいて前記アンテナに駆動電流を供給する駆動手段とを備えるＵＷＢの無線送信回路であって、前記駆動手段は、出力端が前記アンテナの一端に接続されたＣＭＯＳインバータと、ドレインが前記ＣＭＯＳインバータの出力端に接続されたＮＭＯＳとを備え、前記アンテナの他端及び前記ＮＭＯＳのソースに、前記ＣＭＯＳインバータを構成するＰＭＯＳのソースに付与された電位の略半分の電位を付与する電位付与手段を備えることを特徴とする。
【００１０】
この構成によれば、ＣＭＯＳインバータの出力端に接続されたＮＭＯＳのソースの電位及びアンテナの他端の電位は、ＣＭＯＳインバータを構成するＰＭＯＳのソース側の電位の略半分にしたため、ＣＭＯＳインバータの出力端は、ドライバ回路を構成するＰＭＯＳ及びＮＭＯＳのＯＮ／ＯＦＦの組み合わせに応じて、３つの電位を取りうる。
【００１１】
そのため、ＣＭＯＳインバータのＰＭＯＳのソースの電位を例えばＶ０とすると、アンテナの両端は、ＰＭＯＳ及びＮＭＯＳのＯＮ／ＯＦＦの組み合わせに応じて、Ｖ０／２、０、−Ｖ０／２のいずれかの電位を取りうるため、アンテナには、振幅が３段階のレベルを有するパルス電流が流れる。アンテナは、パルス電流の立ち上がり時に正のインパルス状の電波を放射し、パルス電流の立ち下がり時に負のインパルス状の電波を放射するため、連続する正及び負のインパルス状の電波に、例えば「１」、連続する負及び正のインパルス状の電波に例えば「０」を割り当てた場合、従来のＨブリッジ構造を有するアンテナドライバ回路同様、「１」及び「０」を任意に組み合わせたデータを送信することができる。その結果、回路規模の小型化を図ることができる。
【００１２】
【発明の実施の形態】
図１は、本発明に係る無線送信回路の全体構成を示すブロック図である。第１の実施形態に係る無線送信回路は、制御ロジック回路１１、水晶振動子１２、発振回路１３、ＰＬＬ（Ｐａｈｓｅ−Ｌｏｃｋ−Ｌｏｏｐ）回路１４、パルス発生回路１５、アンテナドライバ回路１６及びアンテナ部１７を備えている。制御ロジック回路１１は、水晶振動子１２、発振回路１３、ＰＬＬ回路１４、パルス発生回路１５及びアンテナドライバ回路１６を制御する。
【００１３】
水晶振動子１２及び発振回路１３は、正弦波信号を生成する。ＰＬＬ回路１４は、発振回路１３からの正弦波信号の周波数を安定化させ、パルス発生回路１５に導く。パルス発生回路１５は、ＰＬＬ回路１４から出力された正弦波信号に基づいて、パルス信号を生成する。アンテナドライバ回路１６は、パルス発生回路１５が出力するパルス信号に基づいてアンテナ部１７を駆動させる。
【００１４】
図２は、アンテナドライバ回路１６の詳細な構成を示した回路図である。アンテナドライバ回路１６は、ＰＭＯＳトランジスタＰＭＯＳ１（以下、ＰＭＯＳ１と略す）、ＮＭＯＳトランジスタＮＭＯＳ１（以下、ＮＭＯＳ１と略す）及びＮＭＯＳトランジスタＮＭＯＳ２（以下、ＮＭＯＳ２と略す）を備えている。ＰＭＯＳ１及びＮＭＯＳ１はゲート同士が接続されるとともにドレイン同士が接続されており、ＣＭＯＳインバータを構成している。ＰＭＯＳ１のソースは電源部ＶＤＤが接続されている。
【００１５】
ＮＭＯＳ２は、ドレインがＰＭＯＳ１及びＰＭＯＳ２のドレインに接続され、ソースが電圧源ＶＤＤ１を介して接地されている。アンテナ部１７の他端は、電圧源ＶＤＤ２を介して接地されている。電圧源ＶＤＤ１及びＶＤＤ２の電圧Ｖ１は、電源部ＶＤＤの電圧をＶ０とすると、Ｖ１＝（１／２）・Ｖ０である。
【００１６】
図３は、図２の回路のタイミングチャートを示しており、（ａ）はＰＭＯＳ１、ＮＭＯＳ１及びＮＭＯＳ２のＯＮ／ＯＦＦの状態を示した表であり、（ｂ）はアンテナ電流Ｉａｎｔを示し、（ｃ）は送信される電波を示している。なお、アンテナ電流は、アンテナドライバ回路１６から電圧源ＶＤＤ２に向かう方向を正としている。ＮＭＯＳ２がＯＮ、ＮＭＯＳ１及びＰＭＯＳ１がＯＦＦすると、ＣＭＯＳインバータの出力端の電圧Ｖ１の電位は１／２ＶＤＤとなるため、Ｉａｎｔ＝０となる。続いて、ＰＭＯＳ１がＯＮ、ＮＭＯＳ１及びＮＭＯＳ２がＯＦＦすると、電圧Ｖ１の電位はＶＤＤとなるため、Ｉａｎｔ＝Ｉとなる。ここで、Ｉａｎｔが０からＩに立ち上がるとき、アンテナ部１７からは、正のインパルス状の電波が放射される（期間Ｔ１）。続く、期間Ｔ２において、ＮＭＯＳ２がＯＮ、ＮＭＯＳ１及びＰＭＯＳ１がＯＦＦすると、電圧Ｖ１の電位は１／２ＶＤＤとなるため、Ｉａｎｔ＝０となる。ここで、ＩａｎｔがＩから０に立ち下がるとき、アンテナ部１７から負のインパルス状の電波が放射される。これら連続する正及び負のインパルス状の電波によって「１」のデータが送信される。
【００１７】
続く、期間Ｔ３において、ＮＭＯＳ１がＯＮ、ＰＭＯＳ１及びＮＭＯＳ２がＯＦＦすると、電圧Ｖ１の電位は０となるため、Ｉａｎｔ＝−Ｉとなる。ここで、Ｉａｎｔが０から−Ｉに立ち下がるとき、アンテナ部１７から負のインパルス状の電波が放射される。続く、期間Ｔ４において、Ｉａｎｔ＝０とされると、Ｉａｎｔの−Ｉから０の立ち上がりによってアンテナ部１７から正のインパルス状の電波が放射される。これら連続する負及び正のインパルス状の電波によって「０」のデータが放射される。
【００１８】
このように本実施形態に係る無線送信回路によれば、ＣＭＯＳインバータの出力端に、ソースが電圧源ＶＤＤ１を介して接地されたＮＭＯＳ２を接続してアンテナドライバ回路１６を構成するとともに、アンテナ１７の他端に、電圧源ＶＤＤ２を接続したため、アンテナ１７に、振幅がＩ、０、−Ｉの３つのレベルを取りうるパルス電流を流すことが可能となる。そのため、連続する「正」及び「負」のインパルス状の電波に例えば「１」を割り当て、連続する「負」及び「正」のインパルス状の電波に「０」を割り当てることにより、従来のＨドライバ構成を採用したアンテナドライバ回路と同様、ＰＭＯＳ１、ＮＭＯＳ１及びＮＭＯＳ２のＯＮ／ＯＦＦパターンから、「１」及び「０」を任意に組み合わせたデータを送信することが可能となる。これにより回路の小型化を図ることができる。
【００１９】
なお、上記実施形態では、インパルス状の電波が正及び負の順番で送信されたときに「１」、負及び正の順番で送信されたとき「０」のデータを割り当てたがこれに限定されず、インパルス状の電波が負及び正の順番で送信されたとき「０」、正及び負の順番で送信されたとき「１」のデータを割り当てても良い。
【００２０】
【発明の効果】
以上説明したように、本発明に係る無線送信回路によれば、ＣＭＯＳインバータの出力端に接続されたアンテナの一端に、ＮＭＯＳトランジスタを接続し、このＮＭＯＳトランジスタのソース及びアンテナの他端に、ＣＭＯＳインバータを構成するＰＭＯＳ１のソースに付与された電位の略１／２の電位を付与したため、従来の無線送信回路同様、例えば「１」及び「０」を任意に組み合わせたデータを送信することが可能となり、回路を小型化することができる。
【図面の簡単な説明】
【図１】本発明に係る無線送信回路の全体構成を示すブロック図である。
【図２】アンテナドライバ回路の詳細な構成を示した回路図である。
【図３】図２の回路のタイミングチャートを示しており、（ａ）はＰＭＯＳ１、ＮＭＯＳ１及びＮＭＯＳ２のＯＮ／ＯＦＦの状態を示した表であり、（ｂ）はアンテナ電流Ｉａｎｔを示し、（ｃ）は送信される電波を示している。
【図４】（ａ）は実際の携帯電話で多く使用されているＰＫＳ（Ｐｈａｓｅ−Ｓｈｉｆｔ−Ｋｅｙｉｎｇ）無線信号を簡略化して示したものであり、（ｂ）はＵＷＢの無線信号を示している。
【図５】従来のＵＷＢの無線送信回路に用いられるアンテナドライバ回路を示した回路図である。
【図６】従来のアンテナドライバ回路のタイミングチャートを示しており、（ａ）に示す表は、Ｐ１００、Ｐ２００、Ｎ１００及びＮ２００のＯＮ／ＯＦＦのタイミングを示し、（ｂ）のグラフはＬＣＲアンテナに流れる電流（アンテナ電流）Ｉａｎｔを示し、（ｃ）のグラフはＬＣＲアンテナ３００から送信される電波を示している。
【符号の説明】
１１  制御ロジック回路
１２  水晶振動子
１３  発振回路
１４  ＰＬＬ回路
１５  パルス発生回路
１６  アンテナドライバ回路
１７  アンテナ
Ｖ１  電圧
ＶＤＤ  電源部
ＶＤＤ１  電圧源
ＶＤＤ２  電圧源
ＰＭＯＳ１  ＰＭＯＳトランジスタ
ＮＭＯＳ１  ＮＭＯＳ２  ＮＭＯＳトランジスタ
【図１】
2004356759.tif 000003
【図２】
2004356759.tif 000004
【図３】
2004356759.tif 000005
【図４】
2004356759.tif 000006
【図５】
2004356759.tif 000007
【図６】
2004356759.tif 000008