(57)【要約】【課題】金属薄膜からなる抵抗体について、レジストの酸素アッシングによる表面の酸化を防止して安定した抵抗値を得る。【解決手段】下地絶縁膜３上に金属薄膜５を形成し（ａ）、金属薄膜５上にシリコン窒化膜７とシリコン酸化膜９を順に積層し、シリコン酸化膜９上に抵抗体の形成領域を画定するためのホトレジストパターン１１を形成し、ホトレジストパターン１１をマスクにしてシリコン酸化膜９を選択的に除去してシリコン酸化膜パターン９ａを形成し（ｂ）、ホトレジストパターン１１を酸素プラズマによるアッシングにて除去し（ｃ）、シリコン酸化膜パターン９ａをマスクにしてシリコン窒化膜７及び金属薄膜５を選択的に除去してシリコン窒化膜パターン７ａ、及び抵抗体となる金属薄膜パターン５ａを形成し（ｄ）、金属薄膜パターン５ａ側面の酸化防止用の第２シリコン窒化膜１３を形成する（ｅ）。【選択図】      図１
2004356159.tif 000002
【特許請求の範囲】
【請求項１】
金属薄膜からなる抵抗体を備えた半導体装置おいて、
前記抵抗体の上面を覆うシリコン窒化膜を備え、前記抵抗体の上面と前記シリコン窒化膜の間には実質的に金属酸化膜は形成されていないことを特徴とする半導体装置。
【請求項２】
前記抵抗体の側面を覆う第２シリコン窒化膜を備え、前記抵抗体の側面と前記第２シリコン窒化膜の間には実質的に金属酸化膜は形成されていない請求項１に記載の半導体装置。
【請求項３】
２個以上の抵抗による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、
前記抵抗は、請求項１又は２に記載の抵抗体により構成されていることを特徴とする半導体装置。
【請求項４】
入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、
前記分割抵抗回路として請求項３に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
【請求項５】
入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記分割抵抗回路からの分割電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、
前記分割抵抗回路として請求項３に記載の分割抵抗回路を備えていることを特徴とする半導体装置。
【請求項６】
金属薄膜からなる抵抗体を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｅ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）下地絶縁膜上に金属薄膜を形成する工程、
（Ｂ）前記金属薄膜上にシリコン窒化膜とシリコン酸化膜を順に積層する工程、
（Ｃ）前記シリコン酸化膜上に抵抗体の形成領域を画定するためのホトレジストパターンを形成し、前記ホトレジストパターンをマスクにして前記シリコン酸化膜を選択的に除去してシリコン酸化膜パターンを形成する工程、
（Ｄ）前記ホトレジストパターンを酸素プラズマによるアッシングにて除去する工程、
（Ｅ）前記シリコン酸化膜パターンをマスクにして前記シリコン窒化膜及び前記金属薄膜を選択的に除去してシリコン窒化膜パターン、及び抵抗体となる金属薄膜パターンを形成する工程。
【請求項７】
前記工程（Ｅ）において、前記シリコン窒化膜及び前記金属薄膜のパターニングに際し、ケミカルドライエッチングを用いて、前記シリコン窒化膜及び前記金属薄膜を連続して選択的に除去する請求項６に記載の製造方法。
【請求項８】
ケミカルドライエッチングにより前記シリコン窒化膜及び前記金属薄膜を選択的に除去する場合、前記工程（Ｄ）と（Ｅ）の間に、前記シリコン窒化膜上及び前記シリコン酸化膜パターンに第２シリコン酸化膜を形成する工程（Ｄ’）と、
前記第２シリコン酸化膜をエッチバックして少なくとも前記シリコン酸化膜パターンの側面に前記第２シリコン酸化膜からサイドウォールを形成する工程（Ｄ’’）を含み、
前記工程（Ｅ）は、前記シリコン酸化膜パターン及び前記サイドウォールをマスクにして前記シリコン窒化膜及び前記金属薄膜をパターニングする請求項６又は７に記載の製造方法。
【請求項９】
前記第２シリコン酸化膜に替えて、非晶質シリコン膜を用いる請求項８に記載の製造方法。
【請求項１０】
前記工程（Ｅ）において、異方性エッチングを用いて前記シリコン窒化膜及び前記金属薄膜をパターニングして前記シリコン窒化膜パターン及び前記金属薄膜パターンを形成する請求項６に記載の製造方法。
【請求項１１】
前記工程（Ｅ）の後、前記金属薄膜パターンの形成領域を含む前記下地絶縁膜上に第２シリコン窒化膜を形成する工程を含む請求項６から１０のいずれかに記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、金属薄膜からなる抵抗体を備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）等の能動素子と、抵抗素子や容量素子等の受動素子を同一基板上に形成し、これらの素子をメタル配線で接続することにより形成されるアナログ集積回路において、近年、高精度化、占有面積の縮小などを目的として、抵抗素子の抵抗体材料として金属薄膜が盛んに用いられている。金属薄膜の材料としては、例えばニッケルクロム（ＮｉＣｒ）、窒化タンタル（ＴａＮ）、クロムシリサイド（ＣｒＳｉ２）、窒化クロムシリサイド（ＣｒＳｉＮ）、クロムシリコン（ＣｒＳｉ）、クロムシリコンオキシ（ＣｒＳｉ０）などが用いられる。
【０００３】
図１０に金属薄膜からなる抵抗体の従来の製造方法の工程断面図を示す。
（１）シリコン基板１上に形成された下地絶縁膜３上に抵抗体用の金属薄膜４３を形成する（（ａ）参照）。
（２）金属薄膜４３上に、抵抗体の形成領域を画定するためのホトレジスト（以下単にレジストともいう）パターン４５を形成し、ドライエッチングによりレジストパターン４５をマスクにして金属薄膜４３を選択的に除去して金属薄膜パターン４３ａを形成する（（ｂ）参照）。
（３）レジストパターン４５を剥離する（（ｃ）参照）。
（４）金属薄膜パターン４３ａの形成領域を含む下地絶縁膜３上に、シリコン酸化膜からなる層間絶縁膜４７を形成する（（ｄ）参照）。
【０００４】
従来の製造方法において、図１０を参照して説明したように、ホトリソグラフ工程（ａ）、エッチング工程（ｂ）及びレジスト剥離工程（ｃ）を経て金属薄膜をパターニングする必要がある。これらの工程のうち、レジスト剥離工程（ｃ）は、通常、酸素プラズマを用いたアッシング処理を行なうことが多いが、特にＣｒ系金属薄膜を抵抗体の材料に用いる場合、酸素プラズマにより金属薄膜パターン４３ａの表面が酸化されてしまう。表面が酸化された金属薄膜パターン４３ａは抵抗値が高くなったり、その酸化の進行が不均一であるために抵抗値にバラツキが発生したりするなどの不具合があった。
【０００５】
一般に、金属薄膜を比較的高抵抗な抵抗体として使用する場合、金属薄膜の膜厚は数十〜数百Å（オングストローム）程度と薄いため、表面が酸化されることによる抵抗値の上昇や抵抗値のバラツキの問題は無視できなくなる。
このような不具合は、レジスト剥離工程において剥離溶媒を用いてレジストパターンをウエット除去すれば解消できるが、薬液を用いるということで、生産管理上の工数（点検）増加や薬液廃棄という環境問題もあり、ドライ化に移行しつつあるのが現況である。
【０００６】
また、Ｃｒ系金属薄膜形成後の次工程では、一般にプラズマＣＶＤ酸化膜からなる層間絶縁膜が用いられ、さらに上層側のパッシベーション膜としては、プラズマＣＶＤ窒化膜の応力緩和や外部からのＮａイオンなどのゲッタリング用として、下層がＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜、上層がプラズマ窒化膜からなる２層パッシベーション膜が用いられことが多い。
【０００７】
酸素プラズマによるレジストのアッシング時の金属薄膜表面の酸化を防ぐ方法として、従来から以下のような手法が提案されている。
例えば特許文献１に記載された方法では、エッチングの対象となる金属膜（クロム膜）の上にアルミニウム膜を積層し、アルミニウム膜の上にレジストを塗布し、露光してレジストパターンを形成する。レジストパターンをマスクにしてアルミニウム膜をリン酸溶液などで選択的に除去し、続いてクロム膜を硝酸セリウムアンモニウム溶液にてウエットエッチして、アルミニウム膜及びクロム膜をパターニングする。アルミニウム膜上のレジストパターンを酸素アッシングにより除去する。この従来法によれば、クロム膜にレジストが直接接することがないので、クロム膜上面が酸化されることはない。
しかし、この従来法ではクロム膜の側面が酸化されてしまうため、抵抗体の抵抗値の上昇及び抵抗値のバラツキに少なからず悪影響がでるという問題があった。
【０００８】
また、特許文献２に記載された方法では、ＣｒＳｉ系基準抵抗膜の上に補助配線金属膜（アルミニウム合金膜）を積層し、レジストを用い、リアクティブイオンエッチング（ＲＩＥ）にて連続してエッチングを行ない、その後、酸素アッシングにてレジストを除去している。
しかし、この従来法でも、上記特許文献１と同様に、ＣｒＳｉ系基準抵抗膜の側面が酸化されてしまうため、抵抗体の抵抗値の上昇及び抵抗値のバラツキに少なからず悪影響がでるという問題があった。
【０００９】
また、特許文献３には、酸素プラズマによるアッシング条件を変更することにより、金属表面の金属酸化膜の生成を抑制する方法が開示されている。
しかし、この従来法は、金属膜表面への酸化膜の生成を完全に抑制するものではないので、金属薄膜による抵抗体の形成に適用した場合、上述のように金属薄膜は膜厚が薄いためにわずかに生成される酸化膜も無視できないので、抵抗値の上昇及び抵抗値のバラツキを招くという問題があった。
【００１０】
【特許文献１】
特開２００２−０９４０７５号公報
【特許文献２】
特開平７−２０２１２４号公報
【特許文献３】
特開２００１−１１０８９５号公報
【００１１】
【発明が解決しようとする課題】
本発明は、金属薄膜からなる抵抗体について、レジストの酸素アッシングによる表面の酸化を防止して安定した抵抗値を得ることができる半導体装置及びその製造方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、金属薄膜からなる抵抗体を備えた半導体装置であって、上記抵抗体の上面を覆うシリコン窒化膜を備え、上記抵抗体の上面と上記シリコン窒化膜の間には実質的に金属酸化膜は形成されていないものである。
【００１３】
本発明の半導体装置において、抵抗体の上面がシリコン窒化膜で覆われているので、例えば、製造工程において抵抗体の形成領域を画定するためのホトレジストパターンを酸素プラズマによりアッシングする際の酸化の影響を受けておらず、上記抵抗体の上面と上記シリコン窒化膜の間には実質的に金属酸化膜は形成されていない。これにより、表面酸化に起因するバラツキのない抵抗値の安定した抵抗体を得ることができる。
本明細書において、「実質的に金属酸化膜は形成されていない」とは、自然酸化による金属酸化膜（以下、自然酸化金属薄膜という）が形成されていてもよいことを意味する。
【００１４】
本発明は金属薄膜からなる抵抗体を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｅ）を含む。
（Ａ）下地絶縁膜上に金属薄膜を形成する工程、
（Ｂ）上記金属薄膜上にシリコン窒化膜とシリコン酸化膜を順に積層する工程、
（Ｃ）上記シリコン酸化膜上に抵抗体の形成領域を画定するためのホトレジストパターンを形成し、上記ホトレジストパターンをマスクにして上記シリコン酸化膜を選択的に除去してシリコン酸化膜パターンを形成する工程、
（Ｄ）上記ホトレジストパターンを酸素プラズマによるアッシングにて除去する工程、
（Ｅ）上記シリコン酸化膜パターンをマスクにして上記シリコン窒化膜及び上記金属薄膜を選択的に除去してシリコン窒化膜パターン、及び抵抗体となる金属薄膜パターンを形成する工程。
【００１５】
上記工程（Ｄ）においてホトレジストパターンを酸素プラズマによりアッシングする際、抵抗体用の金属薄膜上をシリコン窒化膜が覆っているので、金属薄膜は全く酸化されない。その後、上記工程（Ｅ）において、金属薄膜をパターニングすることにより、表面酸化に起因するバラツキのない安定した抵抗体を形成することができる。なお、シリコン窒化膜パターンと金属薄膜パターンの間に、上記工程（Ａ）から（Ｂ）へ移行する際に形成された自然酸化金属酸化膜が存在していてもよい。
【００１６】
【発明の実施の形態】
本発明の半導体装置において、上記抵抗体の側面を覆う第２シリコン窒化膜を備え、上記抵抗体の側面と上記第２シリコン窒化膜の間には実質的に金属酸化膜は形成されていないことが好ましい。その結果、抵抗体の側面が酸化されていないことにより、さらに抵抗値の安定した抵抗体を得ることができる。ここで、抵抗体の側面と第２シリコン窒化膜の間に自然酸化金属薄膜が形成されていてもよい。
【００１７】
本発明の半導体装置が適用される半導体装置の一例として、２個以上の抵抗による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置を挙げることができる。その分割抵抗回路を構成する抵抗は、本発明の半導体装置を構成する抵抗体により構成される。
本発明の半導体装置を構成する抵抗体によれば、抵抗の抵抗値の安定化を図ることができるので、分割抵抗回路の出力電圧の精度を向上させることができる。
【００１８】
本発明の半導体装置が適用される半導体装置の他の例として、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置を挙げることができる。その電圧検出回路を構成する分割抵抗回路は、本発明の半導体装置を構成する抵抗体が適用された抵抗を備えている。
本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路によれば出力電圧の精度を向上させることができるので、電圧検出回路の電圧検出能力の精度を向上させることができる。
【００１９】
本発明の半導体装置が適用される半導体装置のさらに他の例として、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記分割抵抗回路からの分割電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置を挙げることができる。その定電圧発生回路を構成する分割抵抗回路は、本発明の半導体装置を構成する抵抗体が適用された抵抗を備えている。
本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路によれば出力電圧の精度を向上させることができるので、定電圧発生回路の出力電圧の安定性を向上させることができる。
【００２０】
本発明の半導体装置の製造方法において、上記工程（Ｅ）で、上記シリコン窒化膜及び上記金属薄膜のパターニングに際し、ケミカルドライエッチングを用いて、上記シリコン窒化膜及び上記金属薄膜を連続して選択的に除去するようにしてもよい。
ケミカルドライエッチングを用いることにより、シリコン窒化膜及び金属薄膜を連続して除去することができ、工数を削減することができる。
ただし、本発明は、上記工程（Ｅ）においてケミカルドライエッチングを用いてシリコン窒化膜及び金属薄膜を連続して選択的に除去するものに限定されるものではなく、他のエッチング法、例えばＡｒ（アルゴン）ガスを用いたスパッタエッチングやリアクティブイオンエッチングを用いてシリコン窒化膜及び金属薄膜をパターニングするようにしてもよい。
【００２１】
本発明の半導体装置の製造方法において、上記工程（Ｅ）で、ケミカルドライエッチングにより上記シリコン窒化膜及び上記金属薄膜を選択的に除去する場合、上記工程（Ｄ）と（Ｅ）の間に、上記シリコン窒化膜上及び上記シリコン酸化膜パターンに第２シリコン酸化膜を形成する工程（Ｄ’）と、上記第２シリコン酸化膜をエッチバックして少なくとも上記シリコン酸化膜パターンの側面に上記第２シリコン酸化膜からサイドウォールを形成する工程（Ｄ’’）を含み、上記工程（Ｅ）は、上記シリコン酸化膜パターン及び上記サイドウォールをマスクにして上記シリコン窒化膜及び上記金属薄膜をパターニングすることが好ましい。
ケミカルドライエッチングによりシリコン窒化膜及び金属薄膜を選択的に除去する場合、横方向のエッチング、いわゆるサイドエッチが進み、抵抗体となる金属薄膜パターンの寸法が所望の寸法に対して小さくなる。そこで、サイドエッチ分を補正できるサイドウォールを形成することにより、金属薄膜パターンを所望の寸法に仕上げることができる。
なお、上記工程（Ｃ）においてシリコン酸化膜パターンを形成する際のオーバーエッチ中に下地としてのシリコン窒化膜に段差が形成されている場合、上記工程（Ｄ’’）においてシリコン窒化膜の段差部分の側面にも上記サイドウォールが形成される。
【００２２】
さらに、上記第２シリコン酸化膜に替えて、非晶質シリコン膜を用いるようにしてもよい。
上記第２シリコン酸化膜に替えて非晶質シリコン膜を用い、非晶質シリコンにより上記サイドウォールを形成することにより、ケミカルドライエッチングによる金属薄膜のパターニング時に非晶質シリコンからなるサイドウォールも同時にエッチング除去されるので、エッチング完了時には、金属薄膜パターンについて、マスクとしてのシリコン酸化膜パターンに対してくびれが存在すること無く、所望の寸法通りに仕上げることができる。
【００２３】
本発明の半導体装置の製造方法において、上記工程（Ｅ）において、異方性エッチングを用いて上記シリコン窒化膜及び上記金属薄膜をパターニングして上記シリコン窒化膜パターン及び上記金属薄膜パターンを形成するようにしてもよい。異方性エッチングを用いることにより、金属薄膜パターンについて、マスクとしてのシリコン酸化膜パターンに対してくびれが存在すること無く、所望の寸法通りに仕上げることができる。
【００２４】
本発明の半導体装置の製造方法において、上記工程（Ｅ）の後、上記金属薄膜パターンの形成領域を含む上記下地絶縁膜上に第２シリコン窒化膜を形成する工程を含むことが好ましい。
その結果、抵抗体となる金属薄膜パターン形成後の金属薄膜パターン側面の酸化を防止することができる。
【００２５】
【実施例】
（実施例１）
図１は製造方法の一実施例を説明するための工程断面図である。図１（ｅ）は半導体装置の一実施例を示している。以下に説明する実施例では、簡略化のためにトランジスタなどの形成領域の形成工程についての説明は省略している。まず、図１（ｅ）を参照して半導体装置の一実施例を説明する。
【００２６】
シリコン基板１上にシリコン酸化膜からなる下地絶縁膜３が形成されている。下地絶縁膜３上に、ＣｒＳｉ薄膜（金属薄膜）パターン５ａからなる抵抗体が形成されている。ＣｒＳｉ薄膜パターン５ａの上面にシリコン窒化膜パターン７ａが形成されている。ＣｒＳｉ薄膜パターン５ａとシリコン窒化膜パターン７ａの間にはＣｒＳｉの酸化膜は形成されていない。ただし、ＣｒＳｉ薄膜パターン５ａとシリコン窒化膜パターン７ａの間に自然酸化によるＣｒＳｉの酸化膜が形成されていてもよい。
【００２７】
シリコン窒化膜パターン７ａ上に、ＣｒＳｉ薄膜パターン５ａ及びシリコン窒化膜パターン７ａよりもわずかに大きい平面寸法をもつシリコン酸化膜パターン９ａが形成されている。
ＣｒＳｉ薄膜パターン５ａ、シリコン窒化膜パターン７ａ及びシリコン酸化膜パターン９ａは紙面垂直方向に帯状に形成されている。
【００２８】
ＣｒＳｉ薄膜パターン５ａ、シリコン窒化膜パターン７ａ及びシリコン酸化膜パターン９ａの形成領域を含む下地酸化膜３上に第２シリコン窒化膜１３が形成されている。第２シリコン窒化膜１３は、ＣｒＳｉ薄膜パターン５ａ、シリコン窒化膜パターン７ａ及びシリコン酸化膜パターン９ａの側面にも形成されている。ＣｒＳｉ薄膜パターン５ａの側面と第２シリコン窒化膜１３の間にはＣｒＳｉの酸化膜は形成されていない。ただし、ＣｒＳｉ薄膜パターン５ａの側面と第２シリコン窒化膜１３の間に自然酸化によるＣｒＳｉの酸化膜が形成されていてもよい。
【００２９】
この実施例において、抵抗体を構成するＣｒＳｉ薄膜パターン５ａの上面とシリコン窒化膜の間にはＣｒＳｉの酸化膜は形成されていないので、抵抗値の安定した抵抗体を得ることができる。さらに、ＣｒＳｉ薄膜パターン５ａの側面にもＣｒＳｉの酸化膜は形成されていないので、さらに抵抗値の安定した抵抗体を得ることができる。
【００３０】
図１を参照して、製造方法の一実施例を説明する。
（１）シリコン基板１上に、例えばＣＶＤ法により、シリコン酸化膜からなる下地絶縁膜３を約８０００Åの膜厚に形成する。ここで、下地絶縁膜３は他の材料、例えばシリコン窒化膜や熱酸化膜などであってもよい。
【００３１】
下地絶縁膜３の上に、Ａｒスパッタ法により、抵抗体用のＣｒＳｉ薄膜５を例えば１００Å程度の膜厚に堆積させる。
ＣＶＤ法により、ＣｒＳｉ薄膜５上に、下層側から順にシリコン窒化膜７とシリコン酸化膜９をそれぞれ例えば５００Åの膜厚に順次形成する。
シリコン酸化膜９上にレジストを塗布し、周知の技術により、露光及び現像を行なって、抵抗体の形成領域を画定するためのレジストパターン１１を所望の寸法に形成する（（ａ）参照）。
【００３２】
（２）レジストパターン１１をマスクにして、ＣＦ４とＣＨＦ３の混合ガスを用いた周知のドライエッチングにより、シリコン酸化膜９をパターニングしてシリコン酸化膜パターン９ａを形成する。この時、シリコン酸化膜９を十分に除去するためには、膜厚のおよそ５０％（パーセント）分のオーバーエッチが必要であり、シリコン窒化膜７の上層側の一部分が除去され、レジストパターン１１及びシリコン酸化膜パターン９ａに対応して段差部が形成される。ここで、下地のシリコン窒化膜７はエッチングストッパーとしての役割を果たすため、このオーバーエッチに耐え得るのに十分な膜厚が必要である（（ｂ）参照）。
【００３３】
（３）酸素アッシングにより、レジストパターン１１を除去する（（ｃ）参照）。この時、ＣｒＳｉ薄膜５はシリコン窒化膜７で覆われているので、酸素アッシングによってＣｒＳｉ薄膜５の表面が酸化されることは無い。
【００３４】
（４）ＣＦ４と酸素の混合ガスを用いたケミカルドライエッチングにより、シリコン酸化膜パターン９ａをマスクにして、シリコン窒化膜７及びＣｒＳｉ薄膜５を順次エッチングし、シリコン窒化膜パターン７ａ、及び抵抗体となるＣｒＳｉ薄膜パターン５ａを形成する（（ｄ）参照）。ケミカルドライエッチングは、例えば、マイクロ波パワーは６００Ｗ（ワット）、圧力は９０Ｐａ（パスカル）、エッチングガスはＣＦ４／酸素＝４００／１００ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｃ／分）の条件で行なった。この時、ケミカルドライエッチングの酸化膜のエッチレートは数十Åであり、シリコン酸化膜パターン９ａをマスクとして用いても十分耐性がある。
【００３５】
（５）ＣＶＤ法により、ＣｒＳｉ薄膜パターン５ａの形成領域を含む下地酸化膜３上に第２シリコン窒化膜１３を例えば２００Åの膜厚に形成する（（ｄ）参照）。第２シリコン窒化膜１３の形成は、例えば枚葉式平行平板型プラズマＣＶＤにより、ＲＦパワーは２００Ｗ、圧力は３．５Ｔｏｒｒ（トル）、下部電極温度は３６０度、エッチングガスはＮ２／ＳｉＨ４酸素＝７００／３０ｓｃｃｍ、電極間距離は４５０ミルズ、堆積時間は８．５秒の条件で行なった。
その後、説明は省略するが、通常の製造プロセスにより、第２シリコン窒化膜１３上に層間絶縁膜、又はＰＳＧとプラズマ窒化膜からなる２層パッシベーション膜を形成する。
【００３６】
以上のような形成方法をとることによって、上面が酸化されていない、抵抗値の安定したＣｒＳｉ薄膜パターン５ａを形成することができる。
さらに、抵抗体となるＣｒＳｉ薄膜パターン５ａを第２シリコン窒化膜１３で覆うことにより、ＣｒＳｉ薄膜パターン５ａの側面の酸化を防止することができる。
【００３７】
（実施例２）
図２は製造方法の他の実施例を説明するための工程断面図である。図２（ｄ）は半導体装置の他の実施例を示している。まず、図２（ｄ）を参照して半導体装置の実施例を説明する。図１と同じ機能を果たす部分には同じ符号を付す。
【００３８】
シリコン基板１上に下地絶縁膜３が形成されている。下地絶縁膜３上に、ＣｒＳｉ薄膜パターン５ａからなる抵抗体が形成されている。ＣｒＳｉ薄膜パターン５ａの上面にシリコン窒化膜パターン７ａが形成されている。ＣｒＳｉ薄膜パターン５ａとシリコン窒化膜パターン７ａの間にはＣｒＳｉの酸化膜は形成されていない。
【００３９】
シリコン窒化膜パターン７ａ上に、ＣｒＳｉ薄膜パターン５ａ及びシリコン窒化膜パターン７ａと同程度の平面寸法をもつシリコン酸化膜パターン９ａが形成されている。シリコン窒化膜パターン７ａの側面の上側部分からシリコン酸化膜パターン９ａの側面にわたって酸化膜サイドウォール１５ａが形成されている。
【００４０】
ＣｒＳｉ薄膜パターン５ａ、シリコン窒化膜パターン７ａ、シリコン酸化膜パターン９ａ及び酸化膜サイドウォール１５ａの形成領域を含む下地酸化膜３上に第２シリコン窒化膜１３が形成されている。第２シリコン窒化膜１３はＣｒＳｉ薄膜パターン５ａ、シリコン窒化膜パターン７ａの下側部分及び酸化膜サイドウォール１５ａの側面にも形成されている。ＣｒＳｉ薄膜パターン５ａの側面と第２シリコン窒化膜１３の間にはＣｒＳｉの酸化膜は形成されていない。
この実施例においても、抵抗体を構成するＣｒＳｉ薄膜パターン５ａの上面及び側面にはＣｒＳｉの酸化膜は形成されていないので、抵抗値の安定した抵抗体を得ることができる。
【００４１】
図２を参照して、製造方法の他の実施例を説明する。
（１）図１（ａ）から（ｃ）を参照して説明した上記工程（１）から（３）と同じ工程により、シリコン基板１上に、下地絶縁膜３、ＣｒＳｉ薄膜５、シリコン窒化膜７及びシリコン酸化膜９を形成し、レジストパターン１１をマスクにしてシリコン酸化膜９をパターニングしてシリコン酸化膜パターン９ａを形成し、その後、レジストパターン１１を除去する。
ＣＶＤ法により、シリコン酸化膜パターン９ａの形成領域を含む半導体基板１上全面にシリコン酸化膜（第２シリコン酸化膜）１５を例えば約２００Åの膜厚に形成する（（ａ）参照）。
【００４２】
（２）ＣＦ４及びＣＨＦ３の混合ガスを用いたドライエッチングにより、シリコン酸化膜１５に対してエッチバックを実施し、シリコン酸化膜パターン９ａの側面及びシリコン酸化膜９のエッチング時のオーバーエッチ中に形成されたシリコン窒化膜７の段差部分の側面にシリコン酸化膜１５から酸化膜サイドウォール１５ａを形成する（（ｂ）参照）。
【００４３】
（３）ＣＦ４と酸素の混合ガスを用いたケミカルドライエッチングにより、例えば図１（ｄ）を参照して説明した上記工程（４）で用いたエッチング条件と同じ条件で、シリコン酸化膜パターン９ａ及び酸化膜サイドウォール１５ａをマスクにして、シリコン窒化膜７及びＣｒＳｉ薄膜５をエッチングしてシリコン窒化膜パターン７ａ及びＣｒＳｉ薄膜パターン５ａを形成する（（ｃ）参照）。この時、シリコン窒化膜パターン７ａ及びＣｒＳｉ薄膜パターン５ａは横方向にもエッチングされるが、酸化膜サイドウォール１５ａによりサイドエッチ分を補正することができ、所望した寸法通りのＣｒＳｉ薄膜パターン５ａを形成することができる。
【００４４】
（４）図１（ｅ）を参照して説明した上記工程（５）と同様にして、ＣｒＳｉ薄膜パターン５ａの形成領域を含む下地酸化膜３上に第２シリコン窒化膜１３を形成し、ＣｒＳｉ薄膜パターン５ａの酸化を防止する（（ｄ）参照）。
これにより、上面及び側面が酸化されていない、抵抗値の安定したＣｒＳｉ薄膜パターン５ａを形成することができる。
【００４５】
（実施例３）
図３は製造方法のさらに他の実施例を説明するための工程断面図である。図３（ｄ）は半導体装置のさらに他の実施例を示している。まず、図３（ｄ）を参照して半導体装置の実施例を説明する。図１及び図２と同じ機能を果たす部分には同じ符号を付す。
【００４６】
シリコン基板１上に下地絶縁膜３が形成され、下地絶縁膜３上に抵抗体となるＣｒＳｉ薄膜パターン５ａが形成され、ＣｒＳｉ薄膜パターン５ａの上面にシリコン窒化膜パターン７ａが形成されている。ＣｒＳｉ薄膜パターン５ａとシリコン窒化膜パターン７ａの間にはＣｒＳｉの酸化膜は形成されていない。
【００４７】
シリコン窒化膜パターン７ａ上に、ＣｒＳｉ薄膜パターン５ａ及びシリコン窒化膜パターン７ａと同程度の平面寸法をもつシリコン酸化膜パターン９ａが形成されている。
ＣｒＳｉ薄膜パターン５ａ、シリコン窒化膜パターン７ａ及びシリコン酸化膜パターン９ａの形成領域を含む下地酸化膜３上に第２シリコン窒化膜１３が形成されている。第２シリコン窒化膜１３はＣｒＳｉ薄膜パターン５ａ、シリコン窒化膜パターン７ａ及びシリコン酸化膜パターン９ａの側面にも形成されている。ＣｒＳｉ薄膜パターン５ａの側面と第２シリコン窒化膜１３の間にはＣｒＳｉの酸化膜は形成されていない。
この実施例においても、抵抗体を構成するＣｒＳｉ薄膜パターン５ａの上面及び側面にはＣｒＳｉの酸化膜は形成されていないので、抵抗値の安定した抵抗体を得ることができる。
【００４８】
図３を参照して、製造方法のさらに他の実施例を説明する。
（１）図１（ａ）から（ｃ）を参照して説明した上記工程（１）から（３）と同じ工程により、シリコン基板１上に、下地絶縁膜３、ＣｒＳｉ薄膜５、シリコン窒化膜７及びシリコン酸化膜９を形成し、レジストパターン１１をマスクにしてシリコン酸化膜９をパターニングしてシリコン酸化膜パターン９ａを形成し、その後、レジストパターン１１を除去する。
ＣＶＤ法により、非晶質シリコン膜１７を例えば約２００Åの膜厚に形成する（（ａ）参照）。
【００４９】
（２）ＨＢｒ及びＣｌ２の混合ガスを用いたドライエッチングにより、非晶質シリコン膜１７に対してエッチバックを実施し、シリコン酸化膜パターン９ａの側面及びシリコン酸化膜９のエッチング時のオーバーエッチ中に形成されたシリコン窒化膜７の段差部分の側面に非晶質シリコン膜１７から非晶質シリコンサイドウォール１７ａを形成する（（ｂ）参照）。
【００５０】
（３）ＣＦ４と酸素の混合ガスを用いたケミカルドライエッチングにより、例えば図１（ｄ）を参照して説明した上記工程（４）で用いたエッチング条件と同じ条件で、シリコン酸化膜パターン９ａ及び非晶質シリコンサイドウォール１７ａをマスクにして、シリコン窒化膜７及びＣｒＳｉ薄膜５をエッチングしてシリコン窒化膜パターン７ａ及びＣｒＳｉ薄膜パターン５ａを形成する（（ｃ）参照）。
【００５１】
工程（３）において、ケミカルドライエッチングの酸化膜のエッチレートは数十Åであり、シリコン酸化膜パターン９ａはマスクとして十分耐性があるが、非晶質シリコンサイドウォール１７ａは、シリコン窒化膜７及びＣｒＳｉ薄膜５と同時にエッチング除去される。
したがって、エッチング完了時には、非晶質シリコンサイドウォール１７ａは除去されて無くなり、シリコン酸化膜パターン９ａが残存することとなり、シリコン酸化膜パターン９ａの寸法通りにシリコン窒化膜パターン７ａ及びＣｒＳｉ薄膜パターン５ａが形成される。
【００５２】
このように、非晶質シリコンサイドウォール１７ａを形成することにより、ケミカルドライエッチングによってシリコン窒化膜７及びＣｒＳｉ薄膜５をエッチングするときに発生するサイドエッチ分を補正することができ、かつ、シリコン酸化膜パターン９ａに対してくびれを発生させることなく、所望した寸法通りにＣｒＳｉ薄膜パターン５ａを形成することができる。
【００５３】
（４）図１（ｅ）を参照して説明した上記工程（５）と同様にして、ＣｒＳｉ薄膜パターン５ａの形成領域を含む下地酸化膜３上に第２シリコン窒化膜１３を形成し、ＣｒＳｉ薄膜パターン５ａの酸化を防止する（（ｄ）参照）。
これにより、上面及び側面が酸化されていない、抵抗値の安定したＣｒＳｉ薄膜パターン５ａを形成することができる。
【００５４】
上記の製造方法の実施例では、シリコン窒化膜７及びＣｒＳｉ薄膜５のパターニングをケミカルドライエッチングにより連続的に行なっているが、本発明の製造方法はこれに限定されるものではない。
例えば、ケミカルドライエッチングによりシリコン窒化膜７をパターニングしてシリコン窒化膜パターン７ａを形成した後、スパッタエッチやリアクティブイオンエッチングなどの異方性エッチングによりＣｒＳｉ薄膜５をパターニングしてＣｒＳｉ薄膜パターン５ａを形成するようにするなど、シリコン窒化膜７とＣｒＳｉ薄膜５を段階的にパターニングしてもよい。
【００５５】
このような段階的なパターニングは、例えばＣｒＳｉ薄膜５の表面にＣｒＳｉの自然酸化膜が形成されており、シリコン窒化膜７及びＣｒＳｉ薄膜５に対してケミカルドライエッチングによる連続的なエッチングが困難な場合に有効である。さらに、後述する、異方性エッチングによるシリコン窒化膜７及びＣｒＳｉ薄膜５に対する連続エッチングでは、シリコン窒化膜パターン７ａ及びＣｒＳｉ薄膜パターン５ａの削れを防止すべく、マスクとして機能するシリコン酸化膜パターン９ａをエッチングに絶え得る程度に十分厚く形成しておくことが好ましいが、上記のような段階的なパターニングによれば、ＣｒＳｉ薄膜５に対する異方性エッチングに絶え得る程度の膜厚にシリコン酸化膜パターン９ａを形成すればよく、シリコン窒化膜パターン７ａ及びＣｒＳｉ薄膜パターン５ａの削れの懸念を低減することができる。
【００５６】
また、例えばスパッタエッチングやリアクティブイオンエッチングなどの異方性エッチングによりシリコン窒化膜７及びＣｒＳｉ薄膜５のパターニングを行なうようにしてもよい。異方性エッチングによりシリコン窒化膜７及びＣｒＳｉ薄膜５をパターニングすれば、マスクとしてのシリコン酸化膜パターン９ａに対してくびれを発生させることなく、シリコン窒化膜パターン７ａ及びＣｒＳｉ薄膜パターン５ａを形成することができる。
【００５７】
（実施例４）
図４は製造方法のさらに他の実施例を説明するための工程断面図である。図４を参照して、異方性エッチングによりシリコン窒化膜パターン及びＣｒＳｉ薄膜パターンを形成する実施例を説明する。この実施例により形成される抵抗体近傍の構造（図４（ｃ）参照）は図３（ｄ）と同様なので、この実施例により形成される半導体装置の実施例の説明は省略する。図４では、図１から図３と同じ機能を果たす部分には同じ符号を付す。
【００５８】
（１）図１（ａ）から（ｃ）を参照して説明した上記工程（１）から（３）と同じ工程により、シリコン基板１上に、下地絶縁膜３、ＣｒＳｉ薄膜５、シリコン窒化膜７及びシリコン酸化膜９を形成し、レジストパターン１１をマスクにしてシリコン酸化膜９をパターニングしてシリコン酸化膜パターン９ａを形成し、その後、レジストパターン１１を除去する（（ａ）参照）。ここで、シリコン酸化膜パターン９ａをより厚い膜厚で形成してもよい。
【００５９】
（２）Ａｒガスを用いたスパッタエッチングにより、ＲＦパワーは１６５０Ｖ（ボルト）、ＤＣバイアスは３００Ｖ、Ａｒガス流量は２０ｓｃｃｍ、圧力は７．３ｍＴｏｒｒ（ミリトル）の条件で、シリコン窒化膜９とＣｒＳｉ薄膜５に対して連続してスパッタエッチングを行なって、シリコン窒化膜パターン７ａ及びＣｒＳｉ薄膜パターン５ａを形成する。これにより、シリコン酸化膜パターン９ａ及びシリコン窒化膜パターン７ａに対してくびれをもたないＣｒＳｉ薄膜パターン５ａを形成することができ、所望した寸法通りにＣｒＳｉ薄膜パターン５ａを形成することができる（（ｂ）参照）。
【００６０】
（３）図１（ｅ）を参照して説明した上記工程（５）と同様にして、ＣｒＳｉ薄膜パターン５ａの形成領域を含む下地酸化膜３上に第２シリコン窒化膜１３を形成し、ＣｒＳｉ薄膜パターン５ａの酸化を防止する（（ｄ）参照）。
これにより、上面及び側面が酸化されていない、抵抗値の安定したＣｒＳｉ薄膜パターン５ａを形成することができる。
【００６１】
図４を参照して説明した製造方法の実施例では、Ａｒガスを用いたスパッタエッチングによってシリコン窒化膜９とＣｒＳｉ薄膜５のパターニングを連続して行なっているが、本発明の製造方法はこれに限定されるものではなく、例えばＡｒガス、ＣＨＦ３、ＣＦ４の混合ガスを用いたリアクティブイオンエッチングによりシリコン窒化膜９とＣｒＳｉ薄膜５を連続的にエッチングしてもよい。そのリアクティブイオンエッチングの条件としては、ガス流量はＡｒが８００ｓｃｃｍ、ＣＨＦ３が５０ｓｃｃｍ、ＣＦ４が５０ｓｃｃｍ、ＲＦパワーは７００Ｗの条件を挙げることができる。また、マイクロ波プラズマエッチング装置を用いてシリコン窒化膜９とＣｒＳｉ薄膜５を連続的にエッチングしてもよい。
【００６２】
図１から図４を参照して説明した上記実施例では、抵抗体の材料としてＣｒＳｉ薄膜５を用いているが、本発明はこれに限定されるものではなく、抵抗体の材料として他の材料、例えば、ニッケルクロム（ＮｉＣｒ）、窒化タンタル（ＴａＮ）、クロムシリサイド（ＣｒＳｉ２）、窒化クロムシリサイド（ＣｒＳｉＮ）、クロムシリコン（ＣｒＳｉ）、クロムシリコンオキシ（ＣｒＳｉ０）などを用いてもよい。
【００６３】
また、上記実施例において、ＣｒＳｉ薄膜パターン５ａとシリコン窒化膜パターン７ａの間や、ＣｒＳｉ薄膜パターン５ａの側面と第２シリコン窒化膜１３の間に、自然酸化によるＣｒＳｉの酸化膜が形成されていてもよい。この場合であっても、酸素プラズマによるレジストのアッシング時のＣｒＳｉ薄膜の酸化を防止することができるので、抵抗値の安定した抵抗体を得ることができる。
【００６４】
本発明の半導体装置を構成する抵抗体、及び本発明の製造方法により形成された抵抗体は、例えばアナログ回路を備えた半導体装置に適用することができる。以下に、本発明にかかる抵抗体を備えたアナログ回路を備えた半導体装置の実施例について説明する。
【００６５】
図５はアナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源１９からの電源を負荷２１に安定して供給すべく、定電圧発生回路２３が設けられている。定電圧発生回路２３は、直流電源１９が接続される入力端子（Ｖｂａｔ）２５、基準電圧発生回路（Ｖｒｅｆ）２７、演算増幅器（比較回路）２９、出力ドライバを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）３１、分割抵抗Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）３３を備えている。
【００６６】
定電圧発生回路２３の演算増幅器２９では、出力端子がＰＭＯＳ３１のゲート電極に接続され、反転入力端子に基準電圧発生回路２７から基準電圧Ｖｒｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを抵抗Ｒ１とＲ２で分割した電圧が印加され、抵抗Ｒ１，Ｒ２の分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
【００６７】
図６は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路３５において、２９は演算増幅器で、その反転入力端子に基準電圧発生回路２７が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）３７から入力される測定すべき端子の電圧が分割抵抗Ｒ１とＲ２によって分割されて演算増幅器２９の非反転入力端子に入力される。演算増幅器２９の出力は出力端子（Ｖｏｕｔ）３９を介して外部に出力される。
【００６８】
電圧検出回路３５では、測定すべき端子の電圧が高く、分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器２９の出力がＨレベルを維持し、測定すべき端子の電圧が降下してきて分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆ以下になってくると演算増幅器２９の出力がＬレベルになる。
【００６９】
一般に、図５に示した定電圧発生回路や図６に示した電圧検出回路では、製造プロセスのバラツキに起因して基準電圧発生回路からの基準電圧Ｖｒｅｆが変動するので、その変動に対応すべく、分割抵抗としてヒューズ素子の切断により抵抗値を調整可能な抵抗回路（分割抵抗回路と称す）を用いて、分割抵抗の抵抗値を調整している。
【００７０】
図７は、本発明の抵抗体が適用される分割抵抗回路の一例を示す回路図である。図８及び図９は、その分割抵抗回路のレイアウト例を示すレイアウト図であり、図８はヒューズ素子部分のレイアウト例を示し、図９は抵抗部分のレイアウト例を示す。
【００７１】
図７に示すように、抵抗Ｒｂｏｔｔｏｍ、ｍ＋１個（ｍは正の整数）の抵抗ＲＴ０，ＲＴ１，…，ＲＴｍ、抵抗Ｒｔｏｐが直列に接続されている。抵抗ＲＴ０，ＲＴ１，…，ＲＴｍには、各抵抗に対応してヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍが並列に接続されている。
【００７２】
図８に示すように、ヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍは、例えばシート抵抗が２０Ω〜４０Ωのポリシリコン膜により形成されている。
抵抗ＲＴ０，ＲＴ１，…，ＲＴｍの値は抵抗Ｒｂｏｔｔｏｍ側から順に二進数的に増加するよう設定されている。すなわち、抵抗ＲＴｎの抵抗値は、抵抗ＲＴ０の抵抗値を単位値とし、その単位値の２ｎ倍である。
例えば、図９に示すように、薄膜金属からなる抵抗体５ａを用い、抵抗ＲＴ０を１本の抵抗体５ａを単位抵抗値とし、抵抗ＲＴｎを２ｎ本の抵抗体５ａにより構成する。抵抗体５ａは、例えば図１（ｄ）、図２（ｄ）、図３（ｄ）又は図４（ｄ）に示したものが用いられる。
【００７３】
図８及び図９において、符号Ａ−Ａ間、符号Ｂ−Ｂ間、符号Ｃ−Ｃ間、符号Ｄ−Ｄ、符号Ｅ−Ｅ、符号Ｆ−Ｆ及び符号Ｇ−Ｇ間はそれぞれ金属配線層４１により電気的に接続されている。
【００７４】
このように、抵抗の比の精度が重視される分割抵抗回路では、製造工程での作り込み精度を上げるために、一対の抵抗及びヒューズ素子からなる単位抵抗が直列に接続されて梯子状に配置されている。
このような分割抵抗回路では、任意のヒューズ素子ＲＬ０，ＲＬ１，…，ＲＬｍをレーザービームで切断することにより、所望の直列抵抗値を得ることができる。
【００７５】
図７に示した分割抵抗回路を図５に示した定電圧発生回路の分割抵抗Ｒ１，Ｒ２に適用する場合、例えば抵抗Ｒｂｏｔｔｏｍ端を接地し、抵抗Ｒｔｏｐ端をＰＭＯＳ７１のドレインに接続する。さらに、抵抗Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器２９の非反転入力端子に接続する。
【００７６】
また、図７に示した分割抵抗回路を図６に示した電圧検出回路の分割抵抗Ｒ１，Ｒ２に適用する場合、例えば抵抗Ｒｂｏｔｔｏｍ端を接地し、抵抗Ｒｔｏｐ端を入力端子７７に接続する。さらに、抵抗Ｒｂｏｔｔｏｍ、ＲＴ０間の端子ＮｏｄｅＬ、又は抵抗Ｒｔｏｐ、ＲＴｍ間の端子ＮｏｄｅＭを演算増幅器２９の非反転入力端子に接続する。
本発明の半導体装置を構成する抵抗体では、抵抗値を安定させることができるので、図７に示した分割抵抗回路の出力電圧の精度を向上させることができる。
【００７７】
さらに、図５に示した定電圧発生回路２３では、本発明を構成する抵抗体を適用した分割抵抗回路によって分割抵抗Ｒ１，Ｒ２の出力電圧の精度を向上させることができるので、定電圧発生回路２３の出力電圧の安定性を向上させることができる。
【００７８】
さらに、図６に示した電圧検出回路３５では、本発明を構成する抵抗体を適用した分割抵抗回路によって分割抵抗Ｒ１，Ｒ２の出力電圧の精度を向上させることができるので、電圧検出回路３５の電圧検出能力の精度を向上させることができる。
【００７９】
ただし、本発明を構成する抵抗体を適用した分割抵抗回路が適用される半導体装置は、定電圧発生回路を備えた半導体装置及び電圧検出回路を備えた半導体装置に限定されるものではなく、分割抵抗回路を備えた半導体装置であれば適用することができる。
また、本発明を構成する抵抗体が適用される半導体装置は分割抵抗回路を備えた半導体装置に限定されるものではなく、半導体材料からなる抵抗体を備えた半導体装置であれば、本発明を適用することができる。
【００８０】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００８１】
【発明の効果】
請求項１に記載された半導体装置では、金属薄膜からなる抵抗体を備えた半導体装置において、抵抗体の上面を覆うシリコン窒化膜を備え、抵抗体の上面とシリコン窒化膜の間には実質的に金属酸化膜は形成されていないようにしたので、表面酸化に起因するバラツキのない抵抗値の安定した抵抗体を得ることができる。
【００８２】
請求項２に記載された半導体装置では、抵抗体の側面を覆う第２シリコン窒化膜を備え、抵抗体の側面と第２シリコン窒化膜の間には実質的に金属酸化膜は形成されていないようにしたので、さらに抵抗値の安定した抵抗体を得ることができる。
【００８３】
請求項３に記載された半導体装置では、２個以上の抵抗による分割によって電圧出力を得、ヒューズ素子の切断によって電圧出力を調整できる分割抵抗回路を備えた半導体装置において、分割抵抗回路を構成する抵抗は、本発明の半導体装置を構成する抵抗体により構成されるようにしたので、本発明の半導体装置を構成する抵抗体によって抵抗の抵抗値の安定化を図ることができ、分割抵抗回路の出力電圧の精度を向上させることができる。
【００８４】
請求項４に記載された半導体装置では、入力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較するための比較回路をもつ電圧検出回路を備えた半導体装置において、分割抵抗回路として請求項５に記載された分割抵抗回路を備えているようにしたので、本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路では出力電圧の精度を向上させることができるので、電圧検出回路の電圧検出能力の精度を向上させることができる。
【００８５】
請求項５に記載された半導体装置では、入力電圧の出力を制御する出力ドライバと、出力電圧を分割して分割電圧を供給するための分割抵抗回路と、基準電圧を供給するための基準電圧発生回路と、分割抵抗回路からの分割電圧と基準電圧発生回路からの基準電圧を比較し、比較結果に応じて出力ドライバの動作を制御するための比較回路をもつ定電圧発生回路を備えた半導体装置において、分割抵抗回路として請求項５に記載された分割抵抗回路を備えているようにしたので、本発明の半導体装置を構成する抵抗体が適用された分割抵抗回路では出力電圧の精度を向上させることができるので、定電圧発生回路の出力電圧の安定性を向上させることができる。
【００８６】
請求項６に記載された半導体装置の製造方法では、金属薄膜からなる抵抗体を備えた半導体装置の製造方法において、下地絶縁膜上に金属薄膜を形成する工程（Ａ）、金属薄膜上にシリコン窒化膜とシリコン酸化膜を順に積層する工程（Ｂ）、シリコン酸化膜上に抵抗体の形成領域を画定するためのホトレジストパターンを形成し、ホトレジストパターンをマスクにしてシリコン酸化膜を選択的に除去してシリコン酸化膜パターンを形成する工程（Ｃ）、ホトレジストパターンを酸素プラズマによるアッシングにて除去する工程（Ｄ）、並びに、シリコン酸化膜パターンをマスクにしてシリコン窒化膜及び金属薄膜を選択的に除去してシリコン窒化膜パターン、及び抵抗体となる金属薄膜パターンを形成する工程（Ｅ）を含むようにしたので、工程（Ｄ）においてホトレジストパターンを酸素プラズマによりアッシングする際、抵抗体用の金属薄膜上をシリコン窒化膜が覆っているので、金属薄膜は全く酸化されず、その後、工程（Ｅ）において、金属薄膜をパターニングすることにより、表面酸化に起因するバラツキのない安定した抵抗体を形成することができる。
【００８７】
請求項７に記載された半導体装置の製造方法では、上記工程（Ｅ）で、シリコン窒化膜及び金属薄膜のパターニングに際し、ケミカルドライエッチングを用いて、シリコン窒化膜及び金属薄膜を連続して選択的に除去するようにしたので、工数を削減することができる。
【００８８】
請求項８に記載された半導体装置の製造方法では、上記工程（Ｅ）で、ケミカルドライエッチングによりシリコン窒化膜及び金属薄膜を選択的に除去する場合、上記工程（Ｄ）と（Ｅ）の間に、シリコン窒化膜上及びシリコン酸化膜パターンに第２シリコン酸化膜を形成する工程（Ｄ’）と、第２シリコン酸化膜をエッチバックして少なくともシリコン酸化膜パターンの側面に第２シリコン酸化膜からサイドウォールを形成する工程（Ｄ’’）を含み、上記工程（Ｅ）は、シリコン酸化膜パターン及びサイドウォールをマスクにしてシリコン窒化膜及び金属薄膜をパターニングするようにしたので、シリコン窒化膜パターン及び金属薄膜パターンの寸法についてサイドウォールによりサイドエッチ分を補正することができ、金属薄膜パターンを所望の寸法に仕上げることができる。
【００８９】
請求項９に記載された半導体装置の製造方法では、請求項３の製造方法において、第２シリコン酸化膜に替えて、非晶質シリコン膜を用いるようにしたので、ケミカルドライエッチングによる金属薄膜のパターニング時に非晶質シリコンからなるサイドウォールも同時にエッチング除去され、金属薄膜パターンについて、エッチング完了時にマスクとしてのシリコン酸化膜パターンに対してくびれが存在すること無く、所望の寸法通りに仕上げることができる。
【００９０】
請求項１０に記載された半導体装置の製造方法では、上記工程（Ｅ）において、異方性エッチングを用いてシリコン窒化膜及び金属薄膜をパターニングしてシリコン窒化膜パターン及び金属薄膜パターンを形成するようにしたので、金属薄膜パターンについて、エッチング完了時にマスクとしてのシリコン酸化膜パターンに対してくびれが存在すること無く、所望の寸法通りに仕上げることができる。
【００９１】
請求項１１に記載された半導体装置の製造方法では、上記工程（Ｅ）の後、金属薄膜パターンの形成領域を含む下地絶縁膜上に第２シリコン窒化膜を形成する工程を含むようにしたので、抵抗体となる金属薄膜パターン形成後の金属薄膜パターン側面の酸化を防止することができる。
【図面の簡単な説明】
【図１】一実施例を説明するための工程断面図である。
【図２】他の実施例を説明するための工程断面図である。
【図３】さらに他の実施例を説明するための工程断面図である。
【図４】さらに他の実施例を説明するための工程断面図である。
【図５】アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図６】アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【図７】アナログ回路である分割抵抗回路を備えた半導体装置の一実施例を示す回路図である。
【図８】分割抵抗回路のヒューズ素子部分のレイアウト例を示すレイアウト図である。
【図９】分割抵抗回路の抵抗体部分のレイアウト例を示すレイアウト図である。
【図１０】金属薄膜からなる抵抗体の従来の製造方法を説明するための工程断面図である。
【符号の説明】
１      シリコン基板
３      下地絶縁膜
５      ＣｒＳｉ薄膜
５ａ    ＣｒＳｉ薄膜パターン（抵抗体）
７      シリコン窒化膜
７ａ    シリコン窒化膜パターン
９      シリコン酸化膜
９ａ    シリコン酸化膜パターン
１１      レジストパターン
１３      第２シリコン窒化膜
１５      シリコン酸化膜
１５ａ    酸化膜サイドウォール
１７      非晶質シリコン膜
１７ａ    非晶質シリコンサイドウォール
１９      直流電源
２１      負荷
２３      定電圧発生回路
２５      入力端子
２７      基準電圧発生回路
２９      演算増幅器
３１      ＰチャネルＭＯＳトランジスタ
３３      出力端子
３５      電圧検出回路
３７      入力端子
３９      出力端子
４１      金属配線層
Ｒ１，Ｒ２    分割抵抗
Ｒｂｏｔｔｏｍ，ＲＴ０，ＲＴ１，…，ＲＴｍ，Ｒｔｏｐ    抵抗
ＲＬ０，ＲＬ１，…，ＲＬｍ    ヒューズ素子
ＮｏｄｅＬ，ＮｏｄｅＭ    端子
【図１】
2004356159.tif 000003
【図２】
2004356159.tif 000004
【図３】
2004356159.tif 000005
【図４】
2004356159.tif 000006
【図５】
2004356159.tif 000007
【図６】
2004356159.tif 000008
【図７】
2004356159.tif 000009
【図８】
2004356159.tif 000010
【図９】
2004356159.tif 000011
【図１０】
2004356159.tif 000012