【手続補正書】
【提出日】平成26年9月25日(2014.9.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
論理回路であって、
制御ワードを受け取り、前記制御ワードから複数の制御信号を生成するデコーダと、
前記制御信号の少なくとも１つを受け取るように各々前記デコーダに結合される複数のプリドライバと、
を含む、前記論理回路と、
各々が前記プリドライバの少なくとも１つに結合される、複数の３状態デジタルアナログコンバータ（ＤＡＣ）スイッチと、
を含む、装置であって、
前記複数の３状態ＤＡＣスイッチの各々が、
電流源と、
前記電流源と関連するプリドライバとに結合される第１のトランジスタであって、前記関連するプリドライバが前記第１のトランジスタを制御する、前記第１のトランジスタと、
前記電流源と前記関連するプリドライバとに結合される第２のトランジスタであって、前記関連するプリドライバが前記第２のトランジスタを制御する、前記第２のトランジスタと、
前記電流源と接地との間に結合され、前記関連するプリドライバに結合される第３のトランジスタであって、前記関連するプリドライバが前記第３のトランジスタを制御する、前記第３のトランジスタと、
を含む、装置。
【請求項２】
請求項１に記載の装置であって、
前記第１、第２及び第３のトランジスタがＮＰＮトランジスタであり、前記第１、第２及び第３のトランジスタの各々が、エミッタで前記電流源に結合され、そのベースで前記関連するプリドライバに結合される、装置。
【請求項３】
論理回路であって、
制御ワードを受け取り、前記制御ワードから複数の制御信号を生成するデコーダと、
前記制御信号の少なくとも１つを受け取るように各々前記デコーダに結合される複数のプリドライバであって、各プリドライバが、
第１の電流源と、
第２の電流源と、
第１の電流源に結合され、前記デコーダに結合される、トランジスタの差動対の第１のカスケードされたセットと、
第１の電流源に結合され、前記デコーダに結合される、トランジスタの差動対の第２のカスケードされたセットと、
を含む、前記複数のプリドライバと、
を含む、前記論理回路と、
各々が前記プリドライバの少なくとも１つに結合される、複数の３状態デジタルアナログコンバータ（ＤＡＣ）スイッチと、
を含む、装置。
【請求項４】
請求項３に記載の装置であって、
前記第１のカスケードされたセットが、
そのベースで前記デコーダに、そのコレクタで関連する３状態ＤＡＣスイッチに結合される、第１のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに結合される、第２のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記第１及び第２のバイポーラトランジスタのエミッタに、そのエミッタで前記第１の電流源に結合される、第３のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、そのエミッタで前記第１の電流源に結合される、第４のバイポーラトランジスタと、
を更に含む、装置。
【請求項５】
請求項４に記載の装置であって、
前記第２のカスケードされたセットが、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに結合される、第５のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに結合される、第６のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記第５及び第６のバイポーラトランジスタのエミッタに、そのエミッタで前記第２の電流源に結合される、第７のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、そのエミッタで前記第２の電流源に結合される、第８のバイポーラトランジスタと、
を更に含む、装置。
【請求項６】
デジタル出力回路と、
シーケンスに共に結合される複数のアナログデジタルコンバータ（ＡＤＣ）ステージを有するパイプラインと、
を含む、装置であって、
各ＡＤＣステージが、
トラックアンドホールド（Ｔ／Ｈ）回路と、
前記Ｔ／Ｈ回路と前記デジタル出力回路とに結合されるサブＡＤＣと、
前記サブＡＤＣに結合されるＤＡＣであって、
前記サブＡＤＣに結合されるデコーダと、
各々前記デコーダに結合される、複数のプリドライバと、
各々が前記プリドライバの少なくとも１つに結合される、複数の３状態ＤＡＣスイッチであって、前記複数の３状態ＤＡＣスイッチの各々が、
電流源と、
前記電流源と関連するプリドライバとに結合される第１のトランジスタであって、前記関連するプリドライバが前記第１のトランジスタを制御する、前記第１のトランジスタと、
前記電流源と前記関連するプリドライバとに結合される第２のトランジスタであって、前記関連するプリドライバが前記第２のトランジスタを制御する、前記第２のトランジスタと、
前記電流源と接地との間に結合され、前記関連するプリドライバに結合される第３のトランジスタであって、前記関連するプリドライバが前記第３のトランジスタを制御する、前記第３のトランジスタと、
を含む、前記複数の３状態ＤＡＣスイッチと、
を含む、前記ＤＡＣと、
前記ＤＡＣと前記Ｔ／Ｈ回路とに結合される残差増幅器と、
を含む、装置。
【請求項７】
請求項６に記載の装置であって、
前記第１、第２及び第３のトランジスタがＮＰＮトランジスタであり、前記第１、第２及び第３のトランジスタの各々が、エミッタで前記電流源に結合され、そのベースで前記関連するプリドライバに結合される、装置。
【請求項８】
デジタル出力回路と、
シーケンスに共に結合される複数のアナログデジタルコンバータ（ＡＤＣ）ステージを有するパイプラインと、
を含む、装置であって、
各ＡＤＣステージが、
トラックアンドホールド（Ｔ／Ｈ）回路と、
前記Ｔ／Ｈ回路と前記デジタル出力回路とに結合されるサブＡＤＣと、
前記サブＡＤＣに結合されるＤＡＣであって、
前記サブＡＤＣに結合されるデコーダと、
各々前記デコーダに結合される、複数のプリドライバであって、各プリドライバが、
第１の電流源と、
第２の電流源と、
第１の電流源と前記デコーダとに結合されるトランジスタの差動対の第１のカスケードされたセットと、
第１の電流源と前記デコーダとに結合されるトランジスタの差動対の第２のカスケードされたセットと、
を含む、前記複数のプリドライバと、
各々が前記プリドライバの少なくとも１つに結合される、複数の３状態ＤＡＣスイッチと、
を含む、前記ＤＡＣと、
前記ＤＡＣと前記Ｔ／Ｈ回路とに結合される残差増幅器と、
を含む、装置。
【請求項９】
請求項８に記載の装置であって、
前記第１のカスケードされたセットが、
そのベースで前記デコーダに、そのコレクタで関連する３状態ＤＡＣスイッチに結合される、第１のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに結合される、第２のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記第１及び第２のバイポーラトランジスタのエミッタに、そのエミッタで前記第１の電流源に結合される、第３のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、そのエミッタで前記第１の電流源に結合される、第４のバイポーラトランジスタと、
を更に含む、装置。
【請求項１０】
請求項９に記載の装置であって、
前記第２のカスケードされたセットが、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに結合される、第５のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに結合される、第６のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記第５及び第６のバイポーラトランジスタのエミッタに、そのエミッタで前記第２の電流源に結合される、第７のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、そのエミッタで前記第２の電流源に結合される、第８のバイポーラトランジスタと、
を更に含む、装置。
【請求項１１】
請求項１０に記載の装置であって、
前記パイプラインが、
アナログ入力信号を受け取り、前記シーケンスの最初のＡＤＣステージに結合されるバッファと、
各々前記シーケンスの最後のＡＤＣステージと前記デジタル出力回路とに結合される、複数の出力ＡＤＣと、
を更に含む、装置。
【請求項１２】
装置であって、
デジタル出力信号を生成するデジタル出力回路と、
アナログ入力信号を受け取るバッファと、
シーケンスに共に結合される複数のＡＤＣステージであって、前記シーケンスの最初のＡＤＣステージが前記バッファに結合され、各ＡＤＣステージが、
Ｔ／Ｈ回路と、
前記Ｔ／Ｈ回路と前記デジタル出力回路とに結合されるサブＡＤＣと、
前記サブＡＤＣに結合されるＤＡＣであって、前記ＤＡＣが、
前記サブＡＤＣに結合されるデコーダと、
複数のプリドライバであって、各プリドライバが、
第１の電流源と、
第２の電流源と、
第１の電流源と前記デコーダとに結合されるトランジスタの差動対の第１のカスケードされたセットと、
第１の電流源と前記デコーダとに結合されるトランジスタの差動対の第２のカスケードされたセットと、
を含む、前記複数のプリドライバと、
複数の３状態ＤＡＣスイッチであって、各３状態ＤＡＣスイッチが、
電流源と、
前記電流源と関連するプリドライバとに結合される第１のトランジスタであって、前記関連するプリドライバが前記第１のトランジスタを制御する、前記第１のトランジスタと、
前記電流源と前記関連するプリドライバとに結合される第２のトランジスタであって、前記関連するプリドライバが前記第２のトランジスタを制御する、前記第２のトランジスタと、
前記電流源と接地との間に結合され、且つ前記関連するプリドライバに結合される第３のトランジスタであって、前記関連するプリドライバが前記第３のトランジスタを制御する、前記第３のトランジスタと、
を含む、前記複数の３状態ＤＡＣスイッチと、
を含む、前記ＤＡＣと、
各３状態ＤＡＣスイッチと前記Ｔ／Ｈ回路とから前記第１及び第２のトランジスタに結合される残差増幅器と、
を含む、前記複数のＡＤＣステージと、
前記シーケンスの最後のＡＤＣステージと前記デジタル出力回路とに結合される出力ＡＤＣと、
を含む、装置。
【請求項１３】
請求項１２に記載の装置であって、
前記第１、第２及び第３のトランジスタがバイポーラトランジスタであり、前記第１、第２及び第３のトランジスタの各々が、エミッタで前記電流源に、ベースで前記関連するプリドライバに結合される、装置。
【請求項１４】
請求項１２に記載の装置であって、
前記第１のカスケードされたセットが、
そのベースで前記デコーダに、そのコレクタで関連する３状態ＤＡＣスイッチに結合される、第１のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに結合される、第２のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記第１及び第２のバイポーラトランジスタのエミッタに、そのエミッタで前記第１の電流源に結合される、第３のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、そのエミッタで前記第１の電流源に結合される、第４のバイポーラトランジスタと、
を更に含む、装置。
【請求項１５】
請求項１４に記載の装置であって、
前記第２のカスケードされたセットが、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに結合される、第５のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに結合される、第６のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記第５及び第６のバイポーラトランジスタのエミッタに、そのエミッタで前記第２の電流源に結合される、第７のバイポーラトランジスタと、
そのベースで前記デコーダに、そのコレクタで前記関連する３状態ＤＡＣスイッチに、そのエミッタで前記第２の電流源に結合される、第８のバイポーラトランジスタと、
を更に含む、装置。