(57)【要約】【課題】ジッタを多く含むクロック信号を入力し、そのクロック信号の周波数を同一か又は大きい周波数に変換し、そのジッタを大幅に低減したクロック変換回路を得る。【解決手段】所定の制御電圧により周波数が変化する電圧制御型発振回路と、外部からのクロック信号を分周する第１の分周回路と、電圧制御型発振回路からのＰＬＬ帰還ループ用出力信号を分周する第２の分周回路と、第１の分周回路からの分周信号と第２の分周回路からの分周信号との比較結果に基づく位相差信号を生成する位相比較部と、位相差信号を平滑化し制御電圧として出力するループフィルタとを備え、電圧制御型発振回路は、少なくとも、所定の周波数で共振するＳＡＷ共振子と、発振用差動増幅器及び帰還バッファ用差動増幅器と、制御電圧に基づいて入力信号を所定の位相量分シフトする電圧制御移相回路とにより正帰還発振ループを構成し、帰還バッファ用差動増幅器からＰＬＬ帰還ループ用出力信号を出力する。【選択図】　図１
2004120352.tif 000002
【特許請求の範囲】
【請求項１】
所定の制御電圧に応じて周波数が変化する電圧制御型発振回路を有するクロック変換回路であって、
外部からのクロック信号を入力し分周する第１の分周回路と、
前記電圧制御型発振回路から出力されるＰＬＬ帰還ループ用出力信号を入力し分周する第２の分周回路と、
前記第１の分周回路からの分周信号と前記第２の分周回路からの分周信号との位相比較結果に基づく位相差信号を生成する位相比較部と、
前記位相差信号を平滑化し前記制御電圧として出力するループフィルタとを備え、
前記電圧制御型発振回路は、少なくとも、
所定の周波数を有する圧電振動子と、
前記圧電振動子からの出力信号を増幅して出力する発振用差動増幅器と、
前記発振用差動増幅器から出力される信号を入力する帰還バッファ用差動増幅器と、
前記帰還バッファ用差動増幅器からの出力信号を入力し、前記制御電圧に基づいて前記出力信号の位相を所定量だけシフトする電圧制御移相回路と
により正帰還発振ループを構成し、
前記帰還バッファ用差動増幅器からの出力信号を前記ＰＬＬ帰還ループ用出力信号とする
ことを特徴とするクロック変換回路。
【請求項２】
前記ＰＬＬ帰還ループ用出力信号を入力し、所定の周波数帯域の信号を通過させる第１の濾波手段を備える
ことを特徴とする請求項１記載のクロック変換回路。
【請求項３】
前記電圧制御型発振回路において、
前記帰還バッファ用差動増幅器が備える非反転出力端子及び反転出力端子のうち、いずれか一方は前記ＰＬＬ帰還ループ用出力信号を出力する機能として、他方は前記正帰還発振ループ用出力として機能する
ことを特徴とする請求項１記載のクロック変換回路。
【請求項４】
前記電圧制御型発振回路は、
前記帰還バッファ用差動増幅器が備える非反転出力端子及び反転出力端子のいずれかであって、前記正帰還発振ループ用出力として機能する出力端子と接続され、所定の帯域信号を通過させる第２の濾波手段を備える
ことを特徴とする請求項１又は請求項３のいずれか１項に記載のクロック変換回路。
【請求項５】
前記第１の濾波手段及び前記第２の濾波手段は、
同一の周波数特性を有するバンドパスフィルタである
ことを特徴とする請求項２又は請求項４のいずれか１項に記載のクロック変換回路。
【請求項６】
前記帰還バッファ用差動増幅器はＥＣＬラインレシーバを用いた差動増幅回路である
ことを特徴とする請求項１に記載のクロック変換回路。
【請求項７】
前記圧電振動子はＳＡＷ共振子である
ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のクロック変換回路。
【請求項８】
請求項１乃至請求項７のいずれか１項に記載のクロック変換回路を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック変換回路に関し、詳しくは、入力されたジッタを多く含むクロック信号を、そのクロック信号の周波数と同一周波数の信号として出力、又は大きい周波数の信号に変換して出力し、そのジッタを大幅に低減するクロック変換回路に関する。
【０００２】
【従来の技術】
携帯電話などの通信機器では、発振器からのクロック信号に基づいて通信データの送受信が行われる。通信ネットワークのブロードバンド化が進み、その通信機器に要求されるクロック信号の周波数帯は、４００ＭＨｚを超える高周波帯に移り、この高周波帯において高速でデータの送受信が行われるようになっている。近年の通信機器に代表される電子機器においては、通信速度の高速化の要請から高周波発振回路に対して、次のような点が望まれている。
【０００３】
即ち、▲１▼高周波帯域で安定して発振すること（周波数安定度が高いこと）、▲２▼通信機器の実用温度範囲において安定して発振すること（温度補償されていること）、▲３▼発振回路から出力されるクロック信号のジッタが十分小さいことが望まれている。
【０００４】
図７は、従来におけるクロック変換回路の構成を示すブロック図である。
このクロック変換回路１Ｂは、電圧制御型水晶発振器ＶＣＸＯ（Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｃｒｙｓｔａｌ　Ｏｓｃｉｌｌａｔｏｒ）等を有するＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路を利用した構成を採る。
このクロック変換回路１Ｂにおいて、位相ノイズ及びジッタ特性を改善するために、図７に示すような電圧制御型水晶発振器（ＶＣＸＯ）やＳＡＷ（Ｓｕｒｆａｃｅ　Ａｃｃｏｕｓｔｉｃ　Ｗａｖｅ）共振子を用いた電圧制御型ＳＡＷ発振器（ＶＣＳＯ）を使用した例がある。
【０００５】
図７において、このクロック変換回路１Ｂは、分周回路２、位相比較部３、ループフィルタ４、電圧制御型水晶発振器（ＶＣＸＯ）５ｂ、分周回路７から構成され、クロック周波数の変換やジッタ低減のために用いられる。
【０００６】
位相比較部２の一方の入力端子に、外部からジッタのあるクロック信号Ｆ１を分周回路２でＭ分周したクロック信号を入力する。又、他方の入力端子に電圧制御型水晶発振器（ＶＣＸＯ）５ｂで生成されたクロック信号Ｆ２を分周回路７でＮ分周させたクロック信号を入力し、それぞれ分周されたクロック信号の位相比較を行う。そして、ループフィルタ４は、この位相比較結果を入力し、この結果に応じた所定の制御電圧Ｖｃを生成し、電圧制御型水晶発振器（ＶＣＸＯ）５ｂに出力する。電圧制御型水晶発振器（ＶＣＸＯ）５ｂでは、その所定の制御電圧Ｖｃに応じた、所望の高周波のクロック信号Ｆ２が得られる。
【０００７】
又、ＰＬＬ回路をクロック発生回路に応用し、電磁輻射低減のため変化する周波数を持つクロック信号を発生するというものがある（例えば、特許文献１　図２）。同様に、ＰＬＬ回路を信号区間測定装置に応用し、信号区間の測定精度を向上させるというものがある（例えば、特許文献２　図１）。これら２つの例は、発振器として、圧電振動子に限定されない電圧制御型発振器（Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）を使用している。
【０００８】
【特許文献１】
特開２０００−１０１４２４号公報
【特許文献２】
特開平１０−３１９１４９号公報
【０００９】
【発明が解決しようとする課題】
従来のクロック変換回路は、図７に示したように、電圧制御型水晶発振器（ＶＣＸＯ）の出力をクロック変換回路の出力とＰＬＬ回路のＰＬＬ帰還ループ出力と併用させているものもある。又、上記で説明した特許文献１及び特許文献２の従来例においても、それぞれの電圧制御型発振器ＶＣＯの出力をＰＬＬ回路の出力とＰＬＬ帰還ループ出力と併用させている。
【００１０】
しかしながら，数百ＭＨｚ以上の高周波領域で併用して構成する場合、一方からクロック信号を出力し他方で入力するに際し、入出力インターフェース及び配線用線路におけるインピーダンスマッチング等の整合を取ることが容易でない。このため、相互に影響を及ぼしあってクロック信号の出力振幅が低下したり、又、差動増幅回路で出力する場合において、正及び負のクロック信号の出力間における出力振幅のアンバランスや位相差が発生するという課題があった。
【００１１】
又、このような影響を回避するために、図８に示すように、電圧制御型水晶発振器（ＶＣＸＯ）の出力部に個別に集積回路（以下、ＩＣと呼ぶ）化された出力バッファ８を挿入したものが知られている。この出力バッファ８を追加することにより部品点数が増加し、小型化が困難になるという課題があった。
【００１２】
本発明は、上記のような課題を解決するためになされたもので、電圧制御型水晶発振器（ＶＣＸＯ）や電圧制御型ＳＡＷ発振器（ＶＣＳＯ）の出力をＰＬＬ帰還ループ出力として用いた場合に、外部に出力されるクロック信号に直接影響を与えることのないクロック変換回路を得ることを目的とする。
【００１３】
又、差動増幅回路で出力する場合において、正及び負のクロック信号の出力間における出力振幅のアンバランスや位相差が発生しないクロック変換回路を得ることを目的とする。
【００１４】
又、本発明は、出力バッファを追加することのない、部品点数を抑制し小型化の図れるクロック変換回路を得ることを目的とする。
【００１５】
さらに、本発明は、ＰＬＬ帰還ループ用出力信号と外部に出力されるクロック信号とが相互に影響を与えることがなく、自己に起因するジッタが非常に少ない、小型化、低コスト化が図られたクロック変換回路を用いた電子機器、例えば、光ネットワーク用通信機器を得ることも目的とする。
【００１６】
【課題を解決するための手段】
請求項１に記載のクロック変換回路は、所定の制御電圧に応じて周波数が変化する電圧制御型発振回路であって、外部からのクロック信号を入力し分周する第１の分周回路と、前記電圧制御型発振回路から出力されるＰＬＬ帰還ループ用出力信号を入力し分周する第２の分周回路と、前記第１の分周回路からの分周信号と前記第２の分周回路からの分周信号との位相比較結果に基づく位相差信号を生成する位相比較部と、前記位相差信号を平滑化し前記制御電圧として出力するループフィルタとを備え、前記電圧制御型発振回路は、少なくとも、所定の周波数を有する圧電振動子と、前記圧電振動子からの出力信号を増幅して出力する発振用差動増幅器と、前記発振用差動増幅器から出力される信号を入力する帰還バッファ用差動増幅器と、前記帰還バッファ用差動増幅器からの出力信号を入力し、前記制御電圧に基づいて前記出力信号の位相を所定量だけシフトする電圧制御移相回路とにより正帰還発振ループを構成し、前記帰還バッファ用差動増幅器からの出力信号を前記ＰＬＬ帰還ループ用出力信号とすることを特徴とする。
【００１７】
上記構成によれば、圧電振動子を用いた電圧制御型発振回路は、クロック変換回路の一部を構成している。この電圧制御型発振回路の帰還バッファ用差動増幅器が備える出力端子からの出力をＰＬＬ帰還ループ用出力信号とすることで、外部に出力されるクロック信号とＰＬＬ帰還ループ用のクロック信号が完全に分離される。この２つのクロック信号を分離することにより、相互に影響を及ぼしあって出力振幅が低下することなく、また、差動増幅器の場合の非反転及び反転の出力端子間における出力振幅のアンバランスや位相差を回避できるという効果を有する。
【００１８】
請求項２に記載のクロック変換回路は請求項１の構成において、前記ＰＬＬ帰還ループ用出力信号を入力し、所定の周波数帯域の信号を通過させる第１の濾波手段を備えることを特徴とする。
【００１９】
上記構成によれば、ＰＬＬ帰還ループ用出力信号を入力し、所定の帯域信号を通過させる第１の濾波手段を備えているので、帰還バッファ用差動増幅器の複数の出力端子それぞれに接続される正帰還発振ループ及びＰＬＬ帰還ループの負荷特性が異なる場合、ＰＬＬ帰還ループとして機能する出力端子に第１の濾波手段を接続して２つの回路間のインピーダンス整合を取ることができる。これにより、インピーダンス不整合に起因する雑音を防止でき、併せて、この雑音により発生するジッタを防止できるという効果を有する。
【００２０】
請求項３に記載のクロック変換回路は請求項１の構成において、前記電圧制御型発振回路は、前記帰還バッファ用差動増幅器が備える非反転出力端子及び反転出力端子のうち、いずれか一方は前記ＰＬＬ帰還ループ用出力信号を出力する機能として、他方は前記正帰還発振ループ用出力として機能することを特徴とする。
【００２１】
上記構成によれば、その電圧制御型発振回路に用いられる差動増幅器の反転出力端子及び非反転出力端子を使用し、１つの出力端子はＰＬＬ帰還ループ用の出力信号を、もう１つの出力端子は正帰還発振ループ用の出力信号を出力させている。このため、本来、ＰＬＬ帰還ループ用と正帰還発振ループ用の２つの差動増幅器が必要なところを１つの差動増幅器でよく、もう１つの差動増幅器は削減できるという効果を有する。
【００２２】
請求項４に記載のクロック変換回路は請求項１又は請求項３の構成において、前記電圧制御型発振回路は、前記帰還バッファ用差動増幅器が備える非反転出力端子及び反転出力端子のいずれかであって、前記正帰還発振ループ用出力として機能する出力端子と接続され、所定の帯域信号を通過させる第２の濾波手段を備えることを特徴とする。
【００２３】
上記構成によれば、電圧制御型発振回路は、正帰還発振ループ出力信号を入力し、所定の帯域信号を通過させる第２の濾波手段を備えているので、帰還バッファ用差動増幅器の複数の出力端子それぞれに接続される正帰還発振ループ及びＰＬＬ帰還ループの負荷特性が異なる場合、正帰還発振ループとして機能する出力端子に第２の濾波手段を接続して２つの回路間のインピーダンス整合を取ることができる。これにより、インピーダンス不整合に起因する雑音を防止でき、併せて、この雑音により発生するジッタを防止できるという効果を有する。
【００２４】
請求項５に記載のクロック変換回路は請求項２又は請求項４の構成において、前記第１の濾波手段及び第２の濾波手段は、同一の周波数特性を有するバンドパスフィルタであることを特徴とする。
【００２５】
上記構成によれば、第１の濾波手段及び第２の濾波手段は、同一の周波数特性を有するバンドパスフィルタであるので、帰還バッファ用差動増幅器のそれぞれの出力端子には同一の周波数特性を有するバンドパスフィルタが接続される。これにより、帰還バッファ用差動増幅器の出力の差動成分により発生する低周波雑音を除去し、又、同相成分に起因する、クロック周波数の整数倍の高周波雑音が除去される。したがって、これらの雑音によるジッタの発生を回避することができるという効果を有する。
【００２６】
請求項６に記載のクロック変換回路は請求項１の構成において、前記帰還バッファ用差動増幅器はＥＣＬラインレシーバを用いた差動増幅回路であることを特徴とする。
【００２７】
上記構成によれば、帰還バッファ用差動増幅器にＥＣＬラインレシーバを用いれば、この差動増幅器は低消費電力かつ高速動作が可能であるので、高周波用の電圧制御型発振回路のような高速で動作する必要がある回路に用いることができるという効果が得られる。又、このＥＣＬラインレシーバのエミッタ終端抵抗がＩＣチップの外付け用抵抗であるので、これに接続する負荷回路に応じてエミッタ終端抵抗に流れる電流の増減、即ち、その抵抗値を変更させるだけでよく、ＩＣチップを変更する必要がないという効果が得られる。
【００２８】
請求項７に記載のクロック変換回路は請求項１乃至請求項６の構成において、前記圧電振動子はＳＡＷ共振子であることを特徴とする。
【００２９】
上記構成によれば、圧電振動子として、ＳＡＷ共振子を使用すれば、このＳＡＷ共振子は所定の周波数以外に共振点が存在しないので、ＳＡＷ共振子自信からは不要な雑音が発生せず、これに起因するジッタを発生することがないという効果が得られる。
【００３０】
請求項８に記載の電子機器は、請求項１乃至請求項７のいずれか１項に記載の発振回路を備えたことを特徴とする。
【００３１】
上記構成によれば、ジッタが多い受信クロック信号を入力しても、自己に起因するジッタを発生することがないクロック変換回路で、これが備えるジッタを低減する機能によりジッタが非常に少ない高周波のクロック信号に変換される。これにより、複数の送信データとこのクロック信号間におけるタイミングマージンが確保され多重化されたデータの送受信が行われるので、電子機器、例えば、光トランシーバ用モジュールにおける誤動作を防止できるという効果が得られる。
【００３２】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
（１）第１の実施形態
（１−１）第１の実施形態の構成
Ａ．クロック変換回路の構成
図１は、本発明の第１の実施形態によるクロック変換回路１Ａの構成を示すブロック図である。
図１において、クロック変換回路１Ａは、後述する分周回路（第１の分周回路）２の分周信号Ｓ１と分周回路（第２の分周回路）７の分周信号Ｓ４とを位相比較し、位相比較結果に基づいた位相差信号を生成する位相比較部３と、位相差信号を平滑化し制御電圧Ｖｃとして出力するループフィルタ４と、制御電圧Ｖｃに応じて出力信号の周波数が変化する電圧制御型発振器５ａと、分周比がそれぞれ１／Ｍ，１／Ｎの分周回路２，７と、一定の周波数帯域の信号を通過させる第１のバンドパスフィルタ（第１の濾波手段）６ａとから構成される。
【００３３】
本発明の特徴は、クロック変換回路１ＡのＰＬＬ帰還ループ出力として電圧制御型発振器５ａの正帰還発振ループからの出力を用い、この出力に第１のバンドパスフィルタ６ａを接続する点にある。尚、第１のバンドパスフィルタ６ａについては、後述の「Ｃ．バンドパスフィルタの構成とその機能」において、詳述する。又、電圧制御型発振回路としては、説明上、圧電振動子としてＳＡＷ共振子を用いた電圧制御型ＳＡＷ発振器（ＶＣＳＯ）の場合について説明する。
【００３４】
位相比較部３は、図示しない外部装置から出力されるクロック信号Ｆ１を分周回路２でＭ分周したクロック信号Ｓ１を入力する。又、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａからのＰＬＬ帰還ループ出力信号Ｓ３を分周回路７でＮ分周したクロック信号Ｓ４を同時に入力して位相比較し、位相差に応じた電圧レベルの信号Ｓ２を出力する。
【００３５】
ループフィルタ４は、位相比較部３から出力された位相差信号Ｓ２を平滑化し、制御電圧Ｖｃとして電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａに出力する。
【００３６】
電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａは、ＳＡＷ共振子Ｘを共振させる電圧制御型発振器である。制御電圧Ｖｃの電圧レベルに比例した周波数が、数十ＭＨｚ〜数百ＭＨｚの範囲のクロック信号、例えば、６２２．０８ＭＨｚのクロック信号Ｆ２を出力する。
【００３７】
Ｂ．電圧制御型ＳＡＷ発振器（ＶＣＳＯ）の構成
図２に示す、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａの構成を示すブロック図に基づいて、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａの構成について詳細に説明する。
【００３８】
図２において、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａは、発振用差動増幅器２１，出力用差動増幅器２２，帰還バッファ用差動増幅器２３をＩＣ化したＩＣチップ１０と、正帰還発振ループ内における移相量を調整する電圧制御移相回路１１と、第２のバンドパスフィルタ（第２の濾波手段）６ｂと、所定の周波数で共振するＳＡＷ共振子Ｘと、インピーダンス回路（Ｚｄ）１２とから構成される。そして、少なくとも、発振用差動増幅器２１、帰還バッファ用差動増幅器２３、第２のバンドパスフィルタ６ｂ、電圧制御移相回路１１、ＳＡＷ共振子Ｘとにより正帰還発振ループが形成される。尚、第２のバンドパスフィルタ６ｂについては、後述の「Ｃ．バンドパスフィルタの構成とその機能」において、詳述する。
【００３９】
ここで、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａで使用されるＳＡＷ共振子Ｘについて、説明する。
【００４０】
ＳＡＷ共振子Ｘは、圧電基板上にすだれ状の励振電極と梯子状の反射器を配置し、励振電極で励振された表面波を反射器で反射させることで定在波を発生させ、共振子として機能するものである。そして、ＳＡＷ共振子Ｘは、振動エネルギーがＳＡＷ共振子表面に局在し主振動以外の副振動と結合しにくいため、ＡＴカット型水晶振動子と比較すると、所定の周波数以外には共振点は存在しないという大きな利点を有する。従って、所定の周波数以外に共振点が存在しないので、ＳＡＷ共振子からは不要な雑音が発生せず、これに起因するジッタを発生することがないという効果が得られる。ＳＡＷ共振子は共振周波数が数１００ＭＨｚ〜数ＧＨｚであり、高周波発振回路に用いられる。
【００４１】
発振用差動増幅器２１、出力用差動増幅器２２、帰還バッファ用差動増幅器２３は、それぞれ、図３に示すようなＥＣＬラインレシーバ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ：エミッタ結合論理）用いた差動増幅回路である。このＥＣＬラインレシーバは、非反転及び反転の差動入力及び差動出力を有する差動増幅回路であり、低消費電力、かつ、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａのような高速で動作させる必要がある発振器に用いられる。又、このＥＣＬラインレシーバのエミッタ終端抵抗Ｒ６，Ｒ７がＩＣチップ１０の外付け用抵抗であるので、これに接続する負荷回路に応じてエミッタ終端抵抗Ｒ６，Ｒ７に流れる電流の増減、即ち、その抵抗値を変更させるだけでよく、ＩＣチップ１０を変更する必要がない。尚、ＩＣチップの変更は、発振回路用のＩＣ開発やＩＣの製造工数が発生するが、エミッタ終端抵抗の変更はそれらの工数をなくす効果もある。
【００４２】
この発振用差動増幅器２１の非反転入力端子Ｄ１には、共振信号を生成し、出力するＳＡＷ共振子Ｘの正帰還発振ループ後段側の端子が接続されている。又、発振用差動増幅器２１の非反転入力端子Ｄ１と反転入力端子Ｄ２との間には、それぞれの入力端子間に所定の電位差を発生させるためのインピーダンス回路（Ｚｄ）１２が接続されている。さらに発振用差動増幅器２１の反転入力端子Ｄ２にはバイアス電圧ＶＢＢが印加される。
【００４３】
発振用差動増幅器２１の非反転出力端子には、帰還バッファ用差動増幅器２３の非反転入力端子が接続され、発振用差動増幅器２１の反転出力端子には、帰還バッファ用差動増幅器２３の反転入力端子が接続される。この場合において、帰還バッファ用差動増幅器２３の非反転出力端子Ｑ１は、図１に示す分周回路７（第１のバンドパスフィルタ６ａ経由）へのＰＬＬ帰還ループ用出力として機能し、非反転出力端子Ｑ２から出力される信号は電圧制御移相回路１１（第２のバンドパスフィルタ６ｂ経由）に入力される。尚、非反転出力端子Ｑ１は電圧制御移相回路１１（第２のバンドパスフィルタ６ｂ経由）への出力として、反転出力端子Ｑ２は外部の分周回路７（第１のバンドパスフィルタ６ａ経由）へのＰＬＬ帰還ループ出力としてもよい。
【００４４】
発振用差動増幅器２１の非反転出力端子および反転出力端子の後段には、出力用差動増幅器２２が接続される。
【００４５】
出力用差動増幅器２２は、２つの出力端子ＯＵＴ＋／ＯＵＴ−を介して接続される図示しない負荷回路からの影響を防止するもので、発振用差動増幅器２１の出力端子から出力された発振信号を波形整形し、例えば６２２．０８ＭＨｚのクロック信号Ｆ２として出力する出力回路である。
【００４６】
電圧制御移相回路１１では、制御電圧端子Ｖｔを介して図１に示すループフィルタ４から出力された制御電圧Ｖｃが入力され、正帰還発振ループにおける位相量が制御される。
【００４７】
以上、説明した電圧制御型ＳＡＷ発振器（ＶＣＳＯ）において、３つの差動増幅器２１〜２３を含むＩＣチップ１０は、汎用の集積回路として製品化され、容易に入手できるので、ＩＣチップ１０を開発する工数の削減を図ることができる。
【００４８】
また、ＳＡＷ共振子Ｘを含めて、ディスクリート部品により構成されたクロック変換回路１Ａを実現する場合、位相比較部３とループフィルタ４も同様にＩＣ化することができる。このため、このＩＣ化されたブロックからの出力とＰＬＬ帰還ループ間の相互干渉をなくすことができるという効果がある。
【００４９】
Ｃ．バンドパスフィルタの構成とその機能・効果
第１の実施形態に係るバンドパスフィルタの構成とその機能・効果について、図４，図５を参照して説明する。
【００５０】
図４（ａ）は、抵抗とコンデンサからなるバンドパスフィルタの構成を、（ｂ）はその周波数特性を示す図である。図２に示すように、第１のバンドパスフィルタ６ａは、ＰＬＬ帰還ループ用出力端子ＬＰ０に接続し、第２のバンドパスフィルタ６ｂ（第１の濾波手段）は、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａの正帰還発振ループに接続される。構成上の特徴は、図４（ａ）に示すような３つの受動素子からなる簡易な構成のバンドパスフィルタを電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａ内の帰還バッファ用差動増幅器２３の出力端子Ｑ１，Ｑ２のそれぞれに接続する点にある。そして、特性上の特徴は、第１及び第２のバンドパスフィルタ６ａ，６ｂそれぞれの周波数特性が、ともに図４（ｂ）に示すような同じ周波数特性を有している点にある。即ち、低周波領域におけるカットオフ周波数ｆｃ１及び高周波領域におけるカットオフ周波数ｆｃ２がそれぞれ同じ周波数のバンドパスフィルタである。
【００５１】
同一の周波数特性を有する第１及び第２のバンドパスフィルタ６ａ，６ｂを帰還バッファ用差動増幅器２３の後段に接続することで、電圧制御移相回路と分周回路（これのバイアス回路）を直結することによるインピーダンスの不整合を防止できる。即ち、そのような構成を採れば、インピーダンスの不整合による反射信号が図示しない電源線や信号線を介して図２に示すＩＣチップ１０に雑音として帰還することがなくなり、この雑音に起因するジッタの発生を抑制できる。
【００５２】
又、フィルタの機能としてバンドパスフィルタとすることにより、帰還バッファ用差動増幅器２３の出力の差動成分により発生する数ＭＨｚ帯までの低周波雑音を除去し、あるいは、同相成分に起因する、クロック周波数の整数倍の高周波雑音を除去することができる。
【００５３】
又、同一の周波数特性とすることは、第１及び第２のバンドパスフィルタ６ａ，６ｂを構成する２つの抵抗Ｒ８、Ｒ９の抵抗値及びコンデンサＣ０の容量値がそれぞれ同じ値とすることで、それぞれの入力インピーダンスが同一となることは言うまでもない。
【００５４】
尚、第１のバンドパスフィルタ６ａは、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａの内部に構成されてもよい。
【００５５】
次に、他のバンドパスフィルタの構成例について説明する。
図５は、別の機能と兼用させてバンドパスフィルタを構成した場合の回路図である。図５（ａ）は、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａのＰＬＬ帰還ループ用出力端子ＬＰ０に接続され、図１に示す分周回路７の図示しないバイアス回路と兼用させた場合における第１のバンドパスフィルタ６ａの回路図である。
図５（ｂ）は、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａの正帰還発振ループ側に接続される電圧制御移相回路１１と兼用させた場合における第２のバンドパスフィルタ６ｂの回路図である。
【００５６】
図５（ａ）に示した第１のバンドパスフィルタ６ａは、図３に示したＥＣＬラインレシーバの出力端子ＯＵＴ＋に接続されるエミッタ終端抵抗Ｒ７、ＤＣカット用のコンデンサＣ１、分周回路７のバイアス抵抗として使用される抵抗Ｒ１０，Ｒ１１とから構成される。この場合、図４（ａ）の構成の、抵抗Ｒ８、コンデンサＣ０、抵抗Ｒ９とに対応するのが、図５の（ａ）の抵抗Ｒ７、コンデンサＣ１、抵抗Ｒ１０のそれぞれである。
【００５７】
図５（ｂ）に示した第２のバンドパスフィルタ６ｂの構成は、可変容量ダイオードＣｖのカソードが入力抵抗Ｒ１３を介して制御電圧端子Ｖｔに接続され、そのアノードはバイアス用の抵抗Ｒ１２を介してグランドに接地される。そして、可変容量ダイオードＣｖのカソードとＤＣカット用のコンデンサＣ２が接続される。又、抵抗Ｒ６は、図３で示したＥＣＬラインレシーバの出力端子ＯＵＴ−に接続されるエミッタ終端抵抗としても使用される。この場合も同様に、図４（ａ）の構成の、抵抗Ｒ８、コンデンサＣ０、抵抗Ｒ９に対応するのが、図５（ｂ）の抵抗Ｒ６、可変容量ダイオードＣｖ、抵抗Ｒ１２のそれぞれである。
【００５８】
以上説明したように、分周回路のバイアス回路や電圧制御移相回路と兼用させることで新たな部品を追加することなくバンドパスフィルタを構成することができる。
【００５９】
（１−２）第１の実施形態の動作
次に、図１，図２に基づいて、本発明における第１の実施形態の動作について説明する。
【００６０】
図１において、図示しない外部装置からジッタを含むクロック信号Ｆ１が入力端子ＣＫから分周回路２に入力され、Ｍ分周されたクロック信号Ｓ１が位相比較部３に入力される。又、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａの帰還バッファ用差動増幅器２３の出力信号Ｓ５は、ＰＬＬ帰還ループ用出力端子ＬＰｏに接続された第１のバンドパスフィルタ６ａを介して分周回路７に入力され、Ｎ分周されたクロック信号Ｓ４として位相比較部３に入力される。分周されたこれらのクロック信号Ｓ１とＳ４とが位相比較部３で比較され、その位相差信号Ｓ２はループフィルタ４に出力される。ループフィルタ４ではこの位相差信号Ｓ２を平滑化し、制御電圧Ｖｃとして電圧制御型ＳＡＷ発振器（ＶＣＳＯ）５ａに出力される。
【００６１】
図２に示す電圧制御移相回路１１において、制御電圧端子Ｖｔから入力されたこの制御電圧Ｖｃに基づいて、帰還バッファ用差動増幅器２３の反転出力端子から第２のバンドパスフィルタ６ｂを介して出力されたクロック信号Ｓ６の位相が適切な位相に調整される。適切な位相に調整されたもう一つのクロック信号Ｓ５は、帰還バッファ用差動増幅器２３の非反転出力端子Ｑ１を介してＰＬＬ帰還ループ出力端子ＬＰｏから出力される。そして、第１のバンドパスフィルタ６ａを介して出力されるＰＬＬ帰還ループ用出力信号Ｓ３は、分周回路７で分周され位相比較部３に基準信号Ｓ４として入力される。
【００６２】
クロック変換回路１Ａにおいて、以上説明したような動作が繰り返して行われる。
【００６３】
（１−３）第１の実施形態から得られる効果
次に、本発明の第１の実施形態から得られる効果について説明する。
本発明に係る第１の実施形態によれば、以下のような効果が得られる。
【００６４】
上記で説明したように、電圧制御型ＳＡＷ発振器（ＶＣＳＯ）の帰還バッファ用差動増幅器のいずれかの出力端子から出力される出力信号をＰＬＬ帰還ループ用出力信号としている。このＰＬＬ帰還ループ用出力信号を帰還バッファ用差動増幅器から出力することで、外部に出力されるクロック信号とＰＬＬ帰還ループ用のクロック信号が完全に分離される。この結果、従来のように相互に影響を及ぼしあって出力振幅のレベルが低下することがなく、又、差動増幅器の場合の非反転及び反転の出力端子間における出力振幅のアンバランスや位相差を回避できるという効果が得られる。
【００６５】
又、上述の影響を回避するために、電圧制御型発振回路の出力部に個別部品を使用した出力バッファを挿入する必要がなくなり、部品点数が削減され小型化を図ることができるという効果が得られる。
【００６６】
又、帰還バッファ用差動増幅器の出力端子に正帰還発振ループとＰＬＬ帰還ループという２つの特性が異なる負荷を接続するような場合、インピーダンス不整合による反射に起因した雑音が発生しジッタを増加させる虞がある。この問題に対して、２つのバンドパスフィルタを接続し２つの回路間でインピーダンス整合を取る。これにより、インピーダンス不整合により発生する雑音を防止し、自己に起因するジッタの発生を回避することができるという効果が得られる。
【００６７】
そして、同一の周波数特性を有するバンドパスフィルタとすることにより、帰還バッファ用差動増幅器の出力の差動成分により発生する数ＭＨｚ帯までの低周波雑音を除去できる。併せて、同相成分に起因する、クロック周波数の整数倍の高周波雑音を除去でき、これらの雑音に起因するジッタの発生を回避することができるという効果が得られる。
【００６８】
さらに、２つのバンドパスフィルタは、それぞれ、電圧制御移相回路、又は、分周回路のバイアス回路と兼用させて構成しているので、独立して構成した場合と比較して、新たな部品を追加する必要がない。これにより、本発明によるクロック変換回路の大型化を抑制し、小型化できるという効果が得られる。
【００６９】
（２）第２の実施形態
次に、本発明の第２の実施形態について説明する。
図６は、以上説明した第１の実施形態に係る発振回路１Ａを適用したクロック変換回路６３を用いた、１０．３１２５ギガビット／秒における光ネットワーク向けの光トランシーバ用モジュール６０の概略構成を示す図である。
【００７０】
この光トランシーバ用モジュール６０は、例えば、サーバ用コンピュータと光ネットワークとの間で、光／電気変換及び電気／光変換と多重化及び多重分離のためのインターフェース機能を実現するものである。
【００７１】
図６に示すように、例えば、多重分離化部６４で抽出されたジッタの多い低周波クロック信号ＲＬＣＫが、外部からの制御信号ＣＯＮＴにより選択部６６で選択される。選択されたこのジッタの多い低周波クロック信号ＲＬＣＫは、本発明に係るクロック変換回路６３において、ジッタが低減された高周波のクロック信号ＲＨＣＫに変換される。そして、このクロック信号ＲＨＣＫは、多重化部ＭＵＸ６１において、Ｎ個の送信データＴｘＤＡＴＡを１つの送信データとして多重化するための基準クロック信号として用いられる。
【００７２】
ここで、光トランシーバ用モジュール６０の動作について、図６を参照して説明する。
【００７３】
本発明に係るクロック変換回路６３は、選択部６６により選択された低周波数の外部クロック信号（ＴｘＲＥＦ）を高周波数のクロック信号に変換する。例えば、選択部６６が６４ＫＨｚ〜１５５．５２ＭＨｚの低周波数の外部クロック信号（ＴｘＲＥＦ）を選択して、クロック変換回路６３へ供給する。そして、クロック変換回路６３は、６００ＭＨｚ帯の６２２．０８ＭＨｚの高周波数のクロック信号に変換して多重化部６１へ供給する。これにより、電気／光変換部６２では１０ＧＨｚ帯（ＯＣ−１９２）の光信号が光伝送路へ送出される。
【００７４】
また、多重分離化部６４は、ＣＤＲ（Ｃｌｏｃｋ　ａｎｄ　Ｄａｔａ　Ｒｅｃｏｖｅｒｙ）機能により、光／電気変換部６５で、受信した光信号（ＯＰＩＮ）から変換された電気信号のデータから高周波数のクロック信号を抽出する。選択部６６がクロック信号（ＲＣＬＫ）を選択した場合は、ジッタを多く含むクロック信号（ＲＣＬＫ）が、クロック変換回路６３でジッタの少ない高周波数のクロック信号に変換され、多重化部６１へ供給される。
【００７５】
つまり、本発明に係るクロック変換回路６３を光トランシーバ用モジュール６０に用いると、ジッタを多く含んだクロック信号を入力した場合、自己に起因するジッタを発生することのない、本発明に係るクロック変換回路６３により、非常にジッタの少ない高周波数のクロック信号に変換して多重化部６１へ供給することができる。これにより、多重化部６１において多重化する送信データ（ＴｘＤＡＴＡ×Ｎ）とクロック信号との間におけるタイミングマージンが確保されるので、多重化部６１の送信データの誤動作を防止することができるという効果が得られる。
【００７６】
又、動画像のような大量のデータが伝送できる１０．３１２５ギガビット／秒に代表される高速なネットワークシステムにおいて、安定した動作を容易に確保することができるという効果が得られる。
【００７７】
（３）変形例
本願発明は、上述した実施形態に限らず種々の態様にて実施することができる。例えば、以下のような変形実施が可能である。
【００７８】
（第１変形例）
図２において、インピーダンス回路を介して発振周波数を有する信号を発振用差動増幅器の非反転入力端子に、又、バイアス電圧ＶＢＢを反転入力端子に入力した場合について説明した。その発振信号を発振用差動増幅器２１の反転入力端子に入力し、バイアス電圧ＶＢＢは非反転入力端子に入力する構成としてもよい。
【００７９】
（第２変形例）
第１の実施形態における増幅器は、バイポーラトランジスタを使用して構成した実施例を示し説明したが、トランジスタの種類が異なるＭＯＳトランジスタにより構成してもよい。
【００８０】
（第３変形例）
又、第２の実施形態での発振回路をネットワーク用の光インターフェースモジュールに用いる場合について説明したが、それ以外の発振回路、特に高周波発振回路を必要とする携帯電話などの無線通信機器など各種電子機器に適用することが可能である。
【００８１】
（第４変形例）
又、基準クロック源として、ＳＡＷ共振子、いわゆる弾性表面波素子を用いて、クロック変換回路を説明したが、それに代えてＡＴカット型水晶振動子を用いた構成としてもよい。
【００８２】
（第５変形例）
水晶振動子、セラミック振動子やＳＡＷ共振子等の圧電振動子を構成する圧電材料について、水晶の他、他の圧電材料としてランガサイトや四ほう酸リチウムを用いた構成としてもよい。
【００８３】
【発明の効果】
以上説明したように、電圧制御型ＳＡＷ発振器内の帰還バッファ用差動増幅器が備える複数の出力端子いずれからの出力信号をＰＬＬ帰還ループ用出力信号とした構成を採用している。このような構成を採用することにより、負荷回路と相互に影響を及ぼしあって出力振幅のレベルが低下することがなく、又、差動増幅器の場合の非反転及び反転の出力端子間における出力振幅のアンバランスや位相差を回避できるという効果がある。
【００８４】
又、その相互の影響を回避するための、電圧制御型ＳＡＷ発振器の出力部に個別部品による出力バッファを挿入する必要がなくなり、部品点数を削減することができ小型化が図られるという効果がある。
【００８５】
又、電圧制御型ＳＡＷ発振器の帰還バッファ用差動増幅器が備える出力端子のそれぞれに接続される負荷特性が異なるため、同一の周波数特性を有する２つのバンドパスフィルタをその出力端子それぞれに接続している。この２つバンドパスフィルタにより、インピーダンス不整合により発生する雑音を防止し、自己に起因するジッタの発生を回避することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態によるクロック変換回路の構成を示すブロック図である。
【図２】本発明の第１の実施形態による電圧制御型ＳＡＷ発振器（ＶＣＳＯ）の構成を示すブロック図である。
【図３】ＥＣＬラインレシーバの回路構成を示す回路図である。
【図４】本発明の第１の実施形態によるバンドパスフィルタの構成、及びその周波数特性を示す図である。
【図５】（ａ）は、分周回路のバイアス回路と兼用させたバンドパスフィルタ、（ｂ）は、電圧制御移相回路と兼用させたバンドパスフィルタのそれぞれの構成を示す回路図である。
【図６】第１の実施形態に係るクロック変換回路を用いた、１０．３１２５ギガビットにおける光ネットワーク向けの光トランシーバ用モジュールの概略構成を示す図である。
【図７】従来のクロック変換回路の構成を示すブロック図である。
【図８】電圧制御型発振回路の出力をクロック変換回路の出力とＰＬＬ回路のＰＬＬ帰還ループ出力として併用させたクロック変換回路の構成を示すブロック図である。
【符号の説明】
１Ａ，１Ｂ・・・クロック変換回路、
２・・・分周回路（分周比１／Ｍ）
３・・・位相比較部
４・・・ループフィルタ
５ａ，５ｂ・・・電圧制御型ＳＡＷ発振器
１０・・・ＩＣチップ
２１・・・発振用差動増幅器
２２・・・出力用差動増幅器
２３・・・帰還用バッファ差動増幅器
６ｂ・・・第２のバンドパスフィルタ（第２の濾波手段）
１１・・・電圧制御移相回路、
Ｃｖ・・・可変容量ダイオード
Ｃ２・・・ＡＣ結合用コンデンサ
Ｘ・・・ＳＡＷ共振子
１２・・・インピーダンス回路
６ａ・・・第１のバンドパスフィルタ（第１の濾波手段）
７・・・分周回路（分周比１／Ｎ）
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７，Ｒ８・・・抵抗
Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３・・・抵抗
Ｃ０，Ｃ１・・・コンデンサ
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５・・・トランジスタ
６０・・・光トランシーバ用モジュール
６１・・・多重化部
６２・・・電気／光変換部
６３・・・クロック変換回路
６４・・・多重分離化部
６５・・・光／電気変換部
６６・・・選択部
【図１】
2004120352.tif 000003
【図２】
2004120352.tif 000004
【図３】
2004120352.tif 000005
【図４】
2004120352.tif 000006
【図５】
2004120352.tif 000007
【図６】
2004120352.tif 000008
【図７】
2004120352.tif 000009
【図８】
2004120352.tif 000010