【事件の表示】
　平成１０年特許願第２８７１２９号「アドレス変換回路およびアドレス変換システム」拒絶査定不服審判事件〔平成１１年　９月１７日出願公開、特開平１１−２４９９６９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
Ｉ．手続の経緯・本願発明
  本願は、平成１０年１０月８日（優先権主張平成９年１０月９日）の出願であって、平成１３年２月２１日付で拒絶査定がなされ、これに対し、同年３月２８日に拒絶査定に対する審判請求がなされるとともに、同年４月２５日付で手続補正がなされたものである。
　
ＩＩ．平成１３年４月２５日付の手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成１３年４月２５日付の手続補正を却下する。
　
［理由］
１．補正後の本願発明
　本件補正による補正後の請求項１に係る発明は、以下のとおりの事項により特定されるものである。
「論理アドレスを物理アドレスに変換し前記物理アドレスをメモリへ送出するアドレス変換回路であって、前記メモリは、通常アドレスを有する通常メモリアレイと、前記通常メモリアレイ中の不良メモリセルに対応する不良アドレスを代替して前記メモリの容量を保証するための冗長アドレスを有する冗長メモリアレイとを有しており、前記論理アドレスを前記通常メモリアレイ中の第１物理アドレスに変換し前記第１物理アドレスを出力するアドレス変換部と、前記メモリの前記不良メモリセルに対応する前記不良アドレスを記憶する第１の不良アドレス記憶部と、前記第１物理アドレスと前記不良アドレスとの比較結果が一致したことに応答して、前記第１物理アドレスを前記冗長アドレスに対応する第２物理アドレスに置換して前記メモリに送出する冗長判定回路と、前記メモリに設けられ、前記不良アドレスを記憶する不揮発性のメモリ手段である第２の不良アドレス記憶部から前記不良アドレスを前記第１の不良アドレス記憶部にロードする手段とを備え、前記冗長判定回路は、前記比較結果が一致した場合には前記冗長メモリアレイへのアクセスを表すモード信号を前記メモリに送出し、前記比較結果が一致していない場合には前記通常メモリアレイへのアクセスを表すモード信号を前記メモリに送出するモード信号出力部を備えるアドレス変換回路。」
　
　上記補正は、（１）本願の請求項１に係る発明を特定する事項である「冗長判定回路」を「冗長判定回路は、前記比較結果が一致した場合には前記冗長メモリアレイへのアクセスを表すモード信号を前記メモリに送出し、前記比較結果が一致していない場合には前記通常メモリアレイへのアクセスを表すモード信号を前記メモリに送出するモード信号出力部を備える」との限定を付加するものであり、また、（２）「通常アドレス」を「通常アドレスを有する通常メモリアレイ」と補正し、「冗長アドレス」を「冗長アドレスを有する冗長メモリアレイ」と補正するものであって、上記（１）の補正は特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当し、上記（２）の補正は誤記の訂正に該当する。
　
　そこで、本件補正後の請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
２．刊行物記載の発明
　原査定の拒絶の理由に引用された下記の刊行物には、以下の事項が記載されている。
（１）刊行物１（特開昭５５−４５１６９号公報）
ア．「情報を記憶する手段と、この記憶手段から読み出される情報をもとにその故障アドレスを格納する故障アドレス格納手段と、前記記憶手段をアクセスするために外部から与えられるアクセス用アドレスと前記故障アドレス格納手段から与えられる故障アドレスとを比較する比較手段と、この比較手段での比較結果が一致したときに前記アクセス用アドレスを前記記憶手段の未使用アドレスに変換する変換手段と、この変換手段で変換されたアドレスに対応する前記記憶手段内のアドレスにアクセスを行なう手段とから構成されたことを特徴とする記憶装置。」（特許請求の範囲）
　
イ．「本発明は情報処理装置における記憶装置に関する。」（第１頁右下欄第２行〜３行）
　
ウ．「本発明の目的は記憶装置における回復不可能な障害の発生したときにその対応処理を連続的に行わせしめ装置の稼働性を向上させた記憶装置を提供することにある。」（第２頁右上欄第１行〜４行）
　
エ．「本発明の装置は、情報を記憶する記憶手段と、この記憶手段から読み出される情報をもとにその故障アドレスを格納する故障アドレス格納手段と、前記記憶手段をアクセスするために外部から与えられるアクセス用アドレスと前記故障アドレス格納手段から与えられる故障アドレスとを比較する比較手段と、この比較手段での比較結果が一致したときに前記アクセス用アドレスを前記記憶手段の未使用アドレスに変換する変換手段と、この変換手段で変換されたアドレスに対応する前記記憶手段内のアドレスにアクセスを行なう手段とから構成されている。」（第２頁右上欄第５行〜１８行）
　
オ．「本発明には、障害アドレスへのアクセスを代替未使用アドレスへのアクセスに自動的に変換することにより未使用部分を有効に利用しかつ障害発生時の処理の連続性を改善しかつ記憶装置の稼働性を向上させることができるという効果がある。」（第３頁右下欄第１０行〜１４行）
　
カ．「本発明の記憶装置における情報を蓄えるメモリ１は２ｍ語の容量をもっている。このメモリ１には情報処理装置６からの書込みデータ１０１が書き込まれかつここから情報処理装置６の読出しデータ１０２が送出される（以後、書込み動作および読出し動作をまとめてアクセスと称する）。」（第２頁右上欄第２０行〜左下欄第６行）
　
キ．「アドレス線１０３ではブロック内アドレスがメモリ１に与えられ、アドレス線１０４ではブロックアドレスがメモリ１に与えられる。」（第２頁左下欄第１４行〜１６行）
　
ク．「前記アドレス線１０３は情報処理装置６とメモリ１との間で直接接続されるが、アドレス線１０４の一つはアドレス切替回路２と接続される。このアドレス切替回路２は比較回路３の出力１０９の指示により前記アドレス線１０４または代替アドレスレジスタ５の出力１１１を選択し出力１０５としてメモリに与える。」（第２頁左下欄第１７行〜右下欄第３行）
　
ケ．「前記代替アドレスレジスタ５には、前記メモリ１内の代替未使用ブロックを示すように記憶装置の初期設定時にアドレス線１０４から線１１０を介して与えられる代替未使用ブロックアドレスが格納指示１１４で格納される。」（第２頁右下欄第４行〜８行）
　
コ．「前記メモリ１のある語に対するアクセス時に読出しデータ１０２の与えられた情報処理装置６がその読出しデータの記憶された記憶装置の記憶位置に障害を検出した場合、まず自動訂正または再試行により回復可能であるかどうかが試される。回復処理が成功すれば処理は続行される。しかし前記方法での回復処理が不可能なときには、まず、該障害ブロックアドレスが線１０６を介して格納指示１１２で障害アドレスレジスタ４に格納される。そして比較回路３に与えられる制御信号１１３の指示により、線１０７を介して与えられるメモリ１へのアクセスのブロックアドレスと前記障害アドレスレジスタ４の出力１０８との比較が行われる。」（第２頁右下欄第１５〜第３頁左上欄第８行）
　
サ．「前記比較回路３で一致が検出されない時には出力１０９によりアドレス切替回路２の出力１０５にアクセスのブロックアドレス１０４が選択され、一致が検出された場合には代替アドレスレジスタ５の出力１１１が選択される。」（第３頁左上欄第８行〜１２行）
　
シ．「アドレスの指定場所に順次書き込まれて行われるアドレス線１０４に該障害ブロックアドレスが与えられると比較回路３で一致が検出されこの比較結果１０９によりアドレス切替回路２で該障害ブロックアドレスの代りに代替未使用ブロックを示す代替アドレスレジスタ５のアドレス１１１がメモリに送られ、メモリ１の前記代替未使用ブロック１２０に該障害ブロック１２１への情報が書き込まれる。」（第３頁左上欄第１６行〜右上欄第４行）
　
ス．「このようにして初期設定動作が完了すると処理が再開され、以後全てのメモリ１の該障害ブロック１２１へのアクセスは上記手順に従い代替未使用ブロック１２０に対して行なわれる。」（第３頁右上欄第４行〜８行）　
　
　上記ア．〜オ．の事項を参照すると、刊行物１には、
　情報を記憶する記憶手段と、この記憶手段から読み出される情報をもとにその故障アドレスを格納する故障アドレス格納手段と、前記記憶手段をアクセスするために外部から与えられるアクセス用アドレスと前記故障アドレス格納手段から与えられる故障アドレスとを比較する比較手段と、この比較手段での比較結果が一致したときに前記アクセス用アドレスを前記記憶手段の未使用アドレスに変換する変換手段と、この変換手段で変換されたアドレスに対応する前記記憶手段内のアドレスにアクセスを行なう手段とから構成されたことを特徴とする記憶装置が記載されている。
　
　また、上記カ．〜ス．の事項を参照すると、刊行物１には、
　記憶装置における情報を蓄えるメモリ１には、情報処理装置６からの書込みデータ１０１が書き込まれかつここから情報処理装置６の読出しデータ１０２が送出され、この書込み動作および読出し動作をまとめてアクセスと称し、
　アドレス線１０３ではブロック内アドレスがメモリ１に与えられ、アドレス線１０４ではブロックアドレスがメモリ１に与えられ、
　前記アドレス線１０３は情報処理装置６とメモリ１との間で直接接続されるが、アドレス線１０４の一つはアドレス切替回路２と接続され、
　アドレス切替回路２は比較回路３の出力１０９の指示により前記アドレス線１０４または代替アドレスレジスタ５の出力１１１を選択し出力１０５としてメモリに与え、
　前記代替アドレスレジスタ５には、前記メモリ１内の代替未使用ブロックを示すように記憶装置の初期設定時にアドレス線１０４から線１１０を介して与えられる代替未使用ブロックアドレスが格納指示１１４で格納され、
　前記メモリ１のある語に対するアクセス時に読出しデータ１０２の与えられた情報処理装置６がその読出しデータの記憶された記憶装置の記憶位置に障害を検出した場合、まず自動訂正または再試行により回復可能であるかどうかが試され、回復処理が成功すれば処理は続行され、前記方法での回復処理が不可能なときには、まず、該障害ブロックアドレスが線１０６を介して格納指示１１２で障害アドレスレジスタ４に格納され、比較回路３に与えられる制御信号１１３の指示により、線１０７を介して与えられるメモリ１へのアクセスのブロックアドレスと前記障害アドレスレジスタ４の出力１０８との比較が行われ、
　前記比較回路３で一致が検出されない時には出力１０９によりアドレス切替回路２の出力１０５にアクセスのブロックアドレス１０４が選択され、一致が検出された場合には代替アドレスレジスタ５の出力１１１が選択され、
　アドレスの指定場所に順次書き込まれて行われるアドレス線１０４に該障害ブロックアドレスが与えられると比較回路３で一致が検出されこの比較結果１０９によりアドレス切替回路２で該障害ブロックアドレスの代りに代替未使用ブロックを示す代替アドレスレジスタ５のアドレス１１１がメモリに送られ、メモリ１の前記代替未使用ブロック１２０に該障害ブロック１２１への情報が書き込まれ、
　このようにして初期設定動作が完了すると処理が再開され、以後全てのメモリ１の該障害ブロック１２１へのアクセスは上記手順に従い代替未使用ブロック１２０に対して行なわれることが記載されている。
　
　以上を勘案すると、刊行物１には、
　情報処理装置６からのブロック内アドレスがアドレス線１０３でメモリ１に与えられ、ブロックアドレスがアドレス線１０４ではメモリ１に与えられる記憶装置であって、
　前記メモリ１は、
　アクセスのブロックアドレス１０４により選択される複数のメモリブロックと、
　前記複数のメモリブロックの中の障害ブロック１２１に対応する障害ブロックアドレスを代替する代替アドレスを有する代替未使用ブロック１２０とを有しており、
　前記メモリ１の前記障害ブロック１２１に対応する前記障害ブロックアドレスを記憶する障害アドレスレジスタ４と、
　前記情報処理装置６からのブロックアドレスと前記障害ブロックアドレスを比較する比較回路３と、比較回路３により比較結果の一致が検出された場合には、この比較結果１０９により該障害ブロックアドレスの代りに代替未使用ブロックを示す代替アドレスレジスタ５のアドレス１１１をメモリに送るアドレス切替回路２と、を備える記憶装置（以下、「刊行物１記載の発明」という。）が記載されている。
　
（２）刊行物２（特開平４−３６９７５０号公報）には、以下の事項が記載されている。
ア．「【請求項１】複数の半導体メモリを備える半導体メモリシステムにおいて、前記半導体メモリの不良メモリセルのアドレスを書込むべく半導体メモリに設けている不良アドレス記憶部と、該不良アドレス記憶部のアドレスを読出す手段と、読出したアドレスを記憶する記憶手段と、アクセスすべきアドレスが前記記憶手段に記憶されているか否かを判断する手段と、記憶手段に記憶されているアドレスを該記憶手段に記憶されていない他のアドレスに変換する手段とを備え、アクセスする場合のアドレスが記憶手段に記憶されているときは、それに記憶されていないアドレスのメモリセルをアクセスすべく構成してあることを特徴とする半導体メモリシステム。」
　
イ．「【産業上の利用分野】本発明は複数の半導体メモリを備える半導体メモリシステムに関するものである。」
　
ウ．「【発明が解決しようとする課題】ところで、記憶容量が大容量の半導体メモリに冗長のための予備メモリセルを搭載した場合は、半導体メモリが大型化するとともに高価になるという問題がある。」
　
エ．「【課題を解決するための手段】本発明に係る半導体メモリシステムは、複数の半導体メモリを備える半導体メモリシステムにおいて、前記半導体メモリの不良メモリセルのアドレスを書込むべく半導体メモリに設けている不良アドレス記憶部と、該不良アドレス記憶部のアドレスを読出す手段と、読出したアドレスを記憶する記憶手段と、アクセスすべきアドレスが前記記憶手段に記憶されているか否かを判断する手段と、記憶手段に記憶されているアドレスを該記憶手段に記憶されていない他のアドレスに変換する手段とを備え、アクセスする場合のアドレスが記憶手段に記憶されているときは、それに記憶されていないアドレスのメモリセルをアクセスすべく構成してあることを特徴とする。」
　
オ．「【発明の効果】以上詳述したように本発明によれば、不良メモリセルがあり、また冗長のためのメモリセルを設けていない不良品の安価な半導体メモリを用いて記憶容量が大容量の半導体メモリシステムを安価に提供できる。また不良メモリセルがある半導体メモリに、予備メモリを設けずに、その半導体メモリをそのまま活用することができる等の優れた効果を奏する。」
　
カ．「【００１５】コントロ−ル部２には記憶部２ａと、アドレス変換部２ｂとを設けている。コントロ−ル部２からチツプイネ−ブル信号＃ＣＥ１が第１の半導体メモリＭ１に、チツプイネ−ブル信号＃ＣＥ２が第２の半導体メモリＭ２に、チツプイネ−ブル信号＃ＣＥ３が第３の半導体メモリＭ３　に各別に与えられる。【００１６】またコントロ−ル部２からアドレスバスを介してアドレスＡＤが半導体メモリＭ１，Ｍ２，Ｍ３に夫々与えられる。半導体メモリＭ１，Ｍ２，Ｍ３の夫々には、不良メモリセルのアドレスを書込むための不良アドレス記憶部たるＲＯＭ１０を設けている。」
　
キ．「【００２３】その読出しによつて、不良アドレスデ−タＦ０２が得られたか否かを判断し（Ｓ９）、「Ｈ」レベルの不良アドレスデ−タＦ０２が得られたと判断すると、不良アドレスデ−タＦ０２及びその半導体メモリＭ２　の特定番号をコントロ−ル部２の記憶部２ａに記憶する（Ｓ１０）　。」
　
　上記ア．〜オ．の事項を参照すると、刊行物２には、
　複数の半導体メモリを備える半導体メモリシステムにおいて、前記半導体メモリの不良メモリセルのアドレスを書込むべく半導体メモリに設けている不良アドレス記憶部と、該不良アドレス記憶部のアドレスを読出す手段と、読出したアドレスを記憶する記憶手段と、アクセスすべきアドレスが前記記憶手段に記憶されているか否かを判断する手段と、記憶手段に記憶されているアドレスを該記憶手段に記憶されていない他のアドレスに変換する手段とを備え、アクセスする場合のアドレスが記憶手段に記憶されているときは、それに記憶されていないアドレスのメモリセルをアクセスすべく構成してあることを特徴とする半導体メモリシステムが記載されている。
　
　また、上記カ．〜キ．の事項を参照すると、刊行物２には、
　コントロ−ル部２には記憶部２ａと、アドレス変換部２ｂとを設け、
　半導体メモリＭ１，Ｍ２，Ｍ３の夫々には、不良メモリセルのアドレスを書込むための不良アドレス記憶部たるＲＯＭ１０を設け、
　不良アドレス記憶部たるＲＯＭ１０から読み出された不良アドレスデ−タ及びその半導体メモリの特定番号をコントロ−ル部２の記憶部２ａに記憶することが記載されている。
　
　以上を勘案すると、刊行物２には、
　半導体メモリの不良メモリセルのアドレスを書込むべく半導体メモリに設けている不良アドレス記憶部と、該不良アドレス記憶部のアドレスを読出す手段と、読出したアドレスを記憶する記憶手段と、アクセスすべきアドレスが前記記憶手段に記憶されているか否かを判断する手段と、記憶手段に記憶されているアドレスを該記憶手段に記憶されていない他のアドレスに変換する手段とを備え、アクセスする場合のアドレスが記憶手段に記憶されているときは、それに記憶されていないアドレスのメモリセルをアクセスすべく構成してある複数の半導体メモリを備える半導体メモリシステムにおいて、
　半導体メモリＭ１，Ｍ２，Ｍ３の夫々に設けられた不良メモリセルのアドレスを書込むための不良アドレス記憶部たるＲＯＭ１０から読み出された不良アドレスデ−タ及びその半導体メモリの特定番号をコントロ−ル部２の記憶部２ａに記憶する半導体メモリシステム（以下、「刊行物２記載の発明」という。）が記載されている。
　
３．対比
　そこで、本願補正発明と刊行物１記載の発明とを対比すると、
ア．刊行物１記載の発明の「メモリ１」は、本願補正発明の「メモリ」に対応する。
　
イ．刊行物１記載の発明の「メモリ１に送出するブロックアドレスとブロック内アドレス」は、本願補正発明の「メモリに送出する物理アドレス」に対応し、
　刊行物１記載の発明の「ブロックアドレスとブロック内アドレスを出力する情報処理装置６」は、論理アドレスと物理アドレスの変換は行っていないものの、物理アドレスを出力する情報処理装置である点では、本願補正発明の「第１物理アドレスを出力するアドレス変換部」に対応する。
　
ウ．刊行物１記載の発明の「アクセスのブロックアドレス１０４により選択される複数のメモリブロック」は、
本願補正発明の「通常アドレスを有する通常メモリアレイ」に対応する。
　
エ．刊行物１記載の発明の「前記複数のメモリブロックの中の障害ブロック１２１に対応する障害ブロックアドレスを代替する代替アドレスを有する代替未使用ブロック１２０」は、
　本願補正発明の「前記通常メモリアレイ中の不良メモリセルに対応する不良アドレスを代替して前記メモリの容量を保証するための冗長アドレスを有する冗長メモリアレイ」に対応する。
　
オ．刊行物１記載の発明の「前記メモリ１の前記障害ブロック１２１に対応する前記障害ブロックアドレスを記憶する障害アドレスレジスタ４」は、
　本願補正発明の「前記メモリの前記不良メモリセルに対応する前記不良アドレスを記憶する第１の不良アドレス記憶部」に対応する。
　
カ．刊行物１記載の発明の「前記情報処理装置６からのブロックアドレスと前記障害ブロックアドレスを比較する比較回路３と、比較回路３により比較結果の一致が検出された場合には、この比較結果１０９により該障害ブロックアドレスの代りに代替未使用ブロックを示す代替アドレスレジスタ５のアドレス１１１をメモリに送るアドレス切替回路２」は、
　本願補正発明の「前記第１物理アドレスと前記不良アドレスとの比較結果が一致したことに応答して、前記第１物理アドレスを前記冗長アドレスに対応する第２物理アドレスに置換して前記メモリに送出する冗長判定回路」に対応する。
　
キ．刊行物１記載の発明の「記憶装置」は、メモリ１、情報処理装置６、障害アドレスレジスタ４、比較回路４、代替アドレスレジスタ５、アドレス切替回路２を備えており、論理アドレスと物理アドレスの変換は行っていないものの、メモリ、物理アドレスを出力する情報処理装置、不良アドレス記憶部、冗長判定回路を備えた装置である点では、請求項１記載の発明と一致し、
　また、刊行物１記載の「記憶装置」は、未使用アドレスに変換する変換手段であるアドレス切替回路２を備えているから、アドレス変換回路である点でも本願補正発明と一致する。
　
　したがって、両者は、以下の点で一致し、以下の各点で相違する。
　
＜一致点＞
　物理アドレスをメモリへ送出するアドレス変換回路であって、
　前記メモリは、
　通常アドレスを有する通常メモリアレイと、
　前記通常メモリアレイ中の不良メモリセルに対応する不良アドレスを代替して前記メモリの容量を保証するための冗長アドレスを有する冗長メモリアレイとを有しており、
　第１物理アドレスを出力する情報処理装置と、
　前記メモリの前記不良メモリセルに対応する前記不良アドレスを記憶する第１の不良アドレス記憶部と、
　前記第１物理アドレスと前記不良アドレスとの比較結果が一致したことに応答して、前記第１物理アドレスを前記冗長アドレスに対応する第２物理アドレスに置換して前記メモリに送出する冗長判定回路と、
　を備えるアドレス変換回路。
　
＜相違点＞
（ア） 本願補正発明は、
　第１物理アドレスを出力する情報処理装置が、論理アドレスを第１物理アドレスに変換し、論理アドレスを物理アドレスに変換するアドレス変換回路であるのに対し、
　刊行物１記載の発明は、情報処理装置６は物理アドレスを出力するのみであり、記憶装置は論理アドレスを物理アドレスに変換する構成を備えていない点。
　
（イ）本願補正発明では、前記メモリに設けられ、前記不良アドレスを記憶する不揮発性のメモリ手段である第２の不良アドレス記憶部から前記不良アドレスを前記第１の不良アドレス記憶部にロードする手段を備えているのに対し、
　刊行物１記載の発明では、第２の不良アドレス記憶部とロードする手段を備えていない点。
　
（ウ）冗長判定回路が、
　本願補正発明では、前記比較結果が一致した場合には前記冗長メモリアレイへのアクセスを表すモード信号を前記メモリに送出し、前記比較結果が一致していない場合には前記通常メモリアレイへのアクセスを表すモード信号を前記メモリに送出するモード信号出力部を備えるのに対し、
　刊行物１記載の発明では、モード信号を出力していない点。
　　
４．判断
　上記の相違点（ア）については、
　情報処理装置から物理アドレスを送出するのではなく、論理アドレスを送出し、その論理アドレスを物理アドレスに変換して、記憶装置をアクセスすることは慣用技術であり、刊行物１記載の発明において、かかる慣用技術を採用して、物理アドレスを出力する情報処理装置６において、入力された論理アドレスを物理アドレスに変換して出力するように変更することは、当業者が容易に想到することができたことである。
　
　また、上記の相違点（イ）については、
　刊行物２には、
　半導体メモリの不良メモリセルのアドレスを書込むべく半導体メモリに設けている不良アドレス記憶部と、該不良アドレス記憶部のアドレスを読出す手段と、読出したアドレスを記憶する記憶手段と、アクセスすべきアドレスが前記記憶手段に記憶されているか否かを判断する手段と、記憶手段に記憶されているアドレスを該記憶手段に記憶されていない他のアドレスに変換する手段とを備え、アクセスする場合のアドレスが記憶手段に記憶されているときは、それに記憶されていないアドレスのメモリセルをアクセスすべく構成してある複数の半導体メモリを備える半導体メモリシステムにおいて、
　半導体メモリＭ１，Ｍ２，Ｍ３の夫々に設けられた不良メモリセルのアドレスを書込むための不良アドレス記憶部たるＲＯＭ１０から読み出された不良アドレスデ−タ及びその半導体メモリの特定番号をコントロ−ル部２の記憶部２ａに記憶する半導体メモリシステムが記載されており、
　
　刊行物２には、半導体メモリＭ１，Ｍ２，Ｍ３の夫々に不良メモリセルのアドレスを書込むための不良アドレス記憶部たるＲＯＭ１０（「第２の不良アドレス記憶部」に対応）を設けること、
　及び、ＲＯＭ１０から不良アドレスデータをコントロール部２の記憶部２ａに記憶（「第２の不良アドレス記憶部から不良アドレスを第１の不良アドレス記憶部のロード」に対応）することが開示されているから、
　
　刊行物２記載の発明を参照すれば、
　刊行物１記載の発明においても、情報処理装置６が読出しデータの記憶された記憶装置の記憶位置に障害を検出した場合、回復処理が不可能なときには、線１０６を障害ブロックアドレスを障害アドレスレジスタ４に格納する方式に代えて、あるいは、上記方式に加えて、
　メモリ１側に障害ブロックアドレスを記憶する領域を形成し、メモリ１内の障害ブロックアドレスのデータを、障害アドレスレジスタ４にロードする手段を採用することは当業者が容易に想到することができたことである。
　
　更に、上記の相違点（ウ）については、
　不良メモリセル等の不良メモリと置き換えて使用する冗長回路部分を有する半導体記憶装置において、通常のメモリセルアレイへのアクセスと冗長メモリセルアレイへのアクセスを識別する信号を出力することは慣用技術（例えば、特開昭６１−１２０３９９号公報の、第３頁右上欄第１４行〜左下欄第５行、不良ワードアドレスと一致した場合の選択信号ＳＲによる冗長メモリセルアレイ１０（ＭＣＡ（Ｒ））の選択を参照）であると認められ、
　
　上記の慣用技術を参照すれば、
　刊行物１記載の発明において、障害ブロックアドレスと一致した場合に、アドレス切替回路２で未使用アドレスに変換された選択されたアドレス信号１０５により、メモリ１の代替未使用ブロック１２０にアクセスする方式に加えて、
　障害ブロックアドレスと一致した場合に、選択信号ＳＲ（モード信号に対応）を発生して、この選択信号ＳＲにより、代替未使用ブロック１２０を選択できるようにすることは当業者が容易に変更することができたことである。
　
　したがって、本願補正発明は、刊行物１及び刊行物２記載の発明並びに上記慣用技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
５．むすび
　以上のとおり、本願補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
ＩＩＩ．本願発明について
１．本願発明
　平成１３年４月２５日付の手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１１年１１月８日付手続補正により補正された特許請求の範囲の請求項１に記載された、以下のとおりの事項により特定されるものである。
「論理アドレスを物理アドレスに変換し前記物理アドレスをメモリへ送出するアドレス変換回路であって、前記メモリは、通常アドレスと、通常メモリアレイ中の不良メモリセルに対応する不良アドレスを代替して前記メモリの容量を保証するための冗長アドレスとを有しており、前記論理アドレスを前記通常メモリアレイ中の第１物理アドレスに変換し前記第１物理アドレスを出力するアドレス変換部と、前記メモリの前記不良メモリセルに対応する前記不良アドレスを記憶する第１の不良アドレス記憶部と、前記第１物理アドレスと前記不良アドレスとの比較結果が一致したことに応答して、前記第１物理アドレスを前記冗長アドレスに対応する第２物理アドレスに置換して前記メモリに送出する冗長判定回路と、前記メモリ部に設けられ、前記不良アドレスを記憶する不揮発性のメモリ手段である第２の不良アドレス記憶部から前記不良アドレスを前記第１の不良アドレス記憶部にロードする手段とを備えているアドレス変換回路。」
　
２．刊行物記載の発明
　原査定の拒絶の理由に引用された刊行物１及び刊行物２に記載された発明は、前記ＩＩ．２．に記載したとおりである。
　
３．対比・判断
　本願発明は、前記ＩＩ．で検討した本願補正発明から「冗長判定回路」を「冗長判定回路は、前記比較結果が一致した場合には前記冗長メモリアレイへのアクセスを表すモード信号を前記メモリに送出し、前記比較結果が一致していない場合には前記通常メモリアレイへのアクセスを表すモード信号を前記メモリに送出するモード信号出力部を備える」と限定した構成を省いたものである。
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願発明が、前記「ＩＩ．４」に記載したとおり、刊行物１記載の発明及び刊行物２記載の発明、並びに周知技術に基いて、当業者が容易に発明をすることができたものであるから、
　本願発明も同様の理由により、刊行物１記載の発明及び刊行物２記載の発明、並びに周知技術に基いて、当業者が容易に発明をすることができたものである。
　
４．むすび
　以上のとおり、本願発明は、刊行物１記載の発明及び刊行物２記載の発明、並びに周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。