(57)【要約】【課題】ゲート電極の低抵抗化とリーク電流の低減化とを共に図った半導体装置及びその製造方法を得る。【解決手段】ドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８からなる３層ポリメタルゲート１１下にゲート酸化膜として機能するスマイル酸化膜６が形成される。このスマイル酸化膜６は、３層ポリメタルゲート１１のエッジ近傍下が中央部下より膜厚が厚くなるようにびドープドポリシリコン層４のエッジ近傍に浸食して形成される。そして、３層ポリメタルゲート１１が露出することなく、ポリシリコンより酸素の拡散速度の遅い材料からなる酸化防止膜７で覆われる。【選択図】　　　　図８
2004103693.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上層部に選択的に形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域間のシリコン基板１上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成され、少なくともポリシリコン層を含むゲート電極とを備え、前記ゲート酸化膜は前記ゲート電極のエッジ近傍下が中央部下より膜厚が厚くなるように形成され、前記ソース・ドレイン領域、前記ゲート酸化膜及び前記ゲート絶縁膜とによってＭＯＳトランジスタが規定され、
前記ゲート電極を露出させることなく覆って形成され、前記ポリシリコン層に比べ酸素の拡散速度が小さい酸化防止膜をさらに備える、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記ゲート電極は、
前記ゲート酸化膜上に形成された前記ポリシリコン層と、
前記ポリシリコン層上に形成されたメタル層とを含む、
半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記ゲート電極は、
前記メタル層上に形成された絶縁層をさらに含む、
半導体装置。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記ポリシリコン層は、側面の大部分に酸化領域を有していない、
半導体装置。
【請求項５】
請求項２あるいは請求項３記載の半導体装置であって、
前記ポリシリコン層は、側面の大部分は酸化領域を有しており、
前記ポリシリコン層と前記メタル層との界面の大部分は酸化領域を有していない、
半導体装置。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、
前記ゲート酸化膜は、前記半導体基板内部にも浸食して形成される、
半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記ゲート酸化膜は、膜厚が最大となる盛り上がり部を前記ゲート電極下外に有するゲート酸化膜を含む、
半導体装置。
【請求項８】
請求項６あるいは請求項７記載の半導体装置であって、
前記ゲート酸化膜は、前記ゲート電極外において前記半導体基板より下方にのみ形成される、
半導体装置。
【請求項９】
請求項６あるいは請求項７記載の半導体装置であって、
前記ゲート酸化膜は、前記ゲート電極外の領域において前記半導体基板より下方及び上方に形成される、
半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記ゲート酸化膜は、前記ゲート電極側面に隣接して形成される前記酸化防止膜下の略全領域に、膜厚が最大となる盛り上がり部を有するゲート酸化膜を含む、
半導体装置。
【請求項１１】
（ａ）半導体基板を準備するステップと、
（ｂ）半導体基板上にゲート酸化膜を形成するステップと、
（ｃ）前記ゲート酸化膜上に少なくともポリシリコン層を含むゲート電極を形成するステップと、
（ｄ）少なくとも前記ゲート電極をマスクとして不純物を注入し、ソース・ドレイン領域を形成するステップと、
（ｅ）前記ゲート電極を露出することなく覆い、かつ前記ゲート酸化膜の少なくとも一部が露出するように、前記ポリシリコン層に比べ酸素の拡散速度が小さい酸化防止膜を形成するステップと、
（ｆ）少なくとも前記ステップ（ｅ）後に熱処理を行い、前記ゲート電極のエッジ近傍下が中央部下より膜厚が厚くなるように成形するステップとを、
備える半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法であって、
前記ステップ（ｅ）は、
前記酸化防止膜が形成されず露出した前記ゲート絶縁膜を除去するとともに、さらにその下方の前記半導体基板を表面から所定量除去するステップを含む、
半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法であって、
前記ステップ（ｅ）は、
前記酸化防止膜が形成されず露出した前記ゲート絶縁膜の一部を残存させるステップを含む、
半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法であって、
前記ステップ（ｄ）は、
前記ステップ（ｅ）後、かつ前記ステップ（ｆ）前に実行され、前記ゲート電極及び前記酸化防止膜をマスクとして不純物を注入する処理を含み、
前記ステップ（ｆ）の実行により、前記ステップ（ｄ）で形成された前記ソース・ドレイン領域が拡散成長する、
半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法であって、
前記ステップ（ｅ）は、
（ｅ−１）全面に前記酸化防止膜を形成するステップと、
（ｅ−２）前記ゲート電極を露出することなく、かつ前記ゲート酸化膜の少なくとも一部が露出するように前記酸化防止膜を選択的に除去するステップとを含み、
前記ステップ（ｄ）は、
前記ステップ（ｅ−１）後、前記ステップ（ｅ−２）前に実行され、前記ゲート電極及び前記ゲート電極に隣接した前記酸化防止膜をマスクとして不純物を注入する処理を含み、
前記ステップ（ｆ）の実行により、前記ステップ（ｄ）で形成された前記ソース・ドレイン領域が拡散成長する、
半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法であって、
前記ステップ（ｄ）は、
前記ステップ（ｆ）後に実行され、前記ゲート電極及び前記酸化防止膜をマスクとして不純物を注入するステップを含む、
半導体装置の製造方法。
【請求項１７】
請求項１１記載の半導体装置の製造方法であって、
前記ステップ（ｅ）は、
（ｅ−１）前記ゲート電極を露出することなく、かつ前記ゲート酸化膜の少なくとも一部が露出するように前記酸化防止膜を選択的に除去し、前記ゲート電極に隣接してサイドウォール部を形成するステップと、
（ｅ−２）前記サイドウォール部下の前記ゲート酸化膜を、前記サイドウォール部のエッジ下から所定量除去して、前記サイドウォール部下に前記ゲート酸化膜が形成されない食い込み領域を設けるステップとを含む、
半導体装置の製造方法。
【請求項１８】
請求項１１ないし請求項１７のうち、いずれか１項に記載の半導体装置の製造方法であって、
（ｇ）前記ステップ（ｆ）の後に実行され、熱処理を行うステップを、
さらに備える半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置及びその製造方法に関し、特にＭＯＳトランジスタのトランジスタの構造に関する。
【０００２】
【従来の技術】
（ポリメタルゲート）
ＭＯＳトランジスタのゲート電極は配線として使用されるため、抵抗を低くすることが望ましい。ところが、近年の装置に微細化に伴い配線幅は細くなり配線の抵抗は高くなる一方である。配線抵抗が高くなると、電圧降下や応答遅延の問題が生じてしまう。この問題を材料から解決する手法としてゲート電極としてポリメタルゲートを採用することが提唱されている。
【０００３】
図５９は例えば特許文献１に開示されたポリメタルゲート構造のＭＯＳトランジスタの構成を示す断面図である。
【０００４】
同図に示すように、シリコン基板５１の上層部にソース・ドレイン領域５２が選択的に形成され、シリコン基板５１の表面上にゲート酸化膜となるＳｉＯ２膜５３が形成され、ソース・ドレイン領域５２，５２間のＳｉＯ２膜５３上にドープドポリシリコン層５４が形成され、ドープドポリシリコン層５４上にタングステン層５５が形成される。そして、ドープドポリシリコン層５４，タングステン層５５によってポリメタルゲート５０が形成される。
【０００５】
（スマイル酸化）
ゲート電極のエッジ部において、ソース・ドレイン領域の比較的高濃度な不純物拡散領域とオーバーラップする領域が存在する。このオーバーラップ領域では、ゲート電極にアキュムレーション方向の電圧が印加された場合（ＮＭＯＳトランジスタの場合、ゲート電圧＜ドレイン電圧）、ＧＩＤＬ（Ｇａｔｅ　Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ
Ｌｅａｋａｇｅ　ｃｕｒｒｅｎｔ）と呼ばれるリーク電流が流れやすい。
【０００６】
図６０はＧＩＤＬの現象説明用の説明図である。同図に示すように、ソース・ドレイン領域５２の内外にポテンシャル分布に対応する空乏層エッジ６１，６２が生じる。この際、空乏層エッジ６１がドープドポリシリコン層５４下にも回り込むことにより、ドープドポリシリコン層５４のエッジ部下において高電界領域６３が発生する。簡単には、ゲートエッジ部の電界は｛（Ｖｇ−Ｖｄ）／ｔＯＸ｝で決定する。なお、Ｖｇはゲート電圧、Ｖｄはドレイン電圧、ｔＯＸはゲート酸化膜厚を意味する。ＧＩＤＬを抑制する手法の一つとしてスマイル酸化がある。
【０００７】
図６１はスマイル酸化説明用の説明図である。スマイル酸化とは、ゲート電極形成後の酸化処理により、図６１に示すように、ゲートエッジ部近傍のみ酸化膜の膜厚が厚くなったスマイル酸化膜５６を形成する技術である。
【０００８】
スマイル酸化膜５６はゲートエッジ部近傍の膜厚が厚く形成されているため、ゲートエッジ部での電界を緩和できる分、ＧＩＤＬの低減化を図ることができる。また、スマイル酸化膜５６はゲート中央部での膜厚を薄く保つことができるため、オン状態時のドレイン電流の低下を最小限に抑えることができる。
【０００９】
【特許文献１】
特開２００２−７６３３６号公報
【００１０】
【発明が解決しようとする課題】
（選択酸化）
単純に考えれば、ポリメタルゲート構造にスマイル酸化処理を適用すれば、ゲートの低抵抗化とＧＩＤＬの低減化とを図ることが期待される。
【００１１】
図６２はポリメタルゲート構造にスマイル酸化処理を行った場合の問題点を指摘する説明図である。メタルが酸化されやすいことは一般的に知られている。このことは、鉄、銅、アルミといったメタルが錆びて変色する日常現象からも伺える。
【００１２】
一方、ポリメタルゲート構造のメタル材料としては、タングステン（Ｗ）が一般的に用いられるが、Ｗも他のメタルと同様、酸素と結びつきやすく、結びついた酸化物によって抵抗が高くなる。すなわち、ポリメタルゲートにスマイル酸化処理を行えば、図６２に示すように、タングステン層５５が酸化され一部酸化タングステン層５５ｏに変質することにより、ポリメタルゲートの高抵抗化を促進することになり、ポリメタルゲート構造の低抵抗化効果を妨げてしまうという問題点があった。この問題点は、シート抵抗を減少させるべくメタルを用いている点を考えると、メタルの酸化によるシート抵抗の上昇は致命的な問題点であるといえる。
【００１３】
この問題点として克服する手法として、スマイル酸化を選択酸化技術で行う方法が提唱されている。選択酸化技術とは、還元性の強い、例えば水素が多く含まれる雰囲気の中で酸化処理を行うことにより、Ｗに結びついた酸化物を速やかに還元することにより酸素とＷとの反応を最小限に抑える技術である。
【００１４】
しかしながら、選択酸化技術は、「酸化」と「還元」という相反する２つの現象の間に絶妙のバランスを維持しながら行う必要がある。このため、製造条件が非常に厳しい内容となり、自由度がほとんどないという問題点を有している。また、酸素と水素とを同時に供給する関係で、危険を避けるため形成温度などにも制限がある。
【００１５】
図６３は選択酸化処理の問題点指摘用（その１）の説明図である。図６３に示すように、エッジ近傍の膜厚が十分厚いスマイル酸化膜５６を形成しようとすると、処理時間はコスト（スループット）の要請からある程度短時間に抑える必要があるため高温処理が望ましい。しかしながら、上述したように形成温度に制約があるため所望の高温処理を実行することができない。そこで、選択酸化処理において、酸化とのバランスをとるべく水素の供給量を抑えると、Ｗの酸化を抑制することがでない。
【００１６】
以上の理由から、図６３に示すように、結果的にタングステン層５５は一部酸化タングステン層５５ｏに変質することが避けられず、ゲート抵抗の上昇を招いてしまう。このように、選択酸化技術の酸化と還元とのバランスをとる必要があることから、スマイル酸化膜のエッジ近傍での膜厚の上限が制限されてしまうという問題点があった。また、スマイル酸化膜の膜厚を重視して処理時間を長くするとスループットを悪化させてしまう問題点があった。
【００１７】
図６４は選択酸化処理の問題点指摘用（その２）の説明図である。同図に示すように、選択酸化処理時においても、メタル／ポリ界面（ドープドポリシリコン層５４とタングステン層５５との界面）も酸化されるため、メタル／ポリ界面の界面抵抗が上昇するという致命的な問題点も抱えている。
【００１８】
この発明は上記問題点を解決するためになされたもので、ゲート電極の低抵抗化とリーク電流の低減化とを共に図った半導体装置及びその製造方法を得ることを目的とする。
【００１９】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置は、半導体基板と、前記半導体基板の上層部に選択的に形成されたソース・ドレイン領域と、前記ソース・ドレイン領域間のシリコン基板１上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成され、少なくともポリシリコン層を含むゲート電極とを備え、前記ゲート酸化膜は前記ゲート電極のエッジ近傍下が中央部下より膜厚が厚くなるように形成され、前記ソース・ドレイン領域、前記ゲート酸化膜及び前記ゲート絶縁膜とによってＭＯＳトランジスタが規定され、前記ゲート電極を露出させることなく覆って形成され、前記ポリシリコン層に比べ酸素の拡散速度が小さい酸化防止膜をさらに備えている。
【００２０】
この発明に係る請求項１１記載の半導体装置の製造方法は、（ａ）半導体基板を準備するステップと、（ｂ）半導体基板上にゲート酸化膜を形成するステップと、（ｃ）前記ゲート酸化膜上に少なくともポリシリコン層を含むゲート電極を形成するステップと、（ｄ）少なくとも前記ゲート電極をマスクとして不純物を注入し、ソース・ドレイン領域を形成するステップと、（ｅ）前記ゲート電極を露出することなく覆い、かつ前記ゲート酸化膜の少なくとも一部が露出するように、前記ポリシリコン層に比べ酸素の拡散速度が小さい酸化防止膜を形成するステップと、（ｆ）少なくとも前記ステップ（ｅ）後に熱処理を行い、前記ゲート電極のエッジ近傍下が中央部下より膜厚が厚くなるように成形するステップとを備えている。
【００２１】
【発明の実施の形態】
＜発明の原理＞
（後追いスマイル酸化）
図１〜図５は本発明の原理を示す説明図である。図１に示すように、シリコン基板１の上層部に選択的にソース・ドレイン領域２が形成され、シリコン基板１の表面上にＳｉＯ２膜３が形成され、ソース・ドレイン領域２，２間のＳｉＯ２膜３上にドープドポリシリコン層４が形成され、ドープドポリシリコン層４上にタングステン層５が形成され、ドープドポリシリコン層４及びタングステン層５によりポリメタルゲート１０が構成される。ポリメタルゲート１０下のＳｉＯ２膜３がゲート酸化膜として機能する。この構造がポリメタルゲート構造のＭＯＳトランジスタである。
【００２２】
本発明では、ドープドポリシリコン層４及びタングステン層５の周囲を露出させることなく、Ｓｉ３Ｎ４等の酸化防止膜７で覆った後にスマイル酸化を行うという後追いスマイル酸化を行うことを特徴としている。
【００２３】
ただし、図１の状態では、ＳｉＯ２膜３までもが酸化防止膜７で覆われており、スマイル酸化膜を形成するためのドープドポリシリコン層４に到達する酸化経路が確保できない。そこで、図２に示すように、酸化防止膜７をエッジバックしてサイドウォール構造にして、ＳｉＯ２膜３の一部を露出させる。この際、図３のように、酸化防止膜７が形成されていないＳｉＯ２膜３を除去しもよく、さらにはシリコン基板１の表面を一部削っても良い。
【００２４】
図２及び図３に示すように、ＳｉＯ２膜３の一部を露出させることにより、ＳｉＯ２膜３の上面あるいは側面からドープドポリシリコン層４に到達する酸化経路を確保できる。
【００２５】
図２の状態で酸化処理を行うと、図４に示すように、酸素は拡散速度の速いＳｉＯ２膜３中を通って、ＳｉＯ２膜３とドープドポリシリコン層４との界面、及びＳｉＯ２膜３とシリコン基板１との界面からドープドポリシリコン層４及びシリコン基板１内それぞれにかけて酸化膜を形成する。
【００２６】
一方、酸素は酸化防止膜７との化学反応を起こしにくいため、酸化防止膜７へは酸化が進まない。その結果、図５に示すように、中央部の膜厚が変わらずゲートエッジ（ドープドポリシリコン層４）近傍が膨れた構造のスマイル酸化膜６を得ることができる。
【００２７】
ここで重要なことは、酸素はドープドポリシリコン層４中で酸化反応を起こすため、メタル層（タングステン層５）まで到達しないことである。このため、従来の問題点であったスマイル酸化時にメタルが酸化され抵抗が高くなってしまう不具合を効果的に抑制しながらスマイル酸化膜６を形成できるという効果を奏する。
【００２８】
スマイル酸化膜６がドープドポリシリコン層４内に収まっている限り、酸素がドープドポリシリコン層４を通ってタングステン層５に到達していないと判断することができる。
【００２９】
（選択酸化＋後追いスマイル酸化）
図６は酸化防止膜７形成前に選択酸化処理を実行した場合のＭＯＳトランジスタ構造を示す説明図である。同図に示すように、ドープドポリシリコン層４及びタングステン層５の形成後に、選択酸化処理を行うと、ドープドポリシリコン層４の側面にのみ選択的に側壁酸化膜３ｓを形成することができる。
【００３０】
その後、図７に示すように、酸化防止膜７を形成し、エッジバックを施した後、後追いスマイル酸化処理を行う。この場合、ＳｉＯ２膜３とドープドポリシリコン層４との界面から酸化経路Ｒ１と、側壁酸化膜３ｓからの酸化経路Ｒ２での酸化速度の競争となる。
【００３１】
したがって、酸化経路Ｒ２を介して酸素がタングステン層５に到達しタングステン層５が酸化される前に、酸化経路Ｒ１を介したドープドポリシリコン層４の酸化処理を完了させるという条件が課せられる。
【００３２】
しかしながら、この方法では二度に渡って酸化処理を行う分、上述した後追いスマイル酸化のみよりも、スマイル酸化膜６の膜厚を厚くすることができる効果を奏する。
【００３３】
＜実施の形態１＞
図８はこの発明の実施の形態１であるＭＯＳトランジスタのゲート構成を示す断面図である。同図に示すように、シリコン基板１の表面上にスマイル酸化膜６が形成され、スマイル酸化膜６上に、ドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８からなるポリメタルゲート１１が形成されている。この３層ポリメタルゲート１１下のスマイル酸化膜６がゲート酸化膜として機能する。そして、ポリメタルゲート１１を覆って酸化防止膜７が形成されている。なお、図８ではソース・ドレイン領域の図示を省略している。
【００３４】
スマイル酸化膜６は、３層ポリメタルゲート１１のエッジ近傍下が中央部下より膜厚が厚くなるように形成され及びドープドポリシリコン層４のエッジ近傍に浸食して形成される。３層ポリメタルゲート１１はＳｉＯＮ層８の存在により、後工程において下層のタングステン層５及びドープドポリシリコン層４を保護することができる。
【００３５】
このような実施の形態１の構造は、３層ポリメタルゲート１１及び酸化防止膜７形成後に上記した後追いスマイル酸化処理を実行することにより得ることができる。
【００３６】
実施の形態１の構造は、３層ポリメタルゲート１１が露出することなく、ポリシリコンより酸素の拡散速度の遅い材料からなる酸化防止膜７で覆われている。したがって、タングステン層５はドープドポリシリコン層４と酸化防止膜７でシールドされている。例えば、酸化防止膜７として酸素の拡散速度がほぼ“０”のＳｉ３Ｎ４を用いれば、酸素の拡散速度は、ＳｉＯ２、ポリシリコン、Ｓｉ３Ｎ４の順となる。なお、酸化防止膜７としてＳｉＯＮを用いても良い。
【００３７】
したがって、タングステン層５の酸化によるシート抵抗値の増加を抑えながら、ゲートエッジの膜厚が膨れた構造のスマイル酸化膜６を形成することができる。その結果、ゲート電極の低抵抗化とリーク電流（ＧＩＤＬ）の低減化とを共に図ったＭＯＳトランジスタ構造が実現する。
【００３８】
なお、実施の形態１構造は、例えば、スマイル酸化膜６の中央部を５ｎｍの膜厚で形成し、酸化防止膜７をＳｉ３Ｎ４を用いて２ｎｍの膜厚で形成し、ドープドポリシリコン層４をリン濃度を１×１０２２／ｃｍ３にして５０ｎｍの膜厚で形成し、タングステン層５を１００ｎｍの膜厚で形成し、ＳｉＯＮ層８を６０ｎｍの膜厚で形成することにより得られる。また、スマイル酸化膜６はｈｉ−ｋ材料と酸化膜との多層膜でもよくＳｉＯＮ層８に代えてＳｉ３Ｎ４を用いても良い。
【００３９】
＜実施の形態２＞
図９はこの発明の実施の形態２であるＭＯＳトランジスタのゲート構造を示す断面図である。同図に示すように、ドープドポリシリコン層４及びタングステン層５により２層のポリメタルゲート１０を構成している。他の構造は実施の形態１と同様である。
【００４０】
このような実施の形態２の構造は、ポリメタルゲート１０及び酸化防止膜７形成後に後追いスマイル酸化処理を実行することにより得ることができる。
【００４１】
実施の形態２の構造は、タングステン層５が、ドープドポリシリコン層４とポリシリコンより酸素の拡散速度の遅い材料からなる酸化防止膜７でシールドされている。すなわち、タングステン層５が酸素元素に全く触れない構造となっており、より確実にタングステン層５の酸化を抑制することができる。
【００４２】
したがって、実施の形態２は、実施の形態１と同様、ゲート電極の低抵抗化とリーク電流の低減化とを共に図ったＭＯＳトランジスタ構造となる。
【００４３】
なお、実施の形態２構造は、例えば、スマイル酸化膜６の中央部を５ｎｍの膜厚で形成し、酸化防止膜７をＳｉ３Ｎ４を用いて２ｎｍの膜厚で形成し、ドープドポリシリコン層４をリン濃度を１×１０２２／ｃｍ３にして５０ｎｍの膜厚で形成し、タングステン層５を１００ｎｍの膜厚で形成することにより得られる。
【００４４】
＜実施の形態３＞
図１０はこの発明の実施の形態３であるＭＯＳトランジスタのゲート構造を示す断面図である。同図に示すように、ドープドポリシリコン層４及びによる単層ゲート構造を呈している。なお、図１０ではソース・ドレイン領域の図示を省略している。
【００４５】
図１０に示すように、実施の形態３は単層のドープドポリシリコン層４においてドープドポリシリコン層４の側壁の大部分に酸化領域が形成されていない構造を呈している。したがって、シリコン基板１の表面上に形成されるスマイル酸化膜６はドープドポリシリコン層４のエッジ部のみを一部の酸化した構造となっている。
【００４６】
このような実施の形態３の構造は、ドープドポリシリコン層４の周囲を覆う酸化防止膜７の形成後に後追いスマイル酸化処理を実行することにより得ることができる。
【００４７】
実施の形態３は、単層のポリシリコンゲートにおいてリーク電流の低減化を図ったＭＯＳトランジスタ構造となる。
【００４８】
なお、実施の形態３構造は、例えば、スマイル酸化膜６の中央部を５ｎｍ、エッジ部最大膜厚を１０ｎｍの膜厚で形成し、ドープドポリシリコン層４をリン濃度を１×１０２２／ｃｍ３にして形成することにより得られる。
【００４９】
＜実施の形態４＞
図１１はこの発明の実施の形態４であるＭＯＳトランジスタのゲート構造を示す断面図である。同図に示すように、ドープドポリシリコン層４及びタングステン層５により２層のポリメタルゲート１０を構成している。そして、ポリメタルゲート１０を覆って酸化防止膜７が形成される。なお、図１１ではソース・ドレイン領域の図示を省略している。
【００５０】
図１１に示すように、実施の形態４はドープドポリシリコン層４の側面にもスマイル酸化膜６が形成されているが、ドープドポリシリコン層４とタングステン層５との界面（ポリ／メタル界面）までは酸化されていない。
【００５１】
このような実施の形態４の構造は、ポリメタルゲート１０及び酸化防止膜７形成後に、スマイル酸化膜６がドープドポリシリコン層４の側面に形成されるように後追いスマイル酸化処理を実行することにより得ることができる。なお、スマイル酸化膜６をドープドポリシリコン層４の側面に形成することを確実にすべく、酸化防止膜７の形成前にドープドポリシリコン層４の側面のみ酸化する選択酸化を行った後、後追いスマイル酸化処理を行っても良い。
【００５２】
したがって、実施の形態４は、タングステン層５を用いることによるゲート電極の低抵抗化とスマイル酸化膜６を形成することによるリーク電流の低減化とを共に図ったＭＯＳトランジスタ構造となる。
【００５３】
なお、実施の形態４の構造は、例えば、スマイル酸化膜６の中央部を５ｎｍの膜厚で形成し、ゲートエッジ部を最大１０ｎｍの膜厚で形成し、側壁を２ｎｍの膜厚で形成し、ドープドポリシリコン層４をリン濃度を１×１０２２／ｃｍ３にすることにより得られる。
【００５４】
＜実施の形態５＞
図１２はこの発明の実施の形態５であるＭＯＳトランジスタのゲート構造を示す断面図である。同図に示すように、ドープドポリシリコン層４及びタングステン層５により２層のポリメタルゲート１０を構成している。そして、ポリメタルゲート１０を覆って酸化防止膜７が形成される。なお、図１２ではソース・ドレイン領域の図示を省略している。
【００５５】
図１２に示すように、実施の形態５はドープドポリシリコン層４の下層エッジ部のみスマイル酸化膜６が形成されている。
【００５６】
このような実施の形態５の構造は、ポリメタルゲート１０及び酸化防止膜７形成後に後追いスマイル酸化処理をスマイル酸化膜６の下層エッジ部のみが酸化される程度に実行することにより得ることができる。この構造は、スマイル酸化膜６及びタングステン層５に隣接し、スマイル酸化膜６とタングステン層５とを繋ぐ酸化防止膜７がポリシリコンより酸素の小さい材料で形成されていることから、後追いスマイル酸化処理によってほぼ確実に得ることができる。
【００５７】
したがって、実施の形態５は、タングステン層５を用いることによるゲート電極の低抵抗化とスマイル酸化膜６を形成することによるリーク電流の低減化とを共に図ったＭＯＳトランジスタ構造となる。加えて、タングステン層５とドープドポリシリコン層４との界面抵抗上昇の抑制が図れ、微細化に適したゲート構造を得ることができる。
【００５８】
なお、実施の形態５の構造は、例えば、スマイル酸化膜６の中央部を５ｎｍの膜厚で形成し、ゲートエッジ部を最大１０ｎｍの膜厚で形成し、ドープドポリシリコン層４をリン濃度を１×１０２２／ｃｍ３にすることにより得られる。
【００５９】
＜実施の形態６＞
図１３はこの発明の実施の形態６であるＭＯＳトランジスタのゲート構造を示す断面図である。同図に示すように、スマイル酸化膜６が一部シリコン基板１内に浸食して形成される。他の構造は実施の形態５と同様である。
【００６０】
このような実施の形態６の構造は、ポリメタルゲート１０及び酸化防止膜７形成後にシリコン基板１内にも酸化が進行するに後追いスマイル酸化処理を実行することにより得ることができる。
【００６１】
したがって、実施の形態６は、タングステン層５を用いることによるゲート電極の低抵抗化とスマイル酸化膜６を形成することによるリーク電流の低減化とを共に図ったＭＯＳトランジスタ構造となる。この際、シリコン基板１を浸食してより厚い膜厚のスマイル酸化膜６を形成することにより、リーク電流の低減化のさらなる向上を図ることができる。
【００６２】
なお、実施の形態６のスマイル酸化膜６の構造を、実施の形態３あるいは実施の形態４の構造に対して得ることができる。
【００６３】
また、実施の形態６の構造は、例えば、スマイル酸化膜６の中央部を５ｎｍの膜厚で形成し、ゲートエッジ部をドープドポリシリコン層４側最大１０ｎｍ，シリコン基板１側最大８ｎｍの膜厚で形成し、ドープドポリシリコン層４をリン濃度を１×１０２２／ｃｍ３にすることにより得られる。
【００６４】
＜実施の形態７＞
図１４はこの発明の実施の形態７であるＭＯＳトランジスタのゲート構造を示す断面図である。同図に示すように、スマイル酸化膜６が一部シリコン基板１内に浸食して形成され、膜厚が最大となる盛り上がり部がゲートエッジより外側に形成される。他の構造は実施の形態５と同様である。
【００６５】
このような実施の形態７の構造は、ポリメタルゲート１０及び酸化防止膜７を形成し、この際、酸化防止膜７をシリコン基板１から少し埋め込んで形成した後、後追いスマイル酸化処理を実行することにより得ることができる。その結果、酸化防止膜７をシリコン基板１内に埋め込んで形成する分、酸化防止膜７下での酸化度合を抑制することにより、スマイル酸化膜６のシリコン基板１への浸食度合をなだらかにすることができる。
【００６６】
したがって、実施の形態７は、タングステン層５を用いることによるゲート電極の低抵抗化とスマイル酸化膜６を形成することによるリーク電流の低減化とを共に図ったＭＯＳトランジスタ構造となる。この際、スマイル酸化膜６のシリコン基板１への浸食がなだらかになる分、ゲート酸化膜への電界集中・応力集中の緩和、ホットキャリアが生じにくい構造となってホットキャリア等信頼性の向上を図ることができる。
【００６７】
なお、実施の形態７のスマイル酸化膜６の構造を、実施の形態３あるいは実施の形態４の構造に対して得ることができる。
【００６８】
また、実施の形態７の構造は、例えば、スマイル酸化膜６の中央部を５ｎｍの膜厚で形成し、ゲートエッジ部をドープドポリシリコン層４側最大１０ｎｍで形成し，シリコン基板１側最大８ｎｍの膜厚（但し、最深部のゲートエッジからのオフセットを２ｎｍ）で形成し、ドープドポリシリコン層４をリン濃度を１×１０２２／ｃｍ３にすることにより得られる。
【００６９】
＜実施の形態８＞
図１５はこの発明の実施の形態８であるＭＯＳトランジスタのゲート構造を示す断面図である。同図に示すように、スマイル酸化膜６が一部シリコン基板１内に浸食して形成されても、シリコン基板１から上方に成長しないように、酸化防止膜７が設けられている。他の構造は実施の形態５と同様である。
【００７０】
図１６〜図２０は実施の形態８の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態８の製造方法を説明する。
【００７１】
まず、図１６に示すように、Ｐ型のシリコン基板１を準備する。次に、シリコン基板１の全面に膜厚が５ｎｍのＳｉＯ２膜３を形成した後、ＳｉＯ２膜３上にリン濃度が１×１０２２／ｃｍ３のドープドポリシリコン層４を５０ｎｍの膜厚で形成し、ドープドポリシリコン層４上にタングステン層５を１００ｎｍの膜厚で形成し、タングステン層５上にＳｉＯＮ層８を６０ｎｍの膜厚で形成する。
【００７２】
その後、図１７に示すように、ドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８を選択的にエッチングすることにより、残存したドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８からなる３層ポリメタルゲート１１を得る。この際、３層ポリメタルゲート１１外のＳｉＯ２膜３が一部除去され、膜厚が３ｎｍとなる。
【００７３】
次に、図１８に示すように、３層ポリメタルゲート１１をマスクとして、リンを注入エネルギー３０ｅＶ、ドーズ量２×１０１３／ｃｍ２で注入し、シリコン基板１の上層部にソース・ドレイン領域２を形成する。
【００７４】
そして、図１９に示すように、３層ポリメタルゲート１１を露出することなく覆って酸化防止膜７を形成した後、エッチバックを施し、形成幅２ｎｍのサイドウォール部（３層ポリメタルゲート１１に隣接形成された部分）を有する酸化防止膜７を得る。この際、酸化防止膜７で保護されないＳｉＯ２膜３を除去するとともに、シリコン基板１の表面から０．２ｎｍ程度エッチング除去する。
【００７５】
次に、ドライ状態、９００℃、エッジゲートからのオフセットが１．５ｎｍになる条件下のＦＡ（ｆｕｒｎａｃｅ　ａｎｎｅａｌ）によってスマイル酸化処理を行う。その結果、図２０に示すように、中央部が５ｎｍの膜厚ゲートエッジ部がドープドポリシリコン層４側最大１０ｎｍ浸食し、シリコン基板１側最大８ｎｍの膜厚（但し、最深部のゲートエッジからのオフセットを１．５ｎｍ）浸食した構造のスマイル酸化膜６を得ることができる。このスマイル酸化膜６がゲート酸化膜として機能する。
【００７６】
さらに、スマイル酸化前に、酸化防止膜７のサイドウォール部の外部領域においてシリコン基板１がエッチング除去されているため、エッチング除去されたシリコン基板１の側面からも酸化が促進することにより、スマイル酸化膜６はシリコン基板１内になだらかに膨らい、酸化防止膜７のサイドウォール部外部において落ち込んだ構造となる。したがって、スマイル酸化膜６は酸化防止膜７外部においてシリコン基板１から上方に成長しない構造となる。
【００７７】
このように、実施の形態８は、タングステン層５を用いることによるゲート電極の低抵抗化とスマイル酸化膜６を形成することによるリーク電流の低減化とを共に図ったＭＯＳトランジスタ構造となる。
【００７８】
この際、スマイル酸化膜６のシリコン基板１への浸食がなだらかになる分、ゲート酸化膜への電界集中・応力集中の緩和、ホットキャリア等信頼性の向上を図ることができる。また、ドープドポリシリコン層４及びタングステン層５への酸素の導入の防止が図られるため、メタル（タングステン層５）の変質が防止でき、メタルのシート抵抗増加の抑制を図ることができる。
【００７９】
なお、実施の形態８では実施の形態７同様に、スマイル酸化膜６の構造をシリコン基板１への浸食がなだらかに起こるようにしたが、実施の形態６のように、シリコン基板１への浸食最深部がゲート下に生じるような構造にしても良い。
【００８０】
＜実施の形態９＞
図２１はこの発明の実施の形態９であるＭＯＳトランジスタのゲート構造を示す断面図である。同図に示すように、スマイル酸化膜６が一部シリコン基板１内に浸食して形成されるとともに、酸化防止膜７のサイドウォール部外部領域においてシリコン基板１から上方に成長した構造を呈している。他の構造は実施の形態８と同様である。
【００８１】
図２２〜図２６は実施の形態９の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態９の製造方法を説明する。
【００８２】
まず、図２２に示すように、Ｐ型のシリコン基板１を準備する。次に、シリコン基板１の全面に膜厚が５ｎｍのＳｉＯ２膜３を形成した後、ＳｉＯ２膜３上にリン濃度が１×１０２２／ｃｍ３のドープドポリシリコン層４を５０ｎｍの膜厚で形成し、ドープドポリシリコン層４上にタングステン層５を１００ｎｍの膜厚で形成し、タングステン層５上にＳｉＯＮ層８を６０ｎｍの膜厚で形成する。
【００８３】
その後、図２３に示すように、ドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８を選択的にエッチングすることにより、残存したドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８からなる３層ポリメタルゲート１１を得る。この際、３層ポリメタルゲート１１外のＳｉＯ２膜３が一部除去され、膜厚が３ｎｍとなる。
【００８４】
次に、図２４に示すように、３層ポリメタルゲート１１をマスクとして、リンを注入エネルギー３０ｅＶ、ドーズ量２×１０１３／ｃｍ２で注入した後、拡散処理を行いってシリコン基板１の上層部にソース・ドレイン領域２を形成する。
【００８５】
そして、図２５に示すように、３層ポリメタルゲート１１を徒手単位時間Ｔｕすることなく覆って酸化防止膜７を形成した後、エッチバックを施し、形成幅２ｎｍのサイドウォール部を有する酸化防止膜７を得る。この際、酸化防止膜７で保護されないＳｉＯ２膜３の一部が除去されるが、０．１ｎｍの膜厚で残存する。したがって、エッチングによる浸食をＳｉＯ２膜３により停止できている分、シリコン基板１内に存在する、エッチバックによるダメージを低減することができる。
【００８６】
次に、図２６に示すように、ドライ状態、９００℃、エッジゲートからのオフセットが１．５ｎｍになる条件下のＦＡによってスマイル酸化処理を行う。その結果、中央部が５ｎｍの膜厚で、ゲートエッジ部がドープドポリシリコン層４側最大１０ｎｍ浸食し、シリコン基板１側最大８ｎｍの膜厚（但し、最深部のゲートエッジからのオフセットを１．５ｎｍ）浸食した構造のスマイル酸化膜６を得ることができる。
【００８７】
さらに、スマイル酸化前に、酸化防止膜７の外部においてシリコン基板１の上方に酸化が進行するため、スマイル酸化膜６は酸化防止膜７外部においてシリコン基板１から上方に成長した構造となる。したがって、スマイル酸化膜６が上方及び下方に成長することにより、比較的膜厚の厚い盛り上がり部を得ることができる分、リーク電流の低減化を図ることができる。
【００８８】
したがって、実施の形態９は、タングステン層５を用いることによるゲート電極の低抵抗化とスマイル酸化膜６を形成することによるリーク電流の低減化とを共に図ったＭＯＳトランジスタ構造となる。
【００８９】
この際、スマイル酸化膜６のシリコン基板１への浸食がなだらかになる分、ゲート酸化膜への電界集中・応力集中の緩和、ホットキャリア等信頼性の向上を図ることができる。また、ドープドポリシリコン層４及びタングステン層５への酸素の導入の防止が図られるため、メタル（タングステン層５）の変質を防止でき、メタルのシート抵抗増加の抑制を図ることができる。
【００９０】
さらに、酸化防止膜７のエッチバック時のシリコン基板１内のダメージを低減できる分、リーク電流の低減化を図ることができる。この効果によって、このＭＯＳトランジスタをＤＲＡＭのメモリ部に用いる場合にリフレッシュ特性の控除上を図ることができる。
【００９１】
なお、実施の形態９では実施の形態７同様に、スマイル酸化膜６の構造をシリコン基板１への浸食がなだらかに起こるようにしたが、実施の形態６のように、シリコン基板１への浸食最深部がゲート下に生じるような構造にしても良い。また、ソース・ドレイン領域２の拡散処理をスマイル酸化膜６のスマイル酸化処理と共に行うようにしてもよい。
【００９２】
＜実施の形態１０＞
図２７はこの発明の実施の形態１０であるＭＯＳトランジスタのゲート構造を示す断面図である。同図に示すように、ソース・ドレイン領域２がオフセット注入により形成された構造となっている。なお、他の構造は実施の形態９と同様である。
【００９３】
実施の形態１０の構造では、実施の形態９の効果に加え、オフセット注入により形成する分、後の拡散処理によって拡散成長しても、ゲート長に比較してソース・ドレイン間距離を比較的長いソース・ドレイン領域を形成することができるため、パンチスルー耐性の強い、微細化に適したＭＯＳトランジスタ構造を得ることができる。
【００９４】
また、後に詳述するが、オフセット注入によりソース・ドレイン領域を形成する分、通常の方法でソース・ドレイン領域を形成する場合に比べ、深く不純物が拡散したソース・ドレイン領域を形成できるため、ソース・ドレイン領域の拡散層シート抵抗の低減化が実現し、供給可能なドレイン電流の増量を図ることができる。
【００９５】
オフセット注入の際、拡散時間を長くすることにより、図２７に示すように、ゲート電極下に延びてソース・ドレイン領域が形成されるようにしても良い。
【００９６】
図２８〜図３３はオフセット注入構造の説明用の説明図である。以下、これらの図を参照してオフセット注入構造を説明する。
【００９７】
図２８は拡散源注入直後のプロファイルを示す説明図である。同図に示すように、注入直後ソース・ドレイン領域２ｂにおいて、横方向の拡散速度をａ、縦方向の拡散速度をｂと定義する。この注入直後ソース・ドレイン領域２ｂを時間ｔの間拡散すると、横方向にａｔ、縦方向にｂｔ拡散し、図２９に示すような、熱拡散後ソース・ドレイン領域２ａを得ることができる。
【００９８】
通常の方法でソース・ドレイン領域を形成する場合、図３０に示すように、ゲート電極（ドープドポリシリコン層４，タングステン層５等）形成後（スマイル酸化（選択酸化）後を含む）、サイドウォール３１形成前に、注入直後ソース・ドレイン領域２ｂ（エッジ部座標（ｘ１，ｙ０）を得る。その後、時間ｔ１の間拡散すると、図３１に示すような、熱拡散後ソース・ドレイン領域２ａ（（横方向エッジ部座標（ｘ１＋ａｔ１，ｙ０），（縦方向エッジ部座標（ｘ１，ｙ０＋ｂｔ１）を得ることができる。
【００９９】
一方、実施の形態１０のようにオフセット注入を行う場合は、図３２に示すように、ゲート電極及び酸化防止膜７を形成後に、注入直後ソース・ドレイン領域２ｂ（エッジ部座標（ｘ２（＜ｘ１），ｙ０）を得る。その後、時間ｔ２の間拡散すると、図３３に示すような、熱拡散後ソース・ドレイン領域２ａ（（横方向エッジ部座標（ｘ２＋ａｔ２，ｙ０），（縦方向エッジ部座標（ｘ２，ｙ０＋ｂｔ２）を得ることができる。
【０１００】
ここで、通常の方法とオフセット注入とで同じソース・ドレイン間距離を設定した場合、すなわち、「ｘ１＋ａｔ１＝ｘ２＋ａｔ２」になるように、ｔ２（＞ｔ１）を設定すると、必然的に「ｙ０＋ｂｔ２＞ｙ０＋ｂｔ１」となり、通常より拡散深さの深いソース・ドレイン領域２を得ることができる。
【０１０１】
このように、同一のソース・ドレイン間距離を得ようとすると、オフセット注入によりソース・ドレイン領域を得る方が、通常の方法でソース・ドレイン領域を得る場合よりも深い拡散層を形成することができる。
【０１０２】
（第１の製造方法）
図３４〜図３８は実施の形態１０の第１の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態１０の第１の製造方法を説明する。
【０１０３】
まず、Ｐ型のシリコン基板１上を準備する。次に、シリコン基板１の全面に膜厚が５ｎｍのＳｉＯ２膜３を形成した後、ＳｉＯ２膜３上にリン濃度が１×１０２２／ｃｍ３のドープドポリシリコン層４を５０ｎｍの膜厚で形成し、ドープドポリシリコン層４上にタングステン層５を１００ｎｍの膜厚で形成し、タングステン層５上にＳｉＯＮ層８を６０ｎｍの膜厚で形成する。
【０１０４】
その後、図３４に示すように、ドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８を選択的にエッチングすることにより、残存したドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８からなる３層ポリメタルゲート１１を得る。この際、３層ポリメタルゲート１１外のＳｉＯ２膜３が一部除去され、膜厚が３ｎｍとなる。
【０１０５】
そして、図３５に示すように、ＣＶＤ法により、３層ポリメタルゲート１１を覆って２．５ｎｍの膜厚でＳｉ３Ｎ４からなる酸化防止膜７を形成する。
【０１０６】
その後、図３６に示すように、エッチバックを施し、３層ポリメタルゲート１１全面を覆った、形成幅２ｎｍのサイドウォール部を有する酸化防止膜７を得る。この際、酸化防止膜７で保護されないＳｉＯ２膜３の一部が除去されるが、０．１ｎｍの膜厚で残存する。したがって、エッチングによる浸食をＳｉＯ２膜３により停止できている分、シリコン基板１内に存在する、エッチバックによるダメージを低減することができる。
【０１０７】
次に、図３７に示すように、３層ポリメタルゲート１１及び酸化防止膜７のサイドウォール部をマスクとして、リンイオン９を注入エネルギー３０ｋｅＶ、ドーズ量２×１０１３／ｃｍ２で注入し、シリコン基板１の上層部に注入直後ソース・ドレイン領域２ｂを形成する。
【０１０８】
次に、図３８に示すように、ドライ状態、９００℃、エッジゲートからのオフセットが１．５ｎｍになる条件下のＦＡによってスマイル酸化処理を行う。その結果、中央部が５ｎｍの膜厚で、ゲートエッジ部がドープドポリシリコン層４側最大１０ｎｍ浸食し、シリコン基板１側最大８ｎｍの膜厚（但し、最深部のゲートエッジからのオフセットを１．５ｎｍ）浸食した構造のスマイル酸化膜６を得ることができる。
【０１０９】
同時に、注入直後ソース・ドレイン領域２ｂからの熱拡散より熱拡散後ソース・ドレイン領域２ａを得ることができる。このとき、熱拡散後ソース・ドレイン領域２ａはゲートエッジより０．０１μｍゲート電極下に回り込み、形成深さは０．０５μｍとなる。
【０１１０】
以上の製造工程を経て、オフセット注入されたソース・ドレイン領域を有する実施の形態１０の構造を得ることができる。
【０１１１】
図３９は第１の製造方法の変形例を示す断面図である。図３９で示す工程は図３７で示す工程の代わりに実施される。
【０１１２】
図３９に示すように、注入エネルギー４５ｋｅＶ、ドーズ量２×１０１３／ｃｍ２、回転角度４５゜の斜め回転注入によりリンイオン９を注入することにより注入直後ソース・ドレイン領域２ｂを形成しても良い。なお、この際、酸化防止膜７のサイドウォール部の形成幅は３ｎｍにしておく。このように、斜め回転注入によって不純物注入を行っても良い。
【０１１３】
（第２の製造方法）
図４０〜図４４は実施の形態１０の第２の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態１０の第２の製造方法を説明する。
【０１１４】
まず、Ｐ型のシリコン基板１上を準備する。次に、シリコン基板１の全面に膜厚が５ｎｍのＳｉＯ２膜３を形成した後、ＳｉＯ２膜３上にリン濃度が１×１０２２／ｃｍ３のドープドポリシリコン層４を５０ｎｍの膜厚で形成し、ドープドポリシリコン層４上にタングステン層５を１００ｎｍの膜厚で形成し、タングステン層５上にＳｉＯＮ層８を６０ｎｍの膜厚で形成する。
【０１１５】
その後、図４０に示すように、ドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８を選択的にエッチングすることにより、残存したドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８からなる３層ポリメタルゲート１１を得る。この際、３層ポリメタルゲート１１外のＳｉＯ２膜３が一部除去され、膜厚が３ｎｍとなる。
【０１１６】
そして、図４１に示すように、ＣＶＤ法により、２．５ｎｍの膜厚でＳｉ３Ｎ４からなる酸化防止膜７を全面に形成する。
【０１１７】
次に、図４２に示すように、３層ポリメタルゲート１１及び酸化防止膜７をマスクとして、リンイオン９を注入エネルギー５０ｋｅＶ、ドーズ量２×１０１３／ｃｍ２で注入し、シリコン基板１の上層部に注入直後ソース・ドレイン領域２ｂを形成する。
【０１１８】
この際、酸化防止膜７をリンイオン９を通過させて注入直後ソース・ドレイン領域２ｂを形成する必要があるため、注入エネルギーを第１の製造方法より大きくしている。したがって、注入直後ソース・ドレイン領域２ｂの不純物分布が第１の製造方法の場合に比べてブロードになる。
【０１１９】
その後、図４３に示すように、エッチバックを施し、３層ポリメタルゲート１１を露出させることなく覆った、サイドウォール部の形成幅が２ｎｍの酸化防止膜７を得る。この際、酸化防止膜７で保護されないＳｉＯ２膜３の一部が除去され、０．１ｎｍの膜厚で残存する。したがって、第１の製造方法と同様、シリコン基板１内に存在する、エッチバックによるダメージを低減することができる。
【０１２０】
次に、図４４に示すように、ドライ状態、９００℃、エッジゲートからのオフセットが１．５ｎｍになる条件下のＦＡによってスマイル酸化処理を行う。その結果、中央部が５ｎｍの膜厚で、ゲートエッジ部がドープドポリシリコン層４側最大１０ｎｍ浸食し、シリコン基板１側最大８ｎｍの膜厚（但し、最深部のゲートエッジからのオフセットを１．５ｎｍ）浸食した構造のスマイル酸化膜６を得ることができる。
【０１２１】
同時に、注入直後ソース・ドレイン領域２ｂからの熱拡散より熱拡散後ソース・ドレイン領域２ａを得ることができる。このとき、熱拡散後ソース・ドレイン領域２ａはゲートエッジより０．０１μｍゲート電極下に回り込み、形成深さは０．０５μｍとなる。
【０１２２】
注入直後ソース・ドレイン領域２ｂの不純物分布がブロードのため、熱拡散後ソース・ドレイン領域２ａもブロードな不純物分布となる。したがって、熱拡散後ソース・ドレイン領域２ａの空乏層が拡がりやすくなり、シリコン基板１とソース・ドレイン領域２との接合での電界が緩和でき、リーク電流を低減できる効果を奏する。
【０１２３】
以上の製造工程を経て、オフセット注入されたソース・ドレイン領域を有する実施の形態１０の構造を得ることができる。
【０１２４】
図４５は第２の製造方法の変形例を示す断面図である。図４５で示す工程は図４２で示す工程の代わりに実施される。
【０１２５】
図４５に示すように、注入エネルギー６５ｋｅＶ、ドーズ量２×１０１３／ｃｍ２、回転角度３０゜の斜め回転注入によりリンイオン９を注入することにより注入直後ソース・ドレイン領域２ｂを形成しても良い。なお、この際、酸化防止膜７の膜厚は３ｎｍにしておく。このように、斜め回転注入によって不純物注入を行っても良い。
【０１２６】
（第３の製造方法）
図４６〜図５０は実施の形態１０の第３の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態１０の第３の製造方法を説明する。
【０１２７】
まず、Ｐ型のシリコン基板１上を準備する。次に、シリコン基板１の全面に膜厚が５ｎｍのＳｉＯ２膜３を形成した後、ＳｉＯ２膜３上にリン濃度が１×１０２２／ｃｍ３のドープドポリシリコン層４を５０ｎｍの膜厚で形成し、ドープドポリシリコン層４上にタングステン層５を１００ｎｍの膜厚で形成し、タングステン層５上にＳｉＯＮ層８を６０ｎｍの膜厚で形成する。
【０１２８】
その後、図４６に示すように、ドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８を選択的にエッチングすることにより、残存したドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８からなる３層ポリメタルゲート１１を得る。この際、３層ポリメタルゲート１１外のＳｉＯ２膜３が一部除去され、膜厚が３ｎｍとなる。
【０１２９】
そして、図４７に示すように、ＣＶＤ法により、２．５ｎｍの膜厚でＳｉ３Ｎ４からなる酸化防止膜７を全面に形成する。
【０１３０】
その後、図４８に示すように、エッチバックを施し、３層ポリメタルゲート１１を露出させることなく覆った、サイドウォール部の形成幅が２ｎｍの酸化防止膜７を得る。この際、酸化防止膜７で保護されないＳｉＯ２膜３の一部が除去され、０．１ｎｍの膜厚で残存する。したがって、第１の製造方法と同様、シリコン基板１内に存在する、エッチバックによるダメージを低減することができる。
【０１３１】
次に、図４９に示すように、ドライ状態、９００℃、エッジゲートからのオフセットが１．５ｎｍになる条件下のＦＡによってスマイル酸化処理を行う。その結果、中央部が５ｎｍの膜厚で、ゲートエッジ部がドープドポリシリコン層４側最大１０ｎｍ浸食し、シリコン基板１側最大８ｎｍの膜厚（但し、最深部のゲートエッジからのオフセットを１．５ｎｍ）浸食した構造のスマイル酸化膜６を得ることができる。
【０１３２】
次に、図５０に示すように、３層ポリメタルゲート１１及びサイドウォール構造の酸化防止膜７をマスクとして、リンイオン９を注入エネルギー１５０ｋｅＶ、ドーズ量２×１０１３／ｃｍ２、回転角度４５゜で斜め回転イオン注入した後拡散処理を行うことにより、シリコン基板１の上層部にソース・ドレイン領域２を得る。この際、必要があれば、熱拡散処理を行ってソース・ドレイン領域２を拡散成長させてもよい。このとき、ソース・ドレイン領域２はゲートエッジより０．０１μｍゲート電極下に回り込み、形成深さは０．０５μｍとなる。
【０１３３】
以上の製造工程を経て、オフセット注入されたソース・ドレイン領域を有する実施の形態１０の構造を得ることができる。
【０１３４】
第３の製造方法では、スマイル酸化処理後にソース・ドレイン領域２を形成しているため、ソース・ドレイン領域２の注入後のスマイル酸化処理にともナウ高温熱処理による広がりを抑えることができ、パンチスルー耐性の確保し易い分、微細化に適するという利点を奏する。
【０１３５】
なお、実施の形態１０では実施の形態７同様に、スマイル酸化膜６の構造をシリコン基板１への浸食がなだらかに起こるようにしたが、実施の形態６のように、シリコン基板１への浸食最深部がゲート下に生じるような構造にしても良い。
【０１３６】
なお、図４９で示すスマイル酸化処理後にストレス緩和用の熱処理を加えてもよい。この熱処理によって、スマイル酸化膜６の形成による応力ストレスを緩和できるため、ホットキャリアや酸化膜の信頼性の向上を図ることができる。なお、熱処理としては、例えば、１１００℃で３０秒のＲＴＮ（窒素を用いた短時間アニール（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｅｎｅａｌｉｎｇ））等が考えられる。
【０１３７】
上記の場合、図５０で示すリンイオン９を注入エネルギー１８０ｋｅＶ、ドーズ量２×１０１３／ｃｍ２、回転角度４５゜で斜め回転イオン注入を行う等が考えられる。
【０１３８】
＜実施の形態１１＞
実施の形態９の構造では、図５１に示すように、スマイル酸化膜６の盛り上がり部分（最大膜厚形成部分）が酸化防止膜７のサイドウォール部下の一部のみ側に形成されている。
【０１３９】
図５２は実施の形態１１のＭＯＳトランジスタ構造を示す断面図である。同図に示すように、スマイル酸化膜６の盛り上がり部分が酸化防止膜７のサイドウォール部下の全面に形成されている。
【０１４０】
このように、実施の形態１１のＭＯＳトランジスタは、スマイル酸化膜６の盛り上がり部をサイドウォール部下まで潜り込ませることにより、スマイル酸化膜６のゲートエッジ近傍の膜厚を太くできるため、ゲートエッジでの電界を低くすることができる。
【０１４１】
図５３〜図５８は実施の形態１１の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態１１の製造方法を説明する。
【０１４２】
まず、図５３に示すように、Ｐ型のシリコン基板１を準備する。次に、シリコン基板１の全面に膜厚が５ｎｍのＳｉＯ２膜３を形成した後、ＳｉＯ２膜３上にリン濃度が１×１０２２／ｃｍ３のドープドポリシリコン層４を５０ｎｍの膜厚で形成し、ドープドポリシリコン層４上にタングステン層５を１００ｎｍの膜厚で形成し、タングステン層５上にＳｉＯＮ層８を６０ｎｍの膜厚で形成する。
【０１４３】
その後、図５４に示すように、ドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８を選択的にエッチングすることにより、残存したドープドポリシリコン層４、タングステン層５及びＳｉＯＮ層８からなる３層ポリメタルゲート１１を得る。この際、３層ポリメタルゲート１１外のＳｉＯ２膜３が一部除去され、膜厚が３ｎｍとなる。
【０１４４】
そして、図５５に示すように、全面に酸化防止膜７を形成した後、エッチバックを施し、３層ポリメタルゲート１１を露出させることなく、形成幅２ｎｍのサイドウォール部を有する酸化防止膜７を得る。この際、酸化防止膜７で保護されないＳｉＯ２膜３の一部が除去されるが、０．１ｎｍの膜厚で残存する。したがって、実施の形態９と同様、シリコン基板１内に存在する、エッチバックによるダメージを低減することができる。
【０１４５】
次に、図５６に示すように、３層ポリメタルゲート１１及び酸化防止膜７のサイドウォール部をマスクとして、リンイオン９を注入エネルギー３０ｅＶ、ドーズ量２×１０１３／ｃｍ２で注入し、シリコン基板１の上層部に注入直後ソース・ドレイン領域２ｂを形成する。
【０１４６】
続いて、図５７に示すように、ウェット酸化膜除去処理を実行することにより、シリコン基板１上に露出したＳｉＯ２膜３を除去するとともに、酸化防止膜７のサイドウォール部下のＳｉＯ２膜３を、サイドウォール部の外部エッジから０．５ｎｍ程度除去することにより、酸化防止膜７のサイドウォール部とシリコン基板１との間に食い込み領域となるキャビディー１２を設ける。
【０１４７】
次に、図５８に示すように、ドライ状態、９００℃、エッジゲートからのオフセットが１．５ｎｍになる条件下のＦＡによってスマイル酸化処理を行う。その結果、中央部が５ｎｍの膜厚で、ゲートエッジ部がドープドポリシリコン層４側最大１０ｎｍ浸食し、シリコン基板１側最大８ｎｍの膜厚（但し、最深部のゲートエッジからのオフセットを１．５ｎｍ）浸食した構造のスマイル酸化膜６を得ることができる。
【０１４８】
同時に、注入直後ソース・ドレイン領域２ｂからの熱拡散より熱拡散後ソース・ドレイン領域２ａを得ることができる。
【０１４９】
スマイル酸化膜６は、スマイル酸化前に、酸化防止膜７の外部においてシリコン基板１の上方に酸化が進行するため、酸化防止膜７外部においてシリコン基板１から上方に成長した構造となる。
【０１５０】
そして、キャビディー１２を設けた分、３層ポリメタルゲート１１のゲートエッジ近傍での酸化が促進されるため、酸化防止膜７のサイドウォール部下の全面において、盛り上がり部を有するスマイル酸化膜６形成することができる。
【０１５１】
キャビディー１２を設けることなく上記スマイル酸化膜６を形成するには、酸化防止膜７のサイドウォール部の形成幅を薄く必要があり、この方法では、図５６で示すリンイオン９の注入時にゲートエッジに近い領域に注入直後ソース・ドレイン領域２ｂが形成され、図５８で示す工程時に熱拡散後ソース・ドレイン領域２ａがゲートエッジからゲート下に深く入るこむ可能性が高くなる。
【０１５２】
その結果、ソース・ドレイン間距離が短くなってパンチスルー耐性が劣化するため、微細ＭＯＳトランジスタに不適となるが、キャビディー１２を設ける製造方法の場合、上記のような不具合が解消されるため、パンチスルー耐性を劣化させることなく、ゲートエッジの電界を緩和することができる。
【０１５３】
＜種々の改良＞
以下、上述した全ての実施の形態に適用可能な改良点を述べる。
【０１５４】
（その１）
スマイル酸化処理後にストレス緩和用の熱処理を加えてもよい。この熱処理によって、スマイル酸化膜６の形成による応力ストレスを緩和できるため、ホットキャリアや酸化膜の信頼性の向上を図ることができる。なお、熱処理としては、例えば、１１００℃で３０秒のＲＴＮ（窒素を用いた短時間アニール（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｅｎｅａｌｉｎｇ））等が考えられる。
【０１５５】
（その２）
全実施の形態のＭＯＳトランジスタをＤＲＡＭ用に適用する。その結果、メモリセルでのリーク電流の減少が図れる分、リフレッシュ特性の向上が期待できる。
【０１５６】
（その３）
全実施の形態のＭＯＳトランジスタをｅｍｂｅｄｄｅｄＤＲＡＭ用に適用する。その結果、メモリセルでのリーク電流の減少が図れる分、リフレッシュ特性の向上が期待できる。
【０１５７】
（その４）
全実施の形態のＭＯＳトランジスタをＤＲＡＭ、ｅｍｂｅｄｄｅｄＤＲＡＭのメモリセル用に適用した際、比較的大きな電流供給量を必要とするＭＯＳトランジスタに対して、ゲートエッジ部へのゲートバーズビーク量（ドープドポリシリコン層４がスマイル酸化された量）に対して、ゲート長を十分長くする。
【０１５８】
例えば、片側のゲートバーズビーク量が０．０３μｍの場合、メモリセル内部のセルトランジスタのゲート長を０．１μｍ、周辺あるいはロジック用で比較的大きな電流供給量を必要とするＭＯＳトランジスタのゲート長を０．４μｍに設定し、周辺あるいはロジック用で比較的大きな電流供給量を必要としないＭＯＳトランジスタのゲート長を０．２μｍに設定する等の対応が考えられる。
【０１５９】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置は、酸化防止膜によってポリシリコン膜は露出することなく覆われているため、酸化防止膜形成後においてゲート酸化膜のゲート電極のエッジ近傍下が中央部下より膜厚が厚くなる、リーク電流抑制効果が発揮できる構造を得るための熱処理を実行しても、ポリシリコン層の酸化を抑制することができる。
【０１６０】
この発明における請求項１１記載の半導体装置の製造方法は、ステップ（ｆ）実行時は、酸化防止膜によってポリシリコン層は露出することなく覆われているため、ポリシリコン層の酸化を抑制しながらリーク電流を抑制する構造のゲート酸化膜を形成することができる。
【図面の簡単な説明】
【図１】本発明の原理を示す説明図である。
【図２】本発明の原理を示す説明図である。
【図３】本発明の原理を示す説明図である。
【図４】本発明の原理を示す説明図である。
【図５】本発明の原理を示す説明図である。
【図６】選択酸化処理後のＭＯＳトランジスタ構造を示す説明図である。
【図７】選択酸化処理後に行うスマイル酸化処理の状態を説明する説明図である。
【図８】この発明の実施の形態１であるＭＯＳトランジスタのゲート構成を示す断面図である。
【図９】この発明の実施の形態２であるＭＯＳトランジスタのゲート構造を示す断面図である。
【図１０】この発明の実施の形態３であるＭＯＳトランジスタのゲート構造を示す断面図である。
【図１１】この発明の実施の形態４であるＭＯＳトランジスタのゲート構造を示す断面図である。
【図１２】この発明の実施の形態５であるＭＯＳトランジスタのゲート構造を示す断面図である。
【図１３】この発明の実施の形態６であるＭＯＳトランジスタのゲート構造を示す断面図である。
【図１４】この発明の実施の形態７であるＭＯＳトランジスタのゲート構造を示す断面図である。
【図１５】この発明の実施の形態８であるＭＯＳトランジスタのゲート構造を示す断面図である。
【図１６】実施の形態８の製造方法を示す断面図である。
【図１７】実施の形態８の製造方法を示す断面図である。
【図１８】実施の形態８の製造方法を示す断面図である。
【図１９】実施の形態８の製造方法を示す断面図である。
【図２０】実施の形態８の製造方法を示す断面図である。
【図２１】この発明の実施の形態９であるＭＯＳトランジスタのゲート構造を示す断面図である。
【図２２】実施の形態９の製造方法を示す断面図である。
【図２３】実施の形態９の製造方法を示す断面図である。
【図２４】実施の形態９の製造方法を示す断面図である。
【図２５】実施の形態９の製造方法を示す断面図である。
【図２６】実施の形態９の製造方法を示す断面図である。
【図２７】この発明の実施の形態１０であるＭＯＳトランジスタのゲート構造を示す断面図である。
【図２８】注入直後ソース・ドレイン領域を示す説明図である。
【図２９】熱拡散後ソース・ドレイン領域を示す説明図である。
【図３０】オフセット注入構造の説明用の説明図である。
【図３１】オフセット注入構造の説明用の説明図である。
【図３２】オフセット注入構造の説明用の説明図である。
【図３３】オフセット注入構造の説明用の説明図である。
【図３４】実施の形態１０の第１の製造方法を示す断面図である。
【図３５】実施の形態１０の第１の製造方法を示す断面図である。
【図３６】実施の形態１０の第１の製造方法を示す断面図である。
【図３７】実施の形態１０の第１の製造方法を示す断面図である。
【図３８】実施の形態１０の第１の製造方法を示す断面図である。
【図３９】第１の製造方法の変形例を示す断面図である。
【図４０】実施の形態１０の第２の製造方法を示す断面図である。
【図４１】実施の形態１０の第２の製造方法を示す断面図である。
【図４２】実施の形態１０の第２の製造方法を示す断面図である。
【図４３】実施の形態１０の第２の製造方法を示す断面図である。
【図４４】実施の形態１０の第２の製造方法を示す断面図である。
【図４５】第２の製造方法の変形例を示す断面図である。
【図４６】実施の形態１０の第３の製造方法を示す断面図である。
【図４７】実施の形態１０の第３の製造方法を示す断面図である。
【図４８】実施の形態１０の第３の製造方法を示す断面図である。
【図４９】実施の形態１０の第３の製造方法を示す断面図である。
【図５０】実施の形態１０の第３の製造方法を示す断面図である。
【図５１】実施の形態９のＭＯＳトランジスタ構造のスマイル酸化膜の盛り上がり部周辺を示す断面図である。
【図５２】実施の形態１１のＭＯＳトランジスタ構造のスマイル酸化膜の盛り上がり部周辺を示す断面図である。
【図５３】実施の形態１１の製造方法を示す断面図である。
【図５４】実施の形態１１の製造方法を示す断面図である。
【図５５】実施の形態１１の製造方法を示す断面図である。
【図５６】実施の形態１１の製造方法を示す断面図である。
【図５７】実施の形態１１の製造方法を示す断面図である。
【図５８】実施の形態１１の製造方法を示す断面図である。
【図５９】従来のポリメタルゲート構造を示す断面図である。
【図６０】ＧＩＤＬの現象説明用の説明図である。
【図６１】スマイル酸化説明用の説明図である。
【図６２】ポリメタルゲート構造にスマイル酸化処理を行った場合の問題点を指摘する説明図である。
【図６３】選択酸化処理の問題点指摘用（その１）の説明図である。
【図６４】選択酸化処理の問題点指摘用（その２）の説明図である。
【符号の説明】
１　シリコン基板、２　ソース・ドレイン領域、３　ＳｉＯ２膜、４　ドープドポリシリコン層、５　タングステン層、６　スマイル酸化膜、７　酸化防止膜、８　ＳｉＯＮ層、１０　ポリメタルゲート、１１　３層ポリメタルゲート、１２　キャビディー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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