(57)【要約】【課題】 簡単に具現可能な高速フーリエ変換装置を有するヨーロッパ向けデジタルオーディオ放送受信装置及びその動作方法を提供する。【解決手段】 伝送されるデータの大きさに応じて各種のＦＦＴモードを有するデジタルオーディオ放送受信装置は、所定個数の記録アドレス及び読出アドレスを発生するアドレス発生部３００と、ＦＦＴモードのそれぞれのデータを繰り返して所定個数のデータを生成し、所定個数のデータを用いて高速フーリエ変換を行なう高速フーリエ変換部４００、及び、高速フーリエ変換部４００の動作に対応して記録アドレス及び読出アドレスを発生すべくアドレス発生部３００を制御する制御部２００と、有する。  【選択図】   図１
2004194341.tif 000002
【特許請求の範囲】
【請求項１】
伝送されるデータの大きさに応じて各種のＦＦＴモードを有するデジタルオーディオ放送受信装置において、
所定個数の記録アドレス及び読出アドレスを発生するアドレス発生部と、
前記ＦＦＴモードの各々のデータを繰り返して前記所定個数のデータを生成し、前記所定個数のデータを用いて高速フーリエ変換を行なう高速フーリエ変換部と、
前記高速フーリエ変換部の動作に対応して前記記録アドレス及び前記読出アドレスを発生すべく前記アドレス発生部を制御する制御部と、
を含むことを特徴とするデジタルオーディオ放送受信装置。
【請求項２】
前記所定個数は４０９６個であり、
前記高速フーリエ変換部は、前記４０９６個のデータを用いて高速フーリエ変換を行なうことを特徴とする請求項１に記載のデジタルオーディオ放送受信装置。
【請求項３】
前記高速フーリエ変換部は、
前記ＦＦＴモードの各々のデータを繰り返して前記４０９６個のデータを生成するメモリ制御部と、
２０４８個のデータを記録可能な大きさを有するメモリと、
前記４０９６個のデータを用いてＲａｄｉｘ−４方式で演算を行なう演算部と、
を含み、
前記読出アドレスが発生すると、前記メモリ制御部は、前記メモリのアドレスを前記読出アドレスに対応してデジットリバースすることを特徴とする請求項１に記載のデジタルオーディオ放送受信装置。
【請求項４】
前記メモリ制御部は、
前記演算部が前記Ｒａｄｉｘ−４方式で演算を行なうことができるように、前記メモリに記録される前記２０４８個のデータ以外のデータを記録する仮想メモリを有することを特徴とする請求項３に記載のデジタルオーディオ放送受信装置。
【請求項５】
前記演算部は、前記Ｒａｄｉｘ−４方式で演算を行い、
これにより、前記仮想メモリには、前記ＦＦＴモードに対応して‘０’データがブロック化して記録されることを特徴とする請求項４に記載のデジタルオーディオ放送受信装置。
【請求項６】
前記メモリ制御部は、
前記Ｒａｄｉｘ−４方式で演算され、前記メモリに記録されたデータを前記ＦＦＴモードに対応してデジットリバースすることを特徴とする請求項３に記載のデジタルオーディオ放送受信装置。
【請求項７】
前記メモリ制御部は、
前記ＦＦＴモードが２０４８である場合において、
前記読出アドレスの上位ビットから下位ビットの配列が｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝であるときは、
これに対応して前記メモリアドレスの上位ビットから下位ビットの配列を｛ａ1、ａ3、ａ2、ａ5、ａ4、ａ7、ａ6、ａ9、ａ8、ａ11、ａ10｝にデジットリバースすることを特徴とする請求項３に記載のデジタルオーディオ放送受信装置。
【請求項８】
前記メモリ制御部は、
前記ＦＦＴモードが１０２４である場合において、
前記読出アドレスの上位ビットから下位ビットの配列が｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝であるときは、
これに対応して前記メモリアドレスの上位ビットから下位ビットの配列を｛０、ａ3、ａ2、ａ5、ａ4、ａ7、ａ6、ａ9、ａ8、ａ11、ａ10｝にデジットリバースすることを特徴とする請求項３に記載のデジタルオーディオ放送受信装置。
【請求項９】
前記メモリ制御部は、
前記ＦＦＴモードが２５６である場合において、
前記読出アドレスの上位ビットから下位ビットの配列が｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝であるときは、
これに対応して前記メモリアドレスの上位ビットから下位ビットの配列を｛０、０、０、ａ5、ａ4、ａ7、ａ6、ａ9、ａ8、ａ11、ａ10｝にデジットリバースすることを特徴とする請求項３に記載のデジタルオーディオ放送受信装置。
【請求項１０】
前記メモリ制御部は、
前記ＦＦＴモードが５１２である場合において、
前記読出アドレスの上位ビットから下位ビットの配列が｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝である場合ときは、
これに対応して前記メモリアドレスの上位ビットから下位ビットの配列を｛０、ａ3、０、ａ5、ａ4、ａ7、ａ6、ａ9、ａ8、ａ11、ａ10｝にデジットリバースすることを特徴とする請求項３に記載のデジタルオーディオ放送受信装置。
【請求項１１】
伝送されるデータの大きさに応じて各種のＦＦＴモードを有するデジタルオーディオ放送受信装置の動作方法において、
所定個数の記録アドレスを発生するステップと、
前記所定個数の記録アドレスに対応して前記ＦＦＴモードの各々のデータを繰り返して所定個数のデータを生成し、前記所定個数のデータを用いて高速フーリエ変換を行なう高速フーリエ変換ステップと、
前記高速フーリエ変換ステップの動作が終了すると、読出アドレスを発生するステップと、
を含むことを特徴とするデジタルオーディオ放送受信装置の動作方法。
【請求項１２】
前記所定個数は４０９６個であり、
前記高速フーリエ変換ステップでは、前記４０９６個のデータを用いて高速フーリエ変換を行なうことを特徴とする請求項１１に記載のデジタルオーディオ放送受信装置の動作方法。
【請求項１３】
前記高速フーリエ変換ステップは、
前記ＦＦＴモードの各々のデータを繰り返して前記４０９６個のデータを生成するステップと、
前記４０９６個のデータを用いてＲａｄｉｘ−４方式で演算し、メモリのアドレスに対応して前記メモリに記録する演算ステップと、
前記読出アドレスが発生すると、前記読出アドレスに対応する前記メモリのアドレスにデジットリバースを行なうデジットリバースステップと、
を含むことを特徴とする請求項１１に記載のデジタルオーディオ放送受信装置の動作方法。
【請求項１４】
前記Ｒａｄｉｘ−４方式で演算するために、前記演算ステップで繰り返された前記４０９６個のデータを、前記メモリ及び仮想メモリに記録するステップを更に含むことを特徴とする請求項１３に記載のデジタルオーディオ放送受信装置の動作方法。
【請求項１５】
前記演算ステップでは、前記Ｒａｄｉｘ−４方式で演算を行い、
これにより、前記仮想メモリに前記ＦＦＴモードに対応して‘０’データがブロック化して記録されることを特徴とする請求項１４に記載のデジタルオーディオ放送受信装置の動作方法。
【請求項１６】
前記デジットリバースステップでは、
前記Ｒａｄｉｘ−４方式で演算され、前記メモリに記録されたデータを前記ＦＦＴモードに対応してデジットリバースすることを特徴とする請求項１３に記載のデジタルオーディオ放送受信装置の動作方法。
【請求項１７】
前記デジットリバースステップでは、
前記ＦＦＴモードが２０４８である場合において、
前記読出アドレスの上位ビットから下位ビットの配列が｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝であるときは、
これに対応して前記メモリアドレスの上位ビットから下位ビットの配列を｛ａ1、ａ3、ａ2、ａ5、ａ4、ａ7、ａ6、ａ9、ａ8、ａ11、ａ10｝にデジットリバースすることを特徴とする請求項１３に記載のデジタルオーディオ放送受信装置の動作方法。
【請求項１８】
前記デジットリバースステップでは、
前記ＦＦＴモードが１０２４である場合において、
前記読出アドレスの上位ビットから下位ビットの配列が｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝であるときは、
これに対応して前記メモリアドレスの上位ビットから下位ビットの配列を｛０、ａ3、ａ2、ａ5、ａ4、ａ7、ａ6、ａ9、ａ8、ａ11、ａ10｝にデジットリバースすることを特徴とする請求項１３に記載のデジタルオーディオ放送受信装置の動作方法。
【請求項１９】
前記デジットリバースステップでは、
前記ＦＦＴモードが２５６である場合において、
前記読出アドレスの上位ビットから下位ビットの配列が｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝であるときは、
これに対応して前記メモリアドレスの上位ビットから下位ビットの配列を｛０、０、０、ａ5、ａ4、ａ7、ａ6、ａ9、ａ8、ａ11、ａ10｝にデジットリバースすることを特徴とする請求項１３に記載のデジタルオーディオ放送受信装置の動作方法。
【請求項２０】
前記デジットリバースステップでは、
前記ＦＦＴモードが５１２である場合において、
前記読出アドレスの上位ビットから下位ビットの配列が｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝であるときは、
これに対応して前記メモリアドレスの上位ビットから下位ビットの配列を｛０、ａ3、０、ａ5、ａ4、ａ7、ａ6、ａ9、ａ8、ａ11、ａ10｝にデジットリバースすることを特徴とする請求項１３に記載のデジタルオーディオ放送受信装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヨーロッパ向けデジタル放送受信装置に関し、より詳しくは、高速フーリエ変換（ＦＦＴ;Fast Fourier Transform）装置に関する。
【背景技術】
【０００２】
デジタル技術の発展に伴い、放送方式がアナログ方式からデジタル方式に切り替わりつつある。ラジオ放送は、既にデジタル放送を行なっているか、ラジオ放送以外は、準備中の状況である。ヨーロッパ向けデジタルオーディオ放送（ＤＡＢ；Digital Audio Broadcasting）は、伝送方式としてＯＦＤＭ（Orthogonal Ferquency Division Multiplex）方式を使用しており、ＯＦＤＭ方式に使用される高速フーリエ変換（ＦＦＴ）装置は、入力されるデータの個数に応じて２５６、５１２、１０２４、及び２０４８等のＦＦＴモードを有する。
【０００３】
従来の高速フーリエ変換装置では、高速フーリエ変換を行なうための各々のＦＦＴモードによって、異なるメモリのアドレス発生方式とデータのバタフライ（Butterfly）演算方式を有していた。
【０００４】
例えば、特許文献１に記載の“Memory Address Generator for an FFT”では、各々のＦＦＴモードによって、異なるメモリのアドレス発生方式を適用しているため、処理方法が複雑で、その実現が困難であるという不具合を有している。
【０００５】
一方、高速フーリエ変換装置の演算方式としては、２５６、５１２、１０２４、及び２０４８等の２nＦＦＴモードの入力データを処理することができるＲａｄｉｘ−２方式と、２５６、１０２４等の４nＦＦＴモードの入力データを処理することができるＲａｄｉｘ−４方式が一般的である。なお、Ｒａｄｉｘ−２方式は、Ｒａｄｉｘ−４方式に比べて相対的に処理速度が遅いという短所があり、Ｒａｄｉｘ−４方式は、２５６、１０２４等の４nＦＦＴモードの入力データの処理は可能であるが、５１２、２０４８等の２nＦＦＴモードの入力データの処理は不可能であるという短所がある。このような問題点を解決するために、特許文献２に記載の“Digit Reverse for Mixed Radix FFT”では、演算構造としてＲａｄｉｘ−２構造とＲａｄｉｘ−４構造とを組み合わせたＭｉｘｅｄ Ｒａｄｉｘ構造を開示している。
【０００６】
しかし、このようなＲａｄｉｘ−２構造とＲａｄｉｘ−４構造とを組み合わせる演算構造も同様に実現が困難であるという不具合を有している。
【特許文献１】米国特許第６０３５３１３号明細書
【特許文献２】米国特許第５４７３５５６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、前記のような問題点を解決するためになされたものであって、その目的は、より効率よく且つ簡単に具現可能な高速フーリエ変換装置を有するヨーロッパ向けデジタルオーディオ放送受信装置及びその動作方法を提供することである。
【課題を解決するための手段】
【０００８】
前記のような目的を達成するために、本発明に係るデジタルオーディオ放送受信装置は、伝送されるデータの大きさに応じて各種のＦＦＴモードを有するデジタルオーディオ放送受信装置において、所定個数の記録アドレス及び読出アドレスを発生するアドレス発生部と、前記ＦＦＴモードの各々のデータを繰り返して前記所定個数のデータを生成し、前記所定個数のデータを用いて高速フーリエ変換を行なう高速フーリエ変換部と、前記高速フーリエ変換部の動作に対応して前記記録アドレス及び前記読出アドレスを発生すべく前記アドレス発生部を制御する制御部と、を有する。
【０００９】
なお、前記所定個数は４０９６個であり、前記高速フーリエ変換部は、前記４０９６個のデータを用いて高速フーリエ変換を行なうのが好適である。
【００１０】
また、前記高速フーリエ変換部は、前記ＦＦＴモードの各々のデータを繰り返して前記４０９６個のデータを生成するメモリ制御部と、２０４８個のデータを記録可能な大きさを有するメモリと、前記４０９６個のデータを用いてＲａｄｉｘ−４方式で演算を行なう演算部と、を有し、前記読出アドレスが発生すると、前記メモリ制御部は、前記メモリのアドレスを前記読出アドレスに対応してデジットリバースを行なうのが好適である。
【００１１】
ここで、デジットリバースとは、１２ビットのアドレスを、下位ビットから隣り合う２ビットを一単位として、この単位ごとに、逆の順序に並べ替える（ビット逆順処理、ビットリバース処理）ことをいう。
【００１２】
また、前記メモリ制御部は、前記演算部で前記Ｒａｄｉｘ−４方式で演算を行なうことができるように前記メモリに記録される前記２０４８個のデータ以外のデータを記録する仮想メモリを有し、前記Ｒａｄｉｘ−４方式で演算が行われることにより、前記仮想メモリには前記ＦＦＴモードに対応して‘０’データがブロック化して記録されるのが好適である。
【００１３】
また、前記メモリ制御部は、前記メモリに前記Ｒａｄｉｘ−４方式で演算され記録されたデータを前記ＦＦＴモードに対応してデジットリバースを行なうのが好適である。
【００１４】
また、前記メモリ制御部は、前記ＦＦＴモードが２０４８である場合において、前記読出アドレスの上位ビットから下位ビットの配列が｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝であるときは、
これに対応して前記メモリアドレスの上位ビットから下位ビットの配列を｛ａ1、ａ3、ａ2、ａ5、ａ4、ａ7、ａ6、ａ9、ａ8、ａ11、ａ10｝にデジットリバースする（並べ替える）のが好適である。
【００１５】
また、前記メモリ制御部は、前記ＦＦＴモードが１０２４である場合において、前記読出アドレスの上位ビットから下位ビットの配列が｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝であるときは、
これに対応して前記メモリアドレスの上位ビットから下位ビットの配列を｛０、ａ3、ａ2、ａ5、ａ4、ａ7、ａ6、ａ9、ａ8、ａ11、ａ10｝にデジットリバースするのが好適である。
【００１６】
また、前記メモリ制御部は、前記ＦＦＴモードが２５６である場合において、前記読出アドレスの上位ビットから下位ビットの配列が｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝であるときは、
これに対応して前記メモリアドレスの上位ビットから下位ビットの配列を｛０、０、０、ａ5、ａ4、ａ7、ａ6、ａ9、ａ8、ａ11、ａ10｝にデジットリバースするのが好適である。
【００１７】
また、前記メモリ制御部は、前記ＦＦＴモードが５１２である場合において、前記読出アドレスの上位ビットから下位ビットの配列が｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝であるときは、
これに対応して前記メモリアドレスの上位ビットから下位ビットの配列を｛０、ａ3、０、ａ5、ａ4、ａ7、ａ6、ａ9、ａ8、ａ11、ａ10｝にデジットリバースするのが好適である。
【００１８】
また、本発明に係るデジタルオーディオ放送受信装置の動作方法は、伝送されるデータの大きさに応じて各種のＦＦＴモードを有するデジタルオーディオ放送受信装置の動作方法であって、所定個数の記録アドレスを発生するステップと、前記所定個数の記録アドレスに対応して前記ＦＦＴモードの各々のデータを繰り返して前記所定個数のデータを生成し、前記所定個数のデータを用いて高速フーリエ変換を行なう高速フーリエ変換ステップと、前記高速フーリエ変換ステップの動作が終了すると、読出アドレスを発生するステップと、を有することを特徴とする。
【００１９】
また、前記所定個数は４０９６個であり、前記高速フーリエ変換ステップでは、前記４０９６個のデータを用いて高速フーリエ変換を行なうのが好適である。
【００２０】
また、前記高速フーリエ変換ステップは、前記ＦＦＴモードの各々のデータを繰り返して前記４０９６個のデータを生成するステップと、前記４０９６個のデータを用いてＲａｄｉｘ−４方式で演算し、メモリのアドレスに対応して前記メモリに記録する演算ステップと、前記読出アドレスが発生すると、前記読出アドレスに対応する前記メモリのアドレスにデジットリバースを行なうデジットリバースステップと、を有するのが好適である。
【００２１】
また、ヨーロッパ向けデジタルオーディオ放送受信装置の動作方法は、前記演算ステップで前記４０９６個のデータを前記Ｒａｄｉｘ−４方式で演算するために前記メモリ及び仮想メモリに記録するステップを更に含み、前記演算ステップでの演算結果に応じて、前記仮想メモリに、前記ＦＦＴモードに対応して‘０’データがブロック化して記録されるのが好適である。
【００２２】
また、前記デジットリバースステップでは、前記メモリに前記Ｒａｄｉｘ−４方式で演算され記録されたデータを前記ＦＦＴモードに対応してデジットリバースを行なうのが好適である。
【発明の効果】
【００２３】
本発明によると、ヨーロッパ向けデジタルオーディオ放送のＦＦＴモードの２０４８、１０２４、２５６、及び５１２に対して同一の構造の高速フーリエ変換装置を有することにより、ハードウェアとして具現することが簡単になるという利点がある。
また、各々のＦＦＴモードに対して同一の構造の高速フーリエ変換装置を具現することにより、高速フーリエ変換の動作の制御が簡単になるという効果を奏する。
【発明を実施するための最良の形態】
【００２４】
以下、本発明をより詳しく説明する。
【００２５】
本発明に係るヨーロッパ向けデジタルオーディオ放送受信装置の高速フーリエ変換装置は、次のような特性を有している。
（１）ＦＦＴを行なうための各種の入力データモードである２０４８、１０２４、２５６、及び５１２に対し一律にＲａｄｉｘ−４方式の演算を行なうことで高速フーリエ変換装置の演算部の具現を簡単にした。
（２）各種のＦＦＴモードに対しＲａｄｉｘ−４方式の演算を行なうために、アドレス発生部は４０９６個のアドレスを発生する。
（３）４０９６個のアドレスを発生させることによる高速フーリエ変換装置のメモリの大きさの増大を抑えるために、ＦＦＴの双対性（Duality）を用いて、各種のＦＦＴモードの入力データの個数である２０４８、１０２４、２５６、及び５１２の４０９６への補間を行なう。
（４）補間された４０９６個のデータを用いてＲａｄｉｘ−４方式で演算を行なった後、ＦＦＴモードの各々に対応するデジットリバース方式を適用してデジットリバースを行なう。
【００２６】
前記した特徴に対し、以下では、図面を参照して本発明をより詳しく説明する。
【００２７】
図１は、本発明に係る好適な実施形態であって、ヨーロッパ向けデジタルオーディオ放送（Digital Audio Broadcasting；以下、「ＤＡＢ」と適宜略称する）受信装置の概略的なブロック図であり、デジタルオーディオ放送信号を受信する受信部（図示せず）、制御部２００、アドレス発生部３００、及び高速フーリエ変換（ＦＦＴ）部４００等を有している。
【００２８】
受信部（図示せず）では、送信装置から伝送されたデジタルオーディオ放送信号を受信する。受信される放送信号のＦＦＴモードは、２０４８、１０２４、２５６、及び５１２等である。
【００２９】
制御部２００では、ＤＡＢ受信装置の全般の動作を制御し、受信部で受信する各々の入力データのＦＦＴモードに対応して高速フーリエ変換を行なうように高速フーリエ変換（ＦＦＴ）部４００を制御する。
【００３０】
アドレス発生部３００では、制御部２００の制御信号に対応して４０９６個のアドレスを発生する。即ち、アドレス発生部３００は、高速フーリエ変換（ＦＦＴ）部４００において高速フーリエ変換を行うための読出（read）アドレス及び記録（write）アドレスを発生する。
【００３１】
高速フーリエ変換部４００は、２０４８個のデータに対応する大きさを有するメモリ４１０と、Ｒａｄｉｘ−４方式でバタフライ演算を行うための演算部４３０と、メモリ制御部４５０とを有している。メモリ制御部４５０は、Ｒａｄｉｘ−４方式の演算を行うために、アドレス発生部３００で発生した４０９６個のアドレスに対応して、入力データのＦＦＴモードに対応するデータをメモリ４１０に記録し、また、演算部４３０においてＲａｄｉｘ−４方式で繰り返し演算されたデータをメモリ４１０に再記録する。
【００３２】
一方、メモリ制御部４５０は、Ｒａｄｉｘ−４方式で演算されメモリ４１０に再記録されたデータに対しデジットリバースを行い、再記録されたデータを出力する。即ち、メモリ制御部４５０は、制御部２００の制御信号によりアドレス発生部３００で発生する読出アドレスに対応して、メモリ４１０のアドレスをデジットリバースして所定のデータを出力する。
【００３３】
以下では、図面及び数式を参照して、本発明の実施形態に係る高速フーリエ変換部の動作原理［１］及び［２］について詳細に説明する。
【００３４】
［１］高速フーリエ変換部に適用される補間方法の説明
入力データをｘ（ｎ）で表し、ｘ（ｎ）の高速フーリエ変換の結果をＸ（ｍ）で表すとき、ｘ（ｎ）とＸ（ｍ）との関係は、次の式（１）のように表すことができる。
【００３５】
【数１】
2004194341.tif 000003
【００３６】
入力データのｘ（ｎ）は、信号処理方法の一つであるアップサンプリング（upsampling）方法を補間方法として適用して、次の式（２）のように表すことができる。
【００３７】
【数２】
2004194341.tif 000004
【００３８】
また、前記式（２）は、次の式（３）に表し直すことができる。
【００３９】
【数３】
2004194341.tif 000005
【００４０】
式中、Ｎは、処理すべき入力データの個数であり、本実施形態ではＮ＝４０９６個である。また、Ｌは、アップサンプリングする回数であり、１０２４モードの場合はＬ＝４である。また、前記式（３）について高速フーリエ変換を行うと、次の式（４）のように表すことができる。
【００４１】
【数４】
2004194341.tif 000006
【００４２】
前記式（４）の演算結果を補間前のＦＦＴ結果とｍ値の区間別に比較してみると、演算結果が特定の周期をもって繰り返されていることがわかる。即ち、まず、ｍ値の範囲が０(ｍ(Ｎ／Ｌ−１の場合、補間前のＦＦＴ結果と同一であることが前記式（４）の結果から分かる。また、ｍ値の範囲がＮ／Ｌ(ｍ(２Ｎ／Ｌ−１の場合は、次の式（５）のように表される。
【００４３】
【数５】
2004194341.tif 000007
【００４４】
前記式（５）から、ｍ値の範囲がＮ／Ｌ(ｍ(２Ｎ／Ｌ−１の場合でも補間前のＦＦＴの結果と同一であることが分かる。
【００４５】
前記式（１）乃至式（５）をもって説明したように、時間領域のデータを所定係数でアップサンプリングした後に高速フーリエ変換を行うと、アップサンプリングされた係数によって、補間前のデータが繰り返される。
【００４６】
補間による高速フーリエ変換の結果を図２（ａ）乃至（ｃ）に示したスペクトル図を参照して説明する。まず、図２（ａ）は、ＦＦＴモードが１０２４である場合の時間領域における入力データのスペクトル図である。図２（ａ）に示した１０２４個の入力データに対してアップサンプリングを行い、図２（ｂ）に示すように、４０９６個のデータにする。次いで、図２（ｂ）に示す４０９６個のデータに対して高速フーリエ変換を行い、時間領域のデータを周波数領域のデータに変換する。即ち、４０９６個のデータは、補間前の１０２４個の入力データを周期的に４回繰り返したものである。
【００４７】
一方、高速フーリエ変換は双対性を有する。ここで、双対性とは、ｘ（ｎ）に対する高速フーリエ変換の結果をＸ（ｍ）とする場合、Ｘ（ｍ）を高速フーリエ変換した結果がｘ（ｎ）になる性質をいう。
【００４８】
時間領域の１０２４個の入力データを４回繰り返す（図２（ｃ）に示す）方式の補間を行って高速フーリエ変換を行うと、高速フーリエ変換の双対性によって、周波数領域での１０２４個の入力データ間に３つのゼロ（zero）データが挿入されて分布される（図２（ｂ）参照）。
【００４９】
以下、このような双対性による補間方法の適用について説明する。
【００５０】
高速フーリエ変換装置に、２０４８、１０２４、２５６、及び５１２のような各種の入力データモードに対して一律にＲａｄｉｘ−４方式の演算を行わせるために、アドレス発生部３００は、２０４８、１０２４、２５６、及び５１２等の入力データに対して一律に０から４０９５のアドレスを発生する。これに対応して、メモリ制御部４５０は、各種の入力データを４０９６個のデータへ補間（interpolate）する。即ち、２０４８モードは２回、１０２４モードは４回、２５６モードは１６回、及び５１２モードは８回ずつ入力データを繰り返して補間する。
【００５１】
これにより、２０４８個のテータを記録可能なメモリ４１０には、０から４０９５のアドレスに対応するデータに対して、０から２０４７のアドレスに該当するデータだけが入力される。この際、メモリ制御部４５０は、２０４８から４０９５のアドレスに該当するデータを仮想メモリに記録する。即ち、メモリ４１０に実質的に記録されるデータは０から２０４７までのアドレスに対応するデータであり、残りの２０４８から４０９５までのアドレスに対応するデータは、メモリ４１０に記録されるデータではなく、メモリ制御部４５０だけが知っているデータとなる。
【００５２】
そして、演算部４３０は、メモリ４１０及びメモリ制御部４５０の仮想メモリに記録された４０９６個のデータに基づき、Ｒａｄｉｘ−４方式でバタフライ演算を行う。
【００５３】
図３は、Ｒａｄｉｘ−４方式でバタフライ演算が行われる概念を説明するための概念図であって、同図を参照して、Ｒａｄｉｘ−４方式の演算式を、次の式（６）のように表すことができる。
【００５４】
【数６】
2004194341.tif 000008
【００５５】
以下、図４〜図７及び式（７）〜式（８）を参照して、演算部４３０で２０４８、１０２４、２５６、及び５１２のそれぞれのＦＦＴモードに対してＲａｄｉｘ−４方式で演算が行われる過程を説明する。
【００５６】
第一に、図４を参照して、２０４８モードにおいてＲａｄｉｘ−４方式で演算が行われる過程を詳細に説明する。
【００５７】
まず、受信された２０４８個の入力データが、高速フーリエ変換装置４００内のメモリ４１０に記録される。次いで、制御部１００から高速フーリエ変換を行うよう指示する制御信号がアドレス発生部３００に入力されると、アドレス発生部３００は、４０９６個のアドレスを発生する。メモリ制御部４５０は、４０９６個のアドレスに対応して補間された４０９６個のデータをメモリ４１０及び仮想メモリに記録する。即ち、図４の（Ａ）に示す４０９６アドレス構造に対し０から２０４７番地までには２０４８個の入力データを記録し、メモリ制御部４５０の仮想メモリの２０４８から４０９５番地には、２０４８個の入力データを繰り返して記録する。
【００５８】
引き続き、演算部４３０は、Ｒａｄｉｘ−４方式でバタフライ演算を行う。一般に、Ｒａｄｉｘ−４方式は、データの全体に対しｌｏｇ4（ＦＦＴの大きさ）の回数だけバタフライ演算を繰り返し行う（Stage）ものであって、これにより、４０９６個のデータに対してはバタフライ演算を６回繰り返して行う。演算の結果は、次の式（７）のように表すことができ、これによって演算された４０９６個のデータは、図４の（Ｂ）に示すように再記録される。
【００５９】
【数７】
2004194341.tif 000009
【００６０】
前記式（７）の演算結果のように、補間された４０９６個のデータをＲａｄｉｘ−４方式で演算を行うと、全体の４０９６アドレス構造に対し、Ｘ（４ｋ）及びＸ（４ｋ＋２）の番地のみにデータが存在し、Ｘ（４ｋ＋１）及びＸ（４ｋ＋３）の番地には‘０’だけが存在する。全体のステージにおける演算の結果も同様に、Ｘ（４ｋ）及びＸ（４ｋ＋２）の番地のみにデータが存在するようになる。従って、メモリ４１０には、Ｘ（４ｋ）及びＸ（４ｋ＋２）番地に対応する２０４８個のデータが再記録される。
【００６１】
第二に、図５を参照して、１０２４モードにおいてＲａｄｉｘ−４方式で演算が行われる過程を詳細に説明する。
【００６２】
アドレス発生部３００は、４０９６個のアドレスを発生し、この４０９６アドレス構造に対応して補間された４０９６個のデータを、メモリ４１０及び仮想メモリに記録する。即ち、図５の（Ａ）に示すように、０から４０９５番地までには１０２４個のデータが４回繰り返し記録される。この際、２０４８から４０９５番地までは、メモリ制御部４５０の仮想メモリであって、ここに記録される２０４８個のデータは、メモリ制御部４５０だけが知っているデータになる。
【００６３】
このように、補間された４０９６個のデータは、図５の（Ａ）に示す通り、１０２４個のデータが４回繰り返されて記録されたものであり、演算部４３０は、４０９６個のデータを用いてＲａｄｉｘ−４方式でバタフライ演算を行なう。Ｒａｄｉｘ−４方式でのステージ１の演算された結果は、次の式（８）のように表すことができ、これによる４０９６アドレス構造の再記録されるデータは、図５の（Ｂ）の通りである。
【００６４】
【数８】
2004194341.tif 000010
【００６５】
前記式（８）の演算結果のように、補間された４０９６個のデータをＲａｄｉｘ−４方式で演算を行うと、全体の４０９６アドレス構造に対しＸ（４ｋ）の番地のみにデータが存在し、Ｘ（４ｋ＋１）、Ｘ（４ｋ＋２）及びＸ（４ｋ＋３）の番地には‘０’が存在する。全体のステージにおける演算の結果も同様に、Ｘ（４ｋ）の番地のみに１０２４個の入力データが再記録される。従って、メモリ４１０には、Ｘ（４ｋ）の番地に対応する１０２４個のデータが再記録される。
【００６６】
第三に、図６ａ及び図６ｃを参照して、２５６モードにおいてＲａｄｉｘ−４方式で演算が行われる過程を詳細に説明する。
【００６７】
アドレス発生部３００は、４０９６個のアドレスを発生し、この４０９６アドレス構造に対応して補間された４０９６個のデータをメモリ４１０及び仮想メモリに記録する。即ち、図６の（Ａ）に示した４０９６アドレス構造に対し０から２０４７番地までには２５６個のデータが８回繰り返し記録され、また、２０４８から４０９５番地にも同様に２５６個のデータが８回繰り返し記録される。後者は、メモリ制御部４５０だけが知っている仮想メモリに記録される。
【００６８】
このように、図６の（Ａ）に示すように、補間方法（interpolation method）によって、２５６個のデータが１６回繰り返されて４０９６アドレス構造を有し、これにより、演算部４３０は、Ｒａｄｉｘ−４方式でバタフライ演算を行なう。前述した２０４８及び１０２４モードの演算結果を参照すると、Ｒａｄｉｘ−４方式の演算は、ステージ１以降は１／４ずつ独立して行われることが分かる。
【００６９】
かかるＲａｄｉｘ−４方式の演算特性によって、図６の（Ａ）の４０９６個のデータは、ステージ１の演算の後、図６の（Ｂ）に示すように、０から１０２３番地のみにデータが存在し、これは、図５の（Ａ）及び（Ｂ）に示した１０２４モードの演算結果と同じである。従って、演算の結果は、式（８）の通りであり、これによる４０９６アドレス構造に再記録されるデータは、図６の（Ｃ）に示すように、０から２５５番地までのＸ（４ｌ）領域のみにデータが再記録される。
【００７０】
第四に、図７を参照して、５１２モードにおいてＲａｄｉｘ−４方式で演算が行われる過程を詳細に説明する。
【００７１】
アドレス発生部３００は、４０９６個のアドレスを発生し、４０９６アドレス構造に対応して補間された４０９６個のデータをメモリ４１０及び仮想メモリに記録する。即ち、図７の（Ａ）に示した４０９６アドレス構造に対し、０から２０４７番地までには５１２個のデータが４回繰り返し記録され、また、２０４８から４０９５番地にも同様に５１２個のデータが４回繰り返し記録される。後者は、メモリ制御部４５０だけが知っている仮想メモリに記録される。
【００７２】
このように、図７の（Ａ）に示すように、補間方法によって、５１２個のデータが８回繰り返されて４０９６アドレス構造を有し、これにより、演算部４３０は、Ｒａｄｉｘ−４方式でバタフライ演算を行なう。Ｒａｄｉｘ−４方式の演算特性によって、図７の（Ａ）の４０９６個のデータは、ステージ１の後、図７の（Ｂ）に示すように０から１０２３番地のみにデータが存在し、これは、図４の（Ａ）及び（Ｂ）に示した２０４８モードの演算結果と同じである。従って、演算の結果は、式（７）の通りであり、これによる４０９６アドレス構造に再記録されるデータは、図７の（Ｃ）に示すように、０から２５５番地までのＸ（４ｌ）と、５１２から７６７番地までのＸ（４ｌ＋２）にデータが再記録される。
【００７３】
以上で説明したように、高速フーリエ変換（ＦＦＴ）に補間方法を適用することにより、２０４８、１０２４、２５６、及び５１２等の各種のＦＦＴモードの入力データを４０９６個のデータに補間を行なった後、一律にＲａｄｉｘ−４方式の演算を行なうことで、高速フーリエ変換装置４００の具現及び動作を簡易化することができる。また、補間方法を適用することによって、Ｒａｄｉｘ−４演算の後、メモリ４１０及び仮想メモリに再記録されるデータに‘０’データがブロック化して現われると、このブロック化した‘０’データは、仮想メモリに記録されるようになる。従って、４０９６アドレスに対するメモリ４１０の大きさの増大も抑えることができる。
【００７４】
［２］高速フーリエ変換（ＦＦＴ）部のデジットリバース過程の説明
図８は、４０９６個のデータに対する高速フーリエ変換をＲａｄｉｘ−４の演算構造で具現する場合におけるデジットリバースの過程を示す図である。ここで、｛ａ11、ａ10、ａ9、ａ8、ａ7、ａ6、ａ5、ａ4、ａ3、ａ2、ａ1、ａ0｝は、アドレス発生部３００で発生する１２桁の読出アドレスであって、例えば、ａ2は、読出アドレスの第３ｂｉｔの値になる。
【００７５】
一方、｛ｂ11、ｂ10、ｂ9、ｂ8、ｂ7、ｂ6、ｂ5、ｂ4、ｂ3、ｂ2、ｂ1、ｂ0｝は、前記読出アドレスに対してデジットリバースされたアドレスであって、例えば、ｂ2は、デジットリバースされたアドレスの第３ｂｉｔの値になる。
【００７６】
図８に示すように、デジットリバース処理（digit-reverse）を行うと、｛ａ1，ａ0｝の値が｛ｂ11、ｂ10｝の値となり、｛ａ3，ａ2｝の値が｛ｂ9、ｂ8｝の値となり、｛ａ5，ａ4｝の値が｛ｂ7、ｂ6｝の値となり、｛ａ7，ａ6｝の値が｛ｂ5、ｂ4｝の値となり、｛ａ9，ａ8｝の値が｛ｂ3、ｂ2｝の値となり、｛ａ11，ａ10｝の値が｛ｂ1、ｂ0｝の値となる。
【００７７】
以下では、各々のＦＦＴモードに応じてメモリ４１０に再記録されるデータのデジットリバース過程を、各図面を参照して説明する。
【００７８】
第一に、図９乃至図１１を参照して、２０４８モードに対するデジットリバース過程を説明する。
【００７９】
２０４８個の入力データを繰り返して４０９６個のデータにした後、この繰り返された４０９６個のデータを高速フーリエ変換すると、図９に示すように、２０４８個のデータのそれぞれの間に‘０’データが挿入された補間形態となる。一方、４０９６個のデータをＲａｄｉｘ−４方式で演算を行なった結果としてメモリ４１０に再記録されるデータのアドレス構造は、図１０に示すように０〜１０２３番地及び２０４８〜３０７１番地のみにデータが存在する形態となる。
【００８０】
即ち、制御部２００の制御によってアドレス発生部３００で発生した読出アドレス（図９の‘Memory read address’）に対応するデータと、このデータが実際に記録されたメモリ４１０のアドレス（図１０の‘Internal read address’）とが互いに相違しているため、デジットリバースを行なう。
【００８１】
アドレス発生部３００で発生した読出アドレス（Memory read address）における最下位の２ｂｉｔの｛ａ1、ａ0｝の値が｛０、１｝及び｛１、１｝である場合は、図９に示すように、補間により‘０’が挿入された部分であり、この部分に対しては、デジットリバースを省く。
【００８２】
一方、アドレス発生部３００で発生した読出アドレスにおける最下位の２ｂｉｔの｛ａ1、ａ0｝の値が｛０、０｝である読出アドレスをデジットリバース（図８参照）すると、これらの読出アドレスは、図１０に示すように、メモリ４１０のアドレス（Internal read address、以下、「メモリアドレス」という場合がある）における最上位の２ｂｉｔの｛ｂ11、ｂ10｝の値が｛０、０｝の領域（０番地〜１０２３番地）になる。従って、下位２ｂｉｔの｛ａ1、ａ0｝の値が｛０、０｝の読出アドレスが読み出されると、メモリ制御部４５０によって、メモリアドレス（Internal read address）における最上位の｛ｂ11、ｂ10｝の値が｛０、０｝のアドレス（０番地〜１０２３番地）にデジットリバースされる。
【００８３】
仮に、最下位の２ｂｉｔの｛ａ1、ａ0｝の値が｛１、０｝である読出アドレスをデジットリバースすると、これらのアドレスは、図１０に示すように、メモリ４１０のアドレス（Internal read address）における最上位の２ｂｉｔの｛ｂ11、ｂ10｝の値が｛１、０｝の領域（２０４８番地〜３０７１番地）になる。しかし、｛ｂ11、ｂ10｝の値が｛１、０｝の領域は、仮想メモリの領域内のアドレスであるため、１０２４を減じて、１０２４〜２０４７のアドレスにデジットリバースを行なう。即ち、最下位の２ｂｉｔの｛ａ1、ａ0｝の値が｛１、０｝のアドレスを読み出す場合は、メモリ制御部４５０は、これらのアドレスを、メモリアドレスにおける最上位の２ｂｉｔの｛ｂ11、ｂ10｝の値が｛０、１｝のアドレス（１０２４番地〜２０４７番地）にデジットリバースする。
【００８４】
図１１は、２０４８モードに対するデジットリバースの概念図であって、制御部２００の制御によりアドレス発生部３００で発生する読出アドレス（Memory read address）に対してメモリ制御部４５０でデジットリバースしたメモリ４１０のアドレス（Internal read address）を示すものである。図１１に示すように、デジットリバースされたメモリ４１０のアドレスにおける最上位の｛ｂ11｝の値は、常に‘０’になる。これにより、メモリアドレス（Internal read address）は、２０４８個のアドレス（メモリ４１０の大きさ）に対応する１１ｂｉｔのアドレスを有し得る。
【００８５】
第二に、図１２乃至図１４を参照して、１０２４モードに対するデジットリバース過程を説明する。
【００８６】
１０２４個の入力データを繰り返して４０９６個のデータにした後、繰り返しの４０９６個のデータを高速フーリエ変換すると、図１２に示すように、１０２４個のデータのそれぞれの間に３つの‘０’データが挿入された補間形態となる。一方、４０９６個のデータをＲａｄｉｘ−４方式で演算を行なった結果、メモリ４１０に再記録されるデータのアドレス構造は、図１３に示すように、０〜１０２３番地のみにデータが存在する形態となる。
【００８７】
即ち、制御部２００の制御によりアドレス発生部３００で発生した読出アドレス（図１２の‘Memory read address’）に対応するデータと、このデータが実際に記録されるメモリ４１０のアドレス（図１３の‘Internal read address’）とが互いに相違しているため、デジットリバースを行なう。
【００８８】
アドレス発生部３００で発生した読出アドレス（Memory read address）における最下位の２ｂｉｔの｛ａ1、ａ0｝の値が｛０、１｝、｛１、０｝及び｛１、１｝である場合は、図１２に示すように補間により‘０’が挿入された部分であり、この部分に対しては、デジットリバースを省く。
【００８９】
一方、読出アドレス（Memory read address）における最下位の２ｂｉｔの｛ａ1、ａ0｝の値が｛０、０｝である読出アドレスをデジットリバースすると、図１３に示すように、メモリ４１０のアドレスにおける最上位の２ｂｉｔの｛ｂ11、ｂ10｝の値が｛０、０｝の領域（０番地〜１０２３番地）になる。従って、下位２ｂｉｔの｛ａ1、ａ0｝の値が｛０、０｝のアドレスを読み出す場合は、メモリ制御部４５０は、これらのアドレスを、メモリアドレス（Internal read address）における最上位の２ｂｉｔの｛ｂ11、ｂ10｝の値が｛０、０｝のアドレスにデジットリバースする。
【００９０】
図１４は、１０２４モードに対するデジットリバースの概念図であって、制御部２００の制御によりアドレス発生部３００で発生する読出アドレス（Memory read address）に対してメモリ制御部４５０でデジットリバースしたメモリ４１０のアドレス（Internal read address）を示すものである。図１４に示すように、デジットリバースされたメモリ４１０のアドレスにおける最上位の２ｂｉｔの｛ｂ11、ｂ10｝の値は、常に‘０’になる。これにより、メモリアドレス（Internal read address）は、２０４８個のアドレス（メモリ４１０の大きさ）に対応する１１ｂｉｔのアドレスを有し得る。
【００９１】
第三に、図１５乃至図１７を参照して、２５６モードに対するデジットリバース過程を説明する。
【００９２】
２５６個の入力データを繰り返して４０９６個のデータにした後、この４０９６個のデータを高速フーリエ変換すると、図１５に示すように、２５６個のデータのそれぞれ間に１５個の‘０’データが挿入された補間形態となる。一方、４０９６個のデータをＲａｄｉｘ−４方式で演算した結果、メモリ４１０に再記録されるデータのアドレス構造は、図１６に示すように０〜２５５番地のみにデータが存在する形態となる。
【００９３】
即ち、制御部２００の制御によりアドレス発生部３００で発生した読出アドレス（図１５の‘Memory read address’）に対応するデータと、このデータが実際に記録されたメモリ４１０のアドレス（図１６の‘Internal read address’）とが互いに相違しているため、デジットリバースを行なう。
【００９４】
アドレス発生部３００で発生した読出アドレス（Memory read address）における最下位の４ｂｉｔの｛ ａ3、ａ2、ａ1、ａ0｝の値が｛０、０、０、１｝から｛１、１、１、１｝である場合は、図１５に示すように、補間により‘０’が挿入された部分であり、この部分に対しては、デジットリバースを省く。
【００９５】
一方、読出アドレス（Memory read address）における最下位の４ｂｉｔの｛ａ3、ａ2、ａ1、ａ0｝の値が｛０、０、０、０｝である読出アドレスをデジットリバースすると、図１６に示したメモリ４１０のアドレス（Internal read address）における最上位の４ｂｉｔの｛ｂ11、ｂ10、ｂ9、ｂ8｝の値が｛０、０、０、０｝の領域（０番地〜２５５番地）になる。従って、最下位の４ｂｉｔの｛ａ3、ａ2、ａ1、ａ0｝の値が｛０、０、０、０｝のアドレスを読み出す場合は、メモリ制御部４５０は、これらのアドレスを、メモリアドレス（Internal read address）における最上位の４ｂｉｔの｛ｂ11、ｂ10、ｂ9、ｂ8｝の値が｛０、０、０、０｝のアドレスにデジットリバースする。
【００９６】
図１７は、２５６モードに対するデジットリバースの概念図であって、制御部２００の制御によりアドレス発生部３００で発生する読出アドレス（Memory read address）に対してメモリ制御部４５０でデジットリバースしたメモリ４１０のアドレス（Internal read address）を示すものである。同図に示すように、デジットリバースされたメモリ４１０のアドレスにおける最上位の｛ｂ11｝の値は常に‘０’になる。これにより、メモリアドレス（Internal read address）は、２０４８個のアドレス（メモリ４１０の大きさ）に対応する１１ｂｉｔのアドレスを有し得る。
【００９７】
第四に、図１８乃至図２０を参照して、５１２モードに対するデジットリバース過程を説明する。
【００９８】
５１２個の入力データを繰り返して４０９６個のデータにした後、この４０９６個のデータを高速フーリエ変換すると、図１８に示すように、５１２個のデータのそれぞれの間に７つの‘０’データが挿入された補間形態となる。一方、４０９６個のデータをＲａｄｉｘ−４方式で演算した結果、メモリ４１０に再記録されるデータのアドレス構造は、図１９に示すように０〜２５５番地及び５１２〜７６７番地のみにデータが存在する形態となる。
【００９９】
即ち、制御部２００の制御によりアドレス発生部３００で発生した読出アドレス（図１８の‘Memory read address’）に対応するデータと、このデータが実際に記録されるメモリ４１０のアドレス（図１９の‘Internal read address’）とが互いに相違しているため、デジットリバースを行なう。
【０１００】
図１８に示すように、アドレス発生部３００で発生した読出アドレス（Memory read address）の１１ｂｉｔのうち、｛ａ3｝の値が｛０｝及び｛１｝であるアドレスにはデータが存在し、それ以外のアドレスは、補間により‘０’データが挿入されたアドレスである。従って、‘０’データが挿入されたアドレスに対しては、デジットリバースを省く。
【０１０１】
一方、読出アドレス（Memory read address）における最下位の４ｂｉｔの｛ａ3、ａ2、ａ1、ａ0｝の値のうちの｛ａ3｝の値が｛０｝及び｛１｝であるアドレスをデジットリバースすると、図１９に示したメモリ４１０のアドレス（Internal read address）における最上位の４ｂｉｔの｛ｂ11、ｂ10、ｂ9、ｂ8｝の値のうちの｛ｂ9｝の値が｛０｝及び｛１｝の領域、即ち、０〜２５５番地及び５１４〜７６７番地になる。従って、最下位の４ｂｉｔの｛ａ3、ａ2、ａ1、ａ0｝のうち、｛ａ3、０、０、０｝のアドレスを読み出す場合は、メモリ制御部４５０は、これらのアドレスを、メモリアドレス（Internal read address）における最上位の４ｂｉｔの｛ｂ11、ｂ10、ｂ9、ｂ8｝の値が｛０、０、ｂ9、０｝のアドレスにデジットリバースする。
【０１０２】
図２０は、５１２モードに対するデジットリバースの概念図であって、制御部２００の制御によりアドレス発生部３００で発生する読出アドレス（Memory read address）に対しメモリ制御部４５０でデジットリバースしたメモリ４１０のアドレス（Internal read address）を示すものである。図２０に示すように、デジットリバースされたメモリ４１０のアドレスにおける最上位の｛ｂ11｝の値は常に‘０’になる。これにより、メモリアドレス（Internal read address）は、２０４８個のアドレス（メモリ４１０の大きさ）に対応する１１ｂｉｔのアドレスを有し得る。
【０１０３】
以上で説明したようなＦＦＴモードに対応するデジットリバース方式を用いて、メモリの大きさが２０４８であるメモリ４１０にモード別で記録されたデータを読み出すことができる。
【０１０４】
以下では、図２１を参照して、本発明にかかるヨーロッパ向けデジタルオーディオ放送受信装置におけるＦＦＴモードのうちの２０４８モードに対する動作方法を例に挙げて説明する。
【０１０５】
まず、例えば、２０４８モードに対応して２０４８個のデータを受信すると（Ｓ１００）、高速フーリエ変換を行なうために制御部２００は、２０４８個のデータをメモリ４１０に記録する（Ｓ２００）。次いで、制御部２００から高速フーリエ変換を行なうよう指示する制御信号がアドレス発生部３００及び高速フーリエ変換部４００に入力される（Ｓ３００）。これにより、アドレス発生部３００は、４０９６個のアドレスを発生し（Ｓ４００）、メモリ制御部４５０は、２０４８個のデータを４０９６個のアドレスに対応する４０９６個のデータに補間した後、メモリ４１０及びメモリ制御部４５０の仮想メモリに記録する（Ｓ５００）。
【０１０６】
前述した図４の‘Ａ’に示したように、メモリ制御部４５０は、２０４８個のデータを２回繰り返して４０９６アドレス構造にして記録する。演算部４３０は、４０９６個のデータに基づき、Ｒａｄｉｘ−４方式を適用して演算を行なう（Ｓ６００）。即ち、図４の‘Ｂ’に示すように、２０４８個のデータが０〜１０２３番地及び２０４８〜３０７１番地に分布し、‘０’データがブロック化して１０２４から２０４７番地及び３０７２〜４０９５番地に分布する。このように、繰り返しの４０９６個のデータをＲａｄｉｘ−４方式で演算した結果、‘０’データがブロック化して記録されることにより、メモリ４１０の大きさの増大を抑えることができる。また、‘０’データは、演算結果への更なる影響を及ぼすことがないため、ｌｏｇ4（ＦＦＴの大きさ）の回数の分繰り返し演算した後にメモリ４１０に記録されるデータは、図４の‘Ｂ’に示す通りになる。
【０１０７】
Ｒａｄｉｘ−４方式の演算が終了すると、制御部２００の制御によりアドレス発生部３００で読出アドレス（Memory read address）を発生する。この際、読出アドレスは、メモリ４１０にＲａｄｉｘ−４方式で演算され実際に記録されるメモリアドレス（Internal read address）とは互いに相違する。この結果、メモリ制御部４５０は、デジットリバースを行なう（Ｓ７００）。前述の図９及び図１０に示したように、読出アドレスとメモリアドレスとが相違し、この結果、図１１に示すような方式でデジットリバースを行なう。従って、２０４８モードに対応して２０４８個のデータを読み出して出力することにより高速フーリエ変換が終了する。無論、１０２４、２５６、及び５１２モードに対しても同様の動作方法が適用される。
【０１０８】
以上で説明したように、本発明の好適な実施例に係るヨーロッパ向けデジタルオーディオ放送受信装置における高速フーリエ変換装置は、次のような特性を有している。
【０１０９】
第一に、高速フーリエ変換を行なうために、ＦＦＴモードの２０４８、１０２４、２５６、及び５１２の入力データは、それぞれ複数回繰り返されて４０９６個のデータに補間された後、それぞれのＦＦＴモードに一律にＲａｄｉｘ−４方式の演算を適用して、高速フーリエ変換される。この結果、４０９６個のデータに対応するためのメモリ４１０の大きさの増大を抑えることができ、既存のメモリの大きさを保持することができる。従って、高速フーリエ変換装置の具現及び動作の制御が簡易になる。
【０１１０】
第二に、前記の実施形態において詳述したように、２０４８、１０２４、２５６、及び５１２等のそれぞれのＦＦＴモードに対応して、それぞれのデジットリバース方式を適用することにより、デジットリバースを行なうことができるようになる。これにより、高速フーリエ変換装置の具現及び動作制御の簡易化が図られる。
【産業上の利用可能性】
【０１１１】
本発明は、ヨーロッパ向けデジタルオーディオ放送受信装置に関し、より詳しくは、高速フーリエ変換装置に適用され得る。
【図面の簡単な説明】
【０１１２】
【図１】本発明に係るヨーロッパ向けデジタルオーディオ放送受信装置を概略的に示すブロック図である。
【図２】図１の受信装置に適用される補間方法を説明するための概念図である。
【図３】図１の演算部４３０でのＲａｄｉｘ−４方式による演算過程を説明するための概念図である。
【図４】図１の受信装置のＦＦＴモードが２０４８の場合における、Ｒａｄｉｘ−４演算によるメモリ４１０に記録されるデータの分布図である。
【図５】図１の受信装置のＦＦＴモードが１０２４の場合における、Ｒａｄｉｘ−４演算によるメモリ４１０に記録されるデータの分布図である。
【図６】図１の受信装置のＦＦＴモードが２５６の場合における、Ｒａｄｉｘ−４演算によるメモリ４１０に記録されるデータの分布図である。
【図７】図１の受信装置のＦＦＴモードが５１２の場合における、Ｒａｄｉｘ−４演算によるメモリ４１０に記録されるデータの分布図である。
【図８】４０９６個のデータをＲａｄｉｘ−４演算構造に具現する場合におけるデジットリバースの過程を説明するための概念図である。
【図９】図１の受信装置のＦＦＴモードが２０４８の場合における、データの補間形態と読出アドレスを説明するための概念図である。
【図１０】図１の受信装置のＦＦＴモードが２０４８の場合における、メモリに再記録されたデータのアドレス構造とメモリアドレスを説明するための概念図である。
【図１１】図１の受信装置のＦＦＴモードが２０４８の場合における、デジットリバースの過程を説明するための概念図である。
【図１２】図１の受信装置のＦＦＴモードが１０２４の場合における、データの補間形態と読出アドレスを説明するための概念図である。
【図１３】図１の受信装置のＦＦＴモードが１０２４の場合における、メモリに再記録されたデータのアドレス構造とメモリアドレスを説明するための概念図である。
【図１４】図１の受信装置のＦＦＴモードが１０２４の場合における、デジットリバースの過程を説明するための概念図である。
【図１５】図１の受信装置のＦＦＴモードが２５６の場合における、データの補間形態と読出アドレスを説明するための概念図である。
【図１６】図１の受信装置のＦＦＴモードが２５６の場合における、メモリに再記録されたデータのアドレス構造とメモリアドレスを説明するための概念図である。
【図１７】図１の受信装置のＦＦＴモードが２５６の場合における、デジットリバースの過程を説明するための概念図である。
【図１８】図１の受信装置のＦＦＴモードが５１２の場合における、データの補間形態と読出アドレスを説明するための概念図である。
【図１９】図１の受信装置のＦＦＴモードが５１２の場合における、メモリに再記録されたデータのアドレス構造とメモリアドレスを説明するための概念図である。
【図２０】図１の受信装置のＦＦＴモードが５１２の場合における、デジットリバースの過程を説明するための概念図である。
【図２１】図１の本発明に係るヨーロッパ向けデジタルオーディオ放送受信装置の動作方法を説明するためのフローチャートである。
【符号の説明】
【０１１３】
２００   制御部
３００   アドレス発生部
４００   高速フーリエ変換（ＦＦＴ）部
４１０   メモリ
４３０   演算部
４５０   メモリ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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