【手続補正書】
【提出日】平成24年10月5日(2012.10.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイス（３００）を製造する方法であって、
半導体材質（１０２）の層を有する基板（１００）を提供することと、
半導体材質（１０２）の前記層を覆うゲート構造（１１２，１２８）を作製することと、
前記ゲート構造（１１２，１２８）に隣接する半導体材質（１０２）の前記層内に凹部（２０２）を形成して、前記半導体材質（１０２）の｛１１０｝面に一致する露出させられた表面（２０４）をもたらすために、前記半導体材質（１０２）の一部を異方性エッチングすることと、
前記凹部（２０２）に、フィラー半導体材質（３０２）をエピタキシャル成長させることによって少なくとも部分的に充填して前記凹部（２０２）内にファセット形状半導体領域（３０４）を形成することとを備え、
前記フィラー半導体材質（３０２）をエピタキシャル成長させることは、前記フィラー半導体材質（３０２）の｛１１１｝面に対する比較的に高い成長速度及び前記フィラー半導体材質（３０２）の｛１１０｝面に対する比較的に低い成長速度を促進する成長条件下で実行され、
前記ファセット形状半導体領域（３０４）は、２つの｛１１１｝面の交差において、前記基板（１００）に対して下を向き、前記露出させられた表面（２０４）を向いているファセット領域（３０６）を備えている、方法。
【請求項２】
前記フィラー半導体材質（３０２）をエピタキシャル成長させることは比較的に低い成長温度で実行される請求項１の方法。
【請求項３】
前記フィラー半導体材質（３０２）をエピタキシャル成長させることは摂氏約５００〜５８０度の範囲内の成長温度で実行される請求項２の方法。
【請求項４】
前記凹部（２０２）を少なくとも部分的に充填することは、前記凹部内にその場でドープされる半導体材質（３０２）をエピタキシャル成長させることを備えている請求項１の方法。
【請求項５】
前記凹部（２０２）を少なくとも部分的に充填した後に前記ファセット形状半導体領域（３０４）上にシリサイドコンタクト区域（３０８）を形成することを更に備えた請求項１の方法。
【請求項６】
前記凹部（２０２）を少なくとも部分的に充填することは、応力誘起半導体材質（３０２）で前記凹部（２０２）を少なくとも部分的に充填することを備えている請求項１の方法。
【請求項７】
半導体デバイス（４００）を製造する方法であって、
半導体材質（１０２）の層を有する基板（１００）を提供することと、
半導体材質（１０２）の前記層を覆うゲート構造（１１２，１２８）を作製することと、
前記ゲート構造（１１２，１２８）に隣接する半導体材質（１０２）の前記層内にファセット形状凹部（４０２）を形成することと、
前記ファセット形状凹部（４０２）の露出させられた表面（４０４）上にシリサイドコンタクト区域（４０６）を形成することとを備え、
前記ファセット形状凹部（４０２）を形成することは、前記半導体材質（１０２）を水酸化カリウム（ＫＯＨ）ベースのエッチャントでエッチングすることを備えている方法。
【請求項８】
半導体材質（１０２）の層と、
半導体材質（１０２）の前記層を覆うゲート構造（１１２，１２８）と、
半導体材質（１０２）の前記層内のチャネル領域（２１８）であって前記ゲート構造（１１２，１２８）の下層となるチャネル領域（２１８）と、
半導体材質（１０２）の前記層内のソース及びドレイン領域（２１６）であって、前記チャネル領域（２１８）がそれらの間に配置され、ファセット形状半導体領域（２０６，３０６）を備えたソース及びドレイン領域（２１６）と、
前記ソース及びドレイン領域（２１６）を覆うファセット形状シリサイドコンタクト区域（２１０，３０８，４０６）とを備え、
前記ファセット形状半導体領域（２０６，３０６）が、２つの｛１１１｝面の交差において、前記基板（１００）に対して下を向き、前記露出させられた表面（２０４）を向いている下向きファセット領域（３０６）か、２つの｛１１１｝面の交差に頂を有し、前記基板（１００）に対して上を向き、前記露出させられた表面（２０４）の逆を向いている上向きファセット領域（２０６）のいずれかを備えている半導体デバイス（２００，３００，４００）。
【請求項９】
前記ファセット形状半導体領域（２０６，３０６）が、２つの｛１１１｝面の交差において、前記基板（１００）に対して下を向き、前記露出させられた表面（２０４）を向いている下向きファセット領域（３０６）を更に備えている、請求項８の半導体デバイス。
【請求項１０】
前記ゲート構造（１１２，１２８）に隣接する半導体材質（１０２）の前記層内に形成され、前記半導体材質（１０２）の｛１１０｝面に一致する表面（２０４）を有する凹部（２０２）と、
前記凹部（２０２）内に配置される半導体材質のファセット形状領域（２０６，３０６）とを更に備え、
前記ファセット形状シリサイドコンタクト区域（２１０，３０８）は前記ファセット形状領域（２０６，３０６）の表面上に形成されている請求項８の半導体デバイス（２００，３００）。
【請求項１１】
前記半導体デバイス（２００）はＰＭＯＳトランジスタデバイスであり、
前記半導体材質（２０６）はシリコンゲルマニウムであり、
前記ファセット形状領域は前記シリコンゲルマニウムの２つの｛１１１｝面の交差によって部分的に画定される請求項１０の半導体デバイス（２００）。
【請求項１２】
前記半導体デバイス（３００）はＮＭＯＳトランジスタデバイスであり、
前記半導体材質（３０４）はシリコン炭素であり、
前記ファセット形状領域は前記シリコン炭素の２つの｛１１１｝面の交差によって部分的に画定される請求項１０の半導体デバイス（３００）。
【請求項１３】
半導体デバイス（２００）を製造する方法であって、
半導体材質（１０２）の層を有する基板（１００）を提供することと、
前記半導体材質（１０２）の前記層を覆うゲート構造（１１２，１２８）を作製することと、
前記ゲート構造（１１２，１２８）に隣接する半導体材質（１０２）の前記層内に凹部（２０２）を形成して、前記半導体材質（１０２）の｛１１０｝面に一致する露出させられた表面（２０４）をもたらすために、前記半導体材質（１０２）の一部を異方性エッチングすることと、
前記凹部（２０２）に、フィラー半導体材質（２０５）をエピタキシャル成長させることによって少なくとも部分的に充填して前記凹部（２０２）内にファセット形状半導体領域（２０６）を形成することとを備え、
前記フィラー半導体材質（２０５）をエピタキシャル成長させることは、前記フィラー半導体材質（２０５）の｛１１０｝面に対する比較的に高い成長速度及び前記フィラー半導体材質（２０５）の｛１１１｝面に対する比較的に低い成長速度を促進する成長条件下で実行され、
前記ファセット形状半導体領域（２０６）は、２つの｛１１１｝面の交差に頂を有し、前記基板（１００）に対して上を向き、前記露出させられた表面（２０４）の逆を向いている上向きファセット領域（２０８）を備えている、方法。
【請求項１４】
前記フィラー半導体材質（２０５）をエピタキシャル成長させることは摂氏約６００〜６５０度の範囲内の比較的に高い成長温度で実行される請求項１３の方法。
【請求項１５】
前記凹部（２０２）を少なくとも部分的に充填することは、前記凹部内にその場でドープされる半導体材質（３０２）をエピタキシャル成長させることを備えている請求項１３の方法。
【請求項１６】
前記凹部（２０２）を少なくとも部分的に充填した後に前記ファセット形状半導体領域（２０６）上にシリサイドコンタクト区域（２１０，３０８）を形成することを更に備えた請求項１３の方法。
【請求項１７】
前記凹部（２０２）を少なくとも部分的に充填することは、応力誘起半導体材質（２０５）で前記凹部（２０２）を少なくとも部分的に充填することを備えている請求項１３の方法。