(57)【要約】【課題】部分ＳＯＩ基板を用いてメモリ混載システムＬＳＩを製造することが困難であった。【解決手段】ＳＯＩ領域において、ＢＯＸ層１４の下方部には、ＳＯＩ領域に形成されるＭＯＳトランジスタＭ１、Ｍ２、Ｍ３の閾値電圧を制御するための、バックゲート電極１６ａ、１６ｂ、１６ｃが形成されている。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
半導体基板内に形成された埋め込み絶縁膜の上にシリコン層が形成されたＳＯＩ領域と、
前記半導体基板の前記ＳＯＩ領域に隣接して形成されたバルク領域と、
前記シリコン層内に形成されたＭＯＳトランジスタと、
前記埋め込み絶縁膜の下方部に前記ＭＯＳトランジスタに対応して形成された電極と
を具備することを特徴とする半導体装置。
【請求項２】
前記電極は、前記ＭＯＳトランジスタの閾値電圧を制御するバックゲート電極であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記埋め込み絶縁膜は、下面部に異なる深さの第１、第２の凹部を有し、前記第１の凹部に対応した第１の膜厚部分と、前記第２の凹部に対応し、前記第１の膜厚より薄い第２の膜厚部分とを有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記埋め込み絶縁膜の下方部に形成された配線をさらに具備することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記配線は、多層配線であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記電極及び配線を覆う層間絶縁膜をさらに具備することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記埋め込み絶縁膜内に形成され、前記電極又は配線に接続されるビアをさらに具備することを特徴とする請求項６記載の半導体装置。
【請求項８】
前記ビア及び前記配線は前記電極に電位を供給することを特徴とする請求項７記載の半導体装置。
【請求項９】
前記埋め込み絶縁膜及び前記シリコン層内に形成されたマスク合わせ用の合わせマークをさらに具備することを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記層間絶縁膜の下にポリシリコン層をさらに有し、前記ポリシリコン層は、前記バルク領域の下部にも形成されていることを特徴とする請求項１記載の半導体装置。
【請求項１１】
半導体基板内に形成された埋め込み絶縁膜の下方部にポリシリコン層が形成され、前記埋め込み絶縁膜の上にシリコン層が形成されたＳＯＩ領域と、
前記半導体基板の前記ＳＯＩ領域に隣接して形成されたバルク領域と、
前記バルク領域内に形成されたトレンチと、
前記トレンチに接して前記バルク領域内に形成された拡散層と
を具備し、
前記ポリシリコン層とバルク領域との境界と、前記拡散層との間の距離が、前記拡散層と前記バルク領域の不純物濃度、及び前記拡散層と前記バルク領域との電位差によって決まる空乏層の幅よりも大きいことを特徴とする半導体装置。
【請求項１２】
陽極化成により、第１の半導体基板の表面に多孔質シリコン層を形成し、
前記多孔質シリコン層上にエピタキシャル成長法により第１のシリコン層を形成し、
前記第１のシリコン層上に埋め込み絶縁膜となる絶縁膜を形成し、
前記ＳＯＩ領域に対応する前記埋め込み絶縁膜上に電極を形成し、
前記電極を絶縁膜で覆い、
前記第１の半導体基板のバルク領域に対応する前記埋め込み絶縁膜を除去して前記第１のシリコン層を露出させ、
エピタキシャル成長法により前記絶縁膜上に第１のポリシリコン層を形成させ、前記第１のシリコン層に第２のシリコン層を形成させ、
前記第１のポリシリコン層及び前記第２のシリコン層上に第２のポリシリコンを形成させ、
前記第１のポリシリコン層の表面と前記第２のシリコン層上の前記第２のポリシリコン層の表面とが一致するように平坦化し、
平坦化された前記第１、第２のポリシリコン層上に第２の半導体基板を接着し、
前記多孔質シリコン層の部分から前記第１の半導体基板を剥離する
ことを特徴とする半導体装置の製造方法。
【請求項１３】
前記電極を形成する前に、前記第１の半導体基板のＳＯＩ領域に対応する前記埋め込み絶縁膜に凹部を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記電極とともに配線を形成することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記配線は、第１導電型のポリシリコン層又は第２導電型のポリシリコン層により形成されることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記電極、配線とともに、前記埋め込み絶縁膜内にビアを形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１７】
前記ビアとともに、前記埋め込み絶縁膜及び前記シリコン層内に合わせマークを形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）領域とバルク領域とを有する部分ＳＯＩ基板を用いた半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
部分ＳＯＩ基板は、次世代のメモリ混載システムＬＳＩを開発する上で有望視されている。現在、次のような部分ＳＯＩ基板の製造方法が開発されている。
【０００３】
（１）基板の一部に酸素イオンを注入し、酸素イオンを注入した部分に埋め込み絶縁膜を形成する部分ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）法。
【０００４】
（２）ＳＯＩ基板の一部をマスキングして露出した部分のＳＯＩ及び埋め込み絶縁膜を除去し、この除去部にエピタキシャル成長法によりシリコン層を形成する部分エピタキシャル成長法（例えば特許文献１参照）。
【０００５】
（３）基板表面の一部に埋め込み絶縁膜としてのＢＯＸ（Ｂｕｒｉｅｄ　ＯＸｉｄｅ）層を形成し、この基板のＢＯＸ層側を支持基板に張り合わせる部分ＢＯＸ法。
【０００６】
【特許文献１】
特開平８−１７６９４号公報
【０００７】
【発明が解決しようとする課題】
上記部分ＳＩＭＯＸ法は、基板の一部に酸素イオンを注入して、埋め込み絶縁膜を形成するため、埋め込み絶縁膜上のシリコン層に結晶欠陥が導入される。しかも、シリコン層内において、遷移金属の汚染が多いため、このシリコン層に半導体デバイスを形成した場合、リーク電流が多くなる。したがって、半導体デバイスが例えばメモリセルである場合、データの保持特性が劣化するなどの問題が発生する。
【０００８】
上記部分エピタキシャル成長法は、ＳＯＩ層からのエピタキシャル成長と、除去部からのエピタキシャル成長の境界において結晶欠陥の発生や、難しい表面の平坦化技術を必要とする。
【０００９】
さらに、上記部分ＢＯＸ法により形成した部分ＳＯＩ基板は、バルク領域内に部分ＢＯＸ層を形成した基板と支持基板との境界（接着部）を有している。この境界の位置は、半導体デバイスが形成されるウェル領域の深さとほぼ等しいため、この部分がリーク源となるという問題を有している。
【００１０】
また、バルクやＳＯＩのような基板構造に係わらず、ＭＯＳトランジスタの微細化に伴ってゲート側壁幅が減少すると、短チャネル効果による特性の劣化が無視できなくなる。この短チャネル効果を抑制するためには浅いソース／ドレイン領域を形成することが有効である。
【００１１】
一方、メモリ混載システムＬＳＩは、低消費電力及び動作速度の高速化等が要求されている。これに伴い、低電源電圧化、素子の微細化が求められている。そこで、接合容量、接合リークを低減し、素子を微細化するため、ゲート電極下のＳＯＩ層の全領域に空乏層が形成される完全空乏型（Ｆｕｌｌｙ　Ｄｅｐｌｅｔｅｄ）のＭＯＳトランジスタを用いることが望まれている。しかし、完全空乏型のＭＯＳトランジスタは閾値電圧がＳＯＩ層の膜厚によって変動するため、閾値電圧の制御が困難である。したがって、実用に適した完全空乏型のＭＯＳトランジスタを形成することが困難であった。
【００１２】
さらに、メモリ混載システムＬＳＩにおいて、バルク領域に形成されるメモリセルとＳＯＩ領域に形成されるロジック回路との干渉を確実防止する必要がある。
【００１３】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、部分ＳＯＩ基板を用いたメモリ混載システムＬＳＩに適した半導体装置とその製造方法を提供しようとするものである。
【００１４】
【課題を解決するための手段】
本発明の半導体装置は、上記課題を解決するため、半導体基板内に形成された埋め込み絶縁膜の上にシリコン層が形成されたＳＯＩ領域と、前記半導体基板の前記ＳＯＩ領域に隣接して形成されたバルク領域と、前記シリコン層内に形成されたＭＯＳトランジスタと、前記埋め込み絶縁膜の下方部に前記ＭＯＳトランジスタに対応して形成された電極とを具備している。
【００１５】
また、本発明の半導体装置は、半導体基板内に形成された埋め込み絶縁膜の下方部にポリシリコン層が形成され、前記埋め込み絶縁膜の上にシリコン層が形成されたＳＯＩ領域と、前記半導体基板の前記ＳＯＩ領域に隣接して形成されたバルク領域と、前記バルク領域内に形成されたトレンチと、前記トレンチに接して前記バルク領域内に形成された拡散層とを具備し、前記ポリシリコン層とバルク領域との境界と、前記拡散層との間の距離が、前記拡散層と前記バルク領域の不純物濃度、及び前記拡散層と前記バルク領域との電位差によって決まる空乏層の幅よりも大きいことを特徴とする。
【００１６】
さらに、本発明の半導体装置の製造方法は、陽極化成により、第１の半導体基板の表面に多孔質シリコン層を形成し、前記多孔質シリコン層上にエピタキシャル成長法により第１のシリコン層を形成し、前記第１のシリコン層上に埋め込み絶縁膜となる絶縁膜を形成し、前記ＳＯＩ領域に対応する前記埋め込み絶縁膜上に電極を形成し、前記電極を絶縁膜で覆い、前記第１の半導体基板のバルク領域に対応する前記埋め込み絶縁膜を除去して前記第１のシリコン層を露出させ、エピタキシャル成長法により前記絶縁膜上に第１のポリシリコン層を形成させ、前記第１のシリコン層に第２のシリコン層を形成させ、前記第１のポリシリコン層及び前記第２のシリコン層上に第２のポリシリコンを形成させ、前記第１のポリシリコン層の表面と前記第２のシリコン層上の前記第２のポリシリコン層の表面とが一致するように平坦化し、平坦化された前記第１、第２のポリシリコン層上に第２の半導体基板を接着し、前記多孔質シリコン層の部分から前記第１の半導体基板を剥離することを特徴とする。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１８】
（第１の実施形態）
図１は、本発明の半導体装置の第１の実施形態を示す断面図を示している。
【００１９】
図１は、本発明を例えばＤＲＡＭ混載システムＬＳＩに適用した場合を示している。図１において、ＳＯＩ領域には、例えばロジック回路が形成され、バルク領域からなるＤＲＡＭ領域には、ＤＲＡＭセル及びその周辺回路が形成される。
【００２０】
図１において、支持基板２４の上には、ポリシリコン層２１、２３が形成されている。ポリシリコン層２３上で、ポリシリコン２１に隣接する領域には、シリコン層２２が形成されている。前記ポリシリコン層２１の表面領域には、埋め込み絶縁膜としてのＢＯＸ層１４が形成されている。このＢＯＸ層１４の上には、ＳＯＩ層としてのシリコン層１３が形成されている。また、前記シリコン層２２の上には前記シリコン層１３が連続して形成されている。前記ＢＯＸ層１４上のシリコン層１３はＳＯＩ領域を構成し、前記シリコン層２２、１３は、例えばＤＲＡＭ領域を構成している。
【００２１】
前記ＳＯＩ領域において、シリコン層１３内には素子分離領域としてのＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）２５が形成されている。このＳＴＩ２５により分離されたシリコン層１３の表面には、ゲート絶縁膜２６が形成されている。このゲート絶縁膜２６の上には、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３を構成するゲート電極２７、２８がそれぞれ形成されている。前記ゲート電極２７は、例えばｐ＋型のポリシリコンにより形成され、前記ゲート電極２８は、例えばｎ＋型のポリシリコンにより形成されている。
【００２２】
前記ＢＯＸ層１４の裏面部には、深さの異なる凹部１５ａ、１５ｂが形成されている。すなわち、前記ゲート電極２７が形成されるＳＯＩ層に対応して形成された凹部１５ｂは、前記ゲート電極２８が形成されるＳＯＩ層に対応して形成された凹部１５ａより深く設定されている。これら凹部１５ａ、１５ｂにより、ＢＯＸ層１４の膜厚が相違されている。すなわち、この例の場合、前記ゲート電極２７が形成されるＳＯＩ層に対応するＢＯＸ層１４の膜厚は、前記ゲート電極２８が形成されるＳＯＩ層に対応するＢＯＸ層１４の膜厚より薄く設定されている。
【００２３】
前記凹部１５ａの底部には、バックゲート電極１６ａが形成され、前記凹部１５ｂの底部には、バックゲート電極１６ｂ、１６ｃが形成されている。前記バックゲート電極１６ａ、１６ｃは、例えばｎ＋型のポリシリコン層により形成され、前記前記バックゲート電極１６ｂは、例えばｐ＋型のポリシリコン層により形成されている。これらバックゲート電極１６ａ、１６ｂ、１６ｃ、及び凹部１５ａ、１５ｂを適宜設定することにより、ＳＯＩ層内に形成されるＭＯＳトランジスタの閾値電圧を最適化することができる。前記バックゲート電極１６ａ、１６ｂ、１６ｃの導電型は、閾値電圧を最適化するために適宜設定すればよい。
【００２４】
また、前記ＢＯＸ層１４の裏面部及び下方部には、配線層１７ａ、１７ｂが形成されている。これら配線層１７ａ、１７ｂは例えばポリシリコン層により構成されている。これら配線層１７ａ、１７ｂ及び前記バックゲート電極１６ａ、１６ｂ、１６ｃは、例えばシリコン酸化膜からなる層間絶縁膜２０により絶縁されている。
【００２５】
前記ＢＯＸ層１４の内部には、ビアホールが形成され、このビアホール内には、前記配線層１７ａに接続されたビア１８ａが形成されている。このビア１８ａを介して、ＢＯＸ層１４の表面側から裏面側に電位を供給することができる。また、前記層間絶縁膜２０の内部にはビアホールが形成され、このビアホール内に前記配線層１７ｂに接続されるビア１８ｂが形成されている。これらビア１８ａ、１８ｂ、配線層１７ａ、１７ｂを用いることにより、前記バックゲート電極１６ａ、１６ｂ、１６ｃに所定の電位を供給することができる。バックゲート電極１６ａ、１６ｂ、１６ｃに供給する電位は任意であり、閾値電圧を最適化するために適宜選択すればよい。一例としては、接地電位が用いられる。
【００２６】
また、前記配線層は、図１に限定されるものではなく、二層以上の多層配線とすることも可能である。
【００２７】
さらに、前記ＢＯＸ層１４、及びＳＯＩ層１３内には、合わせマーク１９が形成されている。この合わせマーク１９の端部はＳＯＩ層１３の表面から露出されている。この合わせマーク１９は、例えばダイシングライン上に形成されている。この合わせマーク１９は、ＢＯＸ層１４の裏面側のパターンと表面側のパターンとを一致させるためのものであり、露光マスクの位置合わせに使用される。この合わせマーク１９を用いることにより、ＢＯＸ層１４の裏面側のパターンと表面側のパターンとを一致させることができる。
【００２８】
次に、図２乃至図９を用いて、図１の半導体装置の製造方法について説明する。図２乃至図９において、図１と同一部分には同一符号を付す。
【００２９】
図２に示すように、先ず、第１の半導体基板としてのシリコン基板１１に対して陽極化成を行うことにより、シリコン基板１１の表面に多孔質シリコン層１２が形成される。この陽極化成は、例えば周知のＥＬＴＲＡＮ（Ｒ）（Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）法によって行われる。具体的には、例えばＨＦ＋エタノール溶液中でシリコン基板１１を陽極として電流を印加することにより、シリコン基板１１の表面に数ｎｍの径の微細孔が形成され内部へ伸長していく。このようにして、シリコン基板１１の表面に多孔質シリコン層１２が形成される。
【００３０】
この後、多孔質シリコン層１２上にエピタキシャル成長法により、シリコン層１３を形成する。次いで、シリコン層１３の表面を例えば熱酸化することにより、ＢＯＸ層１４が形成される。
【００３１】
この後、図３に示すように、ＢＯＸ層１４の表面に図示せぬマスクが形成され、このマスクを用いてＢＯＸ層１４をエッチングすることにより、ＳＯＩ領域に対応するＢＯＸ層１４に深さの異なる凹部１５ａ、１５ｂを形成する。凹部１５ａ、１５ｂの深さを制御する方法としては、例えば凹部１５ａ、１５ｂに対応してＢＯＸ層１４をエッチングした後、凹部１５ａの内部を酸化することにより、凹部１５ａを凹部１５ｂより浅くすることができる。異なる深さの凹部の形成方法は、これに限定されるものではない。
【００３２】
次に、図４に示すように、ＢＯＸ層１４内にＳＯＩ層１３に達するビア１８ａが形成される。また、ＢＯＸ層１４及びＳＯＩ層１３内に多孔質シリコン層１２に達する合わせマーク１９が形成される。さらに、凹部１５ａ、１５ｂの底部にポリシリコンによりバックゲート電極１６ａ、１６ｂ、１６ｃが形成される。この後、配線層１７ａ、１７ｂ、及びビア１８ｂが形成される。これらバックゲート電極１６ａ、１６ｂ、１６ｃ、配線層１７ａ、１７ｂ、ビア１８ａ、１８ｂ、及び合わせマーク１９の形成は周知の製造方法を適用することが可能である。また、バックゲート電極１６ａ、１６ｂ、１６ｃ、配線層１７ａ、１７ｂ、ビア１８ａ、１８ｂ、及び合わせマーク１９の製造順序は、上記例に限定されるものではない。
【００３３】
この後、例えばシリコン酸化膜又はシリコン窒化膜からなる層間絶縁膜２０により全体が覆われる。
【００３４】
次いで、ＳＯＩ領域の層間絶縁膜２０上に図示せぬマスクが形成される。このマスクを用いてＤＲＡＭ領域の層間絶縁膜２０とＢＯＸ層１４がエッチングされ、除去される。このようにして、ＤＲＡＭ領域のシリコン層１３が露出される。
【００３５】
この後、図５に示すように、例えば選択エピタキシャル成長法により、ＳＯＩ領域の前記層間絶縁膜２０上にポリシリコン層２１が形成され、ＤＲＡＭ領域の前記シリコン層１３の上にシリコン層（単結晶シリコン層）２２が形成される。この際、層間絶縁膜２０の側面からもポリシリコンが成長するため、ＳＯＩ領域のポリシリコン層２１は、ＤＲＡＭ領域内に次第に延びて行く。ポリシリコン層２１とシリコン層２２との境界Ｂｄは、ＳＯＩ領域とＤＲＡＭ領域との境界のシリコン層１３の表面から次第にＤＲＡＭ領域へ延びて行く。また、ポリシリコン層２１の表面はシリコン層２２の表面より高くなり、これら表面の境界に段差が形成される。
【００３６】
この後、図６に示すように、ポリシリコン層２１とシリコン層２２の全面にポリシリコン層２３が堆積される。
【００３７】
次いで、図７に示すように、ポリシリコン層２１の表面とシリコン層２２上のポリシリコン層２３の表面が一致するように、全面が平坦化される。この平坦化工程は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）が適用される。前記ポリシリコン層２３は、ＣＭＰにおいて、基板表面のポリッシングレートを均一化し、良好な平坦面を形成可能とする作用を有している。
【００３８】
この後、図８に示すように、ポリシリコン層２１、２３の表面に第２の半導体基板としての支持基板２４が接着される。第１の半導体基板の表面はポリシリコン層２１、２３であり、均一の材料により構成されているため、支持基板２４と均一な接着強度を得ることができる。
【００３９】
この後、例えばウォータジェットにより多孔質シリコン層１２を除去し、第１の半導体基板としてのシリコン基板１１を剥離する。シリコン基板１１の剥離方法は、これに限定されるものではなく、周知のエッチング法を適用することも可能である。
【００４０】
図９は、シリコン基板１１を剥離した様子を示している。この後、ＳＯＩ領域内に周知の方法によりＭＯＳトランジスタを形成することによって、図１に示す構成を形成できる。さらに、ＤＲＡＭ領域に周知の方法により、ＤＲＡＭセル及び周辺回路等が形成される。
【００４１】
上記第１の実施形態によれば、ＢＯＸ層１４の裏面にＳＯＩ領域に形成されるＭＯＳトランジスタのバックゲート電極１６ａ、１６ｂ、１６ｃを形成している。このため、バックゲート電極１６ａ、１６ｂ、１６ｃの導電型や、バックゲート電極に供給する電位を適宜設定することにより、ＭＯＳトランジスタの閾値電圧を制御することができる。したがって、ＳＯＩ領域内に完全空乏型のＭＯＳトランジスタを形成することが可能である。
【００４２】
また、ＢＯＸ層１４の裏面に深さの異なる凹部１５ａ、１５ｂを形成することにより、ＢＯＸ層１４の膜厚をＳＯＩ領域に形成されるＭＯＳトランジスタの閾値電圧に応じて変えることができる。このため、ＢＯＸ層１４の膜厚を変えることによってもＳＯＩ領域内に形成されるＭＯＳトランジスタの閾値電圧を制御することが可能である。
【００４３】
さらに、ＢＯＸ層１４には、ビア１８ａが設けられ、ＢＯＸ層１４の下方部には、多層の配線層１７ａ、１７ｂやビア１８ｂが形成されている。このため、これら配線層１７ａ、１７ｂやビア１８ａ、１８ｂを用いてバックゲート電極１６ａ、１６ｂ、１６ｃに所要の電位を供給することができる。したがって、ＳＯＩ領域内のＭＯＳトランジスタの閾値電圧を確実に制御することができる。
【００４４】
また、ＢＯＸ層１４、ＳＯＩ層１３内には、両端部がＢＯＸ層１４及びＳＯＩ層１３からそれぞれ露出する合わせマーク１９が設けられている。このため、ＢＯＸ層１４の表面側のパターンと裏面側のパターンとを確実に一致させることができる。したがって、微細化された素子を高精度に製造することができる。
【００４５】
さらに、多孔質シリコン層１２上に形成されたシリコン層１３は欠陥が少ないため、このシリコン層１３内に高性能の素子を形成することが可能である。
【００４６】
また、ＢＯＸ層１４の下方にポリシリコン層２１があり、このポリシリコン層２１は、ゲッタリング効果を有している。このため、遷移金属の汚染を防止できるとともに、リーク電流を抑制できる利点を有している。
【００４７】
さらに、ポリシリコン層２１の横に単結晶のシリコン層２２が形成されており、このシリコン層２２は接着面を有していない。このため、接着面からのリーク電流がなく、シリコン層２２内にメモリセルを形成した場合において、メモリセルの保持特性の劣化等を防止できる。
【００４８】
しかも、シリコン基板１１を支持基板２４に接着する以前に、ＢＯＸ層１４の上方にバックゲート電極１６ａ、１６ｂ、１６ｃ、配線層１７ａ、１７ｂ及びビア１８ａ、１８ｂ、及び層間絶縁膜２０を形成することができるため、これらを容易に製造することができる。
【００４９】
さらに、ＢＯＸ層１４の形成、及び凹部１５ａ、１５ｂ、バックゲート電極１６ａ、１６ｂ、１６ｃ、配線層１７ａ、１７ｂ及びビア１８ａ、１８ｂ、及び層間絶縁膜２０を形成する際、高温の熱処理を必要とする。しかし、多孔質シリコン層１２は、高温の熱処理に強いため、処理中にシリコン基板１１が剥離されるようなことがない利点を有している。
【００５０】
また、シリコン層２２と支持基板２４との間にはポリシリコン層２３があり、支持基板２４はポリシリコン層２１、とポリシリコン層２３との均質な面に接着されている。したがって、基板の各部において、十分な接着強度を得ることができる。
【００５１】
さらに、ポリシリコン層２３は、シリコン基板１１の表面をＣＭＰにより平坦化する前に、シリコン基板１１の表面全面に形成されている。このため、シリコン基板１１の表面全面を均一なポリッシングレートにより、ポリッシングすることが可能である。
【００５２】
（第２の実施形態）
図１０は、本発明の第２の実施形態を示しており、図１と同一部分には同一符号を付し異なる部分についてのみ説明する。
【００５３】
図１０は、バルク領域としてのＤＲＡＭ領域内にトレンチキャパシタを有するＤＲＡＭセルを形成した様子を示している。ＤＲＡＭ領域とＳＯＩ領域の間、及び各素子の周囲にはＳＴＩ４１が形成されている。前記シリコン層（２２）には例えばｐ型の不純物が導入され、例えばｐ型のウェル領域４０が形成されている。このｐ型のウェル領域４０内には、トレンチキャパシタを構成する複数のディープトレンチ（ＤＴ）４２が形成されている。トレンチ４２周辺のウェル領域４０内には、例えばｎ＋型のプレート拡散層４３が形成されている。各トレンチ４２の内部には、図示せぬキャパシタ絶縁膜及びストレージ電極が形成されている。ウェル領域４０の表面部にはＭＯＳトランジスタ４４のソース／ドレイン領域が形成されている。ソース／ドレイン領域の一方は、前記ストレージ電極に接続されている。ソース／ドレイン領域の他方は、ビット線４５に接続されている。
【００５４】
また、ＳＯＩ領域には、ＭＯＳトランジスタ４６が形成されている。ポリシリコン層２１とウェル領域４０の底部には、酸化膜３１が形成されている。すなわち、この酸化膜３１は第１の半導体基板としてのシリコン基板１１側に形成されている。支持基板２４とシリコン基板１１は、酸化膜３１を介して接着されている。このような構成としても、シリコン基板１１と支持基板２４との接着強度を確保できる。
【００５５】
上記構成において、プレート拡散層４３の周囲には、空乏層４７が形成されている。この空乏層４７の幅Ｌ２は、プレート拡散層４３とウェル領域４０の不純物濃度、及びプレート拡散層４３とウェル領域４０との間の電位差により規定される。
【００５６】
また、ウェル領域４０内に形成されるトレンチキャパシタのうち、最もポリシリコン層２１とウェル領域４０との境界Ｂｄに近い位置に形成されたトレンチキャパシタのプレート拡散層４３と、前記境界Ｂｄとの最も近い距離Ｌ１は、前記空乏層４７の幅Ｌ２より長く設定されている。
【００５７】
上記第２の実施形態によれば、プレート拡散層４３と、前記境界Ｂｄとの最も近い距離Ｌ１が空乏層４７の幅Ｌ２より長く設定されている。このため、ＤＲＡＭ領域とＳＯＩ領域との間の干渉を防止できる。しかも、トレンチキャパシタを可能な限りＳＯＩ領域に接近することができるため、同一の記憶容量であれば、ＤＲＡＭ領域のサイズを縮小することができ、チップサイズの大型化を防止できる。
【００５８】
尚、第１、第２の実施形態は、ＤＲＡＭ混載システムＬＳＩを例に説明した。しかし、ＤＲＡＭに限定されるものではなく、ＳＲＡＭや不揮発性メモリが混載されるシステムＬＳＩに本発明を適用可能なことは言うまでもない。
【００５９】
その他、本発明は、上記第１、第２の実施形態に限定されるものではなく、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６０】
【発明の効果】
以上、詳述したように本発明によれば、部分ＳＯＩ基板を用いたメモリ混載システムＬＳＩに適した半導体装置とその製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施形態を示す断面図。
【図２】図１に示す半導体装置の製造工程を示す断面図。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】図４に続く製造工程を示す断面図。
【図６】図５に続く製造工程を示す断面図。
【図７】図６に続く製造工程を示す断面図。
【図８】図７に続く製造工程を示す断面図。
【図９】図８に続く製造工程を示す断面図。
【図１０】本発明の半導体装置の第２の実施形態を示す断面図。
【符号の説明】
１１…第１の半導体基板としてのシリコン基板、
１２…多孔質シリコン層、
１３…ＳＯＩ層としてのシリコン層、
１４…ＢＯＸ層、
１５ａ、１５ｂ…凹部、
１６ａ、１６ｂ、１６ｃ…バックゲート電極、
１７ａ、１７ｂ…配線層、
１８ａ、１８ｂ…ビア、
１９…合わせマーク、
２０…層間絶縁膜、
２１…ポリシリコン層、
２２…シリコン層、
２３…ポリシリコン層、
２４…支持基板、
２７、２８…ゲート電極、
３１…酸化膜、
４０…ウェル領域、
４２…ディープトレンチ（ＤＴ）、
４４…ＭＯＳトランジスタ、
４３…プレート拡散層、
４７…空乏層、
Ｍ１、Ｍ２、Ｍ３…ＭＯＳトランジスタ、
Ｂｄ…境界、
Ｌ１…プレート拡散層４３と境界Ｂｄとの最も近い距離、
Ｌ２…空乏層４７の幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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