(57)【要約】【課題】簡単な構成で、レイテンシを付加することなく入力信号の同期化を行うことができる同期回路を提供する。【解決手段】入力信号ＳＩＮの遷移点と同期用クロックＳＣＫのエッジとの時間関係に応じて制御信号ＣＴＬを出力する状態検知回路１０２と、上記入力信号ＳＩＮに、上記制御信号ＣＴＬに基づいた遅延を付加する遅延選択回路１０１と、上記遅延選択回路１０１から出力された信号ＳＤを上記同期用クロックＳＣＫに同期させて出力するラッチ回路１０３とを備えた。【選択図】　　　図２
2004120587.tif 000002
【特許請求の範囲】
【請求項１】
入力信号、及び該入力信号の転送レートと周波数が等しいクロックを入力とし、該クロックと位相が無関係な上記入力信号を、上記クロックに関して同期化を行う同期回路であって、
上記入力信号の遷移点と上記クロックのエッジとの時間関係に応じて制御信号を出力する状態検知回路と、
上記入力信号に、上記制御信号に基づいた遅延を付加する遅延選択回路と、
上記遅延選択回路から出力された信号を上記クロックに同期させて出力するラッチ回路とを備えた、
ことを特徴とする同期回路。
【請求項２】
入力信号、及び該入力信号の転送レートと周波数が等しいクロックを入力とし、該クロックと位相が無関係な上記入力信号を上記クロックに関して同期化を行う同期回路であって、
上記入力信号の遷移点と上記クロックのエッジとの時間関係に応じて制御信号を出力する状態検知回路と、
上記クロックに、上記制御信号に基づいた遅延を付加する遅延選択回路と、
上記入力信号を上記遅延選択回路から出力されたクロックに同期させて出力するラッチ回路とを備えた、
ことを特徴とする同期回路。
【請求項３】
複数の入力信号と、該複数の入力信号の転送レートと周波数が等しいクロックとを入力とし、互いに位相が無関係な上記複数の入力信号を上記クロックに関して同期化を行う同期回路であって、
上記複数の入力信号の各々の遷移点の時間関係に応じて該各入力信号に関する制御信号を出力する状態検知回路と、
上記複数の各入力信号に、上記各制御信号に基づいた遅延を付加する遅延選択回路と、
上記遅延選択回路から出力された各信号を上記クロックに同期化させて出力するラッチ回路とを備えた、
ことを特徴とする同期回路。
【請求項４】
互いに同期のとれた複数の入力信号と、該複数の入力信号の転送レートと周波数が等しい１本のクロックとを１組とする信号束を、複数入力し、互いに位相が無関係な上記複数の信号束に対して、該各信号束に含まれるクロックから選択された１本の同期用クロックを用いて、上記複数の各信号束に含まれる各複数の入力信号相互間の同期化を行う同期回路であって、
上記各信号束に含まれる各複数の入力信号間の状態を検知する状態検知回路と、
上記各信号束に含まれるクロックを入力とし、上記状態検知回路による各信号束間の状態検知結果に基づいて、該各入力クロックのうちの１つのクロックを、同期用クロックとして選択するクロック選択回路と、
上記信号束毎に、該各信号束に含まれる複数の入力信号に、上記各信号束間の状態検知結果に基づいた遅延を付加する遅延選択回路と、
上記各信号束毎の遅延選択回路からの出力信号を、上記同期用クロックに同期化させて出力するラッチ回路とを備えた、
ことを特徴とする同期回路。
【請求項５】
請求項４に記載の同期回路において、
上記状態検知回路は、
上記各信号束間の早遅関係を検知し、早遅検知信号を出力する早遅検知回路と、
上記各信号束間の重複期間を検知し、重複検知信号を出力する重複検知回路とを備え、
上記クロック選択回路は、上記早遅検知信号に基づいて上記各信号束のうち、入力が早いと検知された信号束のクロックを上記同期用クロックとして選択するものであり、
上記遅延選択回路は、上記各信号束に含まれる複数の入力信号に、上記早遅検知信号、及び上記重複検知信号に基づいた遅延を付加するものである、
ことを特徴とする同期回路。
【請求項６】
請求項１に記載の同期回路において、
上記遅延選択回路は、
上記入力信号に遅延を付加する遅延回路と、
上記制御信号に基づいて、上記入力信号または上記遅延回路の出力信号のいずれかを選択する選択回路とを備えた、
ことを特徴とする同期回路。
【請求項７】
請求項２に記載の同期回路において、
上記遅延選択回路は、
上記入力クロックに遅延を付加する遅延回路と、
上記制御信号に基づいて、上記入力クロックまたは上記遅延回路の出力クロックのいずれかを選択する選択回路とを備えた、
ことを特徴とする同期回路。
【請求項８】
請求項３に記載の同期回路において、
上記遅延選択回路は、
上記各入力信号に遅延を付加する遅延回路と、
上記各制御信号に基づいて、上記複数の各入力信号またはこれに対応する上記遅延回路の出力信号のいずれかを選択し出力する選択回路とを備えた、
ことを特徴とする同期回路。
【請求項９】
請求項１ないし請求項５のいずれか１項に記載の同期回路において、
上記状態検知回路は、
上記入力信号と同期して入力されるプリアンブル検知信号により状態検知を行うものである、
ことを特徴とする同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号伝送装置における、非同期で入力される信号をクロックに同期させる同期回路に関するものである。
【０００２】
【従来の技術】
従来の同期回路は、非同期で入力する信号を同期クロックに同期させて出力するものであり（特許文献１参照）、図１７を用いて以下に説明する。
図１７は、従来の同期回路の構成を示すブロック図である。
図１７において、フリップフロップ１は、同期用クロックＳＣＫに対して非同期である入力信号ＳＩＮと、同期用クロックＳＣＫを反転させた信号である反転クロックｎＳＣＫとを入力とし、反転クロックｎＳＣＫの立上りのタイミングで上記入力信号ＳＩＮを保持し出力する。フリップフロップ２は、入力信号ＳＩＮと同期用クロックＳＣＫとを入力とし、同期用クロックＳＣＫの立上りのタイミングで上記入力信号ＳＩＮを保持し出力する。フリップフロップ３は、選択回路（セレクタ）４で選択された信号と同期用クロックＳＣＫとを入力とし、同期用クロックＳＣＫの立上りのタイミングで同期信号ＳＯＵＴを出力する。選択回路４は、選択制御回路６から出力された制御信号ＣＴＬに基づいてフリップフロップ１の出力、またはフリップフロップ２の出力、のいずれかを選択しフリップフロップ３へ出力する。インバータ５は、同期用クロックＳＣＫを反転させ、反転クロックｎＳＣＫとしてフリップフロップ１に出力する。選択制御回路６は、入力信号ＳＩＮの遷移点と同期用クロックＳＣＫのエッジとの時間関係に応じて制御信号ＣＴＬを出力する。
【０００３】
以上のように構成された同期回路の動作について説明する。
同期クロックＳＣＫに対して非同期である信号ＳＩＮは、フリップフロップ１、２の各データ端子Ｄに入力される。
フリップフロップ１では、同期用クロックＳＣＫをインバータ５にて反転したものである反転クロックｎＳＣＫがクロック入力端子ＣＫを介して入力されると、該反転クロックｎＳＣＫの立上りのタイミングで上記データ端子Ｄを介して入力された入力信号ＳＩＮをラッチし、データ出力端子Ｑからセレクタ４へ出力する。
【０００４】
また、フリップフロップ２では、同期用クロックＳＣＫがクロック入力端子ＣＫを介して入力されると、該同期用クロックＳＣＫの立上りのタイミングで上記データ端子Ｄを介して入力された入力信号ＳＩＮをラッチし、データ出力端子Ｑからセレクタ４へ出力する。
【０００５】
一方、上記入力非同期信号ＳＩＮの遷移点と上記同期用クロックＳＣＫのエッジとの関係が所定の時間以下に近づいたとき、選択制御回路６からセレクタ４に対し選択制御信号ＣＴＬが出力される。
セレクタ４では、上記選択制御信号ＣＴＬに基づいて上記フリップフロップ１の出力、または上記フリップフロップ２の出力、のいずれかを選択し、フリップフロップ３のデータ端子Ｄに入力する。
【０００６】
フリップフロップ３では、上記セレクタ４により選択された信号を上記同期用クロックＳＣＫの立上りのタイミングでラッチし、同期信号ＳＯＵＴをデータ出力端子Ｑから出力する。
このように、同期用クロックＳＣＫに対して非同期である入力信号ＳＩＮを、該同期用クロックＳＣＫに関して同期することができる。
【０００７】
【特許文献１】
特開平５−３２７６７６号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、非同期信号ＳＩＮの遷移点が同期用クロックＳＣＫのエッジと近接したことを選択制御回路６が判定したときには、すでに選択回路４から反転クロックｎＳＣＫでラッチされた信号が出力され、第３のフリップフロップ３では再度同期クロックＳＣＫでラッチを行うためレイテンシが付加されてしまうという問題があった。
【０００９】
また、近年の多チャンネルディジタル伝送においては非同期信号が複数本入力されることも多く、それら複数の信号が高速になるに従い信号間のスキューがデータ転送において問題となる。しかし、従来の技術では、信号毎にレイテンシが付加される可能性があるため、誤りのない信号同期を行う必要のあるデータ転送では、大きな問題となる。
そこで、本発明は上記問題点を解消するためになされたものであり、レイテンシの付加を防止し、回路規模を抑えた同期回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１にかかる同期回路は、入力信号、及び該入力信号の転送レートと周波数が等しいクロックを入力とし、該クロックと位相が無関係な上記入力信号を上記クロックに関して同期化を行う同期回路であって、上記入力信号の遷移点と上記クロックのエッジとの時間関係に応じて制御信号を出力する状態検知回路と、上記入力信号に、上記制御信号に基づいた遅延を付加する遅延選択回路と、上記遅延選択回路から出力された信号を上記クロックに同期させて出力するラッチ回路とを備えたことを特徴とするものである。
【００１１】
また、本発明の請求項２にかかる同期回路は、入力信号、及び該入力信号の転送レートと周波数が等しいクロックを入力とし、該クロックと位相が無関係な上記入力信号を上記クロックに関して同期化を行う同期回路であって、上記入力信号の遷移点と上記クロックのエッジとの時間関係に応じて制御信号を出力する状態検知回路と、上記クロックに、上記制御信号に基づいた遅延を付加する遅延選択回路と、上記入力信号を上記遅延選択回路から出力されたクロックに同期させて出力するラッチ回路とを備えた、ことを特徴とするものである。
【００１２】
また、本発明の請求項３にかかる同期回路は、複数の入力信号と、該複数の入力信号の転送レートと周波数が等しいクロックとを入力とし、互いに位相が無関係な上記複数の入力信号を上記クロックに関して同期化を行う同期回路であって、上記複数の入力信号の各々の遷移点の時間関係に応じて該各入力信号に関する制御信号を出力する状態検知回路と、上記複数の各入力信号に、上記各制御信号に基づいた遅延を付加する遅延選択回路と、上記遅延選択回路から出力された各信号を上記クロックに同期化させて出力するラッチ回路とを備えたことを特徴とするものである。
【００１３】
また、本発明の請求項４にかかる同期回路は、互いに同期のとれた複数の入力信号と、該複数の入力信号の転送レートと周波数が等しい１本のクロックとを１組とする信号束を、複数入力し、互いに位相が無関係な上記複数の信号束に対して、該各信号束に含まれるクロックから選択された１本の同期用クロックを用いて、上記複数の各信号束に含まれる各複数の入力信号相互間の同期化を行う同期回路であって、上記各信号束に含まれる各複数の入力信号間の状態を検知する状態検知回路と、上記各信号束に含まれるクロックを入力とし、上記状態検知回路による各信号束間の状態検知結果に基づいて、該各入力クロックのうちの１つのクロックを、同期用クロックとして選択するクロック選択回路と、上記信号束毎に、該各信号束に含まれる複数の入力信号に、上記各信号束間の状態検知結果に基づいた遅延を付加する遅延選択回路と、上記各信号束毎の遅延選択回路からの出力信号を、上記同期用クロックに同期化させて出力するラッチ回路とを備えた、ことを特徴とするものである。
【００１４】
また、本発明の請求項５にかかる同期回路は、請求項４に記載の同期回路において、上記状態検知回路は、上記各信号束間の早遅関係を検知し、早遅検知信号を出力する早遅検知回路と、上記各信号束間の重複期間を検知し、重複検知信号を出力する重複検知回路とを備え、上記クロック選択回路は、上記早遅検知信号に基づいて上記各信号束のうち、入力が早いと検知された信号束のクロックを上記同期用クロックとして選択するものであり、上記遅延選択回路は、上記各信号束に含まれる複数の入力信号に、上記早遅検知信号、及び上記重複検知信号に基づいた遅延を付加するものであることを特徴とするものである。
【００１５】
また、本発明の請求項６にかかる同期回路は、請求項１に記載の同期回路において、上記遅延選択回路は、上記入力信号に遅延を付加する遅延回路と、上記制御信号に基づいて、上記入力信号または上記遅延回路の出力信号のいずれかを選択する選択回路とを備えたことを特徴とするものである。
【００１６】
また、本発明の請求項７にかかる同期回路は、請求項２に記載の同期回路において、上記遅延選択回路は、上記入力クロックに遅延を付加する遅延回路と、上記制御信号に基づいて、上記入力クロックまたは上記遅延回路の出力クロックのいずれかを選択する選択回路とを備えたことを特徴とするものである。
【００１７】
また、本発明の請求項８にかかる同期回路は、請求項３に記載の同期回路において、上記遅延選択回路は、上記各入力信号に遅延を付加する遅延回路と、上記各制御信号に基づいて、上記複数の各入力信号またはこれに対応する上記遅延回路の出力信号のいずれかを選択し出力する選択回路とを備えたことを特徴とするものである。
【００１８】
また、本発明の請求項９にかかる同期回路は、請求項１ないし請求項５のいずれか１項に記載の同期回路において、上記状態検知回路は、上記入力信号と同期して入力されるプリアンブル検知信号により状態検知を行うものであることを特徴とするものである。
【００１９】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。
【００２０】
（実施の形態１）
以下、本発明の実施の形態１にかかる同期回路について図１及び図２を用いて説明する。
図１は、入力信号ＳＩＮの波形図を示したものであり、期間Ｔｓは信号ＳＩＮのセットアップ・ホールドタイムが保障されている信号確定期間であり、期間Ｔｄは信号ＳＩＮの遷移点付近の信号不確定期間を示している。
【００２１】
図２は、本実施の形態１による同期回路の構成を示したブロック図である。
図２において、本同期回路は、入力信号ＳＩＮの遷移点と同期用クロックＳＣＫのエッジとの時間関係に応じて制御信号ＣＴＬを出力する状態検知回路１０２と、上記入力信号ＳＩＮに、上記制御信号ＣＴＬに基づいた遅延を付加する遅延選択回路１０１と、上記遅延選択回路１０１の出力信号ＳＤを上記同期用クロックＳＣＫに同期させ、同期信号ＳＯＵＴとして出力するラッチ回路（フリップフロップ）１０３とを備えたものである。なお、上記状態検知回路１０２は、例えば図５に示すように、入力信号ＳＩＮに遅延を付加する遅延回路１０４と、入力信号ＳＩＮと遅延回路１０４の出力信号ＤＳｉとを入力とし、信号Ｓｘｏｒを出力するＸＯＲ回路１０５と、ＸＯＲ回路１０５の出力信号Ｓｘｏｒと同期用クロックＳＣＫとを入力とし、制御信号ＣＴＬを出力するフリップフロップ１０６とを備えた回路として実現可能である。
【００２２】
遅延選択回路１０１は、入力信号ＳＩＮに遅延を付加する遅延回路１１１と、制御信号ＣＴＬに基づいて、入力信号ＳＩＮ、または上記遅延回路１１１の出力信号ＤＳＩＮのいずれかを選択し出力する２：１セレクタである選択回路１１２とを備えたものである。
【００２３】
以上のように構成された同期回路の動作について図３及び図４を用いて説明する。
入力信号ＳＩＮは、遅延選択回路１０１及び状態検知回路１０２に入力され、同期用クロックＳＣＫは、状態検知回路１０２及びフリップフロップ１０３に入力される。なお、入力信号ＳＩＮの転送レートと入力クロックＳＣＫの周波数は等しいが、入力信号ＳＩＮと入力クロックＳＣＫの位相は無関係である。
【００２４】
まず、遅延選択回路１０１では、遅延回路１１１において、入力信号ＳＩＮに遅延を付加し、該遅延を付加した信号ＤＳＩＮを選択回路１１２に出力する。
一方、状態検知回路１０２では、同期用クロックＳＣＫのエッジが入力信号ＳＩＮに対して十分なセットアップ・ホールドタイムが保障されない期間、つまり、図１に示した信号不確定期間Ｔｄ内に存在するか、またはそれ以外の信号確定期間Ｔｓに存在するかの検知を、同期用クロックＳＣＫと入力信号ＳＩＮとの位相比較により行う。
【００２５】
上記位相比較の結果、図３に示すように、同期用クロックＳＣＫのエッジｅ１１が入力信号ＳＩＮのデータｄ１１の信号確定期間Ｔｓ内に存在すると検知した場合、制御信号ＣＴＬはＬｏｗのままで、遅延選択回路１０１に出力されない。従って、遅延選択回路１０１の選択回路１１２では、入力信号ＳＩＮを選択し、信号ＳＤとしてフリップフロップ１０３に出力する。そして、フリップフロップ１０３では、遅延選択回路１０１から出力された信号ＳＤのデータｄ１１を同期用クロックＳＣＫに同期し、出力信号ＳＯＵＴとして出力する。
【００２６】
また、上記位相比較の結果、図４に示すように、同期用クロックＳＣＫのエッジｅ１２が入力信号ＳＩＮのデータｄ１２の信号不確定期間Ｔｄに存在すると検知した場合、制御信号ＣＴＬがＬｏｗからＨｉｇｈとなり遅延選択回路１０１に出力される。そして、遅延選択回路１０１の選択回路１１２では、遅延回路１１１の出力信号、つまり、入力信号ＳＩＮに遅延時間Ｔｄｅｌを付加した信号ＤＳＩＮが選択され、信号ＳＤとしてフリップフロップ１０３に出力される。そして、フリップフロップ１０３では、遅延選択回路１０１から出力された信号ＳＤのデータｄ１２を同期用クロックＳＣＫのエッジｅ１３でラッチし、出力信号ＳＯＵＴとして出力する。
【００２７】
なお、上記状態検知回路１０２からの出力がＨｉｇｈのとき選択回路１１２の動作を切り替える場合について説明したが、本発明はこの記述に限定するものではない。
【００２８】
このような実施の形態１による同期回路では、入力信号ＳＩＮの遷移点と同期用クロックＳＣＫのエッジとの時間関係に応じて制御信号ＣＴＬを出力する状態検知回路１０２と、上記入力信号ＳＩＮに、上記制御信号ＣＴＬに基づいた遅延を付加する遅延選択回路１０１と、上記遅延選択回路１０１から出力された信号ＳＤを上記同期用クロックＳＣＫに同期させて出力するラッチ回路１０３とを備えたことより、従来のように入力信号の反転をとる必要がないため、入力信号ＳＩＮの信号不確定期間と同期用クロックＳＣＫのエッジとの時間関係を考慮することなく、入力信号ＳＩＮを同期用クロックＳＣＫに同期化することができ、その結果、レイテンシを付加することなく上記同期化を行える同期回路を簡単な構成で実現可能である。
【００２９】
（実施の形態２）
以下に、本発明の実施の形態２にかかる同期回路について図６を用いて説明する。
図６は、本実施の形態２による同期回路の構成を示すブロック図である。
図６において、本同期回路は、入力信号ＳＩＮの遷移点と入力クロックＣＫのエッジとの時間関係に応じて制御信号ＣＴＬを出力する状態検知回路２０２と、上記入力クロックＣＫに、上記制御信号ＣＴＬに基づいた遅延を付加する遅延選択回路２０１と、上記入力信号ＳＩＮを上記遅延選択回路２０１により選択されたクロックＳＣＫに同期させ、同期信号ＳＯＵＴとして出力するフリップフロップ２０３と、を備えたものである。なお、上記状態検知回路２０２は、図５に示す回路により実現することが可能である。
【００３０】
遅延選択回路２０１は、入力クロックＣＫに遅延を付加する遅延回路２１１と、上記制御信号ＣＴＬに基づいて、上記入力クロックＣＫ、または上記遅延回路２１１の出力クロックＤＣＫのいずれかを選択し出力する２：１セレクタである選択回路２１２とを備えたものである。
【００３１】
以上のように構成された同期回路の動作について説明する。
入力信号ＳＩＮは、状態検知回路２０２及びフリップフロップ２０３に入力され、入力クロックＣＫは、状態検知回路２０２及び遅延選択回路２０１に入力される。なお、入力信号ＳＩＮの転送レートと入力クロックＳＣＫの周波数は等しいが、入力信号ＳＩＮと入力クロックＳＣＫの位相は無関係である。
【００３２】
まず、遅延選択回路２０１では、遅延回路２１１において、入力クロックＣＫに遅延を付加し、該遅延を付加したクロックＤＣＫを選択回路２１２に出力する。
一方、状態検知回路２０２では、入力クロックＣＫのエッジが入力信号ＳＩＮに対して十分なセットアップ・ホールドタイムが保障されない期間、つまり、図１に示した信号不確定期間Ｔｄ内に存在するか、またはそれ以外の信号確定期間Ｔｓに存在するかの検知を、入力クロックＣＫと入力信号ＳＩＮとの位相比較により行う。
【００３３】
上記位相比較の結果、図７に示すように、入力クロックのエッジｅ２１が入力信号ＳＩＮのデータｄ２１の信号確定期間Ｔｓ内に存在すると検知した場合、制御信号ＣＴＬはＬｏｗのままで遅延選択回路２０１に出力されない。従って、遅延選択回路２０１の選択回路２１２では、入力クロックＣＫを選択し、同期用信号ＳＣＫとしてフリップフロップ２０３に出力する。そして、フリップフロップ２０３では、入力信号ＳＩＮのデータｄ２１を同期用クロックＳＣＫに同期し、信号ＳＯＵＴとして出力する。
【００３４】
また、上記位相比較の結果、図８に示すように、入力クロックのエッジｅ２２が入力信号ＳＩＮのデータｄ２２の信号不確定期間Ｔｄに存在すると検知した場合、制御信号ＣＴＬはＬｏｗからＨｉｇｈとなり、遅延選択回路２０１に出力される。従って、遅延選択回路２０１の選択回路２１２では、入力クロックＣＫを選択し、遅延回路２１１の出力信号、つまり、入力クロックＣＫに遅延時間Ｔｄｅｌを付加したクロックＤＣＫが選択され、同期用クロックＳＣＫとしてフリップフロップ２０３に出力される。そして、フリップフロップ２０３では、入力信号ＳＩＮのデータｄ２２を遅延選択回路２０１から出力されたクロックＳＣＫのエッジｅ２３でラッチし、出力信号ＳＯＵＴとして出力する。
【００３５】
なお、上記状態検知回路２０２からの出力がＨｉｇｈのとき選択回路２１２の動作を切り替える場合について説明したが、本発明は必ずしもこれに限定されるものではない。
【００３６】
このような実施の形態２による同期回路では、入力信号ＳＩＮの遷移点とクロックＣＫのエッジとの時間関係に応じて制御信号ＣＴＬを出力する状態検知回路２０２と、上記クロックＣＫに、上記制御信号ＣＴＬに基づいた遅延を付加する遅延選択回路２０１と、上記入力信号ＳＩＮを上記遅延選択回路から出力されたクロックＳＣＫに同期させて出力するラッチ回路２０３とを備えたことより、従来のように入力信号の反転をとる必要がないため、入力信号ＳＩＮの信号不確定期間と同期用クロックＳＣＫのエッジとの時間関係を考慮することなく、入力信号ＳＩＮを同期用クロックＳＣＫに同期化することができ、その結果、レイテンシを付加することなく上記同期化を行える同期回路を簡単な構成で実現可能である。
【００３７】
（実施の形態３）
以下に、本発明の実施の形態３にかかる同期回路について図９を用いて説明する。
図９は、本実施の形態３による同期回路の構成を示すブロック図である。
図９において、本同期回路は、第１の入力信号ＳＩＮ１、第２の入力信号ＳＩＮ２の各々の遷移点と同期用クロックＳＣＫのエッジとの時間関係に応じて第１の制御信号ＣＴＬ１、第２の制御信号ＣＴＬ２を出力する状態検知回路３０３と、上記第１の入力信号ＳＩＮ１に、上記第１の制御信号ＣＴＬ１に基づいた遅延を付加する遅延選択回路３０１と、上記第２の入力信号ＳＩＮ２に、上記第２の制御信号ＣＴＬ２に基づいた遅延を付加するかどうかを選択する遅延選択回路３０２と、上記遅延選択回路３０１の出力信号を上記同期用クロックＳＣＫに同期させ、第１の同期信号ＳＯＵＴとして出力するフリップフロップ３０４と、上記遅延選択回路３０２の出力信号を上記同期用クロックＳＣＫに同期させ、第２の同期信号ＳＯＵＴ２として出力するフリップフロップ３０５と、を備えたものである。なお、上記状態検知回路３０３は、図５に示す回路により実現することが可能である。
【００３８】
また、遅延選択回路３０１は、第１の入力信号ＳＩＮ１に遅延を付加する遅延回路３１１と、第１の制御信号ＣＴＬ１に基づいて、上記第１の入力信号ＳＩＮ１、または上記遅延回路３１１の出力信号ＤＳＩＮのいずれかを選択し出力する２：１セレクタである選択回路３１２とを備えたものである。
【００３９】
遅延選択回路３０２は、第２の入力信号ＳＩＮ２に遅延を付加する遅延回路３２１と、上記第２の制御信号ＣＴＬ２に基づいて、上記第２の入力信号ＳＩＮ２、または上記遅延回路３２１の出力信号ＤＳＩＮ２のいずれかを選択し出力する２：１セレクタである選択回路３２２と、を備えたものである。
【００４０】
以上のように構成された同期回路の動作について説明する。
第１の入力信号ＳＩＮ１は遅延選択回路３０１及び状態検知回路３０３に入力され、第２の入力信号ＳＩＮ２は遅延選択回路３０２及び状態検知回路３０３に入力され、同期用クロックＳＣＫは状態検知回路３０３、フリップフロップ３０４、及びフリップフロップ３０５に入力される。なお、各入力信号ＳＩＮ１、ＳＩＮ２の転送レートと入力クロックＳＣＫの周波数は等しいが、各入力信号ＳＩＮ１、ＳＩＮ２と入力クロックＳＣＫの位相は無関係である。
【００４１】
まず、遅延選択回路３０１では、遅延回路３１１において、第１の入力信号ＳＩＮ１に遅延を付加し、該遅延を付加した信号ＤＳＩＮを選択回路３１２に出力する。また、遅延選択回路３０２では、遅延回路３２１において、第２の入力信号ＳＩＮ２に遅延を付加し、該遅延を付加した信号ＤＳＩＮを選択回路３２２に出力する。
【００４２】
一方、状態検知回路３０３では、同期用クロックＳＣＫのエッジが、入力された第１の入力信号ＳＩＮ１と第２の入力信号ＳＩＮ２のそれぞれの信号不確定期間Ｔｄに存在するか、信号確定期間Ｔｓに存在するかの検知を、同期用クロックＳＣＫと各入力信号ＳＩＮ１、ＳＩＮ２との位相比較により行う。
【００４３】
上記位相比較の結果、同期用クロックＳＣＫのエッジが第１の入力信号ＳＩＮ１の信号不確定期間Ｔｄに存在すると検知した場合、第１の制御信号ＣＴＬ１を遅延選択回路３０１に出力する。そして、遅延選択回路３０１の選択回路３１２では、上記第１の制御信号ＣＴＬ１の入力により、遅延回路３１１の出力信号ＤＳＩＮ１を選択し、信号ＳＤ１としてフリップフロップ３０４に出力し、フリップフロップ３０４では、遅延選択回路３０１からの出力信号ＳＤを同期用クロックＳＣＫのエッジでラッチし、出力信号ＳＯＵＴ１として出力する。
【００４４】
また、同期用クロックＳＣＫのエッジが第１の入力信号ＳＩＮ１の信号確定期間Ｔｓに存在すると検知した場合、第１の制御信号ＣＴＬ１は遅延選択回路３０１に出力されないので、選択回路３１２では第１の入力信号ＳＩＮ１が選択され、信号ＳＤ１としてフリップフロップ３０４に出力される。
【００４５】
また、同期用クロックＳＣＫのエッジが第２の入力信号ＳＩＮ２の信号不確定期間Ｔｄに存在すると検知した場合、第２の制御信号ＣＴＬ２を遅延選択回路３０２に出力する。そして、遅延選択回路３０２の選択回路３２２では、上記第２の制御信号ＣＴＬ２の入力により、遅延回路３２１の出力信号ＤＳＩＮ２を選択し、信号ＳＤ２として第２のフリップフロップ３０５に出力し、フリップフロップ３０５では、遅延選択回路３０２からの出力信号ＳＤを同期用クロックＳＣＫのエッジでラッチし、出力信号ＳＯＵＴ２として出力する。
【００４６】
また、同期用クロックＳＣＫのエッジが第２の入力信号ＳＩＮ２の信号確定期間Ｔｓに存在すると検知した場合、第２の制御信号ＣＴＬ２は遅延選択回路３０２に出力されないので、選択回路３２２では第２の入力信号ＳＩＮ２が選択され、信号ＳＤ２としてフリップフロップ３０５に出力される。
なお、上記説明では入力信号を２本としたが、これは２本以上の任意の本数とすることができる。このとき、状態検知回路３０３における状態検知回路数も信号数によって変化する。
【００４７】
このような実施の形態３による同期回路は、入力信号ＳＩＮ１、ＳＩＮ２の各々の遷移点の時間関係に応じて該各入力信号ＳＩＮ１、ＳＩＮ２に関する制御信号ＣＴＬ１、ＣＴＬ２を出力する状態検知回路３０３と、上記各入力信号ＳＩＮ１、ＳＩＮ２に、上記各制御信号ＣＴＬ１、ＣＴＬ２に基づいた遅延を付加する遅延選択回路３０２と、上記遅延選択回路３０２から出力された信号ＳＤ１、ＳＤ２の各々を上記クロックＳＣＫに同期化するラッチ回路３０４、３０５とを備えるものとしたので、従来のように各入力信号ＳＩＮ１、ＳＩＮ２の反転をとる必要がないため、各入力信号ＳＩＮ１、ＳＩＮ２の信号不確定期間と同期用クロックＳＣＫのエッジとの時間関係を考慮することなく、第１の入力信号ＳＩＮ１および第２の入力信号ＳＩＮ２を同期用クロックＳＣＫに同期化することができ、レイテンシを付加することなく上記同期化を行える同期回路を簡単な構成で実現可能である。
【００４８】
（実施の形態４）
以下に、本発明の実施の形態４による同期回路について図１０を用いて説明する。なお、本同期回路には、互いに同期のとれた複数の入力信号と該複数の入力信号の転送レートと周波数が等しい１本のクロックとを１組とする信号束が本同期回路に複数入力されるが、ここでは便宜上、１つの入力信号と１つのクロックを１組とする信号束を示している。
【００４９】
図１０は、本実施の形態４による同期回路の構成を示すブロック図である。図において、ＳＩＮ−１は第１の信号束に含まれるうちの一つの信号であり、ＣＫ１は第１の信号束に含まれるクロックである。また、ＳＩＮ−２は第２の信号束に含まれるうちの一つの信号であり、ＣＫ２は第２の信号束に含まれるクロックである。
【００５０】
図１０において、本同期回路は、各信号束に含まれる第１の入力信号ＳＩＮ−１と第２の入力信号ＳＩＮ−２の間の状態を検知する状態検知回路４０１と、該状態検知回路４０１による各信号束間の状態検知結果に基づいて、第１の入力クロックＣＫ１、または第２の入力クロックＣＫ２のいずれかを選択し、同期用クロックＳＣＫとして出力するクロック選択回路４０２と、第１の入力信号ＳＩＮ−１に、上記各信号束間の状態検知結果に基づいた遅延を付加し、信号ＳＤ１１として出力する遅延選択回路４０３と、第２の入力信号ＳＩＮ−２に、上記各信号束間の状態検知結果に基づいた遅延を付加し、信号ＳＤ２１として出力する遅延選択回路４０４と、信号ＳＤ１１を同期用クロックＳＣＫに同期させ、同期信号ＳＯＵＴ１１として出力するフリップフロップ４０５と、信号ＳＤ２１を同期用クロックＳＣＫに同期させ、同期信号ＳＯＵＴ２１として出力するフリップフロップ４０６とを備えたものである。
【００５１】
状態検知回路４０１は、図１２に示すように、各信号束間（ＳＩＮ−１、ＳＩＮ−２）間の早遅関係を検知する早遅検知回路４０７と各信号束間（ＳＩＮ−１、ＳＩＮ−２）間のの重複期間を検知する重複検知回路４０８とを備えたものである。
【００５２】
早遅検知回路４０７は、図１３に示すように、第１の入力信号ＳＩＮ−１を入力とするフリップフロップ４４４と、第２の入力信号ＳＩＮ−２を入力とするフリップフロップ４４５とを備え、入力信号が早く入力されたフリップフロップが、もう一方のフリップフロップに対して入力停止を示す信号Ｋｉ１またはＫｉ２を出力し、第１の入力信号ＳＩＮ−１が早く入力された場合は早遅検知信号Ｆａ１が出力され、第２の入力信号ＳＩＮ−２が早く入力された場合は早遅検知信号Ｆａ２が出力される。
【００５３】
重複検知回路４０８は、図１４に示すように、第１の入力信号ＳＩＮ−１に遅延を付加する遅延回路４２１と、第２の入力信号ＳＩＮ−２に遅延を付加する遅延回路４２２と、第１の入力信号ＳＩＮ−１と遅延回路４２２の出力信号とを入力とするＡＮＤ回路４２６と、第２の入力信号ＳＩＮ−２と遅延回路４２１の出力信号とを入力とするＡＮＤ回路４２７と、ＡＮＤ回路４２６の出力信号とＡＮＤ回路４２７の出力信号とを入力とするＡＮＤ回路４２８と、フリップフロップ４２３の出力信号とフリップフロップ４２４の出力信号とを入力とするＸＯＲ回路４２９と、ＡＮＤ回路４２６の出力信号を入力とするフリップフロップ４２３と、ＡＮＤ回路４２７の出力信号を入力とするフリップフロップ４２４と、ＡＮＤ回路４２８の出力信号を入力とするフリップフロップ４２８とを備えたものである。
【００５４】
第１の遅延選択回路４０３は、図１５に示すように、第１の入力信号ＳＩＮ−１と第１のクロック信号ＣＫ１を入力とし、信号ＡＤを出力するフリップフロップ４３１と、フリップフロップ４３１の出力信号ＡＤと第１のクロック信号ＣＫ１とを入力とし、信号ＢＤを出力するフリップフロップ４３２と、早遅検知信号Ｆａ１または重複検知信号Ｏｖ１のいずれかが入力された場合はフリップフロップ４３２の出力信号ＢＤを選択し、入力されない場合はフリップフロップ４３１の出力信号ＡＤを選択し出力する選択回路４３３と、選択回路４３３の出力信号ＳＩＮ−Ｓ１に遅延時間Ｔｄｅｌａｙを付加し遅延付加信号ＳＩＮ−Ｄ１として出力する遅延回路４３５と、重複検知信号Ｓｏ１が入力されない場合は選択回路４３３の出力信号ＳＩＮ−Ｓ１を選択し、重複検知信号Ｓｏ１が入力された場合は遅延回路４３５の出力信号ＳＩＮ−Ｄ１選択し出力する選択回路４３４とを備えたものである。なお、選択回路４３３と選択回路４３４は、２：１セレクタである。
【００５５】
以上のように構成された同期回路の動作について説明する。
第１の入力信号ＳＩＮ−１は遅延選択回路４０３及び状態検知回路４０１に入力され、第２の入力信号ＳＩＮ−２は遅延選択回路４０４及び状態検知回路４０１に入力され、第１の入力クロックＣＫ１は遅延選択回路４０３及びクロック選択回路４０２に入力され、第２の入力クロックＣＫ２は遅延選択回路４０４及びクロック選択回路４０２に入力される。なお、第１の入力信号ＳＩＮ−１と第１の入力クロックＣＫ１、第２の入力信号ＳＩＮ−２と第２の入力クロックは、図１１に示すように、互いに同期して入力されるが、第１の入力信号ＳＩＮ−１と第２の入力信号ＳＩＮ−２は非同期である。また、データｄ４１とデータｄ４２が同期をかけたい信号である。
【００５６】
まず、状態検知回路４０１の早遅検知回路４０７では、第１の入力信号ＳＩＮ−１と第２の入力信号ＳＩＮ−２との早遅関係を検知し、第１の入力信号ＳＩＮ−１が早い場合は検知信号Ｆａ１をクロック選択回路４０２に出力し、第２の入力信号ＳＩＮ−２が早い場合は検知信号Ｆａ２をクロック選択回路４０２に出力する。そして、クロック選択回路４０２では、検知信号Ｆａ１が入力された場合は第１の入力クロックＣＫ１を、検知信号Ｆａ２が入力された場合は第２の入力クロックＣＫ２を、同期用クロックＳＣＫとして第１のフリップフロップ４０５及び第２のフリップフロップ４０６に出力する。
【００５７】
一方、状態検知回路４０１の重複検知回路４０８では、第１の入力信号ＳＩＮ−１と第２の入力信号ＳＩＮ−２の重複期間を検知し、重複期間が遅延期間Ｔｓｏ以上の場合、検知信号Ｏｖ１を第１の遅延選択回路４０３に、検知信号Ｏｖ２を第２の遅延選択回路４０４に出力する。また、重複期間が遅延期間Ｔｓｏより少ない場合、検知信号Ｓｏ１を第１の遅延選択回路４０３に、検知信号Ｓｏ２を第２の遅延選択回路４０４に出力する。
【００５８】
そして、第１の遅延選択回路４０３では、選択回路４３３に状態検知回路４０１からの検知信号Ｏｖ１または検知信号Ｆａ１のいずれかが入力された場合、フリップフロップ４３２の出力信号ＢＤを出力し、そうでない場合はフリップフロップ４３１の出力信号ＡＤを出力する。また、選択回路４３４に検知信号Ｓｏ１が入力された場合、遅延回路４３５の出力信号ＳＩＮ−Ｄ１を信号ＳＤ１１として第１のフリップフロップ４０５に出力し、そうでない場合は選択回路４３３の出力信号ＳＩＮ−Ｓ１を信号ＳＤ１１として出力する。そして、第１のフリップフロップ４０５では、遅延選択回路４０３の出力信号ＳＤ１１に対しクロック選択回路４０２から出力された同期用クロックＳＣＫにより同期をかけ、同期信号ＳＯＵＴ１１として出力する。
【００５９】
また、第２の遅延選択回路４０４では、状態検知回路４０１の出力信号Ｏｖ２、Ｓｏ２、Ｆａ２により上記第１の遅延選択回路４０３と同様に制御され、信号ＳＤ２１が第２のフリップフロップ４０６に出力される。そして、第２のフリップフロップ４０６では、遅延選択回路４０４の出力信号ＳＤ２１に対しクロック選択回路４０２から出力された同期用クロックＳＣＫにより同期をかけ、同期信号ＳＯＵＴ２１として出力する。
【００６０】
このようにして互いに非同期で入力された第１の信号束ＳＩＮ−１と第２の信号束ＳＩＮ−２に対し同期をかけるとともに、同期をかけたいデータが図１６に示すように重複期間がない場合であっても同期をかけ、画像などのずれが生じるのを防ぐことができる。
【００６１】
なお、上記説明では、入力信号を２本としたが、これは２本以上の任意の本数とすることができる。また、各入力信号に同期して入力するクロックもまた２本以上の任意とすることができる。この様に上記構造において、上記機能を満たす限り、入力信号およびクロックは自由であり、上記説明が本発明を限定するものではない。
【００６２】
このような実施の形態４による同期回路では、互いに同期のとれた複数の入力信号と、該複数の入力信号の転送レートと周波数が等しい１本のクロックとを１組とする複数の信号束を入力とし、互いに位相が無関係な２つの信号束に含まれる各複数の入力信号間の状態を検知する状態検知回路４０１と、上記各信号束に含まれるクロックＣＫ１、ＣＫ２を入力とし、上記状態検知回路４０１による状態検知の結果に基づいて、該各入力クロックＣＫ１、ＣＫ２のうちの１つのクロックを同期用クロックＳＣＫとして選択するクロック選択回路４０２と、上記信号束毎に、該各信号束に含まれる複数の入力信号ＳＩＮ−１、ＳＩＮ−２に、上記各信号束間の状態検知結果に基づいた遅延を付加する遅延選択回路４０３、４０４と、上記遅延選択回路４０３、４０４からの出力信号ＳＤ１１、ＤＳ２１の各々を上記同期用クロックＳＣＫに同期化させて出力するラッチ回路４０５、４０６とを備えたことより、従来のように入力信号ＳＩＮ−１とＳＩＮ−２の反転をとる必要がないため、各入力信号の信号不確定期間と同期用クロックのエッジとの時間関係を考慮することなく、各入力信号ＳＩＮ−１、ＳＩＮ−２を同期用クロックＳＣＫに同期化することができ、その結果、レイテンシを付けることなく各入力信号ＳＩＮ−１、ＳＩＮ−２に対し上記同期化を行い、さらに、同期をかけたいデータの重複期間がない場合であっても同期をかけることができる同期回路を簡単な構成で実現可能である。
【００６３】
なお、上記各実施の形態において、入力信号に同期したプリアンブルパターンを検知した検知信号で行うようにすれば、同期すべきデータの位置関係を判断することができる。
【００６４】
【発明の効果】
以上のように、本発明の請求項１に記載の同期回路によれば、入力信号、及び該入力信号の転送レートと周波数が等しいクロックを入力とし、該クロックと位相が無関係な上記入力信号を上記クロックに関して同期化を行う同期回路であって、上記入力信号の遷移点と上記クロックのエッジとの時間関係に応じて制御信号を出力する状態検知回路と、上記入力信号に、上記制御信号に基づいた遅延を付加する遅延選択回路と、上記遅延選択回路から出力された信号を上記クロックに同期させて出力するラッチ回路とを備えたことより、従来のように入力信号の反転をとる必要がなく、入力信号を入力クロックに同期化することができ、その結果、レイテンシを付加することなく上記同期化を行える同期回路を簡単な構成で実現可能である。
【００６５】
また、本発明の請求項２に記載の同期回路によれば、入力信号、及び該入力信号の転送レートと周波数が等しいクロックを入力とし、該クロックと位相が無関係な上記入力信号を上記クロックに関して同期化を行う同期回路であって、上記入力信号の遷移点と上記クロックのエッジとの時間関係に応じて制御信号を出力する状態検知回路と、上記クロックに、上記制御信号に基づいた遅延を付加する遅延選択回路と、上記入力信号を上記遅延選択回路から出力されたクロックに同期させて出力するラッチ回路とを備えたことより、従来のように入力信号の反転をとる必要がなく、入力信号を入力クロックに同期化することができ、その結果、レイテンシを付加することなく上記同期化を行える同期回路を簡単な構成で実現可能である。
【００６６】
また、本発明の請求項３に記載の同期回路によれば、複数の入力信号と、該複数の入力信号の転送レートと周波数が等しいクロックとを入力とし、互いに位相が無関係な上記複数の入力信号を上記クロックに関して同期化を行う同期回路であって、上記複数の入力信号の各々の遷移点の時間関係に応じて該各入力信号に関する制御信号を出力する状態検知回路と、上記複数の各入力信号に、上記各制御信号に基づいた遅延を付加する遅延選択回路と、上記遅延選択回路から出力された各信号を上記クロックに同期化させて出力するラッチ回路とを備えたことより、従来のように各入力信号の反転をとる必要がなく、各入力信号を入力クロックに同期化することができ、その結果、レイテンシを付加することなく上記同期化を行える同期回路を簡単な構成で実現可能である。
【００６７】
また、本発明の請求項４に記載の同期回路によれば、互いに同期のとれた複数の入力信号と、該複数の入力信号の転送レートと周波数が等しい１本のクロックとを１組とする信号束を、複数入力し、互いに位相が無関係な上記複数の信号束に対して、該各信号束に含まれるクロックから選択された１本の同期用クロックを用いて、上記複数の各信号束に含まれる各複数の入力信号相互間の同期化を行う同期回路であって、上記各信号束に含まれる各複数の入力信号間の状態を検知する状態検知回路と、上記各信号束に含まれるクロックを入力とし、上記状態検知回路による各信号束間の状態検知結果に基づいて、該各入力クロックのうちの１つのクロックを、同期用クロックとして選択するクロック選択回路と、上記信号束毎に、該各信号束に含まれる複数の入力信号に、上記各信号束間の状態検知結果に基づいた遅延を付加する遅延選択回路と、上記各信号束毎の遅延選択回路からの出力信号を、上記同期用クロックに同期化させて出力するラッチ回路とを備えたことより、各信号束に含まれる複数の入力信号の反転をとることなく、互いに非同期で入力された複数の信号束に対し同期をかけることができ、その結果、レイテンシが付加されない同期化を行う同期回路を簡単な構成で実現可能である。
【００６８】
また、本発明の請求項５に記載の同期回路によれば、請求項４に記載の同期回路において、上記状態検知回路は、上記各信号束間の早遅関係を検知し、早遅検知信号を出力する早遅検知回路と、上記各信号束間の重複期間を検知し、重複検知信号を出力する重複検知回路とを備え、上記クロック選択回路は、上記早遅検知信号に基づいて上記各信号束のうち、入力が早いと検知された信号束のクロックを上記同期用クロックとして選択するものであり、上記遅延選択回路は、上記各信号束に含まれる複数の入力信号に、上記早遅検知信号、及び上記重複検知信号に基づいた遅延を付加するものとしたので、各信号束に含まれる同期をかけたいデータの重複期間の有無に関わらず、複数の信号束に対して同期をかけることができる同期回路を簡単な構成で実現可能である。
【００６９】
また、本発明の請求項６に記載の同期回路によれば、請求項１に記載の同期回路において、上記遅延選択回路は、上記入力信号に遅延を付加する遅延回路と、上記制御信号に基づいて、上記入力信号または上記遅延回路の出力信号のいずれかを選択する選択回路とを備えたことより、制御信号に基づいて入力信号に遅延を付加するので、従来のような入力信号の反転をする必要がなくなり、レイテンシの付加を防ぐことができる同期回路を実現可能である。
【００７０】
また、本発明の請求項７に記載の同期回路によれば、請求項２に記載の同期回路において、上記遅延選択回路は、上記入力クロックに遅延を付加する遅延回路と、上記制御信号に基づいて、上記入力クロックまたは上記遅延回路の出力クロックのいずれかを選択する選択回路とを備えたことより、制御信号に基づいてクロックに遅延を付加して同期用クロックとし、入力信号の同期化に用いることができ、その結果、従来のような入力信号の反転をする必要がなくなり、レイテンシの付加を防ぐことができる同期回路を実現可能である。
【００７１】
また、本発明の請求項８に記載の同期回路によれば、請求項３に記載の同期回路において、上記遅延選択回路は、上記各入力信号に遅延を付加する遅延回路と、上記各制御信号に基づいて、上記複数の各入力信号またはこれに対応する上記遅延回路の出力信号のいずれかを選択し出力する選択回路とを備えたことより、各制御信号に基づいて各入力信号に遅延を付加するので、従来のような入力信号の反転をする必要がなくなり、レイテンシの付加を防ぐことができる同期回路を実現可能である。
【００７２】
また、本発明の請求項９に記載の同期回路によれば、請求項１ないし請求項５のいずれか１項に記載の同期回路において、上記状態検知回路は、上記入力信号と同期して入力されるプリアンブル検知信号により状態検知を行うものであることより、同期すべきデータの位置関係を判断することができる。
【図面の簡単な説明】
【図１】入力信号の波形図である。
【図２】実施の形態１による同期回路の構成を示すブロック図である。
【図３】実施の形態１による同期回路におけるタイミングチャート図である。
【図４】実施の形態１による同期回路におけるタイミングチャート図である。
【図５】状態検知回路の構成を示す図である。
【図６】実施の形態２による同期回路の構成を示すブロック図である。
【図７】実施の形態２による同期回路におけるタイミングチャート図である。
【図８】実施の形態２による同期回路におけるタイミングチャート図である。
【図９】実施の形態３による同期回路の構成を示すブロック図である。
【図１０】実施の形態４による同期回路の構成を示すブロック図である。
【図１１】実施の形態４による同期回路に入力する入力信号のタイミングチャート図である。
【図１２】実施の形態４による同期回路の状態検知回路の構成を示す図である。
【図１３】実施の形態４による同期回路の早遅検知回路の構成を示す図である。
【図１４】実施の形態４による同期回路の重複検知回路の構成を示す図である。
【図１５】実施の形態４による同期回路の遅延選択回路の構成を示す図である。
【図１６】実施の形態４による同期回路に入力する入力信号のタイミングチャート図である。
【図１７】従来の同期回路の構成を示すブロック図である。
【符号の説明】
１０１　遅延選択回路
１０２　状態検知回路
１０３、１０６　Ｄ型フリップフロップ
１０４、１１１　遅延回路
１０５　ＯＲ回路
１１２　選択回路
２０１　遅延選択回路
２０２　状態検知回路
２０３　Ｄ型フリップフロップ
２１１　遅延回路
２１２　選択回路
３０１、３０２　遅延選択回路
３０３　状態検知回路
３０４、３０５　　Ｄ型フリップフロップ
３１１、３２１　遅延回路
３１２、３２２　選択回路
４０１　状態検知回路
４０２　クロック選択回路
４０３、４０４　遅延選択回路
４０５、４０６　Ｄ型フリップフロップ
４０７　早遅検知回路
４０８　重複検知回路
４２１、４２２　遅延回路
４２３、４２４、４２５　Ｄ型フリップフロップ
４２６、４２７、４２８　ＡＮＤ回路
４２９　ＸＯＲ回路
４３１、４３２　Ｄ型フリップフロップ
４３３、４３４　選択回路
４３５　遅延回路
４４４、４４５　Ｄ型フリップフロップ
１、２、３　フリップフロップ
４　選択回路
５　インバータ
６　選択制御回路
ＳＩＮ、ＳＩＮ１、ＳＩＮ２、ＳＩＮ−１、ＳＩＮ−２　入力信号
ＳＣＫ　同期用クロック
Ｓｘｏｒ　ＯＲ回路１０５の出力信号
ＣＫ、ＣＫ１、ＣＫ２　入力クロック
ｎＳＣＫ　同期用クロックの反転
ＤＳＩＮ　遅延付加信号（遅延回路１１１の出力信号）
ＤＳｉ　遅延回路１０４の出力信号
ＤＣＫ　遅延付加クロック（遅延回路２１１の出力クロック）
ＣＴＬ、ＣＴＬ１、ＣＴＬ２　制御信号
Ｏｖ１、Ｏｖ２、Ｓｏ１、Ｓｏ２　重複検知回路の出力信号
Ｆａ１、Ｆａ２　早遅検知回路の出力信号
Ｋｉ１、Ｋｉ２　リセット信号
ＳＯＵＴ、ＳＯＵＴ１、ＳＯＵＴ２、ＳＯＵＴ１１、ＳＯＵＴ２１　同期回路の出力信号
ＳＤ、ＳＤ１、ＳＤ２、ＳＤ１１、ＳＤ２１　選択回路の出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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