(57)【要約】【課題】レイアウト面積の増大を抑制しつつ、電源電圧、周囲温度、製造バラツキ等によるクロック周波数の検出性能の変化による影響を低減したデータ処理装置を提供する。【解決手段】ビット線に対するプリチャージ終了時に前記ビット線の電位を検出し、該ビット線の電位が所定の電位に到達しているか否かでプリチャージの期間が所定の期間内であるか否かを判別するプリチャージ期間検出回路を備えた半導体記憶装置と、プリチャージの期間が所定の期間外である場合にＣＰＵの動作をリセットさせる制御回路とを有する構成とする。【選択図】　図２
2004054969.tif 000002
【特許請求の範囲】
【請求項１】
ビット線に対するプリチャージ終了時に前記ビット線の電位を検出し、該ビット線の電位が所定の電位に到達しているか否かで前記プリチャージの期間が所定の期間内であるか否かを判別するプリチャージ期間検出回路を備えた半導体記憶装置と、
前記プリチャージの期間が所定の期間外である場合にＣＰＵの動作をリセットさせる制御回路と、
を有するデータ処理装置。
【請求項２】
前記プリチャージ期間検出回路は、
前記プリチャージ終了時のビット線の電位が所定の電位に到達しているか否かに応じて出力信号を切り換える、前記プリチャージ期間の終了時のタイミングで前記ビット線の電位をそれぞれ保持する複数のラッチ回路と、
前記複数のラッチ回路の出力信号の論理和を演算し、該演算結果をエラー検出信号として出力する論理回路と、
を有する請求項１記載のデータ処理装置。
【請求項３】
データの読み出し時にビット線に対するプリチャージを必要とする半導体記憶装置であって、
前記ビット線に対するプリチャージ終了時に該ビット線の電位を検出し、該ビット線の電位が所定の電位に到達しているか否かで前記プリチャージの期間が所定の期間内であるか否かを判別するプリチャージ期間検出回路を有する半導体記憶装置。
【請求項４】
前記プリチャージ期間検出回路は、
前記プリチャージ終了時のビット線の電位が所定の電位に到達しているか否かに応じて出力信号を切り換える、前記プリチャージ期間の終了時のタイミングで前記ビット線の電位をそれぞれ保持する複数のラッチ回路と、
前記複数のラッチ回路の出力信号の論理和を演算し、該演算結果をエラー検出信号として出力する論理回路と、
を有する請求項３記載の半導体記憶装置。
【請求項５】
データの読み出し時にビット線に対するプリチャージを必要とする半導体記憶装置を備えたデータ処理装置に、外部から供給されるクロックの周波数が所定の範囲内にあるか否かを検出するためのクロック周波数検出方法であって、
前記プリチャージの終了時に該ビット線の電位を検出し、
該ビット線の電位が所定の電位に到達しているか否かで前記プリチャージの期間が所定の期間内であるか否かを判別し、
前記プリチャージの期間が所定の期間外である場合にＣＰＵの動作をリセットするクロック周波数検出方法。
【請求項６】
前記プリチャージの終了時のタイミングで前記ビット線の電位をそれぞれ保持し、
保持した電位の論理和を演算し、
該演算結果をエラー検出信号として出力する請求項５記載のクロック周波数検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ処理装置に関し、特にデータの読み出し時にプリチャージが必要な半導体記憶装置を備えたデータ処理装置に関する。
【０００２】
【従来の技術】
マイクロコンピュータ等のデータ処理装置は、所定の周波数範囲内にあるクロックに同期して動作するため、クロックの周波数が大きくずれた場合に誤動作するおそれがある。そこで、クロックの周波数が所定の範囲内に収まっているか否かを判定する周波数判定回路を備え、クロックの周波数がずれた場合にＣＰＵの動作をリセットして誤動作を防止するための構成が、例えば特開２００２−５５１３０号公報に開示されている。
【０００３】
特開２００２−５５１３０号公報に記載されたデータ処理装置では、外部から供給されるクロックの変化タイミング毎に充電・放電を繰り返すキャパシタＣ及び抵抗器Ｒから成る周波数検出回路を備え、クロックの一周期以内に充電または放電が完了しない場合に（クロックの周波数が高い）エラー検出信号を出力する構成が記載されている。
【０００４】
【発明が解決しようとする課題】
しかしながら上記したような従来のデータ処理装置では、周波数検出回路がキャパシタＣ及び抵抗器Ｒで構成されているため、電源電圧、周囲温度、製造バラツキ等により検出特性が変化し、クロック周波数が所定の周波数を超えているか否かを正確に判定することが困難であるという問題があった。また、出荷後の使用条件によって周波数検出回路の検出特性が変化してしまう問題もあった。
【０００５】
さらに、キャパシタＣ及び抵抗器Ｒを用いることで周波数検出回路のレイアウト面積が大きくなり、データ処理装置を１チップで構成する場合に、チップ面積が増大する問題もある。
【０００６】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、レイアウト面積の増大を抑制しつつ、電源電圧、周囲温度、製造バラツキ等によるクロック周波数の検出性能の変化による影響を低減したデータ処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため本発明のデータ処理装置は、ビット線に対するプリチャージ終了時に前記ビット線の電位を検出し、該ビット線の電位が所定の電位に到達しているか否かで前記プリチャージの期間が所定の期間内であるか否かを判別するプリチャージ期間検出回路を備えた半導体記憶装置と、
前記プリチャージの期間が所定の期間外である場合にＣＰＵの動作をリセットさせる制御回路と、
を有する構成であり、
前記プリチャージ期間検出回路は、
前記プリチャージ終了時のビット線の電位が所定の電位に到達しているか否かに応じて出力信号を切り換える、前記プリチャージ期間の終了時のタイミングで前記ビット線の電位をそれぞれ保持する複数のラッチ回路と、
前記複数のラッチ回路の出力信号の論理和を演算し、該演算結果をエラー検出信号として出力する論理回路と、
を有する構成である。
【０００８】
また、本発明の半導体記憶装置は、データの読み出し時にビット線に対するプリチャージを必要とする半導体記憶装置であって、
前記ビット線に対するプリチャージ終了時に該ビット線の電位を検出し、該ビット線の電位が所定の電位に到達しているか否かで前記プリチャージの期間が所定の期間内であるか否かを判別するプリチャージ期間検出回路を有する構成であり、
前記プリチャージ期間検出回路は、
前記プリチャージ終了時のビット線の電位が所定の電位に到達しているか否かに応じて出力信号を切り換える、前記プリチャージ期間の終了時のタイミングで前記ビット線の電位をそれぞれ保持する複数のラッチ回路と、
前記複数のラッチ回路の出力信号の論理和を演算し、該演算結果をエラー検出信号として出力する論理回路と、
を有する構成である。
【０００９】
また、本発明のクロック周波数検出方法は、データの読み出し時にビット線に対するプリチャージを必要とする半導体記憶装置を備えたデータ処理装置に、外部から供給されるクロックの周波数が所定の範囲内にあるか否かを検出するためのクロック周波数検出方法であって、
前記プリチャージの終了時に該ビット線の電位を検出し、
該ビット線の電位が所定の電位に到達しているか否かで前記プリチャージの期間が所定の期間内であるか否かを判別し、
前記プリチャージの期間が所定の期間外である場合にＣＰＵの動作をリセットする方法であり、
前記プリチャージの終了時のタイミングで前記ビット線の電位をそれぞれ保持し、
保持した電位の論理和を演算し、
該演算結果をエラー検出信号として出力する方法である。
【００１０】
上記のようなデータ処理装置、半導体記憶装置及びクロック周波数検出方法では、プリチャージの終了時にビット線の電位を検出し、該ビット線の電位が所定の電位に到達しているか否かでプリチャージの期間が所定の期間内であるか否かを判別することで、既存の半導体記憶装置に、ビット線毎に対応するラッチ回路と論理回路とを追加するだけで外部から供給されるクロックの周波数異常を検出できる。
【００１１】
また、半導体記憶装置のプリチャージ期間を監視することで外部から供給されるクロックの周波数異常を検出するため、半導体記憶装置からデータを読み出すことができる周波数限界が異常であるか否かを判定するための判定周波数となる。
【００１２】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００１３】
データ処理装置には、通常、ＣＰＵで処理されるデータやＣＰＵに所定の処理を実行させるためのプログラム等を保存する半導体記憶装置を備えている。
【００１４】
一般に、半導体記憶装置においては、データの読み出し時に、まず読み出しアドレスに対応するビット線をプリチャージして電荷を蓄積し、その後、該アドレスに対応するワード線に所定の電圧を印加する。ここで、所定電圧の印加によって選択されるワード線に繋がるメモリセルトランジスタがＯＮ状態である場合は、そのメモリセルトランジスタのソース・ドレインを通して接地電位へ電流が流れ、ビット線の電位はプリチャージで蓄積された電荷が放電（ディスチャージ）されて接地電位になる。一方、選択されたワード線に繋がるメモリセルトランジスタがＯＦＦ状態である場合は、メモリセルトランジスタのソース・ドレイン間に電流が流れないため、ビット線にプリチャージされた電荷がそのまま保持される。このときのビット線電位をそれぞれセンスアンプで検出することで、メモリセルから読み出したデータが“１”であるか“０”であるかを判別する。
【００１５】
上記ビット線のプリチャージ動作は外部から供給されるクロックに同期して制御され、ビット線を所定の電位（以下、プリチャージ電位と称す）にプリチャージするためには所定の期間が必要である。プリチャージの期間が所定の期間よりも短く、ビット線をプリチャージ電位に設定できない場合はディスチャージの期間がいくら長くても正しくデータを読み出すことができない。
【００１６】
本発明のデータ処理装置は、半導体記憶装置のプリチャージ期間を検出し、プリチャージ期間が短い場合にクロック周波数が異常であると判断してエラー検出信号を出力する構成である。
【００１７】
図１は本発明のデータ処理装置が有する半導体記憶装置の構成を示すブロック図であり、図２は図１に示した半導体記憶装置が有するプリチャージ期間検出回路の構成を示す回路図である。
【００１８】
図１に示すように、本実施形態の半導体記憶装置は、データを格納する複数のメモリセルから構成されたメモリセルアレイ１と、データの書き込み／読み出しを行うメモリセルにアクセスするための行アドレスをデコードするＸデコーダ２と、メモリセルに格納されたデータを読み出すための不図示のセンスアンプを備え、データの書き込み／読み出しを行うメモリセルにアクセスするための列アドレスをデコードする不図示のＹデコーダのデコード結果にしたがってセンスアンプの出力をＯＮ／ＯＦＦする複数のＹセレクタ３と、メモリセルアレイ１に書き込むデータ、及びメモリセルアレイ１から読み出されたデータを一時的に保持する出力回路４と、プリチャージ時のビット線電位を検出することでプリチャージ期間の異常の発生有無を判別するプリチャージ期間検出回路５とを有する構成である。出力回路４は、データバス６に接続され、データバス６を介してメモリセルアレイ１への書き込みデータ及びメモリセルアレイ１からの読み出しデータを不図示のＣＰＵ等との間で送受信する。
【００１９】
なお、メモリセルアレイに対するデータの書き込み動作及びメモリセルアレイからのデータの読み出し動作は不図示のモード制御回路によって制御される。また、ビット線に対するプリチャージ動作及びディスチャージ動作はモード制御回路から送出されるプリチャージ信号ＰＲＥ　ＢにしたがってＹセレクタ３で実行される。
【００２０】
図２に示すように、プリチャージ期間検出回路５は、プリチャージ期間の終了タイミングでビット線の電位をそれぞれ保持する複数のラッチ回路５１と、全ラッチ回路５１の出力信号の論理和を演算する論理回路５２とを有する構成である。
【００２１】
ラッチ回路５１は、上記プリチャージ信号ＰＲＥ　Ｂの立ち上がり（または立ち下がり）に同期してビット線の電位をそれぞれ保持して出力し、制御回路から供給されるリセット信号ＲＥＳ　Ｂが“Ｌｏｗ”のときに出力信号をリセットする。ラッチ回路５１は、ビット線の電位が所定のプリチャージ電位に到達している場合は“Ｈｉｇｈ”を出力し、ビット線の電位が所定のプリチャージ電位に到達していない場合は“Ｌｏｗ”を出力する。
【００２２】
論理回路５２は、ラッチ回路５１のいずれかで“Ｌｏｗ”が出力された場合に出力信号を“Ｈｉｇｈ”にする構成であり、該信号はＣＰＵの動作をリセットするためのエラー検出信号として用いられる。なお、論理回路５２は、ラッチ回路５１のいずれかでビット線がプリチャージ電位へ到達しないことが検出された場合にエラー検出信号として“Ｈｉｇｈ”または“Ｌｏｗ”を出力する回路であればよく、ラッチ回路の５１の出力論理に応じてＮＯＲゲートやＮＡＮＤゲート等が用いられる。
【００２３】
本発明のデータ処理装置は、図１に示した半導体記憶装置と、該半導体記憶装置から出力されるエラー検出信号を受信する不図示の制御回路とを有し、制御回路は、半導体記憶装置からエラー検出信号を受信すると、ＣＰＵの動作をリセットするためのリセット信号を出力する。
【００２４】
このような構成において、次に本発明のデータ処理装置の動作について図面を用いて説明する。
【００２５】
図３は図１に示した半導体記憶装置の通常動作時のデータ読み出し動作を示すタイミングチャートであり、図４は図１に示した半導体記憶装置のデータ読み出し時におけるエラー検出動作を示すタイミングチャートである。なお、図３、４に示すｃｐｕｃｌｋは、例えば、本発明のデータ処理装置を１つの半導体集積回路装置で構成した場合に、外部から供給されるクロック（外部クロック）に基づいて半導体集積回路装置内で生成され、ＣＰＵ、タイマー、メモリ、制御回路等に供給される基本クロックである。
【００２６】
図３に示すように、半導体記憶装置からデータを読み出す場合、ビット線のプリチャージ動作は、プリチャージ信号ＰＲＥ　Ｂの立ち下がりに同期して開始され、ビット線の電位はプリチャージ信号ＰＲＥ　Ｂが次に立ち上がるまでに所定のプリチャージ電位へ到達する。
【００２７】
一方、ビット線のディスチャージ動作は、プリチャージ信号ＰＲＥ　Ｂの立ち上がりに同期して開始され、ビット線の電位はプリチャージ信号ＰＲＥ　Ｂが次に立ち下がるまでに所定の電位へ到達する。ここで、選択されたワード線に繋がるメモリセルトランジスタがＯＮ状態のときはビット線が接地電位へ移行し、メモリセルトランジスタがＯＦＦ状態のときはビット線がプリチャージ電位で保持される。
【００２８】
センスアンプは、ビット線のディスチャージが終了し、次のプリチャージが開始する（プリチャージ信号ＰＲＥ　Ｂが立ち下がり）直前のビット線電位を検出することでデータの値を判定する。例えば、ビット線電位が接地電位のときは出力データを“１”と判定し、ビット線電位がプリチャージの電位のときは出力データを“０”と判定する。
【００２９】
プリチャージ期間検出回路５が有するラッチ回路５１は、プリチャージ期間の終了タイミング（プリチャージ信号ＰＲＥ　Ｂの立ち上がり）でビット線の電位をそれぞれ保持する。図３に示すように、外部から供給されるクロック（外部クロック）の周波数が所定の範囲内にある場合、プリチャージ期間の終了時には、ビット線の電位が所定のプリチャージ電位まで到達しているため、各ラッチ回路５１からは“Ｈｉｇｈ”が出力され、論理回路５２からはエラー検出信号として“Ｌｏｗ”が出力される。
【００３０】
一方、図４に示すように、半導体記憶装置に供給されるクロック周波数が所定の範囲よりも高い場合は（クロック周期が短くなった場合）、上記と同様にプリチャージ信号ＰＲＥ　Ｂの立ち下がりでビット線のプリチャージが開始されるが、ビット線が所定のプリチャージ電位へ到達する前にプリチャージ信号ＰＲＥ　Ｂが立ち上がりビット線のディスチャージ動作が開始される。
【００３１】
この場合、該ビット線の電位を保持するラッチ回路５１は、ビット線の電位が所定のプリチャージ電位まで到達していないために出力信号を“Ｌｏｗ”で保持し、論理回路５２からはエラー検出信号として“Ｈｉｇｈ”が出力される。
【００３２】
エラー検出信号は、ビット線の電位が所定のプリチャージ電位へ到達することで、次にラッチ回路５１から“Ｈｉｇｈ”が出力されるまで“Ｈｉｇｈ”で保持される。
【００３３】
したがって、本発明のデータ処理装置及びクロック周波数検出方法によれば、既存の半導体記憶装置に、ビット線の電位を保持するラッチ回路と簡単な論理回路とを追加するだけで外部から供給されるクロックの周波数異常を検出できるため、従来のキャパシタＣ及び抵抗器Ｒで構成される周波数検出回路に比べてレイアウト面積の増大を抑制することができる。
【００３４】
また、本発明では、半導体記憶装置のプリチャージ期間を監視することで外部から供給されるクロックの周波数異常を検出するため、半導体記憶装置からデータを読み出すことができる周波数限界が異常であるか否かを判定するための判定周波数となる。そのため、データ処理装置の動作周波数の実力と判定周波数とは、電源電圧、周囲温度、製造ばらつき等があっても同じような特性で変化し、データ処理装置の動作周波数の実力に合わせてプリチャージ期間検出回路の特性を調整する必要がない。よって、プリチャージ期間検出回路の特性を調整するための調整工程が不要であるためデータ処理装置のコストの増大が抑制される。
【００３５】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００３６】
プリチャージの終了時にビット線の電位を検出し、該ビット線の電位が所定の電位に到達しているか否かでプリチャージの期間が所定の期間内であるか否かを判別することで、既存の半導体記憶装置に、ビット線毎に対応するラッチ回路と論理回路とを追加するだけで外部から供給されるクロックの周波数異常を検出できるため、従来のキャパシタ及び抵抗器で構成される周波数検出回路に比べてレイアウト面積の増大を抑制することができる。
【００３７】
また、半導体記憶装置のプリチャージ期間を監視することで外部から供給されるクロックの周波数異常を検出するため、半導体記憶装置からデータを読み出すことができる周波数限界が異常であるか否かを判定するための判定周波数となる。
【００３８】
したがって、データ処理装置や半導体記憶装置の動作周波数の実力と判定周波数とは、電源電圧、周囲温度、製造ばらつき等があっても同じような特性で変化するため、動作周波数の実力に応じてプリチャージ期間検出回路の特性を調整する必要がない。よって、プリチャージ期間検出回路の特性を調整するための調整工程が不要であるためデータ処理装置のコストの増大が抑制される。
【図面の簡単な説明】
【図１】本発明のデータ処理装置が有する半導体記憶装置の構成を示すブロック図である。
【図２】図１に示した半導体記憶装置が有するプリチャージ期間検出回路の構成を示す回路図である。
【図３】図１に示した半導体記憶装置の通常動作時のデータ読み出し動作を示すタイミングチャートである。
【図４】図１に示した半導体記憶装置のデータ読み出し時におけるエラー検出動作を示すタイミングチャートである。
【符号の説明】
１　　メモリセルアレイ
２　　Ｘデコーダ
３　　Ｙセレクタ
４　　出力回路
５　　プリチャージ期間検出回路
６　　データバス
５１　　ラッチ回路
５２　　論理回路
【図１】
2004054969.tif 000003
【図２】
2004054969.tif 000004
【図３】
2004054969.tif 000005
【図４】
2004054969.tif 000006