【手続補正書】
【提出日】平成15年9月22日(2003.9.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に形成され、各信号端子に接続される信号ノードにそれぞれ対応する入出力保護回路部と、前記信号ノードに接続された内部回路とを有する半導体装置であって、
電源電位に接続される電源ノードと、
基準電位に接続される基準電位ノードとを備え、
前記入出力保護回路部は、
前記電源ノードと前記信号ノードとの間に設けられ、それぞれＰＮ接合部を有するとともに前記信号端子に、前記電源電位と前記基準電位との間の電位である動作信号が印加されるとき逆方向バイアスとなり、第１の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第１の放電素子と、第２の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第２の放電素子と、
前記信号ノードと前記基準電位ノードとの間に設けられ、それぞれＰＮ接合部を有するとともに前記信号端子に前記動作信号が印加されるとき逆方向バイアスとなり、第１の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第３の放電素子と、第２の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第４の放電素子と、
を備える、
半導体装置。
【請求項２】
前記第１及び第３の放電素子は第１の導電型の第１及び第３のＭＯＳトランジスタを含み、前記第２及び第４の放電素子は第２の導電型の第２及び第４のＭＯＳトランジスタを含み、前記第１及び第３のＭＯＳトランジスタの制御電極はそれぞれ前記基準電位ノードに接続され、前記第２及び第４のＭＯＳトランジスタの制御電極はそれぞれ前記電源ノードに接続されていることを特徴とする、
請求項１記載の半導体装置。
【請求項３】
前記電源電位は前記基準電位より高く、前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であり、前記第１の極性は負、前記第２の極性は正である、
請求項２記載の半導体装置。
【請求項４】
前記信号端子と前記信号ノードとの間に介挿される第１の内部抵抗と、
前記信号ノードと前記内部回路との間に介挿される第２の内部抵抗と、
をさらに備える請求項２記載の半導体装置。
【請求項５】
前記第１の放電素子は第１の導電型のＭＯＳトランジスタであり、その制御電極が前記基準電位ノードに接続され、前記第２及び第３の放電素子はダイオードであり、前記第４の放電素子は第２の導電型のＭＯＳトランジスタであり、その制御電極は前記電源ノードに接続されていることを特徴とする、
請求項１記載の半導体装置。
【請求項６】
前記電源電位は前記基準電位より高く、前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であり、前記第１の極性は負、前記第２の極性は正である、
請求項５記載の半導体装置。
【請求項７】
前記信号端子と前記信号ノードとの間に介挿される第１の内部抵抗と、
前記信号ノードと前記内部回路との間に介挿される第２の内部抵抗と、
をさらに備える請求項５記載の半導体装置。
【請求項８】
ＳＯＩ基板と、
前記ＳＯＩ基板上に形成され、信号端子に接続され、内部回路を保護するように設けられた入出力保護回路部と、
電源ノード及び基準電位ノードのうち一のノードである電位固定ノードとを備え、
前記入出力保護回路部は、
一方電極領域が前記信号端子に接続され、他方電極領域が前記電位固定ノードに接続される所定の導電型のＭＯＳトランジスタと、
前記信号端子と前記ＭＯＳトランジスタのゲート電極との間に介挿される第１のキャパシタと、
前記電位固定ノードと前記ＭＯＳトランジスタのゲート電極との間に介挿される第２のキャパシタと、
前記ＭＯＳトランジスタのゲート電極、ゲート絶縁膜、チャネル形成領域、一方電極領域及び他方電極領域それぞれに相当する疑似ゲート電極、疑似ゲート絶縁膜、第１、第２及び第３の拡散領域とを有し、トランジスタとして機能しない疑似ＭＯＳトランジスタ部とを備え、
前記第１のキャパシタは、ゲート絶縁膜を挟んだ前記ＭＯＳトランジスタのゲート電極の一部と一方電極領域の一部とによって形成されるキャパシタを含み、
前記第２のキャパシタは、前記疑似ＭＯＳトランジスタ部の疑似ゲート電極と第１の拡散領域との間に形成されるキャパシタを含み、
前記第２のキャパシタの容量値は、前記信号端子に前記動作信号が印加されるとき前記ＭＯＳトランジスタが逆方向バイアスとなり、第１または第２の極性のサージ電圧が印加されるとき前記ＭＯＳトランジスタが順方向バイアスとなるように、前記第１のキャパシタの容量値より大きく設定されることを特徴とする、
半導体装置。
【請求項９】
前記疑似ＭＯＳトランジスタ部において、前記第１及び第２の拡散領域の導電型は同一の導電型であり、前記第２の拡散領域は前記電位固定ノードに接続され、前記疑似ゲート電極は前記ＭＯＳトランジスタのゲート電極に接続され、
前記第２のキャパシタは、前記疑似ゲート絶縁膜を挟んだ前記疑似ゲート電極及び第１の拡散領域により形成されるキャパシタを含む、
請求項８記載の半導体装置。
【請求項１０】
前記疑似ＭＯＳトランジスタ部において、前記第１の拡散領域と前記第２の拡散領域の導電型は異なり、前記第２及び第３の拡散領域の導電型は同一の導電型であり、前記第３の拡散領域は前記電位固定ノードに接続され、前記疑似ゲート電極は前記ＭＯＳトランジスタのゲート電極に接続され、
前記第２のキャパシタは、前記疑似ゲート絶縁膜を挟んだ前記疑似ゲート電極及び第１の拡散領域により形成されるキャパシタを含む、
請求項８記載の半導体装置。
【請求項１１】
前記疑似ＭＯＳトランジスタ部において、前記第１の拡散領域と前記第２の拡散領域の導電型は異なり、前記第１及び第３の拡散領域の導電型は同一の導電型であり、前記第３の拡散領域は前記電位固定ノードに接続され、前記第２の拡散領域は前記ＭＯＳトランジスタのゲート電極に接続され、
前記第２のキャパシタは、前記第１の拡散領域と前記第２の拡散領域とのＰＮ接合により形成されるキャパシタを含む、
請求項８記載の半導体装置。
【請求項１２】
ＳＯＩ基板と、
前記ＳＯＩ基板上に形成された入出力保護用ＭＯＳトランジスタを有する入出力保護回路部と、
前記ＳＯＩ基板上に形成された内部回路用ＭＯＳトランジスタを有し、所定の信号処理を行うように設けられた内部回路部とを備え、
前記入出力保護用ＭＯＳトランジスタを前記内部回路用ＭＯＳトランジスタよりもパンチスルーが生じやすい構造にしたことを特徴とする、
半導体装置。
【請求項１３】
前記入出力保護用ＭＯＳトランジスタのチャネル形成領域の不純物濃度を前記内部回路用ＭＯＳトランジスタのチャネル形成領域の不純物濃度より低くしたことを特徴とする、
請求項１２記載の半導体装置。
【請求項１４】
前記入出力保護用ＭＯＳトランジスタ及び前記内部回路用ＭＯＳトランジスタは同一導電型式であり、前記入出力保護用ＭＯＳトランジスタのゲート電極の導電型式と前記内部回路用ＭＯＳトランジスタのゲート電極の導電型式とを異ならせて、前記入出力保護用ＭＯＳトランジスタの閾値電圧を前記内部回路用ＭＯＳトランジスタと同程度に設定したことを特徴とする、
請求項１３記載の半導体装置。
【請求項１５】
前記入出力保護用ＭＯＳトランジスタのチャネル形成領域の導電型式を自身のドレイン領域及びソース領域と同じ導電型式にし、前記内部回路用ＭＯＳトランジスタのチャネル形成領域の導電型式を自身のドレイン領域及びソース領域と異なる導電型式にしたことを特徴とする、
請求項１２記載の半導体装置。
【請求項１６】
前記入出力保護用ＭＯＳトランジスタ及び前記内部回路用ＭＯＳトランジスタは同一導電型式であり、前記入出力保護用ＭＯＳトランジスタのゲート電極の導電型式と前記内部回路用ＭＯＳトランジスタのゲート電極の導電型式とを異ならせて、前記入出力保護用ＭＯＳトランジスタの閾値電圧を前記内部回路用ＭＯＳトランジスタと同程度に設定したことを特徴とする、
請求項１５記載の半導体装置。
【請求項１７】
ＳＯＩ基板に形成された活性領域上に形成される入出力保護用ＭＯＳトランジスタを有する入出力保護回路部を有する半導体装置であって、
前記入出力保護用ＭＯＳトランジスタのゲート電極は、平面上において前記活性領域内に形成され、
前記ゲート電極は前記活性領域からはみ出さないことを特徴とする、
半導体装置。
【請求項１８】
ＳＯＩ基板上に形成され、信号端子に第１及び第２のダイオードを接続して構成される入出力保護回路部を有する半導体装置であって、
前記入出力保護回路部は、
第１の導電型の第１の半導体領域と、
前記第１の半導体領域に隣接して形成される第２の導電型の第２の半導体領域と、
前記第１及び第２の半導体領域とは独立して形成される第１の導電型の第３の半導体領域と、
前記第３の半導体領域に隣接して形成される第２の導電型の第４の半導体領域と、
前記第１〜第４の半導体領域それぞれの表面に選択的に形成される第１〜第４のシリサイド領域と、
前記第１〜第４のシリサイド領域を含む前記第１〜第４の半導体領域を覆って形成される層間絶縁膜とを備え、前記層間絶縁膜は前記第１〜第４のシリサイド領域上にそれぞれ第１〜第４の開口部を有し、
基準電位に接続されるとともに、前記層間絶縁膜の前記第１の開口部を介して前記第１のシリサイド領域上に形成される第１の配線層と、
前記信号端子に接続されるとともに前記層間絶縁膜の前記第２及び第３の開口部を介して前記第２及び第３のシリサイド領域上に形成される第２の配線層と、
電源に接続されるとともに前記層間絶縁膜の前記第４の開口部を介して前記第４のシリサイド領域上に形成される第３の配線層とをさらに備え、
前記第１及び第２の半導体領域によって前記第１のダイオードが形成され、前記第３及び第４の半導体領域によって前記第２のダイオードが形成される、
半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
図３２は放電素子としてダイオード３８，３９を用いて同様に形成した入出力保護回路である。同図に示すように、まず、信号端子３０に保護抵抗３６の一端を接続し、信号端子３０よりサージ電圧が内部に伝播するのを遅らせ過大な電流が流れるのを防いでいる。次に電源３２と接地レベル３３との間に電荷を逃すための放電素子として、ダイオード３８，３９を直列に設けている。ここで、ダイオード３８のカソードが電源３２に接続され、ダイオード３９のアノードが接地レベル３３に接続される。したがって、ダイオード３８，３９は電源３２，接地レベル３３間を逆方向に接続される。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
図３４は図３１に示したＭＯＳ型の入出力保護回路の平面構造を示す平面図、図３５は図３４のＡ−Ａ断面図である。これらの図に示すように、シリコン基板１上には絶縁層である埋め込み酸化膜２を挟んでＳＯＩ層であるシリコン薄膜３が設けられる。シリコン薄膜３は層間絶縁膜１１によって２つの島１８Ａ，１８Ｂに分離されており、１０17／ｃｍ3程度の不純物（ＮＭＯＳではｐ型，ＰＭＯＳではｎ型）が導入されたチャネル形成領域６，６′、チャネル形成領域６を挟んで１０20／ｃｍ3程度の不純物（ＮＭＯＳではｎ型，ＰＭＯＳではｐ型）が導入されたドレイン領域７及びソース領域８、チャネル形成領域６′を挟んで１０20／ｃｍ3程度の不純物が導入されたドレイン領域７′及びソース領域８′が設けられる。さらに、シリコン薄膜３のチャネル形成領域６，６′並びにドレイン領域７，７′及びソース領域８，８′の一部上にはゲート酸化膜４，４′を挟んでゲート電極５，５′がそれぞれ形成される。したがって、島１８Ａにはゲート酸化膜４、ゲート電極５、チャネル形成領域６、ドレイン領域７及びソース領域８によってＮＭＯＳトランジスタＱ３２が形成され、島１８Ｂにはゲート酸化膜４′、ゲート電極５′、チャネル形成領域６′、ドレイン領域７′及びソース領域８′からなるＰＭＯＳトランジスタＱ３１が形成される。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
ダイオード部の構成は図３５で示した構造と同様である。ただし、チャネル形成領域６、ソース領域８及びドレイン領域７それぞれにアノード領域９Ｂ、アノード領域９Ａ及びカソード領域１０Ａが置き代わり、チャネル形成領域６′、ドレイン領域７′及びソース領域８′それぞれにカソード領域１０Ｂ、アノード領域９Ｃ及びカソード領域１０Ｃが置き代わっている。また、電極５，５′はアノード領域９Ａ，９Ｃ及びカソード領域１０Ａ，１０Ｃ形成時のマスクして利用されるが、素子の構成要素としては機能しない。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置は、ＳＯＩ基板上に形成され、各信号端子に接続される信号ノードにそれぞれ対応する入出力保護回路部と、前記信号ノードに接続された内部回路とを有しており、電源電位に接続される電源ノードと、基準電位に接続される基準電位ノードとを備え、前記入出力保護回路部は、前記電源ノードと前記信号ノードとの間に設けられ、それぞれＰＮ接合部を有するとともに前記信号端子に、前記電源電位と前記基準電位との間の電位である動作信号が印加されるとき逆方向バイアスとなり、第１の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第１の放電素子と、第２の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第２の放電素子と、前記信号ノードと前記基準電位ノードとの間に設けられ、それぞれＰＮ接合部を有するとともに前記信号端子に前記動作信号が印加されるとき逆方向バイアスとなり、第１の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第３の放電素子と、第２の極性を有するサージ電圧が印加されたとき順方向バイアスとなる第４の放電素子とを備えている。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
また、請求項２記載の半導体装置において、前記第１及び第３の放電素子は第１の導電型の第１及び第３のＭＯＳトランジスタを含み、前記第２及び第４の放電素子は第２の導電型の第２及び第４のＭＯＳトランジスタを含み、前記第１及び第３のＭＯＳトランジスタの制御電極はそれぞれ前記基準電位ノードに接続され、前記第２及び第４のＭＯＳトランジスタの制御電極はそれぞれ前記電源ノードに接続されている。
また、請求項３記載の半導体装置において、前記電源電位は前記基準電位より高く、前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であり、前記第１の極性は負、前記第２の極性は正である。
また、請求項４記載の半導体装置において、前記信号端子と前記信号ノードとの間に介挿される第１の内部抵抗と、前記信号ノードと前記内部回路との間に介挿される第２の内部抵抗とをさらに備えている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
また、請求項５記載の半導体装置において、前記第１の放電素子は第１の導電型のＭＯＳトランジスタであり、その制御電極が前記基準電位ノードに接続され、前記第２及び第３の放電素子はダイオードであり、前記第４の放電素子は第２の導電型のＭＯＳトランジスタであり、その制御電極は前記電源電位ノードに接続されている。
また、請求項６記載の半導体装置において、前前記電源電位は前記基準電位より高く、前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であり、前記第１の極性は負、前記第２の極性は正である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
さらに、請求項７記載の半導体装置は、前記信号端子と前記信号ノードとの間に介挿される第１の内部抵抗と、前記信号ノードと前記内部回路との間に介挿される第２の内部抵抗とを備えている。


【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
この発明に係る請求項８記載の半導体装置は、ＳＯＩ基板と、前記ＳＯＩ基板上に形成され、信号端子に接続され、内部回路を保護するように設けられた入出力保護回路部と、電源ノード及び基準電位ノードのうち一のノードである電位固定ノードとを備え、前記入出力保護回路部は、一方電極領域が前記信号端子に接続され、他方電極領域が前記電位固定ノードに接続される所定の導電型のＭＯＳトランジスタを備え、前記入出力保護回路部は、前記信号端子と前記ＭＯＳトランジスタのゲート電極との間に介挿される第１のキャパシタと、前記電位固定ノードと前記ＭＯＳトランジスタのゲート電極との間に介挿される第２のキャパシタと、前記ＭＯＳトランジスタのゲート電極、ゲート絶縁膜、チャネル形成領域、一方電極領域及び他方電極領域それぞれに相当する疑似ゲート電極、疑似ゲート絶縁膜、第１、第２及び第３の拡散領域とを有し、トランジスタとして機能しない疑似ＭＯＳトランジスタ部とをさらに備え、前記第１のキャパシタは、ゲート絶縁膜を挟んだ前記ＭＯＳトランジスタのゲート電極の一部と一方電極領域の一部とによって形成されるキャパシタを含み、前記第２のキャパシタは、前記疑似ＭＯＳトランジスタ部の疑似ゲート電極と第１の拡散領域との間に形成されるキャパシタを含み、前記第２のキャパシタの容量値は、前記信号端子に前記動作信号が印加されるとき前記ＭＯＳトランジスタが逆方向バイアスとなり、第１または第２の極性のサージ電圧が印加されるとき前記ＭＯＳトランジスタが順方向バイアスとなるように、前記第１のキャパシタの容量値より大きく設定されている。


【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
また、請求項９記載の半導体装置は、前記疑似ＭＯＳトランジスタ部において、前記第１及び第２の拡散領域の導電型は同一の導電型であり、前記第２の拡散領域は前記電位固定ノードに接続され、前記疑似ゲート電極は前記ＭＯＳトランジスタのゲート電極に接続され、前記第２のキャパシタは、前記疑似ゲート絶縁膜を挟んだ前記疑似ゲート電極及び第１の拡散領域により形成されるキャパシタを含んでいる。


【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
また、請求項１０記載の半導体装置は、前記疑似ＭＯＳトランジスタ部において、前記第１の拡散領域と前記第２の拡散領域の導電型は異なり、前記第２及び第３の拡散領域の導電型は同一の導電型であり、前記第３の拡散領域は前記電位固定ノードに接続され、前記疑似ゲート電極は前記ＭＯＳトランジスタのゲート電極に接続され、前記第２のキャパシタは、前記疑似ゲート絶縁膜を挟んだ前記疑似ゲート電極及び第１の拡散領域により形成されるキャパシタを含んでいる。


【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
また、請求項１１記載の半導体装置は、前記疑似ＭＯＳトランジスタ部において、前記第１の拡散領域と前記第２の拡散領域の導電型は異なり、前記第１及び第３の拡散領域の導電型は同一の導電型であり、前記第３の拡散領域は前記電位固定ノードに接続され、前記第２の拡散領域は前記ＭＯＳトランジスタのゲート電極に接続され、前記第２のキャパシタは、前記第１の拡散領域と前記第２の拡散領域とのＰＮ接合により形成されるキャパシタを含んでいる。


【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
この発明に係る請求項１２記載の半導体装置は、ＳＯＩ基板と、前記ＳＯＩ基板上に形成された入出力保護用ＭＯＳトランジスタを有する入出力保護回路部と、前記ＳＯＩ基板上に形成された内部回路用ＭＯＳトランジスタを有し、所定の信号処理を行うように設けられた内部回路部とを備え、前記入出力保護用ＭＯＳトランジスタを前記内部回路用ＭＯＳトランジスタよりもパンチスルーが生じやすい構造にしている。


【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
また、請求項１３記載の半導体装置において、前記入出力保護用ＭＯＳトランジスタのチャネル形成領域の不純物濃度を前記内部回路用ＭＯＳトランジスタのチャネル形成領域の不純物濃度より低くしている。
また、請求項１４記載の半導体装置において、前記入出力保護用ＭＯＳトランジスタ及び前記内部回路用ＭＯＳトランジスタは同一導電型式であり、前記入出力保護用ＭＯＳトランジスタのゲート電極の導電型式と前記内部回路用ＭＯＳトランジスタのゲート電極の導電型式とを異ならせて、前記入出力保護用ＭＯＳトランジスタの閾値電圧を前記内部回路用ＭＯＳトランジスタと同程度に設定している。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
また、請求項１５記載の半導体装置は、前記入出力保護用ＭＯＳトランジスタのチャネル形成領域の導電型式を自身のドレイン領域及びソース領域と同じ導電型式にし、前記内部回路用ＭＯＳトランジスタのチャネル形成領域の導電型式を自身のドレイン領域及びソース領域と異なる導電型式にしている。


【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
また、請求項１６記載の半導体装置において、前記入出力保護用ＭＯＳトランジスタ及び前記内部回路用ＭＯＳトランジスタは同一導電型式であり、前記入出力保護用ＭＯＳトランジスタのゲート電極の導電型式と前記内部回路用ＭＯＳトランジスタのゲート電極の導電型式とを異ならせて、前記入出力保護用ＭＯＳトランジスタの閾値電圧を前記内部回路用ＭＯＳトランジスタと同程度に設定している。


【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】削除
【補正の内容】
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
この発明に係る請求項１７記載の半導体装置は、ＳＯＩ基板に形成された活性領域上に形成される入出力保護用ＭＯＳトランジスタを有する入出力保護回路部を有しており、前記入出力保護用ＭＯＳトランジスタのゲート電極は、平面上において前記活性領域内に形成され、前記ゲート電極は前記活性領域からはみ出さない。
この発明に係る請求項１８記載の半導体装置は、ＳＯＩ基板上に形成され、信号端子に第１及び第２のダイオードを接続して構成される入出力保護回路部を有する半導体装置であって、前記入出力保護回路部は、第１の導電型の第１の半導体領域と、前記第１の半導体領域に隣接して形成される第２の導電型の第２の半導体領域と、前記第１及び第２の半導体領域とは独立して形成される第１の導電型の第３の半導体領域と、前記第３の半導体領域に隣接して形成される第２の導電型の第４の半導体領域と、前記第１〜第４の半導体領域それぞれの表面に選択的に形成される第１〜第４のシリサイド領域と、前記第１〜第４のシリサイド領域を含む前記第１〜第４の半導体領域を覆って形成される層間絶縁膜とを備え、前記層間絶縁膜は前記第１〜第４のシリサイド領域上にそれぞれ第１〜第４の開口部を有し、基準電位に接続されるとともに、前記層間絶縁膜の前記第１の開口部を介して前記第１のシリサイド領域上に形成される第１の配線層と、前記信号端子に接続されるとともに前記層間絶縁膜の前記第２及び第３の開口部を介して前記第２及び第３のシリサイド領域上に形成される第２の配線層と、電源に接続されるとともに前記層間絶縁膜の前記第４の開口部を介して前記第４のシリサイド領域上に形成される第３の配線層とをさらに備え、前記第１及び第２の半導体領域によって前記第１のダイオードが形成され、前記第３及び第４の半導体領域によって前記第２のダイオードが形成される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
また、通常の動作時には、信号端子３０に印加される動作信号は主として接地レベル〜電源レベルの電圧であるため、ＮＭＯＳトランジスタＱ１１，Ｑ１２及びＰＭＯＳトランジスタＱ２１，Ｑ２２は全て逆方向バイアスされてオフ状態となり、動作信号はＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ２１あるいはＱ２２を介して電源３２あるいは接地レベル３３に漏れることなく、保護抵抗３６及び内部抵抗３７を経由して内部素子３１に伝達される。特に、動作信号の電圧が接地レベル〜電源レベルの電圧に制限されている場合にはＮＭＯＳトランジスタＱ１１，Ｑ１２及びＰＭＯＳトランジスタＱ２１，Ｑ２２は確実にオフ状態となる。


【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
一方、正のサージ電圧ＳＶの印加時などの場合は、ＮＭＯＳトランジスタＱ３のゲート電位が上昇し電流を流すため順方向バイアス接続された状態に近づけることが可能となる。このため、図４の放電特性のグラフに示すように、降伏誘起電圧を熱破壊電圧をよりも低く設定することが可能になり、順方向バイアス時に見られたように、図３で示したゲートカップリング構造のＮＭＯＳトランジスタＱ３を入力信号ＩＮ，接地レベル３３間に複数個並列接続した場合においても均一に電流を流すことが可能になり、ＥＳＤ耐性を向上させることができる。このようなゲートカップリング構造をＳＯＩ基板上に効率的に形成したのが実施の形態２である。


【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
一方、島２０Ｂにはゲート酸化膜４′、ゲート電極５′、ｐ型拡散領域２１〜２３によってＮＭＯＳトランジスタＱ３と構造が類似した疑似ＭＯＳトランジスタ構造が得られる。そして、ゲート酸化膜４′を挟んで平面的に従属したゲート電極５′とｐ型拡散領域２１及びｐ型拡散領域２２，２３の一部とによってキャパシタＣＣが形成される。そして、キャパシタＣＡは図３のキャパシタＣ１に相当し、キャパシタＣＢ及びキャパシタＣＣの合成容量がキャパシタＣ２に相当する。


【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
したがって、島２０Ａにはゲート酸化膜４、ゲート電極５、チャネル形成領域６、ドレイン領域７及びソース領域８によってＮＭＯＳトランジスタＱ３が形成されるとともに、ゲート酸化膜４を挟んだゲート電極５の一部とドレイン領域７の一部とによってキャパシタＣＡ、ゲート酸化膜４を挟んだゲート電極５の一部とソース領域８の一部とによってキャパシタＣＢが形成される。


【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正の内容】
【００７９】
一方、島２０Ｂにはゲート酸化膜４′、ゲート電極５′、ｐ型拡散領域２１，２５及び２６によってＮＭＯＳトランジスタＱ３と構造が類似した疑似ＮＭＯＳトランジスタ構造が得られる。そして、ゲート酸化膜４′を挟んだゲート電極５′とドレイン領域２５とソース領域２６の一部とによってキャパシタＣＤが形成される。そして、キャパシタＣＡは図３のキャパシタＣ１に相当し、キャパシタＣＢ及びキャパシタＣＤの合成容量がキャパシタＣ２に相当する。


【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正の内容】
【００８５】
したがって、島２０Ａには、第１及び第２の態様と同様に、ゲート酸化膜４、ゲート電極５、チャネル形成領域６、ドレイン領域７及びソース領域８によってＮＭＯＳトランジスタＱ３が形成されるとともに、ゲート酸化膜４を挟んだゲート電極５の一部とドレイン領域７の一部とによってキャパシタＣＡに相当するキャパシタ、ゲート酸化膜４を挟んだゲート電極５の一部とソース領域８の一部とによってキャパシタＣＢに相当するキャパシタが形成される。


【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正の内容】
【００９２】
＜第１の態様の構成及び動作＞
図８はこの発明の実施の形態３の第１の態様である半導体装置の入出力保護回路部と内部回路部とにそれぞれ形成されるＳＯＩ基板上のＭＯＳトランジスタ構造を示す断面図である。同図に示すように、シリコン基板１上には絶縁層である埋め込み酸化膜２を挟んでＳＯＩ層であるシリコン薄膜３が設けられる。シリコン薄膜３は層間絶縁膜１１等によって入出力保護回路部４５、内部回路部４６に分離されている。入出力保護回路部４５において、１０16／ｃｍ3のｐ型の不純物が導入されたチャネル形成領域６Ａ、チャネル形成領域６Ａを挟んで１０20／ｃｍ3程度のｎ型の不純物が導入されたドレイン領域７及びソース領域８が形成される。一方、内部回路部４６において、１０17／ｃｍ3程度のｐ型の不純物が導入されたチャネル形成領域６′、チャネル形成領域６′を挟んで１０20／ｃｍ3程度のｎ型の不純物が導入されたドレイン領域７′及びソース領域８′が設けられる。


【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００９４
【補正方法】変更
【補正の内容】
【００９４】
さらに、層間絶縁膜１１が入出力保護回路部４５，内部回路部４６を分離するとともにシリコン薄膜３上全面に形成され、ドレイン領域７，７′の一部、ソース領域８，８′の一部上の層間絶縁膜１１にコンタクトホール１２Ａ，１２Ａ′、１２Ｂ，１２Ｂ′がそれぞれ設けられ、コンタクトホール１２Ａ，１２Ａ′を介してドレイン領域７，７′に電気的に接続されたアルミ配線１４，１４′がそれぞれ設けられ、コンタクトホール１２Ｂ，１２Ｂ′を介してソース領域８，８′に電気的に接続されたアルミ配線１３，１３′がそれぞれ設けられる。


【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００９５
【補正方法】変更
【補正の内容】
【００９５】
したがって、入出力保護回路部４５にはゲート電極５ｐ、チャネル形成領域６Ａ、ドレイン領域７及びソース領域８によってＮＭＯＳトランジスタ（入出力保護用ＮＭＯＳトランジスタ）が形成され、内部回路部４６にはゲート電極５ｎ、チャネル形成領域６′、ドレイン領域７′及びソース領域８′によってＮＭＯＳトランジスタ（内部回路用ＮＭＯＳトランジスタ）が形成される。


【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
したがって、入出力保護回路部４５にはゲート電極５ｐ、チャネル形成領域６ｎ、ドレイン領域７及びソース領域８によってＮＭＯＳトランジスタが形成され、内部回路部４６にはゲート電極５ｎ、チャネル形成領域６′、ドレイン領域７′及びソース領域８′によってＮＭＯＳトランジスタが形成される。


【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
入出力保護回路部４５に形成されるＮＭＯＳトランジスタのチャネル形成領域６ｎはドレイン領域７及びソース領域８と同じ導電型のアキュミュレーションモードで形成されるためパンチスルー電圧が低くなる。一方、アキュミュレーションモードの場合はその閾値電圧が低くなる性質があるため、第１の態様と同様、これを補うべくゲート電極５ｎをｎ型のポリシリコンを用いるよりも閾値が高くなる性質を有するｐ型のポリシリコンを用いることにより、内部回路部４６に形成されるＮＭＯＳトランジスタと同程度の閾値電圧に設定している。したがって、入出力保護回路部４５のＮＭＯＳトランジスタを逆バイアス接続した場合に、そのゲート電位が多少上昇しても誤ってオン状態となることはない。


【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０１１２
【補正方法】変更
【補正の内容】
【０１１２】
さらに、層間絶縁膜１１が島１９Ａ，１９Ｂを分離するとともにシリコン薄膜３上全面に形成され、シリサイド領域２７Ａ〜２７Ｄの一部上の層間絶縁膜１１にコンタクトホール１２Ａ〜１２Ｄが設けられ、コンタクトホール１２Ａ，１２Ｂを介してシリサイド領域２７Ａ，２７Ｂに電気的に接続されたアルミ配線１４が設けられ、コンタクトホール１２Ｃを介してシリサイド領域２７Ｃに電気的に接続されたアルミ配線１３が設けられ、コンタクトホール１２Ｄを介してシリサイド領域２７Ｄに電気的に接続されたアルミ配線１５が設けられる。そして、アルミ配線１３は接地レベル３３に接続され、アルミ配線１４は入力端子５０に接続され、アルミ配線１５は電源３２に接続される。なお、入力端子５０は図３２の保護抵抗３６の他端に接続されても、直接入力信号ＩＮを受ける構成であってもよい。また、図１１において層間絶縁膜１１は図示していない。


【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０１１５
【補正方法】変更
【補正の内容】
【０１１５】
加えて、アノード領域９Ａ，９Ｃ及びカソード領域１０Ａ，１０Ｃとアルミ配線１３〜１５との接続をシリサイド領域２７Ａ〜２７Ｄを用いて行うことにより、コンタクト抵抗の低減を図ることができる。


【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０１２２
【補正方法】変更
【補正の内容】
【０１２２】
＜第２の態様＞
図１５はこの発明の実施の形態５の半導体装置の入出力保護回路に用いられるＭＯＳトランジスタの第２の態様の平面構造を示す平面図である。同図に示すように、ゲート電極１７を内部に２つの開口部を有する「日」の字状に形成し、２つの開口部分にｎ型拡散領域５３、ｐ型拡散領域５５を形成している。そして、コンタクトホール１２Ｈを介してｎ型拡散領域５３と電気的に接続したアルミ配線１５Ｂを形成し、コンタクトホール１２Ｉを介してｐ型拡散領域５５と電気的に接続したアルミ配線１５Ｃを形成している。なお、図１５で示した平面構造は、例えば図７で示した実施の形態２の第３の態様において島２０Ｂに形成されるゲート電極１７がフローティング状態となったゲートカップリング構造のキャパシタに適用することができる。


【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０１２６
【補正方法】変更
【補正の内容】
【０１２６】
＜第４の態様＞
図１７はこの発明の実施の形態５の半導体装置の入出力保護回路に用いられるＭＯＳトランジスタの第４の態様の平面構造を示す平面図である。同図に示すように、ゲート電極１７を内部に１つの開口部を囲む「口」の字状に形成し、その開口部分にｐ型拡散領域５５を形成し、ゲート電極１７の外側にある活性領域４７にｎ型拡散領域５３を形成している。そして、コンタクトホール１２Ｈを介してｎ型拡散領域５３と電気的に接続したアルミ配線１５Ｂを形成し、コンタクトホール１２Ｉを介してｐ型拡散領域５５と電気的に接続したアルミ配線１５Ｃを形成している。なお、図１７で示した平面構造は例えば、図７で示した実施の形態２の第３の態様において島２０Ｂに形成されるゲート電極１７がフローティング状態となったキャパシタに適用することができる。


【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０１３５
【補正方法】変更
【補正の内容】
【０１３５】
請求項２記載の半導体装置は、第１の導電型の第１及び第３のＭＯＳトランジスタと、第２の導電型の第２及び第４のＭＯＳトランジスタとによって入出力保護回路を構成することにより、異なる導電型式のトランジスタを２個ずつ用いているため、入出力保護回路を容易に製造することができる。


【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正の内容】
【０１３６】
請求項５記載の半導体装置は、１つの第１の導電型の第１のトランジスタと、１つの第２の導電型の第２のトランジスタと２つの第１及び第２のダイオードによって入出力保護回路を構成することにより、異なる導電型式のトランジスタを１個ずつ用いているため、入出力保護回路を容易に製造することができる。


【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
請求項７記載の半導体装置は、信号端子と信号ノードとの間に介挿される第１の内部抵抗と、信号ノードと内部回路との間に介挿される第２の内部抵抗とを有しているため、信号端子に第１あるいは第２の極性のサージ電圧が印加された場合に、第１の内部抵抗によってその伝播遅延を生じさせ、第２の内部抵抗により内部回路への伝播を妨げたりすることにより内部回路の保護を図ることができる。


【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０１３８
【補正方法】変更
【補正の内容】
【０１３８】
この発明における請求項８記載の半導体装置において、入出力保護回路のＭＯＳトランジスタのゲート電極は第１及び第２のキャパシタを介して信号端子及び電位固定ノードに接続され、第２のキャパシタの容量値は、信号端子に印加される信号が動作信号のときにＭＯＳトランジスタが逆方向バイアス状態となり、第１あるいは第２の極性のサージ電圧の場合にＭＯＳトランジスタが順方向バイアス状態となる容量値設定条件を満足するように、第１のキャパシタの容量値より大きく設定されている。


【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正の内容】
【０１４０】
請求項９記載の半導体装置の入出力保護回路における第２のキャパシタを疑似ＭＯＳトランジスタの疑似ゲート絶縁膜を挟んだ疑似ゲート電極及び第１の拡散領域により形成することにより、ゲート絶縁膜を挟んだＭＯＳトランジスタのゲート電極の一部と一方電極領域の一部とによって形成される第１のキャパシタより大きく、上記容量値設定条件を満足する容量値を第２のキャパシタにもたせることができる。


【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０１４１
【補正方法】変更
【補正の内容】
【０１４１】
請求項１０記載の半導体装置の入出力保護回路における第２のキャパシタを、疑似ＭＯＳトランジスタの疑似ゲート絶縁膜を挟んだ疑似ゲート電極及び第１の拡散領域により形成することにより、第１の拡散領域に反転現象を生じさせたとき、第１のキャパシタに比べ十分大きく、上記容量値設定条件を満足する容量値を第２のキャパシタにもたせることができる。


【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０１４２
【補正方法】変更
【補正の内容】
【０１４２】
請求項１１記載の半導体装置の入出力保護回路における第２のキャパシタを、第１の拡散領域と第２の拡散領域とのＰＮ接合により形成することにより、第１のキャパシタに比べ十分大きく、上記容量値設定条件を満足する容量値を第２のキャパシタにもたせることができる。


【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０１４３
【補正方法】変更
【補正の内容】
【０１４３】
請求項１２記載の半導体装置は、入出力保護用ＭＯＳトランジスタを内部回路用ＭＯＳトランジスタよりもパンチスルーが生じやすい構造にすることにより、パンチスルー現象となった入出力保護用ＭＯＳトランジスタ介してサージ電圧を放電することができるため、入出力保護回路のＥＳＤ耐性を向上させることができる。


【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】０１４４
【補正方法】変更
【補正の内容】
【０１４４】
請求項１３記載の半導体装置は、入出力保護用ＭＯＳトランジスタのチャネル形成領域の不純物濃度を内部回路用ＭＯＳトランジスタのチャネル形成領域の不純物濃度より低くすることにより、入出力保護用ＭＯＳトランジスタが内部回路用ＭＯＳトランジスタよりパンチスルーを生じやすくしている。


【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】０１４５
【補正方法】変更
【補正の内容】
【０１４５】
請求項１５記載の半導体装置は、入出力保護用ＭＯＳトランジスタのチャネル形成領域の導電型式を自身のドレイン領域及びソース領域と同じ導電型式にすることにより、入出力保護用ＭＯＳトランジスタを内部回路用ＭＯＳトランジスタよりパンチスルーを生じやすくしている。


【手続補正４４】
【補正対象書類名】明細書
【補正対象項目名】０１４６
【補正方法】変更
【補正の内容】
【０１４６】
加えて、請求項１６記載の半導体装置は、入出力保護用ＭＯＳトランジスタのゲート電極の導電型式と内部回路用ＭＯＳトランジスタのゲート電極の導電型式とを異ならせて、入出力保護用ＭＯＳトランジスタの閾値電圧を内部回路用ＭＯＳトランジスタと同程度に設定したため、入出力保護用ＭＯＳトランジスタ及び内部回路用ＭＯＳトランジスタとの間に閾値電圧に差を生じさせることなく、入出力保護用ＭＯＳトランジスタを内部回路用ＭＯＳトランジスタよりもパンチスルーが生じやすい構造にすることができる。


【手続補正４５】
【補正対象書類名】明細書
【補正対象項目名】０１４７
【補正方法】削除
【補正の内容】
【手続補正４６】
【補正対象書類名】明細書
【補正対象項目名】０１４８
【補正方法】削除
【補正の内容】
【手続補正４７】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正の内容】
【０１４９】
この発明における請求項１７記載の半導体装置において、入出力保護用ＭＯＳトランジスタのゲート電極は、平面上において活性領域内に形成されることにより、活性領域の端部にゲート電極は形成されることはなく、その分、ＥＳＤ耐性の向上を図ることができる。
この発明における請求項１８記載の半導体装置は、入出力保護回路をＳＯＩ基板上に形成された第１及び第２の半導体領域による第１のダイオードと第３及び第４の半導体領域による第２のダイオードとによって構成している。
第１〜第４の半導体領域周辺にはＥＳＤ耐性劣化の要因となる領域が形成されないため、ＥＳＤ耐性が良好な入出力保護回路を得ることができる。また、第１〜第４の半導体領域は第１〜第４のシリサイド領域を介して第１〜第３の配線層と接続されるため、第１〜第３の配線層とのコンタクト抵抗の低減を図ることができる。
【手続補正４８】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】この発明の実施の形態１である半導体装置の入出力保護回路の構成を示す回路図である。
【図２】この発明の実施の形態１である半導体装置の入出力保護回路の他の構成を示す回路図である。
【図３】ゲートカップリング断面構造のＮＭＯＳトランジスタを示す回路図である。
【図４】図３で示したＮＭＯＳトランジスタの放電特性を示すグラフである。
【図５】この発明の実施の形態２である半導体装置の入出力保護回路の第１の態様の断面構造を示す断面図である。
【図６】実施の形態２の第２の態様の断面構造を示す断面図である。
【図７】実施の形態２の第３の態様の断面構造を示す断面図である。
【図８】この発明の実施の形態３である半導体装置の入出力保護回路の第１の態様の断面構造を示す断面図である。
【図９】実施の形態３の第２の態様の断面構造を示す断面図である。
【図１０】この発明の実施の形態４である半導体装置の入出力保護回路の断面構造を示す断面図である。
【図１１】図１０で示した実施の形態４の平面構造を示す平面図である。
【図１２】実施の形態５の原理説明用の平面図である。
【図１３】実施の形態５の原理説明用の断面図である。
【図１４】この発明の実施の形態５である半導体装置の入出力保護回路の第１の態様の平面構造を示す平面図である。
【図１５】実施の形態５の第２の態様の平面構造を示す平面図である。
【図１６】実施の形態５の第３の態様の平面構造を示す平面図である。
【図１７】実施の形態５の第４の態様の平面構造を示す平面図である。
【図１８】ＳＯＩ断面構造を示す断面図である。
【図１９】逆方向バイアス接続されたＮＭＯＳトランジスタの放電特性を示すグラフである。
【図２０】逆方向バイアス接続のＮＭＯＳトランジスタを示す回路図である。
【図２１】熱暴走破壊されたＭＯＳトランジスタの平面構造を示す平面図である。
【図２２】入力，接地間に複数のＮＭＯＳトランジスタを並列に接続した平面構造を示す平面図である。
【図２３】図２２の回路構成を示す回路図である。
【図２４】順方向バイアス接続のＮＭＯＳトランジスタを示す回路図である。
【図２５】順方向バイアス接続されたＮＭＯＳトランジスタの放電特性を示す説明図である。
【図２６】複数のＮＭＯＳトランジスタを用いて順方向バイアス接続を行う場合の構成を示す回路図である。
【図２７】逆方向バイアス接続のダイオードを示す回路図である。
【図２８】逆方向バイアス接続されたダイオードの放電特性を示すグラフである。
【図２９】順方向バイアス接続のダイオードを示す回路図である。
【図３０】順方向バイアス接続されたダイオードの放電特性を示すグラフである。
【図３１】従来の入出力保護回路の構成を示す回路図である。
【図３２】従来の入出力保護回路の構成を示す回路図である。
【図３３】内部素子の一例を示す回路図である。
【図３４】図３１で示した入出力保護回路の一部の平面構造を示す平面図である。
【図３５】図３１で示した入出力保護回路の一部の断面構造を示す断面図である。
【図３６】図３２で示した入出力保護回路の一部の断面構造を示す断面図である。
【符号の説明】
５，５′，５ｎ，５ｐ，１６，１７  ゲート電極、６，６′，６Ａ，６ｎ  チャネル形成領域、７，７′，２５  ドレイン領域、８，８′，２６  ソース領域、９Ａ〜９Ｃ  アノード領域、１０Ａ〜１０Ｃ  カソード領域、１４  シリサイドプロテクト層、２１〜２３，５１，５２，５４，５５  ｐ型拡散領域、５３  ｎ型拡散領域５３、２７Ａ〜２７Ｄ  シリサイド領域、３０  信号端子、３１  内部素子、３２  電源（ノード）、３３  接地レベル（ノード）、４５  入出力保護回路部、４６  内部回路部、４７  活性領域、Ｄ１１，Ｄ１２  ダイオード、Ｑ１１，Ｑ１２  ＮＭＯＳトランジスタ、Ｑ２１，Ｑ２２  ＰＭＯＳトランジスタ。


【手続補正４９】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
1999121750.tif 000001
【手続補正５０】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
1999121750.tif 000002
【手続補正５１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
1999121750.tif 000003
【手続補正５２】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
1999121750.tif 000004
【手続補正５３】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正の内容】
【図１７】
1999121750.tif 000005
【手続補正５４】
【補正対象書類名】図面
【補正対象項目名】図３４
【補正方法】変更
【補正の内容】
【図３４】
1999121750.tif 000006