(57)【要約】  【課題】  スリープ状態中のゲートリーケージを軽減する方法および回路を提供する。  【解決手段】  スリープ状態の間に、例えばスタティック回路、ダイナミック回路といった回路の複数のデバイスのうちの１つ以上に入力パターンが印加される。入力パターンの印加に応答して、回路の過半数のデバイスは、その端子、すなわちソース、ゲートおよびドレイン端子の各々にほぼ同一の電圧を有することができ、それによってゲートリーケージを軽減する。  【選択図】  図６
2004194323.tif 000002
【特許請求の範囲】
【請求項１】
スリープ状態中のゲートリーケージを軽減する方法であって、
前記スリープ状態の間に回路における第１の複数のデバイスのうちの１つ以上に入力パターンを印加するステップと、
前記入力パターンの印加に応答して前記回路の前記第１の複数のデバイスの過半数の各々のソース、ゲートおよびドレイン端子に同一の電圧を生成し、それによってトランジスタのゲートリーケージを軽減するステップと、
を含む、方法。
【請求項２】
前記回路はダイナミック回路である、請求項１記載の方法。
【請求項３】
前記第１の複数のデバイスの前記過半数の各々は、プリチャージおよび評価クロックを別個に駆動することによって前記ソース、ゲートおよびドレイン端子に同一の電圧を有する、請求項２記載の方法。
【請求項４】
前記第１の複数のデバイスの前記過半数の各々は、前記スリープ状態の間に内部ノードを第１の状態に駆動することによって前記ソース、ゲートおよびドレイン端子に同一の電圧を有する、請求項３記載の方法。
【請求項５】
前記回路はスタティック回路である、請求項１記載の方法。
【請求項６】
前記回路におけるレールに最も近いトランジスタスタックの第２の複数のデバイスのうちの１つが非導通にされ、それによってサブスレッショルドリーケージの増大を最小限にする、請求項５記載の方法。
【請求項７】
電源と、
接地と、
前記電源および前記接地に結合された第１の複数のトランジスタと、
を含み、前記第１の複数のトランジスタのうちの１つ以上はスリープ状態の間に入力を受け取るように構成されており、受け取った前記入力の結果として、前記複数のトランジスタの過半数の各々についてソース、ゲートおよびドレイン端子に同一の電圧が生成され、それによって前記スリープ状態中のゲートリーケージを軽減する、回路。
【請求項８】
前記回路はダイナミック回路である、請求項７記載の回路。
【請求項９】
前記第１の複数のトランジスタのうちの１つに結合されて、プリチャージ信号を駆動する第１のクロックと、
前記第１の複数のトランジスタのうちの１つに結合されて、評価信号を駆動する第２のクロックと、
をさらに含む、請求項８記載の回路。
【請求項１０】
前記回路の内部ノードに結合された信号をさらに含み、前記信号は、前記スリープ状態の間に前記内部ノードを第１の状態に駆動するように構成されている、請求項９記載の回路。
【請求項１１】
前記回路はスタティック回路である、請求項７記載の回路。
【請求項１２】
前記回路におけるレールに最も近いトランジスタスタックの第２の複数のトランジスタのうちの１つが非導通にされ、それによってサブスレッショルドリーケージの増大を最小限にする、請求項１１記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路における電力消費の分野、より詳細には、集積回路動作のスリープモードの間におけるトランジスタゲートリーケージを軽減することに関する。
【背景技術】
【０００２】
電子機器の電力消費は２つの成分から構成され得る。ダイナミック電力消費は、デバイスが動作している時に消費される電力に関連する。プロセッサに関しては、プロセッサのクロックが動作している時にダイナミック電力消費は生じ得る。洩れ電力消費はデバイスが動作していない時に起こり得るもので、電子装置を構成するオフ状態のトランジスタを流れる洩れ電流に基づいて電力が消費され続ける。
【０００３】
洩れ電流は、一般に「サブスレッショルドリーケージ」および「ゲートリーケージ」と呼ばれるものを含み得る。サブスレッショルドリーケージは、トランジスタが非導通に、すなわちオフにされた時にトランジスタのチャネルに流れる電流を指す。サブスレッショルドリーケージは、熱エネルギー（ｋＴ）で割ったスレッショルド電圧に指数的従属関係を有し得る。それゆえ、スレッショルド電圧が低下すると、サブスレッショルドリーケージは減少する。
【０００４】
「ゲートリーケージ」電流は、トランジスタのゲート酸化膜におけるキャリヤのトンネリングを指す。ゲートリーケージはゲート酸化膜のサイズと直接関連し得る。ゲート酸化膜が薄くなればなるほど、ゲートリーケージは大きくなる。
【０００５】
洩れ電力消費は、特に低電力用途、例えば可搬型コンピュータにおけるサブミクロントランジスタにとって重大な設計関心事になっている。例えば、電池動作の可搬型コンピュータにおいて、洩れ電力消費は電池の寿命を短縮し得る。そのため、一般に「スリープモード」または「スリープ状態」と呼ばれる省電力動作モードの間における洩れ電力消費を軽減するための技法が開発されている。
【０００６】
これまでは、ゲートリーケージは一般に全洩れ電流のわずかな成分であったので、軽減技法は洩れ電流のサブスレッショルド成分にのみ焦点が当てられてきた。しかし、トランジスタにおけるゲート酸化膜がますます薄くされ、それによってゲートリーケージが全洩れ電流の相当部分を占めるようになり、ゲートリーケージは増大している。
【０００７】
ゲートリーケージを軽減するための手法が、非特許文献１で提案されている。提案された手法は、ＮＭＯＳゲートリーケージよりもＰＭＯＳゲートリーケージが低いことから、ＮＭＯＳトランジスタよりも多くのＰＭＯＳトランジスタを使用することであった。しかし、これは著しい性能の劣化をもたらす。
【０００８】
【非特許文献１】FatihHamzaoglu外、“Circuit LevelTechniques to Control Gate Leakage for sub-l00nm CMOS”
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、スリープ状態の間などに性能に悪影響を与えることなくトランジスタゲートリーケージを最小限にする必要性が当分野には存在する。
【課題を解決するための手段】
【００１０】
上述の課題は、スリープ状態の間に回路における過半数のトランジスタのソース、ゲートおよびドレイン端子に同一の電圧を生成することによって、いくつかの実施形態において少なくともある程度解決することができる。
【００１１】
本発明の一実施形態において、スリープ状態中のゲートリーケージを軽減する方法は、スリープ状態の間に入力パターンを回路の複数のデバイスのうちの１つ以上に印加するステップを含む。入力パターンを印加した結果として、同一の電圧が回路の過半数のデバイスのソース、ゲートおよびドレイン端子に生成され、それによってゲートリーケージを軽減する。
【００１２】
上記は、以下に続く本発明の詳細な説明がより良好に理解され得るために、本発明の１つ以上の実施形態の特徴および技術的利益をいくぶん広範に概説した。本発明の請求項の主題をなす本発明のさらなる特徴および利益を以下に説明する。
【発明を実施するための最良の形態】
【００１３】
本発明は、スリープ状態中のトランジスタゲートリーケージを軽減するための方法および回路を提供する。本発明の一実施形態において、スリープ状態の間に、例えばスタティック回路、ダイナミック回路といった回路の複数のデバイスのうちの１つ以上に入力パターンが印加される。入力パターンの印加に応答して、回路における過半数のデバイスは、その端子の各々、すなわちソース、ゲートおよびドレイン端子に同一の電圧を有することができ、それによってゲートリーケージを軽減する。以下で３入力スタティックＮＡＮＤ回路および２入力ダイナミックＮＡＮＤ回路に関連して本発明を検討しているが、本発明の原理はあらゆる形式のスタティック回路またはダイナミック回路において実施できることを指摘しておく。さらに、そのようなスタティック回路またはダイナミック回路を具体化する実施形態は本発明の範囲に該当するであろうことも指摘しておく。また、本発明は、入力パターンの印加によってソース、ゲートおよびドレインの各端子に同一の電圧を生成するものであるが、現実問題としてデバイスの特性等によりそれらの端子電圧にわずかな差が生じることがあるので、本発明における同一の電圧は、そのような差のある電圧も含むものである。
【００１４】
以下の説明において、本発明の完全な理解を提供するために多数の具体的な詳細を述べる。しかし、当業者であればそうした具体的な詳細がなくても本発明を実施できるであろう。また、周知の回路は、不要な詳細で本発明を曖昧にしないためにブロック図形式で示されている。
【００１５】
背景技術の項において述べたように、洩れ電流を軽減する従来の技法は、ゲートリーケージが全洩れ電流のわずかな成分であったので、洩れ電流のサブスレッショルド成分にのみ焦点が当てられてきた。しかし、トランジスタにおけるゲート酸化膜がますます薄くされ、それによってゲートリーケージが全洩れ電流の相当部分となりつつある。従って、トランジスタゲートリーケージを最小限にする必要性が当分野には存在する。
【００１６】
ゲートリーケージは、ゲート酸化膜における電界の指数関数である。すなわち、ゲートリーケージは、図１に例示するように、ゲート−ソース電圧（Ｖｇｓ）およびゲート−ドレイン電圧（Ｖｇｄ）の指数関数である。図１は、ＶｇｓおよびＶｇｄに関するゲートリーケージの絶対値の変化を例示している。図１に例示した通り、ｎ型トランジスタが作動する（Ｖｇｓがハイである時に生じる）時、作動したトランジスタにとって最悪のゲート洩れ電流はハイのＶｇｄが存在する時に生じる。さらに図１に例示した通り、ｎ型トランジスタが非導通にされた（Ｖｇｓがローである時に生じる）時、ゲート洩れ電流は、Ｖｇｄが最大の時に最大になる。従って、ゲート洩れ電流を低減するには、比較的低い電圧のＶｇｓおよびＶｇｄを生成することが必要であろう。これは、トランジスタのソース、ドレインおよびゲート端子に同一の電圧を生成することによって実現され得る。回路の過半数のトランジスタのソース、ドレインおよびゲート端子に同一の電圧を生成することによって回路のスリープ状態動作中のゲートリーケージを軽減するという議論は、以下で図２〜図６に関連して検討する。図２は３入力スタティックＮＡＮＤ回路について洩れ電流を最小化する従来方法を例示する。図３は、３入力スタティックＮＡＮＤ回路についてゲートリーケージを軽減するために本発明の原理を適用し、それによって、消費される全洩れ電力を従来方法より大量に低減することを例示する。図４は、従来の２入力ダイナミックＮＡＮＤ回路を例示する。図５は、ゲートリーケージを軽減するために本発明の原理を適用した修正２入力ダイナミックＮＡＮＤ回路を例示する。図６は、図２に例示されたスタティック回路および図４に例示されたダイナミック回路のゲートリーケージを軽減する方法の流れ図である。
【００１７】
図２および図３−スタティック回路
図２および図３は、３入力ＮＡＮＤ回路２００を例示している。回路２００は、ノード２０５でｐ型トランジスタ２０２、２０３および２０４に結合された電源２０１を含む。ｐ型トランジスタ２０２、２０３および２０４は、ノード２０７でｎ型トランジスタ２０６に結合される。ｎ型トランジスタ２０６は、ｎ型トランジスタ２０８および２０９に直列に結合される。ｎ型トランジスタ２０９は、接地２１０に結合される。
【００１８】
上述の通り、図２は回路２００について洩れ電流を軽減する従来方法を例示している。図２を参照すれば、０、０、０の入力パターンが、サブスレッショルドリーケージを軽減することに焦点を当てて、スリープ状態の間に入力Ａ、ＢおよびＣに印加される。そのような入力パターンを印加することによって、スリープ状態の間に、トランジスタ２０２、２０３および２０４は導通すなわちオンにされ、トランジスタ２０６、２０８および２０９は非導通すなわちオフにされる。ノード２０５および２０７は高電位を有する。トランジスタ２０６、２０８および２０９を非導通にすることによって、回路２００の出力はハイになり、それぞれ矢印２１１、２１２および２１３により示される通り、トランジスタ２０２、２０３および２０４に各自のゲートを通じてリーケージを生じさせる。さらに、例えばｎ型トランジスタ２０６といったノード２０７の近くにあるｎ型トランジスタは、高Ｖｇｄおよび低Ｖｇｓを有し、それによって相当のゲート洩れ電流を生じる。サブスレッショルドリーケージはそのような入力パターンを印加することによって低減され得るが、トランジスタ２０２、２０３、２０４および２０６はゲートリーケージに遭遇する。図２の回路２００のゲートリーケージは、以下で図３に関して検討するように過半数のトランジスタのソース、ドレインおよびゲート端子に同一の電圧を生成することによって軽減され得る。
【００１９】
上述の通り、図３は、回路２００におけるゲートリーケージを軽減するために本発明の原理を適用することを例示している。図３を参照すれば、１、１、０の入力パターンが、スリープ状態の間に入力Ａ’、Ｂ’およびＣ’に印加され得る。そのような入力パターンを印加することによって、スリープ状態の間に、トランジスタ２０２、２０３および２０９はオフにされ、トランジスタ２０４、２０６および２０８はオンにされる。ノード２０５および２０７は高電位を有する。トランジスタスタック（トランジスタ２０６、２０８および２０９）のレールに最も近いトランジスタ２０９だけをオフにすることによって、ノード２０７での回路２００の出力はおおよそＶｄｄ、すなわち電源２０１の電圧レベルになる。その結果、トランジスタ２０２および２０３は、それらの各端子においてほぼ同じ電圧、すなわちＶｇｓおよびＶｇｄを有することができる。各端子で同じ電圧を有することによって、トランジスタ２０２および２０３に関するゲートリーケージはほとんど０近くになり得る。すなわち、各端子で同じ電圧を有することによって、ＶｇｓおよびＶｇｄは最小になり、結果としてほぼ０のゲートリーケージをもたらす。さらに、トランジスタ２０６および２０８の端子の電圧、すなわちＶｇｓおよびＶｇｄはほぼ同一であり、それによってゲートリーケージを低減する。その結果、トランジスタ２０２、２０３、２０６および２０８のゲートリーケージは、ほぼ０になり得る。この時、相当量のゲートリーケージは矢印２１３で示されたようにトランジスタ２０４で起こり得るにすぎない。微量のゲートリーケージはトランジスタ２０９で起こり得る。結果的に、回路２００の全ゲートリーケージは低減された。さらに、トランジスタスタック（トランジスタ２０６、２０８および２０９）の最低位のトランジスタ２０９がオフにされるので、サブスレッショルドリーケージの増加は最小限にすることができる。その結果、全体の洩れ電流は、図２の回路２００に対して図３の回路２００で低減され得る。
【００２０】
図４−従来のダイナミック回路
図４は従来の２入力ＮＡＮＤダイナミック回路３００を例示している。回路３００は、ｐ型トランジスタ３０２および３０３に結合された電源３０１を含む。電源３０１はさらに、ｎ型トランジスタ３０５に直列に結合されたｐ型トランジスタ３０４を含む出力インバータに結合される。ノード３０６の回路出力は、ｐ型トランジスタ３０３のゲートに結合される。ダイナミックノード３０７は、ｐ型トランジスタ３０２および３０３ならびにｎ型トランジスタ３０８のドレインの他に、トランジスタ３０４および３０５のゲートにも結合される。ｎ型トランジスタ３０８は、ｎ型トランジスタ３０９および３１０に直列に結合される。ｎ型トランジスタ３１０および３０５は、接地３１１に結合される。クロック信号が、トランジスタ３０２（プリチャージトランジスタ）およびトランジスタ３１０に入力される。トランジスタ３０８および３０９は、例えば、「Ａ」および「Ｂ」によって示された、前段のダイナミック回路からの出力を受け取る。一実施形態において、トランジスタ３０４、３０８、３０９および３１０は、トランジスタ３０５よりも広いゲート面積を有するように構成することができる。
【００２１】
回路３００のようなダイナミック回路は、２相、すなわちプリチャージ相および評価相で動作するように設計される。プリチャージ相の間に、回路３００のようなダイナミック回路内のノードは、既定の電圧レベルに設定される。評価相の間に、ダイナミック回路のノードは、ダイナミックスイッチング回路の論理関数に応じて各自のプリチャージ状態からスイッチする。図４を参照すれば、プリチャージ相の間に、クロック信号（ＣＬＫ）は低電位値、すなわち「０」を有し、それによってダイナミックノード３０７に高電位値、すなわちバイナリ値「１」を持たせる。評価相の間に、ＣＬＫは高電位値、すなわちバイナリ値「１」を有し、それによってダイナミックノード３０７に低電位値、すなわちバイナリ値「０」を持たせる。
【００２２】
スリープ状態において、クロック信号（ＣＬＫ）は、プリチャージ相および評価相のいずれか一方にあるように設定される。スリープ状態の間に評価相が使用された場合、上述のようにＣＬＫは「１」であり、それによって値０をノード３０７に生じさせ、バイナリ値「１」を出力ノード３０６に生じさせる。回路３００に結合された他のダイナミック回路も評価相にあると仮定すれば、他のダイナミック回路への出力も同様にバイナリ値「１」を有する。従って、入力ＡおよびＢはバイナリ値「１」を有する。ダイナミックノードが低電位値を有するので、出力インバータへの入力はほぼ０になる。その結果、トランジスタ３０４、３０８、３０９および３１０は導通すなわちオンにされる。トランジスタ３０２、３０３および３０５は非導通すなわちオフにされる。トランジスタ３０４、３０８、３０９および３１０において、端子の電圧レベルすなわちＶｇｓおよびＶｇｄが等しくなく、従って相当のゲート洩れ電流をもたらすので、相当量のゲートリーケージが起こり得る。トランジスタ３０２および３０５では、ゲート端子とドレイン端子との間の電圧レベルが等しくないので、それより少ない量のゲートリーケージが起こり得る。さらに、相当量のサブスレッショルドリーケージがオフにされたトランジスタ３０２、３０４および３０５から起こり得る。回路３００の場合、サブスレッショルドリーケージおよびゲートリーケージは、以下で検討するようにスリープ状態の間にプリチャージ相を使用することによって低減され得る。
【００２３】
スリープ状態の間にプリチャージ相が使用された場合、上述の通りＣＬＫは「０」であり、それによってバイナリ値「１」をノード３０７に生じさせ、値「０」を出力ノード３０６に生じさせる。回路３００に結合された他のダイナミック回路もプリチャージ相にあると仮定すれば、他のダイナミック回路への出力も同様に「０」である。従って、入力ＡおよびＢは「０」である。ダイナミックノードが高電位値を有するので、出力インバータへの入力はほぼＶｄｄすなわち電源３０１の電位になる。その結果、トランジスタ３０２、３０３および３０５は導通すなわちオンにされる。トランジスタ３０４、３０８、３０９および３１０は非導通すなわちオフにされる。プリチャージトランジスタ３０２およびトランジスタ３０５において、それぞれの端子の電圧レベルすなわちＶｇｓおよびＶｇｄが等しくなく、従って相当のゲート洩れ電流をもたらすので、相当量のゲートリーケージが起こり得る。トランジスタ３０４および３０８においては、ゲート端子とドレイン端子との間の電圧レベルが等しくないので、それより少ない量のゲートリーケージが起こり得る。さらに、幅広のチャネルで構成され得るトランジスタ３０４の場合は、サブスレッショルドリーケージが相当量になり得る。ゲートリーケージおよびサブスレッショルドリーケージは、スリープ状態の間に評価相の代わりにプリチャージ相を使用することによって低減され得るが、ゲートリーケージは、以下で検討するように本発明の原理を用いて同様のサブスレッショルドリーケージを有しながら、回路３００においてさらに低減され得る。
【００２４】
図５−修正ダイナミック回路
図５は、本発明に従って構成された修正２入力ＮＡＮＤダイナミック回路３５０を例示している。ダイナミック回路３５０は、プリチャージトランジスタおよび評価トランジスタをオフにするために別個のプリチャージクロックおよび評価クロックが使用されること以外、回路３００（図４）と同様に構成される。さらに、ダイナミックノード３０７は、最小サイズの条件付きプルアップトランジスタ３１３によって充電される。さらに、出力インバータの構成は、別の最小サイズのトランジスタ３１４を用いてｎ型トランジスタ３０５のプルダウン経路をオフにすることによってその入力をプルアップするように修正される。さらに、ｐ型トランジスタ３１３および３１５を導通させるためにスリープ状態信号（ＳＬＥＥＰ）を使用することができ、それによってダイナミックノード３０７および内部ノード３１６がハイに引き上げられるのを保証する。スリープ状態信号は、スリープ状態の間に内部ノード３１２をローに駆動することによってｐ型トランジスタ３１３および３１５を導通させるために使用される。
【００２５】
図５を参照すれば、回路３５０は、回路３００（図４）に対して以下の付加的な素子を含む。ノード３１２は、トランジスタ３０９のドレインおよびトランジスタ３０８のソースに結合されたｐ型トランジスタ３１３に結合される。ｐ型トランジスタ３１３のソースは、電源３０１に結合される。さらにノード３１２は、トランジスタ３０５のソースに結合されたｎ型トランジスタ３１４に結合される。ｎ型トランジスタ３１４のソースは、接地３１１に結合される。ｎ型トランジスタ３１４のドレインおよびトランジスタ３０５のソースにおけるノードは、ｐ型トランジスタ３１５に結合される。ｐ型トランジスタ３１５のソースは電源３０１に結合される。一実施形態において、回路３００（図４）に追加されるトランジスタ３１３、３１４および３１５は、わずかなゲート面積を有する最小サイズのデバイスとすることができる。回路３５０は、本発明の原理を用いて上記の修正を遂行するために代替的なデバイスまたは構成を含み得る。さらに、当業者はそのような代替実施形態を具体化することができるはずであり、そのような実施形態も本発明の範囲に属するものである。
【００２６】
再度図５を参照して、スリープ状態の間に、プリチャージ相クロック（ＣＬＫｐ）がバイナリ値「１」を有し、評価相クロック（ＣＬＫｅ）が値「０」を有し、そしてスリープ状態信号（ＳＬＥＥＰ）の補数が値「０」（スリープ状態信号がアサートされる）を有する場合、回路３５０における相当数のノードは高電位値を獲得し、それによって回路３００（図４）のゲートリーケージを軽減する。すなわち、スリープ状態の間に、プリチャージ相クロックがバイナリ値「１」を有し、評価相クロックが値「０」を有し、スリープ状態信号の補数が値「０」を有するとすれば、回路３５０を構成する複数のトランジスタの過半数は、それぞれそのソース、ドレインおよびゲート端子にほぼ同一の電圧を有し、それによって回路３００（図４）のゲートリーケージを軽減する。
【００２７】
スリープ状態信号の補数がスリープ状態の間に値「０」を有する場合、ノード３１２は値０を獲得する。その結果、トランジスタ３１３および３１５は導通すなわちオンにされ、トランジスタ３１４は非導通すなわちオフにされる。さらに、プリチャージ相クロックがバイナリ値「１」を有し、評価相クロックが値「０」を有する場合、トランジスタ３０２および３１０はオフにされる。ノード３０６および３０７はバイナリ値「１」を獲得する。その結果、トランジスタ３０５はオンにされ、トランジスタ３０３および３０４はオフにされる。回路３５０が他の同様に設計されたダイナミック回路に結合されていると仮定すれば、それらの他のダイナミック回路の出力も同様にバイナリ値「１」である。それゆえ、入力ＡおよびＢは、バイナリ値「１」である。その結果、トランジスタ３０８および３０９はオンにされる。上記の結果として、トランジスタ３０２、３０３、３０４、３０５、３０８および３０９は、それらのすべての端子に同じ電圧（バイナリ値「１」）すなわちＶｇｓおよびＶｇｄを有する。すべての端子に同じ電圧を有することによって、トランジスタ３０２、３０３、３０４、３０５、３０８および３０９においてゲートリーケージはほぼ０近くになり得る。微量のゲートリーケージが、ドレイン（高電位）およびゲート（低電位）が異なる電位を有するトランジスタ３１０において起こり得る。さらに、トランジスタ３１３、３１４および３１５において、それらがわずかなゲート面積を有する最小サイズのデバイスであり得るので、わずかな量のゲートリーケージが起こり得る。トランジスタ３１３および３１５は、ソースおよびドレインが高電位を有し、ゲートは低電位を有するので、トランジスタ３１４よりも多くのゲートリーケージを呈し得る。トランジスタ３１４のソースおよびゲートは低電位を有し、トランジスタ３１４のドレインは高電位を有する。その結果、回路３００（図４）のゲートリーケージは、トランジスタの過半数がほぼ同じ電位すなわちＶｇｓおよびＶｇｄにある端子を有することによって、低減され得る。さらに、回路３５０のサブスレッショルドリーケージは、スリープ状態の間にプリチャージ相が使用された場合、回路３００（図４）のサブスレッショルドリーケージとほぼ等しい。サブスレッショルドリーケージはプリチャージトランジスタ３０２およびトランジスタ３１４において起こり得る。その結果、全体の洩れ電流は、図４の回路３００に対して図５の回路３５０において低減される。
【００２８】
図６−トランジスタのゲートリーケージを軽減する方法
図６は、スリープ状態の間に、例えばスタティック回路、ダイナミック回路といった回路におけるトランジスタのゲートリーケージを軽減する方法４００の本発明の一実施形態の流れ図である。
【００２９】
図２、３、４および５と関連づけて図６を参照すれば、ステップ４０１において、スリープ状態の間に、例えばスタティック回路２００、ダイナミック回路３５０といった回路の複数のデバイスの１つ以上に入力パターンが印加される。図３を参照すれば、１、１、０の入力パターンが、スリープ状態の間に入力Ａ’、Ｂ’およびＣ’に印加される。図５を参照すれば、入力ＡおよびＢはバイナリ値「１」を受け取る。プリチャージ相クロックはバイナリ値「１」を有し、評価相クロックは値０を有する。スリープ状態信号は、スリープ状態の間にイネーブルにされ、それによって回路３５０の内部ノードを充電する。
【００３０】
ステップ４０２において、同一の電圧が、入力パターンの印加に応答して、例えばスタティック回路２００、ダイナミック回路３５０といった回路における複数のトランジスタの過半数においてそのソース、ゲートおよびドレイン端子に生成される。図３を参照すれば、入力パターン１、１、０を入力Ａ’、Ｂ’およびＣ’に印加することによって、トランジスタ２０２、２０３および２０９はオフにされ、トランジスタ２０４、２０６および２０８はスリープ状態の間にオンにされる。ノード２０５および２０７は高電位を有する。トランジスタスタック（トランジスタ２０６、２０８および２０９）のレールに最も近いトランジスタ２０９だけをオフにすることによって、ノード２０７の回路２００の出力はほぼＶｄｄすなわち電源２０１の電圧レベルになる。その結果、トランジスタ２０２、２０３、２０６および２０８は、それらのすべての端子にほぼ同じ電圧すなわちＶｇｓおよびＶｇｄを有する。すべての端子でほぼ同じ電圧を有することによって、トランジスタ２０２、２０３、２０６および２０８のゲートリーケージは、ほぼ０近くになり得る。この時、相当量のゲートリーケージがトランジスタ２０４で起こり得るにすぎない。微量のゲートリーケージがトランジスタ２０９で起こり得る。その結果、図２の回路２００の全体のゲートリーケージは低減される。さらに、トランジスタスタック（トランジスタ２０６、２０８および２０９）の最低位のトランジスタ２０９がオフにされるので、サブスレッショルドリーケージの増加は最小限にされる。その結果、全体の洩れ電流は、図２の回路２００に対して図３の回路２００で低減される。
【００３１】
図５を参照すれば、回路３５０に入力パターンを印加する結果、トランジスタ３０２、３０３、３０４、３０５、３０８および３０９は、それらのすべての端子に同じ電圧（バイナリ値「１」）すなわちＶｇｓおよびＶｇｄを有する。すべての端子に同じ電圧を有することによって、トランジスタ３０２、３０３、３０４、３０５、３０８および３０９についてのゲートリーケージは、ほぼ０近くになり得る。微量のゲートリーケージが、ドレイン（高電位）およびゲート（低電位）が異なる電位を有するトランジスタ３１０において起こり得る。さらに、トランジスタ３１３、３１４および３１５は、わずかなゲート面積を有する最小サイズのデバイスであり得るので、微量のゲートリーケージが起こり得る。その結果、回路３００（図４）のゲートリーケージは、トランジスタの過半数について同じ電位すなわちＶｇｓおよびＶｇｄにある端子を有することによって、低減され得る。さらに、回路３５０のサブスレッショルドリーケージは、スリープ状態の間にプリチャージ相が使用された場合、回路３００（図４）のサブスレッショルドリーケージとほぼ等しい。サブスレッショルドリーケージはプリチャージトランジスタ３０２およびトランジスタ３１４において起こり得る。その結果、全体の洩れ電流は、図４の回路３００に対して図５の回路３５０で低減される。
【００３２】
いくつかの実施形態に関連して回路および方法を説明したが、それはここに述べた具体的な形態に限定されるように意図するものではない。反対に、それは、添付請求項によって規定される本発明の精神および範囲に合理的に含まれ得るような代替、修正および等価物を包含することを意図している。発明の詳細な説明中の小見出しは編成上の目的だけのために使用されており、説明または請求項の範囲を限定する意図はないことを指摘しておく。
【図面の簡単な説明】
【００３３】
【図１】ゲート−ソース電圧およびゲート−ドレイン電圧に関するゲートリーケージの絶対値の変化を図形的に表現する図である。
【図２】スタティックＮＡＮＤ回路のゲートリーケージを軽減する従来の方法を例示する図である。
【図３】スタティックＮＡＮＤ回路のゲートリーケージを軽減するために本発明の原理の適用を例示する図である。
【図４】従来のＮＡＮＤダイナミック回路を例示する図である。
【図５】本発明に従って構成された修正ＮＡＮＤダイナミック回路を例示する図である。
【図６】本発明に従った、スリープ状態中のトランジスタのゲートリーケージを軽減する方法の流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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