(57)【要約】【課題】ハーフレートＣＤＲ回路において、ハーフレート位相検出器の位相比較極性が、ハーフレート位相検出器における回路構成の複雑化と回路規模の増大を招かずに、低ジッタのＮ型電圧制御発振器の使用を可能にする。【解決手段】ハーフレート位相検出器に１パルス遅延回路を挿入して位相比較極性を反転させることにより、Ｎ型電圧制御発振器をハーフレートＣＤＲ回路に使用することができる。【選択図】        図６
2004356701.tif 000002
【特許請求の範囲】
【請求項１】
入力信号とハーフレートクロックの位相を検出するハーフレート位相検出器と、チャージポンプ回路と、低域フィルタと、前記ハーフレートクロックを前記ハーフレート位相検出器にフィードバックする電圧制御発振器とを含むハーフレートＣＤＲ回路において、
前記ハーフレート位相検出器が、第１の１段目及び２段目ラッチ回路と、第２の１段目及び２段目ラッチ回路と、前記第１の１段目ラッチ回路からの出力と前記第２の１段目ラッチ回路からの出力を受けて、リタイミング信号を出力する選択回路と、前記第１の２段目ラッチ回路の出力と前記第２の２段目ラッチ回路の出力を受けて、基準信号を出力する第１排他的ＯＲ回路と、スルーデータパスに設けられたラッチ遅延回路と、前記ラッチ遅延回路の出力を受けるように前記スルーデータパスに設けられて、１パルス遅延量を発生するためのスルーデータを出力する１パルス遅延回路と、前記選択回路からの前記リタイミング信号と前記１パルス遅延回路からの前記スルーデータを受けて、出力信号を出力する第２排他的ＯＲ回路とを備え、更に、前記１パルス遅延回路を設けた前記ハーフレート位相検出器の位相比較極性が、前記電圧制御発振器としてＮ型ＬＣ電圧制御発振器を使用することを可能にすることを特徴とするハーフレートＣＤＲ回路。
【請求項２】
前記ハーフレート位相検出器の前記１パルス遅延回路のゲートサイズを変更可能としたことにより、前記１パルス遅延回路の前記１パルス遅延量を微調整できることを特徴とする請求項１に記載のハーフレートＣＤＲ回路。
【請求項３】
前記ハーフレート位相検出器の前記１パルス遅延回路の配線長を変更可能としたことにより、前記１パルス遅延回路の前記１パルス遅延量を微調整できることを特徴とする請求項１に記載のハーフレートＣＤＲ回路。
【請求項４】
異なるゲートバイアスレベルを有する複数のアップバイアス回路を前記チャージポンプ回路のアップ用定電流源に設け、更に、前記アップバイアス回路を切換えて前記アップ用定電流源の電流量を変化させることにより、前記１パルス遅延回路の前記１パルス遅延量を微調整できることを特徴とする請求項１に記載のハーフレートＣＤＲ回路。
【請求項５】
異なるゲートバイアスレベルを有する複数のダウンバイアス回路を前記チャージポンプ回路のダウン用定電流源に設け、更に、前記ダウンバイアス回路を切換えて前記ダウン用定電流源の電流量を変化させることにより、前記１パルス遅延回路の前記１パルス遅延量を微調整できることを特徴とする請求項１に記載のハーフレートＣＤＲ回路。
【請求項６】
前記チャージポンプ回路のアップ用定電流源の個数を変更して前記アップ用定電流源の電流量を変化させることにより、前記１パルス遅延回路の前記１パルス遅延量を微調整できることを特徴とする請求項１に記載のハーフレートＣＤＲ回路。
【請求項７】
前記チャージポンプ回路のダウン用定電流源の個数を変更して前記ダウン用定電流源の電流量を変化させることにより、前記１パルス遅延回路の前記１パルス遅延量を微調整できることを特徴とする請求項１に記載のハーフレートＣＤＲ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、１０ＧＨｚのフルレートの半分に等しい５ＧＨｚのハーフレートで動作するハーフレートＣＤＲ（Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路に関し、特に、ハーフレートＣＤＲ回路の高速動作のマージンの向上に関する。
【０００２】
【従来の技術】
従来、光通信ネットワークの高速化に伴い、ＣＤＲ回路は、１０Ｇｂｓ（ビット／秒）以上のデータ伝送速度で動作するように、化合物などの高速プロセスで作製されていた。しかしながら、近年、低消費電力化の傾向の中で、ＣＤＲ回路はＣＭＯＳプロセスで作製されるようになっている。一般的に、ＣＭＯＳプロセスでは、ＣＤＲ回路は、トランジスタのカットオフ周波数Ｆｔと最大発振周波数Ｆｍａｘの比Ｆｔ／Ｆｍａｘを補うために、両クロックエッジで動作するように作製されるので、高速動作を必要としないから、５ＧＨｚのハーフレートで動作する。
【０００３】
従来のハーフレートＣＤＲ回路は、フルレートのリタイミング信号を出力するハーフレート位相周波数検出器と、チャージポンプ回路と、低域フィルタ（ＬＰＦ）と、ハーフレートクロックを出力する電圧制御発振器（ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ））とを備える（例えば、非特許文献１参照。）。
【０００４】
別の従来のＣＤＲ回路においては、電圧制御発振器（ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ））で発生したクロックの位相が入力データの位相よりも遅れている時は、位相検出器が、アップ信号を出力して、電圧制御発振器の出力クロックの周波数を高める一方、電圧制御発振器で発生したクロックの位相が入力データの位相よりも進んでいる時は、位相検出器が、ダウン信号を出力して、電圧制御発振器の出力クロックの周波数を低下させるように構成されている（例えば、特許文献１参照。）。
【０００５】
【非特許文献１】
Ｊ．  Ｓａｖｏｊ  ａｎｄ  Ｂ．  Ｒａｚａｖｉ  ”Ａ  １０Ｇｂ／ｓ  ＣＭＯＳ  Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ  Ｃｉｒｃｕｉｔ  ｗｉｔｈ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｉｏｎ”，  ＩＳＳＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．  ７８−７９，  Ｆｅｂ．  ２００１
【特許文献１】
特開２００２−３５９５５５号公報（段落５３乃至段落５６、図１）
【０００６】
【発明が解決しようとする課題】
従来のハーフレートＣＤＲ回路においては、ハーフレート位相検出器が低ジッタのＮ型電圧制御発振器を使用できる位相比較極性ではなかったので、ジッタ特性の悪いＰ型電圧制御発振器を用いられることが多い。これにより、従来のハーフレートＣＤＲ回路では、電圧制御発振器から発振されるフィードバッククロックのジッタが増加して、動作マージンが不足するという課題があった。
【０００７】
又、従来のハーフレートＣＤＲ回路において、低ジッタのＮ型電圧制御発振器を使用した場合は、ハーフレート位相検出器の回路構成が複雑になると共に、ハーフレート位相検出器の回路規模、即ち、消費電力も大きくなるという問題が生じる。
【０００８】
更に、従来のハーフレートＣＤＲ回路では、外部から遅延量を調整できないという不具合があった。
【０００９】
この発明は、従来技術の上記問題点を解決するためになされたもので、従来のハーフレート位相検出器に１パルス遅延回路を挿入して、位相比較極性を反転させることにより、低ジッタのＮ型ＬＣ（インダクタンス・キャパシタンス）電圧制御発振器を用いることができるので、電圧制御発振器から発振されるフィードバッククロックのジッタが減少して、高速動作のマージンを拡大することができる一方、外部から高速動作を微調整することにより、フィードバッククロックを最適な位相に安定させることができる結果、全体が安定化すると共に、高速動作の安定性が増大したハーフレートＣＤＲ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明のハーフレートＣＤＲ回路は、入力信号とハーフレートクロックの位相を検出するハーフレート位相検出器と、チャージポンプ回路と、低域フィルタと、前記ハーフレートクロックを前記ハーフレート位相検出器にフィードバックする電圧制御発振器とを含むハーフレートＣＤＲ回路において、前記ハーフレート位相検出器が、第１の１段目及び２段目ラッチ回路と、第２の１段目及び２段目ラッチ回路と、前記第１の１段目ラッチ回路からの出力と前記第２の１段目ラッチ回路からの出力を受けて、リタイミング信号を出力する選択回路と、前記第１の２段目ラッチ回路の出力と前記第２の２段目ラッチ回路の出力を受けて、基準信号を出力する第１排他的ＯＲ回路と、スルーデータパスに設けられたラッチ遅延回路と、前記ラッチ遅延回路の出力を受けるように前記スルーデータパスに設けられて、１パルス遅延量を発生するためのスルーデータを出力する１パルス遅延回路と、前記選択回路からの前記リタイミング信号と前記１パルス遅延回路からの前記スルーデータを受けて、出力信号を出力する第２排他的ＯＲ回路とを備え、更に、前記１パルス遅延回路を設けた前記ハーフレート位相検出器の位相比較極性が、前記電圧制御発振器としてＮ型ＬＣ電圧制御発振器を使用することを可能にするものである。
【００１１】
【発明の実施の形態】
以下に、この発明の各実施の形態を図面を参照して説明する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１にかかるハーフレートＣＤＲ回路の全体構成を示す。このハーフレートＣＤＲ回路は、互いに直列接続されたハーフレート位相検出器１０、チャージポンプ回路２０、低域フィルタ（ＬＰＦ）３０と電圧制御発振器（ＶＣＯ）４０を備えて、外部から入力される高速データＤａｔａの位相と電圧制御発振器４０から発振されるフィードバッククロックＣＬＫの位相を常に合わせるように構成されている。
【００１３】
ハーフレート位相検出器１０は、外部から入力される高速データＤａｔａの位相と電圧制御発振器４０から発振されるフィードバッククロックＣＬＫの位相を検出して、高速データＤａｔａとフィードバッククロックＣＬＫの位相差に応じた電圧信号をチャージポンプ回路２０に出力する。ハーフレート位相検出器１０はフィードバッククロックＣＬＫの両エッジで動作するので、フィードバッククロックＣＬＫは高速データＤａｔａの半周期クロックである。よって、フィードバッククロックＣＬＫはハーフレートクロックである。高速データＤａｔａの位相とハーフレートクロックＣＬＫの位相が合っている時、図２に示すように、ハーフレートクロックＣＬＫのエッジが高速データＤａｔａの中心点に位置する。
【００１４】
ハーフレート位相検出器１０から出力された電圧信号は、チャージポンプ回路２０により電流信号に変換される。次に、低域フィルタ３０は、チャージポンプ回路２０からの電流信号の低周波成分のみを通過させて、制御電圧Ｖｃを生成する。更に、電圧制御発振器４０は、制御電圧Ｖｃに対応した発振を行って、ハーフレートクロックＣＬＫをハーフレート位相検出器１０に出力する。
【００１５】
図３は、電圧制御発振器４０を示し、又、図４は、図３の電圧制御発振器４０において破線Ａで囲んだバラクタの構成を示す。図３に示すように、電圧制御発振器４０はＬＣ発振を行う。又、図４から明らかなように、電圧制御発振器４０のバラクタは、Ｐ型基板を用いたＮ型バラクタである。従って、電圧制御発振器４０は、Ｎ型ＬＣ式である。図５（Ａ）に示すように、Ｎ型電圧制御発振器４０は、制御電圧Ｖｃに対して周波数が右肩上がりに増加する特性を示す。これに対し、比較例としての従来のＰ型電圧制御発振器は、図５（Ｂ）に示すように、制御電圧Ｖｃに対して周波数が右肩下がりに減少する特性を示す。
【００１６】
図６は、従来のハーフレート位相検出器に１パルス遅延回路１９を付加することにより得られるハーフレート位相検出器１０の構成を示し、図７は、ハーフレート位相検出器１０の信号のタイミングチャートである。ハーフレート位相検出器１０は、外部からの差動高速データＤ及び／ＤとハーフレートクロックＣＬＫを受ける１段目ラッチ回路１１と、差動高速データＤ及び／Ｄと反転ハーフレートクロック／ＣＬＫを受ける１段目ラッチ回路１２と、１段目ラッチ回路１１の出力と反転ハーフレートクロック／ＣＬＫを受けて、信号ＦＦ１及びその反転信号／ＦＦ１を出力する２段目ラッチ回路１３と、１段目ラッチ回路１２の出力とハーフレートクロックＣＬＫを受けて、信号ＦＦ２及びその反転信号／ＦＦ２を出力する２段目ラッチ回路１４とを備える。
【００１７】
ハーフレート位相検出器１０は、又、１段目ラッチ回路１１と１２の出力とハーフレートクロックＣＬＫを受けて、リタイミング信号ＲＥ−Ｄ及びその反転リタイミング信号／ＲＥ−Ｄを出力する選択回路１５と、２段目ラッチ回路１３から出力された信号ＦＦ１及びその反転信号／ＦＦ１と２段目ラッチ回路１４から出力された信号ＦＦ２及びその反転信号／ＦＦ２を受けて、基準信号ＲＥＦ及びその反転基準信号／ＲＥＦを出力する第１排他的ＯＲ回路１６とを備える。
【００１８】
ハーフレート位相検出器１０は、更に、スルーデータパスに設けられたラッチ遅延回路１８と、ラッチ遅延回路１８の出力を受けるようにスルーデータパスに設けられて、スルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄを出力する１パルス遅延回路１９と、選択回路１５から出力されたリタイミング信号ＲＥ−Ｄ及びその反転リタイミング信号／ＲＥ−Ｄと１パルス遅延回路１９から出力されたスルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄを受けて、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴを出力する第２排他的ＯＲ回路１７とを備える。
【００１９】
上記構成のハーフレート位相検出器１０の動作を説明する。まず、外部からの差動高速データＤ及び／ＤとハーフレートクロックＣＬＫが１段目ラッチ回路１１に入力される一方、差動高速データＤ及び／Ｄと反転ハーフレートクロック／ＣＬＫが１段目ラッチ回路１２に入力される。差動高速データＤ及び／Ｄは、又、ラッチ遅延回路１８に入力される。差動高速データＤ及び／Ｄは、１段目ラッチ回路１１と２段目ラッチ回路１３によってラッチされて信号ＦＦ１及びその反転信号／ＦＦ１として出力されると共に、１段目ラッチ回路１２と２段目ラッチ回路１４によってラッチされて信号ＦＦ２及びその反転信号／ＦＦ２として出力される。
【００２０】
信号ＦＦ１及びその反転信号／ＦＦ１と信号ＦＦ２及びその反転信号／ＦＦ２は、差動ハーフレートクロックＣＬＫ及び／ＣＬＫによってリタイミングされるので、図７に示すように、差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジに同期している。次に、第１排他的ＯＲ回路１６が、信号ＦＦ１及びその反転信号／ＦＦ１と信号ＦＦ２及びその反転信号／ＦＦ２の排他的ＯＲ演算を行って、図７に示す基準信号ＲＥＦ及びその反転基準信号／ＲＥＦを出力する。基準信号ＲＥＦ及びその反転基準信号／ＲＥＦのパルスは、差動高速データＤ及び／Ｄが変化した時だけ立上がる。又、基準信号ＲＥＦ及びその反転基準信号／ＲＥＦのエッジは、差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジに同期している。
【００２１】
更に、選択回路１５は、１段目ラッチ回路１１と１２の出力を受けて、リタイミング信号ＲＥ−Ｄ及びその反転リタイミング信号／ＲＥ−Ｄを出力する。よって、図７に示すように、リタイミング信号ＲＥ−Ｄ及びその反転リタイミング信号／ＲＥ−Ｄは、差動高速データＤ及び／Ｄと同じ配列でありながら、その変化点が差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジに同期している。
【００２２】
一方、ラッチ遅延回路１８は、２段目ラッチ回路１３及び１４の遅延量と同じ遅延量を付加するための回路である。図８に示すように、ラッチ遅延回路１８は、ラッチ動作をせずに、負荷だけ同じにして２段目ラッチ回路１３と１４の遅延量と同じ遅延量を有するラッチ回路１８ａとラッチレプリカ回路１８ｂを有する。又、１パルス遅延回路１９は、ハーフレートクロックＣＬＫの１周期分の遅延量、即ち、１パルス遅延量を付加する。例えば、１パルス遅延回路１９は、図９に示すように、バッファを多段に接続することにより構成される。差動高速データＤ及び／Ｄは、ラッチ遅延回路１８と１パルス遅延回路１９を通過して、スルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄとして図７に示すタイミングで出力される。
【００２３】
もし差動高速データＤ及び／Ｄの位相がちょうど差動ハーフレートクロックＣＬＫ及び／ＣＬＫの半周期分ずれてラッチされていれば、即ち、もし差動高速データＤ及び／Ｄが差動ハーフレートクロックＣＬＫ及び／ＣＬＫと同期していれば、スルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄの位相は、リタイミング信号ＲＥ−Ｄ及びその反転リタイミング信号／ＲＥ−Ｄの半周期分ずれたタイミングで出力される。又、スルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄの位相は、差動高速データＤ及び／Ｄの位相を反映している。
【００２４】
次に、第２排他的ＯＲ回路１７が、スルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄとリタイミング信号ＲＥ−Ｄ及びその反転リタイミング信号／ＲＥ−Ｄの排他的ＯＲ演算を行って、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴを出力する。図７において、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴのパルスは、ハッチング部では立上がらないと共に、差動高速データＤ及び／Ｄと差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相を反映している。
【００２５】
例えば、差動高速データＤ及び／Ｄの位相が一定で、差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が変化すると仮定する。差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が差動高速データＤ及び／Ｄの位相に対して前方にずれた時、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴのパルスはＨレベル期間が長くなる。逆に、差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が差動高速データＤ及び／Ｄの位相に対して後方にずれた時、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴのパルスはＨレベル期間が短くなる。つまり、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴにより、差動高速データＤ及び／Ｄと差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が検出されるように構成されている。
【００２６】
差動高速データＤ及び／Ｄと差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が合っている場合、即ち、差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジが差動高速データＤ及び／Ｄの中央に位置する場合、差動高速データＤ及び／Ｄが出力信号ＯＵＴ及びその反転出力信号／ＯＵＴにより変化した時だけ、差動高速データＤ及び／Ｄの半周期分のパルスが立上がる。一方、基準信号ＲＥＦ及びその反転基準信号／ＲＥＦは、差動高速データＤ及び／Ｄのエッジを参考にしていないので、常に差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相に同期したパルスを立上げる。
【００２７】
図１０に示すように、基準信号ＲＥＦ及びその反転基準信号／ＲＥＦがアップ信号ＵＰとしてチャージポンプ回路２０に入力される一方、出力信号ＯＵＴ及びその反転出力信号／ＯＵＴがダウン信号ＤＯＷＮとしてチャージポンプ回路２０に入力される。差動高速データＤ及び／Ｄと差動ハーフレートクロックＣＬＫ及び／ＣＬＫが同期している時、基準信号ＲＥＦ及びその反転基準信号／ＲＥＦは出力信号ＯＵＴ及びその反転出力信号／ＯＵＴの２倍のパルス幅を有する。
【００２８】
そこで、図１０に示すように、アップ用定電流源２１の電流値のダウン用定電流源２２の電流値に対する比を１：２にすることにより、チャージポンプ回路２０のアップ用定電流源２１とダウン用定電流源２２から低域フィルタ３０を介して制御電圧Ｖｃに流入する総電荷量を一定にしている。差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が差動高速データＤ及び／Ｄの位相に対して前方にずれた時、ダウン用定電流源２２から制御電圧Ｖｃに流入する電荷量が増加するので、制御電圧Ｖｃは低下する。制御電圧Ｖｃが低下すると、電圧制御発振器４０の発振が遅くなるので、差動ハーフレートクロックＣＬＫ及び／ＣＬＫが後方にリカバリされるようになる。
【００２９】
逆に、差動ハーフレートクロックＣＬＫ及び／ＣＬＫの位相が差動高速データＤ及び／Ｄの位相に対して後方にずれた時、アップ用定電流源２１から制御電圧Ｖｃに流入する電荷量が増加するので、制御電圧Ｖｃは上昇する。制御電圧Ｖｃが上昇すると、電圧制御発振器４０の発振が速くなるので、差動ハーフレートクロックＣＬＫ及び／ＣＬＫが前方にリカバリされるようになる。この結果、差動ハーフレートクロックＣＬＫ及び／ＣＬＫが、常に、差動高速データＤ及び／Ｄと位相を合わせる動作を行う。
【００３０】
この実施の形態では、ハーフレート位相検出器１０に１パルス遅延回路１９を挿入して、位相比較極性を反転させることにより、低ジッタのＮ型ＬＣ電圧制御発振器４０を用いることができるので、電圧制御発振器４０から発振されるハーフレートクロックＣＬＫのジッタが減少するから、高速データＤａｔａの受信感度が向上すると共に、高速動作のマージンを拡大することができる結果、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００３１】
実施の形態２．
図１１は、この発明の実施の形態２にかかるハーフレートＣＤＲ回路のハーフレート位相検出器１０に用いられる１パルス遅延回路１９Ａの詳細構成を示す。実施の形態１の１パルス遅延回路１９では、高速データＤａｔａを入力しているので、図９に示すように、高速で動作可能なＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）バッファを多段接続することにより、１パルス遅延回路１９の１パルス遅延量を発生させている。しかしながら、ゲート段数の切換えでは、２０ｐｓ程度の大きな遅延調整しか行うことができない。
【００３２】
そこで、この実施の形態の１パルス遅延回路１９Ａでは、ゲートサイズを変更可能としたことにより、１パルス遅延量を微調整することができるようにしている。ゲートサイズを大きくすると、スイッチング速度が低下して、１パルス遅延量が大きくなる。逆に、ゲートサイズを小さくすると、スイッチング速度が上昇して、１パルス遅延量が小さくなる。
【００３３】
この実施の形態では、ハーフレート位相検出回路１０の１パルス遅延回路１９Ａのゲートサイズを変更することにより、スイッチング速度を緩和することができると共に、１パルス遅延量を微調整することができるので、ハーフレートクロックＣＬＫを最適な位相に安定させることができるから、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００３４】
実施の形態３．
図１２は、この発明の実施の形態３にかかるハーフレートＣＤＲ回路のハーフレート位相検出器１０に用いられる１パルス遅延回路１９Ｂの詳細構成を示す。１パルス遅延回路１９Ｂでは、バッファ間の配線長を変更可能としたことにより、１パルス遅延量を微調整することができるようにしている。配線長を大きくすると、配線遅延量が増加して、１パルス遅延量が大きくなる。逆に、配線長を小さくすると、配線遅延量が減少して、１パルス遅延量が少なくなる。
【００３５】
この実施の形態では、ハーフレート位相検出回路１０の１パルス遅延回路１９Ｂのバッファ間の配線長を変更可能としたことにより、１パルス遅延量を微調整することができるので、ハーフレートクロックＣＬＫを最適な位相に安定させることができるから、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００３６】
実施の形態４．
図１３は、この発明の実施の形態４にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路２０Ａを示す。１パルス遅延回路１９を補償するために、チャージポンプ回路２０Ａのアップ電流量を変化させることにより、１パルス遅延量を微調整する。
【００３７】
図７に示すように、スルーデータＴＨ−Ｄ及びその反転スルーデータ／ＴＨ−Ｄを差動高速データＤ及び／Ｄに対して１パルス分遅延させて出力することができれば、チャージポンプ回路２０Ａのアップ信号ＵＰのダウン信号ＤＯＷＮに対する比を１：２に設定することにより、差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジは差動高速データＤ及び／Ｄの中央に位置する。
【００３８】
しかし、図１４に示すように、１パルス遅延回路１９が正確な１パルス遅延量を発生できない時、差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジは、差動高速データＤ及び／Ｄの中央に安定することなく、差動高速データＤ及び／Ｄの両エッジのいずれかにずれて安定するようになる。これは高速データの受信感度を狭めるので、高速動作のマージンの減少につながる。
【００３９】
これを補償するために、チャージポンプ回路２０Ａの定電流値を調整することにより、差動ハーフレートクロックＣＬＫ及び／ＣＬＫのエッジを差動高速データＤ及び／Ｄの中央に安定させる。このために、アップ用定電流源２１の電流量を変化させることにより、１パルス遅延量のずれを微調整する。アップ用定電流源２１の電流量を増加させれば、１パルス遅延回路の動作を早めたことと等しくなる。
【００４０】
アップ用定電流源２１の電流量を調整するために、レベルの異なるゲートバイアスを有する３個のアップバイアス回路、即ち、Ｈレベルのゲートバイアスを有する第１アップバイアス回路２５、ノーマルレベルのゲートバイアスを有する第２アップバイアス回路２６とＬレベルのゲートバイアスを有する第３アップバイアス回路２７を設ける。第１アップバイアス回路２５、第２アップバイアス回路２６と第３アップバイアス回路２７を外部からトランスミッションゲートで切換えることにより、チップ間のばらつきにも対応することができる。
【００４１】
この実施の形態では、異なるゲートバイアスレベルを有する３個のアップバイアス回路２５乃至２７を切換えてチャージポンプ回路２０Ａのアップ電流量を変化させることにより、１パルス遅延量を微調整することができるので、ハーフレートクロックＣＬＫを最適な位相に安定させることができるから、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００４２】
実施の形態５．
図１５は、この発明の実施の形態５にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路２０Ｂを示す。実施の形態４のチャージポンプ回路２０Ａと同様に、チャージポンプ回路２０Ｂは１パルス遅延回路１９を補償する。チャージポンプ回路２０Ａではアップ用定電流源２１の電流量を変化させているのに対し、この実施の形態では、１パルス遅延回路１９を補償するために、チャージポンプ回路２０Ｂのダウン用定電流源２２の電流量を変化させることにより、１パルス遅延量を微調整する。ダウン用定電流源２２の電流量を増加させれば、１パルス遅延回路の動作を遅くしたことと等しくなる。
【００４３】
ダウン用定電流源２２の電流量を調整するために、レベルの異なるゲートバイアスを有する３個のダウンバイアス回路、即ち、Ｈレベルのゲートバイアスを有する第１ダウンバイアス回路３１、ノーマルレベルのゲートバイアスを有する第２ダウンバイアス回路３２とＬレベルのゲートバイアスを有する第３ダウンバイアス回路３３を設ける。第１ダウンバイアス回路３１、第２アップバイアス回路３２と第３アップバイアス回路３３を外部からトランスミッションゲートで切換えることにより、チップ間のばらつきにも対応することができる。
【００４４】
この実施の形態では、異なるゲートバイアスレベルを有する３個のダウンバイアス回路３１乃至３２を切換えてチャージポンプ回路２０Ｂのダウン電流量を変化させることにより、１パルス遅延量を微調整することができるので、ハーフレートクロックＣＬＫを最適な位相に安定させることができるから、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００４５】
実施の形態６．
図１６は、この発明の実施の形態６にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路２０Ｃを示す。実施の形態４のチャージポンプ回路２０Ａと同様に、チャージポンプ回路２０Ｃは１パルス遅延量を微調整する。チャージポンプ回路２０Ａでは、異なるゲートバイアスレベルを有する３個のアップバイアス回路２５乃至２７を切換えてチャージポンプ回路２０Ａのアップ用定電流源２１の電流量を変化させている。これに対し、この実施の形態では、チャージポンプ回路２０Ｃのアップ用定電流源２１の個数、即ち、アップ用定電流源２１を形成するトランジスタのサイズを変更して、アップ用定電流源２１の電流量を変化させている。
【００４６】
よって、チャージポンプ回路２０Ｃでは、実施の形態４のように、複数のアップバイアス回路を設ける必要がないので、レイアウトがコンパクトになる。又、アップ用定電流源２１を形成するトランジスタのサイズを外部からトランスミッションゲートで切換えることにより、チップ間のばらつきにも対応することができる。
【００４７】
この実施の形態では、アップ用定電流源２１を形成するトランジスタのサイズを切換えてチャージポンプ回路２０Ｃのアップ電流量を変化させることにより、１パルス遅延量を微調整することができるので、ハーフレートクロックＣＬＫを最適な位相に安定させることができるから、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００４８】
実施形態７．
図１７は、この発明の実施の形態７にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路２０Ｄを示す。実施の形態５のチャージポンプ回路２０Ｂと同様に、チャージポンプ回路２０Ｄは１パルス遅延量を微調整する。チャージポンプ回路２０Ｂでは、異なるゲートバイアスレベルを有する３個のダウンバイアス回路３１乃至３３を切換えてチャージポンプ回路２０Ｂのダウン用定電流源２２の電流量を変化させている。これに対し、この実施の形態では、チャージポンプ回路２０Ｄのダウン用定電流源２２の個数、即ち、ダウン用定電流源２２を形成するトランジスタのサイズを変更して、ダウン用定電流源２２の電流量を変化させている。
【００４９】
よって、チャージポンプ回路２０Ｄでは、実施の形態５のように、複数のダウンバイアス回路を設ける必要がないので、レイアウトがコンパクトになる。又、ダウン用定電流源２２を形成するトランジスタのサイズを外部からトランスミッションゲートで切換えることにより、チップ間のばらつきにも対応することができる。
【００５０】
この実施の形態では、ダウン用定電流源２２を形成するトランジスタのサイズを切換えてチャージポンプ回路２０Ｄのダウン電流量を変化させることにより、１パルス遅延量を微調整することができるので、ハーフレートクロックＣＬＫを最適な位相に安定させることができるから、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【００５１】
【発明の効果】
以上のように、この発明によれば、入力信号とハーフレートクロックの位相を検出するハーフレート位相検出器と、チャージポンプ回路と、低域フィルタと、前記ハーフレートクロックを前記ハーフレート位相検出器にフィードバックする電圧制御発振器とを含むハーフレートＣＤＲ回路において、前記ハーフレート位相検出器が、第１の１段目及び２段目ラッチ回路と、第２の１段目及び２段目ラッチ回路と、前記第１の１段目ラッチ回路からの出力と前記第２の１段目ラッチ回路からの出力を受けて、リタイミング信号を出力する選択回路と、前記第１の２段目ラッチ回路の出力と前記第２の２段目ラッチ回路の出力を受けて、基準信号を出力する第１排他的ＯＲ回路と、スルーデータパスに設けられたラッチ遅延回路と、前記ラッチ遅延回路の出力を受けるように前記スルーデータパスに設けられて、１パルス遅延量を発生するためのスルーデータを出力する１パルス遅延回路と、前記選択回路からの前記リタイミング信号と前記１パルス遅延回路からの前記スルーデータを受けて、出力信号を出力する第２排他的ＯＲ回路とを備え、更に、前記１パルス遅延回路を設けた前記ハーフレート位相検出器の位相比較極性が、前記電圧制御発振器としてＮ型ＬＣ電圧制御発振器を使用することを可能にするので、電圧制御発振器から発振されるハーフレートクロックのジッタが減少するから、入力信号の受信感度が向上すると共に、高速動作のマージンを拡大することができる結果、ハーフレートＣＤＲ回路全体が安定化し、高速動作の安定性が増す。
【図面の簡単な説明】
【図１】この発明の実施の形態１にかかるハーフレートＣＤＲ回路の構成を示すブロック図である。
【図２】図１のハーフレートＣＤＲ回路における高速データとハーフレートクロックの同期時のタイミングチャートである。
【図３】図１のハーフレートＣＤＲ回路に用いられる電圧制御発振器の回路図である。
【図４】図３の電圧制御発振器のバラクタの構成を示す図である。
【図５】（Ａ）はＮ型のＶＣＯ特性を示すグラフであり、（Ｂ）はＰ型のＶＣＯ特性を示すグラフである。
【図６】図１のハーフレートＣＤＲ回路に用いられるハーフレート位相検出器の回路図である。
【図７】図６のハーフレート位相検出器の信号のタイミングチャートである。
【図８】図６のハーフレート位相検出器に用いられるラッチ遅延回路の回路図である。
【図９】図６のハーフレート位相検出器に用いられる１パルス遅延回路の回路図である。
【図１０】図１のハーフレートＣＤＲ回路に用いられるチャージポンプ回路の回路図である。
【図１１】この発明の実施の形態２にかかるハーフレートＣＤＲ回路のハーフレート位相検出器に用いられる１パルス遅延回路の回路図である。
【図１２】この発明の実施の形態３にかかるハーフレートＣＤＲ回路のハーフレート位相検出器に用いられる１パルス遅延回路の回路図である。
【図１３】この発明の実施の形態４にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路の回路図である。
【図１４】図１３のハーフレートＣＤＲ回路に用いられるハーフレート位相検出器において、１パルス遅延量にずれが生じた場合の信号のタイミングチャートである。
【図１５】この発明の実施の形態５にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路の回路図である。
【図１６】この発明の実施の形態６にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路の回路図である。
【図１７】この発明の実施の形態７にかかるハーフレートＣＤＲ回路に用いられるチャージポンプ回路の回路図である。
【符号の説明】
１０  ハーフレート位相検出器、  １５  選択回路、  １６  第１排他的ＯＲ回路、  １７  第２排他的ＯＲ回路、  １８  ラッチ遅延回路、  １９  １パルス遅延回路、  ２０  チャージポンプ回路、  ３０  低域フィルタ、  ４０  電圧制御発振器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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