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　平成　８年特許願第　１３１０４号「多レベル不揮発性メモリセル読み出し方法および回路」拒絶査定に対する審判事件［平成　８年１１月１２日出願公開、特開平　８−２９７９８４］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１.手続の経緯、本願発明
　本願は、平成８年１月２９日の出願（パリ条約による優先権主張１９９５年１月２７日、イタリア国）であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１５年６月１９付けの手続補正書によって補正された明細書及び図面の記載からみて特許請求の範囲の請求項１に記載された次のとおりのものと認める。
「【請求項１】複数ｍ＝２ｎ（ｎ≧２）の異なった書き込みレベルのうち１つの書き込みレベルをとることができる多レベル不揮発性メモリセルを読み出し、前記メモリセル（ＭＣ）の書き込みレベルを表す出力ディジタルコードを出力する回路において、
　読み出すべきメモリセル（ＭＣ）を予め決められた状態にバイアスして、前記メモリセル（ＭＣ）が、セル電流（ＩＣ）をセルの書き込みレベルの１つに各々対応する複数ｍの異なったセル電流値（ＩＣ０−ＩＣ３；ＩＣ０−ＩＣ１５）に属する値に減少させるようにするバイアス手段と、
　ｍ−１の異なった基準電流値（Ｉ０−Ｉ２；Ｉ０−Ｉ１４）の各々１つを発生するｍ−１の基準電流発生器と、前記ｍ−１の基準電流値（Ｉ０−Ｉ２；Ｉ０−Ｉ１４）のうち一度に１つを選択する手段（ＳＷ０−ＳＷ２）とからなる可変基準電流発生器（Ｇ）と、
　前記セル電流（ＩＣ）と前記可変基準電流発生器（Ｇ）出力とを比較し、前記セル電流値を２つのセル電流値のサブ範囲に分割し、前記セル電流が属するセル電流値のサブ範囲を決定する信号を出力する、１個の電流比較器（１）と、
　前記１個の電流比較器（１）の出力信号（ＣＭＰ，ＣＭＰＮ）を受け、前記メモリセル（ＭＣ）の書き込みレベルを表す出力ディジタルコードを発生すると共に、前記可変基準電流発生器（Ｇ）を制御する順次近似レジスタ（２）とを具え、前記順次近似レジスタ（２）は、予め決められた初期状態から開始し、該初期状態において、前記可変基準電流発生器（Ｇ）に前記複数のセル電流値（ＩＣ０−ＩＣ３；ＩＣ０−ＩＣ１５）の最小値（ＩＣ０）および最大値（ＩＣ３；ＩＣ１５）の間のちょうど中央の値を有する基準電流を発生させる逐次ネットワーク（１２）を具え、前記逐次ネットワーク（１２）は、順次の状態を通じて、前の状態と前記電流比較器（１）の出力信号（ＣＭＰ，ＣＭＰＮ）とによって決定される各々１つの状態に進み、前記逐次ネットワーク（１２）の各状態が、前記可変基準電流発生器（Ｇ）に前記セル電流が含まれる前記セル電流値（ＩＣ０−ＩＣ３；ＩＣ０−ＩＣ１５）のサブ範囲の最小値および最大値間のちょうど中央の値を有する基準電流を発生させ、これを、前記サブ範囲が、１つのセル電流値のみを含むようになるまで繰り返すことを特徴とする多レベル不揮発性メモリを読み出す回路。」
　なお、「前記基準電流発生器（Ｇ）」の記載は「前記可変基準電流発生器（Ｇ）」の明らかな誤記として訂正した。
　
２．引用例に記載されている発明
　これに対して、当審の平成１４年１２月２５日付けの拒絶の理由に引用した、特開平５−２５２０３８号公報（平成５年９月２８日出願公開。以下、「引用例１」という。）には、図１に関して下記の事項が記載されている。
（ａ）【産業上の利用分野】
　本発明はアナログ入力電流をディジタル出力に変換するアナログ／デジタル変換器（以下、Ａ／Ｄ変換器と称す）に関する。（段落【０００１】）
（ｂ）【実施例】
　次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例を示すＡ／Ｄ変換器の回路図である。図１に示すように、本実施例は４ビットのＡ／Ｄ変換器の回路を示し、第１の定電圧源１にそれぞれ一端を接続した抵抗負荷Ｒ1 ，Ｒ2 と、これらの抵抗Ｒ1 ，Ｒ2 の他端であるＡ，Ｂ点にそれぞれ接続したＭＯＳトランジスタからなる第１のスイッチＳおよび同様に複数個並列接続された第２のスイッチＳR0〜ＳR3と、これら第１のスイッチＳおよび第２のスイッチＳR0〜ＳR3の他端と第２の定電圧源２との間に接続した第１の定電流源Ｉinおよび２進で重み付けされた第２の定電流源ＩR0〜ＩR3と、Ａ，Ｂ点の電位を比較する比較部３と、この比較結果に基ずき第２のスイッチＳR0〜ＳR3を制御する論理部４とを有する。また、抵抗Ｒ1 には入力電流に比例した電流が流れるが、説明を簡単にするために入力電流と等しい電流Ｉinが流れるとする。しかも、２進で重み付けされた定電流源ＩR3，ＩR2，ＩR1，ＩR0の電流値をそれぞれＩR ／２，ＩR ／４，ＩR ／８，ＩR ／１６とする。更に、抵抗Ｒ1 とＲ2 の値は等しく、その値をＲとする。（段落【０００８】）
（ｃ）以下、図１に示すＡ／Ｄ変換器の回路動作を説明する。抵抗Ｒ1 には入力電流と等しい大きさの電流Ｉinが流れるので、抵抗Ｒ1 での電圧降下はＲ×Ｉinとなり、接点Ａの電位ＶA は第１の電源電圧をＶDDとすると、ＶA ＝ＶDD−Ｒ1×Ｉinである。まず、Ａ／Ｄ変換の第１ステップでは、スイッチＳR3をオン、スイッチＳR2〜ＳR0をオフとする。このとき、抵抗Ｒ2 にはＩR ／２の電流が流れ、電圧降下はＲ2×（ＩR ／２）となる。従って、接点Ｂの電位ＶB はＶDD−Ｒ2×（ＩR ／２）となる。比較部３はこのＶA とＶB を比較し、ＶA 〈ＶB であれば最上位ビットＤ3 が”１”となり、ＶA 〉ＶB であればＤ3 は”０”となる。また、第１のスイッチＳはＤ3 が”１”であればオンのままであり、Ｄ3 が”０”であればオフになる。次に、第２ステップでは、スイッチＳR2がオンになり、抵抗Ｒ2 に対し、Ｄ3 が”１”であれば（ＩR ／２＋ＩR ／４）の電流を流し、Ｄ3 が”０”であれば（ＩR ／４）の電流を流す。ここで、再びＡ，Ｂ点の電位ＶA とＶB を比較し、第２上位ビットを求める。以下、同様なスイッチのオン，オフを繰り返し、抵抗Ｒ1 とＲ2 に流れる電流が等しくなるようなスイッチの組み合わせを見つけだすことにより、４ビットのＡ／Ｄ変換結果を得る。…（略）…がＡ／Ｄ変換器の出力結果となる。（段落【００１１】）
　引用例１に記載されているアナログ／デシタル変換器は、入力電流の値を測定し、その測定結果をディジタルコードとして出力する回路といえる。　そして、上記（ｃ）の動作を実現するためには、引用例１に記載されている「論理部４」に、本願発明と同様に、「電圧比較器（３）」の出力信号を受けて「基準電流発生器」を制御する、逐次ネットワークを含む順次近似レジスタに相当する手段が当然備えられているものと認められるから、引用例１には、
　入力電流を測定し、その測定結果を出力ディジタルコードとして出力する回路において、
　複数個の異なった基準電流値の各々１つを発生する複数個の第２の定電流源（ＩＲ０〜ＩＲ３）と、前記複数個の基準電流値を適宜選択する第２のスイッチ（ＳＲ０〜ＳＲ３）とからなる可変基準電流発生器と、
　入力電流である第１の定電流源（Ｉｉｎ）と前記可変基準電流発生器出力とを比較する１個の電圧比較器（３）と、
　前記１個の電圧比較器（３）の出力信号を受け、前記可変基準電流発生器を制御する順次近似レジスタとを具え、
　前記順次近似レジスタは、予め決められた初期状態から開始し、前記可変基準電流発生器に前記定電流源（Ｉｉｎ）の値の最小値および最大値の間の値を有する基準電流を発生させる逐次ネットワークを具え、前記逐次ネットワークは、順次の状態を通じて、前の状態と前記電圧比較器（３）の出力信号とによって決定される各々１つの状態に進み、前記逐次ネットワークの各状態が、前記定電流源（Ｉｉｎ）の値の最小値および最大値間の値を有する個々の基準電流値（ＩＲ０〜ＩＲ３）を発生する個々の電流発生器の一つの活性化を決定する入力電流を測定する回路、に関する発明（以下、「引用例１記載発明」という。）が記載されている。
　また、当審の平成１４年１２月２５日付けの拒絶の理由に引用した、特開平４−１８４７９４号公報（平成４年７月１日出願公開。以下、「引用例２」という。）には、下記の事項が図面と共に記載されている。
（イ）また、メモリセルＭ１は、１つにつき、２ビットのデータ、“ＬＬ”、“ＬＨ”、“ＨＬ”、“ＨＨ”のうちの一つを記憶する、いわゆる、２ビットセルである。（第３頁左上欄第１９行〜右上欄第２行）
（ロ）この種の２ビットセルは、トランジスタのしきい値電圧を４つ設定することにより実現できる。たとえば、読出専用メモリ（ＲＯＭ）を例にとると、一般的なマスクＲＯＭ用のメモリセルでは、周知のイオン注入方式で、所望の４つのしきい値を、２枚のマスクと、２種の不純物の混入により以下のように設定できる。（第３頁右上欄第３行〜第９行）
（ハ）こうして設定した４値のしきい値、ＶＴＬＬ、ＶＴＬＨ、ＶＴＨＬ、ＶＴＨＨの一例は、次のようになる。すなわち、ＶＴＬＬ＝−３Ｖ＜ＶＴＬＨ＝１Ｖ＜ＶＴＨＬ＝３Ｖ＜ＶＴＨＨ＝７Ｖである。（第３頁右上欄末行〜左下欄第４行）
（ニ）本実施例では、次の３つの読出電圧、すなわち、基準読出電圧ＶＧＭ低レベル読出電圧ＶＧＬ、高レベル読出電圧ＶＧＨをそれぞれ設定する。これらのしきい値電圧および読出電圧との関係は以下のようになる。すなわち、ＶＴＬＬ＜ＶＧＬ＜ＶＴＬＨ＜ＶＧＭ＜ＶＴＨＬ＜ＶＧＨ＜ＶＴＨＨである。（第３頁左下欄第８行〜第１３行）
（ホ）まず、選択メモリセルＭ１のしきい値がＶＴＬＬまたはＶＴＬＨの場合は、基準読出電圧ＶＧＭに対し、ＶＴＬＬ，ＶＴＬＨ＜ＶＧＭ である。したがって、メモリセルＭ１はオンビットとなり、出力信号Ｓ１が低レベル“Ｌ”となり出力バッファ回路７は“出力０１としてＬ”を出力する。（第３頁左下欄末行〜右下欄第５行）
（ヘ）ここでデータラッチ回路９は、データラッチ信号ＤＬの制御により次のアドレス切換までこのデータ“Ｌ”を保持し、出力信号Ｓ１を出力し続ける。続いて、出力信号Ｓ１のレベルから選択メモリセルＭ１の出力が“Ｌ”であることが判別された後、このレベル情報を受けワード制御信号ＳＷによりワード制御部８は、低レベル読出電圧ＶＧＬをメモリセルＭ１のゲートに印加する。（第３頁右下欄第６行〜第１４行）
（ト）この結果、ＶＴＬＬ＜ＶＧＬ＜ＶＴＬＨとなるから、メモリセルＭ１のしきい値電圧が、ＶＴＬＬの場合、メモリセルＭ１は、オンビットとなり、出力信号Ｓ２が“Ｌ”となり、出力バッファ回路１０は出力０２として“Ｌ”を出力する。（第３頁右下欄第１５行〜第１９行）
（チ）また、メモリセルＭ１のしきい値電圧がＶＴＬＨの場合、メモリセルＭ１は、オフビットとなり、出力信号Ｓ２が“Ｈ”となり、出力バッファ回路１０は“Ｈ”を出力する。（第３頁右下欄末行〜第４頁左上欄第３行）
（リ）次に、選択メモリセルＭ１のしきい値電圧がＶＴＨＬ，ＶＴＨＨの場合は、基準読出電圧ＶＧＭ に対し、ＶＧＭ＜ＶＴＨＬ，ＶＴＨＨである。したがって、メモリセルＭ１はオフビットとなり、出力信号Ｓ１は高レベル“Ｈ”となり、出力バッファ回路７は出力０１として高レベル“Ｈ”を出力する。前述の場合と同様に、ここでデータラッチ回路９は、次のアドレス切換までこのデータ“Ｈ”を保持する。（第４頁左上欄第４行〜第１２行）
（ヌ）続いて、出力信号Ｓ１のレベルから選択メモリセルＭ１の出力が“Ｈ”であることが判別された後、このレベル情報によりワード制御部８は、高レベル読出電圧ＶＧＨをメモリセルＭ１のゲートに印加する。この結果、ＶＴＨＬ＜ＶＧＨ＜ＶＴＨＨとなるから、メモリセルＭ１のしきい値電圧が、ＶＴＨＬ の場合、メモリセルＭ１は、オンビットとなり、出力信号Ｓ２が“Ｌ”となり、出力バッファ回路１０は出力０２として“Ｌ”を出力する。（第４頁左上欄第１３行〜右上欄第２行）
（ル）また、メモリセルＭ１のしきい値電圧がＶＴＨＨの場合、メモリセルＭ１は、オフビットとなり、出力信号Ｓ２が“Ｈ”となり、出力バッファ回路１０は、出力０２として“Ｈ”を出力する。（第４頁右上欄第３行〜第６行）
　そして、引用例２に記載されている発明においても、メモリセル（Ｍ１）のソースードレイン間に電流が流れるか否かによって該メモリセルに記憶されている情報の有無を判別していることは明らかである。また、上記（ヘ）の記載から、データラッチ回路（９）の出力する出力信号（Ｓ１）は、メモリセル（Ｍ１）のしきい値を２つのしきい値のサブ範囲に分割し、メモリセル（Ｍ１）が属するしきい値のサブ範囲を決定するための信号であることは明らかであるから、引用例２には、
　複数ｍ＝２ｎ（ｎ＝２）の異なった書き込みレベルのうち１つの書き込みレベルをとることができる多レベル不揮発性メモリセル（Ｍ１）に記憶された内容を読み出すために、ｍ−１の異なった読み出し電圧（ＶＧＬ、ＶＧＭ及びＶＧＨ）を用意しておき、この用意しておいた読み出し電圧（ＶＧＬ、ＶＧＭ及びＶＧＨ）のいずれかの電圧を一度に１つ選択し、読み出すべきメモリセル（Ｍ１）に供給して、該メモリセル（Ｍ１）に流れるセル電流を制御して、該メモリセル（Ｍ１）のセル電流の有無によって該メモリセル（Ｍ１）のしきい値を２つのしきい値のサブ範囲に分割し、初期段階において、上記メモリセル（Ｍ１）の取り得るしきい値の最小値（ＶＧＬ）及び最大値（ＶＧＨ）の間のちょうど中央の値（ＶＧＭ）に相当する電圧を該メモリセル（Ｍ１）に与え、該メモリセル（Ｍ１）にセル電流が流れた場合には、次の段階で、上記最大値（ＶＧＨ）に相当する電圧を該メモリセル（Ｍ１）に与え、該メモリセル（Ｍ１）にセル電流が流れない場合には上記最小値（ＶＧＬ）に相当する電圧を該メモリセル（Ｍ１）に与えることによって、前記サブ範囲に１つのしきい値のみが含まれるように制御して、少ない比較回数で多レベル不揮発性メモリセル（Ｍ１）に記憶された内容を読み出すようにすることが記載されている。
　
３．本願発明と引用例記載発明との対比
　本願発明（以下、「前者」という。）と引用例１記載発明（以下、「後者」という。）とを対比すると、前者は、メモリセルの記憶内容をそのメモリセルに流れる電流の大きさで読み取るものであるから、電流を測定しその結果をディジタルコードとして出力する回路、という上位の概念で後者と一致する。また、前者の「基準電流発生器」及び「一度に１つを選択する手段」は、後者の「第２の定電流源（ＩＲ０〜ＩＲ３）」及び「第２のスイッチ（ＳＲ０〜ＳＲ３）」にそれぞれ相当しているから、、両者の発明は共に、
「電流の大きさを測定しその結果を出力ディジタルコードとして出力する回路において、
　複数の異なった基準電流値の各々１つを発生する複数の基準電流発生器と、前記複数の基準電流値を選択する手段とからなる可変基準電流発生器と、
　前記電流と前記可変基準電流発生器出力とを比較する１個の比較器と、
　前記１個の比較器の出力信号を受け、前記電流のレベルを表す出力ディジタルコードを発生すると共に、前記可変基準電流発生器を制御する順次近似レジスタとを具え、前記順次近似レジスタは、予め決められた初期状態から開始し、前記可変基準電流発生器に前記電流の値の最大値及び最小値の間の値を有する基準電流を発生させる逐次ネットワークを具え、前記逐次ネットワークは、順次の状態を通じて、前の状態と前記比較器の出力信号とによって決定される各々１つの状態に進み、前記逐次ネットワークの各状態が、前記可変基準電流発生器に前記電流の値の最小値及び最大値の基準電流を発生させ、これを、繰り返して前記電流の大きさを決定することを特徴とする電流を測定する回路。」である点で一致し、以下の点で相違する。
［相違点１］
　前者では、ディジタル的に測定しようとする電流が、複数ｍ＝２ｎ（ｎ≧２）の異なった書き込みレベルのうち１つの書き込みレベルをとることができる多レベル不揮発性メモリセルに流れる電流であり、読み出すべきメモリセルを予め決められた状態にバイアスして、前記メモリセルが、セル電流をセルの書き込みレベルの１つに各々対応する複数ｍの異なったセル電流値に属する値に減少させるバイアス手段と、ｍ−１の異なった基準電流値を用意しておき、該基準電流値と前記セル電流とを電流比較器で比較し、この比較動作は、初期状態（段階）において、前記セル電流値の最小値および最大値の間のちょうど中央の値となる基準電流を選択的に前記電流比較器に与えて前記セル電流値を２つのサブ範囲に分割し、次いで、該サブ範囲の最小値および最大値のちょうど中央の値を有する基準電流を選択的に与えて、これを、前記サブ範囲が、１つのセル電流値のみを含むようになるまで繰り返すように構成しているのに対して、後者では、測定しようとする電流がどの様なものか特定されておらず、また、電流を測定する比較器が電圧比較器であり、比較動作の初期状態（段階）で、測定しようとする電流値の最小値および最大値の間のちょうど中央の値となる基準電流を比較電圧として供給して電流値を２つのサブ範囲に分割するような制御は行っていない点。
［相違点２］前者では、「選択する手段（ＳＷ０−ＳＷ２）」によって、「ｍ−１の基準電流値（Ｉ０−Ｉ２；Ｉ０−Ｉ１４）」のうち一度に１つを選択できるように構成しているのに対して、後者では、「第２のスイッチ（ＳＲ０〜ＳＲ３）」によって、「複数個の第２の定電流源（ＩＲ０〜ＩＲ３）」を同時あるいは単独に選択するように構成している点。
　
４．当審の判断
　［相違点１］について
　複数の異なった書き込みレベルのうち１つの書き込みレベルをとることができる多レベル不揮発性メモリセルに記憶されたデータを読み取るために、読み出すべきメモリセルを予め決められた状態にバイアスして、前記メモリセルが、セル電流をセルの書き込みレベルの１つに各々対応する複数ｍの異なったセル電流値に属する値に減少させ、この減少したセル電流値と基準電流値とを電流比較器で比較して書き込みレベルを表すディジタルコードを出力することは、従来周知の技術事項であり（必要ならば、特開平２−１５４９７号公報を参照されたい。）、また、上記引用例２には、複数ｍ＝２ｎ（ｎ＝２）の異なった書き込みレベルのうち１つの書き込みレベルをとることができる多レベル不揮発性メモリセル（Ｍ１）に記憶された内容を読み出すために、ｍ−１の異なった読み出し電圧（ＶＧＬ、ＶＧＭ及びＶＧＨ）を用意しておき、該用意しておいた読み出し電圧（ＶＧＬ、ＶＧＭ及びＶＧＨ）のいずれかの電圧を一度に一つ選択し、読み出すべきメモリセル（Ｍ１）に供給して、該メモリセル（Ｍ１）に流れるセル電流を制御し、該メモリセル（Ｍ１）のセル電流の有無によって該メモリセル（Ｍ１）のしきい値を２つのしきい値のサブ範囲に分割し、初期段階において、上記メモリセル（Ｍ１）の取り得るしきい値の最小値（ＶＧＬ）及び最大値（ＶＧＨ）の間のちょうど中央の値（ＶＧＭ）に相当する電圧を該メモリセル（Ｍ１）に与え、該メモリセル（Ｍ１）にセル電流が流れた場合には、次の段階で、上記最大値（ＶＧＨ）に相当する電圧を該メモリセル（Ｍ１）に与え、該メモリセル（Ｍ１）にセル電流が流れない場合には上記最小値（ＶＧＬ）に相当する電圧を該メモリセル（Ｍ１）に与えることによって、前記サブ範囲に１つのしきい値のみが含まれるように制御して、少ない比較回数で多レベル不揮発性メモリセル（Ｍ１）に記憶された内容を読み出すようにすることが記載されている。
　そして、後者の「入力電流」として、多レベル不揮発性メモリセルに流れる電流とすることに格別の阻害要因は存在しないから、後者の「入力電流」として、複数ｍ＝２ｎ（ｎ≧２）の異なった書き込みレベルのうち１つの書き込みレベルをとることができる多レベル不揮発性メモリセルに流れる電流として、読み出すべきメモリセルを予め決められた状態にバイアスし、前記メモリセルが、セル電流をセルの書き込みレベルの１つに各々対応する複数ｍの異なったセル電流値に属する値に減少させるバイアス手段を設けると共に、比較器の比較回数を減らすために上記引用例２に記載されている技術思想を採用して、ｍ−１の異なった基準電流値を用意しておき、該基準電流値と前記セル電流とを電流比較器で比較し、この比較動作は、初期状態（段階）において、前記セル電流値の最小値および最大値の間のちょうど中央の値となる基準電流を選択的に前記電流比較器に与えて前記セル電流値を２つのサブ範囲に分割し、次いで、該サブ範囲の最小値および最大値のちょうど中央の値を有する基準電流を選択的に与えて、これを、前記サブ範囲が、１つのセル電流値のみを含むようになるまで繰り返すようにして前者のように構成することは当業者が容易に想到し得る程度のものと認められる。
　よって、上記相違点１を格別なものとは認められない。
　［相違点２］について
　後者において、第２の定電流源（ＩＲ０〜ＩＲ３）を同時に複数選択できる様に構成しているのは、定電流源の数を減らすためであり、正確な定電流源を得るために、定電流源の数を増やしてこれら定電流源を１つずつ選択できるように構成することは当業者がその必要に応じて適宜実施し得る設計的な事項に過ぎないものと認められる。
　よって、上記相違点２を格別なものとは認められない。
　そして、前者の作用効果も、後者及び引用例２に記載された発明の奏し得る効果から当業者が容易に予測できる範囲内のものである。
　
５.むすび
　以上のとおりであるから、本願発明は上記引用例１記載発明と引用例２に記載された発明及び従来周知の技術事項から当業者が容易に想到し得たものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。