(57)【要約】【課題】　ＭＲＡＭ装置の記憶密度を増大させること。【解決手段】　データ記憶装置(110)のメモリセル(114)は、第１の磁気抵抗素子(10)と第２の磁気抵抗素子(20)を直列接続させたものを含む。第１の磁気抵抗素子(10)は第１の抵抗値状態と第２の抵抗値状態を有する。第２の磁気抵抗素子(20)は第３の抵抗値状態と第４の抵抗値状態とを有する。これら４つの抵抗値状態は検出可能に異なる。【選択図】　図１
2004096116.tif 000002
【特許請求の範囲】
【請求項１】
　メモリセル(114)の各々が直列接続された第１及び第２の磁気抵抗素子(10,20)を含み、前記メモリセル(114)の各々の第１の磁気抵抗素子(10)が第１及び第２の抵抗値状態を有し、前記メモリセル(114)の各々の第２の磁気抵抗素子(20)が第３及び第４の抵抗値状態を有し、前記メモリセル(114)の前記４つの抵抗値状態の各々がすべて検出可能に異なるように構成された、メモリセルのアレイと、
　前記第１の磁気抵抗素子(10)の列のデータ層(12)の各々に接続された第１の導体(118)の列と、
　前記第２の磁気抵抗素子(20)の列のデータ層(22)の各々に接続された第２の導体(120)の列と、
　前記第１の磁気抵抗素子(10)の行の基準層(14a)と前記第２の磁気抵抗素子(20)の行の基準層(14b)との間に配置された第３の導体(116)の行と、
　からなるデータ記憶装置。
【請求項２】
　前記メモリセル(114)の各々の前記第１および前記第２の磁気抵抗素子(10,20)が、異なる厚さおよび／または材料から形成された絶縁性トンネル障壁(16,24)を含む、請求項１に記載のデータ記憶装置。
【請求項３】
　前記メモリセル(114)の各々の前記第１および前記第２の磁気抵抗素子(10,20)は、
　　前記第３の導体(116)上にある強磁性材料被覆(36)と、
　　前記被覆された導体(116)の両側にある第１および第２のスペーサ層(16,24)と、
　　前記第１のスペーサ層(16)上にある第１のデータ層(12)と、
　　前記第２のスペーサ層(24)上にある第２のデータ層(22)と
　を含む、請求項１に記載のデータ記憶装置。
【請求項４】
　前記スペーサ層(16,24)は絶縁性トンネル障壁であり、
　前記第１のデータ層(12)、前記第１のスペーサ層(16)及び前記被覆された導体(116)が第１の磁気トンネル接合(10)を形成し、前記第２のデータ層(22)、前記第２のスペーサ層(24)及び前記被覆された導体(116)が第２の磁気トンネル接合(20)を形成する、請求項３に記載のデータ記憶装置。
【請求項５】
　前記メモリセル(114)の各々の磁気抵抗素子(10,20)の各々が、スペーサ層と、該スペーサ層の一方の側にあるデータ強磁性層と、該スペーサ層の他方の側にある硬い基準強磁性層とを含む、請求項１に記載のデータ記憶装置。
【請求項６】
　前記スペーサ層が絶縁性トンネル障壁であり、前記硬い基準層がピン止め層である、請求項５に記載のデータ記憶装置。
【請求項７】
　選択されたメモリセル(114)と交差する前記第１および前記第２の導体(118,120)に第１の電圧を印加するとともに、前記選択されたメモリセル(114)と交差する前記第３の導体(116)を前記第１の電圧とは異なる第２の電圧に維持するための読み出し回路(126)をさらに含む、請求項１に記載のデータ記憶装置。
【請求項８】
　前記読み出し回路(126)は、前記第３の導体(116)上の全電流を測定することにより前記第１および前記第２の磁気抵抗素子(10,20)の前記抵抗値状態を判定する、請求項７に記載のデータ記憶装置。
【請求項９】
　読み出し動作の際に寄生電流を分流するための手段(126)をさらに含む、請求項１に記載のデータ記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、記憶装置の分野に関し、詳しくは、１メモリセル当たり複数のビットを記憶させることが可能な磁気ランダムアクセスメモリ（「ＭＲＡＭ」）に関する。
【背景技術】
【０００２】
　磁気ランダムアクセスメモリ（「ＭＲＡＭ」）は、短期および長期のデータ記憶装置として検討されている不揮発性メモリである。ＭＲＡＭは、ＤＲＡＭ、ＳＲＡＭおよびフラッシュメモリなどの短期メモリよりも消費電力が少ない。ＭＲＡＭは、ハードディスクなどの従来の長期記憶装置よりもはるかに（数桁）高速に読み出しおよび書き込み動作を実行することができる。さらに、ＭＲＡＭはハードディスクよりも小型であり、電力の消費が少ない。また、ＭＲＡＭは、超高速プロセッサおよびネットワーク装置などの組み込み用途についても検討されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
　ＭＲＡＭ装置においてビット密度を増大させることが強く望まれている。ビット密度の増大により、記憶容量の増大が可能になるとともに、記憶コストの減少が可能になる。
【課題を解決するための手段】
【０００４】
　本発明は一実施形態において、メモリセルの各々が直列接続された第１及び第２の磁気抵抗素子を含み、前記メモリセルの各々の第１の磁気抵抗素子が第１及び第２の抵抗値状態を有し、前記メモリセルの各々の第２の磁気抵抗素子が第３及び第４の抵抗値状態を有し、前記メモリセルの前記４つの抵抗値状態の各々がすべて検出可能に異なるように構成された、メモリセルのアレイと、
　前記第１の磁気抵抗素子の列のデータ層の各々に接続された第１の導体の列と、
　前記第２の磁気抵抗素子の列のデータ層の各々に接続された第２の導体の列と、
　前記第１の磁気抵抗素子の行の基準層と前記第２の磁気抵抗素子の行の基準層との間に配置された第３の導体の行と、
　からなるデータ記憶装置である。
【発明を実施するための最良の形態】
【０００５】
　図１を参照すると、第１および第２の磁気トンネル接合１０および２０を含む磁気記憶装置８が図示されている。第１の磁気トンネル接合１０は、第１のデータ層１２と、基準層１４の上側部分１４ａと、データ層１２と上側部分１４ａとの間にある第１の絶縁性トンネル障壁１６とを含む。第１のデータ層１２は、強磁性材料から形成され、通常その容易軸に沿って２つの方向（一方の方向を実線で、他方の方向を破線で示す）のうちの一方に向けることが可能な磁化（ベクトルＭ１で示す）を有する。基準層１４の上側部分１４ａも強磁性材料からなり、通常その容易軸に沿って２つの方向のうちの一方に向けることが可能な磁化（ベクトルＭ３で示す）を有する。第１のデータ層１２の容易軸と基準層１４の上側部分１４ａの容易軸は、同じ方向になっている。
【０００６】
　第１のデータ層１２の磁化ベクトルと基準層１４の上側部分１４ａの磁化ベクトル（Ｍ１とＭ３）が同じ方向を向いている場合、第１の磁気トンネル接合１０の向きは「平行」であると呼ばれる（図１ａを参照）。第１のデータ層１２の磁化ベクトルと基準層１４の上側部分１４ａの磁化ベクトル（Ｍ１とＭ３）が反対方向を向いている場合、第１の磁気トンネル接合１０の向きは「反平行」であると呼ばれる（図１ｂを参照）。これら２つの安定した向き、すなわち平行および反平行は、「０」および「１」の論理値に対応させることができる。
【０００７】
　第１の絶縁性トンネル障壁１６により、第１のデータ層１２と基準層１４の上側部分１４ａとの間に量子力学的トンネル現象が生じる。このトンネル現象は電子スピン依存性であり、それにより第１の磁気トンネル接合１０の抵抗値は、第１のデータ層１２の磁化ベクトルと基準層１４の上側部分１４ａの磁化ベクトル（Ｍ１とＭ３）の相対的な向きの関数になる。たとえば、磁気トンネル接合１０の磁化の向きが平行である場合、第１の磁気トンネル接合１０の抵抗値は第１の値（Ｒ）になり、磁化の向きが反平行である場合、第２の値（Ｒ１＋ΔＲ１）になる。第１の絶縁性トンネル障壁１６は、酸化アルミニウム（Ａｌ2Ｏ3）、二酸化シリコン（ＳｉＯ2）、酸化タンタル（Ｔａ2Ｏ5）、窒化シリコン（Ｓｉ3Ｎ4）、窒化アルミニウム（ＡｌＮ）または酸化マグネシウム（ＭｇＯ）などで形成することができる。第１の絶縁性トンネル障壁１６には、他の誘電体および何らかの特定の半導体材料を用いることもできる。絶縁性トンネル障壁１６の厚さは、約０．５ｎｍ〜約３ｎｍの範囲にすることができる。
【０００８】
　第２の磁気トンネル接合２０は、第２のデータ層２２と、基準層１４の下側部分１４ｂと、第２のデータ層２２と下側部分１４ｂとの間にある第２の絶縁性トンネル障壁２４とを含む。第２のデータ層２２は、強磁性材料から形成され、通常その容易軸に沿って２つの方向のうちの一方に向けることが可能な磁化（ベクトルＭ２で示す）を有する。基準層１４の下側部分１４ｂも強磁性材料から形成され、通常その容易軸に沿って２つの方向のうちの一方に向けることが可能な磁化（同じベクトルＭ３で示す）を有する。第２の絶縁性トンネル障壁２４により、第２のデータ層２２と基準層１４との間に量子力学的トンネル現象が生じる。第２の磁気トンネル接合２０の抵抗値は、第２のデータ層１２の磁化ベクトルと基準層１４の下側部分の磁化ベクトル（Ｍ２とＭ３）の相対的な向きの関数になる。
【０００９】
　第１の磁気トンネル接合１０は２つの抵抗値状態（Ｒ１、Ｒ１＋ΔＲ１）を有し、第２の磁気トンネル接合２０は２つの抵抗値状態（Ｒ２、Ｒ２＋ΔＲ２）を有する。磁気トンネル接合１０および２０の抵抗値は、絶縁性トンネル障壁１６および２４に異なる厚さ及び／又は材料を用いることにより、異なる値にすることができる。４つの抵抗値状態が検出可能に異なる限り、４つの異なる論理レベルを磁気記憶装置８に記憶させることができる。
【００１０】
　第１の電気的導体３０は第１のデータ層１２に接触し、第２の電気的導体３２は第２のデータ層２２に接触している。基準層１４は第３の導体３４を含む。導体３０、３２および３４は、銅やアルミニウムなどの材料から形成することができる。第１の導体３０および第２の導体３２は同じ方向に延在する。第３の導体３４は、第１の導体３０及び第２の導体３２と概ね直交する。
【００１１】
　基準層１４は、第３の導体３４上に強磁性被覆３６をさらに含む。基準層１４の上側部分１４ａは、第３の導体３４と第１の絶縁性トンネル障壁１６との間にある被覆３６の一部を含む。基準層の下側部分１４ｂは、第３の導体３４と第２の絶縁性トンネル障壁２４との間にある被覆３６の一部を含む。第３の導体３４に対する被覆の厚さの描写は、強調して描いてある。被覆３６の厚さは、約１ｎｍ〜５０ｎｍにすることができる（通常の値は４ｎｍである）。第３の導体３４に電流を供給することにより、第３の導体３４の周囲に磁界を生成することができる。第３の導体３４に電流が流れる、その磁界により、基準層の磁化ベクトル（Ｍ３）は第３の導体３４の周囲で時計回りの方向を向くようになる（図１に示すように）。電流が反対方向に流れると、その磁界により、基準層の磁化ベクトル（Ｍ３）は第３の導体３４の周囲で反時計回りの方向を向くようになる。磁化は、上側部分１４ａにおいてある方向を向き、下側部分１４ｂにおいてそれと反対の方向を向く。被覆３６は、磁界の伝導経路を提供する。
【００１２】
　次に図２を参照する。図２は、第１のデータ層１２および第２のデータ層２２についてのヒステリシスループＬ１およびＬ２を示している。図２は、基準層１４の上側部分１４ａおよび下側部分１４ｂについてのヒステリシスループＬ３も示している。第１のデータ層１２および第２のデータ層２２は同じ保磁力を有することができる。すなわち、ＨC1＝ＨC2である。データ層１２およびデータ層２２の保磁力（ＨC1、ＨC2）は、基準層の部分１４ａおよび１４ｂの保磁力（ＨC3）よりもはるかに大きい。データ層の保磁力（ＨC1、ＨC2）は、基準層の部分１４ａおよび１４ｂの保磁力（ＨC3）よりも少なくとも２〜５倍に大きくすることができる。たとえば、データ層の保磁力（ＨC1、ＨC2）は約２５Ｏｅにすることができ、各基準層の部分１４ａおよび１４ｂの保磁力（ＨC3）は約５Ｏｅにすることができる。したがって、基準層の部分１４ａおよび１４ｂは、データ層１２および２２よりも「軟らかい」とみなされる。なぜなら、基準層の磁化ベクトル（Ｍ３）が非常に反転しやすいからである。基準層の部分１４ａおよび１４ｂの保磁力（ＨC3）は、できる限り小さくすることが好ましい。
【００１３】
　異なるビット形状、構造、組成、厚さ等を用いることにより、保磁力を変更することができる。強磁性層の材料には、ニッケル鉄（ＮｉＦｅ）、ニッケル鉄コバルト（ＮｉＦｅＣｏ）、コバルト鉄（ＣｏＦｅ）、ＮｉＦｅとＣｏの他の磁気的に軟らかい合金、ドープされたアモルファス強磁性合金、およびパーマロイ（PERMALLOY）などを用いることができる。たとえば、データ層１２および２２は、ＮｉＦｅＣｏやＣｏＦｅから形成することができ、被覆３６はＮｉＦｅから形成することができる。
【００１４】
　次に図３を参照する。書き込み動作は、第１、第２、および第３の導体３０、３２および３４に第１、第２および第３の書き込み電流（ＩW1、ＩW2、ＩW3）を供給することにより実行することができる。第１、第２、および第３の書き込み電流（ＩW1、ＩW2、ＩW3）は、第１、第２、および第３の導体３０、３２および３４の周囲に、それぞれ第１、第２および第３の磁界（Ｈ1、Ｈ2、Ｈ3）を生成する。第１の磁界と第３の磁界を結合させると（Ｈ1＋Ｈ3）、第１のデータ層１２の保磁力（ＨC1）よりも大きくなるので、第１のデータ層１２の磁化ベクトル（Ｍ１）が所望の向きに設定される。第１のデータ層の磁化ベクトル（Ｍ１）の向きにより、第１の磁気トンネル接合１０に記憶される論理値が決まる。第２の磁界と第３の磁界を結合させると（Ｈ2＋Ｈ3）、第２のデータ層２２の保磁力（ＨC2）よりも大きくなるので、第２のデータ層２２の磁化ベクトル（Ｍ２）が所望の向きに設定される。第２のデータ層の磁化ベクトル（Ｍ２）の向きにより、第２の磁気トンネル接合２０に記憶される論理値が決まる。
【００１５】
　第１のデータ層の磁化ベクトル（Ｍ１）の向きは、第２のデータ層の磁化ベクトル（Ｍ２）の向きとは無関係に設定することができる。したがって、第１の書き込み電流と第３の書き込み電流（ＩW1およびＩW3）の組み合わせは、第２の書き込み電流と第３の書き込み電流（ＩW2およびＩW3）の組み合わせとは無関係に印加することができる。
【００１６】
　第１の磁気トンネル接合１０および第２の磁気トンネル接合２０には、順次書き込みを行なうことができる。たとえば、第１および第２の書き込み電流のうちのいずれか一方（ＩW1またはＩW2）を第１の導体３０または第２の導体３２に供給した後、わずかに（たとえば、２０ｎｓ）遅れて、第３の書き込み電流（ＩW3）を第３の導体３４に供給することができる。その結果、困難軸に最初に磁界がかかり、容易軸の方向に整列した磁化ベクトル（Ｍ１及びＭ２）に対して生成されるトルクがより大きくなるという利点が得られる（容易軸および困難軸は、ＥＡおよびＨＡを付けた矢印でそれぞれ図示する）。
【００１７】
　３つ全ての書き込み電流の大きさが等しい場合、第１の導体３０および第２の導体３２の周囲の磁界は、第３の導体３４の周囲の磁界よりも、データ層１２および２２に大きな影響を与えるであろう（なぜなら、第３の導体３４の周囲の磁界の一部が強磁性被覆３６を飽和させるからである）。強磁性被覆３６の飽和を補償し、磁化ベクトル（Ｍ１およびＭ２）においてより大きいトルクを生成するため、第３の書き込み電流（ＩW3）の大きさは、第１および第２の書き込み電流（ＩW1およびＩW2）の大きさよりも大きくすることができる。
【００１８】
　次に図４を参照する。図４は読み出し動作を示している。第３の導体３４に読み出し電流（ＩR）を供給する。読み出し電流（ＩR）により、第３の導体３４の周囲に磁界が生成される。その磁界によって、基準層１４の上側部分１４ａ内の磁化が、基準層１４の下側部分１４ｂ内の磁化と反対の方向を向くようになる。基準層１４の保磁力（ＨC3）が小さいので、読み出し電流（ＩR）の大きさは小さくてよい。したがって、結果として生成される磁界は、データ層１２および２２の磁化には影響を及ぼさない。
【００１９】
　第１の導体３０および第２の導体３２に第１の電位（Ｖ）を加えるとともに、第３の導体３４を第１の電位よりも低い電位に維持する。その結果、第１の磁気トンネル接合１０を通って第１のセンス電流（ＩS10）がノード（Ｎ）に流れ込み、第２の磁気トンネル接合２０を通って第２のセンス電流（ＩS20）がノード（Ｎ）に流れ込む。ノード（Ｎ）に流れ込む電流の和（ＩS10＋ＩS20＋ＩR）を測定することにより、装置８の抵抗値状態を推定することができる。推定された抵抗値状態は、Ｒ１＋Ｒ２、Ｒ１＋Ｒ２＋ΔＲ１、Ｒ１＋Ｒ２＋ΔＲ２、又はＲ１＋Ｒ２＋ΔＲ１＋ΔＲ２になるであろう。これらの４つの抵抗値状態が検出可能に異なる限り、４つの異なる論理レベルを読み出すことができる。
【００２０】
　次に図５を参照する。図５はＭＲＡＭ装置１１０を示している。ＭＲＡＭ装置１１０はメモリセル１１４のアレイ１１２を含む。各メモリセル１１４は、第１の磁気トンネル接合１０および第２の磁気トンネル接合１２を含む。メモリセル１１４は行列に配列され、行がｘ方向に沿って延在し、列がｙ方向に沿って延在する。ＭＲＡＭ装置１１０の図を分かりやすくするため、比較的少数のメモリセル１１４しか図示していない。実際には、任意のサイズのアレイを用いることができる。
【００２１】
　ワードライン１１６はｘ方向に沿って延在する。各ワードライン１１６は、強磁性材料３６で被覆された第３の導体３４を含む。各ワードライン１１６は、（第１の磁気トンネル接合１０の）第１の絶縁性トンネル障壁１６の行、および（第２の磁気トンネル接合２０の）第２の絶縁性トンネル障壁２４の行に接触している。第１のビットライン１１８および第２のビットライン１２０はｙ方向に沿って延在する。第１のビットライン１１８の各々は、（第１の磁気トンネル接合１０の）第１のデータ層１２の列に接触している。第１の磁気トンネル接合１０の各々は、ワードライン１１６と第１のビットライン１１８との交点に配置される。第２のビットライン１２０の各々は、（第２の磁気トンネル接合２０の）第２のデータ層２２の列に接触している。第２の磁気トンネル接合２０の各々は、ワードライン１１６と第２のビットライン１２０との交点に配置される。
【００２２】
　ＭＲＡＭ装置１１０はさらに、第１及び第２の行デコーダ１１２ａ，１２２ｂと、第１及び第２の列デコーダ１２４ａ，１２４ｂと、読み出し／書き込み回路１２６とを含む。デコーダ１２２ａ、１２２ｂ、１２４ａおよび１２４ｂは、読み出しおよび書き込み動作の際に、ワードライン１１６およびビットライン１１８，１２０を選択する。選択された第１の磁気トンネル接合１０は、選択されたワードライン１１６と選択された第１のビットライン１１８との交点に存在する。選択された第２の磁気トンネル接合２０は、選択されたワードライン１１６と選択された第２のビットライン１２０との交点に存在する。
【００２３】
　読み出し／書き込み回路１２６は、書き込み動作の際に選択されたワードライン１１６およびビットライン１１８，１２０に書き込み電流を供給するための電流源１２８を含む。電流源１２８は、読み出し動作の際に読み出し電流も供給する。読み出し／書き込み回路１２６は、センスアンプ１３０と、グランド接続１３２と、読み出し動作の際に電圧を印加するための電圧源１３４とを含む。
【００２４】
　書き込み動作の際、読み出し／書き込み回路１２６は、選択されたメモリセル１１４の第１の磁気トンネル接合１０および第２の磁気トンネル接合２０に論理値を書き込む。
【００２５】
　読み出し動作の際、読み出し／書き込み回路１２６は、選択されたメモリセル１１４の第１の磁気トンネル接合１０および第２の磁気トンネル接合２０の抵抗値状態を検出する。しかしながら、アレイ１１２において、磁気トンネル接合１０および２０は複数の並列な経路を通して互いに接続されている。ある交点において見られる抵抗は、他の行及び列にある磁気トンネル接合１０，２０の抵抗と並列になっているその交点における磁気トンネル接合１０，２０の抵抗に等しい。したがって、磁気トンネル接合１０のアレイ１１２は、２レベル交点抵抗網として特徴付けることができる。
【００２６】
　磁気トンネル接合１０および２０が交点抵抗網として接続されているので、寄生電流や漏洩電流によって、選択された磁気トンネル接合１０および２０に対する読み出し動作が妨害される可能性がある。そのため、ダイオードやトランジスタなどの遮断素子を磁気トンネル接合１０および２０に接続することができる。これらの遮断素子は寄生電流を遮断することができる。
【００２７】
　あるいは、寄生電流は、本出願と同じ譲受人の米国特許第６，２５９，６４４号に開示されている「等電位」法の変形を用いて対処することもできる。米国特許第６，２５９，６４４号に開示されている「等電位」法は、選択された線に対してある電位をかけ、選択されていないビットラインおよび選択されていないワードラインの一部に同じ電位を与えることを含む。寄生電流は、センス電流を妨害しないように分流される。
【００２８】
　等電位法の一実施形態を図６ａに示す。センスアンプ６１０の第１の入力にアレイ電圧（Ｖａ）を印加し、選択されたワードライン１１６をセンスアンプ６１０の第２の入力に接続する。センスアンプ６１０の第２の入力は、電圧（Ｖａ’）を選択されたワードライン１１６に接続する。ただしＶａ’＝Ｖａである。選択されたビットライン１１８および１２０はグランド１３２に接続される。第１の磁気トンネル接合１０および第２の磁気トンネル接合２０を通ってセンス電流（ＩS10、ＩS20）がそれぞれ流れる。センスアンプ６１０は、ワードライン１１６上の全電流（ＩS10＋ＩS20）に比例する出力電圧を生成することにより、選択されたメモリセル１１４の抵抗値状態を判定する。
【００２９】
　寄生電流を最小限に抑えるためには、上側にある選択されていないビットライン１１８全てに電圧Ｖ１を印加するとともに、下側にある選択されていないビットライン１２０全てに電圧Ｖ２を印加する。選択されていないワードライン１１６は全て浮いた状態にしてよい。寄生電流（ＩP10，ＩP20）は、電圧Ｖ１およびＶ２が印加された磁気トンネル接合１０および２０を通じてそれぞれ流れる。電圧Ｖ１およびＶ２はアレイ電圧（Ｖａ）に設定することができ、それによりＶ１＝Ｖ２＝Ｖａになる。
【００３０】
　図６ｂは等電位法の別の実施形態を示している。センスアンプ６１０の第１および第２の入力を、グランド（ＧＮＤ）及び選択されたワードライン１１６にそれぞれ接続する。選択されたビットライン１１８および１２０にアレイ電圧（Ｖａ）を印加する。上側にある選択されていないビットライン１１８全てに電圧Ｖ１を印加し、下側にある選択されていないビットライン１２０全てに電圧Ｖ２を印加する。Ｖ１＝Ｖ２＝ＧＮＤとする。あるいは、εをグランド（ＧＮＤ）よりもわずか数ミリボルト（たとえば、数十ミリボルト）だけ高い電位とし、Ｖ１＝εおよびＶ２＝−εとすることもできる。したがって、ＧＮＤ＜ε＜＜Ｖａとなる。このようにアレイ１１２の上側および下側部分にバイアスをかけることにより、寄生電流（ＩP10、ＩP20）がセンス電流（ＩS10およびＩS20）を妨害しなくなる。
【００３１】
　本ＭＲＡＭ装置は、軟らかい基準層を共有するデュアルビットメモリセルに限定されない。本ＭＲＡＭ装置は、硬い基準層を有するデュアルビットメモリセルの１つまたは複数のアレイを代わりに含むこともできる。
【００３２】
　次に、そのようなアレイのデュアルビットメモリセル７１０を示す図７を参照する。メモリセル７１０の第１のビット７１２は、スペーサ層７１２ａと、スペーサ層７１２ａの一方の側にあるデータ層７１２ｂと、スペーサ層７１２ａの他方の側にある硬い基準層７１２ｃとを含む。第２のビット７１４は、スペーサ層７１４ａと、スペーサ層７１４ａの一方の側にあるデータ層７１４ｂと、スペーサ層７１４ａの他方の側にある硬い基準層７１４ｃとを含む。ビット７１２および７１４が磁気トンネル接合である場合、スペーサ層７１２ａおよび７１４ａは絶縁性トンネル障壁であり、基準層７１２ｃおよび７１４ｃはピン止め層である。ピン止め層は、対象範囲内の磁界がかけられた場合に回転しないように固定された磁化の向きを有する。従って、データ層の磁化の向きは、２つの方向のうちのいずれか、すなわちピン止め層の磁化と同じ方向かピン止め層の磁化と反対の方向かのいずれかに向けることができる。
【００３３】
　ピン止め層の磁化の向きは、反強磁性（ＡＦ）ピンニング層（図示せず）によって固定することができる。ＡＦピンニング層は、ピン止め層の磁化を一方向に固定するための大きな交番磁界を与える。
【００３４】
　ワードライン７１６は両ビット７１２，７１４のそれぞれの基準層７１２ｃおよび７１４ｃに接続され、第１のビットライン７１８は第１のビット７１２のデータ層７１２ｂに接続され、第２のビットライン７２０は第２のビット７１４のデータ層７１４ｂに接続される。第１のビット７１２は２つの抵抗値状態を有し、第２のビット７１４は２つの抵抗値状態を有する。これら４つの抵抗値状態は検出可能に異なる。そのようなメモリセルのアレイは、図６ａおよび図６ｂに示した方法で読み出すことができる。
【００３５】
　本メモリセルは２ビットに限定されない。１メモリセル当たりの磁気抵抗素子を追加することにより、さらにビットを追加することができる。たとえば、３つの磁気抵抗素子を有するメモリセルは、３ビットを有し、８つの区別可能な抵抗値状態を有することになる。
【００３６】
　本発明は磁気トンネル接合に限定されない。本発明は、巨大磁気抵抗（ＧＭＲ）素子などの他のタイプの磁気抵抗素子も含む。ＧＭＲ装置は、ＴＭＲ装置と同じ基本構造を有するが、データ層と基準層が絶縁性トンネル障壁の代わりに導電性かつ非磁性の金属層で分離されている点が異なる。スペーサ層の金属の例としては、金、銀および銅が挙げられる。データ層と基準層の磁化ベクトルの相対的な向きは、ＧＭＲ装置の面内抵抗に影響を及ぼす。他のタイプの素子には、トップスピンバルブやボトムスピンバルブが含まれる。
【００３７】
　本発明のいくつかの特定の実施形態について説明および図示してきたが、本発明が説明および図示した特定の形態や部品配置に限定されることはない。そうではなく、本発明は特許請求の範囲にしたがって解釈される。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態による磁気記憶装置を示す図である。
【図１ａ】磁気記憶装置の異なる磁化の向きを示す図である。
【図１ｂ】磁気記憶装置の異なる磁化の向きを示す図である。
【図２】磁気記憶装置のデータ層および基準層についてのヒステリシスループを示す図である。
【図３】磁気記憶装置の書き込み動作を示す図である。
【図４】磁気記憶装置の読み出し動作を示す図である。
【図５】本発明の一実施形態によるＭＲＡＭ装置を示す図である。
【図６ａ】本発明の実施形態に従ってＭＲＡＭ装置を読み出すための方法を示す図である。
【図６ｂ】本発明の実施形態に従ってＭＲＡＭ装置を読み出すための方法を示す図である。
【図７】本発明の第２の実施形態による磁気記憶装置を示す図である。
【符号の説明】
【００３９】
１０，２０　磁気トンネル接合
１２，２２　データ層
１６，２４　トンネル障壁
１１０　ＭＲＡＭ装置
１１２　メモリセルアレイ
１１４　メモリセル
１１６　ワードライン
１１８，１２０　ビットライン
１２６　読み出し／書き込み回路
【図１】
2004096116.tif 000003
【図１ａ】
2004096116.tif 000004
【図１ｂ】
2004096116.tif 000005
【図２】
2004096116.tif 000006
【図３】
2004096116.tif 000007
【図４】
2004096116.tif 000008
【図５】
2004096116.tif 000009
【図６ａ】
2004096116.tif 000010
【図６ｂ】
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【図７】
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