(57)【要約】【課題】ＰＭＣセルを用いて、高集積度が可能であるとともに、低電圧および低消費電力での駆動も可能にする。【解決手段】素子分離領域２によってそれぞれ分離された回路形成領域を有する半導体基板１の回路形成領域に、適当間隔をあけてソース領域７およびドレイン領域８が設けられてソース領域７およびドレイン領域８間チャネル領域上にゲート絶縁膜３を介してゲート電極４が設けられたＭＯＳＦＥＴ構造を有しており、そのゲート電極４上に、シリサイド膜９および第１バリアメタル１１を介して、第１電極１２、電圧を印加することによって金属デンドライトが成長する金属デンドライトが成長するイオン導電体１３および第２電極１４が順番に積層してＰＭＣセルが形成されている。【選択図】　図１
2004096014.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域によってそれぞれ分離された回路形成領域を有する半導体基板の該回路形成領域に、適当な間隔をあけてソース領域およびドレイン領域が設けられて該ソース領域および該ドレイン領域間のチャネル領域上にゲート絶縁膜を介してゲート電極が設けられたトランジスタ構造を有する半導体不揮発性メモリセルにおいて、
該ゲート電極上に、第１電極と、電圧を印加することによって金属デンドライトが成長するイオン導電体と、第２電極とを順番に積層してプログラマブルメタライゼーションセル（ＰＭＣセル）が形成されていることを特徴とする半導体不揮発性メモリセル。
【請求項２】
前記ゲート電極の側面には酸化膜が形成され、該酸化膜の下方の前記半導体基板に、前記ドレイン領域および前記ソース領域に隣接するように低不純物濃度（ＬＤＤ）領域が形成されている請求項１に記載の半導体不揮発性メモリセル。
【請求項３】
前記第１電極、前記イオン導電体および前記第２電極の積層構造がバリア層によって被覆されている請求項１に記載の半導体不揮発性メモリセル。
【請求項４】
前記第１電極の下側および前記第２電極の上側にそれぞれ金属層が設けられている請求項３に記載の半導体不揮発性メモリセル。
【請求項５】
前記第１電極から前記第２電極に接触するまで前記イオン導電体に電圧を印加することにより、データ書き込みが実行される請求項１に記載の半導体不揮発性メモリセル。
【請求項６】
前記イオン導電体に印加される電圧の極性が反転されて、前記金属デンドライトの成長方向を逆方向にすることによって、データ消去が実行される請求項１に記載の半導体不揮発性メモリセル。
【請求項７】
前記ドレイン領域および前記第２電極間に、前記金属デントライドが成長する閾値電圧以下の電圧を印加し、前記ドレイン領域および前記ソース領域間を流れる電流値を検出することによって、データ読み出しが実行される請求項１に記載の半導体不揮発性メモリセル。
【請求項８】
前記イオン導電体に印加される電圧を制御して、前記第１電極から前記第２電極に向かって成長する金属デントライドの長さが制御される請求項５に記載の半導体不揮発性メモリセル。
【請求項９】
請求項１に記載の半導体不揮発性メモリセルがアレイ状に配置されるとともに、ワード線およびビット線が相互に平行に配置されて、ソース線が該ワード線および該ビット線に直交するように配置されており、各半導体不揮発性メモリセルの第２電極が該ワード線に接続され、各半導体不揮発性メモリセルのドレイン領域が該ビット線に接続され、各半導体不揮発性メモリセルのソース領域が該ソース線に接続されていることを特徴とする半導体不揮発性メモリ装置。
【請求項１０】
前記ワード線に所定の極性の電圧が印加され、前記ソース線に該所定の極性の電圧よりも低い電圧が印加されることにより、所定の半導体不揮発性メモリセルが選択され、該ワード線に共通に接続される他の半導体不揮発性メモリセルのそれぞれに接続されたソース線およびビット線に略同一の電圧がそれぞれ印加されることによって、該所定の半導体不揮発メモリセルのみにデータ書き込みが実行される請求項９に記載の半導体不揮発性メモリ装置。
【請求項１１】
前記ワード線に前記所定の極性の電圧とは異なる逆の極性の電圧が印加され、前記ソース線および前記ビット線に略同一の電圧が印加されることにより、所定の半導体不揮発性メモリセルが選択され、該ソース線または該ビット線のいずれかに接続される他の半導体不揮発性メモリセルのソース線またはビット線のいずれかに該逆の極性の電圧と略同一の電圧が印加されることによって、該所定の半導体不揮発性メモリセルにみのデータ消去が実行される請求項９に記載の半導体不揮発性メモリ装置。
【請求項１２】
素子分離領域によってそれぞれ分離された回路形成領域を有する半導体基板上にゲート絶縁膜を形成し、該回路形成領域の該ゲート絶縁膜上にゲート電極を形成する工程と、
該ゲート電極をマスクとして不純物を注入し、該回路形成領域にドレイン領域およびソース領域を形成する工程と、
該半導体基板上に該ゲート電極の周囲を被覆するように層間絶縁膜を形成し、該層間絶縁膜の表面を平坦化して、該ゲート電極の上面を露出させる工程と、
該ゲート電極上に第１電極、イオン導電体および第２電極を順番に積層する工程と、
を包含する半導体不揮発性メモリセルの製造方法。
【請求項１３】
前記第１電極、前記イオン導電体および前記第２電極の積層構造をフォトリソグラフィおよび異方性エッチングにて形成する請求項１２に記載の半導体不揮発性メモリセルの製造方法。
【請求項１４】
前記第１電極、前記イオン導電体および前記第２電極の積層構造をバリア層で被覆する請求項１２に記載の半導体不揮発性メモリセルの製造方法。
【請求項１５】
前記第１電極の下側および前記第２電極の上側にそれぞれバリアメタル層が設けられている請求項１２に記載の半導体不揮発性メモリセル。
【請求項１６】
前記バリア層がＳｉＮから成り、前記バリアメタル層がＴｉＮまたはＴａＮから成る請求項１４または１５に記載の半導体不揮発性メモリセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高集積化に適し、低電圧および低消費電力にて駆動できる半導体不揮発性メモリセル、半導体不揮発性メモリ装置および半導体不揮発性メモリセルの製造方法に関する。
【０００２】
【従来の技術】
情報通信機器、特に、携帯電話等の個人端末用小型情報機器の飛躍的な普及に伴い、これを構成するメモリ素子およびロジック素子には、１チップに対する高集積度、データの高速処理、低消費電力駆動等、さらなる高性能化が要求されている。
【０００３】
このような状況において、不揮発性メモリの大容量に伴う高集積化等の技術は、可動部の存在等により本質的に高集積化、高速化、低消費電力化等が困難な磁気ハードディスクに対する相補的な技術としてますます重要視されている。
【０００４】
半導体記憶装置である半導体不揮発性メモリとしては、フラッシュメモリおよびＦｅＲＡＭ（強誘電体不揮発性メモリ）が実用化されており、さらなる高性能化に向けて活発に研究開発が行われている。しかし、フラッシュメモリおよびＦｅＲＡＭは、日経マイクロデバイス２００２年２月号Ｐ８９〜Ｐ９９（日経ＢＰ社刊）において、以下に示すような動作原理、構造、使用材料等に基づく問題点を有することが示されている。
【０００５】
フラッシュメモリは、ＭＯＳＦＥＴを有し、ＭＯＳＦＥＴの浮遊ゲートに電荷が蓄積され、高密度にメモリセルが集積された不揮発性メモリである。フラッシュメモリのメモリセルサイズは、４〜８Ｆ２（Ｆ：最小加工寸法）と小さい。フラッシュメモリは、データ読み出しモードでは低電圧で動作しアクセス速度は中程度であるが、データ書き込みモードでは５〜１２Ｖと高い動作電圧を必要とし消費電力が大きく、データ書き込み速度は遅くミリ秒の単位であり、またデータ消去モードでもデータ消去速度は遅く秒の単位である。
【０００６】
フラッシュメモリのデータ書き換え回数は、１０万（１０５）回〜１００万（１０６）回が限界である。フラッシュメモリのチップ面積効率、すなわち周辺回路に対するメモリコアの占有面積の比は、主に、高電圧を発生する回路を必要とするために、ＤＲＡＭと比較すると大きくなる。
【０００７】
ロジック回路とフラッシュメモリとをチップ上に混載する場合には、フラッシュメモリのデータ保持のため、ロジック用トランジスタより厚いゲート酸化膜が必要となり、基本的なロジックＬＳＩのプロセスに対してフラッシュメモリ用の複雑なプロセスを追加しなければならない。また、フラッシュメモリセルは、データ保持特性を確保するためスケーリング上の制約が厳しい。
【０００８】
一方、ＦｅＲＡＭは、強誘電体キャパシタとトランジスタを組み合わせたメモリセルを構成し、ＤＲＡＭセルと良く似た構造である。ＦｅＲＡＭは、強誘電体キャパシタに電荷が蓄積される不揮発性メモリであるが、データ読出し時に記憶しているデータを破壊するため、データ読み出しを行う毎に再データ書き込みが必要となる。データ書き換え回数は、有限（１０９回〜１０１２回）であり、動作速度は中程度ある。ＦｅＲＡＭは、強誘電体材料が水素に反応しやすいこと、セルの面積とセルの印加電圧とのスケーリングが難しいこと等多くの問題がある。
【０００９】
上記以外の半導体不揮発性メモリとして、磁気ランダムアクセスメモリ（ＭＲＡＭ）と相変化メモリが実用化に向けて研究開発が行われている。
【００１０】
ＭＲＡＭは、磁性体からなる微小な記憶担体を規則的にチップ上に配置し、各記憶担体にアクセスできるような配線を施した構造を有する磁気情報記憶素子である。データ書き込みおよびデータ読み出しは、それぞれの記憶担体の上方に配置した選択用導線であるワード線および読み出し用導線であるビット線の両方に電流を流すことにより発生する磁界を用いて、記憶担体を構成する磁性体の磁化を制御することにより行う。ＭＲＡＭは、磁気モーメントの回転により記憶を行うため、データ書き換え回数が実質的に無制限である。また、ＭＲＡＭは、高電圧を必要としない、または、作製に多くの工数を要する酸化物も殆ど使用しないという特長を有するが、磁化反転に必要な磁界を発生させるためにミリアンペア（ｍＡ）単位の大電流をワード線とビット線に流す必要があり消費電力が増大する（ＩＥＥＥ　ＩＳＳＣＣ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒ，　ｖｏｌ．４３８　ｐｐ１２２−１２３，　２００１）。
【００１１】
一方、相変化メモリは、カルコゲナイドと呼ばれる材料を使う。この材料は、ＣＤ−Ｒ（Ｃｏｍｐａｃｔ　Ｄｉｓｃ−Ｒｅｃｏｒｄａｂｌｅ）およびＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｉｄｅｏ　Ｄｉｓｃ、または、Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ）にて使用されており大量生産の実績がある。ＣＤ−Ｒでは、半導体レーザーのレーザー光を用いてデータ書き込みおよびデータ読み出しを行うが、相変換メモリは、抵抗加熱によってアモルファス状態および結晶状態の間で抵抗値を変化させ、アモルファス状態および結晶状態での２つの抵抗値の違いを測定してデータを読み出す。しかし、日経マイクロデバイス２００２年３月号Ｐ６５〜Ｐ７８（日経ＢＰ社刊）に開示されているように、カルコゲナイドを高温状態でアモルファス化させるには、読み出し用導線であるビット線にミリアンペア（ｍＡ）単位の大電流を流す必要があり、消費電力が増大する。
【００１２】
このように、現在、前述した半導体不揮発性メモリでは、高集積化、低電圧駆動、低消費電力等の要求を満足するものではなく、製造面においても論理回路と半導体不揮発性メモリとをチップ上に混載させる際に、半導体不揮発性メモリのプロセスとロジックＬＳＩのプロセスとの整合性について大きな相違点が存在する。このため、使用面および製造面において、上記の要求を満足する半導体不揮発性メモリが産業の発展上必要となる。
【００１３】
このような要求を満足する可能性のある半導体不揮発性メモリの記憶担体としては、特表２０００―５１２０５８号公報（特許文献１）および特表２００１―５２５６０６号公報（特許文献２）によって開示されているプログラマブルメタライゼーションセル（Ｐｒｏｇｒａｍｍａｂｌｅ　ＭｅｔａｌｌｉｚａｔｉｏｎＳｅｌｌ、以下ＰＭＣセルと記す）が知られている。以下、上記公報に開示されているＰＭＣセルについて説明する。
【００１４】
図６は、ＰＭＣセルの斜視図である。図６に示すように、ＰＭＣセル１００は、例えば、銀イオンのような金属イオン等を含むカルコゲナイドガラスから形成される硫黄ヒ素のようなイオン導電体１１０と、イオン導電体１１０を挟むようにイオン導電体１１０の両側の表面上にそれぞれ配置された電極１２０および１３０とを有している。この場合、例えば、電極１２０が負電極、電極１３０が正電極になっている。電極１２０および１３０は、イオン導電体１１０の各表面上にて相互に対向するようにそれぞれ配置され、イオン導電体１１０内に金属イオンの輸送のための電界を形成する導電材料によってそれぞれ形成されている。
【００１５】
電極１２０および電極１３０間が所定の電位差になるように、電極１２０に負電圧および電極１３０に正電圧が印加されると、イオン導電体１１０に樹枝性結晶である金属デンドライト１４０が、負電極である電極１２０から正電極である電極１３０に向かって速い成長速度にて成長する。金属デンドライト１４０は、イオン導電体１１０内を貫通して電極１３０に接触することにより、電極１２０および電極１３０間が短絡状態になるまでまで完全に成長し、これにより電気回路が形成される。
【００１６】
図７は、イオン導電体１１０に対する印加電圧と、金属デンドライト１４０の成長により電極１２０および電極１３０間が短絡（ショート）するまでの時間との関係を示すグラフである。
【００１７】
図７に示すように、イオン導電体１１０に対する印加電圧が高くなると、電極１２０および電極１３０間が短絡するまでの時間が短くなり、金属デンドライト１４０の成長速度が速くなる。逆に、イオン導電体１１０に対する印加電圧が低くなると、電極１２０および電極１３０間が短絡するまでの時間が長くなり、金属デンドライト１４０の成長速度が遅くなる。これにより、金属デンドライト１４０の成長速度は、電圧および時間の関数として表される。
【００１８】
金属デンドライト１４０の成長は、電極１３０に接触する前に、電極１２０および電極１３０間のイオン導電体１１０に対する印加電圧を除去することによって停止され、印加電圧の除去後も成長した金属デンドライト１４０の状態が完全に保持される。金属デンドライト１４０の成長が電極１３０に接触する前に、イオン導電体１１０（電極１２０および電極１３０）に対する印加電圧の極性が反転すると、金属デンドライト１４０の成長は、直ちに停止され、それと同時に電極１２０に向かって後退する。すなわち、金属デンドライト１４０は、イオン導電体１１０の電極１２０および電極１３０間に電圧が印加されて成長を始めると、電圧の印加が停止されても金属デンドライト１４０の成長状態が完全に保持される不揮発性を示し、印加する電圧の極性を反対にすることによって、その成長状態が成長した方向と逆の方向に後退する。
【００１９】
また、金属デンドライト１４０は、イオン導電体１１０の電極１２０および電極１３０間に電圧が印加されて成長し長さが変化することによって、電極１２０および電極１３０間の抵抗値および容量値が変化する。
【００２０】
図８および９は、それぞれイオン導電体１１０の電極１２０および電極１３０間の抵抗値および容量値と、電極１２０および電極１３０間に電圧パルスを印加する時間との関係をそれぞれ示すグラフである。
【００２１】
図８に示すように、イオン導電体１１０に電圧パルスが印加され、金属デンドライト１４０が成長するとともに、電極１２０および電極１３０間の抵抗値は、時間経過とともに減少し、図９に示すように、イオン導電体１１０の電圧パルスが印加され、金属デンドライト１４０が成長するとともに、電極１２０および電極１３０間の容量値は、時間経過とともに増加する。この結果、イオン導電体１１０の電極１２０および電極１３０間の抵抗値および容量値は、電極１２０および電極１３０間に電圧パルスが印加されることによって短時間に著しい変化を示す。
【００２２】
したがって、ＰＭＣセル１００は、金属デンドライト１４０の成長状態をイオン導電体１１０の電極１２０および電極１３０間の抵抗値および容量値によって検出すれば半導体不揮発性メモリ装置の記憶担体として利用できる。
【００２３】
ここで、特表２０００―５１２０５８号公報および特表２００１―５２５６０６号公報の特許出願人であるアクソンテクノロジーズコーポレイションのホームページ（ｈｔｔｐ：／／ｗｗｗ．ａｘｏｎｔｃ．ｃｏｍ／　２００２年４月時点）に掲載されていた直近の資料では、厚み０．８ミクロンのＡｇ／Ｇｅ／Ｓｅから成るＰＭＣデバイスにおいて、イオン導電体に対する印加電圧が０．１８［Ｖ］で金属デンドライトが成長を開始し、抵抗値または容量値が変化することを示し、さらに、データ書き込み速度およびデータ消去速度もサブ１０ナノ秒であることが示されている。このように、ＰＭＣデバイスは、加工技術においてセルサイズを制限をうけるが、高集積度、低電圧駆動、低消費電力等が実現できるメモリデバイスに適している。
【００２４】
【特許文献１】
特表２０００―５１２０５８号公報（第１８―１９頁、第２―３図）
【特許文献２】
特表２００１―５２５６０６号公報（第９―１１頁、第１Ａ図）
【００２５】
【発明が解決しようとする課題】
しかしながら、上記特許公報およびホームページには、ＰＭＣセルの記憶担体としての構造および製造方法に関してのみ開示されており、実際にＰＭＣセルを使用して記憶装置として動作させる内容に関しては全く言及されていない。
【００２６】
本発明は、上記問題を解決するものであり、その目的は、ＰＭＣセルを用いて高集積度が可能であり、低電圧および低消費電力での駆動も可能となる半導体不揮発性メモリセル、半導体不揮発性メモリ装置および半導体不揮発性メモリセルの製造方法を提供することにある。
【００２７】
【課題を解決するための手段】
本発明の半導体不揮発性メモリセルは、素子分離領域によってそれぞれ分離された回路形成領域を有する半導体基板の該回路形成領域に、適当な間隔をあけてソース領域およびドレイン領域が設けられてソース領域およびドレイン領域間のチャネル領域上にゲート絶縁膜を介してゲート電極が設けられたトランジスタ構造を有する半導体不揮発性メモリセルにおいて、ゲート電極上に、第１電極と、電圧を印加することによって金属デンドライトが成長するイオン導電体と、第２電極とを順番に積層してプログラマブルメタライゼーションセル（ＰＭＣセル）が形成されているものであり、そのことにより上記目的が達成される。
【００２８】
また、好ましくは、本発明の半導体不揮発性メモリセルは、ゲート電極の側面には酸化膜が形成され、酸化膜の下方の半導体基板に、ドレイン領域およびソース領域に隣接するように低不純物濃度（ＬＤＤ）領域が形成されている。
【００２９】
さらに、好ましくは、本発明の半導体不揮発性メモリセルは、第１電極、イオン導電体および第２電極の積層構造がバリア層によって被覆されている。
【００３０】
さらに、好ましくは、本発明の半導体不揮発性メモリセルは、第１電極の下側および前記第２電極の上側にそれぞれ金属層が設けられている。
【００３１】
さらに、好ましくは、本発明の半導体不揮発性メモリセルは、第１電極から前記第２電極に接触するまで前記イオン導電体に電圧を印加することにより、データ書き込みが実行される。
【００３２】
さらに、好ましくは、本発明の半導体不揮発性メモリセルは、イオン導電体に印加される電圧の極性が反転されて、金属デンドライトの成長方向を逆方向にすることによって、データ消去が実行される。
【００３３】
さらに、好ましくは、本発明の半導体不揮発性メモリセルは、ドレイン領域および第２電極間に、金属デントライドが成長する閾値電圧以下の電圧を印加し、ドレイン領域およびソース領域間を流れる電流値を検出することによって、データ読み出しが実行される。
【００３４】
さらに、好ましくは、本発明の半導体不揮発性メモリセルは、イオン導電体に印加される電圧を制御して、第１電極から第２電極に向かって成長する金属デントライドの長さが制御される。
【００３５】
本発明の半導体不揮発性メモリ装置は、請求項１に記載の半導体不揮発性メモリセルがアレイ状に配置されるとともに、ワード線およびビット線が相互に平行に配置されて、ソース線がワード線およびビット線に直交するように配置されており、各半導体不揮発性メモリセルの第２電極がワード線に接続され、各半導体不揮発性メモリセルのドレイン領域がビット線に接続され、各半導体不揮発性メモリセルのソース領域がソース線に接続されているものであり、そのことにより上記目的が達成される。
【００３６】
また、好ましくは、本発明の半導体不揮発性メモリ装置は、ワード線に所定の極性の電圧が印加され、ソース線に所定の極性の電圧よりも低い電圧が印加されることにより、所定の半導体不揮発性メモリセルが選択され、ワード線に共通に接続される他の半導体不揮発性メモリセルのそれぞれに接続されたソース線およびビット線に略同一の電圧がそれぞれ印加されることによって、所定の半導体不揮発メモリセルのみにデータ書き込みが実行される。
【００３７】
さらに、好ましくは、本発明の半導体不揮発性メモリ装置は、ワード線に所定の極性の電圧とは異なる逆の極性の電圧が印加され、ソース線およびビット線に略同一の電圧が印加されることにより、所定の半導体不揮発性メモリセルが選択され、ソース線またはビット線のいずれかに接続される他の半導体不揮発性メモリセルのソース線またはビット線のいずれかに逆の極性の電圧と略同一の電圧が印加されることによって、所定の半導体不揮発性メモリセルにみのデータ消去が実行される。
【００３８】
本発明の半導体不揮発性メモリセルの製造方法は、素子分離領域によってそれぞれ分離された回路形成領域を有する半導体基板上にゲート絶縁膜を形成し、回路形成領域のゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極をマスクとして不純物を注入し、回路形成領域にドレイン領域およびソース領域を形成する工程と、半導体基板上に該ゲート電極の周囲を被覆するように層間絶縁膜を形成し、層間絶縁膜の表面を平坦化して、ゲート電極の上面を露出させる工程と、ゲート電極上に第１電極、イオン導電体および第２電極を順番に積層する工程と、を包含することにより上記目的が達成される。
【００３９】
また、好ましくは、本発明の半導体不揮発性メモリセルの製造方法は、第１電極、イオン導電体および第２電極の積層構造をフォトリソグラフィおよび異方性エッチングにて形成する。
【００４０】
さらに、好ましくは、本発明の半導体不揮発性メモリセルの製造方法は、第１電極、イオン導電体および第２電極の積層構造をバリア層で被覆する。
【００４１】
さらに、好ましくは、本発明の半導体不揮発性メモリセルの製造方法は、第１電極の下側および第２電極の上側にそれぞれバリアメタル層が設けられている。
【００４２】
さらに、好ましくは、本発明の半導体不揮発性メモリセルの製造方法は、バリア層がＳｉＮから成り、バリアメタル層がＴｉＮまたはＴａＮから成る。
【００４３】
上記構成により、以下、その作用を説明する。
【００４４】
本発明の半導体不揮発性メモリセルは、半導体基板上に通常のロジックＬＳＩプロセスを用いてＭＯＳＦＥＴを作製し、ＭＯＳＦＥＴのゲート領域上にＰＭＣセルを作製することによって、ロジックＬＳＩプロセスに複雑なプロセスを追加する必要がないために、ロジックＬＳＩプロセスとの整合性が良い。
【００４５】
すなわち、本発明の半導体不揮発性メモリセルは、ＭＯＳＦＥＴにＬＤＤ領域が設けられているために、ゲート領域の間隔に最小加工寸法を使用でき、また、メモリセルの記憶担体としてＰＭＣセルが設けられているために、動作時に電源電圧以上の電圧を必要とせず、データ書き込み動作およびデータ消去動作においても直流電流が殆ど流れないため、消費電力を大きく抑制することができる。これにより、本発明の半導体不揮発性メモリセルは、１チップに対する高集積度、低電圧および低消費電力での駆動が実現でき、製造工程においてロジックＬＳＩプロセスとの整合性も良くなる。
【００４６】
また、本発明の半導体不揮発性メモリセルは、データ書き込みおよびデータ消去の処理時間がサブ１０ナノ秒と速いため、データの高速処理も可能となる。
【００４７】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００４８】
本発明の半導体不揮発性メモリセルは、所定の半導体基板上にＭＯＳＦＥＴが形成され、そのＭＯＳＦＥＴのゲート電極上にＰＭＣセルが積層された構造を有している。
【００４９】
図１は、本発明の実施形態である半導体不揮発性メモリセルの要部を示す断面図である。
【００５０】
図１に示す半導体不揮発性メモリセルは、半導体基板１の所定の位置に複数の素子分離領域２が半導体基板１の表面から露出するように埋め込まれている。素子分離領域２によって分離された回路形成領域であるチャネル領域にＭＯＳＦＥＴが形成されている。ＭＯＳＦＥＴが形成されているチャネル領域における半導体基板１の表層部には、コバルトとシリコンとから成るシリサイド膜９が、適当な間隔を形成した状態で半導体基板１の表面から露出するようにそれぞれ形成されている。各シリサイド膜９の下方にソース領域７およびドレイン領域８がそれぞれ形成されている。半導体基板１には、ソース領域７およびドレイン領域８間に、ソース領域７およびドレイン領域８にそれぞれ隣接する表層部に低不純物領域であるＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域５がそれぞれ設けられている。各ＬＤＤ領域５間の半導体基板１上には、ゲート酸化膜３を介してポリシリコンから成るゲート電極４が形成されている。ゲート電極４の上面は、コバルトとシリコンとから成るシリサイド膜９が積層されており、ゲート電極４の各側面は、酸化膜のＳｉＯ２から成るサイドウォール６でそれぞれ覆われている。半導体基板１上の全面には、ゲート電極４の周囲を埋め込むように第１層間絶縁膜１０が形成されている。第１層間絶縁膜１０の表面は、ゲート電極４上のシリサイド膜９の上面と同一になっている。各サイドウォール６は、ソース領域７およびドレイン領域８にそれぞれ隣接して設けられた各ＬＤＤ領域５上にそれぞれ形成されている。
【００５１】
ゲート電極４上は、ＰＭＣセル領域になっており、ゲート電極４の上面に形成されているシリサイド膜９上には、ＴｉＮから成る第１バリアメタル１１、Ａｇから成る第１電極１２、Ａｇ／ＳｅＧｅから成るイオン導電体１３、Ａｇから成る第２電極１４およびＴｉＮから成る第２バリアメタル１５が順番に積層されている。ＰＭＣセル領域および第１層間絶縁膜１０は、例えば、ＳｉＮ膜から成るバリア層１６によって被覆されている。バリア層１６上には、ＰＭＣセル領域を埋め込むように第２層間絶縁膜１７が形成されている。第２層間絶縁膜１７の表面は、平坦になっている。
【００５２】
ＭＯＳＦＥＴが形成されているチャネル領域のソース領域７のシリサイド膜９上には、シリサイド膜９の表面が露出するように第１層間絶縁膜１０から第２層間絶縁膜１７の間にコンタクトホール１８が形成され、コンタクトホール１８には、タングステンプラグ１９が埋め込まれている。そして、タングステンプラグ１９および第２層間絶縁膜１７上にＡｌ膜から成る配線層２０が形成されている。
【００５３】
このような構成の半導体不揮発性メモリセルは、半導体基板１上に通常のロジックＬＳＩプロセスを用いてＭＯＳＦＥＴを作製し、ＭＯＳＦＥＴのゲート電極上にＰＭＣセルを作製することによって形成されるために、ロジックＬＳＩプロセスに複雑なプロセスを追加する必要がないために、ロジックＬＳＩプロセスとの整合性が良く、１チップに対する高集積度、データの高速処理、低電圧および低消費電力での駆動が実現できる。
【００５４】
次に、上記ＰＭＣセルを用いた本発明の半導体不揮発性メモリセル（以下、メモリセルと記述する）の動作について説明する。
【００５５】
図２は、図１に示す本発明のメモリセルの等価回路を表す回路図である。図２に示すメモリセルは、チャネル領域２１、ゲート絶縁膜３、ポリシリコンのゲート電極４から成るＭＯＳＦＥＴのゲートキャパシタＣｏｘと、コントロールゲート電極２６に接続されているＰＭＣ上部電極である第２電極１４、ＰＭＣ下部電極である第１電極１２、第２電極１４および第１電極１２間に配置されたイオン導電体（図示せず）から成るＰＭＣセルのキャパシタＣｐｍｃとの直列回路が形成されている。ＭＯＳＦＥＴは、ソース拡散領域７およびドレイン拡散領域８がチャネル領域２１の両側にそれぞれ配置されている。このＭＯＳＦＥＴは、ＰＭＣセルの電気的状態を検出し情報を読み出すために用いられる。
【００５６】
コントロールゲート電極２６に接続された第２電極１４とチャネル領域２１との間に印加される電圧をＶｃｃ、第２電極１４および第１電極１２間のＰＭＣセルのキャパシタＣｐｍｃに加わる電圧をＶｐｍｃ、ゲート電極４およびチャネル領域２１間のＭＯＳＦＥＴのゲートキャパシタＣｏｘに加わる電圧をＶｃｈとすると、
Ｖｐｍｃ＝｛Ｃｏｘ／（Ｃｏｘ＋Ｃｐｍｃ）｝×Ｖｃｃ・・・（１）
Ｖｃｈ　＝｛Ｃｐｍｃ／（Ｃｏｘ＋Ｃｐｍｃ）｝×Ｖｃｃ・・（２）
Ｖｃｃ　＝Ｖｐｍｃ＋Ｖｃｈ　　　　　　　　　　　　・・・（３）
の関係式が成り立つ。
【００５７】
本発明のメモリセルのデータ書き込みの場合には、ＰＭＣセルの第２電極１４および第１電極１２間に閾値電圧（Ｖｔｈ）以上の電圧パルスが印加されると、ＰＭＣセルのイオン導電体内部にて金属デンドライトが低電圧側の電極から高電圧側の電極に向かって成長する。ここで、閾値電圧（Ｖｔｈ）は、ＰＭＣセルのイオン導電体に金属デンドライトが成長し始める第２電極１４および第１電極１２間の限界電圧である。Ｖｔｈの値は、イオン伝導材料および導電金属イオン濃度に依存する。各メモリセルの初期状態では、第２電極１４およびチャネル領域２１の間に印加されたＶｃｃに対して、ＰＭＣセルのキャパシタＣｐｍｃに加わるＶｐｍｃがＶｔｈ以上に分圧されるカップリング比となるようにＰＭＣセルのキャパシタＣｐｍｃの値が設定される。
【００５８】
このＰＭＣセルのキャパシタＣｐｍｃの初期値は、製造工程において、ＰＭＣセルの電気的特性が同じであれば、イオン導電体の厚みまたは面積を調整することによって設定することができる。
【００５９】
ＰＭＣセルのキャパシタＣｐｍｃのにＶｔｈ以上の電圧パルスが印加されると、図９に示すようにＰＭＣセルのキャパシタＣｐｍｃの容量値が増大するため、式（１）よりＶｐｍｃは低下する。また、図８に示すように金属デンドライトの成長に伴いＰＭＣセルの第２電極１４および第１電極１２間の電気抵抗値も低下し、所定の印加時間後には、金属デンドライトが低電圧側の電極（例えば負電極）から高電圧側の電極（例えば正電極）に接触し、ＰＭＣセルの第２電極１４および第１電極１２間が電気的に導通状態になるため、Ｖｐｍｃ＝０となり、式（３）よりＶｃｈは、
Ｖｃｈ　＝Ｖｃｃ　　　　　　・・・（４）
となる。
【００６０】
したがって、本発明のメモリセルは、ＰＭＣセルの第２電極１４および第１電極１２間の導通状態または絶縁状態によって、ＭＯＳＦＥＴのゲートキャパシタＣｏｘに加わる電圧Ｖｃｈがそれぞれ式（４）または式（２）で示す値になるために、データ格納状態を判定する場合、例えば「０」、「１」の２つの状態（二値）を保持することができる。以上のようにして、本発明のメモリセルに対するデータ書き込みが実行される。
【００６１】
本発明のメモリセルのデータ消去の場合は、データ書き込み動作とは逆に、ＰＭＣセルの第２電極１４および第１電極１２へ印加する電圧の極性を入れ替えて、電圧パルスを印加することによって、イオン導電体内に成長した金属デンドライトが逆方向に後退し、第２電極１４および第１電極１２間が絶縁状態になる。これにより、ＰＭＣセル内に記憶されていた情報が消去され、本発明のメモリセルに対するデータ消去が実行される。
【００６２】
本発明のメモリセルのデータ読み出しの場合には、データ書き込み時の第２電極１４および第１電極１２への電圧パルス印加後もイオン導電体内に成長した金属デンドライトの成長状態が不揮発で保持される。このため、ＭＯＳＦＥＴのゲート電極４およびチャネル領域２１間に印加される電圧は、金属デンドライトの成長の有無によりＰＭＣセルの第２電極１４および第１電極１２間の導通状態または絶縁状態のいずれかによって、それぞれ式（４）または式（２）を満足する値となる。この場合、式（４）および式（２）のＶｃｈをそれぞれＶｃｈ１およびＶｃｈ２とすると、これらのＶｃｈ１およびＶｃｈ２は、チャネル領域２１の電圧値を基準としてＭＯＳＦＥＴのゲート電極４に印加される。
【００６３】
図３は、図２に示すＭＯＳＦＥＴの電流−電圧（ドレイン電流：Ｉｄｓ−ゲート電圧：Ｖｇｓ）特性を示すグラフである。
【００６４】
図３に示すように、ＭＯＳＦＥＴのゲート電圧の値を上記Ｖｃｈ１およびＶｃｈ２とすると、それらのゲート電圧の値に対応するドレイン電流の値は、それぞれＩｄｓ１およびＩｄｓ２となり、メモリセルは、Ｉｄｓ１とＩｄｓ２との電流差に基づいてメモリセル内のＰＭＣセルに格納されている情報「０」または「１」のデータ読み出しを行う。ここで、メモリセルのデータ読み出し時に、イオン導電体内の金属デントライドが成長しないように、第２電極１４とドレイン領域８との間に印加されるＶｃｃを、イオン導電体内に金属デンドライトが成長し始める閾値電圧Ｖｔｈ以下にする必要がある。すなわち、ドレイン領域７および第２電極１４間に、金属デントライドが成長する閾値電圧以下の電圧を印加し、ドレイン領域８およびソース領域７間を流れる電流値を検出することによって、本発明のメモリセルのデータ読み出しが実行される。
【００６５】
また、メモリセル内のＰＭＣセルへのデータ書き込み電圧パルスの印加時間を制御し、金属デンドライトの長さを変化させることによって、ＰＭＣセルのキャパシタＣｐｍｃを任意の値に設定することができる。
【００６６】
さらに、式（２）からＣｐｍｃの値の変化によって、ゲートキャパシタＣｏｘに加わるＶｃｈの値も変化し、これにより、１つのメモリセル内のＰＭＣセルに多値の情報を書き込むことが可能となる。すなわち、ＰＭＣセルのキャパシタＣｐｍｃのにＶｔｈ以上の電圧パルスが印加されると、図９に示すように電圧パルスの印加時間の増加とともに容量値（Ｃｐｍｃ）も増加するため、この容量値（Ｃｐｍｃ）の許容変動範囲内に複数の比較用の基準容量値を設け、各情報に対応するそれぞれの容量値（Ｃｐｍｃ）をそれぞれ所定値に設定するように電圧パルスの印加時間を制御すれば、それぞれの容量値（Ｃｐｍｃ）を複数の基準容量値と比較することによって、複数の情報を判定することが可能となる。
【００６７】
実際に、本発明のメモリセルを動作させるためには、アレイ状に複数のメモリセルを配置した半導体不揮発性メモリ装置であるメモリセルアレイを構成する必要がある。
【００６８】
図４は、本発明のメモリセルを用いたメモリセルアレイの一例を示す構成図である。
【００６９】
図４に示すメモリセルアレイは、４本のワード線ＷＬ１〜４、４本のビット線ＢＬ１〜４、４本のソース線ＳＬ１〜４およびそれらの各線にアレイ状に接続された１６個のメモリセルを有する。
【００７０】
各メモリセルのＰＭＣセル部の第２電極１４は、ワード線ＷＬ１〜４にそれぞれ接続されており、各メモリセルのＭＯＳＦＥＴ部のドレイン領域８およびソース領域７がそれぞれビット線ＢＬ１〜４およびソース線ＳＬ１〜４に接続されている。メモリセルアレイの各メモリセルは、それぞれ制御電圧が印加されたワード線ＷＬ１〜４およびビット線ＢＬ１〜４によって選択され、データ書き込み、データ消去およびデータ読み出しが実行される。
【００７１】
図４に示すメモリセルアレイのデータ書き込み動作は、例えばメモリセル２８が選択された場合、ワード線ＷＬ２に制御電圧（例えば、１．０Ｖ）が印加され、ソース線ＳＬ２に基準電圧（例えば、低電圧の０Ｖ）が印加される。この場合、ワード線ＷＬ２およびソース線ＳＬ２間の電圧は、メモリセル２８内に設けられたＰＭＣセルの第２電極１４および第１電極１２間に、前述したＰＭＣセルの閾値電圧Ｖｔｈ以上の所定の電圧が印加されるように設定される。
【００７２】
これにより、メモリセル２８のＰＭＣセル内のイオン導電体に金属デンドライトが成長するとともに、ＰＭＣセルの第２電極１４および第１電極１２間の容量値および電気抵抗値が変化し、ＰＭＣセルの閾値電圧Ｖｔｈ以上の所定の電圧に対応する不揮発状態のデータ（情報）がメモリセル２８に書き込まれる。ここで、ワード線ＷＬ２の制御電圧が共通に印加されるメモリセル２９は、ビット線ＢＬ２およびソース線ＳＬ３に制御電圧（例えば、１．０Ｖ）が印加され、ソース拡散領域７およびドレイン拡散領域８のそれぞれの空乏層が接続される。このため、メモリセル２９は、チャネル領域の電位がデータ書き込みを行うために選択されたメモリセル２８より上昇し、データ書き込みが実行されないように設定される。
【００７３】
同様に、同一のワード線ＷＬ２およびビット線ＢＬ２に接続されるメモリセル２７および３０についても、メモリセル２７はビット線ＢＬ２およびソース線ＳＬ１に制御電圧（例えば、１．０Ｖ）が印加され、メモリセル３０はビット線ＢＬ２およびソース線ＳＬ４に制御電圧（例えば、１．０Ｖ）が印加され、メモリセル２７および３０のどちらも、チャネル領域の電位がデータ書き込みを行うために選択されたメモリセル２８より上昇し、データ書き込みが実行されないように設定される。
【００７４】
図４に示すメモリセルアレイのデータ消去動作は、例えばメモリセル２８が選択された場合、ワード線ＷＬ２に基準電圧（例えば、低電圧の０Ｖ）が印加され、ビット線ＢＬ２およびソース線ＳＬ２に制御電圧（例えば、１．０Ｖ）が印加される。この場合、ＰＭＣセルの第２電極１４および第１電極１２間に、データ書き込み動作時とは逆極性の電圧が印加されるように、第２電極１４および第１電極１２の電位が設定される。これにより、データ書き込み動作によって、メモリセル２８のＰＭＣセル内のイオン導電体に成長していた金属デンドライトが逆方向に後退し、メモリセル２８に書き込まれていた情報（データ）が消去される。ここで、ビット線ＢＬ２に制御電圧が印加されるメモリセル２７、２９および３０には、ソース線ＳＬ２に基準電圧（例えば、低電圧の０Ｖ）を印加し、ソース線ＳＬ２に制御電圧が印加されるメモリセル３１、３２および３３には、ビット線ＢＬ２に基準電圧（例えば、低電圧の０Ｖ）を印加することによって、メモリセル２７、２９、３０、３１、３２および３３のいずれも、チャネル領域の電位がデータ消去を行うために選択されたメモリセル２８より上昇せず、データ消去が実行されないように設定される。
【００７５】
尚、上記メモリアレイのデータ書き込み動作およびデータ消去動作において、各メモリセルに直流電流が殆ど流れないため、メモリアレイの動作時の消費電力が大きく抑制できる。
【００７６】
図４に示すメモリセルアレイのデータ読み出し動作は、例えばメモリセル２８が選択された場合、ワード線ＷＬ２およびビット線ＢＬ２に所定の制御電圧が印加されメモリセル２８のデータ読み出しが実行される。この場合、メモリセル２８に対するデータ読み出し動作によって、メモリセル２８自身にデータ書き込みが行われないように、ワード線ＷＬ２の制御電圧を低電圧（例えば、０．２Ｖ）に設定しなければならない。
【００７７】
例えば、ワード線ＷＬ２およびビット線ＢＬ２にそれぞれ０．２Ｖの制御電圧を印加することによってメモリセル２８を選択し、ソース線ＳＬ２には基準電圧（例えば、低電圧の０Ｖ）を印加する。この時、ＭＯＳＦＥＴのゲート電極４には、ワード線ＷＬ２に印加された制御電圧をＰＭＣセルのキャパシタＣｐｍｃとＭＯＳＦＥＴのゲートキャパシタＣｏｘとによって分割された電圧が印加され、この電圧はＰＭＣセル内のイオン導電体の金属デンドライトの成長状態によって異なる値を示す。
【００７８】
図３に示すように、この異なる電圧値をＶｃｈ１およびＶｃｈ２とすると、ＭＯＳＦＥＴのドレイン拡散領域８にはＶｃｈ１およびＶｃｈ２に対応してそれぞれＩｄｓ１およびＩｄｓ２の異なる電流として現れる。この異なる電流Ｉｄｓ１およびＩｄｓ２を例えば電圧値に変換し、メモリセルアレイの外部に設けられた比較回路（図示せず）によって、所定の基準電圧値と比較して、「０」または「１」の情報としてデータ読み出しが実行される。さらに、所定の基準電圧値を複数設けることにより、多値情報のデータ読み出しも可能となる。
【００７９】
次に、本発明のメモリセルの製造方法を説明する。
【００８０】
図５（ａ）〜（ｇ）は、それぞれ本発明のメモリセルの製造方法における各工程を説明するための断面図である。
【００８１】
まず、図５（ａ）に示すように、通常のＣＭＯＳプロセス工程を用いてＳｉ（シリコン）等の半導体基板１にＭＯＳＦＥＴを形成する。半導体基板１の上部に、素子分離領域２を半導体基板１の表面から露出するように形成し、素子分離領域２によって分離された半導体基板１の回路形成領域であるチャネル領域にイオン注入を行う。この回路形成領域がＭＯＳＦＥＴ領域となる。その後、半導体基板１上に、熱酸化等の方法によってゲート絶縁膜３を形成し、さらにゲート絶縁膜３上に、ＬＰＣＶＤ法（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：減圧化学気相堆積法）等によってポリシリコンを堆積させる。そして、ポリシリコン上にフォトレジストのマスキングを行いエッチングによってポリシリコンから成るゲート電極４を形成する。さらに、半導体基板１のＭＯＳＦＥＴ領域に、ゲート電極４をマスクとしてイオン注入によってＬＤＤ領域５を形成し、その後、半導体基板１のＭＯＳＦＥＴ領域上に酸化膜のＳｉＯ２を堆積させ、そのＳｉＯ２をエッチバックすることによって、ＬＤＤ領域５上のゲート電極４の側面にＳｉＯ２から成るサイドウォール６を形成する。その後、半導体基板１のＭＯＳＦＥＴ領域に、ゲート電極４およびサイドウォール６をマスクとしてイオン注入によってソース領域７およびドレイン領域８を形成する。その後、サリサイドを形成するため、ゲート電極４、ソース領域７およびドレイン領域８の表面を露出させ、半導体基板１のＭＯＳＦＥＴ領域の全面に例えばコバルト膜を形成し、ランプアニール等によってコバルト膜とシリコンとを反応させ、ゲート電極４、ソース領域７およびドレイン領域８の表面にコバルトとシリコンとから成るシリサイド膜９を形成する。さらに、ＳｉＯ２膜とコバルトとは、反応しないため未反応のコバルト膜を除去する。
【００８２】
次に、図５（ｂ）に示すように、半導体基板１上の全面を被覆するように第１層間絶縁膜１０を形成する。
【００８３】
次に、図５（ｃ）に示すように、化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）によって、第１層間絶縁膜１０の表面を平坦化してゲート電極４上のシリサイド膜９を露出させる。ここまでの工程にてＭＯＳＦＥＴが作製され、これ以降の工程にて、ＰＭＣセル（プログラマブルメタライゼーションセル）が作製される。
【００８４】
次に、図５（ｄ）に示すように、ゲート電極４上のシリサイド膜９および第１層間絶縁膜１０上に、スパッタリング法等によって、例えば、ＴｉＮから成る第１バリアメタル１１、Ａｇから成る第１電極１２、Ａｇ／ＳｅＧｅから成るイオン導電体１３、Ａｇから成る第２電極１４およびＴｉＮから成る第２バリアメタル１５を順番に積層する。前述したように、ＰＭＣセルは、イオン導電体１３が金属を含むカルコゲナイド材料で形成される必要があり、カルコゲナイド材料の少なくとも１つが、硫黄、セレン、テルルから選択され、金属イオンは、銀、銅、亜鉛からなる族から選択される。金属イオンは、好ましくは銀イオンである。銀イオンは、カルコゲナイド材料の内部を高い移動度で動くことができるからである。また、第１電極１２および第２電極１４は、銀を含む導電材料で形成されることが好ましく、銀の他にアルミ銀でも良い。ここで、ＰＭＣセルのイオン導電体１３の厚みは、図２で説明したように、ＰＭＣセルのキャパシタＣｐｍｃとＭＯＳＦＥＴのゲートキャパシタＣｏｘとが、製造後の初期状態にて、ＰＭＣセルの両電極（この場合、第１電極１２および第２電極１４）間に金属デンドライトが成長し始める閾値電圧Ｖｔｈ以上の電圧が印加されるようなカップリング比になるように設定される。
【００８５】
次に、図５（ｅ）に示すように、フォトリソグラフィおよびドライエッチングによって、第１バリアメタル１１、第１電極１２、イオン導電体１３、第２電極１４および第２バリアメタル１５を選択的に除去し、ゲート電極９上のみに第１バリアメタル１１、第１電極１２、イオン導電体１３、第２電極１４および第２バリアメタル１５を形成しＰＭＣセルを作製する。その後、ＰＭＣセルおよび第１層間絶縁膜１０を被覆するように、例えばＳｉＮ膜から成るバリア層１６を堆積させる。ここで、第１バリアメタル１１、第２バリアメタル１５およびバリア層１６は、ＰＭＣセルからのＡｇの拡散を抑制するために、ＰＭＣセルを囲むように設けられており、第１バリアメタル１１および第２バリアメタル１５はＴｉＮ（窒化チタン）またはＴａＮ（窒化タンタル）であり、バリア層１６はＳｉＮ（窒化シリコン）膜であることが好ましい。
【００８６】
次に、図５（ｆ）に示すように、バリア層１６を被覆するように第２層間絶縁膜１７を堆積させ、第２層間絶縁膜１７の表面を平坦化する。その後、ソース領域７のシリサイド膜９上に、シリサイド膜９の表面が露出するように第１層間絶縁膜１０から第２層間絶縁膜１７の間を貫通するコンタクトホール１８を形成する。尚、図５（ｅ）〜（ｆ）に示すゲート絶縁膜３およびイオン導電体１３の厚みまたは厚みの比は、図示されているものに限定されるものではない。
【００８７】
次に、図５（ｇ）に示すように、コンタクトホール１８内に、コンタクトホール１８を埋め込むようにタングステンプラグ１９を形成する。タングステンプラグ１９は、コンタクトホール１８および第２層間絶縁膜１７の全面にタングステン膜を形成した後、このタングステン膜をエッチバックすることにより形成され、ソース領域７上のシリサイド膜９と電気的に接続される。その後、タングステンプラグ１９および第２層間絶縁膜１７上にＡｌを堆積させ、その堆積したＡｌに対してパターニングすることによってＡｌ膜から成る配線層２０を形成する。
【００８８】
これにより、ＭＯＳＦＥＴおよびＰＭＣセルを有する不揮発性メモリが作製され、以後、多層配線の形成または保護膜を形成を行う等、最終工程に至るまで通常のロジックＬＳＩプロセスを用いて製造することができる。
【００８９】
図５（ａ）〜（ｇ）に示す本発明の不揮発性メモリの製造方法は、半導体基板１上に通常のロジックＬＳＩプロセスを用いてＭＯＳＦＥＴを作製した後に、ＰＭＣセルを作製するので、ロジックＬＳＩプロセスに複雑なプロセスを追加する必要がないために、ロジックＬＳＩプロセスとの整合性が良く、また製造ラインでの汚染による歩留まりの低下を回避するこができる。
【００９０】
以上、説明したように、本発明の半導体不揮発性メモリセルは、半導体不揮発性メモリセルのＭＯＳＦＥＴにＬＤＤ領域が設けられているために、ゲート領域の間隔に最小加工寸法を使用でき、また、半導体不揮発性メモリセルの記憶担体としてＰＭＣセルが設けられているために、動作時に電源電圧以上の電圧を必要とせず、データ書き込み動作およびデータ消去動作においても直流電流が殆ど流れないため、消費電力を大きく抑制することができる。これにより、本発明の半導体不揮発性メモリセルは、１チップに対する高集積度、低電圧および低消費電力での駆動が実現でき、製造工程においてロジックＬＳＩプロセスとの整合性も良くなる。
【００９１】
また、本発明の半導体不揮発性メモリセルは、データ書き込みおよびデータ消去の処理時間がサブ１０ナノ秒と速いため、データの高速処理が可能となる。
【００９２】
さらに、本発明の半導体不揮発性メモリセルは、半導体不揮発性メモリセルに設けられているＰＭＣセル内の金属デンドライトの成長状態がＰＭＣセルの電極間に印加される電圧パルスの印加時間に依存するために、電気的特性が金属デンドライトの成長状態により任意に設定され、ＰＭＣセルの電極間に印加される電圧パルスの印加時間を適切に制御することによって容易に多値情報を記憶させることができる。
【００９３】
【発明の効果】
本発明の半導体不揮発性メモリセルは、素子分離領域によってそれぞれ分離された回路形成領域を有する半導体基板の該回路形成領域に、適当な間隔をあけてソース領域およびドレイン領域が設けられて該ソース領域および該ドレイン領域間のチャネル領域上にゲート絶縁膜を介してゲート電極が設けられたトランジスタ構造を有しており、そのゲート電極上に、第１電極と、電圧を印加することによって金属デンドライトが成長するイオン導電体と、第２電極とを順番に積層してＰＭＣセルが形成されていることによって、高集積度が可能となり、低電圧および低消費電力での駆動も可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態である半導体不揮発性メモリセルの要部を示す断面図である。
【図２】本発明の半導体不揮発性メモリセルの等価回路を表す回路図である。
【図３】ＭＯＳＦＥＴの電流−電圧（ドレイン電流：Ｉｄｓ−ゲート電圧：Ｖｇｓ）特性を示すグラフである。
【図４】、本発明の半導体不揮発性メモリセルを用いた半導体不揮発性メモリの一例を示す構成図である。
【図５】（ａ）〜（ｇ）は、それぞれ本発明の不揮発性メモリの製造方法における各工程を説明するための断面図である。
【図６】ＰＭＣ（プログラマブルメタライゼーションセル）の斜視図である。
【図７】イオン導電体に対する印加電圧と、金属デンドライトの成長により電極間が短絡（ショート）するまでの時間との関係を示すグラフである。
【図８】イオン導電体の電極間の抵抗値と、電極間に電圧パルスを印加する時間との関係を示すグラフである。
【図９】イオン導電体の電極間の容量値と、電極間に電圧パルスを印加する時間との関係を示すグラフである。
【符号の説明】
１　　　半導体基板
２　　　素子分離領域
３　　　ゲート絶縁膜
４　　　ゲート電極
５　　　ＬＤＤ領域
６　　　サイドウォール
７　　　ソース領域
８　　　ドレイン領域
９　　　シリサイド膜
１０　　第１層間絶縁膜
１１　　第１バリアメタル
１２　　第１電極
１３　　イオン導電体
１４　　第２電極
１５　　第２バリアメタル
１６　　バリア層
１７　　第２層間絶縁膜
１８　　コンタクトホール
１９　　タングステンプラグ
２０　　配線層
２１　　チャネル領域
２６　　コントロールゲート
２７　　メモリセル
２８　　メモリセル
２９　　メモリセル
３０　　メモリセル
３１　　メモリセル
３２　　メモリセル
３３　　メモリセル
１００　ＰＭＣセル
１１０　イオン導電体
１２０　電極
１３０　電極
１４０　金属デンドライト
【図１】
2004096014.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004096014.tif 000009
【図８】
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【図９】
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