【事件の表示】
　平成　６年特許願第　１９３９１号「ブートストラップアドレスデコーダ」拒絶査定に対する審判事件［平成　６年　９月　２日出願公開、特開平　６−２４３６８１］について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　
　本願は、平成６年２月１６日の出願（パリ条約による優先権主張　平成５年２月１７日、米国）であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１２年２月２９日付けの手続補正書によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　
「【請求項１】
　ともに少なくとも１つのアドレス入力信号の一部をデコードした結果に応じた、ブートストラップイネーブル信号および少なくとも一つのワードライン信号を出力する少なくとも一つのロウアドレスデコーダと、
　前記アドレス入力信号の他の一部をデコードした結果と前記ブートストラップイネーブル信号とから生成されるクロック信号を、前記少なくとも１つのロウアドレスデコーダに供給する少なくとも１つのクロック発生回路
とを具備し、
　前記少なくとも１つのロウアドレスデコーダは、前記クロック信号にさらに応じたワードライン信号を出力する
　ことを特徴とするブートストラップアドレスデコーダ。」
　
２．引用例
　
　これに対して、原査定の拒絶の理由に引用された特開平２−２１４０９２号公報（平成２年８月２７日出願公開。以下、「引用例」という。）には、ダイナミックＲＡＭ（ランダム・アクセス・メモリ）等の半導体記憶装置におけるワード線選択駆動回路について、図面と共に次の（イ）〜（チ）の事項が記載されている。
　
（イ）「（産業上の利用分野）
　本発明は、ダイナミックＲＡＭ（ランダム・アクセス・メモリ）等の半導体記憶装置におけるワード線選択駆動回路に関するものである。」（第１頁右下欄第６行〜第９行）
（ロ）「（ａ）　第２図の回路で最も重要なことは、ワード線アドレスＡＤとワード線活性化信号Ｓ２２との相互タイミングである。ワード線アドレスＡＤは、ロウアドレスＡの入力から、出力アドレス群ＡＯ、プリデコードアドレス群ＰＤ、そしてワード線アドレスＡＤとデコードされるが、このワード線アドレスＡＤの選択が遅く、ＮＭＯＳ３２のゲート電位が十分に充電される前に、そのＮＭＯＳ３２にワード線活性化信号Ｓ２２が入力されると、ワード線３５の昇圧が十分にされずに、誤動作してしまう。」（第２頁右下欄第５行〜第１５行）
（ハ）「本発明は前記従来技術が持っていた課題として、ワード線活性化の速度を低下させずに、ワード線アドレスとワード線活性化信号とのタイミングを最適値に設定することが困難である点について解決したワード線選択駆動回路を提供するものである。」（第３頁右上欄第６行〜第１１行）
（ニ）「ワード線活性化回路５０は、ｎ組のプリデコードアドレス群ＰＤ１〜ＰＤｎの中でも最も遅いプリデコードアドレスを検出して例えば、“Ｈ”レベルの検出信号ＷＯを出力する検出回路５１と、検出信号ＷＯを入力して例えばＶｃｃレベル以上のワード線活性化信号Ｓ５２を発生する信号発生回路５２とで、構成されている。信号発生回路５２は、例えばトランジスタ及びキャパシタを用いたブーストラップ回路等で構成される。」（第４頁左上欄第８行〜第１６行）
（ホ）「このように、ワード線アドレスＡＤがデコードされ、その後にワード線活性化信号Ｓ５２が出力されると、ワード線ドライバ６０内のＮＭＯＳ６２のドレイン電位が例えばＶｃｃレベル以上に上昇し、そのＮＭＯＳ６２のゲート電位がＶｃｃレベル以上に上昇してＮＭＯＳ６１がオフ状態となる。そのため、ＮＭＯＳ６２のソース側に接続された１本のワード線６５がＶｃｃレベル以上に活性化される。」（第５頁左上欄第１９行〜同頁右上欄第７行）
（ヘ）「これに対して本実施例では、従来のような遅延回路２１に代えて検出回路５１を設けているので、ロウアドレスストローブ信号ＲＡＳの立上がり時（ｔ１１）からワード線活性化信号Ｓ５２の立上がり時（ｔ１２）までの遅延時間Ｔａが短く、しかもその遅延時間Ｔａもワード線活性化回路５０により的確に設定される。さらに、デバイスパラメータ、電圧、温度等の変化に対しても、遅延時間Ｔａが短い分、ずれを少なくできるため、温度等の特性が良好で、ワード線活性の高速化が期待できる。」（第５頁左下欄第４行〜第１４行）
（ト）「このワード線選択駆動回路は、ロウアドレスＡを入力して出力アドレス群ＡＯ１〜ＡＯｎを出力するｎ個のアドレスバッファ群４１−１〜４１−ｎと、出力アドレス群ＡＯ１〜ＡＯ（ｎ−１）をプリデコードしてプリデコードアドレス群ＰＤ１〜ＰＤ（ｎ−１）を出力する（ｎ−１）個のプリデコーダ４２−１〜４２−（ｎ−１）と、メモリセルアレイの分割リード／ライト動作を可能にするために出力アドレス群ＡＯｎをプリデコードしてプリデコードアドレス群ＰＤｎを出力するプリデコーダ４２−ｎと、プリデコードアドレス群ＰＤ１〜ＰＤ（ｎ−１）をデコードしてワード線アドレスＡＤを出力するデコーダ４３とを備え、それらによってワード線選択回路が構成されている。
　ワード線活性化回路は、各プリデコードアドレス群ＰＤ１〜ＰＤｎを入力して検出信号ＷＯをそれぞれ出力するｌ個の検出回路５１−１〜５１−ｌと、各検出回路ＷＯからそれぞれワード線活性化信号Ｓ５２を出力するｌ個の信号発生回路５２−１〜５２−ｌとで構成されている。ｎ個のプリデコードアドレス群ＰＤ１〜ＰＤｎのうち、ｎ番目のアドレス群ＰＤｎは、前述したように、例えば４本以上のプリデコードアドレスにより構成され、そのうち１アドレスだけがアクティブ時に“Ｌ”から“Ｈ”になる。ＰＤ１〜ＰＤ（ｎ−１）も同様である。そしてｎ番目のプリデコードアドレス群ＰＤｎの各１本が検出回路５１−１〜５１−ｌにそれぞれ接続されている。
　デコーダ４３及び信号発生回路５２−１〜５２−ｌに接続されたｌ個のワード線ドライバ６０−１〜６０−ｌは、各ワード線６５−１〜６５−ｌを介してメモリセルアレイ９０−１〜９０−ｌにそれぞれ接続されている。」（第５頁右下欄第１４行〜第６頁右上欄第６行）
（チ）「各メモリセルアレイ９０−１〜９０−ｌ毎に設けられた検出回路５１−１は、プリデコーダ４２−１〜４２−（ｎ−１）によりプリデコードされたプリデコードアドレス群ＰＤ１〜ＰＤ（ｎ−１）中の“Ｌ”から“Ｈ”になったアドレスと、プリデコードアドレス群ＰＤｎ中の“Ｌ”から“Ｈ”なった１アドレスとから、最も遅いアドレスを検出し、その検出信号ＷＯを信号発生回路５２−１〜５２−ｌへ伝送する。すると、信号発生回路５２−１〜５２−ｌ及びワード線ドライバ６０−１〜６０−ｌにより、ワード線６５−１〜６５−ｌ中の１本が活性化され、前記第１の実施例と同様の利点が得られる。」（第６頁右上欄第１４行〜同頁左下欄第６行）
　
　上記記載事項（イ），（ロ），（ハ），（ヘ）からみて、引用例に記載された第２の実施例のワード線選択駆動回路（第６図）は、ワード線活性化の速度を低下させずに、ワード線アドレス信号とワード線活性化信号とのタイミングを的確に設定するものであり、上記記載事項（ト）によれば、第６図の第２の実施例において、プリデコーダ４２−１〜４２−（ｎ−１）がロウアドレスの一部をプリデコードし、このプリデコードされた結果の信号（以下、「第１のプリデコード信号」という。）は検出回路に出力されるほかデコーダにも出力され、デコーダはワード線を活性化するためのアドレス信号をワード線ドライバに出力していることが記載されている。
　また、上記記載事項（ニ），（ホ），（ト）からみて、第６図の第２の実施例において、プリデコーダ４２−ｎは、ロウアドレスのうち、プリデコーダ４２−１〜４２−（ｎ−１）がプリデコードした以外の、ロウアドレスの他の一部をプリデコードしていることは明らかであり、ワード線活性化のタイミングを調整するために各メモリセルアレイ毎に設けられた検出回路は、プリデコードアドレス群ＰＤ１〜ＰＤ（ｎ−１）からの信号とプリデコードアドレス群ＰＤｎからの信号を検出し、検出により生成した検出信号を、ワード線活性化信号を発する信号発生回路に伝達することから、検出回路はプリデコーダ４２−ｎがプリデコードした結果の信号（以下、「第２のプリデコード信号」という。）とプリデコーダ４２−１〜４２−（ｎ−１）がプリデコードした結果の第１のプリデコード信号とから検出信号を生成し、該検出信号を信号発生回路に供給していると認められる。
　さらに、上記記載事項（ト），（チ）によれば、第６図の第２の実施例において、検出信号が信号発生回路に伝達されると、信号発生回路がワード線活性化信号をワード線ドライバに出力し、ワード線ドライバでワード線を活性化していることから、前述の通りワード線ドライバはデコーダからの出力に応じてワード線を活性化すると共に、信号発生回路からのワード線活性化信号にも応じてワード線を活性化していると認められる。
　
　よって、引用例には、
　
「ロウアドレスの一部をプリデコードした結果の第１のプリデコード信号を出力するプリデコーダ４２−１〜４２−（ｎ−１）と、前記ロウアドレスの一部をプリデコードした結果の第１のプリデコード信号をデコードするデコーダと、前記デコーダからの出力に応じてワード線を活性化するワード線ドライバと、
　前記ロウアドレスの他の一部をプリデコードするプリデコーダ４２−ｎと、前記プリデコーダ４２−ｎがプリデコードした結果の第２のプリデコード信号と前記プリデコーダ４２−１〜４２−（ｎ−１）が出力した第１のプリデコード信号とから検出信号を生成する検出回路と、前記検出回路からの検出信号に応じてワード線活性化信号をワード線ドライバに供給する信号発生回路
とを具備し、
　前記ワード線ドライバは前記ワード線活性化信号にさらに応じてワード線を活性化する
　ことを特徴とするワード線選択駆動回路。」（以下、「引用例に記載された発明」という。）が記載されていると認められる。
　
３．対比
　
　本願発明と引用例に記載された発明を対比する。
　
　本願発明のブートストラップアドレスデコーダはロウアドレスをデコードするためのものであるから、引用例に記載された発明の「ロウアドレス」、「プリデコード」は、本願発明の「アドレス入力信号」、「デコード」に相当する。また、引用例に記載された発明において「ワード線を活性化する」とは、メモリセルアレイの情報にアクセスするためにワード線を選択し、駆動することであり、「ワード線を活性化する」ために、ロウアドレスをデコードした結果に応じて選択されたワード線にワード線活性化信号を出力しているから、引用例に記載された発明の「ワード線を活性化する」は、本願発明の「ワードライン信号を出力する」に相当し、本願発明の「ブートストラップアドレスデコーダ」と引用例に記載された発明の「ワード線選択駆動回路」とは、アドレスデコーダである点で共通する。
　また、引用例に記載された発明の「プリデコーダ４２−ｎ」はロウアドレスの他の一部をプリデコードし、ワード線活性化のタイミングを調整するための「信号発生回路」は、「プリデコーダ４２−ｎ」がロウアドレスの他の一部をプリデコードした結果の第２のプリデコード信号と「プリデコーダ４２−１〜４２−（ｎ−１）」がロウアドレスの一部をプリデコードした結果を出力した第１のプリデコード信号とから生成された「検出信号」に応じて「ワード線活性化信号」を生成し、その「ワード線活性化信号」は「ワード線ドライバ」に出力されてワード線を活性化するから、本願発明の「クロック信号」と引用例に記載された発明の「ワード線活性化信号」とは、少なくとも１つのアドレス入力信号の一部をデコードした結果に応じた信号と、アドレス入力信号の他の一部をデコードした結果とから生成される一種のタイミング信号である点で共通する。
　ここで、引用例に記載された発明の「プリデコーダ４２−１〜４２−（ｎ−１）」、「デコーダ」、「ワード線ドライバ」からなる回路（以下、「第１の回路ブロック」という。）は、全体として、ロウアドレスの一部をプリデコードした結果の第１のプリデコード信号を出力し、かつ、該ロウアドレスの一部をプリデコードした結果の第１のプリデコード信号に応じてワード線を活性化するものとみることができるから、本願発明の「ロウアドレスデコーダ」と「第１の回路ブロック」とは、少なくとも１つのアドレス入力信号の一部をデコードした結果に応じた信号を出力し、前記少なくとも１つのアドレス入力信号の一部をデコードした結果に応じた少なくとも１つのワードライン信号を出力するロウアドレスデコーダ手段である点で共通する。また、前記「第１の回路ブロック」はさらに「ワード線活性化信号」によりワード線を活性化するものとみることができるから、本願発明の「ロウアドレスデコーダ」と「第１の回路ブロック」とは、タイミング信号にさらに応じたワードライン信号を出力するロウアドレスデコーダ手段である点で共通する。
　さらに、引用例に記載された発明の「プリデコーダ４２−ｎ」、「検出回路」、「信号発生回路」からなる回路（以下、「第２の回路ブロック」という。）は、ロウアドレスの他の一部をプリデコードした結果の第２のプリデコード信号と「第１の回路ブロック」がロウアドレスの一部をプリデコードした結果に応じて出力した第１のプリデコード信号とから「検出信号」を生成し、該「検出信号」に応じた「ワード線活性化信号」を「第１の回路ブロック」に供給するものとみることができるから、本願発明の「クロック発生回路」と引用例に記載された発明の「第２の回路ブロック」とは、アドレス入力信号の他の一部をデコードした結果と、アドレス入力信号の一部をデコードした結果に応じて出力した信号とから生成されるタイミング信号を供給するタイミング制御手段である点で共通する。
　
　よって、両者は
「ともに少なくとも１つのアドレス入力信号の一部をデコードした結果に応じた、信号および少なくとも１つのワードライン信号を出力する少なくとも一つのロウアドレスデコーダ手段と、
　前記アドレス入力信号の他の一部をデコードした結果と前記少なくとも１つのアドレス入力信号の一部をデコードした結果に応じた信号とから生成されるタイミング信号を、前記少なくとも１つのロウアドレスデコーダ手段に供給する少なくとも１つのタイミング制御手段とを具備し、
　前記少なくとも１つのロウアドレスデコーダ手段は、前記タイミング信号にさらに応じたワードライン信号を出力する
　ことを特徴とするアドレスデコーダ。」
　
である点で一致し、以下の点で相違する。
　
（相違点）
　本願発明では、アドレス入力信号の一部をデコードした結果に応じたブートストラップイネーブル信号をロウアドレスデコーダが出力し、クロック発生回路においては、前記ブートストラップイネーブル信号とアドレス入力信号の他の一部をデコードした結果とからクロック信号を生成し、ロウアドレスデコーダは前記クロック信号に応じてワードライン信号を出力しているのに対して、引用例に記載された発明では、ロウアドレスの一部をプリデコードした結果の第１のプリデコード信号を第１の回路ブロックが出力し、第２の回路ブロックにおいては、前記ロウアドレスの一部をプリデコードした結果の第１のプリデコード信号と前記ロウアドレスの他の一部をプリデコードした結果の第２のプリデコード信号とからワード線活性化信号を生成し、第１の回路ブロックは前記ワード線活性化信号に応じてワード線を活性化している点。
　
４．当審の判断
　
　上記相違点について検討する。
　
　引用例に記載された発明では、ワード線活性化のタイミングを調整するために各メモリセルアレイ毎に設けられた検出回路は、プリデコードアドレス群ＰＤ１〜ＰＤ（ｎ−１）からの信号とプリデコードアドレス群ＰＤｎからの信号を検出し、その検出信号をブーストラップ回路等で構成される信号発生回路に伝達することから、プリデコーダ４２−１〜４２−（ｎ−１）がプリデコードした結果の第１のプリデコード信号は、第２の回路ブロック（検出回路及び信号発生回路）に対して、的確なタイミングでワード線活性化信号をワード線に送るための一種の同期信号として機能している。また、該第１のプリデコード信号は、間接的ではあるが、ワード線選択駆動回路におけるブートストラップ動作をイネーブルする信号として機能している。
　してみると、本願発明のブートストラップイネーブル信号と引用例に記載された第１のプリデコード信号とは、少なくとも間接的に回路のブートストラップ動作をイネーブルさせる同期信号である点で類似の機能を有するものであるから、引用例に記載された発明の第１の回路ブロックから出力する第１のプリデコード信号を同期信号として直接的に第２の回路ブロックに入力することに替えて、本願発明のように、アドレス入力信号の一部をデコードした結果に応じたブートストラップイネーブル信号を二次的に発生させて第１の回路ブロックから同期信号として出力し、第２の回路ブロックは入力したブートストラップイネーブル信号とロウアドレスの他の一部をプリデコードした結果とからワード線活性化信号を生成することは当業者であれば容易に推考できたものである。そして、その際、引用例に記載された発明の第１の回路ブロックをロウアドレスデコーダ、第２の回路ブロックをクロック発生回路とすることも当業者であれば適宜なし得た程度のものである。
　よって、上記相違点は格別のものではない。
　
　そして、本願発明の作用効果も、引用例に記載された発明の効果から当業者が予測できる範囲内のものである。
　
５．むすび
　
　したがって、本願発明は、引用例に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。