(57)【要約】【課題】簡単な構成で周波数を擬似的に変換可能であり、かつ装置の小型化が可能な電源装置を提供すること。【解決手段】電源装置は、脈流をスイッチングする４個のスイッチング素子Ａ〜Ｄから成るブリッジ型のスイッチ回路１１と、前記脈流が出力すべき電源の周波数に対応する所定個数だけ出力される毎に出力の極性を反転させると共に、出力すべき電源の電圧に対応して各スイッチング素子のオンタイミングあるいは出力する脈流の数を制御する制御回路１３とを備える。電源を直流にせず、脈流あるいは交流のままスイッチングして出力するので、平滑回路やトランス等の部品が不要になり、装置が小型化できる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力交流電源の整流手段と、
整流された脈流をスイッチングする４個のスイッチング素子から成るブリッジ型のスイッチ手段と、
前記脈流が出力すべき電源の周波数に対応する所定個数だけ出力される毎に出力の極性を反転させると共に、出力すべき電源の電圧に対応して前記スイッチング手段のスイッチング素子のオンタイミングを制御する制御手段と、
を備えたことを特徴とする電源装置。
【請求項２】
入力交流電源の整流手段と、
整流された脈流をスイッチングする４個のスイッチング素子から成るブリッジ型のスイッチ手段と、
前記脈流が出力すべき電源の周波数に対応する所定個数だけ出力される毎に出力の極性を反転させると共に、出力すべき電源の電圧に対応して出力される脈流の数を制御する制御手段と、
を備えたことを特徴とする電源装置。
【請求項３】
入力交流電源をスイッチングする４個のスイッチング素子から成るブリッジ型のスイッチ手段と、
前記入力交流電源の各脈流が出力すべき電源の周波数に対応する所定個数だけ同じ極性で出力されると共に、出力すべき電源の電圧に対応して前記スイッチング手段の各スイッチング素子のオンタイミングを制御する制御手段と、
を備えたことを特徴とする電源装置。
【請求項４】
入力交流電源をスイッチングする４個のスイッチング素子から成るブリッジ型のスイッチ手段と、
前記入力交流電源の各脈流が出力すべき電源の周波数に対応する所定個数だけ同じ極性で出力されると共に、出力すべき電源の電圧に対応して出力される脈流の数を制御する制御手段と、
を備えたことを特徴とする電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電源装置に関し、特に、簡単な構成で周波数を擬似的に変換可能な電源装置に関するものである。
【０００２】
【従来の技術】
航空機の電源は通常の商用電源とは異なり、１１５Ｖ４００Ｈｚの電源が供給されている。そして、例えば掃除機など、通常の商用電源用の機器を航空機内において使用する場合には、従来はいわゆるインバーター装置を使用して、１１５Ｖ４００Ｈｚを１００Ｖ５０Ｈｚに変換していた。
【０００３】
【発明が解決しようとする課題】
ところが、従来のインバーター装置は、入力側や出力側の平滑回路のコンデンサやコイル、トランスなどの大型部品を使用する必要があり、装置が大きく、重いという問題点があった。
【０００４】
本発明の目的は、前記のような従来技術の問題点を解決し、簡単な構成で周波数を擬似的に変換可能であり、かつ装置の小型化が可能な電源装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の電源装置は、脈流をスイッチングする４個のスイッチング素子から成るブリッジ型のスイッチ手段と、前記脈流が出力すべき電源の周波数に対応する所定個数だけ出力される毎に出力の極性を反転させると共に、出力すべき電源の電圧に対応して前記スイッチング手段の各スイッチング素子のオンタイミングあるいは出力する脈流の数を制御する制御手段とを備えたことを特徴とする。
【０００６】
本発明においては、例えば掃除機や電動工具等に使用されているブラシモーターは電源が脈流であっても動作する点に着目し、電源を直流にせず、脈流あるいは交流のままスイッチングして出力するので、平滑回路やトランス等の部品が不要になり、装置が小型化できる。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態を詳細に説明する。図１は、本発明の電源装置の構成を示すブロック図である。１１５Ｖ４００Ｈｚの交流電源は整流回路１０および制御回路１３に入力される。ダイオードブリッジからなる整流回路１０には平滑回路はなく、整流回路１０からは、図８（ｅ）に示すような脈流が出力される。電力スイッチ回路１１はＡ〜Ｄの４個のパワーＭＯＳＦＥＴからなるブリッジ回路により構成されている。出力側にはフィルタ回路１２が設けられているが、このフィルタ回路はスイッチングに伴う高周波ノイズを除去するものであり、図８（ｆ）、（ｈ）に示すような脈流がそのまま出力される。
【０００８】
図２は、本発明の電源装置の制御回路１３の構成を示すブロック図である。電源回路２０は、トランスおよび整流回路、定電圧回路等からなり、１１５Ｖ４００Ｈｚの交流電源から交流信号、＋８Ｖ、−８Ｖ、他の出力と絶縁された１６Ｖ（２系統、ドライブ用）を出力する。＋８Ｖ、−８Ｖは制御回路の電源およびＦＥＴドライブ用として使用される。
ゼロクロス検出パルス発生回路２１は交流信号を入力してゼロクロス検出パルスを発生する。
【０００９】
図３は、本発明の電源装置のゼロクロス検出パルス発生回路２１の構成を示す回路図である。交流信号は位相補正回路３０に入力され、ボリュームによって位相が調整された後ローパスフィルタ回路（ＬＰＦ）３１に入力される。ＬＰＦ３１としてはオペアンプを用いた周知のＬＰＦを２段直列接続したものを使用しているが、ＬＰＦ３１としては４００Ｈｚより高い周波数の信号をカットするものであれば、公知の任意のフィルタ回路を採用可能である。
ＬＰＦ３１の出力は２個のコンパレータ３２、３３にそれぞれ入力される。コンパレータ３２、３３はオープンコレクタ出力であり、コンパレータ３２の＋端子はわずかプラスに、またコンパレータ３３の−端子はわずかマイナスに設定されている。従って、ＬＰＦ３１の出力信号が０の近傍である時のみ、コンパレータ３２、３３双方の出力がオフとなってプルアップされた出力端子にゼロクロス検出パルスが出力される。
【００１０】
図４は、本発明の電源装置の鋸歯状波発生回路２２および比較器２４の構成を示す回路図である。鋸歯状波発生回路２２は、オペアンプ３７を用いた周知の積分回路にリセット用のＦＥＴ３６を付加したものである。鋸歯状波発生回路は、図８（ｃ）に示すように、入力交流の半周期（1.25ミリ秒）で０Ｖから５Ｖまで上昇し、ゼロクロス検出パルスによってＦＥＴ３６がオンとなりリセット（放電）される波形を出力する。
【００１１】
比較器２４は、鋸歯状波発生回路２２の出力と可変基準電圧発生回路２３から出力される基準電圧とを比較し、鋸歯状波の電圧の方が高い場合にはＨ（８Ｖ）、そうでない場合にはＬ（０Ｖ）を出力する。比較器２４の出力にはワイヤードオアのためにダイオードが接続されている。
【００１２】
図５は、本発明の電源装置の可変基準電圧発生回路２３の構成を示す回路図である。可変基準電圧発生回路２３は、定常時には出力電圧調整ボリュームによって設定された一定の電圧を出力するが、電源投入時には、電源装置の出力電圧（電力）が徐々に上昇するように、５Ｖから徐々に設定電圧に低下していく。このために、オペアンプ４０は、８Ｖデューティ比５０％の矩形波信号を積分して、５秒で０Ｖから４Ｖまで上昇する信号を出力し、オペアンプ４１はこの信号を入力して５秒で５Ｖからほぼ０Ｖまで下降する信号を出力する。なお、ツェナーダイオード４２は５Ｖ定電圧を出力する。
【００１３】
図６は、本発明の電源装置のカウンタ回路２５および論理回路２６の構成を示す回路図である。カウンタ回路５０は４ビットのカウンタから成り、ゼロクロス検出パルスを計数してＱ0およびＱ3を出力する。Ｑ0信号は可変基準電圧発生回路２３に出力され、８Ｖデューティ比５０％の矩形波信号として利用される。Ｑ3信号はゼロクロス検出パルス８個毎に反転する５０Ｈｚの矩形波である。
【００１４】
論理回路はＱ3信号および比較器２４から出力される位相調整信号を入力し、４つのＦＥＴ（Ａ〜Ｄ）の駆動信号を出力する。ＦＥＴはＡとＢが対で駆動された場合には例えば正極性の脈流が出力され、ＣとＤが対で駆動された場合には負極性の脈流が出力される。この実施例においては位相制御された正の脈流と負の脈流が８個づつ出力されるが、ＦＥＴのＡは正極性の間ほぼ常時オンであり、Ｃは負極性の間ほぼ常時オンである。そして、ＦＥＴのＢは正極性の間、Ｄは負極性の間、位相調整信号によってオン／オフを繰り返す。
【００１５】
ＮＡＮＤゲート５２、５３の一方の入力には抵抗とコンデンサによる遅延回路が挿入されており、この回路によって出力の極性反転直後の信号の立ち上がりの所定期間だけＦＥＴの駆動を禁止している。ＮＡＮＤゲート５４は、電源オン時に所定の時間だけＦＥＴの駆動を禁止する信号を発生する。この信号は抵抗を介して位相調整信号とワイヤードオアされる。各ＮＯＲゲート５５〜５８の出力はＦＥＴドライバ回路２７に供給される。
【００１６】
図７は、本発明の電源装置のＦＥＴドライバ回路２７の構成を示す回路図である。論理回路から出力された各ＦＥＴの駆動信号はトランジスタを介してフォトカプラを備えたＦＥＴドライバ６０、６１、６５、６６に入力される。ＦＥＴのＡおよびＣについては、ソースを制御回路のグランドと同電位にできるので、ドライブ用の電源として制御回路の電源をそのまま使用しているが、ＦＥＴのＢおよびＤについては、ソースを制御回路のグランドと同電位にできないので、ドライブ用の電源としてそれぞれ絶縁された１６Ｖの電源を使用している。なお、８Ｖのツェナーダイオード６２、６７は、ＦＥＴのドライブ信号にバイアスを与えるためのものである。
【００１７】
図８は、本発明の電源装置の各部の波形を示す説明図である。図８に示すように、本発明の電源装置においては、負荷に１００Ｖ５０Ｈｚと同じ電力が消費されるように、脈流の各半サイクル内においてＦＥＴのオンするタイミングを手動で調整することによって電力を制御する。最終的な出力波形は図８（ｆ）、（ｈ）に示すような波形となる。
【００１８】
図９は、本発明の電源装置の第２実施例のカウンタ回路および論理回路の構成を示す回路図である。前述した第１の実施例においては脈流の各半サイクルにおいて、スイッチング素子のオンするタイミングを位相制御することによって擬似的に電圧（電力）を制御しているが、第２実施例は半サイクル単位でオン／オフを制御することによって、より簡単な構成で擬似的に１００Ｖ５０Ｈｚを得るものである。
【００１９】
第２実施例においては、制御回路の内、電源回路２０、ゼロクロス検出パルス発生回路２１およびＦＥＴドライバ回路２７については第１実施例と同じであるが、鋸歯状波発生回路、可変基準電圧発生回路、比較器は不要であり、カウンタ回路および論理回路は図９のような構成になっている。即ち、ＡＮＤゲート８０によってカウンタ５０のＱ0〜Ｑ2が全て１のときを検出し、この信号をＮＯＲゲート８２、８４に入力して脈流の出力を禁止している。
【００２０】
図１０は、本発明の電源装置の第２実施例の出力波形を示す説明図である。図示するように、５０Ｈｚの１つの半サイクルにおいて脈流は７個しか出力されず、最後の８番目のタイミングにおいては何も出力されない。このような制御を行うことによって、負荷にはほぼ１００Ｖ５０Ｈｚと同じ電力が供給（消費）される。
【００２１】
以上、本発明の実施例を開示したが、下記のような変形例も考えられる。実施例においては、整流回路１０を備えた例を開示したが、整流回路を省略し、スイッチ回路１１のＦＥＴをトライアック等に置換することによって電源の周波数を変換することも可能である。
図１１は、本発明の電源装置の第３実施例のカウンタ回路および論理回路の構成を示す回路図である。第３実施例の電源装置は、第１実施例のカウンタ回路および論理回路を図１１の回路と置換し、整流回路を省略し、スイッチ回路１１のＦＥＴをトライアック等に置換することによって構成される。
カウンタ出力Ｑ0は、入力電源の位相と同期（０度あるいは１８０度）しているので、Ｑ0出力によって駆動するトライアックの組み合わせを切り替えることにより、出力される半サイクル毎の極性を揃える。このようにすれば、整流回路を省略してスイッチ回路の制御のみで電源の周波数を擬似的に変換することが可能である。
【００２２】
【発明の効果】
以上述べたように、本発明においては、電源を直流にせず、脈流あるいは交流のままスイッチングすることによって周波数を擬似的に変換して出力するので、平滑回路やトランス等の部品が不要になり、装置が小型化できるという効果がある。
【図面の簡単な説明】
【図１】本発明の電源装置の構成を示すブロック図である。
【図２】本発明の電源装置の制御回路１３の構成を示すブロック図である。
【図３】本発明の電源装置のゼロクロス検出パルス発生回路２１の構成を示す回路図である。
【図４】本発明の電源装置の鋸歯状波発生回路２２および比較器２４の構成を示す回路図である。
【図５】本発明の電源装置の可変基準電圧発生回路２３の構成を示す回路図である。
【図６】本発明の電源装置のカウンタ回路２５および論理回路２６の構成を示す回路図である。
【図７】本発明の電源装置のＦＥＴドライバ回路２７の構成を示す回路図である。
【図８】本発明の電源装置の各部の波形を示す説明図である。
【図９】本発明の電源装置の第２実施例のカウンタ回路および論理回路の構成を示す回路図である。
【図１０】本発明の電源装置の第２実施例の出力波形を示す説明図である。
【図１１】本発明の電源装置の第３実施例のカウンタ回路および論理回路の構成を示す回路図である。
【符号の説明】
１０…整流回路、１１…電力スイッチ回路、１２…フィルタ回路、１３…制御回路、２０…電源回路、２１…ゼロクロス検出パルス発生回路、２２…鋸歯状波発生回路、２３…基準電圧発生回路、２４…比較器、２５…カウンタ回路、２６…および論理回路、２７…Ｔドライバ回路、３０…は位相補正回路、３１…回路…論理回路、２７…ＦＥＴドライバ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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